(57)【特許請求の範囲】
【請求項１】
ｎ型ドレイン層と、
前記ｎ型ドレイン層上に設けられたｎ型ベース層と、
前記ｎ型ベース層の表層部に部分的に形成されたｐ型ベース層と、
前記ｐ型ベース層の表層部に部分的に形成されたｎ型ソース層と、
前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層に対向するように、前記ゲート絶縁膜上に形成されたゲート電極と、
前記ｐ型ベース層に連なるように前記ｎ型ベース層内に形成され、前記ｐ型ベース層から前記ｎ型ドレイン層に向かって延びたｐ型コラム層と、
前記ｎ型ベース層内において前記ｐ型コラム層と前記ｎ型ドレイン層との間に配置され、ドナー化された第１重粒子を含む空乏層緩和領域と、
前記ｎ型ベース層内に配置され、トラップレベルを形成する第２重粒子を含むトラップレベル領域と、
前記ｎ型ソース層に電気的に接続されたソース電極と、
前記ｎ型ドレイン層に電気的に接続されたドレイン電極とを含み、
前記空乏層緩和領域の厚さが、前記トラップレベル領域の厚さよりも大きく、
前記空乏層緩和領域内に前記トラップレベル領域が配置されている、半導体装置。
【請求項２】
前記第２重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、請求項１に記載の半導体装置。
【請求項３】
前記第１重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、請求項１または２に記載の半導体装置。
【請求項４】
前記第１重粒子がプロトンである、請求項１または２に記載の半導体装置。
【請求項５】
前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有していない、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項７】
前記空乏層緩和領域が、前記ｐ型コラム層に接している、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項８】
前記空乏層緩和領域が、前記ｐ型コラム層に接していない、請求項１〜４のいずれか一項に記載の半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置からなるハイサイドスイッチング素子と、
請求項１〜８のいずれか一項に記載の半導体装置からなるローサイドスイッチング素子とを含み、
前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子が直列に接続されている、パワーモジュール。
【請求項１０】
前記ハイサイドスイッチング素子およびローサイドスイッチング素子を直列に接続した直列回路を３個含み、前記３個の直列回路が互いに並列に接続されている、請求項９に記載のパワーモジュール。
【請求項１１】
交流電動モータに駆動電力を供給するために用いられる、請求項９または１０に記載のパワーモジュール。
【請求項１２】
ｎ型ドレイン層に、ｎ型ベース層を形成する工程と、
前記ｎ型ベース層の表層部に部分的にｐ型ベース層を形成する工程と、
前記ｐ型ベース層の表層部に部分的にｎ型ソース層を形成する工程と、
前記ｎ型ベース層内に、前記ｐ型ベース層に連なり、前記ｐ型ベース層から前記ｎ型ドレイン層に向かって延びたｐ型コラム層を形成する工程と、
前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層に対向するように、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ｎ型ソース層に電気的に接続されたソース電極を形成する工程と、
前記ｎ型ドレイン層に電気的に接続されたドレイン電極を形成する工程と、
前記ドレイン層の裏面側から第１重粒子を照射し、さらに予め定める温度で熱処理を行うことによって前記第１重粒子をドナー化することにより、前記ｎ型ベース層内において前記ｐ型コラム層と前記ｎ型ドレイン層との間に空乏層緩和領域を形成する工程と、
前記ドレイン層の裏面側から第２重粒子を照射することにより、前記ｎ型ベース層内にトラップレベル領域を形成する工程とを含み、
前記空乏層緩和領域の厚さが前記トラップレベル領域の厚さよりも大きくなるように、前記空乏層緩和領域および前記トラップレベル領域が形成され、
前記空乏層緩和領域内に前記トラップレベル領域が配置される、半導体装置の製造方法。
【請求項１３】
前記第２重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１重粒子がプロトンである、請求項１２または１３に記載の半導体装置の製造方法。
【請求項１６】
前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有するように形成される、請求項１２〜１５のいずか一項に記載の半導体装置の製造方法。
【請求項１７】
前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有しないように形成される、請求項１２〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記空乏層緩和領域が、前記ｐ型コラム層に接するように形成される、請求項１２〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記空乏層緩和領域が、前記ｐ型コラム層に接しないように形成される、請求項１２〜１５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スーパージャンクション構造のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field-Effect-Transistor）を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
インバータ回路や電源回路においてスイッチング素子として用いられるＭＩＳＦＥＴは、プレーナ型およびスーパージャンクション型に大別される。プレーナ型ＭＩＳＦＥＴは、たとえば、ドレイン層と、その上に配置されたｎ型ベース層と、その表層部に形成されたｐ型ベース層と、ｐ型ベース層の表層部に間隔を開けて形成されたｎ＋型ドレイン層およびｎ＋型ソース層とを含む。ゲート電極は、ｎ＋型ソース・ドレイン層間のｐ型ベース層の表面にゲート絶縁膜を介して対向するように配置される。
【０００３】
一方、スーパージャンクション型ＭＩＳＦＥＴは、たとえば、特許文献１に開示されているように、プレーナ型における上記の構成に加えて、ｐ型ベース層からドレイン層に向かって延びたｐ型コラム層を含む。この構造により、オン抵抗を低減でき、かつ、スイッチング速度が向上する。
スーパージャンクション型ＭＩＳＦＥＴにおける一つの課題は、寄生ダイオードの逆回復時間ｔrrが長いことである。寄生ダイオードは、ｐ型ベース層およびｐ型コラム層とｎ型ベース層との間のｐｎ接合によって形成されている。ｐ型コラム層を備えるスーパージャンクション構造は、ｐ型コラム層に多数のキャリヤが蓄えられるため、寄生ダイオードがターンオフしたときに、その多数のキャリヤに起因する大きな逆回復電流が比較的長い時間にわたって流れる。
【０００４】
ハイサイドスイッチング素子およびローサイドスイッチング素子を直列接続して構成されるパワーモジュールにおいては、逆回復電流は、貫通電流を引き起こす。したがって、大きくかつ長い時間にわたって流れる逆回復電流は、大きなエネルギー損失を招く。たとえば、ハイサイドスイッチング素子がオンしている期間にローサイドスイッチング素子の寄生ダイオードに大きな逆回復電流が流れると、大きな貫通電流が流れるから、大きなエネルギー損失が生じる。
【０００５】
特許文献１は、この課題に対する解決手段を提供している。すなわち、特許文献１の発明は、重粒子照射を行うことによって、ｐ型コラム層とｎ＋型ドレイン層との間のｎ型ベース層内にトラップレベル（再結合レベル）を局所的に形成している。これにより、逆回復時間ｔrrの短縮を達成している。トラップレベルは局所的に形成され、ｐ型ベース層およびｐ型コラム層とｎ型ベース層との間のｐｎ接合部には形成されないから、オフ時のリーク電流が増加することもない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第2010/024433号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
スーパージャンクション型ＭＩＳＦＥＴにおけるもう一つの課題は、寄生ダイオードのハードリカバリである。ハードリカバリとは、逆回復電流の変化（di/dt）が高速であることをいう。スーパージャンクション型ＭＩＳＦＥＴにおいては、寄生ダイオードがターンオフしたときに、ｐ型ベース層だけでなくｐ型コラム層からも空乏層が広がる。とくに、ｐ型コラム層から広がる空乏層は、隣接する別のｐ型コラム層から広がる空乏層と速やかに結合し、かつ直下のドレイン層にも速やかに到達する。そのため、電流の変化が急激に起こり、逆回復電流の遮断も高速に生じる。それに応じて、逆回復電流波形は、変化が急峻でかつ振幅の大きな発振波形（リンギング）を示す。このような逆回復特性（ハードリカバリ特性）は、大きなノイズを引き起こし、たとえば、ＭＩＳＦＥＴに制御信号を供給するコントローラの誤動作を引き起こすおそれがある。とりわけ、電動モータ等の誘導性負荷を駆動するインバータ回路においては、寄生ダイオードがオン／オフするから、この寄生ダイオードがターンオフするときのハードリカバリ特性が問題となる。
【０００８】
特許文献１の発明は、逆回復時間ｔrrの短縮に成功しているものの、ハードリカバリの問題に対する解決手段を提供するには至っていない。したがって、とくに、パワーモジュール（とりわけ誘導性負荷駆動用のパワーモジュール）に適用しようとする場合には、解決すべき課題が残されている。
そこで、この発明の目的は、スーパージャンクション構造を有しつつハードリカバリを緩和できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための請求項１記載の発明は、ｎ型ドレイン層と、前記ｎ型ドレイン層上に設けられたｎ型ベース層（たとえばｎ型ドレイン層よりも高抵抗（低不純物濃度）の半導体層）と、前記ｎ型ベース層の表層部に部分的に形成されたｐ型ベース層と、前記ｐ型ベース層の表層部に部分的に形成されたｎ型ソース層と、前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層に対向するように、前記ゲート絶縁膜上に形成されたゲート電極と、前記ｐ型ベース層に連なるように前記ｎ型ベース層内に形成され、前記ｐ型ベース層から前記ｎ型ドレイン層に向かって延びたｐ型コラム層と、前記ｎ型ベース層内において前記ｐ型コラム層と前記ｎ型ドレイン層との間に配置され、ドナー化された第１重粒子を含む空乏層緩和領域と、前記ｎ型ベース層内に配置され、トラップレベルを形成する第２重粒子を含むトラップレベル領域と、前記ｎ型ソース層に電気的に接続されたソース電極と、前記ｎ型ドレイン層に電気的に接続されたドレイン電極とを含み、前記空乏層緩和領域の厚さが、前記トラップレベル領域の厚さよりも大きく、前記空乏層緩和領域内に前記トラップレベル領域が配置されている、半導体装置である。
【００１０】
この半導体装置は、ｐ型ベース層に連なるｐ型コラム層がｎ型ドレイン層に向かって延びており、スーパージャンクション構造のＭＩＳＦＥＴを構成している。ドレイン電極をソース電極よりも高い電位に接続し、ゲート電極に閾値電圧以上の制御電圧を印加すると、ｐ型ベース層の表面付近に反転層（チャネル）が形成される。これにより、ドレイン電極、ｎ型ドレイン層、ｎ型ベース層、ｐ型ベース層表面の反転層、ｎ型ソース層およびソース電極を順に通る電流経路が形成される。ゲート電極に制御電圧を印加しなければ、前記反転層が生じないから、前記電流経路が遮断される。ｐ型ベース層およびｐ型コラム層とｎ型ベース層との間のｐｎ接合は、寄生ダイオードを構成している。この寄生ダイオードは、順方向電圧がかかっているときにはオン状態となり、逆方向電圧がかかっているときはオフ状態となる。寄生ダイオードがターンオフするとき、ｐ型ベース層およびｐ型コラム層内のキャリヤ（ホール）はソース電極へと引き寄せられ、ｎ型ベース層およびｎ型ドレイン層内のキャリヤ（電子）はドレイン電極へと引き寄せられる逆回復現象が生じる。これによって流れる電流が逆回復電流である。キャリヤの移動によって、ｐｎ接合から空乏層が広がり、寄生ダイオードはオフ状態となる。
【００１１】
この発明では、ｐ型ベース層内には、ｐ型コラム層とｎ型ドレイン層との間に、空乏層緩和領域が配置されている。空乏層緩和領域は、ドナー化された重粒子を含む。この空乏層緩和領域によって、ドレイン電極に向かう空乏層の広がりが抑制され、それによって、寄生ダイオードがターンオフするときに空乏層が広がる速さが抑制される。これにより、逆回復電流の変化速度が小さくなるので、リカバリ特性が改善される。すなわち、スーパージャンクション構造を有し、したがって、オン抵抗およびスイッチング速度がいずれも良好であり、そのうえ、リカバリ特性にも優れたＭＩＳＦＥＴを提供できる。
【００１２】
また、この発明では、ｎ型ベース層内には、トラップレベルを形成する重粒子を含むトラップレベル領域が形成されている。このトラップレベル領域においてｎ型ベース層内を移動するキャリヤ（電子）がトラップされることにより、逆回復電流を抑制できる。したがって、空乏層緩和領域によってリカバリ特性を改善し、かつトラップレベル領域によって逆回復時間を短縮できる。
【００１３】
さらに、この発明では、前記空乏層緩和領域の厚さが、前記トラップレベル領域の厚さよりも大きく、前記空乏層緩和領域内に前記トラップレベル領域が配置されている。トラップレベルが広く分布すると、ｐ型コラム層および／またはｐ型ベース層とｎ型ベース層との間のｐｎ接合部にトラップレベル（再結合中心）が多く形成されるおそれがあり、リーク電流の増加を招くおそれがある。したがって、トラップレベルはできるだけ限定された範囲に局所的に分布していることが好ましい。一方、空乏層緩和領域は、ｐ型コラム層とドレイン層との間の領域でｎ型ベース層内に比較的広い範囲に形成されることにより、空乏層が広がる速度を効果的に抑制し、リカバリ特性を改善する。
【００１４】
重粒子の中でも比較的軽いもの（たとえばプロトン）を半導体層に照射すると、半導体層内に進入した重粒子は比較的広い範囲に分布する。これに対して、重粒子の中でも比較的重いもの（たとえばヘリウム原子核）を半導体層に照射すると、半導体層内に進入した重粒子はその運動エネルギーに応じた比較的狭い範囲に分布する。したがって、空乏層緩和領域の形成に用いる第１重粒子として比較的軽い重粒子を選定し、トラップレベル領域の形成に用いる第２重粒子として比較的重い重粒子を選定することによって、空乏層緩和領域を厚くし、トラップレベル領域を薄くできる。
【００１５】
請求項２に記載されているように、前記第２重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含んでいてもよい。
請求項３に記載されているように、前記第１重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含んでいてもよい。
請求項４に記載されているように、前記第１重粒子がプロトンであってもよい。プロトンのドナー化は、比較的低温（たとえば３５０℃〜４５０℃）の熱処理で行えるので、ソース電極またはドレイン電極の形成後に行うこともできる。したがって、プロセスの自由度が高まる。たとえば、第１重粒子として、ヘリウム原子核（３Ｈｅ＋＋、４Ｈｅ＋＋）を用いるとすれば、そのドナー化には５００℃程度の高温熱処理が必要である。したがって、電極が熱処理による損傷を受けないように、電極の形成前にドナー化のための熱処理を行う必要がある。
【００１６】
請求項５に記載されているように、前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有していてもよい。
また、請求項６に記載されているように、前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有していなくてもよい。
さらに、請求項７に記載されているように、前記空乏層緩和領域が、前記ｐ型コラム層（より具体的にはｐ型コラム層の底面）に接していてもよい。また、請求項８に記載されているように、前記空乏層緩和領域が、前記ｐ型コラム層（より具体的にはその底面）に接していなくてもよい。とくに、空乏層緩和領域の境界がｐ型コラム層の境界と一致しているか、それらが接近（たとえば１０μｍ以下の距離）していれば最も好ましい。これにより、ｐ型コラム層を浸食することなく、ｐ型コラム層から空乏層が広がる速さを抑制できる。
【００１７】
請求項９記載の発明は、請求項１〜８のいずれか一項に記載の半導体装置からなるハイサイドスイッチング素子と、請求項１〜８のいずれか一項に記載の半導体装置からなるローサイドスイッチング素子とを含み、前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子が直列に接続されている、パワーモジュールである。
この構成によれば、スーパージャンクション構造を有するＭＩＳＦＥＴからなる半導体装置でハイサイドスイッチング素子およびローサイドスイッチング素子が形成されているので、スイッチング素子における損失の少ないパワーモジュールを提供できる。これにより、電源効率のよいパワーモジュールを提供できる。そればかりでなく、スイッチング素子の寄生ダイオードがターンオフするときのハードリカバリが抑制されるので、スイッチング素子に制御信号を供給するコントローラの誤動作も抑制できる。
【００１８】
請求項１０に記載されているように、前記パワーモジュールは、前記ハイサイドスイッチング素子およびローサイドスイッチング素子を直列に接続した直列回路を３個含み、前記３個の直列回路が互いに並列に接続されていてもよい。これにより、３相ブリッジインバータ回路を構成できる。同様に、前記ハイサイドスイッチング素子およびローサイドスイッチング素子をそれぞれ直列に接続した２個の直列回路を並列接続することにより、単相ブリッジインバータ回路を構成できる。さらに、前記ハイサイドスイッチング素子およびローサイドスイッチング素子を直列に接続した１つの直列回路（ハーフブリッジ回路）をパワーモジュールの単位ユニットとしてもよい。
【００１９】
請求項９または１０に記載した構成のパワーモジュールは、たとえば、請求項１１に記載されているように、交流電動モータに駆動電力を供給するために用いることができる。交流モータに代表される誘導性負荷を駆動するインバータ回路では、寄生ダイオードがオン／オフする。したがって、寄生ダイオードのハードリカバリが抑制された半導体装置をスイッチング素子として用いることによって、負荷の駆動を良好に制御できる。
【００２０】
請求項１２記載の発明は、ｎ型ドレイン層に、ｎ型ベース層（前記ｎ型ドレイン層よりも高抵抗の（不純物濃度の低い）半導体層）を形成する工程と、前記ｎ型ベース層の表層部に部分的にｐ型ベース層を形成する工程と、前記ｐ型ベース層の表層部に部分的にｎ型ソース層を形成する工程と、前記ｎ型ベース層内に、前記ｐ型ベース層に連なり、前記ｐ型ベース層から前記ｎ型ドレイン層に向かって延びたｐ型コラム層を形成する工程と、前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層に対向するように、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ｎ型ソース層に電気的に接続されたソース電極を形成する工程と、前記ｎ型ドレイン層に電気的に接続されたドレイン電極を形成する工程と、前記ドレイン層の裏面側から第１重粒子を照射し、さらに予め定める温度で熱処理を行うことによって前記第１重粒子をドナー化することにより、前記ｎ型ベース層内において前記ｐ型コラム層と前記ｎ型ドレイン層との間に空乏層緩和領域を形成する工程と、前記ドレイン層の裏面側から第２重粒子を照射することにより、前記ｎ型ベース層内にトラップレベル領域を形成する工程とを含み、前記空乏層緩和領域の厚さが前記トラップレベル領域の厚さよりも大きくなるように、前記空乏層緩和領域および前記トラップレベル領域が形成され、前記空乏層緩和領域内に前記トラップレベル領域が配置される、半導体装置の製造方法である。この方法によって、請求項１に記載した構成の半導体装置を製造できる。
【００２１】
前述のとおり、空乏層緩和領域の形成に用いる第１重粒子として比較的軽い重粒子を選定し、トラップレベル領域の形成に用いる第２重粒子として比較的重い重粒子を選定することによって、空乏層緩和領域を厚くし、トラップレベル領域を薄くできる。
【００２２】
請求項１３に記載されているように、前記第２重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含んでいてもよい。
請求項１４に記載されているように、前記第１重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含んでいてもよい。
請求項１５に記載されているように、前記第１重粒子がプロトンであってもよい。
【００２３】
請求項１６に記載されているように、前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有するように形成されてもよい。
請求項１７に記載されているように、前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有しないように形成されてもよい。
請求項１８に記載されているように、前記空乏層緩和領域が、前記ｐ型コラム層（より具体的にはｐ型コラム層の底面）に接するように形成されてもよい。
【００２４】
請求項１９に記載されているように、前記空乏層緩和領域が、前記ｐ型コラム層（より具体的にはｐ型コラム層の底面）に接しないように形成されてもよい。
【図面の簡単な説明】
【００２５】
【図１】図１は、この発明の一実施形態に係る半導体装置の構成を説明するための断面図である。
【図２】図２は、直交する２つの切断面における断面構造を示す前記半導体装置の斜視図である。
【図３】図３は、半導体層の平面レイアウトの一例を示す平面図である。
【図４】図４は、半導体層の平面レイアウトの他の例を示す平面図である。
【図５】図５は、トラップレベル領域の配置を説明するための断面図である。
【図６】図６は、空乏層緩和領域の配置を説明するための断面図である。
【図７】図７は、前記半導体装置をスイッチング素子として用いたパワーモジュールの構成を説明するための電気回路図である。
【図８】図８Ａ〜８Ｃは、寄生ダイオードがオン状態からターンオフするときの電流波形の一例を示す波形図である。図８Ａは、空乏層緩和領域およびトラップレベル領域がいずれも設けられていない場合（比較例１）の電流波形を示す。図８Ｂは空乏層緩和領域が設けられておらず、トラップレベル領域が設けられている場合（比較例２）の電流波形を示す。図８Ｃは空乏層緩和領域およびトラップレベル領域の両方が設けられている場合（実施例）の電流波形を示す。
【図９Ａ】図９Ａは、前記半導体装置の製造工程の途中を示す断面図である。
【図９Ｂ】図９Ｂは、図９Ａの次の工程を示す断面図である。
【図９Ｃ】図９Ｃは、図９Ｂの次の工程を示す断面図である。
【図９Ｄ】図９Ｄは、図９Ｃの次の工程を示す断面図である。
【図９Ｅ】図９Ｅは、図９Ｄの次の工程を示す断面図である。
【図９Ｆ】図９Ｆは、図９Ｅの次の工程を示す断面図である。
【発明を実施するための形態】
【００２６】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構成を説明するための断面図であり、図２は直交する２つの切断面における断面構造を示す斜視図である。この半導体装置１は、スーパージャンクション構造を有するｎチャンネル型ＭＩＳＦＥＴである。より具体的には、半導体装置１は、ｎ＋型ドレイン層１０と、ｎ型ベース層１２と、ｐ型コラム層１４と、ｐ型ベース層１６と、ｎ＋型ソース層１８と、ゲート絶縁膜２０と、ゲート電極２２と、ソース電極２６（図２では図示省略）と、ドレイン電極２８と、空乏層緩和領域３０と、トラップレベル領域３２とを含む。ゲート電極２２上には、層間絶縁膜２４が配置されている。
【００２７】
ｎ＋型ドレイン層１０は、ｎ＋型の半導体基板（たとえばシリコン基板）からなっていてもよい。ｎ＋型の半導体基板は、ｎ型不純物をドープしながら結晶成長させた半導体基板であってもよい。ｎ型不純物としては、Ｐ（燐）、Ａｓ（砒素）、Ｓｂ（アンチモン）などを用いることができる。
ｎ型ベース層１２は、ｎ型不純物がドープされた半導体層である。より具体的には、ｎ型不純物をドープしながらエピタキシャル成長されたｎ型エピタキシャル層であってもよい。ｎ型不純物としては、前述のものを適用できる。
【００２８】
ｐ型コラム層１４およびｐ型ベース層１６は、ｐ型不純物がドープされた半導体層である。より具体的には、ｎ型ベース層１２に対してｐ型不純物をイオン注入することによって形成された半導体層であってもよい。ｐ型不純物としては、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）などを適用することができる。
ｐ型ベース層１６は、半導体装置１の平面視において周期的に離散配置された複数の領域において、ｎ型ベース層１２の表層部に選択的に形成されている。たとえば、図３に平面図を示すように、矩形パターンのｐ型ベース層１６が千鳥格子状に配置されていてもよい。また、図４の平面図に示すように、六角形パターンのｐ型ベース層１６が千鳥格子状に配置されていてもよい。個々のｐ型ベース層１６およびその周囲のｎ型ベース層１２を含む領域は、セル３を形成している。すなわち、この半導体装置１は、平面視において格子状に配列された多数（複数）のセル３を有している。
【００２９】
ｐ型コラム層１４は、平面視において、各セル３のｐ型ベース層１６の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型コラム層１４は、平面視において、ｐ型ベース層１６のほぼ中央の領域において、たとえばｐ型ベース層１６と相似形（図３のレイアウトでは平面視略矩形、図４のレイアウトでは平面視六角形）に形成されている。ｐ型コラム層１４は、ｐ型ベース層１６に連なるように形成されており、ｎ型ベース層１２において、ｐ型ベース層１６よりも深い位置までｎ＋型ドレイン層１０に向かって延びている。すなわち、ｐ＋型コラム層１４は、ほぼ柱状（図３のレイアウトではほぼ四角柱状、図４のレイアウトではほぼ六角柱状）に形成されている。ｐ＋型コラム層１４の底面１４ａは、ｎ型ベース層１２の厚さ方向に関して、中央よりもｎ＋型ドレイン層１０に近い位置に配置されている。ｐ＋型コラム層１４の底面１４ａ（ｎ型ベース層１２との界面）は、前記厚さ方向に関して、ｎ型ベース層１２を挟んでｎ＋型ドレイン層１０の表面（図１および図２における上面）に対向している。また、ｐ＋型コラム層１４の側面１４ｂ（ｎ型ベース層１２との界面）は、周囲の別のｐ＋型コラム層１４の側面１４ｂに対して、ｎ型ベース層１２を挟んで対向している。
【００３０】
ｐ型ベース層１６およびｐ型コラム層１４とｎ型ベース層１２との界面は、ｐｎ接合面であり、寄生ダイオード（ボディダイオード）５を形成している。
ｎ＋型ソース層１８は、平面視において各セル３のｐ型ベース層１６の内方領域に形成されている。ｎ＋型ソース層１８は、当該領域において、ｐ型ベース層１６の表層部に選択的に形成されている。ｎ＋型ソース層１８は、ｐ＋型ベース層にｎ型不純物を選択的にイオン注入することによって形成されてもよい。ｎ型不純物の例は、前述のとおりである。ｎ＋型ソース層１８は、ｐ型ベース層１６とｎ型ベース層１２との界面から所定距離だけ内側に位置するようにｐ型ベース層１６内に形成されている。これにより、ｎ型ベース層１２およびｐ型ベース層１６等を含む半導体層の表層領域において、ｎ＋型ソース層１８とｎ型ベース層１２との間には、ｐ型ベース層１６の表層部が介在し、この介在している表層部がチャネル領域１７を提供する。この実施形態では、ｎ＋型ソース層１８は、平面視環状（図３のレイアウトでは矩形環状、図４のレイアウトでは六角形環状）に形成されており、平面視においてｐ型コラム層１４の側面１４ｂの内側と外側とに跨がる領域に形成されている。チャネル領域１７は、ｎ＋型ソース層１８の形状に応じて、平面視環状（図３のレイアウトでは矩形環状、図４のレイアウトでは六角形環状）を有している。
【００３１】
ゲート絶縁膜２０は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜２０は、少なくともチャネル領域１７におけるｐ型ベース層１６の表面を覆うように形成されている。この実施形態では、ゲート絶縁膜２０は、ｎ＋型ソース層１８の一部、チャネル領域１７、およびｎ型ベース層１２の表面を覆うように形成されている。より端的には、ゲート絶縁膜２０は、各セル３のｐ型ベース層１６の中央領域およびこの領域に連なるｎ＋型ソース層１８の内縁領域に開口を有するパターンで形成されている。
【００３２】
ゲート電極２２は、ゲート絶縁膜２０を介してチャネル領域１７に対向するように形成されている。ゲート電極２２は、たとえば、不純物をドープして低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極２２は、ゲート絶縁膜２０とほぼ同じパターンに形成されており、ゲート絶縁膜２０の表面を覆っている。すなわち、ゲート電極２２は、ｎ＋型ソース層１８の一部、チャネル領域１７、およびｎ型ベース層１２の表面の上方に配置されている。より端的には、ゲート電極２２は、各セル３のｐ型ベース層１６の中央領域およびこの領域に連なるｎ＋型ソース層１８の内縁領域に開口を有するパターンで形成されている。すなわち、ゲート電極２２は、複数のセル３を共通に制御するように形成されている。
【００３３】
層間絶縁膜２４は、たとえば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）などの絶縁材料からなる。層間絶縁膜２４は、ゲート電極２２の上面および側面を覆い、各セル３のｐ型ベース層１６の中央領域およびこの領域に連なるｎ＋型ソース層１８の内縁領域にコンタクト孔２５を有するパターンで形成されている。
ソース電極２６は、アルミニウムその他の金属からなる。ソース電極２６は、層間絶縁膜２４の表面を覆い、かつ各セル３のコンタクト孔２５に埋め込まれるように形成されている。これにより、ソース電極２６は、ｎ＋型ソース層１８にオーミック接続されている。したがって、ソース電極２６は、複数のセル３に並列に接続されており、複数のセル３に流れる全電流が流れるように構成されている。また、ソース電極２６は、コンタクト孔２５を介して各セル３のｐ型ベース層１６にオーミック接続されており、ｐ型ベース層１６の電位を安定化する。
【００３４】
ドレイン電極２８は、アルミニウムその他の金属からなる。ドレイン電極２８は、ｎ＋型ドレイン層１０の裏面（ｎ型ベース層１２とは反対側の表面。図１および図２における下面）に形成されている。これにより、ドレイン電極２８は、複数のセル３に並列に接続されており、複数のセル３に流れる全電流が流れるように構成されている。
ドレイン電極２８を高電位側、ソース電極２６を低電位側として、ソース電極２６およびドレイン電極２８の間に直流電源を接続すると、寄生ダイオード５には逆バイアスが与えられる。このとき、ゲート電極２２に所定の閾値電圧よりも低い制御電圧が与えられていると、ドレイン−ソース間にはいずれの電流経路も形成されない。すなわち、半導体装置１は、オフ状態となる。一方、ゲート電極２２に閾値電圧以上の制御電圧を与えると、チャネル領域１７の表面に電子が引き寄せられて反転層（チャネル）が形成される。これにより、ｎ＋型ソース層１８とｎ型ベース層１２との間が導通する。すなわち、ソース電極２６から、ｎ＋型ソース層１８、チャネル領域１７の反転層、ｎ型ベース層１２、およびｎ＋型ドレイン層１０を順に通って、ドレイン電極２８に至る電流経路が形成される。すなわち、半導体装置１は、オン状態となる。図１には、中央のセル３に対応する電流経路が破線の矢印で示されている。
【００３５】
電動モータ等の誘導性負荷を駆動するインバータ回路に半導体装置１が適用されるとき、ソース電極２６がドレイン電極２８よりも高電位となって、寄生ダイオード５がオンし、この寄生ダイオード５を通って電流が流れる場合がある。その後、ソース電極２６がドレイン電極２８よりも低電位となると、寄生ダイオード５は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード５のｐｎ接合部から空乏層が広がり、ｐ型ベース層１６およびｐ型コラム層１４内のキャリヤ（正孔）がソース電極２６側に移動し、ｎ型ベース層１２内のキャリヤ（電子）がドレイン電極２８側へと移動する。このキャリヤの移動により、寄生ダイオード５がオン状態のときとは逆方向への電流が流れる。この電流は、逆回復電流とよばれる。逆回復電流は、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化（di/dt）が大きいときは、電流が零に収束するまでに振動（リンギング）が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。
【００３６】
トラップレベル領域３２は、逆回復時間の短縮に寄与する。また、空乏層緩和領域３０は、ハードリカバリの緩和に寄与する。
図５は、トラップレベル領域３２の配置を説明するための断面図である。トラップレベル領域３２は、ドレイン層１０側から重粒子を照射することによって形成された領域である。トラップレベル領域３２には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、寄生ダイオード５がターンオフするときにキャリヤを速やかに消失させることができるから、逆回復時間および逆回復電流を低減できる。
【００３７】
トラップレベル領域３２は、ｎ型ベース層１２内において、ドレイン層１０の裏面（ドレイン電極２８との界面）から予め設定された深さ位置に薄く（たとえば１μｍ〜３μｍ程度の厚さで）広がるように局所的に形成されている。トラップレベル領域３２は、参照符号３２Ａで示すように、ｐ型コラム層１４に接していてもよいし、参照符号３２Ｂ，３２Ｃで示すように、ｐ型コラム層１４と接しておらず、ｐ型コラム層１４の底面１４ａとドレイン層１０との間に位置していてもよい。参照符号３２Ｂは、トラップレベル領域３２の厚さ方向中心位置が、ｐ型コラム層１４の底面１４ａとドレイン層１０の表面との中間位置よりも底面１４ａに近い場合を示す。参照符号３２Ｂは、トラップレベル領域３２の厚さ方向中心位置が、ｐ型コラム層１４の底面１４ａとドレイン層１０の表面との中間位置よりもドレイン層１０に近い場合を示す。トラップレベル領域３２は、ｐ型コラム層１４の底面１４ａの近くに位置している方が逆回復時間の短縮に効果的である反面、ｐ型コラム層１４の底面１４ａから離れている方がドレイン・ソース間リーク電流の低減に効果的である。逆回復時間およびドレイン・ソース間リーク電流のいずれをも低減するためには、トラップレベル領域３２の厚さ方向中心位置は、コラム層１４の底面１４ａからドレイン層１０に向かって５μｍ〜１０μｍの範囲に位置していることが好ましい。これにより、たとえば、逆回復時間を８０nsec以下にすることができ、かつドレイン・ソース間リーク電流を数μＡ以下にできる。
【００３８】
トラップレベル領域３２の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子の照射を適用することができる。なかでも、質量の大きなヘリウム原子核（３Ｈｅ＋＋、または４Ｈｅ＋＋）は、再結合中心の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができるので、好ましい。
図６は、空乏層緩和領域３０の配置を説明するための断面図である。空乏層緩和領域３０は、ドレイン層１０側から重粒子を照射し、さらに熱処理によってその重粒子をドナー化して形成された領域である。ドナー化した重粒子は、寄生ダイオード５がターンオフするときにそのｐｎ接合部から広がる空乏層の広がりを抑制する。これにより、空乏層が広がる速さが緩和されるので、逆回復電流の変化速度を抑制でき、それによって、ハードリカバリを緩和できる。
【００３９】
空乏層緩和領域３０は、ｎ型ベース層１２内において、ドレイン層１０の裏面（ドレイン電極２８との界面）から設定された深さ位置に厚く（トラップレベル領域３２よりも厚く。たとえば５μｍ〜１０μｍ程度の厚さで）広がるように形成されている。そして、この空乏層緩和領域３０内にトラップレベル領域３２が配置されている（図１および図２参照）。空乏層緩和領域３０は、参照符号３０Ａ，３０Ｂで示すようにｐ型コラム層１４に接していてもよいし、参照符号３０Ｃで示すようにｐ型コラム層１４に接していなくてもよい。また、空乏層緩和領域３０は、参照符号３０Ｂで示すように、ｐ型コラム層１４との重複領域を有していてもよいし、参照符号３０Ａ，３０Ｃで示すように、ｐ型コラム層１４との重複領域を有しておらず、ｐ型コラム層１４の底面１４ａとドレイン層１０の表面との間に全体が位置していてもよい。空乏層緩和領域３０はドナーを含む領域であるので、ｐ型コラム層１４の機能を損なわないように、ｐ型コラム層１４と重複する領域は、可能な限り少ないことが好ましい。また、空乏層緩和領域３０は、空乏層の広がりを緩和する目的からは、ｐ型コラム層１４に近いことが好ましい。そこで、参照符号３０Ａで示すように、空乏層緩和領域３０の上側縁がｐ型コラム層１４の底面１４ａとほぼ一致するように、空乏層緩和領域３０の配置を選択するのが最も好ましい。
【００４０】
空乏層緩和領域３０の形成には、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋などの重粒子照射を適用することができる。なかでも、質量の小さなプロトンは、厚さ方向に広く分布するように導入できるので、厚い空乏層緩和領域３０の形成に適している。また、プロトンは、比較的低温（たとえば、３５０℃〜４５０℃）の熱処理でドナー化を行える。そのため、たとえば、ドレイン電極２８等の形成前でも形成後でも、プロトンの照射およびそのドナー化（熱処理）を行うことができる。したがって、プロトンを用いることにすれば、プロセスの自由度が増す。
【００４１】
図６に示した空乏層緩和領域３０の配置と、図５に示したトラップレベル領域３２との配置は、任意に組み合わせることができる。
図７は、前記半導体装置１をスイッチング素子として用いたパワーモジュールの構成を説明するための電気回路図である。パワーモジュール４０は、直流電源であるバッテリ５０からの電力で三相交流電動モータ６０（誘導性負荷の一例）を駆動するためのモータ駆動回路（インバータ回路）を構成している。電動モータ６０は、たとえば、ファンの駆動、コンプレッサの駆動などのために用いることができる。
【００４２】
パワーモジュール４０は、電動モータ６０のＵ相、Ｖ相およびＷ相にそれぞれ対応したＵ相直列回路４１、Ｖ相直列回路４２およびＷ相直列回路４３を備えており、これらの各相の直列回路４１〜４３が、電源５０に対して並列に接続されている。３相分の直列回路４１〜４３は、一つの筐体に収容されていてもよい。
Ｕ相直列回路４１は、ハイサイドスイッチング素子Ｓｕ１と、ローサイドスイッチング素子Ｓｕ２とを直列に接続して構成されており、それらのスイッチング素子Ｓｕ１，Ｓｕ２の間の接続点４４が電動モータ６０のＵ相コイル６１に接続されている。同様に、Ｖ相直列回路４２は、ハイサイドスイッチング素子Ｓｕ３と、ローサイドスイッチング素子Ｓｕ４とを直列に接続して構成されており、それらのスイッチング素子Ｓｕ３，Ｓｕ４の間の接続点４５が電動モータ６０のＶ相コイル６２に接続されている。さらに同様に、Ｗ相直列回路４３は、ハイサイドスイッチング素子Ｓｕ５と、ローサイドスイッチング素子Ｓｕ６とを直列に接続して構成されており、それらのスイッチング素子Ｓｕ５，Ｓｕ６の間の接続点４６が電動モータ６０のＷ相コイル６３に接続されている。
【００４３】
スイッチング素子Ｓｕ１〜Ｓｕ６は、それぞれ、前述の半導体装置１からなり、それぞれの寄生ダイオード５は、バッテリ５０に対して逆方向に接続されている。各スイッチング素子Ｓｕ１〜Ｓｕ６のゲートには、コントローラ７０からの制御信号が入力されるようになっている。この制御信号は、電動モータ６０に供給すべき電力に応じたデューティ比を有するＰＷＭ（パルス幅変調）信号であってもよい。
【００４４】
コントローラ７０は、電動モータ６０のロータ回転角（電気角）に応じて、スイッチング素子Ｓｕ１〜Ｓｕ６をオン／オフ制御する。これにより、電動モータ６０のロータがトルクを発生する。
電動モータ６０のコイル６１〜６３は、通電が遮断されるときに逆起電力を発生する。この逆起電力のために、スイッチング素子Ｓｕ１〜Ｓｕ６の寄生ダイオード５がターンオンし、この寄生ダイオード５を通って電流が流れる期間が発生する。すなわち、電動モータ６０を駆動している間、寄生ダイオード５は、オン／オフすることになる。たとえば、或る相の直列回路４１，４２，４３において、ハイサイドスイッチング素子がオン状態で、かつ、ローサイドスイッチング素子の寄生ダイオード５がオン状態の場合があり得る。そして、ハイサイドスイッチング素子がオン状態のままで、ローサイドスイッチング素子の寄生ダイオード５がターンオフするとき、逆回復電流による貫通電流が流れる。
【００４５】
図８Ａ〜８Ｃは、寄生ダイオード５がオン状態からターンオフするときにソース電極２６とドレイン電極２８との間に流れる電流の波形の一例を示す波形図である。図８Ａは、空乏層緩和領域３０およびトラップレベル領域３２がいずれも設けられていない場合（比較例１）の電流波形を示す。また、図８Ｂは空乏層緩和領域３０が設けられておらず、トラップレベル領域３２が設けられている場合（比較例２）の電流波形を示す。さらに、図８Ｃは空乏層緩和領域３０およびトラップレベル領域３２の両方が設けられている場合（実施例）の電流波形を示す。
【００４６】
期間Ｐ１において、寄生ダイオード５が導通しており、寄生ダイオード５の順方向に電流が流れている。時間ｔ１において、ソース電極２６がドレイン電極２８よりも低電位となると、寄生ダイオード５は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード５のｐｎ接合部から空乏層が広がり、ｐ型ベース層１６およびｐ型コラム層１４内のキャリヤ（正孔）がソース電極２６側に移動し、ｎ型ベース層１２内のキャリヤ（電子）がドレイン電極２８側へと移動する。このキャリヤの移動により、寄生ダイオード５がオン状態のときとは逆方向への電流（逆回復電流）が流れる。逆回復電流は、一旦増加（絶対値が増加）し、その後に減少する。前述のとおり、ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の１０％にまで減少するまでの時間が逆回復時間ｔrrである。
【００４７】
トラップレベル領域３２は、移動するキャリヤの数を抑制し、これにより、逆回復電流および逆回復時間ｔrrの低減に寄与する。そのため、図８Ａの比較例１の場合よりも、図８Ｂの比較例２および図８Ｃの実施例の場合の方が、逆回復時間trrが短縮されている。より具体的には、図８Ａの比較例１における逆回復時間trrは１６０nsec程度であり、図８Ｂの比較例２における逆回復時間trrは、８０nsec程度であり、図８Ｃの実施例における逆回復時間trrは、９０nsec程度である。
【００４８】
空乏層緩和領域３０は、空乏層が広がる速さを抑制するので、逆回復電流の変化速度（di/dt）を低減する。より具体的には、逆回復電流が減少（絶対値が減少）に転じてからの変化率が抑制される。すなわち、図８Ａの比較例１および図８Ｂの比較例２の場合よりも、図８Ｃの実施例の場合の方が、逆回復電流が減少に転じてからの変化率が小さく、かつ、電流が速やかに零に収束している。
【００４９】
このように、図８Ｃの実施例では、逆回復電流がスムーズに零に収束するので、ハードリカバリの問題を解決できる。すなわち、図８Ａおよび図８Ｂにおいて参照符号Ａ，Ｂで示すようなリンギング（逆回復電流の振動）や電流の急変に起因するノイズを抑制できる。ノイズを抑制できる結果、コントローラ７０の誤動作を抑制できるから、電動モータ６０を安定に制御できる。
【００５０】
図９Ａ〜９Ｆは、半導体装置１の製造工程を工程順に示す断面図である。
まず、図９Ａに示すように、たとえばｎ＋型シリコン基板からなるｎ＋型ドレイン層１０の上に、ｎ型不純物をドープしながら行うエピタキシャル成長によって、ｎ＋型ドレイン層１０よりも高抵抗の（不純物濃度が低い）ｎ型ベース層１２が形成される。
次いで、図９Ｂに示すように、ｎ型ベース層１２の表層部に選択的に比較的低いエネルギーでｐ型不純物イオンが注入されて、ｐ型ベース層１６が形成される。さらに、平面視においてｐ型ベース層１６内に設定した領域に対して比較的高いエネルギーでｐ型不純物イオンが選択的に注入されて、ｐ型ベース層１６よりも深い領域にまで延びたｐ型コラム層１４が形成される。また、平面視においてｐ型ベース層１６内においてｐ型ベース層１６の外周縁から所定距離だけ内方に後退した位置に外縁部を有する所定幅の環状領域にｎ型不純物イオンが選択的に注入され、これにより、ｎ＋型ソース層１８が形成される。
【００５１】
次に、図９Ｃに示すように、ｎ型ベース層１２およびｐ型ベース層１６の表面（半導体結晶の表面）を覆うように、ゲート絶縁膜２０が形成される。このゲート絶縁膜２０は、半導体結晶表面の熱酸化によって形成されてもよい。さらに、ゲート絶縁膜２０上に、ゲート電極２２が形成される。ゲート電極２２の形成は、たとえば、不純物を添加して低抵抗化したポリシリコン膜を全表面に形成し、その後、そのポリシリコン膜をフォトリソグラフィによって選択的にエッチングすることによって行ってもよい。このエッチングのときには、ゲート絶縁膜２０を同時にパターニングして、ゲート電極２２およびゲート絶縁膜２０を同一パターンに形成してもよい。さらに、ゲート電極２２を覆うように、層間絶縁膜２４が形成され、この層間絶縁膜２４に、フォトリソグラフィによって、コンタクト孔２５が形成される。
【００５２】
次いで、図９Ｄに示すように、層間絶縁膜２４上に、ソース電極２６が形成され、ドレイン層１０の裏面にドレイン電極２８が形成される。この後、必要に応じて、合金化によるオーミック接合形成のための熱処理が行われる。ドレイン電極２８の形成は、たとえば、金アンチモンの蒸着によって、ドレイン電極２８の下地層（オーミック接合層）を形成する工程であってもよい。この場合、オーミック接合のための熱処理は、たとえば、４２０℃程度の温度で行われてもよい。このような熱処理によって、ＡｕＳｉ共晶を形成できる。
【００５３】
この後、図９Ｅに示すように、ドレイン層１０側から、第１回の重粒子照射が行われる。このときに照射される重粒子（第１重粒子）としては、比較的質量の小さいもの、たとえばプロトンが用いられる。その後、低温の熱処理（低温アニール）が行われる。これにより、照射された重粒子がドナー化する。重粒子としてプロトンを選択した場合には、たとえば、３５０℃〜４５０℃程度（たとえば３６０℃）で３０分〜９０分程度（たとえば６０分）の熱処理により、導入されたプロトンをドナー化できる。このときに熱処理によってソース電極２６およびドレイン電極２８の合金化を同時に行える場合には、それらの電極の形成後の熱処理を省いてもよい。
【００５４】
このようにして、第１重粒子の照射およびその後の低温熱処理によって、空乏層緩和領域３０が形成される。第１重粒子を照射するときのエネルギーを大きくすれば、第１重粒子の飛程が長くなるから、ドレイン層１０の裏面から遠い位置に空乏層緩和領域３０が形成され、そのエネルギーを小さくすれば、重粒子の飛程が短くなるから、ドレイン層１０の裏面から近い位置に空乏層緩和領域３０が形成される。したがって、空乏層緩和領域３０の配置に応じて、第１重粒子の照射のエネルギーが設定される。少なくとも空乏層緩和領域３０の一部がｐ型コラム層１４の底面１４ａとドレイン層１０との間に位置するように、第１重粒子の照射エネルギーが設定される（たとえば８ＭｅＶ程度）。第１重粒子（たとえばプロトン）のドーズ量は、たとえば、５×１０１３個／ｃｍ２〜１×１０１４個／ｃｍ２程度とすればよい。
【００５５】
次いで、図９Ｆに示すように、ドレイン層１０側から、第２回の重粒子照射が行われる。このときに照射される重粒子（第２重粒子）としては、比較的質量の大きいもの、たとえばヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）が用いられる。その後、低温の熱処理（低温アニール）が行われる。これにより、照射された第２重粒子が活性化する。第２重粒子としてヘリウム原子核（３Ｈｅ＋＋または４Ｈｅ＋＋）を選択した場合には、たとえば、３２０℃〜３８０℃（たとえば３５０℃）で３０分〜１２０分程度（たとえば６０分）の熱処理により、導入されたヘリウム原子核を活性化できる。
【００５６】
こうして、トラップレベル領域３２が形成される。第２重粒子を照射するときのエネルギーを大きくすれば、第２重粒子の飛程が長くなるから、ドレイン層１０の裏面から遠い位置にトラップレベル領域３２が形成され、そのエネルギーを小さくすれば、第２重粒子の飛程が短くなるから、ドレイン層１０の裏面から近い位置にトラップレベル領域３２が形成される。したがって、トラップレベル領域３２の配置に応じて、第２重粒子の照射エネルギーが設定される。たとえば、トラップレベル領域３２がｐ型コラム層１４の底面１４ａとドレイン層１０との間に位置するように、第２重粒子の照射エネルギーが設定される（たとえば２３ＭｅＶ程度）。重粒子のドーズ量は、たとえば、５×１０１０個／ｃｍ２〜５×１０１２個／ｃｍ２程度とすればよい。
【００５７】
この後、必要に応じて、ドレイン電極２８の下地層（たとえば金アンチモン層）の上に、ドレイン電極２８の表面層が形成される。この表面層は、下地層側から順にＴｉ／Ｎｉ／Ａｕ／Ａｇの各層を積層した積層膜からなっていてもよい。このような積層膜は、スパッタ法によって連続的に形成できる。この積層膜を構成する各層の金属の融点は、プロトンのドナー化およびヘリウム原子核の活性化のための熱処理温度よりも高い。したがって、積層膜の形成は、プロトンのドナー化およびヘリウム原子核の活性化のための熱処理よりも前に行っても物理的には問題がない。ただし、この実施形態では、積層膜からなる表面層に熱履歴が残らないように、表面層の形成は、プロトンのドナー化およびヘリウム原子核の活性化のための熱処理よりも後に行われている。
【００５８】
このようにして、このようにして、図１等に示す半導体装置１が作製される。
以上のように、この実施形態の半導体装置１によれば、ｐ型ベース層１６に連なるｐ型コラム層１４がｎ＋型ドレイン層１０に向かって延びており、スーパージャンクション構造のＭＩＳＦＥＴを構成している。これにより、低オン抵抗で、かつ高速スイッチングが可能なスイッチング素子を提供できる。さらに、半導体装置１では、ｐ型ベース層１２内に、ｐ型コラム層１４とｎ＋型ドレイン層１０との間に、空乏層緩和領域３０が配置されている。空乏層緩和領域３０は、ドナー化された重粒子を含む。この空乏層緩和領域３０によって、ｎ＋型ドレイン層１０に向かう空乏層の広がりが抑制され、それによって、寄生ダイオード５がターンオフするときに空乏層が広がる速さが抑制される。これにより、逆回復電流の変化速度が小さくなるので、リカバリ特性が改善される。このようにして、オン抵抗およびスイッチング速度がいずれも良好であり、そのうえ、リカバリ特性にも優れたＭＩＳＦＥＴを提供できる。
【００５９】
しかも、この実施形態の半導体装置１においては、ｎ型ベース層１２内に、トラップレベルを形成する重粒子を含むトラップレベル領域３２が形成されている。このトラップレベル領域３２は、ｎ型ベース層１２内を移動するキャリヤ（電子）をトラップする。これにより、逆回復電流が抑制される。したがって、空乏層緩和領域３０によってリカバリ特性を改善し、かつトラップレベル領域３２によって逆回復時間ｔrrを短縮できる。
【００６０】
また、この実施形態の半導体装置１では、空乏層緩和領域３０の厚さが、トラップレベル領域３２の厚さよりも大きい。したがって、トラップレベルは限定された範囲に局所的に分布しているので、リーク電流を抑制しながら、逆回復時間を短縮できる。また、空乏層緩和領域３０は、ｐ型コラム層１４とｎ＋型ドレイン層１０との間の領域でｎ型ベース層１２内に比較的広い範囲に渡って形成されているので、空乏層が広がる速度が効果的に抑制され、それに応じて、リカバリ特性が効果的に改善される。
【００６１】
また、第１重粒子としてプロトンを選定する場合には、そのドナー化は、比較的低温（たとえば３５０℃〜４５０℃）の熱処理で行える。そのため、ソース電極２６および／またはドレイン電極２８の形成後にその熱処理を行うこともできる。したがって、プロセスの自由度が高まる。
また、空乏層緩和領域３０の境界がｐ型コラム層１４の境界と一致しているか、それらが接近（たとえば５ｍｍ以下の距離）している場合には、ｐ型コラム層１４を浸食することなく、ｐ型コラム層１４から空乏層が広がる速さを抑制できる。これにより、スーパージャンクション構造による効果を損なうことなく、リカバリ特性を改善できる。
【００６２】
さらに、スーパージャンクション構造を有する半導体装置１をハイサイドスイッチング素子Ｓｕ１，Ｓｕ３，Ｓｕ５およびローサイドスイッチング素子Ｓｕ２，Ｓｕ４，Ｓｕ６として用いたパワーモジュール４０は、スイッチング素子Ｓｕ１〜Ｓｕ６における損失が少ないので、電源効率が良い。さらに、スイッチング素子Ｓｕ１〜Ｓｕ６の寄生ダイオード５がターンオフするときのハードリカバリが抑制されるので、スイッチング素子Ｓｕ１〜Ｓｕ６に制御信号を供給するコントローラ７０の誤動作も抑制できる。
【００６３】
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することもできる。たとえば、前述の実施形態では、第１重粒子としてプロトンを用い、第２重粒子としてヘリウム原子核を用いる例を示したが、重粒子の組み合わせはこれに限られるわけではない。より具体的には、第１重粒子の例として示した、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋と、第２重粒子の例として示した、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋との任意の組み合わせが適用可能である。
【００６４】
また、前述の実施形態では、電極形成工程（図９Ｄ参照）の後に、第１重粒子および第２重粒子の照射による空乏層緩和領域３０の形成およびトラップレベル領域３２の形成を行う例を示したが、これらのうちの一方または両方を電極形成工程よりも前に行ってもよい。ただし、この場合には、空乏層緩和領域３０および／またはトラップレベル領域３２の形成時の熱処理の温度よりも、電極形成のための熱処理（オーミックコンタクトを形成するための合金化）の方が低温である必要がある。
【００６５】
また、前述の実施形態では、三相交流電動モータ６０を駆動するために、三相分の直列回路４１〜４３を備えたパワーモジュール４０を示したが、一相分の直列回路（ハイサイドスイッチング素子およびローサイドスイッチング素子の直列回路）をパワーモジュールのユニットとして一つの筐体に収容してもよい。この場合には、３ユニットのパワーモジュールを並列接続することによって、三相交流電動モータ６０のためのモータ駆動回路を形成できる。駆動対象の電動モータが三相以外のモータであれば、その相数に応じたユニット数のパワーモジュールを並列接続してモータ駆動回路を構成できる。
【００６６】
また、前述の実施形態では、誘導性負荷の一例として電動モータを挙げたが、リレーやソレノイド等の他の誘導性負荷を駆動するためのパワーモジュールにこの発明が適用されてもよい。さらには、誘導性負荷の駆動に限らず、液晶テレビのバックライト駆動用のダイレクトインバータや太陽光発電用パワーコンデショナー等に対してもこの発明を適用できる。むろん、インバータ回路以外にも、コンバータ回路等のように高速駆動されるスイッチング素子を用いる回路に対しても、この発明の半導体装置を適用できる。
【００６７】
さらに、前述の実施形態では、ｐ型ベース層１６等が平面視矩形（図３）または六角形（図４）の場合を例示したが、ｐ型ベース層１６等の平面形状は、それらに限られるわけではなく、円形、楕円形、五角形、七角形以上の多角形などであってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および添付図面から抽出され得る特徴を以下に記す。
１．ｎ型ドレイン層と、前記ｎ型ドレイン層上に設けられたｎ型ベース層（たとえばｎ型ドレイン層よりも高抵抗（低不純物濃度）の半導体層）と、前記ｎ型ベース層の表層部に部分的に形成されたｐ型ベース層と、前記ｐ型ベース層の表層部に部分的に形成されたｎ型ソース層と、前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層に対向するように、前記ゲート絶縁膜上に形成されたゲート電極と、前記ｐ型ベース層に連なるように前記ｎ型ベース層内に形成され、前記ｐ型ベース層から前記ｎ型ドレイン層に向かって延びたｐ型コラム層と、前記ｎ型ベース層内において前記ｐ型コラム層と前記ｎ型ドレイン層との間に配置され、ドナー化された第１重粒子を含む空乏層緩和領域と、前記ｎ型ソース層に電気的に接続されたソース電極と、前記ｎ型ドレイン層に電気的に接続されたドレイン電極とを含む、半導体装置。
前述の実施形態では、空乏層緩和領域３０およびトラップレベル領域３２の両方が備えられた半導体装置１の構造および製造方法を示したが、ハードリカバリを改善できれば十分である場合には、トラップレベル領域３２は省かれてもよい。
２．前記ｎ型ベース層内に配置され、トラップレベルを形成する第２重粒子を含むトラップレベル領域をさらに含む、項１に記載の半導体装置。
３．前記空乏層緩和領域の厚さが、前記トラップレベル領域の厚さよりも大きい、項２に記載の半導体装置。
４．前記第２重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、項２または３に記載の半導体装置。
５．前記第１重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、項１〜４のいずれか一項に記載の半導体装置。
６．前記第１重粒子がプロトンである、項１〜４のいずれか一項に記載の半導体装置。
７．前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有している、項１〜６のいずれか一項に記載の半導体装置。
８．前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有していない、項１〜６のいずれか一項に記載の半導体装置。
９．前記空乏層緩和領域が、前記ｐ型コラム層（より具体的にはｐ型コラム層の底面）に接している、項１〜６のいずれか一項に記載の半導体装置。
１０．前記空乏層緩和領域が、前記ｐ型コラム層（より具体的にはその底面）に接していない、項１〜６のいずれか一項に記載の半導体装置。とくに、空乏層緩和領域の境界がｐ型コラム層の境界と一致しているか、それらが接近（たとえば１０μｍ以下の距離）していれば最も好ましい。
１１．項１〜１０のいずれか一項に記載の半導体装置からなるハイサイドスイッチング素子と、項１〜１０のいずれか一項に記載の半導体装置からなるローサイドスイッチング素子とを含み、前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子が直列に接続されている、パワーモジュール。
１２．前記ハイサイドスイッチング素子およびローサイドスイッチング素子を直列に接続した直列回路を３個含み、前記３個の直列回路が互いに並列に接続されている、項１１に記載のパワーモジュール。
１３．交流電動モータに駆動電力を供給するために用いられる、項１１または１２に記載のパワーモジュール。
１４．ｎ型ドレイン層に、ｎ型ベース層（前記ｎ型ドレイン層よりも高抵抗の（不純物濃度の低い）半導体層）を形成する工程と、前記ｎ型ベース層の表層部に部分的にｐ型ベース層を形成する工程と、前記ｐ型ベース層の表層部に部分的にｎ型ソース層を形成する工程と、前記ｎ型ベース層内に、前記ｐ型ベース層に連なり、前記ｐ型ベース層から前記ｎ型ドレイン層に向かって延びたｐ型コラム層を形成する工程と、前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層の表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記ｎ型ソース層および前記ｎ型ベース層の間の前記ｐ型ベース層に対向するように、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ｎ型ソース層に電気的に接続されたソース電極を形成する工程と、前記ｎ型ドレイン層に電気的に接続されたドレイン電極を形成する工程と、前記ドレイン層の裏面側から第１重粒子を照射し、さらに予め定める温度で熱処理を行うことによって前記第１重粒子をドナー化することにより、前記ｎ型ベース層内において前記ｐ型コラム層と前記ｎ型ドレイン層との間に空乏層緩和領域を形成する工程と、を含む、半導体装置の製造方法。
１５．前記ドレイン層の裏面側から第２重粒子を照射することにより、前記ｎ型ベース層内にトラップレベル領域を形成する工程をさらに含む、項１４に記載の半導体装置の製造方法。
１６．前記空乏層緩和領域の厚さが前記トラップレベル領域の厚さよりも大きくなるように、前記空乏層緩和領域および前記トラップレベル領域が形成される、項１５に記載の半導体装置の製造方法。
１７．前記第２重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、項１５または１６に記載の半導体装置の製造方法。
１８．前記第１重粒子が、プロトン、３Ｈｅ＋＋、４Ｈｅ＋＋のいずれかを含む、項１４〜１７のいずれか一項に記載の半導体装置の製造方法。
１９．前記第１重粒子がプロトンである、項１４〜１７のいずれか一項に記載の半導体装置の製造方法。
２０．前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有するように形成される、項１４〜１９のいずか一項に記載の半導体装置の製造方法。
２１．前記空乏層緩和領域が、前記ｐ型コラム層との重複領域を有しないように形成される、項１４〜１９のいずれか一項に記載の半導体装置の製造方法。
２２．前記空乏層緩和領域が、前記ｐ型コラム層（より具体的にはｐ型コラム層の底面）に接するように形成される、項１４〜１９のいずれか一項に記載の半導体装置の製造方法。
２３．前記空乏層緩和領域が、前記ｐ型コラム層（より具体的にはｐ型コラム層の底面）に接しないように形成される、項１４〜１９のいずれか一項に記載の半導体装置の製造方法。
【符号の説明】
【００６８】
１  半導体装置
３  セル
５  寄生ダイオード
１０  ｎ＋型ドレイン層
１２  ｎ型ベース層
１４  ｐ型コラム層
１４ａ  ｐ型コラム層の底面
１４ｂ  ｐ型コラム層の側面
１６  ｐ型ベース層
１７  チャネル領域
１８  ｎ＋型ソース層
２０  ゲート絶縁膜
２２  ゲート電極
２４  層間絶縁膜
２５  コンタクト孔
２６  ソース電極
２８  ドレイン電極
３０  空乏層緩和領域
３２  トラップレベル領域
４０  パワーモジュール
４１  Ｕ相直列回路
４２  Ｖ相直列回路
４３  Ｗ相直列回路
４４〜４６  接続点
５０  電源
６０  電動モータ
６１  Ｕ相コイル
６２  Ｖ相コイル
６３  Ｗ相コイル
７０  コントローラ
Ｓｕ１〜Ｓｕ６    スイッチング素子
trr    逆回復時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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