(57)【特許請求の範囲】
【請求項１】
複数のパッドと、
前記複数のパッドと電源ラインとの間に接続された複数の静電破壊保護素子と、
前記複数のパッドのうち少なくとも２つのパッドに現れる印加電圧が同一の論理レベルか否かを監視するサージ検出部と、
前記サージ検出部の検出結果に応じてその動作が許可／禁止される内部回路と、
を有することを特徴とする半導体チップ。
【請求項２】
前記サージ検出部で監視対象とされたパッドは、互いに隣接して配置されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項１または請求項２に記載の半導体チップ。
【請求項４】
前記内部回路は、
第１制御回路と、
第２制御回路と、
被制御回路と、
を含み、
前記半導体チップは、
前記第１制御回路に接続された第１パッドと、
前記第２制御回路に接続された第２パッドと、
を有し、
前記第１制御回路と前記第２制御回路は、前記第１制御回路から前記第１パッドを介して外部出力された信号が前記第２パッドを介して前記第２制御回路に外部入力されている場合にのみ、一つの制御回路を形成して前記被制御回路の動作を制御することを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体チップ。
【請求項５】
前記第１パッドと前記第２パッドは、互いに離間して配置されていることを特徴とする請求項４に記載の半導体チップ。
【請求項６】
前記被制御回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項４または請求項５に記載の半導体チップ。
【請求項７】
第１パッドと、
第２パッドと、
前記第１パッドを介して外部出力された信号が前記第２パッドを介して外部入力されたか否かを監視する実装検出部と、
をさらに有し、
前記内部回路は、前記実装検出部の検出結果に応じてその動作が許可／禁止されることを特徴とする請求項１〜請求項３のいずれか一項に記載の半導体チップ。
【請求項８】
前記実装検出部は、
前記第１パッドを介して信号を送信する送信部と、
前記第２パッドを介して信号を受信する受信部と、
前記送信部と前記受信部の同期制御を行う同期制御部と、
を含むことを特徴とする請求項７に記載の半導体チップ。
【請求項９】
前記送信部と前記受信部との間で送受信される信号は、複数ビットのシリアル信号であることを特徴とする請求項８に記載の半導体チップ。
【請求項１０】
前記実装検出部は、前記送信部と前記受信部との間で信号の送受信が確立したことを検出した場合、その検出結果を保持して信号の送受信を停止することを特徴とする請求項９に記載の半導体チップ。
【請求項１１】
前記実装検出部は、信号の送受信を停止した後、定期的に信号の送受信を行って検出結果を更新することを特徴とする請求項１０に記載の半導体チップ。
【請求項１２】
前記第１パッドと前記第２パッドは、互いに離間して配置されていることを特徴とする請求項７〜請求項１１のいずれか一項に記載の半導体チップ。
【請求項１３】
前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含むことを特徴とする請求項７〜請求項１２のいずれか一項に記載の半導体チップ。
【請求項１４】
前記不揮発ロジックは、
ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、
強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、
前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、
を含むことを特徴とする請求項３、請求項６、及び、請求項１３のいずれか一項に記載の半導体チップ。
【請求項１５】
請求項１〜請求項１４のいずれか一項に記載の半導体チップと、
前記半導体チップを封止する封止体と、
前記半導体チップに設けられた複数のパッドと各々電気的に接続される複数のリードフレームと、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ及びこれをパッケージングした半導体装置に関する。
【背景技術】
【０００２】
従来より、半導体装置の多くは、内部回路のＩ／Ｏ［Input/Output］部分に静電破壊保護素子を有する。
【０００３】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２８７６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の静電破壊保護素子により、サージ印加時における内部回路の静電破壊を防止することができる。しかし、サージ印加時に静電保護素子を介して電源ラインに電流が流れ込むと、０．５Ｖ程度の低電圧が電源ラインに生じる場合がある。そのため、半導体製造プロセスの微細化によって低電圧駆動が可能とされた半導体装置では、サージ印加時に内部回路が誤動作する。
【０００６】
特に、内部回路に「低電圧駆動が可能な不揮発性記憶素子」が含まれる場合には、サージ印加時に不揮発性記憶素子への意図しないアクセス動作が行われて、不揮発性記憶素子のデータ化けを生じるおそれがあった。
【０００７】
本発明は、本願の発明者により見出された上記の問題点に鑑み、サージ印加時における内部回路の誤動作（例えば不揮発性記憶素子のデータ化け）を防止することが可能な半導体チップ、及び、これをパッケージングした半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体チップは、複数のパッドと、前記複数のパッドと電源ラインとの間に接続された複数の静電破壊保護素子と、前記複数のパッドのうち少なくとも２つのパッドに現れる印加電圧が同一の論理レベルか否かを監視するサージ検出部と、前記サージ検出部の検出結果に応じてその動作が許可／禁止される内部回路と、を有する構成（第１の構成）とされている。
【０００９】
上記第１の構成から成る半導体チップにおいて、前記サージ検出部で監視対象とされたパッドは、互いに隣接して配置されている構成（第２の構成）にするとよい。
【００１０】
上記第１または第２の構成から成る半導体チップにおいて、前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含む構成（第３の構成）にするとよい。
【００１１】
また、上記目的を達成するために、本発明に係る半導体チップは、第１制御回路と、第２制御回路と、被制御回路と、前記第１制御回路に接続された第１パッドと、前記第２制御回路に接続された第２パッドと、を有し、前記第１制御回路と前記第２制御回路は、前記第１制御回路から前記第１パッドを介して外部出力された信号が前記第２パッドを介して前記第２制御回路に外部入力されている場合にのみ、一つの制御回路を形成して前記被制御回路の動作を制御する構成（第４の構成）とされている。
【００１２】
上記第４の構成から成る半導体チップにおいて、前記第１パッドと前記第２パッドは、互いに離間して配置されている構成（第５の構成）にするとよい。
【００１３】
上記第４または第５の構成から成る半導体チップにおいて、前記被制御回路は、データを不揮発的に記憶する不揮発ロジックを含む構成（第６の構成）にするとよい。
【００１４】
また、上記目的を達成するために、本発明に係る半導体チップは、第１パッドと、第２パッドと、前記第１パッドを介して外部出力された信号が前記第２パッドを介して外部入力されたか否かを監視する実装検出部と、前記実装検出部の検出結果に応じてその動作が許可／禁止される内部回路と、を有する構成（第７の構成）とされている。
【００１５】
上記第７の構成から成る半導体チップにおいて、前記実装検出部は、前記第１パッドを介して信号を送信する送信部と、前記第２パッドを介して信号を受信する受信部と、前記送信部と前記受信部の同期制御を行う同期制御部と、を含む構成（第８の構成）にするとよい。
【００１６】
上記第８の構成から成る半導体チップにおいて、前記送信部と前記受信部との間で送受信される信号は、複数ビットのシリアル信号である構成（第９の構成）にするとよい。
【００１７】
上記第９の構成から成る半導体チップにおいて、前記実装検出部は、前記送信部と前記受信部との間で信号の送受信が確立したことを検出した場合、その検出結果を保持して信号の送受信を停止する構成（第１０の構成）にするとよい。
【００１８】
上記第１０の構成から成る半導体チップにおいて、前記実装検出部は、信号の送受信を停止した後、定期的に信号の送受信を行って検出結果を更新する構成（第１１の構成）にするとよい。
【００１９】
上記第７〜第１１いずれかの構成から成る半導体チップにおいて、前記第１パッドと前記第２パッドは、互いに離間して配置されている構成（第１２の構成）にするとよい。
【００２０】
上記第７〜第１２いずれかの構成から成る半導体チップにおいて、前記内部回路は、データを不揮発的に記憶する不揮発ロジックを含む構成（第１３の構成）にするとよい。
【００２１】
上記第２、第６、及び、第１３いずれかの構成から成る半導体チップにおいて、前記不揮発ロジックは、ループ状に接続された複数の論理ゲートを用いてデータを揮発的に保持する揮発性記憶部と、強誘電体素子のヒステリシス特性を用いて前記揮発性記憶部で揮発的に保持されたデータを不揮発的に記憶する不揮発性記憶部と、前記揮発性記憶部と前記不揮発性記憶部とを電気的に分離する回路分離部と、を含む構成（第１４の構成）にするとよい。
【００２２】
また、本発明に係る半導体装置は、上記第１〜第１４いずれかの構成から成る半導体チップと、前記半導体チップを封止する封止体と、前記半導体チップに設けられた複数のパッドと各々電気的に接続される複数のリードフレームと、を有する構成（第１５の構成）とされている。
【発明の効果】
【００２３】
本発明によれば、サージ印加時における内部回路の誤動作（例えば不揮発性記憶素子のデータ化け）を防止することが可能な半導体チップ、及び、これをパッケージングした半導体装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】半導体装置の全体構成を示す平面図
【図２】半導体チップ１０の第１構成例を示す回路図
【図３】半導体チップ１０の第２構成例を示すブロック図
【図４】半導体チップ１０の第３構成例を示すブロック図
【図５】不揮発ロジック１４２を形成するデータ保持装置の一構成例を示す回路図
【図６】データ保持装置の一動作例を説明するためのタイミングチャート
【図７】通常動作時の信号経路を示す回路図
【図８】データ書き込み動作時の信号経路を示す回路図
【図９】データ読み出し動作時の信号経路を示す回路図
【発明を実施するための形態】
【００２５】
＜半導体装置＞
図１は、半導体装置の全体構成を示す平面図（半導体装置の内部については破線による透視図）である。本構成例の半導体装置１は、半導体チップ１０と、封止体２０と、複数のリードフレーム３０と、を有する。
【００２６】
半導体チップ１０は、半導体製造プロセスの微細化によって低電圧駆動が可能とされたチップである。封止体２０は、半導体チップ１０を封止する樹脂部材である。リードフレーム３０は、半導体チップ１０に設けられた複数のパッドＰと各々電気的に接続される金属部材である。リードフレーム３０の一端は、いずれも封止体２０の外部に引き出されており、半導体装置１が実装される基板上のプリント配線と電気的に接続される。
【００２７】
＜半導体チップ＞
［第１構成例］
図２は、半導体チップ１０の第１構成例を示す回路図である。第１構成例の半導体チップ１０は、サージ印加を検出して内部回路１４の動作可否を決定する機能を備えている。具体的に述べると、第１構成例の半導体チップ１０は、パッドＰ１１及びＰ１２と、ダイオード１１Ｈ及び１１Ｌと、ダイオード１２Ｈ及び１２Ｌと、ＡＮＤゲート１３と、内部回路１４と、第１電源ライン１５と、第２電源ライン１６と、を有する。
【００２８】
パッドＰ１１及びＰ１２は、半導体チップ１０に設けられた複数のパッドＰのうち、サージ検出用パッド（ＡＮＤゲート１３による監視対象パッド）として用いられる。また、パッドＰ１１及びＰ１２は、外部イネーブル信号Ｓ１１及びＳ１２の入力用パッドとしても用いられる。
【００２９】
ダイオード１１Ｈ及び１１Ｌは、パッドＰ１１と第１電源ライン１５及び第２電源ライン１６との間に接続された静電破壊保護素子である。ダイオード１１Ｈのアノードは、パッドＰ１１に接続されている。ダイオード１１Ｈのカソードは、第１電源ライン１５に接続されている。ダイオード１１Ｌのカソードは、パッドＰ１１に接続されている。ダイオード１１Ｌのアノードは、第２電源ライン１５に接続されている。従って、パッドＰ１１に正サージが印加された場合には、パッドＰ１１からダイオード１１Ｈを介して第１電源ライン１５に向けた電流を流すことにより、正サージを吸収して内部回路１４の破壊を防止することができる。一方、パッドＰ１１に負サージが印加された場合には、第２電源ライン１５からダイオード１１Ｌを介してパッドＰ１１に向けた電流を流すことにより、負サージを吸収して内部回路１４の破壊を防止することができる。
【００３０】
ダイオード１２Ｈ及び１２Ｌは、パッドＰ１２と第１電源ライン１５及び第２電源ライン１６との間に接続された静電破壊保護素子である。ダイオード１２Ｈのアノードは、パッドＰ１２に接続されている。ダイオード１２Ｈのカソードは、第１電源ライン１５に接続されている。ダイオード１２Ｌのカソードは、パッドＰ１２に接続されている。ダイオード１２Ｌのアノードは、第２電源ライン１５に接続されている。従って、パッドＰ１２に正サージが印加された場合には、パッドＰ１２からダイオード１２Ｈを介して第１電源ライン１５に向けた電流を流すことにより、正サージを吸収して内部回路１４の破壊を防止することができる。一方、パッドＰ１２に負サージが印加された場合には、第２電源ライン１５からダイオード１２Ｌを介してパッドＰ１２に向けた電流を流すことにより、負サージを吸収して内部回路１４の破壊を防止することができる。
【００３１】
ＡＮＤゲート１３は、第１電源ライン１５と第２電源ライン１６との間に接続されており、パッドＰ１１及びＰ１２に現れる印加電圧（外部イネーブル信号Ｓ１１及びＳ１２）が同一の論理レベルか否かを監視して内部イネーブル信号Ｓ１３を生成する。より具体的に述べると、ＡＮＤゲート１３は、第１入力端（非反転形式）に印加される外部イネーブル信号Ｓ１１と、第２入力端（反転形式）に印加される外部イネーブル信号Ｓ１２との論理積信号を内部イネーブル信号Ｓ１３として出力する。従って、内部イネーブル信号Ｓ１３は、外部イネーブル信号Ｓ１１がハイレベルであり、外部イネーブル信号Ｓ１２がローレベルであるときにのみハイレベル（内部回路１４の動作を許可するための論理レベル）となり、その余の場合にはいずれもローレベル（内部回路１４の動作を禁止するための論理レベル）となる。
【００３２】
内部回路１４は、第１電源ライン１５と第２電源ライン１６との間に接続されており、内部イネーブル信号Ｓ１３に応じてその動作が許可／禁止される回路ブロックである。内部回路１４は、制御回路１４１と、不揮発ロジック１４２を含む。
【００３３】
制御回路１４１は、不揮発ロジック１４２内でレジスタデータ等の不揮発的な退避／復帰を行うための制御信号ＳＸを生成する。例えば、電源電圧ＶＤＤの遮断時には、不揮発ロジック１４２内の揮発性記憶部から不揮発性記憶部にレジスタデータ等を退避させるための制御信号ＳＸが生成される。一方、電源電圧ＶＤＤの投入時には、不揮発ロジック１４２内の不揮発性記憶部から揮発性記憶部にレジスタデータ等を復帰させるための制御信号ＳＸが生成される。
【００３４】
不揮発ロジック１４２は、制御回路１４１からの制御信号ＳＸが入力される被制御回路であり、制御信号ＳＸに基づいて内部で取り扱われるレジスタデータ等の不揮発的な退避／復帰を行う機能を備えたロジック回路である。なお、不揮発ロジック１４２を形成するデータ保持装置（揮発性記憶部と不揮発性記憶部とを組み合わせたラッチ回路など）の構成及び動作については、後ほど詳述する。
【００３５】
第１電源ライン１５は、半導体装置１が基板上に実装されている状態において、電源電圧ＶＤＤが印加されるラインである。第２電源ライン１６は、半導体装置１が基板上に実装されている状態において、接地電圧ＧＮＤが印加されるラインである。
【００３６】
上記構成から成る半導体チップ１０のサージ検出動作について詳細に説明する。まず、半導体装置１が基板上に実装されていない状態で、半導体装置１に複数設けられたリードフレーム３０のいずれかに正サージが印加され、第１電源ライン１５の電圧がＡＮＤゲート１３及び内部回路１４の動作可能電圧まで過渡的に上昇した場合を考える。
【００３７】
この場合、ダイオード１１Ｈ及び１２Ｈを介して第１電源ライン１５と接続されているパッドＰ１１及びＰ１２には、それぞれ、第１電源ライン１５と同様の挙動で電圧上昇が生じる。このような状態は、ＡＮＤゲート１３に入力される外部イネーブル信号Ｓ１１及びＳ１２が共にハイレベルとされた状態に相当する。従って、ＡＮＤゲート１３から出力される内部イネーブル信号Ｓ１３はローレベルとなるので、内部回路１４の動作（少なくとも、制御回路１４１による制御信号ＳＸの生成動作）が禁止される。その結果、不揮発ロジック１４２に含まれる不揮発性記憶部への意図しないアクセスを禁止することができるので、サージ印加時における不揮発性記憶部のデータ化けを防ぐことが可能となる。
【００３８】
なお、パッドＰ１１及びＰ１２は、第１電源ライン１５の電圧変動に伴って同様の挙動で電圧変動を生じるように、半導体チップ１０上において、互いに隣接して配置しておくことが望ましい。
【００３９】
次に、半導体装置１が基板上に実装されている状態で、外部イネーブル信号Ｓ１１がハイレベルとされ、外部イネーブル信号Ｓ１２がローレベルとされている場合を考える。この場合、ＡＮＤゲート１３から出力される内部イネーブル信号Ｓ１３はハイレベルとなるので、内部回路１４の動作が許可される。その結果、制御回路１４１では、必要に応じて不揮発ロジック１４２におけるレジスタデータ等の不揮発的な退避／復帰を行うことが可能となる。
【００４０】
一方、不揮発ロジック１４２におけるレジスタデータ等の不揮発的な退避／復帰を意図的に禁止したければ、外部イネーブル信号Ｓ１１及びＳ１２を上記した組み合わせ（Ｈ／Ｌ）以外の論理レベル（Ｈ／Ｈ、Ｌ／Ｈ、Ｌ／Ｌ）に設定すればよい。
【００４１】
このように、ＡＮＤゲート１３は、半導体装置１が基板上に実装されていない状態ではサージ検出部として機能し、半導体装置１が基板上に実装されている状態では内部イネーブル信号生成部として機能する。
【００４２】
なお、ＡＮＤゲート１３に代えてＥＸＯＲゲートを用いることも可能である。また、ＡＮＤゲート１３による監視対象パッドは、２つに限定されるものではなく、３つ以上であっても構わない。その場合には、ＡＮＤゲート１３に代えて多数決回路を用いることも可能である。
【００４３】
［第２構成例］
図３は、半導体チップ１０の第２構成例を示すブロック図である。第２構成例の半導体チップ１０は、半導体装置１が基板上に実装されているか否かをチップ自身で検出して、内部回路１４の動作可否を決定する機能を備えている。具体的に述べると、第２構成例の半導体チップ１０は、パッドＰ２１と、パッドＰ２２と、内部回路１４と、を有する。内部回路１４は、制御回路１４１と不揮発ロジック１４２を含む。制御回路１４１と不揮発ロジック１４２の基本的な機能については、先述の第１構成例と同様である。
【００４４】
第２構成例の半導体チップ１０では、制御回路１４１が第１制御回路ＣＴＲＬ１と第２制御回路ＣＴＲＬ２に分離されている。第１制御回路ＣＴＲＬ１の信号出力端子は、パッドＰ２１を介してリードフレーム３１に接続されている。また、第２制御回路ＣＴＲＬ２の信号入力端子は、パッドＰ２２を介してリードフレーム３２に接続されている。
【００４５】
そして、第１制御回路ＣＴＲＬ１と第２制御回路ＣＴＲＬ２は、第１制御回路ＣＴＲＬ１からパッドＰ２１及びリードフレーム３１を介して外部出力された信号Ｓ２１がリードフレーム３２及びパッドＰ２２を介して第２制御回路ＣＴＲＬ２に外部入力されている場合にのみ、一つの制御回路１４１を形成して不揮発ロジック１４２におけるレジスタデータ等の不揮発的な退避／復帰を制御することが可能な状態となる。
【００４６】
すなわち、第１制御回路ＣＴＲＬ１と第２制御回路ＣＴＲＬ２は、半導体装置１が基板上に実装され、リードフレーム３１とリードフレーム３２との間がプリント配線４０を介して接続されている場合にのみ、一つの制御回路１４１を形成して不揮発ロジック１４２におけるレジスタデータ等の不揮発的な退避／復帰を制御することが可能な状態となる。
【００４７】
従って、半導体装置１が基板上に実装されていない状態では、制御回路１４１が全く機能しないので、サージ印加時に電源電圧が意図せず上昇した場合であっても、不揮発ロジック１４２に含まれる不揮発性記憶部への意図しないアクセスが生じることはなく、延いては、サージ印加時における不揮発性記憶部のデータ化けを防ぐことが可能となる。
【００４８】
なお、パッドＰ２１とパッドＰ２２との間が意図せずに短絡して、制御回路１４１が動作可能となってしまわないように、パッドＰ２１及びＰ２２は、互いに離間して配置しておくことが望ましい。上記と同様の理由から、リードフレーム３１及び３２についても、互いに離間して配置しておくことが望ましい。
【００４９】
［第３構成例］
図４は、半導体チップ１０の第３構成例を示すブロック図である。第３構成例の半導体チップ１０も、半導体装置１が基板上に実装されているか否かをチップ自身で検出して、内部回路１４の動作可否を決定する機能を備えている点において、先述の第２構成例と共通点を有している。ただし、第３構成例の半導体チップ１０は、第２構成例と異なり、実装検出手段として制御回路１４１を２つに分離した構成ではなく、別途の実装検出部１７を有する構成とされている。具体的に述べると、第３構成例の半導体チップ１０は、パッドＰ３１と、パッドＰ３２と、内部回路１４と、実装検出部１７と、を有する。
【００５０】
実装検出部１７は、パッドＰ３１を介して外部出力された信号Ｓ３１がパッドＰ３２を介して外部入力されたか否かを監視して内部イネーブル信号Ｓ３２を生成する。具体的に述べると、実装検出部１７は、送信部１７１と、受信部１７２と、同期制御部１７３とを含む。送信部１７１は、パッドＰ３１を介して信号Ｓ３１を送信する。受信部１７２は、パッドＰ３２を介して信号Ｓ３１を受信する。同期制御部１７３は、送信部１７１と受信部１７２の同期制御を行う。
【００５１】
受信部１７２は、送信部１７１からパッドＰ３１及びリードフレーム３１を介して外部出力された信号Ｓ３１がリードフレーム３２及びパッドＰ３２を介して外部入力されている場合にのみ、内部イネーブル信号Ｓ３２をハイレベルとして内部回路１４の動作を許可する。すなわち、半導体装置１が基板上に実装されており、リードフレーム３１とリードフレーム３２との間がプリント配線４０を介して接続されている場合にのみ、内部イネーブル信号Ｓ３２がハイレベルとされて、内部回路１４の動作が許可される。
【００５２】
一方、半導体装置１が基板上に実装されておらず、リードフレーム３１とリードフレーム３２との間が接続されていない場合には、内部イネーブル信号Ｓ３２がローレベルとされて、内部回路１４の動作が禁止される。従って、半導体装置１が基板上に実装されていない状態では、サージ印加時に電源電圧が意図せず上昇した場合であっても、不揮発ロジック１４２に含まれる不揮発性記憶部への意図しないアクセスが生じることはなく、延いては、サージ印加時における不揮発性記憶部のデータ化けを防ぐことが可能となる。
【００５３】
なお、実装検出部１７の検出精度を高めるためには、送信部１７１と受信部１７２との間で送受信される信号Ｓ３１として、単純なハイ／ロー信号（１ビットの２値信号）ではなく、複数ビットのシリアル信号を用いることが望ましい。
【００５４】
また、実装検出部１７は、送信部１７１と受信部１７２との間で信号Ｓ３１の送受信が確立したこと（すなわち半導体装置１が基板上に実装されていること）を検出した場合、内部イネーブル信号Ｓ３２をハイレベルに保持した上で、信号Ｓ３１の送受信を停止する構成とすることが望ましい。このような構成とすることにより、半導体装置１の通常動作時に実装検出部１７で電力が浪費されずに済む。
【００５５】
ただし、半導体装置１の実装外れを検出する必要がある場合、実装検出部１７は、信号Ｓ３１の送受信を停止した後、定期的に信号Ｓ３１の送受信を行って内部イネーブル信号Ｓ３２の論理レベルを更新する構成としても構わない。
【００５６】
また、パッドＰ３１及びＰ３２、並びに、リードフレーム３１及び３２については、意図しない短絡を生じ難いように、互いに離間して配置しておくことが望ましい。
【００５７】
＜不揮発ロジック＞
図５は、不揮発ロジック１４２を形成するデータ保持装置の一構成例を示す回路図である。本構成例のデータ保持装置は、インバータＩＮＶ１〜ＩＮＶ７と、パススイッチＳＷ１〜ＳＷ４と、マルチプレクサＭＵＸ１、ＭＵＸ２と、Ｎチャネル型電界効果トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂと、強誘電体素子（強誘電体キャパシタ）ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂと、を有するラッチ回路である。
【００５８】
インバータＩＮＶ１の入力端は、データ信号（Ｄ）の印加端に接続されている。インバータＩＮＶ１の出力端は、インバータＩＮＶ２の入力端に接続されている。インバータＩＮＶ２の出力端は、パススイッチＳＷ１を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。マルチプレクサＭＵＸ１の出力端は、インバータＩＮＶ３の入力端に接続されている。インバータＩＮＶ３の出力端は、インバータＩＮＶ５の入力端に接続されている。インバータＩＮＶ５の出力端は、出力信号（Ｑ）の引出端に接続されている。マルチプレクサＭＵＸ２の第１入力端（１）は、インバータＩＮＶ３の出力端に接続されている。マルチプレクサＭＵＸ２の出力端は、インバータＩＮＶ４の入力端に接続されている。インバータＩＮＶ４の出力端は、パススイッチＳＷ２を介して、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。
【００５９】
上記したように、本構成例のデータ保持装置は、ループ状に接続された２つの論理ゲート（図５ではインバータＩＮＶ３、ＩＮＶ４）を用いて、入力されたデータ信号Ｄを揮発的に保持する揮発性記憶部ＶＭ（ループ構造部）を有する。
【００６０】
インバータＩＮＶ６の入力端は、マルチプレクサＭＵＸ１の第１入力端（１）に接続されている。インバータＩＮＶ６の出力端は、パススイッチＳＷ３を介して、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。インバータＩＮＶ７の入力端は、マルチプレクサＭＵＸ２の第１入力端（１）に接続されている。インバータＩＮＶ７の出力端は、パススイッチＳＷ４を介して、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。
【００６１】
強誘電体素子ＣＬ１ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ１ａの負極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ａの両端間には、トランジスタＱ１ａが接続されている。トランジスタＱ１ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６２】
強誘電体素子ＣＬ１ｂの正極端は、マルチプレクサＭＵＸ２の第２入力端（０）に接続されている。強誘電体素子ＣＬ１ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ１ｂの両端間には、トランジスタＱ１ｂが接続されている。トランジスタＱ１ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６３】
強誘電体素子ＣＬ２ａの正極端は、第１プレートラインＰＬ１に接続されている。強誘電体素子ＣＬ２ａの負極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ａの両端間には、トランジスタＱ２ａが接続されている。トランジスタＱ２ａのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６４】
強誘電体素子ＣＬ２ｂの正極端は、マルチプレクサＭＵＸ１の第２入力端（０）に接続されている。強誘電体素子ＣＬ２ｂの負極端は、第２プレートラインＰＬ２に接続されている。強誘電体素子ＣＬ２ｂの両端間には、トランジスタＱ２ｂが接続されている。トランジスタＱ２ｂのゲートは、Ｆリセット信号ＦＲＳＴの印加端に接続されている。
【００６５】
このように、本構成例のデータ保持装置は、強誘電体素子（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ）のヒステリシス特性を用いて、揮発性記憶部ＶＭに保持されたデータＤを不揮発的に記憶する不揮発性記憶部ＮＶＭを有する。
【００６６】
また、上記した構成要素のうち、パススイッチＳＷ１は、クロック信号ＣＬＫに応じてオン／オフされ、パススイッチＳＷ２は、反転クロック信号ＣＬＫＢ（クロック信号ＣＬＫの論理反転信号）に応じてオン／オフされる。すなわち、パススイッチＳＷ１とパススイッチＳＷ２は、互いに排他的（相補的）にオン／オフされる。
【００６７】
一方、パススイッチＳＷ３、ＳＷ４は、いずれも制御信号Ｅ１に応じてオン／オフされる。また、マルチプレクサＭＵＸ１、ＭＵＸ２は、いずれも制御信号Ｅ２に応じてその信号経路が切り換えられる。すなわち、本構成例のデータ保持装置において、マルチプレクサＭＵＸ１及びＭＵＸ２と、インバータＩＮＶ６及びＩＮＶ７と、パススイッチＳＷ３及びＳＷ４は、揮発性記憶部ＶＭと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰとして機能する。
【００６８】
次に、上記構成から成るデータ保持装置の動作について、詳細な説明を行う。なお、以下の説明では、強誘電体素子ＣＬ１ａ及びＣＬ１ｂの接続ノードに現れる電圧をＶ１、強誘電体素子ＣＬ２ａ及びＣＬ２ｂの接続ノードに現れる電圧をＶ２、インバータＩＮＶ４の入力端に現れる電圧をＶ３、インバータＩＮＶ４の出力端に現れる電圧をＶ４、インバータＩＮＶ３の入力端に現れる電圧をＶ５、インバータＩＮＶ３の出力端に現れる電圧をＶ６というように、各部のノード電圧に符号を付すことにする。
【００６９】
図６は、データ保持装置の一動作例を説明するためのタイミングチャートであり、上から順番に、電源電圧ＶＤＤ、クロック信号ＣＬＫ、データ信号Ｄ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、第２プレートラインＰＬ２の印加電圧、ノード電圧Ｖ１、ノード電圧Ｖ２、及び、出力信号Ｑの電圧波形を示している。
【００７０】
なお、上記した各種信号のうち、クロック信号ＣＬＫ、制御信号Ｅ１、制御信号Ｅ２、Ｆリセット信号ＦＲＳＴ、第１プレートラインＰＬ１の印加電圧、及び、第２プレートラインＰＬ２の印加電圧は、制御回路１４１からの制御信号ＳＸ（図２〜図４を参照）に相当する。
【００７１】
まず、データ保持装置の通常動作について説明する。
【００７２】
時点Ｗ１までは、Ｆリセット信号ＦＲＳＴが「１（ハイレベル：ＶＤＤ）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されているので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっている。なお、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ローレベル：ＧＮＤ）」とされている。
【００７３】
また、時点Ｗ１までは、制御信号Ｅ１が「０（ＧＮＤ）」とされており、パススイッチＳＷ３とパススイッチＳＷ４がオフされているので、データ書き込み用ドライバ（図５の例ではインバータＩＮＶ６、ＩＮＶ７）はいずれも無効とされている。
【００７４】
また、時点Ｗ１までは、制御信号Ｅ２が「１（ＶＤＤ）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、揮発性記憶部ＶＭにて通常ループが形成されている。
【００７５】
従って、クロック信号ＣＬＫのハイレベル期間には、パススイッチＳＷ１がオンされ、パススイッチＳＷ２がオフされるので、データ信号Ｄが出力信号Ｑとしてそのまま通過される形となる。一方、クロック信号ＣＬＫのローレベル期間には、パススイッチＳＷ１がオフされ、パススイッチＳＷ２がオンされるので、クロック信号ＣＬＫの立下がりエッジで、データ信号Ｄがラッチされる形となる。
【００７６】
なお、図７は、上記した通常動作時の信号経路（図中では太線として描写）を示す回路図である。
【００７７】
次に、強誘電体素子へのデータ書き込み動作について説明する。
【００７８】
時点Ｗ１〜Ｗ３では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされて、反転クロック信号ＣＬＫＢが「１（ＶＤＤ）」とされる。従って、第１パススイッチＳＷ１がオフされて、第２パススイッチがオンされる。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子に対するデータ書き込み動作の安定性を高めることが可能となる。
【００７９】
また、時点Ｗ１〜Ｗ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる。
【００８０】
また、時点Ｗ１〜Ｗ３では、制御信号Ｅ１が「１（ＶＤＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオンされる。従って、データ書き込み用ドライバ（図５の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも有効とされる。
【００８１】
なお、時点Ｗ１〜Ｗ３では、それまでと同様、制御信号Ｅ２が「１（ＶＤＤ）」とされており、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されているので、揮発性記憶部ＶＭにて通常ループが形成されている。
【００８２】
また、時点Ｗ１〜Ｗ２では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされ、時点Ｗ２〜Ｗ３では、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ）」とされる。すなわち、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、同一のパルス電圧が印加される。このようなパルス電圧の印加により、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。
【００８３】
図６に即して具体的に述べると、時点Ｗ１では、出力信号Ｑが「１（ＶＤＤ）」であるため、ノード電圧Ｖ１が「０（ＧＮＤ）」となり、ノード電圧Ｖ２が「１（ＶＤＤ）」となる。従って、時点Ｗ１〜Ｗ２において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「０（ＧＮＤ）」とされている間、強誘電体素子ＣＬ１ａ、ＣＬ１ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ２ａの両端間には負極性の電圧が印加される状態となり、強誘電体素子ＣＬ２ｂの両端間には正極性の電圧が印加される状態となる。一方、時点Ｗ２〜Ｗ３において、第１プレートラインＰＬ１と第２プレートラインＰＬ２が「１（ＶＤＤ）」とされている間、強誘電体素子ＣＬ２ａ、ＣＬ２ｂの両端間には電圧が印加されない状態となり、強誘電体素子ＣＬ１ａの両端間には正極性の電圧が印加される状態となり、強誘電体素子ＣＬ１ｂの両端間には負極性の電圧が印加される状態となる。
【００８４】
このように、第１プレートラインＰＬ１と第２プレートラインＰＬ２に対して、パルス電圧を印加することにより、強誘電体素子内部の残留分極状態が反転状態／非反転状態のいずれかに設定される。なお、強誘電体素子ＣＬ１ａとＣＬ１ｂとの間、及び、強誘電体素子ＣＬ２ａとＣＬ２ｂとの間では、互いの残留分極状態が逆になる。また、強誘電体素子ＣＬ１ａとＣＬ２ａとの間、及び、強誘電体素子ＣＬ１ｂとＣＬ２ｂとの間でも、互いの残留分極状態が逆になる。
【００８５】
時点Ｗ３では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ）」とされることにより、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも、「０（ＧＮＤ）」とされる。
【００８６】
また、時点Ｗ３では、制御信号Ｅ１が再び「０（ＧＮＤ）」とされ、パススイッチＳＷ３とパススイッチＳＷ４がオフされるので、データ書き込み用ドライバ（図５の例ではインバータＩＮＶ６、ＩＮＶ７）がいずれも無効とされる。なお、制御信号Ｅ２については不問であるが、図６の例では「０（ＧＮＤ）」とされている。
【００８７】
そして、時点Ｗ４では、電源電圧ＶＤＤの供給が遮断される。このとき、Ｆリセット信号ＦＲＳＴは、時点Ｗ３から「１（ＶＤＤ）」に維持されており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに一切電圧が印加されない状態となっているので、電源遮断時に電圧変動が生じた場合であっても、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００８８】
なお、図８は、上記したデータ書き込み動作時（特に時点Ｗ１〜Ｗ３）の信号経路（図中では太線として描写）を示す回路図である。
【００８９】
次に、強誘電体素子からのデータ読み出し動作について説明する。
【００９０】
時点Ｒ１〜Ｒ５では、クロック信号ＣＬＫが「０（ＧＮＤ）」とされており、反転クロック信号ＣＬＫＢが「１（ＶＤＤ）」とされている。従って、第１パススイッチＳＷ１がオフされており、第２パススイッチがオンされている。このように、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの論理を予め固定しておくことにより、強誘電体素子からのデータ読み出し動作の安定性を高めることが可能となる。
【００９１】
時点Ｒ１では、最先にＦリセット信号ＦＲＳＴが「１（ＶＤＤ）」とされており、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されている。従って、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となっているので、電源投入時に電圧変動が生じた場合でも、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに意図しない電圧が印加されることはなく、データ化けを回避することが可能となる。
【００９２】
なお、時点Ｒ１において、第１プレートラインＰＬ１と第２プレートラインＰＬ２は、いずれも「０（ＧＮＤ）」とされている。
【００９３】
時点Ｒ２では、制御信号Ｅ１、Ｅ２がいずれも「０（ＧＮＤ）」とされた状態（すなわち、データ書き込み用ドライバが無効とされており、かつ、揮発性記憶部ＶＭで通常ループが無効とされている状態）で、電源電圧ＶＤＤが投入される。このとき、図９中の太線で描写された信号ラインは、フローティングとなっている。
【００９４】
続く時点Ｒ３では、Ｆリセット信号ＦＲＳＴが「０（ＧＮＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオフされ、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂに対する電圧印加が可能な状態とされる一方、第２プレートラインＰＬ２が「０（ＧＮＤ）」に維持されたまま、第１プレートラインＰＬ１が「１（ＶＤＤ）」とされる。このようなパルス電圧の印加により、ノード電圧Ｖ１及びノード電圧Ｖ２として、強誘電体素子内の残留分極状態に対応した電圧信号が現れる。
【００９５】
図６の例に即して具体的に説明すると、ノード電圧Ｖ１としては、比較的低い電圧信号（以下、その論理をＷＬ［Weak Low］と呼ぶ）が現れ、ノード電圧Ｖ２としては、比較的高い電圧信号（以下、その論理をＷＨ［Weak Hi］と呼ぶ）が現れる。すなわち、ノード電圧Ｖ１とノード電圧Ｖ２との間には、強誘電体素子内の残留分極状態の差に応じた電圧差が生じる形となる。
【００９６】
このとき、時点Ｒ３〜Ｒ４では、制御信号Ｅ２が「０（ＧＮＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第２入力端（０）が選択されるので、ノード電圧Ｖ３の論理はＷＬとなり、ノード電圧Ｖ４の論理はＷＨとなる。また、ノード電圧Ｖ５の論理はＷＨとなり、ノード電圧Ｖ６の論理はＷＬとなる。このように、時点Ｒ３〜Ｒ４では、装置各部のノード電圧Ｖ１〜Ｖ６が未だに不安定な状態（インバータＩＮＶ３及びインバータＩＮＶ４での論理反転が完全に行われず、その出力論理が確実に「０（ＧＮＤ）」／「１（ＶＤＤ）」となっていない状態）である。
【００９７】
時点Ｒ４では、制御信号Ｅ２が「１（ＶＤＤ）」とされて、マルチプレクサＭＵＸ１とマルチプレクサＭＵＸ２の第１入力端（１）が選択されるので、揮発性記憶部ＶＭにて通常ループが形成されている。このような信号経路の切り換えに伴い、インバータＩＮＶ４の出力端（論理：ＷＨ）とインバータＩＮＶ３の入力端（論理：ＷＨ）が接続され、インバータＩＮＶ３の出力端（論理：ＷＬ）とインバータＩＮＶ４の入力端（論理：ＷＬ）が接続される。従って、各ノードの信号論理（ＷＨ／ＷＬ）に不整合は生じず、以降、揮発性記憶部ＶＭにて通常ループが形成されている間、インバータＩＮＶ３は、論理ＷＬの入力を受けて、その出力論理を「１（ＶＤＤ）」に引き上げようとし、インバータＩＮＶ４は、論理ＷＨの入力を受けて、その出力論理を「０（ＧＮＤ）」に引き下げようとする。その結果、インバータＩＮＶ３の出力論理は、不安定な論理ＷＬから「０（ＧＮＤ）」に確定され、インバータＩＮＶ４の出力論理は、不安定な論理ＷＨから「１（ＶＤＤ）」に確定される。
【００９８】
このように、時点Ｒ４において、揮発性記憶部ＶＭが通常ループとされたことに伴い、強誘電体素子から読み出された信号（ノード電圧Ｖ１とノード電圧Ｖ２との電位差）が揮発性記憶部ＶＭで増幅される形となり、出力信号Ｑとして電源遮断前の保持データ（図６の例では「１（ＶＤＤ）」）が復帰される。
【００９９】
その後、時点Ｒ５では、Ｆリセット信号ＦＲＳＴが再び「１（ＶＤＤ）」とされ、トランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂがオンされて、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂの各両端間がいずれも短絡されるので、これらの強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂには一切電圧が印加されない状態となる。このとき、第１プレートラインＰＬ１と第２プレートラインＰＬ２はいずれも「０（ＧＮＤ）」とされる。従って、データ保持装置は、時点Ｗ１以前と同様の状態、すなわち、通常の動作状態に復帰される。
【０１００】
なお、図９は、上記したデータ読み出し動作時（特に時点Ｒ３〜Ｒ４）の信号経路（図中では太線として描写）を示す回路図である。
【０１０１】
上記で説明したように、本構成例のデータ保持装置は、ループ状に接続された論理ゲート（図５ではインバータＩＮＶ３、ＩＮＶ４）を用いてデータを揮発的に保持する揮発性記憶部ＶＭと、強誘電体素子のヒステリシス特性を用いて揮発性記憶部ＶＭに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭ（ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ、Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ）と、揮発性記憶部ＶＭと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰ（ＭＵＸ１、ＭＵＸ２、ＩＮＶ６、ＩＮＶ７、ＳＷ３、ＳＷ４）と、を有して成り、回路分離部ＳＥＰは、データ保持装置の通常動作中には、強誘電体素子に対する印加電圧を一定に保ちつつ、揮発性記憶部ＶＭを電気的に動作させる構成とされている。
【０１０２】
このように、揮発性記憶部ＶＭの信号線から強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂを直接駆動するのではなく、揮発性記憶部ＶＭの信号線と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの間に、バッファとしても機能するデータ書き込み用ドライバ（図５ではインバータＩＮＶ６、ＩＮＶ７）を設けることにより、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが揮発性記憶部ＶＭ内の負荷容量とならないようにすることが可能となる。
【０１０３】
また、データ書き込み用ドライバ（インバータＩＮＶ６、ＩＮＶ７）の出力端にパススイッチＳＷ３、ＳＷ４を接続し、制御信号Ｅ１に応じて、データの書き込み時にのみ、パススイッチＳＷ３、ＳＷ４をオンさせる構成であれば、通常動作時には、強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂが駆動されないようにすることが可能となる。
【０１０４】
また、データ読み出しの際には、制御信号Ｅ２に応じて、マルチプレクサＭＵＸ１、ＭＵＸ２の入出力経路を切り換えることにより、揮発性記憶部ＶＭ内の論理ゲート（図５ではインバータＩＮＶ３、ＩＮＶ４）と強誘電体素子ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂとの導通／遮断を制御することができる。従って、特定ノードをフローティングとするために、負荷の大きいクロック線を増設する必要がないため、消費電力の増大を回避することが可能となる。
【０１０５】
このように、本構成例のデータ保持装置であれば、通常動作中には強誘電体素子が無駄に駆動されることがないので、揮発性のデータ保持装置と同レベルの高速化、並びに、低消費電力化を図ることが可能となる。
【０１０６】
すなわち、揮発性のデータ保持装置と同等の取り扱いを行うことができるので、タイミング設計や消費電力設計などの再設計を行わずに、既存回路の記憶素子部分を本構成例のデータ保持装置に置き換えることが可能となる。従って、既存回路を容易に不揮発化することができるので、例えば、待機時にデータを消さずに電源を遮断したり、電源投入後、即時に動作再開が可能なＣＰＵ等を実現することが可能となる。
【０１０７】
＜その他の変形例＞
なお、上記の実施形態では、サージ印加時における不揮発性記憶素子のデータ化けを防止するための構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、本発明は、サージ印加時における内部回路の誤動作を防止するための技術として広く適用することが可能である。
【０１０８】
本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１０９】
本発明は、半導体装置の信頼性を高めるための技術として利用することが可能である。
【符号の説明】
【０１１０】
１    半導体装置
１０    半導体チップ
１１Ｈ、１１Ｌ    ダイオード（静電破壊保護素子）
１２Ｈ、１２Ｌ    ダイオード（静電破壊保護素子）
１３    ＡＮＤゲート（サージ検出部）
１４    内部回路
１４１    制御回路
１４２    不揮発ロジック
１５    第１電源ライン（ＶＤＤライン）
１６    第２電源ライン（ＧＮＤライン）
１７    実装検出部
１７１    送信部
１７２    受信部
１７３    同期制御部
２０    封止体
３０、３１、３２    リードフレーム
４０    プリント配線
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２、Ｐ３１、Ｐ３２    パッド
ＩＮＶ１〜ＩＮＶ７    インバータ
ＳＷ１〜ＳＷ４    パススイッチ
ＭＵＸ１、ＭＵＸ２    マルチプレクサ
Ｑ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂ    Ｎチャネル型電界効果トランジスタ
ＣＬ１ａ、ＣＬ１ｂ、ＣＬ２ａ、ＣＬ２ｂ    強誘電体素子
ＶＭ    揮発性記憶部
ＮＶＭ    不揮発性記憶部
ＳＥＰ    回路分離部
Ｐ１〜Ｐ３    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ３    Ｎチャネル型ＭＯＳ電界効果トランジスタ
【図１】
0005813459.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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