(57)【特許請求の範囲】
【請求項１】
オプトエレクトロニクス半導体チップであって、
放射を発生させるために第１の導電型の層（２１）と第２の導電型の層（２２）との間に設けられている活性層（２３）を有する半導体積層体（２）と、電気絶縁ミラー層（６）と、キャリアプレート（９）と、を備え、
−  前記第１の導電型の層（２１）が前記半導体積層体（２）の前面（１１０）に隣接し、
−  前記半導体積層体（２）が少なくとも１つの切取り部（３）を備え、前記切取り部（３）が、前記半導体積層体（２）の（前記前面（１１０）の反対側に位置している）裏面から、前記活性層（２３）を貫いて前記第１の導電型の層（２１）まで延在し、
−  前記第１の導電型の層（２１）が、前記切取り部（３）の中に堆積された第１の電気接続層（５）に電気的に接続されており、前記第１の電気接続層（５）の少なくとも一部分が前記半導体積層体（２）の前記裏面を覆い、
−  前記電気絶縁ミラー層（６）が前記半導体積層体（２）の前記裏面に堆積されており、且つ複数の開口（６０）を有しており、前記複数の開口（６０）を通じて前記第２の導電型の層（２２）が第２の電気接続層（７）に電気的に接続されており、前記第２の電気接続層（７）の少なくとも一部分が前記半導体積層体（２）の前記裏面を覆い、
−  前記電気絶縁ミラー層（６）が屈折率１．３８以下の低屈折率材料を含んでおり、
−  前記キャリアプレート（９）は、前記半導体積層体（２）の前記裏面の上にあり、前記第１の電気接続層（５）および前記第２の電気接続層（７）の少なくとも一部分が、前記半導体積層体（２）と前記キャリアプレート（９）との間に配置され、
−  前記半導体チップが、前記切取り部（３）の領域に接合層（２０）を含み、前記接合層（２０）が、前記第１の導電型の層（２１）の材料から構成されかつ前記第１の電気接続層（５）の材料から構成されている材料組成を有する、
オプトエレクトロニクス半導体チップ。
【請求項２】
複数の切取り部（３）を備え、前記複数の切取り部（３）の相互間の横方向距離（Ｄ５）が７５μｍ以上１２５μｍ以下である、
請求項１に記載のオプトエレクトロニクス半導体チップ。
【請求項３】
前記切取り部（３）の全領域（Ｆ）が、前記半導体積層体（２）の前記裏面の平面視において前記半導体積層体（２）の領域の５％以下である、
請求項１または２のいずれかに記載のオプトエレクトロニクス半導体チップ。
【請求項４】
前記低屈折率材料が、細孔を含んでいるマトリックス材料を備えており、前記細孔が、前記マトリックス材料の屈折率よりも低い屈折率を有する気体によって満たされている、
請求項１〜３のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項５】
前記電気絶縁ミラー層（６）が、前記半導体積層体（２）の前記前面から前記裏面の方向に、前記低屈折率材料によって形成された低屈折率層（６１）、次いで、ブラッグ反射器を有する、
請求項１〜４のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項６】
−  前記第２の電気接続層（７）が、電気絶縁層（４）によって前記第１の電気接続層（５）から電気的に絶縁され、
−  前記第１の電気接続層（５）と、前記第２の電気接続層（７）と、前記電気絶縁層（４）とが、横方向に重なり合う、
請求項１〜５のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項７】
前記第２の電気接続層（７）と前記第２の導電型の層（２２）との間のさらなる接合層（２０’）を含み、前記さらなる接合層（２０’）は、前記第２の導電型の層（２２）の材料から構成されかつ前記第２の電気接続層（７）の材料から構成されている材料組成を有する、
請求項６に記載のオプトエレクトロニクス半導体チップ。
【請求項８】
前記開口（６０）の相互間の横方向距離（Ｄ７）が５μｍ以下である、
請求項１〜７のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項９】
２つの隣り合う開口（６０）の間の距離（Ｄ７）と、１つの開口（６０）の横方向の最大範囲との比が、１０以下である、
請求項１〜６のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項１０】
前記切取り部（３）の全領域（Ｆ）が、前記半導体積層体（２）の前記裏面の平面視において前記半導体積層体（２）の領域の２％以下である、
請求項１〜７のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項１１】
前記接合層（２０）が、５ｎｍ以上の層厚さを有する、
請求項１〜８のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項１２】
前記さらなる接合層（２０’）が、５ｎｍ以上の層厚さを有する、
請求項７に記載のオプトエレクトロニクス半導体チップ。
【請求項１３】
前記第１の電気接続層（５）もしくは前記第２の電気接続層（７）またはその両方が、Ａｕ、Ａｇ、Ａｌ、Ｃｒ、Ｃｕ、Ｔｉ、Ｐｔ、Ｒｕ、ＮｉＡｕの材料のうちの少なくとも１種類を備えている、
請求項１〜１２のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項１４】
前記第１の電気接続層（５）もしくは前記第２の電気接続層（７）またはその両方が多層構造を有し、前記多層構造が、前記半導体積層体の側であり、Ｃｒ、Ｔｉ、Ｐｔ、Ｒｕ、ＮｉＡｕのうちの少なくとも１種類を備えている層（７１）と、
前記半導体積層体とは反対側であり、Ａｌ、Ａｇ、Ａｕ、Ｃｕのうちの少なくとも１種類を備えている層（７２）と、
を有する、
請求項１３に記載のオプトエレクトロニクス半導体チップ。
【請求項１５】
成長基板を備えず、前記成長基板とは異なるキャリアプレート（９）を有する、
請求項１〜１４のいずれか１項に記載のオプトエレクトロニクス半導体チップ。
【請求項１６】
請求項１〜１５のいずれか１項に記載のオプトエレクトロニクス半導体チップを製造する方法であって、
−  前記切取り部（３）を有する前記半導体積層体（２）を形成するステップと、
−  前記切取り部（３）の表面の少なくとも一部領域の上に、前記第１の電気接続層（５）または前記第１の電気接続層（５）の一部分を堆積させるステップと、
−  前記接合層（２０）を形成する目的で、前記第１の電気接続層（５）の材料が前記切取り部（３）の前記表面を通じて前記半導体積層体（２）の中に浸透するように、前記半導体積層体（２）と、前記第１の電気接続層（５）または前記第１の電気接続層（５）の一部分とを加熱するステップと、
を含む方法。
【請求項１７】
前記電気接続層（５）または前記電気接続層（５）の一部分を、３５０℃以上、８００℃以下の温度まで、加熱する、
請求項１６に記載の方法。
【請求項１８】
−  開口（６０）を有する前記電気絶縁ミラー層（６）を、前記半導体積層体（２）の前記裏面の上に形成するステップと、
−  前記第２の電気接続層（７）または前記第２の電気接続層（７）の一部分を、前記半導体積層体（２）の上に、少なくとも前記開口（６０）の領域内に堆積させるステップと、
−  前記さらなる接合層（２０’）を形成する目的で、前記開口（６０）の前記領域において前記第２の電気接続層（７）の材料が前記半導体積層体（２）の中に浸透するように、前記半導体積層体（２）と、前記第２の電気接続層（７）または前記第２の電気接続層（７）の一部分とを加熱するステップと、
をさらに含む、請求項１６または１７に記載の方法。
【請求項１９】
形成された前記半導体積層体が成長基板を有し、前記成長基板を、次の方法ステップにおいて除去し、前記成長基板を除去する前、または除去した後に、前記半導体積層体（２）をキャリアプレート（９）に固定する、
請求項１６〜１８のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、オプトエレクトロニクス半導体チップと、オプトエレクトロニクス半導体チップを製造する方法とに関する。
【先行技術文献】
【特許文献】
【０００２】
【特許文献１】国際公開第０１／３９２８２号
【特許文献２】米国特許第５，８３１，２７７号明細書
【特許文献３】米国特許第６，１７２，３８２号明細書
【特許文献４】米国特許第５，６８４，３０９号明細書
【特許文献５】国際公開第２００７／０１２３２７号
【特許文献６】欧州特許第０９０５７９７号明細書
【特許文献７】国際公開第０２／１３２８１号
【非特許文献】
【０００３】
【非特許文献１】I. Schnitzeret al., Appl. Phys. Lett. 63 (16) October 18, 1993, pages 2174 - 2176
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本出願の目的は、全体的な電気光学的効率（overall electro-optical efficiency）が改良されたオプトエレクトロニクス半導体チップを開示することである。
【課題を解決するための手段】
【０００５】
この目的は、独立請求項によるオプトエレクトロニクス半導体チップと、オプトエレクトロニクス半導体チップを製造する方法とによって、達成される。本半導体チップおよび本方法の構造形態および発展形態は、それぞれ従属請求項に開示されている。請求項の開示内容は、参照によって本明細書に明示的に組み込まれている。
【０００６】
オプトエレクトロニクス半導体チップであって、放射を発生させるための、第１の導電型の層と第２の導電型の層との間に設けられている活性層、を有する半導体積層体、を備えている、オプトエレクトロニクス半導体チップ、を開示する。
【０００７】
第１の導電型の層は、一例として、ｎ型導電層である。その場合、第２の導電型の層は、ｐ型導電層である。代替形態として、第１の導電型の層がｐ型導電層であり、第２の導電型の層がｎ型導電層であるようにすることもできる。
【０００８】
活性層は、放射を発生させるためのｐｎ接合、ダブルへテロ構造、単一量子井戸（ＳＱＷ）構造、または多重量子井戸構造（ＭＱＷ）を含んでいることが好ましい。この場合、量子井戸構造という表現は、量子化の次元について何らかの指定を行うものではない。したがって、量子井戸構造は、特に、量子井戸、量子細線、量子ドットと、これらの構造の任意の組合せを包含する。多重量子井戸構造の例は、特許文献１、特許文献２、特許文献３、および特許文献４に記載されており、これらの文書の開示内容は、参照によって本文書に組み込まれている。
【０００９】
第１の導電型の層は、半導体積層体の前面に隣接している。第２の導電型の層は、特に、半導体積層体の裏面に隣接している。半導体積層体の裏面は、前面とは反対側に位置するように配置されている。本半導体チップは、活性層によって発生する電磁放射を自身の前面から放出するように設けられている。
【００１０】
少なくとも一実施形態によると、半導体積層体は、半導体積層体の裏面から活性層を貫いて第１の導電型の層まで延在している少なくとも１つの切取り部、を含んでいる。
【００１１】
したがって、切取り部は、裏面から前面の方向に半導体積層体の中に延在している凹部を構成している。一構造形態においては、この凹部は、止まり穴の形を有する。切取り部は、例えば、半導体積層体の主延在平面に対して垂直または斜めに延びる中心軸線を有する。切取り部は、第２の導電型の層と活性層とを貫いて延在していることが好ましい。切取り部は、特に、裏面から第１の導電型の層の中まで延在しており、好ましくは、第１の導電型の層の中央領域内に終端部を有する。
【００１２】
この実施形態においては、第１の導電型の層は、第１の電気接続層によって切取り部を通じて電気的に接続されており、第１の電気接続層の少なくとも一部分が半導体積層体の裏面を覆っている。切取り部の中では、第１の電気接続層が、電気絶縁層によって活性層および第２の導電型の層から電気的に絶縁されていることが好ましい。
【００１３】
第１の電気接続層の少なくとも一部分が半導体積層体の裏面を覆っているとは、本実施形態の場合、第１の電気接続層の少なくとも一部分が前面から裏面の方向に半導体積層体に続いていることを意味する。しかしながら、第１の電気接続層全体が裏面に配置されている必要はない。むしろ、第１の電気接続層の一部領域が、裏面から切取り部の中に第１の導電型の層まで延在している。特に、第１の電気接続層は、切取り部の領域において半導体積層体に隣接している。第１の電気接続層は、例えば金属層であり、すなわち、１つまたは複数種類の金属を備えている、あるいは、１つまたは複数種類の金属から成る。第１の電気接続層は、動作電流を半導体積層体に供給する目的で設けられている。
【００１４】
第１の導電型の層が中央領域を有する場合、その中央領域は、例えば電流分散層を構成する。この目的のため、中央領域は、例えば、高いドーパント濃度を有することができる。中央層における第１の導電型のドーパントの濃度は、一例として、第１の導電型の層のうち前面の方向もしくは裏面の方向またはその両方向に中央領域に隣接している部分領域における濃度の５倍、特に、１０倍である。これに代えて、またはこれに加えて、中央領域は、交互層の超格子を有することができる。このような超格子の場合、これらの層、例えばＧａＮおよびＡｌＧａＮの交互層は、一構造形態においては、１０ｎｍ以下、好ましくは５ｎｍ以下、特に、２ｎｍ以下の層厚さを有する。この場合、交互層の一方の層それぞれを、第１の導電型のドーパントによってドープし、他方の層それぞれを公称的にはドープしないことができる。
【００１５】
この実施形態においては、半導体チップは、切取り部の領域に接合層を含んでおり、この接合層は、第１の導電型の層の材料から構成されておりかつ第１の電気接続層の材料から構成されている材料組成、を有する。特に、切取り部と接合層は、横方向に重なり合っている。
【００１６】
接合層が、第１の導電型の層の材料から構成されておりかつ第１の電気接続層の材料から構成されている材料組成を有するとは、本文書においては、特に、第１の導電型の層の材料と第１の電気接続層の材料とが互いに混合されていることを意味するものと理解されたい。接合層は、第１の導電型の層の材料と第１の電気接続層の材料との均一な（例えば合金としての）材料組成を有することが好ましい。この場合、第１の電気接続層の材料の割合を、接合層の層厚さ全体にわたり裏面から前面に向かう方向に連続的に、または段階的に減少させることが可能である。一例として、第１の電気接続層の材料は、第１の導電型の層の材料の中に拡散しない。
【００１７】
接合層によって、第１の電気接続層と第１の導電型の層との間の特に低い電気的接触抵抗が得られ、これは有利である。この接触抵抗は、２×１０−５ｏｈｍｓ／ｃｍ２以下であることが好ましく、例えば約２×１０−６ｏｈｍｓ／ｃｍ２である。低い接触抵抗は、特に、高い動作電流、例えば１Ａ以上（例：１．４Ａ以上）によって半導体チップが動作するときに有利である。高い動作電流では、半導体チップの特性曲線は接触抵抗によって大きく影響される。
【００１８】
この実施形態の一構造形態においては、切取り部の横方向の最大範囲は、１０μｍ以上である。別の構造形態においては、切取り部の横方向の最大範囲は３０μｍ以下である。
【００１９】
さらなる構造形態においては、半導体チップは、相互間の横方向距離が７５μｍ以上である複数の切取り部を有する。さらなる構造形態においては、この横方向距離は、１２５μｍ以下である。この距離の値は、７５μｍ〜１２５μｍの範囲（両端値を含む）であることが好ましい。この場合、切取り部の相互間の横方向距離とは、横方向に連続する２つの切取り部の間の距離である。
【００２０】
一構造形態においては、裏面の平面視において切取り部の全領域が、半導体積層体の裏面主領域の５％以下、特に、２％以下である。裏面主領域とは、半導体積層体の表面のうちチップの裏面の側の部分である。
【００２１】
したがって、切取り部の全領域がこのように小さいことは、半導体チップの光学的効率にとって有利である。従来の半導体チップでは、電気接続領域が半導体積層体の主領域の１０％以上を覆っていることがしばしばある。本実施形態の場合、第１の導電型の層の電気接続の領域は、切取り部の領域によって画定されている。このようにすることで、第１の導電型の層の電気接続部によって失われる活性領域が、特に小さい。電気的接続領域がこのように小さいにもかかわらず、接合層によって、半導体積層体と第１の電気接続層との間の比較的低い電気的接触抵抗を得ることができる。
【００２２】
別の実施形態においては、オプトエレクトロニクス半導体チップは、第１の電気接続層（この接続層によって第１の導電型の層が切取り部を通じて接続されている）に代えて、または第１の電気接続層に加えて、第２の電気接続層を有し、この第２の電気接続層は、少なくとも一部分が半導体積層体の裏面を覆っている。第２の導電型の層は、この第２の電気接続層によって電気的に接続されている。
【００２３】
第１の電気接続層および第２の電気接続層は、特に、電気絶縁層によって、互いに電気的に絶縁されている。好ましい構造形態においては、第１の電気接続層と、第２の電気接続層と、電気絶縁層は、半導体チップの裏面において横方向に重なり合っている。
【００２４】
このような構造形態においては、一例として、半導体チップの発光側前面に、電気コンタクト領域（例えばボンディングパッド）が存在しない。このようにすることで、動作時に活性層によって放出される電磁放射の一部分が電気コンタクト領域によって遮られる、もしくは吸収される、またはその両方である危険性が減少する。
【００２５】
この実施形態の一発展形態においては、半導体チップは、半導体積層体の裏面に電気絶縁ミラー層を有する。この電気絶縁ミラー層は複数の開口を有し、第２の導電型の層はこの開口を通じて第２の電気接続層によって電気的に接続されている。したがって、特に、電気絶縁ミラー層は、半導体積層体と、第１の電気接続層もしくは第２の電気接続層またはその両方との間の少なくとも一部分に配置されている。電気絶縁ミラー層の代わりに、半導体ミラー層を設けることもできる。
【００２６】
ミラー層の屈折率は、前面の方向にミラー層に続いている、特に、ミラー層に隣接している半導体積層体の層の屈折率とは、例えば１以上異なる。一構造形態においては、ミラー層は、誘電体（例えば、ＳｉＯ２あるいはシリコン窒化物（ＳｉＮｘ））を含んでいる。一発展形態においては、電気絶縁ミラー層は、高い屈折率および低い屈折率を交互に有する少なくとも一対の層を含んでいる分布ブラッグ反射器（ＤＢＲ：distributed Bragg reflector）を含んでいる。ブラッグ反射器の層は、例えば、二酸化ケイ素、二酸化タンタル、二酸化チタンのうちの少なくとも１種類を含んでいる。
【００２７】
電気絶縁ミラー層は、（例えば屈折率の変化に起因して）特に高い反射率を有し、したがって、活性層によって裏面の方向に放出される電磁放射を、前面の方向に特に効率的に反射する。
【００２８】
一構造形態においては、電気絶縁ミラー層は、少なくとも１種類の低屈折率材料を含んでいる。本実施形態の場合、低屈折率材料とは、屈折率が１．３８以下、好ましくは１．２５以下である材料を意味するものと理解されたい。
【００２９】
そのような低屈折率材料は、例えば、細孔を含んでいるマトリックス材料を備えている。マトリックス材料は、例えば、二酸化ケイ素とすることができる。細孔は、特に、気体（例えば空気）によって満たされている。マトリックス材料は、例えば、気体の屈折率よりも大きい屈折率を有する。細孔によって、低屈折率材料の有効屈折率が、マトリックス材料の屈折率よりも小さくなる。細孔の大きさは、特に、ナノメートルのオーダー、例えば８ｎｍ以下、好ましくは３ｎｍ以下である。
【００３０】
低屈折率材料によって、全反射の特に大きな臨界角度が得られ、これは有利である。したがって、電気絶縁ミラー層に比較的深い角度で入射する光線も、低屈折率材料によって全反射される。
【００３１】
一発展形態においては、低屈折率材料は、３．９以下、好ましくは２．７以下の誘電率をさらに有する。一例として、３．９以下、特に２．７以下の誘電率を有する低屈折率材料は、層厚さが数百ナノメートル以下の範囲である場合、比較的少ない電磁放射を吸収するのみである。電気絶縁ミラー層の吸収係数は、１０−３以下であることが好ましい。
【００３２】
細孔に代えて、または細孔に加えて、低屈折率材料は、１つまたは複数種類の添加物質を含んでいることもできる。一例として、フッ素、塩素、またはＣ−Ｈは、二酸化ケイ素に適している添加物質である。特に、これらの物質はケイ素の結合部位を占有し、したがって、二酸化ケイ素から構成される完全な結晶網（fully crystalline network）の形成が阻止される。
【００３３】
細孔を有する低屈折率材料は、例えば、このような添加物質を、適切な工程によって（例えば加熱することによって）マトリックス材料から再び追い出すことによって製造することができる。二酸化ケイ素の場合、このようにすることで、一例として約１．１４の屈折率を有する低屈折率材料を得ることができる。
【００３４】
一構造形態においては、電気絶縁ミラー層は、半導体積層体の裏面主領域の少なくとも５０％を覆っている。電気絶縁ミラー層は、自身に入射する光の少なくとも９６％を前面の方向に反射することが好ましい。
【００３５】
電気絶縁ミラー層は、１未満の屈折率、場合によっては（所定の周波数範囲に対する）負の屈折率を有することもできる。このタイプのミラー層は、例えばフォトニック結晶によって実現することができる。例えば、三次元のフォトニック結晶によって、電気絶縁ミラー層への入射角度には関係なく、活性層によって放出される電磁放射の全反射を得ることができる。この目的のため、三次元のフォトニック結晶の周期は、例えば、活性層の最大発光波長の１／４である。
【００３６】
有利な一構造形態においては、電気絶縁ミラー層は、前面から裏面の方向に、最初に、低屈折率材料を備えた層、次いで、ブラッグ反射器を有する。活性層によって放出されて比較的浅い角度でミラー層に入射する電磁放射は、低屈折率材料を備えた層によって、全反射によって前面に反射される。活性層によって放出されて比較的深い角度で（例えば垂直に）ミラー層に入射する電磁放射は、低屈折率材料を備えた層を透過し、ブラッグ反射器（特に深い角度で入射する電磁放射に対する高い反射係数を有する）によって、前面に反射される。
【００３７】
さらなる有利な構造形態においては、オプトエレクトロニクス半導体チップは、第２の電気接続層と、第２の導電型の層との間に、さらなる接合層を含んでおり、このさらなる接合層は、第２の導電型の層の材料および第２の電気接続層の材料から構成されている材料組成を有する。
【００３８】
本半導体チップの一バリエーションにおいては、第２の導電型の層は、第２の電気接続層によって間接的に電気的接続されている。このバリエーションの場合、特に、第２の導電型の層と、さらなる接合層（適切な場合）と、第２の電気接続層は、互いに直接的には連続していない。このバリエーションの一発展形態においては、半導体積層体は、トンネル接合と、第１の導電型のさらなる層とを含んでおり、これらの層は、第２の導電型の層に、前面の方向にこの順序で続いている。このような半導体積層体の例（例えば、ｎｐｎ半導体積層体）は、特許文献５に記載されており、この点に関するこの文書の開示内容は、参照によって本出願に組み込まれている。この発展形態による、さらなる接合層を有する半導体チップの場合、さらなる接合層は、第２の導電型の層の材料ではなく、第１の導電型のさらなる層の材料を含んでいる。
【００３９】
本半導体チップの別の構造形態においては、電気絶縁ミラー層の開口は、横方向の最大範囲（すなわち一例として、円形穴の場合における直径、あるいは方形穴の場合における対角線）が、１μｍ以下である。横方向に連続する開口の横方向距離は、５μｍ以下である。
【００４０】
特に、第２の電気接続層と、ｐ型導電層である第２の導電型の層との間のさらなる接合層の場合には、このようにすることで、動作電流をｐ型導電層に特に一様に印加することができる。２つの隣接する開口の間の距離と、隣接する開口の少なくとも一方の横方向の最大範囲との比が、１０以下であるならば、特に有利である。
【００４１】
一構造形態においては、接合層もしくはさらなる接合層またはその両方は、層厚さ（すなわち、本実施形態の場合、特に、裏面から前面の方向における（さらなる）接合層の範囲）が５ｎｍ以上（例えば１０ｎｍ以上）である。
【００４２】
第１の電気接続層もしくは第２の電気接続層またはその両方は、例えば、Ａｕ、Ａｇ、Ａｌ、Ｃｒ、Ｃｕ、Ｔｉ、Ｐｔ、Ｒｕ、ＮｉＡｕ、のうちの少なくとも１種類の金属を備えている。
【００４３】
一構造形態においては、第１の電気接続層もしくは第２の電気接続層またはその両方は、多層構造を有する。一発展形態においては、多層構造は、半導体積層体の側の層として、Ｃｒ、Ｔｉ、Ｐｔ、Ｒｕ、ＮｉＡｕのうちの少なくとも１種類を備えている層を含んでいる。半導体積層体とは反対側の多層構造の層は、例えば、Ａｌ、Ａｇ、Ａｕ、Ｃｕのうちの少なくとも１種類を備えていることができる。
【００４４】
第１の電気接続層もしくは第２の電気接続層またはその両方と、半導体積層体もしくは絶縁ミラー層またはその両方との間の特に良好な接着は、一例として、半導体積層体の側の層によって得ることができる。半導体積層体とは反対側の層は、例えば、特に良好な導電率もしくは特に高い反射係数、またはその両方を有する。
【００４５】
有利な一構造形態においては、半導体積層体の側の多層構造の層は、光透過性である。この層は、一例として、ＮｉＡｕを備えている。ＮｉＡｕは、特に、酸素含有雰囲気中で加熱する結果として光透過性となる。これに代えて、またはこれに加えて、半導体積層体の側の多層構造の層は、その層厚さによって光透過性とすることもできる。半導体積層体の側の多層構造の光透過性層は、半導体積層体とは反対側の多層構造の層が特に高い反射係数を有するならば、特に有利である。
【００４６】
一構造形態においては、接合層は、半導体積層体の側の層の材料、すなわち、Ｔｉ、Ｐｔ、ＮｉＡｕのうち少なくとも１種類を含んでいる。しかしながら、これに代えて、またはこれに加えて、接合層は、半導体積層体とは反対側の層の材料、すなわち、例えばＡｌ、Ａｇ、Ａｕのうちの少なくとも１種類を備えていることもできる。例えば、オプトエレクトロニクス半導体チップの製造時、半導体層とは反対側である多層構造の層の材料を、半導体積層体の側の層を通じて接合層の中に浸透させることができる。
【００４７】
さらなる構造形態においては、オプトエレクトロニクス半導体チップは、薄膜発光ダイオードチップである。特に、オプトエレクトロニクス半導体チップは、その裏面にキャリアプレート（ｃａｒｒｉｅｒ  ｐｌａｔｅ）を有する。一構造形態においては、第１の電気接続層および第２の電気接続層は、少なくとも一部分が半導体積層体とキャリア基板との間に配置されている。
【００４８】
薄膜発光ダイオードチップは、以下の特徴的な形状構造の少なくとも１つによって区別される。
−  放射を発生させる半導体積層体の主領域（キャリア要素、特に、キャリアプレートに面している主領域）に、反射層が堆積または形成されており、半導体積層体が、放射を発生させるエピタキシャル積層体であり、特に、反射層が、半導体積層体において発生する電磁放射の少なくとも一部分を、半導体積層体中に反射する。この反射層の少なくとも一部領域は、例えば、電気絶縁ミラー層、もしくは、第１の電気接続層および第２の電気接続層の少なくとも一方、またはその両方によって、形成されている。
【００４９】
−  薄膜発光ダイオードチップはキャリア要素を有し、これは、半導体積層体を上にエピタキシャル成長させた成長基板ではなく、半導体積層体に後から固定された個別のキャリア要素である。
【００５０】
−  半導体積層体の厚さは、２０μｍ以下の範囲、特に１０μｍ以下の範囲である。
【００５１】
−  半導体積層体が成長基板を備えていない。この場合、「成長基板を備えていない」とは、（適切な場合に）成長工程に使用された成長基板が、半導体積層体から除去されている、または少なくとも大幅に薄くされていることを意味する。具体的には、成長基板は、単独では、またはエピタキシャル積層体のみとの組合せでは自身を支持できない程度まで薄くされている。大幅に薄くされた成長基板の残りの部分は、特に、成長基板として機能するには適さない。
【００５２】
−  半導体積層体は、少なくとも一領域が混合構造（intermixing structure）を有する少なくとも１つの半導体層を含んでおり、この混合構造によって、理想的には半導体積層体における近似的に光のエルゴード分布につながり、すなわち、この完全混合構造は、実質的にエルゴード的確率過程である散乱挙動を有する。
【００５３】
薄膜発光ダイオードチップの基本原理は、例えば非特許文献１に記載されており、この点に関するこの文書の開示内容は、参照によって本文書に組み込まれている。薄膜発光ダイオードチップの例は、特許文献６および特許文献７に記載されており、この点に関するこれらの文書の開示内容は、同様に参照によって本文書に組み込まれている。
【００５４】
薄膜発光ダイオードチップは、ランバート面の発光体の良好な近似であり、したがって、例えば、ヘッドライト（例：自動車のヘッドライト）としての用途に極めて適している。
【００５５】
オプトエレクトロニクス半導体チップを製造する方法において、一形態においては、切取り部を有する半導体積層体を形成する。その後、切取り部の表面の少なくとも一部領域の上に、第１の電気接続層を堆積させる。代替形態として、切取り部の表面の少なくとも一部領域の上に、最初に、第１の電気接続層の一部分のみを堆積させることが可能である。例えば、第１の電気接続層が多層構造を有する場合、層のうちの１つ（完成した半導体チップにおいて半導体積層体に面している層を構成する層）のみを堆積させることが可能である。この堆積ステップは、例えば蒸着法によって行うことができる。
【００５６】
本方法においては、第１の電気接続層または第１の電気接続層の一部分を堆積させるのと同時に、または堆積させた後、接合層を形成する目的で、第１の電気接続層の材料が切取り部の表面を通じて半導体積層体の中に浸透するように、半導体積層体と、第１の電気接続層または第１の電気接続層の一部分とを加熱する。この加熱ステップは、一例として、焼結工程を構成している。第１の電気接続層の材料は、例えば拡散によって半導体積層体の中に浸透することができる。
【００５７】
一形態においては、第１の電気接続層の材料は、共晶混合物（eutectic）である。共晶混合物は、特に低い融点を有し、これは有利である。本方法の一形態においては、加熱時、第１の電気接続層の材料の少なくとも一部分を溶融させる。
【００５８】
一形態においては、半導体積層体と、第１の電気接続層または第１の電気接続層の一部分とを加熱するステップは、３５０℃以上、特に、４００℃以上の温度で行う。この温度は、好ましくは８００℃以下、特に、５００℃以下である。一形態においては、第１の電気接続層または第１の電気接続層の一部分を、酸素ガス中または酸素含有ガス混合物中で加熱する。
【００５９】
本方法のさらなる形態においては、第２の電気接続層または第２の電気接続層の一部分を、半導体積層体の上に堆積させる。第２の電気接続層を堆積させるステップは、第１の電気接続層を堆積させるのと同時に、または第１の電気接続層を堆積させる前に、または第１の電気接続層を堆積させた後に、行うことができる。
【００６０】
この形態の一発展形態においては、第２の電気接続層を堆積させる前に、開口を有する電気絶縁ミラー層を、半導体積層体の裏面に形成する。半導体積層体の上に、少なくとも開口の領域に、第２の電気接続層または第２の電気接続層の一部分を堆積させることが好ましい。
【００６１】
その後、接合層を形成する目的で、第２の電気接続層の材料が、特に、電気絶縁ミラー層の開口の領域において半導体積層体の中に浸透するように、半導体積層体と、第２の電気接続層または第２の電気接続層の一部分とを加熱する。
【００６２】
第２の電気接続層を加熱するステップは、第１の電気接続層または第１の電気接続層の一部分を加熱するのと同時に、または加熱する前、または加熱した後に、行うことができる。温度は、この場合も、好ましくは３５０℃以上、特に、４００℃以上であり、８００℃以下、特に、６００℃以下である。加熱するステップは、酸素ガス中または酸素含有ガス混合物中で行うことができる。
【００６３】
本方法の一形態においては、第１の電気接続層またはその一部分を堆積させ、第１の温度まで加熱する。このステップの前または後に、第２の電気接続層またはその一部分を堆積させ、第２の温度まで加熱し、この場合、第２の温度は第１の温度とは異なる。この形態においては、本方法は、２つの温度のうち高い方の温度まで加熱する電気接続層を最初に堆積させて加熱するように、行うことが好ましい。
【００６４】
本方法のさらなる形態においては、形成された半導体積層体は成長基板を有し、この成長基板は、次の方法ステップ（すなわち、半導体積層体と、第１の電気接続層もしくは第２の電気接続層またはその両方とを加熱した後に続く方法ステップ）において、除去する。この形態においては、成長基板を除去する前または除去した後に、半導体積層体をキャリアプレートに固定することができる。このステップは、例えば、共晶接合ステップ、はんだ接合、接着結合のうちの１つまたは複数によって、行うことができる。
【００６５】
本方法のこの形態においては、半導体積層体をキャリアプレートに結合する前に、第１の電気接続層もしくは第２の電気接続層またはその両方を形成する。このようにすることで、接合層を形成するために必要である温度として、半導体積層体とキャリアプレートとの間の結合が安定したままである上限より高い温度まで、電気接続層の形成時に半導体チップを加熱することが可能である。
【００６６】
さらなる利点と、有利な構造形態および発展形態は、以下に図面を参照しながら説明されている例示的な実施形態から明らかになるであろう。
【図面の簡単な説明】
【００６７】
【図１】例示的な一実施形態によるオプトエレクトロニクス半導体チップの概略的な断面図を示している。
【図２】例示的な一実施形態による電気絶縁ミラー層の概略的な断面図を示している。
【図３】複数の切取り部を有するオプトエレクトロニクス半導体チップの全体的な電気光学的効率を、切取り部の全領域および切取り部間の距離の関数として示している。
【図４Ａ】図１の半導体チップの、平面Ａ−Ａにおける概略的な断面図を示している。
【図４Ｂ】図１による半導体ボディの、平面Ｂ−Ｂにおける概略的な断面図を示している。
【発明を実施するための形態】
【００６８】
図面および例示的な実施形態において、同じ構成部分、同じタイプの構成部分、または同じ機能の構成部分には、同じ参照数字を付してある。図面と、図面に示した要素間の大きさの関係は、縮尺が明記されていない限りは正しい縮尺ではないものとみなされたい。むしろ、深く理解できるようにする目的で、あるいは便宜上、個々の要素（例えば層）を誇張した大きさで描いてある。
【００６９】
図１は、例示的な一実施形態によるオプトエレクトロニクス半導体ボディの概略的な断面図を示している。この半導体ボディは、半導体積層体２を有する。半導体積層体２は、一例として、ＩＩＩ−Ｖ族化合物半導体材料またはＩＩ−ＶＩ族化合物半導体材料をベースとしている。本実施形態の場合、半導体積層体２には成長基板が存在しておらず、５〜７μｍの範囲（両端値を含む）の厚さを有する。
【００７０】
ＩＩＩ−Ｖ族化合物半導体材料は、第ＩＩＩ族からの少なくとも１種類の元素（例えば、Ｂ、Ａｌ、Ｇａ、Ｉｎ）と、第Ｖ族からの元素（例えば、Ｎ、Ｐ、Ａｓ）とを備えている。特に、用語「ＩＩＩ−Ｖ族化合物半導体材料」は、第ＩＩＩ族からの少なくとも１種類の元素と、第Ｖ族からの少なくとも１種類の元素とを含んでいる、二元化合物、三元化合物、または四元化合物の群を包含している（例えば、窒化物化合物半導体、リン化物化合物半導体）。このような二元化合物、三元化合物、または四元化合物は、例えば１つまたは複数種類のドーパントおよび追加の構成成分を、さらに備えていることができる。
【００７１】
同様に、ＩＩ−ＶＩ族化合物半導体材料は、第ＩＩ族からの少なくとも１種類の元素（例えば、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ）と、第ＶＩ族からの元素（例えば、Ｏ、Ｓ、Ｓｅ）とを備えている。特に、ＩＩ−ＶＩ族化合物半導体材料は、第ＩＩ族からの少なくとも１種類の元素と、第ＶＩ族からの少なくとも１種類の元素とを含んでいる、二元化合物、三元化合物、または四元化合物を含んでいる。このような二元化合物、三元化合物、または四元化合物は、例えば１つまたは複数種類のドーパントおよび追加の構成成分を、さらに備えていることができる。ＩＩ−ＶＩ族化合物半導体材料としては、一例として、ＺｎＯ、ＺｎＭｇＯ、ＣｄＳ、ＺｎＣｄＳ、ＭｇＢｅＯが挙げられる。
【００７２】
半導体積層体２は、第１の導電型の層２１（本実施形態の場合にはｎ型導電層２１）を有する。ｎ型導電層２１には、半導体チップの前面１１０から裏面１２０の方向に、最初に活性層２３、次に第２の導電型の層（本実施形態の場合にはｐ型導電層２２）が続いている。活性層２３は、例えば、放射を発生させるための多重量子井戸構造を含んでいる。
【００７３】
半導体積層体は、ｎｐｎ積層体として具体化することもでき、その場合、ｐ型導電層２２の後ろ、裏面１２０に向かう方向に、さらなるｎ型導電層（この図には示していない）が続く。
【００７４】
半導体積層体２には凹部３が形成されており、この凹部は、半導体積層体２の裏面主領域２０２から前面１１０の方向にｐ型導電層２２および活性層２３を貫いて延在している。凹部３は、ｎ型導電層２１の中まで延びており、ｎ型導電層２１の中央領域２１０内の底部領域３０１を終端としている。
【００７５】
半導体積層体２の前面主領域２０１は、本実施形態の場合、構造化部（structuring）もしくは粗面化部（roughening）またはその両方を有し、これらは、特に、半導体積層体２からの光の取り出しを改善するために設けられている。構造化部もしくは粗面化部またはその両方は、半導体積層体２における電磁放射の近似的なエルゴード分布につながることが好ましい。
【００７６】
凹部３は、例えば、円柱または楕円柱、平行六面体、円錐または円錐台、角錐または角錐台の形を有する。代替形態として、凹部３は、溝として具体化することもできる。この場合、溝は、実質的に平面状の底部領域を有することが好ましい。一発展形態においては、溝の断面が前面１１０から裏面１２０の方向に大きくなっている。切取り部３のこのような形状は、半導体チップのすべての構造形態に適している。
【００７７】
凹部３の表面の一部分には、電気絶縁層４が形成されている。本実施形態の場合、絶縁層４は、凹部３の側壁または外周側壁３０２を覆っている。電気絶縁層４は、電気的絶縁性であるように具体化されており、例えば、誘電体（例：ＳｉＯ２、ＳｉＮｘ、窒酸化ケイ素）を備えている、または誘電体から成る。
【００７８】
第１の電気接続層５の一部領域は凹部の中に配置されており、特に、凹部３を完全に満たしている。ｎ型導電層２１は、金属の第１の電気接続層５によって電気的に接続されている。電気絶縁層４は、第１の電気接続層を活性層２３およびｐ型導電層２２から絶縁している。
【００７９】
ｎ型導電層２１の中央領域２１０は、例えば、電流拡散層を構成している。特に、ｎ型ドーパントの濃度は、中央領域２１０において、ｎ型導電層２１のうち前面１１０の方向および裏面１２０の方向に中央領域２１０に隣接している領域よりも、（特に、５倍以上、好ましくは１０倍以上）高い。
【００８０】
これに代えて、またはこれに加えて、中央領域２１０は、超格子または交互層（この図には示していない）として具体化されている電流拡散層を構成していることができる。超格子は、一例として、ＧａＮおよびＡｌＧａＮの交互層を含んでいる。超格子の層は、例えば、１０ｎｍ以下、好ましくは５ｎｍ以下、特に好ましくは２ｎｍ以下の層厚さを有する。一例として、層対それぞれの一方の層（例えばＡｌＧａＮ層）がｎ型にドープされており、層対の第２の層がドープされていない、または少なくともより低いドーパント濃度でｎ型にドープされている。
【００８１】
本実施形態の場合、電気絶縁ミラー層６は、半導体積層体２の裏面主領域２０２に隣接している。この電気絶縁ミラー層６は開口６０を有する。第２の電気接続層７は、電気絶縁ミラー層６を少なくとも部分的に覆っており、電気絶縁ミラー層６の開口６０の中を半導体積層体２まで延在している。第２の電気接続層７は、本実施形態の場合、ｐ型導電層２２に隣接している。
【００８２】
ｐ型導電層２２は、第２の電気接続層７によって電気的に接続されている。このようにすることで、動作電流を第１の電気接続層５および第２の電気接続層７によって半導体積層体に印加することができる。
【００８３】
本実施形態の場合、電気絶縁層４は、凹部３の側面３０２に加えて、第２の電気接続層７の表面の一部領域を覆っていることが好ましい。特に、電気絶縁層４は、第２の電気接続層７の表面のうち第１の電気接続層５に面している部分領域を覆っている。このようにすることで、第１の電気接続層５および第２の電気接続層７が、互いに電気的に絶縁されている。第１の電気接続層５、第２の電気接続層７、および電気絶縁層４は、半導体チップの裏面１２０において横方向に重なり合っている。
【００８４】
電気接続層５，７を有する半導体積層体２は、はんだ層または接着層８によってキャリアプレート９に固定されている。固定するステップは、はんだ層または接着層８を使用せずに（例えば共晶接合工程によって）行うこともできる。
【００８５】
本実施形態の場合、半導体チップは、その裏面１２０から第１の電気接続層によって電気的に接続されるように設けられている。はんだ層または接着層８と、キャリアプレート９は、導電性であり、第１の電気接続層に導電接続されている。
【００８６】
本実施形態の場合、第２の電気接続層７は、半導体チップをその前面から電気的に接続するために設けられている。この目的のため、第２の電気接続層７は、半導体積層体２の横に電気接続領域７０を有する。
【００８７】
代替形態として、第２の電気接続層７を、裏面１２０から電気的に接続するために設ける、もしくは、第１の電気接続層５を、（例えば、半導体積層体２の側方に並んで配置されるコンタクト領域によって）半導体チップをその前面１１０から電気的に接続するために設ける、またはその両方とすることができる。
【００８８】
半導体積層体２は、切取り部３の領域に、第１の電気接続層に隣接している接合層２０を有する。本実施形態の場合、半導体積層体は、電気絶縁ミラー層６の開口６０の領域に、第２の電気接続層７に隣接している接合層２０’をさらに有する。
【００８９】
接合層２０およびさらなる接合層２０’のそれぞれは、接合層２０および接合層２０’それぞれに隣接している半導体積層体２の材料および電気接続層の材料を含んでいる。本実施形態の場合、接合層２０は、ｎ型導電層２１の中央領域２１０の材料と、第１の電気接続層の材料とを含んでいる。さらなる接合層２０’は、ｐ型導電層２２の材料と、第２の電気接続層７の材料とを含んでいる。
【００９０】
本実施形態の場合、第１の電気接続層５および第２の電気接続層７の両方は、多層構造を有する。第１の電気接続層５は、半導体積層体２および電気絶縁層４に隣接している接着促進層５１を有し、第２の電気接続層７は、半導体積層体２および電気絶縁ミラー層６に隣接している接着促進層７１を有する。
【００９１】
接着促進層５１，７１は、例えば、２ｎｍ以下、好ましくは１ｎｍ以下の厚さを有する。本実施形態の場合、第１の電気接続層５の接着促進層５１および第２の電気接続層７の接着促進層７１のそれぞれは、約１ｎｍの層厚さを有する。接着促進層５１には反射層５２が、接着促進層７１には反射層７２が堆積されている。
【００９２】
第１の電気接続層５もしくは第２の電気接続層７またはその両方の多層構造は、個別の電流分散層をさらに有することができ、この電流分散層は、少なくとも一部分が反射層５２，７２の後ろ、裏面１２０の方向に続いている。
【００９３】
接着促進層５１，７１には、一例として、金属Ｔｉ、Ｐｔ、ＮｉＡｕのうちの少なくとも１種類が適している。接着促進層５１，７１は、本実施形態の場合、チタンを備えている。反射層は、本実施形態の場合、アルミニウムを備えている。接合層２０は接着促進層５１および反射層５２の少なくとも一方の材料を、接合層２０’は接着促進層７１および反射層７２の少なくとも一方の材料を、含んでいることができる。
【００９４】
本発明者による実験では、接合層２０，２０’と組み合わせてのこのような電気接続層５，７によって、特に低い電気的接触抵抗が得られることが明らかになった。一例として、本半導体チップの場合における半導体積層体に対する第１の電気接続層５の具体的な接触抵抗は、１×１０−４ｏｈｍｓ／ｃｍ２以下である。この接触抵抗の値は、一例として、２×１０−５ｏｈｍｓ／ｃｍ２である。この場合、接触抵抗が特に低いのは、接合層２０によるものである。同じ電気接続層５を有するが接合層２０を備えていない半導体チップの場合、接触抵抗は、接合層２０を備えた半導体チップよりも、例えば５倍以上大きい。
【００９５】
接合層２０の領域およびさらなる接合層２０’の領域において、半導体チップの裏面における反射率は、接合層２０，２０’を備えていない半導体積層体と比較して低下する。したがって、半導体チップの電気的効率は、接触抵抗が低いことによって増大するが、光学的効率は、切取り部３の領域もしくは開口６０の領域またはその両方における反射率が低いことに起因して低下しうる。一例として、切取り部３の領域における反射率は、絶縁ミラー層６によって覆われている領域における反射率よりも約２０％低い。
【００９６】
良好な反射率のためには、電気絶縁ミラー層６の領域ができる限り大きいことが有利である。接触抵抗をできる限り低くするためには、切取り部３の領域および開口６０の領域ができる限り大きいことが有利である。全体的な電気光学的効率（「ウォールプラグ効率」（“wall plug efficiency”）とも称する）をできる限り高くするためには、全体的な電気光学的効率が結果として特に高くなるように、切取り部３の全領域を最適化することが有利である。
【００９７】
図３は、この点において本発明者が行ったシミュレーションの結果を示している。
【００９８】
半導体チップは、複数の切取り部３を有する半導体積層体２を備えている。この構造は、平面Ａ−Ａに沿っての概略断面図として図４Ａに概略的に示してある。本実施形態の場合、切取り部は、１０〜３０μｍの範囲（両端値を含む）の直径を有する。これらの切取り部は、本実施形態の場合、均一な格子として配置されている。格子の行または列において互いに連続している切取り部３は、相互間の距離Ｄ５を有する。この場合、この距離は、隣り合う切取り部３の中心から中心までを測定したものであることが好ましい。
【００９９】
図３は、切取り部３の間の距離Ｄ５と、切取り部３の全領域Ｆとに対する、相対的な、全体的な電気光学的効率ＷＰの依存性を示している。切取り部３の全領域は、全接触領域（すなわち電気接続領域全体）にほぼ一致し、図３ではＦで表してある。
【０１００】
図３に示した結果は、第１の電気接続層５が、チタンから成る層厚さ１ｎｍの接着促進層５１と、アルミニウムから構成されている反射層５２とを有し、動作電流が１．４Ａである場合に関する。
【０１０１】
全接触領域Ｆが、５％以下、特に３％以下であり、かつ１％以上である（例えば、全接触領域Ｆが２％である）とき、特に有利であることが証明された。特に高い全体的な電気光学的効率ＷＰは、切取り部３の間の距離Ｄ５が７５〜１２５μｍの範囲の場合に生じる。
【０１０２】
図４Ｂは、電気絶縁ミラー層６の開口６０を通過する平面Ｂ−Ｂにおける（図１を参照）半導体チップの概略的な断面図を示している。
【０１０３】
本実施形態の場合、第２の電気接続層７の一部領域によって満たされている開口６０は、切取り部３と同様に格子として配置されている。
【０１０４】
それぞれ格子の行または列において隣り合う開口６０は、相互間の距離Ｄ７を有する。距離Ｄ７の値は、５μｍ以下であることが有利であることが証明された。開口６０の直径は、好ましくは１μｍ以下であり、例えば５００ｎｍ以下である。本実施形態の場合、開口は約２００ナノメートルの直径を有する。連続する２つの開口６０の間の距離Ｄ７は、開口６０の横方向の最大範囲の１０倍以下であることが好ましく、横方向の最大範囲とは、例えば、開口６０の直径または対角線である。これにより、ｐ型導電層２２の横方向導電率が比較的低いことによって活性層２３への電流の一様な印加が損なわれる危険性が、減少する。
【０１０５】
図２は、オプトエレクトロニクス半導体チップにおける電気絶縁ミラー層６の有利な例示的な実施形態の概略的な断面図を示している。この例示的な実施形態によると、電気絶縁ミラー層６は、前面１１０の側の、低屈折率材料から成る層６１と、裏面１２０の側のブラッグ反射器６２とを含んでいる。
【０１０６】
低屈折率材料の層６１は、例えば、空気で満たされた細孔を含んでいる二酸化ケイ素層であり、細孔は、８ｎｍ以下の直径（例えば約３ｎｍの直径）を有する。不規則形状の細孔の場合、直径は、特に、その細孔を完全に包含する最小の球の直径である。
【０１０７】
低屈折率層６１は、自身に隣接している半導体積層体２の層（本実施形態の場合にはｐ型導電層２２）の屈折率よりも小さい屈折率を有する。比較的浅い角度で低屈折率層６１に入射する光線１０は、この層６１において全反射によって前面１１０に反射される。低屈折率材料によって、特に大きい全反射の臨界角度が得られる。
【０１０８】
低屈折率層６１において全反射されない深い角度で電気絶縁ミラー層６に入射するさらなる光線１０’は、電気絶縁ミラー層６を透過し、ブラッグ反射器６２によって反射される。この目的のため、ブラッグ反射器６２は、活性層２３によって放出される電磁放射に対して調整されていることが有利である。
【０１０９】
低屈折率層６１およびブラッグ反射器６２を備えている電気絶縁ミラー層６によって、浅い角度でミラー層に入射する放射１０と、深い角度でミラー層６に入射する放射１０’の両方について、高い反射率が得られる。反射は全反射または干渉によって発生するため、入射する電磁放射が吸収される割合は特に小さく、結果として、ミラー層６の効率は特に高い。
【０１１０】
図１における例示的な実施形態による半導体チップを製造するときには、一例として、最初に、半導体積層体２および電気絶縁ミラー層６の上に、例えば蒸着法（物理的または化学的蒸着工程（ＰＶＤ：物理的蒸着、ＣＶＤ：化学的蒸着）など）によって、第２の電気接続層７を堆積させる。
【０１１１】
次いで、第２の電気接続層７を備えた半導体積層体２を、炉の中で（好ましくは保護ガス雰囲気下で）、例えば６００℃の温度まで加熱する。この工程中、第２の電気接続層の材料がｐ型導電層２２の中に浸透し、さらなる接合層２０’が形成される。
【０１１２】
一バリエーションにおいては、加熱する前に、第２の電気接続層７の一部分のみ（例えば接着促進層７１）を堆積させる。この場合、加熱後に第２の電気接続層７を完成させる。
【０１１３】
このバリエーションの一発展形態においては、ミラー層６における開口６０を、リソグラフィマスクによって形成する。次いで、第２の電気接続層７の一部分を、開口６０の中と、リソグラフィマスクの上に堆積させる。その後（依然として加熱前に）、リソグラフィマスクを除去する。この場合、リソグラフィマスクの上に堆積した第２の電気接続層７の材料も、同時に除去される。
【０１１４】
その後、第２の電気接続層７の上の絶縁層４の上と、切取り部３の中とに、半導体チップの裏面１２０から第１の電気接続層５を堆積させる。この堆積ステップは、同様に、例えば蒸着法によって行うことができる。
【０１１５】
その後、第１の電気接続層５および第２の電気接続層７を備えた半導体積層体２を、例えば５００℃の温度まで、もう一度加熱する。この工程中、第２の電気接続層５の材料がｎ型導電層２１の中央領域２１０の中に浸透し、接合層２０が形成される。
【０１１６】
本方法の一バリエーションにおいては、第１の電気接続層５および第２の電気接続層７をそれぞれ加熱して接合層２０および接合層２０’を形成するステップは、単一ステップにおいて行うことができる。さらには、第１の接続層５を形成した後に第２の接続層７を形成することも考えられる。２つの個別の加熱ステップとする場合、温度が高い方の加熱ステップを最初に実行した後、温度が低い方の加熱ステップを実行することが有利である。
【０１１７】
多層構造５１，５２を有する接続層５と、多層構造７１，７２を有する接続層７を加熱するとき、例えば反射層５２および反射層７２の材料を、それぞれ接着促進層５１および接着促進層７１を透過させて半導体積層体２の中に浸透させることも考えられる。
【０１１８】
このようにして形成される接合層２０，２０’は、例えば、５ｎｍ以上、一構造形態においては１０ｎｍ以上の層厚さを有する。
【０１１９】
本方法の好ましい一バリエーションにおいては、複数回または１回の加熱ステップ時、半導体積層体２は、その前面１１０に成長基板を有し、この成長基板は、半導体積層体２がその上にエピタキシャル成長したものである。第１の電気接続層５および第２の電気接続層７を加熱した後、半導体積層体２からこの成長基板を除去する。その場合、残りの半導体積層体の層厚さは、１０μｍ以下であることが好ましい。
【０１２０】
図１における例示的な実施形態による半導体チップを製造する方法においては、半導体積層体２をキャリアプレート９に結合するステップは、成長基板を除去する前、または除去した後に行う。
【０１２１】
一般的な一構造形態においては、例えば接着層またははんだ層８による半導体積層体２とキャリアプレート９との結合が安定しているのは、最大３００℃またはそれ以下の温度である。したがって、半導体積層体２をキャリアプレート９に結合するステップは、半導体積層体２および電気接続層５，７を加熱して接合層２０，２０’を形成した後に行うことが重要である。本製造方法において半導体チップの安定性を確保する目的で、接合層２０，２０’が形成されるように加熱するときには、半導体積層体２が成長基板に依然として結合されていることが有利である。この条件は、ｎ側コンタクト接続およびｐ側コンタクト接続の両方を半導体チップの裏面１２０から形成することによって可能となり、これは有利である。
【０１２２】
ここまで、本発明について例示的な実施形態に基づいて説明してきたが、本発明はこれらの実施形態に限定されない。本発明は、任意の新規の特徴および特徴の任意の組合せを包含しており、特に、請求項における特徴の任意の組合せを含んでいる。これらの特徴または特徴の組合せは、それ自体が請求項あるいは例示的な実施形態に明示的に記載されていない場合であっても、本発明に含まれる。
【０１２３】
本特許出願は、独国特許出願第１０２００８０１６５２４．７号および独国特許出願第１０２００８０３２３１８．７号の優先権を主張し、これらの文書の開示内容は参照によって本出願に組み込まれている。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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