(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを備えた半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第１下層膜と、前記第１下層膜上に形成された、ハフニウムを含有する第１上層膜からなる第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された、第１ゲート電極と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第２下層膜と、前記第２下層膜上に形成された、ハフニウムを含有する第２上層膜からなる第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された、第２ゲート電極と、
を有し、
前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとは、いずれもｐチャネル型であり、
前記第２上層膜におけるハフニウムの濃度は、前記第１上層膜におけるハフニウムの濃度よりも小さく、
前記第２下層膜における窒素の濃度は、前記第１下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２上層膜の厚さは、前記第１上層膜の厚さよりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１ＭＩＳＦＥＴと、前記第２ＭＩＳＦＥＴと、ｎチャネル型の第３ＭＩＳＦＥＴとを備え、
前記第３ＭＩＳＦＥＴは、
前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第３下層膜と、前記第３下層膜上に形成された、ハフニウムを含有する第３上層膜からなる第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された、第３ゲート電極と、
を有し、
前記第２上層膜におけるハフニウムの濃度は、前記第３上層膜におけるハフニウムの濃度よりも小さく、
前記第２下層膜における窒素の濃度は、前記第３下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１上層膜と前記第２上層膜とは、いずれもＨｆＯ、ＨｆＯＮおよびＨｆＳｉＯＮのうち１種以上からなることを特徴とする半導体装置。
【請求項５】
半導体基板上に形成された第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴと第３ＭＩＳＦＥＴとを備えた半導体装置であって、
前記第１ＭＩＳＦＥＴは、
前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第１下層膜と、前記第１下層膜上に形成された、ハフニウムを含有する第１上層膜からなる第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された、第１ゲート電極と、
を有し、
前記第２ＭＩＳＦＥＴは、
前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第２下層膜と、前記第２下層膜上に形成された、ハフニウムを含有する第２上層膜からなる第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された、第２ゲート電極と、
を有し、
前記第３ＭＩＳＦＥＴは、
前記半導体基板上に形成された、シリコンと酸素と窒素とを含有する第３下層膜と、前記第３下層膜上に形成された、ハフニウムを含有する第３上層膜からなる第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された、第３ゲート電極と、
を有し、
前記第３下層膜の厚さは、前記第１下層膜および前記第２下層膜のいずれの厚さよりも大きく、
前記第２上層膜におけるハフニウムの濃度は、前記第１上層膜におけるハフニウムの濃度および前記第３上層膜におけるハフニウムの濃度のいずれよりも小さく、
前記第２下層膜における窒素の濃度は、前記第１下層膜における窒素の濃度および前記第３下層膜における窒素の濃度のいずれよりも小さいことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第３上層膜におけるハフニウムの濃度は、前記第１上層膜におけるハフニウムの濃度と等しく、
前記第３下層膜における窒素の濃度は、前記第１下層膜における窒素の濃度と等しいことを特徴とする半導体装置。
【請求項７】
半導体基板上に形成された第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴは、前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記第２ＭＩＳＦＥＴは、前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を準備する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板上に、シリコンと酸素とを含有する第１の膜を形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１ＭＩＳＦＥＴが形成される第１領域で前記第１の膜が露出し、前記第２ＭＩＳＦＥＴが形成される第２領域で前記第１の膜が覆われるように、前記半導体基板上にマスク膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１領域で露出している前記第１の膜を窒化処理する工程、
（ｅ）前記（ｄ）工程の後、前記第１領域で露出している前記第１の膜上に、ハフニウムを含有する第２の膜を形成する工程、
（ｆ）前記（ｅ）工程の後、前記マスク膜を除去することで、前記第２領域で前記第１の膜を露出させる工程、
（ｇ）前記（ｆ）工程の後、前記第２領域で露出している前記第１の膜を窒化処理する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板上に、ハフニウムを含有する第３の膜を形成することで、前記第１領域で、前記半導体基板上に設けられた、シリコンと酸素と窒素とを含有する第１下層膜と、前記第１下層膜上に設けられた、ハフニウムを含有する第１上層膜とを形成し、前記第２領域で、前記半導体基板上に設けられた、シリコンと酸素と窒素とを含有する第２下層膜と、前記第２下層膜上に設けられた、ハフニウムを含有する第２上層膜とを形成する工程、
（ｉ）前記（ｈ）工程の後、前記半導体基板上に、導電体膜を形成する工程、
（ｊ）前記（ｉ）工程の後、前記導電体膜と、前記第１上層膜と、前記第２上層膜と、前記第１下層膜と、前記第２下層膜とをパターニングすることで、前記第１領域で、前記導電体膜からなる前記第１ゲート電極と、前記第１上層膜および前記第１下層膜からなる前記第１ゲート絶縁膜とを形成し、前記第２領域で、前記導電体膜からなる前記第２ゲート電極と、前記第２上層膜および前記第２下層膜からなる前記第２ゲート絶縁膜とを形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
前記第２上層膜におけるハフニウムの濃度は、前記第１上層膜におけるハフニウムの濃度よりも小さく、
前記第２下層膜における窒素の濃度は、前記第１下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記第２上層膜の厚さは、前記第１上層膜の厚さよりも小さいことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとは、いずれもｐチャネル型であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法であって、
前記第１上層膜と前記第２上層膜とは、いずれもＨｆＯ、ＨｆＯＮおよびＨｆＳｉＯＮのうち１種以上からなることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に形成された第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとを備え、
前記第１ＭＩＳＦＥＴは、前記半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記第２ＭＩＳＦＥＴは、前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を準備する工程、
（ｂ）前記（ａ）工程の後、前記半導体基板上に、シリコンと酸素とを含有する第１の膜を形成する工程、
（ｃ）前記（ｂ）工程の後、前記第１ＭＩＳＦＥＴが形成される第１領域で前記第１の膜が露出し、前記第２ＭＩＳＦＥＴが形成される第２領域で前記第１の膜が覆われるように、前記半導体基板上にマスク膜を形成する工程、
（ｄ）前記（ｃ）工程の後、前記第１領域で露出している前記第１の膜を窒化処理する工程、
（ｅ）前記（ｄ）工程の後、前記第１領域で露出している前記第１の膜にハフニウムを添加する工程、
（ｆ）前記（ｅ）工程の後、前記マスク膜を除去することで、前記第２領域で前記第１の膜を露出させる工程、
（ｇ）前記（ｆ）工程の後、前記第２領域で露出している前記第１の膜を窒化処理する工程、
（ｈ）前記（ｇ）工程の後、前記半導体基板にハフニウムを添加することで、前記第１領域で、前記半導体基板上に設けられた、シリコンと酸素と窒素とを含有する第１下層膜と、前記第１下層膜上に設けられた、ハフニウムを含有する第１上層膜とを形成し、前記第２領域で、前記半導体基板上に設けられた、シリコンと酸素と窒素とを含有する第２下層膜と、前記第２下層膜上に設けられた、ハフニウムを含有する第２上層膜とを形成する工程、
（ｉ）前記（ｈ）工程の後、前記半導体基板上に、導電体膜を形成する工程、
（ｊ）前記（ｉ）工程の後、前記導電体膜と、前記第１上層膜と、前記第２上層膜と、前記第１下層膜と、前記第２下層膜とをパターニングすることで、前記第１領域で、前記導電体膜からなる前記第１ゲート電極と、前記第１上層膜および前記第１下層膜からなる前記第１ゲート絶縁膜とを形成し、前記第２領域で、前記導電体膜からなる前記第２ゲート電極と、前記第２上層膜および前記第２下層膜からなる前記第２ゲート絶縁膜とを形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記第２上層膜におけるハフニウムの濃度は、前記第１上層膜におけるハフニウムの濃度よりも小さく、
前記第２下層膜における窒素の濃度は、前記第１下層膜における窒素の濃度よりも小さいことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法であって、
前記第１ＭＩＳＦＥＴと前記第２ＭＩＳＦＥＴとは、いずれもｐチャネル型であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法であって、
前記第１上層膜と前記第２上層膜とは、いずれもＨｆＯ、ＨｆＯＮおよびＨｆＳｉＯＮのうち１種以上からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成することができる。このようなＭＩＳＦＥＴについては、ゲート絶縁膜とゲート電極との界面、すなわち、ゲート絶縁膜上に、例えばハフニウム（Ｈｆ）などの微量の金属を添加してチャネル領域の不純物濃度を小さくすることで、閾値電圧（Ｖｔｈ）を調整する技術が知られている。
【０００３】
特開２００６−０９３６７０号公報（特許文献１）には、ゲート電極とゲート絶縁膜との界面に、ハフニウム（Ｈｆ）などの金属を存在させることで、閾値電圧（Ｖｔｈ）を調整する技術が記載されている。
【０００４】
特開２００６−３３２１７９号公報（特許文献２）には、ゲート電極とゲート絶縁膜との界面の近傍に、ハフニウム（Ｈｆ）などの金属を導入することで、同じ閾値電圧（Ｖｔｈ）を実現するために必要なチャネルの不純物濃度が小さくなるように調整する技術が記載されている。
【０００５】
国際公開第０８／０３５５９８号パンフレット（特許文献３）には、ゲート絶縁膜をＨｆＳｉＯＮ膜とし、ゲート電極の仕事関数を調整することで、閾値電圧（Ｖｔｈ）を調整する技術が記載されている。
【０００６】
また、相補型ＭＩＳＦＥＴを構成するｎチャネル型のＭＩＳＦＥＴと、ｐチャネル型のＭＩＳＦＥＴとの間で、添加する金属の種類などを変えることで、閾値電圧（Ｖｔｈ）などのトランジスタ特性を調整する技術が知られている。
【０００７】
国際公開第０８／０１５９４０号パンフレット（特許文献４）には、ｎチャネル型のＭＩＳＦＥＴと、ｐチャネル型のＭＩＳＦＥＴとの間で、ゲート絶縁膜とゲート電極との間のＮｉシリサイド領域に含まれる不純物の種類を変えることで、閾値電圧（Ｖｔｈ）を調整する技術が記載されている。
【０００８】
特開２０１０−１０３３８６号公報（特許文献５）には、ｐチャネル型のＭＩＳＦＥＴのみにおいて、ゲート絶縁膜中にＡｌなどを含む拡散防止膜を形成することで、フラットバンド電圧を調整する技術が記載されている。
【０００９】
特開２００７−２８８０９６号公報（特許文献６）には、ｎチャネル型のＭＩＳＦＥＴの第１のゲート絶縁膜およびｐチャネル型のＭＩＳＦＥＴの第２のゲート絶縁膜として、ハフニウム（Ｈｆ）を含む高誘電体膜を用い、双方のＭＩＳＦＥＴのゲートリーク電流をそろえるために、第１のゲート絶縁膜の膜厚を第２のゲート絶縁膜の膜厚よりも厚くする技術が記載されている。
【００１０】
特開２００８−２８８４６５号公報（特許文献７）には、ｎチャネル型のＭＩＳＦＥＴのゲート絶縁膜としてハフニウム（Ｈｆ）を含む高誘電体膜を用い、ｐチャネル型のＭＩＳＦＥＴのゲート絶縁膜として酸化シリコン膜を用いる技術が記載されている。
【００１１】
特開２０１１−００９３２１号公報（特許文献８）には、ｐチャネル型のＭＩＳＦＥＴを形成する領域上に例えば厚さ１．０ｎｍのＨｆＯ膜を形成し、ｎチャネル型のＭＩＳＦＥＴを形成する領域上に例えば厚さ１．５ｎｍのＨｆＯ膜を形成する技術が記載されている。
【００１２】
一方、ハフニウム（Ｈｆ）などの金属をゲート絶縁膜に添加すると、熱負荷により金属が結晶化することで、ゲート絶縁膜の信頼性が低下することがある。しかし、ゲート絶縁膜にバリア層として機能する酸窒化シリコン膜（ＳｉＯＮ膜）を含ませることで、金属を添加した場合でもゲート絶縁膜の信頼性を向上させることができる。すなわち、ハフニウム（Ｈｆ）などの金属を含むゲート絶縁膜においてバリア層として機能する酸窒化シリコン膜（ＳｉＯＮ膜）を用いることは、ゲート絶縁膜の信頼性を向上させるために有効な手法である。
【００１３】
特開２００３−００８０１１号公報（特許文献９）には、シリコン（Ｓｉ）を含む酸化ハフニウム膜（ＨｆＯ２膜）からなる高誘電体膜と、高誘電体膜の下側に形成されたハフニウム（Ｈｆ）を含む酸窒化シリコン膜（ＳｉＯＮ膜）からなる下部バリア膜とを有するゲート絶縁膜を用いる技術が記載されている。
【００１４】
特開２０１０−１６１２９９号公報（特許文献１０）には、ｎチャネル型のＭＩＳＦＥＴにおけるハフニウム（Ｈｆ）の面密度を、ｐチャネル型のＭＩＳＦＥＴにおけるハフニウム（Ｈｆ）の面密度より小さくし、ｎチャネル型のＭＩＳＦＥＴにおける酸窒化シリコン膜（ＳｉＯＮ膜）の窒素濃度を、ｐチャネル型のＭＩＳＦＥＴにおける酸窒化シリコン膜（ＳｉＯＮ膜）の窒素濃度よりも小さくする技術が記載されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００６−０９３６７０号公報
【特許文献２】特開２００６−３３２１７９号公報
【特許文献３】国際公開第０８／０３５５９８号パンフレット
【特許文献４】国際公開第０８／０１５９４０号パンフレット
【特許文献５】特開２０１０−１０３３８６号公報
【特許文献６】特開２００７−２８８０９６号公報
【特許文献７】特開２００８−２８８４６５号公報
【特許文献８】特開２０１１−００９３２１号公報
【特許文献９】特開２００３−００８０１１号公報
【特許文献１０】特開２０１０−１６１２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明者の検討によれば、次のことが分かった。
【００１７】
前述したように、ハフニウム（Ｈｆ）などの金属を含むゲート絶縁膜においてバリア層として機能する酸窒化シリコン（ＳｉＯＮ）膜を用いることは、ゲート絶縁膜の信頼性を向上させるために有効な手法である。ところが、ｐチャネル型のＭＩＳＦＥＴでは、バリア層として酸窒化シリコン（ＳｉＯＮ）膜を用いると、ゲート絶縁膜中へ窒素（Ｎ）が混入し、ゲート絶縁膜中の正の固定電荷が増加することで、閾値電圧（Ｖｔｈ）が増大するため、閾値電圧（Ｖｔｈ）を小さくするような調整が困難であることが分かった。
【００１８】
閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴを製造する方法として、チャネル領域における不純物濃度を小さくすることも考えられる。しかし、チャネル長の短いＭＩＳＦＥＴにおいて、チャネル領域における不純物濃度を小さくすると、トランジスタ特性が劣化するなどして、半導体装置の性能を低下させる。
【００１９】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
代表的な実施の形態による半導体装置は、酸窒化シリコンからなるゲート絶縁膜のゲート電極側にハフニウムが添加された２種類のＭＩＳＦＥＴを備えたものである。そして、一方のＭＩＳＦＥＴのゲート絶縁膜中のハフニウム濃度を、他方のＭＩＳＦＥＴのゲート絶縁膜中のハフニウム濃度よりも小さくするとともに、一方のＭＩＳＦＥＴのゲート絶縁膜中の窒素濃度を、他方のＭＩＳＦＥＴのゲート絶縁膜中の窒素濃度よりも小さくすることで、一方のＭＩＳＦＥＴの閾値電圧が、他方のＭＩＳＦＥＴの閾値電圧よりも小さくなるように、調整されている。
【００２３】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上に形成された酸化シリコンからなる絶縁膜の一部がマスク膜により覆われた状態で、１回目の窒化処理およびハフニウム添加の工程を行い、マスク膜を除去した後、２回目の窒化処理およびハフニウム添加の工程を行う。そして、マスク膜に覆われていた領域に形成されるＭＩＳＦＥＴの閾値電圧が、マスク膜に覆われていなかった領域に形成されるＭＩＳＦＥＴの閾値電圧よりも小さくなるように、調整する。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の要部断面図である。
【図３】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２６】比較例の半導体装置の要部断面図である。
【図２７】実施の形態２の半導体装置の要部断面図である。
【図２８】実施の形態２の半導体装置の要部断面図である。
【図２９】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３０】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３７】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３８】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３９】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４２】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４３】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４７】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４８】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図４９】実施の形態２の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００３０】
（実施の形態１）
＜半導体装置＞
本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、半導体素子としてＭＩＳＦＥＴを有する半導体装置である。
【００３１】
図１および図２は、実施の形態１の半導体装置の要部断面図である。
【００３２】
図１に示されるように、本実施の形態の半導体装置に備えられるＭＩＳＦＥＴは、半導体基板１に形成される。半導体基板１は、例えば、単結晶シリコン基板である。半導体基板１の主面上には、素子分離領域２とＭＩＳＦＥＴ形成領域（活性領域）ＡＮ１、ＡＰ１およびＡＰ２が規定されている。ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２は、素子分離領域２により区画された領域である。ＭＩＳＦＥＴ形成領域ＡＮ１は、ｎチャネル型のＭＩＳＦＥＴＱＮ１が形成された領域（ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１）である。ＭＩＳＦＥＴ形成領域ＡＰ１は、ｐチャネル型のＭＩＳＦＥＴＱＰ１が形成された領域（ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１）である。ＭＩＳＦＥＴ形成領域ＡＰ２は、ｐチャネル型のＭＩＳＦＥＴＱＰ２が形成された領域（ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２）である。ＭＩＳＦＥＴ形成領域ＡＰ２に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）は、ＭＩＳＦＥＴ形成領域ＡＰ１に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも小さい。
【００３３】
なお、本願明細書では、閾値電圧（Ｖｔｈ）の大小を比較するときは、閾値電圧（Ｖｔｈ）の絶対値の大小を比較するものとする。また、図１においては、理解を簡単にするために、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２を互いに隣接して示しているが、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２の実際の位置関係は、必要に応じて変更することができる。
【００３４】
ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１において、半導体基板１には、ｐ型ウェル領域ＰＷが形成されている。ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２において、半導体基板１には、ｎ型ウェル領域ＮＷが形成されている。
【００３５】
始めに、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１に形成された、ｎチャネル型のＭＩＳＦＥＴＱＮ１の具体的な構成について説明する。
【００３６】
ｎチャネル型のＭＩＳＦＥＴＱＮ１は、半導体基板１の上部に形成されたゲート電極ＧＥを有する。ゲート電極ＧＥは、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１において、半導体基板１に形成されたｐ型ウェル領域ＰＷ上に形成されている。また、ｎチャネル型のＭＩＳＦＥＴＱＮ１は、ゲート電極ＧＥと半導体基板１との間に形成されたゲート絶縁膜ＧＩ１を有する。すなわち、ｎチャネル型のＭＩＳＦＥＴＱＮ１は、半導体基板１上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥとを有する。
【００３７】
ゲート電極ＧＥとして、例えば不純物が導入されて低抵抗率とされている多結晶シリコン（ドープトポリシリコン）からなる導電体膜が用いられる。あるいは、ゲート電極ＧＥとして、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タングステン（ＷＣ）または窒化炭化タンタル（ＴａＣＮ）のうち１種以上からなる導電体膜が用いられる。あるいは、上記したもののうち多結晶シリコン以外のものからなる導電体膜と、多結晶シリコンからなる導電体膜との積層構造であるＭＩＰＳ（Metal Inserted Poly-silicon Stack）構造としてもよい。
【００３８】
ゲート絶縁膜ＧＩ１は、金属とシリコンと酸素と窒素とを含有する。
【００３９】
ゲート絶縁膜ＧＩ１に含有される金属としては、例えばハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などが挙げられる。上記した金属のゲート絶縁膜ＧＩ１中の含有量を調整することで、チャネル領域の不純物濃度を調整することなくＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）を調整することができる。また、ゲート絶縁膜ＧＩ１に含有される金属が例えばチタン（Ｔｉ）であるときは、ゲート絶縁膜ＧＩ１として、例えば窒化チタン（ＴｉＮ）を含有するものを用いることもできる。また、上記した金属のうち、ゲート絶縁膜ＧＩ１中の金属の含有量の調整によりチャネル領域の不純物濃度を調整することなく閾値電圧（Ｖｔｈ）を調整できる効果がさらに大きい点で、ハフニウム（Ｈｆ）が好適である。
【００４０】
ゲート絶縁膜ＧＩ１に含有されるシリコン、酸素および窒素は、ゲート絶縁膜ＧＩ１中で例えば酸窒化シリコン（ＳｉＯＮ）として存在する。このうち、窒素は、ゲート絶縁膜ＧＩ１に上記した金属が含有されているときに、含有された金属が結晶化することによるゲート絶縁膜ＧＩ１の信頼性の劣化を抑制することができる。
【００４１】
なお、ゲート絶縁膜ＧＩ１の詳細な構造については、後述する。
【００４２】
ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。そして、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ソース・ドレイン領域ＳＤが形成されている。ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１では、ソース・ドレイン領域ＳＤは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を拡散させたｎ型半導体領域である。
【００４３】
また、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１では、半導体基板１中に、エクステンション領域ＥＸとそれよりも高不純物濃度のソース・ドレイン領域ＳＤとを形成することで、ＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域が形成されている。
【００４４】
なお、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することができる。
【００４５】
次に、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１に形成された、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１の具体的な構成について説明する。
【００４６】
ｐチャネル型のＭＩＳＦＥＴＱＰ１は、半導体基板１の上部に形成されたゲート電極ＧＥを有する。ゲート電極ＧＥは、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１において、半導体基板１に形成されたｎ型ウェル領域ＮＷ上に形成されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ１は、ゲート電極ＧＥと半導体基板１との間に形成されたゲート絶縁膜ＧＩ１を有する。すなわち、ｐチャネル型のＭＩＳＦＥＴＱＰ１は、半導体基板１上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥとを有する。
【００４７】
ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱＮ１のゲート電極ＧＥと同様の材料を用いることができる。
【００４８】
ゲート絶縁膜ＧＩ１は、ｎチャネル型のＭＩＳＦＥＴＱＮ１のゲート絶縁膜ＧＩ１と同様に、金属とシリコンと酸素と窒素とを含有する。
【００４９】
ゲート絶縁膜ＧＩ１に含有される金属としては、ＭＩＳＦＥＴＱＮ１のゲート絶縁膜ＧＩ１に含有される金属と同様に、例えばハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などが挙げられる。上記した金属のゲート絶縁膜ＧＩ１中の含有量を調整することで、チャネル領域の不純物濃度を調整することなくＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）を調整することができる。また、ゲート絶縁膜ＧＩ１に含有される金属が例えばチタン（Ｔｉ）であるときは、ゲート絶縁膜ＧＩ１として、例えば窒化チタン（ＴｉＮ）を含有するものを用いることもできる。また、上記した金属のうち、ゲート絶縁膜ＧＩ１中の金属の含有量の調整によりチャネル領域の不純物濃度を調整することなく閾値電圧（Ｖｔｈ）を調整できる効果がさらに大きい点で、ハフニウム（Ｈｆ）が好適である。
【００５０】
ゲート絶縁膜ＧＩ１に含有されるシリコン、酸素および窒素は、ＭＩＳＦＥＴＱＮ１のゲート絶縁膜ＧＩ１に含有されるシリコン、酸素および窒素と同様に、ゲート絶縁膜ＧＩ１中で例えば酸窒化シリコン（ＳｉＯＮ）として存在する。このうち、窒素は、ゲート絶縁膜ＧＩ１に上記した金属が含有されているときに、含有された金属が結晶化することによるゲート絶縁膜ＧＩ１の信頼性の劣化を抑制することができる。
【００５１】
なお、ゲート絶縁膜ＧＩ１の詳細な構造については、後述する。
【００５２】
ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。そして、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ソース・ドレイン領域ＳＤが形成されている。ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１では、ソース・ドレイン領域ＳＤは、例えばホウ素（Ｂ）などのｐ型の不純物を拡散させたｐ型半導体領域である。
【００５３】
また、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１でも、半導体基板１中に、エクステンション領域ＥＸが形成され、ＬＤＤ構造のソース・ドレイン領域ＳＤが形成されている。さらに、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１でも、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００５４】
次に、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２に形成された、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２の具体的な構成について説明する。
【００５５】
ｐチャネル型のＭＩＳＦＥＴＱＰ２は、半導体基板１の上部に形成されたゲート電極ＧＥを有する。ゲート電極ＧＥは、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２において、半導体基板１に形成されたｎ型ウェル領域ＮＷ上に形成されている。また、ｐチャネル型のＭＩＳＦＥＴＱＰ２は、ゲート電極ＧＥと半導体基板１との間に形成された、シリコンと酸素と窒素と金属とを含むゲート絶縁膜ＧＩ２を有する。すなわち、ｐチャネル型のＭＩＳＦＥＴＱＰ２は、半導体基板１上に形成されたゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２上に形成されたゲート電極ＧＥとを有する。
【００５６】
ゲート電極ＧＥとして、ｐチャネル型のＭＩＳＦＥＴＱＰ１のゲート電極ＧＥと同様の材料を用いることができる。
【００５７】
ゲート絶縁膜ＧＩ２は、ｐチャネル型のＭＩＳＦＥＴＱＰ１のゲート絶縁膜ＧＩ１と同様に、金属とシリコンと酸素と窒素とを含有する。
【００５８】
ゲート絶縁膜ＧＩ２に含有される金属としては、ＭＩＳＦＥＴＱＰ１のゲート絶縁膜ＧＩ１に含有される金属と同様に、例えばハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などが挙げられる。上記した金属のゲート絶縁膜ＧＩ２中の含有量を調整することで、チャネル領域の不純物濃度を調整することなくＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）を調整することができる。また、ゲート絶縁膜ＧＩ２に含有される金属が例えばチタン（Ｔｉ）であるときは、ゲート絶縁膜ＧＩ２として、例えば窒化チタン（ＴｉＮ）を含有するものを用いることもできる。また、上記した金属のうち、ゲート絶縁膜ＧＩ２中の金属の含有量の調整によりチャネル領域の不純物濃度を調整することなく閾値電圧（Ｖｔｈ）を調整できる効果がさらに大きい点で、ハフニウム（Ｈｆ）が好適である。
【００５９】
ゲート絶縁膜ＧＩ２に含有されるシリコン、酸素および窒素は、ＭＩＳＦＥＴＱＰ１のゲート絶縁膜ＧＩ１に含有されるシリコン、酸素および窒素と同様に、ゲート絶縁膜ＧＩ２中で例えば酸窒化シリコン（ＳｉＯＮ）として存在する。このうち、窒素は、ゲート絶縁膜ＧＩ２に上記した金属が含有されているときに、含有された金属が結晶化することによるゲート絶縁膜ＧＩ２の信頼性の劣化を抑制することができる。
【００６０】
なお、ゲート絶縁膜ＧＩ２の詳細な構造については、後述する。
【００６１】
ただし、ゲート絶縁膜ＧＩ２における金属の濃度は、ゲート絶縁膜ＧＩ１における金属の濃度よりも小さく、ゲート絶縁膜ＧＩ２における窒素の濃度は、ゲート絶縁膜ＧＩ１における窒素の濃度よりも小さい。これにより、チャネル領域の不純物濃度を調整することなく、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が、ＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）およびＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）のいずれよりも小さくなるように、調整することができる。また、ゲート絶縁膜ＧＩ２に含有された金属が結晶化することによるゲート絶縁膜ＧＩ２の信頼性の劣化を抑制することができ、ＭＩＳＦＥＴＱＰ２において、ゲート絶縁膜ＧＩ２中に窒素が含有されたことによる閾値電圧（Ｖｔｈ）の増大を抑制することができる。そして、不純物濃度を小さくすることなく閾値電圧（Ｖｔｈ）が小さくなるように調整できるため、チャネル長が短い場合でも、閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴにおけるトランジスタ特性の劣化を抑制することができる。
【００６２】
前述したように、ゲート絶縁膜ＧＩ１およびＧＩ２に含有される金属として、好適にはハフニウム（Ｈｆ）が用いられる。ゲート絶縁膜ＧＩ１およびＧＩ２に含有される金属としてハフニウム（Ｈｆ）が用いられるとき、ゲート絶縁膜ＧＩ２におけるハフニウム（Ｈｆ）の濃度は、ゲート絶縁膜ＧＩ１におけるハフニウム（Ｈｆ）の濃度よりも小さく、ゲート絶縁膜ＧＩ２における窒素の濃度は、ゲート絶縁膜ＧＩ１における窒素の濃度よりも小さい。これにより、チャネル領域の不純物濃度を調整することなく、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が、ＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）およびＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）のいずれよりもさらに小さくなるように、調整することができる。
【００６３】
なお、本発明における金属の濃度とは、例えば単位面積当たりの金属の原子数（ａｔｏｍ／ｃｍ２）を意味するものとし、本発明における窒素の濃度とは、例えばシリコン、酸素および窒素のそれぞれの原子数の総和に対する窒素の原子数比（ａｔｏｍ％）を意味するものとする。
【００６４】
また、ＭＩＳＦＥＴＱＮ１のゲート絶縁膜ＧＩ１における金属の濃度とＭＩＳＦＥＴＱＰ１のゲート絶縁膜ＧＩ１における金属の濃度とは等しくなくてもよく、ＭＩＳＦＥＴＱＮ１のゲート絶縁膜ＧＩ１における窒素の濃度とＭＩＳＦＥＴＱＰ１のゲート絶縁膜ＧＩ１における窒素の濃度とは等しくなくてもよい。
【００６５】
ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。そして、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ソース・ドレイン領域ＳＤが形成されている。ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２では、ソース・ドレイン領域ＳＤは、例えばホウ素（Ｂ）などのｐ型の不純物を拡散させたｐ型半導体領域である。
【００６６】
また、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２でも、半導体基板１中に、エクステンション領域ＥＸが形成され、ＬＤＤ構造のソース・ドレイン領域ＳＤが形成されている。さらに、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２でも、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００６７】
次に、ゲート絶縁膜ＧＩ１およびＧＩ２の詳細な構造について説明する。なお、以下では、ゲート絶縁膜ＧＩ１およびＧＩ２が、金属としてハフニウムを含有する例について説明するが、ゲート絶縁膜ＧＩ１およびＧＩ２が、上記した金属のうち、ハフニウム以外の金属を含有する場合についても同様である。
【００６８】
図１に示されるように、ゲート絶縁膜ＧＩ１は、好適には、半導体基板１上に形成された、シリコンと酸素と窒素とを含有する下層膜ＬＬ１と、下層膜ＬＬ１上に形成された、ハフニウムを含有する上層膜ＵＬ１とを有する。これにより、下層膜ＬＬ１を、上層膜ＵＬ１に含有されたハフニウムが結晶化することによるゲート絶縁膜ＧＩ１の信頼性の劣化を抑制するためのバリア層として用いることができる。
【００６９】
また、ゲート絶縁膜ＧＩ２は、好適には、半導体基板１上に形成された、シリコンと酸素と窒素とを含有する下層膜ＬＬ２と、下層膜ＬＬ２上に形成された、ハフニウムを含有する上層膜ＵＬ２とを有する。これにより、下層膜ＬＬ２を、上層膜ＵＬ２に含有されたハフニウムが結晶化することによるゲート絶縁膜ＧＩ２の信頼性の劣化を抑制するためのバリア層として用いることができる。
【００７０】
下層膜ＬＬ１およびＬＬ２として、例えば酸窒化シリコン（ＳｉＯＮ）からなる膜が用いられる。上層膜ＵＬ１およびＵＬ２として、酸化ハフニウム（ＨｆＯ）、酸窒化ハフニウム（ＨｆＯＮ）およびＨｆＳｉＯＮのうち１種以上からなる膜が用いられる。
【００７１】
また、好適には、上層膜ＵＬ２の厚さＴ２を上層膜ＵＬ１の厚さＴ１よりも小さくする。これにより、ゲート絶縁膜ＧＩ２におけるハフニウムの濃度を、ゲート絶縁膜ＧＩ１におけるハフニウムの濃度よりも容易に小さくすることができる。
【００７２】
具体的には、ゲート絶縁膜ＧＩ１におけるハフニウムの濃度が５×１０１３〜２×１０１４ａｔｏｍ／ｃｍ２であることが好ましい。ゲート絶縁膜ＧＩ１におけるハフニウムの濃度が５×１０１３ａｔｏｍ／ｃｍ２未満の場合、ＭＩＳＦＥＴＱＰ１およびＱＮ１の閾値電圧（Ｖｔｈ）が十分大きくなるように調整できないおそれがある。また、ゲート絶縁膜ＧＩ１におけるハフニウムの濃度が２×１０１４ａｔｏｍ／ｃｍ２を超える場合、ハフニウムが結晶化しやすくなり、ＭＩＳＦＥＴＱＰ１およびＱＮ１のゲート絶縁膜ＧＩ１の信頼性が低下するおそれがある。
【００７３】
また、ゲート絶縁膜ＧＩ１における窒素の濃度が５〜２０ａｔｏｍ％であることが好ましい。ゲート絶縁膜ＧＩ１における窒素の濃度が５ａｔｏｍ％未満の場合、ハフニウムが結晶化しやすくなり、ＭＩＳＦＥＴＱＰ１およびＱＮ１のゲート絶縁膜ＧＩ１の信頼性が低下するおそれがある。また、ゲート絶縁膜ＧＩ１における窒素の濃度が２０ａｔｏｍ％を超える場合、ゲート絶縁膜ＧＩ１中の正の固定電荷が増加することで、ＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）が大きくなりすぎる一方、ＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）が十分大きくなるように調整できないおそれがある。
【００７４】
また、ゲート絶縁膜ＧＩ２におけるハフニウムの濃度が０〜１×１０１４ａｔｏｍ／ｃｍ２であり、かつ、ゲート絶縁膜ＧＩ２におけるハフニウムの濃度がゲート絶縁膜ＧＩ１におけるハフニウムの濃度よりも小さいことが好ましい。ゲート絶縁膜ＧＩ２におけるハフニウムの濃度が１×１０１４ａｔｏｍ／ｃｍ２を超える場合、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が十分小さくなるように調整できないおそれがある。
【００７５】
また、ゲート絶縁膜ＧＩ２における窒素の濃度が２〜７ａｔｏｍ％であり、かつ、ゲート絶縁膜ＧＩ２における窒素の濃度がゲート絶縁膜ＧＩ１における窒素の濃度よりも小さいことが好ましい。ゲート絶縁膜ＧＩ２における窒素の濃度が２ａｔｏｍ％未満の場合、ハフニウムが結晶化しやすくなり、ゲート絶縁膜ＧＩ２の信頼性が低下するおそれがある。また、ゲート絶縁膜ＧＩ２における窒素の濃度が７ａｔｏｍ％を超える場合、ゲート絶縁膜ＧＩ２中の正の固定電荷が増加することで、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が十分小さくなるように調整できないおそれがある。
【００７６】
なお、図１では、上層膜ＵＬ２の厚さＴ２が上層膜ＵＬ１の厚さＴ１よりも小さい場合を図示している。しかし、上層膜ＵＬ２におけるハフニウムの濃度が、上層膜ＵＬ１におけるハフニウムの濃度よりも小さればよく、上層膜ＵＬ２の厚さＴ２が上層膜ＵＬ１の厚さＴ１よりも小さくなくてもよい。図２では、上層膜ＵＬ２におけるハフニウムの濃度が、上層膜ＵＬ１におけるハフニウムの濃度よりも小さいものの、上層膜ＵＬ２の厚さＴ２が上層膜ＵＬ１の厚さＴ１と等しい場合を示している。
【００７７】
図２では、ＭＩＳＦＥＴＱＰ２における上層膜ＵＬ２のドットを、ＭＩＳＦＥＴＱＮ１における上層膜ＵＬ１のドット、および、ＭＩＳＦＥＴＱＰ１における上層膜ＵＬ１のドットよりも薄く表示している。このような表示により、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウムの濃度が、ＭＩＳＦＥＴＱＮ１の上層膜ＵＬ１におけるハフニウムの濃度、および、ＭＩＳＦＥＴＱＰ１の上層膜ＵＬ１におけるハフニウムの濃度よりも小さいことを示している。なお、図２に示される部分のうち、上層膜ＵＬ１およびＵＬ２以外の部分については、図１と同一であるため、説明を省略する。
【００７８】
素子分離領域２では、半導体基板１の主面に、素子分離溝２ａが形成されており、形成された素子分離溝２ａに、絶縁膜２ｂが埋め込まれている。絶縁膜２ｂは、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１に形成されたｎチャネル型のＭＩＳＦＥＴＱＮ１、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ１、および、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ２を、互いに分離する。絶縁膜２ｂは、好適には酸化シリコン膜からなる。絶縁膜２ｂは、例えば、後述するようなＳＴＩ（Shallow Trench Isolation）法により形成される。
【００７９】
上記した半導体基板１の主面（表面）全面上には、ＭＩＳＦＥＴＱＮ１、ＱＰ１およびＱＰ２のゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤを覆うように、層間絶縁膜５が形成されている。層間絶縁膜５は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側）などからなり、層間絶縁膜５の上面は、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２でその高さがほぼ一致するように、平坦化されている。
【００８０】
層間絶縁膜５にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内には、導電性のプラグＰＧが形成されている。コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２のソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上などに形成されている。プラグＰＧの底部は、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２に形成されたソース・ドレイン領域ＳＤおよびゲート電極ＧＥと電気的に接続されている。
【００８１】
プラグＰＧが埋め込まれた層間絶縁膜５上には、例えば酸化シリコン膜などからなる絶縁膜６が形成されており、絶縁膜６に形成された配線溝（開口部）内に第１層配線としての配線Ｍ１が形成されている。配線Ｍ１は、プラグＰＧを介して、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２に形成されたソース・ドレイン領域ＳＤおよびゲート電極ＧＥなどと電気的に接続されている。
【００８２】
配線Ｍ１は、ダマシン技術（ここではシングルダマシン技術）により形成されているが、他の形態として、パターニングされた導体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。
【００８３】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図３および図４は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図５〜図２５は、実施の形態１の半導体装置の製造工程中の要部断面図である。なお、図１３、図１７および図２１の各々は、図１２、図１６および図２０に示す工程（図３のステップＳ１８、図３のステップＳ２１および図４のステップＳ２４）の各々において、金属含有膜が明確に形成されておらず、絶縁膜３１または絶縁膜３２に金属が添加された状態を示す。
【００８４】
まず、図５に示されるように、半導体基板１を準備する（図３のステップＳ１１）。このステップＳ１１では、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板１を準備する。
【００８５】
次に、図６に示されるように、素子分離領域２で素子分離溝２ａを形成する（図３のステップＳ１２）。このステップＳ１２では、半導体基板１をドライエッチングすることで、半導体基板１に例えば深さ３００ｎｍ程度の素子分離溝２ａを形成する。
【００８６】
なお、ステップＳ１２では、半導体基板１の主面（表面）全面上に、酸化シリコンからなる絶縁膜（図示せず）、窒化シリコンからなる絶縁膜（図示せず）を順次形成した後、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより素子分離溝２ａを形成することができる。
【００８７】
次に、図７に示されるように、素子分離領域２で絶縁膜２ｂを形成する（図３のステップＳ１３）。このステップＳ１３では、半導体基板１の主面（表面）全面上に、素子分離溝２ａを埋め込むように、絶縁膜２ｂを形成し、素子分離溝２ａ内に埋め込まれた絶縁膜２ｂを焼き締めるための熱処理（アニール処理）を行った後、絶縁膜２ｂをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する。絶縁膜２ｂは、例えば酸化シリコン膜からなり、例えばプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成される。また、熱処理は、半導体基板１を例えば４００〜１２００℃程度で熱処理することにより、行うことができる。
【００８８】
なお、絶縁膜２ｂを形成する前に、素子分離溝２ａ内を含む半導体基板１の主面（表面）全面上に、例えば窒化シリコンからなる絶縁膜（図示せず）を薄く形成しておき、上記した熱処理によって素子分離溝２ａの側壁が酸化することを防止するようにしてもよい。
【００８９】
また、ＣＭＰ法による研磨の後、素子分離溝２ａ内に埋め込まれた絶縁膜２ｂと半導体基板１との段差を低減する処置を行う。図７には、素子分離溝２ａ内の絶縁膜２ｂの上面の高さ位置が、半導体基板１の上面の高さ位置と略等しく、段差が低減された状態である場合が示されている。
【００９０】
このようにして、図７に示されるように、素子分離領域２において、絶縁膜２ｂがＳＴＩ法により形成される。そして、半導体基板１においては、素子分離領域２によりＭＩＳＦＥＴ形成領域（活性領域）ＡＮ１、ＡＰ１およびＡＰ２が規定（画定）される。そして、そのＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２に、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴであるＱＮ１、ＱＰ１およびＱＰ２など）が形成される。
【００９１】
次に、図８に示されるように、半導体基板１の上面から所定の深さに亘ってウェル領域を形成する工程を行う（図３のステップＳ１４）。このステップＳ１４では、ウェル領域を形成する工程を２回繰り返す。１回目は、半導体基板１中に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウェル領域ＰＷを形成し、２回目は、半導体基板１中に、ｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウェル領域ＮＷを形成する。
【００９２】
ｐ型ウェル領域ＰＷは、例えば、イオン注入法を用いて、半導体基板１中にｐ型不純物を導入することにより形成することができる。まず、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＮ１に開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、５×１０１２〜５×１０１３／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、不純物の濃度（不純物濃度）が、５×１０１７〜５×１０１８／ｃｍ３のｐ型ウェル領域ＰＷを形成する。その後、フォトレジストパターンを除去する。
【００９３】
ｎ型ウェル領域ＮＷは、例えば、イオン注入法を用いて、半導体基板１中にｎ型不純物を導入することにより形成することができる。まず、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２に開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、５×１０１２〜５×１０１３／ｃｍ２の濃度で、リン（Ｐ）またはヒ素（Ａｓ）をイオン打ち込みし、不純物の濃度（不純物濃度）が、５×１０１７〜５×１０１８／ｃｍ３のｎ型ウェル領域ＮＷを形成する。その後、フォトレジストパターンを除去する。
【００９４】
次に、図９に示されるように、半導体基板１上に、絶縁膜３を形成する（図３のステップＳ１５）。このステップＳ１５では、半導体基板１の主面（表面）全面上に、例えば熱酸化法により、例えば厚さ２ｎｍ程度の酸化シリコンからなる絶縁膜３を形成する。
【００９５】
次に、図１０に示されるように、半導体基板１上に、マスク膜９を形成する（図３のステップＳ１６）。このステップＳ１６では、例えば熱ＣＶＤ法などにより、例えば厚さ５〜３０ｎｍ程度のマスク膜９を形成する。マスク膜９は、後の工程（図３のステップＳ１７）において、ＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３が窒化されることを防止する。また、マスク膜９は、後の工程（図３のステップＳ１８）において、ＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３上に金属含有膜４１（図１２参照）が形成されることを防止する。また、マスク膜９は、後の工程（図３のステップＳ１９）において、ウェットエッチングにより除去される。そのため、マスク膜９として、テトラエトキシシラン（Tetraethoxysilane；ＴＥＯＳ）などの酸化シリコン、窒化シリコン（ＳｉＮ）および窒化チタン（ＴｉＮ）のうち１種以上からなる膜が、好適に用いられる。
【００９６】
マスク膜９を形成した後、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布し、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、フォトレジストパターンをエッチングマスクとして、マスク膜９をドライエッチングすることで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１においてマスク膜９が除去され、絶縁膜３が露出する。その後、例えばアッシング処理とＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）液などの処理液を用いた洗浄処理とを行うことで、フォトレジストパターンを除去する。これにより、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１に開口部を有し、ＭＩＳＦＥＴ形成領域ＡＰ２で絶縁膜３が覆われるように、マスク膜９からなるハードマスクパターン１０が形成される。すなわち、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１では絶縁膜３が露出し、ＭＩＳＦＥＴ形成領域ＡＰ２では絶縁膜３が覆われるように、マスク膜９からなるハードマスクパターン１０が形成される。
【００９７】
次に、図１１に示されるように、半導体基板１について、窒化処理を行う（図３のステップＳ１７）。このステップＳ１７では、マスク膜９により覆われたＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３を除き、半導体基板１の主面（表面）全面を窒化処理する。この窒化処理により、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における酸化シリコンからなる絶縁膜３が窒化され、酸窒化シリコンからなる絶縁膜３１となる。このとき、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における絶縁膜３１の窒素の濃度が例えば１０ａｔｏｍ％程度になるようにする。
【００９８】
窒化処理は、例えばプラズマ窒化又は熱窒化により行われる。プラズマ窒化は、プラズマにより窒素（Ｎ２）ガスなどの窒素系ガスを励起させて窒素イオンまたは窒素ラジカル（活性種）を発生させ、これに半導体基板１を曝して、窒素イオンまたは窒素ラジカル（活性種）によって基板表面を窒化処理する手法である。また、熱窒化は、例えば一酸化窒素（ＮＯ）ガスなどの雰囲気中で、例えば１０００℃程度の高温に保持し、基板表面を窒化処理する手法である。
【００９９】
次に、図１２に示されるように、半導体基板１上に、金属含有膜４１を形成（堆積）する（図３のステップＳ１８）。このステップＳ１８では、ＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３がマスク膜９により覆われた状態で、半導体基板１の主面（表面）全面に、例えばＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、例えば厚さ１ｎｍ程度の金属含有膜４１を形成する。これにより、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、例えば厚さ２ｎｍ程度の酸窒化シリコンからなる絶縁膜３１の表面に、例えば厚さ１ｎｍ程度の金属含有膜４１が形成される。
【０１００】
金属含有膜４１として、例えばハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属を含有するものが形成される。また、金属含有膜４１に含有される金属が例えばチタン（Ｔｉ）であるときは、金属含有膜４１として、例えば窒化チタン（ＴｉＮ）を含有するものを形成することもできる。このうち、チャネル領域の不純物濃度を調整することなく閾値電圧（Ｖｔｈ）を調整できる効果が他の金属よりも大きい点で、ハフニウム（Ｈｆ）が好適である。また、金属含有膜４１にハフニウムが含有されるとき、金属含有膜４１は、酸化ハフニウム（ＨｆＯ）、酸窒化ハフニウム（ＨｆＯＮ）およびＨｆＳｉＯＮのうち１種以上からなる。このとき、金属含有膜４１におけるハフニウムの濃度が例えば５×１０１３ａｔｏｍ／ｃｍ２程度になるようにする。
【０１０１】
なお、後の工程（図３のステップＳ１９）において、金属含有膜４１（図１４参照）の一部がマスク膜９とともにエッチングされる場合がある。そのため、ステップＳ１９におけるエッチングによる減少分を考慮し、ステップＳ１８では、ハフニウムの濃度が所望の濃度の１．５〜２．０倍程度の量になるようにすることが好適である。このとき、金属含有膜４１におけるハフニウムの濃度が例えば７．５×１０１３〜１×１０１４ａｔｏｍ／ｃｍ２程度になるようにする。
【０１０２】
図１２では、金属含有膜４１が明確に形成された場合を示している。しかし、金属含有膜が明確に形成されず、絶縁膜３１に金属が添加される場合もある。図１３では、絶縁膜３１に金属を添加することで、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、金属が添加された絶縁膜３１からなる上層膜ＵＬ１と、金属が添加されていない絶縁膜３１からなる下層膜ＬＬ１とが形成された状態を示している。
【０１０３】
次に、図１４に示されるように、ウェットエッチングを行う（図３のステップＳ１９）。このステップＳ１９では、マスク膜９をウェットエッチングにより除去する。マスク膜９が例えばＴＥＯＳなどの酸化シリコン、窒化シリコン（ＳｉＮ）または窒化チタン（ＴｉＮ）からなるときは、ウェットエッチングのための薬液（エッチング液）として、それぞれフッ酸、熱リン酸またはフッ酸が好適に用いられる。そして、ＭＩＳＦＥＴ形成領域ＡＰ２において、マスク膜９が除去され、絶縁膜３が露出する。
【０１０４】
次に、図１５に示されるように、半導体基板１について、窒化処理を行う（図３のステップＳ２０）。このステップＳ２０では、ステップＳ１７で窒化されなかったＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３を含め、半導体基板１の主面（表面）全面を窒化処理する。この窒化処理により、ＭＩＳＦＥＴ形成領域ＡＰ２における酸化シリコンからなる絶縁膜３が窒化され、酸窒化シリコンからなる絶縁膜３２となる。このとき、ＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３２の窒素の濃度が例えば５ａｔｏｍ％程度になるようにする。
【０１０５】
一方、ステップＳ２０では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、表面に金属含有膜４１が形成された酸窒化シリコンからなる絶縁膜３１がさらに窒化されることがある。ただし、ＭＩＳＦＥＴ形成領域ＡＮ１においては、絶縁膜３１がさらに窒化されると、形成されるゲート絶縁膜ＧＩ１（図１参照）中の正の固定電荷が増加するおそれがある。ＭＩＳＦＥＴ形成領域ＡＮ１に形成されるｎチャネル型のＭＩＳＦＥＴＱＮ１では、ゲート絶縁膜ＧＩ１中の正の固定電荷が増加すると、閾値電圧（Ｖｔｈ）が小さくなる（低下する）おそれがある。このようなときは、ＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）の低下を抑制するために、ステップＳ１７またはステップＳ２０において、ＭＩＳＦＥＴ形成領域ＡＮ１が覆われた状態で窒化処理を行うことなどにより、ＭＩＳＦＥＴ形成領域ＡＮ１における絶縁膜３１の窒素の濃度が５ａｔｏｍ％程度を超えないようにすることが好ましい。
【０１０６】
ステップＳ２０における窒化処理も、ステップＳ１７における窒化処理と同様の方法により行われる。
【０１０７】
次に、図１６に示されるように、半導体基板１上に、金属含有膜４２を形成（堆積）する（図３のステップＳ２１）。このステップＳ２１では、ステップＳ１８で金属含有膜４１が形成（堆積）されなかったＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３２を含め、半導体基板１の主面（表面）全面に、例えばＡＬＤ法により、例えば厚さ１ｎｍ程度の金属含有膜４２を形成する。これにより、ＭＩＳＦＥＴ形成領域ＡＰ２において、例えば厚さ２ｎｍ程度の酸窒化シリコンからなる絶縁膜３２の表面に、例えば厚さ１ｎｍ程度の金属含有膜４２が形成される。また、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、例えば厚さ１ｎｍ程度の金属含有膜４１の表面に、例えば厚さ１ｎｍ程度の金属含有膜４２が形成される。
【０１０８】
ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における絶縁膜３１は、後の工程（図４のステップＳ２４）で形成されるゲート絶縁膜ＧＩ１（図２０参照）の下層膜ＬＬ１を構成する。ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における金属含有膜４１および金属含有膜４２は、後の工程（図４のステップＳ２４）で形成されるゲート絶縁膜ＧＩ１（図２０参照）の上層膜ＵＬ１を構成する。ＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３２は、後の工程（図４のステップＳ２４）で形成されるゲート絶縁膜ＧＩ２（図２０参照）の下層膜ＬＬ２を構成する。ＭＩＳＦＥＴ形成領域ＡＰ２における金属含有膜４２は、後の工程（図４のステップＳ２４）で形成されるゲート絶縁膜ＧＩ２（図２０参照）の上層膜ＵＬ２を構成する。そして、金属含有膜４２からなる上層膜ＵＬ２の厚さは、金属含有膜４１および４２からなる上層膜ＵＬ１の厚さよりも小さい。
【０１０９】
金属含有膜４２として、金属含有膜４１と同一の材料が用いられる。また、金属含有膜４２にハフニウムが含有されるとき、金属含有膜４２におけるハフニウムの濃度が例えば５×１０１３ａｔｏｍ／ｃｍ２程度になるようにする。そして、前述したように、金属含有膜４１におけるハフニウムの濃度を例えば５×１０１３ａｔｏｍ／ｃｍ２程度とした場合、金属含有膜４２からなる上層膜ＵＬ２におけるハフニウムの濃度を例えば５×１０１３ａｔｏｍ／ｃｍ２程度とすることで、金属含有膜４１および４２からなる上層膜ＵＬ１におけるハフニウムの濃度を例えば１×１０１４ａｔｏｍ／ｃｍ２程度とすることができる。
【０１１０】
図１６では、金属含有膜４２が明確に形成された場合を示している。しかし、金属含有膜が明確に形成されず、絶縁膜３２に金属が添加される場合もある。図１７では、絶縁膜３２に金属を添加することで、ＭＩＳＦＥＴ形成領域ＡＰ２において、金属が添加された絶縁膜３２からなる上層膜ＵＬ２と、金属が添加されていない絶縁膜３２からなる下層膜ＬＬ２とが形成された状態を示している。なお、図１７では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１においても、金属が添加された絶縁膜３１からなる上層膜ＵＬ１と、金属が添加されていない絶縁膜３１からなる下層膜ＬＬ１とが形成されている。
【０１１１】
また、図１７では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における上層膜ＵＬ１のドットを、ＭＩＳＦＥＴ形成領域ＡＰ２における上層膜ＵＬ２のドットよりも濃く表示している。このような表示により、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１における上層膜ＵＬ１の金属の濃度が、ＭＩＳＦＥＴ形成領域ＡＰ２における上層膜ＵＬ２の金属の濃度よりも大きいことを示している。
【０１１２】
次に、図１８に示されるように、半導体基板１上に、ゲート電極用の導電体膜１１を形成する（図４のステップＳ２２）。このステップＳ２２では、半導体基板１の主面（表面）全面上に、ゲート電極用の導電体膜１１を形成する。ゲート電極用の導電体膜１１として、例えば多結晶シリコン（ドープトポリシリコン）からなる導電体膜を用いることができる。
【０１１３】
次に、図１９に示されるように、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターンＰＲ１を形成する（図４のステップＳ２３）。
【０１１４】
次に、ゲート電極ＧＥならびにゲート絶縁膜ＧＩ１およびＧＩ２を形成する（図４のステップＳ２４）。このステップＳ２４では、フォトレジストパターンＰＲ１をエッチングマスクとしたドライエッチングにより、導電体膜１１、金属含有膜４２、金属含有膜４１、絶縁膜３１および絶縁膜３２をエッチングする。これにより、図２０に示されるように、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ１が形成される。一方、ＭＩＳＦＥＴ形成領域ＡＰ２においては、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ２が形成される。その後、フォトレジストパターンＰＲ１は除去される。図２０には、フォトレジストパターンＰＲ１を除去した段階（状態）が示されている。
【０１１５】
図２０に示されるように、ゲート電極ＧＥは、導電体膜１１からなる。ゲート絶縁膜ＧＩ１は、絶縁膜３１からなる下層膜ＬＬ１と、下層膜ＬＬ１上に形成された、金属含有膜４２および金属含有膜４１からなる上層膜ＵＬ１とを有する。ゲート絶縁膜ＧＩ２は、絶縁膜３２からなる下層膜ＬＬ２と、下層膜ＬＬ２上に形成された、金属含有膜４２からなる上層膜ＵＬ２とを有する。
【０１１６】
なお、図１３および図１７を用いて説明したように、金属含有膜４１および金属含有膜４２が明確に形成されず、絶縁膜３１および絶縁膜３２に金属が添加される場合には、ステップＳ２４では、ドライエッチングにより、導電体膜１１、絶縁膜３１および絶縁膜３２をエッチングする。これにより、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ１が形成され、ＭＩＳＦＥＴ形成領域ＡＰ２において、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ２が形成された状態を、図２１に示す。なお、図２１では、ＭＩＳＦＥＴ形成領域ＡＮ１およびＡＰ１において、ゲート絶縁膜ＧＩ１は、金属が添加された絶縁膜３１からなる上層膜ＵＬ１と、金属が添加されていない絶縁膜３１からなる下層膜ＬＬ１とを有する。また、ＭＩＳＦＥＴ形成領域ＡＰ２において、ゲート絶縁膜ＧＩ２は、金属が添加された絶縁膜３２からなる上層膜ＵＬ２と、金属が添加されていない絶縁膜３２からなる下層膜ＬＬ２とを有する。
【０１１７】
次に、図２２に示されるように、エクステンション領域ＥＸを形成する（図４のステップＳ２５）。このステップＳ２５では、まず、ＭＩＳＦＥＴ形成領域ＡＮ１において、ｐ型ウェル領域ＰＷのゲート電極ＧＥの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ型のエクステンション領域ＥＸを形成する。また、ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２において、ｎ型ウェル領域ＮＷのゲート電極ＧＥの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ型のエクステンション領域ＥＸを形成する。このイオン注入の際に、ゲート電極ＧＥはイオン注入阻止マスクとして機能することができるため、エクステンション領域ＥＸは、ゲート電極ＧＥの直下の領域に整合（自己整合）して形成される。
【０１１８】
次に、図２３に示されるように、ゲート電極ＧＥの側壁上に、側壁絶縁膜として、例えば酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜などからなるサイドウォールスペーサＳＷを形成する（図４のステップＳ２６）。このステップＳ２６では、例えば、半導体基板１の主面（表面）全面上に酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜を堆積し、この酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることで、サイドウォールスペーサＳＷが形成される。
【０１１９】
次に、ソース・ドレイン領域ＳＤを形成する（図４のステップＳ２７）。このステップＳ２７では、ＭＩＳＦＥＴ形成領域ＡＮ１において、ｐ型ウェル領域ＰＷのゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ型のソース・ドレイン領域ＳＤを形成する。また、ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２において、ｎ型ウェル領域ＮＷのゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｐ型のソース・ドレイン領域ＳＤを形成する。このイオン注入の際に、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷはイオン注入阻止マスクとして機能することができるため、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの直下の領域に整合（自己整合）して形成される。ソース・ドレイン領域ＳＤ形成用のイオン注入の後、導入した不純物の活性化のためのアニール処理を行う。このアニール処理は、例えば、１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【０１２０】
このようにして、図２４に示されるように、ゲート電極ＧＥの一方の側に形成されているエクステンション領域ＥＸとソース・ドレイン領域ＳＤとの対によりＬＤＤ構造のソースまたはドレインとして機能する半導体領域が形成される。ソース・ドレイン領域ＳＤはエクステンション領域ＥＸよりも、不純物濃度が高くかつ深さ（接合深さ）が深くなっている。そして、ＭＩＳＦＥＴ形成領域ＡＮ１、ＡＰ１およびＡＰ２の各々に、ＭＩＳＦＥＴＱＮ１、ＱＰ１およびＱＰ２の各々が形成される。
【０１２１】
ＭＩＳＦＥＴ形成領域ＡＮ１に形成されたＭＩＳＦＥＴＱＮ１は、下層膜ＬＬ１と、下層膜ＬＬ１上に形成された上層膜ＵＬ１とからなるゲート絶縁膜ＧＩ１を有する。ＭＩＳＦＥＴ形成領域ＡＰ１に形成されたＭＩＳＦＥＴＱＰ１は、下層膜ＬＬ１と、下層膜ＬＬ１上に形成された上層膜ＵＬ１とからなるゲート絶縁膜ＧＩ１を有する。ＭＩＳＦＥＴ形成領域ＡＰ２に形成されたＭＩＳＦＥＴＱＰ２は、下層膜ＬＬ２と、下層膜ＬＬ２上に形成された上層膜ＵＬ２とからなるゲート絶縁膜ＧＩ２を有する。上層膜ＵＬ２におけるハフニウム（金属）の濃度は、上層膜ＵＬ１におけるハフニウム（金属）の濃度よりも小さく、下層膜ＬＬ２における窒素の濃度は、下層膜ＬＬ１における窒素の濃度よりも小さい。したがって、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１において、閾値電圧（Ｖｔｈ）が大きいｎチャネル型のＭＩＳＦＥＴＱＮ１が形成され、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１において、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１が形成され、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２において、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２が形成される。
【０１２２】
なお、ステップＳ２７の後、後述するステップＳ２８の前に、サリサイド技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層を形成してもよい。
【０１２３】
次に、図２５に示されるように、層間絶縁膜５およびプラグＰＧを形成する（図４のステップＳ２８）。
【０１２４】
このステップＳ２８では、まず、半導体基板１の主面（表面）全面上に層間絶縁膜５を形成する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、半導体基板１の主面（表面）全面上に層間絶縁膜５を形成する。層間絶縁膜５は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、層間絶縁膜５の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜５の上面を平坦化する。下地段差に起因して層間絶縁膜５の表面に凹凸形状が形成されていても、層間絶縁膜５の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【０１２５】
次に、層間絶縁膜５上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜５をドライエッチングすることにより、層間絶縁膜５にコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴの底部では、半導体基板１の主面の一部、例えばゲート電極ＧＥの一部や、ソース・ドレイン領域ＳＤの一部などが露出する。
【０１２６】
次に、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜５上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜を、ＣＶＤ法などによって、バリア導体膜上にコンタクトホールＣＮＴを埋めるように形成し、層間絶縁膜５上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。図２５では、図面の簡略化のために、プラグＰＧは、主導体膜とバリア導体膜を一体化して示してある。プラグＰＧは、その底部で、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと、電気的に接触する。
【０１２７】
次に、プラグＰＧが埋め込まれた層間絶縁膜５上に、絶縁膜６を形成する。絶縁膜６は、複数の絶縁膜の積層膜で形成することもできる。
【０１２８】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する（図４のステップＳ２９）。このステップＳ２９では、具体的に、以下のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチング（プラズマドライエッチング）によって絶縁膜６の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜６上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により研磨して除去することで、配線溝に埋め込まれ、銅を主導電材料とする第１層目の配線Ｍ１を形成する。これにより、図１に示されるように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。図１では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１２９】
なお、図１３、図１７および図２１を用いて説明したように、金属含有膜４１および金属含有膜４２が明確に形成されず、絶縁膜３１および絶縁膜３２に金属が添加される場合には、図２に示すような半導体装置が製造される。図２でも、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１３０】
配線Ｍ１は、プラグＰＧを介してゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【０１３１】
＜ＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）の調整について＞
図２６は、比較例の半導体装置の要部断面図である。
【０１３２】
比較例の半導体装置も、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１と、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２とを備えている。しかし、比較例の半導体装置では、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウム（金属）の濃度が、ＭＩＳＦＥＴＱＰ１の上層膜ＵＬ１におけるハフニウム（金属）の濃度よりも大きく、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度が、ＭＩＳＦＥＴＱＰ１の下層膜ＬＬ１における窒素の濃度よりも大きい。
【０１３３】
また、比較例の半導体装置も、ｎチャネル型のＭＩＳＦＥＴＱＮ１と、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２とを備えている。しかし、比較例の半導体装置では、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウム（金属）の濃度が、ＭＩＳＦＥＴＱＮ１の上層膜ＵＬ１におけるハフニウム（金属）の濃度よりも大きく、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度が、ＭＩＳＦＥＴＱＮ１の下層膜ＬＬ１における窒素の濃度よりも大きい。
【０１３４】
また、比較例の半導体装置は、上層膜ＵＬ１およびＵＬ２ならびに下層膜ＬＬ１およびＬＬ２以外の部分については、実施の形態１の半導体装置の各部分と同様である。
【０１３５】
そして、本発明者の解析によると、比較例の半導体装置では、ＭＩＳＦＥＴのチャネル長が短い場合、閾値電圧（Ｖｔｈ）が低下するといったように、トランジスタ特性が劣化しやすいことが分かった。
【０１３６】
比較例の半導体装置では、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウム（金属）の濃度は、ＭＩＳＦＥＴＱＰ１の上層膜ＵＬ１におけるハフニウム（金属）の濃度よりも大きく、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度は、ＭＩＳＦＥＴＱＰ１の下層膜ＬＬ１における窒素の濃度よりも大きい。この場合、ＭＩＳＦＥＴＱＰ２のチャネル領域における不純物濃度がＭＩＳＦＥＴＱＰ１のチャネル領域における不純物濃度よりも小さくなるように調整することで、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）がＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも小さくなるように調整することになる。
【０１３７】
ところが、ｐチャネル型のＭＩＳＦＥＴでは、ゲート絶縁膜中の窒素の濃度の増加に伴って、ゲート絶縁膜中の正の固定電荷が増加し、閾値電圧（Ｖｔｈ）が増大する。すなわち、下層膜ＬＬ２における窒素の濃度が大きいＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が、下層膜ＬＬ１における窒素の濃度が小さいＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも大きくなる。したがって、本来閾値電圧（Ｖｔｈ）を小さくしたいＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が、本来閾値電圧（Ｖｔｈ）を大きくしたいＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも大きくなる。このような状態でＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）を所望通り小さくするためには、ＭＩＳＦＥＴＱＰ２のチャネル領域における不純物濃度がさらに小さくなるように調整する必要があるが、ＭＩＳＦＥＴＱＰ２のチャネル長が短い場合、チャネル領域の不純物濃度を小さくすると、上記したようにトランジスタ特性が劣化しやすいことが分かった。
【０１３８】
また、比較例の半導体装置では、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウム（金属）の濃度は、ＭＩＳＦＥＴＱＮ１の上層膜ＵＬ１におけるハフニウム（金属）の濃度よりも大きく、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度は、ＭＩＳＦＥＴＱＮ１の下層膜ＬＬ１における窒素の濃度よりも大きい。この場合も、ＭＩＳＦＥＴＱＰ２のチャネル領域における不純物濃度がＭＩＳＦＥＴＱＮ１のチャネル領域における不純物濃度よりも小さくなるように調整することで、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）がＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）よりも小さくなるように調整することになる。なお、ここでいう閾値電圧（Ｖｔｈ）の大小関係は、前述したように、閾値電圧（Ｖｔｈ）の絶対値の大小関係である。
【０１３９】
ところが、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）を所望通り小さくするためには、ＭＩＳＦＥＴＱＰ２のチャネル領域における不純物濃度が小さくなるように調整する必要があるが、ＭＩＳＦＥＴＱＰ２のチャネル長が短い場合、チャネル領域の不純物濃度を小さくすると、上記したようにトランジスタ特性が劣化しやすいことが分かった。
【０１４０】
＜本実施の形態の主要な特徴と効果＞
本実施の形態の半導体装置は、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１と、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２とを備えている。しかし、本実施の形態では、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウム（金属）の濃度を、ＭＩＳＦＥＴＱＰ１の上層膜ＵＬ１におけるハフニウム（金属）の濃度よりも小さくし、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度を、ＭＩＳＦＥＴＱＰ１の下層膜ＬＬ１における窒素の濃度よりも小さくする。
【０１４１】
これにより、チャネル領域の不純物濃度を調整することなく、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）がＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも小さくなるように、調整することができる。また、下層膜ＬＬ１およびＬＬ２は例えば酸窒化シリコンからなり、シリコンと酸素と窒素とを含有するため、ハフニウム（金属）が結晶化することによるゲート絶縁膜ＧＩ１およびＧＩ２の信頼性の劣化を抑制することができる。
【０１４２】
また、ｐチャネル型のＭＩＳＦＥＴでは、ゲート絶縁膜中の窒素の濃度の増加に伴って、ゲート絶縁膜中の正の固定電荷が増加し、閾値電圧（Ｖｔｈ）が増大する。本実施の形態では、閾値電圧（Ｖｔｈ）を小さくしたいＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度が、閾値電圧（Ｖｔｈ）を大きくしたいＭＩＳＦＥＴＱＰ１の下層膜ＬＬ１における窒素の濃度よりも小さいため、特にＭＩＳＦＥＴＱＰ２において、ゲート絶縁膜ＧＩ２中の正の固定電荷による閾値電圧（Ｖｔｈ）の増大を抑制することができる。その結果、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が小さくなるように調整する際に、チャネル領域の不純物濃度を小さくする必要がないため、ＭＩＳＦＥＴＱＰ２のチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。
【０１４３】
また、本実施の形態の半導体装置は、閾値電圧（Ｖｔｈ）が大きいｎチャネル型のＭＩＳＦＥＴＱＮ１と、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２とを備えている。しかし、本実施の形態では、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウム（金属）の濃度を、ＭＩＳＦＥＴＱＮ１の上層膜ＵＬ１におけるハフニウム（金属）の濃度よりも小さくし、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度を、ＭＩＳＦＥＴＱＮ１の下層膜ＬＬ１における窒素の濃度よりも小さくする。
【０１４４】
これにより、チャネル領域の不純物濃度を調整することなく、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）がＭＩＳＦＥＴＱＮ１の閾値電圧（Ｖｔｈ）よりも小さくなるように、調整することができる。また、下層膜ＬＬ１およびＬＬ２は例えば酸窒化シリコンからなり、シリコンと酸素と窒素とを含有するため、ハフニウム（金属）が結晶化することによるゲート絶縁膜ＧＩ１およびＧＩ２の信頼性の劣化を抑制することができる。なお、ここでいう閾値電圧（Ｖｔｈ）の大小関係は、前述したように、閾値電圧（Ｖｔｈ）の絶対値の大小関係である。
【０１４５】
また、ｐチャネル型のＭＩＳＦＥＴでは、ゲート絶縁膜中の窒素の濃度の増加に伴って、ゲート絶縁膜中の正の固定電荷が増加し、閾値電圧（Ｖｔｈ）が増大する。本実施の形態では、閾値電圧（Ｖｔｈ）を小さくしたいＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度が、閾値電圧（Ｖｔｈ）を大きくしたいＭＩＳＦＥＴＱＮ１の下層膜ＬＬ１における窒素の濃度よりも小さいため、特にＭＩＳＦＥＴＱＰ２において、ゲート絶縁膜ＧＩ２中の正の固定電荷による閾値電圧（Ｖｔｈ）の増大を抑制することができる。その結果、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が小さくなるように調整する際に、チャネル領域の不純物濃度を小さくする必要がないため、ＭＩＳＦＥＴＱＰ２のチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。
【０１４６】
なお、前述したように、上層膜ＵＬ１およびＵＬ２に含有される金属として、ハフニウムに代え、例えばアルミニウム、チタンなどを用いた場合でも同様の効果が得られるが、ハフニウムを用いたときが、最も効果的である。
【０１４７】
また、ｎチャネル型のＭＩＳＦＥＴについても、ｐチャネル型のＭＩＳＦＥＴのように、ゲート絶縁膜中のハフニウム（金属）の濃度および窒素の濃度を変えた２種類のＭＩＳＦＥＴを形成してもよい。ただし、ｎチャネル型のＭＩＳＦＥＴでは、ゲート絶縁膜中の窒素の濃度の増加に伴って、ゲート絶縁膜中の正の固定電荷が増加した場合でも、閾値電圧（Ｖｔｈ）が大きくなりにくい。したがって、ｎチャネル型のＭＩＳＦＥＴについては、ｐチャネル型のＭＩＳＦＥＴのように、ゲート絶縁膜中のハフニウム（金属）の濃度および窒素の濃度を変えた２種類のＭＩＳＦＥＴを形成せず、本実施の形態で説明したように、１種類のＭＩＳＦＥＴのみを形成することが好適である。
【０１４８】
また、本実施の形態では、ｎチャネル型のＭＩＳＦＥＴを１種類とし、閾値電圧（Ｖｔｈ）を変えたｐチャネル型のＭＩＳＦＥＴを２種類とし、合計３種類のＭＩＳＦＥＴを形成する例について説明した。しかし、本発明は、ｎチャネル型のＭＩＳＦＥＴと、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴとの、合計２種類のＭＩＳＦＥＴのみを形成する場合にも適用可能であり、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴのチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。同様に、本発明は、閾値電圧（Ｖｔｈ）を変えた２種類のｐチャネル型のＭＩＳＦＥＴのみを形成する場合にも適用可能であり、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴのチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。
【０１４９】
（実施の形態２）
実施の形態１では、ゲート絶縁膜中のハフニウム（金属）の濃度および窒素の濃度を変えることで、閾値電圧（Ｖｔｈ）が大きいＭＩＳＦＥＴと閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴとが形成されている。それに対して、実施の形態２では、閾値電圧（Ｖｔｈ）が大きいＭＩＳＦＥＴおよび閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴに加え、高耐圧のＭＩＳＦＥＴが形成されている。そして、閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴのゲート絶縁膜中のハフニウム（金属）の濃度は、高耐圧のＭＩＳＦＥＴのゲート絶縁膜中のハフニウム（金属）の濃度よりも小さく、閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴのゲート絶縁膜中の窒素濃度は、高耐圧のＭＩＳＦＥＴのゲート絶縁膜中の窒素濃度よりも小さい。
【０１５０】
＜半導体装置＞
図２７および図２８は、実施の形態２の半導体装置の要部断面図である。
【０１５１】
本実施の形態では、閾値電圧（Ｖｔｈ）が大きいＭＩＳＦＥＴおよび閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴに加え、高耐圧のＭＩＳＦＥＴが形成されている。
【０１５２】
図２７に示されるように、本実施の形態の半導体装置に備えられるＭＩＳＦＥＴは、半導体基板１に形成される。半導体基板１は、例えば、単結晶シリコン基板である。半導体基板１の主面上には、素子分離領域２とＭＩＳＦＥＴ形成領域（活性領域）ＡＨ１、ＡＰ１およびＡＰ２が規定されている。ＭＩＳＦＥＴ形成領域ＡＨ１、ＡＰ１およびＡＰ２は、素子分離領域２により区画された領域である。ＭＩＳＦＥＴ形成領域ＡＨ１は、高耐圧のＭＩＳＦＥＴＱＨ１が形成された領域（高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１）である。ＭＩＳＦＥＴ形成領域ＡＰ１は、ｐチャネル型のＭＩＳＦＥＴＱＰ１が形成された領域（ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１）である。ＭＩＳＦＥＴ形成領域ＡＰ２は、ｐチャネル型のＭＩＳＦＥＴＱＰ２が形成された領域（ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２）である。ＭＩＳＦＥＴ形成領域ＡＰ２に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）は、ＭＩＳＦＥＴ形成領域ＡＰ１に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも小さい。
【０１５３】
なお、図２７においては、理解を簡単にするために、ＭＩＳＦＥＴ形成領域ＡＨ１、ＡＰ１およびＡＰ２を互いに隣接して示しているが、ＭＩＳＦＥＴ形成領域ＡＨ１、ＡＰ１およびＡＰ２の実際の位置関係は、必要に応じて変更することができる。
【０１５４】
また、図２７においては、高耐圧ＭＩＳＦＥＴＱＨ１をｐチャネル型のＭＩＳＦＥＴとし、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１をｐチャネル型のＭＩＳＦＥＴが形成された領域として示している。しかし、高耐圧ＭＩＳＦＥＴＱＨ１をｎチャネル型のＭＩＳＦＥＴとし、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１をｎチャネル型のＭＩＳＦＥＴが形成された領域としてもよい。
【０１５５】
また、図２７においては、半導体基板１の主面上には、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１（図１参照）が規定されておらず、ｎチャネル型のＭＩＳＦＥＴＱＮ１（図１参照）が形成されていない。しかし、本実施の形態でも、実施の形態１と同様に、半導体基板１の主面上には、ｎ型ＭＩＳＦＥＴ形成領域ＡＮ１（図１参照）が規定されていてもよく、ｎチャネル型のＭＩＳＦＥＴＱＮ１が形成されていてもよい。
【０１５６】
図２７に示されるように、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ１の具体的な構成は、実施の形態１におけるｐチャネル型のＭＩＳＦＥＴＱＰ１（図１参照）と同様にすることができる。また、図２７に示されるように、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２に形成されたｐチャネル型のＭＩＳＦＥＴＱＰ２の具体的な構成は、実施の形態１におけるｐチャネル型のＭＩＳＦＥＴＱＰ２（図１参照）と同様にすることができる。したがって、ＭＩＳＦＥＴＱＰ１およびＭＩＳＦＥＴＱＰ２の具体的な構成についての説明は、省略する。
【０１５７】
次に、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１に形成された、高耐圧のＭＩＳＦＥＴＱＨ１の具体的な構成について説明する。
【０１５８】
高耐圧のＭＩＳＦＥＴＱＨ１は、半導体基板１の上部に形成されたゲート電極ＧＥを有する。ゲート電極ＧＥは、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１において、半導体基板１に形成されたｎ型ウェル領域ＮＷ上に形成されている。また、高耐圧のＭＩＳＦＥＴＱＨ１は、ゲート電極ＧＥと半導体基板１との間に形成されたゲート絶縁膜ＧＩ３を有する。すなわち、高耐圧のＭＩＳＦＥＴＱＨ１は、半導体基板１上に形成されたゲート絶縁膜ＧＩ３と、ゲート絶縁膜ＧＩ３上に形成されたゲート電極ＧＥとを有する。
【０１５９】
ただし、ＭＩＳＦＥＴＱＨ１が高耐圧のＭＩＳＦＥＴであるため、ゲート絶縁膜ＧＩ３の厚さは、ＭＩＳＦＥＴＱＰ１のゲート絶縁膜ＧＩ１およびＭＩＳＦＥＴＱＰ２のゲート絶縁膜ＧＩ２のうちいずれの膜の厚さよりも大きい。
【０１６０】
ゲート電極ＧＥとして、ｐチャネル型のＭＩＳＦＥＴＱＰ１のゲート電極ＧＥと同様の材料を用いることができる。
【０１６１】
ゲート絶縁膜ＧＩ３は、金属とシリコンと酸素と窒素とを含有する。
【０１６２】
ゲート絶縁膜ＧＩ３に含有される金属としては、例えばハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などが挙げられる。上記した金属のゲート絶縁膜ＧＩ３中の含有量を調整することで、チャネル領域の不純物濃度を調整することなくＭＩＳＦＥＴＱＨ１の閾値電圧（Ｖｔｈ）を調整することができる。また、ゲート絶縁膜ＧＩ３に含有される金属が例えばチタン（Ｔｉ）であるときは、ゲート絶縁膜ＧＩ３として、例えば窒化チタン（ＴｉＮ）を含有するものを用いることもできる。また、上記した金属のうち、ゲート絶縁膜ＧＩ３中の金属の含有量の調整によりチャネル領域の不純物濃度を調整することなく閾値電圧（Ｖｔｈ）を調整できる効果がさらに大きい点で、ハフニウム（Ｈｆ）が好適である。
【０１６３】
ゲート絶縁膜ＧＩ３に含有されるシリコン、酸素および窒素は、ゲート絶縁膜ＧＩ３中で例えば酸窒化シリコン（ＳｉＯＮ）として存在する。このうち、窒素は、ゲート絶縁膜ＧＩ３に上記した金属が含有されているときに、含有された金属が結晶化することによるゲート絶縁膜ＧＩ３の信頼性の劣化を抑制することができる。
【０１６４】
なお、ゲート絶縁膜ＧＩ３の詳細な構造については、後述する。
【０１６５】
ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。そして、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ソース・ドレイン領域ＳＤが形成されている。高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１では、ソース・ドレイン領域ＳＤは、例えばホウ素（Ｂ）などのｐ型の不純物を拡散させたｐ型半導体領域である。
【０１６６】
また、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１では、半導体基板１中に、エクステンション領域ＥＸが形成され、ＬＤＤ構造のソース・ドレイン領域ＳＤが形成されている。さらに、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１でも、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【０１６７】
本実施の形態でも、実施の形態１と同様に、ゲート絶縁膜ＧＩ２における金属の濃度は、ゲート絶縁膜ＧＩ１における金属の濃度よりも小さく、ゲート絶縁膜ＧＩ２における窒素の濃度は、ゲート絶縁膜ＧＩ１における窒素の濃度よりも小さい。これにより、チャネル領域の不純物濃度を調整することなく、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が、ＭＩＳＦＥＴＱＰ１の閾値電圧（Ｖｔｈ）よりも小さくなるように、調整することができる。また、ＭＩＳＦＥＴＱＰ１において、ゲート絶縁膜ＧＩ１に含有された金属が結晶化することによるゲート絶縁膜ＧＩ１の信頼性の劣化を抑制することができ、ＭＩＳＦＥＴＱＰ２において、ゲート絶縁膜ＧＩ２中に窒素が含有されたことによる閾値電圧（Ｖｔｈ）の増大を抑制することができる。そして、不純物濃度を小さくすることなく閾値電圧（Ｖｔｈ）が小さくなるように調整できるため、チャネル長が短い場合でも、閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴにおけるトランジスタ特性の劣化を抑制することができる。
【０１６８】
これに加え、本実施の形態では、ゲート絶縁膜ＧＩ２における金属の濃度は、ゲート絶縁膜ＧＩ３における金属の濃度よりも小さく、ゲート絶縁膜ＧＩ２における窒素の濃度は、ゲート絶縁膜ＧＩ３における窒素の濃度よりも小さい。これにより、チャネル領域の不純物濃度を調整することなく、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が、ＭＩＳＦＥＴＱＨ１の閾値電圧（Ｖｔｈ）よりも小さくなるように、調整することができ、かつ、ＭＩＳＦＥＴＱＨ１の耐圧を大きくすることができるため、高耐圧のＭＩＳＦＥＴを混載した半導体装置の設計が容易になる。
【０１６９】
さらに、ゲート絶縁膜ＧＩ３における金属の濃度は、好適には、ゲート絶縁膜ＧＩ１における金属の濃度と等しく、ゲート絶縁膜ＧＩ３における窒素の濃度は、好適には、ゲート絶縁膜ＧＩ１における窒素の濃度と等しい。これにより、ゲート絶縁膜ＧＩ３とゲート絶縁膜ＧＩ１とを同一の工程により形成することができるため、ゲート絶縁膜ＧＩ１、ＧＩ２およびＧＩ３を作り分ける半導体装置の製造工程を簡略化することができる。後述する半導体装置の製造工程の説明では、ゲート絶縁膜ＧＩ３における金属の濃度が、ゲート絶縁膜ＧＩ１における金属の濃度と等しく、ゲート絶縁膜ＧＩ３における窒素の濃度が、ゲート絶縁膜ＧＩ１における窒素の濃度と等しい例について説明する。
【０１７０】
次に、ゲート絶縁膜ＧＩ３の詳細な構造について説明する。
【０１７１】
図２７に示されるように、ゲート絶縁膜ＧＩ３は、好適には、半導体基板１上に形成された、シリコンと酸素と窒素とを含有する下層膜ＬＬ３と、下層膜ＬＬ３上に形成された、ハフニウムを含有する上層膜ＵＬ３とを有する。ただし、ＭＩＳＦＥＴＱＨ１が高耐圧のＭＩＳＦＥＴであるため、下層膜ＬＬ３の厚さは、ＭＩＳＦＥＴＱＰ１の下層膜ＬＬ１、および、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２のうちいずれの膜の厚さよりも大きい。このような構成により、チャネル領域における不純物濃度を調整することなく閾値電圧（Ｖｔｈ）を大きくすることができ、かつ、耐圧を大きくすることができるため、高耐圧のＭＩＳＦＥＴの設計が容易になる。
【０１７２】
下層膜ＬＬ３として、例えば酸窒化シリコン（ＳｉＯＮ）からなる膜が用いられる。上層膜ＵＬ３として、酸化ハフニウム（ＨｆＯ）、酸窒化ハフニウム（ＨｆＯＮ）およびＨｆＳｉＯＮのうち１種以上からなる膜が用いられる。
【０１７３】
また、好適には、上層膜ＵＬ２の厚さＴ２を上層膜ＵＬ１の厚さＴ１よりも小さくするとともに、上層膜ＵＬ２の厚さＴ２を上層膜ＵＬ３の厚さＴ３よりも小さくする。これにより、ゲート絶縁膜ＧＩ２におけるハフニウムの濃度を、ゲート絶縁膜ＧＩ１におけるハフニウムの濃度およびゲート絶縁膜ＧＩ３におけるハフニウムの濃度のいずれよりも容易に小さくすることができる。
【０１７４】
さらに、好適には、上層膜ＵＬ３の厚さを上層膜ＵＬ１の厚さと等しくする。これにより、ゲート絶縁膜ＧＩ３におけるハフニウムの濃度を、ゲート絶縁膜ＧＩ１におけるハフニウムの濃度と容易に等しくすることができる。
【０１７５】
具体的には、ゲート絶縁膜ＧＩ３におけるハフニウムの濃度は、ゲート絶縁膜ＧＩ１におけるハフニウムの濃度と同様に、５×１０１３〜２×１０１４ａｔｏｍ／ｃｍ２であり、かつ、ゲート絶縁膜ＧＩ２におけるハフニウムの濃度よりも大きいことが好ましい。ゲート絶縁膜ＧＩ３におけるハフニウムの濃度が５×１０１３ａｔｏｍ／ｃｍ２未満の場合、ＭＩＳＦＥＴＱＨ１の閾値電圧（Ｖｔｈ）が十分大きくなるように調整できないおそれがある。ゲート絶縁膜ＧＩ３におけるハフニウムの濃度が２×１０１４ａｔｏｍ／ｃｍ２を超える場合、ハフニウムが結晶化しやすくなり、ゲート絶縁膜ＧＩ３の信頼性が低下するおそれがある。
【０１７６】
また、ゲート絶縁膜ＧＩ３における窒素の濃度が５〜２０ａｔｏｍ％であり、かつ、ゲート絶縁膜ＧＩ２における窒素の濃度よりも大きいことが好ましい。ゲート絶縁膜ＧＩ３における窒素の濃度が５ａｔｏｍ％未満の場合、ハフニウムが結晶化しやすくなり、ゲート絶縁膜ＧＩ３の信頼性が低下するおそれがある。また、ゲート絶縁膜ＧＩ３における窒素の濃度が２０ａｔｏｍ％を超える場合、ＭＩＳＦＥＴＱＨ１の閾値電圧（Ｖｔｈ）が大きくなりすぎるおそれがある。
【０１７７】
なお、図２７では、上層膜ＵＬ２の厚さＴ２が、上層膜ＵＬ３の厚さＴ３および上層膜ＵＬ１の厚さＴ１よりも小さい場合を図示している。しかし、上層膜ＵＬ２におけるハフニウムの濃度が、上層膜ＵＬ３におけるハフニウムの濃度および上層膜ＵＬ１におけるハフニウムの濃度のいずれよりも小さればよく、上層膜ＵＬ２の厚さＴ２が、上層膜ＵＬ３の厚さＴ３および上層膜ＵＬ１の厚さＴ１のいずれよりも小さくなくてもよい。図２８では、上層膜ＵＬ２におけるハフニウムの濃度が、上層膜ＵＬ３におけるハフニウムの濃度および上層膜ＵＬ１におけるハフニウムの濃度のいずれよりも小さいものの、上層膜ＵＬ２の厚さＴ２が上層膜ＵＬ３の厚さＴ３および上層膜ＵＬ１の厚さＴ１のうちいずれとも等しい場合を示している。
【０１７８】
その他、本実施の形態の半導体装置における素子分離領域２、素子分離溝２ａ、絶縁膜２ｂ、層間絶縁膜５、コンタクトホールＣＮＴ、プラグＰＧ、絶縁膜６および配線Ｍ１の各部分については、実施の形態１の半導体装置における素子分離領域２、素子分離溝２ａ、絶縁膜２ｂ、層間絶縁膜５、コンタクトホールＣＮＴ、プラグＰＧ、絶縁膜６および配線Ｍ１の各部分と同様であり、説明を省略する。
【０１７９】
＜半導体装置の製造工程＞
本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図２９および図３０は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３１〜図４９は、実施の形態２の半導体装置の製造工程中の要部断面図である。なお、図４１、図４５および図４８の各々は、図４０、図４４および図４７に示す工程（図２９のステップＳ４２、図３０のステップＳ４５および図３０のステップＳ４８）の各々において、金属含有膜が明確に形成されておらず、絶縁膜３３ａ、絶縁膜３１または絶縁膜３２に金属が添加された状態を示す。
【０１８０】
まず、図５および図６に示される工程（図３のステップＳ１１およびステップＳ１２）と同様の工程（図２９のステップＳ３１およびステップＳ３２）を行って、素子分離領域２に素子分離溝２ａを形成する。次に、図３のステップＳ１３と同様の工程（図２９のステップＳ３３）を行って、図３１に示されるように、素子分離溝２ａにおいて、絶縁膜２ｂがＳＴＩ法により形成される。このとき、半導体基板１においては、素子分離領域２によりＭＩＳＦＥＴ形成領域（活性領域）ＡＨ１、ＡＰ１およびＡＰ２が規定（画定）される。そして、そのＭＩＳＦＥＴ形成領域ＡＨ１、ＡＰ１およびＡＰ２に、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴであるＱＨ１、ＱＰ１およびＱＰ２など）が形成される。
【０１８１】
次に、図３２に示されるように、半導体基板１の上面から所定の深さに亘ってウェル領域を形成する工程を行う（図２９のステップＳ３４）。このステップＳ３４では、半導体基板１中に、ｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウェル領域ＮＷを形成する。なお、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１がｎチャネル型のＭＩＳＦＥＴであるときは、半導体基板１中に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウェル領域ＰＷを形成する工程（１回目）と、ｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウェル領域ＮＷを形成する工程（２回目）とを繰り返す。具体的には、図３のステップＳ１４の工程と同様に、行うことができる。
【０１８２】
次に、図３３に示されるように、半導体基板１上に、絶縁膜３３を形成する（図２９のステップＳ３５）。このステップＳ３５では、半導体基板１の主面（表面）全面上に、例えば熱酸化法により、酸化シリコンからなる絶縁膜３３を形成する。
【０１８３】
次に、図３４に示されるように、半導体基板１上に、フォトレジストパターンＰＲ２を形成する（図２９のステップＳ３６）。このステップＳ３６では、半導体基板１の主面（表面）全面上に、すなわち絶縁膜３３上に、フォトレジスト層を塗布してからこのフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２に開口部を有するように、フォトレジストパターンＰＲ２を形成する。
【０１８４】
次に、図３５に示されるように、フォトレジストパターンＰＲ２をエッチングマスクとして用いて、絶縁膜３３をエッチングする（図２９のステップＳ３７）。このステップＳ３７では、例えば、薬液（エッチング液）としてフッ酸などを用いたウェットエッチングにより絶縁膜３３をエッチングすることで、フォトレジストパターンＰＲ２から露出する部分の絶縁膜３３を選択的に除去する。この際、フォトレジストパターンＰＲ２に覆われた部分である高耐圧のＭＩＳＦＥＴＱＨ１が形成される予定領域（高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１）では、絶縁膜３３は除去されずに残存する。一方、（低耐圧の）ｐチャネル型のＭＩＳＦＥＴＱＰ１およびＭＩＳＦＥＴＱＰ２が形成される予定領域（ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１およびｐ型ＭＩＳＦＥＴ形成領域ＡＰ２）では、絶縁膜３３が除去されて半導体基板１の上面（すなわちＳｉ面）が露出する。
【０１８５】
次に、図３６に示されるように、フォトレジストパターンＰＲ２を除去する（図２９のステップＳ３８）。このステップＳ３８では、ウェット処理による除去を用い、例えばＳＰＭ液を用いたＳＰＭ洗浄を用いることができる。
【０１８６】
次に、図３７に示されるように、半導体基板１上に、絶縁膜３を形成する（図２９のステップＳ３９）。このステップＳ３９では、上記ステップＳ３７で絶縁膜３３が除去された領域（ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２）における半導体基板１の表面（すなわちｎ型ウェル領域ＮＷの表面）上に、例えば熱酸化法により、酸化シリコンからなる絶縁膜３を形成する。絶縁膜３の厚さが絶縁膜３３の厚さよりも小さくなるようにする。絶縁膜３３の厚さが例えば７〜１２ｎｍであるときは、絶縁膜３の厚さを例えば２ｎｍとすることができる。なお、ステップＳ３９を行って絶縁膜３を形成する際に、絶縁膜３３の厚さがステップＳ３５の後の絶縁膜３３の厚さよりも大きくなる場合もあり得る。
【０１８７】
このようにして、図３７に示されるように、（低耐圧の）ＭＩＳＦＥＴ形成領域ＡＰ１およびＡＰ２の半導体基板１（ｎ型ウェル領域ＮＷ）の表面に絶縁膜３が形成され、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１の半導体基板１（ｎ型ウェル領域ＮＷ）の表面に絶縁膜３よりも厚さが大きい絶縁膜３３が形成された状態が得られる。
【０１８８】
次に、図３８に示されるように、半導体基板１上に、マスク膜９を形成する（図２９のステップＳ４０）。このステップＳ４０では、図３のステップＳ１６の工程と同様に、まず、例えば熱ＣＶＤ法などにより、例えば厚さ５〜３０ｎｍ程度のマスク膜９を形成する。マスク膜９として、ＴＥＯＳなどの酸化シリコン、窒化シリコン（ＳｉＮ）および窒化チタン（ＴｉＮ）のうち１種以上からなる膜が、好適に用いられる。
【０１８９】
マスク膜９を形成した後、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布し、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域ＡＨ１およびＡＰ１に開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、フォトレジストパターンをエッチングマスクとして、マスク膜９をドライエッチングした後、フォトレジストパターンを除去することで、ＭＩＳＦＥＴ形成領域ＡＨ１およびＡＰ１に開口部を有し、ＭＩＳＦＥＴ形成領域ＡＰ２で絶縁膜３が覆われるように、マスク膜９からなるハードマスクパターン１０が形成される。すなわち、ＭＩＳＦＥＴ形成領域ＡＨ１では絶縁膜３３が露出し、ＭＩＳＦＥＴ形成領域ＡＰ１では絶縁膜３が露出し、ＭＩＳＦＥＴ形成領域ＡＰ２では絶縁膜３が覆われるように、マスク膜９からなるハードマスクパターン１０が形成される。
【０１９０】
次に、図３９に示されるように、半導体基板１について、窒化処理を行う（図２９のステップＳ４１）。このステップＳ４１では、図３のステップＳ１７の工程と同様に、半導体基板１の表面を窒化処理することで、ＭＩＳＦＥＴ形成領域ＡＨ１における酸化シリコンからなる絶縁膜３３が窒化され、酸窒化シリコンからなる絶縁膜３３ａとなり、ＭＩＳＦＥＴ形成領域ＡＰ１における酸化シリコンからなる絶縁膜３が窒化され、酸窒化シリコンからなる絶縁膜３１となる。このとき、ＭＩＳＦＥＴ形成領域ＡＨ１における絶縁膜３３ａの窒素の濃度、および、ＭＩＳＦＥＴ形成領域ＡＰ１における絶縁膜３１の窒素の濃度が例えば１０ａｔｏｍ％程度になるようにする。窒化処理の具体的な手法は、図３のステップＳ１７の工程と同様である。
【０１９１】
次に、図４０に示されるように、半導体基板１上に、金属含有膜４１を形成（堆積）する（図２９のステップＳ４２）。このステップＳ４２では、図３のステップＳ１８の工程と同様に、ＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３がマスク膜９により覆われた状態で、半導体基板１の主面（表面）全面に、例えばＡＬＤ法により、例えば厚さ１ｎｍ程度の金属含有膜４１を形成する。これにより、ＭＩＳＦＥＴ形成領域ＡＨ１における、例えば厚さ５ｎｍ程度の酸窒化シリコンからなる絶縁膜３３ａの表面に、例えば厚さ１ｎｍ程度の金属含有膜４１を形成し、ＭＩＳＦＥＴ形成領域ＡＰ１における、例えば厚さ２ｎｍ程度の酸窒化シリコンからなる絶縁膜３１の表面に、例えば厚さ１ｎｍ程度の金属含有膜４１を形成する。
【０１９２】
金属含有膜４１として、図３のステップＳ１８の工程と同様に、例えばハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの金属を含有するもの、または、窒化チタン（ＴｉＮ）を含有するものが形成される。このうち、チャネル領域の不純物濃度を調整することなく閾値電圧（Ｖｔｈ）を調整できる効果が他の金属よりも大きい点で、ハフニウム（Ｈｆ）が好適である。また、金属含有膜４１にハフニウムが含有されるとき、金属含有膜４１は、酸化ハフニウム（ＨｆＯ）、酸窒化ハフニウム（ＨｆＯＮ）およびＨｆＳｉＯＮのうち１種以上からなる。このとき、金属含有膜４１におけるハフニウムの濃度が例えば５×１０１３ａｔｏｍ／ｃｍ２程度になるようにする。
【０１９３】
また、後の工程（図３０のステップＳ４３）におけるエッチングによる減少分を考慮し、ステップＳ４２では、ハフニウムの濃度が所望の濃度の１．５〜２．０倍程度の量になるようにすることが好適である。このとき、金属含有膜４１におけるハフニウムの濃度が例えば７．５×１０１３〜１×１０１４ａｔｏｍ／ｃｍ２程度になるようにする。
【０１９４】
図４０では、金属含有膜４１が明確に形成された場合を示している。しかし、金属含有膜が明確に形成されず、絶縁膜３３ａおよび絶縁膜３１に金属が添加される場合もある。図４１では、絶縁膜３３ａに金属を添加することで、ＭＩＳＦＥＴ形成領域ＡＨ１において、金属が添加された絶縁膜３３ａからなる上層膜ＵＬ３と、金属が添加されていない絶縁膜３３ａからなる下層膜ＬＬ３とが形成された状態を示している。また、図４１では、絶縁膜３１に金属を添加することで、ＭＩＳＦＥＴ形成領域ＡＰ１において、金属が添加された絶縁膜３１からなる上層膜ＵＬ１と、金属が添加されていない絶縁膜３１からなる下層膜ＬＬ１とが形成された状態を示している。
【０１９５】
次に、図４２に示されるように、ウェットエッチングを行う（図３０のステップＳ４３）。このステップＳ４３では、図３のステップＳ１９の工程と同様に、マスク膜９をウェットエッチングにより除去する。マスク膜９が例えばＴＥＯＳなどの酸化シリコン、窒化シリコン（ＳｉＮ）または窒化チタン（ＴｉＮ）からなるときは、ウェットエッチングのための薬液（エッチング液）として、それぞれフッ酸、熱リン酸またはフッ酸が好適に用いられる。そして、ＭＩＳＦＥＴ形成領域ＡＰ２において、マスク膜９が除去され、絶縁膜３が露出する。
【０１９６】
次に、図４３に示されるように、半導体基板１について、窒化処理を行う（図３０のステップＳ４４）。このステップＳ４４では、図３のステップＳ２０の工程と同様に、ステップＳ４１で窒化されなかったＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３を含め、半導体基板１の主面（表面）全面を窒化処理することで、ＭＩＳＦＥＴ形成領域ＡＰ２における酸化シリコンからなる絶縁膜３が窒化され、酸窒化シリコンからなる絶縁膜３２となる。このとき、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３２の窒素の濃度が例えば５ａｔｏｍ％程度になるようにする。
【０１９７】
ステップＳ４４における窒化処理も、ステップＳ４１における窒化処理と同様の方法により行われる。
【０１９８】
次に、図４４に示されるように、半導体基板１上に、金属含有膜４２を形成（堆積）する（図３０のステップＳ４５）。このステップＳ４５では、ステップＳ４２で金属含有膜４１が形成（堆積）されなかったＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３２を含め、半導体基板１の主面（表面）全面に、例えばＡＬＤ法により、例えば厚さ１ｎｍ程度の金属含有膜４２を形成する。これにより、ＭＩＳＦＥＴ形成領域ＡＰ２において、例えば厚さ２ｎｍ程度の酸窒化シリコンからなる絶縁膜３２の表面に、例えば厚さ１ｎｍ程度の金属含有膜４２が形成される。また、ＭＩＳＦＥＴ形成領域ＡＨ１およびＡＰ１において、例えば厚さ１ｎｍ程度の金属含有膜４１の表面に、例えば厚さ１ｎｍ程度の金属含有膜４２が形成される。
【０１９９】
ＭＩＳＦＥＴ形成領域ＡＨ１における絶縁膜３３ａは、後の工程（図３０のステップＳ４８）で形成されるゲート絶縁膜ＧＩ３（図４７参照）の下層膜ＬＬ３を構成する。ＭＩＳＦＥＴ形成領域ＡＨ１における金属含有膜４１および金属含有膜４２は、後の工程（図３０のステップＳ４８）で形成されるゲート絶縁膜ＧＩ３（図４７参照）の上層膜ＵＬ３を構成する。ＭＩＳＦＥＴ形成領域ＡＰ１における絶縁膜３１は、後の工程（図３０のステップＳ４８）で形成されるゲート絶縁膜ＧＩ１（図４７参照）の下層膜ＬＬ１を構成する。ＭＩＳＦＥＴ形成領域ＡＰ１における金属含有膜４１および金属含有膜４２は、後の工程（図３０のステップＳ４８）で形成されるゲート絶縁膜ＧＩ１（図４７参照）の上層膜ＵＬ１を構成する。ＭＩＳＦＥＴ形成領域ＡＰ２における絶縁膜３２は、後の工程（図３０のステップＳ４８）で形成されるゲート絶縁膜ＧＩ２（図４７参照）の下層膜ＬＬ２を構成する。ＭＩＳＦＥＴ形成領域ＡＰ２における金属含有膜４２は、後の工程（図３０のステップＳ４８）で形成されるゲート絶縁膜ＧＩ２（図４７参照）の上層膜ＵＬ２を構成する。また、金属含有膜４２からなる上層膜ＵＬ２の厚さは、金属含有膜４１および４２からなる上層膜ＵＬ３およびＵＬ１のいずれの膜の厚さよりも小さい。
【０２００】
金属含有膜４２として、金属含有膜４１と同一の材料が用いられる。また、金属含有膜４２にハフニウムが含有されるとき、金属含有膜４２におけるハフニウムの濃度が例えば５×１０１３ａｔｏｍ／ｃｍ２程度になるようにする。そして、前述したように、金属含有膜４１におけるハフニウムの濃度を例えば５×１０１３ａｔｏｍ／ｃｍ２程度とした場合、金属含有膜４２からなる上層膜ＵＬ２におけるハフニウムの濃度を例えば５×１０１３ａｔｏｍ／ｃｍ２程度とすることで、金属含有膜４１および４２からなる上層膜ＵＬ３およびＵＬ１におけるハフニウムの濃度を例えば１×１０１４ａｔｏｍ／ｃｍ２程度とすることができる。
【０２０１】
図４４では、金属含有膜４２が明確に形成された場合を示している。しかし、金属含有膜が明確に形成されず、絶縁膜３２に金属が添加される場合もある。図４５では、絶縁膜３２に金属を添加することで、ＭＩＳＦＥＴ形成領域ＡＰ２において、金属が添加された絶縁膜３２からなる上層膜ＵＬ２と、金属が添加されていない絶縁膜３２からなる下層膜ＬＬ２とが形成された状態を示している。なお、図４５では、ＭＩＳＦＥＴ形成領域ＡＨ１においても、金属が添加された絶縁膜３３ａからなる上層膜ＵＬ３と、金属が添加されていない絶縁膜３３ａからなる下層膜ＬＬ３とが形成されており、ＭＩＳＦＥＴ形成領域ＡＰ１においても、金属が添加された絶縁膜３１からなる上層膜ＵＬ１と、金属が添加されていない絶縁膜３１からなる下層膜ＬＬ１とが形成されている。
【０２０２】
また、図４５では、ＭＩＳＦＥＴ形成領域ＡＨ１における上層膜ＵＬ３のドット、および、ＭＩＳＦＥＴ形成領域ＡＰ１における上層膜ＵＬ１のドットのいずれをも、ＭＩＳＦＥＴ形成領域ＡＰ２における上層膜ＵＬ２のドットより濃く表示している。このような表示により、ＭＩＳＦＥＴ形成領域ＡＨ１における上層膜ＵＬ３の金属の濃度、および、ＭＩＳＦＥＴ形成領域ＡＰ１における上層膜ＵＬ１の金属の濃度のいずれも、ＭＩＳＦＥＴ形成領域ＡＰ２における上層膜ＵＬ２の金属の濃度よりも大きいことを示している。
【０２０３】
次に、図４のステップＳ２２と同様の工程を行って、図４６に示されるように、半導体基板１上に、ゲート電極用の導電体膜１１を形成する（図３０のステップＳ４６）。このステップＳ４６では、図４のステップＳ２２の工程と同様に、半導体基板１の主面（表面）全面上に、ゲート電極用の導電体膜１１を形成する。ゲート電極用の導電体膜１１として、例えば多結晶シリコン（ドープトポリシリコン）からなる導電体膜を用いることができる。
【０２０４】
次に、図４のステップＳ２３の工程と同様に、半導体基板１の主面（表面）全面上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターンＰＲ１を形成する（図３０のステップＳ４７）。次に、図４のステップＳ２４の工程と同様に、フォトレジストパターンＰＲ１をエッチングマスクとしたドライエッチングにより、導電体膜１１、金属含有膜４２、金属含有膜４１、絶縁膜３３ａ、絶縁膜３１および絶縁膜３２をエッチングする。これにより、図４７に示されるように、ＭＩＳＦＥＴ形成領域ＡＨ１において、パターニングされたゲート電極ＧＥと、ゲート絶縁膜ＧＩ３が形成され、ＭＩＳＦＥＴ形成領域ＡＰ１において、パターニングされたゲート電極ＧＥと、ゲート絶縁膜ＧＩ１が形成され、ＭＩＳＦＥＴ形成領域ＡＰ２において、パターニングされたゲート電極ＧＥと、ゲート絶縁膜ＧＩ２が形成される（図３０のステップＳ４８）。その後、フォトレジストパターンＰＲ１は除去される。図４７には、フォトレジストパターンＰＲ１を除去した段階（状態）が示されている。
【０２０５】
図４７に示されるように、ゲート電極ＧＥは、導電体膜１１からなる。ゲート絶縁膜ＧＩ３は、絶縁膜３３ａからなる下層膜ＬＬ３と、下層膜ＬＬ３上に形成された、金属含有膜４２および金属含有膜４１からなる上層膜ＵＬ３とを有する。ゲート絶縁膜ＧＩ１は、絶縁膜３１からなる下層膜ＬＬ１と、下層膜ＬＬ１上に形成された、金属含有膜４２および金属含有膜４１からなる上層膜ＵＬ１とを有する。ゲート絶縁膜ＧＩ２は、絶縁膜３２からなる下層膜ＬＬ２と、下層膜ＬＬ２上に形成された、金属含有膜４２からなる上層膜ＵＬ２とを有する。
【０２０６】
なお、図４１および図４５を用いて説明したように、金属含有膜４１および金属含有膜４２が明確に形成されず、絶縁膜３３ａ、絶縁膜３１および絶縁膜３２に金属が添加される場合には、ステップＳ４８では、ドライエッチングにより、導電体膜１１、絶縁膜３３ａ、絶縁膜３１および絶縁膜３２をエッチングする。これにより、ＭＩＳＦＥＴ形成領域ＡＨ１において、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ３が形成され、ＭＩＳＦＥＴ形成領域ＡＰ１において、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ１が形成され、ＭＩＳＦＥＴ形成領域ＡＰ２において、パターニングされたゲート電極ＧＥおよびゲート絶縁膜ＧＩ２が形成された状態を、図４８に示す。なお、図４８では、ＭＩＳＦＥＴ形成領域ＡＨ１において、ゲート絶縁膜ＧＩ３は、金属が添加された絶縁膜３３ａからなる上層膜ＵＬ３と、金属が添加されていない絶縁膜３３ａからなる下層膜ＬＬ３とを有する。また、ＭＩＳＦＥＴ形成領域ＡＰ１において、ゲート絶縁膜ＧＩ１は、金属が添加された絶縁膜３１からなる上層膜ＵＬ１と、金属が添加されていない絶縁膜３１からなる下層膜ＬＬ１とを有する。また、ＭＩＳＦＥＴ形成領域ＡＰ２において、ゲート絶縁膜ＧＩ２は、金属が添加された絶縁膜３２からなる上層膜ＵＬ２と、金属が添加されていない絶縁膜３２からなる下層膜ＬＬ２とを有する。
【０２０７】
その後、図４のステップＳ２５〜ステップＳ２７の工程と同様の工程（図３０のステップＳ４９〜ステップＳ５１）を行うことで、図４９に示されるように、高耐圧ＭＩＳＦＥＴ形成領域ＡＨ１において、高耐圧のＭＩＳＦＥＴＱＨ１が形成される。また、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ１において、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１が形成され、ｐ型ＭＩＳＦＥＴ形成領域ＡＰ２において、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２が形成される。さらに、図４のステップＳ２８の工程と同様に、層間絶縁膜５およびプラグＰＧを形成し（図３０のステップＳ５２）、図４のステップＳ２９の工程と同様に、プラグＰＧが埋め込まれた層間絶縁膜５上に、絶縁膜６および配線Ｍ１を形成することで（図３０のステップＳ５３）、図２７に示されるように、本実施の形態の半導体装置が製造される。なお、図４１、図４５および図４８を用いて説明したように、金属含有膜４１および金属含有膜４２が明確に形成されず、絶縁膜３３ａ、絶縁膜３１および絶縁膜３２に金属が添加される場合には、図２８に示すような半導体装置が製造される。
【０２０８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態の半導体装置も、閾値電圧（Ｖｔｈ）が大きいｐチャネル型のＭＩＳＦＥＴＱＰ１と、閾値電圧（Ｖｔｈ）が小さいｐチャネル型のＭＩＳＦＥＴＱＰ２とを備えている。そして、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウム（金属）の濃度を、ＭＩＳＦＥＴＱＰ１の上層膜ＵＬ１におけるハフニウム（金属）の濃度よりも小さくし、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度を、ＭＩＳＦＥＴＱＰ１の下層膜ＬＬ１における窒素の濃度よりも小さくする。これにより、実施の形態１と同様に、ＭＩＳＦＥＴＱＰ２の閾値電圧（Ｖｔｈ）が小さくなるように調整する際に、チャネル領域の不純物濃度を小さくする必要がないため、ＭＩＳＦＥＴＱＰ２のチャネル長が短い場合でも、トランジスタ特性の劣化を抑制することができる。
【０２０９】
さらに、本実施の形態の半導体装置は、閾値電圧（Ｖｔｈ）が大きいＭＩＳＦＥＴＱＰ１および閾値電圧（Ｖｔｈ）が小さいＭＩＳＦＥＴＱＰ２に加えて、高耐圧のＭＩＳＦＥＴＱＨ１を備えている。そして、ＭＩＳＦＥＴＱＰ２の上層膜ＵＬ２におけるハフニウム（金属）の濃度を、ＭＩＳＦＥＴＱＨ１の上層膜ＵＬ３におけるハフニウム（金属）の濃度よりも小さくし、ＭＩＳＦＥＴＱＰ２の下層膜ＬＬ２における窒素の濃度を、ＭＩＳＦＥＴＱＨ１の下層膜ＬＬ３における窒素の濃度よりも小さくする。
【０２１０】
高耐圧のＭＩＳＦＥＴを含む回路と、高耐圧でない（低耐圧の）ＭＩＳＦＥＴを含む回路とを同一の半導体装置に混載する場合、高耐圧のＭＩＳＦＥＴを含む回路において、電源電圧が高くなる。したがって、高耐圧のＭＩＳＦＥＴについては、高耐圧を確保する観点、および、いわゆるホットキャリア耐性の観点で、チャネル領域における不純物濃度を調整することで閾値電圧（Ｖｔｈ）を大きくするよりも、ゲート絶縁膜の構造を調整することで閾値電圧（Ｖｔｈ）を大きくする方が有利である。すなわち、高耐圧のＭＩＳＦＥＴのゲート絶縁膜における例えばハフニウムなどの金属の濃度を大きくすることは、チャネル領域における不純物濃度を調整することに比べ、高耐圧のＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）を容易に大きくすることができる点で、有利である。
【０２１１】
一方、ソース・ドレイン領域ＳＤの構造の設計、あるいは、ソース・ドレイン領域ＳＤとエクステンション領域ＥＸからなるＬＤＤ構造の設計により高耐圧のＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）を大きくすることも考えられる。しかし、前述したように、ゲート絶縁膜における例えばハフニウムなどの金属の濃度を大きくすることにより、高耐圧のＭＩＳＦＥＴの閾値電圧（Ｖｔｈ）を容易に大きくできるため、高耐圧のＭＩＳＦＥＴを混載した半導体装置の性能をより容易に向上させることができる。その結果、高耐圧のＭＩＳＦＥＴを混載した半導体装置の設計を容易にかつ合理的に行うことができる。
【０２１２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２１３】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０２１４】
１  半導体基板
２  素子分離領域
２ａ  素子分離溝
２ｂ、３、６、３１、３２、３３、３３ａ  絶縁膜
５  層間絶縁膜
９  マスク膜
１０  ハードマスクパターン
１１  導電体膜
４１、４２  金属含有膜
ＡＨ１、ＡＮ１、ＡＰ１、ＡＰ２  ＭＩＳＦＥＴ形成領域
ＣＮＴ  コンタクトホール
ＥＸ  エクステンション領域
ＧＥ  ゲート電極
ＧＩ１、ＧＩ２、ＧＩ３  ゲート絶縁膜
ＬＬ１、ＬＬ２、ＬＬ３  下層膜
Ｍ１  配線
ＮＷ  ｎ型ウェル領域
ＰＧ  プラグ
ＰＲ１、ＰＲ２  フォトレジストパターン
ＰＷ  ｐ型ウェル領域
ＱＨ１、ＱＮ１、ＱＰ１、ＱＰ２  ＭＩＳＦＥＴ
ＳＤ  ソース・ドレイン領域
ＳＷ  サイドウォールスペーサ
ＵＬ１、ＵＬ２、ＵＬ３  上層膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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