(57)【特許請求の範囲】
【請求項１】
主面に沿って形成された平板電極および層方向に貫通するビア電極を有する複数の絶縁体層が積層された積層体であり、前記平板電極および前記ビア電極による、もしくはそのいずれかによる複数のキャパシタおよび複数のインダクタにより構成された複合ＬＣ共振器において、
前記積層体の第１主面側に配置された、グランド電極と、
前記グランド電極より内層側に配置され、前記グランド電極とともに第１キャパシタを構成する第１キャパシタ電極と、
第２キャパシタの第１電極と、
第２キャパシタの第１電極とともに第２キャパシタを構成する、第２キャパシタの第２電極と、
第１端が第１キャパシタ電極に導通し、第２端が第２キャパシタの第１電極に導通する、ビア電極による第１インダクタと、
第１端が第２キャパシタの第２電極に導通し、第２端が前記グランド電極に導通する、ビア電極による第２インダクタと、
を備えた複合ＬＣ共振器。
【請求項２】
請求項１に記載の複合ＬＣ共振器が単一の積層体に複数形成され、隣接する複合ＬＣ共振器を互いに結合させる結合用電極を備えた、帯域通過フィルタ。
【請求項３】
前記結合用電極は、前記第１インダクタを構成するビア電極および第１キャパシタ電極に導通する、結合用キャパシタ電極を含む、請求項２に記載の帯域通過フィルタ。
【請求項４】
前記結合用電極は、結合用インダクタ電極とこれに並列接続された結合用キャパシタ電極を含む、請求項２に記載の帯域通過フィルタ。
【請求項５】
前記結合用インダクタ電極の一部は前記ビア電極とで構成されている、請求項４に記載の帯域通過フィルタ。
【請求項６】
前記結合用インダクタ電極のビア電極は、前記第１インダクタを構成するビア電極と前記第２インダクタを構成するビア電極との間に配置されている、請求項５に記載の帯域通過フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のインダクタおよび複数のキャパシタを備える複合ＬＣ共振器および複数の複合ＬＣ共振器を含む帯域通過フィルタに関する発明である。
【背景技術】
【０００２】
線路電極とビア電極とを組み合わせたループ状のインダクタ、およびキャパシタ電極を、複数の絶縁体層を含む積層体内に備えた積層帯域通過フィルタが特許文献１に開示されている。特許文献１に示されている積層帯域通過フィルタにおいては、それぞれ並列ＬＣ共振回路による複数の共振器を順次結合させている。【０００３】
また、絶縁体層に平行なキャパシタ電極、および一端がキャパシタ電極の１つに垂直に接続されるように形成されたインダクタ導体を、複数の絶縁体層を含む積層体内に備えたＬＣ共振部品が特許文献２に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−２４４５０４号公報
【特許文献２】特許第３５０１３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に示されている構成では、通過帯域外に任意に減衰極を設計することが難しい。減衰極を設けるためにリアクタンス素子の素子数を増やすと大型化する。また、特許文献１に示されている積層帯域通過フィルタは、積層体の下面に沿ってグランド電極を備えるが、積層帯域通過フィルタ全体のシールド機能は有していない。仮に、特許文献１に示されている構成で、積層体の上面に沿ってグランド電極を形成すると、線路電極とグランド電極との間に不要な容量が生じて、帯域通過フィルタの特性を劣化させるおそれがある。【０００６】
一方、特許文献２に示されている構成では、積層体の上下の主面に沿ってグランド電極を備えるので、上記のシールド機能は確保される。しかし、積層体の低背化に伴って、ビア電極によるインダクタンスは小さくなって、所望の共振周波数を有する共振器や所望の帯域通過特性を有するフィルタが構成できないので、小型化は困難である。【０００７】
そこで、本発明の目的は、通過帯域外に減衰極を設けることができ、シールド機能を内蔵し、且つＱ値の高いインダクタを備えた小型・低背化可能な複合ＬＣ共振器および、それを含む帯域通過フィルタを提供することにある。
【課題を解決するための手段】
【０００８】
本発明の複合ＬＣ共振器の回路上の特徴は、
主面に沿って形成された平板電極および層方向に貫通するビア電極を有する複数の絶縁体層が積層された積層体であり、前記平板電極および前記ビア電極による、もしくはそのいずれかによる複数のキャパシタおよび複数のインダクタにより構成された複合ＬＣ共振器において、
前記積層体の第１主面側（第１主面寄り）に配置された、グランド電極（Ｇ１）と、
前記グランド電極（Ｇ１）より内層側に配置され、前記グランド電極（Ｇ１）とともに第１キャパシタ（Ｃｐ）を構成する第１キャパシタ電極（Ｅｐ）と、
第２キャパシタの第１電極（Ｅｓａ）と、
第２キャパシタの第１電極（Ｅｓａ）とともに第２キャパシタ（Ｃｓ）を構成する、第２キャパシタの第２電極（Ｅｓｂ）と、
第１端が第１キャパシタ電極（Ｅｐ）に導通し、第２端が第２キャパシタの第１電極（Ｅｓａ）に導通する、第１インダクタ（Ｌ１）と、
第１端が第２キャパシタの第２電極（Ｅｓｂ）に導通し、第２端が前記グランド電極（Ｇ１）に導通する、第２インダクタ（Ｌ２）と、
を備えたことである。【０００９】
本発明の帯域通過フィルタの構造上の特徴は、上記複合ＬＣ共振器が単一の積層体に複数形成され、隣接する複合ＬＣ共振器を互いに結合させる結合用電極を備えたことである。これにより、複数の複合ＬＣ共振器の結合により、通過帯域の両側に減衰極を有する帯域通過フィルタが構成できる。【００１０】
前記結合用電極は、例えば、第１インダクタを構成するビア電極および第１キャパシタ電極に導通する、結合用キャパシタ電極を含む。これにより、共振器間を容量で結合させることで、低域側の減衰特性が優れたフィルタを実現することができる。【００１１】
前記結合用電極は、例えば、結合用インダクタ電極とこれに並列接続された結合用キャパシタ電極を含む。これにより、共振器が並列ＬＣ共振器で結合されるので、高域側の減衰特性も優れたフィルタを実現することができる。【００１２】
前記結合用インダクタ電極の一部は前記ビア電極とで構成されていることが好ましい。これにより、結合用インダクタのＱ値を高めることができ、フィルタの挿入損失を低減できる。【００１３】
前記結合用インダクタ電極のビア電極は、前記第１インダクタを構成するビア電極と前記第２インダクタを構成するビア電極との間に配置されていることが好ましい。これにより、１段目の複合ＬＣ共振器（１０１Ａ）のインダクタ（Ｌ１１，Ｌ２１）と結合用インダクタ（Ｌｃ）との結合調整、および２段目の複合ＬＣ共振器（１０１Ｂ）のインダクタ（Ｌ１２，Ｌ２２）と結合用インダクタ（Ｌｃ）との結合調整が可能となる。つまり、結合用インダクタを介する２段の複合ＬＣ共振器の結合に応じてフィルタ特性を設定できるようになる。
【発明の効果】
【００１４】
本発明によれば、次のような効果を奏する。【００１５】
（ａ）複合ＬＣ共振器の共振回路を積層体の第１主面側のグランド電極でシールドすることができる。【００１６】
（ｂ）第１、第２のインダクタは電気的に直列に接続され、且つ、積層体内には縦積みではなく並置できるので、積層体の低背化・小型化が図れる。【００１７】
（ｃ）第１インダクタと第２インダクタの間に第２キャパシタを備えることで、並列ＬＣ共振回路の内部に直列ＬＣ共振回路が構成されるため、減衰極を形成することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１の実施形態に係る複合ＬＣ共振器１０１を、複数の絶縁体層が積層された積層体に構成したときの、その積層体の斜視図である。
【図２】図２は複合ＬＣ共振器１０１の回路図である。
【図３】図３（Ａ）は複合ＬＣ共振器１０１の周波数特性を示す図、図３（Ｂ）は比較例としてのＬＣ共振器の周波数特性を示す図である。
【図４】図４は第２の実施形態に係る帯域通過フィルタ２０１の回路図である。
【図５】図５は帯域通過フィルタ２０１の外観斜視図である。
【図６】図６は帯域通過フィルタ２０１の分解斜視図である。
【図７】図７は帯域通過フィルタ２０１の周波数特性を示す図である。
【図８】図８（Ａ）（Ｂ）（Ｃ）は、図４に示した回路において、第２キャパシタＣｓ１，Ｃｓ２に対する第１キャパシタＣｐ１，Ｃｐ２の容量比を変化させたときの、フィルタ特性を示す図である。
【図９】図９は第３の実施形態に係る帯域通過フィルタ２０２の回路図である。
【図１０】図１０は帯域通過フィルタ２０２の外観斜視図である。
【図１１】図１１は帯域通過フィルタ２０２の分解斜視図である。
【図１２】図１２は帯域通過フィルタ２０２の周波数特性を示す図である。
【発明を実施するための形態】
【００１９】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。
【００２０】
《第１の実施形態》
図１は、第１の実施形態に係る複合ＬＣ共振器１０１の主要部の構成を示す斜視図である。この例は、複数の絶縁体層が積層された積層体に複合ＬＣ共振器１０１を構成したときの、その積層体の斜視図である。但し、複数の絶縁体層についての図示は省略し、積層体１０の外形を二点鎖線で表している。複合ＬＣ共振器１０１は、絶縁体層の主面に沿って形成された平板電極および層方向に貫通するビア電極を有する。
【００２１】
積層体１０の第１主面Ｓ１側（第１主面寄り）には平板電極によるグランド電極Ｇ１が配置されている。グランド電極Ｇ１より内層側には、平板電極による第１キャパシタ電極Ｅｐが配置されている。この第１キャパシタ電極Ｅｐとグランド電極Ｇ１とで第１キャパシタＣｐが構成される。
【００２２】
積層体１０の第２主面Ｓ２側（第２主面寄り）には平板電極による、第２キャパシタの第２電極Ｅｓｂが配置されていている。第２キャパシタの第２電極Ｅｓｂより内層側には第２キャパシタの第１電極Ｅｓａが配置されている。この第２キャパシタの第１電極Ｅｓａと第２電極Ｅｓｂとで第２キャパシタＣｓが構成される。
【００２３】
第１キャパシタ電極Ｅｐと第２キャパシタの第１電極Ｅｓａとの間には、第１端が第１キャパシタ電極Ｅｐに導通し、第２端が第２キャパシタの第１電極Ｅｓａに導通して第１インダクタＬ１を構成するビア電極Ｖ１が配置されている。
【００２４】
第２キャパシタの第２電極Ｅｓｂとグランド電極Ｇ１との間には、第１端が第２キャパシタの第２電極Ｅｓｂに導通し、第２端がグランド電極Ｇ１に導通して第２インダクタＬ２を構成するビア電極Ｖ２が配置されている。
【００２５】
また、このように、グランド電極Ｇ１が積層体の第１主面側に配置されていて、第２主面側に第２キャパシタの第２電極Ｅｓｂが形成されていて、このグランド電極Ｇ１と第２キャパシタの第２電極Ｅｓｂとの間に２つのインダクタＬ１，Ｌ２および２つのキャパシタＣｐ，Ｃｓが配置されるので、共振回路はグランド電極Ｇ１および第２キャパシタの第２電極Ｅｓｂでシールドされる。
【００２６】
グランド電極Ｇ１、第２キャパシタの第２電極Ｅｓｂ、第１キャパシタ電極Ｅｐおよび第２キャパシタの第１電極Ｅｓａはビア電極Ｖ１，Ｖ２と直交しているので、グランド電極Ｇ１、第２キャパシタの第２電極Ｅｓｂ、第１キャパシタ電極Ｅｐおよび第２キャパシタの第１電極Ｅｓａはビア電極Ｖ１，Ｖ２が発生する磁界を妨げず、渦電流が誘導され難い。そのため、グランド電極Ｇ１、第２キャパシタの第２電極Ｅｓｂ、第１キャパシタ電極Ｅｐおよび第２キャパシタの第１電極Ｅｓａよる渦電流損は小さく、Q値の高いインダクタＬ１，Ｌ２が構成できる。
【００２７】
また、インダクタＬ１，Ｌ２はビア電極でインダクタンス値を得ているため、キャパシタ電極に使用する平板電極（線状電極）でインダクタを形成したものに比べて、単位インダクタンス当たりの直流抵抗（DCR）が小さく、従ってＱ値が高い。
【００２８】
また、第１インダクタＬ１と第２インダクタＬ２は第２キャパシタＣｓを介して折り返す構造であるので、インダクタＬ１，Ｌ２は電気的には直列接続され、低背の積層体内に所定インダクタンスのインダクタ（Ｌ１＋Ｌ２）を得ることができる。
【００２９】
図２は上記複合ＬＣ共振器１０１の回路図である。この複合ＬＣ共振器１０１は、第１キャパシタＣｐ、第２キャパシタＣｓ、第１インダクタＬ１、および第２インダクタＬ２を備えている。第１キャパシタＣｐの第１端および第１インダクタＬ１の第１端は入出力端子Ｐ１に接続されている。第１インダクタＬ１の第２端と第２インダクタＬ２の第１端との間に第２キャパシタＣｓが直列に接続されている。第１キャパシタＣｐの第２端および第２インダクタＬ２の第２端はグランド端子ＧＮＤに接続されている。
【００３０】
複合ＬＣ共振器１０１は、第２キャパシタＣｓ、第１インダクタＬ１および第２インダクタＬ２による直列ＬＣ共振回路ＳＲを備えている。また、この直列ＬＣ共振回路ＳＲと第１キャパシタＣｐとで並列ＬＣ共振回路ＰＲが構成されている。
【００３１】
本実施形態の複合ＬＣ共振器１０１は、入出力端子Ｐ１とグランド端子ＧＮＤとの経路に共振回路のコンデンサが配置されているため、直流電流が流れる経路が無い。そのため、直流カット用のコンデンサが不要であり、直流電流の流れない複合ＬＣ共振器を簡素な回路で構成でき、低損失化、小型化が図れる。また、第２キャパシタＣｓ、第１インダクタＬ１および第２インダクタＬ２からなる直列ＬＣ共振回路ＳＲの共振周波数付近に減衰極が生じる。
【００３２】
図３（Ａ）は複合ＬＣ共振器１０１の周波数特性を示す図、図３（Ｂ）は比較例としてのＬＣ共振器の周波数特性を示す図である。比較例のＬＣ共振器は、図２において第２キャパシタＣｓを設けずに、単一のインダクタを構成し、このインダクタとキャパシタＣｐとで並列ＬＣ共振回路が構成されたものである。図３（Ａ）（Ｂ）は、共振器を二端子間にシャント接続した二端子対回路におけるＳパラメータS11,S21の周波数特性図であり、曲線Ｉは挿入損失(S21)の特性、曲線Ｒは反射損失(S11)の特性である。
【００３３】
図３（Ａ）と図３（Ｂ）を比較すれば明らかなように、本実施形態の複合ＬＣ共振器によれば、図３（Ａ）に表れているように、減衰極周波数ｆ１で減衰極が生じる。この減衰極は、図２に示した、第２キャパシタＣｓ、第１インダクタＬ１および第２インダクタＬ２からなる直列ＬＣ共振回路ＳＲの共振によるものである。そのため、第２キャパシタＣｓの値を定めることによって減衰極周波数ｆ１を設定することができる。また、中心周波数ｆｏ付近の通過帯域より高域側の遮断域の減衰が急峻である。これは、図２に示した第２キャパシタＣｓを設けたことによる、並列ＬＣ共振回路ＰＲの共振周波数の上昇を、第１キャパシタＣｐのキャパシタンスの増大によって補償した結果である。第２キャパシタＣｓが無い構成に比べ、第２キャパシタＣｓを設けるとともに、第１キャパシタＣｐのキャパシタンスを例えば約２倍にすることで、高周波域での減衰特性が向上する。
【００３４】
《第２の実施形態》
第２の実施形態では帯域通過フィルタについて示す。図４は帯域通過フィルタ２０１の回路図である。図４に示す帯域通過フィルタ２０１は、２つの複合ＬＣ共振器１０１Ａ，１０１Ｂおよび結合用キャパシタＣｃを備えている。２つの複合ＬＣ共振器１０１Ａ，１０１Ｂは、共振器結合用素子である結合用キャパシタＣｃを介して結合されている。複合ＬＣ共振器１０１Ａ，１０１Ｂの並列共振回路としての共振周波数は等しい。
【００３５】
複合ＬＣ共振器１０１Ａ，１０１Ｂの構成は、第１の実施形態で図２に示した回路と同じである。
【００３６】
図５は帯域通過フィルタ２０１の外観斜視図である。帯域通過フィルタ２０１は積層体に構成されている。積層体の側面を経由して第１主面Ｓ１から第２主面Ｓ２にかけて、入出力端子Ｐ１，Ｐ２、グランド端子ＧＮＤが形成されている。この帯域通過フィルタ２０１の外形サイズは、例えば１．６×０．８×０．６ｍｍである。
【００３７】
図６は帯域通過フィルタ２０１の分解斜視図である。積層体は絶縁体層１０ａ〜１０ｍを積層して形成したものである。これら複数の絶縁体層のうち所定の絶縁体層には主面に沿って平板電極が形成されている。また、これら複数の絶縁体層のうち所定の絶縁体層には層方向に貫通するビア電極が形成されている。なお、絶縁体層として例えば低温焼結型のガラスセラミックスのグリーンシートを使用し、それらを積層圧着して焼成することにより積層体を形成してもよいし、樹脂多層基板としてもよい。
【００３８】
絶縁体層１０ｍの下面には入出力端子Ｐ１，Ｐ２およびグランド端子ＧＮＤが形成されている。絶縁体層１０ｂにはグランド電極Ｇ１が形成されている。グランド電極Ｇ１は積層体の２つの側面に形成された側面グランド電極を介してグランド端子ＧＮＤに接続される（図５参照）。絶縁体層１０ｃには第１キャパシタ電極Ｅｐ１，Ｅｐ２が形成されている。第１キャパシタ電極Ｅｐ１，Ｅｐ２と入出力端子Ｐ１，Ｐ２とは積層体の側面に形成された入出力端子電極を介して接続される（図５参照）。これら第１キャパシタ電極Ｅｐ１，Ｅｐ２とグランド電極Ｇ１とで第１キャパシタＣｐ１，Ｃｐ２が構成される。
【００３９】
絶縁体層１０ｊには第２キャパシタの第１電極Ｅｓａ１，Ｅｓａ２が形成されている。絶縁体層１０ｉには第２キャパシタの第２電極Ｅｓｃ１，Ｅｓｃ２が形成されている。絶縁体層１０ｋには第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｂ２が形成されている。これら第２キャパシタの第１電極Ｅｓａ１および第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｃ１によって第２キャパシタＣｓ１が構成され、第２キャパシタの第１電極Ｅｓａ２および第２キャパシタの第２電極Ｅｓｂ２，Ｅｓｃ２によって第２キャパシタＣｓ２が構成される。
【００４０】
絶縁体層１０ｄには結合用キャパシタ電極Ｅｃａ、絶縁体層１０ｅには結合用キャパシタ電極Ｅｃｃ１，Ｅｃｃ２、絶縁体層１０ｆには結合用キャパシタ電極Ｅｃｂがそれぞれ形成されている。これら結合用キャパシタ電極によって結合用キャパシタＣｃが構成される。
【００４１】
絶縁体層１０ｃ〜１０ｉにはビア電極Ｖ１１，Ｖ１２が形成されている。また、絶縁体層１０ｂ〜１０ｊにはビア電極Ｖ２１，Ｖ２２が形成されている。ビア電極Ｖ１１，Ｖ１２の第１端は第１キャパシタ電極Ｅｐ１，Ｅｐ２にそれぞれ導通し、ビア電極Ｖ１１，Ｖ１２の第２端は第２キャパシタの第１電極Ｅｓａ１，Ｅｓａ２にそれぞれ導通する。また、ビア電極Ｖ２１，Ｖ２２の第１端はグランド電極Ｇ１に導通し、ビア電極Ｖ２１，Ｖ２２の第２端は第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｂ２にそれぞれ導通する。上記ビア電極Ｖ１１，Ｖ１２は第１インダクタＬ１１，Ｌ１２を構成し、ビア電極Ｖ２１，Ｖ２２は第２インダクタＬ２１，Ｌ２２を構成する。
【００４２】
上記ビア電極Ｖ１１，Ｖ２１を一部に含む矩形状ループの面（ループ面）と、ビア電極Ｖ１２，Ｖ２２を一部に含む矩形状ループの面（ループ面）とは非平行であるとともに、ビア電極Ｖ２１とＶ２２はそれぞれ離間して配置されている。そのため、複合ＬＣ共振器１０１Ａと１０１Ｂとの磁界結合は弱い。したがって、図４に示したように、複合ＬＣ共振器１０１Ａ，１０１Ｂは主に結合用キャパシタＣｃを介して容量結合する。なお、積層体の短辺側から内部を透視した場合に、第１インダクタを構成するビア電極と、第２インダクタを構成するビア電極と、これらビア電極が繋がる平板電極とで矩形状のループに見える。すなわち、ビア電極Ｖ１１，Ｖ２１、第１キャパシタ電極Ｅｐ１、グランド電極Ｇ１、第２キャパシタの第１電極Ｅｓａ１、および第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｃ１で矩形状のループが形成される。同様に、ビア電極Ｖ１２，Ｖ２２、第１キャパシタ電極Ｅｐ２、グランド電極Ｇ１、第２キャパシタの第１電極Ｅｓａ２、および第２キャパシタの第２電極Ｅｓｂ２，Ｅｓｃ２で矩形状のループが形成される。これら矩形状のループが本明細書に記載の「矩形状ループ」であり、矩形状ループが形成する面が「ループ面」である。
【００４３】
グランド電極Ｇ１が積層体の第１主面側に配置されていて、また、第２主面側に第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｂ２が形成されていて、このグランド電極Ｇ１と第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｂ２との間に４つのインダクタ（Ｌ１１，Ｌ２１，Ｌ１２，Ｌ２２）および４つのキャパシタ（Ｃｐ１，Ｃｓ１，Ｃｐ２，Ｃｓ２）による共振回路が配置されるので、これらの共振回路はグランド電極Ｇ１および第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｂ２でシールドされる。そのため、フィルタの外部からのノイズ等によるフィルタ特性の変動を抑制することができる。
【００４４】
図７は上記帯域通過フィルタ２０１の周波数特性を示す図である。この図は、帯域通過フィルタ２０１の２つの入出力端子Ｐ１−Ｐ２間におけるＳパラメータS11,S21の周波数特性図である。
【００４５】
図７において、曲線Ｉは挿入損失(S21)であり、曲線Ｒは反射損失(S11)であり、中心周波数ｆｏを中心とする通過帯域が表れている。この中心周波数ｆｏは、図４に示した、複合ＬＣ共振器１０１Ａ，１０１Ｂの並列共振周波数である。また、減衰極周波数ｆ１で減衰極が生じている。この減衰極は、図４に示した、第２キャパシタＣｓ１、第１インダクタＬ１１および第２インダクタＬ２１からなる直列ＬＣ共振回路の共振および、第２キャパシタＣｓ２、第１インダクタＬ１２および第２インダクタＬ２２からなる直列ＬＣ共振回路の共振によるものである。
【００４６】
図８（Ａ）（Ｂ）（Ｃ）は、図４に示した回路において、第２キャパシタＣｓ１，Ｃｓ２に対する第１キャパシタＣｐ１，Ｃｐ２の容量比を変化させたときの、フィルタ特性を示す図である。この容量比をCp/Csで表すと、図８（Ａ）はCp/Cs=1.00、図８（Ｂ）はCp/Cs=1.08、図８（Ｃ）はCp/Cs=1.43、であるときの実測による特性である。ここで、第１キャパシタＣｐ１，Ｃｐ２および第２キャパシタＣｓ１，Ｃｓ２の総面積を一定として比較した。図８（Ａ）（Ｂ）（Ｃ）から明らかなように、第２キャパシタに対する第１キャパシタの容量比が大きくなるほど、通過帯域の中心周波数ｆｏおよび減衰極周波数ｆ１は上昇する。また、第２キャパシタに対する第１キャパシタの容量比が大きくなるほど、通過帯域の中心周波数ｆｏと減衰極周波数ｆ１との周波数差は小さくなる。
【００４７】
中心周波数ｆｏと減衰極周波数ｆ１との差をΔｆで表すと、Cp/Cs=1.00のとき、Δｆ＝499MHz、Cp/Cs=1.08のとき、Δｆ＝444MHz、Cp/Cs=1.43のとき、Δｆ＝403MHzである。また、中心周波数における挿入損失は、Cp/Cs=1.00のとき1.55dB、Cp/Cs=1.08のとき1.73dB、Cp/Cs=1.43のとき1.78dBである。
【００４８】
このようにして、第２キャパシタに対する第１キャパシタの容量比によって、通過帯域より低域周波数側の遮断帯域において減衰特性を定めることができる。
【００４９】
《第３の実施形態》
図９は第３の実施形態に係る帯域通過フィルタの回路図である。図９に示す帯域通過フィルタ２０２は、２つの複合ＬＣ共振器１０１Ａ，１０１Ｂおよびこの２つの共振器を結合させる結合回路を備えている。複合ＬＣ共振器１０１Ａ，１０１Ｂの構成は図２に示した回路と同じである。
【００５０】
上記結合回路は、結合用インダクタＬｃとこれに並列接続された結合用キャパシタＣｃを含む並列ＬＣ共振回路、および直列接続されたキャパシタＣｃ１，Ｃｃ２を備えている。
【００５１】
後に示すように、キャパシタＣｃ１，Ｃｃ２は浮遊容量によるキャパシタである。キャパシタＣｃ１，Ｃｃ２によって、入出力端子Ｐ１−Ｐ２間はＤＣ的に分離される。
【００５２】
図１０は帯域通過フィルタ２０２の外観斜視図である。帯域通過フィルタ２０２は積層体に構成されている。積層体の側面を経由して第１主面Ｓ１から第２主面Ｓ２にかけて、入出力端子Ｐ１，Ｐ２、グランド端子ＧＮＤが形成されている。この帯域通過フィルタ２０２の外形サイズは、例えば１．６×０．８×０．６ｍｍである。
【００５３】
図１１は帯域通過フィルタ２０２の分解斜視図である。積層体は絶縁体層１０ａ〜１０ｎを積層して形成したものである。これら複数の絶縁体層のうち所定の絶縁体層には主面に沿って平板電極が形成されている。また、これら複数の絶縁体層のうち所定の絶縁体層には層方向に貫通するビア電極が形成されている。
【００５４】
絶縁体層１０ｎの下面には入出力端子Ｐ１，Ｐ２およびグランド端子ＧＮＤが形成されている。絶縁体層１０ｂにはグランド電極Ｇ１が形成されている。グランド電極Ｇ１は積層体の２つの側面に形成された側面グランド電極を介してグランド端子ＧＮＤに接続される（図１０参照）。絶縁体層１０ｃには第１キャパシタ電極Ｅｐ１，Ｅｐ２が形成されている。第１キャパシタ電極Ｅｐ１，Ｅｐ２と入出力端子Ｐ１，Ｐ２とは積層体の側面に形成された入出力端子電極を介して接続される（図１０参照）。これら第１キャパシタ電極Ｅｐ１，Ｅｐ２とグランド電極Ｇ１とで第１キャパシタＣｐ１，Ｃｐ２が構成される。
【００５５】
絶縁体層１０ｋには第２キャパシタの第１電極Ｅｓａ１，Ｅｓａ２が形成されている。絶縁体層１０ｊには第２キャパシタの第２電極Ｅｓｃ１，Ｅｓｃ２が形成されている。絶縁体層１０ｍには第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｂ２が形成されている。第２キャパシタの第１電極Ｅｓａ１および第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｃ１によって第２キャパシタＣｓ１が構成され、第２キャパシタの第１電極Ｅｓａ２および第２キャパシタの第２電極Ｅｓｂ２，Ｅｓｃ２によって第２キャパシタＣｓ２が構成される。
【００５６】
絶縁体層１０ｆ，１０ｇ，１０ｈには結合用キャパシタ電極Ｅｃａ，Ｅｃｃ，Ｅｃｂがそれぞれ形成されている。これら結合用キャパシタ電極によって結合用キャパシタＣｃが構成される。
【００５７】
絶縁体層１０ｅには線状電極ＥＬｃが形成されている。絶縁体層１０ｅ〜１０ｇにはビア電極ＶＬｃ２が形成されていて、絶縁体層１０ｅ，１０ｆにはビア電極ＶＬｃ１が形成されている。上記線状電極ＥＬｃおよびビア電極ＶＬｃ１，ＶＬｃ２によって結合用インダクタＬｃが構成される。
【００５８】
絶縁体層１０ｃ〜１０ｊにはビア電極Ｖ１１，Ｖ１２が形成されている。また、絶縁体層１０ｂ〜１０ｋにはビア電極Ｖ２１，Ｖ２２が形成されている。ビア電極Ｖ１１，Ｖ１２の第１端は第１キャパシタ電極Ｅｐ１，Ｅｐ２にそれぞれ導通し、ビア電極Ｖ１１，Ｖ１２の第２端は第２キャパシタの第１電極Ｅｓａ１，Ｅｓａ２にそれぞれ導通する。また、ビア電極Ｖ２１，Ｖ２２の第１端はグランド電極Ｇ１に導通し、ビア電極Ｖ２１，Ｖ２２の第２端は第２キャパシタの第２電極Ｅｓｂ１，Ｅｓｂ２にそれぞれ導通する。上記ビア電極Ｖ１１，Ｖ１２は第１インダクタＬ１１，Ｌ１２を構成し、ビア電極Ｖ２１，Ｖ２２は第２インダクタＬ２１，Ｌ２２を構成する。
【００５９】
図１１に表れているように、結合用インダクタ用のビア電極ＶＬｃ１は、積層体の長辺側の側面から透視したとき、第１インダクタを構成するビア電極Ｖ１１と第２インダクタを構成するビア電極Ｖ２１との間に配置されている。また、結合用インダクタのビア電極ＶＬｃ２は、積層体の長辺方向から透視したとき、第１インダクタを構成するビア電極Ｖ１２と第２インダクタを構成するビア電極Ｖ２２との間に配置されている。一方、結合用インダクタの磁界の強さは線状電極ＥＬｃの磁界が支配的である。線状電極ＥＬｃの磁界の方向とビア電極Ｖ１１，Ｖ１２およびビア電極Ｖ２１，Ｖ２２が発生する磁界の方向とは直交しているので、結合用インダクタＬｃは第１インダクタおよび第２インダクタとの磁界結合が弱い状態で配置される。
【００６０】
また、上記結合用キャパシタＣｃおよび結合用インダクタＬｃによる並列ＬＣ共振回路は、複合ＬＣ共振器１０１Ａ，１０１Ｂとは直流的には接続されていない。したがって、帯域通過フィルタの等価回路としては、図９に示したように、結合用キャパシタ電極Ｅｃｂと第２キャパシタ電極との間で発生するキャパシタＣｃ１，Ｃｃ２を介して、複合ＬＣ共振器１０１Ａ，１０１Ｂの間に結合用並列ＬＣ回路が接続された回路で表すことができる。
【００６１】
図９に示したキャパシタＣｃ１は、結合回路の並列ＬＣ共振回路を構成する電極（線状電極ＥＬｃ、ビア電極ＶＬｃ１，ＶＬｃ２、およびキャパシタ電極Ｅｃａ，Ｅｃｃ，Ｅｃｂ）と、それらに隣接する電極（ビア電極Ｖ１１，Ｖ２１、第１キャパシタ電極Ｅｐ１、第２キャパシタの第１電極Ｅｓａ１等）との間に生じる浮遊容量である。同様に、キャパシタＣｃ２は、上記並列ＬＣ共振回路を構成する電極と、それらに隣接する電極（ビア電極Ｖ１２，Ｖ２２、第１キャパシタ電極Ｅｐ２、第２キャパシタの第１電極Ｅｓａ２等）との間に生じる浮遊容量である。
【００６２】
なお、ビア電極Ｖ１１，Ｖ２１とビア電極ＶＬｃ１との位置関係、およびビア電極Ｖ１２，Ｖ２２とビア電極ＶＬｃ２との位置関係を変えることによって、１段目の複合ＬＣ共振器１０１ＡのインダクタＬ１１，Ｌ２１と結合用インダクタＬｃとの結合調整、および２段目の複合ＬＣ共振器１０１ＢのインダクタＬ１２，Ｌ２２と結合用インダクタＬｃとの結合調整が可能である。このことで、結合用インダクタを介する２段の複合ＬＣ共振器の結合に応じてフィルタ特性を設定することも可能である。
【００６３】
なお、上記結合用の並列ＬＣ共振回路は、複合ＬＣ共振器１０１Ａ，１０１Ｂの形成領域に影響を与えない位置に形成されるので、積層体のサイズを大きくすることなく、結合量の調整を行うことができる。
【００６４】
図１２は上記帯域通過フィルタ２０２の周波数特性を示す図である。この図は、帯域通過フィルタ２０２の２つの入出力端子Ｐ１−Ｐ２間におけるＳパラメータS11,S21の周波数特性図である。
【００６５】
図１２において、曲線Ｉは挿入損失(S21)、曲線Ｒは反射損失(S11)であり、減衰極周波数ｆ１，ｆ２でそれぞれ減衰極が生じている。減衰極周波数ｆ１の減衰極は、図９に示した、第２キャパシタＣｓ１、第１インダクタＬ１１および第２インダクタＬ２１からなる直列ＬＣ共振回路の共振によるもの、さらには、第２キャパシタＣｓ２、第１インダクタＬ１２および第２インダクタＬ２２からなる直列ＬＣ共振回路の共振によるものである。減衰極周波数ｆ２の減衰極は、図９に示した結合用インダクタＬｃおよびこれに並列接続された結合用キャパシタＣｃを含む並列ＬＣ共振回路による減衰極である。すなわち、この並列ＬＣ共振回路の共振周波数で減衰する。なお、周波数ｆ３，ｆ４の減衰極は２つの複合ＬＣ共振器１０１Ａ，１０１Ｂが結合することによって生じるものである。
【００６６】
このように、結合回路に並列ＬＣ共振回路を備えることにより、減衰極を生じさせることができ、その周波数を通過帯域近傍の遮断帯域に設定することにより、通過帯域の選択性を急峻にすることができる。また、図１２に示すように、上記直列ＬＣ共振回路による減衰極周波数ｆ１の減衰極が通過帯域の低周波数側の近傍に生じる場合に、上記結合回路の並列ＬＣ回路による減衰極周波数ｆ２の減衰極を通過帯域の高周波数側の近傍に生じるように定めることで、通過帯域の両側の選択性を急峻にすることができる。
【００６７】
なお、以上に示した幾つかの帯域通過フィルタでは、２つの複合ＬＣ共振器を備えた例を示したが、３つ以上の複合ＬＣ共振器を順次結合させた帯域通過フィルタを同様に構成することもできる。また、ビア電極としては絶縁体層にビアホールを形成し、その内部に導電性ペーストを充填したものや、ビアホール表面に電極を形成したものが挙げられる。また、層間接続用としての金属ピンなどの導電物質を用いても構わない。
【符号の説明】
【００６８】
Ｃｃ…結合用キャパシタ
Ｃｐ，Ｃｐ１，Ｃｐ２…第１キャパシタ
Ｃｓ，Ｃｓ１，Ｃｓ２…第２キャパシタ
Ｅｃａ，Ｅｃｂ，Ｅｃｃ，Ｅｃｃ１，Ｅｃｃ２…結合用キャパシタ電極
ＥＬｃ…線状電極
Ｅｐ，Ｅｐ１，Ｅｐ２…第１キャパシタ電極
Ｅｓａ，Ｅｓａ１，Ｅｓａ２…第２キャパシタの第１電極
Ｅｓｂ，Ｅｓｂ１，Ｅｓｂ２，Ｅｓｃ，Ｅｓｃ１，Ｅｓｃ２…第２キャパシタの第２電極
Ｇ１…グランド電極
ＧＮＤ…グランド端子
Ｌ１，Ｌ１１，Ｌ１２…第１インダクタ
Ｌ２，Ｌ２１，Ｌ２２…第２インダクタ
Ｌｃ…結合用インダクタ
Ｐ１，Ｐ２…入出力端子
ＰＲ…並列ＬＣ共振回路
Ｓ１…第１主面
Ｓ２…第２主面
ＳＲ…直列ＬＣ共振回路
Ｖ１，Ｖ２…ビア電極
Ｖ１１，Ｖ１２，Ｖ２１，Ｖ２２，ＶＬｃ１，ＶＬｃ２…ビア電極
１０…積層体
１０ａ〜１０ｎ…絶縁体層
１０１，１０１Ａ，１０１Ｂ…複合ＬＣ共振器
２０１，２０２…帯域通過フィルタ
【要約】
積層体の第１主面（Ｓ１）側に配置されたグランド電極（Ｇ１）と、グランド電極（Ｇ１）より内層側に配置され、グランド電極（Ｇ１）とともに第１キャパシタ（Ｃｐ）を構成する第１キャパシタ電極（Ｅｐ）と、第２キャパシタの第１電極（Ｅｓａ）と、第２キャパシタの第１電極（Ｅｓａ）とともに第２キャパシタ（Ｃｓ）を構成する、第２キャパシタの第２電極（Ｅｓｂ）と、第１端が第１キャパシタ電極（Ｅｐ）に導通し、第２端が第２キャパシタの第１電極（Ｅｓａ）に導通して第１インダクタ（Ｌ１）を構成するビア電極（Ｖ１）と、第１端が第２キャパシタの第２電極（Ｅｓｂ）に導通し、第２端が前記グランド電極に導通して第２インダクタ（Ｌ２）を構成するビア電極（Ｖ２）と、を備える。これにより、通過帯域外に減衰極を設けることができ、シールド機能を内蔵し、且つＱ値の高いインダクタを備えて小型・低背化を可能とする。【図１】
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【図２】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図３】
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