(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体素子の終端領域において、炭化珪素の半導体層に反応性イオンエッチングによりリセスを形成する工程と、
前記半導体層の前記リセスを含む領域にイオン注入を行い不純物領域を形成する工程と、
前記リセスの内部の前記イオン注入で形成された前記不純物領域を含む前記半導体層の表面を熱酸化することで、当該半導体層の表面に０．０５μｍ以上、１０μｍ以下の厚さの酸化層を形成する工程と、
前記酸化層を除去する工程とを備える
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記酸化層を除去する工程は、前記酸化層が形成された前記半導体層の表面をウェットエッチングすることにより行われる
請求項１記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記酸化層を除去する工程は、前記酸化層が形成された前記半導体層の表面をドライエッチングすることにより行われる
請求項１記載の炭化珪素半導体装置の製造方法。
【請求項４】
炭化珪素半導体素子の終端領域において、炭化珪素の半導体層に反応性イオンエッチングによりリセスを形成する工程と、
前記半導体層の前記リセスを含む領域にイオン注入を行い不純物領域を形成する工程と、
前記リセスの内部を含む前記半導体層の表面に、前記リセスを形成する工程でできたノッチの部分で厚くなるようにフォトレジストを塗布して硬化させる工程と、
前記フォトレジストが形成された前記半導体層の表面を、前記フォトレジストを除去しつつ、反応性イオンエッチングする工程とを備える
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
前記リセスを形成する工程は、
前記半導体層上に前記リセスの形成領域を開口したレジストパターンを形成する工程と、
前記レジストパターンをマスクとする反応性イオンエッチングにより前記リセスを形成する工程とを含み、
前記レジストパターンの側壁と前記半導体層の表面とが成す角は８０度〜９０度であり、
前記反応性イオンエッチングのＤＣバイアス電圧は３００Ｖ以上である
請求項１から請求項４のいずれか一項記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記リセスを形成する工程において、当該リセスの底端部に、深さが０．０２μｍ以上で先端部の曲率半径が０．０３μ未満のノッチが形成される
請求項１から請求項５のいずれか一項記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関し、特に半導体素子の終端構造の形成技術に関するものである。
【背景技術】
【０００２】
高耐電圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかしＳｉＣ半導体装置には、多くの解決すべき課題が残されている。その一つは、半導体素子の終端部（例えばショットキー障壁ダイオードのショットキー電極の端部や、ｐｎダイオードやＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のｐｎ接合の端部）における電界集中より半導体装置の耐電圧特性が低下する問題である。
【０００３】
半導体素子の終端部に生じる電界を緩和する終端構造の代表例としては、ガードリング構造や、ＪＴＥ（Junction Termination Extension）構造、ＦＬＲ（Field Limiting Ring）構造等がある。これらはいずれも半導体素子を囲むように形成される不純物領域である。一般に、ＪＴＥ構造は表面電界を低減する目的で設けられ、半導体素子の終端部から外へ向けて段階的に不純物濃度が低くなる構造を有している。これに対し、ＦＬＲ構造は、同じ濃度の複数の不純物領域から成る。
【０００４】
例えば下記の特許文献１には、ガードリングとＪＴＥとを組み合わせた終端構造が開示されている。特許文献１の終端構造は、ガードリングの外側に、当該ガードリングよりも不純物濃度を低くしたＪＴＥが配設された構造である。また特許文献１では、ガードリングおよびＪＴＥを、半導体層表面に設けたリセスの下に形成することにより、電界集中が生じ易いガードリングおよびＪＴＥの底端部と半導体層表面との距離を長くし、半導体層表面の電界を更に緩和させる技術が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開第２００９／１１６４４４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般にガードリングは、半導体素子の耐電圧性能を確実なものとするために比較的高い不純物濃度で形成される。このため半導体素子に高電圧が印加されたときは、ガードリングの不純物領域内では空乏層の伸びが少なく、強い電界が発生しやすい状況になる。特許文献１のようにガードリングがリセスの下に形成されている場合、そのリセスの底端部に強い電界が発生しやすい。
【０００７】
さらに本発明者らは、リセス形成のエッチングにおいて、リセスの底端部に先の尖ったノッチ（切り欠き）が形成されると、その部分の電界が特に強くなることを見出した。そしてリセス底端部のノッチの形成を防止すべく種々のエッチング条件を検討した。検討の結果、エッチング速度を低くすればノッチは小さくなる傾向にあったが、ＳｉＣはＳｉに比べて硬度が高いため、ＳｉＣ半導体素子の形成にあたって実用的なエッチング速度を保ちつつ、ノッチの発生を抑えることは困難であった。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、リセス底部に形成された不純物領域を含む終端構造の形成において、リセスの底端部に発生したノッチを除去あるいは緩やかな形状にすることが可能な炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の局面に係る炭化珪素半導体装置の製造方法は、炭化珪素半導体素子の終端領域において、炭化珪素の半導体層に反応性イオンエッチングによりリセスを形成する工程と、前記半導体層の前記リセスを含む領域にイオン注入を行い不純物領域を形成する工程と、前記リセスの内部の前記イオン注入で形成された前記不純物領域を含む前記半導体層の表面を熱酸化することで、当該半導体層の表面に０．０５μｍ以上、１０μｍ以下の厚さの酸化層を形成する工程と、前記酸化層を除去する工程とを備えるものである。
【００１０】
本発明の第２の局面に係る炭化珪素半導体装置の製造方法は、炭化珪素半導体素子の終端領域において、炭化珪素の半導体層に反応性イオンエッチングによりリセスを形成する工程と、前記半導体層の前記リセスを含む領域にイオン注入を行い不純物領域を形成する工程と、前記リセスの内部を含む前記半導体層の表面に、前記リセスを形成する工程でできたノッチの部分で厚くなるようにフォトレジストを塗布して硬化させる工程と、前記フォトレジストが形成された前記半導体層の表面を、前記フォトレジストを除去しつつ、反応性イオンエッチングする工程とを備えるものである。
【発明の効果】
【００１２】
本発明の第１および第２の局面に係る炭化珪素半導体装置の製造方法によれば、リセスを形成する工程において当該リセスの底端部にノッチが発生しても、その後の工程によりそのノッチを除去あるいは小曲率化することができる。従って、リセス底端部に強い電界が発生することを抑制でき、炭化珪素半導体装置の耐電圧性能を向上できる。
【００１３】
本発明の第３の局面に係る炭化珪素半導体装置によれば、不純物領域がリセスの底端部の下で局所的に深く形成されているので、その部分の電界集中を緩和でき、炭化珪素半導体装置の耐電圧性能が向上する。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る半導体装置の終端領域の構成図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図４】実施の形態２に係る半導体装置の製造方法を示す工程図である。
【図５】実施の形態３に係る半導体装置の製造方法を示す工程図である。
【図６】実施の形態４に係る半導体装置の製造方法を示す工程図である。
【図７】実施の形態４に係る半導体装置の終端構造の構成を示す図である。
【図８】実施の形態５に係る半導体装置の終端構造の構成を示す図である。
【発明を実施するための形態】
【００１５】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置の終端領域の構成図である。ここではその一例として、炭化珪素（ＳｉＣ）半導体を用いて形成したショットキーバリアダイオードの端部に、終端構造としてガードリングを配設した構成を示している。
【００１６】
当該半導体装置は、ｎ型のＳｉＣ基板１とその上にエピタキシャル成長させたｎ型のＳｉＣドリフト層２とから成るエピタキシャル基板を用いて形成されている。ＳｉＣドリフト層２の上面には、当該ＳｉＣドリフト層２とショットキー接続するアノード電極３が配設される。アノード電極３の上には、配線を接続するためのパッド電極４が形成される。
【００１７】
ＳｉＣ基板１の下面には、当該ＳｉＣ基板１とオーミック接続するカソード電極４が配設される。また当該半導体装置の上面は、パッド電極４上が開口された保護膜８（例えばポリイミド）が形成される。
【００１８】
図１のように、ＳｉＣドリフト層２の表面部分におけるアノード電極３の端部下を含む領域には、アノード電極３の端部下での電界集中を抑制するための、ｐ型の不純物領域であるガードリング６が形成されている。ガードリング６は、ＳｉＣドリフト層２に形成されたリセス７の底部に形成されており、アノード電極３の端部はリセス７内まで延在している。この構造により、ガードリング６の底端部とＳｉＣドリフト層２の表面との距離が長くなるので、ＳｉＣドリフト層２の表面部分における電界が緩和される。
【００１９】
ガードリング６はリセス７の底部のみならずその内壁部分にも形成されている。これにより、ガードリング６の縦断面積が大きくなり、ガードリング６の底端部での電界集中が一層緩和される。
【００２０】
以下、本実施の形態に係る半導体装置の製造方法について説明する。先に述べたように本発明はリセス７の底端部に発生するノッチに関するものであるので、本明細書では主にリセス７の形成手法について説明し、その各工程図では図１に点線で囲んだリセス端部１０の部分を拡大して示している。
【００２１】
はじめに、不純物濃度が比較的高いｎ型（ｎ+型）のＳｉＣ基板１を用意し、その上にエピタキシャル成長によりｎ型のＳｉＣドリフト層２を形成する。ここではＳｉＣ基板１として、面方位が（０００１）である４Ｈポリタイプのものを使用した。
【００２２】
続いて、以下の手順によりＳｉＣドリフト層２の上面にリセス７を形成する。図２はリセス７の形成工程図である。
【００２３】
まずＳｉＣドリフト層２上に、ガードリング６の形成領域が開口するようにパターニングされたフォトレジスト９を形成する（図２（ａ））。そしてフォトレジスト９をマスクにして、反応性ガスにＳＦ6を用いた反応性イオンエッチング（ＲＩＥ）を行い、ＳｉＣドリフト層２の上面にリセス７を形成する（図２（ｂ））。このときリセス７の底端部にノッチ１１が現れる。ＲＩＥのエッチングイオンがリセス７のコーナー部分に集中しやすいことや、同部分にＲＩＥに伴う電気的バイアスが加わったことがその原因と推定される。
【００２４】
本実施の形態では、リセス７の深さはＳｉＣドリフト層２の表面から０．３μｍとした。この工程で形成するリセス７の深さは０．３μｍに限られないが、０．５μｍ以下が好ましい。０．５μｍより深いとノッチ１１の形状の再現性が不安定となる。
【００２５】
なお、必要なマスクパターン数を抑えるために、フォトレジスト９にアライメントマークのパターンも含ませ、リセス７を形成するＲＩＥによって同時にアライメントマークをＳｉＣドリフト層２に形成してもよい。その場合、リセス７の深さは０．０３μｍ以上が好ましい。これよりも浅いと、アライメントマークの視認性が悪く、マスクパターンの位置合わせが困難になるからである。
【００２６】
続いて、フォトレジスト９をマスクに用いてアルミニウム（Ａｌ）等のｐ型不純物のイオン注入を行い、ｐ型の不純物領域であるガードリング６を形成する（図２（ｃ））。そしてフォトレジスト９を除去する（図２（ｄ））。
【００２７】
本実施の形態では、フォトレジスト９として、当該フォトレジスト９の側壁とＳｉＣドリフト層２の表面とが成す角が４５度以上、８０度未満のものを用いた。また、ＲＩＥのＤＣバイアス電圧は０Ｖ以上、３００Ｖ未満とし、リセス７を形成するＲＩＥのエッチング速度を、実用的な速さを保てる範囲で遅くして、できる限りノッチ１１が浅くなるようにした。リセス７の断面形状を電子顕微鏡を用いて観察すると、リセス７の底端部に現れたノッチ１１の深さは０．０１μｍであり、その先端部分の曲率半径は約０．０３μｍと先鋭であった。このように尖ったノッチ１１の先端が、リセス７の底端部における高電界を生じさせ、半導体装置の耐電圧低下の要因となる。
【００２８】
次に、リセス７に対し以下の処理を行う。図３はその工程図である。
【００２９】
リセス７の内部を含むＳｉＣドリフト層２の表面を熱酸化し、厚さ０．１μｍ程度の酸化層１２を形成する（図３（ａ））。熱酸化処理の温度は１１５０℃とした。図３（ａ）に示す点線は、酸化層１２形成前のリセス７およびノッチ１１の形状を示している。ＳｉＣドリフト層２は酸化されるときに体積が膨張するため、酸化層１２はノッチ１１を埋めるように形成され、またノッチ１１内に形成される酸化層１２の底面は、リセス７形成直後のノッチ１１（点線）の先端よりも緩やかな形状となる。
【００３０】
続いて、フッ酸などを用いたウェットエッチングにより酸化層１２を除去する。すると上記のような緩やかな形状のノッチ１１がリセス７の底端部に残ることになる（図３（ｂ））。酸化層１２除去後のノッチ１１の断面形状を電子顕微鏡を用いて観察すると、曲率半径が０．１３μｍの窪みとなっていた。
【００３１】
図示は省略するが、その後、ＳｉＣドリフト層２の上面にアノード電極３およびパッド電極４および保護膜８を形成し、ＳｉＣ基板１の底面にカソード電極５を形成する。それにより、図１に示したショットキーバリアダイオードの構成が得られる。
【００３２】
本発明者らは、図３の熱酸化処理を行わずに形成した従来のダイオード（ノッチ１１は図２（ｄ）如く尖っている）と、図３の熱酸化処理を施して形成した本発明に係るダイオード（ノッチ１１は図３（ｂ）の如くなだらかな形状である）それぞれの耐電圧試験を行い、両者の耐電圧性能を比較した。その結果、従来のダイオードの耐電圧値が４５０Ｖであったのに対し、本発明に係るダイオードの耐電圧値は７３０Ｖとなり、ノッチ１１の曲率半径を大きく（つまり曲率を小さく）することによって耐電圧性能が大幅に改善されることが確認できた。
【００３３】
このように本実施の形態によれば、リセス７の底端部のノッチ１１の形状を緩やかにできるため、その部分に発生する電界の強度を抑制でき、半導体装置の耐電圧を向上させることができる。
【００３４】
なお、図３（ａ）の工程で形成する酸化層１２の厚さは、０．０５μｍ以上、１０μｍ以下が好適である。また酸化層１２除去後のリセス７の底端部の曲率（ノッチ１１の曲率）は、形成する酸化層１２の厚みにより調節できるが、その曲率半径は０．０５μｍ以上、１０μｍ以下が好適である。
【００３５】
＜実施の形態２＞
実施の形態１では、ノッチ１１の曲率を小さくする手法を示したが、実施の形態２ではノッチ１１を除去する手法を示す。以下、本実施の形態に係る半導体装置の製造方法を説明する。
【００３６】
まず実施の形態１と同様の手順により、ＳｉＣドリフト層２にリセス７およびガードリング６を形成する。この状態では、図２（ｄ）に示したようにリセス７の底端部に先鋭なノッチ１１が現れる。さらに実施の形態１と同様に、リセス７の内部を含むＳｉＣドリフト層２の表面を熱酸化し、酸化層１２を形成する（図４（ａ））。図４（ａ）に示す点線は、酸化層１２形成前のリセス７およびノッチ１１の形状を示している。
【００３７】
その後、実施の形態１では酸化層１２を除去するためにウェットエッチングを行ったが、本実施の形態ではドライエッチングを行う。ここではドライエッチングとして、ＳＦ6ガスを用いた反応性イオンエッチング（ＲＩＥ）を行った。ＳｉＣドリフト層２は酸化されるときに体積が膨張するため、酸化層１２はノッチ１１を埋めるように形成され、その部分は他の部分よりも酸化層１２が厚くなっている。そのためＲＩＥを進めると、図４（ｂ）のようにリセス７の底面およびＳｉＣドリフト層２の上面が先に酸化層１２から露出し、ノッチ１１の内部のみに酸化層１２が残存する状態となる。
【００３８】
ＲＩＥによるエッチング速度は、被エッチング材量によって異なるが、ＳＦ6ガスを用いたＲＩＥにおいてｎ型ＳｉＣであるＳｉＣドリフト層２と、ｐ型ＳｉＣであるガードリング６とではほぼ同じエッチング速度である。一方、ＳｉＯ2を主成分とする酸化層１２のエッチング速度は、ＳｉＣドリフト層２およびガードリング６のエッチング速度よりも遅い。
【００３９】
従って図４（ｂ）の状態からさらにＲＩＥを進めると、ノッチ１１内の酸化層１２よりもリセス７の底面およびＳｉＣドリフト層２の上面が速くエッチングされる。そのためノッチ１１内の酸化層１２が除去されたときには、図４（ｃ）のようにリセス７の底端部からノッチ１１が消え、リセス７の底端部は滑らかな曲面となっている。
【００４０】
本実施の形態によれば、リセス７の底端部のノッチ１１が除去されるため、その部分に発生する電界の強度を、実施の形態１よりもさらに抑制でき、半導体装置の耐電圧を向上させることができる。
【００４１】
なおＣＦ4ガスやＣＨＦ3ガス等を用いたＲＩＥでは、ＳｉＣよりもＳｉＯ2の方がエッチング速度が高くなる。よって酸化層１２のＲＩＥにそれらのガスとＳＦ6との混合ガスを用い、その混合比によってＳｉＣとＳｉＯ2のエッチング速度の差を調整できる。これを利用して、ＲＩＥ処理後（図４（ｃ））におけるリセス７の底端部の形状や曲率を制御することが可能である。
【００４２】
また、図４（ａ）の工程で形成する酸化層１２の厚さは、０．０５μｍ以上、１０μｍ以下が好適である。また酸化層１２除去後のリセス７の底端部の曲率半径は０．０５μｍ以上、１０μｍ以下が好適である。
【００４３】
＜実施の形態３＞
実施の形態３ではノッチ１１を除去する他の手法を示す。以下、本実施の形態に係る半導体装置の製造方法を説明する。
【００４４】
まず実施の形態１と同様の手順により、ＳｉＣドリフト層２にリセス７およびガードリング６を形成する。この状態では、図２（ｄ）に示したようにリセス７の底端部に先鋭なノッチ１１が現れる。
【００４５】
続いて、リセス７の内部を含むＳｉＣドリフト層２の表面にフォトレジスト１３を塗布する（図５（ａ））。ここではフォトレジスト１３の厚さ０．３μｍだけ塗布した。このときフォトレジスト１３はリセス７に充填されるが、リセス７上部のフォトレジスト１３の表面は表面張力のため滑らかな曲面になる。よってノッチ１１上では他の部分よりもフォトレジスト１３は厚くなる。
【００４６】
そしてフォトレジスト１３を硬化させ、その表面をドライエッチングする。ここではドライエッチングとして、エッチングガスにＳＦ6とＣＨＦ3の混合ガスを用いたＲＩＥを行った。上記のようにフォトレジスト１３はノッチ１１の部分で厚くなっているため、ＲＩＥを進めると、図５（ｂ）のようにリセス７の底面およびＳｉＣドリフト層２の上面が先にフォトレジスト１３から露出し、ノッチ１１の内部のみにフォトレジスト１３が残存する状態となる。
【００４７】
従って図５（ｂ）の状態からさらにＲＩＥを進めると、ノッチ１１の内壁がフォトレジスト１３で保護されつつ、リセス７の底面およびＳｉＣドリフト層２の上面がエッチングされる。そのためノッチ１１内のフォトレジスト１３が除去されたときには、図５（ｃ）のようにリセス７の底端部からノッチ１１が消え、リセス７の底端部は滑らかな曲面となっている。なお、図５（ａ）に示す点線は、図５（ｂ）の状態におけるノッチ１１とフォトレジスト１３の形状を示している。
【００４８】
本実施の形態によれば、リセス７の底端部のノッチ１１が除去されるため、その部分に発生する電界の強度を、実施の形態１よりもさらに抑制でき、半導体装置の耐電圧を向上させることができる。
【００４９】
なお、図５（ａ）の工程で塗布するフォトレジスト１３の厚さは、０．０５μｍ以上、１０μｍ以下が好適である。またフォトレジスト１３除去後のリセス７の底端部の曲率半径は０．０５μｍ以上、１０μｍ以下が好適である。
【００５０】
＜実施の形態４＞
実施の形態１では、リセス７を形成するＲＩＥのエッチング速度を実用的な速さを保てる範囲で遅くして、ノッチ１１の深さを０．０１μｍ程度に抑え、ノッチ１１の小曲率化を容易に行えるようにした。実施の形態４ではそれとは逆に、リセス７の底端部により深いノッチ１１を形成することによって半導体装置の耐圧向上を図る技術を提案する。
【００５１】
図６は、本実施の形態におけるリセス７の形成工程図である。まずＳｉＣドリフト層２上に、ガードリング６の形成領域が開口するようにパターニングされたフォトレジスト９を形成する（図６（ａ））。本実施の形態では、フォトレジスト９として、実施の形態１に比べて側壁垂直性の高いものを用いる。具体的には、フォトレジスト９として、フォトレジスト９の側壁とＳｉＣドリフト層２の上面との成す角が８０度以上、９０度未満となるものを用いる。
【００５２】
そしてフォトレジスト９をマスクにして、反応性ガスにＳＦ6を用いた反応性イオンエッチング（ＲＩＥ）を行い、ＳｉＣドリフト層２の上面にリセス７を形成する（図６（ｂ））。本実施の形態では、ＲＩＥを行う際のＤＣバイアス電圧を高くする。当該ＣＤバイアス電圧は、３００Ｖ以上が好ましいが、１０００Ｖを超えるとＳｉＣドリフト層２の表面に荒れが生じるため、３００Ｖ以上、１０００Ｖ以下とする。
【００５３】
その結果、エッチングイオンがリセス７のコーナー部により集中するため、リセス７の底端部に現れるノッチ１１はより深くなり、その先端の形状はより先鋭になる。電子顕微鏡を用いて観察すると、ノッチ１１の深さは０．０７μｍであった。またノッチ１１の先端部の近傍には、エッチングイオンが集中したことにより、ＳｉＣの結晶欠陥（不図示）が生じる。本実施の形態では、このとき形成されるノッチ１１は、深さが０．０２μｍ以上、１０μｍ以下であり、先端部の曲率半径が０．００１μｍ以上、０．０３μｍ未満となる。
【００５４】
続いて、フォトレジスト９をマスクに用いてＡｌ等のｐ型不純物のイオン注入を行い、ガードリング６を形成する（図６（ｃ））。本実施の形態では、ノッチ１１が深く形成されており、且つ、その先端部の近傍に結晶欠陥が生じているため、ノッチ１１の近傍ではｐ型不純物が他の部分よりも深く注入される。従って図６（ｃ）に示すように、ガードリング６はリセス７の端部下方で局所的に厚く（深く）形成される。
【００５５】
そしてフォトレジスト９を除去した後（図６（ｄ））、実施の形態１で図３を用いて説明した手法により、ノッチ１１の小曲率化を行う。その結果、図７の如く、ガードリング６の端部が厚く（深く）、且つ、リセス７の底端部のノッチ１１が緩やかな形状となった終端構造を得ることができる。
【００５６】
一般に、ガードリング６の底端部には強い電界が発生しやすいが、その部分が厚く形成されることによって、その部分の電界が緩和される効果が得られる。従って、本実施の形態では、実施の形態１よりもリセス７の底端部に発生する電界を低減され、半導体装置の耐電圧特性をさらに向上させることができる。
【００５７】
＜実施の形態５＞
実施の形態４では、ノッチ１１を深く形成した後、実施の形態１の手法によりその曲率を小さくする例を示したが、実施の形態４は、実施の形態２，３に対しても適用可能である。すなわち、ノッチ１１を深く形成した後、実施の形態２又は３の手法により、それを除去してもよい。
【００５８】
その結果、図８の如く、ガードリング６の端部が厚く（深く）、且つ、リセス７の底端部が滑らかな曲面となった終端構造が得られる。これにより、実施の形態２，３よりもリセス７の底端部に発生する電界は低減され、半導体装置の耐電圧特性をさらに向上させることができる。
【００５９】
＜実施の形態６＞
以上の各実施の形態においては、半導体素子としてショットキーバリアダイオードを例示したが、本発明はＭＯＳＦＥＴ等の終端構造に対しても適用可能である。また終端構造としてガードリングを例示したが、リセス底部に形成された不純物領域を含む終端構造、例えばＪＴＥ構造、ＦＬＲ構造あるいはＪＴＥとガードリングとの組み合わせ構造などに広く適用できる。
【００６０】
また各実施の形態では、ノッチ１１の加工処理（小曲率化または除去）の前にガードリング６の形成を行うように説明したが、実施の形態１〜３においては、ノッチ１１の加工処理後にガードリング６を形成してもよい。
【符号の説明】
【００６１】
１  ＳｉＣ基板、２  ＳｉＣドリフト層、３  アノード電極、４  パッド電極、５  カソード電極、６  ガードリング、７  リセス、８  保護膜、９  フォトレジスト、１０  リセス端部、１１  ノッチ、１２  酸化層、１３  フォトレジスト。
【図１】
0005687078.tif 000002
【図２】
0005687078.tif 000003
【図３】
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【図４】
0005687078.tif 000005
【図５】
0005687078.tif 000006
【図６】
0005687078.tif 000007
【図７】
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【図８】
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