(57)【特許請求の範囲】
【請求項１】
回路基板の面上に設けられたはんだマスクの第１の開口部であって、前記面まで延在しない第１の開口部を形成するステップと、
前記面まで延在する、はんだマスクの第２の開口部を、前記はんだマスクに形成するステップと、
を含み、
前記第１及び第２の開口部は、前記はんだマスクの第１の部分及び第２の部分をマスキングするステップと、前記第１及び第２の部分を未硬化のまま残すように前記はんだマスクを第１の光線量で露光するステップと、前記はんだマスクの前記第２の部分をマスキングする一方で、前記第１の部分をマスキングしないステップと、前記第１の部分のうち前記面に近接した領域を未硬化のまま残すように、前記はんだマスクの前記第１の部分を前記第１の光線量より小さい第２の光線量で露光するステップと、前記第１及び第２の開口部を形成するように前記はんだマスクを現像するステップとを含む、フォトリソグラフィを用いたパターン形成によって形成され、
前記はんだマスクは光活性化合物を含む、
製造方法。
【請求項２】
前記面は導体を含み、前記第２の開口部は、前記導体の少なくとも一部を露出する、請求項１に記載の製造方法。
【請求項３】
アンダーフィルの一部が前記第１の開口部内に突出するように、前記アンダーフィルを前記はんだマスク上に設けるステップを含む、請求項１に記載の製造方法。
【請求項４】
テーパー状の側壁を有する前記第１及び第２の開口部を形成するステップを含む、請求項１に記載の製造方法。
【請求項５】
前記第１及び第２の開口部は、コンピュータ可読媒体に記憶された命令を用いて形成されている、請求項１に記載の製造方法。
【請求項６】
半導体チップを前記回路基板に連結させるステップを含む、請求項１に記載の製造方法。
【請求項７】
前記回路基板はチップパッケージ基板を含む、請求項６に記載の製造方法。
【請求項８】
半導体チップを、回路基板の面であって、光活性化合物と、前記面まで延在しない第１の開口部と、前記面まで延在する第２の開口部とを有するはんだマスクを含む面に連結するステップと、
前記半導体チップと前記はんだマスクとの間に、一部が前記第１の開口部内に突出しているアンダーフィルを設けるステップと、
を含み、
前記第１及び第２の開口部は、前記はんだマスクの第１の部分及び第２の部分をマスキングするステップと、前記第１及び第２の部分を未硬化のまま残すように前記はんだマスクを第１の光線量で露光するステップと、前記はんだマスクの前記第２の部分をマスキングする一方で、前記第１の部分をマスキングしないステップと、前記第１の部分のうち前記面に近接した領域を未硬化のまま残すように、前記はんだマスクの前記第１の部分を前記第１の光線量より小さい第２の光線量で露光するステップと、前記第１及び第２の開口部を形成するように前記はんだマスクを現像するステップとによる、フォトリソグラフィを用いたパターン形成によって形成され、
前記はんだマスクは光活性化合物を含む、
製造方法。
【請求項９】
前記回路基板はチップパッケージ基板を含む、請求項８に記載の製造方法。
【請求項１０】
回路基板の面上に設けられたはんだマスクの第１の開口部であって、前記面まで延在しない第１の開口部を形成するステップと、
前記面まで延在する、はんだマスクの第２の開口部を、前記はんだマスクに形成するステップと、
を含み、
前記第１及び第２の開口部を形成するステップは、前記はんだマスクの第１の部分及び第２の部分をマスキングするステップと、前記第１及び第２の部分を未硬化のまま残すように前記はんだマスクを第１の光線量で露光するステップと、前記はんだマスクの前記第２の部分をマスキングする一方で、前記第１の部分をマスキングしないステップと、前記第１の部分のうち前記面に近接した領域を未硬化のまま残すように、前記はんだマスクの前記第１の部分を前記第１の光線量より小さい第２の光線量で露光するステップと、前記第１及び第２の開口部を形成するように前記はんだマスクを現像するステップとによる、フォトリソグラフィを用いて前記第１及び第２の開口部をパターン形成するステップを含み、
前記はんだマスクは光活性化合物を含む、
製造方法。
【請求項１１】
回路基板の面上に設けられたはんだマスクの第１の開口部であって、前記面まで延在しない第１の開口部を形成するステップと、
前記面まで延在する第２の開口部を、前記はんだマスクに形成するステップと、
を含み、
前記第１及び第２の開口部は、第１の横寸法を有する第１の不透明構造と、第２の横寸法を有する第２の不透明構造とを備えたマスクを用いて、前記はんだマスクの第１及び第２の部分をマスキングするステップと、露光した部分を硬化するように前記はんだマスクを放射線で露光するステップであって、前記面に近接した領域を硬化する一方で、前記第１の部分のうち前記マスクに近接した領域を未硬化のまま残すように、前記はんだマスク内で光が相互作用するのを可能にするように、前記第１の横寸法が選択されるステップと、前記第１及び第２の開口部を形成するように前記はんだマスクを現像するステップとを含む、フォトリソグラフィを用いたパターン形成によって形成され、
前記はんだマスクは光活性化合物を含む、
製造方法。
【請求項１２】
半導体チップを回路基板の面に連結させるステップであって、前記面は、光活性化合物と、前記面まで延在しない第１の開口部と、前記面まで延在する第２の開口部とを有するはんだマスクを含むステップと、
前記半導体チップと前記はんだマスクとの間に、一部が前記第１の開口部内に突出しているアンダーフィルを設けるステップと、
を含み、
前記第１及び第２の開口部は、第１の横寸法を有する第１の不透明構造と、第２の横寸法を有する第２の不透明構造とを備えたマスクを用いて、前記はんだマスクの第１及び第２の部分をマスキングするステップと、露光していない部分を硬化するように前記はんだマスクを放射光で露光するステップであって、前記面に近接した硬化領域を残す一方で、領域を未硬化のまま残すように、前記はんだマスク内で前記放射光が相互作用するのを可能にするように、前記第１の横寸法が選択されるステップと、前記第１及び第２の開口部を形成するように前記はんだマスクを現像するステップとによる、フォトリソグラフィを用いたパターン形成によって形成される、
製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、半導体処理に関し、さらに詳細には、半導体チップ回路基板又は基板アンダーフィルのアンカー構造、及びその製造方法に関する。
【背景技術】
【０００２】
フリップチップ実装スキームは、半導体チップを、半導体チップパッケージ基板などの回路基板に実装するために数十年間用いられてきた。多くの従来のフリップチップの変型において、複数のはんだ接合は、半導体チップの入出力（Ｉ／Ｏ）部と、回路基板の対応するＩ／Ｏ部との間に設けられている。従来の処理の１つにおいて、はんだバンプは、所定のＩ／Ｏ部または半導体チップのパッドに冶金学的に接合されており、いわゆる予備はんだは、回路基板の対応Ｉ／Ｏ部位に冶金学的に接合されている。その後、はんだバンプ及び予備はんだは、近接するように配置され、はんだバンプ及び予備はんだの一方又は両方をリフローで接合する加熱処理にさらされることによって、必要なはんだ接合が設けられる。
【０００３】
フリップチップはんだ接合は、熱膨張率（ＣＴＥ）の不一致、延性の相違及び回路基板の反りなどの様々な原因による機械的ストレスにさらされることもある。このようなストレスは、上述した従来のはんだ接合を、曲げモーメントにさらし得る。その影響は、ストレスが、金型縁部や隅部に近いところで最高となり、金型中央部に近接するほど減少する傾向を有するように、やや方向性がある。
【０００４】
アンダーフィル材料は、ＣＴＥの不一致の影響を減少させるために、通常、チップと下層のパッケージ基板との間に設けられており、さらに詳細には、チップとパッケージ基板上のはんだレジスト層との間に設けられる。アンダーフィルでさえも、はんだ接合のように曲げモーメントにさらされることがある。曲げモーメントが層間剥離を起こすぐらい深刻である場合、又はアンダーフィルのはんだマスクへの接合が局部的に弱い場合には、層間剥離が生じうる。アンダーフィルの層間剥離は、はんだ接合内にひび割れを形成させるおそれがあり、最終的にはデバイスの故障につながる。
【０００５】
従来の設計の１つでは、半導体チップ上にポリイミド層を使用し、半導体チップの最外部の表面付近に位置付けられた種々の導体構造を保護する。開口部がポリイミド層内に形成され、下層の金属構造に至る。付加的な開口部が、半導体チップに延在するポリイミド層内に形成される。これらの付加的な孔は、アンダーフィル材料がアンダーフィルの層間剥離を阻止するためのアンカースポットとしての役割を果たす。しかしながら、付加的な孔は、ポリイミド層を、エッチマスクとして不適切なものにしてしまう。
【０００６】
本発明は、上記の不利益による１つ以上の影響を克服し、又は減少させることに関する。
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明の実施形態の態様によれば、基板の面上に配置されたはんだマスクに第１の開口部を形成するステップを含む製造方法が提供される。第１の開口部は、前記面まで延在しない。第２の開口部は、前記面まで延在する前記はんだマスクに形成される。
【０００８】
本発明の実施形態の他の態様によれば、半導体チップを基板の面に連結させるステップを含む製造方法が提供される。前記面は、当該面まで延在しない第１の開口部を有するはんだマスクを含む。アンダーフィルは、前記半導体チップと前記はんだマスクとの間に設けられる。前記アンダーフィルの一部は、前記第１の開口部に突出している。
【０００９】
本発明の実施形態の他の態様によれば、面を有する基板を含む装置が提供される。はんだマスクは前記面上に存在する。前記はんだマスクは、前記面まで延在しない第１の開口部を含む。
【００１０】
本発明の上記及び他の利点は、以下の詳細な説明を読み、図面を参照することにより明らかになるであろう。
【図面の簡単な説明】
【００１１】
【図１】フリップチップが基板に実装された半導体チップを含む半導体チップデバイスの例示的な実施形態の透視図である。
【図２】断面２−２に沿う図１の断面図である。
【図３】図２の一部拡大図である。
【図４】断面４−４に沿う図３の断面図である。
【図５】図４と同様の断面図であって、半導体チップデバイスの代替の例示的な実施形態を示す図である。
【図６】はんだマスクを塗布した後の例示的な基板又は回路基板のごく一部を示す断面図である。
【図７】例示的なフォトリソグラフィを用いた露光を受けているはんだマスクを示す、図６と同様の断面図である。
【図８】例示的なリソグラフィマスクの一部の平面図である。
【図９】はんだマスク内に種々の開口部を生じさせるためのフォトリソグラフィを用いた現像を示す、図７と同様の断面図である。
【図１０】フリップチップの実装及びアンダーフィルの塗布を示す断面図である。
【図１１】はんだマスクを塗布した後の例示的な基板又は回路基板のごく一部を示す図であって、はんだマスク内の種々の開口部のレーザー穿孔を示す断面図である。
【図１２】はんだマスクを塗布した後の例示的な基板又は回路基板のごく一部を示す図であって、第１のフォトリソグラフィを用いた露光を示す断面図である。
【図１３】第２のフォトリソグラフィを用いた露光を受けているはんだマスクを示す、図１２と同様の断面図である。
【図１４】代替のフォトリソグラフィを用いた露光を受けている例示的な半導体チップのごく一部を示す、図１２と同様の断面図である。
【図１５】図１４の一部拡大図である。
【図１６】電子デバイス内における例示的な半導体チップデバイスの実装を示す透視図である。
【発明を実施するための形態】
【００１２】
半導体チップを受容可能な基板又は回路基板の種々の実施形態が本明細書に開示される。１つの実施例は、はんだマスクの全体の深さを通して延在しない１つ以上の開口部を備えたはんだマスクを含む。開口部は、アンダーフィル材料が突出して、機械的な連結を形成し、アンダーフィル層間剥離を阻止するための位置を提供する。付加的な詳細は、以下に説明される。
【００１３】
下記の図面において、同一要素が２つ以上の図面に現れる場合には、参照番号は概して繰り返される。図面を参照すると、特に図１において、回路基板であってもよい基板２０に実装された半導体チップ１５を含む半導体チップデバイス１０の例示的な実施形態の透視図が示されている。アンダーフィル材料２５は、半導体チップ１５と回路基板２０との間に配置されており、半導体チップ１５と、とりわけ回路基板２０との間の熱膨張率の不一致に関連する歪み速度の相違問題の緩和を助けるようになっている。破線３０で表されるアンダーフィル２５の一部は、半導体チップ１５の外周を辿る点状に見え得る。回路基板２０は、別の回路基板（図１には示されない）などの別の電子デバイスに実装されており、図示されたボールグリッドアレイ３５などの入出力スキームによって、当該別の電子デバイスと電気的に接合されてもよい。随意に、ランドグリッドアレイ、ピングリッドアレイ又は他の接合構造が、所望により用いられてもよい。
【００１４】
半導体チップデバイス１０の付加的な詳細は、断面２−２に沿う図１の断面図である図２を参照して理解され得る。半導体チップ１５は、図示されるように回路基板２０上に実装され、複数のはんだ接合４０によって回路基板２０と電気的に接続されたフリップチップであってもよい。はんだ接合４０は、半導体チップ１５の下面４５が回路板２０の上表面５０より隆起していて間隙５５を残すぐらいの高さを有する。アンダーフィル材料２５は、間隙５５を充填するだけでなく、半導体チップ１５の両縁部６０及び６５（及び各縁部６０，６５と直交するが図示されない半導体チップ１５の縁部）からやや横方向に突出している。アンダーフィル２５は、シリカ充填剤を有する又は有さないエポキシ樹脂やフェノール樹脂などの周知のエポキシ材料から構成されてもよい。２つの例として、Ｎａｍｉｃｓから入手可能なタイプ８４３７−２及びＢＤが挙げられる。ボールグリッドアレイ３５は、回路基板２０の下面７０から下方に突出しており、複数のはんだボール７５から構成されている。メタライゼーション層などの複数の相互接続構造、ビア及び他のタイプの構造（図示されない）は、はんだボール７５を、はんだ接合４０に電気的に接続する。
【００１５】
図２において、破線の長円形８０で囲まれた部分は、図３の拡大図で示されており、回路基板２０及びアンダーフィル２５の所定の特性を示すために用いられるであろう。その背景から、ここで図３に注意を向ける。破線の長円形８０の位置によっては、半導体チップ１５の縁部６０も、回路基板２０のごく一部と同様に見え得ることに留意されたい。半導体チップ１５は、ビアなどを相互接続させるメタライゼーション層などの多くのレベルの相互接続構造を含んでもよい。これらの導体構造のうちのいくつかが示されている。特に、バンプパッド８５と、２つのメタライゼーション配線９０，９５とが示される。はんだ接合４０の１つの端部は、導体パッド８５に冶金学的に接合されている。導体パッド８５は、接着層と、はんだ障壁層と、はんだ水和層又ははんだめっき層とから構成され得る任意のアンダーバンプメタライゼーション構造を含んでもよい。導体パッド８５と、配線９０，９５とは、銅、銀、ニッケル、プラチナ、金、アルミニウム、パラジウム、又はこれらの合金若しくは薄板などの種々の導体から構成されてもよい。
【００１６】
導体構造８５，９０，９５は、付加的な処理の前の物理的な損傷や汚染から導体構造８５，９０，９５を保護する目的のパッシベーション構造１００で被膜されてもよい。例示的な材料は、二酸化ケイ素、窒化ケイ素、ポリイミド、又はこれらの薄板などを含む。パッシベーション構造１００は、柔軟保護層を提供するように設計される任意の高分子層１０５で被膜されてもよく、高分子層１０５は、ポリイミド、ベンゾシクロブテンなどの様々な材料から構成されてもよい。はんだ接合４０の上端部は、高分子層１０５及びパッシベーション構造１００の各々の開口部１０７，１０９を通して突出する。はんだ接合４０の他端部は、回路基板２０の導体パッド１１０に冶金学的に接続されている。導体パッド１１０は、上述の材料と同一のタイプの材料で構成されてもよい。導体パッド１１０に接続された回路基板２０内には、ビアなどのメタライゼーション構造及び相互接続構造の多くの層が存在してもよいし、これらとほぼ同様の所望の他のものが存在してもよい。これらの導体構造は、図３には示されていない。はんだ接合４０は、はんだバンプ及び予備はんだのリフローされた組み合わせから構成されてもよい。任意に、予備はんだは、はんだ構造の単一又は他のタイプを選んで除外されてもよい。また、はんだと銅の柱状構造を用いることが可能である。
【００１７】
はんだマスク１１５は、回路基板２０の面１１７上に配置されている。はんだ接合４０の下端部は、はんだマスク１１５内の開口部１１９を通して突出しており、導体パッド１１０に冶金学的に接合されている。はんだマスク１１５は、例えば、Ｔａｉｙｏ  Ｉｎｋ  Ｍｆｇ．Ｃｏ．，Ｌｔｄ．によって製造されたＰＳＲ−４０００  ＡＵＳ７０３、又はＨｉｔａｃｈｉ  Ｃｈｅｍｉｃａｌ  Ｃｏ．，Ｌｔｄ．によって製造されたＳＲ７０００などの、はんだマスク製作に適した様々な材料から構成されてもよい。任意に、種々のエポキシなどの他の材料又はポリイミドなどの高分子化合物が用いられてもよい。
【００１８】
はんだマスク１１５は、はんだ接合４０が所望でない領域に短絡しないように、回路基板２０の一部を選択的にマスクするような役割を果たすだけでなく、アンダーフィル２５の層間剥離を阻止する構造を含む。具体的には、はんだマスク１１５には、複数の開口部１２５，１３０，１３５，１４０が設けられており、各開口部１２５，１３０，１３５，１４０は、アンダーフィル２５の突起１４１，１４３，１４５，１４７と連動してもよい。突起１４１，１４３，１４５，１４７は、アンダーフィル２５とはんだマスク１１５との間の接着接合のための大きな表面積と、はんだマスク１１５からのアンダーフィル２５の層間剥離を阻止するための機械的な関連との両方を提供する。例えば開口部１２５，１３０及び突起１４１，１４３などの、いくつかの開口部及びアンダーフィルの突起は、はんだ接合４０に近接して配置されている。例えば開口部１３５，１４０と突起１４５，１４７などの、他の開口部及びアンダーフィルの他の突起は、半導体チップ１５の縁部６０又はその外に配置されてもよく、アンダーフィル２５用のアンカーとしての役割を果たすだけでなく、表面張力によって、塗布中のアンダーフィル２５の横方向の前進を抑える方法も提供する。
【００１９】
開口部１２５，１３０，１３５，１４０の数と構成は大幅に変更してもよいことを理解すべきである。これに関して、断面４−４に沿う図３の断面図である図４を参照する。開口部１２５，１３０，１３５，１４０と、アンダーフィル２５の突起１４１，１４３，１４５，１４７が示されていることに留意されたい。アンダーフィルの突起１４１，１４３は、はんだ接合４０を取り囲む。付加的な開口部１４９，１５０は、はんだマスク１１５内に形成されており、アンダーフィル突起１５１，１５３を収容しており、はんだ接合４０を、開口部１２５，１３０及び突起１４１，１４３とは異なる線に沿って取り囲む。このような開口部及びアンダーフィル突起（図４には示されていない）と同様のものが、いくつか又は全てのはんだ接合４０の周囲に配置されてもよい。開口部１３５，１４０及びアンダーフィル突起１４５，１４７は、半導体チップの外周３０を辿る多数の同様の開口部の単に一部であってもよい。開口部１３５は円形であってもよく、それに隣接する開口部もフットプリントが円形であってもよい一方、開口部１４０は、隣接する開口部のように、概して八角形のフットプリントを有してもよいことに留意されたい。しかしながら、当業者は、本願に開示された開口部の何れも、事実上、いかなる形状を有していてもよいことを理解するであろう。
【００２０】
この例示的な実施形態において、はんだ接合４０は、いくらかの横寸法ｘ１を有してもよく、開口部１２５，１３０，１４９，１５０は、いくらかの横寸法ｘ２を有してもよく、ｘ２は、本例示的な実施形態において、ｘ１より大幅に小さくてもよい。横寸法ｘ１，ｘ２は、深さによって異なってもよい。しかしながら、横寸法ｘ１，ｘ２の相対関係は、設計の裁量に依存する。例示的な実施形態において、寸法ｘ１は約８０μｍであってもよく、寸法ｘ２は約１５μｍであってもよい。例えば開口部１３５，１４０などの、半導体チップ１５の外周３０の外部の開口部は、様々な横寸法を有してもよいし、所望であれば寸法ｘ１より小さくてもよい。ここで、半導体チップの外周３０を辿る開口部１３５，１４０は２つの行である。しかしながら、当業者は、１つ以上の行及び開口部１３５，１４０などが多種多様に配置されてもよいことを理解するであろう。
【００２１】
上述したように、はんだマスクの開口部と、アンダーフィルのアンカーとは、様々な形状で形成されてもよい。図５は、図４と同様の断面図であるが、はんだマスク１１５′の代替の実施形態の図である。はんだマスク１１５′のごく一部のみが示されている。はんだマスク１１５′は、本明細書の他の部分で開示されるような構成を有してもよい。しかしながら、ここで、はんだマスク１１５′は、一般的な方形のフットプリントを有する、複数の開口部１２５′，１３０′，１４９′，１５０′及び対応するアンダーフィル突起１４１′，１４３′，１５１′，１５３′を有してもよく、各開口部及び各アンダーフィル突起は、はんだ接合４０の周囲に配置されてもよいし、上述したようにアンダーフィル２５に関するアンカー部としての役割を果たしてもよい。更に、開口部１２５′，１３０′，１４９′，１５０′の数、空間的位置決め及びフットプリントは、多種多様であってもよい。
【００２２】
はんだマスク１１５を製作するための例示的な方法が、図６，７，８，９を参照して理解され得る。先ず、図３に示される回路基板２０のごく一部の断面図であって、処理の予備段階の図である図６を参照する。ここで、導体パッド１１０と、関連するメタライゼーション構造（図示せず）とが形成されてもよいし、はんだマスク１１５が回路基板２０の表面１１７に塗布されてもよい。はんだマスク１１５は、スピンコーティング又は他の塗布技術により塗布されてもよい。スピンコーティングの後に、熱硬化が行われてもよい。以下にさらに詳細に説明すると、図３に示す種々の開口部１２５，１３０，１３５，１４０は、様々な方法ではんだマスク１１５に形成されてもよい。この例示的な実施形態において、はんだマスク１１５には、光活性化合物が注入されていてもよく、所望の開口部を形成するためにフォトリソグラフィ工程が行われてもよい。
【００２３】
図７に示すように、適切なリソグラフィマスク１７５は、はんだマスク１１５の上に配置され、放射線１８０による露光が行われてもよい。マスク１７５は、はんだマスク１１５に設けられた非接触フォトマスクであってもよい。マスク１７５は、完全に不透明又は半透明の複数の構造が上部にパターン形成された透明板１８５を含む。リソグラフィ処理の技術的な達成点は、開口部を、はんだマスク１１５の全深さの、導体パッド１１０まで延在する位置１９０に形成し、同時に、開口部を、はんだマスク１１５の全深さまでは届かず回路基板２０の表面１１７までは延在しない位置１９５，２００，２０５，２１０に形成することにある。クロム又は他の典型的なリソグラフィマスクで構成された不透明な構造２１５又はレチクル構造は、適切なフットプリントによって、はんだマスク１１５の一部１９０が放射線１８０に露光しないであろう位置に形成されてもよい。一方、他のマスク構造２２０，２２５，２３０，２３５は、入射露光放射線１８０の部分的な透過を可能にする材料で構成されるか、又はそのような構造的特性を有するように形成されてもよい。このように、露光放射線１８０は、減衰するが阻止されないため、はんだマスク１１５の全深さまではいかない位置１９５，２００，２０５，２１０での露光となる。半透過性構造２３０，２３５は、図３に示される開口部１２５，１３０のフットプリントを有利に有し、半透過性構造２２０および２２５は、例えば、図３，４に示される開口１３５，１４０のフットプリントを有利に有する。
【００２４】
半透過性構造のいくつかの例示的な実施形態は、図８を参照することにより理解されてもよい。図８は、不透明な構造２１５と、半透過性構造２２５，２３０とを透過性板１８５上に含むマスク１７５の一部の平面図である。ここで、半透過性の部分２２５は、所望のフットプリントに密集した複数の円柱構造２３２から構成されてもよい。円柱構造２３２は、入射放射線１８０を減衰させる。半透過性部分２３０は、複数の開口部２３４を有する網配置から構成されてもよい。網及び開口部２３４は、入射放射線１８０を減衰させる。もちろん、半透過性構造２２５，２３０に関して用いられ得る構造的特性のタイプ及び本明細書に開示された他のタイプは、多数存在する。任意に、部分的に透過性の塗装膜（図示せず）が用いられてもよいし、減衰材料（図示せず）が透過性板１８５内に注入されてもよい。
【００２５】
露光の後にマスク１７５が除去され、はんだマスク１１５が適切な現像剤溶液内で現像され、図９に示される部分的な深さの開口部１２５，１３０，１３５，１４０と全深さの開口部１１９とが形成されてもよい。はんだマスク１１５が、約１０〜２０μｍの厚さであって、ＰＳＲ−４０００から構成されている例示的な実施形態において、約５〜１０秒間で約１３０Ｍジュール／ｃｍ３の広域帯光が用いられてもよい。様々な現像剤が用いられてもよい。ある例示的な実施形態において、約４８％のシクロヘキサン、約６０％のシクロペンタン、及び約１％メタノールの混合物が用いられてもよい。開口部１２５，１３０，１３５，１４０の何れか又は全てが、アンカーを促進させるためにテーパー状の側壁を有してもよいことに留意されたい。例えば、開口部１２５は、深さが増すにつれて外部に向けてテーパー状となり得る側壁２３７を有する。
【００２６】
現像の後に、第２の熱硬化がはんだマスク１１５上で行われる。残りの光活性化合物をはんだマスク１１５内で中和させるために、紫外線による全面曝光が行われてもよい。その後、フリップチップ実装は、形成された開口部１１９，１２５，１３０，１３５，１４０を用いて、本明細書の他の部分で説明されるように進行し得る。
【００２７】
図１０に示されるように、半導体チップ１５は、はんだマスク１１５に形成された開口部１２５，１３０，１３５，１４０を用いて、回路基板２０にフリップチップ実装され、はんだ接合４０によって回路基板２０に接続されてもよい。フリップチップ実装及びはんだ接合４０の形成は、はんだ接合４０の分離片を近接させてリフローを行うことを含んでもよいし、はんだ接合４０の構成によっては、開口部１１９を充填する唯一の片又は他のいくつかの技術を用いてもよい。フリップチップ実装及びリフロー処理の後に、適切な塗布器２４０を用いて、アンダーフィル２５を、半導体チップ１５と、はんだマスク１１５との間の間隙５５に投与してもよく、これにより、間隙５５だけでなく開口部１２５，１３０，１３５，１４０も充填する。上述したように、アンダーフィル２５が半導体チップの縁部６０から横方向に進行するにつれて、開口部１３５，１４０とこれらと同様の他のものは、アンダーフィル２５が縁部６０から付加的に横方向に進行することに対する遅延剤として作用するであろう。適切なアンダーフィルの焼成が投与の後に行われてもよい。
【００２８】
開口部１２５，１３０，１３５，１４０を形成するための別の代替的な例示的方法は、図６の断面図であって、回路基板２０及びはんだマスク１１５のごく一部を示す図である図１１を参照することにより理解され得る。はんだマスク１１５は、本明細書の他の部分で説明された技術を用いて、回路基板２０に塗布されてもよい。しかしながら、ここで、開口部１２５，１３０，１３５，１４０，１１９を形成するために光活性化合物及びフォトリソグラフィを用いる代わりに、レーザー穿孔が用いられてもよい。開口部１１９は、レーザー源２５０からのレーザー放射線２４５を用いて、はんだマスク１１５の全深さまでレーザー穿孔され、下層の導体パッド１１０に届いてもよい。回路基板２０の表面１１７にまで突出しない残りの開口部は、同一のレーザー源２５０及びレーザー放射線２４５を用いる一方、より短い穿孔時間で、レーザー穿孔されてもよい。任意に、低電力のレーザー放射線２６０の出力を有する別のレーザー源２５５を用いて、より浅い開口部１２５，１３０，１３５，１４０を穿孔してもよい。開口部１２５，１３０，１３５，１４０，１１９をレーザー穿孔した後に、デスカム処理が行われるべきである。半導体チップ１５は、デスカム処理の後にフリップチップ実装されてもよく、アンダーフィル２５は、図１０に関連して上述したように投与されてもよい。紫外線領域や緑色帯域のレーザー放射線、二酸化炭素源からのレーザー放射線、又は他の周波数のレーザー放射線が用いられてもよい。
【００２９】
さらに別の代替的な例示的方法において、全深さのはんだマスク開口部を、部分的な深さのはんだマスク開口部と同時に形成するために、二段階のマスキング処理が、はんだマスク内の光活性化合物とともに用いられてもよい。この点について、図７と同様の断面図であって、回路基板２０及びはんだマスク１１５のごく一部を示す図である図１２，１３を参照する。本明細書の他の部分で説明されるように、はんだマスク１１５は、塗布されて、最初に熱硬化されてもよい。この段階で、非接触フォトマス２６５が、はんだマスク１１５上に設けられてもよい。非接触マスク２６５は、透明な基板２７０と、不透明な構造２７５，２８０，２８５，２９０，２９５とを含む。不透明な構造２７５，２８０，２８５，２９５は、図８に示されるように、開口部１３５，１４０，１２５，１３０のそれぞれに関連するフットプリントを有利に有する。不透明な構造２９０は、図８に示される開口部１１９に関連するフットプリントを有する。不透明な構造２７５，２８０，２８５，２９０，２９５用にクロムなどが用いられてもよく、いくつかの種類のガラス又は他の適切な材料が、基板２７０用に用いられてもよい。任意に、フォトリソグラフィマスクは、はんだマスク１１５上に形成されてもよく、周知の技術により、リソグラフィを用いてパターン形成されてもよい。その後、はんだマスク１１５のマスキングされていない部分を露出させ、それらが後続の現像溶液内で溶けないようにするために、露光処理が行われる。マスク２６５は、露光の後に除去されてもよいし、又は、マスクがレジストから構成されている場合には、灰化によって剥ぎ取られてもよいし、剥離用溶剤などで剥ぎ取られてもよい。適切な露光パラメータは、厚さや構成などのはんだマスク１１５の特徴に依存するだろう。はんだマスク１１５が、約１０〜２０μｍの厚さでＰＳＲ−４０００から構成されている例示的な実施形態において、約５〜１０秒間で約１３０Ｍジュール／ｃｍ３の広域帯光が用いられてもよい。露光の後に、破線のボックス３０５，３１０，３１５，３２０，３２５により概略的に表された未露光の部分が、はんだマスク１１５に残存する。未露光の部分３０５，３１０，３１５，３２０，３２５は、現像剤溶液内において完全に可溶性のままである。非接触マスク２６５が除去され、この時点ではんだマスク１１５が適切な現像剤溶液内で現像されると、開口部は、回路板２０の表面１１７まで延在する破線のボックス３０５，３１０，３１５，３２０，３２５の位置で形成されるだろう。下層のパッド１１０は、はんだ接続を形成するために露出されなければならないため、全深さの溶解は、はんだマスク１１５の部分に関する技術的な目標を破線のボックス３２０の近くに残すが、破線のボックス３０５，３１０，３１５，３２５により例示されたはんだマスク１１５の部分に関する場合には当てはまらない。したがって、図１３に示されるように、第２の露光は、不透明な構造２９０を介して、導体パッド１１０と連携して未露光部分３２０を遮断する一方で、未露光部分３０５，３１０，３１５，３２５が設けられる位置では遮断しない第２の非接触マスク３３０を用いて行われる。その代わり、露光放射線３００の量���、予め完全に未露光である部分３０５が、部分的に光硬化された上部分３３０と、未露光及び未硬化領域３３２とに分岐してしまうぐらいまで低下する。部分的に光硬化された部分３３０は、適切な現像剤溶液における溶解に対して半耐性のみを持つようになる。予め未露光である部分３１０，３１５，３２５は、同様に、部分的に光硬化された部分３３５，３３７，３３９と、未露光及び未硬化領域３４１，３４３，３４５とに分岐する。技術的な目標は、はんだマスクが溶解するが回路基板２０の表面１１７にまでは完全に溶解しないように、部分的に光硬化された部分３３５，３３７，３３９の近くではんだマスク１１５の溶解速度を劇的に遅くすることにある。第２の露光は、同一の一般的なパラメータを用いて行われてもよいが、約６５Ｍジュール／ｃｍ３の量で行われる。非接触マスク３３０が除去され、はんだマスク１１５が適切な現像剤溶液にさらされ、図２及び図９に示される開口部１１９，１２５，１３０，１３５，１４０が設けられる。図１２に示される領域３３２，３４１，３４３，３４５は、溶解度を切り替えるのに十分な放射線を受け取ってはいないため、現像処理は、図２及び図８に示される開口部１２５，１３０，１３５，１４０を表面１１７にまで突出させない。しかしながら、その領域３２０は未露光のままであるため、現像処理は、導体パッド１１０に近接する表面１１７を完全に貫通しない。様々な現像剤が用いられてもよい。例示的な実施形態において、約４８％のシクロヘキサン、約６０％のシクロペンタン及び約１％のメタノールの混合物が用いられてもよい。
【００３０】
現像の後に、第２の熱硬化がはんだマスク１１５上で行われる。残りの光活性化合物をはんだマスク１１５内で中和させるために、紫外線による全面曝光が行われてもよい。その後、フリップチップ実装は、形成された開口部１１９，１２５，１３０，１３５、１４０を用いて、本明細書の他の部分で説明されるように進行し得る。
【００３１】
さらに、別の代替的な例示的方法において、全深さのはんだマスク開口部と、全深さまではいかないはんだマスク開口部との組み合わせを生じさせるために、マスクフットプリントが用いられてもよい。この点について、図７と同様の断面図であり、回路基板２０及びはんだマスク１１５のごく一部を示す図である図１４を参照する。本明細書の他の部分で説明されるように、はんだマスク１１５が塗布され、最初に熱硬化されてもよい。しかしながら、ここで、リソグラフィマスク３６０は、はんだマスク１１５上に配置されてもよい。リソグラフィマスク３６０上には、図９に示されるように、後に形成される開口部１３５，１４０，１２５，１１７，１３０の所望の位置に従って、マスク構造３７０，３７５，３８０，３８５，３９０が形成され整列している透明板３６５を含む。しかしながら、全深さまではいかない開口部１２５，１３０，１３５，１４０を得るために、マスク構造３７０，３７５，３８０，３９０のフットプリントは、相対的に浅い３９５，３９８，４００，４０３の一部のみが、放射線４０５による露光の後に未露光のままであるぐらいに、十分小さくなってもよい。逆に、不透明な部分３８５は、回路板２０の表面１１７に延在する未露光部分４１０を完全に提供するぐらいに、十分に大きいフットプリントを有してもよい。浅い未露光領域３９５，３９８，４００，４０３の形成機構は、図１４のうち破線のボックス４１５で囲まれた図１４の一部を大幅に拡大した図１５を参照することにより、理解されてもよい。ここで、マスクの不透明な部分３７０と、浅い露光不足領域３９５の形成とに関連した相互作用に焦点を合わせるが、他のこのような領域及び構造が示されるであろう。露光放射線４０５の光子が不透明な部分３７０を通過するため、光線がはんだマスク１１５の底部に向かって収束するように、回折により放射線４０５の経路が屈曲することになり、これにより、相対的に未露光な部分３９５が残るものの、はんだマスク１１５の領域４２０を完全に露光することになる。このように、後続の現像処理によって、露光不足領域３９５は、図９に示すような全深さまではいかない開口部１３５に変わることになるであろう。図１４に示される露光不足部分３９８，４００，４０３を用いて形成される他の開口部１２５，１３０，１４０についても同じことが言えるだろう。
【００３２】
現像の後に、第２の熱硬化がはんだマスク１１５上で行われる。残りの光活性化合物をはんだマスク１１５内で中和させるために、紫外線による全面曝光が行われてもよい。その後、フリップチップ実装は、形成された開口部１１９，１２５，１３０，１３５，１４０（図１９参照）を用いて、本願明細書の他の部分で説明されるように進行し得る。
【００３３】
図１，２を参照して、ここに開示された例示的な実施形態は、半導体チップ１５又は回路基板２０の特別な実装には依存しない。このようにして、半導体チップ１５は、例えば、マイクロプロセッサ、グラフィックプロセッサ、複合マイクロプロセッサ／グラフィックプロセッサ、特定用途向け集積回路、メモリデバイスなどの電子工学で用いられる異なるタイプの多種多様の回路デバイスの何れかであってもよいし、単一又は複数のコアであってもよいし、付加的なダイスで山積みになっていてもよい。さらにまた、半導体チップ１５は、いくつかの論理回路を有する又は有さないインターポーザとして構成され得るだろう。このようにして、用語『チップ』はインターポーザを含み、又はその逆もある。半導体チップ１５は、シリコン又はゲルマニウムなどのバルク半導体から構築されてもよいし、シリコンオンインシュレータ材料などの絶縁体材料上の半導体から構成されてもよいし、他のタイプの材料から構築されてよい。半導体チップ１５は、回路基板２０にフリップチップ実装され、はんだ接合４０又は他の構造により回路基板２０と電気的に接続されてもよい。
【００３４】
回路基板２０は、半導体チップパッケージ基板、回路カード又は、事実上、いかなる他のタイプの印刷回路基板であってもよい。モノリシック構造は、回路基板２０のために用いられ得るが、より多くの典型的な構成は、積み重ね設計を使用するであろう。この点において、回路基板２０は、中央コアから構成されてもよい。中央コア上には、１つ以上のビルドアップ層が形成され、中央コアの下には、付加的な１つ以上のビルドアップ層が形成される。コア自身は、１つ以上の層の積み重ねから構成されてもよい。このような配置に関する１つの例として、単一の層のコアが、二組の二枚の積層の間に重ねられるいわゆる「２−２−２」配置が挙げられる。半導体チップパッケージ基板として実行される場合には、回路基板２０における層の数は、４から１６以上まで変更し得るが、４未満の数の層が用いられてもよい。いわゆる「コアレス」設計が同様に用いられてもよい。回路基板２０の層は、金属相互接続が組み入れられている種々の周知のエポキシなどの絶縁体材料から構成されてもよい。積み上げ以外の複層構成が用いられ得る。任意に、回路基板２０は、周知のセラミック、パッケージ基板に適切な他の材料又は他の印刷回路基板から構成されてもよい。回路基板２０には、半導体チップ１５と、図示されていない他の回路デバイスとの間に電力を供給し、接地し、信号を送信するために、多数の導体配線、ビア及び他の構造が設けられている。これらの送信を促進させるために、回路基板２０には、ピングリッドアレイ、ボールグリッドアレイ、ランドグリッドアレイ又は他のタイプの相互接続スキームの形状の入力／出力が備えられてもよい。
【００３５】
図１６に示すように、半導体チップデバイス１０は、電子デバイス４２５に連結されてもよいし、別の方法で実装されてもよい。電子デバイス４２５は、コンピュータ、デジタルテレビ、手持ち式の携帯デバイス、パーソナルコンピュータ、サーバ、メモリデバイス、グラッフィクスカードなどの拡張ボード、又は他の計算装置を使用する半導体であってもよい。
【００３６】
本明細書に開示される例示的な実施形態の何れかは、例えば、半導体、磁気ディスク、光ディスク若しくは他の記憶媒体などのコンピュータ可読媒体内に配置された命令、又は、コンピュータデータ信号としての命令において具現化されてもよい。命令又はソフトウェアは、本願に開示された回路構造を合成及び／又は模倣することができてもよい。例示的な実施形態において、Ｃａｄｅｎｃｅ  ＡＰＤ、Ｅｎｃｏｒｅなどの電気設計自動プログラムは、開示された回路構造を合成するために用いられてもよい。結果として生じるコードは、開示された回路構造を製作するために用いられてもよい。
【００３７】
本発明は種々の修正及び代替形態の影響を受けやすくてもよい一方、特定の実施形態は図面において実施例により示され、本願に詳細が説明された。しかしながら、本発明が開示された特有の形態に限定されることが意図されていないことが理解されるべきである。むしろ、本発明は、以下の添付の請求項により定義されるように、本発明の精神及び範囲内の全ての修正、均等物及び代替物を含む。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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