(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記基板は、
前記電子走行層よりも熱膨張係数が小さいシリコン基板材と、
前記シリコン基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きいサファイア基板材と、
を有し、
前記サファイア基板材に、前記シリコン基板材を露出する開口部が形成され、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置。
【請求項２】
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記基板は、
前記電子走行層よりも熱膨張係数が大きいサファイア基板材と、
前記サファイア基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さいシリコン基板材と、
を有し、
前記シリコン基板材に、前記サファイア基板材を露出する開口部が形成され、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置。
【請求項３】
前記電子走行層は、窒化物半導体を含有することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記第１の領域と前記第２の領域とが不規則に配置されていることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項６】
請求項１乃至４のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項７】
シリコン基板材と、前記シリコン基板材上に設けられたサファイア基板材と、を有する基板の前記サファイア基板材に前記シリコン基板材を露出する開口部を形成する工程と、
基板上方に、前記シリコン基板材よりも熱膨張係数が大きく、前記サファイア基板材よりも熱膨張係数が小さい電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置の製造方法。
【請求項８】
サファイア基板材と、前記サファイア基板材上に設けられたシリコン基板材と、を有する基板の前記シリコン基板材に前記サファイア基板材を露出する開口部を形成する工程と、
基板上方に、前記シリコン基板材よりも熱膨張係数が大きく、前記サファイア基板材よりも熱膨張係数が小さい電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、基板上方にＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層として用いる電子デバイス（化合物半導体装置）の開発が活発である。このような化合物半導体装置の一つとして、ＧａＮ系の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が挙げられる。ＧａＮ系ＨＥＭＴを電源用のインバータのスイッチとして使用すると、オン抵抗の低減及び耐圧の向上の両立が可能である。また、Ｓｉ系トランジスタと比較して、待機時の消費電力を低減することも可能であり、動作周波数を向上させることも可能である。このため、スイッチングロスを低減することができ、インバータの消費電力を低減することが可能となる。また、同等の性能のトランジスタであれば、Ｓｉ系トランジスタと比較して小型化が可能である。
【０００３】
そして、ＧａＮ層を電子走行層として用い、ＡｌＧａＮを電子供給層として用いたＧａＮ系ＨＥＭＴでは、ＡｌＧａＮ及びＧａＮの格子定数の差に起因したひずみがＡｌＧａＮに生じる。このため、ピエゾ分極が発生し、高濃度の二次元電子ガス（２ＤＥＧ）が得られる。従って、このＧａＮ系ＨＥＭＴは高出力デバイスに適用される。
【０００４】
但し、結晶性が良好なＧａＮ基板を製造することは極めて困難である。このため、従来、主として、Ｓｉ基板、サファイア基板及びＳｉＣ基板上方に、ＧａＮ層及びＡｌＧａＮ層等をヘテロエピタキシャル成長によって形成している。特にＳｉ基板は、大口径で高品質のものを低コストにて入手しやすい。このため、Ｓｉ基板上方にＧａＮ層及びＡｌＧａＮ層を成長させた構造についての研究が盛んに行われている。
【０００５】
しかし、ＧａＮ層及びＡｌＧａＮ層とＳｉ基板との間には大きな熱膨張係数の差が存在する。その一方で、ＧａＮ層及びＡｌＧａＮ層のエピタキシャル成長には、高温での処理が必要とされる。このため、この高温での処理の際に、熱膨張係数の差に起因するＳｉ基板の反り及びクラック等が発生することがある。このような熱膨張係数の差に起因する問題に関し、サファイア基板上にＳｉを結晶成長させた複合基板が提案されている。
【０００６】
しかしながら、サファイア基板上に良好なＳｉ結晶を成長させることは極めて困難である。また、サファイアとＳｉとの間には、窒化物半導体とＳｉとの間よりも大きな熱膨張係数の差が存在するため、複合基板の反り及びクラック等が発生しやすい。これは、サファイア基板にＳｉ基板を貼り合わせた複合基板でも同様である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２３５９８９号公報
【特許文献２】特開平１１−２１４７９８号公報
【特許文献３】特許第４１２６８６３号公報
【特許文献４】特開２０１０−１６１３５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、材料の熱膨張係数の差に起因する反り等を抑制することができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された電子走行層と、前記電子走行層上方に形成された電子供給層と、が設けられている。前記基板に、前記電子走行層よりも熱膨張係数が小さいシリコン基板材と、前記シリコン基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きいサファイア基板材と、が含まれ、前記サファイア基板材に、前記シリコン基板材を露出する開口部が形成されているか、又は、前記基板に、前記電子走行層よりも熱膨張係数が大きいサファイア基板材と、前記サファイア基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さいシリコン基板材と、が含まれ、前記シリコン基板材に、前記サファイア基板材を露出する開口部が形成されている。前記基板の表面に、前記電子走行層よりも熱膨張係数が小さい第１の領域と、前記電子走行層よりも熱膨張係数が大きい第２の領域と、が混在する。
【００１０】
化合物半導体装置の製造方法では、シリコン基板材と、前記シリコン基板材上に設けられたサファイア基板材と、を有する基板の前記サファイア基板材に前記シリコン基板材を露出する開口部を形成するか、又は、サファイア基板材と、前記サファイア基板材上に設けられたシリコン基板材と、を有する基板の前記シリコン基板材に前記サファイア基板材を露出する開口部を形成する。基板上方に、前記シリコン基板材よりも熱膨張係数が大きく、前記サファイア基板材よりも熱膨張係数が小さい電子走行層を形成し、前記電子走行層上方に電子供給層を形成する。前記基板の表面に、前記電子走行層よりも熱膨張係数が小さい第１の領域と、前記電子走行層よりも熱膨張係数が大きい第２の領域と、が混在する。
【発明の効果】
【００１１】
上記の化合物半導体装置等によれば、表面の熱膨張係数が適切な基板が用いられるため、材料の熱膨張係数の差に起因する反り等を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図２】大熱膨張係数領域及び小熱膨張係数領域の配列の例を示す図である。
【図３】大熱膨張係数領域及び小熱膨張係数領域の平面形状の例を示す図である。
【図４】第２の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図５Ａ】第２の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図６】第２の実施形態の変形例を示す断面図である。
【図７】第３の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図８】第３の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図９Ａ】第４の実施形態に係るＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図９Ｂ】図９Ａに引き続き、ＧａＮ系ＨＥＭＴの製造方法を工程順に示す断面図である。
【図１０】第４の実施形態の変形例を示す断面図である。
【図１１】第５の実施形態に係るＧａＮ系ＨＥＭＴの構造を示す図である。
【図１２】高出力増幅器の外観の例を示す図である。
【図１３】電源装置を示す図である。
【発明を実施するための形態】
【００１３】
以下、実施形態について添付の図面を参照しながら具体的に説明する。
【００１４】
（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００１５】
第１の実施形態では、図１（ａ）に示すように、基板１上に、電子走行層２が形成され、電子走行層２上に電子供給層３が形成されている。また、電子供給層３上にゲート電極４ｇ、ソース電極４ｓ及びドレイン電極４ｄが、ソース電極４ｓ及びドレイン電極４ｄがゲート電極４ｇを間に挟むようにして形成されている。
【００１６】
本実施形態では、図１（ｂ）に示すように、基板１の表面に、電子走行層２を構成する物質よりも熱膨張係数が大きい物質を含む大熱膨張係数領域１ａと、電子走行層２を構成する物質よりも熱膨張係数が小さい物質を含む小熱膨張係数領域１ｂと、が混在する。
【００１７】
このような本実施形態では、高温でのエピタキシャル成長により電子走行層２を形成する場合、大熱膨張係数領域１ａと電子走行層２との接合面の上方では、電子走行層２に引張応力が作用し、小熱膨張係数領域１ｂと電子走行層２との接合面の上方では、電子走行層２に圧縮応力が作用する。従って、これらの応力が互いに相殺される。同様に、大熱膨張係数領域１ａと電子走行層２との接合面の下方では、基板１に圧縮応力が作用し、小熱膨張係数領域１ｂと電子走行層２との接合面の下方では、基板１に引張応力が作用して、これらが互いに相殺される。このため、高温でのエピタキシャル成長により電子走行層２を形成するとしても、その際に基板１の反り及びクラック等は極めて生じにくい。
【００１８】
なお、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの形態は特に限定されない。例えば、図１（ｃ）に示すように、電子走行層２よりも熱膨張係数が大きい大熱膨張係数基板材１ｃの表面に、大熱膨張係数基板材１ｃを露出する開口部が形成され、電子走行層２よりも熱膨張係数が小さい小熱膨張係数基板材１ｄが貼り付けられていてもよい。また、図１（ｄ）に示すように、小熱膨張係数基板材１ｄの表面に、小熱膨張係数基板材１ｄを露出する開口部が形成された大熱膨張係数基板材１ｃが貼り付けられていてもよい。図１（ｃ）及び図１（ｄ）は、図１（ｂ）中のＩ−Ｉ線に沿った断面を示している。
【００１９】
また、図１（ｂ）に示す例では、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが市松模様のように配列しているが、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの配列も特に限定されない。例えば、図２（ａ）に示すように、平面形状が正方形の小熱膨張係数領域１ｂがドット状に配列し、その周囲を大熱膨張係数領域１ａが取り囲んでいてもよい。この場合も、図２（ｂ）に示すように、大熱膨張係数基板材１ｃの表面に、小熱膨張係数基板材１ｄが貼り付けられていてもよく、小熱膨張係数基板材１ｄの表面に、大熱膨張係数基板材１ｃが貼り付けられていてもよい。図２（ｂ）及び図２（ｃ）は、図２（ａ）中のＩ−Ｉ線に沿った断面を示している。また、図２（ｄ）に示すように、平面形状が正方形の小熱膨張係数領域１ａがドット状に配列し、その周囲を小熱膨張係数領域１ｂが取り囲んでいてもよい。この場合も、図２（ｅ）に示すように、大熱膨張係数基板材１ｃの表面に、小熱膨張係数基板材１ｄが貼り付けられていてもよく、小熱膨張係数基板材１ｄの表面に、大熱膨張係数基板材１ｃが貼り付けられていてもよい。図２（ｅ）及び図２（ｆ）は、図２（ｄ）中のＩＩ−ＩＩ線に沿った断面を示している。
【００２０】
更に、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの平面形状も特に限定されない。例えば、図３（ａ）に示すように、小熱膨張係数領域１ｂの平面形状が正六角形であってもよく、図３（ｂ）に示すように、大熱膨張係数領域１ａの平面形状が正六角形であってもよい。図３（ｃ）に示すように、小熱膨張係数領域１ｂの平面形状が円形であってもよく、図３（ｄ）に示すように、大熱膨張係数領域１ａの平面形状が円形であってもよい。
【００２１】
更にまた、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合も特に限定されない。但し、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合は、電子走行層２、大熱膨張係数領域１ａ、及び小熱膨張係数領域１ｂの各熱膨張係数及び厚さ等に応じて適宜決定することが好ましい。
【００２２】
また、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂは規則的に配列しているよりも、不規則に配列していることが好ましい。基板１の表面に平行な各方向間での平均熱膨張係数のばらつきを抑制するためである。そして、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂの割合は、基板１の表面に平行な各方向間で均一であることが好ましく、例えば、この割合の平均値からのばらつきがいずれの方向においても１０％以内に収まっていることが好ましく、５％以内に収まっていることがより好ましく、３％以内に収まっていることがより一層好ましい。また、大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが規則的に配列している場合、そのピッチは小さいことが好ましく、最も密に配列する方向におけるピッチが１μｍ以下であることが好ましい。図２及び図３中の方向９が各例において大熱膨張係数領域１ａ及び小熱膨張係数領域１ｂが最も密に配列する方向に相当する。
【００２３】
（第２の実施形態）
次に、第２の実施形態について説明する。図４は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００２４】
第２の実施形態では、図４（ａ）に示すように、基板１１上に、厚さが１μｍ〜４μｍ程度（例えば３μｍ）のノンドープのｉ−ＧａＮ層１２が形成され、その上に、厚さが１ｎｍ〜３０ｎｍ程度（例えば５ｎｍ）のノンドープのｉ−ＡｌＧａＮ層１３ａが形成され、その上に、厚さが３ｎｍ〜３０ｎｍ程度（例えば３０ｎｍ）のｎ型のｎ−ＡｌＧａＮ層１３ｂが形成されている。ｉ−ＡｌＧａＮ層１３ａ及びｎ−ＡｌＧａＮ層１３ｂのＡｌ組成は０．１〜０．５程度（例えば０．２）である。ｎ−ＡｌＧａＮ層１３ｂには、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。ｎ−ＡｌＧａＮ層１３ｂ上に、厚さが２ｎｍ〜２０ｎｍ程度（例えば１０ｎｍ）のｎ型のｎ−ＧａＮ層２１が形成されている。ｎ−ＧａＮ層２１には、Ｓｉが１×１０18ｃｍ-3〜１×１０20ｃｍ-3程度（例えば５×１０18ｃｍ-3）ドーピングされている。
【００２５】
ｎ−ＧａＮ層２１上に、ソース電極１４ｓ及びドレイン電極１４ｄが形成されている。ソース電極１４ｓ及びドレイン電極１４ｄはｎ−ＧａＮ層２１にオーミック接触している。ソース電極１４ｓ及びドレイン電極１４ｄには、例えば、Ｔｉ膜とその上に形成されたＡｌ膜とが含まれている。ｎ−ＧａＮ層２１上には、ソース電極１４ｓ及びドレイン電極１４ｄを覆うパッシベーション膜２２も形成されている。パッシベーション膜２２としては、例えばシリコン窒化膜が形成されている。パッシベーション膜２２の、ソース電極１４ｓ及びドレイン電極１４ｄの間に位置する部分に、ゲート電極用の開口部２２ａが形成されている。そして、開口部２２ａを介してｎ−ＧａＮ層２１とショットキー接触するゲート電極１４ｇが形成されている。ゲート電極１４ｇには、例えば、Ｎｉ膜とその上に形成されたＡｕ膜とが含まれている。パッシベーション膜２２上に、ゲート電極１４ｇを覆うパッシベーション膜２３が形成されている。パッシベーション膜２３としては、例えばシリコン窒化膜が形成されている。パッシベーション膜２２及び２３には、外部端子等の接続のための開口部が形成されている。
【００２６】
第２の実施形態では、図４（ａ）に示すように、基板１１に、シリコン基板材１１ｂ、及び、シリコン基板材１１ｂ上に形成され、開口部が設けられたサファイア基板材１１ａが含まれている。後述のように、ｉ−ＧａＮ層１２が電子走行層として機能し、シリコン基板材１１ｂに含まれるシリコンの熱膨張係数はＧａＮよりも小さく、サファイア基板材１１ａに含まれるサファイアの熱膨張係数はＧａＮよりも大きい。つまり、基板１１の表面に、ＧａＮよりも熱膨張係数が大きいサファイアを含む大熱膨張係数領域と、ＧａＮよりも熱膨張係数が小さいシリコンを含む小熱膨張係数領域と、が混在している。
【００２７】
なお、基板１１の表面側から見たレイアウトは、例えば図４（ｂ）のようになる。つまり、ゲート電極１４ｇ、ソース電極１４ｓ及びドレイン電極１４ｄの平面形状が櫛歯状となっており、ソース電極１４ｓ及びドレイン電極１４ｄが交互に配置されている。つまり、複数のゲート電極１４ｇがゲート配線２４ｇにより共通接続され、複数のソース電極１４ｓがソース配線２４ｓにより共通接続され、複数のドレイン電極１４ｄがドレイン配線２４ｄにより共通接続されている。そして、これらの間にゲート電極１４ｇが配置されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。なお、図４（ａ）に示す断面図は、図４（ｂ）中のＩ−Ｉ線に沿った断面を示している。また、活性領域３０には、ｉ−ＧａＮ層１２、ｉ−ＡｌＧａＮ層１３ａ及びｎ−ＡｌＧａＮ層１３ｂ等が含まれており、活性領域３０の周囲はイオン注入又はメサエッチング等により不活性領域とされている。
【００２８】
このように構成された第２の実施形態では、ｉ−ＧａＮ層１２とｉ−ＡｌＧａＮ層１３ａとの間のヘテロ接合界面に、ピエゾ分極に伴う高濃度のキャリアが発生する。つまり、格子不整合に起因するピエゾ効果により、ｉ−ＧａＮ層１２のｉ−ＡｌＧａＮ層１３ａとの界面近傍に電子が誘起される。この結果、２次元電子ガス層（２ＤＥＧ）が現れ、この部分が電子走行層（チャネル）として機能する。また、ｉ−ＡｌＧａＮ層１３ａ及びｎ−ＡｌＧａＮ層１３ｂが電子供給層として機能する。
【００２９】
更に、第２の実施形態では、前述のように、基板１１の表面に、ＧａＮよりも熱膨張係数が大きいサファイアを含む大熱膨張係数領域と、ＧａＮよりも熱膨張係数が小さいシリコンを含む小熱膨張係数領域と、が混在している。従って、第１の実施形態と同様に、高温でのエピタキシャル成長により、電子走行層として機能するｉ−ＧａＮ層１２を形成するとしても、その際に基板１１の反り及びクラック等を抑制することが可能である。
【００３０】
次に、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図５Ａ乃至図５Ｂは、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００３１】
先ず、図５Ａ（ａ）に示すように、シリコン基板材１１ｂ上にサファイア基板材１１ａを貼り付ける。この貼り付けでは、例えば加熱による接着を行う。なお、シリコン基板材１１ａの表面に自然酸化膜が存在していてもよい。次いで、図５Ａ（ｂ）に示すように、サファイア基板材１１ａ上に、開口部を形成する予定の領域を露出するレジストパターン２６を形成する。その後、図５Ａ（ｃ）に示すように、レジストパターン２６をマスクとして用いたエッチング、例えばウェットエッチングを行って、サファイア基板材１１ａにシリコン基板材１１ｂの一部を露出する開口部を形成する。シリコン基板材１１ｂの表面に自然酸化膜が存在していた場合には、この開口部の形成の際に、自然酸化膜のサファイア基板材１１ａの開口部に露出する部分を除去する。そして、図５Ａ（ｄ）に示すように、レジストパターン２６を除去する。このようにして、基板１１を得ることができる。
【００３２】
続いて、図５Ａ（ｅ）に示すように、基板１１上にｉ−ＧａＮ層１２を形成し、図５Ｂ（ｆ）に示すように、ｉ−ＧａＮ層１２上に、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１を形成する。ｉ−ＧａＮ層１２、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１の形成は、例えば有機金属気相成長（ＭＯＶＰＥ）法等の結晶成長法により行う。この場合、原料ガスを選択することにより、これらの層を連続して形成することができる。アルミニウム（Ａｌ）の原料、ガリウム（Ｇａ）の原料としては、例えば、夫々トリメチルアルミニウム（ＴＭＡ）、トリメチルガリウム（ＴＭＧ）を使用することができる。また、窒素（Ｎ）の原料として、例えばアンモニア（ＮＨ3）を使用することができる。また、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１に不純物として含まれるシリコン（Ｓｉ）の原料としては、例えばシラン（ＳｉＨ4）を使用することができる。ｉ−ＧａＮ層１２、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１は窒化物半導体を含む。本実施形態では、基板１１の表面に、ＧａＮよりも熱膨張係数が大きいサファイアを含む大熱膨張係数領域と、ＧａＮよりも熱膨張係数が小さいシリコンを含む小熱膨張係数領域と、が混在しているため、これら窒化物半導体層を形成する際に基板１１の反り及びクラック等を抑制することが可能である。
【００３３】
ｎ−ＧａＮ層２１の形成後には、例えばリフトオフ法により、図５Ｂ（ｇ）に示すように、ソース電極１４ｓ及びドレイン電極１４ｄをｎ−ＧａＮ層２１上に形成する。ソース電極１４ｓ及びドレイン電極１４ｄの形成では、ソース電極１４ｓ及びドレイン電極１４ｄを形成する領域を開口するレジストパターンを形成し、Ｔｉ及びＡｌの蒸着を行い、その後、レジストパターン上に付着したＴｉ及びＡｌをレジストパターンごと除去する。そして、窒素雰囲気中で４００℃〜１０００℃（例えば６００℃）で熱処理を行い、オーミック接触を確立する。
【００３４】
次いで、図５Ｂ（ｈ）に示すように、ｎ−ＧａＮ層２１上に、ソース電極１４ｓ及びドレイン電極１４ｄを覆うようにしてパッシベーション膜２２を形成する。パッシベーション膜２２としては、例えばプラズマＣＶＤ（chemical vapor deposition）法によりシリコン窒化膜を形成する。その後、開口部２２ａを形成する予定の領域を開口するレジストパターンを形成する。続いて、レジストパターンを用いたエッチングを行うことにより、パッシベーション膜２２に開口部２２ａを形成する。次いで、開口部２２ａを介してｎ−ＧａＮ層２１と接するゲート電極１４ｇをリフトオフ法により形成する。ゲート電極１４ｇの形成では、開口部２２ａを形成する際に用いたレジストパターンを除去した後、ゲート電極１４ｇを形成する領域を開口する新たなレジストパターンを形成し、Ｎｉ及びＡｕの蒸着を行い、その後、レジストパターン上に付着したＮｉ及びＡｕをレジストパターンごと除去する。その後、パッシベーション膜２２上に、ゲート電極１４ｇを覆うようにしてパッシベーション膜２３を形成する。パッシベーション膜２３としては、例えばプラズマＣＶＤ法によりシリコン窒化膜を形成する。
【００３５】
続いて、複数のゲート電極１４ｇを共通接続するゲート配線２４ｇ、複数のソース電極１４ｓを共通接続するソース配線２４ｓ、及び複数のドレイン電極１４ｄを共通接続するドレイン配線２４ｄ等を形成する（図４（ｂ）参照）。このようにして、図４に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００３６】
なお、図６に示すように、ｎ−ＧａＮ層２１に、ソース電極１４ｓ及びドレイン電極１４ｄ用の開口部を設け、ソース電極１４ｓ及びドレイン電極１４ｄをｎ−ＡｌＧａＮ層１３ｂに接するようにして形成してもよい。この場合、開口部の深さに関し、ｎ−ＧａＮ層２１の一部を残してもよく、また、ｎ−ＡｌＧａＮ層１３ｂの一部を除去してもよい。つまり、開口部の深さがｎ−ＧａＮ層２１の厚さと一致している必要はない。
【００３７】
（第３の実施形態）
次に、第３の実施形態について説明する。図７は、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００３８】
第３の実施形態では、図７に示すように、サファイア基板材１１ａの開口部の内側に、シリコン基板材１１ｂの露出部を覆うバッファ層３１が形成されている。バッファ層３１としては、例えば、厚さが１０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）のＡｌＮ層又はＡｌＧａＮ層が用いられる。他の構成は第２の実施形態と同様である。
【００３９】
このような第３の実施形態によれば、バッファ層３１により、シリコン基板材１１ｂとｉ−ＧａＮ層１２との間の歪等が緩和されるため、ｉ−ＧａＮ層１２の結晶性がより一層良好なものとなる。
【００４０】
次に、第３の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）を製造する方法について説明する。図８は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４１】
先ず、図８（ａ）に示すように、第２の実施形態と同様にして、サファイア基板材１１ａへの開口部の形成までの処理を行う。次いで、図８（ｂ）に示すように、全面にバッファ層３１を形成する。バッファ層３１の形成は、例えばＭＯＶＰＥ法等の結晶成長法により行う。その後、図８（ｃ）に示すように、サファイア基板材１１ａの開口部の内側に、バッファ層３１の一部を残存させつつ、バッファ層３１の残部及びレジストパターン２６を除去する。このようにして、基板１１を得ることができる。
【００４２】
その後、第２の実施形態と同様にして、図８（ｄ）に示すように、ｉ−ＧａＮ層１２の形成からパッシベーション膜２３の形成までの処理を行う。続いて、複数のゲート電極１４ｇを共通接続するゲート配線２４ｇ、複数のソース電極１４ｓを共通接続するソース配線２４ｓ、及び複数のドレイン電極１４ｄを共通接続するドレイン配線２４ｄ等を形成する。このようにして、図７に示す構造のＧａＮ系ＨＥＭＴを得ることができる。
【００４３】
（第４の実施形態）
次に、第４の実施形態について説明する。ここでは、ＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造については、その製造方法と共に説明する。図９Ａ乃至図９Ｂは、第４の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の製造方法を工程順に示す断面図である。
【００４４】
先ず、図９Ａ（ａ）に示すように、サファイア基板材４１ａ上にシリコン基板材４１ｂが設けられた基板を準備する。基板としては、シリコンオンサファイア（ＳＯＳ）基板として流通しているものを用いてもよく、加熱による接着等によって基板を形成してもよい。次いで、図９Ａ（ｂ）に示すように、シリコン基板材４１ｂ上に、開口部を形成する予定の領域を露出するレジストパターン４２を形成する。その後、図９Ａ（ｃ）に示すように、レジストパターン４２をマスクとして用いたエッチング、例えばウェットエッチングを行って、シリコン基板材４１ｂにサファイア基板材４１ａの一部を露出する開口部を形成する。そして、図９Ａ（ｄ）に示すように、レジストパターン４２を除去する。このようにして、基板４１を得ることができる。
【００４５】
次いで、図９Ｂ（ｅ）に示すように、全面にバッファ層４３を形成する。バッファ層４３としては、例えば、厚さが１０ｎｍ〜３００ｎｍ程度（例えば１００ｎｍ）のＡｌＮ層又はＡｌＧａＮ層を形成する。その後、図９Ｂ（ｆ）に示すように、バッファ層４３上に、第２の実施形態と同様にして、ｉ−ＧａＮ層１２を形成し、図９Ｂ（ｇ）に示すように、ｉ−ＧａＮ層１２上に、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１を形成する。バッファ層４３の形成は、例えばＭＯＶＰＥ法等の結晶成長法により行う。ｉ−ＧａＮ層１２、ｉ−ＡｌＧａＮ層１３ａ、ｎ−ＡｌＧａＮ層１３ｂ及びｎ−ＧａＮ層２１は、バッファ層４３と連続して形成することができる。本実施形態では、基板４１の表面に、ＧａＮよりも熱膨張係数が大きいサファイアを含む大熱膨張係数領域と、ＧａＮよりも熱膨張係数が小さいシリコンを含む小熱膨張係数領域と、が混在しているため、これら窒化物半導体層を形成する際に基板４１の反り及びクラック等を抑制することが可能である。
【００４６】
その後、第２の実施形態と同様にして、同じく図９Ｂ（ｇ）に示すように、ソース電極１４ｓ及びドレイン電極１４ｄの形成からパッシベーション膜２３の形成までの処理を行う。続いて、複数のゲート電極１４ｇを共通接続するゲート配線２４ｇ、複数のソース電極１４ｓを共通接続するソース配線２４ｓ、及び複数のドレイン電極１４ｄを共通接続するドレイン配線２４ｄ等を形成する。このようにして、ＧａＮ系ＨＥＭＴを得ることができる。
【００４７】
なお、図１０に示すように、バッファ層４３の形成を省略してもよい。
【００４８】
（第５の実施形態）
次に、第５の実施形態について説明する。図１１は、第５の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す図である。
【００４９】
第５の実施形態では、図１１（ａ）及び（ｂ）に示すように、第２の実施形態において、サファイア基板材１１ａに、平面視でゲート電極１４ｇと重なり合うように、チャネル応力調整部５１が含まれている。他の構成は第２の実施形態と同様である。
【００５０】
このような第５の実施形態によれば、ゲート電極１４ｇの直下での２次元電子ガス層の発生が抑制され、ノーマリーオフ動作が可能となる。また、図１１（ｂ）に示すように、サファイア基板材１１ａにチャネル応力調整部５１のみが含まれている場合には、ゲート電極１４ｇの直下での２次元電子ガス層の発生を抑制しつつ、ゲート電極１４ｇとソース電極１４ｓとの間、及びゲート電極１４ｇとドレイン電極１４ｄとの間に十分な２次元電子ガス層を確保することができる。
【００５１】
このような第５の実施形態の構成を第１、第３、第４の実施形態に適用してもよい。
【００５２】
また、図６に示す第２の実施形態の変形例の構成を第１、第３〜第５の実施形態に適用してもよい。
【００５３】
また、抵抗体及びキャパシタ等をも基板１１又は４１上に実装してモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。
【００５４】
これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば高出力増幅器として用いることができる。図１２に、高出力増幅器の外観の例を示す。この例では、ソース電極に接続されたソース端子８１ｓがパッケージの表面に設けられている。また、ゲート電極に接続されたゲート端子８１ｇ、及びドレイン電極に接続されたドレイン端子８１ｄがパッケージの側面から延出している。
【００５５】
また、これらの実施形態に係るＧａＮ系ＨＥＭＴは、例えば電源装置に用いることもできる。図１３（ａ）は、ＰＦＣ（power factor correction）回路を示す図であり、図１３（ｂ）は、図１３（ａ）に示すＰＦＣ回路を含むサーバ電源（電源装置）を示す図である。
【００５６】
図１３（ａ）に示すように、ＰＦＣ回路９０には、交流電源（ＡＣ）が接続されるダイオードブリッジ９１に接続されたコンデンサ９２が設けられている。コンデンサ９２の一端子にはチョークコイル９３の一端子が接続され、チョークコイル９３の他端子には、スイッチ素子９４の一端子及びダイオード９６のアノードが接続されている。スイッチ素子９４は上記の実施形態におけるＨＥＭＴに相当し、当該一端子はＨＥＭＴのドレイン電極に相当する。また、スイッチ素子９４の他端子はＨＥＭＴのソース電極に相当する。ダイオード９６のカソードにはコンデンサ９５の一端子が接続されている。コンデンサ９２の他端子、スイッチ素子９４の当該他端子、及びコンデンサ９５の他端子が接地される。そして、コンデンサ９５の両端子間から直流電源（ＤＣ）が取り出される。
【００５７】
そして、図１３（ｂ）に示すように、ＰＦＣ回路９０は、サーバ電源１００等に組み込まれて用いられる。
【００５８】
このようなサーバ電源１００と同様の、より高速動作が可能な電源装置を構築することも可能である。また、スイッチ素子９４と同様のスイッチ素子は、スイッチ電源又は電子機器に用いることができる。更に、これらの半導体装置を、サーバの電源回路等のフルブリッジ電源回路用の部品として用いることも可能である。
【００５９】
いずれの実施形態においても、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。
【００６０】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００６１】
また、各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００６２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６３】
（付記１）
基板と、
前記基板上方に形成された電子走行層と、
前記電子走行層上方に形成された電子供給層と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置。
【００６４】
（付記２）
前記基板は、
前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
前記第１の基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
を有し、
前記第２の基板材に、前記第１の基板材を露出する開口部が形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００６５】
（付記３）
前記基板は、
前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
前記第２の基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
を有し、
前記第１の基板材に、前記第２の基板材を露出する開口部が形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００６６】
（付記４）
前記第１の基板材は、シリコン基板材であることを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【００６７】
（付記５）
前記第２の基板材は、サファイア基板材であることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【００６８】
（付記６）
前記電子走行層は、窒化物半導体を含有することを特徴とする付記１乃至５のいずれか１項に記載の化合物半導体装置。
【００６９】
（付記７）
前記第１の領域と前記第２の領域とが不規則に配置されていることを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【００７０】
（付記８）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【００７１】
（付記９）
付記１乃至７のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【００７２】
（付記１０）
基板上方に電子走行層を形成する工程と、
前記電子走行層上方に電子供給層を形成する工程と、
を有し、
前記基板の表面に、
前記電子走行層よりも熱膨張係数が小さい第１の領域と、
前記電子走行層よりも熱膨張係数が大きい第２の領域と、
が混在することを特徴とする化合物半導体装置の製造方法。
【００７３】
（付記１１）
前記基板は、
前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
前記第１の基板材上に設けられ、前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
を有し、
前記第２の基板材に、前記第１の基板材を露出する開口部が形成されていることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００７４】
（付記１２）
前記基板は、
前記電子走行層よりも熱膨張係数が大きい第２の基板材と、
前記第２の基板材上に設けられ、前記電子走行層よりも熱膨張係数が小さい第１の基板材と、
を有し、
前記第１の基板材に、前記第２の基板材を露出する開口部が形成されていることを特徴とする付記１０に記載の化合物半導体装置の製造方法。
【００７５】
（付記１３）
前記第１の基板材は、シリコン基板材であることを特徴とする付記１０乃至１２のいずれか１項に記載の化合物半導体装置の製造方法。
【００７６】
（付記１４）
前記第２の基板材は、サファイア基板材であることを特徴とする付記１０乃至１３のいずれか１項に記載の化合物半導体装置の製造方法。
【００７７】
（付記１５）
前記電子走行層は、窒化物半導体を含有することを特徴とする付記１０乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【００７８】
（付記１６）
前記第１の領域と前記第２の領域とが不規則に配置されていることを特徴とする付記１０乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７９】
１：基板
１ａ：大熱膨張係数領域
１ｂ：小熱膨張係数領域
１ｃ：大熱膨張係数基板材
１ｄ：小熱膨張係数基板材
２：電子走行層
３：電子供給層
４ｇ：ゲート電極
４ｓ：ソース電極
４ｄ：ドレイン電極
１１：基板
１１ａ：サファイア基板材
１１ｂ：シリコン基板材
１２：ｉ−ＧａＮ層
１３ａ：ｉ−ＡｌＧａＮ層
１３ｂ：ｎ−ＡｌＧａＮ層
１４ｇ：ゲート電極
１４ｓ：ソース電極
１４ｄ：ドレイン電極
３１：バッファ層
４１：基板
４１ａ：サファイア基板材
４１ｂ：シリコン基板材
４３：バッファ層
【図１】
0005741042.tif 000002
【図２】
0005741042.tif 000003
【図３】
0005741042.tif 000004
【図４】
0005741042.tif 000005
【図５Ａ】
0005741042.tif 000006
【図５Ｂ】
0005741042.tif 000007
【図６】
0005741042.tif 000008
【図７】
0005741042.tif 000009
【図８】
0005741042.tif 000010
【図９Ａ】
0005741042.tif 000011
【図９Ｂ】
0005741042.tif 000012
【図１０】
0005741042.tif 000013
【図１１】
0005741042.tif 000014
【図１２】
0005741042.tif 000015
【図１３】
0005741042.tif 000016