(57)【特許請求の範囲】
【請求項１】
入力された電圧パルス信号を順次シフトさせる複数のシフト回路ユニットを有するシフトレジスタであって、
前記各シフト回路ユニットが、
トランジスタから構成される第１インバータ回路と、
トランジスタから構成される第２インバータ回路と、
Ｖｏｎ電圧がマイナスの値となるゲートを有し、前記第１インバータ回路と前記第２インバータ回路の間に接続されたｎ型の第１スイッチングトランジスタと、
Ｖｏｎ電圧がマイナスの値となるゲートを有し、前記第２インバータ回路の後段に設けられるとともに後段のシフト回路ユニットと接続されたｎ型の第２スイッチングトランジスタと、
前記第１スイッチングトランジスタと前記第２インバータ回路の間に接続された第１コンデンサと、
前記第１インバータ回路の入力端子に接続された第２コンデンサと、
前記第１インバータ回路及び前記第２インバータ回路のそれぞれの前段に設けられ、各インバータ回路に入力される電圧パルス信号の電圧レベルをシフトする入力調整用レベルシフト回路と、
を備え、
前記第１スイッチングトランジスタのゲートには、前記第２スイッチングトランジスタのゲートに印加される制御信号としての電圧パルス信号と位相が反転された電圧パルス信号が制御信号として印加されるとともに、それぞれの制御信号の下限値が、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタにおけるＶｏｎ電圧の値よりも小さいとともに、
各入力調整用レベルシフト回路が、２つのトランジスタをそれぞれ有し、
前記各入力調整用レベルシフト回路の２つのトランジスタのうち一のトランジスタが、
前記第１インバータ回路又は前記第２インバータ回路に入力される電圧パルス信号が印加されるゲートと、
所定の値を有する第１電圧が印加されるドレインと、
当該２つのトランジスタのうち他のトランジスタのゲートおよびドレインに接続されるとともに、前記第１インバータ回路又は前記第２インバータ回路の入力端子に接続されるソースと、
から構成され、
当該２つのトランジスタのうち他のトランジスタが、前記各インバータ回路のトランジスタのソースに印加される電圧とは異なる第２電圧が印加されるソースを有することを特徴とするシフトレジスタ。
【請求項２】
請求項１に記載のシフトレジスタにおいて、
前記コンデンサのコンデンサ容量が寄生容量によって形成されている、シフトレジスタ。
【請求項３】
請求項１又は２に記載のシフトレジスタにおいて、
０Ｖ以上の電圧レベルを有する前記制御信号の基になる電圧パルス信号が入力され、かつ、前記制御信号を出力する制御信号用レベルシフト回路ユニットを更に備える、シフトレジスタ。
【請求項４】
請求項１〜３のいずれか１項に記載のシフトレジスタにおいて、
前記第２電圧が、前記各インバータ回路のトランジスタのソースに印加される電圧よりも小さい値である、シフトレジスタ。
【請求項５】
入力された電圧パルス信号を順次シフトさせる複数のシフト回路ユニットを有するシフトレジスタであって、
前記各シフト回路ユニットが、
トランジスタから構成される第１インバータ回路と、
トランジスタから構成される第２インバータ回路と、
Ｖｏｎ電圧がプラスの値となるゲートを有し、前記第１インバータ回路と前記第２インバータ回路の間に接続されたｐ型の第１スイッチングトランジスタと、
Ｖｏｎ電圧がプラスの値となるゲートを有し、前記第２インバータ回路の後段に設けられるとともに後段のシフト回路ユニットと接続されたｐ型の第２スイッチングトランジスタと、
前記第１スイッチングトランジスタと前記第２インバータ回路の間に接続された第１コンデンサと、
前記第１インバータ回路の入力端子に接続された第２コンデンサと、
前記第１インバータ回路及び前記第２インバータ回路のそれぞれの前段に設けられ、各インバータ回路に入力される電圧パルス信号の電圧レベルをシフトする入力調整用レベルシフト回路と、
を備え、
前記第１スイッチングトランジスタのゲートには、前記第２スイッチングトランジスタのゲートに印加された制御信号としての電圧パルス信号と位相が反転された電圧パルス信号が制御信号として印加されるとともに、それぞれの制御信号の上限値が、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタにおけるＶｏｎ電圧の値よりも大きいとともに、
各入力調整用レベルシフト回路が、２つのトランジスタをそれぞれ有し、
前記各入力調整用レベルシフト回路の２つのトランジスタのうち一のトランジスタが、
前記第１インバータ回路又は前記第２インバータ回路に入力される電圧パルス信号が印加されるゲートと、
所定の値を有する第１電圧が印加されるドレインと、
当該２つのトランジスタのうち他のトランジスタのゲートおよびドレインに接続されるとともに、前記第１インバータ回路又は前記第２インバータ回路の入力端子に接続されるソースと、
から構成され、
当該２つのトランジスタのうち他のトランジスタが、前記各インバータ回路のトランジスタのソースに印加される電圧とは異なる第２電圧が印加されるソースを有することを特徴とするシフトレジスタ。
【請求項６】
請求項５に記載のシフトレジスタにおいて、
前記コンデンサのコンデンサ容量が寄生容量によって形成されている、シフトレジスタ。
【請求項７】
請求項５又は６に記載のシフトレジスタにおいて、
０Ｖ以上の電圧レベルを有する前記制御信号の基になる電圧パルス信号が入力され、かつ、前記制御信号を出力する制御信号用レベルシフト回路ユニットを更に備える、シフトレジスタ。
【請求項８】
請求項５〜７の何れか一項に記載のシフトレジスタにおいて、
前記第２電圧が、前記各インバータ回路のトランジスタのソースに印加される電圧よりも小さい値である、シフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタに関する。
【背景技術】
【０００２】
近年、半導体素子に関する技術の進歩に伴って、家電製品、通信システムまたはコンピュータなど多くの電子機器においては、その用途に合わせて種々の半導体電子回路が用いられている。特に、最近では、データ伝送を行う際に、シリアル伝送とパラレル伝送に変換するインタフェース変換、または、液晶表示装置に代表される画像表示装置におけるゲート線駆動回路（走査線駆動回路）など様々な電子機器にシフトレジスタが用いられ、電子機器内における回路としての重要度が増している。このような状況下において、回路素子として用いられるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）などのＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）の数が少なく、単純な構造を有するとともに、消費電力が少ないダイナミック（Ｄｙｎａｍｉｃ）型のシフトレジスタ（以下、「ダイナミック型シフトレジスタ」という。）の研究が進められている。
【０００３】
ダイナミック型シフトレジスタにおいては、複数の出力段から出力されるそれぞれのパルス信号を制御するために、出力段毎にＦＥＴなどのスイッチングトランジスタ（以下、「トランスファーゲート」ともいう。）が組み込まれている。特に、これらのスイッチングトランジスタとしては、エンハンスメント型のＦＥＴを用いるようになっている。そして、このシフトレジスタは、各出力段に組み込まれたＴＦＴのゲートに順に制御信号である電圧を所定期間印加することによって、出力段毎にシフトされたパルスを出力するようになっている。また、このシフトレジスタは、各ＦＥＴを的確に駆動させるために、制御信号としては、０Ｖ（グラウンド）から当該ＦＥＴに印加される電源電圧ＶＤＤの最大電圧の間で変化する信号を用いるようになっている（例えば、特許文献１及び２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３３５１５３号公報
【特許文献２】特開２００６−５４８７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、例えば、特許文献１または２に代表されるダイナミック型シフトレジスタにあっては、製造プロセスのばらつき、または、半導体膜に対する紫外線照射などの外的要因によりＦＥＴ（すなわち、トランスファーゲート）のゲートにおけるＶｏｎ電圧が、Ｎ型ＦＥＴの場合には通常はプラスのところマイナスとなり、Ｐ型ＦＥＴの場合には通常マイナスのところプラスとなる場合がある。そして、このような場合には、当該シフトレジスタが正常に駆動せず、各出力段から適切なパルス信号の出力を得ることができないことも多い。特に、半導体膜に対する紫外線照射などの外的要因に基づいてこのような不具合が発生しやすい。
【０００６】
具体的には、シフトレジスタにおいては、制御信号に基づいて、各出力段に組み込まれたＴＦＴをＯＮ及びＯＦＦさせることによって、各出力段に前段の出力段との電気的な接続及び切断を行うようになっている。しかしながら、製造過程によっては、これらのＦＥＴにおけるゲート電圧の閾値（すなわち、Ｖｏｎ電圧）がマイナス側にシフトされてしまうことも多く、この場合には、ＦＥＴを駆動するための制御信号をそのゲートに印加しなくても、すなわち、０Ｖでも当該ＦＥＴがＯＮとなるので、前段の出力段に当該ＦＥＴを介してリークする電流が多くなり、各出力段においては適切にシフトされたパルス信号を出力することができなくなる。特に、このようなＴＦＴを用いたシフトレジスタを、電子ペーパーのゲートドライバ回路などの動作周波数の低い制御信号によって駆動させた場合には、リーク電荷量が増大するので、適切にシフトされたパルス信号を出力することができない。
【０００７】
本発明は、上記課題を解決するためになされたものであり、その目的は、トランスファーゲートのゲートにおける閾値がマイナス側にシフトされた場合であっても、適切に駆動可能なシフトレジスタを提供することにある。
【課題を解決するための手段】
【０００８】
（１）上記課題を解決するため、本発明のシフトレジスタは、入力された電圧パルス信号を順次シフトさせる複数のシフト回路ユニットを有するシフトレジスタであって、前記各シフト回路ユニットが、トランジスタから構成される第１インバータ回路と、トランジスタから構成される第２インバータ回路と、Ｖｏｎ電圧がマイナスの値となるゲートを有し、前記第１インバータ回路と前記第２インバータ回路の間に接続されたｎ型の第１スイッチングトランジスタと、Ｖｏｎ電圧がマイナスの値となるゲートを有し、前記第２インバータ回路の後段に設けられるとともに後段のシフト回路ユニットと接続されたｎ型の第２スイッチングトランジスタと、前記第１スイッチングトランジスタと前記第２インバータ回路の間に接続された第１コンデンサと、前期第１インバータ回路の入力端子に接続された第２コンデンサと、を備え、前記第１スイッチングトランジスタのゲートには、前記第２スイッチングのゲートと位相が反転された電圧パルス信号が制御信号として印加されるとともに、当該制御信号の下限値が、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタにおけるＶｏｎ電圧の値よりも小さい構成を有している。
【０００９】
この構成により、本発明のシフトレジスタは、Ｎ型のスイッチングトランジスタのゲートにおけるＶｏｎ電圧がマイナスにシフトされている場合であっても、Ｖｏｎ電圧より小さい値を有する制御信号によって当該ゲートのＯＮとＯＦＦを制御すること、すなわち、スイッチングトランジスタのゲートを的確にＯＦＦすることができる。したがって、本発明のシフトレジスタは、適切にシフトされたパルス信号を出力することができる。
【００１０】
特に、本発明のシフトレジスタは、制御信号の周波数が低速の場合であっても、すなわち、各スイッチングトランジスタのＯＦＦ時間が長い場合であっても、各スイッチングトランジスタのゲートに対するＯＮ及びＯＦＦを的確に行うことができるので、各スイッチングトランジスタと前段のインバータ回路との電気的な接続により時間経過に伴うコンデンサの電荷放電を抑制することができる。したがって、本発明のシフトレジスタは、このような制御信号の周波数が低速の場合であっても、適切にシフトされたパルス信号を出力することができる。
【００１１】
（２）また、本発明のシフトレジスタは、前記制御信号が、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタのゲートにおける閾値電圧より大きい値と、前記Ｖｏｎ電圧の値よりも小さい値との間で変位する電圧パルス信号である構成を有している。
【００１２】
この構成により、本発明のシフトレジスタは、各スイッチングトランジスタを的確に制御することができるので、適切にシフトされたパルス信号を出力することができる。
【００１３】
（３）また、本発明のシフトレジスタは、前記制御信号が、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタのドレインに印加される電源電圧の値にゲートにおける閾値電圧を加算した値より大きい値と、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタのソースに印加される電源電圧に前記Ｖｏｎ電圧を加算した値よりも小さい値との間で変位する電圧パルス信号である構成を有している。
【００１４】
この構成より、本発明のシフトレジスタは、例えば、各スイッチングトランジスタがＮ型の場合に、各インバータ回路の出力が下限出力レベル（Ｌｏｗレベル）で、かつ、コンデンサの電位が上限出力レベル（Ｈｉｇｈレベル）の場合であっても、第１スイッチングトランジスタを的確にＯＦＦすることができるので、コンデンサが第１インバータ回路と電気的な接続することによって生じる電荷の放電現象を改善させることができる。したがって、本発明のシフトレジスタは、スイッチングトランジスタのゲートにおけるＶｏｎ電圧がマイナスにシフトされている場合であっても、適切にシフトされたパルス信号を出力することができる。
【００１５】
（４）また、本発明のシフトレジスタは、前記コンデンサのコンデンサ容量が寄生容量によって形成されていてもよい。
【００１６】
（５）また、本発明のシフトレジスタは、０Ｖ以上の電圧レベルを有する前記制御信号の基になる電圧パルス信号が入力され、かつ、前記制御信号を出力する制御信号用レベルシフト回路ユニットを更に備える構成を有している。
【００１７】
この構成により、本発明のシフトレジスタは、下限値がマイナスとなる制御信号を回路内で生成して用いることができるので、０Ｖ以上の電圧レベルを有する電圧パルス信号を制御信号として入力された場合であっても、適切にシフトされたパルス信号を出力することができる。特に、本発明のシフトレジスタは、スイッチングトランジスタがＮ型の場合であって、当該各トランジスタのゲート電圧における閾値がマイナスにシフトしている場合においても、制御信号をマイナス、好ましくは、閾値よりも小さくすることができるので、このような場合であっても適切にシフトされたパルス信号を出力することができる。
【００１８】
（６）また、本発明のシフトレジスタは、前記各シフト回路ユニットが、前記第1インバータ回路及び第２インバータ回路のそれぞれの前段に、各インバータ回路に入力される電圧レベルをシフトする入力調整用レベルシフト回路を更に備える構成を有している。
【００１９】
この構成により、本発明のシフトレジスタは、スイッチングトランジスタがＮ型で、かつ、当該各トランジスタのゲート電圧における閾値がマイナスにシフトしている場合の他、シフト回路ユニット毎に、かつ、インバータ回路毎に、入力された電圧パルスのレベルを調整することができるので、多くのインバータ回路を通過することによってノイズその他の影響を排除することができる。
【００２０】
（７）また、本発明のシフトレジスタは、前記各レベルシフト回路が、少なくともトランジスタによって構成されるとともに、当該トランジスタのソースに印加される電源電圧が、前記入力された電圧パルス信号における下限値の２倍以上の値である構成を有している。
【００２１】
通常、Ｎ型の片チャンネルのスイッチングトランジスタを用いた場合には、閾値値の関係で、入力された電圧に対して低い電圧しか伝えることができず、高い電圧分を伝えることができない。
【００２２】
この構成より、本発明のシフトレジスタは、レベルシフト回路によって第１制御信号及び第２制御信号または入力された電圧パルスを増幅することができるので、入力された電圧パルスのレベルを、各シフト回路ユニットにおいて減少させずに、同一のレベルを維持させつつ、適切にシフトされたパルス信号を出力することができる。
【００２３】
（８）上記課題を解決するため、本発明のシフトレジスタは、入力された電圧パルス信号を順次シフトさせる複数のシフト回路ユニットを有するシフトレジスタであって、前記各シフト回路ユニットが、トランジスタから構成される第１インバータ回路と、トランジスタから構成される第２インバータ回路と、閾値電圧がプラスの値となるゲートを有し、前記第１インバータ回路と前記第２インバータ回路の間に接続されたｐ型の第１スイッチングトランジスタと、閾値電圧がプラスの値となるゲートを有し、前記第２インバータ回路の後段に設けられるとともに後段のシフト回路ユニットと接続されたｐ型の第２スイッチングトランジスタと、前記第１スイッチングトランジスタと前記第２インバータ回路の間に接続された第１コンデンサと、前期第１インバータ回路の入力端子に接続された第２コンデンサと、を備え、前記第１スイッチングトランジスタのゲートには、前記第２スイッチングのゲートと位相が反転された電圧パルス信号が制御信号として印加されるとともに、当該制御信号の上限値が、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタのドレインに印加される電源電圧の値よりも大きい構成を有している。
【００２４】
この構成により、本発明のシフトレジスタは、Ｐ型のスイッチングトランジスタのゲートにおけるＶｏｎ電圧がプラスにシフトされている場合であっても、プラスの値を有する制御信号によって当該ゲートのＯＮとＯＦＦを制御すること、すなわち、スイッチングトランジスタのゲートを的確にＯＦＦすることができる。したがって、本発明のシフトレジスタは、適切にシフトされたパルス信号を出力することができる。
【００２５】
特に、本発明のシフトレジスタは、制御信号の周波数が低速の場合であっても、すなわち、各スイッチングトランジスタのＯＦＦ時間が長い場合であっても、各スイッチングトランジスタのゲートに対するＯＮ及びＯＦＦを的確に行うことができるので、各スイッチングトランジスタと前段のインバータ回路との電気的な接続により時間経過に伴うコンデンサの電荷放電を抑制することができる。したがって、本発明のシフトレジスタは、このような制御信号の周波数が低速の場合であっても、適切にシフトされたパルス信号を出力することができる。
【００２６】
（９）また、本発明のシフトレジスタは、前記制御信号が、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタのドレインに印加される電源電圧より大きい値と、当該第１スイッチングトランジスタ及び当該第２スイッチングトランジスタのゲートにおける閾値電圧より小さい値との間で変位する電圧パルス信号である構成を有している。
【００２７】
この構成により、本発明のシフトレジスタは、各スイッチングトランジスタを的確に制御することができるので、適切にシフトされたパルス信号を出力することができる。
【００２８】
（１０）また、本発明のシフトレジスタは、前記制御信号が、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタのドレインに印加される電源電圧の値に前記Ｖｏｎ電圧を加算した値より大きい値と、前記第１スイッチングトランジスタ及び前記第２スイッチングトランジスタのソースに印加される電源電圧に当該第１スイッチングトランジスタ及び当該第２スイッチングトランジスタのゲートにおける閾値電圧よりも小さい値との間で変位する電圧パルス信号である構成を有している。
【００２９】
この構成より、本発明のシフトレジスタは、例えば、各スイッチングトランジスタがＰ型の場合に、各インバータ回路の出力が下限出力レベル（Ｌｏｗレベル）で、かつ、コンデンサの電位が上限出力レベル（Ｈｉｇｈレベル）の場合であっても、第１スイッチングトランジスタを的確にＯＦＦすることができるので、コンデンサが第１インバータ回路と電気的な接続することによって生じる電荷の放電現象を改善させることができる。したがって、本発明のシフトレジスタは、スイッチングトランジスタのゲートにおけるＶｏｎ電圧がプラスにシフトされている場合であっても、適切にシフトされたパルス信号を出力することができる。
【００３０】
（１１）本発明のシフトレジスタは、前記コンデンサのコンデンサ容量が寄生容量によって形成されていてもよい。
【００３１】
（１２）また、本発明のシフトレジスタは、０Ｖ以上の電圧レベルを有する前記制御信号の基になる電圧パルス信号が入力され、かつ、前記制御信号を出力する制御信号用レベルシフト回路ユニットを更に備える構成を有している。
【００３２】
この構成により、本発明のシフトレジスタは、下限値がマイナスとなる制御信号を回路内で生成して用いることができるので、０Ｖ以上の電圧レベルを有する電圧パルス信号を制御信号として入力された場合であっても、適切にシフトされたパルス信号を出力することができる。特に、本発明のシフトレジスタは、スイッチングトランジスタがＮ型の場合であって、当該各トランジスタのゲート電圧における閾値がマイナスにシフトしている場合においても、制御信号をマイナス、好ましくは、閾値よりも小さくすることができるので、このような場合であっても適切にシフトされたパルス信号を出力することができる。
【００３３】
（１３）また、本発明のシフトレジスタは、前記各シフト回路ユニットが、前記第１インバータ回路及び第２インバータ回路のそれぞれの前段に、各インバータ回路に入力される電圧レベルをシフトする入力調整用レベルシフト回路を更に備える構成を有している。
【００３４】
この構成により、本発明のシフトレジスタは、スイッチングトランジスタがＮ型で、かつ、当該各トランジスタのゲート電圧における閾値がマイナスにシフトしている場合の他、シフト回路ユニット毎に、かつ、インバータ回路毎に、入力された電圧パルスのレベルを調整することができるので、多くのインバータ回路を通過することによってノイズその他の影響を排除することができる。
【００３５】
（１４）また、本発明のシフトレジスタは、前記各レベルシフト回路が、少なくともトランジスタによって構成されるとともに、当該トランジスタのソースに印加される電源電圧が、前記入力された電圧パルス信号における下限値の２倍以上の値である構成を有している。
【００３６】
この構成より、本発明のシフトレジスタは、レベルシフト回路によって第１制御信号及び第２制御信号または入力された電圧パルスを増幅することができるので、入力された電圧パルスのレベルを、各シフト回路ユニットにおいて減少させずに、同一のレベルを維持させつつ、適切にシフトされたパルス信号を出力することができる。
【発明の効果】
【００３７】
本発明のシフトレジスタは、各スイッチングトランジスタと前段のインバータ回路との電気的な接続により時間経過に伴うコンデンサの電荷放電を抑制することができる。したがって、本発明のシフトレジスタは、このような制御信号の周波数が低速の場合であっても、適切にシフトされたパルス信号を出力することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明に係るシフトレジスタの第１実施形態の構成を示すブロック図である。
【図２】第１実施形態のシフト回路ユニットの構成を示すブロック図である。
【図３】第１実施形態のインバータ回路の構成を示すブロック図である。
【図４】第１実施形態における第１トランスファーゲート及び第２トランスファーゲートのｎ型トランジスタ特性の一例であり、各トランジスタのゲートにおけるＶｏｎ電圧と閾値電圧の特性をそれぞれ示す図である。
【図５】第１実施形態のシフトレジスタと従来のシフトレジスタの出力を比較した比較例である。
【図６】第１実施形態において、第１トランスファーゲート及び第２トランスファーゲートのｐ型トランジスタ特性の一例である。
【図７】第１実施形態のインバータ回路の構成を示すブロック図のその他の例である。
【図８】本発明に係るシフトレジスタの第２実施形態の構成を示すブロック図である。
【図９】第２実施形態のレベルシフト回路の構成を示すブロック図である。
【図１０】第３実施形態のシフト回路ユニットの構成を示すブロック図である。
【発明を実施するための形態】
【００３９】
以下、本願の実施形態について、図面を参照しながら説明する。
【００４０】
なお、以下に説明する実施形態は、入力されたパルス信号を順次シフトさせる多数段のダイナミック型シフトレジスタに対して、本発明のシフトレジスタを適用した場合の実施形態である。
【００４１】
＜第１実施形態＞
はじめに、図１〜図６の各図を用いて本発明に係るダイナミック型シフトレジスタ（以下、単に「シフトレジスタ」という。）１００の第１実施形態について説明する。
【００４２】
［シフトレジスタの構成］
まず、図１〜図３の各図を用いて本実施形態におけるシフトレジスタの構成について説明する。なお、図１は、本実施形態におけるシフトレジスタ１００の構成を示す回路図であり、図２は、本実施形態におけるシフト回路ユニット１１０の構成を示す回路図である。また、図３は、本実施形態のシフト回路ユニット１１０を構成するインバータ回路の構成を示すブロック図である。
【００４３】
本実施形態のシフトレジスタ１００は、図１に示すように、入力された電圧パルス信号を順次シフトさせる複数のシフト回路ユニット１１０から構成される。また、シフトレジスタ１００は、第１制御信号及び第２制御信号を入力するための第１制御信号入力端子１０及び第２制御信号入力端子２０と、シフトする対象となる電圧パルス（以下、「入力電圧パルス」という。）が入力されるパルス信号入力端子３０と、シフトされた電圧パルスをシフト回路ユニット１１０毎に出力する各出力端子４０と、を備えている。さらに、シフトレジスタ１００は、各シフト回路ユニット１１０を駆動するための電源電圧ＶＤＤ及び電源電圧ＶＳＳを入力するためのＶＤＤ入力端子６０及びＶＳＳ入力端子７０を備えている。
【００４４】
各シフト回路ユニット１１０は、図２に示すように、第１インバータ回路１１１、第２インバータ回路１１２、第１トランスファーゲート１１３、第２トランスファーゲート１１４及びコンデンサ１１５、１１６から構成される。また、各シフト回路ユニット１１０においては、第１制御信号入力端子１１、第２制御信号入力端子２１、出力端子４１、ＶＤＤ入力端子６１及びＶＳＳ入力端子７１は、それぞれ、上述のシフトレジスタ１００において対応する端子に接続され、回路入力端子８０は、パルス信号入力端子３０または前段のシフト回路ユニット１１０における出力端子４０に接続される。
【００４５】
第１制御信号及び第２制御信号としては、上限値が電源電圧ＶＤＤより大きい値（例えば、電源電圧ＶＤＤにトランスファーゲート１１３、１１４のゲートにおける閾値電圧を加算した値より大きい値）であって、下限値が電源電圧ＶＳＳより小さい値（例えば、電源電圧ＶＳＳにトランスファーゲート１１３、１１４のゲートにおけるＶｏｎ電圧、すなわち、当該ゲートをオンし始める電圧値を加算した値より小さい値）であり、所定の周期を有するパルス信号を用いる。また、第１制御信号と第２制御信号は、それぞれの位相が反転された信号である。なお、電源電圧ＶＤＤは、例えば、１０Ｖであり、また、電源電圧ＶＳＳは、例えば、０Ｖである。
【００４６】
第１インバータ回路１１１は、回路入力端子８０と第１トランスファーゲート１１３の間に接続され、入力された入力電圧パルスを反転出力し、反転出力パルスとして、第１トランスファーゲート１１３を介して第２インバータ回路１１２に出力する。特に、第１インバータ回路１１１は、ブートストラップ型インバータ回路であり、例えば、図３に示すように、第１ｎ型ＦＥＴ１１６、第２ｎ型ＦＥＴ１１７及び第３ｎ型ＦＥＴ１１８の３つのｎ型ＦＥＴとコンデンサ１１５とから構成される。
【００４７】
具体的には、第１ｎ型ＦＥＴ１１６は、電圧パルスが入力される回路入力端子８０に接続されたゲートと、回路出力端子９０に接続されるドレインと、ＶＳＳ入力端子７０に接続されるソースと、から構成される。第２ｎ型ＦＥＴ１１７は、ＶＤＤ入力端子６０に接続されるゲートと、ゲートに短絡接続されるドレインと、コンデンサ１１５を介して回路出力端子９０に接続されるソースと、から構成される。第３ｎ型ＦＥＴ１１８は、コンデンサ１１９を介して回路出力端子９０に接続されるゲートと、ＶＤＤ入力端子６０に接続されるドレインと、回路出力端子９０に接続されるソースと、から構成される。
【００４８】
第２インバータ回路１１２は、第１トランスファーゲート１１３及び第２トランスファーゲート１１４の間に接続されつつ、第１インバータ回路１１１から出力された反転出力パルスを入力し、入力されたパルス信号を再反転出力パルスとして出力端子４１から外部または後段のシフト回路ユニット１１０に出力する。特に、第２インバータ回路１１２は、ブートストラップ型インバータ回路であり、例えば、図３に示すように、第１インバータ回路１１１と同一の構成を有している。
【００４９】
第１トランスファーゲート１１３は、ゲート電圧の閾値がマイナスにシフトされている（いわゆる「ディプレッションタイプ」となっている）ｎ型のＦＥＴであって、酸化物ＴＦＴまたは有機トランジスタによって構成される。また、第１トランスファーゲート１１３は、第１制御信号入力端子１０に接続されるゲートと、第１インバータ回路１１１の回路出力端子９０に接続されるドレインと、コンデンサ１１５の一端及び第２インバータ回路１１２の回路入力端子８０に接続されるソースと、から構成される。
【００５０】
第２トランスファーゲート１１４は、第１トランスファーゲート１１３と同様に、ゲート電圧の閾値がマイナスにシフトされているディプレッションタイプになっているｎ型のＦＥＴであって、酸化物ＴＦＴまたは有機トランジスタによって構成される。また、第２トランスファーゲート１１４は、第２制御信号入力端子２０に接続されるゲートと、第１インバータ回路１１１の回路出力端子９０に接続されるドレインと、出力端子４１に接続されるソースと、から構成される。
【００５１】
コンデンサ１１５は、第１トランスファーゲート１１３がＯＮとなって駆動している際に、第１インバータ回路１１１から出力された反転出力パルスに基づいて充電される。例えば、コンデンサ１１５は、０．１ｐＦ以上の容量を有している。また、コンデンサ１１５は、一端が第１トランスファーゲート１１３のソースと第２インバータ回路１１２の回路入力端子８０に接続されており、他端がＶＳＳ入力端子７０に接続される。なお、コンデンサ１１５は、回路素子として設けられていてもよいし、寄生容量として形成されていてもよい。
【００５２】
コンデンサ１１６は、前段のシフト回路ユニット１１０からの出力がある場合に、入力された電圧パルスに基づいて充電される。例えば、コンデンサ１１６は、０．１ｐＦ以上の容量を有している。また、コンデンサ１１６は、一端が回路入力端子８０に接続されており、他端がＶＳＳ入力端子７０に接続される。なお、コンデンサ１１６は、回路素子として設けられていてもよいし、寄生容量として形成されていてもよい。
【００５３】
［本願発明の原理及びシフトレジスタの動作］
次に、図４及び図５を用いて本願発明の原理及びシフトレジスタの動作について説明する。なお、図４は、第１トランスファーゲート１１３及び第２トランスファーゲート１１４のｎ型トランジスタ特性の一例であり、各トランジスタのゲートにおけるＶｏｎ電圧と閾値電圧の特性をそれぞれ示す。ただし、閾値電圧とは本格的にドレイン電流Ｉｄが流れる際にゲートに印加される電圧を示し、Ｖｏｎ電圧とは、微量なドレイン電流Ｉｄが流れる際にゲートに印加される電圧を示す。また、図５は、本実施形態のシフトレジスタ１００と従来のシフトレジスタ１００の出力を比較した比較例である。
【００５４】
本実施形態のシフトレジスタ１００は、上述のような回路構成を有することにより、第１トランスファーゲート１１３及び第２トランスファーゲート１１４のゲートにおけるＶｏｎ電圧がマイナスにシフトされている場合であっても、当該Ｖｏｎ電圧よりも小さい値を有する第１制御信号及び第２制御信号によって当該ゲートのＯＮとＯＦＦを的確に制御することができるようになっている。
【００５５】
一般的なシフトレジスタにおいては、第１トランスファーゲートのゲートに０Ｖから電源電圧ＶＤＤの範囲で変化するパルス信号の制御信号が印加される。この場合においては、第１トランスファーゲートのゲート電圧の閾値がマイナスにシフトされていると、第２インバータ回路において誤動作が生じることとなる。
【００５６】
例えば、上述のシフト回路ユニット１１０において、０Ｖから電源電圧ＶＤＤの範囲で変化するパルス信号の制御信号が印加される場合に、第１トランスファーゲート１１３のゲートに印加される制御信号が「０」Ｖとなると、通常、第１トランスファーゲート１１３がＯＦＦとなる。また、第１トランスファーゲート１１３がＯＮとなるとともに、入力電圧パルスがシフト回路ユニット１１０にＨｉｇｈレベルが入力されると、第１インバータ回路１１１の出力パルスがＬｏｗレベル（下限出力レベル）で、コンデンサ１１５によって保持されている第２インバータ回路１１２に入力されるべき入力パルスがＨｉｇｈレベル（上限出力レベル）となる。そして、その後、制御信号が「０」Ｖとなり、第１トランスファーゲート１１３がＯＦＦとなると、第２トランスファーゲート１１４がＯＮとなり、その反転出力を出力端子４１に出力することとなる。
【００５７】
しかしながら、図４に示すように、第１トランスファーゲート１１３のゲートにおけるＶｏｎ電圧がマイナスにシフトされていると、第１トランスファーゲート１１３のゲートが完全にＯＦＦとならず、第１トランスファーゲート１１３によって第１インバータ回路１１１と第２インバータ回路１１２が電気的に接続された状態を維持することになり、当該第１トランスファーゲート１１３におけるドレイン電流Ｉｄが第２インバータ回路１１２側から第１インバータ回路１１１側に流れることになる。そのため、コンデンサ１１５に充電された電荷が放電してその電圧が減少し、第２インバータ回路１１２に入力されるべき入力電圧パルスのレベルが低くなる（すなわち、電圧パルスにおけるＨｉｇｈレベルを維持することができなくなる）。したがって、第２インバータ回路１１２から出力される出力電圧パルスが適切な値にならないので、図５（ａ）に示すように、シフトレジスタ１００としても、シフトされた電圧パルスを適切に出力することができない。なお、図５（ａ）には、第６シフト回路ユニット１１０及び第７シフト回路ユニット１１０の出力電圧パルスを示す。
【００５８】
一方、本実施形態のシフトレジスタ１００においては、上述のように、第１制御信号及び第２制御信号の下限値をゲートにおけるＶｏｎ電圧よりも小さい値とすることによって第１トランスファーゲート１１３のゲートにおけるＶｏｎ電圧がマイナスであっても、第１制御信号及び第２制御信号によって当該トランスファーゲートを的確にＯＦＦにすることができるようになっている。すなわち、シフトレジスタ１００は、上述のように、入力電圧パルスがシフト回路ユニット１１０にＨｉｇｈレベルが入力され、第１インバータ回路１１１の出力パルスがＬｏｗレベル（下限出力レベル）で、コンデンサ１１５によって保持されている第２インバータ回路１１２に入力されるべき入力パルスがＨｉｇｈレベル（上限出力レベル）となり、その後に制御信号が電源電圧ＶＳＳに移行して第１トランスファーゲート１１３がＯＮからＯＦＦになった場合であっても、上述と異なり、第２インバータ回路１１２から第１インバータ回路１１１へ向かって流れるドレイン電流Ｉｄに基づくコンデンサ１１５の放電を防止することができる。そして、第２トランスファーゲート１１４がＯＮとなると、第２インバータ回路１１２は、コンデンサ１１５によって保持されているＨｉｇｈレベル（上限出力レベル）を出力端子４１に適切に反転出力することとなる。したがって、図５（ｂ）に示すように、シフトレジスタ１００全体としても、シフトされた電圧パルスを適切に出力することができるようになっている。なお、図５（ｂ）には、第６シフト回路ユニット１１０及び第７シフト回路ユニット１１０の出力電圧パルスを示す。
【００５９】
特に、本実施形態のシフトレジスタ１００は、第１制御信号及び第２制御信号が低速の場合であっても、すなわち、第１トランスファーゲート１１３及び第２トランスファーゲート１１４を駆動させるための動作周波数が低い場合であっても、第１トランスファーゲート１１３及び第２トランスファーゲート１１４のゲートに対するＯＮ及びＯＦＦを的確に行うことができるようになっている。すなわち、第１制御信号及び第２制御信号に基づいて第１トランスファーゲート１１３及び第２トランスファーゲート１１４をＯＦＦするときに当該ゲートに印加される電圧をＶｏｎ電圧以下にすることによって、第２インバータ回路１１２から第１インバータ回路１１１へ流れるドレイン電流を低減することができるので、トランスファーゲート１１３をＯＦＦする時間が長くなったとしても、コンデンサ１１５における放電量が少なくなるか、ほとんど放電されなくなる。したがって、各シフト回路ユニット１１０は、適切にシフトされた出力電圧パルスを出力することができるので、シフトレジスタ１００は、適切にシフトされたパルス信号を出力することができるようになっている。
【００６０】
また、第１制御信号及び第２制御信号における動作周波数の下限値としては、第１制御信号または第２制御信号における第１トランスファーゲート１１３をＯＦＦする時間（制御信号の周期の１／２）が誤動作する時間Ｔerror以下となる、周波数ｆ（Ｌ）以上である。すなわち、上述したように、各シフト回路ユニット１１０においては、第１トランスファーゲート１１３がＯＦＦされた場合に、当該トランスファーゲートに流れるドレイン電流Ｉｄを低減させるこがが必要である。したがって、動作周波数の下限値ｆ（Ｌ）は、以下の（式１）及び（式２）によって示すことができる。
【００６１】
ｆ（Ｌ）＝１／Ｔerror                                ・・・・（式１）
【００６２】
Ｔerror＝（Ｃｓ×（ＶＨ−ＶＨＬ））／Ｉｄ
ただし  Ｖｇ＝０、Ｖｄ＝ＶＨ−ＶＬ・・・・（式２）
【００６３】
なお、「Ｃｓ」とはシフト回路ユニット１１０におけるコンデンサ容量（寄生容量）、「ＶＨ」は、第１インバータ回路１１１からの出力される反転出力パルスのＨｉｇｈｔレベル、「ＶＨＬ」は、第２インバータ回路１１２に入力される反転出力パルスにおいて再反転出力パルスのＬｏｗレベルを維持するための最低限のレベル、及び、「ＶＬ」は第１インバータ回路１１１から出力される反転出力パルスのＬｏｗレベルを示す。また、ドレイン電圧Ｖｄは、およそＶＨ−ＶＬとなる。
【００６４】
例えば、幅Ｗが１００μｍ及び長さＬが１０μｍを有し、ゲートにおけるＶｏｎ電圧がマイナス（−１．５Ｖ程度）にシフトしている第１トランスファーゲート１１３及び第２トランスファーゲート１１４を備えている場合には、第１制御信号及び第２制御信号の動作周波数ｆ（Ｌ）は、（式１）及び（式２）により１ｋＨｚの低周波数まで動作可能となる。すなわち、このような場合には、第１制御信号及び第２制御信号の周波数が０．５ｋＨｚ以上であれば、本実施形態のシフトレジスタ１００は適切に駆動するようになっている。なお、コンデンサ容量Ｃｓが２．４ｐＦ、電圧差（ＶＨ―ＶＨＮ）２Ｖ及びドレイン電流Ｉｄ（Ｖｇ＝０、Ｖｄ＝ＶＨ−ＶＬ）が１０ｎＡとする。
【００６５】
［作用及び効果］
以上本実施形態のシフトレジスタ１００は、Ｎ型の第１トランスファーゲート１１３及び第２トランスファーゲート１１４のゲートにおけるＶｏｎ電圧がマイナスにシフトされている場合であっても、当該ゲートを的確にＯＦＦすることができるので、適切にシフトされたパルス信号を出力することができる。特に、本実施形態のシフトレジスタ１００は、制御信号の周波数が低速の場合であっても、適切にシフトされたパルス信号を出力することができる。
【００６６】
［変形例］
次に、図６及び図７を用いて本実施形態のシフトレジスタ１００における変形例を説明する。なお、図６は、第１実施形態において、第１トランスファーゲート１１３及び第２トランスファーゲート１１４のｐ型トランジスタ特性の一例であり、図７は、第１インバータ回路１１１及び第２インバータ回路１１２の回路図の変形例である。
【００６７】
上記の実施形態においては、第１トランスファーゲート１１３及び第２トランスファーゲート１１４としてｎ型のＦＥＴを用いているが、ｐ型のＦＥＴを用いてもよい。この場合には、第１トランスファーゲート１１３及び第２トランスファーゲート１１４のゲートにおけるＶｏｎ電圧は、プラス側にシフトされている。
【００６８】
また、第１制御信号及び第２制御信号としては、上限値が電源電圧ＶＤＤより大きい値（例えば、電源電圧ＶＤＤにトランスファーゲート１１３、１１４のゲートにおけるＶｏｎ電圧を加算した値より大きい値）であって、下限値が電源電圧ＶＳＳより小さい値（例えば、電源電圧ＶＳＳにトランスファーゲート１１３、１１４のゲートにおける閾値電圧加算した値より小さい値）であり、所定の周期を有するパルス信号を用いる。また、第１制御信号と第２制御信号は、それぞれの位相が反転された信号である。なお、電源電圧ＶＤＤは、例えば、１０Ｖであり、また、電源電圧ＶＳＳは、例えば、０Ｖである。
【００６９】
また、上記の実施形態においては、第１インバータ回路１１１及び第２インバータ回路１１２は、ブートストラップ型インバータ回路によって形成されているが、図７に示すように非飽和負荷ＭＯＳ型インバータによって形成されていてもよい。例えば、ｎ型の場合には、図７（ａ）に示すように、上述の図３に示す第３ｎ型ＦＥＴ１１８のゲートに、ＶＤＤ入力端子６１に代えて、電源電圧ＶＤＤより大きい電源電圧ＶＧＧ（例えば、１５Ｖ）を印加するためのＶＧＧ入力端子５１を接続し、図３に示すコンデンサ１１９を省略する構成を有している。そして、ｐ型の場合には、図７（ａ）とは異なり、図７（ｂ）に示すように、第１ｎ型ＦＥＴ１１８のゲートに、電源電圧ＶＳＳより小さい電源電圧ＶＧＧ（例えば、−５Ｖ）を印加するためのＶＧＧ入力端子５１を接続する構成を有している。
【００７０】
また、本実施形態のシフト回路ユニット１１０においては、コンデンサ１１６を第１インバータ回路１１１の前段に設けているが、第２トランスファーゲート１１４の後段であって、出力端子４１との間に、当該コンデンサ１１６を設けてもよい。なお、このコンデンサは、回路素子として設けられていてもよいし、寄生容量として形成されていてもよい。
【００７１】
＜第２実施形態＞
次に、図８〜図９の各図を用いて本発明に係るシフトレジスタ２００の第２実施形態について説明する。なお、図８は、本実施形態におけるシフトレジスタ２００の構成を示す回路図であり、図９は、本実施形態におけるレベルシフト回路２１０の構成を示す回路図である。
【００７２】
本実施形態のシフトレジスタ２００は、第１実施形態の構成に加えて、第１制御信号入力端子１０または第２制御信号入力端子２０と各シフト回路ユニット１１０の間に、第１制御信号用レベルシフト回路２１０Ａまたは第２制御信号用レベルシフト回路２１０Ｂをそれぞれ設けた点に特徴がある。なお、本実施形態のシフトレジスタ２００におけるその他の構成は、第１実施形態と同一であるので、同一の部材については同一の符号を付してその説明を省略する。
【００７３】
［シフトレジスタの構成］
まず、図８を用いて本実施形態のシフトレジスタ２００の構成について説明する。
【００７４】
本実施形態のシフトレジスタ２００は、図７に示すように、入力された電圧パルス信号を順次シフトさせる複数のシフト回路ユニット１１０と、第１制御信号入力端子１０または第２制御信号入力端子２０と各シフト回路ユニット１１０の間に設けられた第１制御信号用レベルシフト回路２１０Ａ及び第２制御信号用レベルシフト回路２１０Ｂと、から構成される。第１制御信号用レベルシフト回路２１０Ａ及び第２制御信号用レベルシフト回路２１０Ｂは、外部から入力された第１制御信号または第２制御信号をそれぞれレベルシフトさせるようになっている。例えば、第１制御信号用レベルシフト回路２１０Ａ及び第２制御信号用レベルシフト回路２１０Ｂは、「０」Ｖ−電源電圧ＶＤＤ間を変位するパルス信号である第１制御信号または第２制御信号を、マイナスの値を有する電源電圧ＶＳＳ−電源電圧ＶＤＤ間を変位するパルス信号にレベルシフトするようになっている。
【００７５】
なお、第１制御信号用レベルシフト回路２１０Ａ及び第２制御信号用レベルシフト回路２１０Ｂには、第１実施形態においてシフト回路ユニット１１０に用いられる電源電圧ＶＳＳとは別に、電源電圧ＶＳＳ（以下、「第２電源電圧ＶＳＳ」という。）を用いるようになっている。すなわち、第１制御信号用レベルシフト回路２１０Ａ及び第２制御信号用レベルシフト回路２１０Ｂは、ＶＳＳ入力端子７０とは異なる第２ＶＳＳ入力端子９０にそれぞれ接続される。
【００７６】
［レベルシフト回路］
次に、図９を用いて本実施形態の第１制御信号用レベルシフト回路２１０Ａ及び第２制御信号用レベルシフト回路２１０Ｂの構成について説明する。
【００７７】
本実施形態の第１制御信号用レベルシフト回路２１０Ａ及び第２制御信号用レベルシフト回路２１０Ｂ（以下、単に「レベルシフト回路」という。）は、図９に示すように、２つのｎ型ＦＥＴから構成され、入力された第１制御信号または第２制御信号の電圧レベルをマイナス方向に制御信号のレベルをシフトするための回路である。
【００７８】
各ｎ型ＦＥＴ、すなわち、第４ｎ型ＦＥＴ２１１及び第５ｎ型ＦＥＴ２１２は、酸化物ＴＦＴまたは有機トランジスタによって構成されている。
【００７９】
第４ｎ型ＦＥＴ２１１は、第１制御信号入力端子１０または第２制御信号入力端子２０に接続され、第１制御信号または第２制御信号が印加されるゲートと、電源電圧ＶＤＤ入力端子Ｔ１０に接続されるドレインと、第５ｎ型ＦＥＴ２１２のゲートおよびドレインに接続されるとともに、レベルシフト回路２１０における出力端子（すなわち、各シフト回路ユニット１１０の第１制御信号入力端子１０または第２制御信号入力端子２０）に接続されるソースと、とから構成される。
【００８０】
また、第５ｎ型ＦＥＴ２１２は、第４ｎ型ＦＥＴ２１１のソースに接続され、レベルシフト回路２１０における出力端子（各シフト回路ユニット１１０の第１制御信号入力端子１０または第２制御信号入力端子２０）に接続されるゲートと、当該ゲートおよび第４ｎ型ＦＥＴ２１１のソースと短絡接続されるドレインと、第２ＶＳＳ端子９０に接続されている電源電圧ＶＳＳＴ２０に接続されるソースと、から構成される。
【００８１】
なお、第２電源電圧ＶＳＳは、シフト回路ユニット１１０に用いられる電源電圧ＶＳＳよりも小さい値を有している。
【００８２】
このように、本実施形態のシフトレジスタ２００は、第１制御信号入力端子１０または第２制御信号入力端子２０と各シフト回路ユニット１１０の間に、第１制御信号用レベルシフト回路２１０Ａまたは第２制御信号用レベルシフト回路２１０Ｂをそれぞれ設けることによって、適切にシフトされたパルス信号を出力することができるようになっている。
【００８３】
通常、ゲート電圧における閾値がマイナス（いわゆる、デプレッション型ともいう。）によって形成されるトランスファーゲートは、制御信号が「０」Ｖとなってもゲートがオンとなってしまうために的確に駆動することができない、しかしながら、レベルシフト回路２１０によって第１制御信号及び第２制御信号のレベル（すなわち、下限値）をゲート電圧の閾値より小さくすることができるので、入力された電圧パルスのレベルを、出力または後段のシフト回路ユニット１１０に伝達することができるようになっている。したがって、本実施形態のシフトレジスタ２００は、適切にシフトされたパルス信号を出力することができるようになっている。
【００８４】
［作用及び効果］
以上本実施形態のシフトレジスタ２００は、第１実施形態の効果に加えて、レベルシフト回路２１０によって第１制御信号及び第２制御信号をレベルを調整することによって、入力された電圧パルスのレベルを、出力または後段のシフト回路ユニット１１０に伝達することができるので、適切にシフトされたパルス信号を出力することができる。
【００８５】
［変形例］
次に、本実施形態の変形例について説明する。
【００８６】
上記の実施形態においては、第１インバータ回路１１１及び第２インバータ回路１１２は、ブートストラップ型インバータ回路によって形成されているが、第１実施形態と同様に、非飽和負荷ＭＯＳ型インバータによって形成されていてもよい。
【００８７】
また、本実施形態のシフト回路ユニット１１０においては、コンデンサ１１６を第１インバータ回路１１１の前段に設けているが、第２トランスファーゲート１１４の後段であって、出力端子４１との間に、当該コンデンサ１１６を設けてもよい。なお、このコンデンサは、回路素子として設けられていてもよいし、寄生容量として形成されていてもよい。
【００８８】
＜第３実施形態＞
次に、図１０を用いて本発明に係るシフトレジスタ２００の第３実施形態について説明する。なお、図１０は、本実施形態におけるシフトレジスタ２００を構成するシフト回路ユニット３００の構成を示す回路図である。
【００８９】
本実施形態のシフトレジスタ２００は、第２実施形態の構成に加えて、第１インバータ回路１１１及び第２インバータ回路１１２の前段に、第１入力信号用レベルシフト回路２１０Ｃまたは第２入力信号用レベルシフト回路２１０Ｄをそれぞれ設けた点に特徴がある。なお、本実施形態のシフトレジスタ２００におけるその他の構成は、第２実施形態と同一であるので、同一の部材については同一の符号を付してその説明を省略する。
【００９０】
［シフト回路ユニット］
図１０を用いて本実施形態のシフト回路ユニット３００について説明する。
【００９１】
本実施形態のシフト回路ユニット３００は、図１０に示すように、第１インバータ回路１１１、第２インバータ回路１１２、第１トランスファーゲート１１３、第２トランスファーゲート１１４、コンデンサ１１５、１１６、第１入力信号用レベルシフト回路２１０Ｃ及び第２入力信号用レベルシフト回路２１０Ｄから構成される。
【００９２】
第１入力信号用レベルシフト回路２１０Ｃは、回路入力端子８０及び第１インバータ回路１１１の間に、第２入力信号用レベルシフト回路２１０Ｄは、コンデンサ１１５の後段であって第２インバータ回路１１２の前段にそれぞれ設けられている。また、第１入力信号用レベルシフト回路２１０Ｃ及び第２入力信号用レベルシフト回路２１０Ｄは、２つのｎ型ＦＥＴから構成されており、第２実施形態における第１制御信号用レベルシフト回路２１０Ａ及び第２制御信号用レベルシフト回路２１０Ｂと同一の構成を有している。
【００９３】
また、第１入力信号用レベルシフト回路２１０Ｃ及び第２入力信号用レベルシフト回路２１０Ｄには、第２実施形態と同様に、第１実施形態においてシフト回路ユニット１１０に用いられる電源電圧ＶＳＳとは別に、第２電源電圧ＶＳＳを用いるようになっている。すなわち、第１入力信号用レベルシフト回路２１０Ｃ及び第２入力信号用レベルシフト回路２１０Ｄは、ＶＳＳ入力端子７０とは異なる第２ＶＳＳ入力端子９１を介して第２ＶＳＳ入力端子９０にそれぞれ接続されるようになっている。なお、第２電源電圧ＶＳＳは、シフト回路ユニット１１０に用いられる電源電圧ＶＳＳよりも小さい値を有している。
【００９４】
［作用及び効果］
以上本実施形態のシフトレジスタ２００は、第２実施形態の効果に加えて、レベルシフト回路２１０によって第１インバータ回路１１１または第２インバータ回路１１２に入力される入力電圧パルスまたは反転出力パルスを増幅することができるので、入力された電圧パルスのレベルを、各シフト回路ユニット３００において減少させずに、同一のレベルを維持させつつ、第２インバータ回路１１２または後段のシフト回路ユニット３００に伝達することができるようになっている、したがって本実施形態のシフトレジスタ２００は、適切にシフトされたパルス信号を出力することができる。
【００９５】
［変形例］
上記の実施形態においては、第１トランスファーゲート１１３及び第２トランスファーゲート１１４としてｎ型のＦＥＴを用いているが、第１実施形態と同様に、ｐ型のＦＥＴを用いてもよい。
【００９６】
また、本実施形態のシフト回路ユニット３００においては、第２トランスファーゲート１１４の後段であって、出力端子４１との間に、コンデンサを設けてもよい。なお、このコンデンサは、回路素子として設けられていてもよいし、寄生容量として形成されていてもよい。
【産業上の利用可能性】
【００９７】
本願のシフトトランジスタは、液晶表示装置、電子ペーパーなどの表示装置の駆動回路の他に、読み書き速度が比較的遅い印刷メモリなどの各種のメモリ回路の一部として用いることができるアンケート解析や文書検出など文書データの解析及び文書データの検出のあらゆる分野に適用することができる。
【符号の説明】
【００９８】
１０、２０  …  制御信号入力端子
１００、２００  …  シフトレジスタ
１１０  …  シフト回路ユニット
１１０  …  各シフト回路ユニット
１１１  …  インバータ回路
１１２  …  インバータ回路
１１３  …  トランスファーゲート
１１４  …  トランスファーゲート
１１５  …  コンデンサ
１１９  …  コンデンサ
２００  …  シフトレジスタ
２１０  …  レベルシフト回路
３００  …  シフト回路ユニット
【図１】
0005671916.tif 000002
【図２】
0005671916.tif 000003
【図３】
0005671916.tif 000004
【図４】
0005671916.tif 000005
【図５】
0005671916.tif 000006
【図６】
0005671916.tif 000007
【図７】
0005671916.tif 000008
【図８】
0005671916.tif 000009
【図９】
0005671916.tif 000010
【図１０】
0005671916.tif 000011