(57)【特許請求の範囲】
【請求項１】
低密度パリティ検査符号に基づく符号化データを復号する復号装置であって、
第１の確率情報および前記符号化データに基づいて第２の確率情報を生成する変数ノード演算部と、
前記第２の確率情報に基づいて前記第１の確率情報を生成するチェックノード演算部と、
前記第１の確率情報および前記第２の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する伝送路と、
前記第２の確率情報に基づいて前記符号化データを復号する復号部と、を備え、
前記第１の確率情報は第１の時間信号で表され、基準時刻と前記第１の時間信号の電圧が遷移する時刻との時間差が前記第１の確率情報に対応し、
前記第２の確率情報は第２の時間信号で表され、基準時刻と前記第２の時間信号の電圧が遷移する時刻との時間差が前記第２の確率情報に対応し、
前記変数ノード演算部は、
それぞれが、前記第１の時間信号を、第１のデジタル信号に変換する複数の第１の時間−デジタル変換器と、
前記複数の第１の時間−デジタル変換器から出力される複数の前記第１のデジタル信号を加算して前記第２の時間信号を生成する加算回路と、を有し、
前記加算回路は、縦続接続される複数の単位遅延回路を有し、
前記単位遅延回路のそれぞれは、前記複数の第１のデジタル信号を構成するビットに応じて、入力信号を遅延して次段の単位遅延回路に入力し、
初段の前記単位遅延回路には、基準時刻で電圧が遷移する基準信号が入力され、
最終段の前記単位遅延回路から前記第２の時間信号が出力され、
前記チェックノード演算部は、
それぞれが、前記第２の時間信号を、第２のデジタル信号に変換する複数の第２の時間−デジタル変換器と、
複数の前記第２のデジタル信号の対応するビットごとに論理演算を行って、前記複数の第２のデジタル信号の絶対値の最小値を検出する最小値検出回路と、
前記最小値に基づいて前記第１の時間信号を生成するデジタル−時間変換器と、を有し、
基準時刻と前記第１の時間信号の電圧が遷移する時刻との時間差が前記最小値に対応することを特徴とする復号装置。
【請求項２】
低密度パリティ検査符号に基づく符号化データを復号する復号装置であって、
第１の確率情報および前記符号化データに基づいて第２の確率情報を生成する変数ノード演算部と、
前記第２の確率情報に基づいて前記第１の確率情報を生成するチェックノード演算部と、
前記第１の確率情報および前記第２の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する伝送路と、
前記第２の確率情報に基づいて前記符号化データを復号する復号部と、を備え、
前記伝送路により伝送される前記第１の確率情報および前記第２の確率情報の少なくとも一方は、時間信号で表されることを特徴とする復号装置。
【請求項３】
前記第１の確率情報は第１の時間信号で表され、基準時刻と前記第１の時間信号の電圧が遷移する時刻との時間差が前記第１の確率情報に対応し、
前記変数ノード演算部は、前記第１の時間信号を第１のデジタル信号に変換し、前記第１のデジタル信号および前記符号化データに基づいて前記第２の確率情報を生成することを特徴とする請求項２に記載の復号装置。
【請求項４】
前記第２の確率情報は第２の時間信号で表され、基準時刻と前記第２の時間信号の電圧が遷移する時刻との時間差が前記第２の確率情報に対応し、
前記変数ノード演算部は、
それぞれが、前記第１の時間信号を、前記第１のデジタル信号に変換する複数の第１の時間−デジタル変換器と、
前記複数の第１の時間−デジタル変換器から出力される複数の前記第１のデジタル信号を加算して前記第２の時間信号を生成する加算回路と、を有し、
前記加算回路は、縦続接続される複数の単位遅延回路を有し、
前記単位遅延回路のそれぞれは、前記複数の第１のデジタル信号を構成するビットに応じて、入力信号を遅延して次段の単位遅延回路に入力し、
初段の前記単位遅延回路には、基準時刻で電圧が遷移する基準信号が入力され、
最終段の前記単位遅延回路から前記第２の時間信号が出力されることを特徴とする請求項３に記載の復号装置。
【請求項５】
前記第２の確率情報は第２の時間信号で表され、基準時刻と前記第２の時間信号の電圧が遷移する時刻との時間差が前記第２の確率情報に対応し、
前記チェックノード演算部は、前記第２の時間信号を第２のデジタル信号に変換し、前記第２のデジタル信号に基づいて前記第１の確率情報を生成することを特徴とする請求項２乃至４のいずれかに記載の復号装置。
【請求項６】
前記第１の確率情報は第１の時間信号で表され、基準時刻と前記第１の時間信号の電圧が遷移する時刻との時間差が前記第１の確率情報に対応し、
前記チェックノード演算部は、
それぞれが、前記第２の時間信号を、前記第２のデジタル信号に変換する複数の第２の時間−デジタル変換器と、
複数の前記第２のデジタル信号の対応するビットごとに論理演算を行って、前記複数の第２のデジタル信号の絶対値の最小値を検出する最小値検出回路と、
前記最小値に基づいて前記第１の時間信号を生成するデジタル−時間変換器と、を有し、
基準時刻と前記第１の時間信号の電圧が遷移する時刻との時間差が前記最小値に対応することを特徴とする請求項５に記載の復号装置。
【請求項７】
データを低密度パリティ検査符号に基づいて符号化して符号化データを生成する符号化装置と、
前記符号化データを記憶装置に書き込むとともに、前記記憶装置から前記符号化データを読み出すメモリインターフェースと、
前記記憶装置から読み出された符号化データを復号する請求項１乃至６のいずれかに記載の復号装置と、を備えることを特徴とするメモリコントローラ。
【請求項８】
記憶装置と、
データを低密度パリティ検査符号に基づいて符号化して符号化データを生成する符号化装置と、
前記符号化データを前記記憶装置に書き込むとともに、前記記憶装置から前記符号化データを読み出すメモリインターフェースと、
前記記憶装置から読み出された符号化データを復号する請求項１乃至６のいずれかに記載の復号装置と、を備えることを特徴とするメモリシステム。
【請求項９】
第１のデジタル信号を第１の時間信号に変換する第１のデジタル−時間変換器と、
第２の時間信号を第２のデジタル信号に変換する時間−デジタル変換器と、
前記第１の時間信号に基づく前記第２の時間信号を、前記第１のデジタル−時間変換器から前記時間−デジタル変換器へ伝送する回路と、を備え、
基準時刻と前記第１の時間信号の電圧が遷移する時刻との時間差が前記第１のデジタル信号に対応し、
基準時刻と前記第２の時間信号の電圧信号が遷移する時刻との時間差が前記第２のデジタル信号に対応し、
前記回路は、第３のデジタル信号を前記第２の時間信号に変換する第２のデジタル−時間変換器を備え、
前記第１の時間信号の電圧が遷移する時刻と前記第２の時間信号の電圧が遷移する時刻との時間差が、前記第３のデジタル信号に対応することを特徴とする伝送システム。
【請求項１０】
前記回路は、縦続接続された２つ以上の前記第２のデジタル−時間変換器を備えることを特徴とする請求項９に記載の伝送システム。
【請求項１１】
第１のデジタル信号を第１の時間信号に変換するデジタル−時間変換器と、
第２の時間信号を第２のデジタル信号に変換する時間−デジタル変換器と、
前記第１の時間信号に基づく前記第２の時間信号を、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送する回路と、を備え、
基準時刻と前記第１の時間信号の電圧が遷移する時刻との時間差が前記第１のデジタル信号に対応し、
基準時刻と前記第２の時間信号の電圧信号が遷移する時刻との時間差が前記第２のデジタル信号に対応し、
前記回路は、前記第１の時間信号を前記第２の時間信号として、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送するか否かを制御するスイッチを有し、
前記デジタル−時間変換器は、前記第１のデジタル信号を、基準時刻から前記第１のデジタル信号の値に略比例する時間が経過した後に電圧が遷移する前記第１の時間信号に変換し、
前記時間−デジタル変換器は、前記第２の時間信号の電圧が遷移する時刻と基準時刻との時間差に略比例する値を有する前記第２のデジタル信号に変換し、
前記デジタル−時間変換器の比例係数と、前記時間−デジタル変換器の比例係数は、同じまたは異なり、
前記デジタル−時間変換器の比例係数と、前記時間−デジタル変換器の比例係数は、符号が互いに異なることを特徴とする伝送システム。
【請求項１２】
第１のデジタル信号を第１の時間信号に変換するデジタル−時間変換器と、
第２の時間信号を第２のデジタル信号に変換する時間−デジタル変換器と、
前記第１の時間信号に基づく前記第２の時間信号を、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送する回路と、を備え、
基準時刻と前記第１の時間信号の電圧が遷移する時刻との時間差が前記第１のデジタル信号に対応し、
基準時刻と前記第２の時間信号の電圧信号が遷移する時刻との時間差が前記第２のデジタル信号に対応し、
前記回路は、前記第１の時間信号を前記第２の時間信号として、前記デジタル−時間変換器から前記時間−デジタル変換器へ伝送するか否かを制御するスイッチを有し、
前記デジタル−時間変換器は、前記第１のデジタル信号を、基準時刻から前記第１のデジタル信号の値に略比例する時間が経過した後に電圧が遷移する前記第１の時間信号に変換し、
前記時間−デジタル変換器は、前記第２の時間信号の電圧が遷移する時刻と基準時刻との時間差に略比例する値を有する前記第２のデジタル信号に変換し、
前記デジタル−時間変換器の比例係数と、前記時間−デジタル変換器の比例係数は、同じまたは異なり、
前記デジタル−時間変換器の比例係数、および、前記時間−デジタル変換器の比例係数の少なくとも一方は、制御信号に応じて設定されることを特徴とする伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、伝送システム、復号装置、メモリコントローラおよびメモリシステムに関する。
【背景技術】
【０００２】
近年、情報処理装置で処理される情報量が急激に増大しており、その結果、情報を表現するためのデジタル信号の数やビット数が多くなっている。そのため、情報処理装置間、あるいは、情報処理装置内のあるモジュールから他のモジュールへデジタル信号を伝送するために、多くの信号線が必要となってきている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２０５５７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
少ない信号線で信号を伝送可能な伝送システム、復号装置、メモリコントローラおよびメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、低密度パリティ検査符号に基づく符号化データを復号する復号装置が提供される。復号装置は、変数ノード演算部と、チェックノード演算部と、伝送路と、復号部とを備えている。前記変数ノード演算部は、第１の確率情報および前記符号化データに基づいて第２の確率情報を生成する。前記チェックノード演算部は、前記第２の確率情報に基づいて前記第１の確率情報を生成する。前記伝送路は、前記第１の確率情報および前記第２の確率情報を、前記変数ノード演算部と前記チェックノード演算部との間で伝送する。前記復号部は、前記第２の確率情報に基づいて前記符号化データを復号する。また、前記伝送路により伝送される前記第１の確率情報および前記第２の確率情報の少なくとも一方は、時間信号で表される。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る伝送システム１００の概略ブロック図。
【図２】ＤＴＣ１１で用いられる単位遅延回路１２の一例を示すブロック図。
【図３】図２の単位遅延回路１２を用いたＤＴＣ１１のブロック図。
【図４】図３のＤＴＣ１１の動作を示す電圧波形図。
【図５】ＴＤＣ３１のブロック図のブロック図。
【図６】図５のＴＤＣ３１の動作を示す電圧波形図。
【図７】第２の実施形態に係る伝送システム１００ａの概略ブロック図。
【図８】第３の実施形態に係る伝送システム１００ｂの概略ブロック図。
【図９】図８の伝送システム１００ｂの動作を示す電圧波形図。
【図１０】第４の実施形態に係る伝送システム１００ｃの概略ブロック図。
【図１１】図１０の伝送システム１００ｃの動作を示す電圧波形図。
【図１２】第５の実施形態に係る伝送システム１００ｄの概略ブロック図。
【図１３】図１２の伝送システム１００ｄの動作を示す電圧波形図。
【図１４】第６の実施形態に係る伝送システムの動作を示す電圧波形図。
【図１５】ＤＴＣ１１の変形例を示す概略図。
【図１６】ＴＤＣ３１の変形例を示す概略図。
【図１７】第７の実施形態に係る復号装置２００の概略ブロック図。
【図１８】演算部４５をより詳細に示すブロック図。
【図１９】変数ノード演算部５１における加算演算を行う回路の一例を示す図。
【図２０】チェックノード演算部５３における最小値検出演算を行う回路の一例を示す図。
【図２１】図１４の復号装置２００の処理動作の一例を示すフローチャート。
【図２２】復号装置２００を含むメモリシステムの概略ブロック図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照しながら具体的に説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る伝送システム１００の概略ブロック図である。伝送システム１００は、送信部１と、回路２と、受信部３とを備えている。この伝送システムは、デジタル信号ＤＩＮを、送信部１から受信部３へ伝送し、デジタル信号ＤＩＮと等価、もしくはこれと関連するデジタル信号ＤＯＵＴを得るものである。
【０００９】
送信部１はデジタル信号ＤＩＮを後述する時間信号ＴＭＩＤ１に変換する演算を行うデジタル−時間変換器（Digital to Time Converter、以下ＤＴＣと呼ぶ）１１を有し、時間信号ＴＭＩＤ１を回路２へ送信する。回路２は、時間信号ＴＭＩＤ１に基づく時間信号ＴＭＩＤ２を、受信部３へ送信する。受信部３は時間信号ＴＭＩＤ２を受信するとともに、これをデジタル信号ＤＯＵＴに変換する演算を行う時間−デジタル変換器（Time to Digital Converter、以下ＴＤＣと呼ぶ）３１を有する。
【００１０】
送信部１、回路２および受信部３は１つの集積回路上に搭載されていてもよい。あるいは、送信部１および受信部３は、例えばパーソナルコンピュータ等の２つの演算装置にそれぞれ搭載されており、回路２は演算装置間で信号を伝送するものであってもよい。
【００１１】
本実施形態におけるデジタル信号ＤＩＮ，ＤＯＵＴは、いわゆるバイナリコードではなく、デジタル信号を構成する信号線のうち“１”（ハイ）である信号線の数で値が表される温度計コードである。送信すべきデジタル信号がバイナリコードで表される場合は、バイナリコードを温度計コードに変換する回路を送信部１内に設ければよい。また、受信されたデジタル信号ＤＯＵＴをバイナリコードで使用する場合は、温度計コードをバイナリコードに変換する回路を受信部３内に設ければよい。
【００１２】
以下では説明を簡略化するために、デジタル信号ＤＩＮは４本の信号線（４ビット）から構成され、０〜４の５値をとり得る例を示す。より具体的には、デジタル信号ＤＩＮを構成する信号線が“００００”であればデジタル信号ＤＩＮの値は０であり、“０００１”であれば値は１であり、“００１１”であれば値は２であり、“０１１１”であれば値は３であり、“１１１１”であれば値は４である。
【００１３】
また、本実施形態における時間信号は、ある基準時刻から何秒後に信号線の電圧が遷移するか、で値が表される信号である。より一般的には、基準時刻と信号線の電圧が遷移する時刻との時間差により、時間信号の値は表される。よって、時間信号は１つの信号線で多値を表すことができる。この時間信号は、例えば基準時刻で信号線の電圧がハイからロウに遷移する１つの基準信号を、値に応じた時間だけ遅延させることにより生成される。
【００１４】
以下、送信部１および受信部３の具体例について説明する。
【００１５】
図２は、ＤＴＣ１１で用いられる単位遅延回路１２の一例を示すブロック図である。単位遅延回路１２は、遅延素子（Ｄ）１２ａと、スイッチ１２ｂとを有する。なお、以下では特に断らない限り、遅延素子以外の配線遅延等を無視する。
【００１６】
遅延素子１２ａは、例えばＣＭＯＳインバータを偶数個直接接続したものである。この遅延素子１２ａは入力信号ＩＮを単位遅延時間ｄＴだけ遅延させて遅延信号を生成する。スイッチ１２ｂは、遅延制御信号ＩＮＣがハイである場合、遅延素子１２ａが出力する遅延信号を出力信号ＯＵＴとして出力する。一方、スイッチ１２ｂは、遅延制御信号ＩＮＣがロウである場合、入力信号ＩＮを出力信号ＯＵＴとして出力する。
【００１７】
図３は、図２の単位遅延回路１２を用いたＤＴＣ１１のブロック図である。ＤＴＣ１１は縦続接続される複数（図３の例では４つ）の単位遅延回路１２０〜１２３を有する。単位遅延回路１２０〜１２３のそれぞれは、図２に示される単位遅延回路１２である。初段の単位遅延回路１２０には、基準時刻で信号線の電圧がハイからロウに遷移する、１つの信号線から構成される基準信号ＲＥＦが入力される。そして、最終段の単位遅延回路１２３は１つの信号線から構成される時間信号ＴＭＩＤ１を出力する。また、各単位遅延回路１２ｋ（ｋ＝０〜３）には、デジタル信号ＤＩＮのｋビット目（ｋ本目の信号線の値）ＤＩＮ［ｋ］が、遅延制御信号として入力される。
【００１８】
図４は、図３のＤＴＣ１１の動作を示す電圧波形図である。横軸は時間であり、縦軸は基準信号ＲＥＦおよび時間信号ＴＭＩＤ１（ＤＩＮ＝０〜４の各ケース）の電圧値である。図示のように、基準信号ＲＥＦは基準時刻ｔ０でハイからロウに遷移する。
【００１９】
デジタル信号ＤＩＮ＝０、すなわち、“００００”のとき、図３の単位遅延回路１２０〜１２３のいずれも入力信号を遅延させない。よって、ＤＴＣ１１は、デジタル信号ＤＩＮを、基準信号ＲＥＦに対して遅延がない時間信号ＴＭＩＤ１に変換する。
【００２０】
デジタル信号ＤＩＮ＝１、すなわち、“０００１”のとき、図３の単位遅延回路１２０〜１２３のうち、１つの単位遅延回路１２３のみが入力信号を遅延させる。よって、ＤＴＣ１１は、デジタル信号ＤＩＮを、基準信号ＲＥＦに対してｄＴだけ遅延した時間信号ＴＭＩＤ１に変換する。
【００２１】
デジタル信号ＤＩＮ＝２、すなわち、“００１１”のとき、図３の単位遅延回路１２０〜１２３のうち、２つの単位遅延回路１２２，１２３のみが入力信号を遅延させる。よって、ＤＴＣ１１は、デジタル信号ＤＩＮを、基準信号ＲＥＦに対して２ｄＴだけ遅延した時間信号ＴＭＩＤ１に変換する。
【００２２】
以下、デジタル信号ＤＩＮ＝３，４の場合も同様であり、複数の単位遅延回路のうち、デジタル信号ＤＩＮを構成する信号線における“１”の数の単位遅延回路が入力信号を遅延させる。これにより、ＤＴＣ１１は、デジタル信号ＤＩＮを、基準信号ＲＥＦに対してデジタル信号ＤＩＮの値に比例した時間だけ遅延した時間信号ＴＭＩＤ１に変換する。
【００２３】
次に、受信部３内のＴＤＣ３１について説明する。図５は、ＴＤＣ３１のブロック図である。ＴＤＣ３１は、直列接続される４つの遅延素子（Ｄ）３２１〜３２４と、４つのＤフリップフロップ３３１〜３３４とを有する。遅延素子３２１〜３２４のそれぞれも、例えばＣＭＯＳインバータを偶数個直列接続したものである。
【００２４】
遅延素子３２１〜３２４のそれぞれは、図２の単位遅延時間と等しい単位遅延時間ｄＴだけ、入力信号を遅延させて、信号Ｄ１〜Ｄ４を生成する。初段の遅延素子３２１には時間信号ＴＭＩＤ２が入力される。
【００２５】
各Ｄフリップフロップ３３１〜３３４のクロック入力端子には、基準時刻でロウからハイに遷移するクロック信号ＣＬＫが入力され、データ入力端子には信号Ｄ１〜Ｄ４がそれぞれ入力される。そして、Ｄフリップフロップ３３ｋは、クロック信号ＣＬＫがロウからハイに遷移したときの信号Ｄｋ（ｋ＝０〜３）の値を、信号ＤＯＵＴ［ｋ］として出力する。信号ＤＯＵＴ［０］〜ＤＯＵＴ［３］からデジタル信号ＤＯＵＴが構成される。
【００２６】
図６は、図５のＴＤＣ３１の動作を示す電圧波形図である。同図（ａ）はＴＭＩＤ２＝０、同図（ｂ）はＴＭＩＤ２＝２であ例を示している。横軸は時間であり、縦軸は、順に時間信号ＴＭＩＤ２、信号Ｄ１〜Ｄ４およびクロック信号ＣＬＫである。
【００２７】
同図（ａ）では、ＴＭＩＤ２＝０であり、時刻ｔ１０で時間信号ＭＩＤ２はハイからロウに遷移する。時刻ｔ１０からそれぞれ時間ｄＴ，２ｄＴ，３ｄＴ，４ｄＴ経過した時刻ｔ１１，ｔ１２，ｔ１３，ｔ１４で、信号Ｄ１〜Ｄ４はハイからロウに遷移する。そして、時刻ｔ１４より後の基準時刻である時刻ｔ１５で、クロック信号ＣＬＫはロウからハイに遷移する。よって、信号ＤＯＵＴ［０］〜ＤＯＵＴ［３］はいずれも０となる。結果として、ＴＤＣ３１は、値が０である時間信号ＴＭＩＤ２を、値が０であるデジタル信号ＤＯＵＴに変換できる。
【００２８】
同図（ｂ）では、ＴＭＩＤ２＝０であるので、時刻ｔ１０から２ｄＴだけ遅延した時刻ｔ１２で時間信号ＴＭＩＤ２はハイからロウに遷移する。時刻ｔ１３，ｔ１４でそれぞれ、信号Ｄ１，Ｄ２はハイからロウに遷移するが、時刻ｔ１５でも信号Ｄ３，Ｄ４はハイである。そして、時刻ｔ１５でクロック信号ＣＬＫはロウからハイに遷移する。よって、信号ＤＯＵＴ［０］〜ＤＯＵＴ［３］は“００１１”となる。結果として、ＴＤＣ３１は、値が２である時間信号ＴＭＩＤ２を、値が２であるデジタル信号ＤＯＵＴに変換できる。
【００２９】
なお、ＤＴＣ１１の基準時刻（図４の時刻ｔ０）とＴＤＣ３１の基準時刻（図６の時刻ｔ１５）とを同期させる、すなわち、時刻ｔ０と時刻ｔ１５との間隔を所定の時間にする必要がある。そのためには、例えば時間信号ＴＭＩＤ１とは別に基準信号をＤＴＣ１１からＴＤＣ３１に伝送したり、ＤＴＣ１１とＴＤＣ３１とで共通の基準信号用いたりすればよい。いずれの場合も、配線遅延等の影響で基準時刻が所望の値からずれてしまうような場合には、ＤＴＣ回路と同様な仕組みで基準時刻を調整しても良い。基準時刻が所定の関係からずれていないかどうかは、ＤＴＣ１１の入力デジタル信号の値とＴＤＣ３１の出力デジタル信号の値を比較することで確認することができる。
【００３０】
回路２の単純な例は、時間信号ＴＭＩＤ１をそのまま時間信号ＴＭＩＤ２として、送信部１から受信部３へ伝送する伝送路である。この場合、送信部１〜受信部３への信号線の数を減らすことができる。例えばデジタル信号ＤＩＮが８ビットの場合、仮にデジタル信号ＤＩＮをそのまま伝送すると、温度計コードでは２５５本、バイナリコードでも８本の信号線が必要となる。これに対し、本実施形態では時間信号ＴＭＩＤ１として１本の信号線で伝送できる。
【００３１】
このように、第１の実施形態では、デジタル信号を、１本の信号で構成される時間信号に変換した上で、伝送する。そのため、送信部１と回路２との間、および、回路２と受信部３との間で伝送に要する信号線を減らすことができる。また、図２、図３および図５の回路は、抵抗や容量等の受動素子は不要であり、デジタル回路に用いられる論理回路で構成できる。よって、小さな回路でＤＴＣ１１およびＴＤＣ３１を構成できる。
【００３２】
以下の第２から第５の実施形態では、回路２の他の例について説明する。
【００３３】
（第２の実施形態）
第２の実施形態は、回路２がスイッチである例を示す。
【００３４】
図７は、第２の実施形態に係る伝送システム１００ａの概略ブロック図である。図７では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図７の伝送システム１００ａにおける受信部３は、２つのＴＤＣ３１１，３１２を有する。また、伝送システム１００ａでは、図１における回路２がスイッチ２ａである。スイッチ２ａは、不図示の制御信号に応じて、時間信号ＴＭＩＤ１をＴＤＣ３１１に伝送するか、ＴＤＣ３１２に伝送するか、いずれのＴＤＣにも伝送しないか、を切り替える。
【００３５】
仮に８ビットのデジタル信号ＤＩＮをそのままスイッチ２ａに入力すると、バイナリコードでも、送信部１からスイッチ２ａへ８本の信号線が必要であり、スイッチ２ａから受信部３へ１６本の信号線が必要である。これに対し、ＤＴＣ１１を用いてデジタル信号ＤＩＮを時間信号ＴＭＩＤ１に変換して伝送することで、送信部１からスイッチ２ａへの信号線を１本に、スイッチ２ａから受信部３への信号線を２本に減らすことができる。
【００３６】
なお、図７では、１つのＤＴＣから複数のＴＤＣのいずれに信号を伝送するかを切り替える例を示している。しかしながら、送信部１が複数のＤＴＣを有し、受信部３が複数のＴＤＣを有してもよい。この場合、回路２ａは、どのＤＴＣからの時間信号を、どのＴＤＣに伝送するかをマトリクス的に切り替えてもよい。また、送信部１が１つのＤＴＣを有し、受信部３が１つのＴＤＣを有してもよい。この場合、回路２ａはＤＴＣからＴＤＣに信号を伝送するか否かを切り替えるものであってもよい。
【００３７】
（第３の実施形態）
第３の実施形態は、回路２が論理回路から構成される演算回路である例を示す。
【００３８】
図８は、第３の実施形態に係る伝送システム１００ｂの概略ブロック図である。図８では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図８の伝送システム１００ｂにおける送信部１は、２つのＤＴＣ１１１，１１２を有する。ＤＴＣ１１１，１１２は、デジタル信号ＤＩＮ１，ＤＩＮ２を、時間信号ＴＭＩＤ１１，ＴＭＩＤ１２にそれぞれ変換する。また、図８の伝送システム１００ａでは、図１における回路２が論理積回路２ｂである。論理積回路２ｂは、時間信号ＴＭＩＤ１１，ＴＭＩＤ１２の論理積を、時間信号ＴＭＩＤ２として、受信部３に伝送する。後述するように、時間信号ＴＭＩＤ２は時間信号ＴＭＩＤ１１，ＴＭＩＤ１２の最小値である。
【００３９】
図９は、図８の伝送システム１００ｂの動作を示す電圧波形図である。図９の横軸は時間であり、縦軸は順に、時間信号ＴＭＩＤ１１，ＴＭＩＤ１２，ＴＭＩＤ２である。同図では、ＴＭＩＤ１１＝１，ＴＭＩＤ１２＝３である例を示している。時間信号ＴＭＩＤ１１は基準時刻ｔ２１からｄＴだけ経過した時刻ｔ２２でハイからロウに遷移し、時間信号ＴＭＩＤ１２は基準時刻ｔ２１から３ｄＴだけ経過した時刻ｔ２３でハイからロウに遷移する。そのため、同図に示すように、より早くロウに遷移する時間信号ＴＭＩＤ１１と等しい時間信号ＴＭＩＤ２が生成される。これは、時間信号ＴＭＩＤ２が時間信号ＴＭＩＤ１１，ＴＭＩＤ１２の最小値であることを意味する。
【００４０】
仮に、温度計コードで表される８ビットのデジタル信号ＤＩＮ１，ＤＩＮ２を、時間信号に変換することなく、最小値を検出するためには、８個の論理積回路を必要とする。これに対し、ＤＴＣ１１１，ＤＴＣ１１２を用いてデジタル信号ＤＩＮ１，ＤＩＮ２をそれぞれ時間信号ＴＭＩＤ１１，ＴＭＩＤ１２に変換することで、１つの論理積回路により最小値を検出できる。
【００４１】
なお、図８では２入力の論理積回路を用いる例を示しているが、適宜の他の論理回路を用いてもよい。例えば、３以上の入力端子を有する論理積回路を用いて３以上の時間信号の最小値を検出してもよい。また、論理積回路に代えて論理和回路を用いて最大値を検出してもよい。本実施形態では、時間信号がハイからロウに遷移する例を示しているが、時間信号がロウからハイに遷移する信号であってもよく、この場合は論理和回路を用いて最小値を検出できるし、論理積回路を用いて最大値を検出できる。
【００４２】
また、論理回路には、少なくとも１つの時間信号がＤＴＣから生成されたものであればよく、他の時間信号は必ずしもＤＴＣにより生成されたものでなくてもよい。
【００４３】
（第４の実施形態）
第４の実施形態は、回路２が別のＤＴＣから構成される加算器である例を示す。
【００４４】
図１０は、第４の実施形態に係る伝送システム１００ｃの概略ブロック図である。図１０では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図１０の伝送システム１００ｃでは、図１における回路２がＤＴＣ２ｃを用いた遅延回路であり、ＤＴＣ２ｃの内部構成は、例えば図３に示すものである。そして、ＤＴＣ２ｃは、図３における基準信号ＲＥＦではなく時間信号ＴＭＩＤ１が入力され、遅延制御信号としてデジタル信号ＤＩＮ２を構成する各信号線の電圧値が入力され、時間信号ＴＭＩＤ２を生成する。後述するように、時間信号ＴＭＩＤ２はデジタル信号ＤＩＮ１，ＤＩＮ２の和である。
【００４５】
図１１は、図１０の伝送システム１００ｃの動作を示す電圧波形図である。同図の横軸は時間であり、縦軸は順に時間信号ＴＭＩＤ１，ＴＭＩＤ２である。同図では、ＤＩＮ１＝３，ＤＩＮ２＝１である例を示している。
【００４６】
同図に示すように、ＤＩＮ１＝３であるから、時間信号ＴＭＩＤ１は基準時刻ｔ３０から３ｄＴだけ経過した時刻ｔ３１でハイからロウに遷移する。一方、ＤＩＮ２＝１であるから、ＤＴＣ２ｃは、時間信号ＴＭＩＤ１をｄＴだけ遅延させて、時間信号ＴＭＩＤ２を生成する。すなわち、ＤＴＣ２ｃは、基準時刻ｔ３０から４ｄＴだけ経過した時刻ｔ３２でハイからロウに遷移する、時間信号ＴＭＩＤ２を生成する。基準時刻ｔ３０と時刻ｔ３２ｔの時間差４ｄＴは、デジタル信号ＤＩＮ１，ＤＩＮ２の和に相当する。
【００４７】
なお、３つ以上のデジタル信号の和を算出する場合は、ＤＴＣ２ｃを縦続接続すればよい。
【００４８】
このように、第４の実施形態では、デジタル信号の一方を時間信号に変換するため、簡易な回路で加算できる。
【００４９】
（第５の実施形態）
第５の実施形態は、定数倍を行う例を示す。より具体的には、デジタル信号ＤＩＮを係数ｍ倍してデジタル信号ＤＯＵＴとするものである。
【００５０】
図１２は、第５の実施形態に係る伝送システム１００ｄの概略ブロック図である。図１２では、図１と共通する構成部分には同一の符号を付しており、以下では相違点を中心に説明する。図１２における回路２は、時間信号ＴＭＩＤ１を時間信号ＴＭＩＤ２として、送信部１から受信部３へ伝送する伝送路である。
【００５１】
上述した各実施形態では、ＤＴＣ１１における単位遅延回路１２の遅延素子１２ａ（図２）の単位遅延時間は、ＴＤＣ３１における遅延素子３２１〜３２４（図５）の単位遅延時間と等しいものであった。これに対し、本実施形態では、両単位遅延時間は異なっており、これらの比は係数ｍに応じて設定される。すなわち、ＤＴＣ１１の単位遅延時間（比例係数）がＴ１である場合、ＴＤＣ３１の単位遅延時間（比例係数）をＴ２＝Ｔ１／ｍに設定する。単位遅延時間Ｔ１，Ｔ２は、例えば図２の遅延素子１２ａや図５の遅延素子３２１〜３２４を構成するインバータの数やサイズにより調整できる。
【００５２】
図１３は、図１２の伝送システム１００ｄの動作を示す電圧波形図である。横軸は時間であり、縦軸は時間信号ＴＭＩＤ１である。同図では、ＤＩＮ＝３、ｍ＝０．７、ＤＯＵＴ＝ｍ＊ＤＩＮ＝２である例を示している。
【００５３】
ＤＩＮ＝３であるから、時間信号ＴＭＩＤ１は、基準時刻ｔ４０から３ｄＴ１だけ経過した時刻ｔ４１で、ハイからロウに遷移する。ここで、ｄＴ２＝ｄＴ１／０．７であるから、時刻ｔ４１は、基準時刻ｔ４０から２．１ｄＴ２だけ経過した時刻である。したがって、受信部３のＴＤＣ３１は、この遅延時間に応じて、値が２であるデジタル信号ＤＯＵＴを生成する。
【００５４】
より一般的には、ＤＩＮ＝ａであるとき、ＤＴＣ１１は、基準時刻からａｄＴ１＝ａ＊ｍ＊ｄＴ２だけ経過した時刻でハイからロウに遷移する、時間信号ＴＭＩＤ１を生成する。よって、ＴＤＣ３１により、値がａ＊ｍであるデジタル信号ＤＯＵＴが得られる。
【００５５】
このように、第５の実施形態では、ＤＴＣ１１の単位遅延時間とＴＤＣ３１の単位遅延時間との比に応じて、簡易に定数倍の演算を行うことができる。
【００５６】
（第６の実施形態）
第６の実施形態は第５の実施形態の変形例であり、デジタル信号ＤＩＮの符号が変換されたデジタル信号ＤＯＵＴを得るものである。
【００５７】
本実施形態の概略構成は、第５の実施形態の図１２と類似している。ただし、本実施形態では、図５に示すＴＤＣ３１において、遅延素子３２１にクロック信号ＣＬＫが入力され、各Ｄフリップフロップ３３ｋのクロック入力端子に時間信号ＴＭＩＤ２（＝ＴＭＩＤ１）が入力される。すなわち、図１２の構成において、クロック信号ＣＬＫと時間信号ＴＭＩＤ２とを入れ替えた構成である。
【００５８】
図１４は、第６の実施形態に係る伝送システムの動作を示す電圧波形図であり、デジタル信号ＤＩＮ＝２、デジタル信号ＤＯＵＴ＝−２の例を示している。
【００５９】
図１４（ａ）は図１２のＤＴＣ１１の動作を示している。ＤＴＣ１１は、デジタル信号ＤＩＮを、基準時刻ｔ５０で基準信号ＲＥＦに対して２ｄＴだけ遅延した時間信号ＴＭＩＤ１に変換する。この動作は他の実施形態と同様である。
【００６０】
図１４（ｂ）は図１２のＴＤＣ３１の動作を示している。時間信号ＴＭＩＤ２がハイからロウに遷移し、時間２ｄＴ経過した時刻にクロック信号ＣＬＫがロウからハイに遷移する。ところが、上述したように、クロック信号ＣＬＫと時間信号ＴＭＩＤ２を入れ替えた構成であるため、得られるデジタル信号ＤＯＵＴは−２を表す。
【００６１】
このように、第６の実施形態では、ＴＤＣ３１に対するクロック信号ＣＬＫと時間信号ＴＭＩＤ２とを入れ替えるため、簡易にデジタル信号ＤＩＮの符号を反転させることができる。
【００６２】
なお、以上説明した第７の実施形態は、第５の実施形態において、ＤＴＣ１１の比例定数の符号とＴＤＣ３１の比例係数の符号とが異なっていると考えることもできる。そのため、両比例定数の絶対値を異なる値に設定することで、符号を含めた定数倍の演算を行うこともできる。
【００６３】
上述した第１〜第６の実施形態を適宜組み合わせてもよい。例えば、回路２は、伝送路の他、スイッチ２ａ、論理積回路２ｂ等の論理回路、ＤＴＣ２ｃのうちのいくつかを有してもよい。
【００６４】
また、ＤＴＣ１１やＴＤＣ３１の単位遅延時間（比例係数）ｄＴは一定であることを前提にして説明したが、制御信号に応じて可変できてもよい。すなわち、図１５に示すように、ＤＴＣ１１に制御信号ＣＩＮを入力し（図１５（ａ）、これに比例して単位遅延時間ｄＴが設定されるようにしてもよい（図１５（ｂ））。同様に、図１６に示すように、ＴＤＣ３１に制御信号ＣＩＮを入力し（図１６（ａ）、これに比例して単位遅延時間ｄＴが設定されるようにしてもよい（図１６（ｂ））。
【００６５】
（第７の実施形態）
第７の実施形態は、ＤＴＣ１１およびＴＤＣ３１を用いて、低密度パリティ検査（Low Density Parity Check、以下ＬＤＰＣと呼ぶ）符号により符号化されたデータを復号するものである。ＬＤＣＰ符号は誤り訂正符号の一種であり、その高い誤り訂正能力から種々の広帯域無線通信規格やＮＡＮＤ型フラッシュメモリ等記憶装置に用いられつつある。
【００６６】
本実施形態では、演算が簡易であり、ビット誤り率特性が優れたＭＩＮ−ＳＵＭアルゴリズムを用いるものである。このアルゴリズムでは、下記（１），（２）式の処理を交互に繰り返される。
【数１】
0005801231.tif 000002
【数２】
0005801231.tif 000003
ここで、ｓｉｇｎは符号を返す関数であり、ｍｉｎは最小値を返す関数である。
【００６７】
上記（１）式は変数ノード処理と呼ばれ、チェックノードからの確率情報αおよび符号化データに基づく初期尤度比λを加算して、確率情報βを算出する。
【００６８】
上記（２）式はチェックノード処理と呼ばれ、変数ノードからの確率情報βに基づいて確率情報αを算出する。
【００６９】
図１７は、第７の実施形態に係る復号装置２００の概略ブロック図である。復号装置２００は、受信部４１と、初期ＬＬＲ算出部４２と、硬判定部４３と、パリティ検査部４４と、演算部４５とを有する。
【００７０】
受信部４１はＬＤＰＣ符号による符号化データを受信する。初期ＬＬＲ算出部４２は、例えば不図示の対数尤度比テーブルを用いて、受信した符号化データから初期尤度比（Likelihood Ratio）λを算出する。
【００７１】
硬判定部４３は、初期尤度比λまたは後述する確率情報βに基づいて、符号化データが“０”であるか“１”であるかを判定する。パリティ検査部４４は硬判定されたデータのパリティ検査行う。検査をパスした場合、その結果が硬判定部４３へ伝えられ、硬判定部４３は硬判定されたデータを復号データとして出力する。検査をパスしない場合は、その旨が演算部４５に伝えられ、上記（１），（２）式の処理が再び行われる。硬判定部４３およびパリティ検査部４４は確率情報βに基づいて復号データを出力する復号部を構成する。
【００７２】
演算部４５は、変数ノード演算部５１と、伝送路５２と、チェックノード演算部５３とを有する。伝送路５２を介して、変数ノード演算部５１とチェックノード演算部５３との間で確率情報を反復的に更新する。
【００７３】
変数ノード演算部５１は、初期尤度比λおよびチェックノード演算部５３から伝送される確率情報αを用いて、上記（１）式により確率情報βを算出する。上記（１）式から分かるように、変数ノード演算部５１は加算演算を行う。
【００７４】
一方、チェックノード演算部５３は、変数ノード演算部５１から伝送される確率情報βを用いて、上記（２）式により確率情報αを算出する。上記（２）式から分かるように、チェックノード演算部５３は最小値を検出する演算を行う。
【００７５】
一般に、数千個程度の確率情報α，βが、伝送路５２を介して、変数ノード演算部５１とチェックノード演算部５３との間で伝送される。そこで、本実施形態では、確率情報α，βを時間信号として伝送することで、配線数を減らすことを図る。
【００７６】
図１８は、演算部４５をより詳細に示すブロック図である。なお、図１８の一点鎖線で囲んだ部分が、図１に相当する。
【００７７】
変数ノード演算部５１は、複数のＴＤＣ６１と、デジタル信号演算部（Digital Signal Processor、以下ＤＳＰと呼ぶ）６２と、複数のＤＴＣ６３とを有する。
【００７８】
ＴＤＣ６１のそれぞれは、チェックノード演算部５３から伝送され、時間信号（第１の時間信号）で表される確率情報α（第１の確率情報）を、デジタル信号（第１のデジタル信号）に変換する。ＴＤＣ６１の内部構成は、例えば図５に示すものであり、生成されるデジタル信号は温度計コードで表される。ＤＳＰ６２およびＤＴＣ６３は加算回路を構成し、上記（１）式の演算を行って時間信号（第２の時間信号）で表される確率情報β（第２の確率情報）を生成する。なお、初期尤度比λも変数ノード演算部５１内のＤＴＣ６３の１つに入力され、時間信号に変換される。
【００７９】
図１９は、変数ノード演算部５１における加算演算を行う回路の一例を示す図である。上記（１）式における複数の確率情報αを加算する演算は、ＤＴＣ６３によるデジタル−時間変換処理と同時に行うことができる。なお、説明を簡略化するために、上記（１）の第２項ではｎ個のα（α１〜αｎ）を加算するものとする。また、図１８における複数のＴＤＣ６１およびＤＴＣ６３を、図１９ではＴＤＣ６１１〜６１ｎ，ＤＴＣ６３０〜６３ｎとそれぞれ表記している。
【００８０】
図１９の例では、チェックノード演算部５３から確率情報α１〜αｎの絶対値および符号が別々に伝送される。そして、ＴＤＣ６１１〜ＴＤＣ６１ｎのそれぞれは、時間信号で表される確率情報α１〜αｎの絶対値（｜α１｜等と表記）を、デジタル信号で表される確率情報｜α１｜〜｜αｎ｜に変換する。
【００８１】
さらに、ＤＳＰ６２は符号調整部６２０〜６２ｎを有する。符号調整部６２ｋ（ｋ＝１〜ｎ）は、負の値を含む加算演算を行うために、Ｏｆｓ＋αｋを生成する。より具体的には、符号調整部６２ｋは、確率情報αｋの符号ｓｉｇｎ（αｋ）が正であれば｜αｋ｜＋Ｏｆｓを出力し、確率情報αｋの符号ｓｉｇｎ（αｋ）が負であれば−｜αｋ｜＋Ｏｆｓを出力する。ここで、オフセット値Ｏｆｓは、初期尤度比λおよび確率情報αが取りうる最小値の絶対値、あるいはそれ以上の値とする。これにより、ＤＴＣ６３ｋには０または正の値である確率情報αｋが入力される。また、ＤＳＰ６２内の符号調整部６２０は初期尤度比λに対して同様の処理を行う。
【００８２】
変数演算ノード５１において、（ｎ＋１）個のＤＴＣ６３０〜６３ｎが縦続接続されている。これらのそれぞれは、例えば図３に示すように単位遅延回路を縦続接続したＤＴＣ１１である。単位遅延回路のそれぞれには、初期尤度比λおよび確率情報α１〜αｎを構成する各ビットが、遅延制御信号として入力される。
【００８３】
初段のＤＴＣ６３０には基準時刻でハイからロウに遷移する基準信号ＲＥＦが入力される。最終段のＤＴＣ６３０ｎは、図１０を用いて説明したのと同様の原理により、下記（３）式に示す値β’を出力する。
【数３】
0005801231.tif 000004
【００８４】
この値β’は上記（１）式の確率情報βに対して、第３項の（ｎ＋１）＊Ｏｆｓだけオフセットした値であるので、基準時刻を適切に設定することで、伝送路５２を介して、値β’を時間信号である確率情報βとしてチェックノード演算部５３に伝送できる。
【００８５】
なお、図１９は上記（１）式の演算を行うための一例を示すものであり、他の手法によって確率情報βを算出してもよい。
【００８６】
図１８に戻り、チェックノード演算部５３は、複数のＴＤＣ７１と、ＤＳＰ７２と、複数のＤＴＣ７３とを有する。
【００８７】
ＴＤＣ７１のそれぞれは、変数ノード演算部５１から伝送され、時間信号（第２の時間信号）で表される確率情報β（第２の確率情報）を、デジタル信号（第２のデジタル信号）に変換する。ＴＤＣ７１の内部構成は、例えば図５に示すものであり、生成されるデジタル信号は温度計コードで表される。ＤＳＰ７２は、上記（２）式の演算を行ってデジタル信号で表される確率情報α（第１の確率情報）を算出する。ＤＴＣ７３のそれぞれは、デジタル信号で表される確率情報αを時間信号（第１の時間信号）に変換する。
【００８８】
図２０は、チェックノード演算部５３における最小値検出演算を行う回路の一例を示す図である。上記（２）式における最小値を検出する演算は、温度計コードで表されるデジタル信号の対応するビットごとに論理積を算出すればよい。なお、説明を簡略化するために、上記（２）ではｎ個の確率情報β（β１〜βｎ）から最小値を検出するものとする。また、確率情報β１〜βｎはいずれも（ｍ＋１）ビットとする。さらに、図１８における複数のＴＤＣ７１を、図２０ではＴＤＣ７１１〜７１ｎと表記している。
【００８９】
ＴＤＣ７１ｋは、時間信号で表される確率情報βｋを、符号情報を含み温度計コードで表されるデジタル信号に変換する。
【００９０】
ＤＳＰ７２は、ｎ個の符号抽出部７４１〜７４ｎと、符号算出部７５と、（ｍ＋１）個の論理積回路７６０〜７６ｍとを有する。
【００９１】
符号抽出部７４ｋは確率情報βｋを符号ｓｉｇｎ（βｋ）と絶対値｜βｋ｜とに分離する。確率情報βｋが図１９により生成される場合、確率情報βｋがＯｆｓより大きい（小さい）と符号ｓｉｇｎ（βｋ）は正（負）であり、確率情報βｋとＯｆｓとの差が絶対値｜βｋ｜である。符号算出部７５は、ｓｉｇｎ（β１）〜ｓｉｇｎ（βｋ）の積を算出し、＋１または−１を出力する。この値は上記（２）式の１つ目の｛｝内の値、言い換えると、確率情報αの符号に対応する。
【００９２】
論理積回路７６ｋは確率情報の絶対値｜β１｜〜｜βｎ｜のｋビット目（β１［ｋ］等と表記）の論理積を算出する。そして、論理積回路７６１〜７６ｍの出力を連結することにより、｜β１｜〜｜βｎ｜の最小値ｍｉｎが検出される。このように、論理積回路７６０〜７６ｎは、確率情報βを示すデジタル信号の対応するビットごとに論理演算を行って、｜β１｜〜｜βｎ｜の最小値を検出する最小値検出回路を構成する。この最小値ｍｉｎは上記（２）式の２つ目の｛｝の値、言い換えると、確率情報αの絶対値に対応する。
【００９３】
そして、確率情報αの符号および絶対値は、別々に図１８の変数ノード演算部５１に伝送される。
【００９４】
バイナリコードで表されるデジタル信号から最小値を検出する回路に比べ、確率情報βが温度計コードで表されるため、図２０に示す小規模な回路で最小値を検出できる。
【００９５】
なお、図２０は上記（２）式の演算を行うための一例を示すものであり、他の手法によって確率情報βを算出してもよい。例えば、変数ノード演算部５１から、確率情報βの絶対値および符号が別々に伝送される場合、符号抽出部７４１〜７４ｎを省略してもよい。
【００９６】
図２１は、図１７の復号装置２００の処理動作の一例を示すフローチャートである。
【００９７】
まず、受信部４１は符号化データを受信する（ステップＳ１）。そして、初期ＬＬＲ算出部４２は符号化データから初期尤度比λを算出する（ステップＳ２）。続いて、硬判定部４３は初期尤度比λに基づいて硬判定を行い、符号化データが“０”であるか“１”であるかを示す一時推定語を生成する（ステップＳ３）。パリティ検査部４４は一時推定語を用いてパリティチェックを行う（ステップＳ４）。パリティチェックの結果、誤りがない場合（ステップＳ５のＹＥＳ）、硬判定部４３は一時推定語を復号データとして出力する（ステップＳ６）。
【００９８】
パリティチェックの結果、誤りがある場合（ステップＳ５のＮＯ）、チェックノード演算部５３によるチェックノード演算および変数ノード演算部５１による変数ノード演算を行い（ステップＳ７）、確率情報α，βを更新する。そして、新たに確率情報βに基づいて硬判定を行い、一時推定語を生成する（ステップＳ３）。
【００９９】
以上の処理を、パリティ検査をパスするまで行うことで、復号データが出力される。
【０１００】
このように、第７の実施形態では、確率情報α，βを示すデジタル信号を時間信号に変換して、ＭＩＮ−ＳＵＭアルゴリズムで必要な加算演算および最小値検出演算を行う。そのため、通常のデジタル回路よりもシンプルな回路でこれらの演算を行うことができる。また、図１９および図２０から分かるように、これらの回路は抵抗や容量等の受動素子は不要であり、デジタル回路に用いられる論理回路を用いて構成できる。よって、回路を小型化できる。
【０１０１】
また、１本の信号線で多値を表すことが可能な時間信号で確率情報α，βを表して、変数ノード演算部５１およびチェックノード演算部５３間で伝送するため、信号線の数を減らすことができる。
【０１０２】
さらに、デジタル信号である初期尤度比λは、図１９に示すように、変数ノード演算部５１内のＤＴＣ６３０に入力されるため、新たにＤＡ変換器を設ける必要もない。
【０１０３】
また、変数ノード演算部５１およびチェックノード演算部５３は、ＴＤＣにより、時間信号を一旦デジタル信号に変換する。そのため、演算部４５内にメモリを設け、一時的に確率情報α，βを保存できる。これにより、逐次処理を行う構成にして演算部４５の回路をさらに小型化することもできる。  
図１７の復号装置２００は、例えばメモリ装置のメモリコントローラに搭載することができる。
【０１０４】
図２２は、復号装置２００を含むメモリシステム９０の概略ブロック図である。このメモリシステム９０は、パソコンまたはデジタルカメラ等のホスト８０との間でデータを送受するメモリカードである例を示している。メモリシステム９０は、ＮＡＮＤ型フラッシュメモリのような半導体記憶装置９１と、これを制御するメモリコントローラ９２とを有する。メモリコントローラ９２は、ＲＯＭ９３と、ＣＰＵコア９４と、ＲＡＭ９５と、ホストインターフェース（Ｈｏｓｔ  Ｉ／Ｆ）９６と、符号化装置９７ａおよび復号装置９７ｂからなる誤り訂正部９７と、メモリインターフェース（メモリＩ／Ｆ）９８とを有し、これらはバス９９を介して互いに接続される。
【０１０５】
メモリコントローラ９２は、ＣＰＵコア９４を用い、ホストインターフェース９６を介してホスト８０との間でデータの送受信を行うとともに、メモリインターフェース９８を介して半導体記憶装置９１との間でデータの送受信を行う。ＲＯＭ９３には、メモリシステム９０の制御プログラム等が記憶されており、ＲＡＭ９５にはアドレス管理で必要となるアドレス変換テーブル等が記憶される。
【０１０６】
誤り訂正部９７内の符号化装置９７ａは、データ記憶時に誤り訂正符号を生成し付与する。また、復号装置９７ｂは、データ読み出し時に、読み出された符号化データを復号する。誤り訂正部９７は確率に基づく反復計算により復号処理される誤り訂正符号であるＬＤＰＣ符号を用いる。この構成における復号装置９７ｂを、図１７の復号装置２００とすることができる。
【０１０７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０８】
１  送信部
１１，１１１，１１２  ＤＴＣ
１２，１２０〜１２３  単位遅延回路
１２ａ  遅延素子
１２ｂ  スイッチ
２  回路
２ａ  スイッチ
２ｂ  論理積回路
２ｃ  ＤＴＣ
３  受信部
３１，３１１，３１２  ＴＤＣ
３２１〜３２４  遅延素子
３３１〜３３４  Ｄフリップフロップ
４１  受信部
４２  初期ＬＬＲ算出部
４３  硬判定部
４４  パリティ検査部
４５  演算部
５１  変数ノード演算部
５２  伝送路
５３  チェックノード演算部
６１，６１１〜６１ｎ，７１，７１１〜７１ｎ  ＴＤＣ
６２，７２  ＤＳＰ
６２０〜６２ｎ  符号調整部
６３，６３０〜６３ｎ，７３  ＤＴＣ
７４１〜７４ｎ  符号抽出部
７５  符号算出部
７６０〜７６ｎ  論理積回路
１００，１００ａ〜１００ｄ  伝送システム
２００  復号装置
【図１】
0005801231.tif 000005
【図２】
0005801231.tif 000006
【図３】
0005801231.tif 000007
【図４】
0005801231.tif 000008
【図５】
0005801231.tif 000009
【図６】
0005801231.tif 000010
【図７】
0005801231.tif 000011
【図８】
0005801231.tif 000012
【図９】
0005801231.tif 000013
【図１０】
0005801231.tif 000014
【図１１】
0005801231.tif 000015
【図１２】
0005801231.tif 000016
【図１３】
0005801231.tif 000017
【図１４】
0005801231.tif 000018
【図１５】
0005801231.tif 000019
【図１６】
0005801231.tif 000020
【図１７】
0005801231.tif 000021
【図１８】
0005801231.tif 000022
【図１９】
0005801231.tif 000023
【図２０】
0005801231.tif 000024
【図２１】
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【図２２】
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