(57)【特許請求の範囲】
【請求項１】
半導体基板に、素子領域を覆い、素子分離領域を露出するマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板をエッチングし、前記半導体基板の前記素子分離領域に素子分離溝を形成する工程と、
前記素子分離溝内に第１の絶縁膜を埋め込み、素子分離絶縁膜を形成する工程と、
前記マスク膜をマスクとして前記素子分離絶縁膜をエッチングし、前記素子分離絶縁膜の表面高さを前記マスク膜の表面高さよりも低くすることにより、前記素子領域を画定する前記素子分離絶縁膜を形成する工程と、
前記マスク膜上及び前記素子分離絶縁膜上に第１の導電膜を堆積する工程と、
前記マスク膜上の前記第１の導電膜を除去し、前記素子分離絶縁膜上に前記第１の導電膜を選択的に残存させる工程と、
前記マスク膜を除去する工程と、
前記素子領域上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上及び前記第１の導電膜が形成された前記素子分離絶縁膜上に、第２の導電膜を形成する工程と、
前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第２の導電膜により形成された第１の部分が前記素子領域上に位置し、前記第１の導電膜と前記第２の導電膜の積層膜により形成された第２の部分が選択的に前記素子分離絶縁膜上に位置するフローティングゲートを形成する工程と、
前記フローティングゲート上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、第１の方向に延在するコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記第３の絶縁膜及び前記フローティングゲートをエッチングし、前記コントロールゲートが形成された領域以外の領域に形成された前記第３の絶縁膜及び前記フローティングゲートを除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に、素子領域を覆い、素子分離領域を露出するマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板をエッチングし、前記半導体基板の前記素子分離領域に素子分離溝を形成する工程と、
前記素子分離溝内に第１の絶縁膜を埋め込み、素子分離絶縁膜を形成する工程と、
前記マスク膜をマスクとして前記素子分離絶縁膜をエッチングし、前記素子分離絶縁膜の表面高さを前記マスク膜の表面高さよりも低くすることにより、前記素子領域を画定する前記素子分離絶縁膜を形成する工程と、
前記マスク膜上及び前記素子分離絶縁膜上に前記第１の導電膜を堆積する工程と、
前記第１の導電膜をエッチバックし、前記マスク膜の側壁部分に前記第１の導電膜を選択的に残存させる工程と、
前記マスク膜を除去する工程と、
前記素子領域上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上及び前記第１の導電膜が形成された前記素子分離絶縁膜上に、第２の導電膜を形成する工程と、
前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第２の導電膜により形成された第１の部分が前記素子領域上に位置し、前記第１の導電膜と前記第２の導電膜の積層膜により形成された第２の部分が選択的に前記素子分離絶縁膜上に位置するフローティングゲートを形成する工程と、
前記フローティングゲート上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、第１の方向に延在するコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記第３の絶縁膜及び前記フローティングゲートをエッチングし、前記コントロールゲートが形成された領域以外の領域に形成された前記第３の絶縁膜及び前記フローティングゲートを除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜上に、第１の不純物濃度の半導体材料を含む第１の導電膜を形成する工程と、
前記素子領域上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上及び前記第１の導電膜が形成された前記素子分離絶縁膜上に、前記第１の不純物濃度よりも低い第２の不純物濃度の半導体材料を含む第２の導電膜を形成する工程と、
前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第２の導電膜により形成された第１の部分が前記素子領域上に位置し、前記第１の導電膜と前記第２の導電膜の積層膜により形成された第２の部分が選択的に前記素子分離絶縁膜上に位置するフローティングゲートを形成する工程と、
前記フローティングゲート上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、第１の方向に延在するコントロールゲートを形成する工程と、
前記コントロールゲートをマスクとして前記第２の絶縁膜及び前記フローティングゲートをエッチングし、前記コントロールゲートが形成された領域以外の領域に形成された前記第２の絶縁膜及び前記フローティングゲートを除去する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、フローティングゲートとコントロールゲートとが積層されたスタック構造のゲート電極を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
書き換え可能な不揮発性メモリとして、フラッシュＥＥＰＲＯＭに代表されるスタックゲート構造の半導体記憶装置が知られている。フラッシュ型のＥＥＰＲＯＭは、その利便性から、重要な半導体デバイスとなっており、より大規模な記憶容量化やロジック回路と混載したチップ等の開発が活発に行われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１８６４１４号公報
【特許文献２】特開２００３−０３１７０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置の高集積化・微細化が進むにつれ、低電圧動作・低消費電力が求められている。このため、スタック構造のゲート電極を有する不揮発性メモリにも、低電圧動作・低消費電力が可能な構造や製造方法が求められている。
【０００５】
本発明の目的は、スタック構造のゲート電極を有する不揮発性メモリの低電圧動作化・低消費電力化を実現しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の一観点によれば、半導体基板に、素子領域を画定する素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜上に、第１の導電膜を形成する工程と、前記素子領域上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜上及び前記第１の導電膜が形成された前記素子分離絶縁膜上に、第２の導電膜を形成する工程と、前記第２の導電膜及び前記第１の導電膜をパターニングし、前記第２の導電膜により形成された第１の部分が前記素子領域上に位置し、前記第１の導電膜と前記第２の導電膜の積層膜により形成された第２の部分が前記素子分離絶縁膜上に位置するフローティングゲートを形成する工程と、前記フローティングゲート上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、第１の方向に延在するコントロールゲートを形成する工程と、前記コントロールゲートをマスクとして前記第２の絶縁膜及び前記フローティングゲートをエッチングし、前記コントロールゲートが形成された領域以外の領域に形成された前記第２の絶縁膜及び前記フローティングゲートを除去する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００７】
開示の半導体装置の製造方法によれば、フローティングゲートとコントロールゲートとの間に形成されるキャパシタの容量を増やしてカップリング比を増加させることができる。これにより、動作電圧を低電圧化及び昇圧時間の短縮化が可能となり、半導体装置の高集積化・微細化が容易となる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１実施形態による半導体装置の構造を示す平面図である。
【図２】図２は、第１実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図３】図３は、第１実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図４】図４は、フラットＳＴＩプロセスを用いて製造した半導体装置の構造の一例を示す概略断面図である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２０】図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図２１】図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２２】図２２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２３】図２３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２４】図２４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２５】図２５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２６】図２６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２７】図２７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２８】図２８は、実施形態の変形例による半導体装置の構造を示す概略断面図である。
【発明を実施するための形態】
【０００９】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２２を用いて説明する。
【００１０】
図１は、本実施形態による半導体装置の構造を示す平面図である。図２及び図３は、本実施形態による半導体装置の構造を示す概略断面図である。図４は、フラットＳＴＩプロセスを用いて製造した半導体装置の構造の一例を示す概略断面図である。図５乃至図２２は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１１】
はじめに、本実施形態による半導体装置の構造について図１乃至図３を用いて説明する。
【００１２】
シリコン基板１０の主表面には、素子領域を画定する素子分離絶縁膜２０が形成されている。また、シリコン基板１０内には、Ｐウェル２８と、Ｐウェル２８を囲むように設けられたＮウェル３２及びＮ型埋め込み層３４が形成されている。
【００１３】
素子分離絶縁膜２０により画定された素子領域上には、トンネルゲート絶縁膜３６を介してフローティングゲート５０が形成されている。フローティングゲート５０上には、ＯＮＯ膜４２を介してコントロールゲート４８が形成されている。コントロールゲート４８の両側のシリコン基板１０内には、ソース／ドレイン領域となるＮ型不純物層５６，６６が形成されている。こうして、素子領域上には、フローティングゲート５０とコントロールゲート４８とが積層されたスタック構造のゲート電極を有するメモリセルトランジスタが形成されている。
【００１４】
シリコン基板１０上には、このようなメモリセルトランジスタが、複数、マトリクス状に配置されている。Ｘ方向に隣接するメモリセルトランジスタのコントロールゲート４８は、互いに接続されており、ワード線ＷＬを形成している。ワード線ＷＬ間の素子領域は、交互にメモリセルトランジスタのソース領域とドレイン領域を形成している。Ｘ方向に隣接するメモリセルトランジスタのソース領域は、Ｘ方向に延在するＮ型不純物層５６（ソース線）によって互いに接続されている。
【００１５】
メモリセルトランジスタが形成されたシリコン基板上には、層間絶縁膜７２が形成されている。層間絶縁膜７２には、メモリセルトランジスタのドレイン領域（Ｎ型不純物層６４）に達するコンタクトホール７４が形成されている。コンタクトホール７４内には、コンタクトプラグ７６が埋め込まれている。コンタクトプラグ９０が埋め込まれた層間絶縁膜８０上には、Ｙ方向に延在し、コンタクトプラグ９０を介してメモリセルトランジスタのドレイン領域に接続されたビット線７８が形成されている。これにより、Ｙ方向に隣接するメモリセルトランジスタのドレイン領域は、ビット線７８によって互いに接続されている。
【００１６】
ここで、本実施形態による半導体装置では、フローティングゲート５０が、図３に示すように、２層の導電膜（シリコン膜２４，３８）によって形成されている。シリコン膜３８は、フローティングゲート５０の形成領域の全体に形成されており、シリコン膜２４は、フローティングゲート５０の形成領域のＸ方向の両端部にそれぞれ形成されている。フローティングゲート５０のＸ方向の両端部では、シリコン膜３８がシリコン膜２４上に乗り上げるように形成されている。これにより、ＯＮＯ膜４２に接するフローティングゲート５０の表面積が増し、ＯＮＯ膜４２を介して形成されるフローティングゲート５０とコントロールゲート４８との間のキャパシタの容量を増加することができる。
【００１７】
フラットＳＴＩプロセスを用いた半導体装置では、例えば図４に示すように、フローティングゲート５０は１層の導電膜によって形成される。この場合において、フローティングゲート５０の膜厚を１００ｎｍ、フローティングゲート５０のＸ方向の幅を１５０ｎｍ、コントロールゲート４８のＹ方向の幅を２５０ｎｍと仮定すると、ＯＮＯ膜４２に接するフローティングゲート５０の表面積は、８７５００ｎｍ２となる。
【００１８】
なお、フラットＳＴＩプロセスとは、素子分離絶縁膜を形成後、素子分離絶縁膜の表面をエッチングしておくことにより、フローティングゲート形成面の活性領域と素子分離領域との間の段差を低減するプロセスである。
【００１９】
これに対し、図３に示す本実施形態の半導体装置では、上記パラメータに加え、シリコン膜２４の膜厚を１００ｎｍ、シリコン膜３８の表面段差を１００ｎｍと仮定すると、ＯＮＯ膜４２に接するフローティングゲート５０の表面積は、１８７５００ｎｍ２となる。
【００２０】
フローティングゲート５０とコントロールゲート４８との間のキャパシタの容量は、ＯＮＯ膜４２に接するフローティングゲート５０の表面積に比例する。したがって、図３に示す本実施形態の半導体装置では、図４に示す半導体装置と比較して、キャパシタの容量をおよそ２．１倍に増加することができる。
【００２１】
ここで、スタック構造のゲート電極の特性を評価する一つのパラメータとして、カップリング比がある。カップリング比は、フローティングゲート５０とシリコン基板１０との間のキャパシタ容量をＣＴＮＯＸ、フローティングゲート５０とコントロールゲート４８との間のキャパシタ容量をＣＯＮＯとして、ＣＯＮＯ／（ＣＴＮＯＸ＋ＣＯＮＯ）で定義される。カップリング比は、メモリセルトランジスタの書き込み／消去動作に大きく影響する。すなわち、カップリング比が小さいと、ファウラー・ノルドハイム・トンネル現象によってトンネルゲート絶縁膜３６に電流を流してデータの書き込みや消去を行う際に、大きな動作電圧が必要となる。カップリング比の低下を回路設計で補うことも考えられるが、電源電圧から動作電圧まで昇圧するための昇圧回路の素子面積が増大し、チップコストの上昇、更には、昇厚時間がかかることから処理速度の低下をも引き起こすことになる。半導体装置の微細化や低電圧化が進むと、カップリング比を大きくする必要性は更に高くなる。
【００２２】
本実施形態による半導体装置によれば、フローティングゲート５０とコントロールゲート４８との間のキャパシタ容量を増加することができ、ひいてはカップリング比を増大することができる。これにより、より低い動作電圧での書き込み・消去動作を行うことが可能となる。
【００２３】
また、本実施形態による半導体装置では、図３に示すように、フローティングゲート５０を形成する下層のシリコン膜２４の側面が、シリコン膜３８側に近づくほど外側に張り出した逆テーパ形状を有している。これは、シリコン膜２４，３８をＹ方向に分離してフローティングゲート５０を形成する際に生じることのあるエッチング残渣の影響を防止するためである。
【００２４】
フローティングゲート５０をＹ方向に分離するエッチングの際、素子分離絶縁膜２０上に乗り上げている部分のフローティングゲート５０の形状に起因して、Ｙ方向に延在するストリンガー状のエッチング残渣が生じることがある。このようなエッチング残渣が発生すると、Ｙ方向に隣接するフローティングゲート５０間がエッチング残渣によって互いに接続されてしまい、動作不良を引き起こすことがある。シリコン膜２４の側面を逆テーパ形状とすることにより、Ｙ方向に延在するストリンガー状のエッチング残渣が発生するのを防止することができる（後述の製造方法を参照）。
【００２５】
上述のフラットＳＴＩプロセスは、ストリンガー残渣対策として有効なプロセスではあるが、カップリング比の低下が顕著である。
【００２６】
これに対し、本実施形態の半導体装置によれば、ストリンガー残渣の発生と、カップリング比の増加との双方を、同時に実現することができる。これにより、動作電圧の低下及び昇圧時間の短縮、製造コストの低減が可能となり、半導体装置の高集積化、微細化が可能となる。また、ストリンガー残渣を低減できることにより、半導体装置の歩留まりや信頼性を向上することができる。
【００２７】
次に、本実施形態による半導体装置の製造方法について図５乃至図２２を用いて説明する。なお、図５乃至図１５において、各図（ａ）はメモリセル領域の工程断面図を示し、各図（ｂ）は周辺回路領域の工程断面図を示している。図１６乃至図２２は、メモリセル領域の工程断面図を示している。
【００２８】
まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚５０ｎｍ程度のシリコン酸化膜１２を形成する。
【００２９】
次いで、シリコン酸化膜１２上に、例えばＣＶＤ法により、例えば膜厚２５０ｎｍ程度のシリコン窒化膜１４を形成する。
【００３０】
次いで、シリコン窒化膜１４上に、素子分離領域を露出し、素子領域を覆うフォトレジスト膜（図示せず）を形成する。
【００３１】
次いで、このフォトレジスト膜をマスクとしてシリコン窒化膜１４、シリコン酸化膜１２及びシリコン基板１０をエッチングし、シリコン基板１０の素子分離領域に、深さが例えば６００ｎｍのトレンチ１６を形成する。
【００３２】
次いで、例えばアッシングにより、フォトレジスト膜を除去する（図５（ａ）、（ｂ））。
【００３３】
次いで、例えば熱酸化法により、トレンチ１６の内壁にシリコン酸化膜のライナー膜（図示せず）を形成する。
【００３４】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８００ｎｍのシリコン酸化膜１８を堆積し、トレンチ１６内をシリコン酸化膜１８によって埋め込む（図６（ａ）、（ｂ））。
【００３５】
次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン窒化膜１４が露出するまでシリコン酸化膜１８を研磨し、シリコン窒化膜１４上の余分なシリコン酸化膜１８を除去する。こうして、トレンチ１６内に埋め込まれたシリコン酸化膜１８により、素子分離絶縁膜（ＳＴＩ）２０を形成する（図７（ａ）、（ｂ））。
【００３６】
次いで、フォトリソグラフィにより、メモリセル領域を露出し周辺回路領域を覆うフォトレジスト膜２２を形成する。
【００３７】
次いで、フォトレジスト膜２２及びシリコン窒化膜１４をマスクとして、例えばフッ酸系の水溶液を用いたウェットエッチングを行い、素子分離絶縁膜２０の表面部をエッチングする。これにより、メモリセル領域内の素子領域と素子分離領域との間の段差を低減する（図８（ａ）、（ｂ））。この工程は、通常のフラットＳＴＩプロセスと同様である。
【００３８】
次いで、例えばアッシングにより、フォトレジスト膜２２を除去する。
【００３９】
次いで、全面に、例えばＣＶＤ法により、膜厚が例えば１００ｎｍ、リン濃度が例えば１×１０２３ｃｍ−３のシリコン膜２４を堆積する（図９（ａ）、（ｂ））。シリコン膜２４は、ポリシリコン膜でもよいしアモルファスシリコン膜でもよい。
【００４０】
なお、シリコン膜２４の不純物濃度は、後工程で形成するシリコン膜３８の不純物濃度よりも高く、より好ましくは１桁以上高くすることが望ましい。これは、シリコン膜２４，３８をエッチングする際に、シリコン膜２４のエッチングレートをシリコン膜３８のエッチングレートよりも高くするためである。
【００４１】
次いで、ＣＭＰ法により、シリコン窒化膜１４が露出するまでシリコン膜２４を研磨し、シリコン窒化膜１４上の余分なシリコン膜２４を除去する。この際、周辺回路領域の素子分離絶縁膜２０はシリコン窒化膜１４とほぼ同じ高さを有しているため、周辺回路領域のシリコン膜２４は総て除去される。一方、メモリセル領域の素子分離絶縁膜２０の表面はシリコン窒化膜１４の表面よりも窪んでいるため、メモリセル領域の素子分離絶縁膜２０上のシリコン膜２４は除去されずに残る。これにより、メモリセル領域の素子分離絶縁膜２０上に、選択的にシリコン膜２４を残存させることができる（図１０（ａ）、（ｂ））。
【００４２】
次いで、例えばウェットエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２を除去する。
【００４３】
次いで、熱酸化法により、例えば膜厚２０ｎｍのシリコン酸化膜を形成する。これにより、素子領域上に、シリコン酸化膜の犠牲酸化膜２６を形成する（図１１（ａ）、（ｂ））。
【００４４】
次いで、フォトリソグラフィ及びイオン注入により、メモリセル領域及び周辺回路領域の高電圧トランジスタ形成領域に、所定のウェルを形成する。
【００４５】
例えば、まず、メモリセル領域及びＮ型高電圧トランジスタ形成領域を露出するフォトレジスト膜（図示せず）をマスクとして、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー４５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２の条件でイオン注入する（ＴＰＷ）。また、例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量４×１０１２ｃｍ−２の条件でイオン注入する（ＮＶＴ１）。また、例えば、リンイオン（Ｐ＋）を、加速エネルギー２ＭｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する（ＢＮＷ）。
【００４６】
次いで、Ｐ型高電圧トランジスタ形成領域を露出するフォトレジスト膜（図示せず）をマスクとして、例えば、リンイオンを、加速エネルギー６００ｋｅＶ、ドーズ量４×１０１２ｃｍ−２の条件でイオン注入する（ＮＷ１）。また、例えば、リンイオンを、加速エネルギー５０ｋｅＶ、ドーズ量４×１０１２ｃｍ−２の条件でイオン注入する（ＰＶＴ）。
【００４７】
次いで、メモリセル領域を露出するフォトレジスト膜（図示せず）をマスクとして、例えば、ボロンイオンを、加速エネルギー５０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２の条件でイオン注入する（ＣＶＴ）。
【００４８】
次いで、Ｎ型高電圧トランジスタ形成領域を露出するフォトレジスト膜（図示せず）をマスクとして、例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件でイオン注入する（ＮＶＴ２）。
【００４９】
次いで、例えば窒素雰囲気中で熱処理を行い、注入した不純物を活性化する。これにより、メモリセル領域に、ＴＰＷ、ＮＴＶ１、ＣＶＴイオン注入の不純物により、閾値電圧制御用のチャネル不純物層を含むＰウェル２８を形成する。また、Ｎ型高電圧トランジスタ形成領域に、ＴＰＷ、ＮＴＶ１、ＮＶＴ２イオン注入の不純物により、閾値電圧制御用のチャネル不純物層を含むＰウェル３０を形成する。また、Ｐ型高電圧トランジスタ形成領域に、ＮＷ１、ＰＶＴイオン注入の不純物により、閾値電圧制御用のチャネル不純物層を含むＮウェル３２を形成する。また、Ｐウェル２８，３０の下部に、ＢＮＷイオン注入の不純物により、埋め込みＮ型層３４を形成する。Ｐウェル２８，３０は、Ｎウェル３２及び埋め込みＮ型層３４により囲まれた二重ウェルとし、シリコン基板１０の他の領域から分離する（図１２（ａ）、（ｂ））。
【００５０】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜２６を除去する。
【００５１】
次いで、例えば酸化雰囲気中で熱処理を行い、シリコン基板１０の表面を熱酸化し、素子領域に、例えば膜厚１０ｎｍのシリコン酸化膜を成長し、シリコン酸化膜のゲート絶縁膜３６を形成する。
【００５２】
次いで、全面に、例えばＣＶＤ法により、膜厚が例えば１００ｎｍ、リン濃度が例えば１×１０２２ｃｍ−３のシリコン膜３８を堆積する（図１３（ａ）、（ｂ））。シリコン膜３８は、ポリシリコン膜でもよいしアモルファスシリコン膜でもよい。
【００５３】
次いで、フォトリソグラフィにより、周辺回路領域のシリコン膜３８を除去し、メモリセル領域のシリコン膜２４，３８をＹ方向に延在するストライプ状にパターニングするためのフォトレジスト膜４０を形成する（図１４（ａ）、（ｂ））、図２１（ａ））。
【００５４】
次いで、フォトレジスト膜４０をマスクとしてシリコン膜３８，２４を順次エッチングし、周辺回路領域のシリコン膜３８を除去するとともに、メモリセル領域のシリコン膜２４，３８をＹ方向に延在するストライプ状にパターニングする（図２１（ｂ）、図２２（ａ））。
【００５５】
このとき、シリコン膜２４に含まれる不純物濃度はシリコン膜３８に含まれる不純物濃度よりも１桁程度高いため、シリコン膜２４のエッチングレートはシリコン膜３８のエッチングレートよりも大きくなる。このため、シリコン膜３８のエッチング面が垂直になるようにエッチング条件を設定すると、シリコン膜２４は垂直形状よりも過剰にエッチングされ、エッチング面が逆テーパ形状となる。
【００５６】
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する（図１５（ａ）、（ｂ）、図２２（ｂ））。
【００５７】
なお、Ｙ方向に延在するストライプ状のシリコン膜２４，３８は、後工程でＸ方向に分割してフローティングゲート５０となるが、本明細書では説明の便宜上、Ｙ方向に延在するストライプ状のシリコン膜２４，３８をフローティングゲートと呼ぶこともある。
【００５８】
次いで、全面に、例えばＣＶＤ法により膜厚１０ｎｍのシリコン酸化膜を、例えばＣＶＤ法により膜厚１０ｎｍのシリコン窒化膜を、例えば熱酸化法により膜厚１０ｎｍのシリコン酸化膜を、順次形成する。これにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜４２を形成する。
【００５９】
次いで、メモリセル領域を覆い、周辺回路領域を露出するフォトレジスト膜（図示せず）をマスクとして、周辺回路領域のＯＮＯ膜４２及びトンネルゲート絶縁膜３６を、エッチングにより選択的に除去する。
【００６０】
次いで、周辺回路領域に、所定のウェル（図示せず）及びゲート絶縁膜（図示せず）を形成する。なお、周辺回路トランジスタの以降の製造プロセスは通常の製造プロセスと同様のため、ここでは説明を省略する。
【００６１】
次いで、全面に、例えばＣＶＤ法により、膜厚が例えば２００ｎｍ、リン濃度が例えば５×１０２０ｃｍ−３のシリコン膜４４を堆積する。シリコン膜４４は、ポリシリコン膜でもよいしアモルファスシリコン膜でもよい。
【００６２】
次いで、シリコン膜４４上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜４６を形成する（図１６）。
【００６３】
次いで、フォトリソグラフィにより、シリコン窒化膜４６上に、周辺回路領域を覆い、メモリセル領域にコントロールゲートのパターンを有するフォトレジスト膜（図示せず）を形成する。
【００６４】
次いで、このフォトレジスト膜をマスクとして、メモリセル領域のシリコン窒化膜４６、シリコン膜４４をエッチングする。これにより、メモリセル領域に、上面がシリコン窒化膜４６で覆われたシリコン膜４４よりなるコントロールゲート４８を形成する。コントロールゲート４８のゲート長は、例えば０．２５μｍとする。
【００６５】
次いで、フォトレジスト膜をマスクとして、ＯＮＯ膜４２及びシリコン膜３８，２４を更にエッチングし、シリコン膜３８，２４をＹ方向に分割する。これにより、コントロールゲート４８下に、シリコン膜３８，２４よりなるフローティングゲート５０を形成する。
【００６６】
この際、シリコン膜２４の側面は逆テーパ形状となっているため、シリコン膜２４の側面に形成されたＯＮＯ膜４２の陰になってシリコン膜２４のエッチングができなくなるような不具合は生じない。また、図８に示す工程において素子分離絶縁膜２０の表面部をエッチングし、素子領域と素子分離領域との間の段差を低減している。これにより、Ｙ方向に延在するストリンガー状のエッチング残渣が生じることを防止することができる。
【００６７】
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
【００６８】
次いで、フォトリソグラフィ及びイオン注入により、メモリセルトランジスタのソース領域にＰ型不純物層５２を形成し、メモリセルトランジスタのソース領域にＮ型不純物層５４を形成する（図１７）。Ｐ型不純物拡散層５２は、例えば、ボロンイオンを、加速エネルギー５０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２の条件でイオン注入することにより形成する。また、Ｎ型不純物拡散層５４は、例えば、砒素イオン（Ａｓ＋）を、加速エネルギー５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でイオン注入することにより形成する。
【００６９】
次いで、例えば酸化雰囲気中でアニールを行い、メモリセル領域の素子領域上、コントロールゲート４８及びフローティングゲート５０の側壁部分に、例えば膜厚１ｎｍのシリコン酸化膜（図示せず）を形成する。
【００７０】
次いで、フォトリソグラフィにより、周辺回路領域を覆い、メモリセル領域のコントロールゲート４８間の領域を交互に露出、すなわち、メモリセルトランジスタのソースを連結するソース線となる領域を露出するフォトレジスト膜（図示せず）を形成する。
【００７１】
次いで、このフォトレジスト膜及びコントロールゲート４８をマスクとして、ソース線形成領域の素子分離絶縁膜２０をエッチングする。
【００７２】
次いで、例えばアッシングにより、フォトレジスト膜を除去する。
【００７３】
次いで、フォトリソグラフィ及びイオン注入により、ソース線形成領域に、ソース線となるＮ型不純物層５６を形成する。Ｎ型不純物層は、例えば、砒素イオン（Ａｓ＋）を、加速エネルギー５０ｋｅＶ、ドーズ量１×１０１６ｃｍ−２の条件でイオン注入することにより形成する。
【００７４】
次いで、例えば酸化雰囲気中でアニールを行い、メモリセル領域の素子領域上、コントロールゲート４８及びフローティングゲート５０の側壁部分に、例えば膜厚１ｎｍのシリコン酸化膜５８を形成する。
【００７５】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜（図示せず）を成長する。
【００７６】
次いで、このシリコン窒化膜及びシリコン窒化膜４６をエッチバックし、コントロールゲート４８及びフローティングゲート５０の側壁部分に、シリコン窒化膜のサイドウォールスペーサ６０を形成する（図１８）。
【００７７】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン酸化膜（図示せず）を成長する。
【００７８】
次いで、このシリコン酸化膜をエッチバックし、サイドウォールスペーサ６０の側壁部分に、シリコン酸化膜のサイドウォールスペーサ６２を形成する。
【００７９】
次いで、フォトリソグラフィ及びイオン注入により、コントロールゲート４８及びサイドウォールスペーサ６０，６２をマスクとしてイオン注入を行い、ソース／ドレイン領域となるＮ型不純物層６４を形成する（図１９）。Ｎ型不純物層６４は、例えば、リンイオンを、加速エネルギー１５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【００８０】
次いで、サリサイドプロセスにより、コントロールゲート４８上及びＮ型不純物層６４上に、金属シリサイド膜６６を形成する。
【００８１】
こうして、シリコン基板１０のメモリセル領域に、メモリセルトランジスタを形成する。
【００８２】
次いで、メモリセルトランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により、例えば膜厚１ｎｍのシリコン窒化膜６８と、例えば膜厚２０００ｎｍのＢＰＳＧ膜７０とを堆積し、層間絶縁膜７２を形成する。
【００８３】
次いで、層間絶縁膜７２に、メモリセルトランジスタのドレイン領域を露出するコンタクトホール７４を形成する。
【００８４】
次いで、所定の配線プロセスを行い、コンタクトホール７４内に埋め込まれたコンタクトプラグ７６、コンタクトプラグ７６を介してメモリセルトランジスタに接続されたビット線７８等を形成し、本実施形態による半導体装置を完成する（図２０）。
【００８５】
このように、本実施形態によれば、フローティングゲートの端部を２層構造として表面積を増加するので、フローティングゲートとコントロールゲートとの間に形成されるキャパシタの容量を増加してカップリング比を増加することができる。これにより、動作電圧を低電圧化及び昇圧時間の短縮化が可能となり、半導体装置の高集積化・微細化が容易となる。
【００８６】
また、フローティングゲートの側壁下部を逆テーパ形状にするので、スタックゲート構造を形成する際のストリンガー残渣の発生を抑制することができる。これにより、半導体装置の歩留まりや信頼性を向上することができる。
【００８７】
また、素子分離絶縁膜２０の形成の際に用いたマスク膜を利用して素子分離領域に選択的にシリコン膜２４を残存するので、製造プロセスの大幅な変更を行うことなく、端部が２層構造のフローティングゲート５０を形成することができる。これにより、大幅な製造コストの増大なしに、カップリング比の大きなメモリセルトランジスタを形成することができる。
【００８８】
［第２実施形態］
第２実施形態による半導体装置の製造方法について図２３乃至図２７を用いて説明する。図１乃至図２２に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００８９】
図２３乃至図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００９０】
本実施形態では、図１に示す第１実施形態による半導体装置の他の製造方法を説明する。
【００９１】
まず、図５乃至図９に示す第１実施形態による半導体装置の製造方法と同様にして、素子分離絶縁膜２０、シリコン膜２４等を形成する（図２３）。
【００９２】
次いで、ドライエッチングにより、シリコン窒化膜１４の表面が露出するまでシリコン膜２４をエッチバックし、シリコン膜２４をシリコン窒化膜１４の側壁部分に選択的に残存させる（図２４）。
【００９３】
なお、周辺回路領域に形成された素子分離絶縁膜２０及びシリコン窒化膜１４の表面高さはほぼ等しいため（図９（ｂ）参照）、周辺回路領域に形成されたシリコン膜２４は、このエッチバック工程において除去される。
【００９４】
次いで、例えばウェットエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２を除去する。
【００９５】
次いで、熱酸化法により、例えば膜厚２０ｎｍのシリコン酸化膜を形成する。これにより、素子領域上に、シリコン酸化膜の犠牲酸化膜２６を形成する（図２５）。
【００９６】
次いで、フォトリソグラフィ及びイオン注入により、メモリセル領域及び周辺回路領域の高電圧トランジスタ形成領域に、所定のウェルを形成する。
【００９７】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜２６を除去する。
【００９８】
次いで、例えば酸化雰囲気中で熱処理を行い、シリコン基板１０の表面を熱酸化し、素子領域に、例えば膜厚１０ｎｍのシリコン酸化膜を成長し、シリコン酸化膜のトンネルゲート絶縁膜３６を形成する。
【００９９】
次いで、全面に、例えばＣＶＤ法により、膜厚が例えば１００ｎｍ、リン濃度が例えば１×１０２２ｃｍ−３のシリコン膜３８を堆積する。
【０１００】
次いで、フォトリソグラフィにより、周辺回路領域のシリコン膜３８を除去し、メモリセル領域のシリコン膜２４，３８をＹ方向に延在するストライプ状にパターニングするためのフォトレジスト膜４０を形成する（図２６）。
【０１０１】
次いで、フォトレジスト膜４０をマスクとしてシリコン膜３８，２４をエッチングし、周辺回路領域のシリコン膜３８を除去するとともに、メモリセル領域のシリコン膜２４，３８をＹ方向に延在するストライプ状にパターニングする。
【０１０２】
このとき、シリコン膜２４に含まれる不純物濃度はシリコン膜３８に含まれる不純物濃度よりも１桁程度高いため、シリコン膜２４のエッチングレートはシリコン膜３８のエッチングレートよりも大きくなる。このため、シリコン膜３８のエッチング面が垂直になるようにエッチング条件を設定すると、シリコン膜２４は垂直形状よりも過剰にエッチングされ、エッチング面が逆テーパ形状となる（図２２（ａ）参照）。
【０１０３】
次いで、例えばアッシングにより、フォトレジスト膜４０を除去する（図２７）。
【０１０４】
この後、例えば図１６乃至図２０に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
【０１０５】
このように、本実施形態によれば、フローティングゲートの端部を２層構造として表面積を増加するので、フローティングゲートとコントロールゲートとの間に形成されるキャパシタの容量を増加してカップリング比を増加することができる。これにより、動作電圧を低電圧化及び昇圧時間の短縮化が可能となり、半導体装置の高集積化・微細化が容易となる。
【０１０６】
また、フローティングゲートの側壁下部を逆テーパ形状にするので、スタックゲート構造を形成する際のストリンガー残渣の発生を抑制することができる。これにより、半導体装置の歩留まりや信頼性を向上することができる。
【０１０７】
また、素子分離絶縁膜２０の形成の際に用いたマスク膜を利用して素子分離領域に選択的にシリコン膜２４を残存するので、製造プロセスの大幅な変更を行うことなく、端部が２層構造のフローティングゲート５０を形成することができる。これにより、大幅な製造コストの増大なしに、カップリング比の大きなメモリセルトランジスタを形成することができる。
【０１０８】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１０９】
例えば、上記実施形態では、シリコン膜２４の側壁を逆テーパ形状としたが、シリコン膜２４の側壁は必ずしも逆テーパ形状にする必要はない。上記実施形態の一つの目的は、フローティングゲート５０とコントロールゲート４８との間に形成されるキャパシタの容量を増加することにある。この目的は、シリコン膜２４の側壁を逆テーパ形状にすることとは独立して、フローティングゲート５０をシリコン膜２４，３８により形成することによって達成することができる。
【０１１０】
また、上記実施形態では、シリコン膜２４の堆積前に素子分離絶縁膜２０の表面をエッチングし、素子領域と素子分離領域との間の段差を低減している。したがって、シリコン膜２４の側壁を必ずしも逆テーパ形状としなくても、通常のフラットＳＴＩプロセスと同様、ストリンガー残渣を抑制する効果を期待できる。
【０１１１】
フローティングゲート５０の断面形状は、中央部の膜厚よりもＸ方向の両端部の膜厚が厚い形状であれば、上記実施形態に記載の形状に限定されるものではない。フローティングゲート５０の断面形状は、例えば図２８（ａ）に示すように、側壁部分の全体が垂直であってもよい。或いは、例えば図２８（ｂ）に示すように、フローティングゲート５０のＸ方向の端部下側が逆テーパ形状であってもよい。或いは、例えば図２８（ｃ）に示すように、フローティングゲート５０のＸ方向の端部下側が段階的な逆テーパ形状であってもよい。
【０１１２】
また、フローティングゲート５０の形状は、素子領域上に位置する中央部が１層の導電膜により形成され、素子分離絶縁膜上に位置する両端部が２層の導電膜により形成された構造を有していることにより、カップリング比を増大する効果を得ることができる。フローティングゲート５０の製造方法は、上記実施形態に限定されるものではない。
【０１１３】
また、上記実施形態では、スタック構造のゲート電極を有する半導体記憶装置としてフラッシュＥＥＰＲＯＭを例にして説明したが、ＥＰＲＯＭ等、スタック構造のゲート電極を有する他の半導体記憶装置に適用することもできる。
【０１１４】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【符号の説明】
【０１１５】
１０…シリコン基板
１２，１８，５８…シリコン酸化膜
１４，４６，６８…シリコン窒化膜
１６…素子分離溝
２０…素子分離絶縁膜
２２，４０…フォトレジスト膜
２４，３８，４４…シリコン膜
２６…犠牲酸化膜
２８，３０…Ｐウェル
３２…Ｎウェル
３４…Ｎ型埋め込み層
３６…トンネルゲート絶縁膜
４２…ＯＮＯ膜
４８…コントロールゲート
５０…フローティングゲート
５２…Ｐ型不純物層
５４，５６，６４…Ｎ型不純物層
６０，６２…サイドウォールスペーサ
６６…金属シリサイド膜
７０…ＢＰＳＧ膜
７２…層間絶縁膜
７４…コンタクトホール
７６…コンタクトプラグ
７８…ビット線
【図１】
0005691412.tif 000002
【図２】
0005691412.tif 000003
【図３】
0005691412.tif 000004
【図４】
0005691412.tif 000005
【図５】
0005691412.tif 000006
【図６】
0005691412.tif 000007
【図７】
0005691412.tif 000008
【図８】
0005691412.tif 000009
【図９】
0005691412.tif 000010
【図１０】
0005691412.tif 000011
【図１１】
0005691412.tif 000012
【図１２】
0005691412.tif 000013
【図１３】
0005691412.tif 000014
【図１４】
0005691412.tif 000015
【図１５】
0005691412.tif 000016
【図１６】
0005691412.tif 000017
【図１７】
0005691412.tif 000018
【図１８】
0005691412.tif 000019
【図１９】
0005691412.tif 000020
【図２０】
0005691412.tif 000021
【図２１】
0005691412.tif 000022
【図２２】
0005691412.tif 000023
【図２３】
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【図２４】
0005691412.tif 000025
【図２５】
0005691412.tif 000026
【図２６】
0005691412.tif 000027
【図２７】
0005691412.tif 000028
【図２８】
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