(57)【特許請求の範囲】
【請求項１】
溝が形成された基板と、
前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有する、トンネルＦＥＴのゲート電極と、
前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、
前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜と、
前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、前記トンネルＦＥＴの第１導電型のソース領域と、
前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、前記トンネルＦＥＴの第２導電型のドレイン領域と、
を備える半導体装置。
【請求項２】
さらに、
前記ゲート電極の前記第１側面に、前記第１の側壁絶縁膜を介して形成された第３の側壁絶縁膜と、
前記ゲート電極の前記第２側面と前記溝の側面に、前記第２の側壁絶縁膜を介して形成された第４の側壁絶縁膜と、
を備える請求項１に記載の半導体装置。
【請求項３】
さらに、
前記溝内に、前記第２の側壁絶縁膜に隣接して形成された半導体層と、
前記ゲート電極の前記第１側面に、前記第１の側壁絶縁膜を介して形成された第３の側壁絶縁膜と、
前記半導体層上において、前記ゲート電極の前記第２側面に、前記第２の側壁絶縁膜を介して形成された第４の側壁絶縁膜と、
を備える請求項１に記載の半導体装置。
【請求項４】
前記ドレイン領域は、前記基板内と前記半導体層内に連続して形成されている、請求項３に記載の半導体装置。
【請求項５】
前記半導体層の上面の高さは、前記基板の上面の高さよりも高いまたは低い、請求項３または４に記載の半導体装置。
【請求項６】
さらに、
前記ソース領域と前記ドレイン領域との間において、前記第１の側壁絶縁膜の下部に形成された、前記トンネルＦＥＴの前記第１導電型のソースエクステンション領域と、
前記ソース領域と前記ドレイン領域との間において、前記第２の側壁絶縁膜の下部に形成された、前記トンネルＦＥＴの前記第２導電型のドレインエクステンション領域と、
を備える請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
基板上にゲート絶縁膜を介してトンネルＦＥＴのゲート電極を形成し、
前記基板内に、前記ゲート電極に隣接して溝を形成し、
前記ゲート電極の第１側面に第１の側壁絶縁膜を形成し、
前記ゲート電極の第２側面と前記溝の側面に第２の側壁絶縁膜を形成し、
前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に前記トンネルＦＥＴの第１導電型のソース領域を形成し、
前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に前記トンネルＦＥＴの第２導電型のドレイン領域を形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴを越える高性能化、低消費電力化を目指して、トンネルＦＥＴ（ＴＦＥＴ）が精力的に研究されている。トンネルＦＥＴでは、ソース領域とドレイン領域の導電型が異なるため、ゲート電圧が正でも負でもトンネルＦＥＴがオンになるスイッチングの両極性が問題となる。これは、オフ電流の増大や、トンネルＦＥＴの特性ばらつきの増大などをもたらす。このオフ電流を抑制する手法はいくつか提案されているが、これらの多くは、オン電流の劣化や、ＳＳ（Sub-threshold Swing）が緩やかになるなどの弊害をもたらし、トンネルＦＥＴの低消費電力化を妨げる要因となってしまう。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１７１８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態による半導体装置は、溝が形成された基板と、前記基板上の前記溝に隣接する位置にゲート絶縁膜を介して形成され、前記溝の反対側に位置する第１側面と、前記溝側に位置する第２側面とを有するゲート電極とを備える。さらに、前記装置は、前記ゲート電極の前記第１側面に形成された第１の側壁絶縁膜と、前記ゲート電極の前記第２側面と前記溝の側面に形成された第２の側壁絶縁膜とを備える。さらに、前記装置は、前記基板内において、前記ゲート電極の前記第１側面に対し前記第１の側壁絶縁膜側に形成された、第１導電型のソース領域と、前記基板内において、前記ゲート電極の前記第２側面と前記溝の側面に対し前記第２の側壁絶縁膜側に形成された、第２導電型のドレイン領域とを備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図３】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図４】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図５】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図６】第２実施形態の半導体装置の構造を示す断面図である。
【図７】第２実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図８】第２実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図９】第２実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【０００９】
図１の半導体装置は、トンネルＦＥＴの構成要素として、基板１０１と、ゲート絶縁膜１０２と、ゲート電極１０３と、第１、第２の側壁絶縁膜１０４ａ、１０４ｂと、第３、第４の側壁絶縁膜１０５ａ、１０５ｂと、ソース領域１１１と、ドレイン領域１１２と、ソースエクステンション領域１１３と、ドレインエクステンション領域１１４と、シリサイド層１１５と、層間絶縁膜１２１とを備えている。
【００１０】
基板１０１は例えば、Ｓｉ基板、ＧａＡｓ基板、ＩｎＰ基板などの半導体基板である。図１には、基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、基板１０１の主面に垂直なＺ方向が示されている。基板１０１は、図１に示すように、Ｙ方向に延びる溝Ｔを有している。符号Ｓ3、Ｓ4はそれぞれ、溝Ｔの側面と底面を示す。本実施形態の基板１０１は、ｉ型基板、またはソース領域１１１やドレイン領域１１２よりも不純物濃度が低いｐ型基板またはｎ型基板である。なお、基板１０１は、ＳＯＩ（Silicon on Insulator）基板またはＧＯＩ（Germanium on Insulator）基板でもよい。
【００１１】
ゲート電極１０３は、基板１０１上の溝Ｔに隣接する位置に、ゲート絶縁膜１０２を介して形成されている。ゲート絶縁膜１０２の例としては、シリコン酸化膜（ＳｉＯ２）、シリコン酸窒化膜（ＳｉＯＮ）、ｈｉｇｈ−ｋ絶縁膜などが挙げられる。また、ゲート電極１０３の例としては、ポリシリコン層、シリサイド層、メタル層や、これらの２種類以上を含む積層膜などが挙げられる。符号Ｓ1、Ｓ2はそれぞれ、ゲート電極１０３の第１側面と第２側面を示す。第１側面Ｓ1は、溝Ｔの反対側に位置し、第２側面Ｓ1は、溝Ｔ側に位置している。
【００１２】
第１の側壁絶縁膜１０４ａは、ゲート電極１０３の第１側面Ｓ1に形成されている。また、第２の側壁絶縁膜１０４ｂは、ゲート電極１０３の第２側面Ｓ2と溝Ｔの側面Ｓ3に形成されている。よって、第２の側壁絶縁膜１０４ｂの底面の高さは、基板１０１の上面Ｓや、第１の側壁絶縁膜１０４ａの底面よりも低くなっている。第１、第２の側壁絶縁膜１０４ａ、１０４ｂの例としては、シリコン酸化膜や、シリコン窒化膜（ＳｉＮ）などが挙げられる。
【００１３】
第３の側壁絶縁膜１０５ａは、ゲート電極１０３の第１側面Ｓ1に、第１の側壁絶縁膜１０４ａを介して形成されている。また、第４の側壁絶縁膜１０５ｂは、ゲート電極１０３の第２側面Ｓ2と溝Ｔの側面Ｓ3に、第２の側壁絶縁膜１０４ｂを介して形成されている。よって、第４の側壁絶縁膜１０５ｂの底面の高さは、基板１０１の上面Ｓや、第３の側壁絶縁膜１０５ａの底面よりも低くなっている。第３、第４の側壁絶縁膜１０５ａ、１０５ｂの例としては、シリコン酸化膜や、シリコン窒化膜などが挙げられる。
【００１４】
ソース領域１１１とドレイン領域１１２は、基板１０１内にゲート電極１０３を挟むように形成されている。具体的には、ソース領域１１１は、基板１０１内において、ゲート電極１０３の第１側面Ｓ1に対し、第１の側壁絶縁膜１０４ａ側に形成されている。また、ドレイン領域１１２は、基板１０１内において、ゲート電極１０３の第２側面Ｓ2と溝Ｔの側面Ｓ3に対し、第２の側壁絶縁膜１０４ｂ側に形成されている。本実施形態では、ソース領域１１１は、ｐ型領域であり、ドレイン領域１１２は、ソース領域１１１とは逆導電型のｎ型領域である。ｐ導電型とｎ導電型はそれぞれ、第１導電型と第２導電型の例である。
【００１５】
ソースエクステンション領域１１３は、ソース領域１１１とドレイン領域１１２との間において、第１、第３の側壁絶縁膜１０４ａ、１０５ａの下部に形成されている。また、ドレインエクステンション領域１１４は、ソース領域１１１とドレイン領域１１２との間において、第２、第４の側壁絶縁膜１０４ｂ、１０５ｂの下部に形成されている。本実施形態では、ソースエクステンション領域１１３と、ドレインエクステンション領域１１４はそれぞれ、ｐ型領域とｎ型領域である。
【００１６】
シリサイド層１１５は、ゲート電極１０３、ソース領域１１１、ドレイン領域１１２内の上部に形成されている。シリサイド層１１５の例としては、ＮｉＳｉ層、ＰｔＳｉ層、ＮｉＰｔＳｉ層、ＮｉＣｏＳｉ層、Ｃｏ２Ｓｉ層などが挙げられる。なお、基板１０１やゲート電極１０３がシリコン以外の半導体（例えばゲルマニウム）で形成されている場合には、シリサイド層１１５の代わりに、この半導体と金属との合金層を形成してもよい。このような合金層の例としては、ＮｉＧｅ層などが挙げられる。
【００１７】
層間絶縁膜１２１は、基板１０１上に、トンネルＦＥＴを覆うように形成されている。層間絶縁膜１２１の例としては、シリコン酸化膜などが挙げられる。
【００１８】
なお、図１のトンネルＦＥＴは、ｎ型ＦＥＴであるが、ｐ型ＦＥＴとしてもよい。この場合、ソース領域１１１とソースエクステンション領域１１３は、ｎ型領域となり、ドレイン領域１１２とドレインエクステンション領域１１４は、ｐ型領域となる。
【００１９】
また、第２の側壁絶縁膜１０４ｂは、第１の絶縁材料を用いて、ゲート電極１０３の第２側面Ｓ2に形成された第１部分と、第１の絶縁材料と異なる第２の絶縁材料を用いて、溝Ｔの側面Ｓ3に形成された第２部分を有していてもよい。すなわち、第２側面Ｓ2に形成された第１部分と、側面Ｓ3に形成された第２部分は、別々の絶縁膜で形成されていてもよい。
【００２０】
同様に、第４の側壁絶縁膜１０５ｂは、第３の絶縁材料を用いて、ゲート電極１０３の第２側面Ｓ2に形成された第３部分と、第３の絶縁材料と異なる第４の絶縁材料を用いて、溝Ｔの側面Ｓ3に形成された第４部分を有していてもよい。
【００２１】
（１）第１実施形態のトンネルＦＥＴの利点
以上のように、図１では、第２の側壁絶縁膜１０４ｂが、ゲート電極１０３の第２側面Ｓ2と溝Ｔの側面Ｓ3に形成されている。その結果、第２の側壁絶縁膜１０４ｂは、ゲート絶縁膜１０２よりも下に埋め込まれている。以下、このような第２の側壁絶縁膜１０４ｂを有するトンネルＦＥＴの利点について説明する。
【００２２】
図１では、ゲート電極１０３に正の電圧を印加すると、ソース領域１１１の価電子帯を占有する電子が、ＢＴＢＴ（Band to Band Tunneling）と呼ばれるトンネル効果により、チャネル領域中の伝導帯に移動する。そして、この電子がドレイン領域１１２に到達することで、ソース領域１１１とドレイン領域１１２との間にオン電流が流れる。
【００２３】
一方、ゲート電極１０３に負の電圧を印加すると、チャネル領域の価電子帯を占有する電子が、ＢＴＢＴにより、ドレイン領域１１２中の伝導帯に移動する。そして、電子の移動に伴いチャネル領域内に生じた正孔がソース領域１１１に到達することで、ソース領域１１１とドレイン領域１１２との間にオフ電流が流れる。この電流は、ＧＩＤＬ（Gate Induced Drain Leakage）電流と呼ばれる。
【００２４】
一般に、ＧＩＤＬ電流の原因となるＢＴＢＴは、ドレイン領域１１２の端部で生じる。本実施形態では、第２の側壁絶縁膜１０４ｂにより、このＢＴＢＴの際の電子のトンネリング確率を減少させ、ＧＩＤＬ電流を低減することができる。理由は、第２の側壁絶縁膜１０４ｂにより、トンネルＦＥＴの実効的チャネル長Ｌを長くすることができるからである。実効的チャネル長Ｌの増加は、ＢＴＢＴのトンネリング距離を増大させ、トンネリング距離の増大は、トンネリング確率を指数関数的に減少させる。本実施形態では、実効的チャネル長Ｌが、溝Ｔの深さＨの分だけ、本来のチャネル長よりも長くなっている。
【００２５】
また、第２の側壁絶縁膜１０４ｂは、チャネル領域とドレイン領域１１２との間を移動する電子の障壁として機能する。この観点から言うと、第２の側壁絶縁膜１０４ｂの材料は、バンドギャップの大きい絶縁体とすることが望ましい。理由は、トンネリングパス中にバンドギャップの大きい材料を挟むことで、トンネリング確率を減少させることができるからである。トンネリング確率は、このバンドギャップの増大と共に指数関数的に減少する。よって、本実施形態では、バンドギャップの大きい第２の側壁絶縁膜１０４ｂにより、ＧＩＤＬ電流をさらに低減することができる。
【００２６】
また、ＧＩＤＬ電流の原因となるＢＴＢＴが、ドレイン領域１１２の端部で生じるのに対し、オン電流を発生させるＢＴＢＴは、ソース領域１１１の端部で生じる。本実施形態では、第２の側壁絶縁膜１０４ｂは、ゲート絶縁膜１０２よりも下に埋め込むが、第１の側壁絶縁膜１０４ａは、ゲート絶縁膜１０２よりも下には埋め込まない。よって、本実施形態によれば、オン電流を減少させずに、ＧＩＤＬ電流を減少させることができる。
【００２７】
なお、ＭＯＳＦＥＴでは、チャネル長の増大はオン電流を低減するが、トンネルＦＥＴでは、オン電流はチャネル長にほとんど依存しないことが知られている。よって、本実施形態では、実効的チャネル長Ｌを長くしても、オン電流の大きな減少は回避することができる。
【００２８】
以上のように、本実施形態では、第２の側壁絶縁膜１０４ｂを、ゲート絶縁膜１０２よりも深い位置に形成する。よって、本実施形態によれば、トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することができる。その結果、トンネルＦＥＴにおけるスイッチングの両極性の問題を解決することができる。
【００２９】
（２）半導体装置の製造方法
次に、図２〜図５を参照し、第１実施形態の半導体装置の製造方法を説明する。図２〜図５は、第１実施形態の半導体装置の製造方法を示す断面図である。
【００３０】
まず、基板１０１を用意する（図２(ａ)）。基板１０１は、例えばシリコン基板である。次に、基板１０１内の所定の領域に、例えばＳＴＩ（Shallow Trench Isolation）法を用いて、素子分離領域を形成する。次に、基板１０１内の素子領域の表面に、ゲート絶縁膜１０２を形成する（図２(ａ)）。ゲート絶縁膜１０２は例えば、熱酸化法により形成されたシリコン酸化膜である。
【００３１】
次に、基板１０１上の全面に、ゲート電極１０３用の電極材を堆積する（図２(ａ)）。この電極材は、例えばポリシリコンである。次に、基板１０１上の全面に、キャップ層２０１用の絶縁材を堆積する（図２(ａ)）。この絶縁材は、例えばシリコン窒化膜である。
【００３２】
次に、リソグラフィとＲＩＥ（Reactive Ion Etching）により、上記の絶縁材と電極材をエッチングする。その結果、図２(ａ)に示すように、基板１０１上に、ゲート絶縁膜１０２を介してゲート電極１０３が形成される。
【００３３】
次に、図２(ｂ)に示すように、ＣＶＤ（Chemical Vapor Deposition）により、基板１０１上の全面に、ライナー層２０２を堆積する。ライナー層２０２は例えば、シリコン窒化膜である。
【００３４】
次に、図２(ｃ)に示すように、リソグラフィにより、ソース領域１１１を形成予定の領域を覆うレジスト膜２０３を形成する。次に、図２(ｄ)に示すように、レジスト膜２０３をマスクとするウェットエッチングにより、ライナー層２０２をエッチングする。
【００３５】
次に、図３(ａ)に示すように、レジスト膜２０３とライナー層２０２をマスクとするＲＩＥにより、基板１０１をエッチングする。その結果、基板１０１内に、ゲート電極１０３に隣接して溝Ｔが形成される。なお、エッチングを停止するタイミングは、時間により制御する。次に、図３(ｂ)、図３(ｃ)に示すように、レジスト膜２０３とライナー層２０２を除去する。
【００３６】
次に、図３(ｄ)に示すように、ＣＶＤにより、第１、第２の側壁絶縁膜１０４ａ、１０４ｂの材料となる絶縁膜１０４を堆積する。絶縁膜１０４は、例えばシリコン酸化膜である。次に、図４(ａ)に示すように、ＲＩＥにより、絶縁膜１０４を加工する。その結果、ゲート電極１０３の第１側面Ｓ1に、第１の側壁絶縁膜１０４ａが形成される。さらには、ゲート電極１０３の第２側面Ｓ2と溝Ｔの側面Ｓ3に、第２の側壁絶縁膜１０４ｂが形成される。
【００３７】
次に、図４(ａ)に示すように、リソグラフィにより、ドレイン領域１１２を形成予定の領域を覆うレジスト膜２０４を形成する。次に、レジスト膜２０４をマスクとして、基板１０１内に不純物イオンを注入する。その結果、その後のアニーリング等により、基板１０１内にソースエクステンション領域１１３が形成される。
【００３８】
次に、図４(ｂ)に示すように、リソグラフィにより、ソース領域１１１を形成予定の領域を覆うレジスト膜２０５を形成する。次に、レジスト膜２０５をマスクとして、基板１０１内に不純物イオンを注入する。その結果、その後のアニーリング等により、基板１０１内にドレインエクステンション領域１１４が形成される。なお、図４(ｂ)の工程は、ドレインエクステンション領域１１４がゲート電極１０３の直下に形成されないように実行する。
【００３９】
次に、図４(ｃ)に示すように、ＣＶＤにより、第３、第４の側壁絶縁膜１０５ａ、１０５ｂの材料となる絶縁膜１０５を堆積する。絶縁膜１０５は、例えばシリコン酸化膜である。次に、図４(ｄ)に示すように、ＲＩＥにより、絶縁膜１０５を加工する。その結果、ゲート電極１０３の第１側面Ｓ1に、第１の側壁絶縁膜１０４ａを介して第３の側壁絶縁膜１０５ａが形成される。さらには、ゲート電極１０３の第２側面Ｓ2と溝Ｔの側面Ｓ3に、第２の側壁絶縁膜１０４ｂを介して第４の側壁絶縁膜１０５ｂが形成される。
【００４０】
次に、図５(ａ)に示すように、リソグラフィにより、ドレイン領域１１２を形成予定の領域を覆うレジスト膜２０６を形成する。次に、レジスト膜２０６をマスクとして、基板１０１内に不純物イオンを注入する。その結果、その後のアニーリング等により、基板１０１内にソース領域１１１が形成される。なお、ソース領域１１１は、ソースエクステンション領域１１３よりも深い不純物濃度プロファイルを持つように形成する。次に、レジスト膜２０６を除去する。
【００４１】
次に、図５(ｂ)に示すように、リソグラフィにより、ソース領域１１１を形成予定の領域を覆うレジスト膜２０７を形成する。次に、レジスト膜２０７をマスクとして、基板１０１内に不純物イオンを注入する。その結果、その後のアニーリング等により、基板１０１内にドレイン領域１１２が形成される。なお、ドレイン領域１１２は、ドレインエクステンション領域１１４よりも深い不純物濃度プロファイルを持つように形成する。次に、レジスト膜２０７を除去する。
【００４２】
次に、図５(ｃ)に示すように、ウェットエッチング等により、キャップ層２０１を除去する。なお、本実施形態では、キャップ層２０１を、第１〜第４の側壁絶縁膜１０４ａ〜１０５ｂとエッチング選択比が取れる材料で形成する。また、第１〜第４の側壁絶縁膜１０４ａ〜１０５ｂの突出部分は、そのまま残存させてもよいし、ＣＭＰ（Chemical Vapor Deposition）などにより除去してもよい。
【００４３】
次に、図５(ｄ)に示すように、サリサイドプロセスにより、ゲート電極１０３、ソース領域１１１、ドレイン領域１１２内の上部にシリサイド層１１５を形成する。シリサイド層１１５は、例えばＮｉＳｉ層である。
【００４４】
その後、本実施形態では、基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図１の半導体装置が製造される。
【００４５】
なお、図２(ａ)〜図５(ｄ)のフローは、ｎ型ＴＦＥＴの作製フローであるが、これと同様のフローによりｐ型ＴＦＥＴも作製可能である。
【００４６】
以上のように、本実施形態では、第２の側壁絶縁膜１０４ｂを、ゲート電極１０３の第２側面Ｓ2と溝Ｔの側面Ｓ3に形成し、ゲート絶縁膜１０２よりも深い位置に形成する。よって、本実施形態によれば、トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能となる。
【００４７】
（第２実施形態）
図６は、第２実施形態の半導体装置の構造を示す断面図である。
【００４８】
図６の半導体装置は、図１に示す構成要素に加えて、半導体層１０６を備えている。半導体層１０６は、溝Ｔ内に、第２の側壁絶縁膜１０４ｂに隣接して形成されている。本実施形態では、半導体層１０６を、基板１０１と同じ材料で形成するが、基板１０１と異なる材料で形成してもよい。半導体層１０６の例としては、Ｓｉ層、ＳｉＧｅ層、Ｇｅ層などが挙げられる。
【００４９】
本実施形態では、後述するように、半導体層１１４の形成後に、第４の側壁絶縁膜１０５ｂ、ドレイン領域１１２、ドレインエクステンション領域１１４を形成する。よって、第４の側壁絶縁膜１０５ｂは、半導体層１０６上において、ゲート電極１０３の第２側面Ｓ2に、第２の側壁絶縁膜１０４ｂを介して形成されている。また、ドレイン領域１１２とドレインエクステンション領域１１４は、基板１０１内と半導体層１０６内に連続して形成されている。
【００５０】
図６に示す符号Ｓ5は、半導体層１０６の上面を示す。本実施形態では、半導体層１０６の上面Ｓ5の高さは、基板１０１の上面Ｓの高さとほぼ等しいが、基板１０１の上面Ｓの高さよりも高くまたは低くしてもよい。
【００５１】
本実施形態では、ドレイン領域１１２内のシリサイド層１１５が、半導体層１０６内に形成されている。このシリサイド層１１５は、ドレイン領域１１２内とドレインエクステンション領域１１４内に連続して形成されていてもよい。このような構成には、ジャンクションリーク電流を抑制できるという利点がある。なお、この場合、半導体層１０６の膜厚は、ドレインエクステンション領域１１４内にシリサイド層１１５を形成しやすくするために、２０ｎｍ以上に設定することが望ましい。
【００５２】
（１）半導体装置の製造方法
次に、図７〜図９を参照し、第２実施形態の半導体装置の製造方法を説明する。図７〜図９は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００５３】
まず、第１実施形態と同様に、図２(ａ)〜図４(ａ)の工程を実行する。
【００５４】
次に、図７(ａ)に示すように、基板１０１上の全面に、ライナー層３０１を堆積する。ライナー層３０１は、例えばシリコン窒化膜である。
【００５５】
次に、図７(ｂ)に示すように、リソグラフィにより、ソース領域１１１を形成予定の領域を覆うレジスト膜３０２を形成する。次に、図７(ｃ)に示すように、レジスト膜３０２をマスクとするウェットエッチングにより、ライナー層３０１をエッチングする。なお、本実施形態では、ライナー層３０１を、第１、第２の側壁絶縁膜１０４ａ、１０４ｂとエッチング選択比が取れる材料で形成する。次に、レジスト膜３０２を除去する。
【００５６】
次に、図７(ｄ)に示すように、エピタキシャルＣＶＤにより、溝Ｔ内に、第２の側壁絶縁膜１０４ｂに隣接して半導体層１０６を形成する。半導体層１０６は、例えばシリコン層である。次に、図８(ａ)に示すように、ウェットエッチングにより、ライナー層３０１を除去する。
【００５７】
次に、図８(ｂ)に示すように、リソグラフィにより、ソース領域１１１を形成予定の領域を覆うレジスト膜３０３を形成する。次に、レジスト膜３０３をマスクとして、半導体層１０６および基板１０１内に不純物イオンを注入する。その結果、その後のアニーリング等により、半導体層１０６および基板１０１内にドレインエクステンション領域１１４が形成される。なお、図８(ｂ)の工程は、ドレインエクステンション領域１１４がゲート電極１０３の直下に形成されないように実行する。
【００５８】
次に、図８(ｃ)〜図９(ｄ)の工程を、図４(ｃ)〜図５(ｄ)の工程と同様に実行する。なお、符号３０４、３０５はいずれも、レジスト膜を示す。
【００５９】
その後、本実施形態では、基板１０１上に、層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。こうして、図６の半導体装置が製造される。
【００６０】
以上のように、本実施形態では、第２の側壁絶縁膜１０４ｂを、ゲート電極１０３の第２側面Ｓ2と溝Ｔの側面Ｓ3に形成し、ゲート絶縁膜１０２よりも深い位置に形成する。よって、本実施形態によれば、第１実施形態と同様に、トンネルＦＥＴのオン電流の劣化を抑制しつつ、オフ電流を低減することが可能となる。
【００６１】
以上、第１及び第２実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００６２】
１０１：基板、１０２：ゲート絶縁膜、１０３：ゲート電極、
１０４ａ：第１の側壁絶縁膜、１０４ｂ：第２の側壁絶縁膜、
１０５ａ：第３の側壁絶縁膜、１０５ｂ：第４の側壁絶縁膜、１０６：半導体層、
１１１：ソース領域、１１２：ドレイン領域、
１１３：ソースエクステンション領域、１１４：ドレインエクステンション領域、
１１５：シリサイド層、１２１：層間絶縁膜、
２０１：キャップ層、２０２：ライナー層、２０３〜２０７：レジスト膜、
３０１：ライナー層、３０２〜３０５：レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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