(57)【特許請求の範囲】
【請求項１】
基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
位相補償回路と、
を備えたボルテージレギュレータであって、
前記位相補償回路は、
前記誤差増幅回路の出力端子にドレインが接続される第一のトランジスタと、
ドレインが前記第一のトランジスタのゲートに接続され、ゲートが抵抗を介して前記第一のトランジスタのゲートに接続される第二のトランジスタと、
前記出力トランジスタのゲートに入力される電圧を検出する電圧検出用トランジスタを備え、前記電圧検出用トランジスタに流れる電流をミラーして前記第一のトランジスタのドレインと前記第二のトランジスタのドレインに電流供給するカレントミラー回路と、
前記第二のトランジスタのゲートと前記出力トランジスタのドレインの間に接続される第一の容量と、
を備えることを特徴とするボルテージレギュレータ。
【請求項２】
前記カレントミラー回路は、前記電圧検出用トランジスタに流れる電流の上限が所定の値に制限されることを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
前記カレントミラー回路はカスコードカレントミラー回路であり、前記カスコードカレントミラー回路は、少なくとも一段の、外部回路にゲートが接続されたカレントミラー回路部を有することを特徴とする請求項２記載のボルテージレギュレータ。
【請求項４】
前記電圧検出用トランジスタは、ゲートがソースに接続されたデプレッション型トランジスタがドレインに接続されていることを特徴とする請求項２記載のボルテージレギュレータ。
【請求項５】
前記電圧検出用トランジスタのドレインにソースが接続され、ゲートが自身のソースに接続される第三のトランジスタと、
前記電圧検出用トランジスタのドレインにソースが接続され、前記第三のトランジスタのゲートにゲートが接続される第四のトランジスタと、
前記第四のトランジスタのドレインにドレインが接続され、自身のドレインにゲートが接続され、ソースが接地された第五のトランジスタと、
前記第三のトランジスタのドレインにドレインが接続され、前記第五のトランジスタのゲートにゲートが接続される第六のトランジスタと、
前記第六のトランジスタのソースに接続される他端が接地される第一の抵抗と、
を備えることを特徴とする請求項２記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータの位相補償回路と低消費電力化に関する。
【背景技術】
【０００２】
従来の出力容量、出力抵抗によらずに安定に動作するボルテージレギュレータとしては、図６に示すような回路が知られていた。
【０００３】
従来のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、ＰＭＯＳトランジスタ１０６と、位相補償回路４６０と、抵抗１０８、１０９と、グラウンド端子１００と、出力端子１２１と、電源端子１５０で構成されている。位相補償回路４６０は定電流回路４０５と、ＮＭＯＳトランジスタ４０１、４０６、４０３、４０８と、容量４０７と、抵抗４０４で構成されている。差動増幅回路１０２は図７に示すような１段アンプで構成されている。
【０００４】
接続としては、差動増幅回路１０２の反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０８と１０９の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０６のゲート及びＮＭＯＳトランジスタ４０１のドレインに接続される。基準電圧回路１０１のもう一方はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ４０１のソースはＮＭＯＳトランジスタ４０３のドレインに接続され、ゲートはＮＭＯＳトランジスタ４０６のゲート及びドレインに接続される。ＮＭＯＳトランジスタ４０３のソースはグラウンド端子１００に接続され、ゲートは抵抗４０４及びＮＭＯＳトランジスタ４０８のドレインに接続される。ＮＭＯＳトランジスタ４０８のソースはグラウンド端子１００に接続され、ゲートは抵抗４０４のもう一方及び容量４０７に接続され、ドレインはＮＭＯＳトランジスタ４０６のソースに接続される。ＮＭＯＳトランジスタ４０６のドレインは定電流回路４０５に接続され、定電流回路４０５のもう一方は電源端子１５０に接続される。ＰＭＯＳトランジスタ１０６のソースは電源端子１５０に接続され、ドレインは出力端子１２１及び容量４０７のもう一方及び抵抗１０８のもう一方に接続される。抵抗１０９のもう一方はグラウンド端子１００に接続される。
（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I : REGULAR PAPERS, VOL.54, NO.9, SEPTEMBER 2007(Fig.13.)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、位相補償回路４６０が差動増幅回路１０２の出力端子の電流の一部をグラウンドに流す構成になっている。このため、差動増幅回路１０２のトランジスタ５０３から出力へ電流が流れ、入力トランジスタ５０１、５０４に流れる電流のバランスが崩れてオフセットが発生し、正確な出力電圧を得る事が困難であると課題があった。
【０００７】
また、負荷電流の大きさに依らず位相補償回路４６０の動作のために常に一定の電流を流しているため、軽負荷時において不必要に大きい電力を消費していた。
【０００８】
そこで、本発明は上記課題を解決して、出力容量、出力抵抗によらずに安定に動作し、正確な出力電圧を得る事ができ、かつ軽負荷時の消費電力を低くすることが可能なボルテージレギュレータを提供することを目的としている。
【課題を解決するための手段】
【０００９】
基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と位相補償回路を備えたボルテージレギュレータであって、前記位相補償回路は、前記誤差増幅回路の出力端子にドレインが接続される第一のトランジスタと、前記第一のトランジスタのゲートにドレインが接続され、抵抗を介して前記第一のトランジスタのゲートにゲートが接続される第二のトランジスタと、前記誤差増幅回路の出力端子と前記第一のトランジスタのドレインと前記第二のトランジスタのドレインに接続されるカレンントミラー回路と、前記第二のトランジスタのゲートと前記出力トランジスタのドレインの間に接続される容量と、
を備えることを特徴とする。
【発明の効果】
【００１０】
本発明の位相補償回路を備えたボルテージレギュレータは、差動増幅回路の入力トランジスタに流れる電流のバランスが崩れてオフセットが発生することなく、正確な出力電圧を得る事ができ、出力容量や出力抵抗によらず、安定かつ高速に動作させることができる。さらに、軽負荷時の消費電力を低く抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】ボルテージレギュレータの第一実施形態を示す回路図である。
【図２】カレントミラー回路の第一実施形態を示す回路図である。
【図３】カレントミラー回路の第二実施形態を示す回路図である。
【図４】カレントミラー回路の第三実施形態を示す回路図である。
【図５】カレントミラー回路の第四実施形態を示す回路図である。
【図６】従来のボルテージレギュレータを示す回路図である。
【図７】１段アンプで構成される差動増幅回路を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を、図面を参照して説明する。
【実施例１】
【００１３】
まず、ボルテージレギュレータの構成について説明する。図１は、本発明のボルテージレギュレータを示す回路図である。
【００１４】
ボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、位相補償回路１６０と、ＰＭＯＳトランジスタ１０６と、抵抗１０８、１０９と、グランド端子１００と、出力端子１２１と、電源端子１５０で構成されている。位相補償回路１６０はＮＭＯＳトランジスタ１１２、１１４と、容量１１５と、抵抗１１３と、カレントミラー回路１１０で構成されている。カレントミラー回路は端子１、端子２、端子３及び端子４の４つの端子を有し、端子１に入力された電圧に応じて、端子２，端子３から所定電流を出力する。
【００１５】
次に、ボルテージレギュレータの要素回路の接続について説明する。
差動増幅回路１０２の反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０８と１０９の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０６のゲート及びＮＭＯＳトランジスタ１１２のドレイン及びカレントミラー回路１１０の端子１及び端子２に接続されている。基準電圧回路１０１のもう一方はグランド端子１００に接続される。ＮＭＯＳトランジスタ１１２のソースはグランド端子１００に接続され、ゲートは抵抗１１３及びＮＭＯＳトランジスタ１１４のドレインに接続される。ＮＭＯＳトランジスタ１１４のゲートは抵抗１１３のもう一方及び容量１１５に接続され、ドレインはカレントミラー回路の端子３に接続され、ソースはグランド端子１００に接続される。カレントミラー回路の端子４は電源端子１５０に接続される。ＰＭＯＳトランジスタ１０６のソースは電源端子１５０に接続され、ドレインは出力端子１２１及び容量１１５のもう一方及び抵抗１０８のもう一方に接続される。抵抗１０９のもう一方はグランド端子１００に接続される。
【００１６】
次に、ボルテージレギュレータの動作について説明する。
出力端子１２１の電圧が高くなると、ノード１２０の電圧も高くなる。ノード１２０の電圧が基準電圧１０１よりも高くなると、差動増幅回路１０２の出力電圧が高くなる。従って、ＰＭＯＳトランジスタ１０６のゲート電圧が高くなるので、ＰＭＯＳトランジスタ１０６のドレイン電流が減少し、出力端子１２１の電圧は低くなる。よって、出力端子は一定の所望電圧に制御される。
【００１７】
ここで図１に示すボルテージレギュレータは、以下の式で表される周波数にてポールが生じる。
【００１８】
【数１】
0005715525.tif 000002
【００１９】
【数２】
0005715525.tif 000003
【００２０】
Ｒ１は差動増幅回路１０２の出力インピーダンスの寄生抵抗成分。Ｒｏｕｔは出力端子１２１に接続される負荷抵抗。ＧｍP106はＰＭＯＳトランジスタ１０６のトランスコンダクタンス。ＧｍN114はＮＭＯＳトランジスタ１１４のトランスコンダクタンス。Ｒ１１３は抵抗１１３の抵抗値。Ｃ１１５は容量１１５の容量値。Ｃｏｕｔは接続される出力容量。ＣGはＰＭＯＳトランジスタ１０６のゲート容量値。
【００２１】
式１、式２からわかるように第一のポールおよび第二のポールの位置は抵抗１１３と容量１１５とＮＭＯＳトランジスタ１１４のトランスコンダクタンスで調節することができ、出力抵抗Ｒｏｕｔ、出力容量Ｃｏｕｔの値に依らず安定して動作するように調整できる。
【００２２】
差動増幅回路１０２の出力端子はＮＭＯＳトランジスタ１１２のドレインとカレントミラー回路１１０に接続されているため、ＮＭＯＳトランジスタ１１２へ流れる電流はカレントミラー回路１１０から流すことができる。そして、差動増幅回路１０２の出力端子からＮＭＯＳトランジスタ１１２へは電流が流れなくなるため、差動増幅回路１０２の入力段のトランジスタにオフセットが発生することがなくなる。こうすることで、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。
【００２３】
また、上式から、負荷抵抗Ｒｏｕｔが十分に大きい場合には、ＧｍN114を小さくしても第一のポールと第二のポールの位置を分離することが可能である。ここで、ＭＯＳトランジスタのＧｍは、以下の式で表される。
【００２４】
【数３】
0005715525.tif 000004
【００２５】
上式から、負荷抵抗Ｒｏｕｔが十分に大きい場合には、位相補償回路１６０のＮＭＯＳトランジスタ１１４のドレイン電流を小さくしても安定した動作が可能である。
従って、ＰＭＯＳトランジスタ１０６が負荷抵抗Ｒｏｕｔへ流す電流の大きさに応じて、カレントミラー回路２０１が位相補償回路１６０に流す電流値を制限することで、駆動電流を低く抑えることが可能となる。
【００２６】
以上より、本発明のボルテージレギュレータは、差動増幅回路１０２の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、ＰＭＯＳトランジスタ１０６が負荷抵抗Ｒｏｕｔへ流す電流の大きさに応じて、位相補償回路１６０の消費電流を低く抑えることができる。
【実施例２】
【００２７】
図２は、本発明のボルテージレギュレータに係るカレントミラー回路１１０の第一の実施形態を示す回路図である。カレントミラー回路１１０は、ＰＭＯＳトランジスタ２０１、２０２、２０３、２０４、ＮＭＯＳトランジスタ２０５、２０６で構成されている。ＰＭＯＳトランジスタ２０１のソースは電源端子１５０に接続され、ゲートは差動増幅回路１０２の出力であるノード１３０に接続され、ドレインはＮＭＯＳトランジスタ２０５のドレインに接続される。ＮＭＯＳトランジスタ２０５のソースはグランド端子１００に接続され、ゲートはＮＭＯＳトランジスタ２０５のドレイン及びＮＭＯＳトランジスタ２０６のゲートに接続される。ＮＭＯＳトランジスタ２０６のソースはグランド端子１００に接続され、ドレインはＰＭＯＳトランジスタ２０２のドレインに接続される。ＰＭＯＳトランジスタ２０２のソースは電源端子１５０に接続され、ゲートはＰＭＯＳトランジスタ２０２のドレイン及びＰＭＯＳトランジスタ２０３とＰＭＯＳトランジスタ２０４のゲートに接続される。ＰＭＯＳトランジスタ２０３のソースは電源端子１５０に接続され、ドレインは位相補償回路１６０のＮＭＯＳトランジスタ１１２のドレインに接続される。ＰＭＯＳトランジスタ２０４のソースは電源端子１５０に接続され、ドレインは位相補償回路１６０のＮＭＯＳトランジスタ１１４のドレインに接続される。
【００２８】
第一の実施形態のカレントミラー回路は、差動増幅回路１０２の出力であるＰＭＯＳトランジスタ１０６のゲート電圧がＰＭＯＳトランジスタ２０１のゲートに入力され、ＰＭＯＳトランジスタ１０６が負荷抵抗に流す電流値に応じてＰＭＯＳトランジスタ２０１のドレイン電流が変化する。ＰＭＯＳトランジスタ２０１のドレイン電流は、ＮＭＯＳトランジスタ２０５、２０６のカレントミラーによってＰＭＯＳトランジスタ２０２にミラーされ、ＰＭＯＳトランジスタ２０２、２０３、２０４のカレントミラーによって位相補償回路１６０にＰＭＯＳトランジスタ１０６が負荷抵抗に流す電流値に応じたミラー電流が流れる。
【００２９】
以上より、第一の実施形態のカレントミラー回路付き位相補償回路を備える本発明のボルテージレギュレータは、差動増幅回路１０２の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、ＰＭＯＳトランジスタ１０６が負荷抵抗Ｒｏｕｔへ流す電流の大きさに応じて、位相補償回路１６０の消費電流を低く抑えることができる。
【実施例３】
【００３０】
図３は、本発明のボルテージレギュレータに係るカレントミラー回路１１０の第二の実施形態を示す回路図である。第二の実施形態のカレントミラー回路は、ＮＭＯＳトランジスタ３０１、３０２を追加し、カレントミラー回路を低電圧で駆動可能とし、且つ正確なカレントミラーとする。ＮＭＯＳトランジスタ３０１を、ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０５の間に追加し、ＮＭＯＳトランジスタ２０５のゲートをＮＭＯＳトランジスタ３０１のドレインに接続する。ＮＭＯＳトランジスタ３０２をＰＭＯＳトランジスタ２０２とＮＭＯＳトランジスタ２０６の間に追加し、ＮＭＯＳトランジスタ２０６のゲートをＮＭＯＳトランジスタ３０１のドレインに接続する。ＮＭＯＳトランジスタ３０１、３０２のゲート電圧は別の回路から与える。
【００３１】
第二の実施形態のカレントミラー回路は、ＮＭＯＳトランジスタ３０１、３０２がカスコード回路として動作し、ＮＭＯＳトランジスタ２０５、２０６のカレントミラー回路の精度を向上させる。また、ＮＭＯＳトランジスタ３０１、３０２のゲート電圧を別の回路から与えることで、ＮＭＯＳトランジスタ２０５、２０６、３０１、３０２で構成されるカスコード型カレントミラー回路の消費電流の上限を低く抑えることができる。
【００３２】
以上より、第二の実施形態のカレントミラー回路付き位相補償回路を備える本発明のボルテージレギュレータは、差動増幅回路１０２の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、ＰＭＯＳトランジスタ１０６が負荷抵抗Ｒｏｕｔへ流す電流の大きさに応じて、位相補償回路１６０の消費電流を低く抑え、ＰＭＯＳトランジスタ１０６が負荷抵抗へ流す電流値が大きい場合に、位相補償回路１６０の駆動電流が過大とならないように制限を行うことができる。
【実施例４】
【００３３】
図４は、本発明のボルテージレギュレータに係るカレントミラー回路１１０の第三の実施形態を示す回路図である。第三の実施形態のカレントミラー回路は、電流源としてＮＭＯＳトランジスタ４０１を、ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０５の間に追加した。ＮＭＯＳトランジスタ４０１はデプレッション型トランジスタであり、ゲートはＮＭＯＳトランジスタ２０５のドレインに接続される。
【００３４】
ゲート・ソース間の電圧が固定されたデプレッション型トランジスタは、動作状態が飽和領域となると定電流源として動作する。ＰＭＯＳトランジスタ２０１で参照したＰＭＯＳトランジスタ１０６が流す負荷電流値がある一定の値を超えたところでＮＭＯＳトランジスタ４０１が定電流源として動作することで、位相補償回路１６０の駆動電流を制限する。
【００３５】
以上より、第三の実施形態のカレントミラー回路付き位相補償回路を備える本発明のボルテージレギュレータは、差動増幅回路１０２の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、ＰＭＯＳトランジスタ１０６が負荷抵抗Ｒｏｕｔへ流す電流の大きさに応じて、位相補償回路１６０の消費電流を低く抑え、ＰＭＯＳトランジスタ１０６が負荷抵抗へ流す電流値が大きい場合に、位相補償回路１６０の駆動電流が過大とならないように制限を行うことができる。
【実施例５】
【００３６】
図５は、本発明のボルテージレギュレータに係るカレントミラー回路１１０の第四の実施形態を示す回路図である。第四の実施形態のカレントミラー回路は、ＮＭＯＳトランジスタ２０５に代えて、定電流源回路５０６を追加した。定電流源回路５０６は、ＰＭＯＳトランジスタ５０１と５０２、ＮＭＯＳトランジスタ５０３と５０４、抵抗５０５で構成する。
【００３７】
ＰＭＯＳトランジスタ５０１のソースはＰＭＯＳトランジスタ２０１のドレインに接続し、ゲートはＰＭＯＳトランジスタ５０１のドレインに接続し、ドレインはＮＭＯＳトランジスタ５０３のドレインに接続する。ＰＭＯＳトランジスタ５０２のソースはＰＭＯＳトランジスタ２０１のドレインに接続し、ゲートはＰＭＯＳトランジスタ５０１のドレインに接続し、ドレインはＮＭＯＳトランジスタ５０４のドレインに接続する。ＮＭＯＳトランジスタ５０３のゲートはＮＭＯＳトランジスタ５０４のドレインに接続し、ソースは抵抗５０５に接続する。ＮＭＯＳトランジスタ５０４のゲートはＮＭＯＳトランジスタ５０４のドレインに接続し、ソースはグランド端子１００に接続する。抵抗５０５のもう一方はグランド端子１００に接続する。
【００３８】
ＰＭＯＳトランジスタ５０１、５０２は、カレントミラー回路を構成している。ＮＭＯＳトランジスタ５０３、５０４はゲート同士が接続されたカレントミラー回路を構成しているが、ＮＭＯＳトランジスタ５０３のソースは抵抗を介してグランド端子１００に接続される。そのため、抵抗５０５にはＮＭＯＳトランジスタ５０３のドレイン電流によって電圧降下が発生し、ＮＭＯＳトランジスタ５０３のゲート・ソース電圧はその分だけ小さくなる。抵抗５０５における電圧降下は、ＮＭＯＳトランジスタ５０３と５０４のＫ値の差異、もしくはＰＭＯＳトランジスタ５０１、５０２のＫ値の差異と抵抗５０５の値によって決定されるため、電源電圧に依存しない定電流源回路として動作する。
【００３９】
ＰＭＯＳトランジスタ２０１で参照したＰＭＯＳトランジスタ１０６が流す負荷電流値がある一定の値を超えたところで定電流源回路５０６が定電流回路として動作し、位相補償回路１６０の駆動電流値を制限する。
【００４０】
以上より、第四の実施形態のカレントミラー回路付き位相補償回路を備える本発明のボルテージレギュレータは、差動増幅回路１０２の入力段のトランジスタにオフセットを発生させず、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。かつ、ＰＭＯＳトランジスタ１０６が負荷抵抗Ｒｏｕｔへ流す電流の大きさに応じて、位相補償回路１６０の消費電流を低く抑え、ＰＭＯＳトランジスタ１０６が負荷抵抗へ流す電流値が大きい場合に、位相補償回路１６０の駆動電流が過大とならないように制限を行うことができる。
【符号の説明】
【００４１】
１００  グランド端子
１０１  基準電圧回路
１０２  差動増幅回路
１２１  出力端子
１５０  電源端子
１６０  位相補償回路
４０１  デプレーションＮＭＯＳ
４０５  定電流源
【図１】
0005715525.tif 000005
【図２】
0005715525.tif 000006
【図３】
0005715525.tif 000007
【図４】
0005715525.tif 000008
【図５】
0005715525.tif 000009
【図６】
0005715525.tif 000010
【図７】
0005715525.tif 000011