(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の上面部に選択的に形成された第２導電型のウェル領域と、
前記ドリフト層における前記ウェル領域に隣接した部分であるＪＦＥＴ領域と、
前記ウェル領域の上面部に選択的に形成された第１導電型のソース領域と、
前記ウェル領域の上面部において前記ソース領域に一部を重ねて形成された第１導電型のソースエクステンション領域と、
前記ウェル領域の上面部において前記ＪＦＥＴ領域に一部を重ねて形成された第１導電型のＪＦＥＴエクステンション領域と、
前記ドリフト層上にゲート絶縁膜を介して配設され、前記ＪＦＥＴエクステンション領域およびソースエクステンション領域上に跨って延在するゲート電極と
を備える半導体装置であって、
前記ソース領域、前記ソースエクステンション領域および前記ＪＦＥＴエクステンション領域を含む前記ウェル領域を複数個備え、
前記ゲート電極は、隣り合う前記ウェル領域およびその間の前記ＪＦＥＴ領域の上に跨って延在し、
隣り合う前記ウェル領域の前記ＪＦＥＴエクステンション領域は互いに分離しており、
前記ウェル領域における第２導電型の不純物の高濃度領域は、当該ウェル領域の端部以外では深部に位置し、当該ウェル領域の端部近傍で深部から上面部へと延伸しており、
前記ＪＦＥＴエクステンション領域における前記ソースエクステンション領域側の端部の位置は、前記ウェル領域の上面部へ延伸した前記高濃度領域に含まれる
ことを特徴とする半導体装置。
【請求項２】
前記ソースエクステンション領域および前記ＪＦＥＴエクステンション領域は、同一工程のイオン注入により同時に形成されたものである
請求項１記載の半導体装置。
【請求項３】
平面視で、前記ウェル領域における前記ＪＦＥＴ領域側の端部と、前記ＪＦＥＴエクステンション領域における前記ＪＦＥＴ領域側の端部との距離は、均一である
請求項１または請求項２記載の半導体装置。
【請求項４】
前記ソースエクステンション領域および前記ＪＦＥＴエクステンション領域の上面部の第１導電型の不純物濃度は、前記ソース領域の上面部の第１導電型の不純物濃度よりも低く、
前記ゲート電極は、前記ソース領域上には形成されていない
請求項１から請求項３のいずれか一項記載の半導体装置。
【請求項５】
前記ソースエクステンション領域および前記ＪＦＥＴエクステンション領域は、上部よりも底部の方が第１導電型の不純物濃度が高い
請求項１から請求項４のいずれか一項記載の半導体装置。
【請求項６】
前記ウェル領域は、上部より底部が広い逆テーパー形状であり、
前記ウェル領域における前記ＪＦＥＴ領域側の端部は、ＪＦＥＴエクステンション領域におけるＪＦＥＴ領域側の端部よりも張り出している
請求項１から請求項５のいずれか一項記載の半導体装置。
【請求項７】
前記ソースエクステンション領域を囲むように前記ウェル領域に重ねて形成された第２導電型のソースポケット領域と、
前記ＪＦＥＴエクステンション領域を囲むように前記ウェル領域に一部を重ねて形成された第２導電型のＪＦＥＴポケット領域とをさらに備える
請求項１から請求項６のいずれか一項記載の半導体装置。
【請求項８】
前記ＪＦＥＴ領域において前記ＪＦＥＴエクステンション領域に一部を重ねて形成され、前記ＪＦＥＴエクステンション領域をその下の前記ＪＦＥＴ領域に接続させる第１導電型の電流制御領域をさらに備える
請求項７記載の半導体装置。
【請求項９】
前記ソースエクステンション領域の底の一部を覆うように前記ウェル領域に重ねて形成された第２導電型のソースポケット領域と、
前記ＪＦＥＴエクステンション領域の底の一部を覆うように前記ウェル領域に一部を重ねて形成された第２導電型のＪＦＥＴポケット領域とをさらに備える
請求項１から請求項６のいずれか一項記載の半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の上面部に選択的に形成された第２導電型のウェル領域と、
前記ドリフト層における前記ウェル領域に隣接した部分であるＪＦＥＴ領域と、
前記ウェル領域の上面部に選択的に形成された第１導電型のソース領域と、
前記ウェル領域の上面部において前記ソース領域に一部を重ねて形成された第１導電型のソースエクステンション領域と、
前記ウェル領域の上面部において前記ＪＦＥＴ領域に一部を重ねて形成された第１導電型のＪＦＥＴエクステンション領域と、
前記ドリフト層上にゲート絶縁膜を介して配設され、前記ＪＦＥＴエクステンション領域およびソースエクステンション領域上に跨って延在するゲート電極と、
前記ソースエクステンション領域の上部に形成された第２導電型のソースポケット領域と、
前記ＪＦＥＴエクステンション領域の上部に形成された第２導電型のＪＦＥＴポケット領域と
を備える半導体装置であって、
前記ソース領域、前記ソースエクステンション領域および前記ＪＦＥＴエクステンション領域を含む前記ウェル領域を複数個備え、
前記ゲート電極は、隣り合う前記ウェル領域およびその間の前記ＪＦＥＴ領域の上に跨って延在し、
隣り合う前記ウェル領域の前記ＪＦＥＴエクステンション領域は互いに分離している
ことを特徴とする半導体装置。
【請求項１１】
前記半導体基板および前記ドリフト層は、ワイドバンドギャップ半導体である
請求項１から請求項１０のいずれか一項記載の半導体装置。
【請求項１２】
（ａ）半導体基板上に形成された第１導電型のドリフト層上に第１マスクを形成する工程と、
（ｂ）前記第１マスクを用いたイオン注入により、前記ドリフト層に第２導電型のウェル領域を形成すると共に、前記第１マスクの下に前記ウェル領域に隣接するＪＦＥＴ領域を規定する工程と、
（ｃ）前記工程（ｂ）よりも後に、前記第１マスクを細線化する工程と、
（ｄ）前記第１マスクを残したまま、前記ウェル領域上に第２マスクを形成する工程と、
（ｅ）前記工程（ｃ）および（ｄ）よりも後に、前記第１マスクおよび前記第２マスクを用いたイオン注入により、前記ウェル領域において、前記ＪＦＥＴ領域に接続する第１導電型のＪＦＥＴエクステンション領域を形成すると共に、当該ＪＦＥＴエクステンション領域から前記第２マスクを挟む領域に第１導電型のソースエクステンション領域を形成する工程と、
（ｆ）前記第１および第２マスクを除去する工程と、
（ｇ）前記ウェル領域内に、前記ソースエクステンション領域に接続する第１導電型のソース領域を形成する工程と、
（ｈ）前記ドリフト層上に、前記ＪＦＥＴ領域、前記ＪＦＥＴエクステンション領域およびソースエクステンション領域に跨るゲート絶縁膜およびゲート電極を形成する工程とを備える
ことを特徴とする半導体装置の製造方法。
【請求項１３】
前記工程（ｅ）よりも後に、
（ｉ）前記第１および第２マスクを細線化し、その後、当該第１および第２マスクを用いたイオン注入により、前記ソースエクステンション領域をよりも深い第２導電型のソースポケット領域、およびＪＦＥＴエクステンション領域よりも深い第２導電型のＪＦＥＴポケット領域を形成する工程
をさらに備える
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）および（ｄ）よりも後、且つ、前記工程（ｅ）よりも前に、
（ｉ）前記第１および第２マスクを用いたイオン注入により、前記ソースエクステンション領域よりも深い第２導電型のソースポケット領域、およびＪＦＥＴエクステンション領域よりも深い第２導電型のＪＦＥＴポケット領域を形成し、その後、前記第１および第２マスクを細線化する工程
をさらに備える
請求項１２記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｃ）および（ｄ）よりも後に、
（ｉ）前記第１マスクおよび前記第２マスクを用いたイオン注入により、前記ソースエクステンション領域よりも浅い第２導電型のソースポケット領域、およびＪＦＥＴエクステンション領域よりも浅い第２導電型のＪＦＥＴポケット領域を形成する工程
をさらに備える
請求項１２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に、金属／絶縁体／半導体接合構造（ＭＯＳ構造）のゲート電極を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体装置、とりわけ金属／絶縁体／半導体接合構造（ＭＯＳ構造）のゲート電極を有する電界効果型トランジスタ（Metal-Oxide Semiconductor Field-Effect Transistor；ＭＯＳＦＥＴ）においては、パワーエレクトロニクスへの応用および搭載機器の省エネルギー化の観点から低損失化が求められている。特に、通電時における損失（オン損失）の低減、すなわちオン抵抗の低減は重要な課題である。オン抵抗を低減させる方法としては、チャネル抵抗やＪＦＥＴ（Junction Field Effect Transistor）領域の抵抗（ＪＦＥＴ抵抗）を小さくすることが挙げられる。
【０００３】
例えば特許文献１には、ＭＯＳＦＥＴを備える炭化珪素半導体装置において、隣り合うウェルおよびその間のＪＦＥＴ領域に跨るように、ウェルとは異なる導電型の不純物を導入した不純物拡散層を設けた構成が開示されている。この構成によれば、ＭＯＳＦＥＴのチャネル長が短くなると共に、ＪＦＥＴ領域の抵抗が抑えられる。よって素子構造を微細化する目的でＪＦＥＴ領域を縮小させても、ＪＦＥＴ領域の抵抗の上昇を抑制でき、むしろ半導体装置のオン抵抗を低減させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３０３３２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の炭化珪素半導体装置では、上記の不純物拡散層は、隣り合うウェルおよびその間のＪＦＥＴ領域に跨って形成されており、当該不純物領域はＪＦＥＴ領域全体の上部に配設されている。それによりＪＦＥＴ抵抗の低減効果を得ることができるが、半導体装置に逆バイアスが印加されたときに、当該不純物拡散層の上面に接するゲート絶縁膜に加わる電界が高くなる。そのためゲート絶縁膜の信頼性が低下するという問題を招く恐れがある。
【０００６】
本発明は以上のような課題を解決するためになされたものであり、ＭＯＳ構造を有する半導体装置において、逆バイアス印加時にゲート絶縁膜に加わる電界を抑えると共に、チャネル抵抗の低減およびオン電流分布の均一化を図ることを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の上面部に選択的に形成された第２導電型のウェル領域と、前記ドリフト層の前記ウェル領域に隣接した領域であるＪＦＥＴ領域と、前記ウェル領域の上面部に選択的に形成された第１導電型のソース領域と、前記ウェル領域の上面部において前記ソース領域に一部を重ねて形成された第１導電型のソースエクステンション領域と、前記ウェル領域の上面部において前記ＪＦＥＴ領域に一部を重ねて形成された第１導電型のＪＦＥＴエクステンション領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記ＪＦＥＴエクステンション領域およびソースエクステンション領域上に跨って延在するゲート電極とを備える半導体装置であって、前記ソース領域、前記ソースエクステンション領域および前記ＪＦＥＴエクステンション領域を含む前記ウェル領域を複数個備え、前記ゲート電極は、隣り合う前記ウェル領域およびその間の前記ＪＦＥＴ領域の上に跨って形成され、隣り合う前記ウェル領域それぞれの前記ＪＦＥＴエクステンション領域は、互いに分離しており、前記ウェル領域における第２導電型の不純物の高濃度領域は、当該ウェル領域の端部以外では深部に位置し、当該ウェル領域の端部近傍で深部から上面部へと延伸しており、前記ＪＦＥＴエクステンション領域における前記ソースエクステンション領域側の端部の位置は、前記ウェル領域の上面部へ延伸した前記高濃度領域に含まれるものである。
【発明の効果】
【０００８】
本発明に係る半導体装置によれば、ゲート絶縁膜に接するＪＦＥＴ領域の上部全体にＪＦＥＴエクステンション領域が形成されないため、逆バイアス印加時にゲート絶縁膜に生じる電界が抑制され、装置の信頼性が向上する。また同じ工程のイオン注入で形成可能なＪＦＥＴエクステンション領域とソースエクステンション領域との間の領域がチャネル領域になるため、チャネル長をそのイオン注入のマスク幅で規定できる。そのためチャネル長を短く且つ均一化でき、チャネル抵抗の低減およびオン電流分布の均一化が可能になる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１に係る炭化珪素半導体装置の上面図である。
【図２】実施の形態１に係る炭化珪素半導体装置における表面近傍断面の平面図である。
【図３】実施の形態１に係る炭化珪素半導体装置の端部における縦断面図である。
【図４】実施の形態１に係る炭化珪素半導体装置のユニットセルにおける縦断面図である。
【図５】実施の形態１に係る炭化珪素半導体装置のユニットセルにおける表面近傍断面の平面図である。
【図６】実施の形態１に係る炭化珪素半導体装置のユニットセルにおける表面近傍断面の平面図である。
【図７】実施の形態１に係る炭化珪素半導体装置のユニットセルにおける表面近傍断面の平面図である。
【図８】実施の形態１に係る炭化珪素半導体装置のユニットセルにおける表面近傍断面の平面図である。
【図９】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図１０】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図１１】実施の形態１に係る炭化珪素半導体装置のウェル領域端部近傍の不純物濃度分布の数値計算結果の一例を示す図である。
【図１２】実施の形態１に係る炭化珪素半導体装置のウェル領域端部近傍の不純物濃度分布の数値計算結果の一例を示す図である。
【図１３】実施の形態１に係る炭化珪素半導体装置のウェル領域端部近傍の不純物濃度分布の数値計算結果の一例を示す図である。
【図１４】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図１５】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図１６】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図１７】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図１８】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図１９】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図２０】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図２１】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図２２】実施の形態１に係る炭化珪素半導体装置の製造における注入マスクの細線化処理前の電子顕微鏡写真を示す図である。
【図２３】実施の形態１に係る炭化珪素半導体装置の製造における細線化処理後の注入マスクの電子顕微鏡写真を示す図である。
【図２４】実施の形態１に係る炭化珪素半導体装置の製造における細線化処理前後での注入マスクの寸法変化を示す図である。
【図２５】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図２６】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図２７】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図２８】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図２９】実施の形態１に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図３０】実施の形態１に係る炭化珪素半導体装置の縦断面図である。
【図３１】実施の形態１に係る炭化珪素半導体装置の縦断面図である。
【図３２】実施の形態１に係る炭化珪素半導体装置の縦断面図である。
【図３３】実施の形態１に係る炭化珪素半導体装置の縦断面図である。
【図３４】実施の形態１に係る炭化珪素半導体装置の縦断面図である。
【図３５】実施の形態１に係る炭化珪素半導体装置の縦断面図である。
【図３６】実施の形態２に係る炭化珪素半導体装置の縦断面図である。
【図３７】実施の形態２に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図３８】実施の形態２に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図３９】実施の形態２に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図４０】実施の形態３に係る炭化珪素半導体装置の縦断面図である。
【図４１】実施の形態３に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図４２】実施の形態３に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図４３】実施の形態４に係る炭化珪素半導体装置の縦断面図である。
【図４４】実施の形態４に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【図４５】実施の形態４に係る炭化珪素半導体装置の製造工程を示す縦断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について説明する。本明細書では、ＭＯＳ構造を有する半導体素子を狭義の意味で「半導体装置」と定義する他、当該半導体素子が組み込まれたパワーモジュールをも広義の意味で「半導体装置」と定義する。パワーモジュールとしては、例えば、半導体素子と共に、それに逆並列に接続されるフリーホイールダイオードや、当該半導体素子のゲート電圧を生成・印加する制御回路等をリードフレームに搭載して封止して成るインバータモジュール等がある。
【００１１】
各実施の形態では、炭化珪素半導体を用いて形成した半導体装置について説明するが、本発明は、珪素に比べてバンドギャップの大きい他の半導体（ワイドバンドギャップ半導体）を用いて形成した半導体装置に対しても適用可能である。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウムや窒化アルミニュームやダイヤモンド等がある。
【００１２】
以下では不純物の導電型として、ｎ型を「第１導電型」、ｐ型を「第２導電型」と定義して説明するが、第１導電型がｐ型、第２導電型がｎ型であってもよい。
【００１３】
＜実施の形態１＞
図１は、実施の形態１に係る炭化珪素半導体装置の上面図であり、具体的には、ＭＯＳ構造を有するスイッチング素子のユニットセルを複数個備える、ＭＯＳＦＥＴのチップ上面の構成を模式的に示している。
【００１４】
図１の如く、ＭＯＳＦＥＴのチップ５上面における一辺の中央部近傍には、外部の制御回路（図示せず）からのゲート電圧を印加するゲートパッド４５が配設されている。またチップ５の上面中央部には、ソースパッド４１が配設される。ソースパッド４１は、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個配設された活性領域上に、複数のユニットセルのソース領域に接続するように形成されており、それにより複数のユニットセルが並列に接続されることになる。ソースパッド４１の周囲には、ゲートパッド４５に接続したゲート配線４４が形成されている。外部の制御回路からゲートパッド４５に印加されたゲート電圧は、当該ゲートパッド４５およびゲート配線４４を通して各ユニットセルのゲート電極に供給される。
【００１５】
なお、通常の製品としてのＭＯＳＦＥＴでは、温度センサーや電流センサー用の電極もチップ５上に形成される場合が多いが、それらの電極の有無は本発明との関係が薄いため、ここでは省略している。また本発明において、ゲートパッド４５の位置や個数、ゲート配線４４の形状、並びにソースパッド４１の形状や個数等は任意でよく、製品ごとに多種多様のケースが有り得る。
【００１６】
図２は、実施の形態１に係る炭化珪素ＭＯＳＦＥＴの、炭化珪素内部の表面（上面）近傍の断面を模式的に示す平面図である。ＭＯＳＦＥＴのユニットセルが複数個並列配置された活性領域を、第２導電型の終端ウェル領域２７、第２導電型の終端低抵抗領域２８、第２導電型のＪＴＥ（Junction Termination Extension）領域５０が取り囲み、ＪＴＥ領域５０から離間して第１導電型のフィールドストップ領域１３がさらにそれらを取り囲んでいる。
【００１７】
本実施の形態では、炭化珪素半導体の活性領域に互いに孤立したユニットセルが配置された構成を示すが、ユニットセルが互いに孤立せずに櫛形に接続された構成でもよい。また図２においては、各ユニットセルが正方形であり、隣り合うユニットセルの列ごとにユニットセルのピッチを半周期ずらすことでユニットセルを千鳥状に配列させた形態を示しているが、ユニットセルの形状および配置は任意でよい。例えば、ユニットセルは長方形や六角形でもよいし、縦横に等ピッチで配列されていてもよい。
【００１８】
図３は本実施の形態に係るＭＯＳＦＥＴの端部の縦断面図、例えば図１に示すＡ−Ａ線に沿った断面図である。また図４は、ＭＯＳＦＥＴのユニットセルが配置される活性領域の縦断面図、例えば図１のＢ−Ｂ線に沿った断面図である。
【００１９】
図３および図４に示すように、本実施の形態に係る炭化珪素ＭＯＳＦＥＴは、第１導電型の半導体基板１およびその上に形成されたエピタキシャル層である第１導電型のドリフト層２から成るエピタキシャル基板を用いて形成されたものである。半導体基板１の裏面（下面）には、オーミック電極４２を介してドレイン電極４３が配設される。またドリフト層２の表面（上面）部には、第２導電型のウェル領域２０が選択的に複数形成されている。ウェル領域２０表面部分には、第１導電型のソース領域１２、および、ソース領域１２を貫通してその下のウェル領域２０に達する第２導電型のウェルコンタクト領域２１が形成されている。なお、ドリフト層２において、ウェル領域２０に隣接する部分（互いに隣り合うウェル領域２０に挟まれた領域）がＪＦＥＴ領域となる。
【００２０】
またウェル領域２０内の表面部にはソース領域１２に接続する（一部がソース領域１２と重なる）第１導電型のソースエクステンション領域１０が選択的に形成される。またウェル領域２０の端部にはＪＦＥＴ領域に接続する（一部がＪＦＥＴ領域に重なる）第１導電型のＪＦＥＴエクステンション領域１１が選択的に形成されている。本実施の形態のＭＯＳＦＥＴでは、ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１とで挟まれた領域がチャネル領域となる。
【００２１】
本発明において、ＪＦＥＴエクステンション領域１１が、隣り合うウェル領域２０に跨らずに、ウェル領域２０ごとに孤立して配設されている点が特徴的である。すなわち各ウェル領域２０の端部に形成されたＪＦＥＴエクステンション領域１１同士の間は接続しておらず、間隔が設けられる。
【００２２】
従って、ＪＦＥＴ領域は、図３に点線で示すように、ＪＦＥＴエクステンション領域１１に囲まれた部分６と、その下のウェル領域２０に囲まれた部分７とを含むことになる。以下、ＪＦＥＴエクステンション領域１１に囲まれたＪＦＥＴ領域の部分６を「第１ＪＦＥＴ領域」、ウェル領域２０に囲まれたＪＦＥＴ領域の部分７を「第２ＪＦＥＴ領域」と称す。
【００２３】
図２にも示したように、チップ５の外周部（終端部）のドリフト層２表面には、複数のユニットセルが配置された活性領域を取り囲むように第２導電型の終端ウェル領域２７が形成され、終端ウェル領域２７の表面部には、第２導電型の終端低抵抗領域２８が形成されている。また終端ウェル領域２７を囲むように、第２導電型のＪＴＥ領域５０が形成されており、さらにＪＴＥ領域５０の外側に、第１導電型のフィールドストップ領域１３が形成されている。
【００２４】
ドリフト層２上には、ウェル領域２０および終端ウェル領域２７の一部を覆うゲート絶縁膜３０と、チップ５の外周部などゲート絶縁膜３０が形成された以外の領域を覆うフィールド酸化膜３１とが形成されている。ゲート絶縁膜３０の上には、チャネル領域（ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１との間の領域）の上方に延在するゲート電極３５が形成されている。ゲート絶縁膜３０およびゲート電極３５は、ＪＦＥＴ領域を覆い、且つ隣接するウェル領域２０に跨って配設されている。
【００２５】
ゲート電極３５は層間絶縁膜３２により覆われており、層間酸化膜３２上にソース電極として機能するソースパッド４１、ゲート配線４４が配設される。ソースパッド４１は、層間絶縁膜３２に形成されたコンタクトホールを通して、各ユニットセルのソース領域１２およびウェルコンタクト領域２１に、オーミック電極４０を介して接続する。またソースパッド４１は、層間絶縁膜３２に形成されたコンタクトホールを通して、終端低抵抗領域２８にもオーミック電極４０を介して接続される。
【００２６】
図３に示すように、ゲート電極３５は、チップ５の外周部のフィールド酸化膜３１上にまで延在しており、層間酸化膜３２に形成されたコンタクトホールを通してゲート配線４４に接続される。それによってゲート電極３５は、図１に示したゲートパッド４５に電気的に接続される。
【００２７】
ここで、図４に示すように、ウェル領域２０間のＪＦＥＴ領域の中央をユニットセルの境界として規定する。つまり各ユニットセルには、１つのウェル領域２０を用いて形成されたＭＯＳＦＥＴ素子が属することになる。
【００２８】
図５〜図７は、それぞれユニットセルの表面近傍断面を模式的に示した平面図である。図５は図４のＣ−Ｃ線に沿った断面、図６は図４のＤ−Ｄ線に沿った断面、図７は図４のＥ−Ｅ線に沿った断面を示している。
【００２９】
これらの図に示すように、各ユニットセルにおいては、四角形のウェル領域２０が配設され、その中央部にソース領域１２およびウェルコンタクト領域２１が形成される。ソースエクステンション領域１０はソース領域１２の外周部に跨るフレーム状に形成され、ＪＦＥＴエクステンション領域１１はウェル領域２０の外周部に跨るフレーム状に形成される。
【００３０】
先に述べたように、ＭＯＳＦＥＴのチャネル領域は、ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１とに囲まれた領域の表面部になる。つまり図６に示すソースエクステンション領域１０とＪＦＥＴエクステンション領域１１との間隔Ｌ１が、当該ＭＯＳＦＥＴのチャネル長となる。図５に示すゲート電極３５はチャネル領域を覆うように形成されるが、図４に示したようにゲート電極３５は隣接するユニットセルに跨るため、ゲート電極３５全体としては層間酸化膜３２のコンタクトホールの部分が開口された網目状のパターンとなっている。
【００３１】
ここで、ＪＦＥＴエクステンション領域１１で囲まれた第１ＪＦＥＴ領域６の幅（すなわち隣り合うＪＦＥＴエクステンション領域１１間の間隔）をＬ２とする。ユニットセルの境界はＪＦＥＴ領域の中央部であるので、図６の如く、ＪＦＥＴエクステンション領域１１の端とユニットセルの端との距離はＬ２／２と表される。またウェル領域２０に囲まれた第２ＪＦＥＴ領域７の幅をＬ３とすると、図７の如く、ソース領域１２の端とユニットセルの端との距離はＬ３／２と表される。
【００３２】
上記したように本発明では、ＪＦＥＴエクステンション領域１１が、ウェル領域２０ごとに孤立している点が特徴的である。すなわち第１ＪＦＥＴ領域６の幅Ｌ２が０よりも大きい（Ｌ２＞０）。第１ＪＦＥＴ領域６の幅Ｌ２と第２ＪＦＥＴ領域７の幅Ｌ３との関係は様々な態様が考えられるが、詳細は後述する。
【００３３】
また本発明のさらに特徴的な点は、ＪＦＥＴエクステンション領域１１の端とウェル領域２０の端との距離、すなわちＬ２とＬ３との差の絶対値の半分（｜Ｌ２−Ｌ３｜／２）の値が、各ユニットセル内で一定であり、且つ、全てのユニットセルで等しくなることである。
【００３４】
なお、図５〜図７ではユニットセルの各要素を４つのコーナー部がそれぞれ９０度の正方形として描いたが、写真製版技術を用いてこのようなパターンを形成すると、実際には図８（図６と同じ断面に相当）のように、各要素のコーナー部が丸みを帯びることがしばしばある。その場合、ソースエクステンション領域１０の外周のコーナー部に生じる丸みを考慮して、それを囲むＪＦＥＴエクステンション領域１１の内周のコーナー部に意図的に丸みをつけることで、チャネル長を一定にすることが望ましい。
【００３５】
例えば図８に示すように、ソースエクステンション領域１０の外周のコーナー部に写真製版処理によって生じる丸みの曲率半径をｒ１とする。このときＪＦＥＴエクステンション領域１１の内周のコーナー部が、ｒ１よりもＬ１だけ大きい曲率半径ｒ２を持ち（ｒ２−ｒ１＝Ｌ１）、且つ、ｒ２の中心位置がｒ１の中心位置と重なるように、ＪＦＥＴエクステンション領域１１の形状を設計する。すると、ユニットセル内におけるチャネル長が、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１のコーナー部を含めた全ての位置で一定になる。その結果、導通時に流れる電流（オン電流）の分布が均一化され、所望の特性を持つ半導体装置を得ることができる。
【００３６】
以下、図９〜図３５を参照しつつ、図１〜図４に示した実施の形態１に係る炭化珪素半導体装置、具体的にはＭＯＳＦＥＴの製造方法を説明する。なお各工程を示す縦断面図（図９、図１０、図１４〜図３５）は、チップ５の外周部（終端部）を含んでいない、ユニットセルが多数配列された任意の位置に対応しており、具体的には２つのユニットセルに跨った部分の領域を示している。
【００３７】
まず、第１導電型の半導体基板１を用意する。半導体基板１は、表面がｃ軸方向に対して８°以下に傾斜されていてもよいし、傾斜していなくても良く、どの様な面方位を有していてもよい。なお、ここでは半導体基板１は炭化珪素半導体であるが、本発明を他のワイドバンドギャップ半導体（例えば窒化ガリウムや窒化アルミニュームやダイヤモンド等）に適用する場合は、それに応じた材料の半導体基板１を使用する。
【００３８】
半導体基板１上に、エピタキシャル結晶成長により第１導電型のドリフト層２を形成する。ドリフト層２における第１導電型の不純物濃度は、例えば１×１０13ｃｍ-3〜１×１０18ｃｍ-3程度であり、ドリフト層２の厚みは例えば４μｍ〜２００μｍ程度である。
【００３９】
その後、フォトリソグラフィー技術を用いて、図９のようにウェル領域２０の形成領域上が開口された注入マスク１００を形成する。注入マスク１００はフォトレジストで形成されていてもよいし、フォトレジストをマスクに用いてパターニングしたシリコン酸化膜で形成されていてもよい。そして注入マスク１００を用いて不純物のイオン注入を行い、第２導電型のウェル領域２０を形成する。図示は省略するが、このイオン注入の際、終端ウェル領域２７（図３）も同時に形成してもよい。
【００４０】
この注入の際には、半導体基板１を積極的に加熱しなくてもよいし、１００℃〜８００℃で加熱してもよい。また注入する不純物は、形成する不純物領域（ここではウェル領域２０）の導電型がｎ型の場合には窒素またはリンが好適であり、導電型がｐ型の場合にはアルミニュームまたは硼素が好適である。
【００４１】
また、ウェル領域２０のドリフト層２表面からの深さ（厚さ）は、ドリフト層２の底面を超えない範囲で、例えば０．３μｍ〜２．０μｍ程度に設定される。また、ウェル領域２０の不純物濃度はドリフト層２の不純物濃度を超える範囲で、例えば１×１０15ｃｍ-3〜１×１０19ｃｍ-3程度に設定される。但し、ウェル領域２０の最表面近傍に限っては、炭化珪素半導体装置のチャネル領域における導電性を高めるために、ウェル領域２０の第２導電型の不純物濃度がドリフト層２の第１導電型の不純物濃度を下回っていてもよい。
【００４２】
ここで、垂直性の高い注入マスク１００を用いてウェル領域２０を形成した場合、ドリフト層２中で高加速エネルギー注入による不純物の横方向散乱が生じるため、ウェル領域２０の形状は、特に意図的に基板斜め方向から注入しなければ、図１０に示すように逆テーパー形状となる（ウェル領域２０に関しては、上部よりも底部が狭い形状（例えば図１４）を「テーパー形状」、その逆の形状（例えば図１０）を「逆テーパー形状」と定義する）。注入マスク１００の端部から注入不純物の横方向への広がり距離Ｌ４は、０．３μｍ前後からそれ以上にも及ばせることができる。
【００４３】
例えば図１１は、不純物としてＡｌを、５００ｋｅＶの加速エネルギー、８×１０13ｃｍ-2のドーズ量で、炭化珪素基板に注入したときの分布を数値計算した結果を示している。また図１２は、その条件で形成されたウェル領域２０の基板表面から０．５μｍの深さにおける水平方向（基板の表面に平行な方向）のＡｌの分布を示している。例えばドリフト層２の第１導電型の不純物濃度が１×１０16ｃｍ-3であるとすると、図１１および図１２から分かるように、上記の条件では、マスクエッジから０．３μｍほどドリフト層２側に広がってウェル領域２０が形成され、当該ウェル領域２０は逆テーパー形状となる。
【００４４】
また図１３はＡｌ濃度が表面からおよそ０．８μｍまでの深さに渡って略均一になるように多段注入（加速エネルギーが異なる複数回の注入）を行った同様の結果であるが、この場合もやはり、ドリフト層２の表面から深い位置で０．３μｍほど水平方向にウェル領域２０が広がり、逆テーパー形状となることが分かる。
【００４５】
このようにウェル領域２０を逆テーパー形状にすると、ＭＯＳＦＥＴのオフ時に、ウェル領域２０の底端部近傍から広がる空乏層によってＪＦＥＴ領域の遮蔽効果が促進され、ゲート絶縁膜３０に生じる電界が低減し、半導体装置の信頼性が向上する。
【００４６】
また、ドリフト層２の表面から離れた深い位置が濃度ピークとなるような不純物のイオン注入によりウェル領域２０を形成した場合、図１１に示されるように、ウェル領域２０の不純物濃度が高い領域（高濃度領域）は、ドリフト層２の表面から離れた深い位置に留まる。つまりチャネル領域となるウェル領域２０の浅い部分にまで高濃度領域が及ばないので、しきい値電圧が低く、チャネル抵抗の低いＭＯＳＦＥＴを得ることができる。
【００４７】
ところで注入マスク１００の形状をテーパー形状とすることもでき、これもしばしば生じる（注入マスク１００に関しては、底部よりも上部が狭い形状（例えば図１４）を「テーパー形状」と定義する）。注入マスク１００をテーパー形状にすると、それをマスクにする不純物のイオン注入によって形成されるウェル領域２０は、図１４の如く、テーパー形状となる。
【００４８】
また、ドリフト層２表面から離れた深い位置が濃度ピークとなるような不純物のイオン注入によりウェル領域２０を形成した場合、注入マスク１００の傾斜した側面を突き抜けてドリフト層２に達する不純物の影響により、図１５の如く、ウェル領域２０の第２導電型の不純物の高濃度領域２９が、ドリフト層２の端部で表面付近にまで達するような分布を得ることができる。つまりウェル領域２０の深さ方向の不純物濃度ピークの位置は、端部以外の部分では深い位置であるが、端部近傍ではその位置が浅くなり、ウェル領域２０の上面に達する。
【００４９】
この場合、チャネル領域となるウェル領域２０の浅い部分にまで高濃度領域２９が及ぶため、ＭＯＳＦＥＴのオン動作時に、ドリフト層２からウェル領域２０内への空乏層の伸びを抑える効果が得られる。この場合、チャネル長の短い（例えば１μｍ未満）ＭＯＳＦＥＴにおいて、リーク電流が低減される。
【００５０】
このようにウェル領域２０の形状は、注入マスク１００の形状やイオン注入の条件によって多種多様であるが、便宜上、以降の工程は主に図９の構造に基づいて説明する。
【００５１】
ウェル領域２０の形成の後、図１６に示すように、注入マスク１００の表面に対する極微量の等方性エッチングを行うことで、注入マスク１００の細線化処理を行う（第１の細線化処理）。この第１の細線化処理は、例えば注入マスク１００をフォトレジストで構成した場合は、酸素プラズマによる気相中での処理や、アセトンなどの有機溶媒による液相中での処理によって実施できる。また注入マスク１００をシリコン酸化膜で構成した場合は、バッファードフッ酸や希フッ酸による液相中での処理によって実施可能である。
【００５２】
第１の細線化処理における注入マスク１００表面のエッチング量は０．１〜１μｍ、より好ましくは０．１〜０．５μｍであればよい（注入マスク１００の左右両面がエッチングされるので、注入マスク１００はこのエッチング量の２倍だけ細線化される）。以下、第１の細線化処理が施された注入マスク１００を「注入マスク１００ａ」と称す。
【００５３】
ここで、注入マスク１００ａがフォトレジストの場合は、この後行われる写真製版処理の現像液で溶解しないように、２００℃以上でハードベークを行う。なお、ハードベークを行うとフォトレジストは若干縮小するため、注入マスク１００ａはさらに細線化される。あるいは上記のハードベークに代えて、図１７のようにフォトレジストの注入マスク１００ａの表面を厚さ１００ｎｍ程度のシリコン酸化膜３３で覆うことで、この後の写真製版処理の現像液に浸されないようにしてもよい。
【００５４】
続いて、写真製版により図１８のようにフォトレジストから成る注入マスク１０３を形成する。図１９は、図１６のように注入マスク１００ａの表面にシリコン酸化膜３３を設けた場合を示している。
【００５５】
そして今度は、図２０のように、注入マスク１０３の表面に対する極微量の等方性エッチングを行うことで、注入マスク１０３の細線化処理を行う（第２の細線化処理）。注入マスク１０３はフォトレジストであるので、第２の細線化処理は、酸素プラズマによる気相中での処理やアセトンなどの有機溶媒による液相中での処理より実施可能である。図２１は、図１６のように注入マスク１００ａの表面にシリコン酸化膜３３を設けた場合を示している。以下、第２の細線化処理が施された注入マスク１０３を「注入マスク１０３ａ」と称す。
【００５６】
注入マスク１０３ａの下の領域がチャネル領域となり、注入マスク１０３ａの幅はチャネル長、すなわちソースエクステンション領域１０とＪＦＥＴエクステンション領域１１との間の距離を規定するものとなる。チャネル領域がウェル領域２０内に位置するようにするために、注入マスク１０３ａはウェル領域２０上の領域内に、ウェル領域２０の端に跨らないように形成されることが好ましい。
【００５７】
ここで、注入マスク１００ａがハードベークしたフォトレジストの場合、図２０に示すように、第２の細線化処理によって注入マスク１００ａも若干縮小して細線化がさらに進むが、図２１のように注入マスク１００ａをシリコン酸化膜３３で覆っていた場合や、注入マスク１００ａがシリコン酸化膜である場合は、注入マスク１００ａの幅に変化はない。
【００５８】
図２２は第２の細線化処理前（形成直後）の注入マスク１０３の電子顕微鏡写真であり、図２３は第２の細線化処理後の注入マスク１０３ａの電子顕微鏡写真である。図２２に示す注入マスク１０３は幅１．２μｍのフォトレジストパターンである。これに第２の細線化処理として酸素プラズマ処理を行うことにより、図２３に示す幅が約０．５μｍの注入マスク１０３ａが得られた。第２の細線化処理後の注入マスク１０３ａに側面形状に劣化が無いことが分かる。
【００５９】
図２４は、注入マスク１０３の形成時（写真製版後）の寸法と、第２の細線化処理後（エッチング後）の注入マスク１０３ａの寸法との関係を示す図である。これは第２の細線化処理として酸素プラズマ処理を行ったときの実験結果である。第２の細線化処理を行うことにより、写真製版の解像限界である幅１μｍ以下の注入マスク１０３ａを作製することができた。
【００６０】
また細線化後の注入マスク１０３ａの寸法ばらつきも非常に小さいことが確認できた。このことは、細線化後の注入マスク１０３ａの幅が、注入マスク１０３の幅と酸素プラズマ処理時間を調整することによって精度よく制御可能であることを意味している。レジスト厚の犠牲量をより少なくして注入マスク１０３ａの寸法精度をより高くするために、写真製版処理で予め微細な注入マスク１０３を形成しておき、酸素プラズマ処理時間を短くすることが望ましい。
【００６１】
但し、細線化処理しなくても充分に細い幅の注入マスク１０３を形成可能であれば、第２の細線化処理は省略してもよい。その場合、細線化処理を行うよりも高い寸法精度が得られる。
【００６２】
次に、図２５に示すように、注入マスク１００ａ，１０３ａをマスクとして用いる不純物のイオン注入により、第１導電型のソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１を同時に形成する。ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の深さは、それらの底面がウェル領域２０の底面を超えないように設定される。またソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の不純物濃度は、ウェル領域２０の不純物濃度を超える範囲で、例えば５×１０16ｃｍ-3〜１×１０18ｃｍ-3程度であり、それらの全体が空乏化しているわけではない。またこのイオン注入は、注入時の横方向散乱によってソースエクステンション領域１０とＪＦＥＴエクステンション領域１１とが相互に接続しないような加速エネルギーで行われる。
【００６３】
ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の基板深さ方向の不純物分布は、均一な分布でもよいし、上側（基板表面側）で低濃度、下側（基板奥側）で高濃度となる分布でもよい。特に後者の場合、ゲート電極３５、ゲート絶縁膜３０およびドリフト層２で構成されるＭＯＳ構造において、ドリフト層２の表面部のイオン注入による結晶欠陥などの影響により、ゲート絶縁膜３０の品質が悪化することを防止でき、高品質のＭＯＳ構造を実現できる。
【００６４】
図２５のように、ソースエクステンション領域１０はウェル領域２０内部に位置する。またＪＦＥＴエクステンション領域１１は、ウェル領域２０の端部を包含しつつ、ドリフト層２に接続されている（つまりウェル領域２０の端部に跨っている）。
【００６５】
図２５に示すＬ１，Ｌ２は、図６あるいは図８に示したものに対応している。ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１との間隔Ｌ１は、ＭＯＳＦＥＴのチャネル長となるが、これは注入マスク１０３ａの幅によってほぼ決定される。図２２〜図２４を用いて説明したように、注入マスク１０３ａの幅は精度よく制御可能である。
【００６６】
従来のＭＯＳＦＥＴ（ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１を有さない構造）のチャネル長は、ウェル領域を形成するためのマスクと、ソース領域を形成するためのマスクの両方の寸法および位置合わせ精度に依存する。つまり２回の写真製版およびイオン注入によってチャネル長が決定されていた。
【００６７】
それに対し本実施の形態のＭＯＳＦＥＴのチャネル長は注入マスク１０３ａの１回の写真製版、細線化処理およびイオン注入によって決定されるため、ユニットセル内におけるチャネル長の均一性並びにウェハ内のチャネル長の均一性を従来よりも格段に向上でき、電気特性のバラツキが小さい装置を得ることができる。
【００６８】
また注入マスク１００ａの直下には、ＪＦＥＴエクステンション領域１１を形成するための第１導電型の不純物が注入されないので、隣り合うＪＦＥＴエクステンション領域１１は間隔Ｌ２をもって互いに離間する。つまりＪＦＥＴ領域は、ＪＦＥＴエクステンション領域１１で囲まれた第１ＪＦＥＴ領域６の部分と、ウェル領域２０で囲まれた第２ＪＦＥＴ領域７の部分を含む構成になる。ＪＦＥＴ領域の表面部全体の不純物濃度を高くしないため、ＭＯＳＦＥＴのオフ時にゲート絶縁膜３０に印加される電界が緩和され、装置の信頼性が向上する。
【００６９】
また第２ＪＦＥＴ領域７に隣接するウェル領域２０の端部位置は、注入マスク１００の幅で決定され、第１ＪＦＥＴ領域６に隣接するＪＦＥＴエクステンション領域１１の端部位置は、注入マスク１００を細線化することで自己整合的に形成された注入マスク１００ａの幅で決定される。その結果、上記したようにＪＦＥＴエクステンション領域１１の端とウェル領域２０の端との距離、すなわちＪＦＥＴエクステンション領域１１の間隔Ｌ２とウェル領域２０の間隔Ｌ３（図７）の差の絶対値の半分（｜Ｌ２−Ｌ３｜／２）の値は、各ユニットセルで一定になり、且つ、全てのユニットセルで等しくなる。その結果、ＭＯＳＦＥＴのオフ時に、ゲート絶縁膜３０に印加される電界のアンバランスが生じず、装置の信頼性が向上する。
【００７０】
図１５に示したテーパー形状でその高濃度領域２９が表面に達する構造のウェル領域２０を形成した場合、図２６のようにＪＦＥＴエクステンション領域１１のチャネル領域側の端部がウェル領域２０の表面部で高濃度領域２９に接続するようにしてもよい。この構成によれば、ＭＯＳＦＥＴのオン時においてＪＦＥＴエクステンション領域１１からチャネル領域へ伸びる空乏層の伸びが抑えられるので、短チャネル効果が抑制される。従ってチャネル長をより短く設定することが可能となる他、ひいてはＭＯＳＦＥＴの高しきい値電圧と低オン抵抗化を両立することも可能となる。
【００７１】
また図１０に示した逆テーパー形状のウェル領域２０を形成した場合、図２７に示すように、第１ＪＦＥＴ領域６に隣接するＪＦＥＴエクステンション領域１１の間隔Ｌ２よりも第２ＪＦＥＴ領域７に隣接するウェル領域２０の間隔Ｌ３を短くしてもよい。この構成によれば、ＭＯＳＦＥＴのオフ時に、ウェル領域２０の端から伸びる空乏層による遮蔽効果によって、比較的不純物濃度の高いＪＦＥＴエクステンション領域１１が電界強度分布に与える影響が緩和される。それによりＪＦＥＴ領域直上のゲート絶縁膜３０に印加される電界がさらに緩和され、ＭＯＳＦＥＴの信頼性向上の効果を奏する。
【００７２】
その後、ドリフト層２上に写真製版処理により所定形状の注入マスク（フォトレジストまたはシリコン酸化膜）を形成し、第２導電型の不純物をイオン注入することによりＪＴＥ領域５０（図３）を形成する。
【００７３】
続いて、ドリフト層２上に所定形状の注入マスクを形成し、第１導電型の不純物をイオン注入することにより、ソース領域１２（図２８）およびフィールドストップ領域１３（図３）を形成する。ソース領域１２の深さは、その底面がウェル領域２０の底面を超えないように設定され、その不純物濃度の値は、ウェル領域２０の不純物濃度の値を超える範囲で、例えば１×１０17ｃｍ-3〜１×１０21ｃｍ-3程度とする。
【００７４】
さらに、ウェル領域２０とソースパッド４１との良好な金属接触を実現するために、ウェル領域２０の不純物濃度よりも高い第２導電型の不純物濃度を有するウェルコンタクト領域２１をイオン注入により形成する。このイオン注入は、ドリフト層２を１５０℃以上の温度に加熱して行うことが望ましい。それにより、シート抵抗の低いウェルコンタクト領域２１が形成される。
【００７５】
ウェルコンタクト領域２１と同時に、第２導電型の終端低抵抗領域２８（図３）をイオン注入により形成してもよい。終端ウェル領域２７内に終端低抵抗領域２８を設けることで、終端ウェル領域２７における寄生抵抗を減少させることができ、例えばｄＶ／ｄｔ耐量の優れた終端構造を得ることができる。もちろん終端低抵抗領域２８は、ウェルコンタクト領域２１と別の工程で形成してもよい。
【００７６】
ここで、図２９のように基板全面に第１導電型の不純物をイオン注入することで、ＪＦＥＴ領域（第１ＪＦＥＴ領域６および第２ＪＦＥＴ領域７）およびウェル領域２０の下部に、ドリフト層２の不純物濃度よりも高い不純物濃度を有する第１導電型の電流制御層８を形成してもよい。この電流制御層８を設けるとＪＦＥＴ領域が低抵抗化されるため、ＭＯＳＦＥＴのオン抵抗が低減されると共に、逆バイアス印加時に、ウェル領域２０とドリフト層２との間で起こるアバランシェ降伏がより安定化する効果も得られる。
【００７７】
電流制御層８の不純物濃度は、ウェル領域２０内の第２導電型の最大不純物濃度よりも低く、ドリフト層２内の第１導電型の不純物濃度よりも高い。その値は例えば１×１０16ｃｍ-3〜１×１０18ｃｍ-3程度に設定される。また電流制御層８の深さ方向の不純物濃度分布は一様でなくてもよい。
【００７８】
なお、電流制御層８の形成は、ドリフト層２を形成した後、上記の各工程の前後のいずれのタイミングで行ってもよい。あるいは、ドリフト層２のエピタキシャル成長と同時に電流制御層８を形成してもよい。その場合、ドリフト層２のエピタキシャル成長の途中で、導入する第１導電型の不純物を増やし、ドリフト層２の上部分を電流制御層８としてピタキシャル成長させる。
【００７９】
その後、アルゴンまたは窒素等の不活性ガス雰囲気、若しくは、真空中において１５００℃〜２２００℃の範囲内の温度で０．５分〜６０分程度の熱処理を行うことで、注入された不純物を電気的に活性化させる。この熱処理は、ドリフト層２の表面、もしくはドリフト層２の表面並びに半導体基板１の裏面およびそれらの端面を、炭素からなる膜で覆われた状態で行ってもよい。そうすることで、熱処理の際に装置内の残留水分や残留酸素などによるエッチングによって、ドリフト層２の表面荒れが発生することを防止できる。
【００８０】
次に、ドリフト層２の表面に熱酸化によるシリコン酸化膜を形成し、当該熱酸化膜をフッ酸により除去することにより、ドリフト層２表面の変質層を除去して清浄な面を得る。その後、ドリフト層２上に例えばＣＶＤ（Chemical Vapor Deposition）法などでシリコン酸化膜を堆積してパターニングすることにより、活性領域以外の部分を覆うフィールド酸化膜３１を形成する。フィールド酸化膜３１の膜厚は、０．５μｍ〜２μｍ程度でよい。
【００８１】
さらに、例えば熱酸化法または堆積法によりドリフト層２の表面にシリコン酸化膜を形成することでゲート絶縁膜３０を形成する。必要に応じて、ゲート絶縁膜３０に対し、ＮＯやＮ2Ｏなどの窒化ガス雰囲気やアンモニア雰囲気における熱処理や、アルゴンなどの不活性ガス中での熱処理を施してもよい。
【００８２】
その後、ゲート電極３５の材料となるポリシリコンをＣＶＤ法により堆積し、写真製版処理およびエッチングによりパターニングし、ゲート電極３５を形成する。ゲート電極３５を構成するポリシリコンは、リンや硼素を含有して低シート抵抗であることが望ましい。リンや硼素は、ポリシリコンの成膜中に取り込まれてもよいし、イオン注入とその後の熱処理によって活性化することによってもよい。さらに、このゲート電極はポリシリコンと金属および金属間化合物の多層膜であってもよい。
【００８３】
なおゲート電極３５は、ソース領域１２上の領域には形成されない。ＭＯＳＦＥＴのオン抵抗を低減するためには、ソース領域１２とオーミック電極４０とのコンタクト抵抗が低いことが望ましく、そのためにはソース領域１２中の第１導電型の不純物濃度を高くする必要がある。一方、特にイオン注入によって形成された高不純物濃度のソース領域１２の表面に良質なゲート絶縁膜３０を形成することは難しいため、高不純物濃度のソース領域１２上にゲート電極３５およびゲート絶縁膜３０を形成してＭＯＳ構造を形成すると、ゲートリーク電流の増加などの不具合が生じる。そのため、ソース領域１２の上にはゲート電極３５を形成せず、その上面はオーミック電極４０または層間酸化膜３２に接続していることが望ましい。
【００８４】
次に、ＣＶＤ法などによって層間絶縁膜３２を堆積する。そして例えばドライエッチング法によって、層間酸化膜３２に、ソース領域１２、ウェルコンタクト領域２１および終端ウェル領域２７の各表面に達するコンタクトホール（ソースコンタクトホールおよびウェルコンタクトホール）を形成する。このとき層間酸化膜３２に、ゲート電極３５の表面に達するコンタクトホール（ゲートコンタクトホール）も同時に形成してもよい。それによりプロセス工程を簡略化でき、チップ製造時のコストを削減できる。
【００８５】
続いて、層間絶縁膜３２の各コンタクトホールの底に露出した炭化珪素（ソース領域１２、ウェルコンタクト領域２１および終端ウェル領域２７）の表面にオーミック電極４０を形成する。オーミック電極４０は、ソース領域１２、ウェルコンタクト領域２１および終端低抵抗領域２８と、この後に形成するソースパッド４１とのオーミック接触を得るための層である。
【００８６】
オーミック電極４０を形成する手法としては、コンタクトホール内を含む基板全面に例えばＮｉを主とした金属膜を成膜して６００〜１１００℃での熱処理を加えることでＮｉと炭化珪素とが反応したシリサイドを形成し、その後、層間絶縁膜３２上の余剰な上記金属層を硝酸や硫酸や塩酸やそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する方法が挙げられる。また余剰な金属膜を除去した後に、再度熱処理を行ってもよい。このときの温度を先の熱処理より高くすることにより、さらにコンタクト抵抗の低いオーミック接触を実現できるオーミック電極４０を得ることができる。
【００８７】
なおオーミック電極４０は、全て同一の金属を用いた金属間化合物（シリサイド）で形成してもよいし、接続する炭化珪素の導電型に応じて異なる金属を用いた金属間化合物を用いてもよい。ＭＯＳＦＥＴのオン抵抗を低減させるには、オーミック電極４０と第１導電型のソース領域１２とのオーミックコンタクト抵抗が低いことが重要であるが、さらにウェル領域２０をアース電位に固定したり、ＭＯＳＦＥＴが内蔵するボディーダイオードの順方向特性を改善したりするために、オーミック電極４０と第２導電型のウェルコンタクト領域２１との間のコンタクト抵抗も充分低いことが求められるためである。複数の金属を用いた金属間化合物をそれぞれ選択的に形成することは、各金属間化合物を形成するための金属膜を、写真製版技術を用いてパターニングすることにより実現可能である。
【００８８】
上記のオーミック電極４０を形成する過程で、半導体基板１の裏面に同様の工程でオーミック電極４２を形成してもよい。オーミック電極４２を設けることにより、半導体基板１とこの後形成するドレイン電極４３との間で良好なオーミック接触が得られる。
【００８９】
また、先の工程で既にゲートコンタクトホールが形成されおり、且つゲート電極３５がポリシリコンであれば、オーミック電極４０を形成する工程でゲートコンタクトホールに露出したゲート電極３５の部分にもシリサイドが形成される。まだゲートコンタクトホールを形成していなければ、続いて写真製版処理およびエッチング処理により、層間酸化膜３２にゲートコンタクトホールを形成する。
【００９０】
続いてコンタクトホール内を含む層間酸化膜３２上に、Ａｌ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａおよびそれらの窒化物、あるいはそれらの積層膜、それらの合金などから成る配線材料を、スパッタ法や蒸着法によって形成し、それをパターニングすることでゲート配線４４、ゲートパッド４５およびソースパッド４１をそれぞれ形成する。さらに、半導体基板１の裏面のオーミック電極４２上に、Ｔｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜を形成してドレイン電極４３を形成する。
【００９１】
以上の工程により、図３０の構成のＭＯＳＦＥＴが形成され、図３および図４に示した構成の炭化珪素ＭＯＳＦＥＴを得ることができる。
【００９２】
また図３１は、図１４のようにウェル領域２０をテーパー状にした場合の構成を示している。図３２は、図１５のようにウェル領域２０をテーパー状にし且つ高濃度領域２９がウェル領域２０表面に達する場合の構成を示している。図３３は、図２６のようにＪＦＥＴエクステンション領域１１のチャネル領域側の端部がウェル領域２０の表面部で高濃度領域２９に接続するようにした場合の構成である。図３４は、図１０のようにウェル領域２０を逆テーパー状にした場合の構成を示している。さらに図３５は、図２７のようにウェル領域２０を逆テーパー状にし、且つＪＦＥＴエクステンション領域１１の間隔（Ｌ２）よりもウェル領域２０の間隔（Ｌ３）を短くした場合の構成を示している。
【００９３】
また図示は省略するが、ＭＯＳＦＥＴの表面側をシリコン窒化膜やポリイミド等の保護膜で覆ってもよい。その場合、保護膜におけるソースパッド４１、ゲート配線４４およびゲートパッド４５上の領域には、外部の制御回路からの配線をそれらの接続できるように開口が形成される。
【００９４】
このように本実施の形態によれば、隣り合うＪＦＥＴエクステンション領域１１は所定の間隔（Ｌ２）をもって互いに離間して配設される。つまりＪＦＥＴ領域は、ＪＦＥＴエクステンション領域１１で囲まれた第１ＪＦＥＴ領域６の部分と、ウェル領域２０で囲まれた第２ＪＦＥＴ領域７の部分を含む構成になる。ＪＦＥＴ領域の表面部全体の不純物濃度が高くならないため、ＭＯＳＦＥＴの逆バイアス時、ゲート絶縁膜３０に印加される電界が緩和され、信頼性の高い半導体装置を得ることができる。
【００９５】
またソースエクステンション領域１０とＪＦＥＴエクステンション領域１１とが同じ工程（図２５）で形成さるため、両者は深さ方向に同じ不純物濃度分布を持つようになる。そのためチャネル長の均一化によるオン電流バラツキの減少、およびチャネル長の縮小化によるチャネル抵抗の低減が可能となる。さらにＪＦＥＴエクステンション領域１１の端部とウェル領域２０の端部の距離（｜Ｌ２−Ｌ３｜／２）がユニットセル内で均一であるため、逆バイアス時におけるゲート絶縁膜３０、第１ＪＦＥＴ領域６および第２ＪＦＥＴ領域７の電界分布が均一化され、半導体装置の高信頼性化が可能となる。
【００９６】
また第１導電型の不純物濃度が高いソース領域１２上にはゲート電極３５を形成せず、その部分にＭＯＳ構造が形成されないため、ゲートリーク電流を抑えることができる。ソースエクステンション領域１０の上にはゲート電極３５を形成してもよいが、その場合、ソースエクステンション領域１０の第１導電型の不純物濃度を、少なくとも表面においてソース領域１２の第１導電型の不純物濃度よりも低くするとよい。それにより、ゲートリーク電流も抑えられており、ゲート絶縁膜３０の信頼性の低下が防止される。
【００９７】
またソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の第１導電型の不純物濃度分布は、表面側で低濃度、基板奥側で高濃度とすることにより、ソースエクステンション領域１０上およびＪＦＥＴエクステンション領域１１上のＭＯＳ構造におけるゲート絶縁膜３０の信頼性が向上する。
【００９８】
図３２のように、第２導電型の不純物濃度の高い高濃度領域２９がドリフト層２表面まで延伸する構成をとることで、オン動作時におけるドリフト層２からウェル領域２０内へ伸びる空乏層の伸びを抑え、リーク電流の少ないＭＯＳＦＥＴを実現することができる。特に図３３のように、該高濃度領域２９がＪＦＥＴエクステンション領域１１の端部を含む場合、オン動作時におけるドリフト層２およびＪＦＥＴエクステンション領域１１からの空乏層の伸びを抑えて、リーク電流の少ないＭＯＳＦＥＴを実現することができる。
【００９９】
一方、図３４および図３５に示したように、ウェル領域２０は逆テーパー形状でもよい。特に図３５のように、ウェル領域２０の第２ＪＦＥＴ領域７への張り出し量を、ＪＦＥＴエクステンション領域１１の第１ＪＦＥＴ領域６側への張り出し量よりも大きくすることで、逆バイアス時におけるゲート絶縁膜３０への高電界印加が抑制され、半導体装置の高信頼性化が可能となる。
【０１００】
＜実施の形態２＞
図３６は、実施の形態２に係る半導体装置である炭化珪素ＭＯＳＦＥＴの構成を示す縦断面図であり、図３７〜図３９は、その製造方法を説明するための工程図である。
【０１０１】
図３６の如く本実施の形態のＭＯＳＦＥＴは、図３０の構成に対し、ソースエクステンション領域１０を取り囲む第２導電型のソースポケット領域５１、ＪＦＥＴエクステンション領域１１を取り囲む第２導電型のＪＦＥＴポケット領域５２、およびＪＦＥＴエクステンション領域１１と第２ＪＦＥＴ領域７とを繋ぐ第１導電型の電流制御領域９を設けたものである。ソースポケット領域５１は、全体がウェル領域２０に重ねて形成されており、ＪＦＥＴポケット領域５２は一部がウェル領域２０に重ねて形成されている。
【０１０２】
本実施の形態のＭＯＳＦＥＴによれば、ソースポケット領域５１およびＪＦＥＴポケット領域５２の存在により、ＪＦＥＴエクステンション領域１１およびソースエクステンション領域１０からチャネル領域への空乏層の伸びが抑えられる。そのため、チャネル長をより短くしても、リーク電流の増加やしきい値電圧の低下を抑制することが可能となり、ひいては短チャネル長化や短セルピッチ化によるオン抵抗の低減に寄与できる。なお、第１導電型の電流制御領域９は、ＪＦＥＴポケット領域５２によってＪＦＥＴエクステンション領域１１と第２ＪＦＥＴ領域７とが完全に分離されるのを防ぐ働きをしている。
【０１０３】
本実施の形態のＭＯＳＦＥＴは次の手法により形成可能である。すなわち、実施の形態１で示した図２０（または図２１）の工程の後に、注入マスク１００ａ，１０３ａを用いたイオン注入によって図３７のように第１導電型のソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１を形成する。そして酸素プラズマ処理によるエッチングによって、注入マスク１００ａ，１０３ａに対する更なる細線化処理（第３の細線化処理）を行う。以下、第３の細線化処理が施された注入マスク１００ａおよび注入マスク１０３ａをそれぞれ「注入マスク１００ｂ」、「注入マスク１０３ｂ」と称す。
【０１０４】
その後、注入マスク１００ｂ，１０３ｂをマスクとする第２導電型不純物のイオン注入により、図３８のようにソースポケット領域５１およびＪＦＥＴポケット領域５２を形成する。ソースポケット領域５１およびＪＦＥＴポケット領域５２の深さは、それらの底面がソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の底面を超えるように設定される。このようにソースポケット領域５１およびＪＦＥＴポケット領域５２は、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１に対して自己整合的に形成できる。
【０１０５】
あるいは、図３７の工程の後、第３の細線化処理を行わずに、注入マスク１００ａ，１０３ａをマスクにしたイオン注入を行い、不純物の横方向散乱を利用して、ソースエクステンション領域１０を包含するソースポケット領域５１、およびＪＦＥＴエクステンション領域１１を包含するＪＦＥＴポケット領域５２を形成してもよい。または、注入マスク１００ａ，１０３ａをマスクにしたイオン注入を行う際に、不純物の斜め注入および基板の回転注入（もしくはステップ注入）を行うことでも、ソースポケット領域５１およびＪＦＥＴポケット領域５２を形成することができる。その場合、ソースポケット領域５１およびＪＦＥＴポケット領域５２を、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１よりも先に形成してもよい。
【０１０６】
ソースポケット領域５１およびＪＦＥＴポケット領域５２の形成後、図３９のように、写真製版処理によって注入マスク１０８を形成し、イオン注入を行うことで電流制御領域９を形成する。電流制御領域９の深さは、ＪＦＥＴポケット領域５２の底面を超えるように設定する。また電流制御領域９の不純物濃度はＪＦＥＴポケット領域５２の第２導電型不純物の濃度よりも大きくする必要があるが、高過ぎるとゲート絶縁膜３０に印加される電界強度が高くなるため、ＪＦＥＴポケット領域５２の第２導電型不純物の濃度を超える範囲で小さいことが望ましい。
【０１０７】
以降は、実施の形態１において図２８以降の図で示した工程と同様の手順を実施することにより、図３６のＭＯＳＦＥＴ構造が得られる。本実施の形態においても、ウェル領域２０として、図１０、図１４、図１５に示した構造を適用してもよい。
【０１０８】
実施の形態２によれば、ソースポケット領域５１およびＪＦＥＴポケット領域５２の存在により、ＪＦＥＴエクステンション領域１１およびソースエクステンション領域１０からチャネル領域への空乏層の伸びが抑えられる。そのため、チャネル長をより短くしても、リーク電流の増加やしきい値電圧の低下を抑制することが可能となり、ひいては短チャネル長化や短セルピッチ化によるオン抵抗の低減に寄与できる。
【０１０９】
さらにＪＦＥＴエクステンション領域１１の底面が、第２導電型のＪＦＥＴポケット領域５２で覆われているため、半導体装置への逆バイアス印加時にゲート絶縁膜３０に印加される電界をさらに緩和することができ、装置の信頼性を向上させることができる。
【０１１０】
＜実施の形態３＞
図４０は、実施の形態３に係る半導体装置である炭化珪素ＭＯＳＦＥＴの構成を示す縦断面図であり、図４１，図４２は、その製造方法を説明するための工程図である。
【０１１１】
図４０の如く本実施の形態のＭＯＳＦＥＴは、図３０の構成に対し、ソースエクステンション領域１０の底面の一部を覆う第２導電型のソースポケット領域５１と、ＪＦＥＴエクステンション領域１１の底面の一部を覆う第２導電型のＪＦＥＴポケット領域５２とを、それぞれ設けたものである。
【０１１２】
ＪＦＥＴエクステンション領域１１の底面の一部が第２導電型のＪＦＥＴポケット領域５２で覆われているため、ＪＦＥＴエクステンション領域１１が第２ＪＦＥＴ領域７に接する距離が、実施の形態１の場合よりも短くなる。そのため、半導体装置への逆バイアス印加時にゲート絶縁膜３０に印加される電界をさらに緩和することができ、装置の信頼性を向上させることができる。
【０１１３】
本実施の形態のＭＯＳＦＥＴは次の手法により形成可能である。すなわち、実施の形態１で示した図２０（または図２１）の工程の後に、注入マスク１００ａ，１０３ａを用いたイオン注入によって図４１のように第２導電型のソースポケット領域５３およびＪＦＥＴポケット領域５２を形成する。そして酸素プラズマ処理によるエッチングによって、注入マスク１００ａ，１０３ａに対する更なる細線化処理（第３の細線化処理）を施した注入マスク１００ｂ，１００ｂを形成する。
【０１１４】
続いて、注入マスク１００ｂ，１０３ｂをマスクとする第１導電型不純物のイオン注入により、図４２のようにソースエクステンション領域１６およびＪＦＥＴエクステンション領域１１を形成する。ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１１の深さは、それらの底面がソースポケット領域５３およびＪＦＥＴポケット領域５２の底面を超えないように設定される。このようにソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１は、ソースポケット領域５１およびＪＦＥＴポケット領域５２に対して自己整合的に形成できる。
【０１１５】
以降は、実施の形態１において図２８以降の図で示した工程と同様の手順を実施することにより、図４０のＭＯＳＦＥＴ構造が得られる。本実施の形態においても、ウェル領域２０として、図１０、図１４、図１５に示した構造を適用してもよい。
【０１１６】
実施の形態３によれば、ＪＦＥＴエクステンション領域１１の底面の一部が第２導電型のＪＦＥＴポケット領域５２で覆われているため、ＪＦＥＴエクステンション領域１１が第２ＪＦＥＴ領域７に接する距離が、実施の形態１の場合よりも短くなる。そのため、半導体装置への逆バイアス印加時にゲート絶縁膜３０に印加される電界をさらに緩和することができ、装置の信頼性を向上させることができる。
【０１１７】
＜実施の形態４＞
図４３は、実施の形態４に係る半導体装置である炭化珪素ＭＯＳＦＥＴの構成を示す縦断面図であり、図４４，図４５は、その製造方法を説明するための工程図である。
【０１１８】
図４３の如く本実施の形態のＭＯＳＦＥＴは、図３０の構成に対し、ソースエクステンション領域１０の上部に形成された第２導電型のソースポケット領域５１と、ＪＦＥＴエクステンション領域１１の上部に形成された第２導電型のＪＦＥＴポケット領域５２とを、それぞれ設けたものである。
【０１１９】
この構成によれば、チャネル領域をＭＯＳ界面（ウェル領域２０の表面）から遠ざけることができるので、ＭＯＳ界面の界面準位がチャネル領域に与える影響を小さくできる。従ってチャネル移動度がより高くなり、チャネル抵抗を低減することができる。
【０１２０】
本実施の形態のＭＯＳＦＥＴは次の手法により形成可能である。すなわち、実施の形態１で示した図２０（または図２１）の工程の後に、注入マスク１００ａ，１０３ａを用いたイオン注入によって図４４のように第２導電型のソースポケット領域５３およびＪＦＥＴポケット領域５２を形成する。
【０１２１】
続いて、注入マスク１００ｂ，１０３ｂをマスクとする第１導電型不純物のイオン注入により、図４５のようにソースエクステンション領域１６およびＪＦＥＴエクステンション領域１１を形成する。ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の深さは、それらの底面がウェル領域２０を超えない範囲であり、ソースポケット領域５５およびＪＦＥＴポケット領域５６の深さは、それらの底面がソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の底面を超えない範囲で設定される。このようにソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１は、ソースポケット領域５１およびＪＦＥＴポケット領域５２に対して自己整合的に形成できる。
【０１２２】
なお、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１を、ソースポケット領域５１およびＪＦＥＴポケット領域５２より先に形成してもよい。
【０１２３】
以降は、実施の形態１において図２８以降の図で示した工程と同様の手順を実施することにより、図４３のＭＯＳＦＥＴ構造が得られる。本実施の形態においても、ウェル領域２０として、図１０、図１４、図１５に示した構造を適用してもよい。
【０１２４】
実施の形態４によれば、チャネル領域をＭＯＳ界面（ウェル領域２０の表面）から遠ざけることができるので、ＭＯＳ界面の界面準位がチャネル領域に与える影響を小さくできる。従ってチャネル移動度がより高くなり、チャネル抵抗を低減することができる。
【０１２５】
また上記の各実施の形態では、本発明に係る半導体装置の例として縦型のＭＯＳＦＥＴを示したが、本発明の適用はこれに限られず、ＭＯＳ構造を有するスイッチング素子に広く適用可能である。例えば図３０の構成において半導体基板１とオーミック電極４２との間に第２導電型からなるコレクタ層を設ければＩＧＢＴの構成となるが、ＩＧＢＴにおいても上記した本発明の効果は得られる。
【符号の説明】
【０１２６】
１  半導体基板、２  ドリフト層、５  チップ、６  第１ＪＦＥＴ領域、７  第２ＪＦＥＴ領域、８  電流制御層、９  電流制御領域、１０  ソースエクステンション領域、１１  ＪＦＥＴエクステンション領域、１２  ソース領域、２０  ウェル領域、２１  ウェルコンタクト領域、２９  高濃度領域、３０  ゲート絶縁膜、３１  フィールド酸化膜、３２  層間酸化膜、３５  ゲート電極、４０，４２  オーミック電極、４１  ソースパッド、４３  ドレイン電極、４４  ゲート配線、４５  ゲートパッド、５０  ＪＴＥ領域、５１  ソースポケット領域、５２  ＪＦＥＴポケット領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005687127.tif 000006
【図６】
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【図７】
0005687127.tif 000008
【図８】
0005687127.tif 000009
【図９】
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【図１０】
0005687127.tif 000011
【図１２】
0005687127.tif 000012
【図１４】
0005687127.tif 000013
【図１５】
0005687127.tif 000014
【図１６】
0005687127.tif 000015
【図１７】
0005687127.tif 000016
【図１８】
0005687127.tif 000017
【図１９】
0005687127.tif 000018
【図２０】
0005687127.tif 000019
【図２１】
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【図２４】
0005687127.tif 000021
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
0005687127.tif 000026
【図３０】
0005687127.tif 000027
【図３１】
0005687127.tif 000028
【図３２】
0005687127.tif 000029
【図３３】
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【図３４】
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【図３５】
0005687127.tif 000032
【図３６】
0005687127.tif 000033
【図３７】
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【図３８】
0005687127.tif 000035
【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図１１】
0005687127.tif 000043
【図１３】
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【図２２】
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【図２３】
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