(57)【特許請求の範囲】
【請求項１】
複数の強誘電体メモリであって、各強誘電体メモリセルは強誘電体キャパシタを備える、強誘電体メモリセルと、
書き込み線と、
読み出し線と、
複数の強誘電体メモリセル選択バスであって、各々の前記強誘電体メモリセルに対して前記選択バスが１つずつ対応しており、前記強誘電体メモリセルのそれぞれが、その強誘電体メモリセルに対応する強誘電体メモリセル選択バス上の信号に応じて、前記強誘電体メモリセルを前記読み出し線および前記書き込み線のそれぞれに接続する第１および第２のゲートを具える、強誘電体メモリセル選択バスと、
データ値を当該データ値に対応する電荷に変換し、前記書き込み線に現在接続されている前記強誘電体メモリセルの前記強誘電体キャパシタに前記電荷を蓄積させる書き込み回路であって、前記電荷が、少なくとも３つの状態を有するデータ値によって決定された少なくとも３つの異なる値を有し、各データ値の状態が前記電荷値の１つに対応し、前記電荷が前記強誘電体キャパシタを完全に分極させない、書き込み回路と、
前記読み出し線に現在接続されている前記強誘電体メモリセルの強誘電体キャパシタに蓄積された電荷を測定して出力値を生成する読み出し回路であって、前記出力値が、前記状態の１つに相当する、読み出し回路と
を具えることを特徴とする強誘電体メモリ。
【請求項２】
請求項１に記載の強誘電体メモリにおいて、前記強誘電体キャパシタは、関連非強誘電体のキャパシタンスによって特徴付けられ、前記書き込み回路が前記電荷を前記強誘電体キャパシタ上に蓄積させる際に、前記書き込み回路は、前記関連非強誘電体のキャパシタンス上に蓄積された電荷を補うことを特徴とする強誘電体メモリ。
【請求項３】
請求項１に記載の強誘電体メモリにおいて、前記読み出し線に現在接続されている前記強誘電体メモリセルから読み出されたデータ値を、当該データ値に対応する電荷に変換し、当該電荷を前記強誘電体メモリセルの強誘電体キャパシタに蓄積させることで、前記強誘電体メモリセルで書き換えさせるコントローラをさらに備えることを特徴とする強誘電体メモリ。
【請求項４】
請求項１に記載の強誘電体メモリにおいて、各前記強誘電体メモリセルは、
前記強誘電体キャパシタと、
制御端子上の信号によって決定される第１および第２のスイッチ端子間のインピーダンスを有するスイッチであって、前記強誘電体キャパシタが、前記制御入力と前記第１のスイッチ端子の間に接続される、スイッチと
を具え、
前記第１および第２のスイッチ端子間に電位差を印加すると、前記強誘電体キャパシタの分極の前記状態によって決定される方式で異なる電流が前記第１のスイッチ端子と前記第２のスイッチ端子との間に流れることを特徴とする強誘電体メモリ。
【請求項５】
複数の強誘電体メモリであって、各強誘電体メモリセルが強誘電体キャパシタを具える強誘電体メモリセルと、
書き込み線と、
読み出し線と、
複数の強誘電体メモリセル選択バスであって、各々の前記強誘電体メモリセルに対して前記選択バスが１つずつ対応しており、前記強誘電体メモリセルのそれぞれが、その強誘電体メモリセルに対応する強誘電体メモリセル選択バス上の信号に応じて、前記強誘電体メモリセルを前記読み出し線および前記書き込み線のそれぞれに接続する第１および第２のゲートを具える、強誘電体メモリセル選択バスと、
前記書き込み線に現在接続されている前記強誘電体メモリセルの前記強誘電体キャパシタに電荷を蓄積させる書き込み回路であって、前記電荷が、少なくとも３つの状態を有するデータ値によって決定された値を有する、書き込み回路と、
前記読み出し線に現在接続されている前記強誘電体メモリセルの強誘電体キャパシタに蓄積された電荷を測定して出力値を生成する読み出し回路であって、前記出力値が、前記状態の１つに相当する、読み出し回路と、を具え、
前記強誘電体キャパシタのそれぞれは、最大残留分極を有し、各強誘電体キャパシタは、前記強誘電体キャパシタが第１の方向に前記最大残留分極を有する第１の分極状態、前記強誘電体キャパシタが反対の方向に前記最大残留分極を有する第２の分極状態、および、前記第１の分極状態と前記第２の分極状態の中間にある残留分極によって特徴付けられる複数の中間残留分極状態によって特徴付けられ、前記書き込み回路は、前記データ値に対応する前記電荷を前記強誘電体キャパシタ上に蓄積することによって、前記書き込み線に接続された前記強誘電体キャパシタを前記第１の分極状態に入るようにし、次いで、前記中間分極状態の１つに入るようにし、前記電荷は、前記強誘電体キャパシタを前記中間分極状態の１つに入るようにすることを特徴とする強誘電体メモリ。
【請求項６】
請求項５に記載の強誘電体メモリにおいて、前記読み出し回路は、その強誘電体キャパシタが前記第１の分極状態にリセットされる際、前記読み出し線に現在接続されている前記強誘電体メモリセル内の前記強誘電体キャパシタから解放された電荷を測定することを特徴とする強誘電体メモリ。
【請求項７】
請求項６に記載の強誘電体メモリにおいて、前記強誘電体キャパシタは、関連非強誘電体のキャパシタンスによって特徴付けられ、前記読み出し回路が前記強誘電体キャパシタ上に蓄積された前記電荷を測定する際に、前記読み出し回路は、前記関連非強誘電体のキャパシタンス上に蓄積された電荷を補うことを特徴とする強誘電体メモリ。
【請求項８】
請求項５に記載の強誘電体メモリにおいて、前記読み出し回路は、第１の電位まで充電され、次いで、前記読み出し線に現在接続されている前記強誘電体メモリセル内の前記強誘電体キャパシタに接続される読み出しキャパシタを備えることを特徴とする強誘電体メモリ。
【請求項９】
請求項８に記載の強誘電体メモリにおいて、前記読み出し回路は、前記読み出しキャパシタが前記強誘電体キャパシタに接続される前後に、前記読み出しキャパシタ上の電荷を測定することを特徴とする強誘電体メモリ。
【請求項１０】
請求項５に記載の強誘電体メモリにおいて、前記読み出し回路は、前記読み出し線に現在接続されている前記強誘電体メモリ内の前記強誘電体キャパシタに移動させて、前記強誘電体キャパシタに前記第２の分極状態を取らせなければならない電荷を測定することを特徴とする強誘電体メモリ。
【請求項１１】
強誘電体キャパシタが通電されていない場合に電荷を蓄積する強誘電体キャパシタと、
前記強誘電体キャパシタに既に格納されている第２データ値に追加される第１データ値を受信し、前記強誘電体キャパシタに蓄積された電荷を、前記第１および第２データ値の合計に対応する値に変更する書き込み回路であって、この合計が、前記第１データ値と異なり前記第２データ値とも異なる、書き込み回路と、
前記強誘電体キャパシタに蓄積された前記電荷を決定する読み出し回路であって、２つを超える状態を有する出力信号を生成し、各状態が前記強誘電体キャパシタに蓄積された異なる電荷に対応している、読み出し回路と、を具え、
前記強誘電体キャパシタが残留分極により特徴付けられ、前記書き込み回路が、前記強誘電体キャパシタに蓄積された電荷を変更する前に、前記残留分極を完全分極よりも少ない既定値に設定することを特徴とするメモリ回路。
【請求項１２】
請求項１１に記載のメモリ回路において、前記第１データ値を受信する前に前記強誘電体キャパシタに既定の電荷を蓄積させ、前記既定の電荷が蓄積された後に前記強誘電体キャパシタが完全分極よりも少なくなる、リセット回路を備えることを特徴とするメモリ回路。
【請求項１３】
メモリ回路において、
強誘電体キャパシタが通電していない時に電荷を蓄積する強誘電体キャパシタと、
前記強誘電体キャパシタに既に格納されている第２データ値に追加される第１データ値を受信し、前記強誘電体キャパシタに蓄積された電荷を、前記第１および第２データ値の合計に対応する値に変更する、書き込み回路であって、前記合計が、前記第１データ値と異なり前記第２データ値とも異なる、書き込み回路と、
前記強誘電体キャパシタに蓄積された電荷を決定する読み出し回路であって、前記読み出し回路が２つを超える状態を有する出力信号を生成し、各状態が前記強誘電体キャパシタに蓄積された異なる電荷に対応している、読み出し回路と、を具え、
前記強誘電体キャパシタは、残留電極によって特徴付けられ、前記読み出し回路は、前記強誘電体キャパシタが既定の残留分極を有するように、前記強誘電体キャパシタに蓄積された前記電荷と組み合わされなければならない電荷の量を測定することを特徴とするメモリ回路。
【請求項１４】
データを格納する方法において、
蓄積された電荷により特徴付けられる、強誘電体キャパシタを既定の分極状態にリセットするステップであって、前記蓄積された電荷が初期のデータ値を代表し、前記既定の分極状態が前記強誘電体キャパシタが完全に分極されていない状態であるステップと、
受信したデータ値に関連する電荷を前記蓄積された電荷に追加して、前記蓄積された電荷を前記初期のデータ値と前記受信したデータ値との合計に対応する電荷へ変更するステップと、
２つを超える状態を有する出力信号を生成するステップにおいて、前記出力信号が、前記強誘電体キャパシタに蓄積された前記電荷によって決定され各状態が前記強誘電体キャパシタに蓄積された異なる電荷に対応しているステップと、を具え
前記強誘電体キャパシタは残留分極によって特徴付けられ、前記残留分極が前記初期のデータ値により決定された既定値に設定される、
ことを特徴とする方法。
【請求項１５】
データを格納する方法において、
蓄積された電荷によって特徴付けられる、強誘電体キャパシタを既定の分極状態にリセットするステップであって、前記蓄積された電荷が初期のデータ値を代表するステップと、
受信したデータ値に関連する電荷を前記蓄積された電荷に追加して、前記蓄積された電荷を前記初期のデータ値と前記受信したデータ値との合計に対応する電荷へ変更するステップと、
２つを超える状態を有する出力信号を生成するステップにおいて、前記出力信号が、前記強誘電体キャパシタに蓄積された前記電荷によって決定され各状態が前記強誘電体キャパシタに蓄積された異なる電荷に対応しているステップと、を具え、
前記データ値に関連する前記電荷を前記蓄積電荷に追加させるステップが、
プリチャージ回路を使用して、前記データ値によって決定された電位まで書き込みキャパシタをプリチャージするステップと、
前記プリチャージ回路から前記書き込みキャパシタを切断するステップと、
前記書き込みキャパシタを前記強誘電体キャパシタに接続するステップと
を具えることを特徴とする方法。
【請求項１６】
請求項１４に記載の方法において、前記強誘電体キャパシタが、前記強誘電体キャパシタに最大残留分極を有する状態を取らせる飽和電圧によって特徴付けられ、前記データ値に関連する前記電荷を前記蓄電された電荷に追加させるステップが、前記強誘電体キャパシタの両端間の前記飽和電圧を下回る電圧を印加するステップを具えることを特徴とする方法。
【請求項１７】
請求項１４に記載の方法において、前記データ値に関連する前記電荷を前記蓄積電荷に追加させるステップは、前記データ値によって決定された時間の間、前記強誘電体キャパシタを電流制限充電源に接続するステップを含むことを特徴とする方法。
【請求項１８】
請求項１４に記載の方法において、前記出力信号の前記状態は、前記強誘電体キャパシタに蓄積された電荷の異なるレベルに相当し、前記電荷の異なるレベルの差は、既定の電荷を超え、前記出力信号を生成するステップは、前記既定の電荷を超えて前記電荷を変更することなく、前記強誘電体キャパシタに蓄積された前記電荷を決定するステップを含むことを特徴とする方法。
【発明の詳細な説明】
【背景技術】
【０００１】
不揮発性ソリッドステートＥＥＰＲＯＭメモリは、高速および／または低消費電力を必要とする応用において、大規模なデータ記憶用の従来の回転磁気ディスク媒体との競争力が高まってきた。そのようなメモリは、従来のディスクドライブよりもはるかに短い効果的な「シーク」時間や、従来のディスクドライブ以上の速さのデータ転送速度を有する。それに加えて、これらのメモリは、著しい機械的衝撃に耐えることができ、従来のディスクドライブの電力の一部を必要とする。しかし、そのようなメモリのコストにより、依然として、ドライブの使用が制限される。それに加えて、そのようなメモリは、高放射線環境では使用できない。
【０００２】
そのようなメモリのコストを削減するための一方法は、３つ以上の蓄積状態を有するメモリセルを利用する。例えば、ＥＥＰＲＯＭメモリでは、電荷は、トンネル効果を使用して、フローティングゲート上に堆積する。電荷は、関連トランジスタの導電率を変更する。バイナリメモリでは、必要なことは、電荷の有無を検知することのみである。多状態メモリでは、各状態は、ゲートに移動している電荷の量の違いに相当する。セルを読み出すには、セルの導電率を測定して可能な状態を見分けなければならない。現在、各セルは複数ビットのデータを格納するため、所定のいかなるメモリサイズに対しても、メモリのコストが大幅に削減される。
【０００３】
残念ながら、そのようなセルに書き込む時間は、バイナリセルに書き込む時間よりもはるかに長い。その上、メモリセルに格納できる状態の最大数は限られている。これらの問題は、大多数のセルの読み出しまたは書き込みを同時に行うことができるようにメモリ内のセンス増幅器の数を増加することによって部分的に克服することができる。しかし、この手法は、メモリのコストを増加し、依然として、トラックをロードした時点でトラックの個々のセグメントを読み出すための読み出し時間よりも長い「トラック」の初期読み出し時間を課す。
【０００４】
記録のデータを書き換える場合は、全記録を消去し、次いで、新しいデータを入力しなければならない。消去時間は書き込み時間と比べて長いため、データは、消去されている未使用の記録に書き換えられる。次いで、前回の書き換えで破棄された記録は、バックグラウンドで消去される。この「ガーベジコレクション」手順は、さらに、メモリを複雑化し、コストを増加する。最後に、セルの消去および書き換えができる回数は限られており、したがって、多数回にわたり大多数のセルの消去および書き換えを必要とする応用において、メモリの寿命が問題となり得る。
【発明の概要】
【０００５】
本発明は、複数の強誘電体メモリセルを有する強誘電体メモリを含み、各強誘電体メモリセルは強誘電体キャパシタを含む。強誘電体メモリは、読み出しおよび書き込み線と、複数の強誘電体メモリセル選択バスとを含み、それぞれの強誘電体メモリセルに対して選択バスが１つずつ対応する。強誘電体メモリセルのそれぞれは、その強誘電体メモリセルに対応する強誘電体メモリセル選択バス上の信号に応じて、強誘電体メモリセルを読み出し線および書き込み線のそれぞれに接続するための第１および第２のゲートを含む。書き込み回路は、書き込み線に現在接続されている強誘電体メモリセルの強誘電体キャパシタに電荷を蓄積させ、電荷は、少なくとも３つの状態を有するデータ値によって決定された値を有する。読み出し回路は、読み出し線に現在接続されている強誘電体メモリセルの強誘電体キャパシタに蓄積された電荷を測定して出力値を生成し、出力値は、蓄積状態に相当する。
【図面の簡単な説明】
【０００６】
【図１】図１は、典型的な強誘電体キャパシタを示す。
【図２】図２は、本発明で使用される基本的なプログラミング原理および１つの可能なプログラミング構成を示す。
【図３】図３は、別のプログラミング構成を示す。
【図４】図４は、強誘電体キャパシタ上に蓄積された電荷の読み出しに基づく簡易化された読み出し回路を示す。
【図５】図５は、本発明の別の実施形態による簡易化された読み出し回路である。
【図６】図６は、本発明によるアナログ強誘電体メモリの一実施形態を示す。
【図７】図７は、書き込み操作の間に強誘電体キャパシタに蓄積された電荷の量を測定することによってデータを読み出す蓄積スキームを利用する、本発明による強誘電体メモリの一実施形態を示す。
【図８Ａ】図８Ａは、自律型メモリ回路の概略図である。
【図８Ｂ】図８Ｂは、強誘電体キャパシタを上向きおよび下向き状態にして自律型メモリ回路を起動させた場合の、時間の関数としての電源（ｐｏｗｅｒ  ｒａｉｌ）およびノードの電位を示す。
【図９】図９は、自律型メモリセルの一実施形態を示す。
【図１０】図１０は、本発明による多状態強誘電体メモリの別の実施形態を示す。
【図１１】図１１は、本発明の別の実施形態による強誘電体メモリを示す。
【図１２】図１２は、本発明による強誘電体メモリの別の実施形態を示す。
【図１３Ａ】図１３Ａは、強誘電体キャパシタの分極の状態の設定に利用することができる書き込み回路の別の実施形態を示す。
【図１３Ｂ】図１３Ｂは、入力データを電圧に変換することによって強誘電体キャパシタに書き込まれたデータを示す。
【図１４】図１４は、本発明による強誘電体メモリの別の実施形態を示す。
【発明を実施するための形態】
【０００７】
ここで、典型的な強誘電体キャパシタを示す図１を参照する。この論考の目的のため、強誘電体キャパシタは、第１および第２の電極間に挟まれたチタン酸ジルコン酸鉛（ＰＺＴ）などの強誘電体の誘電材料を有するキャパシタとして定義され、誘電材料は、電極間に電位を印加して、次いで、除去する際に残留分極を示す。キャパシタの最も簡単な形式は、電極２１および２２を有する平行板キャパシタであり、誘電体層２３はチタン酸ジルコン酸鉛などの強誘電体材料を含む。以下の論考を分かり易くするため、実施例において、誘電体を挟む１組の平行板を有する強誘電体キャパシタを使用する。しかし、他の形状も可能である。例えば、各組の電極間に誘電体を備えた互いにかみ合わせた電極（組み合わせた指）を有するキャパシタも利用することができる。
【０００８】
誘電体層は、キャパシタの電極間に適切な電圧を印加することによって分極することができる。分極の状態は、誘電体層内のドメインが整合する方向によって特徴付けることができる。分極方向が、分極電位が電極２２から電極２１の方に向く電界を生成する場合に相当する場合は、強誘電体キャパシタは「上」向きに分極されると言われる。同様に、分極方向が、分極電位が電極２１から電極２２の方に向く電界を生成する場合に相当する場合は、強誘電体キャパシタは「下」向きに分極されると言われる。
【０００９】
従来のバイナリ強誘電体メモリでは、分極方向を使用して１ビットの値を格納する。例えば、上および下向きの分極はそれぞれ、「１」および「０」のビット値に相当し得る。ビット値は、キャパシタの電極間に適切な電圧を印加することによって書き込まれる。キャパシタに格納されるビット値は、キャパシタを通常上向きにプログラミングする電圧をキャパシタの電極間に印加し、キャパシタの電極の１つからまたはキャパシタの電極の１つに流れる電荷を観察することによって決定される。電圧が印加される際にキャパシタが上向き状態であれば、電荷はほとんど流れない。しかし、キャパシタが下向き状態であれば、キャパシタの状態は上向き状態に切り替えられ、問題の電極からまたは問題の電極により多くの電荷が流れる。
【００１０】
従来のバイナリ強誘電体メモリでは、プログラミング電圧は、誘電体が所望の方向に完全に分極されることを保証できるほど十分に高く設定される。すなわち、電極間のより大きなプログラミング電圧差を使用することによって、いかなる追加の残留分極も得られないことになる。
【００１１】
本発明は、完全な上向き状態と完全な下向き状態との間に残留分極状態の連続体があるという観察、および、これらの中間状態はキャパシタに移動する電荷を制御することによってプログラミングすることができるという観察に基づく。また、中間状態は、既知の完全な飽和状態にキャパシタをリセットする際に流れる電荷を測定することによって読み出すこともできる。
【００１２】
ここで、本発明で使用される基本的なプログラミング原理および１つの可能なプログラミング構成を示す図２を参照する。プログラミングサイクルの開始時、強誘電体キャパシタ２６は、矢印で示されるように上向きにプログラミングされる。これは、プログラミングソース２４を使用して、示される方向に誘電体層を完全に分極する量だけ、電極２７に対して電極２６の電位を増加することによって達成される。
【００１３】
中間分極状態を設定するため、プログラミングソース２４は、強誘電体キャパシタ２５の両端間に逆の電位を印加する。しかし、流せる電流は限られており、その結果、分極を完全に反転させる時間は、無制限の電流源が使用される場合に通常必要とされる時間を超えて延長される。本発明は、分極が完全に反転される前にプロセスが終了された場合は、強誘電体キャパシタ２５は中間分極状態で残されるという観察に基づく。したがって、プログラミングソース２４が定電流源の場合は、強誘電体キャパシタ２５の分極の状態は、プログラミング時間の関数である。例えば、プログラミングソース２４がオン状態である時間の長さを決定するタイマ２８を使用して、入力値を中間分極状態に変換することができる。
【００１４】
強誘電体キャパシタ２５は、電荷蓄積デバイスと見なすことができる。残留分極は、誘電体に残留電界を生じさせる。この電界を解消するため、電荷は、キャパシタの一方の電極から他方の電極に移動し、その結果、可動電荷は、分極電界をまさに解消する電界を生成する。分極方向が完全に反転される際の電極２６から電極２７に流れる電荷の量をＱｍａｘで示す。この電荷は、誘電体の分極方向に応じて、電極のいずれか１つに蓄積されているものと見なすことができる。プログラミングソースによって電荷が反対側の板に押し付けられれば、分極の状態は、移動された電荷の量に応じた量だけ変化する。電荷を反対側の板に押し付けるには、印加電圧の方向は、強誘電体キャパシタを既知の完全な分極状態に「リセット」する際に使用されるものとは反対でなければならない。
【００１５】
既知の電荷を反対側の板に伝達する任意の回路構成を使用して、電荷は、Ｑｍａｘ未満であり、プログラミング電圧を除去する際にキャパシタ上に蓄積された電荷を問題の既知の電荷によって変更できるように残留分極を変更する電圧で伝達されるという条件で、強誘電体キャパシタを中間状態にプログラミングすることができる。移動した電荷は電流にプログラミング時間を乗じたものと等しいため、上記で論じられる定電流源を利用した構成がその一例である。しかし、他の構成も利用することができる。
【００１６】
ここで、別のプログラミング構成を示す図３を参照する。この実施形態では、デジタルアナログ変換器３２を使用して、デジタルアナログ変換器３２をキャパシタ３３に接続するようにスイッチ３６が設定された際にキャパシタ３３に印加された電圧に入力値を変換する。キャパシタ３３を充電した後、スイッチ３６を使用して、既にリセットされた強誘電体キャパシタ３１にキャパシタ３３を接続する。次いで、キャパシタ３３からの電荷は、強誘電体キャパシタ３１に流れる。切り替え前のキャパシタ３３の電圧をＶ１で示し、切り替え後の線３４の電圧をＶ２で示す。次いで、強誘電体キャパシタ３１に移動した電荷は、Ｃ（Ｖ１−Ｖ２）であり、式中、Ｃはキャパシタ３３のキャパシタンスである。Ｖ１＞Ｖ２の場合は、移動した電荷は、線形デジタルアナログ変換器に対する入力値に比例する。いずれの場合も、移動した電荷の量に入力状態をマッピングする校正曲線を提供することができる。あるいは、デジタルアナログ変換器３２は、非線形伝達関数を利用してＶ２を補うことができる。
【００１７】
中間分極状態は、キャパシタ２５を完全に上向きにプログラミングするような値に電位差を再度設定する際にキャパシタ２５の電極間を流れる電荷の量を測定することによって決定することができる。あるいは、状態は、キャパシタを完全に下向き状態にプログラミングするためにキャパシタに流さなければならない電荷の量を測定することによって検知することができる。
【００１８】
ここで、電極上に蓄積された電荷の読み出しに基づく簡易化された読み出し回路を示す図４を参照する。この論考の目的のため、強誘電体キャパシタ４３は、４６の実線の矢印によって示されるように、上向き分極にリセットされたと想定する。次いで、データは、点線の矢印の方向に分極を低減させた電荷を蓄積することによって、強誘電体キャパシタ４３に格納された。読み出し回路の目標は、蓄積した電荷の単調関数である読み出し電圧を提供することによって強誘電体キャパシタ４３を上向き状態へ再度リセットする際にその電荷を測定することである。
【００１９】
読み出し操作は、キャパシタ４２がＶ＋の電位に充電されるように、スイッチ４１を開放し、スイッチ４４を閉鎖した状態で開始される。キャパシタ４２が充電された後、スイッチ４４は開放され、スイッチ４１は閉鎖される。最初は、強誘電体キャパシタ４３は、強誘電体キャパシタの両端間にＶ＋の電位を有する。Ｖ＋が十分に高い場合は、強誘電体キャパシタ４３は、上向き状態にリセットされ、強誘電体キャパシタ４３に蓄積された電荷Ｑは、キャパシタ４２に移動し、それにより、Ｑ／Ｃ（式中、Ｃはキャパシタ４２のキャパシタンスである）と等しい量だけキャパシタ４２の電位が低下する。したがって、線４７の電圧は、強誘電体キャパシタ４３上に蓄積された電荷の関数である。強誘電体キャパシタ４３上に蓄積することができる電荷の全範囲にわたって操作するこの読み出しスキームの場合、Ｖ＋は、Ｑｍａｘ／Ｃ＋Ｖｓを上回るものでなければならず、式中、Ｖｓは強誘電体キャパシタ４３を完全にリセットするために必要な電位である。また、読み出し操作の終了時には、強誘電体キャパシタ４３は上向き状態にリセットされることにも留意されたい。
【００２０】
また、図４に示される回路を使用して、図５に示されるように、Ｖ＋の電源をＶ−の電源に置き換えた第２の読み出しスキームを実施することもでき、これは、本発明の別の実施形態による簡易化された読み出し回路である。この読み出し回路は、図４を参照して上記で説明されるものと類似した方法で動作する。最初に、スイッチ４４を閉鎖し、スイッチ４１を開放して、キャパシタ４２を充電する。次いで、スイッチ４４を開放し、それに続いてスイッチ４２を閉鎖する。電位は、強誘電体キャパシタ４３を完全に下向きに分極させるほど十分である。これを達成するために必要な電荷は、キャパシタ４２によって提供される。したがって、スイッチ４１が閉鎖される前と後の線４７の電圧差は、その部分的な分極状態から完全な下向き状態への強誘電体キャパシタ４３の分極の移動に必要な電荷の割合である。このスキームでは、強誘電体キャパシタ４３は、リプログラミング前に上向き分極にリセットしなければならない。
【００２１】
ここで、本発明によるアナログ強誘電体メモリの一実施形態を示す図６を参照する。強誘電体メモリ５０は、複数の行および列に組織化された複数の強誘電体メモリセルとして組織化される。典型的な強誘電体メモリセルは、５１でラベル付けされている。各強誘電体メモリセルは、強誘電体キャパシタ５２と、インターフェース回路５３とを含む。行の強誘電体メモリセルのすべては、読み出しおよび書き込み操作の間、並行処理される。処理する行は、読み出しおよび書き込み操作の間に行処理作業を順序付けるための導体も含む、複数の行選択バス５４を操作する行選択回路によって選択される。所定の列の各強誘電体メモリセルは、５８および５９で示される２つの列バスに接続される。列バス５８は、処理されている強誘電体メモリセル内の強誘電体キャパシタに格納されたデータの読み出しに使用され、列バス５９は、新しいアナログ値での強誘電体キャパシタのプログラミングに使用される。各強誘電体キャパシタは、Ｎ個の状態の１つになるようにプログラミングすることができ、Ｎ＞２である。処理されている行の強誘電体キャパシタの状態は、強誘電体キャパシタに蓄積された電荷の量を示す列バス５８上の信号を生成することによって確認される。この状態は、読み出し回路６２を使用して設定される。処理されている行の強誘電体キャパシタの状態は、書き込み回路６１を介してそのセルに接続されたバス５９に信号を印加することによって設定される。信号は、強誘電体メモリセルに格納する値に関連する既定の量の電荷を、その強誘電体メモリセル内の強誘電体キャパシタに蓄積させる。
【００２２】
行の読み出しであるデータは、行バッファ５５に格納される。本発明の一態様では、データは、対応する強誘電体キャパシタに蓄積された電荷を表すアナログ信号からデジタル値に変換される。読み出しプロセスは破壊的であるため、データの変更が行われない場合であっても、このデータは、書き込み操作を用いて行に復元しなければならない。変更が行われる場合は、その変更は、行の強誘電体メモリセルがリセットされた後にバッファ５５に入力される。次いで、バッファ５５内のデータは、対応する強誘電体キャパシタに蓄積された電荷に変換される。
【００２３】
読み出しおよび書き込み操作は、アドレス（ＡＤＤＲ）、操作コード（ＯＰＣＯＤＥ）、および、アドレスで指定された強誘電体メモリセルに書き込まれるデータを受信するコントローラ５７を利用する。示されたアドレスからのデータは、データライン上で出力される。行選択回路５６は、アドレスによって指定された行選択バスに適切な信号を印加する。
【００２４】
強誘電体メモリ５０は、メモリセルの各列用の２つの列バスを含み、一方は読み出し用で、もう一方は書き込み用である。この構成は、詳細な実施形態の以下の論考を分かり易くする。しかし、１つの列バスのみを必要とする実施形態も構築することができる。
【００２５】
ここで、上記で論じられる、書き込み操作の間に強誘電体キャパシタに蓄積された電荷の量を測定することによってデータを読み出す蓄積スキームを利用する、本発明による強誘電体メモリの一実施形態を示す図７を参照する。論考を分かり易くするため、強誘電体メモリ７０内には１つの強誘電体メモリセルのみが示されている。４つの行線Ｒ１〜Ｒ４は、強誘電体メモリセル８１が位置するメモリセルの行に対応する行バスの一部である。以下の論考を分かり易くするため、問題の強誘電体キャパシタに対する以前の読み出し操作によって、書き込み操作前に、強誘電体キャパシタは完全に上向き状態に分極されたと想定する。値は、ゲート８４を導電状態に置き、ゲート８６を非導電状態に置くことによって、強誘電体メモリセル８１に書き込まれる。次いで、キャパシタ７７は、書き込み回路７５によってゲート７６が開放される際に書き込まれているデータに対応する値を有する電荷を強誘電体キャパシタ８２に移動させることになる電位まで充電される。問題の電荷を提供するために必要とされる電圧へのデータの変換は、書き込み回路７５によって実行される。キャパシタ７７の電圧は、Ｖ２未満であり、書き込むデータ値に依存する。強誘電体キャパシタ８２が書き込み線７３に接続されると、上方の板は、Ｖ２に保持されている下方の板を下回る電位になり、したがって、書き込み操作は、リセット操作によって生成された分極の一部を反転する。
【００２６】
データは、ゲート８８によって読み出し線７２に接続される読み出し回路７４による２ステッププロセスにおける強誘電体メモリセル８１の読み出しである。最初に、キャパシタ８３は、ゲート８６によって強誘電体キャパシタ８２から隔離されている間、Ｖ１まで充電される。キャパシタ８３をＶ１に接続するには、ゲート８５が利用される。ここでは、Ｖ１は、最大設計電荷をキャパシタ８３に移動しても依然としてキャパシタ８３の上方の板がＶ２を上回る電圧を有することができる量だけＶ２を上回る。キャパシタ８３の終止電圧は、ソースフォロア８７によって増幅され、読み出し回路７４内にキャパシタの電圧を格納する読み出し回路７４によって読み出される。次に、ゲート８６は導電状態に置かれ、キャパシタ８３の電圧を強誘電体キャパシタ８２の両端間に印加する。これは、強誘電体キャパシタ８２をリセットし、強誘電体キャパシタ８２に蓄積された電荷を解放し、次に、ソースフォロア８７のゲート側の電圧を低下させる。次いで、この電圧は、読み出し回路７４によって読み出され、以前に格納された電圧から差し引かれ、強誘電体キャパシタ８２によって解放された電荷を示す電圧差に到達する。次いで、合成アナログ電圧は、読み出し回路７４内のアナログデジタル変換器によってデジタル化することができる。上述の通り、強誘電体キャパシタ８２は、読み出しプロセスの終了時に、完全に上向き状態に分極した状態で残される。強誘電体メモリセル８１が読み出されていれば、上記で説明されるように、データ出力値を書き込み回路７５に入力することによって、読み出された値を強誘電体キャパシタ８２に復元しなければならない。
【００２７】
上記で論じられる強誘電体メモリセルは、本発明で利用できる強誘電体メモリセルの一例である。しかし、他の形式の強誘電体メモリセルも使用することができる。アナログメモリの構築に利用できる強誘電体メモリセルの別の実施形態は、参照により本明細書に組み込まれる同時係属の米国特許出願第１２／４８０，６４５号明細書で説明されている自律型メモリ回路に類似する。最初に、自律型メモリ回路の概略図である図８Ａを参照する。自律型メモリ回路２００は、強誘電体キャパシタ２０１と、電流駆動型制御入力２０５を有するスイッチ２０３とを含む。導電性負荷２０２は、電源とスイッチ２０３の間に接続される。
【００２８】
強誘電体キャパシタ２０１は、強誘電体キャパシタ２０１の両端間に電圧を印加することによって切り替えることができる残留分極を有する。すなわち、キャパシタの両端間に電圧が印加されない場合は、キャパシタの誘電体は電気的に分極される。誘電体は、誘電体が上向きまたは下向きのいずれかに分極されている状態に相当する２つの状態を有する。強誘電体キャパシタの両端間に電圧が印加される場合は、強誘電体キャパシタに電界が生成される。電界の方向が残留分極のものと同じであれば、強誘電体キャパシタの２つの電極を接続する回路を少量の電流が流れる。他方では、印加された電界が残留分極のものとは反対の方向であれば、残留分極は方向を変更して新しい電界方向に適合させ、大量の電流が外部回路を流れる。電流および電流が流れる電圧の大きさは、強誘電体キャパシタの構成、エリアおよび厚さを調整することによって設定することができる。
【００２９】
電流が制御入力２０５に入ると、スイッチ２０３は、高インピーダンス状態から低インピーダンス状態に変化する。回路２００では、入力線からスイッチ２０３までの電位は、スイッチの状態とは無関係にグランド電位またはほぼグランド電位であり続けると想定する。以下の論考を分かり易くするため、電源は正であり、強誘電体キャパシタ２０１の電極間に正の電源電位が印加されると「上向き」残留分極状態が設定されると想定する。しかし、入力は電源を基準とし、出力はグランドを基準とする他の実施形態も利用することができる。
【００３０】
最初に、強誘電体キャパシタ２０１は上向き状態に分極されていると想定する。電源を入れると、スイッチ２０３は最初はオフ状態であり、したがって、ノード２６の電位はＶに向けて増加する。したがって、強誘電体キャパシタ２０１に印加される電界も上向きであり、強誘電体キャパシタ２０１は状態を反転しない。それに応じて、電流はスイッチ２０３の入力にはほとんど流れず、スイッチ２０３はオフ状態のままであり、自律型メモリ回路２００の出力は、即座にＶの電位となる。
【００３１】
次に、強誘電体キャパシタ２０１は下向き状態に分極されていると想定する。電源を入れると、強誘電体キャパシタ２０１の両端間に印加される電界は、強誘電体キャパシタ２０１の残留分極のものとは逆であり、強誘電体キャパシタ２０１は、状態を反転して、印加された電界に適合させることを試みる。この場合、はるかに大量の電流がスイッチ２０３の制御入力に流れ、スイッチ２０３は導電状態に入る。ノード２０６は、Ｖ未満の中間状態まで上昇する。固有電位は、スイッチおよび導電性負荷の詳細に依存する。この中間状態は、強誘電体キャパシタ２０１がその上向き状態への切り替えを終えるまで維持される。その時点で、強誘電体キャパシタ２０１から流れ出る電荷はなくなり、スイッチ２０３は再度非導電状態に入る。したがって、ノード２０６の電位は増加してＶに戻る。
【００３２】
したがって、電源を入れた後は、自律型メモリ回路２００は、強誘電体キャパシタ２０１が状態を切り替えるのに必要な時間の間、強誘電体キャパシタ２０１の分極の状態に依存する一時的な出力を有する。電源を入れる際に強誘電体キャパシタ２０１が上向きであり、それが切り替えられない場合は、出力は、ほぼ即座に高くなる。電源を入れる際に強誘電体キャパシタ２０１が下向き状態であり、それが切り替えられる場合は、出力は、一時期の間、電圧Ｖｓによって特徴付けられる中間状態になり、次いで、高くなる。その一時期が経過すると、出力は常に高い状態になり、強誘電体キャパシタ２０１は上向き分極状態になる。
【００３３】
ここで、強誘電体キャパシタ２０１を上向きおよび下向き状態にして自律型メモリ回路２００を起動させた場合の、時間の関数としての図８Ａに示される電源およびノード２０６の電位を示す図８Ｂを参照する。回路２００を起動する際に強誘電体キャパシタ２０１が下向き状態である場合は、ノード２０６の電位は、最初は、強誘電体キャパシタ２０１が分極状態を変化し始める値にノード２０６の電位が達するまで、電源の電位とともに増加する。強誘電体キャパシタ２０１が分極を反転し始めると、電荷が解放され、それにより、スイッチ２０３が導電し始める。スイッチ２０３が過度に導電し始める場合は、ノード２０６の電位は降下し始め、強誘電体キャパシタ２０１は切り替えを停止する。スイッチ２０３が十分に導電しない場合は、ノード２０６の電位はより速く上昇し、強誘電体キャパシタ２０１の切り替えがより速く行われ、より多くの電流をスイッチ２０３の制御入力に推し進め、その導電性を増加する。したがって、回路は、低速上昇で、特定の中間値でのノード２０６の電位で安定する。このように、スイッチ２０３の導電性の変化は、強誘電体キャパシタ２１の状態の変化が完了するまで、ノード２０６での電圧上昇を制限する。この時点では、強誘電体キャパシタ２０１からこれ以上の電荷は解放されず、したがって、スイッチ２０３は再度非導電状態になる。強誘電体キャパシタ２０１の遷移中の電位は、以下の論考において、「シェルフ電圧（ｓｈｅｌｆ  ｖｏｌｔａｇｅ）」（Ｖｓ）と呼ばれる。ノード２０６の電位の特定の形状は、一般に、特定のスイッチの実装に依存する。
【００３４】
アナログ強誘電体メモリセルは、強誘電体メモリセル２００から構築することができる。最初に、強誘電体キャパシタ２０１が部分的に分極される場合について考慮する。強誘電体キャパシタ２０１の分極は下向き状態に設定されており、次いで、強誘電体キャパシタ２０１に格納された値を示す電荷は、分極状態が上向き分極状態に向けて部分的に移動するように強誘電体キャパシタ２０１に導入されると想定する。これを達成する方法については、以下でさらに詳細に論じる。
【００３５】
この部分的な分極状態で強誘電体メモリセル２００を起動すると、ノード２０６の電圧は再度シェルフ電圧Ｖｓまで上昇する。しかし、この電圧がシェルフ電圧であり続ける時間の長さは、下向き状態に向かう部分的な分極の程度に依存する。具体的には、シェルフ時間の長さは、強誘電体キャパシタ２０１に蓄積された電荷の関数である。したがって、セルを起動する際にシェルフ時間の長さを測定することによって、強誘電体キャパシタに格納されたデータ値を決定することができる。
【００３６】
本発明の一態様では、自律型メモリセルを使用して、強誘電体キャパシタを下向き状態にリセットし、次いで、上向き状態に向けて強誘電体キャパシタを部分的に切り替えることによってアナログ値を格納する。書き込み操作は、自律型メモリセルが完全に上向き状態にリセットされる前に中断される、完全な下向き状態からの自律型メモリセルのリセットと見なすことができる。すなわち、書き込み操作は、シェルフに沿って、格納するデータを表すポイントまで電位を移動させる。読み出し操作は、上向き状態への切り替えを完了するのに必要な時間を測定し、したがって、上向き状態へのリセットを完了するのに必要な電荷を決定する。
【００３７】
ここで、スイッチング素子としてＣＭＯＳ  ＦＥＴ  ２２４を使用して実施されてきた、図８Ａに示される自律型メモリセルの一実施形態を示す図９を参照する。自律型メモリセル２２０では、キャパシタ２２３は、強誘電体キャパシタ２０１におよび強誘電体キャパシタ２０１から流れる電荷を、ＦＥＴ  ２２４を動作する電圧に変換する電荷電圧変換器として機能する。
【００３８】
ここで、本発明による多状態強誘電体メモリの別の実施形態を示す図１０を参照する。強誘電体メモリ１００は、強誘電体メモリセルの複数の行および列を含み、強誘電体メモリセル１０１および１０２がその典型である。強誘電体メモリ１００は、そのような強誘電体メモリセルの複数の行および列から構築される。図面を分かり易くするため、強誘電体メモリセルの一列１２８のみが示されている。各列の強誘電体メモリセルは、読み出し線および書き込み線に接続される。列１２８に対応する読み出しおよび書き込み線はそれぞれ、１０７および１０６で示されている。強誘電体メモリ１００の読み出し／書き込み操作は、コントローラ１１４によって制御され、コントローラ１１４は、バス１２２上でアドレスを、バス１２３上で操作コードを、そして、バス１２１上で強誘電体メモリ１００に書き込まれるデータまたは問題のアドレスから読み出された出力データのいずれかを受信する。
【００３９】
各強誘電体メモリセルは、強誘電体キャパシタ１１７などの強誘電体キャパシタと、ＦＥＴ  １１８、１１９および１２０などの３つのＣＭＯＳ  ＦＥＴとを含む。ＦＥＴ１１８および１１９は、行選択線上の信号に応じて、強誘電体メモリセルを読み出しおよび書き込み線に接続するためのゲートとして機能する。典型的な行選択線が１０８および１０９で示されている。ＦＥＴ  １２０は、図８Ａを参照して上記で論じられるスイッチ機能を提供する。
【００４０】
キャパシタ１０５は、現在選択されている強誘電体メモリセル用の電荷電圧変換器として機能する。電荷電圧変換機能は強誘電体メモリセル１００における読み出し操作の間にのみ必要とされるため、図２で示されるように各セルにおいて個々のキャパシタを利用する代わりに、各行に対して単一のキャパシタを利用することができる。本発明のこの態様により、キャパシタまたは他の電荷電圧変換器を各セルに有する実施形態と比べて、かなりの量の空間が節約される。
【００４１】
同様に、列１２８の強誘電体メモリセルのすべてが共通の負荷１１０を共有する。したがって、各強誘電体メモリセルは、図９で論じられるメモリセルの実装に対し、３つのＦＥＴと１つの強誘電体キャパシタのみを必要とする。
【００４２】
データは、最初に、対応する強誘電体キャパシタを下向き状態にリセットし、次いで、格納されているデータ値に応じた量だけその強誘電体キャパシタを部分的に上向きにリセットすることによって、現在選択されている強誘電体メモリセルに書き込まれる。以下の論考は、正の電圧のみを使用する。しかし、負の電圧を利用する実施形態も構築することができる。選択する特定の強誘電体メモリセルは、コントローラ１１４によってＡＤＤＲバス１２２上の値から決定される。書き込む値は、バス１２１上で受信する。コントローラ１１４は、非導電状態のスイッチ１１５を用いて、書き込み線１０６の電位をＶに設定することによって、強誘電体メモリセルをリセットする。本発明の一態様では、読み出し線１０７は、読み出し回路１１２を通じてグランドに接続される。したがって、Ｖの電位は、強誘電体キャパシタを下向き状態に分極する方向で強誘電体キャパシタに印加される。Ｖは、強誘電体キャパシタが完全に下向き状態に分極されるように選択される。
【００４３】
強誘電体キャパシタが下向き状態に分極された後、書き込み線１０６はコントローラ１１４から切断され、読み出し線１０７も同様にグランドから切断される。強誘電体キャパシタに入力するデータは、デジタル形式で書き込み回路１１１に入力される。書き込み回路１１１は、デジタル値を、スイッチ１１５を導電状態に置く時間を表す時間値にマッピングする。データは、問題の時間の間、スイッチ１１５を導電状態に置くことによって書き込まれる。本質的には、起こり得る分極の反転は、分極を完全に反転できる前に中断される。
【００４４】
データは、強誘電体メモリセルを読み出し線１０７に接続してスイッチ１１５を導電状態に置くことによって、現在選択されている強誘電体メモリセルから読み出される。特定の強誘電体メモリセルは、バス１２２上のアドレスによって決定される。読み出し回路１１２は、読み出し線１０７の電圧がシェルフ電圧からＶに近い既定の電圧まで遷移するのに必要な時間を測定する。次いで、測定時間はデジタル値に変換され、デジタル値はコントローラ１１４によって読み出され、データバス１２１に転送される。次いで、コントローラ１１４は、そのデータを書き込み回路１１１に転送することによって、問題のデータ値を用いて書き込みサイクルに着手する。
【００４５】
図１０に示される実施形態では、強誘電体キャパシタは、下向き状態で始動され、次いで、上向き状態に向けて部分的に書き込まれる。しかし、図１０に示されるものに類似した実施形態も構築することができ、その実施形態では、強誘電体キャパシタは、上向きに分極されるようにリセットされ、次いで、分極を下向きに向けて移動させるキャパシタ上への電荷を測定することによって書き込まれる。
【００４６】
図１０に示される実施形態では、書き込み操作は、書き込まれている値に応じた一定の時間が経過してからリセット操作を中断することによって、強誘電体キャパシタ上への電荷を測定することによって実行される。しかし、強誘電体キャパシタ上への電荷を測定するための他の方法を利用することもできる。例えば、図７を参照して上記で論じられる電荷測定スキームも利用することができる。
【００４７】
ここで、本発明の別の実施形態による強誘電体メモリを示す図１１を参照する。強誘電体メモリ１４０は、固定電荷移動を利用して強誘電体キャパシタに書き込む。以下の論考を分かり易くするため、強誘電体メモリ１００の要素に類似した機能を果たす強誘電体メモリ１４０のそれらの要素には、同じ数字表示が与えられている。データは、最初に、強誘電体メモリ１００に対して説明されるものと同じ方法で強誘電体キャパシタを下向き状態にリセットすることによって、選択された強誘電体メモリセル内の強誘電体キャパシタに書き込まれる。次いで、データは、上向き状態に向けて強誘電体キャパシタを部分的に分極することによって書き込まれる。書き込まれるデータは、最初に電荷に変換され、電荷は、書き込み回路１４３によってキャパシタ１０５に印加される。このローディング段階では、スイッチ１４１は開放され、スイッチ１４２は閉鎖される。次いで、電荷は、スイッチ１４２を開放し、スイッチ１４１を閉鎖することによって、強誘電体キャパシタに移動する。
【００４８】
上記で説明される本発明の実施形態は、データの格納に使用される基本的な自律型メモリセルを実装するトランジスタにＣＭＯＳ  ＦＥＴを利用した。しかし、バイポーラトランジスタ、強誘電体ＦＥＴ、ＦＥＴ、増幅器、強誘電体リレー、強磁性体リレーおよび静電ＭＥＭスイッチを利用する実施形態を利用して、本発明による強誘電体メモリを構築することもできる。これらのデバイスに基づく自律型メモリセルについては、その全体が参照により本明細書に組み込まれる２００９年９月６日に出願された同時係属の米国特許出願第１２／４８０，６４５号明細書で詳細に説明されている。
【００４９】
上記で説明される本発明の実施形態は、強誘電体キャパシタは単なる電荷蓄積デバイスであると想定する。実際には、強誘電体キャパシタは、強誘電体材料の残留分極によって生成される電界と関連しない電荷を蓄積するキャパシタと並列接続された電荷蓄積デバイスと見なすことができる。以下の論考では、このキャパシタンスは非残留分極キャパシタンスと呼ばれ、関連キャパシタは非強誘電体キャパシタと呼ばれる。強誘電体キャパシタという用語は、引き続き、デバイス内の強誘電体材料の残留分極に応じて電荷を蓄積するデバイスに使用される。強誘電体キャパシタの電位が切り替えられると、電荷は、蓄積素子および関連非強誘電体キャパシタ上に蓄積されるか、または、蓄積素子および関連非強誘電体キャパシタから除去される。本出願の目的のため、強誘電体キャパシタに関連する蓄積デバイスに蓄積される電荷は、「強誘電体キャパシタに蓄積される電荷」と呼ばれる。
【００５０】
関連非強誘電体キャパシタに／関連非強誘電体キャパシタから移動する電荷が、蓄積デバイスに／蓄積デバイスから移動する電荷と比較して少量であれば、関連非強誘電体キャパシタを無視することができる。しかし、強誘電体キャパシタの関連非強誘電体キャパシタを考慮に入れる実施形態は、分解能の向上を実現することができ、それにより、構築される状態の数を増加した実施形態を可能にすることができる。本発明による強誘電体メモリの別の実施形態を示す図１２を参照する。図面を分かり易くするため、１つの強誘電体メモリセルのみが示されている。強誘電体メモリセル２７０は、図７に示される強誘電体メモリセル８１と同様である。しかし、２５０で示される強誘電体キャパシタ内の関連非強誘電体キャパシタ２５２を考慮に入れるため、強誘電体メモリセルを読み出す方法が変更されている。電荷蓄積コンポーネントは、２５１で示されている。
【００５１】
最初に、キャパシタ２５２の存在下で蓄積デバイス２５１にデータが書き込まれる方法を考慮する。書き込み回路および手順の目標は、電荷Ｑを蓄積デバイス２５１に蓄積させることであり、Ｑは格納するデータによって決定される。Ｑの第１の近似値は、Ｑに依存する既定の電圧までキャパシタ２７１を充電し、次いで、ゲート２６２を非導電状態に保持する一方でゲート２６８を導電状態に置くことによって、蓄積デバイス２５１と関連非強誘電体キャパシタ２５２とを組み合わせて蓄積することができる。次いで、書き込み線２６７の電位は、読み出し回路２７５によって読み出され、記録され、この電位をＰ１で示す。次いで、ゲート２６２を導電状態に置き、二度目の書き込み線２６７の電位が読み出される。この二度目の電位をＰ２で示す。強誘電体キャパシタ２５０に入った電荷は、｜Ｐ１−Ｐ２｜／Ｃ２７１で与えられ、式中、Ｃ２７１はキャパシタ２７１のキャパシタンスである。この電荷は、関連非強誘電体キャパシタ２５２または蓄積デバイス２５１のいずれかに蓄積される。関連非強誘電体キャパシタ２５２に蓄積される電荷は、｜Ｐ２−Ｖ２｜／Ｃ２５２で与えられ、式中、Ｃ２５２は関連非強誘電体キャパシタ２５２のキャパシタンスである。Ｃ２５２が強誘電体メモリの設計パラメータから分かっていれば、この電荷ひいては書き込み操作の結果蓄積デバイス２５１上に蓄積された電荷も分かる。蓄積デバイス２５１上に蓄積された電荷が、データ値に対応する蓄積されるべき電荷と異なる場合は、異なるＰ１を利用する第２の書き込み操作を実行して、電荷の追加増分を蓄積デバイス２５１に押し付けることができ、その手順は、所望の電荷量が蓄積デバイス２５１上に蓄積されるまで繰り返される。
【００５２】
上記で説明される書き込み手順は、関連非強誘電体キャパシタ２５２の値は十分な精度を有することが知られていると想定する。この値は、メモリ内の強誘電体キャパシタごとにわずかに異なり得ることに留意されたい。それに応じて、書き込み手順の間にＣ２５２を決定する手順が必要とされる可能性がある。本発明の一態様では、Ｃ２５２は次のように決定される。強誘電体キャパシタ２５１は、完全に下向き状態に飽和され、強誘電体キャパシタ２５０の両端間の電位は、書き込み回路２６９を通じて書き込み線２６７をＶ２に接続することによってゼロに設定されると想定する。次いで、強誘電体キャパシタ２５０は、書き込み線２６７から隔離される。したがって、手順の開始時は、キャパシタ２５２上に電荷はなく、Ｖ２未満の書き込み線２６７の電位によって生じる電位差により、強誘電体キャパシタ２５１上にこれ以上の電荷をロードすることはできない。
【００５３】
最初に、キャパシタ２７１は、ゲート２６８が非導電状態でＶ２未満のＰ２まで充電される。そのように充電した後、キャパシタ２７１は、書き込み回路２６９の内部にあるゲートによってその書き込み回路から隔離され、ゲート２６２を非導電状態に維持する一方でゲート２６８を導電状態に置く。書き込み線２６７の電位は、Ｐ２またはその値に非常に近い値である。読み出し回路２７５はその電位を測定し、次いで、ゲート２６２は導電状態に置かれる。蓄積デバイス２５１の両端間の電位は追加の電荷を蓄積デバイス２５１に押し付けることも蓄積デバイス２５１から押し出すこともできないため、キャパシタ２５２上の電荷のみが移動できる。移動するいかなる電荷も、終止電位Ｐ３とＰ２との間の関連非強誘電体キャパシタ２５２の両端間の電圧差によるものである。移動する電荷は、キャパシタ２７１上に蓄積される。ゲート２６２を導電状態に置いた後の書き込み線２６７の電位をＰ３で示す。そして、移動した電荷は、Ｑｍ＝｜Ｐ２−Ｐ３｜／Ｃ２７１である。したがって、Ｃ２５２＝Ｑｍ／｜Ｐ２−Ｐ３｜である。それに応じて、書き込み回路は、強誘電体キャパシタごとの関連非強誘電体キャパシタＣ２５２における変化を補うことができる。
【００５４】
書き込み操作の終了時には、関連非強誘電体キャパシタ２５２上に蓄積されたいかなる電荷も、書き込み回路２６９を利用して書き込み線２６７の電位をＶ２に設定し、強誘電体キャパシタ２５０を書き込み線２６７に接続することによって除去される。これは、キャパシタ２５２と蓄積デバイス２５１との間のいかなる電位差も除去する。蓄積デバイス２５１の電荷は、この操作では変更されない。しかし、キャパシタ２５２に残されたいかなる電荷も除去される。
【００５５】
読み出し操作は類似の方法で達成することができる。読み出し操作は、上記で説明されるものと類似した方法で開始する。強誘電体キャパシタ２５０をキャパシタ２５５から隔離する一方で、キャパシタ２５５は、ゲート２６１を利用して第１の電位Ｖ４まで充電される。キャパシタ２５５の電位の実際の値は、ソースフォロア２６３およびゲート２６４を通じて読み出し回路２７４によって読み出され、電位を読み出し線２６６に連結するＰ５として格納される。この電位は、読み出し回路２７４に格納される。次に、ゲート２５６は導電状態に置かれる。電位Ｖ４は、強誘電体キャパシタ２５０を完全な上向き状態の分極にリセットする電位をＶ４−Ｖ２が上回るように設定される。したがって、蓄積デバイス２５１に蓄積されたいかなる電荷も、蓄積デバイス２５１から放出され、キャパシタ２５２および２５５に移動し、ここで、キャパシタ２５２および２５５は並列接続となる。次いで、ソースフォロア２６３のゲート側の電圧が再度読み出される。この電圧をＰ６で示す。蓄積デバイス上に蓄積された電荷は、Ｑ＝｜Ｐ５−Ｐ６｜／（Ｃ２５２＋Ｃ２５５）である。Ｃ２５２が分かっている場合は、結果をデジタル化することを除いて、読み出しは完了する。
【００５６】
Ｃ２５２が分かっていない場合は、Ｃ２５２は、上記で説明されるものと類似した方法で決定することができる。例えば、Ｐ５を上回る電位Ｐ６までＶ４を増加することができ、関連非強誘電体キャパシタ２５２をキャパシタ２５５から隔離する一方で、キャパシタ２５５はＰ６まで充電される。キャパシタ２５５の両端間の電位は、書き込み線２６７をＶ２に設定することによってゼロに設定される。したがって、ゲート２５６を導電状態に設定すると、キャパシタ２５５から関連非強誘電体キャパシタ２５２に電荷が流れ、キャパシタ２５５の電位の低下をもたらす。次いで、この電位の低下量からキャパシタ２５５および２５２の相対的サイズが決定され、したがって、強誘電体キャパシタ２５０の関連非強誘電体のキャパシタンスに対し、読み出し回路２７４によって強誘電体メモリセル２７０から測定された電荷を補正することができる。
【００５７】
上記で説明される本発明の実施形態は、各強誘電体メモリセルがデジタル値を格納および回収するデジタルメモリを対象とする。しかし、アナログ値を格納および回収する実施形態も構築することができる。そのような実施形態では、書き込み回路は、強誘電体キャパシタ上に蓄積される電荷に変換されるデジタル値よりもむしろアナログ電圧を受信する。次いで、読み出し回路は、強誘電体キャパシタ上に蓄積された電荷を表すアナログ値を出力する。
【００５８】
上記で説明される実施形態は、強誘電体キャパシタが既知の状態にリセットされ、一回書き込まれ、次いで読み出されるスキームを利用する。しかし、リセットされた後で強誘電体キャパシタが複数回書き込まれる実施形態も構築することができる。そのような実施形態は、「アキュムレータ」機能を提供する。例えば、強誘電体キャパシタは、最初に下向き状態にリセットされ、次いで、第１の電荷Ｑ１は、上向き状態に向けて分極を移動する強誘電体キャパシタに移動する。しばらくして、第２の電荷Ｑ２は、さらに上向き状態に向けて強誘電体キャパシタを移動する強誘電体キャパシタに移動する、などと続く。強誘電体キャパシタが最終的に読み出されると、出力は、Ｑ値の合計と等しくなる。したがって、強誘電体キャパシタは、アナログ加算回路として機能したことになる。
【００５９】
既知の分極状態は、強誘電体キャパシタを上向き状態にリセットし、次いで、下向き状態に向けて分極を移動する既知の電荷を移動することによって得ることができる。
【００６０】
上向き状態と下向き状態との間にある状態に強誘電体キャパシタをリセットすることによって、より一般的な累積機能を構築できることに留意されたい。これは、下向き状態に強誘電体キャパシタをリセットし、次いで、強誘電体キャパシタを上向き状態に向けて移動する傾向にある既知の電荷を蓄積することによって達成することができる。ここで、電荷の大きさと充電電圧の極性の両方を設定することによって、上向き状態または下向き状態のいずれかに向けて分極を移動する強誘電体キャパシタに電荷を移動することができる。例えば、図３の３２で示されるＤ／Ａは、正の電位または負の電位のいずれかでキャパシタ３３を充電するよう構成することができる。強誘電体キャパシタが最終的に読み出されると、その結果は、各中間状態での総蓄積電荷がＱｍａｘを超えないという条件で、蓄積された電荷の合計となる。
【００６１】
複数の書き込み実施形態のサブセットでは、各書き込みは、固定電荷を強誘電体キャパシタに移動させる。この場合、最終的に強誘電体キャパシタに書き込まれた値は、単にパルスの合計である。このモードを使用すると、パルス数を設定するために格納されるデジタルデータ値を使用して強誘電体キャパシタをプログラミングすることができる。
【００６２】
上記で説明される実施形態では、書き込み回路はメモリの一部である。しかし、書き込み回路がメモリの外部にある実施形態も構築することができる。強誘電体キャパシタに電荷を押し付ける際に必要な電力の量はわずかである。メモリセルが単一のメモリセルを有する場合を考慮されたい。再度図３を参照する。書き込み回路は、Ｄ／Ａ  ３２と、キャパシタ３３と、スイッチ３６とを含む。強誘電体キャパシタ３１がこの書き込み回路に「露出された」唯一の強誘電体キャパシタであれば、キャパシタ３３に蓄えられた電力は、状態を書き込むかまたは強誘電体キャパシタ３１に既に蓄積されているものに追加の電荷を追加するのに十分である。その意味で、上記で説明される書き込みまたは累積機能中は、強誘電体キャパシタ３１を含む回路の残りの部分を通電させる必要はない。１つの強誘電体キャパシタのみを有するメモリでは、外部の書き込みに対してこのキャパシタを露出することは容易に達成される。例えば、再度図７を参照する。メモリセル８１がメモリ内の唯一のメモリセルであれば、ゲート８４および８８を省略することができる。書き込み回路７５が負と正の両方の電圧レベルを提供できる場合は、Ｖ２をグランド電位に設定することができる。次いで、強誘電体キャパシタ８２の状態は、外部の書き込み回路を線７３に接続することによって設定することができる。強誘電体キャパシタ８２の状態を読み出すため、メモリセル８１は、線７２上の読み出し回路、および、強誘電体キャパシタ８２がリセットされる際に強誘電体キャパシタ８２から解放された電荷を読み出すのに必要な回路に接続されることになる。複数のそのような強誘電体キャパシタを有するメモリでは、アドレッシング回路は、外部の書き込み回路から通電させるようにも構成しなければならない。
【００６３】
上記で説明される実施形態では、強誘電体キャパシタは、強誘電体キャパシタを既知の開始状態に設定した後に、強誘電体キャパシタに移動する電荷を設定することによってプログラミングされる。再度図８Ａおよび８Ｂを参照する。強誘電体キャパシタメモリセルのこの実施形態では、データは、下向きから上向きへの状態の「反転」を中断することによって格納される。上記で説明される実施形態では、これは、電荷の移動を制限するするかまたは何らかの形式のタイマを使用して、所望のポイントに達したときにプロセスを停止することによって達成される。シェルフ電圧領域は、時間とともに増加するシェルフ電圧によって実際に特徴付けられることに留意されたい。このシェルフ電圧領域の傾きは、利用されている特定の強誘電体キャパシタに依存する。図８Ａに示される電圧Ｖが、シェルフ領域にある間に達する値に設定されれば、反転プロセスは完了されない。代わりに、強誘電体キャパシタは、Ｖで特徴付けられる部分的な分極状態で保持されることになる。それに応じて、強誘電体キャパシタの状態は、強誘電体キャパシタを完全に下向き状態に分極し、次いで、格納するデータによって決定される電圧Ｖを印加することによって設定することができる。
【００６４】
ここで、強誘電体キャパシタの分極の状態の設定に利用することができる書き込み回路の別の実施形態を示す図１３Ａを参照する。強誘電体メモリセル３００は、図８Ａを参照して上記で論じられるメモリセルと同様であり、したがって、図８Ａを参照して論じられる要素と同じ機能を果たす要素には、同じ数字表示が与えられている。強誘電体メモリセル３００では、導電性負荷２０２は、強誘電体キャパシタ２０１に印加される電位を決定する書き込み回路３０１に接続される。それに加えて、書き込み回路３０１は、線２０５の電位を設定する。強誘電体キャパシタ２０１にデータを書き込む前、書き込み回路３０１は、強誘電体キャパシタを下向き状態にリセットする強誘電体キャパシタ２０１の両端間に電位差Ｖを印加する。次いで、データは、入力データを電圧Ｖｄ（図１３Ｂに示されるように、最小シェルフ電圧Ｖｍｉｎと最大シェルフ電圧Ｖｍａｘとの間にある）に変換することによって、強誘電体キャパシタ２０１に書き込まれる。この電位は、図１３Ａに示されるように、導電性負荷２０２に印加される。ノード２０６がＶｄに達した時点で、強誘電体キャパシタ２０１にこれ以上の電荷は移動されず、したがって、書き込み操作が終了し、強誘電体キャパシタ２０１は所望の状態で残される。
【００６５】
同様の戦略を使用して、非破壊的な読み出し操作を構築することができる。強誘電体キャパシタがプログラミングされたシェルフ電圧を上回る値に導電性負荷の電位を設定することによって、プログラミングされた強誘電体キャパシタに電力を印加すると、ノード２０６の電圧は、書き込みサイクルの終了時に存在したシェルフ電圧まで上昇する。この電圧は読み出し回路３０２によって読み出され、次いで、電位はシェルフ電圧を下回るレベルまで戻る。強誘電体キャパシタの状態は、電位が問題の電圧を上回る時間の間に強誘電体キャパシタにまたは強誘電体キャパシタから移動する電荷はわずかであるという条件で、それほど変化しなかった。移動する電荷は、読み出しプロセスの間の導電性負荷を十分高く設定し、印加電圧と読み出しシェルフ電圧との電圧の差をできる限り小さく設定することによって最小限に抑えることができる。例えば、読み出し電圧は、Ｖｍａｘに設定することが可能である。次いで、読み出されたシェルフ電圧は、強誘電体メモリセルに格納されたデータ値に変換することができる。
【００６６】
また、図１３Ａに示される回路を利用して、他の読み出しスキームを実施することもできる。上述の通り、強誘電体キャパシタ２０１の状態を読み出すための一方法は、現在の状態から完全な上向き状態の分極への遷移を完了するのに必要な電荷を決定することである。再度図１３Ｂを参照すると、本発明の一態様では、書き込み回路がＶの電位を導電性負荷に印加する際に、読み出し回路は、ノード２０６の電圧がシェルフ領域に達する時間Ｔｓと、電圧がシェルフ領域を出る時間Ｔｆとの差を決定する。時間は、直接測定することも、導電性負荷をパルス化して、パルス化の間にノード２０６の電位をＶｆまで上昇させるのに必要なパルス数を数えることによって間接的に決定することも可能である。
【００６７】
再度図７を参照する。キャパシタ８３のサイズは、強誘電体キャパシタ８２の分極を反転させる十分な電荷を提供するため、強誘電体キャパシタ８２よりも十分に大きいものでなければならない。したがって、このキャパシタは、メモリセルのサイズをかなり増加させる。それに加えて、上述の通り、キャパシタンスの変化は、上述のような問題を引き起こす恐れがある。これらの問題は、キャパシタが列のすべてのメモリセルによって共有されるように、キャパシタ８３をメモリセルの外部に移動させることによって軽減することができる。これにより、コントローラによるキャパシタンスの測定および格納、ならびに、セルサイズの縮小が可能になる。
【００６８】
ここで、本発明による強誘電体メモリの別の実施形態を示す図１４を参照する。強誘電体メモリ４００の操作は、図７に示される強誘電体メモリ７０と同様である。以下の論考を分かり易くするため、強誘電体メモリ７０のものと類似した機能を果たす強誘電体メモリ４００の要素には、同じ数字表示が与えられている。強誘電体メモリ４００は、各メモリセル内の図７に示されるキャパシタ８３がキャパシタ４０１に置き換えられ、キャパシタ４０１は、メモリセルの外部に位置し、列のすべてのメモリセルによって共有されるという点で、強誘電体メモリ７０とは異なる。強誘電体メモリセル４１０内では、強誘電体メモリセル４１０が読み出しまたは書き込み用に選択される際、ゲート４０２は、ソースフォロア８７のゲートを線４０４に接続し、線４０４はキャパシタ３０１に接続される。
【００６９】
上記で説明される本発明の実施形態は、ＰＺＴ強誘電体キャパシタを利用する。しかし、強誘電体キャパシタの誘電体媒質に他の強誘電体材料も利用することができる。例えば、ＰＬＺＴ、ＰＬＴ、チタン酸バリウム、ビスマスフェライト、ＰＶＤＦ、ニオブ酸リチウム、ニオブ酸タンタル酸ストロンチウムビスマスなどのＹ１セラミック、および、ＰＶＤＦなどのさまざまな有機ポリマに基づく誘電体キャパシタを利用することができる。
【００７０】
上記で説明される本発明の実施形態は、本発明のさまざまな態様を例示するために提供されてきた。しかし、異なる特定の実施形態で示される本発明の異なる態様を組み合わせて、本発明の他の実施形態を提供できることを理解されたい。それに加えて、本発明のさまざまな変更形態は、前述の説明や添付の図面から明らかになるであろう。それに応じて、本発明は、以下の特許請求の範囲によってのみ制限される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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