(57)【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、
前記ｐ型半導体基板の表面から第１の深さで形成された第１のｎ型ウェルと、
前記ｐ型半導体基板の表面から第１の深さより深い第２の深さで形成された第２のｎ型ウェルと、
前記第１および第２のｎ型ウェル内にそれぞれ形成された、第１および第２のｐ型バックゲート領域と、
前記第１および第２のｐ型バックゲート領域内にそれぞれ形成された、第１および第２のｎ型ソース領域と、
前記第１のｎ型ウェル内の、前記第１のｐ型バックゲート領域を挟んで、前記第１のｎ型ソース領域と対向する位置に形成された、第１のｎ型ドレイン領域と、
前記第２のｎ型ウェル内の、前記第２のｐ型バックゲート領域を挟んで、前記第２のｎ型ソース領域と対向する位置に形成された、第２のｎ型ドレイン領域と、
前記第１のｎ型ウェルの表面部の、前記第１のｐ型バックゲート領域と前記第１のｎ型ドレイン領域との間、および、前記第２のｎ型ウェルの表面部の、前記第２のｐ型バックゲート領域と前記第２のｎ型ドレイン領域との間、に形成された素子分離膜と、
を有し、前記第１のｎ型ウェル内に第１トランジスタ、前記第２のｎ型ウェル内に前記第１トランジスタより逆耐圧の高い第２のトランジスタが形成されている半導体装置。
【請求項２】
前記第１のトランジスタは、前記第２のトランジスタより面内面積が小さい、請求項１記載の半導体装置。
【請求項３】
前記ｐ型半導体基板に形成された第３のｎ型ウェルと、前記第３のｎ型ウェル内に形成された第１ｐ型アノード領域と、前記第１ｐ型アノード領域内に形成された第１ｎ型カソード領域と、を含む第１ツェナーダイオードと、
前記ｐ型半導体基板に形成された第４のｎ型ウェルと、前記第４のｎ型ウェル内に形成された第２ｐ型アノード領域と、前記第２ｐ型アノード領域内に形成された第２ｎ型カソード領域と、を含む第２ツェナーダイオードと、をさらに有し、
前記第４のｎ型ウェルは、前記第３のｎ型ウェルよりも、前記ｐ型半導体基板の表面から深く形成され、
前記第２ツェナーダイオードは、前記第１ツェナーダイオードよりも逆耐圧が高い請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ツェナーダイオードは、前記第２ツェナーダイオードよりも面内面積が小さい請求項３に記載の半導体装置。
【請求項５】
ｐ型半導体基板にｎ型不純物をイオン注入して第１のｎ型ウェルを形成し、
熱処理することにより、前記ｎ型不純物を拡散させ、深さを拡大した第１の拡大ｎ型ウェルとし、
前記ｐ型半導体基板に素子分離膜を形成し、
前記ｐ型半導体基板にｎ型不純物をイオン注入して第２のｎ型ウェルを形成し、
前記第１の拡大ｎ型ウェルおよび前記第２のｎ型ウェル内にｐ型不純物をイオン注入し、第１および第２のｐ型バックゲート領域を形成し、
前記第１および第２のｐ型バックゲート領域上方から素子分離膜に掛かる第１および第２のゲート電極を形成し、
前記第１および第２のｐ型バックゲート領域内に、ｎ型不純物をイオン注入して、第１および第２のｎ型ソース領域を形成し、
前記第１の拡大ｎ型ウェルの、前記素子分離膜を介して、前記第１のバックゲート領域と対向する位置および、前記第２のｎ型ウェルの、前記素子分離膜を介して前記第２のバックゲート領域と対向する位置にｎ型不純物をイオン注入して、それぞれ第１および第２のｎ型ドレイン領域を形成する、
半導体装置の製造方法。
【請求項６】
前記素子分離膜の形成が、前記ｐ型半導体基板にトレンチを形成し、トレンチ内に絶縁膜を堆積し、不要部を除去することによって形成される請求項５記載の半導体装置の製造方法。
【請求項７】
第１および第２のバックゲート領域を形成するイオン注入が、注入条件の異なるイオン注入で行なわれる請求項５又は６記載の半導体装置の製造方法。
【請求項８】
前記第１のｎ型ウェルを形成する際、同時に第３のｎ型ウェルを形成し、
前記第１のｐ型バックゲート領域を形成する際、同時に前記第３のｎ型ウェル内に第１のｐ型アノード領域を形成し、
前記第１、第２のｎ型ソース領域を形成する際、同時に前記第１のｐ型アノード領域内に第１のｎ型カソード領域を形成し、
第１のツェナーダイオードを形成する、請求項５〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２のｎ型ウェルを形成する際、同時に第４のｎ型ウェルを形成し、
前記第２のｐ型バックゲート領域を形成する際、同時に前記第４のｎ型ウェル内に第２のｐ型アノード領域を形成し、
前記第１、第２のｎ型ソース領域を形成する際、同時に前記第２のｐ型アノード領域内に第２のｎ型カソード領域を形成し、
第２のツェナーダイオードを形成する、請求項５〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
複数の通信モジュールを含むＣＡＮシステムであり、
逆流阻止回路として、請求項１〜４のいずれか１項に記載の半導体装置を含むＣＡＮシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施例は、半導体装置のその製造方法、およびＣＡＮシステムに関する。
【背景技術】
【０００２】
近年、例えば車載搭載部品の電子化が進んでおり、デジタル回路と高耐圧トランジスタを混載し、システム化するＬＳＩチップの開発が進められている。高耐圧トランジスタとしては、例えばＤＭＯＳ（double-diffused MOS）トランジスタが知られている。ｎチャネルトランジスタを例に取ると、例えばｎ−型エピタキシャル層表面部にｐ型バックゲート領域が形成され、ｐ型バックゲート領域内にｎ＋型ソース領域が形成される。バックゲート領域とｎ−型エピタキシャル層で構成されるｎ型低不純物濃度領域を挟んでソース領域と対向するようにｎ型ドレイン領域が形成される。拡散による濃度勾配を形成していなくても、ソース領域とバックゲート領域の２重構造を有する、このような構成をＤＭＯＳトランジスタと呼ぶ。
【０００３】
特開２００９−２３９０９６号は、ｐ型シリコン基板の上に、ｎ−エピタキシャル層を成長し、ｐ型バックゲート領域をｎ−エピタキシャル層内に形成し、ｐ型バックゲート領域内にｎ＋ソース領域を形成し、ｐ型バックゲート領域をｎ＋型ソース領域と同電位に接続し、ｐ型バックゲート領域が表面に露出する部分をチャネル領域とし、ＬＯＣＯＳフィールド絶縁膜を介してチャネル領域と対向するｎ−エピタキシャル層内にｎ型ドレイン領域を形成し、チャネル領域とＬＯＣＯＳフィールド絶縁膜の間にｎ型高濃度領域を形成し、チャネル領域、ｎ型高濃度領域上にゲート絶縁膜を形成し、ゲート絶縁膜からＬＯＣＯＳフィールド絶縁膜にかかる領域上にゲート電極を形成したＤＭＯＳトランジスタを開示する。ドレイン領域に印加される高電圧は、ＬＯＣＯＳフィールド絶縁膜下方のｎ−型領域の抵抗により、表面平行方向で緩和される。
【０００４】
エピタキシャル成長を用いた基板は高価である。コストを抑えるためにはエピタキシャル基板を用いないで、高耐圧トランジスタを形成することが望ましい。
【０００５】
ＣＡＮ（controller area network）ドライバと呼ばれる車載対応ＬＳＩがある。ＣＡＮは、共通のバスラインにより電子モジュール間の通信を行なうものであり、通常バッテリ電源（１２Ｖ〜２４Ｖ）が印加される。走行上のトラブルによりＬＳＩが接地電位から浮いてしまっても、バスラインの電位を変動させないことも要求される。この要求に対応するためには、ＤＭＯＳトランジスタが負電位に対して耐性がなければならない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２３９０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
負電位に対して耐性のある、高耐圧ＭＯＳトランジスタを他の種類の半導体素子と混載できる半導体装置とその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施例によれば、
ｐ型半導体基板と、
前記ｐ型半導体基板の表面から第１の深さで形成された第１のｎ型ウェルと、
前記ｐ型半導体基板の表面から第１の深さより深い第２の深さで形成された第２のｎ型ウェルと、
前記第１および第２のｎ型ウェル内にそれぞれ形成された、第１および第２のｐ型バックゲート領域と、
前記第１および第２のｐ型バックゲート領域内にそれぞれ形成された、第１および第２のｎ型ソース領域と、
前記第１のｎ型ウェル内の、前記第１のｐ型バックゲート領域を挟んで、前記第１のｎ型ソース領域と対向する位置に形成された、第１のｎ型ドレイン領域と、
前記第２のｎ型ウェル内の、前記第２のｐ型バックゲート領域を挟んで、前記第２のｎ型ソース領域と対向する位置に形成された、第２のｎ型ドレイン領域と、
前記第１のｎ型ウェルの表面部の、前記第１のｐ型バックゲート領域と前記第１のｎ型ドレイン領域との間、および、前記第２のｎ型ウェルの表面部の、前記第２のｐ型バックゲート領域と前記第２のｎ型ドレイン領域との間、に形成された素子分離膜と、
を有し、前記第１のｎ型ウェル内に第１トランジスタ、前記第２のｎ型ウェル内に前記第１トランジスタより逆耐圧の高い第２のトランジスタが形成されている半導体装置
が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例による２種類の高耐圧ＤＭＯＳトランジスタの基本構成を示す断面図である。
【図２−１】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおける基板保護酸化膜形成工程を示す断面図である。
【図２−２】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるｎ型ウェル形成工程を示す断面図である。
【図２−３】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるｎ型ウェル拡散工程を示す断面図である。
【図２−４】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるハードマスク形成工程を示す断面図である。
【図２−５】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるトレンチ形成工程を示す断面図である。
【図２−６】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるフィールド酸化膜、素子分離膜形成工程を示す断面図である。
【図２−７】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるハードマスク除去工程を示す断面図である。
【図２−８】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるｎ型ウェル形成工程を示す断面図である。
【図２−９】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるｐ型ウェル形成工程を示す断面図である。
【図２−１０】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおける逆耐圧の低い通常領域のｐ型ウェル形成工程を示す断面図である。
【図２−１１】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおける逆耐圧を有する領域のｐ型ウェル形成工程を示す断面図である。
【図２−１２】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおける論理トランジスタ形成工程を示す断面図である。
【図２−１３】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるゲート電極形成工程を示す断面図である。
【図２−１４】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるソース／ドレイン領域形成工程を示す断面図である。
【図２−１５】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるサイドウォールスペーサ形成工程を示す断面図である。
【図２−１６】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおける高濃度ｐ型領域形成工程を示す断面図である。
【図２−１７】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおける高濃度ｎ型領域形成工程を示す断面図である。
【図２−１８】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおけるツェナー電圧調整のイオン注入工程を示す断面図である。
【図２−１９】本発明の実施例による複数種類の半導体素子を有する半導体装置の製造プロセスにおける配線形成工程を示す断面図である。
【図３】図３Ａ，３Ｂは通常高耐圧ＮＤＭＯＳトランジスタの断面図、一部破断平面図であり、図３Ｃ，３Ｄは負耐圧、高耐圧ＮＤＭＯＳトランジスタの断面図、一部破断平面図、図３Ｅは諸元を比較して示す表である。
【図４】図４Ａ，４Ｂは通常高耐圧ＮＭＯＳトランジスタ保護のツェナーダイオードの断面図、一部破断平面図であり、図４Ｃ，４Ｄは負耐圧、高耐圧ＮＭＯＳトランジスタ保護のツェナーダイオードの断面図、一部破断平面図、図４Ｅはａ、ｂ、ｃの寸法を比較して示す表である。
【図５】図５Ａは、ＣＡＮシステムに適用した場合の等価回路図、図５Ｂは図５Ａの破線部の拡大図である。
【発明を実施するための形態】
【００１０】
図１は、ｐ型シリコン基板に形成されたｎ型ＭＯＳトランジスタを示す。
【００１１】
図１右側に示すように、高加速エネルギのイオン注入によってｎ型ドリフト領域ＮＤ１を作成する。通常入手可能なイオン注入装置の最大加速エネルギは、約２ＭｅＶであり、Ｐ＋イオンをイオン注入する場合、深さ２．５μｍ程度のｎ型領域を形成できる。シリコン基板Ｐｓｕｂ表面に公知の方法により、フィールド絶縁膜、素子分離領域として機能する、酸化シリコン等のシャロートレンチアイソレーションＳＴＩを作成する。ＳＴＩの作成には不純物拡散を伴う高温処理を必要としないので、工程順は、種々変更可能である。
【００１２】
ｎ型ドリフト領域ＮＤ１内にｐ型不純物をイオン注入し、ｐ型バックゲートウェルＰＢＧ１を形成する。ｐ型バックゲートウェルＰＢＧ１内にｎ型ソース領域Ｓ１を形成する。ｎ型ソース領域Ｓ１とｎ型ドリフト領域ＮＤ１に挟まれたｐ型バックゲートウェルＰＢＧ１の表面部がチャネル領域ＣＨ１を構成する。チャネル領域ＣＨ１からｎ型ソース領域Ｓ１と逆側にＳＴＩを介してｎ型ドレイン領域Ｄ１がｎ型ドリフト領域ＮＤ１内に配置される。チャネル領域ＣＨ１を覆い、ＳＴＩ上に延在するようにゲート電極Ｇ１が形成される。なお、半導体領域に接続される電極を同一記号で示す。ｐ型基板Ｐｓｕｂには基板バイアス電極ＳＢが接続される。このようにして、高耐圧ＭＯＳトランジスタが形成できる。
【００１３】
この高耐圧ＭＯＳトランジスタにおいて、何らかの原因で接地電位が浮いてしまった場合を考える。ドレインＤ１には、例えば電源電圧（１２Ｖ〜２４Ｖ）相当の電圧が印加され、接地電位が浮いてしまった状態では、基板は高電圧側に引っ張られ、電源電圧（１２Ｖ〜２４Ｖ）相当の電圧になる。他のＬＳＩに接続される端子は、他のデバイスの正常電圧状態に応じて、約０Ｖ〜４．１Ｖとなる。つまり基板より端子の方が低い電圧であり、マイナスの電圧に見える。負の電圧に対する耐圧がないと、基板から端子に電源バイアスを印加してしまい、他のＬＳＩの通信を阻害し、最悪の場合は破壊してしまう。
【００１４】
ドレインＤ１には高電圧が印加され、ｐ型バックゲートウェルＰＢＧ１とｐ型基板Ｐｓｕｂは、通常ほぼ接地電位で同電位相当となる。このためこの部分に特に耐圧は必要としない。しかし、接地電位が浮いてしまうと、ｐ型基板Ｐｓｕｂの電位が電源電位相当（１２Ｖ〜２４Ｖ）となり、ｐ型バックゲートウェルＰＢＧ２はほぼ接地電位となる。ｐ型バックゲートウェルＰＢＧ１とｐ型基板Ｐｓｕｂの距離が近いと、それらの間に挟まれたｎ型ドリフト領域ＮＤ１は簡単にパンチスルーしてしまう。
【００１５】
接地電位が浮いて、基板電位が高くなってしまった時に、負電位に対する耐性を持たせるためには、ｎ型ドリフト領域がパンチスルーしないようにすることが望まれる。ｎ型ドリフト領域の不純物濃度を増加させると、高耐圧性に悪影響を与える。ｐ型バックゲートウェルＰＢＧとｐ型基板Ｐｓｕｂ間の距離を増加することが望ましい。イオン注入によってｎ型ドリフト領域を形成するとその深さには限界がある。より深いｎ型ドリフト領域を形成するために、イオン注入後、熱拡散させる方法がある。
【００１６】
図１左側に示すように、まず、第２のｎ型ドリフト領域ＮＤ２用のイオン注入を行なった後、熱拡散により不純物分布を拡げて、深いｎ型ドリフト領域ＮＤ２を形成する。例えば、２ＭｅＶの加速エネルギでＰ＋イオンを注入し、その後１１５０℃、６時間の熱処理を行なうことにより、深さ８μｍ程度の第２のｎ型ドリフト領域ＮＤ２を形成する。熱拡散は深さ方向と同時に面内方向にも生じるので、第２のｎ型ドリフト領域ＮＤ２の寸法は大きくなる。  例えば、ここで素子分離領域ＳＴＩの形成を行なう。
【００１７】
改めて、２ＭｅＶの加速エネルギでＰ＋イオンを注入し、図１右側に示す第１のｎ型ドリフト領域ＮＤ１を形成する。小型の第１のｎ型ドリフト領域ＮＤ１を形成できる。その後、図１右側のＤＭＯＳトランジスタを参照して説明した工程を行い、ｐ型バックゲートウェルＰＢＧ１、ＰＢＧ２、ゲート電極Ｇ１，Ｇ２，ｎ型ソース領域Ｓ１、Ｓ２、ｎ型ドレイン領域Ｄ１、Ｄ２，基板バイアス領域ＳＢ等の形成を行なう。
【００１８】
このようにして、負耐圧のある高耐圧ＤＭＯＳトランジスタＮＤＭＯＳ２を形成でき、負耐圧が必要でない高耐圧ＤＭＯＳトランジスタＮＤＭＯＳ１は小面積で形成できる。エピタキシャル層を有さない通常の基板を用いることができるので、製造コストを抑えることができ、通常基板を用いて形成する回路の設計資産なども利用できる。
【００１９】
以下、より詳細な実施例による半導体装置の製造方法を説明する。
【００２０】
図２−１に示すように、例えば抵抗率１０Ωｃｍのｐ型シリコン基板Ｐｓｕｂを準備する。ｐ型シリコン基板Ｐｓｕｂには、上段に示すように負耐圧ツェナーダイオード（ＺＤ）形成領域、負耐圧ＮＤＭＯＳ形成領域、中段に示すように通常高耐圧ＰＭＯＳ形成領域、通常ＮＤＭＯＳ形成領域、下段に示すように通常ツェナーダイオード（ＺＤ）形成領域、論理トランジスタ形成領域が割り振られている。ｐ型シリコン基板Ｐｓｕｂ表面に厚さ１０ｎｍ程度の酸化シリコン膜を熱酸化により成長し、基板保護酸化膜ｏｘ１とする。
【００２１】
図２−２に示すように、負耐圧ＮＤＭＯＳ形成領域と負耐圧ツェナーダイオード領域に開口を有するレジストマスクＲＭ１を作成し、Ｐ＋イオンを加速エネルギ２ＭｅＶ，ドーズ量４．０×１０１２ｃｍ−２でイオン注入し、深さ２．５μｍ程度のｎ型ウェル１を形成する。その後レジストマスクＲＭ１は除去する。
【００２２】
図２−３に示すように、窒素雰囲気中で１１５０℃、６時間の熱拡散処理を行い、ｎ型ウェル１を拡散させ、深さ約８μｍのｎ型ウェル２とする。負耐圧−３５Ｖを得ることを目的として、深さ約８μｍのｎ型ウェルを形成した。耐圧が低ければ、深さを浅く、熱処理条件を緩和することができる。基板保護酸化膜ｏｘ１を希弗酸などで除去し、新たに例えば厚さ１５ｎｍ程度の酸化シリコン膜を９００℃の熱酸化により成長し、基板保護膜ｏｘ２とする。
【００２３】
図２−４に示すように、厚さ約１５０ｎｍの窒化シリコン膜を化学気相成長（ＣＶＤ）により成長し、レジストパターン、熱燐酸によるエッチング等により、フィールド酸化膜、素子分離領域に対応する領域に開口を形成したハードマスク３を形成する。
【００２４】
図２−５に示すように、窒化シリコン膜のハードマスク３をエッチングマスクとし、基板保護膜ｏｘ２を除去し、露出したシリコン基板をエッチングして深さ約３５０ｎｍのトレンチ４を形成する。
【００２５】
図２−６に示すように、トレンチを形成したシリコン基板Ｐｓｕｂを酸化性雰囲気中で１１００℃のアニールを行い、厚さ約４０ｎｍの熱酸化膜のライナを形成し、高密度プラズマ（ＨＤＰ）ＣＶＤ等により例えば厚さ６７５ｎｍの酸化シリコン膜を成長し、ハードマスク３上の不要部を化学機械研磨（ＣＭＰ）で研磨して除去し、シャロートレンチアイソレーション（ＳＴＩ）型のフィールド酸化膜、素子分離領域ＳＴＩを形成する。
【００２６】
図２−７に示すように、窒化シリコンのハードマスク３を熱燐酸などで除去し、露出した酸化シリコンの基板保護膜ｏｘ２は希弗酸などで除去する。露出したシリコン基板表面に酸化性雰囲気中９００℃の熱酸化を行い、厚さ１０ｎｍ程度の酸化シリコン膜の基板保護膜ｏｘ３を形成する。
【００２７】
図２−８に示すように、通常高耐圧ＰＭＯＳトランジスタ、通常ＮＤＭＯＳトランジスタ、通常ツェナーダイオードのｎ型ウェルを形成する領域に開口を有するレジストマスクＲＭ３をシリコン基板Ｐｓｕｂ表面に形成し、Ｐ＋イオンを加速エネルギ２ＭｅＶ、ドーズ量２．５×１０１２ｃｍ−２および５００ｋｅＶ、１．５×１０１２ｃｍ−３で注入し、深さ２．５μｍ程度のｎ型ウェル４を形成する。通常ＮＤＭＯＳトランジスタ領域のｎ型ウェルはｎ型ドリフト領域として機能する。その後、レジストマスクＲＭ３は除去する。
【００２８】
図２−９に示すように、通常高耐圧ＰＭＯＳトランジスタのｐ型ドリフト領域に開口を有するレジストマスクＲＭ４をシリコン基板Ｐｓｕｂ上に形成し、Ｂ＋イオンを加速エネルギ１５０ＫｅＶ、ドーズ量５．５×１０１２ｃｍ−２でイオン注入し、通常高耐圧ＰＭＯＳトランジスタのｐ型ドリフト領域６となるｐ型ウェルを形成する。その後レジストマスクＲＭ４は除去する。
【００２９】
図２−１０に示すように、通常ＮＭＯＳトランジスタのｐ型バックゲートウェルと通常ツェナーダイオードのアノード用ｐ型ウェルを形成する領域に開口を有するレジストマスクＲＭ５を形成し、Ｂ＋イオンを３回に分け、加速エネルギ４２０ｋｅＶでドーズ量１．２×１０１３ｃｍ−２、加速エネルギ１５０ｋｅＶでドーズ量５．０×１０１２ｃｍ−２、加速エネルギ１５ｋｅＶでドーズ量１．０×１０１３ｃｍ−２イオン注入し、ｐ型ウェル領域７を形成する。その後、レジストマスクＲＭ５は除去する。通常ＮＭＯＳトランジスタのｐ型バックゲートウェルと通常ツェナーダイオードのアノード用ｐ型ウェルが深さ１．５μｍ程度で形成される。ｐ型ウェル７の下方に残される、ｎ型ウェル４の深さ方向幅は、約１μｍとなる。
【００３０】
図２−１１に示すように、負耐圧ＮＤＭＯＳトランジスタのｐ型バックゲートウェルと負耐圧ツェナーダイオードのアノード用ｐ型ウェルを形成する領域に開口を有するレジストマスクＲＭ６を形成し、Ｂ＋イオンを３回に分け、加速エネルギ４２０ｋｅＶでドーズ量１．６×１０１３ｃｍ−２、加速エネルギ１５０ｋｅＶでドーズ量５．０×１０１２ｃｍ−２、加速エネルギ１５ｋｅＶでドーズ量１．０×１０１３ｃｍ−２でイオン注入し、ｐ型ウェル領域８を形成する。その後、レジストマスクＲＭ６は除去する。負耐圧ＮＤＭＯＳトランジスタのｐ型バックゲートウェルと負耐圧ツェナーダイオードのアノード用ｐ型ウェルを形成する深さ３．０μｍ程度のｐ型領域が形成される。ｐ型ウェル８の下方に残される、ｎ型ウェル２の深さ方向幅は、約５μｍとなる。
【００３１】
ｐ型基板からのｐ型バックゲート領域の分離幅が約５μｍの逆耐圧ＮＤＭＯＳ構造と、分離幅が約１μｍの逆耐圧の低い通常ＮＤＭＯＳが形成できる。
【００３２】
図２−１２に示すように、５Ｖ駆動、１．８Ｖ駆動のＣＭＯＳトランジスタのｐ型ウェル、ｎ型ウェルを形成するためのイオン注入を、それぞれのためのレジストマスクを用いて行なう。例えば、５Ｖ駆動のＮＭＯＳトランジスタ用の領域には、Ｂ＋イオンを加速エネルギ４２０ｋｅＶでドーズ量２．０×１０１３ｃｍ−２と、加速エネルギ１５ｋｅＶでドーズ量４．０×１０１２ｃｍ−２でイオン注入し、さらにＰ＋イオンを加速エネルギ２ＭｅＶ，ドーズ量２．０×１０１３ｃｍ−２でイオン注入する。５Ｖ駆動のＰＭＯＳトランジスタ用の領域には、Ｐ＋イオンを加速エネルギ６００ｋｅＶでドーズ量２．０×１０１２ｃｍ−２と、加速エネルギ６０ｋｅＶでドーズ量４．９×１０１２ｃｍ−２でイオン注入する。なお、素子分離領域の周囲に反転防止領域を作製する場合を示している。窒素雰囲気中で１０００℃、１０秒のアニールを行い不純物を活性化する。
【００３３】
同様に、例えば、１．８Ｖ駆動のＮＭＯＳトランジスタ用の領域には、Ｂ＋イオンを加速エネルギ２３０ｋｅＶでドーズ量３．０×１０１３ｃｍ−２でイオン注入する。１．８Ｖ駆動のＰＭＯＳトランジスタ用の領域には、Ｐ＋イオンを加速エネルギ５００ｋｅＶでドーズ量２．８×１０１３ｃｍ−２でイオン注入し、さらにＡｓ＋イオンを加速エネルギ１８０ｋｅＶでドーズ量６．５×１０１２ｃｍ−２でイオン注入する。さらに、１．８Ｖ駆動のＮＭＯＳトランジスタの閾値制御のため、Ｂ＋イオンを加速エネルギ１３ｋｅＶ、ドーズ量１．６×１０１３ｃｍ−２でイオン注入する。１．８Ｖ駆動のＰＭＯＳトランジスタの閾値制御のため、Ａｓ＋イオンを加速エネルギ６０ｋｅＶ、ドーズ量１．３×１０１３ｃｍ−２でイオン注入する。窒素雰囲気中で１０００℃、１０秒のアニールを行い不純物を活性化する。
【００３４】
なお、論理トランジスタは、公知の構成であり、公知の製造プロセスを用いて製造することができる。公知の種々の変形なども可能である。
【００３５】
図２−１３に示すように、先に形成した厚さ１０ｎｍの酸化シリコンの基板保護膜を弗酸溶液で除去し、ウェット酸化雰囲気中、８００℃でシリコン基板表面を熱酸化し、厚さ１５ｎｍの酸化シリコン膜を成長する。１．８Ｖ駆動のＭＯＳトランジスタ領域においては、酸化シリコン膜を一旦弗酸溶液で除去し、新たにウェット酸化雰囲気中でシリコン基板表面を熱酸化し、厚さ３．２ｎｍの酸化シリコン膜を成長する。先に形成した厚さ１５ｎｍの酸化シリコン膜は、厚さが増加して、厚さ１８ｎｍの酸化シリコン膜になる。
【００３６】
その後、基板全面上に厚さ１８０ｎｍのポリシリコン膜をＣＶＤにより成長する。レジストマスクを用いて、ｎ型とすべきポリシリコン膜にはｎ型不純物をイオン注入し、ｐ型とすべきポリシリコン膜にはｐ型不純物をイオン注入する。窒素雰囲気中８００℃のアニールを６０分行い、ポリシリコン膜中の不純物を活性化する。ポリシリコン膜上にレジストマスクを形成し、レジストマスクをエッチングマスクとしてポリシリコン膜をエッチングし、ｎ型ゲート電極１４、ｐ型ゲート電極１５をパターニングする。
【００３７】
図２−１４に示すように、１．８Ｖ駆動のＣＭＯＳトランジスタのソース／ドレインを形成するためのイオン注入を行なう。レジストマスクを用いて、ＰＭＯＳ領域にＢＦ２＋イオンを加速エネルギ５ｋｅＶ、ドーズ量３．０×１０１４ｃｍ−２でイオン注入する。Ｐ＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量６．０×１０１３ｃｍ−２でイオン注入し、ポケット領域を形成してもよい。レジストマスクを用いて、ＮＭＯＳ領域にＡｓ＋イオンを加速エネルギ１５ｋｅＶ、ドーズ量５．０×１０１４ｃｍ−２でイオン注入する。Ｂ＋イオンを加速エネルギ２０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２でイオン注入し、ポケット領域を形成してもよい。
【００３８】
その後、５Ｖ駆動ＰＭＯＳトランジスタのＬＤＤ領域、通常ＮＭＯＳトランジスタのｐ型バックゲートウェルのコンタクト部、および通常高耐圧ＰＭＯＳトランジスタのソース／ドレインを形成するためのｐ型不純物のイオン注入を行なう。例えば、ＢＦ２＋イオンを加速エネルギ８０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２でイオン注入する。５Ｖ駆動ＮＭＯＳトランジスタのＬＤＤ領域、通常ＮＭＯＳトランジスタのソース／ドレインジャンクション緩和領域、および負耐圧領域のウェルコンタクト部、ＰＭＯＳトランジスタ部、ＮＭＯＳトランジスタ、ツェナーダイオード領域のウェルコンタクト部を形成するためのｎ型不純物のイオン注入を行なう。例えば、Ｐ＋イオンを加速エネルギ３５ｋｅＶ、ドーズ量４．０×１０１３ｃｍ−２でイオン注入する。
【００３９】
図２−１５に示すように、基板全面に例えば厚さ１００ｎｍの酸化シリコン膜をＣＶＤで成長し、反応性イオンエッチング（ＲＩＥ）等の異方性エッチングを行なうことにより、ゲート電極側壁上にサイドウォールスペーサ２０を形成する。
【００４０】
図２−１６に示すように、ｎ型領域を覆うレジストマスクＲＭ１１を形成し、Ｂ＋イオンを加速エネルギ５ｋｅＶ、ドーズ量２．０×１０１５ｃｍ−２でイオン注入し、さらにＦ＋イオンを加速エネルギ８ｋｅＶ、ドーズ量４．０×１０１４ｃｍ−２でイオン注入し、高濃度のｐ型領域２１を形成する。その後、レジストマスクＲＭ１１は除去する。
【００４１】
図２−１７に示すように、ｐ型領域を覆うレジストマスクＲＭ１２を形成し、Ｐ＋イオンを加速エネルギ１５ｋｅＶ、ドーズ量２．０×１０１５ｃｍ−２でイオン注入し、高濃度のｎ型領域２２を形成する。その後、レジストマスクＲＭ１２は除去する。
【００４２】
図２−１８に示すように、ツェナー電圧調整のため、ツェナーのカソードを開口するレジストマスクＲＭ１３を形成し、Ｂ＋イオンを加速エネルギ６５ｋｅＶ、ドーズ量２．０×１０１３ｃｍ−２でイオン注入する。その後、レジストマスクＲＭ１３は除去する。窒素雰囲気中、１０００℃、１０秒のアニールを行い、不純物を活性化する。
【００４３】
図２−１９に示すように、厚さ６ｎｍのコバルト膜を用い、窒素雰囲気中、５４０℃、３０秒のシリサイド化反応によりコバルトシリサイドの１次形成を行い、未反応部をウォッシュアウトし、窒素雰囲気中、７５０℃、３０秒のコバルトシリサイドの２次反応を行なう。層間絶縁膜２５を形成し、導電性プラグＰＬＧを埋め込み、配線２６を形成する。このようにして、種々の半導体素子を含む半導体装置が形成できる。
【００４４】
なお、同一のイオン注入により形成される領域は、基本的に同等の深さ、同等の不純物分布を有する。同一のイオン注入で形成されたウェルを同一の熱処理で拡散した領域は、基本的に同等の深さ、同等の不純物分布を有する。
【００４５】
図３Ａ，３Ｂは通常高耐圧ＮＤＭＯＳトランジスタの断面図、一部破断平面図であり、図３Ｃ，３Ｄは負耐圧、高耐圧ＮＤＭＯＳトランジスタの断面図、一部破断平面図、図３Ｅは諸元を比較して示す表である。負耐圧、高耐圧ＮＭＯＳトランジスタにおいては、ｎ型ドリフト領域Ｎｄｒｉｆｔのイオン注入後、熱拡散によりｎ型領域を拡げているので、Ｎｄｒｉｆｔの深さ、面積が拡大し、充分な負耐圧を持たせることができる。通常高耐圧ＮＭＯＳトランジスタにおいては不純物の積極的熱拡散は行なっていないので、ｎ型ドリフト領域Ｎｄｒｉｆｔの深さ、面積はレジストマスクの寸法、イオン注入の加速エネルギなどで規制され、小さい面積に収容することができる。
【００４６】
図４Ａ，４Ｂは通常高耐圧ＮＭＯＳトランジスタ保護のツェナーダイオードの断面図、一部破断平面図であり、図４Ｃ，４Ｄは負耐圧、高耐圧ＮＭＯＳトランジスタ保護のツェナーダイオードの断面図、一部破断平面図、図４Ｅはａ、ｂ、ｃの寸法を比較して示す表である。ツェナーダイオード領域の寸法は同一である。負耐圧、高耐圧ＮＭＯＳトランジスタ保護のツェナーダイオードにおいては、ツェナーダイオードのアノード領域を囲むｎ型ウェルＮＷのイオン注入後、熱拡散によりｎ型領域を拡げているので、幅ｃに示すように、ｎ型ウェルＮＷの深さ、面積が拡大して、約３倍の数値となっている。ｐ型基板との間に充分な負耐圧を持たせることができる。通常高耐圧ＮＭＯＳトランジスタ保護のツェナーダイオードにおいては不純物の積極的熱拡散は行なっていないので、ｎ型ウェルＮＷの深さ、面積はレジストマスクの寸法、イオン注入の加速エネルギなどで規制され、小さい面積に収容することができる。
【００４７】
本実施例で得られる半導体素子の特性は、以下のようになる。
通常ＮＤＭＯＳトランジスタ
閾値電圧Ｖｔｈ：  １．０１Ｖ  （Ｖｄ＝１５Ｖ，Ｐｓｕｂ＝ＰＢＧ＝Ｓ＝０Ｖ、Ｉｄ＝２μＡの時のＶｇ電圧）
オン電流Ｉｏｎ：  ５．７９ｍＡ  （Ｖｄ＝４０Ｖ，Ｐｓｕｂ＝ＰＢＧ＝Ｓ＝０Ｖ、Ｖｇ＝５Ｖの時のドレイン電流）
ＢＶｓｄ：４２Ｖ以上  （Ｖｇ＝０Ｖ，Ｐｓｕｂ＝ＰＢＧ＝Ｓ＝０Ｖ、Ｉｄ＝０．１μＡの時のＶｄ電圧）
負耐圧：−１０Ｖ  （Ｖｄ＝０Ｖ，Ｐｓｕｂ＝０Ｖ，Ｇ＝Ｓ＝フローティング、ｐ型バックゲートウェル電流＝−０．１μＡの時のｐ型バックゲートウェルの電圧）
負耐圧ＮＤＭＯＳトランジスタ
閾値電圧Ｖｔｈ：  １．０Ｖ  （Ｖｄ＝１５Ｖ，Ｐｓｕｂ＝ＰＢＧ＝Ｓ＝０Ｖ、Ｉｄ＝２μＡの時のＶｇ電圧）
オン電流Ｉｏｎ：  ５．７３ｍＡ  （Ｖｄ＝４０Ｖ，Ｐｓｕｂ＝ＰＢＧ＝Ｓ＝０Ｖ、Ｖｇ＝５Ｖの時のドレイン電流）
ＢＶｓｄ：４２Ｖ以上  （Ｖｇ＝０Ｖ，Ｐｓｕｂ＝ＰＢＧ＝Ｓ＝０Ｖ、Ｉｄ＝０．１μＡの時のＶｄ電圧）
負耐圧：−３５Ｖ  （Ｖｄ＝０Ｖ，Ｐｓｕｂ＝０Ｖ，Ｇ＝Ｓ＝フローティング、ｐ型バックゲートウェルの電流＝−０．１μＡの時のｐ型バックゲートウェルの電圧）
通常ＮＤＭＯＳトランジスタ保護用ツェナーダイオード 
ツェナー電圧：６．５Ｖ
負耐圧：−１０Ｖ  （ｎウェル＝０Ｖ，Ｐｓｕｂ＝０Ｖ，カソード＝フローティング、アノード＝０．１μＡの時のアノード電圧）
負耐圧ＮＤＭＯＳトランジスタ保護用ツェナーダイオード
ツェナー電圧：６．５Ｖ
負耐圧：−３５Ｖ  （ｎウェル＝０Ｖ，Ｐｓｕｂ＝０Ｖ，カソード＝フローティング、アノード＝０．１μＡの時のアノード電圧）
ＣＡＮは、共通のバスにより、複数の車載モジュール間の通信を行なう。車載のため、バッテリ電源電圧（１２Ｖ〜２４Ｖ）が通常印加される電圧範囲となる。走行上のトラブルにより、ＬＳＩのＧＮＤ電位が浮いてしまっても、ＣＡＮの信号線のバス電位を変動させないことが要求される。
【００４８】
図５Ａは、ＣＡＮシステムに適用した場合の等価回路図、図５Ｂは図５Ａの破線部の拡大図である。ＲＴＨ端子について、破線で示すグランドはずれ保護回路を設けてグランドの電位を監視する。ＲＴＨ端子は、通常はＣＡＮのバスの下側の基準電位として０．１Ｖを出力する。図５Ｂに示すように、通常は、逆流素子回路にハイ電圧が供給され、ＮＤＭＯＳがオンとなり、ＲＴＨ端子は接地電圧相当電位となる。
【００４９】
グランドはずれ検出回路がグランドはずれを検出すると、逆流素子回路への出力が遮断される。半導体基板電圧は上昇しており、ＮＤＭＯＳのゲート電圧はバス電圧となるので、ＮＤＭＯＳはオフとなる。ＮＤＭＯＳのドレインでフローティング状態のＧＮＤ電位はカットされる。ＮＤＭＯＳのゲート電圧はバス側のＲＴＨ電位となり、ＮＤＭＯＳのチャネル、ソースもバス側のＲＴＨ電位となる。バスは保護される。フローティング状態のＧＮＤ電位をカットするために、ＮＤＭＯＳに逆耐圧が要求される。逆流素子ＮＤＭＯＳのドレインに接続されているＧＮＤの異常電圧は、ＮＤＭＯＳによりカットされるため、ＲＴＨ端子に異常電圧がかかることを防止することができる。
【００５０】
逆流素子ＮＤＭＯＳは、ＧＮＤが浮いた状態でも、基板と電気的に分離される必要がある。負耐圧がないと、回路的にはカットされても、素子からＲＴＨ端子に電源電圧が供給されてしまう。上記実施例で説明した負耐圧ＮＤＭＯＳおよび負耐圧ツェナーダイオードを用いることにより、このような不具合を回避できる。負耐圧のＮＤＭＯＳは、ｐ型バックゲートおよびソースを抵抗を介してＣＡＮのバス側に接続し、ドレイン端子をＧＮＤ端子側に接続する。
【００５１】
このように接続することで、ＬＳＩのＧＮＤ電位が浮いてしまった場合、高耐圧ＤＭＯＳのドレイン側の端子で逆流してくる電圧を受けることになるので、ｎ型ドリフト領域により電界が緩和され、負耐圧ＮＤＭＯＳのゲート酸化膜にバッテリ電圧が掛かることを防ぎ、ゲート破壊を防ぐことができる。ｐ型基板から来る電圧については、負耐圧構造を持つｎ型ドリフト領域、ｐ型バックゲートにより遮断されるので、ＣＡＮのバスにバッテリ電圧が流出するのを防止することができる。
【００５２】
以上、実施例に沿って、本発明を説明したが、本発明はこれらに限定されるものではない。例示した材料、数値は制限的意味を持たない。その他種々の変更、置換、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００５３】
ＮＤ  ｎ型ドリフト領域、
ＰＢＧ  ｐ型バックゲート領域、
Ｓ  ソース領域、
Ｄ  ドレイン領域、
ＣＨ  チャネル領域、
Ｇ  ゲート電極、
ＤＭＯＳ  ダブルディフューズドＭＯＳ、
ＺＤ  ツェナーダイオード
ＳＴＩ  フィールド酸化膜、素子分離膜、
【図１】
0005801713.tif 000002
【図２−１】
0005801713.tif 000003
【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図２−１１】
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【図２−１２】
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【図２−１３】
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【図２−１４】
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【図２−１５】
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【図２−１６】
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【図２−１７】
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【図２−１８】
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【図２−１９】
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【図３】
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【図４】
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【図５】
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