(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に配設された第１導電型の半導体層と、
前記半導体層の上層部に選択的に複数配設された第２導電型のウェル領域と、
前記ウェル領域の表面内に選択的に配設された第１導電型のソース領域と、
前記ソース領域の端縁部に接して前記ソース領域を囲むように、前記ウェル領域の表面内に配設された第１導電型のエクステンション領域と、
互いに隣り合う前記ウェル領域の上面側端縁部間に延在するように配設された第１導電型の半導体領域と、を備え、
前記エクステンション領域と前記半導体領域との間の距離でチャネル領域のチャネル長が規定され、
前記エクステンション領域は、その平面視形状において、コーナー部が第１の曲率半径を有する円弧状をなし、
前記半導体領域は、その平面視形状において、コーナー部が前記第１の曲率半径と中心を同じくする第２の曲率半径を有する円弧状をなし、
前記ウェル領域は、その平面視形状において、コーナー部が第３の曲率半径を有する円弧状をなし、
前記第３の曲率半径は、前記第１および第２の曲率半径よりも小さな曲率半径である、半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板上に配設された第１導電型の半導体層と、
前記半導体層の上層部に選択的に複数配設された第２導電型のウェル領域と、
前記ウェル領域の表面内に選択的に配設された第１導電型のソース領域と、
前記ソース領域の端縁部に接して前記ソース領域を囲むように、前記ウェル領域の表面内に配設された第１導電型のエクステンション領域と、
互いに隣り合う前記ウェル領域の上面側端縁部間に延在するように配設された第１導電型の半導体領域と、を備え、
前記エクステンション領域と前記半導体領域との間の距離でチャネル領域のチャネル長が規定され、
前記エクステンション領域は、その平面視形状において、コーナー部が第１の曲率半径を有する円弧状をなし、
前記半導体領域は、その平面視形状において、コーナー部が前記第１の曲率半径と中心を同じくする第２の曲率半径を有する円弧状をなし、
前記ウェル領域の表面内に配設され、前記エクステンション領域を覆う第２導電型の第１のポケット領域と、
前記半導体層の表面内および前記ウェル領域の表面内に配設され、前記半導体領域を覆う第２導電型の第２のポケット領域と、 
前記半導体領域内から直下の前記半導体層にかけて、前記第２のポケット領域を貫通するように設けられた第１導電型の第１電流制御領域と、をさらに備える、半導体装置。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板上に配設された第１導電型の半導体層と、
前記半導体層の上層部に選択的に複数配設された第２導電型のウェル領域と、
前記ウェル領域の表面内に選択的に配設された第１導電型のソース領域と、
前記ソース領域の端縁部に接して前記ソース領域を囲むように、前記ウェル領域の表面内に配設された第１導電型のエクステンション領域と、
互いに隣り合う前記ウェル領域の上面側端縁部間に延在するように配設された第１導電型の半導体領域と、を備え、
前記エクステンション領域と前記半導体領域との間の距離でチャネル領域のチャネル長が規定され、
前記エクステンション領域は、その平面視形状において、コーナー部が第１の曲率半径を有する円弧状をなし、
前記半導体領域は、その平面視形状において、コーナー部が前記第１の曲率半径と中心を同じくする第２の曲率半径を有する円弧状をなし、
前記ウェル領域内の前記エクステンション領域の直下に配設され、前記エクステンション領域の底面を部分的に覆う第２導電型の第１のポケット領域と、
少なくとも前記半導体層内の前記半導体領域の直下に配設され、前記半導体領域の底面を部分的に覆う第２導電型の第２のポケット領域と、
前記半導体領域内から直下の前記半導体層にかけて、前記第２のポケット領域を貫通するように設けられた第１導電型の第１電流制御領域と、をさらに備える、半導体装置。
【請求項４】
前記半導体領域の端部から、前記第１電流制御領域までの長さが前記半導体装置の１つのユニットの全ての部分で等しい、請求項２または請求項３記載の半導体装置。
【請求項５】
前記ウェル領域内で、前記ソース領域を囲むように配設され、前記エクステンション領域および前記ソース領域と接する第１導電型の第２電流制御領域をさらに備える、請求項４記載の半導体装置。
【請求項６】
第１導電型の半導体基板と、前記半導体基板上に配設された第１導電型の半導体層と、前記半導体層の上層部に選択的に複数配設された第２導電型のウェル領域と、前記ウェル領域の表面内に選択的に配設された第１導電型のソース領域と、前記ソース領域の端縁部に接して前記ソース領域を囲むように、前記ウェル領域の表面内に配設された第１導電型のエクステンション領域と、互いに隣り合う前記ウェル領域の上面側端縁部間に延在するように配設された第１導電型の半導体領域と、を備えた半導体装置の製造方法であって、
(ａ)前記半導体基板を準備する工程と、
(ｂ)前記半導体基板の一方の主面上に前記半導体層を形成する工程と、
(ｃ)前記半導体層の上層部に前記ウェル領域を選択的に複数形成する工程と、
(ｄ)前記半導体層上に、前記エクステンション領域および前記半導体領域に対応する部分より狭い開口部を有するとともに、前記ウェル領域において後にチャネル領域となる部分を、チャネル長より広い幅で覆う第１の注入マスクを形成する工程と、
(ｅ)前記第１の注入マスクを等方的にエッチングして、その幅を前記チャネル長にまで減じて第２の注入マスクを形成する工程と、
(ｆ)前記第２の注入マスクを用いて第１導電型不純物のイオン注入を行い、前記エクステンション領域および前記半導体領域を形成する工程と、
(ｇ)前記第２の注入マスクを除去した後、前記半導体層上に、前記ソース領域に対応する部分が開口部となった第３の注入マスクを形成する工程と、
(ｈ)前記第３の注入マスクを用いて第１導電型不純物のイオン注入を行い、前記ソース領域を形成する工程と、を備え、
前記工程(ｄ)は、
平面視形状における前記第１の注入マスクの内側を、フォトリソグラフィで生じる最小の曲率半径よりも大きい曲率半径とし、前記第１の注入マスクの外側の曲率半径を、内側の曲率半径に前記第１の注入マスクの幅を加え、かつ内側と中心を合わせたマスクを用いてフォトリソグラフィによって前記第１の注入マスクのパターニングを行う工程を含む、半導体装置の製造方法。
【請求項７】
前記工程(ｆ)と(ｇ)との間に、
(ｆ１)前記第２の注入マスクを等方的にエッチングして、その幅を前記チャネル長よりも小さくなるまで減じて第４の注入マスクを形成する工程と、
(ｆ２)前記第４の注入マスクを用いて第２導電型不純物のイオン注入を行い、前記ウェル領域の表面内に、前記エクステンション領域を覆う第２導電型の第１のポケット領域を形成するとともに、前記半導体層の表面内および前記ウェル領域の表面内に、前記半導体領域を覆う第２導電型の第２のポケット領域を形成する工程と、
(ｆ３)前記第４の注入マスクを形成した状態の前記半導体層上全面に、シリコン酸化膜を形成し、異方性エッチングを行うことによって前記第４の注入マスクの周囲に、サイドウォール状の第５の注入マスクを形成する工程と、
(ｆ４)前記第４および第５の注入マスクで構成される第６の注入マスクを用いて第１導電型不純物のイオン注入を行い、前記半導体領域内から直下の前記半導体層にかけて、前記第２のポケット領域を貫通するように第１導電型の第１電流制御領域を形成するとともに、前記エクステンション領域内から直下のウェル領域にかけて、前記第１のポケット領域を貫通するように第１導電型の第２電流制御領域を形成する工程と、をさらに備える、請求項６記載の半導体装置の製造方法。
【請求項８】
前記工程(ｄ)と(ｅ)との間に、
(ｄ１)前記第１の注入マスクを用いて第２導電型不純物のイオン注入を行い、前記ウェル領域の表面内に、前記エクステンション領域よりも深い第２導電型の第１のポケット領域を形成するとともに、前記半導体層の表面内から前記ウェル領域の表面内に及ぶ、前記半導体領域よりも深い第２導電型の第２のポケット領域を形成する工程と、
前記工程(ｆ)と(ｇ)との間に、
(ｆ１)前記第２の注入マスクを形成した状態の前記半導体層上全面に、シリコン酸化膜を形成し、異方性エッチングを行うことによって前記第２の注入マスクの周囲に、サイドウォール状の第４の注入マスクを形成する工程と、
(ｆ２)前記第２および第４の注入マスクで構成される第５の注入マスクを用いて第１導電型不純物のイオン注入を行い、前記半導体領域内から直下の前記半導体層にかけて、前記第２のポケット領域を貫通するように第１導電型の第１電流制御領域を形成するとともに、前記エクステンション領域内から直下のウェル領域にかけて、前記第１のポケット領域を貫通するように第１導電型の第２電流制御領域を形成する工程と、をさらに備える、請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にワイドバンドギャップ半導体を使用した半導体装置に関する。
【背景技術】
【０００２】
半導体装置、とりわけ金属／酸化物／半導体の接合構造（ＭＯＳ）を有する電界効果型トランジスタ（ＭＯＳＦＥＴ）においては、パワーエレクトロニクスへの応用と搭載機器の省エネ化の観点から低損失化が求められており、特に通電時における損失（オン損失）の低減、すなわちオン抵抗の低減が求められている。
【０００３】
この解決方法として、チャネル抵抗やＪＦＥＴ（ジャンクションＦＥＴ）抵抗を低減することが挙げられる。
【０００４】
特許文献１には、隣り合うウェル間（ＪＦＥＴ領域）にウェルとは異なる第１導電型の不純物を導入して形成された不純物拡散層を設けることで、ＪＦＥＴ領域を縮小して素子を微細化しても、ＪＦＥＴ領域の抵抗を増加させることなくむしろ低減させて、素子のオン抵抗を低減する方法が開示されている。
【０００５】
さらに、ＭＯＳＦＥＴの単位構造であるユニットセルにおけるチャネル長のバラツキに起因するデバイス特性のバラツキを抑えるために、同一のマスクを用いたイオン注入によって同時に形成された第１および第２不純物拡散層を形成することで、それらの離間距離によってチャネル長を決定する方法が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３０３３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の図２に示される第１および第２不純物拡散層の平面図においては、それらのコーナー部が直角であり、ＪＦＥＴ領域側から見たチャネル長、すなわち第１および第２不純物拡散層の離間距離が全ての部分において一定ではないため、ユニットセル内における全ての部分で均一にオン電流が流れるものではなく、特にコーナー部では電流集中によって半導体装置の信頼性を損なう可能性があるという問題があった。
【０００８】
本発明は上記のような問題を解決するためになされたものであり、ユニットセル内において均一なオン電流分布を実現して、信頼性を高めた半導体装置を提供するとともに、制御された微細なチャネル長を実現して低チャネル抵抗を図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置の態様は、第１導電型の半導体基板と、前記半導体基板上に配設された第１導電型の半導体層と、前記半導体層の上層部に選択的に複数配設された第２導電型のウェル領域と、前記ウェル領域の表面内に選択的に配設された第１導電型のソース領域と、前記ソース領域の端縁部に接して前記ソース領域を囲むように、前記ウェル領域の表面内に配設された第１導電型のエクステンション領域と、互いに隣り合う前記ウェル領域の上面側端縁部間に延在するように配設された第１導電型の半導体領域とを備え、前記エクステンション領域と前記半導体領域との間の距離でチャネル領域のチャネル長が規定され、前記エクステンション領域は、その平面視形状において、コーナー部が第１の曲率半径を有する円弧状をなし、前記半導体領域は、その平面視形状において、コーナー部が前記第１の曲率半径と中心を同じくする第２の曲率半径を有する円弧状をなし、前記ウェル領域は、その平面視形状において、コーナー部が第３の曲率半径を有する円弧状をなし、前記第３の曲率半径は、前記第１および第２の曲率半径よりも小さな曲率半径である。
【発明の効果】
【００１０】
本発明に係る半導体装置の態様によれば、チャネル領域全体のチャネル長が、第２の曲率半径と第１の曲率半径との差で決定されるチャネル長で均一となるので、半導体装置のオン動作時の電流分布が一定となり、信頼性が高くなる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る炭化珪素半導体装置の上面図である。
【図２】本発明に係る炭化珪素半導体装置の半導体基板の主面内に形成された各不純物領域を模式的に示す平面図である。
【図３】本発明に係る炭化珪素半導体装置の部分断面図である。
【図４】本発明に係る炭化珪素半導体装置の部分断面図である。
【図５】本発明に係る実施の形態１の炭化珪素半導体装置のユニットセルの平面図である。
【図６】本発明に係る実施の形態１の炭化珪素半導体装置のユニットセルの平面図である。
【図７】本発明に係る実施の形態１の炭化珪素半導体装置のユニットセルの平面図である。
【図８】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図９】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１０】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１１】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１２】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１３】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１４】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１５】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１６】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１７】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１８】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図１９】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図２０】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図２１】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図２２】本発明に係る実施の形態１の炭化珪素半導体装置の製造工程を説明する断面図である。
【図２３】従来の炭化珪素半導体装置のユニットセルの平面視における不純物領域の１つのコーナー部の形状を示す図である。
【図２４】従来１の炭化珪素半導体装置のユニットセルの平面視における不純物領域の１つのコーナー部の形状を示す図である。
【図２５】本発明に係る実施の形態１の炭化珪素半導体装置のユニットセルの平面視における不純物領域の１つのコーナー部の形状を示す図である。
【図２６】本発明に係る実施の形態１の炭化珪素半導体装置における数値計算結果を示す図である。
【図２７】本発明に係る実施の形態１の炭化珪素半導体装置における数値計算結果を示す図である。
【図２８】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法で得られた注入マスクの実例を示す図である。
【図２９】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法で得られた注入マスクの実例を示す図である。
【図３０】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法で得られた注入マスクの実例を示す図である。
【図３１】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法で得られた注入マスクの実例を示す図である。
【図３２】本発明に係る実施の形態１の炭化珪素半導体装置の製造方法で得られた注入マスクの実例を示す図である。
【図３３】本発明に係る実施の形態１の炭化珪素半導体装置のユニットセルの配置を示す平面図である。
【図３４】本発明に係る実施の形態１の炭化珪素半導体装置のユニットセルの配置を示す平面図である。
【図３５】本発明に係る実施の形態１の炭化珪素半導体装置のユニットセルの平面視における不純物領域の１つのコーナー部の形状を示す図である。
【図３６】本発明に係る実施の形態２の炭化珪素半導体装置の構成示す断面図である。
【図３７】本発明に係る実施の形態２の炭化珪素半導体装置の製造工程を説明する断面図である。
【図３８】本発明に係る実施の形態２の炭化珪素半導体装置の製造工程を説明する断面図である。
【図３９】本発明に係る実施の形態２の炭化珪素半導体装置の製造工程を説明する断面図である。
【図４０】本発明に係る実施の形態２の炭化珪素半導体装置のユニットセルの平面視における不純物領域の１つのコーナー部の形状を示す図である。
【図４１】本発明に係る実施の形態２の炭化珪素半導体装置のユニットセルの配置を示す平面図である。
【図４２】本発明に係る実施の形態３の炭化珪素半導体装置の構成示す断面図である。
【図４３】本発明に係る実施の形態３の炭化珪素半導体装置の製造工程を説明する断面図である。
【図４４】本発明に係る実施の形態３の炭化珪素半導体装置の製造工程を説明する断面図である。
【図４５】本発明に係る実施の形態３の炭化珪素半導体装置のユニットセルの配置を示す平面図である。
【図４６】本発明に係る実施の形態４の炭化珪素半導体装置の構成示す断面図である。
【図４７】本発明に係る実施の形態４の炭化珪素半導体装置の製造工程を説明する断面図である。
【図４８】本発明に係る実施の形態４の炭化珪素半導体装置の製造工程を説明する断面図である。
【図４９】本発明に係る実施の形態４の炭化珪素半導体装置の製造工程を説明する断面図である。
【図５０】本発明に係る実施の形態５の炭化珪素半導体装置の構成示す断面図である。
【図５１】本発明に係る実施の形態５の炭化珪素半導体装置の製造工程を説明する断面図である。
【発明を実施するための形態】
【００１２】
＜はじめに＞
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の接合構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００１３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００１４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００１５】
また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
【００１６】
＜実施の形態１＞
＜装置構成＞
図１は、本発明に係る実施の形態１の炭化珪素（ＳｉＣ）半導体装置、より具体的には、ＳｉＣ基板上に形成されたＭＯＳ構造を有する電界効果トランジスタ（炭化珪素ＭＯＳトランジスタ）１０００の上面構成を模式的に示す平面図である。
【００１７】
図１に示すように、炭化珪素ＭＯＳトランジスタ１０００は矩形の外形を有するチップ５の主面の中央部に、ソースパッド４１が設けられ、ソースパッド４１の外方を囲むようにゲート配線４４が設けられている。
【００１８】
ソースパッド４１の平面視形状は、一辺の中央部が内側に凹んだ矩形をなし、ソースパッド４１の内側に凹んだ部分に入り込むように、周囲のゲート配線４４から延在するゲートパッド４５が設けられている。
【００１９】
ゲートパッド４５は、外部の制御回路（図示せず）からゲート電圧が印加される部位であり、ここに印加されたゲート電圧は、ゲート配線４４を通じてＭＯＳトランジスタの最小単位構造であるユニットセルのゲート電極（図示せず）に供給される。
【００２０】
ソースパッド４１は、ユニットセルが複数配置された活性領域上に設けられ、各ユニットセルのソース電極（図示せず）が並列に接続される構成となっている。
【００２１】
ソースパッド４１の下方には、ユニットセルが形成された活性領域ＡＲの端縁部に終端ウェル領域２７が設けられ、さらに終端ウェル領域２７を囲むように形成された終端低抵抗領域２８、終端低抵抗領域２８を囲むように形成されたＪＴＥ（Junction Termination Extension）領域５０およびＪＴＥ領域５０から離間してＪＴＥ領域５０を囲むように形成されたフィールドストップ領域１３が設けられているが、これらについては後に説明する。
【００２２】
なお、通常の製品では、温度センサーおよび電流センサー用の電極が併せて形成されている場合が多いが、それらの電極の形成の有無は、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
【００２３】
また、ゲートパッド４５の位置、個数、ゲート配線４４の形状およびソースパッド４１の形状、個数等もＭＯＳトランジスタによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、本発明の構成および効果とは関係が薄いので、説明および図示は省略する。
【００２４】
図２は、炭化珪素ＭＯＳトランジスタ１０００の、半導体基板の主面内に形成された各不純物領域を模式的に示す平面図であり、図１に示したソースパッド４１、ゲート配線４４およびゲートパッド４５の下方の構成を示している。
【００２５】
ユニットセルＵＣが複数配置された活性領域ＡＲの端縁部には、第２導電型の終端ウェル領域２７が設けられ、さらに終端ウェル領域２７を囲むように第２導電型の終端低抵抗領域２８が設けられ、終端低抵抗領域２８を囲むように第２導電型のＪＴＥ領域５０が設けられ、ＪＴＥ領域５０から離間してＪＴＥ領域５０を囲むように第１導電型のフィールドストップ領域１３が設けられている。
【００２６】
ユニットセルＵＣは、正方形の外形を有し、その配列は、各ユニットセルＵＣの中心位置が、隣り合う配列における各ユニットセルＵＣの中心位置とは半周期ずれて互い違いとなるように配列されている。
【００２７】
なお、上記は一例であり、ユニットセルＵＣの外形は正方形に限定されず、長方形や六角形でも良いし、縦方向、横方向ともに配設周期を同じとしても良い。
【００２８】
次に、図１に示すＡ−Ａ線での断面構成を、図３に示す断面図を用いて説明する。図３に示すように、炭化珪素ＭＯＳトランジスタ１０００は、第１導電型の不純物を含む炭化珪素基板である半導体基板１の主面上に形成された第１導電型のドリフト層２と、半導体基板１の裏面側（ソースパッド４１が設けられる主面側とは反対側）に形成された、オーミック電極４２およびその上に形成されたドレイン電極４３とを備えている。
【００２９】
また、ドリフト層２の上層部には、選択的に複数形成された第２導電型のウェル領域２０と、ウェル領域２０と同じ深さであって、活性領域ＡＲの端縁部を規定する第２導電型の終端ウェル領域２７と、終端ウェル領域２７の端面と接続し、終端ウェル領域２７を囲むＪＴＥ領域５０と、ＪＴＥ領域５０から離間してＪＴＥ領域５０を囲むフィールドストップ領域１３とが設けられている。
【００３０】
ウェル領域２０の表面内には、第１導電型のソース領域１２と、ソース領域１２の中央部上面側からソース領域１２を貫通してウェル領域２０内に達する第２導電型のウェルコンタクト領域２１と、ソース領域１２の端面と接続しＭＯＳ構造の一部をなすソースエクステンション領域１０が設けられている。
【００３１】
終端ウェル領域２７の表面内にも、ソース領域１２と、ソース領域１２の中央部上面側からソース領域１２を貫通して終端ウェル領域２７に達するウェルコンタクト領域２１と、ソース領域１２の端面と接続するソースエクステンション領域１０が設けられているが、これらは、終端ウェル領域２７のウェル領域２０と対向する側の端縁部にのみ設けられており、終端ウェル領域２７の表面内の大部分には、第２導電型の終端低抵抗領域２８が設けられ、ＪＴＥ領域５０は終端低抵抗領域２８の端面にも接続している。
【００３２】
ウェル領域２０の上面側端縁部から終端ウェル領域２７の上面側端縁部にかけて第１導電型のＪＦＥＴエクステンション領域１１が延在しており、ＪＦＥＴエクステンション領域１１は、ＪＦＥＴエクステンション領域１１とソースエクステンション領域１０との間のウェル領域２０および終端ウェル領域２７の内部をチャネル領域として規定している。
【００３３】
ここで、ＪＦＥＴ領域とは隣り合うウェル間の領域であり、このＪＦＥＴ領域に比較的高濃度の第１導電型の不純物を注入することにより、オン状態の場合にチャネル領域から炭化珪素基板１に向けて形成される電流経路の抵抗値を低減することができ、縦型ＭＯＳＦＥＴ全体のオン抵抗を低減できる。
【００３４】
ドリフト層２の主面上には、ＪＦＥＴエクステンション領域１１とソースエクステンション領域１０との間のウェル領域２０および終端ウェル領域２７と、終端ウェル領域２７の一部と、ソース領域１２の端縁部上およびソースエクステンション領域１０上およびＪＦＥＴエクステンション領域１１上を覆うように形成されたゲート絶縁膜３０と、ゲート絶縁膜３０が形成されていないドリフト層２上に形成されたフィールド酸化膜３１とが形成されている。
【００３５】
また、ＪＦＥＴエクステンション領域１１上からチャネル領域上およびソースエクステンション領域１０上に位置するゲート絶縁膜３０の上にゲート電極３５が形成され、ゲート電極３５を覆うように層間絶縁膜３２が形成されている。
【００３６】
ゲート電極３５は、ゲート絶縁膜３０とフィールド酸化膜３１とが接続する部分においても形成され、また、終端低抵抗領域２８上のフィールド酸化膜３１上にも形成されており、それらのゲート電極３５も層間絶縁膜３２によって覆われている。
【００３７】
層間絶縁膜３２を貫通して、終端低抵抗領域２８上方のゲート電極３５に到達するようにゲートコンタクトホールＧＣが設けられ、ゲートコンタクトホールＧＣを埋め込むようにゲート配線４４が形成されている。
【００３８】
また、層間絶縁膜３２およびフィールド酸化膜３１を貫通して、終端低抵抗領域２８上に形成されたオーミック電極４０に到達するようにウェルコンタクトホールＷＣが設けられ、層間絶縁膜３２を貫通して、ウェルコンタクト領域２１およびソース領域１２上に形成されたオーミック電極４０に到達するようにソースコンタクトホールＳＣが設けられ、ウェルコンタクトホールＷＣおよびソースコンタクトホールＳＣを埋め込むようにソースパッド４１が形成されている。このような構成により、ソースパッド４１は、ソース領域１２と接続されたソース電極であるとともに、ソース領域１２と終端ウェル領域２７とを電気的に接続する部材でもある。
【００３９】
次に、図１に示すＢ−Ｂ線での断面構成を、図４に示す断面図を用いて説明する。図４においては、１つのユニットセルＵＣを破線で囲んで示している。図４に示すように、ユニットセルＵＣは、１つのウェル領域２０の表面内に形成された、ソース領域１２と、ソース領域１２の中央部上面側からソース領域１２を貫通してウェル領域２０内に達するウェルコンタクト領域２１と、ソース領域１２の端面と接続しＭＯＳ構造の一部をなすソースエクステンション領域１０を含んでいる。
【００４０】
互いに隣り合うウェル領域２０の上面側端縁部間にはＪＦＥＴエクステンション領域１１が延在しており、ＪＦＥＴエクステンション領域１１は、ＪＦＥＴエクステンション領域１１とソースエクステンション領域１０との間のウェル領域２０の内部をチャネル領域として規定している。
【００４１】
ソース領域１２は、ソース電極であるソースパッド４１とオーミック電極４０を介して電気的に接続されている。
【００４２】
ここで、ウェル領域２０の断面形状は、底面側が広く上面側が狭い台形状をなしており、隣り合うウェル領域２０間において、ウェル領域２０の底面側の最も突出した部分（頂点と呼称）との間の距離で最小幅が規定される領域がＪＦＥＴ領域７であり、ＪＦＥＴ領域７はウェル領域２０を囲んでいる。
【００４３】
次に、図４に示すＣ−Ｃ線での平面構成を、図５に示す平面図を用いて説明する。図５に示すように、外形が略四角形のオーミック電極４０の周囲を層間絶縁膜３２が囲み、さらにその外周はゲート電極３５によって囲まれている。
【００４４】
次に、図４に示すＤ−Ｄ線での平面構成を、図６に示す平面図を用いて説明する。図６に示すように、外形が略四角形のウェルコンタクト領域２１の周囲をソース領域１２が囲み、ソース領域１２の周囲を、ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１が囲んでおり、ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１との間のウェル領域２０の内部がチャネル領域となり、図中のＬ１で示される長さが、チャネル長に相当することとなる。
【００４５】
次に、図４に示すＥ−Ｅ線での平面構成を、図７に示す平面図を用いて説明する。図７に示すように、外形が略四角形のウェルコンタクト領域２１の周囲をソース領域１２が囲み、ソース領域１２の周囲をウェル領域２０が囲んでおり、ウェル領域２０の周囲をＪＦＥＴ領域７が囲んでいる。なお、図４に示されるようにＪＦＥＴ領域７は、隣り合うユニットセルＵＣとの間に渡るように存在するので、その幅をＬ２とした場合、１つのユニットセルＵＣではＬ２の半分の長さ（Ｌ２／２）となる。
【００４６】
本発明における特徴の１つは、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１のそれぞれのコーナー部の頂点を、写真製版処理で生じる曲率半径よりも大きな曲率半径をコーナー部に有するマスクを用いて、中心が等しい半径ｒ１およびｒ２の曲率半径であるとともに、ｒ２−ｒ１＝Ｌ１（チャネル長）の関係を満たすように形成することで、ユニットセルＵＣ内におけるチャネル長が、コーナー部を含めたチャネル領域の全ての部分で一定となる。この結果、ユニットセルＵＣ内において均一なオン電流分布を実現してＭＯＳトランジスタ１０００の信頼性を高めることが可能となる。
【００４７】
＜製造方法＞
次に、製造工程を示す図８〜図２２を参照して、実施の形態１の炭化珪素ＭＯＳトランジスタ１０００の製造方法について説明する。なお、図８〜図２２に示す断面図は、素子終端部の構造を含まず、例えば図１のＢ−Ｂ線での位置のように、ユニットセルＵＣが配設された領域の任意の位置での１つのユニットセルＵＣに相当する部分での断面図を示したものである。
【００４８】
先ず、半導体基板１として第１導電型の不純物を含む炭化珪素基板を準備する。ここで、半導体基板１の材料としては炭化珪素の他、珪素（Ｓｉ）に比べてバンドギャップの大きなワイドバンドギャップ半導体を用いることが可能であり、他のワイドバンドギャップ半導体としては、例えば窒化ガリウム系材料、窒化アルミニウム系材料、ダイヤモンド等が挙げられる。
【００４９】
このようなワイドバンドギャップ半導体を基板材料として構成されるスイッチングデバイスやダイオードは、耐電圧性が高く、許容電流密度も高いため、シリコン半導体装置に比べて小型化が可能であり、これら小型化されたスイッチングデバイスやダイオードを用いることにより、これらのデバイスを組み込んだ半導体装置モジュールの小型化が可能となる。
【００５０】
また、耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
【００５１】
また、半導体基板１の面方位は、ｃ軸方向に対して８°以下に傾斜していても良いが、傾斜していなくても良く、また、どのような面方位を有していても良い。
【００５２】
次に、図８に示す工程において、エピタキシャル結晶成長により半導体基板１の上部に第１導電型の炭化珪素エピタキシャル層を形成してドリフト層２とする。ここで、ドリフト層２の第１導電型の不純物濃度は、例えば１×１０13ｃｍ-3〜１×１０18ｃｍ-3の範囲であり、厚みは４μｍ〜２００μｍである。
【００５３】
次に、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ウェル領域２０および終端ウェル領域２７（図３）に対応する部分が開口部となった注入マスク１００を形成する。その後、当該注入マスク１００を用いて、第２導電型の不純物のイオン注入を行い、ウェル領域２０および終端ウェル領域２７（図３）を形成する。
【００５４】
ここで、不純物イオンの注入時の半導体基板１は、積極的に加熱を行わなくても良いし、１００℃〜８００℃の温度に加熱してイオン注入を行っても良い。また注入不純物としては、第１導電型をｎ型とする場合には窒素（Ｎ）またはリン（Ｐ）が好適であり、第１導電型をｐ型とする場合にはアルミニウム（Ａｌ）または硼素（Ｂ）が好適である。
【００５５】
また、ウェル領域２０の深さは、ドリフト層２の底面を超えないように設定し、例えば０．３μｍ〜２．０μｍの範囲の深さとする。
【００５６】
また、ウェル領域２０の不純物濃度はドリフト層２の不純物濃度を超え、例えば１×１０15ｃｍ-3〜１×１０19ｃｍ-3の範囲に設定される。ただし、ウェル領域２０の最表面近傍に限っては、炭化珪素ＭＯＳトランジスタ１０００のチャネル領域における導電性を高めるために、ウェル領域２０の第２導電型の不純物濃度がドリフト層２の第１導電型の不純物濃度を下回っていても良い。
【００５７】
すなわち、チャネル領域の第１導電型の不純物濃度が第２導電型の不純物濃度に比べて相対的に大きければ、それだけ第１導電型のキャリア(第１導電型がｎ型であれば電子)がより多く存在することとなり、チャネルの導電性が高まる。
【００５８】
このような構成とするには、ウェル領域２０を形成する際の第２導電型の不純物のイオン注入を、ドリフト層２の深い部分において濃度ピークを持つプロファイルとすれば良い。炭化珪素半導体内では、不純物が熱処理によってもほとんど熱拡散しないので、このような方法が有効である。
【００５９】
また、図８に示すようにウェル領域２０の断面形状は、底面側が広く上面側が狭い台形状をなしている。これは、図８に示すような垂直性の高い注入マスク１００を用いて不純物のイオン注入を行う場合でも、特に意図的に基板斜め方向から注入しなくても、不純物イオンの高加速エネルギー注入により、ドリフト層２中での横方向（基板１の主面に水平な方向）での散乱が増加し、端面がテーパー形状となって台形状のウェル領域２０が形成されるからである。
【００６０】
なお、図８に示す注入マスク１００の端部から注入不純物の横方向への広がり距離Ｌ４は、０．３μｍ前後であり、この値を得るための不純物イオンの加速エネルギーは例えば５００ｋｅＶ程度である。
【００６１】
このように、端面がテーパー形状のウェル領域２０を得ることで、炭化珪素ＭＯＳトランジスタ１０００のターンオフ時に、テーパー形状の端面の頂点近傍から広がる空乏層によりＪＦＥＴ領域７の遮蔽効果が促進され、後に形成されるゲート絶縁膜３０（図４）に、ターンオフ時に印加される電界が低減して、炭化珪素ＭＯＳトランジスタ１０００の信頼性を向上させることができる。
【００６２】
また、先に説明したように、ウェル領域２０を形成する際の第２導電型の不純物のイオン注入を、ドリフト層２の深い部分において濃度ピークを持つプロファイルとするような不純物のイオン注入を行う場合、図８に示すような垂直性の高い注入マスク１００を用いることで、以下のような効果が得られる。
【００６３】
すなわち、垂直性の低い注入マスクでは、注入マスク１００の側面のテーパー部を通して第２導電型の不純物のイオン注入が行われることとなり、不純物濃度の高い領域がウェル領域２０の比較的浅い部分まで及ぶこととなる。この結果、チャネルの導電性を高めることができず、しきい値電圧が低く低チャネル抵抗を実現できないが、垂直性の高い注入マスク１００を用いる場合は、不純物濃度の高い領域をウェル領域２０の深い部分に形成でき、チャネルの導電性を高めて、しきい値電圧が低く低チャネル抵抗の炭化珪素ＭＯＳトランジスタ１０００を実現できる。
【００６４】
次に、注入マスク１００を除去した後、図９に示す工程において、ドリフト層２の主面上にレジスト材を塗布し、フォトリソグラフィによりパターニングして、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１に対応する部分より狭い開口部を有するとともに、ウェル領域２０において後にチャネル領域となる部分を、チャネル長より広い幅で覆う注入マスク１０１を形成する。なお、注入マスク１０１および後に形成される注入マスク１０２の平面視形状については後述する。
【００６５】
次に、図１０に示す工程において、酸素プラズマによる気相中でのエッチング処理またはアセトンなどの有機溶媒による液相中でのエッチング処理によって、注入マスク１０１を等方的にエッチングして、所望の幅（チャネル長と同じ長さ）を有する注入マスク１０２を形成する。この注入マスク１０２の幅によって、後に形成されるチャネル長が決定される。
【００６６】
なお、注入マスク１０２は、ウェル領域２０の表面上のみに形成され、ウェル領域２０の端部を越えてドリフト層２の表面上には形成されないことが望ましい。このようにすることで、後に形成されるチャネル領域をウェル領域２０内部に限定できる。
【００６７】
なお、注入マスク１０２の形成には、酸素プラズマによる気相中でのエッチング処理以外のドライエッチングを用いても良いし、アセトンなどの有機溶媒による液相中でのエッチング処理以外のウエットエッチングを用いても良く、等方性エッチングであれば何でも良い。
【００６８】
注入マスク１０１の幅をフォトリソグラフィでの解像限界の幅とした場合、注入マスク１０１を等方的にエッチングして得られる注入マスク１０２の幅は、フォトリソグラフィでの解像限界の幅よりも小さくできるため、チャネル長の微細化を実現して低チャネル抵抗を図ることができる。また、チャネル長の微細化を簡便に行うことができるので、コストを削減できる。
【００６９】
次に、図１１に示す工程において、注入マスク１０２を用いて第１導電型の不純物のイオン注入を行い、第１導電型のソースエクステンション領域１０とＪＦＥＴエクステンション領域１１を同時に形成する。
【００７０】
ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１の深さは、それらの底面がウェル領域２０の底面を超えない深さに設定され、それらの第１導電型の不純物濃度はウェル領域２０の表面近傍の第２導電型の不純物濃度を超え、例えば５×１０16ｃｍ-3〜１×１０18ｃｍ-3の範囲内の値に設定される。すなわち、炭化珪素ＭＯＳトランジスタ１０００の非動作時に上記領域の全体が空乏化することがない値に設定される。
【００７１】
また、上記イオン注入時には、ウェル領域２０中での横方向散乱によって、ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１が相互に接続しないような加速エネルギー、例えば３０ｋｅＶ〜１８０ｋｅＶの範囲内の加速エネルギーでイオン注入が行われる。
【００７２】
また、ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１の深さ方向の不純物分布については、均一な分布であっても良いし、表面側で低濃度、深くなるにつれて高濃度となるような分布であっても良い。特に後者の分布を採用した場合は、ゲート絶縁膜３０とゲート電極３５とで形成されるＭＯＳ構造において、イオン注入による表面側の結晶欠陥などの影響によるゲート絶縁膜３０の品質低下を抑止することができ、高品質のＭＯＳ構造を実現できる。
【００７３】
ソースエクステンション領域１０は、ウェル領域２０の内部にのみ形成され、ＪＦＥＴエクステンション領域１１は、対向する２つのウェル領域２０の間のドリフト層２内に形成されるとともに、対向する２つのウェル領域２０の端部も包含するように形成されている。
【００７４】
ここで、ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１との間の間隔Ｌ１は、炭化珪素ＭＯＳトランジスタのチャネル長に相当するが、これは注入マスク１０２の幅によってほぼ決定される。従来は、２度のフォトリソグラフィおよび注入プロセスによりチャネル長が決定されていたが、本発明の製造方法によれば、チャネル長の寸法のチップ内およびウェハ内均一性が格段に優れ、電気特性のバラツキが小さいデバイスを得ることができる。
【００７５】
次に、図示は省略するが、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ＪＴＥ領域５０（図３）に対応する部分が開口部となった注入マスクを形成し、当該注入マスクを用いて第２導電型の不純物のイオン注入を行い、ＪＴＥ領域５０を形成する。
【００７６】
次に、図１２に示す工程において、ドリフト層２の主面上にレジスト材の塗布またはシリコン酸化膜を形成し、フォトリソグラフィによりパターニングして、ソース領域１２およびフィールドストップ領域１３（図３）に対応する部分が開口部となった注入マスク１１０を形成し、当該注入マスクを用いて第１導電型の不純物のイオン注入を行い、ソース領域１２およびフィールドストップ領域１３（図３）を形成する。
【００７７】
ここで、ソース領域１２の深さに関しては、その底面がウェル領域２０の底面を超えない深さに設定され、第１導電型の不純物濃度の値は、ウェル領域２０の不純物濃度の値を超え、例えば１×１０17ｃｍ-3〜１×１０21ｃｍ-3の範囲に設定される。これは、フィールドストップ領域１３についても同じである。
【００７８】
続いて、注入マスク１１０を除去した後、図１３に示す工程において、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ウェルコンタクト領域２１に対応する部分が開口部となった注入マスク１１１を形成し、当該注入マスクを用いて第２導電型の不純物のイオン注入を行い、ウェル領域２０にウェルコンタクト領域２１を形成する。
【００７９】
ウェルコンタクト領域２１は、ウェル領域２０とソースパッド４１（図３）との良好な金属接触を実現するための領域であり、ウェル領域２０の不純物濃度よりも高い不純物濃度を有するように形成される。
【００８０】
なお、このイオン注入に際しては、基板温度を１５０℃以上して実行されることが望ましい。このような温度にすることで、シート抵抗の低い第２導電型の領域が形成されることとなる。
【００８１】
また、ウェルコンタクト領域２１と同時に、終端ウェル領域２７（図３）の表面内に終端低抵抗領域２８（図３）を形成するようにしても良い。このようにすることで、ソースパッド４１（図３）との良好な金属接触を実現できるとともに、終端ウェル領域２７における寄生抵抗を減少させることができ、例えばｄＶ／ｄｔ（ドレイン電圧Ｖの時間ｔに対する変動）耐性に優れた構造とすることができる。
【００８２】
なお、終端低抵抗領域２８は、ウェルコンタクト領域２１と同時に形成しなくても良いことは言うまでもない。
【００８３】
以上の工程を経て、図１４に示すように、ソースエクステンション領域１０、ＪＦＥＴエクステンション領域１１、ソース領域１２およびウェルコンタクト領域２１が得られることとなる。
【００８４】
なお、この直後、もしくはこれまでの注入工程のどこかで、もしくはこれまでの注入工程よりも前に、ドリフト層２の全面に第１導電型の不純物をイオン注入して、図１５に示すように、ドリフト層２の不純物濃度よりも高い不純物濃度を有する第１導電型の電流制御層８を形成しても良い。
【００８５】
電流制御層８は、ＪＦＥＴ領域７およびウェル領域２０の下部において、ドリフト層２の不純物濃度よりも高い不純物濃度を有しており、ＪＦＥＴ領域７の抵抗を低減することができる。このため、炭化珪素ＭＯＳトランジスタ１０００のオン抵抗を低減する効果があるとともに、炭化珪素ＭＯＳトランジスタ１０００への逆バイアス印加時におけるウェル領域２０とドリフト層２との間のアバランシェ降伏を、ウェル領域２０と電流制御層８で形成されるｐｎ接合において起こさせることで、より安定にアバランシェ降伏を起こさせる効果もある。
【００８６】
なお、電流制御層８の不純物濃度は、ウェル領域２０内の第２導電型の不純物の最大濃度よりも低く、ドリフト層２内の第１導電型の不純物の濃度よりも高くなるように、例えば１×１０16ｃｍ-3〜１×１０18ｃｍ-3の範囲に設定される。なお、その深さ方向の濃度分布は均一でも良いし、均一でなくても良い。
【００８７】
また、電流制御層８は、ウェル領域２０の形成前に、ドリフト層２上にエピタキシャル成長することで形成されたものであっても良い。
【００８８】
その後、アルゴンまたは窒素等の不活性ガス雰囲気、もしくは、真空中において１５００℃〜２２００℃の範囲の温度で、０．５分〜６０分の範囲の時間で熱処理を行うことで、注入された不純物を電気的に活性化させる。この熱処理は、ドリフト層２の表面、もしくはドリフト層２の表面と半導体基板１の裏面と端面とを、炭素を含む膜で覆った状態で行っても良い。このようにすることで、熱処理時における、プロセス装置内の残留水分や残留酸素などによるエッチングによりドリフト層２の表面が曝されることが防止され、ドリフト層２の表面が荒れることを防止できる。
【００８９】
次に、熱酸化によりドリフト層２の全面にシリコン酸化膜を形成した後、当該シリコン酸化膜をフッ酸により除去することによって、ドリフト層２上の表面変質層を除去して清浄な表面を得た後、ＣＶＤ（化学気相成長）法等により、ドリフト層２の全面にシリコン酸化膜を堆積し、活性領域ＡＲ（図２）のみが開口部となるようにパターニングして、活性領域ＡＲ（図２）以外の領域を覆うフィールド酸化膜３１を形成する。なお、フィールド酸化膜３１の膜厚は、０．５μｍ〜２μｍとする。
【００９０】
次に、図１６に示す工程において、例えば熱酸化法またはＣＶＤ法により、ドリフト層２の上にシリコン酸化膜を形成した後、当該シリコン酸化膜に、ＮＯやＮ2Ｏなどの窒化酸化ガス雰囲気やアンモニア雰囲気における熱処理およびアルゴンなどの不活性ガス中での熱処理を施して、ゲート絶縁膜３０を形成する。
【００９１】
次に、ゲート絶縁膜３０上およびフィールド酸化膜３１（図３）上に、ゲート電極材料となるポリシリコン層を、例えばＣＶＤ法により堆積し、当該ポリシリコン層上にレジスト材を塗布してフォトリソグラフィによりパターニングし、ゲート電極の形成領域以外が開口部となったエッチングマスク１２０を形成する（図１７）。そして、エッチングマスク１２０を用いてポリシリコン層をエッチングすることで、ゲート電極３５をパターニングする。
【００９２】
なお、上記工程において、ソース領域１２の直上にはゲート電極３５が形成されないようにする。すなわち、炭化珪素ＭＯＳトランジスタ１０００のオン抵抗を低減するためには、ソース領域１２と後に形成されるオーミック電極４０とは低コンタクト抵抗を有することが必要となり、そのためにはソース領域１２中の第１導電型の不純物濃度を高めておく必要がある。
【００９３】
一方、イオン注入によって形成された高不純物濃度の半導体層表面に、ゲート電極３５およびゲート絶縁膜３０で構成されるＭＯＳ構造を形成した場合、半導体層表面に形成されるゲート絶縁膜３０には良質なものが得られないので、ゲート電極３５からのゲートリーク電流の増加などの不具合が起きる可能性が高くなる。従って、ソース領域１２の直上にはゲート絶縁膜３０は形成しても、ゲート電極３５は形成しないようにする。ソース領域１２の上部はオーミック電極４０または後に形成される層間絶縁膜３２と接続されていることが望ましい。
【００９４】
なお、上記ポリシリコン層には、リンや硼素が含まれて低シート抵抗であることが望ましい。リンや硼素は、ポリシリコン層の成膜中に取り込まれても良いし、イオン注入により導入し、その後の熱処理によって活性化しても良い。また、ゲート電極３５は、ポリシリコンと金属および金属間化合物の多層膜であっても良い。
【００９５】
次に、エッチングマスク１２０を除去した後、図１８に示す工程においてドリフト層２の全面に、ＣＶＤ法などによってシリコン酸化膜を堆積して層間絶縁膜３２とする。
【００９６】
その後、図１９に示す工程において、例えばドライエッチング法によって、ソース領域１２およびウェルコンタクト領域２１上に達するソースコンタクトホールＳＣおよび終端低抵抗領域２８上に達するウェルコンタクトホールＷＣ（図４）を形成する。ここで、終端低抵抗領域２８上のゲート電極３５（図４）に達するゲートコンタクトホールＧＣ（図４）を同時に形成しても良い。このようにすることでプロセス工程を簡略化でき、製造コストを削減できる。
【００９７】
なお、ソースコンタクトホールＳＣは、後に、ソースパッド４１が充填され、ゲートコンタクトホールＧＣは、後に、ゲート配線４４が充填される。
【００９８】
次に、図２０に示す工程において、層間絶縁膜３２上に金属膜ＭＬを例えばスパッタ法により形成することで、層間絶縁膜３２に開口されているソースコンタクトホールＳＣの底部およびウェルコンタクトホールＷＣ（図４）の底部にも金属膜ＭＬを形成する。
【００９９】
この金属層ＭＬは、後にオーミック電極４０となるものであり、ニッケル（Ｎｉ）を主材としている。その後、６００〜１１００℃での熱処理によって炭化珪素との間にシリサイドを形成し、層間絶縁膜３２上に残留した金属膜ＭＬを、硝酸や硫酸あるいは塩酸、あるいはこれらと過酸化水素水との混合液などを用いたウェットエッチングにより除去することで、図２１に示すように、ソースコンタクトホールＳＣの底部およびウェルコンタクトホールＷＣの底部にニッケルシリサイドのオーミック電極４０を形成する。
【０１００】
なお、層間絶縁膜３２上に残留する金属膜ＭＬを除去した後に、再度熱処理を行っても良い。ここでは先の熱処理よりも高温で行うことで、さらに低コンタクト抵抗のオーミック接触が形成される。
【０１０１】
また、オーミック電極４０を形成する過程で、半導体基板１の裏面にも同様の金属膜ＭＬを形成し、熱処理を行ってオーミック電極４２を形成しても良い。このようなオーミック電極４２を形成することで、炭化珪素の半導体基板１とドレイン電極４３間で良好なオーミック接触が形成される。
【０１０２】
また、オーミック電極４０は、何れの場所でも同一の金属間化合物（シリサイド）で構成されていても良いが、ｐ型半導体層、ｎ型半導体層のそれぞれに適した別々の金属間化合物で構成されていても良い。
【０１０３】
すなわち、オーミック電極４０は第１導電型のソース領域１２に対して十分低いオーミックコンタクト抵抗を有していることが、炭化珪素ＭＯＳトランジスタ１０００のオン抵抗低減のためには重要であるが、同時に第２導電型のウェルコンタクト領域２１に対しても、ウェル領域２０のアース電位への固定や、炭化珪素ＭＯＳトランジスタ１０００に内蔵されるボディーダイオードの順方向特性の改善のために低コンタクト抵抗であることが求められる。
【０１０４】
例えば、ｎ型の半導体層にはニッケルとシリコンの金属間化合物、ｐ型の半導体層にはチタンとアルミニウムとシリコンの金属間化合物が適している。
【０１０５】
このように、第１導電型のソース領域１２と第２導電型のウェルコンタクト領域２１とで、オーミック電極４０の材質を変えるには、それぞれの上に、それぞれに適した金属膜をパターニングした後に、両方に対して熱処理を同時に加えることで、それぞれ異なるシリサイドを形成することができる。
【０１０６】
なお、先に説明したように、ソースコンタクトホールＳＣおよびウェルコンタクトホールＷＣ（図４）の形成と同時に、ゲートコンタクトホールＧＣ（図４）を形成した場合であって、ゲートコンタクトホールＧＣの底面に露出するゲート電極３５がポリシリコンである場合は、ゲートコンタクトホールＧＣの底面にもシリサイドが形成される。
【０１０７】
また、ゲートコンタクトホールＧＣを別個に形成する場合は、オーミック電極４０の形成後にフォトリソグラフィとエッチングによって、ゲートコンタクトホールＧＣを形成するので、ゲートコンタクトホールＧＣの底面にはシリサイドは形成されない。
【０１０８】
次に、層間絶縁膜３２上に、Ａｌ、Ａｇ（銀）、Ｃｕ（銅）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｔａ（タンタル）およびこれらの窒化物や積層膜およびこれらの合金で構成される配線金属をスパッタ法や蒸着法によって形成し、その後にパターニングを行うことで、ゲート配線４４（図４）、ゲートパッド４５（図１）、ソースパッド４１を形成する。
【０１０９】
また、半導体基板１の裏面のオーミック電極４２上にＴｉ、Ｎｉ、ＡｇおよびＡｕ（金）などの金属膜を形成してドレイン電極４３を形成することにより、図２２で示される炭化珪素ＭＯＳトランジスタ１０００が完成する。
【０１１０】
なお、図示しないが、表面側をシリコン窒化膜やポリイミドなどの保護膜で覆っていても良い。それらは、ゲートパッド４５およびソースパッド４１のしかるべき位置で開口され、外部の制御回路と接続できるようになっている。
【０１１１】
＜注入マスク１０１および１０２の平面視形状＞
次に、図９および図１０に示す工程においてそれぞれ形成した、注入マスク１０１および１０２の平面視形状について説明する。
【０１１２】
図２３〜２５は、図６のようなユニットセルの平面視における不純物領域の１つのコーナー部の形状を示す図である。
【０１１３】
特許文献１に開示されている、第１および第２不純物拡散層の平面図を本発明の構造にあてはめると、図２３に示すようにＪＦＥＴエクステンション領域１１とソースエクステンション領域１０のコーナー部が直角になる。この場合、炭化珪素ＭＯＳトランジスタ１０００のオン動作時にはソースエクステンション領域１０のコーナー部には、ＪＦＥＴエクステンション領域１１のコーナー部近傍からの電流が流入して電流集中が発生する。この経路は本来のチャネル長Ｌ１よりも長くなっており、ユニットセル内でチャネル長が均一であるとは言えない。
【０１１４】
また、一般に、紫外光などを用いフォトリソグラフィによってフォトレジストで注入マスクを作製する場合、そのパターンのコーナー部で光の回折現象によって強度が落ちるために、直角のクロムマスクを用いたとしても、得られるレジストパターンはそのコーナー部で丸みを帯びることが知られている。
【０１１５】
従って、図２３に示すような直角のコーナー部を形成しようとしても、実際には、図２４に示すように、ＪＦＥＴエクステンション領域１１のコーナー部では中心をＦ１とした曲率半径ｒ１を有することとなり、ソースエクステンション領域１０のコーナー部では中心をＦ０とした曲率半径ｒ１を有することとなる。
【０１１６】
ここで、曲率半径ｒ１はフォトリソグラフィに用いる露光装置やその光源の波長やフォトレジストの種類や光感度やその膜厚などによって異なる。この有限の曲率半径がＭＯＳトランジスタのユニットセルにおけるチャネル幅へ与える影響を計算した結果を図２６および図２７に示す。
【０１１７】
図２６は、ユニットセルの平面視形状が正方形の場合に、チャネル長（Ｌ１）が０．５μｍ、ＪＦＥＴ長（Ｌ２）が２μｍの場合に、ユニットセルのセルピッチ（μｍ）を変化させた場合のユニットセルのチャネル幅に占めるラウンド部の割合（％）を、ラウンド部の曲率半径を０．２μｍ、０．５μｍ、０．７μｍ、１．０μｍと変化させた場合について示す図である。
【０１１８】
また、図２７は、ユニットセルの平面視形状が正六角形の場合について、チャネル長（Ｌ１）が０．５μｍ、ＪＦＥＴ長（Ｌ２）が２μｍの場合に、ユニットセルのセルピッチ（μｍ）を変化させた場合のユニットセルのチャネル幅に占めるラウンド部の割合（％）を、ラウンド部の曲率半径を０．２μｍ、０．５μｍ、０．７μｍ、１．０μｍと変化させた場合について示す図である。
【０１１９】
なお、セルピッチとは、ユニットセル間の中心間距離であり、上記においては、ＪＦＥＴ長（Ｌ２）を２μｍに固定しているので、セルピッチを小さくということは、各ユニットセルを全体的に小さくすることを意味している。ユニットセルが全体的に小さくなれば、チャネル幅に占めるラウンド部の割合も大きくなる。
【０１２０】
図２６および図２７より、ユニットセルが正方形、正六角形のどちらにおいても、微細化によるセルピッチの縮小によってラウンド部の占める割合が増加することが判り、それは、コーナー部の曲率半径が大きいほど顕著であることが判る。
【０１２１】
実際に発明者達が、ｉ線ステッパーを用いてフォトレジストのパターニングを実施したところ、曲率半径は０．５〜０．７μｍなることが判った。
【０１２２】
例えばセルピッチを８μｍ程度まで微細化するとチャネル幅の２０％前後がラウンド部となり、これは、無視し得ない程度にチャネル抵抗に影響を及ぼすものである。特に炭化珪素基板を用いたＭＯＳトランジスタの場合、珪素基板を用いたＭＯＳトランジスタに比べてチャネル抵抗が大きいために、オン抵抗としても有意な差が現れることとなる。また、ラウンド部の割合が大きいほど、オン電流分布のバラツキが相対的に大きくなることは言うまでもない。
【０１２３】
そこで、本発明に係る実施の形態１の炭化珪素ＭＯＳトランジスタ１０００においては、図２５に示すように、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１のコーナー部を、曲率半径の中心Ｆ２を共通とし、曲率半径ｒ１およびｒ２で、ｒ２−ｒ１＝Ｌ１を満たすように製造する。
【０１２４】
これにより、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示すＭＯＳトランジスタを得ることができる。
【０１２５】
次に、図９に示す工程において形成した注入マスク１０１のエッチングによって形成された注入マスク１０２の実例について図２８〜図３２を用いて説明する。
【０１２６】
図２８には、コーナー部に曲率を持たせず、すなわちコーナー部が直角のクロムマスクを用いてフォトリソグラフィを行って形成したフォトレジストで構成される注入マスク１０１のコーナー部の電子顕微鏡像を示している。
【０１２７】
また、図２９には、図２８の注入マスク１０１を、酸素プラズマエッチングによって縮小させて得られた注入マスク１０２のコーナー部の電子顕微鏡像を示している。
【０１２８】
図２９より、フォトレジストの幾何学的、立体的な影響によって、酸素プラズマエッチング後のフォトレジストの形状が等方的なエッチングを反映しない構造となることが判る。
【０１２９】
具体的には、ＪＦＥＴエクステンション領域１１側、すなわち注入マスク１０２の外側のコーナー部で曲率半径の縮小がおき、ソースエクステンション領域１０側、すなわち注入マスク１０２の内側のコーナー部で曲率半径の増大がおき、結果としてコーナー部におけるチャネル長の不均一さが拡大する。
【０１３０】
図２９では、直線部分では０．６μｍのレジスト幅となっているが、コーナー部では対角方向に最大１．２μｍにもなっている。
【０１３１】
そこで、本発明では、ソースエクステンション領域１０側、すなわち注入マスク１０１の内側を、フォトリソグラフィで生じる最小の曲率半径よりも大きい曲率半径とし、ＪＦＥＴエクステンション領域１１側、すなわち注入マスク１０１の外側の曲率半径を、内側の曲率半径にレジスト幅を加え、かつ内側と中心を合わせたクロムマスクを用いてフォトリソグラフィによってレジストパターニングを行う。
【０１３２】
その後、酸素プラズマエッチングによって注入マスク１０２を形成するが、注入マスク１０２の電子顕微鏡像を図３０〜図３２に示す。図３０は、コーナー部が直角のクロムマスクによって得られた注入マスク１０２を示し、図３１は、ソースエクステンション領域１０側、すなわちコーナー部内側の曲率半径を０．５μｍ、ＪＦＥＴエクステンション領域１１側の曲率半径を、内側と中心を共通とし、直線部のレジストパターン幅に０．５μｍを加えた曲率半径としたクロムマスクによって得られた注入マスク１０２を示し、図３２は、ソースエクステンション領域１０側、すなわちコーナー部内側の曲率半径を１．０μｍ、ＪＦＥＴエクステンション領域１１側の曲率半径を、内側と中心を共通とし、直線部のレジストパターン幅に１．５μｍを加えた曲率半径としたクロムマスクによって得られた注入マスク１０２を示している。
【０１３３】
図３１および図３２より、内側のコーナー部を例えば０．５μｍ以上としたクロムマスクを用いたフォトリソグラフィによって注入マスク１０１を形成し、それを等方的にエッチングすることで、内外のコーナー部においても等方的にエッチングが進行し、全ての部分で均一な幅を持った注入マスク１０２が形成されることが分かる。この結果、この注入マスク１０２を用いたイオン注入によって、ユニットセル内において全ての部分でチャネル長が均一なチャネル領域が得られることになる。
【０１３４】
次に、ウェル領域２０とＪＦＥＴエクステンション領域１１の平面視について説明する。図３３および図３４には、図４に示すユニットセルのＥ−Ｅ線での平面構成に相当する図を、隣接する複数のユニットセルについて示した図であり、図３３は正方形のユニットセルが等間隔に、セルピッチが隣り合う配列と同じ周期で配列された例を示し、図３４には正方形のユニットセルが、等間隔ではあるが、セルピッチが隣り合う配列とは半周期ずれて互い違いとなるように配列された例を示している。
【０１３５】
一般に、セル構造を有する縦型ＭＯＳトランジスタにおいては、隣り合うウェル領域２０の離間距離（Ｌ２）が短いほど、トランジスタのターンオフ時にＪＦＥＴ領域７上に存在するＭＯＳ構造におけるゲート絶縁膜に印加される電界を低減できる。
【０１３６】
しかしながら、図３３および図３４に対角方向寸法Ｌ３として示すように、ユニットセルの対角線方向には本来のＪＦＥＴ長としての設計寸法Ｌ２よりも長くなっている部分が存在する。
【０１３７】
対角方向寸法Ｌ３が長いほど素子の信頼性の観点からは望ましくないが、対角方向寸法Ｌ３を極力短くするには、各ウェル領域２０のコーナー部は直角に近いことが望ましい。
【０１３８】
しかし、これまで説明してきたように、実際のパターンとしてはコーナー部がある曲率半径を持ってラウンドしてしまう。つまり、ウェル領域２０の外周部分のコーナー部についてはその曲率半径をｒ３とした場合、先に図２５を用いて説明した、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１のコーナー部のように、曲率半径ｒ１およびｒ２の中心に合わせたラウンド形状とすることは、対角方向寸法Ｌ３をより大きくすることになり好ましくない。
【０１３９】
図３５には、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１のコーナー部の曲率半径ｒ１およびｒ２と、ウェル領域２０の外周部分のコーナー部の曲率半径ｒ３とを併せて示しており、図３５に示すように、ｒ３をｒ２さらにはｒ１よりも小さくしておくことで、トランジスタのターンオフ時の逆バイアス印加時におけるＪＦＥＴ領域７上のゲート絶縁膜に印加される電界を緩和し、トランジスタの信頼性を向上させることができる。
【０１４０】
＜効果＞
以上説明した実施の形態１に係る炭化珪素ＭＯＳトランジスタ１０００によれば、ウェル領域２０の表面内に設けられたソースエクステンション領域１０とＪＦＥＴエクステンション領域１１との間の距離でチャネル長Ｌ１が規定されるチャネル領域を備えた構成において、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の平面視形状において、ＪＦＥＴエクステンション領域１１側のコーナー部の曲率半径をｒ２とし、ソースエクステンション領域１０側のコーナー部の曲率半径をｒ１とし、曲率半径ｒ１およびｒ２の中心を共通とし、ｒ２−ｒ１＝Ｌ１となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いＭＯＳトランジスタを得ることができる。
【０１４１】
また、実施の形態１に係る炭化珪素ＭＯＳトランジスタ１０００においては、ソース領域１２の直上にはゲート電極３５が存在しない構成とすることで、ゲート電極３５からのゲートリーク電流の増加を抑制できる。
【０１４２】
また、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の第１導電型の不純物濃度は、少なくとも表面近傍においてはソース領域１２の第１導電型の不純物濃度よりも低いため、ソースエクステンション領域１０上およびＪＦＥＴエクステンション領域１１上のＭＯＳ構造におけるゲート絶縁膜３０の信頼性が向上する。
【０１４３】
また、実施の形態１に係る炭化珪素ＭＯＳトランジスタ１０００においては、ソースエクステンション領域１０とＪＦＥＴエクステンション領域１１が同時に形成され、その際にチャネル領域も決定するが、チャネル領域を決定する注入マスク１０２の幅は、フォトリソグラフィでの解像限界の幅よりも小さくできるため、チャネル長の縮小化によるチャネル抵抗の低減が可能となる。
【０１４４】
また、実施の形態１に係る炭化珪素ＭＯＳトランジスタ１０００においては、ウェル領域２０の外周部分のコーナー部についてはその曲率半径をｒ３とし、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１のそれぞれのコーナー部の曲率半径ｒ１およびｒ２よりも小さくしておくことで、トランジスタのターンオフ時の逆バイアス印加時におけるＪＦＥＴ領域７上のゲート絶縁膜に印加される電界を緩和し、トランジスタの信頼性を向上させることができる。
【０１４５】
＜実施の形態２＞
＜装置構成＞
次に、図３６を用いて、本発明に係る実施の形態２の炭化珪素ＭＯＳトランジスタ２０００の特徴について説明する。
【０１４６】
図３６は、炭化珪素ＭＯＳトランジスタ２０００の断面構成を示す図であり、図２２に示した炭化珪素ＭＯＳトランジスタ１０００の断面構成と対応する部分の図である。なお、図２２に示した炭化珪素ＭＯＳトランジスタ１０００と異なるのは、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５を取り囲むようにそれぞれ第２導電型のソースポケット領域５１およびＪＦＥＴポケット領域５２が形成される点と、ＪＦＥＴエクステンション領域１５とＪＦＥＴ領域７とを電気的に接続するために、ＪＦＥＴエクステンション領域１５の中央部から直下のドリフト層２にかけて、ＪＦＥＴポケット領域５２を貫通するように設けられた第１導電型の電流制御領域９（第１電流制御領域）を備えている点である。
【０１４７】
なお、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５は、図２２に示したソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１と実質的に同じであり、ウェル領域２０の表面内に設けられたソースエクステンション領域１４とＪＦＥＴエクステンション領域１５との間の距離でチャネル長Ｌ１が規定されるチャネル領域を備えた構成において、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の平面視形状において、ＪＦＥＴエクステンション領域１５側のコーナー部の曲率半径をｒ２とし、ソースエクステンション領域１４側のコーナー部の曲率半径をｒ１とし、曲率半径ｒ１およびｒ２の中心を共通とし、ｒ２−ｒ１＝Ｌ１となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いＭＯＳトランジスタが得られるという構成および効果は、炭化珪素ＭＯＳトランジスタ１０００と同じである。
【０１４８】
炭化珪素ＭＯＳトランジスタ２０００は、上記効果に加えて、ＪＦＥＴポケット領域５２を有することで、ＪＦＥＴエクステンション領域１５およびソースエクステンション領域１４からチャネル領域に伸びる空乏層の伸びが抑えられ、より短いチャネル長においてもリーク電流の増加やしきい値電圧の低下を抑制することが可能となり、短チャネル化や短セルピッチ化を促進して、オン抵抗の低減に寄与するという効果を有している。
【０１４９】
ここで、第１導電型の電流制御領域９は、ＪＦＥＴポケット領域５２によって、ＪＦＥＴエクステンション領域１５とＪＦＥＴ領域７との接続が断たれるのを防ぎ、ＪＦＥＴ領域７の抵抗増加を防ぐために設けられている。なお、電流制御領域９はウェル領域２０と接するように形成されていても良い。
【０１５０】
＜製造方法＞
次に、図３７〜図３９を用いて炭化珪素ＭＯＳトランジスタ２０００の製造方法について説明する。なお、基本的には実施の形態１の炭化珪素ＭＯＳトランジスタ１０００の製造方法と同じであるので、重複する工程の説明は省略する。
【０１５１】
実施の形態１において図８〜図１０を用いて説明した工程の後に、図３７に示す工程において、注入マスク１０２を用いて第１導電型の不純物のイオン注入を行い、第１導電型のソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５を同時に形成する。
【０１５２】
ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の形成条件は、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の形成条件と同じである。
【０１５３】
次に、図３８に示す工程において、酸素プラズマによる気相中でのエッチング処理によって、注入マスク１０２を等方的にエッチングして、所望の幅を有する注入マスク１０３を形成する。
【０１５４】
そして、注入マスク１０３を用いて第２導電型の不純物のイオン注入を行い、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の周囲に、それぞれ第２導電型のソースポケット領域５１およびＪＦＥＴポケット領域５２を形成する。
【０１５５】
ソースポケット領域５１およびＪＦＥＴポケット領域５２の深さは、それらの底面がソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の底面を超える深さに設定される。
【０１５６】
なお、本工程では注入マスク１０２の縮小を行わず、イオン注入における横方向散乱を利用して、ソースポケット領域５１およびＪＦＥＴポケット領域５２を形成しても良いし、不純物の斜めイオン注入や、基板を傾けて回転させながら行う回転注入（もしくはステップ回転注入）によって形成しても良い。
【０１５７】
次に、注入マスク１０３を除去した後、図３９に示す工程において、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、電流制御領域９に対応する部分が開口部となった注入マスク１０４を形成し、当該注入マスクを用いて第１導電型の不純物のイオン注入を行い、ＪＦＥＴエクステンション領域１５の底面からドリフト層２にかけて、電流制御領域９を形成する。
【０１５８】
電流制御領域９の深さは、ＪＦＥＴポケット領域５２の底面を超えてドリフト層２中に達するものの、ウェル領域２０の底面よりも浅くなるように設定する。また、第１導電型の不純物濃度は、ＪＦＥＴポケット領域５２中の第２導電型の不純物濃度よりも高く設定する。
【０１５９】
電流制御領域９を形成した後は、図１２〜図２２を用いて説明した工程と同様の工程を経て、図３６に示す構成を得る。
【０１６０】
ここで、図４０には、ユニットセルの平面視における不純物領域の１つのコーナー部の形状を示しており、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５のコーナー部のＦ２を中心とする曲率半径ｒ１およびｒ２と、ウェル領域２０の外周部分のコーナー部の曲率半径ｒ３とを併せて示している。
【０１６１】
ＪＦＥＴポケット領域５２は、等方的な酸素プラズマエッチングによって縮小された注入マスク１０３を用いて形成されるため、ソースエクステンション領域１４の端部からソースポケット領域５１の端部までの距離、およびＪＦＥＴエクステンション領域１５の端部からＪＦＥＴポケット領域５２の端部までの距離は、ユニットセル内の全ての部分で等しくなっており、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示すＭＯＳトランジスタを得ることができる。
【０１６２】
また、ウェル領域２０の外周部分のコーナー部の曲率半径ｒ３をｒ２さらにはｒ１よりも小さくしておくことで、トランジスタのターンオフ時の逆バイアス印加時におけるＪＦＥＴ領域７上のゲート絶縁膜に印加される電界を緩和し、トランジスタの信頼性を向上させることができる。
【０１６３】
また、図４１には図３６に示すＧ−Ｇ線での平面構成に相当する図を、隣接する複数のユニットセルについて示した図であり、図４０は正方形のユニットセルが等間隔に、セルピッチが隣り合う配列と同じ周期で配列された例を示している。
【０１６４】
図４１において、ウェル領域２０のコーナー部は実施の形態１で示したようにラウンドしているが、電流制御領域９のコーナー部についてもラウンドしている。電流制御領域９は図４１に示すようにウェル領域２０の端部と距離が一定となるように、そのコーナー部でウェル領域２０の曲率半径の長さとは異なるが中心が同じとなるようにしても良い。また、図示はしないが電流制御領域９のコーナー部の曲率半径がウェル領域２０のコーナー部と同じであるが、中心は異なる構成としても良い。
【０１６５】
＜効果＞
以上説明した実施の形態２に係る炭化珪素ＭＯＳトランジスタ２０００によれば、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の周囲に、それぞれソースポケット領域５１およびＪＦＥＴポケット領域５２が自己整合的に形成されるので、ＪＦＥＴエクステンション領域１５およびソースエクステンション領域１４からチャネル領域への空乏層の伸びが抑えられ、より短いチャネル長においてもリーク電流の増加やしきい値電圧の低下を抑制することが可能となり、ひいては短チャネル化や短セルピッチ化によるオン抵抗の低減が可能となる。
【０１６６】
さらに、ＪＦＥＴエクステンション領域１５は、その底面の一部が第２導電型のＪＦＥＴポケット領域５２で覆われているために、炭化珪素ＭＯＳトランジスタ２０００への逆バイアス印加時にＪＦＥＴ領域７上のゲート絶縁膜３０に印加される電界を緩和することができる、炭化珪素ＭＯＳトランジスタ２０００の信頼性を向上させることができる。
【０１６７】
＜実施の形態３＞
＜装置構成＞
次に、図４２を用いて、本発明に係る実施の形態３の炭化珪素ＭＯＳトランジスタ３０００の特徴について説明する。
【０１６８】
図４２は、炭化珪素ＭＯＳトランジスタ３０００の断面構成を示す図であり、図２２に示した炭化珪素ＭＯＳトランジスタ１０００の断面構成と対応する部分の図である。
【０１６９】
なお、図２２に示した炭化珪素ＭＯＳトランジスタ１０００と異なるのは、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５を取り囲むようにそれぞれ第２導電型のソースポケット領域５１およびＪＦＥＴポケット領域５２が形成される点と、ＪＦＥＴエクステンション領域１５とＪＦＥＴ領域７とを電気的に接続するために、ＪＦＥＴエクステンション領域１５の中央部から直下のドリフト層２にかけて、ＪＦＥＴポケット領域５２を貫通するように設けられた第１導電型の電流制御領域９（第１電流制御領域）を備えている点と、ウェル領域２０内部でソースエクステンション領域１４およびソース領域１２と接する電流制御領域１２０（第２電流制御領域）を備えている点である。なお、電流制御領域９はウェル領域２０と接するように形成されていても良い。
【０１７０】
ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５は、図２２に示したソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１と実質的に同じであり、ウェル領域２０の表面内に設けられたソースエクステンション領域１４とＪＦＥＴエクステンション領域１５との間の距離でチャネル長Ｌ１が規定されるチャネル領域を備えた構成において、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の平面視形状において、ＪＦＥＴエクステンション領域１５側のコーナー部の曲率半径をｒ２とし、ソースエクステンション領域１４側のコーナー部の曲率半径をｒ１とし、曲率半径ｒ１およびｒ２の中心を共通とし、ｒ２−ｒ１＝Ｌ１となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いＭＯＳトランジスタが得られるという構成および効果は、炭化珪素ＭＯＳトランジスタ１０００と同じである。
【０１７１】
炭化珪素ＭＯＳトランジスタ３０００は、上記効果に加えて、ＪＦＥＴポケット領域５２を有することで、ＪＦＥＴエクステンション領域１５およびソースエクステンション領域１４からチャネル領域に伸びる空乏層の伸びが抑えられ、より短いチャネル長においてもリーク電流の増加やしきい値電圧の低下を抑制することが可能となり、短チャネル化や短セルピッチ化を促進して、オン抵抗の低減に寄与するという効果を有している。
【０１７２】
電流制御層９および電流制御層１２０が自己整合的に形成されるために、電流制御領域９の端部からＪＦＥＴエクステンション領域１５端部までの長さがユニットセルの全ての部分で等しくなり、オン電流分布が均一化されて炭化珪素ＭＯＳトランジスタ３０００の信頼性が向上するという効果がある。
【０１７３】
また、電流制御領域１２０を備えることでソースエクステンション１４とソース領域１２の寄生抵抗を低減することができ、ひいては炭化珪素ＭＯＳトランジスタ３０００のオン抵抗を低減できるという効果がある。
【０１７４】
＜製造方法＞
次に、図４３、図４４を用いて炭化珪素ＭＯＳトランジスタ３０００の製造方法について説明する。なお、基本的には実施の形態１の炭化珪素ＭＯＳトランジスタ１０００の製造方法と同じであるので、重複する工程の説明は省略する。
【０１７５】
実施の形態１において図８〜図１０を用いて説明した工程の後に、図４３に示す工程において、注入マスク１０２を用いて第１導電型の不純物のイオン注入を行い、第１導電型のソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５を同時に形成する。
【０１７６】
ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の形成条件は、ソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１の形成条件と同じである。
【０１７７】
次に、図３８を用いて説明したように、酸素プラズマによる気相中でのエッチング処理によって、注入マスク１０２を等方的にエッチングして、所望の幅を有する注入マスク１０３を形成する。この場合、注入マスク１０３の幅はチャネル長よりも小さくなるようにエッチング条件を設定する。
【０１７８】
そして、注入マスク１０３を用いて第１導電型の不純物のイオン注入を行い、第１導電型の不純物のイオン注入を行い、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の周囲に、それぞれ第２導電型のソースポケット領域５１およびＪＦＥＴポケット領域５２を形成する。
【０１７９】
ソースポケット領域５１およびＪＦＥＴポケット領域５２の深さは、それらの底面がソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の底面を超える深さに設定される。
【０１８０】
その後、図４４に示す工程において、注入マスク１０３を形成した状態のドリフト層２上全面に、シリコン酸化膜を例えばＣＶＤ法により成膜し、異方性エッチングを行うことによって注入マスク１０３の周囲に、サイドウォール状にシリコン酸化膜で構成される注入マスク１０５を形成する。
【０１８１】
そして、注入マスク１０３および注入マスク１０５で構成される複合マスク１０６を用いて第１導電型の不純物のイオン注入を行い、複合マスク１０６で覆われない領域に、第１導電型の電流制御領域９および１２０を形成する。
【０１８２】
上記のように、注入マスク１０５は、いわゆる枠付け法によって形成されるために、注入マスク１０３の端部と注入マスク１０５の端部の距離はユニットセルの全ての部分で等しくすることができるため、その後に形成される電流制御層９の端部からＪＦＥＴエクステンション領域１５の端部までの距離、すなわちチャネル領域までの長さがユニットセルの全ての部分で等しくなり、オン電流分布を均一化するという効果を奏する。
【０１８３】
なお、電流制御領域９および電流制御領域１２０の深さは、ＪＦＥＴポケット領域５２の底面を超え、ウェル領域２０の底面よりも浅くなるように設定する。また、第１導電型の不純物濃度は、ＪＦＥＴポケット領域５２中の第２導電型の不純物濃度よりも高く設定する。
【０１８４】
電流制御領域９および１２０を形成した後は、図１２〜図２２を用いて説明した工程と同様の工程を経て、図４２に示す構成を得る。
【０１８５】
また、図４５には図４２に示すＨ−Ｈ線での平面構成に相当する図を、隣接する複数のユニットセルについて示した図であり、図４２は正方形のユニットセルが等間隔に、セルピッチが隣り合う配列と同じ周期で配列された例を示している。
【０１８６】
図４５において、電流制御領域９および電流制御領域１２０のコーナー部はともにラウンドしているが、注入マスク１０３への枠付けによる複合注入マスク１０６を用いるため、電流制御領域９のコーナー部の曲率半径は電流制御領域１２０の曲率半径よりも大きくなっている。
【０１８７】
＜効果＞
以上説明した実施の形態３に係る炭化珪素ＭＯＳトランジスタ３０００によれば、ソースエクステンション領域１４およびＪＦＥＴエクステンション領域１５の周囲に、それぞれソースポケット領域５１およびＪＦＥＴポケット領域５２が自己整合的に形成されるので、ＪＦＥＴエクステンション領域１５およびソースエクステンション領域１４からチャネル領域への空乏層の伸びが抑えられ、より短いチャネル長においてもリーク電流の増加やしきい値電圧の低下を抑制することが可能となり、ひいては短チャネル化や短セルピッチ化によるオン抵抗の低減が可能となる。
【０１８８】
また、ＪＦＥＴエクステンション領域１５は、その底面の一部が第２導電型のＪＦＥＴポケット領域５２で覆われているために、炭化珪素ＭＯＳトランジスタ２０００への逆バイアス印加時にＪＦＥＴ領域７上のゲート絶縁膜３０に印加される電界を緩和することができる、炭化珪素ＭＯＳトランジスタ２０００の信頼性を向上させることができる。
【０１８９】
また、電流制御層９および電流制御層１２０が自己整合的に形成されるために、電流制御領域９の端部からＪＦＥＴエクステンション領域１５端部までの長さがユニットセルの全ての部分で等しくなり、オン電流分布が均一化されて炭化珪素ＭＯＳトランジスタ３０００の信頼性が向上するという効果がある。
【０１９０】
また、電流制御領域１２０を備えることでソースエクステンション１４とソース領域１２の寄生抵抗を低減することができ、ひいては炭化珪素ＭＯＳトランジスタ２０００のオン抵抗を低減できる。
【０１９１】
＜実施の形態４＞
＜装置構成＞
次に、図４６を用いて、本発明に係る実施の形態４の炭化珪素ＭＯＳトランジスタ４０００の特徴について説明する。
【０１９２】
図４６は、炭化珪素ＭＯＳトランジスタ４０００の断面構成を示す図であり、図２２に示した炭化珪素ＭＯＳトランジスタ１０００の断面構成と対応する部分の図である。
【０１９３】
なお、図２２に示した炭化珪素ＭＯＳトランジスタ１０００と異なるのは、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の直下に、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の底面を部分的に覆うように、それぞれ第２導電型のソースポケット領域５３およびＪＦＥＴポケット領域５４が形成される点と、ＪＦＥＴエクステンション領域１７とＪＦＥＴ領域７とを電気的に接続するために、ＪＦＥＴエクステンション領域１５の中央部から直下のドリフト層２にかけて、ＪＦＥＴポケット領域５２を貫通するように設けられた第１導電型の電流制御領域９（第１電流制御領域）を備えている点である。なお、電流制御領域９はウェル領域２０と接するように形成されていても良い。
【０１９４】
ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７は、図２２に示したソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１と実質的に同じであり、ウェル領域２０の表面内に設けられたソースエクステンション領域６４とＪＦＥＴエクステンション領域１７との間の距離でチャネル長Ｌ１が規定されるチャネル領域を備えた構成において、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の平面視形状において、ＪＦＥＴエクステンション領域１７側のコーナー部の曲率半径をｒ２とし、ソースエクステンション領域１６側のコーナー部の曲率半径をｒ１とし、曲率半径ｒ１およびｒ２の中心を共通とし、ｒ２−ｒ１＝Ｌ１となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いＭＯＳトランジスタが得られるという構成および効果は、炭化珪素ＭＯＳトランジスタ１０００と同じである。
【０１９５】
炭化珪素ＭＯＳトランジスタ４０００は、上記効果に加えて、ＪＦＥＴエクステンション領域１７は、その底面の一部が第２導電型のＪＦＥＴポケット領域５４で覆われているために、炭化珪素ＭＯＳトランジスタ４０００への逆バイアス印加時にゲート絶縁膜３０に印加される電界を緩和することができるため、炭化珪素ＭＯＳトランジスタ４０００の信頼性を向上させることができる。
【０１９６】
＜製造方法＞
次に、図４７〜図４９を用いて炭化珪素ＭＯＳトランジスタ４０００の製造方法について説明する。なお、基本的には実施の形態１の炭化珪素ＭＯＳトランジスタ１０００の製造方法と同じであるので、重複する工程の説明は省略する。
【０１９７】
実施の形態１において図８、図９を用いて説明した工程の後に、図４７に示す工程において、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、ソースポケット領域５３およびＪＦＥＴポケット領域５４に対応する部分が開口部となった注入マスク１０７を形成する。その後、当該注入マスク１０７を用いて、第２導電型の不純物のイオン注入を行い、第２導電型のソースポケット領域５３およびＪＦＥＴポケット領域５４を同時に形成する。
【０１９８】
次に、酸素プラズマによる気相中でのエッチング処理によって、注入マスク１０７を等方的にエッチングして、図４８に示す所望の幅を有する注入マスク１０２を形成する。この注入マスク１０２の幅によって、後に形成されるチャネル長が決定される。
【０１９９】
続いて、注入マスク１０２を用いて第１導電型の不純物のイオン注入を行い、第１導電型のソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７を同時に形成する。
【０２００】
ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の深さは、それらの底面がソースポケット領域５３およびＪＦＥＴポケット領域５４の底面を超えない深さに設定される。また、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７は、チャネルの形成される表面近傍においてソースポケット領域５３およびＪＦＥＴポケット領域５４を介さずにウェル領域２０とそれぞれ接続されるように、ソースポケット領域５３およびＪＦＥＴポケット領域５４の平面視での大きさよりも広く形成される。
【０２０１】
次に、注入マスク１０２を除去した後、図４９に示す工程において、ドリフト層２の主面上にレジスト材を塗布し（またはシリコン酸化膜を形成し）、フォトリソグラフィ（およびエッチング）によりパターニングして、電流制御領域９に対応する部分が開口部となった注入マスク１０４を形成し、当該注入マスクを用いて第１導電型の不純物のイオン注入を行い、ＪＦＥＴエクステンション領域１７の底面からドリフト層２にかけて、電流制御領域９を形成する。
【０２０２】
電流制御領域９の深さは、ＪＦＥＴポケット領域５４の底面を超えてドリフト層２中に達するものの、ウェル領域２０の底面よりも浅くなるように設定する。また、第１導電型の不純物濃度は、ＪＦＥＴポケット領域５４中の第２導電型の不純物濃度よりも高く設定する。
【０２０３】
電流制御領域９を形成した後は、図１２〜図２２を用いて説明した工程と同様の工程を経て、図４６に示す構成を得る。
【０２０４】
＜効果＞
以上説明した実施の形態４に係る炭化珪素ＭＯＳトランジスタ４０００によれば、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の下部に、それぞれソースポケット領域５３およびＪＦＥＴポケット領域５４が自己整合的に形成されるので、炭化珪素ＭＯＳトランジスタ４０００のターンオフ時の逆バイアス印加時におけるＪＦＥＴ領域７上のゲート絶縁膜に印加される電界を緩和し、炭化珪素ＭＯＳトランジスタ４０００の信頼性を向上させることができる。
【０２０５】
＜実施の形態５＞
＜装置構成＞
次に、図５０を用いて、本発明に係る実施の形態５の炭化珪素ＭＯＳトランジスタ５０００の特徴について説明する。
【０２０６】
図５０は、炭化珪素ＭＯＳトランジスタ５０００の断面構成を示す図であり、図２２に示した炭化珪素ＭＯＳトランジスタ１０００の断面構成と対応する部分の図である。
【０２０７】
なお、図２２に示した炭化珪素ＭＯＳトランジスタ１０００と異なるのは、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の直下に、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の底面を部分的に覆うように、それぞれ第２導電型のソースポケット領域５３およびＪＦＥＴポケット領域５４が形成される点と、ＪＦＥＴエクステンション領域１７とＪＦＥＴ領域７とを電気的に接続するために、ＪＦＥＴエクステンション領域１７の中央部から直下のドリフト層２にかけて、ＪＦＥＴポケット領域５４を貫通するように設けられた第１導電型の電流制御領域９（第１電流制御領域）を備えている点と、ウェル領域２０内部でソースエクステンション領域１６およびソース領域１２と接する電流制御領域１２０（第２電流制御領域）を備えている点である。なお、電流制御領域９はウェル領域２０と接するように形成されていても良い。
【０２０８】
ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７は、図２２に示したソースエクステンション領域１０およびＪＦＥＴエクステンション領域１１と実質的に同じであり、ウェル領域２０の表面内に設けられたソースエクステンション領域１６とＪＦＥＴエクステンション領域１７との間の距離でチャネル長Ｌ１が規定されるチャネル領域を備えた構成において、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の平面視形状において、ＪＦＥＴエクステンション領域１７側のコーナー部の曲率半径をｒ２とし、ソースエクステンション領域１６側のコーナー部の曲率半径をｒ１とし、曲率半径ｒ１およびｒ２の中心を共通とし、ｒ２−ｒ１＝Ｌ１となるようにチャネル領域を形成することで、ユニットセル内におけるチャネル長がコーナー部を含めた全ての部分で一定となり、オン電流分布が均一化されて、所望の特性を示す信頼性の高いＭＯＳトランジスタが得られるという構成および効果は、炭化珪素ＭＯＳトランジスタ１０００と同じである。
【０２０９】
炭化珪素ＭＯＳトランジスタ５０００は、上記効果に加えて、ＪＦＥＴエクステンション領域１７は、その底面の一部が第２導電型のＪＦＥＴポケット領域５４で覆われているために、炭化珪素ＭＯＳトランジスタ５０００への逆バイアス印加時にゲート絶縁膜３０に印加される電界を緩和することができるため、炭化珪素ＭＯＳトランジスタ５０００の信頼性を向上させることができる。
【０２１０】
また、電流制御層９および電流制御層１２０が自己整合的に形成されるために、電流制御領域９の端部からＪＦＥＴエクステンション領域１７端部までの長さがユニットセルの全ての部分で等しくなり、オン電流分布が均一化されて炭化珪素ＭＯＳトランジスタ５０００の信頼性が向上するという効果がある。
【０２１１】
また、電流制御領域１２０を備えることでソースエクステンション１６とソース領域１２の寄生抵抗を低減することができ、ひいては炭化珪素ＭＯＳトランジスタ５０００のオン抵抗を低減できるという効果がある。
【０２１２】
＜製造方法＞
次に、図５１を用いて炭化珪素ＭＯＳトランジスタ５０００の製造方法について説明する。なお、基本的には実施の形態１の炭化珪素ＭＯＳトランジスタ１０００の製造方法と同じであるので、重複する工程の説明は省略する。
【０２１３】
実施の形態４において図４７、４８を用いて説明した工程の後に、図５１に示す工程において、注入マスク１０３を形成した状態のドリフト層２上全面に、シリコン酸化膜を例えばＣＶＤ法により成膜し、異方性エッチングを行うことによって注入マスク１０２の周囲に、サイドウォール状にシリコン酸化膜で構成される注入マスク１０５を形成する。
【０２１４】
そして、注入マスク１０２および注入マスク１０５で構成される複合マスク１０８を用いて第１導電型の不純物のイオン注入を行い、複合マスク１０８で覆われない領域に、第１導電型の電流制御領域９および１２０を形成する。
【０２１５】
上記のように、注入マスク１０５は、いわゆる枠付け法によって形成されるために、注入マスク１０２の端部と注入マスク１０５の端部の距離はユニットセルの全ての部分で等しくすることができるため、その後に形成される電流制御層９の端部からＪＦＥＴエクステンション領域１７の端部までの距離、すなわちチャネル領域までの長さがユニットセルの全ての部分で等しくなり、オン電流分布を均一化するという効果を奏する。
【０２１６】
＜効果＞
以上説明した実施の形態５に係る炭化珪素ＭＯＳトランジスタ５０００によれば、ソースエクステンション領域１６およびＪＦＥＴエクステンション領域１７の下部に、それぞれソースポケット領域５３およびＪＦＥＴポケット領域５４が自己整合的に形成されるので、炭化珪素ＭＯＳトランジスタ５０００のターンオフ時の逆バイアス印加時におけるＪＦＥＴ領域７上のゲート絶縁膜に印加される電界を緩和し、炭化珪素ＭＯＳトランジスタ５０００の信頼性を向上させることができる。
【０２１７】
また、電流制御層９および電流制御層１２０が自己整合的に形成されるために、電流制御領域９の端部からＪＦＥＴエクステンション領域１７端部までの長さがユニットセルの全ての部分で等しくなり、オン電流分布が均一化されて炭化珪素ＭＯＳトランジスタ５０００の信頼性が向上するという効果がある。
【０２１８】
以上説明した本発明に係る実施の形態１〜５において説明した製造方法は一例であり、他の製造方法で製造した場合でも、同様の効果は得られる。
【０２１９】
以上説明した本発明に係る実施の形態１〜５においては、本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。すなわち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することのない範囲内で考えることが可能である。
【０２２０】
また、本発明においては、半導体装置が縦型ＭＯＳトランジスタである場合を開示しているが、例えば図４に示す炭化珪素ＭＯＳトランジスタ１０００において、半導体基板１と裏面側のオーミック電極４２との間に第２導電型のコレクタ層を設けることで、ＩＧＢＴ（insulated gate bipolar transistor）のセル領域を有する半導体装置を構成しても既述した本発明の効果が同様に奏される。従って、本発明の効力が及ぶ射程範囲は、ＭＯＳトランジスタ、ＩＧＢＴ等のＭＯＳ構造を有するスイッチングデバイスとしての半導体装置であると言える。
【０２２１】
また、本発明においては、実施の形態１〜５で記載したＭＯＳ構造を有する半導体装置自体を狭義の意味で「半導体装置」と定義する他、例えば、当該半導体装置を、当該半導体装置に対して逆並列に接続されるフリーホイールダイオードおよび当該半導体装置のゲート電圧を生成・印加する制御回路等と共にリードフレームに搭載して封止したインバータモジュールなどのパワーモジュール自体も、広義の意味で「半導体装置」と定義する。
【符号の説明】
【０２２２】
１  半導体基板、２  ドリフト層、９，１２０  電流制御領域、１０，１４，１６  ソースエクステンション領域、１１，１５，１７  ＪＦＥＴエクステンション領域、１２  ソース領域、２０  ウェル領域、５１，５３  ソースポケット領域、５２，５４  ＪＦＥＴポケット領域、１００，１０１，１０２，１０３，１０４，１０５，１０６  注入マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005687128.tif 000007
【図７】
0005687128.tif 000008
【図８】
0005687128.tif 000009
【図９】
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【図１０】
0005687128.tif 000011
【図１１】
0005687128.tif 000012
【図１２】
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【図１３】
0005687128.tif 000014
【図１４】
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【図１５】
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【図１６】
0005687128.tif 000017
【図１７】
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【図１８】
0005687128.tif 000019
【図１９】
0005687128.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図３３】
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【図３４】
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【図３５】
0005687128.tif 000031
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
0005687128.tif 000046
【図５１】
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【図２８】
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【図２９】
0005687128.tif 000049
【図３０】
0005687128.tif 000050
【図３１】
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【図３２】
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