(57)【特許請求の範囲】
【請求項１】
アモルファスシリコンとシリコン結晶子を含む混相粒を有し、隣り合う前記混相粒の間に隙間を有するよう第１の条件によりプラズマＣＶＤ法で第１の微結晶シリコン層を形成し、前記第１の微結晶シリコン層の混相粒の隙間を埋めるような第２の条件によりプラズマＣＶＤ法で第２の微結晶シリコン層を前記第１の微結晶シリコン層上に形成する工程を有する半導体装置の製造方法であり、
前記半導体装置は薄膜トランジスタを有し、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する半導体層と、
前記半導体層の側面及び前記ゲート絶縁膜の上に形成された第１の絶縁膜と、
前記第１の絶縁膜の上に形成され、前記半導体層と電気的に接続されたシリコン層と、
前記シリコン層上に形成されたソース電極およびドレイン電極と、
を具備し、
前記半導体層は、前記ソース電極および前記ドレイン電極それぞれと接することなく、
前記半導体層は、前記第１の微結晶シリコン層と、その上に形成された前記第２の微結晶シリコン層によって構成されていることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記薄膜トランジスタは、前記半導体層上に形成された前記第１の絶縁膜を有し、
前記薄膜トランジスタにおける前記ソース電極と前記ドレイン電極は、前記第１の絶縁膜上で互いに電気的に分離されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２において、
第１の配線と、
前記第１の配線と交差する第２の配線と、
を有する配線部を具備し、
前記第１の配線と前記第２の配線との間には、前記ゲート絶縁膜と同一膜で形成された第１の膜と、前記半導体層と同一層で形成された第１の層と、前記第１の絶縁膜と同一膜で形成された第２の膜と、前記シリコン層と同一層で形成された第２の層が形成されていることを特徴とする半導体装置の製造方法。
【請求項４】
アモルファスシリコンとシリコン結晶子を含む混相粒を有し、隣り合う前記混相粒の間に隙間を有するよう第１の条件によりプラズマＣＶＤ法で第１の微結晶シリコン層を形成し、前記第１の微結晶シリコン層の混相粒の隙間を埋めるような第２の条件によりプラズマＣＶＤ法で第２の微結晶シリコン層を前記第１の微結晶シリコン層上に形成する工程を有する半導体装置の製造方法であり、
前記半導体装置は薄膜トランジスタを有し、
前記薄膜トランジスタは、
ゲート電極と、
前記ゲート電極を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する半導体層と、
前記半導体層上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上面と側面、前記半導体層の側面および前記ゲート絶縁膜の上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記半導体層と電気的に接続されたシリコン層と、
前記シリコン層上に形成されたソース電極およびドレイン電極と、
を具備し、
前記ソース電極と前記ドレイン電極は、前記第１の絶縁膜上で互いに電気的に分離されており、
前記半導体層は、前記ソース電極および前記ドレイン電極それぞれと接することなく、
前記半導体層は、前記第１の微結晶シリコン層と、その上に形成された前記第２の微結晶シリコン層によって構成されていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４において、
第１の配線と、
前記第１の配線と交差する第２の配線と、
を有する配線部を具備し、
前記第１の配線と前記第２の配線との間には、前記ゲート絶縁膜と同一膜で形成された第１の膜と、前記半導体層と同一層で形成された第１の層と、前記第２の絶縁膜と同一膜で形成された第２の膜と、前記第１の絶縁膜と同一膜で形成された第３の膜と、前記シリコン層と同一層で形成された第２の層が形成されていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか一項において、
前記薄膜トランジスタにおける前記ソース電極および前記ドレイン電極それぞれと前記ゲート電極との間には、前記シリコン層、前記第１の絶縁膜および前記ゲート絶縁膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか一項において、
前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、
前記薄膜トランジスタにおける前記アモルファスシリコン層は、前記第２の微結晶シリコン層の上面と接していることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか一項において、
前記隣り合う前記混相粒の高さは１ｎｍ以上１０ｎｍ以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微結晶シリコン（以下、「μｃ−Ｓｉ」という。）層を用いた薄膜トランジスタ（以下、「ＴＦＴ」という。）を有する半導体装置に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいい、このような半導体素子として、例えばトランジスタ（薄膜トランジスタなど）が挙げられる。また、液晶表示装置などの表示装置も半導体装置に含まれる。
【背景技術】
【０００２】
図６（Ａ）は、μｃ−Ｓｉを用いた従来のＴＦＴを示す平面図であり、図６（Ｂ）は、図６（Ａ）に示すＡ−Ｂ線に沿った断面図であり、図６（Ｃ）は、図６（Ａ）に示すＣ−Ｄ線に沿った断面図である。
【０００３】
基板２０１上にはゲート電極２０２が形成されており、ゲート電極２０２を覆うようにゲート絶縁膜２０３が形成されている。ゲート絶縁膜２０３上には半導体層としてのμｃ−Ｓｉ層２０４が形成されており、μｃ−Ｓｉ層２０４上にはアモルファスシリコン（以下、「ａ−Ｓｉ」という。）層２０５が形成されており、ａ−Ｓｉ層２０５上には不純物シリコン層２０６が形成されている。ａ−Ｓｉ層２０５および不純物シリコン層２０６はμｃ−Ｓｉ層２０４上において二つに分離されており、その一方上にはソース電極２０７ａが形成され、その他方上にはドレイン電極２０７ｂが形成されている。
【０００４】
図６に示すＴＦＴは、ａ−Ｓｉに比べて電界効果移動度が大きいμｃ−Ｓｉを半導体層に用いているため、高速動作が可能である。このため、図６に示すＴＦＴを液晶ディスプレイパネルの画素ＴＦＴに使用することで高速駆動も可能となる。
【０００５】
また図６に示すＴＦＴは、基板２０１側から漏れた光がμｃ−Ｓｉ層２０４に入るとリーク電流が増大してしまうため、μｃ−Ｓｉ層２０４に光が入らないようにゲート電極２０２によってμｃ−Ｓｉ層２０４を覆って完全に遮光するように構成されている。ところが、このようにμｃ−Ｓｉ層２０４をゲート電極２０２によって覆うと、ゲート電極２０２を大きく形成しなければならないため、ゲート電極２０２とソース電極２０７ａおよびドレイン電極２０７ｂそれぞれとの重畳部２０８において、寄生容量の増大が起こり、トランジスタの高速動作を妨げることがある。
【０００６】
また、近年の液晶ディスプレイは高速駆動化とともに高解像度化が進んでいる。このように画素数が多く高解像度化したディスプレイパネルにおいては、配線抵抗および配線間の寄生容量による負荷の影響、ゲート配線とソース配線およびドレイン配線それぞれとの間、さらにゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量による負荷の影響などが大きくなるため、画素ＴＦＴの電界効果移動度の向上だけでは高解像度化と高速駆動化の両立は難しい。
【０００７】
また、液晶ディスプレイパネルの画素ＴＦＴにおいて、オフリーク電流は低減しなければならない。オフリーク電流が大きいと、画素回路の保持容量に蓄積した電荷が抜けていくことから、液晶に加えた電界強度が低下してしまい、所望のコントラストが得られなくなる。
【０００８】
そして、図６に示すような、ソース電極およびドレイン電極とμｃ−Ｓｉ層とが接するＴＦＴ構造の場合、ＴＦＴがオフ状態においてもソース電極およびドレイン電極間にリーク電流（オフリーク電流）が生じてしまう可能性がある。さらに、μｃ−Ｓｉはバンドギャップが約１．１ｅＶと、ａ−Ｓｉのバンドギャップの１．４〜１．８ｅＶにくらべて小さいため、μｃ−Ｓｉを用いたＴＦＴに加わる温度が高い時や、ＴＦＴのμｃ−Ｓｉに光が照射された時に、オフリーク電流が増大してしまう。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−０５３２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の一態様は、ソース電極およびドレイン電極間におけるオフリーク電流の低減を課題とする。また、本発明の一態様は、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量の低減を課題とする。また、本発明の一態様は、第１の配線と第２の配線との間に生じる寄生容量の低減を課題とする。
【課題を解決するための手段】
【００１１】
本発明の一態様は、ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する半導体層と、前記半導体層の側面及び前記ゲート絶縁膜の上に形成された第１の絶縁膜と、前記第１の絶縁膜の上に形成され、前記半導体層と電気的に接続されたシリコン層と、前記シリコン層上に形成されたソース電極およびドレイン電極と、を有する薄膜トランジスタを具備し、前記半導体層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。
【００１２】
上記本発明の一態様によれば、半導体層とソース電極およびドレイン電極それぞれとの間に第１の絶縁膜およびシリコン層を設け、ソース電極およびドレイン電極それぞれと半導体層とが接しない構造となっている。これにより、トランジスタがオフ状態においてもソース電極およびドレイン電極間におけるオフリーク電流を低減できる。
【００１３】
また、本発明の一態様において、前記薄膜トランジスタは、前記半導体層上に形成された前記第１の絶縁膜を有し、前記薄膜トランジスタにおける前記ソース電極と前記ドレイン電極は、前記第１の絶縁膜上で互いに電気的に分離されていることも可能である。
【００１４】
また、本発明の一態様において、第１の配線と、前記第１の配線と交差する第２の配線と、を有する配線部を具備し、前記第１の配線と前記第２の配線との間には、前記ゲート絶縁膜と同一膜で形成された第１の膜と、前記半導体層と同一層で形成された第１の層と、前記第１の絶縁膜と同一膜で形成された第２の膜と、前記シリコン層と同一層で形成された第２の層が形成されていることが好ましい。これにより、第１の配線と第２の配線との距離を長くすることができる。従って、配線の交差部における寄生容量を低減することができる。
【００１５】
本発明の一態様は、ゲート電極と、前記ゲート電極を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記ゲート電極の上方に位置する半導体層と、前記半導体層上に形成された第２の絶縁膜と、前記第２の絶縁膜の上面と側面、前記半導体層の側面および前記ゲート絶縁膜の上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記半導体層と電気的に接続されたシリコン層と、前記シリコン層上に形成されたソース電極およびドレイン電極と、を有する薄膜トランジスタを具備し、前記ソース電極と前記ドレイン電極は、前記第１の絶縁膜上で互いに電気的に分離されており、前記半導体層は、前記ソース電極および前記ドレイン電極それぞれと接しないことを特徴とする半導体装置である。
【００１６】
上記本発明の一態様によれば、半導体層とソース電極およびドレイン電極それぞれとの間に第１の絶縁膜、第２の絶縁膜およびシリコン層を設け、ソース電極およびドレイン電極それぞれと半導体層とが接しない構造となっている。これにより、トランジスタがオフ状態においてもソース電極およびドレイン電極間におけるオフリーク電流を低減できる。
【００１７】
また、本発明の一態様において、第１の配線と、前記第１の配線と交差する第２の配線と、を有する配線部を具備し、前記第１の配線と前記第２の配線との間には、前記ゲート絶縁膜と同一膜で形成された第１の膜と、前記半導体層と同一層で形成された第１の層と、前記第２の絶縁膜と同一膜で形成された第２の膜と、前記第１の絶縁膜と同一膜で形成された第３の膜と、前記シリコン層と同一層で形成された第２の層が形成されていることが好ましい。これにより、第１の配線と第２の配線との距離を長くすることができる。従って、配線の交差部における寄生容量を低減することができる。
【００１８】
また、本発明の一態様において、前記薄膜トランジスタにおける前記ソース電極および前記ドレイン電極それぞれと前記ゲート電極との間には、前記シリコン層、前記第１の絶縁膜および前記ゲート絶縁膜が形成されていることが好ましい。これにより、ソース電極およびドレイン電極それぞれとゲート電極との重畳部に生じる寄生容量を低減できる。
【００１９】
また、本発明の一態様において、前記半導体層は微結晶シリコン層を有し、前記シリコン層は、アモルファスシリコン層と、前記アモルファスシリコン層上に形成された不純物シリコン層を有し、前記薄膜トランジスタにおける前記アモルファスシリコン層は、前記微結晶シリコン層の上面と接していることが好ましい。
【発明の効果】
【００２０】
本発明の一態様を適用することで、ソース電極およびドレイン電極間におけるオフリーク電流を低減することができる。また、本発明の一態様を適用することで、ゲート電極とソース電極およびドレイン電極それぞれとの間に生じる寄生容量を低減することができる。また、本発明の一態様を適用することで、第１の配線と第２の配線との間に生じる寄生容量を低減することができる。
【図面の簡単な説明】
【００２１】
【図１】（Ａ）は本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図、（Ｂ）は（Ａ）に示すＡ−Ｂ線に沿った断面図、（Ｃ）は（Ａ）に示すＣ−Ｄ線に沿った断面図。
【図２】（Ａ）は本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図、（Ｂ）は（Ａ）に示すＡ−Ｂ線に沿った断面図、（Ｃ）は（Ａ）に示すＣ−Ｄ線に沿った断面図。
【図３】（Ａ）は本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図、（Ｂ）は（Ａ）に示すＡ−Ｂ線に沿った断面図、（Ｃ）は（Ａ）に示すＣ−Ｄ線に沿った断面図。
【図４】（Ａ）は図１に示すＴＦＴと同一基板上に形成された配線部を示す平面図、（Ｂ）〜（Ｄ）は（Ａ）に示すＡ−Ｂ線に沿った断面図。
【図５】（Ａ）〜（Ｅ）は本発明の一態様に係るボトムゲート型ＴＦＴの作製方法を説明する断面図。
【図６】（Ａ）はμｃ−Ｓｉを用いた従来のＴＦＴを示す平面図、（Ｂ）は（Ａ）に示すＡ−Ｂ線に沿った断面図、（Ｃ）は（Ａ）に示すＣ−Ｄ線に沿った断面図。
【発明を実施するための形態】
【００２２】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２３】
（実施の形態１）
図１（Ａ）は、本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図であり、図１（Ｂ）は図１（Ａ）に示すＡ−Ｂ線に沿った断面図であり、図１（Ｃ）は図１（Ａ）に示すＣ−Ｄ線に沿った断面図である。
【００２４】
ガラス基板１００上にはゲート電極１０１が形成されている。ゲート電極１０１およびガラス基板１００の上には、第１のゲート絶縁膜および第２のゲート絶縁膜からなるゲート絶縁膜１０２が形成されている。第１のゲート絶縁膜は例えばＳｉＮｘ膜からなることが好ましく、第２のゲート絶縁膜は例えばＳｉＯｘ膜からなることが好ましい。ただし、ｘ＞０である。
【００２５】
ゲート絶縁膜１０２の上にはゲート電極１０１の上方に位置する半導体層としてのμｃ−Ｓｉ層１０４が形成されている。第２のゲート絶縁膜はμｃ−Ｓｉ層１０４の下に位置している。
【００２６】
μｃ−Ｓｉ層１０４上にはパッシベーション膜（チャネル保護膜）１０８ａが形成されている。これによってμｃ−Ｓｉ層１０４のバックチャネル部の清浄度が高く保たれ、ＴＦＴの電気的特性を良好にすることができる。パッシベーション膜１０８ａは、μｃ−Ｓｉ層１０４と真空を破らず連続成膜することが好ましい。またパッシベーション膜１０８ａはＳｉＮｘ膜、ＳｉＯｘ膜、ＳｉＮＯ膜、ＳｉＯＮ膜、またはこれらの膜のいずれかの積層によって形成されることが好ましい。パッシベーション膜１０８ａをＳｉＮｘ膜によって形成する場合、μｃ−Ｓｉ層１０４とパッシベーション膜１０８ａとの間にＳｉＯｘ膜を有すると、ＴＦＴの信頼性が向上し、好ましい。
【００２７】
パッシベーション膜１０８ａおよびゲート絶縁膜１０２の上には保護膜１０８ｂが形成されている。保護膜１０８ｂは、ソース電極１０７ａおよびドレイン電極１０７ｂを形成する際のエッチングダメージからμｃ−Ｓｉ層１０４を保護するためのものである。また保護膜１０８ｂはＳｉＮｘ膜によって形成されることが好ましい。
【００２８】
保護膜１０８ｂおよびパッシベーション膜１０８ａには、μｃ−Ｓｉ層１０４上に位置する第１および第２の開口部１０８ｃ，１０８ｄが形成されている。
【００２９】
第１、第２の開口部１０８ｃ，１０８ｄ内および保護膜１０８ｂ上にはｉ−Ｓｉ層としてａ−Ｓｉ層１０５が形成されており、ａ−Ｓｉ層１０５は第１および第２の開口部１０８ｃ，１０８ｄ内でμｃ−Ｓｉ層１０４と接触している。なお、ｉ−Ｓｉとは、リン（Ｐ）、ボロン（Ｂ）およびヒ素（Ａｓ）などのドーパントを添加していないｉｎｔｒｉｎｓｉｃ−Ｓｉｌｉｃｏｎの意である。ただし、窒素（Ｎ）は添加してもよい。
【００３０】
ａ−Ｓｉ層１０５上には不純物シリコン層であるｎ＋Ｓｉ層１０６が形成されている。なお、ｎ＋Ｓｉ層１０６は、リンが添加されたａ−Ｓｉ、リンが添加されたμｃ−Ｓｉ等で形成される。また、リンが添加されたａ−Ｓｉ及びリンが添加されたμｃ−Ｓｉの積層構造とすることもできる。なお、ＴＦＴとして、ｐチャネル型ＴＦＴを形成する場合は、ｎ＋Ｓｉ層１０６に代えて、ボロンが添加されたμｃ−Ｓｉ、ボロンが添加されたａ−Ｓｉ等でｐ＋Ｓｉ層を形成する。
【００３１】
ａ−Ｓｉ層１０５は、水素希釈比を高くした成膜条件で形成する。これにより、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５の途中まで結晶成長（結晶化）し、保護膜１０８ｂと接するところでは結晶成長（結晶化）しないように形成される。従って、μｃ−Ｓｉ層１０４と接するところではａ−Ｓｉ層１０５には１０ｎｍ〜５０ｎｍの結晶領域が形成される（図示せず）。
【００３２】
ｎ＋Ｓｉ層１０６上にはソース電極１０７ａおよびドレイン電極１０７ｂが形成されている。ソース電極１０７ａおよびドレイン電極１０７ｂそれぞれの下にはａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６が形成されている。保護膜１０８ｂ上において、ソース電極１０７ａおよびその下のｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５は、ドレイン電極１０７ｂおよびその下のｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５と電気的に分離されている。
【００３３】
ソース電極１０７ａ、ドレイン電極１０７ｂおよび保護膜１０８ｂの上にはパッシベーション膜（図示せず）が形成されており、パッシベーション膜上には平坦化膜（図示せず）が形成されている。
【００３４】
図１に示すボトムゲート型ＴＦＴによれば、μｃ−Ｓｉ層１０４とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間にはａ−Ｓｉ層１０５、ｎ＋Ｓｉ層１０６および保護膜１０８ｂが設けられ、ソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとμｃ−Ｓｉ層１０４とが接しない構造となっている。つまり、μｃ−Ｓｉ層１０４の側壁にショットキー接触がない構造となっている。これにより、ＴＦＴがオフ状態においてもソース電極およびドレイン電極間にリーク電流（オフリーク電流）が流れるのを低減できる。
【００３５】
また、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間に、ゲート絶縁膜１０２、保護膜１０８ｂおよびａ−Ｓｉ層１０５が設けられることにより、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの重畳部に生じる寄生容量を低減できる。その結果、トランジスタの高速動作が可能となる。
【００３６】
また、ソース電極１０７ａおよびドレイン電極１０７ｂそれぞれの下部にａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６が形成されることにより、ソース電極１０７ａおよびドレイン電極１０７ｂによる光の反射を抑制でき、その反射光のμｃ−Ｓｉ層１０４への侵入を抑制する効果を奏する。
【００３７】
図４（Ａ）は、図１に示すＴＦＴと同一基板上に形成された配線部を示す平面図であり、図４（Ｂ）は、図４（Ａ）に示すＡ−Ｂ線に沿った断面図である。
【００３８】
ガラス基板１００上にはゲート線または共通配線のような配線１０１ａが形成されており、配線１０１ａおよびガラス基板１００の上にはゲート絶縁膜１０２と同一工程で作製された同一膜からなる絶縁膜１０２が形成されている。この絶縁膜１０２上には配線１０１ａの上方に位置するμｃ−Ｓｉ層１０４と同一工程で作製された同一層からなる層１０４が形成されており、この層１０４上にはパッシベーション膜１０８ａと同一工程で作製された同一膜からなる絶縁膜１０８ａが形成されている。絶縁膜１０８ａ、層１０４および絶縁膜１０２の上には保護膜１０８ｂと同一工程で作製された同一膜からなる絶縁膜１０８ｂが形成されている。絶縁膜１０８ｂ上にはａ−Ｓｉ層１０５と同一工程で作製された同一層からなる層１０５が形成されており、層１０５上にはｎ＋Ｓｉ層１０６と同一工程で作製された同一層からなる層１０６が形成されている。層１０６上にはソース電極１０７ａと同一工程で作製された同一層からなるソース線１０７ｃが形成されており、ソース線１０７ｃは配線１０１ａと交差している。
【００３９】
つまり、配線１０１ａとソース線１０７ｃとの間には、絶縁膜１０２、層１０４、絶縁膜１０８ａ、絶縁膜１０８ｂ、層１０５および層１０６が形成されている。これにより、配線１０１ａとソース線１０７ｃとの距離を長くすることができる。従って、配線の交差部における寄生容量を低減することができる。例えばScan  Line（あるいはCsライン）とVideo  Lineの交差部における寄生容量を低減できる。
【００４０】
（実施の形態２）
図２（Ａ）は、本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図であり、図２（Ｂ）は図２（Ａ）に示すＡ−Ｂ線に沿った断面図であり、図２（Ｃ）は図２（Ａ）に示すＣ−Ｄ線に沿った断面図である。
【００４１】
図２に示すＴＦＴは、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間に生じる寄生容量を低減するための膜として保護膜を用いずにパッシベーション膜を用いる点で図１に示すＴＦＴと異なる。言い換えると、図２に示すＴＦＴでは、寄生容量を低減するための膜としてパッシベーション膜と同一膜で且つ同一材料からなる膜を設けている点が図１と異なる。以下に異なる点について詳細に説明する。
【００４２】
μｃ−Ｓｉ層１０４上およびゲート絶縁膜１０２の上にはパッシベーション膜１０８ａが形成されている。パッシベーション膜１０８ａは、ソース電極１０７ａおよびドレイン電極１０７ｂを形成する際のエッチングダメージからμｃ−Ｓｉ層１０４を保護するためのものである。
【００４３】
パッシベーション膜１０８ａは、μｃ−Ｓｉ層１０４を形成した後に、一旦大気に暴露し、半導体層に加工した後で成膜されることになる。このため、μｃ−Ｓｉ層１０４のバックチャネル部の清浄度を高めるために、パッシベーション膜１０８ａの成膜前の処理として、μｃ−Ｓｉ層１０４に水素プラズマ処理、サイクル洗浄処理等を行うことが好ましい。なおパッシベーション膜１０８ａはＳｉＮｘ膜によって形成されることが好ましい。
【００４４】
パッシベーション膜１０８ａには、μｃ−Ｓｉ層１０４上に位置する第１および第２の開口部１０８ｃ，１０８ｄが形成されている。第１、第２の開口部１０８ｃ，１０８ｄ内およびパッシベーション膜１０８ａ上にはｉ−Ｓｉ層としてａ−Ｓｉ層１０５が形成されており、ａ−Ｓｉ層１０５は第１および第２の開口部１０８ｃ，１０８ｄ内でμｃ−Ｓｉ層１０４と接触している。
【００４５】
図２に示すボトムゲート型ＴＦＴによれば、μｃ−Ｓｉ層１０４とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間にはａ−Ｓｉ層１０５、ｎ＋Ｓｉ層１０６およびパッシベーション膜１０８ａが設けられ、ソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとμｃ−Ｓｉ層１０４とが接しない構造となっている。これにより、ＴＦＴがオフ状態においてもソース電極およびドレイン電極間にリーク電流（オフリーク電流）が流れるのを低減できる。
【００４６】
また、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間に、ゲート絶縁膜１０２、パッシベーション膜１０８ａおよびａ−Ｓｉ層１０５が設けられることにより、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの重畳部に生じる寄生容量を低減できる。
【００４７】
図４（Ｃ）は、図２に示すＴＦＴと同一基板上に形成された配線部を示すものであって図４（Ｂ）に対応する場所の断面図である。
【００４８】
図４（Ｃ）に示す配線部においては、保護膜１０８ｂがない点で図４（Ｂ）の配線部と異なる。
【００４９】
図４（Ｃ）に示す配線部によれば、配線１０１ａとソース線１０７ｃとの間に、絶縁膜１０２、層１０４、絶縁膜１０８ａ、層１０５および層１０６を形成することにより、配線１０１ａとソース線１０７ｃとの距離を長くすることができる。これにより、配線の交差部における寄生容量を低減することができる。
【００５０】
（実施の形態３）
図３（Ａ）は、本発明の一態様に係るボトムゲート型ＴＦＴを示す断面図であり、図３（Ｂ）は図３（Ａ）に示すＡ−Ｂ線に沿った断面図であり、図３（Ｃ）は図３（Ａ）に示すＣ−Ｄ線に沿った断面図である。
【００５１】
図３に示すＴＦＴは、パッシベーション膜を設けない構造である点で図１に示すＴＦＴと異なる。以下に異なる点について詳細に説明する。
【００５２】
μｃ−Ｓｉ層１０４上およびゲート絶縁膜１０２の上には保護膜１０８ｂが形成されており、保護膜１０８ｂにはμｃ−Ｓｉ層１０４上に位置する開口部１０８ｅが形成されている。なお保護膜１０８ｂはＳｉＮｘ膜によって形成されることが好ましい。
【００５３】
開口部１０８ｅ内および保護膜１０８ｂ上にはｉ−Ｓｉ層としてａ−Ｓｉ層１０５が形成されており、ａ−Ｓｉ層１０５は開口部１０８ｅ内でμｃ−Ｓｉ層１０４と接触している。
【００５４】
ソース電極およびドレイン電極となる導電膜とともにｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５をエッチングする際に、μｃ−Ｓｉ層１０４にオーバーエッチングによる凹部（ザグリ部）が生じる。
【００５５】
図３に示すボトムゲート型ＴＦＴによれば、μｃ−Ｓｉ層１０４とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間にはａ−Ｓｉ層１０５、ｎ＋Ｓｉ層１０６およびＣＳ１０８ｂが設けられ、ソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとμｃ−Ｓｉ層１０４とが接しない構造となっている。これにより、ＴＦＴがオフ状態においてもソース電極およびドレイン電極間にリーク電流（オフリーク電流）が流れるのを低減できる。
【００５６】
また、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの間に、ゲート絶縁膜１０２、保護膜１０８ｂおよびａ−Ｓｉ層１０５が設けられることにより、ゲート電極１０１とソース電極１０７ａおよびドレイン電極１０７ｂそれぞれとの重畳部に生じる寄生容量を低減できる。
【００５７】
図４（Ｄ）は、図３に示すＴＦＴと同一基板上に形成された配線部を示すものであって図４（Ｂ）に対応する場所の断面図である。
【００５８】
図４（Ｄ）に示す配線部においては、パッシベーション膜１０８ａがない点で図４（Ｂ）の配線部と異なる。
【００５９】
図４（Ｃ）に示す配線部によれば、配線１０１ａとソース線１０７ｃとの間に、絶縁膜１０２、層１０４、絶縁膜１０８ｂ、層１０５および層１０６を形成することにより、配線１０１ａとソース線１０７ｃとの距離を長くすることができる。これにより、配線の交差部における寄生容量を低減することができる。
【００６０】
（実施の形態４）
本実施の形態では、本発明の一態様に係るボトムゲート型ＴＦＴの作製方法について、図５（Ａ）乃至（Ｅ）を参照して説明する。
【００６１】
図５（Ａ）に示すように、基板１００上にゲート電極１０１およびゲート線または共通配線のような配線（図４（Ｂ）参照）を形成する。詳細には、基板１００上にスパッタ装置を用いてゲート電極および配線用の導電膜を成膜する。導電膜としてはＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｕ、Ｃｒ、Ｎｉ、ＴｉＮなどを用いても良いし、これらの積層構造としても良く、例えばＴｉ、Ａｌ、Ｔｉを順に積層した積層構造としても良い。次いで、この導電膜をパターニングしてゲート電極１０１およびゲート線（図示せず）を形成する。なお、ゲート電極１０１と、基板との密着性向上を目的として、上記の金属材料の窒化物膜を、基板と、ゲート電極１０１との間に設けてもよい。また、基板としては、透明ガラス基板、セラミック基板等を用いることができる。
【００６２】
ゲート電極１０１の側面は、テーパー形状とすることが好ましい。これは、後の工程で、ゲート電極１０１上に形成されるゲート絶縁膜、シリコン膜及び配線が、ゲート電極１０１の段差箇所において切断されないようにするためである。ゲート電極１０１の側面をテーパー形状にするためには、レジストで形成されるマスクを後退させつつエッチングを行えばよい。
【００６３】
次に、プラズマＣＶＤ装置を用いて、ゲート電極１０１を覆うゲート絶縁膜１０２を成膜する。
【００６４】
次に、図５（Ｂ）に示すように、第１のゲート絶縁膜および第２のゲート絶縁膜（図示せず）がこの順に積層されたゲート絶縁膜１０２を成膜し、ゲート絶縁膜１０２上に半導体層としてのμｃ−Ｓｉ層１０４を成膜し、μｃ−Ｓｉ層１０４上にパッシベーション膜１０８ａを成膜する。第１のゲート絶縁膜はＳｉＮｘ膜を用いることができ、第２のゲート絶縁膜はＳｉＯｘ膜を用いることができる。μｃ−Ｓｉ層１０４は大気に触れると酸化しやすいので全てプラズマＣＶＤ装置の真空チャンバー内で連続的に処理するのが好ましい。真空チャンバーは１つのチャンバーを用いても良いし、複数のチャンバーを用いても良い。
【００６５】
第２のゲート絶縁膜であるＳｉＯｘ膜は５０ｎｍ以下の膜厚が好ましく、より好ましくは１０ｎｍ以下の膜厚である。第１のゲート絶縁膜であるＳｉＮｘ膜の成膜後にプラズマ酸化処理を行うことによって１０ｎｍ以下のＳｉＯｘ膜を第１のゲート絶縁膜上に形成できる。プラズマ酸化処理としては、Ｎ２Ｏ、Ｏ２、Ｈ２ＯなどＯを含む酸化性ガスのプラズマを用いても良いし、酸化性ガスにＨ２を混合した混合ガスのプラズマを用いても良いし、酸化性ガスにヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合した混合ガスのプラズマを用いても良い。
【００６６】
μｃ−Ｓｉ層１０４はＳｉＯｘ膜上の方がＳｉＮｘ膜上よりも結晶化率を高く出来るし、密着性も良い。μｃ−Ｓｉ層１０４は、第１のμｃ−Ｓｉ層と、その上に形成された第２のμｃ−Ｓｉ層によって構成されている。
【００６７】
以下に、第１および第２のμｃ−Ｓｉ層の作製方法について詳細に説明する。
【００６８】
第１のμｃ−Ｓｉ層は、混相粒を有し、混相粒の粒密度（面内における混相粒の存在割合）が低く、混相粒の粒径の均一性が高く、且つ混相粒の結晶性が高いことが好ましい。このため、第１のμｃ−Ｓｉ層は、混相粒が隣接せず、隣り合う混相粒の間に隙間を有するものも含まれる。第１のμｃ−Ｓｉ層の厚さは、１ｎｍ以上１０ｎｍ以下であることが好ましく、混相粒が隣接せず、隣り合う混相粒の間に隙間を有する部分は、隣接しない混相粒の最も低い高さが１ｎｍ以上であり且つ最も高い高さが１０ｎｍ以下であることが好ましい。なお、混相粒は、アモルファスシリコン領域と、シリコン単結晶とみなせる微小結晶であるシリコン結晶子を複数有する。また、混相粒は双晶を有する場合もある。
【００６９】
第１のμｃ−Ｓｉ層は、プラズマＣＶＤ装置の処理室内において、核となる混相粒を形成し、且つ混相粒の粒密度が低く、且つ混相粒の結晶性が高くなるような第１の条件を用いて、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、処理室内の圧力を６７Ｐａ以上５００００Ｐａ以下（０．５Ｔｏｒｒ以上３７５Ｔｏｒｒ以下）とする第１の条件により、μｃ−Ｓｉを形成する。
【００７０】
第１の条件における原料ガスの供給方法は、シリコンを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈したガスを供給する方法である。
なお、堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００７１】
シリコンを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６等がある。
【００７２】
第１のμｃ−Ｓｉ層の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１のμｃ−Ｓｉ層の成膜速度が高まる。また、成膜速度が高まることで、第１のμｃ−Ｓｉ層に混入される不純物量が低減するため、第１のμｃ−Ｓｉ層の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
【００７３】
第１のμｃ−Ｓｉ層を形成する際のグロー放電プラズマの生成は、３ＭＨｚから３０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚのＨＦ帯の高周波電力、または３０ＭＨｚより大きく３００ＭＨｚ程度までのＶＨＦ帯の高周波電力、代表的には、６０ＭＨｚを印加することで行われる。なお、プラズマを生成させるパワーは、シリコンを含む堆積性気体の流量に対する水素の流量の比に合わせて適宜選択することが好ましい。
【００７４】
次に、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を形成する。第２のμｃ−Ｓｉ層は、シリコン結晶子及びアモルファスシリコンを含む混相粒を有し、第１のμｃ−Ｓｉ層の混相粒の隙間を埋めつつ、且つ結晶成長を促す条件で形成することが好ましい。なお、第２のμｃ−Ｓｉ層の厚さは、３０ｎｍ以上１００ｎｍ以下が好ましい。
【００７５】
第２のμｃ−Ｓｉ層は、プラズマＣＶＤ装置の処理室内において、第２の条件により、原料ガスとしてシリコンを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより形成する。または、第２の条件により、シリコンを含む堆積性気体と、水素と、ヘリウム、ネオン、クリプトン等の希ガスとを混合し、グロー放電プラズマにより形成する。ここでは、シリコンを含む堆積性気体の流量に対する水素の流量を１００倍以上２０００倍以下にして堆積性気体を希釈し、且つ処理室内の圧力を１３３３Ｐａ以上５００００Ｐａ以下（１０Ｔｏｒｒ以上３７５Ｔｏｒｒ以下）とする第２の条件により、μｃ−Ｓｉを形成する。この結果、第２のμｃ−Ｓｉ層は、非晶質半導体に対する結晶領域の割合が増加し、結晶性が高まる。このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。また、第１のμｃ−Ｓｉ層の混相粒の隙間に、新たに第２のμｃ−Ｓｉ層の混相粒が発生することで、混相粒の大きさが小さくなってしまうため、第１のμｃ−Ｓｉ層の混相粒の発生頻度に対して、第２のμｃ−Ｓｉ層の混相粒の発生頻度は少ない方が好ましい。
【００７６】
第２のμｃ−Ｓｉ層の原料ガスに、ヘリウム、アルゴン、ネオン、クリプトン、キセノン等の希ガスを混合することで、第１のμｃ−Ｓｉ層と同様に、第２のμｃ−Ｓｉ層の結晶性を高めることができる。このため、薄膜トランジスタのオン電流及び電界効果移動度が高まると共に、スループットを高めることができる。
【００７７】
第２のμｃ−Ｓｉ層を形成する際の、グロー放電プラズマの生成は、第１のμｃ−Ｓｉ層の条件を適宜用いることができる。なお、第１のμｃ−Ｓｉ層及び第２のμｃ−Ｓｉ層のグロー放電プラズマの生成は、同じ条件であることでスループットを向上させることができるが、異なっていてもよい。
【００７８】
第１のμｃ−Ｓｉ層及び第２のμｃ−Ｓｉ層は、μｃ−Ｓｉで形成される。ここで、微結晶半導体とは、ギブスの自由エネルギーを考慮すれば非晶質と単結晶の中間的な準安定状態に属するものである。すなわち、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序から中距離秩序を有し、結晶粒界、双晶境界、転位、欠陥、格子歪みを有する。柱状または針状あるいは逆錐状の結晶が下地層表面に対して法線方向に成長している。
【００７９】
代表例としてのμｃ−Ｓｉは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間にμｃ−Ｓｉのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含んでいる。さらに、ヘリウム、アルゴン、クリプトン、またはネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好なμｃ−Ｓｉが得られる。このようなμｃ−Ｓｉに関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００８０】
本実施の形態により、混相粒の隙間を低減することで結晶性を高めたμｃ−Ｓｉ層を作製することができる。
【００８１】
また、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法を用いることで、混相粒と混相粒の隙間を効果的に埋めて高い膜密度を保ちつつ、粒径が大きく結晶性の高いμｃ−Ｓｉ層を作製することができる。その結果、電界効果移動度を向上させることができ、より良いデバイスを実現することが可能となる。
【００８２】
なお、本実施の形態では、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法によりμｃ−Ｓｉ層を形成しているが、この２ステップの成膜法は必須ではなく、１ステップまたは３ステップの成膜法によりμｃ−Ｓｉ層を形成しても良い。
【００８３】
また、本実施の形態による第１の条件および第２の条件の少なくとも一方における原料ガスの供給方法を以下のようなサイクルフローに変更して実施することも可能である。なお、以下には第１の条件における原料ガスの供給方法をサイクルフローにする場合について説明するが、第２の条件における原料ガスの供給方法をサイクルフローにする場合も以下の説明と同様である。
【００８４】
第１の条件における原料ガスの供給方法は、シリコンを含む堆積性気体の流量に対する水素の流量を５０倍以上１０００倍以下にして堆積性気体を希釈したガスを供給と、当該ガスの堆積性気体の流量より低く、且つ第２のゲート絶縁膜上へのシリコンの堆積より第２の絶縁膜上に堆積したシリコンのエッチングが優位となる堆積性気体の流量にしたガスの供給を交互に行うものである。なお、エッチングが優位となる堆積性気体の流量は０ｓｃｃｍを含む。
このときの堆積温度は、室温〜３００℃とすることが好ましく、より好ましくは１５０〜２８０℃とする。なお、プラズマＣＶＤ装置の上部電極及び下部電極の間隔は、プラズマが発生しうる間隔とすればよい。
【００８５】
第１の条件における原料ガスの供給方法は、グロー放電プラズマの生成中、シリコンを含む堆積性気体を高流量と低流量に交互に変化させる方法である。堆積性気体が低流量で供給される期間は、第２のゲート絶縁膜上へのシリコンの堆積より第２のゲート絶縁膜上に堆積したシリコンのエッチングが優位となるのに対し、堆積性気体が高流量で供給される期間は、第２のゲート絶縁膜上に堆積したシリコンのエッチングより第２のゲート絶縁膜上へのシリコンの堆積が優位となる。従って、堆積性気体が低流量で供給される期間に、水素ガスによってアモルファスシリコン成分を選択的にエッチングしつつ、堆積性気体が高流量で供給される期間に混相粒を成長させる。この繰り返しにより、アモルファスシリコン成分が少なく、結晶性の高い第１のμｃ−Ｓｉ層を得ることができる。
【００８６】
また、堆積性気体を高流量で供給することで、新たな混相粒が第２のゲート絶縁膜上に発生し、既に第２のゲート絶縁膜上に堆積している混相粒はより大きくなる。堆積性気体を低流量で供給することで、発生したばかりの小さな混相粒がエッチングされて除去されるが、既に第２のゲート絶縁膜上に堆積していてやや大きな混相粒は残される。この繰り返しにより、粒径の小さい混相粒が少なくなり、粒径が大きくて粒径が揃い、粒径の均一性が高い混相粒を多く有する第１のμｃ−Ｓｉ層を得ることができる。
【００８７】
このように第１の条件を用いて形成することで、結晶成長が促進され、混相粒の結晶性が高まる。即ち、混相粒に含まれる結晶子の大きさが増大する。また、隣り合う混相粒の間に隙間ができ、混相粒の粒密度が低下する。
【００８８】
また、上記の堆積性気体を高流量と低流量に交互に変化させる原料ガスの供給方法を用いることにより、堆積性気体の流量を変化させずに一定流量で供給する場合に比べて、第２のゲート絶縁膜上に堆積される混相粒の粒径が大きくなり、混相粒の均一性が高く、混相粒の結晶性がより高くなる。
【００８９】
また、前述したように、第１のμｃ−Ｓｉ層を形成する際に、堆積性気体を高流量と低流量に交互に変化させる原料ガスの供給方法を用いることで、堆積性気体の流量を変化させずに一定流量で供給する場合に比べて、第２のゲート絶縁膜上に堆積される混相粒の粒径が大きくなり、混相粒の結晶性がより高くなる。そして、第１のμｃ−Ｓｉ層上に第２のμｃ−Ｓｉ層を積層する２ステップの成膜法を用いることで、混相粒と混相粒の隙間を効果的に埋めて高い膜密度を保ちつつ、粒径が大きく結晶性の高いμｃ−Ｓｉ層を作製することができる。その結果、電界効果移動度を向上させることができ、より良いデバイスを実現することが可能となる。
【００９０】
パッシベーション膜１０８ａは例えばＳｉＮｘを用いても良いし、ＳｉＯｘ、ＳｉＮｘの順に積層した積層膜を用いても良い。この積層膜のＳｉＯｘ薄膜は、μｃ−Ｓｉ膜の成膜後にプラズマ酸化処理を施して形成しても良い。これにより、ＳｉＮｘとμｃ−Ｓｉ層との密着性が向上する。
【００９１】
次に、フォトリソグラフィ工程によりレジストで形成される第１のレジストマスク（図示せず）を形成し、当該第１のレジストマスクを用いて、パッシベーション膜１０８ａ、μｃ−Ｓｉ層１０４およびゲート絶縁膜をエッチング加工することにより、ゲート絶縁膜１０２上にはゲート電極１０１の上方に位置する半導体層としてのμｃ−Ｓｉ層１０４およびパッシベーション膜１０８ａが形成される（図５（Ｂ）参照）。パッシベーション膜１０８ａはμｃ−Ｓｉ層１０４と同様の上面形状となる。
【００９２】
次に、図５（Ｃ）に示すように、パッシベーション膜１０８ａおよびゲート絶縁膜１０２の上に保護膜１０８ｂを形成する。
【００９３】
次に、図５（Ｄ）に示すように、フォトリソグラフィ工程によりレジストで形成される第２のレジストマスク（図示せず）を形成し、当該第２のレジストマスクを用いて、保護膜１０８ｂおよびパッシベーション膜１０８ａをエッチング加工することにより、保護膜１０８ｂおよびパッシベーション膜１０８ａにはμｃ−Ｓｉ層１０４上に位置する第１および第２の開口部１０８ｃ，１０８ｄが形成される。
【００９４】
次に、図５（Ｅ）に示すように、第１、第２の開口部１０８ｃ，１０８ｄ内および保護膜１０８ｂの上に、プラズマＣＶＤ装置を用いて、ｉ−Ｓｉ層としてのａ−Ｓｉ層１０５、ｎ＋Ｓｉ層１０６を成膜する。ａ−Ｓｉ層１０５はオフリーク電流を低減するためのバッファー層として形成される。ａ−Ｓｉ層１０５を形成する理由は、オフリーク電流を低減するためにはバンドギャップが広いアモルファス相が必要だからである。
【００９５】
ａ−Ｓｉ層１０５およびｎ＋Ｓｉ層１０６は、プラズマＣＶＤ装置の処理室内において、シリコンを含む堆積性気体と、水素を含む気体とを混合し、グロー放電プラズマにより形成する。
【００９６】
μｃ−Ｓｉ層１０４とａ−Ｓｉ層１０５の間の界面を良好に接続させるためには成膜ガス種にＨ２を多く用いた条件すなわち高水素希釈条件を用いると良い。詳細には、ａ−Ｓｉ層１０５を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量が１０〜１００倍程度とすることが好ましく、例えばＨ２／ＳｉＨ４比が１０〜１００程度とすることが好ましい。なお、通常のアモルファスシリコン膜を形成する条件の代表例は、シリコンを含む堆積性気体の流量に対する水素の流量は０〜５倍である。
【００９７】
圧力・ＲＦパワー・温度などにより適した水素希釈比は異なるが、半導体層としてのμｃ−Ｓｉ層１０４上に位置するａ−Ｓｉ層１０５では厚さ１０〜５０ｎｍ程度（好ましくは２０〜４０ｎｍ）の領域が結晶成長し、それより厚い領域がアモルファスに変化する程度の水素希釈比に調整すると良い。このようにすると、μｃ−Ｓｉ層１０４とａ−Ｓｉ層１０５の間の界面において、結晶成長している領域、及び欠陥が少なく、価電子帯のバンド端における準位のテール（裾）の傾きが急峻である秩序性の高いシリコン膜で形成されるａ−Ｓｉ層１０５を形成することができる。
【００９８】
結晶成長している領域は凹凸状であり、凸部はμｃ−Ｓｉ層１０４からｎ＋Ｓｉ層１０６に向かって、先端が狭まる（凸部の先端が鋭角である）凸状（錐形状）である。なお、結晶成長している領域の形状は、μｃ−Ｓｉ層１０４からｎ＋Ｓｉ層１０６に向かって幅が広がる凸状（逆錐形状）であってもよい。
【００９９】
また、保護膜１０８ｂ上でａ−Ｓｉ層１０５を結晶成長させると、下方にゲート電極１０１が存在しない領域にμｃ−Ｓｉ層１０４が成長するため、基板側から光（液晶ディスプレイ表示用のバックライト）を当てた際に大きなオフリーク電流が発生してしまう。そのため、バッファー層であるａ−Ｓｉ層１０５の過剰な結晶成長を抑制するために成膜ガス種にＮＨ３を少量添加して成膜してもよい。
【０１００】
ｎ＋Ｓｉ層１０６は、プラズマＣＶＤ装置の処理室内において、原料ガスとしてシリコンを含む堆積性気体と、水素と、ホスフィン（水素希釈またはシラン希釈）とを混合し、グロー放電プラズマにより形成する。シリコンを含む堆積性気体を水素で希釈して、リンが添加されたアモルファスシリコン、またはリンが添加された微結晶シリコンを形成する。
【０１０１】
次に、スパッタ装置、ＣＶＤ装置または真空蒸着装置を用いてソース電極、ドレイン電極およびソース線となる導電膜１１０を成膜する。この導電膜１１０はゲート電極１０１を形成する際の導電膜と同じ構成でよい。
【０１０２】
次に、フォトリソグラフィ工程によりレジストで形成されるレジストマスク（図示せず）を形成し、当該レジストマスクを用いて導電膜１１０をエッチングする。これにより、図１（Ｂ）に示すようなソース電極１０７ａ及びドレイン電極１０７ｂ並びにソース線が形成され、ソース線は配線（ゲート線または共通配線）と交差している（図４（Ｂ）参照）。導電膜のエッチングはドライエッチングまたはウェットエッチングを用いることができる。この導電膜をエッチングする際に導電膜とともにｎ＋Ｓｉ層１０６とａ−Ｓｉ層１０５をエッチングする。半導体層としてのμｃ−Ｓｉ層１０４は保護膜１０８ｂにより保護されるためエッチングされない。
【０１０３】
次に、露出した保護膜１０８ｂ、ｎ＋Ｓｉ層１０６およびａ−Ｓｉ層１０５、並びにソース電極１０７ａ、ドレイン電極１０７ｂを覆う図示せぬ保護絶縁膜（パッシベーション膜）を形成する。
【符号の説明】
【０１０４】
１００    ガラス基板
１０１    ゲート電極
１０１ａ  配線（ゲート線または共通配線）
１０２    ゲート絶縁膜
１０４    μｃ−Ｓｉ層
１０５    ａ−Ｓｉ層
１０６    ｎ＋Ｓｉ層
１０７ａ  ソース電極
１０７ｂ  ドレイン電極
１０７ｃ  ソース線
１０８ａ  パッシベーション膜（チャネル保護膜）
１０８ｂ  保護膜
１０８ｃ  第１の開口部
１０８ｄ  第２の開口部
１０８ｅ  開口部
１１０    導電膜
【図１】
0005832780.tif 000002
【図２】
0005832780.tif 000003
【図３】
0005832780.tif 000004
【図４】
0005832780.tif 000005
【図５】
0005832780.tif 000006
【図６】
0005832780.tif 000007