(57)【特許請求の範囲】
【請求項１】
柱状絶縁体層と、前記柱状絶縁体層の上部の周囲を取り囲む相変化膜と、前記柱状絶縁体層の下部の周囲に形成され、前記相変化膜と接続する下部電極と、前記相変化膜を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートと、を有する記憶素子が２行以上２列以上配置され、
前記リセットゲートが行方向且つ列方向に接続され、
前記リセットゲートがヒーターであり、
前記相変化膜と前記リセットゲートとは電気的に絶縁されていることを特徴とする記憶装置。
【請求項２】
前記柱状絶縁体層は窒化膜からなり、前記柱状絶縁体層の下にさらに下部電極を有することを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記リセットゲートは、窒化チタンからなることを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする請求項１に記載の記憶装置。
【請求項５】
前記下部電極は、窒化チタンからなることを特徴とする請求項２に記載の記憶装置。
【請求項６】
前記リセットゲートに電流を流すことにより、前記相変化膜のリセットを行うことを特徴とする請求項１に記載の記憶装置。
【請求項７】
第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続されたゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の拡散層と、
前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、
前記第１の拡散層上に形成された前記記憶素子と、
を有し、
前記第１の柱状半導体層１個に対して前記記憶素子は１個配置されることを特徴とする請求項１に記載の記憶装置。
【請求項８】
半導体基板上に形成されたフィン状半導体層と、
前記フィン状半導体層の周囲に形成された第１の絶縁膜と、
前記フィン状半導体層上に形成された第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の周囲に形成されたゲート電極と、
前記ゲート電極に接続されたゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の拡散層と、
前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、
前記第１の拡散層上に形成された前記記憶素子と、
を有し、
前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、
前記ゲート電極は金属であって、
前記ゲート配線は金属であって、
前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、
前記第２の拡散層は前記フィン状半導体層に更に形成されていることを特徴とする請求項１に記載の記憶装置。
【請求項９】
前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする請求項８に記載の記憶装置。
【請求項１０】
前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線を有することを特徴とする請求項８または９のいずれか一つに記載の記憶装置。
【請求項１１】
前記半導体基板上に形成された前記フィン状半導体層と、
前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、
前記フィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、
前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、
前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
前記コンタクト電極は前記第２の拡散層と接続するのであって、
を有することを特徴とする請求項１０に記載の記憶装置。
【請求項１２】
前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、
前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項８、９、１０、１１のいずれか一つに記載の記憶装置。
【請求項１３】
前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することを特徴とする請求項１１に記載の半導体装置。
【請求項１４】
前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする請求項１１に記載の記憶装置。
【請求項１５】
前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする請求項１３に記載の記憶装置。
【請求項１６】
前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする請求項１１に記載の記憶装置。
【請求項１７】
前記第１の柱状半導体層は、半導体基板上に形成され、
前記ゲート絶縁膜は、前記ゲート電極と前記ゲート配線の周囲と底部に形成され、
前記ゲート電極は金属であって、前記ゲート配線は金属であって、前記第２の拡散層は前記半導体基板に更に形成されていることを特徴とする請求項７に記載の記憶装置。
【請求項１８】
基板上に、第２の層間絶縁膜を堆積し、２行以上２列以上のコンタクト孔を形成し、第２の金属と窒化膜を堆積し、
前記第２の層間絶縁膜上の前記第２の金属と窒化膜とを除去することで、前記２行以上２列以上のコンタクト孔内部に、２行以上２列以上の柱状窒化膜層と、２行以上２列以上の前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、
前記第２の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、
露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、
前記柱状窒化膜層を取り囲み前記前記下部電極に接続するように相変化膜を堆積し、
前記相変化膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、
前記相変化膜を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の前記柱状窒化膜層上部にサイドウォール状に残存させた前記相変化膜を取り囲むようリセットゲートを形成する第６工程を有することを特徴とする記憶装置の製造方法。
【請求項１９】
半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、
前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、
前記第５工程の後、請求項１８に記載の前記第６工程と、
を有することを特徴とする記憶装置の製造方法。
【請求項２０】
前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】  近年、相変化メモリが開発されている（例えば、特許文献１を参照）。相変化メモリは、メモリセルの情報記憶素子の抵抗を変化記録することにより、情報を記憶する。【０００３】  相変化メモリは、セルトランジスタをオンすることによりビット線とソース線間に電流を流すと、高抵抗素子のヒーターで熱が発生し、このヒーターに接するカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させるメカニズムである。高温（高電流）で融解し高速で冷やす（電流を止める）とアモルファス状態（Ｒｅｓｅｔ動作）になり、比較的低い高温（低電流）で融解しゆっくり冷やす（電流を徐々に減らす）と結晶化する（Ｓｅｔ動作）。これにより読み出し時、ビット線―ソース線間に流れる電流が多い（低抵抗＝結晶状態）場合と、少ない場合（高抵抗＝アモルファス）で、０、１情報の判断をする（例えば、特許文献１を参照）。【０００４】  この場合、例えばＲｅｓｅｔ電流が２００ｕＡと非常に多い。この様にＲｅｓｅｔ電流を大きく、この電流をセルトランジスタに流すためには、メモリセルサイズが非常に大きくなる。大きな電流を流すためには、バイポーラトランジスタやダイオードの選択素子を用いることができる（例えば、特許文献１を参照）。【０００５】  ダイオードは二端子素子であるので、メモリセルを選択するためには、一本のソース線を選択すると一本のソース線に接続された全てのメモリセルの電流が一本のソース線に流れることとなる。従って、ソース線の抵抗でのＩＲドロップが大きくなる。【０００６】  一方、バイポーラトランジスタは三端子素子であるが、ベースに電流が流れるので、ワード線に多くのトランジスタを接続することが難しい。【０００７】  ＧＳＴ膜、ヒーター素子の電流が流れる方向の断面積を小さくすると、Ｒｅｓｅｔ電流、Ｒｅａｄ電流を小さくすることができる。従来では、平面トランジスタのゲートの側壁にヒーター素子を形成し、ゲートの上部にＧＳＴ膜を形成することで、ＧＳＴ膜、ヒーター素子の電流が流れる方向の断面積を小さくしてきた。この方法では、平面トランジスタによるセルストリングが必要となる（例えば、特許文献１を参照）。【０００８】  基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。（例えば、特許文献２を参照）。基板に対してソース、ゲート、ドレインが垂直方向に配置されているため、小さいセル面積を実現することができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１２−２０４４０４号公報
【特許文献２】特開２００４−３５６３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】  そこで、リセットゲートを用いてリセットを行うことができ、相変化膜、下部電極の電流が流れる方向の断面積を小さくすることができる記憶装置の構造及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】  上記の課題を解決するために、本発明に係る記憶装置は、柱状絶縁体層と、前記柱状絶縁体層の上部の周囲に形成された相変化膜と、前記柱状絶縁体層の下部の周囲に形成され、前記相変化膜と接続する下部電極と、前記相変化膜を取り囲むリセットゲート絶縁膜と、前記リセットゲート絶縁膜を取り囲むリセットゲートと、を有する記憶素子が２行以上２列以上配置され、前記リセットゲートが行方向且つ列方向に接続され、前記リセットゲートがヒーターであることを特徴とする。【００１２】  前記柱状絶縁体層は窒化膜からなり、前記柱状絶縁体層の下にさらに下部電極を有することを特徴とする。【００１３】  前記リセットゲートは、窒化チタンからなることを特徴とする。【００１４】  前記リセットゲート絶縁膜は、窒化膜からなることを特徴とする。【００１５】  前記下部電極は、窒化チタンからなることを特徴とする。【００１６】  前記リセットゲートに電流を流すことにより、前記相変化膜のリセットを行うことを特徴とする。【００１７】  上記の課題を解決するために、本発明に係る記憶装置は、第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線と、前記第１の柱状半導体層の上部に形成された第１の拡散層と、前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、前記第１の拡散層上に形成された前記記憶素子と、を有することを特徴とする。【００１８】  本発明に係る記憶装置は、上記において、半導体基板上に形成されたフィン状半導体層と、前記フィン状半導体層の周囲に形成された第１の絶縁膜と、前記フィン状半導体層上に形成された第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成されたゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成されたゲート電極と、前記ゲート電極に接続されたゲート配線と、前記第１の柱状半導体層の上部に形成された第１の拡散層と、前記第１の柱状半導体層の下部に形成された前記第２の拡散層と、前記第１の拡散層上に形成された前記記憶素子と、を有し、前記ゲート電極と前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜と、を有し、前記ゲート電極は金属であって、前記ゲート配線は金属であって、前記ゲート配線は前記フィン状半導体層に直交する方向に延在し、前記第２の拡散層は前記フィン状半導体層に更に形成されていることを特徴とする。【００１９】  前記第２の拡散層は前記半導体基板に更に形成されることを特徴とする。【００２０】  前記第２の拡散層に接続される前記ゲート配線に平行なコンタクト配線を有することを特徴とする。【００２１】  本発明に係る記憶装置は、上記において、前記半導体基板上に形成された前記フィン状半導体層と、前記フィン状半導体層の周囲に形成された前記第１の絶縁膜と、前記フィン状半導体層上に形成された第２の柱状半導体層と、前記第２の柱状半導体層の周囲に形成された金属からなるコンタクト電極と、前記コンタクト電極に接続された前記フィン状半導体層に直交する方向に延在する金属からなる前記コンタクト配線と、前記フィン状半導体層と前記第２の柱状半導体層の下部に形成された前��第２の拡散層と、を有し、前記コンタクト電極は前記第２の拡散層と接続することを特徴とする。【００２２】  本発明に係る記憶装置は、上記において、前記ゲート電極の外側の幅と前記ゲート配線の幅は同じであって、前記フィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする。【００２３】  前記第２の柱状半導体層と前記コンタクト電極との間に形成された前記ゲート絶縁膜を有することを特徴とする。【００２４】  前記フィン状半導体層に直交する方向の前記第２の柱状半導体層の幅は前記フィン状半導体層に直交する方向の前記フィン状半導体層の幅と同じであることを特徴とする。【００２５】  前記コンタクト電極と前記コンタクト配線の周囲に形成された前記ゲート絶縁膜を有することを特徴とする。【００２６】  前記コンタクト電極の外側の幅と前記コンタクト配線の幅は同じであることを特徴とする。【００２７】  前記第１の柱状半導体層は、半導体基板上に形成され、前記ゲート絶縁膜は、前記ゲート電極と前記ゲート配線の周囲と底部に形成され、前記ゲート電極は金属であって、前記ゲート配線は金属であって、前記第２の拡散層は前記半導体基板に更に形成されていることを特徴とする。【００２８】  上記の課題を解決するために、本発明に係る記憶装置の製造方法は、基板上に、第２の層間絶縁膜を堆積し、２行以上２列以上のコンタクト孔を形成し、第２の金属と窒化膜を堆積し、前記第２の層間絶縁膜上の前記第２の金属と窒化膜とを除去することで、前記２行以上２列以上のコンタクト孔内部に、２行以上２列以上の柱状窒化膜層と、２行以上２列以上の前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、前記第２の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、前記柱状窒化膜層を取り囲み前記前記下部電極に接続するように相変化膜を堆積し、前記相変化膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、前記相変化膜を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の前記柱状窒化膜層上部にサイドウォール状に残存させた前記相変化膜を取り囲むようリセットゲートを形成する第６工程を有することを特徴とする。【００２９】  上記の課題を解決するために、本発明に係る記憶装置の製造方法は、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程���、前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程と、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程と、  前記第５工程の後、請求項１８に記載の前記第６工程と、を有することを特徴とする。【００３０】  前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする。【００３１】  前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成することを特徴とする。
【図面の簡単な説明】
【００３２】
【図１】（ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２】（ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３】（ａ）は本発明に係る記憶装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図６】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図７】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図８】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図９】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１０】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１１】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１２】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１３】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１４】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１５】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１６】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１７】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１８】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図１９】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２０】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２１】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２２】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２３】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２４】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２５】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２６】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２７】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２８】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図２９】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３０】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３１】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３２】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３３】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３４】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３５】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３６】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３７】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３８】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図３９】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４０】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４１】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４２】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４３】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４４】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４５】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４６】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４７】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４８】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図４９】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５０】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５１】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５２】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５３】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図５４】（ａ）は本発明に係る記憶装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【００３３】  図１は本発明の記憶装置であるメモリセルを一行一列目と、一行三列目、二行一列目と、二行三列目に配置し、ソース線を相互に接続するためにコンタクト電極、コンタクト配線を有するコンタクト装置を一行二列目と二行二列目に配置している。
【００３４】  二行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された前記第１の柱状半導体層１２９と、第１の柱状半導体層１２９と、前記第１の柱状半導体層１２９の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、前記第１の柱状半導体層１２９の上部に形成された第１の拡散層３０２と、前記第１の柱状半導体層１２９の下部に形成された前記第２の拡散層１４３ａと、を有している。前記フィン状半導体層１０４に直交する方向の前記第１の柱状半導体層１２９の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じである。前記ゲート配線１６８ｂは前記フィン状半導体層１０４に直交する方向に延在する。前記ゲート電極１６８ａの外側の幅と前記ゲート配線１６８ｂの幅は同じである。前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。
【００３５】  前記第１の拡散層３０２上に窒化膜からなる柱状絶縁体層１８０と、前記柱状絶縁体層１８０の上部の周囲に形成された相変化膜１８９と、前記柱状絶縁体層１８０の下部の周囲に形成され、前記相変化膜１８９と接続する下部電極１８４と、前記相変化膜１８９を取り囲むリセットゲート絶縁膜１９７と、前記リセットゲート絶縁膜１９７を取り囲むリセットゲート１９８と、を有する。また、前記柱状絶縁体層１８０の下にさらに下部電極１８４を有する。
【００３６】  相変化膜１８９は、例えば、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）といった相変化膜が好ましい。また、ヒーター素子である下部電極１８４は、例えば、窒化チタンが好ましい。
【００３７】  二行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された前記第１の柱状半導体層１３１と、第１の柱状半導体層１３１と、前記第１の柱状半導体層１３１の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と、前記第１の柱状半導体層１３１の上部に形成された第１の拡散層３０４と、前記第１の柱状半導体層１３１の下部に形成された前記第２の拡散層１４３ａと、を有する。前記第２の拡散層１４３ａは前記フィン状半導体層１０４に更に形成されている。前記フィン状半導体層１０４に直交する方向の前記第１の柱状半導体層１３１の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じである。前記ゲート配線１７０ｂは前記フィン状半導体層１０４に直交する方向に延在する。前記ゲート電極１７０ａの外側の幅と前記ゲート配線１７０ｂの幅は同じである。
【００３８】  前記第１の拡散層３０４上に窒化膜からなる柱状絶縁体層１８１と、前記柱状絶縁体層１８１の上部の周囲に形成された相変化膜１９０と、前記柱状絶縁体層１９０の下部の周囲に形成され、前記相変化膜１９０と接続する下部電極１８５と、前記相変化膜１９０を取り囲むリセットゲート絶縁膜１９７と、前記リセットゲート絶縁膜１９７を取り囲むリセットゲート１９８と、を有する。また、前記柱状絶縁体層１８１の下にさらに下部電極１８５を有する。
【００３９】  相変化膜１８９と、相変化膜１９０は、ビット線２００ａにより接続される。
【００４０】  一行一列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された前記第１の柱状半導体層１３２と、第１の柱状半導体層１３２と、前記第１の柱状半導体層１３２の周囲に形成されたゲート絶縁膜１６２と、前記ゲート絶縁膜１６２の周囲に形成された金属からなるゲート電極１６８ａと、前記ゲート電極１６８ａに接続された金属からなるゲート配線１６８ｂと、前記ゲート電極１６８ａと前記ゲート配線１６８ｂの周囲と底部に形成された前記ゲート絶縁膜１６２と、前記第１の柱状半導体層１３２の上部に形成された第１の拡散層３０５と、前記第１の柱状半導体層１３２の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。前記フィン状半導体層１０５に直交する方向の前記第１の柱状半導体層１３２の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じである。前記ゲート配線１６８ｂは前記フィン状半導体層１０５に直交する方向に延在する。前記ゲート電極１６８ａの外側の幅と前記ゲート配線１６８ｂの幅は同じである。
【００４１】  前記第１の拡散層３０５上に窒化膜からなる柱状絶縁体層１８２と、前記柱状絶縁体層１８２の上部の周囲に形成された相変化膜１９１と、前記柱状絶縁体層１９１の下部の周囲に形成され、前記相変化膜１９１と接続する下部電極１８６と、前記相変化膜１９１を取り囲むリセットゲート絶縁膜１９７と、前記リセットゲート絶縁膜１９７を取り囲むリセットゲート１９８と、を有する。また、前記柱状絶縁体層１８２の下にさらに下部電極１８６を有する。
【００４２】  一行三列目のメモリセルは、半導体基板１０１上に形成されたフィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された前記第１の柱状半導体層１３４と、第１の柱状半導体層１３４と、前記第１の柱状半導体層１３４の周囲に形成されたゲート絶縁膜１６３と、前記ゲート絶縁膜１６３の周囲に形成された金属からなるゲート電極１７０ａと、前記ゲート電極１７０ａに接続された金属からなるゲート配線１７０ｂと、前記ゲート電極１７０ａと前記ゲート配線１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６３と、前記第１の柱状半導体層１３４の上部に形成された第１の拡散層３０７と、前記第１の柱状半導体層１３４の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記第２の拡散層１４３ｂは前記フィン状半導体層１０５に更に形成されている。前記フィン状半導体層１０５に直交する方向の前記第１の柱状半導体層１３４の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じである。前記ゲート配線１７０ｂは前記フィン状半導体層１０５に直交する方向に延在する。前記ゲート電極１７０ａの外側の幅と前記ゲート配線１７０ｂの幅は同じである。
【００４３】  前記第１の拡散層３０７上に窒化膜からなる柱状絶縁体層１８３と、前記柱状絶縁体層１８３の上部の周囲に形成された相変化膜１９２と、前記柱状絶縁体層１９２の下部の周囲に形成され、前記相変化膜１９２と接続する下部電極１８７と、前記相変化膜１９２を取り囲むリセットゲート絶縁膜１９７と、前記リセットゲート絶縁膜１９７を取り囲むリセットゲート１９８と、を有する。また、前記柱状絶縁体層１８３の下にさらに下部電極１８７を有する。
【００４４】  相変化膜１９１と、相変化膜１９２は、ビット線２００ｂにより接続される。
【００４５】  柱状絶縁体層１８０、１８１、１８２、１８３と、前記柱状絶縁体層１８０、１８１、１８２、１８３の上部の周囲に形成された相変化膜１８９、１９０、１９１、１９２と、前記柱状絶縁体層１８０、１８１、１８２、１８３の下部の周囲に形成され、前記相変化膜１８９、１９０、１９１、１９２と接続する下部電極１８４、１８５、１８６、１８７と、前記相変化膜１８９、１９０、１９１、１９２を取り囲むリセットゲート絶縁膜１９７と、前記リセットゲート絶縁膜１９７を取り囲むリセットゲート１９８と、を有する記憶素子が２行以上２列以上配置されており、前記リセットゲー１９８トが行方向且つ列方向に接続されており、前記リセットゲート１９８がヒーターである記憶装置により、リセットゲート１９８に電流を流すことで、ヒーターであるリセットゲート１９８で熱が発生し、このヒーターに接する相変化膜であるカルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）を融解し、状態を遷移させることができる。また、リセットゲート１９８を行方向列方向で共有するため、２行以上２列以上の記憶素子を一括でリセットすることができる。
【００４６】  前記リセットゲート１９８は、電流が流れて発熱する材料であればよい。例えば、窒化チタンを使用することができる。
【００４７】  前記リセットゲート絶縁膜１９７は、熱伝導性がよい絶縁膜であればよい。例えば、窒化膜を使用することができる。
【００４８】  前記下部電極１８４、１８５、１８６、１８７は、電流が流れて発熱する材料であればよい。例えば、窒化チタンを使用することができる。
【００４９】  柱状絶縁体層１８０、１８１、１８２、１８３と、前記柱状絶縁体層１８０、１８１、１８２、１８３の上部の周囲に形成された相変化膜１８９、１９０、１９１、１９２と、前記柱状絶縁体層１８０、１８１、１８２、１８３の下部の周囲に形成され、前記相変化膜１８９、１９０、１９１、１９２と接続する下部電極１８４、１８５、１８６、１８７と、を有することにより、相変化膜である相変化膜、下部電極であるヒーター素子の電流が流れる方向の断面積を小さくすることができる。
【００５０】  また、前記柱状絶縁体層１８０、１８１、１８２、１８３は窒化膜とすることにより、相変化膜の冷却を早めることができる。また、前記柱状絶縁体層１８０、１８１、１８２、１８３の下にさらに下部電極１８４、１８５、１８６、１８７を有することにより、下部電極１８４、１８５、１８６、１８７と選択トランジスタとの接触抵抗を低減することができる。
【００５１】  また、前記ゲート電極１６８ａ、１７０ａは金属であって、前記ゲート配線１６８ｂ、１７０ｂは金属であるので、冷却を早めることができる。また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線の周囲と底部に形成された前記ゲート絶縁膜１６８ｂ、１７０ｂと、を有することにより、ゲートラストによって、金属ゲートが形成されるので、金属ゲートプロセスと高温プロセスを両立させることができる。
【００５２】  また、前記ゲート電極１６８ａ、１７０ａと前記ゲート配線１６８ｂ、１７０ｂの周囲と底部に形成された前記ゲート絶縁膜１６２、１６３と、を有し、前記ゲート電極１６８ａ、１７０ａは金属であり、前記ゲート配線１６８ｂ、１７０ｂは金属であり、前記ゲート配線１６８ｂ、１７０ｂは前記フィン状半導体層１０４、１０５に直交する方向に延在し、前記第２の拡散層１４３ａ、１４３ｂは前記フィン状半導体層１０４、１０５に更に形成され、前記ゲート電極１６８ａ、１７０ａの外側の幅と前記ゲート配線１６８ｂ、１７０ｂの幅は同じであり、前記第１の柱状半導体層１２９、１３１、１３２、１３４の幅は前記フィン状半導体層１０４、１０５の幅と同じであることにより、本半導体装置のフィン状半導体層１０４、１０５と、第１の柱状半導体層１２９、１３１、１３２、１３４と、ゲート電極１６８ａ、１７０ａと、ゲート配線１６８ｂ、１７０ｂが、二枚のマスクにより、自己整合で形成されるので、工程数を削減することができる。
【００５３】  二行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０４と、前記フィン状半導体層１０４の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０４上に形成された第２の柱状半導体層１３０と、前記第２の柱状半導体層１３０の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３０と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６５を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０４に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４と、前記フィン状半導体層１０４と前記第２の柱状半導体層１３０の下部に形成された前記第２の拡散層１４３ａと、を有する。前記フィン状半導体層１０４に直交する方向の前記第２の柱状半導体層１３０の幅は前記フィン状半導体層１０４に直交する方向の前記フィン状半導体層１０４の幅と同じである。前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じである。前記コンタクト電極１６９ａは前記第２の拡散層１４３ａと接続する。
【００５４】  一行二列目のコンタクト装置は、前記半導体基板１０１上に形成された前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６と、前記フィン状半導体層１０５上に形成された第２の柱状半導体層１３３と、前記第２の柱状半導体層１３３の周囲に形成された金属からなるコンタクト電極１６９ａと、前記第２の柱状半導体層１３３と前記コンタクト電極１６９ａとの間に形成された前記ゲート絶縁膜１６６を有し、前記コンタクト電極１６９ａに接続された前記フィン状半導体層１０５に直交する方向に延在する金属からなる前記コンタクト配線１６９ｂと、前記コンタクト電極１６９ａと前記コンタクト配線１６９ｂの周囲に形成された前記ゲート絶縁膜１６４と、前記フィン状半導体層１０５と前記第２の柱状半導体層１３３の下部に形成された前記第２の拡散層１４３ｂと、を有する。前記フィン状半導体層１０５に直交する方向の前記第２の柱状半導体層１３３の幅は前記フィン状半導体層１０５に直交する方向の前記フィン状半導体層１０５の幅と同じである。前記コンタクト電極１６９ａの外側の幅と前記コンタクト配線１６９ｂの幅は同じである。前記コンタクト電極１６９ａは前記第２の拡散層１４３ｂと接続する。
【００５５】  また、前記第２の拡散層１４３ａ、１４３ｂに接続される前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂを有することにより、第２の拡散層１４３ａ、１４３ｂを相互に接続することでソース線の抵抗を下げることができ、セット時の電流によるソース電圧の増加を抑制することができる。前記ゲート配線１６８ｂ、１７０ｂに平行なコンタクト配線１６９ｂは、例えば、ビット線２００ａ、２００ｂ方向に一列に配置されたメモリセル２個毎、４個毎、８個毎、１６個毎、３２個毎、６４個毎に一本配置することが好ましい。
【００５６】  また、第２の柱状半導体層１３０、１３３と第２の柱状半導体層１３０、１３３周囲に形成されるコンタクト電極１６９ａとコンタクト配線１６９ｂとで形成される構造は、コンタクト電極１６９ａが前記第２の拡散層１４３ａ、１４３ｂと接続すること以外はトランジスタ構造と同じ構造であり、ゲート配線１６８ｂ、１７０ｂに平行な方向の第２の拡散層１４３ａ、１４３ｂからなる全てのソース線はコンタクト配線１６９ｂに接続されることになるため、工程数を削減することができる。
【００５７】  図２は、半導体基板１０１深くまで第２の拡散層１４３ｃを形成し、図２の第２の拡散層１４３ａ、１４３ｂを接続した構造である。本構造とすることでさらにソース抵抗を削減することができる。
【００５８】  図３は、図２の前記フィン状半導体層１０５と、前記フィン状半導体層１０５の周囲に形成された前記第１の絶縁膜１０６を省き、半導体基板１０１上に第２の拡散層１４３ｄを形成した構造である。本構造とすることでさらにソース抵抗を削減することができる。
【００５９】  以下に、本発明の実施形態に係る記憶装置の構造を形成するための製造工程を、図４〜図５４を参照して説明する。
【００６０】  まず、半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、基板は半導体であればシリコン以外のものでもよい。
【００６１】  図４に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。
【００６２】  図５に示すように、シリコン基板１０１をエッチングし、フィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
【００６３】  図６に示すように、第１のレジスト１０２、１０３を除去する。
【００６４】  図７に示すように、フィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
【００６５】  図８に示すように、第１の絶縁膜１０６をエッチバックし、フィン状シリコン層１０４、１０５の上部を露出する。
【００６６】  以上により半導体基板上にフィン状半導体層を形成し、前記フィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
【００６７】  次に、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
【００６８】  図９に示すように、前記フィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。
【００６９】  図１０に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。
【００７０】  図１１に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。
【００７１】  図１２に示すように、ゲート配線１６８ｂ、１７０ｂと第１の柱状半導体層１２９、１３１、１３２、１３４と第２の柱状半導体層１３０、１３３とコンタクト配線１６９ｂを形成するための第２のレジスト１１１、１１２、１１３を、前記フィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。
【００７２】  図１３に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記フィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第１のポリシリコンによる第１のダミーゲート１１７、１１９と第２の柱状シリコン層１３０、１３３と前記第１のポリシリコンによる第２のダミーゲート１１８を形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１４、１１５、１１６となる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８となる。このとき、第２のレジスト１１１、１１２、１１３がエッチング中に除去された場合、第３の絶縁膜１１４、１１５、１１６がハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
【００７３】  図１４に示すように、第２のレジスト１１４、１１５、１１６を除去する。
【００７４】  以上により、前記第１工程の後、前記フィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、ゲート配線と第１の柱状半導体層と第２の柱状半導体層とコンタクト配線を形成するための第２のレジストを、前記フィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記フィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
【００７５】  次に、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
【００７６】  図１５に示すように、前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２の柱状シリコン層１３０、１３３と前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８の周囲に第４の絶縁膜１３５を形成する。第４の絶縁膜１３５は、酸化膜が好ましい。第３のレジスト３０１を形成し、エッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４上部を露出する。このとき、第２の柱状シリコン層１３０、１３３上部を露出してもよい。
【００７７】  図１６に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４上部に第１の拡散層３０２、３０４、３０５、３０７を形成する。また、第２の柱状シリコン層１３０、１３３上部に第１の拡散層３０３、３０６を形成してもよい。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
【００７８】  図１７に示すように、第３のレジスト３０１を除去する。
【００７９】  図１８に示すように、前記第４の絶縁膜１３５の周囲に第２のポリシリコン１３６を堆積する。
【００８０】  図１９に示すように、第２のポリシリコン１３６をエッチングをすることにより、前記第１のダミーゲート１１７、１１９と前記第１の柱状シリコン層１２９、１３１、１３２、１３４と前記第２のダミーゲート１１８と前記第２の柱状シリコン層１３０、１３３の側壁に残存させ、第３のダミーゲート１３７、１３９と第４のダミーゲート１３８を形成する。このとき、第４の絶縁膜１３５は分離され、第４の絶縁膜１４０、１４１、１４２となってもよい。
【００８１】  以上により、前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
【００８２】  次に、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程を示す。
【００８３】  図２０に示すように、不純物を導入し、前記第１の柱状シリコン層１２９、１３１、１３２、１３４下部と前記第２の柱状シリコン層１３０、１３３下部に第２の拡散層１４３ａ、１４３ｂを形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
【００８４】  図２１に示すように、前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との周囲に、第５の絶縁膜１４４を形成する。第５の絶縁膜１４４は、窒化膜が好ましい。
【００８５】  図２２に示すように、第５の絶縁膜１４４をエッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１４５、１４６、１４７を形成する。
【００８６】  図２３に示すように、前記第２の拡散層１４３ａ、１４３ｂ上に金属と半導体の化合物１４８、１４９、１５０、１５１、１５２、１５３、１５４、１５５を形成する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部にも金属と半導体の化合物１５６、１５８、１５７が形成される。
【００８７】  以上により、前記フィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成する第４工程が示された。
【００８８】  次に、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程を示す。
【００８９】  図２４に示すように、層間絶縁膜１５９を堆積する。コンタクトストッパ膜を用いてもよい。
【００９０】  図２５に示すように、化学機械研磨し、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８との上部を露出する。このとき、第３のダミーゲート１３７、１３９上部、第４のダミーゲート１３８上部の金属と半導体の化合物１５６、１５８、１５７を除去する。
【００９１】  図２６に示すように、前記第１のダミーゲート１１７、１１９と前記第２のダミーゲート１１８と前記第３のダミーゲート１３７、１３９と前記第４のダミーゲート１３８とを除去する。
【００９２】  図２７に示すように、前記第２の絶縁膜１２３、１２４、１２５、１２６、１２７、１２８と前記第４の絶縁膜１４０、１４１、１４２を除去する。
【００９３】  図２８に示すように、ゲート絶縁膜１６０を前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲と前記第２の柱状シリコン層１３０、１３３の周囲と前記第５の絶縁膜１４５、１４６、１４７の内側に形成する。
【００９４】  図２９に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去するための第４のレジスト１６１を形成する。
【００９５】  図３０に示すように、前記第２の柱状シリコン層１３０、１３３の底部周辺のゲート絶縁膜１６０を除去する。ゲート絶縁膜は分離され、ゲート絶縁膜１６２、１６３、１６４、１６５、１６６となる。また、等方性エッチングにより、ゲート絶縁膜１６４、１６５、１６６を除去してもよい。
【００９６】  図３１に示すように、第４のレジスト１６１を除去する。
【００９７】  図３２に示すように、金属１６７を堆積する。
【００９８】  図３３に示すように、金属１６７のエッチバックを行い、前記第１の柱状シリコン層１２９、１３１、１３２、１３４の周囲にゲート電極１６８ａ、１７０ａ及びゲート配線１６８ｂ、１７０ｂを形成し、前記第２の柱状シリコン層１３０、１３３の周囲にコンタクト電極１６９ａ及びコンタクト配線１６９ｂを形成する。
【００９９】  以上により、前記第４工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、ゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去するための第４のレジストを形成し、前記第２の柱状半導体層の底部周辺のゲート絶縁膜を除去し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲にゲート電極及びゲート配線を形成し、前記第２の柱状半導体層の周囲にコンタクト電極及びコンタクト配線を形成する第５工程が示された。
【０１００】  次に、基板上に、第２の層間絶縁膜を堆積し、２行以上２列以上のコンタクト孔を形成し、第２の金属と窒化膜を堆積し、前記第２の層間絶縁膜上の前記第２の金属と窒化膜とを除去することで、前記２行以上２列以上のコンタクト孔内部に、２行以上２列以上の柱状窒化膜層と、２行以上２列以上の前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、前記第２の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、前記柱状窒化膜層を取り囲み前記前記下部電極に接続するように相変化膜を堆積し、前記相変化膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、前記相変化膜を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の前記柱状窒化膜層上部にサイドウォール状に残存させた前記相変化膜を取り囲むようリセットゲートを形成する第６工程を示す。
【０１０１】  図３４に示すように、第２の層間絶縁膜１７１を堆積する。
【０１０２】  図３５に示すように、コンタクト孔を形成するための第５のレジスト１７２を形成する。
【０１０３】  図３６に示すように、コンタクト孔１７４、１７５、１７６、１７７を形成する。
【０１０４】  図３７に示すように、第５のレジスト１７２を剥離する。
【０１０５】  図３８に示すように、第２の金属１７８を堆積する。第２の金属１７８は、窒化チタンが好ましい。
【０１０６】  図３９に示すように、窒化膜１７９を堆積する。
【０１０７】  図４０に示すように、窒化膜１７９をエッチバックし、第２の層間絶縁膜１７１上の窒化膜１７９を除去する。このとき、柱状窒化膜層１８０、１８１、１８２、１８３が形成される。
【０１０８】  図４１に示すように、第２の層間絶縁膜１７１上の第２の金属１７８を除去する。前記柱状窒化膜層底部１８０、１８１、１８２、１８３と前記柱状窒化膜層１８０、１８１、１８２、１８３とを取り囲む下部電極１８４、１８５、１８６、１８７となる。
【０１０９】  図４２に示すように、第２の層間絶縁膜１７１をエッチバックし、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７上部を露出する。
【０１１０】  図４３に示すように、露出した柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７上部を除去する。
【０１１１】  図４４に示すように、第２の層間絶縁膜１７１をエッチバックし、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲む下部電極１８４、１８５、１８６、１８７上部を露出する。図４３工程の後、下部電極１８４、１８５、１８６、１８７上部が露出していれば、この工程は不要である。
【０１１２】  図４５に示すように、柱状窒化膜層１８０、１８１、１８２、１８３を取り囲み前記下部電極１８４、１８５、１８６、１８７に接続するように相変化膜１８８を堆積する。相変化膜１８８は、カルコゲナイドガラス（ＧＳＴ：Ｇｅ２Ｓｂ２Ｔｅ５）といった相変化膜が好ましい。
【０１１３】  図４６に示すように、相変化膜１８８をエッチングし、柱状窒化膜層１８０、１８１、１８２、１８３上部にサイドウォール状に残存させる。相変化膜１８８は、分離され、相変化膜１８９、１９０、１９１、１９２となる。また、下部電極１８４、１８５、１８６、１８７上部側壁に、相変化膜１９３、１９４、１９５、１９６として残存してもよい。
【０１１４】  図４７に示すように、リセットゲート絶縁膜１９７を堆積し、リセットゲート１９８を堆積する。リセットゲート絶縁膜１９７は窒化膜が好ましい。また、リセットゲート１９８は、窒化チタンが好ましい。
【０１１５】  図４８に示すように、リセットゲート１９８をエッチバックする。
【０１１６】  図４９に示すように、第３の層間絶縁膜１９９を堆積する。
【０１１７】  図５０に示すように、第３の層間絶縁膜１９９を平坦化し、相変化膜１８９、１９０、１９１、１９２上部を露出する。
【０１１８】  図５１に示すように、金属２００を堆積する。
【０１１９】  図５２に示すように、ビット線を形成するため第６のレジスト２０１、２０２を形成する。
【０１２０】  図５３に示すように、金属２００をエッチングし、ビット線２００ａ、２００ｂを形成する。
【０１２１】  図５４に示すように、第６のレジスト２０１、２０２を除去する。
【０１２２】  以上により、基板上に、第２の層間絶縁膜を堆積し、２行以上２列以上のコンタクト孔を形成し、第２の金属と窒化膜を堆積し、前記第２の層間絶縁膜上の前記第２の金属と窒化膜とを除去することで、前記２行以上２列以上のコンタクト孔内部に、２行以上２列以上の柱状窒化膜層と、２行以上２列以上の前記柱状窒化膜層底部と前記柱状窒化膜層とを取り囲む下部電極を形成し、前記第２の層間絶縁膜をエッチバックし、前記柱状窒化膜層を取り囲む前記下部電極上部を露出し、露出した前記柱状窒化膜層を取り囲む前記下部電極上部を除去し、前記柱状窒化膜層を取り囲み前記前記下部電極に接続するように相変化膜を堆積し、前記相変化膜をエッチングし、前記柱状窒化膜層上部にサイドウォール状に残存させ、前記相変化膜を取り囲むようリセットゲート絶縁膜を形成し、２行以上２列以上の前記柱状窒化膜層上部にサイドウォール状に残存させた前記相変化膜を取り囲むようリセットゲートを形成する第６工程が示された。
【０１２３】  以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
【０１２４】  なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【０１２５】  例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【０１２６】１０１．シリコン基板１０２．第１のレジスト１０３．第１のレジスト１０４．フィン状シリコン層１０５．フィン状シリコン層１０６．第１の絶縁膜１０７．第２の絶縁膜１０８．第２の絶縁膜１０９．第１のポリシリコン１１０．第３の絶縁膜１１１．第２のレジスト１１２．第２のレジスト１１３．第２のレジスト１１４．第３の絶縁膜１１５．第３の絶縁膜１１６．第３の絶縁膜１１７．第１のダミーゲート１１８．第２のダミーゲート１１９．第１のダミーゲート１２３．第２の絶縁膜１２４．第２の絶縁膜１２５．第２の絶縁膜１２６．第２の絶縁膜１２７．第２の絶縁膜１２８．第２の絶縁膜１２９．第１の柱状シリコン層１３０．第２の柱状シリコン層１３１．第１の柱状シリコン層１３２．第１の柱状シリコン層１３３．第２の柱状シリコン層１３４．第１の柱状シリコン層１３５．第４の絶縁膜１３６．第２のポリシリコン１３７．第３のダミーゲート１３８．第４のダミーゲート１３９．第３のダミーゲート１４０．第４の絶縁膜１４１．第４の絶縁膜１４２．第４の絶縁膜１４３ａ．第２の拡散層１４３ｂ．第２の拡散層１４３ｃ．第２の拡散層１４３ｄ．第２の拡散層１４４．第５の絶縁膜１４５．サイドウォール１４６．サイドウォール１４７．サイドウォール１４８．金属と半導体の化合物１４９．金属と半導体の化合物１５０．金属と半導体の化合物１５１．金属と半導体の化合物１５２．金属と半導体の化合物１５３．金属と半導体の化合物１５４．金属と半導体の化合物１５５．金属と半導体の化合物１５６．金属と半導体の化合物１５７．金属と半導体の化合物１５８．金属と半導体の化合物１５９．層間絶縁膜１６０．ゲート絶縁膜１６１．第４のレジスト１６２．ゲート絶縁膜１６３．ゲート絶縁膜１６４．ゲート絶縁膜１６５．ゲート絶縁膜１６６．ゲート絶縁膜１６７．金属１６８ａ．ゲート電極１６８ｂ．ゲート配線１６９ａ．コンタクト電極１６９ｂ．コンタクト配線１７０ａ．ゲート電極１７０ｂ．ゲート配線１７１．第２の層間絶縁膜１７２．第５のレジスト１７４．コンタクト孔１７５．コンタクト孔１７６．コンタクト孔１７７．コンタクト孔１７８．第２の金属１７９．窒化膜１８０．柱状窒化膜層１８１．柱状窒化膜層１８２．柱状窒化膜層１８３．柱状窒化膜層１８４．下部電極１８５．下部電極１８６．下部電極１８７．下部電極１８８．相変化膜１８９．相変化膜１９０．相変化膜１９１．相変化膜１９２．相変化膜１９３．相変化膜１９４．相変化膜１９５．相変化膜１９６．相変化膜１９７．リセットゲート絶縁膜１９８．リセットゲート１９９．第３の層間絶縁膜２００．金属２０１．第６のレジスト２０２．第６のレジスト２００ａ．ビット線２００ｂ．ビット線３０１．第３のレジスト３０２．第１の拡散層３０３．第１の拡散層３０４．第１の拡散層３０５．第１の拡散層３０６．第１の拡散層３０７．第１の拡散層
【要約】  柱状絶縁体層（180−183）と，前記柱状絶縁体層の上部の周囲に形成された相変化膜（189−192）と，前記柱状絶縁体層の下部の周囲に形成され，前記相変化膜と接続する下部電極（184−187）と，前記相変化膜を取り囲むリセットゲート絶縁膜（197）と，前記リセットゲート絶縁膜を取り囲むリセットゲート（198）とを有する記憶素子が２行以上２列以上配置されており，前記リセットゲートが行方向且つ列方向に接続されていることを特徴とし，前記リセットゲートがヒーターであることを特徴とする記憶装置により，リセットゲートを用いてリセットを行うことができ，相変化膜，下部電極の電流が流れる方向の断面積を小さくすることができる記憶装置の構造及び製造方法を提供する。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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