(57)【特許請求の範囲】
【請求項１】
窒化シリコン膜とその上部の酸化シリコン膜との積層構造からなるゲート絶縁膜を基板上に形成する工程と、
前記窒化シリコン膜に溝パターンを形成する工程と、
前記ゲート絶縁膜上に半導体薄膜を成膜する工程と、
前記溝パターンを形成した後の前記半導体薄膜を結晶化するアニール処理工程とを含み、
前記窒化シリコン膜中の水素濃度が１％以下となる条件で前記窒化シリコン膜を成膜し、前記アニール処理工程を行い、
前記溝パターンの底部には、前記窒化シリコン膜が残されている
薄膜トランジスタ基板の製造方法。
【請求項２】
前記窒化シリコン膜中の水素濃度を１％以下とすることにより、前記アニール処理工程での熱ストレスによる基板の反りを防止する
請求項１記載の薄膜トランジスタ基板の製造方法。
【請求項３】
前記窒化シリコン膜を１０ｎｍ〜４０ｎｍの膜厚で形成する
請求項１または２記載の薄膜トランジスタ基板の製造方法。
【請求項４】
前記基板はガラス材料からなる
請求項１乃至３のうちいずれか１つに記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法に関し、特にはポリシリコンからなる半導体薄膜半導体薄膜を連続発振レーザ光の照射処理によって多結晶化する工程を備えた薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
液晶表示装置や有機ＥＬ表示装置のようなフラット型の表示装置においては、複数画素のアクティブマトリックス表示を行うためのスイッチング素子として、薄膜トランジスタ（thin film transistor：ＴＦＴ）が用いられている。特に、ポリシリコンを活性領域に用いたＴＦＴ（ポリシリコンＴＦＴ）は、チャネルにおけるキャリア移動度が高くスイッチング素子の構成材料として非常に優れた特性を有している。このようなポリシリコンＴＦＴを有する薄膜トランジスタ基板の製造技術として、レーザ光の照射によるレーザアニール処理によって半導体薄膜を結晶化させる、いわゆる低温ポリシリコンプロセスが開発され、実用化されている。
【０００３】
上記低温ポリシリコンプロセスを適用した薄膜トランジスタ基板の製造においては、例えば先ず、基板上にゲート配線をパターン形成し、これを覆う状態でゲート絶縁膜を成膜する。このゲート絶縁膜は、例えば基板としてガラス基板を用いた場合には、ガラス基板にもともと含有されているナトリウム（Ｎａ）によるＴＦＴ特性の変動を抑えることを目的とし、窒化シリコン膜と酸化シリコン膜とを基板側から順に積層成膜した構成とする。次に、このゲート絶縁膜上にアモルファスシリコンからなる半導体薄膜を成膜し、この半導体薄膜に対してレーザ光を照射してアニール処理を行うことにより、アモルファスシリコンを結晶化させてポリシリコンからなる半導体薄膜とする。その後、半導体薄膜に対する不純物の導入、ソースドレイン層の形成等を行うことにより、基板上にポリシリコンＴＦＴを配列形成してなる薄膜トランジスタ基板を得る。
【０００４】
上記アモルファスシリコンを結晶化する工程では、パルスレーザを用いる方法と連続発振レーザを用いる方法がある。このうち、連続発振レーザを用いることにより、レーザ出力のばらつきが小さくなり、基板上の全面において均一な結晶化を行うことが可能になる。したがって、基板上に形成される薄膜トランジスタの特性の均一化を図ることが可能になる(下記特許文献１参照)。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１８６４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、連続発振レーザによる半導体薄膜の結晶化を行う薄膜トランジスタ基板の製造では、連続発振レーザの照射によって基板に対して連続的に大きな熱量が与えられることになるため、基板に大きな「反り」が発生し易くなる。そして、このような大きな「反り」は、その後のプロセスに様々な問題を発生させる要因となる。
【０００７】
すなわち、基板の反り量が大きくなると、ステージに対する基板の保持の問題が発生し、搬送、フォトリソグラフィー、エッチング、ＣＶＤ成膜プロセスへの影響がでる。例えば、搬送等すべてのプロセスにおいては、基板が落下し、基板破損につながる。また、フォトリソグラフィープロセスにおいては、焦点深度の関係で部分的に露光不良が生じる。さらに、エッチングプロセスにおいては、基板の全面を均等に冷却することが困難となり、エッチングの面内均一性にバラツキが生じる。そして、ＣＶＤ成膜プロセスにおいては、基板面内における膜厚ばらつきを生じる要因となる。
【０００８】
反り量（反りの高さ）が異なる基板を用いて実験したところによると、反り量が１５０μｍを超えると上記の問題が顕著に発生することがわかった。例えば、フォトリソグラフィー装置に基板の反り量が０μｍ、２０μｍ、４０μｍ、６０μｍ、８０μｍ、１００μｍ、１２０μｍ、１４０μｍ、１４５μｍ、１５０μｍ、１５５μｍ、１６０μｍ、１８０μｍ、２００μｍの基板を用意して吸着による基板保持を行ったところ、反り量が１５０μｍ以下の基板は問題なく吸着したが、反り量が１５０μｍより大きな基板は吸着できずフォトリソグラフィーが行えなかった。
【０００９】
そして、このような「反り」は、ガラス基板上に窒化シリコン膜を介して形成された半導体薄膜に対して連続発振レーザの照射による結晶化を行った場合に特に顕著に発生し、例えば２００μｍの高さにも達するのである。
【００１０】
また、以上のようなプロセス上の問題発生を防止するために、基板の反りを機械的な力で平らにしてプロセスを行うと、基板に無理な力が生じて、マイクロクラックが発生する等のダメージが加わってしまう。さらみ、基板の反りは、以上のようなプロセス上の問題点の他にも、この薄膜トランジスタ基板を用いた製品の長期的な強度や特性劣化にも影響を与える。
【００１１】
そこで本発明は、半導体薄膜の結晶化におけるアニール処理において基板の反りを生じることなく、薄膜トランジスタを配列形成することが可能な薄膜トランジスタ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
このような目的を達成するための本発明に係る薄膜トランジスタ基板の製造方法は、窒化シリコン膜とその上部の酸化シリコン膜との積層構造からなるゲート絶縁膜を基板上に形成する工程と、窒化シリコン膜に溝パターンを形成する工程と、ゲート絶縁膜上に半導体薄膜を成膜する工程と、溝パターンを形成した後の半導体薄膜を結晶化するアニール処理工程とを含み、窒化シリコン膜中の水素濃度が１％以下となる条件で窒化シリコン膜を成膜し、アニール処理工程を行い、溝パターンの底部には、窒化シリコン膜が残されていることを特徴としている。
【００１３】
このような製造方法においては、通常、汚染物質のバリア効果を有するがストレスが高いとされている窒化シリコン膜中の水素濃度を低減することにより、半導体薄膜を結晶化するアニール処理工程で生じたストレスによる基板の反りを防止している。ここで、窒化シリコン膜は、その内部に含有される水素濃度が高いほど、アニール処理の際に脱離する水素量が増加することで基板との間に高いストレスが加わることが分かった。したがって、窒化シリコンの水素濃度を低減することで、アニール処理の際に窒化シリコン膜から脱離する水素量が小さく抑えられてストレスの発生が抑制され、工程手順を変更することなく基板の反りが防止される。
【発明の効果】
【００１４】
以上説明したように本発明の薄膜トランジスタ基板の製造方法によれば、基板に大きな熱量が加わる連続発振レーザアニールを用いた低温ポリシリコンプロセスを適用しても基板の反りを防止することが可能であり、これにより以降のプロセスにおいての基板の保持特性が確保され、均一で確実な処理を行うことが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の薄膜トランジスタ基板の一例を示す平面図である。
【図２】図１におけるＡ−Ａ'断面図である。
【図３】図３におけるＢ部の拡大断面図である。
【図４】薄膜トランジスタ基板に設けた溝パターンの第２の例を示す平面図である。
【図５】薄膜トランジスタ基板に設けた溝パターンの第３の例を示す平面図である。
【図６】薄膜トランジスタ基板に設けた溝パターンの第４の例を示す平面図である。
【図７】薄膜トランジスタ基板に設けた溝パターンの第５の例を示す平面図である。
【図８】薄膜トランジスタ基板の製造方法の第１実施形態を示す断面工程図である。
【図９】薄膜トランジスタ基板に溝パターンを設けた効果を示す基板の反り量を示すグフである。
【図１０】基板の反り量を示す図である。
【図１１】窒化シリコン膜（膜厚２００ｎｍ）中の水素濃度に対する基板の反り量を示す図である。
【図１２】窒化シリコン膜の膜厚に対する基板の反り量を示す図である。
【図１３】ゲート絶縁膜における窒化シリコン膜の膜厚と閾値電圧シフトの関係を示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る各実施の形態を、図面に基づいて詳細に説明する。ここでは、液晶表示装置や有機ＥＬ表示装置などのフラット型の表示装置における駆動用基板として用いられる薄膜トランジスタ基板を例示し、その構成と製造方法を説明する。
【００１７】
＜薄膜トランジスタ基板＞
図１は、本発明の薄膜トランジスタ基板の一例を示す平面図であり、図２は図１におけるＡ−Ａ'断面図である。尚、一部の層については、図１の平面図への図示を省略し、図２の断面図のみに図示してある。
【００１８】
これらの図に示す薄膜トランジスタ基板１は、ガラス材料からなる基板３上に、複数の薄膜トランジスタＴｒを配列形成してなる。この薄膜トランジスタＴｒは、例えばボトムゲート型であり、複数のゲート配線５が基板３上の水平方向に延設された状態でパターン形成されている。ゲート配線５は、例えば、モリブデン（Ｍｏ）からなる。
【００１９】
そして、このゲート配線５を覆う状態で、基板３上にはゲート絶縁膜７が設けられている。このゲート絶縁膜７は、窒化シリコン膜７ａとこの上部の酸化シリコン膜７ｂ（断面図のみに図示）との積層構造となっている。ここでは、ゲート絶縁膜７における下層部分を窒化シリコン膜７ａとすることにより、ガラス材料からなる基板３に含有されたナトリウム（Ｎａ）等の汚染物質のチャネル部への供給を防止した構成とする。
【００２０】
また、ゲート絶縁膜７の上部には、各薄膜トランジスタＴｒ部分においてゲート配線５の一部上に重なる状態で、半導体薄膜９（断面図のみに図示）がパターン形成されている。この半導体薄膜９は、後の製造方法において説明するレーザ光照射によって結晶化されたポリシリコンからなることとする。
【００２１】
また、半導体薄膜９の上部には、ゲート配線５上において半導体薄膜９の中央を横切るように、保護膜パターン１１がパターン形成されている。この保護膜パターン１１は、後の製造方法において説明するエッチングの際に半導体薄膜９を保護するためのものであり、例えば窒化シリコン膜で構成されている。
【００２２】
そして、この保護膜パターン１１上において分離されて状態で、半導体薄膜９上に接してソース／ドレイン層１３ａ，１３ｂがパターン形成されている。このソース／ドレイン層１３ａ，１３ｂは、例えばｎ型不純物を含有するｎ型のアモルファスシリコンからなる。
【００２３】
また、ゲート絶縁膜７上には、一部をソース／ドレイン層１３ａ，１３ｂ上に配置することで、それぞれ個別にソース／ドレイン層１３ａ，１３ｂに接続された接続用配線１５ａ（断面図のみに図示）と信号線１５ｂとが形成されている。信号線１５ｂは、ゲート配線５と直交する方向に延設された状態で並列配置されている。これらの接続用配線１５ａおよび信号線１５は、例えば、チタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層膜からなる。
【００２４】
そして、以上のように構成されたボトムゲート型の薄膜トランジスタＴｒを覆う状態で、窒化シリコンからなるパッシベーション膜１７を介して平坦化絶縁膜１９が設けられている。そして、この平坦化絶縁膜１９上に、接続用配線１５ａを介して各薄膜トランジスタＴｒに接続された画素電極２３が配列形成されている。画素電極２３は、例えば、インジウム-スズ酸化物（ＩＴＯ）等の透明導電膜で構成されている。
【００２５】
尚、断面図での図示は省略したが、信号線１５ｂの下部には、絶縁膜を介して信号線１５ｂの一部に重ねて電極配線２５が設けられている。そして、この電極配線２５と信号線１５ｂとで絶縁膜を狭持した部分を、信号線１５ｂによって薄膜トランジスタＴｒに接続された容量Ｃとして構成している。
【００２６】
そして、本実施形態の薄膜トランジスタ基板１においては、ゲート絶縁膜７を構成する窒化シリコン膜７ａに、溝パターン１０１が設けられているところが特徴的である。この溝パターン１０１は、例えば図示したように、ゲート配線５と直交して信号線１５ｂと平行して複数設けられている。この溝パターン１０１は、薄膜トランジスＴｒの動作特性に影響を及ぼさない位置に設けられることが必須であり、各薄膜トランジスタＴｒ毎にパターン形成されている半導体薄膜９の外側となる位置に配置されることとする。
【００２７】
尚、図３の拡大断面図に示すように、この溝パターン１０１は、底部にまで貫通しておらず凹部状の底部に窒化シリコン膜７ａが残っていても良い。溝パターン１０１の断面形状を、このような構成にすることで、窒化シリコン膜７ａによるバリア効果が基板３上の全面で確保される。ただし、溝パターン１０１の底部に残す窒化シリコン膜７ａの膜厚ｔは、基板３の反り防止の効果の観点からは薄い方が好ましく、また溝パターン１０１の配置状態から、窒化シリコン膜７ａによるバリア効果を考慮する必要のない場合には、溝パターン１０１の底部に窒化シリコン膜７ａの膜厚ｔをｔ＝０として貫通させても良い。
【００２８】
以上のような構成の薄膜トランジスタ基板１は、基板３上に成膜されたゲート絶縁膜７を構成する窒化シリコン膜７ａに溝パターン１０１を設けたことにより、基板３−窒化シリコン膜７ａ間のストレスが溝パターン１０１によって緩和される。このため、汚染物質のバリア効果を有する窒化シリコン膜７ａを用いてゲート絶縁膜７を構成した場合であっても、このようなストレスによる基板３（すなわち薄膜トランジスタ基板１）の反りが防止される。
【００２９】
これにより、薄膜トランジスタ基板１の強度および特性を長期的に確保することが可能になる。
【００３０】
尚、上述した実施形態においては、溝パターン１０１が信号線１５ｂと平行に延設配置された構成を説明した。しかしながら、溝パターン１０１の配設状態は、薄膜トランジスＴｒの動作特性に影響を及ぼさない位置であって、各薄膜トランジスタＴｒ毎にパターン形成されている半導体薄膜９の外側となる位置であれば良く、図１で例示した状態に限定されることはない。
【００３１】
つまり、ゲート絶縁膜７の下層を構成する窒化シリコン膜７ａに設けられる溝パターン１０１は、半導体薄膜９の外側となる位置であれば、図４に示すようにゲート配線５と平行に延設配置されても良く、図５に示すようにゲート配線５および信号線１３ｂに対して斜め方向に延設配置されても良い。
【００３２】
さらに図６に示すように、溝パターン１０１は、窒化シリコン膜７ａを複数の島状にパターニングするように、ゲート配線５と平行な方向と信号線１３ｂと平行な方向との２方向に延設配置されても良い。この場合、図７に示すように、必要とする部分のみに窒化シリコン膜７ａを残して他の部分を除去するように、幅広の溝パターン１０１であっても良い。ここで、窒化シリコン膜７ａを残す部分は、図１に示した半導体薄膜９のパターンに重なる部分であることが好ましい。これにより、窒化シリコン膜７ａがバリアとなり、基板３からの汚染物質が、半導体薄膜９で構成されるチャネル部分に達することを防止するためである。
【００３３】
また、以上の図１，および図４〜図７においては、溝パターン１０１の平面視的な配置形状が直線で構成されている場合を説明した。しかしながら、溝パターン１０１の平面視的な配置形状は、曲線で構成されても良く、図１，および図４〜図７で説明したそれぞれの例で、溝パターン１０１の平面視的な配置形状を曲線とした構成が例示される。
【００３４】
また、以上の図１，および図４〜図７においては、溝パターン１０１が一方向に連続して延設配置されている場合を説明した。しかしながら、溝パターン１０１は、各方向に断続的に延設されていても良く、図１，および図４〜図７で説明したそれぞれの例で、溝パターン１０１が、それぞれの方向に断続的に延設された構成が例示される。またこの場合、例えば、ゲート配線５や信号線１３ｂを横切る位置には溝パターン１０１を配置しない構成としても良い。これにより、窒化シリコン膜７ａに溝パターン１０１を形成することによる影響が、ゲート配線５や信号線１３ｂに及ぶことを防止できる。
【００３５】
そして、以上説明した各構成の溝パターン１０１の断面形状は、図３を用いて説明したと同様であることとする。
【００３６】
＜薄膜トランジスタ基板の製造方法−１＞
次に、図８の断面工程図に基づいて、薄膜トランジスタ基板の製造方法の第１実施形態を説明する。尚、図８の断面工程図は、図１におけるＡ−Ａ'断面に相当し、本第１実施形態においては、図１および図２を用いて説明した薄膜トランジスタ基板１の製造を説明する。
【００３７】
先ず、図８（１）に示すように、ガラス材料からなる基板３上に、例えば膜厚５０〜３００ｎｍのモリブデン（Ｍｏ）膜を成膜し、これをパターニングすることによってゲート配線５を形成する。
【００３８】
次に、このゲート配線５を覆う状態で、膜厚５０ｎｍの窒化シリコン膜７ａを成膜する。そして、この窒化シリコン膜７ａをパターニングすることにより、窒化シリコン膜７ａに溝パターン１０１を形成する。この溝パターン１０１は、上記薄膜トランジスタ基板の構成において説明した断面形状および配置状態で形成することとする。
【００３９】
以上のように溝パターン１０１を形成した後、膜厚１２０ｎｍの酸化シリコン膜７ｂを成膜する。これにより、溝パターン１０１が形成された窒化シリコン膜７ａと、酸化シリコン膜７ｂとを積層させた２層構造のゲート絶縁膜７を形成する。
【００４０】
次に、ゲート絶縁膜７上に、例えば、ＬＰＣＶＤ法等によって４０ｎｍのアモルファスシリコンからなる半導体薄膜９を成膜する。そして、このアモルファスシリコンからなる半導体薄膜９に対して、連続発振レーザビームＬｈを照射したアニール処理を行うことにより、アモルファスシリコンを結晶化させてポリシリコンからなる半導体薄膜９とする。この際、連続発振レーザビームＬｈを基板３内で走査することにより基板３全体の半導体薄膜９を結晶化によってポリシリコンとする。
【００４１】
以上の後には、通常の薄膜トランジスタ基板の形成手順を行う。
【００４２】
すなわち、先ず、図８（２）に示すように、プラズマＣＶＤ法による窒化シリコン膜の成膜とその後のパターニングにより、半導体薄膜９上に窒化シリコンからなる保護膜パターン１１を形成する。
【００４３】
次に、パターニングされた保護膜パターン１１を覆う状態で、半導体薄膜９上に、ｎ型の不純物（例えばリン）を含むｎ型アモルファスシリコン膜２０１を約５０ｎｍ程度の膜厚に形成する。その後、フォトリソグラフィーとエッチングプロセス工程を経て、ｎ型アモルファスシリコン膜２０１とその下層の半導体薄膜９とを島状にパターニングする。
【００４４】
次に、図８（３）に示すように、ｎ型アモルファスシリコン膜２０１を覆う状態で、チタン／アルミニウム／チタンの積層膜からなる配線膜２０３をスパッタ法によって成膜する。その後、配線膜２０３をパターニングすることによって、アモルファスシリコン膜２０１に接続された接続用配線１５ａと信号線１５ｂとを形成する。その後さらに、接続用配線１５ａと信号線１５ｂとから露出している保護膜パターン１１上においてｎ型アモルファスシリコン２０１部分をエッチング除去して分離し、ソース／ドレイン層１３ａ，１３ｂを形成する。
【００４５】
以上のようにして、ボトムゲート型の薄膜トランジスタＴｒを形成した後には、図２に示したように、薄膜トランジスタＴｒを覆う状態で、窒化シリコンからなるパッシベーション膜１７を成膜し、さらにこの上部に平坦化絶縁膜１９を形成する。そして、平坦化絶縁膜１９およびパッシベーション膜１７に、接続用配線１５ａに達する接続孔２１を形成する。次いで、接続孔２１の底部の接続用配線１５ａに達する状態で、平坦化絶縁膜１９上にＩＴＯ膜を成膜し、このＩＴＯ膜をパターニングすることにより、接続孔２１を介して接続用配線１５ａ（薄膜トランジスタＴｒ）に接続された画素電極２３を配列形成する。
【００４６】
以上により、図１および図２を用いて説明した薄膜トランジスタ基板１を完成させる。尚、図４〜図７を用いて説明した溝パターンを備えた薄膜トランジスタも、溝パターンの平面的なパターン形状を換えることにより、上述した手順と同様の手順で得ることができる。
【００４７】
以上説明した薄膜トランジスタ基板１の製造方法によれば、図８（１）を用いて説明したように、半導体薄膜９を結晶化させるためのレーザ光照射を行う際には、半導体薄膜９下の窒化シリコン膜７ａに溝パターン１０１が形成された状態となっている。このため、連続発振されたレーザ光Ｌｈの照射によって基板２に対して大きな熱量が与えられた場合であっても、この熱量による基板３−窒化シリコン膜７ａ間のストレスが緩和される。したがって、このストレスによる基板３の反りが防止された薄膜トランジスタ基板１を得ることが可能になる。
【００４８】
また、このような基板３の反りが防止されることにより、以降のプロセスにおいての基板３の保持特性が確保される。この結果、例えば、搬送等すべてのプロセスにおいては、基板３が落下することが防止され、また、フォトリソグラフィープロセスにおいては、焦点深度の関係で部分的に露光不良が生じることが防止される。さらに、エッチングプロセスにおいては、基板３の全面を均等に冷却することが可能になり、エッチングの面内均一性が確保される。そして、ＣＶＤ成膜プロセスにおいては、基板３の面内において均等な膜厚での成膜を行うことが可能になる。
【００４９】
ここで図９には、以上の溝パターン１０１を設けた場合（溝パターン有り）と、溝パターン無しの場合とで、レーザ光の照射処理の後の基板３の反り量を測定した結果を示す。尚、図１０に示すように、反り量δとは、基板３の反りの高さであることとする。図９の結果に示すように、溝パターン無しでは、基板３の反り量が２００μｍであったのに対して、溝パターン１０１を設けたことにより、基板３の反り量が１００μｍに低下し、溝パターン１０１をも得る効果が確認された。
【００５０】
＜薄膜トランジスタ基板の製造方法−２＞
次に、薄膜トランジスタ基板の製造方法の第２実施形態を説明する。
【００５１】
本第２実施形態の製造方法が、図８を用いて説明した第１実施形態の製造方法と異なるところは、図８（１）を用いて説明した窒化シリコン膜７ａを成膜する工程で、窒化シリコン膜７ａ中の水素濃度を低減することにより、次の半導体薄膜９を結晶化する工程での熱ストレスによる基板３の反りを防止したところにある。この窒化シリコン膜７ａに対しては、溝パターン１０１の形成を行わなくても良い。ただし、溝パターン１０１を形成した方が、基板３の反りを防止する効果が高くなる。
【００５２】
すなわち、窒化シリコン膜７ａ中の水素は、レーザ光照射による結晶化の処理中に、窒化シリコン膜７ａより脱離し、これにより窒化シリコン膜７ａが収縮することが知られている(例えば、M. P. Hughey et al; Thin Solid Films, Vol.460 (2004) p.7.)。そして、このような窒化シリコン膜７ａの収縮により、基板３−窒化シリコン膜７ａ間のストレスが増大し、基板３の反りが発生する。
【００５３】
そこで、窒化シリコン膜７ａ中の水素濃度を低減させることにより、レーザ光照射による基板３の反りを防止するのである。尚、窒化シリコン膜７ａは、成膜条件により水素濃度が変化する(例えば、Z. Lu et al; J. Vac. Sci. Technol. A, Vol.13, No.3 (1995) p.607.)。したがって、窒化シリコン膜７ａの成膜条件を選択することにより、例えば、ＣＶＤ成膜プロセスにおいて成膜ガスとして用いるアンモニアガス（ＮＨ3）の流量を調整することで窒化シリコン膜７ａ中の水素濃度を制御することができる。
【００５４】
この場合、例えば図１１に示すように、ゲート絶縁膜７を構成する窒化シリコン膜７ａ（例えば膜厚２００ｎｍ）中の水素濃度に対する基板３の反り量を、予めデータとして得ておく。尚、図１１における水素濃度は、２次イオン質量分析装置ＳＩＭＳにて分析した。また基板３の反り量は、図８（１）で説明したレーザ光の照射処理後に測定した結果である。また基板３の反り量は、図１０を用いて説明したと同様である。
【００５５】
この図１１から、膜厚２００ｎｍの窒化シリコン膜７ａを形成した場合には、窒化シリコン膜７ａ中の水素濃度１％以下であれば、反り量を１５０μｍ以下に抑えることが可能であることが分かる。反り量が１５０μｍ以下であれば、製造装置のステージに対する基板３の保持が可能である。したがって、窒化シリコン膜７ａの成膜においては、水素濃度１％となるような条件での成膜を行うこととする。
【００５６】
以上のようにして窒化シリコン膜７ａを成膜し、さらに酸化シリコン膜７ｂを成膜してゲート絶縁膜７を形成した後には、第１実施形態と同様に行う。すなわち、ゲート絶縁膜７上にアモルファスシリコンからなる半導体薄膜９を成膜し、この半導体薄膜９に対して連続発振レーザ光Ｌｈを照射したアニール処理を行うことにより、アモルファスシリコンを結晶化させてポリシリコンからなる半導体薄膜９とする。この際、連続発振レーザ光Ｌｈを基板３内で走査することにより基板３全体の半導体薄膜９を結晶化によってポリシリコンとする。
【００５７】
そして、第１実施形態において、図８（２）、（３）を用いて説明したと同様の工程を行うことにより、薄膜トランジスタ基板を作製する。
【００５８】
以上の製造方法によれば、窒化シリコン膜７ａ中の水素濃度を低減することにより、半導体薄膜９を結晶化する工程での熱ストレスによる基板の反りを防止している。したがって、第１実施形態の製造方法と同様の効果を得ることができる。またさらに、窒化シリコン膜７ａの成膜条件を変更するだけであるため、工程数を増加させることなく、基板３の反りを防止することが可能である。
【００５９】
＜薄膜トランジスタ基板の製造方法−３＞
次に、薄膜トランジスタ基板の製造方法の第３実施形態を説明する。
【００６０】
本第３実施形態の製造方法が、図８を用いて説明した第１実施形態の製造方法と異なるところは、図８（１）を用いて説明した窒化シリコン膜７ａを成膜する工程で、窒化シリコン膜７ａの膜厚を制御することにより、次の半導体薄膜９を結晶化する工程での熱ストレスによる基板３の反りを防止したところにある。尚、窒化シリコン膜７ａに対しては、溝パターン１０１の形成を行わなくても良い。ただし、溝パターン１０１を形成した方が、基板３の反りを防止する効果が高くなる。
【００６１】
ここでは、例えば図１２に示すように、ゲート絶縁膜７を構成する窒化シリコン膜７ａの膜厚に対する基板３の反り量を、予めデータとして得ておく。尚、基板３の反り量は、図１０を用いて説明したと同様である。
【００６２】
この図１２から、この窒化シリコン膜７ａを形成した場合には、窒化シリコン膜７ａの膜厚が４０ｎｍ以下であれば、反り量を１５０μｍ以下に抑えることが可能であることが分かる。反り量が１５０μｍ以下であれば、製造装置のステージに対する基板３の保持が可能である。
【００６３】
ところで、ゲート絶縁膜７を構成する窒化シリコン膜７ａは、ガラス材料からなる基板３からのアルカリ金属等汚染物質の拡散を防止するために用いるため、薄くするとその効果が小さくなり、長期信頼性試験をした場合、薄膜トランジスタの閾値電位Ｖthが変化してソース-ドレイン間電流Ｉdsが変動してしまう。図１３には、ゲート絶縁膜７における窒化シリコン膜７ａの膜厚と閾値電圧シフトの関係を示す。閾値電圧シフトの測定条件は、Ｖｇ＝３０［Ｖ］、Ｖｄｓ＝３０［Ｖ］、温度は５０［℃］、測定時間は１０万[秒]である。通常、閾値シフトが３Ｖ程度以上になると、回路設計上の問題が生じる。このため、この閾値シフトを３Ｖ以下に抑える必要性から、窒化シリコン膜７ａの膜厚は１０ｎｍ以上が望ましいことが分かる。尚、上記薄膜トランジスタを用いる際、閾値電圧補正回路を併せて用いることにより、そのシフト量を補正して安定なソース-ドレイン間電流が得られる。
【００６４】
以上のことから、窒化シリコン膜７ａの成膜においては、１０ｎｍ〜４０ｎｍの膜厚で窒化シリコン膜７ａを成膜する。
【００６５】
以上のようにして窒化シリコン膜７ａを成膜し、さらに酸化シリコン膜７ｂを成膜してゲート絶縁膜７を形成した後には、第１実施形態と同様に行う。すなわち、ゲート絶縁膜７上にアモルファスシリコンからなる半導体薄膜９を成膜し、この半導体薄膜９に対して連続発振レーザ光Ｌｈを照射したアニール処理を行うことにより、アモルファスシリコンを結晶化させてポリシリコンからなる半導体薄膜９とする。この際、連続発振レーザ光Ｌｈを基板３内で走査することにより基板３全体の半導体薄膜９を結晶化によってポリシリコンとする。
【００６６】
そして、第１実施形態において、図８（２）、（３）を用いて説明したと同様の工程を行うことにより、薄膜トランジスタ基板を作製する。
【００６７】
以上の製造方法によれば、窒化シリコン膜７ａの膜厚により、半導体薄膜９を結晶化する工程での熱ストレスによる基板３の反りを防止している。したがって、第１実施形態の製造方法と同様の効果を得ることができる。またさらに、窒化シリコン膜７ａの膜厚を変更するだけであるため、工程数を増加させることなく、基板３の反りを防止することが可能である。
【００６８】
尚、上述した第１実施形態〜第３実施形態における製造方法では、半導体薄膜９の結晶化を、連続発振レーザ光Ｌｈの照射によって行う例を示した。しかしながら、この結晶化においては、連続発振レーザ光Ｌｈの照射に順ずる熱プロセス、例えば、ＲＴＡを用いた熱結晶化等の方法に関しても適用できる。
【００６９】
また、以上説明した本発明の構成および製造方法は、大きな基板サイズにおいてより重要である。これは、図１０に示すような反り量の定義において、下記式（１）(例えば、M. Hughey and R. Cook: Thin Solid Filmes, 460 (2004) p.7)より、基板サイズが大きくなるほど反りが大きくなることがわかる。また、１０インチ以上の中型、大型基板になると、スクライブするということが出来ないため、製造方法としてだけでなく製品としても基板３の反りが大きな問題となってくる。したがって、上述した本発明の製造方法により、基板３の反りを抑えることが、信頼性の高い製品を得る上でも重要となる。
【数１】
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【００７０】
さらに、上述した実施形態においては、ボトムゲート型の薄膜トランジスタを備えた薄膜トランジスタ基板を例示した。しかしながら、本発明は、トップゲート型の薄膜トランジスタを備えた薄膜トランジスタ基板に対しても適用可能であり、同様の効果を得ることができる。
【００７１】
さらに、本発明で適用した連続発振レーザ光の照射による結晶化を行った場合、窒化シリコン膜７ａにおけるレーザ光の照射部は水素濃度が低く、未照射部は水素濃度が高くなる。したがって、窒化シリコン膜７ａにおける平面的な水素濃度のバラツキを検知することにより、連続発振レーザ光照射を行ったか否かを判定することができる。
【符号の説明】
【００７２】
１…薄膜トランジスタ基板、３…基板、７…ゲート絶縁膜、７ａ…窒化シリコン膜、７ｂ…酸化シリコン膜、９…半導体薄膜、１０１…溝パターン、Ｌｈ…連続発振レーザ光。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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