(57)【特許請求の範囲】
【請求項１】
活性部と、前記活性部の外側の外周部とを有し、前記活性部にＩＧＢＴの素子が形成された半導体装置の製造方法であって、
（ａ）前記ＩＧＢＴのベース層となるｎ型を示す基板を準備する工程、
（ｂ）前記基板の主面上に、第１の厚さを有する複数の厚膜部と前記第１の厚さよりも薄い第２の厚さを有する薄膜部とを含む第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜の前記薄膜部に前記基板に達する離間部を形成する工程、
（ｄ）前記第１絶縁膜の前記薄膜部上に厚さ２０ｎｍ〜１００ｎｍのｎ型を示す表面半導体層を、前記離間部を埋め込んで形成する工程、
（ｅ）前記活性部の前記表面半導体層内にｐ型を示す前記ＩＧＢＴのチャネル層を形成する工程、
（ｆ）前記活性部の前記表面半導体層内に、前記チャネル層と接するように前記チャネル層より高濃度のｐ型を示す前記ＩＧＢＴのエミッタ層を形成する工程、
（ｇ）前記活性部の前記表面半導体層の表面に前記ＩＧＢＴのゲート絶縁膜を形成する工程、
（ｈ）前記ゲート絶縁膜上に前記ＩＧＢＴのゲート電極を形成する工程、
（ｉ）前記活性部の前記表面半導体層内にｎ型を示す不純物を導入して、前記ゲート電極の両側の前記表面半導体層に前記ＩＧＢＴの第１ソース層を形成する工程、
（ｊ）前記ゲート電極の側面にサイドウォールを形成する工程、
（ｋ）前記活性部の前記表面半導体層内にｎ型を示す不純物を導入して、前記サイドウォールの両側の前記表面半導体層に前記第１ソース層より高濃度の前記ＩＧＢＴの第２ソース層を形成する工程、
（ｌ）前記基板の主面上に第１酸化膜、窒化膜、および第２酸化膜からなる層間絶縁膜を形成する工程、
（ｍ）前記窒化膜をエッチングストッパとして、前記第２酸化膜をエッチングした後、前記窒化膜および前記第１酸化膜を順次エッチングして、前記エミッタ層および前記第２ソース層に達する開口部を前記層間絶縁膜に形成する工程、
（ｎ）前記エミッタ層上および前記第２ソース層上に、前記エミッタ層および前記第２ソース層と電気的に接続する前記ＩＧＢＴのエミッタ電極を形成する工程、
（ｏ）前記基板を裏面から薄くして、前記ＩＧＢＴの前記ベース層を形成する工程、
（ｐ）前記基板の裏面にｎ型を示す前記ＩＧＢＴのバッファ層を形成する工程、
（ｑ）前記基板の裏面にｐ型を示す前記ＩＧＢＴのコレクタ層を形成する工程、
（ｒ）前記コレクタ層と電気的に接続する前記ＩＧＢＴのコレクタ電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程は、
（ｂ１）前記基板の主面上に前記第１の厚さを有する前記第１絶縁膜を形成する工程、
（ｂ２）前記厚膜部を形成する領域にレジストパターンを形成する工程、
（ｂ３）前記レジストパターンをマスクとした等方性ウエットエッチングにより、前記第１絶縁膜に前記第２の厚さを有する複数の前記薄膜部を形成する工程、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、前記（ｇ）工程は、
（ｇ１）前記表面半導体層の表面に熱酸化法により第１酸化膜を形成する工程、
（ｇ２）前記第１酸化膜上にＣＶＤ法により第２酸化膜を形成する工程、
をさらに含み、
前記第１酸化膜と前記第２酸化膜との積層膜からなる前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、前記（ｈ）工程は、
（ｈ１）前記基板の主面上に多結晶シリコン膜を堆積する工程、
（ｈ２）前記多結晶シリコン膜上にシリサイド層を形成する工程、
をさらに含み、
前記多結晶シリコン膜と前記シリサイド層との積層膜からなる前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記表面半導体層は、エピタキシャル法により形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、前記（ｂ）工程の前に、
（ｓ）前記基板の前記外周部にアライメントマークとして機能する溝を形成する工程、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記エミッタ層の平面面積が、前記第１ソース層および前記第２ソース層からなるソース層の平面面積よりも大きいことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜の前記厚膜部の表面は、前記表面半導体層の表面と同一平面内に形成することを特徴とする半導体装置の製造方法。
【請求項９】
活性部と、前記活性部の外側の外周部とを有し、前記活性部にＩＧＢＴの素子を形成する半導体装置の製造方法であって、
（ａ）前記ＩＧＢＴのベース層となるｎ型を示す基板を準備する工程、
（ｂ）前記基板の主面上に、第１の厚さを有する複数の厚膜部と前記第１の厚さよりも薄い第２の厚さを有する複数の薄膜部とを含む第１絶縁膜を形成する工程、
（ｃ）前記第１絶縁膜の前記薄膜部に前記基板に達する離間部を形成する工程、
（ｄ）前記第１絶縁膜の前記薄膜部上に厚さ２０ｎｍ〜１００ｎｍのｎ型を示す表面半導体層を、前記離間部を埋め込んで形成する工程、
（ｅ）前記活性部の前記表面半導体層内にｐ型を示す前記ＩＧＢＴのチャネル層を形成する工程、
（ｆ）前記活性部の前記表面半導体層内に、前記チャネル層と接するように前記チャネル層より高濃度のｐ型を示す前記ＩＧＢＴのエミッタ層を形成する工程、
（ｇ）前記活性部の前記表面半導体層の表面に前記ＩＧＢＴのゲート絶縁膜を形成する工程、
（ｈ）前記ゲート絶縁膜上に前記ＩＧＢＴのゲート電極を形成する工程、
（ｉ）前記活性部の前記表面半導体層内にｎ型を示す不純物を導入して、前記ゲート電極の両側の前記表面半導体層に前記ＩＧＢＴのソース層を形成する工程、
（ｊ）前記基板の主面上に第１酸化膜、窒化膜、および第２酸化膜からなる層間絶縁膜を形成する工程、
（ｋ）前記窒化膜をエッチングストッパとして、前記第２酸化膜をエッチングした後、前記窒化膜および前記第１酸化膜を順次エッチングして、前記エミッタ層および前記ソース層に達する開口部を前記層間絶縁膜に形成する工程、
（ｌ）前記エミッタ層上および前記ソース層上に、前記エミッタ層および前記ソース層と電気的に接続する前記ＩＧＢＴのエミッタ電極を形成する工程、
（ｍ）前記基板を裏面から薄くして、前記ＩＧＢＴの前記ベース層を形成する工程、
（ｎ）前記基板の裏面にｎ型を示す前記ＩＧＢＴのバッファ層を形成する工程、
（ｏ）前記基板の裏面にｐ型を示す前記ＩＧＢＴのコレクタ層を形成する工程、
（ｐ）前記コレクタ層と電気的に接続する前記ＩＧＢＴのコレクタ電極を形成する工程、
を含み、
前記（ｂ）工程は、
（ｂ１）前記基板の主面上に前記第１の厚さを有する前記第１絶縁膜を形成する工程、
（ｂ２）前記厚膜部を形成する領域にレジストパターンを形成する工程、
（ｂ３）前記レジストパターンをマスクとした等方性ウエットエッチングにより、前記第１絶縁膜に前記第２の厚さを有する複数の前記薄膜部を形成する工程、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、前記（ｇ）工程は、
（ｇ１）前記表面半導体層の表面に熱酸化法により第１酸化膜を形成する工程、
（ｇ２）前記第１酸化膜上にＣＶＤ法により第２酸化膜を形成する工程、
をさらに含み、
前記第１酸化膜と前記第２酸化膜との積層膜からなる前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９記載の半導体装置の製造方法において、前記（ｈ）工程は、
（ｈ１）前記基板の主面上に多結晶シリコン膜を堆積する工程、
（ｈ２）前記多結晶シリコン膜上にシリサイド層を形成する工程、
をさらに含み、
前記多結晶シリコン膜と前記シリサイド層との積層膜からなる前記ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９記載の半導体装置の製造方法において、
前記表面半導体層は、エピタキシャル法により形成されることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９記載の半導体装置の製造方法において、前記（ｂ）工程の前に、
（ｑ）前記基板の前記外周部にアライメントマークとして機能する溝を形成する工程、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９記載の半導体装置の製造方法において、
前記エミッタ層の平面面積が、前記ソース層の平面面積よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９記載の半導体装置の製造方法において、
前記第１絶縁膜の前記厚膜部の表面は、前記表面半導体層の表面と同一平面内に形成することを特徴とする半導体装置の製造方法。
【請求項１６】
活性部と、前記活性部の外側の外周部とを有し、前記活性部にＩＧＢＴの素子を形成する半導体装置の製造方法であって、
（ａ）前記ＩＧＢＴのベース層となるｎ型を示す基板を準備する工程、
（ｂ）前記基板の主面上に、第１酸化膜、第１窒化膜、および第２酸化膜が下から順に積層されてなる複数の厚膜部、および前記第１酸化膜および前記第１窒化膜が下から順に積層されてなる複数の薄膜部を形成する工程、
（ｃ）前記薄膜部に前記基板に達する離間部を形成する工程、
（ｄ）前記薄膜部上に厚さ２０ｎｍ〜１００ｎｍのｎ型を有する表面半導体層を、前記離間部を埋め込んで形成する工程、
（ｅ）前記活性部の前記表面半導体層内にｐ型を示す前記ＩＧＢＴのチャネル層を形成する工程、
（ｆ）前記活性部の前記表面半導体層内に、前記チャネル層と接するように前記チャネル層より高濃度のｐ型を示す前記ＩＧＢＴのエミッタ層を形成する工程、
（ｇ）前記活性部の前記表面半導体層の表面に前記ＩＧＢＴのゲート絶縁膜を形成する工程、
（ｈ）前記ゲート絶縁膜上に前記ＩＧＢＴのゲート電極を形成する工程、
（ｉ）前記活性部の前記表面半導体層内にｎ型を示す不純物を導入して、前記ゲート電極の両側の前記表面半導体層に前記ＩＧＢＴのソース層を形成する工程、
（ｊ）前記基板の主面上に第３酸化膜を形成した後、前記ゲート電極の側面に第４酸化膜からなるスペーサを形成する工程、
（ｋ）前記基板の主面上に第２窒化膜および第５酸化膜を下から順に形成する工程、
（ｌ）前記第２窒化膜をエッチングストッパとして、前記第５酸化膜をエッチングした後、前記スペーサおよび前記第３酸化膜をエッチングストッパとして、前記第２窒化膜をエッチングする工程、
（ｍ）前記スペーサおよび前記第３酸化膜をエッチングして、前記エミッタ層および前記ソース層に達する開口部を形成する工程、
（ｎ）前記エミッタ層上および前記ソース層上に、前記エミッタ層および前記ソース層と電気的に接続する前記ＩＧＢＴのエミッタ電極を形成する工程、
（ｏ）前記基板を裏面から薄くして、前記ＩＧＢＴの前記ベース層を形成する工程、
（ｐ）前記基板の裏面にｎ型を示す前記ＩＧＢＴのバッファ層を形成する工程、
（ｑ）前記基板の裏面にｐ型を示す前記ＩＧＢＴのコレクタ層を形成する工程、
（ｒ）前記コレクタ層と電気的に接続する前記ＩＧＢＴのコレクタ電極を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記（ｇ）工程は、
（ｇ１）前記表面半導体層の表面に熱酸化法により第６酸化膜を形成する工程、
（ｇ２）前記第６酸化膜上にＣＶＤ法により第７酸化膜を形成する工程、
をさらに含み、
前記第６酸化膜と前記第７酸化膜との積層膜からなる前記ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記ゲート電極は多結晶シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６記載の半導体装置の製造方法において、
前記表面半導体層は、エピタキシャル法により形成されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１６記載の半導体装置の製造方法において、前記（ｂ）工程の前に、
（ｓ）前記基板の外周部にアライメントマークとして機能する溝を形成する工程、
をさらに含むことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１６記載の半導体装置の製造方法において、
前記エミッタ層の平面面積が、前記ソース層の平面面積よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１６記載の半導体装置の製造方法において、
前記厚膜部の表面は、前記表面半導体層の表面と同一平面内に形成することを特徴とする半導体装置の製造方法。
【請求項２３】
ＩＧＢＴを含む半導体装置であって、
第１導電型を有する前記ＩＧＢＴのコレクタ層と、
前記コレクタ層上に形成された、前記第１導電型と異なる第２導電型を有する前記ＩＧＢＴのバッファ層と、
前記バッファ層上に形成された、前記第２導電型を有する前記ＩＧＢＴのベース層と、
前記ベース層上に形成された、第１厚さを有する複数の埋め込み絶縁膜と、
前記複数の埋め込み絶縁膜にそれぞれ形成された開口部と、
前記複数の埋め込み絶縁膜の周囲に形成され、前記第１厚さよりも厚い第２厚さを有し、複数の活性領域を規定する絶縁膜と、
前記複数の活性領域において、前記複数の埋め込み絶縁膜上にそれぞれ形成された、前記第２導電型を有する表面半導体層と、
前記表面半導体層内に形成された、前記第１導電型を有する前記ＩＧＢＴのチャネル層と、
前記表面半導体層内にて、前記チャネル層と接するように形成され、前記チャネル層よりも高濃度の前記第１導電型を有する前記ＩＧＢＴのエミッタ層と、
前記表面半導体層内に形成された、前記第２導電型を有する前記ＩＧＢＴのソース層と、
前記表面半導体層の表面の一部に選択的に形成された、前記ＩＧＢＴのゲート絶縁膜と、
前記ゲート絶縁膜上に形成された、前記ＩＧＢＴのゲート電極と、
前記コレクタ層の裏面に形成され、前記コレクタ層と電気的に接続された、前記ＩＧＢＴのコレクタ電極と、
前記エミッタ層上および前記ソース層上に形成され、前記エミッタ層および前記ソース層と電気的に接続された、前記ＩＧＢＴのソース電極と、
を有し、
前記ゲート電極は第１方向に沿って延在し、前記絶縁膜は、前記ゲート電極と離間して前記第１方向に沿って延在し、
上面視において、前記ゲート電極と前記絶縁膜との間の１本の帯状の領域の中で前記ソース層と前記エミッタ層とが前記第１方向に沿って交互に配置され、前記１本の帯状の領域の両端部に前記エミッタ層が配置され、
また、上面視において、前記第１方向と直交する第２方向に沿って前記ゲート電極を挟んで前記ソース層と前記エミッタ層とが対向し、
また、上面視において、前記第２方向に沿って前記ソース層と前記エミッタ層とが交互に配置されていることを特徴とする半導体装置。
【請求項２４】
請求項２３記載の半導体装置において、前記エミッタ層の前記第１方向の長さが前記ソース層の前記第１方向の長さと同じか、または前記ソース層の前記第１方向の長さよりも長いことを特徴とする半導体装置。
【請求項２５】
請求項２３記載の半導体装置において、前記エミッタ層の前記第１方向の長さが前記ソース層の前記第１方向の長さの１〜３倍であることを特徴とする半導体装置。
【請求項２６】
請求項２３記載の半導体装置において、前記エミッタ層の前記第１方向の長さが前記ソース層の前記第１方向の長さの２〜３倍であることを特徴とする半導体装置。
【請求項２７】
請求項２３記載の半導体装置において、上面視における前記エミッタ層の平面面積が上面視における前記ソース層の平面面積よりも大きいことを特徴とする半導体装置。
【請求項２８】
請求項２３記載の半導体装置において、前記ソース層は、前記ゲート電極の両側の前記表面半導体層に形成された第１ソース層と、前記第１ソース層より高濃度で、前記第１ソース層の外側の前記表面半導体層に形成された第２ソース層とから構成されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、プレーナゲート型ＩＧＢＴ（Insulated Gate Bipolar Transistor）の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００９−１２３９６７号公報（特許文献１）には、出発基板の主面に形成された酸化膜の開口部に単結晶シリコン層をエピタキシャル成長させ、酸化膜の上に多結晶シリコン層を成長させた後、単結晶シリコン層および多結晶シリコン層中に導入された欠陥等を熱処理やレーザーアニール処理によって回復させる半導体装置の製造方法が開示されている。
【０００３】
また、特開２００９−４３９５２号公報（特許文献２）には、基板酸化膜に設けられた第二開口部からエピタキシャル成長させて活性部に単結晶薄膜を形成した後、基板酸化膜の第二開口部に対応する第三開口部を単結晶薄膜に形成し、この第三開口部の内部に絶縁膜を埋め戻す半導体装置の製造方法が開示されている。
【０００４】
特開２００８−１５３４５４号公報（特許文献３）には、半導体基板の主面に形成した第一開口部に第二絶縁膜を形成し、この第二絶縁膜に第二開口部を形成する工程、第一開口部の一部を埋める第一カソード膜の形成と第一開口部の残部を埋める第二カソード膜の形成によりカソード膜を形成する工程、カソード膜の表面にゲート絶縁膜とゲート電極を形成した後、イオン注入により第一カソード膜内にベース領域とエミッタ領域とを形成する工程とを備え、第一カソード膜はエピタキシャル法によるＭＯＳ型半導体装置の製造方法が開示されている。
【０００５】
特開２００８−５３２２５７号公報（特許文献４）には、ｎ−ドリフト層とその上の第１のｎ領域の間に埋め込み絶縁領域を部分的に設けることによってラッチアップを防止し、埋め込み絶縁領域とｎ−ドリフト層の間にｐ領域を設けることによってオフ状態のときのｎ−ドリフト層の空乏化を容易とし、第１のｎ領域とｎ−ドリフト層の間に第２のｎ領域を設けることによってチャネル領域や第１のｎ領域で生じた熱を半導体基板であるｐ＋コレクタ層に逃がすことのできる半導体装置が開示されている。
【０００６】
特開２００７−４２８２６号公報（特許文献５）には、Ｂｏｘ層はダイオード活性領域およびエッジ領域のスクライブラインに近い箇所で開口し、ダイオード活性領域側のＢｏｘ層の端部にＢｏｘ層と接するｐ−埋め込み領域が形成されることにより、電界集中を緩和させて高い耐圧を確保する半導体装置が開示されている。
【０００７】
特開２００１−５１５６６２号公報（特許文献６）には、チャネルゾーン、セルゾーン、および中間ゾーンが、半導体基板上に設けられた絶縁層上に形成され、絶縁層に形成された切欠部を介して半導体基板と接続されたＳＯＩ−ＩＧＢＴが開示されている。
【０００８】
特開平９−２７０５１３号公報（特許文献７）には、素子中に酸化膜を埋め込み、ＳＯＩ構造を積極的に利用することによって得られる、高いアバランシェ破壊耐圧を有するパワーＭＯＳＦＥＴ等のパワーデバイスが開示されている。
【０００９】
特開平１１−１９５７８４号公報（特許文献８）には、ゲート絶縁膜を伴ったゲート電極を、キャリア拡散流路を狭めるようにベース領域に配置し、エミッタ領域をそのゲート絶縁膜の上側両端部に設け、拡散流路を通過したホールがエミッタ領域に集まり易く、寄生トランジスタのエミッタ領域に集まり難く、ベース領域の抵抗を小さくする構造の絶縁ゲート形半導体素子が開示されている。
【００１０】
特開平９−３３１０６３号公報（特許文献９）には、所定のピッチで配置されたゲートトレンチの間のｎ−シリコン基板の領域に、絶縁層が埋め込まれたゲートトレンチ型高耐圧ＩＢＧＴが開示されている。
【００１１】
特開２００２−１５８３５６号公報（特許文献１０）には、半導体基板上に絶縁膜を介してゲート電極を形成し、半導体基板の表面から連結半導体部を経てゲート電極上に絶縁膜を介して形成された薄膜半導体層にｐベース領域、ｎ＋エミッタ領域を形成し、エミッタ層を薄膜化することにより、エミッタ構造の微細化等を可能とするＩＧＢＴ等のＭＩＳ半導体装置が開示されている。
【００１２】
特開２０１０−６２２６２号公報（特許文献１１）には、ベース層、開口部を備えた埋め込み絶縁膜、開口部下でベース層と接続する表面半導体層、表面半導体層に形成されたｐ型チャネル形成層とｎ＋型ソース層とｐ＋型エミッタ層、表面半導体層上にゲート絶縁膜を介して形成されたゲート電極、ｎ＋型バッファ層、およびｐ型コレクタ層等を有するＩＧＢＴが開示されており、表面半導体層の厚さを２０ｎｍ〜１００ｎｍとする内容が記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−１２３９６７号公報
【特許文献２】特開２００９−４３９５２号公報
【特許文献３】特開２００８−１５３４５４号公報
【特許文献４】特開２００８−５３２２５７号公報
【特許文献５】特開２００７−４２８２６号公報
【特許文献６】特開２００１−５１５６６２号公報
【特許文献７】特開平９−２７０５１３号公報
【特許文献８】特開平１１−１９５７８４号公報
【特許文献９】特開平９−３３１０６３号公報
【特許文献１０】特開２００２−１５８３５６号公報
【特許文献１１】特開２０１０−６２２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明者らによって検討された、本発明が適用される前のＩＧＢＴの構造について図５５に示すＩＧＢＴの要部断面図を用いて説明する。
【００１５】
例えば前述の特許文献１１に記載されているように、ＩＧＢＴはｎ−型の単結晶シリコンからなるベース層５２の主面上に、埋め込み絶縁膜５３を介して、ｎ−型の単結晶シリコンからなる複数の表面半導体層５４が形成され、ベース層５２と表面半導体層５４とは、埋め込み絶縁膜５３に形成された開口部５５を通じて接続した構造となっている。また、埋め込み絶縁膜５３よりも厚い複数のフィールド絶縁膜５６によってベース層５２の主面上では複数の活性領域が規定され、それらの複数の活性領域の各々に表面半導体層５４が形成されている。上記表面半導体層５４の厚さは、ＩＧＢＴの定常損失、ターンオフ時間、およびターンオフ損失を低減するために、１００ｎｍ以下、より望ましくは４０ｎｍ〜２０ｎｍの範囲に設定されている（前述の特許文献１１参照）。
【００１６】
埋め込み絶縁膜５３上の表面半導体層５４には、ｐ型チャネル層５７、ｎ＋型ソース層５８、およびｐ＋型エミッタ層５９が形成されている。各々の表面半導体層５４上には、ゲート絶縁膜６０を介して多結晶シリコンからなるゲート電極６１が形成されている。表面半導体層５４およびフィールド絶縁膜５６上には、ゲート電極６１を覆うようにＰＳＧ（Phospho Silicate Glass）膜等の酸化シリコンからなる層間絶縁膜６４が形成されている。この層間絶縁膜６４には、表面半導体層５４（ｎ＋型ソース層５８およびｐ＋型エミッタ層５９）に達する開口部６５と、ゲート電極６１に達する開口部（図示は省略）とが形成されている。層間絶縁膜６４上には、開口部６５の底部でｎ＋型ソース層５８およびｐ＋型エミッタ層５９に接続するエミッタパッド（エミッタ電極）６６と、ゲート電極６１に達する開口部の底部でゲート電極６１と接続するゲートパッド（図示は省略）とが互いに離間して形成されている。ベース層５２の裏面には、ベース層５２に近い順からｎ型バッファ層６８、ｐ型コレクタ層６９、およびコレクタ電極７０が形成されている。
【００１７】
ところで、層間絶縁膜６４に開口部６５を形成する際には、フォトリソグラフィ技術およびドライエッチング技術を用い、単結晶シリコンからなる表面半導体層５４および多結晶シリコンからなるゲート電極６１をエッチングストッパ層として酸化シリコンからなる層間絶縁膜６４を加工する。しかしながら、層間絶縁膜６４の厚さは、例えば６００ｎｍ、表面半導体層５４の厚さは、例えば２０ｎｍ〜１００ｎｍであるため、開口部６５の開口不良を回避するためにオーバエッチングを行うと、表面半導体層５４（ｎ＋型ソース層５８およびｐ＋型エミッタ層５９）を貫通し、さらにその下の埋め込み絶縁膜５３を貫通して、開口部６５がベース層５２に達する場合がある。開口部６５がベース層５２に達すると、その開口部６５の内部に埋め込まれるエミッタパッド６６とベース層５２とが接続してＩＢＧＴの動作不良が生じてしまう。
【００１８】
また、表面半導体層５４の厚さが、例えば２０ｎｍ〜１００ｎｍと薄くなると、例えばホール電流を回収する際に、コレクタ側からエミッタ側へ流れるホール電流がｐ＋型エミッタ層５９の端部に集中することによる破壊耐量低下の問題も顕在化する。
【００１９】
本発明の目的は、定常損失、ターンオフ時間、およびターンオフ損失を低減できるＩＧＢＴの歩留りを向上することのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００２２】
この実施の形態は、ＩＧＢＴを含む半導体装置の製造方法である。まず、ｎ型を示す基板の主面上に、絶縁膜からなる第１の厚さを有する複数の厚膜部と第１の厚さよりも薄い第２の厚さを有する複数の薄膜部とを形成し、薄膜部に、基板に達する離間部を形成した後、薄膜部上にｎ型を示す表面半導体層を、離間部を埋め込んで形成する。次に、表面半導体層内にｐ型チャネル層を形成し、表面半導体層内に、ｐ型チャネル層と接するようにｐ型チャネル層より高濃度のｐ＋型エミッタ層を形成する。次に、表面半導体層の表面にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成した後、ゲート電極の両側の表面半導体層にｎ−型ソース層を形成する。次に、ゲート電極の側面にサイドウォールを形成した後、サイドウォールの両側の表面半導体層にｎ−型ソース層より高濃度のｎ＋型ソース層を形成する。次に、基板の主面上に第１酸化膜と窒化膜と第２酸化膜との積層膜からなる層間絶縁膜を形成した後、窒化膜をエッチングストッパとして、第２酸化膜をエッチングし、続いて、窒化膜および第１酸化膜を順次エッチングして、ｐ＋型エミッタ層およびｎ＋型ソース層に達する開口部を層間絶縁膜に形成する。その後、ｐ＋型エミッタ層上およびｎ＋型ソース層上に、ｐ＋型エミッタ層およびｎ＋型ソース層と電気的に接続するエミッタ電極を形成する。
【００２３】
また、この実施の形態は、ＩＧＢＴを含む半導体装置である。ｐ型コレクタ層と、ｐ型コレクタ層上に形成されたｎ型バッファ層と、ｎ型バッファ層上に形成されたｎ型ベース層と、ｎ型ベース層上に形成された、第１厚さを有する複数の埋め込み絶縁膜と、複数の埋め込み絶縁膜にそれぞれ形成された開口部と、複数の埋め込み絶縁膜の周囲に形成され、第１厚さよりも厚い第２厚さを有し、複数の活性領域を規定する絶縁膜を備える。さらに、複数の活性領域において、複数の埋め込み絶縁膜上にそれぞれ形成されたｎ型表面半導体層と、ｎ型表面半導体層内に形成されたｐ型チャネル層と、ｎ型表面半導体層内にｐ型チャネル層と接するように形成されたｐ＋型エミッタ層と、ｎ型表面半導体層内に形成されたｎ−型ソース層およびｎ＋型ソース層とを備える。ｐ＋型エミッタ層の不純物濃度はｐ型チャネル層の不純物濃度よりも高く、ｎ−型ソース層の不純物濃度はｎ型表面半導体層の不純物濃度よりも高い。さらに、ｎ型表面半導体層の表面の一部に選択的に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備える。ここで、ゲート電極は第１方向に沿って延在し、絶縁膜はゲート電極と離間して第１方向に沿って延在し、上面視において、ゲート電極と絶縁膜との間の１本の帯状の領域の中でｎ−型ソース層およびｎ＋型ソース層とｐ＋型エミッタ層とが第１方向に沿って交互に配置されている。また、上面視において、第１方向と直交する第２方向に沿ってゲート電極を挟んでｎ−型ソース層およびｎ＋型ソース層とｐ＋型エミッタ層とが対向し、また、上面視において、第２方向に沿ってｎ−型ソース層およびｎ＋型ソース層とｐ＋型エミッタ層とが交互に配置されている。
【発明の効果】
【００２４】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２５】
定常損失、ターンオフ時間、およびターンオフ損失を低減できるＩＧＢＴの歩留りを向上することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施の形態１によるＩＧＢＴを形成する半導体チップの要部平面図である。
【図２】本発明の実施の形態１によるＩＧＢＴを形成する半導体チップの活性部および外周部を示す要部断面図（活性部は、図１に示すＡ−Ａ′線に沿った断面に該当する要部断面図）である。
【図３】本発明の実施の形態１によるＩＧＢＴを含む半導体装置の製造工程を示す要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】本発明の実施の形態２によるＩＧＢＴを形成する半導体チップの活性部および外周部を示す要部断面図である。
【図２７】本発明の実施の形態２によるＩＧＢＴを含む半導体装置の製造工程を示す要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】本発明の実施の形態３によるＩＧＢＴを形成する半導体チップの活性部および外周部を示す要部断面図である。
【図３４】本発明の実施の形態３によるＩＧＢＴを含む半導体装置の製造工程を示す要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７に続く半導体装置の製造工程中の要部断面図である。
【図４９】図４８に続く半導体装置の製造工程中の要部断面図である。
【図５０】図４９に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０に続く半導体装置の製造工程中の要部断面図である。
【図５２】図５１に続く半導体装置の製造工程中の要部断面図である。
【図５３】図５２に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】本発明者らが検討したＩＧＢＴを形成する半導体チップの活性部を示す要部断面図である。
【図５６】本発明者らが検討したＩＧＢＴを形成する半導体チップの活性部の一部を拡大して示す要部平面図である。
【図５７】図５６に示すＢ−Ｂ′線に沿った断面に該当する要部断面図である。
【図５８】図５６に示すＣ−Ｃ′線に沿った断面に該当する要部断面図である。
【図５９】本発明の実施の形態１によるＩＧＢＴを形成する半導体チップの活性部の一部を拡大して示す要部平面図である。
【図６０】図５９に示すＤ−Ｄ′線に沿った断面に該当する要部断面図である。
【発明を実施するための形態】
【００２７】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除く、特定した材料は主要な材料であって、副次的要素、添加物、添加要素等を排除するものではない。例えばシリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。また、以下の実施の形態において、窒化シリコン、窒化ケイ素またはシリコンナイトライドというときは、Ｓｉ３Ｎ４は勿論であるが、それのみではなく、シリコンの窒化物で類似組成の絶縁膜を含むものとする。
【００３０】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３１】
（実施の形態１）
≪半導体装置≫
本発明の実施の形態１によるＩＧＢＴを含む半導体装置について図１および図２を用いて説明する。図１はＩＧＢＴを形成する半導体チップの要部平面図であり、図２は半導体チップの活性部および外周部を示す要部断面図（活性部は、図１に示すＡ−Ａ′線に沿った断面に該当する要部断面図）である。図１に示す半導体チップの活性部は、その一部を拡大して示している。
【００３２】
半導体チップ１の活性部には、ＩＧＢＴの素子が形成されている。このＩＧＢＴの素子は、例えばｎ−型の単結晶シリコンからなるベース層２の主面（表面）上に、埋め込み絶縁膜３を介して、ｎ−型の単結晶シリコンからなる複数の表面半導体層４が形成され、ベース層２と表面半導体層４とは、埋め込み絶縁膜３に形成された開口部（離間部）５を通じて接続した構造となっている。また、上記埋め込み絶縁膜３よりも厚い複数の絶縁膜６によってベース層２の主面上では複数の活性領域が規定され、これらの複数の活性領域の各々に上記表面半導体層４が形成されている。ベース層２の厚さは、例えば７０μｍ〜１００μｍであるが、これはＩＧＢＴの耐圧に合わせて決定されるものであり、耐圧６００Ｖであれば６０μｍ〜１００μｍとし、耐圧１２００Ｖであれば１２０μｍ〜１５０μｍとすることを例示できる。また、表面半導体層４の厚さは、ＩＧＢＴの定常損失、ターンオフ時間、およびターンオフ損失を低減するために、１００ｎｍ以下、より望ましくは２０ｎｍ〜４０ｎｍの範囲に設定されている。
【００３３】
埋め込み絶縁膜３上の表面半導体層４には、ｐ型チャネル層７、ｎ＋型ソース層８ａとｎ−型ソース層８ｂとからなるｎ型ソース層８、およびｐ＋型エミッタ層（ｐ型バックゲート層）９が形成されている。ｎ＋型ソース層８ａ中の不純物濃度はｎ−型ソース層８ｂ中の不純物濃度よりも高くなっており、ｐ型チャネル層７側（ｐ型チャネル層７とｎ＋型ソース層８ａとの間）にｎ−型ソース層８ｂが形成されている。また、ｐ＋型エミッタ層９中の不純物濃度は、ｐ型チャネル層７中の不純物濃度よりも高くなっている。
【００３４】
各々の表面半導体層４上には、ゲート絶縁膜１０を介してゲート電極１１がパターニングされており、上面視においてすべてのゲート電極１１が連結した帯状パターンとなっている。また、ゲート電極１１の一部は、上面視において複数の表面半導体層４を取り囲むパターンとなっている。ゲート電極１１は、例えば下から順に多結晶シリコン膜２７およびタングステンシリサイド層２８が堆積された積層膜によって構成される。
【００３５】
上記ｎ型ソース層８および上記ｐ＋エミッタ層９は、同一断面の中に形成することは不可能である。そのため、上面視においてゲート電極１１と絶縁膜６との間の１本の帯状の領域の中でｎ型ソース層８とｐ＋型エミッタ層９とが交互に配置されている。また、ｎ型ソース層８の平面面積を、ｐ＋型エミッタ層９の平面面積よりも小さくすることによって破壊耐量を高くしている。上記ｐ型チャネル層７は、ゲート電極１１と埋め込み絶縁膜３との間に形成されている。また、ｐ型チャネル層７はｐ＋エミッタ層９と接続して、電位が固定されているので、寄生ＭＯＳが形成されることによる特性劣化を防止することができる。
【００３６】
ゲート電極１１の側面には、サイドウォールＳＷが形成されている。ゲート電極１１をマスクとしてゲート電極１１の側面下の表面導体層４に高濃度の不純物をイオン注入すると、その後の熱処理によって、ゲート電極１１の側面下の表面導体層４に結晶欠陥が発生することが懸念された。そこで、ゲート電極１１の側面にサイドウォールＳＷを形成し、サイドウォールＳＷをマスクとしてサイドウォールＳＷの端部下の表面導体層４に高濃度不純物をイオン注入することにより、ゲート電極１１の側面下の表面半導体層４に結晶欠陥が発生するのを防止している。すなわち、ゲート電極１１の側面下近傍の表面導体層４には低濃度のｎ−型ソース層８ｂを形成し、サイドウォールＳＷの端部下近傍の表面導体層４には高濃度のｎ＋型ソース層８ａを形成する。
【００３７】
活性部の複数の厚い絶縁膜６下のベース層２内には、ｐ型ウェル２３が形成されている。ｐ型チャネル層７とベース層２とのｐｎ接合部からベース層２へ空乏層が拡がることにより接合耐圧を保たせているが、補助的にｐ型ウェル２３を設けることにより、さらに接合耐圧を上げることが可能となる。
【００３８】
半導体チップ１の外周部には、上面視において上記活性部を囲むように複数のｐ型フィールドリミッティングリング（Field Limiting Ring）１２が形成され、さらにそれら複数のｐ型フィールドリミッティングリング１２を囲むようにｎ型ガードリング（チャネルストッパ）１３が形成されている。
【００３９】
ｐ型フィールドリミッティングリング１２は、ベース層２内にｐ型を示す不純物が導入されて形成されている。また、ｐ型フィールドリミッティングリング１２は、埋め込み絶縁膜３に形成された開口部５を通じて、ｐ型を示す不純物が導入されたｐ＋型半導体層２６（上記表面半導体層４と同様に形成されて、ｐ＋型エミッタ層９中の不純物濃度と同程度の不純物濃度を有する）と接続した構造となっており、フィールドリミッティングリング電極１２Ａによって電圧が固定されている。図１では、２本のｐ型フィールドリミッティングリング１２が形成されている例を図示しているが、さらに多数形成してもよい。上記のような複数本のｐ型フィールドリミッティングリング１２を形成することにより、電界が複数本のｐ型フィールドリミッティングリング１２によって分担されるので、本実施の形態１によるＩＧＢＴを高耐圧とすることが可能となる。
【００４０】
複数のｐ型フィールドリミッティングリング１２を取り囲むように形成されたｎ型ガードリング１３は、半導体ウエハから半導体チップ１が個片化された後で半導体チップ１中のＩＧＢＴの素子を保護する機能を有する。ｎ型ガードリング１３は、上記表面半導体層４と同様に形成され、ｎ型を示す不純物が導入された構造となっており、ガードリング電極１３Ａによって電圧が固定されている。ｎ型ガードリング１３は、ｎ＋型ソース層８ａ中の不純物濃度と同程度の不純物濃度を有する。
【００４１】
さらに、半導体チップ１の活性部および外周部には、ＩＧＢＴの素子、ｐ型フィールドリミッティングリング１２、およびｎ型ガードリング１３を覆うように層間絶縁膜１４が形成されている。層間絶縁膜１４は、例えば下から順に酸化シリコン膜３１、窒化シリコン膜３２、酸化シリコン膜３３、およびＰＳＧ（Phospho Silicate Glass）膜とＳＯＧ（Spin On Glass）膜との積層絶縁膜３５が堆積された積層膜によって構成される。この層間絶縁膜１４には、ｎ型ソース層８およびｐ＋型エミッタ層９、ゲート電極１１、ｐ＋型半導体層２６、ならびにｎ型ガードリング１３に達する開口部１５がそれぞれ形成されている。
【００４２】
これら開口部１５が形成された状況下で、層間絶縁膜１４上にはｎ型ソース層８およびｐ＋型エミッタ層９と接続するエミッタパッド（エミッタ電極）１６と、ｐ＋型半導体層２６と接続するフィールドリミッティングリング電極１２Ａと、ｎ型ガードリング１３と接続するガードリング電極１３Ａとが、互いに離間して形成されている。さらに、ゲート電極１１と接続するゲートフィンガー１７Ａが上記活性部を取り囲むように形成されている。ゲートフィンガー１７Ａは、その下の層間絶縁膜１４に形成された開口部（図示は省略）を通じてゲート電極１１と接続し、ゲートパッド１７と連続して形成されている。これらエミッタパッド１６等は、例えばＡｌ（アルミニウム）等から形成されている。
【００４３】
さらに、エミッタパッド１６等を覆うようにポリイミド膜（図示は省略）が形成されており、そのポリイミド膜には、エミッタパッド１６の一部の表面およびゲートパッド１７の一部の表面をそれぞれ露出する開口部が形成されている。これら開口部は、半導体チップ１を外部と電気的に接続するためのボンディングワイヤを接続するためのボンディングパッドとなる。なお、必要に応じては、ガードリング電極１３Ａの一部の表面を露出する開口部を上記ポリイミド膜に形成することもある。
【００４４】
ベース層２の裏面には、ベース層２に近い順からｎ型バッファ層１８、ｐ型コレクタ層１９、およびコレクタ電極２０が形成されている。スイッチング速度を速くし、スイッチング損失を減らすためには、裏面からのホール注入量を減らすことが望ましく、ｐ型コレクタ層１９に導入されているｐ型を示す不純物の濃度を低くする必要がある。しかし、不純物濃度が低いことに起因してｐ型コレクタ層１９の比抵抗は高くなる。そのため、ｐ型コレクタ層１９が有する直列抵抗成分を下げるために薄く形成することが求められ、その厚さは、例えば５μｍ以下とすることが好ましい。さらに、ｐ型コレクタ層１９に導入されているｐ型を示す不純物であるＢ（ホウ素）の拡散係数が小さいことを考慮した場合には、ｐ型コレクタ層１９の厚さは、例えば１μｍ以下とすることが好ましい。コレクタ電極２０は、ｐ型コレクタ層１９に近い順からＡｌ（アルミニウム）膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層した金属膜、ｐ型コレクタ層１９に近い順からＮｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層した金属膜、もしくはｐ型コレクタ層１９に近い順からＴｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層した金属膜から形成されている。
【００４５】
また、本実施の形態１によるＩＧＢＴでは、ｎ型ソース層８およびｐ＋エミッタ層９の配置に特徴を有しており、これにより、表面半導体層４（ｐ＋型エミッタ層９）の厚さが、例えば２０ｎｍ〜１００ｎｍと薄くても、ホール電流を回収する際の破壊耐量の低下を防ぐことができる。ホール電流の回収は、例えばオン状態からターンオフする際に生じる。また、負荷短絡による破壊を防ぐために、ホール電流を回収する場合もある。負荷短絡とは、例えば負荷コイルをつなぎ忘れて、ＩＧＢＴをオンした場合に、コレクタとエミッタとの間に電源電圧がかかり、大電流が流れることをいい、この状態になると、発熱量が極めて大きくなり、ラッチアップの可能性が高まる。
【００４６】
以下に、上記ｎ型ソース層８および上記ｐ＋エミッタ層９の構成について、図５６〜図６０を用いて詳細に説明する。図５６は本発明者らが検討したＩＧＢＴを形成する半導体チップの活性部の一部を拡大して示す要部平面図、図５７は図５６に示すＢ−Ｂ′線に沿った断面に該当する要部断面図、図５８は図５６に示すＣ−Ｃ′線に沿った断面に該当する要部断面図である。また、図５９は前述の図１のＩＧＢＴの一部を拡大して示す要部平面図、図６０は図５９に示すＤ−Ｄ′線に沿った断面に該当する要部断面図である。
【００４７】
まず、本発明に先立って検討されたｎ型ソース層８およびｐ＋エミッタ層９の構成について図５６〜図５８を用いて、以下に説明する（前述の特許文献１１参照）。
【００４８】
図５６に示すように、本発明が適用される前のｎ型ソース層８およびｐ＋エミッタ層９においても、上面視において、ｙ方向（第１方向）に延びるゲート電極１１と絶縁膜６との間の１本の帯状の領域の中で、ｎ型ソース層８とｐ＋型エミッタ層９とがｙ方向に交互に配置されている。しかし、ｙ方向と直交するｘ方向（第２方向）においては、ゲート電極１１を挟んでｎ型ソース層８とｎ型ソース層８、またはｐ＋型エミッタ層９とｐ＋型エミッタ層９とが対向し、かつ、複数のｎ型ソース層８のみが配置されているか、または複数のｐ＋型エミッタ層９のみが配置されているかのいずれかであって、ｎ型ソース層８とｐ＋型エミッタ層９とはｘ方向に交互に配置されていない。
【００４９】
ところで、ホール電流を回収する際には、エミッタ側に比べてコレクタ側に高濃度で存在していたホールが、ベース層２を通過し、さらにｐ型チャネル層７とｐ＋型エミッタ層９とを介してエミッタ電極１６に流入する。
【００５０】
しかしながら、図５７に示すように、ｎ型ソース層８では、ｘ方向とｙ方向とに直交するｚ方向（第３方向：コレクタ側からエミッタ側へ向かう方向）に沿って流れてきたホール電流をｘ方向に回収することができない。そのため、ホール電流はｙ方向に沿って流れ、回収される箇所を見つけることになる。
【００５１】
一方、図５８に示すように、ｐ＋型エミッタ層９では、ｚ方向に沿って流れてきたホール電流をｘ方向に回収することができる。さらに、ｙ方向に沿って流れてきたホール電流も同時に回収することができる。
【００５２】
従って、ｎ型ソース層８近傍にｚ方向に沿って流れてきたホール電流はｐ＋型エミッタ層９に回収されることになるが、この際、前述の図５６中の矢印で示すように、ホール電流がｙ方向に沿って流れ、ｐ＋型エミッタ層９の端部に集中しながら回収されることになる。
【００５３】
そのため、（１）ホール電流がｙ方向に沿って流れることにより、電圧降下が生じて寄生ラッチアップ動作が発生する、また、抵抗成分に起因した温度上昇によりＩＧＢＴの素子が破壊する、（２）ｐ＋型エミッタ層９の端部にホール電流が集中して、ｐ＋型エミッタ層９の端部において接合破壊が生じる、などの破壊耐量低下の問題が生じてしまう。特に、ｐ＋型エミッタ層９の端部に集中するホール電流による接合破壊の問題は、表面半導体層４の厚さが薄くなるとｐ＋型エミッタ層９の厚さも薄くなり、ｐ＋型エミッタ層９の端部の面積も減少することから、表面半導体層４の厚さが、例えば２０ｎｍ〜１００ｎｍのＩＧＢＴでは深刻となっている。
【００５４】
しかし、上記破壊耐量低下の問題は、本発明によるｎ型ソース層８およびｐ＋エミッタ層９の構成を適用することにより回避することができる。本実施の形態１によるｎ型ソース層８およびｐ＋エミッタ層９の構成について図５９および図６０を用いて、以下に説明する。
【００５５】
図５９に示すように、上面視において、ｙ方向（第１方向）に延びるゲート電極１１と絶縁膜６との間の１本の帯状の領域の中で、ｎ型ソース層８とｐ＋型エミッタ層９とがｙ方向に沿って交互に配置されている。また、上面視において、ｙ方向と直交するｘ方向（第２方向）に沿ってゲート電極１１を挟んでｎ型ソース層８とｐ＋型エミッタ層９とが対向し、また、上面視において、ｘ方向（第２方向）に沿ってｎ型ソース層８とｐ＋型エミッタ層９とが交互に配置されている。
【００５６】
さらに、ｐ＋型エミッタ層９のｙ方向の長さ（Ｌ１）は、ｎ型ソース層８のｙ方向の長さ（Ｌ２）と同じか、またはｎ型ソース層８のｙ方向の長さ（Ｌ２）よりも大きく形成されており、ホール電流の回収する間口を広くしている。例えばｐ＋型エミッタ層９のｙ方向の長さ（Ｌ１）はｎ型ソース層８のｙ方向の長さ（Ｌ２）の１〜３倍程度が適切な範囲と考えられ、また、２〜３倍程度が最も好適と考えられる。ｐ＋型エミッタ層９のｙ方向の長さ（Ｌ１）とｎ型ソース層８のｙ方向の長さ（Ｌ２）とが同じ場合は、ｐ＋型エミッタ層９のｘ方向の長さをｎ型ソース層８のｘ方向の長さよりも長くすることにより、ホール電流の回収する間口を広くすることができる。
【００５７】
さらに、上面視において、ｙ方向（第１方向）に延びるゲート電極１１と絶縁膜６との間の１本の帯状の領域の中で、ｎ型ソース層８とｐ＋型エミッタ層９とがｙ方向に交互に配置されているが、上記１本の帯状の領域の両端部にはｐ＋型エミッタ層９が形成されている。
【００５８】
このように、本実施の形態１によるｎ型ソース層８およびｐ＋エミッタ層９の構成を適用すると（上面視において、ｙ方向（第１方向）に延びるゲート電極１１と絶縁膜６との間の１本の帯状の領域の中に、ｎ型ソース層８およびｐ＋型エミッタ層９がｙ方向に沿って交互に配置されている。さらに、上面視において、ｙ方向と直交するｘ方向（第２方向）に沿ってゲート電極１１を挟んでｎ型ソース層８とｐ＋型エミッタ層９とが対向し、また、上面視において、ｘ方向（第２方向）に沿ってｎ型ソース層８とｐ＋型エミッタ層９とが交互に配置されている。）、図６０に示すように、ｚ方向に沿って流れてきたホール電流はｙ軸方向に沿って流れずに、ｘ軸方向に沿って流れる。
【００５９】
従って、ホール電流をｐ＋型エミッタ層９において回収する際、前述の図５９中の矢印で示すように、ホール電流はｐ＋型エミッタ層９の端部に集中せず、ｐ型チャネル層７と接する面で回収されるので、表面半導体層４の厚さを、例えば２０ｎｍ〜１００ｎｍと薄くしても、ｐ＋型エミッタ層９の端部における接合破壊を回避することができる。さらに、ホール電流がｙ方向に沿って流れないので、電圧降下による寄生ラッチアップ動作や抵抗成分に起因した温度上昇によるＩＧＢＴの素子の破壊も回避することができる。これらにより、上記したホール電流を回収する際の破壊耐量の低下を防ぐことができる。
【００６０】
≪半導体装置の製造方法≫
本発明の実施の形態１によるＩＧＢＴを含む半導体装置の製造方法について図３〜図２５を用いて工程順に説明する。図３〜図２５は半導体チップの活性部および外周部を示す要部断面図である。
【００６１】
まず、図３に示すように、ｎ−型の単結晶シリコンからなる高抵抗の半導体基板（以下、単に基板と記す）２Ａを用意する。基板２Ａを形成する結晶の種類としては、フローティングゾーン法で製造されたＦＺ（Float Zoning）結晶、チョクラルスキー法（引き上げ法）で製造されたＣＺ（Czochralski）結晶、またはＭＣＺ（Magnetic Field Applied Czochralski）結晶が望ましい。
【００６２】
次に、基板２Ａに熱酸化処理を施すことによって、基板２Ａの主面（表面）に表面酸化膜２１を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして外周部の所定の領域の表面酸化膜２１および基板２Ａを順次エッチングして、位置合わせ用のアライメントマークとして用いる溝２２を基板２Ａの外周部に形成する。
【００６３】
次に、図４に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、基板２Ａの主面の外周部にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入し、複数のｐ型フィールドリミッティングリング１２（第１ウェル）を形成する。
【００６４】
次に、図５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、基板２Ａの主面の活性部にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入し、複数のｐ型ウェル（第２ウェル）２３を形成する。
【００６５】
次に、図６に示すように、基板２Ａに熱酸化処理を施すことによって、基板２Ａの主面に表面酸化膜（図示は省略）を形成し、続いて、この表面酸化膜上にＣＶＤ（Chemical Vapor Deposition）法により酸化膜（図示は省略）を堆積して、上記表面酸化膜および上記酸化膜からなる絶縁膜（第１絶縁膜）６を形成する。絶縁膜６の厚さは、例えば６００ｎｍである。このとき、外周部に設けられた溝２２の内部は全て絶縁膜６によって埋まらない。
【００６６】
次に、図７に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとした等方性ウエットエッチングにより、活性領域（例えばソース領域、チャネル領域、およびエミッタ領域（バックゲート領域）が形成される領域）となる領域の絶縁膜６を、例えば３０ｎｍ〜１１０ｎｍエッチングする。これにより、エッチングされなかった絶縁膜６によって基板２Ａの主面では活性領域が規定される。本実施の形態１では、絶縁膜６の厚膜部が形成された領域と、絶縁膜６の薄膜部が形成された領域（図１ではゲート電極１１が配置されている）とが交互にストライプ状に並ぶ。さらに、外周部のｐ型フィールドリミッティングリング１２上およびｎ型ガードリング１３が形成される領域にも絶縁膜６の薄膜部を形成する。
【００６７】
また、本実施の形態１では、前述の絶縁膜６のエッチングに等方性ウエットエッチングを用いている。これは、等方性ウエットエッチングはドライエッチングよりも絶縁膜６を制御性よくエッチングできるので、絶縁膜６の薄膜部の厚さのばらつきを抑えることができるからである。後述するように、絶縁膜６の薄膜部は埋め込み絶縁膜３を構成するが、均一な厚さを有する埋め込み絶縁膜３が形成されることにより、ホール電流素子能力のばらつきに起因するＩＧＢＴの特性変動を抑えることができる（前述の特許文献１１参照）。
【００６８】
次に、図８に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜６の薄膜部の一部をエッチングして、開口部（離間部）５を形成する。これにより、開口部５を備えた絶縁膜６の薄膜部からなる埋め込み絶縁膜３を形成することができる。このとき、開口部５の底面には基板２Ａの表面が露出する。
【００６９】
次に、図９に示すように、埋め込み絶縁膜３の開口部５からシリコン結晶が格子レベルで連続するように、比抵抗が基板２Ａとほぼ同じであるｎ−型単結晶シリコン膜４Ａをエピタキシャル法により成膜する。この時、埋め込み絶縁膜３の表面に多結晶シリコンが堆積しないようにするために、選択性を有するエピタキシャル成膜条件とする。すなわち、基板２Ａをエピタキシャル炉に導入してから、主成分がＨ２（水素）ガスのキャリアガスを用い、ＳｉＨＣｌ３（トリクロロシラン）およびＨＣｌ（塩酸）の混合ガスを炉内に供給する手段や、主成分がＨ２（水素）ガスのキャリアガスを用い、ＳｉＨ２Ｃｌ２（ジクロロシラン）およびＨＣｌ（塩酸）の混合ガスを炉内に供給する手段を例示することができる。エピタキシャル炉内に導入するガスのうち、ＨＣｌガスは、シリコン結晶に対して軽いエッチング性を有しており、埋め込み絶縁膜３上に多結晶シリコンが堆積してしまうことを阻止することができる。しかし、ＨＣｌガスのエッチング力は、開口部５下の結晶（基板２Ａ）から連続して成膜される結晶シリコンのエピタキシャル成膜を阻止するほどの強いエッチング力ではないので、開口部５からの選択エピタキシャル成膜が可能となる。
【００７０】
次に、図１０に示すように、絶縁膜６の厚膜部をストッパ（研磨終点）としたＣＭＰ（Chemical Mechanical Polishing）法によりｎ−型単結晶シリコン膜４Ａを研磨し、絶縁膜６の厚膜部と薄膜部（埋め込み絶縁膜３）とによる段差で厚さが規定される表面半導体層４を形成する。
【００７１】
本実施の形態１において、表面半導体層４の厚さは、例えば２０ｎｍ〜１００ｎｍとすることを前述したが、後の工程で表面半導体層４の表面は、所定の厚さだけゲート絶縁膜１０の形成工程で犠牲となってしまうことから、本工程では、そのゲート絶縁膜１０の形成工程で犠牲となってしまう厚さ分（ゲート絶縁膜１０の厚さ自体も含む）を考慮して表面半導体層４の厚さを規定する必要がある。すなわち、ゲート絶縁膜１０の形成工程では、ゲート絶縁膜１０自体を形成する前に、表面半導体層４に不純物をイオン注入するために、基板２Ａの熱酸化法によって表面半導体層４の表面に犠牲酸化膜を形成し、その犠牲酸化膜を除去した後で改めて基板２Ａの熱酸化処理によって表面半導体層４の表面にゲート絶縁膜１０を形成する。つまり、犠牲酸化膜およびゲート絶縁膜１０の厚さ分だけ表面半導体層４の厚さが失われてしまうことを考慮して、上記ＣＭＰ工程後に残る表面半導体層４の厚さを規定しなければならない。例えばＩＧＢＴのゲート絶縁膜を、熱酸化法により形成される１０ｎｍの厚さの酸化膜と、ＣＶＤ法により形成される９０ｎｍの厚さの酸化膜との積層膜により構成した場合、犠牲酸化膜およびゲート絶縁膜１０の厚さ分をそれぞれ５ｎｍとすると、そのＣＭＰ工程後に残る表面半導体層４の厚さは、３０ｎｍ〜１１０ｎｍとすることを例示できる。また、このＣＭＰ工程後に残る表面半導体層４の厚さは、絶縁膜６による段差で決定されるものであるから、ＣＭＰ工程後に残る表面半導体層４の厚さがそのような値となるように絶縁膜６の薄膜部を形成しなければならないことは言うまでもない。
【００７２】
次に、図１１に示すように、基板２Ａに熱酸化処理を施すことによって、表面半導体層４の表面に犠牲酸化膜２４を形成する。
【００７３】
次に、図１２に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部の表面半導体層４の一部領域（後の工程で形成されるゲート電極１１下のチャネルとなる領域とその両側）にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ型半導体層２５を形成する。同時に、外周部のｐ型フィールドリミッティングリング１２上の表面半導体層４にもｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ型半導体層２５を形成する。
【００７４】
ゲート電極１１を形成する前に、活性部の表面半導体層４にｐ型半導体層２５を形成するのは、以下の理由による。すなわち、ゲート電極１１を形成した後に、ゲート電極１１をマスクとして表面半導体層４にｐ型を示す不純物を導入すると、その不純物をゲート電極１１下のチャネルとなる領域まで拡散させるためには、高温かつ長時間の熱処理が必要となる。しかし、この熱処理により絶縁膜６の薄膜部に応力がかかり、歪みが生じるため、フォトリソグラフィ技術におけるフォーカスの合わせずれ、または結晶欠陥が発生する。このような問題を回避するために、活性部にゲート電極１１を形成する前に、表面半導体層４にｐ型半導体層２５を形成している。
【００７５】
次に、図１３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部のｐ型半導体層２５の一部領域（エミッタ（バックゲート）となる領域）にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ＋型エミッタ層（ｐ型バックゲート層）９を形成する。同時に、外周部のｐ型フィールドリミッティングリング１２上のｐ型半導体層２５にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ＋型半導体層２６を形成する。
【００７６】
ここでは、ｐ＋型エミッタ層９の内側にｐ型半導体層２５を残しているが、ｐ型半導体層２５の全てにｐ＋型エミッタ層９を形成してもよい。
【００７７】
次に、図１４に示すように、基板２Ａに熱酸化処理を施すことによって、表面半導体層４（活性部のｐ型半導体層２５およびｐ＋型エミッタ層９ならびに外周部のｐ＋型半導体層２６も含む）の表面に下層酸化膜（図示は省略）を形成し、続いて、この下層酸化膜上にＣＶＤ法により上層酸化膜（図示は省略）を堆積して、下層酸化膜および上層酸化膜からなるゲート絶縁膜１０を形成する。下層酸化膜の厚さは、例えば１０ｎｍであり、上層酸化膜の厚さは、例えば９０ｎｍである。
【００７８】
次に、図１５に示すように、基板２Ａの主面上に多結晶シリコン膜２７を堆積し、続いて、多結晶シリコン膜２７上にタングステンシリサイド層２８を形成する。タングステンシリサイド層２８を形成するのは、ゲート電極１１の高さを低くして、かつゲート電極１１の抵抗を増加させないためである。
【００７９】
次に、図１６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、タングステンシリサイド層２８および多結晶シリコン膜２７を順次パターニングする。これにより、多結晶シリコン膜２７とタングステンシリサイド層２８との積層膜からなるゲート電極１１を形成することができる。
【００８０】
次に、図１７に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部のゲート電極１１の両側のｐ型半導体層２５にｎ型を示す不純物（例えばＡｓ（ヒ素））をイオン注入法により導入して、ｎ−型ソース層８ｂを形成する。このｎ型を示す不純物の導入により、ゲート電極１１の側面下の表面半導体層４およびゲート絶縁膜１０に結晶欠陥が生じるのを防止するため、イオン注入の注入エネルギーおよび注入量は相対的に低く設定される。
【００８１】
次に、図１８に示すように、基板２Ａの主面上に窒化シリコン膜２９を堆積し、続いて、窒化シリコン膜２９上に酸化シリコンからなる絶縁膜３０を堆積する。
【００８２】
次に、図１９に示すように、窒化シリコン膜２９をエッチングストッパ膜として絶縁膜３０を異方性ドライエッチングして、ゲート電極１１の側面に絶縁膜３０からなるサイドウォールＳＷを形成する。
【００８３】
次に、図２０に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部のゲート電極１１の両側のｎ−型ソース層８ｂにｎ型を示す不純物（例えばＡｓ（ヒ素））をイオン注入法により導入して、前述のｎ−型ソース層８ｂよりも不純物濃度の高いｎ＋型ソース層８ａを形成する。これにより、ｎ−型ソース層８ｂとｎ＋型ソース層８ａとからなるｎ型ソース層８を形成する。同時に、外周部の表面半導体層４にｎ型を示す不純物（例えばＡｓ（ヒ素））を導入して、ｎ型ガードリング（チャネルストッパ）１３を形成する。
【００８４】
ｎ＋型ソース層８ａ等を形成する不純物のイオン注入では、前述のｎ−型ソース層８ｂを形成する不純物のイオン注入よりも注入量を多くしている。このように、高濃度の不純物が導入されても、ゲート電極１１の側面からサイドウォールＳＷのサイドウォール長分の距離を離れて不純物がイオン注入されるので、このｎ型を示す不純物の導入により、ゲート電極１１の側面下の表面半導体層４およびゲート絶縁膜１０に結晶欠陥が生じるのを防止することができる。また、サイドウォールＳＷの端部下の表面半導体層４に結晶欠陥が生じても、ゲート電極１１の側面から離れているので、ＩＧＢＴの動作特性へはほとんど影響を及ぼさない。
【００８５】
ところで、ｎ型ソース層８およびｐ＋型エミッタ層９は、同一断面の中に形成することは不可能である。そのため、前述の図１に示したように、上面視において、ｙ方向（第１方向）に延びるゲート電極１１と絶縁膜６との間の１本の帯状の領域の中に、ｙ方向に沿ってｎ型ソース層８とｐ＋型エミッタ層９とを交互に配置する。さらに、上面視において、ｙ方向と直交するｘ方向（第２方向）に沿ってゲート電極１１を挟んでｎ型ソース層８とｐ＋型エミッタ層９とを対向させ、また、上面視において、ｘ方向（第２方向）に沿ってｎ型ソース層８とｐ＋型エミッタ層９とを交互に配置する。
【００８６】
また、ｎ型ソース層８またはｐ＋型エミッタ層９が形成されなかったゲート電極１１下のｐ型半導体層２５は、ｐ型チャネル層７を構成することになる。
【００８７】
ここまでの工程により、本実施の形態１によるＩＧＢＴの素子を形成することができる。
【００８８】
次に、図２１に示すように、基板２Ａに対して熱酸化処理を施すことにより、基板２Ａの主面上に酸化シリコン膜３１を形成し、続いて、窒化シリコン膜３２、酸化シリコン膜３３、およびＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５を順次堆積することにより、これら絶縁膜からなる層間絶縁膜１４を形成する。酸化シリコン膜３１の厚さは、例えば１０ｎｍ〜３０ｎｍ、窒化シリコン膜３２の厚さは、例えば１０ｎｍ〜５０ｎｍ、酸化シリコン膜３３の厚さは、例えば１００ｎｍ〜３００ｎｍ、ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５の厚さは、例えば２００ｎｍ〜５００ｎｍである。ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５に代えてＢＰＳＧ（Boron-ＰＳＧ）膜、ＰＳＧ膜とＢＰＳＧ膜との積層絶縁膜、ＢＰＳＧ膜とＳＯＧ膜との積層絶縁膜を形成してもよい。
【００８９】
その後、基板２Ａに対して熱処理を施して、上記ＳＯＧ膜を焼き締める。この熱処理により、外周部のｐ型フィールドリミッティングリング１２上の表面半導体層４に形成されたｐ＋型半導体層２６中の不純物が拡散して、ｐ型フィールドリミッティングリング１２とｐ＋型半導体層２６との間の表面半導体層４（開口部５）にも不純物が導入されて、両者は低抵抗で接続される。同様に、外周部のｎ型ガードリング１３中の不純物が拡散して、ｎ型ガードリング１３と基板２Ａとの間の表面半導体層４（開口部５）にも不純物が導入されて、両者は低抵抗で接続される。
【００９０】
次に、図２２および図２３に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして層間絶縁膜１４をエッチングし、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ゲート電極１１、ｐ＋型半導体層２６、およびｎ型ガードリング１３のそれぞれに達する開口部１５を形成する。
【００９１】
この開口部１５を形成する際には、まず、窒化シリコン膜３２をエッチングストッパとして、ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５および酸化シリコン膜３３を順次エッチングする（図２２）。続いて、酸化シリコン膜３１をエッチングストッパとして窒化シリコン膜３２をエッチングした後、単結晶シリコンからなるｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３、ならびにゲート電極１１の上部を構成するタングステンシリサイド層２８をエッチングストッパとして、酸化シリコン膜３１をエッチングする（図２３）。
【００９２】
このように、窒化シリコン膜３２においてＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５および酸化シリコン膜３３のエッチングを一旦止めて、その後、相対的に薄い窒化シリコン膜３２および酸化シリコン膜３１を順次エッチングして開口部１５を形成しているので、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３のオーバエッチング量を僅かとすることができる。従って、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３を突き抜けて、その下の埋め込み絶縁膜３をエッチングすることがなく、開口部１５が基板２Ａに達することがない。
【００９３】
また、本実施の形態１では、ゲート電極１１を多結晶シリコン膜２７とタングステンシリサイド層２８との積層膜により構成し、前述したように、ゲート電極１１の高さを相対的に低くしている。タングステンシリサイド層２８を用いずに多結晶シリコン膜２７のみによってゲート電極１１を構成した場合は、ゲート電極１１の抵抗を下げるために多結晶シリコン膜２７を相対的に厚く形成する必要がある。しかし、多結晶シリコン膜２７が厚くなると、層間絶縁膜１４の表面段差（表面うねり）が大きくなり、開口部１５を形成する際のフォトリソグラフィ工程におけるデフォーカスまたはエッチング工程におけるエッチング不良を生じる危険性がある。本実施の形態１では、ゲート電極１１の高さを相対的に低く形成していることから、上記エッチング不良を回避することができる。
【００９４】
次に、図２４に示すように、例えばスパッタリング法により基板２Ａの主面上にＡｌ（アルミニウム）膜を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＡｌ（アルミニウム）膜をエッチングする。これにより、ｎ＋型ソース層８ａおよびｐ＋型エミッタ層９と電気的に接続するエミッタパッド（エミッタ電極）１６、ゲート電極１１と電気的に接続するゲートフィンガー１７Ａ（図１参照）、およびゲートフィンガー１７Ａと連続したゲートパッド１７（図１参照）を形成する。さらに、ｐ型フィールドリミッティングリング１２とｐ＋型半導体層２６を介して電気的に接続するフィールドリミッティングリング電極１２Ａ、およびｎ型ガードリング１３と電気的に接続するガードリング電極１３Ａを形成する。
【００９５】
図示は省略するが、エミッタパッド１６、ゲートパッド１７、ゲートフィンガー１７Ａ、フィールドリミッティングリング電極１２Ａ、およびガードリング電極１３Ａを形成した後、基板２Ａの主面上に表面保護膜としてポリイミド膜を堆積する。続いて、このポリイミド膜に、エミッタパッド１６およびゲートパッド１７のそれぞれに達する開口部を形成する。また、必要に応じて、ガードリング電極１３Ａに達する開口部を形成する。これら開口部は、基板２Ａを個々の半導体チップ１（図１参照）へ分割し、半導体チップ１をリードフレームのダイパッドに搭載した後で、ボンディングワイヤを用いてエミッタパッド１６およびゲートパッド１７のそれぞれを対応するリードと電気的に接続するために形成するものである。
【００９６】
次に、図２５に示すように、基板２Ａの主面上に発泡性両面テープまたはガラス補強板などの補強材（図示は省略）を貼り付けた後、基板２Ａの裏面を研削し、ベース層２を形成する。前述したように、ベース層２の厚さは、ＩＧＢＴの耐圧に合わせて決定するものであり、耐圧６００Ｖであれば６０μｍ〜１００μｍとなるまで、また耐圧１２００Ｖであれば１２０μｍ〜１５０μｍとなるまで基板２Ａの裏面を研削する。基板２Ａの主面側に補強材を貼り付けているので、基板２Ａの反りや垂れ下がりを防止することができる。
【００９７】
次に、ベース層２の裏面にｎ型を示す不純物（例えばＰ（リン））およびｐ型を示す不純物（例えばＢ（ホウ素））を順次イオン注入法により導入し、例えばレーザーアニール法を用いて上記不純物を活性化することにより、ｎ型バッファ層１８およびｐ型コレクタ層１９を形成する。
【００９８】
次に、ベース層２の裏面にコレクタ電極２０を形成する。このコレクタ電極２０は、たとえばスパッタリング法または蒸着法により、ｐ型コレクタ層１９に近い順からＡｌ（アルミニウム）膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層することで形成することができる。また、ｐ型コレクタ層１９に近い順からＮｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層したコレクタ電極２０、もしくはｐ型コレクタ層１９に近い順からＴｉ（チタン）膜、Ｎｉ（ニッケル）膜、およびＡｕ（金）膜を積層したコレクタ電極２０としてもよい。その後、補強材を除去する。
【００９９】
次に、基板２Ａを分割領域（ダイシングライン）に沿って切断することにより、個々の半導体チップ１（図１参照）へ個片化する。続いて、リードフレームを用意し、個片化された半導体チップ１をリードフレームのダイパッドに搭載した後で、ボンディングワイヤを用いてエミッタパッド１６、ゲートパッド１７、フィールドリミッティングリング電極１２Ａ、およびガードリング電極１３Ａのそれぞれを対応するリードと電気的に接続する。その後、封止用樹脂で半導体チップ１、リードフレーム、およびボンディングワイヤを封止して、本実施の形態１による半導体装置を製造する。
【０１００】
このように、本実施の形態１によれば、層間絶縁膜１４に開口部１５を形成する際、一旦、窒化シリコン膜３２においてＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５および酸化シリコン膜３３のエッチングを止めている。その後、窒化シリコン膜３２および酸化シリコン膜３１を順次エッチングして、ｎ＋型ソース層８ａおよびｐ＋型エミッタ層９に達する開口部１５を形成しているので、ｎ＋型ソース層８ａおよびｐ＋型エミッタ層９のオーバエッチング量を僅かとすることができる。従って、定常損失、ターンオフ時間、およびターンオフ損失を低減するために、ｐ型チャネル層７、ｎ型ソース層８、およびｐ＋型エミッタ層９（表面半導体層４）の厚さを、例えば２０ｎｍ〜１００ｎｍとしても、ｎ＋型ソース層８ａおよびｐ＋型エミッタ層９を突き抜けて、その下の埋め込み絶縁膜３をエッチングすることがなく、開口部１５が基板２Ａまで達することがない。
【０１０１】
さらに、本実施の形態１によれば、定常損失、ターンオフ時間、およびターンオフ損失を低減するために、表面半導体層４の厚さを、例えば２０ｎｍ〜１００ｎｍとしても、ホール電流を回収する際の破壊耐量の低下を防ぐことができる。
【０１０２】
（実施の形態２）
≪半導体装置≫
本発明の実施の形態２によるＩＧＢＴを含む半導体装置について図２６を用いて説明する。図２６は半導体チップの活性部および外周部を示す要部断面図である。
【０１０３】
前述の実施の形態１と相違する点は、ゲート電極１１の側面にサイドウォールＳＷを形成せずに、ｎ型ソース層８をｎ＋型ソース層８ａのみで構成していることである。すなわち、前述の実施の形態１では、ゲート電極１１の側面にサイドウォールＳＷを形成した後に、相対的に高濃度のｎ＋型ソース層８ａを形成するための不純物のイオン注入を行うことにより、ゲート電極１１の側面下の表面半導体層４およびゲート絶縁膜１０に結晶欠陥が生じるのを防止していた。しかし、サイドウォールＳＷを形成することにより、その後、層間絶縁膜１４に形成される開口部１５の底部（ｎ＋型ソース層８ａおよびｐ＋型エミッタ層（ｐ型バックゲート層）９の露出面）が小さくなり、エミッタパッド（エミッタ電極）１６とｎ＋型ソース層８ａおよびｐ＋型エミッタ層９との接続不良が生じる危険性がある。
【０１０４】
これに対して、本実施の形態２では、サイドウォールＳＷを形成していない。これにより、エミッタパッド１６とｎ＋型ソース層８ａおよびｐ＋型エミッタ層９との接続不良を回避することができる。この場合、ｎ＋型ソース層８ａを形成するための不純物のイオン注入条件（注入エネルギーおよび注入量など）を調整することにより、ゲート電極１１の側面下の表面半導体層４およびゲート絶縁膜１０に生じる結晶欠陥を防止する必要がある。
【０１０５】
≪半導体装置の製造方法≫
本発明の実施の形態２によるＩＧＢＴを含む半導体装置の製造方法について図２７〜図３２を用いて工程順に説明する。図２７〜図３２は半導体チップの活性部および外周部を示す要部断面図である。
【０１０６】
本実施の形態２によるＩＧＢＴの製造工程は、前述の実施の形態１において説明したＩＧＢＴの製造工程のうち、図３〜図１６を用いて説明した工程までは同様であるため、その説明を省略する。
【０１０７】
前述の図１６を用いて説明した工程に続いて、図２７に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部のゲート電極１１の両側のｐ型半導体層２５にｎ型を示す不純物（例えばＡｓ（ヒ素））をイオン注入法により導入して、ｎ＋型ソース層８ａを形成する。ｎ＋型ソース層８ａが形成されなかったゲート電極１１下のｐ型半導体層２５は、ｐ型チャネル層７を構成することになる。同時に、外周部の表面半導体層４にｎ型を示す不純物（例えばＡｓ（ヒ素））を導入して、ｎ型ガードリング（チャネルストッパ）１３を形成する。
【０１０８】
次に、図２８に示すように、基板２Ａに対して熱酸化処理を施すことにより、基板２Ａの主面上に酸化シリコン膜３１を形成し、続いて、窒化シリコン膜３２、酸化シリコン膜３３、およびＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５を順次堆積することにより、これら絶縁膜からなる層間絶縁膜１４を形成する。酸化シリコン膜３１の厚さは、例えば１０ｎｍ〜３０ｎｍ、窒化シリコン膜３２の厚さは、例えば１０ｎｍ〜５０ｎｍ、酸化シリコン膜３３の厚さは、例えば１００ｎｍ〜３００ｎｍ、ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５の厚さは、例えば２００ｎｍ〜５００ｎｍである。ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５に代えてＢＰＳＧ（Boron-ＰＳＧ）膜、ＰＳＧ膜とＢＰＳＧ膜との積層絶縁膜、ＢＰＳＧ膜とＳＯＧ膜との積層絶縁膜を形成してもよい。
【０１０９】
その後、基板２Ａに対して熱処理を施して、上記ＳＯＧ膜を焼き締める。この熱処理により、外周部のｐ型フィールドリミッティングリング１２上の表面半導体層４に形成されたｐ＋型半導体層２６中の不純物が拡散して、ｐ型フィールドリミッティングリング１２とｐ＋型半導体層２６との間の表面半導体層４（開口部５）にも不純物が導入されて、両者は低抵抗で接続される。同様に、外周部のｎ型ガードリング１３中の不純物が拡散して、ｎ型ガードリング１３と基板２Ａとの間の表面半導体層４（開口部５）にも不純物が導入されて、両者は低抵抗で接続される。
【０１１０】
次に、図２９および図３０に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして層間絶縁膜１４をエッチングし、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ゲート電極１１、ｐ＋型半導体層２６、およびｎ型ガードリング１３のそれぞれに達する開口部１５を形成する。
【０１１１】
この開口部１５を形成する際には、まず、窒化シリコン膜３２をエッチングストッパとして、ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５および酸化シリコン膜３３を順次エッチングする（図２９）。続いて、酸化シリコン膜３１をエッチングストッパとして窒化シリコン膜３２をエッチングした後、単結晶シリコンからなるｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３、ならびにゲート電極１１の上部を構成するタングステンシリサイド層２８をエッチングストッパとして、酸化シリコン膜３１をエッチングする（図３０）。
【０１１２】
このように、窒化シリコン膜３２においてＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５および酸化シリコン膜３３のエッチングを一旦止めて、その後、相対的に薄い窒化シリコン膜３２および酸化シリコン膜３１を順次エッチングして開口部１５を形成しているので、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３のオーバエッチング量を僅かとすることができる。従って、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ＋型半導体層２６、およびｎ型ガードリング１３を突き抜けて、その下の埋め込み絶縁膜３をエッチングすることがなく、開口部１５が基板２Ａに達することがない。
【０１１３】
その後は、前述の実施の形態１と同様にして、図３１に示すように、エミッタパッド（エミッタ電極）１６、フィールドリミッティングリング電極１２Ａ、およびガードリング電極１３Ａなどを形成する。さらに、図３２に示すように、基板２Ａの裏面を研削し、ベース層２を形成する。続いて、ｎ型バッファ層１８、ｐ型コレクタ層１９、およびコレクタ電極２０を形成する。
【０１１４】
このように、本実施の形態２によれば、前述の実施の形態１と同様の効果を得ることができ、さらに、エミッタパッド１６とｎ＋型ソース層８ａおよびｐ＋型エミッタ層９との接続不良を防止することができる。
【０１１５】
（実施の形態３）
≪半導体装置≫
本発明の実施の形態３によるＩＧＢＴを含む半導体装置について図３３を用いて説明する。図３３は半導体チップの活性部および外周部を示す要部断面図である。
【０１１６】
前述の実施の形態１と主に相違する点は、埋め込み絶縁膜３および活性領域を規定する絶縁膜６を、窒化膜を含む多層膜により形成していることと、ゲート電極１１の側面にサイドウォールＳＷを形成せずに、ｎ型ソース層８をｎ＋型ソース層８ａのみで構成していることである。すなわち、前述の実施の形態１では、埋め込み絶縁膜３および絶縁膜６を同一層の酸化膜により構成した。これに対して、本実施の形態３では、酸化膜と、その上に堆積した窒化膜との積層膜により上記埋め込み絶縁膜３に対応する薄膜部を構成し、上記積層膜の上にさらに堆積した酸化膜との積層膜により上記絶縁膜６に対応する厚膜部を構成する。
【０１１７】
具体的には、酸化シリコン膜３６と窒化シリコン膜３７との積層膜によって埋め込み絶縁膜３９を形成し、酸化シリコン膜３６と窒化シリコン膜３７と酸化シリコン膜３８との積層膜によって活性領域を規定する絶縁膜を形成する。このように、埋め込み絶縁膜３９および活性領域を規定する絶縁膜を、窒化膜を含む多層膜により構成することにより、この窒化膜により開口部１５の突き抜けを確実に防止することができる。ゲート電極１１の側面にサイドウォールＳＷを形成せずに、ｎ型ソース層８をｎ＋型ソース層８ａのみで構成している態様については前述の実施の形態２と同様であるので、ここでの説明は省略する。
【０１１８】
≪半導体装置の製造方法≫
本発明の実施の形態３によるＩＧＢＴを含む半導体装置の製造方法について図３４〜図５４を用いて工程順に説明する。図３４〜図５４は半導体チップの活性部および外周部を示す要部断面図である。
【０１１９】
本実施の形態３によるＩＧＢＴの製造工程は、前述の実施の形態１において説明したＩＧＢＴの製造工程のうち、図３〜図５を用いて説明した工程までは同様であるため、その説明を省略する。
【０１２０】
前述の図５を用いて説明した工程に続いて、図３４に示すように、基板２Ａに熱酸化処理を施すことによって、基板２Ａの主面（表面）に酸化シリコン膜３６を形成する。酸化シリコン膜３６の厚さは、例えば１００ｎｍ〜３００ｎｍである。
【０１２１】
次に、図３５に示すように、表面酸化膜３６上にＣＶＤ法により窒化シリコン膜３７を堆積する。窒化シリコン膜３７の厚さは、例えば１０ｎｍ〜５０ｎｍである。
【０１２２】
次に、図３６に示すように、窒化シリコン膜３７上にＣＶＤ法により酸化シリコン膜３８を形成する。酸化シリコン膜３８の厚さは、例えば２００ｎｍ〜５００ｎｍである。このとき、外周部に設けられた溝２２の内部は全て酸化シリコン膜３６、窒化シリコン膜３７、および酸化シリコン膜３８によって埋まらない。
【０１２３】
次に、図３７に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたドライエッチングにより、活性領域（例えばソース領域、チャネル領域、およびエミッタ領域（バックゲート領域）が形成される領域）となる領域の酸化シリコン膜３８をエッチングする。これにより、エッチングされなかった酸化シリコン膜３８によって基板２Ａの主面では活性領域が規定される。本実施の形態３では、前述の実施の形態１と同様に、酸化シリコン膜３８が形成された厚膜部（酸化シリコン膜３６、窒化シリコン膜３７、および酸化シリコン膜３８からなる積層膜）が形成された領域と、酸化シリコン膜３８が除去された薄膜部（酸化シリコン膜３６および窒化シリコン膜３７からなる積層膜）が形成された領域とが交互にストライプ状に並ぶ。さらに、外周部のｐ型フィールドリミッティングリング１２上およびｎ型ガードリング１３が形成される領域にも酸化シリコン膜３８が除去された薄膜部（酸化シリコン膜３６および窒化シリコン膜３７からなる積層膜）を形成する。
【０１２４】
次に、図３８に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３８が除去された薄膜部（酸化シリコン膜３６および窒化シリコン膜３７からなる積層膜）の一部をエッチングして、開口部（離間部）５を形成する。これにより、開口部５を備え、酸化シリコン膜３６と窒化シリコン膜３７との積層膜により構成された埋め込み絶縁膜３９を形成することができる。このとき、開口部５の底面には基板２Ａの表面が露出する。
【０１２５】
次に、図３９に示すように、埋め込み絶縁膜３９の開口部５からシリコン結晶が格子レベルで連続するように、比抵抗が基板２Ａとほぼ同じであるｎ−型単結晶シリコン膜４Ａをエピタキシャル法により成膜する。
【０１２６】
次に、図４０に示すように、酸化シリコン膜３８が形成された厚膜部（酸化シリコン膜３６、窒化シリコン膜３７、および酸化シリコン膜３８からなる積層膜）をストッパ（研磨終点）としたＣＭＰ法によりｎ−型単結晶シリコン膜４Ａを研磨する。これにより、酸化シリコン膜３８が形成された厚膜部（酸化シリコン膜３６、窒化シリコン膜３７、および酸化シリコン膜３８からなる積層膜）と薄膜部（埋め込み絶縁膜３９）とによる段差で厚さが規定される表面半導体層４を形成する。
【０１２７】
次に、図４１に示すように、基板２Ａに熱酸化処理を施すことによって、表面半導体層４の表面に犠牲酸化膜２４を形成する。
【０１２８】
次に、図４２に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部の表面半導体層４の一部領域（後の工程で形成されるゲート電極１１下のチャネルとなる領域とその両側）にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ型半導体層２５を形成する。同時に、外周部のｐ型フィールドリミッティングリング１２上の表面半導体層４にもｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ型半導体層２５を形成する。
【０１２９】
次に、図４３に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部のｐ型半導体層２５の一部領域（エミッタ（バックゲート）となる領域）にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ＋型エミッタ層（ｐ型バックゲート層）９を形成する。同時に、外周部のｐ型フィールドリミッティングリング１２上のｐ型半導体層２５にｐ型を示す不純物（例えばＢ（ホウ素））をイオン注入法により導入して、ｐ＋型半導体層２６を形成する。このとき、活性部の酸化シリコン膜３８の側面近傍のｐ型半導体層２５に上記ｐ型を示す不純物を導入せずにｐ＋型エミッタ層９を形成しない場合もある。不純物を導入せずに残されたｐ型半導体層２５は、熱によって発生する応力を緩和する機能を有する。本実施の形態３では上記ｐ型半導体層２５を残した場合を例示している。
【０１３０】
次に、図４４に示すように、基板２Ａに熱酸化処理を施すことによって、表面半導体層４（活性部のｐ型半導体層２５およびｐ＋型エミッタ層９ならびに外周部のｐ＋型半導体層２６も含む）の表面に下層酸化膜（図示は省略）を形成する。続いて、この下層酸化膜上にＣＶＤ法により上層酸化膜（図示は省略）を堆積して、下層酸化膜および上層酸化膜からなるゲート絶縁膜１０を形成する。下層酸化膜の厚さは、例えば１０ｎｍであり、上層酸化膜の厚さは、例えば９０ｎｍである。
【０１３１】
次に、図４５に示すように、基板２Ａの主面上に多結晶シリコン膜２７を堆積する。
【０１３２】
次に、図４６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしたエッチングにより、多結晶シリコン膜２７をパターニングする。これにより、多結晶シリコン膜２７からなるゲート電極１１を形成することができる。
【０１３３】
次に、図４７に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、活性部のゲート電極１１の両側のｐ型半導体層２５にｎ型を示す不純物（例えばＡｓ（ヒ素））をイオン注入法により導入して、ｎ＋型ソース層８ａを形成する。同時に、外周部の表面半導体層４にｎ型を示す不純物（例えばＡｓ（ヒ素））を導入して、ｎ型ガードリング（チャネルストッパ）１３を形成する。
【０１３４】
なお、活性部の酸化シリコン膜３８の側面近傍のｐ型半導体層２５に上記ｎ型を示す不純物を導入せずにｎ＋型ソース層８ａを形成しない場合もある。不純物を導入せずに残されたｐ型半導体層２５は、熱によって発生する応力を緩和する機能を有する。本実施の形態３では、上記ｐ型半導体層２５を残した場合を例示している。また、ｎ＋型ソース層８ａが形成されなかったゲート電極１１下のｐ型半導体層２５は、ｐ型チャネル層７を構成することになる。
【０１３５】
ここまでの工程により、本実施の形態３によるＩＧＢＴの素子を形成することができる。
【０１３６】
次に、図４８に示すように、基板２Ａに熱酸化処理を施すことにより、露出している活性部のｐ型半導体層２５、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、およびゲート電極１１の上面および側面、ならびに外周部のｐ＋型半導体層２６およびｎ＋型ガードリング１３の表面に酸化シリコン膜４０を形成する。酸化シリコン膜４０の厚さは、例えば１０ｎｍ〜３０ｎｍである。続いて、基板２Ａの主面上にＣＶＤ法により酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性ドライエッチングにより加工して、ゲート電極１１の側面にスペーサ４１を形成する。
【０１３７】
次に、図４９に示すように、基板２Ａの主面上に窒化シリコン膜３２を堆積する。窒化シリコン膜３２の厚さは、例えば１０ｎｍ〜５０ｎｍである。
【０１３８】
次に、図５０に示すように、基板２Ａの主面上に酸化シリコン膜３３およびＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５を順次堆積する。これにより、酸化シリコン膜４０、窒化シリコン膜３２、酸化シリコン膜３３、およびＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５からなる層間絶縁膜４２を形成する。酸化シリコン膜３３の厚さは、例えば１００ｎｍ〜３００ｎｍ、ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５の厚さは、例えば２００ｎｍ〜５００ｎｍである。ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５に代えてＢＰＳＧ膜、ＰＳＧ膜とＢＰＳＧ膜との積層絶縁膜、ＢＰＳＧ膜とＳＯＧ膜との積層絶縁膜を形成してもよい。その後、基板２Ａに対して熱処理を施して、上記ＳＯＧ膜を焼き締める。
【０１３９】
次に、図５１および図５２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして層間絶縁膜４２をエッチングし、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ型半導体層２５、ゲート電極１１、ｐ＋型半導体層２６、およびｎ型ガードリング１３のそれぞれに達する開口部１５を形成する。
【０１４０】
この開口部１５を形成する際には、まず、窒化シリコン膜３２をエッチングストッパとして、ＰＳＧ膜とＳＯＧ膜との積層絶縁膜３５および酸化シリコン膜３３を順次エッチングする（図５１）。続いて、酸化シリコン膜４０およびスペーサ４１をエッチングストッパとして窒化シリコン膜３２をエッチングする。この際、窒化シリコン膜３２をオーバエッチングしても、ゲート電極１１の側面にはスペーサ４１が形成されているので、ｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、およびｐ型半導体層２５までエッチングは進み難い。続いて、単結晶シリコンからなるｎ＋型ソース層８ａ、ｐ＋型エミッタ層９、ｐ型半導体層２５、ｐ＋型半導体層２６、およびｎ型ガードリング１３、ならびに多結晶シリコンからなるゲート電極１１をエッチングストッパとして、酸化シリコン膜４０およびスペーサ４１をエッチングする（図５２）。この際、酸化シリコン膜４０およびスペーサ４１をオーバエッチングしても、これらの下に形成された窒化シリコン膜３７によって、エッチングは止まり、開口部１５が基板２Ａに達することはない。
【０１４１】
その後は、前述の実施の形態１と同様にして、図５３に示すように、エミッタパッド（エミッタ電極）１６、フィールドリミッティングリング電極１２Ａ、およびガードリング電極１３Ａなどを形成する。さらに、図５４に示すように、基板２Ａの裏面を研削し、ベース層２を形成する。例えばｎ型バッファ層１８、ｐ型コレクタ層１９、およびコレクタ電極２０を形成する。
【０１４２】
このように、本実施の形態３により、前述の実施の形態１と同様の効果をより確実に得ることができる。
【０１４３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４４】
本発明は、例えば鉄道車両およびハイブリッドカーにおけるモータードライブ用インバータ等の種々のインバータに適用することができる。
【符号の説明】
【０１４５】
１  半導体チップ
２  ベース層
２Ａ  半導体基板
３  埋め込み絶縁膜
４  表面半導体層
４Ａ  ｎ−型単結晶シリコン膜
５  開口部（離間部）
６  絶縁膜（第１絶縁膜）
７  ｐ型チャネル層
８  ｎ型ソース層
８ａ  ｎ＋型ソース層
８ｂ  ｎ−型ソース層
９  ｐ＋型エミッタ層（ｐ型バックゲート層）
１０  ゲート絶縁膜
１１  ゲート電極
１２  ｐ型フィールドリミッティングリング
１２Ａ  フィールドリミッティングリング電極
１３  ｎ型ガードリング（チャネルストッパ）
１３Ａ  ガードリング電極
１４  層間絶縁膜
１５  開口部
１６  エミッタパッド（エミッタ電極）
１７  ゲートパッド
１７Ａ  ゲートフィンガー
１８  ｎ型バッファ層
１９  ｐ型コレクタ層
２０  コレクタ電極
２１  表面酸化膜
２２  溝
２３  ｐ型ウェル
２４  犠牲酸化膜
２５  ｐ型半導体層
２６  ｐ＋型半導体層
２７  多結晶シリコン膜
２８  タングステンシリサイド層
２９  窒化シリコン膜
３０  絶縁膜
３１  酸化シリコン膜
３２  窒化シリコン膜
３３  酸化シリコン膜
３５  ＰＳＧ膜とＳＯＧ膜との積層絶縁膜
３６  酸化シリコン膜
３７  窒化シリコン膜
３８  酸化シリコン膜
３９  埋め込み絶縁膜
４０  酸化シリコン膜
４１  スペーサ
４２  層間絶縁膜
５２  ベース層
５３  埋め込み絶縁膜
５４  表面半導体層
５５  開口部
５６  フィールド絶縁膜
５７  ｐ型チャネル層
５８  ｎ＋型ソース層
５９  ｐ＋型エミッタ層
６０  ゲート絶縁膜
６１  ゲート電極
６４  層間絶縁膜
６５  開口部
６６  エミッタパッド（エミッタ電極）
６８  ｎ型バッファ層
６９  ｐ型コレクタ層
７０  コレクタ電極
ＳＷ  サイドウォール
【図１】
0005816570.tif 000002
【図２】
0005816570.tif 000003
【図３】
0005816570.tif 000004
【図４】
0005816570.tif 000005
【図５】
0005816570.tif 000006
【図６】
0005816570.tif 000007
【図７】
0005816570.tif 000008
【図８】
0005816570.tif 000009
【図９】
0005816570.tif 000010
【図１０】
0005816570.tif 000011
【図１１】
0005816570.tif 000012
【図１２】
0005816570.tif 000013
【図１３】
0005816570.tif 000014
【図１４】
0005816570.tif 000015
【図１５】
0005816570.tif 000016
【図１６】
0005816570.tif 000017
【図１７】
0005816570.tif 000018
【図１８】
0005816570.tif 000019
【図１９】
0005816570.tif 000020
【図２０】
0005816570.tif 000021
【図２１】
0005816570.tif 000022
【図２２】
0005816570.tif 000023
【図２３】
0005816570.tif 000024
【図２４】
0005816570.tif 000025
【図２５】
0005816570.tif 000026
【図２６】
0005816570.tif 000027
【図２７】
0005816570.tif 000028
【図２８】
0005816570.tif 000029
【図２９】
0005816570.tif 000030
【図３０】
0005816570.tif 000031
【図３１】
0005816570.tif 000032
【図３２】
0005816570.tif 000033
【図３３】
0005816570.tif 000034
【図３４】
0005816570.tif 000035
【図３５】
0005816570.tif 000036
【図３６】
0005816570.tif 000037
【図３７】
0005816570.tif 000038
【図３８】
0005816570.tif 000039
【図３９】
0005816570.tif 000040
【図４０】
0005816570.tif 000041
【図４１】
0005816570.tif 000042
【図４２】
0005816570.tif 000043
【図４３】
0005816570.tif 000044
【図４４】
0005816570.tif 000045
【図４５】
0005816570.tif 000046
【図４６】
0005816570.tif 000047
【図４７】
0005816570.tif 000048
【図４８】
0005816570.tif 000049
【図４９】
0005816570.tif 000050
【図５０】
0005816570.tif 000051
【図５１】
0005816570.tif 000052
【図５２】
0005816570.tif 000053
【図５３】
0005816570.tif 000054
【図５４】
0005816570.tif 000055
【図５５】
0005816570.tif 000056
【図５６】
0005816570.tif 000057
【図５７】
0005816570.tif 000058
【図５８】
0005816570.tif 000059
【図５９】
0005816570.tif 000060
【図６０】
0005816570.tif 000061