(57)【特許請求の範囲】
【請求項１】
パルス入力端子からの正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路であって、
前記パルス入力端子に一端が接続される第１抵抗と、
該第１抵抗の他端にベース又はゲートが接続される第１Ｎ型トランジスタと、
該第１Ｎ型トランジスタのコレクタ又はドレインにベースが接続される第２ＮＰＮ型トランジスタと、
該第２ＮＰＮ型トランジスタがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、前記第１Ｎ型トランジスタがオン状態を維持できるように前記第１Ｎ型トランジスタのベース又はゲートに一端が接続される第２抵抗と、
前記第２ＮＰＮ型トランジスタがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、第３Ｎ型トランジスタがオン状態を維持できるように前記第２抵抗の他端と前記第２ＮＰＮ型トランジスタのコレクタに一端が接続される第３抵抗と、
該第３抵抗の他端にベース又はゲートが接続される前記第３Ｎ型トランジスタと、
前記第１Ｎ型トランジスタのコレクタ又はドレイン、前記第２ＮＰＮ型トランジスタのコレクタ並びに前記第３Ｎ型トランジスタのコレクタ又はドレインに各々第４抵抗、第５抵抗及び第６抵抗を介して接続されるバイアス電源を備え、
前記第３Ｎ型トランジスタのコレクタ又はドレインは信号出力端子に接続されており、
前記第２ＮＰＮ型トランジスタがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、前記第１抵抗、前記第２抵抗及び前記第５抵抗の抵抗値をそれぞれr1、r2及びr5、前記第１Ｎ型トランジスタのターンオン電圧をＶt、前記第１抵抗に流れる電流と前記第１Ｎ型トランジスタのベース電流の比を1:a、並びに前記バイアス電源の電圧をＶccとした時、r1＞Ｖt×(a×r2＋2a×r5)／(Ｖcc−Ｖt)の関係を満足する
ことを特徴とするラッチ回路。
【請求項２】
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタは、いずれもＮＰＮ型トランジスタであり、
前記第１Ｎ型トランジスタのコレクタに前記第２ＮＰＮ型トランジスタのベースが接続され、
前記第１Ｎ型トランジスタのコレクタ及び前記第３Ｎ型トランジスタのコレクタに各々前記第４抵抗及び前記第６抵抗を介して前記バイアス電源が接続され、
前記第３Ｎ型トランジスタのコレクタは前記信号出力端子に接続されている
ことを特徴とする請求項１に記載のラッチ回路。
【請求項３】
パルス入力端子からの正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路であって、
前記パルス入力端子に一端が接続される第１抵抗と、
該第１抵抗の他端にベース又はゲートが接続される第１Ｎ型トランジスタと、
該第１Ｎ型トランジスタのコレクタ又はドレインに一端が接続される第７抵抗と、
該第７抵抗の他端にゲートが接続される第２Ｎチャネル型ＦＥＴと、
該第２Ｎチャネル型ＦＥＴがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、前記第１Ｎ型トランジスタがオン状態を維持できるように前記第１Ｎ型トランジスタのベース又はゲートに一端が接続される第２抵抗と、
前記第２Ｎチャネル型ＦＥＴがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、第３Ｎ型トランジスタがオン状態を維持できるように前記第２抵抗の他端と前記第２Ｎチャネル型ＦＥＴのドレインに一端が接続される第３抵抗と、
該第３抵抗の他端にベース又はゲートが接続される前記第３Ｎ型トランジスタと、
前記第１Ｎ型トランジスタのコレクタ又はドレイン、前記第２Ｎチャネル型ＦＥＴのドレイン並びに前記第３Ｎ型トランジスタのコレクタ又はドレインに各々第４抵抗、第５抵抗及び第６抵抗を介して接続されるバイアス電源を備え、
前記第３Ｎ型トランジスタのコレクタ又はドレインは信号出力端子に接続されており、
前記第１抵抗、前記第２抵抗及び前記第５抵抗の抵抗値をそれぞれr1、r2及びr5、前記第１Ｎ型トランジスタのターンオン電圧をＶt、並びに前記バイアス電源の電圧をＶccとした時、r1＞Ｖt×(r2＋r5)／(Ｖcc−Ｖt)の関係を満足する
ことを特徴とするラッチ回路。
【請求項４】
前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタは、いずれもＮチャネル型ＦＥＴであり、
前記第１Ｎ型トランジスタのドレインに前記第７抵抗の一端が接続され、
前記第１Ｎ型トランジスタのドレイン及び前記第３Ｎ型トランジスタのドレインに各々前記第４抵抗及び前記第６抵抗を介して前記バイアス電源が接続され、
前記第３Ｎ型トランジスタのドレインは前記信号出力端子に接続されている
ことを特徴とする請求項３に記載のラッチ回路。
【請求項５】
信号入力部と信号出力部との間に絶縁部品を有し、入力信号と近似した波形の出力信号が得られる絶縁インタフェース回路であって、
前記絶縁部品は、前記信号入力部に入力された入力信号の立ち上がりに対応して前記信号出力部のパルス入力端子に正パルス又は負パルスを入力するとともに、前記入力信号の立ち下がりに対応して前記パルス入力端子に負パルス又は正パルスを入力し、
前記信号出力部は請求項１ないし４のいずれかに記載のラッチ回路を含み、前記パルス入力端子からの正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化する
ことを特徴とする絶縁インタフェース回路。
【請求項６】
前記絶縁部品が、パルストランス又は結合コンデンサである
ことを特徴とする請求項５に記載の絶縁インタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路、並びに信号入力部と信号出力部との間に絶縁部品を有し、その絶縁部品によって信号入力部への入力信号に対応した信号を信号出力部に伝達し、信号出力部は絶縁部品から伝達された信号に基づいて入力信号と近似した波形の出力信号を出力する絶縁インタフェース回路に関するものである。
【背景技術】
【０００２】
信号入力部と信号出力部との間に絶縁部品を有し、入力信号と近似した波形の出力信号を出力する絶縁インタフェース回路としては、特許文献１（特開平５−１１４８３３号公報）に記載されるように、絶縁部品としてフォトカプラを使用するものが一般的であるが、フォトカプラはＬＥＤの発光効率の初期バラツキや経年劣化のため、信号伝達時間において製品個体差が大きいという問題がある。
【０００３】
そして、特許文献２（特許第５６００２３７号公報）には、絶縁部品として誘導結合チャネル（パルストランス）を使用し、送信信号と同様の波形形状の送信電流を送信コイルに流して、受信コイルに正負のパルス電圧を発生させ、ゲイン回路とラッチ回路から成る受信回路で送信信号を復元することができるデータ転送速度の速い送受信回路が開示されている（特に、図２、３及び段落００３４〜００３８を参照）。
【０００４】
しかし、特許文献２に開示されている受信回路は、トランジスタ１２２、トランジスタ１２４及びトランジスタ１２５と１２７からなるインバータを有するゲイン回路と、クロスカップルのＰＭＯＳからなるラッチ回路を含んでいるため回路構成が複雑であった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１１４８３３号公報
【特許文献２】特許第５６００２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路を簡単な回路構成とすることを第一の課題とし、信号伝達時間が短く、かつ、２つのパルスの時間間隔が長い場合にも対応できるラッチ回路の提供を第二の課題としてなされたものである。
また本発明は、パルストランスや結合コンデンサ等の絶縁部品を使用する絶縁インタフェース回路において、信号入力部に入力された入力信号に対応して絶縁部品から信号出力部に入力される正負のパルス信号を整流することなく簡単な回路構成によって検出し、入力信号と近似した波形の出力信号が得られるようにすること、及び信号伝達時間が短く、かつ、時間幅の長い入力信号であっても確実に入力信号と近似した波形の出力信号が得られるようにすることを第三の課題としてなされたものである。
【課題を解決するための手段】
【０００７】
請求項１に係る発明は、パルス入力端子からの正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路であって、前記パルス入力端子に一端が接続される第１抵抗と、該第１抵抗の他端にベース又はゲートが接続される第１Ｎ型トランジスタと、該第１Ｎ型トランジスタのコレクタ又はドレインにベースが接続される第２ＮＰＮ型トランジスタと、該第２ＮＰＮ型トランジスタがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、前記第１Ｎ型トランジスタがオン状態を維持できるように前記第１Ｎ型トランジスタのベース又はゲートに一端が接続される第２抵抗と、前記第２ＮＰＮ型トランジスタがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、第３Ｎ型トランジスタがオン状態を維持できるように前記第２抵抗の他端と前記第２ＮＰＮ型トランジスタのコレクタに一端が接続される第３抵抗と、該第３抵抗の他端にベース又はゲートが接続される前記第３Ｎ型トランジスタと、前記第１Ｎ型トランジスタのコレクタ又はドレイン、前記第２ＮＰＮ型トランジスタのコレクタ並びに前記第３Ｎ型トランジスタのコレクタ又はドレインに各々第４抵抗、第５抵抗及び第６抵抗を介して接続されるバイアス電源を備え、前記第３Ｎ型トランジスタのコレクタ又はドレインは信号出力端子に接続されており、前記第２ＮＰＮ型トランジスタがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、前記第１抵抗、前記第２抵抗及び前記第５抵抗の抵抗値をそれぞれr1、r2及びr5、前記第１Ｎ型トランジスタのターンオン電圧をＶt、前記第１抵抗に流れる電流と前記第１Ｎ型トランジスタのベース電流の比を1:a、並びに前記バイアス電源の電圧をＶccとした時、r1＞Ｖt×(a×r2＋2a×r5)／(Ｖcc−Ｖt)の関係を満足する
ことを特徴とする。
【０００８】
請求項２に係る発明は、請求項１に記載のラッチ回路において、前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタは、いずれもＮＰＮ型トランジスタであり、前記第１Ｎ型トランジスタのコレクタに前記第２ＮＰＮ型トランジスタのベースが接続され、前記第１Ｎ型トランジスタのコレクタ及び前記第３Ｎ型トランジスタのコレクタに各々前記第４抵抗及び前記第６抵抗を介して前記バイアス電源が接続され、前記第３Ｎ型トランジスタのコレクタは前記信号出力端子に接続されていることを特徴とする。
【０００９】
請求項３に係る発明は、パルス入力端子からの正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路であって、前記パルス入力端子に一端が接続される第１抵抗と、該第１抵抗の他端にベース又はゲートが接続される第１Ｎ型トランジスタと、該第１Ｎ型トランジスタのコレクタ又はドレインに一端が接続される第７抵抗と、該第７抵抗の他端にゲートが接続される第２Ｎチャネル型ＦＥＴと、該第２Ｎチャネル型ＦＥＴがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、前記第１Ｎ型トランジスタがオン状態を維持できるように前記第１Ｎ型トランジスタのベース又はゲートに一端が接続される第２抵抗と、前記第２Ｎチャネル型ＦＥＴがオフ状態、かつ、パルス入力端子に正パルス及び負パルスが入力されていない状態において、第３Ｎ型トランジスタがオン状態を維持できるように前記第２抵抗の他端と前記第２Ｎチャネル型ＦＥＴのドレインに一端が接続される第３抵抗と、該第３抵抗の他端にベース又はゲートが接続される前記第３Ｎ型トランジスタと、前記第１Ｎ型トランジスタのコレクタ又はドレイン、前記第２Ｎチャネル型ＦＥＴのドレイン並びに前記第３Ｎ型トランジスタのコレクタ又はドレインに各々第４抵抗、第５抵抗及び第６抵抗を介して接続されるバイアス電源を備え、前記第３Ｎ型トランジスタのコレクタ又はドレインは信号出力端子に接続されており、前記第１抵抗、前記第２抵抗及び前記第５抵抗の抵抗値をそれぞれr1、r2及びr5、前記第１Ｎ型トランジスタのターンオン電圧をＶt、並びに前記バイアス電源の電圧をＶccとした時、r1＞Ｖt×(r2＋r5)／(Ｖcc−Ｖt)の関係を満足する
ことを特徴とする。
【００１０】
請求項４に係る発明は、請求項３に記載のラッチ回路において、前記第１Ｎ型トランジスタ及び前記第３Ｎ型トランジスタは、いずれもＮチャネル型ＦＥＴであり、前記第１Ｎ型トランジスタのドレインに前記第７抵抗の一端が接続され、前記第１Ｎ型トランジスタのドレイン及び前記第３Ｎ型トランジスタのドレインに各々前記第４抵抗及び前記第６抵抗を介して前記バイアス電源が接続され、前記第３Ｎ型トランジスタのドレインは前記信号出力端子に接続されていることを特徴とする。
【００１１】
請求項５に係る発明は、信号入力部と信号出力部との間に絶縁部品を有し、入力信号と近似した波形の出力信号が得られる絶縁インタフェース回路であって、前記絶縁部品は、前記信号入力部に入力された入力信号の立ち上がりに対応して前記信号出力部のパルス入力端子に正パルス又は負パルスを入力するとともに、前記入力信号の立ち下がりに対応して前記パルス入力端子に負パルス又は正パルスを入力し、前記信号出力部は請求項１ないし４のいずれかに記載のラッチ回路を含み、前記パルス入力端子からの正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化することを特徴とする。
【００１２】
請求項６に係る発明は、請求項５に記載の絶縁インタフェース回路において、前記絶縁部品が、パルストランス又は結合コンデンサであることを特徴とする。
【発明の効果】
【００１３】
請求項１又は２に係る発明によれば、正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路を、３つのトランジスタ、６つの抵抗及びバイアス電源等からなる簡単な回路構成によって実現することができ、また、簡単な回路構成でありながら、出力信号がハイレベルからローレベル又はローレベルからハイレベルに変化した後における第１Ｎ型トランジスタのオン状態又はオフ状態がバイアス電源によって維持されるので、入力される正パルスから負パルスまでの時間間隔が長い場合にもラッチ状態を確実に保持することができる。
そのため、安定性の高いラッチ回路を安価に提供することができる。
また、請求項２に係る発明のラッチ回路では、ＮＰＮ型トランジスタのみを利用しているため、静電気に強く壊れにくい、信号伝達時間が短いという効果もある。
【００１４】
請求項３又は４に係る発明によれば、正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路を、３つのＦＥＴ、７つの抵抗及びバイアス電源等からなる簡単な回路構成によって実現することができ、また、簡単な回路構成でありながら、出力信号がハイレベルからローレベル又はローレベルからハイレベルに変化した後における第１Ｎチャネル型ＦＥＴのオン状態又はオフ状態がバイアス電源によって維持されるので、入力される正パルスから負パルスまでの時間間隔が長い場合にもラッチ状態を確実に保持することができる。
そのため、安定性の高いラッチ回路を安価に提供することができる。
さらに、請求項４に係る発明のラッチ回路では、ＦＥＴのみを利用しているため、動作速度が速い、集積度を高め易く消費電力が小さいという効果もある。
【００１５】
請求項５又は６に係る発明の絶縁インタフェース回路によれば、請求項１ないし４に係る発明のラッチ回路による効果に加え、信号入力部に入力された入力信号の立ち上がりに対応して絶縁部品から信号出力部のパルス入力端子に入力される正負のパルス信号を整流することなく簡単な回路構成によって検出し、入力信号と近似した波形の出力信号を得ることができる。
また、簡単な回路構成でありながら信号伝達時間が短く、かつ、時間幅の長い入力信号であっても確実に動作するので、安定性の高い絶縁インタフェース回路を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施例１における絶縁インタフェース回路の構成を示す図。
【図２】実施例１における信号入力、トランス出力、信号出力の波形を示す図。
【図３】実施例１における絶縁インタフェース回路の動作説明図。
【図４】実施例２における絶縁インタフェース回路の構成を示す図。
【図５】実施例３における絶縁インタフェース回路の構成を示す図。
【図６】変形例（４）における信号入力部の回路構成を示す図。
【発明を実施するための形態】
【００１７】
以下、実施例によって本発明の実施形態を説明する。
【実施例１】
【００１８】
図１は、実施例１における絶縁インタフェース回路の構成を示す図であり、信号入力部１と信号出力部２とを電気的に絶縁しつつ信号を伝達するための絶縁部品としてパルストランス３を有している。
そして、パルストランス３の一次側巻線４の一端は抵抗５を介して入力側電源６に接続され、一次側巻線４の他端はＮチャネル型ＦＥＴ７のドレインに接続されている。
また、Ｎチャネル型ＦＥＴ７のゲートは抵抗８を介して信号入力端子９に接続され、Ｎチャネル型ＦＥＴ７のソースは接地されている。
【００１９】
パルストランス３の二次側巻線１０の一端は、信号出力部２のパルス入力端子１１と接続され、二次側巻線１０の他端は接地されている。
そして、実施例１の信号出力部２は、バイアス電源１２、３つのＮＰＮ型トランジスタ（Tr1〜Tr3）及び６つの抵抗（r1〜r6）で構成されるラッチ回路１３を含み、ラッチ回路１３はパルス入力端子１１からの正パルス入力に応じてハイレベルからローレベルに変化し、パルス入力端子１１からの負パルスの入力に応じてローレベルからハイレベルに変化する出力信号を信号出力端子１４に出力するようになっている。
【００２０】
実施例１のラッチ回路１３は、パルス入力端子１１に一端が接続される第１抵抗（r1）と、r1の他端にベースが接続される第１ＮＰＮ型トランジスタ（Tr1）と、Tr1のコレクタにベースが接続される第２ＮＰＮ型トランジスタ（Tr2）と、Tr1のベースに一端が接続される第２抵抗（r2）と、r2の他端とTr2のコレクタに一端が接続される第３抵抗（r3）と、r3の他端にベースが接続される第３ＮＰＮ型トランジスタ（Tr3）と、Tr1のコレクタ、Tr2のコレクタ及びTr3のコレクタに各々第４抵抗（r4）、第５抵抗（r5）及び第６抵抗（r6）を介して接続されるバイアス電源１２を備えて構成されており、Tr3のコレクタは信号出力端子１４に接続されている。
また、Tr1、Tr2及びTr3のエミッタはいずれも接地されている。
そして、Tr1、Tr2、Tr3はほぼ同じ特性、r2とr3はほぼ同じ値、r4とr5の関係はバイアス電源１２を投入した時にTr2が最も早くオン状態となるようにr4＜r5とするのが好ましい。
【００２１】
次に、実施例１における絶縁インタフェース回路の動作について説明する。
図２は、信号入力端子９から印加される信号入力波形と、その信号入力によってパルストランス３の二次側巻線１０に発生するトランス出力波形と、信号出力端子１４から出力される信号出力波形を示している。
図３（ａ）〜（ｅ）は、それぞれ図２に記載した時間t1〜t5の各タイミングにおける絶縁インタフェース回路の各部の状態及び電流の流れを示す動作説明図である。
以下、時間t1〜t5の各タイミングにおける絶縁インタフェース回路の動作を説明する。
【００２２】
図３（ａ）に示す時間t1においては、絶縁インタフェース回路の信号入力はローレベルが続いており、Ｎチャネル型ＦＥＴ７のゲート電圧がローレベルを維持しているので、パルストランス３の一次側巻線４には電流が流れない。
したがって、パルストランス３のトランス出力及びTr1のベース電圧ともにローレベルが維持されるため、Tr1のコレクタからエミッタには電流が流れない。
そうすると、Tr2のベース電圧はハイレベルに維持されるとともに、バイアス電源１２からr4を通じてTr2にベース電流が供給されるので、Tr2はオン状態を継続し、バイアス電源１２からr5を通じてTr2のコレクタからエミッタに電流が流れる。
Tr2のコレクタからエミッタに電流が流れる状態においてはTr3のベース電圧がローレベルに維持されるため、Tr3のコレクタからエミッタには電流が流れず、Tr3のコレクタ電圧、すなわち信号出力はハイレベルに維持される。
【００２３】
図３（ｂ）に示す時間t2においては、絶縁インタフェース回路の信号入力はローレベルからハイレベルに変化し、Ｎチャネル型ＦＥＴ７のゲート電圧がハイレベルとなるので、パルストランス３の一次側巻線４に電流が流れはじめる。
そうすると、パルストランス３の二次側巻線１０には正パルスが発生し、トランス出力は図２に示すように一時的に正電圧となり、Tr1のベース電圧がハイレベルとなってTr2がオフ状態になるとともにバイアス電源１２からr5及びr2を通じてTr1にベース電流が供給されるので、Tr1はオン状態となりバイアス電源１２からr4を通じてTr1のコレクタからエミッタに電流が流れる。
また、Tr3のベース電圧もハイレベルとなってバイアス電源１２からr5及びr3を通じてTr3にベース電流が供給されるので、Tr3はオン状態となりバイアス電源１２からr6を通じてTr3のコレクタからエミッタに電流が流れる。
Tr3のコレクタからエミッタに電流が流れると、Tr3のコレクタ電圧、すなわち信号出力はローレベルとなる。
【００２４】
図３（ｃ）に示す時間t3においては、絶縁インタフェース回路の信号入力はハイレベルが続き、Ｎチャネル型ＦＥＴ７のゲート電圧がハイレベルを維持しているので、パルストランス３の一次側巻線４には電流が流れ続けるが、電流値の変化がないためパルストランス３のトランス出力は図２に示すようにローレベルに戻る。
しかし、トランス出力がローレベルに戻っても、バイアス電源１２からr5、r2及びr1に電流が供給され続けてTr1のベース電圧はハイレベルに維持され、バイアス電源１２からr5及びr2を通じてベース電流も供給され続けるのでTr1はオン状態を維持し、図３（ｂ）と同様の動作によりTr3のコレクタ電圧、すなわち信号出力はローレベルに維持される。
ここで、Tr1がオン状態を維持するには、r1の値が重要であるところ、図３（ｃ）の状態においてr1に流れる電流（Ir1）とTr1のベース電流（Ib）の比を1:a、バイアス電源１２の電圧をＶccとすれば、Tr1のベース電圧の近似式は、
Ｖcc×r1／(r1＋a×r2＋2a×r5)となるので、r1、r2、r5を初期設定した後、t2からt3におけるIr1及びIbの計測と、上記近似式の値をTr1のターンオン電圧以上とするr1の調整を繰り返すことにより、t3においてTr1が安定的にオン状態となるようにr1の値を決定すれば良い。
【００２５】
図３（ｄ）に示す時間t4においては、絶縁インタフェース回路の信号入力はハイレベルからローレベルに変化し、Ｎチャネル型ＦＥＴ７のゲート電圧がローレベルとなるので、パルストランス３の一次側巻線４には電流が流れなくなる。
そうすると、パルストランス３の二次側巻線１０には負パルスが発生し、トランス出力は図２に示すように一時的に負電圧となり、Tr1のベース電圧がローレベルとなるので、Tr1はオフ状態となりTr1のコレクタからエミッタには電流が流れなくなる。
Tr1がオフ状態になると、Tr2のベース電圧がハイレベルになるとともにバイアス電源１２からr4を通じてTr2にベース電流が供給されるので、Tr2はオン状態となりバイアス電源１２からr5を通じてTr2のコレクタからエミッタに電流が流れる。
Tr2のコレクタからエミッタに電流が流れるとTr3のベース電圧がローレベルとなるため、Tr3はオフ状態となりコレクタからエミッタには電流が流れず、Tr3のコレクタ電圧、すなわち信号出力はハイレベルとなる。
【００２６】
図３（ｅ）に示す時間t5においては、絶縁インタフェース回路の信号入力はローレベルが続き、Ｎチャネル型ＦＥＴ７のゲート電圧がローレベルを維持しているので、パルストランス３の一次側巻線４には電流が流れない。
そうすると、図３（ａ）と同様に、パルストランス３のトランス出力及びTr1のベース電圧はローレベルに維持され、Tr2はオン状態を継続し、Tr3のベース電圧はローレベルに維持されるため、Tr3のコレクタからエミッタには電流が流れず、Tr3のコレクタ電圧、すなわち信号出力はハイレベルに維持される。
【実施例２】
【００２７】
図４は、実施例２における絶縁インタフェース回路の構成を示す図である。
実施例１における絶縁インタフェース回路の構成と異なっているのは、３つのＮＰＮ型トランジスタ（Tr1〜Tr3）を３つのＮチャネル型ＦＥＴ（FET1〜FET3）に置き換えてある点と、Tr1のコレクタとTr2のベースが直接接続されている代わりにFET1のドレインとFET2のゲートが第７抵抗（r7）を介して接続されている点であり、他の構成はTr1〜Tr3のベース、コレクタ及びエミッタを、それぞれFET1〜FET3のゲート、ドレイン及びソースに対応させれば、基本的に同じである。
したがって、実施例１と同じ素子に対しては同じ番号を付し、信号入力部１及びパルストランス３については全く同じ構成であるので説明を省略する。
【００２８】
実施例２の信号出力部１５は、バイアス電源１６、３つのＮチャネル型ＦＥＴ（FET1〜FET3）及び７つの抵抗（r1〜r7）で構成されるラッチ回路１７を含み、ラッチ回路１７はパルス入力端子１１からの正パルス入力に応じてハイレベルからローレベルに変化し、パルス入力端子１１からの負パルスの入力に応じてローレベルからハイレベルに変化する出力信号を信号出力端子１４に出力するようになっている。
【００２９】
実施例２のラッチ回路１７は、パルス入力端子１１に一端が接続される第１抵抗（r1）と、r1の他端にゲートが接続される第１Ｎチャネル型ＦＥＴ（FET1）と、FET1のドレインにr7を介してゲートが接続される第２Ｎチャネル型ＦＥＴ（FET2）と、FET1のゲートに一端が接続される第２抵抗（r2）と、r2の他端とFET2のドレインに一端が接続される第３抵抗（r3）と、r3の他端にゲートが接続される第３Ｎチャネル型ＦＥＴ（FET3）と、FET1のドレイン、FET2のドレイン及びFET3のドレインに各々第４抵抗（r4）、第５抵抗（r5）及び第６抵抗（r6）を介して接続されるバイアス電源１６を備えて構成されており、FET3のドレインは信号出力端子１４に接続されている。
また、FET1、FET2及びFET3のソースはいずれも接地されている。
ここで、FET1、FET2、FET3はほぼ同じ特性、r2とr3はほぼ同じ値、r4とr5の関係はバイアス電源１６を投入した時FET2が最も早くターンオンするようにr4＜r5とするのが好ましい。
【００３０】
実施例２における絶縁インタフェース回路の動作については、Tr1〜Tr3、ベース、コレクタ及びエミッタを、それぞれFET1〜FET3、ゲート、ドレイン及びソースと読み替えれば実施例１における絶縁インタフェース回路の動作とほぼ同じとなるので説明を省略する。
なお、実施例２のラッチ回路１７のFET1〜FET3においては定常的にはゲート電流が流れないので、実施例１におけるベース電流についての説明は考慮する必要がない。
そして、t3におけるFET1のゲート電圧の近似式は、
Ｖcc×r1／(r1＋r2＋r5)となり、r2、r5を設定すれば上記近似式の値をFET1のターンオン電圧以上とするr1を求めることができるので、t3においてFET1をオン状態に維持するために重要なr1の値の決定は実施例１のラッチ回路１３の場合より容易である。
【実施例３】
【００３１】
図５は、実施例３における絶縁インタフェース回路の構成を示す図である。
実施例１における絶縁インタフェース回路の構成と異なっているのは、絶縁部品であるパルストランス３に代えて第１結合コンデンサ１８及び第２結合コンデンサ１９を用いている点、信号入力部２０の構成が異なる点及び信号出力部２１のパルス入力端子１１が抵抗２２を介して接地されている点であり、他の構成は基本的に同じである。
したがって、実施例１と同じ素子に対しては同じ番号を付し、ラッチ回路１３については全く同じであるので、その構成及び動作についての説明は省略する。
【００３２】
信号入力部２０は、入力側電源２３から基準電圧の供給を受け、入力側が信号入力端子９に接続され、出力側が第１結合コンデンサ１８の一端に接続されて、信号入力端子９からの信号を反転して出力するインバータ回路２４により構成されている。
なお、インバータ回路２４と第２結合コンデンサ１９の一端及び他端は接地されている。
インバータ回路２４の入力側に信号入力端子９から信号が入力され、インバータ回路２４の出力側からその反転信号として図２の信号入力と同じ波形が出力された場合、ローレベルであった反転信号の立ち上がり時には、第１結合コンデンサ１８の他端側にマイナスの電荷が蓄積されるので正パルスが発生し、パルス入力端子１１は一時的にハイレベルとなる。逆にハイレベルであった反転信号の立ち下がり時には、第１結合コンデンサ１８の他端側に蓄積されていたマイナスの電荷が放出されるので負パルスが発生し、パルス入力端子１１は一時的に負電圧となる。
したがって、実施例３においてもラッチ回路１３は実施例１と全く同様に動作することとなる。
【００３３】
実施例１〜３の変形例を列記する。
（１）実施例１、２においては信号入力の立ち上がり及び立ち下がりに応じて、それぞれ正パルス及び負パルスが発生し、実施例３においては反転信号の立ち上がり及び立ち下がりに応じて、それぞれ正パルス及び負パルスが発生するが、論理を逆にして信号入力又は反転信号の立ち上がり及び立ち下がりに応じて、それぞれ負パルス及び正パルスが発生するものとしても良い。
（２）実施例１、３のラッチ回路１３のTr1及びTr3は、いずれもＮＰＮ型トランジスタであったが、これらをＮチャネル型ＦＥＴ（FET1、FET3）としても良い。
そうした場合、r1の他端に第１Ｎチャネル型ＦＥＴ（FET1）のゲートが接続され、FET1のドレインにTr2のベースが接続され、FET1のソースは接地されることとなり、r3の他端に第３Ｎチャネル型ＦＥＴ（FET3）のゲートが接続され、FET3のドレインに信号出力端子１４が接続され、FET3のソースは接地されることとなる。
（３）実施例２のラッチ回路１７のFET1及びFET3は、いずれもＮチャネル型ＦＥＴであったが、これらをＮＰＮ型トランジスタ（Tr1、Tr3）としても良い。
そうした場合、r1の他端に第１ＮＰＮ型トランジスタ（Tr1）のベースが接続され、Tr1のコレクタにr7を介してFET2のゲートが接続され、Tr1のエミッタは接地されることとなり、r3の他端に第３ＮＰＮ型トランジスタ（Tr3）のベースが接続され、Tr3のコレクタに信号出力端子１４が接続され、Tr3のエミッタは接地されることとなる。
なお、本明細書中では第１ＮＰＮ型トランジスタ（Tr1）と第１Ｎチャネル型ＦＥＴ（FET1）を合わせて第１Ｎ型トランジスタ、第３ＮＰＮ型トランジスタ（Tr3）と第３Ｎチャネル型ＦＥＴ（FET3）を合わせて第３Ｎ型トランジスタと呼ぶこととする。
（４）実施例１、２の信号入力部１においては、Ｎチャネル型ＦＥＴ７を用いたが、Ｐチャネル型ＦＥＴを用いて図６のような回路とすることもできる。
すなわち、信号入力端子９に抵抗２７を介してＰチャネル型ＦＥＴ２６のゲートを接続し、ソースを入力側電源６に接続し、ドレインを一次側巻線４の一端に接続するとともに、一次側巻線４の他端は抵抗２５を介して接地することで、信号入力のレベルに応じて一次側巻線４に流れる電流を制御することができる。
ただし、Ｐチャネル型ＦＥＴを用いた場合、信号入力がローレベルの時（t1、t4及びt5）において一次側巻線４に電流が流れ、信号入力がハイレベルの時（t2及びt3）において一次側巻線４に電流が流れないので、t2において二次側巻線１０に負パルスが発生し、t4において二次側巻線１０に正パルスが発生する。hoseisho
【符号の説明】
【００３４】
１  信号入力部      ２  信号出力部      ３  パルストランス
４  一次側巻線      ５  抵抗      ６  入力側電源
７  Ｎチャネル型ＦＥＴ      ８  抵抗      ９  信号入力端子
１０  二次側巻線      １１  パルス入力端子
１２  バイアス電源      １３  ラッチ回路      １４  信号出力端子
１５  信号出力部      １６  バイアス電源      １７  ラッチ回路
１８  第１結合コンデンサ      １９  第２結合コンデンサ
２０  信号入力部      ２１  信号出力部      ２２  抵抗
２３  入力側電源      ２４  インバータ回路
２５  抵抗      ２６  Ｐチャネル型ＦＥＴ      ２７  抵抗
r1〜r7  第１〜第７抵抗
Tr1〜Tr3  第１〜第３ＮＰＮ型トランジスタ
FET1〜FET3  第１〜第３Ｎチャネル型ＦＥＴ
Ｖcc  バイアス電源の電圧
【要約】      （修正有）【課題】正パルスの入力に応じて出力信号がハイレベルからローレベルに変化し、負パルスの入力に応じて出力信号がローレベルからハイレベルに変化するラッチ回路及びそのようなラッチ回路を含む絶縁インタフェース回路を簡単な回路構成で提供する。【解決手段】パルス入力端子１１に一端が接続されるr1と、r1の他端にベースが接続されるTr1と、Tr1のコレクタとベースが接続されるTr2と、Tr1のベースに一端が接続されるr2と、r2の他端とTr2のコレクタに一端が接続されるr3と、r3の他端にベースが接続されるTr3と、Tr1、Tr2及びTr3のコレクタに各々r4、r5及びr6を介して接続されるバイアス電源１２を備えているラッチ回路１３、並びに信号入力部１と信号出力部２との間にパルストランス３を有する。【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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