(57)【特許請求の範囲】
【請求項１】
共通のカレントミラー回路の電流をミラーして同一の電流を流す複数の電流セルから、入力デジタル値に応じて選択される電流セルの電流を合計してアナログ電流を生成する電流セル型Ｄ／Ａコンバータの、前記複数の電流セルが配置される電流セル配置ブロックを有する半導体集積回路であって、
前記電流セル配置ブロックが、前記複数の電流セルのうちのｎ（ｎ≧８）個が配置されたものであり、
前記電流セル配置ブロックの配置中心を中心として２次元的に配置された、それぞれに前記電流セルを１個配置可能なｎ個の配置位置のうちの、前記配置中心に最も近い４個の内側配置位置に、前記ｎ個の電流セルのうちの、前記入力デジタル値が増加するに従って順番に選択される最初の４個の電流セルから選ばれた２個の電流セルと、最後の４個の電流セルから選ばれた２個の電流セルとが配置され、前記配置中心から最も遠く、かつ、前記配置中心で交わる互いに直交する２本の直線によって分割された４つのサブブロックのそれぞれに１つずつ含まれる４個の外側配置位置に、前記最初の４個の電流セルの残りの２個の電流セルと、前記最後の４個の電流セルの残りの２個の電流セルとが配置されている
ことを特徴とする半導体集積回路。
【請求項２】
前記最初の４個の電流セルの残りの２個が、前記４つのサブブロックのうちの前記配置中心のみにおいて接する２つのサブブロックに含まれる２個の前記外側配置位置に配置されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記最初の４個の電流セルが、選択される順に、前記配置中心に相対的に近い位置を内側、該配置中心から相対的に遠い位置を外側として、内側・内側・外側・外側、外側・外側・内側・内側、内側・外側・内側・外側、外側・内側・外側・内側、外側・内側・内側・外側、内側・外側・外側・内側、のいずれかの順番に配置され、前記最後の４個の電流セルが、選択される順に、前記最初の４個の電流セルと同一の、もしくは、内側と外側とを入れ替えた順番に配置されていることを特徴とする請求項１または２記載の半導体集積回路。
【請求項４】
前記電流セル配置ブロックが、前記ｎ個の配置位置を含めたｍ（ｍ＞ｎ）個の、それぞれに前記電流セルを１個配置可能な配置位置が縦横に配列された４角形のブロックであり、該ｍ個の配置位置の内の前記配置中心から最も遠いｍ−ｎ個の配置位置がダミーセル配置位置とされ、該ダミーセル配置位置を除いたｎ個の配置位置のうちの前記配置中心から最も遠く、かつ、前記４つのサブブロックのそれぞれに１つずつ含まれる４個の配置位置が前記４個の外側配置位置とされていることを特徴とする請求項１から３のいずれかに記載の半導体集積回路。
【請求項５】
４個の前記電流セル配置ブロックのそれぞれに、前記複数の電流セルから選択された同一個数の電流セルが配置され、該４個の電流セル配置ブロックが鏡面反転対称に配置された電流セル配置領域を有することを特徴とする請求項１ないし４のいずれかに記載の半導体集積回路。
【請求項６】
共通のミラー元の電流をミラーして同一の電流を流す複数の電流セルから、入力デジタル値に応じて選択される電流セルの電流を合計してアナログ電流を生成する電流セル型Ｄ／Ａコンバータの、前記複数の電流セルが配置される電流セル配置ブロックを有する半導体集積回路において、
前記電流セル配置ブロックが、前記複数の電流セルのうちのｎ（ｎ≧８）個が配置されたものであり、
前記電流セル配置ブロックの配置中心を中心として２次元的に配置された、それぞれに前記電流セルを１個配置可能なｎ個の配置位置のうちの、前記配置中心に最も近い４個の内側配置位置に、前記ｎ個の電流セルのうちの、前記入力デジタル値が増加するに従って順番に選択される最初の４個の電流セルから選ばれた２個の電流セルと、最後の４個の電流セルから選ばれた２個の電流セルとを配置し、前記配置中心から最も遠く、かつ、前記配置中心で交わる互いに直交する２本の直線によって分割された４つのサブブロックのそれぞれに１つずつ含まれる４個の外側配置位置に、前記最初の４個の電流セルの残りの２個の電流セルと、前記最後の４個の電流セルの残りの２個の電流セルとを配置する
ことを特徴とする電流セルの配置方法。
【請求項７】
前記最初の４個の電流セルの残りの２個を、前記４つのサブブロックのうちの前記配置中心のみにおいて接する２つのサブブロックに含まれる２個の前記外側配置位置に配置することを特徴とする請求項６記載の電流セルの配置方法。
【請求項８】
前記最初の４個の電流セルを、選択される順に、前記配置中心に相対的に近い位置を内側、該配置中心から相対的に遠い位置を外側として、内側・内側・外側・外側、外側・外側・内側・内側、内側・外側・内側・外側、外側・内側・外側・内側、外側・内側・内側・外側、内側・外側・外側・内側、のいずれかの順番に配置し、前記最後の４個の電流セルを、選択される順に、前記最初の４個の電流セルと同一の、もしくは、内側と外側とを入れ替えた順番に配置することを特徴とする請求項６または７記載の電流セルの配置方法。
【請求項９】
前記電流セル配置ブロックが、前記ｎ個の配置位置を含めたｍ（ｍ＞ｎ）個の、それぞれに前記電流セルを１個配置可能な配置位置が縦横に配列された４角形のブロックであり、該ｍ個の配置位置の内の前記配置中心から最も遠いｍ−ｎ個の配置位置をダミーセル配置位置とし、該ダミーセル配置位置を除いたｎ個の配置位置のうちの前記配置中心から最も遠く、かつ、前記４つのサブブロックのそれぞれに１つずつ含まれる４個の配置位置を前記４個の外側配置位置とすることを特徴とする請求項６から８のいずれかに記載の電流セルの配置方法。
【請求項１０】
４個の前記電流セル配置ブロックのそれぞれに、前記複数の電流セルから選択された同一個数の電流セルを配置し、該４個の電流セル配置ブロックを鏡面反転対称に配置することを特徴とする請求項６ないし９のいずれかに記載の電流セルの配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力のデジタルコードに応じた電流値の電流を出力する電流セル型のＤ／Ａ（デジタル／アナログ）コンバータを有する半導体集積回路および電流セルの配置方法に関するものである。
【背景技術】
【０００２】
電流セル型Ｄ／Ａコンバータでは、電流セル部の全ての電流セルから同じ電流値の電流が出力されることが理想である。しかし実際には、温度や応力等の影響によって、電流セル部全体から出力される電流に傾斜状の非理想性が発生することがある。
【０００３】
この非理想性に対する対策として、電流セル型Ｄ／Ａコンバータを構成するカレントミラー回路のミラー元（バイアス回路）のＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）とミラー先（電流セル部）のＭＯＳの配置構造や、入力デジタルコード（入力デジタル値）をインクリメントさせた時に寄与する電流セルの順番などを工夫した回路構成が用いられる（特許文献１〜４参照）。
【０００４】
具体的には、いずれの方法も非理想性そのものを除去しようとするものではなく、非理想性を受け入れた上で、非理想性が出力電流の線形性に及ぼす影響をできる限り緩和させようとするものである。なお、ここで述べる非理想性とは、ランダムな統計的ばらつきによる各電流セル間の電流ミスマッチではなく、ＬＳＩの製造過程に起因するある一定の傾向を持った電流ミスマッチを想定している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−３３０９６６号公報
【特許文献２】特開平１１−８８１７７号公報
【特許文献３】特開２００２−９２４７号公報
【特許文献４】特開２００２−３１４４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＬＳＩの製造過程に起因する非理想性、例えば、イオンドープの勾配やチップをパッケージングするときにかかる応力等を完全に排除するのは非常に困難である。また、仮にその影響が大幅に改善されたとしても、周囲に置かれた回路（熱源）から発せられる熱量によっては電流セル部に局所的な温度勾配が発生し、電流セル毎にＭＯＳのしきい値電圧が変わって、出力電流の線形性に影響を及ぼす可能性が考えられる。また、チップサイズの縮小化に伴ってパッケージサイズが小さくなると、従来よりも放熱するのが困難になってしまうという背景もある。
【０００７】
これに対し、前述の特許文献１〜４のように、これまでに提案されてきた配置構造を用いれば、単調、かつ、傾斜状の１次元的な非理想性（電流ミスマッチ）を緩和することが可能である。しかしながら、これらの方法が、例えば放物線やバスタブ曲線、指数関数曲線のような２次元的な非理想性（電流ミスマッチ）に対しても適合しているかというと、必ずしもそうとは言い切れない。
【０００８】
本発明の目的は、電流セル型Ｄ／Ａコンバータにおいて、１次元的な非理想性はもちろん、２次元的な非理想性に対しても出力電流の線形性を向上させることができる半導体集積回路および電流セルの配置方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、共通のカレントミラー回路の電流をミラーして同一の電流を流す複数の電流セルから、入力デジタル値に応じて選択される電流セルの電流を合計してアナログ電流を生成する電流セル型Ｄ／Ａコンバータの、前記複数の電流セルが配置される電流セル配置ブロックを有する半導体集積回路であって、
前記電流セル配置ブロックが、前記複数の電流セルのうちのｎ（ｎ≧８）個が配置されたものであり、
前記電流セル配置ブロックの配置中心を中心として２次元的に配置された、それぞれに前記電流セルを１個配置可能なｎ個の配置位置のうちの、前記配置中心に最も近い４個の内側配置位置に、前記ｎ個の電流セルのうちの、前記入力デジタル値が増加するに従って順番に選択される最初の４個の電流セルから選ばれた２個の電流セルと、最後の４個の電流セルから選ばれた２個の電流セルとが配置され、前記配置中心から最も遠く、かつ、前記配置中心で交わる互いに直交する２本の直線によって分割された４つのサブブロックのそれぞれに１つずつ含まれる４個の外側配置位置に、前記最初の４個の電流セルの残りの２個の電流セルと、前記最後の４個の電流セルの残りの２個の電流セルとが配置されている
ことを特徴とする半導体集積回路を提供するものである。
【００１０】
ここで、前記最初の４個の電流セルの残りの２個が、前記４つのサブブロックのうちの前記配置中心のみにおいて接する２つのサブブロックに含まれる２個の前記外側配置位置に配置されていることが好ましい。
【００１１】
また、前記最初の４個の電流セルが、選択される順に、前記配置中心に相対的に近い位置を内側、該配置中心から相対的に遠い位置を外側として、内側・内側・外側・外側、外側・外側・内側・内側、内側・外側・内側・外側、外側・内側・外側・内側、外側・内側・内側・外側、内側・外側・外側・内側、のいずれかの順番に配置され、前記最後の４個の電流セルが、選択される順に、前記最初の４個の電流セルと同一の、もしくは、内側と外側とを入れ替えた順番に配置されていることが好ましい。
【００１２】
また、前記電流セル配置ブロックが、前記ｎ個の配置位置を含めたｍ（ｍ＞ｎ）個の、それぞれに前記電流セルを１個配置可能な配置位置が縦横に配列された４角形のブロックであり、該ｍ個の配置位置の内の前記配置中心から最も遠いｍ−ｎ個の配置位置がダミーセル配置位置とされ、該ダミーセル配置位置を除いたｎ個の配置位置のうちの前記配置中心から最も遠く、かつ、前記４つのサブブロックのそれぞれに１つずつ含まれる４個の配置位置が前記４個の外側配置位置とされていることが好ましい。
【００１３】
また、４個の前記電流セル配置ブロックのそれぞれに、前記複数の電流セルから選択された同一個数の電流セルが配置され、該４個の電流セル配置ブロックが鏡面反転対称に配置された電流セル配置領域を有することが好ましい。
【００１５】
また、本発明は、共通のミラー元の電流をミラーして同一の電流を流す複数の電流セルから、入力デジタル値に応じて選択される電流セルの電流を合計してアナログ電流を生成する電流セル型Ｄ／Ａコンバータの、前記複数の電流セルが配置される電流セル配置ブロックを有する半導体集積回路において、
前記電流セル配置ブロックが、前記複数の電流セルのうちのｎ（ｎ≧８）個が配置されたものであり、
前記電流セル配置ブロックの配置中心を中心として２次元的に配置された、それぞれに前記電流セルを１個配置可能なｎ個の配置位置のうちの、前記配置中心に最も近い４個の内側配置位置に、前記ｎ個の電流セルのうちの、前記入力デジタル値が増加するに従って順番に選択される最初の４個の電流セルから選ばれた２個の電流セルと、最後の４個の電流セルから選ばれた２個の電流セルとを配置し、前記配置中心から最も遠く、かつ、前記配置中心で交わる互いに直交する２本の直線によって分割された４つのサブブロックのそれぞれに１つずつ含まれる４個の外側配置位置に、前記最初の４個の電流セルの残りの２個の電流セルと、前記最後の４個の電流セルの残りの２個の電流セルとを配置する
ことを特徴とする電流セルの配置方法を提供する。
【００１６】
ここで、前記最初の４個の電流セルの残りの２個を、前記４つのサブブロックのうちの前記配置中心のみにおいて接する２つのサブブロックに含まれる２個の前記外側配置位置に配置することが好ましい。
【００１７】
また、前記最初の４個の電流セルを、選択される順に、前記配置中心に相対的に近い位置を内側、該配置中心から相対的に遠い位置を外側として、内側・内側・外側・外側、外側・外側・内側・内側、内側・外側・内側・外側、外側・内側・外側・内側、外側・内側・内側・外側、内側・外側・外側・内側、のいずれかの順番に配置し、前記最後の４個の電流セルを、選択される順に、前記最初の４個の電流セルと同一の、もしくは、内側と外側とを入れ替えた順番に配置することが好ましい。
【００１８】
また、前記電流セル配置ブロックが、前記ｎ個の配置位置を含めたｍ（ｍ＞ｎ）個の、それぞれに前記電流セルを１個配置可能な配置位置が縦横に配列された４角形のブロックであり、該ｍ個の配置位置の内の前記配置中心から最も遠いｍ−ｎ個の配置位置をダミーセル配置位置とし、該ダミーセル配置位置を除いたｎ個の配置位置のうちの前記配置中心から最も遠く、かつ、前記４つのサブブロックのそれぞれに１つずつ含まれる４個の配置位置を前記４個の外側配置位置とすることが好ましい。
【００１９】
また、４個の前記電流セル配置ブロックのそれぞれに、前記複数の電流セルから選択された同一個数の電流セルを配置し、該４個の電流セル配置ブロックを鏡面反転対称に配置することが好ましい。
【発明の効果】
【００２１】
本発明によれば、縦・横・斜めのいずれの方向の線形的な非理想性（電流ミスマッチ）に対しても出力電流の耐性があるのはもちろんのこと、電流セル部の中心を頂点とするような放物線的な非理想性（電流ミスマッチ）や、直近に存在する熱源（消費電力が大きい回路）によって発生し得る指数関数的な非理想性（電流ミスマッチ）に対しても出力電流の耐性を大幅に向上させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る半導体集積回路の構成を表す一実施形態のブロック図である。
【図２】図１に示す電流セル型Ｄ／Ａコンバータの電流セル部の構成を表す回路図である。
【図３】電流セルとその配置領域を４分割して配置する様子を表す概念図である。
【図４】内側の位置および外側の位置を表す概念図である。
【図５】３２個の単位電流セルの配置例１を表す概念図である。
【図６】図５に示す配置例１の比較例となる配置例２を表す概念図である。
【図７】図５に示す配置例１の比較例となる配置例３を表す概念図である。
【図８】図５に示す配置例１の比較例となる配置例４を表す概念図である。
【図９】Ｘ軸方向の温度勾配と電流ミスマッチとの関係を表す一例のグラフである。
【図１０】図９に示す温度勾配について配置例１〜４の出力電流特性を表すグラフである。
【図１１】対角線方向の温度勾配と電流ミスマッチとの関係を表す一例のグラフである。
【図１２】図１１に示す温度勾配について配置例１〜４の出力電流特性を表すグラフである。
【図１３】３２個の単位電流セルの配置例５を表す概念図である。
【図１４】図９に示す温度勾配について配置例１および５の出力電流特性を表すグラフである。
【図１５】図１１に示す温度勾配について配置例１および５の出力電流特性を表すグラフである。
【図１６】単位電流セルの配置順序を表す概念図である。
【図１７】単位電流セルを、外、内々外々の繰り返し、内々、外の順序で配置したブロックの概念図である。
【図１８】単位電流セルを、サブブロックの境界線上に配置したブロックの概念図である。
【図１９】差動出力電流を流す順番の番号の合計が全てのサブブロックで一致するブロックの概念図である。
【図２０】差動出力電流を流す順番の番号の合計が全てのサブブロックで一致しないブロックの概念図である。
【図２１】電流セルを、８個（ｍ＝２）の単位電流セルに等分割して配置する配置例を表す一例の概念図である。
【図２２】電流セルを、８個（ｍ＝２）の単位電流セルに等分割して配置する配置例を表す別の例の概念図である。
【発明を実施するための形態】
【００２３】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路および電流セルの配置方法を詳細に説明する。
【００２４】
図１は、本発明に係る半導体集積回路の構成を表す一実施形態のブロック図である。同図に示す半導体集積回路は、電流セル型Ｄ／Ａコンバータ１０を備えている。電流セル型Ｄ／Ａコンバータ１０は、クロックＣＬＯＣＫに同期して動作し、１２ビットの入力デジタルコードＤＡＴＡ＜１１：０＞に応じた電流値の差動出力電流ＯＵＴＰ，ＯＵＴＮを出力するものであって、上位回路１２と、中間回路１４と、下位回路１６と、加算回路１８，２０とによって構成されている。
【００２５】
ここで、電流セル型Ｄ／Ａコンバータ１０は、共通のミラー元の電流セルに流れる電流をミラーして、ミラー元の電流セルに流れる電流と同一の電流を流すミラー先の複数の電流セルから、入力デジタルコードに応じて選択される電流セルに流れる電流を合計して入力デジタルコードに対応する電流値のアナログ電流を生成するものである。電流セル型Ｄ／Ａコンバータ１０は、後述するように、ミラー先の複数の電流セルが配置される電流セル配置ブロックを有する。
【００２６】
上位回路１２は、１２ビットの入力デジタルコードＤＡＴＡ＜１１：０＞のうちの上位５ビットＤＡＴＡ＜１１：７＞を処理するものであって、デコーダ２２ａと、スイッチドライバ２４ａと、上位電流セル部２６ａとを備えている。
【００２７】
中間回路１４は、１２ビットの入力デジタルコードＤＡＴＡ＜１１：０＞のうちの上位５ビットＤＡＴＡ＜１１：７＞に続く中間４ビットＤＡＴＡ＜６：３＞を処理するものであって、デコーダ２２ｂと、スイッチドライバ２４ｂと、中間電流セル部２６ｂとを備えている。
【００２８】
下位回路１６は、１２ビットのデジタルコードＤＡＴＡ＜１１：０＞のうちの中間４ビットＤＡＴＡ＜６：３＞に続く下位３ビットＤＡＴＡ＜２：０＞を処理するものであって、スイッチドライバ２４ｃと、下位電流セル部２６ｃとを備えている。
【００２９】
上位回路１２では、デコーダ２２ａにより、上位５ビットＤＡＴＡ＜１１：７＞が３１ビットの上位サーモメータコード（温度計コード）に変換される。続いて、スイッチドライバ２４ａにより、クロックＣＬＯＣＫに同期して、上位サーモメータコードに応じた所定数の電流セルがオンとされ、それ以外の電流セルがオフとされる。そして、電流セル部２６ａにおいて、オンとされた全ての電流セルの合計電流が出力される。
【００３０】
同様に、中間回路１４では、デコーダ２２ｂにより、中間４ビットＤＡＴＡ＜６：３＞が１５ビットの中間サーモメータコードに変換される。続いて、スイッチドライバ２４ｂにより、クロックＣＬＯＣＫに同期して、中間サーモメータコードに応じた所定数の電流セルがオンとされ、それ以外の電流セルがオフとされる。そして、電流セル部２６ｂにおいて、オンとされた全ての電流セルの合計電流が出力される。
【００３１】
下位回路１６では、スイッチドライバ２４ｂにより、クロックＣＬＯＣＫに同期して、下位３ビットＤＡＴＡ＜２：０＞に応じた所定数のスイッチがオンとされ、それ以外の電流セルがオフとされる。そして、電流セル部２６ｃにおいて、オンとされた全ての電流セルの合計電流が出力される。
【００３２】
上位回路１２、中間回路１４および下位回路１６からはそれぞれ差動電流が出力される。上位回路１２、中間回路１４および下位回路１６から出力される差動電流は、加算回路１８，２０によってそれぞれ加算され、加算回路１８，２０から入力デジタルコードＤＡＴＡ＜１１：０＞に応じた電流値の差動出力電流ＯＵＴＰ，ＯＵＴＮが出力される。
【００３３】
前述の上位電流セル部２６ａ、中間電流セル部２６ｂおよび下位電流セル部２６ｃは、電流セル型Ｄ／Ａコンバータ１０の電流セル部を構成する。以下、電流セル部について説明する。
【００３４】
図２は、図１に示す電流セル型Ｄ／Ａコンバータの電流セル部の構成を表す回路図である。同図に示す電流セル部２６は、バイアス回路２８と、テール電流セル回路３０と、カスコード電流セル回路およびスイッチ回路３２とを備えている。
【００３５】
バイアス回路２８は、第１および第２のバイアス回路２８ａ、２８ｂを備えている。
【００３６】
第１のバイアス回路２８ａは、ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）３４ａ、３４ｂと、定電流源３６とを備えている。ＰＭＯＳ３４ａ、３４ｂおよび定電流源３６は電源ＶＤＤとグランドとの間に直列に接続されている。また、ＰＭＯＳ３４ａ、３４ｂのゲートはＰＭＯＳ３４ｂのドレインに接続されている。
【００３７】
一方、第２のバイアス回路２８ｂは、ＰＭＯＳ３８ａ、３８ｂと、定電流源４０とを備えている。ＰＭＯＳ３８ａ、３８ｂおよび定電流源４０は電源ＶＤＤとグランドとの間に直列に接続されている。また、ＰＭＯＳ３８ａのゲートはＰＭＯＳ３８ｂのドレインに接続され、ＰＭＯＳ３８ｂのゲートはＰＭＯＳ３４ｂのゲートに接続されている。
【００３８】
テール電流セル回路３０は、３２個のＰＭＯＳ（テール電流セル）４２＜３１：０＞を備えている。ＰＭＯＳ４２＜３１：０＞のそれぞれのソースは電源ＶＤＤに接続され、ゲートは第２のバイアス回路２８ｂのＰＭＯＳ３８ａのゲートに接続されている。つまり、第２のバイアス回路２８ｂのＰＭＯＳ３８ａとテール電流セル回路３０のＰＭＯＳ４２＜３１：０＞のそれぞれはカレントミラー回路を構成し、第２のバイアス回路２８のＰＭＯＳ３８ａがミラー元、テール電流セル回路３０のそれぞれのＰＭＯＳ４２＜３１：０＞がミラー先となる。ＰＭＯＳ４２＜３１：０＞のそれぞれは、最小単位のＭＯＳが流す電流の電流値をＩＬＬＳＢとして、１２８×ＩＬＬＳＢの電流値の電流を流すものである。
【００３９】
３２個のＰＭＯＳ４２＜３１：０＞は、入力デジタルコードＤＡＴＡ＜１１：０＞が増加するに従って選択される（差動出力電流ＯＵＴＰを流す）順番が決定されている。
【００４０】
カスコード電流セル回路およびスイッチ回路３２は、５０個のＰＭＯＳ４４と、４９個の差動スイッチ４６＜４８：０＞とを備えている。
【００４１】
図中左側から３１個の差動スイッチ４６＜４８：１８＞に対応するそれぞれのＰＭＯＳ４４のソースは、テール電流セル回路３０のそれぞれ対応するＰＭＯＳ４２のドレインに１対１に接続されている。続く差動スイッチ４６＜１７：０＞に対応する全てのＰＭＯＳ４４および図中右端のＰＭＯＳ（ダミーセル）４４のソースは、テール電流セル回路３０の対応する右端の１つのＰＭＯＳ４２のドレインに接続されている。それぞれのＰＭＯＳ４４のゲートは、第１のバイアス回路２８ａのＰＭＯＳ３４ｂのゲートに接続されている。つまり、第１のバイアス回路２８ａのＰＭＯＳ３４ｂとスイッチ回路３２のそれぞれのＰＭＯＳ４４はカレントミラー回路を構成し、第１のバイアス回路２８ａのＰＭＯＳ３４ｂがミラー元、スイッチ回路３２のそれぞれのＰＭＯＳ４４がミラー先となる。
【００４２】
それぞれの差動スイッチ４６＜４８：０＞は、１対のＰＭＯＳ４６ａ、４６ｂを備える差動回路である。ＰＭＯＳ４６ａ、４６ｂのソースは、対応するＰＭＯＳ４４のドレインに接続され、ゲートは、対応するスイッチドライバ２４ａ、２４ｂ、２４ｃに接続されている。全ての差動スイッチ４６のＰＭＯＳ４６ａのドレインが接続され、差動出力電流ＯＵＴＮに対応する差動出力とされている。また、全ての差動スイッチ４６のＰＭＯＳ４６ｂのドレインが接続され、差動出力電流ＯＵＴＰに対応する差動出力とされている。
【００４３】
図中左側から３１個のＰＭＯＳ４４および３１個の差動スイッチ４６＜４８：１８＞は上位回路１２に対応し、それぞれのＰＭＯＳ４４は１２８×ＩＬＬＳＢの電流値の電流を流すものである。続く１５個のＰＭＯＳ４４および１５個の差動スイッチ４６＜１７：３＞は中間回路１４に対応し、それぞれのＰＭＯＳ４４は８×ＩＬＬＳＢの電流値の電流を流すものである。続く３個のＰＭＯＳ４４および３個の差動スイッチ４６＜２：０＞は下位回路１６に対応し、それぞれのＰＭＯＳ４４は４×ＩＬＬＳＢ、２×ＩＬＬＳＢ、ＩＬＬＳＢの電流値の電流を流すものである。また、図中右端のＰＭＯＳ４４はダミーセルであって、対応するテール電流セル回路３０のＰＭＯＳ４２が流す１２８×ＩＬＬＳＢのうち、中間回路１４および下位回路１６のＰＭＯＳ４４が流す１２７×ＩＬＬＳＢの電流値の電流の残りのＩＬＬＳＢの電流値の電流を流すものである。
【００４４】
入力デジタルコードＤＡＴＡ＜１１：０＞と差動出力電流ＯＵＴＰ，ＯＵＴＮとの関係を表１に示す。表１の左側から第１欄は、１２ビットの入力デジタルコードＤＡＴＡ＜１１：０＞であり、第２欄のＭＳＢは、上位５ビットＤＡＴＡ＜１１：７＞がデコードされた後の３１ビットの上位サーモメータコード、第３欄のＵＬＳＢは、中間４ビットＤＡＴＡ＜６：３＞がデコードされた後の１５ビットの中間サーモメータコード、第４欄のＬＬＳＢは、下位３ビットＤＡＴＡ＜２：０＞のデジタルコードである。そして、第５欄のＯＵＴＰおよび第６欄のＯＵＴＮは、差動出力電流値である。
【００４５】
【表１】
0005832917.tif 000002
【００４６】
表１に示すように、入力デジタルコードＤＡＴＡ＜１１：０＞がオール０の場合、ＭＳＢ、ＵＬＳＢ、ＬＬＳＢはいずれもオール０となり、スイッチ回路３２の全ての差動スイッチ４６＜４８：０＞のＰＭＯＳ４６ａがオン、ＰＭＯＳ４６ｂがオフとなり、ＯＵＴＰは０、ＯＵＴＮは４０９５×ＩＬＬＳＢとなる。また、入力デジタルコードＤＡＴＡ＜１１：０＞に応じてＭＳＢ、ＵＬＳＢ、ＬＬＳＢのいずれかのビットが１になると、１になったビットに対応する、スイッチ回路３２の差動スイッチ４６のＰＭＯＳ４６ａがオフ、ＰＭＯＳ４６ｂがオンとなり、差動出力電流ＯＵＴＰは入力デジタルコードＤＡＴＡ＜１１：０＞に応じた値×ＩＬＬＳＢ、差動出力電流ＯＵＴＮは４０９５×ＩＬＬＳＢ−差動出力電流ＯＵＴＰとなる。入力デジタルコードＤＡＴＡ＜１１：０＞がオール１の場合、ＭＳＢ、ＵＬＳＢ、ＬＬＳＢはいずれもオール１となり、スイッチ回路３２の全ての差動スイッチ４６＜４８：０＞のＰＭＯＳ４６ａがオフ、ＰＭＯＳ４６ｂがオンとなり、差動出力電流ＯＵＴＰは４０９５×ＩＬＬＳＢ、差動出力電流ＯＵＴＮは０となる。なお、ＯＵＴＰ，ＯＵＴＮを流れる電流の合計値は一定となる。
【００４７】
次に、電流セル部２６における電流セルの配置（レイアウト）方法について説明する。
本実施形態では、図２に示すテール電流セル回路３０に含まれる３２個ＰＭＯＳ（テール電流セル）４２の配置について考える。
【００４８】
まず、図３上部に示す電流セル部２６の矩形の配置領域を、同図右下に示すように、第１コモンセントロイド中心（配置の中心）を中心として、水平方向および垂直方向にそれぞれ２分割（２等分）して、４つの矩形のブロック（電流セル配置ブロック）Ａ〜Ｄに等分割（４等分）する。
【００４９】
同様に、３２個のＰＭＯＳ４２＜３１：０＞のそれぞれを、ＰＭＯＳ４２の１／４のトランジスタサイズの４つのＰＭＯＳ（単位電流セル）４２Ａ＜３１：０＞、４２Ｂ＜３１：０＞、４２Ｃ＜３１：０＞、４２Ｄ＜３１：０＞に等分割（４等分）する。
【００５０】
そして、同図に示すように、第１の３２個のＰＭＯＳ４２Ａ＜３１：０＞をブロックＡ、第２の３２個のＰＭＯＳ４２Ｂ＜３１：０＞をブロックＢ、第３の３２個のＰＭＯＳ４２Ｃ＜３１：０＞をブロックＣ、第４の３２個のＰＭＯＳ４２Ｄ＜３１：０＞をブロックＤに配置する。ブロックＡ〜Ｄの中での単位電流セルの配置方法は同じであるから、以下、ブロックＡに着目して、３２個のＰＭＯＳ４２Ａ＜３１：０＞をブロックＡに配置する方法について説明する。
【００５１】
まず、ブロックＡを、図３左下に示すように、第２コモンセントロイド中心（配置の中心）を中心として交わる、互いに直交する水平方向および垂直方向の２本の直線によってそれぞれ２分割（２等分）して、４つのサブブロックａ〜ｄに等分割（４等分）する。
【００５２】
ここで、電流セルの個数や配置パターンに応じて、ブロックＡの領域よりも電流セルの合計の配置領域の方が小さい場合がある。この場合、ブロックＡの中で電流セル全体の配置領域を決定し、決定した配置領域を４つのサブブロックａ〜ｄに等分割する。通常、ブロックＡの第２コモンセントロイド中心に相対的に近い位置に電流セルを配置し、第１コモンセントロイド中心から相対的に遠い、電流セルが配置されない空き領域にはダミーセルを配置する。
【００５３】
図３左下に示すブロックＡにおいて、Ｈは、ＰＭＯＳ４２Ａ＜３１：０＞のうちの上位ビット寄りのＰＭＯＳ４２Ａ＜３１：１６＞、Ｌは、下位ビット寄りのＰＭＯＳ４２Ａ＜１５：０＞を表す。本実施形態では、上位ビット寄りのＰＭＯＳ４２Ａ＜３１：１６＞と下位ビット寄りのＰＭＯＳ４２Ａ＜１５：０＞がそれぞれのサブブロックａ、ｂ、ｃ、ｄの中に均等に配置されるように、３２個のＰＭＯＳ４２Ａ＜３１：０＞をブロックＡに配置する。
【００５４】
本実施形態では、３２個のＰＭＯＳ４２Ａ＜３１：０＞をブロックＡの中に配置する際に、温度勾配等の非理想性の影響をできるだけ緩和するために、電流セル部２６全体の配置領域が細長くならないようにし、かつ、以下のルール１〜５に従って配置する。
【００５５】
１．３２個のＰＭＯＳ４２Ａ＜３１：０＞を、第２コモンセントロイド中心を中心として、コモンセントロイド（重心一致）となるように配置する。
【００５６】
２．下位ビット寄りのＰＭＯＳ４２Ａ＜１５：０＞同士、または、上位ビット寄りのＰＭＯＳ４２Ａ＜３１：１６＞同士が隣り合わないように配置する。例えば、ＰＭＯＳ４２Ａ＜７＞の水平方向および垂直方向に隣接してＰＭＯＳ４２Ａ＜１５：８＞およびＰＭＯＳ４２Ａ＜６：０＞を配置しない。
【００５７】
３．４つのサブブロックａ〜ｄのそれぞれの中に、２つの連続したビットのＰＭＯＳ４２Ａが存在しないように配置する。例えば、サブブロックａの中にＰＭＯＳ４２Ａ＜７＞を配置した場合、サブブロックａの中にＰＭＯＳ４２Ａ＜６＞およびＰＭＯＳ４２Ａ＜８＞を配置しない。
【００５８】
４．ＰＭＯＳ４２Ａ＜０，１＞：内側、ＰＭＯＳ４２Ａ＜２，３＞：外側、…、ＰＭＯＳ４２Ａ＜１４，１５＞：外側、ここで折り返して内側と外側を入れ替えて、ＰＭＯＳ４２Ａ＜１６，１７＞：外側、…、ＰＭＯＳ４２Ａ＜２８，２９＞：外側、ＰＭＯＳ４２Ａ＜３０：３１＞：内側となるように配置する。もしくはその逆に、ＰＭＯＳ４２Ａ＜０，１＞：外側、ＰＭＯＳ４２Ａ＜２，３＞：内側、…、ＰＭＯＳ４２Ａ＜１４，１５＞：内側、ＰＭＯＳ４２Ａ＜１６，１７＞：内側、…、ＰＭＯＳ４２Ａ＜２８，２９＞：内側、ＰＭＯＳ４２Ａ＜３０：３１＞：外側となるように配置する。
【００５９】
ここで、内側および外側は、ブロックＡ内の位置（電流セルの配置位置）を相対的に表現したものであり、第２コモンセントロイド中心を中心として２次元的に配置された、それぞれに電流セルを１個配置可能な複数の配置位置のうちの、第２コモンセントロイド中心に相対的に最も近い配置位置を内側（内）（内側配置位置）、第２コモンセントロイド中心から相対的に最も遠い配置位置を外側（外）（外側配置位置）という。本実施形態の場合、図４に“Ｗ”で示す４つの位置が、第２コモンセントロイド中心に最も近い内側の位置であり、“Ｘ”で示す“Ｗ”の外側を囲む８つの位置が、その次に近い内側の位置となる。一方、同図に“Ｚ”で示す８つの位置が、第２コモンセントロイド中心から最も遠い位置であり、“Ｙ”で示す“Ｚ”の内側を囲む１２個の位置が、その次に遠い外側の位置となる。
【００６０】
本実施形態のように、電流セル配置ブロックが、ｎ個（ｎは、ｎ≧８の整数）の配置位置を含めたｍ（ｍは、ｍ＞ｎの整数）個の、それぞれに電流セルを１個配置可能な配置位置が縦横に配列された４角形のブロックである場合、ｍ個の配置位置の内の配置中心から最も遠いｍ−ｎ個の配置位置がダミーセル配置位置とされ、ダミーセル配置位置を除いたｎ個の配置位置のうちの配置中心から最も遠く、かつ、４つのサブブロックのそれぞれに１つずつ含まれる４個の配置位置が４個の外側配置位置とされる。
【００６１】
５．４つのサブブロックａ〜ｄのそれぞれの中に配置されるＰＭＯＳ４２Ａ＜３１：０＞の差動出力電流ＯＵＴＰを流す順番の番号の合計が全てのサブブロックａ〜ｄで一致するように配置する。つまり、本実施形態の場合、全てのサブブロックａ〜ｄにおいて、差動出力電流ＯＵＴＰを流す順番の番号の合計を１２４とする。
【００６２】
ブロックＢ〜ＤについてもブロックＡの場合と同様に３２個の単位電流セル４２Ｂ〜４２Ｄ＜３１：０＞を配置し、さらに、ブロックＡはブロックＢ，Ｄと、ブロックＢはブロックＡ，Ｃと、ブロックＣはブロックＢ，Ｄと、ブロックＤはブロックＣ，Ａと、それぞれ互いに鏡面反転対称となるように電流セル部２６全体を配置する。こうすることで当然のことながら、電流セル部２６全体が第１コモンセントロイド中心に対してコモンセントロイドに配置されることになる。
【００６３】
以上の配置ルール１〜５に従って３２個の単位電流セルをブロックＡに配置した配置例１を図５に示す。同図左上に示すブロックＡにおいて、数字は、ＰＭＯＳ４２Ａ＜３１：０＞のそれぞれのビットに対応する単位電流セルの配置位置を表す。ＰＭＯＳ４２Ａ＜０＞は、サブブロックａの中の第２コモンセントロイド中心に最も近い内側の位置に配置され、ＰＭＯＳ４２Ａ＜１＞は、＜０＞に対してコモンセントロイド配置となるサブブロックｃの中の第２コモンセントロイド中心に最も近い内側の位置に配置されている。続くＰＭＯＳ４２Ａ＜２＞は、サブブロックｂの中の第２コモンセントロイド中心から最も遠い外側の位置に配置され、ＰＭＯＳ４２Ａ＜３＞は、ＰＭＯＳ４２Ａ＜２＞に対してコモンセントロイド配置となるサブブロックｄの中の第２コモンセントロイド中心から最も遠い外側の位置に配置されている。これ以後も同様に前述の５つのルールに従ってそれぞれのビットの単位電流セルがブロックＡの中に配置されている。
【００６４】
一方、ブロックＡの中の数字が記されていないものは、マッチングをとるためのダミーセルが配置されている位置を表す。ダミーセルはいずれも本発明には直接関係していないが、製造工程上の好ましくない影響を緩和するために電流セル部２６全体を囲むように配置されることが望ましい。
【００６５】
また、カレントミラー回路のミラー元となるバイアス回路２８を構成するＭＯＳ（第２のバイアス回路２８ｂのＰＭＯＳ３８ａ）についても、ミラー先となるテール電流セル回路３０を構成するＭＯＳ（ＰＭＯＳ４２＜３１：０＞）とのマッチングをとるために電流セル部２６の中に配置されることが望ましい。本実施形態では、バイアス回路２８を構成するＭＯＳが第１コモンセントロイド中心付近の４つの位置に配置されている。
【００６６】
Ｄ／Ａコンバータ１０では、これまでに提案されてきた配置構造と同様に、縦・横・斜めのいずれの方向の線形的な非理想性（電流ミスマッチ）に対しても出力電流の耐性があるのはもちろんのこと、電流セル部２６の中心を頂点とするような放物線的な非理想性（電流ミスマッチ）や、直近に存在する熱源（消費電力が大きい回路）によって発生し得る指数関数的な非理想性（電流ミスマッチ）に対しても出力電流の耐性を大幅に向上させることができる。
【００６７】
次に、Ｄ／Ａコンバータ１０の出力電流特性について説明する。
【００６８】
図６〜８は、図５に示す本実施形態の配置例１に対する比較例となる配置例２〜４である。それぞれ楕円で囲んで示すように、図６の配置例２は、それぞれのブロックＡ，Ｂ，Ｃ，Ｄの中央部に下位ビット寄りの単位電流セル、その周囲に上位ビット寄りの単位電流セルを配置したものである。図７の配置例３は、電流セル部全体として上下方向の中央部に上位ビット寄りの単位電流セル、その上下に下位ビット寄りの単位電流セルを配置したものである。図８の配置例４は、電流セル部全体として中央部に下位ビット寄りの単位電流セル、その周囲に上位ビット寄りの単位電流セルを配置したものである。
【００６９】
まず、図９に示すように、電流セル部全体の配置領域において、Ｘ軸方向（水平方向）の中央部における電流ミスマッチが０（ミスマッチ無し）であり、Ｘ軸方向に沿って左右端部に向かうに従って電流ミスマッチが放物線的に大きくなり、左右端部で最大−３％の電流ミスマッチ（電流減）が発生するような温度勾配があると仮定して、配置例１〜４についてシミュレーションを行った結果を図１０に示す。
【００７０】
図１０に示すグラフの横軸は入力デジタルコード（０〜４０９５）、縦軸はＩＮＬ（Integral Non-Linearity）［ＬＳＢ］である。ＩＮＬは、入力デジタルコードに対する出力電流のずれを表し、ＩＮＬ＝１ＬＳＢのとき、出力電流の電流値が入力デジタルコードの１ビット分ずれることを意味する。理想的には、どの入力デジタルコードにおいてもＩＮＬ＝０ＬＳＢであるが、ＩＮＬの設計上の目標値は±１ＬＳＢ未満の範囲である。
【００７１】
本実施形態の配置例１は、上位ビット寄りの単位電流セルと下位ビット寄りの単位電流セルがＸ軸方向（Ｙ軸方向も同様）に沿って交互に配置されているため、全ての単位電流セルが均等に電流ミスマッチの影響を受ける。そのため、ＩＮＬは、図１０のグラフに示すように、入力デジタルコードに応じて増減を繰り返すものの、電流セル部全体で見ると増減が平坦化され、全ての入力デジタルコードにわたって±１ＬＳＢ未満の範囲内に収まっている。
【００７２】
配置例２は、上位ビット寄りの単位電流セルがＸ軸方向の中央部および両端部に配置され、その間に下位ビット寄りの単位電流セルが配置されているため、全ての単位電流セルが均等に電流ミスマッチの影響を受ける。そのため、ＩＮＬは、入力デジタルコードに応じて増減を繰り返すものの、電流セル部全体で見ると増減が平坦化されている。しかし、ＩＮＬは、入力デジタルコードによっては１ＬＳＢ以上となっている。
【００７３】
配置例３は、上位ビット寄りの単位電流セルと下位ビット寄りの単位電流セルがＸ軸方向に沿って均等に配置されているため、全ての単位電流セルが均等に電流ミスマッチの影響を受ける。そのため、ＩＮＬは、入力デジタルコードに応じて増減を繰り返すものの、電流セル部全体で見ると増減が平坦化されている。しかし、ＩＮＬは、入力デジタルコードによっては−１ＬＳＢ以上となっている。
【００７４】
ここで、同様の温度勾配がＸ軸方向ではなくＹ軸方向について存在すると仮定すると、配置例３は、主に下位ビット寄りの単位電流セルがＹ軸方向の両端部に配置されているため、主に下位ビット寄りの単位電流セルが電流ミスマッチの影響を受ける。つまり、配置例３は、Ｘ軸方向の放物線的な温度勾配に対する耐性は高いが、Ｙ軸方向の放物線的な温度勾配に対する耐性は低いと言える。
【００７５】
配置例４は、主に上位ビット寄りの単位電流セルがＸ軸方向の両端部に配置されているため、主に上位ビット寄りの単位電流セルが電流ミスマッチの影響を受ける。そのため、ＩＮＬは、入力デジタルコードが大きくなるに従って次第に増加し、２０００付近で４ＬＳＢ以上となっている。その後、ＩＮＬは、さらに入力デジタルコードが大きくなるに従って次第に減少し、４０００付近で±１ＬＳＢ未満の範囲に戻っている。
【００７６】
続いて、図１１に示すように、電流セル部全体の配置領域において、対角線方向の中央部における電流ミスマッチが０であり、右斜め下方向に向かうに従って電流ミスマッチが指数関数的に大きくなって右端部で最大８％の電流ミスマッチが発生し、左斜め上方向に向かうに従って電流ミスマッチが指数関数的に小さくなって左端部で最大−２％の電流ミスマッチが発生するような温度勾配があると仮定して、配置例１〜４についてシミュレーションを行った結果を図１２に示す。
【００７７】
本実施形態の配置例１は、図１２のグラフに示すように、ＩＮＬが入力デジタルコードに応じて増減を繰り返すものの、全ての入力デジタルコードにわたって±１ＬＳＢ未満の範囲内に収まっている。
【００７８】
配置例２，３は、ＩＮＬが入力デジタルコードに応じて増減を繰り返し、電流セル部全体で見ると増減は平坦化されているが、入力デジタルコードによっては−１ＬＳＢ以上となっている。
【００７９】
配置例４は、入力デジタルコードが大きくなるに従ってＩＮＬが次第に減少し、２０００付近で−６ＬＳＢ以上となっている。その後、ＩＮＬは、さらに入力デジタルコードが大きくなるに従って次第に増加し、４０００付近で±１ＬＳＢ未満の範囲に戻っている。
【００８０】
つまり、本実施形態の配置例１は、Ｘ軸方向およびＹ軸方向の２次元的な温度勾配に対して出力電流の耐性があることはもちろん、斜めの２次元的な温度勾配に対しても出力電流の十分な耐性があることが分かる。
【００８１】
ここで、上記実施形態のように、前半の最初から１番目〜１６番目に出力電流を流す単位電流セル＜０：１５＞を内々外々（内側、内側、外側、外側）の順序で配置し、ここで折り返して内外を入れ替えて、後半の最後から１６番目〜１番目に出力電流を流す単位電流セル＜１６：３１＞を外々内々（外側、外側、内側、内側）の順序で配置することは必須ではなく、例えば、単位電流セル＜３１：０＞の全てを、内々外々もしくは外々内々の順序を繰り返すように配置してもよい。
【００８２】
図１３は、３２個の単位電流セル＜３１：０＞の全てを、内々外々の順序を繰り返すように配置した配置例５を表す概念図である。配置例１および５について、図９に示すＸ軸方向の放物線的な温度勾配および図１１に示す対角線方向の指数関数的な温度勾配があると仮定してシミュレーションを行った結果を、それぞれ、図１４および図１５に示す。
【００８３】
配置例５においても、上位ビット寄りの単位電流セルと下位ビット寄りの単位電流セルがブロック内においてほぼ均等に配置されているため、全ての単位電流セルが均等に電流ミスマッチの影響を受ける。そのため、ＩＮＬは、図１４および図１５のグラフに示すように、電流セル部全体で見ると出力電流の増減が平坦化され、本実施形態では、その一部が±１ＬＳＢの範囲を僅かに超える部分もあるが、全ての入力デジタルコードにわたってほぼ±１ＬＳＢの範囲に収まっている。
【００８４】
つまり、配置例５のように、単位電流セル＜３１：０＞の全てを、内々外々の順序を繰り返すように配置した場合にも、２次元的な温度勾配に対して出力電流特性の十分な耐性があることが分かる。単位電流セル＜３１：０＞の全てを、外々内々の順序を繰り返すように配置した場合も同様である。
【００８５】
なお、上記実施形態では、単位電流セルをルール１〜５に従って配置している。このルール１〜５の全てに従って単位電流セルを配置することが最も望ましいが、本発明において、ルール１〜３および５は必須の要件ではない。
【００８６】
つまり、単位電流セルがコモンセントロイド配置から多少ずれたり、同様に、下位ビット寄りの単位電流セル同士、または、上位ビット寄りの単位電流セルの一部隣り合うように配置したり、１つのサブブロックの中に、連続したビットの単位電流セルが多少存在したり、それぞれのサブブロックにおいて、出力電流ＯＵＴＰを流す順番の番号の合計が多少一致しないとしても、所望の出力電流特性が得られる範囲内であれば、単位電流セルの配置を変えても問題はない。
【００８７】
また、上記実施形態のように、単位電流セルを、内側と外側を交互に繰り返して配置することを繰り返すと、差動出力電流ＯＵＴＰを流す単位電流セルの順番が最初から所定数の単位電流セルおよび最後から所定数の単位電流セルの配置位置は内側と外側の区別が明確であるが、両者の中間の単位電流セルは、次第に内側と外側の境界が曖昧となり、単位電流セルを、内側と外側の中間の位置に配置することになって、内側と外側の定義が曖昧になる。
【００８８】
そこで、少なくとも、例えば、差動出力電流ＯＵＴＰを流す単位電流セルの順番が、配置位置が明確な、最初から１番目〜４番目（最初の４個の単位電流セル）および最後から４番目〜１番目（最後の４個の単位電流セル）に差動出力電流ＯＵＴＰを流す８つの単位電流セル＜０：３，２８：３１＞については、内側と外側を交互に繰り返すように配置し、８つの単位電流セル＜０：３，２８：３１＞を含む全ての単位電流セルについては、内側と外側を交互に繰り返して配置するという表現の同意語として、以下に述べるように、対の単位電流セル同士を第２コモンセントロイド中心を通って結ぶ直線の長さに応じて配置するという表現を用いる。
【００８９】
例えば、８つの単位電流セル＜０：３，２８：３１＞を、内々外々もしくは外々内々の順序を繰り返すように配置する場合、最初から１番目の単位電流セル＜０＞から差動出力電流ＯＵＴＰを流す順序が連続する２つの単位電流セル同士＜０，１＞、＜２，３＞、…、＜３０，３１＞を対とし、対の単位電流セル同士を第２コモンセントロイド中心を通って結ぶ直線の長さが、差動出力電流ＯＵＴＰを流す順番の対毎に相対的に短い、相対的に長い、もしくは、相対的に長い、相対的に短いを繰り返すように配置する。
【００９０】
また、８つの単位電流セル＜０：３，２８：３１＞を、内外内外もしくは外内外内の順序を繰り返すように配置してもよい。この場合、最初から１番目の単位電流セル＜０＞から出力電流ＯＵＴＰを流す順番が１つおきの２つの単位電流セル同士＜０，２＞、＜１，３＞、＜４，６＞、＜５，７＞、…、＜２８，３０＞、＜２９，３１＞を対とし、対の単位電流セル同士を第２コモンセントロイド中心を通って結ぶ直線の長さが、出力電流ＯＵＴＰを流す順番の対毎に相対的に短い、相対的に長い、もしくは、相対的に長い、相対的に短いを繰り返すように配置する。
【００９１】
図１６は、単位電流セルの配置順序を表す概念図である。同図上側に示す配置例は、最初から１番目〜４番目の単位電流セルを、選択される順に、内々外々の順序で配置し、ここで折り返して内側と外側を入れ替えて、最後から４番目〜１番目の単位電流セルを、外々内々の順序で配置したものである。同図下側に示す配置例は、最初から１番目〜４番目の単位電流セルを、選択される順に、内外内外の順序で配置し、ここで折り返して内側と外側を入れ替えて、最後から４番目〜１番目の単位電流セルを、外内外内の順序で配置したものである。
【００９２】
なお、最初から１番目〜４番目の単位電流セルは、内側と外側を逆にして外々内々または外内外内の順序で配置してもよいし、あるいは、外内内外または内外外内の順序で配置してもよい。一方、最後から４番目〜１番目の単位電流セルは、選択される順に、最初から１番目〜４番目の単位電流セルと同一の、もしくは、内側と外側を入れ替えた順番に配置してもよい。すなわち、折り返さず、つまり、内外を入れ替えずに内々外々または内外内外の順序で配置してもよいし、あるいは、内外外内または外内内外の順序で配置してもよい。
【００９３】
また、最初の４個の電流セルおよび最後の４個の電流セルを配置する場合、選択される順に配置することは必須ではなく、例えば、最初の４個の単位電流セルから選ばれた２個の単位電流セルと、最後の４個の単位電流セルから選ばれた２個の単位電流セルとを４個の内側配置位置に配置し、最初の４個の単位電流セルの残りの２個の単位電流セルと、最後の４個の単位電流セルの残りの２個の単位電流セルとを４個の外側配置位置に配置してもよい。さらに、最初の４個の電流セルの残りの２個は、どのサブブロックの外側配置位置に配置してもよいが、４つのサブブロックのうちの配置中心のみにおいて接する２つのサブブロック（対角に位置する２つのサブブロック）に含まれる２個の外側配置位置に配置することが好ましい。
【００９４】
また、８つの単位電流セル＜０：３，２８：３１＞を、外、内々外々の繰り返し、内々、外の順序で配置するか、もしくは、内、外々内々の繰り返し、外々、内の順序で配置してもよい。この場合、最初から１番目および最後から１番目に差動出力電流ＯＵＴＰを流す単位電流セル同士＜０，３１＞を対とし、さらに、最初から２番目の単位電流セル＜１＞から出力電流ＯＵＴＰを流す順番が連続する２つの単位電流セル同士＜１，２＞、＜３，４＞、…、＜２９，３０＞を対とし、対の単位電流セル同士を第２コモンセントロイド中心を通って結ぶ直線の長さが、出力電流ＯＵＴＰを流す順番の対毎に相対的に短い、相対的に長い、もしくは、相対的に長い、相対的に短いを繰り返して配置する。
【００９５】
図１７は、単位電流セルを、外々内々の順序で配置したブロックの概念図である。この図には、ブロックの中に８個の単位電流セル＜７：０＞を示している。この配置例は、単位電流セル＜０，１＞をサブブロックａ、ｄおよびｂ、ｃの境界線上の外側、単位電流セル＜２，３＞をそれぞれサブブロックｄ、ｂの内側、単位電流セル＜４，５＞をそれぞれサブブロックｃ、ｄおよびａ、ｂの境界線上の外側、単位電流セル＜６，７＞をそれぞれサブブロックｃ、ａの内側に配置したものである。内々外々の順序で配置する場合も同様である。さらに、最初から１番目〜４番目の単位電流セルを配置し、ここで折り返して内外を入れ替えて、最後から４番目〜１番目の単位電流セルを配置してもよい。単位電流セル＜０：３，２８：３１＞のうちで、最も近い位置を埋め、（最も遠い位置はダミーで埋めた上で、残った中で）最も遠い位置を埋めれば、残りは、中間的な位置のみになるので、厳密にケアしなくても極端な非直線性は発生しない。
【００９６】
また、４つのブロックＡ〜Ｄのそれぞれを、４つの矩形のサブブロックａ〜ｄに等分割することも必須ではなく、ブロックをサブブロックに分割することなく、複数個の単位電流セルを、対応するブロックＡ〜Ｄのそれぞれの中に配置してもよい。複数個の単位電流セルを、４つのサブブロックａ〜ｄのそれぞれの中に配置することも必須ではなく、複数個の単位電流セルを、４つのサブブロックａ〜ｄのそれぞれの境界線上の位置を含む位置に配置してもよい。
【００９７】
図１８は、単位電流セルを、サブブロックの境界線上に配置したブロックの概念図である。この図には、ブロックの中に８個の単位電流セル＜７：０＞を示している。この配置例は、単位電流セル＜０，１＞をそれぞれサブブロックａ、ｄおよびｂ、ｃの境界線上の内側、単位電流セル＜２，３＞をそれぞれサブブロックｃ、ｄおよびａ、ｂの境界線上の外側、単位電流セル＜４，５＞をそれぞれサブブロックａ、ｂおよびｃ、ｄの境界線上の内側、単位電流セル＜６，７＞をそれぞれサブブロックｂ、ｃおよびａ、ｄの境界線上の外側に配置したものである。これ以外の単位電流セルは、境界線上に配置してもよいし、それぞれのサブブロックａ〜ｄの中に配置してもよい。
【００９８】
また、４つのサブブロックａ〜ｄのそれぞれの中に配置された単位電流セルの差動出力電流ＯＵＴＰを流す順番の番号の合計が全てのサブブロックａ〜ｄで一致するように配置することが最も望ましいが、これは前述のように必須ではない。差動出力電流ＯＵＴＰを流す順番の番号の合計が、サブブロックａ〜ｄの間で、できる限り一致するように配置することが望ましく、例えば、第２コモンセントロイド中心に対して向かい合うサブブロック同士で一致するように配置することも望ましい。
【００９９】
図１９は、差動出力電流を流す順番の番号の合計が全てのサブブロックで一致するブロックの概念図である。この図には、ブロックの中に８個の単位電流セル＜７：０＞を示している。この配置例は、差動出力電流ＯＵＴＰを流す順番の番号の合計が全てのサブブロックａ〜ｄで一致するように、単位電流セル＜０，７＞をサブブロックａ、単位電流セル＜３，４＞をサブブロックｂ、単位電流セル＜１，６＞をサブブロックｃ、単位電流セル＜２，５＞をサブブロックｄの中に配置したものである。
【０１００】
これに対し、図２０は、差動出力電流を流す順番の番号の合計が全てのサブブロックで一致しないブロックの概念図である。この図には、ブロックの中に８個の単位電流セル＜７：０＞を示している。この配置例は、差動出力電流ＯＵＴＰを流す順番の番号の合計が第２コモンセントロイド中心に対して向かい合うサブブロックａとｃ同士、サブブロックｂとｄ同士で一致するように、単位電流セル＜２，７＞をサブブロックａ、単位電流セル＜１，４＞をサブブロックｂ、単位電流セル＜３，６＞をサブブロックｃ、単位電流セル＜０，５＞をサブブロックｄの中に配置したものである。
【０１０１】
また、電流セルのそれぞれを、ブロックＡ〜Ｄに応じて４つの単位電流セルに等分割することも必須ではない。
【０１０２】
図２１は、１つの電流セルを、４ｒ個（ｒは２以上の整数）、例えば、８個（ｒ＝２）の単位電流セルに等分割して配置する配置例を表す一例の概念図である。この配置例は、第１の３２個の単位電流セルを図５に示す配置例１と同じ配置で配置した４つのサブブロックａ〜ｄを中央部（内側）に配置し、第２の３２個の単位電流セルを配置例１と同じ配置で配置した４つのサブブロックａ’〜ｄ’を第１の単位電流セルのサブブロックａ〜ｄの図中上下の位置（４つのサブブロックａ〜ｄの垂直方向の外側）に配置し、左上の単位電流セル＜０＞を含むサブブロックａと同じ配置のサブブロックａ’を第２コモンセントロイド中心に対して１８０度回転して、右下の第１のサブブロックｃの下側の位置に配置したものである。他のサブブロックｂ’〜ｄ’についても同様である。
【０１０３】
以上のように、電流セルのそれぞれを、４つのサブブロックの整数倍ｒの４ｒ個の単位電流セルに等分割して、４ｒ個の単位電流セルを、４ｒ個のサブブロックのそれぞれに配置し、４ｒ個の単位電流セルのうちの１個目から４個目までの単位電流セルが配置された４つのサブブロックを、電流セル配置ブロックの中央部に配置し、５個目から４ｒ個目までの単位電流セルが配置された４ｒ−４個のサブブロックを、中央部に配置された４つのサブブロックの垂直方向の外側に配置し、４ｒ個の単位電流セルのうちの５個目から４ｒ個目までの単位電流セルが配置された４ｒ−４個のサブブロックのそれぞれを、垂直方向の最も外側に配置された４つのサブブロックのそれぞれに相当するサブブロックを配置中心に対して１８０度回転してサブブロックの対角の位置にあるサブブロックの垂直方向の外側に配置することが可能である。
【０１０４】
また、ｒが３の場合、第３の３２個の単位電流セルを配置例１と同じ配置で配置した４つのサブブロックを、第２の３２個の単位電流セルが配置された、最も外側の４つのサブブロックの図中上下方向の位置に配置し、第３の３２個の単位電流セルが配置された４つのサブブロックのそれぞれを第２コモンセントロイド中心に対して１８０度回転して、そのサブブロックの対角の位置にあるサブブロックの垂直方向の外側に配置する。ｒが４以上の場合も同様である。
【０１０５】
また、図２２に示すように、第１および第２の３２個の単位電流セルを配置例１と同じ配置で配置し、第１および第２の単位電流セルが配置されたブロックを上下方向もしくは左右方向に繰り返し並べて配置してもよい。ｒが３以上の場合も同様である。
【０１０６】
さらに、本発明は、多数の電流セルを配置して構成された電流セル型Ｄ／Ａコンバータに適用可能なものであって、電流セル型Ｄ／Ａコンバータの構成は何ら限定されない。例えば、入力デジタルコードのビット数は１２ビットに限らず何ビットでもよいし、入力デジタルコードを上位ビット、中間ビット、下位ビットに分けて処理することも必須ではない。また、実施形態では、電流セルや差動スイッチをＰＭＯＳで構成しているが、ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）で構成することもできる。
【０１０７】
また、実施形態では、カスコード接続された２つの電流セルのうち、電源ＶＤＤに近いテール電流セルのＰＭＯＳだけに本発明を適用しているが、これも限定されず、カスコード電流セルのＰＭＯＳにも本発明を適用してもよい。この場合、テール電流セルとカスコード電流セルの両方同時に本発明を適用するのではなく、それぞれ別々に本発明を適用することが望ましい。さらに、差動スイッチを含めて本発明を適用してもよい。
【０１０８】
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【符号の説明】
【０１０９】
１０  電流セル型Ｄ／Ａコンバータ
１２  上位回路
１４  中間回路
１６  下位回路
１８，２０  加算回路
２２ａ、２２ｂ  デコーダ
２４ａ、２４ｂ、２４ｃ  スイッチドライバ
２６  電流セル部
２６ａ  上位電流セル部
２６ｂ  中間電流セル部
２６ｃ  下位電流セル部
２８  バイアス回路
２８ａ  第１のバイアス回路
２８ｂ  第２のバイアス回路
３０  テール電流セル回路
３２  カスコード電流セル回路およびスイッチ回路
３４ａ、３４ｂ、３８ａ、３８ｂ、４２、４４、４６ａ、４６ｂ  ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
３６、４０  定電流源
４６  差動スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図９】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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