(57)【特許請求の範囲】
【請求項１】
基準電圧と出力トランジスタが出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する１段構成の誤差増幅回路と、
位相補償回路と、
を備えたボルテージレギュレータであって、
前記位相補償回路は、
前記誤差増幅回路の出力端子に接続される第一の定電流回路と、
ドレインが前記誤差増幅回路の出力端子に接続される第一のトランジスタと、
ドレインが前記第一のトランジスタのゲートに接続され、ゲートが抵抗を介して前記第一のトランジスタのゲートに接続される第二のトランジスタと、
前記第二のトランジスタのドレインに接続される第二の定電流回路と、
前記第二のトランジスタのゲートと前記出力トランジスタのドレインの間に接続される第一の容量と、を備え、前記第一のトランジスタへ流れる電流は、前記第一の定電流回路が流す
ことを特徴とするボルテージレギュレータ。
【請求項２】
前記位相補償回路は、
前記第一のトランジスタのドレインと前記出力トランジスタのドレインの間に接続される第二の容量を備えたことを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記位相補償回路は、
前記第一のトランジスタまたは前記第二のトランジスタのドレインに、カスコードトランジスタを備えたことを特徴とする請求項１または２に記載のボルテージレギュレータ。
【請求項４】
前記第一の定電流回路および前記第二の定電流回路は、
デプレッショントランジスタで構成されたことを特徴とする請求項１から３のいずれかに記載のボルテージレギュレータ。                                                       
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータの位相補償回路に関する。
【背景技術】
【０００２】
従来のボルテージレギュレータについて説明する。図４は、従来のボルテージレギュレータを示す回路図である。
【０００３】
従来のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、ＰＭＯＳトランジスタ１０６と、位相補償回路４６０と、抵抗１０８、１０９と、グラウンド端子１００と、出力端子１２１と、電源端子１５０で構成されている。位相補償回路４６０は定電流回路４０５と、ＮＭＯＳトランジスタ４０１、４０６、４０３、４０８と、容量４０２、４０７と、抵抗４０４で構成されている。差動増幅回路１０２は図５に示すような１段アンプで構成されている。
【０００４】
接続としては、差動増幅回路１０２は、反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０８と１０９の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０６のゲート及びＮＭＯＳトランジスタ４０１のドレインに接続される。基準電圧回路１０１のもう一方はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ４０１は、ソースはＮＭＯＳトランジスタ４０３のドレイン及び容量４０２に接続され、ゲートがＮＭＯＳトランジスタ４０６のゲート及びドレインに接続される。ＮＭＯＳトランジスタ４０３は、ソースはグラウンド端子１００に接続され、ゲートは抵抗４０４及びＮＭＯＳトランジスタ４０８のドレインに接続される。ＮＭＯＳトランジスタ４０８は、ソースはグラウンド端子１００に接続され、ゲートは抵抗４０４のもう一方及び容量４０２と４０７の接続点に接続され、ドレインはＮＭＯＳトランジスタ４０６のソースに接続される。ＮＭＯＳトランジスタ４０６はドレインが定電流回路４０５に接続され、定電流回路４０５のもう一方は電源端子１５０に接続される。ＰＭＯＳトランジスタ１０６は、ソースは電源端子１５０に接続され、ドレインは出力端子１２１及び容量４０７のもう一方及び抵抗１０８のもう一方に接続される。抵抗１０９のもう一方はグラウンド端子１００に接続される。（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-I : REGULAR PAPERS, VOL.54, NO.9, SEPTEMBER 2007(Fig.13.)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、位相補償回路４６０が差動増幅回路１０２の出力端子の電流の一部をグラウンドに流す構成になっている。このため、差動増幅回路１０２のトランジスタ５０３から出力へ電流が流れ、入力トランジスタ５０１、５０４に流れる電流のバランスが崩れてオフセットが発生し、正確な出力電圧を得る事が困難であると課題があった。
【０００７】
本発明は、上記課題に鑑みてなされ、正確な出力電圧を得る事ができる位相補償回路を有するボルテージレギュレータを提供する。
【課題を解決するための手段】
【０００８】
本発明は、出力トランジスタと、位相補償回路と、出力トランジスタの出力する電圧を分圧した分圧電圧と基準電圧回路の基準電圧の差を増幅して出力し、出力トランジスタのゲートを制御する１段の構成の誤差増幅回路と、を備えたボルテージレギュレータであって、位相補償回路は、出力トランジスタのゲートに接続される第一の定電流回路と、ドレインが前記出力トランジスタのゲートに接続された第一のトランジスタと、ドレインが第一のトランジスタのゲート及び第二の定電流回路及び抵抗に接続され、ゲートが前記抵抗及び第一の容量に接続される第二のトランジスタと、もう一方の接続が出力端子に接続される第一の容量と、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明の位相補償回路を備えたボルテージレギュレータは、差動増幅回路の入力トランジスタに流れる電流のバランスが崩れてオフセットが発生することなく、正確な出力電圧を得る事ができる。更に、出力容量や出力抵抗によらず、安定かつ高速に動作させることができる。
【図面の簡単な説明】
【００１０】
【図１】第一の実施形態のボルテージレギュレータを示す回路図である。
【図２】第二の実施形態のボルテージレギュレータを示す回路図である。
【図３】第三の実施形態のボルテージレギュレータを示す回路図である。
【図４】従来のボルテージレギュレータを示す回路図である。
【図５】１段アンプで構成される差動増幅回路を示す回路図である。
【発明を実施するための形態】
【００１１】
図１は、第一の実施形態のボルテージレギュレータの回路図である。
第一の実施形態のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、位相補償回路１６０と、ＰＭＯＳトランジスタ１０６と、抵抗１０８、１０９と、グラウンド端子１００と、出力端子１２１と、電源端子１５０で構成されている。位相補償回路１６０はＮＭＯＳトランジスタ１１２、１１４と、容量１１５と、抵抗１１３と、定電流回路１０４、１０５で構成されている。差動増幅回路１０２は図５に示すような１段アンプの構成をしている。
【００１２】
次に、第一の実施形態のボルテージレギュレータの要素回路の接続について説明する。
差動増幅回路１０２は、反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０８と１０９の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０６のゲート及びＮＭＯＳトランジスタ１１２のドレイン及び定電流回路１０４に接続される。基準電圧回路１０１のもう一方はグラウンド端子１００に接続される。ＮＭＯＳトランジスタ１１２は、ソースはグラウンド端子１００に接続され、ゲートは抵抗１１３及びＮＭＯＳトランジスタ１１４のドレインに接続される。ＮＭＯＳトランジスタ１１４は、ゲートは抵抗１１３のもう一方及び容量１１５に接続され、ドレインは定電流回路１０５に接続され、ソースはグラウンド端子１００に接続される。定電流回路１０４および１０５のもう一方は電源端子１５０に接続される。ＰＭＯＳトランジスタ１０６は、ソースは電源端子１５０に接続され、ドレインは出力端子１２１及び容量１１５のもう一方及び抵抗１０８のもう一方に接続される。抵抗１０９のもう一方はグラウンド端子１００に接続される。
【００１３】
次に、第一の実施形態のボルテージレギュレータの動作について説明する。
抵抗１０８と１０９は、出力端子１２１の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。差動増幅回路１０２は１段アンプの構成をしており、基準電圧回路１０１の出力電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタ１０６のゲート電圧を制御する。出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。そして差動増幅回路１０２の出力信号（出力トランジスタ１０６のゲート電圧）が高くなり、出力トランジスタ１０６はオフしていき、出力電圧Ｖｏｕｔは低くなる。こうして、出力電圧Ｖｏｕｔを一定になるように制御する。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。このようにして、第一の実施形態のボルテージレギュレータは、出力電圧Ｖｏｕｔが一定になるように制御する。
【００１４】
ここで第一の実施形態のボルテージレギュレータは、位相補償回路１６０を有する以下の式（１）及び（２）で表される周波数にてポールが生じる。
【００１５】
【数１】
0005715401.tif 000002
【００１６】
【数２】
0005715401.tif 000003
Ｒ１は差動増幅回路１０２の出力インピーダンスの寄生抵抗成分。Ｒｏｕｔは出力端子１２１に接続される負荷抵抗。ＧｍP106はＰＭＯＳトランジスタ１０６のトランスコンダクタンス。ＧｍＮ１１４はＮＭＯＳトランジスタ１１４のトランスコンダクタンス。Ｒ１１３は抵抗１１３の抵抗値。Ｃ１１５は容量１１５の容量値。Ｃｏｕｔは接続される出力容量。ＣGはＰＭＯＳトランジスタ１０６のゲート容量値。
【００１７】
式（１）及び（２）からわかるように第一のポールおよび第二のポールの位置は抵抗１１３と容量１１５とＮＭＯＳトランジスタ１１４のトランスコンダクタンスで調節することができ、出力抵抗Ｒｏｕｔ、出力容量Ｃｏｕｔの値によらず安定して動作するように調整できる。
【００１８】
差動増幅回路１０２の出力端子はＮＭＯＳトランジスタ１１２のドレインと定電流回路１０４に接続されているため、ＮＭＯＳトランジスタ１１２へ流れる電流は定電流回路１０４から流すことができる。そして、差動増幅回路１０２の出力端子からＮＭＯＳトランジスタ１１２へは電流が流れなくなるため、差動増幅回路１０２の入力段のトランジスタにオフセットが発生することがなくなる。こうすることで、オフセットによる出力電圧のばらつきがなくなり正確に出力電圧を設定することができるようになる。
【００１９】
なお、定電流回路１０４、１０５は別の定電流源からカレントミラー回路を用いて電流を流す構成にしても良い。
【００２０】
以上により、差動増幅回路１０２に発生するオフセットを低減して出力電圧のばらつきを抑えることができる。そして、出力抵抗と出力容量によらず安定に動作させることができる。
【００２１】
図２は、第二の実施形態のボルテージレギュレータの回路図である。第二の実施形態のボルテージレギュレータの位相補償回路２６０は、更に容量２０１を備えた。容量２０１は、ＮＭＯＳトランジスタ１１２のドレインと出力端子１２１の間に接続される。
【００２２】
容量２０１は、ＮＭＯＳトランジスタ１１４のトランスコンダクタンスによって発生するポールをさらに高周波領域にシフトすることができる。従って、出力抵抗Ｒｏｕｔや出力容量Ｃｏｕｔの値によらず、ボルテージレギュレータの位相を調整することができる。
【００２３】
従って、第二の実施形態のボルテージレギュレータは、容量２０１を備えたことにより、より安定して動作することができる。
【００２４】
図３は、第三の実施形態のボルテージレギュレータの回路図である。第三の実施形態のボルテージレギュレータの位相補償回路３６０は、カスコードトランジスタとしてＮＭＯＳトランジスタ１１１を、定電流回路１０４とＮＭＯＳトランジスタ１１２のドレインの間に追加した。定電流回路１０３とＮＭＯＳトランジスタ１０７は、ＮＭＯＳトランジスタ１１１のゲートにバイアス電圧を与える回路である。
【００２５】
定電流回路１０３は、一方の端子が電源端子１５０に接続され、他方の端子がＮＭＯＳトランジスタ１０７のドレインに接続される。ＮＭＯＳトランジスタ１０７は、ソースがグラウンド端子１００に接続され、ゲート及びドレインがＮＭＯＳトランジスタ１１１のゲートに接続される。ＮＭＯＳトランジスタ１１１は、ソースはＮＭＯＳトランジスタ１１２のドレイン及び容量２０１の接続点に接続され、ドレインは誤差増幅回路１０２の出力端子に接続される。
【００２６】
ＮＭＯＳトランジスタ１１１は、カスコードトランジスタとして動作しており、ＮＭＯＳトランジスタ１１２で発生するチャネル長変調の影響を低減することができる。なお、カスコードトランジスタとして動作するＮＭＯＳトランジスタ１１１は、ＮＭＯＳトランジスタ１１４のドレインに接続しても良い。
【００２７】
以上説明したように、第一の実施形態のボルテージレギュレータによれば、差動増幅回路１０２に発生するオフセットを低減して出力電圧のばらつきを抑えることができる。そして、第二の実施形態のボルテージレギュレータによれば、ＮＭＯＳトランジスタ１１４のトランスコンダクタンスによって発生するポールを高周波領域にシフトすることで、より安定して動作するように位相を調整することができる。さらに、第三の実施形態のボルテージレギュレータによれば、ＮＭＯＳトランジスタ１１２に発生するチャネル長変調の影響を低減できる。
【００２８】
なお、定電流源１０４および１０５は、ゲートとソースが接続されたＮｃｈデプレッショントランジスタでこうされても良い。あるいは、Ｐｃｈデプレッショントランジスタで構成しても良い。
【００２９】
また、定電流回路１０３とＮＭＯＳトランジスタ１０７は、バイアス回路として特に設けなくてもよく、他の回路からバイアス電圧を供給することが出来る。その場合は、カスコードトランジスタであるＮＭＯＳトランジスタ１１１は、適当なサイズに設計されればよい。
【符号の説明】
【００３０】
１００  グラウンド端子
１０１  基準電圧回路
１０２  差動増幅回路
１０３、１０４、１０５、４０５、５０５  定電流回路
１２１  出力端子
１５０  電源端子
１６０、２６０、３６０、４６０  位相補償回路
【図１】
0005715401.tif 000004
【図２】
0005715401.tif 000005
【図３】
0005715401.tif 000006
【図４】
0005715401.tif 000007
【図５】
0005715401.tif 000008