(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上あるいは前記半導体基板上に絶縁膜を介して選択的に設けられた薄膜半導体層上、に選択的に設けられた柱状構造の第１の半導体層と、前記第１の半導体層の上面の外周から狭められる長さを一致させ、前記第１の半導体層上に設けられた柱状構造の第２の半導体層と、前記第２の半導体層の上面の外周から広げられる長さを一致させ、前記第２の半導体層上に設けられた柱状構造の第３の半導体層と、少なくとも前記第１の半導体層の上面、前記第３の半導体層の下面及び前記第２の半導体層の側面に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介し前記第２の半導体層の側面を包囲する構造に設けられた、横(水平)方向の厚さが等しい第１のゲート電極と、前記第１の半導体層、前記第３の半導体層及び前記第１のゲート電極の側面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介し、少なくとも前記第１のゲート電極の側面を包囲する構造に設けられた第２のゲート電極と、前記第１の半導体層全体に設けられたソース領域（あるいはドレイン領域）と、前記第３の半導体層全体に設けられたドレイン領域（あるいはソース領域）と、前記第１の半導体層直下の前記半導体基板表面あるいは前記第１の半導体層直下の前記薄膜半導体層、に延在して設けられたソース領域（あるいはドレイン領域）と、前記第２の半導体層に設けられたチャネル領域と、を備えてなることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層及び前記第３の半導体層の格子定数が、前記第２の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜はトンネル酸化膜であり、前記第１のゲート電極はフローティングゲート電極であり、前記第２のゲート電極はワード線に接続されたコントロールゲート電極であり、前記フローティングゲート電極にキャリアを注入あるいは放出することにより情報の２値を対応させた縦型(垂直方向動作)のＭＩＳ電界効果トランジスタからなる半導体記憶装置（フラッシュメモリー）を構成していることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に選択的に積層された半導体層が周囲を絶縁膜で平坦に埋め込まれている半導体装置において、前記半導体層上に選択化学気相成長導電膜を成長する工程と、前記選択化学気相成長導電膜を等方性エッチングし、幅を狭める工程と、バリアメタル層を成長する工程と、前記バリアメタル層を異方性エッチングし、前記選択化学気相成長導電膜の側壁のみに前記バリアメタル層を残す工程と、絶縁膜を成長し、前記バリアメタル層を有する前記選択化学気相成長導電膜を平坦に埋め込む工程と、前記バリアメタル層を有する前記選択化学気相成長導電膜をエッチング除去し、前記半導体層の表面を露出する開孔部を形成する工程と、前記半導体層上にエピタキシャル半導体層を成長させ、前記開孔部を平坦に埋め込む工程とをおこない、半導体層に自己整合して、半導体層上に幅の狭い半導体層を形成したことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に選択的に積層された半導体層が周囲を絶縁膜で平坦に埋め込まれている半導体装置において、前記半導体層上に選択化学気相成長導電膜を成長する工程と、バリアメタル層を成長する工程と、前記バリアメタル層を異方性エッチングし、前記選択化学気相成長導電膜の側壁のみに前記バリアメタル層を残す工程と、絶縁膜を成長し、前記バリアメタル層を有する前記選択化学気相成長導電膜を平坦に埋め込む工程と、前記バリアメタル層を有する前記選択化学気相成長導電膜をエッチング除去し、前記半導体層の表面を露出する開孔部を形成する工程と、前記半導体層上にエピタキシャル半導体層を成長させ、前記開孔部を平坦に埋め込む工程とをおこない、半導体層に自己整合して、半導体層上に幅の広い半導体層を形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は縦型構造のＭＩＳ電界効果トランジスタに係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストの疑似ＳＯＩ基板を形成し、この疑似ＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積な縦型のＭＩＳ電界効果トランジスタからなるメモリーセルを構成した半導体装置（フラッシュメモリー）に関する。
【背景技術】
【０００２】
図２７は従来の半導体装置（フラッシュメモリー）のビット線に沿う方向の模式側断面図で、ｐ型のシリコン基板を使用して形成した慣例的なフローティングゲート電極及びコントロールゲート電極を有するＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセル４個分を図示したＮＯＲゲートのフラッシュメモリーの一部を示しており、６１はｐ型のシリコン基板、６２はｎ＋型ソース領域、６３はｎ＋型ドレイン領域、６４は第１のゲート酸化膜（トンネル酸化膜）、６５はフローティングゲート電極、６６は第２のゲート酸化膜、６７はコントロールゲート電極、６８はＰＳＧ膜、６９は絶縁膜、７０はバリアメタル、７１は導電プラグ、７２はバリアメタル、７３は配線、７４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に選択的に形成された第１のゲート酸化膜（トンネル酸化膜）６４を介してフローティングゲート電極６５が設けられ、フローティングゲート電極６５上には第２のゲート酸化膜６６を介して、自己整合してコントロールゲート電極６７が設けられており、ｐ型のシリコン基板６１にはコントロールゲート電極６７に自己整合してｎ＋型ソース領域６２及びｎ＋型ドレイン領域６３が設けられている慣例的な２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタからなるメモリーセル４個分が形成され、ＮＯＲゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のｎ＋型ドレイン領域６３を形成し、ビット線に接続され、隣接するソース領域は共通のｎ＋型ソース領域６２を形成し、拡散層からなるソース配線をなしている。図示されてはいないが、ビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線を形成している。
慣例的なＮＯＲゲートのフラッシュメモリーと同様に、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入／放出を利用し、フローティングゲート電極に電子が注入されている状態では、ＭＩＳ電界効果トランジスタは、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、ＭＩＳ電界効果トランジスタは、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示し、これら２状態を情報の２値に対応させたフラッシュメモリーを構成している。
それぞれの領域を微細化し、２メモリーセルに対し、それぞれ共通のドレイン領域及びソース領域を形成したＮＯＲゲートのフラッシュメモリーを構成しているため、極めて高集積化が計られているが、半導体基板に直接ＭＩＳ電界効果トランジスタからなるメモリーセルを形成するため、セル間アイソレーションとしてシャロートレンチ（浅溝）による素子分離領域及びトレンチ直下のチャネルストッパー領域を設けている（図示はしていない）が、トレンチ側面の微小なリークを完全には抑制できないこと、あるいはトレンチ側面に這い上がるチャネルストッパー領域により、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域のトレンチ側面の影響により電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないことによるメモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと、メモリーの一括消去をするため、耐圧の高いソース領域を設ける必要上、ドレイン領域より深い拡散層のソース領域を形成するので、チャネル長の制御が難しく（深い拡散層のソース領域の横方向拡散大及びマスク工程によるコントロールゲート電極幅のばらつき）メモリーセルの閾値電圧のばらつきが大きかったことによる記憶特性の不安定性、異なる深さを持つ微細なソースドレイン領域形成の制御性の難しさ等の問題があり、チャネル幅をさらに微細化した場合、メモリーセルの閾値電圧の高精度な制御及びメモリーの同時消去を実現する耐圧を確保した浅いソース領域の形成が難しくなりつつある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】応用物理  第６５巻  第１１号  （１９９６）１１１４〜１１２４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、従来例に示されるように、半導体基板に２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタを形成しているため
（１）セル間アイソレーションとして使用するシャロートレンチ素子分離領域及びトレンチ直下のチャネルストッパー領域により、トレンチ側面の微小なリークを完全には抑制できなかったこと。
（２）シャロートレンチ素子分離領域の側面にまでチャネルストッパー領域を形成した場合、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと。
（３）トレンチ素子分離により、チャネル領域端が生じるため、電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないため、メモリーセルの閾値電圧のばらつきが大きかったこと。
（４）チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと。
（５）メモリーの同時消去を実現する耐圧を確保した深い拡散層のソース領域を形成するため、チャネル領域を微細化できない（ソース領域の大きな横方向拡散）ことによる高集積化が難しかったこと。
（６）実効チャネル長の決定をマスク工程によるコントロールゲート電極幅（チャネル長）の制御及び深さの異なるソースドレイン領域の横方向拡散の制御によっているため、実効チャネル長が安定せず、メモリーセルの閾値電圧を精度よく制御することが難しかったこと。
（７）拡散係数の異なる不純物による異なる工程によりソースドレイン領域を形成するため、マスク工程の位置合わせ余裕を含む自己整合ソースドレイン領域の微細な形成が難しくなってきたこと。
等の問題が顕著になりつつあり、チャネル領域のさらなる微細化に対し、ソース領域の耐圧を確保した浅い拡散層の形成が難しく、現状技術によるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上あるいは前記半導体基板上に絶縁膜を介して選択的に設けられた薄膜半導体層上に選択的に設けられた柱状構造の第１の半導体層と、前記第１の半導体層の上面の外周から狭められる長さを一致させ、前記第１の半導体層上に設けられた柱状構造の第２の半導体層と、前記第２の半導体層の上面の外周から広げられる長さを一致させ、前記第２の半導体層上に設けられた柱状構造の第３の半導体層と、少なくとも前記第１の半導体層の上面、前記第３の半導体層の下面及び前記第２の半導体層の側面に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜を介し前記第２の半導体層の側面を包囲する構造に設けられた、横(水平)方向の厚さが等しい第１のゲート電極と、前記第１の半導体層、前記第３の半導体層及び前記第１のゲート電極の側面に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜を介し、少なくとも前記第１のゲート電極の側面を包囲する構造に設けられた第２のゲート電極と、前記第１の半導体層全体に設けられたソース領域（あるいはドレイン領域）と、前記第３の半導体層全体に設けられたドレイン領域（あるいはソース領域）と、前記第１の半導体層直下の前記半導体基板表面あるいは前記第１の半導体層直下の前記薄膜半導体層、に延在して設けられたソース領域（あるいはドレイン領域）と、前記第２の半導体層に設けられたチャネル領域と、を備えてなる縦型（垂直方向動作）のＭＩＳ電界効果トランジスタより構成した本発明の半導体装置（フラッシュメモリー）によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に自己整合の３段階柱状構造の半導体層を形成し、薄い完全空乏型の単結晶半導体層（チャネル領域を形成する第２のＳｉ層）を設け、少なくとも第２のＳｉ層の周囲に第１のゲート酸化膜（トンネル酸化膜）を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第２のゲート酸化膜を介して包囲型コントロールゲート電極を設け、第１及び第３のＳｉ層にソースドレイン領域を設けた（現実的には第２のＳｉ層の一部にもソースドレイン領域の一部が拡散される）疑似ＳＯＩ構造（物理的に絶縁膜上に半導体層が設けられてはいないが、接合容量の低減等のＳＯＩ構造の特性を有する構造）の縦型のＭＩＳ電界効果トランジスタから構成したフラッシュメモリーを形成できるため、ドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また下地の絶縁膜の影響のない結晶性が良好な第２のＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つ疑似ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また第１及び第２のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりチャネル領域を形成する第２のＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、４側面（第２のＳｉ層の全側面あるいは第２のＳｉ層全体）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入（あるいは放出）ができるため、ＭＩＳ電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またメモリー領域の半導体基板全体をソース領域にできるため、ブロックごとではなく、すべてのメモリーセルを一括消去することが可能である。
また第１のＳｉ層（ソース領域の一部を形成）に自己整合して、配線及び配線とのコンタクト領域を除くすべてのＭＩＳ電界効果トランジスタの構成要素（チャネル領域を形成する第２のＳｉ層、ドレイン領域を形成する第３のＳｉ層、第１のゲート酸化膜、第２のゲート酸化膜、包囲型フローティングゲート電極、コントロールゲート電極及び半導体基板表面に形成する全面ソース領域）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成することもできるため、上下のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、ＭＩＳ電界効果トランジスタの高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またＳＯＩ構造に形成することもでき、ソース領域の接合容量をも低減（ほぼゼロ）することが可能で、より高速化が可能である。
即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有する縦型のＭＩＳ電界効果トランジスタからなる疑似ＳＯＩ構造（あるいはＳＯＩ構造）のフラッシュメモリーのメモリーセルを得ることができる。
本発明者は当該技術を、３段階縦（垂直）方向エピタキシャル成長を利用した、２重包囲型ゲート電極付き縦型のＭＩＳ電界効果トランジスタ（Ｖｅｒｔｉｃａｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｄｏｕｂｌｅ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ）構造と命名し、ＶＥＭＤＳＵＧ（ベンドサッグ）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１５】本発明の半導体装置における第２の実施例の模式側断面図（ビット線に沿う方向）
【図１６】本発明の半導体装置における第３の実施例の模式側断面図（ビット線に沿う方向）
【図１７】本発明の半導体装置における第４の実施例の模式側断面図（ビット線に沿う方向）
【図１８】本発明の半導体装置における第５の実施例の模式側断面図（ビット線に沿う方向）
【図１９】本発明の半導体装置における第５の実施例の模式側断面図（ワード線に沿う方向）
【図２０】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図２１】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図２２】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図２３】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図２４】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図２５】本発明の半導体装置における第５の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図２６】本発明の半導体装置における第６の実施例の模式側断面図（ビット線に沿う方向）
【図２７】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に第１の絶縁膜を積層し、選択的に開孔部を形成し、開孔部を平坦に埋め込む第１段階の縦（垂直）方向エピタキシャルＳｉ層を成長する。
（２）第１のＳｉ層上に選択化学気相成長導電膜を成長させる。
（３）選択化学気相成長導電膜を等方性エッチングし、幅を狭める。
（４）バリアメタル層を成長し、異方性エッチングし、選択化学気相成長導電膜の側壁にのみバリアメタル層を残す。
（５）第２の絶縁膜を成長し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。
（６）バリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、第１のＳｉ層の表面を露出する開孔部を形成する。
（７）第１のＳｉ層上に第２段階の縦（垂直）方向エピタキシャルＳｉ層を成長させ、開孔部を平坦に埋め込む。
（８）第２のＳｉ層上に選択化学気相成長導電膜を成長させる。
（９）バリアメタル層を成長し、異方性エッチングし、選択化学気相成長導電膜の側壁にのみバリアメタル層を残す。
（１０）第３の絶縁膜を成長し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。
（１１）バリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、第２のＳｉ層の表面を露出する開孔部を形成する。
（１２）第２のＳｉ層上に第３段階の縦（垂直）方向エピタキシャルＳｉ層（横（水平）方向エピタキシャルＳｉ層も若干含む）を成長させ、開孔部を平坦に埋め込む。
（１３）第３、第２及び第１の絶縁膜を順次エッチング除去し、第１、第２及び第３のＳｉ層を露出する。
（１４）露出した第１、第２及び第３のＳｉ層を酸化し、第１のゲート絶縁膜（トンネル酸化膜）を成長する。
（１５）第１のゲート絶縁膜を介して第２のＳｉ層の側面を包囲するフローティングゲート電極を形成する。（第３のＳｉ層の庇部下に包囲構造のフローティングゲート電極を埋め込む。）
（１６）概略第１及び第３のＳｉ層を充満し、Ｓｉ基板の表面全体にソースドレイン領域を形成する。
（１７）フローティングゲート電極を含む第１及び第３のＳｉ層の側面に第２のゲート絶縁膜を成長する。
（１８）第２のゲート絶縁膜の側面を包囲するコントロールゲート電極を形成する。
等により２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタを形成する等の技術を使用して
半導体基板上に選択的に第１のエピタキシャルＳｉ層が設けられ、第１のＳｉ層上に第１のＳｉ層に自己整合し、第１のＳｉ層より幅が狭い第２のエピタキシャルＳｉ層が設けられ、第２のＳｉ層上に第２のＳｉ層に自己整合し、第２のＳｉ層より幅が広い第３のエピタキシャルＳｉ層が設けられ、少なくとも第１のＳｉ層の上面、第３のＳｉ層の下面及び第２のＳｉ層の側面に第１のゲート絶縁膜が設けられ、第１のゲート絶縁膜を介して第２のＳｉ層の側面を包囲するフローティングゲート電極が設けられ、少なくともフローティングゲート電極の側面に第２のゲート酸化膜を介して包囲する構造のコントロールゲート電極（ワード線）が設けられ、第１のＳｉ層及び第３のＳｉ層には概略ソースドレイン領域が、且つＳｉ基板全表面にはソース領域が設けられている２重包囲型ゲート電極を有する縦型のＭＩＳ電界効果トランジスタからなるフラッシュメモリーを構成している。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１４は本発明の半導体装置の第１の実施例で、図１はフラッシュメモリーの模式平面図(一点鎖線で囲んだものがメモリーセル１つ分)、図２はビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、図３はワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)、図４〜図１４は製造方法の工程断面図である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、３段階縦（垂直）方向エピタキシャル成長によるＶＥＭＤＳＵＧ構造に形成した２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーの一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１０１７ｃｍ−３程度のｐ型の第１段階の縦（垂直）方向エピタキシャルＳｉ層、３は１０１７ｃｍ−３程度のｐ型の第２段階の縦（垂直）方向エピタキシャルＳｉ層、４は１０１７ｃｍ−３程度のｐ型の第３段階の縦（垂直）方向エピタキシャルＳｉ層、５は１０２０ｃｍ−３程度のｎ＋型ソース領域、６は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、７は５ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）、８は長さ４０ｎｍ程度、厚さ４０ｎｍ程度の包囲型フローティングゲート電極（ｐｏｌｙＳｉ）、９は４０ｎｍ程度の第２のゲート酸化膜（Ｔａ２Ｏ５）、１０は長さ１３０ｎｍ程度、厚さ５０ｎｍ程度の包囲型コントロールゲート電極（ＷＳｉ、ワード線）、１１は１７０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１２は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１３は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１４は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１５は導電プラグ（Ｗ）、１６は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１７は１０ｎｍ程度のバリアメタル（ＴａＮ）、１８は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む、ビット線）、１９は２０ｎｍ程度のバリア絶縁膜、ＢＬはビット線、ＷＬはワード線を示している。
【００１１】
図１はマトリックス状に形成されたフラッシュメモリーのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル１つ分を示し、波線は、下層の状態を示している。また自己整合の３段階柱状構造の半導体層（チャネル領域が形成される中央部の幅を狭く形成した半導体層）の下部及びシリコン基板全体に設けられるソース領域の表示は、図面を見やすくするため省略している。
図２及び図３においては、ｐ型のシリコン基板１に選択的にｐ型の第１段階の縦（垂直）方向エピタキシャルＳｉ層２が設けられ、Ｓｉ層２上には幅が狭いｐ型の第２段階の縦（垂直）方向エピタキシャルＳｉ層３が設けられ、Ｓｉ層３上にはＳｉ層２と同程度の幅のｐ型の第３段階の縦（垂直）方向エピタキシャルＳｉ層４が設けられた自己整合の３段階柱状構造の半導体層（Ｓｉ層２、Ｓｉ層３及びＳｉ層４からなり、チャネル領域が形成される中央部のＳｉ層３の幅を狭く形成した半導体層）が設けられている。この３段階柱状構造の半導体層の全側面には第１のゲート酸化膜７（トンネル酸化膜、ＳｉＯ２）が設けられ、幅が狭いＳｉ層３の全側面には第１のゲート酸化膜７を介して包囲型フローティングゲート電極（ｐｏｌｙＳｉ）が設けられ、Ｓｉ層２及びＳｉ層４の全側面の第１のゲート酸化膜７の全側面及び包囲型フローティングゲート電極（ｐｏｌｙＳｉ）８の全側面には第２のゲート酸化膜９が設けられ、第２のゲート酸化膜９の下部側面の一部を除く全側面には包囲型コントロールゲート電極（ＷＳｉ）１０が設けられており、この包囲型コントロールゲート電極（ＷＳｉ）１０はワード線方向に直接接続され、ワード線を形成している。シリコン基板１の表面全体、Ｓｉ層２全体及びＳｉ層３の一部にはｎ＋型ソース領域５が設けられ、これと離間し、相対してＳｉ層４全体及びＳｉ層３の一部にはｎ＋型ドレイン領域６が設けられ、このｎ＋型ドレイン領域６はバリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を介してバリアメタル（ＴａＮ）１７を有するビット線（Ｃｕ配線）１８に接続されている２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有する縦型のＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。
従来例同様、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入／放出を利用し、フローティングゲート電極に電子を注入していれば、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されていれば、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示すものとなり、これら２状態を情報の二値に対応させている。この縦型（垂直方向）動作のＭＩＳ電界効果トランジスタからなるメモリーセルをマトリックス状に配置し、適宜接続してＮＯＲゲートのフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なＮＯＲゲートのフラッシュメモリーと同様である。
【００１２】
したがって、通常の安価な半導体基板を使用して、半導体基板上に自己整合の３段階柱状構造の半導体層を形成し、薄い完全空乏型の単結晶半導体層（チャネル領域を形成する第２のＳｉ層）を設け、少なくとも第２のＳｉ層の周囲に第１のゲート酸化膜（トンネル酸化膜）を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第２のゲート酸化膜を介して包囲型コントロールゲート電極を設け、第１及び第３のＳｉ層にソースドレイン領域を設けた（現実的には第２のＳｉ層の一部にもソースドレイン領域の一部が拡散される）疑似ＳＯＩ構造（物理的に絶縁膜上に半導体層が設けられてはいないが、接合容量の低減等のＳＯＩ構造の特性を有する構造）の縦型のＭＩＳ電界効果トランジスタから構成したフラッシュメモリーを形成できるため、ドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また下地の絶縁膜の影響のない結晶性が良好な第２のＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つ疑似ＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また第１及び第２のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりチャネル領域を形成する第２のＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、４側面（第２のＳｉ層の全側面あるいは第２のＳｉ層全体）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入（あるいは放出）ができるため、ＭＩＳ電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またメモリー領域の半導体基板全体をソース領域にできるため、ブロックごとではなく、すべてのメモリーセルを一括消去することが可能である。
また第１のＳｉ層（ソース領域の一部を形成）に自己整合して、配線及び配線とのコンタクト領域を除くすべてのＭＩＳ電界効果トランジスタの構成要素（チャネル領域を形成する第２のＳｉ層、ドレイン領域を形成する第３のＳｉ層、第１のゲート酸化膜、第２のゲート酸化膜、包囲型フローティングゲート電極、コントロールゲート電極及び半導体基板表面に形成する全面ソース領域）を微細に形成することも可能である。
即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有する縦型のＭＩＳ電界効果トランジスタからなる疑似ＳＯＩ構造のフラッシュメモリーのメモリーセルを得ることができる。
【００１３】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１４を参照して説明する。ビット線に沿う方向の模式側断面図（ｐ−ｐ矢視断面図）を用いて説明し、完成図においてはワード線に沿う方向の模式側断面図（ｑ−ｑ矢視断面図）も追加して説明する。ただし、ここでは本発明の半導体装置（フラッシュメモリー）の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１４】
図４（ビット線に沿う方向、ｐ−ｐ矢視断面図)
化学気相成長により、ｐ型のシリコン基板１に６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２（第１段階成長の半導体層）を６０ｎｍ程度成長する。（幅は１３０ｎｍ程度）次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、平坦化する。
【００１５】
図５（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでＳｉ層２上に選択化学気相成長法により、８５ｎｍ程度のタングステン膜２１を成長する。次いでタングステン膜２１を４５ｎｍ程度等方性ドライエッチングし、幅を狭める。（幅は４０ｎｍ程度になる）次いで化学気相成長により、５ｎｍ程度のバリアメタル（ＴｉＮ）２２を成長する。（絶縁膜と選択化学気相成長タングステン膜との密着性を良くするためのバリアメタル（ＴｉＮ）として使用する。）次いでバリアメタル（ＴｉＮ）２２を全面異方性ドライエッチングし、タングステン膜２１の側壁にのみ残す。
【００１６】
図６（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）２３を４０ｎｍ程度成長する。次いでバリアメタル（ＴｉＮ）２２を有するタングステン膜２１上のシリコン酸化膜（ＳｉＯ２）２３を化学的機械研磨（ＣＭＰ）し、平坦化する。
【００１７】
図７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでバリアメタル（ＴｉＮ）２２及びタングステン膜２１を異方性ドライエッチングし、開孔部を形成する。次いで露出したＳｉ層２上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３（第２段階成長の半導体層）を４０ｎｍ程度成長する。（幅は５０ｎｍ程度）次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２０の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３を平坦化する。
【００１８】
図８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでＳｉ層３上に選択化学気相成長法により、８０ｎｍ程度のタングステン膜２４を成長する。次いで化学気相成長により、４０ｎｍ程度のバリアメタル（ＴｉＮ）２５を成長する。（絶縁膜と選択化学気相成長タングステン膜との密着性を良くするためのバリアメタル（ＴｉＮ）として使用する。）次いでバリアメタル（ＴｉＮ）２５を全面異方性ドライエッチングし、タングステン膜２４の側壁にのみ残す。次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２６の平坦面より突出したシリコン窒化膜（Ｓｉ３Ｎ４）２６及び先端部の丸みを帯びたバリアメタル（ＴｉＮ）２５を有するタングステン膜２４を化学的機械研磨（ＣＭＰ）し、平坦化する。
【００１９】
図９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでバリアメタル（ＴｉＮ）２５及びタングステン膜２４を異方性ドライエッチングし、開孔部を形成する。次いで露出したＳｉ層３上にｐ型の縦（垂直）方向及び横（水平）方向エピタキシャルＳｉ層４（第３段階成長の半導体層）を成長する。（幅は１３０ｎｍ程度）次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２６の平坦面より突出したＳｉ層４を平坦化する。こうして自己整合の３段階柱状構造の半導体層（チャネル領域が形成される中央部の幅を狭く形成した半導体層）を形成する。
【００２０】
図１０（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２６を異方性ドライエッチングする。次いでシリコン酸化膜（ＳｉＯ２）２３を等方性ドライエッチングする。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２０を異方性ドライエッチングする。
【００２１】
図１１（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露出しているＳｉ層（２、３、４）の全周囲を酸化し、５ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）７を成長する。次いでＳｉ層（２、３、４）に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、第１のゲート酸化膜（ＳｉＯ２）７の全周囲を含む全面に４０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を全面異方性ドライエッチングし、庇構造となっている幅の狭いＳｉ層３の全側面にのみ第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）７を介して残し、包囲型フローティングゲート電極（ｐｏｌｙＳｉ）８を形成する。次いでＳｉ層４及びｐ型のシリコン基板１にｎ＋型ソースドレイン領域形成用の砒素のイオン注入をおこなう。次いで不要部の第１のゲート酸化膜（ＳｉＯ２）７を異方性ドライエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、Ｓｉ層４及びＳｉ層２を充満し、ｐ型のシリコン基板１の表面を充満し、Ｓｉ層３の一部に拡散したｎ＋型ソースドレイン領域（５、６）を形成する。
【００２２】
図１２（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、４０ｎｍ程度の第２のゲート酸化膜（Ｔａ２Ｏ５）９を成長する。次いで化学気相成長により、第２のゲート酸化膜（Ｔａ２Ｏ５）９の全周囲を含む全面に、５０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）１０を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２、図示せず）を異方性ドライエッチングし、ワード線の配線体との接続部となる個所にのみシリコン酸化膜（ＳｉＯ２、図示せず）を残す。次いでレジスト（図示せず）を除去する。次いでタングステンシリサイド膜（ＷＳｉ）１０を異方性ドライエッチングし、ワード線の配線体との接続部となる個所及びＳｉ層（２、３、４）の全側面に第２のゲート酸化膜（ＳｉＯ２）９を介して残し、包囲型コントロールゲート電極（ＷＳｉ、ワード線）１０を形成する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層４の平坦面より突出するタングステンシリサイド膜（ＷＳｉ）１０及び第２のゲート酸化膜（ＳｉＯ２）９を除去し、平坦化する。
【００２３】
図１３（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、１３０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１１を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層４上の燐珪酸ガラス（ＰＳＧ）膜１１を除去し、平坦化する。
【００２４】
図１４（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１２を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３、ＰＳＧ膜１２、ＰＳＧ膜１１及びワード線の配線体との接続部となる個所に残したシリコン酸化膜（ＳｉＯ２、図示せず）を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１４を成長する。次いで化学気相成長により、タングステン（Ｗ）１５を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１４を有する導電プラグ（Ｗ）１５を形成する。
【００２５】
図２（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図３（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１６を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１３がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１７を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１７を有するＣｕ配線１８を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長し、本願発明の３段階縦（垂直）方向エピタキシャル成長によるＶＥＭＤＳＵＧ構造に形成した２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路を完成する。
【実施例２】
【００２６】
図１５はシリコン（Ｓｉ）基板を使用し、３段階縦（垂直）方向エピタキシャル成長によるＶＥＭＤＳＵＧ構造に形成した２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜１５、１７〜１９は図２と同じ物を示している。
同図においては、包囲型コントロールゲート電極（ＷＳｉ、ワード線）及び第２のゲート酸化膜（Ｔａ２Ｏ５）９がＳｉ層４の平坦面より低く形成されている以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ドレイン領域とコントロールゲート電極間の浮遊容量を低減できるため、より高速化が可能である。
【実施例３】
【００２７】
図１６はシリコン（Ｓｉ）基板を使用し、３段階縦（垂直）方向エピタキシャル成長によるＶＥＭＤＳＵＧ構造に形成した２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜９、１１〜１５、１７〜１９は図２と同じ物を、２７は包囲型サリサイドコントロールゲート電極（ＣｏＳｉ２／ＷＳｉ）、２８はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、包囲型コントロールゲート電極及び第２のゲート酸化膜（Ｔａ２Ｏ５）がＳｉ層４の平坦面より低く形成されていること、メタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること及び包囲型コントロールゲート電極（ＷＳｉ）の上面及び側面はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）が形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ドレイン領域とコントロールゲート電極間の浮遊容量を低減できること、ドレイン領域及びゲート電極の抵抗を低減できること等より、より高速化が可能である。
【実施例４】
【００２８】
図１７はシリコン（Ｓｉ）基板を使用し、３段階縦（垂直）方向エピタキシャル成長によるＶＥＭＤＳＵＧ構造に形成した２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１、５〜１５、１７〜１９は図２と同じ物を、２９はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）、３０はｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）３１はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（第３段階成長の半導体層）を示している。
同図においては、Ｓｉ層２、Ｓｉ層３及びＳｉ層４がそれぞれＳｉＧｅ層２９、歪みＳｉ層３０及びＳｉＧｅ層３１に置き換わって形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなＳｉ層を、上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、上下のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。
【実施例５】
【００２９】
図１８（ビット線に沿う方向）及び図１９（ワード線に沿う方向）はシリコン（Ｓｉ）基板を使用し、３段階縦（垂直）方向エピタキシャル成長によるＶＥＭＤＳＵＧ構造に形成した２重包囲型ゲート電極を有するＳＯＩ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜１９は図２及び図３と同じ物を、３２はシリコン酸化膜（ＳｉＯ２）、３３はシリコン窒化膜（Ｓｉ３Ｎ４）、３４はｐ型の横（水平）方向エピタキシャルＳｉ層、３５は埋め込みシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、Ｓｉ層２がシリコン酸化膜（ＳｉＯ２）３２を介して設けられたｐ型の横（水平）方向エピタキシャルＳｉ層３４上に形成されていること、埋め込みシリコン酸化膜（ＳｉＯ２）３５及びシリコン窒化膜（Ｓｉ３Ｎ４）３３によりＳｉ層３４が素子分離されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＳＯＩ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ＳＯＩ構造に形成されているため、ソース領域の接合容量をも低減（ほぼゼロ）することが可能で、より高速化が可能である。
【００３０】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２０〜図２５及び図１８（ビット線に沿う方向）、図１９（ワード線に沿う方向）を参照して説明する。ビット線に沿う方向の模式側断面図を用いて説明し、完成図においてはワード線に沿う方向の模式側断面図も追加して説明する。ただし、ここでは本発明の半導体装置（フラッシュメモリー）の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００３１】
図２０（ビット線に沿う方向の模式側断面図)
ｐ型のシリコン基板１を１０００℃程度で熱酸化し、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３２を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３及びシリコン酸化膜（ＳｉＯ２）３２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３２】
図２１（ビット線に沿う方向の模式側断面図)
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３６を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３の平坦面より突出したＳｉ層３６を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３７を成長する。
【００３３】
図２２（ビット線に沿う方向の模式側断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３４】
図２３（ビット線に沿う方向の模式側断面図)
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２２の側面にｐ型の横（水平）方向エピタキシャルＳｉ層３４を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３の開孔部を埋め込む。
【００３５】
図２４（ビット線に沿う方向の模式側断面図)
次いでＳｉ層３４の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２、図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）３３をマスク層として、タングステン膜３７及びＳｉ層３６を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３５を成長する。次いでＳｉ層３４の平坦面上のシリコン酸化膜（ＳｉＯ２）３５及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）３５を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
【００３６】
図２５（ビット線に沿う方向の模式側断面図)
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０を異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１３０ｎｍ程度）次いでレジスト（図示せず）を除去する。次いで露出したｐ型のＳｉ層３４上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２（第１段階成長の半導体層）を６０ｎｍ程度成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
【００３７】
以後実施例１の図５〜図１４の工程を順次行う。
【００３８】
図１８（ビット線に沿う方向の模式側断面図)及び図１９（ワード線に沿う方向の模式側断面図)
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１６を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１３がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１７を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１７を有するＣｕ配線１８を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）１９を成長し、本願発明の３段階縦（垂直）方向エピタキシャル成長によるＶＥＭＤＳＵＧ構造に形成した２重包囲型ゲート電極を有するＳＯＩ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路を完成する。
【実施例６】
【００３９】
図２６はシリコン（Ｓｉ）基板を使用し、３段階縦（垂直）方向エピタキシャル成長によるＶＥＭＤＳＵＧ構造に形成した２重包囲型ゲート電極を有するＳＯＩ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜１５、１７〜１９は図２と同じ物を、３２〜３５は図１８と同じ物を、３８は導電膜（ＷＳｉ）を示している。
同図においては、Ｓｉ層２がシリコン酸化膜（ＳｉＯ２）３２を介して設けられた、直下に導電膜（ＷＳｉ）を有するｐ型の横（水平）方向エピタキシャルＳｉ層３４上に形成されていること、埋め込みシリコン酸化膜（ＳｉＯ２）３５及びシリコン窒化膜（Ｓｉ３Ｎ４）３３によりＳｉ層３４が素子分離されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＳＯＩ構造の縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ＳＯＩ構造に形成されているため、ソース領域の接合容量をも低減（ほぼゼロ）することができ、また導電膜（ＷＳｉ）によりソース領域配線を低減できるため、より高速化が可能である。
【００４０】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
【産業上の利用可能性】
【００４１】
本願発明の縦型のＭＩＳ電界効果トランジスタのチャネル領域は、すべてＳｉ半導体層で形成しているが、化合物半導体層による構造にＭＩＳ電界効果トランジスタのチャネル領域を形成することも可能である。
また本発明の２重包囲型ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタの構造は、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）にも使用可能である。
また本発明の半導体装置はフラッシュメモリーとしてばかりでなく、システムＬＳＩに搭載される半導体記憶装置として使用することも可能である。
【符号の説明】
【００４２】
１    ｐ型のシリコン（Ｓｉ）基板
２    ｐ型の縦（垂直）方向エピタキシャルＳｉ層（第１段階成長の半導体層）
３    ｐ型の縦（垂直）方向エピタキシャルＳｉ層（第２段階成長の半導体層）
４    ｐ型の縦（垂直）方向エピタキシャルＳｉ層（第３段階成長の半導体層）
５    ｎ＋型ソース領域
６    ｎ＋型ドレイン領域
７    第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）
８    包囲型フローティングゲート電極（ｐｏｌｙＳｉ）
９    第２のゲート酸化膜（ＳｉＯ２）
１０  包囲型コントロールゲート電極（ＷＳｉ、ワード線）
１１  燐珪酸ガラス（ＰＳＧ）膜
１２  燐珪酸ガラス（ＰＳＧ）膜
１３  シリコン窒化膜（Ｓｉ３Ｎ４）
１４  バリアメタル（ＴｉＮ）
１５  導電プラグ（Ｗ）
１６  層間絶縁膜（ＳｉＯＣ）
１７  バリアメタル（ＴａＮ）
１８  Ｃｕ配線（Ｃｕシード層含む）
１９  バリア絶縁膜（Ｓｉ３Ｎ４）
２０  シリコン窒化膜（Ｓｉ３Ｎ４）
２１  選択化学気相成長導電膜（Ｗ）
２２  バリアメタル（ＴｉＮ）
２３  シリコン酸化膜（ＳｉＯ２）
２４  選択化学気相成長導電膜（Ｗ）
２５  バリアメタル（ＴｉＮ）
２６  シリコン窒化膜（Ｓｉ３Ｎ４）
２７  サリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）
２８  サリサイド層（ＣｏＳｉ２）
２９  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）
３０  ｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）
３１  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（第３段階成長の半導体層）
３２  シリコン酸化膜（ＳｉＯ２）
３３  シリコン窒化膜（Ｓｉ３Ｎ４）
３４  ｐ型の横（水平）方向エピタキシャルＳｉ層
３５  埋め込みシリコン酸化膜（ＳｉＯ２）
３６  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３７  選択化学気相成長導電膜（Ｗ）
３８  導電膜（ＷＳｉ）
【図１】
0005715036.tif 000002
【図２】
0005715036.tif 000003
【図３】
0005715036.tif 000004
【図４】
0005715036.tif 000005
【図５】
0005715036.tif 000006
【図６】
0005715036.tif 000007
【図７】
0005715036.tif 000008
【図８】
0005715036.tif 000009
【図９】
0005715036.tif 000010
【図１０】
0005715036.tif 000011
【図１１】
0005715036.tif 000012
【図１２】
0005715036.tif 000013
【図１３】
0005715036.tif 000014
【図１４】
0005715036.tif 000015
【図１５】
0005715036.tif 000016
【図１６】
0005715036.tif 000017
【図１７】
0005715036.tif 000018
【図１８】
0005715036.tif 000019
【図１９】
0005715036.tif 000020
【図２０】
0005715036.tif 000021
【図２１】
0005715036.tif 000022
【図２２】
0005715036.tif 000023
【図２３】
0005715036.tif 000024
【図２４】
0005715036.tif 000025
【図２５】
0005715036.tif 000026
【図２６】
0005715036.tif 000027
【図２７】
0005715036.tif 000028