(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された選択トランジスタ及びメモリセル用第１導電膜パターンと、
前記第１導電膜パターン上に形成された誘電体膜と、
前記メモリセル用第１導電膜パターン上の前記誘電体膜上に形成された第２導電膜パターンと、
前記選択トランジスタ用第１導電膜パターンと繋がれて前記第２導電膜パターンより抵抗の低い物質で形成されたセレクトラインと、
前記半導体基板に形成された前記選択トランジスタの接合領域と、
前記接合領域に繋がれた共通ソースラインをさらに含み、
前記セレクトラインは、前記共通ソースラインと同じ物質で形成されたことを特徴とするナンドフラッシュメモリ素子。
【請求項２】
前記第２導電膜パターンは、前記選択トランジスタ用第１導電膜パターン上の前記誘電体膜上にさらに形成されることを特徴とする請求項１に記載のナンドフラッシュメモリ素子。
【請求項３】
前記選択トランジスタ用第１導電膜パターン上に形成された前記第２導電膜パターンと、前記セレクトラインを絶縁させる第１層間絶縁膜とをさらに含むことを特徴とする請求項２に記載のナンドフラッシュメモリ素子。
【請求項４】
前記第１導電膜パターン、前記誘電体膜、及び前記第２導電膜パターンの側壁に沿って形成されたスペーサをさらに含むことを特徴とする請求項１に記載のナンドフラッシュメモリ素子。
【請求項５】
前記セレクトラインに繋がれて前記第２導電膜パターンより抵抗の低い物質で形成された補助配線をさらに含むことを特徴とする請求項１に記載のナンドフラッシュメモリ素子。
【請求項６】
前記補助配線は、金属膜で形成されることを特徴とする請求項５に記載のナンドフラッシュメモリ素子。
【請求項７】
前記補助配線は、タングステン、コバルト、ニッケル、または金属シリサイド膜で形成されることを特徴とする請求項５に記載のナンドフラッシュメモリ素子。
【請求項８】
前記第２導電膜パターンは、ポリシリコン膜及び金属シリサイド膜の積層構造で形成されたことを特徴とする請求項１に記載のナンドフラッシュメモリ素子。
【請求項９】
前記セレクトラインは、金属膜で形成されることを特徴とする請求項１に記載のナンドフラッシュメモリ素子。
【請求項１０】
半導体基板上に第１導電膜、誘電体膜、及び第２導電膜を積層する段階と、
前記第２導電膜、誘電体膜及び前記第１導電膜をエッチングして選択トランジスタ及びメモリセル用第１導電膜パターンと、第２導電膜パターンを形成する段階と、前記選択トランジスタ用第１導電膜パターン上部の前記第２導電膜パターンをエッチングして前記誘電体膜を露出させる段階と、
前記第２導電膜パターンがエッチングされた部分が埋め込まれるように前記半導体基板上に第１層間絶縁膜を形成する段階と、
前記選択トランジスタ用第１導電膜パターンが露出されるように前記第１層間絶縁膜及び前記誘電体膜をエッチングする段階と、
前記第１層間絶縁膜及び前記誘電体膜がエッチングされた部分を前記第２導電膜パターンより抵抗の低い物質で埋め込んで前記第１導電膜パターンに繋がれたセレクトラインを形成する段階と、
を含むことを特徴とするナンドフラッシュメモリ素子の製造方法。
【請求項１１】
前記第２導電膜パターンをエッチングして前記誘電体膜を露出させる段階で、前記誘電体膜は前記選択トランジスタ用第１導電膜パターンと同じ幅または前記選択トランジスタ用第１導電膜パターンより狭い幅で露出されることを特徴とする請求項１０に記載のナンドフラッシュメモリ素子の製造方法。
【請求項１２】
前記第２導電膜パターンをエッチングする前に前記第２導電膜パターン、前記誘電体膜及び前記第１導電膜パターンの側壁に沿ってスペーサを形成する段階をさらに含むことを特徴とする請求項１０に記載のナンドフラッシュメモリ素子の製造方法。
【請求項１３】
前記スペーサ及び前記誘電体膜は、
前記第２導電膜パターンをエッチングする段階でエッチング停止膜として利用されることを特徴とする請求項１２に記載のナンドフラッシュメモリ素子の製造方法。
【請求項１４】
前記第１層間絶縁膜を形成する段階は、
前記第２導電膜パターンがエッチングされた部分が埋め込まれるように第１絶縁膜を形成する段階と、
前記第２導電膜パターンが露出されるように前記第１絶縁膜を平坦化する段階と、前記第２導電膜パターンを含んだ前記第１絶縁膜上に第２絶縁膜を形成する段階で構成されることを特徴とする請求項１０に記載のナンドフラッシュメモリ素子の製造方法。
【請求項１５】
前記第２絶縁膜を形成する段階以前に、シリサイド化工程を利用して前記第２導電膜パターンの上部を金属シリサイド膜に変化させる段階をさらに含むことを特徴とする請求項１４に記載のナンドフラッシュメモリ素子の製造方法。
【請求項１６】
前記第２導電膜は、ポリシリコン膜で形成することを特徴とする請求項１０に記載のナンドフラッシュメモリ素子の製造方法。
【請求項１７】
前記セレクトラインを形成する段階以後、
前記セレクトラインを含んだ前記第１層間絶縁膜の上部に第２層間絶縁膜を形成する段階と、
前記セレクトラインが露出されるように前記第２層間絶縁膜をエッチングする段階と、
前記第２層間絶縁膜がエッチングされた部分を前記第２導電膜パターンより抵抗の低い物質で埋め込んで、前記セレクトラインに繋がれた補助配線を形成する段階と、をさらに含むことを特徴とする請求項１０に記載のナンドフラッシュメモリ素子の製造方法。
【請求項１８】
前記補助配線は、金属膜で形成することを特徴とする請求項１７に記載のナンドフラッシュメモリ素子の製造方法。
【請求項１９】
前記補助配線は、タングステン、コバルト、ニッケル、または金属シリサイド膜で形成することを特徴とする請求項１７に記載のナンドフラッシュメモリ素子の製造方法。
【請求項２０】
前記セレクトラインは、金属膜で形成することを特徴とする請求項１０に記載のナンドフラッシュメモリ素子の製造方法。
【請求項２１】
前記セレクトラインは、タングステン、コバルト、ニッケル、または金属シリサイド膜で形成することを特徴とする請求項１０に記載のナンドフラッシュメモリ素子の製造方法。
【請求項２２】
前記第１及び第２導電膜パターンを形成する段階以後、前記半導体基板に不純物イオンを注入して前記選択トランジスタの接合領域を形成する段階をさらに含むことを特徴とする請求項１０に記載のナンドフラッシュメモリ素子の製造方法。
【請求項２３】
前記第１層間絶縁膜及び前記誘電体膜をエッチングする段階で前記接合領域が露出され、前記セレクトラインを形成する段階で前記接合領域に繋がれた共通ソースラインが前記セレクトラインと同時に形成されることを特徴とする請求項２２に記載のナンドフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナンドフラッシュメモリ素子及びその製造方法に関し、特に、セレクトラインの抵抗を改善すると同時にナンドフラッシュメモリ素子の製造工程を単純化することができるナンドフラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
ナンドフラッシュメモリ素子は、多数のストリングで構成されたセルアレイ領域を含む。以下、図１を参照して、それぞれのストリングに対してより具体的に説明する。 図１は、ナンドフラッシュメモリ素子のメモリセルアレイを示す回路図である。
【０００３】
図１を参照すれば、ナンドフラッシュメモリ素子のメモリセルアレイは、共通ソースラインＣＳＬと、ビットラインＢＬに繋がれたドレインコンタクトＤＣＴとの間に繋がれた多数のストリングＳＴを含む。一つのストリングＳＴは、ドレイン選択トランジスタＤＳＴ、ソース選択トランジスタＳＳＴ、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に直列に繋がれた多数のメモリセルＭＣを含む。
【０００４】
ドレイン選択トランジスタＤＳＴは、ストリングＳＴとビットラインＢＬとを接続させて、ソース選択トランジスタＳＳＴはストリングＳＴと共通ソースラインＣＳＬとを接続させる。上述したドレイン選択トランジスタＤＳＴは、ドレインセレクトラインＤＳＬに繋がれ、ソース選択トランジスタＳＳＴはソースセレクトラインＳＳＬに繋がれる。また、メモリセルＭＣはソースセレクトラインＳＳＬとドレインセレクトラインＤＳＬとの間に並んで配列された多数のワードラインＷＬに繋がれる。
【０００５】
一般的にナンドフラッシュメモリ素子でストリングＳＴのゲート、すなわち、ソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴのゲートと、メモリセルＭＣのゲートは同じ膜を積層した後、パターニングすることで同時に形成される。以下、図２を参照してストリングのゲートを形成する工程についてより具体的に説明する。図２は、ストリングの一部を示す断面図である。
【０００６】
図２を参照すれば、多数のワードラインＷＬに繋がれたメモリセルのゲートと、ソースセレクトラインＳＳＬに繋がれたソース選択トランジスタのゲートは半導体基板１１上に形成されたゲート絶縁膜１３上に第１導電膜１５、誘電体膜１７、第２導電膜１９を順次に積層してこれらをパターニングすることで形成される。図面に図示しなかったが、ドレインセレクトラインに繋がれたドレイン選択トランジスタのゲートはソース選択トランジスタのゲートと同じ工程を利用して形成される。
【０００７】
メモリセルのゲートで第１導電膜１５は電子が 注入されたり放出されたりするフローティングゲートとして利用されて、第２導電膜１９はコントロールゲートとして利用される。これによって、メモリセルで第１導電膜１５と第２導電膜１９は、誘電体膜１７を間に置いて電気的に絶縁されるように形成される。一方、ソース選択トランジスタのゲート及びドレイン選択トランジスタのゲートの場合、フローティングゲートが必要でないので、第１導電膜１５及び第２導電膜１９が電気的に連結されなければならない。このために、第２導電膜１９を積層する前に、ソースセレクトラインＳＳＬ及びドレインセレクトラインが形成される領域の誘電体膜１７をエッチングして誘電体膜１７に第１導電膜１５を露出させるコンタクトホールＨを形成する。以後、第２導電膜１９を積層すれば、ソースセレクトラインＳＳＬ及びドレインセレクトラインが形成される領域でコンタクトホールＨを介して第２導電膜１９が第１導電膜１５に電気的に連結される。
【０００８】
上述したように、誘電体膜１９にコンタクトホールＨを形成するためにはコンタクトホールＨを形成するためのマスク工程が追加的に実施されなければならない。一つのマスク工程は、蒸着工程、洗浄工程、エッチング工程などを含んだ６段階の工程で構成される。これによって、マスク工程が加えられる場合、製造工程の複雑になるという短所がある。
【０００９】
一方、ストリングのゲートを形成した以後、ゲートの間の半導体基板１１に不純物イオンを注入して接合領域１１ａを形成する。以後、ゲート側壁にスペーサ２１を形成して、ゲートらの間の空間を第１層間絶縁膜２３で埋め立てる。次に、隣接したソースセレクトラインＳＳＬの間の接合領域１１ａに繋がれた共通ソースラインＣＳＬを形成する。また、図示しなかったがドレインコンタクトの一部であるドレインコンタクトプラグがドレインセレクトラインの間の接合領域に繋がれるように形成される。このような共通ソースラインＣＳＬ及びドレインコンタクトプラグは、ソースセレクトラインＳＳＬの間の接合領域１１ａとドレインセレクトラインとの間の接合領域が露出されるように第１層間絶縁膜２３をエッチングした後、第１層間絶縁膜２３が除去された部分を導電物質で埋め込んで形成することができる。
【００１０】
上述したように、共通ソースラインＣＳＬ及びドレインコンタクトプラグの形成後、多数の補助配線２９ａを形成する。このような、補助配線２９ａは共通ソースラインＣＳＬ及びドレインコンタクトプラグを含んだ第１層間絶縁膜２３上に第２層間絶縁膜２７を形成した後、第２層間絶縁膜２７の一部をエッチングし、第２層間絶縁膜２７が除去された部分を金属物質で埋め込んで形成することができる。
【００１１】
一方、図面に図示しなかったが、多数の補助配線２９ａは、セルアレイ領域のストラップピング（Ｓtｒａｐｐｉｎg）領域に設けられたコンタクト構造を介して互いに繋がれる。このような多数の補助配線２９ａは、共通ソースラインＣＳＬに繋がれて共通ソースラインＣＳＬの抵抗を改善することで、ソースラインバウンシング現象を改善することができる。しかし、素子の高集積化及び小型化によってソースセレクトラインＳＳＬ及びドレインセレクトラインのローディング（Ｌｏａｄｉｎg）が増加するような問題がある。このようなセレクトラインのローディング増加によって、選択されたワードラインにプログラム電圧が印加されるのにかかる時間が遅延されてナンドフラッシュメモリ素子のプログラム時間が増加されることがあり、それによって信号の安全性が確保されなくてノイズが発生しえる。
【００１２】
一方、セレクトラインの抵抗を改善するために第２導電膜１９としてコバルトシリサイド（ＣｏＳｉ２）のような金属シリサイドを取り入れるような方案が提案されたことがある。金属シリサイドは、一般的に第２導電膜１９として利用されるポリシリコン膜をパターニングした後、パターニングされたポリシリコン膜上に金属膜を積層し、アニール工程を実施するシリサイド化工程を利用して形成する。この際、パターニングされたポリシリコン膜の幅はワードラインＷＬでよりソース及びドレインセレクトラインでもっと広い。これによって、アニール工程の際、金属膜からパターニングされたポリシリコン膜へ拡散される金属の量は、ワードラインＷＬでよりソース及びドレインセレクトラインでもっと少ない。その結果、ワードラインＷＬでの金属シリサイド膜の厚さがソース及びドレインセレクトラインでの金属シリサイド膜の厚さより厚く形成される。ここで、金属は誘電体膜１７まで拡散してはならない。このために、金属シリサイド膜のターゲット厚さは、相対的に厚い厚さで形成されるワードラインＷＬでの金属シリサイド膜の厚さを基準とする。これによって、ソース及びドレインセレクトラインで金属シリサイド膜が抵抗を改善するほど十分な厚さで形成されないこともありえるので、ソース及びドレインセレクトラインの抵抗を改善するのに困難さがある。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
したがって、本発明は上記事情に鑑みてなされたものであって、その目的は、セレクトラインの抵抗を改善すると同時にナンドフラッシュメモリ素子の製造工程を単純化することができるナンドフラッシュメモリ素子及びその製造方法を提供する。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の一実施例によるナンドフラッシュメモリ素子は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された選択トランジスタ及びメモリセル用第１導電膜パターンと、前記第１導電膜パターン上に形成された誘電体膜と、前記メモリセル用第１導電膜パターン上の前記誘電体膜上に形成された第２導電膜パターンと、前記選択トランジスタ用第１導電膜パターンと繋がれて前記第２導電膜パターンより抵抗の低い物質で形成されたセレクトラインと、前記半導体基板に形成された前記選択トランジスタの接合領域と、前記接合領域に繋がれた共通ソースラインをさらに含み、前記セレクトラインは、前記共通ソースラインと同じ物質で形成されたことを特徴とする。
【００１５】
さらに、本発明の実施例によるナンドフラッシュメモリ素子の製造方法は、半導体基板上に第１導電膜、誘電体膜、及び第２導電膜を積層する段階と、前記第２導電膜、誘電体膜及び前記第１導電膜をエッチングして選択トランジスタ及びメモリセル用第１導電膜パターンと、第２導電膜パターンを形成する段階と、前記選択トランジスタ用第１導電膜パターン上部の前記第２導電膜パターンをエッチングして前記誘電体膜を露出させる段階と、前記第２導電膜パターンがエッチングされた部分が埋め込まれるように前記半導体基板上に第１層間絶縁膜を形成する段階と、前記選択トランジスタ用第１導電膜パターンが露出されるように前記第１層間絶縁膜及び前記誘電体膜をエッチングする段階と、前記第１層間絶縁膜及び前記誘電体膜がエッチングされた部分を前記第２導電膜パターンより抵抗の低い物質で埋め込んで前記第１導電膜パターンに繋がれたセレクトラインを形成する段階と、を含む。
【００１６】
また、前記第２導電膜パターンをエッチングして前記誘電体膜を露出させる段階で、前記誘電体膜は前記選択トランジスタ用第１導電膜パターンと同じ幅または前記選択トランジスタ用第１導電膜パターンより狭い幅で露出される。
【００１７】
また、前記第２導電膜パターンをエッチングする前に、前記第２導電膜パターン前記誘電体膜及び前記第１導電膜パターンの側壁に沿ってスペーサを形成する段階をさらに含む。前記スペーサ及び前記誘電体膜は、前記第２導電膜パターンをエッチングする段階でエッチング停止膜として用いられる。
【００１８】
前記第１層間絶縁膜を形成する段階は、前記第２導電膜パターンがエッチングされた部分が埋め込まれるように第１絶縁膜を形成する段階と、前記第２導電膜パターンが露出されるように前記第１絶縁膜を平坦化する段階と、前記第２導電膜パターンを含んだ前記第１絶縁膜上に第２絶縁膜を形成する段階で構成することができる。
【００１９】
前記第２絶縁膜を形成する段階以前に、シリサイド化工程を利用して前記第２導電膜パターンの上部を金属シリサイド膜に変化させる段階をさらに含む。また、前記第２導電膜はポリシリコン膜で形成する。
【００２０】
前記セレクトラインを形成する段階以後、前記セレクトラインを含んだ前記第１層間絶縁膜の上部に第２層間絶縁膜を形成する段階と、前記セレクトラインが露出されるように前記第２層間絶縁膜をエッチングする段階と、前記第２層間絶縁膜がエッチングされた部分を前記第２導電膜パターンより抵抗の低い物質で埋め込んで、前記セレクトラインに繋がれた補助配線を形成する段階と、をさらに含む。
【００２１】
前記補助配線及び前記セレクトラインは金属膜で形成する。例えば、前記補助配線及び前記セレクトラインはタングステン、コバルト、ニッケル、または金属シリサイド膜で形成することができる。
【００２２】
前記第１及び第２導電膜パターンを形成する段階以後、前記半導体基板に不純物イオンを注入して前記選択トランジスタの接合領域を形成する段階をさらに含む。また、前記第１層間絶縁膜及び前記誘電体膜をエッチングする段階で前記接合領域が露出され、前記セレクトラインを形成する段階で前記接合領域に繋がれた共通ソースラインが前記セレクトラインと同時に形成される。
【発明の効果】
【００２３】
以上のように、 本発明によれば、ソースセレクトライン及びドレインセレクトラインを含むセレクトラインをメモリセルのワードラインとして利用される導電膜パターンより抵抗の低い物質で形成するので、セレクトラインの抵抗を改善することができる。
【００２４】
また、本発明によれば、周辺領域にゲートコンタクト構造を形成するための工程を利用してセレクトラインと選択トランジスタ用第１導電膜を電気的に連結させるコンタクト構造を形成する。したがって、本発明はセレクトラインと選択トランジスタ用第１導電膜を電気的に連結させるために誘電体膜にコンタクトホールを形成するマスク工程を別に実施しなくても良いので、素子の製造工程を単純化することができ、かつ素子の製造コストを低減することができる。
【００２５】
このように、本発明ではゲートパターンをパターニングした後、誘電体膜をエッチングする。したがって、本発明では誘電体膜に形成されたコンタクトホールの整列誤差によってゲートパターンをパターニングする過程で誘電体膜に形成されたコンタクトホールを介して半導体基板まで露出して損傷されるような問題が基本的に防止されることができる。その結果、本発明では誘電体膜に形成されたコンタクトホールの整列マージンを考慮してセレクトラインの幅を狭めるのに制限を置かなくても良いので、セレクトラインの幅を充分に狭めることができる。
【図面の簡単な説明】
【００２６】
【図１】ナンドフラッシュメモリ素子のメモリセルアレイを示す回路図である。
【図２】ナンドフラッシュメモリ素子のストリングの一部を示す断面図である。
【図３】本発明の第１実施例によるナンドフラッシュメモリ素子の平面図である。
【図４】図３に示された本発明の第１実施例によるナンドフラッシュメモリ素子を線"I-I"に沿って切り取って示した断面図である。
【図５Ａ】本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。
【図５Ｂ】本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。
【図５Ｃ】本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。
【図５Ｄ】本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。
【図５Ｅ】本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。
【図５Ｆ】本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。
【図５Ｇ】本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。
【図５Ｈ】本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。
【図６】ナンドフラッシュメモリ素子の周辺領域の一部を示した断面図である。
【図７】本発明の第２実施例によるナンドフラッシュメモリ素子及びその製造方法を説明するための断面図である。
【発明を実施するための最良の形態】
【００２７】
以下、添付された図面を参照して本発明の好ましい実施例を説明する。ただし、本発明は以下開示される実施例に限定されるものではなく、互いに異なる多様な形態に具現することができ、単に本発明の実施例は、本発明の開示が通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００２８】
一方、ある膜が他の膜または半導体基板の'上'にあると記載される場合に、前記ある膜は前記他の膜または半導体基板に直接接触して存在することができ、またはその間に第３の膜が介在されられることも可能である。また、図面で各層の厚さや大きさは説明の便宜及び明確性のためにやや誇張されている。そして、図面上で同一符号は同じ要素を指称する。
【００２９】
図３及び図４は、本発明の第１実施例によるナンドフラッシュメモリ素子を説明するための図面である。特に、図３は本発明の第１実施例によるナンドフラッシュメモリ素子の平面図であり、図４は図３に示された本発明の第１実施例によるナンドフラッシュメモリ素子を線"I-I"に沿って切り取って示した断面図である。また、図３及び図４はナンドフラッシュメモリ素子のセルアレイ領域を図示した図面である。
【００３０】
図３及び図４を参照すれば、本発明の第１実施例によるナンドフラッシュメモリ素子のセルアレイ領域には多数のドレインセレクトラインＤＳＬ及び多数のソースセレクトラインＳＳＬを含むセレクトラインと、ドレインセレクトラインＤＳＬとソースセレクトラインＳＳＬとの間に形成された多数のワードラインＷＬを含む。
【００３１】
ソースセレクトラインＳＳＬ、ドレインセレクトラインＤＳＬと、これらの間に形成された多数のワードラインＷＬを含む配列は、共通ソースラインＣＳＬまたはドレインコンタクトＤＣＴを基準に対称されるように繰り返される。その結果、共通ソースラインＣＳＬを間に置いて二つのソースセレクトラインＳＳＬが互いに対向して形成され、ドレインコンタクトＤＣＴを間に置いて二つのドレインセレクトラインＤＳＬが互いに対向して形成される。そして、ドレインセレクトラインＤＳＬに繋がれたドレイン選択トランジスタと、ソースセレクトラインＳＳＬに繋がれたソース選択トランジスタと、ワードラインＷＬに繋がれたメモリセルは、半導体基板１０１に形成された接合領域１０１ａを介して活性領域Ａ内で直列に連結される。
【００３２】
上述のソースセレクトラインＳＳＬ、ワードラインＷＬ、ドレインセレクトラインＤＳＬ、及び共通ソースラインＣＳＬは、互いに並んで形成されて、半導体基板１０１の活性領域Ａ及び素子分離構造Ｂに交差する。半導体基板１０１の活性領域Ａは、半導体基板１０１を所定の深みでエッチングした後、半導体基板１０１のエッチングされた部分を絶縁物質で埋め込んで形成した素子分離構造Ｂによって分離されたものである。
【００３３】
半導体基板１０１の活性領域Ａ上には、ゲート絶縁膜１０３及び第１導電膜パターン１０５が形成される。第１導電膜パターン１０５は、選択トランジスタ及びメモリセルのゲートとして利用される。より具体的には、ワードラインＷＬの下部のメモリセル用第１導電膜パターン１０５は、電荷を格納するためのフローティングゲートとして利用され、ソース及びドレインセレクトラインＤＳＬ、ＳＳＬ下部の選択トランジスタ用第１導電膜パターン１０５は、選択トランジスタのゲートとして利用される。このような第１導電膜パターン１０５は、ポリシリコンによって形成される。一方、多数のワードラインＷＬのうちソースセレクトラインＳＳＬとドレインセレクトラインＤＳＬに隣接したエッジワードラインはディスターブ（ＤｉｓＴｕｒｂ）を防止するためのパスワードラインとして利用されうる。このようなパスワードライン下部の第１導電膜パターン１０５は、電荷格納膜として利用されず、ダミーパターンになる。
【００３４】
第１導電膜パターン１０５上には、誘電体膜１０７が形成される。誘電体膜１０７は第１導電膜パターン１０５の上部のみならず、ワードラインＷＬが形成された方向に沿って素子分離構造Ｂの上にも形成される。
【００３５】
誘電体膜１０７上には活性領域Ａと交差する第２導電膜パターン１０９が形成される。第２導電膜パターン１０９は、ポリシリコン膜１０９ａと、金属シリサイド膜１０９ｂの積層構造で形成することができる。金属シリサイド膜１０９ｂは、ポリシリコン膜１０９ａより抵抗の低いコバルトシリサイド膜（ＣｏＳｉ２）、ニッケルシリサイド膜（ＮｉＳｉ）でもよく、シリサイド化工程によって形成することができる。
【００３６】
上述した第２導電膜パターン１０９の一部は、ワードラインＷＬになり、残りの一部はダミーパターンになる。ダミーパターンとしての第２導電膜パターン１０９は、リセス領域Ｔ１ａの側壁に残留する。リセス領域Ｔ１ａは、第１導電膜パターン１０５上部の誘電体膜１０７一部を露出させ、ワードラインＷＬと並んでライン形態で形成されるか、ワードラインＷＬに沿って並んで配列された多数のホール形態で形成することができる。このようなリセス領域Ｔ１ａの内部は、第１層間絶縁膜１１３で埋め込まれる。第１層間絶縁膜１１３は、第１及び第２絶縁膜１１３ａ、１１３ｂを含むことができる。第１絶縁膜１１３ａはシリサイド化工程進行の際、ポリシリコン膜が露出されるように平坦化工程を実施した後、リセス領域Ｔ１ａの内部と、接合領域１０１ａの上部に残留するものである。第２絶縁膜１１３ｂは、ワードラインＷＬと補助配線等の上部配線を絶縁するために第２導電膜パターン１０９と平坦化された第１絶縁膜１１３ａの上部に形成されたものである。
【００３７】
第１導電膜パターン１０５のうち、選択トランジスタ用第１導電膜パターン１０５は、第１層間絶縁膜１１３、及びリセス領域Ｔ１ａ底面の誘電体膜１０７を貫通して形成された第１トレンチＴ１によって露出される。このような第１トレンチＴ１の内部にソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬが形成される。これにより、ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬを含んだセレクトラインは、選択トランジスタ用第１導電膜パターン１０５と電気的に連結される。これによって、選択トランジスタ用第１導電膜パターン１０５には、データが格納されることなく、選択トランジスタのゲート電極として利用される。
【００３８】
ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬは、共通ソースラインＣＳＬ及びドレインコンタクトＤＣＴのドレインコンタクトプラグ１１７と同じ物質で形成される。ここで、共通ソースラインＣＳＬは、第１層間絶縁膜１１３を貫通してソースセレクトラインＳＳＬの間の接合領域１０１ａ及び素子分離構造Ｂを露出させて、活性領域Ａと交差されるように形成された第２トレンチＴ２の内部に形成される。
【００３９】
これにより、共通ソースラインＣＳＬはソースセレクトラインＳＳＬの間のソース選択トランジスタの接合領域１０１ａに接続されて活性領域Ａと交差されるように形成される。そして、ドレインコンタクトプラグ１１７は、第１層間絶縁膜１１３を貫通してドレインセレクトラインＤＳＬの間の活性領域Ａに形成された接合領域１０１ａを露出させるドレインコンタクトホールＨ１の内部に形成される。これにより、ドレインコンタクトプラグ１１７は、ドレインセレクトラインＤＳＬの間でドレイン選択トランジスタの接合領域１０１ａに接続される。
【００４０】
上述したソースセレクトラインＳＳＬ、ドレインセレクトラインＤＳＬ、共通ソースラインＣＳＬ及びドレインコンタクトプラグ１１７は、第２導電膜パターン１０９より抵抗の低い金属膜で形成され、例えば、タングステンＷ、コバルトＣｏ、ニッケルＮｉを利用して形成することができ、かつ第２導電膜パターン１０９より抵抗の低い金属シリサイド膜で形成することができる。このように本発明では、ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬが抵抗の低い金属で形成されるので、ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬの抵抗を改善することができる。
【００４１】
ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬは、第１補助配線１２１ａに繋がれ、ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬの抵抗をさらに改善することができる。これは、第１補助配線１２１ａが共通ソースラインＣＳＬの抵抗を改善するための第２補助配線１２１ｂ及びドレインコンタクトＤＣＴのドレインコンタクトパッド１２１ｃと同様に第２導電膜パターン１０９より抵抗の低いタングステンＷ、コバルトＣｏ、ニッケルＮｉのような金属や、第２導電膜パターン１０９より抵抗の低い金属シリサイド膜で形成されるからである。
【００４２】
第１補助配線１２１ａは、第２層間絶縁膜１１９を貫通してソースセレクトラインＳＳＬまたはドレインセレクトラインＤＳＬを露出させ、ソースセレクトラインＳＳＬまたはドレインセレクトラインＤＳＬに並んで形成された第３トレンチＴ３の内部に形成される。第３トレンチＴ３はソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬの幅より広く形成することができる。
【００４３】
第２補助配線１２１ｂは、第２層間絶縁膜１１９を貫通して共通ソースラインＣＳＬを露出させて共通ソースラインＣＳＬと並んで形成された第４トレンチＴ４の内部と、第２層間絶縁膜１１９を貫通して第１層間絶縁膜１１３を露出させ、ワードラインＷＬと並んで形成された第５トレンチＴ５の内部に形成される。第５トレンチＴ５の幅は、ワードラインＷＬの幅より広く形成することができる。
【００４４】
ドレインコンタクトパッド１２１ｃは、第２層間絶縁膜１１９を貫通してドレインコンタクトプラグ１１７を露出させるドレインパッドホールＨ２の内部に形成される。ドレインパッドホールＨ２の幅は、ドレインコンタクトホールＨ１の幅より大きいサイズで形成することができる。これにより、ドレインコンタクトパッド１２１ｃは、ドレインコンタクトプラグ１１７を経由してドレインセレクトラインＤＳＬの間の接合領域１０１ａに接続される。
【００４５】
図面に図示しなかったが、前記において第３ないし第５トレンチＴ３、Ｔ４、Ｔ５は、半導体基板１０１に含まれたストラッピング領域を間に置いて分離されるように形成することができる。この場合、第３ないし第５トレンチＴ３、Ｔ４、Ｔ５内に形成された補助配線は、必要に応じてストラッピング領域に設けられた別途のコンタクト構造を利用して電気的に連結させることができる。
【００４６】
上述したように、本発明の第１実施例によるナンドフラッシュメモリ素子は、ソース及びドレインセレクトラインをワードライン用第２導電膜パターンより抵抗の低い物質で形成するため、ソース及びドレインセレクトラインの抵抗を改善することができる。
【００４７】
以下、図５Ａないし図５Ｈは、本発明の第１実施例によるナンドフラッシュメモリ素子の製造方法を順次に説明するための断面図である。特に、図５Ａないし図５Ｈは図３に図示された線"I-I"方向に沿って切り取った断面を示した図面である。
【００４８】
図５Ａを参照すれば、半導体基板１０１上部に形成されたゲート絶縁膜１０３上に第１導電膜パターン１０５、誘電体膜１０７、及び第２導電膜パターンのポリシリコン膜１０９ａの積層構造で形成された多数のゲートパターンＳＳＧ、ＣＧ、ＤＳＧを形成する。以後、ゲートパターンＳＳＧ、ＣＧ、ＤＳＧの間の半導体基板１０１に不純物イオンを注入して接合領域１０１ａを形成する。接合領域１０１ａはストリングのソースとして利用されるソース選択トランジスタの接合領域と、ストリングのドレインとして利用されるドレイン選択トランジスタの接合領域と、ストリングを構成するメモリセルを直列に連結するメモリセルの接合領域を含む。
【００４９】
ゲート絶縁膜１０３は、酸化膜で形成されて酸化工程を通じて形成することができる。酸化工程を通じて形成されたゲート絶縁膜１０３は、シリコン酸化膜で形成することができる。
【００５０】
ゲートパターンＳＳＧ、ＣＧ、ＤＳＧは、ソースセレクトゲートＳＳＧ、セルゲートＣＧ、ドレインセレクトゲートＤＳＧを含む。セルゲートＣＧは、ソース及びドレインセレクトゲートＳＳＧ、ＤＳＧよりさらに稠密に形成される。
【００５１】
以下、ゲートパターンＳＳＧ、ＣＧ、ＤＳＧの形成工程の一例をより具体的に説明する。まず、ゲート絶縁膜１０３の上部に第１導電膜を形成する。第１導電膜は、セルゲートの電荷格納膜であるフローティングゲート、またはソース及びドレイン選択トランジスタのゲートとして利用される導電膜であり、ポリシリコン膜で形成することができる。
【００５２】
上述した第１導電膜の上部に素子分離ハードマスクパターン（図示せず）を形成する。以後、素子分離ハードマスクパターンをエッチングバリヤーで利用して第１導電膜、ゲート絶縁膜１０３及び半導体基板１０１をエッチングして半導体基板１０１に素子分離トレンチ（図示せず）を形成する。
【００５３】
素子分離トレンチ形成後、素子分離トレンチの内部を絶縁物で埋め込んで素子分離膜（図示せず）を形成して素子分離構造を完成する。素子分離構造が形成されていない半導体基板１０１の領域は活性領域に定義される。これにより、活性領域の上部にはゲート絶縁膜１０３及び第１導電膜が残留する。
【００５４】
素子分離構造形成後、素子分離ハードマスクパターンは除去される。以後、残留する第１導電膜の表面及び素子分離構造の表面に誘電体膜１０７を形成する。この際、誘電体膜１０７は酸化膜／窒化膜／酸化膜が積層されたＯＮＯ構造で形成することができる。一方、誘電体膜１０７は、第１導電膜の側壁の間の空間を満たさないようにその厚さが制御されることが好ましい。
【００５５】
誘電体膜１０７形成後、誘電体膜１０７の上部にポリシリコン膜１０９ａを形成し、ポリシコン膜１０９ａの上部にゲートハードマスクパターン１５１を形成する。
【００５６】
上述したように本発明では、ポリシリコン膜１０９ａを形成する前に誘電体膜１０７にコンタクトホールを形成する工程を進行しない。これによって、本発明では誘電体膜１０７にコンタクトホールを形成する過程で、保護膜の役目をするキャッピング膜をポリシリコン膜１０９ａを形成する前に別に形成しなくても良い。
【００５７】
ゲートハードマスクパターン１５１は、ワードライン、ソースセレクトライン、ドレインセレクトラインが形成される領域を定義するパターンであり、酸化膜で形成されるか、窒化膜及び酸化膜の積層構造で形成することができる。
【００５８】
上述したゲートハードマスクパターン１５１をエッチングバリヤーでゲート絶縁膜１０３が露出されるまでポリシリコン膜１０９ａ、誘電体膜１０７、及び第１導電膜１０５をエッチングする。これにより、第１導電膜パターン１０５、誘電体膜１０７、及びポリシリコン膜１０９ａが積層されたゲートパターンＳＳＧ、ＣＧ、ＤＳＧが形成される。ここで、セルゲートＣＧの第１導電膜パターン１０５は、メモリセルのフローティングゲートとして利用され、ソース及びドレインセレクトゲートＳＳＧ、ＤＳＧの第１導電膜パターン１０５は選択トランジスタのゲートとして利用される。一方、ゲートハードマスクパターン１５１をエッチングバリヤーとして利用したエッチング工程の際、ゲート絶縁膜１０３をもエッチングされうる。
【００５９】
ゲートパターンＳＳＧ、ＣＧ、ＤＳＧ及び接合領域１０１ａが形成された半導体基板の上部にはスペーサ膜をさらに形成することができる。この際、スペーサ膜は隣接したソースセレクトゲートＳＳＧの間の空間及び隣接したドレインセレクトゲートＤＳＧの間の空間を満たさないようにその厚さが制御されることが好ましい。このようなスペーサ膜は、エッチバック（ｅｔｃｈ−ｂａｃｋ）エッチング工程などを利用して半導体基板１０１が露出されるまでエッチングされる。これにより、スペーサ膜はゲートパターンＳＳＧ、ＣＧ、ＤＳＧの側壁にスペーサ１１１で残留する。一方、セルゲートＣＧはソース及びドレインセレクトゲートＳＳＧ、ＤＳＧより稠密に形成されるので、隣接したセルゲートＣＧの間の空間はスペーサ１１１によって埋め込めることができる。
【００６０】
一方、ゲートパターンＳＳＧ、ＣＧ、ＤＳＧを形成するためのエッチング工程は、半導体基板１０１が損傷されることを防止するためにエッチング選択比の差を利用して誘電体膜１０７をエッチング停止膜として利用する工程を含む。この際、誘電体膜１０７にコンタクトホールを形成した後、ゲートパターンＳＳＧ、ＣＧ、ＤＳＧを形成するためのエッチング工程を進行することになれば、誘電体膜１０７のコンタクトホールが整列誤差によって誘電体膜１０７がエッチング停止膜として残留しなければならない部分に形成されうる。この場合、ゲートパターニング工程の際、特定部分で誘電体膜１０７がエッチング停止膜として残留しないので、その下部の膜が過度にエッチングされて半導体基板１０１まで損傷されることがありえる。したがって、誘電体膜１０７にコンタクトホールを形成した後、ゲートパターンＳＳＧ、ＣＧ、ＤＳＧをパターニングする場合に誘電体膜１０７に形成されるコンタクトホールの整列マージンが確保されなければならないので、ソースセレクトライン及びドレインセレクトラインの幅を減らすのに制限が伴う。
【００６１】
一方、本発明の実施例では、誘電体膜１０７にコンタクトホールを形成していない状態でゲートパターンＳＳＧ、ＣＧ、ＤＳＧを形成するためのエッチング工程を実施するので、ゲートパターンＳＳＧ、ＣＧ、ＤＳＧを形成するためのエッチング工程の際、誘電体膜１０７をエッチング停止膜として利用するのに問題がない。したがって、本発明ではゲートパターンＳＳＧ、ＣＧ、ＤＳＧを形成するためのエッチング工程の際、誘電体膜１０７をエッチング停止膜として利用して半導体基板１０１が損傷されるような問題を改善することができる。また、本発明ではゲートパターンＳＳＧ、ＣＧ、ＤＳＧを形成する前に形成される誘電体膜コンタクトホールの整列マージンを確保するためにソースセレクトライン及びドレインセレクトラインの幅を減らすのに制限を置く必要がないので、より高集積化されたメモリ素子を提供することができる。
【００６２】
図５Ｂを参照すれば、選択トランジスタ用第１導電膜パターン１０５上部のポリシリコン膜１０９ａをエッチングして誘電体膜を露出させる。より詳細には、ソースセレクトゲートＳＳＧ、及びドレインセレクトゲートＤＳＧのポリシリコン膜１０９ａをエッチングしてソースセレクトゲートＳＳＧ、及びドレインセレクトゲートＤＳＧの誘電体膜１０７を露出させるリセス領域Ｔ１ａを形成する。この際、リセス領域Ｔ１ａの幅は第１導電膜パターン１０５の幅より狭く形成することができる。
【００６３】
本発明でリセス領域Ｔ１ａは、周辺領域の駆動ゲートにゲートコンタクトホールを形成するために実施されるマスク工程を利用して形成する。これによって、リセス領域Ｔ１ａを形成してもマスク工程が追加されるのではない。
【００６４】
図６は、セルアレイ領域に形成されたメモリセルを駆動させるための回路素子が形成される周辺領域の一部を示した断面図である。
【００６５】
図６を参照すれば、周辺領域の回路素子を構成する駆動ゲートＤＧは、メモリセルアレイ領域での場合と同様に、半導体基板１０１上に形成されたゲート絶縁膜１０３の上部に積層された第１導電膜パターン１０５、誘電体膜１０７、及びポリシリコン膜１０９ａを含む。周辺領域の第１導電膜パターン１０５、誘電体膜１０７、及びポリシリコン膜１０９ａは駆動ゲートＤＧが形成される領域を定義するゲートハードマスクパターン１５１をエッチングバリヤーとして利用してパターニングされる。このような駆動ゲートＤＧの側壁にもスペーサ１１１が形成され、駆動ゲートＤＧ両側の半導体基板１０１には駆動ゲートＤＧのソースまたはドレインとして利用される接合領域１０１ｂが形成される。
【００６６】
駆動ゲートＤＧの第１導電膜パターン１０５は、フローティングゲートとして利用されるのではないので、駆動ゲートＤＧの第１導電膜パターン１０５及びポリシリコン膜パターン１０９ａは電気的に連結されなければならない。したがって、駆動ゲートＤＧの第１導電膜１０５及びポリシリコン膜１０９ａを電気的に連結するためのコンタクト構造を形成するために、ゲートハードマスクパターン１５１及びポリシリコン膜１０９ａを貫通して誘電体膜１０７を露出させるゲートコンタクトホールＧＣを形成する。後続工程でゲートコンタクトホールＧＣを介して露出された誘電体膜１０７が除去され、ゲートコンタクトホールＧＣ及び誘電体膜１０７が除去された部分に導電物質が満たされて駆動ゲートＤＧの第１導電膜パターン１０５及びポリシリコン膜１０９ａが電気的に連結されうる。
【００６７】
図５Ｃを参照すれば、第１絶縁膜１１３ａでソースセレクトゲートＳＳＧの間の空間及びドレインセレクトゲートＤＳＧの間の空間と、リセス領域Ｔ１ａを満たす。第１層間絶縁膜として利用される第１絶縁膜１１３ａは、ポリシリコン膜１０９ａの上面より高く形成された後、ポリシリコン膜１０９ａが露出されるように平坦化することができる。これは、後続して形成される金属膜１５５がポリシリコン膜１０９ａと接触されうるようにしてシリサイド化工程を進行するためである。
【００６８】
第１絶縁膜１１３ａの平坦化以後形成された金属膜１５５は、シリサイド化のためのものであり、低抵抗のコバルトシリサイド（ＣｏＳｉ２）またはニッケルシリサイド（ＮｉＳｉ）を形成するためにコバルト膜またはニッケル膜を利用して形成することができる。
【００６９】
図５Ｄを参照すれば、金属膜からの金属をポリシリコン膜に拡散させる１次アニール工程、１次アニール工程後残留する金属膜を除去する工程、及びターゲットになる低抵抗の金属シリサイド膜１０９ｂを形成するための２次アニール工程を含むシリサイド化工程を施す。これにより、ポリシリコン膜上部が金属シリサイド膜１０９ｂに変化されてポリシリコン膜１０９ａ及び金属シリサイド膜１０９ｂが積層された構造の第２導電膜パターン１０９が形成される。このような第２導電膜パターン１０９のうちメモリセル用第１導電膜パターン１０５上部に形成された第２導電膜パターン１０９は、ワードラインＷＬになり、選択トランジスタ用第１導電膜パターン１０５上部に形成された第２導電膜パターン１０９はダミーパターンになる。
【００７０】
図５Ｅを参照すれば、金属シリサイド膜１０９ｂが形成された半導体基板１０１の上部に第１層間絶縁膜１１３として利用される第２絶縁膜１１３ｂを形成する。第２絶縁膜１１３ｂは、第１絶縁膜１１３ａと同じ物質で形成することができ、例えば、酸化膜を利用して形成することができる。
【００７１】
第１及び第２絶縁膜１１３ａ、１１３ｂを含む第１層間絶縁膜１１３の形成後、第１層間絶縁膜１１３の一部及び誘電体膜１０７の一部をエッチングして第１及び第２トレンチＴ１、Ｔ２とドレインコンタクトホールＨ１を形成する。第１及び第２トレンチＴ１、Ｔ２とドレインコンタクトホールＨ１は、ハードマスクパターンをエッチングバリヤーとして利用し、第１層間絶縁膜１１３及び誘電体膜１０７をエッチングした後、ハードマスクパターンを除去することで形成することができる。
【００７２】
第１トレンチＴ１は、リセス領域上部の第２絶縁膜１１３ｂ、リセス領域内部の第１絶縁膜１１３ａ及びリセス領域底面の誘電体膜１０７を除去することで形成される。このような第１トレンチＴ１の形成で選択トランジスタ用第１導電膜パターン１０５が露出される。この際、第１トレンチＴ１の側壁には第１絶縁膜１１３ａが一部残留することがありえる。
【００７３】
第２トレンチＴ２は、隣接したソースセレクトラインＳＳＬの間の接合領域１０１ａが露出されるようにソースセレクトラインＳＳＬの間の第１及び第２絶縁膜１１３ａ、１１３ｂを除去することで形成される。
【００７４】
ドレインコンタクトホールＨ１は、隣接したドレインセレクトラインＤＳＬの間の接合領域１０１ａが露出されるようにドレインセレクトラインＤＳＬの間の第１及び第２絶縁膜１１３ａ、１１３ｂを除去することで形成される。
【００７５】
図５Ｆを参照すれば、第１及び第２トレンチＴ１、Ｔ２とドレインコンタクトホールＨ１の内部をタングステンＷのように抵抗の低い金属で満たしてソースセレクトラインＳＳＬ、ドレインセレクトラインＤＳＬ、共通ソースラインＣＳＬ、及びドレインコンタクトプラグ１１７を形成する。ソースセレクトラインＳＳＬ、ドレインセレクトラインＤＳＬ、共通ソースラインＣＳＬ、及びドレインコンタクトプラグ１１７は、第１層間絶縁膜１１３の表面より高く金属膜を形成した後、第１層間絶縁膜１１３が露出されるように金属膜を平坦化させることで形成することができる。
【００７６】
図５Ｇを参照すれば、ソースセレクトラインＳＳＬ、ドレインセレクトラインＤＳＬ、共通ソースラインＣＳＬ、及びドレインコンタクトプラグ１１７が形成された半導体基板１０１の上部に第２層間絶縁膜１１９を形成する。第２層間絶縁膜１１９は、酸化膜を利用して形成することができる。
【００７７】
第２層間絶縁膜１１９の形成後、第２層間絶縁膜１１９の一部をエッチングして第３ないし第５トレンチＴ３、Ｔ４、Ｔ５とドレインパッドホールＨ２を形成する。第３ないし第５トレンチＴ３、Ｔ４、Ｔ５と、ドレインパッドホールＨ２はハードマスクパターンをエッチングバリヤーとして利用し、第２層間絶縁膜１１９をエッチングした後、ハードマスクパターンを除去することで形成することができる。
【００７８】
第３トレンチＴ３は、ソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬ上部の第２層間絶縁膜１１９を除去することで形成される。このような第３トレンチＴ３の形成によってソースセレクトラインＳＳＬ及びドレインセレクトラインＤＳＬが露出される。
【００７９】
第４トレンチＴ４は、共通ソースラインＣＳＬ上部の第２層間絶縁膜１１９を除去することで形成される。このような第４トレンチＴ４の形成によって共通ソースラインＣＳＬが露出される。
【００８０】
第５トレンチＴ５は、ワードラインＷＬ上部の第２層間絶縁膜１１９を除去することで形成される。このような第５トレンチＴ５の形成によって第１層間絶縁膜１１３が露出される。
【００８１】
ドレインパッドホールＨ２は、ドレインコンタクトプラグ１１７上部の第２層間絶縁膜１１９を除去することで形成される。このようなドレインパッドホールＨ２の形成によってドレインコンタクトプラグ１１７が露出される。
【００８２】
図５Ｈを参照すれば、第３ないし第５トレンチＴ３、Ｔ４、Ｔ５とドレインパッドホールＨ２の内部をタングステンＷ、コバルトＣｏ、ニッケルＮｉのように抵抗の低い金属、または第２導電膜パターン１０９より抵抗の低い金属シリサイド膜で形成された導電膜で満たして、第１及び第２補助配線１２１ａ、１２１ｂと、ドレインコンタクトパッド１２１ｃを形成する。第１補助配線１２１ａ、第２補助配線１２１ｂ、及びドレインコンタクトパッド１２１ｃは第２層間絶縁膜１１９の表面より高く金属膜を形成した後、第２層間絶縁膜１１９が露出されるように導電膜を平坦化させることで形成することができる。
【００８３】
このように本発明は、誘電体膜にトレンチを形成する前、ゲートパターンのパターニングを完了するので、ゲートパターンをパターニングする時、一部領域に誘電体膜がエッチング停止膜の役目ができなくて発生するような問題を基本的に防止することができる。そして、本発明は、ソースセレクトライン及びドレインセレクトラインを含むセレクトラインをワードライン用導電膜パターンより抵抗の低い物質で形成するので、セレクトラインの抵抗を改善することができる。また、本発明では誘電体膜上部にポリシリコン膜などの導電膜を形成する前、誘電体膜にコンタクトホールを形成するための工程を省略することができるので、素子の製造工程を単純化することができ、素子の製造コストを低減することができる。
【００８４】
図７は、本発明の第２実施例によるナンドフラッシュメモリ素子及びその製造方法を順次に説明するための断面図である。
【００８５】
本発明の第２実施例によるナンドフラッシュメモリ素子は、リセス領域Ｔ１ａ'を形成する時一部領域でポリシリコン膜２０９ａがダミーパターンとして残留しないようにする。この際、誘電体膜２０７のみならず、スペーサ２１１がエッチング停止膜として利用されうる。この場合、リセス領域Ｔ１’の幅は、選択トランジスタ用第１導電膜パターン２０５の幅と同じく形成され、選択トランジスタ用第１導電膜パターン２０５の上部に形成された誘電体膜２０７が選択トランジスタ用第１導電膜パターン２０５と同じ幅で露出される。
【００８６】
一方、本発明の第２実施例において、リセス領域Ｔ１ａ'を形成する前に実施される工程は、本発明の第１実施例と同様である。すなわち、ゲートハードマスクパターン２１５をエッチングバリヤーとして利用してゲート絶縁膜２０３上に第１導電膜パターン２０５、誘電体膜２０７、ポリシリコン膜２０９ａが積層されたゲートパターンＳＳＧ、ＤＳＧ、ＣＧを形成する工程、接合領域２０１ａを形成する工程、スペーサ２１１を形成する工程は、本発明の第１実施例と同様である。ゲート絶縁膜２０３は、半導体基板２０１上部に形成されたのである。
【００８７】
また、本発明の第２実施例でリセス領域Ｔ１ａ'を形成した後実施される工程をも本発明の第１実施例と同様である。
【００８８】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００８９】
１０１、２０１  半導体基板、
１０１ａ、１０１ｂ、２０１ａ  接合領域、
１０３、２０３  ゲート絶縁膜、
１０５、２０５  第１導電膜パターン、
１０７、２０７  誘電体膜、
１０９  第２導電膜パターン、
１０９ａ、２０９ａ  ポリシリコン膜、
１０９ｂ  金属シリサイド膜、
１１１、２１１  スペーサ１１３:第１層間絶縁膜、
１１３ａ  第１絶縁膜、
１１３ｂ  第２絶縁膜、
１１７  ドレインコンタクトプラグ、
１１９  第２層間絶縁膜、
１２１ａ  第１補助配線、
１２１b  第２補助配線、
１２１ｃ  ドレインコンタクトパッド、
ＤＳＧ、ＳＳＧ、ＣＧ、ＤＧ  ゲートパターン、
ＳＳＬ、ＤＳＬ  セレクトライン、
ＷＬ  ワードライン
ＣＳＬ  共通ソースライン、
【図１】
0005813447.tif 000002
【図２】
0005813447.tif 000003
【図３】
0005813447.tif 000004
【図４】
0005813447.tif 000005
【図５Ａ】
0005813447.tif 000006
【図５Ｂ】
0005813447.tif 000007
【図５Ｃ】
0005813447.tif 000008
【図５Ｄ】
0005813447.tif 000009
【図５Ｅ】
0005813447.tif 000010
【図５Ｆ】
0005813447.tif 000011
【図５Ｇ】
0005813447.tif 000012
【図５Ｈ】
0005813447.tif 000013
【図６】
0005813447.tif 000014
【図７】
0005813447.tif 000015