(57)【特許請求の範囲】
【請求項１】
コア論理入力とコア論理出力とを有するコア論理手段と、
第1の入力と、第2の入力と、選択入力と、出力とを有する入力分離マルチプレクサであって、前記入力分離マルチプレクサの前記選択入力に基づいて前記入力分離マルチプレクサの第1の入力と第2の入力のうちの1つを前記入力分離マルチプレクサの前記出力に選択的に提供し、前記入力分離マルチプレクサの前記第1の入力が関数入力に結合され、前記入力分離マルチプレクサの前記第2の入力が関数出力に結合され、前記入力分離マルチプレクサの前記出力が前記コア論理入力に結合され、前記入力分離マルチプレクサの前記選択入力が第1のテスト選択信号に結合される、入力分離マルチプレクサと、
第1の入力、と第2の入力と、選択入力と、出力とを有する出力分離マルチプレクサであって、前記出力分離マルチプレクサの前記選択入力に基づいて前記出力分離マルチプレクサの第1の入力と第2の入力のうちの1つを前記出力分離マルチプレクサの前記出力に選択的に提供し、前記出力分離マルチプレクサの前記第1の入力が前記コア論理出力に結合され、前記出力分離マルチプレクサの前記第2の入力が前記入力分離マルチプレクサの前記出力に結合され、前記出力分離マルチプレクサの前記出力が前記関数出力を提供し、前記出力分離マルチプレクサの前記選択入力が第2のテスト選択信号に結合される、出力分離マルチプレクサとを備え、
前記第1のテスト選択信号および第2のテスト選択信号がコアフィードバックテストを示す場合、前記出力分離マルチプレクサは、前記コア論理出力を前記出力分離マルチプレクサの前記第1の入力から前記出力分離マルチプレクサの前記出力に前記関数出力として渡し、前記入力分離マルチプレクサは、前記コア論理出力を前記入力分離マルチプレクサの第2の入力から前記入力分離マルチプレクサの前記出力および前記コア論理入力に渡す、
スキャン分離およびバイパス構造。
【請求項２】
前記第1のテスト選択信号および第2のテスト選択信号がバイパステストを示す場合、前記入力分離マルチプレクサは、前記関数入力を前記入力分離マルチプレクサの前記第1の入力から前記入力分離マルチプレクサの前記出力に渡し、前記出力分離マルチプレクサは、前記関数入力を前記出力分離マルチプレクサの前記第2の入力から前記出力分離マルチプレクサの前記出力に前記関数出力として渡す請求項1に記載のスキャン分離およびバイパス構造。
【請求項３】
前記第1のテスト選択信号および第2のテスト選択信号が通常動作を示す場合、前記入力分離マルチプレクサは、前記コア論理手段によって処理されるために前記関数入力を前記入力分離マルチプレクサの前記第1の入力から前記入力分離マルチプレクサの前記出力に渡し、前記出力分離マルチプレクサは、前記コア論理手段の前記出力を前記出力分離マルチプレクサの前記第1の入力から前記出力分離マルチプレクサの前記出力に前記関数出力として渡す請求項2に記載のスキャン分離およびバイパス構造。
【請求項４】
at-speed信号と入力AND論理とをさらに備え、前記入力AND論理が、
前記at-speed信号に結合された第1の入力と、
前記関数出力に結合された第2の入力と、
前記入力分離マルチプレクサの前記第2の入力に結合された出力とを備え、
前記at-speed信号が第1の値を有する場合、前記入力AND論理は前記関数出力を前記入力AND論理の前記出力に渡し、前記at-speed信号が第2の値を有する場合、前記入力AND論理は、前記関数出力が前記入力AND論理の前記出力に渡らないようにする請求項2に記載のスキャン分離およびバイパス構造。
【請求項５】
前記at-speed信号に結合された第1の入力と、
前記入力分離マルチプレクサの前記出力に結合された第2の入力と、
前記出力分離マルチプレクサの前記第2の入力に結合された出力とを備える出力AND論理をさらに備え、
前記at-speed信号が第1の値を有する場合、前記出力AND論理は前記入力分離マルチプレクサの前記出力を前記出力AND論理の前記出力に渡し、前記at-speed信号が第2の値を有する場合、前記出力AND論理は、前記入力分離マルチプレクサの前記出力が前記出力AND論理の前記出力に渡らないようにする請求項4に記載のスキャン分離およびバイパス構造。
【請求項６】
at-speed信号と出力AND論理とをさらに備え、前記出力AND論理は、
前記at-speed信号に結合された第1の入力と、
前記入力分離マルチプレクサの前記出力に結合された第2の入力と、
前記出力分離マルチプレクサの前記第2の入力に結合された出力とを備え、
前記at-speed信号が第1の値を有する場合、前記出力AND論理は前記入力分離マルチプレクサの前記出力を前記出力AND論理の前記出力に渡し、前記at-speed信号が第2の値を有する場合、前記出力AND論理は、前記入力分離マルチプレクサの前記出力が前記出力AND論理の前記出力に渡らないようにする請求項2に記載のスキャン分離およびバイパス構造。
【請求項７】
前記関数入力はN個の入力を備え、前記関数出力はM個の出力を備え、NはMよりも大きく、前記スキャン分離およびバイパス構造は、
前記関数入力の数を前記関数出力の数と等しくなるように減少させるための排他的OR論理であって、
前記入力分離マルチプレクサの前記出力に結合された入力と、
前記出力分離マルチプレクサの前記第2の入力に結合された出力とを備える排他的OR論理をさらに備え、前記入力分離マルチプレクサの前記出力が、前記排他的OR論理を通して前記出力分離マルチプレクサの前記第2の入力に結合される請求項1に記載のスキャン分離およびバイパス構造。
【請求項８】
at-speed信号と出力AND論理とをさらに備え、前記出力AND論理が、
前記at-speed信号に結合された第1の入力と、
前記排他的OR論理の前記出力に結合された第2の入力と、
前記出力分離マルチプレクサの前記第2の入力に結合された出力であって、前記排他的OR論理の前記出力が前記出力AND論理を通して前記出力分離マルチプレクサの前記第2の入力に結合される、出力とを備え、
前記at-speed信号が第1の値を有する場合、前記出力AND論理は前記排他的OR論理の前記出力を前記出力AND論理の前記出力に渡し、前記at-speed信号が第2の値を有する場合、前記出力AND論理は、前記排他的OR論理の前記出力が前記出力AND論理の前記出力に渡らないようにする請求項7に記載のスキャン分離およびバイパス構造。
【請求項９】
前記関数出力はN個の出力を備え、前記関数入力はM個の入力を備え、NはMよりも大きく、前記スキャン分離およびバイパス構造は、
前記関数出力の数を前記関数入力の数と等しくなるように減少させるための排他的OR論理であって、
前記関数出力に結合された入力と、
前記入力分離マルチプレクサの前記第2の入力に結合された出力とを備える排他的OR論理をさらに備え、前記関数出力が、前記排他的OR論理を通して前記入力分離マルチプレクサの前記第2の入力に結合される請求項1に記載のスキャン分離およびバイパス構造。
【請求項１０】
at-speed信号と入力AND論理とをさらに備え、前記入力AND論理が、
前記at-speed信号に結合された第1の入力と、
前記排他的OR論理の前記出力に結合された第2の入力と、
前記入力分離マルチプレクサの前記第2の入力に結合された出力であって、前記排他的OR論理の前記出力が、前記入力AND論理を通して前記入力分離マルチプレクサの前記第2の入力に結合される、出力とを備え、
前記at-speed信号が第1の値を有する場合、前記入力AND論理は前記排他的OR論理の前記出力を前記入力AND論理の前記出力に渡し、前記at-speed信号が第2の値を有する場合、前記入力AND論理は、前記排他的OR論理の前記出力が前記入力AND論理の前記出力に渡らないようにする請求項9に記載のスキャン分離およびバイパス構造。
【請求項１１】
音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスの中に組み込まれた請求項1に記載のスキャン分離およびバイパス構造。
【請求項１２】
コア論理入力を処理して、コア論理出力を生成するためのコア論理手段と、
選択入力に基づいて、第1の入力と第2の入力のうちの1つを出力に渡すための入力選択手段であって、前記入力選択手段の前記第1の入力が関数入力に結合され、前記入力選択手段の前記第2の入力が関数出力に結合され、前記入力選択手段の前記出力が前記コア論理入力に結合され、前記入力選択手段の前記選択入力が第1のテスト選択信号に結合された、入力選択手段と、
選択入力に基づいて、第1の入力と第2の入力のうちの1つを出力に渡すための出力選択手段であって、前記出力選択手段の前記第1の入力が前記コア論理出力に結合され、前記出力選択手段の前記第2の入力が前記入力選択手段の前記出力に結合され、前記出力選択手段の前記出力が前記関数出力を提供し、前記出力選択手段の前記選択入力が第2のテスト選択信号に結合された、出力選択手段とを備え、
前記第1のテスト選択信号および第2のテスト選択信号がコアフィードバックテストを示す場合、前記出力選択手段は、前記コア論理出力を前記関数出力として前記出力選択手段の前記出力に渡し、前記入力選択手段は、前記コア論理出力を前記コア論理入力として前記入力選択手段の前記出力に渡す、スキャン分離およびバイパス構造。
【請求項１３】
前記第1のテスト選択信号および第2のテスト選択信号がバイパステストを示す場合、前記入力選択手段が前記関数入力を前記入力選択手段の前記出力に渡し、前記出力選択手段が前記関数入力を前記関数出力として前記出力選択手段の前記出力に渡す請求項12に記載のスキャン分離およびバイパス構造。
【請求項１４】
前記第1のテスト選択信号および第2のテスト選択信号が通常動作を示す場合、前記入力選択手段が、前記コア論理手段によって処理されるために前記関数入力を前記入力選択手段の前記出力に渡し、前記出力選択手段が前記コア論理手段の前記出力を前記関数出力として前記出力選択手段の前記出力に渡す請求項13に記載のスキャン分離およびバイパス構造。
【請求項１５】
コア入力とコア出力とを備えた、外部論理手段に結合されたコアのためのスキャン分離およびバイパステストの方法であって、前記外部論理手段が関数入力を入力選択手段を介して前記コア入力に与え、前記外部論理手段が前記コア出力から出力選択手段を介して関数出力を受け取り、前記入力選択手段が選択入力に基づいて２つの入力のうちの１つを出力に渡し、かつ、前記出力選択手段が選択入力に基づいて２つの入力のうちの１つを出力に渡す、方法において、
テスト選択信号がバイパステストを示す場合、前記外部論理手段からの前記関数入力が、前記入力選択手段および前記出力選択手段を介して、前記コアをパイパスして前記関数出力に渡るようにするステップと、
前記テスト選択信号がコア論理フィードバックテストを示す場合、前記コア出力が、前記入力選択手段および前記出力選択手段を介して、前記コア入力にフィードバックするようにするステップと、
前記テスト選択信号が通常処理を示す場合、前記関数入力が前記入力選択手段を介して前記コアに渡されて前記コアによって処理されるようにし、前記コア出力が前記関数出力として前記出力選択手段を介して前記外部論理手段に渡るようにするステップとを含む方法。
【請求項１６】
前記テスト選択信号がコア論理フィードバックテストを示す場合、前記コア出力を前記関数出力に提供するステップをさらに備える請求項15に記載の方法。
【請求項１７】
前記コア入力が前記コア出力からフィードバックを受け取るために同期されていないことをat-speed信号が示す場合、前記コア入力に対する前記コア出力の前記フィードバックをブロックするステップをさらに備える請求項15に記載の方法。
【請求項１８】
前記外部論理手段が前記関数入力を受け取るために同期されていないことをat-speed信号が示す場合、前記外部論理手段からの前記関数入力が前記関数出力に渡ることをブロックするステップをさらに備える請求項17に記載の方法。
【請求項１９】
前記外部論理手段が前記関数入力を受け取るために同期されていないことをat-speed信号が示す場合、前記外部論理手段からの前記関数入力が前記関数出力に渡ることをブロックするステップをさらに備える請求項15に記載の方法。
【請求項２０】
関数出力よりも多くの関数入力が存在する場合、前記方法がさらに、前記テスト選択信号がバイパステストを示す場合、
前記コアをバイパスしながら、前記関数出力の数と等しい減少された数の関数入力を生成するために、前記外部論理手段からの前記関数入力を結合するステップと、
前記減少された数の関数入力を前記関数出力に渡すステップとをさらに備える請求項15に記載の方法。
【請求項２１】
前記結合するステップは、排他的OR論理を使用して行われる請求項20に記載の方法。
【請求項２２】
前記外部論理手段が前記減少された数の関数入力を受け取るために同期されていないことをat-speed信号が示す場合、前記減少された数の関数入力が前記関数出力に渡ることをブロックするステップをさらに備える請求項20に記載の方法。
【請求項２３】
関数入力よりも多くの関数出力が存在する場合、前記方法がさらに、前記テスト選択信号がコア論理フィードバックテストを示す場合、
前記関数入力の数と等しい減少された数のコア出力を生成するために、前記コア出力を結合するステップと、
前記減少された数のコア出力を前記コア入力にフィードバックするステップとをさらに備える請求項15に記載の方法。
【請求項２４】
前記結合するステップは、排他的OR論理を使用して行われる請求項23に記載の方法。
【請求項２５】
前記コア入力が前記減少された数のコア出力のフィードバックを受け取るために同期されていないことをat-speed信号が示す場合、前記コア入力への前記減少された数のコア出力の前記フィードバックをブロックするステップをさらに備える請求項23に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に集積回路デバイスのテストに関し、より詳細には、集積回路デバイスに組み込まれたコアおよび外部回路のフィードバックおよびバイパス分離テストに関する。
【背景技術】
【０００２】
多くの集積回路デバイスは、少なくとも1つの組込み型コアと、組込み型コアに入力を提供し、組込み型コアから出力を受け取る外部回路とを含む。組込み型コアは一般に、複数の入力および出力を有する。コアの製造テストのために組込み型コアを外部論理から分離することができ、外部論理の製造テストのために外部論理を組込み型コアから分離することができることが有利である。スキャン分離フィードバックテストは、外部論理とは別にコアをテストするために使用することができ、スキャン分離バイパステストは、コアとは別に外部回路をテストするために使用することができる。しかしながら、集積回路デバイスのシリコン面積に影響を及ぼさずにスキャン分離フィードバックおよびバイパステストを実装することは、難しい可能性がある。
【０００３】
現在のスキャン分離およびバイパス構造は、組込み型コアの入力および出力の各々のために、状態要素およびマルチプレクサの追加を必要とする場合がある。この追加の回路は、コアが多数の入力および出力ピンを有する場合には特に、ダイ上で大量のシリコン面積を必要とし得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ターゲットコアの各入力および出力のために状態要素を必要とせず、ターゲットコアがより多くの入力および出力を有する場合であっても、スキャン分離フィードバックおよびバイパス回路のためにより少ないシリコン面積を使用するスキャン分離およびバイパス構造を有することが望ましい。
【課題を解決するための手段】
【０００５】
コア論理と、入力分離マルチプレクサと、出力分離マルチプレクサとを含むスキャン分離およびバイパス構造が開示される。コア論理は、コア論理入力を受け取り、コア論理出力を生成する。入力分離マルチプレクサは第1の入力と、第2の入力と、選択入力と、出力とを含み、選択入力に基づいて、第1の入力と第2の入力のうちの1つを出力に選択的に提供する。入力分離マルチプレクサのために、第1の入力は関数入力に結合され、第2の入力は関数出力に結合され、出力はコア論理入力に結合され、選択入力は第1のテスト選択信号に結合される。出力分離マルチプレクサは、第1の入力と、第2の入力と、選択入力と、出力とを含み、選択入力に基づいて、第1の入力と第2の入力のうちの1つを出力に選択的に提供する。出力分離マルチプレクサのために、第1の入力はコア論理出力に結合され、第2の入力は入力分離マルチプレクサの出力に結合され、出力は関数出力を提供し、選択入力は第2のテスト選択信号に結合される。第1のテスト選択信号および第2のテスト選択信号がコアフィードバックテストを示す場合、出力分離マルチプレクサは、コア論理出力を出力分離マルチプレクサの第1の入力から出力分離マルチプレクサの出力に関数出力として渡し、入力分離マルチプレクサは、コア論理出力を入力分離マルチプレクサの第2の入力から入力分離マルチプレクサの出力およびコア論理入力に渡す。スキャン分離およびバイパス構造は、第1のテスト選択信号および第2のテスト選択信号がバイパステストを示す場合、入力分離マルチプレクサが関数入力を入力分離マルチプレクサの第1の入力から入力分離マルチプレクサの出力に渡し、出力分離マルチプレクサが関数入力を出力分離マルチプレクサの第2の入力から出力分離マルチプレクサの出力に関数出力として渡すように構成することができる。スキャン分離およびバイパス構造は、第1のテスト選択信号および第2のテスト選択信号が通常動作を示す場合、入力分離マルチプレクサが、コア論理によって処理されるために関数入力を入力分離マルチプレクサの第1の入力から入力分離マルチプレクサの出力に渡し、出力分離マルチプレクサがコア論理の出力を出力分離マルチプレクサの第1の入力から出力分離マルチプレクサの出力に関数出力として渡すように構成することができる。
【０００６】
スキャン分離およびバイパス構造はまた、at-speed信号と、入力AND論理と出力AND論理のうちの1つまたは両方とを含むことができる。入力AND論理は、at-speed信号に結合された第1の入力と、関数出力に結合された第2の入力と、入力分離マルチプレクサの第2の入力に結合された出力とを含むことができる。at-speed信号が第1の値を有する場合、入力AND論理は関数出力を入力AND論理の出力に渡し、at-speed信号が第2の値を有する場合、入力AND論理は、関数出力が入力AND論理の出力に渡らないようにする。出力AND論理は、at-speed信号に結合された第1の入力と、入力分離マルチプレクサの出力に結合された第2の入力と、入力分離マルチプレクサの第2の入力に結合された出力とを含むことができる。at-speed信号が第1の値を有する場合、出力AND論理は入力分離マルチプレクサの出力を出力AND論理の出力に渡し、at-speed信号が第2の値を有する場合、出力AND論理は、入力分離マルチプレクサの出力が出力AND論理の出力に渡らないようにする。
【０００７】
スキャン分離およびバイパス構造は、関数入力と関数出力の数が異なっている状況のために、排他的OR論理を含むことができる。関数入力がN個の入力を備え、関数出力がM個の出力を備え、NがMよりも大きい場合、排他的OR論理は、入力分離マルチプレクサの出力を受け取り、減少された出力を出力分離マルチプレクサの第2の入力に出力することによって、関数入力の数を関数出力の数と等しくなるように減少させることができる。関数出力がN個の出力を備え、関数入力がM個の入力を備える場合、排他的OR論理は、関数出力を受け取り、減少された出力を入力分離マルチプレクサの第2の入力に出力することによって、関数出力の数を関数入力の数と等しくなるように減少させることができる。
【０００８】
スキャン分離およびバイパス構造は、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスの中に組み込まれてよい。
【０００９】
コア論理手段と、入力選択手段と、出力選択手段とを含むスキャン分離およびバイパス構造を開示する。コア論理手段は、コア論理入力を処理して、コア論理出力を生成する。入力選択手段は、選択入力に基づいて、第1の入力と第2の入力のうちの1つを出力に渡す。入力選択手段のために、第1の入力は関数入力に結合され、第2の入力は関数出力に結合され、出力はコア論理入力に結合され、選択入力は第1のテスト選択信号に結合される。出力選択手段は、選択入力に基づいて、第1の入力と第2の入力のうちの1つを出力に渡す。出力選択手段のために、第1の入力はコア論理出力に結合され、第2の入力は入力選択手段の出力に結合され、出力は関数出力を提供し、選択入力は第2のテスト選択信号に結合される。第1のテスト選択信号および第2のテスト選択信号がコアフィードバックテストを示す場合、出力選択手段は、コア論理出力を関数出力として出力選択手段の出力に渡し、入力選択手段は、コア論理出力をコア論理入力として入力選択手段の出力に渡す。スキャン分離およびバイパス構造は、第1のテスト選択信号および第2のテスト選択信号がバイパステストを示す場合、入力選択手段が関数入力を入力選択手段の出力に渡し、出力選択手段が関数入力を関数出力として出力選択手段の出力に渡すように構成することができる。スキャン分離およびバイパス構造は、第1のテスト選択信号および第2のテスト選択信号が通常動作を示す場合、入力選択手段が、コア論理によって処理されるために関数入力を入力選択手段の出力に渡し、出力選択手段がコア論理の出力を関数出力として出力選択手段の出力に渡すように構成することができる。
【００１０】
コア入力とコア出力とを備えた、外部論理に結合されたコアのためのスキャン分離およびバイパステストの方法であって、外部論理が関数入力をコア入力に提供し、コア出力から関数出力を受け取る、方法を開示する。本方法は、テスト選択信号がバイパステストを示す場合、外部論理からの関数入力がコアをパイパスして関数出力に渡るようにするステップと、テスト選択信号がコア論理フィードバックテストを示す場合、コア出力がコア入力にフィードバックするようにするステップと、テスト選択信号が通常処理を示す場合、関数入力がコアによって処理されるようにし、コア出力が関数出力として外部論理に渡るようにするステップとを含む。コア出力は、テスト選択信号がコア論理フィードバックテストを示す場合、関数出力に提供されてもよい。コア入力に対するコア出力のフィードバックは、コア論理入力がコア出力からフィードバックを受け取るために同期されていないことをat-speed信号が示す場合、ブロックされてもよい。外部論理からの関数入力は、外部論理が関数入力を受け取るために同期されていないことをat-speed信号が示す場合、関数出力に渡すことからブロックされてもよい。関数出力よりも多くの関数入力が存在し、テスト選択信号がバイパステストを示す場合、本方法はまた、コアをバイパスしながら、関数出力の数と等しい減少された数の関数入力を生成するために、外部論理からの関数入力を結合するステップと、減少された数の関数入力を関数出力に渡すステップとを含むことができる。関数入力よりも多くの関数出力が存在し、テスト選択信号がコア論理フィードバックテストを示す場合、本方法はまた、関数入力の数と等しい減少された数のコア出力を生成するために、コア出力を結合するステップと、減少された数のコア出力をコア入力にフィードバックするステップとを含むことができる。結合するステップは、排他的OR論理を使用して行うことができる。
【００１１】
本開示をより完全に理解するために、ここで、以下の詳細な説明および添付の図面が参照される。
【図面の簡単な説明】
【００１２】
【図１】例示的なコアおよび周囲の分離回路を示すブロック図である。
【図２】関数入力の数が関数出力の数と等しい場合のフィードバックスキャン分離およびスキャンバイパス構造の例示的な実施形態を示すブロック図である。
【図３】関数入力の数が関数出力の数より多い場合のフィードバックスキャン分離およびスキャンバイパス構造の例示的な実施形態を示すブロック図である。
【図４】関数入力の数が関数出力の数より少ない場合のフィードバックスキャン分離およびスキャンバイパス構造の例示的な実施形態を示すブロック図である。
【図５】フィードバックスキャン分離およびスキャンバイパス構造の制御図の例示的な実施形態を示すブロック図である。
【図６】フィードバックスキャン分離およびスキャンバイパス構造を有利に使用できる例示的なワイヤレス通信システムを示すブロック図である。
【発明を実施するための形態】
【００１３】
図1は、コア102、入力分離マルチプレクサ104および出力分離マルチプレクサ106の例示的なブロック図100を示す。コアは圧縮器と、復元器と、組合せ論理と、様々な他のコア論理回路とを含む。コア102は外部論理(図示せず)から関数入力を受け取り、関数出力を外部論理に与える。外部論理からの関数入力は入力分離マルチプレクサ104を通過してコア102に渡り、コア102からの関数出力は出力分離マルチプレクサ106を通じて外部論理に渡る。コア102はまた、in-test信号とat-speed信号とを含む外部テスト制御入力を受信する。
【００１４】
図2は、同じ数の関数入力と関数出力が存在する場合のフィードバックスキャン分離およびスキャンバイパス構造200の例示的な実施形態のブロック図を示す。フィードバックスキャン分離およびバイパス構造200は、関数またはコア論理210と、入力分離マルチプレクサ212と、出力分離マルチプレクサ214とを含む。フィードバックスキャン分離およびバイパス構造200は、外部論理(図示せず)から関数入力を受け取り、関数出力を外部論理に与える。フィードバックスキャン分離およびバイパス構造200はまた、in-test信号、in-test*信号およびat-speed信号を受信する。in-test信号は、コア論理のフィードバックテストまたは外部論理のバイパステストの間で選択を行う。in-test*信号もまた、フィードバックテストまたはバイパステストの間で選択を行うため、およびコアの通常機能、コアの非テスト機能を選択するために使用される。フィードバックテストでは、コア論理210の出力はコア論理210の入力にフィードバックされる。バイパステストでは、外部論理からの入力はコア論理210をバイパスし、スキャン分離構造200の出力に送られる。通常動作では、外部論理からの入力はコア論理によって処理され、スキャン分離構造200の出力に送られる。
【００１５】
コア論理210と外部論理との間のタイミングの差を考慮しなければならない場合、at-speed信号が使用される。クロックレイテンシの差が問題にならない場合、at-speed信号を、後述する関連回路とともに除去することができる。
【００１６】
一般に複数の関数入力と複数の関数出力が存在し、スキャン分離およびバイパス構造200における論理ブロックは、一般に複数の入力/出力ラインを有し、図示する論理デバイスの複数の例を含むことができることに留意されたい。しかしながら、明快のために、図2、図3および図4に関して単一の入力/出力ラインおよび論理ブロックの例を示し、説明する。
【００１７】
明快のために、複数の論理デバイスを含むことができ、複数の入力および出力を有することができる関数またはコア論理210を、1つの入力と1つの出力とを有する1つのクラウドによって表す。コア論理210への入力は、入力分離マルチプレクサ212の出力に結合される。コア論理210の出力は、出力分離マルチプレクサ214の入力に結合される。
【００１８】
明快のために、入力および出力の各々のために複数のライン、および複数の2対1マルチプレクサを含むことができる入力分離マルチプレクサ212を、2つの入力と1つの出力と1つの選択入力とを含む単一の2対1マルチプレクサとして表す。入力分離マルチプレクサ212の第1の入力は、外部論理からの関数入力に結合される。入力分離マルチプレクサ212の第2の入力は、入力AND論理218からの出力に結合される。入力分離マルチプレクサ212の出力は、コア論理210の入力に結合される。入力分離マルチプレクサ212の出力はまた、出力AND論理220を通した出力分離マルチプレクサ214の入力に結合される。入力分離マルチプレクサ212の選択入力は、in-test信号に結合される。
【００１９】
明快のために、入力および出力の各々のために複数のラインを含むことができる入力AND論理218を、2つの入力と1つの出力とを有するANDゲートによって表す。入力AND論理218への入力は、at-speed信号、およびスキャン分離構造200からの関数出力のフィードバックに結合される。入力AND論理218は、at-speed信号に基づいてタイミング差を調整する。関数出力は通常複数の信号を含むので、入力AND論理218は通常ANDに対する論理、関数出力を伴うat-speed信号のセットを備える。入力AND論理218によって、at-speed信号が第1の値を有する場合、関数出力は入力分離マルチプレクサ212へフィードバックすることができ、at-speed信号が第2の値を有する場合、関数出力をブロックすることができる。クロック速度の差が問題にならない場合、入力AND論理218を除去することができ、関数出力を入力分離マルチプレクサ212の第2の入力に直接結合することができる。
【００２０】
明快のために、入力および出力の各々のために複数のライン、および複数の2対1マルチプレクサを含むことができる出力分離マルチプレクサ214を、2つの入力と1つの出力と1つの選択入力とを含む単一の2対1マルチプレクサによって表す。出力分離マルチプレクサ214の第1の入力は、コア論理210からの出力に結合される。出力分離マルチプレクサ214の第2の入力は、出力AND論理220の出力に結合される。出力分離マルチプレクサ214の出力は、スキャン分離構造200から関数出力を提供する。出力分離マルチプレクサ214の選択入力は、インバータ216を通してin-test*信号に結合される。
【００２１】
明快のために、入力および出力の各々のために複数のラインを含むことができる出力AND論理220を、2つの入力と1つの出力とを有するANDゲートによって表す。出力AND論理220への入力は、at-speed信号、および入力分離マルチプレクサ212からの出力に結合される。出力AND論理220は、at-speed信号に基づいてタイミング差を調整する。入力分離マルチプレクサ212の出力は通常複数の出力信号を含むので、出力AND論理220は通常、ANDへの論理ゲートのセット、入力分離マルチプレクサ212の出力を備えたat-speed信号を備える。出力AND論理220によって、at-speed信号が第1の値を有する場合、入力分離マルチプレクサ212の出力は出力分離マルチプレクサ214へ渡ることができ、at-speed信号が第2の値を有する場合、入力分離マルチプレクサ212からの出力をブロックすることができる。クロック速度の差が問題にならない場合、出力AND論理220を除去することができ、入力分離マルチプレクサ212からの出力は出力分離マルチプレクサ214の第2の入力に直接結合することができる。
【００２２】
in-test信号およびin-test*信号は、バイパス、またはコア論理210がバイパスされる外部論理テストのための第1の値を有することができる。図2の実施形態のために、in-test信号およびin-test*信号が「0」値を有する場合のバイパステストを示す。in-test信号が入力分離マルチプレクサ212の選択入力で「0」値を有する場合、入力分離マルチプレクサ212は外部論理からの関数入力を入力分離マルチプレクサ212の出力に渡す。in-test*信号が「0」値を有する場合、インバータ216により、「1」値は出力分離マルチプレクサ214の選択入力に渡される。選択入力の「1」値とともに、出力分離マルチプレクサ214は出力AND論理220の出力を、外部論理への関数出力として出力分離マルチプレクサ214の出力に渡す。代替的に、インバータ216は、入力を出力分離マルチプレクサ214に切替えることによって、またはin-test*入力の極性を切替えることによって削除することができる。at-speed信号がタイミング問題を示さない場合、外部論理からの関数入力は外部論理への関数出力として、入力分離マルチプレクサ212、出力AND論理220および出力分離マルチプレクサ214を通過する。したがって、in-test信号およびin-test*信号がバイパステストを示す場合、コア論理210はバイパスされ、外部論理からの関数入力はスキャン分離構造200を通過して、関数出力を通じて外部論理に渡される。
【００２３】
in-test信号およびin-test*信号は、コア論理210からの出力がコア論理210の入力にフィードバックされるコア論理フィードバックテストのために第2の値を有することができる。図2の実施形態のために、in-test信号およびin-test*信号が「1」値を有する場合のコア論理フィードバックテストを示す。in-test信号が入力分離マルチプレクサ212の選択入力で「1」値を有する場合、入力分離マルチプレクサ212は入力AND論理218からの出力を入力分離マルチプレクサ212の出力に渡す。at-speed信号がタイミング問題を示さない場合、スキャン分離構造200の関数出力は、入力AND論理218および入力分離マルチプレクサ212を通してコア論理210の入力にフィードバックされる。in-test信号がコア論理フィードバックテストのためにこの第2の値を有する場合、インバータ216によって、「0」値は出力分離マルチプレクサ214の選択入力に入力される。選択入力の「0」値とともに、出力分離マルチプレクサ214は、関数論理210の出力を関数出力に渡す。次いで、in-test信号およびin-test*信号がコア論理フィードバックテストを示し、at-speed信号がタイミング問題を示さない場合、コア論理210の出力は出力マルチプレクサ214を通過し、入力ANDゲート218および入力マルチプレクサ212を通ってコア論理210の入力にフィードバックされ、コア論理210を外部論理から分離する。コア論理210の出力は、スキャン分離構造200からの関数出力で監視することができる。
【００２４】
図2の例示的な実施形態では、スキャン分離構造200の通常動作は、in-test信号を「0」に設定し、in-test*信号を「1」に設定することによって実施することができる。in-test信号が入力分離マルチプレクサ212の選択入力で「0」値を有する場合、入力分離マルチプレクサ212は外部論理からの関数入力を入力分離マルチプレクサ212の出力に渡す。in-test*信号が「1」値を有する場合、インバータ216により、「0」値は出力分離マルチプレクサ214の選択入力に渡される。選択入力の「0」値とともに、出力分離マルチプレクサ214はコア論理210の出力を、外部論理への関数出力として出力分離マルチプレクサ214の出力に渡す。したがって、in-test信号およびin-test*信号が通常動作を示す場合、外部論理からの関数入力はコア論理210によって処理されるために入力マルチプレクサ212に渡り、コア論理210の出力は、スキャン分離構造200の関数出力として、出力マルチプレクサ214を通過して外部論理に渡る。
【００２５】
図3は、関数出力より多くの関数入力が存在する場合のフィードバックスキャン分離およびスキャンバイパス構造300の例示的な実施形態のブロック図を示す。たとえば、N>Mとして、N個の関数入力とM個の関数出力が存在し得る。フィードバックスキャン分離およびバイパス構造300は、コア論理210と、入力分離マルチプレクサ212と、出力分離マルチプレクサ214とを含む。スキャン分離構造300はまた、外部論理からの追加の関数入力を処理するために、追加の入力マルチプレクサ312と追加の入力AND論理318とを示す。スキャン分離構造300は、外部論理から関数入力を受け取り、関数出力を外部論理に与える。スキャン分離構造300はまた、in-test信号、in-test*信号およびat-speed信号を受信する。コア論理210、入力分離マルチプレクサ212、出力分離マルチプレクサ214および出力AND論理220の入力および処理は、図2に関して説明した処理と類似している。
【００２６】
フィードバックスキャン分離およびバイパス構造300はまた、XOR論理310も含む。N個の関数入力とM個の関数出力が存在するので、XOR論理310はN個の関数入力をM個の関数出力に減少させるための論理セットを備える。明快のために、XOR論理310は2つの入力と1つの出力を有するXORゲートによって表す。XOR論理310は、入力分離マルチプレクサ212と追加の入力分離マルチプレクサ312から出力を受け取る。XOR論理310の出力は、出力AND論理220の入力に結合される。
【００２７】
in-test信号およびin-test*信号は、バイパス、またはコア論理210がバイパスされる外部論理テストのための第1の値を有することができる。図3の実施形態のために、in-test信号およびin-test*信号が「0」値を有する場合のバイパステストを示す。in-test信号が入力分離マルチプレクサ212の選択入力で「0」値を有する場合、入力分離マルチプレクサ212は外部論理からの関数入力を入力分離マルチプレクサ212の出力に渡す。in-test信号が追加の入力分離マルチプレクサ312の選択入力で「0」値を有する場合、追加の入力分離マルチプレクサ312は外部論理からの追加の関数入力を追加の入力分離マルチプレクサ312の出力に渡す。したがって、外部論理からのN個の関数入力は入力分離マルチプレクサ212、312を通過し、XOR論理310に入力される。XOR論理310は、XOR論理310の出力で減少されたM個の出力のセットを提供するために、N個の関数入力を結合する。at-speed信号がタイミング問題を示さない場合、XOR論理310からのM個の出力は出力AND論理220を通過して、出力分離マルチプレクサ214の第2の入力に渡る。in-test*信号が「0」値を有する場合、インバータ216によって、「1」値は、出力分離マルチプレクサ214が出力AND論理220の出力をM個の外部論理の関数出力として出力分離マルチプレクサ214の出力に渡すようにする出力分離マルチプレクサ214の選択入力に渡される。したがって、in-test信号およびin-test*信号がバイパステストを示し、at-speed信号がタイミング問題を示さない場合、コア論理210はパイパスされ、外部論理からのN個の関数入力は、入力分離マルチプレクサ212、312を通過し、スキャン分離およびパイパス構造300の関数出力として出力AND論理220および出力分離マルチプレクサ214を通過して外部論理に渡るM個の出力を生成するために、XOR論理310によって減少される。
【００２８】
in-test信号およびin-test*信号は、コア論理210からの出力がコア論理210の入力にフィードバックされるコア論理フィードバックテストのために第2の値を有することができる。図3の実施形態のために、in-test信号およびin-test*信号が「1」値を有する場合のコア論理フィードバックテストを示す。in-test信号が入力分離マルチプレクサ212の選択入力で「1」値を有する場合、入力分離マルチプレクサ212は入力AND論理218からの出力を入力分離マルチプレクサ212の出力に渡す。at-speed信号がタイミング問題を示さない場合、スキャン分離構造300の関数出力は、入力AND論理218および入力分離マルチプレクサ212を通してコア論理210の入力にフィードバックされる。in-test信号が追加の入力分離マルチプレクサ312の選択入力で「1」値を有する場合、追加の入力分離マルチプレクサ312は追加の入力AND論理318からの出力を追加の入力分離マルチプレクサ312の出力に渡す。at-speed信号がタイミング問題を示さない場合、スキャン分離構造300の関数出力は、追加の入力AND論理318および追加の入力分離マルチプレクサ312を通してフィードバックされ、追加の入力として関数論理210に提供される。in-test*信号がコア論理フィードバックテストのためにこの第2の値を有する場合、インバータ216によって、「0」値は出力分離マルチプレクサ214の選択入力に入力される。選択入力の「0」値とともに、出力分離マルチプレクサ214はコア論理210の出力を関数出力に渡す。したがって、in-test信号およびin-test*信号がコア論理フィードバックテストを示し、at-speed信号がタイミング問題を示さない場合、関数論理210のM個の出力は、N個の入力をコア論理210に提供するために、出力マルチプレクサ214を通過し、入力AND論理218、318および入力マルチプレクサ212、312を通じてコア論理210にフィードバックされる。コア論理210のM個の関数出力を処理してN個の関数入力をコア論理210に提供するために、様々な方法(たとえば、複製、結合および増大など)を使用することができる。コア論理210の出力は、スキャン分離構造300からの関数出力で監視することができる。
【００２９】
図3の例示的な実施形態では、スキャン分離構造300の通常動作は、in-test信号を「0」に設定し、in-test*信号を「1」に設定することによって実施することができる。in-test信号が「0」値を有する場合、入力分離マルチプレクサ212および312は外部論理からの関数入力および追加の関数入力をコア論理210の入力に渡す。in-test*信号が「1」値を有する場合、インバータ216により、「0」値は出力分離マルチプレクサ214の選択入力に渡される。選択入力の「0」値とともに、出力分離マルチプレクサ214はコア論理210の出力を外部論理への関数出力に渡す。したがって、in-test信号およびin-test*信号が通常動作を示す場合、外部論理からの関数入力はコア論理210によって処理されるために入力分離マルチプレクサ212、312を通過し、コア論理210の出力は、スキャン分離構造300の関数出力として、出力分離マルチプレクサ214を通過して外部論理に渡る。
【００３０】
図4は、関数出力より少ない関数入力が存在する場合のフィードバックスキャン分離およびスキャンバイパス構造400の例示的な実施形態のブロック図を示す。たとえば、N>Mとして、M個の関数入力とN個の関数出力が存在し得る。フィードバックスキャン分離およびバイパス構造400は、コア論理210と、入力分離マルチプレクサ212と、出力分離マルチプレクサ214とを含む。スキャン分離構造400はまた、外部論理210からの追加の関数出力を処理するための追加の出力マルチプレクサ414を示す。スキャン分離構造400は、外部論理から関数入力を受け取り、関数出力を外部論理に与える。スキャン分離構造400はまた、in-test信号、in-test*信号およびat-speed信号を受信する。コア論理210、入力分離マルチプレクサ212、出力分離マルチプレクサ214および出力AND論理220の入力および処理は、図2に関して説明した処理と類似している。
【００３１】
フィードバックスキャン分離およびバイパス構造400はまた、XOR論理410も含む。M個の関数入力とN個の関数出力が存在するので、XOR論理410はコア論理210のN個の関数出力をM個の関数入力に減少させるための論理セットを備える。明快のために、XOR論理410は2つの入力と1つの出力を有するXORゲートによって表す。XOR論理410は、出力分離マルチプレクサ214から、および追加の出力分離マルチプレクサ414から出力される関数出力を受け取る。XOR論理410の出力は、入力AND論理218の入力に結合される。
【００３２】
in-test信号およびin-test*信号は、バイパス、またはコア論理210がバイパスされる外部論理テストのための第1の値を有することができる。図4の実施形態のために、in-test信号およびin-test*信号が「0」値を有する場合のバイパステストを示す。in-test信号が入力分離マルチプレクサ212の選択入力で「0」値を有する場合、入力分離マルチプレクサ212は外部論理からの関数入力を入力分離マルチプレクサ212の出力に渡す。at-speed信号がタイミング問題を示さない場合、外部論理からのM個の関数入力は出力AND論理220を通過して、出力分離マルチプレクサ214の第2の出力と追加の出力分離マルチプレクサ414の第2の出力の両方に渡る。in-test*信号が「0」値を有する場合、インバータ216によって、「1」値は出力分離マルチプレクサ214および追加の出力分離マルチプレクサ414の選択入力に入力される。選択入力の「1」値とともに、出力分離マルチプレクサ214は出力AND論理220の出力を、外部論理への関数出力として出力分離マルチプレクサ214の出力に渡す。選択入力の「1」値とともに、追加の出力分離マルチプレクサ414は出力AND論理220の出力を、外部論理への追加の関数出力として追加の出力分離マルチプレクサ414の出力に渡す。したがって、in-test信号およびin-test*信号が外部論理テストを示し、at-speed信号がタイミング問題を示さない場合、コア論理210はパイパスされ、外部論理からのM個の関数入力は、入力分離マルチプレクサ212および出力AND論理220を通過し、出力分離マルチプレクサ214、414を通過し、スキャン分離およびパイパス構造400のN個の関数出力として外部論理に渡る。外部論理からのM個の関数入力を処理してN個の関数出力を外部論理に提供するために、様々な方法(たとえば、複製、結合および増大など)を使用することができる。
【００３３】
in-test信号およびin-test*信号は、関数論理210からの出力がコア論理210の入力にフィードバックされるコア論理フィードバックテストのために第2の値を有することができる。図4の実施形態のために、in-test信号およびin-test*信号が「1」値を有する場合のコア論理フィードバックテストを示す。出力分離マルチプレクサ214、414によって出力されるN個の関数出力は、XOR論理410の入力にフィードバックされる。XOR論理410は、XOR論理410の出力で減少されたM個の出力のセットを生成するために、N個の関数出力を結合する。XOR論理410のM個の出力は、入力AND論理218の入力に結合される。in-test信号が入力分離マルチプレクサ212の選択入力で「1」値を有する場合、入力分離マルチプレクサ212は入力AND論理218からの出力を入力分離マルチプレクサ212の出力に渡す。at-speed信号がタイミング問題を示さない場合、スキャン分離構造400のN個の関数出力は、コア論理210へのM個の入力として入力AND論理218および入力分離マルチプレクサ212を通して渡されるM個の出力を生成するために、XOR論理410を通してフィードバックされ、減少される。in-test*信号がコア論理フィードバックテストのためにこの第2の値を有する場合、インバータ216によって、「0」値は出力分離マルチプレクサ214および追加の出力分離マルチプレクサ414の選択入力に入力される。選択入力の「0」値とともに、出力分離マルチプレクサ214、414はコア論理210の出力をスキャン分離構造400の関数出力および追加の関数出力に渡す。したがって、in-test信号およびin-test*信号がコア論理フィードバックテストを示し、at-speed信号がタイミング問題を示さない場合、コア論理210のN個の出力はM個の入力をコア論理210に提供するために、出力マルチプレクサ214、414を通過し、入力AND論理218および入力マルチプレクサ212を通過するM個の出力を生成するために関数出力を減少させる/結合するXOR論理410を通じてフィードバックされる。
【００３４】
図4の例示的な実施形態では、スキャン分離構造400の通常動作は、in-test信号を「0」に設定し、in-test*信号を「1」に設定することによって実施することができる。in-test信号が「0」値を有する場合、入力分離マルチプレクサ212は外部論理からの関数入力をコア論理210の入力に渡す。in-test*信号が「1」値を有する場合、インバータ216により、「0」値は出力分離マルチプレクサ214、414の選択入力に渡される。選択入力の「0」値とともに、出力分離マルチプレクサ214、414はコア論理210の出力を関数出力および追加の関数出力に渡す。したがって、in-test信号およびin-test*信号が通常動作を示す場合、外部論理からの関数入力はコア論理210によって処理されるために入力マルチプレクサ212を通過し、コア論理210の出力は、スキャン分離構造400の関数出力として、出力分離マルチプレクサ214、414を通過して外部論理に渡る。
【００３５】
図5は、フィードバックスキャン分離およびスキャンバイパスシステムのための例示的な制御図500を示す。ブロック502で、テスト選択入力がコアバイパステストを示すかどうかが判断される。テスト選択入力は、図2、図3および図4の実施形態で説明したin-test信号であり得る。テスト選択入力がコアバイパステストを示す場合、制御はブロック504に移る。テスト選択入力がコアバイパステストを示さない場合、制御はブロック512に移る。
【００３６】
ブロック504で、コアバイパステストは、システムへの関数入力をシステムの関数出力に転送することによって開始し、制御はブロック506に移る。ブロック506で、関数入力の数は必要に応じて増加または減少させることができるので、関数入力の数は関数出力の数と等しい。関数入力の数は、図3に示すようにXOR論理310を使用して、または過剰な入力を無視することによって、またはその他の方法によって減少させることができる。関数入力の数は、いくつかの入力を複数の出力に転送することによって、または知られているもしくは特定されていない値の追加信号によって関数入力を増大させることによって、またはその他の方法によって増加させることができる。関数入力の数の任意の必要な増加または減少の後で、制御はブロック508に移る。
【００３７】
ブロック508で、タイミングが外部論理に対してシステムの関数入力を出力するために同期されているかどうかが判断される。タイミング同期は、図2、図3および図4の実施形態の中で説明したように、at-speed信号を使用して検査される。一部のシステムでは、タイミングを検査することは必要ではない場合がある。タイミングが同期されていない場合、ブロック508で、制御はタイミングが同期されるまで停止する。一旦タイミングが同期されると、制御は、任意の必要な増加または減少とともに、関数入力が関数出力として外部論理に出力されるブロック510に移る。制御は、さらにテストを検査するために、ブロック510からブロック502へ戻ることができる。
【００３８】
ブロック512で、テスト選択入力がコア分離テストを示すかどうかが判断される。テスト選択入力がコア分離を示す場合、制御はブロック514に移る。テスト選択入力がコア分離テストを示さない場合、制御はテストを確認するためにブロック502に戻ることができる。
【００３９】
ブロック514で、関数論理210の出力などのコア出力をシステムの関数出力およびコア入力に転送することによって、コア分離テストが開始される。次いで、制御はブロック516に移る。ブロック516で、コア出力の数は必要に応じて増加または減少させることができるので、コア出力の数は関数入力の数と等しい。コア出力の数は、図4に示すようにXOR論理410を使用することによって、または過剰な出力を無視することによって、またはその他の方法によって減少させることができる。コア出力の数は、いくつかのコア出力を複数のコア入力に転送することによって、または知られているもしくは特定されていない値の追加信号によってコア出力を増大させることによって、またはその他の方法によって増加させることができる。コア出力の数の任意の必要な増加または減少の後で、制御はブロック518に移る。
【００４０】
ブロック518で、タイミングがコア論理の入力に対してコア出力のフィードバックを入力するために同期されているかどうかが判断される。タイミング同期は、図2、図3および図4の実施形態の中で説明したように、at-speed信号を使用して検査される。一部のシステムでは、タイミングを検査することは必要ではない場合がある。タイミングが同期されていない場合、ブロック518で、制御はタイミングが同期されるまで停止する。一旦タイミングが同期されると、制御は、任意の必要な増加または減少を伴うコア出力が関数入力としてコア論理に入力されるブロック520に移る。コア出力はまた、監視のために利用可能にすることができる。監視出力は、タイミング同期に依存しなくてもよい。制御は、さらにテストを検査するために、ブロック520からブロック502へ戻ることができる。
【００４１】
図6は、フィードバックスキャン分離およびバイパス構造の実施形態を有利に使用できる例示的なワイヤレス通信システム600を示す。例示のために、図6は、3つの遠隔ユニット620、630および650ならびに2つの基地局640を示している。一般的なワイヤレス通信システムは、これよりも多くの遠隔ユニットおよび基地局を有し得ることを認識されたい。遠隔ユニット620、630および650はいずれも、本明細書で開示すフィードバックスキャン分離およびバイパス構造を含むことができる。図6は、基地局640から遠隔ユニット620、630および650への順方向リンク信号680、ならびに遠隔ユニット620、630および650から基地局640への逆方向リンク信号690を示している。
【００４２】
図6では、遠隔ユニット620は携帯電話として示され、遠隔ユニット630はポータブルコンピュータとして示され、遠隔ユニット650はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットは、セルフォン、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、またはメータ読取り機器などの固定ロケーションデータユニットであってもよい。図6は、本明細書で開示するフィードバックスキャン分離およびバイパス構造を含んでよいいくつかの例示的な遠隔ユニットを示すが、本明細書で開示する構造および方法は、これらの例示的な図示のユニットに限定されない。実施形態は、フィードバックスキャン分離およびバイパス構造が所望される、任意の電子デバイスにおいて好適に利用され得る。
【００４３】
上記に本発明の原則を組み込んだ例示的な実施形態を開示したが、本発明は開示された実施形態に限定されない。本開示を読めば、当業者であれば、多くの変形が可能であることを諒解し、たとえば、図2〜図4の出力分離マルチプレクサ214の出力からのフィードバックは、代わりにコア論理210の出力から取り出すことができる。本出願は、本発明の一般的な原則を使用する、本発明のいかなる変形例、用途、または適応例をも、包含することが意図されている。さらに、本出願は、本発明に関係し添付の特許請求の範囲の制限内に入る、技術分野の公知の慣習または慣行の範囲内の本開示からのそのような逸脱を包含することが意図されている。
【符号の説明】
【００４４】
100  例示的なブロック図
102  コア
104  入力分離マルチプレクサ
106  出力分離マルチプレクサ
200  フィードバックスキャン分離およびスキャンバイパス構造
210  コア出力論理
212  入力分離マルチプレクサ
214  出力分離マルチプレクサ
216  インバータ
218  入力AND論理
220  出力AND論理
300  フィードバックスキャン分離およびスキャンバイパス構造
310  XOR論理
312  追加の入力マルチプレクサ
318  追加の入力AND論理
400  フィードバックスキャン分離およびバイパス構造
410  XOR論理
414  追加の出力分離マルチプレクサ
【図１】
0005687353.tif 000002
【図２】
0005687353.tif 000003
【図３】
0005687353.tif 000004
【図４】
0005687353.tif 000005
【図５】
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【図６】
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