(57)【特許請求の範囲】
【請求項１】
ゲート電極とゲート絶縁膜とチャネル層を含む少なくとも１層の半導体膜と互いに離間形成されたソース電極及びドレイン電極とを備えた薄膜トランジスタと、当該薄膜トランジスタの前記ドレイン電極に導電接続された画素電極と、当該画素電極と絶縁膜を介して対向形成された共通電極とを含む画素が複数マトリクス状に形成された薄膜トランジスタアレイ基板であって、
１個の前記画素に着目したとき、前記画素電極が複数の分割画素電極に分割されており、かつ、前記ドレイン電極と前記複数の分割画素電極とをそれぞれ導電接続する複数の分岐導電部を有し、平面視上、当該複数の分岐導電部の少なくとも一部の形成領域に、前記共通電極が形成されておらず、
前記複数の分岐導電部は、前記絶縁膜の上層に設けられた薄膜トランジスタアレイ基板。
【請求項２】
前記複数の分岐導電部は、前記画素電極の一部、又は前記画素電極から延設された画素電極延設部によって形成された請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記画素電極及び前記共通電極のうち前記画素電極が、板状電極に複数の開口部が形成された上部電極であり、平面視上、個々の前記分割画素電極の形成領域内に、前記画素電極の前記複数の開口部が含まれた請求項１又は２に記載の薄膜トランジスタアレイ基板。
【請求項４】
請求項１〜３のいずれかに記載の薄膜トランジスタアレイ基板を備えた液晶表示装置。
【請求項５】
請求項１〜３のいずれかに記載のＴＦＴアレイ基板の製造方法であって、
前記画素の一部に電気的欠陥が生じたときに、当該電気的欠陥の生成領域を含む前記分割画素電極と前記ドレイン電極とを導電接続する前記分岐導電部の少なくとも一部を除去して、前記電気的欠陥の生成領域を含む前記分割画素電極と前記ドレイン電極との導電接続を遮断する薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板及びその製造方法、並びにこれを用いた液晶表示装置に関するものである。
【背景技術】
【０００２】
液晶表示装置は薄型パネルの一つであり、低消費電力や小型軽量といったメリットを活かして、パーソナルコンピュータや携帯情報端末機器のモニタ等、及びＴＶ等に広く用いられている。現在の液晶表示装置の主流は、複数の表示信号配線と複数の走査信号配線が格子状に配置され、表示信号配線と走査信号配線とで囲まれた画素領域内にスイッチング素子として薄膜トランジスタ（以下、ＴＦＴ：Thin Film Transistor）が形成されたアクティブマトリクス型である。
【０００３】
マルチメディア産業の発展により、高画質の画像表示装置への要求が強くなっている。
従来の液晶モードであるＴＮ(Twisted Nematic)モードは、基板に垂直な縦電界を印加し、電圧の印加状況に応じて液晶分子を基板面に対して立ち上がらせたり、倒したりすることによりオンとオフの表示状態を変化させる方式である。ＴＮモードはその原理上、視野角特性が良くない。
ＩＰＳ(In-Plane Switching、ＩＰＳは(株)日立ディスプレイズの登録商標)モードは、基板に略平行な横電界を印加することによって、基板に略平行な面内において液晶分子を動かしてオンとオフの表示状態を変化させる方式である。ＩＰＳモードはＴＮモードに比して視野角特性が広く、ＴＶ用途等に用いられている。
【０００４】
近年、ＩＰＳモードをさらに改良したＦＦＳ（Fringe Field Switching)モードが開発されている。ＦＦＳモードは、基板に略平行な横電界だけでなく斜め電界を印加することによって液晶分子を動かす方式であり、ＩＰＳと同様に視野角特性に優れる。
【０００５】
ＩＰＳモードにおいては、液晶を駆動するための画素電極と共通電極とをいずれも櫛歯状にし、互いの櫛歯同士が接触することなく噛み合ったように配置している。ＩＰＳモードは、平面視上、画素電極と共通電極とが重畳しない構造である。通常、ＩＰＳモードにおける画素電極と共通電極の間隔はセルギャップ及び電極幅よりも大きい。
ＩＰＳモードにおいては、平面視上、画素電極と共通電極の間に位置する液晶分子は駆動されるが、画素電極と共通電極の直上に位置する液晶分子はほとんど駆動されない。このため、画素電極と共通電極の直上は表示に寄与することができず、透過率が低く、明るい表示特性を得ることが難しい。
【０００６】
一方、ＦＦＳモードでは画素電極と共通電極とが絶縁膜を介して対向配置され、画素電極と共通電極のうち、下部電極が開口部を有さず、上部電極が下部電極との間でフリンジ電界を発生する開口部を有する形状で形成される。ＦＦＳモードは、平面視上、画素電極と共通電極とが絶縁膜を介して重畳した構造である。
例えば、特許文献１のＦｉｇ．１及びＦｉｇ．２に記載の液晶表示装置では、上部電極が、板状電極に複数のスリット状の開口部を有している。特許文献２の図３及び特許文献３の図３に記載の液晶表示装置では、上部電極が櫛歯構造を有している。
ＦＦＳモードにおける画素電極と共通電極の間隔は、セルギャップ及び電極幅よりも小さい。
ＦＦＳモードでは、斜め電界の利用により、電極の直上に位置する液晶分子も駆動することができる。このため、画素電極と共通電極をインジウム錫酸化物（ＩＴＯ：Indium Tin Oxide）等の透光性導電膜により形成すれば、電極部分も表示に寄与することができる。従って、ＦＦＳモードではＩＰＳモードよりも高透過率を図ることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第2001-018597号
【特許文献２】特開2001-056476号公報
【特許文献３】特開2003-084303号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＦＦＳモードの液晶表示装置では、ＴＮモード及びＩＰＳモードと異なり、画素電極及び共通電極として同一基板上に絶縁膜を介して２層の透光性導電膜を積層する必要がある。これら２層の透光性導電膜は薄い絶縁膜を介しているに過ぎず、電極間ショートが生じて画素欠陥が生じる恐れがある。
電極間ショートによる画素欠陥を低減するために、電極間に配する絶縁膜を多層構造とすることが考えられるが、製造工程数が増加するため、好ましくない。
【０００９】
本発明は上記背景に鑑みてなされたものであり、画素電極と共通電極とが絶縁膜を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なＴＦＴアレイ基板を提供することである。
【課題を解決するための手段】
【００１０】
本発明の薄膜トランジスタアレイ基板は、
ゲート電極とゲート絶縁膜とチャネル層を含む少なくとも１層の半導体膜と互いに離間形成されたソース電極及びドレイン電極とを備えた薄膜トランジスタと、当該薄膜トランジスタの前記ドレイン電極に導電接続された画素電極と、当該画素電極と絶縁膜を介して対向形成された共通電極とを含む画素が複数マトリクス状に形成された薄膜トランジスタアレイ基板であって、
１個の前記画素に着目したとき、前記画素電極が複数の分割画素電極に分割されており、かつ、前記ドレイン電極と前記複数の分割画素電極とをそれぞれ導電接続する複数の分岐導電部を有し、平面視上、当該複数の分岐導電部の少なくとも一部の形成領域に、前記共通電極が形成されていないものである。
【００１１】
本発明の薄膜トランジスタアレイ基板において、前記複数の分岐導電部は、前記ドレイン電極、前記ドレイン電極から延設されたドレイン電極延設部、前記画素電極、又は前記画素電極から延設された画素電極延設部によって形成され得る。
【００１２】
本発明の薄膜トランジスタアレイ基板の製造方法は、前記画素の一部に電気的欠陥が生じたときに、当該電気的欠陥の生成領域を含む前記分割画素電極と前記ドレイン電極とを導電接続する前記分岐導電部の少なくとも一部を除去して、前記電気的欠陥の生成領域を含む前記分割画素電極と前記ドレイン電極との導電接続を遮断するものである。
【発明の効果】
【００１３】
本発明によれば、ＦＦＳモード等の画素電極と共通電極とが絶縁膜を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なＴＦＴアレイ基板を提供することができる。
【図面の簡単な説明】
【００１４】
【図１Ａ】実施形態１のＴＦＴアレイ基板の構成を示す要部平面図である。
【図１Ｂ】実施形態１のＴＦＴアレイ基板の製造方法を示す要部平面図である。
【図２】図１ＡのII-II線断面図である。
【図３】実施形態２のＴＦＴアレイ基板の構成を示す要部平面図である。
【図４】実施形態３のＴＦＴアレイ基板の構成を示す要部平面図である。
【図５】図４のV-V線断面図である。
【図６】実施形態４のＴＦＴアレイ基板の構成を示す要部平面図である。
【発明を実施するための形態】
【００１５】
「実施形態１」
図面を参照して、本発明に係る実施形態１のＴＦＴアレイ基板について説明する。本実施形態のＴＦＴアレイ基板は、アクティブマトリックス型の液晶表示装置に好適に用いられるものである。
本実施形態では、フリンジ電界駆動方式（fringe field switching：ＦＦＳ）モードの透過型液晶表示装置用を例として説明する。
図１ＡはＴＦＴアレイ基板の１つの画素の構成を示す要部平面図である。図１ＢはＴＦＴアレイ基板の製造方法を示す要部平面図である。これらの図は透視図である。図２は図１ＡのII-II線断面図である。
各図における各構成要素の位置及び縮尺等は便宜上のものであり、実際のものとは適宜異ならせてある（他の実施形態についても同様）。
【００１６】
本実施形態のＴＦＴアレイ基板１０１は、絶縁性基板１１上に、ゲート電極１２とゲート絶縁膜１３とチャネル層を含む少なくとも１層の半導体膜１４と互いに離間形成されたソース電極１５及びドレイン電極１６とを備えた薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）１０と、ＴＦＴ１０のドレイン電極１６に導電接続された画素電極２０とを含む画素が複数マトリクス状に形成された基板である。
本実施形態においては、１個の画素に１個のＴＦＴ１０と１個の画素電極２０が形成されている。１個の画素に複数のＴＦＴ１０を設けることもできる。
【００１７】
本実施形態において、絶縁性基板１１はガラスやプラスチック等からなる透光性基板である。この基板１１上に、第１の金属膜によって、ゲート電極１２、及びゲート電極１２に接続されたゲート配線２２が形成されている。
上記の第１の金属膜上に、これを覆うように、第１の絶縁膜からなるゲート絶縁膜１３が形成されている。
【００１８】
本実施形態において、ゲート絶縁膜１３上に、チャネル層を含む少なくとも１層の半導体膜１４が島状に形成されている。
本実施形態においては、平面視上、ゲート電極１２の形成領域内に半導体膜１４がパターン形成されている。
チャネル層を含む少なくとも１層の半導体膜１４としては、チャネル層と、ソース・ドレイン電極とのオーミックコンタクトを確保するためのオーミックコンタクト層との積層構造が好ましい。
チャネル層を含む少なくとも１層の半導体膜１４としては、チャネル層をなす真性半導体層と、オーミックコンタクト層をなすｎ型不純物半導体層との積層構造が好ましい。
チャネル層を含む少なくとも１層の半導体膜１４としては、真性ａ−Ｓｉ膜とリン等の不純物がドープされたｎ型ａ−Ｓｉ膜との積層構造が好ましい。ここで、ａ−Ｓｉはアモルファスシリコンを示している。
【００１９】
上記の半導体膜１４が形成された基板１１上に、第２の金属膜によって、ソース電極１５、ドレイン電極１６、及びソース電極１５に接続されたソース配線２５が形成されている。
半導体膜１４においてソース電極１５及びドレイン電極１６に挟まれた領域は、チャネル領域となっている。
【００２０】
上記のソース電極１５及びドレイン電極１６が形成された基板１１上に、ＩＴＯ（Indium Tin Oxide）等の第１の透光性導電膜によって、ドレイン電極１６に接続して画素電極２０が形成されている。
ＴＦＴ１０及び画素電極２０が形成された基板１１上の全体に、第２の絶縁膜によりパッシベーション膜３０が形成されている。
このパッシベーション膜３０上に、ＩＴＯ等の第２の透光性導電膜によって、画素電極２０と対向して共通電極４０が形成されている。
本実施形態において、画素電極２０が下部電極であり、共通電極４０が上部電極である。
【００２１】
ＴＦＴアレイ基板１０１は、画素電極２０及び共通電極４０の間にフリンジ電界が発生するＦＦＳモードの基板である。上部電極である共通電極４０は、板状電極にソース線２５の延存方向に対して平行に延びる複数のスリット状の開口部４１が形成されたものである。
本実施形態において、１個の画素に着目したとき、画素電極２０は複数の分割画素電極２０Ｄに分割されている。平面視上、個々の分割画素電極２０Ｄの形成領域内に、上部電極である共通電極４０の複数の開口部４１が含まれていることが好ましい。
【００２２】
図示例では、各画素電極２０は３個の分割画素電極２０Ｄに分割されており、各分割画素電極２０Ｄは、共通電極４０のスリット状の開口部４１の延在方向に延びた矩形状をなし、各分割画素電極２０Ｄの領域内に、共通電極４０の２個のスリット状の開口部４１が含まれるようにパターン形成されている。
ただし、各分割画素電極２０Ｄの形状、共通電極４０の開口部４１の形状、及び各分割画素電極２０Ｄの領域内に含まれる共通電極４０の開口部４１の数については、適宜設計変更可能である（他の実施形態についても同様）。
【００２３】
上部電極である共通電極４０の平面形状は、板状電極に複数のスリット状の開口部４１が形成された態様に限らず、画素電極２０との間でフリンジ電界を発生できる形状であればよい。
本実施形態では、共通電極４０の開口部４１は、平面視上、２つの長辺と２つの短辺によって囲まれた閉じた矩形状である。開口部４１は、２つの長辺と１つの短辺のみを有し、１つの短辺側が開放した矩形状であってもよい。例えば、上部電極である共通電極４０の平面形状は、「背景技術」の項で挙げた特許文献２の図３及び特許文献３の図３のように櫛歯構造であってもよい。上部電極である共通電極４０の平面形状は、ストライプ状電極が折り返し部分で繋がって１本の電極をなした構造等でもよい。
【００２４】
本実施形態において、１個の画素に着目したとき、ドレイン電極１６の一部又はドレイン電極１６から延設されたドレイン電極延設部によって、ドレイン電極１６と複数の分割画素電極２０Ｄとをそれぞれ導電接続する複数の分岐導電部１６Ｂが形成されている。
本実施形態において、各分岐導電部１６Ｂの端部は、対応する分割画素電極２０Ｄの下に入り込んでおり、対応する分割画素電極２０Ｄと分岐導電部１６Ｂとは平面視上で一部が重畳している。
【００２５】
本実施形態において、平面視上、ドレイン電極１６の主要部（複数の分岐導電部１６Ｂ以外の部分）及び複数の分岐導電部１６Ｂの一部の形成領域には、共通電極４０は形成されておらず、複数の分岐導電部１６Ｂの画素電極２０側の端部のみが共通電極４０と重畳している。図１Ａ中、符号４０Ｅは共通電極４０のドレイン電極１６側の末端を示している。
【００２６】
複数の分岐導電部１６Ｂのパターン、対応する分岐導電部１６Ｂと分割画素電極２０Ｄとの接続パターン、対応する分岐導電部１６Ｂと分割画素電極２０Ｄとの重畳パターン、及び分岐導電部１６Ｂと共通電極４０との重畳パターン等については適宜設計変更可能である。
【００２７】
分岐導電部１６Ｂは、分割画素電極２０Ｄの一部又は分割画素電極２０Ｄから延設された分割画素電極設部によって形成しても構わない。
【００２８】
画素電極２０及び共通電極４０間に配置されたパッシベーション膜３０が、製造工程中に生じた異物等により絶縁性を維持できず、画素電極２０と共通電極４０とのショートによる画素欠陥が発生する場合がある。
複数の分岐導電部１６Ｂは、画素電極２０と共通電極４０とのショートにより、画素の一部に電気的欠陥が生じたときに、電気的欠陥の生成領域を含む分割画素電極２０Ｄとドレイン電極１６との導電接続を遮断するよう少なくとも一部が除去されるものである。
【００２９】
本実施形態では、平面視上、複数の分岐導電部１６Ｂの少なくとも一部の形成領域に、共通電極４０が形成されていない構造としている。本実施形態では、平面視上、共通電極４０が形成されていない領域１６Ａにおいて、レーザカット等により、分岐導電部１６Ｂの少なくとも一部を容易に除去することが可能である。
仮に、平面視上、分岐導電部１６Ｂと共通電極４０とが完全に重なっていると、分岐導電部１６Ｂの少なくとも一部をレーザカット等により除去する際に、ドレイン側にある分岐導電部１６Ｂと共通電極４０が導電接続されて、かえって画素電極２０の全体に短絡不良が拡大する恐れがあるが、本実施形態ではかかる恐れがない。
【００３０】
次に、本実施形態のＴＦＴアレイ基板１０１の製造方法の一例について、説明する。
はじめに、ガラス基板や石英基板などの透光性基板により構成された絶縁性基板１１上に、ゲート電極１２及びゲート配線２２となる第１の金属膜をＤＣマグネトロンを用いたスパッタリング法により成膜する。第１の金属膜としては、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａ、及びこれらを主成分とする合金等の金属膜が好ましい。その後パターニングを行い、ゲート電極１２及びゲート配線２２を形成する。
【００３１】
ゲート電極１２及びゲート配線２２の形成後、プラズマＣＶＤ法により第１の絶縁膜であるゲート絶縁膜１３を形成する。ゲート絶縁膜１３としてはシリコン窒化膜が一般的であり、シリコン酸化膜あるいはシリコン酸窒化膜等でもよい。
【００３２】
ゲート絶縁膜１３形成後、プラズマＣＶＤ法によりａ−Ｓｉ膜を形成する。ａ−Ｓｉ膜は、チャネルを構成する真性半導体層とソース・ドレイン電極１５、１６とのオーミックコンタクトを確保するためにリン等を含んだ不純物半導体層との積層構造とすることが一般的である。その後パターニングを行い、島状のａ−Ｓｉ半導体膜１４を得る。
【００３３】
半導体膜１４形成後、ＤＣマグネトロンを用いたスパッタリング法により、ソース電極１５、ドレイン電極１６、及びソース配線２５となる第２の金属膜を成膜する。第２の金属膜としては、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａ、及びこれらを主成分とする合金等の金属膜が好ましい。その後パターニングを行い、ソース電極１５、ドレイン電極１６、及びソース配線２５を形成する。
この工程において、１個の画素に着目したとき、ドレイン電極１６の一部又はドレイン電極１６から延設されたドレイン電極延設部によって、ドレイン電極１６と後工程で形成する複数の分割画素電極２０Ｄとをそれぞれ導電接続する複数の分岐導電部１６Ｂをパターン形成しておく。
その後、ソース・ドレイン電極１５、１６とのオーミックコンタクトを得るための不純物半導体層は、マスク工数削減のためソース・ドレイン電極１５、１６をマスクにエッチング除去することが一般的である。
【００３４】
ソース・ドレイン電極１５、１６、及びソース配線２５の形成後、画素電極となる第１の透光性導電膜をＤＣマグネトロンを用いたスパッタリング法で成膜する。第１の透光性導電膜は、ＩＴＯあるいはＩＺＯ（Indium Zinc Oxide）等で構成することができる。その後パターニングを行い、画素電極２０を形成する。この工程において、１個の画素に着目したとき、画素電極２０が複数の分割画素電極２０Ｄに分割されたパターンで、画素電極２０を形成する。
【００３５】
本実施形態では、対応する分割画素電極２０Ｄと分岐導電部１６Ｂとは平面視上で一部が重畳するようにしているので、対応する分割画素電極２０Ｄと分岐導電部１６Ｂとの導通が良好に図られる。
【００３６】
画素電極２０形成後、プラズマＣＶＤ法により第２の絶縁膜であるパッシベーション膜３０を形成する。パッシベーション膜３０はシリコン窒化膜、シリコン酸化膜あるいはシリコン酸窒化膜等の無機絶縁膜により形成することができる。パッシベーション膜３０はアクリル系あるいはイミド系の有機絶縁膜を塗布することによっても形成することができる。パッシベーション膜３０は無機絶縁膜と有機絶縁膜との積層構造としてもよい。
その後、パッシベーション膜３０に、第１の金属膜、第２の金属膜、及び第１の透光性導電膜への導通をとるためのコンタクトホールを開孔する（図示略）。
【００３７】
コンタクトホール開孔後、共通電極４０となる第２の透光性導電膜を成膜する。第２の透光性導電膜は、ＩＴＯやＩＺＯ等で構成することができる。その後パターニングを行い、共通電極４０を形成する。この工程において、共通電極４０は、板状電極に複数のスリット状の開口部４１が形成されたものとする。
以上のようにして、ＴＦＴアレイ基板１０１が製造される。
【００３８】
ＴＦＴアレイ基板１０１の製造に際しては、画素電極２０及び共通電極４０間に配置されたパッシベーション膜３０が、製造工程中に生じた異物等により絶縁性を維持できず、画素電極２０と共通電極４０とのショートによる画素欠陥ＥＤが発生する場合がある。
図１Ｂに示すように、画素電極２０と共通電極４０とのショートにより、画素の一部に電気的欠陥ＥＤが生じたときに、この電気的欠陥ＥＤの生成領域を含む分割画素電極２０Ｄとドレイン電極１６とを導電接続する分岐導電部１６Ｂの少なくとも一部を除去して、電気的欠陥ＥＤの生成領域を含む分割画素電極２０Ｄとドレイン電極１６との導電接続を遮断する。
分岐導電部１６Ｂの少なくとも一部の除去は、レーザカット等により実施できる。
図２中、領域１６Ａはレーザカット等による除去可能領域を示している。
図１Ｂ中、領域１６Ｃはレーザカット等による除去領域の例を示している。
本実施形態では、電気的欠陥ＥＤの生成領域を含む分割画素電極２０Ｄとドレイン電極１６との導電接続を遮断することで、電気的欠陥ＥＤの生成領域を含む分割画素電極２０Ｄを動作させず、画素全体として正常機能を維持するようにする。
本実施形態によれば、１個、あるいは少ない数の電気的欠陥ＥＤによって基板全体が不良となることが抑制され、歩留を向上することができる。
【００３９】
本実施形態のＴＦＴアレイ基板１０１の最表面に配向膜を形成し、このＴＦＴアレイ基板１０１とカラーフィルタ（ＣＦ）及び配向膜を形成した対向基板とを液晶層を挟持させて貼着した液晶セルを得、これに偏光子及び位相差補償素子、及びバックライト（ＢＬ）等を取り付けることで、透過型の液晶表示装置が得られる。
【００４０】
以上説明したように、本実施形態によれば、画素電極２０と共通電極４０とが絶縁膜３０を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なＦＦＳモード用のＴＦＴアレイ基板１０１及びその製造方法を提供することができる。
【００４１】
[実施形態２]
図面を参照して、本発明に係る実施形態２のＴＦＴアレイ基板について説明する。本実施形態のＴＦＴアレイ基板においても、ＦＦＳモードの透過型液晶表示装置用を例として説明する。
図３はＴＦＴアレイ基板の構成を示す要部平面図（透視図）である。実施形態１と同じ要素については同じ参照符号を付して説明を省略する。
【００４２】
本実施形態のＴＦＴアレイ基板１０２の基本構成は実施形態と同様であり、以下の点が異なっている。
実施形態１では、平面視上、ドレイン電極１６の主要部（複数の分岐導電部１６Ｂ以外の部分）及び複数の分岐導電部１６Ｂの一部の形成領域には、共通電極４０は形成されておらず、複数の分岐導電部１６Ｂの画素電極２０側の端部のみが共通電極４０と重畳した構成について説明した。
【００４３】
本実施形態では、実施形態１よりも共通電極４０の形成面積が広く、平面視上、複数の分岐導電部１６Ｂは共通電極４０の形成領域内に含まれており、さらにドレイン電極１６の主要部（複数の分岐導電部１６Ｂ以外の部分）の大部分についても共通電極４０の形成領域内に含まれている。
本実施形態では、複数の分岐導電部１６Ｂの少なくとも一部の形成領域に共通電極４０が開口部４２を有している。かかる構成によって、平面視上、複数の分岐導電部１６Ｂの少なくとも一部の形成領域に、共通電極４０が形成されていない構造を実現している。
【００４４】
本実施形態では、平面視上、共通電極４０の開口部４２の開口領域において、レーザカット等により、分岐導電部１６Ｂの少なくとも一部を容易に除去することが可能である。
本実施形態においても、画素電極２０と共通電極４０とのショートにより、画素の一部に電気的欠陥が生じたときに、この電気的欠陥の生成領域を含む分割画素電極２０Ｄとドレイン電極１６とを導電接続する分岐導電部１６Ｂの少なくとも一部を除去して、電気的欠陥の生成領域を含む分割画素電極２０Ｄとドレイン電極１６との導電接続を遮断することができる。
【００４５】
仮に、平面視上、分岐導電部１６Ｂと共通電極４０とが完全に重なっていると、分岐導電部１６Ｂの少なくとも一部をレーザカット等により除去する際に、ドレイン側にある分岐導電部１６Ｂと共通電極４０が導電接続されて、かえって画素電極２０の全体に短絡不良が拡大する恐れがあるが、本実施形態ではかかる恐れがない。
【００４６】
本実施形態によっても、画素電極２０と共通電極４０とが絶縁膜３０を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なＦＦＳモード用のＴＦＴアレイ基板１０２及びその製造方法、及びこのＴＦＴアレイ基板１０２を用いた液晶表示装置を提供することができる。
本実施形態においては、実施形態１よりも、画素電極２０及び共通電極４０の形成面積が大きく、高透過率の液晶表示装置を提供することが可能である。
【００４７】
[実施形態３]
図面を参照して、本発明に係る実施形態３のＴＦＴアレイ基板について説明する。本実施形態のＴＦＴアレイ基板においても、ＦＦＳモードの透過型液晶表示装置用を例として説明する。
図４はＴＦＴアレイ基板の構成を示す要部平面図（透視図）であり、図５は図４のV-V線断面図である。実施形態１と同じ要素については同じ参照符号を付して説明を省略する。
【００４８】
本実施形態のＴＦＴアレイ基板１０３の基本構成は実施形態と同様であり、以下の点が異なっている。
実施形態１においては、画素電極２０が下部電極であり、共通電極４０が上部電極である構成について説明した。
本実施形態では、画素電極２０が上部電極であり、共通電極４０が下部電極であり、ドレイン電極１６と画素電極２０とがパッシベーション膜３０に開孔されたコンタクトホール３１を介して導通されている。
本実施形態において、上部電極である画素電極２０が板状電極に複数のスリット状の開口部２１が形成されたものとなっている。
【００４９】
本実施形態においても、１個の画素に着目したとき、画素電極２０は複数の分割画素電極２０Ｄに分割されている。
本実施形態においては、１個の画素に着目したとき、画素電極２０の一部又は画素電極２０から延設された画素電極延設部によって、ドレイン電極１６と複数の分割画素電極２０Ｄとをそれぞれ導電接続する複数の分岐導電部２０Ｂ、複数の分岐導電部２０Ｂとコンタクトホール３１とを接続する接続導電部２０Ｃが形成されている。
【００５０】
本実施形態において、平面視上、接続導電部２０Ｃ及び複数の分岐導電部２０Ｂの一部の形成領域には、共通電極４０は形成されておらず、複数の分岐導電部２０Ｂの端部のみが共通電極４０と重畳している。かかる構成によって、平面視上、複数の分岐導電部２０Ｂの少なくとも一部の形成領域に、共通電極４０が形成されていない構造を実現している。
【００５１】
複数の分岐導電部２０Ｂは、画素電極２０と共通電極４０とのショートにより、画素の一部に電気的欠陥が生じたときに、電気的欠陥の生成領域を含む分割画素電極２０Ｄとドレイン電極１６との導電接続を遮断するよう少なくとも一部が除去されるものである。
本実施形態では、画素電極２０が最上層にありパッシベーション膜３０の上層に形成されているので、複数の分岐導電部２０Ｂが最上層にあり、レーザカット等により、分岐導電部２０Ｂの少なくとも一部を容易に除去することが可能である。
図５中の領域２０Ａは、レーザカット等による除去可能領域の例を示している。
【００５２】
本実施形態においても、画素電極２０と共通電極４０とのショートにより、画素の一部に電気的欠陥が生じたときに、この電気的欠陥の生成領域を含む分割画素電極２０Ｄとドレイン電極１６とを導電接続する分岐導電部２０Ｂの少なくとも一部を除去して、電気的欠陥の生成領域を含む分割画素電極２０Ｄとドレイン電極１６との導電接続を遮断することができる。
【００５３】
仮に、平面視上、分岐導電部２０Ｂと共通電極４０とが完全に重なっていると、分岐導電部２０Ｂの少なくとも一部をレーザカット等により除去する際に、ドレイン側にある分岐導電部２０Ｂと共通電極４０が導電接続されて、かえって画素電極２０の全体に短絡不良が拡大する恐れがあるが、本実施形態ではかかる恐れがない。
【００５４】
本実施形態によっても、画素電極２０と共通電極４０とが絶縁膜３０を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なＦＦＳモード用のＴＦＴアレイ基板１０３及びその製造方法、及びこのＴＦＴアレイ基板１０３を用いた液晶表示装置を提供することができる。
【００５５】
[実施形態４]
図面を参照して、本発明に係る実施形態４のＴＦＴアレイ基板について説明する。本実施形態のＴＦＴアレイ基板においても、ＦＦＳモードの透過型液晶表示装置用を例として説明する。
図６はＴＦＴアレイ基板の構成を示す要部平面図（透視図）である。実施形態３と同じ要素については同じ参照符号を付して説明を省略する。
【００５６】
本実施形態は、実施形態２において実施形態３の構成を適用したものである。
したがって、本実施形態のＴＦＴアレイ基板１０４の基本構成は実施形態２、３と同様であり、以下の点が異なっている。
【００５７】
本実施形態では、実施形態３と同様、画素電極２０が上部電極であり、共通電極４０が下部電極であり、ドレイン電極１６と画素電極２０とがパッシベーション膜３０に開孔されたコンタクトホール３１を介して導通されている。
【００５８】
本実施形態においても、１個の画素に着目したとき、画素電極２０は複数の分割画素電極２０Ｄに分割されている。
本実施形態においては、１個の画素に着目したとき、画素電極２０の一部又は画素電極２０から延設された画素電極延設部によって、ドレイン電極１６と複数の分割画素電極２０Ｄとをそれぞれ導電接続する複数の分岐導電部２０Ｂ、複数の分岐導電部２０Ｂとコンタクトホール３１とを接続する接続導電部２０Ｃが形成されている。
【００５９】
本実施形態では、実施形態２と同様、平面視上、複数の分岐導電部２０Ｂは共通電極４０の形成領域内に含まれており、さらに接続導電部２０Ｃについても共通電極４０の形成領域内に含まれている。
本実施形態では、複数の分岐導電部２０Ｂの少なくとも一部の形成領域に共通電極４０が開口部４２を有している。かかる構成によって、平面視上、複数の分岐導電部２０Ｂの少なくとも一部の形成領域に、共通電極４０が形成されていない構造を実現している。
【００６０】
本実施形態では、実施形態３と同様、画素電極２０が最上層にありパッシベーション膜３０の上層に形成されているので、複数の分岐導電部２０Ｂが最上層にあり、レーザカット等により、分岐導電部２０Ｂの少なくとも一部を容易に除去することが可能である。
【００６１】
仮に、平面視上、分岐導電部２０Ｂと共通電極４０とが完全に重なっていると、分岐導電部２０Ｂの少なくとも一部をレーザカット等により除去する際に、ドレイン側にある分岐導電部２０Ｂと共通電極４０が導電接続されて、かえって画素電極２０の全体に短絡不良が拡大する恐れがあるが、本実施形態ではかかる恐れがない。
【００６２】
本実施形態においても、画素電極２０と共通電極４０とのショートにより、画素の一部に電気的欠陥が生じたときに、この電気的欠陥の生成領域を含む分割画素電極２０Ｄとドレイン電極１６とを導電接続する分岐導電部２０Ｂの少なくとも一部を除去して、電気的欠陥の生成領域を含む分割画素電極２０Ｄとドレイン電極１６との導電接続を遮断することができる。
本実施形態によっても、画素電極２０と共通電極４０とが絶縁膜３０を介して対向した構造を有し、画素の一部に電気的欠陥が生じた場合にも良品化することが可能なＦＦＳモード用のＴＦＴアレイ基板１０４及びその製造方法、及びこのＴＦＴアレイ基板１０４を用いた液晶表示装置を提供することができる。
本実施形態においても、実施形態１よりも、画素電極２０及び共通電極４０の形成面積が大きく、高透過率の液晶表示装置を提供することが可能である。
【００６３】
「設計変更」
本発明は上記実施形態に限らず、本発明の趣旨を逸脱しない範囲内において、設計変更可能である。
【００６４】
上記の実施形態では、半導体膜１４にアモルファスシリコン（ａ−Ｓｉ）膜を用いる例について説明したが、これに限らず、微結晶あるいは多結晶のシリコン膜、あるいは酸化物及び／又は窒化物を含む化合物半導体膜を用いてもよい。
上記の実施形態では、透過型液晶表示装置用のＴＦＴアレイ基板について説明したが、反射型あるいは半透過半反射型の液晶表示装置用のＴＦＴアレイ基板にも適用可能である。
【符号の説明】
【００６５】
１０１〜１０４  ＴＦＴアレイ基板
１０  ＴＦＴ
１１  絶縁性基板
１２  ゲート電極
１３  ゲート絶縁膜
１４  半導体膜
１５  ソース電極
１６  ドレイン電極
１６Ｂ  分岐導電部
２０  画素電極
２０Ｂ  分岐導電部
２０Ｃ  接続導電部
２０Ｄ  分割画素電極
２１  開口部
２２  ゲート配線
２５  ソース配線
３０  パッシベーション膜
３１  コンタクトホール
４０  共通電極
４１、４２  開口部
【図１Ａ】
0005687911.tif 000002
【図１Ｂ】
0005687911.tif 000003
【図２】
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【図３】
0005687911.tif 000005
【図４】
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【図５】
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【図６】
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