(57)【特許請求の範囲】
【請求項１】
誘導コイルへ接続されている第１ノードにおける電圧をスイッチングする方法において、
直列に接続されている第１及び第２III・Ｎベース高電子移動度トランジスタを有している第１双方向スイッチ及び直列に接続されている第３及び第４III・Ｎベース高電子移動度トランジスタを有している第２双方向スイッチが該第１ノードへ接続されており、第２ノードが該第１双方向スイッチの該第１ノードとは反対側に設けられており、第３ノードが該第２双方向スイッチの該第１ノードとは反対側に設けられており、第４ノードが該誘導コイルの該第１ノードとは反対側に設けられており、
該第１双方向スイッチの第１及び第２ゲートを高へバイアスさせ且つ該第２双方向スイッチの第３及び第４ゲートを低へバイアスさせ、該第１ゲートは該第１III・Ｎベース高電子移動度トランジスタのゲートであり、該第２ゲートは該第２III・Ｎベース高電子移動度トランジスタのゲートであり、該第３ゲートは該第３III・Ｎベース高電子移動度トランジスタのゲートであり、該第４ゲートは該第４III・Ｎベース高電子移動度トランジスタのゲートであり、電流は該第１双方向スイッチから該誘導コイル内に流れ、
該第３ノードにおける電圧が該第２ノードにおける電圧よりも高く且つ該第２ノード及び該第３ノードにおける電圧が該第４ノードにおける電圧よりも高い間に、第１時間において、該第１ゲートを低へスイッチングさせ、
第２時間において、該第４ゲートを高へスイッチングさせ、そのことが該第２双方向スイッチをオンさせ且つ該第１双方向スイッチをオフさせ且つ該第１双方向スイッチを介してではなく該第２双方向スイッチを介して電流を流させる、
方法。
【請求項２】
請求項１において、更に、第３時間において、該第２ゲートを低へスイッチングさせ、且つ第４時間において、該第３ゲートを高へスイッチングさせ、該第２ゲートを低へスイッチングさせることが該第１双方向スイッチをオフに維持することを確保し、且つ該第３ゲートを高へスイッチングさせることが該第２双方向スイッチをオンに維持することを確保する、方法。
【請求項３】
請求項２において、該第１ゲートが低へスイッチされる場合に、該ノードにおける電圧が降下する、方法。
【請求項４】
請求項１乃至３の内のいずれかの請求項において、該第１、第２、第３、及び第４III・Ｎベース高電子移動度トランジスタがエンハンスメントモードトランジスタである、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体を基礎としたパワー回路及び双方向スイッチに関するものである。
【背景技術】
【０００２】
ＡＣ−ＡＣパワーコンバータは広い範囲の適用例、最も一般的にはモータ駆動、において使用されている。ＡＣをＤＣへ次いで再度ＡＣへ変換する標準的なコンバータのトポロジイは、図１に示されているように、整流器５１、パルス幅変調（ＰＷＭ）インバータ５２、及びＤＣフィルタコンデンサ５３から構成されている。近年においては、エネルギ効率に関する増大した注意がマトリックスコンバータの発展を促進している。図２に例示されているマトリックスコンバータの主要な回路は、入力フィルタ（不図示）とバイラテラルスイッチとしても知られている９個の双方向スイッチ６１とから構成されている。マトリックスコンバータは、標準のコンバータよりも多数の利点を持っている。マトリックス変換は、直接的に、ＡＣからＡＣへの変換を行い、従って大型のＤＣフィルタコンデンサに対する必要性を除去している。マトリックスコンバータは、１組の双方向スイッチから構成されており、従って同一の組のスイッチを使用しての発電（generation）とモータ駆動（motoring）の両方を可能とさせる。更に、マトリックスコンバータは、最適化された力率、入力電流の調和性、及び減少された電圧ストレスのための３レベル電圧スイッチングを可能とさせる。
【０００３】
マトリックスコンバータなどのパワーコンバータに使用される双方向スイッチは、最適には、低損失、低オン抵抗、高速スイッチング時間を有するものであって、しばしば、典型的には６００〜１２００Ｖである高電圧に耐えることが可能なものでなければならない。幾つかの実施例においては、双方向スイッチを有する装置は、エンハンスメントモード（通常オフ）装置であり、それは、装置の偶発的なターンオンを防止することによって回路障害の場合における該装置又はその他のコンポーネントへの損傷を防止するものである。パワーコンバータにおける双方向スイッチに支配的に使用されている装置はシリコン絶縁型ゲートバイポーラトランジスタ（ＳｉＩＧＢＴ）である。ＩＧＢＴは、それが使用されるパワーコンバータ回路のパワー条件を取り扱うことが可能なものであるが、該装置自身は双方向でもないし又プレーナー型でもなく、即ち、ＩＧＢＴ内において電流は垂直に且つ一方向のみに流れるものである。従って、該装置は適切に動作するためには比較的複雑な形態を必要とする。ＩＢＧＴを基礎とした双方向スイッチの幾つかの一般的な形態を図３に示してある。より一般的に使用される形態は、各々がブロッキングダイオードと直列している２個のアンチパラレルＩＧＢＴから構成されており（図３ｂ及び３ｃ）、従って最小でも４個のディスクリートな装置を必要とする。より簡単な形態は２個のアンチパラレル逆ブロッキングＩＧＢＴから構成されるものである（図３ｃ）が、これらの装置はそのデザインが複雑である（図３ｄ）ために一層高価であり且つ一層高い損失を経験する傾向がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
III族窒化物、即ちIII・Ｎ、技術の最近の進展と共に、III族窒化物半導体装置が、大きな電流を担持し且つ非常に低いオン抵抗と高速スイッチング時間を与えると共に高電圧をサポートするための高パワー適用例における魅力的な候補として出現した。III・Ｎを基礎とした高電子移動度トランジスタ（ＨＥＭＴ）は、プレーナー型装置として形成することが可能であり、従って多数の装置を双方向スイッチ内に集積化させることを著しく簡単化ささせるので、特に双方向スイッチに対して魅力的なものである。更に、双方向スイッチにおいて使用されている従来の装置と比較してIII族窒化物ＨＥＭＴの優れた特性は、一層コンパクトなデザインとすることを可能とし、且つゲート駆動回路などの隣接する回路ブロックをより柔軟性のあるものとさせ且つ性能を改善させることを可能とする。III・ＮＨＥＭＴ技術を全体的に又は部分的に基礎とする双方向スイッチ、及びこれらの双方向スイッチデザインによって可能とされるマトリックスコンバータ技術について説明する。双方向スイッチを形成するために種々の形態で結合した幾つかの装置構成を実施例として説明する。各実施例における多数の変形例もリストする。
【課題を解決するための手段】
【０００５】
１側面においては、高パワー適用例のためのIII・ＮＨＥＭＴ技術を基礎とした双方向スイッチを説明する。該スイッチは、従来の装置と比較して、改善された性能、例えば、より低い損失、一層小型な寸法のシステム、及びより少ない数のコンポーネント、を有しており、且つ高パワー回路の非常にコンパクトなデザインを可能とさせる。
【０００６】
別の側面においては、III・ＮＨＥＭＴを基礎とした双方向スイッチがマトリックスコンバータ用のデザイン内に組み込まれてこれらのスイッチによって提供される利点を利用する。
【０００７】
更に別の側面においては、マトリックスコンバータ内の関連するコンポーネントが、III・Ｎを基礎とした双方向スイッチの特性に起因して簡単化される。実施例において、III・Ｎ装置のために必要な非常に小さなゲート駆動電流が、一層簡単なゲート駆動回路とすること及び該ゲート駆動回路のパワースイッチとの潜在的な集積化を可能とさせる。
【０００８】
１側面においては、双方向スイッチについて説明する。該スイッチは、第１III・Ｎベース（即ち、III・Ｎを基礎とした）高電子移動度トランジスタ及び第２III・Ｎベース（即ち、III・Ｎを基礎とした）高電子移動度トランジスタを具備している。第１III・Ｎベース高電子移動度トランジスタは、第１ゲート及び第１ドレインを有しており、且つ第２高電子移動度トランジスタは第２ゲート及び第２ドレインを有している。第１ドレインと第２ドレインは、第１ゲート及び第２ゲートがそれらの夫々のソースに対して低にバイアスされており即ちオフである場合に、互いに電気的に非接触である。第１III・Ｎベース高電子移動度トランジスタの第１ソースが第２III・Ｎベース高電子移動度トランジスタの第２ソースと電気的に接触しているか、又は第１III・Ｎベース高電子移動度トランジスタが第２III・Ｎベース高電子移動度トランジスタと共通のソースを共用するかのいずれかである。
【０００９】
別の側面においては、双方向スイッチを説明する。該スイッチは、第１III・Ｎベース高電子移動度トランジスタと第２III・Ｎベース高電子移動度トランジスタとを包含している。第１III・Ｎベース高電子移動度トランジスタは、第１ゲートと第１ソースとを包含しており、且つ第２高電子移動度トランジスタは第２ゲートと第２ソースとを包含している。第１ソース及び第２ソースは、第１ゲートと第２ゲートとがそれらの夫々のソースと比較して低にバイアスされており即ちオフである場合には、互いに電気的に非接触状態にある。第１III・Ｎベース高電子移動度トランジスタの第１ドレインが第２III・Ｎベース高電子移動度トランジスタの第２ドレインと電気的に接触しているか、又は第１III・Ｎベース高電子移動度トランジスタが第２III・Ｎベース高電子移動度トランジスタと共通のドレインを共用しているかのいずれかである。
【００１０】
更に別の側面においては、双方向スイッチを説明する。該スイッチは、第１III・Ｎベース高電子移動度トランジスタと第２III・Ｎベース高電子移動度トランジスタとを包含している。第１III・Ｎベース高電子移動度トランジスタは、第２III・Ｎベース高電子移動度トランジスタとドリフト領域を共用し、且つ該スイッチは、第１III・Ｎベース高電子移動度トランジスタと第２III・Ｎベース高電子移動度トランジスタとの間におけるドレインコンタクトが無い。該ドリフト領域の長さは、第１III・Ｎベース高電子移動度トランジスタの第１ソース端子と第２III・Ｎベース高電子移動度トランジスタの第２ソース端子との間の最大電圧差と第１ソースに関して第１ゲートへ及び第２ソースに関して第２ゲートへ印加される高及び低電圧信号の間の差との和を該ドリフト領域の物質内の実効臨界場で割り算したものに等しいか又はそれよりも一層大きい。
【００１１】
別の側面においては、双方向スイッチを説明する。該スイッチは、第１エンハンスメントモードトランジスタ、第２エンハンスメントモードトランジスタ、第１デプリションモードIII・Ｎ高電子移動度トランジスタ、及び第２デプリションモードIII・Ｎ高電子移動度トランジスタを包含している。第１デプリションモードIII・Ｎ高電子移動度トランジスタは、第１エンハンスメントモードトランジスタと第２エンハンスメントモードトランジスタとの間にある。第２デプリションモードIII・Ｎ高電子移動度トランジスタは、第１デプリションモード高電子移動度トランジスタと第２エンハンスメントモードトランジスタとの間にある。第１デプリションモードIII・Ｎ高電子移動度トランジスタのゲートは、第１エンハンスメントモードトランジスタのソースへ電気的に接続されている。第２デプリションモードIII・Ｎ高電子移動度トランジスタのゲートは第２エンハンスメントモードトランジスタのソースへ電気的に接続されている。第１デプリションモードIII・Ｎ高電子移動度トランジスタのソースは、第１エンハンスメントモードトランジスタのドレインへ電気的に接続されている。第２デプリションモードIII・Ｎ高電子移動度トランジスタのソースは、第２エンハンスメントモードトランジスタのドレインへ電気的に接続されている。第１デプリションモードIII・Ｎ高電子移動度トランジスタのソース及び第２デプリションモードIII・Ｎ高電子移動度トランジスタのソースは、第１デプリションモードIII・Ｎ高電子移動度トランジスタ及び第２デプリションモードIII・Ｎ高電子移動度トランジスタの夫々のゲートがそれらの夫々のソースに対して低にバイアスされており即ちオフである場合には、互いに電気的に非接触である。第１デプリションモードIII・Ｎ高電子移動度トランジスタが第２デプリションモードIII・Ｎ高電子移動度トランジスタとドレインを共用するか、第１デプリションモードIII・Ｎ高電子移動度トランジスタのドレインが第２デプリションモード高電子移動度トランジスタのドレインと電気的に接続されているか、又は第１デプリションモードIII・Ｎ高電子移動度トランジスタが第２デプリションモードIII・Ｎ高電子移動度トランジスタとドリフト領域を共用するかのいずれかであり、且つ該スイッチは第１デプリションモードIII・Ｎ高電子移動とトランジスタと第２デプリションモードIII・Ｎ高電子移動度トランジスタとの間にドレインコンタクトが無く、且つ該ドリフト領域の長さは、第１エンハンスメントモードIII・Ｎ高電子移動度トランジスタのソース端子と第２エンハンスメントモードIII・Ｎ高電子移動度トランジスタのソース端子との間の最大電圧差を該ドリフト領域における物質内の実効臨界場で割り算したものと等しいか又はそれより大きいものである。
【００１２】
本発明の一つ又はそれ以上の実施例の詳細について添付の図面及び以下の説明において記述する。本発明のその他の特徴、目的、及び利点は該説明及び図面、及び特許請求の範囲から明らかなものとなる。
【図面の簡単な説明】
【００１３】
【図１】整流器とインバータとＤＣフィルタコンデンサとからなる標準のＡＣ−ＡＣパワーコンバータの概略的なレイアウト図。
【図２】９個の双方向スイッチの形態を例示したマトリックスコンバータの主要回路の概略図。
【図３】標準のＩＧＢＴを基礎とした双方向スイッチの概略的レイアウトと逆阻止ＩＧＢＴの断面を示した概略図。部分（ａ）は２個の逆阻止ＩＧＢＴを組み込んでいる単純な形態を示している。部分（ｂ）及び（ｃ）は、２個の標準のＩＧＢＴ及び２個のブロッキングダイオードからなるスイッチを示している。部分（ｄ）は部分（ａ）の逆阻止ＩＧＢＴの概略断面図。
【図４】双方向スイッチの回路図。
【図５】III・ＮＨＥＭＴ技術を使用した双方向スイッチの断面図。
【図６】双方向スイッチの回路図。
【図７】III・ＮＨＥＭＴ技術を使用した双方向スイッチの概略断面図。
【図８】部分（ａ）はIII・Ｎ双方向スイッチからなるマトリックスコンバータの一部に対する回路図。部分（ｂ）は部分（ａ）のノードの内の３個における電圧を示している。部分（ｃ）は部分（ａ）における双方向スイッチの内の２個をスイッチングさせるタイミングシーケンスを示している。
【図９】III・ＮＨＥＭＴ技術を使用した双方向スイッチの概略断面図。
【図１０】図５，７，９における夫々のスイッチに基づく３個のスイッチの概略平面図。
【図１１】より低い電圧コンポーネントと結合してIII・ＮＨＥＭＴ技術を使用した双方向スイッチの回路図及び概略断面図。
【図１２】本書において説明する装置の特性のチャート。
【発明を実施するための形態】
【００１４】
図４を参照すると、幾つかの実施例においては、III・ＮＨＥＭＴベース（即ち、基礎とした）双方向スイッチは、２個のＨＥＭＴ装置から構成されている。これら２個のＨＥＭＴの各々のゲートは、該２個のゲートの各々へ個別的な電圧信号を印加させる形態とされているフローティングゲート駆動回路へ接続されている。この形態においては、両方の装置のソースは接続されており、且つゲート駆動回路は該２個の装置の共通のソースに関連して信号を印加する。ノード７１、即ちＨＥＭＴ装置７３のドレイン、における電圧がノード７２、即ちＨＥＭＴ装置７４のドレイン、における電圧よりも一層高い場合には、装置７３のみをターンオフさせることが可能である。従って、装置７３のゲートが低へバイアスされる場合、又は両方のＨＥＭＴのゲートが低へバイアスされる場合には、該電圧の殆ど全ては装置７３によってブロック即ち阻止され、且つ該スイッチはオフ状態にある。装置７３のゲートが高へバイアスされる場合には、両方の装置は電流が通過することを許容し、従って該スイッチはオン状態にある。該スイッチがオン状態にある場合に装置７４のゲートを高へバイアスさせることは、その装置を介しての電圧降下を減少させる。
【００１５】
該スイッチを横断しての電圧の極性が逆転され、右側の電圧、即ちノード７２における電圧、が左側における電圧、即ちノード７１における電圧、よりも一層高くなると、機能全体が逆転される。ノード７２における電圧がノード７１における電圧よりも一層高い場合には、ＨＥＭＴ装置７４のみをターンオフさせることが可能である。従って、該スイッチがオフ状態にある場合に、即ち装置７４のゲートが低へバイアスされるか又は両方のゲートが低へバイアスされる場合には、該電圧の殆ど全てが右側の装置によってブロックされ、且つ該スイッチがオン状態にある場合には、電流は両方の装置を介して通過する。
【００１６】
図４におけるスイッチは、典型的に、パワースイッチング適用例において使用される場合にはエンハンスメントモード（通常オフ）装置で形成されるが、ゲート駆動回路がデプリションモード装置に対して適切な信号を供給する限り（即ち、低電圧は充分に負でなければならない）、図４に示したスイッチと共にデプリションモード（通常オン）装置を使用することが可能である。しかしながら、幾つかの回路適用例に対しては、該２個のＨＥＭＴはエンハンスメントモード（Ｅモード）装置であることが望ましく、且つ幾つかの回路適用例に対しては、デプリションモード装置が許容可能である。更に、エンハンスメントモード装置が使用される適用例においては、ソース対ドレインのリークを低いレベルに確保するためにオフ状態においてソースからドレインへの高い障壁を具備する装置を使用することが望ましい。
【００１７】
Ｇａ極性物質で製造される標準のIII・ＮＨＥＭＴは、典型的に、通常オンであり、従って、０ゲート電圧で電流を導通させる。０より大きなスレッシュホールド電圧を具備する標準のIII・Ｎ装置を作ることが可能であるが、オフ状態においてソースからドレインへの高い障壁を同時的に確保することが困難な場合がある。従って、高電圧適用例において使用される幾つかの従来の装置は、オフ状態において大きな量のソースからドレインへのリークを示すものである。ここで説明するパワーコンバータなどの高パワー適用例のための一層適切なエンハンスメントモードIII・Ｎ装置は、２００７年９月１７日付けで出願した米国特許出願番号１１／８５６，６８７号に記載されているもののようなＮ極性物質で製造される構成、又は２００８年４月２３日付けで出願した米国特許出願番号１２／１０８，４４９号に記載されているＧ面構成のものであり、尚、これら２件の特許出願を全ての目的のために引用により本書に取り込む。
【００１８】
図４におけるスイッチは、２個のディスクリートなIII・ＮＨＥＭＴを使用して実現することが可能であり、その場合に、これら２個のＨＥＭＴのソースは外部的に接続される。代替的に、スイッチを構成するＨＥＭＴは、図５に例示した如くに、単一のチップ上に集積化させることが可能である。図５ａを参照すると、図４におけるスイッチの概略断面図が、III・ＮＨＥＭＴ技術を使用して該スイッチがどのように実現されるかのＥモードＮ極性実施例を例示している。この実施例において、Ｎ極性エンハンスメントモードＨＥＭＴ構成を使用して、ＨＥＭＴがオフ状態にある場合に高いソース対ドレインの障壁を達成しているが、一般的に、エンハンスメントモード又はデプリションモードのIII・ＮＨＥＭＴとなる任意の構成を使用することが可能である。ＥモードＨＥＭＴが基板２５上に形成されており、ＧａＮバッファ２４が基板２５上に設けられている。ＧａＮバッファ２４上の２つの層が、電流を導通させることが可能な二次元電子ガス（２ＤＥＧ）を形成しており、ＡｌｘＧａ１−ｘＮの層２３とＧａＮの層２２とである。該２ＤＥＧは、ＧａＮ２２とＡｌｘＧａ１−ｘＮ２３の間の界面近くでＧａＮ層２２内に形成されている。ソース２７及びドレイン２８のオーミックコンタクトが該２ＤＥＧに対して作られている。該ＨＥＭＴは、互いに鏡像として形成されており、従って、ソースは互いに隣接しているか又は単一のコンポーネントとして形成されている。ＧａＮ２２のチャンネル層は凹所を包含しており、その中にＡｌｚＧａ１−ｚＮのＰ型キャップ２１が位置されている。ゲート電極２６がＰ型キャップ２１上に形成されている。
【００１９】
図５ｂは図４におけるスイッチの断面図を示しており、いかにして該双方向スイッチがIII族極性ＥモードIII・ＮＨＥＭＴ技術を使用して実現されるかを例示している。該ＨＥＭＴ装置は基板２５上に形成されており、ＧａＮチャンネル層９４が基板２５の上にあり且つＡｌｙＧａ１−ｙＮ層９８がＧａＮチャンネル層９４の上にある。ＨＥＭＴアクセス領域は、又、ＡｌｙＧａ１−ｙＮ層９８の上のＧａＮ層９５及びＧａＮ層９５の上のＡｌｍＧａ１−ｍＮ層１００を包含している。ゲート領域において、ゲート電極２６は層９５と層１００との間においてＡｌｙＧａ１−ｙＮ層９８の直ぐ上に存在している。図示した如く、ゲート絶縁体９６が、オプションとして、ゲート電極２６をIII・Ｎ層９８，９５及び１００から分離させることが可能である。
【００２０】
図５ｂに示したＨＥＭＴにおいては、印加ゲート電圧が存在しない場合に点線で示した２ＤＥＧ領域が層９５及び９４内のアクセス領域内に存在するがゲート２６の下側には存在しないように層９８及び１００のＡｌ組成を調節する。ゲート電極２６のいずれかがソースに対して高へバイアスされる場合に、導通する２ＤＥＧチャンネルが、層９４及び９８の間の界面に隣接して層９４内のゲートの下側に形成される。更に、ゲート２６上の正の制御電圧からの電荷の蓄積の結果、絶縁体９６の側壁に隣接して層９５内に垂直の導通する領域が形成される。更に、該障壁を介してのトンネリング又は該障壁にわたってのエミッション又はその両方のメカニズムを介して層９８を介して経路が形成される。この経路は、層９５内の２ＤＥＧチャンネルアクセス領域を層９４内の導通している２ＤＥＧチャンネルへ接続させ、ソース２７からドレイン２８への導通経路を完成する。従って、ＨＥＭＴ装置がオンである場合、ソース２７からドレイン２８への導通チャンネルは、ゲート下側の層９４内における２ＤＥＧチャンネルと、層９５及び９８における垂直の導通領域によって接続されている層９４及び９５内における２ＤＥＧチャンネルアクセス領域とを包含している。
【００２１】
例として、図５ｂに示した本発明の実施例は、層９８，９５，１００に対して以下のパラメータで達成することが可能であり、即ち、層９８は３ｎｍ厚さのＡｌｙＧａ１−ｙＮ層でｙ＝０．２３であり、層９５は３ｎｍ厚さのＧａＮ層であり、且つ層１００は１５ｎｍ厚さのＡｌｍＧａ１−ｍＮ層でｍ＝０．２３である。この例においては、２ＤＥＧ領域は点線で示した層９５及び９４内のアクセス領域内に存在することが予定され、且つ層９４内の２ＤＥＧシート電荷密度は層９５内のものの約２倍である。
【００２２】
代替的に、図５ｂにおけるスイッチを構成するＨＥＭＴは、層９４内のアクセス領域内に顕著な２ＤＥＧが存在しないようにデザインすることが可能である。例えば、このことは、層９８におけるＡｌ組成ｙを減少させることによって達成することが可能である。ここに示したＨＥＭＴ構成の詳細な動作原理は２００８年４月２３日付けで出願した米国特許出願番号１２／１０８，４４９号において記載されている。
【００２３】
図６を参照すると、幾つかの実施例においては、双方向スイッチは直列接続されているが共通のドレインを共用する２個のIII・ＮＨＥＭＴを包含している。各ＨＥＭＴのゲート上の信号はその装置のソースに関連して印加される。ノード８１、即ちＨＥＭＴ装置８３のソース、における電圧がノード８２、即ちＨＥＭＴ装置８４のソース、における電圧よりも一層高い場合には、装置８４のみがターンオフさせることが可能である。従って、装置８４のゲートが低へバイアスされると、又は両方のＨＥＭＴのゲートが低へバイアスされると、該電圧の殆ど全てが装置８４によってブロックされ、且つ該スイッチはオフ状態にある。装置８４のゲートが高へバイアスされると、両方の装置が電流が通過することを許容し、且つ該スイッチはオン状態にある。該スイッチがオン状態にある場合に装置８３のゲートを高へバイアスさせることは、その装置を横断しての電圧降下を減少させる。再度、ノード８２における電圧がノード８１における電圧よりも一層高いように該スイッチを横断しての電圧の極性が逆にされる場合にはその状態は逆にされる。該スイッチを横断しての電圧の極性が逆にされると、装置８３のみがターンオフさせることが可能である。従って、該スイッチがオフ状態（装置８３のゲートが低へバイアスされている）にある場合には、該電圧の殆ど全てが装置８３によってブロックされ、且つ該スイッチがオン状態にある場合には、電流は両方の装置を介して通過する。適宜のゲート駆動回路が所要の制御信号を供給する。
【００２４】
図７を参照すると、断面図がＥモードＮ極性III・ＮＨＥＭＴの図６の実施例を例示している。再度、Ｎ極性エンハンスメントモードＨＥＭＴを使用してオフ状態における高いソース対ドレイン障壁を達成しているが、一般的に、エンハンスメントモード又はデプリションモードIII・ＮＨＥＭＴとなる任意の構成を使用することが可能である。例えば、図５ｂに示したIII族極性Ｅモード装置を図６における回路図によって例示される形態に配置させることも可能である。該装置は基板２５上に形成されており、ＧａＮバッファ２４が基板２５の上に存在している。ＧａＮバッファ２４上の２個の層が２ＤＥＧを形成しており、それを介して電流を導通させることが可能であり、それらはＡｌｘＧａ１−ｘＮ２３の層とＧａＮ２２のチャンネル層とである。該２ＤＥＧはＧａＮ２２とＡｌｘＧａ１−ｘＮ２３との間の界面近くでＧａＮ層２２内に形成される。ソース２７及びドレイン２８のオーミックコンタクトが該２ＤＥＧに対して作られており、それらの装置は互いに鏡像として形成されており、従ってドレイン２８は互いに隣接しているか又は単一のコンポーネントとして形成されている。ＧａＮ２２のチャンネル層は凹所を包含しており、その中にＡｌｚＧａ１−ｚＮのＰ型キャップ２１が位置決めされている。ゲート電極２６がＰ型キャップ２１の上に形成されている。
【００２５】
例えば図２に示したマトリックスコンバータ等の双方向スイッチが使用される幾つかの適用例においては、２個又はそれ以上のスイッチが、それらの夫々のＡＣ電源から誘導性モータコイルへ接続されている共通ノードへリードしている。この状態の詳細な線図は図８ａに示されており、そこでは、双方向スイッチの全てが前の実施例において説明したIII・ＮエンハンスメントモードＨＥＭＴの結合から構成されている。図８ａに示した例においては、モータ電流１１０がスイッチ１１１からコイル１１４内に流れ込み且つコイル１１４の反対側にあるスイッチ１１３を介して流れ出る。スイッチ１１１を構成している両方の装置１２７，１２８のゲートは、スイッチ１１３の両方の装置のゲートと同じく、高へバイアスされ、従って両方のスイッチ１１１及び１１３はオンである。従って、ノード１１８における電圧はノード１１６の電圧とほぼ同じであり、且つノード１１９における電圧はノード１１７の電圧とほぼ同じである。スイッチ１１２の両方の装置１２５，１２６のゲートはスイッチ１１２がオフであるように低へバイアスされて、スイッチ１１２を介して電流が流れることを阻止し、又は均等的に、ノード１１５及び１１８における電圧の結合を阻止する。
【００２６】
回路動作期間中、ノード１１５における電圧へ結合されると同時にノード１１６における電圧から離脱される、即ちノード１１８における電圧がノード１１６におけるものとほぼ等しい値からノード１１５におけるものにほぼ等しい値へスイッチされる、ようにノード１１８における電圧をスイッチさせることが必要な場合がある。ノード１１５，１１６，１１７における電圧は全て図８ｂに示した如くに時間と共に変化する。図８ｂにおいて、水平軸は時間に対応しており、垂直軸は電圧に対応しており、且つ三つの線１２１，１２２２，１２３は夫々ノード１１５，１１６，１１７における電圧を表している。ノード１１８における電圧を適切にスイッチさせるために必要な装置１２５−１２８のゲートに対するスイッチングシーケンスはスイッチング時におけるノード１１５−１１７における相対的な電圧に依存する。
【００２７】
図８ｂにおける垂直線１３０で示されている時間において開始するスイッチングシーケンスを図８ｃに例示してある。線１３０によって表される時間において、ノード１１５における電圧（２００Ｖ）はノード１１６における電圧（８４Ｖ）よりも一層大きく、且つこれらの両方のノードにおける電圧はノード１１７における電圧（−３３３Ｖ）よりも一層大きい。図８ｃに例示されているスイッチングシーケンスは以下の通りである。最初に（ステップ１）、ゲート１２７が低へスイッチされる。このことは装置１２７を横断して小さな電圧降下を発生し、従ってノード１１８における電圧は図８ｃの底部の曲線Ｖ１１８によって表されるように僅かに降下する。二番目に（ステップ２）、ゲート１２６が高へスイッチされ、そのことはスイッチ１１２をターンオンさせると共に１１１をターンオフさせ且つ電流１１０をスイッチ１１２を介して流させるがスイッチ１１１を介しては流させない。図８ｃの底部の曲線Ｖ１１８に表されているように、ノード１１８における電圧は今やノード１１５における電圧よりも僅かに一層低い。何故ならば、装置１２５は未だに低にバイアスされており、従ってそれを横断して小さな電圧降下を有しているからである。三番目に（ステップ３）、ゲート１２８が低へスイッチされてスイッチ１１１がオフのままであることを確保する。最後に（ステップ４）、ゲート１２５が高へスイッチされ、それによりスイッチ１１２がオンのままであることを確保する。
【００２８】
図９を参照すると、ドレインコンタクトの無いスイッチの断面が示されている。ここでの主要な構成は図５ｂにおける装置のものと類似している。更に、この装置は、ゲートの両方の上にフィールドプレート９９／９９´を有しており、それは、スイッチがオフ状態にある場合に十分な電圧をブロックするために必要な場合がある。該フィールドプレートは、図示されているように、反対側のゲートへ向かって延在することが必要であるに過ぎない。図６に模式的に例示した双方向スイッチにおいて、２個のトランジスタによって共用される共通のドレインはフローティングのままとされ、即ち共通のドレインとその他のノードとの間には電圧信号が印加されることは無い。従って、図７におけるドレイン２８のような金属ドレインパッドを包含することは無関係なことである。従って、該共通のドレイン領域はコンタクトパッド無しでデザインすることが可能である。このデザインは、スイッチを横断しての極性に依存してソース及びドレインとして作用するコンタクト２７／２７´及びゲート電極２６／２６´を含むコンパクトな構成となる。しかしながら、スイッチがそれが使用される適用例に対しての所要の電圧をブロックすることが可能であることを確保するために、これら２個のフィールドプレートの間の分離（図９におけるＬｄｒ）、即ち高フィールドドリフト領域の長さ、は小さ過ぎるものとすることはできない。この距離はＬｄｒ≧（Ｖbias＋Ｖhigh-low）／Ｅeffの式で特定され、尚、Ｖbiasは動作期間中の該２個のソース端子間の（即ち、全スイッチを横断しての）最大電圧差であり、Ｖhigh-lowはゲートへ印加される高及び低電圧信号の間の差であり、且つＥeffはドリフト領域における物質内の実効クリチカルフィールド（臨界場）である。Ｅeffの正確な値は、フィールドプレートの特定のデザイン及び該装置のその他の特徴等の要因及びIII・Ｎ物質及びゲート絶縁体物質の品質に依存する。III・Ｎ技術に対してのＥeffに対する典型的な値は約６０Ｖ／ミクロン、約１００Ｖ／ミクロン、又は約２００Ｖ／ミクロンである。Ｌｄｒに対する式において、（Ｖbias＋Ｖhigh-low）は、スイッチがオフ状態にある間に該回路の動作期間中に発生される場合がある各スイッチの２個のゲートの間の最大電圧差である。Ｌｄｒを増加させることはスイッチのオン抵抗を増加させ、従って、Ｌｄｒは大きすぎるものとさせることはできない。高フィールドドリフト領域の最大長は約２×Ｌｄｒ，ｍｉｎであり、尚、Ｌｄｒ，ｍｉｎ＝（Ｖbias＋Ｖhigh-low）／Ｅeffは上に特定したＬｄｒに対する最小長さである。
【００２９】
高フィールドドリフト領域の長さＬｄｒは、特定の回路適用例に対する所要のブロッキング電圧Ｖbiasに依存する。この所要のブロッキング電圧が大きければ大きいほど、ドリフト領域は一層長いものであることが必要である。１２００Ｖ装置に対する典型的なドリフト領域長さは約２０ミクロンである。幾つかの実施例において、高信号Ｖhighは両方のゲートに対して同じであり且つ低信号Ｖlowは両方のゲートに対して同じであるように該スイッチはデザインされる。
【００３０】
図８に示したスイッチングサイクルにおいて、ゲート１２７及び１２８の間の電圧差は、ノード１１５と１１６との間の電圧差がＶbiasに等しい場合にスイッチングが正しく発生すると、ステップ２及び３の間の時間期間中、Ｖbias＋Ｖhigh-lowである。この時間期間中、ノード１１８における電圧Ｖ１１８はノード１１５における電圧Ｖ１１５とほぼ同じであり、従って、Ｖ１１８−Ｖ１１６＝Ｖ１１５−Ｖ１１６＝Ｖbias且つ（Ｖ１２８−Ｖ１１８）−（Ｖ１２７−Ｖ１１６）＝Ｖhigh-lowである。（Ｖ１２８−Ｖ１２７）について解くと、Ｖ１２８−Ｖ１２７＝Ｖhigh-low＋（Ｖ１１８−Ｖ１１６）＝（Ｖbias＋Ｖhigh-low）が得られる。ＥモードＨＥＭＴなどの標準の単方向Ｅモード電界効果トランジスタ（ＦＥＴ）においては、高フィールドドリフト領域を横断しての最大電圧はＶbiasを越えることは無い。Ｖbiasは典型的に高電圧適用例においてはＶhigh-lowよりも一層大きいものであるが、低電圧適用例においては、これら二つの値は一層近いものである場合がある。例えば、Ｖhigh-lowはＶbiasの値の約１０％又は約２０％である場合がある。実施例においては、図１０に示されているように、点線矩形内に包含されているスイッチの領域を含むフットプリント即ち占有面積は他の２−トランジスタスよりも一層小さく且つ５０％未満、２５％未満、又は１５％未満一層大きいなどのように、単一トランジスタよりも幾分一層大きいものであるに過ぎない。更に、共用されるブロッキング領域の長さは一層小さいので、該装置がオンである場合に、この実施例は他の実施例の損失の約半分を示す。
【００３１】
図１０を参照すると、ここで記載する装置の平面図が示されている。図１０ａ及び１０ｂを参照すると、図５及び７に示されている実施例の平面図は、夫々、各々が１個のゲートパッドへ接続されている２個のゲートフィンガーを示しており、各ゲートフィンガーはソースとドレインとの間にある。図９に対応する図１０ｃは、各々が１個のソースへ隣接している２個のゲートフィンガーを示している。２個のゲートフィンガーの間にはドレイン領域がある。別個のドレインコンタクトは必要ではない。
【００３２】
図６，７，９に例示されているデザインはエンハンスメントモード又はデプリションモードIII・ＮＨＥＭＴを使用して実現することが可能であるが、装置の偶発的なターンオンを防止するためにはエンハンスメントモード装置が好適である。しかしながら、Ｅモード装置は、特に高電圧適用例に対して、Ｄモード装置よりもIII・Ｎ技術を使用して達成することは一層困難である。図１１はオフ状態ブロッキングがIII・ＮＤモード装置によって実施される双方向スイッチを示しているが、該スイッチは図７のＥモード実現例のものと同様に機能し、即ち、該スイッチは、０Ｖ制御電圧が印加された場合にオフであり、且つ十分に正の制御電圧が印加された場合にオンである。
【００３３】
図１１ａに示した回路概略図に示されているように、そのデザインは、図６における装置のと同じ形態で接続されている、即ち共通のドレインと直列である、III・ＮＨＥＭＴなどの２個の高電圧Ｄモード装置１４０及び１４１と、ＳｉＦＥＴ又は低電圧III・ＮＨＥＭＴなどの付加的な２個の低電圧Ｅモード装置１４２及び１４３と、を包含している。該Ｄモード装置は、各々、該スイッチを横断しての最大電圧降下をブロッキングすることが可能であり、それは、高電圧適用例の場合には、６００Ｖ又は１２００Ｖ又は適用例によって必要とされるその他の適宜のブロッキング電圧となる場合がある。III・ＮＨＥＭＴに対するＤモード装置スレッシュホールド電圧は、典型的に、約−５乃至−１０Ｖ（Ｄモード＝負のＶｔｈ）である。Ｅモード装置は少なくとも｜Ｖｔｈ｜をブロックし、尚、｜Ｖｔｈ｜はＤモード装置のスレッシュホールド電圧の大きさである（幾つかの実施例においては、Ｅモード装置は約２×｜Ｖｔｈ｜をブロックする）。典型的な場合においては、Ｄモード装置は１２００Ｖをブロックすることが可能であり且つ約―５Ｖのスレッシュホールド電圧を持っており、Ｅモード装置は、少なくとも１０Ｖなどの、少なくとも５Ｖをブロックする。該２個のＤモード装置は共通のドレインを共用し且つ、図１１ｂに概略的に示されるように、ＤモードIII・ＮＨＥＭＴの場合を除いて、図７及び９における構成と類似してデザインすることが可能である。
【００３４】
代替的に、該２個のＤモード装置は、図１１ｃに示されているように、金属ドレインパッドの無いドレイン領域を共用することが可能である。図１１ｃに示されているスイッチの場合、該２個のＤモード装置の各々のゲート２６は対応するＥモード装置のソースと電気的に接触しているので、該スイッチの動作期間中における該２個のゲートの間の最大電圧差はＶbiasであり、尚、Ｖbiasはノード１４５と１４６との間（即ち、スイッチ全体を横断しての）最大電圧差である。高フィールドドリフト領域の長さはあまり小さいものとすることは出来ず且つＬｄｒ≧Ｖbias／Ｅeffの式によって特定され、尚Ｅeffは前述した如くに定義される。
【００３５】
Ｅモード装置１４２及び１４３は、夫々、装置１４０及び１４１のスレッシュホールド電圧の大きさよりも一層大きな電圧をブロッキングすることが可能であり、例えば、これらの装置のスレッシュホールド電圧の約２倍の電圧である。高電圧ＤモードIII・Ｎ装置に対する典型的なスレッシュホールド電圧は約−５乃至−１０Ｖであるので、装置１４２及び１４３は約１０−２０Ｖをブロックすることが可能である。図示した如く、装置１４０及び１４１のゲートは、夫々、装置１４２及び１４３のソースへ接続されている。ノード１４５及び１４６は該スイッチの入力／出力である。制御電圧は、夫々、装置１４２及び１４３のソースとゲートとの間の端子１４８及び１４９に印加される。ＳｉＦＥＴが装置１４２及び１４３に対して使用される場合、ショットキーダイオードなどの低損失ダイオードなどのダイオード１５１及び１５２は、オプションとして、ＳｉＦＥＴ内に内在している寄生逆ダイオードのターンオンを防止することによってスイッチング損失を減少させるために、図示されているように、装置１４２及び１４３に対してアンチパラレルに接続させることが可能である。低電圧III・ＮＥモードＨＥＭＴが装置１４２及び１４３に対して使用される場合には、これらの装置におけるスイッチング損失は小さい傾向があるので、ダイオード１５１及び１５２は不必要な場合がある。更に、低電圧III・ＮＥモードＨＥＭＴが装置１４２及び１４３に対して使用される場合には、高温度性能が改善される場合がある。ダイオード１５１及び１５２は装置１４２及び１４３に類似した電圧ブロッキング能力を有しており、即ち、ダイオード１５１及び１５２が逆バイアスされると、ダイオード１５１及び１５２は、理想的にはこれらの装置のスレッシュホールド電圧の約２倍であるが、夫々、装置１４０及び１４１のスレッシュホールド電圧よりも一層大きな電圧をブロッキングすることが可能である。
【００３６】
該スイッチは以下の如くに動作する。ノード１４６がノード１４５よりも一層高い電圧にある場合には、装置１４０のみが該スイッチを横断しての電圧をブロッキングすることが可能であるに過ぎない。この場合には、０Ｖが装置１４２のソースとゲートとの間に印加されると、ノード１５４における電圧は該装置のスレッシュホールド電圧Ｖth140よりも一層大きく、尚、Ｖth140＜０である。従って、装置１４０のゲート・ソース電圧はＶth140よりも小さく（一層負である）、従って両方の装置１４２及び１４０はオフである。装置１４２は−Ｖth140よりも僅かに大きな電圧をブロックし、且つ装置１４０は該スイッチを横断しての電圧の残部をブロックする。装置１４２のスレッシュホールド電圧よりも一層大きな正の制御電圧が装置１４２のソースとゲートとの間に印加されると、ノード１５４における電圧はノード１４５における電圧とほぼ同じであり、従って、装置１４０のゲート上の電圧とほぼ同じである。この場合には、両方の装置１４２及び１４０がオンであり、且つ電流が該スイッチを介して流れる。ノード１４５がノード１４６よりも一層高い電圧にある場合には、装置１４１のみが該スイッチを横断しての電圧をブロッキングすることが可能であるに過ぎず、且つ装置１４１及び１４３は、夫々、装置１４０及び１４２に対して上述したのと同一の機能を行う。
【００３７】
幾つかの実施例においては、図２に示したもののようなマトリックスコンバータが形成され、９個の双方向スイッチの各々が図４−１１に記載したようにIII・Ｎベーススイッチ、即ちIII・Ｎを基礎としたスイッチ、である。このことは、以下の利点の内の一つ又はそれ以上を与えることが可能である。ＤＣ及びスイッチング損失の両方を包含する損失を減少させることが可能である。該回路は非常にコンパクトなレイアウトを有することが可能である。マトリックスコンバータは、従来の装置で構成されるものよりもより少ない数のコンポーネントを有することが可能である。例えば、９スイッチマトリックスコンバータは、９コンポーネントソリューション（逆ブロッキングＩＧＢＴ又は標準ＩＧＢＴの場合におけるように、夫々、１８又は３６コンポーネントソリューションと比較して）に対してスイッチあたり単に１個のディスクリート部品を有するに過ぎない。ゲート駆動回路は、減少した電流及び電圧条件を有することが可能である。このことは、集積化したオンチップゲート駆動を可能とさせ、又ゲート駆動デザインを一層簡単なものとさせることを可能とさせる。マトリックスコンバータは、一層高い周波数でデザインすることが可能であり、従ってラインフィルタ（Ｌ−Ｃコンポーネント）の寸法を減少させる。例えば、マトリックスコンバータは２０ｋＨｚを越えて、又は４０ｋＨｚを越えて動作することが可能である。
【００３８】
III・ＮベースＨＥＭＴは、又、従来のＳｉＩＧＢＴと比較して多数のその他の利点を与えるものである。ＤＣ損失及び低スイッチング損失に対するパワー装置の性能指数は（ＶＢＲ２）／Ｒｏｎであり、尚、ＶＢＲは装置ブレークダウン電圧であり且つＲｏｎはオン抵抗である。ＧａＮＨＥＭＴにおける２ＤＥＧの大きなシート電荷密度及び高移動度と結合されて、ＧａＮのワイドバンドギャップは、非常に高いブレークダウン電圧及び低オン抵抗、従って低ＤＣパワー損失を具備する装置を発生させる。ＧａＮＨＥＭＴの一層低い入力容量、一層高いカットオフ周波数、及び一層早いライズタイム及びフォールタイムは、非常に低いスイッチング損失とさせる。ＧａＮＨＥＭＴスイッチング損失は、ＳｉＩＧＢＴのものよりもかなり低いものである。例えば、１２ｋＨｚにおける１キロＶ装置の場合、ＩＧＢＴのスイッチング損失は典型的に１０ワットを超えるものであるが、一方、ＧａＮＨＥＭＴの場合には、スイッチング損失は２ワット未満である。ＩＧＢＴスイッチング損失と比較して、ＧａＮＨＥＭＴスイッチング損失は、周波数が増加するに従い、更に改善する。このことは、マトリックスコンバータがＩＧＢＴベースデザインで可能なものよりも一層高い周波数において動作することを可能とさせる。ＧａＮＨＥＭＴ技術が使用される場合にパワー回路が有する一層低い全体的なパワー損失のために、該回路は一層小型のヒートシンク及び／又は一層簡単なパッケージングを使用することが可能な場合があり、従って寸法及びコストを減少させる。従来不可能であったコンパクトなマトリックスコンバータとさせることが可能である。
【００３９】
更に、ここに記載するIII・ＮベースＨＥＭＴはプレーナー型であり、非常に簡単なレイアウトを可能とさせる。III・ＮベースＨＥＭＴは、高いトランスコンダクタンスを有しており、減少されたゲート駆動電圧条件とさせる。ＩＧＢＴに対するゲート電圧は、０−１５Ｖでスイングし、一方、ここに記載したIII・Ｎ技術の場合には、スイングは０−７Ｖ又はそれ以下であることが必要であるに過ぎない。従って、ＧａＮＨＥＭＴは従来のＩＧＢＴのゲート電圧スイングの５０％未満を必要としている。その結果、１０−２５Ｖ動作範囲を具備する一層高価なＢｉＣＯＭＳ又はバイポーラ駆動回路の代わりに、標準のＣＭＯＳ駆動回路を直接的に使用することが可能な場合がある。ＧａＮＨＥＭＴのチャンネルにおける大きなシート電荷密度及びキャリアの高い移動度は、高い電流密度及び小さなゲート容量即ち入力容量を可能とさせる。このことは、一層小型の回路デザインとし、且つ著しく減少されたゲート駆動電流条件とすることを可能とさせる。III・Ｎスイッチ実現例はダイオードを有しておらず、又より正確には、少数キャリア接合が存在しておらず、従って、逆阻止ＩＧＢＴのＰＮ接合又はダイオードの逆回復に起因するスイッチング損失は除去されている。
【００４０】
図１２を参照すると、ゲート駆動回路の概略図が単一の装置に対して例示されている。この装置に対する平均性能値を従来のＩＧＢＴに対する値の範囲と比較している。２０ＡＨＥＭＴに対するゲート電圧スイングは０と７Ｖ未満の間である。従来の２０ＡＩＧＢＴの場合、スイングは０−１５Ｖである。与えられた周波数及びデューティサイクルにおけるゲート駆動電流ＩＧＧは、入力容量の増加と共に増加している。２０ＡＨＥＭＴに対する入力容量は１５−３０ｐＦ／Ａであり、一方、ＩＧＢＴの場合には、９５ｐＦ／Ａであり、そのことは、ＧａＮの場合に３−６倍低い入力容量であることを示している。２０ＡＨＥＭＴに対して必要とされるゲート駆動電流（ＩＧＧ）平均／ピークは５０−１００μＡ／２１０−４２０ｍＡ未満であり、一方、ＩＧＢＴの場合には、２．５ｍＡ／３Ａである。従って、ゲート駆動電流条件は、従来のＩＧＢＴからなるものと比較してＧａＮＨＥＭＴからなる回路の場合には約１０倍一層小さいものである。
【００４１】
前述した如く、ゲート駆動回路は、該回路に対する自己保護回路を包含することが可能であり、パワースイッチ装置と集積化させることが可能である。この駆動回路を、Ｅ−Ｄ装置がＧａＮベース、即ちＧａＮを基礎としている場合に、エンハンスメントーデプリション（Ｅ−Ｄ）型の論理に基づいて実現することも可能である。Ｅモード装置構成は、使用されているＥモードパワー装置と同様のものとすることが可能であり、且つＤモード（通常オン）は、単に、通常オフの構成を製造するステップを取らないことによって実現することが可能である。例えば、図５ａを参照すると、このことは、ＧａＮ層２２における凹所を有するものではなく且つＰ型層２１を包含するものではないものとする程度の単純なものとすることが可能である。その他の同様の議論がＥモード装置を実現するために提案されている種々の異なる構成に対して適用される。
【００４２】
本発明の多数の実施例について説明した。しかしながら、本発明の精神及び範囲を逸脱すること無しに種々の修正を行うことが可能であることが理解される。従って、その他の実施例は特許請求の範囲内のものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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