(57)【特許請求の範囲】
【請求項１】
第１電極と、
前記第１電極上に設けられた抵抗変化部と、
前記抵抗変化部上に設けられた第２電極と
を具備し、
前記抵抗変化部は、
前記第１電極上に設けられ、印加する電圧により抵抗が変化する抵抗変化層と、
前記抵抗変化層上に設けられ、フィラメントを形成する安定層と
を備え、
前記安定層は、酸化タンタルであり、
前記抵抗変化層は、酸化チタンであり、
前記抵抗変化層の膜厚は１ｎｍ未満である
抵抗変化型不揮発性記憶装置。
【請求項２】
第１電極と、
前記第１電極上に設けられた抵抗変化部と、
前記抵抗変化部上に設けられた第２電極と
を具備し、
前記抵抗変化部は、
前記第１電極上に設けられ、印加する電圧により抵抗が変化する抵抗変化層と、
前記抵抗変化層上に設けられ、フィラメントを形成する安定層と
を備え、
前記安定層は酸化タンタルであり、
前記抵抗変化層は、酸化ジルコニウムであり、
前記抵抗変化層の膜厚は２ｎｍ未満である
抵抗変化型不揮発性記憶装置。
【請求項３】
第１電極と、
前記第１電極上に設けられた抵抗変化部と、
前記抵抗変化部上に設けられた第２電極と
を具備し、
前記抵抗変化部は、
前記第１電極上に設けられ、印加する電圧により抵抗が変化する抵抗変化層と、
前記抵抗変化層上に設けられ、フィラメントを形成する安定層と
を備え、
前記抵抗変化層と前記安定層は異なる金属酸化物であり、
前記抵抗変化層の酸化物生成エネルギーは、前記安定層の酸化物生成エネルギーよりも高く、
前記抵抗変化層の膜厚は、前記抵抗変化部のオフ状態で形成されるトンネルバリアの幅と同じである
抵抗変化型不揮発性記憶装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の抵抗変化型不揮発性記憶装置において、
前記抵抗変化型不揮発性記憶装置は、前記オフ状態の抵抗は、１ｋΩ以上、１０ＭΩ以下である
抵抗変化型不揮発性記憶装置。
【請求項５】
複数のメモリセルを備えるメモリ部と、
前記メモリ部を利用して情報処理を実行するロジック部と
を具備し、
前記複数のメモリセルの各々は、請求項１乃至４のいずれか一項に記載された抵抗変化型不揮発性記憶装置を備える
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
スイッチブロックを備えるＦＰＧＡ部を更に具備し、
前記スイッチブロックは、複数のスイッチを含み、
前記複数のスイッチの各々は、
第３電極と、
前記第３電極上に設けられ、印加する電圧により抵抗が変化する第２抵抗変化層と、
前記第２抵抗変化層上に設けられ、フィラメントを形成する第２安定層と、
前記第２安定層上に設けられた第４電極と
を備え、
前記第２抵抗変化層の膜厚は、前記複数のメモリセルの各々の抵抗変化層の膜厚よりも厚い
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリの分野においては、フラッシュメモリ、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＦｅＲＡＭ）、磁気メモリ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＭＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ）等の研究が盛んである。しかし、最近、これらの従来の不揮発性メモリと異なる不揮発性メモリとして、抵抗変化型メモリ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ＲｅＲＡＭ）が提案されている。例えば、非特許文献１の抵抗変化型メモリは、メモリセルにおける抵抗変化素子の抵抗変化層の抵抗を電圧パルスの印加で設定することにより情報を書き込むことができる。加えて、抵抗を非破壊で測定することにより情報を読み出すことができる。この抵抗変化型メモリは、メモリセルの面積が小さく、多値化が可能である。そのため、既存の不揮発性メモリをしのぐ可能性を有している。非特許文献１では、抵抗変化層としてＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）及びＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）が用いられている。
【０００３】
また、抵抗変化型メモリについては、他の提案もなされている。例えば、非特許文献２や非特許文献３では、抵抗変化型メモリの抵抗変化素子として、二層の抵抗変化層を上部電極と下部電極とで挟んだ積層構造を提案している。図１Ａ及び図１Ｂは、その非特許文献２及び非特許文献３の抵抗変化型メモリの主要部構成を示す断面図である。図１Ａは、その抵抗変化型メモリ１５０における１つのメモリセルを示している。そのメモリセルは、制御用トランジスタ１０２と抵抗変化素子１０１とを備えている（１Ｔ１Ｒ型）。図１Ｂは、その抵抗変化素子１０１を示している。その抵抗変化素子１０１は、第１抵抗変化層１１２としてのＴａ２Ｏ５層と第２抵抗変化層１１３としてのＴｉＯ２層とを上部電極１１１と下部電極１１４とで挟んだ積層構造を有している。第１抵抗変化層１１２（Ｔａ２Ｏ５層）と第２抵抗変化層１１３（ＴｉＯ２層）の膜厚は、例えば、それぞれ１０ｎｍと３ｎｍである。
【０００４】
メモリセルの制御用トランジスタ１０２は、半導体基板１４０の表面領域に形成されている。制御トランジスタ１０２は、ゲート絶縁膜１２３、ゲート１２２（ワード線）、ドレイン１２１、ソース１２４及びサイドウォール１２５を備えている。ドレイン１２１、ソース１２４上にそれぞれコンタクト１０４が接続されている。制御トランジスタ１０２及び各コンタクト１０４は第１層間絶縁膜１３１に覆われている。ドレイン１２１側のコンタクト１０４は、第１配線１０３に接続されている。抵抗変化素子１０１は、第１配線１０３に接続されている。抵抗変化素子１０１上に第１ビア１０９が接続されている。第１ビア１０９上に第２配線１０６（ビット線）が接続されている。一方、ソース１２４側のコンタクト１０４は、共通線１０８に接続されている。第１配線１０３、抵抗変化素子１０１、第１ビア１０９及び共通配線１０８は、第２層間絶縁膜１３２に覆われている。
【０００５】
次に、上述された、Ｔａ２Ｏ５層／ＴｉＯ２層（第１抵抗変化層１１２／第２抵抗変化層１１３）の積層構造を有する抵抗変化素子１０１のバイポーラ型のスイッチング方法について説明する。初期状態における、抵抗変化素子１０１の抵抗は１ＧΩ以上である。初めに、抵抗変化素子１０１へ高電圧を印加（Ｆｏｒｍｉｎｇ）することにより、積層構造を貫通する伝導パス（フィラメント）を形成する。これにより、抵抗変化素子１０１は、低抵抗化する（１０ｋΩ以下）。このフィラメント（伝導パス）はＴａ２Ｏ５層及びＴｉＯ２層中の酸素欠損が連なってできていると考えられ、オーミックな伝導機構を示す。次に、低抵抗状態（Ｏｎ状態）から高抵抗状態（Ｏｆｆ状態）へのスイッチングは、上部電極１１１に負電圧（Ｏｆｆ電圧）を印加すること（Ｏｆｆ動作）で起こる。それにより、抵抗変化素子１０１は、０．０１ＭΩ以上の高抵抗（ＲＨ：Ｏｆｆ抵抗）にされる。Ｏｆｆ抵抗状態ではＴｉＯ２層中にトンネルバリアが形成され、フィラメントを分断することで抵抗が上昇する。Ｔａ２Ｏ５層はフィラメントが一度生成された後は安定な状態を保つ。次に、高抵抗状態（Ｏｆｆ状態）から低抵抗状態（Ｏｎ状態）へのスイッチングは上部電極１１１に正の高電圧（Ｏｎ電圧）を印加すること（Ｏｎ動作）で起こる。それにより、抵抗変化素子１０１は、１０ｋΩ以下の低抵抗（ＲＬ：Ｏｎ抵抗）にされる。Ｏｎ動作条件及びＯｆｆ動作条件の目標値は、望ましくは±５Ｖ以下／１０μｓｅｃ以下である。更に、非特許文献３には、Ｏｆｆ動作後の抵抗はベリファイを行うことで、多値化が可能であると方向くされている。また、非特許文献４には、Ｏｆｆ抵抗はフィラメントを分断するようにＴｉＯ２層内に形成されたトンネルバリアの幅に依存すると報告されている。
【０００６】
関連する技術として、特開２００８−２１７５０号公報（特許文献１；対応米国出願：ＵＳ２００８０４８１６４（Ａ１））に抵抗変化素子が開示されている。この抵抗変化素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に積層された抵抗変化層および絶縁層とを含む。前記絶縁層の厚さが０．５ｎｍ以上５ｎｍ以下である。前記抵抗変化層は、前記第１の電極と前記第２の電極との間に電圧または電流を印加することによって、電気抵抗値が異なる複数の状態間で変化させることが可能な層である。前記抵抗変化層が遷移金属酸化物を主成分とする。
【０００７】
また、特開２００９−２１５２４号公報（特許文献２）に抵抗変化素子が開示されている。この抵抗変化素子は、基板と、前記基板上に配置された下部電極および上部電極と、前記下部電極と前記上部電極との間に配置された抵抗変化層と、を含む。この抵抗変化素子では、前記下部電極と前記上部電極との間の電気抵抗値が異なる２以上の状態が存在する。この抵抗変化素子は、前記下部電極と前記上部電極との間に駆動電圧または電流を印加することにより、前記２以上の状態から選ばれる１つの状態から他の状態へと変化する。前記抵抗変化層は、タンタルの酸化物または酸窒化物からなる膜を２以上含み、かつ前記膜の厚さが２ｎｍ以下である多層膜構造を有する。
【０００８】
また、特開２００９−１３５３７０号公報（特許文献３）に不揮発性記憶素子が開示されている。この不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在させ、前記第１電極および前記第２電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えている。前記抵抗変化層は、少なくともタンタルとは異なる遷移金属酸化物からなる第１の酸化物層とタンタル酸化物からなる第２の酸化物層とを含む積層構造からなる。前記第２の酸化物層が前記第１の酸化物層より厚く形成されている。
【０００９】
また、特開２００９−２１２３８０号公報（特許文献４）に抵抗変化型メモリが開示されている。この抵抗変化型メモリは、一対の電極間に挟まれた抵抗変化層を有する抵抗変化素子を含む。この抵抗変化型メモリでは、前記抵抗変化層は、多結晶酸化物膜と、前記多結晶酸化物膜よりも厚いアモルファス酸化物膜との積層を含む。
【００１０】
また、特開２０１０−２１３８１号公報（特許文献５）に不揮発性記憶素子が開示されている。この不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えている。この不揮発性記憶素子は、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて、前記第１電極と前記第２電極間の抵抗値が可逆的に変化する。前記抵抗変化層は、ＺｒＯｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する導電性の第１の酸素不足型のジルコニウム酸化物層と、ＺｒＯｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する導電性の第２の酸素不足型のジルコニウム酸化物層とが積層された積層構造を少なくとも有している。
【００１１】
また、特許４４６９０２３号公報（特許文献６；対応米国出願：ＵＳ２０１１００２１５４（Ａ１））に不揮発性記憶素子が開示されている。この不揮発性記憶素子は、第１電極と、第２電極と、前記第１電極と前記第２電極との間に介在され、両電極間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層とを備えている。この不揮発性記憶素子は、前記第１電極と前記第２電極間に与えられる極性の異なる電気的信号に基づいて、前記第１電極と前記第２電極間の抵抗値が可逆的に変化する。前記抵抗変化層は、ＨｆＯｘ（但し、０．９≦ｘ≦１．６）で表される組成を有する導電性の第２の酸素不足型のハフニウム酸化物層と、ＨｆＯｙ（但し、１．８＜ｙ＜２．０）で表される組成を有する導電性の第１の酸素不足型のハフニウム酸化物層とが積層された積層構造を有している。
【００１２】
また、ＷＯ２００８／０３８３６５号公報（特許文献７；対応米国特許：ＵＳ７７６４１６０（Ｂ２））に抵抗変化型素子が開示されている。この抵抗変化型素子は、第１電極と、第２電極と、前記第１電極および前記第２電極の間に位置し、内部での酸素イオンの移動によって酸素空孔よりなる低抵抗路が生じ得る酸素イオン移動層と、前記酸素イオン移動層に接して当該酸素イオン移動層および前記第１電極の間に位置する酸素イオン生成促進層と、を含む積層構造を有する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−２１７５０号公報
【特許文献２】特開２００９−２１５２４号公報
【特許文献３】特開２００９−１３５３７０号公報
【特許文献４】特開２００９−２１２３８０号公報
【特許文献５】特開２０１０−２１３８１号公報
【特許文献６】特許４４６９０２３号公報
【特許文献７】ＷＯ２００８／０３８３６５号公報
【非特許文献】
【００１４】
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ  ｅｔ  ａｌ．，“Ｎｏｖｅｌｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＲＡＭ）”，ＩＥＤＭ，論文番号７．５，ｐｐ．１９３−１９６，２００２．
【非特許文献２】Ｍ．Ｔｅｒａｉ  ｅｔ．  ａｌ．，“Ｅｆｆｅｃｔ  ｏｆ  ＲｅＲＡＭ−Ｓｔａｃｋ  Ａｓｙｍｍｅｔｒｙ  ｏｎ  Ｒｅａｄ  Ｄｉｓｔｕｒｂ  Ｉｍｍｕｎｉｔｙ”，ＩＲＰＳ  Ｔｅｃｈ．  Ｄｉｇ．，ｐ．１３４−１３８，２００９．
【非特許文献３】Ｍ．Ｔｅｒａｉ  ｅｔ．  ａｌ．，“Ｒｅｓｉｓｔａｎｃｅ  Ｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ  ｏｆ  Ｔａ２Ｏ５／ＴｉＯ２  Ｓｔａｃｋ  ＲｅＲＡＭ  ｆｏｒ  Ｌｏｗ−Ｖｏｌｔａｇｅ  ａｎｄ  Ｍｕｌｔｉｌｅｖｅｌ  Ｏｐｅｒａｔｉｏｎ”，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒ，Ｖｏｌ．３１，Ｉｓｓｕｅ．３，ｐｐ．２０４−２０６，２０１０．
【非特許文献４】Ｙ．Ｓａｋｏｔｓｕｂｏ  ｅｔ．  ａｌ．，“Ｐｈｙｓｉｃａｌ  Ｍｏｄｅｌ  ｆｏｒ  Ｒｅｓｅｔ  Ｓｔａｔｅ  ｏｆ  Ｔａ２Ｏ５／ＴｉＯ２−Ｓｔａｃｋｅｄ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ”，ＪＪＡＰ，Ｖｏｌ．４９，０４ＤＤ１９，２０１０．
【発明の概要】
【発明が解決しようとする課題】
【００１５】
発明者は、今回世界で初めて、実験により図１Ａ及び図１Ｂに示す抵抗変化型メモリの新たな問題点及びそのメカニズムを見出した。その詳細を以下に説明する。
【００１６】
まず、Ｏｆｆ状態からＯｎ状態へのスイッチングにおけるＯｆｆ抵抗とＯｎ動作速度との関係について説明する。
【００１７】
図２Ａ〜図２Ｃは、図１Ａに示す抵抗変化型メモリの構造を用いた場合の、Ｒｅｓｅｔ動作時、Ｏｎ動作時、及び他のＯｎ動作時のスイッチング電流の過渡応答を示すグラフである。ただし、その抵抗変化型メモリ（抵抗変化素子）の構造は、上部電極／第１抵抗変化層／第２抵抗変化層／下部電極＝Ｒｕ／ＴａＯ（１０ｎｍ）／ＴｉＯ（３ｎｍ）／Ｒｕである。
【００１８】
図２Ａは、Ｒｅｓｅｔ動作時（ＲＬ（２ｋΩ）→ＲＨ（１ＧΩ））のスイッチング電流の過渡応答を示している。左縦軸はＯｆｆ電流の値（μＡ）、右縦軸はＯｆｆ電圧パルスの値（Ｖ）、横軸は時間（ｎｓｅｃ．）をそれぞれ示している。この場合、−２．５Ｖ、２μｓｅｃのＯｆｆ電圧パルスを印加した。図に示すように、Ｓｅｔ状態の試料のスイッチング電流（Ｏｆｆ電流）は、Ｏｆｆ電圧パルスを印加（Ｔｉｍｅ＝０ｎｓｅｃ）した直後の約１００ｎｓｅｃ後にピーク値（−１５０μＡ程度）となり、３００ｎｓｅｃ未満経過してから高抵抗化により完全に流れなくなった（０μＡ）。つまり、高抵抗状態（ＲＨ）へのスイッチングは３００ｎｓｅｃ未満の比較的早い時間で完了することがわかった。
【００１９】
図２Ｂは、Ｏｎ動作時（ＲＨ（１ＧΩ）→ＲＬ（１．５ｋΩ））のスイッチング電流の過渡応答を示している。左縦軸はＯｎ電流の値（Ａ）、右縦軸はＯｎ電圧パルスの値（Ｖ）、横軸は時間（μｓｅｃ．）をそれぞれ示している。この場合、＋５Ｖ、２５０μｓｅｃのＯｎ電圧パルスを印加した。図に示すように、１ＧΩの高抵抗状態（ＲＨ）から低抵抗状態（ＲＬ）へのスイッチング電流（Ｏｎ電流）は、Ｏｎ電圧パルスを印加（Ｔｉｍｅ＝０μｓｅｃ）した後も長時間変化せず、パルス印加開始から３００μｓｅｃ以上経過してから低抵抗化により増加した（−０．０００２Ａ程度）。つまり、低抵抗状態（ＲＬ）へのスイッチング時間は、Ｏｎ動作条件の目標値を１０μｓｅｃ以下とすると、目標から著しくかけ離れていることがわかった。
【００２０】
一方、図２Ｃは、Ｏｎ動作時（ＲＨ（１ＭΩ）→ＲＬ（１．５ｋΩ））のスイッチング電流の過渡応答を示している。図２Ｂの場合と同様に、左縦軸はＯｎ電流の値（Ａ）、右縦軸はＯｎ電圧パルスの値（Ｖ）、横軸は時間（μｓｅｃ．）をそれぞれ示している。この場合、図２Ｂの場合と同様に、＋５Ｖ、２５０μｓｅｃのＯｎ電圧パルスを印加した。図に示すように、１ＭΩの高抵抗状態（ＲＨ）から低抵抗状態（ＲＬ）へのスイッチング電流（Ｏｎ電流）は、Ｏｎ電圧パルスを印加（Ｔｉｍｅ＝４０μｓｅｃ）した直後の数μｓｅｃで低抵抗化により増加した（−０．０００２Ａ程度）。つまり、この場合での低抵抗状態（ＲＬ）へのスイッチング時間は、概ね目標に達していることがわった。
【００２１】
以上のことから、１ＧΩの高抵抗状態（ＲＨ）から低抵抗状態（ＲＬ）へのスイッチングにかかる時間は、１ＭΩの高抵抗状態（ＲＨ）から低抵抗状態（ＲＬ）へのスイッチングにかかる時間よりも大きいことが分かる。すなわち、Ｏｆｆ抵抗が高い（１ＧΩ）場合の方が、Ｏｆｆ抵抗が低い（１ＭΩ）場合と比較して、Ｏｎ動作速度が遅いことがわかった。このように、Ｏｆｆ状態からＯｎ状態へのスイッチングにおいて、Ｏｎ動作速度はＯｆｆ抵抗に依存することが判明した。
【００２２】
次に、Ｏｆｆ状態からＯｎ状態へのスイッチングにおけるＯｆｆ電圧とＯｎ動作成功率との関係について説明する。
【００２３】
図３Ａは、高抵抗状態（Ｏｆｆ状態）の複数のサンプルに対して２Ｖから７ＶのＯｎ電圧パルスを印加した場合での抵抗分布を示すグラフ（ワイブルプロット）である。横軸はサンプルの抵抗（Ω）、縦軸は当該抵抗を有するサンプルの確率（度数）Ｆに関するＬｎ（−Ｌｎ（１−Ｆ））をそれぞれ示す。複数のサンプルは、いずれも図１Ａの構成を有し、低抵抗状態（ＲＬ）からＯｆｆ電圧パルス−２．５Ｖで高抵抗化されてＯｆｆ状態にされている。グラフは、そのＯｆｆ状態の複数のサンプルに対して、２Ｖから９ＶのＯｎ電圧パルス（パルス幅２μｓｅｃで固定）を印加して、低抵抗化（Ｏｎ動作）を試みたときの抵抗の分布を示している。また、図３Ｂは、図３Ａの場合でのＯｎ動作（低抵抗化）成功率を示すグラフである。横軸はＯｎ電圧パルスの電圧、縦軸はＯｎ動作成功率をそれぞれ示す。
【００２４】
図３Ａに示すように、２ＶのＯｎ電圧パルス印加後の抵抗分布（白抜き三角）は、Ｏｆｆ抵抗の分布（白抜き丸）から全く変化しなかった。しかし、３Ｖ以上のＯｎ電圧パルスを印加することで、Ｏｆｆ抵抗の低いメモリセルから徐々に低抵抗化し始めた。ただし、９Ｖの高Ｏｎ電圧パルスを印加しても、低抵抗化しないメモリセルが見られた。特に、Ｏｆｆ抵抗の高いメモリセルほど低抵抗化し難いことがわかった。そのため、図３Ｂに示すように、Ｏｆｆ電圧パルス−２．５Ｖで高抵抗化してＯｆｆ状態にした場合、Ｏｆｆ抵抗の高いメモリセルが存在するため、２〜９ＶのＯｎ電圧パルスではＯｎ動作（低抵抗化）成功率が１００％に達しなかった。このように、Ｏｆｆ抵抗の高いメモリセルはＯｎ動作成功率を下げる要因となることが判明した。
【００２５】
図４は、Ｏｎ動作成功率のＯｆｆ電圧依存性を示している。横軸はＯｎ電圧パルスの電圧、縦軸はＯｎ動作成功率をそれぞれ示す。また、白抜き三角は図３Ｂの場合を示している。白抜き丸はＯｆｆ電圧パルス−２．０Ｖで高抵抗化して初期状態にし、図３Ａの場合と同様にＯｎ動作（低抵抗化）を試みたときの場合を示している。図に示すように、Ｏｆｆ電圧（絶対値）を下げることにより（白抜き三角：−２．５Ｖから白抜き丸：−２．０Ｖへ）、Ｏｎ電圧を下げることができることがわかる。これは、Ｏｆｆ電圧（絶対値）を下げたことにより、Ｏｎ動作前のＯｆｆ抵抗の分布が低抵抗側にシフトしたためである。すなわち、Ｏｆｆ抵抗の高いメモリセルが減少して、低抵抗化し易いメモリセルが増えたためである。それにより、Ｏｎ動作（低抵抗化）成功率が１００％に達した。このように、Ｏｆｆ抵抗の分布が低抵抗側にシフトすることにより、Ｏｎ電圧を下げ、Ｏｎ動作成功率を高めることができることが判明した。ただし、Ｏｎ電圧のばらつきは非常に大きかった。
【００２６】
次に、Ｏｎ状態からＯｆｆ状態へのスイッチングにおけるＯｆｆ抵抗の分布とＯｆｆ電圧との関係について説明する。
【００２７】
図５は、Ｏｎ状態の抵抗分布及びＯｆｆ状態の抵抗分布のＯｆｆ電圧依存性である。横軸はサンプルの抵抗（Ω）、縦軸は当該抵抗を有するサンプルの確率（度数）Ｆに関するＬｎ（−Ｌｎ（１−Ｆ））をそれぞれ示す。また、中黒丸はＯｎ（低抵抗）状態を示している。白抜き丸はＯｆｆ電圧パルス−１．５Ｖで高抵抗化した場合を示している。白抜き四角はＯｆｆ電圧パルス−２．０Ｖで高抵抗化した場合を示している。白抜き三角はＯｆｆ電圧パルス−２．５Ｖで高抵抗化した場合を示している。図に示すように、いずれの場合にも、同一条件でＯｆｆ動作（高抵抗化）を行うとメモリセル間のＯｆｆ抵抗のばらつきが非常に大きいことが判明した。このようなＯｆｆ抵抗のばらつきを低減するためには、Ｖｅｒｉｆｙ動作の必要性がある。しかし、Ｖｅｒｉｆｙ動作には多くの時間を要してしまう。
【００２８】
次に、上記各問題点の発生するメカニズムについて説明する。
【００２９】
図６は、図１Ａの構成の抵抗変化素子におけるＯｎ動作機構を示す模式図である。最上部は抵抗変化素子１０１の模式図である。（ａ）は抵抗変化素子１０１における、高抵抗状態（Ｏｆｆ状態：Ｏｆｆ抵抗ＲＨ１）での第２抵抗変化層１１３内のバリアを示すグラフである。（ｂ）は抵抗変化素子１０１における、低抵抗状態（Ｏｎ状態：Ｏｎ抵抗ＲＬ）での第２抵抗変化層１１３内のバリアを示すグラフである。（ｃ）は抵抗変化素子１０１における、他の高抵抗状態（Ｏｆｆ状態：Ｏｆｆ抵抗ＲＨ２（＞ＲＨ１））での第２抵抗変化層１１３内のバリアを示すグラフである。（ｄ）は抵抗変化素子１０１における、低抵抗状態（Ｏｎ状態：Ｏｎ抵抗ＲＬ）での第２抵抗変化層１１３内のバリアを示すグラフである。
【００３０】
ＴｉＯｘ（第２抵抗変化層１１３）／ＴａＯｘ（第１抵抗変化層１１２）内には、Ｆｏｒｍｉｎｇ動作によってオーミックな伝導を示すフィラメント１１６／１１５が形成される。その後、Ｏｆｆ動作により、第２抵抗変化層１１３（ＴｉＯｘ）中にフィラメント１１６を分断するトンネルバリアＢが形成され（図６の（ａ））、高抵抗になる。ただし、フィラメント１６は残っていると考えられる。Ｏｆｆ電圧を大きくした場合、トンネルバリアＢの幅が増大し、より高抵抗になる（ＲＨ１＞ＲＨ２）（図６の（ｃ））。ただし、フィラメント１６はまだ残っていると考えられる。そして、更にＯｆｆ電圧を大きくした場合、トンネルバリアＢの幅は第２抵抗変化層１１３の幅と等しくなる（Ｏｆｆ抵抗最大）。ここで初めてフィラメント１６はなくなると考えられる。
【００３１】
以上のことから、Ｏｆｆ動作におけるＯｆｆ抵抗のばらつきは、図６の（ａ）や図６の（ｃ）に示すように、メモリセルごとにトンネルバリアＢの幅がばらついてしまうためであると考えられる。言い換えると、Ｏｆｆ動作におけるＯｆｆ抵抗のばらつきは、メモリセルごとにフィラメント１１６の長さがばらついてしまうためであると考えられる。一方、Ｏｎ動作は、このトンネルバリアＢをＯｎ電圧印加時のストレス電界もしくはストレス電流で破壊する機構と考えられる（図６の（ｂ）、図６の（ｄ））。よって、Ｏｎ動作におけるＯｎ電圧のばらつきは、図６の（ａ）や図６の（ｃ）に示すようなメモリセルごとのトンネルバリアＢの幅のばらつき、すなわち、Ｏｆｆ抵抗のばらつきにより、トンネルバリアＢの破壊に要するＯｎ電圧がばらついてしまうことが原因と考えられる。
【００３２】
抵抗変化型不揮発記憶装置において、低電圧かつ高速なスイッチング動作を、低いばらつきで実現する技術が望まれている。
【課題を解決するための手段】
【００３３】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３４】
本発明の抵抗変化型不揮発性記憶装置は、第１電極（１４）と、第１電極（１４）上に設けられた抵抗変化部（１８）と、抵抗変化部（１８）上に設けられた第２電極（１１）とを具備している。抵抗変化部（１８）は、第１電極（１４）上に設けられ、印加する電圧により抵抗が変化する抵抗変化層（１３）と、抵抗変化層（１３）上に設けられ、フィラメントを形成する安定層（１２）とを備えている。抵抗変化層と安定層は異なる金属酸化物である。抵抗変化層の酸化物生成エネルギーは、安定層の酸化物生成エネルギーよりも高い。抵抗変化層（１３）の膜厚は、オフ状態の抵抗が膜厚で律速される範囲の抵抗になるような値を有する。
【００３５】
本発明の半導体装置は、複数のメモリセル（ＭＣ）を備えるメモリ部（８０）と、メモリ部（８０）を利用して情報処理を実行するロジック部（６０）とを具備している。複数のメモリセル（ＭＣ）の各々は、上記段落記載の抵抗変化型不揮発性記憶装置を備える（１）。
【００３６】
本発明の抵抗変化型不揮発性記憶装置の動作方法において、ここで、抵抗変化型不揮発性記憶装置は、第１電極（１４）と、第１電極（１４）上に設けられた抵抗変化部（１８）と、抵抗変化部（１８）上に設けられた第２電極（１１）とを具備している。抵抗変化部（１８）は、第１電極（１４）上に設けられ、印加する電圧により抵抗が変化する抵抗変化層（１３）と、抵抗変化層（１３）上に設けられ、フィラメントを形成する安定層（１２）とを備えている。抵抗変化層と安定層は異なる金属酸化物である。抵抗変化層の酸化物生成エネルギーは、安定層の酸化物生成エネルギーよりも高い。抵抗変化層（１３）の膜厚は、オフ状態の抵抗が膜厚で律速される範囲の抵抗になるような値を有している。
抵抗変化型不揮発性記憶装置の動作方法は、抵抗変化部（１８）をフォーミングする場合、第１電極（１４）と第２電極（１１）との間にフォーミング電圧を印加して、抵抗変化層（１３）及び安定層（１２）にフィラメントを形成するステップと、抵抗変化部（１８）をオフ状態にする場合、第１電極（１４）と第２電極（１１）との間にオフ電圧を印加して、抵抗変化層（１３）のフィラメントを除くステップと、抵抗変化部（１８）をオン状態にする場合、第１電極（１４）と第２電極（１１）との間にオン電圧を印加して、抵抗変化層（１３）のフィラメントを形成するステップとを具備している。
【発明の効果】
【００３７】
本発明により、抵抗変化型不揮発記憶装置において、低電圧かつ高速なスイッチング動作を、低いばらつきで実現することができる。
【図面の簡単な説明】
【００３８】
【図１Ａ】図１Ａは、その非特許文献２及び非特許文献３の抵抗変化型メモリの主要部構成を示す断面図である。
【図１Ｂ】図１Ｂは、その非特許文献２及び非特許文献３の抵抗変化型メモリの主要部構成を示す断面図である。
【図２Ａ】図２Ａは、図１Ａに示す抵抗変化型メモリの構造を用いた場合のＲｅｓｅｔ動作時のスイッチング電流の過渡応答を示すグラフである。
【図２Ｂ】図２Ｂは、図１Ａに示す抵抗変化型メモリの構造を用いた場合のＯｎ動作時のスイッチング電流の過渡応答を示すグラフである。
【図２Ｃ】図２Ｃは、図１Ａに示す抵抗変化型メモリの構造を用いた場合のＯｎ動作時のスイッチング電流の過渡応答を示すグラフである。
【図３Ａ】図３Ａは、高抵抗状態の複数のサンプルに対して２Ｖから７ＶのＯｎ電圧パルスを印加した場合での抵抗分布を示すグラフ（ワイブルプロット）である。
【図３Ｂ】図３Ｂは、図３Ａの場合でのＯｎ動作（低抵抗化）成功率を示すグラフである。
【図４】図４は、Ｏｎ動作成功率のＯｆｆ電圧依存性を示している。
【図５】図５は、Ｏｎ状態の抵抗分布及びＯｆｆ状態の抵抗分布のＯｆｆ電圧依存性である。
【図６】図６は、図１Ａの構成の抵抗変化素子におけるＯｎ動作機構を示す模式図である。
【図７】図７は、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子の構成を示す断面図及びＯｆｆ状態において電子が感じるポテンシャルを示すグラフである。
【図８Ａ】図８Ａは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子のフィラメントの模式図及びキャリアが感じるポテンシャルを示すグラフである。
【図８Ｂ】図８Ｂは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子のフィラメントの模式図及びキャリアが感じるポテンシャルを示すグラフである。
【図８Ｃ】図８Ｃは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子のフィラメントの模式図及びキャリアが感じるポテンシャルを示すグラフである。
【図８Ｄ】図８Ｄは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子のフィラメントの模式図及びキャリアが感じるポテンシャルを示すグラフである。
【図８Ｅ】図８Ｅは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子のフィラメントの模式図及びキャリアが感じるポテンシャルを示すグラフである。
【図９】図９は、Ｏｆｆ動作後の抵抗の抵抗変化層１３の膜厚依存性及びＯｆｆ電圧依存性を示すグラフである。
【図１０Ａ】図１０Ａは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。
【図１０Ｂ】図１０Ｂは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。
【図１１Ａ】図１１Ａは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１１Ｂ】図１１Ｂは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１１Ｃ】図１１Ｃは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１１Ｄ】図１１Ｄは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１１Ｅ】図１１Ｅは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１１Ｆ】図１１Ｆは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１１Ｇ】図１１Ｇは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１１Ｈ】図１１Ｈは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【図１２】図１２は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置と図１Ａに係る抵抗変化型不揮発性記憶装置に関して繰り返しＯｎ／Ｏｆｆ時の抵抗変化を比較した結果を示すグラフである。
【図１３】図１３は、本発明の第３の実施の形態に係る半導体装置の構成の一例を示すブロック図である。
【図１４】図１４は、図１３の半導体装置のうちＦＰＧＡ部及びメモリ部の構成の一例を示す概略図である。
【図１５】図１５は、ＦＰＧＡ部及びメモリ部の抵抗変化素子のＯｎ状態及びＯｆｆ状態での抵抗を示すグラフである。
【図１６Ａ】図１６Ａは、図１４のＦＰＧＡ部のクロスバースイッチの構成の例を示す図である。
【図１６Ｂ】図１６Ｂは、図１４のＦＰＧＡ部のクロスバースイッチの構成の例を示す図である。
【図１７Ａ】図１７Ａは、ＦＰＧＡ部のクロスバースイッチの動作の例を示すグラフである。
【図１７Ｂ】図１７Ｂは、ＦＰＧＡ部のクロスバースイッチの動作の例を示すグラフである。
【図１７Ｃ】図１７Ｃは、ＦＰＧＡ部のクロスバースイッチの動作の例を示すグラフである。
【図１８Ａ】図１８Ａは、本発明の第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図１８Ｂ】図１８Ｂは、本発明の第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図１８Ｃ】図１８Ｃは、本発明の第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。
【図１９】図１９は、図１８のメモリ部における抵抗変化素子の読み出し電流と読み出し電圧との関係の一例を示すグラフである。
【図２０Ａ】図２０Ａは、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｂ】図２０Ｂは、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｃ】図２０Ｃは、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｄ】図２０Ｄは、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｅ】図２０Ｅは、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｆ】図２０Ｆは、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２０Ｇ】図２０Ｇは、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００３９】
以下、本発明の実施の形態に係る抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の動作方法に関して、添付図面を参照して説明する。
【００４０】
（第１の実施の形態）
本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。図７は、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子の構成を示す断面図及びＯｆｆ状態において電子が感じるポテンシャルを示すグラフである。本実施の形態に係る抵抗変化素子１は、下部電極１４と、下部電極１４上に設けられた抵抗変化部１８と、抵抗変化部１８上に設けられた上部電極１１とを具備している。この抵抗変化素子１は、最初のＦｏｒｍｉｎｇ動作によって抵抗変化部１８の一部に電導パス（フィラメント）が形成されるフィラメント型である。形成されたフィラメントの一部は、Ｏｎ状態（低抵抗状態）とＯｆｆ状態（高抵抗状態）との間をスイッチングする。そのため、各状態の抵抗は、
Ｆｏｒｍｉｎｇ前の初期状態の抵抗＞Ｏｆｆ状態の抵抗＞Ｏｎ状態の抵抗
すなわち、
初期抵抗＞Ｏｆｆ抵抗＞Ｏｎ抵抗
の大小関係である。したがって、この抵抗変化素子１は、フォーミングする前の初期抵抗よりも低い抵抗領域で動作する（Ｏｎ状態及びＯｆｆ状態となる）。
【００４１】
抵抗変化部１８は、抵抗変化層１３と、安定層１２とを備えている。抵抗変化層１３は、下部電極１４上に設けられ、印加する電圧により抵抗が変化する。すなわち、Ｏｎ状態にするＯｎ動作（低抵抗化動作）及びＯｆｆ状態にするＯｆｆ動作（高抵抗化動作）に対応して、低抵抗化及び高抵抗化する。安定層１２は、抵抗変化層１３上に設けられ、Ｆｏｒｍｉｎｇ動作により安定なフィラメントを形成する。そのフィラメントは、一度形成されると、Ｏｎ状態にするＯｎ動作及びＯｆｆ状態にするＯｆｆ動作に拘わらず、安定的に維持される。すなわち、フィラメントが形成された安定化層１２は低抵抗になる。なお、抵抗変化層１３と安定層１２の積層順は逆であっても良い。
【００４２】
従って、この抵抗変化素子１は、Ｏｆｆ抵抗が抵抗変化層１３の初期抵抗（フォーミング前の抵抗）と概ね同じである。言い換えれば、Ｏｆｆ抵抗は抵抗変化層１３の抵抗で律速され、抵抗変化部１８の抵抗変化は抵抗変化層１３の抵抗変化と概ね同じである。このとき、抵抗変化層１３の膜厚は、Ｏｆｆ状態に形成されるトンネルバリアＢ０の幅と同じであることが好ましい。すなわち、抵抗変化層１３の膜厚は、Ｏｆｆ動作で印加されるＯｆｆ電圧の最低値で形成されるトンネルバリアＢ０の幅と同じであることが好ましい。あるいは、抵抗変化層１３の膜厚は、Ｏｆｆ動作で印加されるＯｆｆ電圧の大きさに依らず、Ｏｆｆ抵抗が抵抗変化層１３の膜厚で律速される（決まる）範囲の抵抗になるような膜厚を有していることが好ましい。言い換えると、抵抗変化素子１は、Ｏｆｆ抵抗の最大値が抵抗変化層１３の膜厚で律速される（決まる）範囲で動作することが好ましい。
【００４３】
それにより、例えば、抵抗変化層１３の膜厚がばらつくなどで、抵抗変化層１３に印加されるＯｆｆ電圧が抵抗変化素子１ごとに異なっていても、抵抗変化層１３が十分に薄ければ、どの抵抗変化素子１においても、抵抗変化層１３のフィラメント（１６）は全て無くなる。すなわち、どの抵抗変化素子１においても、形成されるトンネルバリアは抵抗変化層１３の膜厚と同じ幅となり、フィラメント（１６）の無い抵抗変化層１３そのもののＯｆｆ抵抗を示すことになる。
【００４４】
上記抵抗変化層１３と安定層１２とは異なる金属の酸化物から成る。抵抗変化層１３の酸化物生成エネルギーは安定層１２の酸化物生成エネルギーよりも高いことが好ましい。その理由は後述される。安定層１２が、例えばＴａ２Ｏ５の場合（酸化物生成エネルギー：ΔＨｆ／Ｏｘｇｅｎ＝４０９．２ｅＶ）、抵抗変化層１３としては、例えば酸化チタン（ＴｉＯ２：ΔＨｆ／Ｏｘｇｅｎ＝４７２．５ｅＶ）、酸化アルミニウム（Ａｌ２Ｏ３：ΔＨｆ／Ｏｘｇｅｎ＝５５８ｅＶ）、酸化ジルコニウム（ＺｒＯ２：ΔＨｆ／Ｏｘｇｅｎ＝５５０．３ｅＶ）、酸化ハフニウム（ＨｆＯ２：ΔＨｆ／Ｏｘｇｅｎ＝５７２．５ｅＶ）が望ましい。また、それら材料に、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、チタニウム（Ｔｉ）、リチウム（Ｌｉ）等の異種金属が添加されていても良い。一方、安定層１２としては、Ｔａ２Ｏ５に限らず、抵抗変化層１３に比べて酸化物エネルギーが低ければ本実施の形態の効果をえることができる。例えば、安定層１２として酸化シリコン（ＳｉＯ２：ΔＨｆ／Ｏｘｇｅｎ＝４５５Ｖ）、酸化コバルト（ＣｏＯ：ΔＨｆ／Ｏｘｇｅｎ＝２３７Ｖ）、酸化タングステン（ＷＯ３：ΔＨｆ／Ｏｘｇｅｎ＝２８０Ｖ）を用い、上記の抵抗変化層１３と組み合わせても同様の効果が得られる。
【００４５】
下部電極１４及び上部電極１１は、基本的に導電性を有していれば良い。下部電極１４及び上部電極１１は、例えば、金（Ａｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、又はこれらの合金、又はこれらの酸化物、窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であっても良い。
【００４６】
次に、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置の動作について、添付図面を参照して説明する。図８Ａ〜図８Ｅは、本発明の第１の実施の形態に係る抵抗変化型不揮発記憶装置における抵抗変化素子のフィラメントの模式図及びキャリアが感じるポテンシャルを示すグラフである。ただし、図８Ａは抵抗変化素子１の初期状態→図８ＢはＦｏｒｍｉｎｇ後の低抵抗状態（ＲＬ）→図８ＣはＯｆｆ動作後の高抵抗状態（ＲＨ１）→図８ＤはＯｎ動作後の低抵抗状態（ＲＬ）→図８ＥはＯｆｆ動作後の高抵抗状態（ＲＨ１）のそれぞれの状態における抵抗変化素子１のフィラメントと電子の感じるポテンシャルを示している。
【００４７】
初期状態において（図８Ａ）、下部電極１４と上部電極１１とで挟まれた抵抗変化層１３／安定層１２（抵抗変化部１８）内には電導パスが形成されておらず、幅の広いポテンシャルバリアが形成されている。このときの下部電極１４と上部電極１１との間（抵抗変化部１８）の初期抵抗は１ＧΩ以上である。また、初期の電導パスが、下部電極１４及び上部電極１１と抵抗変化部１８との接触面全体であることより、抵抗は電極面積に依存し、電極面積の減少とともに高抵抗化する。また、抵抗は抵抗変化層１３及び安定層１２の膜厚に依存し、それぞれの膜厚が増大することにより、抵抗は増大する。
【００４８】
次に、下部電極１４と上部電極１１との間に電圧（ここでは上部電極１１に＋５Ｖ）を印加する。それにより、電導パス（フィラメント１５、１６）が抵抗変化部１８を貫通するように形成される（Ｆｏｒｍｉｎｇ）（図８Ｂ）。Ｆｏｒｍｉｎｇは、絶縁膜のソフトブレークダウンの機構である。そのため、Ｆｏｒｍｉｎｇに必要な電圧は抵抗変化層１３と安定層１２の膜厚に依存する。そして、それぞれの膜厚が増大することにより、Ｆｏｒｍｉｎｇに必要な電圧も増大する。フィラメント１５、１６は抵抗変化層１３／安定層１２中の酸素欠損が連なって形成されている。フィラメント１５、１６の形成によって抵抗変化部１８は低抵抗状態となり（ＲＬ）、抵抗は１０ｋΩ以下となる。フィラメント１５、１６の電導機構はオーミック（印加電圧に対して線形の電流特性）である。フィラメント１５、１６は接触面内の一部に形成される。それにより、フィラメント１５、１６を形成した後の抵抗は電極面積に依存しなくなる。抵抗変化部１８内にフィラメント１５、１６が形成されているので、ポテンシャルバリアはなくなる。
【００４９】
次に、上部電極１１に負の電圧（Ｏｆｆ電圧）を印加し、抵抗変化部１８を高抵抗化する（Ｏｆｆ動作）（図８Ｃ）。それにより、フィラメント１６を切断するように抵抗変化層１３内にトンネルバリア（ポテンシャルバリア）が再び形成され、電導機構はトンネル的になり抵抗変化部１８（抵抗変化層１３）が高抵抗化する（ＲＨ１）。ここで、Ｏｆｆ動作後の抵抗の抵抗変化層１３の膜厚依存性及びＯｆｆ電圧依存性について以下に検討する。
【００５０】
図９は、Ｏｆｆ動作後の抵抗の抵抗変化層１３の膜厚依存性及びＯｆｆ電圧依存性を示すグラフである。縦軸はＯｆｆ抵抗（Ω）を示し、横軸は抵抗変化層１３の膜厚（ｎｍ）を示す。ここでは、安定層１２としてＴａ２Ｏ５、抵抗変化層１３としてＴｉＯ２を用いた場合（“ＴａＯ／ＴｉＯ２”と表示）と、安定層１２としてＴａ２Ｏ５、抵抗変化層１３としてＺｒＯ２を用いた場合（“ＴａＯ／ＺｒＯ２”と表示）とをそれぞれ示している。曲線は、いずれも上から順にＯｆｆ電圧が−２．５Ｖ、−２．０Ｖ、−１．５Ｖ及び−１．０Ｖの場合をそれぞれ示している。
【００５１】
まず、抵抗変化層１３としてＴｉＯ２を用いた場合について説明する。
図に示すように、抵抗変化層１３の膜厚が厚い場合、Ｏｆｆ抵抗はＯｆｆ電圧に大きく依存する。例えば、抵抗変化層１３の膜厚が２ｎｍよりも大きい範囲では、Ｏｆｆ電圧により、Ｏｆｆ抵抗は大きくばらついている。これは、Ｏｆｆ動作による高抵抗化の原理が、Ｏｆｆ電圧印加に伴って抵抗変化層１３中の電界により酸素イオンが拡散することを含んでいるためである。高い電圧を印加すると、酸素イオンが移動し、より多くの酸素欠損が回復することで抵抗変化層１３中にトンネルバリアが形成され、高抵抗化する。しかし、抵抗変化層１３中の電界による酸素イオンの拡散量は個々のメモリセルに依存するためＯｆｆ動作後でのメモリセル間の抵抗ばらつきが大きくなってしまう。
【００５２】
本実施の形態においては、抵抗変化層１３の酸化物生成エネルギーを安定層１２の酸化物生成エネルギーよりも高くすることで、Ｏｆｆ動作（抵抗変化層１３と接する電極への相対的正電圧印加）によって、抵抗変化層１３中のみの酸素欠損だけを選択的に修復することができることを見出した。加えて、それを用いて、Ｏｆｆ抵抗の変化幅が抵抗変化層１３の材料及び抵抗変化層１３の膜厚で制御できることを見出した。更に、トンネルバリアが形成される抵抗変化層１３の酸化物生成エネルギーが高いため、高温保管を行っても、酸素拡散が起きず、優れた高温安定性が得られることを見出した。例えば、この図では、１ｎｍ未満の抵抗変化層１３の膜厚においては、Ｏｆｆ抵抗は抵抗変化層１３の初期抵抗（Ｆｏｒｍｉｎｇ前の抵抗変化層１３単層での抵抗）と同じになる。つまり、抵抗変化層１３の膜厚を極薄膜化すること（図中のＤ２の範囲）で、Ｏｆｆ後のトンネルバリア幅が抵抗変化層１３の膜厚によって自己制限される。そのため、少なくとも−１Ｖ以下（絶対値が１Ｖ以上）のＯｆｆ電圧ではＯｆｆ抵抗のＯｆｆ電圧依存性が見られなくなる。言い換えれば、抵抗変化層１３の膜厚がＯｆｆ動作後のトンネルバリア幅と同じになる動作領域を用いることで、Ｏｆｆ抵抗のばらつきを減少することができる。なお、ここでは上部電極１１に負電圧を印加した場合のＯｆｆ動作を示したが、下部電極１４に正電圧を印加した場合のＯｆｆ動作においても同様である。
【００５３】
以上のことから、抵抗変化層１３としてＴｉＯ２を用いた場合では、図中のＤ２の範囲となるように、抵抗変化層１３の材料固有の所定の膜厚以下に薄くすることで、上記の条件を満たすことができる。それにより、Ｏｆｆ抵抗のばらつきを減少することができる。ここでは、一例として、安定層１２を膜厚８ｎｍの酸化タンタル（Ｔａ２Ｏ５：ΔＨｆ／Ｏｘｇｅｎ＝４０９．２ｅＶ）とし、抵抗変化層１３を酸化チタン（ＴｉＯ２：ΔＨｆ／Ｏｘｇｅｎ＝４７２．５ｅＶ）とした場合での、抵抗変化層１３の膜厚の好ましい範囲としてＤ２を示している。したがって、この場合、抵抗変化層１３の膜厚を、（成膜可能な範囲で）０より大きく、１ｎｍ未満とすることにより、Ｏｆｆ抵抗のばらつきを減少することができる。更に好ましくは、図中のＤ１の範囲となるように、抵抗変化層１３の膜厚を、（成膜可能な範囲で）０より大きく、０．８ｎｍ未満とする。なお、安定層１２は、安定的にフィラメント１５を形成するので、その膜厚は上記値に限定されない。
【００５４】
上記のＤ１及びＤ２は、安定層１２を膜厚８ｎｍの酸化タンタル（ΔＨｆ／Ｏｘｇｅｎ＝４０９．２ｅＶ）、抵抗変化層１３を酸化チタン（ΔＨｆ／Ｏｘｇｅｎ＝４７２．５ｅＶ）としたときの、抵抗変化層１３の膜厚の好ましい範囲を示している。この場合、安定層１２の酸化物生成エネルギーと抵抗変化層１３の酸化物生成エネルギーとの差は６３．３ｅＶである。しかし、上述の議論から、安定層１２の酸化物生成エネルギーと抵抗変化層１３の酸化物生成エネルギーとの差が更に大きくなれば、よりＯｆｆ抵抗のばらつきを減少することができると考えられる。その一例として、次に、抵抗変化層１３としてＺｒＯ２を用いた場合について説明する。
【００５５】
例えば、安定層１２を膜厚８ｎｍの酸化タンタル（Ｔａ２Ｏ５：ΔＨｆ／Ｏｘｇｅｎ＝４０９．２ｅＶ）とし、抵抗変化層１３を酸化ジルコニウム（ＺｒＯ２：ΔＨｆ／Ｏｘｇｅｎ＝５５０．３ｅＶ）とした場合を考える。この場合、安定層１２の酸化物生成エネルギーと抵抗変化層１３の酸化物生成エネルギーとの差は１４１．１ｅＶである。これは、抵抗変化層１３としてＴｉＯ２を用いた場合の２倍強である。したがって、抵抗変化層１３の膜厚の好ましい範囲も同様に抵抗変化層１３としてＴｉＯ２を用いた場合の少なくとも２倍程度にはなると考えられる。
【００５６】
図には、更に、安定層１２を膜厚６ｎｍの酸化タンタル（Ｔａ２Ｏ５：ΔＨｆ／Ｏｘｇｅｎ＝４０９．２ｅＶ）、抵抗変化層１３を酸化ジルコニウム（ＺｒＯ２：ΔＨｆ／Ｏｘｇｅｎ＝５５０．３ｅＶ）としたときの、抵抗変化層１３の膜厚の好ましい範囲Ｄ４を示している。その場合、抵抗変化層１３の膜厚を、（成膜可能な範囲で）０より大きく、２ｎｍ未満とし、更に好ましくは図中のＤ３に示した範囲で（成膜可能な範囲で）０より大きく、１．６ｎｍ未満とすることができる。それにより、Ｏｆｆ抵抗のばらつきを減少することができる。なお、安定層１２は、安定的にフィラメント１５を形成するので、その膜厚は上記値に限定されない。
【００５７】
なお、酸化ジルコニウム（ＺｒＯ２）の代わりに酸化ハフニウム（ＨｆＯ２：ΔＨｆ／Ｏｘｇｅｎ＝５７２．５ｅＶ）や酸化アルミニウム（Ａｌ２Ｏ２：ΔＨｆ／Ｏｘｇｅｎ＝５５８．６ｅＶ）を用いても、酸化物生成エネルギーが酸化ジルコニウムに近いことより、好ましい膜厚の範囲は概ね同じであると考えられる。
【００５８】
また、Ｏｆｆ抵抗は、多少のばらつきを許容するならば、１０ＭΩ以下であることが好ましい。低いＯｆｆ抵抗は、Ｏｎ動作の安定化に寄与するからである。より好ましくは、１ＭΩ以下である。更に好ましくは、０．７ＭΩ以下である。下限は特にないが、材料や膜厚等を考慮すると現実的には１ｋΩ程度であると考えられる。
【００５９】
次に、上部電極１１に正の高電圧（Ｏｎ電圧）を印加し、抵抗変化部１８を低抵抗化する（Ｏｎ動作）（図８Ｄ）。それにより、印加電界によって抵抗変化層１３中に再び酸素欠損が形成されてトンネルバリア（ポテンシャルバリア）が消失することにより再び低抵抗化する（ＲＬ）。Ｏｎ動作の機構が、Ｏｆｆ動作によって抵抗変化層１３内に形成されたトンネルバリアの破壊であるため、Ｏｎ電圧及びＯｎスピードはＯｆｆ抵抗に大きく依存する（背景技術での説明：図２〜図６）。本実施の形態では、トンネルバリアの幅を所定の範囲に薄く抑えて揃える（すなわち、抵抗変化層１３の膜厚を揃える）ことでＯｆｆ抵抗のばらつきを小さくし、Ｏｎ電圧及びＯｎスピードのばらつきも小さくすることができる。
【００６０】
以降は、上部電圧１１に電圧を印加することで、抵抗変化層１３中に抵抗変化層１３の膜厚で制限されたトンネルバリアの生成（図８Ｃ）と消失（図８Ｄ）が起き、Ｏｆｆ状態（図８Ｃ）とＯｎ状態（図８Ｄ）との間を繰り返しスイッチングすることができる。例えば、上部電極１１に電圧（Ｏｆｆ電圧）を印加し、抵抗変化部１８を高抵抗化する（Ｏｆｆ動作）（図８Ｅ）。それにより、フィラメント１６を切断するように抵抗変化層１３内にトンネルバリア（ポテンシャルバリア）が再び自己制限的に形成され、電導機構はトンネル的になり抵抗変化部１８（抵抗変化層１３）が高抵抗化する（ＲＨ１）。
【００６１】
以上のように、本実施の形態ではＯｆｆ状態の抵抗が抵抗変化層１３の膜厚で制御可能なことが見出された。それに基づいて、Ｏｆｆ状態の抵抗を抵抗変化層１３の膜厚で律速するように動作させることで、Ｏｆｆ抵抗ばらつきを低減し、また、Ｏｎ動作のばらつきも低減することが可能となる。すなわち、Ｏｆｆ抵抗が抵抗変化層１３の膜厚で決まる抵抗と同じ、もしくは抵抗変化層１３の膜厚がＯｆｆ状態でのトンネルバリア幅と同じにすることで、Ｏｆｆ抵抗ばらつきを低減し、また、Ｏｎ動作のばらつきも低減することができる。
【００６２】
本実施の形態を用いることで、ベリファイ動作を行わなくても、Ｏｆｆ抵抗が抵抗変化層１３の材料及び膜厚で制限され、Ｏｆｆ抵抗を低ばらつき化することができる。さらに、Ｏｆｆ抵抗を低ばらつき化することで、Ｏｎ動作の低電圧化・高速化が実現できる。
【００６３】
本発明は、電極間の構造が安定層と抵抗変化層の積層型であり、かつ、最初にフィラメントを形成するフィラメント型の抵抗変化素子すべてに適用可能である。
【００６４】
（第２の実施の形態）
本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第２の実施の形態は、第１の実施の形態に係る抵抗変化素子を１Ｔ１Ｒ（１トランジスタ１抵抗）型の抵抗変化型メモリ（ＲｅＲＡＭ）に適用している。以下、詳細に説明する。
【００６５】
図１０Ａ及び図１０Ｂは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の主要部の構成を示す断面図である。図１０Ａは、その抵抗変化型不揮発記憶装置５０における１つのメモリセルを示している。そのメモリセルは、制御用トランジスタ２と抵抗変化素子１とを備えている（１Ｔ１Ｒ型）。図１Ｂは、その抵抗変化素子１を示している。その抵抗変化素子１は、安定層１２と抵抗変化層１３とを上部電極１１と下部電極１４とで挟んだ積層構造を有している。安定層１２と抵抗変化層１３の膜厚は、例えば、それぞれ８ｎｍと０．８ｎｍである。
【００６６】
メモリセルの制御用トランジスタ２は、導体基板４０の表面領域に形成されている。制御用トランジスタ２は、ゲート絶縁膜２３、ゲート２２（ワード線）、ドレイン２１、ソース２４及びサイドウォール２５を備えている。ドレイン２１、ソース２４上にそれぞれコンタクト４が接続されている。制御用トランジスタ２及び各コンタクト４は第１層間絶縁膜３１に覆われている。ドレイン２１側のコンタクト４は、第１配線層（Ｍｅｔａｌ１）の第１配線３に接続されている。抵抗変化素子１は、第１配線３上に設けられ、第１配線３に接続されている。抵抗変化素子１上にビア９が接続されている。ビア９は、第２配線層（Ｍｅｔａｌ２）上の第２配線６（ビット線）に接続されている。一方、ソース２４側のコンタクト４は、共通線８に接続されている。第１配線３、抵抗変化素子１、ビア９及び共通配線８は、第２層間絶縁膜３２に覆われている。
【００６７】
抵抗変化素子１は、第１の実施の形態に示した通りである。抵抗変化層１３の酸化物生成エネルギーは安定層１２の酸化物生成エネルギーよりも高いことが望ましい。抵抗変化層１３の酸化物生成エネルギーが高いことにより、抵抗変化層１３中の酸素欠損の回復が選択的におこり、抵抗変化層１３内のみでＯｆｆ動作させ、安定層１２内ではほとんどＯｆｆ動作させないようにする。それにより、第１の実施の形態の効果を得ることができる。
【００６８】
抵抗変化層１３の材料としては酸化チタン（ＴｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）が挙げられる。また、それら材料に、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、クロム（Ｃｒ）、チタニウム（Ｔｉ）、リチウム（Ｌｉ）等の異種金属が添加されていても良い。ここでは、酸化ジルコニウム（ＺｒＯ２）を用いた。その酸化ジルコニウム（ＺｒＯ２）の膜厚は０．８ｎｍとした。安定層１２の材料としては、酸化タンタル（Ｔａ２Ｏ５）、酸化シリコン（ＳｉＯ２）、酸化コバルト（ＣｏＯ）、酸化タングステン（ＷＯ３）が挙げられる。ここでは非晶質の酸化タンタル（Ｔａ２Ｏ５）を用いた。その酸化タンタル（Ｔａ２Ｏ５）の膜厚は８ｎｍとした。
【００６９】
下部電極１４及び上部電極１１は、基本的に導電性を有していれば良い。下部電極１４及び上部電極１１は、例えば、金（Ａｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、イリジウム（Ｉｒ）、チタニウム（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、又はこれらの合金、又はこれらの酸化物、窒化物、フッ化物、炭化物、シリサイドなどから構成すればよい。また、これらの材料の積層体であっても良い。
【００７０】
本実施の形態における抵抗変化素子１は、抵抗変化層１３として酸化ジルコニウムを用いることとする。この酸化ジルコニウム（ＺｒＯ２：ΔＨｆ／Ｏｘｇｅｎ＝５５０．３ｅＶ）は第１の実施の形態で用いた酸化チタン（ＴｉＯ２：ΔＨｆ／Ｏｘｇｅｎ＝４７２．５ｅＶ）に比べて、酸化タンタル（Ｔａ２Ｏ５：ΔＨｆ／Ｏｘｇｅｎ＝４０９．２ｅＶ）との酸化物生成エネルギーの差が大きい。そのため、Ｏｆｆ動作時の酸素欠損回復の選択性がより高く、Ｏｆｆ抵抗の制御性が大幅に向上する。
【００７１】
また、１Ｔ１Ｒ型の構成で用いて、Ｏｎ抵抗を制御トランジスタ２で制御することにより、Ｏｎ抵抗ばらつきを低減することが可能である。
【００７２】
なお、本実施の形態における抵抗変化素子１に含まれるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造、すなわち、上部電極１１／抵抗変化部１８／下部電極１４は、隣接する層同士が、これらの少なくとも一部の領域において積層されていれば良い。また、本実施の形態においても、下部電極１４と上部電極１１とを入れ替えてもよいことは、いうまでもない。
【００７３】
次に、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法について説明する。図１１Ａ〜図１１Ｈは、本発明の第２の実施の形態に係る抵抗変化型不揮発記憶装置の製造方法を示す断面図である。
【００７４】
まず、図１１Ａに示すように、半導体基板４０上に酸化シリコン膜（ＳｉＯ２）及びリン添加ポリシリコン膜（Ｐ−ｄｏｐｅｄ  Ｓｉ）を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート絶縁膜２３及びゲート２２を形成する。次に、図１１Ｂに示すように、ゲート２２をマスクとしてドーズ量２×１０＋１５ｃｍ−２のリン（Ｐ）注入を行い、ソース２４及びドレイン２１を形成する。続いて、図１１Ｃに示すように、半導体基板４０全面に、第１層間絶縁膜３１を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｅｔｃｈｉｎｇ）法を用いることで表面を平坦化する。本実施の形態では、第１層間絶縁膜３１として、酸化シリコン膜（ＳｉＯ２）を用いる。次に、図１１Ｄに示すように、第１層間絶縁膜３１に露光工程とドライエッチング工程を用いてソース２４／ドレイン２１上にコンタクトホールを開口し、窒化チタニウム膜（ＴｉＮ）及びタングステン膜（Ｗ）を堆積する。さらに、ＣＭＰ法を用いて表面を平坦化するとともに、コンタクトホール以外の窒化チタニウム膜（ＴｉＮ）及びタングステン膜（Ｗ）を除去し、コンタクト４を形成する。
【００７５】
次に、図１１Ｅに示すように、窒化チタニウム膜（ＴｉＮ）及びアルミニウム膜（Ａｌ）を順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第１配線３及び共通線８を第１配線層（Ｍｅｔａｌ１）に形成する。その後、図１１Ｆに示すように、膜厚１０ｎｍのルテニウム膜（Ｒｕ）を堆積する。続いて、膜厚０．８ｎｍの酸化ジルコニウム膜（ＺｒＯ２）、及び膜厚８ｎｍの酸化タンタル膜（Ｔａ２Ｏ５）を順次堆積する。酸化ジルコニウム膜の成膜（ＺｒＯ２）にはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用いた。原料にはＺＤＥＡＺ（テトラキスジエチルアミノジルコニウム）を使用し、１４０℃で形成した。酸化タンタル膜（Ｔａ２Ｏ５）の形成においては、ＲＦスパッタ装置を用いた。スパッタターゲットにはＴａ２Ｏ５を用い、チャンバー内には、酸素ガスとアルゴンガスを１０ｓｃｃｍ、５ｓｃｃｍで供給した。また、成膜温度は３５０℃、パワーは２ｋＷとした。更に、膜厚１０ｎｍのルテニウム膜（Ｒｕ）を堆積する。その後、露光工程とドライエッチング工程を用いてパターニングすることで第１配線３上に下部電極１４、抵抗変化層１３、安定層１２及び上部電極１１から構成された抵抗変化素子１（ＲｅＲＡＭ）を形成した。
【００７６】
次に、図１１Ｇに示すように、半導体基板４０の全面に第２層間絶縁膜３２を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施の形態では、第２層間絶縁膜３２として、酸化シリコン膜（ＳｉＯ２）を用いる。その後、図１１Ｈに示すように、第２層間絶縁膜３２上に露光工程とドライエッチング工程を用いてビアホールを設け、窒化チタニウム膜（ＴｉＮ）及びタングステン膜（Ｗ）を堆積する。更に、ＣＭＰ法を用いて表面を平坦化するとともに、ビアホール以外の窒化チタニウム膜（ＴｉＮ）及びタングステン膜（Ｗ）を除去し、ビア９を形成する。次に、窒化チタニウム膜（ＴｉＮ）及びアルミニウム膜（Ａｌ）を順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第２配線６を第２配線層（Ｍｅｔａｌ２）に形成する。
【００７７】
以上により、本実施の形態に係る抵抗変化型不揮発記憶装置が製造される。
【００７８】
図１２は、本発明の第２の実施の形態に係る抵抗変化型不揮発性記憶装置と図１Ａに係る抵抗変化型不揮発性記憶装置に関して繰り返しＯｎ／Ｏｆｆ時の抵抗変化を比較した結果を示すグラフである。縦軸は抵抗（Ω）を示し、横軸はＰ／Ｅ（Ｐｒｏｇｒａｍ／Ｅｒａｓｅ）ｃｙｃｌｅすなわちＯｎ／Ｏｆｆ繰り返し回数を示している。図中、本実施の形態の構成の結果は白抜き丸で示し、図１Ａの構成の結果は白抜き四角で示している。ただし、本実施の形態の構成は、Ｒｕ（１０ｎｍ）／ＴａＯｘ（８ｎｍ）／ＺｒＯｘ（０．８ｎｍ）／Ｒｕ（１０ｎｍ）である。図１Ａの構成は、Ｒｕ（１０ｎｍ）／ＴａＯｘ（８ｎｍ）／ＴｉＯｘ（２ｎｍ）／Ｒｕ（１０ｎｍ）である。なお、Ｏｆｆ動作時のＯｆｆ抵抗ベリファイは行わなかった。Ｏｆｆ電圧は−２．５Ｖに固定した。Ｏｎ抵抗は、抵抗変化素子と接続した制御トランジスタのトランジスタ電流で制御した。
【００７９】
図１２に示すように、図１Ａの構成の結果ではＯｆｆ抵抗が著しくばらついているのに対して、本実施の形態の構成の結果ではＯｆｆ抵抗のばらつきがほとんどみられなくなっている。すなわち、本実施の形態の抵抗変化素子１の構造を用いることで、繰り返しＯｎ／Ｏｆｆ時の抵抗ばらつきを大幅に改善することができる。特に、抵抗変化層１３（ＺｒＯｘ膜）によってトンネルバリアの生成を自己制限しているため、Ｏｆｆ抵抗ばらつきの大幅な改善が可能となった。また、本実施の形態についても第１の実施の形態の他の効果も得ることができる。
【００８０】
（第３の実施の形態）
本発明の第３の実施の形態に係る抵抗変化型不揮発記憶装置の構成について、添付図面を参照して説明する。第３の実施の形態は、第１の実施の形態に係る抵抗変化素子を半導体装置のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）領域にスイッチ素子として適用し、第２の実施の形態に係る１Ｔ１Ｒ型の抵抗変化型メモリを半導体装置のメモリ領域に不揮発性メモリとして適用し、ロジック領域のロジックＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）と混載した半導体装置に関する。以下、詳細に説明する。
【００８１】
図１３は、本発明の第３の実施の形態に係る半導体装置の構成の一例を示すブロック図である。半導体装置９０は、ロジック部６０と、ＦＰＧＡ部７０と、メモリ部８０とを具備している。ロジック部６０は、ロジックＬＳＩとしての機能を有し、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、周辺回路などの論理回路及びメモリを備えている。ロジック部６０の構成は特に限定されない。ＦＰＧＡ部７０は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）としての機能を有し、第１の実施の形態に係る抵抗変化素子１をＦＰＧＡのスイッチ素子として複数備えている。ＰＧＡ部７０は、複数の抵抗変化素子１のＯｎ状態／Ｏｆｆ状態の設定により、論理回路を再構成可能である。メモリ部８０は、不揮発性メモリとしての機能を有し、第２の実施の形態に係る１Ｔ１Ｒ型の抵抗変化型メモリ（抵抗変化素子１及び制御トランジスタ２）を不揮発性メモリのメモリセルとして複数備えている。ロジック部６０とＦＰＧＡ部７０とメモリ部８０とは互いにデータの入出力が可能に接続されている。ロジック部６０は、ＦＰＧＡ部７０及びメモリ部８０の動作を制御する。ＦＰＧＡ部７０は、ロジック部６０やメモリ部８０の動作を制御しても良い。なお、この図におけるロジック部６０、ＦＰＧＡ部７０及びメモリ部８０のレイアウトは一例であり、この例に限定されるものではない。
【００８２】
図１４は、図１３の半導体装置のうちＦＰＧＡ部７０及びメモリ部８０の構成の一例を示す概略図である。なお、既述のように、ロジック部６０の構成は特に制限はないので記載を省略している。
【００８３】
ＦＰＧＡ部７０は、複数の信号線Ｘｉ（ｉ＝０〜ｎ、ｉ、ｎは整数、図中ではｉ＝３まで表示）と、複数の信号線Ｙｊ（ｊ＝０〜ｍ、ｊ、ｍは整数、図中ではｊ＝３まで表示）と、複数の抵抗変化素子Ｒｉｊ（図中ではＲ３３まで表示）とを備えている。複数の信号線Ｘｉ（ｉ＝０〜ｎ）は第１方向に延在する入力用の信号線である。複数の信号線Ｙｊ（ｊ＝０〜ｍ）は第１方向と直角に交わる第２方向に延在する出力用の信号線である。複数の抵抗変化素子Ｒｉｊ（ｉ＝０〜ｎ、ｊ＝０〜ｍ）は、複数の信号線Ｘｉ（ｉ＝０〜ｎ）と複数の信号線Ｙｊ（ｊ＝０〜ｍ）とが交差する個所の各々に対応して設けられ、行列状に配置されている。各抵抗変化素子Ｒｉｊの一方の電極は対応する信号線Ｘｉに接続され、他方の電極は対応する信号線Ｙｊに接続されている。各抵抗変化素子Ｒｉｊは、信号線Ｘｉ及び信号線Ｙｊに印加される電圧によりＯｎ状態又はＯｆｆ状態に設定される。抵抗変化素子ＲｉｊがＯｎ状態すなわち低抵抗状態の場合、信号線Ｘｉより供給される信号は信号線Ｙｊに供給される。一方、抵抗変化素子ＲｉｊがＯｆｆ状態すなわち高抵抗状態の場合、信号線Ｘｉより供給される信号は信号線Ｙｊに供給されない。このようにして、各抵抗変化素子Ｒｉｊはスイッチ素子として機能する。従って、複数の抵抗変化素子Ｒｉｊ（ｉ＝０〜ｎ、ｊ＝０〜ｍ）は、ＦＰＧＡにおけるスイッチブロック（スイッチマトリクス）としてのクロスバースイッチ７１を構成している。なお、ＦＰＧＡの他の構成については従来と同様であるのでその説明を省略する。
【００８４】
メモリ部８０は、複数のワード線ＷＬｋ（ｋ＝０〜ｐ、ｋ、ｐは整数、図中ではｋ＝２まで表示）と、複数のビット線ＢＬｌ（ｌ＝０〜ｑ、ｌ、ｑは整数、図中ではｌ＝２まで表示）と、複数のメモリセルＭＣｋｌ（図中ではＭＣ２２まで表示）と、共通線ＰＬとを備えている。複数のワード線ＷＬｋ（ｋ＝０〜ｐ）は第１方向に延在する。複数のビット線ＢＬｌ（ｌ＝０〜ｑ）は第１方向と直角に交わる第２方向に延在する。複数のメモリセルＭＣｋｌ（ｋ＝０〜ｐ、ｌ＝０〜ｑ）は、複数のワード線ＷＬｋ（ｋ＝０〜ｐ）と複数のビット線ＢＬｌ（ｌ＝０〜ｑ）とが交差する個所の各々に対応して設けられ、行列状に配置されている。共通線ＰＬは分岐して各メモリセルＭＣｋｌに接続されている。各メモリセルＭＣｋｌは、抵抗変化素子１と制御トランジスタ２とを備えている。制御トランジスタ２のゲートは対応するワード線ＷＬｋに接続され、ソース／ドレインの一方は共通線ＰＬに接続され、ソース／ドレインの他方は抵抗変化素子１の一方の電極に接続されている。抵抗変化素子１の他方の電極は対応するビット線ＢＬｌに接続されている。各メモリセルＭＣｋｌの抵抗変化素子１は、ワード線ＷＬｋ及びビット線ＢＬｌに印加される電圧によりＯｎ状態又はＯｆｆ状態に設定される。すなわち、複数のメモリセルＭＣｋｌ（ｋ＝０〜ｐ、ｌ＝０〜ｑ）は、１Ｔ１Ｒ型の抵抗変化型メモリにおけるメモリアレイ８１を構成している。なお、抵抗変化型メモリの他の構成については従来と同様であるのでその説明を省略する。
【００８５】
図１５は、ＦＰＧＡ部７０及びメモリ部８０の抵抗変化素子のＯｎ状態及びＯｆｆ状態での抵抗を示すグラフである。横軸はＦＰＧＡ部７０及びメモリ部８０を示し、縦軸は抵抗変化素子の抵抗（Ω）を示している。ＦＰＧＡ部７０で用いられる抵抗変化素子（Ｒｉｊ）は、Ｏｎ状態で信号を通過させ、Ｏｆｆ状態で信号を通過させないようにする必要がある。そのため、Ｏｎ状態での抵抗を相対的に低く設定し、Ｏｆｆ状態での抵抗を相対的に高く設定する。この図の例では、Ｏｎ状態での抵抗として、約１０２Ω程度、Ｏｆｆ状態での抵抗として約１０９Ω程度としている。抵抗を相対的に高く設定するには、第１の実施の形態の抵抗変化素子において、抵抗変化層１３の膜厚を厚くすればよい。それにより、抵抗ばらつきが大きくなるが、所定の抵抗以上を有していれば、動作上問題はない。一方、メモリ部８０で用いられる抵抗変化素子１は、上述のように高速かつ安定的に読み出すべくＯｆｆ状態の抵抗を相対的に低く設定し、Ｏｎ状態での抵抗を相対的に高く設定する。この図の例では、Ｏｎ状態での抵抗として、約１０３Ω程度、Ｏｆｆ状態での抵抗として約１０５Ω程度としている。詳細は第１、２の実施の形態に記載のとおりである。
【００８６】
図１６Ａ及び図１６Ｂは、それぞれ図１４のＦＰＧＡ部７０のクロスバースイッチ７１の構成の例を示す図である。図１５Ａ及び図１５Ｂにおいて、ｘ、ｙはそれぞれクロスバースイッチ７１の行列の列（番号）、行（番号）に対応している。すなわち、ｘ＝ｉ、ｙ＝ｊの欄は、抵抗変化素子Ｒｉｊの状態（Ｏｎ状態／Ｏｆｆ状態）を示している。「１」はＯｎ状態、「０」はＯｆｆ状態をそれぞれ示している。例えば、ｘ＝０、ｙ＝０の欄は、抵抗変化素子Ｒ００の状態を示している。図１５Ａの場合、例えば、抵抗変化素子Ｒ００は、「１」であるからＯｎ状態である。そして、抵抗変化素子Ｒ００、Ｒ１１、Ｒ２２、Ｒ３３のみが「１」すなわちＯｎ状態であるので、信号線Ｘ０、Ｘ１、Ｘ２、Ｘ３の信号は、それぞれ信号線Ｙ０、Ｙ１、Ｙ２、Ｙ３から出力される。一方、図１５Ｂの場合、抵抗変化素子Ｒ０３、Ｒ１２、Ｒ２１、Ｒ３０のみが「１」すなわちＯｎ状態であるので、信号線Ｘ０、Ｘ１、Ｘ２、Ｘ３の信号は、それぞれ信号線Ｙ３、Ｙ２、Ｙ１、Ｙ０から出力される。
【００８７】
図１７Ａ〜図１７Ｃは、ＦＰＧＡ部７０のクロスバースイッチ７１の動作の例を示すグラフである。ただし、図１７Ａは入力信号を示している。図１７Ｂはクロスバースイッチ７１が図１６Ａの構成の場合での出力信号を示している。図１７Ｃはクロスバースイッチ７１が図１６Ｂの構成の場合での出力信号を示している。いずれも縦軸は信号の種類毎の信号強度、横軸は時間（１００μｓ／ｄｅｖ）をそれぞれ示している。図１７Ａに示すような入力信号が信号線Ｘ０〜Ｘ３に入力されると、図１６Ａの構成の場合、図１７Ｂに示すような出力信号が信号線Ｙ０〜Ｙ３に出力される。一方、図１７Ａに示すような入力信号が信号線Ｘ０〜Ｘ３に入力されると、図１６Ｂの構成の場合、図１７Ｃに示すような出力信号が信号線Ｙ０〜Ｙ３に出力される。
【００８８】
図１８Ａ〜図１８Ｃは、本発明の第３の実施の形態に係る半導体装置の構成の一例を示す断面図である。ただし、図１８Ａでは、分かり易さのために、図１４におけるロジック部６０、ＦＰＧＡ部７０及びメモリ部８０それぞれの一素子分を例として示している。すなわち、ロジック部６０では論理回路に用いられる一個分のトランジスタ２ａを示し、ＦＧＰＡ部７０ではクロスバースイッチ７１に用いられる一個分の抵抗変化素子１ｂ（Ｒｉｊ）を示し、メモリ部８０ではメモリアレイ８１に用いられる１個分のメモリセル（ＭＣ）を示している。図１８Ｂはメモリアレイ８１の抵抗変化素子１を示し、図１８Ｃはクロスバースイッチ７１の抵抗変化素子１ｂを示している。
【００８９】
メモリ部８０のメモリセル（ＭＣ）は、１Ｔ１Ｒ型であり、制御用トランジスタ２と抵抗変化素子１とを備えている（図１８Ａ）。その詳細は第２の実施の形態と同様である。すなわち、その抵抗変化素子１は、安定層１２と抵抗変化層１３とを上部電極１１と下部電極１４とで挟んだ積層構造を有している（図１８Ｂ）。安定層１２と抵抗変化層１３の膜厚は、例えば、それぞれ８ｎｍと０．８ｎｍである。メモリセルの制御用トランジスタ２は、他の領域と素子分離層４１で分離された導体基板４０の表面領域に形成されている。制御用トランジスタ２は、ゲート絶縁膜２３、ゲート２２（ワード線ＷＬ）、ドレイン２１、ソース２４及びサイドウォール２５を備えている。ドレイン２１、ソース２４上にそれぞれコンタクト４が接続されている。制御トランジスタ２及び各コンタクト４は第１層間絶縁膜３１に覆われている。ドレイン２１側のコンタクト４は、第１配線層（Ｍｅｔａｌ１）の第１配線３に接続されている。抵抗変化素子１は、第１配線３上に設けられ、第１配線３に接続されている。抵抗変化素子１上にビア９が接続されている。ビア９は、第２配線層（Ｍｅｔａｌ２）上の第２配線６（ビット線ＢＬ）に接続されている。一方、ソース２４側のコンタクト４は、共通線８（ＰＬ）に接続されている。第１配線３、抵抗変化素子１、ビア９及び共通配線８は、第２層間絶縁膜３２に覆われている。なお、メモリ部８０の制御用トランジスタ２は、印加電圧や流れる電流の面から、ロジック部６０のトランジスタ２ａよりも耐圧が高い。例えば、ゲート絶縁膜２３の膜厚はゲート絶縁膜２３ａの膜厚よりも厚い。
【００９０】
ＦＰＧＡ部７０のクロスバースイッチ７１は、抵抗変化素子１ｂ（Ｒｉｊ）を備えている（図１８Ａ）。その抵抗変化素子１ｂは、安定層１２ｂと抵抗変化層１３ｂとを上部電極１１ｂと下部電極１４ｂとで挟んだ積層構造を有している（図１８Ｃ）。安定層１２と抵抗変化層１３の膜厚は、例えば、それぞれ８ｎｍと８ｎｍである。信号線Ｘｉとしての第１配線３ｂは、第１配線層（Ｍｅｔａｌ１）に形成されている。抵抗変化素子１ｂは、第１配線３ｂ上に設けられ、第１配線３ｂに接続されている。抵抗変化素子１ｂ上にビア９ｂが接続されている。ビア９ｂは、第２配線層（Ｍｅｔａｌ２）上の信号線Ｙｊとしての第２配線６に接続されている。
【００９１】
ロジック部６０のトランジスタ２ａは、他の領域と素子分離層４１で分離された導体基板４０の表面領域に形成されている。トランジスタ２ａは、ゲート絶縁膜２３ａ、ゲート２２ａ、ドレイン２１ａ、ソース２４ａ及びサイドウォール２５ａを備えている。ドレイン２１ａ、ソース２４ａ上にそれぞれコンタクト４ａが接続されている。トランジスタ２ａ及び各コンタクト４ａは第１層間絶縁膜３１に覆われている。コンタクト４ａは、第１配線層（Ｍｅｔａｌ１）の第１配線３ａに接続されている。第１配線３ａ上にビア９ａが接続されている。ビア９ａは、第２配線層（Ｍｅｔａｌ２）上の第２配線６ａに接続されている。第１配線３ａ、及びビア９ａは、第２層間絶縁膜３２に覆われている。
【００９２】
図１９は、図１８のメモリ部８０における抵抗変化素子１の読み出し電流と読み出し電圧との関係の一例を示すグラフである。横軸は読み出し電圧（Ｖ）を示し、縦軸は読み出し電流（μＡ）を示している。この場合、Ｏｎ状態での抵抗（Ｏｎ抵抗）は５ｋΩであり、Ｏｆｆ状態で抵抗（Ｏｆｆ抵抗）は０．１ＭΩである。例えば、約０．１Ｖの読み出し電圧により、Ｏｎ状態で２０μＡ、Ｏｆｆ状態でほぼ０μＡの電流を得ることができる。
【００９３】
次に、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。図２０Ａ〜図２０Ｇは、本発明の第３の実施の形態に係る半導体装置の製造方法を示す断面図である。
【００９４】
まず、図２０Ａに示すように、半導体基板４０上に通常の工程を用いて素子分離層４１を形成する。その後、メモリ部８０及びロジック部６０において、半導体基板４０上に酸化シリコン膜（ＳｉＯ２）及びリン添加ポリシリコン膜（Ｐ−ｄｏｐｅｄ  Ｓｉ）を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート絶縁膜２３、２３ａ及びゲート２２、２２ａを形成する。次に、図２０Ｂに示すように、ゲート２２、２２ａをマスクとしてドーズ量２×１０＋１５ｃｍ−２のリン（Ｐ）注入を行い、ソース２４、２４ａ及びドレイン２１、２１ａを形成する。続いて、図２０Ｃに示すように、半導体基板４０全面に、第１層間絶縁膜３１を堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いることで表面を平坦化する。本実施の形態では、第１層間絶縁膜３１として、酸化シリコン膜（ＳｉＯ２）を用いる。次に、メモリ部８０及びロジック部６０において、第１層間絶縁膜３１に露光工程とドライエッチング工程を用いてソース２４、２４ａ／ドレイン２１、２１ａ上にコンタクトホールを開口し、窒化チタニウム膜（ＴｉＮ）及びタングステン膜（Ｗ）を堆積する。さらに、ＣＭＰ法を用いて表面を平坦化するとともに、コンタクトホール以外の窒化チタニウム膜（ＴｉＮ）及びタングステン膜（Ｗ）を除去し、コンタクト４、４ａを形成する。更に、窒化チタニウム膜（ＴｉＮ）及びアルミニウム膜（Ａｌ）を順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングする。それにより、メモリ部８０において、第１配線３及び共通配線８を第１配線層（Ｍｅｔａｌ１）に形成する。ロジック部６０において、第１配線３ａを第１配線層（Ｍｅｔａｌ１）に形成する。ＦＰＧＡ部７０において、第１配線３ｂを第１配線層（Ｍｅｔａｌ１）に形成する。
【００９５】
その後、図２０Ｄに示すように、半導体基板４０の全面に膜厚１０ｎｍのルテニウム膜（Ｒｕ）１４ｆを堆積する。続いて、ロジック部６０及びＦＰＧＡ部７０をレジストで覆い、メモリ部８０に膜厚０．８ｎｍの酸化ジルコニウム膜（ＺｒＯ２）１３ｆを堆積する。その後、レジストを除去する。一方、メモリ部８０をレジストで覆い、ロジック部６０及びＦＰＧＡ部７０に膜厚８ｎｍの酸化ジルコニウム膜（ＺｒＯ２）１３ａｆを堆積する。その後、レジストを除去する。酸化ジルコニウム膜の成膜（ＺｒＯ２）にはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置を用いた。原料にはＺＤＥＡＺ（テトラキスジエチルアミノジルコニウム）を使用し、１４０℃で形成した。続いて、図２０Ｅに示すように、半導体基板４０の全面に膜厚８ｎｍの酸化タンタル膜（Ｔａ２Ｏ５）１２ｆを堆積する。酸化タンタル膜（Ｔａ２Ｏ５）の形成においては、ＲＦスパッタ装置を用いた。スパッタターゲットにはＴａ２Ｏ５を用い、チャンバー内には、酸素ガスとアルゴンガスを１０ｓｃｃｍ、５ｓｃｃｍで供給した。また、成膜温度は３５０℃、パワーは２ｋＷとした。更に、半導体基板４０の全面に膜厚１０ｎｍのルテニウム膜（Ｒｕ）１１ｆを堆積する。その後、図２０Ｆに示すように、露光工程とドライエッチング工程を用いてパターニングすることで、メモリ部８０の第１配線３上に下部電極１４、抵抗変化層１３、安定層１２及び上部電極１１から構成された抵抗変化素子１を形成し、ＦＰＧＡ部７０の第１配線３ｂ上に下部電極１４ｂ、抵抗変化層１３ｂ、安定層１２ｂ及び上部電極１１ｂから構成された抵抗変化素子１ｂを形成した。
【００９６】
次に、図２０Ｇに示すように、半導体基板４０の全面に第２層間絶縁膜３２を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施の形態では、第２層間絶縁膜３２として、酸化シリコン膜（ＳｉＯ２）を用いる。その後、第２層間絶縁膜３２上に露光工程とドライエッチング工程を用いて、共通線８、上部電極１１、上部電極１１ｂ及び第１配線３ａ上にビアホールを設け、窒化チタニウム膜（ＴｉＮ）及びタングステン膜（Ｗ）を堆積する。更に、ＣＭＰ法を用いて表面を平坦化するとともに、ビアホール以外の窒化チタニウム膜（ＴｉＮ）及びタングステン膜（Ｗ）を除去し、ビア９、９ｂ、９ａを形成する。次に、窒化チタニウム膜（ＴｉＮ）及びアルミニウム膜（Ａｌ）を順次堆積して金属配線層を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、第２配線６、６ｂ、６ａを第２配線層（Ｍｅｔａｌ２）に形成する。
【００９７】
以上により、本実施の形態に係る半導体装置が製造される。
【００９８】
なお、本実施の形態において、ロジック部６０とＦＰＧＡ部７０とメモリ部８０とがすべてそろっている必要はなく、例えば、ロジック部６０とメモリ部８０だけであっても良い。
【００９９】
本実施の形態についても、第１、２の実施の形態と同様の効果を得ることができる。
加えて、本実施の形態に係る半導体装置は、本発明に係る抵抗変化素子を用いたＦＰＧＡやメモリアレイを僅かの工程の変更でロジックＬＳＩに混載可能であり、製造コストの大幅な削減が可能となる。更に、ロジックＬＳＩのデバイスパラメータを変えることなく抵抗変化素子を用いたＦＰＧＡやメモリアレイを混載することができる。
【０１００】
以上のように、本発明に係る抵抗変化素子は、汎用不揮発メモリ、マイコン混載不揮発メモリに適用できる。加えて、メモリ素子のＯｎ／Ｏｆｆ抵抗比に制御することが可能であることから、ＦＰＧＡ用不揮発スイッチ及びスイッチ・メモリ混載素子等の新分野への応用も可能である。
【０１０１】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【０１０２】
１、１ｂ、１０１    抵抗変化素子
２、２ａ、１０２    トランジスタ
３、３ａ、３ｂ、１０３    第１配線
４、４ａ、１０４    コンタクト
６、６ａ、６ｂ、１０６    第２配線
８、１０８    共通線
９、９ａ、９ｂ、１０９    ビア
１１、１１ｂ、１１１    上部電極
１１ｆ    ルテニウム膜
１２、１２ｂ    安定層
１２ｆ    酸化タンタル膜
１３、１３ｂ    抵抗変化層
１３ｆ、１３ａｆ    酸化ジルコニウム膜
１４、１４ｂ、１１４    下部電極
１４ｆ    ルテニウム膜
１５、１６、１１５、１１６    フィラメント
１８    抵抗変化部
２１、２１ａ    ドレイン
２２、２２ａ    ゲート
２３、２３ａ    ゲート絶縁膜
２４、２４ａ    ソース
２５、２５ａ    サイドウォール
３１    第１層間絶縁膜
３２    第２層間絶縁膜
４０    半導体基板
４１    素子分離層
５０    抵抗変化型不揮発記憶装置
６０    ロジック部
７０    ＦＰＧＡ部
７１    クロスバースイッチ
８０    メモリ部
８１    メモリアレイ
９０    半導体装置
１１２    第１抵抗変化層
１２ｆ    酸化タンタル膜
１１３    第２抵抗変化層
ＰＬ    共通線
ＷＬ    ワード線
ＢＬ    ビット線
Ｘｉ    入力用信号線
Ｙｉ    出力用信号線
Ｒｉｊ    抵抗変化素子
ＭＣｋｌ    メモリセル
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
0005687978.tif 000014
【図８Ｃ】
0005687978.tif 000015
【図８Ｄ】
0005687978.tif 000016
【図８Ｅ】
0005687978.tif 000017
【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１１Ｇ】
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【図１１Ｈ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２０Ｃ】
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【図２０Ｄ】
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【図２０Ｅ】
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【図２０Ｆ】
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【図２０Ｇ】
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