(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層における活性領域に形成した第１トレンチの内部にエピタキシャル成長させて形成した第２導電型半導体材料からなる複数の柱状埋込層と、
前記活性領域を囲む周辺耐圧領域に形成したリング状の第２トレンチ、当該第２トレンチの内面に形成した絶縁膜及び前記第２トレンチの内部に前記絶縁膜を介して形成した導電性材料層を有し、逆バイアス時には前記導電性材料層及び前記柱状埋込層に挟まれた部分の前記半導体層を空乏化させる周辺耐圧構造と、
前記周辺耐圧領域を囲む周辺領域に形成した第３トレンチの内部にエピタキシャル成長させて形成した第２導電型半導体材料からなる１又は２以上の第２柱状埋込層とを備える半導体装置を製造するための半導体装置の製造方法であって、
前記第１導電型の半導体層を準備する半導体層準備工程と、
前記周辺耐圧領域に前記周辺耐圧構造を形成する周辺耐圧構造形成工程と、
前記半導体層の表面に形成した所定パターンの第１絶縁膜をマスクとして前記活性領域及び前記周辺領域にそれぞれ前記第１トレンチ及び前記第３トレンチを形成し、前記第１トレンチ及び前記第３トレンチの内部に前記第１絶縁膜の表面の高さ位置を超える高さ位置まで第２導電型半導体材料をエピタキシャル成長させることにより、前記活性領域に前記柱状埋込層を形成するとともに前記周辺領域に前記第２柱状埋込層を形成する埋込層形成工程と、
前記柱状埋込層及び前記第２柱状埋込層を前記第１絶縁膜の表面の高さ位置までＣＭＰ法によって研磨して除去するＣＭＰ工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記半導体層、前記複数の柱状埋込層及び前記１又は２以上の第２柱状埋込層は、単結晶シリコンからなることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記複数の柱状埋込層は、各々が第１間隔で平行に形成され、
前記複数の柱状埋込層のうち前記周辺耐圧構造に最も近い柱状埋込層と前記周辺耐圧構造との間隔は、前記第１間隔より狭いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記１又は２以上の第２柱状埋込層のうち前記周辺耐圧構造に最も近い第２柱状埋込層と前記周辺耐圧構造との間隔は、前記第１間隔より狭いことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第２柱状埋込層として、各々が前記第１間隔以下の間隔で平行に形成された２以上の第２柱状埋込層を備えることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のいずれかに記載の半導体装置の製造方法において、
前記柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のいずれかに記載の半導体装置の製造方法において、
前記第２柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことを特徴とする半導体装置の製造方法。
【請求項８】
前記半導体装置がショットキーバリアダイオードであることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記半導体装置がプレーナーゲート型ＭＯＳＦＥＴであることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置がトレンチゲート型ＭＯＳＦＥＴであることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記半導体装置がプレーナーゲート型ＩＧＢＴであることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記半導体装置がトレンチゲート型ＩＧＢＴであることを特徴とする請求項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記半導体装置がスーパージャンクション構造を有する半導体装置であることを特徴とする請求項１〜１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、スーパージャンクション構造を有する半導体装置が知られている（例えば、特許文献１参照。）。
図１３は、従来の半導体装置８００の要部を示す断面図である。図１３中、符号８３２は周辺絶縁膜を示し、符号８５０はカソード電極層を示す。
【０００３】
従来の半導体装置８００は、ショットキーバリアダイオードであって、図１３に示すように、ｎ＋型の半導体基板８１２上と、ｎ＋型の半導体基板８１２上に位置するｎ−型ドリフト層８１４と、前記ｎ−型ドリフト層８１４の内部に形成した複数の第１トレンチ８１６及び複数の第２トレンチ８２８と、第１トレンチ８１６及び第２トレンチ８２８の内部にエピタキシャル成長させて形成したｐ型半導体材料からなる複数の柱状埋込層８１８及び複数の第２柱状埋込層８３０と、ｎ−型ドリフト層８１４、複数の柱状埋込層８１８及び複数の第２柱状埋込層８３０の上部に形成したショットキーバリアメタル層８４６とを備える。柱状埋込層８１８は、柱状埋込層８１８で挟まれた領域のｎ−型ドリフト層８１４とｐ型の柱状埋込層８１８との間でｎ型とｐ型との不純物総量がおおよそ等しくなる状態であるチャージバランスを取れるような濃度のｐ型不純物を含有し、活性領域Ｒ１に配設されている。第２柱状埋込層８３０は、ガードリングとしての機能を有し、活性領域Ｒ１を取り囲む周辺領域Ｒ３に数十本にわたって配設されている（例えば、特許文献１参照。）。
【０００４】
従来の半導体装置８００によれば、スーパージャンクション構造を有するため、高い逆耐圧特性を有するショットキーバリアダイオードとなる。
【０００５】
また、従来の半導体装置８００によれば、周辺領域Ｒ３には第２導電型半導体材料からなる数十本の第２柱状埋込層（ガードリング）８３０が設けられているため、逆バイアス時には、最外周の第２柱状埋込層より内側の第２柱状埋込層８３０及びｎ−型ドリフト層８１４が空乏化され、素子周辺部での耐圧を高くすることができる。
【０００６】
しかしながら、従来の半導体装置８００においては、素子周辺部での耐圧を高くするために、周辺領域Ｒ３に数十本の第２柱状埋込層８３０を設けているため、周辺領域の面積が大きくなり、ひいては半導体装置が大きくなってしまうという問題がある。
【０００７】
そこで、本発明の発明者らは、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な半導体装置を想到し、特願２０１０−２０１２９９号（以下、先願という。）として既に出願している。
【０００８】
図１４は、先願に係る半導体装置９００の要部を示す断面図である。図１４中、符号９１２は半導体基板を示し、符号９１４はｎ−型ドリフト層を示し、符号９１６は埋込層トレンチを示し、符号９４６はショットキーバリアメタル層を示し、符号９５０はカソード電極層を示す。
【０００９】
先願に係る半導体装置９００は、従来の半導体装置８００の場合と同様に、スーパージャンクション構造を有するショットキーバリアダイオードであって、図１４に示すように、活性領域Ｒ１には、柱状埋込層で囲まれたｎ−型ドリフト層９１４との間でチャージバランスを取れるような濃度のｐ型半導体材料からなる複数の柱状埋込層９１８が配設されており、活性領域Ｒ１と周辺領域Ｒ３との間の周辺耐圧領域Ｒ２には、リング状の第２トレンチ９２２、第２トレンチ９２２の内面に形成された絶縁膜９２４及び第２トレンチ９２２の内部に絶縁膜９２４を介して形成された導電性材料層９２６を有する周辺耐圧構造９２０が配設されている。
【００１０】
このため、先願に係る半導体装置９００によれば、周辺耐圧領域Ｒ２には上記した周辺耐圧構造９２０が配設されているため、ｎ−型ドリフト層９１４と柱状埋込層９１８との間のｐｎ接合に逆バイアスが印加された場合には、周辺耐圧構造９２０の絶縁膜９２４が必要な耐圧の大部分を担うようになるため、従来の半導体装置８００の場合と同様に、素子周辺部での耐圧を高くすることができる。
【００１１】
また、先願に係る半導体装置９００によれば、周辺領域Ｒ３に数十本の第２柱状埋込層を設ける必要がなくなるため、従来の半導体装置８００の場合よりも周辺領域Ｒ３の面積を小さくすることが可能となる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００４−６５９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、本発明の発明者らの研究によれば、先願に係る半導体装置９００においては、製造工程中に第１絶縁膜９３２が削られ過ぎることに起因して素子周辺部での耐圧が低下してしまう場合があるという問題があることがわかった。図１５は、先願に係る半導体装置８００を製造する製造工程の要部を説明するために示す図である。図１５（ａ）はＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程直前の断面図であり、図１５（ｂ）はＣＭＰ工程直後の断面図である。なお、図１５中、符号９１７は柱状埋込層の本体部を示す。すなわち、先願に係る半導体装置９００を製造する際には、図１５（ａ）及び図１５（ｂ）に示すように、エピタキシャル成長法によって柱状埋込層９１８を形成する際に形成されてしまうキャップ部９１９をＣＭＰ法により除去する工程が必要となるが、先願に係る半導体装置９００においては、活性領域Ｒ１と周辺領域Ｒ３とで表面構造が大きく異なるため、ＣＭＰ工程を実施中に周辺耐圧領域Ｒ３の近傍で第１絶縁膜９３２が削られ過ぎてしまうことに起因して素子周辺部での耐圧が低下してしまう場合があるのである。なお、このような問題はスーパージャンクション構造を有する半導体装置だけに存在する問題ではなく、活性領域に柱状埋込層を有する半導体装置全般に存在する問題である。
【００１４】
そこで、本発明は、このような問題を解決するためになされたものであり、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置を提供することを目的とする。また、そのような半導体装置を製造可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
［１］本発明の半導体装置は、第１導電型の半導体層と、前記半導体層における活性領域に形成した第１トレンチの内部にエピタキシャル成長させて形成した第２導電型半導体材料からなる複数の柱状埋込層と、前記活性領域を囲む周辺耐圧領域に形成したリング状の第２トレンチ、当該第２トレンチの内面に形成した絶縁膜及び前記第２トレンチの内部に前記絶縁膜を介して形成した導電性材料層を有し、逆バイアス時には前記導電性材料層及び前記柱状埋込層に挟まれた部分の前記半導体層を空乏化させる周辺耐圧構造と、前記周辺耐圧領域を囲む周辺領域に形成した第３トレンチの内部にエピタキシャル成長させて形成した第２導電型半導体材料からなる１又は２以上の第２柱状埋込層とを備えることを特徴とする。
【００１６】
［２］本発明の半導体装置においては、前記半導体層、前記複数の柱状埋込層及び前記１又は２以上の第２柱状埋込層は、単結晶シリコンからなることが好ましい。
【００１７】
［３］本発明の半導体装置においては、前記複数の柱状埋込層は、各々が第１間隔で平行に形成され、前記複数の柱状埋込層のうち前記周辺耐圧構造に最も近い柱状埋込層と前記周辺耐圧構造との間隔は、前記第１間隔より狭いことが好ましい。
【００１８】
［４］本発明の半導体装置においては、前記１又は２以上の第２柱状埋込層のうち前記周辺耐圧構造に最も近い第２柱状埋込層と前記周辺耐圧構造との間隔は、前記第１間隔より狭いことが好ましい。
【００１９】
［５］本発明の半導体装置においては、前記第２柱状埋込層として、各々が前記第１間隔以下の間隔で平行に形成された２以上の第２柱状埋込層を備えることが好ましい。
【００２０】
［６］本発明の半導体装置においては、前記柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことが好ましい。
【００２１】
［７］本発明の半導体装置においては、前記第２柱状埋込層の底部の深さ位置は、前記導電性材料層の底部の深さ位置と等しいことが好ましい。
【００２２】
［８］本発明の半導体装置は、ショットキーバリアダイオードであってもよい。
【００２３】
［９］本発明の半導体装置は、プレーナーゲート型ＭＯＳＦＥＴであってもよい。
【００２４】
［１０］本発明の半導体装置は、トレンチゲート型ＭＯＳＦＥＴであってもよい。
【００２５】
［１１］本発明の半導体装置は、プレーナーゲート型ＩＧＢＴであってもよい。
【００２６】
［１２］本発明の半導体装置は、トレンチゲート型ＩＧＢＴであってもよい。
【００２７】
［１３］本発明の半導体装置は、スーパージャンクション構造を有する半導体装置であってもよい。
【００２８】
［１４］本発明の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、前記第１導電型の半導体層を準備する半導体層準備工程と、前記周辺耐圧領域に前記周辺耐圧構造を形成する周辺耐圧構造形成工程と、前記半導体層の表面に形成した所定パターンの第１絶縁膜をマスクとして前記活性領域及び前記周辺領域にそれぞれ前記第１トレンチ及び前記第３トレンチを形成し、前記第１トレンチ及び前記第３トレンチの内部に前記第１絶縁膜の表面の高さ位置を超える高さ位置まで第２導電型の半導体材料をエピタキシャル成長させることにより、前記活性領域に柱状埋込層を形成するとともに前記周辺領域に第２柱状埋込層を形成する埋込層形成工程と、前記柱状埋込層及び第２柱状埋込層を前記第１絶縁膜の表面の高さ位置までＣＭＰ法によって研磨して除去するＣＭＰ工程とを含むことを特徴とする。
【発明の効果】
【００２９】
本発明の半導体装置によれば、周辺耐圧領域に上記した周辺耐圧構造を備えるため、第１導電型の半導体層と第２導電型の柱状埋込層との間のｐｎ接合に逆バイアスが印加された場合には、周辺耐圧構造の絶縁膜が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置９００の場合と同様に、素子周辺部での耐圧を高くすることができる。
【００３０】
また、本発明の半導体装置によれば、周辺領域にいわゆるダミーの柱状埋込層（第２柱状埋込層）を配設していることから、活性領域と周辺領域とで表面構造が大きく異なることがなくなるため、ＣＭＰ工程を実施中に周辺耐圧領域の近傍で第１絶縁膜が削られ過ぎてしまうことがなくなり、その結果、ＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。
【００３１】
さらにまた、本発明の半導体装置によれば、周辺領域ではなく周辺耐圧領域において耐圧を維持するようにしているため、第２柱状埋込層は２〜５本程度で十分であり、従来の高耐圧半導体装置８００の場合のように第２柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。
【００３２】
このため、本発明の半導体装置は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。
【００３３】
本発明の半導体装置の製造方法によれば、本発明の半導体装置を製造することができる。
【図面の簡単な説明】
【００３４】
【図１】実施形態１に係る半導体装置１００を説明するために示す図である。
【図２】実施形態１に係る半導体装置１００の製造方法を説明するために示す図である。
【図３】実施形態１に係る半導体装置１００の製造方法を説明するために示す図である。
【図４】実施形態１に係る半導体装置１００の製造方法を説明するために示す図である。
【図５】実施形態２に係る半導体装置２００を説明するために示す図である。
【図６】実施形態２に係る半導体装置２００の製造方法を説明するために示す図である。
【図７】実施形態３に係る半導体装置３００を説明するために示す図である。
【図８】実施形態３に係る半導体装置３００の製造方法を説明するために示す図である。
【図９】実施形態４に係る半導体装置４００を説明するために示す図である。
【図１０】実施形態４に係る半導体装置４００の製造方法を説明するために示す図である。
【図１１】実施形態５に係る半導体装置５００を説明するために示す図である。
【図１２】実施形態５に係る半導体装置５００の製造方法を説明するために示す図である。
【図１３】従来の半導体装置８００を説明するために示す図である。
【図１４】先願に係る半導体装置９００を説明するために示す図である。
【図１５】先願に係る半導体装置９００を製造する製造工程の要部を説明するために示す図である。
【発明を実施するための形態】
【００３５】
以下、本発明の半導体装置及び半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。
【００３６】
［実施形態１］
１．実施形態１に係る半導体装置１００の構成
まず、実施形態１に係る半導体装置１００の構成を説明する。
図１は、実施形態１に係る半導体装置１００を説明するために示す図である。図１（ａ）は実施形態１に係る半導体装置１００の平面図であり、図１（ｂ）は図１（ａ）のＸ−Ｘ’断面図であり、図１（ｃ）は図１（ａ）のＹ−Ｙ’断面図である。なお、図１（ａ）においては、理解を容易にするために、柱状埋込層１１８、導電性材料層１２６及び第２柱状埋込層１３０のみを示している。
【００３７】
実施形態１に係る半導体装置１００は、スーパージャンクション構造を有するショットキーバリアダイオードであり、図１（ａ）に示すように、活性領域Ｒ１と、活性領域Ｒ１を囲む周辺耐圧領域Ｒ２と、周辺耐圧領域Ｒ２を囲む周辺領域Ｒ３とに分画されている。
【００３８】
実施形態１に係る半導体装置１００は、図１（ｂ）に示すように、ｎ−型ドリフト層１１４と、柱状埋込層１１８と、周辺耐圧構造１２０と、第２柱状埋込層１３０と、周辺絶縁膜１３２と、ショットキーバリアメタル層１４６と、カソード電極層１５０とを備える。
【００３９】
ｎ−型ドリフト層１１４は、ｎ＋型半導体基板１１２の上部にエピタキシャル成長させることにより形成されたものであって、ｎ＋型半導体基板１１２とｎ−型ドリフト層１１４とで半導体基体１１０を構成する。ｎ−型ドリフト層１１４の厚さは、例えば１０μｍであり、ｎ−型ドリフト層の不純物濃度は、例えば１．５×１０１６ｃｍ−３である。
【００４０】
柱状埋込層１１８は、ｎ−型ドリフト層１１４における活性領域Ｒ１に形成した第１トレンチ１１６の内部にエピタキシャル成長させて形成したｐ型半導体材料（第２導電型半導体材料）からなる。柱状埋込層１１８の本数は使用目的や構造に合わせて適宜変更することができる。ｐ型半導体材料の不純物濃度は、例えば４．５×１０１６ｃｍ−３である。
【００４１】
柱状埋込層１１８の底部の深さ位置は全て同じであり、後述する導電性材料層１２６の底部の深さ位置と等しい。柱状埋込層１１８の深さは、例えば５．５μｍであり、幅は、例えば０．５μｍである。柱状埋込層１１８は、それぞれ第１間隔ｄ１で平行に形成されている。第１間隔ｄ１は、例えば１．５μｍである。
【００４２】
周辺耐圧構造１２０は、第２トレンチ１２２、絶縁膜１２４及び導電性材料層１２６を有し、逆バイアス時には導電性材料層１２６及び柱状埋込層１１８に挟まれた部分を空乏化させる。柱状埋込層１１８のうち周辺耐圧構造１２０に最も近い柱状埋込層１１８と周辺耐圧構造１２０との間隔は、第１間隔ｄ１より狭い第２間隔ｄ２である。第２間隔ｄ２は、例えば１．０μｍである。
【００４３】
第２トレンチ１２２は、周辺耐圧領域Ｒ２に形成されたリング状の溝で、例えば幅が２．５μｍであり、深さが６．５μｍである。実施形態１においては第２トレンチの形状を正方形としたが、長方形などの他の四角形、他の多角形、角を丸くした多角形及び円形としてもよい。
【００４４】
絶縁膜１２４は、第２トレンチ１２２の内面に形成された熱酸化膜であり、厚さは例えば１．０μｍである。
導電性材料層１２６は、第２トレンチ１２２の内部に絶縁膜１２４を介して形成され、例えば高濃度の不純物を含有するポリシリコンからなる。
【００４５】
第２柱状埋込層１３０は、周辺領域Ｒ３に形成され、ｐ型半導体材料からなる２本の柱状埋込層である。第２柱状埋込層１３０の本数は使用目的や構造に合わせて適宜変更することができる。ｐ型半導体材料の不純物濃度は、例えば４．５×１０１６ｃｍ−３である。
【００４６】
第２柱状埋込層１３０は、各々が第１間隔ｄ１以下の第４間隔ｄ４で平行に形成される。第２間隔ｄ４は、例えば、１．０μｍとすることができる。実施形態１においては、第２柱状埋込層１３０は、各々が第４間隔ｄ４で等しい間隔で形成するが、第１間隔ｄ１以下であればそれぞれ異なる間隔としてもよく、例えば、周辺耐圧構造１２０から離れるにつれて短くなっていくように形成してもよい。
【００４７】
また、第２柱状埋込層１３０のうち周辺耐圧構造１２０に最も近い第２柱状埋込層と周辺耐圧構造１２０との間隔は、第１間隔ｄ１より狭い第３間隔ｄ３である。また、第２柱状埋込層１３０の底部の深さ位置は全て同じ深さで、導電性材料層１２６の底部の深さ位置と等しくなるように形成されている。第３間隔ｄ３は、例えば１．０μｍである。また、第２柱状埋込層１３０の底部の深さは、例えば５．５μｍである。
【００４８】
周辺絶縁膜１３２は、酸化膜からなる。ショットキーバリアメタル層１４６は、ｎ−型ドリフト層１１４とはショットキー接合を形成し、柱状埋込層１１８及び導電性材料層１２６とはオーミック接合を形成する。ショットキーバリアメタル層１４６の材料は例えば白金であり、ショットキーバリアメタル層１４６の厚さは例えば２００ｎｍである。カソード電極層１５０は、電極材料である金属（例えば、ニッケル）を半導体基体１１０の裏面に蒸着して形成する。カソード電極層１５０の厚さは、例えば２００ｎｍである。
【００４９】
実施形態１に係る半導体装置１００は、図１（ａ）におけるＹ−Ｙ’に沿った方向においても、図１（ｃ）に示すように、周辺耐圧構造１２０の内側に柱状埋込層１１８が形成され、かつ、周辺耐圧構造１２０の外側に第２柱状埋込層１３０が形成されている。
【００５０】
２．実施形態１に係る半導体装置１００の製造方法
次に、実施形態１に係る半導体装置１００の製造方法を以下に示す各工程に沿って説明する。
図２〜図４は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｄ）及び図４（ａ）〜図４（ｄ）は各工程図である。
【００５１】
１．半導体層準備工程
まず、ｎ＋型半導体基板１１２と、ｎ＋型半導体基板１１２の表面側にエピタキシャル成長方により形成したｎ−型ドリフト層１１４とを有する半導体基体１１０を準備する（図２（ａ）参照。）。ｎ＋型半導体基板１１２としては、例えばシリコン基板を用いることができるが、炭化珪素ＳｉＣや窒化ガリウムＧａＮからなる基板を用いてもよい。
【００５２】
２．周辺耐圧構造形成工程
次に、周辺耐圧構造１２０を形成する。周辺耐圧構造形成工程は、第２トレンチ形成工程と、絶縁膜形成工程と、導電性材料層形成工程とからなる。
【００５３】
２−１．第２トレンチ形成工程
周辺耐圧構造形成工程においては、まず、ｎ−型ドリフト層１１４の表面側からリング状の第２トレンチ１２２を形成する。具体的には、ｎ−型ドリフト層１１４の表面に熱酸化法又はＣＶＤ法により第１絶縁膜である第１絶縁膜１３２’を形成した後、図示しないレジスト膜（厚さ：例えば０．８μｍ。）を形成し、写真工程を実施することにより、第２トレンチ形成部に開口部を設け、当該開口部における第１絶縁膜１３２’をドライエッチングにより除去する。次に、レジスト酸化膜を取り除き、その後、第１絶縁膜１３２’をマスクとしてｎ−型ドリフト層１１４をドライエッチングすることにより、ｎ−型ドリフト層１１４の表面にリング状の第２トレンチ１２２を形成する（図２（ｂ）参照。）。
【００５４】
２−２．絶縁膜形成工程
周辺耐圧構造形成工程においては、ケミカルドライエッチングや犠牲酸化等で第２トレンチ１２２の底部及び側面のダメージ層を取り除きつつラウンド化を行った後、半導体基体１１０を熱酸化することにより第２トレンチ１２２の内部に絶縁膜１２４を形成する（図２（ｃ）参照。）。なお、ここでは絶縁膜１２４を熱酸化により形成したが、ＣＶＤ法にて形成してもよい。
【００５５】
２−３．導電性材料層形成工程
周辺耐圧構造形成工程においては、次に、第２トレンチ１２２の内部に絶縁膜１２４を介して導電性材料層１２６を形成する。具体的には、ｎ−型ドリフト層１１４の表面側から導電性材料１２６’を堆積させる（図２（ｄ）参照。）。その後、ｎ−型ドリフト層１１４の表面の高さ位置より上部に位置する導電性材料を除去することにより導電性材料層１２６を形成する（図３（ａ）参照）。）。
以上の周辺耐圧構造形成工程により周辺耐圧構造１２０が形成される。
【００５６】
３.埋込層形成工程
次に、活性領域Ｒ１に柱状埋込層１１８を形成するとともに周辺領域Ｒ３に第２柱状埋込層１３０を形成する。埋込層形成工程は、第１トレンチ及び第３トレンチ形成工程と、柱状埋込層及び第２柱状埋込層形成工程とからなる。
【００５７】
３−１．第１トレンチ及び第３トレンチ形成工程
第１トレンチ及び第３トレンチ形成工程においては、まず、導電性材料を熱酸化することにより導電性材料層１２６の上部にトレンチマスクとなる酸化膜を形成する（図３（ｂ）参照。）。当該酸化膜は第１絶縁膜１３２’の一部を構成する。続いて、図示しないレジスト膜（厚さ：例えば０．８μｍ。）を形成し、写真工程を実施することにより、柱状埋込層及び第２柱状埋込層の形成位置に開口部を設け、当該開口部における第１絶縁膜１３２’をドライエッチングにより除去する。次に、レジスト膜を取り除き、その後、第１絶縁膜１３２’をマスクとしてｎ−型ドリフト層１１４をドライエッチングすることにより、ｎ−型ドリフト層１１４の表面に第１トレンチ１１６及び第２トレンチ１２８を形成する（図３（ｃ）参照。）。
【００５８】
３−２．柱状埋込層及び第２柱状埋込層形成工程
埋込層形成工程においては、第１トレンチ１１６及び第２トレンチ１２８の内面について、ケミカルドライエッチングや犠牲酸化、水素アニール等により、第１トレンチ形成工程のドライエッチングによるダメージ層除去を行った後、ｐ型不純物を含むドーパントガスを導入しながら第１絶縁膜１３２’表面の高さ位置を超える高さ位置までｐ型の単結晶シリコンをエピタキシャル成長させる。
このことにより活性領域Ｒ１に、第１絶縁膜１３２’表面の高さ位置までの本体部１１７と第１絶縁膜１３２’表面の高さ位置を超えた部分であるキャップ部１１９とからなる柱状埋込層１１８’を形成するとともに、周辺領域Ｒ３に第１絶縁膜１３２’表面の高さ位置までの本体部１２９と第１絶縁膜１３２’表面の高さ位置を超えた部分であるキャップ部１３１とからなる第２柱状埋込層１３０’を形成する（図３（ｄ）参照。）。
【００５９】
４.ＣＭＰ工程
次に、埋込層形成工程で形成されたキャップ部１１９,１３１を第１絶縁膜１３２’の表面の高さ位置までＣＭＰ法によって研磨して除去する（図４（ａ）参照。）。
【００６０】
５.周辺絶縁膜工程
次に、本体部１１７，１２９をドライエッチングによりｎ−型ドリフト層１１４の表面の高さ位置まで除去する。このことにより、柱状埋込層１１８及び第２柱状埋込層１３０が形成される（図４（ｂ）参照。）。
その後、第１絶縁膜１３２’間に露出している柱状埋込層１１８及び第２柱状埋込層１３０の表面を熱酸化することで第２柱状埋込層１３０表面に後に周辺絶縁膜１３２となるための酸化膜を形成する。当該酸化膜は第１絶縁膜１３２’の一部を構成する。
その後、レジスト膜Ｍを形成し、写真工程を実施することにより、活性領域Ｒ１全体及び周辺耐圧領域Ｒ２の所定の部分に開口部を設け、当該開口部における第１絶縁膜１３２’をドライエッチングにより除去する。このとき、周辺領域Ｒ３に残った第１絶縁膜１３２’が周辺絶縁膜１３２となる（図４（ｃ）参照。）。その後、レジスト膜Ｍを取り除く。
【００６１】
６.電極形成工程
次に、周辺絶縁膜工程で設けた開口部に、ｎ−型ドリフト層１１４とはショットキー接合を形成し、柱状埋込層１１８及び導電性材料層１２６とはオーミック接合を形成するショットキーバリアメタル層１４６を形成するとともに、半導体基体１１０の裏面側に位置するｎ＋型半導体基板１１２の裏面側にカソード電極層１５０を形成する（図４（ｄ）参照。）。
【００６２】
上記の工程を順次実施することにより、実施形態１に係る半導体装置１００を製造することができる。
【００６３】
３．実施形態１に係る半導体装置１００の効果
実施形態１に係る半導体装置１００によれば、周辺耐圧領域Ｒ２に上記した周辺耐圧構造１２０を備えるため、ｎ−型ドリフト層１１４とｐ型の柱状埋込層１１８との間のｐｎ接合に逆バイアスが印加された場合には、周辺耐圧構造１２０の絶縁膜１２４が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置９００の場合と同様に、素子周辺部での耐圧を高くすることができる。
【００６４】
また、実施形態１に係る半導体装置１００によれば、周辺領域Ｒ３にいわゆるダミーの柱状埋込層（第２柱状埋込層）を配設していることから、活性領域Ｒ１と周辺領域Ｒ３とで表面構造が大きく異なることがなくなるため、ＣＭＰ工程を実施中に周辺耐圧領域１２０の近傍で第１絶縁膜１３２が削られ過ぎてしまうことがなくなり（図３（ｄ）及び図４（ａ）並びに図１５（ａ）及び図１５（ｂ）参照。）、その結果、ＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。
【００６５】
さらにまた、本発明の半導体装置１００によれば、周辺領域Ｒ３ではなく周辺耐圧領域Ｒ２において耐圧を維持するようにしているため、第２柱状埋込層は２〜５本程度で十分であり、従来の半導体装置８００の場合のように第２柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。
【００６６】
このため、本発明の半導体装置１００は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。
【００６７】
また、実施形態１に係る半導体装置１００によれば、複数の柱状埋込層１１８は、第１間隔ｄ１で平行に形成されているため、特定の部分に電界が集中することを防ぐことが可能となり、空乏層を広い範囲に広げることができる。このため、活性領域Ｒ１において耐圧を高くすることが可能となる。
【００６８】
また、実施形態１に係る半導体装置１００によれば、複数の柱状埋込層１１８のうち周辺耐圧構造１２０に最も近い柱状埋込層１１８と周辺耐圧構造１２０との間隔は、第１間隔ｄ１より狭い第２間隔ｄ２であるため、逆バイアス時に活性領域Ｒ１と周辺耐圧構造Ｒ２とで挟まれた領域を確実に空乏化することが可能となる。
【００６９】
また、実施形態１に係る半導体装置１００によれば、周辺耐圧構造１２０に最も近い第２柱状埋込層１３０と周辺耐圧構造１２０との間隔は、第１間隔ｄ１より狭い第３間隔ｄ３であるため、逆バイアス時に周辺耐圧領域Ｒ２と周辺領域Ｒ３とで挟まれた領域まで確実に空乏化することが可能となる。
【００７０】
また、実施形態１に係る半導体装置１００によれば、第２柱状埋込層１３０として、各々が第１間隔ｄ１以下の間隔ｄ４で平行に形成された２以上の第２柱状埋込層１３０を備えるため、逆バイアス時に空乏層を複数の第２柱状埋込層１３０のうち最外周の第２柱状埋込層１３０まで広げることが可能となり、素子周辺での耐圧をより一層高くすることが可能となる。
【００７１】
また、実施形態１に係る半導体装置１００によれば、柱状埋込層１１８の底部の深さ位置が、導電性材料層１２６の底部の深さ位置と等しいため、複数の柱状埋込層１１８から下方に伸びた空乏層の底部を滑らかにすることが可能となり、逆バイアス時に柱状埋込層の底部や周辺耐圧構造の底部に電界が集中することがなくなる。このため、活性領域Ｒ１から周辺耐圧領域Ｒ２にかけての耐圧を高くすることが可能となる。
【００７２】
また、実施形態１に係る半導体装置１００によれば、第２柱状埋込層１３０の底部の深さ位置が、導電性材料層１２６の底部の深さ位置と等しいため、周辺耐圧構造１２０及び第２柱状埋込層１３０から下方に伸びた空乏層の底部を滑らかにすることが可能となり、逆バイアス時に第２柱状埋込層の底部や周辺耐圧構造の底部に電界が集中することがなくなる。このため、周辺耐圧領域Ｒ２から周辺領域Ｒ３にかけての耐圧を高くすることが可能となる。
【００７３】
また、実施形態１に係る半導体装置１００は、スーパージャンクション構造を有する高耐圧の半導体装置であるため、半導体基体１１０における特定の部分に電界が集中することを抑制することが可能となり、空乏層をｎ−型ドリフト層及び柱状埋込層に広げることができる。そのため、活性領域における耐圧を高くすることが可能となる。
【００７４】
また、実施形態１に係る半導体装置１００によれば、図１（ａ）におけるＹ−Ｙ’に沿った方向においても、図１（ａ）におけるＸ−Ｘ’に沿った方向の場合と同様に、周辺耐圧構造１２０の外側に第２柱状埋込層１３０が形成されているため、柱状埋込層を形成する過程で形成されてしまうキャップ部をＣＭＰ法により除去するＣＭＰ工程において、周辺領域にもキャップ部が形成されるため、図１５（ｂ）に示すように、周辺領域Ｒ３において第１絶縁膜１３２’が削れ過ぎてしまうことがなくなるこのため、ＣＭＰ工程に起因して素子周辺での耐圧が低下してしまうことがなくなる（図３（ｄ）及び図４（ａ）参照。）。
【００７５】
［実施形態２］
図５は、実施形態２に係る半導体装置２００を説明するために示す図である。図５（ａ）は実施形態２に係る半導体装置２００の平面図であり、図５（ｂ）は図５（ａ）におけるＸ−Ｘ’断面図を示す図であり、図５（ｃ）は図５（ａ）におけるＹ−Ｙ’断面図を示す図である。なお、図５（ａ）においては、図１（ａ）の場合と同様に、理解を容易にするために、柱状埋込層２１８、導電性材料層２２６及び第２柱状埋込層２３０のみを示す。図５（ａ）中、符号ＧＰはゲートパッドを示す。
【００７６】
図６は、実施形態２に係る半導体装置の製造方法を説明するために示す図である。図６（ａ）〜図６（ｄ）は工程図である。なお、図６（ａ）〜図６（ｂ）に示す工程は、図２（ａ）〜図３（ｄ）に示す工程と同様であるため、図２（ｂ）〜図３（ｃ）に示す工程については図示を省略する。また、図６（ｃ）〜図６（ｄ）に示す工程は、一般的なプレーナーゲート型ＭＯＳＦＥＴの製造方法の場合と同様であるため、図６（ｃ）〜図６（ｄ）の間にある工程は図示を省略する。
【００７７】
実施形態２に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、図５（ｂ）に示すように、半導体装置がプレーナーゲート型ＭＯＳＦＥＴである点が実施形態１に係る半導体装置１００の場合と異なる。すなわち、実施形態２に係る半導体装置２００は、図５（ｂ）に示すように、ボディ領域２３４と、ソース領域２３６と、ゲート絶縁膜２４０及びゲート電極層２４２からなるゲート電極構造２３８と、ソース電極層２４６と、ドレイン電極層２５０とを備えるプレーナーゲート型ＭＯＳＦＥＴである。
【００７８】
このように、実施形態２に係る半導体装置２００は、半導体装置がプレーナーゲート型ＭＯＳＦＥＴである点が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００と同様の以下の特徴を有するため、実施形態１に係る半導体装置１００が有する効果と同様の効果を有する。
【００７９】
すなわち、実施形態２に係る半導体装置２００によれば、図５（ｂ）に示すように、周辺耐圧領域Ｒ２に上記した周辺耐圧構造２２０を備えるため、ｎ−型ドリフト層２１４とｐ型の柱状埋込層２１８との間のｐｎ接合に逆バイアスが印加された場合には、周辺耐圧構造２２０の絶縁膜２２４が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置９００の場合と同様に、素子周辺部での耐圧を高くすることができる。
【００８０】
また、実施形態２に係る半導体装置２００によれば、図５（ｂ）に示すように、周辺領域Ｒ３にいわゆるダミーの柱状埋込層（第２柱状埋込層２３０）を配設していることから、活性領域Ｒ１と周辺領域Ｒ３とで表面構造が大きく異なることがなくなるため、ＣＭＰ工程を実施中に周辺耐圧領域２２０の近傍で第１絶縁膜２３２が削られ過ぎてしまうことがなくなり（図６（ｂ）及び図６（ｃ）参照。）。その結果、ＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。
【００８１】
さらにまた、実施形態２に係る半導体装置２００によれば、周辺領域Ｒ３ではなく周辺耐圧領域Ｒ２において耐圧を維持するようにしているため、第２柱状埋込層は２〜５本程度で十分であり、従来の半導体装置８００の場合のように第２柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。
【００８２】
このため、実施形態２に係る半導体装置２００は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。
【００８３】
なお、実施形態２に係る半導体装置２００は、半導体装置がプレーナーゲート型ＭＯＳＦＥＴである点以外の点では実施形態１に係る半導体装置１００の場合と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち同様の効果を有する。
【００８４】
［実施形態３］
図７は、実施形態３に係る半導体装置３００を説明するために示す図である。図７（ａ）は実施形態３に係る半導体装置３００の平面図であり、図７（ｂ）は図７（ａ）におけるＸ−Ｘ’断面図を示す図であり、図７（ｃ）は図７（ａ）におけるＹ−Ｙ’断面図を示す図である。なお、図７（ａ）においては、図５（ａ）の場合と同様に、理解を容易にするために、柱状埋込層３１８、導電性材料層３２６及び第２柱状埋込層３３０のみを示す。図７（ａ）中、符号ＧＰはゲートパッドを示す。
【００８５】
図８は、実施形態３に係る半導体装置の製造方法を説明するために示す図である。図８（ａ）〜図８（ｄ）は工程図である。なお、図８（ａ）〜図８（ｂ）に示す工程は、図２（ａ）〜図３（ｄ）に示す工程と同様であるため、図２（ｂ）〜図３（ｃ）に対応する工程については図示を省略する。また、図８（ｃ）〜図８（ｄ）に示す工程は、一般的なトレンチゲート型ＭＯＳＦＥＴの製造方法の場合と同様であるため、図８（ｃ）〜図８（ｄ）の間にある工程は図示を省略する。
【００８６】
実施形態３に係る半導体装置３００は、基本的には実施形態２に係る半導体装置２００と同様の構成を有するが、図７（ｂ）に示すように、半導体装置がトレンチゲート型ＭＯＳＦＥＴである点で実施形態２に係る半導体装置２００の場合と異なる。すなわち、実施形態３に係る半導体装置３００は、図７（ｂ）に示すように、ボディ領域３３４と、ソース領域３３６と、ゲート絶縁膜３４０及びゲート電極層３４２からなるゲート電極構造３３８と、ソース電極層３４６と、ドレイン電極層３５０とを備えるトレンチゲート型ＭＯＳＦＥＴである。
【００８７】
このように、実施形態３に係る半導体装置３００は、半導体装置がトレンチゲート型ＭＯＳＦＥＴである点が実施形態２に係る半導体装置２００の場合とは異なるが、実施形態２に係る半導体装置２００と同様の以下の特徴を有するため、実施形態２に係る半導体装置２００が有する効果と同様の効果を有する。
【００８８】
すなわち、実施形態３に係る半導体装置３００によれば、図７（ｂ）に示すように、周辺耐圧領域Ｒ２に上記した周辺耐圧構造３２０を備えるため、ｎ−型ドリフト層３１４とｐ型の柱状埋込層３１８との間のｐｎ接合に逆バイアスが印加された場合には、周辺耐圧構造３２０の絶縁膜３２４が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置９００の場合と同様に、素子周辺部での耐圧を高くすることができる。
【００８９】
また、実施形態３に係る半導体装置３００によれば、図７（ｂ）に示すように、周辺領域Ｒ３にいわゆるダミーの柱状埋込層（第２柱状埋込層３３０）を配設していることから、活性領域Ｒ１と周辺領域Ｒ３とで表面構造が大きく異なることがなくなるため、ＣＭＰ工程を実施中に周辺耐圧領域３２０の近傍で第１絶縁膜３３２が削られ過ぎてしまうことがなくなり（図８（ｂ）及び図８（ｃ）参照。）。その結果、ＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。
【００９０】
さらにまた、実施形態３に係る半導体装置３００によれば、周辺領域Ｒ３ではなく周辺耐圧領域Ｒ２において耐圧を維持するようにしているため、第２柱状埋込層は２〜５本程度で十分であり、従来の半導体装置８００の場合のように第２柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。
【００９１】
このため、実施形態３に係る半導体装置３００は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。
【００９２】
なお、実施形態３に係る半導体装置３００は、半導体装置がトレンチゲート型ＭＯＳＦＥＴである点以外の点では実施形態２に係る半導体装置２００の場合と同様の構成を有するため、実施形態２に係る半導体装置２００が有する効果のうち同様の効果を有する。
【００９３】
［実施形態４］
図９は、実施形態４に係る半導体装置４００を説明するために示す図である。図９（ａ）は実施形態４に係る半導体装置４００の平面図であり、図９（ｂ）は図９（ａ）におけるＸ−Ｘ’断面図を示す図であり、図９（ｃ）は図９（ａ）におけるＹ−Ｙ’断面図を示す図である。なお、図９（ａ）においては、図５（ａ）の場合と同様に、理解を容易にするために、柱状埋込層４１８、導電性材料層４２６及び第２柱状埋込層４３０のみを示す。図９（ａ）中、符号ＧＰはゲートパッドを示す。
【００９４】
図１０は、実施形態４に係る半導体装置の製造方法を説明するために示す図である。図１０（ａ）〜図１０（ｄ）は工程図である。なお、図１０（ａ）〜図１０（ｂ）に示す工程は、図２（ａ）〜図３（ｄ）に示す工程と同様であるため、図２（ｂ）〜図３（ｃ）に対応する工程については図示を省略する。また、図１０（ｃ）〜図１０（ｄ）に示す工程は、一般的なプレーナーゲート型ＩＧＢＴの製造方法の場合と同様であるため、図１０（ｃ）〜図１０（ｄ）の間にある工程は図示を省略する。
【００９５】
実施形態４に係る半導体装置４００は、基本的には実施形態２に係る半導体装置２００と同様の構成を有するが、図９（ｂ）に示すように、半導体装置がプレーナーゲート型ＩＧＢＴである点で実施形態２に係る半導体装置２００の場合と異なる。すなわち、実施形態４に係る半導体装置４００は、図９（ｂ）に示すように、ボディ領域４３４と、エミッタ領域４３６と、ゲート絶縁膜４４０及びゲート電極層４４２からなるゲート電極構造４３８と、エミッタ電極層４４６と、コレクタ電極層４５０とを備え、実施形態２のｎ＋型半導体基板２１２の代わりにｐ＋型半導体層４１２を備えるプレーナーゲート型ＩＧＢＴである。
【００９６】
このように、実施形態４に係る半導体装置４００は、半導体装置がプレーナーゲート型ＩＧＢＴである点が実施形態２に係る半導体装置２００の場合とは異なるが、実施形態２に係る半導体装置２００と同様の以下の特徴を有するため、実施形態２に係る半導体装置２００が有する効果と同様の効果を有する。
【００９７】
すなわち、実施形態４に係る半導体装置４００によれば、図９（ｂ）に示すように、周辺耐圧領域Ｒ２に上記した周辺耐圧構造４２０を備えるため、ｎ−型ドリフト層４１４とｐ型の柱状埋込層４１８との間のｐｎ接合に逆バイアスが印加された場合には、周辺耐圧構造４２０の絶縁膜４２４が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置９００の場合と同様に、素子周辺部での耐圧を高くすることができる。
【００９８】
また、実施形態４に係る半導体装置４００によれば、図９（ｂ）に示すように、周辺領域Ｒ３にいわゆるダミーの柱状埋込層（第２柱状埋込層４３０）を配設していることから、活性領域Ｒ１と周辺領域Ｒ３とで表面構造が大きく異なることがなくなるため、ＣＭＰ工程を実施中に周辺耐圧領域４２０の近傍で第１絶縁膜４３２が削られ過ぎてしまうことがなくなり（図１０（ｂ）及び図１０（ｃ）参照。）。その結果、ＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。
【００９９】
さらにまた、実施形態４に係る半導体装置４００によれば、周辺領域Ｒ３ではなく周辺耐圧領域Ｒ２において耐圧を維持するようにしているため、第２柱状埋込層は２〜５本程度で十分であり、従来の半導体装置８００の場合のように第２柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。
【０１００】
このため、実施形態４に係る半導体装置４００は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。
【０１０１】
なお、実施形態４に係る半導体装置４００は、半導体装置がプレーナーゲート型ＩＧＢＴである点以外の点では実施形態２に係る半導体装置２００の場合と同様の構成を有するため、実施形態２に係る半導体装置２００が有する効果のうち同様の効果を有する。
【０１０２】
［実施形態５］
図１１は、実施形態５に係る半導体装置５００を説明するために示す図である。図１１（ａ）は実施形態５に係る半導体装置５００の平面図であり、図１１（ｂ）は図１１（ａ）におけるＸ−Ｘ’断面図を示す図であり、図１１（ｃ）は図１１（ａ）におけるＹ−Ｙ’断面図を示す図である。なお、図１１（ａ）においては、図９（ａ）の場合と同様に、理解を容易にするために、柱状埋込層５１８、導電性材料層５２６及び第２柱状埋込層５３０のみを示す。図１１（ａ）中、符号ＧＰはゲートパッドを示す。
【０１０３】
図１２は、実施形態５に係る半導体装置の製造方法を説明するために示す図である。図１２（ａ）〜図１２（ｄ）は工程図である。なお、図１２（ａ）〜図１２（ｂ）に示す工程は、図２（ａ）〜図３（ｄ）に示す工程と同様であるため、図２（ｂ）〜図３（ｃ）に対応する工程については図示を省略する。また、図１２（ｃ）〜図１２（ｄ）に示す工程は、一般的なトレンチゲート型ＩＧＢＴの製造方法の場合と同様であるため、図１２（ｃ）〜図１２（ｄ）の間にある工程は図示を省略する。
【０１０４】
実施形態５に係る半導体装置５００は、基本的には実施形態４に係る半導体装置４００と同様の構成を有するが、図１１（ｂ）に示すように、半導体装置がトレンチゲート型ＩＧＢＴである点で実施形態４に係る半導体装置４００の場合と異なる。すなわち、実施形態５に係る半導体装置５００は、図１１（ｂ）に示すように、ボディ領域５３４と、エミッタ領域５３６と、ゲート絶縁膜５４０及びゲート電極層５４２からなるゲート電極構造５３８と、エミッタ電極層５４６と、コレクタ電極層５５０とを備えるトレンチゲート型ＩＧＢＴである。
【０１０５】
このように、実施形態５に係る半導体装置５００は、半導体装置がトレンチゲート型ＩＧＢＴである点が実施形態４に係る半導体装置４００の場合とは異なるが、実施形態４に係る半導体装置４００と同様の以下の特徴を有するため、実施形態４に係る半導体装置４００が有する効果と同様の効果を有する。
【０１０６】
すなわち、実施形態５に係る半導体装置５００によれば、図１１（ｂ）に示すように、周辺耐圧領域Ｒ２に上記した周辺耐圧構造５２０を備えるため、ｎ−型ドリフト層５１４とｐ型の柱状埋込層５１８との間のｐｎ接合に逆バイアスが印加された場合には、周辺耐圧構造５２０の絶縁膜５２４が必要な耐圧の大部分を担うようになるため、先願に係る半導体装置９００の場合と同様に、素子周辺部での耐圧を高くすることができる。
【０１０７】
また、実施形態５に係る半導体装置５００によれば、図１１（ｂ）に示すように、周辺領域Ｒ３にいわゆるダミーの柱状埋込層（第２柱状埋込層５３０）を配設していることから、活性領域Ｒ１と周辺領域Ｒ３とで表面構造が大きく異なることがなくなるため、ＣＭＰ工程を実施中に周辺耐圧領域５２０の近傍で第１絶縁膜５３２が削られ過ぎてしまうことがなくなり（図１２（ｂ）及び図１２（ｃ）参照。）。その結果、ＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことがなくなる。
【０１０８】
さらにまた、実施形態５に係る半導体装置５００によれば、周辺領域Ｒ３ではなく周辺耐圧領域Ｒ２において耐圧を維持するようにしているため、第２柱状埋込層は２〜５本程度で十分であり、従来の半導体装置８００の場合のように第２柱状埋込層を数十本設ける必要がなく、素子周辺部での耐圧を高くしながら周辺領域を小さくすることができる。
【０１０９】
このため、実施形態５に係る半導体装置５００は、素子周辺部での耐圧を高くしながら周辺領域の面積を小さくすることが可能な構造を有する半導体装置を製造可能であり、かつ、上記したＣＭＰ工程に起因して素子周辺部での耐圧が低下してしまうことのない半導体装置となる。
【０１１０】
なお、実施形態５に係る半導体装置５００は、半導体装置がトレンチゲート型ＩＧＢＴである点以外の点では実施形態４に係る半導体装置４００の場合と同様の構成を有するため、実施形態４に係る半導体装置４００が有する効果のうち同様の効果を有する。
【０１１１】
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
【０１１２】
（１）上記各実施形態においては、ショットキーバリアダイオード、ＭＯＳＦＥＴ及びＩＧＢＴを例にとって本発明の高耐圧半導体装置を説明したが、本発明はこれに限定されるものではない。周辺耐圧領域に周辺耐圧構造を形成することが可能な半導体装置であれば本発明を適用することが可能である。
【０１１３】
（２）上記各実施形態においては、第１導電型をｎ型とし、第２導電型をｐ型とした場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし、第２導電型をｎ型とした場合にも本発明を適用可能である。
【０１１４】
（３）上記各実施形態においては、柱状埋込層の上部にｐ＋型半導体領域をさらに形成した高耐圧半導体装置に本発明の発明を適用してもよい。このような構成とすることにより、柱状埋込層とアノード電極層、ソース電極層又はエミッタ電極層と良好なオーミック接続を取ることが可能となる。
【符号の説明】
【０１１５】
１００，２００，３００，４００，５００，８００，９００…半導体層装置、１１０,２１０，３１０，４１０，５１０，８１０，９１０…半導体基体、１１２，２１２，３１２…ｎ＋型半導体基板、１１４，２１４，３１４，４１４，５１４…ｎ−型ドリフト層、１１６，２１６，３１６，４１６，５１６…第１トレンチ、１１７，１２９,２１７,２２９,３１７，３２９,４１７，４２９,５１７,５２９…本体部、１１８，１１８’，２１８，２１８’，３１８，３１８’，４１８，４１８’，５１８，５１８’，８１８，９１８,９１８’…柱状埋込層、１１９，１３１,２１９，２３１,３１９，３３１,４１９，４３１,５１９,５３１…キャップ部、１２０，２２０，３２０，４２０，５２０，９２０…周辺耐圧構造、１２２，２２２，３２２，４２２，５２２，９２２…第２トレンチ、１２４，２２４，３２４，４２４，５２４，９２４…絶縁膜、１２６，２２６，３２６，４２６，５２６，９２６…導電性材料層、１２８，２２８，３２８，４２８，５２８…第３トレンチ、１３０，１３０’，２３０，２３０’，３３０，３３０’，４３０，４３０’，５３０，５３０’…第２柱状埋込層、１３２，２３２，３３２，４３２，５３２，８３２，９３２…周辺絶縁膜、１３２’，２３２’，３３２’，４３２’，５３２’，９３２’…第１酸化膜、１４６，８４６，９４６…ショットキーバリアメタル層、１５０，８５０，９５０…カソード電極層、２３４，３３４、４３４，５３４…ボディ領域、２３６，３３６…ソース領域、２３８，３３８，４３８，５３８…ゲート電極構造、２４０，３４０，４４０，５４０…ゲート絶縁膜、２４２，３４２，４４２，５４２…ゲート電極層、２４４，３４４，４４４，５４４…層間絶縁膜、２４６，３４６…ソース電極層、２５０，３５０…ドレイン電極層、３１６ａ,５１６ａ…第４トレンチ、４１２，５１２…ｐ＋型半導体層、４３６，５３６…エミッタ領域、４４６，５４６…エミッタ電極層、４５０，５５０…コレクタ電極層、Ｒ１…活性領域、Ｒ２…周辺耐圧領域、Ｒ３…周辺領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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