(57)【特許請求の範囲】
【請求項１】
半導体素子が形成されるセル領域と、
前記セル領域の外周に形成された外周領域と、
前記セル領域及び前記外周領域に形成された第１導電型の第１導電型領域と、
前記セル領域の前記第１導電型領域に形成され、第１方向及びそれと交差する第２方向に配列された第２導電型の複数の第１柱状領域と、
前記外周領域の前記第１導電型領域に形成され、前記第１方向及び前記第２方向に配列された第２導電型の複数の第２柱状領域と、
前記第２柱状領域の上部にそれぞれ形成された第２導電型の複数の電界緩和領域と、を備え、
互いに隣接する前記第１柱状領域の中心間距離がすべて等しく、各々の前記第１柱状領域の深さ、不純物濃度及び幅がすべて等しく、
互いに隣接する前記第２柱状領域の中心間距離がすべて等しく且つ前記第１柱状領域の中心間距離と同一であり、各々の前記第２柱状領域の深さ、不純物濃度及び幅がすべて等しく且つ前記第１柱状領域と同一であり、
前記電界緩和領域とそれに隣接する他の前記電界緩和領域との間隔が前記外周領域の内側よりも外側において大きいとともに、前記第１方向及び前記第２方向に沿って配列された前記電界緩和領域の前記内側から前記外側に向かって配列される個数に対して、前記第１方向と前記第２方向とが交わるコーナー領域に配列される前記電界緩和領域の前記内側から前記外側に向かって配列される個数が多いことを特徴とする半導体装置。
【請求項２】
前記外周領域において、前記電界緩和領域と隣接する他の前記電界緩和領域との間隔は、前記内側から前記外側に近づくに連れて徐々に大きくなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記外周領域において、前記電界緩和領域の幅は、前記内側から前記外側に近づくに連れて徐々に小さくなることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記外周領域において、前記電界緩和領域の深さは、前記内側から前記外側に近づくに連れて徐々に浅くなることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記外周領域において、前記第１方向及び前記第２方向に沿って配列される電界緩和領域、前記コーナー領域に配列される電界緩和領域は、２以上連結され、ストライプ形状を有することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に基板の厚み方向に延びる柱状領域 (columnar region) を含むスーパージャンクション構造を有する半導体装置に関する。
【背景技術】
【０００２】
従来、スーパージャンクション構造を有する半導体装置が知られている。下記特許文献１には、複数の半導体素子が形成されたセル領域と、耐圧向上のための外周領域とを備えたスーパージャンクション構造を有する半導体装置が開示されている。この半導体装置のセル領域においては、複数の第１ｐ型柱状領域と複数の第１ｎ型柱状領域とが交互に形成されている。外周領域においては、複数の第２ｐ型柱状領域と複数の第２ｎ型柱状領域とが交互に形成されている。更に、外周領域においては、上述の第２ｐ型柱状領域と第２ｎ型柱状領域の上層に、第３ｐ型柱状領域と高抵抗ｎ型層（n type high resistance layer）とが形成されている。
【０００３】
ここで、セル領域の第１ｐ型及び第１ｎ型柱状領域の深さは、第２ｐ型及び第２ｎ型柱状領域の深さよりも深い。また、第２ｐ型柱状領域の幅は第３ｐ柱状領域の幅と異なる。
【０００４】
下記特許文献１に記載される半導体装置においては、第３ｐ型柱状領域を用いることによって、各柱状領域の不純物量のばらつきを低減することができる。これにより、ｐ型柱状領域の電荷とｎ型柱状領域の電荷との比（チャージ比）を一定にすることができ、半導体装置の耐圧を向上することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１に開示された半導体装置においては、以下の点について配慮がなされていなかった。
【０００７】
半導体装置の各々の柱状領域の深さや幅などが異なるため、半導体装置の構造が複雑になるとともに、それに伴い製造工程が複雑になる。特に、柱状領域の深さが異なると、イオンの注入量を適宜調整して各柱状領域の不純物量を等しくすることが難しいので、最適な電界バランスを確保しにくく、安定した耐圧を得ることが難しい。
【０００８】
更に、セル領域のコーナー領域においては、電界強度が最も高くなり、耐圧が制約されてしまうので、半導体装置の耐圧が劣化してしまう。
【０００９】
本発明は上述した課題を解決するためになされたものである。従って、本発明は、簡易な構造を有し、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置を提供することである。更に、本発明は、デッドスペースを有効に利用しつつ、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の実施例に係る第１の特徴は、半導体装置において、半導体素子が形成されるセル領域と、セル領域の外周に形成された外周領域と、セル領域及び外周領域に形成された第１導電型の第１導電型領域と、セル領域の第１導電型領域に形成され、第１方向及びそれと交差する第２方向に配列された第２導電型の複数の第１柱状領域と、外周領域の第１導電型領域に形成され、第１方向及び第２方向に配列された第２導電型の複数の第２柱状領域と、第２柱状領域の上部にそれぞれ形成された第２導電型の複数の電界緩和領域と、を備え、互いに隣接する第１柱状領域の中心間距離がすべて等しく、各々の第１柱状領域の深さ、不純物濃度及び幅はすべて等しく、互いに隣接する第２柱状領域の中心間距離がすべて等しく且つ第１柱状領域の中心間距離と同一であり、各々の第２柱状領域の深さ、不純物濃度及び幅はすべて等しく且つ第１柱状領域と同一であり、電界緩和領域とそれに隣接する他の電界緩和領域との間隔が外周領域の内側よりも外側において大きいとともに、第１方向及び第２方向に沿って配列された電界緩和領域の内側から外側に向かって配列される個数に対して、第１方向と第２方向とが交わるコーナー領域に配列される電界緩和領域の内側から外側に向かって配列される個数が多いことである。
【００１２】
実施例に係る第２の特徴は、第１の特徴に係る半導体装置において、外周領域の電界緩和領域と隣接する他の電界緩和領域との間隔は、内側から外側に近づくに連れて徐々に大きくなることである。
【００１３】
実施例に係る第３の特徴は、第１の特徴又は第２の特徴に係る半導体装置において、外周領域の電界緩和領域の幅は、内側から外側に近づくに連れて徐々に小さくなることである。
【００１４】
実施例に係る第４の特徴は、第１の特徴乃至第３の特徴のいずれかに係る半導体装置において、外周領域の電界緩和領域の深さは、内側から外側に近づくに連れて徐々に浅くなることである。
【００１６】
実施例に係る第５の特徴は、第１の特徴乃至第４の特徴のいずれかに係る半導体装置において、外周領域において第１方向及び第２方向に沿って配列される電界緩和領域、コーナー領域に配列される電界緩和領域は、２以上連結され、ストライプ形状を有することである。
【発明の効果】
【００１７】
本発明によれば、簡易な構造を有し、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置を提供することができる。更に、本発明によれば、デッドスペースを有効に利用しつつ、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１に係る半導体装置のセル領域及びその辺に配設された外周領域の断面図（図３に示すＦ１−Ｆ１切断線で切った断面図）である。
【図２】実施例１に係る半導体装置のセル領域及びそのコーナー領域に配設された外周領域の断面図（図３に示すＦ２−Ｆ２切断線で切った断面図）である。
【図３】実施例１に係る半導体装置のセル領域及び外周領域の平面図である。
【図４】実施例１に係る半導体装置の製造工程を説明する第１工程断面図である。
【図５】第２工程断面図である。
【図６】第３工程断面図である。
【図７】第４工程断面図である。
【図８】第５工程断面図である。
【図９】第６工程断面図である。
【図１０】実施例１に係る半導体装置の電位分布のシミュレーション結果を示す図である。
【図１１】第１比較例に係る電位分布のシミュレーション結果を示す図である。
【図１２】第２比較例に係る電位分布のシミュレーション結果を示す図である。
【図１３】実施例１に係る半導体装置、第１比較例及び第２比較例に係る半導体装置の逆方向の電圧とリーク電流との関係を示すグラフである。
【図１４】実施例１に係る半導体装置の外周領域の逆方向の電圧とリーク電流との関係を示すグラフである。
【図１５】本発明の実施例２に係る半導体装置のセル領域及び外周領域の平面図である。
【発明を実施するための形態】
【００１９】
次に、図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００２０】
また、以下に示す実施例はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
（実施例１）
本発明の実施例１は、スーパージャンクション構造を有する電界効果トランジスタ（ＦＥＴ：field effect transistor）を半導体素子として、この半導体素子を複数備えた半導体装置に本発明を適用した例を説明するものである。ここで、図３に示す平面図はｐ型ベース領域及び電界緩和領域の平面形状を理解し易くするために特徴的な構成を抽出して図面化したものであり、この説明において特に関係のない構成は省略されている。
【００２２】
［半導体装置の構造］
図１乃至図３に示すように、実施例１に係る半導体装置１は、中央部に配設されたセル領域２と、セル領域２の周囲に配設された外周領域３と、外周領域３の周囲であって最外周に配設された等電位リング領域４とを有する。
【００２３】
（１）セル領域の構造
セル領域２はスーパージャンクション構造を有する複数の半導体素子（ＦＥＴ）６を形成した領域である。
【００２４】
図１乃至図３に示すように、セル領域２は、基板１１と、ｎ−型ドリフト領域（請求項に係る第１導電型領域に相当する）１２と、複数のｐ−型柱状領域（請求項に係る第１柱状領域に相当する）１３と、ｐ型ベース領域１４と、ｎ型ソース領域１５と、ゲート電極１６と、ゲート絶縁膜１７と、ソース電極１８と、ドレイン電極１９とを備えている。なお、以下の説明において、基板１１、ｎ−型ドリフト領域１２、ｐ−型柱状領域１３、ｐ型ベース領域１４及びｎ型ソース領域１５を総称して半導体基体７として説明する場合がある。
【００２５】
基板１１は、シリコン（Ｓｉ）等の半導体にｎ型の不純物であるリン（Ｐ）等がドープされたｎ＋型半導体からなる。ここで、ｎ型は第１導電型である。基板１１は実施例１においてドレイン領域として機能する。
【００２６】
ｎ−型ドリフト領域１２は基板１１の一方の主面（図１中及び図２中、上側表面）１１ａに形成されている。ｎ−型ドリフト領域１２は基板１１よりも低い不純物濃度を有する。
【００２７】
ｐ−型柱状領域１３は、シリコン（Ｓｉ）等の半導体にｐ型の不純物であるボロン（Ｂ）等がドープされたｐ−型半導体からなる。ここで、ｐ型は第２導電型である。ｐ−型柱状領域１３はｎ−型ドリフト領域１２の内部に形成されている。ｐ−型柱状領域１３は、図１中及び図２中、上下方向、すなわち基板１１の厚み方向に延びるように形成されている。
【００２８】
図３に示すように、ｐ−型柱状領域１３は、平面視において（半導体基体７の表面に鉛直方向から見て）、ドット形状の平面形状を有する。１つのｐ−型柱状領域１３とそれに隣接する他の１つのｐ−型柱状領域１３との距離（ピッチ）Ｄはすべて等しくなるように配置されている。なお、ここでいう距離Ｄとは、隣接するｐ−型柱状領域１３の中心間距離である。各々のｐ−型柱状領域１３の深さ、不純物濃度及び幅（平面積）はすべて等しくなるように構成されている。このような平面構造並びに断面構造を実現するために、実施例１に係るｐ−型柱状領域１３の平面形状は六角形形状に設定されている。１つのｐ−型柱状領域１３とその周囲に隣接する他の複数（ここでは６個）のｐ−型柱状領域１３との距離Ｄはすべて等しくなる。図３に示すｐ−型柱状領域１３等の平面形状は、便宜的に頂角が尖った六角形形状において描いているが、実際の製品においては不純物の拡散が等方的に進むので頂角の部分に丸みを帯びた六角形形状になる。実施例１においては、このような形状は六角形形状と同等である。
【００２９】
セル領域２において、ｐ−型柱状領域１３は、図３に示すように、第１方向及びこの第１方向と交差する第２方向にそれぞれ複数個規則的に配列されている。このｐ−型柱状領域１３の配列は半導体素子６の配列の基礎的な配列となる。実施例１において、第１方向は便宜的に表記した座標軸のＸ方向に相当し、第２方向はＸ方向と直交するＹ方向である。前述のように、実施例１においてｐ−型柱状領域１３の平面形状は六角形形状により構成されているので、１つのｐ−型柱状領域１３に対して第１方向に隣接する他の１つのｐ−型柱状領域１３は第１方向から図３中上側に３０度傾いた方向に配置され、この他の１つのｐ−型柱状領域１３に対して第１方向に隣接する更に他の１つのｐ−型柱状領域１３は第１方向から図３中下側に３０度傾いた方向に配置されている。ｐ−型柱状領域１３は、微視的には第１方向にジグザグに配列されているものの、配列個数が多く、巨視的にはほぼ第１方向に直線的に配列され、セル領域２の一辺を形取る。
【００３０】
同様に、１つのｐ−型柱状領域１３に対して第２方向に隣接する他の１つのｐ−型柱状領域１３は第２方向に直線的に配置されている。ｐ−型柱状領域１３は、微視的には第１方向に六角形形状の頂角の一部が凹凸をなして配列されているものの、配列個数が多く、巨視的にはほぼ第２方向に直線的に配列され、セル領域２の他の一辺を形取る。
【００３１】
ｐ型ベース領域１４はｐ型半導体からなる。ｐ型ベース領域１４の不純物濃度はｐ−型柱状領域１３の不純物濃度よりも高い。ｐ型ベース領域１４はｐ−型柱状領域１３の上部に結合して形成されている（ｐｎ接合を持たずに電気的に接続されている）。ｐ型ベース領域１４の少なくとも一部の上面は、半導体基体７の一方の主面７ａに露出されている。ｐ型ベース領域１４は、図３に示すように、平面視にて、ドット状に形成されている。１つのｐ型ベース領域１４と隣接する他の１つのｐ型ベース領域１４との距離（ピッチ）は、すべて等しくなるように配置されている。各々のｐ型ベース領域１４の深さ、不純物濃度及び幅はすべて等しくなるように構成されている。このような平面構造並びに断面構造を実現するために、実施例１に係るｐ型ベース領域１４は、ｐ−型柱状領域１３の平面形状と同様に六角形形状に設定され、ｐ−型柱状領域１３を中心としてそれよりも一回り大きな相似形により構成されている。
【００３２】
ｎ型ソース領域１５は各々のｐ型ベース領域１４の内側に島状に形成されている。ｎ型ソース領域１５の少なくとも一部の上面は半導体基体７の一方の主面７ａに露出している。
【００３３】
ゲート電極１６は実施例１において多結晶シリコンからなる。ゲート電極１６は、平面視において、網目状に形成されている。ゲート電極１６の端部は図示しないゲート端子に接続されている。
【００３４】
ゲート電極１６は隣接するｐ型ベース領域１４のそれぞれのｎ型ソース領域１５の間をｎ−型ドリフト領域１２を介在して跨ぐように配置されている。このような配置によって、ゲート電極１６と対向する領域のｐ型ベース領域１４の表面部分には、ゲート電極１６に供給される電圧に従ってチャネルが形成される。
【００３５】
ゲート絶縁膜１７は、半導体基体７とゲート電極１６との間に形成され、この半導体基体７とゲート電極１６とを電気的に絶縁する。ゲート絶縁膜１７は例えばシリコン酸化膜からなる。
【００３６】
ソース電極１８はｎ型ソース領域１５に電子を注入する。ソース電極１８はｐ型ベース領域１４及びｎ型ソース領域１５にオーミック接触によって電気的に接続されている。
【００３７】
ドレイン電極１９は、基板１１の主面１１ａに対向する他方の主面１１ｂにオーミック接触によって電気的に接続されている。
【００３８】
ここでは、セル領域２の全体レイアウトは特に図示していないが、平面視において、半導体素子６が第１方向及び第２方向に行列状に配列され、セル領域２は巨視的には方形形状の平面形状を有する。
【００３９】
（２）外周領域の構造
外周領域３はセル領域２の外周を囲むように形成されている。この外周領域３は耐圧を向上する機能を有する。図１及び図３に示すように、第１方向（Ｘ方向）及び第２方向（Ｙ方向）に沿って配設される外周領域３、すなわち方形形状を有するセル領域２の各辺に沿って配設される外周領域３は、基板１１と、ｎ−型ドリフト領域１２と、複数のｐ−型柱状耐圧向上領域２３ｎ（ｎ＝１、２、…）と、ｐ型電界緩和領域２４ｎ（ｎ＝１、２、…）と、絶縁膜２７とを備えている。ｐ−型柱状耐圧向上領域２３ｎは請求項に係る第２柱状領域に相当する。なお、外周領域３の構成要素において、セル領域２の構成要素と同等の機能を有する構成要素又は同一構成要素には同一符号を付け、重複する構成要素の説明は省略する。
【００４０】
外周領域３のｐ−型柱状耐圧向上領域（以下、単に「ｐ−型柱状領域」という。）２３ｎはセル領域２のｐ−型柱状領域１３と同一構成要素である。すなわち、１つのｐ−型柱状領域２３ｎと第１方向又は第２方向に隣接する他の１つのｐ−型柱状領域２３ｎとの距離Ｄ、並びに１つのｐ−型柱状領域２３ｎと外周領域３の内側（セル領域２側）から外側（最外周側）に配列された隣接する他の１つのｐ−型柱状領域２３ｎ＋１との距離Ｄはｐ−型柱状領域１３間の距離Ｄと同一距離である。ｐ−型柱状領域２３ｎはすべて等しい距離Ｄになるように配置されている。各々のｐ−型柱状領域２３ｎの深さ、不純物濃度及び幅はｐ−型柱状領域１３とすべて等しくなるように構成されている。
【００４１】
このような構造を採用することによって、外周領域３のｎ−型ドリフト領域１２の電荷とｐ−型柱状領域２３ｎの電荷との比（以下、単に「チャージ比」という。）が、セル領域２のｎ−型ドリフト領域１２とｐ−型柱状領域１３とのチャージ比に等しくなる。
【００４２】
ｐ型電界緩和領域２４ｎはｐ型半導体からなる。ｐ型電界緩和領域２４ｎの不純物濃度はセル領域２のｐ型ベース領域１４の不純物濃度に対して同等に設定されている。ｐ型電界緩和領域２４ｎはｐ−型柱状領域２３ｎの上部に結合して形成されている（ｐｎ接合を持たずに電気的に接続されている）。ｐ型電界緩和領域２４ｎの上面は、半導体基体７の一方の主面７ａ側に存在し、絶縁膜２７に直接接しているか又は自然酸化膜を介在して間接的に接している。セル領域２のｐ型ベース領域１４の平面形状と同様に、ｐ型電界緩和領域２４ｎは図３に示すように平面視においてドット形状の平面形状を有する。実施例１においては、外周領域３のｐ−型柱状領域２３ｎ、ｐ型電界緩和領域２４ｎのそれぞれの平面形状は、セル領域２のｐ−型柱状領域１３、ｐ型ベース領域１４のそれぞれの平面形状と同様に六角形形状に設定されている。
【００４３】
１つのｐ型電界緩和領域２４ｎと第１方向又は第２方向に隣接する他の１つのｐ型電界緩和領域２４ｎとの距離Ｄ、並びに１つのｐ型電界緩和領域２４ｎと外周領域３の内側から外側に配列された隣接する他の１つのｐ型電界緩和領域２４ｎ＋１との距離Ｄはすべて等しくなる。なお、ここでいう距離Ｄとは、平面視において、隣接するｐ型電界緩和領域２４ｎの中心間距離である。
【００４４】
図１に示すように、ｐ型電界緩和領域２４ｎの幅Ｗｎ（ｎ＝１、２、…）は外周領域３の内側から外側に近づくに連れて徐々に小さくなるように形成されている。すなわち、幅Ｗｎは下記式（１）の通り表すことができる。
【００４５】
Ｗ１＞Ｗ２＞Ｗ３＞Ｗ４      …（１）
なお、ここでいう幅Ｗｎとは、外周領域３の内側から外側に向かう方向においてｐ型電界緩和領域２４ｎの一端（ｎ−型ドリフト領域１２とのｐｎ接合面）からそれに対向する他端（ｎ−型ドリフト領域１２とのｐｎ接合面）までの寸法である。例えば、「幅Ｗ１×０．９＝幅Ｗ２」、「幅Ｗ２×０．９＝幅Ｗ３」になるように、１０％毎に寸法が減少するように幅Ｗｎが設定されている。これにより、外周領域３の内側の１つのｐ型電界緩和領域２４ｎと外側に隣接する他の１つのｐ型電界緩和領域２４ｎ＋１との間隔Ｓｎ（ｎ＝１、２、…）は、内側から外側に近づくに連れて徐々に大きくなる。すなわち、間隔Ｓｎは下記式（２）の通り表すことができる。
【００４６】
Ｓ１＜Ｓ２＜Ｓ３      …（２）
ｐ型電界緩和領域２４ｎの深さは内側から外側に向かうに従って徐々に浅くなるように形成されている。各々のｐ型電界緩和領域２４ｎの不純物濃度はすべて略等しくなるように形成されている。
【００４７】
絶縁膜２７は例えばシリコン酸化膜からなる。絶縁膜２７は外周領域３の半導体基体７の主面７ａを覆うように形成されている。
【００４８】
等電位リング領域４は、外周領域３の更に外周を囲むように構成され、半導体基体７の最外周領域に配設されている。図１に示すように、等電位リング領域４は、外周領域３を囲むリング電極３１を有する。リング電極３１は、ｎ−型ドリフト領域１２に接続されている。これにより、等電位リング領域４は、半導体基体７の側面への空乏層の延びを抑制する機能を有するとともに、絶縁膜２７の表面のチャージする電荷を安定させる機能とを有する。
【００４９】
（３）半導体装置のセル領域及び外周領域（コーナー領域以外の領域）の動作
前述の図１及び図３に示す半導体装置１の動作は以下の通りである。
【００５０】
まず、半導体素子（ＦＥＴ）６がオン状態になる場合の動作は次の通りである。ドレイン電極１９とソース電極１８との間に、ドレイン電極１９の電位がソース電極１８の電位よりも高くなるような電圧が印加される。この状態において、ゲート電極１６に閾値電圧以上の電圧が印加されると、ゲート電極１６と対向する領域のｐ型ベース領域１４にキャリア（この場合のキャリアは電子）が蓄積される。これにより、チャネルが、ｐ型ベース領域１４の上面付近にチャネルが形成される。ソース電極１８から注入されたキャリア（電子）はｎ型ソース領域１５、ｐ型ベース領域１４のチャネル、ｎ−型ドリフト領域１２、基板１１を通してドレイン電極１９に流れる。なお、電流はドレイン電極１９からソース電極１８に流れる。
【００５１】
次に、半導体素子６がオフ状態の場合の動作は以下の通りである。オフ状態においては、セル領域２のｐ−型柱状領域１３間のみならず外周領域３のｐ−型柱状領域２３ｎ間にも空乏層が広がる。これにより、セル領域２の外周において、外周領域３が機能し、電界集中を抑制することができる。更に、外周領域３において、ｐ型電界緩和領域２４ｎの幅Ｗｎが外周領域３の内側から外側に近づくに連れて小さくなるように構成されている。このため、外周領域３の最も外側のｐ−型柱状領域２３ｎ（図１に示すｐ−型柱状領域２３４）の更に外側まで空乏層が広がり、かつ外周領域３の外側に近づくに連れて空乏層の厚みが緩やかに小さくなる。これにより、外周領域３の外側においても電界を緩和することができ、電界集中を抑制することができる。従って、外周領域３の外側においてリーク電流を抑制することができるので、半導体装置１の耐圧を向上することができる。
【００５２】
（４）セル領域のコーナー領域の外周領域の構造
セル領域２のコーナー領域において外周を囲む外周領域３は、基本的にはセル領域２の各辺に沿って配列された外周領域３の構造と同様の構造を備えているが、更に耐圧を向上する構造を備えている。図２及び図３に示すように、第１方向（Ｘ方向）と第２方向（Ｙ方向）とが交差するコーナー領域に配設される外周領域３、すなわち方形形状を有するセル領域２のコーナー領域に配設される外周領域３は、それ以外の外周領域３と同様に、基板１１と、ｎ−型ドリフト領域１２と、複数のｐ−型柱状領域２３ｎ（ｎ＝１、２、…）と、ｐ型電界緩和領域２４ｎ（ｎ＝１、２、…）と、絶縁膜２７とを備えている。
【００５３】
コーナー領域においては、外周領域３の内側から外側に向かって配列されるｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎの配列個数が、コーナー領域以外の領域において外周領域３の内側から外側に向かって配列されるｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎの配列個数に対して多く設定されている。
【００５４】
実施例１においては、コーナー領域以外の領域において、外周領域３の内側から外側に向かって２列目のｐ−型柱状領域２３２及びｐ型電界緩和領域２４２、３列目のｐ−型柱状領域２３３及びｐ型電界緩和領域２４３はそれぞれ１組ずつ配列されている。これに対して、コーナー領域において、外周領域３の内側から外側に向かって２列目にｐ−型柱状領域２３２（１）及びｐ型電界緩和領域２４２（１）を配設し、３列目に２列目と同一構造並びに同一サイズのｐ−型柱状領域２３２（２）及びｐ型電界緩和領域２４２（２）を配設し、４列目にｐ−型柱状領域２３３（１）及びｐ型電界緩和領域２４３（１）を配設し、５列目に４列目と同一構造並びに同一サイズのｐ−型柱状領域２３３（２）及びｐ型電界緩和領域２４３（２）を配設している。つまり、コーナー領域以外の領域において外周領域３の２列目及び３列目に配設されたｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎに対応する列領域に、コーナー領域においては２列目から５列目まで２列分増加したｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎが配設されている。２列目及び３列目のｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎは、深さ、不純物濃度、幅等の新たなる設定や調整を行わずに半導体装置１の構造並びに製造方法を簡易に実現することができるために、同一構造並びに同一サイズにより構成されている。４列目及び５列目のｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎは同様の目的において構成されている。なお、コーナー領域において、１列目から６列目の特にｐ型電界緩和領域２４ｎの幅寸法Ｗ１〜Ｗ６は外周領域３の内側から外側に向かって徐々に小さくしてもよい。
【００５５】
コーナー領域において、外周領域３のｐ−型柱状領域２３ｎの断面構造並びに平面構造は、コーナー領域以外の外周領域３のｐ−型柱状領域２３ｎの断面構造並びに平面構造と同一である。すなわち、１つのｐ−型柱状領域２３ｎと第１方向又は第２方向に隣接する他の１つのｐ−型柱状領域２３ｎとの距離Ｄは同一距離である。また、各々のｐ−型柱状領域２３ｎの深さ、不純物濃度及び幅は同一である。
【００５６】
このような構造を採用することによって、コーナー領域においても、外周領域３のｎ−型ドリフト領域１２の電荷とｐ−型柱状領域２３ｎの電荷とのチャージ比が、セル領域２のｎ−型ドリフト領域１２とｐ−型柱状領域１３とのチャージ比に等しくなる。
【００５７】
コーナー領域において、外周領域３のｐ型電界緩和領域２４ｎの不純物濃度はセル領域２のｐ型ベース領域１４の不純物濃度に対して同等に設定されている。実施例１においては、このコーナー領域の外周領域３のｐ−型柱状領域２３ｎ、ｐ型電界緩和領域２４ｎのそれぞれの平面形状は、セル領域２のｐ−型柱状領域１３、ｐ型ベース領域１４のそれぞれの平面形状と同様に六角形形状に設定されている。
【００５８】
１つのｐ型電界緩和領域２４ｎと第１方向又は第２方向に隣接する他の１つのｐ型電界緩和領域２４ｎとの距離Ｄ、並びに１つのｐ型電界緩和領域２４ｎと外周領域３の内側から外側に配列された隣接する他の１つのｐ型電界緩和領域２４ｎ＋１との距離Ｄはすべて等しくなる。
【００５９】
図２に示すように、ｐ型電界緩和領域２４ｎの幅Ｗｎ（ｎ＝１、２、…）は、２列目と３列目、４列目と５列目はそれぞれ同一幅寸法であるが、全体的に見て外周領域３の内側から外側に近づくに連れて徐々に小さくなるように形成されている。すなわち、幅Ｗｎは下記式（３）の通り表すことができる。
【００６０】
Ｗ１＞Ｗ２＝Ｗ３＞Ｗ４＝Ｗ５＞Ｗ６      …（３）
また、これにより、外周領域３の内側の１つのｐ型電界緩和領域２４ｎと外側に隣接する他の１つのｐ型電界緩和領域２４ｎ＋１との間隔Ｓｎ（ｎ＝１、２、…）は内側から外側に近づくに連れて徐々に大きくなる。すなわち、間隔Ｓｎは下記式（４）の通り表すことができる。
【００６１】
Ｓ１＜Ｓ２＜Ｓ３＜Ｓ４＜Ｓ５      …（４）
ｐ型電界緩和領域２４ｎの深さは、幅Ｗｎと同様に、２列目と３列目、４列目と５列目はそれぞれ同一幅寸法であるが、全体的に見て内側から外側に向かう従って徐々に浅くなるように形成されている。各々のｐ型電界緩和領域２４ｎの不純物濃度はすべて略等しくなるように形成されている。
【００６２】
ここで、コーナー領域において、外周領域３に増加された３列目及び５列目（又は２列目及び４列目）のｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎは半導体基体７のデッドスペース（素子が配設されていない空き領域）に形成されている。従って、半導体装置１のチップ面積を増大させることなく、外周領域３のコーナー領域の耐圧を向上することができる。
【００６３】
絶縁膜２７、等電位リング領域４のそれぞれは、コーナー領域以外の領域の絶縁膜２７、等電位リング領域４のそれぞれと同一構造により構成されている。
【００６４】
（５）半導体装置のセル領域及び外周領域（コーナー領域）の動作
前述の図１及び図３に示す半導体装置１の動作において、半導体素子６がオン状態になる場合の動作は、前述の（３）項において説明した半導体素子６がオン状態になる動作と同一である。
【００６５】
半導体素子６がオフ状態の場合の動作は以下の通りである。オフ状態においては、セル領域２のｐ−型柱状領域１３間のみならず、コーナー領域及びそれ以外の領域において外周領域３のｐ−型柱状領域２３ｎ間にも空乏層が広がる。これにより、セル領域２の外周において、外周領域３が機能し、電界集中を抑制することができる。特に、コーナー領域においては、外周領域３のｐ型電界緩和領域２４ｎの配列個数を増加しているので、この領域の電界集中を抑制することができる。更に、外周領域３の全体において、ｐ型電界緩和領域２４ｎの幅Ｗｎが外周領域３の内側から外側に近づくに連れて小さくなるように構成されている。このため、外周領域３の最も外側のｐ−型柱状領域２３ｎ（図１及び図２に示すｐ−型柱状領域２３４）の更に外側まで空乏層が広がり、かつ外周領域３の外側に近づくに連れて空乏層の厚みが緩やかに小さくなる。これにより、外周領域３の外側においても電界を緩和することができ、電界集中を抑制することができる。従って、外周領域３の外側においてリーク電流を抑制することができるので、半導体装置１の耐圧を向上することができる。
【００６６】
［半導体装置の製造方法］
上述した実施例１に係る半導体装置１の製造方法は以下の通りである。まず、図４に示すように、第１層目のｎ−型ドリフト領域層３５ａが基板１１の主面１１ａにエピタキシャル成長法を用いて形成される。
【００６７】
次に、図５に示すように、所望のパターンを有する開口部３６ａが形成されたレジスト膜３６がｎ−型ドリフト領域層３５ａの上面に形成される。ここで、レジスト膜３６の開口部３６ａは、セル領域２のｐ−型柱状領域１３及び外周領域３のｐ−型柱状領域２３ｎを形成する領域に対応して配設されている。すべての開口部３６ａは、同じ形状に形成されている。また、１つの開口部３６ａと隣接する他の１つの開口部３６ａとの距離（ピッチ）、ここでは距離Ｄはすべて等しく形成されている。このレジスト膜３６を用い、ｐ型不純物が開口部３６ａを通してｎ−型ドリフト領域層３５ａに導入され、ｎ−型ドリフト領域層３５ａにｐ型不純物領域３７ａが形成される。ｐ型不純物の導入にはイオン注入法が使用される。ここで、イオン注入法を使用して導入されるｐ型不純物量（イオン注入量）はｎ−型ドリフト領域層３５ａの表面上において、均一に設定されている。これにより、すべてのｐ型不純物領域３７ａを形成するために導入されるｐ型不純物量は均一化される。この後、レジスト膜３６は除去される。
【００６８】
次に、図６に示すように、第１層目のｎ−型ドリフト領域層３５ａの上面に第２層目のｎ−型ドリフト領域層３５ｂがエピタキシャル成長法を用いて形成される。この後、所望のパターンを有する開口部３８ａが形成されたレジスト膜３８がｎ−型ドリフト領域層３５ｂの上面に形成される。このレジスト膜３８を用い、ｐ型不純物が開口部３８ａを通してｎ−型ドリフト領域層３５ｂに導入され、ｐ型不純物領域３７ｂが形成される。ｐ型不純物の導入には前述と同様にイオン注入法が使用される。この後、レジスト膜３８は除去される。
【００６９】
次に、図７に示すように、同様の工程が所望の回数、例えば４回繰り返し行われる。これにより、ｎ−型ドリフト領域層３５ｃ〜ｎ−型ドリフト領域層３５ｆがエピタキシャル成長法を用いて同様に形成されつつ、それぞれのドリフト層にｐ型不純物領域３７ｃ〜ｐ型不純物領域３７ｆが形成される。
【００７０】
次に、最上層のｎ−型ドリフト領域層３５ｇがエピタキシャル成長法を用いて形成される。なお、この最上層のｎ−型ドリフト領域層３５ｇには、ｐ型不純物領域が形成されない。最上層のｎ−型ドリフト領域層３５ｇが形成されると、ｎ−型ドリフト領域１２が完成する。
【００７１】
次に、熱処理が行われ、図８に示すように、各々のドリフト層に形成されたｐ型不純物領域３７ａ〜３７ｆのｐ型不純物が拡散され、セル領域２においてｎ−型ドリフト領域１２にｐ−型柱状領域１３が形成され、外周領域３においてｎ−型ドリフト領域１２にｐ−型柱状領域２３ｎが形成される。ここで、すべてのｐ型不純物領域３７ａ〜３７ｆが同様の条件によって形成されるので、ｐ−型柱状領域１３、２３ｎのそれぞれはセル領域２及び外周領域３のいずれにおいても同一深さ、同一幅（平面積）、同一ｐ型不純物量において形成される。また、セル領域２のｐ−型柱状領域１３とそれに隣接する他のｐ−型柱状領域１３との距離Ｄは、外周領域３のｐ−型柱状領域２３ｎとそれに隣接する他のｐ−型柱状領域２３ｎとの距離Ｄと同一になる。
【００７２】
次に、所望のパターンを有する開口部３９ａが形成されたレジスト膜３９がｎ−型ドリフト領域１２の表面上に形成される（図９参照。）。ここで、１つの開口部３９ａとそれに隣接する他の１つの開口部３９ａとの距離（ピッチ）はセル領域２及び外周領域３に関わらずすべて等しい。一方、外周領域３に形成された開口部３９ａの幅は外周領域３の内側から外側に近づくに連れて小さくなるように形成されている。これにより、外周領域３に形成された開口部３９ａ間の間隔は外側に近づくに連れて大きくなる。なお、セル領域２に形成された開口部３９ａの幅はすべて等しい。
【００７３】
レジスト膜３９を用い、ｐ型不純物がｎ−型ドリフト領域１２の表面部分に導入される。ｐ型不純物の導入にはイオン注入法が使用される。その後、導入されたｐ型不純物が拡散され、図９に示すように、セル領域２においてｐ型ベース領域１４が形成され、外周領域３においてｐ型電界緩和領域２４ｎが形成される。この工程が終了すると、半導体基体７がほぼ完成する。
【００７４】
ここで、ｐ型ベース領域１４及びｐ型電界緩和領域２４ｎの形状は、レジスト膜３９の開口部３９ａの形状つまり開口部３９ａの幅寸法に基づいて形成される。具体的には、セル領域２において、すべてのｐ型ベース領域１４は同一幅寸法において形成される。また、１つのｐ型ベース領域１４とそれに隣接する他の１つのｐ型ベース領域１４との距離Ｄはすべて等しくなる。
【００７５】
一方、外周領域３においては、ｐ型電界緩和領域２４ｎの幅Ｗｎは、外周領域３の内側から外側に近づくに連れて小さくなるように形成されている。この結果、１つのｐ型電界緩和領域２４ｎとそれに隣接する他の１つのｐ型電界緩和領域２４ｎとの距離Ｄはすべて等しくなるが、１つのｐ型電界緩和領域２４ｎとそれに隣接する他の１つのｐ型電界緩和領域２４ｎ＋１との間隔Ｓｎは外周領域３の内側から外側に近づくに連れて大きくなる。
【００７６】
この後、蒸着法、フォトリソグラフィー法、エッチング法、リフトオフ法等の既知の工程を用いて、半導体基体７の上層及びドレイン電極１９の各構成が形成される。これにより、前述の図１乃至図３に示す実施例１に係る半導体装置１が完成する。
【００７７】
［半導体装置の特徴］
実施例１に係る半導体装置１においては、以下の効果が得られる。まず、実施例１に係る半導体装置１においては、外周領域３のｐ型電界緩和領域２４ｎの幅Ｗｎが外周領域３の内側から外側に近づくに連れて小さくなるように構成されている。半導体装置１に逆方向の電圧が印加された場合、セル領域２の各辺に沿って配設された外周領域３に生じる空乏層は外周領域３の最も外側のｐ−型柱状領域２３４の外側まで広がり、かつ空乏層の厚みは外周領域３の内側から外側に近づくに連れて緩やかに小さくなる。従って、半導体装置１においては、電界を緩和して電界集中を抑制することができるので、逆方向の電圧が印加されても、セル領域２及び外周領域３においてリーク電流を抑制することができる。この結果、半導体装置１の耐圧を向上することができる。
【００７８】
更に、実施例１に係る半導体装置１においては、セル領域２のコーナー領域に外周領域３の内側から外側に向かって配列されたｐ型電界緩和領域２４ｎの配列個数が、セル領域２の各辺に外周領域３の内側から外側に向かって配列されたｐ型電界緩和領域２４ｎの配列個数に比べて多く設定されている。これにより、特に電界集中が発生し易いセル領域２のコーナー領域において、外周領域３の最も外側のｐ−型柱状領域２３４の外側まで空乏層の広がりをより一層大きくすることができ、かつ空乏層の厚みは外周領域３の内側から外側に近づくに連れて緩やかに小さくなる。従って、半導体装置１においては、セル領域２のコーナー領域の電界を緩和して電界集中を抑制することができるので、逆方向の電圧が印加されても、セル領域２及び外周領域３のすべてにおいてリーク電流を抑制することができる。この結果、半導体装置１の耐圧をより一層向上することができる。更に加えて、コーナー領域のｐ型電界緩和領域２４ｎはデッドスペースを利用して配列個数が増加されているので、半導体基体７の面積を拡張する必要がなく、半導体装置１の集積度を向上することができる。
【００７９】
また、実施例１に係る半導体装置１においては、ｐ型電界緩和領域２４ｎの幅Ｗｎを内側から外側に近づくに連れて小さくすることにより、耐圧を向上することができるので、ｐ型電界緩和領域２４ｎとそれに隣接する他の電界緩和領域２４ｎ＋１との距離Ｄをすべて同一に設定することができる。これに伴って、セル領域２のｐ−型柱状領域１３とそれに隣接する他のｐ−型柱状領域１３との距離Ｄと、外周領域３のｐ−型柱状領域２３ｎとそれに隣接する他のｐ−型柱状領域２３ｎとの距離Ｄとをすべて同一に設定することができる。これにより、セル領域２及び外周領域３に関わらず、更に外周領域３のコーナー領域であるか否かに関わらず、すべてのｐ−型柱状領域１３及び２３ｎの深さ及び幅（平面積）を等しくすることができる。更に、同一のイオン注入量によってｐ−型柱状領域１３及び２３ｎを同一工程において形成することができ、すべてのｐ−型柱状領域１３及び２３ｎのｐ型不純物量を容易に同一に設定することができる。この結果、セル領域２のｎ−型ドリフト領域１２とｐ−型柱状領域１３とのチャージ比と、外周領域３のｎ−型ドリフト領域１２とｐ−型柱状領域２３ｎとのチャージ比とを等しくして、半導体装置１の耐圧を向上することができる。すなわち、半導体装置１において、構造並びに製造工程を簡略化しつつ、耐圧を向上することができる。
【００８０】
また、実施例１に係る半導体装置１においては、セル領域２の各辺に配設された外周領域３、セル領域２のコーナー領域に配設された外周領域３のそれぞれのｐ型電界緩和領域２４ｎが内側から外側に近づくに連れて徐々に浅く形成されている。これにより、空乏層の厚みがより緩やかに小さくなるので、電界緩和機能をより一層向上することができる。この結果、半導体装置１の耐圧を更に向上することができる。
【００８１】
［電位分布シミュレーションによる実証］
次に、前述の実施例１に係る半導体装置１の効果を実証するために実施した電位分布のシミュレーションの実証結果は以下の通りである。
【００８２】
実施例１に係る半導体装置１と、この実施例１に係る半導体装置１と比較するための第１比較例に係る半導体装置及び第２比較例に係る半導体装置とについて電位分布のシミュレーションが行われた。
【００８３】
実施例１に係る半導体装置１は、前述のように外周領域３のｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎの数を増加したものである。なお、実施例１に係る半導体装置１の耐圧は８００Ｖである。
【００８４】
第１比較例に係る半導体装置は、すべてのｐ型電界緩和領域２４ｎを実施例１に係る半導体装置１の最もサイズが大きいｐ型電界緩和領域２４ｎと略同じ大きさに構成したものである。なお、第１比較例に係る半導体装置において外周領域のｐ−型柱状領域２３ｎとｐ型電界緩和領域２４ｎの配列個数は、実施例１に係る半導体装置１の外周領域３のｐ−型柱状領域２３ｎとｐ型電界緩和領域２４ｎの配列個数と同一である。
【００８５】
第２比較例に係る半導体装置は、すべてのｐ型電界緩和領域２４ｎを実施例１に係る半導体装置１の最もサイズの小さいｐ型電界緩和領域２４ｎと略同じ大きさに構成したものである。ここでは、ｐ−型柱状領域２３ｎの幅と電界緩和領域２４ｎの幅とが略同じである。なお、第２比較例に係る半導体装置の外周領域のｐ−型柱状領域２３ｎとｐ型電界緩和領域２４ｎの配列個数は、実施例１に係る半導体装置１の外周領域３のｐ−型柱状領域２３ｎとｐ型電界緩和領域２４ｎの配列個数と同一である。
【００８６】
図１０は実施例１に係る半導体装置１の電位分布のシミュレーション結果、図１１は第１比較例に係る半導体装置の電位分布のシミュレーションの結果、図１２は第２比較例に係る半導体装置の電位分布のシミュレーション結果をそれぞれ示す。図１０乃至図１２において、波線は等電位線を示し、符号２３ｎを付した実線は外周領域３のｐ−型柱状領域２３ｎを示し、符号２４ｎを付した実線はｎ型電界緩和領域２４ｎを示している。図１３は、実施例１に係る半導体装置１、第１比較例に係る半導体装置及び第２比較例に係る半導体装置において、逆方向の電圧とリーク電流との関係を示すグラフである。
【００８７】
図１０に示すように、実施例１に係る半導体装置１においては、外周領域３の最も外側のｐ−型柱状領域２３ｎ及び電界緩和領域２４ｎよりも外側まで等電位線が延びている。そして、実施例１に係る半導体装置１においては、外周領域３の最も外側の等電位線の間隔が第１比較例に係る半導体装置の同一箇所の等電位線に比べて広く、電界集中が緩和されている。また、実施例１に係る半導体装置１においては、外周領域３の最も外側の空乏層の厚みが緩やかに小さくなる。この結果、図１３に示すように、実施例１に係る半導体装置１においては、第１比較例及び第２比較例に係る半導体装置に比べて耐圧が高くなっており、耐圧を向上することができる。
【００８８】
一方、図１１に示すように、第１比較例に係る半導体装置においては、外周領域の最も外側のｐ−型柱状領域２３ｎ及び電界緩和領域２４ｎよりも外側まで等電位線が延びている。しかしながら、外周領域の最も外側においては、等電位線の間隔が小さく、電界集中が生じている。この結果、第１比較例に係る半導体装置においては、外周領域の最も外側の領域においてリーク電流が流れ易く、図１３に示すように、実施例１に係る半導体装置１に比べて、耐圧が低くなる。
【００８９】
また、図１２に示すように、第２比較例に係る半導体装置においては、外周領域の最も外側のｐ−型柱状領域２３ｎ及び電界緩和領域２４ｎまで等電位線が延びていない。これにより、第２比較例に係る半導体装置においては、セル領域の近傍においてリーク電流が流れ易く、図１３に示すように、実施例１に係る半導体装置１に比べて、耐圧が低くなる。
【００９０】
このように実施例１に係る半導体装置１においては、第１比較例及び第２比較例に係る半導体装置に比べて、耐圧を向上することができる。
【００９１】
［外周領域の耐圧測定結果］
次に、前述の実施例１に係る半導体装置１の効果を実証するために実施した耐圧測定結果は以下の通りである。
【００９２】
図１４は実施例１に係る半導体装置１の逆方向の電圧とリーク電流との関係を示すグラフである。図１４中、横軸はドレイン・ソース間の電圧（ＶＤＳ）、縦軸はリーク電流（ＩＤ）である。資料（Ａ）は実施例１に係る半導体装置１の耐圧測定結果であり、実施例１に係る半導体装置１はセル領域２のコーナー領域において外周領域３のｐ型電界緩和領域２４ｎの配列個数を多くしている。資料（Ｂ）は比較例に係る半導体装置の耐圧測定結果であり、比較例に係る半導体装置１はセル領域２のコーナー領域とそれ以外の領域において外周領域３のｐ型電界緩和領域２４ｎの配列個数を同一としている。
【００９３】
図１４に示すように、実施例１に係る半導体装置１（資料（Ａ））においては、コーナー領域において外周領域３のｐ型電界緩和領域２４ｎの配列個数を多くしているので、電界集中を緩和することができ、比較例に係る半導体装置（資料（Ｂ））の耐圧に比べて耐圧を向上することができる。
【００９４】
（実施例２）
本発明の実施例２は、前述の実施例１に係る半導体装置１において、外周領域３のｐ型電界緩和領域２４ｎの形状を変えた例を説明するものである。
【００９５】
図１５に示すように、実施例２に係る半導体装置１は、基本的な構造は前述の実施例１に係る半導体装置１と同様であるが、外周領域３のｐ型電界緩和領域２４ｎの平面形状をストライプ形状としている。外周領域３において、ｐ−型柱状領域２３ｎの平面形状は図示していないが、前述の実施例１に係る半導体装置１のｐ−型柱状領域２３ｎと同様の形状により構成されている。
【００９６】
セル領域２の各辺に沿って配設され外周領域３の内側から外側に向かってｎ列目に配列されるｐ型電界緩和領域２４ｎ、セル領域２のコーナー領域に配設され外周領域３の内側から外側に向かってｎ列目に配列されるｐ型電界緩和領域２４ｎのそれぞれは一体的に連結され、これらｎ列目のｐ型電界緩和領域２４ｎの平面形状は細長く延在するストライプ形状を有する。このｎ列目のｐ型電界緩和領域２４ｎはセル領域２の周囲を取り囲むリング状に形成されている。
【００９７】
ここで、すべてのｐ型電界緩和領域２４ｎがセル領域２の周囲を取り囲むリング状に形成される必要はない。例えば、図１５に示すように、セル領域２のコーナー領域に配設され外周領域３の内側から外側に向かって３列目に配列される複数のｐ型電界緩和領域２４２（２）のそれぞれは同様に一体的に連結され、これら３列目のｐ型電界緩和領域２４２（２）の平面形状は細長く延在するストライプ形状を有する。３列目のｐ型電界緩和領域２４２（２）はコーナー領域にのみ配置され、上記のリング状に連結されたｐ型電界緩和領域２４２（１）とは分離して形成されている。なお、図１５に示すストライプ形状のｐ型電界緩和領域２４２（２）は、リング状のｐ型電界緩和領域２４２（１）と連結されても良い。
【００９８】
これらストライプ形状を有する１列目乃至６列目のｐ型電界緩和領域２４ｎは基本的にはフローティング状態にある。
【００９９】
このように構成される実施例２に係る半導体装置１においては、前述の実施例１に係る半導体装置１により得られる効果と同様の効果を得ることができる。
【０１００】
（その他の実施例）
以上、実施例１及び実施例２を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した上記実施例に限定されるものではない。本発明の技術的範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施例の一部を変更した変形例について説明する。
【０１０１】
例えば、上述した実施例１又は実施例２の各構成の形状、数値、材料等は適宜変更可能である。
【０１０２】
また、上述した実施例１又は実施例２においては、外周領域３のｐ−型柱状領域２３ｎ及びｐ型電界緩和領域２４ｎをコーナー領域以外において４個、コーナー領域において６個配列する例を説明したが、ｐ型電界緩和領域２４ｎの配列個数は適宜変更可能である。
【０１０３】
また、上述した実施例１又は実施例２においては、ｐ型電界緩和領域２４ｎの幅を、内側から外側に近づくに連れて徐々に小さくしたが、幅の変化の手法は適宜変更可能である。例えば、最も内側のｐ型電界緩和領域２４ｎの幅と最も外側のｐ型電界緩和領域２４ｎの幅とは異なるように設定し、ｐ型電界緩和領域２４ｎの幅が等しくなる領域が最も内側と最も外側との間に配設されてもよい。換言すれば、最も内側のｐ型電界緩和領域２４ｎの間隔と最も外側のｐ型電界緩和領域２４ｎの間隔とが異なり、ｐ型電界緩和領域２４ｎの間隔が等しくなる領域が途中にあればよい。
【０１０４】
また、上述した実施例１又は実施例２においては、ｐ型電界緩和領域２４ｎの深さを、内側から外側に近づくに連れて徐々に浅くしたが、深さの変化の手法は適宜変更可能である。例えば、ｐ型電界緩和領域２４ｎの深さのすべてが同一であってもよい。更に、ｐ型電界緩和領域２４ｎの深さが等しくなる領域は最も内側と最も外側との途中であってもよい。更に、ｐ型電界緩和領域２４ｎの深さがｐ型ベース領域１４よりも深く設定されていてもよい。
【０１０５】
また、上述した実施例１又は実施例２においては、ｎ−型ドリフト領域層１２は複数回積層することによってｐ−型柱状領域１３、２３ｎを形成するスタック型構造について説明したが、ドレイン層にトレンチを形成した後、このトレンチ内に埋め込まれたｐ−型柱状領域を形成するトレンチ型構造に本発明を適用することができる。この場合にも上述した実施例１又は実施例２に係る半導体装置１により得られる効果と同様の効果を得ることができる。
【０１０６】
また、上述した実施例１又は実施例２においては、ｐ型及びｎ型は一例であり、この導電型を反転することができる。
【産業上の利用可能性】
【０１０７】
本発明は、簡易な構造を有し、セル領域のコーナー領域の耐圧を向上することによって外周領域の全域の耐圧を向上することができる半導体装置に広く適用可能である。
【符号の説明】
【０１０８】
１…半導体装置
２…セル領域
３…外周領域
４…等電位リング領域
６…半導体素子
７…半導体基体
７ａ、１１ａ、１１ｂ…主面
１１…基板
１２…ｎ−型ドリフト領域
１３…ｐ−型柱状領域
１４…ｐ型ベース領域
１５…ｎ型ソース領域
１６…ゲート電極
１７…ゲート絶縁膜
１８…ソース電極
１９…ドレイン電極
２３ｎ…ｐ−型柱状領域
２４ｎ…ｐ型電界緩和領域
２７…絶縁膜
３１…リング電極
３５ａ〜３５ｇ…ｎ型ドリフト領域層
３６、３８、３９…レジスト膜
３６ａ、３８ａ、３９ａ…開口部
３７ａ〜３７ｆ…ｐ型不純物領域
Ｄ…距離
Ｓｎ…間隔
Ｗｎ…幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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