(57)【特許請求の範囲】
【請求項１】
抵抗メモリ装置であって、
抵抗メモリセルのアレイと、
前記アレイに連結されたコントローラであって、
前記アレイの選択されたワード線に連結された１群のセル上で電圧ベースの複数パス検出動作を実行するように構成され、
前記電圧ベースの複数パス検出動作は、
対応する個数の複数検出パスのそれぞれの間に、前記選択されたワード線に印加されるいくつかの異なる検出電圧のうちの１つに応答して少なくとも閾値量の電流を伝導する前記１群のうちのこれらのセルも表示を提供することと、
前記複数検出パスのうちのそれぞれの連続パスに対して、前記複数検出パスのうちの前回の１つに応答して少なくとも前記閾値量の電流を伝導したと判定されたこれらのセルに対するビット線に無効化電圧を印加することと、
を含む、コントローラと、
を備える、抵抗メモリ装置。
【請求項２】
前記無効化電圧が、前記複数パスごとにそれぞれ異なる、請求項１に記載の抵抗メモリ装置。
【請求項３】
前記いくつかの異なる検出電圧の大きさは、前記複数パスのうちの前記連続パスのそれぞれに対して増加する、請求項１に記載の抵抗メモリ装置。
【請求項４】
前記アレイの前記ビット線のそれぞれに連結された、いくつかのデータラッチであって、前記対応する個数の前記複数パスのそれぞれの間に、前記選択されたワード線に印加される前記いくつかの異なる検出電圧のうちの１つに応答して少なくとも前記閾値量の電流を伝導する前記１群のうちのこれらのセルの前記表示を提供するよう構成された、いくつかのデータラッチを含む、請求項１に記載の抵抗メモリ装置。
【請求項５】
前記抵抗メモリセルは、それぞれが、前記選択されたワード線に連結された第１端子と、前記アレイのいくつかのビット線のうちの１つに連結された第２端子とを有する２端子メモリセルである、請求項１から請求項４のいずれか１項に記載の抵抗メモリ装置。
【請求項６】
前記コントローラが、前記対応する個数の前記複数パスの内少なくとも１つを反復するよう構成される、請求項１から５のいずれか１項に記載の抵抗メモリ装置。
【請求項７】
前記コントローラが、前記選択されたワード線に印加した第１の検出電圧に応答する前記群に関連した第１組のデータ値をラッチすることを制御するよう構成され、前記第１組のデータ値が、前記印加した検出電圧に応答する少なくとも前記閾値量の電流を対応するビット線が伝導する前記群のうちのこれらのセルを示す、請求項１から６のいずれか１項に記載の抵抗メモリ装置。
【請求項８】
前記コントローラが、前記対応する個数の前記複数パスに関連した前記選択されたワード線に連続して印加された対応する個数の検出電圧に応答した前記群に関連したいくつかの組のデータ値は、それぞれ、前記それぞれ連続して印加した対応する個数の検出電圧のうちの１つに応答する少なくとも前記閾値量の電流を対応するビット線が導電する前記群の内のこれらのセルを示す、請求項７に記載の抵抗メモリ装置。
【請求項９】
いくつかの異なる検出電圧を１群の抵抗メモリセルに連結され、選択されたワード線に連続的に印加することと、
前記検出電圧のうちのそれぞれに対して、前記１群のうちの前記セルのうちのいずれかが前記検出電圧の前記それぞれに応答して少なくとも閾値量の電流を伝導するかどうかを判定することと、を含み、
前記１群の抵抗メモリセルは、それぞれいくつかのビット線に連結された、いくつかの抵抗メモリセルを含み、前記１群のうちの前記セルのうちのいずれが、少なくとも閾値量の電流を伝導するかどうかを決定することは、いくつかのビット線の電流を検知することを含み、
前記検出電圧のうちのそれぞれに対して、前記検出電圧のうちの前回に印加された１つに関して少なくとも前記閾値量の電流を伝導したと判定された前記１群のうちのこれらのセルに対応するビット線に無効化電圧を印加することをさらに含む、抵抗メモリセルを検出する方法。
【請求項１０】
前記無効化電圧は前記検出電圧のうちの前回に印加された１つと同じである、請求項９に記載の方法。
【請求項１１】
前記検出電圧のうちのそれぞれに対して、前記検出電圧のうちの前回に印加された１つに関して少なくとも前記閾値量の電流を伝導したと判定された前記1群のうちの前記セルを除く前記１群のうちのセルに対応するビット線に基準電圧を印加することをさらに含み、
前記基準電圧は、前記無効化電圧とは異なる、請求項９に記載の方法。
【請求項１２】
前記選択されたワード線に印加された前記いくつかの異なる検出電圧のうちのそれぞれに対して前記無効化電圧を調節することをさらに含む、請求項９から１１のいずれか１項に記載の方法。
【請求項１３】
抵抗メモリセルのアレイの選択された導電線に連結された１群の抵抗メモリセル上で電圧ベースの複数パス検出動作を実行することを含み、
前記電圧ベースの複数パス検出動作は、
第１検出パスに関して前記選択された導電線に印加される検出電圧に応答して少なくとも閾値量の電流を導電する前記１群のうちのこれらのセルの表示を提供することと、
前記選択された導電線に同一の検出電圧を引き続き再印加し、１つまたは複数の後続の検出パスに関して前記再印加された同一の検出電圧に応答して少なくとも前記閾値量の電流を伝導する前記１群のうちのこれらのセルの表示を提供することと、
前記複数検出パスのうちの１つまたは複数の後続パスのそれぞれに対して、前記複数検出パスのうちの前回の１つに関して前記閾値量の電流を伝導したと判定されたこれらのセルに対応するビット線を無効化することと、
を含む、抵抗メモリ検出のための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は全般的には半導体メモリの分野に関する。さらに詳細には、１つまたは複数の実施形態において、本開示は抵抗メモリ検出方法および装置に関する。
【背景技術】
【０００２】
メモリ装置は、通常、コンピュータまたは他の電子装置における内蔵型の半導体、集積回路として提供される。とりわけランダムアクセスメモリ（ＲＡＭ：ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、リードオンリーメモリ（ＲＯＭ：ｒｅａｄ  ｏｎｌｙ  ｍｅｍｏｒｙ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ：ｓｙｎｃｈｒｏｎｏｕｓ  ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、フラッシュメモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ：ｐｈａｓｅ  ｃｈａｎｇｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標）：ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ、磁気ランダムアクセスメモリとも呼称される）、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ：ｃｏｎｄｕｃｔｉｖｅ−ｂｒｉｄｇｉｎｇ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）を含む、多数の異なるタイプのメモリが存在する。
【０００３】
メモリ装置は、高メモリ密度、高信頼性、低電力消費を必要とする広範囲の電子的用途のための不揮発性メモリとして利用される。不揮発性メモリは、とりわけ、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ：ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）、携帯情報端末（ＰＤＡ：ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、デジタルカメラ、セルラ電話、ポータブル音楽プレーヤ（例えばＭＰ３プレーヤ）、ムービープレーヤ、およびその他電子装置において用いられ得る。基本入出力システム（ＢＩＯＳ：ｂａｓｉｃ  ｉｎｐｕｔ／ｏｕｔｐｕｔ  ｓｙｓｔｅｍ）等のプログラムコードおよびシステムデータは、通常、不揮発性メモリ装置に格納される。
【０００４】
例えばＲＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、およびＣＢＲＡＭ等の不揮発性抵抗メモリは、様々な抵抗を有し且つ線型または非線形のＩ−Ｖ特性を示し得るメモリ要素を含む。そのように、抵抗メモリセルは、抵抗メモリ要素の抵抗を変化させることにより、所望の状態に対応するデータを格納するようプログラムされ得る。一例として、データは、事前規定された電流を抵抗メモリ要素に印加することにより、抵抗メモリにおける選択されたメモリセルに書き込まれ得る。抵抗状態は線型分布または非線形分布にしたがってプログラムされ得る。一例として、シングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）は、２つのデータ状態のうちの１つ（例えば論理１または０）を表し得、これは、セルが特定レベルを越える抵抗または特定レベルより低い抵抗にプログラムされるかどうかに依存する。様々な抵抗メモリセルは、複数のデータ状態に対応する複数の異なる抵抗レベルにプログラムされ得る。係るセルは、マルチステートセル、マルチデジットセル、および／またはマルチレベルセル（ＭＬＣ：ｍｕｌｔｉ  ｌｅｖｅｌ  ｃｅｌｌ）と呼称され得、複数のバイナリデジット（例えば１０、０１、００、１１、１１１、１０１、１００、１０１０、１１１１、０１０１、０００１、その他）を表し得る。
【０００５】
選択されたワード線に連結された抵抗メモリセルのデータ状態は、それぞれのセルに対応するビット線上の電流を検出することにより判定され得る。しかし、抵抗メモリセルのデータ状態の検出（例えば読出）に対する従来のアプローチは様々な欠点を有する。
【図面の簡単な説明】
【０００６】
【図１】本開示の１つまたは複数の実施形態に係る抵抗メモリセルのアレイの１部分のブロック図である。
【図２Ａ】先行技術に係る電流ベースの抵抗メモリ検出方法に関連するグラフである。
【図２Ｂ】図２Ａの先行技術に係る電流ベースの抵抗メモリ検出方法により検出される抵抗メモリアレイの１部分の概略図である。
【図３Ａ】本開示の１つまたは複数の実施形態に係る電圧ベースの抵抗メモリ検出方法に関連するグラフである。
【図３Ｂ】図３Ａに関連する電圧ベースの抵抗メモリ検出方法により検出される抵抗メモリアレイの１部分の概略図である。
【図３Ｃ】図３Ａに関連する電圧ベースの抵抗メモリ検出方法により検出される抵抗メモリアレイの１部分の概略図である。
【図３Ｄ】図３Ａに関連する電圧ベースの抵抗メモリ検出方法により検出される抵抗メモリアレイの１部分の概略図である。
【図４】本開示の１つまたは複数の実施形態により動作され得る少なくとも１つの抵抗メモリ装置を有するコンピューティングシステムの機能ブロック図である。
【発明を実施するための形態】
【０００７】
本開示は抵抗メモリ検出方法および装置を含む。１つの係る方法は、抵抗メモリセルのアレイの選択された導電線に連結された１群のセル上で電圧ベースの複数パス検出動作を実行することを含む。この電圧ベースの複数パス検出動作は、対応する個数の複数パスのうちのそれぞれの間に、選択された導電線に連続的に印加されるいくつかの異なる検出電圧のうちの１つに応答して少なくとも閾値量の電流を伝導する１群のうちのこれらのセルの表示を提供することと、複数パスのうちのそれぞれの連続パスに対して、複数パスのうちの前回の１つに関して閾値量の電流を伝導したと判定されたこれらのセルに対応するデータ線を無効化することと、を含み得る。
【０００８】
本開示の実施形態は、他の利点の中でも、従来のアプローチと比較して、選択された導電線に連結された抵抗メモリセル上で実行される検出（例えば読出）動作の間に、選択された導電線（例えばワード線）上の電流を低減する等の利点を提供し得る。読出動作に関する選択されたワード線上の電流を低減させることは、選択されたワード線上の電圧低下を低減させ得る。その結果、例えば、検出精度が改善され得、および／または検出ウィンドウ内における識別可能な抵抗状態の個数が改善され（例えば増加し）得る。実施形態は、例えば、検出動作に関連するデータ線（例えばビット線）供給の電流ドローも低減させ得る。
【０００９】
本明細書における図面は、番号付与の習慣にしたがって、最初の桁（単数または複数）は図面番号に対応し、残りの桁は図面における構成要素または構成品を指すものである。異なる図面の間での同様の構成要素または構成品は同一の桁を使用することにより示され得る。例えば１１５は図１における要素「１５」を参照し、同様の構成要素は図３Ａにおいては３１５として参照され得る。
【００１０】
図１は本開示の１つまたは複数の実施形態に係る抵抗メモリセルのアレイ１００の１部分のブロック図である。図１に示す事例において、アレイ１００は、第１個数の導電線１０５−０、１０５−１、…、１０５−Ｎ（例えばアクセス線。本明細書においてはワード線とも呼称され得る）と、第２個数の導電線１１０−０、１１０−１、…、１１０−Ｍ（例えばデータ線。本明細書においてはビット線とも呼称され得る）と、を含むクロスポイントアレイである。図示のように、ワード線１０５−０、１０５−１、…、１０５−Ｎは互いに対して実質的に平行であり、互いに対して実質的に平行であるビット線１１０−０、１１０−１、…、１１０−Ｍに対して実質的に直交するが、実施形態はそのように限定されない。
【００１１】
アレイ１００の抵抗メモリセルは、ワード線１０５−０、１０５−１、…、１０５−Ｎとビット線１１０−０、１１０−１、…、１１０−Ｍとの交点に位置する抵抗メモリ要素１１５を含む。そのように、抵抗メモリ要素１１５はそれ自体が本明細書において抵抗メモリセル１１５と呼称され得る。１つまたは複数の実施形態において、抵抗メモリセルは２端子装置であり得る。係る実施形態において、特定のワード線１０５−０、１０５−１、…、１０５−Ｎおよびビット線１１０−０、１１０−１、…、１１０−Ｍはセルに対する頂部電極および底部電極として機能し得る。
【００１２】
抵抗メモリ要素１１５は１つまたは複数の抵抗変化物質（例えば複数の異なる抵抗レベルにプログラム可能である物質。なお、係る複数の異なる抵抗レベルは複数の異なるデータ状態を表し得る）を含み得、例えば、「階層」状の他の物質および／または構造も含み得る。一例として、抵抗メモリ要素１１５は抵抗変化物質と金属−絶縁体−金属（ＭＩＭ：ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）構造等の非オーム構造とを含み得る。様々な抵抗メモリセルは、選択装置が対称的Ｉ−Ｖ特性または非対称的Ｉ−Ｖ特性を有するよう、抵抗変化要素に連結されたトランジスタまたはダイオード等の選択装置（例えばアクセス装置）を含み得る。いくつかの事例において、選択装置はメモリ効果（例えば状態保持特性）も示し得る一方で、選択装置の主要機能は１つまたは複数の特定の可変抵抗物質を選択することであり、係る可変抵抗物質は主要なメモリ効果を有する。
【００１３】
メモリ要素１１５の抵抗変化物質は例えば結晶構造または多結晶構造であり得る。一例として、抵抗変化物質は２つ以上の金属（例えば遷移金属、アルカリ土類金属、および／または希土類金属）を含む遷移金属酸化物物質またはプロブスカイトであり得る。実施形態は特定の抵抗変化物質またはメモリ要素１１５に関連する物質に限定されない。例えば、導電性を変更または変化させるためにトラップ電荷を用いる様々な物質がメモリ要素１１５において用いられ得る。１つまたは複数の実施形態において、抵抗変化物質は様々なドープ物質または非ドープ物質から形成されたカルコゲン化物であり得る。メモリ要素１１５を形成するために用いられ得る抵抗変化物質の他の例は、とりわけ２成分系金属酸化物、超巨大磁気抵抗物質、および／またはポリマーベースの抵抗変化物質を含む。
【００１４】
抵抗メモリ要素１１５の特定構造はメモリセルに関する最高抵抗レベルおよび最低抵抗レベルに影響を及ぼし得る。メモリセルの最高抵抗レベルと最低抵抗レベルとの間の差異（例えば抵抗ウィンドウ）は、例えば、識別可能な抵抗レベルの個数と、セルのデータ状態（セルがプログラムされ得る状態）の対応する個数と、に影響を及ぼし得る。一例として、メモリ要素１１５の可変抵抗物質に関する最高抵抗レベルは約１０〜１００メガオーム（Ｍｏｈｍ）であり、最低抵抗レベルは約１００キロオーム（Ｋｏｈｍ）〜１Ｍｏｈｍであり得る。実施形態は特定の最高抵抗レベルおよび／または最低抵抗レベルに限定されない。
【００１５】
動作中、アレイ１００のメモリセルは選択されたワード線１０５−０、１０５−１、…、１０５−Ｎおよびビット線１１０−０、１１０−１、…、１１０−Ｍを介して抵抗要素１１５の両端に電圧（例えば書込電圧）を印加することによりプログラムされ得る。抵抗要素１１５の両端に印加される電圧パルスの幅および／または振幅は、特定データ状態に対応するいくつかの異なる抵抗レベルにメモリセル１１５をプログラムするために、調節（例えば変化）され得る。
【００１６】
検出（例えば読出）動作は、例えば、それぞれの抵抗要素１１５が連結された選択されたワード線１０５−０、１０５−１、…、１０５−Ｎに印加される特定電圧に応答して、それぞれの抵抗要素１１５に対応するビット線１１０−０、１１０−１、…、１１０−Ｍ上の電流を検出することにより、抵抗要素１１５の抵抗レベルを判定するために用いられ得る。１つまたは複数の実施形態において、選択されたワード線１０５−０、１０５−１、…、１０５−Ｎに連結された１群の抵抗メモリセル１１５は同時に検出され得る。例えば、選択されたワード線上の１ページのデータに対応するいくつかのセル１１５は、１つの検出動作においてともに検出され得る。いくつかの実施形態において、１ページのデータに関する１つまたは複数の群のいくつかのセルは１つの群として個別に検出され得る。いくつかの従来のアプローチにおいて、および図２Ａならびに図２Ｂに関して以下でさらに説明するように、１群のセルの中の各セルのデータ状態は、その１群に対応する選択されたワード線に固定（例えば一定）電圧を印加すること、およびその１群のセルに対応するビット線のそれぞれの上で異なる電流量を検出することにより判定され得る。異なる電流量は、セルがプログラムされ得るいくつかのデータ状態のうちの特定のデータ状態に対応する電流の特定分布（例えば「ビン」）にそれぞれ対応し得る。このように、選択されたワード線１０５−０、１０５−１、…、１０５−Ｎに連結された１群のセル１１５に対応するデータ状態は実質的に同時に判定され得る。
【００１７】
しかし、選択されたワード線１０５−０、１０５−１、…、１０５−Ｎに印加される固定電圧を用いて１群のセル１１５を同時に読み出すこと、および対応するビット線１１０−０、１１０−１、…、１１０−Ｍの電流を同時に検出することにより、選択されたワード線１０５−０、１０５−１、…、１０５−Ｎの両端における電圧低下は比較的大きいものとなり得る。さらに以下に説明されるように、選択されたワード線１０５−０、１０５−１、…、１０５−Ｎの両端における電圧低下の量は読み出されるセルのデータパターンに依存する。例えば、オームの法則により、選択されたワード線の両端における電圧低下は、対応するビット線のそれぞれの電流の累計と選択されたワード線の抵抗との積に等しくなるであろう。選択されたワード線の両端における比較的大きい電圧低下により、および／またはワード線の両端における変動する電圧低下により、ビット線上で検出される電流量が変化（例えば低減）される等の欠点が生じ得、それにより、とりわけ読出動作の正確度および全般的なデータ完全性に影響が及ぶこととなり得る。
【００１８】
図２Ａは先行技術に係る電流ベースの抵抗メモリ検出方法に関するグラフを示す。図２Ｂは、図２Ａの先行技術に係る検出方法により検出される抵抗メモリアレイの１部分の概略図を示す。
【００１９】
図２Ａに図示するグラフは、図１に関して説明した抵抗メモリセル等のいくつかの抵抗メモリセルがプログラムされ得るいくつかの抵抗状態２２１−０（Ｌ０）、２２１−１（Ｌ１）、２２１−２（Ｌ２）、および２２１−３（Ｌ３）を示す。そのように、抵抗状態はデータ状態と呼称され得る。抵抗状態Ｌ０、Ｌ１、Ｌ２、およびＬ３のそれぞれは、それぞれの状態に対応する抵抗の分布（例えば範囲）内の抵抗レベルにプログラムされたセルを表す。抵抗状態Ｌ０、Ｌ１、Ｌ２、およびＬ３のそれぞれはメモリセルに関するデータ状態を表し、そのように、それぞれのセルは複数桁（例えば複数ビットのデータ）を格納し得る。例えば、それぞれの抵抗状態Ｌ０、Ｌ１、Ｌ２、およびＬ３は、例えば２進数００、０１、１０、１１等の、特定の論理データ値が割り当てられ得る。実施形態は抵抗状態の個数に対する特定の論理データ割り当てに限定されない。
【００２０】
抵抗メモリセルに関連する抵抗状態Ｌ０、Ｌ１、Ｌ２、およびＬ３の個数は、他の要因の中でも、セルに関連するプログラム可能な抵抗ウィンドウ（例えばセルの最高プログラム可能抵抗レベルと最低プログラム可能抵抗レベルとの間の差異）等の、様々な要因に依存し得る。抵抗ウィンドウが大きいほど、より多くの抵抗状態が利用可能となり、および／または、近接する抵抗状態間の距離がより大きくなり得る。結果として、例えば読出動作中における状態間の識別に関する正確度がより大きくなり得る。一例として、最高抵抗状態および最低抵抗状態（例えばＬ０およびＬ３）は１００の倍数または１０００の倍数で隔てられ得る。中間状態（例えばこの事例におけるＬ１およびＬ２）は、例えば、最高抵抗状態と最低抵抗状態との間の抵抗範囲を均等に（例えば対数尺度で）細分し得る。
【００２１】
図２Ａに図示するグラフは、セルのデータ状態２２１−０（Ｌ０）、２２１−１（Ｌ１）、２２１−２（Ｌ２）、および２２１−３（Ｌ３）を判定するため（例えば異なる状態間を識別するため）に検出回路（例えば検出回路２５０）により使用されるいくつかの読出電流２２３−１（ＲＣ１）、２２３−２（ＲＣ２）、および２２３−３（ＲＣ３）も示す。表２３１に示されるように、この事例において、読出電流２２３−１は１２５ナノアンペア（ｎＡ）、読出電流２２３−２は２８５ｎＡ、および読出電流２２３−３は６５０ｎＡである。図２Ｂに関連してさらに以下で説明するように、先行技術に係る読出動作は、１群のセルに連結された選択されたワード線に固定読出電圧を印加し、それぞれのセルに対応するビット線上で検出される電流量に基づいてその１群のうちの各セルの状態を判定することを含み得る。この事例において、ＲＣ１未満（例えば１２５ｎＡ未満）の電流を伝導するビット線に連結されたセルは状態Ｌ０にあると判定され、ＲＣ１とＲＣ２との間（例えば１２５ｎＡと２８５ｎＡとの間）の電流を伝導するビット線に連結されたセルは状態Ｌ１にあると判定され、ＲＣ２とＲＣ３との間（例えば２８５ｎＡと６５０ｎＡとの間）の電流を伝導するビット線に連結されたセルは状態Ｌ２にあると判定され、ＲＣ３を越える（例えば６５０ｎＡを越える）電流を伝導するビット線に連結されたセルは状態Ｌ３にあると判定されるであろう。
【００２２】
図２Ｂは、図２Ａに関連して説明された先行技術に係る検出方法により検出されるアレイ１００等の抵抗メモリアレイの１部分の概略図を示す。図２Ｂはいくつかの抵抗メモリセル２１５−０、２１５−１、２１５−２、２１５−３、２１５−４、および２１５−５を示す。なお、これらの抵抗メモリセルのそれぞれは、それぞれいくつかのビット線２１０−０（ＢＬ０）、２１０−１（ＢＬ１）、２１０−２（ＢＬ２）、２１０−３（ＢＬ３）、２１０−４（ＢＬ４）、および２１０−５（ＢＬ５）のうちの１つに連結され且つ選択されたワード線（ＷＬ）２０５に連結される。図２Ｂには図示しないが、このアレイは選択されたワード線２０５の他に、いくつかのワード線を含む。追加的なワード線は、検出動作に関与しないため、未選択ワード線と呼称され得る。図２Ｂに図示する事例において、セル２１５−０は状態Ｌ１に対応する抵抗レベルを有し、セル２１５−１は状態Ｌ２に対応する抵抗レベルを有し、セル２１５−２は状態Ｌ３に対応する抵抗レベルを有し、セル２１５−３はＬ１に対応する抵抗レベルを有し、セル２１５−４は状態Ｌ０に対応する抵抗レベルを有し、セル２１５−５は状態Ｌ３に対応する抵抗レベルを有する（例えば状態２２１−０（Ｌ０）〜状態２２１−３（Ｌ３）は図２Ａに図示される）。
【００２３】
図２Ｂは選択されたワード線２０５に連結されたいくつかのセル２１５−０、２１５−１、２１５−２、２１５−３、２１５−４、および２１５−５を同時に検出（例えば読出）する方法を示す。図２Ｂに図示する検出動作において、固定読出電圧２２４が、選択されたワード線２０５に印加される。この事例において、固定読出電圧２２４は０．５Ｖであり、電位差（例えば０．５Ｖ）がメモリセル２１５−０〜２１５−５の両端において生成されるよう、０Ｖの基準（例えばアース）電圧がビット線２１０−０〜２１０−５に印加される。図２Ａに関連して上記で説明したように、セル２１５−０〜２１５−５は、これらのセルのプログラムされた抵抗状態を示す電流量を伝導するであろう。検出回路２５０は固定検出電圧２２４に応答してセル２１５−０〜２１５−５により伝導される検出された特定電流量に基づいてセル２１５−０〜２１５−５の状態を判定するために用いられ得る。
【００２４】
図２Ｂに図示する事例において、検出回路２５０は、選択されたワード線２０５に印加された０．５Ｖの検出電圧２２４に応答して、セル２１５−０により伝導される２００ｎＡの電流Ｉ０を、セル２１５−１により伝導される４５０ｎＡの電流Ｉ１を、セル２１５−２により伝導される１マイクロアンペア（μＡ）の電流Ｉ２を、セル２１５−３により伝導される２００ｎＡの電流Ｉ３を、セル２１５−４により伝導される８０ｎＡの電流Ｉ４を、およびセル２１５−５により伝導される１μＡの電流Ｉ５を、検出する。８０ｎＡが検出され電流Ｉ４は図２Ａに図示する１２５ｎＡの読出電流２２３−１（ＲＣ１）より低いため、検出回路２５０はセル２１５−４が状態Ｌ０にあると判定する。同様に、２００ｎＡが検出された電流Ｉ０および電流Ｉ３は、１２５ｎＡの読出電流２２３−１（ＲＣ１）と２８５ｎＡの読出電流２２３−２（ＲＣ２）との間にあるため、セル２１５−０およびセル２１５−３は状態Ｌ１にあると判定される。４５０ｎＡが検出された電流Ｉ１は２８５ｎＡの読出電流２２３−２（ＲＣ２）と６５０ｎＡの読出電流２２３−３（ＲＣ３）との間にあるため、セル２１５−１は状態Ｌ２にあると判定される。また、１μＡが検出された電流Ｉ２は６５０ｎＡの読出電流２２３−３（ＲＣ３）を越えるため、セル２１５−２は状態Ｌ３にあると判定される。
【００２５】
このように、セル２１５−０〜２１５−５からなる１群の状態は、選択されたワード線２０５に印加される固定検出電圧２２４に応答してそれぞれのセル２１５−０〜２１５−５により伝導される異なる電流に基づいて同時に判定される。しかし、図２Ａおよび図２Ｂに関して説明される電流ベースのアプローチにしたがってセル２１５−０〜２１５−５からなる１群を同時に検出する場合、選択されたワード線２０５の両端において著しい電圧低下が生じ得ることとなる。上述のように、ワード線２０５の両端における電圧低下はセル２１５−０〜２１５−５に関するデータパターンに依存し、ワード線２０５の内部抵抗とビット線２１０−０〜２１０−５上で検出される電流の累計との積に等しい。
【００２６】
例えば、セル２１５−０〜２１５−５のそれぞれが状態Ｌ３にプログラムされた場合は電流の累計は約６μＡとなり、これらのセルのそれぞれが状態Ｌ０にプログラムされた場合は電流の累計は約４８０ｎＡとなるであろう。図２Ｂには６本のビット線しか示されないが、抵抗メモリアレイは様々な本数（例えば６４、５１２、１０２４、８１９２、その他）のビット線を含み得る。そのように、図２Ａおよび図２Ｂに関して説明したもの等の検出動作の間における選択されたワード線２０５における電流の累計は数ミリアンペアとなり得る。したがって、ワード線２０５の両端における対応する電圧低下は大きいものとなり得、それにより、他の欠点の中でも、検出動作の正確度が低下し、および／またはメモリセルに関する抵抗状態の個数が減少し得ることとなる。
【００２７】
図３Ａは、本開示の１つまたは複数の実施形態に係る電圧ベースの抵抗メモリ検出方法に関連するグラフを示す。図３Ａに図示するグラフは、いくつかの抵抗状態３２１−０（Ｌ０）、３２１−１（Ｌ１）、３２１−２（Ｌ２）、および３２１−３（Ｌ３）を示す。図２Ａに図示する状態２２１−０〜２２１−３と同様に、状態Ｌ０、Ｌ１、Ｌ２、およびＬ３は、それぞれの状態に対応する抵抗の分布（例えば範囲）内の抵抗レベルにプログラムされたセルを表す。そのように、それぞれのセルは複数ビットのデータを格納し得る。
【００２８】
図３Ａに図示するグラフは、本明細書で説明する１つまたは複数の検出動作に関連して用いられるいくつかの検出（例えば読出）電圧３２５−１（ＲＶ１）、３２５−２（ＲＶ２）、および３２５−３（ＲＶ３）も示す。表３３３に示すように、この事例において、読出電圧３２５−１は０．１２Ｖであり、読出電圧３２５−２は０．２２Ｖであり、読出電圧３２５−３は０．３５Ｖである。特定の読出電圧ＲＶ１、ＲＶ２、およびＲＶ３は抵抗状態Ｌ０、Ｌ１、Ｌ２、およびＬ３の間を識別するために選択される。
【００２９】
図３Ｂ〜図３Ｄに関してさらに以下で説明するように、１つまたは複数の実施形態によれば、電圧ベースの複数パス検出動作は、１群の抵抗メモリセルに連結された選択されたワード線にいくつかの異なる検出電圧（例えばＲＶ１、ＲＶ２、およびＲＶ３）を連続的に印加し、複数検出パスのうちのそれぞれに対して、選択されたワード線に印加された検出電圧のうちのそれぞれ１つに応答して少なくとも閾値量の電流を伝導する１群のうちのこれらのセルの表示を提供することを含み得る。１つまたは複数の実施形態において、複数検出パスのうちのそれぞれの連続パスは、複数検出パスのうちの以前の１つに関して少なくとも閾値量の電流を伝導したと判定されたこれらのセルに対応するビット線を無効化することを含み得る。ビット線を無効化することは、複数検出パスのうちの以前の１つに関して少なくとも閾値量の電流を伝導したと判定されたセルに対応するこれらのビット線に無効化電圧を印加することを含み得る。実施形態はそれに限定されない。例えば、１つまたは複数の実施形態において、ビット線を無効化することはビット線を浮遊状態（ｆｌｏａｔｉｎｇ）におくことを含み得る。係る事例において、例えばビット線がワード線電圧へと加電されるため、ビット線は無効化（例えば非伝導化）され得る。
【００３０】
１つまたは複数の実施形態において、閾値量の電流は複数の検出パスにわたって固定されてもよいが、実施形態はそのように限定されない。例えば、閾値量の電流は複数検出パスにわたって変化してもよい（例えば、異なる閾値量の電流が複数検出パスのうちの１つまたは複数に対して用いられてもよい）。
【００３１】
図３Ｂ〜図３Ｄは図３Ａに関する電圧ベースの抵抗メモリ検出方法により検出されるアレイ１００等の抵抗メモリアレイの１部分の概略図を示す。図３Ｂ〜図３Ｄはいくつかの抵抗メモリセル３１５−０、３１５−１、３１５−２、３１５−３、３１５−４、および３１５−５を含む。なお、これらの抵抗メモリセルのそれぞれは、それぞれいくつかのビット線３１０−０（ＢＬ０）、３１０−１（ＢＬ１）、３１０−２（ＢＬ２）、３１０−３（ＢＬ３）、３１０−４（ＢＬ４）、および３１０−５（ＢＬ５）のうちの１つに連結され且つ選択されたワード線（ＷＬ）３０５に連結される。図３Ｂ〜図３Ｄには図示しないが、このアレイは選択されたワード線３０５の他に、いくつかのワード線を含む。図３Ｂ〜図３Ｄに示される事例において、セル３１５−０は状態Ｌ１に対応する抵抗レベルを有し、セル３１５−１は状態Ｌ２に対応する抵抗レベルを有し、セル３１５−２は状態Ｌ３に対応する抵抗レベルを有し、セル３１５−３は状態Ｌ１に対応する抵抗レベルを有し、セル３１５−４は状態Ｌ０に対応する抵抗レベルを有し、セル３１５−５は状態Ｌ３に対応する抵抗レベルを有する（例えば状態３２１−０（Ｌ０）〜状態３２１−３（Ｌ３）は図３Ａに示される）。
【００３２】
１つまたは複数の実施形態において、連続するいくつかの複数検出パスのそれぞれは、単一の検出動作に関して１群のメモリセルの特定データ状態（例えばＬ０〜Ｌ３）を判定するために用いられ得る。本開示の１つまたは複数の実施形態に係る電圧ベースの検出動作に関する１群のセルの中のセルのそれぞれのデータ状態を判定することに関するいくつかの検出パスの個数は、セルがプログラムされるデータ状態の個数より１だけ少ないものとなり得る。すなわち、セルがＸ個のデータ状態にプログラムされる場合、１つまたは複数の実施形態において、セルのそれぞれのデータ状態を判定することに関する検出パスの個数はＸ−１個であり得る。例えば、図３Ａ〜図３Ｄに示す事例において、３つの検出パスが、４つのデータ状態（例えばＬ０、Ｌ１、Ｌ２、およびＬ３）にプログラムされたセルを判定するために用いられ得る。第１検出パスは状態Ｌ３にプログラムされた１群のうちのこれらのセルを判定するために用いられ、第２検出パスは状態Ｌ２にプログラムされた１群のうちのこれらのセルを判定するために用いられ、第３検出パスは状態Ｌ１にプログラムされた１群のうちのこれらのセルを判定するために用いられ得る。１群のうちの残りのセル（例えば状態Ｌ３、Ｌ２、またはＬ１にはないと判定されたセル）は状態Ｌ０にプログラムされたものと判定されることとなる。したがって、検出動作に関する複数検出パスは１群のセルのそれぞれの状態を判定する。
【００３３】
図３Ｂは、本開示の１つまたは複数の実施形態に係る電圧ベースの検出動作に関する複数検出パスのうちの第１検出パスの１例を示す。この事例において、第１検出パスは状態Ｌ３にプログラムされたこれらのセル（例えば、３１５−０〜３１５−５）を判定するために用いられる。そのように、図３Ｂに示す検出パスにおいて、第１読出電圧３２５−１（ＲＶ１）が、選択されたワード線３０５に印加される。すなわち、０．１２Ｖの第１読出電圧ＲＶ１がワード線３０５に印加される。電位差（例えば０．１２Ｖ）がメモリセル３１５−０〜３１５−５の両端において生成されるよう、０Ｖの基準電圧がビット線３１０−０〜３１０−５に印加される。メモリセル３１５−０〜３１５−５は、それぞれセル３１５−０〜３１５−５の抵抗レベルに応じて、印加された読出電圧ＲＶ１に応答して電流を伝導する場合もあり、しない場合もある。
【００３４】
１つまたは複数の実施形態において、検出回路３５０は、選択されたワード線３０５に印加された読出電圧に応答して電流を伝導するこれらのセル３１５−０〜３１５−５を判定するよう構成される。検出回路３５０は、印加された読出電圧（例えばＲＶ１、ＲＶ２、ＲＶ３）に応答してセル３１５−０〜３１５−５が少なくとも閾値量の電流を伝導するかどうかを判定するよう構成され得る。閾値量の電流は約１００ｎＡであり得るが、実施形態は特定の閾値量の電流に限定されない（例えば、閾値量の電流は１００ｎＡより高い場合もあり、低い場合もある）。
【００３５】
１つまたは複数の実施形態において、検出回路は、いくつかの複数検出パスに関して選択されたワード線３０５に印加されるいくつかの異なる読出電圧（例えばＲＶ１、ＲＶ２、ＲＶ３）のうちの１つに応答して少なくとも閾値量の電流を伝導するこれらのセル３１５−０〜３１５−５の表示を提供し得る。例えば、図３Ｂ〜図３Ｄに示す事例において、検出回路３５０は、それぞれのビット線３１０−０〜３１０−５に対応し且つ１００ｎＡの検出された閾値電流に応答して（例えば論理０から論理１に）活性化するよう構成された、いくつかの検出増幅器３１８−０、３１８−１、３１８−２、３１８−３、３１８−４、および３１８−５を含む。検出増幅器３１８−０〜３１８−５の論理状態は、図３Ｂに示す第１検出パス（Ｐ１）に関して印加された第１読出電圧３２５−１に応答して少なくとも閾値量の電流（例えば１００ｎＡ）をセル３１５−０〜３１５−５が伝導したかどうかの表示を提供するために（例えば図３Ｂ〜図３Ｄに図示しないデータラッチを介して）ラッチされ得る。そのように、検出増幅器３１８−０〜３１８−５に対応し且つ検出回路３５０に接続されたデータラッチは、対応するビット線が、印加された第１検出電圧に応答して少なくとも閾値量の電流を伝導する１群のうちのこれらのセルを表示する１組のデータ値をラッチし得る。
【００３６】
図３Ｂに図示する事例において、検出回路３５０は、印加された第１読出電圧３２５−１（例えば０．１２Ｖ）に応答してセル３１５−２および３１５−５が少なくとも閾値量の電流（例えば１００ｎＡ）を伝導することを判定する。すなわち、検出増幅器３１８−２はビット線３１０−２における電流Ｉ２に応答して活性化し、検出増幅器３１８−５はビット線３１０−５における電流Ｉ５に応答して活性化する。残りの検出増幅器（例えば３１８−０、３１８−１、３１８−３、および３１８−４）は印加された第１読出電圧３２５−１に応答して活性化しない。すなわち、メモリセル３１５−０、３１５−１、３１５−３、および３１５−４の抵抗レベルは、第１検出パスに関してメモリセル３１５−０、３１５−１、３１５−３、および３１５−４の両端における電位差（例えば０．１２Ｖ）が対応するビット線３１０−０、３１０−１、３１０−３、および３１０−４上に閾値量の電流を提供するにあたり不十分となるような値となっている。第１検出パス（Ｐ１）に応答するセル３１５−０〜３１５−５に関するラッチされたデータ値が図３Ｂに示される。
【００３７】
図３Ｃは、本開示の１つまたは複数の実施形態に係る電圧ベースの検出動作に関する複数検出パスのうちの第２検出パスを示す。この事例において、第２検出パスは状態Ｌ２にプログラムされたこれらのセル（例えば３１５−０〜３１５−５）を判定するために用いられる。そのように、図３Ｃに示す検出パスにおいて、第２読出電圧３２５−２（ＲＶ２）が、選択されたワード線３０５に印加される。すなわち０．２２Ｖの第２読出電圧ＲＶ２がワード線３０５に印加される。１つまたは複数の実施形態において、無効化電圧が、複数パスのうちの以前の１つに関して少なくとも閾値量の電流を伝導したこれらのセル（例えば３１５−０〜３１５−５）に対応するビット線（例えば３１０−０〜３１０−５）に印加される。本明細書で用いられる無効化電圧とは、ビット線上での電流の伝導を阻害するために、（例えば、ビット線に連結されたセルが、セルの抵抗レベルに関わらず、閾値量の電流を伝導しないよう）１つまたは複数の検出パスに関してビット線に印加される電圧を指す。したがって、無効化ビット線（例えば無効化電圧が印加されたビット線）に連結されたセルが、印加された読出電圧に応答して電流を伝導することはない。
【００３８】
そのように、図３Ｃに示す事例において、無効化電圧３３５がビット線３１０−２および３１０−５（例えば図３Ｂに関して説明した前回の検出パスにおいて閾値量の電流を伝導したと判定されたセルに対応するビット線）に印加される。この事例において、無効化電圧３３５は第２検出パスに関する読出電圧３２５−２（例えば０．２２Ｖ）と同一である。しかし、実施形態はそのように限定されない。例えば、無効化電圧３３５は、無効化されたビット線３１０−２および３１０−５上での伝導を阻害するに適切である様々な異なる電圧（例えばＲＶ２よりも大きい電圧か、またはＲＶ２よりも小さいが、しかもＲＶ２に応答して閾値量の電流を無効化されたビット線が伝導することを阻害するに充分に大きい電圧）であり得る。
【００３９】
この事例において、ＲＶ２に等しい電位差（例えば０．２２Ｖ）がメモリセル３１５−０、３１５−１、３１５−３、および３１５−４のそれぞれの両端において生成されるよう、０Ｖの基準電圧が非無効化ビット線３１０−０、３１０−１、３１０−３、３１０−４に印加される。非無効化ビット線３１０−０、３１０−１、３１０−３、３１０−４に連結されたメモリセルは、それぞれのセル３１５−０、３１５−１、３１５−３、３１５−４の抵抗レベルに応じて、印加された読出電圧ＲＶ２に応答して電流を伝導する場合もあり、しない場合もある。
【００４０】
上述のように、検出回路３５０は、印加された読出電圧（例えば図３Ｃの検出パスに対するＲＶ２）に応答して少なくとも閾値量の電流を伝導するこれらのセル３１５−０〜３１５−５を判定するよう構成される。検出増幅器３１８−０〜３１８−５の論理状態は、図３Ｃに示す第２検出パス（Ｐ２）に関して印加された第２読出電圧３２５−２（ＲＶ２）に応答して少なくとも閾値量の電流（例えば１００ｎＡ）をセル３１５−０〜３１５−５が伝導するかどうかの表示を提供するために、ラッチされる。すなわち、検出増幅器３１８−０〜３１８−５に対応するデータラッチは、印加された第２検出電圧に応答して少なくとも閾値量の電流を対応するビット線が伝導する１群のうちのこれらのセルを表示する１組のデータ値をラッチし得る。検出回路３５０は、いくつかの複数検出パスのそれぞれに対応する１組のデータ値を提供するために、幾組か（例えば、いくつかの複数検出パスのうちの各パスに対して１組）のデータラッチを含み得る。
【００４１】
図３Ｃに図示する事例において、検出回路３５０は、印加された第２読出電圧３２５−２（例えば０．２２Ｖ）に応答して少なくとも閾値量の電流（例えば１００ｎＡ）をセル３１５−１が伝導することを判定する。すなわち、検出増幅器３１８−１はビット線３１０−１における電流Ｉ１に応答して活性化する。残りの検出増幅器（例えば３１８−０、３１８−２、３１８−３、３１８−４、および３１８−５）は印加された読出電圧３２５−２に応答して活性化しない。すなわち、メモリセル３１５−０、３１５−３、および３１５−４の抵抗レベルは、第２検出パスに関してメモリセル３１５−０、３１５−３、および３１５−４の両端における電位差（例えば０．２２Ｖ）が対応するビット線３１０−０、３１０−３、および３１０−４上に閾値量の電流を提供するにあたり不十分となるような値となっている。また、前回の第１検出パスに応答して閾値量の電流を伝導したと判定されたセル（例えばセル３１５−２および３１５−５）は、これらのセルが図３Ｃに図示する後続の検出パスの間少なくとも閾値量の電流を伝導しないよう、無効化されたビット線３１０−２および３１０−５に連結される。第２検出パス（Ｐ２）に応答するセル３１５−０〜３１５−５に関するラッチされたデータ値が図３Ｃに示される。
【００４２】
図３Ｄは、本開示の１つまたは複数の実施形態に係る電圧ベースの検出動作に関する複数検出パスのうちの第３検出パスを示す。この事例において、第３検出パスは状態Ｌ１にプログラムされたこれらのセル（例えば３１５−０〜３１５−５）を判定するために用いられる。そのように、図３Ｄに示す検出パスにおいて、第３読出電圧３２５−３（ＲＶ３）が選択されたワード線３０５に印加される。すなわち０．３５Ｖの第３読出電圧ＲＶ３がワード線３０５に印加される。図３Ｃに関して説明した検出パスと同様に、複数検出パスのうちの前回の検出パスに関して少なくとも閾値量の電流を伝導したこれらのセル（例えば３１５−０〜３１５−５）に対応するビット線（例えば３１０−０〜３１０−５）に無効化電圧３３６が印加される。
【００４３】
図３Ｄに示す事例において、無効化電圧３３６はビット線３１０−１、３１０−２、および３１０−５（例えば図３Ｂおよび図３Ｃに関して説明した前回の検出パスにおいて少なくとも閾値量の電流を伝導したと判定されたセルに対応するビット線）に印加される。１つまたは複数の実施形態において、無効化電圧はいくつかの複数検出パスのそれぞれに対して調節され得る。例えば、図３Ｄの事例において、第３検出パスに関する無効化電圧３３６（例えば０．３５Ｖ）は図３Ｃに図示する第２検出パスに関する無効化電圧３３５（例えば０．２２Ｖ）より大きい値である。
【００４４】
前回の検出パスと同様に、ＲＶ３に等しい電位差（例えば０．３５Ｖ）がメモリセル３１５−０、３１５−３、および３１５−４のそれぞれの両端に生成されるよう、０Ｖの基準電圧が非無効化ビット線３１０−０、３１０−３、および３１０−４に印加される。非無効化ビット線３１０−０、３１０−３、および３１０−４に連結されたメモリセルは、それぞれのセル３１５−０、３１５−３、および３１５−４の抵抗レベルに応じて、印加された読出電圧ＲＶ３に応答して電流を伝導する場合もあり、しない場合もある。
【００４５】
検出回路３５０は、印加された読出電圧（例えば図３Ｄの検出パスに対するＲＶ３）に応答して少なくとも閾値量の電流を伝導するこれらのセル３１５−０〜３１５−５を判定するよう構成される。検出増幅器３１８−０〜３１８−５の論理状態は、図３Ｄに示す第３検出パス（Ｐ３）に関して印加された第３読出電圧３２５−３（ＲＶ３）に応答して少なくとも閾値量の電流（例えば１００ｎＡ）をセル３１５−０〜３１５−５が伝導するかどうかの表示を提供するために、ラッチされる。この事例において、検出増幅器３１８−０〜３１８−５に対応する１組のデータラッチは、印加された第３読出電圧ＲＶ３に応答して少なくとも閾値量の電流を対応するビット線が伝導する１群のうちのこれらのセルを表示する１組のデータ値をラッチし得る。
【００４６】
図３Ｄに図示する事例において、検出回路３５０は、印加された第３読出電圧３２５−３（例えば０．３５Ｖ）に応答して少なくとも閾値量の電流（例えば１００ｎＡ）をセル３１５−０および３１５−３が伝導することを判定する。すなわち、検出増幅器３１８−０はビット線３１０−０における電流Ｉ０に応答して活性化し、検出増幅器３１８−３はビット線３１０−３における電流Ｉ３に応答して活性化する。残りの検出増幅器（例えば３１８−１、３１８−２、３１８−４、および３１８−５）は印加された読出電圧３２５−３に応答して活性化しない。すなわち、メモリセル３１５−４の抵抗レベルは、第３検出パスに関するメモリセル３１５−４の両端における電位差（例えば０．３５Ｖ）が対応するビット線３１０−４上に閾値量の電流を提供するにあたり不十分となるような値となっている。また、前回の検出パスのうちの１つに応答して少なくとも閾値量の電流を伝導したと判定されたセル（例えばセル３１５−１、３１５−２、および３１５−５）は、図３Ｄに図示する後続の検出パスの間に少なくとも閾値量の電流をこれらのセルが伝導しないよう、無効化されたビット線３１０−１、３１０−２、および３１０−５に連結される。第３検出パス（Ｐ３）に応答するセル３１５−０〜３１５−５に関するラッチされたデータ値は図３Ｄに示される。
【００４７】
図３Ａ〜図３Ｄに関して説明した複数パス電圧ベース検出動作の第１検出パス、第２検出パス、および第３検出パス（Ｐ１、Ｐ２、およびＰ３）に対応するラッチされたデータ値の組はセル３１５−０〜３１５−５のそれぞれに対するプログラムされたデータ状態を示し得る。１つまたは複数の実施形態において、および図３Ｄに示す事例において、連続的な第１検出パス（Ｐ１）、第２検出パス（Ｐ２）、および第３検出パス（Ｐ３）に対応する３組のラッチされたデータ値は、セル（例えば３１５−０〜３１５−５）のそれぞれのデータ状態（例えばＬ０、Ｌ１、Ｌ２、およびＬ３）のデコードされた値を提供し得る。例えば、この事例において、「０００」は状態Ｌ０、「１００」は状態Ｌ１、「０１０」は状態Ｌ２、および「００１」は状態Ｌ３を示す。データ状態のデコードされた値は、他のデコードされた値の中で、サーモメータコードであり得る。
【００４８】
そのように、図３Ｄに示す事例において、セル３１５−０に対応する３つのラッチされたデータ値は「１００」である（例えば検出パスＰ３に対応する１のラッチされた値、検出パスＰ２に対応する０のラッチされた値、および検出パスＰ１に対応する０のラッチされた値）。同様に、セル３１５−１に対応する３つのラッチされたデータ値は「０１０」（Ｌ２）、セル３１５−２に対応する３つのラッチされたデータ値は「００１」（Ｌ３）、セル３１５−３に対応する３つのラッチされたデータ値は「１００」（Ｌ１）、セル３１５−４に対応する３つのラッチされたデータ値は「０００」（Ｌ０）、およびセル３１５−５に対応する３つのラッチされたデータ値は「００１」（Ｌ３）である。
【００４９】
本開示の実施形態は図３Ａ〜図３Ｄに示す事例に限定されない。例えば、検出回路３５０は、メモリセルの検出されたデータ状態を示すにあたり、検出増幅器および／またはデータラッチに代わり、またはこれに加えて、ヒューズ回路を含み得る。また、実施形態は検出されたデータ状態に関して特定タイプのコード（例えばサーモメータコード）の使用に限定されない。
【００５０】
１つまたは複数の実施形態において、いくつかの複数検出パスのうちの１つまたは複数は、検出動作に関して反復され得る。例えば、いくつかの連続的な複数パスのうちの１つまたは複数は、いくつかの検出パスのうちの後続する１つを実行する前に、反復され得る。一例として、図３Ｂに関して説明した第１検出パスは図３Ｃに関して説明した第２検出パスを実行する前に反復され得る。伝導するセルの電流の累計に起因する選択されたワード線の両端における電圧低下は同一ワード線上の他のセルにより伝導される電流量を低減させ得るため、検出パスのうちの１つまたは複数を反復することは、他の利点の中でも、検出動作の正確度を改善し得る。例えば、いくつかの事例において、検出パスの間の選択されたワード線上における電圧低下は、特定セルに対応する検出増幅器が活性化するかどうかに影響を及ぼすにあたり充分となり得る。一例として、特定パスの間の選択されたワード線上の電圧低下は、特定状態（例えばＬ１）にプログラムされたセルが検出パスの間に閾値量より低い電流（例えば１００ｎＡに比較して９０ｎＡ）を伝導しそれによりセル状態の読出に過誤が生じる程度に充分顕著となり得る。
【００５１】
しかし、検出パスの間に少なくとも閾値量の電流を確かに伝導するこれらのセルに対応するビット線がその後無効化されるため、無効化されたビット線に連結されたセルは、同一検出パスが反復される場合、選択されたワード線における電圧低下に寄与しないであろう。いくつかの事例において、選択されたワード線の両端における電圧低下の低減量は、検出パスの間に閾値量の電流（例えば９０ｎＡ）より低い電流量を伝導したセルが、検出パスが反復された場合、少なくとも閾値量の電流（例えば１００ｎＡ）を確かに伝導するよう、充分となり得る。そのように、１つまたは複数の複数検出パスを反復することは、粗雑／精密検出方式を提供すること等の利点を提供し得る。例えば、より低い抵抗レベルを有するセルは特定検出パスの間に少なくとも閾値量の電流を伝導し得、同一のデータ状態に対応するがより高い抵抗レベルを有するセルは、特定検出パスが反復されない場合、少なくとも閾値量の電流を伝導しないこともある。
【００５２】
図３Ａおよび図３Ｂに示す実施形態は、マルチレベルセル（ＭＬＣ：ｍｕｌｔｉ−ｌｅｖｅｌ  ｃｅｌｌ）を検出することを含むが、ＭＬＣに限定されず、またセルあたり格納可能なデータ状態の特定個数に限定されない。例えば、１つまたは複数の実施形態において、セル３１５−０〜３１５−５はシングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）であり得る。１つまたは複数の実施形態において、複数検出パスが、上述のように、これらのセル上で実行され得る。いくつかの係る実施形態において、同一の読出電圧が、いくつかの検出パスのうちのそれぞれに対して選択されたワード線に印加され得る。前回の検出パスの間に少なくとも閾値量の電流を伝導したセルに対応するビット線を無効化することは、同一の読出電圧を用いる後続の検出パスの間におけるワード線上の電圧低下を低減し得る。
【００５３】
図４は、本開示の１つまたは複数の実施形態により動作され得る少なくとも１つの抵抗メモリ装置４０２を有するコンピューティングシステム４０１（例えばメモリシステム）の機能ブロック図である。コンピューティングシステム４０１はメモリ装置４０２に連結されたメモリアクセス装置４０３（例えばプロセッサ、メモリコントローラ、その他）を含む。本開示の１つまたは複数の実施形態によれば、メモリ装置４０２は不揮発性抵抗メモリ装置（例えばＲＲＡＭ装置）である。
【００５４】
メモリ装置４０２はメモリアレイ４００を含む。アレイ４００は図１に図示するアレイ１００等の抵抗メモリセルのアレイであり得る。メモリ装置４０２およびメモリアクセス装置４０３は別個の集積回路として実装されてもよく、またはメモリアクセス装置４０３およびメモリ装置４０２は同一の集積回路チップまたはパッケージに一体化されてもよい。メモリアクセス装置４０３はディスクリート装置（例えばマイクロプロセッサ）でもあってもよく、または例えば特定用途集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）等のファームウェアに実装された他タイプの処理回路でもあってもよい。
【００５５】
Ｉ／Ｏ接続部４６２および制御接続部４７２はアクセス装置４０３とメモリ装置４０２との間の通信インターフェースを提供する。図４の実施形態は、Ｉ／Ｏ回路４６０を通してＩ／Ｏ接続部４６２上で提供されたアドレス信号をラッチするためのアドレス回路４４０を含む。アドレス信号は、メモリアレイ４００にアクセスするために行デコーダ４４４および列デコーダ４４６により受信およびデコードされる。
【００５６】
メモリ装置４０２は、本明細書において説明する１つまたは複数の実施形態にしたがってメモリアレイ４００に格納された（例えばメモリアレイ４００にプログラムされた）データを検出し得る検出回路４５０（例えば図３Ｂ〜図３Ｄに図示する検出回路３５０）を含む。Ｉ／Ｏ回路４６０は、Ｉ／Ｏ接続部４６２上でメモリアクセス装置４０３との双方向データ通信のために含まれる。プログラム回路４５５はメモリアレイ４００へデータをプログラム（例えば、書込）するために含まれる。
【００５７】
メモリ装置４０２はメモリアクセス装置４０３から制御接続部４７２により提供される信号をデコードし得るコントローラ４７０を含む。これらの信号は、（とりわけ）チップ信号、書込許可信号、およびアドレスラッチ信号を含む。なお、これらの信号は、他の動作の中でも、データ検出（例えば読出）およびデータプログラミング（例えば書込）を含むメモリ装置４０２およびメモリアレイ４００の動作を制御するために用いられる。
【００５８】
コントローラ４７０は、例えば、状態マシン、シーケンサ、またはその他のタイプの制御回路であり得る。追加的な回路および制御信号が提供され得ること、および図４のメモリ装置の詳細は例示の容易化のために簡略されていることは、当業者により理解され得るであろう。
【００５９】
結論
本開示は抵抗メモリ検出方法および装置を含む。１つの係る方法は、抵抗メモリセルのアレイの選択された導電線に連結された１群のセル上で電圧ベースの複数パス検出動作を実行することを含む。この電圧ベースの複数パス検出動作は、対応する個数の複数パスのうちのそれぞれの間に、選択された導電線に連続的に印加されるいくつかの異なる検出電圧のうちの１つに応答して少なくとも閾値量の電流を伝導する１群のうちのこれらのセルの表示を提供することと、複数パスのうちのそれぞれの連続パスに対して、複数パスのうちの前回の１つに関して閾値量の電流を伝導したと判定されたこれらのセルに対応するデータ線を無効化することと、を含み得る。
【００６０】
本開示の詳細な説明において、添付の図面が参照される。なお、これらの添付の図面は本開示の一部を形成するものであり、添付の図面においては１つまたは複数の実施形態が実施され得る１つまたは複数の方法が例示により示される。これらの実施形態は、当業者が本開示の実施形態を実施することが可能となるよう充分詳細に説明される。他の実施形態も利用され得ること、およびプロセス的変更例、電気的変更例、および／または構造的変更例が本開示の範囲から逸脱することなく可能であること、が理解されるべきである。
【００６１】
特に図面における参照番号に関して本明細書において用いられる「Ｎ」および「Ｍ」の指示子は、係る方法で指示されるいくつかの特定の特徴が本開示の１つまたは複数の実施形態に含まれ得ることを示す。理解され得るように、本明細書における様々な実施形態において示される構成要素は、本開示のいくつかの追加的な実施形態を提供するために、追加、交換、および／または排除され得る。加えて理解されるように、これらの図面に提供される構成要素の比率および相対的尺度は本開示の実施形態を示すために用いられたものであり、限定的な意味で解釈されるべきではない。
【００６２】
本明細書で用いられる「および／または」という用語は、関連する列挙された項目のうちの１つまたは複数の任意の組合せおよび全部の組合せを含む。
【００６３】
本明細書において用いられる用語は、特定の実施形態を説明することのみを目的とし、本開示を限定することを意図するものではない。本明細書において用いられる単数形の「１つの」および「その」は、内容的に明らかに単数のみを指す場合を除き、複数形も含むことを意図するものである。「含む」および／または「備える」という用語は、本明細書において用いられる場合、提示された特徴、整数、ステップ、動作、構成要素、および／または成分の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、構成要素、成分、および／またはこれらの群の存在または追加を除外しないことを、さらに理解すべきである。
【００６４】
本明細書において特定の実施形態が例示および説明されてきたが、当業者は、同一結果を達成するよう計算された構成が、示された特定の実施形態の代替となり得ることを理解するであろう。本開示は本開示の１つまたは複数の実施形態の適応例または変化例を含むことを意図するものである。上記の説明が例示としてなされており限定的なものではないことを理解すべきである。上述の実施形態の組合せ、および本明細書において特に説明されない他の実施形態は、上記の説明を綿密に調べると、当業者に明らかとなることであろう。本開示の１つまたは複数の実施形態の範囲は上述の構造および方法が用いられる他の応用を含む。したがって、本開示の１つまたは複数の実施形態の範囲は、添付の請求項が権利を有する等価物の全範囲とともに、これらの請求項を参照して決定されるべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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