(57)【特許請求の範囲】
【請求項１】
共通ビット線と、選択線と、複数の分割ビット線と、を有し、
前記複数の分割ビット線の一は、選択トランジスタを介して前記共通ビット線と電気的に接続され、
前記選択トランジスタのゲートは、前記選択線と電気的に接続され、
前記複数の分割ビット線の一は、複数のメモリセルと電気的に接続され、
前記メモリセルの一は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、
前記第１のトランジスタのチャネル形成領域は、前記第２のトランジスタのチャネル形成領域とは異なる半導体材料を有し、
前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とは電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記複数の分割ビット線の一と電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、絶縁層上方に設けられ、
前記絶縁層は、前記第１のトランジスタのゲートの形成後に形成されたものであることを特徴とする半導体装置。
【請求項２】
共通ビット線と、ソース線と、ワード線と、信号線と、選択線と、複数の分割ビット線と、を有し、
前記複数の分割ビット線の一は、選択トランジスタを介して前記共通ビット線と電気的に接続され、
前記選択トランジスタのゲートは、前記選択線と電気的に接続され、
前記複数の分割ビット線の一は、複数のメモリセルと電気的に接続され、
前記メモリセルの一は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第１のトランジスタのチャネル形成領域は、前記第２のトランジスタのチャネル形成領域とは異なる半導体材料を有し、
前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とは電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方と、前記第２のトランジスタのソース又はドレインの他方とは、前記複数の分割ビット線の一と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記ソース線と電気的に接続され、
前記容量素子の電極の他方は、前記ワード線と電気的に接続され、
前記第２のトランジスタのゲートは、前記信号線と電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、絶縁層上方に設けられ、
前記絶縁層は、前記第１のトランジスタのゲートの形成後に形成されたものであることを特徴とする半導体装置。
【請求項３】
共通ビット線と、ソース線と、ワード線と、第１信号線と、第２信号線と、選択線と、複数の分割ビット線とを有し、
前記複数の分割ビット線の一は、選択トランジスタを介して前記共通ビット線と電気的に接続され、
前記選択トランジスタのゲートは、前記選択線と電気的に接続され、
前記複数の分割ビット線の一は、複数のメモリセルと電気的に接続され、
前記メモリセルの一は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第１のトランジスタのチャネル形成領域は、前記第２のトランジスタのチャネル形成領域とは異なる半導体材料を有し、
前記第１のトランジスタのチャネル形成領域は、シリコンを有し、
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を有し、
前記第１のトランジスタのゲートと、前記第２のトランジスタのソース又はドレインの一方と、前記容量素子の電極の一方とは電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記複数の分割ビット線の一と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記ソース線と電気的に接続され、
前記容量素子の電極の他方は、前記ワード線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第１信号線と電気的に接続され
前記第２のトランジスタのソース又はドレインの他方は、前記第２信号線と電気的に接続され、
前記第２のトランジスタのチャネル形成領域は、絶縁層上方に設けられ、
前記絶縁層は、前記第１のトランジスタのゲートの形成後に形成されたものであることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記選択トランジスタのチャネル形成領域は、シリコンを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶内容の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、書き込みを何度も繰り返すことで、記憶素子が機能しなくなるという問題が生じる。この問題を回避するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入し、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため、長期間にわたって情報を保持することが可能である。
【００１２】
より具体的には、例えば次のような構成を採用することができる。
【００１３】
本発明の一態様は、共通ビット線と、共通ビット線と電気的に接続される複数の分割ビット線と、ソース線と、ワード線と、信号線と、選択線と、選択線とゲート電極において電気的に接続される選択トランジスタと、複数のメモリセルでなるメモリセルアレイと、を有し、メモリセルアレイを構成する複数のメモリセルは、複数行ごとに複数のブロックに分割され、共通ビット線は、各ブロックにおいて、選択トランジスタを介して分割ビット線と電気的に接続されており、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、ソース線は、第１のソース電極と電気的に接続され、分割ビット線は、第１のドレイン電極および第２のソース電極と電気的に接続され、ワード線は、容量素子の電極の一方と電気的に接続され、信号線は、第２のゲート電極と電気的に接続され、第１のゲート電極と、第２のドレイン電極と、容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成する半導体装置である。
【００１４】
本発明の他の一態様は、共通ビット線と、共通ビット線と電気的に接続される複数の分割ビット線と、ソース線と、ワード線と、第１信号線と、第２信号線と、選択線と、選択線とゲート電極において電気的に接続される選択トランジスタと、複数のメモリセルでなるメモリセルアレイと、を有し、メモリセルアレイを構成する複数のメモリセルは、複数行ごとに複数のブロックに分割され、共通ビット線は、各ブロックにおいて、選択トランジスタを介して分割ビット線と電気的に接続されており、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、ソース線は、第１のソース電極と電気的に接続され、分割ビット線は、第１のドレイン電極と電気的に接続され、ワード線は、容量素子の電極の一方と電気的に接続され、第１信号線は、第２のゲート電極と電気的に接続され、第２信号線は、第２のソース電極と電気的に接続され、第１のゲート電極と、第２のドレイン電極と、容量素子の電極の他方とは電気的に接続されて電荷が保持されるノードを構成する半導体装置である。
【００１５】
上記の半導体装置において、第２のトランジスタの第２のチャネル形成領域は、酸化物半導体を含んで構成されることが好ましい。また、上記の半導体装置において、第１のトランジスタの第１のチャネル形成領域は、単結晶シリコンを含んで構成されることが好ましい。また、上記の半導体装置において、選択トランジスタのチャネル形成領域は、単結晶シリコンを含んで構成されることが好ましい。
【００１６】
なお、上記においては、酸化物半導体材料を用いてトランジスタを構成しているが、開示する発明はこれに限定されない。酸化物半導体材料と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００１７】
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎない。
【００１８】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００１９】
なお、「ソース電極」、「ドレイン電極」及び「ゲート電極」は単に「ソース」、「ドレイン」及び「ゲート」と呼んでもよい。また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【発明の効果】
【００２０】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００２１】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２２】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２３】
このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００２４】
さらに、開示する発明の一態様では、メモリセルアレイの各ブロックにおいてビット線を、選択トランジスタを介して分割する構造とすることにより、半導体装置の消費電力を低減することができる。さらに、半導体装置の読み出し性能の向上を図ることができる。
【図面の簡単な説明】
【００２５】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】タイミングチャート図。
【図４】半導体装置の回路図。
【図５】半導体装置の断面図および平面図。
【図６】半導体装置の断面図および平面図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の作製工程に係る断面図。
【図１１】半導体装置の作製に用いる半導体基板の作製工程に係る断面図。
【図１２】半導体装置を用いた電子機器を説明するための図。
【図１３】半導体装置の回路図。
【発明を実施するための形態】
【００２６】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２７】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００２８】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００２９】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成およびその動作について、図１乃至図４を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３０】
＜基本回路＞
はじめに、基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
【００３１】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００３２】
なお、トランジスタ１６０については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００３３】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００３４】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【００３５】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００３６】
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極に電荷ＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極に電荷ＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、電荷ＱＨが与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。電荷ＱＬが与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。その結果、第２の配線には異なる電位が現れ、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
【００３７】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さないためには、トランジスタ１６０が並列に接続されている場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、トランジスタ１６０が直列に接続されている場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
【００３８】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【００３９】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００４０】
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため、図中、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００４１】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００４２】
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００４３】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００４４】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリークが十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００４５】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、上述の関係を満たすものであることが望ましいといえる。
【００４６】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御する際に、第５の配線の電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、第５の配線に与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００４７】
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００４８】
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有する。フラッシュメモリでは、コントロールゲートに印加される電圧が高いため、その電位の影響が、隣接するセルのフローティングゲートにおよぶことを防ぐために、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００４９】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００５０】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００５１】
容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【００５２】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【００５３】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。この場合、Ｆ２が十分に小さくならない回路構成を採用しても十分な記憶容量を確保することができる。
【００５４】
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
【００５５】
＜応用例１＞
次に、図１に示す回路を応用したより具体的な回路構成および動作について、図２乃至図４を参照して説明する。
【００５６】
図２は複数行ごとにブロックに分割された、複数のメモリセルを有する半導体装置の回路図の一例を示す。本発明の一態様に係る半導体装置は、メモリセル１１００が、ｋ行（ｋは２以上の整数）ごとにｍ個（ｍは２以上の整数）のブロック（第１ブロック乃至第ｍブロック）に分割され、縦ｋ×ｍ個（列）×横ｎ個（行）（ｎは２以上の整数）のマトリクス状に配置されたメモリセルアレイと、ｋ×ｍ本の信号線Ｓと、ｋ×ｍ本のワード線ＷＬと、ｎ本の共通ビット線ＢＬと、各メモリセルにおいて共通の共通ソース線ＳＬと、ｍ本の選択線Ｇと、ｍ×ｎ個の選択トランジスタ１８０と、ｍ×ｎ本の分割ビット線ＬＢＬと、によって構成されている。なお、共通ビット線ＢＬは各ブロックにおいて、選択トランジスタ１８０を介して分割ビット線ＬＢＬと電気的に接続され、選択線Ｇは選択トランジスタ１８０のゲート電極と電気的に接続される。なお、図２において、各ブロックに複数本の同種類の配線が含まれる場合、配線の符号に数字を付記している。また、ブロックが異なる同種類の配線には、配線の符号に括弧書きで数字を付記している。
【００５７】
ここで、メモリセル１１００としては、図１（Ａ−１）に示す構成が適用される。各メモリセル１１００は、第１のトランジスタ、第２のトランジスタ、容量素子を有している。各メモリセル１１００において、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極（またはソース電極）と、容量素子の電極の一方とは、電気的に接続され、共通ソース線ＳＬと、第１のトランジスタのソース電極とは、電気的に接続されている。さらに、分割ビット線ＬＢＬと、第１のトランジスタのドレイン電極と、第２のトランジスタのソース電極（またはドレイン電極）とは電気的に接続され、ワード線ＷＬと、容量素子の電極の他方と、は電気的に接続され、信号線Ｓと、第２のトランジスタのゲート電極とは電気的に接続されている。つまり、共通ソース線ＳＬが、図１（Ａ−１）に示す構成における第１の配線（１ｓｔ  Ｌｉｎｅ）に、分割ビット線ＬＢＬが第２の配線（２ｎｄ  Ｌｉｎｅ）及び第３の配線（３ｒｄ  Ｌｉｎｅ）に、信号線Ｓが第４の配線（４ｔｈ  Ｌｉｎｅ）に、ワード線ＷＬが第５の配線（５ｔｈ  Ｌｉｎｅ）に相当する。
【００５８】
なお、第２のトランジスタのソース電極（またはドレイン電極）は必ずしも、分割ビット線ＬＢＬと接続しなくても良く、例えば、図１３に示すように、ｎ本の第２信号線ＳＳを形成し、各列において当該配線と電気的に接続されるようにしても良い。
【００５９】
また、図２に示すメモリセルアレイの各ブロックにおいて、分割ビット線ＬＢＬの一には、同じ列に配置されたｋ個のメモリセル１１００が接続されている。また、ワード線ＷＬの一、及び、信号線Ｓの一には、それぞれ同じ行に配置されたｎ個のメモリセル１１００が接続されている。また、選択線Ｇは各ブロックに１本配置され、同じ行に配置されたｎ個の選択トランジスタ１８０が接続されている。ここで、分割ビット線ＬＢＬは各ブロックにおいて、選択トランジスタ１８０を介して共通ビット線ＢＬに接続されている、つまり、共通ビット線ＢＬの一には、同じ列に配置された分割ビット線ＬＢＬが選択トランジスタ１８０を介してｍ本接続されている。また、共通ソース線ＳＬは全てのメモリセルで共通としたが、列毎に一本、あるいは複数列に一本設けてもよい。
【００６０】
ここで、メモリセルアレイの１ブロックに含まれるメモリセルの行数は、メモリセルアレイに含まれるメモリセルの数およびブロック数に応じて適宜決定すれば良く、例えば、８行乃至６４行とするのが好ましい。
【００６１】
また、共通ビット線ＢＬ、共通ソース線ＳＬ、信号線Ｓ、ワード線ＷＬ、選択線Ｇは、メモリセルアレイの周辺に形成された駆動回路と電気的に接続されている。当該駆動回路は、配線の種類ごとに独立して設けても良いし、複数の種類の配線が一つの駆動回路に電気的に接続されるように設けても良い。
【００６２】
次に、書き込み動作および読み出し動作について説明する。図３は、図２に示す半導体装置の書き込み動作および読出し動作のタイミングチャートの一例である。
【００６３】
第１ブロック第１行目のメモリセル１１００への書き込みを行う場合と、第１ブロック第１行目のメモリセル１１００からの読み出しを行う場合について説明する。なお、以下では、第１ブロック第１行第１列目のメモリセル１１００（以下メモリセル（１，１，１）とも記載する）へ書き込むデータを”１”とし、第１ブロック第１行第２列乃至第１ブロック第１行第ｎ列目のメモリセル１１００（以下メモリセル（１，１，２）〜（１，１，ｎ）とも記載する）へ書き込むデータを”０”とする場合について説明する。
【００６４】
はじめに、書き込みについて説明する。まず、選択線Ｇ（１）に電位Ｖ３を与え、第１ブロックの選択トランジスタ１８０をオン状態とし、共通ビット線ＢＬ１乃至ＢＬｎと分割ビット線ＬＢＬ１（１）乃至ＬＢＬｎ（１）をそれぞれ導通させる。また、選択線Ｇ（２）乃至Ｇ（ｍ）に電位０Ｖを与え、第２乃至第ｍブロックの選択トランジスタ１８０をオフ状態とし、共通ビット線ＢＬ１乃至ＢＬｎと分割ビット線ＬＢＬ１（１）乃至ＬＢＬｎ（１）以外の分割ビット線ＬＢＬとを非導通とする。
【００６５】
このとき、第１ブロックにおいて、第１行目の信号線Ｓ１（１）に電位Ｖ３を与え、第１行目の第２のトランジスタをオン状態とする。また、第２乃至第ｋ行目の信号線Ｓ２（１）乃至Ｓｋ（１）に電位Ｖ４（Ｖ４≦０Ｖ）を与え、第２乃至第ｋ行目の第２のトランジスタをオフ状態とする。
【００６６】
そして、第１ブロックにおいて、第１行目のワード線ＷＬ１（１）に電位０Ｖを、第２乃至ｋ行目のワード線ＷＬ２（１）乃至ＷＬｋ（１）に電位Ｖ５（Ｖ５≦０Ｖ）を与える。第２乃至ｋ行目のワード線ＷＬ２（１）乃至ＷＬｋ（１）を電位Ｖ５とすることで、第２乃至ｋ行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。従って、第１ブロックの第２行目乃至第ｋ行目においては、共通ソース線ＳＬと共通ビット線ＢＬ１乃至ＢＬｎとが異なる電位であっても、電流は流れない。
【００６７】
そして、第１列目の共通ビット線ＢＬ１に電位Ｖ２を与え、第２乃至第ｎ列目の共通ビット線ＢＬ２乃至ＢＬｎには電位０Ｖを与える。同時に、共通ソース線ＳＬにも電位Ｖ２を与える。
【００６８】
その結果、メモリセル（１，１，１）のフローティングゲート部ＦＧには電位Ｖ２が、メモリセル（１，１，２）〜（１，１，ｎ）のフローティングゲート部ＦＧには電位０Ｖが与えられる。そして、第１行目の信号線Ｓ１（１）の電位を０Ｖとして、第１行目の第２のトランジスタをオフ状態とすることで、書き込みを終了する。
【００６９】
なお、ここでは、電位Ｖ３は、電位Ｖ２に第２のトランジスタのしきい値電圧を加えた値よりも高い電位とした。こうすることで、書き込み時に、メモリセル（１，１，１）のフローティングゲート部ＦＧには電位Ｖ２が与えられる。また、ここでは、電位Ｖ２は第１のトランジスタのしきい値電圧より高い電位とする。こうすることで、後述する読み出し時のワード線ＷＬ１（１）の電位を０Ｖとすることができ、好ましい。また、書き込み終了時には、共通ビット線ＢＬ１の電位を変化させる前に、第１ブロック第１行目の信号線Ｓ１（１）を電位０Ｖとして、第１行目の第２のトランジスタをオフ状態とする。
【００７０】
なお、書き込み時の動作電位は、例えば、Ｖ２＝２Ｖ、Ｖ３＝４Ｖ、Ｖ４＝−２Ｖ、Ｖ５＝−４Ｖとすることができる。
【００７１】
ここで、選択ブロックである第１ブロックにおいては、非選択行のワード線ＷＬ２（１）乃至ワード線ＷＬｋ（１）に負電位（電位Ｖ５）を与える必要があるが、非選択ブロックである第２乃至ｍブロックにおいては、共通ビット線ＢＬと分割ビット線ＬＢＬが非導通であるから、第２乃至ｍブロックの分割ビット線ＬＢＬを介して共通ビット線ＢＬとソース線ＳＬが導通することはない。このため、非選択ブロックである第２乃至ｍブロックにおいては、メモリセルのデータが保持できればよく、第１のトランジスタはオン状態であってもオフ状態であっても構わない。従って、非選択ブロックである第２乃至ｍブロックにおいて、ワード線ＷＬおよび信号線Ｓの電位は、データ保持状態と同じ状態（例えば０Ｖ）を保つことが出来る。このように、書き込み動作において、非選択ブロックのワード線ＷＬおよび信号線Ｓの電位を変化させる必要がないので、非選択ブロックのワード線ＷＬおよび信号線Ｓへの充放電などに伴う消費電力を削減することができる。
【００７２】
つまり、各ブロックにおいて共通ビット線ＢＬを、選択トランジスタ１８０を介して分割ビット線ＬＢＬに分割する構造とすることにより、書き込みの際の半導体装置の消費電力を低減することができる。
【００７３】
ここで、書き込み動作において、第１ブロックにおける、第２乃至第ｋ行目の信号線Ｓ２（１）乃至Ｓｋ（１）と、第２乃至ｋ行目のワード線ＷＬ２（１）乃至ＷＬｋ（１）に与える電位について説明する。第２乃至ｋ行目のワード線ＷＬ２（１）乃至ＷＬｋ（１）に電位Ｖ５（Ｖ５≦０Ｖ）を与える理由は、共通ビット線ＢＬとソース線ＳＬの間に定常電流が流れないようにするためである。第２乃至ｋ行目のワード線ＷＬ２（１）乃至ＷＬｋ（１）に電位Ｖ５（Ｖ５≦０Ｖ）を与えることで、第２乃至ｋ行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。従って、第１ブロックの第２行目乃至ｋ行目においては、共通ソース線ＳＬと共通ビット線ＢＬ１乃至ＢＬｎとが異なる電位であっても、電流は流れない。
【００７４】
また、第１ブロックにおいて、第２乃至第ｋ行目の信号線Ｓ２（１）乃至Ｓｋ（１）に電位Ｖ４（Ｖ４≦０Ｖ）を与える理由は、第２乃至第ｋ行目のメモリセルのデータを保持するためである。第２乃至ｋ行目のワード線ＷＬ２（１）乃至ＷＬｋ（１）に電位Ｖ５（Ｖ５≦０Ｖ）を与えたことで、第２乃至第ｋ行目のメモリセルのフローティングゲート部ＦＧが負電位となる可能性がある。その場合でも、第２乃至第ｋ行目の信号線Ｓ２（１）乃至Ｓｋ（１）に電位Ｖ４（Ｖ４≦０Ｖ）を与えることで、第２乃至第ｋ行目の第２のトランジスタをオフ状態とすることができる。
【００７５】
さらに、書き込み動作において、共通ソース線ＳＬに与える電位について説明する。共通ビット線ＢＬに電位Ｖ２（データ”１”に対応）が与えられている場合は、共通ビット線ＢＬと共通ソース線ＳＬは同電位であるから、定常電流は流れない。また、共通ビット線ＢＬに０Ｖ（データ”０”に対応）が与えられている場合は、書き込みを行うメモリセルのフローティングゲート部ＦＧには０Ｖが与えられるから、第１のトランジスタはオフ状態となる。従って、共通ビット線ＢＬとソース線ＳＬ間に電流は流れないことがわかる。なお、書き込みデータが全て”０”の場合には、ソース線ＳＬに電位０Ｖを与えても構わない。このように、当該書き込み動作では、書き込み時の共通ビット線ＢＬに流れる電流を削減し、消費電力を低減することが可能である。
【００７６】
次に、読み出しについて説明する。ここで、共通ビット線ＢＬ１乃至ＢＬｎには、図４に示す読み出し回路が電気的に接続されているとする。
【００７７】
まず、選択線Ｇ（１）に電位Ｖ１を与え、第１ブロックの選択トランジスタ１８０をオン状態とし、共通ビット線ＢＬ１乃至ＢＬｎと分割ビット線ＬＢＬ１（１）乃至ＬＢＬｎ（１）をそれぞれ導通させる。また、選択線Ｇ（２）乃至Ｇ（ｍ）に電位０Ｖを与え、第２乃至第ｍブロックの選択トランジスタ１８０をオフ状態とし、共通ビット線ＢＬ１乃至ＢＬｎと分割ビット線ＬＢＬ１（１）乃至ＬＢＬｎ（１）以外の分割ビット線ＬＢＬとを非導通とする。
【００７８】
このとき、第１ブロックにおいて、第１行目のワード線ＷＬ１（１）に電位０Ｖを与え、第２乃至ｋ行目のワード線ＷＬ２（１）乃至ＷＬｋ（１）には電位Ｖ５（Ｖ５≦０Ｖ）を与える。ワード線ＷＬ１（１）を電位０Ｖとすると、第１行目において、データ”０”が保持されているメモリセルの第１のトランジスタはオフ状態、データ”１”が保持されているメモリセルの第１のトランジスタはオン状態となる。ワード線ＷＬ２（１）乃至ＷＬｋ（１）を電位Ｖ５とすることで、第２乃至ｋ行目において、データ”０”、”１”のいずれが保持されているメモリセルであっても、第１のトランジスタはオフ状態となる。
【００７９】
また、第１ブロックにおいて、第１行目の信号線Ｓ１（１）には電位０Ｖを、第２乃至第ｋ行目の信号線Ｓ２（１）乃至Ｓｋ（１）には電位Ｖ４（Ｖ４≦０Ｖ）を与え、第１ブロックの第２のトランジスタを全てオフ状態としておく。
【００８０】
ここで、第１ブロック第１行目のフローティングゲート部ＦＧの電位は０ＶまたはＶ２であるから、信号線Ｓ１（１）を電位０Ｖとすることで、第１ブロック第１行目の第２のトランジスタを全てオフ状態とすることができる。一方、第１ブロック第２乃至ｋ行目のフローティングゲート部ＦＧの電位は、ワード線ＷＬ２（１）乃至ＷＬｋ（１）に電位Ｖ５（Ｖ５≦０Ｖ）が与えられると、負電位となる可能性がある。その場合でも、第２乃至第ｋ行目の信号線Ｓ２（１）乃至Ｓｋ（１）に電位Ｖ４（Ｖ４≦０Ｖ）を与えることで、第１ブロック第２乃至第ｋ行目の第２のトランジスタをオフ状態とすることができる。以上により、第１ブロックの第２のトランジスタを全てオフ状態とすることができる。
【００８１】
その結果、共通ビット線ＢＬ１−共通ソース線ＳＬ間は、メモリセル（１，１，１）の第１のトランジスタがオン状態であるため低抵抗状態となり、共通ビット線ＢＬ２乃至ＢＬｎ−共通ソース線ＳＬ間は、メモリセル（１，１，２）〜（１，１，ｎ）の第１のトランジスタがオフ状態であるため、それぞれ高抵抗状態となる。共通ビット線ＢＬ１乃至ＢＬｎに接続される読み出し回路は、共通ビット線−共通ソース線間の抵抗状態の高低から、データを読み出すことができる。
【００８２】
読み出し回路として、図４に示す回路を用いる場合の出力電位について説明する。図４に示す読出し回路では、共通ビット線ＢＬは、リードイネーブル信号（ＲＥ信号）によって制御されるスイッチを介して、クロックドインバータ、および、電位Ｖ１を与えられた配線にダイオード接続されたトランジスタに接続される。また、ソース線ＳＬには低電位（例えば０Ｖ）を与えておく。共通ビット線ＢＬ１−ソース線ＳＬ間は低抵抗であるため、クロックドインバータには低電位が入力され、出力ＤＯ１はＨｉｇｈとなる。共通ビット線ＢＬ２乃至ＢＬｎ−各ソース線ＳＬ間は高抵抗であるため、クロックドインバータには高電位が入力され、出力ＤＯ２乃至ＤＯｎはＬｏｗとなる。
【００８３】
なお、読み出し時の動作電位は、例えば、Ｖ１＝２Ｖ、Ｖ４＝−２Ｖ、Ｖ５＝−４Ｖとすることができる。
【００８４】
書き込み時と同様に読み出し時も、選択ブロックである第１ブロックにおいて、非選択行のワード線ＷＬ２（１）乃至ワード線ＷＬｋ（１）に負電位（電位Ｖ５）を与える必要があるが、非選択ブロックである第２乃至ｍブロックにおいては、共通ビット線ＢＬと分割ビット線ＬＢＬが非導通であるから、第２乃至ｍブロックの分割ビット線ＬＢＬを介して共通ビット線ＢＬとソース線ＳＬが導通することはない。
【００８５】
このため、非選択ブロックである第２乃至ｍブロックにおいては、メモリセルのデータが保持できればよく、第１のトランジスタはオン状態であってもオフ状態であっても構わない。従って、非選択ブロックである第２乃至ｍブロックにおいて、ワード線ＷＬおよび信号線Ｓの電位は、データ保持状態と同じ状態（例えば０Ｖ）を保つことが出来る。このように、読み出し動作において、非選択ブロックのワード線ＷＬおよび信号線Ｓの電位を変化させる必要がないので、非選択ブロックのワード線ＷＬおよび信号線Ｓへの充放電などに伴う消費電力を削減することができる。
【００８６】
また、各ブロックにおいて共通ビット線ＢＬを、選択トランジスタ１８０を介して分割ビット線ＬＢＬに分割する構造とすることにより、共通ビット線に流れるリーク電流を低減することができる。ビット線を分割しない場合には、ビット線に直接ｋ×ｍ個のメモリセルが接続されるが、本発明のようにビット線を分割した構造とすることで、共通ビット線に接続されるのはｍ個の選択トランジスタとなるためである。その結果、読み出し動作の安定性を向上させる、あるいは、読み出し動作の高速化を図ることが出来る。
【００８７】
つまり、各ブロックにおいて共通ビット線ＢＬを、選択トランジスタ１８０を介して分割ビット線ＬＢＬに分割する構造とすることにより、読み出しの際の半導体装置の消費電力を低減することができる。さらに、半導体装置の読み出し性能の向上を図ることができる。
【００８８】
図２に示す半導体装置に、オフ電流が極めて小さい酸化物半導体を含む半導体装置を用いることにより、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【００８９】
また、図２に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。そのため、図２に示す半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００９０】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００９１】
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【００９２】
さらに、図２に示す半導体装置では、各ブロックにおいて共通ビット線ＢＬを、選択トランジスタ１８０を介して分割ビット線ＬＢＬに分割する構造とすることにより、書き込みおよび読み出しの際に非選択ブロックのワード線ＷＬおよび信号線Ｓの電位をデータ保持状態と同じ状態（例えば０Ｖ）を保つことが出来る。その結果、書き込みおよび読み出しの際に、非選択ブロックのワード線ＷＬおよび信号線Ｓの電位を変化させる必要がないので、半導体装置の消費電力を低減することができる。さらに、半導体装置の読み出し性能の向上を図ることができる。
【００９３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００９４】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について、図５乃至図１０を参照して説明する。
【００９５】
＜半導体装置の断面構成および平面構成＞
図５は、図１（Ａ−１）に示す回路または図２に示すメモリセル１１００に対応する半導体装置の構成の一例である。図５（Ａ）には、半導体装置の断面を、図５（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図５（Ａ）は、図５（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。なお、図５（Ｂ）では、煩雑になることを避けるため、当該半導体装置の構成要素の一部（配線１５４、配線１５８等）を省略している。
【００９６】
図５（Ａ）および図５（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【００９７】
トランジスタ１６０およびトランジスタ１６２は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０をｎチャネル型トランジスタ、トランジスタ１６２をｎチャネル型トランジスタとして説明する。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【００９８】
図５におけるトランジスタ１６０は、ベース基板１００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【００９９】
また、ベース基板１００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１４０が設けられている。なお、高集積化を実現するためには、図５に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
【０１００】
図５におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
【０１０１】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１０２】
なお、図５のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、酸化物半導体層１４４が島状に加工されていない構成を採用しても良い。酸化物半導体層１４４を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１０３】
また、図５に示すトランジスタ１６２は、ゲート電極１４８ａと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとが重畳するような構造としているがこれに限られるものではない。例えば、酸化物半導体層１４４において、ゲート電極１４８ａとも、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂとも重畳しない領域（以下、オフセット領域という）を有するような構造としても良い。オフセット領域は、トランジスタの駆動時において抵抗領域として機能するため、酸化物半導体層１４４にオフセット領域を設けることにより、トランジスタ１６２のオフ電流を低減することができる。
【０１０４】
図５における容量素子１６４は、ソース電極またはドレイン電極１４２ａ、ゲート絶縁層１４６、および導電層１４８ｂ、で構成される。すなわち、ソース電極またはドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ソース電極またはドレイン電極１４２ａと、導電層１４８ｂとの絶縁性を十分に確保することができる。
【０１０５】
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状としてもよい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することができる。この場合、テーパー角は、例えば、３０°以上６０°以下とすることが好ましい。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（ベース基板１００の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
【０１０６】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、半導体装置の高集積化を図ることができる。
【０１０７】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図２に示す半導体装置における、分割ビット線ＬＢＬとして機能する。配線１５４は、ソース電極またはドレイン電極１４２ｂと導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極またはドレイン電極１４２ｂと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【０１０８】
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極またはドレイン電極１４２ｂの接続する位置と、ソース電極またはドレイン電極１４２ｂと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１０９】
さらに、配線１５４上には絶縁層１５６が設けられている。そして、絶縁層１５６上には、配線１５４と重畳するように配線１５８が設けられている。配線１５８は、メモリセルの一と他のメモリセルとを接続する配線であり、図２に示す半導体装置における、共通ビット線ＢＬとして機能する。このように、配線１５４と重畳するように、配線１５８を設けることにより、配線１５８による占有面積の増加を抑制することができる。これにより、半導体装置の集積度を下げることなく、図２に示す半導体装置を製造することができる。このような平面レイアウトを採用することにより、最小加工寸法をＦとして、メモリセルの占める面積を例えば８Ｆ２〜２０Ｆ２とすることが可能である。
【０１１０】
次に、図５に示す半導体装置と同一基板上に形成される、図２に示す選択トランジスタ１８０に対応する半導体装置の構成の一例について図６を用いて説明する。ここで、図６のＣ１側は、図５のＢ２側と同じ部分を示している。図６において、図５と同様の部分については同じ符号を用い、その繰り返しの説明は省略する。
【０１１１】
図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＣ１−Ｃ２における断面に相当する。なお、図６（Ｂ）では、煩雑になることを避けるため、当該半導体装置の構成要素の一部（不純物領域１３０、不純物領域１３２等）を省略している。
【０１１２】
図６（Ａ）および図６（Ｂ）に示す半導体装置は、下部に上述の第１の半導体材料を用いた選択トランジスタ１８０を有する。このように、選択トランジスタ１８０に第１の半導体材料を用いることにより、選択トランジスタ１８０の高速動作が容易になるので、先の実施の形態に示す半導体装置の書き込みおよび読み出し動作の高速化を図ることができる。
【０１１３】
選択トランジスタ１８０は、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、選択トランジスタ１８０をｎチャネル型トランジスタとして説明する。また、トランジスタ１６０およびトランジスタ１６２と同様に、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１１４】
図６における選択トランジスタ１８０は、図５に示すトランジスタ１６０と同様の構造を有しており、ベース基板１００上の半導体層中に設けられたチャネル形成領域１８４と、チャネル形成領域１８４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１８４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１８４と重畳するように設けられたゲート電極１２８ｃと、を有する。また、図６に示す選択トランジスタ１８０においては、ゲート電極１２８ｃ上にゲート電極１２８ｃを覆うように導電層１４２ｃを設ける構成とする。ただし、導電層１４２ｃは必ずしも設けなくてもよい。
【０１１５】
また、ベース基板１００上の半導体層中に設けられた不純物領域１８８には、導電層１２８ｄが接続されている。ここで、導電層１２８ｄは、選択トランジスタ１８０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１８８との間には、不純物領域１３０が設けられている。また、不純物領域１３２と不純物領域１２６との間にも、不純物領域１３０が設けられている。よって、不純物領域１２６と不純物領域１８８は選択トランジスタ１８０を介して電気的に接続されている。
【０１１６】
導電層１２８ｄ上には、導電層１２８ｄを覆うように導電層１４２ｄが設けられ、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５６に形成された開口を介して、絶縁層１５６上の配線１５８と導電層１４２ｄは接続されている。配線１５８は、導電層１４２ｄと導電層１２８ｄとを介して、不純物領域１８８に接続されている。これにより、選択トランジスタ１８０におけるソース領域またはドレイン領域と、配線１５８とが電気的に接続される。このように、配線１５８は選択トランジスタ１８０を介して配線１５４と電気的に接続されている。なお、導電層１４２ｄは必ずしも設けなくてもよい。
【０１１７】
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図７および図８を参照して説明し、その後、上部のトランジスタ１６２および容量素子１６４の作製方法について図９および図１０を参照して説明する。
【０１１８】
＜下部のトランジスタの作製方法＞
下部のトランジスタ１６０の作製方法について、図７および図８を参照して説明する。
【０１１９】
まず、半導体材料を含む基板を用意する。半導体材料を含む基板としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。半導体材料を含む基板として、シリコンなどの単結晶半導体基板を用いる場合には、半導体装置の読み出し動作を高速化することができるため好適である。
【０１２０】
ここでは、半導体材料を含む基板として、ベース基板１００上に絶縁層１０２および絶縁層１１２を介して半導体層が設けられたＳＯＩ基板を用いる場合について説明する。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板を含むものとする。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
【０１２１】
ベース基板１００としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１２２】
また、ベース基板１００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１２３】
本実施の形態では、ベース基板１００としてガラス基板を用いる場合について説明する。ベース基板１００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
【０１２４】
絶縁層１０２として、例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）などの窒素を含有する絶縁膜を、単層または積層させて用いることができる。絶縁層１０２は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
【０１２５】
絶縁層１１２として、例えば、酸化シリコン膜（ＳｉＯｘ）、酸化窒化シリコン膜（ＳｉＯｘＮｙ）等を、単層または積層させて用いることができる。絶縁層１１２は、ＣＶＤ法、スパッタリング法、熱処理（熱酸化処理や熱窒化処理など）等を用いて形成することができる。
【０１２６】
半導体層を島状に加工して、半導体層１２０を形成する（図７（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１２７】
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図７（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０１２８】
次に、絶縁層１２２上にマスク１２４を形成し、一導電型を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図７（Ｃ）参照）。ここでは、ｐ型のトランジスタを作製するため、ｐ型の導電性を付与する不純物元素を添加する場合について説明するが、ｎ型のトランジスタを作製する場合には、ｎ型の導電性を付与する不純物元素を添加すればよい。なお、不純物元素を添加した後、マスク１２４は除去する。また、不純物領域１８８は不純物領域１２６と同様の方法で形成することができるので、図６に示す不純物領域１８８も同時に形成することができる。
【０１２９】
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図７（Ｄ）参照）。絶縁層１２２の一部の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
【０１３０】
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図７（Ｅ）参照）。
【０１３１】
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。また、ゲート電極１２８ｃおよび導電層１２８ｄはゲート電極１２８ａおよび導電層１２８ｂと同様の方法および同様の材料で形成することができるので、図６に示すゲート電極１２８ｃおよび導電層１２８ｄも同時に形成することができる。
【０１３２】
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図８（Ａ）参照）。ここでは、ｐ型トランジスタを形成するため、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加するが、ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加すればよい。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。また、チャネル形成領域１８４はチャネル形成領域１３４と同様の方法で形成することができるので、図６に示すチャネル形成領域１８４も同時に形成することができる。
【０１３３】
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１４０を形成する（図８（Ｂ）参照）。
【０１３４】
絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１４０として、酸化窒化シリコン、窒化酸化シリコン、酸化シリコンの順番で積層した絶縁層を用いる場合について説明する。なお、ここでは、絶縁層１４０を３層の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
【０１３５】
次に、絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１４０を平坦化し、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図８（Ｃ）参照）。本実施の形態で示すように、絶縁層１４０として酸化窒化シリコン、窒化酸化シリコン、酸化シリコンの順番で積層した絶縁層を用いる場合、エッチングストッパとして機能する窒化酸化シリコンが露出するまでＣＭＰ処理を行い、それから、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
【０１３６】
以上の工程により、下部のトランジスタ１６０を形成することができる（図８（Ｃ）参照）。
【０１３７】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１３８】
＜上部のトランジスタの作製方法＞
次に、上部のトランジスタ１６２の作製方法について、図９および図１０を参照して説明する。
【０１３９】
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図９（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０１４０】
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、単元系金属酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１４１】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０１４２】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまうおそれがあるためである。
【０１４３】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【０１４４】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いたスパッタリング法により形成する。
【０１４５】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ比］の酸化物半導体成膜用ターゲットを用いることができる。また、このターゲットの材料及び組成に限定されず、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ比］の酸化物半導体成膜用ターゲットを用いてもよい。
【０１４６】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いることもできる。酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１４７】
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、ＩＴＺＯと呼ぶことができる。酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、組成比が、原子数比で、Ｉｎ：Ｓｎ：Ｚｎが１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなる酸化物ターゲットを用いる。
【０１４８】
酸化物半導体成膜用ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、成膜した酸化物半導体層は緻密な膜とすることができるためである。
【０１４９】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１５０】
例えば、酸化物半導体層は、次のように形成することができる。
【０１５１】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【０１５２】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【０１５３】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる酸化物半導体の損傷を軽減することができる。
【０１５４】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚のばらつきも小さくなるため好ましい。
【０１５５】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０１５６】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０１５７】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下である。なお、基板の歪み点未満とすることが好ましい。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１５８】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【０１５９】
熱処理を行うことによって不純物を低減し、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０１６０】
ところで、上述の熱処理には水素や水などを除去する効果があるから、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１６１】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図９（Ｂ）参照）。
【０１６２】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１６３】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０１６４】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１６５】
また、導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行ってもよい。この場合、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０１６６】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１６７】
また、導電層１４２ｃおよび導電層１４２ｄはソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと同様の方法および同様の材料で形成することができるので、図６に示す導電層１４２ｃおよび導電層１４２ｄも同時に形成することができる。
【０１６８】
次に、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図９（Ｃ）参照）。
【０１６９】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１７０】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１７１】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性）半導体またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０１７２】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０１７３】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
【０１７４】
なお、酸化物半導体層の成膜後、酸化物半導体層１４４の形成後、またはゲート絶縁層１４６の形成後のいずれかにおいて、酸素ドープ処理を行ってもよい。酸素ドープとは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）をバルクに添加することを言う。なお、当該「バルク」という用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素ドープ」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。
【０１７５】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図９（Ｄ）参照）。
【０１７６】
酸素ドープ処理は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。
【０１７７】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０１７８】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１０（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０１７９】
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成する。その後、絶縁層１５０上にソース電極またはドレイン電極１４２ｂと接する配線１５４を形成する（図１０（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０１８０】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１８１】
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極またはドレイン電極１４２ｂ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０１８２】
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０１８３】
次に、配線１５４を覆うように絶縁層１５６を形成する。それから、ゲート絶縁層１４６、絶縁層１５０および絶縁層１５６に、図６に示す導電層１４２ｄにまで達する開口を形成する。その後、配線１５４と重畳するように、絶縁層１５６上に配線１５８を形成する（図１０（Ｃ）、図６（Ａ）参照）。なお、配線１５８は、配線１５４と同様の方法および同様の材料で形成することができる。
【０１８４】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１０（Ｃ）参照）。
【０１８５】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０１８６】
このように高純度化され、真性化されたまたは実質的に真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０１８７】
また、配線１５４と重畳するように、配線１５８を設けることにより、配線１５８による占有面積の増加を抑制することができる。これにより、半導体装置の集積度を下げることなく、図２に示す半導体装置を製造することができる。よって、半導体装置の集積度を下げることなく、半導体装置の消費電力を低減し、さらに、半導体装置の読み出し性能の向上を図ることができる。
【０１８８】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１８９】
（実施の形態３）
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１１を参照して説明する。
【０１９０】
まず、ベース基板１００を準備する（図１１（Ａ）参照）。ベース基板１００としては、絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１９１】
また、ベース基板１００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いても良い。ベース基板１００として半導体基板を用いる場合には、ガラス基板などを用いる場合と比較して熱処理の温度条件が緩和するため、良質なＳＯＩ基板を得ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１９２】
本実施の形態では、ベース基板１００としてガラス基板を用いる場合について説明する。ベース基板１００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
【０１９３】
上記ベース基板１００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板１００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行う。このような洗浄処理を行うことによって、ベース基板１００表面の平坦性向上や、ベース基板１００表面に残存する研磨粒子の除去などが実現される。
【０１９４】
次に、ベース基板１００の表面に、絶縁層１０２（例えば、窒化シリコン膜（ＳｉＮｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁層）を形成する（図１１（Ｂ）参照）。絶縁層１０２は、ＣＶＤ法、スパッタリング法等を用いて形成することができる。
【０１９５】
本実施の形態において形成される絶縁層１０２は、後に単結晶半導体層を貼り合わせるための層（接合層）となる。また、絶縁層１０２は、ベース基板１００に含まれるナトリウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても機能する。
【０１９６】
上述のように、本実施の形態では絶縁層１０２を接合層として用いるため、その表面が所定の平坦性を有するように絶縁層１０２を形成することが好ましい。具体的には、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平均粗さが０．４５ｎｍ以下となるように絶縁層１０２を形成する。なお、上述の平均面粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域において測定した値を用いることができる。膜厚は、１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲とする。このように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止することができる。
【０１９７】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板１１０を用いる（図１１（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１９８】
単結晶半導体基板１１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（約１２５ｍｍ）、直径６インチ（約１５０ｍｍ）、直径８インチ（約２００ｍｍ）、直径１２インチ（約３００ｍｍ）、直径１６インチ（約４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板１１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板１１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１９９】
単結晶半導体基板１１０の表面には絶縁層１１２を形成する（図１１（Ｄ）参照）。なお、汚染物除去の観点から、絶縁層１１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板１１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０２００】
絶縁層１１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記絶縁層１１２の作製方法としては、熱処理（熱酸化処理や熱窒化処理など）、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて絶縁層１１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０２０１】
本実施の形態では、単結晶半導体基板１１０に熱酸化処理を行うことにより絶縁層１１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０２０２】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板１１０に熱酸化処理を行うことにより、酸化された絶縁層１１２を形成することができる。この場合、絶縁層１１２は、塩素原子を含有する膜となる。このような酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板１１０の汚染を低減させることができる。また、ベース基板１００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して、単結晶半導体基板１１０の汚染を防止することができる。
【０２０３】
なお、絶縁層１１２に含有させるハロゲン原子は塩素原子に限られない。絶縁層１１２にはフッ素原子を含有させてもよい。単結晶半導体基板１１０表面を酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０２０４】
次に、イオンを電界で加速して単結晶半導体基板１１０に照射し、添加することで、単結晶半導体基板１１０の所定の深さに結晶構造が損傷した脆化領域１１４を形成する（図１１（Ｅ）参照）。
【０２０５】
脆化領域１１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域１１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板１１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０２０６】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０２０７】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板１１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０２０８】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れをおさえることが可能である。
【０２０９】
なお、イオンドーピング装置を用いて脆化領域１１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する絶縁層１１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板１１０の汚染を防ぐことができる。
【０２１０】
次に、ベース基板１００と、単結晶半導体基板１１０とを対向させ、絶縁層１０２の表面と絶縁層１１２とを密着させる。これにより、ベース基板１００と、単結晶半導体基板１１０とが貼り合わされる（図１１（Ｆ）参照）。
【０２１１】
貼り合わせの際には、ベース基板１００または単結晶半導体基板１１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、好ましくは１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において絶縁層１０２と絶縁層１１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０２１２】
なお、単結晶半導体基板１１０とベース基板１００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板１１０とベース基板１００との界面での接合強度を向上させることができる。
【０２１３】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０２１４】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域１１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、絶縁層１０２と絶縁層１１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０２１５】
次に、熱処理を行うことにより、単結晶半導体基板１１０を脆化領域１１４において分離して、ベース基板１００上に、絶縁層１０２および絶縁層１１２を介して単結晶半導体層１１６を形成する（図１１（Ｇ）参照）。
【０２１６】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層１１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
【０２１７】
なお、単結晶半導体基板１１０を分離した後には、単結晶半導体層１１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層１１６中に残存する水素の濃度を低減させてもよい。
【０２１８】
次に、単結晶半導体層１１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層１１８を形成する（図１１（Ｈ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０２１９】
なお、本実施の形態においては、単結晶半導体層１１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されない。単結晶半導体層１１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層１１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層１１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層１１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層１１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０２２０】
以上の工程により、良好な特性の単結晶半導体層１１８を有するＳＯＩ基板を得ることができる（図１１（Ｈ）参照）。
【０２２１】
このようなＳＯＩ基板を、実施の形態２で示した半導体材料を含む基板として用いることにより、半導体装置を高速に動作させることが可能となる。
【０２２２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２２３】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２２４】
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２２５】
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２２６】
図１２（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源スイッチ７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２２７】
図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２２８】
図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２２９】
図１２（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２３０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２３１】
１００    ベース基板
１０２    絶縁層
１１０    単結晶半導体基板
１１２    絶縁層
１１６    単結晶半導体層
１１８    単結晶半導体層
１２０    半導体層
１２２    絶縁層
１２２ａ    ゲート絶縁層
１２４    マスク
１２６    不純物領域
１２８ａ    ゲート電極
１２８ｂ    導電層
１２８ｃ    ゲート電極
１２８ｄ    導電層
１３０    不純物領域
１３２    不純物領域
１３４    チャネル形成領域
１４０    絶縁層
１４２ａ    ソース電極またはドレイン電極
１４２ｂ    ソース電極またはドレイン電極
１４２ｃ    導電層
１４２ｄ    導電層
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１４８ｂ    導電層
１５０    絶縁層
１５２    絶縁層
１５４    配線
１５６    絶縁層
１５８    配線
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１６６    トランジスタ
１８０    選択トランジスタ
１８４    チャネル形成領域
１８８    不純物領域
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源スイッチ
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
１１００    メモリセル
【図１】
0005767880.tif 000002
【図２】
0005767880.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0005767880.tif 000007
【図７】
0005767880.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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