(57)【特許請求の範囲】
【請求項１】
アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板と、
前記高抵抗基板上に形成されたアンドープβ−Ｇａ２Ｏ３系単結晶層と、
前記アンドープβ−Ｇａ２Ｏ３系単結晶層に、側面が囲まれたｎ型チャネル層と、を備え、
前記アンドープβ−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子。
【請求項２】
アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板と、
前記高抵抗基板上に形成されたアンドープβ−Ｇａ２Ｏ３系単結晶層と、
前記アンドープβ−Ｇａ２Ｏ３系単結晶層に、側面及び基板側の底面が囲まれたｎ型チャネル層と、を備え、
前記アンドープβ−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子。
【請求項３】
前記アンドープβ−Ｇａ２Ｏ３系単結晶層は、１×１０１５ｃｍ−３未満の意図しないドナー不純物及び／又はアクセプタ不純物を含む領域である請求項１又は２に記載の半導体素子。
【請求項４】
前記ｎ型チャネル層に添加されたドナー不純物の濃度は、前記アンドープβ−Ｇａ２Ｏ３系単結晶層のアクセプタ不純物の濃度よりも高く設定されている請求項１〜３のいずれかに記載の半導体素子。
【請求項５】
ＭＥＳＦＥＴ又はＭＯＳＦＥＴである請求項１〜４のいずれかに記載の半導体素子。
【請求項６】
ｎ型チャネル領域とｎ型チャネル領域の間にアンドープ領域がある請求項１〜５のいずれかに記載の半導体素子。
【請求項７】
前記高抵抗基板と前記ｎ型チャネル層との間に前記アンドープβ−Ｇａ２Ｏ３系単結晶層が位置する請求項１〜５のいずれかに記載の半導体素子。
【請求項８】
アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板と、
前記高抵抗基板上に形成された低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層と、
前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層に、側面及び基板側の底面が囲まれたｎ型チャネル層と、を備え、
前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子。
【請求項９】
前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層は、前記高抵抗基板から拡散した１×１０１６ｃｍ−３未満のアクセプタ不純物を含む領域である請求項８に記載の半導体素子。
【請求項１０】
前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層のドナー濃度は、前記高抵抗基板から拡散されたアクセプタ不純物の濃度よりも低く設定され、
前記ｎ型チャネル層に添加されたドナー不純物の濃度は、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層のアクセプタ不純物の濃度よりも高く設定されている請求項８又は９に記載の半導体素子。
【請求項１１】
前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層は、１×１０１６ｃｍ−３未満の意図的にドープされたアクセプタ不純物を含む領域である請求項８〜１０のいずれかに記載の半導体素子。
【請求項１２】
前記ｎ型チャネル層の側面及び基板側の底面が、同じ元素かつ同じ濃度のアクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層に囲まれた請求項８に記載の半導体素子。
【請求項１３】
アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板上に、アンドープβ−Ｇａ２Ｏ３系単結晶層を形成する工程と、
前記アンドープβ−Ｇａ２Ｏ３系単結晶層の所定の領域にドナー不純物をドープして、前記アンドープβ−Ｇａ２Ｏ３系単結晶層に側面が囲まれたｎ型チャネル層を形成する工程と、を含み、
前記アンドープβ−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子の製造方法。
【請求項１４】
アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板上に、低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層を形成する工程と、
前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層の所定の領域にドナー不純物をドープして、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層に側面及び基板側の底面が囲まれたｎ型チャネル層を形成する工程と、を含み、
前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子の製造方法。
【請求項１５】
前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層を形成する工程は、アンドープβ−Ｇａ２Ｏ３系単結晶層に１×１０１６ｃｍ−３未満のアクセプタ不純物をドープして低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層とする工程を含む請求項１４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、β−Ｇａ２Ｏ３系半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体素子においては、半導体積層体上に配置された素子の間を電気的に分離する素子分離構造が用いられている。この種の素子分離構造の形成には、例えばアクセプタ不純物をイオン注入する素子分離法などが用いられる（例えば、特許文献１参照。）。
【０００３】
上記特許文献１記載の従来の半導体装置は、Ｐ型シリコン基板の表面の素子分離領域に素子分離のためのＰ＋型チャネルストップ層を形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−９７５１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
アクセプタ不純物イオン注入を用いた素子分離は、素子分離領域の上面から基板に到達するような深い位置までアクセプタ不純物イオンを高濃度で注入する。そのため、注入時間が長くなることに相まって製造工程が長くなり、製造に時間がかかるばかりでなく、製造コストの削減を図ることは困難になる。
【０００６】
そこで、本発明の目的は、製造工程の簡略化と製造コストの削減とを可能とした半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
ところで、例えば窒化物系半導体、β−Ｇａ２Ｏ３などの酸化物系半導体等では、アンドープ結晶はｎ型になると考えられている。この理由は、原料や装置の清浄化には限界があり、意図しないドナー不純物の混入を完全に抑制することが難しいからである。また、空孔などの結晶欠陥がドナーとして働く場合も多く、結晶欠陥を完全に除去することは困難であることも理由の一つである。
【０００８】
本発明者等は、アンドープ結晶について鋭意検討を重ねた結果、β−Ｇａ２Ｏ３系単結晶は一般的に知られている結晶成長方法によって高抵抗なアンドープ結晶を容易に作製することが可能であり、意外にも、そのアンドープ結晶を素子分離に用いることにより、上記目的が達成できることを見いだし、本発明に至った。
【０００９】
すなわち、本発明は、以下の［１］〜［１２］の半導体素子、並びに［１３］〜［１５］の半導体素子の製造方法を提供する。
【００１０】
［１］アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板と、前記高抵抗基板上に形成されたアンドープβ−Ｇａ２Ｏ３系単結晶層と、前記アンドープβ−Ｇａ２Ｏ３系単結晶層に、側面が囲まれたｎ型チャネル層と、を備え、前記アンドープβ−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子。
【００１１】
［２］アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板と、前記高抵抗基板上に形成されたアンドープβ−Ｇａ２Ｏ３系単結晶層と、前記アンドープβ−Ｇａ２Ｏ３系単結晶層に、側面及び基板側の底面が囲まれたｎ型チャネル層と、を備え、前記アンドープβ−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子。
【００１２】
［３］上記［１］又は［２］に記載の半導体素子において、前記アンドープβ−Ｇａ２Ｏ３系単結晶層は、１×１０１５ｃｍ−３未満の意図しないドナー不純物及び／又はアクセプタ不純物を含む領域である半導体素子。
【００１３】
［４］上記［１］〜［３］のいずれかに記載の半導体素子において、前記ｎ型チャネル層に添加されたドナー不純物の濃度は、前記アンドープβ−Ｇａ２Ｏ３系単結晶層のアクセプタ不純物の濃度よりも高く設定されている半導体素子。
【００１４】
［５］上記［１］〜［４］のいずれかに記載の半導体素子において、ＭＥＳＦＥＴ又はＭＯＳＦＥＴである半導体素子。
【００１５】
［６］上記［１］〜［５］のいずれかに記載の半導体素子において、ｎ型チャネル領域とｎ型チャネル領域の間にアンドープ領域がある半導体素子。
【００１６】
［７］上記［１］〜［５］のいずれかに記載の半導体素子において、前記高抵抗基板と前記ｎ型チャネル層との間に前記アンドープβ−Ｇａ２Ｏ３系単結晶層が位置する半導体素子。
【００１７】
［８］アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板と、前記高抵抗基板上に形成された低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層と、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層に、側面及び基板側の底面が囲まれたｎ型チャネル層と、を備え、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子。
【００１８】
［９］上記［８］に記載の半導体素子において、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層は、前記高抵抗基板から拡散した１×１０１６ｃｍ−３未満のアクセプタ不純物を含む領域である半導体素子。
【００１９】
［１０］上記［８]又は［９］に記載の半導体素子において、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層のドナー濃度は、前記高抵抗基板から拡散されたアクセプタ不純物の濃度よりも低く設定され、前記ｎ型チャネル層に添加されたドナー不純物の濃度は、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層のアクセプタ不純物の濃度よりも高く設定されている半導体素子。
【００２０】
［１１］上記［８]〜［１０］のいずれかに記載の半導体素子において、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層は、１×１０１６ｃｍ−３未満の意図的にドープされたアクセプタ不純物を含む領域である半導体素子。
【００２１】
［１２］上記［８]に記載の半導体素子において、前記ｎ型チャネル層の側面及び基板側の底面が、同じ元素かつ同じ濃度のアクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層に囲まれた半導体素子。
【００２２】
［１３］アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板上に、アンドープβ−Ｇａ２Ｏ３系単結晶層を形成する工程と、前記アンドープβ−Ｇａ２Ｏ３系単結晶層の所定の領域にドナー不純物をドープして、前記アンドープβ−Ｇａ２Ｏ３系単結晶層に側面が囲まれたｎ型チャネル層を形成する工程と、を含み、前記アンドープβ−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子の製造方法。
【００２３】
［１４］アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板上に、低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層を形成する工程と、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層の所定の領域にドナー不純物をドープして、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層に側面及び基板側の底面が囲まれたｎ型チャネル層を形成する工程と、を含み、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層を素子分離領域とする半導体素子の製造方法。
【００２４】
［１５］上記［１４］に記載の半導体素子の製造方法において、前記低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層を形成する工程は、アンドープβ−Ｇａ２Ｏ３系単結晶層に１×１０１６ｃｍ−３未満のアクセプタ不純物をドープして低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層とする工程を含む半導体素子の製造方法。
【００２５】
本発明において、アンドープβ−Ｇａ２Ｏ３系単結晶層とは、意図的に添加したものではない、１×１０１５ｃｍ−３未満のドナー不純物及び／又はアクセプタ不純物を含有するβ−Ｇａ２Ｏ３系単結晶からなる層をいうものとし、低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層とは、１×１０１６ｃｍ−３未満のアクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる層をいうものとする。低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３系単結晶層としては、例えば、意図せぬドナー不純物の混入に対する安全性を高めるために微量のアクセプタ不純物を添加したβ−Ｇａ２Ｏ３系単結晶層や、アクセプタ不純物を添加した層（例えば、高抵抗基板）から拡散した微量のアクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶層等が挙げられる。ここで、β−Ｇａ２Ｏ３系単結晶とは、β−（ＧａｘＩｎｙＡｌｚ）２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０≦ｚ＜１、ｘ＋ｙ＋ｚ＝１）の組成を有する単結晶をいう。
【発明の効果】
【００２６】
本発明によると、半導体素子の製造工程の簡略化と製造コストの削減とを達成することができる。
本発明では、アンドープβ−Ｇａ２Ｏ３系単結晶を、一般的に知られている結晶成長方法、例えばＨＶＰＥ（Halide Vapor Phase Epitaxy）法やＭＢＥ（Molecular Beam Epitaxy）法によって高抵抗にすることができる（後述する［００４２］参照）。この高抵抗にされたアンドープβ−Ｇａ２Ｏ３系単結晶及びここに微量のアクセプタ不純物をドープする低濃度アクセプタ含有β−Ｇａ２Ｏ３系単結晶を素子分離として用いることにより半導体素子を構成する。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施の形態に係る典型的なＧａ２Ｏ３ＭＥＳＦＥＴの模式図であり、（ａ）は平面模式図、（ｂ）は（ａ）のＩ−Ｉ線矢視の断面模式図である。
【図２】図１（ａ）のＩＩ−ＩＩ線矢視の断面模式図である。
【図３】（ａ）〜（ｅ）は第１の実施の形態に係るＧａ２Ｏ３ＭＥＳＦＥＴの製造工程を説明するための断面模式図である。
【図４】本発明の第２の実施の形態に係るＧａ２Ｏ３ＭＯＳＦＥＴの模式図であり、（ａ）は平面模式図、（ｂ）は（ａ）のＩＶ−ＩＶ線矢視の断面模式図である。
【図５】図４（ａ）のＶ−Ｖ線矢視の断面模式図である。
【図６】（ａ）〜（ｈ）は第２の実施の形態に係るＧａ２Ｏ３ＭＯＳＦＥＴの製造工程を説明するための断面模式図である。
【図７】実施例に係る半導体装置の断面模式図である。
【図８】実施例に係る半導体装置のチャネル層間の電流−電圧特性を表すグラフである。
【発明を実施するための形態】
【００２８】
以下、本発明の好適な実施の形態を添付図面に基づいて具体的に説明する。
【００２９】
［第１の実施の形態］
（Ｇａ２Ｏ３半導体素子の全体構成）
図１（ａ）〜図２は、この第１の実施の形態に係るＧａ２Ｏ３系半導体素子としてのＧａ２Ｏ３系ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）１０（以下、単に「ＭＥＳＦＥＴ１０」という）を示す。
【００３０】
ＭＥＳＦＥＴ１０は、高抵抗基板１１上に形成されたアンドープもしくは低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３単結晶層（以下、単に「β−Ｇａ２Ｏ３単結晶層」ということがある）１２と、β−Ｇａ２Ｏ３単結晶層１２のチャネル領域に形成されたチャネル層１３と、β−Ｇａ２Ｏ３単結晶層１２及びチャネル層１３の所定の領域に形成されたソース領域１４及びドレイン領域１５とを有している。
【００３１】
ＭＥＳＦＥＴ１０は更に、ソース領域１４上に形成されたソース電極１６と、ドレイン領域１５上に形成されたドレイン電極１７と、ソース電極１６及びドレイン電極１７の間のチャネル層１３上に形成されたゲート電極１８とを有している。ここで、β−Ｇａ２Ｏ３単結晶層１２はアンドープもしくは低濃度アクセプタ不純物含有高抵抗層である。
【００３２】
（高抵抗基板の構成）
高抵抗基板１１は、例えばＦｅ、Ｂｅ、Ｍｇ、Ｚｎ等のアクセプタ不純物が添加されたβ−Ｇａ２Ｏ３系単結晶からなる基板であり、アクセプタ不純物の添加により高抵抗化されている。
【００３３】
アクセプタ不純物として、例えば、Ｆｅを添加された高抵抗基板１１は、例えばＥＦＧ（Edge-defined Film-fed Growth）法でＦｅドープ高抵抗β−Ｇａ２Ｏ３単結晶を育成し、これを所望の厚さにスライスや研磨加工することにより得られる。
【００３４】
高抵抗基板１１の主面としては、例えばβ−Ｇａ２Ｏ３単結晶の（１００）面から５０°以上９０°以下回転させた面であることが好適である。すなわち、高抵抗基板１１において主面と（１００）面とのなす角θ（０＜θ≦９０°）が５０°以上であることが好ましい。（１００）面から５０°以上９０°以下回転させた面としては、例えば（０１０）面、（００１）面、（−２０１）面、（１０１）面、及び（３１０）面が存在する。
【００３５】
高抵抗基板１１の主面が（１００）面から５０°以上９０°以下回転させた面である場合は、高抵抗基板１１上にβ−Ｇａ２Ｏ３結晶をエピタキシャル成長させるとき、β−Ｇａ２Ｏ３結晶の原料の高抵抗基板１１からの再蒸発を効果的に抑えることができる。
【００３６】
具体的には、β−Ｇａ２Ｏ３結晶を成長温度５００℃で成長させたときに再蒸発する原料の割合を０％としたとき、高抵抗基板１１の主面が（１００）面から５０°以上９０°以下回転させた面である場合は、再蒸発する原料の割合を４０％以下に抑えることができる。そのため、供給する原料の６０％以上をβ−Ｇａ２Ｏ３結晶の形成に用いることができるようになり、β−Ｇａ２Ｏ３結晶の成長速度や製造コストの観点から好ましい。
【００３７】
β−Ｇａ２Ｏ３結晶においては、ｃ軸を軸として（１００）面を５２．５°回転させると（３１０）面と一致し、９０°回転させると（０１０）面と一致する。ｂ軸を軸として（１００）面を５３．８°回転させると（１０１）面と一致し、７６．３°回転させると（００１）面と一致し、５３．８°回転させると（−２０１）面と一致する。
【００３８】
高抵抗基板１１の主面は、例えば（０１０）面、又は（０１０）面から３７．５°以内の角度範囲で回転させた面である。この場合は、β−Ｇａ２Ｏ３単結晶層１２の表面を原子レベルで平坦にすることができるため、β−Ｇａ２Ｏ３単結晶層１２とチャネル層１３との界面が急峻になり、より高いリーク抑制効果が得られる。β−Ｇａ２Ｏ３単結晶層１２への元素取り込まれ量のムラを抑制し、β−Ｇａ２Ｏ３単結晶層１２を均質化することが可能である。なお、ｃ軸を軸として（０１０）面を３７．５°回転させると（３１０）面と一致する。
【００３９】
これらの面方位の中でも、高抵抗基板１１の主面の面方位が（００１）である場合は、高抵抗基板１１上でのβ−Ｇａ２Ｏ３単結晶のエピタキシャル成長速度が特に大きくなり、高抵抗基板１１からβ−Ｇａ２Ｏ３単結晶層１２及びチャネル層１３へのアクセプタ不純物の拡散を抑えることができる。このため、高抵抗基板１１の主面の面方位が（００１）であることが好ましい。
【００４０】
（アンドープもしくは低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３単結晶層の構成）
アンドープもしくは低濃度アクセプタ不純物含有β−Ｇａ２Ｏ３単結晶層１２は、高抵抗基板１１を下地基板としてβ−Ｇａ２Ｏ３単結晶をエピタキシャル成長させたものであり、複数のＭＥＳＦＥＴを互いに電気的に分離する素子分離領域とすることができる。このエピタキシャル成長において、意図的な添加によるドナー不純物及びアクセプタ不純物を含まない素子分離領域であって、高抵抗基板１１から拡散した１×１０１６ｃｍ−３未満のアクセプタ不純物を含有した素子分離領域を有するβ−Ｇａ２Ｏ３単結晶が形成される。
【００４１】
この第１の実施の形態において、上記素子分離領域になるアンドープβ−Ｇａ２Ｏ３単結晶層１２とは、意図しないドナー不純物及び／又はアクセプタ不純物を１×１０１５ｃｍ−３未満の濃度で含有する領域である。この領域には、例えば１×１０１６ｃｍ−３未満程度の微量なアクセプタ不純物をドープし、低濃度アクセプタ不純物含有領域とすることが可能である。これにより、意図しないドナー不純物の混入に対する安全性を高めることができる。
【００４２】
このβ−Ｇａ２Ｏ３単結晶層１２は、例えば、ＭＢＥ法によるエピタキシャル成長により形成することができる。β−Ｇａ２Ｏ３単結晶層１２の厚さは、例えば１０〜１００００ｎｍ程度である。このとき、原料として、株式会社高純度化学から市販されている純度９９．９９９９％のＧａ金属と、オゾン発生装置で製造した酸素９５％とオゾン５％の混合ガスを使用したとき、ドナー濃度が１×１０１５ｃｍ−３未満のアンドープβ−Ｇａ２Ｏ３単結晶層１２を得ることができた。
【００４３】
β−Ｇａ２Ｏ３単結晶層１２の抵抗率を試算するため、厚さ６００μｍのｎ＋基板上に厚さ３μｍのアンドープのβ−Ｇａ２Ｏ３単結晶層を形成し、電流−電圧特性を測定した。ｎ＋基板にはＳｎを１０１８ｃｍ−３程度ドープしてあり、その抵抗率はおよそ０．０１Ωｃｍである。この測定においては、β−Ｇａ２Ｏ３単結晶層上に直径２００μｍの円形のＰｔ／Ｔｉ／Ａｕ電極を形成し、また、ｎ＋基板の下面の全面に、ｎ＋基板とオーミックコンタクトするＴｉ／Ａｕ電極を形成した。これらの電極間に電圧を印加して電流−電圧測定を行い、測定結果から抵抗値を算出し、さらに、β−Ｇａ２Ｏ３単結晶層の厚さ、電極面積、及び得られた抵抗値からβ−Ｇａ２Ｏ３単結晶層の抵抗率を算出した。その結果、β−Ｇａ２Ｏ３単結晶層の抵抗率は２．５×１０７Ωｃｍ程度であった。なお、β−Ｇａ２Ｏ３単結晶層が１×１０１６ｃｍ−３未満程度の微量なアクセプタ不純物を含む場合であっても、抵抗率はほとんど変わらない。
【００４４】
なお、β−Ｇａ２Ｏ３単結晶層１２の代わりに、β−Ｇａ２Ｏ３単結晶以外のβ−Ｇａ２Ｏ３系単結晶からなる、アンドープ又は１×１０１６ｃｍ−３未満のアクセプタ不純物がドープされたβ−Ｇａ２Ｏ３系単結晶層を用いてもよい。β−Ｇａ２Ｏ３系単結晶層全般の抵抗率は、β−Ｇａ２Ｏ３単結晶層の抵抗率とほぼ同じである。
【００４５】
（チャネル層の構成）
チャネル層１３は、ドナー不純物を含むβ−Ｇａ２Ｏ３系単結晶からなるｎ型層である。このドナー不純物は、例えばＳｉ、Ｓｎ等のＩＶ族元素である。チャネル層１３の表面を除く他の面は、β−Ｇａ２Ｏ３単結晶層１２のアンドープもしくは低濃度アクセプタ不純物含有領域に囲まれている。また、チャネル層１３へのドナー不純物ドーピングは、イオン注入もしくは熱拡散によって行われる。
【００４６】
（ソース領域及びドレイン領域の構成）
ソース領域１４及びドレイン領域１５は、例えばＳｉ、Ｓｎ等のドナー不純物をβ−Ｇａ２Ｏ３単結晶層１２にドープすることで形成される。そのドーピングは、イオン注入もしくは熱拡散によって行われる。ソース領域１４及びドレイン領域１５に含まれるドナー不純物とチャネル層１３に含まれるドナー不純物とは、同じであっても、あるいは異なっても構わない。
【００４７】
ソース領域１４及びドレイン領域１５の厚さは、例えば１５０ｎｍ程度である。図示例では、ソース領域１４及びドレイン領域１５のドナー不純物の濃度は、例えば５×１０１９ｃｍ−３程度であり、チャネル層１３のドナー不純物の濃度よりも高い。
【００４８】
（電極の構成）
ソース領域１４及びドレイン領域１５のそれぞれには、ソース電極１６及びドレイン電極１７が電気的に接続される。ソース電極１６、ドレイン電極１７、及びゲート電極１８は、例えばＡｕ、Ａｌ、Ｔｉ、Ｓｎ、Ｇｅ、Ｉｎ、Ｎｉ、Ｃｏ、Ｐｔ、Ｗ、Ｍｏ、Ｃｒ、Ｃｕ、Ｐｂ等の金属、これらの金属のうちの２つ以上を含む合金、又はＩＴＯ等の導電性化合物からなる。
【００４９】
ソース電極１６、ドレイン電極１７、及びゲート電極１８は、例えばＴｉ／Ａｌ、Ｔｉ／Ａｕ、Ｐｔ／Ｔｉ／Ａｕ、Ａｌ／Ａｕ、Ｎｉ／Ａｕ、Ａｕ／Ｎｉ等の異なる２つの金属からなる２層以上の積層構造体であってもよい。
【００５０】
（Ｇａ２Ｏ３半導体素子の動作）
以上のように構成されたＭＥＳＦＥＴ１０は、ゲート電極１８の直下のチャネル層１３のドナー濃度と厚さとに依存し、ノーマリーオン型又はノーマリーオフ型になる。
【００５１】
ＭＥＳＦＥＴ１０がノーマリーオン型である場合は、ソース電極１６とドレイン電極１７がチャネル層１３を介して電気的に接続されている。そのため、ゲート電極１８に電圧を印加しない状態でソース電極１６とドレイン電極１７の間に電圧を印加すると、ソース電極１６からドレイン電極１７へ電流が流れる。
【００５２】
一方、ゲート電極１８に電圧を印加すると、チャネル層１３のゲート電極１８下の領域に空乏層が形成される。ソース電極１６とドレイン電極１７の間に電圧を印加してもソース電極１６からドレイン電極１７へ電流が流れなくなる。
【００５３】
ＭＥＳＦＥＴ１０がノーマリーオフ型である場合は、ゲート電極１８に電圧を印加しない状態では、ソース電極１６とドレイン電極１７の間に電圧を印加しても電流は流れない。
【００５４】
一方、ゲート電極１８に電圧を印加すると、チャネル層１３のゲート電極１８下の領域の空乏層が狭まる。ソース電極１６とドレイン電極１７の間に電圧を印加すると、ソース電極１６からドレイン電極１７へ電流が流れるようになる。
【００５５】
（Ｇａ２Ｏ３半導体素子の製造方法）
次に、上記のように構成されたＭＥＳＦＥＴ１０を製造する方法について、図３（ａ）〜図３（ｅ）を参照しながら説明する。
【００５６】
ＭＥＳＦＥＴ１０の製造方法は、高抵抗基板１１を形成する工程と、高抵抗基板１１上にβ−Ｇａ２Ｏ３単結晶層１２を形成する工程と、β−Ｇａ２Ｏ３単結晶層１２にチャネル層１３を形成する工程と、チャネル層１３からβ−Ｇａ２Ｏ３単結晶層１２にかけてソース領域１４及びドレイン領域１５を形成する工程と、ソース領域１４上にソース電極１６を形成するとともに、ドレイン領域１５上にドレイン電極１７を形成し、ソース電極１６及びドレイン電極１７の間のチャネル層１３上にゲート電極１８を形成する工程とを順次行う一連の工程を備えている。
【００５７】
（高抵抗基板の形成工程）
Ｇａ２Ｏ３系半導体素子を製造するには、先ず、例えばＥＦＧ法で育成したＦｅドープ高抵抗β−Ｇａ２Ｏ３単結晶を所望の厚さにスライスや研磨加工を施すことで、図３（ａ）に示すように、高抵抗基板１１を形成する。高抵抗基板１１の主面は、例えば（０１０）面とする。
【００５８】
（β−Ｇａ２Ｏ３単結晶層の形成工程）
β−Ｇａ２Ｏ３単結晶層１２は、例えばＨＶＰＥ法、又は分子線エピタキシー法を用い、図３（ｂ）に示すように、高抵抗基板１１を下地基板としてβ−Ｇａ２Ｏ３単結晶をエピタキシャル成長させる。β−Ｇａ２Ｏ３単結晶層１２の厚さを、例えば１０〜１００００ｎｍ程度とすることで、アンドープβ−Ｇａ２Ｏ３単結晶層１２が得られる。
【００５９】
このエピタキシャル成長により、ドナー不純物及び／又はアクセプタ不純物の濃度が１×１０１５ｃｍ−３未満であるアンドープ領域を有するβ−Ｇａ２Ｏ３系単結晶が形成される。必要に応じて、アンドープ領域に、例えば１×１０１６ｃｍ−３程度の微量なアクセプタ不純物をドープする。
【００６０】
（チャネル層の形成工程）
【００６１】
β−Ｇａ２Ｏ３単結晶層１２中にドナー不純物を導入する方法としては、例えばイオン注入法がある。ここでは、イオン注入法を用い、図３（ｃ）に示すように、β−Ｇａ２Ｏ３単結晶層１２中にＳｉ等のｎ型ドーパントを多段イオン注入することで、β−Ｇａ２Ｏ３単結晶層１２にチャネル層１３を形成する。
【００６２】
ｎ型ドーパントの注入深さを３００ｎｍ、ｎ型ドーパントの平均濃度を３×１０１７ｃｍ−３とすることで、ノーマリーオン型のＧａ２Ｏ３系ＭＥＳＦＥＴが得られる。一方、ｎ型ドーパントの注入深さを３００ｎｍ、ｎ型ドーパントの平均濃度を１×１０１６ｃｍ−３とすることで、ノーマリーオフ型のＧａ２Ｏ３系ＭＥＳＦＥＴが得られる。
【００６３】
（ソース領域及びドレイン領域の形成工程）
図３（ｄ）において、ソース領域１４及びドレイン領域１５は、例えばイオン注入法等を用い、チャネル層１３の内部もしくはチャネル層１３からβ−Ｇａ２Ｏ３単結晶層１２にかけてＳｉ、Ｓｎ等のｎ型ドーパントを多段イオン注入することで、形成される。ｎ型ドーパントの注入深さを１５０ｎｍとし、ｎ型ドーパントの平均濃度を５×１０１９ｃｍ−３とすることで、チャネル層１３の濃度よりも高い高濃度のソース領域１４及びドレイン領域１５が得られる。
【００６４】
ｎ型ドーパントは、例えばフォトリソグラフィを用いて形成されたマスクを用い、チャネル層１３のドナー不純物ドープ領域中に多段注入する。ｎ型ドーパントの多段注入後、窒素雰囲気下で９５０℃、３０分間の処理条件によって活性化アニール処理を行い、チャネル層１３、ソース領域１４及びドレイン領域１５中に注入されたｎ型ドーパントの活性化を行う。
【００６５】
（電極の形成工程）
図３（ｅ）において、ソース領域１４上にソース電極１６を形成するとともに、ドレイン領域１５上にドレイン電極１７を形成する。ソース電極１６及びドレイン電極１７の間のチャネル層１３上にはゲート電極１８を形成する。
【００６６】
ソース電極及びドレイン電極の形成にあたっては、例えばフォトリソグラフィによりマスクパターンをβ−Ｇａ２Ｏ３単結晶層１２、チャネル層１３、ソース領域１４及びドレイン領域１５の上面に形成した後、Ｔｉ／Ａｕ等の金属膜をβ−Ｇａ２Ｏ３単結晶層１２、チャネル層１３、ソース領域１４、ドレイン領域１５及びマスクパターンの全面に蒸着し、リフトオフによりマスクパターン及びマスクパターンの開口部以外の金属膜を除去する。これにより、ソース電極１６及びドレイン電極１７が形成される。
【００６７】
ソース電極１６及びドレイン電極１７を形成した後、例えば窒素雰囲気下で４５０℃、１分間の処理条件によって電極アニール処理を施す。電極アニール処理により、ソース領域１４とソース電極１６との間、及びドレイン領域１５とドレイン電極１７との間のコンタクト抵抗を低減することができる。
【００６８】
ゲート電極の形成にあたっては、例えばフォトリソグラフィによりマスクパターンをβ−Ｇａ２Ｏ３単結晶層１２、チャネル層１３、ソース領域１４、ドレイン領域１５、ソース電極１６及びドレイン電極１７の上面に形成した後、Ｐｔ／Ｔｉ／Ａｕ等の金属膜を全面に蒸着し、リフトオフによりマスクパターン及びマスクパターンの開口部以外の金属膜を除去する。これにより、ゲート電極１８が形成される。以上の工程により、全工程が終了する。
【００６９】
（第１の実施の形態の効果）
以上のように構成された第１の実施の形態に係るＭＥＳＦＥＴ１０及びその製造方法は、上記効果に加えて、次の効果を有する。
【００７０】
（１）アクセプタ不純物のイオン注入やメサ加工による素子分離技術を用いない素子分離構造を適用可能としたＭＥＳＦＥＴ１０が得られる。
（２）アクセプタ不純物のイオン注入やメサ加工を用いる方法よりも製造時間を短縮することができるとともに、安価なＭＥＳＦＥＴ１０を製造することが可能になる。
（３）チャネル層１３には、高抵抗基板１１から拡散されるアクセプタ不純物がほとんど含まれないため、キャリア補償によるチャネル層１３の高抵抗化を抑えることができる。
【００７１】
［第２の実施の形態］
図４（ａ）〜図５は、第２の実施の形態に係るＧａ２Ｏ３半導体素子としてのＧａ２Ｏ３系ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２０（以下、単に「ＭＯＳＦＥＴ２０」という）を示す。なお、これらの図において、上記第１の実施の形態と実質的に同じ部材には同一の部材名と符号を付している。従って、それらの部材に関する詳細な説明は省略する。
【００７２】
第２の実施の形態は、Ｇａ２Ｏ３半導体素子がＭＯＳＦＥＴである点で、上記第１の実施の形態とは異なっている。
【００７３】
（Ｇａ２Ｏ３半導体素子の構成）
図４（ａ）及び図４（ｂ）において、β−Ｇａ２Ｏ３単結晶層１２の表面には、ゲート絶縁膜１９が被覆されている。ゲート絶縁膜１９は、例えば酸化珪素（ＳｉＯ２）又はサファイア（Ａｌ２Ｏ３）等の絶縁材料からなる。ゲート絶縁膜１９の膜厚は、例えば２０ｎｍ程度である。
【００７４】
ソース電極１６及びドレイン電極１７の一部は、図４（ａ）〜図５に示すように、表面に露出されている。一方、ゲート電極１８は、ソース電極１６及びドレイン電極１７の間のチャネル層１３上にゲート絶縁膜１９を介して形成されている。
【００７５】
（Ｇａ２Ｏ３半導体素子の製造方法）
ＭＯＳＦＥＴ２０の製造方法は、図６（ａ）〜（ｈ）に示すように、高抵抗基板１１の形成工程と、β−Ｇａ２Ｏ３単結晶層１２の形成工程と、チャネル層１３の形成工程と、ソース領域１４及びドレイン領域１５の形成工程と、ソース電極１６及びドレイン電極１７の形成工程と、ゲート絶縁膜１９の形成工程と、ゲート電極１８の形成工程と、ゲート絶縁膜１９の一部をエッチングする工程とを順次行う一連の工程を備えている。
【００７６】
β−Ｇａ２Ｏ３単結晶層１２の形成工程からソース電極１６及びドレイン電極１７の形成工程までの一連の行程は、上記第１の実施の形態と同様に行われる。従って、β−Ｇａ２Ｏ３単結晶層１２の形成工程からソース電極１６及びドレイン電極１７の形成工程までの一連の行程を図６（ａ）〜（ｅ）に例示することで、それらの製法に関する詳細な説明は省略する。
【００７７】
この第２の実施の形態においては、図６（ｆ）〜（ｈ）に示すように、ソース電極１６及びドレイン電極１７の形成工程後に、ゲート絶縁膜１９の形成工程と、ゲート電極１８の形成工程と、ゲート絶縁膜１９の一部をエッチングする工程とが行われる点で、上記第１の実施の形態とは異なっている。
【００７８】
（ゲート絶縁膜の形成工程）
図６（ｆ）において、β−Ｇａ２Ｏ３単結晶層１２上の全面にＡｌ２Ｏ３等の酸化物絶縁体を主成分とする材料を堆積させることで、ゲート絶縁膜１９を形成する。ゲート絶縁膜１９の形成は、例えば酸素プラズマ等の酸化剤を用いたＡＬＤ（Atomic Layer Deposition）法を用いる。なお、ＡＬＤ法の代わりに、ＣＶＤ法、ＰＶＤ（Physical Vapor Deposition）法等の他の方法を用いてゲート絶縁膜１９を形成することもできる。
【００７９】
（ゲート電極の形成工程）
ゲート電極１８は、図６（ｇ）に示すように、ソース電極１６及びドレイン電極１７の間のゲート絶縁膜１９上に形成される。ゲート電極１８の形成は、例えばフォトリソグラフィによりマスクパターンをゲート絶縁膜１９上に形成した後、Ｐｔ／Ｔｉ／Ａｕ等の金属膜をゲート絶縁膜１９上及びマスクパターン上に蒸着し、リフトオフによりマスクパターン及び金属膜を除去することにより行われる。
【００８０】
（ゲート絶縁膜のエッチング工程）
図６（ｇ）において、ゲート電極１８を形成した後、ソース電極１６及びドレイン電極１７上のゲート絶縁膜１９をドライエッチング等で除去し、ソース電極１６及びドレイン電極１７の一部を表面に露出させる。以上の工程により、全工程が終了する。
【００８１】
（第２の実施の形態の効果）
この第２の実施の形態にあっても、上記第１の実施の形態と同様の効果が得られる。
【実施例】
【００８２】
本実施例では、第２の実施の形態のＭＯＳＦＥＴ２０を同一基板上に２つ並べて形成し、アンドープのβ−Ｇａ２Ｏ３単結晶層１２の素子分離領域としての機能を評価した。なお、素子分離領域の機能の評価は、ＭＯＳＦＥＴ２０を形成する途中（図６の（ｅ））の状態で実施した。
【００８３】
（半導体装置の構成）
図７は、２つのＭＯＳＦＥＴ２０（ＭＯＳＦＥＴ２０ａ、２０ｂとする）を有する半導体装置３０の断面模式図である。半導体装置３０において、ＭＯＳＦＥＴ２０ａのチャネル層１３と、ＭＯＳＦＥＴ２０ｂのチャネル層１３との距離Ｄは、１０μｍである。チャネル層の、ＭＯＳＦＥＴ２０ａ、２０ｂのソース領域１４及びドレイン領域１５の、図７の紙面に垂直な方向の幅（図４（ａ）の上下方向の幅）は一定であり、１００μｍである。なお、この幅は、チャネル層１３の幅よりも数μｍ程度狭く、ソース領域１４及びドレイン領域１５は、チャネル層１３の内側に位置する。また、β−Ｇａ２Ｏ３単結晶層１２の厚さＴは０．５、１．０、又は１．５μｍとした。
【００８４】
（半導体装置の製造方法）
最初に、ＥＦＧ法を用いてＦｅドープ高抵抗β−Ｇａ２Ｏ３単結晶を育成した。その結晶を、(０１０)面が主面となるように１ｍｍ厚にスライスした後、研削研磨加工を行い、最後に有機洗浄及び酸洗浄を施して、０．６５ｍｍ厚の高抵抗基板１１を作製した。
【００８５】
次に、作製した高抵抗基板１１上に、ＭＢＥ法を用いてアンドープのβ−Ｇａ２Ｏ３単結晶層１２を形成した。β−Ｇａ２Ｏ３単結晶層１２の原料として、純度９９．９９９９９％のＧａ金属と、オゾン発生装置で製造した酸素９５％とオゾン５％の混合ガスを用いた。β−Ｇａ２Ｏ３単結晶層１２の成長温度は５６０℃とし、膜厚は０．５、１．０、又は１．５μｍとした。
【００８６】
次に、ＭＯＳＦＥＴ２０ａ、２０ｂのチャネル層１３を形成するためのイオン注入を行った。ドナー不純物にはＳｉを選択した。β−Ｇａ２Ｏ３単結晶層１２上に、チャネル層１３を形成する領域のみ開口するように、フォトリソグラフィを用いてフォトレジストとＳｉＯ２からなる注入マスクを形成した後、Ｓｉを注入し、Ｓｉ濃度３×１０１７ｃｍ−３、深さ３００ｎｍのボックスプロファイルを有するチャネル層１３を形成した。注入後、注入マスクとその上のフォトレジストを有機洗浄、Ｏ２アッシング、及びバッファードＨＦ洗浄により除去した。
【００８７】
次に、ＭＯＳＦＥＴ２０ａ、２０ｂのソース領域１４及びドレイン領域１５を形成するためのイオン注入を行った。フォトリソグラフィを用いてＳｉＯ２からなる注入マスクを形成した後、Ｓｉを注入し、Ｓｉ濃度５×１０１９ｃｍ−３、深さ１５０ｎｍのボックスプロファイルを有するソース領域１４及びドレイン領域１５を形成した。注入後、注入マスクとその上のフォトレジストを有機洗浄、Ｏ２アッシング、及びバッファードＨＦ洗浄により除去した。
【００８８】
次に、イオン注入したドナー不純物を活性化させるため、窒素雰囲気中で９５０℃３０分間のアニール処理を行った。
【００８９】
次に、Ｔｉ／Ａｕの二層構造を有する、ＭＯＳＦＥＴ２０ａ、２０ｂのソース電極１６及びドレイン電極１７をリフトオフ法で形成した。ソース電極１６及びドレイン電極１７の形成後、ソース電極１６とソース領域１４、及びドレイン電極１７とドレイン領域１５とのコンタクト抵抗を下げ、良好なオーミック接触を得るために、窒素雰囲気中で４５０℃１分間のアニール処理を行った。
【００９０】
（素子分離性能の評価）
ＫＥＩＴＨＬＥＹ社製の４２００−ＳＣＳ型半導体パラメータ・アナライザとベクターセミコン株式会社製のＭＸ−１１００シリーズのプローバーを用い、ＭＯＳＦＥＴ２０ａのチャネル層１３と、ＭＯＳＦＥＴ２０ｂのチャネル層１３との間の電流-電圧特性を測定した。この測定は、ＭＯＳＦＥＴ２０ａのドレイン電極１７とＭＯＳＦＥＴ２０ｂのソース電極１６にプローバーのプローブを当てて行った。
【００９１】
図８は、測定されたＭＯＳＦＥＴ２０ａのチャネル層１３と、ＭＯＳＦＥＴ２０ｂのチャネル層１３との間の電流-電圧特性を表すグラフである。図８は、β−Ｇａ２Ｏ３単結晶層１２の厚さＴが０．５、１．０、１．５μｍである３試料それぞれについて、３つの異なる測定位置で測定されたデータを含んでいる。
【００９２】
図８の直線の傾きから計算される抵抗値と、チャネル層間のアンドープのβ−Ｇａ２Ｏ３単結晶領域１２の寸法から、アンドープのβ−Ｇａ２Ｏ３単結晶領域１２の抵抗率を試算した。その結果、β−Ｇａ２Ｏ３単結晶層１２の厚さＴが０．５μｍの場合、およそ２〜３×１０１０Ωｃｍであり、厚さＴが１．０μｍの場合、およそ１〜２×１０１０Ωｃｍであり、厚さＴが１．５μｍの場合、およそ２〜３×１０１０Ωｃｍであった。試算された抵抗率が、アンドープのβ−Ｇａ２Ｏ３単結晶層１２の厚さに依存していないため、測定された電流はアンドープβ−Ｇａ２Ｏ３単結晶層１２の内部を流れたものではなく、膜の表面等を流れたリーク電流であると考えられる。よって、実際のアンドープのβ−Ｇａ２Ｏ３単結晶層１２の抵抗率は、上記の数値よりも高いと推定できる。
【００９３】
本評価により、ＭＯＳＦＥＴ２０ａのチャネル層１３と、ＭＯＳＦＥＴ２０ｂのチャネル層１３との間のアンドープのβ−Ｇａ２Ｏ３単結晶層１２が非常に高い絶縁性を有する素子分離領域として機能していることがわかった。
【００９４】
また、第１の実施の形態のＭＥＳＦＥＴ１０におけるアンドープのβ−Ｇａ２Ｏ３単結晶層１２の素子分離領域の機能を同様の方法により評価した場合においても、アンドープのβ−Ｇａ２Ｏ３単結晶層１２が十分な抵抗率を有し、非常に高い絶縁性を有する素子分離領域として機能しているという同様の結果が得られた。
【００９５】
以上の説明からも明らかなように、本発明に係る代表的な実施の形態、実施例、変形例及び図示例を例示したが、上記実施の形態、実施例、変形例及び図示例は特許請求の範囲に係る発明を限定するものではない。従って、上記実施の形態、変形例及び図示例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
【符号の説明】
【００９６】
１０…Ｇａ２Ｏ３ＭＥＳＦＥＴ、１１…高抵抗基板、１２…β−Ｇａ２Ｏ３単結晶層、１３…チャネル層、１４…ソース領域、１５…ドレイン領域、１６…ソース電極、１７…ドレイン電極、１８…ゲート電極、１９…ゲート絶縁膜、２０…Ｇａ２Ｏ３ＭＯＳＦＥＴ
【要約】
【課題】製造工程の簡略化と製造コストの削減とを可能とした半導体素子及びその製造方法を提供する。
【解決手段】半導体素子１０は、アクセプタ不純物を含むβ−Ｇａ２Ｏ３系単結晶からなる高抵抗基板１１と、高抵抗基板１１上に形成されたアンドープβ−Ｇａ２Ｏ３系単結晶層１２と、アンドープβ−Ｇａ２Ｏ３系単結晶層１２に、側面が囲まれたｎ型チャネル層１３とを備える。アンドープβ−Ｇａ２Ｏ３系単結晶層１２は素子分離領域とされている。
【選択図】図２【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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