(57)【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された絶縁膜からなる素子分離部と、
前記素子分離部に囲まれた第１活性領域に形成された、低耐圧電界効果トランジスタである第１電界効果トランジスタと、
前記素子分離部に囲まれ、前記第１活性領域と異なる第２活性領域に形成された、高耐圧電界効果トランジスタである第２電界効果トランジスタと、
を含む半導体装置であって、
前記第１活性領域は、前記素子分離部の表面から突き出した前記半導体基板の第１凸部からなり、
前記第２活性領域は、前記素子分離部の表面から突き出した前記半導体基板の第２凸部と前記半導体基板に形成された溝部とからなり、
前記第２凸部の前記素子分離部の表面からの高さと、前記第１凸部の前記素子分離部の表面からの高さとは同じであり、
前記溝部の前記素子分離部の表面からの深さと、前記素子分離部の厚さとが同じであり、
前記第１電界効果トランジスタは、第１ゲート絶縁膜と第１ゲート電極を有し、
前記第１ゲート絶縁膜は、前記第１凸部の側面と上面に形成され、
前記第１ゲート電極は、前記第１ゲート絶縁膜上に形成され、
前記第１ゲート電極は、前記第１凸部の上方に形成される第１下面と前記素子分離部に接して形成される第２下面を有し、
前記第２電界効果トランジスタは、第２ゲート絶縁膜と第２ゲート電極を有し、
前記第２ゲート絶縁膜は、前記第２凸部の側面と上面および前記溝部の側面と底面に連続的に形成され、
前記第２ゲート電極は、前記第２ゲート絶縁膜上に形成され、
前記第２ゲート電極は、前記第２凸部の上方に形成される第３下面と前記半導体基板に対して前記第２ゲート絶縁膜を介して形成される第４下面を有し、
前記第２電界効果トランジスタのゲート長は、前記第１電界効果トランジスタのゲート長よりも長いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２電界効果トランジスタは、前記第４下面の下方にもチャネルが形成されることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１電界効果トランジスタの前記第１ゲート絶縁膜の厚さが前記第２電界効果トランジスタの前記第２ゲート絶縁膜の厚さよりも薄いことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１凸部の前記素子分離部の表面からの高さと、前記溝部の前記素子分離部の表面からの深さとが同じであることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第２活性領域に、前記第２凸部が１つ以上および前記溝部が１つ以上形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２活性領域に、前記第２凸部と前記溝部とがゲート幅方向に交互に形成されていることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第２活性領域のゲート幅方向の一方の端部には前記第２凸部が形成され、他方の端部には前記溝部が形成されていることを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記第２活性領域のゲート幅方向の両端部には前記第２凸部が形成されていることを特徴とする半導体装置。
【請求項９】
請求項５記載の半導体装置において、
前記第２活性領域のゲート幅方向の両端部には前記溝部が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
上面視におけるゲート幅方向の前記第１凸部の第１幅が、上面視におけるゲート幅方向の前記第２凸部の第２幅よりも小さいことを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記第１電界効果トランジスタの前記第１ゲート電極および前記第２電界効果トランジスタの前記第２ゲート電極は金属膜からなることを特徴とする半導体装置。
【請求項１２】
請求項１記載の半導体装置において、
前記第１電界効果トランジスタの前記第１ゲート絶縁膜はＨｉｇｈ−ｋ材料を含む積層膜からなり、前記第２電界効果トランジスタの前記第２ゲート絶縁膜は酸化膜からなり、
前記第１電界効果トランジスタの前記第１ゲート電極および前記第２電界効果トランジスタの前記第２ゲート電極は金属膜からなることを特徴とする半導体装置。
【請求項１３】
第１活性領域に、低電圧電界効果トランジスタである第１電界効果トランジスタを形成し、前記第１活性領域とは異なる第２活性領域に、高電圧電界効果トランジスタである第２電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の素子分離領域に第１溝を形成し、同時に、前記第２活性領域に前記第２電界効果トランジスタのゲート長方向に延在する第２溝を、ゲート幅方向に１つ以上形成する工程と、
（ｂ）前記第１溝および前記第２溝の内部に絶縁膜を埋め込む工程と、
（ｃ）前記第２活性領域以外の領域をレジストパターンで覆い、前記第２溝の内部の前記絶縁膜が所定の厚さとなるまで前記絶縁膜をエッチングして、前記第２活性領域の前記第２溝の内部に前記絶縁膜を残存させる工程と、
（ｄ）前記（ｃ）工程の後、前記レジストパターンを除去する工程と、
（ｅ）前記（ｄ）工程の後、前記第１溝の内部の前記絶縁膜が所定の厚さとなるまで、前記絶縁膜をエッチングして、
前記素子分離領域に前記絶縁膜からなる素子分離部を形成し、
前記第１活性領域に前記素子分離部の表面から突き出した前記半導体基板からなる第１凸部を形成し、
前記第２活性領域に前記素子分離部の表面から突き出した前記半導体基板からなる第２凸部および前記第２溝からなる溝部を形成する工程と、
（ｆ）前記第１活性領域の前記第１凸部の側面と上面に第１厚さを有する第１ゲート絶縁膜を形成し、前記第２活性領域の前記第２凸部の側面と上面および前記溝部の側面と底面に前記第１厚さよりも厚い第２厚さを有する第２ゲート絶縁膜を連続的に形成する工程と、
（ｇ）前記第１活性領域の前記第１ゲート絶縁膜上に第１幅を有する第１ゲート電極を形成し、前記第２活性領域の前記第２ゲート絶縁膜上に前記第１幅よりも大きい第２幅を有する第２ゲート電極を形成する工程と、
を有し、
前記第１ゲート電極は、前記第１凸部の上方に形成される第１下面と前記素子分離部に接して形成される第２下面を有し、
前記第２ゲート電極は、前記第２凸部の上方に形成される第３下面と前記半導体基板に対して前記第２ゲート絶縁膜を介して形成される第４下面を有し、
前記第２電界効果トランジスタのゲート長は、前記第１電界効果トランジスタのゲート長よりも長いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、前記（ｅ）工程の前記絶縁膜のエッチングは、ウェットエッチング法により行われることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、前記（ｅ）工程の前記絶縁膜のエッチングは、等方性エッチング法により行われることを特徴とする半導体装置の製造方法。
【請求項１６】
第１活性領域に、低電圧電界効果トランジスタである第１電界効果トランジスタを形成し、前記第１活性領域とは異なる第２活性領域に、高電圧電界効果トランジスタである第２電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面の素子分離領域に第１溝を形成し、同時に、前記第２活性領域に前記第２電界効果トランジスタのゲート長方向に延在する第２溝を、ゲート幅方向に１つ以上形成する工程と、
（ｂ）前記第１溝および前記第２溝の内部に絶縁膜を埋め込む工程と、
（ｃ）前記第１溝および前記第２溝の内部の前記絶縁膜が所定の厚さとなるまで、前記絶縁膜をエッチングして、
前記素子分離領域に前記絶縁膜からなる素子分離部を形成し、
前記第１活性領域に前記素子分離部の表面から突き出した前記半導体基板からなる第１凸部を形成し、
前記第２活性領域に前記素子分離部の表面から突き出した前記半導体基板からなる第２凸部を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第２活性領域以外の領域をレジストパターンで覆い、前記第２溝の内部の前記絶縁膜をエッチングして溝部を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記レジストパターンを除去する工程と、
（ｆ）前記第１活性領域の前記第１凸部の側面と上面に第１厚さを有する第１ゲート絶縁膜を形成し、前記第２活性領域の前記第２凸部の側面と上面および前記溝部の側面と底面に前記第１厚さよりも厚い第２厚さを有する第２ゲート絶縁膜を連続的に形成する工程と、
（ｇ）前記第１活性領域の前記第１ゲート絶縁膜上に第１幅を有する第１ゲート電極を形成し、前記第２活性領域の前記第２ゲート絶縁膜上に前記第１幅よりも大きい第２幅を有する第２ゲート電極を形成する工程と、
を有し、
前記第１ゲート電極は、前記第１凸部の上方に形成される第１下面と前記素子分離部に接して形成される第２下面を有し、
前記第２ゲート電極は、前記第２凸部の上方に形成される第３下面と前記半導体基板に対して前記第２ゲート絶縁膜を介して形成される第４下面を有し、
前記第２電界効果トランジスタのゲート長は、前記第１電界効果トランジスタのゲート長よりも長いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、前記（ｄ）工程の前記絶縁膜のエッチングは、ウェットエッチング法により行われることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、前記（ｄ）工程の前記絶縁膜のエッチングは、等方性エッチング法により行われることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、電界効果トランジスタを縮小することによって半導体チップの全体面積を縮小することが要求される半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＳｏＣ（System on Chip）を構成する諸回路において用いられる電界効果トランジスタを、その回路動作に応じて大きく分類すると、ゲート絶縁膜が薄く、かつゲート長が短い低電圧（例えば１．０〜１．８Ｖ程度）で動作する低耐圧電界効果トランジスタと、ゲート絶縁膜が厚く、かつゲート長が長い高電圧（例えば３．３〜５．０Ｖ程度）で動作する高耐圧電界効果トランジスタとに分けられる。
【０００３】
上記低耐圧電界効果トランジスタの構造としては、例えばフィン（Fin）型が提案されている。例えば米国特許第７２６５００８号明細書（特許文献１）、米国特許出願公開２００５／０２７２１９０号明細書（特許文献２）、米国特許出願公開２００５／０１５３４９０号明細書（特許文献３）、米国特許出願公開２００９／０２９４８７４号明細書（特許文献４）、米国特許第７１６０７８０号明細書（特許文献５）、米国特許第７８５１３４０号明細書（特許文献６）、特開２０１１−１４７５３号公報（特許文献７）、および特開２０１１−９２９６号公報（特許文献８）にフィン型電界効果トランジスタが開示されている。
【０００４】
例えば特開２０１１−９２９６号公報（特許文献８）には、第１基準面に形成された複数のフィンと、第１基準面よりも高い位置に設けられた第２基準面に形成された複数のフィンとを有し、第１基準面を挟んで隣接する２つのフィンの間隔を、第２基準面を挟んで隣接する２つのフィンの間隔よりも広く形成する技術が記載されている。
【０００５】
また、上記高耐圧電界効果トランジスタとしては、例えば溝型、またはソース・ドレインを構成する半導体領域の濃度プロファイルを最適化した平面型（プレーナ（Planar）型）が提案されている。例えば米国特許出願公開２００８／０１６４５１４号明細書（特許文献９）に溝型電界効果トランジスタが開示されており、特開２００２−２７０８２５号公報（特許文献１０）、特許第４２４８５４８号公報（特許文献１１）、特開２００５−３５３８３４号公報（特許文献１２）、特開２００６−２４５５４８号公報（特許文献１３）、および特開２００９−１０５４２１号公報（特許文献１４）にソース・ドレインを構成する半導体領域の濃度プロファイルを最適化した平面型電界効果トランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７２６５００８号明細書
【特許文献２】米国特許出願公開２００５／０２７２１９０号明細書
【特許文献３】米国特許出願公開２００５／０１５３４９０号明細書
【特許文献４】米国特許出願公開２００９／０２９４８７４号明細書
【特許文献５】米国特許第７１６０７８０号明細書
【特許文献６】米国特許第７８５１３４０号明細書
【特許文献７】特開２０１１−１４７５３号公報
【特許文献８】特開２０１１−９２９６号公報
【特許文献９】米国特許出願公開２００８／０１６４５１４号明細書
【特許文献１０】特開２００２−２７０８２５号公報
【特許文献１１】特許第４２４８５４８号公報
【特許文献１２】特開２００５−３５３８３４号公報
【特許文献１３】特開２００６−２４５５４８号公報
【特許文献１４】特開２００９−１０５４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳｏＣの一種であるＭＣＵ（Micro Controller Unit）は、例えばメモリ回路、論理回路、およびＩ／Ｏ（Input/Output）回路などの複数の回路により構成されており、それぞれの回路には、回路動作に応じた電界効果トランジスタが使用されている。例えば論理回路を構成するコア（Core）トランジスタには低耐圧電界効果トランジスタが採用され、Ｉ／Ｏ回路を構成するＨＶ（High Voltage）トランジスタには高耐圧電界効果トランジスタが採用されている。
【０００８】
ところで、ＭＣＵでは、高集積化、高機能化、および高速化のために、さらなる電界効果トランジスタの微細化が望まれている。
【０００９】
現在、コアトランジスタのゲート長は３０ｎｍ程度であり、平面型の構造であっても正常なトランジスタ特性が得られている。しかしながら、高集積化のために、スケーリング則に従ってゲート長を１５〜２２ｎｍまで縮小すると、平面型の構造では短チャネル効果が生じて正常なトランジスタ特性を得ることが困難となる。そこで、ゲート長が１５〜２２ｎｍであっても短チャネル効果を抑制することのできるフィン型の構造の採用が検討されている。
【００１０】
フィン型電界効果トランジスタは、ゲート電極がチャネルを取り囲み、かつチャネルを構成するシリコンの上面視における寸法（チャネル幅）を２０ｎｍ以下とすることができるので、ゲート電極によるドレイン電流の制御性が平面型電界効果トランジスタよりも良く、短チャネル特性に優れている。また、ドレイン電流が流れるチャネルが平面型電界効果トランジスタでは１つの平面上にあるのに対して、フィン型電界効果トランジスタでは典型的には３つの平面（１つの上面および２つの側面）上にある。従って、上面視におけるチャネルの占有面積が同じであっても、フィン型電界効果トランジスタの実質的なチャネル面積は、平面型電界効果トランジスタの実質的なチャネル面積よりも大きくなるので、フィン型電界効果トランジスタのドレイン電流を平面型電界効果トランジスタのドレイン電流よりも大きくすることができる。
【００１１】
一方、ＨＶトランジスタでは、その電源電圧は外部回路によって決められる。特に、メモリ回路にフラッシュメモリを内蔵するＭＣＵでは、メモリ動作に必要な高電界を確保するために、電源電圧を高く維持する必要がある。そのため、スケーリング則に従ってＨＶトランジスタの各寸法を単純に縮小することが難しくなっている。
【００１２】
従って、例えばフィン型とすることによってコアトランジスタの縮小化を図り、複数のコアトランジスタにより構成される回路、例えば論理回路の面積が縮小できたとしても、複数のＨＶトランジスタにより構成される回路、例えばＩ／Ｏ回路の面積を縮小することができない。そのため、ＭＣＵが形成される半導体チップの全体面積の縮小化が困難となっている。
【００１３】
本実施の形態の目的は、半導体チップの全体面積を縮小することのできる技術を提供することにある。
【００１４】
または、半導体チップに形成される電界効果トランジスタの微細化を促進させることのできる技術を提供することにある。
【００１５】
特に、低耐圧電界効果トランジスタが形成される領域の上面視における面積を縮小し、かつ高耐圧電界効果トランジスタが形成される領域の上面視における面積を縮小する。
【００１６】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１８】
この実施の形態は、半導体基板の主面に形成された絶縁膜からなる素子分離部と、素子分離部に囲まれた第１活性領域に形成された第１電界効果トランジスタと、素子分離部に囲まれた第２活性領域に形成された第２電界効果トランジスタとを含む半導体装置である。第１活性領域は、素子分離部の表面から突き出した半導体基板の第１凸部からなり、第２活性領域は、素子分離部の表面から突き出した半導体基板の第２凸部と半導体基板に形成された溝部とからなり、第２凸部の素子分離部の表面からの高さと第１凸部の素子分離部の表面からの高さとは同じであり、溝部の素子分離部の表面からの深さと、素子分離部の厚さとが同じである。
【００１９】
また、この実施の形態は、第１活性領域に第１電界効果トランジスタを形成し、第２活性領域に第２電界効果トランジスタを形成する半導体装置の製造方法である。（ａ）半導体基板の主面の素子分離領域に第１溝を形成し、同時に、第２活性領域に第２電界効果トランジスタのゲート長方向に延在する第２溝を、ゲート幅方向に１つ以上形成する工程と、（ｂ）第１溝および第２溝の内部に絶縁膜を埋め込む工程と、（ｃ）第２活性領域以外の領域をレジストパターンで覆い、第２溝の内部の絶縁膜が所定の厚さとなるまで絶縁膜をエッチングして、第２活性領域の第２溝の内部に絶縁膜を残存させる工程と、（ｄ）レジストパターンを除去する工程と、（ｅ）第１溝の内部の絶縁膜が所定の厚さとなるまで、絶縁膜をエッチングして、素子分離領域に絶縁膜からなる素子分離部を形成し、第１活性領域に素子分離部の表面から突き出した半導体基板からなる第１凸部を形成し、第２活性領域に素子分離部の表面から突き出した半導体基板からなる第２凸部および第２溝からなる溝部を形成する工程と、（ｆ）第１活性領域の第１凸部の表面に第１厚さを有する第１ゲート絶縁膜を形成し、第２活性領域の第２凸部の表面および溝部の表面に第１厚さよりも厚い第２厚さを有する第２ゲート絶縁膜を形成する工程と、（ｇ）第１活性領域の第１凸部の上面および対向する２つの側面に、第１ゲート絶縁膜を介して第１幅を有する第１ゲート電極を形成し、第２活性領域の第２凸部の上面および対向する２つの側面ならびに溝部の底面および対向する２つの側面に、第２ゲート絶縁膜を介して第１幅よりも大きい第２幅を有する第２ゲート電極を形成する工程と、を有する。
【発明の効果】
【００２０】
本願において開示される代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００２１】
半導体チップの全体面積を縮小することができる。
【００２２】
または、半導体チップに形成される電界効果トランジスタの微細化を促進させることができる。
【００２３】
特に、低耐圧電界効果トランジスタが形成される領域の上面視における面積を縮小し、かつ高耐圧電界効果トランジスタが形成される領域の上面視における面積を縮小することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１による半導体装置の要部平面図である。
【図２】本発明の実施の形態１による半導体装置の要部断面図（図１のＡ１−Ａ２線に沿った要部断面図）である。
【図３】本発明の実施の形態１による半導体装置の要部断面図（図３（ａ）は図１のＢ１−Ｂ２線に沿った要部断面図、図３（ｂ）は図１のＣ１−Ｃ２線に沿った要部断面図）である。
【図４】本発明の実施の形態１による高耐圧電界効果トランジスタの構造の第１変形例を示す要部断面図である。
【図５】本発明の実施の形態１による高耐圧電界効果トランジスタの構造の第２変形例を示す要部断面図である。
【図６】本発明の実施の形態１による半導体装置の製造工程を示す半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の図６と同じ箇所の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の半導体基板の要部平面図である。
【図２２】図２１に続く半導体装置の製造工程中の図２１と同じ箇所の要部平面図である。
【図２３】図２２に続く半導体装置の製造工程中の図２１と同じ箇所の要部平面図である。
【図２４】図２３に続く半導体装置の製造工程中の図２１と同じ箇所の要部平面図である。
【図２５】図２４に続く半導体装置の製造工程中の図２１と同じ箇所の要部平面図である。
【図２６】図２５に続く半導体装置の製造工程中の図２１と同じ箇所の要部平面図である。
【図２７】本発明の実施の形態２による半導体装置の要部断面図である。
【図２８】本発明の実施の形態３による半導体装置の要部断面図である。
【図２９】本発明の実施の形態３による半導体装置の製造工程を示す半導体基板の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の図２９と同じ箇所の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の図２９と同じ箇所の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の図２９と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
《半導体装置》
本実施の形態１による半導体装置の構造を図１〜図３を用いて説明する。図１は半導体装置の要部平面図であり、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳの要部平面を示している。図２は半導体装置の要部断面図であり、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳのゲート幅方向に沿って切断した要部断面（図１のＡ１−Ａ２線に沿った断面）を示している。また、図３は半導体装置の要部断面図であり、図３（ａ）は第１ｎＭＩＳのゲート長方向に沿って切断した要部断面（図１のＢ１−Ｂ２線に沿った断面）を示し、図３（ｂ）は第２ｎＭＩＳのゲート長方向に沿って切断した要部断面（図１のＣ１−Ｃ２線に沿った断面）を示している。
【００３０】
ここで、第１ｎＭＩＳおよび第１ｐＭＩＳは相対的に低い電圧、例えば１．０Ｖ〜１．８Ｖ程度の電圧で動作する低耐圧ＭＩＳであり、例えばそれぞれＭＣＵの論理回路に用いられるｎチャネル型コアトランジスタおよびｐチャネル型コアトランジスタである。また、第２ｎＭＩＳおよび第２ｐＭＩＳは相対的に高い電圧、例えば３．３Ｖ〜５Ｖ程度の電圧で動作する高耐圧ＭＩＳであり、例えばそれぞれＭＣＵのＩ／Ｏ回路に用いられるｎチャネル型ＨＶトランジスタおよびｐチャネル型ＨＶトランジスタである。
【００３１】
まず、本実施の形態１による第１ｎＭＩＳ（例えばｎチャネル型コアトランジスタ）および第１ｐＭＩＳ（例えばｐチャネル型コアトランジスタ）の構成について説明する。
【００３２】
第１ｎＭＩＳおよび第１ｐＭＩＳが形成される半導体基板１の主面には、素子分離部２が形成されている。素子分離部２は、半導体基板１に形成される素子間の干渉を防止する機能を有しており、例えば半導体基板１に溝を形成し、この溝の内部に絶縁膜を埋め込むＳＴＩ（Shallow Trench Isolation）法によって形成される。この素子分離部２によって分離された活性領域が、第１ｎＭＩＳ領域または第１ｐＭＩＳ領域となっている。上記溝の内部に埋め込まれる絶縁膜は、例えばＨＡＲＰ（High Aspect Ratio Process）酸化膜、ＨＤＰ（High Density Plasma）酸化膜、またはポリシラザン（Polysilazan：ＳｉＨ２ＮＨ）酸化膜などである。第１ｎＭＩＳと第１ｐＭＩＳとの間に形成される素子分離部２の幅は、両者間の干渉を防止できる値に設定される。
【００３３】
半導体基板１の活性領域は、素子分離部２の上面（表面）から突き出した凸部からなり、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域にそれぞれ１つの第１凸部Ｆ１が形成されている。第１凸部Ｆ１の幅（Ｗ１）は、例えば５０ｎｍ以下であり、高さ（Ｈ１）は、例えば１５０ｎｍ程度である。第１ｎＭＩＳ領域に形成された第１凸部Ｆ１に第１ｎＭＩＳのチャネルおよびソース・ドレインが形成され、第１ｐＭＩＳ領域に形成された第１凸部Ｆ１に第１ｐＭＩＳのチャネルおよびソース・ドレインが形成されている。
【００３４】
第１ｎＭＩＳ領域の第１凸部Ｆ１を含む半導体基板１の主面には半導体領域であるｐ型ウェル３が形成されており、第２ｐＭＩＳ領域の第１凸部Ｆ１を含む半導体基板１の主面には半導体領域であるｎ型ウェル４が形成されている。ｐ型ウェル３にはＢ（ボロン）などのｐ型不純物が導入されており、ｎ型ウェル４にはＰ（リン）またはＡｓ（ヒ素）などのｎ型不純物が導入されている。ｐ型ウェル３およびｎ型ウェル４ともに、半導体基板１の主面側の不純物濃度が高く設定されている。
【００３５】
第１ｎＭＩＳ領域には、一定の幅（ゲート長）を有するゲート電極ＧＬｎがゲート絶縁膜５を介して第１凸部Ｆ１の表面（上面および対向する２つの側面）を覆うように形成されている。ゲート電極ＧＬｎは、例えばｎ型不純物が導入された多結晶Ｓｉ（シリコン）から構成されている。同様に、第１ｐＭＩＳ領域には、一定の幅（ゲート長）を有するゲート電極ＧＬｐがゲート絶縁膜５を介して第１凸部Ｆ１の表面（上面および対向する２つの側面）を覆うように形成されている。ゲート電極ＧＬｐは、例えばｐ型不純物が導入された多結晶Ｓｉから構成されている。ゲート絶縁膜５は、例えば酸化膜であり、厚さは２〜３ｎｍ程度である。ゲート電極ＧＬｎ，ＧＬｐの幅（Ｌｇ１）、すなわちゲート長は、例えば１５〜２０ｎｍ程度である。
【００３６】
このように、第１凸部Ｆ１を活性領域とすることにより、第１ｎＭＩＳおよび第１ｐＭＩＳの実質的なゲート幅を広くすることができる。実質的なゲート幅（Ｗｅｆｆ）は、第１凸部Ｆ１の幅（Ｗ１）および第１凸部Ｆ１の高さ（Ｈ１）を用いると
Ｗｅｆｆ＝Ｗ１＋Ｈ１×２
で表され、上面視におけるゲート幅（ＤＷ１）よりも大きくなる。
【００３７】
Ｗｅｆｆ＝Ｗ１＋Ｈ１×２  ＞  ＤＷ１
さらに、第１ｎＭＩＳのゲート電極ＧＬｎの両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール６およびサイドウォール７が形成されている。これらオフセットサイドウォール６およびサイドウォール７直下の第１凸部Ｆ１の半導体基板１（ｐ型ウェル３）には、半導体領域である第１ｎ型拡散層８および第１ｎ型拡散層８を囲むようにｐ型ハロー拡散層９が形成されており、第１ｎ型拡散層８の外側には第２ｎ型拡散層１０が形成されている。第１ｎ型拡散層８および第２ｎ型拡散層１０にはＰまたはＡｓなどのｎ型不純物が導入されており、第２ｎ型拡散層１０には第１ｎ型拡散層８に比べて高濃度にｎ型不純物が導入されている。第１ｎ型拡散層８および第２ｎ型拡散層１０によって、ＬＤＤ（Lightly Doped Drain）構造を有する第１ｎＭＩＳのソース・ドレインが形成される。
【００３８】
図示はしていないが、ゲート電極ＧＬｎ直下で、２つのソース・ドレインに挟まれた半導体基板１（ｐ型ウェル３）には、第１ｎＭＩＳのしきい値を調整するための不純物を導入したチャネルが形成されている。
【００３９】
同様に、第１ｐＭＩＳのゲート電極ＧＬｐの両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール６およびサイドウォール７が形成されている。これらオフセットサイドウォール６およびサイドウォール７直下の第１凸部Ｆ１の半導体基板１（ｎ型ウェル４）には、図示はしていないが、半導体領域である第１ｐ型拡散層および第１ｐ型拡散層を囲むようにｎ型ハロー拡散層が形成されており、第１ｐ型拡散層の外側には第２ｐ型拡散層が形成されている。第１ｐ型拡散層および第２ｐ型拡散層にはＢなどのｐ型不純物が導入されており、第２ｐ型拡散層には第１ｐ型拡散層に比べて高濃度にｐ型不純物が導入されている。第１ｐ型拡散層および第２ｐ型拡散層によって、ＬＤＤ構造を有する第１ｐＭＩＳのソース・ドレインが形成される。
【００４０】
また、図示はしていないが、ゲート電極ＧＬｐ直下で、２つのソース・ドレインに挟まれた半導体基板１（ｎ型ウェル４）には、第１ｐＭＩＳのしきい値を調整するための不純物を導入したチャネルが形成されている。
【００４１】
さらに、第１ｎＭＩＳのゲート電極ＧＬｎおよび第２ｎ型拡散層１０の上面、ならびに第１ｐＭＩＳのゲート電極ＧＬｐおよび第２ｎ型拡散層の上面には、シリサイド膜１１が形成されている。このシリサイド膜１１は、例えばＮｉＳｉ（ニッケルシリサイド）膜、ＮｉＰｔＳｉ（ニッケル白金シリサイド）膜、またはＰｔＳｉ（白金シリサイド）膜である。
【００４２】
さらに、第１ｎＭＩＳおよび第１ｐＭＩＳは、層間膜１５によって覆われており、層間膜１５上に配線層１８が形成されている。層間膜１５の所定の個所にはコンタクトホール１６が形成されており、コンタクトホール１６の内部に形成されたプラグ１７を介して、第１ｎＭＩＳのゲート電極ＧＬｎまたはソース・ドレインあるいは第１ｐＭＩＳのゲート電極ＧＬｐまたはソース・ドレインと配線層１８とが電気的に接続されている。
【００４３】
次に、本実施の形態１による第２ｎＭＩＳ（例えばｎチャネル型ＨＶトランジスタ）および第２ｐＭＩＳ（例えばｐチャネル型ＨＶトランジスタ）の構成について説明する。
【００４４】
第２ｎＭＩＳおよび第２ｐＭＩＳが形成される半導体基板１の主面には、素子分離部２が形成されており、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域と同様に、この素子分離部２によって分離された活性領域が、第２ｎＭＩＳ領域または第２ｐＭＩＳ領域となっている。
【００４５】
しかし、半導体基板１の活性領域は、素子分離部２の上面（表面）から突き出した第２凸部Ｆ２および半導体基板１に形成された溝部ＴＲからなり、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域にそれぞれ１つ以上の第２凸部Ｆ２および１つ以上の溝部ＴＲがゲート幅方向に交互に形成されている。第２凸部Ｆ２の高さ（Ｈ３）は第１凸部Ｆ１の高さ（Ｈ１）と同じであり、例えば１５０ｎｍ程度である。また、溝部ＴＲの深さ（Ｈ２）は素子分離部２の厚さと同じであり、例えば１５０ｎｍ程度である。第２ｎＭＩＳ領域に形成された第２凸部Ｆ２および溝部ＴＲに第２ｎＭＩＳのチャネルおよびソース・ドレインが形成され、第２ｐＭＩＳ領域に形成された第２凸部Ｆ２および溝部ＴＲに第２ｐＭＩＳのチャネルおよびソース・ドレインが形成されている。
【００４６】
ここでは、活性領域のゲート幅方向の一方の端部に第２凸部Ｆ２が形成され、他方の端部に溝部ＴＲが形成され、２つの第２凸部Ｆ２および１つと約半分の溝部ＴＲが形成された構造を例示しているが、これに限定されるものではない。例えば図４に示すように、活性領域のゲート幅方向の両端部に第２凸部Ｆ２を形成してもよく、または図５に示すように、活性領域のゲート幅方向の両端部に溝部ＴＲを形成してもよい。
【００４７】
第２ｎＭＩＳ領域の第２凸部Ｆ２および溝部ＴＲを含む半導体基板１の主面には半導体領域であるｐ型ウェル１９が形成されており、第２ｐＭＩＳ領域の第２凸部Ｆ２および溝部ＴＲを含む半導体基板１の主面には半導体領域であるｎ型ウェル２０が形成されている。ｐ型ウェル１９にはＢなどのｐ型不純物が導入されており、ｎ型ウェル２０にはＰまたはＡｓなどのｎ型不純物が導入されている。ｐ型ウェル１９およびｎ型ウェル２０ともに、不純物濃度はほぼ均一に設定されている。
【００４８】
第２ｎＭＩＳ領域には、一定の幅（ゲート長）を有するゲート電極ＧＨｎがゲート絶縁膜２１を介して第２凸部Ｆ２の表面（上面および対向する２つの側面）および溝部ＴＲの表面（底面および対向する２つの側面）を覆うように形成されている。ゲート電極ＧＨｎは、例えばｎ型不純物が導入された多結晶Ｓｉから構成されている。同様に、第２ｐＭＩＳ領域には、一定の幅（ゲート長）を有するゲート電極ＧＨｐがゲート絶縁膜２１を介して第２凸部Ｆ２の表面（上面および対向する２つの側面）および溝部ＴＲの表面（底面および対向する２つの側面）を覆うように形成されている。ゲート電極ＧＨｐは、例えばｐ型不純物が導入された多結晶Ｓｉから構成されている。ゲート絶縁膜２１は、例えば酸化膜であり、厚さは１５ｎｍ程度である。ゲート電極ＧＨｎ，ＧＨｐの幅（Ｌｇ２）、すなわちゲート長は、例えば１００ｎｍ程度である。
【００４９】
このように、第２凸部Ｆ２および溝部ＴＲを活性領域とすることにより、第２ｎＭＩＳおよび第２ｐＭＩＳの実質的なゲート幅を広くすることができる。例えば２つの第２凸部Ｆ２および１つと約半分の溝部ＴＲからなる活性領域の場合、実質的なゲート幅（Ｗｅｆｆ）は、第２凸部Ｆ２の幅（Ｗ２）、第２凸部Ｆ２の高さ（Ｈ３）、溝部ＴＲの幅（Ｗ３，Ｗ４）、溝部ＴＲの深さ（Ｈ２）を用いると
Ｗｅｆｆ＝Ｗ２×２＋Ｗ３＋Ｗ４＋Ｈ３×４＋Ｈ２×３
で表され、上面視におけるゲート幅（ＤＷ２）よりも大きくなる。
【００５０】
Ｗｅｆｆ＝Ｗ２×２＋Ｗ３＋Ｗ４＋Ｈ３×４＋Ｈ２×３  ＞  ＤＷ２
さらに、第２ｎＭＩＳのゲート電極ＧＨｎの両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール６およびサイドウォール７が形成されている。これらオフセットサイドウォール６およびサイドウォール７直下の第２凸部Ｆ２および溝部ＴＲの半導体基板１（ｐ型ウェル１９）には、半導体領域である第１ｎ型拡散層２９が形成されており、第１ｎ型拡散層２９の外側には第２ｎ型拡散層１０が形成されている。第１ｎ型拡散層２９および第２ｎ型拡散層１０によって、ＬＤＤ構造を有する第２ｎＭＩＳのソース・ドレインが形成される。
【００５１】
図示はしていないが、ゲート電極ＧＨｎ直下で、２つのソース・ドレインに挟まれた半導体基板１（ｐ型ウェル１９）には、第２ｎＭＩＳのしきい値を調整するための不純物を導入したチャネルが形成されている。
【００５２】
同様に、第２ｐＭＩＳのゲート電極ＧＨｐの両側の側壁には、内側から順に、例えば共に絶縁膜からなるオフセットサイドウォール６およびサイドウォール７が形成されている。これらオフセットサイドウォール６およびサイドウォール７直下の第２凸部Ｆ２および溝部ＴＲの半導体基板１（ｎ型ウェル２０）には、図示はしていないが、半導体領域である第１ｐ型拡散層が形成されており、第１ｐ型拡散層の外側には第２ｐ型拡散層が形成されている。第１ｐ型拡散層および第２ｐ型拡散層によって、ＬＤＤ構造を有する第２ｐＭＩＳのソース・ドレインが形成される。
【００５３】
また、図示はしていないが、ゲート電極ＧＨｐ直下で、２つのソース・ドレインに挟まれた半導体基板１（ｎ型ウェル２０）には、第２ｐＭＩＳのしきい値を調整するための不純物を導入したチャネルが形成されている。
【００５４】
さらに、第２ｎＭＩＳのゲート電極ＧＨｎおよび第２ｎ型拡散層１０の上面、ならびに第２ｐＭＩＳのゲート電極ＧＨｐおよび第２ｎ型拡散層の上面には、シリサイド膜１１が形成されている。
【００５５】
さらに、第２ｎＭＩＳおよび第２ｐＭＩＳは、層間膜１５によって覆われており、層間膜１５上に配線層１８が形成されている。層間膜１５の所定の個所にはコンタクトホール１６が形成されており、コンタクトホール１６の内部に形成されたプラグ１７を介して、第２ｎＭＩＳのゲート電極ＧＨｎまたはソース・ドレインあるいは第２ｐＭＩＳのゲート電極ＧＨｐまたはソース・ドレインと配線層１８とが電気的に接続されている。
【００５６】
このように、低耐圧ＭＩＳである第１ｎＭＩＳおよび第１ｐＭＩＳでは、ドレイン電流が流れるチャネルに第１凸部Ｆ１の上面および対向する２つの側面を使用することにより、従来の平面型ＭＩＳと比較して、実質的なゲート幅（チャネル幅）が大きくなり、ドレイン電流が増加する。また、高耐圧ＭＩＳである第２ｎＭＩＳおよび第２ｐＭＩＳでも、ドレイン電流が流れるチャネルに第２凸部Ｆ２の上面および対向する２つの側面と溝部ＴＲの底面および対向する２つの側面とを使用することにより、従来の平面型ＭＩＳと比較して、実質的なゲート幅（チャネル幅）が大きくなり、ドレイン電流が増加する。すなわち、ドレイン電流を従来の平面型ＭＩＳと同じにすれば、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳの面積を従来の平面型ＭＩＳの面積よりも小さくできるので、半導体チップの全体の面積の縮小が可能である。また、低耐圧ＭＩＳである第１ｎＭＩＳおよび第１ｐＭＩＳでは、第１凸部Ｆ１の幅（Ｗ１）を５０ｎｍ以下としても、ゲート電極ＧＬｎ，ＧＬｐが第１凸部Ｆ１の表面（上面および対向する２つの側面）を覆うように形成されているので、短チャネル効果に対して耐性が高く、例えばゲート長が１５〜２０ｎｍ程度であっても正常なトランジスタ特性が得られる。
【００５７】
《半導体装置の製造方法》
次に、本実施の形態１による半導体装置の製造方法を図６〜図２６を用いて工程順に説明する。図６〜図２０は半導体装置の製造工程中における第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳの要部断面図であり、チャネルを各ゲート電極のゲート幅方向に沿って切断した要部断面（前述の図１のＡ１−Ａ２線に沿った断面）を示している。また、図２１〜図２６は半導体装置の製造工程中における第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳの要部平面図である。第１ｎＭＩＳおよび第１ｐＭＩＳは、例えばそれぞれＭＣＵの論理回路に用いられるｎチャネル型コアトランジスタおよびｐチャネル型コアトランジスタであり、第２ｎＭＩＳおよび第２ｐＭＩＳは、例えばそれぞれＭＣＵのＩ／Ｏ回路に用いられるｎチャネル型ＨＶトランジスタおよびｐチャネル型ＨＶトランジスタである。
【００５８】
＜凸部および溝部形成工程＞
まず、図６に示すように、例えば単結晶Ｓｉに、例えばＢなどのｐ型不純物を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の主面上に、ＳｉＯ２膜２２およびＳｉ３Ｎ４膜２３を順次形成する。ＳｉＯ２膜２２の厚さは、例えば１０ｎｍ程度、Ｓｉ３Ｎ４膜２３の厚さは、例えば４０ｎｍ程度である。続いて、フォトリソグラフィ法を用いて、素子分離領域ならびに第２ｎＭＩＳ領域および第２ｐＭＩＳ領域の溝部が形成される領域以外の領域を覆うレジストパターン２４を形成する。
【００５９】
次に、図７に示すように、レジストパターン２４をマスクとして、レジストパターン２４から露出しているＳｉ３Ｎ４膜２３を、例えばドライエッチング法を用いて除去する。
【００６０】
次に、図８に示すように、レジストパターン２４を除去する。
【００６１】
次に、図９に示すように、Ｓｉ３Ｎ４膜２３をマスクとして、Ｓｉ３Ｎ４膜２３から露出しているＳｉＯ２膜２２および半導体基板１を、例えばドライエッチング法を用いて順次除去して、半導体基板１に複数の溝２５を形成する。これにより、素子分離領域に溝２５が形成される。また、同時に、第２ｎＭＩＳ領域に第２ｎＭＩＳのゲート長方向に延在する溝２５がゲート幅方向に１つ以上形成され、第２ｐＭＩＳ領域に第２ｐＭＩＳのゲート長方向に延在する溝２５がゲート幅方向に１つ以上形成される。
【００６２】
溝２５の深さは、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域に形成される第１凸部の高さ、第２ｎＭＩＳおよび第２ｐＭＩＳのそれぞれのウェル設計およびチャネル設計、最終的な素子分離部の厚さ、その他の各要因を考慮して設定され、例えば３００ｎｍ程度である。また、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート幅方向のＳｉ３Ｎ４膜２３の幅は、例えば３０ｎｍ程度である。また、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート幅方向のＳｉ３Ｎ４膜２３の幅および溝２５の幅は、例えば１００ｎｍ程度である。
【００６３】
次に、図１０に示すように、半導体基板１の主面上に、溝２５を埋め込んで酸化膜２６を形成する。この酸化膜２６は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成されるＨＡＲＰ酸化膜、高密度プラズマ（High Density Plasma）ＣＶＤ法を用いて形成されるＨＤＰ酸化膜、またはポリシラザン酸化膜などである。続いて、焼き締めのための熱処理を行う。この熱処理は、例えば１１００℃で実施される。
【００６４】
次に、図１１に示すように、酸化膜２６の表面を、例えばＣＭＰ（Chemical Vapor Deposition）法を用いて、Ｓｉ３Ｎ４膜２３の上面が露出するまで研磨する。
【００６５】
次に、図１２に示すように、熱リン溶液を用いてＳｉ３Ｎ４膜２３を除去する。
【００６６】
次に、図１３に示すように、第１ｎＭＩＳ領域の半導体基板１に、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｐ型ウェル３を形成する。この際、半導体基板１の主面側の不純物濃度が高くなるように、ｐ型ウェル３は形成される。同様に、第１ｐＭＩＳ領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎ型ウェル４を形成する。この際、半導体基板１の主面側の不純物濃度が高くなるように、ｎ型ウェル４は形成される。
【００６７】
続いて、第２ｎＭＩＳ領域の半導体基板１に、イオン注入法を用いてｐ型不純物を選択的に導入することにより、ｐ型ウェル１９を形成する。この際、不純物濃度がほぼ均一になるようにｐ型ウェル１９は形成される。同様に、第２ｐＭＩＳ領域の半導体基板１に、イオン注入法を用いてｎ型不純物を選択的に導入することにより、ｎ型ウェル２０を形成する。この際、不純物濃度がほぼ均一になるようにｎ型ウェル２０は形成される。また、ｐ型ウェル１９およびｎ型ウェル２０の半導体基板１の主面からの深さは、ｐ型ウェル３およびｎ型ウェル４の半導体基板１の主面からの深さよりも深く形成される。その後、必要に応じて熱処理を行う。
【００６８】
なお、ここでは、ｐ型ウェル３およびｎ型ウェル４を形成した後にｐ型ウェル１９およびｎ型ウェル２０を形成したが、ｐ型ウェル１９およびｎ型ウェル２０を形成した後にｐ型ウェル３およびｎ型ウェル４を形成してもよい。
【００６９】
次に、図１４に示すように、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域をレジストパターン２７によって覆い、ドライエッチング法、フッ酸系水溶液を用いたウェットエッチング法、またはこれらを適切に組み合わせて、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域の溝２５内の酸化膜２６が所定の厚さとなるまで、酸化膜２６をエッチンングする。酸化膜２６のエッチングされる厚さ（ｃ）は、酸化膜２６の当初厚さ（ａ）から後の工程で第１ｎＭＩＳ領域および第１ｐＭＩＳ領域に形成される第１凸部の高さ（後述の図１６に示す高さｂ）を引いた値（ｃ＝ａ−ｂ）である。すなわち、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域の溝２５の底部には、後の工程で形成される第１凸部の高さとほぼ等しい厚さの酸化膜２６が残存する。例えば酸化膜２６の当初厚さが３５０ｎｍ程度（ａ）であれば、酸化膜２６は２００ｎｍ程度（ｃ）エッチングされて、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域の溝２５の底部には１５０ｎｍ程度の厚さの酸化膜２６が残存する。
【００７０】
次に、図１５に示すように、レジストパターン２７を除去する。
【００７１】
次に、図１６に示すように、フッ酸系水溶液を用いたウェットエッチング法、ドライエッチング法、またはこれらを適切に組み合わせて、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域の溝２５内の酸化膜２６が全て除去されるまで、酸化膜２６をエッチングする。ここでは、溝２５内の酸化膜２６を完全に除去する必要があるため、ウェットエッチング法または等方性エッチング法が好ましい。これにより、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域に、第２ｎＭＩＳおよび第２ｐＭＩＳのそれぞれのチャネルを形成する第２凸部Ｆ２および溝部ＴＲがゲート幅方向に交互に形成される。
【００７２】
同時に、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域では、酸化膜２６上に第１ｎＭＩＳおよび第１ｐＭＩＳのそれぞれのチャネルを形成する第１凸部Ｆ１が突き出す。例えば前述の図１４を用いて説明したように、酸化膜２６の当初厚さが３５０ｎｍ程度（ａ）であり、酸化膜２６が２００ｎｍ程度（ｃ）エッチングされた場合は、第１凸部Ｆ１の高さ（ｂ）は１５０ｎｍ程度となる。
【００７３】
なお、前述した凸部および溝部形成工程では、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域の酸化膜２６を一旦エッチングして、溝２５の底部に所定の厚さ（第１凸部Ｆ１の高さ）の酸化膜２６を残存させた後、酸化膜２６の全面をエッチングして、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域にそれぞれ第１凸部Ｆ１を形成し、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域にそれぞれ第２凸部Ｆ２および溝部ＴＲを形成したが、これに限定されるものではない。例えば酸化膜２６の全面を一旦エッチバックして、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域にそれぞれ第１凸部Ｆ１を形成し、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域にそれぞれ第２凸部Ｆ２を形成した後、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域の溝２５内の酸化膜２６を除去して、溝部ＴＲを形成してもよい。但し、後者の場合は、第１凸部Ｆ１および第２凸部Ｆ２を構成する単結晶Ｓｉが露出した状態でレジストの塗布および除去が行われるため、第１ｎＭＩＳおよび第１ｐＭＩＳのトランジスタ特性が劣化する可能性がある。従って、第１ｎＭＩＳおよび第１ｐＭＩＳのトランジスタ特性を優先するのであれば、前者が望ましい。
【００７４】
＜ゲート絶縁膜形成工程＞
次に、図１７に示すように、半導体基板１の露出した主面に、例えば熱酸化法を用いて酸化膜からなる厚さ１０〜２０ｎｍ程度のゲート絶縁膜２１を形成する。
【００７５】
次に、図１８に示すように、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域をレジストパターン３２によって覆い、フッ酸系水溶液を用いたウェットエッチング法により、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域のゲート絶縁膜２１を除去する。
【００７６】
次に、図１９に示すように、レジストパターン３２を除去した後、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域の半導体基板１の露出した主面に、例えば熱酸化法を用いて酸化膜からなる厚さ２〜３ｎｍ程度のゲート絶縁膜５を形成する。この際、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域のゲート絶縁膜２１も酸化されるが、その膜厚の増加分はゲート絶縁膜５の膜厚よりも小さく、僅かである。
【００７７】
これにより、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域のそれぞれの第１凸部Ｆ１の表面にゲート絶縁膜５が形成され、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域のそれぞれの第２凸部Ｆ２および溝部ＴＲの表面にゲート絶縁膜２１が形成される。
【００７８】
本実施の形態１では、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート絶縁膜５の厚さを１種類、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート絶縁膜２１の厚さを１種類としたが、これに限定されるものではない。例えば第２ｎＭＩＳおよび第２ｐＭＩＳのゲート絶縁膜２１の厚さを２種類としてもよく、これ以外の組み合わせであってもよい。
【００７９】
＜ゲート電極形成工程＞
次に、図２０に示すように、半導体基板１の主面上に、例えば非晶質Ｓｉからなる導電膜（図示は省略）をＣＶＤ法により堆積する。続いて、第１ｎＭＩＳ領域および第２ｎＭＩＳ領域の導電膜にｎ型不純物をイオン注入法等によって導入することにより、ｎ型の導電膜３４ｎを形成する。また、第１ｐＭＩＳ領域および第２ｐＭＩＳ領域の導電膜にｐ型不純物をイオン注入法等によって導入することにより、ｐ型の導電膜３４ｐを形成する。
【００８０】
次に、レジストパターンをマスクとして、レジストパターンから露出している導電膜３４ｎ，３４ｐを、例えばドライエッチング法を用いて除去して、導電膜３４ｎからなる第１ｎＭＩＳのゲート電極ＧＬｎ、導電膜３４ｐからなる第１ｐＭＩＳのゲート電極ＧＬｐ、導電膜３４ｎからなる第２ｎＭＩＳのゲート電極ＧＨｎ、および導電膜３４ｐからなる第２ｐＭＩＳのゲート電極ＧＨｐを形成する。ここで、第２ｎＭＩＳのゲート電極ＧＨｎおよび第２ｐＭＩＳのゲート電極ＧＨｐのゲート幅は第１ｎＭＩＳのゲート電極ＧＬｎおよび第１ｐＭＩＳのゲート電極ＧＬｐのゲート幅よりも大きく形成される。
【００８１】
これにより、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域のそれぞれの第１凸部Ｆ１の上面および対向する２つの側面にゲート絶縁膜５を介してゲート電極ＧＬｎおよびゲート電極ＧＬｐが形成され、第２ｎＭＩＳ領域および第２ｐＭＩＳ領域のそれぞれの第２凸部Ｆ２の上面および対向する２つの側面と溝部ＴＲの底面および対向する２つの側面とにゲート絶縁膜２１を介してゲート電極ＧＨｎおよびゲート電極ＧＨｐが形成される。
【００８２】
＜オフセットサイドウォール形成工程＞
次に、図２１に示すように、第１ｎＭＩＳのゲート電極ＧＬｎ、第１ｐＭＩＳのゲート電極ＧＬｐ、第２ｎＭＩＳのゲート電極ＧＨｎ、および第２ｐＭＩＳのゲート電極ＧＨｐの側面にオフセットサイドウォール６を形成する。
【００８３】
＜エピタキシャルシリコン層形成工程＞
次に、図２２に示すように、第１ｎＭＩＳおよび第１ｐＭＩＳの露出している第１凸部Ｆ１を構成する半導体基板１の表面にエピタキシャル成長法によりエピタキシャルシリコン層２８を形成する。これにより、ソース・ドレインが形成される第１凸部Ｆ１の上面視における面積を大きくする。この際、同様に、第２ｎＭＩＳおよび第２ｐＭＩＳの露出している第２凸部Ｆ２および溝部ＴＲを構成する半導体基板１の表面にもエピタキシャルシリコン層２８が形成される。
【００８４】
＜ハロー拡散層形成工程＞
次に、図２３に示すように、第１ｎＭＩＳ領域の第１凸部Ｆ１の表面にｐ型不純物をイオン注入することにより、第１ｎＭＩＳのゲート電極ＧＬｎに対して自己整合的にｐ型ハロー拡散層９を形成する。同様に、第１ｐＭＩＳ領域の第１凸部Ｆ１の表面にｎ型不純物をイオン注入することにより、第１ｐＭＩＳのゲート電極ＧＬｐに対して自己整合的にｎ型ハロー拡散層１３を形成する。
【００８５】
＜拡散層形成工程＞
次に、第１ｎＭＩＳ領域の第１凸部Ｆ１の表面にｎ型不純物をイオン注入することにより、第１ｎＭＩＳのゲート電極ＧＬｎに対して自己整合的に第１ｎ型拡散層８を形成する。同様に、第１ｐＭＩＳ領域の第１凸部Ｆ１の表面にｐ型不純物をイオン注入することにより、第１ｐＭＩＳのゲート電極ＧＬｐに対して自己整合的に第１ｐ型拡散層１２を形成する。
【００８６】
続いて、第２ｎＭＩＳ領域の第２凸部Ｆ２および溝部ＴＲの表面にｎ型不純物をイオン注入することにより、第２ｎＭＩＳ領域のゲート電極ＧＨｎに対して自己整合的に第１ｎ型拡散層２９を形成する。同様に、第２ｐＭＩＳ領域の第２凸部Ｆ２および溝部ＴＲの表面にｐ型不純物をイオン注入することにより、第２ｐＭＩＳ領域のゲート電極ＧＨｐに対して自己整合的に第１ｐ型拡散層３０を形成する。
【００８７】
第１ｎＭＩＳおよび第２ｎＭＩＳのそれぞれの第１ｎ型拡散層８，２９は異なる工程で形成したが、同一工程で形成してもよい。また、第１ｐＭＩＳおよび第２ｐＭＩＳのそれぞれの第１ｐ型拡散層１２,３０は異なる工程で形成したが、同一工程で形成してもよい。
【００８８】
＜サイドウォール形成工程＞
次に、図２４に示すように、第１ｎＭＩＳのゲート電極ＧＬｎ、第１ｐＭＩＳのゲート電極ＧＬｐ、第２ｎＭＩＳのゲート電極ＧＨｎ、および第２ｐＭＩＳのゲート電極ＧＨｐの側面にオフセットサイドウォール６を介してサイドウォール７を形成する。
【００８９】
＜ソース・ドレイン拡散層形成工程＞
次に、図２５に示すように、第１ｎＭＩＳ領域の第１凸部Ｆ１の表面ならびに第２ｎＭＩＳ領域の第２凸部Ｆ２および溝部ＴＲの表面にｎ型不純物をイオン注入することにより、第１ｎＭＩＳのゲート電極ＧＬｎおよび第２ｎＭＩＳ領域のゲート電極ＧＨｎに対して、それぞれ自己整合的に第２ｎ型拡散層１０を形成する。同様に、第１ｐＭＩＳ領域の第１凸部Ｆ１の表面ならびに第２ｐＭＩＳ領域の第２凸部Ｆ２および溝部ＴＲの表面にｐ型不純物をイオン注入することにより、第１ｐＭＩＳのゲート電極ＧＬｐおよび第２ｐＭＩＳ領域のゲート電極ＧＨｐに対して、それぞれ自己整合的に第２ｐ型拡散層１４を形成する。
【００９０】
これにより、第１ｎＭＩＳのソース・ドレインが第１ｎ型拡散層８および第２ｎ型拡散層１０により構成され、第１ｐＭＩＳのソース・ドレインが第１ｐ型拡散層１２および第２ｐ型拡散層１４により構成される。さらに、第２ｎＭＩＳのソース・ドレインが第１ｎ型拡散層２９および第２ｎ型拡散層１０により構成され、第２ｐＭＩＳのソース・ドレインが第１ｐ型拡散層３０および第２ｐ型拡散層１４により構成される。
【００９１】
第１ｎＭＩＳおよび第２ｎＭＩＳのそれぞれの第２ｎ型拡散層１０は同一工程で形成したが、異なる工程で形成してもよい。また、第１ｐＭＩＳおよび第２ｐＭＩＳのそれぞれの第２ｐ型拡散層１４は同一工程で形成したが、異なる工程で形成してもよい。
【００９２】
＜シリサイド膜形成工程＞
次に、図２６に示すように、第１ｎＭＩＳの第２ｎ型拡散層１０が形成された第１凸部Ｆ１の表面、第１ｐＭＩＳの第２ｐ型拡散層１４が形成された第１凸部Ｆ１の表面、第２ｎＭＩＳの第２ｎ型拡散層１０が形成された第２凸部Ｆ２および溝部ＴＲの表面、ならびに第２ｐＭＩＳの第２ｐ型拡散層１４が形成された第２凸部Ｆ２および溝部ＴＲの表面に、低抵抗化を目的にシリサイド膜１１を形成する。同時に、第１ｎＭＩＳのゲート電極ＧＬｎの上面、第１ｐＭＩＳのゲート電極ＧＬｐの上面、第２ｎＭＩＳのゲート電極ＧＨｎの上面、および第２ｎＭＩＳのゲート電極ＧＨｐの上面にもシリサイド膜１１を形成する。
【００９３】
＜層間膜形成工程＞
次に、前述の図２および図３に示すように、半導体基板１の主面上の全面に層間膜１５を堆積し、その表面を、例えばＣＭＰ法により平坦化する。
【００９４】
＜コンタクト形成工程＞
次に、層間膜１５の所定の箇所にコンタクトホール１６を形成し、そのコンタクトホールの内部に金属膜、例えばＷ（タングステン）等を埋め込んでプラグ１７を形成する。
【００９５】
＜配線層形成工程＞
次に、コンタクトホール１６の内部に形成されたプラグ１７と電気的に接続する配線層１８を形成する。
【００９６】
以上に説明した製造過程により、本実施の形態１による半導体装置が略完成する。
【００９７】
このように、本実施の形態１によれば、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳ上面視における面積を従来の平面型ＭＩＳの面積よりも小さくできる。従って、例えばＭＣＵの論理回路に形成されるコアトランジスタを第１ｎＭＩＳおよび第１ｐＭＩＳにより構成し、ＭＣＵのＩ／Ｏ回路に形成されるＨＶトランジスタを第２ｎＭＩＳおよび第２ｐＭＩＳにより構成することにより、それぞれの回路面積を小さくすることができるので、ＭＣＵが形成される半導体チップの全体面積を縮小することができる。
【００９８】
（実施の形態２）
前述した実施の形態１と相違する点は、ゲート構造である。すなわち、前述した実施の形態１では、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳのそれぞれのゲート電極を多結晶Ｓｉにより構成したが、本実施の形態２では、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳのそれぞれのゲート電極を金属膜により構成している。
【００９９】
本実施の形態２による半導体装置を図２７に示す要部断面図を用いて説明する。図２７は、前述した実施の形態１において用いた図１のＡ１−Ａ２線に沿った要部断面図である。
【０１００】
前述した実施の形態１では、例えば前述の図２０に示したように、第１ｎＭＩＳおよび第２ｎＭＩＳのゲート電極ＧＬｎ，ＧＨｎはｎ型の多結晶Ｓｉからなる導電膜３４ｎによって構成され、第１ｐＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＬｐ，ＧＨｐはｐ型の多結晶Ｓｉからなる導電膜３４ｐによって構成されている。
【０１０１】
これに対して、本実施の形態２では、図２７に示すように、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐは金属膜３５、例えばＴｉＮ（窒化チタン）膜またはＴａＮ（窒化タンタル）膜によって構成されている。ゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐの厚さは、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域に形成される隣り合う第１凸部Ｆ１の間隔の半分よりも薄く設定され、例えば１０〜３０ｎｍ程度である。これは、金属膜３５が隣り合う第１凸部Ｆ１の間に埋め込まれると、金属膜３５の加工が難しくなるためである。
【０１０２】
本実施の形態２によれば、ゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐに多結晶Ｓｉを用いる前述した実施の形態１に比べて、ゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐの空乏化を抑制することができる。これにより、特に、第１ｎＭＩＳおよび第１ｐＭＩＳにおいて、前述した実施の形態１の第１ｎＭＩＳおよび第１ｐＭＩＳよりもトランジスタ特性の向上（例えば短チャネル効果の抑制、ドレイン電流の増加）を図ることができる。
【０１０３】
第２ｎＭＩＳおよび第２ｐＭＩＳにおいては、ゲート絶縁膜２１の厚さが１５ｎｍ程度と厚いため、金属膜３５を用いることによるゲート電極ＧＨｎ，ＧＨｐの空乏化抑制の効果は、第１ｎＭＩＳおよび第１ｐＭＩＳに比べて相対的に小さいものの、有利に働くことに変わりはない。
【０１０４】
また、第２ｎＭＩＳおよび第２ｐＭＩＳでは、溝部ＴＲを形成することにより実質的なゲート幅を増やすことができ、さらに、溝部ＴＲのピッチを狭くするとチャネルの垂直面（第２凸部Ｆ２の側面および溝部ＴＲの側面）が増えることから水平面（第２凸部Ｆ２の上面および溝部ＴＲの底面）と合計した実質的なゲート幅を増やすことができる。このとき、溝部ＴＲの幅は狭くなるので、ゲート電極ＧＨｎ，ＧＨｐに多結晶Ｓｉを用いた場合は、溝部ＴＲの底部の多結晶Ｓｉの空乏化が加速される。すなわち、第２ｎＭＩＳではノンドープの非晶質Ｓｉにｎ型不純物（例えばＰ）をイオン注入法により導入してｎ型の導電膜を形成し、第２ｐＭＩＳではノンドープの非晶質Ｓｉにｐ型不純物（例えばＢ）をイオン注入法により導入してｐ型の導電膜を形成するが、溝部ＴＲのアスペクト比が大きくなると、溝部ＴＲの底部にまでこれら不純物が導入されず、その後の熱処理によっても十分に拡散することができない懸念がある。予め、ｎ型不純物またはｐ型不純物がドープされた多結晶Ｓｉを用いれば、第２ｎＭＩＳまたは第２ｐＭＩＳのいずれか一方の空乏化は抑制できるが、他方は逆に空乏化が大きくなる。
【０１０５】
従って、溝部ＴＲのピッチを狭くして実質的なゲート幅を増やそうとするとき、同時にゲート電極ＧＨｎ，ＧＨｐの空乏化を抑制するためには、ゲート電極ＧＨｎ，ＧＨｐに多結晶Ｓｉを用いるよりも金属膜３５を用いる方が、第２ｎＭＩＳおよび第２ｐＭＩＳにおいて良好なトランジスタ特性を得る上で有利である。
【０１０６】
（実施の形態３）
前述した実施の形態１と相違する点は、ゲート構造である。すなわち、前述した実施の形態１では、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳのそれぞれのゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐを多結晶Ｓｉにより構成し、ゲート絶縁膜５，２１を酸化膜により構成した。これに対して、本実施の形態３では、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐを金属膜により構成し、ゲート絶縁膜をＨｉｇｈ−ｋ材料を含む積層膜により構成する。また、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＨｎ，ＧＨｐを金属膜により構成し、ゲート絶縁膜を酸化膜により構成する。
【０１０７】
本実施の形態３による半導体装置を図２８に示す要部断面図を用いて説明する。図２８は、前述した実施の形態１において用いた図１のＡ１−Ａ２線に沿った要部断面図である。
【０１０８】
前述した実施の形態１では、例えば前述の図２０に示したように、第１ｎＭＩＳおよび第２ｎＭＩＳのゲート電極ＧＬｎ，ＧＨｎはｎ型の多結晶Ｓｉからなる導電膜３４ｎによって構成され、第１ｐＭＩＳおよび第２ｐＭＩＳのゲート電極ＧＬｐ，ＧＨｐはｐ型の多結晶Ｓｉからなる導電膜３４ｐによって構成されている。さらに、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート絶縁膜５は、例えば厚さ２〜３ｎｍ程度の酸化膜によって構成され、第２ｎＭＩＳおよび第２ｐＭＩＳのゲート絶縁膜２１は、例えば厚さ１５ｎｍ程度の酸化膜によって構成されている。
【０１０９】
これに対して、本実施の形態３では、図２８に示すように、第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳのゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐは金属膜３６、例えばＴｉＮ膜またはＴａＮ膜によって構成されている。ゲート電極ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐの厚さは、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域に形成される隣り合う第１凸部Ｆ１の間隔の半分よりも薄く設定され、例えば１０〜３０ｎｍ程度である。これは、前述した実施の形態２で説明したように、金属膜３６が隣り合う第１凸部Ｆ１の間に埋め込まれると、金属膜３６の加工が難しくなるためである。さらに、第１ｎＭＩＳおよび第１ｐＭＩＳのゲート絶縁膜３７は、例えばＨｆＯｘ（酸化ハフニウム）膜、ＨｆＯＮ（酸窒化ハフニウム）膜、ＨｆＳｉＯｘ（酸化ハフニウムシリコン）膜、またはＨｆＳｉＯＮ（酸窒化ハフニウムシリコン）膜等のＨｉｇｈ−ｋ材料３９を含んでおり、厚さ１〜３ｎｍ程度の酸化膜４０とＨｉｇｈ−ｋ材料３９との積層膜から構成されている。第２ｎＭＩＳおよび第２ｐＭＩＳのゲート絶縁膜３８は、上記Ｈｉｇｈ−ｋ材料を含んでおらず、厚さ１５ｎｍ程度の酸化膜によって構成されている。
【０１１０】
本実施の形態３によれば、第１ｎＭＩＳおよび第１ｐＭＩＳにおいて、ゲート絶縁膜３７にＨｉｇｈ−ｋ材料３９を含むことにより、トンネル効果によって増加するゲートリーク電流を抑え、かつ実効換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）を薄くしてゲート容量を向上させることにより、駆動能力の向上（低電力化、高ドレイン電流化）を図ることができる。
【０１１１】
一方、第２ｎＭＩＳおよび第２ｐＭＩＳにおいては、ゲート絶縁膜３８にＨｉｇｈ−ｋ材料３９を含まないことにより、アナログ素子の雑音特性の劣化を防止することができる。Ｈｉｇｈ−ｋ材料３９は一般的にトラップが多く、アナログ素子の雑音特性が損なわれ易いためである。
【０１１２】
例えばＭＣＵの論理回路に形成されるコアトランジスタは、駆動能力の向上が図れるＨｉｇｈ−ｋ材料３９を含むゲート絶縁膜３７を用いた第１ｎＭＩＳおよび第１ｐＭＩＳによって構成する。また、ＭＣＵのＩ／Ｏ回路に形成されるＨＶトランジスタは、アナログ用に使用することが多いことから、低雑音が図れるＨｉｇｈ−ｋ材料３９を含まないゲート絶縁膜３８を用いた第２ｎＭＩＳおよび第２ｐＭＩＳによって構成する。なお、コアトランジスタは低雑音であることの要求は少ないので、Ｈｉｇｈ−ｋ材料３９を含むゲート絶縁膜３７を用いた第１ｎＭＩＳおよび第１ｐＭＩＳによってコアトランジスタを構成しても問題はない。
【０１１３】
次に、本実施の形態３による半導体装置の製造方法を図２９〜図３２を用いて工程順に説明する。図２９〜図３２は半導体装置の製造工程中における第１ｎＭＩＳ、第１ｐＭＩＳ、第２ｎＭＩＳ、および第２ｐＭＩＳの要部断面図である。各図は、チャネルを各ゲート電極のゲート幅方向に沿って切断した要部断面（前述の図１のＡ１−Ａ２線に沿った断面図）を示している。
【０１１４】
＜ゲート絶縁膜形成工程＞
第１凸部Ｆ１、第２凸部Ｆ２、および溝部ＴＲを形成した後、ゲート絶縁膜３８および酸化膜４０を形成するまでの製造過程（前述の図１９を用いて説明した工程）は、前述した実施の形態１と同様であるため、その説明を省略する。ゲート絶縁膜３８は、例えば前述した実施の形態１で説明したゲート絶縁膜２１と同様に形成され、酸化膜４０は、例えば前述した実施の形態１で説明したゲート絶縁膜５と同様に形成される。
【０１１５】
前述の図１９を用いて説明した工程に続いて、図２９に示すように、半導体基板１の主面上に、例えばＨｆＯｘ膜、ＨｆＯＮ膜、ＨｆＳｉＯｘ膜、またはＨｆＳｉＯＮ膜等のＨｉｇｈ−ｋ材料３９を形成する。Ｈｉｇｈ−ｋ材料３９は、例えばＣＶＤ法またはＡＬＤ（Atomic Layer Deposition）法を用いて形成される。
【０１１６】
次に、図３０に示すように、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域のＨｉｇｈ−ｋ材料３９が必要な領域をレジストパターン４１により覆い、レジストパターン４１から露出しているＨｉｇｈ−ｋ材料３９を、フッ酸系水溶液を用いたウェットエッチング法、ドライエッチング法、またはこれらを適切に組み合わせてエッチングする。
【０１１７】
次に、図３１に示すように、レジストパターン４１を除去する。その後、熱処理を行い、Ｈｉｇｈ−ｋ材料３９を第１ｎＭＩＳおよび第１ｐＭＩＳのゲート絶縁膜４０中に拡散させてもよい。これにより、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域に酸化膜４０とＨｉｇｈ−ｋ材料３９との積層膜からなるゲート絶縁膜３７が形成される。
【０１１８】
＜ゲート電極形成工程＞
次に、図３２に示すように、半導体基板１の主面上に金属膜３６、例えばＴｉＮ膜またはＴａＮ膜を形成する。金属膜３６の厚さは、第１ｎＭＩＳ領域および第１ｐＭＩＳ領域に形成される隣り合う第１凸部Ｆ１の間隔の半分よりも薄く設定され、例えば１０〜３０ｎｍ程度である。
【０１１９】
続いて、レジストパターンをマスクとして、レジストパターンから露出している金属膜３６を、例えばドライエッチング法を用いて除去して、第１ｎＭＩＳのゲート電極ＧＬｎ、第１ｐＭＩＳのゲート電極ＧＬｐ、第２ｎＭＩＳのゲート電極ＧＨｎ、および第２ｐＭＩＳのゲート電極ＧＨｐを形成する。
【０１２０】
その後は、前述した実施の形態１と同様にして、オフセットサイドウォール形成工程、エピタキシャルシリコン層形成工程、ハロー拡散層形成工程、拡散層形成工程、サイドウォール形成工程、ソース・ドレイン拡散層形成工程、シリサイド膜形成工程、層間膜形成工程、コンタクト形成工程、および配線層形成工程を経て、本実施の形態３による半導体装置が略完成する。
【０１２１】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２２】
例えば前記実施の形態では、本発明者らによってなされた発明を、その背景となった利用分野であるＭＣＵに適用した場合について説明したが、これに限定されるものではなく、低耐圧電界効果トランジスタおよび高耐圧電界効果トランジスタを同一の半導体チップに形成する半導体製品に適用することができる。
【産業上の利用可能性】
【０１２３】
本発明は、ＳｏＣなどの半導体製品に適用することができる。
【符号の説明】
【０１２４】
１  半導体基板
２  素子分離部
３  ｐ型ウェル
４  ｎ型ウェル
５  ゲート絶縁膜
６  オフセットサイドウォール
７  サイドウォール
８  第１ｎ型拡散層
９  ｐ型ハロー拡散層
１０  第２ｎ型拡散層
１１  シリサイド膜
１２  第１ｐ型拡散層
１３  ｎ型ハロー拡散層
１４  第２ｐ型拡散層
１５  層間膜
１６  コンタクトホール
１７  プラグ
１８  配線層
１９  ｐ型ウェル
２０  ｎ型ウェル
２１  ゲート絶縁膜
２２  ＳｉＯ２膜
２３  Ｓｉ３Ｎ４膜
２４  レジストパターン
２５  溝
２６  酸化膜
２７  レジストパターン
２８  エピタキシャルシリコン層
２９  第１ｎ型拡散層
３０  第１ｐ型拡散層
３２  レジストパターン
３４ｎ  ｎ型の導電膜
３４ｐ  ｐ型の導電膜
３５，３６  金属膜
３７，３８  ゲート絶縁膜
３９  Ｈｉｇｈ−ｋ材料
４０  酸化膜
４１  レジストパターン
Ｆ１  第１凸部
Ｆ２  第２凸部
ＧＬｎ，ＧＬｐ，ＧＨｎ，ＧＨｐ  ゲート電極
ＴＲ  溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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