(57)【特許請求の範囲】
【請求項１】
第1の電圧源によって電力供給される電力検出器回路と、
第2の電圧源に結合され、前記第2の電圧源の第2の電圧に基づいてテスト入力を前記電力検出器回路に提供するように構成される、少なくとも1つの電圧レベルシフトデバイスと、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む、前記電力検出器回路の入力の放電を可能にするための放電経路と
を含み、
前記電力検出器回路が、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を提供し、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を提供し、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する出力を提供するように構成され、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、装置。
【請求項２】
前記電圧レベルシフトデバイスは、キャパシタに結合され、抵抗器を含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項1に記載の装置。
【請求項３】
前記電力検出器回路がさらに、前記第1の電圧源の前記第1の電圧が前記第1の閾値を超えている間に、前記第2の電圧源の前記第2の電圧が前記第2の閾値の下から前記第2の閾値の上へと移行したことに応答して、前記出力を第2の論理レベルから前記第1の論理レベルへと移行するように構成される、請求項1に記載の装置。
【請求項４】
前記電力検出器回路がさらに、前記第1の電圧源の前記第1の電圧が前記第1の閾値を超えている間に、前記第2の電圧源の前記第2の電圧が前記第2の閾値の上から前記第2の閾値の下へと移行したことに応答して、前記出力を前記第1の論理レベルから前記第2の論理レベルへと移行するように構成される、請求項3に記載の装置。
【請求項５】
前記放電経路がさらに、第3のNMOSトランジスタおよび第4のNMOSトランジスタを含み、第1のNMOSのゲートが前記第3のNMOSトランジスタのゲートに結合され、第2のNMOSのゲートが前記第4のNMOSトランジスタのゲートに結合される、請求項1に記載の装置。
【請求項６】
前記第2の電圧源によって電力供給され前記第1の電圧源の電圧レベルに応答する漏洩制御デバイスをさらに含む、請求項1に記載の装置。
【請求項７】
前記漏洩制御デバイスが、n型金属酸化膜半導体(NMOS)トランジスタを含み、NMOSトランジスタのゲートが前記第1の電圧源に結合され、前記NMOSトランジスタのソースが前記電力検出器回路に結合される、請求項6に記載の装置。
【請求項８】
少なくとも1つの半導体ダイに組み込まれる、請求項1に記載の装置。
【請求項９】
前記電力検出器回路および前記電圧レベルシフトデバイスが組み込まれた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータを含む群から選択されるデバイスをさらに含む、請求項1に記載の装置。
【請求項１０】
第1の電圧源によって電力供給される、電圧を検出するための手段と、
第2の電圧源に結合され、前記第2の電圧源の第2の電圧に基づいて電圧を検出するための前記手段にテスト入力を提供するように構成される、電圧を降圧するための手段と、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む、前記テスト入力の放電を可能にするための手段と
を含み、電圧を検出するための前記手段が、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を提供するための手段と、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を提供するための手段と、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する出力を提供するための手段とを含み、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、装置。
【請求項１１】
前記電圧を降圧するための手段は、キャパシタに結合され、抵抗器を含み、電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項10に記載の装置。
【請求項１２】
複数のラッチング素子を含む境界の論理回路をさらに含む、請求項10に記載の装置。
【請求項１３】
前記境界の論理回路に結合されたJoint Test Action Group (JTAG)論理回路をさらに含み、前記JTAG論理回路が、前記複数のラッチング素子のバウンダリスキャンを実行するように構成される、請求項12に記載の装置。
【請求項１４】
前記JTAG論理回路が、テストアクセスポート(TAP)コントローラを含み、前記TAPコントローラが、電圧を検出するための前記手段からリセット信号を受け取るように構成される、請求項13に記載の装置。
【請求項１５】
前記第1の電圧源がコア電圧源であり、前記第2の電圧源がパッド電圧源である、請求項10に記載の装置。
【請求項１６】
前記パッド電圧源に結合される複数の入力/出力(I/O)バッファをさらに含む、請求項15に記載の装置。
【請求項１７】
少なくとも1つの半導体ダイに組み込まれた、請求項10に記載の装置。
【請求項１８】
電力検出器回路および電圧レベルシフトデバイスが組み込まれた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータを含む群から選択されるデバイスをさらに含む、請求項10に記載の装置。
【請求項１９】
第1の電圧源によって電力検出器回路に電力供給するステップと、
電圧レベルシフトデバイスにおいて、第2の電圧源から第2の電圧を受け取るステップと、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む放電経路によって、前記電力検出器回路の入力の放電を可能にするステップと、
前記第2の電圧に基づいて、前記電圧レベルシフトデバイスによって、テスト入力を前記電力検出器回路に提供するステップと、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を、前記電力検出器回路によって提供するステップと、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を、前記電力検出器回路によって提供するステップと、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する出力を、前記電力検出器回路によって提供するステップと
を含み、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、方法。
【請求項２０】
前記電圧レベルシフトデバイスは、キャパシタに結合され、抵抗器を含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項19に記載の方法。
【請求項２１】
前記電力検出器回路が、前記出力をテストアクセスポート(TAP)コントローラに提供する、請求項19に記載の方法。
【請求項２２】
前記第1の電圧源が前記第1の閾値を超えている間に、前記第2の電圧源が前記第2の閾値の下から前記第2の閾値の上へと移行したことに応答して、前記出力が高電圧から低電圧へと移行する、請求項19に記載の方法。
【請求項２３】
前記第1の電圧源が前記第1の閾値を超えている間に、前記第2の電圧源が前記第2の閾値の上から前記第2の閾値の下へと移行したことに応答して、前記出力が低電圧から高電圧へと移行する、請求項19に記載の方法。
【請求項２４】
前記電力検出器回路に電力供給するステップおよび前記テスト入力を提供するステップが、電子デバイスに組み込まれたプロセッサによって実行される、請求項19に記載の方法。
【請求項２５】
コア電圧源に結合される電力検出器回路と、
パッド電圧源および前記電力検出器回路に結合される、電圧レベルシフトデバイスと、
前記電力検出器回路および前記コア電圧源に結合される、バッファ段と、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む、前記電力検出器回路の入力の放電を可能にするための放電経路と
を含み、
前記バッファ段が、前記パッド電圧源の状態を示す出力を提供するように構成され、
前記コア電圧源の第1の電圧が第1の閾値を超えないことに応答して、前記出力が第1の論理レベルを有し、
前記コア電圧源の前記第1の電圧が前記第1の閾値を超え、前記パッド電圧源の第2の電圧が第2の閾値を超えないことに応答して、前記出力が第２の論理レベルを有し、
前記コア電圧源の前記第1の電圧が前記第1の閾値を超え、前記パッド電圧源の前記第2の電圧が前記第2の閾値を超えたことに応答して、前記出力が前記第１の論理レベルを有し、
前記コア電圧源の前記第1の閾値が、前記パッド電圧源の前記第2の閾値よりも小さい、パワーオン制御回路。
【請求項２６】
前記電圧レベルシフトデバイスは、キャパシタに結合され、抵抗器を含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項25に記載のパワーオン制御回路。
【請求項２７】
前記バッファ段に結合されるJoint Test Action Group (JTAG)論理回路をさらに含む、請求項25に記載のパワーオン制御回路。
【請求項２８】
前記JTAG論理回路が、テストアクセスポート(TAP)コントローラを含み、前記バッファ段が、前記出力を前記TAPコントローラに提供するように構成される、請求項27に記載のパワーオン制御回路。
【請求項２９】
境界の論理回路をさらに含み、前記境界の論理回路が、複数のJTAGラッチング素子を含み、前記JTAG論理回路が、前記境界の論理回路のバウンダリスキャンを実行するように構成される、請求項27に記載のパワーオン制御回路。
【請求項３０】
前記電力検出器回路、前記電圧レベルシフトデバイス、および前記バッファ段が、電圧領域に集積される、請求項25に記載のパワーオン制御回路。
【請求項３１】
前記電力検出器回路および前記電圧レベルシフトデバイスが組み込まれた、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータを含む群から選択されるデバイスをさらに含む、請求項25に記載のパワーオン制御回路。
【請求項３２】
半導体デバイスの少なくとも1つの物理的な特性を表す設計情報を受け取るステップであって、前記半導体デバイスが、
第1の電圧源によって電力供給される電力検出器回路と、
第2の電圧源に結合され、前記第2の電圧源の第2の電圧に基づいてテスト入力を前記電力検出器回路に提供するように構成される、少なくとも1つの電圧レベルシフトデバイスと、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む、前記電力検出器回路の入力の放電を可能にするための放電経路と
を含む、受け取るステップと、
前記設計情報をファイルフォーマットに適合するように変換するステップと、
前記変換された設計情報を含むデータファイルを生成するステップと
を含み、
前記電力検出器回路が、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を提供し、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を提供し、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する出力を提供するように構成され、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、方法。
【請求項３３】
前記電圧レベルシフトデバイスは抵抗器を含み、前記半導体デバイスは、前記電圧レベルシフトデバイスに結合されたキャパシタをさらに含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項32に記載の方法。
【請求項３４】
前記データファイルがGDSIIフォーマットを含む、請求項32に記載の方法。
【請求項３５】
半導体デバイスに対応する設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記半導体デバイスを製造するステップと
を含み、前記半導体デバイスが、
第1の電圧源によって電力供給される電力検出器回路と、
第2の電圧源に結合され、前記第2の電圧源の第2の電圧に基づいてテスト入力を前記電力検出器回路に提供するように構成される、少なくとも1つの電圧レベルシフトデバイスと、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む、前記電力検出器回路の入力の放電を可能にするための放電経路と
を含み、
前記電力検出器回路が、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を提供し、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を提供し、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する前記出力を提供するように構成され、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、方法。
【請求項３６】
前記電圧レベルシフトデバイスは抵抗器を含み、前記半導体デバイスは、前記電圧レベルシフトデバイスに結合されたキャパシタをさらに含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項35に記載の方法。
【請求項３７】
前記データファイルがGDSIIフォーマットを有する、請求項35に記載の方法。
【請求項３８】
パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を受け取るステップ
を含み、前記パッケージングされた半導体デバイスが、
第1の電圧源によって電力供給される電力検出器回路と、
第2の電圧源に結合され、前記第2の電圧源の第2の電圧に基づいてテスト入力を前記電力検出器回路に提供するように構成される、少なくとも1つの電圧レベルシフトデバイスと、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む、前記電力検出器回路の入力の放電を可能にするための放電経路と
を含み、
前記電力検出器回路が、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を提供し、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を提供し、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する前記出力を提供するように構成され、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、方法。
【請求項３９】
前記電圧レベルシフトデバイスは抵抗器を含み、前記半導体デバイスは、前記電圧レベルシフトデバイスに結合されたキャパシタをさらに含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項38に記載の方法。
【請求項４０】
データファイルがGERBERフォーマットを有する、請求項38に記載の方法。
【請求項４１】
パッケージングされた半導体デバイスの回路基板上での物理的な位置情報を含む設計情報を含むデータファイルを受け取るステップと、
前記設計情報に従って、前記パッケージングされた半導体デバイスを受け取るように構成された前記回路基板を製造するステップと
を含み、前記パッケージングされた半導体デバイスが、
第1の電圧源によって電力供給される電力検出器回路と、
第2の電圧源に結合され、前記第2の電圧源の第2の電圧に基づいてテスト入力を前記電力検出器回路に提供するように構成される、少なくとも1つの電圧レベルシフトデバイスと、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む、前記電力検出器回路の入力の放電を可能にするための放電経路と
を含み、
前記電力検出器回路が、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を提供し、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を提供し、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する前記出力を提供するように構成され、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、方法。
【請求項４２】
前記電圧レベルシフトデバイスは抵抗器を含み、前記半導体デバイスは、前記電圧レベルシフトデバイスに結合されたキャパシタをさらに含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項41に記載の方法。
【請求項４３】
前記データファイルがGERBERフォーマットを有する、請求項41に記載の方法。
【請求項４４】
前記回路基板を、セットトップボックス、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータを含むグループから選択されるデバイスに組み込むステップをさらに含む、請求項43に記載の方法。
【請求項４５】
第1の電圧源によって電力検出器回路に電力供給するためのステップと、
電圧レベルシフトデバイスにおいて、第2の電圧源から第2の電圧を受け取るためのステップと、
前記第2の電圧に基づいて、前記電圧レベルシフトデバイスによって、テスト入力を前記電力検出器回路に提供するためのステップと、
第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む放電経路によって、前記電力検出器回路の入力の放電を可能にするためのステップと
を含み、
前記電力検出器回路が、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を提供し、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を提供し、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する前記出力を提供するように構成され、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、方法。
【請求項４６】
前記電圧レベルシフトデバイスは、キャパシタに結合され、抵抗器を含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項45に記載の方法。
【請求項４７】
テストアクセスポート(TAP)コントローラにおいて、前記第2の電圧源が電力供給されているかどうかを、前記電力検出器回路の前記出力に基づいて判定するためのステップをさらに含む、請求項45に記載の方法。
【請求項４８】
第1のステップ、第2のステップ、および第3のステップが、電子デバイスに組み込まれるプロセッサによって実行される、請求項45に記載の方法。
【請求項４９】
コンピュータによって実行可能な命令を記録するコンピュータ可読記録媒体であって、前記命令が、
第1の電圧源によって電力供給される電力検出器回路が第2の電圧源に結合された少なくとも1つの電圧レベルシフトデバイスからテスト入力を受け取ったかどうかを判定するための、前記コンピュータによって実行可能な命令を含み、前記テスト入力が、前記第2の電圧源の第2の電圧に基づき、前記電力検出器回路の入力は、第1の抵抗器、第2の抵抗器、第1のn型金属酸化膜半導体(NMOS)トランジスタ、および第2のNMOSトランジスタを含む、放電経路によって放電が可能にされ、
前記電力検出器回路が、
前記第1の電圧源の第1の電圧が第1の閾値を超えないことに応答して、第1の論理レベルを有する出力を提供し、
前記第1の電圧源の前記第1の電圧が前記第1の閾値を超え、前記第2の電圧源の前記第2の電圧が第2の閾値を超えないことに応答して、第２の論理レベルを有する出力を提供し、
前記第１の電圧源の前記第１の電圧が前記第１の閾値を超え、前記第２の電圧源の前記第２の電圧が前記第２の閾値を超えたことに応答して、前記第１の論理レベルを有する前記出力を提供するように構成され、
前記第1の電圧源の前記第1の閾値が、前記第2の電圧源の前記第2の閾値よりも小さい、コンピュータ可読記録媒体。
【請求項５０】
前記電圧レベルシフトデバイスは、キャパシタに結合され、抵抗器を含み、前記電力検出器回路および前記キャパシタは接地ノードに結合され、前記キャパシタおよび前記抵抗器は、ローパスフィルタ回路を形成する、請求項49に記載のコンピュータ可読記録媒体。
【請求項５１】
前記テスト入力が、前記第2の電圧源が電力供給されていることを前記コンピュータに示す、請求項49に記載のコンピュータ可読記録媒体。
【請求項５２】
前記コンピュータがテストアクセスポート(TAP)コントローラを含む、請求項51に記載のコンピュータ可読記録媒体。
【請求項５３】
前記命令が、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータを含む群から選択されるデバイスに組み込まれたプロセッサによって実行可能な、請求項49に記載のコンピュータ可読記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は全般に、パワーオン制御回路に関する。
【背景技術】
【０００２】
技術の進歩によって、コンピューティングデバイスはより小型にかつより高性能になっている。たとえば、現在、小型で、軽量で、ユーザが簡単に持ち運べる、携帯式のワイヤレス電話、携帯情報端末(PDA)、およびページングデバイスのような、ワイヤレスコンピューティングデバイスを含む、様々な携帯式の個人向けコンピューティングデバイスが存在する。より具体的には、セルラー電話およびインターネットプロトコル(IP)電話のような、携帯式のワイヤレス電話は、ワイヤレスネットワークを通じて、音声およびデータパケットを通信することができる。さらに、多くのそのようなワイヤレス電話には、他の種類のデバイスが組み込まれている。たとえば、ワイヤレス電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤも含み得る。また、そのようなワイヤレス電話は、ウェブブラウザアプリケーションなど、インターネットにアクセスするために使用され得るソフトウェアアプリケーションを含む実行可能な命令を処理することができる。したがって、電子デバイスは、高いコンピューティング能力を含み得る。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
電子デバイスは、互いに通信するように設計されたいくつかの電子コンポーネントを含み得る。電子コンポーネントの各々は、パッド電圧領域およびコア電圧領域のような、複数の電圧領域の1つに相当し得る。従来の電圧検出器は、コア電圧領域がコア回路の動作に十分な電圧にあるかどうかを、検出することができる。しかし、そのような従来の電圧検出器は、パッド電圧領域によって電力供給されることがあり、または、パッド電圧領域が不十分な電圧である場合には動作不可能であることがある。したがって、従来の電圧検出器は、パッド電圧領域が電力供給されない間、コア電圧領域が電力供給される状態を検出できないことがある。
【課題を解決するための手段】
【０００４】
低電力パワーオン制御回路は、第1の電圧領域の電圧状態を検出し、第1の電圧領域の状態を示す出力を第2の電圧領域に属する電子コンポーネントへ提供するように、構成され得る。低電力パワーオン制御回路は、半導体デバイスの物理インターフェースがテストされるJoint Test Action Group (JTAG)バウンダリスキャンのような、デバッグ手順の間に使われ得る。たとえば、半導体デバイスの境界の論理回路と関連するパッド電圧源が十分に電力供給されているかどうかを、JTAGバウンダリスキャンの間に判定するのが望ましいことがある。低電力パワーオン制御回路は、パッド電圧源が十分に電力供給されているかどうかを示す、テスト入力を提供することができる。テスト入力は、リセット信号をJTAG論理回路(たとえば、テストアクセスポート(TAP)コントローラ)に与えて、パッド電圧源の判定された状態に従って、境界の論理回路を望ましい状態(たとえばバイパス状態)にするために、使われ得る。低電力パワーオン制御回路は、コア電圧領域によって電力供給され得るので、パッド電圧領域が電力を受け入れていない間は、適切なリセット信号をコア論理回路に提供でき得る。
【０００５】
別の特定の実施形態では、装置は、第1の電圧源によって電力供給される電力検出器回路を含む。少なくとも1つの電圧レベルシフトデバイスは、第2の電圧源に結合され、テスト入力を電力検出器回路に提供する。
【０００６】
別の特定の実施形態では、装置は、電圧を検出するための手段を含む。電圧を検出するための手段は、第1の電圧源によって電力供給される。装置はさらに、電圧をレベルシフトする(たとえば降圧する)ための手段を含む。電圧をレベルシフトするための手段は、第2の電圧源に結合され、第2の電圧源に応答して電圧を検出するための手段に、テスト入力を提供する。
【０００７】
別の特定の実施形態では、方法は、第1の電圧源によって電力検出器回路に電力供給するステップと、電圧レベルシフトデバイスにおいて、第2の電圧源から電圧を受け取るステップとを含む。方法はさらに、電圧レベルシフトデバイスによって、テスト入力を電力検出器回路に提供するステップを含む。
【０００８】
別の特定の実施形態では、パワーオン制御回路は、コア電圧源に結合される電力検出器回路を含む。電圧レベルシフトデバイスは、パッド電圧源および電力検出器回路に結合される。バッファ段が、電力検出器回路およびコア電圧源に結合され、パッド電圧源の状態を示す出力を提供する。
【０００９】
別の特定の実施形態では、コンピュータ可読有形媒体が、コンピュータによって実行可能な命令を記憶する。この命令は、第1の電圧源によって電力供給される電力検出器回路が第2の電圧源に結合された少なくとも1つの電圧レベルシフトデバイスからテスト入力を受け取ったかどうかを判定するための、コンピュータによって実行可能な命令を含む。
【００１０】
別の特定の実施形態では、パワーオン制御回路は、コア電圧源に結合される電力検出器回路と、パッド電圧源および電力検出器回路に結合される電圧レベルシフトデバイスとを含む。バッファ段は、電力検出器回路およびコア電圧源に結合される。バッファ段は、パッド電圧源の状態を示す出力を提供するように構成される。
【００１１】
開示される実施形態の少なくとも1つにより実現される1つの具体的な利点は、第1の電圧領域が電力を受け取っていない場合であっても、第1の電圧領域の状態が判定され第2の電圧領域に示され得るということである。開示される実施形態の少なくとも1つにより実現される別の具体的な利点は、第1の電圧領域の状態を判定することで、たとえば、レベルシフトデバイスまたは任意選択の漏洩制御デバイスの使用によって、電力消費が低減し得るということである。開示される実施形態の少なくとも1つにより実現される別の具体的な利点は、システムの境界の論理回路に関連する電源レベルを示す出力をJTAG論理デバイスに与え、したがってJTAG論理デバイスが境界の論理回路を選択的にスキャンまたはバイパスできるようにすることによって、電気電子技術者協会(IEEE)により発布された規格、たとえばIEEE 1149.1と適合することである。
【００１２】
本開示の他の態様、利点、および特徴は、以下のセクション、すなわち、図面の簡単な説明、発明を実施するための形態、および特許請求の範囲を含む、本出願全体の検討後に明らかになろう。
【図面の簡単な説明】
【００１３】
【図１】パワーオン制御回路を含むシステムの特定の例示的な実施形態の図である。
【図２】図1のパワーオン制御回路の特定の例示的な実施形態の回路図である。
【図３】図1のパワーオン制御回路の別の特定の例示的な実施形態の回路図である。
【図４】図1のパワーオン制御回路の別の特定の例示的な実施形態の回路図である。
【図５】図1のパワーオン制御回路の別の特定の例示的な実施形態の回路図である。
【図６】パワーオン制御回路を含む半導体デバイスの特定の例示的な実施形態の図である。
【図７】図2〜図5のパワーオン制御回路の動作と関連するタイミング図である。
【図８】パワーオン制御回路の動作の方法の特定の例示的な実施形態の流れ図である。
【図９】パワーオン制御回路を含む携帯型電子デバイスの特定の例示的な実施形態の図である。
【図１０】パワーオン制御回路を含む電子デバイスを製造するための製造プロセスの、特定の例示的な実施形態のデータ流れ図である。
【発明を実施するための形態】
【００１４】
図1を参照すると、パワーオン制御回路102を含むシステムの特定の例示的な実施形態が開示され、全体が100と表される。システム100は、第1の電圧源104および第2の電圧源108を含む。システム100はまた、パワーオン制御回路102に結合されるシステム論理回路112も含む。パワーオン制御回路102はさらに、レベルシフトデバイス116、電力検出器回路(代替的には、パワーアップ/ダウン検出器回路120と図1では呼ばれ示される)、および任意選択の漏洩自己制御回路160を含む。
【００１５】
第1の電圧源104は、電力または電圧をシステム論理回路112に供給することができる。第1の電圧源104はまた、電力または電圧を電力検出器回路120に供給することができる。第2の電圧源108は、電力または電圧をレベルシフトデバイス116に供給することができる。第1の電圧源104および第2の電圧源108は全般に、任意の電圧レベルであってよい。ある特定の例示的な実施形態では、第1の電圧源104はコア電圧源であり、第2の電圧源108はパッド電圧源である。
【００１６】
システム100の様々なデバイスは、接地電圧または接地ノードに結合され得る。たとえば、システム論理回路112は、接地ノード132に結合され得る。電力検出器回路120は、接地ノード130に結合され得る。接地ノード132は、接地ノード130と同一であってよく、または異なっていてもよい(たとえば、接地レベルシフトデバイスまたはバックトゥバックの静電気放電(ESD)保護ダイオードが、接地ノード130と132の間に結合され得る)。
【００１７】
ある特定の例示的な実施形態によれば、パワーオン制御回路102は、漏洩制御デバイス160を含む。漏洩制御デバイス160は、パワーオン制御回路102内に含まれてよく、または、パワーオン制御回路102の外部にあってよい。漏洩制御デバイス160は、第1の電圧源104および第2の電圧源108に結合され得る。図5を参照して本明細書で説明されるように、漏洩制御デバイス160は、第1の電圧源104と第2の電圧源108の1つまたは両方に関連する漏洩電流を低減するように構成され得る。
【００１８】
動作中、レベルシフトデバイス116は、第2の電圧源108から電圧を受け取ることができる。レベルシフトデバイス116は、第2の電圧源108から受け取られる電圧を、降圧または減衰させることができる。第2の電圧源108から受け取られた電圧に基づいて、レベルシフトデバイス116は、テスト入力128を電力検出器回路120に提供することができる。電力検出器回路120は、テスト入力128を参照することができ、第2の電圧源108の状態(たとえば、第2の電圧源108が電力供給されているかどうか)を示す出力124を提供することができる。出力124は、様々なコンポーネントに提供され得る。たとえば、出力124は、システム論理回路112のような、システム100のコンポーネントに提供され得る。出力124はさらに、図6を参照して本明細書で説明されるように、テストアクセスポート(TAP)コントローラに提供され得る。
【００１９】
理解されるように、システム100は、電圧領域の1つまたは複数が電力供給されない時を含めて、システムの複数の電圧領域の間での状態情報の交換を容易にし得る。たとえば、電力検出器回路120は、第2の電圧源108が電力供給されない時でも、第2の電圧源108の状態を示す出力124を提供することができる。それは、電力検出器回路120が、第1の電圧源104によって電力供給され得るからである。したがって、システム100の許容可能な動作状態は、第1の電圧源104が電圧を供給され第2の電圧源108が十分に供給されない状態を含み得る。
【００２０】
図2を参照すると、パワーオン制御回路のある特定の例示的な実施形態が開示され、全体が200と表される。パワーオン制御回路200は、図1のパワーオン制御回路102のように、図1のシステム100へと実装され得る。
【００２１】
ある特定の実施形態では、パワーオン制御回路200は、電力検出器回路276およびレベルシフトデバイス272を含む。電力検出器回路276は、第1の電圧源264に結合され得る。レベルシフトデバイス272は、第2の電圧源268およびキャパシタ212に結合され得る。キャパシタ212および電力検出器回路276は、接地ノード232に結合され得る。
【００２２】
キャパシタ212、第1の抵抗器204、および第2の抵抗器208は、ローパスフィルタ回路を形成し得る。ローパスフィルタ回路に関連するRC時定数は、電力検出器回路276に与えられるテスト入力の挙動(すなわち、テスト入力が、第2の電圧源268の変化に応答して、どの程度高速にまたは低速に、大きくなりまたは小さくなるか)を決定し得る。
【００２３】
電力検出器回路276は、レベルシフトデバイス272に結合され得る。
【００２４】
レベルシフトデバイス272は、複数の抵抗器または抵抗を含み得る。たとえば、レベルシフトデバイス272は、第1の抵抗器204および第2の抵抗器208のような、2つの抵抗器を含み得る。理解されるように、レベルシフトデバイス272は、電圧を減衰または降圧させることが可能な、任意のデバイスを含み得る。
【００２５】
電力検出器回路276は、複数のトランジスタを含み得る。たとえば、電圧検出器回路276は、第1のp型金属酸化膜半導体トランジスタ(PMOS)216を含み得る。第1のPMOS 216は、第1の電圧源264、レベルシフトデバイス272、第2のPMOS 220、第1のn型金属酸化膜半導体トランジスタ(NMOS)224、および第2のNMOS 228に結合され得る。
【００２６】
第1のインバータ256は、第1の電圧源264に結合され得る。第1のインバータ256の出力は、第2のインバータ260に結合されてよく、第2のインバータ260は、第1の電圧源264に結合されてよい。第2のインバータ260は、第2の電圧源268の状態を示す出力280を提供することができる。
【００２７】
第1のインバータ256の出力は、第3のPMOS 248に結合され得る。第3のPMOS 248は、第1の電圧源264に結合され得る。
【００２８】
動作中、レベルシフトデバイス272は、第2の電圧源268から電圧を受け取ることができる。レベルシフトデバイス272は、第2の電圧源268からの電圧を降圧または減衰させることができ、それに応答して、テスト入力を電力検出器回路276に提供することができ、すなわち、電力検出器回路276は、テスト入力を参照して、第2の電圧源268の状態を判定することができる。
【００２９】
レベルシフトデバイス272は、テスト入力を、第1のPMOS 216、第2のPMOS 220、第1のNMOS 224、および第2のNMOS 228に入れることができる。ある特定の実施形態では、第1のPMOS 216、第2のPMOS 220、第1のNMOS 224、および第2のNMOS 228は、レベルシフトデバイス272により提供されるテスト入力を反転させるように構成される、インバータ回路を含む。
【００３０】
たとえば、第2の電圧源268が電力を受け取っていない場合、電力検出器回路276に与えられるテスト入力は、低電圧であり得る。第1の電圧源264が電力を受け取っている場合、第1のPMOS 216および第2のPMOS 220は、第2のPMOS 220および第1のNMOS 224のドレインの電圧をプルアップする(すなわち、テスト入力を反転させる)ことができる。
【００３１】
あるいは、第2の電圧源268が電力を受け取っている場合、電力検出器回路に与えられるテスト入力は、高電圧であり得る。この高電圧は、第1のNMOS 224および第2のNMOS 228のゲートを動作させ、第1のNMOS 224および第2のNMOS 228が、第1のNMOS 220のドレインの電圧をプルダウンできる(すなわち、テスト入力を反転できる)ようにし得る。
【００３２】
反転されたテスト入力は、第1のインバータ256に入れられ得る。第1のインバータ256は、第2のインバータ260に与えられるべき信号を生成することができる。第2のインバータ260は、第2の電圧源268の状態を示す出力280を生成することができる。第1のインバータ256および第2のインバータ260は一緒に、電力検出器回路276のバッファ段として機能し得る。
【００３３】
理解されるように、パワーオン制御回路200は、第2の電圧源268が電力を受け取っていない間の、第2の電圧源268の状態の検出を可能にできる。それは、電力検出器回路276が、第1の電圧源264によって電力供給され得るからである。したがって、電力検出器回路276は、第2の電圧源268が電力供給されない時に、電力を検出するように動作可能であり得る。したがって、パワーオン制御回路200は、第2の電圧源268が電力を受け取っていない時に、第2の電圧源268の状態を示す出力280を提供することができる。
【００３４】
やはり理解されるように、第2の電圧源268の状態を示す出力280は、論理レベルを含み得る。ある特定の例示的な実施形態では、第1の電圧源264が第1の閾値電圧を超え第2の電圧源268が第2の閾値電圧を超える場合、出力280は低くなる。図7を参照してさらに説明されるように、第1の電圧源264が電力を受け取っている間に(すなわち、電力検出器回路276が第1の電圧源264から電力を受け取っている間に)第2の電圧源268が高/低状態と低/高状態との間を移行すると、出力280は、論理レベルを変化させ、第2の電圧源268の状態を示すことができる。
【００３５】
図3を参照すると、パワーオン制御回路のある特定の例示的な実施形態が開示され、全体が300と表される。パワーオン制御回路300は、図1のパワーオン制御回路102のように、図1のシステム100へと実装され得る。パワーオン制御回路300のコンポーネントは、図2のパワーオン制御回路200のコンポーネントに相当し得る。
【００３６】
パワーオン制御回路300は、第2の電圧源368から電圧を受け取り、第2の電圧源368から受け取られた電圧を降圧し、テスト入力を電力検出器回路376に提供するように構成される、レベルシフトデバイス372を含み得る。ある特定の例示的な実施形態では、レベルシフトデバイス372は、第1のPMOS 304および第2のPMOS 308を含む。第1のPMOS 304および第2のPMOS 308は、ダイオードとして接続されてよく、すなわち、第1のPMOS 304のゲートおよびドレインが第2のPMOS 308のソースに接続される。レベルシフトデバイス372は、任意の数のダイオードまたはダイオードが結合されたトランジスタを含み得る。ある特定の例示的な実施形態では、レベルシフトデバイス372は、第2の電圧源368の電圧と第1の電圧源364の電圧との差に比例する数のダイオードを含む(すなわち、ダイオードの数は、第2の電圧源368の電圧と第1の電圧源364の電圧との差に基づいて選択され得る)。
【００３７】
動作中、レベルシフトデバイス372は、第1のPMOS 304および第2のPMOS 308に関連する電圧降下を利用して、第2の電圧源368から受け取られた電圧を降圧することができる。たとえば、第2の電圧源368は、1.8ボルト(V)前後の電圧に保たれ得る。第1の電圧源364は、1.2V前後の電圧に保たれ得る。レベルシフトデバイス372は、第1のPMOS 304に関連する0.3V前後の第1の電圧降下と、第2のPMOS 308に関連する0.3V前後の第2の電圧降下とを用いて、第2の電圧源368の電圧を、約1.8Vから約1.2Vの第1の電圧源364の電圧へと降圧することができる。
【００３８】
理解されるように、パワーオン制御回路300は、第2の電圧源368が安定状態にある間でも降圧される、テスト入力を提供することができる。たとえば、電力検出器回路376に与えられるテスト入力は、レベルシフトデバイス372を通る電流(たとえば、1つまたは複数の抵抗器を通る電流)に基づくのではなく、各ダイオードと関連する一定の電圧降下に基づいて降圧され得る。したがって、ダイオードに結合されたトランジスタが利用されるので、降圧された電圧を提供するためにレベルシフトデバイス372からグラウンドへの経路が存在する必要はない。レベルシフトデバイス372は、RC回路がパワーオン制御回路300において所望されない場合(たとえば、同じ領域を仮定して、第2の電圧源368に関連する閾値電圧までの立ち上がり時間が、図2のパワーオン制御回路200のRC回路に関連するRC時定数よりも大きい可能性がある場合)に、有用であり得る。
【００３９】
図4を参照すると、パワーオン制御回路のある特定の例示的な実施形態が開示され、全体が400と表される。パワーオン制御回路400は、図1のシステム100へと実装され得る。パワーオン制御回路400のコンポーネントは、図2のパワーオン制御回路200のコンポーネント、図3のパワーオン制御回路300のコンポーネント、またはこれらの任意の組合せに相当し得る。
【００４０】
パワーオン制御回路400は、レベルシフトデバイス450から接地ノード485への経路を提供するように構成される、放電経路440を含み得る。放電経路440は、複数の抵抗器およびトランジスタを含み得る。ある特定の実施形態では、放電経路440は、第1の抵抗器441、第2の抵抗器442、第1のNMOS 444、および第2のNMOS 446を含む。第2のNMOS 446のソースは、接地ノード485に結合され得る。第1のNMOS 444のドレインは、第2の抵抗器442に結合され得る。第1のNMOS 444のソースは、第2のNMOS 446のドレインに結合され得る。
【００４１】
放電経路440は、レベルシフトデバイス452およびノード402に結合され得る。放電経路440はさらに、キャパシタ487に結合され得る。キャパシタ487は、接地ノード485に結合され得る。
【００４２】
動作中、レベルシフトデバイス450は、第2の電圧源480が電力供給されていることに応答して、第2の電圧源480から電圧を受け取ることができる。レベルシフトデバイス450は、テスト入力を含む信号を生成することができる。レベルシフトデバイス450によって生成された信号の一部は、放電経路440を介して、たとえば、ノード402の電圧が第1のNMOS 444および第2のNMOS 446と関連する閾値電圧よりも高い場合には、接地ノード485へ電流を放電することによって、放電され得る。
【００４３】
たとえば、第2の電圧源480が電力を受け取っている場合、テスト入力を含む信号は、十分高電圧であり得る。したがって、第1のNMOS 444および第2のNMOS 446のゲートを動作させることができ、レベルシフトデバイス450から接地ノード485への経路が、第1の抵抗器441、第2の抵抗器442、第1のNMOS 444、および第2のNMOS 446を介して形成され得る。
【００４４】
理解されるように、電力検出器回路400の放電経路440は、放電電流によって、ノード402を電力検出器430の閾値よりも下へと(たとえば、接地ノード485に関連する接地レベルへと)高速にプルダウンするように動作可能である。放電電流は、第1の抵抗器441、第2の抵抗器442、およびキャパシタ487に基づく抵抗器キャパシタ(RC)時定数に従って、振る舞い得る。
【００４５】
図5を参照すると、パワーオン制御回路のある特定の例示的な実施形態が開示され、全体が500と表される。パワーオン制御回路500は、図1のシステム100へと実装され得る。パワーオン制御回路500のコンポーネントは、図2のパワーオン制御回路200のコンポーネント、図3のパワーオン制御回路300のコンポーネント、図4のパワーオン制御回路400のコンポーネント、またはこれらの任意の組合せに相当し得る。
【００４６】
パワーオン制御回路500は、電力検出器回路530、放電経路540、レベルシフトデバイス550、漏洩制御デバイス560、および接地ノード585を含む。電力検出器回路530および漏洩制御デバイス560は、第1の電圧源590に結合され得る。漏洩制御デバイス560およびレベルシフトデバイス550は、第2の電圧源580に結合され得る。レベルシフトデバイス550、放電経路540、および漏洩制御デバイス560は、キャパシタ587に結合され得る。放電経路540、キャパシタ587、および電力検出器回路530は、接地ノード585に結合され得る。
【００４７】
レベルシフトデバイス550は、第2の電圧源580により供給された電圧を降圧し、テスト入力を電力検出器回路530に提供するように動作可能なコンポーネントを含み得る。たとえば、レベルシフトデバイス550は、第1のPMOS 552および第2のPMOS 554を含み得る。第1のPMOS 552のソースは、第2の電圧源580に結合されてよく、第1のPMOS 552のドレインは、第2のPMOS 554のソースに接続されてよい。ある特定の実施形態では、第1のPMOS 552のゲートは、第2のPMOS 554のゲートおよび第2のPMOS 554のドレインに結合される。第2のPMOS 554のドレインは、漏洩制御デバイス560および放電経路540に結合され得る。
【００４８】
放電経路540は、複数の抵抗器およびトランジスタを含み得る。ある特定の実施形態では、放電経路540は、第1の抵抗器541、第2の抵抗器542、第1のNMOS 544、第2のNMOS 546、第3のNMOS 548、および第4のNMOS 549を含む。第2のNMOS 546のソースおよび第4のNMOS 549のソースは各々、接地ノード585に結合され得る。第1のNMOS 544のドレインおよび第3のNMOS 548のドレインは各々、第2の抵抗器542および漏洩制御デバイス560に結合され得る。
【００４９】
漏洩制御デバイス560は、複数のトランジスタを含み得る。ある特定の実施形態では、漏洩制御デバイス560は、第3のPMOS 556および第5のNMOS 558を含む。第3のPMOS 556のソースは、第2の電圧源580またはレベルシフトデバイス550に結合され得る。第5のNMOS 558のソースは、レベルシフトデバイス550、放電経路540、および電力検出器回路530に結合され得る。ある特定の実施形態では、第3のPMOS 556のゲートは放電経路540に結合され、第5のNMOS 558のゲートは、第1の電圧源590に結合される。第5のNMOS 558のソースはさらに、キャパシタ587に結合され得る。
【００５０】
動作中、レベルシフトデバイス550は、第2の電圧源580から電圧を受け取ることができる。レベルシフトデバイス550は、第2の電圧源580から受け取られる電圧を、減衰または降圧させることができる。
【００５１】
レベルシフトデバイス550により生成される信号の一部は、放電経路540を介して放電され得る。レベルシフトデバイス550により生成される信号の一部はさらに、キャパシタ587を介して放電され得る。放電経路540は、キャパシタ587、第1の抵抗器541、および第2の抵抗器542に関連する抵抗器キャパシタ(RC)時定数に従って、振る舞い得る。
【００５２】
漏洩制御デバイス560は、第1の電圧源590の電圧レベルによって一部、ゲート制御され得る。ある特定の例示的な実施形態では、第1の電圧源590が高電圧状態にあり第2の電圧源580が十分高い電圧状態にある場合、第5のNMOS 558は、テスト入力電圧を電力検出器530へとプルアップするように動作可能である。たとえば、第5のNMOS 558は、第3のPMOS 556を介して、第1のNMOS 544のドレインおよび第3のNMOS 548のドレインを含むノードをプルアップすることができる。
【００５３】
図5のパワーオン制御回路500は、(漏洩制御デバイス560を介して)テスト入力をプルアップするように動作可能であることが理解されるだろう。漏洩制御デバイス560は、第2の電圧源580が、電力供給はされているがその値が変化しており、(すなわち、電力検出器回路のトランジスタに関連するトリップ電圧を超えたり下回ったりすることによって)電力検出器回路には不十分な高電圧状態にあり得る、望ましくない高漏洩状態を防ぐのを助けることができる。第1の電圧源590および第2の電圧源580が各々十分な電力を受け取っている場合に、テスト入力を第1の電圧源590のレベルまでプルアップすることで、高漏洩状態を回避することができる。
【００５４】
図5のパワーオン制御回路500は、(放電経路540を介して)テスト入力を放電するように動作可能であることがさらに理解されるだろう。放電経路540は、第2の電圧源が電力を受け取っていない時に、テスト入力を低電位または接地電位にプルダウンすることができる。第1の電圧源590が電力を受け取っていない場合、放電経路540は、電流または電力消費を減らすことができる。それは、第5のNMOS 558が、テスト入力を、第1のNMOS 544、第2のNMOS 546、第3のNMOS 548、および第4のNMOS 549のゲートに結合できないからである。したがって、放電経路は、第1の電圧源590が低電圧である時に、テスト入力をさらに放電できず、これにより電力が節減され得る。
【００５５】
図6を参照すると、パワーオン制御回路を含む半導体デバイスのある特定の例示的な実施形態が開示され、全体が600と表される。半導体デバイス600は、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、またはこれらの任意の組合せを用いて実装され得る。
【００５６】
半導体デバイス600は、パワーオン制御回路608、コア電圧領域606、境界の論理回路622、およびJoint Test Action Group (JTAG)論理回路616を含む。パワーオン制御回路608は、レベルシフトデバイス610および電力検出器回路614を含み得る。レベルシフトデバイス610は、パッド電圧源604に結合され得る。電力検出器回路614は、コア電圧源602に結合され得る。レベルシフトデバイス610は、テスト入力612を電力検出器回路614に与えるように構成され得る。ある特定の例示的な実施形態では、テスト入力612は、パッド電圧源604によって与えられる電圧レベルに応じたものである。ある特定の例示的な実施形態では、コア電圧源602は約1.2ボルト(V)に保たれ、第2の電圧源604は約1.8Vに保たれる。
【００５７】
半導体デバイス600のコンポーネントは、複数の電圧領域の1つまたは複数(たとえば、コア電圧領域606およびパッド電圧領域)と関連付けられ得る。ある特定の例示的な実施形態では、パワーオン制御回路608およびJTAG論理回路616は、コア電力領域606へと集積される。
【００５８】
境界の論理回路622は、複数のラッチ素子(たとえば、複数のJTAGフリップフロップ624)を含んでよく、複数のパッドデバイス626に結合され得る。パッドデバイス626は、テストモード選択(TMS)入力628、テストクロック(TCK)入力630、テストリセット(TRST_N)入力632、およびテストデータイン(TDI)入力634を含み得る。パッドデバイスはさらに、テストデータアウト(TDO)出力636を含み得る。
【００５９】
ある特定の実施形態では、JTAG論理回路616は、テストアクセスポート(TAP)コントローラ618およびレジスタ620を含む。TAPコントローラ618は、TMS入力628、TCK入力630、およびTRST_N入力632に結合され得る。レジスタ620は、TDI入力634に結合され得る。JTAG論理回路616はさらに、TDO出力636に出力を提供するように構成され得る。ある特定の例示的な実施形態では、TAPコントローラ618は、電力検出器回路614から信号を受け取る。電力検出器回路614からの出力は、パッド電圧源604の状態を示し得る。
【００６０】
動作中、JTAG論理回路616は、TMS入力628、TCK入力630、TRST_N入力632、およびTDI入力634の1つまたは複数において、1つまたは複数のJTAG入力信号を受け取ることができる。JTAG入力信号は、半導体デバイス600とは別個であるが半導体デバイス600と共通の回路基板上に集積される、第2の半導体デバイスによって与えられ得る。
【００６１】
JTAG入力信号に応じて、JTAG論理回路616は、境界の論理回路622のバウンダリスキャンを開始することができる。ある特定の例示的な実施形態によれば、TAPコントローラ618は、パッド電圧源604が電力供給されていることを示す出力をパワーオン制御回路608から受け取ったことに少なくとも一部応答して、バウンダリスキャンを開始する。たとえば、パッド電圧源604が電力供給されていることは、境界の論理回路622が機能することを示唆し得る。パッド電圧源604の状態を示す出力はまた、TAPコントローラ618をリセットすることができ、すなわち、TAPコントローラに、境界の論理回路622をバイパスする機能モード(たとえばバイパスモード)へと境界の論理回路622を置くように通知することができる。
【００６２】
バウンダリスキャンに応答して、JTAG論理回路616は、境界の論理回路622の様々なコンポーネントが機能しているかどうかを示す1つまたは複数の入力を、境界の論理回路622から受け取ることができる。JTAG論理回路616は次いで、たとえばTDO出力636において、バウンダリスキャンの結果を示す信号を生成することができる。ある特定の例示的な実施形態では、TDO出力636は、半導体デバイス600とは別個であるが半導体デバイス600と共通の回路基板上に集積される、第3の半導体デバイスに結合される。
【００６３】
理解されるように、図6の半導体デバイス600は、パッド電圧源604が電力供給されていない(または低電力レベルにある)ことを示す出力を含む、パッド電圧源604に応じた出力を、パワーオン制御回路608を介して生成することができる。出力は、パッド電圧源604の状態とは独立に、TAPコントローラ618をリセットするために利用され得る。パッド電圧源604に応じた出力によって、JTAG論理回路616は、IEEE JTAG規格に従って動作することが可能になり得る。たとえば、JTAG論理回路616は、制御信号を境界の論理回路622に送り、境界の論理回路622をバイパスモードにできるので、パッド電圧源604が電力供給されていない間にバウンダリスキャンを実行することに関連する、未定義の作用が避けられる。
【００６４】
図7を参照すると、パワーオン制御回路のある特定の例示的な実施形態の動作に関連するタイミング図が開示されており、全体が700と表される。タイミング図700は、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せの動作を表し得る。
【００６５】
タイミング図700は、第1の電圧源、第2の電圧源、および出力の状態を示す。ある特定の例示的な実施形態では、第1の電圧源は図1の第1の電圧源104であり、第2の電圧源は図1の第2の電圧源108であり、出力は図1の出力124である。
【００６６】
状態図710は最初に、時間t0における状態s0での、第1の電圧源、第2の電圧源、および出力を示す。時間t1において、第2の電圧源が電力を受け取り、上方に移行し始める。時間t2において、第2の電圧源が状態s2に達する。時間t3において、第1の電圧源が上方に移行し始める。時間t4において、第1の電圧源が状態s1に達する。時間t4から時間t5まで、第2の電圧源と第1の電圧源の両方が、それぞれs2状態とs1状態にある。時間t5において、第1の電圧源が状態s0に戻り始める。時間t7において、第2の電圧源が状態s0に戻り始める。時間t8において、第2の電圧源および第1の電圧源は状態s0にある。出力はs0状態のままである。状態図710は、第1の電圧源の電圧が第2の電圧源の電圧を超えないことに応答して、低い状態に出力がとどまることを示す。
【００６７】
状態図720は、時間t0における状態s0での、第2の電圧源、第1の電圧源、および出力を示す。時間t1において、第1の電圧源が上方に移行し始める。出力が第1の電圧源に追従し、上方に移行し始める。時間t2において、第1の電圧源および出力がs1状態に達する。時間t3において、第2の電圧源が上方に移行し始める。第2の電圧源が時間t4においてs1状態に達すると、出力は下方に移行し始める。時間t5には、第2の電圧源がs2状態に達しており、出力がs0状態に移行している。時間t6において、第2の電圧源が下方に移行し始め、出力が上方に移行し始める。時間t8には、第2の電圧源がs0状態に達しており、出力がs1状態に達している。状態図720は、第1の電圧源の電圧が第2の電圧源の電圧を超えたことに応答して、高い状態へと出力が移行し、第1の電圧源の電圧が第2の電圧源の電圧を下回ったことに応答して、低い状態へと出力が移行するのを示す。
【００６８】
状態図730は、時間t0における状態s0での、第2の電圧源、第1の電圧源、および出力を示す。時間t1において、第1の電圧源が上方に移行し始める。出力が第1の電圧源に追従し、上方に移行し始める。時間t2において、第1の電圧源および出力がs1状態に達する。時間t3において、第2の電圧源が上方に移行し始める。第2の電圧源が時間t4においてs1状態に達すると、出力は下方に移行し始める。時間t5において、第2の電圧源はs2状態にあり、第1の電圧源はs1状態にあり、出力はs0状態にある。状態図730は、第1の電圧源の電圧が第2の電圧源の電圧を超えたことに応答して、高い状態へと出力が移行し、第1の電圧源の電圧が第2の電圧源の電圧を下回ったことに応答して、低い状態へと出力が移行するのを示す。
【００６９】
状態図740は、時間t0における状態s0での、第2の電圧源、第1の電圧源、および出力を示す。時間t1において、第2の電圧源がs2状態に移行し始める。t3において、第1の電圧源がs1状態に移行し始める。t5において、第2の電圧源が下方に移行し始める。第1の電圧源はs1状態にあるので、出力は増大して、第2の電圧源の下方への移行を示す。時間t8において、第1の電圧源が下方に移行し始める。出力はs2状態にあるので、出力は第1の電圧源に追従し、下方に移行する。状態図740は、第1の電圧源の電圧が第2の電圧源の電圧を超えたことに応答して、高い状態へと出力が移行し、第1の電圧源の電圧が第2の電圧源の電圧を下回ったことに応答して、低い状態へと出力が移行するのを示す。
【００７０】
図7に示されるように、出力は、第1の電圧源の第1の電圧が第1の閾値を超えること(すなわち状態s0)、および第2の電圧源の第2の電圧が第2の閾値を超えること(すなわち状態s2)に応答して、第1の論理レベルを有する(すなわち状態s0)。第1の電圧源に関連する第1の閾値は、第2の電圧源の第2の閾値よりも低くてよい。
【００７１】
出力は、第1の電圧源の第1の電圧が第1の閾値を超えている(すなわち状態s1)間に、第2の電圧源の第2の電圧が第2の閾値の下(すなわち状態s2)から第2の閾値の上(すなわち状態s1)へと移行したことに応答して、第2の論理レベル(すなわち状態s1)から第1の論理レベル(すなわち状態s0)へ移行し得る。
【００７２】
出力はまた、第2の電圧源の第2の電圧が第2の閾値の上(すなわち状態s1)から第2の閾値の下(すなわち状態s2)へと移行したことに応答して、第1の論理レベル(すなわち状態s0)から第2の論理レベル(すなわち状態s1)へ移行し得る。
【００７３】
図7は、第1の電圧源(たとえばコア電圧源)、第2の電圧源(たとえばパッド電圧源)、および第2の電圧源の状態を示す出力の状態を示すことが理解されるだろう。
【００７４】
図8を参照すると、電圧源の状態を判定する方法のある特定の例示的な実施形態が開示されており、全体が800と表される。
【００７５】
802において示されるように、方法800は、第1の電圧源によって電力検出器回路に電力供給するステップを含む。ある特定の例示的な実施形態では、第1の電圧源は、図1の第1の電圧源104である。
【００７６】
804へと続き、方法800は、電圧レベルシフトデバイスにおいて、第2の電圧源から電圧を受け取るステップを含む。ある特定の例示的な実施形態では、第2の電圧源は、図1の第2の電圧源108である。
【００７７】
806へと続き、方法800は、電力検出器回路によりテストされるべきテスト入力を、電圧レベルシフトデバイスによって提供するステップを含む。ある特定の例示的な実施形態では、テスト入力は、図1のテスト入力128である。
【００７８】
808へと続き、方法800は任意選択で、漏洩制御デバイスを介してテスト入力を調整し、漏洩電流を低減するステップを含み得る。ある特定の例示的な実施形態では、漏洩制御デバイスは、図1の漏洩制御デバイス160である。図5を参照して本明細書で説明されるように、漏洩制御デバイスは、第1の電圧源、第2の電圧源、またはこれらの組合せに関連する漏洩電流を低減するように構成され得る。
【００７９】
810において、第2の電圧源が閾値電圧を超えて上昇したかどうか判定される。第2の電圧が閾値電圧を超えて上昇すると、方法800は812において、第2の電圧源が閾値電圧を超えて上昇したことを示す出力を、電力検出器回路によって提供するステップを含む。
【００８０】
813へと続き、方法800は任意選択で、漏洩制御デバイスを介してテスト入力を調整し、漏洩電流を低減するステップを含み得る。ある特定の例示的な実施形態では、漏洩制御デバイスは、第1の電圧源、第2の電圧源、またはこれらの組合せと関連する漏洩電流を低減するように構成される。そして、814において方法800は終了することができる。
【００８１】
理解されるように、第1の電圧源によって電力供給される電力検出器回路が第2の電圧源に結合された少なくとも1つの電圧レベルシフトデバイスからテスト入力を受け取ったかどうかを判定するための、コンピュータによって実行可能な命令を記憶する、コンピュータ可読有形媒体が提供され得る。テスト入力は、第2の電圧源が電力供給されていることをコンピュータに示し得る。ある特定の例示的な実施形態では、コンピュータはテストアクセスポート(TAP)コントローラを含む。
【００８２】
図8の方法800は、フィールドプログラマブルゲートアレイ(FPGA)デバイス、特定用途向け集積回路(ASIC)、処理ユニット、たとえば中央処理装置(CPU)、デジタル信号プロセッサ(DSP)、コントローラ、別のハードウェアデバイス、ファームウェアデバイス、またはこれらの任意の組合せによって実施され得る。ある例として、図8の方法800は、図9に関して説明されるように、命令を実行するプロセッサによって実行され得る。
【００８３】
図9を参照すると、ワイヤレス通信デバイスのある特定の例示的な実施形態のブロック図が示されており、全体が900と表される。デバイス900は、メモリ932に結合されたデジタル信号プロセッサ(DSP)964などのプロセッサを含む。デバイス900はさらに、パワーオン制御回路963を含む。ある例示的な実施形態では、パワーオン制御回路963は、図1のパワーオン制御回路102、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6のパワーオン制御回路608に相当してよく、または、図7のタイミング図700、図8の方法800、またはこれらの任意の組合せに従って動作してよい。
【００８４】
パワーオン制御回路963は、第1の電圧源949に結合された電力検出器回路967を含む。パワーオン制御回路963は、第2の電圧源947に結合されたレベルシフトデバイス965も含み得る。レベルシフトデバイス965は、テスト入力969を電力検出器回路967に与えるように動作可能であり得る。ある特定の例示的な実施形態では、第1の電圧源949および第2の電圧源947は、電源944を介して電力を供給される。
【００８５】
図9は、デジタル信号プロセッサ964およびディスプレイ928に結合されたディスプレイコントローラ926も示している。コーダ/デコーダ(コーデック)934も、デジタル信号プロセッサ964に結合され得る。スピーカー936およびマイクロフォン938が、コーデック934に結合され得る。
【００８６】
図9は、ワイヤレスコントローラ940がデジタル信号プロセッサ964およびワイヤレスアンテナ942に結合され得ることも示している。ある特定の実施形態では、DSP 964、ディスプレイコントローラ926、メモリ932、コーデック934、およびワイヤレスコントローラ940は、システムインパッケージデバイスまたはシステムオンチップデバイス922に含まれる。ある特定の実施形態では、入力デバイス930および電源944が、システムオンチップデバイス922に結合される。さらに、ある特定の実施形態では、図9に示すように、ディスプレイ928、入力デバイス930、スピーカー936、マイクロフォン938、ワイヤレスアンテナ942、および電源944は、システムオンチップデバイス922の外部にある。ただし、ディスプレイ928、入力デバイス930、スピーカー936、マイクロフォン938、ワイヤレスアンテナ942、および電源944の各々は、インターフェースまたはコントローラのような、システムオンチップデバイス922のコンポーネントに結合され得る。
【００８７】
説明された実施形態に関連して、図1の電力検出器回路120、図2の電力検出器回路276、図3の電力検出器回路376、図4の電力検出器回路430、図5の電力検出器回路530、図6の電力検出器回路614、またはこれらの任意の組合せのような、電圧を検出するための手段を含み得る、システムが開示される。システムはまた、図1のレベルシフトデバイス116、図2のレベルシフトデバイス272、図3のレベルシフトデバイス372、図4のレベルシフトデバイス450、図5のレベルシフトデバイス550、図6のレベルシフトデバイス610、またはこれらの任意の組合せのような、電圧を降圧するための手段を含み得る。
【００８８】
説明された実施形態に関連して、図1の電力検出器回路120、図2の電力検出器回路276、図3の電力検出器回路376、図4の電力検出器回路430、図5の電力検出器回路530、図6の電力検出器回路614、またはこれらの任意の組合せのような電力検出器回路に、第1の電圧源によって電力供給するためのステップを含み得る、方法が開示される。方法はまた、図1のレベルシフトデバイス116、図2のレベルシフトデバイス272、図3のレベルシフトデバイス372、図4のレベルシフトデバイス450、図5のレベルシフトデバイス550、図6のレベルシフトデバイス610、またはこれらの任意の組合せのような電圧レベルシフトデバイスにおいて、第2の電圧源から電圧を受け取るためのステップを含み得る。方法はさらに、電圧レベルシフトデバイスによって、図6のテスト入力612のようなテスト入力を、電力検出器回路に提供するためのステップを含み得る。
【００８９】
前述の開示されたデバイスおよび機能は、コンピュータ可読媒体に記憶されるコンピュータファイル(たとえば、RTL、GDSII、GERBERなど)になるように、設計され、構成され得る。そのようなファイルの一部またはすべてが、そのようなファイルに基づいてデバイスを製造する製造担当者に提供され得る。得られる製品は半導体ウエハを含み、このようなウエハは次いで、半導体ダイに切り分けられ、半導体チップにパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。図10は、電子デバイス製造プロセス1000の、ある特定の例示的な実施形態を示す。
【００９０】
物理デバイス情報1002が、製造プロセス1000において、たとえば研究用コンピュータ1006において受け取られる。物理デバイス情報1002は、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せのような半導体デバイスの、少なくとも1つの物理的特性を表す設計情報を含み得る。たとえば、物理デバイス情報1002は、研究用コンピュータ1006に結合されたユーザインターフェース1004を介して入力される、物理的なパラメータ、材料の特性、および構造情報を含み得る。研究用コンピュータ1006は、メモリ1010のようなコンピュータ可読媒体に結合された1つまたは複数のプロセシングコアのような、プロセッサ1008を含む。メモリ1010は、プロセッサ1008に、ファイルフォーマットに適合するように物理的デバイス情報1002を変換させ、ライブラリファイル1012を生成させるように実行可能であるコンピュータ可読命令を記憶することができる。
【００９１】
ある特定の実施形態では、ライブラリファイル1012は、変換された設計情報を含む少なくとも1つのデータファイルを含む。たとえば、ライブラリファイル1012は、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを含むデバイスを含む、半導体デバイスのライブラリを含んでもよく、このライブラリは、電子設計自動化(EDA)ツール1020とともに用いるために提供される。
【００９２】
ライブラリファイル1012は、メモリ1018に結合された1つまたは複数のプロセシングコアのようなプロセッサ1016を含む設計用コンピュータ1014において、EDAツール1020とともに用いられ得る。EDAツール1020は、メモリ1018においてプロセッサ実行可能命令として記憶され、設計用コンピュータ1014のユーザが、ライブラリファイル1012からの、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを含む、回路を設計できるようにし得る。たとえば、設計用コンピュータ1014のユーザは、設計用コンピュータ1014に結合されたユーザインターフェース1024を介して、回路設計情報1022を入力することができる。回路設計情報1022は、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せのような半導体デバイスの、少なくとも1つの物理的特性を表す設計情報を含み得る。例示すると、回路設計の特性は、回路設計における特定の回路の識別および他の要素との関係、位置情報、形状サイズ情報、相互接続情報、または半導体デバイスの物理的な特性を表す他の情報を含んでもよい。
【００９３】
設計用コンピュータ1014は、回路設計情報1022を含む設計情報を、ファイルフォーマットに適合するように変換するように構成され得る。例示すると、ファイル形式は、平面的な幾何形状、文字列の標識、およびGraphic Data System (GDSII)ファイルフォーマットのような階層的なフォーマットでの回路レイアウトについての他の情報を表す、データベースのバイナリファイルのフォーマットを含み得る。設計用コンピュータ1014は、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを表す情報を、他の回路または情報に加えて含む、GDSIIファイル1026のような変換された設計情報を含むデータファイルを、生成するように構成され得る。例示すると、データファイルは、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを含み、追加の電子回路およびコンポーネントもその中に含む、システムオンチップ(SOC)に対応する情報を含み得る。
【００９４】
GDSIIファイル1026は、GDSIIファイル1026中の変換された情報に従って、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを製造するために、製造プロセス1028において受け取られ得る。たとえば、デバイス製造プロセスは、GDSIIファイル1026をマスク製造業者1030に提供して、代表的なマスク1032として示される、フォトリソグラフィプロセスで用いられるマスクのような、1つまたは複数のマスクを作成するステップを含み得る。マスク1032は、製造プロセスの間に用いられ、1つまたは複数のウエハ1034を生成することができ、ウエハ1034は検査されて、代表的なダイ1036のようなダイに分割され得る。ダイ1036は、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを含むデバイスを含む、回路を含む。
【００９５】
ダイ1036をパッケージングプロセス1038に供給することができ、パッケージングプロセス1038において、ダイ1036は代表的なパッケージ1040に組み込まれる。たとえば、パッケージ1040は、システムインパッケージ(SiP)構成のような、単一のダイ1036または複数のダイを含み得る。パッケージ1040は、電子機器技術評議会(JEDEC)規格のような、1つまたは複数の規格または仕様に準拠するように構成され得る。
【００９６】
パッケージ1040に関する情報は、たとえばコンピュータ1046に記憶されるコンポーネントライブラリを介して、様々な製品設計者に配布され得る。コンピュータ1046は、メモリ1050に結合された1つまたは複数のプロセシングコアのようなプロセッサ1048を含み得る。プリント回路基板(PCB)ツールをメモリ1050にプロセッサ実行可能命令として記憶し、ユーザインターフェース1044を介してコンピュータ1046のユーザから受け取られたPCB設計情報1042を処理することができる。PCB設計情報1042は、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを含む、パッケージ1040に対応するパッケージングされた半導体デバイスの、回路基板上での物理的な位置情報を含み得る。
【００９７】
コンピュータ1046は、PCB設計情報1042を変換して、パッケージングされた半導体デバイスの回路基板上での物理的な位置情報とともに、配線およびビアのような電気的な接続のレイアウトを含むデータを有する、GERBERファイル1052のようなデータファイルを生成するように構成されてもよく、パッケージングされた半導体デバイスは、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを含む、パッケージ1040に対応する。他の実施形態では、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有してもよい。
【００９８】
GERBERファイル1052は、基板組立プロセス1054において受け取られ、GERBERファイル1052内に記憶される設計情報に従って製造される、代表的なPCB1056のようなPCBを作成するために、用いられ得る。たとえば、GERBERファイル1052は、PCB製造プロセスの様々なステップを実行するために、1つまたは複数の機械にアップロードされ得る。PCB1056は、パッケージ1040を含む電子部品を装着されて、代表的なプリント回路アセンブリ(PCA)1058を形成することができる。
【００９９】
PCA1058は、製品製造プロセス1060において受け取られ、第1の代表的な電子デバイス1062および第2の代表的な電子デバイス1064のような、1つまたは複数の電子デバイスに組み込まれ得る。例示的かつ非限定的な例として、第1の代表的な電子デバイス1062、第2の代表的な電子デバイス1064、またはこれらの両方は、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定位置データユニット、およびコンピュータの群から選択されてよく、これらに、図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せが組み込まれる。別の例示的かつ非限定的な例として、電子デバイス1062および1064のうちの1つまたは複数は、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末のような持ち運び可能なデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、計測装置のような固定位置データユニット、または、データもしくはコンピュータ命令を記憶しもしくは取り出す任意の他のデバイス、またはこれらの任意の組合せのような、遠隔ユニットであってよい。図10は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
【０１００】
図1のシステム100、図2のパワーオン制御回路200、図3のパワーオン制御回路300、図4のパワーオン制御回路400、図5のパワーオン制御回路500、図6の半導体デバイス600、またはこれらの任意の組合せを含むデバイスは、例示的なプロセス1000において説明されたように、製造され、加工され、電子デバイスに組み込まれ得る。図1〜図10に関して開示される実施形態の1つまたは複数の態様は、ライブラリファイル1012、GDSIIファイル1026、GERBERファイル1052内などに、様々な処理段階で含まれてもよく、また、研究用コンピュータ1006のメモリ1010、設計用コンピュータ1014のメモリ1018、コンピュータ1046のメモリ1050、基板組立プロセス1054のような様々な段階で用いられる1つまたは複数の他のコンピュータまたはプロセッサ(図示せず)のメモリに記憶されてもよく、また、マスク1032、ダイ1036、パッケージ1040、PCA1058、プロトタイプ回路もしくはデバイスのような他の製品(図示せず)、またはこれらの任意の組合せのような1つまたは複数の他の物理的な実施形態に組み込まれてもよい。物理的なデバイス設計から最終製品までの生産の様々な代表的な段階が示されるが、他の実施形態では、使用される段階がこれより少なくてもよく、または追加の段階が含まれてもよい。同様に、プロセス1000は、プロセス1000の様々な段階を実行する、単一のエンティティまたは1つもしくは複数のエンティティによって実行され得る。
【０１０１】
本明細書で開示される実施形態とともに説明される様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムのステップは、電子的なハードウェア、プロセッサによって実行されるコンピュータソフトウェア、またはこれら両方の組合せとして実装され得ることが、当業者にはさらに理解されよう。様々な例示的なコンポーネント、ブロック、構成、モジュール、回路、およびステップが、概してそれらの機能に関して、上で説明されてきた。そのような機能がハードウェアとして実装されるか、プロセッサ実行可能命令として実装されるかは、具体的な用途およびシステム全体に課された設計制約により決まる。当業者は、説明した機能を具体的な用途ごとに様々な方法で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を生じるものと解釈すべきではない。
【０１０２】
本明細書で開示される実施形態に関して説明される方法またはアルゴリズムのステップは、直接ハードウェアで実施されるか、プロセッサによって実行されるソフトウェアモジュールで実施されるか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気的消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の非一時的記憶媒体中に存在し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)に存在し得る。ASICは、コンピューティングデバイスまたはユーザ端末に存在し得る。代替として、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末の中に、個別のコンポーネントとして存在し得る。
【０１０３】
開示された実施形態の上記の説明は、当業者が、開示された実施形態を作製または利用するのを可能にするようになされている。これらの実施形態への様々な修正が、当業者には容易に明らかとなり、本明細書で定義される原理は、本開示の範囲から逸脱することなく、他の実施形態に適用され得る。したがって、本開示は、本明細書で示される実施形態に限定されることは意図されず、以下の特許請求の範囲で定義されるような原理および新規の特徴と矛盾しない、可能な最大の範囲を認められるべきである。
【符号の説明】
【０１０４】
102  パワーオン制御回路
104  第1の電圧源
108  第2の電圧源
112  システム論理回路
116  レベルシフトデバイス
120  パワーアップ/ダウン検出器回路
124  第2の電圧源の状態を示す出力
128  テスト入力
160  漏洩制御デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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