(57)【特許請求の範囲】
【請求項１】
基準電圧と出力電圧に相関する電圧との電圧差に応じた比較信号を生成する差動回路と、
前記差動回路に電流を供給する第１電流源と、
前記比較信号に応じて、入力電圧を用いて前記出力電圧を調整する第１トランジスタと、
前記差動回路の一対の差動出力線に接続される第１カレントミラー回路と、
前記出力電圧の分圧電圧を生成する電圧分圧回路と、
互いに並列接続される第１コンデンサおよび第２電流源と、
ゲートに入力される前記出力電圧または前記分圧電圧に基づいて、前記一対の差動出力線の一方から、前記第１コンデンサおよび前記第２電流源に電流を流すか否かを制御する第２トランジスタと、を備えることを特徴とするレギュレータ。
【請求項２】
前記差動回路は、
ソースが共通に接続された一対のトランジスタを有し、
前記一対のトランジスタの一方は、前記分圧電圧または前記出力電圧が入力されるゲートと、前記第２トランジスタのドレインに接続されるドレインと、を有することを特徴とする請求項１に記載のレギュレータ。
【請求項３】
前記第２トランジスタは、前記出力電圧に重畳された高周波信号に応じた電流を前記一対の差動出力線の一方に流し、
前記第１カレントミラー回路は、前記一対の差動出力線の一方に流れる電流に比例した電流を、前記一対の差動出力線の他方に流し、
前記第１トランジスタは、前記差動回路の差動出力線の他方の電圧に応じて前記出力電圧を制御することを特徴とする請求項１に記載のレギュレータ。
【請求項４】
前記一対の差動出力線の他方に電流を供給する第３電流源を備えることを特徴とする請求項１乃至３のいずれかに記載のレギュレータ。
【請求項５】
前記一対の差動出力線の他方と前記第３電流源の一端との間に接続され、ゲートまたはベースには基準電圧が入力され前記第３電流源の一端の電圧を定電圧にする第３トランジスタを備えることを特徴とする請求項４に記載のレギュレータ。
【請求項６】
一端が前記第３電流源の一端または前記一対の差動出力線の他方に接続され、他端が前記第２トランジスタのゲートまたはベースに接続される第３コンデンサを備えることを特徴とする請求項５に記載のレギュレータ。
【請求項７】
前記第３コンデンサの容量は、前記第１コンデンサの容量よりも２桁以上小さいことを特徴とする請求項６に記載のレギュレータ。
【請求項８】
前記第１コンデンサの容量は、前記第１トランジスタのゲートまたはベース容量の１／１０より大きいことを特徴とする請求項１乃至７のいずれかに記載のレギュレータ。
【請求項９】
前記出力電圧を出力する出力電圧線に接続される第２コンデンサを備え、
前記第２コンデンサは、セラミックコンデンサであることを特徴とする請求項１乃至８のいずれかに記載のレギュレータ。
【請求項１０】
前記差動回路と前記第１カレントミラー回路との間の前記一対の差動出力線上に挿入される第２カレントミラー回路を備え、
前記第２トランジスタおよび前記第２電流源は、前記第１カレントミラー回路と前記第２カレントミラー回路との間の一対の差動出力線の一方と基準電圧線との間に直列接続されることを特徴とする請求項１乃至９のいずれかに記載のレギュレータ。
【請求項１１】
前記入力電圧を供給する入力電圧線と前記第１トランジスタのゲートまたはベースとの間に接続される位相補償回路を備えることを特徴とする請求項１乃至１０のいずれかに記載のレギュレータ。
【請求項１２】
前記第１および第２電流源、および前記出力電圧を出力する出力電圧線に接続される第２コンデンサの各一端は、接地線または負電圧線に接続され、
前記第１トランジスタおよび前記第１カレントミラー回路の各一端は、前記入力電圧を供給する入力電圧線に接続されることを特徴とする請求項１乃至１１のいずれかに記載のレギュレータ。
【請求項１３】
前記第１および第２電流源、および前記出力電圧を出力する出力電圧線に接続される第２コンデンサの各一端は、前記入力電圧を供給する入力電圧線に接続され、
前記第１トランジスタおよび前記第１カレントミラー回路の各一端は接地線に接続されることを特徴とする請求項１乃至１１のいずれかに記載のレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、スイッチング動作を行わずに直流電圧変換を行うレギュレータに関する。
【背景技術】
【０００２】
入力電圧ＶINと出力電圧Ｖoutの電圧差が大きい場合には、インダクタとスイッチングトランジスタを用いて、インダクタに蓄積された磁気エネルギーを直流電圧に変換するスイッチングレギュレータを用いることが多いが、スイッチングレギュレータは、回路構成が複雑であり、ノイズも多いという問題がある。
【０００３】
そこで、入力電圧ＶINと出力電圧Ｖoutの電圧差が小さい場合には、回路構成が簡易で、ノイズも少ないシリーズレギュレータを用いることが多い。シリーズレギュレータは、磁気エネルギーを用いずに、入力電圧ＶINから直接、出力電圧Ｖoutに変換するため、熱による損失が多いという問題があるが、入力電圧ＶINと出力電圧Ｖoutの電圧差とシリーズレギュレータでの導通損失には比例関係があることから、損失を小さくするためには、その電位差が0.1V程度でも動作が可能なシリーズレギュレータの一形式である、低ドロップアウトレギュレータ（ＬＤＯ：Low Drop Out Regulator）を用いることが多い。
【０００４】
ところで、近年、半導体集積回路の微細化とそれに伴う低電圧化の影響で、ＣＰＵなどの半導体部品の許容電源電圧範囲が狭くなっている一方で、ＣＰＵなどは動作モードによって負荷電流が大きく変動するため、負荷電流の急変時にも出力電圧の変動量を５０ｍＶ以下に抑制する性能が要求されることが多くなった。
【０００５】
この要求を満たすには、低ドロップアウトレギュレータの広帯域化が必要となる。ところが、従来の低ドロップアウトレギュレータで広帯域化を実現しようとすると、低ドロップアウトレギュレータの消費電力が増大するという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−１６１２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本実施形態は、消費電力の増大を抑制するとともに広帯域化を実現可能なレギュレータを提供するものである。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の一態様では、基準電圧と出力電圧に相関する電圧との電圧差に応じた比較信号を生成する差動回路と、前記差動回路に電流を供給する第１電流源と、前記比較信号に応じて、入力電圧を用いて前記出力電圧を調整する第１トランジスタと、前記差動回路の一対の差動出力線に接続される第１カレントミラー回路と、前記出力電圧に重畳された高周波信号を増幅して前記一対の差動出力線の一方に供給する第２トランジスタと、前記第２トランジスタに前記高周波信号の増幅のための電流を供給する第２電流源と、前記高周波信号に応じた電荷を蓄積して、該電荷量に応じて前記第２トランジスタを介して前記一対の差動出力線の一方に流れる電流を制御する第１コンデンサと、を備えることを特徴とするレギュレータが提供される。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係るＬＤＯレギュレータの内部構成を示す回路図。
【図２】図１の差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力段トランジスタ５と、電圧分圧回路６との内部構成を具体化した一例を示す回路図。
【図３】第２の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図。
【図４】第３の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図。
【図５】第４の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図。
【図６】第５の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図。
【図７】図６の変形例を示す回路図。
【図８】第６の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図。
【図９】図８の変形例を示す回路図。
【図１０】第７の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図。
【図１１】図１０の変形例を示す回路図。
【図１２】第８の実施形態に係るＬＤＯレギュレータ１の回路図。
【図１３】図１２の変形例を示す回路図。
【図１４】第９の実施形態に係るＬＤＯレギュレータ１の回路図。
【図１５】図６の変形例を示す回路図。
【図１６】図８の変形例を示す回路図。
【図１７】図１５に示すＬＤＯレギュレータ１の広帯域トランジスタ７の導電型を逆にして、入力電圧線ＶINと接地線Ｖssの間の回路の接続形態も逆にした回路図。
【図１８】図１６に示すＬＤＯレギュレータ１の広帯域トランジスタ７の導電型を逆にして、入力電圧線ＶINと接地線Ｖssの間の回路の接続形態も逆にした回路図。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、詳細に説明する。
【００１１】
（第１の実施形態）
図１は第１の実施形態に係る低ドロップアウトレギュレータ（以下、ＬＤＯレギュレータ）の内部構成を示す回路図である。図１のＬＤＯレギュレータ１は、差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力段トランジスタ（第１トランジスタ）５と、電圧分圧回路６と、広帯域制御トランジスタ（第２トランジスタ）７と、位相補償コンデンサ（第１コンデンサ）Ｃi1と、第１および第２電流源８，９と、出力コンデンサ（第２コンデンサ）Ｃoutとを備えている。
【００１２】
図２は図１の差動回路２と、第１カレントミラー回路３と、位相補償回路４と、出力段トランジスタ５と、電圧分圧回路６との内部構成を具体化した一例を示す回路図である。図２は一例であり、これら回路の内部構成の具体的な回路は図２に示したものに限定されない。
【００１３】
図２に示すように、電圧分圧回路６は、出力電圧Ｖoutを出力する出力電圧線Ｖoutと接地線Ｖssとの間に直列接続された複数の抵抗Ｒ１，Ｒ２を有し、これら抵抗Ｒ１，Ｒ２の段間から出力電圧Ｖoutを分圧した分圧電圧Ｖdivを出力する。抵抗Ｒ１の両端には、スピードアップコンデンサＣｓが接続されている。
【００１４】
出力電圧線Ｖoutと接地線Ｖssとの間には、出力コンデンサＣoutが接続されている。従来のＬＤＯレギュレータ１は、位相補償のために、出力コンデンサＣoutの具体的種類として、誘電体や電極の損失抵抗成分（ＥＳＲ：Equivalent Series Resistance）が大きいコンデンサ（例えば、タンタルコンデンサや電解コンデンサ）を用いるか、コンデンサとは別個に、ＥＳＲをコンデンサに直列接続することが多かった。ところが、本実施形態では、後述するように、出力コンデンサＣoutで位相補償を行う必要がないため、セラミックコンデンサを用いることができる。セラミックコンデンサは、その内部に設けられるＥＳＲの抵抗値が小さいことで知られているが、本実施形態によれば、セラミックコンデンサ単体でも広帯域化を実現でき、世楽ミックコンデンサにＥＳＲを外付けする必要もない。
【００１５】
タンタルコンデンサや電解コンデンサは、発火のおそれがあることが知られており、発火のおそれのないセラミックコンデンサを使用できることは、ＬＤＯレギュレータの信頼性向上につながる。
【００１６】
出力コンデンサＣoutには、並列に負荷抵抗Ｒloadが接続されている。この負荷抵抗Ｒloadは、負荷の動作に応じて抵抗値が変動することを想定している。例えば、負荷としてＣＰＵを接続すると、ＣＰＵの動作モードによって負荷電流が大きく変動するため、それに応じて負荷抵抗Ｒloadも変化する。本実施形態は、負荷抵抗Ｒloadが変化しても、広帯域にわたって出力電圧Ｖoutの変動を抑制できることを特徴とする。
【００１７】
差動回路２は、基準電圧Ｖrefと分圧電圧Ｖdivとの電圧差に応じた比較信号を生成する。差動回路２は、ソースが共通に接続された一対のＮＭＯＳトランジスタＭ１，Ｍ２を有し、ＮＭＯＳトランジスタＭ１のゲートには基準電圧Ｖrefが入力され、ＮＭＯＳトランジスタＭ２のゲートには分圧電圧Ｖdivが入力される。また、ＮＭＯＳトランジスタＭ１，Ｍ２のドレインには第１カレントミラー回路３が接続されている。本明細書では、一対のＮＭＯＳトランジスタのドレインと第１カレントミラー回路３を接続する信号経路を一対の差動出力線１０と呼ぶ。ＮＭＯＳトランジスタＭ１，Ｍ２のソースと接地線Ｖssとの間には、第１電流源８が接続されている。
【００１８】
ＮＭＯＳトランジスタＭ１のゲートは差動回路２の反転入力端子であり、ＮＭＯＳトランジスタＭ２のゲートは差動回路２の非反転入力端子である。本実施形態では、差動回路２の反転入力端子に入力された分圧電圧Ｖdivを、非反転入力端子に入力された基準電圧と比較して、両者の電圧差に応じた比較信号を出力段トランジスタ５のゲートに入力し、出力電圧Ｖoutを帰還制御する。
【００１９】
一対の差動出力線１０の一方と接地線Ｖssとの間には、広帯域制御トランジスタ７と第１電流源８とが直列接続されている。より具体的には、広帯域制御トランジスタ７のドレインは差動出力線の一方に接続され、ソースは第１電流源８の一端に接続されている。また、広帯域制御トランジスタ７のゲートには、分圧電圧Ｖdivが入力される。これにより、広帯域制御トランジスタ７は、出力電圧Ｖoutに重畳された高周波信号を増幅して、一対の差動出力線１０の一方に供給する。第１電流源８は広帯域制御トランジスタ７のソースと接地線の間に接続されており、この第１電流源８に並列に位相補償コンデンサＣi1が接続されている。
【００２０】
位相補償コンデンサＣi1は、出力電圧Ｖoutに重畳された高周波信号に応じた電荷を蓄積するとともに、蓄積電荷量に応じて広帯域制御トランジスタ７を介して一対の差動出力線１０の一方に流れる電流を制御する。
【００２１】
一対の差動出力線１０の他方は、出力段トランジスタ５のゲートに接続されている。出力段トランジスタ５のソースには入力電圧ＶINが供給され、ドレインは出力電圧線Ｖoutに接続されている。また、出力段トランジスタ５のソースとゲートの間には位相補償回路４が接続されている。この位相補償回路４は必須ではなく、省略してもよい。この位相補償回路４は、直列接続されたコンデンサＣi2および抵抗Ｒ３を有する。
【００２２】
次に、図２のＬＤＯレギュレータ１の動作を説明する。まず、ＬＤＯレギュレータ１の直流的な動作を説明する。差動回路２は、基準電圧Ｖrefと出力電圧Ｖoutの分圧電圧Ｖdivとの電圧差に応じた比較信号を生成する。この比較信号は、出力段トランジスタ５のゲートに入力される。出力段トランジスタ５のソースには入力電圧ＶINが供給され、ドレインからは出力電圧Ｖoutが出力されることから、比較信号によって、出力段トランジスタ５のドレイン−ソース間の抵抗を変化させることができ、これにより、入力電圧ＶINにて出力電圧Ｖoutの電圧レベルを制御することができる。
【００２３】
例えば、出力電圧Ｖoutの分圧電圧Ｖdivが基準電圧Ｖrefよりも高くなったとすると、出力段トランジスタ５のゲート電圧が高くなり、ＰＭＯＳトランジスタである出力段トランジスタ５のソース−ドレイン間抵抗は大きくなって、出力電圧Ｖoutは低くなる。これにより、出力電圧Ｖoutの分圧電圧Ｖdivも低くなる。
【００２４】
次に、ＬＤＯレギュレータ１の交流的な動作を説明する。負荷変動により出力電圧Ｖoutに高周波信号が重畳された場合は、広帯域制御トランジスタ７を介して、位相補償コンデンサＣi1に電荷が蓄積される。この電荷蓄積動作は瞬時に行われる。また、電圧分圧回路６内の抵抗Ｒ１の両端にスピードアップコンデンサＣｓを接続していることもあり、出力電圧Ｖoutに重畳された高周波信号は、瞬時に広帯域制御トランジスタ７のゲートに伝達される。
【００２５】
位相補償コンデンサＣi1に電荷が蓄積されると、瞬時に広帯域制御トランジスタ７のドレイン電流が増大して、ＮＭＯＳトランジスタＭ２のドレイン電流も増大する。ＮＭＯＳトランジスタＭ１，Ｍ２の各ドレイン（一対の差動出力線）には第１カレントミラー回路３が接続されているため、ＮＭＯＳトランジスタＭ２のドレイン電流の増加により、出力段トランジスタ５のゲート電圧が高くなり、出力段トランジスタ５のソース−ドレイン電流が減ることから、出力電圧の変動が抑制されることになる。
【００２６】
このように、図２のＬＤＯレギュレータ１は、出力電圧Ｖoutに高周波信号が重畳された場合は、その高周波信号を抑制するような制御を行う。この制御は、きわめて迅速に行われ、これにより、広帯域化が実現できる。
【００２７】
なお、図２のＬＤＯレギュレータ１では、差動回路２内の一対のトランジスタＭ１，Ｍ２のうち、反転入力側の一方のトランジスタＭ２側のみに、広帯域制御トランジスタ７、第１電流源８および位相補償コンデンサＣi1を接続しており、差動回路２が非対称の回路構成になっている。このため、一対のトランジスタＭ１，Ｍ２を同じサイズにすると、出力電圧Ｖoutに大きなオフセット電圧が発生してしまう。
【００２８】
したがって、オフセット調整のために、トランジスタＭ１，Ｍ２のサイズ比を変更するか、あるいは、第１カレントミラー回路３内の一対のトランジスタＭ３，Ｍ４のサイズ比を変更するのが望ましい。
【００２９】
図２のＬＤＯレギュレータ１では、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続しているが、必ずしも接地線Ｖssに接続する必要はなく、インピーダンスが低い安定した電圧経路に接続すればよい。
【００３０】
このように、第１の実施形態では、ＬＤＯレギュレータ１内の差動回路２の反転入力側に、広帯域制御トランジスタ７、位相補償コンデンサＣi1および第１電流源８を設けるため、出力電圧Ｖoutに重畳される高周波信号を瞬時に出力段トランジスタ５のゲートに帰還させて抑制することができ、ＬＤＯレギュレータ１の広帯域化を実現できる。
【００３１】
また、本実施形態では、広帯域制御トランジスタ７、位相補償コンデンサＣi1および第１電流源８の各素子パラメータを調整することで、位相補償回路４を別個に設けなくても発振のおそれがなくなり、位相補償回路４が不要になるとともに、出力コンデンサＣoutとしてセラミックコンデンサを用いることができるようになる。セラミックコンデンサは、位相補償に効果のあるＥＳＲが小さいという問題があるが、上述したように、本実施形態では出力コンデンサＣoutで位相補償を行う必要がなく、また、セラミックコンデンサは、タンタルコンデンサや電解コンデンサのように発火のおそれがなく、リップル成分も少ないため、信頼性および電気的特性が向上する。また、上述したように、位相補償回路４の省略により、回路構成を簡略化でき、部品コストも削減できる。
【００３２】
（第２の実施形態）
以下に説明する第２の実施形態は、広帯域制御トランジスタ７のゲートの接続先が第１の実施形態と異なることを特徴とする。
【００３３】
図３は第２の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図である。図３では、図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３４】
図３のＬＤＯレギュレータ１内の広帯域制御トランジスタ７のゲートは出力電圧Ｖoutに設定されている。
【００３５】
図２と図３を比べると、図２の方が、第２電流源９と広帯域制御トランジスタ７のソース間の電圧と、第１電流源８と差動回路２との間の電圧との相対精度を上げることができるという効果が得られる。その一方で、図３の方が、出力電圧Ｖoutに重畳された高周波信号を直接的に広帯域制御トランジスタ７のゲートに伝達できるという効果が得られる。このように、図２も図３も、それぞれに一長一短の特徴を有する。
【００３６】
図３のＬＤＯレギュレータ１の場合も、図２と同様に、オフセット調整のために、トランジスタＭ１，Ｍ２のサイズ比を変更するか、あるいは、第１カレントミラー回路３内の一対のトランジスタＭ３，Ｍ４のサイズ比を変更するのが望ましい。
【００３７】
また、図３のＬＤＯレギュレータ１においても、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００３８】
（第３の実施形態）
以下に説明する第３の実施形態は、差動回路２の反転入力側と非反転入力側を対称構成にすることを特徴とする。
【００３９】
図４は第３の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図である。図４では、図２と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００４０】
図４のＬＤＯレギュレータ１は、差動回路２内のＮＭＯＳトランジスタＭ１のドレインと接地線Ｖssとの間に接続される第３電流源１１を備えている。
【００４１】
第３電流源１１は、対称性を持たせるために、第２電流源９と同じ電気的特性にするのが望ましい。これにより、第３電流源１１とＮＭＯＳトランジスタＭ１のドレインとの間の経路の電圧と、第１電流源８と広帯域制御トランジスタ７のソースとの間の経路の電圧と、第２電流源９とＮＭＯＳトランジスタＭ１，Ｍ２のソースとの間の経路の電圧とを揃えることができ、第１〜第３電流源８，９，１１の相対精度が高くなる。また、差動回路２の対称性が向上したことで、出力電圧Ｖoutのオフセット電圧を低減できる。
【００４２】
また、図４のＬＤＯレギュレータ１においても、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００４３】
図４では、図２のＬＤＯレギュレータ１に第３電流源１１を追加したが、図３のＬＤＯレギュレータ１に第３電流源１１を追加して対称構成にしてもよい。
【００４４】
（第４の実施形態）
以下に説明する第４の実施形態は、差動回路２の非反転入力側にも広帯域制御トランジスタ７と同様のトランジスタを設けて、出力電圧Ｖoutのオフセット電圧を低減するものである。
【００４５】
図５は第４の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図である。図５のＬＤＯレギュレータ１は、図４の構成に加えて、第３電流源１１とＮＭＯＳトランジスタＭ１のドレインとの間に接続されるＮＭＯＳトランジスタ１２を備えている。このＮＭＯＳトランジスタ１２のドレインはＮＭＯＳトランジスタＭ１のドレインに接続され、ＮＭＯＳトランジスタ１２のソースは第３電流源１１に接続され、ＮＭＯＳトランジスタ１２のゲートは基準電圧Ｖrefに設定され、ＮＭＯＳトランジスタＭ１のゲートにも接続されている。
【００４６】
ＮＭＯＳトランジスタ１２のゲート電圧は基準電圧Ｖrefであるため、ソース電圧も基準電圧Ｖrefに応じた電圧になり、第３電流源１１とＮＭＯＳトランジスタ１２との接続経路の電圧を定電圧化することができる。これにより、差動回路２の対称性が向上し、出力電圧Ｖoutのオフセット電圧を低減できる。
【００４７】
図５のＬＤＯレギュレータ１では、第２電流源９と第３電流源１１の電気特性を同じにし、かつ広帯域制御トランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。
【００４８】
また、図５のＬＤＯレギュレータ１においても、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００４９】
図５では、図４のＬＤＯレギュレータ１にＮＭＯＳトランジスタ１２を追加したが、図３のＬＤＯレギュレータ１に第３電流源１１とＮＭＯＳトランジスタ１２を追加して対称構成にしてもよい。
【００５０】
（第５の実施形態）
以下に説明する第５の実施形態は、位相余裕の微調整を行うものである。
【００５１】
図６は第５の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図である。図６では、図５と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５２】
図６のＬＤＯレギュレータ１は、図５の構成に加えて、広帯域制御トランジスタ７のゲートとＮＭＯＳトランジスタ１２のソースとの間に接続される位相補償コンデンサ（第３コンデンサ）Ｃi3を備えている。このコンデンサＣi3の容量は、位相補償コンデンサＣi1の容量よりもはるかに小さい値であり、例えば２桁以上小さい容量値に設定される。このコンデンサＣi3を設けることで、位相余裕をわずかに微調整することができる。
【００５３】
図７は図６の変形例を示す回路図であり、位相補償コンデンサＣi3の一端を、ＮＭＯＳトランジスタ１２のソースではなく、ドレインに接続したものである。図７の場合も、図６と同様に、位相補償コンデンサＣi3を設けることで、位相余裕の微調整を行うことができる。
【００５４】
図６および図７のＬＤＯレギュレータ１においても、第２電流源９と第３電流源１１の電気特性を同じにし、かつ広帯域制御トランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００５５】
図６および図７では、図５のＬＤＯレギュレータ１に位相補償コンデンサＣi3を追加したが、第３電流源１１を有する上述したすべてのＬＤＯレギュレータ１に、位相余裕の微調整用の位相補償コンデンサＣi3を追加してもよい。
【００５６】
（第６の実施形態）
以下に説明する第６の実施形態は、差動回路２をフォールデッド・カスコード型の構成にするものである。
【００５７】
上述した図１〜図７のＬＤＯレギュレータ１では、差動回路２を一対のＮＭＯＳトランジスタＭ１，Ｍ２で構成する例を示した。ところが、入力電圧ＶINが１．５Ｖ以下の低電圧になると、基準電圧Ｖrefも低くなり、差動回路２にＮＭＯＳトランジスタを用いることはできなくなる。このような場合、差動回路２をフォールデッド・カスコード型の構成にして、一対のＰＭＯＳトランジスタＭ１，Ｍ２を設けることが考えられる。
【００５８】
図８は第６の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図である。図８では、図７と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５９】
図８のＬＤＯレギュレータ１内の差動回路２は、フォールデッド・カスコード型の構成であり、一対のＰＭＯＳトランジスタＭ１，Ｍ２を有する。この差動回路２と、一対のＰＭＯＳトランジスタＭ３，Ｍ４からなる第１カレントミラー回路３との間には、一対のＮＭＯＳトランジスタＭ５，Ｍ６からなる第２カレントミラー回路２１が接続されている。この第２カレントミラー回路２１の一対の差動出力線１０には、第４および第５電流源２２，２３が接続されている。
【００６０】
第１および第２カレントミラー回路３，２１間の一対の差動出力線１０の一方と接地線Ｖssとの間には、広帯域制御トランジスタ７と第２電流源９が直列接続され、第２電流源９には位相補償コンデンサＣi1が並列接続されている。
【００６１】
一対の差動出力線１０の他方と接地線Ｖssとの間には、ＮＭＯＳトランジスタ１２と第３電流源１１が直列接続されている。ＮＭＯＳトランジスタ１２のドレインと出力電圧線Ｖoutとの間には、位相余裕の微調整用の位相補償コンデンサＣi1が接続されている。
【００６２】
差動回路２内に一対のＰＭＯＳトランジスタＭ１，Ｍ２を設けているため、基準電圧Ｖrefが１．２Ｖ程度の定電圧であっても、問題なく比較動作を行うことができ、低電圧の出力電圧Ｖoutを生成できる。
【００６３】
第２〜第５電流源９，１１，２２，２３の各一端、位相補償コンデンサＣi1の一端、電圧分圧回路６の一端、出力コンデンサＣoutの一端はいずれも接地線Ｖssに接続されている。また、第１電流源８の一端、第１カレントミラー回路３の一端、位相補償回路４の一端、および出力段トランジスタ５のソースはいずれも入力電圧線ＶINに接続されている。
【００６４】
図９は図８の変形例を示す回路図である。図９のＬＤＯレギュレータ１は、位相余裕の微調整用の位相補償コンデンサＣi1の一端を、ＮＭＯＳトランジスタ１２のドレインではなく、ソースに接続したことを特徴としている。
【００６５】
図９のＬＤＯレギュレータ１も、図８と同様に、フォールデッド・カスコード型の構成であるため、入力電圧ＶINが低電圧であっても、安定に動作させることができる。
【００６６】
図８および図９のＬＤＯレギュレータ１において、第２電流源９と第３電流源１１の電気特性を同じにし、かつ第４電流源２２と第５電流源２３の電気特性を同じにし、かつ広帯域制御トランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００６７】
図８および図９のＬＤＯレギュレータ１は、位相余裕の微調整用の位相補償コンデンサＣi3を備えているが、これは省略してもよい。
【００６８】
（第７の実施形態）
以下に説明する第７の実施形態は、ＬＤＯレギュレータ１内のトランジスタの導電型を第１〜第６の実施形態とは逆にして、回路の接続関係も逆にしたものである。
【００６９】
図１０は第７の実施形態に係るＬＤＯレギュレータ１の内部構成を示す回路図である。図１０のＬＤＯレギュレータ１内の各トランジスタの導電型は、図６のＬＤＯレギュレータ１内の各トランジスタの導電型とはすべて逆になっており、かつ、入力電圧線ＶINと接地線Ｖss間の回路の接続関係も逆になっている。図１０では、導電型は異なるが、図６の各トランジスタに対応するトランジスタには、同一符号を付している。
【００７０】
図１０のＬＤＯレギュレータ１では、第１〜第３電流源８，９，１１の各一端と、位相補償コンデンサＣi1の一端と、電圧分圧回路６の一端と、出力コンデンサＣoutの一端と、負荷抵抗Ｒloadの一端とは、いずれも入力電圧線ＶINに接続されている。また、一対のＮＭＯＳトランジスタＭ１，Ｍ２からなるカレントミラー回路３の一端と、位相補償回路４の一端と、出力段トランジスタ５のソースとは、いずれも接地線Ｖssに接続されている。
【００７１】
この他、図１０のＬＤＯレギュレータ１は、一対のＰＭＯＳトランジスタＭ１，Ｍ２からなる差動回路２と、ＰＭＯＳトランジスタからなる広帯域制御トランジスタ７と、広帯域制御トランジスタ７のソースと入力電圧線ＶINとの間に並列接続される第２電流源９および位相補償コンデンサＣi1と、広帯域制御トランジスタ７の対称位置に接続されるＰＭＯＳトランジスタ１２と、このトランジスタ１２のソースと入力電圧線ＶINとの間に接続される第３電流源１１と、位相余裕の微調整のための位相補償コンデンサＣi1とを有する。
【００７２】
図１１は図１０の変形例を示す回路図であり、フォールデッド・カスコード型の差動回路２を有する。図１１のＬＤＯレギュレータ１は、図８のＬＤＯレギュレータ１内のトランジスタの導電型を逆にして、回路の接続関係も逆にしたものである。
【００７３】
図１１のＬＤＯレギュレータ１では、第１、第３〜第５電流源８，１１，２２，２３の各一端と、電圧分圧回路６の一端と、出力コンデンサＣoutの一端とは、入力電圧線ＶINに接続されている。また、第２電流源９の一端と、一対のＮＭＯＳトランジスタＭ３，Ｍ４からなるカレントミラー回路３の一端と、位相補償コンデンサＣi1の一端と、位相補償回路４の一端とは接地線Ｖssに接続されている。
【００７４】
図１１のＬＤＯレギュレータ１は、一対のＮＭＯＳトランジスタＭ１，Ｍ２からなる差動回路２と、差動回路２と接地線Ｖssとの間に接続される第１電流源８と、差動回路２の差動出力線１０に接続される一対のＰＭＯＳトランジスタＭ５，Ｍ６からなる第２カレントミラー回路２１と、このカレントミラー回路２１に接続される一対のＮＭＯＳトランジスタＭ３，Ｍ４からなる第１カレントミラー回路３と、入力電圧線ＶINとＰＭＯＳトランジスタＭ６のドレインとの間に直列接続される第２電流源９および広帯域制御トランジスタ７と、この広帯域制御トランジスタ７のソースと接地線Ｖssとの間に接続される位相補償コンデンサＣi1と、入力電圧線ＶINとＰＭＯＳトランジスタＭ５のドレインとの間に直列接続される第３電流源１１およびＰＭＯＳトランジスタ１２とを有する。
【００７５】
図１０および図１１のＬＤＯレギュレータ１において、第２電流源９と第３電流源１１の電気特性を同じにし、かつ広帯域制御トランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００７６】
図１０において、広帯域制御トランジスタ７のゲートは、出力電圧線Ｖoutに接続してもよい。また、図１０において、ＰＭＯＳトランジスタ１２を省略してもよい。さらに、図１０において、ＰＭＯＳトランジスタ１２と第３電流源１１を省略してもよい。また、図１０および図１１において、位相補償コンデンサＣi3を省略してもよい。
【００７７】
（第８の実施形態）
以下に説明する第８の実施形態は、ＬＤＯレギュレータ１の低電圧側の基準電圧を負電圧にするものである。
【００７８】
図１２は第８の実施形態に係るＬＤＯレギュレータ１の回路図である。図１２のＬＤＯレギュレータ１は、図２の回路構成に類似しているが、低電圧側の基準電圧が接地電圧ではなく、負電圧（＝−ＶIN2）である。
【００７９】
図１２のＬＤＯレギュレータ１には２種類の入力電圧ＶIN1，ＶIN2が入力され、そのうちの一方は高電圧側の入力電圧線ＶIN1となり、他方は低電圧側の入力電圧線（＝−ＶIN2）となる。
【００８０】
一対のＮＭＯＳトランジスタＭ１，Ｍ２からなる差動回路２と負側入力電圧線（＝−ＶIN2）との間には第１電流源８が接続され、ＮＭＯＳトランジスタＭ２のドレインと負側入力電圧線（＝−ＶIN2）との間には、広帯域制御トランジスタ７と第２電流源９が直列接続されている。また、出力電圧線Ｖoutと負側入力電圧線（＝−ＶIN2）との間には電圧分圧回路６と負荷抵抗Ｒloadが並列接続されている。さらに、広帯域制御トランジスタ７のソースとＮＭＯＳトランジスタＭ１のゲートの間には位相補償コンデンサＣi1が接続されている。
【００８１】
図１３は図１２の変形例を示す回路図である。図１３のＬＤＯレギュレータ１は、位相補償コンデンサＣi1の一端を、広帯域制御トランジスタ６のゲートではなく、正側入力電圧線ＶIN1に接続するとともに、この正側入力電圧線ＶIN1を接地電圧レベルにした点で、図１２とは異なっている。
【００８２】
図１３のＬＤＯレギュレータ１の負側入力電圧線の電圧レベルは、−（ＶIN1＋ＶIN2）であり、図１２よりもさらに低電圧で動作することになる。
【００８３】
図１２と図１３のＬＤＯレギュレータ１は、負側入力電圧線の電圧レベルを接地電圧よりも低い負電圧にした点を除けば、図２のＬＤＯレギュレータ１と同様に動作し、同様の効果が得られる。
【００８４】
図１２と図１３のＬＤＯレギュレータ１において、出力コンデンサＣoutと位相補償コンデンサＣi1の負側電極の電圧は、図１２および図１３に図示された電圧に設定する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００８５】
図１２および図１３において、広帯域制御トランジスタ７のゲートは出力電圧線Ｖoutに接続してもよい。また、図１２および図１３において、図４と同様に第３電流源１１を追加して対称構成にしてもよい。さらに、より対称化を高めるために、図５と同様にＮＭＯＳトランジスタ１２を追加してもよい。また、図１２および図１３において、図６や図７のような位相補償コンデンサＣi3を追加してもよい。
【００８６】
（第９の実施形態）
以下に説明する第９の実施形態は、第１の実施形態における広帯域制御トランジスタ７の導電型を逆にしたものである。
【００８７】
図１４は第９の実施形態に係るＬＤＯレギュレータ１の回路図である。図１４のＬＤＯレギュレータ１は、図２のＬＤＯレギュレータ１と比べて、広帯域制御トランジスタ７、第２電流源９および位相補償コンデンサＣi1の接続形態が異なっている。図１４の広帯域制御トランジスタ７はＰＭＯＳトランジスタであり、そのソースと入力電圧線ＶINとの間に第２電流源９が接続され、そのソースと接地線Ｖssとの間に位相補償コンデンサＣi1が接続されている。
【００８８】
このように、広帯域制御トランジスタ７をＰＭＯＳトランジスタで構成した場合でも、図２と同様に広帯域化を実現できる。
【００８９】
図１４のＬＤＯレギュレータ１の場合も、図２と同様に、オフセット調整のために、トランジスタＭ１，Ｍ２のサイズ比を変更するか、あるいは、カレントミラー回路３内の一対のトランジスタＭ３，Ｍ４のサイズ比を変更するのが望ましい。
【００９０】
また、図１４のＬＤＯレギュレータ１において、出力コンデンサＣoutと位相補償コンデンサＣi1の一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００９１】
同様にして、上述した各実施形態で説明したＮＭＯＳトランジスタからなる広帯域制御トランジスタ６をＰＭＯＳトランジスタに置換することも可能である。
【００９２】
図１５は図６の変形例を示す回路図である。図１５のＬＤＯレギュレータ１は、入力電圧線ＶINとＮＭＯＳトランジスタＭ２のゲートとの間に直列接続される第２電流源９および広帯域制御トランジスタ７と、入力電圧線ＶINとＮＭＯＳトランジスタＭ１のゲートとの間に直列接続される第３電流源１１およびＰＭＯＳトランジスタ１２と、ＮＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のゲートとの間に接続される位相補償コンデンサＣi1とを備えている。広帯域制御トランジスタ７のゲートはＮＭＯＳトランジスタＭ２のゲートに接続され、ＰＭＯＳトランジスタ１２のゲートはＮＭＯＳトランジスタＭ１のゲートに接続されている。
【００９３】
図１５のＬＤＯレギュレータ１においても、第２電流源９と第３電流源１１の電気特性を同じにし、かつ広帯域制御トランジスタ７とＰＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００９４】
図１４および図１５において、広帯域制御トランジスタ７のゲートは出力電圧線Ｖoutに接続してもよい。また、図１５において、ＰＭＯＳトランジスタ１２を省略してもよい。また、図１５において、位相補償コンデンサＣi3の接続箇所は図示されたものに限定されないし、図１４に位相補償コンデンサＣi3を追加してもよい。
【００９５】
図１６は図８の変形例を示す回路図である。図１６のＬＤＯレギュレータ１は、フォールデッド・カスコード型の構成である。入力電圧線ＶINとＰＭＯＳトランジスタＭ４のドレインとの間には、第２電流源９と広帯域制御トランジスタ７が直列接続され、入力電圧線ＶINとＰＭＯＳトランジスタＭ３のドレインとの間には、第３電流源１１とＰＭＯＳトランジスタ１２が直列接続され、広帯域制御トランジスタ７のソースと接地線Ｖssとの間には位相補償コンデンサＣi1が接続され、ＰＭＯＳトランジスタＭ３のドレインと広帯域制御トランジスタ７のゲートとの間にはコンデンサＣi3が接続されている。
【００９６】
図１６のＬＤＯレギュレータ１において、第２電流源９と第３電流源１１の電気特性を同じにし、かつ第４電流源２２と第５電流源２３の電気特性を同じにし、かつ広帯域制御トランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【００９７】
以下に示す図１７および図１８に示すＬＤＯレギュレータ１は、上述した図１５および図１６に示すＬＤＯレギュレータ１の広帯域トランジスタ７の導電型を逆にして、入力電圧線ＶINと接地線Ｖssの間の回路の接続形態も逆にしたものである。
【００９８】
図１７のＬＤＯレギュレータ１は、差動回路２内のＰＭＯＳトランジスタＭ２のドレインと接地線Ｖssとの間に直列接続される広帯域制御トランジスタ７および第２電流源９と、広帯域制御トランジスタ７のゲートと接地線Ｖssとの間に接続される位相補償コンデンサＣi1と、ＰＭＯＳトランジスタＭ１のドレインと接地線Ｖssとの間に直列接続されるＮＭＯＳトランジスタ１２および第３電流源１１と、ＮＭＯＳトランジスタ１２のドレインと広帯域制御トランジスタ７のゲートとの間に接続されるコンデンサＣi3とを備えている。
【００９９】
図１７のＬＤＯレギュレータ１においても、第２電流源９と第３電流源１１の電気特性を同じにし、かつ広帯域制御トランジスタ７とＰＭＯＳトランジスタの電気特性も同じにするのが望ましい。また、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を入力電圧線ＶINまたは接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【０１００】
図１８のＬＤＯレギュレータ１は、第２カレントミラー回路２１内のＮＭＯＳトランジスタＭ４のドレインと接地線Ｖssとの間に直列接続される広帯域制御トランジスタ７および第２電流源９と、この第２電流源９に並列接続される位相補償コンデンサＣi1と、ＮＭＯＳトランジスタＭ３のドレインと接地線Ｖssとの間に直列接続されるＮＭＯＳトランジスタ１２および第３電流源１１と、ＮＭＯＳトランジスタ１２のドレインと広帯域制御トランジスタ７のゲートとの間に接続されるコンデンサＣi3とを備えている。
【０１０１】
図１８のＬＤＯレギュレータ１において、第２電流源９と第３電流源１１の電気特性を同じにし、かつ第４電流源２２と第５電流源２３の電気特性を同じにし、かつ広帯域制御トランジスタ７とＮＭＯＳトランジスタ１２の電気特性も同じにするのが望ましい。また、出力コンデンサＣoutと位相補償コンデンサＣi1の各一端を入力電圧線ＶINまたは接地線Ｖssに接続する代わりに、インピーダンスが低い安定した電圧経路に接続してもよい。さらに、位相補償回路４は省略してもよい。
【０１０２】
図１７において、ＰＭＯＳトランジスタ１２を省略してもよいし、さらに第３電流源１１も省略してもよい。また、図１７において、広帯域制御トランジスタ７のゲートは出力電圧線Ｖoutに接続してもよい。さらに、図１６〜図１８において、位相補償コンデンサＣi3は省略してもよいし、位相補償コンデンサＣi3の接続箇所は図示されたものに限定されない。
【０１０３】
上述した第２〜第９の実施形態においても、第１の実施形態と同様に、広帯域制御トランジスタ７、第２電流源９および位相補償コンデンサＣi1を備えているため、出力電圧Ｖoutに重畳された高周波信号を瞬時に増幅することが可能となり、広帯域化を実現でき、出力コンデンサＣoutにはセラミックコンデンサを使用可能となる。
【０１０４】
上述した各実施形態では、チップ化することを前提として、すべてのトランジスタをＭＯＳトランジスタで構成する例を説明したが、各実施形態とも、バイポーラトランジスタで構成することも可能である。
【０１０５】
また、各実施形態に係るＬＤＯレギュレータ１は、スイッチング動作を行うスイッチングレギュレータ（ＤＣ−ＤＣコンバータを含む）と組み合わせて使用することができる。すなわち、スイッチングレギュレータで昇圧または降圧の直流電圧変換を行った後に、ＬＤＯレギュレータ１で、入出力電圧がわずかな電圧差の出力電圧Ｖoutを生成して、ＣＰＵ等の負荷電流が大きく変動する負荷に接続してもよい。
【０１０６】
上述した各実施形態では、出力電圧Ｖoutを電圧分圧回路６で分圧した分圧電圧Ｖdivを差動回路２に帰還させているが、電圧分圧回路６は必須の構成ではなく、出力電圧Ｖoutを直接差動回路２に帰還させてもよい。この場合、差動回路２内のトランジスタＭ２と広帯域制御トランジスタ７の各ゲートには出力電圧Ｖoutが入力されることになる。すなわち、差動回路２内のトランジスタＭ２と広帯域制御トランジスタ７の各ゲートには、出力電圧Ｖoutに相関する電圧を印加すればよい。
【０１０７】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１０８】
１  ＬＤＯレギュレータ、２  差動回路、３  第１カレントミラー回路、４  位相補償回路、５  出力段トランジスタ、６  電圧分圧回路、７  広帯域制御トランジスタ、８  第１電流源、９  第２電流源、１０  差動出力線、１１第３電流源
Ｃi1  位相補償コンデンサ、Ｃout  出力コンデンサ
【図１】
0005715587.tif 000002
【図２】
0005715587.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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