(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された、スパイラルインダクタと、ループ導体と、前記ループ導体の一端を開放／短絡するスイッチと、を含む可変インダクタであって、
前記ループ導体は前記スパイラルインダクタの下層に配置され、
前記スイッチを用いて前記ループ導体の一端を開放／短絡することによって、前記スパイラルインダクタのインダクタンス値を変更する可変インダクタであって、
前記ループ導体は、前記スパイラルインダクタに対して垂直方向に形成されており、前記スパイラルインダクタを構成する最外周ラインにより囲まれた領域下、あるいは内側に配置される可変インダクタ。
【請求項２】
請求項１に記載の可変インダクタであって、
前記スパイラルインダクタは前記半導体基板の一表面に形成されており、
前記ループ導体は、
前記スパイラルインダクタより下層に形成された第１層導体と、
前記第１層導体よりも下層に形成された第２層導体と
前記半導体基板の少なくとも一部を、前記表面に垂直な方向に形成されたビア内に形成され、前記第１及び第２層導体間を接続する垂直導体と、
前記ループ導体の一端を開放／短絡するためのスイッチと、
を含む可変インダクタ。
【請求項３】
請求項２に記載の可変インダクタであって、
前記半導体基板はシリコン基板であり、
前記スパイラルインダクタは、前記シリコン基板の最表層に形成された表面導体において構成され、
前記第１層導体は、前記表面導体に対し、層間絶縁膜を介して下層側に配置された内層導体であり、
前記第２層導体は、前記シリコン基板の裏面に形成された裏面導体であり、
前記ループ導体は、
前記内層導体と、
前記シリコン基板を貫通する貫通ビア内に形成された垂直導体と、
前記裏面導体と、
前記ループ導体の一端を開放／短絡するためのスイッチと、
を含む可変インダクタ。
【請求項４】
請求項１乃至３のいずれか１項に記載の可変インダクタであって、
前記スイッチは、前記ループ導体の一端に接続された可変抵抗を含み、前記可変抵抗の抵抗値を調整することにより、スパイラルインダクタのインダクタンス値を調整する可変インダクタ。
【請求項５】
請求項１乃至４のいずれか１項に記載の可変インダクタであって、
前記スパイラルインダクタの下部に、前記ループ導体が複数設けられた可変インダクタ。
【請求項６】
請求項１乃至５のいずれか１項に記載の可変インダクタであって、
前記ループ導体は、前記スパイラルインダクタの形成された前記半導体基板の表面に垂直な方向において複数回巻回されたスパイラル状であり、
前記スイッチは、前記ループ導体の一端を開放／短絡することによって、前記ループ導体の巻数が変更する可変インダクタ。
【請求項７】
請求項１乃至６のいずれか１項に記載の可変インダクタを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変インダクタ及びこれを用いた半導体装置に係り、例えばＣＭＯＳプロセスを用いて形成され、ミリ波帯を含む超高周波数帯において用いられる半導体装置において、整合回路を構成するインダクタのインダクタンス値を調整する技術に関するものである。
【背景技術】
【０００２】
ミリ波帯を用いた無線通信分野においてＣＭＯＳプロセスを用いたＭＭＩＣ（monolithic microwave integrated circuit）の開発が進められており、整合回路の集中定数化によるチップ面積の小型化も進められている。
一般に、整合回路を集中定数化すると、インダクタンス又は容量の自己共振周波数によって、狭帯域化するという課題がある。
集中定数化された素子を用いた整合回路では、狭帯域特性を改善するために、整合回路を可変にすることが一般的である。整合回路内の容量を可変とするためには、バラクタを用いるか、容量を並列化してスイッチのＯＮ／ＯＦＦによって制御することが考えられる。しかしながら、ミリ波帯ではバラクタ又はスイッチを用いることによって整合回路における損失が大きくなるという課題がある。
【０００３】
このような課題を解決する方法として、例えばインダクタのインダクタンス値を調整する構成が提案されている（例えば特許文献１、特許文献２参照）。
図１３は特許文献１に記載された可変インダクタの概略構成図である。図１３において、インダクタンス可変素子１０１は、渦巻き状のスパイラル電極１０２と、スパイラル電極１０２の周回部分を短絡することにより、入出力電極１０３、１０４間を流れる電流を、短絡させるためのスイッチ１０５、１０６とを有している。
スイッチ１０５、１０６は、ゲート電極１０７、１０８と、ゲート電極１０７、１０８を挟んで形成された拡散領域１０９、１１０、１１１とを用いて構成されている。これらインダクタンス可変素子１０１、スイッチ１０５、１０６は、絶縁層１１２を介して、シリコン基板１１３上に形成されている。
拡散領域１０９、１１０、１１１のそれぞれは、ｐ型不純物を熱拡散あるいはイオン打ち込みにより、ｎ型シリコン基板１１３表面に形成される。
【０００４】
可変インダクタにおいては、インダクタンス値は入出力電極１０３、１０４の間のスパイラル電極１０２の長さによって決定される。可変インダクタは、スイッチ１０５をＯＮすることにより、入出力電極１０３、１０４間のスパイラル電極１０２の長さを短くでき、さらにスイッチ１０６をＯＮすることによって、スパイラル電極１０２の長さをさらに短くできる。
【０００５】
また、図１４に、特許文献２に記載された可変インダクタの概略構成図を示す。図１４において、スパイラルコイル２０１、スパイラルコイルの第１層２０２、スパイラルコイルの第２層２０３、制御回路２０４、スイッチ２０５、シリコン基板２０６、周囲配線２０７、周囲配線の第１層２０８、周囲配線の第２層２０９を含む構成である。
【０００６】
特許文献２の可変インダクタは以下のように構成される。スパイラルコイル２０１の周囲に周囲配線２０７を設け、周囲配線２０７の一端にスイッチ２０５を接続した構成において、制御回路２０４からの制御信号によってスイッチをＯＮ／ＯＦＦさせ、周囲配線２０７の一端を開放／短絡させる。
周囲配線２０７の一端を開放させた状態に比べて、周囲配線２０７の一端を短絡させた状態では、スパイラルコイル２０１において発生する磁束が周囲配線２０７を貫通することによって周囲配線２０７に誘導電流が流れ、スパイラルコイル２０１の磁束を打ち消し、スパイラルコイル２０１のインダクタンス値は低下する。すなわち、スイッチ２０５をＯＮ／ＯＦＦすることによって周囲配線２０７の一端を開放／短絡し、インダクタンス値を可変とする。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第３３１８０８６号公報
【特許文献２】特開２００８−１６７０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１のインダクタ構成では、スイッチのＯＮ／ＯＦＦによってインダクタンス値を変更できるが、インダクタに直列にスイッチが配置さるため、ミリ波帯ではスイッチの影響によって損失が大きくなるという課題がある。
また、上記特許文献２のようなインダクタ構成では、周囲配線２０７の状況によってインダクタンス値を変更できるが、インダクタンス値を変更するにはインダクタ周囲に配線領域が必要となり、インダクタの占める面積が大きくなるという課題がある。
また、インダクタ周囲に周囲配線を設けることにより、インダクタの入出力ラインの下部が配線領域となるため、インダクタの入出力ラインが長くなり、損失が大きくなるという課題がある。
【０００９】
本発明は、前記実情に鑑みてなされたものであり、インダクタの占有面積を拡大させずに、また調整可能な周波数帯域が広く、損失の小さい可変インダクタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の課題を解決するための本発明の可変インダクタは、半導体基板上に形成された、スパイラルインダクタと、ループ導体と、前記ループ導体の一端を開放／短絡するスイッチと、を含む可変インダクタであって、前記ループ導体は前記スパイラルインダクタの下層に配置され、前記スイッチを用いて前記ループ導体の一端を開放／短絡することによって、前記スパイラルインダクタのインダクタンス値を変更可能としたものである。
上記構成によれば、可変インダクタの占有面積を拡大させずに、インダクタンス値を調整できる。
【００１１】
また、本発明は、前記可変インダクタであって、前記ループ導体は前記スパイラルインダクタに対して垂直方向に形成されたものを含む。
この構成によれば、ループ導体がスパイラルインダクタに対して垂直方向に形成されているため、占有面積を小さくでき、ＭＯＳＦＥＴを含むトランジスタを用いてスイッチを形成する場合にも、スパイラルインダクタの形成領域下に収めることが可能となる。
【００１２】
また、本発明は、前記可変インダクタであって、前記スパイラルインダクタが、前記半導体基板の一表面に形成されており、前記ループ導体は、前記スパイラルインダクタより下層に形成された第１層導体と、前記第１層導体よりも下層に形成された第２層導体と、前記半導体基板の少なくとも一部を、前記表面に垂直な方向に形成されたビア内に形成され、前記第１及び第２層導体間を接続する垂直導体と、前記ループ導体の一端を開放／短絡するためのスイッチと、を用いて構成される。
上記構成によれば、ループ導体を半導体基板の一表面に対して垂直なループを構成することによって、半導体基板上における占有面積を拡大することなく、ループ面積を大きくとることができる。そして、ループ導体を流れる誘導電流により、結果的にスパイラルインダクタにより発生する磁束の影響を、より大きく受けられるため、可変インダクタのインダクタンス値を大きく変えることができる。また、発振回路としての半導体集積回路装置において、製造プロセスにおける配線のための導体パターン形成工程において、マスクパターンの変更によって、工数の増大なしにループ導体を形成できる。
【００１３】
また、本発明は、前記可変インダクタであって、前記半導体基板はシリコン基板であり、前記スパイラルインダクタは、前記シリコン基板の最表層に形成された表面導体において構成され、前記第１層導体は、前記表面導体に対し、層間絶縁膜を介して下層側に配置された内層導体であり、前記第２層導体は、前記シリコン基板の裏面に形成された裏面導体であり、前記ループ導体は、前記内層導体と、前記シリコン基板を貫通する貫通ビア内に形成された垂直導体と、前記裏面導体と、前記ループ導体の一端を開放／短絡するためのスイッチとを含む。
上記構成によれば、ループ導体のループ面積を大きくとることができ、結果的にスパイラルインダクタにおいて発生する磁束の影響をより大きく受けるため、可変インダクタのインダクタンス値の可変範囲を大きくできる。また裏面導体を用いているため、より大きなループを形成でき、インダクタンス値の可変範囲を広くできる。
【００１４】
また、本発明は、前記可変インダクタであって、前記ループ導体は、前記スパイラルインダクタを構成する最外周ラインにより囲まれた領域下、あるいは内側に配置される。
上記構成によれば、ループ導体に起因する占有面積の増大なしに、前記可変インダクタのインダクタンスを効率よく変更できる。
【００１５】
また、本発明は、前記可変インダクタであって、前記スイッチは、前記ループ導体の一端に接続された可変抵抗を含み、前記可変抵抗の抵抗値を調整することにより、スパイラルインダクタのインダクタンス値を調整する。
上記構成によれば、ループ導体に接続された可変抵抗の抵抗値を調整することによって、ループ導体に流れる誘起電流量を調整でき、結果的に可変インダクタのインダクタンス値を精度良く調整できる。
【００１６】
また、本発明は、前記可変インダクタであって、前記スパイラルインダクタの下部に、前記ループ導体が複数設けられるものを含む。
上記構成によれば、複数のループ導体に流れる誘起電流量をそれぞれ調整できるため、結果として可変インダクタのインダクタンス値を精度良く調整でき、かつ調整範囲を大きくできる。
【００１７】
また、本発明は、前記可変インダクタであって、前記ループ導体は、前記スパイラルインダクタの形成された前記半導体基板の表面に垂直な方向において複数回巻回されたスパイラル状であり、前記スイッチは、前記ループ導体の一端を開放／短絡することによって前記ループ導体の巻数が変更可能に構成される。
上記構成によれば、複数のループ導体に流れる誘起電流量をそれぞれ調整できるため、結果として可変インダクタのインダクタンス値を精度良く調整でき、かつ調整範囲を大きくできる。また、ループの巻回回数を大きくすることによって、誘導電流の変化による磁束変化を拡大でき、インダクタンスの調整範囲を増大できる。
【００１８】
また、本発明の半導体装置は、前記可変インダクタを含む構成である。
このような構成とすることによって、発振回路等のＣＭＯＳ回路を構成する半導体基板上において可変インダクタを構成できるため、整合回路等に用いることにより高周波回路の周波数を調整できる。
【発明の効果】
【００１９】
本発明の可変インダクタによれば、シリコン基板を貫通する貫通ビア等を用いたループ導体を、スパイラルインダクタの下層にループ導体を配置し、スイッチによりループ導体の一端を開放／短絡することによって、ループ導体に流れる誘起電流を調整する。これにより高周波数帯域において、インダクタンス値を効率よく変更できる。従って、ミリ波帯のように、広帯域において整合を調整する必要がある場合に用いる可変整合回路を構成できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１に係る可変インダクタの概略構成図
【図２】本発明の実施の形態１に係る可変インダクタを示す図、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は（ａ）のＢ−Ｂ断面図
【図３】本発明の実施の形態１に係る可変インダクタを用いた半導体装置を示す図、（ａ）は等価回路、（ｂ）は概略ブロック図
【図４】本発明の実施の形態２に係る可変インダクタの概略構成図
【図５】本発明の実施の形態２に係る可変インダクタを示す図、（ａ）は上面図、（ｂ）は断面図
【図６】本発明の実施の形態３に係る可変インダクタの上面図
【図７】本発明の実施の形態４に係る可変インダクタのループ導体を示す斜視図
【図８】本発明の実施の形態４に係る可変インダクタを示す図、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ断面図
【図９】本発明の実施の形態５に係る可変インダクタのループ導体を示す斜視図
【図１０】本発明の実施の形態５に係る可変インダクタを示す図、（ａ）は可変インダクタのスパイラルインダクタ２の上面図、（ｂ）はループ導体の上面図、（ｃ）は（ａ）のＡ−Ａ断面図
【図１１】本発明の実施の形態５の変形例１に係る可変インダクタのループ導体を示す図、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ断面図
【図１２】本発明の実施の形態５の変形例２に係る可変インダクタのループ導体を示す図、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ断面図
【図１３】従来の可変インダクタの概略構成図
【図１４】従来の可変インダクタの概略構成図
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について、図面を用いて説明する。
（実施の形態１）
次に、本発明の実施の形態１について図面を参照しつつ説明する。
図１は実施の形態１に係る可変インダクタの概略構成図である。図２（ａ）は可変インダクタ１の上面図、図２（ｂ）はＡ−Ａ断面図、図２（ｃ）はＢ−Ｂ断面図）である。図３は可変インダクタ１を含む半導体集積回路装置１００の概略構成図であり、図３（ａ）は半導体集積回路装置の等価回路を示す図、図３（ｂ）は半導体集積回路装置の概略ブロック図である。
可変インダクタ１は、図３（ａ）および（ｂ）に示すようにトランジスタ２０、又は、キャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成する。図１および図２（ａ）乃至（ｃ）では可変インダクタについて示し、他の素子領域については省略する。
可変インダクタ１は、図１および図２に示すように、半導体基板としてのシリコン基板４表面に形成されたスパイラルインダクタ２と、スパイラルインダクタ２に対して垂直方向に形成されたループ導体５と、スイッチ７とを含む構成であり、スイッチ７によりループ導体５の一端を開放／短絡することによって、スパイラルインダクタ２のインダクタンス値を変更可能とした。
なお、可変インダクタ１の占有面積とは、図２（ａ）のループ導体５とスイッチ７とでしめされた領域であり、シリコン基板４表面に対しての面積である。
【００２２】
スパイラルインダクタ２は、半導体基板としてのシリコン基板４の表面に層間絶縁膜３を介して最表層に形成されたスパイラル状の金層パターンを用いた表面導体において構成されている。
ループ導体５は、内層導体６としてのアルミニウム層パターンと、裏面導体９としてのアルミニウム層パターンと、垂直導体８と、スイッチ７とを用いて構成される。
なお、図１におけるスイッチ７と内層導体６としてのアルミニウム層パターンとの配置関係は、図の記載を簡略化している。より詳しい配置関係は、図２（ｂ）、（ｃ）に示す。
内層導体６としてのアルミニウム層パターンは、表面導体に対し、層間絶縁膜３を介して下層側に配置される。裏面導体９としてのアルミニウム層パターンは、シリコン基板４の裏面に形成される。垂直導体８は、シリコン基板４を貫通する貫通ビア８ｖ内に形成される。スイッチ７は、ループ導体の一端を開放／短絡する。
スイッチ７は、図２（ｃ）に示すように、ゲート電極７Ｇとゲート電極７Ｇを挟んで形成されたソース領域７Ｓ及びドレイン領域７Ｄとによって形成される。なお、ソース領域７Ｓ及びドレイン領域７Ｄが、ループ導体５に接続され、ループ導体５の一端の開放する、又は、短絡する。
【００２３】
上記の構成をもつ可変インダクタを用いて、発振回路としての半導体集積回路装置の整合を調整する動作を以下に説明する。
可変インダクタ１は、層間絶縁膜３内に形成されたスパイラルインダクタ２と層間絶縁膜３とシリコン基板４内に構成されたループ導体５とを含む構成である。スパイラルインダクタ２は導体損を小さくするため、一般的なＣＭＯＳプロセスにおけるトップメタルである金層パターンを用いて構成される。
【００２４】
ループ導体５は、層間絶縁膜３の内部配線である内層導体６と、層間絶縁膜３とシリコン基板４を貫通する貫通ビア８ｖに形成された垂直導体８と、シリコン基板４の裏面に配置される裏面導体９と、を用いて環状の導体を形成する。また、ループ導体５は、内層導体からなるループ導体５の一部をスイッチ７により開放／短絡できる。これらの各導体はアルミニウムを含む導体により形成される。
【００２５】
ループ導体５は、スイッチ７を開放した場合には、スパイラルインダクタ２において発生する磁束がループ導体５の内側を貫いてもループ導体５に誘起電流が生じないためスパイラルインダクタ２のインダクタンス値は変わらない。
ループ導体５は、スイッチ７を短絡した場合、閉ループとなる。このため、スパイラルインダクタ２において発生磁束が、ループ導体５を貫くために、ループ導体５に誘起電流が流れ、スパイラルインダクタ２の磁束を打ち消すような磁束が発生する。そのため、スパイラルインダクタ２のインダクタンス値は減少する。
【００２６】
スイッチ７の開放／短絡を制御することによって、ループ導体５に発生する誘起電流を調整し、スパイラルインダクタ２のインダクタンス値を調整できる。
次に、スパイラルインダクタ２とループ導体５との位置関係について説明する。図２は可変インダクタ１の上面図（ａ）、およびＡ−Ａにおける断面図（ｂ）をそれぞれ示す。ループ導体５はスパイラルインダクタ２の構成するライン下部に位置しており、ループ導体５を構成する内層導体６はスパイラルインダクタ２において使用する配線層より下部の配線層において構成されている。
【００２７】
また、スイッチ７はトランジスタを用いて構成される。一般的なシリコン基板４上面（シリコン基板４と層間絶縁膜３の間）において構成され、内層導体６とスイッチ７は層間絶縁膜３内に形成されるビアにより接続される。ループ導体５を構成するために貫通ビア８ｖを用いているが、貫通ビア８ｖを用いずに、ループ導体５を層間絶縁膜３内において形成できる。
しかしながら、一般的なＣＭＯＳプロセスにおける層間膜厚は数μｍ程度と薄いため、ループ導体５の高さ方向の長さを十分に取ることが困難であり、ループ導体５により囲まれる面積が小さくなる。このため、スパイラルインダクタ２の磁束の影響を受けにくくなるので、インダクタンス値の調整幅も小さくなる。したがって、ループ導体５の形成では、貫通ビア８ｖを用いることが望ましい。
【００２８】
以上のような構成によって、スパイラルインダクタ２のインダクタンス値を調整するループ導体５をスパイラルインダクタ２の下部に、スパイラルインダクタ２に対して垂直方向に配置することによって、可変インダクタ１とした場合の占有面積を拡大することなくインダクタンス値を調整でき、またスパイラルインダクタ２の入出力ラインを必要以上に伸ばす必要がなくなり、インダクタとしての損失を少なくできる。
【００２９】
次に、図３に可変インダクタ１を含む半導体集積回路装置１００の概略構成図を示す。（ａ）は半導体集積回路装置の等価回路の一例、（ｂ）は半導体集積回路装置の概略ブロック図である。図３（ａ）および（ｂ）に示すように、半導体集積回路装置１００は可変インダクタ１の他に、トランジスタ２０、キャパシタ２１を含む構成であり、可変インダクタ１の周囲にはその他の素子が近接して配置されることが一般的である。
【００３０】
図３の構成においても、ループ導体５をスパイラルインダクタ２の下部または内側に配置することによって、トランジスタ２０又はキャパシタ２１への影響を低減できる。これに対し、ループ導体５をスパイラルインダクタ２の下部より外側に配置する場合、スパイラルインダクタ２の占有面積が増大し、更に、トランジスタ２０又はキャパシタ２１に与える影響が大きくなる。
【００３１】
以上のように、本発明の実施の形態によれば、スパイラルインダクタ２の下部に、スパイラルインダクタ２に対して垂直方向にループ導体５を形成し、ループ導体５を構成する内層導体６の一部をスイッチ７のＯＮ／ＯＦＦによって開放／短絡を制御するため、ループ導体５において発生する誘起電流を調整できる。その結果、可変インダクタ１の占有面積を小型化しながらインダクタンス値を調整できる。
【００３２】
さらに、ループ導体５のサイズは、スパイラルインダクタ２のサイズに影響なく変更できるため、例えば内層導体６あるいは裏面導体９のパターン長を伸縮することによって、ループ導体５の周囲長（ループ導体５により囲まれる領域の面積）を調整できる。
また、貫通ビアではなく、所望の深さまでビアを形成することにより、貫通ビア８ｖ内の垂直導体８の長さの調整でき、ループ導体５の周囲長（ループ導体５により囲まれる領域の面積）を調整できる。なお、中間層までのビアによりループ導体を形成できるが、ループ内面積が小さくなるため、相互インダクタンスは小さくなり、インダクタンスの調整範囲は小さくなる。
【００３３】
本発明の実施の形態によれば、可変インダクタ１のインダクタンス値調整量に合わせて、ループ導体５の形状を決定できる。
【００３４】
さらに、ループ導体５をスパイラルインダクタ２の下部に配置する場合には、配置する場所によってスパイラルインダクタ２の磁束の影響が変わるため、可変インダクタ１のインダクタンス値調整量に合わせて、ループ導体５の配置位置を決定できる。
【００３５】
導体集積回路装置の製造プロセスにおける配線のための導体パターン形成工程において、表面導体及び裏面導体形成のためのマスクパターンを変更することによって、工数の増大なしにループ導体を形成できる。あるいは貫通ビアを形成する工程についても、半導体集積回路装置において貫通ビアを形成する場合には同一プロセスによって形成すればよい。
あるいは途中工程において貫通ビアが形成される場合は、後続工程において、貫通ビア内に形成された垂直導体に接続するビアを更に形成し、垂直方向に接続してもよい。
以上のように、本発明によれば、ループ導体を半導体基板の一表面に対して垂直なループを構成することによって、半導体基板上における占有面積を増大することなく、ループ面積を大きくとることができる。
そして、ループ導体を流れる誘導電流により、スパイラルインダクタにおいて発生する磁束の影響を、より大きく受けられるため、可変インダクタのインダクタンス値を大きく変えることができる。また、発振回路としての半導体集積回路装置において、製造プロセスにおける配線のための導体パターン形成工程において、マスクパターンの変更によって工数の増大なしにループ導体を形成できる。
【００３６】
なお、本実施の形態では、ループ導体５を開放／短絡するためにスイッチ７を用いているが、例えばスイッチ７に代えて、抵抗を並列接続し、可変抵抗として、抵抗値の調整によってループ導体５に流れる誘起電流を調整しても良い。前述の構成によって、可変インダクタ１のインダクタンス値を精度良く調整できる。
【００３７】
また、前述したように、ループ導体５を、スパイラルインダクタ２を構成するライン直下またはライン直下より内側に形成することによって、可変インダクタ１の占有面積を拡大することなく、インダクタンス値を調整できる。
しかしながら、ループ導体は、スパイラルインダクタの内側に限定されることなく外側にはみ出してもよいし、内側から外側にわたって形成されてもよい。
【００３８】
また、本実施の形態において説明した可変インダクタを高周波回路の整合回路に用いることによって、整合回路の整合状態を調整でき、広い周波数帯にわたって整合を調整できる。
【００３９】
（実施の形態２）
次に、本発明の実施の形態２について図面を参照しつつ説明する。
図４は実施の形態２に係る可変インダクタの概略構成図である。図５（ａ）は可変インダクタ１の上面図、図５（ｂ）はＡ−Ａ断面図である。
可変インダクタ１は、前記実施の形態１と同様、トランジスタ２０又はキャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成する(図３（ａ）および（ｂ）参照)。ここでは可変インダクタについて示し、他の素子領域については省略する。
可変インダクタ１は、図５に示すように、半導体基板としてのシリコン基板４表面に形成されたスパイラルインダクタ２と、スパイラルインダクタ２に対して垂直方向に形成された２つのループ導体すなわち第１及び第２のループ導体５ａ、５ｂと、第１及び第２のスイッチ７ａ，７ｂとを用いて構成される。
第１及び第２のループ導体５ａ、５ｂは、スパイラルインダクタ２の最外周の相対向する２辺２ｏ１，２ｏ２に沿って形成される。それぞれのループ導体は前記実施の形態１のループ導体５と同様である。可変インダクタ１は、相対向して同様のループ導体が一つ追加されている。
可変インダクタ１は、各ループ導体は同様に形成され、それぞれスイッチを用いて構成され、第１及び第２のスイッチ７ａ、７ｂにより第１及び第２のループ導体５ａ、５ｂの一端を開放／短絡することによって、スパイラルインダクタ２のインダクタンス値を変更可能とした。
その他の構成は実施の形態１の可変インダクタと同様であるためここでは説明を省略する。同一部位には同一符号を付した。
【００４０】
以下、可変インダクタの動作について説明する。基本的な動作は実施の形態１において説明したとおりであるため省略する。可変インダクタは、第１および第２のループ導体５ａ、５ｂを設け、第１および第２のスイッチ７ａ、７ｂをＯＮ／ＯＦＦさせて第１および第２のループ導体５ａ、５ｂを構成する内層導体６の一端を開放／短絡する。これにより、可変インダクタは、第１および第２のループ導体５ａ、５ｂに流れる誘起電流を調整でき、スパイラルインダクタ２のインダクタンス値を変更できる。
【００４１】
すなわち、スパイラルインダクタ２に対して、第１のループ導体５ａと第２のループ導体５ｂを設け、第１のスイッチ７ａと第２のスイッチ７ｂを同時にＯＮすれば、第１のループ導体５ａと第２のループ導体５ｂのいずれにも誘起電流が生じる。その結果、スパイラルインダクタ２のインダクタンス値を大きく変えることができる。
【００４２】
この構成においても、図５（ａ）および図５（ｂ）に示すように、第１のループ導体５ａ及び第２のループ導体５ｂをそれぞれスパイラルインダクタ２の下部に垂直方向に形成できるため、可変インダクタ１の半導体基板の一表面における占有面積を大きくすることなく、インダクタンス値の可変幅を大きくできる。
【００４３】
本発明の実施の形態によれば、半導体集積回路装置は、スパイラルインダクタ２の下部に、スパイラルインダクタ２に対して垂直方向に第１のループ導体５ａおよび第２のループ導体５ｂを形成し、第１のループ導体５ａを構成する内層導体６の一部を第１のスイッチ７ａのＯＮ／ＯＦＦによって開放／短絡し、第２のループ導体５ｂを構成する内層導体６の一部を第２のスイッチ７ｂのＯＮ／ＯＦＦによって開放／短絡を制御するため、第１のループ導体５ａ及び第２のループ導体５ｂにおいて発生する誘起電流を調整でき、結果的に可変インダクタ１の占有面積を小型化しながらインダクタンス値を大きく調整できる。
【００４４】
第１及び第２のループ導体５ａ及び５ｂをスパイラルインダクタ２下部に配置する場合に、配置する場所によってスパイラルインダクタ２の磁束の影響が変わるため、可変インダクタ１のインダクタンス値調整量に合わせて、第１及び第２のループ導体５ａ及び５ｂの配置位置を決定できる。例えば、第１及び第２のループ導体５ａ及び５ｂを、スパイラルインダクタ２を構成する導体パターン（ライン）直下または導体パターン直下より内側に形成することによって、可変インダクタ１の占有面積を大きくすることなく、インダクタンス値を調整できる。
【００４５】
なお、本実施の形態では、第１及び第２のループ導体５ａ及び５ｂを開放／短絡するために第１及び第２のスイッチ７ａ及び７ｂを用いているが、例えばスイッチに代えて、抵抗を並列化した可変抵抗として、抵抗値の調整によって、第１及び第２のループ導体５ａ及び５ｂに流れる誘起電流を調整しても良い。このため、可変インダクタ１のインダクタンス値を精度良く調整できる。
【００４６】
（実施の形態３）
次に、本発明の実施の形態３について図面を参照しつつ説明する。図６は実施の形態３に係る可変インダクタの概略構成図である。
可変インダクタ１は、実施の形態１と同様、トランジスタ２０又はキャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成する(図３（ａ）および（ｂ）参照)。図６では、可変インダクタについて示し、他の素子領域については省略する。
可変インダクタ１は、図６に示すように、半導体基板としてのシリコン基板４表面に形成されたスパイラルインダクタ２と、スパイラルインダクタ２に対して垂直方向に形成された４つのループ導体、すなわち第１乃至第４のループ導体５ａ乃至５ｄと、第１乃至第４のスイッチ７ａ乃至７ｄとを用いて構成される。
第１及び第２のループ導体５ａ、５ｂは、スパイラルインダクタ２の最外周の相対向する２辺２ｏ１，２ｏ２に沿って形成される。また第３及び第４のループ導体５ｃ、５ｄは、スパイラルインダクタ２の最外周の相対向するもう１組の２辺２ｏ３，２ｏ４に沿って形成される。
それぞれのループ導体は前記実施の形態１のループ導体５と同様であり、相対向して同様のループ導体が一つ追加された可変インダクタ１である。各ループ導体は、同じ形状であり、それぞれにスイッチ７を含む構成である。第１乃至第４のスイッチ７ａ、７ｂ、７ｃ、７ｄが、第１乃至第４のループ導体５ａ、５ｂ、５ｃ、５ｄの一端を開放／短絡することによって、スパイラルインダクタ２のインダクタンス値を変更可能とした。
その他の構成は実施の形態１および２の可変インダクタと同様であるためここでは説明を省略する。同一部位には同一符号を付した。
【００４７】
図６に示すように、スパイラルインダクタ２の下部の最外周の４辺２ｏ１，２ｏ２，２ｏ３，２ｏ４に沿って形成される。４方向に対して、垂直方向にループ導体が形成されるよう、第１乃至第４のループ導体５ａ、５ｂ、５ｃ、５ｄを設け、それぞれ第１乃至第４のスイッチ７ａ、７ｂ、７ｃ、７ｄによりＯＮ／ＯＦＦするため、４つのループ導体に流れる誘起電流を調整できるため、インダクタンス値をより大きく調整できる。
なお、本実施の形態の構成では、第１乃至第４のループ導体５ａ、５ｂ、５ｃ、５ｄをスパイラルインダクタ２の最外周の相対向する２組の辺２ｏ１，２ｏ２、２ｏ３，２ｏ４の幅になるべく等しく形成するのが望ましい。これは磁束の漏れを防ぐためであり、この構成によれば、相互インダクタンスを最大限に大きく出来、インダクタンスの調整範囲を大きく出来る。
【００４８】
また、本実施の形態において説明した可変インダクタを高周波回路の整合回路に用いることにより、整合回路の整合状態をさらに大きな範囲において調整でき、広い周波数帯において整合を調整できる。
【００４９】
（実施の形態４）
次に、本発明の実施の形態４について図面を参照しつつ説明する。
図７は実施の形態４に係る可変インダクタのループ導体を示す斜視図、図８（ａ）は上面図、図８（ｂ）は図８（ａ）のＡ−Ａ断面図である。
前記実施の形態１乃至３ではループ導体は、巻き数１回であったが、本実施の形態では、巻き数を３回にした。
この構成においても、各ループは前記実施の形態１乃至３と同様に、内層導体６としての平行な３本のアルミニウム層パターンと、裏面導体９としての平行な３本のアルミニウム層パターンと、平行な６本の垂直導体８と、を含む構成であり、ループ導体もスパイラル状のループを構成している。
内層導体６としての平行な３本のアルミニウム層パターンは、スパイラルインダクタ２を構成する表面導体に対し、層間絶縁膜３を介して下層側に配置される。裏面導体９としての平行な３本のアルミニウム層パターンは、シリコン基板４の裏面に形成される。平行な６本の垂直導体８は、シリコン基板４を貫通する貫通ビア内に形成される。
そしてループ導体の一端を開放／短絡するためのスイッチ（図示せず）が設けられている。
【００５０】
その他の構成は実施の形態１および２の可変インダクタと同様であるためここでは説明を省略する。同一部位には同一符号を付した。
【００５１】
可変インダクタ１についても、占有面積の増大を招くことなく、前記実施の形態１と同様トランジスタ２０又はキャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成するが、より、効率よく調整が可能となり、整合回路の整合状態をさらに大きな範囲において調整でき、広い周波数帯において整合を調整できる。
【００５２】
（実施の形態５）
次に、本発明の実施の形態５について図面を参照しつつ説明する。
図９は実施の形態５に係る可変インダクタを示す斜視図、図１０（ａ）は可変インダクタのスパイラルインダクタ２の上面図、図１０（ｂ）はループ導体５の上面図、図１０（ｃ）は、（ａ）のＡ−Ａ断面図である。
前記実施の形態１乃至４ではループ導体は、基板表面に対して垂直に配されたが、本実施の形態の可変インダクタは、スパイラルインダクタ２に沿って層間絶縁膜３を介して平行にループ導体１５を設けた。
【００５３】
ループ導体１５は、スパイラルインダクタ２と同様のパターンを用いて構成され、層間絶縁膜３を介して平行に形成されている。したがって磁束の漏れはほとんどなく、しかもループ導体１５と、スパイラルインダクタ２との相互の距離は近接しているため相互インダクタンスを大きくできる。したがってインダクタンスの調整範囲を最大限に大きく出来る。
【００５４】
この構成においては、ループ導体１５は、スパイラルインダクタ２を構成する表面導体に対し、層間絶縁膜３を介して平行に、下層側に配置された内層導体６としてのスパイラル上のアルミニウム層パターン６ｓを用いて構成されている。
【００５５】
この構成によれば、ループ導体１５は、ループを形成するためにビア１８によって内層導体６のアルミニウム層パターン６ｓを接続する以外は、平面パターンを用いて構成されるため、製造がさらに容易となる。なおループ導体は１周のループであってもよい。
【００５６】
その他の構成は実施の形態１乃至４の可変インダクタと同じであるためここでは説明を省略する。同一部位には同一符号を付した。
【００５７】
可変インダクタ１についても、占有面積の増大を招くことなく、前記実施の形態１と同様トランジスタ２０又はキャパシタ２１を含むＣＭＯＳ半導体素子の搭載された半導体集積回路基板（シリコン基板４）上に搭載されて半導体集積回路装置１００を構成する。
このため、より効率よく調整でき、整合回路の整合状態をさらに大きな範囲において調整できる。従って、広い周波数帯にわたって整合を調整できる。
【００５８】
（変形例１）
また、図１１（ａ）および（ｂ）に図１０の変形例としてループ導体の上面図および断面図を示すように、同心体を構成するように複数周、例えば３周のループを持つループ導体を用いて構成しても良い。この構成によればパターン形成が１つの層により完了するため、製造が容易である。１周ごとに閉ループを形成してもよいが、１周ごとに閉ループを形成するパターン長は少なくてすむが、スイッチ７を１ループ毎に形成する必要がある。図１１（ｂ）は図１１（ａ）のＡ−Ａ断面図である。
【００５９】
（変形例２）
さらにまた、図１２（ａ）および（ｂ）に図１１（ａ）および（ｂ）に示した同心体を構成する複数周のループを持つループ導体を構成した例の変形例としてループ導体の上面図および断面図を示すように、２層構造を用いて２周のループ導体２５を形成してもよい。
そしてループ導体の一端を開放／短絡するためのスイッチ７が設けられている。
【００６０】
なお、上述した実施の形態では、ループ導体としては、アルミニウムおよび金を用いたが、他の金属導体でもよく、表面導体あるいは裏面導体と、貫通ビアなどのビア内側に形成される導体とは別の導体材料を用いてもよい。
【００６１】
また、前記実施の形態では、シリコンデバイスを構成するシリコン基板に可変インダクタンスを集積化して形成した例について説明したが、シリコン基板以外にも、ＨＥＭＴ又はＨＢＴを含む化合物半導体デバイス、ＧａＡｓデバイス、ＩｎＰデバイス、又はＧａＮデバイスにも集積化可能である。化合物半導体デバイスでは、アルミニウム又は金以外にも、仕事関数を含む所定の条件を満たす導体材料を用いればよく、単層金属あるいは多層金属を用いてもよい。
【産業上の利用可能性】
【００６２】
本発明に係る可変インダクタは、例えばシリコン基板を貫通する貫通ビアを含むビアを用いたループ導体をスパイラルインダクタの下部に垂直方向に形成し、ループ導体の一部をスイッチを用いて開放／短絡してループ導体に流れる誘起電流を調整することによって、インダクタンス値を可変に出来るという有利な効果を有するため、ミリ波帯の整合回路のように、容量が小さく、調整が難しい整合回路における可変インダクタとして有効である。
本発明の可変インダクタは、ＣＭＯＳデバイスを含むシリコンデバイス、ＨＥＭＴ又はＨＢＴを含む化合物半導体デバイス、ＧａＡｓデバイス、ＩｎＰデバイス又はＧａＮデバイスにも集積化可能である。
【符号の説明】
【００６３】
１  可変インダクタ
２  スパイラルインダクタ
３  層間絶縁膜
４  シリコン基板
５，５ｓ、１５，２５  ループ導体
５ａ  第１のループ導体
５ｂ  第２のループ導体
５ｃ  第３のループ導体
５ｄ  第４のループ導体
６  内層導体
７  スイッチ
７Ｇ  ゲート電極
７Ｓ  ソース領域
７Ｄ  ドレイン領域
７ａ  第１のスイッチ
７ｂ  第２のスイッチ
７ｃ  第３のスイッチ
７ｄ  第４のスイッチ
８  垂直導体
８ｖ  貫通ビア
９  裏面導体
１８  ビア
２０  トランジスタ
２１  キャパシタ
１００  半導体集積回路装置
１０１  インダクタンス可変素子
１０２  スパイラル電極
１０３、１０４  入出力電極
１０５、１０６  スイッチ
１０７、１０８  ゲート電極
１０９、１１０、１１１  拡散領域
１１２  絶縁層
１１３  Ｓｉ基板
２０１  スパイラルコイル
２０２  スパイラルコイルの第１層
２０３  スパイラルコイルの第２層
２０４  制御回路
２０５  スイッチ
２０６  シリコン基板
２０７  周囲配線
２０８  周囲配線の第１層
２０９  周囲配線の第２層
【図１】
0005767495.tif 000002
【図２】
0005767495.tif 000003
【図３】
0005767495.tif 000004
【図４】
0005767495.tif 000005
【図５】
0005767495.tif 000006
【図６】
0005767495.tif 000007
【図７】
0005767495.tif 000008
【図８】
0005767495.tif 000009
【図９】
0005767495.tif 000010
【図１０】
0005767495.tif 000011
【図１１】
0005767495.tif 000012
【図１２】
0005767495.tif 000013
【図１３】
0005767495.tif 000014
【図１４】
0005767495.tif 000015