(57)【特許請求の範囲】
【請求項１】
第１導電型を有する半導体基板と、
前記半導体基板の主面の溝の内側にゲート絶縁膜を介して形成されたゲート電極と、
前記溝に隣接して前記半導体基板の主面に形成された前記第１導電型と異なる第２導電型を有するチャネル領域と、
前記チャネル領域の上面に形成された前記第１導電型の第１半導体層と、
前記半導体基板の主面の反対側の裏面に形成された前記第２導電型の第２半導体層と、
前記溝に隣接して前記半導体基板の主面に形成された前記第２導電型を有するウエル領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層と
を有し、
前記電荷蓄積層は負に帯電していることを特徴とする半導体装置。
【請求項２】
前記電荷蓄積層は金属酸化膜を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電荷蓄積層はポリシリコンまたは窒化シリコンを含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ウエル領域の前記第２導電型の不純物の濃度は１０１７ｃｍ−３であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記半導体基板の主面と前記電荷蓄積層との間の距離は１ｎｍより大きく、１０ｎｍより小さいことを特徴とする請求項２記載の半導体装置。
【請求項６】
前記電荷蓄積層の膜厚は０．１ｎｍ以上であることを特徴とする請求項２記載の半導体装置。
【請求項７】
前記半導体基板の主面と前記電荷蓄積層との間の距離は５ｎｍより大きく、１０ｎｍより小さいことを特徴とする請求項３記載の半導体装置。
【請求項８】
前記電荷蓄積層の膜厚は５ｎｍより大きいことを特徴とする請求項３記載の半導体装置。
【請求項９】
前記電荷蓄積層の直上には絶縁膜が形成され、前記絶縁膜の直上には前記電荷蓄積層に電位を供給する配線が形成されていることを特徴とする請求項３記載の半導体装置。
【請求項１０】
第１導電型を有する半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の横の前記半導体基板の主面に形成された前記第１導電型と異なる第２導電型を有するチャネル領域と、
前記チャネル領域の上面に形成された前記第１導電型の第１半導体層と、
前記半導体基板の主面の反対側の裏面に形成された前記第２導電型の第２半導体層と、
前記ゲート電極から遠い方の前記チャネル領域の側面に隣接して前記半導体基板の主面に形成された前記第２導電型を有するウエル領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層と
を有し、
前記電荷蓄積層は負に帯電していることを特徴とする半導体装置。
【請求項１１】
前記電荷蓄積層は金属酸化膜を含むことを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記電荷蓄積層はポリシリコンまたは窒化シリコンを含むことを特徴とする請求項１０記載の半導体装置。
【請求項１３】
前記ウエル領域の前記第２導電型の不純物の濃度は１０１７ｃｍ−３であることを特徴とする請求項１０記載の半導体装置。
【請求項１４】
前記半導体基板の主面と前記電荷蓄積層との間の距離は１ｎｍより大きく、１０ｎｍより小さいことを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記電荷蓄積層の膜厚は０．１ｎｍ以上であることを特徴とする請求項１１記載の半導体装置。
【請求項１６】
前記半導体基板の主面と前記電荷蓄積層との間の距離は５ｎｍより大きく、１０ｎｍより小さいことを特徴とする請求項１２記載の半導体装置。
【請求項１７】
前記電荷蓄積層の膜厚は５ｎｍより大きいことを特徴とする請求項１２記載の半導体装置。
【請求項１８】
前記電荷蓄積層の直上には絶縁膜が形成され、前記絶縁膜の直上には前記電荷蓄積層に電位を供給する配線が形成されていることを特徴とする請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、絶縁ゲート型バイポーラトランジスタを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ(ＩＧＢＴ：Insulated Gate Bipolar Transistor)は、主にパワーエレクトロニクス分野で電流制御用デバイスとして使用される半導体素子である。ＩＧＢＴは、裏面のＰＮ接合を介したコレクタ電極、表面のエミッタ電極ならびにエミッタに隣接したゲート電極の３端子からなり、パワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)とバイポーラトランジスタを折衷した構造を持つ。
【０００３】
ＩＧＢＴを構成するパワーＭＯＳＦＥＴと他の構造のパワーデバイスとを比較したときの特長は、パワーＭＯＳＦＥＴのオン時には大電流を駆動できて、なおかつオフ時には高い耐圧を維持できることにある。
【０００４】
特許文献１（特開２０１０−５０３０７号公報）には、トレードオフの関係にあるオン電圧の低減とターンオフ損失とを改善することにより、ＩＧＢＴを高性能化することが記載されている。ここでは、トレンチ形状のゲート絶縁膜のゲート絶縁膜の部材として酸化シリコン膜よりも誘電率が高い高誘電率膜を用いてもよいとしている。
【０００５】
また、特許文献２（特開２００１−１７７０９３号公報）には、トレンチ型のＭＯＳＦＥＴを含むＩＧＢＴにおいて、不良が生じたゲート電極を他のゲート配線から切り離すことで、一部のゲート絶縁膜の不良が半導体装置全体に影響を及ぼすことを防ぐことが記載されている。ここでは、基板上の層間絶縁膜の材料として高誘電率薄膜を用いることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−５０３０７号公報
【特許文献２】特開２００１−１７７０９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
低抵抗で大電流を駆動することができる性質と高耐圧な性質とを両立させる仕組みは、ＩＧＢＴの基板を構成するＮ−−ドリフト層の過剰電荷蓄積効果にある。以下に、ＩＧＢＴの仕組みを説明する。ここでは、例として図１５にトレンチ型ＩＧＢＴの断面図を示す。図１５に示すように、Ｎ−−ドリフト層１を含む基板の裏面には、裏面側から主面側に向かって順にＰ＋コレクタ領域３およびＮ＋バッファ領域２が形成されている。また、前記基板の裏面に接してコレクタ電極１２が形成されている。
【０００８】
Ｎ−−ドリフト層１の主面にはＰ＋チャネル領域４およびＰウエル領域５が形成され、Ｐ＋チャネル領域４およびＰウエル領域５の間にはゲート電極９が形成されており、ゲート電極９と、Ｎ−−ドリフト層１、Ｐ＋チャネル領域４およびＰウエル領域５との間にはゲート絶縁膜８が形成されている。ゲート電極９の近傍のＰ＋チャネル領域４の上面にはＮ＋＋エミッタ領域６が形成されており、また、Ｐ＋チャネル領域４の上面にはＰ＋＋エミッタ領域７が形成されている。Ｎ＋＋エミッタ領域６およびＰ＋＋エミッタ領域７は、Ｎ−−ドリフト層１上に形成された層間絶縁膜１０を貫通する接続孔内に充填されたエミッタ電極１１に電気的に接続されている。エミッタ電極１１は前記接続孔内および層間絶縁膜１０上に形成されており、前記接続孔内のエミッタ電極１１と層間絶縁膜１０上のエミッタ電極１１とは一体となっている。
【０００９】
このような半導体装置において、コレクタ電極１２およびエミッタ電極１１間に電圧を印加して、ゲート電極９にもオン状態を実現するために必要な電圧を印加すると、ゲート絶縁膜８の近傍のＰ＋チャネル領域４に反転層が形成され、電子（キャリア）がエミッタ電極１１からコレクタ電極１２に向けて流れ出す。Ｎ−−ドリフト層１のＮ型不純物濃度は通常１０１４ｃｍ−３程度であり、一般的に導体として使われるシリコン（Ｓｉ）の不純物濃度と比較すると非常に低濃度なため、この時点での電流値は小さい。しかし、Ｐ＋コレクタ領域３の正孔（ホール）が拡散電流によりＮ−−ドリフト層１に流れ出すと、これを機に電子はクーロン引力によって正孔に引き付けられ、結果としてＮ−−ドリフト層１中に電荷が過剰に蓄積される。この過剰蓄積効果によって、Ｎ−−ドリフト層１が伝導度変調を受け抵抗値が小さくなり、ＩＧＢＴに大きなオン電流を流すことが可能となる。ＩＧＢＴにはこの過剰蓄積効果を効果的に引き起こすための様々な工夫がされており、その一つがＮ−−ドリフト層１の主面に広い面積でＰウエル領域５を形成することである。この領域にＰ型不純物の層（Ｐウエル領域５）を設けることで、正孔がＰウエル領域５近づきやすくなり、スイッチング動作時に正孔がＮ−−ドリフト層１全体に広がることを助ける役割を果たす。
【００１０】
一方、ＩＧＢＴのオフ時には電荷はＮ−−ドリフト層１からなくなり、もとの１０１４ｃｍ−３程度の不純物濃度を有するＮ−−型のシリコンに戻り、図２のＰウエル領域５およびＰ＋チャネル領域４との間に幅広い空乏層が形成されるため、高い耐圧が維持できる。
【００１１】
以上に述べたように、ＩＧＢＴではＰウエル領域５を設けることでより大電流を流すことを可能にしているが、この構造を用いることは、同時にスイッチング速度の低下と過渡的なノイズの増大の要因ともなる。スイッチング速度が低下する理由は、Ｎ−−ドリフト層１および幅広く形成したＰウエル領域５に注入された正孔が、オフ時にコレクタ電極１２に比較して出口が狭いエミッタ電極１１に排出されるまでに時間を要することにある。また、ノイズも正孔がエミッタへ排出される時に起こる。この課題はＰウエル領域５の不純物濃度が高いほど顕著となるが、単にＰウエル領域５の不純物濃度を低下させただけではＰウエル領域５が正孔を引き寄せる機能が低下するため、ＩＧＢＴのオン抵抗が上昇し、大きな電流を流すことが困難になる。
【００１２】
本発明はこのような課題を改善するためになされたものであり、大きな電流と高い耐圧を維持しつつ、スイッチング速度を向上し、ノイズを抑制させる手段を提供するものである。
【００１３】
つまり、本発明の目的は、半導体装置の性能を向上させることにある。
【００１４】
本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本願の一発明による半導体装置は、第１導電型を有する半導体基板と、
前記半導体基板の主面の溝の内側にゲート絶縁膜を介して形成されたゲート電極と、
前記溝に隣接して前記半導体基板の主面に形成された前記第１導電型と異なる第２導電型を有するチャネル領域と、
前記チャネル領域の上面に形成された前記第１導電型の第１半導体層と、
前記半導体基板の主面の反対側の裏面に形成された前記第２導電型の第２半導体層と、
前記溝に隣接して前記半導体基板の主面に形成された前記第２導電型を有するウエル領域と、
前記半導体基板上に形成された層間絶縁膜と、
前記ウエル領域の直上の前記層間絶縁膜内に形成された電荷蓄積層と
を有するものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
本発明によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１である半導体装置を示す平面図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】本発明の実施の形態２である半導体装置を示す断面図である。
【図１２】本発明の実施の形態３である半導体装置を示す断面図である。
【図１３】本発明の実施の形態３である半導体装置を示す平面図である。
【図１４】本発明の実施の形態４である半導体装置を示す断面図である。
【図１５】例として示す半導体装置の断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２２】
（実施の形態１）
図１に本実施の形態のＩＧＢＴを含む半導体装置の平面図を示す。図１には、半導体基板を構成するＮ−−ドリフト層１と、その上面に形成され、Ｎ−−ドリフト層１の主面に沿う第１方向に延在するゲート電極９と、ゲート電極９よりも上層に形成され、第１方向に延在する電荷蓄積層１３とを示している。また、図１にはＮ−−ドリフト層１の上方に形成された配線であって、第１方向に直交してＮ−−ドリフト層１の主面に沿う第２方向に延在するゲート配線９ｂと、ゲート配線９ｂを介してゲート電極９に電気的に接続されたゲート電極パッド１６とを示している。ここでは、図を分かりやすくするために他の層間絶縁膜などの構造物の図示を省略しており、さらにゲート電極９にハッチングを付している。
【００２３】
図１に示すように、平面視において、ゲート電極９および電荷蓄積層１３はそれぞれ第２方向に複数並んで配置されている。第２方向に隣り合う電荷蓄積層１３同士の間にはゲート電極９が２本、第２方向に並んで配置されている。つまり、隣り合うゲート電極９同士の間には、電荷蓄積層１３が存在する領域と電荷蓄積層１３が存在しない領域とがある。
【００２４】
ゲート電極パッド１６およびゲート配線９ｂはゲート電極９よりも上層に設けられており、ゲート配線９ｂは第２方向に並ぶ各ゲート電極に電気的に接続され、ゲート電極９にはゲート電極パッド１６からゲート配線９ｂを介して特定の電位が供給される。電荷蓄積層１３は、層間絶縁膜（図示しない）に覆われ、他のいかなる導体とも絶縁された絶縁膜であり、例えば誘電率が酸化シリコン（ＳｉＯ２）膜よりも高い高誘電率膜（ｈｉｇｈ−ｋ膜）などにより構成されている。
【００２５】
次に、図２に図１の第２方向に沿うＡ−Ａ線における断面図を示す。図２には第２方向に並んで形成されたトレンチ型のＩＧＢＴを複数示し、また、層間絶縁膜内に形成された電荷蓄積層１３を示している。図２に示すように、Ｎ−−ドリフト層１を含む半導体基板の主面の反対側の裏面には、裏面側から主面側に向かって順にＰ＋コレクタ領域３およびＮ＋バッファ領域２が形成されている。また、前記基板の裏面に接してコレクタ電極１２が形成されている。つまり、半導体基板の裏面に形成されたＰ＋コレクタ領域３上にはＮ＋バッファ領域２が形成され、Ｎ＋バッファ領域２上にはＮ−−ドリフト層１が形成されている。なお、本実施の形態の完成した半導体装置に関していう「半導体基板」は、図２に示すＮ−−ドリフト層１、Ｐ＋コレクタ領域３、Ｎ＋バッファ領域２、Ｐ＋チャネル領域４およびＰウエル領域５を含むものとする。
【００２６】
Ｎ−−ドリフト層１の主面には複数のＰ＋チャネル領域４および複数のＰウエル領域５が第２方向に交互に形成され、Ｐ＋チャネル領域４およびＰウエル領域５の間にはゲート電極９が形成されており、ゲート電極９とＮ−−ドリフト層１との間、ゲート電極９とＰ＋チャネル領域４との間、およびゲート電極９とＰウエル領域５との間にはゲート絶縁膜８が形成されている。つまり、半導体基板の主面に形成された溝の内側には、ゲート絶縁膜８を介してゲート電極９が形成されている。前記溝の一方の側面に隣接してＮ−−ドリフト層１の主面にＰ＋チャネル領域４が形成され、前記溝のもう一方の側面に隣接してＮ−−ドリフト層１の主面にＰウエル領域５が形成されている。
【００２７】
ゲート電極９はＮ−−ドリフト層１の主面に対して垂直な方向の長さが、Ｎ−−ドリフト層１の主面に沿う第２方向の幅の長さよりも長いトレンチ型の形状を有しており、Ｎ−−ドリフト層１の主面に露出するゲート電極９の上面以外のゲート電極９の表面はゲート絶縁膜８により覆われているため、ゲート電極９はＮ−−ドリフト層１と絶縁されている。ゲート電極９は第２方向に複数並んで配置されており、隣り合うゲート電極９同士の間にはＰウエル領域５またはＰ＋チャネル領域４のいずれか一方が形成されている。なお、ここでは第２方向におけるＰ＋チャネル領域４の幅は同方向におけるＰウエル領域５の幅よりも小さいものとする。また、Ｐウエル領域５およびＰ＋チャネル領域４の接合深さは、ゲート電極９の底面よりも浅い領域に位置している。
【００２８】
ゲート電極９の近傍のＰ＋チャネル領域４の上面にはＮ＋＋エミッタ領域６が形成されており、また、Ｐ＋チャネル領域４の上面にはＰ＋＋エミッタ領域７が形成されている。つまり、Ｐ＋チャネル領域４の第２方向における両端のそれぞれの上面にはＮ＋＋エミッタ領域６が形成され、それらの二つのＮ＋＋エミッタ領域６の間にはＰ＋＋エミッタ領域７が一つ形成されている。
【００２９】
Ｎ−−ドリフト層１の上面上には絶縁膜１０ａが形成され、絶縁膜１０ａ上には絶縁膜１０ｂが形成されており、絶縁膜１０ａと絶縁膜１０ｂとは層間絶縁膜を構成している。つまり、Ｎ−−ドリフト層１の上面に形成されたＰウエル領域５、ゲート絶縁膜８およびゲート電極９の上面は絶縁膜１０ａにより覆われている。絶縁膜１０ａおよび絶縁膜１０ｂからなる層間絶縁膜には、Ｐ＋＋エミッタ領域７の上面およびＮ＋＋エミッタ領域６の一部を露出する開口部（接続孔）が形成されている。
【００３０】
絶縁膜１０ｂ上にはエミッタ電極１１が形成されており、エミッタ電極１１の一部は前記層間絶縁膜の前記開口部内に充填されており、絶縁膜１０ｂおよび１０ａを貫通してＮ＋＋エミッタ領域６およびＰ＋＋エミッタ領域７に電気的に接続されている。
【００３１】
ここで、Ｐウエル領域５の直上であって絶縁膜１０ａおよび絶縁膜１０ｂの間には、Ｐウエル領域５と同様に第２方向に広い幅を有する電荷蓄積層１３が形成されている。本実施の形態の特徴は、図２に示すようなＩＧＢＴを含む半導体装置において、Ｐウエル領域５の直上の前記層間絶縁膜内に、負の電荷を有する電荷蓄積層１３を形成することにある。
【００３２】
Ｎ−−ドリフト層１は例えばＳｉ（シリコン）を含み、Ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が拡散されたＮ型半導体領域（第１導電型の半導体領域）である。Ｐ＋コレクタ領域３は、Ｎ−−ドリフト層１の裏面（主面の反対側の表面）に、Ｐ型の不純物（例えばＢ（ホウ素））が拡散して形成されたＰ型半導体領域（第２導電型の半導体領域）である。Ｎ＋バッファ領域２は、Ｎ−−ドリフト層１とＰ＋コレクタ領域３との間にＮ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））が拡散して形成されたＮ型半導体領域である。
【００３３】
Ｐ＋チャネル領域４は、Ｎ−−ドリフト層１の主面にＰ型不純物（例えばＢ（ホウ素））が拡散して形成されたＰ型半導体領域である。Ｐウエル領域５はＮ−−ドリフト層１の主面にＰ型不純物（例えばＢ（ホウ素））が拡散して形成されたＰ型半導体領域である。Ｎ＋＋エミッタ領域６はＮ型不純物（例えばＰ（リン）またはＡｓ（ヒ素））が高濃度で拡散されたＮ型半導体領域である。Ｐ＋＋エミッタ領域７は、Ｐ＋チャネル領域４の上部であって左右のＮ＋＋エミッタ領域６に隣接した位置にＰ型不純物（例えばＢ（ホウ素））が高濃度で拡散して形成されたＰ型半導体領域である。ゲート絶縁膜８は熱酸化またはＣＶＤ（Chemical Vapor Deposition）法により形成した酸化シリコン膜などからなる絶縁膜であり、半導体基板の主面に形成されたトレンチ（溝）の内壁に沿って形成されている。ゲート電極９はゲート絶縁膜８が形成された溝の内部を埋めるように形成されたポリシリコンを含む導電膜である。絶縁膜１０ａ、１０ｂは例えば酸化シリコン膜などからなる層間絶縁膜である。エミッタ電極１１は例えばＡｌ（アルミニウム）などの金属を含む導電性を有する膜であり、Ｐ＋＋エミッタ領域７およびＮ＋＋エミッタ領域６と小さな接触抵抗で電気的に接続されるように形成されている。コレクタ電極１２は、Ｐ＋コレクタ領域３と低抵抗で接続されている。
【００３４】
また、電荷蓄積層１３は、層間絶縁膜中に埋め込まれるように形成されている。すなわち、電荷蓄積層１３は他のいずれの導体にも接しておらず、あらゆる導体から絶縁された絶縁膜である。電荷蓄積層１３は、フェルミレベルピニングと呼ばれるメカニズムにより膜中に負の電荷を蓄積する材料である金属酸化膜を堆積することにより形成する。電荷蓄積層１３の金属酸化膜の膜種には、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、アルミナ（Ａｌ２Ｏ３）、ハフニウムアルミネート（ＨｆＡｌＯ）、ハフニウム窒化アルミネート（ＨｆＡｌＯＮ）、イットリウム酸化物（Ｙ２Ｏ３）、ランタン酸化物（Ｌａ２Ｏ３）またはマグネシウム酸化物（ＭｇＯ）などが挙げられる。これらの膜種からなる電荷蓄積層１３は、下地に酸化シリコン膜などのフェルミレベルピニングによる電荷の蓄積がない絶縁膜１０ａを有し、絶縁膜１０ａ上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法などの方法により形成され、さらにその上には絶縁膜１０ｂが形成されている。電荷蓄積層１３を構成する膜種として列記した上記の材料からなる膜は、誘電率が酸化シリコン（ＳｉＯ２）膜よりも高い高誘電率膜（ｈｉｇｈ−ｋ膜）である。
【００３５】
ここで、電荷蓄積層１３の下地となる絶縁膜１０ａの膜厚は、電荷蓄積層１３内に蓄積した電荷がＰウエル領域５に漏れ出ないよう、１ｎｍより大きい膜厚を有していることが必要となる。また、絶縁膜１０ａの膜厚は、電荷蓄積層１３内に蓄積された負電荷がＰウエル領域５内に正孔を引き付けるために必要な距離を有している必要があるので、１０ｎｍ未満の膜厚である必要がある。すなわち、絶縁膜１０ａの膜厚をｘとした場合、膜厚ｘの大きさは１ｎｍ＜ｘ＜１０ｎｍとする。つまり、半導体基板の主面と電荷蓄積層１３との間の距離は１ｎｍよりも大きく１０ｎｍよりも小さくする。また、電荷蓄積層１３の膜厚ｙは、蓄積させる電荷量に応じて０．１ｎｍ以上の膜厚で形成する。つまり、ｙ≧０．１ｎｍとする。
【００３６】
なお、上述した絶縁膜１０ａの膜厚ｘおよび電荷蓄積層１３の膜厚ｙは、半導体基板であるＮ−−ドリフト層１の主面に対して垂直な方向の各膜の厚さを示すものである。また、図２では図をわかりやすくするために半導体装置の上下方向の縮尺を縮めるなどしているが、実際の製品では、隣り合うＮ＋＋エミッタ領域６同士の間の距離が１〜１０ｎｍ程度になるのに対し、Ｎ−−ドリフト層１の膜厚は図示されたような形状よりも厚く、絶縁膜１０ｂの上面からＮ＋バッファ領域２の下面までの距離は１００μｍ程度となる。
【００３７】
次に、本実施の形態の半導体装置の効果について説明する。
【００３８】
本実施の形態の半導体装置と異なる半導体装置の例として図１５に示すようなＩＧＢＴは、上述した本実施の形態のＩＧＢＴのように、層間絶縁膜内に電荷蓄積層１３（図２参照）が形成されていない。図１５に示すＩＧＢＴでは、正孔をＮ−−ドリフト層１内に多く分布させてＩＧＢＴのオン時抵抗を低減することを目的として、正孔が引き寄せられやすいＰウエル領域５をＮ−−ドリフト層１の主面に形成している。この場合、ＩＧＢＴのオン電流は低減され、オン時に大電流を流すことが可能となるが、ＩＧＢＴをオン状態からオフ状態に切替えた際、電子は半導体基板の裏面に形成されたコレクタ電極１２を通じて半導体基板内から流れ出て行き、Ｎ−−ドリフト層１およびＰウエル領域５などに分布している正孔は、Ｐウエル領域５内を通り、Ｎ＋＋エミッタ領域６上のエミッタ電極１１を通じて半導体基板内から流れ出て行く。
【００３９】
このとき、電子が通過するコレクタ電極１２と半導体基板との界面の面積に対し、正孔が通過するエミッタ電極１１と半導体基板との界面の面積は非常に小さく、また、半導体基板とエミッタ電極１１とが接する複数の箇所はそれぞれの間の間隔が大きいため、電子よりも正孔の方が半導体基板内から出て行くのに時間がかかり、ＩＧＢＴのスイッチング動作が遅くなる問題がある。オン状態からオフ状態にした際の正孔の移動速度を上げる方法として、Ｐウエル領域５の不純物濃度を低下させることで、正孔がＰウエル領域５内の不純物に衝突して移動速度が遅くなることを防ぎ、また、正孔と前記不純物との衝突によりノイズが生じることを防ぐ方法がある。ただし、Ｐウエル領域５の不純物濃度を低下させると半導体基板内に分布する正孔の数が低下するため、オン抵抗が上昇する。つまり、ＩＧＢＴのオン抵抗とスイッチング動作速度とはトレードオフの関係となっている。
【００４０】
これに対し、本実施の形態の半導体装置では、半導体基板上の層間絶縁膜内であってＰウエル領域５の直上に負の電荷を有する電荷蓄積層１３を形成している。半導体基板の主面の近傍に電荷蓄積層１３が設けられていることにより、半導体基板の底部に多く分布する正孔は電荷蓄積層１３内の負電荷に引き寄せられ、半導体基板の底部のみならず、半導体基板の底部から主面にかけて幅広く分布しやすくなる。このため、電荷蓄積層１３を設けることで、実効的に、Ｐウエル領域５の不純物濃度を高くすることと同じ効果を得ることができる。したがって、Ｐウエル領域５の不純物濃度を過度に高くしなくても、Ｎ−−ドリフト層１内およびＰウエル領域５内に多くの正孔を引き寄せて溜めることができるため、ＩＧＢＴのオン抵抗を低減することができる。具体的には、電荷蓄積層１３に蓄積された負電荷により、Ｐウエル領域５の不純物濃度は例えば１０１８ｃｍ−３から１０１７ｃｍ−３に低減することができる。言い換えれば、Ｐウエル領域５内のＰ型の不純物が１ｃｍ３当たりに１０１７個存在する状態にすることができる。つまり、本実施の形態の半導体装置では、電荷蓄積層１３を形成しないＩＧＢＴに比べてＰウエル領域５の不純物濃度を、例えば半分から１０分の１程度に低減することができる。
【００４１】
したがって、本実施の形態の半導体装置では、ＩＧＢＴのスイッチング時の動作速度を、図１５に示すような電荷蓄積層１３が形成されていないＩＧＢＴよりも速くすることができる。また、Ｐウエル領域５の不純物濃度を低減することにより、オフ時にＰウエル領域５を通る正孔がＰウエル領域５内の不純物に衝突しにくくなるため、ＩＧＢＴのノイズ耐性を電荷蓄積層１３を有していないＩＧＢＴに比べて向上させることができる。
【００４２】
以上に述べたように、本実施の形態の半導体装置では、図２に示す電荷蓄積層１３を設けることにより、ＩＧＢＴのオン抵抗を上昇させずに、スイッチング動作速度を向上させることができ、さらにノイズの発生を抑えることができるため、半導体装置の性能を向上させることができる。
【００４３】
以下に、本実施の形態の半導体装置の製造方法を図面を用いて説明する。図３〜図１０は、製造工程中の半導体装置の断面図を示すものである。
【００４４】
まず、図３に示すように、主にＳｉ（シリコン）を含み、Ｎ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））が比較的低い濃度で導入されたＮ−−ドリフト層１からなる半導体基板を用意する。次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、Ｎ−−ドリフト層１の主面に複数のトレンチ（ゲートトレンチ、溝）ＴＲを形成する。
【００４５】
次に、図４に示すように、トレンチＴＲの内壁を含むＮ−−ドリフト層１の表面にゲート絶縁膜８を形成する。ゲート絶縁膜８は、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜８は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜８を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜８と半導体基板との界面に窒素を偏析させる構造としてもよい。
【００４６】
続いて、トレンチＴＲの内部を埋め込むように、Ｎ−−ドリフト層１上に例えばＣＶＤ法を用いてポリシリコン膜Ｐ１を形成する。
【００４７】
次に、図５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜Ｐ１をパターニングする。このパターニング工程により、トレンチＴＲを埋め込むゲート電極９が形成される。
【００４８】
次に、図６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、Ｎ−−ドリフト層１の主面にＰ型の不純物（例えばＢ（ホウ素））を打ち込んでＰウエル領域５を形成する。続いて、同様にフォトリソグラフィ技術およびイオン注入法を使用することにより、Ｎ−−ドリフト層１の主面にＰ型の不純物（例えばＢ（ホウ素））を打ち込んでＰ＋チャネル領域４を形成する。Ｐウエル領域５を形成する際はフォトレジスト膜（図示しない）をマスクとしてＰ＋チャネル領域４を形成する領域に不純物が導入されることを防ぎ、Ｐ＋チャネル領域４を形成する際はフォトレジスト膜（図示しない）をマスクとしてＰウエル領域５を形成する領域に不純物が導入されることを防ぐ。Ｐウエル領域５およびＰ＋チャネル領域４は、いずれもゲート電極９の側壁にゲート絶縁膜８を介して隣接するように形成する。
【００４９】
なお、Ｐウエル領域５およびＰ＋チャネル領域４の形成順序はどちらが先であってもよい。このとき、Ｐウエル領域５およびＰ＋チャネル領域４の接合深さが、トレンチＴＲの下面よりも浅い領域に位置するようにＰウエル領域５およびＰ＋チャネル領域４を形成する。Ｐウエル領域５の不純物濃度は、例えば１０１７ｃｍ−３程度であるものとする。
【００５０】
次に、図７に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、Ｎ−−ドリフト層１の主面に形成されたＰ＋チャネル領域４の上面にＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高濃度で打ち込んでＮ＋＋エミッタ領域６を形成する。続いて、同様にフォトリソグラフィ技術およびイオン注入法を使用することにより、Ｎ−−ドリフト層１の主面に形成されたＰ＋チャネル領域４の上面にＰ型の不純物（例えばＢ（ホウ素））を比較的高濃度で打ち込んでＰ＋＋エミッタ領域７を形成する。Ｎ＋＋エミッタ領域６を形成する際はフォトレジスト膜（図示しない）をマスクとしてＰ＋＋エミッタ領域７を形成する領域に不純物が導入されることを防ぎ、Ｐ＋＋エミッタ領域７を形成する際はフォトレジスト膜（図示しない）をマスクとしてＮ＋＋エミッタ領域６を形成する領域に不純物が導入されることを防ぐ。Ｎ＋＋エミッタ領域６はＰ＋チャネル領域４の第２方向における両端部の上面にそれぞれ形成し、Ｐ＋＋エミッタ領域７はＰ＋チャネル領域４の上面の両端に形成されたＮ＋＋エミッタ領域６の間に形成する。
【００５１】
なお、Ｎ＋＋エミッタ領域６およびＰ＋＋エミッタ領域７の形成順序はどちらが先であってもよい。このとき、Ｎ＋＋エミッタ領域６およびＰ＋＋エミッタ領域７のそれぞれの接合深さは、Ｐ＋チャネル領域４の接合深さよりも浅くなるようにイオン注入を行う。Ｐ＋＋エミッタ領域７はＰウエル領域５よりも不純物濃度が高い領域であり、Ｎ＋＋エミッタ領域６はＮ−−ドリフト層１よりも不純物濃度が高い領域である。
【００５２】
次に、図８に示すように、ゲート絶縁膜８、ゲート電極９、Ｐウエル領域５、Ｎ＋＋エミッタ領域６およびＰ＋＋エミッタ領域７のそれぞれの上面を覆うように、半導体基板上に層間絶縁膜の一部となる絶縁膜１０ａと、酸化シリコンよりも誘電率が高い部材からなる高誘電率膜とを順次形成した後、フォトリソグラフィ技術およびエッチング技術を用いることにより前記高誘電率膜をパターニングし、前記高誘電率膜からなる電荷蓄積層１３を形成する。絶縁膜１０ａは、例えば酸化シリコン膜を半導体基板上にＣＶＤ法を用いて堆積するなどして形成する。このとき、絶縁膜１０ａの膜厚は１ｎｍよりも大きく、１０ｎｍよりも小さくする。
【００５３】
電荷蓄積層１３は、例えばハフニウム酸化物（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、アルミナ（Ａｌ２Ｏ３）、ハフニウムアルミネート（ＨｆＡｌＯ）、ハフニウム窒化アルミネート（ＨｆＡｌＯＮ）、イットリウム酸化物（Ｙ２Ｏ３）、ランタン酸化物（Ｌａ２Ｏ３）またはマグネシウム酸化物（ＭｇＯ）などを部材として形成する。電荷蓄積層１３は、ＭＯＣＶＤ法またはＡＬＤ法などの方法により形成した膜を加工することにより形成することができる。また、電荷蓄積層１３は、ゲート絶縁膜８、ゲート電極９、Ｎ＋＋エミッタ領域６およびＰ＋＋エミッタ領域７の直上ではなく、Ｐウエル領域５の直上に形成するものとする。
【００５４】
次に、図９に示すように、電荷蓄積層１３の表面を覆うように絶縁膜１０ａ上にＣＶＤ法などにより絶縁膜１０ｂを形成し、絶縁膜１０ａ、１０ｂからなる層間絶縁膜を形成すした後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜１０ｂの上面を研磨して平坦化する。絶縁膜１０ｂは例えば酸化シリコン膜からなる膜である。
【００５５】
続いて、前記層間絶縁膜を構成する絶縁膜１０ａ、１０ｂを貫通し、Ｐ＋＋エミッタ領域７の上面およびＮ＋＋エミッタ領域６の一部を露出する接続孔を開口し、前記接続孔を埋め込むように導電膜を形成する。前記導電膜は前記接続孔内に充填され、絶縁膜１０ｂ上にも形成される。前記導電膜は例えばＡｌ（アルミニウム）を主に含み、スパッタリング法などにより形成することができる。その後、前記導電膜の上面をＣＭＰ法などを用いて研磨し、平坦化することで前記導電膜からなるエミッタ電極１１を形成する。
【００５６】
次に、図１０に示すように、Ｎ−−ドリフト層１の主面の反対側の裏面にＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を比較的高濃度で打ち込んでＮ＋バッファ領域２を形成する。Ｎ−−ドリフト層１の裏面からのＮ＋バッファ領域２の接合深さはＮ−−ドリフト層１の膜厚に対して極小さく、Ｎ＋バッファ領域２はゲート電極９が形成されている領域にまで達するものではない。
【００５７】
続いて、Ｎ−−ドリフト層１の裏面にＰ型の不純物（例えばＢ（ホウ素））を比較的高濃度で打ち込んでＰ＋コレクタ領域３を形成する。Ｐ＋コレクタ領域３はＮ−−ドリフト層１の裏面からＮ＋バッファ領域２よりも浅い接合深さで形成する。したがって、Ｐ＋コレクタ領域３上にＮ＋バッファ領域２が位置し、Ｎ＋バッファ領域２上にＮ−−ドリフト層１が位置することになる。その後、Ｎ−−ドリフト層１の裏面にスパッタリング法などにより例えばＡｌ（アルミニウム）からなる裏面電極であるコレクタ電極１２を形成することにより、図１０に示す本実施の形態の半導体装置が完成する。なお、Ｐ＋コレクタ領域３、Ｎ＋バッファ領域２およびコレクタ電極１２は、Ｎ−−ドリフト層１を準備した後であればいつ形成してもよく、ゲート電極９またはエミッタ電極１１などを形成する前に形成しても構わない。
【００５８】
本実施の形態の半導体装置では、上記の工程により、電子を注入しなくても形成した当初から負の電荷を有している電荷蓄積層１３を層間絶縁膜内に形成しているため、前記負の電荷によって正孔を半導体基板の裏面側から主面側に引き寄せることができる。これにより、Ｐウエル領域５の不純物濃度を低減してもオン抵抗の上昇を防ぐことができるＩＧＢＴを実現することを可能としている。したがって、Ｐウエル領域５の不純物濃度を低減することで、ＩＧＢＴをオフ時の正孔の移動速度を速めることができるので、半導体装置のスイッチング速度を向上させ、さらにノイズの発生を抑えることができる。
【００５９】
（実施の形態２）
図１１を用いて本発明の第２の実施形態を説明する。図１１は、本実施の形態のＩＧＢＴの断面図である。図１１に示すように、本実施の形態のＩＧＢＴは前記実施の形態１のＩＧＢＴとほぼ同様の構造を有しているが、ＩＧＢＴを構成するＭＯＦＥＴがトレンチ型ではなくプレーナ型である点で前記実施の形態１と異なる。すなわち、Ｎ−−ドリフト層１の上面上にはゲート絶縁膜８ａを介してゲート電極９ａが形成されており、ゲート電極９ａの横側のＮ−−ドリフト層１の上面にはＰ＋チャネル領域４ａが形成され、Ｐ＋チャネル領域４ａの上面にはゲート電極９ａを挟むようにＮ＋＋エミッタ領域６ａが形成されている。つまり、ゲート電極９ａの直下のＮ−−ドリフト層１を挟むようにＰ＋チャネル領域４ａが形成されており、ゲート電極９ａの直下のＮ−−ドリフト層１を挟むＰ＋チャネル領域４ａのそれぞれの上部にＮ＋＋エミッタ領域６ａが形成されている。半導体基板上には、このようにＰ＋チャネル領域４ａおよびＮ＋＋エミッタ領域６ａが近傍に形成されたゲート電極９ａが複数形成されている。
【００６０】
絶縁膜１０ａ、１０ｂを含む層間絶縁膜を貫通する接続孔内に充填されたエミッタ電極１１は前記接続孔の底部において層間絶縁膜から露出しているＰ＋チャネル領域４ａおよびＮ＋＋エミッタ領域６ａに接続されている。層間絶縁膜は前記実施の形態１と同様の構造を有しており、第２方向において隣り合うゲート電極９ａ同士の間の半導体基板上には絶縁膜１０ａを介して電荷蓄積層１３が形成されており、絶縁膜１０ａ上には電荷蓄積層１３を覆うように絶縁膜１０ｂが形成され、ゲート電極９ａは絶縁膜１０ａ、１０ｂからなる層間絶縁膜により覆われている。
【００６１】
電荷蓄積層１３の直下のＮ−−ドリフト層１の主面であって、第２方向において隣り合うＰ＋チャネル領域４ａ同士の間の領域には、Ｐ＋チャネル領域４ａに接してＰウエル領域５ａが形成されている。つまり、Ｐウエル領域５ａは、ゲート電極９ａの横のＮ−−ドリフト層１の主面に形成されたＰ＋チャネル領域４ａの側面のうち、ゲート電極９ａから遠い方の側面に隣接してＮ−−ドリフト層１の主面に形成されている。Ｐウエル領域５ａはＰ＋チャネル領域４ａよりも不純物濃度が低い半導体領域であり、ここではＰウエル領域５ａおよびＰ＋チャネル領域４ａはほぼ同様の接合深さを有するものとする。また、ゲート電極９ａの直下のＮ−−ドリフト層１の主面であって、第２方向において隣り合うＰ＋チャネル領域４ａ同士の間の領域にはＰウエル領域５ａが形成されていない。つまり、Ｐ＋チャネル領域４ａは第２方向において複数並んで配置されており、隣り合うＰ＋チャネル領域４ａ同士の間の領域にはＰウエル領域５ａが形成されている領域とＰウエル領域５ａが形成されていない領域とがある。
【００６２】
本実施の形態のＩＧＢＴでは、ゲート電極９ａをオン状態にした際にゲート電極９ａの直下のＮ−−ドリフト層１の上面とＮ＋＋エミッタ領域６ａとの間のＰ＋チャネル領域４ａの上面にチャネル（反転層）が形成され、当該チャネルを介してエミッタ電極１１とコレクタ電極１２との間に電流が流れる。前記実施の形態１で説明したように、正孔がＰウエル領域５ａおよび電荷蓄積層１３の存在により半導体基板の主面側に多く留まることによりＩＧＢＴのオン抵抗を下げることを可能としている。ＩＧＢＴのオフ時には正孔はＰウエル領域５ａおよびＰ＋チャネル領域４ａを通ってエミッタ電極１１へと流れ出る。本実施の形態では、電荷蓄積層１３を設けることにより、電荷蓄積層１３を形成しない場合に比べてＰウエル領域５ａの不純物濃度が低い場合でも、オン抵抗が低下することを防ぐことができる。また、Ｐウエル領域５ａの不純物濃度を低減することができるため、Ｐウエル領域５ａ内を正孔が流れる際にノイズが発生することを防ぐことができる。つまり、本実施の形態の半導体装置は前記実施の形態１と異なるＭＯＳＦＥＴの構造を有しているが、前記実施の形態１と同様の効果を得ることができる。
【００６３】
図１１に示すＩＧＢＴを形成する際は、まずＮ−−ドリフト層１の主面上に絶縁膜およびポリシリコン膜を形成した後に、前記絶縁膜および前記ポリシリコン膜をパターニングすることで、前記絶縁膜からなるゲート絶縁膜８ａと、前記ポリシリコン膜からなるゲート電極９ａとを形成する。その後、ゲート電極９ａをマスクとしてＮ−−ドリフト層１の主面にＰ型の不純物（例えばＢ（ホウ素））をイオン注入することによりＰウエル領域５ａを形成する。続いて、第２方向に隣り合うゲート電極９ａ同士間の領域の一部のＮ−−ドリフト層１の主面を覆うようにフォトレジスト膜を形成し、前記フォトレジスト膜およびゲート電極９ａをマスクとしてＮ−−ドリフト層１の主面にＰ型の不純物（例えばＢ（ホウ素））を高濃度でイオン注入することによりＰ＋チャネル領域４ａを形成する。続いて、ゲート電極９ａと隣接するＮ−−ドリフト層１の主面であってＰ＋チャネル領域４ａの上面にフォトリソグラフィ技術およびイオン注入法を用いてＮ型の不純物（例えばＰ（リン）またはＡｓ（ヒ素））を打ち込み、Ｎ＋＋エミッタ領域６ａを形成する。
【００６４】
その他の層間絶縁膜、電荷蓄積層１３、エミッタ電極１１、Ｐ＋コレクタ領域３、Ｎ＋バッファ領域２およびコレクタ電極１２は、前記実施の形態１と同様の工程により形成することができる。
【００６５】
（実施の形態３）
前記実施の形態１、２では、形成した時点で負に帯電している電荷蓄積層を形成する場合のＩＧＢＴについて説明した。本実施の形態では、電荷蓄積層を形成した後に、当該電荷蓄積層に電子を供給することにより電荷蓄積層を負に帯電させることで前記実施の形態１と同様の効果を得るＩＧＢＴについて図１２および図１３を用いて説明する。図１２は本実施の形態の半導体装置を構成するＩＧＢＴを示す断面図であり、図１３は本実施の形態の半導体装置を示す平面図である。
【００６６】
図１２に示すＩＧＢＴは図２を用いて説明したＩＧＢＴとほぼ同様の構造を有しているが、前記実施の形態１とは異なり、電荷蓄積層１３ａはポリシリコンまたは窒化シリコンなどにより構成されており、電荷蓄積層１３ａの上面上には絶縁膜１０ｃを介して電荷供給用配線１４が形成されている。電荷蓄積層１３ａ、絶縁膜１０ｃおよび電荷供給用配線１４は絶縁膜１０ａ、１０ｂからなる層間絶縁膜により覆われており、電荷蓄積層１３ａは絶縁膜１０ａ〜１０ｃにより覆われているため、半導体装置内のいずれの導電部からも絶縁されている。このように、電荷蓄積層１３ａの部材と、電荷蓄積層１３ａに負の電荷を供給するための電荷供給用配線１４と、電荷蓄積層１３ａおよび電荷供給用配線１４間に形成された絶縁膜１０ｃとを有している点で、本実施の形態の半導体装置は前記実施の形態１の半導体装置と異なる。
【００６７】
ここで、絶縁膜１０ａの膜厚ｘは、Ｐウエル領域５に電荷がトンネル電流により漏れ出ないように、前記実施の形態１と異なり５ｎｍよりも大きくなるように厚膜化する必要がある。本実施の形態の半導体装置では、前記実施の形態１、２とは異なり、絶縁膜１０ａの膜厚ｘを厚膜化しても電荷蓄積層１３ａに蓄積させる負電荷を増やすことができるため、Ｐウエル領域５に引き付けられる正孔の量を調節することができる。また、電荷蓄積層１３ａの膜厚ｙは、電荷を蓄積するために必要な膜厚として５ｎｍより大きくする必要がある。つまり、本実施の形態では５ｎｍ＜ｘ＜１０ｎｍ、ｙ＞５ｎｍとする。言い換えれば、半導体基板の主面と電荷蓄積層１３ａとの間の距離は５ｎｍよりも大きく１０ｎｍよりも小さくする。
【００６８】
図１２に示す電荷供給用配線１４はＮ型またはＰ型不純物をドープしたポリシリコンなど、例えば導電性の材料からなる電荷蓄積層１３ａに電荷を供給するための配線層である。絶縁膜１０ｃは、電荷供給用配線１４から供給された負電荷を電荷蓄積層１３ａ中に留めるために必要な膜であり、例えば酸化シリコン膜などで構成されている。
【００６９】
絶縁膜１０ｃの膜厚ｚは、電荷蓄積層１３ａから電荷供給用配線１４へ電荷が漏れ出ず、かつ外部からの電圧印加により電荷蓄積層１３ａに負電荷を供給させることが必要なため、４ｎｍ＜ｚ＜１５ｎｍ程度であることが望ましい。なお、本実施の形態では、絶縁膜１０ｃを形成しない構造を採用することも可能である。この場合、ＩＧＢＴの動作中は常に外部から電圧を印加し続け、電荷供給用配線１４を通して電荷蓄積層１３ａに電荷を供給し続ける必要がある。また、図１２では電荷供給用配線１４および絶縁膜１０ｃは電荷蓄積層１３ａの上部の一方の端部のみに接しているが、電荷蓄積層１３ａの全体にできるだけ均等に負電荷を供給するために、電荷蓄積層１３ａの上面全体に広く接していてもよい。
【００７０】
本実施の形態では、電荷を蓄積することが可能な電荷蓄積層１３ａと、電荷蓄積層１３ａに電荷を供給する電荷供給用配線１４とを形成しており、半導体装置の形成後に電荷蓄積層１３ａに電荷を供給して電荷蓄積層１３ａ内に負の電荷を蓄積させることにより、前記実施の形態１と同様の効果を得ることができる。また、電荷供給用配線１４から電荷蓄積層１３ａに電荷を供給することで、電荷蓄積層１３ａの負の電荷の量を制御することができるため、半導体装置の設計の自由度を高めることができる。
【００７１】
図１２に示す半導体装置を形成する場合は、まず、前記実施の形態１において図３〜図７を用いて説明した工程を行った後、図８を用いて説明した工程と同様にして、電荷蓄積層１３ａをポリシリコン膜または窒化シリコン膜などにより形成する。その後、電荷蓄積層１３ａ上に酸化シリコン膜をＣＶＤ法などにより形成し、続いて前記酸化シリコン膜上にポリシリコン膜またはＡｌ（アルミニウム）などからなる導電膜を形成した後、前記酸化シリコン膜および前記導電膜をパターニングする。これにより、電荷蓄積層１３ａの直上のみに、前記酸化シリコン膜からなる絶縁膜１０ｃを介して前記導電膜からなる電荷供給用配線１４を形成する。この後の工程は図９および図１０を用いて説明した工程を行うことにより、図１２に示す本実施の形態の半導体装置が完成する。
【００７２】
図１３のＩＧＢＴの平面図に示すように、半導体基板上には第１方向に延在するゲート電極９ａが第２方向に複数並んでストライプ状に配置されており、電荷供給用配線１４も第１方向に延在し、第２方向に複数並んでストライプ状に配置されている。ただし、隣り合う電荷供給用配線１４同士の間には２本のゲート電極９ａが配置されている。なお、図では電荷供給用配線１４を太い破線により示している。電荷供給用配線１４の直下には電荷供給用配線１４と重なるように電荷蓄積層１３ａが設けられている。すなわち、電荷蓄積層１３ａは第１方向に延在し、第２方向に複数並んで配置されている。
【００７３】
複数のゲート電極９ａはそれらの上層に形成されたゲート配線９ｂに電気的に接続されており、ゲート配線９ｂはゲート電極９ａよりも上層に配置されたゲート電極パッド１６に電気的に接続されている。同様に、複数の電荷供給用配線１４はそれらの上層に形成された電荷供給用配線１４ｂに電気的に接続されており、電荷供給用配線１４ｂは電荷供給用配線１４よりも上層に配置された電荷供給用電極パッド１７に電気的に接続されている。
【００７４】
ここでは、電荷供給用電極パッド１７に電圧を印加することにより、電荷供給用配線１４ｂおよび電荷供給用配線１４を介して電荷蓄積層１３ａに負電荷が供給される。なお、電荷供給用電極パッド１７は図１３に示すように必ずしもゲート電極パッド１６の対面に配置する必要はなく、例えばゲート電極パッド１６に隣接して配置する、あるいはＩＧＢＴが形成された半導体チップ中央に配置するなど任意に配置することができる。
【００７５】
（実施の形態４）
前記実施の形態３で説明したように、配線から電荷蓄積層に電荷を供給する構造は前記実施の形態２に示すようなプレーナ型のＭＯＳＦＥＴを含むＩＧＢＴに適用することもできる。すなわち図１４に示すように、プレーナ型のＭＯＳＦＥＴを含む複数のＩＧＢＴ同士の間の層間絶縁膜内にポリシリコン膜または窒化シリコン膜などからなる電荷蓄積層１３ａを設け、電荷蓄積層１３ａの上面上に絶縁膜１０ｃを介して電荷供給用配線１４を形成することで、前記実施の形態２と同様の効果を得ることができる。また、前記実施の形態３と同様に、電荷供給用配線１４から電荷蓄積層１３ａに電荷を供給することで、電荷蓄積層１３ａの負の電荷の量を制御することができるため、半導体装置の設計の自由度を高めることができる。
【００７６】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７７】
本発明は、絶縁ゲート型バイポーラトランジスタを含む半導体装置の製造技術に適用して有効である。
【符号の説明】
【００７８】
１        Ｎ−−ドリフト層
２        Ｎ＋バッファ領域
３        Ｐ＋コレクタ領域
４、４ａ  Ｐ＋チャネル領域
５        Ｐウエル領域
６、６ａ  Ｎ＋＋エミッタ領域
７        Ｐ＋＋エミッタ領域
８、８ａ  ゲート絶縁膜
９、９ａ  ゲート電極
９ｂ      ゲート配線
１０      層間絶縁膜
１０ａ〜１０ｃ    絶縁膜
１１      エミッタ電極
１２      コレクタ電極
１３、１３ａ    電荷蓄積層
１４、１４ｂ    電荷供給用配線
１６      ゲート電極パッド
１７      電荷供給用電極パッド
Ｐ１      ポリシリコン膜
ＴＲ      トレンチ
【図１】
0005767539.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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