(57)【特許請求の範囲】
【請求項１】
畳み込み符号器（２０、２０’、５０）であって、
入力ビットシーケンスの選択されたビット位置に所定の値を挿入し、それによって削除訂正入力ビットシーケンスを提供するように構成された削除訂正手段（２２）と、
前記削除訂正入力ビットシーケンスを受け取るように接続され、前記削除訂正入力ビットシーケンスを使用して畳み込み符号化操作を実行し、それによってシステマティックビットシーケンスおよび第１のパリティビットシーケンスを提供するように構成されている第１の構成要素畳み込み符号化手段（２４）とを備え、
表１、表２、または表３に記載されている符号化率について、前記選択されたビット位置が、表１、表２、または表３において前記符号化率と関連付けて示されている削除訂正パターンに従って選択されている、畳み込み符号器。
【請求項２】
チャネル（３２）への適用の前に、前記システマティックビットシーケンスおよび前記第１のパリティビットシーケンスのうちの選択されたビットを削除するように構成されたパンクチャ手段（３０）をさらに備える、請求項１に記載の畳み込み符号器。
【請求項３】
前記第１の構成要素畳み込み符号化手段（２４）が、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式に従って構成されている、請求項１に記載の畳み込み符号器。
【請求項４】
前記畳み込み符号器が畳み込みターボ符号器（２０）であり、
前記畳み込みターボ符号器（２０）が、
インターリーブ配置された削除訂正入力ビットシーケンスを受け取るように接続されて、インターリーブ配置された削除訂正入力ビットシーケンスを使用して第２の畳み込み符号化操作を実行することによって、第２のパリティビットシーケンスを生じるように構成された第２の構成要素畳み込み符号化手段（２６）と、
前記削除訂正手段と前記第２の構成要素畳み込み符号化手段との間に接続されて、前記削除訂正入力ビットシーケンスを受け取り、前記インターリーブ配置された削除訂正入力ビットシーケンスを提供するように構成されたインターリーブ配置手段（２８）と
をさらに備えている、請求項１に記載の畳み込み符号器。
【請求項５】
チャネルへの適用の前に、前記システマティックビットシーケンス、前記第１のパリティビットシーケンス、および前記第２のパリティビットシーケンスから選択されたものを削除するように構成されたパンクチャ手段（３０）をさらに備えている、請求項４に記載の畳み込み符号器。
【請求項６】
前記第１の構成要素畳み込み符号化手段（２４）および前記第２の構成要素畳み込み符号化手段（２６）が、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式に従って構成されている、請求項４に記載の畳み込み符号器。
【請求項７】
（１）入力ビットシーケンスの選択されたビット位置に所定の値を挿入することにより削除訂正入力ビットシーケンスを提供することで、入力シーケンスを削除訂正すること、および
（２）前記削除訂正入力ビットシーケンスに対して第１の畳み込み符号化操作を実行することによってシステマティックビットシーケンスおよび第１のパリティビットシーケンスを提供すること
を含み、
表１、表２、または表３において符号化率と関連付けて示されている削除訂正パターンに従って前記選択されたビット位置を選択することをさらに含む、
符号化方法。
【請求項８】
前記第１の畳み込み符号化操作に際してＴａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式を使用することをさらに含む、請求項７に記載の符号化方法。
【請求項９】
（３）前記削除訂正入力ビットシーケンスのビットをインターリーブ配置することによってインターリーブ配置された削除訂正入力ビットシーケンスを提供すること、および
（４）前記インターリーブ配置された削除訂正入力ビットシーケンスを使用して、第２のパリティビットシーケンスを生じさせる第２の畳み込み符号化操作を実行すること
をさらに含む、請求項７に記載の符号化方法。
【請求項１０】
前記第１の畳み込み符号化操作および前記第２の畳み込み符号化操作に際して、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式を使用することをさらに含む、請求項９に記載の符号化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００９年２月２日に出願された米国仮特許出願第６１／１４９，１１３号および２００９年２月１１日に出願された米国仮特許出願第６１／１５１，６１０号の優先権および利益を主張するものであり、両出願とも参照によりその全文が本明細書に組み込まれる。本願は、「Ｏｐｔｉｍｕｍ  Ｄｉｓｔａｎｃｅ  Ｓｐｅｃｔｒｕｍ  Ｆｅｅｄｆｏｒｗａｒｄ  Ｔａｉｌ−Ｂｉｔｉｎｇ  Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｃｏｄｅｓ」という名称の、２００８年１０月２９日に出願された米国特許出願第１２／２６０，３４０号の一部継続出願である、「Ｏｐｔｉｍｕｍ  Ｄｉｓｔａｎｃｅ  Ｓｐｅｃｔｒｕｍ  Ｆｅｅｄｆｏｒｗａｒｄ  ＬＯＷ  ＲＡＴＥ  Ｔａｉｌ−Ｂｉｔｉｎｇ  Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｃｏｄｅｓ」という名称の、２００９年１１月１９日に出願された米国特許出願第１２／６２１，６０４号に関連するものであり、両出願とも参照によりその全文が本明細書に組み込まれる。また本願は、「ＲＥＤＵＣＥＤ−ＣＯＭＰＬＥＸＩＴＹ  ＤＥＣＯＤＩＮＧ  ＡＬＧＯＲＩＴＨＭＳ  ＦＯＲ  ＴＡＩＬ−ＢＩＴＩＮＧ  ＣＯＮＶＯＬＵＴＩＯＮＡＬ  ＣＯＤＥＳ」という名称の米国特許出願特許出願第１２／１４０，９５６号にも関連するものであり、参照によりその全文が本明細書に組み込まれる。
【０００２】
本発明は、それだけに限定されないが特に電気通信に適用される、畳み込み符号化および畳み込みターボ符号化に関する。
【背景技術】
【０００３】
多くの環境において、様々な形態（例えば、様々なプロトコル、変調など）のデータを、チャネル上で送信側から受信側へ送信することができる。動作の種類および状況によっては、チャネルの中には、多少、チャネル上で伝送されるデータの損失もしくは劣化を被りやすく、またはデータの損失もしくは劣化の影響を受けやすいものがあり、起こり得る損失もしくは破損の程度はチャネルによって異なる。例えば、有線チャネルは、通常、電波またはインターフェース上に存在するチャネルより相対的に高い保全性および信頼性を有する。
【０００４】
チャネル上のデータの損失または不正確な伝送の検出が可能になるのは、データストリームに誤り検出符号としてある一定の追加情報が付加されるときである。例えば、送信側において、データのフレームまたはブロックに、（例えば）そのブロックから計算され、あるいは別の方法で導出される（１つもしくは複数の）チェック文字またはチェックサムの形の誤り検出符号を付加することができる。受信側は、そのブロックを受信すると、誤り検出符号（例えば、その（１つもしくは複数の）チェック文字やチェックサムの受信側のバージョンなど）を独立に再計算し、または再導出することができる。再計算され、または再導出される誤り検出符号（例えばチェックサムなど）が、受信したブロックまたはフレームに含まれる誤り検出符号と同じである場合、受信側は、そのブロックまたはフレームが正しく復号されることを確認することができる。
【０００５】
また、誤り検出技術に加えて、誤り訂正技術も知られている。例えば、データストリームには、（ユーザデータのフレームまたはブロックを操作する多項式によって生成される）誤り訂正符号を付加することもできる。完全なフレームまたはブロックを受信すると、受信側は、既知の誤り訂正符号／技術を使用して、データストリーム内のいくつかの誤りを突き止め、訂正することができる。
【０００６】
よって、受信側の復号器が伝送時に引き起こされた誤りから回復することができるように送信される情報シーケンスに冗長性を導入するために、多くの通信用途において誤り制御符号化が使用される。誤り制御符号は、大まかに、ブロック符号および畳み込み符号として分類され得る。（ｎ，ｋ）線形ブロック符号についての符号化操作は、ｖ＝ＧＴｕで表すことができ、式中、ｕは情報シーケンスを表すｋ×１ベクトルであり、Ｇは符号を定義するｋ×ｎ生成行列であり、ｖは符号化シーケンスを表すｎ×１ベクトルである。
【０００７】
また、畳み込み符号も前述のように表すことができるが、その符号化操作は簡単に実施され得る。畳み込み符号は、一般には、３つのパラメータ、（ｎ，ｍ，ｑ）で指定される。これら３つのパラメータのうち、ｎは出力ビットの数を表し、ｍは入力ビットの数を表し、ｑは畳み込み符号を実施するのに用いられるメモリレジスタの数を表す。数量ｍ／ｎは、符号化率といい、符号の効率の尺度である。多くの場合、畳み込み符号チップの製造者は、パラメータ（ｎ，ｍ，ｋ）で符号を指定し、ｋは拘束長ｋ＝ｍ（ｑ−１）である。
【０００８】
畳み込み符号は、１つまたは複数の生成器を用いて入力シーケンスを畳み込み、符号化操作はシフトレジスタを使用してきわめて簡単に実施される。図１に、１／２の符号化率を有する畳み込み符号についての符号器および符号化操作の例を示す。情報シーケンスｕは、メモリレジスタ（例えばシフトレジスタなど）Ｍ１およびＭ２に挿入され、クロックタイムごとに１ビットずつ入力される。また、畳み込み符号器は、クロックタイムごとに出力されるｎ個の符号化ビットを表すｎ個のモジュロ２加算器も含む。よって、図１に示す事例ではｎが２であるため、図１には２つの加算器Ａ１およびＡ２が示されている。メモリレジスタＭ１およびＭ２は、この畳み込み符号器のために選択された特定の生成多項式に従って加算器Ａ１およびＡ２に接続されている。すなわち、どちらのメモリレジスタが各加算器に接続されるかは、その符号器のために選択される生成多項式によって決まる。選択される特定の生成多項式に応じて、ある符号が別の符号と全く異なる特性をもち得る。
【０００９】
全体拘束長ｖを有するレート１／ｎのフィードフォワード畳み込み符号（ＣＣ）の符号器構造が図２に示されており、ｖ個のシフトレジスタ素子の０と１からなる内容を符号器の状態と呼ぶ。ｎ個の生成多項式は、各シフトレジスタからｎ個の出力への接続を指定する。ｎ個の生成多項式は、集合Ｇ＝（ｇ０，…，ｇｎ−１）で表され、ｇ０＝（ｇ０（０），ｇ０（１），…，ｇ０（ｖ）），…，ｇｎ−１＝（ｇｎ−１（０），ｇｎ−１（１），…，ｇｎ−１（ｖ））である。ｋ＝０，…，ｎ−１およびｊ＝０，…，ｖについての係数ｇｋ（ｊ）は、０（接続なし）または１（接続あり）である。Ｕｉは、時刻ｉにおける入力ビットであり、（ｖｉ（０），…，ｖｉ（ｎ−１））は、時刻ｉにおけるｎ個の出力ビットである。よって、畳み込み符号は、その生成多項式の集合Ｇ＝（ｇ０，…，ｇｎ−１）によって指定することができる。
【００１０】
図２には、図らずもＴａｉｌ−ｂｉｔｉｎｇ畳み込み符号（ＴＢＣＣ）［以下で論じる］を実施する別の符号器の例が示されている。図２の符号器は、符号化率１／ｎ＝１／２、拘束長ｖ＝６、およびＧ＝（ｇ０，ｇ１）を有し、ｇ０＝（１，１，１，１，０，０，１）であり、ｇ１＝（１，０，１，１，０，１，１）である。言い換えると、第１の多項式ｇ０のための加算器Ａｇ０は、図２のシフト・レジスタ・チェーンの第１から第４の位置および第７の位置からのビット値を受け取るように接続されている（例えば、第１の位置はシフトレジスタＵｉ−１への入力であり、第２の位置はシフトレジスタＵｉ−２の出力であり、第３の位置はシフトレジスタＵｉ−３の出力であり、以下同様に、第７の位置はシフトレジスタＵｉ−６の出力であるなど）。第２の多項式ｇ１のための加算器Ａｇ１は、図２のシフト・レジスタ・チェーンの第１、第３、第４、第６、および第７の各位置からのビット値を受け取るように接続されている。
【００１１】
生成多項式をよりコンパクトに表現するために、普通は８進法表記が使用され、合計桁数を３の倍数とするために２進法表記の右側に０が付加される。例えば、図２の符号器を参照すると、ｇ０の右側に２つの０を付加して、２進ベクトルｇ０’＝（１，１，１，１，０，０，１，０，０）が生成される。次いで、ｇ０’の各桁が１グループ当たり３桁でグループ化され、その結果はｇ０’’＝（１１１，１００，１００）になる。最後に、ｇ０’’の各グループがそれと等価の８進法表記に変換され、その結果は（７，４，４）になる。８進法表記の図２の符号器について示される生成多項式は、よって、Ｇ＝（７４４，５５４）で与えられる。本明細書では通常、生成多項式を表すのによりコンパクトな８進法表記を使用する。
【００１２】
図３の再帰的畳み込み符号器においては、入力ビットのシーケンスｄｎがシフトレジスタＲｎ−１〜Ｒｎ−ｋに供給される。各シフトレジスタＲの内容は、その出力が符号器のフィードバック生成多項式の係数ａ１〜ａｋによって決定されるゲートに適用される。また、各シフトレジスタＲの内容は、その出力が符号器のフィードフォワード生成多項式の係数ｂ１〜ｂｋによって決定される他のゲートにも適用される。典型的には、動作に際して、入力シーケンスｄｎがまず出力され、その後に、図３にシーケンスｐｎで表す符号化出力が続く。図３では、入力ビットｄｎごとに２ビット（システマティックビットｄｎおよびパリティビットｐｎ）が出力される。
【００１３】
畳み込みターボ符号器は２つの構成畳み込み符号器を使用し、その２つの符号器間に入力を有する。図４に、そのような畳み込みターボ符号器をその２つの構成畳み込み符号器Ｃ１およびＣ２と共に示す。すなわち、ターボ符号器の事例では、構成符号器は、典型的には、図１に示す非システマティック符号器とは異なり、再帰的システマティック符号器である。再帰的システマティック符号器は、図３に示すようなゲートからのフィードバックを有し、それがこの符号器に再帰的特性を与える。システマティックという用語は、符号器出力の一部が情報シーケンスそのものであることを指す。
【００１４】
畳み込み符号およびターボ符号は、一連の異なる符号化率が使用されなければならないシナリオにおいて特に有用である。そのような状況では、典型的には、他のすべてのより高い符号化率の符号を導出するための基礎符号として低レートの「母符号（ｍｏｔｈｅｒ  ｃｏｄｅ）」が使用される。入力ビットの数（ｍ）が１である特殊事例では、１／２、１／３、１／４、または１／５のような符号化率を母符号と呼ぶこともある。出力ビットのうちの選択された１つまたは複数を送信しない技術をパンクチャリングといい、異なる符号化率を提供するのに使用することができる。よって、これらのより高い符号化率は、符号器の出力をパンクチャすることにより、すなわち、出力ビットのうちのあるものだけを選択することによって導出される。廃棄される出力ビットの部分の数が新しい符号化率を決定する。
【００１５】
畳み込み符号器の出力は、最初の入力ビットが符号化されるときのシフトレジスタの内容に依存する。この内容は、典型的には、０に設定される。実際のレートは、情報シーケンス中の最後の数ビットがシフトレジスタから追い出されるときに生成される余分な符号化ビットにより、基本の符号化率よりわずかに低くなる。これらのビットを情報シーケンスのテール（ｔａｉｌ）という。よって、図２に示すレート１／２の符号について、１２個の情報ビットのシーケンスが符号化される場合、生成される出力ビットの数は（１２＋６）＊２＝３６である。よって、この事例での実際のレートは１／３であるが、符号化はレート１／２符号を使用してなされたものである。情報ビットシーケンスの長さが長くなると、レートに対するテールの影響は小さくなる。しかし、短いシーケンスでは、この影響は、前述の例で明らかなように、著しいものとなり得る。
【００１６】
そのような状況では、Ｔａｉｌ−ｂｉｔｉｎｇ符号器が有用である。Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号（ＴＢＣＣ）は、例えば、Ｈ．Ｈ．Ｍａ  ａｎｄ  Ｊ．Ｋ．Ｗｏｌｆ，「Ｏｎ  ｔａｉｌ  ｂｉｔｉｎｇ  ｃｏｎｖｏｌｕｔｉｏｎａｌ  ｃｏｄｅｓ」，ＩＥＥＥ  Ｔｒａｎｓ．Ｃｏｍｍｕｎ．，ｖｏｌ．３４，ｐｐ．１０４−１１１，Ｆｅｂ．１９８６などに記載されているように、単純で強力な前方誤り訂正（ＦＥＣ）符号である。Ｔａｉｌ−ｂｉｔｉｎｇ符号は、例えば、どちらも参照によりその全文が本明細書に組み込まれる、「ＲＥＤＵＣＥＤ−ＣＯＭＰＬＥＸＩＴＹ  ＤＥＣＯＤＩＮＧ  ＡＬＧＯＲＩＴＨＭＳ  ＦＯＲ  ＴＡＩＬ−ＢＩＴＩＮＧ  ＣＯＮＶＯＬＵＴＩＯＮＡＬ  ＣＯＤＥＳ」という名称の米国特許出願第１２／１４０，９５６号明細書や、「Ｏｐｔｉｍｕｍ  Ｄｉｓｔａｎｃｅ  Ｓｐｅｃｔｒｕｍ  Ｆｅｅｄｆｏｒｗａｒｄ  Ｔａｉｌ−Ｂｉｔｉｎｇ  Ｃｏｎｖｏｌｕｔｉｏｎａｌ  Ｃｏｄｅｓ」という名称の米国特許出願第１２／２６０，３４０号明細書などに記載されている。
【００１７】
Ｔａｉｌ−ｂｉｔｉｎｇ符号器においては、シフトレジスタの最初の内容は、情報シーケンス中の最後のビットと全く同じである。よって、図２に示す符号器でシーケンス１０１１１１１１００１１を符号化するとき、シフトレジスタの内容は、最初は、（シフトレジスタの右から左へ）１１００１１に設定されることになる。この場合符号化操作は、レジスタから情報シーケンス中の最後の数ビットを追い出さずに停止する。というのは、これらのビットはレジスタ内に最初からすでにあったからである。よって上記の例では、１２個の情報ビットについて生成される出力ビットの数は３６ではなく２４である。また、Ｔａｉｌ−ｂｉｔｉｎｇ符号は巡回符号でもある。というのは、情報シーケンスの循環シフトのための符号語は符号化シーケンスの対応する循環シフトだからである。
【００１８】
符号器出力のパンクチャリングは、畳み込み符号器と畳み込みターボ符号器の両方と共に幅広く使用される。パンクチャリングとは対照的に、いくつかのブロック符号では、生成行列内の行のうちのいくつかを考慮しないことにより、高レート符号から低レート符号が導出される。有効な符号は、これらの行を削除することにより高い符号化率の生成行列から導出される生成行列を特徴とする。このように導出される符号を削除訂正符号（ｅｘｐｕｒｇａｔｅｄ  ｃｏｄｅ）という。削除訂正符号はブロック符号には使用されているが、発明者らの知る限りでは、畳み込み符号には使用されていない。
【００１９】
畳み込み符号は、多くの通信システムにおいて幅広く使用されている。周知のように、ＩＥＥＥ  ８０２．１６  Ｗｏｒｋｉｎｇ  Ｇｒｏｕｐ  ｏｎ  Ｂｒｏａｄｂａｎｄ  Ｗｉｒｅｌｅｓｓ  Ａｃｃｅｓｓ  Ｓｔａｎｄａｒｄｓ（広帯域無線アクセス規格に関するＩＥＥＥ８０２．１６作業部会）では、広帯域無線メトロポリタン・エリア・ネットワークの世界的配備のための公式仕様を策定している。８０２．１６ファミリの規格は、正式にはＷｉｒｅｌｅｓｓＭＡＮというが、ＷｉＭＡＸフォーラムという業界グループにより（「Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓ」から）ＷｉＭＡＸと呼びならわされている。図２には、８０２．１６Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号（ＴＢＣＣ）のための符号器の例が示されている。
【００２０】
最新世代の無線通信規格においても、他の多数の用途においても、複数構成の再帰的システマティック畳み込み符号から導出されたターボ符号が使用されている。そのような用途の中には、最低の符号化率がそれについての良好な符号を探索することの難しい部分である符号化率の範囲を有する必要がある場合もある。ＩＥＥＥ８０２．１６ｍのファスト・フィードバック・チャネル（ｆａｓｔ  ｆｅｅｄｂａｃｋ  ｃｈａｎｎｅｌ）（ＴＢＣＣ）には、現在、７／６０から１２／６０までの符号化率の範囲が考えられている。
【発明の概要】
【発明が解決しようとする課題】
【００２１】
したがって、求められており、本明細書で開示する技術によって提供されるのは、高レート符号から、適切な低レートの畳み込み符号および畳み込みターボ符号を獲得し、かつ／または使用するための方法、装置、および技術である。
【課題を解決するための手段】
【００２２】
様々な局面において、本明細書で説明する技術は、ターボと非ターボ両方の畳み込み符号化に関しての畳み込み符号化、例えば畳み込み符号の符号化および復号などに関するものである。実施形態によっては、本明細書で説明する畳み込み符号化および畳み込みターボ符号化の装置および方法は、回路（例えば特定用途向け集積回路［ＡＳＩＣ］など）によって実施することも、（１つまたは複数の）コンピュータによるものなど他のやり方で実施することもでき、多種多様なデータ通信、データ記憶、およびデータ処理分野において使用することができる。データ通信分野の一例は、ネットワークにおいて電波または無線インターフェース上で伝送されるデータの符号化を伴う。
【００２３】
その局面のいくつかにおいて、本明細書で開示する技術は、畳み込み符号器と畳み込みターボ符号器両方の符号器に関するものである。畳み込みターボ符号器の一例示的実施形態は、削除訂正部と、第１の構成要素畳み込み符号器部分と、第２の構成要素畳み込み符号器部分と、インターリーバとを備える。削除訂正部は、入力ビットシーケンスの選択されたビット位置に所定の値を挿入し、それによって削除訂正入力ビットシーケンスを提供するように構成されている。第１の構成要素畳み込み符号器部分は、削除訂正入力ビットシーケンスを受け取るように接続され、削除訂正入力ビットシーケンスを使用して第１の畳み込み符号化操作を実行し、それによって（削除訂正入力ビットシーケンスと同じ）システマティックビットシーケンス、および第１のパリティビットシーケンスを提供するように構成されている。インターリーバは、削除訂正部と第２の構成要素畳み込み符号器部分との間に接続され、削除訂正入力ビットシーケンスを受け取り、インターリーブ配置された削除訂正入力ビットシーケンスを提供するように構成されている。第２の構成要素畳み込み符号器部分は、インターリーブ配置された削除訂正入力ビットシーケンスを受け取るように接続され、インターリーブ配置された削除訂正入力ビットシーケンスを使用して第２の畳み込み符号化操作を実行し、それによって第２のパリティビットシーケンスを生じさせるように構成されている。その結果、削除訂正により、高レート符号（母符号）から、（システマティックビットシーケンス、第１のパリティビットシーケンス、および第２のパリティビットシーケンスを含む）低レート畳み込みターボ符号が得られる。
【００２４】
一例示的実施形態において、畳み込みターボ符号器の第１の構成要素畳み込み符号器部分、第２の構成要素畳み込み符号器部分、インターリーバ、および削除訂正部は、例えば、特定用途向け集積回路といった半導体またはハードウェア回路などの回路を備えることができる。また畳み込みターボ符号器は、他の実装の形態をとり、コンピュータによる実施形態といった他の技術によって実現することもできる。コンピュータによる実施形態では、例えば、畳み込みターボ符号器は、１つまたは複数のコンピュータとメモリとを備えることができ、第１の構成要素畳み込み符号器部分、第２の構成要素畳み込み符号器部分、および削除訂正部はコンピュータによって実装され、挿入のために選択されたビット位置は、メモリに記憶された削除訂正パターンに従って選択される。
【００２５】
一例示的実施形態および別の局面では、第１の構成要素畳み込み符号器部分および第２の構成要素畳み込み符号器部分は、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式に従って構成されている。
【００２６】
一例示的実施形態および別の局面では、選択されたビット位置は、所定のハミング距離（Ｈａｍｍｉｎｇ  ｄｉｓｔａｎｃｅ）および所定の符号語多重度（ｃｏｄｅｗｏｒｄ  ｍｕｌｔｉｐｌｉｃｉｔｙ）を提供する削除訂正パターンに従って選択することができる。
【００２７】
一例示的実施形態および別の局面では、選択されたビット位置は、所定の表によって指定される削除訂正パターンに従って選択することができる。例えば、表１、表２、または表３に記載されている符号化率については、選択されたビット位置は、表１、表２、または表３において符号化率と関連付けて示されている削除訂正パターンに従って選択することができる。
【００２８】
畳み込み（非ターボ）符号器の構造および動作は、畳み込みターボ符号器のものより単純化されており、畳み込みターボ符号器の構造および動作を参照して理解することができる。畳み込み（非ターボ）符号器の一例示的実施形態は、削除訂正部と第１の構成要素畳み込み符号器部分とを備える。畳み込みターボ符号器の場合と同様に、削除訂正部は、入力ビットシーケンスの選択されたビット位置に所定の値を挿入し、それによって削除訂正入力ビットシーケンスを提供するように構成されている。しかし、畳み込み符号器の削除訂正部によって出力される削除訂正入力ビットシーケンスは、第１の構成要素畳み込み符号器部分にだけ適用される。第１の構成要素畳み込み符号器部分は、削除訂正入力ビットシーケンスを受け取るように接続され、削除訂正入力ビットシーケンスを使用して第１の畳み込み符号化操作を実行し、それによってシステマティックビットシーケンスおよび第１のパリティビットシーケンスを提供するように構成されている。その結果、削除訂正により高レート符号（母符号）から、（システマティックビットシーケンスおよび第１のパリティビットシーケンスを含む）低レート畳み込み符号が得られる。
【００２９】
畳み込みターボ符号器の場合と同様に、畳み込み符号器の構成部は、例えば、特定用途向け集積回路といった半導体またはハードウェア回路などの回路を備えることができる。また畳み込み符号器は、他の実装の形態をとり、コンピュータによる実施形態といった他の技術によって実現することもできる。コンピュータによる実施形態では、例えば、畳み込み符号器は、１つまたは複数のコンピュータとメモリとを備えることができ、第１の構成要素畳み込み符号器部分および削除訂正部はコンピュータによって実装され、挿入のための選択されたビット位置は、メモリに記憶された削除訂正パターンに従って選択される。さらに、一例示的実施形態および別の局面では、畳み込み符号器の第１の構成要素畳み込み符号器部分は、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式に従って構成することができる。さらに、一例示的実施形態および別の局面では、選択されたビット位置は、所定のハミング距離および所定の符号語多重度を提供する削除訂正パターンに従って選択することができる。畳み込みターボ符号器の場合と同様に、畳み込み符号器の一例示的実施形態および別の局面では、選択されたビット位置は、前述の所定の表によって指定される削除訂正パターンに従って選択することができる。
【００３０】
本明細書で開示する技術の別の局面は符号化法に関するものである。畳み込みターボ符号化に関する一例示的実施形態および態様において、符号化法は、削除訂正の動作、第１の構成要素畳み込み符号化操作、インターリービング、および第２の構成要素畳み込み符号化操作を含む。削除訂正動作は、入力ビットシーケンスの選択されたビット位置に所定の値を挿入し、それによって削除訂正入力ビットシーケンスを提供することにより入力シーケンスを削除訂正することを含む。第１の構成要素畳み込み符号化操作は、削除訂正入力ビットシーケンスを畳み込むことを含み、それによってシステマティックビットシーケンスおよび第１のパリティビットシーケンスを提供する。インターリーブ配置動作は、削除訂正入力ビットシーケンスのビットをインターリーブ配置し、それによってインターリーブ配置された削除訂正入力ビットシーケンスを提供することを含む。第２の構成要素畳み込み符号化操作は、インターリーブ配置された削除訂正入力ビットシーケンスを畳み込み、それによって第２のパリティビットシーケンスを提供することを含む。
【００３１】
一例示的実施形態および態様および別の局面では、畳み込みターボ符号化法は、第１の畳み込み符号化操作および第２の畳み込み符号化操作に際して、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式を使用することをさらに含む。
【００３２】
一例示的実施形態および態様および別の局面では、畳み込みターボ符号化法は、回路を使用して削除訂正、第１の畳み込み符号化操作、インターリービング、および第２の畳み込み符号化操作を実施することをさらに含む。
【００３３】
一例示的実施形態および態様および別の局面では、畳み込みターボ符号化法は、コンピュータを使用して削除訂正、第１の畳み込み符号化操作、インターリービング、および第２の畳み込み符号化操作を実施すること、ならびにメモリを使用して、選択ビットを選択するのに用いられる削除訂正パターンを記憶することをさらに含む。
【００３４】
一例示的実施形態および態様および別の局面では、畳み込みターボ符号化法は、所定のハミング距離および所定の符号語多重度を提供する削除訂正パターンに従って選択ビット位置を選択することをさらに含む。
【００３５】
一例示的実施形態および態様および別の局面では、畳み込みターボ符号化法は、表１、表２、または表３において符号化率と関連付けて示される削除訂正パターンに従った選択ビット位置をさらに含む。
【００３６】
畳み込み（非ターボ）符号化法に関する一例示的実施形態および態様は、畳み込みターボ符号化のものより単純化されており、畳み込みターボ符号化を参照して理解することができる。畳み込み（非ターボ）符号化法は、削除訂正の動作および第１の構成要素畳み込み符号化操作を含むが、インターリービングも第２の構成要素畳み込み符号化操作も含まない。
【００３７】
畳み込みターボ符号化法の場合と同様に、（非ターボ）畳み込み符号化法は、例えば、特定用途向け集積回路といった半導体またはハードウェア回路などの回路を使用して方法を実施することを含み得る。コンピュータによる実施形態など、他の技術によって他の実装形態を実現することもできる。さらに、一例示的実施形態および別の局面では、畳み込み符号化法は、第１の畳み込み符号化操作に際して、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式を使用することを含み得る。さらに、一例示的実施形態および別の局面では、畳み込み符号化法は、所定のハミング距離および所定の符号語多重度を提供する削除訂正パターンに従って選択ビット位置を選択することを含み得る。畳み込みターボ符号化の場合と同様に、畳み込み符号化の一例示的実施形態および別の局面では、選択されたビット位置は、前述の所定の表によって指定される削除訂正パターンに従って選択することができる。
【００３８】
その局面のいくつかにおいて、本明細書で開示する技術は、例えば、畳み込み符号と畳み込みターボ符号の一方または両方を使用して符号化されているビットシーケンスを復号するのに適した復号器などの復号器に関するものである。そのような復号器は、符号化ビットシーケンスを受け取るように接続され、符号化ビットシーケンスを生成するのに利用された削除訂正パターンを使用して、符号化ビットシーケンスに基づいて復号ビットシーケンスを決定するように構成されている。
【００３９】
一例示的実施形態において、復号器は、符号化ビットシーケンスを受け取り、トレリスの残存ノードへのトレリスパスに含まれる状態遷移分岐を決定することにより、符号化ビットシーケンスに基づいて復号ビットシーケンスを決定するように構成されている。復号器は、トレリスの残存ノードを決定するときに、削除訂正パターンを使用して、所定の値を有する（１つまたは複数の）入力ビットに対応して選択される（１つまたは複数の）状態遷移分岐を廃棄するように事前構成されている。一例示的実装形態では、復号器は、選択される（１つまたは複数の）状態遷移分岐に廃棄を引き起こす（１つまたは複数の）メトリックを割り当てることにより、選択される（１つまたは複数の）状態遷移分岐を廃棄する。別の実装形態では、復号器は、選択される（１つまたは複数の）状態遷移分岐に、廃棄を引き起こす（１つまたは複数の）事前確率値を割り当てることにより、選択される（１つまたは複数の）状態遷移分岐を廃棄するように構成されている。
【００４０】
別の例示的実施形態では、復号器は、コンピュータ可読媒体上に記憶された符号化命令を実行するコンピュータと、削除訂正パターンが記憶されたメモリとによって実現することができ、かつ／またはこれらを備えることができる。別の例示的実施形態では、復号器は、例えば、特定用途向け集積回路といった半導体またはハードウェア回路などの回路を備える。
【００４１】
一例示的実施形態において、復号器は、表１、表２、または表３の関連付けられた符号化率について、表１、表２、または表３に記載されている削除訂正パターンを利用するように構成されている。
【００４２】
その別の局面において、本明細書で開示する技術は、復号法、例えば、畳み込み符号と畳み込みターボ符号の一方または両方を使用して符号化されているビットシーケンスを復号するのに適する方法などに関するものである。様々な実施形態および態様において、復号法は、符号化ビットシーケンスを受け取ること、符号化ビットシーケンスのビットを使用して、トレリスの残存ノードへのトレリスパスに含まれる状態遷移分岐を決定すること、およびトレリスの残存ノードを決定するときに、削除訂正パターンを使用して、所定の値を有する（１つまたは複数の）入力ビットに対応して選択される（１つまたは複数の）状態遷移分岐を廃棄し、それによって復号ビットシーケンスを決定することを含む。
【００４３】
さらに別の局面として、本明細書で開示する技術は、無線インターフェース上で符号化ビットシーケンスを送信する通信装置に関するものである。この通信装置は、入力ビットシーケンスのソースと、送信機と、符号器（本明細書で説明する実施形態に包含される畳み込みターボ符号器と畳み込み符号器のどちらか）とを備える。符号器は入力ビットシーケンスを受け取るように接続されており、送信機は符号器から符号化ビットシーケンスを受け取るように接続され、送信側通信装置と受信側通信装置とが相互にやりとりするための通信チャネル上で符号化ビットシーケンスを送信するように構成されている。
【００４４】
さらに別の局面として、本明細書で開示する技術は、無線インターフェース上で符号化ビットシーケンスを受け取る通信装置に関するものである。この通信装置は、受信機と、本明細書で説明する実施形態に包含される復号器とを備える。受信機は通信チャネル上で符号化ビットシーケンスを受け取るように構成されており、復号器は、受信機から符号化ビットシーケンスを受け取るように接続されている。
【００４５】
本明細書で説明する符号器および復号器のうちの１つまたは複数を利用する本明細書で説明する通信装置は、無線アクセスネットワークにおいて用いることができる。例えば通信装置は、無線インターフェース上で通信する無線基地局（例えば、ｅＮｏｄｅＢやＢノード）または無線端末（ユーザ端末（ＵＥ）もしくは移動局）を含むことができる。
【００４６】
本発明の上記その他の目的、特徴、および利点は、添付の図面に例示されている好ましい実施形態の以下のより詳細な説明を読めば明らかになるであろう。図面において各参照符号は様々な図を通じて同じ部分を指し示す。図面は必ずしも縮尺通りであるとは限らず、発明の原理を例示することに重点が置かれている。
【図面の簡単な説明】
【００４７】
【図１】レート１／２の符号器の例を示す図である。
【図２】符号化率１／ｎ＝１／２、拘束長ｖ＝６、およびＧ＝（ｇ０，ｇ１）を有し、ｇ０＝（１，１，１，１，０，０，１）、ｇ１＝（１，０，１，１，０，１，１）であるＴａｉｌ−ｂｉｔｉｎｇ畳み込み符号（ＴＢＣＣ）のための符号器の例を示す図である。
【図３】レート１／２の再帰的システマティック畳み込み符号器を示す図である。
【図４】一例示的実施形態による削除訂正畳み込みターボ符号器を示す概略図である。
【図５】畳み込みターボ符号器の例の削除訂正部の一例示的実施形態を示す概略図である。
【図６】畳み込みターボ符号器の例のパンクチャ部の一例示的実施形態を示す概略図である。
【図７】別の例示的実施形態による削除訂正畳み込みターボ符号器を示す概略図である。
【図８】一例示的実施形態による、畳み込みターボ符号化を含む基本的で代表的な動作またはステップを示す流れ図である。
【図９】一例示的実施形態による削除訂正畳み込み符号器を示す概略図である。
【図１０】一例示的実施形態による、畳み込み（非ターボ）符号化を含む基本的で代表的な動作またはステップを示す流れ図である。
【図１１】送信側通信装置と受信側通信装置とを含む通信ネットワークの部分を示す図である。
【図１２】一例示的実施形態による削除訂正復号器の概略図によって行われる基本的で代表的な動作またはステップを示す流れ図である。
【図１３】情報および符号化シーケンスを表すトレリスを示す図である。
【図１４】本明細書で説明する（１つまたは複数の）削除訂正畳み込み符号および／または（１つまたは複数の）削除訂正畳み込みターボ符号を使用して無線チャネル上でデータをやりとりする基地局および無線局を含む、通信ネットワークの部分を示す図である。
【発明を実施するための形態】
【００４８】
以下の記述では、本発明の十分な理解を提供するために、限定ではなく説明を目的として、特定のアーキテクチャ、インターフェース、技術などといった具体的詳細を示す。しかし、本発明は、これらの具体的詳細から外れる他の実施形態においても実施され得ることが当業者には明らかであろう。すなわち、当業者は、たとえ本明細書に明示的に説明され、または図示されていなかったとしても、本発明の原理を具現化し、本発明の趣旨および範囲のうちに含まれる様々な構成を考案することができるであろう。場合によっては、本発明の説明を不要な詳細で不明瞭にすることのないように、周知の装置、回路、および方法の詳細な説明を省略することもある。本発明の原理、局面、および実施形態、ならびにその具体例をあげる本明細書のあらゆる記述は、その構造的均等物と機能的均等物の両方を包含することが意図されている。加えて、そのような均等物は、現在知られている均等物と、将来において開発される均等物、すなわち、その構造を問わず、同じ機能を果たす任意の開発される要素の両方を含むことも意図されている。
【００４９】
よって、例えば本明細書中のブロック図は、その技術の原理を具現化する例示的回路の概念図を表し得るものであることが当業者には理解されるであろう。同様に、任意の流れ図、状態遷移図、擬似コードなどは、実質的にはコンピュータ可読媒体において表され、そのため、コンピュータまたはプロセッサが明示的に示されているか否かを問わず、コンピュータまたはプロセッサによって実行され得る様々なプロセスを表すことも理解されるであろう。
【００５０】
「コンピュータ」、「プロセッサ」または「コントローラ」として表示され、または記述される機能ブロックを含む様々な要素の機能は、専用のハードウェア、ならびにコンピュータ可読媒体上に記憶された符号化命令の形のソフトウェアを実行することのできるハードウェアによって提供され得る。コンピュータとは一般に、１つまたは複数のプロセッサおよび／またはコントローラを備えるものと理解され、コンピュータおよびプロセッサの各用語は、本明細書では区別なく用いられ得る。コンピュータまたはプロセッサによって提供されるとき、各機能は、単一の専用コンピュータまたはプロセッサによって提供されても、単一の共用コンピュータまたはプロセッサによって提供されても、その一部が共用され、または分散され得る複数の個々のコンピュータまたはプロセッサによって提供されてもよい。そのような機能は、コンピュータによって実施され、したがって機械によって実施されるものと理解すべきである。さらに、「プロセッサ」または「コントローラ」という用語を使用する場合それは、そのような機能を果たし、かつ／またはソフトウェアを実行することのできる他のハードウェアにも言及するものと解釈すべきであり、それだけに限らないが、ディジタル信号プロセッサ（ＤＳＰ）ハードウェア、縮小命令セットプロセッサ、ハードウェア（ディジタルやアナログなどの）回路、および（適切な場合には）そのような機能を果たすことのできる状態機械を含み得る。
【００５１】
符号化
図４に、一例示的実施形態による削除訂正畳み込みターボ符号器２０を示す。削除訂正畳み込みターボ符号器２０は、削除訂正部２２と、第１の構成要素畳み込み符号器部分２４と、第２の構成要素畳み込み符号器部分２６と、インターリーバ２８と、出力シリアライザ３０とを備える。前述のように、削除訂正部２２は、入力ビットシーケンスの選択されたビット位置において所定の値（例えば追加の０ビットなど）を挿入し、それによって削除訂正入力ビットシーケンスを提供するように構成されている。第１の構成要素畳み込み符号器部分２４は、削除訂正部２２から削除訂正入力ビットシーケンスを受け取るように接続されており、削除訂正入力ビットシーケンスを使用して第１の畳み込み符号化操作を実行し、それによってシステマティックビットシーケンスおよび第１のパリティビットシーケンスを提供するように構成されている。インターリーバ２８は、削除訂正部２２と第２の構成要素畳み込み符号器部分２６との間に接続されており、削除訂正入力ビットシーケンスを受け取り、インターリーブ配置された削除訂正入力ビットシーケンスを提供するように構成されている。第２の構成要素畳み込み符号器部分２６はインターリーブ配置された削除訂正入力ビットシーケンスを受け取るように接続されており、インターリーブ配置された削除訂正入力ビットシーケンスを使用して第２の畳み込み符号化操作を実行し、それによって第２のパリティビットシーケンスを生じさせるように構成されている。その動作の結果として、削除訂正畳み込みターボ符号器２０は、削除訂正により高レート符号（母符号）から、（システマティックビットシーケンス、第１のパリティビットシーケンス、および第２のパリティビットシーケンスを含む、低レート畳み込みターボ符号を導出する。
【００５２】
図４に、６ビット（ｄ０，ｄ１，ｄ２，ｄ３，ｄ４，ｄ５）を有する入力ビットシーケンスと、図３の符号器のようなレート１／２を有する構成畳み込み符号器２４および２６とを示す。削除訂正部２２は入力ビットシーケンスに２つの０を挿入し、長さ８の削除訂正入力ビットシーケンス（ｄ０，ｄ１，ｄ２，ｄ３，０，ｄ４，０，ｄ５）が生成される。図３では入力ビットｄｎごとに、２つのビット（システマティックビットｄｎおよびパリティビットｐｎ）が出力されることを想起されたい。したがって、図４の第１の構成要素畳み込み符号器部分２４については、第１の構成要素畳み込み符号器部分２４から、８個の削除訂正入力ビット（ｄ０，ｄ１，ｄ２，ｄ３，０，ｄ４，０，ｄ５）および８個のパリティビット（Ｐ０，１，Ｐ１，１，…，Ｐ７，１）が出力される。第２の構成要素畳み込み符号器部分２６については、８個のパリティビット（Ｐ０，２，Ｐ１，２，…，Ｐ７，２）だけが出力される。８個のインターリーブ配置された削除訂正入力ビット（ｄ３，ｄ１，０，ｄ５，ｄ２，０，ｄ０，ｄ４）は第２の構成要素畳み込み符号器部分２６からは出力されない。というのは、これらは第１の構成要素畳み込み符号器部分２４からの出力（ｄ０，ｄ１，ｄ２，ｄ３，０，ｄ４，０，ｄ５）と順列等価だからである。
【００５３】
出力シリアライザ３０は、第１の構成要素畳み込み符号器部分２４から出力される８個の削除訂正入力ビット（ｄ０，ｄ１，ｄ２，ｄ３，０，ｄ４，０，ｄ５）および８個のパリティビット（Ｐ０，１，Ｐ１，１，…，Ｐ７，１）［第１のパリティビットシーケンス］と、第２の構成要素畳み込み符号器部分２６から出力される８個のパリティビット（Ｐ０，２，Ｐ１，２，…，Ｐ７，２）［第２のパリティビットシーケンス］とを受け取る。出力シリアライザ３０は、これらのビットをチャネル３２上で送信するための順序を決定するように構成されている。出力シリアライザ３０からのビットの送出の望ましい順序が与えられれば、当業者には、どのようにして出力シリアライザ３０を構成し、動作させるべきかがわかり、これは例えば、デマルチプレクサやゲートなどの形をとり得る。
【００５４】
図５に削除訂正部２２の一例示的実施形態を示す。図５に示すように、削除訂正部２２は、一例示的実施形態では、その入力として、入力ビットシーケンスの次のビットまたは例えば０などの所定のビット値を選択するように動作するゲートまたはセレクタ３６を備えることができる。よって、削除訂正部２２は、入力ビットシーケンスの選択されたビット位置において所定の値（例えば０など）を挿入し、それによって削除訂正入力ビットシーケンスを提供することができる。ゲートまたはセレクタ３６は、符号に適するものとして選択された削除訂正パターンに従って動作する。
【００５５】
例えば図４および図５を参照すれば理解されるように、削除訂正畳み込み符号の符号化は、情報シーケンスに０を挿入して、符号化プロセスにおいて使用される情報シーケンスの長さを短縮することによって行うことができる。例えば、Ｔａｉｌ−ｂｉｔｉｎｇを使用して長さ１２ビットのシーケンスを符号化する図１に示す符号器を考察する。符号器出力は２４ビットになるはずであり、全体のレートは１２／２４または１／２になるはずである。しかし、１２ビットシーケンス中の情報ビットのうちのいくつかを０に設定することにより低レートの削除訂正符号が生成され得る。例えば、シーケンス中の１ビットを０に設定する。この場合、２４個の符号化ビットが１１個の情報ビットに基づいて生成され、よって、１１／２４の全体符号化率が生じる。より多数のビットを同様に０に設定して多数のレートを生じさせてもよい。
【００５６】
所与の数の０に設定されたビットについて、０に設定される情報ビットに異なる位置を選択することにより異なる符号が生成され得ることを理解すべきである。また、削除訂正符号の重みスペクトルを最適化するために、ある均一パターンで、またはある特殊なパターンでビットがゼロ設定されるように選択されてもよい。唯一の要件は、復号操作が適切に実行されるように削除訂正パターンが受信側に知られていなければならないことである。Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号では、良好な削除訂正パターンは、ｖを符号のメモリとするｖビットのウィンドウ内に可能な限り多くの０を入れるものである。ＴＢＣＣの循環特性により、長さｖのウィンドウは入力ビットのどの位置からでも開始することができる。
【００５７】
８０２．１６ｍファスト・フィードバック・チャネル設計の例示的実装形態を説明例として使用することができる。ＩＥＥＥ８０２．１６ｍのファスト・フィードバック・チャネルには、現在、７／６０から１２／６０までの符号化率の範囲が考えられている。良好な性能を有する７／６０符号を見つけることは困難である。１つの解決法は、１２ビットごとに６０個の符号化ビットを生成する（レート１２／６０）良好なレート１／５のＴａｉｌ−ｂｉｔｉｎｇ符号を使用し、削除訂正を使用してレート７／６０の符号を生成するものである。ＴＢＣＣでは、メモリｖ＝７での最善のレート１／５の符号は、生成多項式の集合Ｇ＝（１６，１１２，５５６，６３６，６５６）によって生成される。表１で与えられる削除訂正パターンは、最善の最初の重みスペクトルを有する削除訂正ＴＢＣＣを与えることを示すことができる。すなわち、各削除訂正ＴＢＣＣは、最善の（ｄｍｉｎ，ｎｄｍｉｎ）対を有し、ｄｍｉｎは最小ハミング距離（可能な限り大きくなければならない）であり、ｎｄｍｉｎは符号語多重度（可能な限り小さくなければならない）である。表１には、例えば、レート１２／６０のＴＢＣＣから、レート７／６０、レート８／６０、レート９／６０、レート１０／６０およびレート１１／６０のＴＢＣＣを生成するための削除訂正パターンが示されている。例えば、レート７／６０のＴＢＣＣの削除訂正パターン（３，５，７，９，１１）は、第３、第５、第７、第９、および第１１の入力ビットがゼロ設定されることを意味する。インデックスは第０から開始する。また、削除訂正パターンは、ｖ＝７ビットのウィンドウを用いて可能な限り多くの０を含めようとする。
【００５８】
図７に、別の例示的実施形態による削除訂正畳み込みターボ符号器２０’を示す。図７の実施形態の削除訂正畳み込みターボ符号器２０’は、出力シリアライザがパンクチャ部３０’の形をとるという点で図４の削除訂正畳み込みターボ符号器２０とは異なる。パンクチャ部３０’は、符号器出力中のいくつかのビットを削除することにより「基本の」レート１／３の符号からｍ／ｎレートの符号を作成するのに使用される。図６に、複合符号化ビットシーケンスとしてチャネル３２に適用されるべき３つのビットシーケンス（システマティックビットシーケンス、第１のパリティビットシーケンス、および第２のパリティビットシーケンス）のうちのいずれかからビットを選択する第１のセレクタまたはゲート３８と、除外され、または削除されるべき（よって、複合符号化ビットシーケンスとしてチャネル３２に適用されない）３つのビットシーケンス（システマティックビットシーケンス、第１のパリティビットシーケンス、および第２のパリティビットシーケンス）のうちのいずれかからビットを選択する第２のセレクタまたはゲート３９と、を備えるパンクチャ部３０’の一例示的実施形態を示す。
【００５９】
ＩＥＥＥ８０２．１６ｍのファスト・フィードバック・チャネルには、現在、６／３０から１２／３０までの符号化率の範囲が考えられている。良好な性能を有する６／３０符号を見つけることは非常に困難である。しかし、１つの解決法は、１２ビットごとに３０個の符号化ビットを生成する（レート１２／３０）良好なレート１２／３０のＴａｉｌ−ｂｉｔｉｎｇ符号を使用し、削除訂正を使用してレート６／３０の符号を生成するものである。ＴＢＣＣでは、メモリｖ＝６での最善のレート１２／３０の符号は、パンクチャリングパターン［１１；１１；１０］を用いて生成多項式の集合Ｇ＝（４６４，４７４，６７０）により生成される。そのようなパンクチャリングパターンは、前述の、その出力シリアライザがパンクチャ部の形をとる図９の削除訂正畳み込み符号器５０といった削除訂正畳み込み符号器を用いて実施することができる。表２で与えられる削除訂正パターンは、最善の最初の重みスペクトルを有する削除訂正ＴＢＣＣを与える。表２には、例えば、レート１２／３０のＴＢＣＣからレート６／３０、レート７／３０、レート８／３０、レート９／３０、レート１０／３０、およびレート１１／３０のＴＢＣＣを生成するための削除訂正パターンが示されている。例えば、レート７／３０のＴＢＣＣの削除訂正パターン（３，５，８，９，１１）は、第３、第５、第８、第９、および第１１の入力ビットがゼロに設定されることを意味する。インデックスは第０から開始する。また、削除訂正パターンはｖ＝６ビットのウィンドウを用いて可能な限り多くの０を含めようとする。
【００６０】
また、良好なレート１２／３０のＴＢＣＣは、レート１／５のＴＢＣＣと同じ符号器構造および復号器構造が望ましい場合には、パンクチャリングパターン［１０；０１；１０；０１；１０］で最善のレート１／５のＴＢＣＣをパンクチャすることによっても獲得することができる。そのようなパンクチャリングパターンは、前述の、その出力シリアライザがパンクチャ部の形をとる図９の削除訂正畳み込み符号器５０といった削除訂正畳み込み符号器を用いて実施することができる。この事例では、低レート符号を導出するための削除訂正パターンが表３に示されている。表３には、例えば、レート１２／６０のＴＢＣＣからパンクチャされたレート１２／３０のＴＢＣＣから、レート６／３０、レート７／３０、レート８／３０、レート９／３０、レート１０／３０、およびレート１１／３０のＴＢＣＣを生成するための削除訂正パターンが示されている。例えば、レート７／３０のＴＢＣＣの削除訂正パターン（３，５，７，９，１０）は、第３、第５、第７、第９、および第１０の入力ビットがゼロに設定されることを意味する。インデックスは第０から開始する。
【００６１】
また、ＩＥＥＥ８０２．１６ｍのファスト・フィードバック・チャネルには、現在、１３／６０から２４／６０までの符号化率の範囲も考えられている。良好な性能を有するこれらの符号を見つけることは非常に困難である。１つの解決法は、良好なレート１／５のＴａｉｌ−ｂｉｔｉｎｇ符号を使用し、（例えば図９や図６などように）パンクチャリングを使用してレート１３／６０からレート２４／６０までを有する符号を生成するものである。Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号（ＴＢＣＣ）では、メモリｖ＝７での最善のレート１／５の符号は、生成多項式の集合Ｇ＝（１６，１１２，５５６，６３６，６５６）によって生成される。表４で与えられるパンクチャリングパターンは、準最適または最適な最初の重みスペクトルを有するパンクチャドＴＢＣＣを与える。すなわち、各削除訂正ＴＢＣＣは準最適または最適な（ｄｍｉｎ，ｎｄｍｉｎ）対を有し、ｄｍｉｎは最小ハミング距離（可能な限り大きくなければならない）であり、ｎｄｍｉｎは符号語多重度（可能な限り小さくなければならない）である。パンクチャリングは２つのレベルにより実行される。第１レベルのパンクチャリングでは、母符号集合（１６，１１２，５５６，６３６，６５６）からの（第２列の）生成多項式の全部または一部を用いたＴａｉｌ−ｂｉｔｉｎｇ畳み込み符号が、１３ビットから２４ビットまでのペイロードを符号化するのに使用される。第２レベルのパンクチャリングでは、（第１レベルのパンクチャリング後の）Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号器からの符号化ビットのうちのいくつかが、第３列に記載されるビット位置に従ってさらにパンクチャされる（または符号化ビットのうちのいずれもパンクチャされない）。レート２１／６０のＴＢＣＣを例にとる。２１個のペイロードビットがまず、生成多項式の集合（１１２，５５６，６３６）を用いてＴａｉｌ−ｂｉｔｉｎｇ畳み込み符号により符号化され、６３個の符号化ビットが生成される（あるいは同様に、符号器により集合（１６，１１２，５５６，６３６，６５６）が使用される場合には、第１の多項式１６および第５の多項式６５６から生成されたすべての符号化ビットがパンクチャされる）。６３個の符号化ビットのインデックスは以下のように定義される。第（３ｋ）、第（３ｋ＋１）、および第（３ｋ＋２）の符号化ビットは、それぞれ、第ｋの入力ペイロードビットについての生成多項式１１２、５５６、および６３６からの符号器出力であり、ｋ＝０，１，…，２０である。すなわち、インデックス（０，３，６，…，６０）を有する符号化ビットが多項式１１２によって生成され、インデックス（２，５，８，…，６１）を有する符号化ビットが多項式５５６によって生成され、インデックス（１，４，７，…，６２）を有する符号化ビットが多項式６３６によって生成される。第２レベルのパンクチャ時には、第０、第２７、および第５４の符号化ビット（この例ではこれら３ビットはすべて多項式１１２によって生成される）がさらにパンクチャされ、残りの６０個の符号化ビットが出力される。
【００６２】
よって表４には、生成多項式の集合（１６，１１２，５５６，６３６，６５６）を用いてレート１２／６０のＴＢＣＣから、レート１３／６０、レート１４／６０、レート１５／６０、レート１６／６０、レート１７／６０、レート１８／６０、レート１９／６０、レート２０／６０、レート２１／６０、レート２２／６０、レート２３／６０およびレート２４／６０のＴＢＣＣを生成するためのパンクチャリングパターンが示されている。第１レベルのパンクチャリングでは、母符号集合（１６，１１２，５５６，６３６，６５６）からの（第２列の）生成多項式の全部または一部（例えば、符号化率２１／６０についての部分集合（１１２，５５６，６３６）など）を用いたＴａｉｌ−ｂｉｔｉｎｇ畳み込み符号が、１３ビットから２４ビットまでのペイロードを符号化するのに使用される。第２レベルのパンクチャリングでは、（第１レベルのパンクチャリング後の）Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号器からの符号化ビットのいくつかが第３列に記載されるビット位置に従ってさらにパンクチャされる（または符号化ビットのうちのいずれもパンクチャされない）。
【００６３】
以上から、本明細書で開示する技術の一例示的実施形態および別の局面では、第１の構成要素畳み込み符号器部分２４および第２の構成要素畳み込み符号器部分２６は、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式に従って構成することができることを理解すべきである。さらに、本明細書で開示する技術の一例示的実施形態および別の局面では、選択されたビット位置は、所定のハミング距離および所定の符号語多重度を提供する削除訂正パターンに従って選択することができる。さらに、本明細書で開示する技術の一例示的実施形態および別の局面では、選択されたビット位置は、所定の表によって指定される削除訂正パターンに従って選択することもできる。例えば、表１、表２、または表３に記載されているある符号化率について、選択されたビット位置は、表１、表２、または表３においてその符号化率と関連付けて示されている削除訂正パターンに従って選択することができる。
【００６４】
本明細書で開示する技術の別の局面は符号化法に関するものである。畳み込みターボ符号化に関する一例示的実施形態および態様において、符号化法は、図８に示すような基本的で代表的な動作またはステップを含む。図８の動作は、削除訂正（８−１）、第１の構成要素畳み込み符号化操作（８−２）、インターリービング（８−３）、および第２の構成要素畳み込み符号化操作（８−４）を含む。任意選択で、図７の例示的実施形態によれば、さらにパンクチャリングの動作（８−５）を実行することもできる。
【００６５】
削除訂正動作（８−１）は、入力ビットシーケンスの選択されたビット位置に所定の値を挿入し、それによって削除訂正入力ビットシーケンスを提供することにより入力シーケンスを削除訂正することを含む。第１の構成要素畳み込み符号化操作（８−２）は、削除訂正入力ビットシーケンスを畳み込み、それによってシステマティックビットシーケンスおよび第１のパリティビットシーケンスを提供することを含む。インターリーブ配置動作（８−３）は、削除訂正入力ビットシーケンスのビットをインターリーブ配置し、それによってインターリーブ配置された削除訂正入力ビットシーケンスを提供することを含む。第２の構成要素畳み込み符号化操作（８−４）は、インターリーブ配置された削除訂正入力ビットシーケンスを畳み込み、それによって第２のパリティビットシーケンスを提供することを含む。任意選択のパンクチャリング動作（８−５）は、前述の、例えば図６の考察などから理解される。
【００６６】
一例示的実施形態および態様および別の局面では、畳み込みターボ符号化法は、第１の畳み込み符号化操作および第２の畳み込み符号化操作に際して、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式を使用することをさらに含む。さらに別の例示的実施形態および態様および別の局面では、畳み込みターボ符号化法は、所定のハミング距離および所定の符号語多重度を提供する削除訂正パターンに従って選択されたビット位置を選択することをさらに含む。さらに別の例示的実施形態および態様および別の局面では、畳み込みターボ符号化法は、表１、表２、または表３において符号化率と関連付けて示されている削除訂正パターンに従った選択ビット位置をさらに含む。
【００６７】
図９に、一例示的実施形態による削除訂正畳み込み（非ターボ）符号器５０を示す。畳み込み（非ターボ）符号器の構造および動作は（図４の削除訂正畳み込みターボ符号器２０といった）畳み込みターボ符号器のものより単純化されており、畳み込みターボ符号器の構造および動作を参照して理解することができる。図９に示す畳み込み符号器５０の例示的実施形態は、削除訂正部２２と第１の構成要素畳み込み符号器部分２４とを、（パンクチャ部の形をとることのできる）出力シリアライザ３０と共に備える。畳み込みターボ符号器の場合と同様に、図５を参照して理解されるように、削除訂正部２２は、入力ビットシーケンスの選択されたビット位置に所定の値を挿入し、それによって削除訂正入力ビットシーケンスを提供するように構成されている。しかし、畳み込み符号器５０の削除訂正部２２によって出力される削除訂正入力ビットシーケンスは、ただ１つの構成畳み込み符号器部分、すなわち第１の構成要素畳み込み符号器部分２４にだけ適用される。第１の構成要素畳み込み符号器部分２４は、削除訂正入力ビットシーケンスを受け取るように接続され、削除訂正入力ビットシーケンスを使用して第１の畳み込み符号化操作を提供し、それによってシステマティックビットシーケンスおよび第１のパリティビットシーケンスを提供するように構成されている。その結果、（システマティックビットシーケンスおよび第１のパリティビットシーケンスを含む）低レート畳み込み符号が、削除訂正により高レート符号（母符号）から生じる。
【００６８】
畳み込みターボ符号器の場合と同様に、畳み込み符号器の第１の構成要素畳み込み符号器部分は、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式に従って構成することができる。さらに、一例示的実施形態および別の局面では、選択されたビット位置は、所定のハミング距離および所定の符号語多重度を提供する削除訂正パターンに従って選択することができる。畳み込みターボ符号器の場合と同様に、畳み込み符号器の一例示的実施形態および別の局面では、選択されたビット位置は、前述の所定の表によって指定される削除訂正パターンに従って選択することができる。
【００６９】
前述のように、本明細書で開示する技術の一局面は符号化法に関する。畳み込み（非ターボ）符号化法に関する一例示的実施形態および態様は、畳み込みターボ符号化のものより単純化されており、畳み込みターボ符号化を参照して理解することができる。畳み込み（非ターボ）符号化に関する一例示的実施形態および態様において、符号化法は、図１０に示すような基本的で代表的な動作またはステップを含む。図１０の動作は、削除訂正（１０−１）、第１の構成要素畳み込み符号化操作（１０−２）を含み、（任意選択で）別にパンクチャリングの動作（１０−５）を行うことができる（例えば図７および図６の例示的実施形態参照）。前述のように、削除訂正動作（１０−１）は、入力ビットシーケンスの選択されたビット位置に所定の値を挿入し、それによって削除訂正入力ビットシーケンスを提供することにより入力シーケンスを削除訂正することを含む。第１の構成要素畳み込み符号化操作（１０−２）は、削除訂正入力ビットシーケンスを畳み込み、それによってシステマティックビットシーケンスおよび第１のパリティビットシーケンスを提供することを含む。任意選択のパンクチャリング動作（１０−５）は、前述の、例えば図６の考察などから理解される。
【００７０】
畳み込みターボ符号化法の場合と同様に、（非ターボ）畳み込み符号化法は、第１の畳み込み符号化操作に際して、Ｔａｉｌ−ｂｉｔｉｎｇ畳み込み符号を実施する生成多項式を使用することを含むことができる。さらに、一例示的実施形態および別の局面では、畳み込み符号化法は、所定のハミング距離および所定の符号語多重度を提供する削除訂正パターンに従って選択ビット位置を選択することも含むことができる。畳み込みターボ符号化の場合と同様に、畳み込み符号化の一例示的実施形態および別の局面では、選択されたビット位置は、前述の所定の表によって指定される削除訂正パターンに従って選択することができる。
【００７１】
以上から理解されるように、より低い符号化率での畳み込みターボ符号の符号化は、ターボ符号器に入力される情報シーケンス中のビットのうちのいくつかを０に設定することによって実行される。符号化のための原理は、前述の畳み込み符号化の原理と同様である。（図４の削除訂正畳み込みターボ符号器２０のような）ターボ符号器は２つの構成畳み込み符号器を有する。情報シーケンスは符号器のうちの１つに直接入力されるが、情報シーケンスは第２の構成要素符号器に入力される前にインターリーブ配置される。情報ビットを０に設定する操作は、（例えば削除訂正部２２による）情報ビットのゼロ設定がターボ符号器全体への入力時に実行されるように、インターリーブ配置操作の前に実行されることに留意すべきである。
【００７２】
図１１に、送信側通信装置４０の例および受信側通信装置４２の例を含む通信ネットワークの部分を示す。送信側通信装置４０はチャネル３２上で受信側通信装置４２に符号化データを送信する。通信装置４０は入力ビットシーケンスのソース４３と、送信機４４と、符号器とを備える。送信側通信装置４０の符号器は、（図４の削除訂正畳み込みターボ符号器２０のような）削除訂正畳み込みターボ符号器と（図９の削除訂正畳み込み符号器５０のような）畳み込み符号器のどちらかとすることもでき、本明細書で説明する実施形態に包含される他の任意の符号器とすることもでき、よって、図１１に符号器２０／５０として示す。符号器２０／５０はソース４３から入力ビットシーケンスを受け取るように接続されており、送信機４４は、符号器２０／５０から符号化ビットシーケンスを受け取るように接続され、データチャネル３２上で符号化ビットシーケンスを送信するように構成されている。送信側通信装置４０は、使用分野に応じて、他の多くの機能および構成部を含み得ることを理解すべきである。
【００７３】
図１１の受信側通信装置４２の例は通信チャネル３２上で符号化ビットシーケンスを受信する。図１１の受信側通信装置４２は、受信機４５と、復号器４６と、１つまたは複数のデータアプリケーション４８とを備える。受信機４５は通信チャネル３２上で符号化ビットシーケンスを受信するように構成されており、復号器４６は受信機４５から符号化ビットシーケンスを受け取るように接続されている。復号器４６は、本発明の実施形態によって説明されている、または本発明に包含される任意の畳み込み符号または畳み込みターボ符号を使用して符号化されている受信ビットシーケンスを復号するように構成されている。復号器４６の例の動作は、例えば図１２を参照して後述する。
【００７４】
よって、送信側通信装置４０および受信側通信装置４２は、畳み込み符号または畳み込みターボ符号を使用して通信チャネル上で通信する多くの応用または技術分野の構成部または装置を一般的に表すものである。電波または無線インターフェース上でネットワークにおいて送信されるデータの符号化を伴う説明的かつ非限定的なデータ通信分野の例は、図１４を参照して後述する。どんな使用分野や用途においても、符号器２０／５０および復号器４６は複数の方法で実現または具現化することができる。
【００７５】
１つの非限定的な例示的実装形態としては、符号器２０／５０と復号器４６の両方を回路により実装することができる。例示的回路実装形態は、回路実施形態およびコンピュータによる実施形態を含む。
【００７６】
回路実施形態は、ハードウェア回路、半導体回路、１つまたは複数の特定用途向け集積回路［ＡＳＩＣ］、あるいはそれらの任意のハイブリッドまたは組み合わせを含む。符号器２０／５０および復号器４６のための回路構成要素およびレイアウトは、用いられる個々の畳み込み符号および生成多項式、削除訂正パターン、用いられ得るパンクチャリングの性質および程度といった（設計その他の）要因に依存する。
【００７７】
代表的な構成畳み込み符号器部分のレイアウトの例が図３に示されている。当業者は、どのようにして構成要素（ハードウェア、半導体、またはＡＳＩＣ）を構成し、相互に接続し、設計パラメータに応じて、そのような構成畳み込み符号器部分を第１の構成要素畳み込み符号器部分２４および／または第２の構成要素畳み込み符号器部分２６のために動作させるべきか、ならびに、どのようにしてそのような（１つまたは複数の）構成畳み込み符号器部分を、図４の削除訂正畳み込みターボ符号器２０または図９の削除訂正畳み込み符号器５０の他の局面と相互接続すべきか理解する。また、削除訂正部２２とパンクチャ部３０’とのレイアウトの例も、それぞれ、図５と図６とに関連して論じ、例示した。当業者には、選択される回路製造技術に従ってこれらの回路素子を構成し、相互接続することは公知である。当業者は、インターリーバおよびインターリーブ配置技術を熟知しており、よって、選択の適切なインターリーバ２８を回路において構成し、組み込むことができる。
【００７８】
復号器４６の動作は、特に図１２を参照して後述する。一例示的実施形態および態様において、復号動作は基本的にはトレリス探索を伴う。当業者は、どのようにして回路においてトレリス探索復号器を構成し、相互接続すべきかを知るものである。明細書で説明する復号戦略および基準が与えられた場合、当業者は、符号化および復号のための設計基準（例えば削除訂正パターンなど）に応じて、回路において受信符号化ビットシーケンスを復号するのに適した適切なトレリス探索復号器を製造することができる。
【００７９】
いくつかの例示的実施形態では、符号器２０／５０および復号器４６のうちの１つまたは複数をコンピュータで実施することができる。例えば、本明細書で説明する符号化法は、入力ビットシーケンスから符号化ビットシーケンスを生成する符号化装置としてコンピュータを機能させる、機械可読媒体上に記憶された機械可読命令を用いてプログラムされたコンピュータによって実施することができ、この方法は、コンピュータにおいて命令を実行することにより、入力ビットシーケンスを符号化ビットシーケンスに符号化すること、および符号化ビットシーケンスを出力することを含む。例えば、符号器２０／５０はコンピュータとメモリとを備えることができ、第１の構成要素畳み込み符号器部分２４、第２の構成要素畳み込み符号器部分２６、および削除訂正部２２はコンピュータによって実装され、選択ビットは、メモリに記憶された削除訂正パターンに従って選択される。
【００８０】
同様に、本明細書で説明する復号法も、符号化ビットシーケンスに基づいて復号ビットシーケンスを生成する復号装置としてコンピュータを機能させる、機械可読媒体上に記憶された機械可読命令を用いてプログラムされたコンピュータによって実施することができ、この方法は、コンピュータにおいて命令を実行することにより、符号化ビットシーケンスを復号ビットシーケンスに復号すること、およびアプリケーションプログラムなどまたは装置または周辺装置が使用するために復号ビットシーケンスを出力することを含む。
【００８１】
よって、符号器２０／５０および復号器４６として機能するコンピュータは、本明細書においてプロセッサまたはコントローラという用語が広い意味で適用される場合の１つまたは複数のプロセッサまたはコントローラと、（１つまたは複数の）メモリと、入力／出力装置（視覚的入力／出力［（１つまたは複数の）ディスプレイ］、キーボード、ポインタ／マウス、オーディオ入力／出力）とを備えることができる。（１つまたは複数の）メモリは、読取り専用メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、半導体メモリ、キャッシュメモリといった様々な形をとることができ、実行可能命令および本明細書で説明する削除訂正パターンを記憶することができる。
【００８２】
回路により実施されるかコンピュータにより実施されるかを問わず、符号器２０／５０および／または復号器４６の機能は、１つまたは複数の回路またはコンピュータ／プロセッサに分散させることができること、ならびにそのような回路および／またはコンピュータ／プロセッサは、本明細書で説明する符号化操作または復号操作以外に、送信側通信装置４０または受信側通信装置４２に代わって他の機能を果たしてもよいことを理解すべきである。
【００８３】
復号
その局面のいくつかにおいて、本明細書で開示する技術は、復号器、例えば、前述のような畳み込み符号または畳み込みターボ符号の一方または両方を使用して符号化されているビットシーケンスを復号するのに適した復号器などに関するものである。図１１で例として示すように、復号器は、符号化ビットシーケンスを受け取るように接続され、削除訂正パターン（すなわち、符号化ビットシーケンスを生成するのに利用された削除訂正パターン）を使用して、符号化ビットシーケンスに基づいて復号ビットシーケンスを決定するように構成されている。図１１には、記号４９で、削除訂正パターン（「ｅｘｐｕｒｇａｔｅ  ｐａｔｔｅｒｎ」）の知識を有する復号器４６が示されており、この削除訂正パターンは、前述のようにメモリに記憶することもでき、回路によって実装することもできる。
【００８４】
よって、当業者には理解されるように、畳み込み符号の最尤復号が、トレリス線図を使用して実行され得る。トレリス線図の一例が図１３に示されている。トレリスは、符号器が任意の所与の時点においてなり得る状態を表すノードを有する。図１３のトレリス線図では、すべての可能な状態が横軸に沿って並んでいる。各状態は、当該状態についての許容される符号語によって次の状態に接続されている。各状態において可能な出力選択肢は２つだけである。これらの出力選択肢は０ビットまたは１ビットの到来によって決定される。上に向かう矢印は０ビットを表し下に向かう矢印は１ビットを表す。トレリス線図は各符号に固有のものである。よって、図１の符号器は２つのメモリ素子を有し、したがって図１３に示す４状態のいずれか１つになり得る。この符号器は、符号器への入力に基づき、ある時間ステップにおける所与の状態から次の時間ステップにおける別の状態へと遷移し得る。レート１／２の符号器では、入力は、０または１の値をとり得る１ビットからなる。したがってトレリスは各状態から出るものと各状態に入るものとの２つのパスを有する。上側のパスは０の入力を表し、下側のパスは１の入力を表す。図１３における各分岐上のラベルは、ある特定の状態にあり、ある特定の入力ビットを受け取った結果として符号器によって出力される２つのビットを表す。
【００８５】
このトレリスを使用した復号は、時間ステップごとの受信シンボルを各パスに対応する出力と比較することによって実行される。その場合、距離メトリックを使用して、各分岐上の出力に対応する送信シンボルの尤度がランク付けされ得る。各時間ステップにおいて、４状態のそれぞれへのすべての入りパスについてこのメトリックが計算される。より低いメトリックを有するパスが廃棄され、より高いメトリックを有するパスが保持される。次の時間ステップにおいて、保持されたパスのメトリックは、前の時間ステップにおける状態から出る分岐のそれぞれについて、１または０の入力に対応する各分岐で更新される。次いで、より低いメトリックを有するパスを廃棄するプロセスが繰り返される。よって、各時間ステップにおける反復動作を伴う上記のトレリスを使用した復号は、実際には、すべての可能な符号化シーケンスを受信したシンボルと比較し、送信された可能性の最も高い情報シーケンスを選択する。
【００８６】
図１２を参照して説明する一例示的実施形態では、復号器４６は、符号化ビットシーケンスを受け取り、トレリスの残存ノードへのトレリスパスに含まれる状態遷移分岐を決定することにより、そこから復号ビットシーケンスを決定するように構成されている。前述のように、復号器４６は、トレリスの残存ノードを決定するときに、削除訂正パターン４９を使用して、所定の値を有する（１つまたは複数の）入力ビットに対応して選択される（１つまたは複数の）状態遷移分岐を廃棄するように事前に構成されている。
【００８７】
図１２の例示的態様および復号法において、動作１２−１は最初の状態から開始する復号動作を反映するものである。動作１２−２は、最初の入力ビットに対応する最初のｎ個の符号化ビットを受け取ることを含む。動作１２−３は、符号の適切なトレリス上で、次の状態への両方の出力分岐を決定することを含む。動作１２−４は、削除訂正パターン４９を参照して、入り入力ビットが符号器によって削除訂正されたかどうか（例えば、所定の値［例えば０など］が復号器により元のビットシーケンスに挿入されたかどうか）を判定することを含む。削除訂正パターン４９の参照により入り入力ビットが削除訂正されたことが判明した場合、動作１２−５として、復号器は、１の値を有する入力ビットのための次の状態の次のノードへの分岐を無視し、または無効にする。動作１２−５または動作１２−４の後で、動作１２−６として、復号器は次の（１つまたは複数の）ノードへの有効な（１つまたは複数の）分岐のための（１つまたは複数の）メトリックを計算する。動作１２−４の判定がＹＥＳであった場合には、次のノードへのただ１つの有効な分岐が生じる。動作１２−７は、２つの分岐が次のノードで収束するかどうか判定することを含む。２つの分岐が次のノードで収束する場合には、動作１２−８として、復号器はメトリックを使用して次のノードへのどちらの入り分岐を廃棄すべきか判定する。動作１２−８または動作１２−７の後で、動作１２−９として、復号器は、単独の残存ノードへのただ１つの分岐が残されているかどうか判定する。単独の残存ノードへのただ１つの分岐が残されている場合には、動作１２−１０として、復号器は、総体としてその残存ノードまでのパスを形成する各分岐から復号ビットシーケンスを決定する。動作１２−９の検査が満たされない場合、実行は、次の入力ビットに対応する次のｎ個の符号化ビットを受け取る動作１２−１１に飛ぶ。次いで復号は符号化ビットシーケンスの当該の次のｎ個の符号化ビットに進み、前述のように動作１２−３以下により処理される。
【００８８】
よって、削除訂正符号を復号するときに、受信側通信装置（例えば復号器４６など）は、送信側において０に設定された情報ビットの（削除訂正パターン４９による）知識を有する。これにより復号器は復号プロセスにおいてある一定の状態遷移を無効化することができる。例えば、第３の情報ビットが０に設定されている場合、値１を有する入力ビットに対応する復号プロセスの時間ステップ３におけるすべての状態遷移は考慮されない。これは、この分岐のための分岐メトリックを非常に高くなるように（または、パスメトリックが最小化されるかそれとも最大化されるかに応じて、低くなるように）設定することによって実現され得る。あるいは、分岐メトリックが、０または１である情報ビットの事前確率を組み込んでいる場合には、１の値に対応するこの事前確率は、情報シーケンス中の０に設定されたビットについて０に設定され得る。ターボ符号器のための構成符号器はそのような事前確率を使用する必要があり、よってこの方法は削除訂正ターボ符号のターボ復号に適する。
【００８９】
一例示的実装形態では、復号器４６は、選択される（１つまたは複数の）状態遷移分岐に廃棄を引き起こす（１つまたは複数の）メトリックを割り当てることによって選択される（１つまたは複数の）状態遷移分岐を廃棄する。別の実装形態では、復号器は、選択される（１つまたは複数の）状態遷移分岐に廃棄を引き起こす（１つまたは複数の）事前確率値を割り当てることによって選択される（１つまたは複数の）状態遷移分岐を廃棄するように構成されている。さらに別の実施形態では、復号器を、畳み込み符号器に適用される入力シーケンス中の選択ビットが削除訂正パターンに従って０に設定されたことを無視するように構成することができるが、復号器は、その選択ビットを検出し、廃棄して復号ビットシーケンスを提供するように構成される。
【００９０】
簡略化のために、図１２では、ｚｅｒｏ−ｔａｉｌ畳み込み符号のための復号アルゴリズムだけが考察されている。しかし当業者は、（復号器において削除訂正パターンを使用することに関する）同じ原理がＴａｉｌ−ｂｉｔｉｎｇ畳み込み符号のための復号器にも適用されることを理解するはずであり、これについては、「ＲＥＤＵＣＥＤ−ＣＯＭＰＬＥＸＩＴＹ  ＤＥＣＯＤＩＮＧ  ＡＬＧＯＲＩＴＨＭＳ  ＦＯＲ  ＴＡＩＬ−ＢＩＴＩＮＧ  ＣＯＮＶＯＬＵＴＩＯＮＡＬ  ＣＯＤＥＳ」という名称の米国特許出願特許出願第１２／１４０，９５６号明細書に記載されている。
【００９１】
前述のように、異なる例示的実施形態では、復号器は、コンピュータ可読媒体上に記憶された符号化命令を実行するコンピュータと、削除訂正パターンが記憶されたメモリとによって実現することができ、かつ／またはこれらを備えることができる。別の例示的実施形態では、復号器は、回路、例えば、半導体またはハードウェア回路または特定用途向け集積回路を備える。
【００９２】
一例示的実施形態では、復号器は、表１、表２、または表３の関連付けられた符号化率について、表１、表２、または表３に記載されている削除訂正パターンを利用するように構成されている。
【００９３】
その別の局面において、本明細書で開示する技術は、復号法、例えば畳み込み符号または畳み込みターボ符号の一方または両方を使用して符号化されているビットシーケンスを復号するのに適する方法に関するものである。図１２によって示されるものなど、様々な実施形態および態様において、復号法は、符号化ビットシーケンスを受け取ること、符号化ビットシーケンスのビットを使用して、トレリスの残存ノードまでのトレリスパスに含まれる状態遷移分岐を決定すること、およびトレリスの残存ノードを決定するときに、削除訂正パターンを使用して、所定の値を有する（１つまたは複数の）入力ビットに対応して選択される（１つまたは複数の）状態遷移分岐を廃棄し、それによって復号ビットシーケンスを決定することを含む。
【００９４】
電気通信の実施形態の例
図１４は、本明細書で説明する（１つまたは複数の）削除訂正畳み込み符号および／または（１つまたは複数の）削除訂正畳み込みターボ符号を使用して無線チャネル３２ｒ上でデータをやりとりする、基地局（ＲＢＳまたはＮｏｄｅＢまたはｅＮｏｄｅＢ）の例および無線局の例を含む通信ネットワークの部分の図である。図１１を含む以上の説明から、無線ではない他の通信ネットワークでは、チャネルは、例えば有線インターフェースなど、無線ではないネットワークインターフェース上で提供することができることを理解すべきである。
【００９５】
ネットワークインターフェース３２ｒ上で送信されるデータのうちの少なくとも一部は、本明細書で説明するようなやり方で符号化される。例えば、基地局１２８から無線局１３０までのダウンリンク上でネットワークインターフェース３２ｒを介して送信されるデータの少なくとも一部は、基地局１２８において符号器２０／２０’ｂによって符号化することができ、したがって、無線局１３０において復号器４６ｗにより受信時に復号される。逆に、無線局１３０から基地局１２８までのアップリンク上でネットワークインターフェース３２ｒを介して送信されるデータの少なくとも一部は、無線局１３０において符号器２０／２０’ｗにより符号化することができ、したがって、基地局１２８による受信時には、基地局１２８の復号器４６ｂによって復号される。
【００９６】
さらに、符号化操作および復号操作は、双方向で行われても、単方向で行われてもよいことを理解すべきである。すなわち、符号化操作および復号操作は、基地局１２８から無線局１３０までのダウンリンク上で送信されるデータと、無線局１３０から基地局１２８までのアップリンク上で送信されるデータの両方（双方向トラフィック）に関して行われてもよい。他方、符号化操作および復号操作は、一方向のトラフィックに関してのみ、例えば、基地局１２８から無線局１３０までのダウンリンク上のトラフィックについて、または無線局１３０から基地局１２８までのアップリンク上のトラフィックについてのみ行われてもよい。
【００９７】
図１４には、さらに、基地局１２８を構成するいくつかの構成部または機能が示されている。そのダウンリンク側に、基地局１２８は、基地局ダウンリンク・データ・バッファ１５０、基地局符号器２０／２０’ｂ、基地局変調器１５８、および（１つまたは複数の）基地局送受信機１６０を備える。そのアップリンク側に、基地局１２８は、基地局復調器１６２、基地局復号器４６ｂ、および基地局アップリンク・データ・バッファ１６８を備える。基地局１２８はさらに基地局ノードコントローラ１７０を備え、基地局ノードコントローラ１７０は、様々な機能および構成要素の対話を監視し、それ自体で他の機能または図示の機能と同じ機能を果たすこともできる。
【００９８】
また図１４には、無線局１３０を構成するいくつかの構成部または機能も示されている。無線局１３０は、コントローラなどにより、いくつかのアプリケーション（例えばアプリケーションプログラム１７６など）を実行する。そのアップリンク側に、無線局１３０は、無線局アップリンク・データ・バッファ１８０、無線局符号器２０／２０’ｗ、無線局変調器１８６、および（１つまたは複数の）無線局送受信機１９０を備える。そのダウンリンク側に、無線局１３０は、無線局復調器１９２、無線局復号器４６ｗ、および無線局ダウンリンク・データ・バッファ１９４を備える。無線局１３０はさらに無線局コントローラ１９６を備え、無線局コントローラ１９６は、様々な機能および構成要素の対話を監視し、それ自体で他の機能または図示の機能と同じ機能を果たすこともできる。
【００９９】
本明細書で使用する場合、「送受信機」という用語は、送信機能および／または受信機能を有する装置を表すのに用いられる。通信機器は送受信機を用いて送信と受信の両方を行うことができるが、本明細書で「送受信機」という用語を使用する場合には、その装置が送信と受信の両方を行うことができる必要がなく、または行う必要はなく、実際にはこの用語は、そのような動作の一方だけの実行を含む。
【０１００】
よって、本明細書で開示する技術は、削除訂正畳み込み符号のための効率的な符号化操作および復号操作を包含する。以上で開示した技術の局面の例には以下のものが含まれる。
・削除訂正畳み込み符号および畳み込みターボ符号の生成。
・畳み込み符号器に入力される情報シーケンスに０を導入することによる削除訂正畳み込み符号の効率的符号化。
・削除訂正符号の導出元である元の符号のための復号器を使用すること、および以下の方法のうちの１つを使用することによる削除訂正符号の効率的復号。
・復号トレリスにおいて考慮されるパスを、情報シーケンス中で０に設定されたビットに対応する０を有するパスだけに制限すること。この制限操作は以下のように行われ得る。
・１の値を有する０に設定されたビットに対応する分岐のトレリスにおける分岐メトリックを、非常に高く設定することによる。
・分岐メトリックの計算のために復号トレリスにおいて情報ビットの事前確率を使用し、１の値を有する０に設定されたビットの事前確率を０に設定すること。この方法は、削除訂正ターボ符号における構成復号器に特に有用である。というのは、事前確率の使用がターボ復号の不可欠な部分だからである。
・考慮されるパスに対するいかなる制限もなしで元の符号を使用して復号を行うこと、および情報シーケンス中の０に設定されたビットを廃棄すること。
【０１０１】
本明細書で開示する技術の利点の例には、削除訂正畳み込み符号および畳み込みターボ符号を使用して高レート符号から低レート符号を生成すること、前述の削除訂正符号の効率的な符号化、および前述の削除訂正符号の効率的な復号が含まれる。
【０１０２】
以上の説明は多くの詳細を含んでいるが、これらの詳細は、本発明の範囲を限定するのではなく、単に本発明の現在の好ましい実施形態のいくつかの例を提供するにすぎないものと解釈すべきである。本発明の範囲は、当業者には明らかとなり得る他の実施形態を完全に包含するものであり、したがって本発明の範囲は限定されるべきではないことが理解されるであろう。単数形の要素への言及は、明示的に定める場合を除き、「唯一の」ではなく「１つまたは複数の」を意味するものである。当業者に公知である前述の実施形態の各要素のすべての構造的、機能的均等物は、参照により本明細書に明示的に組み入れられ、本発明に包含されるべきものである。さらに、装置または方法は、本発明によって包含されるべきものであり、本発明が解決しようとするありとあらゆる問題に対処するものである必要はない。
【０１０３】
表１
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【０１０４】
表２
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【０１０５】
表３
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【０１０６】
表４
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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