(57)【特許請求の範囲】
【請求項１】
第１導電形の第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の半導体層の主面に沿った方向に並設された複数の第２導電形領域と、隣り合う前記第２導電形領域の間に設けられた第１導電形領域と、を含む第２の半導体層と、
前記第１導電形領域中に、前記第２の半導体層の表面から前記第１の半導体層の方向に第１の絶縁膜を介して設けられた第１の制御電極と、
前記第２の半導体層の上に第２の絶縁膜を介して設けられた第１の部分と、前記第１の制御電極上に設けられた第２の部分と、を有し、前記第２の部分において前記第１の制御電極につながった第２の制御電極と、
前記第２の制御電極に覆われた部分を除く前記第２の半導体層の表面に設けられた第２導電形の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電形の第２の半導体領域と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第２の半導体領域に電気的に接続された第２の主電極と、
を備えた半導体素子。
【請求項２】
前記第１導電形領域および前記第２導電形領域は、前記第１の半導体層の前記主面に沿った方向に延在するストライプ状に設けられ、
前記第１の制御電極は、前記第１導電形領域の延在方向に、ストライプ状に設けられた請求項１記載の半導体素子。
【請求項３】
前記第１の制御電極は、前記第２半導体層の表面に沿った一方向に離間して設けられた複数の部分を有し、
前記第２の制御電極は、前記複数の部分を電気的に接続する請求項２記載の半導体素子。
【請求項４】
前記第２の制御電極に覆われた前記第２の半導体層中に、前記第２導電形領域の少なくとも一部が含まれた請求項１〜３のいずれか１つに記載の半導体素子。
【請求項５】
第１導電形の第１の半導体層と、
前記第１の半導体層の上に設けられ、前記第１の半導体層の主面に沿った方向に交互に設けられた第１導電形の第１のピラーと第２導電形の第２のピラーとを含む第２の半導体層と、
前記第２の半導体層の表面から前記第１の半導体の方向に設けられたトレンチの内部に、第１の絶縁膜を介して埋め込まれた第１の制御電極と、
前記第２のピラーの上に設けられる第２導電形の第１の半導体領域であって、前記第１の半導体層の前記主面に平行な平面視において、前記第２の半導体層の表面に点在するように設けられた複数の第１の半導体領域と、
前記第２の半導体層の上に第２の絶縁膜を介して設けられ、前記第１の制御電極につながった第２の制御電極であって、前記第１の半導体領域に貫通した複数の開口を有する第２の制御電極と、
前記開口の底面をなす前記第１の半導体領域の表面に選択的に設けられた第１導電形の第２の半導体領域と、
前記第２の半導体領域に隣接して前記第１の半導体領域の表面に選択的に設けられた第２導電形の第３の半導体領域と、
前記第１の半導体層に電気的に接続された第１の主電極と、
前記第２の半導体領域および第３の半導体領域に電気的に接続された第２の主電極と、
を備えた半導体素子。
【請求項６】
第１導電形の第１の半導体層上に、前記第１の半導体層の主面に沿って並んだ複数の第２導電形領域と、隣り合う前記第２導電形領域の間に設けられた第１導電形領域と、を含む第２の半導体層を形成し、
前記第１導電形領域において、前記第２の半導体層の表面から前記第１の半導体の方向にトレンチを形成し、
前記第２の半導体層上および前記トレンチの内部を絶縁膜を介して覆う導電層を形成し、
前記導電層を選択的にエッチングすることにより、前記トレンチの内部に第１の制御電極を形成し、
前記第１の制御電極と同時に、前記第２の半導体層上の第１部分と、前記第１の制御電極上の第２部分と、を有し、前記第２部分において前記第１制御電極につながった第２の制御電極を選択的に形成し、
前記第２の制御電極に覆われた部分を除く前記第２の半導体層の表面に第２導電形の第１の半導体領域を形成し、
前記第１の半導体領域の表面に、第１導電形の第２の半導体領域を選択的に形成する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子は、高速スイッチング特性、数十〜数百Ｖの逆方向阻止電圧（耐圧）を有しており、家庭用電気機器、通信機器、車載用モータ等における電力変換、制御に広く用いられている。そして、これらの機器の効率を上げ、消費電力を下げるために、半導体素子には、高耐圧および低オン抵抗の特性を有することが求められている。例えば、ｐ形およびｎ形の半導体層を交互に配置したスーパージャンクション構造を備えた半導体素子では、高耐圧と低オン抵抗を両立させることが可能である。
【０００３】
しかしながら、スーパージャンクション構造にバイアスが印加されると、ｐｎ接合の容量が急激に減少し、半導体素子の出力容量が大きく変化する問題がある。すなわち、スーパージャンクション構造を備えた半導体素子は、出力容量に依存するスイッチングノイズが高い。そこで、出力容量を大きくしてスイッチングノイズを低減することが可能な、スーパージャンクション構造を備えた半導体素子が必要である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−８５９９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、出力容量を大きくしてスイッチングノイズを低減することが可能な、スーパージャンクション構造を備えた半導体素子およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体素子は、第１導電形の第１の半導体層と、前記第１の半導体層の上に設けられ、前記第１の半導体層の主面に沿った方向に並設された複数の第２導電形領域と、隣り合う前記第２導電形領域の間に設けられた第１導電形領域と、を含む第２の半導体層と、前記第１導電形領域中に、前記第２の半導体層の表面から前記第１の半導体層の方向に第１の絶縁膜を介して設けられた第１の制御電極と、前記第２の半導体層の上に第２の絶縁膜を介して設けられた第１の部分と、前記第１の制御電極上に設けられた第２の部分と、を有し、前記第２の部分において前記第１の制御電極につながった第２の制御電極と、を備える。前記第２の制御電極に覆われた部分を除く前記第２の半導体層の表面には、第２導電形の第１の半導体領域が設けられ、前記第１の半導体領域の表面には、第１導電形の第２の半導体領域が選択的に設けられている。さらに、前記第１の半導体層に電気的に接続された第１の主電極と、前記第２の半導体領域に電気的に接続された第２の主電極と、をさらに備える。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体素子を示す模式図である。（ａ）は、Ia−Ia断面の構造を示す斜視図であり、（ｂ）は、ゲート電極の配置を示す平面図である。
【図２】第１の実施形態に係る半導体素子の電圧−容量特性を示すグラフである。
【図３】第１の実施形態に係る半導体素子の製造過程を模式的に示す断面図である。
【図４】図３に続く製造過程を示す模式図であり、（ａ）は、図１（ｂ）のIa−Ia断面の構造を示し、（ｂ）は、IVb−IVb断面の構造を示している。
【図５】図４に続く製造過程を示す模式図であり、（ａ）は、図１（ｂ）のIa−Ia断面の構造を示し、（ｂ）は、IVb−IVb断面の構造を示している。
【図６】図５に続く製造過程を示す模式図であり、（ａ）は、図１（ｂ）のIa−Ia断面の構造を示し、（ｂ）は、IVb−IVb断面の構造を示している。
【図７】図６に続く製造過程を示す模式図であり、（ａ）は、図１（ｂ）のIa−Ia断面の構造を示し、（ｂ）は、IVb−IVb断面の構造を示している。
【図８】図７に続く製造過程を示す模式図であり、（ａ）は、図１（ｂ）のIa−Ia断面の構造を示し、（ｂ）は、IVb−IVb断面の構造を示している。
【図９】第１の実施形態の変形例に係る半導体素子の構造を模式的に示す斜視図である。
【図１０】第１の実施形態の別の変形例に係る半導体素子の構造を模式的に示す斜視図である。
【図１１】（ａ）〜（ｃ）は、第１の実施形態の変形例に係るゲート電極の配置を示す平面図である。
【図１２】図１１（ａ）に示すゲート電極を有する半導体素子を示す模式図であり、（ａ）は、半導体素子の構造を示す斜視図、（ｂ）は、XIIb−XIIb断面の構造を示す模式図である。
【図１３】第２の実施形態に係る半導体素子の構造を示す模式図であり、（ａ）は、ソース電極および層間絶縁膜を除いたチップ面の一部を示す平面図、（ｂ）は、XIIIb−XIIIb断面の構造を模式的に示す斜視図である。
【図１４】比較例に係る半導体素子を模式的に示す斜視図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。以下の実施形態では、第１導電形はｎ形、第２導電形はｐ形として説明するが、第１導電形をｐ形、第２導電形をｎ形としても良い。
【０００９】
［第１の実施形態］
図１は、本実施形態に係る半導体素子１００を示す模式図である。図１（ａ）は、断面構造を示す斜視図であり、図１（ｂ）は、ゲート電極１２および１５の配置を示す平面図である。図１（ａ）は、ゲート電極１２および１５と、ｎ形ソース領域７およびｐ＋コンタクト領域８と、の配置関係を示すために、層間絶縁膜２３およびソース電極１９を除いた状態で示されている（図８参照）。
【００１０】
図１（ａ）に示すように、半導体素子１００は、第１の半導体層であるｎ形ドレイン層２と、第２の半導体層であるドリフト層３と、ドリフト層３の表面からｎ形ドレイン層に方向に設けられたトレンチ１３の内部に埋め込まれた第１の制御電極であるゲート電極１２と、ドリフト層３の上に設けられた第２の制御電極であるゲート電極１５とを備えている。
【００１１】
ドリフト層３は、ｎ形ドレイン層２の主面２ａに沿った方向に、交互に設けられた、第１のピラーであるｎ形ピラー４と、第２のピラーであるｐ形ピラー５と、を含んでいる。
【００１２】
ゲート電極１２は、トレンチ１３の内面に設けられた第１の絶縁膜であるゲート絶縁膜１１を介して、トレンチ１３の内部に埋め込まれている。  
ゲート電極１５は、ドリフト層３の表面に設けられた第２の絶縁膜であるゲート絶縁膜１４を介して、ドリフト層３の上に設けられている。
【００１３】
ドリフト層３の表面には、ゲート電極１５に覆われた部分を除いて、第１の半導体領域であるｐ形ベース領域６が設けられている。ただし、図１に示すように、ゲート電極１５に沿ったp形ベース領域６の外縁６ａが、ゲート電極１５の下に延在しても良い。
【００１４】
さらに、ｐ形ベース領域６の表面には、第２の半導体領域であるｎ形ソース領域７が設けられている。ｎ形ソース領域７は、ゲート電極１５に覆われたドリフト層３の表面から離間して設けられている。  
そして、ｎ形ソース領域７に隣接して、第３の半導体領域であるｐ＋コンタクト領域８が、ｐ形ベース領域６の表面に選択的に設けられている。ｎ形ソース領域７と、ｐ+コンタクト領域８は、図示しないソース電極１９に電気的に接続される。
【００１５】
本実施形態に係る半導体素子１００では、トレンチ１３に埋め込まれたゲート電極１２にゲート電圧を印加することにより、ｐ形ベース領域６とゲート絶縁膜１１との界面に形成される反転チャネルを介して、ｎ形ドレイン層２に電気的に接続された第１の主電極であるドレイン電極と、第２の主電極であるソース電極１９と、の間にドレイン電流を流すことができる。
【００１６】
一方、ドリフト層３の上に設けられたゲート電極１５では、図１（ａ）中に示すように、ｎ形ソース領域７が、ｐ＋コンタクト領域８の一部８ａを挟んで、ゲート電極１５から離間して設けられている。これにより、例えば、ゲート電極１５の下に形成されるｐ形ベース領域６の拡散部６ａと、ゲート絶縁膜１４と、の界面に反転チャネルが形成されたとしても、ゲート電極１５の下にドレイン電流が流れない構成とすることができる。そして、ゲート電極１５の下に形成される反転チャネルの閾値電圧が小さくなり、ドレイン電流がゲート電極１５に集中することを防ぐことができる。
【００１７】
図１（ｂ）は、半導体素子１００におけるゲート電極１２および１５と、ｎ形ピラー４およびｐ形ピラー５との配置関係を例示する平面図である。図１（ａ）に示す斜視図の正面の断面構造は、図１（ｂ）中のIa‐Ia断面を模式的に示している。
【００１８】
例えば、ｎ形ピラー４およびｐ形ピラー５は、ドレイン層２の主面２ａの沿った方向に延在するストライプ状に設けることができる。そして、図１（ａ）および（ｂ）に示すように、ゲート電極１２は、ｎ形ピラー４およびｐ形ピラー５の延在方向に沿って、ｎ形ピラー４の表面に形成されたトレンチ１３の中に設けることができる。
【００１９】
ゲート電極１５は、ｎ形ピラー４およびｐ形ピラー５の延在方向と交差する方向において、隣り合うゲート電極１２をつなぐ梯子状に設けることができる。そして、ゲート電極１５に覆われたドリフト層３の中には、ｐ形ピラー５の一部が含まれる。また、図１（ｂ）に示すように、ゲート電極１５は、ｐ形ピラー５の延在方向に直交する方向に、配置位置を交互にシフトして設けられる。
【００２０】
図２は、半導体素子１００、および、図１４に示す比較例に係る半導体素子６００の電圧−容量特性を概念的に示すグラフである。縦軸に容量値Ｃを示し、横軸にソースドレイン間電圧Ｖｄｓを示している。
【００２１】
図２に示すＣｄｓは、半導体素子１００のソースドレイン間容量であり、Ｃｇｄ１は、半導体素子１００のゲートドレイン間容量を、Ｃｇｄ２は、比較例に係る半導体素子６００のゲートドレイン間容量、それぞれ表している。
【００２２】
例えば、Ｃｄｓは、Ｖｄｓが高くなるにつれて減少し、図２中に示すＡ領域で急激に小さくなる。このＡ領域でのＣｄｓの減少は、ｎ形ピラー４とｐ形ピラー５との間のｐｎ接合において、ｎ形ピラー４およびｐ形ピラーのそれぞれに広がる空乏層がつながり、ドリフト層３が空乏化したことに対応する。そして、ドリフト層３の全体に空乏層が広がると、Ｃｄｓは最小値に近づき、その後、Ｖｄｓの上昇に対して緩やかな減少傾向を示す。
【００２３】
一方、Ｃｇｄ１は、Ｖｄｓが高くなるにつれて減少し、ＣｄｓがＡ領域に移るところで飽和している。その後、Ｖｄｓの上昇に対して徐々に増加する傾向を示す。  
Ｃｇｄ１は、トレンチ１３に埋め込まれたゲート電極１２の底部と、ドレイン電極１７と、の間の容量である。ソースドレイン間にＶｄｓが印加され、ｐ形ベース領域６およびｐ形ピラー５と、ｎ形ピラー４と、の間のｐｎ接合から、空乏層がｎ形ピラー４に広がるにつれてＣｇｄ１は減少する。
【００２４】
例えば、図１４に示す半導体素子６００では、Ｖｄｓが印加され、ｎ形ピラー４およびｐ形ピラー５に空乏層が広がりドリフト層３のほぼ全体が空乏化するまで、Ｃｇｄ２は大きな変化率で減少する。その後、ドリフト層３の空乏層の広がりが鈍化し、Ｃｇｄ２は、Ｖｄｓの上昇に対して徐々に減少する傾向を示す。
【００２５】
これに対し、半導体素子１００では、ドリフト層３の上にゲート電極１５が設けられ、その下部には、ｐ形ベース領域６が形成されない。このため、ゲート電極１５の下のｐ形ピラー５が空乏化すると、ｐ形ピラー５を挟んでｎ形ドレイン層２と向き合っていたゲート電極１５の一部が、空乏層を挟んでｎ形ドレイン層２と向き合うようになる。そして、ゲート電極１５の一部が、新たにＣｇｄ１に寄与するようになり、一旦、減少したＣｇｄ１が、Ｖｄｓの上昇とともに増加する傾向を示す。
【００２６】
半導体素子１００の出力容量は、ソースドレイン間容量Ｃｄｓと、ゲートドレイン間容量Ｃｇｄ１の和である。例えば、半導体素子１００と半導体素子６００との相違点が、ゲート電極１５の有無であるとすれば、半導体素子１００のＣｄｓと、半導体素子６００のソースドレイン間容量とは、ほぼ同じと考えて良い。したがって、Ｃｇｄ１がＣｇｄ２よりも大きいことから、半導体素子１００の出力容量は、半導体素子６００の出力容量よりも大きくなる。ドレイン電圧Ｖｄｓが上昇し、Ｃｄｓが大きく減少した後では、さらに相対的な出力容量の差が大きくなる。
【００２７】
例えば、半導体素子１００および６００をスイッチング動作させた場合のドレイン電圧の変化量（ｄＶ／ｄｔ）は、出力容量に反比例する。したがって、半導体素子１００のドレイン電圧の変化量は、半導体素子６００のドレイン電圧の変化量よりも小さい。そして、スイッチングノイズは、ドレイン電圧の変化率に比例するので、半導体素子１００の方が半導体素子６００よりも低ノイズとなる。
【００２８】
すなわち、半導体素子１００では、ドリフト層３の上にゲート電極１５を設け、ゲート電極１５の下部にｐ形ベース領域６を設けない構成とする。これにより、ゲートドレイン間容量Ｃｇｄ１を大きくして、スイッチングノイズを低減することが可能となる。
【００２９】
図１４に示す半導体素子６００でも、例えば、ゲート電極１２の下部が、ｐ形ベース領域６とｎ形ピラー４との境界からｎ形ドレイン層２に向かう方向に突出する量ΔＧを大きくすることにより、ゲートドレイン間容量Ｃｇｄ２を大きくすることが可能である。
【００３０】
しかしながら、ΔＧを大きくしてゲート電極１２の底部をｎ形ピラー４の中に突出させると、ドリフト層３が空乏化しｎ形ピラー４の中が高電界となった場合に、トレンチ１３の底部のゲート絶縁膜１１が高電界にさらされることになる。そして、高電界によって加速されたホットキャリアが、ゲート絶縁膜１１の内部へ注入され、ゲート絶縁膜１１の絶縁性を劣化させるなど、信頼性を低下させる原因となる場合がある。
【００３１】
これに対し、本実施形態に係る半導体素子１００では、ゲート電極１５を設けることによりゲートドレイン容量を大きくすることができる。これにより、ゲート電極１２のｎ形ピラー４への突出量を小さくして、信頼性を向上させることも可能となる。
【００３２】
ゲート電極１５の下部では、ゲート絶縁膜１４と接するドリフト層３の表面まで空乏層が広がる状態となる。しかし、ゲート電極１５の直下は、低電位に保持されるｐ形ベース領域６に挟まれているため、ドリフト層３の中央よりも低電界である。したがって、ホットキャリアがゲート絶縁膜１４に注入されることはなく、ゲート絶縁膜１４の絶縁性を低下させることもない。
【００３３】
次に、図３〜図８を参照して、半導体素子１００の製造過程を説明する。  
図３（ａ）は、図１のIa−Ia断面を示す模式図であり、ｎ形ドレイン層２の上に設けられたドリフト層３の表面にトレンチ１３が形成された状態を示している。  
ｎ形ドレイン層２およびドリフト層３は、例えば、シリコン基板上に設けることができる。ｎ形ドレイン層２には、ｎ形不純物が高濃度にドープされたシリコン層を用いることができる。ドリフト層３は、ｐ形ピラー５とｎ形ピラー４とで構成されるスーパージャンクション構造を含んでいる。
【００３４】
スーパージャンクション構造は、例えば、ｎ形ドレイン層２よりも低濃度のｎ形シリコン層の表面に、ＲＩＥ（Reactive Ion Etching）法を用いてトレンチを形成し、その後、トレンチの内部にｐ形シリコンをエピタキシャル成長させることにより形成することができる。
【００３５】
次に、図３（ｂ）に示すように、トレンチ１３が設けられたドリフト層３の表面に、絶縁膜２４を介してゲート電極１２および１５となる導電層２２を形成する。  
絶縁膜２４は、例えば、シリコン層の表面を熱酸化して形成されるシリコン酸化膜（ＳｉＯ２膜）を用いることができ、ゲート絶縁膜１１およびゲート絶縁膜１４となる。  
導電層２２には、例えば、ＣＶＤ（Chemical Vaper Deposition）法を用いて形成されるポリシリコン層を用いることができる。
【００３６】
図４は、図３に続く製造過程を示す模式図であり、導電層２２をパターニングしゲート電極１２および１５を形成した状態を示している。  
ここで、図４（ａ）は、図１（ｂ）のIa−Ia断面の構造を示し、図４（ｂ）は、IVb−IVb断面の構造を示している。以下、図８まで同じである。
【００３７】
例えば、図４（ｂ）に示すように、トレンチ１３の内部に埋め込まれた部分を残し、ドリフト層３の上の導電層２２をエッチングする。これにより、ゲート電極１２が、所謂トレンチゲートとして形成される。  
一方、ゲート電極１５は、ドリフト層３の上の導電層２２を選択的にエッチングし、図４（ａ）に示すように、隣り合うゲート電極１２の間をつないで設けることができる。
【００３８】
次に、ゲート電極１２および１５が設けられたドリフト層３の表面に、例えば、ｐ形不純物であるボロン（Ｂ）をイオン注入し、ｐ形ベース領域６を形成する。  
図５（ａ）および（ｂ）に示すように、ゲート電極１５に覆われた部分を除くドリフト層３の表面にボロン（Ｂ）が注入され、ｐ形ベース領域６が形成される。
【００３９】
続いて、図６（ａ）、（ｂ）に示すように、ドリフト層３の表面に、例えば、ｎ形不純物である砒素（Ａｓ）を選択的にイオン注入し、ｎ形ソース領域７を形成する。さらに、ｐ形不純物であるボロン（Ｂ）を選択的にイオン注入し、ｐ＋コンタクト領域８を形成する。
【００４０】
図６（ａ）に示すように、ゲート電極１５に覆われた部分を除くドリフト層３の表面に、ｎ形ソース領域７およびｐ＋コンタクト領域８が設けられる。  
図６（ｂ）に示すように、ゲート電極１５が設けられていない部分では、図１２に示す半導体素子６００と同じトレンチゲート構造のＭＯＳＦＥＴが形成される。
【００４１】
次に、図７（ａ）および図７（ｂ）に示すように、ゲート電極１２およびゲート電極１５、ｎ形ソース領域７、ｐ＋コンタクト領域８の上に、層間絶縁膜２３を形成する。  
層間絶縁膜２３には、例えば、ＣＶＤ法を用いて形成されるＳｉＯ２膜を用いることができる。
【００４２】
続いて、図８（ａ）および図８（ｂ）に示すように、ゲート電極１２および１５の上に層間絶縁膜２３を残し、ｎ形ソース領域７およびｐ＋コンタクト領域８の表面の絶縁膜２４と層間絶縁膜２３とを選択的にエッチングする。  
その後、層間絶縁膜２３に覆われたゲート電極１２および１５の上、および、ｎ形ソース領域７およびｐ＋コンタクト領域８の表面にソース電極１９を形成する。  
さらに、ｎ形ドレイン層２に電気的に接続したドレイン電極１７形成して、半導体素子１００の構造を完成させることができる。
【００４３】
図９は、本実施形態の変形例に係る半導体素子２００の構造を模式的に示す斜視図である。  
半導体素子２００は、ストライプ状に設けられたｎ形ピラー４およびｐ形ピラー５の延在方向と、ゲート電極１２が埋め込まれたトレンチ１３の延在方向が直交する点で、半導体素子１００と相違する。
【００４４】
半導体素子２００では、例えば、ｐ形ピラー５の上に設けられたゲート電極１５の下部は、ｐ形ピラー５の一部であるｐ形領域５ｂに占められ、ｐ形ピラー５が空乏化するまでゲートドレイン間容量Ｃｇｄに寄与することがない。そして、図２中に示すように、ｐ形ピラー５が空乏化しドリフト層３の全体が空乏層となった時に、Ｃｇｄに寄与し始め、ドレイン電圧Ｖｄｓの上昇とともにＣｇｄを増加させる。
【００４５】
図１０は、本実施形態の別の変形例に係る半導体素子３００の構造を模式的に示す斜視図である。  
半導体素子３００では、ｐ形ピラー３５の形成方法が半導体素子１００と相違する。ｐ形ピラー３５は、例えば、高抵抗のエピタキシャル層に、選択的にｎ形不純物およびｐ形不純物をイオン注入し、熱処理を施して拡散させた後、さらに、高抵抗のエピタキシャル層を積み増し、ｎ形不純物およびｐ形不純物のイオン注入し熱処理を施す工程を繰り返すことによって形成することができる。
【００４６】
図１１は、本実施形態の変形例に係るゲート電極の配置を示す平面図である。  
図１１（ａ）に示すように、ゲート電極１５をストライプ状に設け、ゲート電極１２およびｎ形ピラー４、ｐ形ピラー５の延在方向に交差して設けることができる。
【００４７】
図１１（ｂ）に示すように、ゲート電極１２をｐ形ピラー５の両側に設け、ゲート電極１５は、ｎ形ピラー４を跨いでゲート電極１２をつなぐように設けても良い。この場合、ゲート電極１５の下にｐ形ピラー５が設けられないため、ゲート電極１５は、直接ゲートドレイン間容量Ｃｇｄに寄与する。
【００４８】
さらに、ゲート電極１２を、ドリフト層３の表面に沿った一方向に離間した複数の部分に設けることもできる。そして、ゲート電極１５は、ゲート電極１２の離間部において、複数の部分をつなぐように設けることができる。結果として、ゲート電極１２とゲート電極１５は、交互に直列的に設けられる。
【００４９】
図１１（ｃ）に示す例では、ゲート電極１２は、ｐ形ピラー５の両側に、ｐ形ピラー５の延在方向に離間して設けられている。ゲート電極１５は、ｎ形ピラー４を跨いで隣り合うゲート電極１２をつなぐ部分（第１の接合部１５ｂ）と、ゲート電極１２の離間部ΔＵをつなぐ部分（第２の接合部１５ａ）とを有する。そして、ゲート電極１２とゲート電極１５とは、ｎ形ピラー４およびｐ形ピラー５の延在方向に直列に設けられている。同図に示すように、第２の接合部１５ａは、離間した第１の接合部１５ｂをｎ形ピラー４の上で接続し、ゲート電極１２の複数の部分を電気的に接続する。
【００５０】
図１２は、図１１（ａ）に示すゲート電極１５を有する半導体素子４００を示す模式図である。図１２（ａ）は、半導体素子４００の構造を模式的に示す斜視図であり、図１２（ｂ）は、図１２（ａ）のXIIb−XIIb断面の構造を示す模式図である。
【００５１】
半導体素子４００では、ｎ形ピラー４およびｐ形ピラーがストライプ状に設けられ、ゲート電極１５も、複数のｎ形ピラー４および複数のｐ形ピラー５に交差するストライプ形状に設けられる。図１２（ａ）および（ｂ）に示すように、ゲート電極１２は、ｎ形ピラー４の表面に、その延在方向に沿って設けられる。ゲート電極１５は、複数のゲート電極１２と交差し、その交点において電気的につながる。そして、ゲート電極１５の下にはｐ形ベース領域６が設けられないため、ゲート絶縁膜１１を介して複数のｎ形ピラー４およびｐ形ピラー５の表面に対向する。
【００５２】
これにより、ゲート電極１５の下にｐ形ベース領域６が形成された場合に比べて、ゲートドレイン間容量Ｃｇｄを大きくすることができる。また、ｎ形ピラー４とｐ形ピラー５との間のｐｎ接合に逆バイアスが印加され、ｎ形ピラー４およびｐ形ピラー５が共に空乏化した場合のゲートドレイン間容量Ｃｇｄも大きくなる。
【００５３】
隣り合うゲート電極１５の間におけるドリフト層３の表面には、ｐ形ベース領域６が設けられる。そして、その表面にｎ形ソース領域７とｐ＋コンタクト領域８とが選択的に設けられる。ｎ形ソース領域７は、ゲート絶縁膜１１を介してゲート電極１２の側面に対向する。ｐ＋コンタクト領域８は、ｐ形ベース領域６に接続して設けられ、ｐ形ベース領域６とソース電極１９（図８（ｂ）参照）とを同電位に維持する。
【００５４】
図１２（ａ）に示すように、ｎ形ソース領域７は、ゲート電極１５の下のドリフト層３とは離間して設けられる。すなわち、同図に示すように、ｎ形ソース領域７とゲート電極１５との間には、ｐ＋コンタクト領域８の一部８ａが介在し、ゲート電極１５の下に延在するｐ形ベース領域６の外縁（拡散部）６ａと、ｎ形ソース領域７と、を分離する。これにより、ゲート電極１５の下に形成される反転層を介して流れるドレイン電流を抑制し、電流集中を回避する。すなわち、ｐ形ベース領域６の外縁（拡散部）６ａにｎ形ソース領域７がつながれば、ゲート電極１５の下に形成される閾値電圧の低い反転層を介してドレイン電流が流れ、電流集中が生じる恐れがある。
【００５５】
以上、第１の実施形態では、ゲート電極１２に電気的に接続したゲート電極１５を、ゲート絶縁膜１１を介してドリフト層３の表面に設ける。そして、ゲート電極１５の下にｐ形ベース領域を設けないことにより、ゲートドレイン容量を大きくしてスイッチングノイズを低減する。さらに、ｎ形ソース領域７をゲート電極１５から離間して形成し、ゲート電極１５の下の閾値電圧が低い反転層に流れる電流を抑制する。これにより、ゲート電極１２を含むトレンチゲートにドレイン電流が流れ、電流集中を緩和する。
【００５６】
（第２の実施形態）  
図１３は、第２の実施形態に係る半導体素子５００の構造を示す模式図である。図１３（ａ）は、ソース電極１９および層間絶縁膜２３（図８参照）を除いた半導体素子５００のチップ面の一部を示す平面図である。図１３（ｂ）は、図１３（ａ）のXIIIb−XIIIb断面の構造を模式的に示す斜視図である。
【００５７】
半導体素子５００では、ｎ形ピラー４の表面に、その延在方向に沿ってゲート電極１２が設けられる。そして、ゲート電極１５は、ｎ形ピラー４およびｐ形ピラー５が設けられたドリフト層３の領域のほぼ全面に、ゲート絶縁膜１１を介して形成される。
【００５８】
ｐ形ベース領域６は、ｎ形ドレイン層２の主面２ａに平行な平面視において、ドリフト層３の表面に点在するように設けられる。そして、ゲート電極１５には、その表面からｐ形ベース領域６に貫通した複数の開口３１が設けられる。
【００５９】
さらに、開口３１の底面をなすｐ形ベース領域６の表面には、ｎ形ソース領域７と、ｎ形ソース領域７に隣接したｐ＋コンタクト領域８と、が選択的に設けられる。ｐ形ベース領域６は、ｐ形ピラー１５の上に設けられる。そして、ｐ＋コンタクト領域８は、ｐ形ベース領域６に接続して形成される。
【００６０】
半導体素子５００では、ゲート電圧が印加された場合、ゲート電極１５とゲート絶縁膜１１を介して向き合うｐ形ベース領域６の表面に反転層が形成され、ソースドレイン間にドレイン電流が流れる。さらに、ゲート電極１５にゲート絶縁膜１１を介して向き合うｐ形ピラー５の表面にも反転層が形成される。これにより、ｎ形ピラー４の全体にドレイン電流が流れ、オン抵抗を低減する。
【００６１】
一方、ｎ形ピラー４の表面にはゲート電極１２が設けられており、単純なプレナーゲート構造に比べてゲートドレイン間容量Ｃｇｄを大きくすることができる。これにより、出力容量を増加させてスイッチングノイズを低減することができる。
【００６２】
上記の実施形態に示すように、ゲート電極１２および１５は、ｎ形ピラー４およびｐ形ピラーの構成、および、所望のゲートドレイン間容量Ｃｇｄに合わせて、適宜、好適な配置を選択して設けることができる。
【００６３】
上記の実施形態では、ｎ形ピラー４およびｐ形ピラー５がストライプ状に設けられた例について説明したが、これに限定されるものではなく、格子状、ドット状などに構成されたスーパージャンクション構造に適用することもできる。そして、トレンチゲートの構成も、ストライプ状に設けられた例について説明したが、低容量のトレンチゲート構造と、高容量の表面ゲート構造を組み合わせる実施形態の趣旨に合致する構成であれば、前述の例に限定されることはない。
【００６４】
以上、本発明に係る一実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。
【００６５】
上記の実施形態では、シリコンを材料とする縦型パワーＭＯＳＦＥＴを例として説明したが、ＭＯＳゲート構造、および、ｎ形ピラー、ｐ形ピラーを有する構造であれば適用が可能である。例えば、横型デバイスや、ＩＧＢＴ等の他のスイッチングデバイスに適用することも可能である。材料はシリコンに限定されるものではなく、ＳｉＣ、ＧａＮといった材料に適用しても、同様の効果を得ることができる。
【符号の説明】
【００６６】
２・・・ｎ形ドレイン層、  ２ａ・・・主面、  ３・・・ドリフト層、  ４・・・ｎ形ピラー、  ５、３５・・・ｐ形ピラー、  ５ｂ・・・ｐ形領域、  ６・・・ｐ形ベース領域、  ６ａ・・・外縁（拡散部）、  ７・・・ｎ形ソース領域、  ８・・・ｐ＋コンタクト領域、  １１、１４・・・ゲート絶縁膜、  １２、１５・・・ゲート電極、  １３・・・トレンチ、  １７・・・ドレイン電極、  １９・・・ソース電極、  ２２・・・導電層、  ２３・・・層間絶縁膜、  ２４・・・絶縁膜、  ３１・・・開口、  ΔＵ・・・離間部、  １００、２００、３００、４００、５００、６００・・・半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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