(57)【特許請求の範囲】
【請求項１】
Ｘ方向に延在しＹ方向に並設されるドレイン線と、Ｙ方向に延在しＸ方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とに囲まれる画素の領域毎に形成される画素電極と、前記画素の領域毎に形成され、前記ゲート線からの走査信号に応じて前記ドレイン線からの映像信号を前記画素電極に供給する薄膜トランジスタとを備える表示装置であって、
前記薄膜トランジスタは、対角位置に形成される第１の角部及び第２の角部と、前記第１の角部が形成される第１の辺と前記第２の角部が形成される第２の辺とを共有する第３の角部とを有し、ゲート絶縁膜を介して前記ゲート線に接続されるゲート電極と重畳して形成される半導体層と、
前記ドレイン線からその一部が延在して形成され、前記半導体層の前記第３の角部と重畳されるドレイン電極と、
一端が前記半導体層の前記第１の角部に重畳して形成され、他端が前記画素電極と接続される第１のソース電極と、
一端が前記半導体層の前記第２の角部と重畳して形成され、他端が前記画素電極と接続される第２のソース電極と、を備え、
前記第１及び第２のソース電極は一端側に２つ以上の角部を有し、前記第１及び第２のソース電極のそれぞれの１つの角部のみが前記半導体層の第１及び第２の角部と重畳されることを特徴とする表示装置。
【請求項２】
前記第１及び第２のソース電極は、前記半導体層と重畳される一端側が前記ゲート電極と重畳されると共に、前記ゲート電極と重畳される領域における電極幅が同じ電極幅で形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１のソース電極の他端と前記第２のソース電極の他端は、当該第１及び第２のソース電極と同層に形成される導電性薄膜で電気的に接続されていることを特徴とする請求項１又は２に記載の表示装置。
【請求項４】
前記画素電極は、前記第１のソース電極と電気的に接続される第１の画素電極と、前記第２のソース電極と電気的に接続される第２の画素電極とからなることを特徴とする請求項１又は２に記載の表示装置。
【請求項５】
前記第１のソース電極は、一端側が前記半導体層と重畳され、前記ゲート線方向に伸延する第１の延在部と、前記第１の延在部の他端側から前記ドレイン線方向に伸延し、他端側が前記画素電極に接続される第２の延在部からなり、
前記第２のソース電極は、一端側が前記半導体層と重畳され、前記ゲート線方向に延在し他端側が前記画素電極に接続されることを特徴とする請求項１乃至４の内の何れかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係わり、特に、画素毎に配置される薄膜トランジスタのゲート−ソース間容量のばらつきを抑制する技術に関する。
【背景技術】
【０００２】
従来の液晶表示装置では、画素毎に薄膜トランジスタと画素電極と並列接続される保持容量（蓄積容量）とを形成し、該薄膜トランジスタをスイッチング素子として用い、薄膜トランジスタのオン期間から次のオン期間までのオフ期間（１フレーム期間）の電荷を保持容量で保持することによって、所望の階調電圧を画素電極に印加する構成となっている。
【０００３】
このような構成の液晶表示装置として、画素毎に２つの薄膜トランジスタを形成し、その形成位置が画素電極の角部を挟んで直交するように形成する技術が特許文献１に開示されている。この特許文献１に記載の技術では、従来の薄膜トランジスタの形成領域と同等の面積で２つの薄膜トランジスタを形成することを可能としている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平５−２４１１９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
携帯電話等の携帯情報端末に搭載される液晶表示装置では、高精細化と高画質化の要望により、画素数の増大と表示輝度の向上がなされている。特に、携帯情報端末等では、筐体の大きさが限られているので、画素数の増大に伴って、１つの画素の占める面積が小さくなっており、各画素の開口率及び透過率の向上が要望されている。このために、従来の液晶表示装置では、ドレイン線やゲート線等の細線化等で表示に寄与しない領域の面積を減少させることにより画素面積の減少を抑制しつつ、特許文献１に示すように、各画素領域に占める薄膜トランジスタ面積も縮小すると共に、各画素の透過領域における透過率を向上させている。透過率を向上させる技術として、画素電極が形成される領域の絶縁膜を薄膜化することが行われている。
【０００６】
ＩＰＳ方式等の従来の液晶表示装置では、絶縁膜を介して重畳配置される画素電極と共通電極とにより保持容量を形成する構成となっている。このため、画素電極と共通電極との層間に形成される絶縁膜の薄膜化と画素面積の縮小により、保持容量の容量値が低下している。特に、飛び込み電圧（フィードスルー電圧）と保持容量との関係では、保持容量が小さくなる程、薄膜トランジスタのゲート・ソース間容量が相対的に大きくなり、飛び込み電圧に対する保持電圧の余裕度（マージン）が小さくなっており、透過率の向上のために絶縁膜をさらに薄膜化した場合には、飛び込み電圧に起因するフリッカが生じてしまい、表示品質が低下してしまうことが懸念されている。
【０００７】
薄膜トランジスタのゲート・ソース間容量は、半導体層とソース電極との重畳面積に比例するため、半導体層とソース電極との重畳面積を減少させることが考えられるが、薄膜トランジスタの駆動能力が低下してしまうと問題がある。また、半導体層とソース電極を形成する際の位置合わせ精度に起因する層間ずれにより、ゲート・ソース間容量にばらつきが生じることが知られている。このため、従来の液晶表示装置では、この層間ずれに伴うゲート・ソース間容量のばらつきを考慮して絶縁膜の薄膜化を行う必要があり、絶縁膜をさらに薄膜化し透過率を向上させるために、層間ずれに伴うゲート・ソース間容量のばらつきを抑えることが可能な技術が切望されている。
【０００８】
特許文献１に記載の液晶表示パネルでは、薄膜トランジスタの製造不良に伴う画素不良を改善することを目的としており、層間ずれに伴うゲート・ソース間容量と保持容量との関係や飛び込み電圧の影響は何ら考慮されておらず、その記載もない。
【０００９】
本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、製造工程における薄膜トランジスタのゲート・ソース間容量のばらつきを抑制することが可能な技術を提供することにある。
【課題を解決するための手段】
【００１０】
前記課題を解決すべく、Ｘ方向に延在しＹ方向に並設されるドレイン線と、Ｙ方向に延在しＸ方向に並設されるゲート線と、前記ドレイン線と前記ゲート線とに囲まれる画素の領域毎に形成される画素電極と、前記画素の領域毎に形成され、前記ゲート線からの走査信号に応じて前記ドレイン線からの映像信号を前記画素電極に供給する薄膜トランジスタとを備える表示装置であって、前記薄膜トランジスタは、対角位置に形成される第１の角部及び第２の角部と、前記第１の角部が形成される第１の辺と前記第２の角部が形成される第２の辺とを共有する第３の角部とを有し、ゲート絶縁膜を介して前記ゲート線に接続されるゲート電極と重畳して形成される半導体層と、前記ドレイン線からその一部が延在して形成され、前記半導体層の前記第３の角部と重畳されるドレイン電極と、一端が前記半導体層の前記第１の角部に重畳して形成され、他端が前記画素電極と接続される第１のソース電極と、一端が前記半導体層の前記第２の角部と重畳して形成され、他端が前記画素電極と接続される第２のソース電極と、を備え、前記第１及び第２のソース電極は一端側に２つ以上の角部を有し、前記第１及び第２のソース電極のそれぞれの１つの角部のみが前記半導体層の第１及び第２の角部と重畳される表示装置である。
【発明の効果】
【００１１】
本発明によれば、製造工程における薄膜トランジスタのゲート・ソース間容量のばらつきを抑制することができる。
【００１２】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態１の表示装置である液晶表示装置の全体構成を説明するための図である。
【図２】本発明の実施形態１の液晶表示装置における１画素分の概略構成を説明するための上面図である。
【図３】図２に示すａ−ａ’線での断面図である。
【図４】従来の実施形態１の液晶表示装置における薄膜トランジスタの詳細構成を説明するための図である。
【図５】本発明の実施形態１の液晶表示装置における薄膜トランジスタの詳細構成を説明するための図である。
【図６】本発明の実施形態２の表示装置である液晶表示装置の概略構成を説明するための図である。
【図７】本発明の実施形態３の表示装置である液晶表示装置の概略構成を説明するための図である。
【図８】本発明の実施形態４の表示装置である液晶表示装置の概略構成を説明するための図である。
【図９】本発明の実施形態５の表示装置である液晶表示装置における薄膜トランジスタの概略構成を説明するための図である。
【発明を実施するための形態】
【００１４】
以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。また、図中に示すＸ、Ｙ、ＺはそれぞれＸ軸、Ｙ軸及びＺ軸を示す。
【００１５】
〈実施形態１〉
〈全体構成〉
図１は本発明の実施形態１の表示装置である液晶表示装置の全体構成を説明するための図であり、以下、図１に基づいて、実施形態１の表示装置の全体構成を説明する。ただし、以下の説明では、ＩＰＳ（ＩＰＳ−Ｌｉｔｅ）方式あるいは横電界方式と称される液晶表示装置に本願発明を適用した場合について説明するが、ＩＰＳ−Ｐｒｏ方式の液晶表示装置やＶＡ方式等を含むＴＮ方式の液晶表示装置にも適用可能である。
【００１６】
図１に示すように、実施形態１の液晶表示装置は、画素電極等が形成される第１基板ＳＵＢ１と、図示しないカラーフィルタやブラックマトリクスが形成され、第１基板ＳＵＢ１に対向して配置される第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される図示しない液晶層とで構成される液晶表示パネルＰＮＬを有し、該液晶表示パネルＰＮＬの光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成されている。第１基板ＳＵＢ１と第２基板ＳＵＢ２との固定及び液晶の封止は、第２基板の周辺部に環状に塗布されたシール材ＳＬで固定され、液晶も封止される構成となっている。また、第２基板ＳＵＢ２は、第１基板ＳＵＢ１よりも小さな面積となっており、第１基板ＳＵＢ１の図中下側の辺部を露出させるようになっている。この第１基板ＳＵＢ１の辺部には、半導体チップで構成される駆動回路ＤＲが搭載されている。この駆動回路ＤＲは、後に詳述する表示領域ＡＲにおける各画素を駆動する。なお、以下の説明では、液晶表示パネルＰＮＬの説明においても、液晶表示装置と記す。
【００１７】
また、第１基板ＳＵＢ１及び第２基板ＳＵＢ２としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、ガラス基板に限定されることはなく、石英ガラスやプラスチック（樹脂）のような他の絶縁性基板であってもよい。例えば、石英ガラスを用いれば、プロセス温度を高くできるため、後述する薄膜トランジスタＴＦＴのゲート絶縁膜を緻密化できるので、信頼性を向上することができる。一方、プラスチック（樹脂）基板を用いる場合には、軽量で、耐衝撃性に優れた液晶表示装置を提供できる。
【００１８】
また、実施形態１の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域ＡＲとなる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域ＡＲとはならない。
【００１９】
実施形態１の液晶表示装置では第１基板ＳＵＢ１の液晶側の面であって表示領域ＡＲ内には、図１中Ｘ方向に延在しＹ方向に並設される走査信号線（ゲート線）ＧＬが形成されている。また、図１中Ｙ方向に延在しＸ方向に並設される映像信号線（ドレイン線）ＤＬが形成されている。ドレイン線ＤＬとゲート線ＧＬとで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は表示領域ＡＲ内においてマトリックス状に配置されている。各画素は、例えば図１中丸印Ａの等価回路図Ａ’に示すように、ゲート線ＧＬからの走査信号によってオン／オフ駆動される２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２と、このオンされた薄膜トランジスタＴＦＴ１、ＴＦＴ２を介してドレイン線ＤＬからの映像信号が供給される画素電極ＰＸと、少なくとも表示領域の全面に形成され、Ｘ方向の左右（第１基板ＳＵＢ１の端部）の一端から、又は両側からコモン線ＣＬを介して、映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。
【００２０】
画素電極ＰＸと共通電極ＣＴとの間には、第１基板ＳＵＢ１の主面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶への電界の印加の特異性から、ＩＰＳ方式あるいは横電界方式と称される。また、このような構成の液晶表示装置において、液晶に電界が印加されていない場合に光透過率を最小（黒表示）とし、電界を印加することにより光透過率を向上させていくノーマリブラック表示形態で表示を行うようになっている。
【００２１】
各ドレイン線ＤＬ及び各ゲート線ＧＬはその端部においてシール材ＳＬを越えてそれぞれ延在され、外部システムからの映像信号に基づいて映像信号や走査信号等の駆動信号を生成する駆動回路ＤＲに接続される。ただし、実施形態１の液晶表示装置では、駆動回路ＤＲを半導体チップで形成し第１基板ＳＵＢ１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をフレキシブルプリント基板ＦＰＣにテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板ＳＵＢ１に接続させる構成であってもよい。
【００２２】
なお、実施形態１の液晶表示装置では、少なくとも表示領域の全面に共通電極ＣＴを形成する構成としたが、これに限定されることはなく、例えば、等価回路図Ａ’に示すように、画素毎に独立して形成される共通電極ＣＴにコモン線ＣＬを介して共通信号を入力する構成であってもよい。
【００２３】
〈画素構成〉
図２は本発明の実施形態１の液晶表示装置における１画素分の概略構成を説明するための上面図であり、図３は図２に示すａ−ａ’線での断面図である。以下、図２及び図３に基づいて、実施形態１の液晶表示装置における画素構造を説明する。ただし、説明を簡単にするために、図２及び図３には第１基板のみを示し、周知の配向膜等は省略する。また、各薄膜の形成は公知のフォトリソグラフィ技術により可能となるので、その形成方法の詳細な説明は省略する。また、薄膜トランジスタＴＦＴ１、ＴＦＴ２は、いわゆる逆スタガ構造の薄膜トランジスタであり、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線ＤＬと接続される側をドレイン電極ＤＴ、画素電極ＰＸと接続される側をソース電極ＳＴ１、ＳＴ２と記す。
【００２４】
図２に示すように、実施形態１の液晶表示装置では、Ｘ方向に延在しＹ方向に並設されるゲート線ＧＬと、Ｙ方向に延在しＸ方向に並設されるドレイン線ＤＬとで囲まれる領域が画素領域となっている。この画素領域毎に、例えばＩＴＯ（Indium-Tin-Oxide）等の透明導電材料からなる平板状の画素電極ＰＸと、薄膜トランジスタＴＦＴ１、ＴＦＴ２とが形成されている。また、実施形態１の液晶表示装置では、第１基板ＳＵＢ１の液晶側の面（対向面）に、例えば、ＩＴＯ等の透明導電材料からなる平面状の共通電極ＣＴが形成されている。この共通電極ＣＴは、後に詳述するように、表示領域ＡＲ内に面状に形成されており、各画素領域に対応した領域内には、Ｙ方向に延在する開口部である複数のスリット（後述する図５のスリットＳＬＴ）が形成されている。この構成により、画素領域内において、画素電極ＰＸと重畳する線状（櫛歯状）の電極を形成している。また、共通電極ＣＴは、第１基板ＳＵＢ１の辺部においてコモン線ＣＬに重畳されて形成され、これによりコモン線ＣＬと電気的に接続されている。また、ドレイン線ＤＬ（ドレイン電極ＤＴを含む）及びゲート線ＧＬ（ゲート電極ＧＴを含む）並びにソース電極ＳＴ１、ＳＴ２は、ＡＬ（アルミニウム）等の金属薄膜で形成されている。
【００２５】
また、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２は、当該画素に対応する駆動信号を供給するゲート線ＧＬとドレイン線ＤＬの近傍（図２中では画素領域の左下部）に形成される構成となっている。このとき、２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２は、ゲート電極ＧＴ及びドレイン電極ＤＴが共通の構成となり、矩形状の半導体層ＡＳの角部（第１の角部）に一方の薄膜トランジスタＴＦＴ１のソース電極ＳＴ１が形成されると共に、このソース電極ＳＴ１が形成される角部と対角に位置する角部（第２の角部）に他方の薄膜トランジスタＴＦＴ２のソース電極ＳＴ２が形成される構成となっている。このとき、残りの角部の内の一方の角部（第３の角部）に、薄膜トランジスタＴＦＴ１、ＴＦＴ２のドレイン電極ＤＴが形成されている。すなわち、実施形態１では、矩形状の半導体層ＡＳの角部の内で、ドレイン電極ＤＴが形成される角部に隣接する角部の一方の角部にはソース電極ＳＴ１が形成され、他方の角部にはソース電極ＳＴ２が形成されている。
【００２６】
このとき、実施形態１の液晶表示装置では、後に詳述するように、各薄膜トランジスタＴＦＴ１、ＴＦＴ２のソース電極ＳＴ１、ＳＴ２の一部領域と、半導体層ＡＳの一部領域とが重畳する構成とすることによって、半導体層ＡＳとソース電極ＳＴ１、ＳＴ２との層間位置合わせで生じる位置合わせ誤差に伴う薄膜トランジスタＴＦＴ１、ＴＦＴ２のゲート・ソース間容量のばらつきを抑制することを可能としている。
【００２７】
また、実施形態１の液晶表示装置では、薄膜トランジスタＴＦＴ１、ＴＦＴ２の形成領域を除く画素領域に画素電極ＰＸが形成されており、該薄膜トランジスタＴＦＴ１、ＴＦＴ２の形成領域に隣接する画素電極ＰＸの辺部に沿って接続部ＣＮＮが形成されている。この接続部ＣＮＮは、ソース電極ＳＴ１、ＳＴ２から延在する導電性の金属薄膜と画素電極ＰＸの辺部とが重畳する領域である。すなわち、実施形態１の接続部ＣＮＮは、ソース電極ＳＴ１、ＳＴ２と同じ工程で形成される導電性の金属薄膜と、当該接続部ＣＮＮとされる領域にまで伸延される画素電極ＰＸとの重畳領域からなり、ソース電極ＳＴ１、ＳＴ２と画素電極ＰＸとを電気的に直接接続する構成となっている。このような構成とすることにより、薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とを並列接続させ、２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２を介して入力される映像信号を効率よく画素電極ＰＸに出力する構成としている。
【００２８】
また、実施形態１の液晶表示装置では、後に詳述するように、ソース電極ＳＴ１の延在部分とソース電極ＳＴ２の延在部分とがＸ方向に延在し、半導体層ＡＳに重畳する方向が対向する方向となるように、ソース電極ＳＴ１とソース電極ＳＴ２とが形成されている。特に、Ｙ方向に伸張されるドレイン線ＤＬの一部が薄膜トランジスタＴＦＴ１、ＴＦＴ２側に伸延してドレイン電極ＤＴを形成しており、その伸延方向はソース電極ＳＴ１、ＳＴ２の延在方向と同様にＸ方向に伸延している。このような構成とすることにより、実施形態１の液晶表示装置では、薄膜トランジスタＴＦＴ１を構成するドレイン電極ＤＴとソース電極ＳＴ１とが半導体層ＡＳの上層で対向して配置されると共に、薄膜トランジスタＴＦＴ２を構成するドレイン電極ＤＴとソース電極ＳＴ２とが半導体層ＡＳの上層で対向して配置される構成としている。
【００２９】
さらには、実施形態１の液晶表示装置では、ゲート線ＧＬから薄膜トランジスタＴＦＴ１、ＴＦＴ２側に延在し、該延在部分がゲート電極ＧＴとして半導体層ＡＳと重畳されている。このとき、実施形態１の液晶表示装置では、半導体層ＡＳよりもゲート電極ＧＴが大きい構成となっており、ゲート電極ＧＴの形成領域の上層側に該ゲート電極ＧＴの領域よりも小さい領域を占める半導体層ＡＳが形成されている。
【００３０】
このような構成となる実施形態１の液晶表示装置は、図３に示すように、第１基板ＳＵＢ１の表面に薄膜トランジスタＴＦＴ１、ＴＦＴ２を保護するための下地膜ＩＮが形成され、該下地膜ＩＮの上層にゲート線ＧＬ（ゲート電極ＧＴを含む）が形成されている。なお、実施形態１の液晶表示装置では、後に詳述するように、共通電極ＣＴが表示領域を覆うように形成されているが、駆動回路ＤＲと共通電極ＣＴを接続する配線（コモン線ＣＬ）は、例えばゲート線ＧＬと同層に形成されている。
【００３１】
その上層には、ゲート線ＧＬやコモン線ＣＬ等を被うようにして絶縁膜（ゲート絶縁膜）ＧＩが形成されている。この絶縁膜ＧＩは、薄膜トランジスタＴＦＴ１、ＴＦＴ２の形成領域においては、該薄膜トランジスタＴＦＴ１、ＴＦＴ２のゲート絶縁膜として機能するものであり、それに応じて膜厚等が設定されるようになっている。
【００３２】
絶縁膜ＧＩの上面であって、ゲート線ＧＬの一部と重畳する個所においては、例えばアモルファスシリコンからなる半導体層ＡＳが形成されている。この半導体層ＡＳは薄膜トランジスタＴＦＴ１、ＴＦＴ２の半導体層である。また、この半導体層ＡＳの形成時において、例えば、ドレイン信号線ＤＬとゲート線ＧＬとが交差する領域に、アモルファスシリコン層ＡＳ’を形成し、段差が少なく構成できるようにしている。なお、半導体層ＡＳはアモルファスシリコンに限定されることはなく、低温ポリシリコンや微結晶シリコン等であってもよい。
【００３３】
また、実施形態１の液晶表示装置では、ドレイン線ＤＬの一部がドレイン電極ＤＴとして半導体層ＡＳの上層にまで延在され、その一部領域が半導体層ＡＳの角部と重畳されている。また、ドレイン線ＤＬ及びドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴ１、ＳＴ２は、半導体層ＡＳの隣接する角部にその一部領域が重畳されて形成され、その結果、図３に示すように、ソース電極ＳＴ２は半導体層ＡＳ上にてドレイン電極ＤＴと対向して配置され、薄膜トランジスタＴＦＴ２を形成することとなる。同様にして、薄膜トランジスタＴＦＴ１においても、ソース電極ＳＴ１は半導体層ＡＳ上にてドレイン電極ＤＴと対向して配置され、薄膜トランジスタＴＦＴ１を形成する。また、図３から明らかなように、半導体層ＡＳの上層から延在するソース電極ＳＴ２は、その端部が画素電極ＰＸと重畳される領域（接続部ＣＮＮの領域）にまで延在され、画素電極ＰＸと重畳されて電気的に接続される。同様にして、半導体層ＡＳの上層から延在するソース電極ＳＴ１の端部も画素電極ＰＸと重畳され、電気的に接続される。このような構成とすることにより、並列接続される２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２を介してドレイン線ＤＬを介して入力される映像信号を画素電極ＰＸに供給する構成としている。
【００３４】
また、第１基板ＳＵＢ１の表面すなわちドレイン線ＤＬ及びソース線ＳＬ及び画素電極ＰＸ等の上層には、薄膜トランジスタＴＦＴ１、ＴＦＴ２及び画素電極ＰＸ等を被う絶縁膜からなる保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、薄膜トランジスタＴＦＴ１、ＴＦＴ２及び画素電極ＰＸと共通電極ＣＴとの接触を防止している。また、実施形態１の液晶表示装置では、保護膜ＰＡＳは容量素子の誘電体膜として機能しており、該保護膜ＰＡＳを介してその上層に共通電極ＣＴが形成されている。従って、保護膜ＰＡＳは第１基板ＳＵＢ１の液晶側の面の全面すなわち辺縁部に至る領域にまで延在して形成されている。この保護膜ＰＡＳの上層に平面状の共通電極ＣＴが形成されている。
【００３５】
〈薄膜トランジスタの詳細構成〉
次に、図４に従来の液晶表示装置における薄膜トランジスタ詳細構成を説明するための図、図５に本発明の実施形態１の液晶表示装置における薄膜トランジスタの詳細構成を説明するための図を示し、以下、図４及び図５に基づいて、実施形態１の薄膜トランジスタの詳細構成及びゲート・ソース間容量のばらつきを抑制する効果について詳細に説明する。
【００３６】
まず、図４に示すように、従来のＩＰＳ方式の液晶表示装置では、図４に示すように、ドレイン線ＤＬとゲート線ＧＬとに囲まれた領域が画素領域となり、この画素領域内にゲート線ＧＬから伸延されたゲート電極ＧＴと重畳するように、矩形状の半導体層ＡＳが形成されている。該半導体層ＡＳのゲート線ＧＬに近い側の端部には、ドレイン線ＤＬの一部が伸延して形成されるドレイン電極ＤＴが重畳して形成されると共に、半導体層ＡＳのゲート線ＧＬから遠い側の端部には、ソース電極ＳＴの一端が形成され、当該ソース電極ＳＴの他端が接続部ＣＮＮを形成し画素電極と電気的に接続される構成となっている。この従来の薄膜トランジスタでは、点線枠Ｋで示すソース電極ＳＴと半導体層ＡＳとの重畳面積が当該薄膜トランジスタのゲート・ソース間容量に比例する構成となっている。このため、層間ずれに伴う半導体層ＡＳとソース電極ＳＴとの相対的な位置がＹ方向に変動してしまった場合、その重畳面積の変動に伴い薄膜トランジスタのゲート・ソース間容量が変動してしまう。
【００３７】
一方、図５に示すように、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２は、矩形状の半導体層ＡＳの角部を含む領域にソース電極ＳＴ１、ＳＴ２とドレイン電極ＤＴとが形成される構成となっている。特に、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、ソース電極ＳＴ１、ＳＴ２及びドレイン電極ＤＴの半導体層ＡＳ側の形状も矩形状に形成されており、その先端部の一部領域が半導体層ＡＳと重畳される構成となっている。すなわち、実施形態１の画素では、Ｙ方向に伸延されるドレイン線ＤＬとＸ方向に伸延されるゲート線ＧＬとの交点近傍に薄膜トランジスタＴＦＴ１、ＴＦＴ２が形成されている。このとき、Ｙ方向に伸延されるドレイン線ＤＬの一部が薄膜トランジスタＴＦＴ１、ＴＦＴ２の形成方向すなわちＸ方向に延在してドレイン電極ＤＴが形成されると共に、Ｘ方向に伸延されるゲート線ＧＬの一部が薄膜トランジスタＴＦＴ１、ＴＦＴ２の形成方向すなわちＹ方向に延在してゲート電極ＧＴが形成される。
【００３８】
また、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、ゲート電極ＧＴのＸ方向及びＹ方向の長さよりも小さい長さの辺部を有する半導体層ＡＳが、絶縁膜（ゲート絶縁膜）ＧＩを介して当該ゲート電極ＧＴの上層に形成されている。このとき、ドレイン線ＤＬから延在する矩形状のドレイン電極ＤＴはその先端側に直角をなす２つの角部を有し、その端部の内で、一方の角部が半導体層ＡＳの角部を含む領域で重畳され、他方の角部は半導体層ＡＳと重畳されない構成となっている。一方、ドレイン電極ＤＴの先端側の２つの角部はゲート電極ＧＴと重畳される構成となっている。このような構成とすることによって、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２ではドレイン電極ＤＴと異なる層に形成される半導体層ＡＳを形成する際の位置合わせに伴う形成位置のずれにより、薄膜トランジスタＴＦＴ１、ＴＦＴ２のドレイン領域として作用するドレイン電極ＤＴと半導体層ＡＳとの重畳領域の面積を可変させる構成としている。
【００３９】
また、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、ドレイン線ＤＬ及びドレイン電極ＤＴと同層に形成されるソース電極ＳＴ１、ＳＴ２は、ドレイン電極ＤＴが形成される角部に隣接する角部にそれぞれ形成される構成となっている。また、半導体層ＡＳの対角に位置する角部にソース電極ＳＴ１、ＳＴ２が形成される構成となっている。すなわち、実施形態１の薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とは並列接続される２つの薄膜トランジスタにより、画素電極ＰＸに映像信号を書き込む構成となっている。このような構成とするために、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、薄膜トランジスタＴＦＴ１のソース電極ＳＴ１と薄膜トランジスタＴＦＴ２のソース電極ＳＴ２とを、当該ソース電極ＳＴ１、ＳＴ２と同層の導電性薄膜すなわち当該ソース電極ＳＴ１、ＳＴ２と共に形成する導電性薄膜で接続する構成としている。すなわち、実施形態１では、薄膜トランジスタＴＦＴ１、ＴＦＴ２の形成領域と重畳しないように形成される画素電極ＰＸの辺部と重畳するようにしてソース電極ＳＴ１とソース電極ＳＴ２とを接続する接続部ＣＮＮを設ける構成としている。このような構成とすることによって、ソース電極ＳＴ１、ＳＴ２等の上層に形成される透明導電膜からなる画素電極ＰＸとソース電極ＳＴ１、ＳＴ２との電気的な接続も接続部ＣＮＮによって行う構成としている。
【００４０】
また、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、半導体層ＡＳの対角に形成されるソース電極ＳＴ１、ＳＴ２の内で、ゲート線ＧＬから遠い側の角部に形成される点線枠Ｂで示すソース電極ＳＴ１は、接続部ＣＮＮからＹ方向に伸延する第２の延在部となる矩形状の電極薄膜と、該第２の延在部からＸ方向に伸延する第１の延在部となる矩形状の電極薄膜とからなる、略Ｌ字状の電極形状となっている。このとき、ソース電極ＳＴ１においては、第２の延在部はゲート電極ＧＴ及び半導体層ＡＳの何れにも重畳しない構成であり、第１の延在部のみがゲート電極ＧＴ及び半導体層ＡＳと重畳されている。第１の延在部の先端側すなわち半導体層ＡＳと重畳される側では、ドレイン電極ＤＴに近い側の角部が半導体層ＡＳの角部を含む領域と重畳して形成され、遠い側の角部は半導体層ＡＳと重畳されず、ゲート電極ＧＴのみに重畳される構成となっている。また、ソース電極ＳＴ２は接続部ＣＮＮからＸ方向に伸延する第３の延在部となる矩形状の電極薄膜からなり、その先端側すなわち半導体層ＡＳと重畳される側では、ゲート線ＧＬから遠い側の角部が半導体層ＡＳの角部を含む領域と重畳して形成され、ゲート線ＧＬに近い側の角部は半導体層ＡＳと重畳されず、ゲート電極ＧＴにのみ重畳される構成となっている。このとき、位置ずれがない場合における第１の延在部と第３の延在部とのＹ方向長さ（電極幅）は同じであり、さらには、ゲート電極ＧＴとソース電極ＳＴ１、ＳＴ２との重畳長さ（重畳量）及び半導体層ＡＳとの重畳量も同じ大きさとなるように形成されている。
【００４１】
このような構成とすることによって、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、後に詳述するように、半導体層ＡＳとソース電極ＳＴ１、ＳＴ２との層間ずれに伴う位置ずれが発生した場合であっても、半導体層ＡＳと重畳するソース電極ＳＴ１、ＳＴ２の面積が一定となる構成としている。すなわち、半導体層ＡＳと重畳するソース電極ＳＴ１、ＳＴ２の面積の合計に影響される薄膜トランジスタＴＦＴ１、ＴＦＴ２のゲート・ソース間容量を一定とする構成としている。さらには、ゲート電極ＧＴと重畳するソース電極ＳＴ１とソース電極ＳＴ２との面積の合計を一定としている。これにより、合計面積の増減に伴うゲート・ソース間容量の変化を抑制する構成としている。
【００４２】
次に、図５中の点線枠Ｂの拡大図Ｂ’、及び点線枠Ｃの拡大図Ｃ’に基づいて、半導体層ＡＳとソース電極ＳＴ１、ＳＴ２との間に層間ずれが生じた場合について説明する。ただし、半導体層ＡＳとソース電極ＳＴ１、ＳＴ２との間の層間ずれは、各層間における相対的な位置ずれとなるので、以下の説明では、ソース電極ＳＴ１、ＳＴ２の形成位置を基準として、見かけ上、半導体層ＡＳにのみ層間の位置ずれが生じた場合について説明する。
【００４３】
まず、層間の位置ずれが発生していない場合のソース電極ＳＴ１と半導体層ＡＳとが重畳する領域の面積Ｓ１は、Ｓ１＝Ｙ１・Ｘ１（ただし、「・」は乗算を示す）となり、ソース電極ＳＴ２と半導体層ＡＳとが重畳する領域の面積Ｓ２は、Ｓ２＝Ｙ２・Ｘ２となる。従って、当該画素電極ＰＸを駆動する薄膜トランジスタＴＦＴ１、ＴＦＴ２の合計の面積Ｓは、Ｓ＝Ｓ１＋Ｓ２＝Ｙ１・Ｘ１＋Ｙ２・Ｘ２となる。
【００４４】
次に、拡大図Ｂ’及び拡大図Ｃ’に示すように、ドレイン電極ＤＴ及びソース電極ＳＴ１、ＳＴ２に対して、半導体層ＡＳが矢印で示すＸ方向にのみＸ０だけ位置ずれした場合について説明する。このとき、ソース電極ＳＴ１とソース電極ＳＴ２とは同じ工程で形成される同層の導電性薄膜で形成されているので、半導体層ＡＳに対するソース電極ＳＴ１とソース電極ＳＴ２との位置ずれ量は同じずれ量となる。
【００４５】
従って、図５中に矢印で示す位置ずれ量Ｘ０のＸ方向への位置ずれのみが発生した場合は、ソース電極ＳＴ１と半導体層ＡＳとが重畳する領域の面積Ｓ１’は、Ｓ１’＝Ｙ１・（Ｘ１−Ｘ０）となり、ソース電極ＳＴ２と半導体層ＡＳとが重畳する領域の面積Ｓ２’は、Ｓ２’＝Ｙ２・（Ｘ２＋Ｘ０）となる。従って、当該画素電極ＰＸを駆動する薄膜トランジスタＴＦＴ１、ＴＦＴ２の合計の面積Ｓ’は、Ｓ’＝Ｓ１’＋Ｓ２’＝Ｙ１・（Ｘ１−Ｘ０）＋Ｙ２・（Ｘ２＋Ｘ０）＝Ｓ−Ｙ１・Ｘ０＋Ｙ２・Ｘ０となる。このとき、実施形態１の液晶表示装置では、Ｙ１＝Ｙ２すなわちＹ方向の重畳長さは同じ値となるので、Ｓ’＝Ｓとなり、Ｘ方向への位置ずれに伴うソース電極ＳＴ１、ＳＴ２と半導体層ＡＳとの重畳領域の面積は位置ずれが生じた場合であっても同じ面積となる。その結果、薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とのゲート・ソース間容量の合計は、Ｘ方向のみへの位置ずれが発生した場合であっても同じ容量となる。
【００４６】
同様にして、図５中に矢印で示すＹ方向のみに位置ずれ量Ｙ０の位置ずれが発生した場合は、ソース電極ＳＴ１と半導体層ＡＳとが重畳する領域の面積Ｓ１’は、Ｓ１’＝（Ｙ１−Ｙ０）・Ｘ１となり、ソース電極ＳＴ２と半導体層ＡＳとが重畳する領域の面積Ｓ２’は、Ｓ２’＝（Ｙ２＋Ｙ０）・Ｘ２となる。従って、当該画素電極ＰＸを駆動する薄膜トランジスタＴＦＴ１、ＴＦＴ２における半導体層ＡＳとソース電極ＳＴ１、ＳＴ２との重畳面積の合計面積Ｓ’は、Ｓ’＝Ｓ１’＋Ｓ２’＝（Ｙ１−Ｙ０）・Ｘ１＋（Ｙ２＋Ｙ０）・Ｘ２＝Ｓ−Ｙ０・Ｘ１＋Ｙ０・Ｘ２となる。このとき、実施形態１の液晶表示装置では、Ｘ１＝Ｘ２となるので、Ｓ’＝Ｓとなり、Ｙ方向への位置ずれに伴うソース電極ＳＴ１、ＳＴ２と半導体層ＡＳとの重畳領域の面積は、層間ずれに伴う位置ずれが生じた場合であっても同じ面積となる。その結果、薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とのゲート・ソース間容量の合計は、Ｙ方向のみへの位置ずれが発生した場合であっても同じ容量となり、合計容量は一定となる。
【００４７】
次に、図５中に矢印で示すように、ずれ量Ｘ０のＸ方向への位置ずれと、ずれ量Ｙ０のＹ方向への位置ずれが共に発生した場合、すなわち図５中の斜め方向への位置ずれが発生した場合について説明する。この場合、ソース電極ＳＴ１と半導体層ＡＳとが重畳する領域の面積Ｓ１’は、Ｓ１’＝（Ｙ１−Ｙ０）・（Ｘ１−Ｘ０）となり、ソース電極ＳＴ２と半導体層ＡＳとが重畳する領域の面積Ｓ２’は、Ｓ２’＝（Ｙ２＋Ｙ０）・（Ｘ２＋Ｘ０）となる。従って、当該画素電極ＰＸを駆動する薄膜トランジスタＴＦＴ１、ＴＦＴ２の合計の面積Ｓ’は、Ｓ’＝Ｓ１’＋Ｓ２’＝（Ｙ１−Ｙ０）・（Ｘ１−Ｘ０）＋（Ｙ２＋Ｙ０）・（Ｘ２−Ｘ０）＝Ｓ＋２・Ｙ０・Ｘ０となる。このとき、Ｙ０・Ｘ０＜＜Ｙ１・Ｘ１及びＹ０・Ｘ０＜＜Ｙ２・Ｘ２となるので、Ｓ’＝Ｓとなり、Ｙ方向及びＸ方向への位置ずれに伴うソース電極ＳＴ１、ＳＴ２と半導体層ＡＳとの重畳領域の面積は位置ずれが生じた場合であっても同じ面積となる。その結果、薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とのゲート・ソース間容量の合計は、Ｙ方向及びＸ方向への位置ずれが発生した場合であっても同じ容量となり、その合計容量は一定となる。
【００４８】
このとき、ソース電極ＳＴ１、ＳＴ２はゲート電極ＧＴとも絶縁膜ＧＩを介して重畳されることとなるが、実施形態１の薄膜トランジスタＴＦＴ１、ＴＦＴ２においては、ソース電極ＳＴ１の第１の延在部とソース電極ＳＴ２の第３の延在部との半導体層ＡＳ側の領域がゲート電極ＧＴと重畳され、ソース電極ＳＴ１の第１の延在部とソース電極ＳＴ２の第３の延在部とのＹ方向長さ（電極幅）が同じ大きさで形成されている。従って、Ｘ方向へのずれが生じた場合であっても、ゲート電極ＧＴとソース電極ＳＴ１、ＳＴ２との間に、Ｘ方向への層間ずれが生じた場合であっても、絶縁膜ＧＩを介してゲート電極ＧＴとソース電極ＳＴ１、ＳＴ２とが重畳されることに伴う寄生容量の合計を一定の容量に保持できる。このとき、ゲート電極ＧＴとソース電極ＳＴ１、ＳＴ２との間のＹ方向への層間ずれについては、ゲート電極ＧＴとソース電極ＳＴ１、ＳＴ２とはＹ方向では重畳状態に変化が生じないので、寄生容量に変化は生じることはない。
【００４９】
以上説明したように、実施形態１の表示装置における薄膜トランジスタは、ゲート絶縁膜を介してゲート電極と重畳配置され半導体層を有し、該半導体層が対角位置に形成される第１の角部及び第２の角部と、前記第１の角部が形成される第１の辺と前記第２の角部が形成される第２の辺とを共有する第３の角部とを有すると共に、ドレイン線からその一部が延在して形成され、第３の角部と重畳されるドレイン電極と、一端が第１の角部に重畳して形成され、他端が画素電極と接続される第１のソース電極と、一端が第２の角部と重畳して形成され、他端が画素電極と接続される第２のソース電極と、を備える構成となっているので、層間ずれにより半導体層と第１及び第２のソース電極との間に相対的な位置ずれが生じた場合であっても、２つの薄膜トランジスタの半導体層と第１及び第２のソース電極との重畳面積の合計を一定に保つことができ、製造工程における薄膜トランジスタのゲート・ソース間容量のばらつきを抑制することができる。従って、２つの薄膜トランジスタを合わせた特性を一定に保つことができ、層間ずれに伴う薄膜トランジスタの特性の変動を抑制することができる。その結果、透過率の向上のために絶縁膜をさらに薄膜化した場合であっても、飛び込み電圧に対する保持電圧の余裕度（マージン）を大きくすることが可能となり、飛び込み電圧に起因するフリッカ等の発生を大幅に抑制することができ、表示画質及び表示品質を向上させることが可能となる。
【００５０】
〈実施形態２〉
図６は本発明の実施形態２の表示装置である液晶表示装置の概略構成を説明するための図であり、特に、実施形態２の薄膜トランジスタの詳細構成を説明するための拡大図である。ただし、実施形態２の薄膜トランジスタを除く他の構成は、実施形態１の液晶表示装置と同様の構成である。従って、以下の説明では、薄膜トランジスタの構成について詳細に説明する。
【００５１】
図６から明らかなように、実施形態２の各画素においても、２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２を用いて画素電極ＰＸに映像信号を供給する構成となっている。このとき、実施形態２の薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２は、実施形態１と同様に、ゲート線ＧＬから画素電極ＰＸ方向に延在するゲート電極ＧＴが形成され、該ゲート電極ＧＴの上層に、図示しないゲート絶縁膜を介して矩形状の半導体ＡＳが重畳して形成される構成となっている。このときの半導体層ＡＳの形状も実施形態１と同様に、矩形状に形成されると共に、一方の対向する２辺がドレイン線ＤＬの延在方向すなわちマトリクス状に配列される画素の第１の配列方向に一致する構成となっている。また、矩形状の半導体層ＡＳの他方の対向する２辺はゲート線ＧＬの延在方向すなわちマトリクス状に配列される画素の第２の配列方向に一致する構成となっている。
【００５２】
また、ドレイン線ＤＬの一部が延在されて形成されるドレイン電極ＤＴは、半導体層ＡＳの角部の内、ドレイン線ＤＬとゲート線ＧＬとの交差領域に最も近い角部を含む領域に形成されている。すなわち、実施形態２のドレイン電極ＤＴも実施形態１のドレイン電極ＤＴと同様に、Ｘ方向に延在するドレイン電極の半導体層ＡＳ側の端辺の両端に位置する角部の内、一方の角部が半導体層ＡＳの角部を含む領域と重畳するように、当該半導体層ＡＳの上面側に形成され、他方の角部は半導体層ＡＳと重畳されない構成となっている。
【００５３】
また、２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２のソース電極ＳＴ１、ＳＴ２も実施形態１と同様に、半導体層ＡＳの対角に位置する角部にそれぞれ形成される構成となっている。このとき、２つの点線枠で示すように、実施形態２の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とはそれぞれ独立した構成すなわちソース電極ＳＴ１とソース電極ＳＴ２とを形成する導電性薄膜が同層の導電性薄膜で接続されない構成となっている。すなわち、薄膜トランジスタＴＦＴ１のソース電極ＳＴ１は、画素電極ＰＸの下層側に形成される該画素電極ＰＸと電気的に接続される接続部ＣＮＮ１と、該接続部ＣＮＮ１からドレイン線方向（Ｙ方向）に伸張する第２の延在部と、該第２の延在部からゲート線ＧＬ方向（Ｘ方向）に伸張し半導体層ＡＳの角部と重畳される第１の延在部からなっている。一方、薄膜トランジスタＴＦＴ２のソース電極ＳＴ２は、画素電極ＰＸの下層側に形成される該画素電極ＰＸと電気的に接続される接続部ＣＮＮ２と、該接続部ＣＮＮ２からゲート線ＧＬ方向（Ｘ方向）に伸張し半導体層ＡＳの角部と重畳される第３の延在部からなっている。
【００５４】
このように、実施形態２の液晶表示装置においても、半導体層ＡＳとドレイン電極ＤＴとを共通に形成すると共に、ドレイン電極ＤＴが形成される半導体層ＡＳの角部を除く他の角部の内で、対角をなす一対の角部の一方にソース電極ＳＴ１が形成され、他方の角部にソース電極ＳＴ２が形成される構成となっているので、実施形態１と同様の効果を得ることができる。
【００５５】
このとき、２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２のソース電極ＳＴ１、ＳＴ２は、画素電極ＰＸを形成する光透過性を有する導電性薄膜であるＩＴＯ薄膜を介して電気的に接続される。このとき、ソース電極ＳＴ１、ＳＴ２を形成する金属薄膜よりも画素電極ＰＸは単位面積当たりの電気抵抗が大きくなるので、２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２がそれぞれ独立して画素電極ＰＸに映像信号を供給する構成となる。
【００５６】
〈実施形態３〉
図７は本発明の実施形態３の表示装置である液晶表示装置の概略構成を説明するための図であり、特に、実施形態３の薄膜トランジスタ及び画素電極の詳細構成を説明するための拡大図である。ただし、実施形態３の液晶表示装置では、画素電極ＰＸ１、ＰＸ２を除く他の構成は、実施形態２の液晶表示装置と同様の構成である。従って、以下の説明では、画素電極ＰＸ１、ＰＸ２の構成について詳細に説明する。
【００５７】
図７から明らかなように、実施形態３の液晶表示装置では、ドレイン線ＤＬとゲート線ＧＬで囲まれる１つの画素領域が２つの領域Ｄ、Ｅに分割される構成となっており、領域Ｄには画素電極ＰＸ１が形成され、領域Ｅには画素電極ＰＸ２が形成されている。このとき、実施形態３では、薄膜トランジスタＴＦＴ１のソース電極ＳＴ１が画素電極ＰＸ１の下層側に形成される該画素電極ＰＸ１と電気的に接続される接続部ＣＮＮ１と、該接続部ＣＮＮ１からドレイン線方向（Ｙ方向）に伸張する第２の延在部と、該第１の延在部からゲート線ＧＬ方向（Ｘ方向）に伸張し半導体層ＡＳの角部と重畳される第１の延在部からなり、画素電極ＰＸ１に映像信号を供給する構成となっている。
【００５８】
一方、薄膜トランジスタＴＦＴ２のソース電極ＳＴ２は、画素電極ＰＸ２の下層側に形成される該画素電極ＰＸ２と電気的に接続される接続部ＣＮＮ２と、該接続部ＣＮＮ２からゲート線ＧＬ方向（Ｘ方向）に伸張し半導体層ＡＳの角部と重畳される第３の延在部からなり、画素電極ＰＸ１に映像信号を供給する構成となっている。
【００５９】
このように、実施形態３の液晶表示装置においても、薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２は、実施形態１、２と同様に、ゲート線ＧＬから画素電極ＰＸ方向に延在するゲート電極ＧＴが形成され、該ゲート電極ＧＴの上層に図示しないゲート絶縁膜を介して矩形状の半導体ＡＳが形成される構成となっている。このときの半導体層ＡＳの形状も実施形態１、２と同様に、矩形状に形成されると共に、その内の一方の対向する２辺がドレイン線ＤＬの延在方向すなわちマトリクス状に配列される画素の第１の配列方向に一致する構成となっている。また、矩形状の半導体層ＡＳの他方の対向する２辺はゲート線ＧＬの延在方向すなわちマトリクス状に配列される画素の第２の配列方向に一致する構成となっているので、実施形態１、２と同様の効果を得ることができる。
【００６０】
〈実施形態４〉
図８は本発明の実施形態４の表示装置である液晶表示装置の概略構成を説明するための図であり、特に、実施形態４の薄膜トランジスタの詳細構成を説明するための拡大図である。ただし、実施形態４の液晶表示装置は、薄膜トランジスタＴＦＴ１、ＴＦＴ２の構成及び画素電極ＰＸの構成を除く他の構成は、実施形態２の液晶表示装置と同様の構成である。従って、以下の説明では、薄膜トランジスタＴＦＴ１、ＴＦＴ２の構成及び画素電極ＰＸの構成について詳細に説明する。
【００６１】
図８から明らかなように、実施形態４の液晶表示装置における２つの薄膜トランジスタＴＦＴ１、ＴＦＴ２においても、実施形態１〜３の薄膜トランジスタＴＦＴ１、ＴＦＴ２と同様に、１つのゲート電極ＧＴと、半導体層ＡＳと、ドレイン電極ＤＴと、２つのソース電極ＳＴ１、ＳＴ２とから構成されている。このとき、ドレイン電極ＤＴ及びソース電極ＳＴ１、ＳＴ２の何れもが形成（差入）されない半導体層ＡＳの角部を取り除き、この取り除いた角部にゲート電極ＧＴとソース電極ＳＴ１、ＳＴ２との層間ずれを補正するための導電性薄膜を形成する構成となっている。すなわち、実施形態４の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、直交する３つの角部が隣接配置される５角形の半導体層ＡＳを有する構成となっており、特に、実施形態４の薄膜トランジスタＴＦＴ１、ＴＦＴ２においては、３つの直交する角部の内で２つの角部がドレイン線ＤＬの延在方向に沿って配置されると共に、２つの角部がゲート線ＧＬの延在方向に沿って配置される構成となっている。特に、ドレイン線ＤＬの延在方向に沿って配置される角部の内で、ドレイン線ＤＬとゲート線ＧＬとの交点近傍に配置される角部にはドレイン電極ＤＴが重畳して形成される構成となっており、遠い側に配置される角部にはソース電極ＳＴ１が重畳して形成される構成となっている。また、ゲート線ＧＬの延在方向に沿って配置される角部の内で、ドレイン線ＤＬとゲート線ＧＬとの交点近傍に配置される角部すなわちドレイン電極ＤＴが重畳して形成される角部は薄膜トランジスタＴＦＴ２と共通の構成となっており、遠い側に配置される角部にはソース電極ＳＴ２が重畳して形成される構成となっている。このような構成とすることにより、実施形態４の薄膜トランジスタＴＦＴ１、ＴＦＴ２においても実施形態１〜３と同様の効果を得ることを可能としている。
【００６２】
また、実施形態４の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、ドレイン電極ＤＴがドレイン線ＤＬとゲート線ＧＬとの交点近傍に配置される角部からソース電極ＳＴ１とソース電極ＳＴ２との間に延在され、該角部と対向する辺部にまで至る構成となっている。このような構成とすることにより、ドレイン電極ＤＴと半導体層ＡＳとの重畳面積を大きくすることが可能となり、薄膜トランジスタＴＦＴ１、ＴＦＴ２の駆動性能を向上することを可能としている。
【００６３】
さらには、実施形態４の薄膜トランジスタＴＦＴ１では、実施形態１と同様に、ソース電極ＳＴ１が画素電極ＰＸ１の下層側に形成される該画素電極ＰＸ１と電気的に接続される接続部ＣＮＮ１と、該接続部ＣＮＮ１からドレイン線方向（Ｙ方向）に伸張する第２の延在部と、該第１の延在部からゲート線ＧＬ方向（Ｘ方向）に伸張し半導体層ＡＳの角部と重畳される第１の延在部からなり、画素電極ＰＸ１に映像信号を供給する構成となっている。
【００６４】
一方、薄膜トランジスタＴＦＴ２のソース電極ＳＴ２は、ドレイン線ＤＬの延在方向（Ｙ方向）に伸張する第４の延在部と、第４の延在部からゲート線ＧＬ方向（Ｘ方向）に伸張し半導体層ＡＳの角部と重畳される第５の延在部とからなり、第４の延在部の一部領域において画素電極ＰＸから延在される延在部が重畳されて電気的に接続される接続部ＣＮＮ２が形成され、画素電極ＰＸに映像信号を供給する構成となっている。このとき、実施形態４のゲート電極ＧＴは、ソース電極ＳＴ１の第１の延在部の全ての領域が重畳されると共に、第２の延在部の一部領域も重畳される構成となっている。さらには、ゲート電極ＧＴは、画素電極ＰＸから延在されるソース電極ＳＴ２の接続部ＣＮＮ２及び画素電極ＰＸの形成領域を避ける構成となっている。すなわち、実施形態４のゲート電極ＧＴにおいては、ゲート線ＧＬの一部領域が画素電極ＰＸの形成方向（Ｙ軸方向）に突出されてゲート電極ＧＴを形成すると共に、その突出領域内に当該ゲート電極ＧＴが形成されない凹状の領域が形成される構成となっている。特に、実施形態４のゲート電極ＧＴにおいては、凹状領域の開口部（開口側）がソース電極ＳＴ２の第４の延在部の延在方向と直交する方向となっており、該凹状領域すなわちゲート電極ＧＴの形成されない領域に接続部ＣＮＮ２が形成され、画素電極ＰＸからの延在部とソース電極ＳＴ２の第４の延在部とを電気的に接続している。このとき、ソース電極ＳＴ２の第４の延在部の一端側はゲート電極ＧＴの凹状領域を超えてＹ方向に伸延され、ゲート電極ＧＴと再び重畳される構成である。また、ソース電極ＳＴ２の第４の延在部の他端側はゲート電極ＧＴを超えてＹ方向に伸延され、その端部は当該ゲート電極ＧＴと重畳されない構成となっている。さらには、実施形態４の薄膜トランジスタでは、ソース電極ＳＴ１の第２の延在部のＸ方向幅とソース電極ＳＴ２の第４の延在部のＸ方向幅とが同じ配線幅となるように形成されている。
【００６５】
このような構成とすることにより、ソース電極ＳＴ２の第４の延在部とゲート電極ＧＴとが重畳する領域では、図８中に点線Ｈで示すように、矩形状の第２の延在部と矩形状のゲート配線ＧＬとが直交する構成としている。この構成により、ゲート線ＧＬ（ゲート電極ＧＴを含む）とソース電極ＳＴ２との間にＸ方向及びＹ方向の相対的な位置ずれ生じた場合であっても、ソース電極ＳＴ２の第４の延在部とゲート電極ＧＴとの重畳面積を一定に保持する構成としている。その結果、ゲート線ＧＬ（ゲート電極ＧＴを含む）とソース電極ＳＴ２との間にＸ方向及びＹ方向の相対的な位置ずれ生じた場合であっても、当該ゲート線ＧＬ（ゲート電極ＧＴを含む）とソース電極ＳＴ２とが図示しない絶縁膜（ゲート絶縁膜）を介して重畳されることに伴う寄生容量を一定の容量値とすることができる。
【００６６】
また、実施形態４の薄膜トランジスタＴＦＴ１、ＴＦＴ２では、図８中に点線枠Ｇで示すように、ソース電極ＳＴ２の第４の延在部の一端側がゲート電極ＧＴの一部と重畳する領域を設ける構成とすると共に、このソース電極ＳＴ２の第４の延在部の配線幅（Ｘ方向幅）がソース電極ＳＴ１の第１の延在部の配線幅（Ｘ方向幅）と同じ構成となっている。よって、ゲート電極ＧＴとソース電極ＳＴ１、ＳＴ２との間にＹ方向の相対的な位置ずれとして、例えば、ゲート電極ＧＴが図８中の下方にずれてしまった場合、図８中に点線枠Ｆで示すソース電極ＳＴ１の第２の延在部とゲート電極ＧＴとが重畳する領域では、ソース電極ＳＴ１の第１の延在部とゲート電極ＧＴとの重畳面積が減少することとなる。一方、図８中に点線枠Ｇで示すソース電極ＳＴ２の第４の延在部とゲート電極ＧＴとが重畳する領域では、ソース電極ＳＴ２の第４の延在部とゲート電極ＧＴとの重畳面積が増大することとなる。このとき、実施形態４では、ソース電極ＳＴ１の延在部とソース電極ＳＴ２の延在部との配線幅が一致する構成となっているので、ゲート電極ＧＴの下方へのずれに伴うソース電極ＳＴ１の第１の延在部とゲート電極ＧＴとの重畳面積の減少分と、ソース電極ＳＴ２の第４の延在部とゲート電極ＧＴとの重畳面積の増加分とが一致することとなる。その結果、ソース電極ＳＴ１の第１の延在部とゲート電極ＧＴとの重畳面積と、ソース電極ＳＴ２の第４の延在部とゲート電極ＧＴとの重畳面積との合計の重畳面積は変化しないこととなる。従って、ソース電極ＳＴ１、ＳＴ２とゲート電極ＧＴとが重畳配置されることによる薄膜トランジスタＴＦＴ１、ＴＦＴ２のゲート・ソース間の寄生容量を一定に保持することが可能となり、ゲート電極ＧＴ（ゲート線を含む）とソース電極ＳＴ１、ＳＴ２との層間合わせばらつきに伴う表示品質の低下を大幅に抑制することができる。
【００６７】
なお、実施形態４の液晶表示装置では、１つの画素領域に１つの画素電極を形成する構成としたが、例えば、実施形態３に示すように、薄膜トランジスタＴＦＴ１に対応する画素電極ＰＸ１と、薄膜トランジスタＴＦＴ２に対応する画素電極ＰＸ２とを形成する構成であってもよい。
【００６８】
〈実施形態５〉
図９は本発明の実施形態５の表示装置である液晶表示装置における薄膜トランジスタの概略構成を説明するための拡大図であり、薄膜トランジスタＴＦＴ１のソース電極ＳＴ１の構成を除く他の構成は実施形態１の液晶表示装置と同様である。
【００６９】
図９から明らかなように、実施形態５の薄膜トランジスタＴＦＴ１のソース電極ＳＴ１は、薄膜トランジスタＴＦＴ２のソース電極ＳＴ２と同様に、画素電極ＰＸの辺部に沿って形成される接続部ＣＮＮからドレイン線ＤＬの延在方向（Ｙ方向）に第１の延在部が伸張し、該第１の延在部の端部の一方の角部が、半導体層ＡＳの角部と重畳されてソース領域を形成する構成となっている。
【００７０】
このように、実施形態５の薄膜トランジスタＴＦＴ１、ＴＦＴ２においても、ソース電極ＳＴ１を形成する第１の延在部とソース電極ＳＴ２を形成する第３の延在部とが、これらと同一の工程で形成される接続部ＣＮＮとなる同層の導電性薄膜で接続され、ソース電極ＳＴ１、ＳＴ２が形成される構成となっている。
【００７１】
このような構成とすることにより、実施形態４の薄膜トランジスタＴＦＴ１、ＴＦＴ２においても、半導体層ＡＳとソース電極ＳＴ１、ＳＴ２とを形成する際の層間合わせずれが発生した場合であっても、実施形態１と同様の効果を得ることができる。また、実施形態５の薄膜トランジスタＴＦＴ１では、接続部ＣＮＮから第１の延在部が伸張する構成となっているので、薄膜トランジスタＴＦＴ１、ＴＦＴ２の形成領域を小さくすることができるという格別の効果を得られる。
【００７２】
なお、本実施形態５においては、接続部ＣＮＮを介して薄膜トランジスタＴＦＴ１と薄膜トランジスタＴＦＴ２とを並列接続させる構成としたが、実施形態２と同様に、薄膜トランジスタＴＦＴ１に対応する第１の接続部と、薄膜トランジスタＴＦＴ２に対応する第２の接続部とをそれぞれ形成する構成であってもよい。
【００７３】
以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【符号の説明】
【００７４】
ＰＮＬ……液晶表示パネル、ＳＵＢ１……第１基板、ＳＵＢ２……第２基板
ＳＬ……シール材、ＤＲ……駆動回路、ＦＰＣ……フレキシブルプリント基板
ＡＲ……表示領域、ＤＬ……ドレイン線、ＧＬ……ゲート線、ＣＴ……共通電極
ＴＦＴ１，２……薄膜トランジスタ、ＣＬ……コモン線、ＧＴ……ゲート電極
ＤＴ……ドレイン電極、ＡＳ……半導体層、ＳＴ１，２……ソース電極
ＡＳ’……アモルファスシリコン、ＩＮ……下地膜、ＳＬＴ……スリット
ＧＩ……絶縁膜（ゲート絶縁膜）、ＰＡＳ……保護膜
ＣＮＮ，ＣＮＮ１，ＣＮＮ２……接続部、ＰＸ，ＰＸ１，ＰＸ２……画素電極
【図１】
0005653669.tif 000002
【図２】
0005653669.tif 000003
【図３】
0005653669.tif 000004
【図４】
0005653669.tif 000005
【図５】
0005653669.tif 000006
【図６】
0005653669.tif 000007
【図７】
0005653669.tif 000008
【図８】
0005653669.tif 000009
【図９】
0005653669.tif 000010