(57)【特許請求の範囲】
【請求項１】
複数のゲート構造と、
前記複数のゲート構造のうち、第１の方向に隣り合うゲート構造間の位置にて、上下にそれぞれ空洞を形成するように前記隣り合うゲート構造間を架橋する第１の絶縁膜と、
前記隣り合うゲート構造間における前記第１の絶縁膜上の空洞を覆うように形成された第２の絶縁膜と、
半導体基板上に形成された第３の絶縁膜と、
を備え、
前記複数のゲート構造は、それぞれ、フローティングゲート部を有するとともに、前記第１の方向と交差する第２の方向に並ぶゲート構造間でコントロールゲートを共有し、
前記第１の絶縁膜の底面が、架橋する隣り合う両ゲート構造におけるフローティングゲート部の上面よりも下側の位置になるように形成され、
前記第１の絶縁膜は、前記コントロールゲートの長手方向に沿って、略同じ高さ位置で延在形成され、
前記第３の絶縁膜上に前記複数のゲート構造が配置され、
前記第１の絶縁膜下の空洞は、前記フローティングゲート部の側面及び前記隣り合うゲート構造間における前記第３の絶縁膜を露出させるように形成されることを特徴とする半導体装置。
【請求項２】
それぞれ、フローティングゲート部を有する複数のゲート構造と、
前記複数のゲート構造のうち、隣り合うゲート構造間の位置にて、上下にそれぞれ空洞を形成するように前記隣り合うゲート構造間を架橋する第１の絶縁膜と、
前記隣り合うゲート構造間における前記第１の絶縁膜上の空洞を覆うように形成された第２の絶縁膜と、
半導体基板上に形成された第３の絶縁膜と、
を備え、
前記第３の絶縁膜上に前記複数のゲート構造が配置され、
前記第１の絶縁膜下の空洞は、前記フローティングゲート部の側面及び前記隣り合うゲート構造間における前記第３の絶縁膜を露出させるように形成されることを特徴とする半導体装置。
【請求項３】
前記複数のゲート構造は、それぞれ、フローティングゲート部を有し、
前記第１の絶縁膜の底面が、架橋する隣り合う両ゲート構造におけるフローティングゲート部の上面よりも下側の位置になるように形成されることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板上に形成された複数のゲート構造間の途中の高さ位置までカーボン膜を用いた犠牲膜を形成する工程と、
前記犠牲膜上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上における前記複数のゲート構造間に空洞を残すように前記複数のゲート構造上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜が形成された後に、前記犠牲膜をアッシング法により灰化した後前記第１の絶縁膜上の前記空洞を介して除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記犠牲膜を除去する工程の前に、前記複数のゲート構造が配置される実効領域以外の領域で前記犠牲膜に到達する開口部を形成する工程をさらに備え、前記開口部を通じて前記複数のゲート構造間に形成された前記犠牲膜を除去することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置、特に、半導体記憶装置の開発において、大容量化、低コスト化等を達成すべく、メモリセルの微細化が進められている。例えば、ＮＡＮＤ型フラッシュメモリ装置等のフローティングゲート構造を搭載した半導体記憶装置において、ゲート部分のコントロールゲートとなるワード線間の配線ピッチの微細化が進められている。かかるＬＳＩの微細化は、高集積化による素子の高速動作および低消費電力といった性能向上、ならびに製造コストの抑制を目的として積極的に進められている。近年、量産レベルでも最小加工寸法が例えば２０ｎｍ程度のフラッシュメモリが生産されており、今後も一層の微細化が進展し、技術的難度が高まっていくことが予測されている。このような急峻な微細化に対して、高品質、高性能かつ低コストの半導体素子を実現するためには、ゲート構造間の寄生容量をさらに低減させることが必要となる。次世代フラッシュメモリ装置では、更なる微細化により、セル幅およびセル間の幅はともに極めて狭くなっており、セル間の電気的な干渉を抑える目的で、メモリセル領域のゲート構造間を絶縁膜で埋め込むことに代わって、空洞領域を設ける技術の開発が進んでいる。メモリセル領域のゲート構造間に埋め込む絶縁膜の代わりにあえて空洞を形成することで、ゲート構造間に発生する寄生容量を低減することができるようになり、メモリ装置の性能を向上させることができる。
【０００３】
しかしながら、ゲート構造間を空洞にしてしまうと、ゲート構造の機械的強度が著しく低下してしまい、素子の微細化が進行していくにつれ、メモリセル領域上に堆積した絶縁膜に亀裂が発生してしまうといった問題や、メモリセル部のゲート構造が倒れてしまうといった問題が生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−０８７１６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、上述した問題点を克服し、ゲート構造の機械的強度を向上させることが可能な半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の半導体装置は、それぞれ、フローティングゲート部を有する複数のゲート構造と、第１の絶縁膜と、第２の絶縁膜と、半導体基板上に形成された第３の絶縁膜とを備えている。第１の絶縁膜は、前記複数のゲート構造のうち、隣り合うゲート構造間の位置にて、上下にそれぞれ空洞を形成するように前記隣り合うゲート構造間を架橋する。第２の絶縁膜は、前記隣り合うゲート構造間における前記第１の絶縁膜上の空洞を覆うように形成される。
前記第３の絶縁膜上に前記複数のゲート構造が配置され、
前記第１の絶縁膜下の空洞は、前記フローティングゲート部の側面及び前記隣り合うゲート構造間における前記第３の絶縁膜を露出させるように形成される。
【０００７】
また、実施形態の半導体装置の製造方法は、半導体基板上に形成された複数のゲート構造間の途中の高さ位置までカーボン膜を用いた犠牲膜を形成する工程と、前記犠牲膜上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上における前記複数のゲート構造間に空洞を残すように前記複数のゲート構造上に第２の絶縁膜を形成する工程と、前記第１の絶縁膜が形成された後に、前記犠牲膜をアッシング法により灰化した後前記第１の絶縁膜上の前記空洞を介して除去する工程と、を備えている。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図２】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図３】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図４】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図５】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図６】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図７】第１の実施形態における半導体装置の製造方法の工程断面図である。
【図８】第１の実施形態における開口部の開口位置を説明するための上面図である。
【図９】第１の実施形態の架橋膜の有無によるゲート構造の機械的強度を比較した概念図である。
【図１０】第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図１１】第２の実施形態における半導体装置の製造方法の工程断面図である。
【図１２】第２の実施形態における半導体装置の製造方法の工程断面図である。
【図１３】第３の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。
【図１４】第３の実施形態における半導体装置の製造方法の工程断面図である。
【図１５】第３の実施形態における半導体装置の製造方法の工程断面図である。
【発明を実施するための形態】
【０００９】
（第１の実施形態）
第１の実施形態では、半導体装置の一例として、不揮発性のＮＡＮＤ型フラッシュメモリ装置の製造方法について説明する。なお、以下に説明する半導体装置の製造方法については、ＮＡＮＤ型フラッシュメモリ装置に限らず、複数のゲート構造が並ぶその他の半導体記憶装置（メモリ装置）やメモリ装置以外の半導体装置についても有効である。第１の実施形態について、以下、図面を用いて説明する。
【００１０】
図１は、第１の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図１において、第１の実施形態における半導体装置の製造方法では、ゲート構造形成工程（Ｓ１０２）と、イオン注入工程（Ｓ１０４）と、犠牲膜形成工程（Ｓ１０５）と、エッチング工程（Ｓ１１２）と、架橋膜形成工程（Ｓ１１４）と、絶縁膜形成工程（Ｓ１２４）と、開口部形成工程（Ｓ１２６）と、犠牲膜除去工程（Ｓ１２８）という一連の工程を実施する。犠牲膜形成工程（Ｓ１０５）は、その内部工程として、犠牲膜塗布工程（Ｓ１０６）と、キュア工程（Ｓ１０８）と、研磨工程（Ｓ１１０）という一連の工程を実施する。
【００１１】
第１の実施形態における半導体装置の製造方法の工程断面図が図２及び図３に示されている。図２及び図３では、図１のゲート構造形成工程（Ｓ１０２）の前半部を示している。それ以降の工程は後述する。なお、図２は、コントロールゲート（ＣＧ）（ワード線）の長手方向に沿った方向（Ｂ矢視）の断面を示している。図３は、コントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に沿った方向（Ａ矢視）の断面を示している。図２（ａ）と図３（ａ）が同じ工程断面において対応し、図２（ｂ）と図３（ｂ）が同じ工程断面において対応し、図２（ｃ）と図３（ｃ）が同じ工程断面において対応する。
【００１２】
また、ゲート構造形成工程（Ｓ１０２）は、その内部工程として、トンネル絶縁膜形成工程と、フローティングゲート（ＦＧ）膜形成工程と、シリコン窒化膜（ＳｉＮ膜）形成工程と、素子分離用開口部形成工程と、絶縁膜形成工程と、平坦化工程と、絶縁膜掘り下げ工程と、エッチング工程と、ＩＰＤ（Ｉｎｔｅｒ−ｐｏｌｙ  Ｄｉｅｌｅｃｔｒｉｃ）膜形成工程と、ＣＧ膜形成工程と、キャップ膜形成工程と、ゲートパターン開口部形成工程という一連の工程を実施する。また、ＣＧ膜形成工程はその内部工程として、ポリシリコン膜形成工程と、セレクトゲート部の開口部形成工程と、タングステン（Ｗ）膜形成工程という一連の工程を実施する。
【００１３】
図２（ａ）及び図３（ａ）において、トンネル絶縁膜形成工程として、半導体基板２１上に、絶縁膜２２を例えば２〜２０ｎｍの膜厚で形成する。絶縁膜２２は、トンネル絶縁膜として機能する。形成方法は、例えば、酸素雰囲気中での加熱処理（熱酸化処理）により形成すると好適である。絶縁膜２２として、例えば、酸化シリコン（ＳｉＯ２）膜が用いられる。また、半導体基板２１として、例えば、直径３００ミリのシリコンウェハからなるｐ型シリコン基板が用いられる。
【００１４】
次に、フローティングゲート（ＦＧ）膜形成工程として、絶縁膜２２上に、例えば、ＣＶＤ法を用いて、ポリシリコン膜２３を例えば９０ｎｍ以下の膜厚で形成する。ポリシリコン膜２３は、電荷蓄積層（ＦＧ：フローティングゲート）として機能する。
【００１５】
ＳｉＮ膜形成工程として、ポリシリコン膜２３上に、例えば、ＣＶＤ法を用いて、窒化シリコン（ＳｉＮ）膜２４を例えば３０ｎｍの膜厚で形成する。ＳｉＮ膜２４は、後述する平坦化工程におけるＣＭＰ（ケミカルメカニカルポリッシング）ストッパとして機能する。
【００１６】
図２（ｂ）及び図３（ｂ）において、まず、素子分離用開口部形成工程として、ＳｉＮ膜２４上から半導体基板２１の途中まで溝状の開口部を形成する。例えば、幅２０ｎｍ以下の開口部をピッチ４０ｎｍ以下の間隔で形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＮ膜２４の上にレジスト膜が形成された半導体基板２１に対し、露出したＳｉＮ膜２４とその下層に位置するポリシリコン膜２３と絶縁膜２２と半導体基板２１を異方性エッチング法により除去することで、半導体基板２１の表面に対し、略垂直に開口部を形成することができる。例えば、一例として、反応性イオンエッチング（ＲＩＥ）法により開口部を形成すればよい。
【００１７】
そして、絶縁膜形成工程として、開口部を埋め込むように、開口部およびＳｉＮ膜２４上に絶縁膜２５を形成する。そして、平坦化工程として、ＳｉＮ膜２４をＣＭＰストッパとして、開口部からはみ出した絶縁膜２５およびＳｉＮ膜２４上の絶縁膜２５をＣＭＰ法にて研磨除去することで平坦化する。これにより、図２（ｂ）に示すようにメモリセル間の素子分離ができる。絶縁膜２５として、例えば、ＳｉＯ２膜が用いられる。
【００１８】
図２（ｃ）及び図３（ｃ）において、絶縁膜掘り下げ工程として、フォトリソグラフィ技術とＲＩＥ技術などを用いて、メモリセル形成領域の素子分離用絶縁膜２５の表面を掘り下げて、ポリシリコン膜２３（フローティングゲート）の側面を露出させる。メモリセル形成領域以外は、レジスト膜２６を残して、素子分離用絶縁膜２５がエッチングされないようにする。
【００１９】
第１の実施形態における半導体装置の製造方法の工程断面図が図４及び図５に示されている。図４及び図５では、図１のゲート構造形成工程（Ｓ１０２）の後半部を示している。それ以降の工程は後述する。なお、図４は、コントロールゲート（ＣＧ）（ワード線）の長手方向に沿った方向（Ｂ矢視）の断面を示している。図５は、コントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に沿った方向（Ａ矢視）の断面を示している。図４（ａ）と図５（ａ）が同じ工程断面において対応し、図４（ｂ）と図５（ｂ）が同じ工程断面において対応する。
【００２０】
図４（ａ）及び図５（ａ）において、まず、エッチング工程として、残ったレジスト膜２６およびＳｉＮ膜２４をエッチングして除去する。そして、ＩＰＤ膜形成工程として、ポリシリコン膜２３上および絶縁膜２５を掘り下げた結果露出したポリシリコン膜２３の側壁ならびに絶縁膜２５上に、例えば、ＣＶＤ法を用いて、絶縁膜２７（ＩＰＤ膜）を例えば１５ｎｍ以下の膜厚で形成する。絶縁膜２７は、電極間絶縁膜として機能する。
【００２１】
続いて、コントロールゲート（ＣＧ）膜形成工程のうちのポリシリコン膜形成工程として、ＩＰＤ絶縁膜２７上に、例えば、ＣＶＤ法を用いて、ポリシリコン膜２８を例えば５０ｎｍ以下の膜厚で形成する。ポリシリコン膜２８は、コントロールゲート（ＣＧ）の一部として機能する。そして、セレクトゲート部の開口部形成工程として、フォトリソグラフィ技術とＲＩＥ技術などを用いてセレクトゲート電極部分や周辺トランジスタのゲート電極部分（図示せず）のポリシリコン膜２８およびＩＰＤ絶縁膜２７に開口部を形成する。そして、タングステン（Ｗ）膜形成工程として、開口部の形成されたポリシリコン膜２８上に、例えば、ＣＶＤ法を用いて、Ｗ膜２９を例えば３０ｎｍ以下の膜厚で形成する。Ｗ膜２９は、コントロールゲート（ＣＧ）の残りの一部として機能する。すなわち、コントロールゲートは、ポリシリコン膜２８とＷ膜２９とが積層されてなる積層構造を有する。ポリシリコン膜２８とＷ膜２９との積層膜は、メモリ装置におけるワード線として機能する。
【００２２】
ここでは、コントロールゲートとして、ポリシリコン膜２８とＷ膜２９との積層膜を用いているが、これに限るものではない。Ｗ膜２９の代わりに、Ｗ膜と窒化タングステン（ＷＮ）の積層膜を用いてもよい。或いは、ポリシリコン膜２８を用いずに、Ｗ膜２９単体或いはＷ膜と窒化タングステン（ＷＮ）の積層膜をコントロールゲートとして用いても構わない。或いは、コントロールゲートとして、Ｗ膜２９とその他の導電性の膜との積層膜としてもよい。
【００２３】
キャップ膜形成工程として、Ｗ膜２９上に、例えば、ＣＶＤ法を用いて、キャップ膜３０を例えば２０ｎｍ以下の膜厚で形成する。キャップ膜３０として、ＳｉＮ膜等が好適である。
【００２４】
図４（ｂ）及び図５（ｂ）において、ゲートパターン開口部形成工程として、図示しないリソグラフィ工程とドライエッチング工程でゲート構造部分の両側に溝構造である開口部１５０を、キャップ膜３０とＷ膜２９とポリシリコン膜２８とＩＰＤ絶縁膜２７とポリシリコン膜２３内に形成する。例えば、幅２０ｎｍ以下の開口部１５０をピッチ４０ｎｍ以下の間隔で形成する。その結果、ゲート構造１０部分と開口部１５０との幅寸法が共に例えば２０ｎｍずつとなる１：１のゲートパターンを形成できる。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てキャップ膜３０の上にレジスト膜が形成された半導体基板２１に対し、露出したキャップ膜３０とその下層に位置するＷ膜２９とポリシリコン膜２８とＩＰＤ絶縁膜２７とポリシリコン膜２３を異方性エッチング法により除去することで、半導体基板２１の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。言い換えれば、ゲート領域にキャップ膜３０とＷ膜２９とポリシリコン膜２８とＩＰＤ絶縁膜２７とポリシリコン膜２３とが残る（存在する）ように、エッチングにより、キャップ膜３０とＷ膜２９とポリシリコン膜２８とＩＰＤ絶縁膜２７とポリシリコン膜２３とを貫通する開口部１５０を形成する。
これにより、開口部１５０を介して素子分離（ＳＴＩ：Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ構造）領域の長手方向（第１の方向）に並ぶＷ膜２９とポリシリコン膜２８とＩＰＤ絶縁膜２７とポリシリコン膜２３との積層膜の１つずつがＮＡＮＤ型フラッシュメモリ装置の各セルのゲート構造１０部分となる。一方、コントロールゲート（ＣＧ）（ワード線）の長手方向（第２の方向）に並ぶゲート構造１０間で、ポリシリコン膜２８とＷ膜２９との積層膜からなるコントロールゲートが共有され、ＮＡＮＤ型フラッシュメモリ装置のワード線として機能する。また、素子分離（ＳＴＩ構造）領域の長手方向に並ぶ複数のゲート構造１０部分の端には、セレクトゲート構造１２が形成される。以上のようにして、まずは、図１のゲート構造形成工程（Ｓ１０２）を実施する。
【００２５】
第１の実施形態における半導体装置の製造方法の工程断面図が図６に示されている。図６では、図１のイオン注入工程（Ｓ１０４）からエッチング工程（Ｓ１１２）までを示している。それ以降の工程は後述する。なお、図６は、コントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に沿った方向（図３及び図５と同様のＡ矢視）の断面を示している。以降、コントロールゲート（ＣＧ）（ワード線）の長手方向に沿った方向（Ｂ矢視）の断面については図示を省略する。
【００２６】
図６（ａ）において、まず、イオン注入工程（Ｓ１０４）として、ｎ型不純物をイオン注入して、ゲート構造１０及びセレクトゲート構造１２部分の両側の領域であって、ｐ型の半導体基板２１表面にｎ型半導体領域３１を形成する。かかるｎ型半導体領域３１は、ソース・ドレイン領域（Ｓ・Ｄ）として機能する。また、ｎ型半導体領域３１に挟まれたｐ型半導体領域は、上部にゲート領域（Ｇ）が形成されるチャネル領域として機能する。よって、開口部１５０の底面の絶縁膜２２が露出した領域が、ソース部分或いはドレイン部分となる。ここでは、隣り合うセルの一方のソース部分と他方のドレイン部分とを共有した複数のセル（ゲート構造１０）が並ぶＮＡＮＤストリング構造が形成される。
【００２７】
続いて、犠牲膜塗布工程（Ｓ１０６）として、塗布法を用いて、開口部１５０内およびゲート構造１０とセレクトゲート構造１２上に、例えば、キュア後４５０ｎｍとなる膜厚で犠牲膜５０を塗布する。犠牲膜５０として、例えば、カーボン（Ｃ）膜が好適である。そして、キュア工程（Ｓ１０８）として、塗布膜である犠牲膜５０を例えば２００℃での熱処理にてキュアする。
【００２８】
図６（ｂ）において、研磨工程（Ｓ１１０）として、ゲート構造１０間の開口部１５０からはみ出た犠牲膜５０をＣＭＰ法により研磨除去する。
【００２９】
図６（ｃ）において、エッチング工程（Ｓ１１２）として、エッチバック処理により、隣り合う両ゲート構造１０におけるフローティングゲート部となるポリシリコン膜２３の上面よりも下側（半導体基板側）の位置になるまで犠牲膜５０を除去する。以上のようにして、半導体基板２１上に形成されたゲート構造１０間の途中の高さ位置まで犠牲膜５０を形成する。
【００３０】
ここで、形成粘性の低い塗布型カーボン膜を用いた場合には、犠牲膜塗布工程（Ｓ１０６）の際に、隣り合う両ゲート構造１０におけるフローティングゲート部となるポリシリコン膜２３の上面よりも下側の位置まで塗布するようにしてもよい。これにより、研磨工程（Ｓ１１０）とエッチング工程（Ｓ１１２）とを省略できる。
【００３１】
第１の実施形態における半導体装置の製造方法の工程断面図が図７に示されている。図７では、図１の架橋膜形成工程（Ｓ１１４）から犠牲膜除去工程（Ｓ１２８）までを示している。なお、図７は、コントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に沿った方向（図３及び図５と同様のＡ矢視）の断面を示している。
【００３２】
図７（ａ）において、架橋膜形成工程（Ｓ１１４）として、犠牲膜５０およびゲート構造１０とセレクトゲート構造１２上に架橋膜３３（第１の絶縁膜）を例えば１０ｎｍの膜厚で形成する。架橋膜３３として、シリコン酸化膜（ＳｉＯ２膜）が好適である。形成方法は、ステップカバレッジの良好な堆積特性を持つＬＰＣＶＤなどの形成方法を用いることができる。これにより、架橋膜３３により隣り合うゲート構造１０間を架橋できる。
【００３３】
図７（ｂ）において、絶縁膜形成工程（Ｓ１２４）として、架橋膜３３上における隣り合うゲート構造１０間に空洞３６を残すように、架橋膜３３の形成されたゲート構造１０とセレクトゲート構造１２上に絶縁膜３５（第２の絶縁膜）を形成する。絶縁膜３５として、ＳｉＯ２膜が好適である。形成方法は、ステップカバレッジの悪いプラズマＣＶＤ等の堆積方法を用いることができる。換言すれば、絶縁膜３５は、隣り合うゲート構造１０間における架橋膜３３上の空洞３６を覆うように形成される。
【００３４】
そして、開口部形成工程（Ｓ１２６）として、ゲート構造１０及びセレクトゲート構造１２が配置される実効領域以外の領域に開口部を形成する。
【００３５】
第１の実施形態における開口部の開口位置を説明するための上面図が図８に示されている。図８において、メモリセルが並ぶ実効領域におけるコントロールゲート（ＣＧ）（ワード線）の長手方向の先に位置するダミー領域に開口部１５２が形成される。この開口部１５２は、例えば、セル動作領域（セルアレイが配置される実効領域）以外で、かつ、セルアレイを網羅した引き出し領域となっているダミー領域に形成すると好適である。ダミー領域は、引き出し電極から、概ね１μm程度の距離に配置されている場合が一般的である。開口部１５２の開口の深さは、少なくとも、ＩＰＤ絶縁膜２７よりも深部にあり、犠牲膜５０に到達する位置まで架橋膜３３および絶縁膜３５をエッチング除去する。開口部１５２は、ゲート構造１０間毎に形成してもよいし、図８に示すように、各ゲート構造１０間にそれぞれ形成された複数の犠牲膜５０に接触できるようにコントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に長く開口しても好適である。
【００３６】
そして、犠牲膜除去工程（Ｓ１２８）として、開口部を通じて、ゲート構造１０間に形成された犠牲膜５０を除去する。まずは、アッシングにより犠牲膜５０を灰化して、その後、ウェット洗浄すればよい。かかる工程により、各ゲート構造１０間における架橋膜３３の下側（半導体基板側）に空洞３８を形成できる。
【００３７】
ここで、開口部形成工程（Ｓ１２６）及び犠牲膜除去工程（Ｓ１２８）は、架橋膜３３形成後であれば、絶縁膜形成工程（Ｓ１２４）の前に実施しても構わない。
【００３８】
その後、セレクトゲート構造１２のゲート構造１０側とは反対側の半導体基板２１表面に、さらに、砒素や燐などの高濃度のｎ型不純物をイオン注入して、ｎ＋型半導体領域３４を形成する。
【００３９】
以上のように第１の実施形態によれば、架橋膜３３によって、複数のゲート構造１０のうち、隣り合うゲート構造１０間の位置において、上下にそれぞれ空洞３６，３８を形成するように隣り合うゲート構造１０間が架橋される。
【００４０】
第１の実施形態の架橋膜の有無によるゲート構造の機械的強度を比較した概念図が図９に示されている。第１の実施形態の架橋膜３３を配置せずに、ゲート構造１０間が１つの空洞４０で形成された場合、ゲート構造１０上に絶縁膜４２，４４を形成し、例えば、化学機械研磨（ＣＭＰ）等で表面を研磨した場合に、図９（ａ）に示すように、ゲート構造１０が倒れ、絶縁膜４２，４４にクラックが発生してしまう場合がある。また、図９（ｂ）に示すように、ゲート構造１０自体が倒壊してしまう場合がある。これに対して、第１の実施形態の架橋膜３３を配置したことで、ゲート構造１０及びセレクトゲート構造１２の機械的強度を向上させることができる。その結果、例えば、ＣＭＰ等で表面を研磨した場合でも、絶縁膜３５のクラック発生や、ゲート構造１０自体の倒壊を抑制できる。
【００４１】
ここで、第１の実施形態では、架橋膜３３の底面が、架橋する隣り合う両ゲート構造１０におけるフローティングゲート部となるポリシリコン膜２３の上面よりも下側の位置になるように形成されると好適である。かかる位置に形成することでフローティングゲート部の倒れ或いは倒壊を抑制できる。より好ましくは、架橋膜３３の上面がＩＰＤ絶縁膜２７の底面よりも上側（ＣＧ側）に形成するとさらに好適である。これにより、ＩＰＤ絶縁膜２７の剥がれも同時に防止できる。さらに、架橋膜３３の上面がＩＰＤ絶縁膜２７の上面よりも下側（ＦＧ側）に形成するとさらに好適である。これにより、ＣＧ間の干渉を同時に防止できる。
【００４２】
また、図８に示したように、コントロールゲート（ＣＧ）（ワード線）の長手方向に沿って略同じ高さ位置で犠牲膜５０が延在形成される。よって、犠牲膜５０上に形成される架橋膜３３も、コントロールゲート（ＣＧ）（ワード線）の長手方向に沿って略同じ高さ位置で延在形成される。言い換えれば、架橋膜３３は、コントロールゲートの長手方向に並ぶゲート構造１０に沿って、好適な高さ位置で連続的に形成することができる。
【００４３】
（第２の実施形態）
第１の実施形態では、架橋膜３３として、ＬＰＣＶＤ膜を形成したが、これに限るものではない。第２の実施形態では、その他の架橋膜を形成する場合について説明する。
【００４４】
図１０は、第２の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図１０において、架橋膜形成工程（Ｓ１１４）と絶縁膜形成工程（Ｓ１２４）の代わりに、架橋膜塗布工程（Ｓ１１６）とキュア工程（Ｓ１１８）を追加した点と、犠牲膜除去工程（Ｓ１２８）の後に、キュア工程（Ｓ１３０）と、研磨工程（Ｓ１３２）と、エッチング工程（Ｓ１３４）と、絶縁膜形成工程（Ｓ１３６）とを追加する点と、以外は、図１と同様である。また、以下、特に説明しない点の内容は、第１の実施形態と同様である。ゲート構造形成工程（Ｓ１０２）からエッチング工程（Ｓ１１２）までの各工程は第１の実施形態と同様である。
【００４５】
第２の実施形態における半導体装置の製造方法の工程断面図が図１１に示されている。図１１では、図１０の架橋膜塗布工程（Ｓ１１６）から研磨工程（Ｓ１３２）までを示している。それ以降の工程は後述する。なお、図１１は、コントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に沿った方向（図３及び図５と同様のＡ矢視）の断面を示している。
【００４６】
図１１（ａ）において、架橋膜塗布工程（Ｓ１１６）として、塗布法を用いて、ゲート構造１０間の開口部内の犠牲膜５０上、ゲート構造１０上及びセレクトゲート構造１２上に、例えば、キュア後４５０ｎｍとなる膜厚で架橋膜５２を塗布する。架橋膜５２として、例えば、ＰＳＺ（過水素化シラザン重合体：ポリシラザン）膜が好適である。そして、キュア工程（Ｓ１１８）として、塗布膜である架橋膜５２を例えば１５０℃で２分間の熱処理にてキュアする。例えば、２００〜２５０℃程度のスチーム酸化処理を行う。
【００４７】
図１１（ｂ）において、まず、開口部形成工程（Ｓ１２６）として、ゲート構造１０及びセレクトゲート構造１２が配置される実効領域以外の領域に開口部を形成する。開口部形成工程（Ｓ１２６）の内容は第１の実施形態と同様で構わない。
【００４８】
そして、犠牲膜除去工程（Ｓ１２８）として、開口部を通じて、ゲート構造１０間に形成された犠牲膜５０を除去する。犠牲膜除去工程（Ｓ１２８）の内容は第１の実施形態と同様で構わない。かかる工程により、架橋膜５２の下側（半導体基板側）に空洞３８を形成できる。架橋膜５２となるＰＳＺ膜はスチーム酸化により溶媒含有の不純物（例えばカーボン等）が脱離しているため、ウェット洗浄時において洗浄液に溶解しないようにできる。
【００４９】
そして、キュア工程（Ｓ１３０）として、架橋膜５２に対しさらに例えば５５０℃程度のスチーム酸化処理を行う。これにより、窒素（Ｎ）や炭素（Ｃ）等の含有不純物がほとんど抜け、絶縁性の良好なＰＳＺ膜が得られる。なお、５５０℃程度のスチーム酸化処理の後に、例えば、窒素雰囲気下において８５０℃で３０分程度の緻密化処理を行っても好適である。これにより、架橋膜５２としての機械的強度（耐性）をさらに向上させることができる。
【００５０】
図１１（ｃ）において、研磨工程（Ｓ１３２）として、ゲート構造１０間の開口部からはみ出た架橋膜５２をＣＭＰ法により研磨除去する。
【００５１】
第２の実施形態における半導体装置の製造方法の工程断面図が図１２に示されている。図１２では、図１０のエッチング工程（Ｓ１３４）から絶縁膜形成工程（Ｓ１３６）までを示している。なお、図１２は、コントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に沿った方向（図３及び図５と同様のＡ矢視）の断面を示している。
【００５２】
図１２（ａ）において、エッチング工程（Ｓ１３４）として、エッチバック処理により、隣り合うゲート構造１０間において、架橋膜５２が例えば１０ｎｍの膜厚になるまで架橋膜５２を除去する。
【００５３】
図１２（ｂ）において、絶縁膜形成工程（Ｓ１３６）として、架橋膜５２上における隣り合うゲート構造１０間に空洞３６を残すように、架橋膜５２の形成されたゲート構造１０とセレクトゲート構造１２上に絶縁膜３５（第２の絶縁膜）を形成する。絶縁膜３５として、ＳｉＯ２膜が好適である。形成方法は、ステップカバレッジの悪いプラズマＣＶＤ等の堆積方法を用いることができる。換言すれば、絶縁膜３５は、隣り合うゲート構造１０間における架橋膜５２上の空洞３６を覆うように形成される。
【００５４】
以上により、架橋膜５２によって、複数のゲート構造１０のうち、隣り合うゲート構造１０間の位置において、上下にそれぞれ空洞３６，３８を形成するように隣り合うゲート構造１０間が架橋される。ここでは、コントロールゲートの長手方向と直交する方向から見れば、隣り合うゲート構造１０間毎に、それぞれ架橋膜５２が形成される。また、架橋膜５２の高さ位置は、第１の実施形態と同様に形成されると好適である。
【００５５】
（第３の実施形態）
第１の実施形態では、１層の架橋膜３３でゲート構造１０を支える場合について説明し、第２の実施形態では、１層の架橋膜５２でゲート構造１０を支える場合について説明したが、これに限るものではない。第３の実施形態では、積層された架橋膜を形成する場合について説明する。
【００５６】
図１３は、第３の実施形態における半導体装置の製造方法の要部工程を示すフローチャート図である。図１３において、架橋膜塗布工程（Ｓ１１６）の代わりに、架橋膜（１）形成工程（Ｓ１１５）と架橋膜（２）塗布工程（Ｓ１１７）とを追加した点以外は、図１０と同様である。また、以下、特に説明しない点の内容は、第２の実施形態と同様である。ゲート構造形成工程（Ｓ１０２）からエッチング工程（Ｓ１１２）までの各工程は第１の実施形態と同様である。また、架橋膜（１）形成工程（Ｓ１１５）は、第１の実施形態における架橋膜形成工程（Ｓ１１４）と同様である。言い換えれば、架橋膜３３が積層膜の１層目にあたる架橋膜（１）となる。
【００５７】
第３の実施形態における半導体装置の製造方法の工程断面図が図１４に示されている。図１４では、図１３の架橋膜（２）塗布工程（Ｓ１１７）から研磨工程（Ｓ１３２）までを示している。それ以降の工程は後述する。なお、図１４は、コントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に沿った方向（図３及び図５と同様のＡ矢視）の断面を示している。
【００５８】
図１４（ａ）において、架橋膜（２）塗布工程（Ｓ１１７）として、塗布法を用いて、ゲート構造１０間の開口部内の架橋膜３３上、ゲート構造１０上及びセレクトゲート構造１２上に、例えば、キュア後４５０ｎｍとなる膜厚で架橋膜５２を塗布し、キュア工程（Ｓ１１８）として、例えばスチーム酸化処理を行いキュアする。その他の内容は、第２の実施形態と同様である。
【００５９】
図１４（ｂ）において、まず、開口部形成工程（Ｓ１２６）として、ゲート構造１０及びセレクトゲート構造１２が配置される実効領域以外の領域に開口部を形成する。開口部形成工程（Ｓ１２６）の内容は第１の実施形態と同様で構わない。
【００６０】
そして、犠牲膜除去工程（Ｓ１２８）として、開口部を通じて、ゲート構造１０間に形成された犠牲膜５０を除去する。犠牲膜除去工程（Ｓ１２８）の内容は第１の実施形態と同様で構わない。かかる工程により、架橋膜３３及び架橋膜５２の積層膜の下側（半導体基板側）に空洞３８を形成できる。そして、第２の実施形態と同様に、キュア工程（Ｓ１３０）を行う。
【００６１】
図１４（ｃ）において、研磨工程（Ｓ１３２）として、ゲート構造１０間の開口部からはみ出た架橋膜５２をＣＭＰ法により研磨除去する。
【００６２】
第３の実施形態における半導体装置の製造方法の工程断面図が図１５に示されている。図１５では、図１３のエッチング工程（Ｓ１３４）から絶縁膜形成工程（Ｓ１３６）までを示している。なお、図１５は、コントロールゲート（ＣＧ）（ワード線）の長手方向と直交する方向に沿った方向（図３及び図５と同様のＡ矢視）の断面を示している。
【００６３】
図１５（ａ）において、エッチング工程（Ｓ１３４）として、エッチバック処理により、隣り合うゲート構造１０間において、架橋膜５２が例えば１０ｎｍの膜厚になるまで架橋膜５２を除去する。これにより、隣り合うゲート構造１０間において架橋膜３３及び架橋膜５２による２層の積層膜が形成される。
【００６４】
図１５（ｂ）において、絶縁膜形成工程（Ｓ１３６）として、架橋膜５２上における隣り合うゲート構造１０間に空洞３６を残すように、架橋膜３３、５２の形成されたゲート構造１０とセレクトゲート構造１２上に絶縁膜３５（第２の絶縁膜）を形成する。換言すれば、絶縁膜３５は、隣り合うゲート構造１０間における架橋膜３３及び架橋膜５２上の空洞３６を覆うように形成される。
【００６５】
以上により、架橋膜３３及び架橋膜５２による２層の積層膜によって、複数のゲート構造１０のうち、隣り合うゲート構造１０間の位置において、上下にそれぞれ空洞３６，３８を形成するように隣り合うゲート構造１０間が架橋される。また、架橋膜３３及び架橋膜５２による２層の積層膜の高さ位置は、第１の実施形態と同様に形成されると好適である。架橋膜３３、５２を積層膜にすることで、さらに、架橋膜３３、５２の機械的強度を向上できる。なお、架橋膜３３及び架橋膜５２の積層順序は逆であっても構わない。
【００６６】
以上、具体例を参照しつつ実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。上述した例では、１つの架橋膜（或いは積層膜）により上下にそれぞれ空洞を形成するように構成したが、これに限るものではない。架橋膜を高さが異なる位置において隣り合うゲート構造をそれぞれ架橋するように複数段形成しても好適である。
【００６７】
また、各膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００６８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。
【００６９】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。
【符号の説明】
【００７０】
１０  ゲート構造、１２  セレクトゲート構造、２１  半導体基板、２３  ポリシリコン膜、２７  絶縁膜、２８  ポリシリコン膜、２９  Ｗ膜、３３，５２  架橋膜、３５  絶縁膜、３６，３８  空洞、１５０，１５２  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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