(57)【特許請求の範囲】
【請求項１】
プラグインカード収容装置であって、
受信した入力データを格納するメモリと、前記メモリに電気的に接続可能に設けられ、前記メモリから出力された前記入力データのエラーを訂正するエラー訂正回路とを含む複数のプラグインカードと、
前記複数のプラグインカードが実装される装置本体と、
前記装置本体に実装された前記各プラグインカードに備えられる前記メモリのエラー率に基づいて前記複数のプラグインカードが実装された前記プラグインカード収容装置により形成されるシステムの信頼性指標値を算出し、算出した前記信頼性指標値が要求される信頼性の基準を満たす範囲でその基準値に近づくように前記複数のプラグインカードに含まれたエラー訂正回路の中からオフにするエラー訂正回路を決定するプロセッサと、
を有することを特徴とするプラグインカード収容装置。
【請求項２】
前記複数のプラグインカードの少なくとも一つは複数のメモリを備え、
前記複数のメモリを備えるプラグインカードの信頼性指標値は、前記複数のメモリの夫々のエラー率と、前記プラグインカード収容装置の設置環境パラメータに基づいて算出される
ことを特徴とする請求項１に記載のプラグインカード収容装置。
【請求項３】
前記プロセッサは、
前記エラー訂正回路で発生したエラーの発生情報を前記各プラグインカードから受信し、
受信した前記エラーの発生情報からエラー統計情報を生成し、
前記エラー統計情報に基づいて、前記各プラグインカードに含まれたエラー訂正回路を動作させるかどうかを決定する
ことを特徴とする請求項１に記載のプラグインカード収容装置。
【請求項４】
前記複数のプラグインカードの夫々は、
前記エラー訂正回路を前記メモリに電気的に接続する切替回路と、
前記電気的に接続することにより、前記メモリに格納すべき前記入力データが損なわれ
ないように、前記切替回路による非接続から接続への切替タイミングを調整する調整回路と、
をさらに含むことを特徴とする請求項１又は２に記載のプラグインカード収容装置。
【請求項５】
前記複数のプラグインカードは、ワーク用プラグインカードと保護用プラグインカードとを含み、
前記プロセッサは、前記保護用のプラグインカードのエラー訂正回路を前記メモリに対して非接続とする
ことを特徴とする請求項１から３のいずれか１項に記載のプラグインカード収容装置。
【請求項６】
前記信頼性指標値は、前記メモリのソフトエラー率に前記プラグインカード収容装置の設置位置に基づいて決定された係数を乗じた値に基づいて算出される
ことを特徴とする請求項１から５のいずれか１項に記載のプラグインカード収容装置。
【請求項７】
前記信頼性指標値は、前記複数のプラグインカードのハード故障率及び前記装置本体のハード故障率に基づいて算出される
ことを特徴とする請求項１から６のいずれか１項に記載のプラグインカード収容装置。
【請求項８】
プラグインカード収容装置に収容される複数のプラグインカードの制御方法において、
前記複数のプラグインカードの夫々に備えられるメモリのエラー率に基づいて前記複数のプラグインカードが実装された前記プラグインカード収容装置により形成されるシステムの信頼性指標値を算出し、
算出した前記信頼性指標値が要求される信頼性の基準を満たす範囲でその基準値に近づくように前記複数のプラグインカードの夫々に含まれたエラー訂正回路の中からオフにするエラー訂正回路を決定する
ことを特徴とするプラグインカードの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラグインカード収容装置に関する。
【背景技術】
【０００２】
通信装置や情報処理装置の分野では、或いは“シャーシ型”と呼ばれる装置構成を有する装置（以下、“シャーシ型装置”と称する）がある。シャーシ型装置は、複数のスロットを有する筐体（“シェルフ”と呼ばれることもある）と、複数のスロットに挿入される複数の“モジュール”、或いは“カード”と呼ばれる装置とを含む。
【０００３】
“モジュール”又は“カード”は、所定の機能を実現するための、半導体デバイスなどの電気・電子部品が搭載された装置（以下、“カード装置”と称する）である。複数のカード装置がスロットに挿入され、カード装置間が電気的に接続されることによって、シャーシ型装置は、各カード装置が有する機能を統合した目的の機能を発揮することができる。“シャーシ型”装置は、筐体にカード装置を挿入（接続）することで、カード装置が持つ機能を利用可能となる点で、“プラグイン方式”のプラグインカード収容装置とも呼ばれている。
【０００４】
例えば、シャーシ型の通信装置の一つであるシャーシ型スイッチは、筐体と、通信装置のインタフェース機能を有するカード装置（“インタフェースカード”或いは“インタフェースモジュール”と呼ばれる（以下、インタフェースカード（ＩＦカード）と表記））と、複数のインタフェースカード間を結び、各インタフェースカードで受信された信号を目的のインタフェースカードへ転送するスイッチング機能を司るカード装置（“スイッチカード”，“スイッチファブリック”と呼ばれる）と、スイッチカード及びインタフェースカードの動作制御を司るコントローラを含むカード装置（“制御カード”と称する）とを含む。
【０００５】
このような、シャーシ型スイッチでは、空きスロットにインタフェースカードを追加することで、シャーシ型スイッチの収容可能ポート数を増やすことができる。或いは、制御カードの交換によって、新たな制御方法に基づく新たな機能を追加することができる。
【０００６】
ところで、近年、半導体回路の微細化技術の進歩に伴いＦＰＧＡ（Field-Programmable
Gate Array） やＲＡＭ（Read Only Memory） 回路におけるSoft エラー（ソフトエラー）が問題視されつつある。ソフトエラーとは、ＬＳＩ（Large Scale Integration） 内部のＲＡＭやロジック回路が何らかの原因(例えば、宇宙線，α線)により誤動作する現象である。ソフトエラーは、回路の完全な故障ではなく、例えば電源のリセットによって、ソフトエラー状態を解消することができる。この点で、回路の完全な故障を示す「ハードエラー」と区別される。このようなソフトエラーの問題は、シャーシ型装置に搭載されるカード装置についても起こり得る。
【０００７】
本願に関連する先行技術として、データを送信する局側装置からの情報により、使わないＦＥＣ（誤り訂正符号）デコーダを停止することとして、受信側の消費電力を低減させる技術がある（例えば、特許文献１参照）。
【０００８】
また、面積の増加を抑えつつ、多数のメモリマクロに対して一括したエラー訂正符号（Error Correcting Code：ＥＣＣ）処理を施すことができるようにされた、ＥＣＣ機能を
搭載した集積回路装置がある（例えば、特許文献２参照）。
【０００９】
また、伝送回路の特性を、データ通信開始前の定型パターン信号の受信誤り率と受信信号レベルで測定し、測定結果を送信側にフィードバックすると共に、受信側の信号処理も設定し直すことで、最適な信号伝送処理を提供する技術がある（例えば、特許文献３参照）。
【００１０】
また、メモリとプロセッサと、自動誤り検出・訂正回路と、誤り検出の発生を監視し、その頻度と使用されるメモリ・デバイスに対するソフト・エラーの公知の頻度とを比較して、警報を発するべきかどうか及び警報の本質を決定ソフトウェアとを備え、複数ビットの記憶誤りの発生確率が所定の閾値よりも大きいと、オンラインメモリ監視システムが適宜の警報を発する技術がある（例えば、特許文献４参照）。
【００１１】
さらに、制御部が、切り替え元の光回線ユニットから受けた下り通信信号を受動的光ネットワークへ出力する通信回路から、切り替え先の光回線ユニットから受けた下り通信信号を受動的光ネットワークへ出力する通信経路に光スイッチが切り替えることを開始してから完了するまでの切り替え遷移期間中、光スイッチが複数の宅側装置から上り通信信号を受信しないように、光スイッチの切り替えタイミングおよび複数の宅側装置の送信タイミングを制御する技術がある（例えば、特許文献５参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−１５２７８号公報
【特許文献２】特開２００８−９０４１９号公報
【特許文献３】特開２００６−３３２９２０号公報
【特許文献４】特開平１０−５５３２０号公報
【特許文献５】特開２０１０−１４７８０１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
プラグインカード収容装置におけるソフトエラーの対処法として、例えばＥＣＣのようなエラー訂正符号を用いるエラー検出訂正 (error detection and correction：ＥＤＣ)
がある。ＥＤＣが採用されたプラグインカード収容装置に収容されているプラグインカードには、メモリから読み出されたデータのエラー検出訂正を行うエラー訂正回路がメモリ毎に備えられている。
【００１４】
ところが、プラグインカード収容装置の運用状態、すなわち、収容されているプラグインカードの数やプラグインカードに搭載されているメモリの種類、またはプラグインカード収容装置の設置環境などによっては、備えられている全てのエラー訂正回路を動作させなくても、ネットワーク装置として求められる信頼性や、ネットワークのサービスレベル（回線品質）を満足できる場合がある。
【００１５】
このように、動作させるべきエラー訂正回路が最適化されていない場合、上述の信頼性または回線品質が要求レベルに対してオーバースペックとなり、過剰な電力が消費されてしまう恐れがある。
【００１６】
本発明の一態様は、エラー訂正回路の動作に起因して発生する消費電力の低減を図ることが可能なプラグインカード収容装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一態様によれば、受信した入力データを格納するメモリと、前記メモリに電気的に接続可能に設けられ、前記メモリから出力された前記入力データのエラーを訂正する
エラー訂正回路とを含むプラグインカードと、前記プラグインカードが実装される装置本体と、前記装置本体に実装された前記プラグインカードに備えられる前記メモリのエラー率に基づいて前記プラグインカードの信頼性指標値を算出し、算出した前記信頼性指標値が基準値に近づくように、前記エラー訂正回路を動作させるかどうかを決定するプロセッサと、を有することを特徴とするプラグインカード収容装置が提供される。
【発明の効果】
【００１８】
本発明の一態様によれば、エラー訂正回路の動作に起因して発生する消費電力の低減を図ることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の一実施形態に係るシャーシ型装置（シャーシ型スイッチ）の構成を模式的に示す図である。
【図２】図２は、図１に示したシャーシ型装置の回路構成例を示す。
【図３】図３は、図２に示したシャーシ型装置に含まれるデータバッファの回路構成例を示す図である。
【図４】図４は、メモリに記憶されたカード情報の例を示す。
【図５】図５は、ＳＥＲデータベースのデータ構造例を示す。
【図６】図６は、装置構成データベースのデータ構造例を示す。
【図７】図７は、実施形態１の動作例を示すフローチャートである。
【図８】図８は、実施形態２の動作例を示すフローチャートである。
【図９】図９は、実施形態３におけるデータバッファの構成例を示す図である。
【図１０Ａ】図１０Ａは、ギャップ検出回路の作用説明図である。
【図１０Ｂ】図１０Ｂは、ギャップ検出回路の作用説明図である。
【図１０Ｃ】図１０Ｃは、ギャップ検出回路の作用説明図である。
【発明を実施するための形態】
【００２０】
以下、本発明の一実施形態を、図面を参照して説明する。実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。
【００２１】
[実施形態１]
＜構成＞
図１は、本発明の一実施形態に係るシャーシ型装置（プラグインカード収容装置）の構成を模式的に示す。図１には、シャーシ型装置の例示であるシャーシ型スイッチ１０が示されている。
【００２２】
シャーシ型スイッチ１０は、図示しない複数のスロット及びバックワイヤリングボード（ＢＷＢ）とが設けられた装置本体としての筐体１０Ａを有している。各スロットには、スロットに挿入されるカード装置（プラグインカード装置）とＢＷＢとを電気的に接続するコネクタが設けられている。ＢＷＢに接続された各カード装置は、ＢＷＢを介して他のカード装置と相互に且つ電気的に接続される。
【００２３】
カード装置は、インタフェースカード（ＩＦカード）１１と、スイッチファブリック（以下、スイッチカード）１２（１２Ａ，１２Ｂ）と、制御カード（制御カード）１３とを含むことができる。図１に示す例では、所定数（図１の例では２４）のＩＦカード１１（ＩＦ＃１〜ＩＦ＃２４）と、ワーク用回線（ワーキングライン）用のスイッチカード（スイッチファブリック）１２Ａと、プロテクト用回線（プロテクションライン）用のスイッチカード（スイッチファブリック）１２Ｂと、制御カードである主制御カード（Main Control）１３とが図示されている。なお、スイッチカード１２Ａ，１２Ｂを区別しない場合には、“スイッチカード１２”と表記する。
【００２４】
ＩＦカード１１（ＩＦ＃１〜ＩＦ＃２４）は、スイッチカード１２Ａ及び１２Ｂを介してメッシュ状に接続されている。ＩＦカード１１（ＩＦ＃１〜ＩＦ＃６，ＩＦ＃１３〜ＩＦ＃１８）は、ワーク用に使用され、ＩＦカード１１（ＩＦ＃７〜ＩＦ＃１２，ＩＦ＃１９〜ＩＦ＃２４）は、プロテクト用に使用される。
【００２５】
なお、図１の例では、最大２４個のＩＦカード１１を実装可能なシャーシ型スイッチ１０を示した。但し、シャーシ型スイッチ１０が有するスロット数、実装されるカード装置の種別数、実装されるカード装置の数は適宜変更可能である。
【００２６】
また、図１の例では、ワーキング側とプロテクション側との二系統を有するシャーシ型スイッチ１０を示した。但し、シャーシ型スイッチ１０が二系統を有することは必須の要件ではない。換言すれば、シャーシ型スイッチは、目的に応じた数の系統を有することができ、各系統に対応するスイッチカードを実装することができる。
【００２７】
図２は、図１に示したシャーシ型装置の回路構成例を模式的に示す。図２に示すように、シャーシ型装置（シャーシ型スイッチ１０）は、図１に示した複数のＩＦカード１１（ＩＦ＃１〜ＩＦ＃２４）と、スイッチカード１２Ａ，１２Ｂと、主制御カード１３とを含んでいる。但し、図２では、各ＩＦカード１１は、外部からの主信号をスイッチカード１２へ送る部分と、スイッチカード１２から入力される主信号を外部へ送る部分とを分離した状態で図示されている。
【００２８】
各スイッチカード１２Ａ，１２Ｂの左側に、主信号を受信するＩＦカード１１（ＩＦ＃１及びＩＦ＃２４のみを例示）を模式的に図示し、各スイッチカード１２Ａ，１２Ｂの右側には、各スイッチカード１２Ａ，１２Ｂから出力される主信号を受信するＩＦカード１１Ａを模式的に図示している。
【００２９】
すなわち、図２において、符号１１Ａで表される“ＩＦ＃１−２４”のブロックは、スイッチカード１２Ａ，１２Ｂの左側に一部を示したＩＦカード１１（ＩＦ＃１〜ＩＦ＃２４）の何れかに該当する。
【００３０】
図２において、ＩＦカード１１（ＩＦ＃１を例示）は、プラグインカード構造を有し、主信号を送受信するための通常の回線インタフェース部と、シャーシ型スイッチ１０内におけるカード装置間を電気的に接続するための装置内カード間接続部を備えている。
【００３１】
また、ＩＦカード１１は、データバッファ１５を有する受信機（レシーバ）１６と、データバッファ１７を有する送信機（トランスミッタ）１８とを含んでいる。レシーバ１６は、回線インタフェース部で受信される主信号が入力する。トランスミッタ１８は、レシーバ１６から出力される主信号をカード装置内の主信号を介して受信する。トランスミッタ１８から出力される主信号は、回線インタフェース部を介して出力される。レシーバ１６，トランスミッタ１８は、主信号のデータを一時的に蓄積するデータバッファ１５，１７を有している。
【００３２】
データバッファ１５，１７は、主信号のデータを一時蓄積するＲＡＭ回路と、ＲＡＭ回路に蓄積されたデータのソフトエラーを訂正するエラー訂正回路とを具備して、ソフトエラー発生時に誤ったデータを訂正し、正常なデータ処理を行う。
【００３３】
図３は、図２に示したデータバッファ１５，１７として適用可能なデータバッファ２１の回路構成例を示す図である。データバッファ２１は、主信号線上に配置されたセレクタ(SEL)２２と、データを蓄積するためのＲＡＭ（Random Access Memory）２３と、セレク
タ(SEL)２４とを備えている。
【００３４】
また、データバッファ２１は、エラー訂正回路として、例えば、誤り訂正符号（Error Correction Code：ＥＣＣ）データ生成回路２５と、ＥＣＣ格納ＲＡＭ２６と、誤り検出
訂正（Error Detection and Correction：ＥＤＣ）回路２７とを備えている。セレクタ２２，２４は、エラー訂正回路とＲＡＭ２３とを接続状態と非接続状態との間で切り替えるための切替回路として使用される。
【００３５】
セレクタ２２，ＥＣＣデータ生成回路２５には、主信号線からの主信号（入力データ）が入力される。ＥＣＣデータ生成回路２５は、入力データに基づくＥＣＣを生成する。
【００３６】
セレクタ２２は、主信号線からの入力データと、ＥＣＣデータ生成回路２５を経て出力される入力データとのいずれか一方をＲＡＭ２３へ向けて出力する。ＲＡＭ２３は、セレクタ２２から出力される入力データを格納する。
【００３７】
ＥＣＣデータ格納ＲＡＭ２６は、ＥＣＣデータ生成回路２５から出力されるＥＣＣを格納する。ＲＡＭ２３から読み出される入力データは、セレクタ２４及びＥＤＣ回路２７に入力される。また、ＥＣＣデータ格納ＲＡＭ２６から読み出されたＥＣＣは、ＥＤＣ回路２７に入力される。
【００３８】
ＥＤＣ回路２７は、ＲＡＭ２３から入力される入力データと、ＥＣＣデータ格納ＲＡＭ２６から入力されるＥＣＣとを用いて、ＲＡＭ２３からの入力データの誤り検出訂正（ＥＤＣ）処理（入力データのチェック及び誤り訂正）を行う。ＥＣＣを用いることで、ＲＡＭ２３から読み出されるデータの誤りをチェックすることができ、１ビットの誤りであれば訂正が可能である。ソフトエラーによって生じた入力データの誤りは、このＥＤＣ処理によって訂正される。ＥＤＣ処理が施された入力データ（“訂正データ”と称する）は、セレクタ２４へ出力される。セレクタ２４は、ＲＡＭ２３から読み出された入力データと、ＥＤＣ回路２７から出力された訂正データとの一方を、出力データとして出力することができる。
【００３９】
上記した構成によれば、ＥＤＣが実行されない場合には、セレクタ２２が入力データを選択する一方でセレクタ２４がＲＡＭ２３からの入力データを選択する。これによって、ＥＤＣが実施されていない出力データがデータバッファ２１から出力される。これに対し、ＥＤＣが実行される場合には、セレクタ２２がＥＣＣデータ生成回路２５を経た入力データを選択する一方で、セレクタ２４が訂正データを選択する。これによって、ＥＤＣの実施によってソフトエラーが訂正された出力データがデータバッファ２１から出力される。
【００４０】
セレクタ２２，２４の切り替え制御は、図２に示すローカルＣＰＵ（local Central Processing Unit）１９から入力されるセレクタ制御情報（セレクタ制御信号）に従って行
われる。ＥＤＣ（エラー訂正処理）が実施されない場合には、セレクタ２２，２４が入力データを選択するためのセレクタ制御信号（制御信号１と称する）が入力される。制御信号１がセレクタ２２，２４に供給されることによって、セレクタ２２，２４は、入力データを選択する切り替え動作を行う。一方、ＥＤＣを実施するためのセレクタ制御信号（制御信号２と称する）が入力された場合には、制御信号２はセレクタ２２，２４に供給される。制御信号２がセレクタ２２，２４に供給されることによって、セレクタ２２はＥＣＣデータ生成回路から出力される入力データ、セレクタ２４はＥＤＣ回路２７から出力される訂正データをそれぞれ選択する切り替え動作を行う。
【００４１】
上記した制御信号１及び制御信号２は、ＥＤＣ処理に係るＥＣＣデータ生成回路２５，
ＥＣＣデータ格納ＲＡＭ２６，ＥＤＣ回路２７（エラー訂正回路）に対する電源のオン／オフ信号として機能する。すなわち、制御信号１の入力によって、エラー訂正回路に対する電源供給がオフになり、制御信号２の入力によってエラー訂正回路に対する電源供給がオンになる。このような、エラー訂正回路に対する電源オン／オフ制御で、消費電力の浪費が抑えられる。
【００４２】
また、図２に示すように、ＩＦカード１１（ＩＦ＃１）は、各データバッファ１５，１７を制御するコントローラであるローカルＣＰＵ１９と、メモリ（ストレージ：記憶装置）２０とを備えている。
【００４３】
メモリ２０は、カード装置のタイプや、カード装置の使用デバイスなどPhysical Inventory情報（カード情報）を記憶した不揮発性記録媒体である。図４は、メモリ２０に記憶されたカード情報の例を示す。カード情報は、ローカルＣＰＵ１９によって読み出される。
【００４４】
ＩＦカード１１（ＩＦ＃２〜ＩＦ＃２４）は、ＩＦカード１１（ＩＦ＃１）が有する構成要素（図３参照）と基本的に同じ構成要素を含んでいる。このため、ＩＦカード１１（ＩＦ＃２〜ＩＦ＃２４）の内部構成についての説明は省略する。なお、ＩＦカード１１間において、データバッファ１５，１７に含まれるＲＡＭ２３の構造，形状，容量が同一であることは要求されない。また、各ＩＦカード１１は、スイッチカード１２Ａ又は１２Ｂから受信される主信号を処理するためのレシーバ及びトランスミッタ（夫々データバッファを含む）を備えているが、図示は省略する。
【００４５】
図２に示すように、スイッチカード１２Ａは、各ＩＦカード１１（ＩＦ＃１〜ＩＦ＃２４）からの出力信号（主信号）を受信するための複数のレシーバ３１と、レシーバ３１から出力される主信号を受信する複数のトランスミッタ３２とを備えている。レシーバ３１及びトランスミッタ３２は、ＩＦカード１１が有するレシーバ１６及びトランスミッタ１８と同様の構成を有することができる。各レシーバ３１及びトランスミッタ３２が有するデータバッファ３３，３４は、図３に示したデータバッファ２１が有する構成と同様の構成を有する。以下、データバッファ１５，１７，３３，３４を区別しない場合には、“データバッファ２１”の表記を用いる。
【００４６】
スイッチカード１２Ａは、さらに、各レシーバ３１及び各トランスミッタ３２の動作を制御するローカルＣＰＵ３５と、Physical  Inventory (カード情報)を記憶したメモリ（ストレージ：記憶装置）３６とを備えている。ローカルＣＰＵ３５は、制御線を通じて各レシーバ３１及び各トランスミッタ３２と接続されており、各ＩＦカード１１から入力される主信号（入力データ）に対するクロスコネクト処理を制御する。また、ローカルＣＰＵ３５は、メモリ３６に格納されたカード情報の読み出しを行う。メモリ３６は、メモリ２０と同様に、スイッチカード１２Ａのタイプ情報及び搭載デバイスを示すデバイス情報を含むカード情報（図４）を保持している。スイッチカード１２Ｂは、スイッチカード１２Ａと同様の構成を有する。
【００４７】
主制御カード１３は、各ＩＦカード１１のローカルＣＰＵ１９及び各スイッチカード１２のローカルＣＰＵ３５と通信可能であり、且つ各ローカルＣＰＵ１９，３５に対して各種の指示を送るローカルＣＰＵ４３を備える。
【００４８】
また、主制御カード１３は、ローカルＣＰＵ４３にて制御可能な、装置のカード実装情報や、カード間接続構成情報等、装置を構成する上で必要な接続情報を持つ装置構成データベース４２と、各カード装置のＳＥＲ値の計算に必要な情報を格納するＳＥＲデータベース４１とを備える。各データベース４１，４２は、ハードディスク，フラッシュメモリ
のような不揮発性記録媒体上に作成される。ローカルＣＰＵ４３は、ＳＥＲデータベース４１に蓄積された情報を元に、ＳＥＲ値を計算する。
【００４９】
また、主制御カード１３は、シャーシ型スイッチ１０の外部からオペレータ（保守者等）が情報を入力可能な外部端末５０（例えば、パーソナルコンピュータ（ＰＣ））と接続される。外部端末５０から入力される情報は主制御カード１３にて管理される。例えば、入力情報の少なくとも一部は、上記したデータベース４１，４２にて保持される。
【００５０】
上述したように、ＩＦカード１１及びスイッチカード１２は、ＲＡＭ回路（ＲＡＭ２３）を含むデータバッファ２１を有し、ソフトエラーを訂正するためのエラー訂正回路をさらに備え、ソフトエラーによって誤ったデータを訂正することが可能である。
【００５１】
しかし、ＥＣＣのようなエラー訂正符号を用いることについては、以下のような問題がある。
（１）エラー訂正回路の追加による消費電力の増大
（２）データスルーレートに上限がある場合に、エラー訂正符号の付与による実データのスルーレート（伝送レート）の低下
（３）エラー訂正処理に起因するレイテンシー（遅延）の増加
このため、エラー訂正回路の実装は最小限に抑えられるのが好ましい。また、実施形態におけるシャーシ型スイッチのようなネットワーク装置においては、ネットワーク装置としての信頼性や、ネットワークサービスレベル（回線品質）を満足することも要求される。したがって、要求されるサービスレベルを確保可能なソフトエラー対策機構をシャーシ型装置が具備することが要求される。
【００５２】
さらに、ＳＥＲは、下記のような事情（変動要素）によって変動する。
＜１＞ＳＥＲはメモリ（ＲＡＭ）の形状に依存する。特に、エラー訂正対策後の複数ビット同時エラー（Multi-bit Error）の確率は、メモリ形状に大きく依存する。
＜２＞プラグインカード方式のシステム（シャーシ型装置）においては、実装されるカードタイプはシステム毎に異なり、その組合せの違いによって、装置全体のＳＥＲも異なる。
＜３＞ＳＥＲは、実際のシャーシ型装置の設置環境パラメータ（緯度・経度・高度・建物の遮蔽・宇宙中性子線の飛散量）によって左右される。
＜４＞運用中のＳＥＲ値は、実際に動作している回路の容量によって決まる。
【００５３】
従って、ソフトエラー対策機構（エラー訂正回路）の動作が、ネットワークシステム（シャーシ型装置）の運用状態により最適化されることが好ましい。最適化の実施によって、過剰なソフトエラー対策機構の動作が抑えられ、消費電力の低下を図ることができる。
【００５４】
ＳＥＲデータベース４１及び装置構成データベース４２は、エラー訂正回路の動作を最適化するための情報を格納し、ローカルＣＰＵ４３は、各データベース４１及び４２に価格納された情報に基づいて各カード装置のデータバッファ２１中のエラー訂正回路の動作（電源）のオン／オフを制御する。これによって、シャーシ型装置（シャーシ型スイッチ１０）全体において、最適化されたソフトエラー対策（エラー訂正処理）が実施される一方で、消費電力の増大を抑えることができる。以下、ＳＥＲデータベース４１及び装置構成データベース４２のデータ構造例、及びローカルＣＰＵ４３の処理について説明する。
【００５５】
図５は、ＳＥＲデータベース４１のデータ構造例を示す。図５において、ＳＥＲデータベース４１は、シャーシ型装置（シャーシ型スイッチ１０）全体（装置）のＳＥＲテーブル４１Ａと、カードタイプ毎のＳＥＲテーブル４１Ｂとを備えている。
【００５６】
ＳＥＲテーブル４１Ａは、装置のハードウェアの故障率，装置の設置位置（緯度／高度）に対する係数（緯度／高度係数），遮蔽物（コンクリートの厚さに対する係数（遮蔽物係数）を格納する。
【００５７】
カードタイプ毎のＳＥＲテーブル４１Ｂには、各カード装置のタイプに応じたハードウェア故障率を保持する。また、ＳＥＲテーブル４１Ｂは、カード装置間で共通なローカルＣＰＵ用ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)，及びカード装置に搭載された各デバイスに対する、メモリタイプ，メモリ容量，ＥＣＣの有無，ＳＥＲ値（ＥＣＣ有），ＳＥＲ値（ＥＣＣ無），エラー発生統計，ＥＣＣのオン／オフに関する情報を格納することができる。
【００５８】
なお、図５のＳＥＲテーブル４１Ｂに示すように、カード装置のローカルＣＰＵ（１９，３５）用のＳＤＲＡＭ（メインメモリ：図示せず）に対しても、図３を用いて説明したようなエラー訂正回路を適用することができる。すなわち、カード装置が複数のメモリ（ＲＡＭ）を有する場合には、ＲＡＭ毎にエラー訂正回路を設けることができる。換言すれば、カード装置は、１以上のエラー訂正回路を有することができる。
【００５９】
各ＳＥＲテーブル４１Ｂの作成に際して、主制御カード１３のローカルＣＰＵ４３は、各ＩＦカード１１及び各スイッチカード１２のローカルＣＰＵ１９，３５に対してカード情報の供給指示を送信する。各ローカルＣＰＵ１９，３５は、供給指示に応じて、メモリ２０，３６からカード情報を読み出してローカルＣＰＵ４３に送信する。ローカルＣＰＵ４３は、各カード装置から受信されるカード情報に応じたＳＥＲテーブル４２をＳＥＲデータベース４１に作成する。
【００６０】
図５に示したような情報をＳＥＲデータベース４１が保持する場合には、例えば、タイプ１のカード装置に対するソフトエラー発生率，カード故障率，平均故障時間[年]は、ローカルＣＰＵ４３によって以下のような式１〜式３に基づき計算される。
【００６１】
（式１）ソフトエラー発生率（ＳＥＲ）＝（メモリ容量*ＳＥＲ値）*（緯度／高度係数）*遮蔽物係数  ＝((512*10)+(256*12)+(10*100)+(10*110))*1.02*0.32=3000[fit]
（式２）カード故障率＝ハードウェア故障率＋ソフトエラー発生率
＝(300+2000)+3000＝5300[fit]
（式３）平均故障時間[年]＝（1000000000/故障率）/24/365
＝(1000000000/5300)/24/365＝21[年]
ここで、シャーシ型スイッチ１０で予め定めた、シャーシ型スイッチ１０が適正なネットワークサービスを提供するために要求される基準値（要求値）が、例えば“１５年”であれば、シャーシ型スイッチ１０のどこかのエラー訂正回路をオフにすることができる。
【００６２】
上記計算例では、平均故障時間を基準値と比較することで、エラー訂正回路のオン／オフ条件が決定される例について説明した。これに代えて、ソフトエラー発生率（ＳＥＲ）や、カード故障率を基準値と比較すべき値として用いて、エラー訂正回路のオン／オフ条件を決定することができる。
【００６３】
上述した、ＳＥＲ，カード故障率，平均故障時間は、シャーシ型スイッチ１０が形成するスイッチとしてのシステムに対する信頼性指標値である。例えば、カード故障率または平均故障時間の指標値が基準値未満であれば、システムが信頼性を満たさないことになる。一方、カード故障率または平均故障時間の指標値が基準値を大きく上回る場合には、過剰なエラー訂正処理が実施されていることになる。従って、指標値が基準値を満足すると認められる範囲に収まる場合には、システム信頼性が確保され、且つ過剰なエラー訂正処理が実行されない状態となる。
【００６４】
図６は、装置構成データベース４２のデータ構造例を示す。図６に示すように、装置構成データベース４２は、シャーシ型スイッチ１０に実装された各カード装置の構成に係る情報を保持する。図６に示す例では、ＩＦカード１１（ＩＦ＃１，ＩＦ＃２）が有するポート１，２に関して、使用／未使用，回線タイプ，マッピング先が保持される。さらに、ポート１，２が夫々備えるチャネル（チャネル群）に対する使用／未使用、及びパス接続先が保持される。
【００６５】
＜動作例１＞
次に、シャーシ型スイッチ１０の動作例について説明する。最初に、オペレータ（例えば保守者）が外部端末５０を用いて、装置構成情報及びカード間接続情報、緯度/高度係
数、及び建造物遮蔽率を、シャーシ型スイッチ１０に入力する（フェーズ１）。
【００６６】
すると、主制御カード１３のローカルＣＰＵ４３は、外部端末５０から入力された装置構成情報及びカード間接続情報が登録された装置構成データベース４２を構築する（フェーズ２）。
【００６７】
続いて、主制御カード１３のローカルＣＰＵ４３は、装置構成データベース４２の保持内容を元に、各ＩＦカード１１及び各スイッチカード１２のローカルＣＰＵ１９，３５に対する指示を出力する。これによって、各ＩＦカード１１及びスイッチカード１２Ａ，１２Ｂのデータパスの接続情報の設定が行われる（フェーズ３）。
【００６８】
指示を受けた各ＩＦカード１１及び各スイッチカード１２では、ローカルＣＰＵ１９，３５が、データバッファ２１内のエラー訂正回路を含む全てのエラー訂正回路をオン（有効）に設定する（フェーズ４）。
【００６９】
各ＩＦカード１１及び各スイッチカード１２のローカルＣＰＵ１９，３５は、メモリ２０，３６からカード情報を読み出し、主制御カード１３のローカルＣＰＵ４３に送る（フェーズ５）。カード情報は、カード装置のタイプ情報と、デバイス情報とを含む。タイプ情報は、カード装置のハードウェア故障率（ハードエラーレート）を含む。デバイス情報は、図５に示したような、メモリタイプ，メモリ容量，ＥＣＣ有無，ＳＥＲ値（ＥＣＣ有），ＳＥＲ値（ＥＣＣ無），ＥＣＣ回路のオン／オフ情報を含む。
【００７０】
主制御カード１３のローカルＣＰＵ４３は、装置構成データベース４２からカード装置間接続情報を取得し、各ＩＦカード１１及び各スイッチカード１２から通知されてくるカード情報と、保守者によって入力されたハードウェア故障率，緯度/高度係数及び建造物
遮蔽係数を元に、ＳＥＲデータベース４１のテーブル４１Ａ，４１Ｂをカードタイプ毎に構築する（フェーズ６）。
【００７１】
ローカルＣＰＵ４３は、ＳＥＲデータベース４１に登録された情報を用いて、カード装置毎に、ソフトエラー発生率、カード故障率，カード故障率の逆数である「次に故障するまでの平均時間（平均故障時間）」を求め、予め用意されているシャーシ型スイッチ１０の基準値（要求値）と比較する（フェーズ７）。動作例１では、平均故障時間を信頼性指標値としてその基準値と比較する例について説明する。
【００７２】
すなわち、ローカルＣＰＵ４３は、カードタイプの１つ（例えばタイプ１）について、対応するＳＥＲテーブル４１Ｂを参照し、カード装置が具備する各デバイス（ローカルＣＰＵ用ＳＤＲＡＭ及びデバイスＡ，Ｂ，Ｃ）が夫々有するメモリに関して、「使用ビット数（メモリ容量）×ビット当たりのソフトエラー発生率」を計算し（上記（式１）参照）、カード装置におけるソフトエラー発生率（ＳＥＲ）の合計を求める。このとき、全ての
エラー訂正回路（エラー訂正処理）がオンであることが前提となっているため、エラー訂正回路が付加されているデバイスについてはＳＥＲ値（ＥＣＣ有）が適用され、エラー訂正回路が付加されていないデバイスについてはＳＥＲ値（ＥＣＣ無）が適用される。続いて、ローカルＣＰＵ４３は、ＳＥＲの合計と、テーブル４１Ａに登録されたハードウェア故障率（装置のハードウェア故障率及びカード装置のハードウェア故障率との和）とを足し合わせて、カード故障率を求める（式２参照）。さらに、ローカルＣＰＵ４３は、「次に故障するまでの平均時間（平均故障時間）」を、（式３）に基づき求め、平均故障時間を、予め設定された基準値（要求値）と比較する。
【００７３】
平均故障時間の値が基準値よりも大きい場合には、ローカルＣＰＵ４３は、タイプ１のカード装置に含まれるエラー訂正回路（エラー訂正処理）をオフにすることができると判定する。この場合、ローカルＣＰＵ４３は、カード装置中の少なくとも１つのデバイスに対するエラー訂正回路をオフに設定し、上記したＳＥＲ，カード故障率，平均故障時間を再計算し、基準値との比較を行う。このようにして、平均故障時間が基準値未満とならない範囲で基準値又は基準値と最も近い値となるように、エラー訂正回路のオン／オフ条件が決定される（フェーズ８）。フェーズ７及び８の動作は、カードタイプ毎に実行される。
【００７４】
カードタイプ毎のエラー訂正回路のオン／オフ条件が決定された場合には、ローカルＣＰＵ４３は、各ＩＦカード１１及び各スイッチカード１２のローカルＣＰＵ１９，３５に対し、カード装置が備えるエラー訂正回路のオン／オフを示す制御情報を送る。各ローカルＣＰＵ１９，３５は、制御情報に従ったセレクタ制御情報（セレクタ制御信号）をデータバッファ２１に入力する。ここで、セレクタ制御信号が制御信号１であれば、セレクタ２２，２４の切り替え動作でエラー訂正処理が実施されない状態となる一方で、エラー訂正回路の電源がオフとなる。これに対し、セレクタ制御信号が制御信号２であれば、エラー訂正回路の電源がオンとなり、セレクタ２２，２４のエラー訂正処理が実施される状態となる。もっとも、電源がオンの状態でエラー訂正回路によるエラー訂正処理がオフとなるようにすることもできる。
【００７５】
＜動作例２＞
次に、実施形態１の動作例２について説明する。図７は、動作例２を示すフローチャートである。ＳＥＲデータベース４１，装置構成データベース４２が既に構築されており、最適化されたエラー訂正回路のオン／オフ制御の運用が実際に行われていることを、フローチャートに示す動作の前提とする。
【００７６】
動作例２では、平均故障時間ではなくソフトエラー発生率（ＳＥＲ）を信頼性指標値として基準値（要求値）と比較する例について説明する。また、図７に示すフローチャートは、変更に係るＩＦカードに係る処理のみを示す。
【００７７】
シャーシ型スイッチ１０に対し、新たなＩＦカード１１が接続されたり、既存のＩＦカード１１に対する設定変更（例えば、ＩＦカード１１に対するポートやチャネルに対する設定（例：使用／未使用））が生じたりした場合には、装置構成の変更が生じる。
【００７８】
装置構成の変更が生じる場合には、外部端末５０のオペレータ（保守者）は、外部端末５０に対する装置構成変更操作を行い、変更に係る装置構成の情報を入力する。変更に係る装置構成の情報は、主制御カード（Main Control）１３のローカルＣＰＵ４３に供給される（Ｓ００１）。
【００７９】
すると、ローカルＣＰＵ４３は、装置構成データベース４２にアクセスし、変更に係る装置構成の情報を装置構成データベース４２に反映する。すなわち、ローカルＣＰＵ４３
は、変更に係る装置構成の情報を用いて、新規のテーブルの作成（新規ＩＦカード接続時）、又は既存のテーブルの編集（追加，変更，削除）（ＩＦカード設定変更時）を行う。これによって、変更に係るＩＦカード１１の装置構成、すなわちポートやチャネルの使用／未使用，回線種別，パス接続情報などが装置構成データベース４２に反映される（Ｓ００２）。
【００８０】
次に、ローカルＣＰＵ４３は、装置構成データベース４２の変更をＳＥＲデータベース４１に反映する。これによって、新たなＩＦカード（カードタイプ）に係る情報の登録（テーブル４１Ｂの追加）、所定のテーブル４１Ｂの保持内容の変更が生じる。なお、新たなテーブル４１Ｂが追加される場合には、そのカードタイプ（新規ＩＦカード）が有する全てのエラー訂正回路がオンに設定される（Ｓ００３）。
【００８１】
次に、ローカルＣＰＵ４３は、ＳＥＲデータベース４１の更新に従って、変更に係るカードタイプ（ＩＦカード１１）のＳＥＲ（ソフトエラー発生率）を再計算する（Ｓ００４）。次に、ローカルＣＰＵ４３は、ＳＥＲが予め用意されている要求値（基準値）未満であるかを判定する（Ｓ００５）。
【００８２】
このとき、ＳＥＲが要求値未満であれば、ローカルＣＰＵ４３は、ＳＥＲデータベース４１を変更する（Ｓ００６）。すなわち、ＳＥＲが要求値未満の場合には、過剰な信頼性が確保された状態であるので、不要なエラー訂正回路（ＥＣＣ回路）をオフにして消費電力を抑えるのが好ましい。このため、ローカルＣＰＵ４３は、ＩＦカード１１中の少なくとも１つのエラー訂正回路をオフに設定する。このとき、図５のテーブル４１Ｂに示すように、デバイス単位のエラー発生統計値（エラー発生回数）がテーブル４１Ｂに登録されている場合には、ローカルＣＰＵ４３は、エラー発生統計値が少ない順序で、オフに設定するエラー訂正回路を決定する。
【００８３】
Ｓ００６の処理が終了すると、処理がＳ００４に戻され、ＳＥＲの再計算が行われる。このとき、１ビット当たりのＳＥＲ値として、Ｓ００６にてオフに設定されたエラー訂正回路に対応するデバイスに関する１ビット当たりのＳＥＲ値として、ＳＥＲ値（ＥＣＣ無）が適用される。その後のＳ００５において、Ｎｏの判定がなされると、処理がＳ００７に進む。Ｎｏの判定は、信頼性が最適である（ＳＥＲが基準値と同等）、又は信頼性が低いことを示す。
【００８４】
Ｓ００７では、ローカルＣＰＵ４３は、ＳＥＲが要求値よりも高いか否かを判定する。このとき、ＳＥＲが要求値よりも高い場合（ＹＥＳ）には、処理がＳ００８に進む。
【００８５】
Ｓ００７において、ＳＥＲが要求値よりも高いことは、信頼性が要求より低いことを意味する。このため、ローカルＣＰＵ４３は、ＳＥＲデータベース４１の変更を行い、オフの状態にある少なくとも１つのエラー訂正回路をオンの状態に切り替える（Ｓ００８）。このとき、デバイス毎のエラー発生統計値（エラー発生回数）が登録されている場合には、ローカルＣＰＵ４３は、エラー発生統計値が少ない順序でエラー訂正回路をオンに設定する。
【００８６】
Ｓ００８の処理が終了すると、処理がＳ００４に戻され、ＳＥＲの再計算が行われる。このとき、１ビット当たりのＳＥＲ値として、Ｓ００８にてオンに設定されたエラー訂正回路に対応するデバイスに関する１ビット当たりのＳＥＲ値として、ＳＥＲ値（ＥＣＣ有）が適用される。その後、処理がＳ００５に進む。
【００８７】
Ｓ００７において、Ｎｏの判定がなされた場合には、処理がＳ００９に進む。Ｎｏの判定は、信頼性が最適であることを示す。なお、要求値は、１つの値でも良いが、連続した
複数の値からなる範囲であっても良い。
【００８８】
Ｓ００９に処理が進むと、ローカルＣＰＵ４３は、変更に係るＩＦカード１１（ターゲットＩＦカード）のローカルＣＰＵ１９へ構成変更指示を送る。構成変更指示は、ターゲットＩＦカードが有する各エラー訂正回路（ＥＣＣ回路）のオン／オフ情報を含む。
【００８９】
ターゲットＩＦカードでは、ローカルＣＰＵ１９が、主制御カード１３から受信される構成変更指示に従って、ターゲットＩＦカード内のデバイスの設定変更を行う（Ｓ０１０）。また、ＥＣＣ回路のオン／オフ情報に従って、対象ＥＣＣ回路のオン／オフ設定が変更される（Ｓ０１１）。
【００９０】
＜効果＞
実施形態１によれば、主制御カード１３のローカルＣＰＵ４３は、各カード装置からカード情報を収集し、保守者から入力された装置のハードウェア故障率，緯度／高度係数及び遮蔽物係数と合わせてＳＥＲデータベース４１を構築する。
【００９１】
さらに、ローカルＣＰＵ４３は、ＳＥＲデータベース４１に格納された情報を用いて、カードタイプ毎の平均故障時間を求め、平均故障時間が基準値以上の範囲で基準値又は基準値に最も近づく値となるように、エラー訂正回路のオン／オフをカードタイプ毎に決定する。そして、ローカルＣＰＵ４３は、各カード装置に対し、決定されたエラー訂正回路のオン／オフを示す制御情報を供給する。これによって、制御情報で指定されたエラー訂正回路の電源がオフとなる。
【００９２】
従って、以下のような効果を奏することができる。
（１）カード実装/使用状態が多様なプラグインカード装置（シャーシ型装置）において
、装置の設置環境条件、実装カード条件等を考慮した、最適な信頼性をもったシステム動作が可能となる。すなわち、シャーシ型スイッチ１０に要求される適正なサービス提供のための基準値を満たす範囲でエラー訂正回路の電源がオフとされるので、信頼性が確保される。
（２）信頼性が確保される範囲で、不要なエラー訂正処理が実行されないようにエラー訂正回路の動作又は電源供給をオフにすることができる。これによって、消費電力を低減する（消費電力の浪費防止を図る）ことができる。
（３）不要なエラー訂正処理がバイパスされる（主信号がエラー訂正処理にかかるルートを通過しない）ので、データの伝送遅延の増加を最小限にすることができる。
（４）プラグインカード装置が複数のメモリを備えている場合、プラグインカードの信頼性指標値は、前記複数のメモリの夫々のエラー率と、前記プラグインカード収容装置の設置環境パラメータに基づいて算出される。この方法によれば、複数のメモリの夫々のエラー率を用いてプラグインカードの信頼性指標値を算出しているため、一部のメモリのエラー率が高い場合であっても基準値に近づけることがより容易になる。その結果、エラー訂正回路の動作の最適化を図ることができる。また、プラグインカード収容装置の設置環境パラメータに基づいて信頼性指標値を算出することにより、放射線などの、ＳＥＲに影響を与える要因を考慮して信頼性指標値を補正できる。このため、信頼性指標値の精度の向上を図ることができる。
【００９３】
＜変形例＞
実施形態１において、エラー訂正回路のオン／オフ条件の決定は、カードタイプ毎になされる例について説明した。例えば、ＩＦカードがタイプ１でスイッチカードがタイプ２であった場合、タイプ１に対するオン／オフ制御は、全てのＩＦカードに対して同様に適用され、タイプ２に対するオン／オフ制御は、全てのスイッチカードに対して同様に適用される。これに対し、ＩＦカード間，スイッチカード間でカードタイプが異なる場合には
、ＩＦカード間、スイッチカード間でカードタイプに応じて異なるオン／オフ制御が行われる。また、カード装置毎にカードタイプが異なる場合には、オン／オフ制御がカード装置毎に実行されるのと等価となる。また、カード毎にオン／オフ制御を行う場合には、例えば、カードタイプの代わりにカードＩＤを用い、カードＩＤ単位でオン／オフ条件の決定が行われるように変形することができる。
【００９４】
また、実施形態１のシャーシ型スイッチ１０スイッチカード１２Ａ，１２Ｂのように、シャーシ型スイッチが冗長構成を有する場合には、予備系のカード装置に対するエラー訂正回路の電源がオフにされ、現用系と予備系の切替を契機として、予備系のカード装置に対して実施形態１で説明したようなエラー訂正回路に対するオン／オフ条件の設定が行われるようにしても良い。すなわち、現用系のカード装置のみを対象とするオン／オフ条件の設定が行われるようにしても良い。
【００９５】
[実施形態２]
次に、本発明の実施形態２について説明する。実施形態２は、実施形態１と共通点を有するので、主として相違点について説明し、共通点については説明を省略する。
【００９６】
実施形態２において、データバッファ２１が具備するＥＤＣ回路２７（図３）は、図示しないエラー検出状態表示レジスタを含む。エラー検出状態表示レジスタは、所定時間内におけるソフトエラーの検出の有無を示すフラグを有している。ＥＤＣ回路２７はソフトエラーを検出した場合にフラグをオンに設定する。フラグは、所定時間に応じた周期でクリアされる（初期状態：オフ）。
【００９７】
ＩＦカード１１及びスイッチカード１２の各ローカルＣＰＵ１９，３５は、上記した周期でエラー検出状態表示レジスタの読み出しを行い、フラグがオンであった場合には、主制御カード１３のローカルＣＰＵ４３へエラー発生通知を送信する。
【００９８】
エラー発生通知を受信したローカルＣＰＵ４３は、エラー発生通知に対応するＳＥＲテーブル４１Ｂにおける対応デバイスのエラー発生統計の欄（エラー統計カウンタ）を更新（インクリメント（１を加算））する。
【００９９】
図８は、実施形態２の動作例を示すフローチャートである。図８に示すＳ１０１において、例えば、或るＩＦカード１１のデータバッファ１５におけるエラー訂正回路のオン情報を含む構成変更指示が、主制御カード１３のローカルＣＰＵ４３から当該ＩＦカード１１のローカルＣＰＵ１９へ送られたと仮定する。
【０１００】
Ｓ１０２では、ＩＦカード１１のローカルＣＰＵ１９は、構成変更指示に従って、自ＩＦカード１１内のデバイスの設定変更を行う。続いて、ローカルＣＰＵ１９は、構成変更指示に含まれるオン／オフ情報に従って、データバッファ１５のエラー訂正回路をオン（電源をオン）にするともに、セレクタ２２，２４を切り替えるための制御を行う（Ｓ１０３）。電源のオンによって、データバッファ１５が有するＥＤＣ回路２７のエラー検出状態標示レジスタの値がクリアされる（Ｓ１０４）。
【０１０１】
その後、Ｓ１０５〜Ｓ１０８の周期監視処理が行われる。すなわち、Ｓ１０５では、ローカルＣＰＵ１９は、エラー検出状態表示レジスタのフラグ値を読み出す。続いて、ローカルＣＰＵ１９は、ソフトエラーが発生したか否か（ソフトエラーが検出されたか否か）を判定する（Ｓ１０６）。この判定は、フラグがオフ（エラー無し）かオン（エラー有り）かによって行われる。
【０１０２】
ソフトエラーが発生していない場合（フラグオフの場合）には、処理がＳ１０８へ進む
。これに対し、ソフトエラーが発生した場合（フラグオンの場合）には、ローカルＣＰＵ１９は、主制御カード１３のローカルＣＰＵ４３へエラー発生通知を送信する（Ｓ１０７）。エラー発生通知は、対象のエラー訂正回路の情報も含んでいる。その後、処理がＳ１０８へ進む。
【０１０３】
Ｓ１０８では、ローカルＣＰＵ１９は、エラー検出状態表示レジスタをクリアして一定時間待ち状態となる。一定時間が経過すると、ローカルＣＰＵ１９は、Ｓ１０５の処理を行う。
【０１０４】
Ｓ１０９では、ローカルＣＰＵ４３が、対象のＩＦカードのデータバッファ１５に相当するデバイスに対するエラー統計カウンタ（エラー発生統計の値）を更新する。このようにして、ＳＥＲテーブル４１Ｂの“エラー発生統計”には、エラー訂正回路が一定時間当たりにおいてソフトエラーを検出した回数が格納される。このようなエラー発生統計値は、実施形態１におけるＳ００６やＳ００８において、オン又はオフすべきエラー訂正回路（ＥＣＣ回路）を決定するために使用される。
【０１０５】
＜効果＞
実施形態２によれば、統計的にソフトエラー発生率に基づいて、エラー訂正回路をオフに切り替えることが可能となる。これによって、エラー訂正の効果が小さいエラー訂正回路を優先的にオフにできるので、無用のエラー訂正処理を回避して消費電力の浪費を防止するとともに、遅延を抑えることができる。
【０１０６】
[実施形態３]
以下、本発明の実施形態３について説明する。実施形態３は、実施形態１と共通点を有するため、実施形態１との共通点については説明を省略し、主として実施形態１との相違点について説明する。
【０１０７】
実施形態３は、実施形態１で説明したデータバッファ２１（図３）に構成要素が付加されている点で実施形態１と異なる。図９は、実施形態３において、データバッファ２１の代わりに適用されるデータバッファ２１Ａの構成例を示す図である。図９に示すように、データバッファ２１Ａは、ギャップ検出回路２８と、ＡＮＤ回路２９が付加されている点で、データバッファ２１と異なる。
【０１０８】
ここに、主信号線上には、主信号として、所定長を有するデータブロックを表す信号がシリアルに伝送される。ＩＦカード１１及びスイッチカード１２は、データブロック単位で処理を行う。主信号中のデータブロック間には、有効なデータでない領域（区間）が設けられる。この領域（区間）は、“ギャップ”と呼ばれる。
【０１０９】
ギャップ検出回路２８は、回線インタフェース部からの主信号（入力データ）が入力され、データブロック間のギャップを検出する。例えば、ギャップ検出回路２８は、有効なデータブロック間に挿入される特殊なビットパターンを検出することでギャップを検出することができる。或いは、ギャップ検出回路２８は、所定のクロックに従って主信号のパルスをカウントし、パルスのカウント数に基づいてデータブロックとギャップとを判別し、ギャップを検出することができる。もっとも、ギャップの検出手法は、主信号として伝送されるデータ構造に応じて、既存の適宜の手法を適用することができる。
【０１１０】
図１０Ａ，図１０Ｂ，図１０Ｃは、ギャップ検出回路２８の作用説明図である。図１０Ａは、セレクタ２２，２４の切り替えが実施されない状態における、主信号（入力データ）及びＲＡＭ２３へのデータブロックの格納状態を示す。図１０Ｂは、図１０Ｂ中の切り替えポイントＡでセレクタ２２，２４の切り替えが実施される例を示す。図１０Ｃは、図
１０Ｃ中の切り替えポイントＢでセレクタ２２，２４の切り替えが実施される例を示す。
【０１１１】
図１０Ａの例に示すように、主信号（入力データ）として、有効なデータブロック１〜４（データ１〜４）がシリアルに入力される場合を仮定する。ここで、データブロック２とデータブロック３との間に間隔がある場合には、データブロック２とデータブロック３との間には、有効なデータブロックが無いことを示す特殊なビットパターン（アイドルパターン）が挿入される。このアイドルパターンが挿入された区間（アイドル区間）がギャップに相当する。
【０１１２】
図１０Ａに示すケースでは、セレクタ２２，２４への切り替えが実施されないので、各データブロック１〜４は、正常にＲＡＭ２３に格納される。これに対し、図１０Ｂのケースでは、ＲＡＭ２３へのデータブロック２の転送中にセレクタ２２，２４の切り替えが実施される。このため、データブロック２はエラーとなってＲＡＭ２３に正常に蓄積されない。一方、図１０Ｃのケースでは、ギャップ，すなわちアイドル区間でセレクタ２２，２４の切り替えが実施されるので、データブロック１〜４は正常にＲＡＭ２３に格納される。
【０１１３】
ギャップ検出回路２８は、上述したようなアイドル区間を検出した場合に、ギャップ検出を示す信号（ギャップ検出信号）をＡＮＤ回路２９に入力する。ＡＮＤ回路２９は、二つの入力端子を有している。一方の入力端子には、セレクタ制御情報（セレクタ制御信号）が入力され、他方の入力端子には、ギャップ検出回路２８からのギャップ検出信号が入力される。従って、ＡＮＤ回路２９は、セレクタ制御信号が入力されても、ギャップ検出信号が入力されなければ、その出力端子からセレクタ制御／電源制御信号をセレクタ２２，２４及びエラー訂正回路（ＥＣＣデータ生成回路２５，ＥＣＣデータ格納ＲＡＭ２６，ＥＤＣ回路２７）へ供給しない。従って、セレクタ２２，２４の切り替え及びエラー訂正回路への電源制御は、ギャップにおいてのみ実行されるようになる。
【０１１４】
以下、実施形態３の動作例を示す。各ＩＦカード１１のローカルＣＰＵ１９，各スイッチカード１２のローカルＣＰＵ３５は、主制御カード１３のローカルＣＰＵ４３からの指示に従って、データバッファ２１のエラー訂正処理をオフにするためのセレクタ制御情報（セレクタ制御信号）を出力する。
【０１１５】
一方、データバッファ２１では、ギャップ検出回路２８がアイドルパターン（ギャップ）を検出するまで、セレクタ制御／電源制御信号がセレクタ２２，２４及びエラー訂正回路へ供給されない。
【０１１６】
よって、主制御カード１３の設定タイミングでセレクタ２２，２４の切り替えや、エラー訂正回路への電源供給停止は行われず、ギャップ検出回路２８によってアイドル区間が検出されたタイミングでセレクタ切り替え及び電源供給停止が実行される。
【０１１７】
＜効果＞
実施形態３によれば、実施形態１で説明した効果に加え、装置構成が運用中に変更された場合においても、ユーザデータ（データブロック）のエラーを伴うことなく、エラー訂正回路がオフされることによって、信頼性を高めることができる。
【０１１８】
なお、上記した実施形態３では、一定時間内にソフトエラーが発生した回数がエラー発生統計としてＳＥＲデータベース４１に保持される構成について説明した。このような構成の代わりに、各カード装置で、エラー訂正回路毎にソフトエラー回数が保持され、ローカルＣＰＵが所定周期（一定時間）毎のソフトエラー回数をローカルＣＰＵ４３に通知し、ＳＥＲデータベース４１（対象ＳＥＲテーブル）でソフトエラー回数の累積値が保持さ
れるようにしても良い。
【符号の説明】
【０１１９】
１０・・・シャーシ型スイッチ
１１・・・インタフェースカード（ＩＦカード）
１２Ａ，１２Ｂ・・・スイッチカード
１３・・・主制御カード
１５，１７，２１，３３，３４・・・データバッファ
１６，３１・・・レシーバ
１８，３２・・・トランスミッタ
１９，３５，４３・・・ローカルＣＰＵ
２０，３９・・・メモリ
４１・・・ＳＥＲデータベース
４２・・・装置構成データベース
５０・・・外部端末
【図１】
0005691928.tif 000002
【図２】
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【図３】
0005691928.tif 000004
【図４】
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【図５】
0005691928.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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