(57)【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の基層部に形成された第１導電型の第１導電型領域と、
前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、
前記半導体層を表面から掘り下げて形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチであって、深くなるにつれて幅が狭まるテーパ状に形成されたトレンチと、
前記トレンチの底面および側面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極と、
前記半導体層の表層部において、前記トレンチに対してゲート幅と直交する方向の側方に形成され、前記ボディ領域に接する前記第１導電型のソース領域と、
前記ボディ領域において、前記トレンチに対してゲート幅と直交する方向に対向する位置に、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように、前記トレンチの外部に形成され、その周囲よりも高い第２導電型不純物濃度を有する前記第２導電型の高濃度領域とを備える、半導体装置。
【請求項２】
前記ボディ領域において、前記トレンチと前記高濃度領域との間に、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように形成され、第１導電型不純物を含有するチャネルインプラ領域を備える、請求項１に記載の半導体装置。
【請求項３】
前記高濃度領域が、前記トレンチの側面に隣接して形成されている、請求項１に記載の半導体装置。
【請求項４】
前記半導体層の表層部には、前記ソース領域を貫通して前記ボディ領域に接する前記第２導電型のコンタクト領域が形成されており、
前記高濃度領域が、前記コンタクト領域の下方に形成されている、請求項１または２に記載の半導体装置。
【請求項５】
第１導電型の半導体層を表面から掘り下げることにより、深くなるにつれて幅が狭まるテーパ状にトレンチを形成するトレンチ形成工程と、
前記半導体層の表面に対して傾斜する注入角度で、前記トレンチの側面から前記半導体層の内部に、第２導電型の不純物を注入する第１注入工程と、
前記半導体層の表面から前記半導体層の内部に、前記第２導電型の不純物を注入する第２注入工程と、
前記半導体層を熱処理して、前記第１注入工程および前記第２注入工程で注入された不純物を拡散させることにより、前記第２導電型のボディ領域を前記トレンチの側方に形成するとともに、このボディ領域における、前記トレンチに対して前記トレンチの幅方向に対向する位置に、その周囲よりも高い第２導電型不純物濃度を有する前記第２導電型の高濃度領域を、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように、前記トレンチの外部に形成する工程と、
前記ボディ領域に接する第１導電型のソース領域を形成するために、前記半導体層の表面から前記トレンチの周囲に、第１導電型の不純物を注入する第３注入工程と、
前記ソース領域を貫通して前記ボディ領域に接する前記第２導電型のコンタクト領域を形成するために、前記半導体層の表面から前記ソース領域に、前記第２導電型の不純物を注入する第４注入工程と、
前記トレンチの底面および側面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記トレンチにゲート電極を埋設する工程と
を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＶＤＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor）の微細化に有効な構造として、トレンチゲート構造が一般に知られている。
図９は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【０００３】
この半導体装置１０１は、Ｎ+型基板１０２を備えている。Ｎ+型基板１０２上には、Ｎ-型エピタキシャル層１０３が積層されている。Ｎ-型エピタキシャル層１０３の基層部は、Ｎ-型領域１０４とされ、Ｎ-型エピタキシャル層１０３の表層部には、Ｐ-型ボディ領域１０５がＮ-型領域１０４と上下に隣接して形成されている。
Ｎ-型エピタキシャル層１０３には、トレンチ１０６がその表面から掘り下がって形成されている。トレンチ１０６は、Ｐ-型ボディ領域１０５を貫通し、その最深部がＮ-型領域１０４に達している。トレンチ１０６内には、ゲート絶縁膜１０７を介して、Ｎ型不純物が高濃度にドープされたポリシリコンからなるゲート電極１０８が埋設されている。
【０００４】
また、Ｐ-型ボディ領域１０５の表層部には、トレンチ１０６に沿って、Ｎ+型ソース領域１０９が形成されている。Ｎ+型ソース領域１０９には、Ｐ+型ソースコンタクト領域１１０がＮ+型ソース領域１０９を貫通して形成されている。
Ｎ-型エピタキシャル層１０３上には、層間絶縁膜１１１が積層されている。層間絶縁膜１１１上には、ソース配線１１２が形成されている。ソース配線１１２は、接地されている。そして、ソース配線１１２は、層間絶縁膜１１１に形成されたコンタクト孔１１３を介して、Ｎ+型ソース領域１０９およびＰ+型ソースコンタクト領域１１０にコンタクト（電気接続）されている。また、ゲート電極１０８には、層間絶縁膜１１１に形成されたコンタクト孔（図示せず）を介して、ゲート配線１１４が電気的に接続されている。
【０００５】
Ｎ+型基板１０２の裏面には、ドレイン電極１１５が形成されている。
ドレイン電極１１５に適当な大きさの正電圧を印加しつつ、ゲート電極１０８の電位を制御することにより、Ｐ-型ボディ領域１０５におけるゲート絶縁膜１０７との界面近傍にチャネルを形成して、Ｎ+型ソース領域１０９とドレイン電極１１５との間に電流を流すことができる。
【特許文献１】特開２００５−２３５９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
Ｐ-型ボディ領域１０５は、Ｎ-型エピタキシャル層１０３にその表面からＰ型不純物（イオン）が注入された後、そのＰ型不純物をドライブイン拡散させることにより形成される。そのため、Ｐ-型ボディ領域１０５では、Ｎ-型領域１０４との界面付近におけるＰ型不純物濃度が極めて低い。したがって、空乏層がＮ+型ソース領域１０９に向かって延びやすいので、いわゆるパンチスルー効果の発生を防止するために、トレンチ１０６を深く形成する必要がある。
【０００７】
ところが、トレンチ１０６を深く形成すると、トレンチ１０６の上端付近および下端付近に、大きなストレスが作用することによる結晶欠陥を生じるおそれがある。
そこで、本発明の目的は、耐圧の向上を図ることができ、トレンチの深さを小さくすることができる構造の半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層の基層部に形成された第１導電型の第１導電型領域と、前記半導体層に形成され、前記第１導電型領域に接する第２導電型のボディ領域と、前記半導体層を表面から掘り下げて形成され、前記ボディ領域を貫通し、最深部が前記第１導電型領域に達するトレンチであって、深くなるにつれて幅が狭まるテーパ状に形成されたトレンチと、前記トレンチの底面および側面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極と、前記半導体層の表層部において、前記トレンチに対してゲート幅と直交する方向の側方に形成され、前記ボディ領域に接する前記第１導電型のソース領域と、前記ボディ領域において、前記トレンチに対してゲート幅と直交する方向に対向する位置に、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように、前記トレンチの外部に形成され、その周囲よりも高い第２導電型不純物濃度を有する前記第２導電型の高濃度領域とを備える、半導体装置である。
【０００９】
この構成によれば、半導体層には、その基層部に第１導電型領域が形成され、第２導電型のボディ領域が第１導電型領域に接して形成されている。ゲート絶縁膜を介してゲート電極が埋設されるトレンチは、半導体層の表面から掘り下げて形成され、ボディ領域を貫通して、その最深部が第１導電型領域に達している。また、半導体層の表層部には、トレンチに対してゲート幅と直交する方向の側方に、第１導電型のソース領域が形成されている。これにより、半導体装置は、ドレイン領域としての第１導電型領域、ボディ領域、ソース領域、ゲート絶縁膜およびゲート電極からなるトレンチゲート型ＶＤＭＯＳＦＥＴを備えている。そして、ボディ領域には、トレンチに対してゲート幅と直交する方向に対向する位置に、その周囲の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する高濃度領域が形成されている。
【００１０】
この高濃度領域が形成されていることにより、空乏層がソース領域に向かって延びるのを抑制することができるので、耐圧の向上を図ることができる。その結果、トレンチの深さを小さくすることができる。トレンチの深さを小さくすることにより、トレンチの上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。また、チャネル抵抗を低減することができるので、素子のオン抵抗を小さくすることができる。
【００１１】
請求項２に記載のように、前記半導体装置は、前記ボディ領域において、前記トレンチと前記高濃度領域との間に、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように形成され、第１導電型不純物を含有するチャネルインプラ領域を備えていることが好ましい。このチャネルインプラ領域が形成される場合、チャネルインプラ領域に含有される第１導電型不純物の量を調節することにより、スレッショルド電圧を制御することができる。
【００１２】
また、請求項３に記載の発明は、前記高濃度領域が、前記トレンチの側面に隣接して形成されている、請求項１に記載の半導体装置である。
トレンチゲート型ＶＤＭＯＳＦＥＴでは、ボディ領域におけるゲート絶縁膜との界面近傍、つまり、ボディ領域におけるトレンチの側面近傍の不純物濃度が低いと、オフ時に、空乏層が側壁に沿って広がりやすく、第１導電型領域とソース領域との間でパンチスルーが発生しやすい。
【００１３】
請求項３に記載されているように、トレンチの側面と隣接する部分（チャネルが形成される部分）に高濃度領域が形成されていれば、側壁に沿った空乏層の広がりを抑制することができる。したがって、第１導電型領域とソース領域との間でのパンチスルーの発生を抑制することができる。
また、請求項４に記載の発明は、前記半導体層の表層部には、前記ソース領域を貫通して前記ボディ領域に接する前記第２導電型のコンタクト領域が形成されており、前記高濃度領域が、前記コンタクト領域の下方に形成されている、請求項１または２に記載の半導体装置である。
【００１４】
この構成によれば、半導体層の表層部に、ソース領域を貫通してボディ領域に接する第２導電型のコンタクト領域が形成されている。そして、このコンタクト領域の下方には、高濃度領域が配置されている。
そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、第１導電型領域、ゲート電極および第１導電型のソース領域からなる縦型ＭＯＳＦＥＴに大きな逆起電圧が印加されたときには、第１導電型領域から高濃度領域を通過して、コンタクト領域へとアバランシェ電流が流れる。これにより、第１導電型領域、ボディ領域およびソース領域により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊（アバランシェ破壊）を防止することができる。その結果、アバランシェ耐量を向上することができる。
【００１５】
さらに、請求項５に記載の発明は、第１導電型の半導体層を表面から掘り下げることにより、深くなるにつれて幅が狭まるテーパ状にトレンチを形成するトレンチ形成工程と、前記半導体層の表面に対して傾斜する注入角度で、前記トレンチの側面から前記半導体層の内部に、第２導電型の不純物を注入する第１注入工程と、前記半導体層の表面から前記半導体層の内部に、前記第２導電型の不純物を注入する第２注入工程と、前記半導体層を熱処理して、前記第１注入工程および前記第２注入工程で注入された不純物を拡散させることにより、前記第２導電型のボディ領域を前記トレンチの側方に形成するとともに、このボディ領域における、前記トレンチに対して前記トレンチの幅方向に対向する位置に、その周囲よりも高い第２導電型不純物濃度を有する前記第２導電型の高濃度領域を、前記トレンチの側面に沿って前記半導体層の表面に垂直な方向に対して傾斜する方向に延びるように、前記トレンチの外部に形成する工程と、前記ボディ領域に接する第１導電型のソース領域を形成するために、前記半導体層の表面から前記トレンチの周囲に、第１導電型の不純物を注入する第３注入工程と、前記ソース領域を貫通して前記ボディ領域に接する前記第２導電型のコンタクト領域を形成するために、前記半導体層の表面から前記ソース領域に、前記第２導電型の不純物を注入する第４注入工程と、前記トレンチの底面および側面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記トレンチにゲート電極を埋設する工程とを含む、半導体装置の製造方法である。
【００１６】
この方法によれば、第１注入工程において、半導体層の表面に対して傾斜する注入角度で、トレンチの側面から半導体層の内部に第２導電型の不純物を注入する。そのため、ボディ領域において、トレンチに対してゲート幅と直交する方向に対向する位置に高濃度領域を形成することができる。その結果、耐圧の向上を図るとともに、トレンチの深さを小さくすることができる半導体装置を提供することができる。
【００１７】
また、上記した注入角度を適当に調節すれば、トレンチの側面と隣接した部分に高濃度領域を形成することができる。その結果、第１導電型領域とソース領域との間でのパンチスルーの発生を抑制できる半導体装置を提供することができる。さらに、コンタクト領域の形成される部分の下方に高濃度領域を形成することもでき、その場合には、アバランシェ耐量を向上させることができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
【００１９】
半導体装置１の基体をなすＮ+型基板２上には、Ｎ+型基板２よりもＮ型不純物が低濃度（たとえば、１０15／ｃｍ3）にドーピングされたシリコンからなる、半導体層としてのＮ-型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、第１導電型領域としてのＮ-型領域４をなしている。また、エピタキシャル層３には、Ｎ-型領域４上に、Ｐ-型のボディ領域５がＮ-型領域４に接して形成されている。
【００２０】
エピタキシャル層３には、トレンチ６がその表面から掘り下がって形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ-型領域４に達している。トレンチ６は、深くなるにつれて幅が狭まるテーパ状に形成されている。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。トレンチ６内には、その内面全域を覆うように、ゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコンで埋め尽くすことにより、トレンチ６内にゲート電極８が埋設されている。
【００２１】
また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ-型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０19／ｃｍ3）を有するＮ+型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ+型のソースコンタクト領域１０がソース領域９を貫通して形成されている。
【００２２】
すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ソースコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。
【００２３】
各ユニットセルにおいて、ボディ領域５には、トレンチ６に対してゲート幅と直交する方向に間隔を隔てて対向する位置に、その周囲のＰ型不純物濃度よりも高いＰ型不純物濃度を有する高濃度領域１１が形成されている。高濃度領域１１は、トレンチ６の側面に沿ってエピタキシャル層３の表面に垂直な方向に対して傾斜する方向に延びるように、トレンチ６の外部に形成されている。高濃度領域１１の上端部は、ソース領域９とソースコンタクト領域１０との境界部の近傍に配置され、その下端部は、Ｎ-型領域４の近傍に配置されている。
【００２４】
また、各ユニットセルにおいて、ボディ領域５には、トレンチ６と高濃度領域１１との間に、Ｎ型不純物が適当にドーピングされたチャネルインプラ領域１２が形成されている。チャネルインプラ領域１２は、トレンチ６の側面に沿ってエピタキシャル層３の表面に垂直な方向に対して傾斜する方向に延びるように形成されている。
エピタキシャル層３上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ソース配線１４が形成されている。ソース配線１４は、接地されている。そして、ソース配線１４は、層間絶縁膜１３に形成されたコンタクト孔１５を介して、ソース領域９およびソースコンタクト領域１０にコンタクト（電気接続）されている。また、ゲート電極８には、層間絶縁膜１３に形成されたコンタクト孔（図示せず）を介して、ゲート配線１６が電気的に接続されている。
【００２５】
Ｎ+型基板２の裏面には、ドレイン電極１７が形成されている。
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
そして、ボディ領域５には、トレンチ６に対してゲート幅と直交する方向に対向する位置に、その周囲のＰ型不純物濃度よりも高いＰ型不純物濃度を有する高濃度領域１１が形成されている。この高濃度領域１１が形成されていることにより、空乏層がソース領域９に向かって延びるのを抑制することができる。その結果、トレンチ６の深さを小さくすることができる。トレンチ６の深さを小さくすることにより、トレンチ６の上端付近および下端付近に大きなストレスが作用するのを防止でき、ストレスに起因する結晶欠陥の発生を防止することができる。
【００２６】
また、この半導体装置１では、トレンチ６と高濃度領域１１との間に、Ｎ型不純物が適当にドーピングされたチャネルインプラ領域１２が形成されている。このチャネルインプラ領域１２に含有されるＮ型不純物の量を調節することにより、スレッショルド電圧を制御することができる。
図２Ａ〜図２Ｌは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
【００２７】
まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ+型基板２上に、エピタキシャル層３が形成される。次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ2（酸化シリコン）からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層が形成され、このＳｉＮ層がパターニングされることによって、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスク２２が形成される。そして、ハードマスク２２を利用して、犠牲酸化膜２１およびエピタキシャル層３がエッチングされることにより、トレンチ６が形成される（トレンチ形成工程）。
【００２８】
次に、図２Ｂに示すように、犠牲酸化膜２１上にハードマスク２２を残したまま、熱酸化処理が行なわれることにより、トレンチ６の内面に、ＳｉＯ2からなる犠牲酸化膜２３が形成される。
その後、図２Ｃに示すように、Ｐ型不純物（たとえば、ボロン）のイオンが、トレンチ６内に向けてゲート幅と直交する両側から斜めに注入される（第１注入工程）。すなわち、エピタキシャル層３の内部に、犠牲酸化膜２３のゲート幅と直交する方向に対向する両側面を介して、Ｐ型不純物のイオンが斜め注入される。たとえば、トレンチ６のゲート幅と直交する方向の幅が０．５μｍであり、トレンチ６の深さが１．０μｍであり、ハードマスク２２の厚さが０．５μｍである場合、ハードマスク２２の表面と直交する方向に対して１８°以上の傾斜角度（注入角度）で斜め注入を行なうことにより、犠牲酸化膜２３のゲート幅と直交する方向に対向する両側面のみを介して、Ｐ型不純物のイオンをエピタキシャル層３の内部（高濃度領域１１を形成すべき部分）に良好に注入することができる。高濃度領域１１の上端部は、ソース領域９とソースコンタクト領域１０との境界部の近傍に配置され、その下端部は、Ｎ-型領域４の近傍に配置されている。このときのドーズ量は、たとえば、１０11〜１０13／ｃｍ2である。
【００２９】
つづいて、図２Ｄに示すように、エピタキシャル層３の内部（チャネルインプラ領域１２を形成すべき部分）に、犠牲酸化膜２３のゲート幅と直交する方向に対向する両側面を介して、Ｎ型不純物のイオンが斜め注入される。このときのドーズ量は、たとえば、１０11〜１０13／ｃｍ2である。
Ｎ型不純物のイオンの斜め注入が行なわれた後、図２Ｅに示すように、ハードマスク２２が除去される。さらに、犠牲酸化膜２１，２３が除去される。これにより、エピタキシャル層３の表面が露出する。
【００３０】
その後、図２Ｆに示すように、熱酸化処理によって、トレンチ６の内面を含むエピタキシャル層３の表面の全域に、ＳｉＯ2からなる酸化膜２４が形成される。
次いで、ＣＶＤ法により、酸化膜２４上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のトレンチ６外に存在する部分が除去される。これにより、図２Ｇに示すように、トレンチ６に埋設されたゲート電極８が得られる（ゲート電極埋設工程）。
【００３１】
その後、図２Ｈに示すように、Ｐ型不純物のイオンが、酸化膜２４の表面からエピタキシャル層３の内部に向けて注入される（第２注入工程）。
次いで、ドライブイン拡散処理が行なわれる。このドライブイン拡散処理により、先の工程でエピタキシャル層３に注入されたＮ型不純物およびＰ型不純物のイオンが拡散し、図２Ｉに示すように、エピタキシャル層３に、ボディ領域５、高濃度領域１１およびチャネルインプラ領域１２が形成される（ボディ領域および高濃度領域を形成する工程）。
【００３２】
ドライブイン拡散処理の後、図２Ｊに示すように、酸化膜２４上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして、マスク２５の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される（第３注入工程）。このイオン注入後、マスク２５は除去される。
さらに、図２Ｋに示すように、酸化膜２４上に、ソースコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される（第４注入工程）。このイオン注入後、マスク２６は除去される。
【００３３】
その後、アニール処理が行なわれる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｌに示すように、エピタキシャル層３の表層部に、ソース領域９およびソースコンタクト領域１０が形成される。
以上の工程を経た後、酸化膜２４のトレンチ６外に存在する部分が除去され、トレンチ６の内面上のみに酸化膜２４が残されることにより、ゲート絶縁膜７が得られる（ゲート絶縁膜形成工程）。その後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１３が形成される。そして、エッチングにより、層間絶縁膜１３にコンタクト孔１５などが形成された後、ソース配線１４、ゲート配線１６およびドレイン電極１７が形成されることにより、図１に示す半導体装置１が得られる。
【００３４】
図３は、本発明の第２の実施形態に係る半導体装置の構造を模式的に示す断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図３の半導体装置３１では、高濃度領域１１は、トレンチ６のゲート幅と直交する方向に対向する１対の側面３０に隣接して形成されている。具体的には、高濃度領域１１は、ソース領域９の下方において、ゲート幅と直交する方向におけるソース領域９の中央よりもトレンチ６側に形成されている。
【００３５】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。つまり、ドレイン電極１７に適当な大きさの正電圧（ドレイン電圧）を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍、すなわち、ボディ領域５におけるトレンチ６の側面３０と隣接する部分にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
【００３６】
この半導体装置３１では、トレンチ６の側面３０と隣接する部分に、その周囲のＰ型不純物濃度よりも高いＰ型不純物濃度を有する高濃度領域１１が形成されているので、トレンチ６の側壁に沿った空乏層の広がりを抑制することができる。したがって、Ｎ-型領域４とソース領域９との間でのパンチスルーの発生を抑制することができる。
図４Ａ〜図４Ｋは、半導体装置３１の製造方法を工程順に示す模式的な断面図である。
【００３７】
まず、図４Ａに示すように、図２Ａと同様の工程により、Ｎ+型基板２上に、エピタキシャル層３が形成され、さらに、エピタキシャル層３がエッチングされることにより、トレンチ６が形成される（トレンチ形成工程）。
次に、図４Ｂに示すように、図２Ｂと同様の工程により、トレンチ６の内面に、ＳｉＯ2からなる犠牲酸化膜２３が形成される。
【００３８】
その後、図４Ｃに示すように、Ｐ型不純物（たとえば、ボロン）のイオンが、トレンチ６内に向けてゲート幅と直交する両側から斜めに注入される（第１注入工程）。たとえば、トレンチ６のゲート幅と直交する方向の幅が０．５μｍであり、トレンチ６の深さが１．０μｍであり、ハードマスク２２の厚さが０．５μｍである場合、ハードマスク２２の表面と直交する方向に対して１８°以上の傾斜角度（注入角度）で斜め注入を行なう。これにより、トレンチ６の側面３０および側面３０と隣接する部分にＰ型不純物を注入することができる。また、このときのドーズ量は、たとえば、１０11〜１０13／ｃｍ2である。
【００３９】
つづいて、図４Ｄに示すように、ハードマスク２２および犠牲酸化膜２１，２３が除去される。これにより、エピタキシャル層３の表面が露出する。
その後、図４Ｅに示すように、熱酸化処理によって、トレンチ６の内面を含むエピタキシャル層３の表面の全域に、ＳｉＯ2からなる酸化膜２４が形成される。
次いで、ＣＶＤ法により、酸化膜２４上に、Ｎ型不純物が高濃度にドーピングされたポリシリコンの堆積層が形成される。トレンチ６内は、ポリシリコンの堆積層により埋め尽くされる。そして、エッチングによって、ポリシリコンの堆積層のトレンチ６外に存在する部分が除去される。これにより、図４Ｆに示すように、トレンチ６に埋設されたゲート電極８が得られる（ゲート電極埋設工程）。
【００４０】
その後、図４Ｇに示すように、Ｐ型不純物のイオンが、酸化膜２４の表面からエピタキシャル層３の内部に向けて注入される（第２注入工程）。なお、このときのドーズ量は、トレンチ６の側面３０および側面３０と隣接する領域にＰ型不純物を注入する、たとえば、１０12〜１０13／ｃｍ2である。
次いで、ドライブイン拡散処理が行なわれる。このドライブイン拡散処理により、先の工程でエピタキシャル層３に注入されたＰ型不純物のイオンが拡散する。これにより、図４Ｈに示すように、エピタキシャル層３に、ボディ領域５および高濃度領域１１が形成される（ボディ領域および高濃度領域を形成する工程）。
【００４１】
ドライブイン拡散処理の後、図４Ｉに示すように、酸化膜２４上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２５が形成される。そして、マスク２５の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される（第３注入工程）。このイオン注入後、マスク２５は除去される。
さらに、図４Ｊに示すように、酸化膜２４上に、ソースコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク２６が形成される。そして、マスク２６の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される（第４注入工程）。このイオン注入後、マスク２６は除去される。
【００４２】
その後、アニール処理が行なわれる。このアニール処理により、図４Ｋに示すように、エピタキシャル層３の表層部に、ソース領域９およびソースコンタクト領域１０が形成される。
以上の工程を経た後、酸化膜２４のトレンチ６外に存在する部分が除去され、トレンチ６の内面上のみに酸化膜２４が残されることにより、ゲート絶縁膜７が得られる（ゲート絶縁膜形成工程）。その後、ＣＶＤ法により、エピタキシャル層３上に層間絶縁膜１３が形成される。そして、エッチングにより、層間絶縁膜１３にコンタクト孔１５などが形成された後、ソース配線１４、ゲート配線１６およびドレイン電極１７が形成されることにより、図３に示す半導体装置３１が得られる。
【００４３】
上記の製造工程では、図４Ｃで示される工程において、トレンチ６の側面３０および側面３０に隣接する領域にＰ型不純物を注入する。
そのため、図４Ｈで示されるドライブイン拡散処理時や、この処理以降の熱処理工程（たとえば、図４Ｋに示すアニール処理工程など）時に、側面３０や側面３０と隣接する部分に含有されるＰ型不純物が酸化膜２４中に吸い出されても、側面３０近傍のＰ型不純物濃度を、少なくともその周囲（高濃度領域１１を除く。）のＰ型不純物濃度と同じ程度に留めることができる。また、それとともに、側面３０と隣接する部分に高濃度領域１１を形成することができる。その結果、Ｎ-型領域４とソース領域９との間でのパンチスルーの発生を抑制することができる半導体装置を提供することができる。
【００４４】
図５は、本発明の第３の実施形態に係る半導体装置の構造を模式的に示す断面図である。図５において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図５の半導体装置４１では、トレンチ６と高濃度領域１１との間にチャネルインプラ領域１２が形成されておらず、高濃度領域１１は、第１の実施形態と同様に、その上端部が、ソース領域９とソースコンタクト領域１０との境界部の近傍に配置され、その下端部が、Ｎ-型領域４の近傍に配置されている。これにより、高濃度領域１１は、ゲート幅と直交する方向におけるトレンチ６から遠い側の約半分が、ソースコンタクト領域１０の下方に配置されている。
【００４５】
その他の構成は、前述の第１の実施形態の場合と同様であり、また、動作も同様である。つまり、ドレイン電極１７に適当な大きさの正電圧（ドレイン電圧）を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
【００４６】
このように、半導体装置４１では、ソースコンタクト領域１０の下方に、高濃度領域１１の一部が配置されている。
そのため、たとえば、誘導負荷におけるターンオフ時に発生するフライバック電圧により、Ｎ-型領域４、ゲート電極８およびＮ+型のソース領域９からなるトレンチゲート型ＶＤＭＯＳＦＥＴに大きな逆起電圧が印加されたときには、Ｎ-型領域４から高濃度領域１１を通過して、ソースコンタクト領域１０へとアバランシェ電流が流れる。これにより、Ｎ-型領域４、ボディ領域５およびソース領域９により形成される寄生バイポーラトランジスタがオンになるのを防止することができ、その寄生バイポーラトランジスタがオンすることによる熱破壊（アバランシェ破壊）を防止することができる。その結果、アバランシェ耐量を向上することができる。
【００４７】
図６Ａ〜図６Ｋは、半導体装置４１の製造方法を工程順に示す模式的な断面図である。
まず、図６Ａに示すように、図２Ａと同様の工程により、Ｎ+型基板２上に、エピタキシャル層３が形成され、さらに、エピタキシャル層３がエッチングされることにより、トレンチ６が形成される（トレンチ形成工程）。
次に、図６Ｂに示すように、図２Ｂと同様の工程により、トレンチ６の内面に、ＳｉＯ2からなる犠牲酸化膜２３が形成される。
【００４８】
続いて、図６Ｃに示すように、図２Ｃと同様の工程により、Ｐ型不純物（たとえば、ボロン）のイオンが、トレンチ６内に向けてゲート幅と直交する両側から斜めに注入される（第１注入工程）。
その後は、図２Ｄに示される、エピタキシャル層３の内部へのＮ型不純物イオンの注入が行なわれずに、図６Ｄ〜図６Ｋに示すように、図２Ｅ〜図２Ｌと同様の工程が行なわれることにより、図５に示す半導体装置４１が得られる。なお、上記の工程において、ソースコンタクト領域１０の下方に高濃度領域１１を形成するには、図６Ｃで示される工程において、たとえば、トレンチ６のゲート幅と直交する方向の幅が０．５μｍであり、トレンチ６の深さが１．０μｍであり、ハードマスク２２の厚さが０．５μｍである場合、ハードマスク２２の表面と直交する方向に対して１８°以上の傾斜角度（注入角度）で、Ｐ型不純物を斜め注入すればよい。
【００４９】
以上、本発明の複数の実施形態を説明したが、この発明は、他の形態で実施することもできる。たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
また、第３の実施形態における高濃度領域１１は、たとえば、図７に示されるように、そのゲート幅と直交する方向における幅が幅広に形成されていてもよい。具体的には、ソースコンタクト領域１０の同方向における幅とほぼ同じ幅で形成されていてもよい。そして、高濃度領域１１は、その一部がソースコンタクト領域１０の下方に配置されていてもよいし、図７に示されるように、その全部がソースコンタクト領域１０の下方に配置されていてもよい。
【００５０】
そして、上記した幅広の高濃度領域１１を形成するには、たとえば、図６Ｃに示される工程において、注入されるＰ型不純物イオンの加速度を段階的に増加させる。これにより、図８Ｃに示されるように、エピタキシャル層３の内部において、ゲート幅と直交する方向におけるトレンチ６からの距離が異なる複数の位置にイオンを注入して、イオンが注入される領域の同方向における幅を幅広にすればよい。
【００５１】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２Ａ】図１に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図２Ｇ】図２Ｆの次の工程を示す模式的な断面図である。
【図２Ｈ】図２Ｇの次の工程を示す模式的な断面図である。
【図２Ｉ】図２Ｈの次の工程を示す模式的な断面図である。
【図２Ｊ】図２Ｉの次の工程を示す模式的な断面図である。
【図２Ｋ】図２Ｊの次の工程を示す模式的な断面図である。
【図２Ｌ】図２Ｋの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図４Ａ】図３に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図４Ｂ】図４Ａの次の工程を示す模式的な断面図である。
【図４Ｃ】図４Ｂの次の工程を示す模式的な断面図である。
【図４Ｄ】図４Ｃの次の工程を示す模式的な断面図である。
【図４Ｅ】図４Ｄの次の工程を示す模式的な断面図である。
【図４Ｆ】図４Ｅの次の工程を示す模式的な断面図である。
【図４Ｇ】図４Ｆの次の工程を示す模式的な断面図である。
【図４Ｈ】図４Ｇの次の工程を示す模式的な断面図である。
【図４Ｉ】図４Ｈの次の工程を示す模式的な断面図である。
【図４Ｊ】図４Ｉの次の工程を示す模式的な断面図である。
【図４Ｋ】図４Ｊの次の工程を示す模式的な断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図６Ａ】図５に示す半導体装置の製造方法を説明するための模式的な断面図である。
【図６Ｂ】図６Ａの次の工程を示す模式的な断面図である。
【図６Ｃ】図６Ｂの次の工程を示す模式的な断面図である。
【図６Ｄ】図６Ｃの次の工程を示す模式的な断面図である。
【図６Ｅ】図６Ｄの次の工程を示す模式的な断面図である。
【図６Ｆ】図６Ｅの次の工程を示す模式的な断面図である。
【図６Ｇ】図６Ｆの次の工程を示す模式的な断面図である。
【図６Ｈ】図６Ｇの次の工程を示す模式的な断面図である。
【図６Ｉ】図６Ｈの次の工程を示す模式的な断面図である。
【図６Ｊ】図６Ｉの次の工程を示す模式的な断面図である。
【図６Ｋ】図６Ｊの次の工程を示す模式的な断面図である。
【図７】第３の実施形態に係る半導体装置の変形例を示す断面図である。
【図８Ｃ】図７に示す半導体装置の製造工程の一工程を示す模式的な断面図である
【図９】従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
【符号の説明】
【００５３】
１    半導体装置
３    エピタキシャル層
４    Ｎ-型領域
５    ボディ領域
６    トレンチ
７    ゲート絶縁膜
８    ゲート電極
９    ソース領域
１０  ソースコンタクト領域
１１  高濃度領域
１２  チャネルインプラ領域
３０  側面
３１  半導体装置
４１  半導体装置
５１  半導体装置
【図１】
0005767430.tif 000002
【図２Ａ】
0005767430.tif 000003
【図２Ｂ】
0005767430.tif 000004
【図２Ｃ】
0005767430.tif 000005
【図２Ｄ】
0005767430.tif 000006
【図２Ｅ】
0005767430.tif 000007
【図２Ｆ】
0005767430.tif 000008
【図２Ｇ】
0005767430.tif 000009
【図２Ｈ】
0005767430.tif 000010
【図２Ｉ】
0005767430.tif 000011
【図２Ｊ】
0005767430.tif 000012
【図２Ｋ】
0005767430.tif 000013
【図２Ｌ】
0005767430.tif 000014
【図３】
0005767430.tif 000015
【図４Ａ】
0005767430.tif 000016
【図４Ｂ】
0005767430.tif 000017
【図４Ｃ】
0005767430.tif 000018
【図４Ｄ】
0005767430.tif 000019
【図４Ｅ】
0005767430.tif 000020
【図４Ｆ】
0005767430.tif 000021
【図４Ｇ】
0005767430.tif 000022
【図４Ｈ】
0005767430.tif 000023
【図４Ｉ】
0005767430.tif 000024
【図４Ｊ】
0005767430.tif 000025
【図４Ｋ】
0005767430.tif 000026
【図５】
0005767430.tif 000027
【図６Ａ】
0005767430.tif 000028
【図６Ｂ】
0005767430.tif 000029
【図６Ｃ】
0005767430.tif 000030
【図６Ｄ】
0005767430.tif 000031
【図６Ｅ】
0005767430.tif 000032
【図６Ｆ】
0005767430.tif 000033
【図６Ｇ】
0005767430.tif 000034
【図６Ｈ】
0005767430.tif 000035
【図６Ｉ】
0005767430.tif 000036
【図６Ｊ】
0005767430.tif 000037
【図６Ｋ】
0005767430.tif 000038
【図７】
0005767430.tif 000039
【図８Ｃ】
0005767430.tif 000040
【図９】
0005767430.tif 000041