(57)【特許請求の範囲】
【請求項１】
ドレイン電極およびソース電極と、
第１の複数のゲート誘電体セグメントと、該第１の複数のゲート誘電体セグメントよりも厚い第２の複数のセグメント化誘電体セグメントと、前記第１の複数のゲート誘電体セグメントおよび前記第２の複数のゲート誘電体セグメント上に配置されたゲート電極とを含み、導電性チャネルにより前記ドレイン電極と前記ソース電極との間の伝導を制御するセグメント化ゲート領域と、
を備え、
前記セグメント化ゲート領域は、前記トランジスタがオフの時の前記ドレイン電極と前記ソース電極との間のパンチスルー破壊に対する耐性を改善するように構成されていることを特徴とするトランジスタ。
【請求項２】
前記セグメント化ゲート領域は少なくとも３つのゲート誘電体セグメントを含む、請求項１に記載のトランジスタ。
【請求項３】
前記セグメント化ゲート領域は、前記少なくとも３つのゲート誘電体セグメントのそれぞれの長さの和よりも大きい有効ゲート長を有する、請求項２に記載のトランジスタ。
【請求項４】
前記セグメント化ゲート領域は前記第２の複数のセグメント化誘電体セグメントのそれぞれの長さの和よりも大きい有効ゲート長を有する、請求項１に記載のトランジスタ。
【請求項５】
前記セグメント化ゲート領域は、少なくとも３つのゲート誘電体セグメントを含み、前記第２の複数のセグメント化誘電体セグメントおよび前記少なくとも３つのゲート誘電体セグメントのそれぞれの長さの和にほぼ等しい有効ゲート長を有する、請求項１に記載のトランジスタ。
【請求項６】
前記セグメント化ゲート領域は、少なくとも３つのゲート誘電体セグメントを含み、前記第２の複数のセグメント化誘電体セグメントの下方の前記導電性チャネルのピンチオフ電圧は、前記少なくとも３つのゲート誘電体セグメントの下方の前記導電性チャネルのピンチオフ電圧よりも大きい、請求項１に記載のトランジスタ。
【請求項７】
前記第２の複数のセグメント化誘電体セグメントは、酸化シリコンおよび窒化シリコンのうちの１つで形成されている、請求項１に記載のトランジスタ。
【請求項８】
前記第１の複数のゲート誘電体セグメントは、酸化シリコンおよび窒化シリコンのうちの１つで形成されている、請求項１に記載のトランジスタ。
【請求項９】
前記導電性チャネルは２次元電子ガス（２ＤＥＧ）を含む、請求項１に記載のトランジスタ。
【請求項１０】
前記トランジスタはＩＩＩ−Ｖ族ヘテロ構造電界効果トランジスタ（ＩＩＩ−Ｖ族ＨＦＥＴ）を備える、請求項１に記載のトランジスタ。
【請求項１１】
前記トランジスタはＩＩＩ族窒化物高電子移動度トランジスタ（ＩＩＩ族窒化物ＨＥＭＴ）を備える、請求項１に記載のトランジスタ。
【請求項１２】
前記トランジスタは、窒化ガリウム（ＧａＮ）で形成されたチャネル層と、該チャネル層の上に配置された窒化アルミニウムガリウムで形成されたバリア層とを含む、請求項１に記載のトランジスタ。
【請求項１３】
前記第２の複数のセグメント化誘電体セグメントは前記ソース電極に巻き付いている、請求項１に記載のトランジスタ。
【請求項１４】
前記ゲート電極は金属を備える、請求項１に記載のトランジスタ。
【請求項１５】
少なくとも２つのフィールド誘電体セグメントをさらに備える、請求項１に記載のトランジスタ。
【請求項１６】
少なくとも３つのゲート誘電体セグメントと少なくとも２つのフィールド誘電体セグメントとをさらに備える、請求項１に記載のトランジスタ。
【請求項１７】
少なくとも２つのフィールド誘電体セグメントをさらに備え、該フィールド誘電体セグメントおよび前記第２の複数のセグメント化誘電体セグメントは同じ誘電体材料から形成される、請求項１に記載のトランジスタ。
【請求項１８】
フィールドプレートをさらに備える、請求項１に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
（政府の権利）
この発明は、エネルギー先端研究計画局（ＡＲＰＡ−Ｅ）により与えられた受託番号ＤＥ−ＡＲ０００００１６の下で政府の支援によりなされたものである。政府は本発明に一定の権利を有する。
【０００２】
本発明は、２０１２年２月１７日に出願された「改良ゲートおよびチャネル領域を有するセグメント化トランジスタ」と題する、継続中の仮出願第６１／６００４０７号の利益および優先権を主張する。この継続中の仮出願における開示を、ここで参照として本願中に完全に組み込む。
【０００３】
（定義）
本願において、用語「ＩＩＩ−Ｖ族」は、１つのＶ族元素および少なくとも１つのＩＩＩ族元素を含む化合物半導体を指す。さらに、用語「ＩＩＩ族窒化物」は、窒素（Ｎ）、およびアルミニウム（Ａｌ）、ガリウム（Ｇａ）およびホウ素（Ｂ）を含む、少なくとも１つのＩＩＩ族元素を含む化合物半導体を指し、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ（１−ｘ）Ｎ）、窒化インジウムガリウム（ＩｎｙＧａ（１−ｙ）Ｎ）、窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ（１−ｘ−ｙ）Ｎ）、ヒ化リン化窒化ガリウム（ＧａＡｓａＰｂＮ（１−ａ−ｂ））、ヒ化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ（１−ｘ-ｙ）ＡｓａＰｂＮ（１−ａ−ｂ））のような任意の合金を含むがそれらに限定されない。ＩＩＩ族窒化物は、一般的には、Ｇａ極性、Ｎ極性、半極性、無極性の結晶方位を含む任意の極性も指すがそれらに限定されない。ＩＩＩ族窒化物材料は、ウルツ鉱、セン亜鉛鉱、または混合ポリタイプおよび単結晶、多結晶、またはアモルファス構造を含むことができる。
【０００４】
また、本願において、用語「ＩＶ族」は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）および炭素（Ｃ）を含む、少なくとも１つのＩＶ族元素を含む半導体を指し、例えばＳｉＧｅおよびＳｉＣのような化合物半導体も含む。ＩＶ族は、ＩＶ族元素またはＩＶ族元素をドープして生成された歪みシリコンまたは別の歪みＩＶ族材料の層からなる半導体材料も指す。また、ＩＶ族ベースの複合基板は、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔａｔｉｏｎ  ｏｆ  ｏｘｙｇｅｎ）基板、およびＳＯＳ（ｓｉｌｉｃｏｎ  ｏｎ  ｓａｐｐｈｉｒｅ）基板を含むことができる。
【背景技術】
【０００５】
ＩＩＩ−Ｖ族電界効果トランジスタ（ＩＩＩ−Ｖ族ＦＥＴ）およびＩＩＩ−Ｖ族高電子移動度トランジスタ（ＩＩＩ−Ｖ族ＨＥＭＴ）のようなパワートランジスタは、ハイパワースイッチング用途に利用されることが多い。例えば、ＩＩＩ族窒化物ＨＥＭＴは、スイッチングおよび／または増幅機能を提供するために利用できる。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
パワートランジスタに対する電圧要求は増加し続けているため、パワートランジスタがブロッキング状態、つまり電源オフの時のパンチスルー耐性を提供するように、より長いゲートが常に要求されている。しかし、より長いゲート長は、製造中のパワートランジスタ表面への損傷に起因する、ゲート下方の導電性チャネルの劣化につながる可能性がある。
【課題を解決するための手段】
【０００７】
本発明は、セグメント化ゲート領域を有するトランジスタに関し、少なくとも１つの図面に示す、および／または関連して説明し、請求項中により具体的に説明する。
【図面の簡単な説明】
【０００８】
【図１】従来のトランジスタの断面図を示している。
【図２】一実装に従う、セグメント化ゲート領域を有する代表的なトランジスタの断面図を示している。
【図３】図２に示した実装に一般的に対応するセグメント化ゲート領域を有する代表的なトランジスタの平面図を示している。
【図４】別の実装に従う、セグメント化ゲート領域を有する代表的なトランジスタのより詳細な断面図を示している。
【図５】さらに別の実装に従う、セグメント化ゲート領域を有する代表的なトランジスタの断面図を示している。
【発明を実施するための形態】
【０００９】
以下の記載は、本開示における実装に適した特定の情報を含む。当業者は、本開示をここで具体的に議論するのとは異なる様式で実装できることを理解するだろう。本出願の図面および添付の詳細な説明は単に代表的な実装に関するものである。他に断らない限り、図面間の類似または対応する要素は、類似または対応する参照番号により示されている。さらに、本願における図面は、概して伸縮して実際の相対的な寸法に対応させる意図はない。
【００１０】
上述のように、パワートランジスタに対する電圧要求は増加し続けているため、パワートランジスタが電源オフの時のパンチスルー耐性を提供するようにより長いゲートが常に要求されている。しかし、さらに上述したように、より長いゲート長は、製造中のパワートランジスタ表面への損傷に起因する、ゲート下方に存在する導電性チャネルの劣化をもたらしうる。例えば、ＩＩＩ−Ｖ族高電子移動度トランジスタ（ＩＩＩ−Ｖ族ＨＥＭＴ）の一部として実装されたバリア層への損傷は、ＨＥＭＴの導電性チャネルを提供する２次元電子ガス（２ＤＥＧ）を劣化させて、その結果、性能を妥協させうる。
【００１１】
図１は、従来のトランジスタの断面図を示している。図１に示すように、従来のトランジスタ１００は、半導体本体１１０の表面１１９上に位置するドレイン電極１２０とソース電極１３０とを含む。また、従来のトランジスタ１００は、活性ゲート領域またはチャネル領域１１７上に配置された、ゲート電極１５４とゲート誘電体１４０とを含むゲート１５０を有する。図１にさらに示すように、ゲート１５０はゲート長１５２を有する。幾つかの実装において、ゲート１５０は、金属−半導体ゲート電極をゲート電極１５４として含み、金属ゲート電極とＡｌＧａＮバリアまたはＧａＮキャップ層との間にＰ型窒化ガリウム（ＧａＮ）またはＰ型窒化アルミニウムガリウム（ＡｌＧａＮ）層を含むことができることを注意されたい。
【００１２】
半導体本体１１０は、ＨＥＭＴのようなパワートランジスタとして動作するように構成されているＩＩＩ−Ｖ族本体とすることができる。例えば、半導体本体は、半導体本体１１０の表面１１９を与えるＩＩＩ−Ｖ族ヘテロ構造を含むことができ（ヘテロ構造はそれ自体図１に明確に示されていない）、活性ゲート領域またはチャネル領域１１７において２ＤＥＧ導電性チャネルを生成するように構成できる。
【００１３】
しかし、従来のトランジスタ１００は、従来のトランジスタ１００の製造中に半導体本体１１０の表面１１９への損傷に起因する、チャネル領域１１７に生成される導電性チャネルの劣化を受ける可能性がある。特に、チャネル領域１１７における導電性チャネルは、ゲート長１５２を有する活性ゲート領域の製造中の表面１１９の比較的大きな露出に起因して、表面１１９上へのゲート１５０の製造により劣化されうる。例えば、活性ゲート領域またはチャネル領域１１７の製造は、活性ゲート領域またはチャネル領域１１７の形成およびゲート誘電体１４０の製造前に、表面１１９でのフィールド窒化膜または別の保護誘電層をエッチング除去するステップを含むことができる（フィールド窒化膜は図１に示されていない）。
【００１４】
半導体本体１００の表面１１９でのフィールド窒化膜のエッチング除去は、典型的には、ゲート長１５２のほぼ全範囲に亘る表面１１９の露出をもたらす。ゲート長１５２に亘る、露出表面１１９のウェットまたはドライエッチング液でありうるエッチング剤との反応は、活性ゲート領域またはチャネル領域１１７における半導体本体１１０のバリア層を劣化して、シート抵抗の増加またはそこに形成された導電性チャネルの劣化をもたらしうる。例えば、表面１１９までのフィールド窒化膜のエッチング除去は、チャネル領域１１７付近の荷電キャリアの埋め込みまたは除去により、ゲート誘電体１４０下方の半導体本体１１０の表面状態を変化させうる。さらに、このような処理は、ＧａＮキャップ層またはバリア層の薄厚化またはバリア層上への望ましくない薄膜層の形成をもたらしうる。結果として、導電性チャネルの劣化は、ゲート誘電体１４０製造中の表面１１９の露出範囲に対応しうるため、ゲート長１５２の増加は、導電性チャネルのより大きな劣化を伴う。
【００１５】
このように、より高電圧でのパンチスルー耐性に必要なより長いゲート長の実装の結果、従来のトランジスタ１００の効率および熱安定性は妥協されうる。本願は、製造中のトランジスタの導電性チャネルに対する劣化を十分に低減または防止しつつ、装置のパンチスルー破壊を防止するのに十分な、より長い有効ゲート長を有する、パワートランジスタのようなトランジスタの実装を可能にする解決策を開示する。図２から図５を示し参照して説明するように、本発明の概念の様々な実装は、セグメント化ゲート領域の使用によりこの有利な結果を達成する。
【００１６】
図２は、一実装に従う、セグメント化ゲート領域を有するトランジスタの断面図を示している。トランジスタ２００は、半導体本体２１０の表面２１９上に位置するドレイン電極２２０とソース電極２３０とを含む。また、トランジスタ２００は、第１および第２のゲート誘電体セグメント２４１および２４２、並びにセグメント化誘電体セグメント２６１上に形成されたゲート電極２５４を有するゲート２５０を含む。図２には、有効ゲート長２５２、セグメント化誘電体セグメント長２６５および第１および第２のゲート誘電体セグメント長２４５および２４６のそれぞれも示されている。
【００１７】
トランジスタ２００は、例えば高電圧トランジスタとして実装されたパワートランジスタとすることができ、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）またはヘテロ構造ＦＥＴ（ＨＦＥＴ）の形態をとることができる。一実装において、トランジスタ２００は、金属−酸化膜−半導体ＦＥＴ（ＭＯＳＦＥＴ）のような金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ）とすることができる。代わりに、パワーＨＦＥＴとして実装された時には、トランジスタ２００は、２ＤＥＧを生成するＨＥＭＴとすることができる。
【００１８】
例えば、半導体本体は、ＡｌＧａＮ、窒化インジウムガリウム（ＩｎＧａＮ）および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）のような、ＧａＮおよび／またはその合金を含むＩＩＩ族窒化物材料で形成できる。これらの材料は、比較的広い直接遷移型のバンドギャップおよび強い圧電分極を有する半導体材料であり、高破壊電圧および２ＤＥＧの生成を可能にする。その結果、ＧａＮのようなＩＩＩ族窒化物材料は、高出力密度および高効率スイッチングが要求される多くのマイクロエレクトロニクス用途において使用されている。
【００１９】
ゲート電極２５４は、例えば導電性ポリシリコン電極または金属電極として実装できる。ゲート電極２５４は、第１および第２ゲート誘電体セグメント２４１および２４２、並びにセグメント化誘電体セグメント２６１上に形成される。空乏モード（ノーマリオン）ＨＥＭＴにおいては、第１および第２ゲート誘電体セグメント２４１および２４２は、ドレイン電極２２０とソース電極２３０との間のチャネル領域２１７における導電性チャネルを空乏化することによりトランジスタ２００が電源オフにされるのを可能にする。第１および第２のゲート誘電体セグメント２４１および２４２は、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）のような任意の適切なゲート誘電体材料で形成できる。
【００２０】
トランジスタ２００は、第１のゲート誘電体セグメント２４１と第２のゲート誘電体セグメント２４２との間に位置し、セグメント化誘電体セグメント長２６５を有するセグメント化誘電体セグメント２６１も含む。第１および第２のゲート誘電体セグメント２４１および２４２と同様に、セグメント化誘電体セグメント２６１は、酸化シリコンまたは窒化シリコン、あるいは任意の別の適切な誘電体材料で形成できる。しかし、図２に示すように、セグメント化誘電体セグメント２６１は、第１および第２のゲート誘電体セグメント２４１および２４２よりも十分に厚い。
【００２１】
図２において、第１および第２のゲート誘電体セグメント２４１および２４２を形成するのに利用した誘電体材料は、セグメント化誘電体セグメント２６１を形成するのに利用した誘電体材料と異なっているように示されているが、その表示は単にこれらのそれぞれの特徴を区別するのを補助するために与えられていることに注意されたい。幾つかの実装において、酸化シリコンまたは窒化シリコンのような同じ誘電体材料を利用して第１および第２のゲート誘電体セグメント２４１および２４２、並びにセグメント化誘電体セグメント２６１を形成することが有利あるいは望ましいだろう。しかし、セグメント化誘電体セグメント２６１、並びに第１および第２のゲート誘電体セグメント２４１および２４２が同じ誘電体材料を用いて実装される実装においても、セグメント化誘電体セグメント２６１は、第１および第２のゲート誘電体セグメント２４１および２４２よりも厚いことに注意されたい。
【００２２】
セグメント化誘電体セグメント２６１は、その比較的大きな厚さのために、その下方で２ＤＥＧを空乏化させるのに第１および第２のゲート誘電体セグメント２４１および２４２よりも大きなピンチオフ電圧を有する。換言すれば、セグメント化誘電体セグメント２６１の下方のチャネル領域２１７の導電性チャネルにおけるピンチオフ電圧の絶対値ＶｐＳｅｐは、第１および第２のゲート誘電体セグメント２４１および２４２の下方のチャネル領域２１７の導電性チャネルにおけるピンチオフ電圧の絶対値ＶｐＧａｔｅよりも大きく、すなわち｜ＶｐＳｅｐ｜＞｜ＶｐＧａｔｅ｜である。ある実装において、セグメント化誘電体セグメント２６１の下方のピンチオフ電圧が、第１および第２のゲート誘電体セグメント２４１および２４２の下方のピンチオフ電圧よりも２〜３倍大きいのが有利であろう。つまり、幾つかの実装において、[（２×｜ＶｐＧａｔｅ｜]≦｜ＶｐＳｅｐ｜≦[（３×｜ＶｐＧａｔｅ｜]である。
【００２３】
幾つかの実装において、例えばセグメント化誘電体セグメント２６１は、約５０ナノメートルから約５００ナノメートル（約５０ｎｍ〜約５００ｎｍ）の範囲の厚さを有することができる。幾つかの実装において、第１および第２のゲート誘電体セグメント２４１および２４２は、約１０ｎｍ〜約５０ｎｍの範囲の厚さを有することができる。１つの特定の実装において、例えば、セグメント化誘電体セグメント２６１は、第１および第２のゲート誘電体セグメント２４１および２４２が約３０ｎｍの厚さを有するように形成されるのに対して、約１００ｎｍの厚さを有するように形成できる。
【００２４】
パンチスルー破壊防止のために、トランジスタ２００は、第１および第２のゲート誘電体セグメント２４１および２４２、並びにセグメント化誘電体セグメント２６１の和にほぼ等しい有効ゲート長を有する。しかし、図２の実装によれば、有効ゲート長２５２は、同程度の範囲のチャネル領域２１７に表面２１９にて損傷を与えることなく実現できる。
【００２５】
例えば、図２に示した代表的な実装において、ゲート２５０の製造は、例えばフィールド窒化膜または別の保護誘電体層（図２に示されていない）をエッチング除去することにより、第１および第２のゲート誘電体セグメント２４１および２４２の活性ゲート領域を収容するように表面２１９の露出することのみを必要とする。その結果、損傷を与える表面２１９の範囲が十分に小さいにもかかわらず（つまり、長さ２４５＋長さ２４６）、有効ゲート長２５２を有するようにトランジスタ２００を製造できる。このように、セグメント化誘電体セグメント２６１は、トランジスタ２００の有効ゲート長の増加を引き起こし、トランジスタ２００の製造中の表面２１９への損傷を低減もしつつ、トランジスタ２００がオフの時のドレイン電極２２０とソース電極２３０との間のパンチスルー破壊に対する耐性を改善する。
【００２６】
セグメント化誘電体セグメント２６１は、トランジスタ２００に対する改善された熱安定性という追加の恩恵を提供することができる。従来のパワートランジスタにおいて、例えば半導体本体２１０に一般的に対応する半導体本体は、ゲート２５０下方で加熱する傾向にある。幾つかの条件下で、これは、熱暴走またはキャリアの短絡効果を不必要にもたらしうる。第１のゲート誘電体セグメント２４１と第２のゲート誘電体セグメント２４２との間にセグメント化誘電体セグメント２６１が位置する実装は、劣化されたチャネル電導を受け、これらの効果を悪化しうるゲート２５０下の面積を最小化し、従ってより適切な装置を提供できる。例えば、トランジスタ２００は、図１に示した従来のトランジスタ１００よりも、飽和状態での大きな熱安定性を有する。
【００２７】
幾つかの実装において、トランジスタ２００がオフの時のドレイン電極２２０とソース電極２３０との間のパンチスルー破壊に対する高い耐性を維持するように、約２マイクロメートル（２．０μｍ）より大きな有効ゲート長２５２を形成することが有利または望ましいだろう。幾つかの実装において、第１および第２のゲート誘電体セグメント長２４５および２４６を約０．７５μｍに制限することが有利または望ましいだろう。幾つかの実装において、半導体本体２１０の表面２１９へのエッチング起因の損傷を最小化するために、セグメント化誘電体セグメント長２６５を増加させるのが有利または望ましい。１つの代表的な実装によれば、トランジスタ２００は、それぞれ約０．７μｍ寄与する第１および第２のゲート誘電体セグメント２４１および２４２、並びに約０．６μｍ寄与するセグメント化誘電体セグメント２６１により約２．０μｍの有効ゲート長２５２を有する。
【００２８】
図３は、図２に示した実装に一般的に対応するセグメント化ゲート誘電体領域を有する代表的なトランジスタの平面図（上面図）を示している。図３は、半導体本体３１０と、ドレイン電極３２０と、ソース電極３３０とを含むトランジスタ３００の一部を示している。なお、図３により示される斜視図は、図２におけるゲート電極２５４が「透き通って」いるように示されている。このように、図３は、第１および第２のゲート誘電体セグメント３４１および３４２、並びに第１のゲート誘電体セグメント３４１と第２のゲート誘電体セグメント３４２との間に位置するように形成されたセグメント化誘電体セグメント３６１を示している。図３には、有効ゲート長３５２も示されている。
【００２９】
半導体本体３１０、ドレイン電極３２０、ソース電極３３０および有効ゲート長３５２は、図２における半導体本体２１０、ドレイン電極２２０、ソース電極２３０および有効ゲート長２５２にそれぞれ対応する。また、図３における第１および第２のゲート誘電体セグメント３４１および３４２、並びにセグメント化誘電体セグメント３６１は、図２における第１および第２のゲート誘電体セグメント２４１および２４２、並びにセグメント化誘電体セグメント２６１にそれぞれ対応している。
【００３０】
図３に示した実装によれば、第１および第２のゲート誘電体セグメント３４１および３４２、並びにセグメント化誘電体セグメント３６１は、ソース電極３３０に巻き付いている。結果的に、有効ゲート長３５２を有するトランジスタ３００のゲートも同様に、ソース電極３３０に巻き付いている。その結果、本代表的実装に示されるように、トランジスタ３００は「競走場」トポロジーを有するように構成できる。
【００３１】
図４は、別の実装に従う、セグメント化ゲート領域を有する代表的なトランジスタのより詳細な断面図を示している。また、トランジスタ４００は、第１、第２および第３ゲート誘電体セグメント４４１、４４２および４４３、並びに第１および第２セグメント化誘電体セグメント４６１および４６２上に形成されたゲート電極４５４を有するゲート４５０を含む。図４には、有効ゲート長４５２、第１および第２のセグメント化誘電体セグメント長４６５および４６６、第１、第２および第３ゲート誘電体セグメント長４４５、４４６および４４７、フィールド誘電体セグメント４７１および４７２並びにフィールドプレート４８１および４８２もそれぞれ示されている。
【００３２】
トランジスタ４００およびゲート電極４５４は、図２におけるトランジスタ２００およびゲート電極２５４に一般的に対応し、上記特徴に一般的に対応するものに由来する任意の特性を共有することができる。また、図４における有効ゲート長４５２および半導体本体４１０は、図２における有効ゲート長２５２および半導体本体２１０にそれぞれ対応する。図４における第１、第２および第３ゲート誘電体セグメント４４１、４４２および４４３は、図２における第１および第２ゲート誘電体セグメント２４１および２４２に対応する一方、第１および第２セグメント化誘電体セグメント４６１および４６２は、セグメント化誘電体セグメント２６１に対応する。さらに、図４におけるドレイン電極４２０およびソース電極４３０は、図２におけるドレイン電極２２０およびソース電極２３０にそれぞれ対応する。
【００３３】
図４におけるトランジスタ４００は、２つのゲート誘電体セグメントおよび１つのセグメント化誘電体セグメントを含む図２におけるトランジスタ２００よりも多くのゲート誘電体セグメント（３）およびセグメント化誘電体セグメント（２）を含むことに注意されたい。一般的には、本発明の概念の実装は、複数のゲート誘電体セグメント、およびそれらの間に位置するように形成された１以上のセグメント化誘電体セグメントを含む。トランジスタ２００と同様に、図４におけるトランジスタ４００も、図３に示した代表的なレイアウトを用いて実装できることもさらに注意されたい。換言すれば、ゲート電極４５４、第１、第２および第３ゲート誘電体セグメント４４１、４４２および４４３、並びに第１および第２セグメント化誘電体セグメント４６１および４６２は、「競走場」トポロジーにおいてトランジスタ４００のソース電極４３０に巻き付くことができる。
【００３４】
図４に示すように、半導体本体４１０は、基板４１２と、遷移層４１４と、ＩＩＩ−Ｖ族チャネル層４１６と、ＩＩＩ−Ｖ族バリア層４１８とを含み、キャップ層と、ＩＩＩ−Ｖ族チャネル層４１６とＩＩＩ−Ｖ族バリア層４１８とのヘテロ接合界面付近に形成された２ＤＥＧ４１７も含むことができる。図４の代表的な実装によれば、トランジスタ４００はＩＩＩ−Ｖ族ＨＥＭＴとして示されていることに注意されたい。
【００３５】
基板４１２は、一般的に利用されている任意の材料で形成できる。例えば、基板４１２は、サファイヤ、または上の「定義」セクションで記載したようなＩＶ族基板とすることもできる。遷移層４１４は、複数のＩＩＩ−Ｖ族層を含むことができる。一実装によれば、遷移層４１４は、基板４１２上に形成された歪み吸収層を含むこともできる。このような歪み吸収層は、アモルファス歪み吸収層、例えばアモルファスシリコン窒化膜とすることができる。基板４１２がＩＩＩ−Ｖ族チャネル層４１６およびＩＩＩ−Ｖ族バリア層４１８にとってネイティブでない基板である実装において（つまり、シリコンまたは他のＩＶ族基板のような、ＩＩＩ−Ｖ族基板ではない）、遷移層４１４を設けて基板４１２とＩＩＩ−Ｖ族チャネル層４１６との間の格子不整合を媒介する。
【００３６】
幾つかの実装において、遷移層４１４は、組成傾斜ＩＩＩ族窒化物または別のＩＩＩ−Ｖ族材料で形成できる。このような実装において、遷移層４１４の特定の組成および厚さは、基板４１２の径および厚さ、並びにトランジスタ４００の所望の性能に依存するだろう。たとえば、当業において既知のように、トランジスタ４００の所望の破壊電圧は、トランジスタ４００の製造を支持する関連するエピタキシャルウェーハのボウおよびワープとともに、遷移層４１４の組成および厚さに影響を与えうる。
【００３７】
図４に示すように、ＩＩＩ−Ｖ族チャネル層４１６は遷移層４１４上に形成され、ＩＩＩ−Ｖ族バリア層４１８はＩＩＩ−Ｖ族チャネル層４１６上に形成される。また、薄いＩＩＩ−Ｖ族キャップ層をＩＩＩ−Ｖ族バリア層４１６上に用いることができる（キャップ層は示されていない）。一実装において、例えばＩＩＩ族窒化物ＨＥＭＴは、ＩＩＩ−Ｖ族チャネル層４１６としてＧａＮ層を使用し、ＩＩＩ−Ｖ族バリア層４１８としてＡｌＧａＮ層を使用することにより形成できる。上記任意のキャップ層は、ＧａＮまたはＡｌＧａＮで形成でき、意図的にドープすることも、ほぼ無ドープにもできる。図４にさらに示すように、２ＤＥＧ４１７は、ＩＩＩ−Ｖ族チャネル層４１６とＩＩＩ−Ｖ族バリア層４１８との界面を形成するヘテロ接合により生成される。図４に示されていないが、特定の用途において、ＩＩＩ−Ｖ族バリア層４１８とＩＩＩ−Ｖ族チャネル層との間に配置されたスペーサー層（または複数のスペーサー層）を形成するのが望ましいかもしれないことに注意されたい。
【００３８】
ドレイン電極４２０およびソース電極４３０は、ＩＩＩ−Ｖ族バリア層４１８上に形成される。ドレイン電極４２０およびソース電極４３０は、それらが２ＤＥＧ４１７とともにオーミック接合を作るように形成される。図４による実装においては、ゲート電極４５４は、第１、第２および第３ゲート誘電体セグメント４４１、４４２および４４３、並びに第１および第２セグメント化誘電体セグメント４６１および４６２上に形成され、従ってＩＩＩ−Ｖ族バリア層４１８に容量的に結合している。
【００３９】
半導体４００は、第１、第２および第３ゲート誘電体セグメント４４１、４４２および４４３、並びに第１および第２セグメント化誘電体セグメント４６１および４６２の和にほぼ等しい有効ゲート長４５２を有する。しかし、図４の実装によれば、トランジスタ４００の製造中に同程度の範囲の表面４１９に損傷を与えることなく達成できるのが有利である。
【００４０】
例えば、図４に示した代表的な実装において、ゲート４５０の製造は、例えば、第１、第２および第３ゲート誘電体セグメント長４４５、４４６および４４７を収容するように、図４には示されていないフィールド誘電体層をエッチング除去することによる表面４１９の露出のみを必要とする。その結果、表面４１９を損傷させる範囲が十分に小さいにもかかわらず（つまり、長さ４４５＋長さ４４６＋長さ４４７）、有効ゲート長４５２を有するようにトランジスタ４００を製造できる。こうして、第１および第２セグメント化誘電体セグメント４６１および４６２は、トランジスタ４００の有効ゲート長の増加を引き起こし、トランジスタ４００の製造中の表面４１９への損傷を低減しつつ、トランジスタ４００がオフの時のドレイン電極４２０とソース電極４３０との間のパンチスルー破壊に対する耐性も改善する（例えば、有効ゲート長４５２の実装を可能にする）。
【００４１】
トランジスタ４００は、フィールド誘電体セグメント４７１および４７２も含み、それらはゲート４５０とソース電極４３０との間、およびゲート４５０とドレイン電極４２０との間にそれぞれ形成される。フィールド誘電体セグメント４７１および／または４７２は、例えば酸化シリコンまたは窒化シリコンのような、第１および第２セグメント化誘電体セグメント４６１および４６２を形成するのに使用されるのと同じ誘電体材料で形成できる。さらに、幾つかの実装において、フィールド誘電体セグメント４７１および／または４７２は、第１および第２のセグメント化誘電体セグメント４６１および４６２の形成とほぼ同時に形成するか、あるいは同じ堆積層から形成できる。しかし、フィールド誘電体セグメント４７２は、フィールド誘電体セグメント４７１と必ずしも同じ材料から形成する必要はないことに注意されたい。さらに、例えば酸化シリコンおよび窒化シリコンなどの、２以上の誘電体材料の組み合わせを用いて、追加のフィールド誘電体セグメントおよび／または層を形成できることに注意されたい。
【００４２】
図４に示すように、ゲート電極４５４は、有効ゲート長４５２よりも大きな長さを有するように、フィールド誘電体セグメント４７１および４７２のうちの１つまたは双方の上に延在するように形成できる。フィールド誘電体セグメント４７１および／または４７２上でゲート電極４５４を終端することは、トランジスタ４００に対してそれぞれフィールドプレート４８１および／または４８２を提供するという追加の利益を有する。
【００４３】
ここで図５を参照すると、図５は、さらに別の実装に従うセグメント化ゲート領域を有する代表的なトランジスタの断面図を示している。図５に示すように、トランジスタ５００は、半導体本体５１０の表面５１９上に位置するドレイン電極５２０およびソース電極５３０を含む。また、トランジスタ５００は、第１、第２および第３ゲート誘電体セグメント５４１、５４２および５４３と、第１および第２セグメント化誘電体セグメント５６１および５６２上に形成されたケート電極５５４を有するゲート５５０を含む。図５には、有効ゲート長５５２、第１および第２のセグメント化誘電体セグメント長５６５および５６６、第１、第２、および第３ゲート誘電体セグメント長５４５、５４６および５４７もそれぞれ示されている。図５は、フィールド誘電体セグメント５７１および５７２、フィールドプレート５８１および５８２、および第１、第２および第３ゲート誘電体セグメント５４１、５４２および５４３を含むゲート誘電体層５４０をさらに含む。
【００４４】
トランジスタ５００は、図２（４）におけるトランジスタ２００（４００）に一般的に対応し、上記特徴に一般的に対応するものに由来する任意の特性を共有することができる。また、図５における有効ゲート長５５２を有するゲート５５０および半導体本体５１０は、図４における有効ゲート長４５２を有するゲート４５０および半導体本体４１０にそれぞれ対応する。図５における第１、第２および第３ゲート誘電体セグメント５４１、５４２および５４３は、図４における第１および第２ゲート誘電体セグメント４４１、４４２および４４３に対応する一方、第１および第２セグメント化誘電体セグメント５６１および５６２は、第１および第２のセグメント化誘電体セグメント４６１および４６２に対応する。さらに、図５におけるドレイン電極５２０およびソース電極５３０は、図４におけるドレイン電極４２０およびソース電極４３０にそれぞれ対応する。
【００４５】
図５に示すように、半導体本体５１０は、基板５１２と、遷移層５１４と、ＧａＮチャネル層５１６と、ＡｌＧａＮバリア層５１８と、ＧａＮチャネル層５１６とＡｌＧａＮバリア層５１８とのヘテロ接合界面付近に生成される２ＤＥＧ５１７とを含む。基板５１２および遷移層５１４は、図４における基板４１２および遷移層４１４にそれぞれ対応し、上記対応するこれらに対応する任意の特徴を有することができる。図５の代表的な実施例によれば、トランジスタ５００は、ＩＩＩ族窒化物ＨＥＭＴとして示されていることに注意されたい。
【００４６】
トランジスタ５００は、第１、第２および第３ゲート誘電体セグメント５４１、５４２および５４３、並びに第１および第２セグメント化誘電体セグメント５６１および５６２の和にほぼ等しい有効ゲート長５５２を有する。しかし、図５の実装によれば、有効ゲート長５５２は、トランジスタ５００の製造中に同程度の範囲の表面５１９に損傷を与えることなく実現できるのが有利である。
【００４７】
例えば、図５に示した代表的な実装において、ゲート５５０の製造は、例えば、第１、第２および第３のゲート誘電体セグメント長５４５、５４６および５４７を収容するように、図５に示されていないバリア誘電体層をエッチング除去することにより、表面５１９の露出のみを必要とする。その結果、表面５１９に損傷を与える範囲が十分に小さいにもかかわらず（つまり、長さ５４５、長さ５４６、長さ５４７）、有効ゲート長５５２を有するようにトランジスタ５００を製造できる。このように、第１および第２セグメント化誘電体セグメント５６１および５６２は、トランジスタ５００の有効ゲート長の増加させて、トランジスタ５００がオフの時のドレイン電極５２０とソース電極５３０との間のパンチスルー破壊に対する耐性を改善することができる。
【００４８】
図４におけるトランジスタ４００と同様に、トランジスタ５００は、フィールド誘電体セグメント５７１および５７２も含み、それらはゲート５５０とソース電極５３０との間、およびゲート５５０とドレイン電極５２０との間にそれぞれ形成される。フィールド誘電体セグメント５７１および５７２は、フィールド誘電体セグメント５７１および５７２にそれぞれ対応し、従って、上記フィールド誘電体セグメント４７１および４７２に由来する任意の特徴を有するように特徴付けることができる。また、図５におけるトランジスタ５００は、図４におけるフィールドプレート４８１および４８２にそれぞれ対応するフィールドプレート５８１および５８２を含むように示されている。
【００４９】
また、トランジスタは、表面５１９、第１および第２のセグメント化誘電体セグメント５６１および５６２、並びにフィールド誘電体セグメント５７１および５７２上に共形に（ｃｏｎｆｏｒｍａｌｌｙ）配置されたゲート誘電体層５４０を含む。ゲート誘電体層５４０は、第１、第２および第３のゲート誘電体セグメント５４１、５４２および５４３を含む。さらに、ゲート誘電体層５４０は、第１および第２のセグメント化誘電体セグメント５６１および５６２の有効厚みに対してだけでなく、第１および第２のセグメント化誘電体セグメント長５６５および５６６に寄与する。図５に示すように、ゲート電極５５４は、有効ゲート長５５２よりも大きな長さを有するように、追加のフィールド誘電体５６０およびゲート誘電体層５４０上に延在するように形成できる。追加のフィールド誘電体５６０およびデート誘電体層５４０上のゲート電極５５４を終端することは、トランジスタ５００に対してそれぞれフィールドプレート５８１および／または５８２を提供するという追加の利益を有する。
【００５０】
このように、各ゲート誘電体セグメント間に位置するセグメント化誘電体セグメントを有するセグメント化活性ゲート領域を実装することにより、本願は、ゲート誘電体セグメントおよびセグメント化誘電体セグメントの長さの和にほぼ等しい有効ゲート長を有する、パワートランジスタのようなトランジスタを開示している。ゲート誘電体セグメント間の１以上のセグメント化誘電体セグメントの形成は、トランジスタの有効ゲート長の増加を引き起こし、トランジスタの製造中のトランジスタ表面への損傷を低減しつつ、トランジスタがオフの時のドレインとソースとの間のパンチスルーを防止する。さらに、ゲート誘電体セグメント間にセグメント化誘電体セグメントを配置することにより活性ゲート領域をセグメント化することにより、トランジスタの熱安定性を改善できる。
【００５１】
上記記載から、本願に記載された概念を実装するために、その概念の範囲から離れることなく様々な技術を使用できることは明らかである。さらに、その概念をある特定の実装に関連して説明したが、当業者は、これらの概念の範囲から離れることなく、形式および詳細に変更を加えることができるのを理解するだろう。よって、説明した実装は、あくまで説明のためであり、限定するものでないと考えるべきである。本願は、ここに説明した実装に限定されず、本開示の範囲から離れることなく多くの再構成、変更および代替が可能であることも理解すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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