(57)【特許請求の範囲】
【請求項１】
２本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのＴ２端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのＴ１端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、
一端が前記トライアックのＴ２端子に接続され、他端が前記トライアックのＴ２端子の電位が負になるタイミングを検出する負電位検出回路、及び前記トライアックのＴ２端子の電位が正になるタイミングを検出する正電位検出回路に共通に接続された第１の高抵抗と、
前記トライアックのＴ２端子の電位が負になると前記タイミング容量に充電されている正電荷を放電する正電荷放電回路と、
前記トライアックのＴ２端子の電位が正になると前記タイミング容量に充電されている負電荷を放電する負電荷放電回路と、
前記負電位検出回路または正電位検出回路の検出出力により動作されて、前記２本の電源ライン間に印加される交流電源の正から負に極性が反転する半サイクルの期間において、前記タイミング容量に充電されていた正電荷を、前記タイミング容量の両端から、前記正電荷放電回路で放電させ、かつ前記タイミング容量が負に充電されていく動作に影響させず、かつ前記２本の電源ライン間に印加される交流電源の負から正に極性が反転する半サイクルの期間において、前記タイミング容量に充電されていた負電荷を、前記タイミング容量の両端から、前記負電荷放電回路で放電させ、かつ前記タイミング容量が正に充電されていく動作に影響させないようにするＳＷ回路とを有することを特徴とするトライアック起動回路。
【請求項２】
２本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのＴ２端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのＴ１端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、
一端が前記トライアックのＴ２端子に接続された第１の高抵抗であって、前記第１の高抵抗の他端は第１のＰＮＰトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタに共通に接続され、
前記第１のＰＮＰトランジスタのコレクタは第２のＮＰＮトランジスタのベースと第５のダイオードのカソードに接続され、
前記第２のＮＰＮトランジスタのエミッタと前記第５のダイオードのアノードは共通に第６のダイオードのアノードに接続され、
前記第３のＮＰＮトランジスタのコレクタは第４のＰＮＰトランジスタのベースと第７のダイオードのアノードに接続され、
前記第４のＰＮＰトランジスタのエミッタと前記第７のダイオードのカソードは共通に第８のダイオードのカソードに接続され、
前記第１のＰＮＰトランジスタのベースと前記第３のＮＰＮトランジスタのベースと前記第２のＮＰＮトランジスタのコレクタと前記第４のＰＮＰトランジスタのコレクタは前記トライアックのＴ１端子に接続され、
前記、第６のダイオードのカソードと前記第８のダイオードのアノードは、前記タイミング抵抗と前記タイミング容量と前記双方向性トリガダイオードの接続点に共通に接続されていることを特徴とするトライアック起動回路。
【請求項３】
前記第２のＮＰＮトランジスタは、２つのＮＰＮトランジスタをダーリントン接続して構成され、前記第４のＰＮＰトランジスタは、２つのＰＮＰトランジスタをダーリントン接続して構成されていることを特徴とする請求項２に記載のトライアック起動回路。
【請求項４】
２本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのＴ２端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのＴ１端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、
前記トライアックのＴ２端子に第２の高抵抗が接続され、
前記第２の高抵抗の他端は第５のＮＰＮトランジスタのベースと、第１のダイオードのアノードと第９のダイオードのカソードに接続され、
前記第５のＮＰＮトランジスタのエミッタと前記第９のダイオードのアノードは共通に第２のダイオードのアノードに接続され、
前記トライアックのＴ２端子に第３の高抵抗が接続され、
前記第３の高抵抗の他端は第６のＰＮＰトランジスタのベースと、第４のダイオードのカソードと第１０のダイオードのアノードに接続され、
前記第６のＰＮＰトランジスタのエミッタと前記第１０のダイオードのカソードは共通に第３のダイオードのカソードに接続され、
前記第１のダイオードのカソードと、前記第５のＮＰＮトランジスタのコレクタと、前記第６のＰＮＰトランジスタのコレクタと、前記第４のダイオードのアノードは、前記トライアックのＴ１端子に共通に接続され、
前記第２のダイオードのカソードと、前記第３のダイオードのアノードは、前記タイミング抵抗と、前記タイミング容量と、前記双方向性トリガダイオードの接続点に共通に接続されていることを特徴とするトライアック起動回路。
【請求項５】
前記第５のＮＰＮトランジスタは、２つのＮＰＮトランジスタをダーリントン接続して構成され、前記第６のＰＮＰトランジスタは、２つのＰＮＰトランジスタをダーリントン接続して構成されていることを特徴とする請求項４に記載のトライアック起動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトライアック起動回路に関し、特に、トライアックを使って電力調整を行うために用いて好適な技術に関する。
【背景技術】
【０００２】
ＡＣ電源に接続される白熱電球の調光、ヒータの温度、工作機械（モータ）の回転速度等の制御にトライアックを使った電力調整回路が使われている。トライアックを使った電力調整回路の一例を図５に示す。
【０００３】
従来のトライアックを使った電力調整回路においては、制御する負荷の抵抗が高いものには適さない問題があった。例えば、電力調整しない状態で３Ｗの負荷（ＡＣ１００Ｖで３．３ＫΩ）への電力を調整して小さくしようとして保持電流の小さいトライアックを使っても、電力を安定に供給できない問題があった。
【０００４】
これを具体的に説明すると、図５に示した従来のトライアック起動回路においては、２本の電源ライン間に、トライアックＴと負荷ＲＬが直列に接続されている。トライアックＴの第２電極にタイミング抵抗ＲＴ（例として、１ＫΩ〜３３０ＫΩ）が接続され（Ａ点）、タイミング抵抗ＲＴの他端はタイミング容量ＣＴ（例として、０．０２２μＦ〜０．１μＦ）と、双方向性トリガダイオードＳに接続されている（Ｂ点）。
【０００５】
また、タイミング容量ＣＴの他端は、トライアックＴのＴ１端子に続されている（Ｃ点）。さらに、双方向性トリガダイオードＳの他端は、トライアックＴのゲート端子に接続されている。
【０００６】
ＡＣ電源の正負の極性が反転する各半サイクルの開始毎に、最初オフしているトライアックＴを所定の遅延時間後に起動させて負荷ＲＬに電力を供給している。Ａ点の電圧をタイミング抵抗ＲＴを介してタイミング容量ＣＴに印加して、双方向性トリガダイオードＳの起動電圧までタイミング容量ＣＴを充電させている。
【０００７】
そして、トライアックＴを起動させるまでに要する遅延時間を制御することで、負荷ＲＬに供給する電力を調整していた。一般には、タイミング抵抗ＲＴを可変抵抗器で構成し、その値を制御している（例えば、特許文献１の図７に記載されている）。
【０００８】
タイミング容量ＣＴが起動電圧まで充電されると、双方向性トリガダイオードＳの負性特性でトライアックＴが起動されてオンするために、タイミング容量ＣＴは放電して初期化される。トライアックＴは一旦起動すると、トライアックＴに流れる電流が保持電流以下になるまでオン状態を維持する。
【０００９】
電源は交流のため、正負の極性が反転する時に、トライアックＴに流れる電流が小さくなるため、トライアックＴはオフする。よって、次の電源の正負の極性の反転した半サイクルの最初には、トライアックＴはオフしている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００‐０５０６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
負荷ＲＬに供給する電力を絞りこむため、「ＲＴ×ＣＴ」の時定数を大きくして遅延時間を延ばすと負荷ＲＬへの供給電力を安定して制御できなくなってしまう問題点があった。
【００１２】
前述の問題点を具体的に説明する。
図５に示したトライアック起動回路においては、ＡＣ電源の正負の極性が反転する各半サイクルの開始毎に、最初オフしているトライアックＴを所定の遅延時間後に起動させて負荷ＲＬに電力を供給している。そして、タイミング抵抗ＲＴを介して、Ａ点の電圧をタイミング容量ＣＴに印加して、双方向性トリガダイオードＳの起動電圧まで、タイミング容量ＣＴを充電させている。従来は、このように、トライアックＴを起動させるまでに要する遅延時間を制御することで、負荷ＲＬに供給する電力を調整していた。負荷ＲＬに供給する電力を調整する場合、一般には、タイミング抵抗ＲＴの値を制御していた。
【００１３】
タイミング容量ＣＴが起動電圧まで充電されると、双方向性トリガダイオードＳの負性特性でトライアックＴが起動されてオンするために、タイミング容量ＣＴは放電して初期化される。トライアックＴは一旦起動すると、トライアックＴに流れる電流が保持電流以下になるまでオン状態を維持する。電源は交流のため、正負の極性が反転する時に、トライアックＴに流れる電流が小さくなるため、トライアックＴはオフする。よって、次の電源の正負の極性の反転した半サイクルの最初には、トライアックＴはオフしている。トライアックＴには制御する負荷ＲＬに応じた定格のものを選ぶ必要がある。抵抗が大きくて電流の小さい負荷ＲＬの制御には保持電流の小さいトライアックを選ぶことになる。
【００１４】
図６を参照しながら、図５に示したトライアック起動回路の動作を詳細に説明する。
図６において、６１ａ〜６１ｃは、Ｃ点を基準にしたＡ点の波形、６２ａ〜６２ｃは、Ｃ点を基準にしたＢ点の波形、６３ａ〜６３ｃは、Ｃ点を基準にしたＤ点の波形（負荷ＲＬに印加される電圧波形）である。
【００１５】
図６（ａ）、（ｂ）に示すように、タイミング抵抗ＲＴを小さくして、負荷ＲＬに大きな電力を供給する状態から、タイミング抵抗ＲＴを大きくしていけば、図６（ｃ）、に示すように、負荷ＲＬへの供給電力を小さくすることができた。
【００１６】
しかし、図６（ｃ）に示したような大きな、タイミング抵抗ＲＴの値で動作開始すると、電力を小さく絞って安定して動作できていた条件にもかかわらず、図７（ａ）に示すように負荷ＲＬに電力が供給されない状態が続くようになってしまう。図７において、７１ａ、７１ｂはＣ点を基準にしたＡ点の波形、７２ａ、７２ｂはＣ点を基準にしたＢ点の波形、７３ａ、７３ｂはＣ点を基準にしたＤ点の波形である。
【００１７】
あるいは、図６（ｃ）に示すように電力を絞った状態の時に、電源電圧変動等で一度電源電圧が下がって、トライアックＴに起動がかからないことがあると、図７（ａ）に示すように負荷ＲＬに電力が供給されない状態が続くようになってしまう。
【００１８】
また、負荷ＲＬの抵抗が大きくて電流が小さい場合は図７（ｂ）に示すように、一旦、トライアックＴが起動してオンしても電源電圧が小さくなると、トライアックＴの保持電流以下になって、トライアックＴがオフしてしまう。
【００１９】
図７（ａ）、（ｂ）に示した例では、ＡＣ電源の正負の極性が反転する各半サイクルの最初に、タイミング容量ＣＴが逆向けに充電された状態から始まるので安定に電力調整ができていなかった。これは、従来例ではトライアックＴを確実に起動することができるＲＴ×ＣＴの小さい範囲でしか安定に動作しないからである。すなわち、負荷ＲＬを駆動する電力を絞り込む制御を安定して行うことができない問題点があった。
本発明は前述の問題点に鑑み、タイミング抵抗の設定を大きくして、負荷への供給電力を絞った時でも、負荷への供給電力を安定して制御できるようにすることを目的とする。
【課題を解決するための手段】
【００２０】
本発明のトライアック起動回路は、２本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのＴ２端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのＴ１端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、一端が前記トライアックのＴ２端子に接続され、他端が前記トライアックのＴ２端子の電位が負になるタイミングを検出する負電位検出回路、及び前記トライアックのＴ２端子の電位が正になるタイミングを検出する正電位検出回路に共通に接続された第１の高抵抗と、前記トライアックのＴ２端子の電位が負になると前記タイミング容量に充電されている正電荷を放電する正電荷放電回路と、前記トライアックのＴ２端子の電位が正になると前記タイミング容量に充電されている負電荷を放電する負電荷放電回路と、前記負電位検出回路または正電位検出回路の検出出力により動作されて、前記２本の電源ライン間に印加される交流電源の正から負に極性が反転する半サイクルの期間において、前記タイミング容量に充電されていた正電荷を、前記タイミング容量の両端から、前記正電荷放電回路で放電させ、かつ前記タイミング容量が負に充電されていく動作に影響させず、かつ前記２本の電源ライン間に印加される交流電源の負から正に極性が反転する半サイクルの期間において、前記タイミング容量に充電されていた負電荷を、前記タイミング容量の両端から、前記負電荷放電回路で放電させ、かつ前記タイミング容量が正に充電されていく動作に影響させないようにするＳＷ回路と有することを特徴とする。
【００２１】
本発明のトライアック起動回路は、２本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのＴ２端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのＴ１端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、一端が前記トライアックのＴ２端子に接続された第１の高抵抗であって、前記第１の高抵抗の他端は第１のＰＮＰトランジスタのエミッタと第３のＮＰＮトランジスタのエミッタに共通に接続され、前記第１のＰＮＰトランジスタのコレクタは第２のＮＰＮトランジスタのベースと第５のダイオードのカソードに接続され、前記第２のＮＰＮトランジスタのエミッタと前記第５のダイオードのアノードは共通に第６のダイオードのアノードに接続され、前記第３のＮＰＮトランジスタのコレクタは第４のＰＮＰトランジスタのベースと第７のダイオードのアノードに接続され、前記第４のＰＮＰトランジスタのエミッタと前記第７のダイオードのカソードは共通に第８のダイオードのカソードに接続され、前記第１のＰＮＰトランジスタのベースと前記第３のＮＰＮトランジスタのベースと前記第２のＮＰＮトランジスタのコレクタと前記第４のＰＮＰトランジスタのコレクタは前記トライアックのＴ１端子に接続され、前記、第６のダイオードのカソードと前記第８のダイオードのアノードは、前記タイミング抵抗と前記タイミング容量と前記双方向性トリガダイオードの接続点に共通に接続されていることを特徴とする。
また、本発明のトライアック起動回路の他の特徴とするところは、前記第２のＮＰＮトランジスタは、２つのＮＰＮトランジスタをダーリントン接続して構成され、前記第４のＰＮＰトランジスタは、２つのＰＮＰトランジスタをダーリントン接続して構成されていることを特徴とする。
【００２２】
本発明のトライアック起動回路は、２本の電源ライン間にトライアックと負荷が直列に接続されており、前記トライアックのＴ２端子にタイミング抵抗が接続され、前記タイミング抵抗の他端はタイミング容量と双方向性トリガダイオードに接続され、前記タイミング容量の他端は前記トライアックのＴ１端子に接続され、前記双方向性トリガダイオードの他端は前記トライアックのゲート端子に接続されているトライアック起動回路において、前記トライアックのＴ２端子に第２の高抵抗が接続され、前記第２の高抵抗の他端は第５のＮＰＮトランジスタのベースと、第１のダイオードのアノードと第９のダイオードのカソードに接続され、前記第５のＮＰＮトランジスタのエミッタと前記第９のダイオードのアノードは共通に第２のダイオードのアノードに接続され、前記トライアックのＴ２端子に第３の高抵抗が接続され、前記第３の高抵抗の他端は第６のＰＮＰトランジスタのベースと、第４のダイオードのカソードと第１０のダイオードのアノードに接続され、前記第６のＰＮＰトランジスタのエミッタと前記第１０のダイオードのカソードは共通に第３のダイオードのカソードに接続され、前記第１のダイオードのカソードと、前記第５のＮＰＮトランジスタのコレクタと、前記第６のＰＮＰトランジスタのコレクタと、前記第４のダイオードのアノードは、前記トライアックのＴ１端子に共通に接続され、前記第２のダイオードのカソードと、前記第３のダイオードのアノードは、前記タイミング抵抗と、前記タイミング容量と、前記双方向性トリガダイオードの接続点に共通に接続されていることを特徴とする。
また、本発明のトライアック起動回路の他の特徴とするところは、前記第５のＮＰＮトランジスタは、２つのＮＰＮトランジスタをダーリントン接続して構成され、前記第６のＰＮＰトランジスタは、２つのＰＮＰトランジスタをダーリントン接続して構成されていることを特徴とする。
【発明の効果】
【００２３】
本発明のトライアック起動回路によれば、タイミング容量に充電されている正電荷を放電する正電荷放電回路と、タイミング容量に充電されている負電荷を放電する負電荷放電回路と、負電位検出回路または正電位検出回路の検出出力により動作されて、２本の電源ライン間に印加される交流電源の正から負に極性が反転する半サイクルの期間において、前記タイミング容量に充電されていた正電荷を、前記タイミング容量の両端から、前記正電荷放電回路で放電させ、かつ前記タイミング容量が負に充電されていく動作に影響させず、かつ前記２本の電源ライン間に印加される交流電源の負から正に極性が反転する半サイクルの期間において、前記タイミング容量に充電されていた負電荷を、前記タイミング容量の両端から、前記負電荷放電回路で放電させ、かつ前記タイミング容量が正に充電されていく動作に影響させないようにするＳＷ回路を設けたので、タイミング容量に対し電源から電流を逆向きに流して初期化するのではなく、タイミング容量の両端を放電回路で接続して放電させることで初期化することが可能となり、タイミング抵抗の設定を大きくして、負荷への供給電力を絞った時でも、負荷への供給電力を安定して制御することができる。
また、本発明の他の特徴によれば、タイミング容量を放電して初期値にするための、初期化回路の動作電流を小さくすることで、負荷に流れてしまう電流を減らして、負荷へ電力供給を調整する動作に対する影響を減らすようにすることができる。
また、本発明のトライアック起動回路のその他の特徴によれば、タイミング容量を放電させる回路と、タイミング容量を放電させる回路の動作を制御する回路と、タイミング容量を放電させる回路がタイミング抵抗を介してタイミング容量を充電する動作に影響しないようにすることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態を示し、トライアック起動回路の回路構成を示す図である。
【図２】第１の実施形態のトライアック起動回路の動作を説明する波形図である。
【図３】本発明の第２の実施形態を示し、トライアック起動回路の回路構成を示す図である。
【図４】第２の実施形態のトライアック起動回路の動作を説明する波形図である。
【図５】従来のトライアック起動回路の一例を示す図である。
【図６】従来のトライアック起動回路において、負荷に電力が供給されている動作を説明する図である。
【図７】従来のトライアック起動回路の動作を説明する図である。
【図８】背景技術のトライアック起動回路を示す図である。
【図９】背景技術のトライアック起動回路の動作を説明する波形図である。
【図１０】ダーリントン接続回路の一例を示す図である。
【発明を実施するための形態】
【００２５】
（背景技術）
図８に示した例は、図５に示した従来のトライアック起動回路に第１の初期化回路８１、第２の初期化回路８２が付加されている例である。
第１の初期化回路８１は第４の抵抗Ｒ４１、第１のダイオードＤ１、第２のダイオードＤ２で構成されている。第２の初期化回路８２は、第５の抵抗Ｒ４２、第３のダイオードＤ３、第の４ダイオードＤ４で構成されている。
【００２６】
トライアックＴのＴ２端子に第４の抵抗Ｒ４１（例えば、１５ＫΩ程度）が接続され（Ａ点）、第４の抵抗Ｒ４１の他端は第１のダイオードＤ１、第２のダイオードＤ２のアノードに共通に接続されている。また、第１のダイオードＤ１のカソードは、トライアックＴのＴ１端子（Ｃ点）に接続され、第２のダイオードＤ２のカソードはタイミング抵抗ＲＴと、タイミング容量ＣＴと、双方向性トリガダイオードＳの接続点（Ｂ点）に接続されている。
【００２７】
トライアックＴのＴ２端子に第５の抵抗Ｒ４２（例えば、１５ＫΩ程度）が接続され（Ａ点）、第５の抵抗Ｒ４２の他端は、第３のダイオードＤ３、第４のダイオードＤ４のカソードに共通に接続され、第４のダイオードＤ４のアードはトライアックＴのＴ１端子（Ｃ点）に接続されている。第３のダイオードＤ３のカソードは、タイミング抵抗ＲＴと、タイミング容量ＣＴと、双方向性トリガダイオードＳの接続点（Ｂ点）に接続されている。
なお、図８では第１の初期化回路８１と、第２の初期化回路８２の２つを用いた例を示したが、一方の初期化回路だけでも効果がある。
【００２８】
図９（ａ）を参照しながら、図８に示したトライアック起動回路の動作を説明する。この例の場合は、タイミング抵抗ＲＴの値が大きすぎてトライアックＴに起動が安定して掛らない例である。図９（ａ）において、９１ａはＣ点を基準にしたＡ点の波形、９２ａはＣ点を基準にしたＢ点の波形、９３ａはＣ点を基準にしたＤ点の波形である。
【００２９】
期間９４は、タイミング抵抗ＲＴが大きすぎてトリガ電圧に達せず、トライアックＴはオンするどうかのぎりぎりの状態でオンしなかった場合を示している。
期間９５は、電源の半サイクル終了時にタイミング容量ＣＴが初期化されておらず、電荷が残っている場合は電源から逆方向に電流を流して初期値に戻してしていた。この方法によれば、タイミング容量ＣＴを初期化するために追加した初期化回路８１、８２の動作電流が負荷ＲＬに常に流れ続けてしまう。このため、小電流なら印加されても動作に差し支えない負荷ＲＬにしか使えない問題があった。
【００３０】
図９（ｂ）に示すように、負荷ＲＬの抵抗が大きい場合（例として３．３ＫΩ）は、初期化回路の動作電流だけで、負荷ＲＬを駆動してしまう状態になってしまう。これは、電源の正負の極性反転時点で、タイミング容量ＣＴを初期値に戻すためには、第４の抵抗Ｒ４１、第５の抵抗Ｒ４２を大きくは選べないためであった。第４の抵抗Ｒ４１、第５の抵抗Ｒ４２の抵抗値を大きく選んでしまうと、タイミング容量ＣＴの端子間電圧を初期値に戻すまでの時間が延びてしまう不都合が発生する。
【００３１】
以下、図面を参照しながら本発明の実施形態を説明する。
（第１の実施形態）
図１に本実施形態によるトライアック起動回路の例を示す。
図１示すように、本実施形態のトライアック起動回路においては、電源プラグ１１に接続された２本の電源ラインＬ１、Ｌ２間に、トライアックＴと負荷ＲＬが直列に接続されており、トライアックＴのＴ２端子にタイミング抵抗ＲＴ（例として、１ＫΩ〜３３０ＫΩ）の一端が接続されている（Ａ点）。
【００３２】
タイミング抵抗ＲＴの他端はＢ点において、タイミング容量ＣＴ（例として、０．０２２μＦ〜０．１μＦ）、及び双方向性トリガダイオードＳに接続されている。また、タイミング容量ＣＴの他端は、Ｃ点においてトライアックＴのＴ１端子に接続されている。さらに、双方向性トリガダイオードＳの他端は、トライアックＴのゲート端子に接続されている。
【００３３】
トライアックＴのＴ２端子に、第１の高抵抗Ｒ１（例として、１ＭΩ）が接続され（Ａ点）、第１の高抵抗Ｒ１の他端は第１のＰＮＰトランジスタＱ１のエミッタと、第３のＮＰＮトランジスタＱ３のエミッタに共通に接続されている。さらに、第１のＰＮＰトランジスタＱ１のコレクタは第２のＮＰＮトランジスタＱ２のベースと、第５のダイオードＤ５のカソードに接続されている。
【００３４】
第２のＮＰＮトランジスタＱ２のエミッタと、第５のダイオードＤ５のアノードは共通に第６のダイオードＤ６のアノードに接続され、第３のＮＰＮトランジスタＱ３のコレクタは第４のＰＮＰトランジスタＱ４のベースと、第７のダイオードＤ７のアノードに接続されている。
【００３５】
また、第４のＰＮＰトランジスタＱ４のエミッタと、第７のダイオードＤ７のカソードは共通に第８のダイオードＤ８のカソードに接続され、第１のＰＮＰトランジスタＱ１のベースと、第３のＮＰＮトランジスタＱ３のベースと、第２のＮＰＮトランジスタＱ２のコレクタと、第４のＰＮＰトランジスタＱ４のコレクタは、トライアックＴのＴ１端子（Ｃ点）に接続されている。
【００３６】
第６のダイオードＤ６のカソードと、第８のダイオードＤ８のアノードは共通に、タイミング抵抗ＲＴと、タイミング容量ＣＴと、双方向性トリガダイオードＳの接続点（Ｂ点）に接続されている。
【００３７】
（動作の説明）
本実施形態によるトライアック起動回路は以上のような構成になっており、タイミング抵抗ＲＴ、タイミング容量ＣＴの積が電源の周期の１／４程度までは、交流電源の正負の極性が反転する各半サイクルの最初に、タイミング容量ＣＴが充電されていない（初期化されている）ため、従来例の動作を説明した図６（ａ）、（ｂ）と同じ動作になる。
【００３８】
図２は、図１に示した本実施形態によるトライアック起動回路の動作を説明する波形図である。この場合は、タイミング抵抗ＲＴ、タイミング容量ＣＴの積を大きくした場合の動作を示し、横軸が時間でＡＣ電源の２周期分を表示している。図２において、Ｃ点を基準にしたＡ点の波形２１に示すように、電源電圧の最初の正の半サイクルと続く負の半サイクルでは、トライアックＴはぎりぎり起動がかからず、続く正の半サイクルと負の半サイクルでは、トライアックＴはぎりぎり起動がかった波形を示している。
【００３９】
領域（Ｉ）、（ＩＩ）においては、正の半サイクルのなかで、Ｃ点を基準にしたＢ点の波形２２はＡ点の電圧を、タイミング抵抗ＲＴを介して、タイミング容量ＣＴに印加して充電している波形となっている。
【００４０】
領域（Ｉ）のＡ点が正の領域では、第１の高抵抗Ｒ１を介して、第１のＰＮＰトランジ
スタＱ１のエミッタからベースに電流が流れる。但し、Ｂ点の電位が負電位でないので、第２のＮＰＮトランジスタＱ２と、第６のダイオードＤ６はオフであり、電流が流れない。
【００４１】
この状態において、第６のダイオードＤ６には微小なリーク電流だけが流れるだけであるが、第２のＮＰＮトランジスタＱ２のベース・エミッタ間に逆方向に流れるのを避けるために、第５のダイオードＤ５が接続されている。よって、第１のＰＮＰトランジスタＱ１のコレクタにも電流は流れず、第１の高抵抗Ｒ１を介して、第１のＰＮＰトランジスタＱ１のエミッタに流れ込んだ電流は全て、第１のＰＮＰトランジスタＱ１のベースに流れて、負荷ＲＬに流れる。第１の高抵抗Ｒ１の抵抗値は、負荷ＲＬの抵抗値より十分大きく設定してあるので問題にならない。第３のＮＰＮトランジスタＱ３のベース、エミッタ間が逆方向にバイアスされているのでオフしている。
【００４２】
第３のＮＰＮトランジスタＱ３のベース・エミッタは、第１のＰＮＰトランジスタＱ１のベース・エミッタに並列に接続されており、第１のＰＮＰトランジスタＱ１のベース・エミッタは順方向にバイアスされているため、第３のＮＰＮトランジスタＱ３はベース・エミッタに深い逆バイアスがかかることはない。
【００４３】
タイミング容量ＣＴが正方向に充電されていくと、第８のダイオードＤ８と、第４のＰＮＰトランジスタＱ４のベース・エミッタは順方向にバイアスされるが上記の如く、第３のＮＰＮトランジスタＱ３がオフしているので、第８のダイオードＤ８と、第４のＰＮＰトランジスタＱ４には電流が流れない。よって、第８のダイオードＤ８にも電流が流れない。すなわち、領域（Ｉ）では、第６のダイオードＤ６、第８のダイオードＤ８には電流
が流れないので、タイミング抵抗ＲＴを介して、タイミング容量ＣＴを充電する動作に影響を与えない。
【００４４】
領域（Ｉ）の最後には、Ａ点の電圧が下がってＢ点の電位と同じになっている。
領域（ＩＩ）においては、Ａ点の電位の極性は正であるが時間ととともに電圧は降下しており、Ｂ点に接続されているタイミング容量ＣＴに充電された電荷は、タイミング抵抗ＲＴを介してＡ点に流れて放電しＣ点の電位に近付いていく。
【００４５】
この状態において、第１のトランジスタＱ１〜第４のトランジスタＱ４、第５のダイオードＤ５〜第８のダイオードＤ８の動作は領域（Ｉ）と同様であり、タイミング容量ＣＴに充電された電荷が、タイミング抵抗ＲＴを介して放電する動作に影響を与えない。
【００４６】
領域（ＩＩＩ）は、Ａ点の電圧の極性が正から負に反転した直後の領域であるので、Ａ点が負の電位のため、第１の高抵抗Ｒ１を介して、第３のＮＰＮトランジスタＱ３のベース・エミッタ間を順方向にバイアスし、第３のＮＰＮトランジスタＱ３のベース電流がＣ点から供給されるため、第３のＮＰＮトランジスタＱ３がオンして、第４のＰＮＰトランジスタＱ４のベースに電流を流す。
【００４７】
第４のＰＮＰトランジスタＱ４は、この電流をｈｆｅ倍に増幅して、第８のダイオードＤ８を介して、タイミング容量ＣＴに充電されていた電荷を放電させるＳＷ回路として動作するので、Ｂ点の電位は急激にＣ点の電位まで下がる。第１のＰＮＰトランジスタＱ１はベース・エミッタ間が逆向きにバイアスされるのでオフしている。
【００４８】
第６のダイオードＤ６は、逆バイアスされるのでオフで微小なリーク電流しか流れない、第２のＮＰＮトランジスタＱ２もベース・エミッタ間が逆方向にバイアスされるのでオフしている。第５のダイオードＤ５は、第２のＮＰＮトランジスタＱ２に逆バイアスが深く掛からないように、第６のダイオードＤ６に流れる微小なリーク電流をバイパスさせるためのものである。
【００４９】
領域（ＩＩＩ）以降において、Ａ点の電位が正から負に反転した後、タイミング容量ＣＴが放電されてＢ点の電位がＣ点まで下がった（タイミング容量ＣＴが初期化された）後は、第４のＰＮＰトランジスタＱ４と、第８のダイオードＤ８には電流が流れなくなりＡ点より、タイミング抵抗ＲＴを介して、タイミング容量ＣＴは負方向に充電されていく。
以降の動作は、極性が判定している違いのため、領域（Ｉ）と対称の動作であり説明は
省略する。
続く正の半サイクル以降は、タイミング抵抗ＲＴがわずかに小さく制御されたため、トライアックＴにぎりぎりで起動が掛かって、Ｃ点を基準にしたＤ点の波形図２３に示すように、負荷ＲＬに電力の供給が開始されている。
【００５０】
（本実施形態によるトライアック起動回路の効果の説明）
本実施形態によれば、電源の正負の極性が反転する半サイクルの開始時に、タイミング容量ＣＴを初期化できている。このため、タイミング抵抗ＲＴの設定を大きくして、負荷ＲＬへの供給電力を絞った時でも、負荷ＲＬへの供給電力を安定に制御できる利点がある。
【００５１】
タイミング容量ＣＴを初期化するのに、タイミング容量ＣＴの両端をＳＷ回路で接続して電荷を放電させており、負荷ＲＬに、タイミング容量ＣＴを初期化するための放電電流を流していない。
さらに、本実施形態では、タイミング容量ＣＴ初期化の為の、初期化回路の動作電流を、第２、第４のトランジスタＱ２、Ｑ４で増幅して、タイミング容量ＣＴのＳＷ回路に使っているので、初期化回路の動作電流を小さく設定できる利点がある。このため、抵抗値の高い負荷ＲＬに対しても安定に供給電力の制御ができる利点がある。
【００５２】
図１０（ａ）に第２のトランジスタＱ２をダーリントン接続した例を示し、図１０（ｂ）に第４のトランジスタＱ４をダーリントン接続した例を示す。
図１０（ａ）に示すように、２個のＮＰＮトランジスタ２１、２２を、コレクタを並列に接続し、第１トランジスタ２１のエミッタを第２トランジスタ２２のベースに接続して、１個のトランジスタ２と同じように扱う方式をダーリントン接続(Darlington transistor)という。全体のｈＦＥはそれぞれのトランジスタのｈＦＥの積となる。つまり、小さなベース電流で非常に大きなコレクタ電流を制御することが可能となる。この場合、２つのトランジスタの品種は同じである必要はない。第２のトランジスタＱ２をダーリントン接続したトランジスタに置き換えれば、初期化回路に流す動作電流をさらに小さくできる利点がある。
【００５３】
図１０（ｂ）の場合も同様に、２個のＰＮＰトランジスタ４１、４２を、コレクタを並列に接続し、第１トランジスタ４１のエミッタを第２トランジスタ４２のベースに接続して、１個のトランジスタ４と同じように扱うダーリントン接続の例を示している。
【００５４】
前述したように、本実施形態においては充電されているタイミング容量ＣＴに対し、電源から電流を逆向きに流して初期化するのではなく、タイミング容量ＣＴの両端をＳＷ回路で接続して放電させることで初期化するようにした。また、タイミング容量ＣＴを初期値にするための初期化回路の動作電流を小さくするようにした。これにより、負荷ＲＬに流れてしまう電流を減らして、負荷ＲＬへ電力供給を調整する動作に対する影響を減らすことができるようになった。
【００５５】
この為に、タイミング容量ＣＴを放電させるＳＷ回路と、タイミング容量ＣＴを放電させるＳＷ回路の動作を制御する回路と、タイミング容量ＣＴを放電させるＳＷ回路が、タイミング抵抗ＲＴを介して、タイミング容量ＣＴを充電する動作に影響しないようにすることができる。
【００５６】
（第２の実施形態）
図３に本発明の第２の実施形態の例を示す。
（トライアック起動回路の構成の説明）
図３では、電源プラグ１１に接続された２本の電源ラインＬ１、Ｌ２間に、トライアックＴと負荷ＲＬが直列に接続されており、トライアックＴのＴ２端子にタイミング抵抗ＲＴが接続され（Ａ点）、タイミング抵抗ＲＴの他端はタイミング容量ＣＴと双方向性トリガダイオードＳに接続され（Ｂ点）ている。
【００５７】
タイミング容量ＣＴの他端は、トライアックＴのＴ１端子に接続され（Ｃ点）、双方向性トリガダイオードＳの他端は、トライアックＴのゲート端子に接続され、トライアックＴのＴ２端子に第２の高抵抗Ｒ２（例として１ＭΩ）が接続され（Ａ点）、第２の高抵抗Ｒ２の他端は第５のＮＰＮトランジスタＱ５のベースと第１のダイオードＤ１のアノードと第９のダイオードＤ９のカソードに接続されている。
【００５８】
第５のＮＰＮトランジスタＱ５のエミッタと、第９のダイオードＤ９のアノードは共通に第２のダイオードＤ２のアノードに接続され、トライアックＴのＴ２端子に第３の高抵抗Ｒ３（例として１ＭΩ）が接続され（Ａ点）、第３の高抵抗Ｒ３の他端は第６のＰＮＰトランジスタＱ６のベースと第４のダイオードＤ４のカソードと第１０のダイオードＤ１０のアノードに接続され、第６のＰＮＰトランジスタＱ６のエミッタと、第１０のダイオードＤ１０のカソードは共通に第３のダイオードＤ３のカソードに接続されている。
【００５９】
第１のダイオードＤ１のカソードと、第５のＮＰＮトランジスタＱ５のコレクタと、第６のＰＮＰトランジスタＱ６のコレクタと、第４のダイオードＤ４のアノードは共通にトライアックＴのＴ１端子（Ｃ点）に接続され、第２のダイオードＤ２のカソードと、第３のダイオードＤ３のアノードは共通に、タイミング抵抗ＲＴと、タイミング容量ＣＴと、双方向性トリガダイオードＳの接続点（Ｂ点）に接続されている。
【００６０】
（第２の実施形態のトライアック起動回路の動作の説明）
本実施形態によるトライアック起動回路は以上のような構成になっており、タイミング抵抗ＲＴの他端はタイミング容量ＣＴの積が電源の周期の１／４程度までは交流電源の正負の極性が反転する各半サイクルの最初に、タイミング容量ＣＴが充電されていない（初期化されている）ため、従来例の動作を説明した図６（ａ）、（ｂ）と同じ動作になる。
【００６１】
図４は、図３に示した実施形態の動作を説明する波形図であり、タイミング抵抗ＲＴとタイミング容量ＣＴの積を大きくした場合の動作を示している。図４において、横軸が時間軸を示し、ＡＣ電源の２周期分を表示している。図４において、Ｃ点を基準にしたＡ点の波形４１に示すように、電源の正の半サイクルと続く負の半サイクルでは、トライアックＴはぎりぎり起動がかからず、続く正の半サイクルと負の半サイクルでは、トライアックＴはぎりぎり起動がかかった波形を示している。
【００６２】
領域（Ｉ）：正の半サイクルのなかでＣ点を基準にしたＢ点の波形４２はＡ点の電圧を
、タイミング抵抗ＲＴを介して、タイミング容量ＣＴに印加して充電している波形となっている。
領域（Ｉ）の間は、Ａ点から、第２の高抵抗Ｒ２を介して、第１のダイオードＤ１と、
第５のＮＰＮトランジスタＱ５のベース・コレクタ間の並列回路を介して、負荷ＲＬに電流が流れるが、第２の高抵抗Ｒ２の値を、負荷ＲＬの抵抗より十分大きく選んであるので問題を起こさない。
【００６３】
領域（Ｉ）の間は、第２のダイオードＤ２は逆バイアスされているため微小なリーク電
流のみしか流れないので、タイミング容量ＣＴの充電動作に影響を与えない。第９のダイオードＤ９は、第５のＮＰＮトランジスタＱ５のベース、エミッタ間に、第２のダイオードＤ２に流れる微小なリーク電流が逆向きに流れることを防止するためのバイパスとなっている。
【００６４】
領域（Ｉ）の間は、Ａ点から、第３の高抵抗Ｒ３を介して、負荷ＲＬには電流は流れな
い。これは、第３のダイオードＤ３、第６のＰＮＰトランジスタＱ６、第４のダイオードＤ４が逆バイアスされているため、微小なリーク電流のみしか流れないためである。第１０のダイオードＤ１０は微小なリーク電流であっても、第６のＰＮＰトランジスタＱ６のベース、エミッタ間に逆向きに電流を流すことを防止するためのバイパスとなっている。
【００６５】
領域（Ｉ）の最後ではＢ点の波形とＡ点の波形が重なっている。すなわち、Ｂ点はＡ点
の電位から、タイミング抵抗ＲＴを介して、タイミング容量ＣＴを充電してきた電位であるが、起動電位に達する前にＡ点の電位が下がってしまい、Ｂ点と同じになっている。これ以降は、Ｂ点の電位は上昇せず下降していくことになる。
【００６６】
領域（ＩＩ）においては、Ａ点の電位がＢ点より低い電圧まで下がると、第３のダイオードＤ３と第６のＰＮＰトランジスタＱ６がこれを検出し、第６のＰＮＰトランジスタＱ６のベース電流が、第３の高抵抗Ｒ３を介してＡ点に流れる。これにより、第３のダイオーＤ３を介して、第６のＰＮＰトランジスタＱ６のコレクタからベース電流のｈｆｅ倍のコレクタ電流が流れ、タイミング容量ＣＴを放電させるＳＷ回路として動作する。このため、Ｂ点の電位はＡ点の電位と同じになる。正確には、第３のダイオーＤ３の順方向電圧と、第６のＰＮＰトランジスタＱ６のベース・エミッタ間の順方向電圧の合計の約１．２ＶだけＢ点の電位が高い電圧となる。
【００６７】
領域（ＩＩ）の間は領域（Ｉ）と同じく、Ａ点から、第２の高抵抗Ｒ２を介して、第１のダイオードＤ１と、第５のＮＰＮトランジスタＱ５のベース・コレクタ間の並列回路を介して、負荷ＲＬに電流が流れるが、第２の高抵抗Ｒ２の値を、負荷ＲＬの抵抗より十分大きく選んであるので問題を起こさない。
【００６８】
第２のダイオーＤ２は、逆バイアスされているため微小なリーク電流のみしか流れないので、タイミング容量ＣＴの充電動作に影響を与えない。第９のダイオードＤ９は微小なリーク電流とであっても、第５のＮＰＮトランジスタＱ５のベース、エミッタ間に逆向きに電流を流すことを防止するためのバイパスとなっている。
【００６９】
領域（ＩＩ）以降の動作の説明、すなわち領域（ＩＩＩ）及び（ＩＶ）の説明は、電源の極性が異なることで、第２の高抵抗Ｒ２側と第３の高抵抗Ｒ３側の回路が入れ替わって対称に動作するので、説明は省略する。
さらに続く正の半サイクル以降では、タイミング抵抗ＲＴがわずかに小さく制御されたため、トライアックＴにぎりぎりで起動が掛かって、Ｃ点を基準にしたＤ点の波形４３に示すように、負荷ＲＬに電力の供給が開始されている。
【００７０】
（本実施形態によるトライアック起動回路の効果の説明）
第２の実施形態のトライアック起動回路によれば、電源の正負極性が反転する各半サイクルの最初に、タイミング容量ＣＴを初期化することができるので、ＲＴ×ＣＴを大きくしても安定したタイミングで、トライアックＴを起動させて、負荷ＲＬに供給する電力を制御することができる。
【００７１】
また、タイミング容量ＣＴを初期化するのに、タイミング容量ＣＴの両端に、ＳＷ回路を設けて電荷を放電させているので、負荷ＲＬに、タイミング容量ＣＴを初期化するための電流を流していない。
さらに、タイミング容量ＣＴの初期化するための、初期化回路の動作電流を、第５のトランジスタＱ５、第６のトランジスタＱ６の電流増幅率倍大きくした電流で、タイミング容量ＣＴの放電を行うようにした。このため、初期化回路の動作電流を小さくできるので、大きい抵抗の負荷ＲＬの電力制御に使える利点がある。
さらに、第５のトランジスタＱ５、第６のトランジスタＱ６をダーリントン接続したトランジスタに置き換えれば、初期化回路に流す動作電流をさらに小さくできる利点がある。
【符号の説明】
【００７２】
１１  電源プラグ
Ｌ１、Ｌ２  電源ライン
Ｔ  トライアック、
ＲＬ  負荷
ＲＴ  タイミング抵抗
ＣＴ  タイミング容量
Ｓ  双方向性トリガダイオード
Ｒ１  第１の高抵抗
Ｒ２  第２の高抵抗
Ｒ３  第３の高抵抗
Ｒ４１第４の抵抗
Ｒ４２第５の抵抗
Ｑ１  第１のＰＮＰトランジスタ
Ｑ２  第２のＮＰＮトランジスタ
Ｑ３  第３のＮＰＮトランジスタ
Ｑ４  第４のＰＮＰトランジスタ
Ｑ５  第５のＮＰＮトランジスタ
Ｑ６  第６のＰＮＰトランジスタ
Ｄ１  第１のダイオード
Ｄ２  第２のダイオード
Ｄ３  第３のダイオード
Ｄ４  第４のダイオード
Ｄ５  第５のダイオード
Ｄ６  第６のダイオード
Ｄ７  第７のダイオード
Ｄ８  第８のダイオード
Ｄ９  第９のダイオード
Ｄ１０  第１０のダイオード
【図１】
0005685500.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005685500.tif 000008
【図８】
0005685500.tif 000009
【図９】
0005685500.tif 000010
【図１０】
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