(57)【特許請求の範囲】
【請求項１】
シェーダフィルタデータのキャッシングのための方法であって、
複数のレベル１キャッシュシステムへのアクセスに対するシェーダパイプフィルタからの読み出し及び書き込み命令を受け取ることと、
前記シェーダパイプフィルタからの前記命令を実行することと、
前記複数のレベル１キャッシュシステムの間で共有されるように画定されるレベル１キャッシュシステム内のメモリ領域を割り当てることと、
前記複数のレベル１キャッシュシステムからレベル２キャッシュシステムへの読み出し及び書き込み要求を管理することと、を備えた方法。
【請求項２】
前記受け取ることは複数のシェーダパイプフィルタから受け取ることを備えている、請求項１に記載の方法。
【請求項３】
前記シェーダパイプフィルタは、前記共有されたレベル１キャッシュシステム内のデータにアクセスする、請求項１に記載の方法。
【請求項４】
前記複数のレベル１キャッシュシステムから前記レベル２キャッシュシステムへの読み出し及び書き込み要求を管理することとは、前記複数のレベル１キャッシュシステムから複数のレベル２キャッシュシステムへの読み出し及び書き込み要求を管理することとを備えている、請求項１に記載の方法。
【請求項５】
前記方法はハードウエア記述言語命令を合成することによって実行される、請求項１に記載の方法。
【請求項６】
シェーダフィルタデータをキャッシングするためのシステムであって、
プロセッサと、
前記プロセッサと通信するメモリと、を備え、
前記メモリは、
複数のレベル１キャッシュシステムへのアクセスに対するシェーダパイプフィルタからの読み出し及び書き込み命令を受け取ることと、
前記シェーダパイプフィルタからの前記命令を実行することと、
前記複数のレベル１キャッシュシステムの間で共有されるように画定されるレベル１キャッシュシステム内のメモリ領域を割り当てることと、
前記複数のレベル１キャッシュシステムからレベル２キャッシュシステムへの読み出し及び書き込み要求を管理することと、を前記プロセッサに指示するための複数の処理命令を記憶するように構成されている、システム。
【請求項７】
複数のシェーダパイプフィルタからの命令を管理することを前記プロセッサにさせるように構成された命令を更に備えた、請求項６に記載のシステム。
【請求項８】
前記複数のレベル１キャッシュシステムを管理することを前記プロセッサにさせるように構成された命令を更に備えた、請求項６に記載のシステム。
【請求項９】
複数のレベル２キャッシュシステムを管理することを前記プロセッサにさせるように構成された命令を更に備えた、請求項６に記載のシステム。
【請求項１０】
シェーダフィルタデータをキャッシングするためのシステムであって、
複数のレベル１キャッシュシステムへのアクセスに対するシェーダパイプフィルタからの読み出し及び書き込み命令を受け取る手段と、
前記シェーダパイプフィルタからの前記命令を実行する手段と、
前記複数のレベル１キャッシュシステムの間で共有されるように画定されるレベル１キャッシュシステム内のメモリ領域を割り当てる手段と、
前記複数のレベル１キャッシュシステムからレベル２キャッシュシステムへの読み出し及び書き込み要求を管理する手段と、を備えたシステム。
【請求項１１】
複数のシェーダパイプフィルタからの命令を管理する手段を更に備えた、請求項１０に記載のシステム。
【請求項１２】
前記複数のレベル１キャッシュシステムを管理する手段を更に備えた、請求項１０に記載のシステム。
【請求項１３】
複数のレベル２キャッシュシステムを管理する手段を更に備えた、請求項１０に記載のシステム。
【請求項１４】
１つ以上のプロセッサベースのコンピュータシステムによって実行される１つ以上の命令であって、シェーダフィルタデータをキャッシングする方法を前記コンピュータシステムに実行させる１つ以上の命令の１つ以上のシーケンスを伝えるコンピュータ可読記憶媒体であって、前記方法は、
複数のレベル１キャッシュシステムへのアクセスに対するシェーダパイプフィルタからの読み出し及び書き込み命令を受け取ることと、
前記シェーダパイプフィルタからの前記命令を実行することと、
前記複数のレベル１キャッシュシステムの間で共有されるように画定されるレベル１キャッシュシステム内のメモリ領域を割り当てることと、
前記複数のレベル１キャッシュシステムからレベル２キャッシュシステムへの読み出し及び書き込み要求を管理することと、を備えているコンピュータ可読記憶媒体。
【請求項１５】
前記方法は、複数のシェーダパイプフィルタからのコマンドを管理することをさらに備えている、請求項１４に記載のコンピュータ可読記憶媒体。
【請求項１６】
前記方法は、前記複数のレベル１キャッシュシステムを管理することをさらに備えている、請求項１４に記載のコンピュータ可読記憶媒体。
【請求項１７】
前記方法は、複数のレベル２キャッシュシステムを管理することをさらに備えている、請求項１４に記載のコンピュータ可読記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してコンピュータシステム内で実行される計算処理に関し、より特定的にはコンピュータシステム内で実行されるグラフィックス処理タスクに関する。
【背景技術】
【０００２】
グラフィックス処理ユニット（ＧＰＵ）は、グラフィックス処理タスクを実行するために特別に設計された複合的な(complex)集積回路である。ＧＰＵは、例えば、ビデオゲームアプリケーション等のエンドユーザアプリケーションによって要求されるグラフィックス処理タスクを実行することができる。このような例においては、エンドユーザアプリケーションとＧＰＵの間にいくつものソフトウエアの階層が存在する。
【０００３】
エンドユーザアプリケーションはアプリケーションプログラミングインタフェース（ＡＰＩ）と通信する。ＡＰＩは、ＧＰＵに依存するフォーマットでよりはむしろ標準化されたフォーマットでエンドユーザアプリケーションがグラフィックスデータ及び命令を出力することを可能にする。マイクロソフトコープ(Microsoft Corp.)により開発されたＤｉｒｅｃｔＸ（登録商標）及びシリコングラフィックスインク(Silicon Graphics, Inc.)により開発されたＯｐｅｎＧＬ（登録商標）を含め、何種類ものＡＰＩが商業的に入手可能である。ＡＰＩはドライバと通信する。ドライバはＡＰＩから受け取った標準コードをＧＰＵが理解する固有のフォーマットの命令に変換する。ドライバは典型的にはＧＰＵの製造業者によって書かれる。ＧＰＵはそうしてドライバからの命令を実行する。
【０００４】
ＧＰＵは、描画(rendering)として知られる処理において、その構成要素のより高い階層記述から画像を作り出すピクセルを生成する。ＧＰＵは典型的には、ピクセル、テクスチャ、及び幾何データを処理するパイプラインの使用による連続的描画の概念を利用している。これらのパイプラインはしばしば、固定機能特殊目的パイプラインの集合、例えばラスタライザ(rasterizers)、セットアップエンジン(setup engines)、カラーブレンダ(color blenders)、ヒエラチカルデプス(hieratical depth)、テクスチャマッピング(texture mapping)及びシェーダパイプ又はシェーダパイプラインで達成可能なプログラム可能な段階の集合の意味を持ち、「シェーダ」は描画効果を生じさせる前にグラフィックリソースによって用いられる一連のソフトウエア命令を参照するコンピュータグラフィックスでの用語である。またＧＰＵは、より高いスループットを得るために並列処理設計にある多重化プログラム可能パイプラインを採用することもできる。シェーダパイプラインの多重化はシェーダパイプアレイと称されることもある。
【０００５】
また、ＧＰＵはテクスチャマッピングとして知られる概念をも支持する。テクスチャマッピングは、テクスチャの隣接ピクセル又はテクセル(texels)の色の使用を通して、テクスチャマッピングされたピクセルに対してテクスチャ色を決定するために用いられる処理である。その処理はテクスチャ平滑化又はテクスチャ補間とも称される。しかし、高画像品質テクスチャマッピングは高度な計算上の複雑性を必要とする。
【０００６】
更に、統合化シェーダを備えたＧＰＵは、ピクセル、頂点、プリミティブ(primitive)、表面からの多くの種類のシェーダ処理を同時に支持もするので、汎用のコンピュータはより高性能な汎用メモリアクセス能力に対する要求を高めている。
【０００７】
テクスチャフィルタはピクセルデータのためのローカルキャッシュメモリへの高速アクセスに頼っている。しかし、テクスチャフィルタのための専用のローカルキャッシュメモリの使用は、より一般目的の共用メモリの使用を典型的には阻害する。一般目的の共用メモリはより柔軟な一方で、典型的には応答時間がより遅く従ってより低い性能基準しか満たさない(less performant)。
【０００８】
新しいソフトウエアアプリケーションの高まりつつある複雑性に鑑み、効率的で高品質な描画、テクスチャフィルタリング及び誤り訂正をＧＰＵにおいて提供する要求もまた高まっている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従って、前述した欠点を軽減するシステム及び／又は方法が求められている。特に、集中型の共用可能なレベル２キャッシュシステムと組み合わされた各テクスチャフィルタのための分散型のレベル１キャッシュシステムが求められている。
【課題を解決するための手段】
【００１０】
この欄は本発明の幾つかの側面を概説することを目的としており、幾つかの望ましい実施形態を簡潔に紹介するためのものである。この欄の目的を曖昧にすることを避けるために単純化又は省略がなされているかもしれない。当該単純化又は省略が本発明の範囲を限定することは意図されていない。ここに具象化され且つ広く記述される本発明の原理に従い、本発明は方法及び装置を含み、それによりシェーダパイプテクスチャフィルタは、レベル１キャッシュシステムを記憶の主要方法として用いるが、レベル２キャッシュシステムに対する読み出し及び書き込みを必要に応じてレベル１キャッシュシステムにさせる能力を有している。各レベル１キャッシュシステムは特定のシェーダパイプテクスチャフィルタを伴うが、レベル２キャッシュメモリはそのような関係性を持たず、従って全てのレベル１キャッシュシステムにとって利用可能である。また、レベル１キャッシュシステムは、他のリソースの間で共有可能に画定されるメモリ領域を割り当てることができる。
【００１１】
本発明の実施形態においては、２つのシェーダパイプテクスチャフィルタが単一のレベル１キャッシュシステムへのアクセスを有するように、レベル１キャッシュシステムはデュアルアクセスで構成されている。
【００１２】
他の実施形態においては、１つより多いレベル２キャッシュシステムが各レベル１キャッシュシステムによってアクセス可能に構成される。
【００１３】
他の実施形態においては、レベル１キャッシュシステムとレベル２キャッシュシステムの間での通信が１つより多いメモリチャネルを利用し、それによりより大きなデータスループットがもたらされる。
【００１４】
他の実施形態においては、１つ以上のレベル１キャッシュシステムは、他のレベル１キャッシュシステムを含む他のリソースの間で共有されるべく画定されるメモリの領域を割り当てることができる。特定の例においては、このアプローチは、要求されたデータが既にレベル２キャッシュシステムからレベル１キャッシュシステムへ移動している場合に、テクセルデータのより速いフェッチ(fetch)時間を可能にすることになる。
【００１５】
本発明の更なる特徴及び利点の他、本発明の種々の実施形態の構成及び動作は、添付の図面を参照して以下に詳細に記述されている。本発明がここに記述される特定の実施形態に限定されないことを特記しておく。当該実施形態は例示の目的のみのためにここに提示されている。追加的な実施形態はここに含まれる教示に基き関連分野を含めた当業者にとって明らかであろう。
【図面の簡単な説明】
【００１６】
添付の図面は、ここに組み込まれまた出願書類の一部をなし、本発明の実施形態を示しそして、上述の一般的な説明及び以下に示される実施形態の詳細な説明と共に本発明の原理を説明するのに役立つ。
【００１７】
【図１】図１は単一のレベル２キャッシュシステムを伴う単一のレベル１キャッシュシステムの実施又は実装を示すシステム図である。
【００１８】
【図２】図２は複数のレベル１及びレベル２キャッシュシステムの実施又は実装を示すシステム図である。
【００１９】
【図３】図３はデュアルポートレベル１及び複数のレベル２キャッシュシステムの実施又は実装を示すシステム図である。
【００２０】
【図４】図４はシェーダフィルタキャッシュシステムのための方法の実施を示すフローチャートである。
【００２１】
本発明の特徴及び利益は、図面と共に以下に記述される詳細な説明からより明らかになり、図面において同様の参照符号は全体を通して対応する要素を特定する。図面において、同様の参照数字は一般的に同一の、機能的に類似の、及び／又は構造的に類似の要素を示す。ある要素が最初に現れる図面は対応する参照番号の一番左の桁の１つ以上の数字によって示される。
【発明を実施するための形態】
【００２２】
本発明は、本発明の種々の「実施形態」の以下の説明からよりよく理解されるであろう。このように、特定の種々の「実施形態」は本発明の種々の見え方であり、しかしその見え方の各々は本発明全体ではない。１つの視点においては、本発明は集中型のレベル２キャッシュシステムを伴う分散型のレベル１キャッシュシステムに関連している。各シェーダパイプテクスチャフィルタは専用のレベル１キャッシュシステムを有しており、レベル１キャッシュシステムはその範囲内に含まれるテクセルデータに対する読み出し及び書き込みアクセスを提供する。また、１つ以上のレベル２キャッシュシステムがあり、レベル２キャッシュシステムはシェーダパイプテクスチャフィルタにとって専用ではなく、従って全てのレベル１キャッシュシステムによってアクセス可能である。
【００２３】
特定の構成、配置、及びステップが論じられるが、このことは例示的な目的のみのためのものであることが理解されるべきである。関連分野を含めた当業者であれば、本発明の精神及び範囲から逸脱することなしに他の構成、配置、及びステップが用いられ得ることを認識するであろう。この発明が種々の他の応用においても採用され得ることは、関連分野を含めた当業者にとって明らかであろう。
【００２４】
尚、「１つの実施形態」、「実施形態」、「例示的実施形態」等に対する明細書での言及は、説明される実施形態が特定の特徴、構造、又は特性を含んでいてよいが、全ての実施形態が必ずしも当該特定の特徴、構造、又は特性を含む必要はないことを示している。また、そのような表現は必ずしも同じ実施形態を参照していない。更に、特定の特徴、構造、又は特性が実施形態に関連して説明されている場合には、明白に説明されていようとなかろうと、他の実施形態に関連して当該特定の特徴、構造、又は特性を具現化することは当業者の知識の範囲内にあることと言える。
【００２５】
本発明は特定の応用のための例示的な実施形態を参照してここに説明されるが、本発明はそれらに限定されないことが理解されるべきである。当業者であれば、ここに提供される教示を利用して、当該範囲内での及び本発明が顕著に有用であろう追加的な分野での追加的な修正、応用、及び実施形態を認識するであろう。
【００２６】
図１は本発明の実施形態に従う単一のレベル１キャッシュシステム及び単一のレベル２キャッシュシステム１００の図である。システム１００は単一のシェーダパイプテクスチャフィルタ１１０を備えており、これに付随するレベル１キャッシュシステム１２０はワイドチャネルメモリバス１２５を利用してレベル２キャッシュシステム１３０と通信するように構成される。
【００２７】
図１に示される実施形態においては、シェーダパイプテクスチャフィルタ１１０は特定のピクセルの色を決定するために双線形(bilinear)フィルタリングの概念を採用している。双線形フィルタリングの間、シェーダパイプテクスチャフィルタ１１０は問題のピクセルに最も近い４つのピクセルに対してテクセル(texel)データを解析する。４つのテクセルに対するテクセルデータは次いで、望ましい結果を計算する距離に従う加重平均によって結合される。問題のテクセルデータは、動作中のシェーダパイプテクスチャフィルタ１１０に付随するレベル１キャッシュシステム１２０から検索・回収される(retrieved)。
【００２８】
しかし、もし望ましいテクセルデータが望ましい時間にレベル１キャッシュシステム１２０に無い場合、レベル１キャッシュシステム１２０は望ましいテクセルデータに対する読み出し要求をレベル２キャッシュシステム１３０に対して発行する。この場合、要求されたデータは次いで、シェーダパイプテクスチャフィルタ１１０によって解析され且つ処理されるために、レベル２キャッシュシステム１３０からレベル１キャッシュシステム１２０へコピーされる。
【００２９】
図２は本発明の実施形態に従いレベル１キャッシュ及びレベル２キャッシュシステムを伴う多重化シェーダパイクテクスチャフィルタの図である。システム２００は１つ以上のシェーダパイプテクスチャフィルタを備えており、これらはここでは符号１１０−１〜１１０−Ｎで表されるシェーダパイプテクスチャフィルタ１乃至シェーダパイプテクスチャフィルタＮで示され、「Ｎ」は１より大きい正の整数を表す。システム２００はまた、各シェーダパイプテクスチャフィルタに付随するレベル１キャッシュシステムを備えており、これらはここでは符号１２０−１〜１２０Ｎで表されるＬ１−１キャッシュシステム乃至Ｌ１−Ｎキャッシュシステムで示され、「Ｎ」は１より大きい正の整数を表す。また、レベル１キャッシュシステム１２０−１〜１２０Ｎを一連のレベル２キャッシュシステムにリンクするワイドチャネルメモリバス１２５が含まれている。この実施形態では、レベル２キャッシュシステムは１つ以上のレベル２キャッシュシステムを含み、これらはここでは符号１３０−１〜１３０−Ｍで表されるＬ２−１キャッシュシステム乃至Ｌ２−Ｍキャッシュシステムで示され、「Ｍ」は１より大きい整数であるが、必ずしもレベル１キャッシュシステムの数Ｎと同じでなくてよい。
【００３０】
図２の実施形態においては、シェーダパイプテクスチャフィルタ１１０−１〜１１０Ｎの各々は、特定のピクセルの色を決定する双線形フィルタリングの概念を採用している。上述したように、各シェーダパイプテクスチャフィルタ１１０−１〜１１０Ｎは、問題のピクセルに最も近い４つのピクセルに対するテクセルデータを解析する必要がある。従って、各シェーダパイプテクスチャフィルタに対する問題のテクセルデータは、それに付随するレベル１キャッシュシステムから検索・回収される。であるから、シェーダパイプテクスチャフィルタ１１０−１はテクセルデータに対する要求をＬ１−１キャッシュシステム１２０−１に対して発行する。残りのシェーダパイプテクスチャフィルタは同様にしてテクセルデータ要求を発行することになる。
【００３１】
しかし、もし任意の特定のシェーダパイプテクスチャフィルタに対する望ましいテクセルデータがそれに付随するレベル１キャッシュシステム１２０内に存在しなければ、レベル１キャッシュシステムは望ましいテクセルデータに対する読み出し要求をレベル２キャッシュシステム１３０に対して発行することができる。図２の実施形態には多重化されたレベル２キャッシュシステムがあるので、そのうちの１つ以上がテクセルデータに対するレベル１キャッシュシステム要求に応答することができる。しかしながら、他の実施形態においては、多重化されたシェーダパイプテクスチャフィルタ及び付随するレベル１キャッシュシステムを有している一方で単一のレベル２キャッシュシステムがあってもよい。
【００３２】
図２に関する他の実施形態においては、１つ以上のレベル１キャッシュシステムは、他のレベル１キャッシュシステムを含む他のリソースの間で共有されるべく画定されたメモリの領域を割り当てることができる。特定の例においては、このアプローチは、要求されたデータが既にレベル２キャッシュシステムからレベル１キャッシュシステムへ移動している場合に、テクセルデータのより速いフェッチ(fetch)時間を可能にする。
【００３３】
図３は本発明の実施形態に従いデュアルポートのレベル１キャッシュ及び多重化されたレベル２キャッシュシステムを伴う多重化シェーダパイクテクスチャフィルタの図である。システム３００は、各々が２つまでのシェーダパイプテクスチャフィルタを支持する１つ以上のデュアルポートのレベル１キャッシュシステムと、レベル２キャッシュシステムとを備えている。この実施形態では、レベル１キャッシュシステムは２つまでのシェーダパイプテクスチャフィルタをそれらのテクセルデータの要求に対して支持する。この実施形態では、符号３２０−１〜３２０−Ｎで表される１つ以上のレベル１キャッシュシステムＬ１−１〜Ｌ１−Ｎがあり、Ｎは正の整数を示す。ここで、各レベル１キャッシュは、シェーダパイプテクスチャフィルタＡ，３１０及びシェーダパイプテクスチャフィルタＢ，３１２として示される２つのシェーダパイプテクスチャフィルタを支持する。また、レベル１キャッシュ３２０−１〜３２０−Ｎは、Ｌ２−１〜Ｌ２−Ｍで表されるレベル２キャッシュシステムへのワイドチャネルメモリバス１２５を介したアクセスを有しており、Ｍは正の整数である。
【００３４】
図３に関する他の実施形態においては、１つ以上のレベル１キャッシュシステムは、他のレベル１キャッシュシステムを含む他のリソースの間で共有されるべく画定されたメモリの領域を割り当てることができる。特定の例においては、このアプローチは、要求されたデータが既にレベル２キャッシュシステムからレベル１キャッシュシステムへ移動している場合に、テクセルデータのより速いフェッチ時間を可能にする。
【００３５】
図４は方法４００を示すフローチャートであり、それによりシェーダパイプテクスチャフィルタは、必要に応じてレベル２キャッシュにアクセスする能力を有する主要な記憶方法としてレベル１キャッシュシステムを利用する。方法４００はステップ４０２で開始される。ステップ４０４では各レベル１キャッシュシステムは、他のリソースの間で共有可能に画定されるメモリ領域を割り当てることができる。ステップ４０６では、シェーダパイプテクスチャフィルタがそれに付随するレベル１キャッシュシステムに対して読み出し又は書き込み命令を発行する。ステップ４０８ではレベル１キャッシュシステムが必要に応じてテクセルデータを検索・回収又は書き込みする。ステップ４１０では、各レベル１キャッシュシステムはレベル２キャッシュシステムに対して読み出し及び書き込み要求を発行することができる。方法４００はステップ４１２で終了する。
【００３６】
図１、２、３及び４で概説した機能、処理、システム及び方法は、ソフトウエア、ファームウエア若しくはハードウエア又はこれらの組み合わせにおいて実施又は実装され得る。プログラム可能な論理が使用される場合には、当該論理は商業的に入手可能な処理プラットフォーム又は特殊目的デバイス上で実行可能である。
【００３７】
関連分野を含めた当業者に明らかであろうように、ここでの説明に基いて、本発明の実施形態はハードウエア記述言語（ＨＤＬ）、例えばＶｅｒｉｌｏｇ又はＶＨＤＬを用いたソフトウエアにおいて設計することができる。ＨＤＬ設計は電子システムの挙動をモデル化することができ、そこでは当該設計は合成され最終的にはハードウエアデバイスへと製造される。また、ＨＤＬ設計はコンピュータ製品内に記憶されてよく、ハードウエア製造に先立ちコンピュータシステム内に取り込まれてよい。
【００３８】
概要及び要約部ではなく、詳細な説明部が特許請求の範囲を解釈するために用いられるよう意図されていることが理解されるべきである。概要及び要約部は、発明者によって意図される本発明の１つ以上のしかし全部のではない例示的実施形態を示すことができ、従って本発明及び添付の特許請求の範囲を限定することを意図されるものでは決してない。
【００３９】
特定の機能の実装及びそれらの関係を示す機能構成ブロックを用いて本発明が以上のように説明されてきた。それらの機能構成ブロックの境界は説明の便宜のためここでは任意に画定されてきた。特定の機能及びそれらの関係が適切に実行される限りにおいて代替的な境界が画定されてよい。
【００４０】
特定の実施形態の前述した説明は、他者が、当該分野の技能の範囲内の知識を適用することによって、必要以上の実験を要せず、本発明の一般的概念から逸脱することなしに、当該特定の実施形態を容易に修正し及び／又は種々の応用に適合させることができる程度に、本発明の一般的性質を完全に明らかにするであろう。従って、そのような適合及び修正は、ここに提示される教示及び指針に基き、開示された実施形態と均等なものの意味及び範囲内にあることが意図されている。ここでの表現法及び用語は説明を目的としたものであり限定を目的としてないことが理解されるべきであり、本明細書の表現法及び用語は教示及び指針を考慮して当業者によって解釈されるべきである。
【００４１】
本発明の種々の実施形態が上に説明されてきたが、それらは例示のみを目的として提示されたものであり、限定を目的とはしていないことが理解されるべきである。本発明の精神及び範囲から逸脱することなしに、形態及び詳細における種々の変更がここになされ得ることが関連分野をも含めた当業者には明らかであろう。従って、本発明の広さ及び範囲は上述したいかなる例示的実施形態によっても限定されるべきではなく、以下の特許請求の範囲及びそれらと均等なものに従ってのみ画定されるべきである。
【図１】
0005832284.tif 000002
【図２】
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【図３】
0005832284.tif 000004
【図４】
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