(57)【特許請求の範囲】
【請求項１】
半導体基板（１、２１）の表面に形成された第１電極（１２、２９）と第２電極（１３、２８）との間に電流を流すことで、前記半導体基板（１、２１）の水平方向である横方向に電流を流す横型半導体素子を有し、該横型半導体素子をメインセルとセンスセルに分け、前記センスセルに流れる電流を検出することによって前記メインセルに流れる電流を検出する半導体装置において、
前記メインセルと前記センスセルとを前記半導体基板（１、２１）に形成した素子分離構造（１ｄ、２１ｄ、５６）によって絶縁分離しており、
前記横型半導体素子として、横型半導体スイッチング素子および横型ダイオードを有し、
前記横型半導体スイッチング素子がメインセルとセンスセルとに分けられ、該横型半導体スイッチング素子のメインセルとセンスセルとが前記素子分離構造（１ｄ）によって絶縁分離されていると共に、
前記横型ダイオードもメインセルとセンスセルとに分けられ、該横型ダイオードのメインセルとセンスセルとが前記素子分離構造（２１ｄ）によって絶縁分離されており、
前記横型半導体スイッチング素子のメインセルおよびセンスセルの前記第１電極（１２）が前記横型ダイオードのメインセルおよび前記センスセルの前記第２電極（２８）とが電気的に接続されていると共に、
前記横型半導体スイッチング素子のメインセルの前記第２電極（１３）と前記横型ダイオードのメインセルの前記第１電極（２９）とが、前記横型半導体スイッチング素子のセンスセルの前記第２電極（１３）と前記横型半導体スイッチング素子用のセンス抵抗（Ｒｓ１）を介して接続され、かつ、前記横型ダイオードのセンスセルの前記第１電極（２９）とも前記横型ダイオード用のセンス抵抗（Ｒｓ２）を介して接続され、
前記横型半導体スイッチング素子および前記横型ダイオードの並列接続によって電流経路が構成されていると共に、前記横型半導体スイッチング素子のセンスセル（５３ａ〜５３ｆ）と前記横型半導体スイッチング素子用の前記センス抵抗（Ｒｓ１）および前記横型ダイオードのセンスセル（５５ａ〜５５ｆ）と前記横型ダイオード用の前記センス抵抗（Ｒｓ２）が一列に並べられてレイアウトされており、
前記横型半導体スイッチング素子のセンスセルと前記横型半導体スイッチング素子用のセンス抵抗（Ｒｓ１）との間の出力電圧（Ｖ１）と、前記横型ダイオードのセンスセルと前記横型ダイオード用の前記センス抵抗（Ｒｓ２）との間の出力電圧（Ｖ２）とにより、前記電流経路に流れる電流の正負および電流の増減を判定することを特徴とする半導体装置。
【請求項２】
前記センスセルにはセンス抵抗（Ｒｓ、Ｒｓ１、Ｒｓ２）が接続され、前記センスセルと前記センス抵抗（Ｒｓ、Ｒｓ１、Ｒｓ２）の間の電圧を出力電圧（Ｖ１、Ｖ２）として出力し、該出力電圧（Ｖ１、Ｖ２）に基づいて前記センスセルに流れる電流を検出しており、前記出力電圧（Ｖ１、Ｖ２）の最大電圧が０．７Ｖ以上に設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記横型半導体スイッチング素子のセンスセル（５３ａ〜５３ｆ）と前記横型ダイオードのセンスセル（５５ａ〜５５ｆ）の間に、前記横型半導体スイッチング素子用の前記センス抵抗（Ｒｓ１）および前記横型ダイオード用の前記センス抵抗（Ｒｓ２）が配置されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と前記横型ダイオードのメインセル（５４ａ〜５４ｆ）とが間隔を空けて並べられて配置され、前記横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と前記横型ダイオードのメインセル（５４ａ〜５４ｆ）との間に、前記横型半導体スイッチング素子のセンスセル（５３ａ〜５３ｆ）と前記横型半導体スイッチング素子用の前記センス抵抗（Ｒｓ１）および前記横型ダイオードのセンスセル（５５ａ〜５５ｆ）と前記横型ダイオード用の前記センス抵抗（Ｒｓ２）が配置されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と前記横型ダイオードのメインセル（５４ａ〜５４ｆ）とが間隔を空けて並べられて配置され、前記横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と前記横型ダイオードのメインセル（５４ａ〜５４ｆ）との間に、前記出力電圧（Ｖ１、Ｖ２）を増幅するバッファ回路（５６ａ〜５６ｆ）も備えられていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記半導体スイッチング素子のオンオフを駆動する制御回路部（５１）を有し、該制御回路部（５１）にはコンパレータが含まれていると共に、該コンパレータがＣＭＯＳのみによって構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項７】
前記素子分離構造（１ｄ、２１ｄ）にて前記横型半導体素子のメインセルと分離された領域に備えられた前記センスセルに加えて、
前記素子分離構造（１ｄ、２１ｄ）にて分離された前記横型半導体素子のメインセルが備えられる領域内において、前記メインセルに挟まれてさらにセンスセルが備えられていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。
【請求項８】
半導体基板（１、２１）の表面に形成された第１電極（１２、２９）と第２電極（１３、２８）との間に電流を流すことで、前記半導体基板（１、２１）の水平方向である横方向に電流を流す横型半導体素子を有し、該横型半導体素子をメインセルとセンスセルに分け、前記センスセルに流れる電流を検出することによって前記メインセルに流れる電流を検出する半導体装置において、
前記メインセルと前記センスセルとを前記半導体基板（１、２１）に形成した素子分離構造（１ｄ、２１ｄ、５６）によって絶縁分離しており、
前記素子分離構造（１ｄ、２１ｄ）にて前記横型半導体素子のメインセルと分離された領域に備えられた前記センスセルに加えて、
前記素子分離構造（１ｄ、２１ｄ）にて分離された前記横型半導体素子のメインセルが備えられる領域内において、前記メインセルに挟まれてさらにセンスセルが備えられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチング素子からなるパワー素子をメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出するようにした半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１において、横型ＩＧＢＴが形成されたメインセルに加えて、横型ＩＧＢＴのエミッタに流れる電流を検出する電流検出部（センスセル）を備えた半導体集積回路が開示されている。この半導体集積回路は、メインセルに形成された横型ＩＧＢＴと同じ構造としつつエミッタ長さを変えた電流検出用の横型ＩＧＢＴを電流検出部に形成し、これらをカレントミラー接続した構造とされている。このような構造では、メインセルの横型ＩＧＢＴのエミッタに流れる電流を所定比率に減少させた電流が電流検出部のエミッタに流れることから、電流検出部に流れる電流に基づいてメインセルのエミッタに流れる電流を検出することができる。具体的には、この半導体集積回路では、半導体チップ内において、横型ＩＧＢＴを構成する各部を複数セル並列的に並べることによってメインセルを構成すると共に、メインセルから離れた半導体チップの端部に電流検出部を配置した構造としている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特公平０８−３４７０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば図１４に示すメインセル１００とセンスセル１０１を有する回路構成に上記従来公報に示される半導体集積回路の構成を適用しようとした場合において、電流検出部に流れる電流値を検出するための出力電圧形成用のセンス抵抗Ｒｓの両端電圧を大きくしようとセンス抵抗Ｒｓの抵抗値を大きくすると、センスセル１０１のエミッタ電位が上昇する。このため、エミッタ電極に対して電気的に接続されるｐ型ボディ層の電位が上昇することになり、ｐ型ボディ層とｎ-型ドリフト層との間に形成されるＰＮ接合が順バイアスされ、出力が不安定になる。このため、センス抵抗Ｒｓの両端電圧、つまり出力電圧の最大電圧を０．３Ｖ程度に抑える必要がある。そして、コレクタに高い電圧（例えば、２００〜６００Ｖ）が印加される場合には、この高い電圧とのカップリングにより、出力電圧が影響を受け、正しい電圧を出力することができなくなる。
【０００５】
なお、ここでは半導体素子として横型ＩＧＢＴを例に挙げて説明したが、他の素子、例えばダイオードについてメインセルとセンスセルとを構成し、電流検出機能を持たせるようにする場合について、上記と同様の問題が発生し得る。
【０００６】
本発明は上記点に鑑みて、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１、２１）の表面に形成された第１電極（１２、２９）と第２電極（１３、２８）との間に電流を流すことで、半導体基板（１、２１）の水平方向である横方向に電流を流す横型半導体素子を有し、該横型半導体素子をメインセルとセンスセルに分け、センスセルに流れる電流を検出することによってメインセルに流れる電流を検出する半導体装置において、メインセルとセンスセルとを半導体基板（１、２１）に形成した素子分離構造（１ｄ、２１ｄ、５６）によって絶縁分離していることを特徴としている。
【０００８】
このように、メインセルとセンスセルとを素子分離構造（１ｄ、２１ｄ、５６）によって絶縁分離している。このため、メインセルの高電圧側の部位、例えば横型半導体素子が横型ＩＧＢＴである場合にコレクタに対して１００Ｖ以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルの低電圧側の部位の電位、例えば横型半導体素子が横型ＩＧＢＴである場合にエミッタ電位がセンス抵抗（Ｒｓ、Ｒｓ１、Ｒｓ２）に流れる電流によって上昇しても、メインセルの低電圧側の部位と電気的に完全に分離されているため、寄生トランジスタが動作することもない。
【０００９】
したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。また、半導体素子の電位勾配の偏りを抑制するためのフィールドプレートを構成する抵抗層（１４、３０）を形成するような場合においても、そこから発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。このため、抵抗層（１４、３０）を形成する場合には、より有効に上記効果を得ることができる。
【００１０】
請求項２に記載の発明では、センスセルにはセンス抵抗（Ｒｓ、Ｒｓ１、Ｒｓ２）が接続され、センスセルとセンス抵抗（Ｒｓ、Ｒｓ１、Ｒｓ２）の間の電圧を出力電圧（Ｖ１、Ｖ２）として出力し、該出力電圧（Ｖ１、Ｖ２）に基づいてセンスセルに流れる電流を検出しており、出力電圧（Ｖ１、Ｖ２）の最大電圧が０．７Ｖ以上に設定されていることを特徴としている。
【００１１】
このように、出力電圧（Ｖ１、Ｖ２）の最大電圧が０．７Ｖ以上、つまりシリコンのＰＮジャンクションの順方向電圧である０．７Ｖよりも大きく設定されるようにすることで、より大きな出力電圧（Ｖ１、Ｖ２）に基づいて、電流検出を行うことが可能となる。
【００１２】
また、請求項１に記載の発明では、横型半導体素子として、横型半導体スイッチング素子および横型ダイオードを有した半導体装置に対して本発明を適用している。この場合にも、横型半導体スイッチング素子をメインセルとセンスセルとに分けると共に、該横型半導体スイッチング素子のメインセルとセンスセルとが素子分離構造（１ｄ）によって絶縁分離されるようにし、横型ダイオードもメインセルとセンスセルとに分けると共に、該横型ダイオードのメインセルとセンスセルとが素子分離構造（２１ｄ）によって絶縁分離されるようにする。そして、横型半導体スイッチング素子のメインセルおよびセンスセルの第１電極（１２）が横型ダイオードのメインセルおよびセンスセルの第２電極（２８）と電気的に接続され、横型半導体スイッチング素子のメインセルの第２電極（１３）と横型ダイオードのメインセルの第１電極（２９）とが、横型半導体スイッチング素子のセンスセルの第２電極（１３）と横型半導体スイッチング素子用のセンス抵抗（Ｒｓ１）を介して接続され、かつ、横型ダイオードのセンスセルの第１電極（２９）とも横型ダイオード用のセンス抵抗（Ｒｓ２）を介して接続されるようにすることで、横型半導体スイッチング素子および横型ダイオードの並列接続による電流経路を構成する。このような回路構成により、横型半導体スイッチング素子のセンスセルと横型半導体スイッチング素子用のセンス抵抗（Ｒｓ１）との間の出力電圧（Ｖ１）と、横型ダイオードのセンスセルと横型ダイオード用のセンス抵抗（Ｒｓ２）との間の出力電圧（Ｖ２）とにより、電流経路に流れる電流の正負および電流の増減を判定することが可能となる。
【００１３】
この場合において、さらに、請求項１に記載の発明では、横型半導体スイッチング素子のセンスセル（５３ａ〜５３ｆ）と横型半導体スイッチング素子用のセンス抵抗（Ｒｓ１）および横型ダイオードのセンスセル（５５ａ〜５５ｆ）と横型ダイオード用のセンス抵抗（Ｒｓ２）が一列に並べられてレイアウトされるようにしている。このようなレイアウトにすれば、これら各部の間の接続を最短距離で行えるようにしつつ、半導体装置のチップ面積を最小化できる。特に、請求項３に記載したように、横型半導体スイッチング素子のセンスセル（５３ａ〜５３ｆ）と横型ダイオードのセンスセル（５５ａ〜５５ｆ）の間に、横型半導体スイッチング素子用のセンス抵抗（Ｒｓ１）および横型ダイオード用のセンス抵抗（Ｒｓ２）が配置されるようにすると好ましい。
【００１４】
請求項４に記載の発明では、横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と横型ダイオードのメインセル（５４ａ〜５４ｆ）とが間隔を空けて並べられて配置され、横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と横型ダイオードのメインセル（５４ａ〜５４ｆ）との間に、横型半導体スイッチング素子のセンスセル（５３ａ〜５３ｆ）と横型半導体スイッチング素子用のセンス抵抗（Ｒｓ１）および横型ダイオードのセンスセル（５５ａ〜５５ｆ）と横型ダイオード用のセンス抵抗（Ｒｓ２）が配置されていることを特徴としている。
【００１５】
このようなレイアウトとすれば、横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）および横型ダイオードのメインセル（５４ａ〜５４ｆ）と横型半導体スイッチング素子のセンスセル（５３ａ〜５３ｆ）および横型ダイオードのセンスセル（５５ａ〜５５ｆ）等とを接続する配線についても最短距離で接続できるレイアウトにすることが可能となる。
【００１６】
請求項５に記載の発明では、横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と横型ダイオードのメインセル（５４ａ〜５４ｆ）とが間隔を空けて並べられて配置され、横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と横型ダイオードのメインセル（５４ａ〜５４ｆ）との間に、出力電圧（Ｖ１、Ｖ２）を増幅するバッファ回路（５６ａ〜５６ｆ）も備えられていることを特徴としている。
【００１７】
このように、バッファ回路（５６ａ〜５６ｆ）を備えた構造とすることもできる。この場合において、バッファ回路（５６ａ〜５６ｆ）が横型半導体スイッチング素子のメインセル（５２ａ〜５２ｆ）と横型ダイオードのメインセル（５４ａ〜５４ｆ）との間に備えられるようにすれば、請求項４と同様の効果を得ることができる。
【００１８】
請求項６に記載の発明では、半導体スイッチング素子のオンオフを駆動する制御回路部（５１）を有し、該制御回路部（５１）にはコンパレータが含まれていると共に、該コンパレータがＣＭＯＳのみによって構成されていることを特徴としている。
【００１９】
このように、制御回路部（５１）にコンパレータが備えられる場合において、そのコンパレータがＣＭＯＳのみによって構成されている場合に、請求項１ないし４に記載した構造とすることが特に有効である。すなわち、バイポーラトランジスタを使用したコンパレータと比較して、ＣＭＯＳを使用したコンパレータはオフセット電圧が大きい。このため、電流０点付近で出力電圧が大きく変わる回路構成を適用すると、電流の正負の切り替わりを正確に検出するのに好適である。
【００２０】
請求項７および８に記載の発明では、素子分離構造（１ｄ、２１ｄ）にて横型半導体素子のメインセルと分離された領域に備えられたセンスセルに加えて、素子分離構造（１ｄ、２１ｄ）にて分離された横型半導体素子のメインセルが備えられる領域内において、メインセルに挟まれてさらにセンスセルが備えられていることを特徴としている。
【００２１】
このように、素子分離構造（１ｄ、２１ｄ）にて分離された横型半導体素子のメインセルが備えられる領域内において、メインセルに挟まれてさらにセンスセルが備えられるようにすれば、メインセルと異なる領域に配置されたセンスセルとメインセルと同じ領域に配置されたセンスセルの双方によって電流検出が行える。このような構成は、メインセルに流れる電流の正負の切り替わりと、電流の絶対値の両方を正確に検出したい場合に好適である。すなわち、電流０点の検出はメインセルと異なる領域に配置されたセンスセルの出力電圧に基づいて検出し、電流の絶対値の検出はメインセルと同じ領域に配置されたセンスセルによって検出すれば良い。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態にかかる横型ＩＧＢＴを有する半導体装置の断面構成を示した図である。
【図２】図１に示す横型ＩＧＢＴを有する半導体装置の上面レイアウト図である。
【図３】本発明の第２実施形態にかかる横型ＦＷＤを有する半導体装置の断面構成を示した図である。
【図４】図３に示す横型ＦＷＤを有する半導体装置の上面レイアウト図である。
【図５】本発明の第３実施形態にかかる横型ＩＧＢＴおよび横型ＦＷＤが備えられる回路構成の一例を示した回路図である。
【図６】図５に示す回路構成を用いて電流経路のオンオフ制御を行う場合の電流値および向きの検出イメージを表した模式図である。
【図７】図６に示す動作を行うときの全体電流Ｉと出力電圧Ｖ１、Ｖ２および出力電圧Ｖ１、Ｖ２の合計値Ｖをそれぞれ表した波形図である。
【図８】横型ＩＧＢＴのコレクタ電圧−コレクタ電流特性を示した図である。
【図９】メインセル４０のコレクタ電流Ｉｃに対するセンスセル４１に流れる電流Ｉｓｅｎｓｅおよび出力電圧Ｖ１の関係を表した図である。
【図１０】本発明の第４実施形態にかかるインバータ回路を構成した半導体装置の上面レイアウト図である。
【図１１】配線レイアウトの一例を示した拡大図である。
【図１２】本発明の第５実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図１３】図１２のＣ−Ｃ’線上の断面図である。
【図１４】メインセルとセンスセルを有する半導体集積回路に電流検出用のセンス抵抗を接続した場合の回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２５】
（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、本発明の一実施形態を半導体スイッチング素子からなるパワー素子として横型ＩＧＢＴが備えられた半導体装置に適用した場合について説明する。
【００２６】
図１は、本実施形態にかかる横型ＩＧＢＴを有する半導体装置の断面構成を示した図である。また、図２は、図１に示す横型ＩＧＢＴを有する半導体装置の上面レイアウト図である。図１は、図２におけるＡ−Ａ’線上の断面に相当している。なお、図２は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかる横型ＩＧＢＴの構造について説明する。
【００２７】
図１に示すように、本実施形態では、ＳＯＩ基板１を用いて横型ＩＧＢＴを形成しており、負荷（図示せず）への電流供給のオンオフを行うための横型ＩＧＢＴのメインセルに加えて、メインセルと同じ構造の横型ＩＧＢＴを電流検出用素子として備えたセンスセルも形成している。
【００２８】
ＳＯＩ基板１は、シリコンなどによって構成された支持基板１ａ上に、埋込酸化膜（ボックス）１ｂを介してシリコンからなる活性層１ｃを形成することにより構成されている。本実施形態では、活性層１ｃがｎ-型ドリフト層２として機能しており、このｎ-型ドリフト層２の表層部に、メインセルおよびセンスセルにおける横型ＩＧＢＴを構成する各部が形成されている。
【００２９】
ＳＯＩ基板１における埋込酸化膜１ｂの厚みや活性層１ｃ（ｎ-型ドリフト層２）の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１ｂの厚みは４μｍ以上であることが望ましく、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。また、活性層１ｃについては、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００３０】
活性層１ｃは、基板表面から埋込酸化膜１ｂに至るトレンチ分離構造１ｄによって素子分離されており、互いに電気的に分離された複数のトレンチ島に分けられている。メインセルおよびセンスセルは、それぞれトレンチ分離構造１ｄによって囲まれており、異なるトレンチ島内に配置された構造とされている。例えば、トレンチ分離構造１ｄは、活性層１ｃに対して埋込酸化膜１ｂまで達するトレンチを形成したのち、このトレンチ内壁面を熱酸化することで酸化膜を形成し、さらにＰｏｌｙ−Ｓｉなどでトレンチ内を埋め込むことによって形成されている。
【００３１】
ｎ-型ドリフト層２の表面には、ＬＯＣＯＳ酸化膜３が形成されており、ＬＯＣＯＳ酸化膜３によって横型ＩＧＢＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、一方向を長手方向とするｐ+型コレクタ領域４が形成されている。このｐ+型コレクタ領域４の周囲はｎ-型ドリフト層２よりも高不純物濃度とされたｎ型バッファ層５にて囲まれている。
【００３２】
また、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分において、ｐ+型コレクタ領域４を中心としてチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９が形成されている。
【００３３】
チャネルｐウェル層６は、表面にチャネル領域を形成するための部分であり、例えば厚みが２μｍ以下、幅が６μｍ以下とされている。このチャネルｐウェル層６は、図２に示すように、ｐ+型コレクタ領域４（および後述するコレクタ電極１２）と同方向を長手方向とする直線状の部分を有し、ｐ+型コレクタ領域４を中心として、ｐ+型コレクタ領域４の周囲を１周囲むように同心状に形成されている。
【００３４】
また、ｎ+型エミッタ領域７は、チャネルｐウェル層６の表層部において、チャネルｐウェル層６の終端位置よりも内側で終端するように形成されており、ｐ+型コレクタ領域４の長手方向と同方向を長手方向として形成されている。本実施形態では、図２に示すように、ｎ+型エミッタ領域７がｐ型コンタクト層８およびｐ型ボディ層９を挟んだ両側に一本ずつ配置してあり、ｐ+型コレクタ領域４のコーナー部、つまり一方向を長手方向としたｐ+型コレクタ領域４の両端には形成されておらず、ｐ+型コレクタ領域４と平行に配置された直線状のレイアウトとされている。
【００３５】
ｐ+型コンタクト層８は、チャネルｐウェル層６をエミッタ電位に固定するためのものであり、チャネルｐウェル層６よりも高不純物濃度とされている。このｐ+型コンタクト層８も、図２に示すようにｐ+型コレクタ領域４（および後述するコレクタ電極１２）と同方向を長手方向とする直線状の部分を有し、ｐ+型コレクタ領域４を中心として、ｐ+型コレクタ領域４の周囲を１周囲むように同心状に配置されている。
【００３６】
ｐ型ボディ層９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層９も、ｐ+型コレクタ領域４（および後述するコレクタ電極１２）と同方向を長手方向とする直線状の部分を有し、ｐ+型コレクタ領域４を中心として、ｐ+型コレクタ領域４の周囲を１周囲むように同心状に配置されている。このｐ型ボディ層９により、ｎ+型エミッタ領域７とチャネルｐウェル層６およびｎ-型ドリフト層２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。
【００３７】
このように構成されたチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９は、各セル毎に、ｐ+型コレクタ領域４を挟んだ両側に配置されている。このため、セル同士が隣接して配置されている場所では、隣り合うセル間において、図２に示したように、チャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９の組が２組並んだレイアウトとされる。
【００３８】
また、チャネルｐウェル層６の表面には、ゲート絶縁膜１０を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１が配置されている。このゲート電極１１に対してゲート電圧を印加することで、チャネルｐウェル層６の表面部にチャネル領域が形成されるようになっている。
【００３９】
また、ｐ+型コレクタ領域４の表面には、ｐ+型コレクタ領域４に対して電気的に接続されたコレクタ電極１２が形成されていると共に、ｎ+型エミッタ領域７およびｐ+型コンタクト層８の表面には、これらｎ+型エミッタ領域７およびｐ+型コンタクト層８に対して電気的に接続されたエミッタ電極１３が形成されている。
【００４０】
さらに、本実施形態では、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜３の表面に、ドープトＰｏｌｙ−Ｓｉが延設されたフィールドプレートを構成する抵抗層１４を形成してあり、コレクタ−ゲート間の電位勾配の偏りがなくなるようにしている。具体的には、抵抗層１４は、図２に示すように、コレクタ電極１２を中心として渦巻状に巻回された構造とされ、図１に示すように、その一端がコレクタ電極１２に電気的に接続されていると共に、他端がゲート電極１１に接続されている。このため、抵抗層１４は、コレクタ電極１２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。したがって、抵抗層１４の電位がコレクタ電極１２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜３を介して抵抗層１４の下方に位置しているｎ-型ドリフト層２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。
【００４１】
このような構造により長円形状にレイアウトされた横型ＩＧＢＴが構成されており、この長円形状にレイアウトされた横型ＩＧＢＴによって、メインセルおよびセンスセルを構成している。具体的には、複数の長円形状のレイアウト構造の横型ＩＧＢＴによってメインセルを構成しつつ、ｐ+型コレクタ領域４の長手方向に対して垂直な方向に複数個並べては位置し、そのうちの最も外側も配置された１セル分の横型ＩＧＢＴによってセンスセルを構成している。そして、トレンチ分離構造１ｄにより、メインセルとセンスセルとを分離し、これらを異なるトレンチ島に配置することで、センスセルがメインセルに対して電気的に分離された構造としている。
【００４２】
以上のような構造により、本実施形態にかかる横型ＩＧＢＴが構成されている。このように構成される横型ＩＧＢＴでは、ゲート電極１１に対して所望のゲート電圧を印加すると、ｎ+型エミッタ領域７とｎ-型ドリフト層２の間に挟まれたゲート電極１１の下方に位置するチャネルｐウェル層６の表層部にチャネル領域が形成され、エミッタ電極１３およびｎ+型エミッタ領域７からチャネル領域を通じてｎ-型ドリフト層２内に電子が流れ込む。これに伴って、コレクタ電極１２およびｐ+型コレクタ領域４を通じてｎ-型ドリフト層２内にホールが流れ込み、ｎ-型ドリフト層２内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというＩＧＢＴ動作を行う。
【００４３】
また、本実施形態では、センスセルと同じ構造のメインセルを備え、これらの面積比（より詳しくは各セルでのエミッタ長さの比）に相当するカレントミラー比に応じて、メインセルのエミッタに流れる電流を減少させた電流をセンスセルのエミッタに流させるようにしている。そして、この電流をメインセルとセンスセルの両エミッタ間に配置したセンス抵抗Ｒｓの両端電圧に相当する出力電圧に変換して検出することで、エミッタに流れる電流を検出している。
【００４４】
このような電流検出を行うにあたって、横型ＩＧＢＴを例えばコレクタに対して１００Ｖ以上の高電圧が印加される高耐圧素子として用いる場合には、スイッチング時にコレクタ電位が０Ｖと１００Ｖの間で変化することから、この高い電圧とのカップリングにより、ノイズが電流検出用の出力端子に誘起される。このため、出力電圧にノイズが乗り、正確に電流検出を行うのが難しい。また、センス抵抗Ｒｓでの出力電圧を高くするとｐ型ボディ層９とｎ-型ドリフト層２との間に形成されるＰＮ接合が順バイアスされ、寄生トランジスタが動作してしまうため、出力が不安定になってしまう。さらに、高耐圧デバイスにおいて、本実施形態のように耐圧確保のためにフィールドプレートを構成する抵抗層１４を配置する場合、スイッチング時に抵抗層１４も電位変化するのでノイズ発生源となり得るため、より正確に電流検出を行うのが難しくなる。
【００４５】
しかしながら、本実施形態の横型ＩＧＢＴでは、メインセルとセンスセルとをトレンチ分離構造１ｄによって絶縁分離している。このため、メインセルのコレクタに対して１００Ｖ以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのエミッタ電位がセンス抵抗Ｒｓに流れる電流によって上昇しても、メインセルのエミッタと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層１４から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。
【００４６】
なお、ノイズ耐性をより向上させるためには、よりセンスセルに流す電流が多くなるようにするのが好ましい。このため、メインセルとセンスセルの面積比を１／１００〜１／５に設定すると、よりセンスセルに流せる電流を多くでき、さらにノイズ耐性に優れた半導体装置にすることが可能となる。
【００４７】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態のような横型ＩＧＢＴを備えた半導体装置とするのではなく、横型のフリーホイールダイオード（以下、ＦＷＤという）に対して電流検出機能を持たせる場合について説明する。
【００４８】
図３は、本実施形態にかかる横型ＦＷＤを有する半導体装置の断面構成を示した図である。また、図４は、図３に示す横型ＦＷＤを有する半導体装置の上面レイアウト図である。図３は、図４におけるＢ−Ｂ’線上の断面に相当している。なお、図４は断面図ではないが、図を見易くするために部分的にハッチングを示してある。以下、これらの図を参照して、本実施形態にかかる横型ＦＷＤの構造について説明する。
【００４９】
図３に示すように、本実施形態でもＳＯＩ基板２１を用いて横型ＦＷＤを形成している。ＳＯＩ基板２１は、支持基板２１ａと埋込酸化膜２１ｂおよび活性層２１ｃを有した構成とされ、第１実施形態で説明したＳＯＩ基板１と同様の構成とされている。そして、活性層２１ｃをｎ-型カソード層２２として、このｎ-型カソード層２２内に横型ＦＷＤを構成する各部が形成されている。また、ＳＯＩ基板２１の活性層２１ｃは、基板表面から埋込酸化膜２１ｂに至るトレンチ分離構造２１ｄによって素子分離されており、互いに電気的に分離された複数のトレンチ島に分けられている。本実施形態のトレンチ分離構造２１ｄも第１実施形態で説明したトレンチ分離構造１ｄと同様の構成とされ、メインセルおよびセンスセルは、それぞれトレンチ分離構造２１ｄによって囲まれており、異なるトレンチ島内に配置された構造とされている。
【００５０】
また、図３に示すように、ｎ-型カソード層２２の表面にＬＯＣＯＳ酸化膜２３が形成されており、ＬＯＣＯＳ酸化膜２３によって横型ＦＷＤを構成する各部が分離されている。そして、ｎ-型カソード層２２の表層部のうちＬＯＣＯＳ酸化膜２３が形成されていない部分において、一方向を長手方向とするｎ+型コンタクト層２４およびｎ型バッファ層２５が形成されていると共に、これらｎ+型コンタクト層２４およびｎ型バッファ層２５を囲むようにｐ型アノード層２６およびｐ+型コンタクト層２７が形成されている。
【００５１】
また、基板表面には、ｎ+型コンタクト層２４に電気的に接続されるカソード電極２８とｐ+型コンタクト層２７およびｐ型アノード層２６に電気的に接続されるアノード電極２９が備えられている。さらに、アノード−カソード間に形成されたＬＯＣＯＳ酸化膜２３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層３０が形成されており、アノード−カソード間の電位勾配の偏りがなくなるようにされている。この抵抗層３０も、カソード電極２８を中心として渦巻状に巻回された構造とされ、図３に示すように、その一端がカソード電極２８に接続されていると共に、他端がアノード電極２９に接続されている。このため、抵抗層３０の電位がカソード電極２８からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜２３を介して抵抗層３０の下方に位置している活性層２１ｃ中の電位勾配も一定に保たれるようにできる。
【００５２】
このように、本実施形態では、横型ＦＷＤについて、メインセルとセンスセルとをトレンチ分離構造２１ｄによって分離し、異なるトレンチ島に配置されるようにし、これらの間が電気的に完全に分離されるようにしている。このような構造の横型ＦＷＤにおいても、第１実施形態で説明した横型ＩＧＢＴと同様に、例えば、センスセルのアノードに対してセンス抵抗Ｒｓが接続され、これらがメインセルのカソードとセンスセルのカソードとが接続されると共にメインセルのアノードにセンス抵抗Ｒｓが接続された回路構成に適用できる。すなわち、センスセルに流れる電流をセンス抵抗Ｒｓの出力電圧に変換して出力することで、メインセルに流れる電流を検出することができる。
【００５３】
このような回路構成において、本実施形態のような構造の横型ＦＷＤとすることで、メインセルのカソードに対して１００Ｖ以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのアノード電位がセンス抵抗に流れる電流によって上昇しても、メインセルのアノードと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層３０から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。
【００５４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態で説明した横型ＩＧＢＴと第２実施形態で説明した横型ＦＷＤの双方を備える回路構成について説明する。なお、横型ＩＧＢＴおよび横型ＦＷＤの構造については、第１、第２実施形態と同様であるため、ここではこれら横型ＩＧＢＴおよび横型ＦＷＤが備えられる回路構成について説明する。
【００５５】
図５は、横型ＩＧＢＴおよび横型ＦＷＤが備えられる回路構成の一例を示した回路図である。この図に示されるように、横型ＩＧＢＴのメインセル４０およびセンスセル４１が備えられていると共に、横型ＦＷＤのメインセル４２およびセンスセル４３が備えられ、各センスセル４１、４３に対してセンス抵抗Ｒｓ１、Ｒｓ２が接続された構造とされている。具体的には、横型ＩＧＢＴのメインセル４０のコレクタ−エミッタに対して横型ＦＷＤのメインセル４２のカソード−アノードが電気的に接続され、横型ＩＧＢＴのセンスセル４１のエミッタにセンス抵抗Ｒｓ１が接続されていると共に横型ＦＷＤのセンスセル４３のアノードにセンス抵抗Ｒｓ２が接続されている。このように横型ＩＧＢＴと横型ＦＷＤとが並列接続された回路構成により電流経路が構成され、この回路に接続される負荷への電流供給のオンオフが制御できる構造とされている。このような回路構成は、例えば三相モータを駆動するためのインバータ回路の各相に備えられる上下アームの各アームに適用される。
【００５６】
この回路では、横型ＩＧＢＴもしくは横型ＦＷＤを通じる電流経路中を流れる電流を検出し、その電流値や電流の向きを検出すると共に、その電流が過電流状態になっているか否かなどを検出する。例えば、各センス抵抗Ｒｓ１、Ｒｓ２の出力電圧Ｖ１、Ｖ２を図示しないマイコンなどに伝えることで、電流値や電流の向きを検出でき、過電流状態であることなどを検出することができる。そして、その検出結果に基づいて、横型ＩＧＢＴのゲート電圧を制御することにより、例えば過電流検出時には横型ＩＧＢＴの駆動を停止させることで、インバータ回路および三相モータを誤動作から保護することが可能となる。
【００５７】
以下、この回路を使用して電流経路のオンオフ制御を行う場合の具体的な電流検出、すなわち横型ＩＧＢＴもしくは横型ＦＷＤに流れる電流の値および向きの検出手法について、図６に、電流値および向きの検出イメージを表した模式図を示し、この図を参照して説明する。
【００５８】
まず、電流検出の具体的手法に先立ち、図５に示される回路構成がインバータ回路に適用される場合を想定し、インバータ回路を構成する各アームの動作について説明する。
【００５９】
インバータ回路を構成する各アームでは、横型ＩＧＢＴをオンすると、横型ＩＧＢＴのコレクタ−エミッタ間に電流を流すため、横型ＩＧＢＴ側ではコレクタからエミッタ側に向かう電流が流れ、横型ＦＷＤ側では電流が流れない状態となる（図６（ａ）の状態）。次に、横型ＩＧＢＴをオンからオフに切替えると、横型ＦＷＤに還流電流が流れる（図６（ｂ）の状態）。このため、横型ＩＧＢＴ側では電流が流れず、横型ＦＷＤではアノードからカソード側に向かう電流が流れる状態となる。そして、還流電流が流れる期間が過ぎると、横型ＩＧＢＴおよび横型ＦＷＤの両方共に電流が流れない状態となる（図６（ｃ）の状態）。このような動作を前提として電流検出を行う。
【００６０】
具体的には、図６（ａ）に示すように、下アームにおいてメインセル４０の横型ＩＧＢＴをオンさせると、それに伴ってセンスセル４１の横型ＩＧＢＴもオンさせられ、センス抵抗Ｒｓ１にも電流が流れる。このときのセンスセル４１の横型ＩＧＢＴとセンス抵抗Ｒｓ１の間の電位で示される出力電圧Ｖ１は、電源から印加される高電圧を基準としてセンスセル４１の横型ＩＧＢＴのオン電圧分を差し引いた値となるため、プラスの電位となる。一方、横型ＦＷＤについては電流が流れないため、センスセル４３の横型ＦＷＤとセンス抵抗Ｒｓ２との間の電位で示される出力電圧Ｖ２はゼロになる。したがって、出力電圧Ｖ１に基づいて電流経路に流れている電流の電流値の絶対値を検出することができると共に、出力電圧Ｖ１がプラス、出力電圧Ｖ２がゼロのときには電流が順方向（高電圧側から低電圧側）に流されていることを検出することができる。
【００６１】
また、図６（ｂ）に示すように、下アームにおいてメインセル４０の横型ＩＧＢＴをオフさせると、センスセル４１の横型ＩＧＢＴも同時にオフされるため、電流が流れず、出力電圧Ｖ１はゼロとなる。一方、メインセル４０およびセンスセル４１の横型ＩＧＢＴをオフさせた瞬間に、メインセル４２およびセンスセル４３の横型ＦＷＤに還流電流が流れる。このため、出力電圧Ｖ２はＧＮＤを基準としてセンス抵抗Ｒｓ２での電圧降下分が差し引かれた値になり、マイナスの電位となる。したがって、出力電圧Ｖ２に基づいて電流経路に流れている電流の電流値の絶対値を検出することができると共に、出力電圧Ｖ１がゼロ、出力電圧Ｖ２がマイナスのときには電流が逆方向（低電圧側から高電圧側）に流されていることを検出することができる。
【００６２】
そして、図６（ｃ）に示すように、メインセル４０およびセンスセル４１の横型ＩＧＢＴをオフさせてから還流電流が流れる期間が経過すると、メインセル４０およびセンスセル４１の横型ＩＧＢＴとセンスセル４２およびセンスセル４３の横型ＦＷＤに電流が流れなくなる。このため、出力電圧Ｖ１と出力電圧Ｖ２が共にゼロとなり、電流が流れていないことを検出することができる。
【００６３】
図７は、上記のような動作を行うときの全体電流Ｉと出力電圧Ｖ１、Ｖ２および出力電圧Ｖ１、Ｖ２の合計値Ｖをそれぞれ表した波形図である。この図に示されるように、全体電流Ｉが０となる電流０点付近において、出力電圧Ｖ１、Ｖ２もしくはそれらの合計値Ｖの正負が急激に変わっている。また、電流増加に伴って出力電圧Ｖ１、Ｖ２もしくはそれらの合計値Ｖが増加し、電流減少に伴って出力電圧圧Ｖ１、Ｖ２もしくはそれらの合計値Ｖが減少する。したがって、全体電流の正負の判定や増減判定を正確に行うことが可能となり、電流の大きさや向きを検出することができる。
【００６４】
なお、出力電圧Ｖ１、Ｖ２としてメインセル４０の横型ＩＧＢＴのオン電圧もしくはメインセル４２の横型ＦＷＤのＶｆに近い、高い電圧が発生させられるように、センス抵抗Ｒｓ１、Ｒｓ２の抵抗値を大きく設定すると好ましい。例えば、横型ＩＧＢＴとして、図８に示すようなコレクタ電圧−コレクタ電流特性を持つものを用いて、メインセル４０とセンスセル４１のミラー比を例えば１／７０、センス抵抗Ｒｓ１を１０００Ωとした場合にメインセル４０のコレクタ電流Ｉｃに対するセンスセル４１に流れる電流Ｉｓｅｎｓｅおよび出力電圧Ｖ１の関係は図９のように表される。この図から明らかなように、低電流領域では、電流に対Ｉｓｅｎｓｅして出力電圧Ｖ１は大きな傾きを持つ。大電流領域では、徐々に傾きが小さくなるが、正の傾きを少なくとも出力電圧Ｖ１が１Ｖ以上となるまで確保できる。同様に、横型ＦＷＤにおいても、メインセル４２とセンスセル４３のミラー比、センス抵抗Ｒｓ２を適宜設定することで、横型ＦＷＤに流れる電流に対して出力電圧Ｖ２が少なくとも１Ｖ以上となるまで正の傾きを確保できるようにすることができる。このため、センス抵抗Ｒｓ１、Ｒｓ２の設定により、出力電圧Ｖ１、２をシリコンのＰＮジャンクションの順方向電圧（つまり横型ＩＧＢＴのオン電圧もしくは横型ＦＷＤのＶｆ）である０．７Ｖ以上を最大出力に設定することができる。よって、より大きな出力電圧Ｖ１、Ｖ２に基づいて、電流検出を行うことが可能となる。
【００６５】
以上説明したように、第１実施形態で説明した横型ＩＧＢＴと第２横型ＦＷＤの双方を備える回路構成により、例えばインバータの各アームを構成し、この回路構成に流れる電流の大きさや向きを検出することが可能となる。
【００６６】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態で説明した横型ＩＧＢＴおよび横型ＦＷＤを備えた回路構成を、インバータ回路を構成する半導体装置に適用した場合について説明する。なお、横型ＩＧＢＴおよび横型ＦＷＤの構造については、第１、第２実施形態と同様である。
【００６７】
図１０は、本実施形態にかかるインバータ回路を構成した半導体装置の上面レイアウト図である。この図に示すインバータ回路は、バッテリなどの主電源から印加される高電圧（例えば２８８Ｖ）に基づいて三相モータを駆動するものであり、半導体装置は、インバータ回路の基本構成を集積回路として１チップ化したインバータドライバＩＣを構成する。具体的には、半導体装置外部に備えられた制御マイコン（図示せず）によって三相モータの駆動が制御され、モータ駆動時に制御マイコンが三相モータの各相に順番に交流電流が供給されるようにインバータ回路を制御することで三相モータを駆動する。
【００６８】
半導体装置は、ＳＯＩ基板に形成され、直列接続した上下アーム５０ａ〜５０ｆが三相分並列接続たインバータ出力回路５０と、三相分の上下アーム５０ａ〜５０ｆ、つまり６個分のアーム５０ａ〜５０ｆを制御するための回路など、各種回路が備えられた制御回路部５１が備えられた構成とされている。
【００６９】
図１０に示すように、三相分の上アーム５０ａ、５０ｃ、５０ｅと三相分の下アーム５０ｂ、５０ｄ、５０ｆは、紙面左右方向において交互にレイアウトされている。本実施形態では図２の紙面左から順に下アーム５０ｂ、上アーム５０ａ、上アーム５０ｃ、下アーム５０ｄ、下アーム５０ｆ、上アーム５０ｅの順に交互に配置されている。また、これら各上下アーム５０ａ〜５０ｆに対応して各種回路が備えられることで制御回路部５１が構成されている。そして、各アーム５０ａ〜５０ｆに備えられるメインセル５２ａ〜５２ｆおよびセンスセル５３ａ〜５３ｆの横型ＩＧＢＴおよびメインセル５４ａ〜５４ｆおよびセンスセル５５ａ〜５５ｆの横型ＦＷＤおよび制御回路部５１がそれぞれトレンチ分離構造５６によって絶縁分離された構造とされている。なお、トレンチ分離構造５６は、第１、第２実施形態で説明したトレンチ分離構造１ｄ、２１ｄと同様の構造とされている。
【００７０】
このような構造において、長円形状の上面レイアウトとされたメインセル５２ａ〜５２ｆの横型ＩＧＢＴが一方向（紙面上下方向）に複数個並べて配置されると共に、そこから所定間隔離間してメインセル５４ａ〜５４ｆの横型ＦＷＤが同方向に複数個並べて配置されている。そして、各アーム５０ａ〜５０ｆそれぞれにおいて、メインセル５２ａ〜５２ｆの横型ＩＧＢＴとメインセル５４ａ〜５４ｆの横型ＦＷＤの間に、センスセル５３ａ〜５３ｆの横型ＩＧＢＴやセンスセル５５ａ〜５５ｆの横型ＦＷＤおよびセンス抵抗Ｒｓ１、Ｒｓ２が形成されている。また、各出力電圧Ｖ１、Ｖ２を増幅するために各アーム５０ａ〜５０ｆにバッファ回路５６ａ〜５６ｆを備えており、このバッファ回路５６ａ〜５６ｆもメインセル５２ａ〜５２ｆの横型ＩＧＢＴとメインセル５４ａ〜５４ｆの横型ＦＷＤの間に形成してある。各アーム５０ｆに備えられたセンスセル５３ａ〜５３ｆの横型ＩＧＢＴやセンスセル５５ａ〜５５ｆの横型ＦＷＤ、センス抵抗Ｒｓ１、Ｒｓ２およびバッファ回路５６ａ〜５６ｆは、センス抵抗Ｒｓ１、Ｒｓ２を各センスセル５３ａ〜５３ｆおよび各センスセル５５ａ〜５５ｆの間に挟まれた状態で、一列に並べられて配置されている。
【００７１】
このように、インバータ回路を構成する半導体装置に対して第１、第２実施形態に示した横型ＩＧＢＴおよび横型ＦＷＤを適用することができる。そして、上記のように各アーム５０ａ〜５０ｆにおいて、メインセル５２ａ〜５２ｆの横型ＩＧＢＴやメインセル５４ａ〜５４ｆの横型ＦＷＤを一方向に並べて配置し、これらの間においてセンスセル５３ａ〜５３ｆの横型ＩＧＢＴやセンスセル５５ａ〜５５ｆの横型ＦＷＤおよびセンス抵抗Ｒｓ１、Ｒｓ２を配置している。これにより、半導体装置のチップ面積を最小化でき、チップ面積増大を抑制することができる。また、バッファ回路５６ａ〜５６ｆを備えた場合にも、それがメインセル５２ａ〜５２ｆの横型ＩＧＢＴやメインセル５４ａ〜５４ｆの横型ＦＷＤの間に配置されるようにしている。このため、バッファ回路５６ａ〜５６ｆを備えても、半導体装置のチップ面積を最小化できる。
【００７２】
また、センスセル５３ａ〜５３ｆの横型ＩＧＢＴ、センスセル５５ａ〜５５ｆの横型ＦＷＤ、センス抵抗Ｒｓ１、Ｒｓ２およびバッファ回路５６ａ〜５６ｆを一列に並べて配置している。このため、これらの間の接続を最短距離で行えるようにしつつ、半導体装置のチップ面積を最小化できる。特に、センスセル５３ａ〜５３ｆおよびセンスセル５５ａ〜５５ｆの間にセンス抵抗Ｒｓ１、Ｒｓ２が配置されるようにすると良い。
【００７３】
さらに、センスセル５３ａ〜５３ｆの横型ＩＧＢＴ、センスセル５５ａ〜５５ｆの横型ＦＷＤ、センス抵抗Ｒｓ１、Ｒｓ２およびバッファ回路５６ａ〜５６ｆをメインセル５２ａ〜５２ｆの横型ＩＧＢＴやメインセル５４ａ〜５４ｆの横型ＦＷＤの間に配置している。このため、メインセル５２ａ〜５２ｆおよびメインセル５４ａ〜５４ｆとセンスセル５３ａ〜５３ｆおよびセンスセル５５ａ〜５５ｆ等とを接続する配線についても最短距離で接続できるレイアウトにすることが可能となる。
【００７４】
図１１は、この配線レイアウトの一例を示した拡大図である。なお、図１１は、図１０におけるセンスセル近傍の拡大図に相当し、断面図ではないが図を見易くするために配線レイアウトについてハッチングを示してある。
【００７５】
この図に示すように、各メインセル５２ａ〜５２ｆの横型ＩＧＢＴのエミッタ配線５７やコレクタ配線５８および各メインセル５４ａ〜５４ｆの横型ＦＷＤのアノード配線５９やカソード配線６０がメインセル５２ａ〜５２ｆおよびメインセル５４ａ〜５４ｆの配列方向に対する垂直方向に引き出されている。そして、メインセル５２ａ〜５２ｆおよびメインセル５４ａ〜５４ｆの両側において、これらの配列方向に平行に、エミッタ配線５７やアノード配線５９が接続される負極側共通配線６１およびコレクタ配線５８およびカソード配線６０が接続される正極側共通配線６２が延設されている。
【００７６】
このようにレイアウトされたエミッタ配線５７やアノード配線５９および負極側共通配線６１と、コレクタ配線５８やカソード配線６０および正極側共通配線６２によって囲まれた領域内において、センスセル５３ａ〜５３ｆの横型ＩＧＢＴ、センスセル５５ａ〜５５ｆの横型ＦＷＤ、センス抵抗Ｒｓ１、Ｒｓ２およびバッファ回路５６ａ〜５６ｆの所望部位同士を接続する配線６４が配置されている。また、センス抵抗Ｒｓ１は、配線６５がエミッタ配線５７に接続されることで負極側共通配線６１と接続され、センス抵抗Ｒｓ２は、配線６６がアノード配線５９に接続されることで負極側共通配線６１と接続されている。
【００７７】
このように、各アーム５０ａ〜５０ｆを構成する各部に接続される配線を最短距離で接続することができるため、ノイズによる誤動作をより抑制することが可能となる。具体的にはセンス抵抗Ｒｓ１、Ｒｓ２を最短距離で各メインセル５２ａ〜５２ｆの横型ＩＧＢＴのエミッタ配線５７や各メインセル５４ａ〜５４ｆの横型ＦＷＤのアノード配線５９に電気的に接続できる。これにより、これらの間の配線長が長くなった場合のノイズによる誤動作を抑制することが可能となる。また、各センスセル５３ａ〜５３ｆ、５５ａ〜５５ｆなどを挟んだ両側に各メインセル５２ａ〜５２ｆ、５４ａ〜５４ｆを配置しているため、各メインセル５２ａ〜５２ｆの横型ＩＧＢＴのエミッタ配線５７やコレクタ配線５８および各メインセル５４ａ〜５４ｆの横型ＦＷＤのアノード配線５９やカソード配線６０を各共通配線６１、６２を介して最短距離で接続できる。これにより、これらの間の配線長が長くなった場合のノイズによる誤動作を抑制することも可能となる。
【００７８】
このような構造は、制御回路部５１にコンパレータが備えられる場合において、そのコンパレータがＣＭＯＳのみによって構成されている場合に特に有効である。すなわち、バイポーラトランジスタを使用したコンパレータと比較して、ＣＭＯＳを使用したコンパレータはオフセット電圧が大きい。このため、電流０点付近で出力電圧が大きく変わる回路構成を適用すると、電流の正負の切り替わりを正確に検出するのに好適である。
【００７９】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態で説明した横型ＩＧＢＴのメインセルの一部を利用してセンスセルを構成するものである。なお、横型ＩＧＢＴの基本構造については、第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８０】
図１２は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。図１３は、図１２のＣ−Ｃ’線上の断面図である。なお、図１２のＤ−Ｄ’線上の断面は、図１と同じである。
【００８１】
図１２および図１３に示すように、本実施形態では、第１実施形態と同様に、トレンチ分離構造１ｄによってセンスセルが配置されるトレンチ島をメインセルが配置されるトレンチ島から分離しているが、メインセルが配置されるトレンチ島内にもセンスセルを形成している。具体的には、ｐ+型コレクタ領域４の長手方向に対する垂直方向において、横型ＩＧＢＴのメインセルを複数個並べて配置し、そのうちの最も外側に位置するセルのうちの配列方向の外側のエミッタの直線部を用いてセンスセルが構成されるようにしている。
【００８２】
すなわち、図１２および図１３に示すように、センスセルが構成されるエミッタの直線部において、チャネルｐウェル層６、ｎ+型エミッタ領域７およびｐ+型コンタクト層８が中央位置において２箇所分断されることで３つの領域に分割されていると共に、図示していないがｐ型ボディ層９も同様に分割されている。そして、分割された中央部をセンスセルとし、センスセルの両側にメインセルが配置されるようにしている。つまり、センスセルのエミッタがメインセルのエミッタに挟まれた構造となるようにしている。そして、センスセルとメインセルとの間において、ｐ型ボディ層９も分断されるようにしており、センスセルとメインセルそれぞれのｐ型ボディ層９の間がジャンクション分離されるようにしている。これにより、ｐ型ボディ層９を通じてのリークを防止することができる。
【００８３】
さらに、分断されたｎ+型エミッタ領域７の間において、ｐ+型コンタクト層８の端部からｎ+型エミッタ領域７の端部に向けて、ｐ+型コンタクト層８の長手方向と垂直方向に延設されたｐ+型分離層８ａを備えてある。このｐ+型分離層８ａを備えることで、メインセル側およびセンスセル側それぞれにおいて、ｎ+型エミッタ領域７とｐ型ボディ層９およびｎー型ドリフト層２によって構成される寄生トランジスタが動作することを防止できるようにしている。
【００８４】
以上のような構造により、本実施形態にかかる横型ＩＧＢＴが構成されている。このように構成される横型ＩＧＢＴでは、メインセルと異なるトレンチ島に配置されたセンスセルとメインセルと同じトレンチ島に配置されたセンスセルの双方によって電流検出が行える。このような横型ＩＧＢＴは、メインセルに流れる電流の正負の切り替わりと、電流の絶対値の両方を正確に検出したい場合に好適である。
【００８５】
具体的には、電流０点についてはメインセルと異なるトレンチ島に配置されたセンスセルの出力電圧に基づいて検出し、電流の絶対値についてはメインセルと同じトレンチ島に配置されたセンスセルによって検出する。
【００８６】
メインセルと異なるトレンチ島に配置されたセンスセルでは、メインセルに流れる電流の絶対値と正確に対応していない可能性があるが、出力電圧を大きくすることでメインセルに流れる電流の正負の切り替わりを検出することができる。すなわち、メインセルと異なるトレンチ島に配置されたセンスセルでは、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とが大きく異なり、出力電圧が電流の絶対値と正確に対応している値にならない可能性がある。このため、正確な電流の絶対値は検出し難くなるが、出力電圧を大きくすることでメインセルに流れる電流の正負の切り替わりは検出し易くなる。
【００８７】
一方、メインセルと同じトレンチ島に配置されたセンスセルでは、小さい値になるものの、電流の絶対値と正確に対している出力電圧を発生させられる。すなわち、メインセルと同じトレンチ島においてメインセルに挟まれるようにセンスセルを配置することで、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけることができ、ミラー比がメインセルとセンスセルそれぞれのエミッタの長手方向における長さの比に近くなる。このため、メインセルに流れる電流の絶対値と正確に対応する出力電圧を発生させることができ、出力電圧に基づいてメインセルに流れる電流の絶対値を正確に検出できる。
【００８８】
したがって、本実施形態の横型ＩＧＢＴにより、メインセルに流れる電流の正負の切り替わりと、電流の絶対値の両方を正確に検出することが可能となる。なお、メインセルと同じトレンチ島に配置されたセンスセルでは、有効面積をメインセルに対して小さくできるため、ミラー比を小さくしてセンスセルに流れる電流を小さくでき、損失を低減することができる。また、メインセルと異なるトレンチ島に配置されたセンスセルでは、有効面積をメインセルに対してあまり小さくできないが、センスセルに接続するセンス抵抗Ｒｓ１の抵抗値を大きくすることで、センスセルに流れる電流を制限して損失を低減できる。
【００８９】
（他の実施形態）
上記各実施形態では、横型ＩＧＢＴを備えた半導体装置の構成の一例を挙げて説明したが、適宜設計変更可能である。
【００９０】
例えば、上記各実施形態では、横型ＩＧＢＴや横型ＦＷＤをＳＯＩ基板１、２１に形成する場合について説明したが、ＳＯＩ構造ではない単なるシリコン基板などの半導体基板に形成しても良い。また、横型ＩＧＢＴや横型ＦＷＤの構造を変更しても良い。例えば、上記各実施形態では、抵抗層１４、３０を形成することで、より電位勾配が均等になるようにしたが、抵抗層１４、３０を形成しなくても良い。また、抵抗層１４の他端をゲート電極１１に接続しているが、エミッタ電極１３に接続した構造としても構わない。また、素子分離構造としてトレンチ分離構造１ｄ、２１ｄを例に挙げて説明したが、他の素子分離構造を用いても良い。
【００９１】
さらに、上記第１実施形態等では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの横型ＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの横型ＩＧＢＴに対しても本発明を適用することができる。すなわち、ドリフト層をｎ-型ドリフト層２で構成すると共にチャネル層をチャネルｐウェル層６で構成し、第１不純物領域をｐ+型コレクタ領域４、第２不純物領域をｎ+型エミッタ領域７で構成したｎチャネルタイプの横型ＩＧＢＴを例に挙げたが、これらの導電型を反転させることで、ｐチャネルタイプの横型ＩＧＢＴとすることができる。
【００９２】
また、上記各実施形態では、半導体基板の水平方向である横方向に電流を流す横型半導体素子として、横型半導体スイッチング素子である横型ＩＧＢＴや横型ダイオードである横型ＦＷＤを例に挙げて説明した。しかしながら、他の横型半導体素子、例えば横型半導体スイッチング素子である横型パワーＭＯＳＦＥＴを有する半導体装置に対して本発明を適用しても構わない。
【００９３】
すなわち、第１実施形態では、第１不純物領域をｐ+型コレクタ領域４、第２不純物領域をｎ+型エミッタ領域７で構成し、第１電極をコレクタ電極１２、第２電極をエミッタ電極１３とする横型ＩＧＢＴを例に挙げた。また、第２実施形態では、第１電極をアノード電極２９とし、第２電極をカソード電極２８とする横型ＦＷＤを例に挙げた。これに対して、ｐ+型コレクタ領域４の代わりにｎ+型ドレイン領域を第１不純物領域、ｎ+型エミッタ領域７の代わりにｎ+型ソース領域を第２不純物領域、ドレイン電極を第１電極、ソース電極を第２電極とする横型パワーＭＯＳＦＥＴに対しても、本発明を適用することができる。
【符号の説明】
【００９４】
１、２１      ＳＯＩ基板
１ｄ、２１ｄ  トレンチ分離構造
２            ｎ-型ドリフト層
４            ｐ+型コレクタ領域
６            チャネルｐウェル層
７            ｎ+型エミッタ領域
８            ｐ+型コンタクト層
９            ｐ型ボディ層
１０          ゲート絶縁膜
１１          ゲート電極
１２          コレクタ電極
１３          エミッタ電極
１４、３０    抵抗層
２２          ｎ-型カソード層
２４          ｎ+型コンタクト層
２６          ｐ型アノード層
２７          ｐ+型コンタクト層
２８          カソード電極
２９          アノード電極
４０          横型ＩＧＢＴのメインセル
４１          横型ＩＧＢＴのセンスセル
４２          横型ＦＷＤのメインセル
４３          横型ＦＷＤのセンスセル
５０          インバータ回路
５１          制御回路部
Ｒｓ          センス抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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