(57)【特許請求の範囲】
【請求項１】
電力ゲート回路ブロックと、
前記電力ゲート回路ブロックのグローバル電圧ノードとバーチャル電圧ノードとの間に結合された複数の電力スイッチと、
を備え、前記複数の電力スイッチは、イネーブル信号を受信するのに応答して順次にアクチベートされるように構成され、更に、前記複数の電力スイッチは、最初に第１の割合でアクチベートされるように構成され、そしてバーチャル電圧ノードにおける電圧の増加に応答して第２の割合でアクチベートされるように更に構成され、前記第２の割合は、前記第１の割合より高い、集積回路。
【請求項２】
複数の直列結合遅延素子を有する遅延チェーンを更に備え、各直列結合遅延素子の出力は、前記電力スイッチの対応する１つに結合され、前記遅延チェーンは、その遅延チェーンを通してイネーブル信号を受信し及び伝播するように構成された、請求項１に記載の集積回路。
【請求項３】
前記複数の遅延素子の１つ以上は、前記バーチャル電圧ノードの電圧がスレッシュホールド電圧以上であるのに応答して、イネーブル信号に与えられる遅延の量を減少するように構成された、請求項２に記載の集積回路。
【請求項４】
前記複数の遅延素子の１つ以上は、前記バーチャル電圧ノードの電圧の連続的な増加に応答して、イネーブル信号に与えられる遅延の量を連続的に減少するように構成された、請求項２に記載の集積回路。
【請求項５】
前記バーチャル電圧ノードに結合された電圧検出回路を更に備え、その電圧検出回路は、前記複数の遅延素子の１つ以上に、前記バーチャル電圧ノードの電圧がスレッシュホールド電圧以上であるという指示を与えるように構成された、請求項２に記載の集積回路。
【請求項６】
前記複数の電力スイッチの各々は、遅延素子の出力に結合され、そして同時に駆動される遅延素子の数が前記バーチャル電圧ノードの電圧の増加と同時に増加するように機能的ユニットが構成された、請求項１に記載の集積回路。
【請求項７】
イネーブル信号をアサートするように構成された電力コントロールユニットを更に備えた、請求項１に記載の集積回路。
【請求項８】
前記複数の電力スイッチは、複数の直列結合遅延素子を各々有する２つ以上の遅延チェーンを含み、その２つ以上の遅延チェーンは並列に配置され、各直列結合遅延素子の出力は、前記電力スイッチの対応する１つに結合され、前記電力コントロールユニットは、パワーアップシーケンスを開始する際に前記遅延チェーンのうちの第１のチェーンにイネーブル信号を与えるように構成され、そして前記バーチャル電圧ノードの電圧がスレッシュホールド電圧に到達するのに応答して前記遅延チェーンのうちの第２のチェーンにイネーブル信号を与えるように構成された、請求項７に記載の集積回路。
【請求項９】
集積回路の電力ゲート回路ブロックのグローバル電圧ノードとバーチャル電圧ノードとの間に結合された複数の電力スイッチの第１サブセットを第１の割合で順次アクチベートする段階と、
前記バーチャル電圧ノードの電圧の大きさの増加に応答して前記複数の電力スイッチの第２サブセットを、前記第１の割合より高い第２の割合で順次アクチベートする段階と、を備えた方法。
【請求項１０】
前記複数の電力スイッチの各々は、複数の直列結合遅延素子のうちの対応する遅延素子の出力に結合され、前記方法は、更に、
前記複数の直列結合遅延素子のうちの第１の遅延素子へイネーブル信号を送る段階と、  前記複数の直列結合遅延素子を通してイネーブル信号を伝播する段階と、
各遅延素子がイネーブル信号を出力するのに応答して、前記複数の電力スイッチのうちの対応する電力スイッチをアクチベートする段階と、
を備えた請求項９に記載の方法。
【請求項１１】
前記バーチャル電圧ノードの電圧がスレッシュホールド電圧より高いことを決定するのに応答して、前記複数の直列結合遅延素子の少なくともサブセットの各々により与えられる遅延の量を減少する段階を更に備えた、請求項１０に記載の方法。
【請求項１２】
前記複数の遅延素子の各々は、前記バーチャル電圧ノードに結合され、更に、前記複数の遅延素子の各々は、前記バーチャル電圧ノードの電圧の増加に応答して各遅延量を減少するように構成される、請求項１０に記載の方法。
【請求項１３】
前記バーチャル電圧ノードの電圧がスレッシュホールド電圧以上であるとの検出に応答して複数の遅延素子の各々に指示を与える電圧検出ユニットを更に備えた、請求項１０に記載の方法。
【請求項１４】
前記電圧検出ユニットが前記指示を与えるのに応答して前記複数の遅延素子の各々により与えられる遅延の量を減少させる段階を更に備えた、請求項１３に記載の方法。
【請求項１５】
前記複数の直列結合遅延素子の各々は、前記バーチャル電圧ノードにおける電圧の大きさの連続的な増加に応答してイネーブル信号に与えられる遅延の量を連続的に減少させるように構成された、請求項１０に記載の方法。
【請求項１６】
前記複数の電力スイッチの２つ以上を、前記バーチャル電圧ノードにおける電圧の増加と同時に並列にアクチベートさせる段階を更に備えた、請求項９に記載の方法。
【請求項１７】
ローカル電圧供給ノード及び該ローカル電圧供給ノードに結合されたロジック回路を有する電力ゲート機能的ユニットと、
前記ローカル電圧供給ノードとグローバル電圧供給ノードとの間に結合された複数のトランジスタであって、アクティブであるときに、前記ローカル電圧供給ノードを前記グローバル電圧供給ノードに電気的に結合するように構成された複数のトランジスタと、
前記複数のトランジスタのうちの対応するトランジスタのゲート端子に出力が各々結合された第１の複数の直列結合遅延素子と、
を備え、前記第１の複数の直列結合遅延素子は、イネーブル信号を受信し伝播するように構成され、そして前記複数のトランジスタの各々は、その各ゲート端子にイネーブル信号を受信するのに応答してアクチベートするように構成され、
前記第１の複数の直列結合遅延素子は、前記ローカル電圧供給ノードの電圧がスレッシュホールド値より低いのに応答して第１の割合でイネーブル信号を伝播するように構成され、更に、前記ローカル電圧供給ノードの電圧がスレッシュホールド値以上であるのに応答して前記第１の割合より高い第２の割合でイネーブル信号を伝播するように構成された、集積回路。
【請求項１８】
前記ローカル電圧供給ノードの電圧がスレッシュホールド値以上であるかどうか決定するように構成された電力コントロールユニットを更に備え、その電力コントロールユニットは、前記ローカル電圧供給ノードの電圧がスレッシュホールド値以上であるとの決定に応答して指示をアサートするように構成され、そして前記第１の複数の直列結合遅延素子の少なくともサブセットは、前記電力コントロールユニットが前記指示をアサートするのに応答して各遅延量を減少するように構成された、請求項１７に記載の集積回路。
【請求項１９】
前記電力コントロールユニットは、前記ローカル電圧供給ノードの電圧がスレッシュホールド値以上であるとの決定に応答して、第２の複数の直列結合遅延素子をアクチベートするように構成され、前記第２の複数の直列結合遅延素子は、前記第１の複数の直列結合遅延素子と並列であり、更に、前記第２の複数の直列結合遅延素子の各々は、前記複数のトランジスタのうちの対応するトランジスタのゲート端子に結合される、請求項１８に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関するもので、より詳細には、電力ゲート機能的ブロックを有する集積回路に関する。
【背景技術】
【０００２】
集積回路「チップ」に含まれるトランジスタの数が増加し続けているので、集積回路の電力管理の重要性も高まり続けている。電力管理は、パーソナルデジタルアシスタント（ＰＤＡ）、セルラーホン、スマートホン、ラップトップコンピュータ、ネットトップコンピュータ、等の移動装置に含まれる集積回路にとって重要である。これらの移動装置は、多くの場合に、バッテリ電力に依存し、集積回路の電力消費を減少することで、バッテリの寿命を延長することができる。更に、電力消費を減少すると、集積回路により発生する熱も減少し、集積回路を含む装置の冷却要件を緩和することができる（バッテリ電力に依存するかどうかに関わらず）。
【０００３】
クロック信号がアイドル回路に送られるのを禁止して集積回路における動的な電力消費を減少するためにクロックゲートがしばしば使用される。クロックゲートは、動的な電力消費を減少するのに有効であるが、それでも、アイドル回路は、電源オンされたままである。アイドルトランジスタの漏洩電流は、静的な電力消費を招く。高速トランジスタ（例えば、ゲート端子における入力信号変化に反応する）にも、高い漏洩電流の傾向があり、集積回路、特に、高性能装置に高い合計漏洩電流をしばしば招く。
【０００４】
漏洩電流の影響を打ち消すために、ある集積回路は、電力ゲートを実施している。電力ゲートでは、アイドル回路の接地経路への電力が遮断され、漏洩電流をほぼゼロに減少させる。電力を遮断するのに使用するスイッチには少量の漏洩電流が依然流れるが、全体としてはアイドル回路の漏洩より実質的に少ない。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電力ゲートは、集積回路設計への挑戦を与える。ブロックがパワーアップ及びパワーダウンされるときに、ブロックへの電流の変化が電源接続部にノイズを生じさせる。ノイズは、誤った動作を引き起こすことを含めて、集積回路の動作に影響を与える。更に、電流の変化率は、半導体製造プロセスのばらつき、集積回路へ送られる供給電圧の大きさ及び集積回路の動作温度で変化する。これらのファクタが電流の変化率を示すときには、電力ゲートブロックをイネーブルするのに含まれる遅延が対応的に増加する。
【課題を解決するための手段】
【０００６】
ウェイクアップ中の電力スイッチ加速機構のための方法及び装置が開示される。一実施形態において、集積回路は、少なくとも１つの電力ゲート回路ブロックを含む。電力ゲート回路ブロックは、該ブロックがアクティブであるときにその中の回路へ電圧が送られるところのバーチャル電圧ノードを含む。電力スイッチ（例えば、トランジスタ）は、バーチャル電圧ノードと、それに対応するグローバル電圧ノードとの間に結合される。スイッチがオープンであるとき、電力ゲート回路ブロックに電力が送られない。電力ゲート回路ブロックがウェイクアップされたとき（即ち、パワーアップされたとき）、電力スイッチは、順次にアクチベートされる。バーチャル電圧ノードの電圧が増加するにつれて、電力スイッチがアクチベートされる割合も高くなる。電力スイッチを順次にアクチベートすることで、過剰な電流が電力ゲート回路ブロックに流入するのを防止すると共に、電源ノイズを減少することができる。バーチャル電圧ノイズの電圧が少なくともあるレベルにあるときに電力スイッチがアクチベートされる割合を高めることで、ウェイクアップシーケンスを電流及びノイズ仕様内に依然留めながら高速ウェイクアップを許すことができる。
【０００７】
種々の実施形態において、電力スイッチの各々は、１つ以上の遅延チェーンの１つに結合される。各遅延チェーンは、多数の直列接続された遅延素子を含む。各遅延素子の出力は、それに対応する電力スイッチ（例えば、トランジスタのゲート）に結合される。イネーブル信号が第１の遅延素子に印加されて、遅延チェーンを通して伝播し、その中の遅延素子の各々がある程度の遅延をもたらす。各遅延素子は、アサートされたイネーブル信号を出力するので、それに対応する電力スイッチがアクチベートされる。従って、イネーブル信号が遅延チェーンを通して伝播するときに、電力スイッチが順次にアクチベートされる。バーチャル電圧ノードに存在する電圧が増加するにつれて、遅延素子の遅延量が減少され、イネーブル信号を高速で伝播することができる。これは、次いで、電力スイッチがアクチベートされる割合を加速させる。
【０００８】
電力スイッチのアクチベーションの割合を加速させることは、種々の仕方で行われる。一実施形態では、遅延素子の遅延を減少する（それにより、イネーブル信号の高速伝播を容易にする）ことは、バーチャル電圧ノードの電圧大きさがあるスレッシュホールド以上であることを回路で検出するのに応答して指示をアサートすることで行われる。その指示を受け取るのに応答して、遅延素子は、そこに生じる遅延の量をそれに応じて減少し、イネーブル信号の伝播を加速させる。
【０００９】
別の実施形態では、各遅延素子は、バーチャル電圧ノードから電圧を直接受け取るように結合される。遅延素子は、各々によって生じる遅延が、バーチャル電圧ノード上の電圧増加に対応して減少するように構成される。遅延の減少は、バーチャル電圧ノードに存在する電圧が増加するときに連続する。別の実施形態では、遅延素子の各々は、バーチャル電圧ノードの電圧がスレッシュホールドを満足し又はそれを越えるのに応答して各遅延を減少させる。第１の電力スイッチイネーブルと第２の電力スイッチイネーブルとの間のインターバルは、電力スイッチの第２のグループからの付加的な電流により、電力スイッチの第１のグループだけが高速ＰＶＴ状態においてイネーブルされる間に、合計電流が最大電流及び最大ｄｉ／ｄｔを越えることがないように決定される。
【００１０】
更に別の実施形態では、コントロールユニットが、以前にアクチベートされた他の遅延素子と並列に、付加的な遅延チェーン（ひいては、付加的な遅延素子）をアクチベートさせる。より多くの遅延素子が並列にアクチベートされるときには、所与の時間により多くの電力スイッチがアクチベートされ、これにより、電力スイッチがアクチベートされる全体的な割合を高める。
【００１１】
以下、添付図面を参照して、本発明を詳細に説明する。
【図面の簡単な説明】
【００１２】
【図１】集積回路の一実施形態のブロック図である。
【図２】図１に示す電力ゲートブロックの一実施形態のブロック図である。
【図３】ウェイクアップ手順の間に電力スイッチのアクチベーションの割合を加速する電力ゲートブロックの一実施形態を示す図である。
【図４Ａ】ウェイクアップ手順の間に電力スイッチのアクチベーションの割合を加速する電力ゲートブロックの別の実施形態を示す図である。
【図４Ｂ】遅延素子の実施形態を示す図である。
【図４Ｃ】遅延素子の実施形態を示す図である。
【図４Ｄ】遅延素子の実施形態を示す図である。
【図５】ウェイクアップ手順の間に電力スイッチのアクチベーションの割合を加速する電力ゲートブロックの第３の実施形態を示す図である。
【図６】ウェイクアップ手順の間に機能的ブロックの電力スイッチをアクチベートする割合を加速する方法を示すフローチャートである。
【図７】電力スイッチをアクチベートするように結合された個別の遅延チェーンを有する機能的ブロックの一実施形態のブロック図である。
【図８】電力スイッチをアクチベートするように結合された個別の遅延チェーンを有する機能的ブロックの別の実施形態のブロック図である。
【図９】電力スイッチをアクチベートするように結合された個別の遅延チェーンを有する機能的ブロックの第３の実施形態のブロック図である。
【図１０】イネーブル信号を電力スイッチに伝播するための個別の遅延チェーンを有する機能的ブロックをパワーアップする方法の一実施形態を示すフローチャートである。
【図１１】ウェイクアップ手順の間に複数の機能的ブロックを順次にパワーアップするように構成されたＩＣの一実施形態のブロック図である。
【図１２Ａ】集積回路の複数の機能的ブロックをパワーアップする方法を示す。
【図１２Ｂ】集積回路の複数の機能的ブロックをパワーアップする作用を示すグラフである。
【図１３】複数の機能的ブロックをパワーアップする方法の一実施形態を示すフローチャートである。
【図１４】システムの一実施形態のブロック図である。
【発明を実施するための形態】
【００１３】
本発明は、種々の変更を受けそして別の形態でも実施できるが、その特定の実施形態を一例として添付図面に示して以下に詳細に説明する。しかしながら、添付図面及び詳細な説明は、本発明を、ここに開示する特定の形態に限定するものではなく、本発明は、特許請求の範囲に規定される本発明の精神及び範囲内に入る全ての変更、等効物及び代替え物を網羅することを理解されたい。ここに使用する見出しは、編成上の目的に過ぎず、説明の範囲を限定するためのものではない。又、本出願全体に使用される「〜してもよい(may)」という語は、許すという意味（即ち、〜の潜在性があるという意味）で使用されるもので、強制の意味（即ち、〜しなければならないという意味）ではない。同様に、「含む(include)」、「含んでいる(including)」及び「含む(includes)」という語は、含むことを意味するが、それに限定されない。
【００１４】
種々のユニット、回路又は他のコンポーネントは、１つ又は複数のタスクを遂行するように「構成される」ものとして述べる。この点について、「構成される」とは、動作中に１つ又は複数のタスクを遂行する「回路を有する」ことを一般的に意味する構造を広く表現するものである。従って、ユニット／回路／コンポーネントは、そのユニット／回路／コンポーネントが現在オンでなくても、タスクを遂行するように構成することができる。一般的に、「構成される」に対応する構造を形成する回路は、ハードウェア回路を含む。同様に、種々のユニット／回路／コンポーネントは、説明の便宜上、１つ又は複数のタスクを遂行するものとして説明されてもよい。そのような説明は、「構成される」という句を含むものと解釈されねばならない。１つ以上のタスクを遂行するように構成されたユニット／回路／コンポーネントを表現する場合に、そのユニット／回路／コンポーネントに関して３５Ｕ.Ｓ.Ｃ.§１１２、第６節の解釈を引用しないことが明確に意図される。
【００１５】
本開示は、集積回路の電力ゲート機能的ブロックをパワーアップするための種々の方法及び装置の実施形態に向けられる。集積回路は、複数の電力ゲート機能的ブロックに結合された電圧ノードとして定義される少なくとも１つのグローバルな電圧ノードを含む。各機能的ブロックは、その機能的ブロックに対して独特の対応するローカル（又はバーチャル）電圧ノードを含む。ここに定義するように、バーチャル電圧ノードとは、間に結合された１つ以上の電力スイッチ（例えば、トランジスタ）がアクチベートされたときにグローバル（例えば、供給）電圧ノードに結合される電圧ノードである。電力ゲート機能的ブロックが電力をアクティブに受けるとき、バーチャル電圧ノードとグローバル電圧ノードとの間に結合された電力スイッチがアクチベートされ、バーチャル電圧ノードは、グローバル電圧ノードと同じ又はほぼ同じ電圧となる。電力ゲート機能的ブロックがインアクティブであるが、供給電圧ノードが電力を受けているときは、バーチャル電圧ノードと供給電圧ノードとの間に結合された電力スイッチがインアクティブとなり、バーチャル電圧ノードは、基準（例えば、接地）電圧又はその付近となる。
【００１６】
電力ゲート機能的ブロックを伴う集積回路
図１は、集積回路１０の一実施形態のブロック図である。集積回路１０は、電源入力を受け取るように結合される（例えば、ＶＤＤ及びＶＳＳ、又は各々電力及び接地）。ＶＤＤ電圧は、使用中に接地／ＶＳＳに対して測定される特定の大きさを有する。より詳細には、ＶＤＤ電圧は、使用中に集積回路１０の異なる動作点に対して使用される多数の大きさを有する。集積回路１０は、集積回路１０により占有されるエリア（例えば、シリコンのような半導体基板の表面のエリア）にわたって電圧を分配するために供給電圧ごとに、例えば、グローバル電源グリッドのような相互接続部を含む。グローバル電源グリッドは、図１において、ブロック１４Ａ−１４Ｃ、１６及び１８に結合されたライン１２として示されている。しかしながら、グリッドは、物理的には、幾分か規則的な形態で配列されてもよい。
【００１７】
集積回路１０は、ブロック１４Ａ−１４Ｃのような１つ以上の電力ゲート回路ブロックを備えている。各ブロック１４Ａ−１４Ｃは、集積回路１０の望ましい動作を実施するように構成されたトランジスタのような回路を含み、従って、回路ブロックである（が、ここでは、簡単化のために単に「ブロック」とも称される）。例えば、ブロック１４Ａ−１４Ｃは、プロセッサ又はその一部分（例えば、プロセッサ内の実行ユニット）；インターフェイス回路；グラフィック処理回路のような周辺回路；ユーザインターフェイス回路；オーディオ及び／又はビデオ処理回路のようなマルチメディア回路；等である。
【００１８】
一般的に、回路ブロックは、１つ以上の識別可能な動作を実施する関連回路のセットを含む。関連回路は、入力に対してロジック演算を実施して出力を発生するので、ロジック回路と称される。所与の回路ブロック内の回路が関連しているので、それらは、ユニットとしてパワーアップ又はパワーダウンされる。各回路ブロックは、一般的に、集積回路の設計中にユニットとして処理される（例えば、集積回路内にユニットとして物理的に配置されて）。回路ブロックは、更に、メモリ回路（例えば、種々のスタティックランダムアクセスメモリ又はＳＲＡＭ）、及びロジック回路の一部分である他の記憶装置を含む。
【００１９】
電力ゲート回路ブロック（又は単に電力ゲートブロック）は、ブロックイネーブル入力信号のデアサーションに応答して遮断されるその電源電圧（ＶＤＤ又はＶＳＳ）の少なくとも１つを有する回路ブロックである。電力ゲートブロックは、グローバル電源グリッド及びローカル電源グリッドに結合された電力スイッチを含む。イネーブルがアサートされると、電力スイッチは、グローバル及びローカル電源グリッドを電気的に接続する。イネーブルがデアサートされると、電力スイッチは、グローバル及びローカル電源グリッドを電気的に分離する。グリッドを電気的に接続するときは、電力スイッチは、オンであると称され、そしてグリッドを電気的に分離するときは、オフであると称される。グローバル電源グリッドの電圧は、電気的に接続されたときにローカル電源グリッドに現れる。しかしながら、スイッチは、ある程度のインピーダンスを有し、従って、ローカル電源グリッドの電圧は、グローバル電源グリッドの電圧とは異なる。ローカル供給電圧は、「バーチャル」（例えば、バーチャルＶＤＤ又はバーチャルＶＳＳ）とも称される。
【００２０】
電力ゲートブロック１４Ａ−１４Ｃがイネーブルされると、電力スイッチがターンオンし、そして電力ゲートブロック１４Ａ−１４Ｃのローカル電源グリッドを荷電するように電流が流れる。ある場合に他の回路に誤った振舞いを生じさせるに充分なノイズを発生させるグローバル電源グリッドの電流変化率（ｄｉ／ｄｔ）を下げるために、電力ゲートブロック１４Ａ−１４Ｃは、スイッチがアクチベートされる割合をコントロールする。以下に詳細に述べる種々の機構は、所与のブロックに対する電力スイッチのアクチベーションの割合をコントロールするのに使用される。
【００２１】
ここに示す実施形態では、電力ゲートブロック１４Ａ−１４Ｃは、ブロックイネーブル（Ｂｌｏｃｋ  Ｅｎａｂｌｅ）に加えて、クロック信号（図１のＢＥ＿Ｃｌｋ）を受信する。クロック信号は、スイッチがアクチベートされる割合をコントロールするために、ある電力スイッチアクチベーション機構のために使用される。これは、次いで、ある実施形態では、電流の変化率を許容レベルに制御できるようにする。より詳細には、ある実施形態において、電力ゲートブロック１４Ａ−１４Ｃは、ＢＥ＿Ｃｌｋ信号に同期された１つ以上のタイマーを含む。それらのタイマーは、所定時間が経過した後にスイッチのあるグループをアクチベートできるようにする。
【００２２】
ここに示す実施形態では、電力マネージャー１８は、ＢＥ＿Ｃｌｋクロックを発生するクロックジェネレータ回路１９を備えている。クロックの周波数は、クロックジェネレータ回路１９に結合されたＢＥ＿Ｃｌｋ＿Ｆｒｅｑレジスタ１７を経てプログラム可能である（例えば、ＩＣ１０内にあるか又はＩＣ１０に結合されたプロセッサで実行されるソフトウェアにより）。ある実施形態では、プログラムされる周波数は、集積回路のプロセス／電圧／温度（ＰＶＴ）条件とは独立している。例えば、電力ゲートブロックのタイマーによりイネーブルされる電力スイッチの遅延は、最も高速のＰＶＴ条件に対して決定され、そして遅延の１／２に対応する周波数は、プログラム可能な周波数として選択される。幾つかの実施形態の付加的な細部について以下に述べる。他の実施形態では、レジスタ１７にプログラムされる周波数は、集積回路１０が製造されたときに入れられたプロセスパラメータの指示に基づく（例えば、パラメータは、「高速」プロセス、「典型的」プロセス、又は「低速」プロセスを指示する）。又、周波数は、現在供給電圧の大きさにも基づく。低い電圧は、低速のトランジスタ動作を招き、高い電圧に比してｄｉ／ｄｔの作用を減少し、従って、必要に応じて、高い周波数を許す。又、ある実施形態では、周波数は、動作温度にも基づく。高い動作温度は、低速のトランジスタ動作を招き、低い温度に比してｄｉ／ｄｔの作用を減少し、従って、必要に応じて、高い周波数を許す。クロックジェネレータ回路１９は、任意の形式のクロックジェネレータである（例えば、位相固定ループ、入力クロックを受け取って周波数的に分割するクロック分割器、クロック乗算器、等）である。
【００２３】
以下に述べる全ての電力スイッチアクチベーション機構がクロック信号を使用するのではないことに注意されたい。従って、ある実施形態では、１つ以上の電力ゲートブロックがＢＥ＿Ｃｌｋ信号を受信するように結合されない。更に、電力ゲートブロックのいずれかに対してＢＥ＿Ｃｌｋ信号を使用しない実施形態も考えられ、意図される。そのような実施形態の例を以下に述べる。
【００２４】
電力マネージャー１８は、ブロック１４Ａ−１４Ｃに結合され、そしてブロック１４Ａ−１４Ｃ及び１６のアクティビティを監視して、電力ゲートブロック１４Ａ−１４Ｃのためのブロックイネーブルを発生するように構成される。１つのブロックのアクティビティは、別のブロックがアクティブになろうとしていてパワーアップされねばならないという指示子である。例えば、ブロック１４Ａ−１４Ｃ及び１６は、パイプラインの一部分である。１つのパイプライン段がアクティブである場合には、おそらく、次の段が間もなくアクティブになる。同様に、プロセッサにおいて、フェッチ要求は、インストラクションが間もなくフェッチされてデコードされ、従って、実行ユニットがパワーアップされることを指示する。電力ゲートブロックは、システムオンチップのコンポーネントであり、あるコンポーネントから別のコンポーネントへの通信は、ブロックをパワーアップする必要があることを指示する。ブロックのアクティビティは、そのブロック又は別のブロックがアイドル状態になろうとしており、パワーダウンされることも指示する。非ゲートブロックは、電力ゲートに対してイネーブルもディスエイブルもされないが、そのアクティビティは、電力ゲートブロックがディスエイブルされるかどうか決定する上で有用である。ある実施形態では、電力ゲートに加えて、クロックゲートが実施される。そのような実施形態では、電力マネージャー１８も、クロックゲートを実施するか、又はクロックゲートは、個別に実施される。電力マネージャー１８は、図１にはブロックとして示されているが、実際には、必要に応じて、分散されてもよい。
【００２５】
一般的に、電力マネージャー１８は、ブロックイネーブルをデアサートしてブロックをパワーダウンし、及びブロックイネーブルをアサートしてブロックをパワーアップするように構成される。ブロックイネーブル（及びここに述べる他の信号）は、ある論理的状態においてアサートされ、そして他の論理的状態においてデアサートされる。例えば、信号は、低い論理的状態（バイナリ０）においてアサートされ（イネーブルを指示する）、そして高い論理的状態（バイナリ１）においてデアサートされる。或いは又、信号は、低い論理的状態においてデアサートされ、そして高い論理的状態においてアサートされてもよい。異なる信号が異なるアサート／デアサート定義を有してもよい。ある状況では、更なる明瞭化のために、信号は、低でアサート、又は高でアサートと称されてもよい。
【００２６】
種々の実施形態において、電力ゲートブロック１４Ａ−１４Ｃがそのブロックイネーブルをデアサートした後であって供給電圧が尽きる前に、ある期間が経過し、そしてイネーブルのアサート後であって電力ゲートブロックが安定し且つ使用準備ができたとみなされる前に、ある期間がある。電力マネージャー１８は、ブロックイネーブルがデアサートされるかどうか決定し、そしてブロックの次のパワーアップに対してブロックイネーブルをいつ再アサートすべきか決定するときに、これらの期間を考慮するように構成される。
【００２７】
電力スイッチにより与えられるローカル及びグローバル電源グリッドの電気的分離は、一般的に、それらグリッド間にアクティブな電流の流れがないことを指す。電力スイッチそれ自体に漏洩電流があり、従って、ある程度の漏洩電流が流れる。同様に、ローカル及びグローバル電源グリッドの電気的接続は、グローバルグリッドからローカルグリッドへ電圧を与えるためのそれらグリッド間のアクティブな電流の流れを指す。別の見方をすると、電気的に接続されたグリッドは、それらの間に非常に低インピーダンスの経路を有し、一方、電気的に分離されたグリッドは、非常に高インピーダンスの経路を有する。更に別の見方をすると、電気的に接続されたグリッドは、あるグリッドから別のグリッドへアクティブに電圧を通過させ、一方、電気的に分離されたグリッドは、電圧の通過を防止させる。
【００２８】
ローカル及びグローバル電源グリッドは、一般的に、集積回路１０の種々のエリアにわたって電源電圧を分配する。グローバル電源グリッドは、集積回路１０のエリア全体に電圧を分配し、一方、ローカル電源グリッドは、電力ゲートブロック内に電源電圧を分配する。非ゲートブロックも、ローカル電源グリッドを含むが、電力スイッチを含まないので、ローカル電源グリッドは、本質的に、グローバル電源グリッドの一部分である。一般的に、電源グリッドは、いかなる構成でもよい。例えば、一実施形態において、所与のブロックは、ある物理的な位置において下に横たわる回路への電源接続を有する（例えば、エリアにわたり規則的に離間されたチャンネル）。電源グリッドは、これらの規則的に離間されたチャンネルの上に延びる配線を含む。又、その配線に対して直交方向に延びるワイヤもあり、インピーダンスを下げると共に、局所的な電流「ホットスポット」へ電流を供給する。他のグリッドは、ある種の分配相互接続を含み、及び／又はグリッドに不規則部があるか、又は相互接続が本質的に金属の平面である。一実施形態では、グローバル電源グリッドが１つ以上の最も高い金属層（配線層）、即ち半導体基板の表面から最も離れた層に設けられる。ローカル電源グリッドは、低い金属層に含まれる。電源グリッド間の接続は、半導体基板の表面における電力スイッチへとなされる。金属は、集積回路１０を製造するのに使用される半導体製造プロセスにおいて相互接続に使用される導電性材料である。例えば、金属は、銅、アルミニウム、タングステン、その組み合わせ（例えば、アルミニウム又は銅の配線層、並びにタングステンビア）、その合金、等である。
【００２９】
電源電圧（ＶＤＤ及びＶＳＳ）は、一般的に、外部から集積回路へ供給され、且つ一般的に、使用中比較的静的であることが意図される。供給電圧の大きさは、使用中に意図的に変化される（例えば、電力管理のために）が、大きさの変化は、動的に変化する信号が解釈されるように、受信回路により解釈されることが意図されていない。同様に、供給電圧の局部的な変化（ＶＤＤの降下又はＶＳＳの反発）が動作中に生じるが、それらの変化は、一般的に、望ましからぬ過渡的状態である。電源電圧は、回路が評価するように電流のソース及びシンクとして働く。
【００３０】
上述したように、電力ゲートブロック１４Ａ−１４Ｃは、例えば、インアクティブであるときに、集積回路の電力消費を下げるように電力のゲート動作を行う。従って、電力ゲートブロック１４Ａ−１４Ｃは、各々、イネーブル信号（図１のブロックイネーブル）を受信するように結合される。各ブロックのブロックイネーブル信号は、電力ゲートブロック１４Ａ−１４Ｃが個々にイネーブルされたりされなかったりするように、そのブロックにとって個別の独特の信号である。あるケースでは、１つ以上の電力ゲートブロックが、イネーブルを共有する。共有されるブロックイネーブルは、物理的に同じ信号でもよいし、論理的に同じ信号でもよい（即ち、信号は、物理的に個別であり、論理的に同様に動作される）。又、集積回路１０は、非ゲートブロック１６のような１つ以上の非ゲート回路ブロックを含んでもよい。非ゲートブロックは、電力スイッチをもたない電源グリッド１２に結合され、従って、集積回路１０がパワーアップされるときにパワーアップされる。非ゲートブロックとは、例えば、著しい電力節約を生じさせるために電力スイッチを含ませそして電力のゲート動作を試みることが予想されないように、ほとんどの時間又は常時アクティブなブロックである。
【００３１】
図１には、１つの非ゲートブロック及び３つの電力ゲートブロックが示されているが、一般的に、種々の実施形態では、１つ以上のいかなる数の電力ゲートブロック及び非ゲートブロックがあってもよいことに注意されたい。同様に、集積回路１０には、２つ以上の電力マネージャー１８があってもよい（例えば、電力ゲートブロックの種々の非重畳サブセットをイネーブル／ディスエイブルする）。
【００３２】
１つ以上の回路ブロックが状態記憶装置（例えば、メモリ、フロップ、レジスタ）を含んでもよいことに注意されたい。状態記憶装置（又は状態記憶装置のある部分）に状態を保持することが望ましい。そのような場合には、グローバル電源グリッドが、電源対接地経路に電力スイッチをもたずに、状態記憶装置に電力を供給する。例えば、電力スイッチをもたずに、個別のローカル電源グリッドが設けられてもよい。
【００３３】
図２は、電力ゲートブロック１４の一実施形態のブロック図である。電力ゲートブロック１４は、図１に示した電力ゲートブロックと同様である。図２の実施形態では、電力ゲートブロック１４は、図示されたように、電力ゲートブロック１４内の種々の物理的位置に配置された複数の電力スイッチを含む。即ち、電力スイッチは、電力ゲートブロック１４により占有されるエリアにわたって物理的に分散される。この実施形態では、電力スイッチが規則的な離間間隔で配置されるが、他の実施形態では、規則的でない他の分散が使用されてもよい。各位置は、複数の電力スイッチを含んでもよい（例えば、電力スイッチセグメント２０Ａは、複数の電力スイッチを含んでもよい）。１つの位置における電力スイッチは、電力スイッチ２０Ａ−２０Ｅのセグメントと称される。電力ゲートブロック１４は、更に、電力コントロール回路２４を含む。電力コントロール回路２４は、図２にブロックとして示されているが、ある実施形態では、電力スイッチセグメントの位置付近に物理的に分散されてもよい。電力ゲートブロック１４Ａに対するブロックイネーブル及びＢＥ＿Ｃｌｋは、電力コントロール回路２４に結合される。電力コントロール回路２４は、電力スイッチセグメント２０Ａ−２０Ｅの各々に結合され、各セグメントに各ローカルブロックイネーブル（図２のＢＥ１〜ＢＥ５）を供給する。
【００３４】
この実施形態では、電力スイッチが電力ゲートブロック１４のグローバルＶＤＤグリッド１２ＡとローカルＶＤＤグリッドとの間に結合される。ローカルＶＤＤグリッドは、図２において電力スイッチセグメント２０Ａ−２０Ｅ間の水平線として示されている。電力スイッチセグメント２０Ａ−２０Ｅの各々の間に、ロジック回路２２Ａ−２２Ｄが設けられる。これらロジック回路２２Ａ−２２Ｄは、ローカルＶＤＤグリッド、及び図２に示されていないローカルＶＳＳグリッドにより電力供給される。グローバルＶＳＳグリッド１２Ｂは、ロジック回路２２Ａ−２２Ｅの各々に結合されて示されているが、一般的には、グローバルＶＳＳグリッド１２Ｂが結合されるローカルＶＳＳグリッドがある。図２は、電力ゲートブロック１４の縁と電力スイッチセグメント２０Ａ及び２０Ｅとの間に回路をもたない状態で電力ゲートブロック１４の縁に電力スイッチセグメント２０Ａ及び２０Ｅを示しているが、これらの電力スイッチセグメントは、必ずしも真の縁に配置されなくてもよい。換言すれば、ロジック回路は、図２において電力スイッチセグメント２０Ａの左及び／又は図２において電力スイッチセグメント２０Ｅの右に配置されてもよい。
【００３５】
電力コントロール回路２４は、電力マネージャー１８からのブロックイネーブル及びＢＥ＿Ｃｌｋに応答してセグメントに対するローカルブロックイネーブルＢＥ１−ＢＥ５を発生する。特に、電力コントロール回路２４は、ローカルブロックイネーブルのアサーションを食い違わせる。例えば、電力コントロール回路２４は、ＢＥ＿Ｃｌｋのクロックサイクル当たり１つのローカルブロックイネーブルをアサートする。他の実施形態では、クロックサイクル当たり２つ以上のセグメントをイネーブルするｄｉ／ｄｔ作用が設計限界より低い限り、クロックサイクル当たり２つ以上のローカルブロックイネーブルがアサートされる。更に、ある実施形態では、セグメント当たり２つ以上のローカルブロックイネーブルがあり、そして所与のセグメントに対するローカルブロックイネーブルが食い違わされる。電力ゲートブロックにおけるセグメント及びローカルブロックイネーブルの数は、変更されてもよく、そして図２に示すものより多くても少なくてもよい。
【００３６】
電力スイッチは、一般的に、アサートされたイネーブル信号に応答してローカル電源グリッドをグローバル電源グリッドに電気的に接続し、そしてデアサートされたイネーブル信号に応答してローカル電源グリッドをグローバル電源グリッドから電気的に分離する回路を含む。例えば、各電力スイッチは、ＶＤＤ電源グリッドに電力スイッチを実施する実施形態についてはＰ型金属酸化物半導体（ＰＭＯＳ）トランジスタである。ＰＭＯＳトランジスタのゲートは、（おそらくバッファされた）ローカルブロックイネーブル信号（図２のＢＥ１〜ＢＥ５）を受信するように結合され、ソースは、グローバルＶＤＤグリッド１２Ａに結合され、そしてドレインは、１つ以上のローカルＶＤＤグリッドラインに結合される。従って、ブロックイネーブル信号は、この例では、低でアサートされてＰＭＯＳトランジスタ２４をターンオンし、そしてグローバルＶＤＤグリッド１２ＡからローカルＶＤＤグリッドラインへアクティブに電流を導通する。ＶＳＳグリッドに電力スイッチを実施する実施形態も同様であるが、トランジスタがＮ型ＭＯＳ（ＮＭＯＳ）トランジスタであり、そしてこのような実施形態では、ブロックイネーブルが、高でアサート／低でデアサートされる。
【００３７】
電力スイッチ加速機構
図３を参照すれば、パワーオン手順の間に加速機構を使用する電力ゲートブロック１４の一実施形態が示されている。明瞭化のために、この図及び残りの図には、電力スイッチセグメント（例えば、電力スイッチセグメント２０Ａ−２０Ｃ）だけが示されているが、電力ゲートブロック１４内のロジック回路は示されていない。更に、明瞭化のため、それ以降の幾つかの図面から、ある外部接続（例えば、ブロックイネーブル入力）が排除されている。
【００３８】
電力ゲートブロック１４のこの例に使用される電力スイッチ加速機構は、パワーオン手順の間に電力スイッチのアクチベーションの割合が増加されるものである。最初に、電力スイッチは、第１の割合でアクチベートされる。バーチャルＶＤＤの電圧が増加するにつれて、電力スイッチがアクチベートされる割合が増加される。
【００３９】
パワーアップ手順の間に、電流の量は、多くの場合、バーチャルＶＤＤノードの電圧に比例して又はそれに対して直線的に増加しない。特に、電流の変化率ｄｉ／ｄｔは、典型的に、パワーアップ手順の間に一定値に持続されない。バーチャルＶＤＤノードの電圧が増加するにつれて、ｄｉ／ｄｔは、ピークへ上昇し、次いで、降下し始める。ピークは、電力ゲートブロック１４のパワーアップの完了時にバーチャルＶＤＤノードの最終的電圧より低い電圧に到達する。従って、ピークｄｉ／ｄｔに対応する電圧を通過すると、ｄｉ／ｄｔ限界内に留めながら、電力スイッチがアクチベートされる割合を増加することができる。従って、電力スイッチが全体を通じて一定の割合でアクチベートされる実施形態に対して機能的ブロックのパワーオン／ウェイクアップ時間を短縮することができる。
【００４０】
図３に示す実施形態では、電力スイッチは、トランジスタ２１（この場合は、ＰＭＯＳトランジスタ）として実施される。各トランジスタ２１の各ゲート端子は、対応する遅延素子２３の出力に結合される。この実施形態では、各遅延素子２３により与えられる遅延は、電力ゲートブロック１４に対してローカルである電力コントロールユニット２４によってコントロールすることができる。各電力スイッチセグメント２０Ａ−２０Ｃ内では、遅延素子２３が互いに直列に結合されて、遅延チェーンを形成する。イネーブル信号は、それが遅延チェーンに入力されると、各遅延素子２３を通して伝播し、従って、その電力スイッチセグメントの電力スイッチを順次に作動させる。
【００４１】
ここに示す実施形態の電力コントロール回路２４は、バーチャルＶＤＤノード上の電圧レベルを検出するように構成されたバーチャルＶＤＤ検出ユニット２４１を含む。バーチャルＶＤＤノードの電圧が所定のスレッシュホールド値に達するか又はそれを越えると、電力コントロール回路２４は、各遅延素子２３に対する各遅延を調整する。ここに示す実施形態の各遅延素子２３は、電力コントロール回路２４から遅延コントロール信号（‘ＤｌｙＣｔｌ’）を受信するように結合される。ある実施形態では、遅延コントロール信号は、デジタル信号である。そのような実施形態では、このデジタル信号がアサートされると、各遅延素子２３の遅延を第１の値から第２の値へ減少させる。遅延が減少されると、遅延チェーンを通るイネーブル信号の伝播の速度が高くなる。対応的に、電力スイッチ２１のアクチベーションの割合も高くなる。
【００４２】
別の実施形態では、遅延コントロール信号は、調整可能な電圧である。各遅延素子２３により与えられる遅延は、遅延コントロール信号の電圧に基づく。従って、バーチャルＶＤＤの電圧がスレッシュホールド電圧以上であるという決定に応答して、電力コントロールユニット２４は、各遅延素子２３により与えられる遅延を減少させるために遅延コントロール信号の電圧を調整する。その減少は、第１の固定値（バーチャルＶＤＤ電圧がスレッシュホールドに到達する前の）から第２の固定値である。しかしながら、遅延コントロール信号の電圧、ひいては、遅延素子２３の遅延を、バーチャルＶＤＤ電圧がスレッシュホールド値に到達した後に第１の値から連続的に減少するような実施形態も考えられ、意図される。そのような場合には、電力スイッチ２１のアクチベーションの割合が、全ての電力スイッチがアクティブになるまで、連続的に上昇する。
【００４３】
この特定例において、電力スイッチは、３つの個別の電力スイッチセグメント２０Ａ−２０Ｃに分割される。従って、各電力スイッチセグメント２０Ａ−２０Ｃにおける電力スイッチ２１のアクチベーションは、他の電力スイッチセグメントに対して並列に行われる（が、所与のセグメント内では順次である）。別の実施形態では、電力コントロールユニット２４は、電力スイッチセグメント２０Ａ−２０Ｃの電力スイッチ２１を順次にアクチベートする。例えば、電力コントロール回路２４は、イネーブル信号を、先ず、電力スイッチセグメント２０Ａに、次いで、電力スイッチセグメント２０Ｂに与え、等々となる。各電力スイッチ２１が、直列結合遅延素子２３の単一の遅延チェーンと共に、単一の電力スイッチセグメント２０へと合併されるような他の実施形態も考えられ、意図される。
【００４４】
図４Ａは、電力ゲート機能的ブロック１４の別の実施形態のブロック図である。この特定の実施形態では、各遅延素子２３は、与えられる遅延の量に対して自己調整する。従って、この実施形態の電力コントロールユニット２４は、遅延コントロール信号をアサートするように構成されず、又、遅延ユニット２３がそれを受信するように結合もされない。
【００４５】
遅延素子２３の規範的な実施形態が図４Ｂ、４Ｃ及び４Ｄに示されている。図４に示す実施形態では、各遅延素子２３がバーチャルＶＤＤノードに直結される。より詳細には、図４Ｂの各遅延素子２３は、２つのＮＭＯＳトランジスタを含み、そのゲート端子は、バーチャルＶＤＤノードの電圧を受け取るように直結される。これらＮＭＯＳトランジスタの第１は、遅延素子２３の入力に対応するプルアップ経路におけるパスゲート回路の一部分である。第２のＮＭＯＳトランジスタは、遅延素子２３の出力ノードに関連したプルダウン経路におけるパスゲートの一部分である。各パスゲートにおける他のトランジスタは、常にアクティブとなるようにゲート端子を固定配線している。この実施形態において、バーチャルＶＤＤへのゲート端子を有するＮＭＯＳトランジスタは、パワーオン手順の少なくとも一部分に対してそれらの各線型領域で動作する。バーチャルＶＤＤノードの電圧が増加するときに、それらのＮＭＯＳトランジスタに流れる電流は、対応的に増加する。その結果、入力に関連したプルアップ経路、及び出力に関連したプルダウン経路のスイッチング遅延は、対応的に減少される。各遅延素子２３による遅延が減少するにつれて、イネーブル信号が遅延チェーンに伝播する速度が高くなり、それにより、スイッチ２１がアクチベートされる割合が高くなる。
【００４６】
図４Ａの実施形態において、遅延素子２３（図４Ｂに示されたもの）は、バーチャルＶＤＤノードの電圧が変化するときにそれらの各遅延を連続的に変化させるように構成される。しかしながら、図４Ｃのように、各遅延素子が少なくとも１つの固定の遅延（例えば、バーチャルＶＤＤの電圧がスレッシュホールド電圧より低い間の固定量）を与えるように構成された遅延素子２３の実施形態も考えられ、意図される。又、図４Ｄのように、外部から受信されるコントロール信号により遅延がコントロールされる遅延素子２３の実施形態も考えられ、意図される。一般的に、遅延素子２３の種々様々な実施形態が考えられ、意図される。更に、複数の形式の遅延素子２３を使用する電力ゲートブロックの実施形態も考えられ、意図されることに注意されたい。
【００４７】
図３に示す電力ゲートブロックの実施形態と同様に、図４Ａの実施形態の電力スイッチ２１及び遅延素子２３は、異なる電力スイッチセグメント２０Ａ−２０Ｃに配置される。従って、電力コントロールユニット２４は、特定の具現化に基づいて、イネーブル信号をこれらセグメントの各々へ、個々に且つ順次に、又は並列に、或いは複数のセグメントが同時にアクチベートされるが必ずしも並列でないように、アサートする。更に、電力スイッチ２１及び遅延素子２３は、単一遅延チェーンと共に単一のセグメントへ合併される。
【００４８】
電力スイッチアクチベーションの割合が加速される電力ゲートブロック１４の別の実施形態が図５に示されている。図５に示す実施形態は、電力コントロールユニット２４を含むが、明瞭化のために、ここには示されていない。同様に、各電力スイッチセグメント２０Ａ−２０Ｉの細部も、ここには示されていない。しかしながら、これらの電力スイッチセグメントは、上述した実施形態の電力スイッチセグメントと同様に構成される。更に、電力スイッチセグメント２０Ａ−２０Ｉの各々は、均一に構成されてもよい。更に、電力コントロールユニット２４からのコントロール情報を使用しない、図５に示す電力ゲートブロック１４の固定配線実施形態も考えられ、意図されることに注意されたい。
【００４９】
この特定の実施形態では、電力スイッチのアクチベーションは、（１）において、電力スイッチセグメント２０Ｄへイネーブル信号をアサートして、開始される。最初、イネーブル信号は、順次に、電力スイッチセグメント２０Ｄ、セグメント２０Ｅ、及びセグメント２０Ｆを通して伝播する。各電力セグメントにおける遅延素子２３の遅延が比較的一定の遅延であると仮定すれば、電力スイッチがアクチベートされる全体的な割合も、イネーブル信号が電力スイッチセグメント２０Ｄ−２０Ｆを通して伝播するときに、同様に一定である。
【００５０】
（２）において、電力スイッチセグメント２０Ｃ及び２０Ｇの両方にイネーブル信号が与えられる。この点において、イネーブル信号は、実際上、２つの個別の遅延チェーンを互いに並列に伝播する。これは、イネーブル信号が電力スイッチセグメントの単一のセグメントのみを通して伝播した以前の点に対して電力スイッチのアクチベーションの割合を２倍にする。
【００５１】
同時に又は互いに時間的に接近して生じる（３）及び（４）においても、電力スイッチのアクチベーションの割合は、２倍である。（３）において、イネーブル信号は、並列の電力スイッチセグメント２０Ａ及び２０Ｂへ伝播される。同様に、（４）において、イネーブル信号は、電力スイッチセグメント２０Ｈ及び２０Ｉへ伝播される。従って、この点において、イネーブル信号は、４つの異なる電力スイッチセグメントを通して並列に伝播する。従って、電力スイッチのアクチベーションの割合は、最初の割合の４倍である。
【００５２】
イネーブル信号が電力セグメントを通して伝播する厳密な仕方は、実施形態ごとに変化する。例えば、イネーブル信号の経路は、図５の実施形態に示すように接続される。別の実施形態では、電力コントロールユニット２４は、所与の時間にどの電力スイッチセグメントがイネーブル信号を受信すべきか選択的に選出する。１つの意図された実施形態では、バーチャルＶＤＤノードの電圧を検出する技術が、図５に示す技術と組み合わされる。従って、電力コントロールユニット２４は、バーチャルＶＤＤノードの電圧がスレッシュホールド値に到達するまで電力スイッチセグメントの単一のインスタンスをイネーブルする。その後、電力スイッチがアクチベートされる割合を高めるために、複数のセグメントが同時にイネーブルされる。
【００５３】
図６は、パワーオン手順の間に電力スイッチがアクチベートされる割合を高める方法の一実施形態を示すフローチャートである。この方法６００は、電力ゲート機能的ブロックがイネーブル信号を受信することで開始される（ブロック６０５）。イネーブル信号は、ある実施形態では、チップレベル電力管理ユニットから受信される。電力ゲート機能的ブロックは、電力スイッチのアクチベーションのローカルコントロールを与えるのに使用されるそれ自身の内部電力コントロールユニットを含む。
【００５４】
イネーブル信号の受信に続いて、機能的ブロック内の電力スイッチのアクチベーションが開始される（ブロック６１０）。電力スイッチのアクチベーションは、図３−５を参照して上述したように、所与の電力スイッチセグメント内で順次に行われる。電力スイッチのアクチベーションは、最初、第１の割合で行われる。
【００５５】
ここに示す実施形態における電力スイッチのアクチベーションの間に、バーチャルＶＤＤノードの電圧がスレッシュホールド電圧と比較される（ブロック６１５）。バーチャル電圧ノードの電圧がスレッシュホールド電圧より低い場合には（ブロック６１５、ノー）、電力スイッチのアクチベーションが第１の割合で続けられる（ブロック６１０）。バーチャル電圧ノードの電圧がスレッシュホールド電圧以上である場合には（ブロック６１５、イエス）、電力スイッチがアクチベートされる割合が、第１の割合より高い第２の割合へ高められる（ブロック６２０）。電力スイッチのアクチベーションは、インアクティブのままである電力スイッチがある限り、第２の割合で続けられる。全ての電力スイッチがアクティブでない場合には（ブロック６２５、ノー）、電力スイッチのアクチベーションが続けられる（ブロック６３０）。全ての電力スイッチがアクチベートされると（ブロック６２５、イエス）、この方法は、完了となる。
【００５６】
バーチャルＶＤＤノードからの電圧とスレッシュホールド電圧との比較は、全ての実施形態に含まれるものではないことに注意されたい。例えば、図４及び５のいずれかに示された実施形態により具現化される電力スイッチ加速機構は、バーチャルＶＤＤノード電圧をスレッシュホールド電圧と比較せずに具現化される。更に、ここに示す方法６００の実施形態は、電力スイッチアクチベーションの第１及び第２の割合を参照しているが、異なる割合を使用する実施形態も考えられ、意図されることに注意されたい。更に、電力スイッチアクチベーションの割合が連続的に高められる方法実施形態も考えられ、意図される。
【００５７】
機能的ブロックウェイクアップのための多経路電力スイッチ機構
図７−９は、パワーオン手順／ウェイクアップ中の電力スイッチのアクチベーションが経路により細分化される電力ゲートブロックの種々の実施形態を示す。より詳細には、図７−９に示す実施形態の各々において、機能的ブロックのパワーオンの間にｄｉ／ｄｔをコントロールするために異なる時間に異なる電力スイッチセグメントに各イネーブル信号が与えられる。
【００５８】
ある場合には、１つのセグメントにおける電力スイッチのアクチベーションが、他のセグメントにおける電力スイッチのアクチベーションと重畳する。他の場合には、あるセグメントの電力スイッチのアクチベーションと、別のセグメントの電力スイッチのアクチベーションとの間に重畳はない。重畳は、電力スイッチセグメントが実施される集積回路のＰＶＴ変化に依存する。最も高速の場合には（即ち、ＰＶＴ変化による最も高速のスイッチング時間）、重畳が生じるおそれが低い。低速の場合には（即ち、ＰＶＴ変化による低速のスイッチング時間）、重畳が生じるおそれが高い。いずれの場合にも、ｄｉ／ｄｔは指定の限界内に保持される。最も高速の場合には、重畳がないので、一度に１つの電力スイッチセグメントだけがパワーアップされる。従って、ｄｉ／ｄｔは、単一セグメントのみにおける電力スイッチのアクチベーションから生じるものに制限される。低速の場合には、ある重畳が生じる間に、各セグメントの電力スイッチが低い割合でアクチベートされる。従って、電力スイッチは、低い割合でアクチベートされるので、ｄｉ／ｄｔは、指定の限界内に保持される。
【００５９】
図７は、多経路電力スイッチング機構を使用する電力ゲートブロックの一実施形態を示す図である。ここに示す実施形態では、電力ゲート機能的ブロック１４は、２つの電力スイッチセグメント２０Ａ及び２０Ｂを備えている。各電力スイッチセグメントは、一般的に、遅延チェーン及び多数の電力スイッチを各々含む上述した実施形態と同様に構成される。各遅延チェーンは、多数の直列結合された遅延素子２３を含む。各々の直列結合された遅延素子２３の出力は、この実施形態ではＰＭＯＳトランジスタとして各々具現化される対応する電力スイッチ２１に結合される。対応するイネーブル信号が遅延チェーンの遅延素子２３を通して伝播するときに、電力スイッチ２１は、順次にアクチベートされる。
【００６０】
図７に示す実施形態では、電力スイッチセグメント２０Ａは、第１のイネーブル信号Ｅｎａｂｌｅ０を受信するように結合される。第１のイネーブル信号は、電力スイッチセグメント２０Ａにより受信されると、対応する遅延チェーンの遅延素子２３を通して伝播する。第１のイネーブル信号が電力スイッチセグメント２０Ａの遅延チェーンを通して伝播するときに、それに対応する電力スイッチ２１が順次にアクチベートされる。
【００６１】
又、電力ゲートブロック２０は、第１のイネーブル信号を受信するように結合されたタイマー２５も含む。特に、第１のイネーブル信号は、タイマー２５のスタート入力において受信される。第１のイネーブル信号を受信するのに応答して、タイマー２５は、動作を開始する。ここに示す実施形態におけるタイマー２５の動作は、図示されたクロック入力に受信されるクロック信号に同期される。一実施形態において、タイマー２５は、カウンタとして具現化され、従って、クロック信号のサイクル数をカウントして、第１のイネーブル信号のアサーション以来経過した時間の量を決定する。クロック周波数、ひいては、周期は、ＰＶＴ変化とは独立しており、従って、高速及び低速の場合に、所定時間は、同じままである。所定時間が経過したとタイマー２５が決定すると、第２のイネーブル信号Ｅｎａｂｌｅ１がアサートされる。そのアサーションに応答して、第２のイネーブル信号は、電力スイッチセグメント２０Ｂにおける直列結合遅延素子２３を通して伝播する。第２のイネーブル信号の伝播に応答して、第２の電力スイッチセグメントの電力スイッチ２１が順次にアクチベートされる。
【００６２】
ＰＶＴ変化に基づいて、第２のイネーブル信号のアサーションが生じてもよいし、又は電力スイッチセグメント２１の各電力スイッチ２１がアクチベートされる後まで生じなくてもよい。この依存性は、タイマー２５が第２のイネーブル信号をアサートする前の所定時間の大きさ、及び高速の場合であるか低速の場合であるかに基づく。第１のイネーブル信号のアサーションから第２のイネーブル信号のアサーションまでの所定時間は、タイマー２５にプログラムされてもよいし、固定配線でもよい。いずれの場合も、所定時間は、最も高速の場合に、電力スイッチセグメント２０Ａの全ての電力スイッチ２１がアクチベートされる後まで、第２のイネーブル信号がアサートされないようにセットされる。低速の場合の少なくとも幾つかについて、タイマー２５の所定時間は、電力スイッチセグメント２０Ａの全ての電力スイッチ２１がアクチベートされる前に、第２のイネーブル信号がアサートされるようにセットされる。いずれにせよ、タイマー２５の所定時間は、電力ゲートブロック１４が具現化される集積回路のｄｉ／ｄｔ仕様に基づいてセットされる。
【００６３】
図８は、多経路電力スイッチング機構を使用する電力ゲートブロック１４の別の実施形態を示す図である。特に、図８に示した実施形態は、図７の実施形態を、３つ以上の電力スイッチセグメントへと拡張する。この例では、３つの電力スイッチセグメント２０Ａ−２０Ｃが示されているが、付加的なインスタンスが含まれてもよい。更に、図８に示した電力ゲートブロック１４の実施形態は、タイマー２５Ａ及び２５Ｂを含む。一般的に、図８に示した電力ゲートブロック１４の実施形態は、Ｎ個の電力スイッチセグメント（Ｎは整数値）及びＮ−１個のタイマーを含む。各々のタイマーは、受信されるクロック信号のサイクル数に基づく所定時間中に動作する。ある実施形態では、その所定時間は、タイマーごとに異なる（例えば、遅延素子及び電力スイッチの数が電力スイッチセグメントごとに均一でない実施形態の場合）。しかしながら、図８に示す実施形態では、電力スイッチセグメントが均一であり、且つ所定時間がタイマーごとに同じであると仮定する。
【００６４】
又、図８に示す実施形態の動作は、図７に示したものの拡張でもある。第１のイネーブル信号が受信されると、電力スイッチセグメント２０Ａの電力スイッチ２１の順次アクチベーションがタイマー２５Ａの動作と共に開始される。タイマー２５Ａの所定時間が経過すると、第２のイネーブル信号がアサートされる。第２のイネーブル信号がアサートされると、電力スイッチセグメント２０Ｂの電力スイッチ２１の順次アクチベーションが開始されると共に、タイマー２５Ｂの動作も開始される。タイマー２５Ｂの所定時間が経過すると、第３のイネーブル信号（‘Ｅｎａｂｌｅ２’）がアサートされ、電力スイッチセグメント２０Ｃの電力スイッチ２１の順次アクチベーションを開始する。付加的な電力スイッチセグメント及びタイマーが含まれる場合には、第３のイネーブル信号をアサートすると、次のタイマーも始動される。このシーケンスは、イネーブル信号が各電力スイッチセグメントに与えられそしてそこに含まれた全ての電力スイッチがアクチベートされるまで続けられる。
【００６５】
図７に示す実施形態と同様に、あるセグメントの電力スイッチ２１のアクチベーションと、次のセグメントの電力スイッチ２１のアクチベーションとが、ある程度、重畳する。この重畳は、各タイマーがセットされる所定時間と、ＰＶＴ変化とによって決定され、これらは、高速の場合及び低速の場合を決定するものである。タイマーの所定時間は、最も高速の場合には重畳が許されないが、低速の場合にはある程度の重畳が許されるように、セットされる。
【００６６】
図９は、図８と同様に動作する別の実施形態を示す。しかしながら、複数のタイマーを使用するのではなく、タイミング機能は、複数のイネーブル信号を出力するように構成された単一のタイマー２５に合併される。ここに示す実施形態では、タイマー２５の動作は、第１のイネーブル信号のアサーションに応答して開始される。電力スイッチセグメント２０Ａの電力スイッチ２１の順次アクチベーションも、第１のイネーブル信号のアサーションに応答して開始される。所定時間が経過した後、タイマー２５は、第２のイネーブル信号をアサートする。第２のイネーブル信号がアサートされるのに応答して、電力スイッチセグメント２０Ｂの電力スイッチの順次アクチベーションが開始される。更に、タイマー２５は、第２のイネーブル信号のアサーションからの時間の追跡を開始する。第２のイネーブル信号のアサーションから所定時間が経過すると、タイマー２５は、第３のイネーブル信号をアサートし、そして電力スイッチセグメント２０Ｃの電力スイッチ２１の順次アクチベーションを開始する。このプロセスは、Ｎ個のイネーブル信号の各々がアサートされるまで続けられる。多経路電力スイッチ機構を使用する２つの先の実施形態と同様に、低速の場合には、ある程度の重畳が生じる。しかしながら、最も高速の場合には、ある電力スイッチセグメントのアクチベーションと別の電力スイッチセグメントのアクチベーションとの間に重畳が生じないように所定時間値がセットされる。
【００６７】
図１０は、多経路電力スイッチ機構の一実施形態を示すフローチャートである。図１０の方法７００は、２つの電力スイッチセグメントのみが含まれた一実施形態に向けられる。しかしながら、この方法は、図８及び９に示す機能的ブロック実施形態により例示されたように３つ以上の電力スイッチセグメントを有する実施形態へ拡張することができる。
【００６８】
方法７００は、アサートされたイネーブル信号を電力ゲート機能的ブロックに与えることで開始する（ブロック７０５）。機能的ブロックへの第１のイネーブル信号のアサーションに応答して、電力スイッチの第１グループの順次アクチベーションが開始される（ブロック７１０）。電力スイッチの第１グループの順次アクチベーションに加えて、第１のイネーブル信号のアサーションに応答してタイマーの動作も開始される。
【００６９】
期間が経過しない場合には（ブロック７１５、ノー）、スイッチの第１グループのアクチベーションが、そのグループの全スイッチがアクチベートされるまで、続けられる。これは、期間それ自体及びＰＶＴ変化に基づいて、期間が経過する前に生じてもよいし、生じなくてもよい。期間が経過すると（ブロック７１５、イエス）、第２のイネーブル信号がアサートされ、スイッチの第２グループに与えられる（ブロック７２５）。第２のイネーブル信号のアサーションに応答して、第２グループのスイッチが順次アクチベートされる。
【００７０】
多ブロックパワーアップ機構
図７−１０を参照して上述した多経路電力スイッチ機構は、単一の電力ゲート機能的ブロックにおける複数の電力スイッチセグメントをパワーアップすることに向けられる。図１１−１３は、複数の電力ゲート機能的ブロックを順次パワーアップするように拡張された同様の機構に向けられる。機能的ブロックのパワーアップは、指定のｄｉ／ｄｔ範囲内に動作を維持するためにキープ・アウト時間（即ち、重畳が許されない時間）を実施する電力マネージャーにより整合される。
【００７１】
図１１は、複数の電力ゲートブロックを有する集積回路の規範的実施形態を示すブロック図である。図示された実施形態では、集積回路３０は、４つの電力ゲート機能的ブロック、即ちプロセッサコア３１Ａ、プロセッサコア３１Ｂ、バスインターフェイスユニット３３、及びグラフィックユニット３５を備えている。電力ゲート機能的ブロックの各々は、１つ以上の電力スイッチセグメントを含む。電力ゲート機能的ブロックの所与の１つのブロックの電力スイッチセグメントは、上述したいずれかの実施形態に基づいて配置される。ここに明確に開示されない実施形態に基づいて配置される電力スイッチセグメントも考えられ、意図される。更に、電力スイッチセグメントの配置は、全ての機能的ブロックについて同じである必要はない。そのような実施形態は考えられるが、電力スイッチセグメントの配置が、機能的ブロックの少なくとも１つと他のものとで異なるような実施形態も考えられ、意図される。
【００７２】
又、集積回路３０は、種々の電力ゲート機能的ブロックのパワーアップ及びパワーダウンを整合するように構成された電力管理ユニット１８も備えている。ここに示す実施形態では、電力マネージャー１８は、タイマー２５及び裁定ユニット２７を含む。タイマー２５は、キープ・アウト期間を計時するのに使用される。キープ・アウト期間とは、１つの機能的ブロックに対する電力スイッチアクチベーションの開始時に、付加的な機能的ブロックに対する電力スイッチアクチベーションが許されないような所定時間として定義される。電力マネージャー１８は、付加的な機能的ブロックに対してイネーブル信号をパワーアップするのを禁止することによりキープ・アウト期間を実施する。例えば、プロセッサコア３１Ａ及び３１Ｂを、バスインターフェイスユニット３３と共に、全てパワーアップするべき場合には、電力マネージャー１８は、プロセッサコア３１Ａに対するイネーブル信号（‘Ｅｎａｂｌｅ０’）を最初にアサートする。プロセッサコア３１Ａに対するパワーアップ手順が開始されるときに、電力マネージャー１８は、プロセッサコア３１Ｂ及びバスインターフェイスユニット３３に対する残りのイネーブル信号（各々（‘Ｅｎａｂｌｅ１’及び‘Ｅｎａｂｌｅ３’）を第１の所定時間中禁止する。所定時間が経過した後、プロセッサコア３１Ｂに対するイネーブル信号は、プロセッサコア３１Ａがそのパワーアップ手順を完了したかどうかに関わらずアサートされる。しかしながら、バスインターフェイスユニット３３に対するイネーブル信号は、プロセッサコア３１Ｂに対するイネーブル信号のアサーションに続く第２の所定時間（第１の所定時間と異なってもよいが、必ずしもそうでない）中、禁止されたままとなる。第２の所定時間が経過した後、電力マネージャー１８は、プロセッサコア３１Ｂがそのパワーアップ手順を完了したかどうかに関わらず、バスインターフェイスユニット３３に対するイネーブル信号をアサートする。
【００７３】
キープ・アウト期間の所定時間は、種々の機能的ブロックに対して異なってもよいことに注意されたい。例えば、プロセッサコア３１Ａは、バスインターフェイスユニット３３よりも長いキープ・アウト期間を有する。一般的に、キープ・アウト期間の長さは、ブロックにおける回路の量、及び動作時にブロックにより引き出される電流の量に少なくとも一部分基づいて決定される。回路がより多くあり及び／又は引き出される電流の量が多い電力ゲート機能的ブロックは、回路の量が少なく及び／又は引き出される電流が少ないブロックより、キープ・アウト期間が長くなる。
【００７４】
電力マネージャー１８は、集積回路３０の電力ゲート機能的ブロックの各々に対してパワーオン要求を処理するように構成される。この例では、４つの要求ライン、Ｒｅｑ０、Ｒｅｑ１、Ｒｅｑ２、及びＲｅｑ３が、外部ソースから電力マネージャー１８に与えられるとして示されている。これら要求の各々は、特定の機能的ブロック及びそれに対応するイネーブル信号に対応する（例えば、Ｒｅｑ０は、Ｅｎａｂｌｅ０及びプロセッサコア３１Ａに対応し、等々）。外部ソースからパワーオン要求を受け取ることができるのに加えて、内部で集積回路３０へ要求を発生することもできる。例えば、バスインターフェイスユニット３３は、アクティブであるときに、外部ソースからバストラフィックを受け取るのに応答して、プロセッサコア３１Ａ及び３１Ｂの一方又は両方をパワーオンする要求を発生する。複数の要求が同時に（例えば、同じクリックサイクルに）又は互いに接近して受け取られる場合には、裁定ユニット２７が裁定ルーチンを遂行して、要求を処理すべき順序を決定する。ラウンドロビンのような適当な裁定機構を使用して、裁定を遂行することができる。裁定ルーチンの完了時に、電力マネージャー１８は、それに対応するイネーブル信号を、決定された順序でアサートする一方、機能的ブロックの各々に対してそれらがパワーアップされるときにキープ・アウト期間を実施する。
【００７５】
図１２Ａ及び１２Ｂは、キープ・アウト期間の使用と、機能的ブロックを低速及び高速状態でパワーアップする作用とをグラフ的に示す。図１２Ａの例では、３つのパワーオン要求が同時に受け取られて裁定される。裁定の結果として、プロセッサコア３１Ａを最初に、次いで、プロセッサコア３１Ｂを、そして最後に、グラフィックユニット３５をパワーアップすべきであると決定する。対応するイネーブル信号をアサートしそして電力スイッチをアクチベートすることにより、電力が最初にプロセッサコア３１Ａに印加される。パワーアップ手順の第１部分中に、オーバーラップキープ・アウト期間が、タイマー値に対応する期間、実施される。このとき、他の電力ゲート機能的ブロックは、パワーアップを開始しない。電力マネージャー１８は、プロセッサコア３１Ｂ及びグラフィックユニット３５に対応するイネーブル信号を禁止する（即ち、そのアサーションを防止する）ことによりキープ・アウト期間を実施する。キープ・アウト期間が経過した後、２つの機能的ユニットのパワーアップ間の重畳が許される。電力マネージャー１８は、プロセッサコア３１Ａに対するキープ・アウト期間が経過したときにプロセッサコア３１Ｂに対するイネーブル信号をアサートする。プロセッサコア３１Ｂのキープ・アウト期間中に、グラフィックユニット３５に対応するイネーブル信号は、禁止されたままとなる。プロセッサコア３１Ｂに対するキープ・アウト期間が経過すると、グラフィックユニット３５のイネーブル信号がアサートされる。グラフィックユニット３５に続いてパワーアップされるものとして示された電力ゲート機能的ブロックは、他にないが、付加的なパワーオン要求が電力マネージャー１８により受け取られた場合には、キープ・アウト期間が実施される。
【００７６】
重畳は、許されるが、全ての場合に生じるのではない。上述したように、ＰＶＴ変化は高速及び低速の場合に生じる。図１２Ｂは、２つの機能的ブロックに対して高速の場合と低速の場合との間の相違をグラフ的に示す。高速の場合には、低速の場合より合計電流ピークが大きい。更に、ｄｉ／ｄｔを表わす勾配は、高速の場合の方が低速の場合より大きい。高速の場合には電流ピークにより速く到達するので、電力ゲート機能的ブロックは、より速くパワーオンされる。従って、ここに示す高速の場合には、２つの機能的ブロックのパワーオン間に重畳がなく、従って、合計電流及びｄｉ／ｄｔの指定範囲内でパワーオン手順が遂行される。低速の場合には、高速の場合より、電流ピークが小さく且つｄｉ／ｄｔの勾配が小さい。従って、低速の場合には著しい重畳が生じ得るが、小さな電流ピーク及びｄｉ／ｄｔの小さな勾配は、指定の範囲内に充分留まる。図１２Ｂのグラフィック表示は、電力ゲート機能的ブロックのパワーオンに適用されるが、機能的ブロック内の電力スイッチセグメントの電力スイッチのアクチベーションにも適用される。
【００７７】
図１３は、複数の機能的ブロックをパワーオンする方法の一実施形態のフローチャートである。ここに示す実施形態において、方法８００が開始されて、複数のパワーオン要求を受け取り（ブロック８０５）、そしてそれらの要求を裁定して、それに対応する機能的ブロックをパワーオンすべき順序を決定する（ブロック８１０）。ある場合には、単一の要求のみが受け取られ、従って、裁定は不要であることに注意されたい。
【００７８】
裁定が完了すると、電力マネージャーは、キープ・アウト期間を実施して、パワーオンされるべき第１の機能的ブロックにイネーブル信号を与える（ブロック８１５）。キープ・アウト期間は、要求が受け取られた他の電力ゲート機能的ブロックに対するイネーブル信号を禁止することにより実施される。キープ・アウト期間は、それに対応する期間が経過しない限り実施され続ける（ブロック８２０、ノー）。キープ・アウト期間が経過すると（ブロック８２０、イエス）、アサートされたイネーブル信号が、パワーオンされるべき次の機能的ブロックに与えられる（ブロック８２５）。次の機能的ブロックは、イネーブル信号を受信するのに応答して、そのパワーオン手順を開始する。満足されるべき付加的なパワーオン要求がある場合には（ブロック８３０、イエス）、付加的な機能的ブロックは、現在パワーオンされている機能的ブロックに対応するキープ・アウト期間中にイネーブル信号を受信することが防止される（ブロック８３５）。上述したように、ある場合には、現在及び以前にイネーブルされたブロックのパワーオン手順間の重畳が可能であることに注意されたい。キープ・アウト期間が経過すると、パワーオンされるべき機能的ブロックは、電力マネージャーから、アサートされたイネーブル信号を受け取る。パワーオンされるべき付加的な機能的ブロックがない場合には（ブロック８３０、ノー）、方法８００が完了となる。
【００７９】
規範的なシステム
図１４は、システム１５０の一実施形態のブロック図である。ここに示す実施形態では、システム１５０は、１つ以上の周辺装置１５４及び外部メモリ１５８に結合された集積回路１０（例えば、図１からの）の少なくとも１つのインスタンスを備えている。ある実施形態では、集積回路１０に代わって又はそれに加えて、図１１の集積回路３０と同様の集積回路が含まれる。集積回路１０に供給電圧を供給すると共に、メモリ１５８及び／又は周辺装置１５４に１つ以上の供給電圧を供給する電源１５６も設けられる。ある実施形態では、集積回路１０の２つ以上のインスタンスが含まれる（又、２つ以上の外部メモリ１５８も含まれる）。
【００８０】
周辺装置１５４は、システム１５０の形式に基づいて、望ましい回路を含む。例えば、一実施形態では、システム１５０は、移動装置（例えば、パーソナルデジタルアシスタント（ＰＤＡ）、スマートホン、等）であり、そして周辺装置１５４は、種々の形式のワイヤレス通信のための装置、例えば、ｗｉｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、セルラー、グローバルポジショニングシステム、等を含む。又、周辺装置１５４は、ＲＡＭ記憶装置、ソリッドステート記憶装置、又はディスク記憶装置を含めて、付加的な記憶装置も含む。又、周辺装置１５４は、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーン、キーボード又は他の入力装置、マイクロホン、スピーカ、等を含めて、ディスプレイスクリーンのようなユーザインターフェイス装置を含む。他の実施形態では、システム１５０は、任意の形式のコンピューティングシステム（例えば、デスクトップパーソナルコンピュータ、ラップトップ、ワークステーション、ネットトップ、等）である。
【００８１】
外部メモリ１５８は、任意の形式のメモリを含む。例えば、外部メモリ１５８は、ＳＲＡＭ、ダイナミックＲＡＭ（ＤＲＡＭ）、例えば、同期ＤＲＡＭ（ＳＤＲＡＭ）、倍データレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３、ＬＰＤＤＲ１、ＬＰＤＤＲ２、等）ＳＤＲＡＭ、ＲＡＭＢＵＳ  ＤＲＡＭ、等である。外部メモリ１５８は、メモリ装置がマウントされる１つ以上のメモリモジュール、例えば、シングルインラインメモリモジュール（ＳＩＭＭ）、デュアルインラインメモリモジュール（ＤＩＭＭ）、等を含む。メモリ１５８は、ある実施形態では、図１に示したメモリ５の等効物であり、従って、多数のインターフェイス回路１００を経て集積回路１０に結合される。
【００８２】
以上の開示が完全に理解されれば、多数の変更や修正が当業者に明らかになろう。そのような変更や修正は、全て、特許請求の範囲に包含されると解釈されたい。
【符号の説明】
【００８３】
１０：集積回路
１２：グローバル電源グリッド
１４Ａ、１４Ｂ、１４Ｃ：電力ゲートブロック
１６：非ゲートブロック
１７：ＢＥ＿Ｃｌｋ＿Ｆｒｅｑレジスタ
１８：電力マネージャー
１９：クロックジェネレータ回路
２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ、２０Ｅ：電力スイッチ
２２Ａ、２２Ｂ、２２Ｃ、２２Ｄ：ロジック
２４：電力コントロール回路
２５：タイマー
２７：裁定ユニット
３０：集積回路
３１Ａ：プロセッサコア
３１Ｂ：プロセッサコア
３３：バスインターフェイスユニット
３５：グラフィックユニット
１５４：周辺装置
１５６：電源
１５８：外部メモリ
２４１：バーチャルＶｄｄ検出ユニット
【図１】
0005828169.tif 000002
【図２】
0005828169.tif 000003
【図３】
0005828169.tif 000004
【図４Ａ】
0005828169.tif 000005
【図４Ｂ】
0005828169.tif 000006
【図４Ｃ】
0005828169.tif 000007
【図４Ｄ】
0005828169.tif 000008
【図５】
0005828169.tif 000009
【図６】
0005828169.tif 000010
【図７】
0005828169.tif 000011
【図８】
0005828169.tif 000012
【図９】
0005828169.tif 000013
【図１０】
0005828169.tif 000014
【図１１】
0005828169.tif 000015
【図１２Ａ】
0005828169.tif 000016
【図１２Ｂ】
0005828169.tif 000017
【図１３】
0005828169.tif 000018
【図１４】
0005828169.tif 000019