(57)【特許請求の範囲】
【請求項１】
（ａ）メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板を準備する工程と、
（ｂ）前記メモリ形成領域及び前記ロジック形成領域における前記半導体基板の上面内に、第１，２の不純物領域をそれぞれ形成する工程と、
（ｃ）前記メモリ形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第１，２のゲート構造を形成し、前記第１，２のゲート構造で挟まれた前記第１の不純物領域の上面内に、前記第１の不純物領域の導電型とは異なる第３の不純物領域を形成し、前記ロジック形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第３，４のゲート構造を形成し、前記第３，４のゲート構造で挟まれた前記第２の不純物領域の上面内に、前記第２の不純物領域の導電型とは異なる第４の不純物領域を形成し、前記メモリ形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第５，６のゲート構造を形成し、前記第５，６のゲート構造で挟まれた前記第１の不純物領域の上面内に、前記第１の不純物領域の導電型とは異なる第５の不純物領域を形成する工程と、
（ｄ）前記第１，２のゲート構造で挟まれた前記第３の不純物領域上と、前記第３，４のゲート構造で挟まれた前記第４の不純物領域上と、前記第５，６のゲート構造で挟まれた前記第５の不純物領域上とに、金属材料を堆積する工程と、
（ｅ）前記金属材料と前記半導体基板とを互いに反応させて、前記第３，４，５の不純物領域の上面内に第１，２，３のシリサイド膜をそれぞれ形成する工程と、
（ｆ）前記半導体基板上に、前記第１乃至第６のゲート構造を覆う第１の絶縁膜を形成する工程と、
（ｇ）前記第１の絶縁膜内に、前記第１及び第３のシリサイド膜にそれぞれ電気的に接続される第１及び第２のコンタクトプラグを形成する工程と、
（ｈ）前記第１のコンタクトプラグを介して前記第１のシリサイド膜に電気的に接続されるキャパシタを形成する工程と、
（ｉ）前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
（ｊ）前記第２の絶縁膜内に、前記第２のコンタクトプラグに電気的に接続される第３のコンタクトプラグを形成し、前記第１，２の絶縁膜内に、前記第２のシリサイド膜に電気的に接続される第４のコンタクトプラグを形成する工程と
を備え、
前記第１，２のゲート構造間の距離と、前記第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、前記第３，４のゲート構造間の距離と、前記第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きく、
前記第５，６のゲート構造間の距離と、前記第５，６のゲート構造の高さとで規定される第３のゲートアスペクト比は、前記第２のゲートアスペクト比よりも大きく、
前記第１，３のシリサイド膜は、前記第２のシリサイド膜と同じ製造工程で形成され、
前記第２のシリサイド膜の厚みは、前記第１，３のシリサイド膜の厚みよりも大きい、半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
前記第１，３のゲートアスペクト比のそれぞれは、０．８よりも大きい、半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法であって、
前記工程（ｂ）において、前記ロジック形成領域における前記半導体基板の上面内に第６の不純物領域を更に形成し、
前記工程（ｃ）において、前記工程（ｄ）の前に、前記ロジック形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第７，８のゲート構造を形成するとともに、前記第７，８のゲート構造の間で挟まれた前記第６の不純物領域の上面内に、前記第６の不純物領域の導電型とは異なる第７の不純物領域を形成し、
前記工程（ｄ）において、前記第７，８のゲート構造の間の前記第７の不純物領域上に前記金属材料を堆積し、
前記工程（ｅ）において、前記金属材料と前記半導体基板とを互いに反応させて、前記第７の不純物領域の上面内に第４のシリサイド膜を形成し、
前記第２のゲートアスペクト比は、前記第７，８のゲート構造間の距離と、前記第７，８のゲート構造の高さとで規定される第４のゲートアスペクト比よりも小さい、半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法であって、
前記第３，４，５，７の不純物領域のそれぞれは、ＭＯＳトランジスタのソース・ドレイン領域である、半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法であって、
前記第１，３，４のゲートアスペクト比のそれぞれは、０．８よりも大きい、半導体装置の製造方法。
【請求項６】
請求項３に記載の半導体装置の製造方法であって、
前記工程（ｆ）において、前記半導体基板上に、前記第１乃至第８のゲート構造を覆う前記第１の絶縁膜を形成し、
前記工程（ｇ）において、前記第１の絶縁膜内に、前記第４のシリサイド膜に電気的に接続される第５のコンタクトプラグを形成し、
前記工程（ｊ）において、前記第２の絶縁膜内に、前記第５のコンタクトプラグに電気的に接続される第６のコンタクトプラグを形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板上にメモリデバイスとロジックデバイスとが形成された、メモリ・ロジック混載型の半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、システムＬＳＩにおいては、大容量かつ高速なメモリデバイスと、ロジックデバイスとが同一の半導体基板上に形成された、メモリ・ロジック混載型の半導体装置が注目されている。その中でも大容量化に向いたＤＲＡＭを混載した半導体装置においては、メモリデバイスの高速化に対応すべくメモリセル内にもシリサイド膜を形成したものが開発されている。
【０００３】
このような、メモリセル内にシリサイド膜が形成されたメモリ・ロジック混載型の半導体装置の一例が、特許文献１に開示されている。特許文献１に記載の技術によれば、ＤＲＡＭが形成されているＤＲＡＭ部と、ロジックデバイスが形成されているロジック部の両方において、トランジスタのソース・ドレイン領域及びゲート電極にシリサイド膜を形成している。なお、シリサイド膜の形成方法に関する技術が特許文献２〜４に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１２７２７０号公報
【特許文献２】特開２０００−２６９４８２号公報
【特許文献３】特開平８−３１７６９号公報
【特許文献４】国際公開ＷＯ９８／４２００９号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載のメモリ・ロジック混載型の半導体装置では、特許文献１の図６に示されるように、ＤＲＡＭ部のソース・ドレイン領域の上面内に形成されたシリサイド膜と、ロジック部のソース・ドレイン領域の上面内に形成されたシリサイド膜とが互いに同じ厚さである。従って、ロジックデバイスの高速化のためにロジック部のシリサイド膜を厚く形成すると、ＤＲＡＭ部のシリサイド膜も厚くなり、ソース・ドレイン領域に電気的に接続されたキャパシタのリーク電流が大きくなる。その結果、ＤＲＡＭのデータ保持特性が劣化する。一方、キャパシタのリーク電流を低減するためにＤＲＡＭ部のシリサイド膜を薄くすると、ロジック部のシリサイド膜も薄くなり、ロジックデバイスの動作速度が低下する。
【０００６】
そこで、本発明は上述の問題に鑑みて成されたものであり、ロジックデバイスが形成される領域の低抵抗化と、メモリデバイスが有するキャパシタの低リーク電流化とを両立させることができる半導体技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の半導体装置の製造方法は、（ａ）メモリデバイスが形成されるメモリ形成領域と、ロジックデバイスが形成されるロジック形成領域とを有する半導体基板を準備する工程と、（ｂ）前記メモリ形成領域及び前記ロジック形成領域における前記半導体基板の上面内に、第１，２の不純物領域をそれぞれ形成する工程と、（ｃ）前記メモリ形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第１，２のゲート構造を形成し、前記第１，２のゲート構造で挟まれた前記第１の不純物領域の上面内に、前記第１の不純物領域の導電型とは異なる第３の不純物領域を形成し、前記ロジック形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第３，４のゲート構造を形成し、前記第３，４のゲート構造で挟まれた前記第２の不純物領域の上面内に、前記第２の不純物領域の導電型とは異なる第４の不純物領域を形成し、前記メモリ形成領域における前記半導体基板の上面上に、互いに所定の距離を成す第５，６のゲート構造を形成し、前記第５，６のゲート構造で挟まれた前記第１の不純物領域の上面内に、前記第１の不純物領域の導電型とは異なる第５の不純物領域を形成する工程と、（ｄ）前記第１，２のゲート構造で挟まれた前記第３の不純物領域上と、前記第３，４のゲート構造で挟まれた前記第４の不純物領域上と、前記第５，６のゲート構造で挟まれた前記第５の不純物領域上とに、金属材料を堆積する工程と、（ｅ）前記金属材料と前記半導体基板とを互いに反応させて、前記第３，４，５の不純物領域の上面内に第１，２，３のシリサイド膜をそれぞれ形成する工程と、（ｆ）前記半導体基板上に、前記第１乃至第６のゲート構造を覆う第１の絶縁膜を形成する工程と、（ｇ）前記第１の絶縁膜内に、前記第１及び第３のシリサイド膜にそれぞれ電気的に接続される第１及び第２のコンタクトプラグを形成する工程と、（ｈ）前記第１のコンタクトプラグを介して前記第１のシリサイド膜に電気的に接続されるキャパシタを形成する工程と、（ｉ）前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、（ｊ）前記第２の絶縁膜内に、前記第２のコンタクトプラグに電気的に接続される第３のコンタクトプラグを形成し、前記第１，２の絶縁膜内に、前記第２のシリサイド膜に電気的に接続される第４のコンタクトプラグを形成する工程とを備え、前記第１，２のゲート構造間の距離と、前記第１，２のゲート構造の高さとで規定される第１のゲートアスペクト比は、前記第３，４のゲート構造間の距離と、前記第３，４のゲート構造の高さとで規定される第２のゲートアスペクト比よりも大きく、前記第５，６のゲート構造間の距離と、前記第５，６のゲート構造の高さとで規定される第３のゲートアスペクト比は、前記第２のゲートアスペクト比よりも大きく、前記第１，３のシリサイド膜は、前記第２のシリサイド膜と同じ製造工程で形成され、前記第２のシリサイド膜の厚みは、前記第１，３のシリサイド膜の厚みよりも大きい。
【発明の効果】
【０００８】
この発明に係る半導体装置の製造方法によれば、ロジックデバイスが形成される領域の低抵抗化と、メモリデバイスが有するキャパシタの低リーク電流化とを両立させることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】ゲートアスペクト比とシリサイド膜の膜厚との関係を示す図である。
【図９】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図１０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す断面図である。本実施の形態１に係る半導体装置は、メモリ・ロジック混載型の半導体装置であって、メモリデバイスとしては、例えばＣＵＢ（Ｃａｐａｃｉｔｏｒ  Ｕｎｄｅｒ  Ｂｉｔ  ｌｉｎｅ）構造のメモリセルを有するＤＲＡＭが採用され、ロジックデバイスとしては、例えばＤｕａｌ  ＧａｔｅサリサイドＣＭＯＳトランジスタが採用される。
【００１１】
図１に示されるように、本実施の形態１に係る半導体装置は、例えばｎ型のシリコン基板である半導体基板１を備えている。半導体基板１の上面内には素子分離絶縁膜２が形成されており、それによって、半導体基板１は複数の領域に区分されている。
【００１２】
メモリデバイスが形成される領域（以後、「メモリ形成領域」と呼ぶ）では、半導体基板１の上面内にｐ型のウェル領域３が形成されており、ロジックデバイスが形成される領域（以後、「ロジック形成領域」と呼ぶ）では、半導体基板１の上面内にｐ型のウェル領域５３が形成されている。
【００１３】
ウェル領域３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域４が形成されており、それらの上面内にはコバルトシリサイド膜９が形成されている。また、ウェル領域５３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域５４が形成されており、それらの上面内にはコバルトシリサイド膜５９が形成されている。なお、ソース・ドレイン領域４，５４はともにｎ型の不純物領域である。
【００１４】
メモリ形成領域における半導体基板１上には、互いに所定距離を成す複数のゲート構造５が形成されている。各ゲート構造５は、ゲート絶縁膜６と、ＤＲＡＭメモリセルのワード線として機能するゲート電極７と、サイドウォール８とを備えており、ゲート電極７の上面にはコバルトシリサイド膜１９が形成されている。ゲート絶縁膜６、ゲート電極７及びコバルトシリサイド膜１９は、半導体基板１からこの順で積層されており、これらで積層構造を成している。サイドウォール８は、この積層構造の側面に形成されている。そして、各ゲート構造５は、互いに隣り合うソース・ドレイン領域４の間の半導体基板１の上面上に設けられおり、コバルトシリサイド膜９は互いに隣り合うゲート構造５の間に設けられている。
【００１５】
ロジック形成領域における半導体基板１上には、互いに所定距離を成す複数のゲート構造５５が形成されている。各ゲート構造５５は、ゲート絶縁膜５６と、ゲート電極５７と、サイドウォール５８とを備えており、ゲート電極５７の上面にはコバルトシリサイド膜６９が形成されている。ゲート絶縁膜５６、ゲート電極５７及びコバルトシリサイド膜６９は、半導体基板１からこの順で積層されており、これらで積層構造を成している。サイドウォール５８は、この積層構造の側面に形成されている。そして、各ゲート構造５５は、互いに隣り合うソース・ドレイン領域５４の間の半導体基板１の上面上に設けられおり、コバルトシリサイド膜５９は互いに隣り合うゲート構造５５の間に設けられている。
【００１６】
ゲート構造５と、互いに隣り合う一対のソース・ドレイン領域４と、ウェル領域３とで、ＤＲＡＭメモリセルのＭＯＳトランジスタを構成し、ゲート構造５５と、互いに隣り合う一対のソース・ドレイン領域５４と、ウェル領域５３とで、ロジックデバイスとして機能するＭＯＳトランジスタを構成している。なお、各ゲート絶縁膜６，５６には例えばシリコン酸化膜が採用され、各ゲート電極７，５７には例えば多結晶シリコン膜が採用される。
【００１７】
メモリ形成領域のコバルトシリサイド膜９は、ロジック形成領域のコバルトシリサイド膜５９よりも薄く形成されている。そのため、コバルトシリサイド膜９の膜厚ｔｍは、コバルトシリサイド膜５９の膜厚ｔｒ１よりも小さい。
【００１８】
また、ゲート構造５，５５の高さｈは互いに同じであって、互いに隣り合うゲート構造５の距離ｄｍは、互いに隣り合うゲート構造５５間の距離ｄｒ１よりも小さく設定されている。従って、メモリ形成領域におけるゲートアスペクト比は、ロジック形成領域におけるゲートアスペクト比よりも大きい。
【００１９】
ここで、ゲートアスペクト比とは、ゲート構造の高さと、互いに隣り合うゲート構造間の距離との比である。具体的には、メモリ形成領域におけるゲートアスペクト比は、ゲート構造５の高さｈを、互いに隣り合うゲート構造５間の距離ｄｍで除算した値である。また、ロジック形成領域におけるゲートアスペクト比は、ゲート構造５５の高さｈを、互いに隣り合うゲート構造５５間の距離ｄｒ１で除算した値である。以後、ゲート構造５の高さｈをゲート構造５間の距離ｄｍで除算した値を「第１のゲートアスペクト比」と呼び、ゲート構造５５の高さｈをゲート構造５５間の距離ｄｒ１で除算した値を「第２のゲートアスペクト比」と呼ぶ。
【００２０】
本実施の形態１では、第１のゲートアスペクト比は０．８よりも大きく設定されており、第２のゲートアスペクト比は０．８以下に設定されている。
【００２１】
メモリ形成領域及びロジック形成領域における半導体基板１上には、ゲート構造５，５５及びコバルトシリサイド膜１９，６９を覆って、層間絶縁膜２０が形成されている。層間絶縁膜２０内には複数のコンタクトプラグ１０が形成されており、それらは、コバルトシリサイド膜９に接続されている。これにより、ソース・ドレイン領域４とコンタクトプラグ１０とが電気的に接続される。なお、コンタクトプラグ１０の上面は層間絶縁膜２０から露出している。
【００２２】
層間絶縁膜２０及びコンタクトプラグ１０の上には、層間絶縁膜２１，２２から成る絶縁層２３が形成されている。絶縁層２３内には、ＤＲＡＭメモリセルのキャパシタ１１が複数形成されており、各キャパシタ１１は、下部電極１２と誘電体膜１３と上部電極１４とを備えている。そして、上部電極１４は誘電体膜１３を介して下部電極１２に対向して設けらている。
【００２３】
キャパシタ１１の下部電極１２は、複数のコンタクトプラグ１０の一部、具体的には、互いに隣り合うソース・ドレイン領域４の一方に電気的に接続されたコンタクトプラグ１０に接続されている。これにより、互いに隣り合うソース・ドレイン領域４の一方に形成されたコバルトシリサイド膜９とキャパシタ１１とが互いに電気的に接続される。
【００２４】
また、絶縁層２３内には複数のコンタクトプラグ１５が形成されている。コンタクトプラグ１５は、キャパシタ１１と電気的に接続されていないコンタクトプラグ１０と接続されている。そして、層間絶縁膜２０及び絶縁層２３には、複数のコンタクトプラグ６０が形成されている。コンタクトプラグ６０は、ソース・ドレイン領域５４に形成されたコバルトシリサイド膜５９に接続されている。なお、各コンタクトプラグ１５，６０の上面は、絶縁層２３から露出している。
【００２５】
絶縁層２３上には、コンタクトプラグ１５と接触してメタル配線１６が、コンタクトプラグ６０と接触してメタル配線６６が形成されている。なお、メタル配線１６は、ＤＲＡＭメモリセルのビット線であって、キャパシタ１１の上方に位置している。
【００２６】
上述のように、本実施の形態１に係る半導体装置では、ソース・ドレイン領域４の上面内に形成されたコバルトシリサイド膜９が、ソース・ドレイン領域５４の上面内に形成されたコバルトシリサイド膜５９よりも薄いため、コバルトシリサイド膜９とウェル領域３との間の距離が、コバルトシリサイド膜５９とウェル領域５３との間の距離よりも長くなる。そのため、ソース・ドレイン領域４とウェル領域３との間のリーク電流を、ソース・ドレイン領域５４とウェル領域５３との間のリーク電流よりも低減することができる。
【００２７】
一方、コバルトシリサイド膜５９は、コバルトシリサイド膜９よりも厚いため、ソース・ドレイン領域５４をソース・ドレイン領域４よりも低抵抗化できる。従って、ロジック形成領域のソース・ドレイン領域５４の低抵抗化と、コバルトシリサイド膜９に電気的に接続されたキャパシタ１１の低リーク電流化とを両立させることができる。
【００２８】
また、ソース・ドレイン領域５４にコバルトシリサイド膜５９が形成されているため、ロジック形成領域に設けられたＭＯＳトランジスタを高速動作させることができる。
【００２９】
次に、図１に示す半導体装置の製造方法について説明する。図２〜７は図１に示す半導体装置の製造方法を工程順に示す断面図である。まず、図２に示されるように、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、メモリ形成領域及びロジック形成領域における半導体基板１の上面内に、ウェル領域３，５３をそれぞれ形成する。
【００３０】
次に、例えば半導体基板１を熱酸化して半導体基板１の上面にシリコン酸化膜を形成し、その後、全面に多結晶シリコン膜を形成する。そして、所定の開口パターンを有するレジストを用いて、当該シリコン酸化膜及び多結晶シリコン膜をエッチングする。これにより、図３に示されるように、メモリ形成領域にゲート絶縁膜６及びゲート電極７が形成され、ロジック形成領域にゲート絶縁膜５６及びゲート電極５７が形成される。
【００３１】
そして、素子分離絶縁膜２、ゲート絶縁膜６，５６及びゲート電極７，５７をマスクに用いて、リンやヒ素等の不純物を、比較的低濃度で半導体基板１の上面内にイオン注入する。これにより、図３に示されるように、メモリ形成領域における半導体基板１の上面内にｎ−型の不純物領域４ａが形成されるとともに、ロジック形成領域における半導体基板１の上面内にｎ−型の不純物領域５４ａが形成される。
【００３２】
次に、例えばＣＶＤ法によってシリコン窒化膜を全面に形成した後に、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、図４に示されるように、ともにシリコン窒化膜からなるサイドウォール８，５８が形成され、ゲート構造５，５５が半導体基板１上に完成する。
【００３３】
そして、ゲート構造５，５５及び素子分離絶縁膜２をマスクに用いて、リンやヒ素等の不純物を、比較的高濃度で半導体基板１の上面内にイオン注入する。これにより、図４に示されるように、メモリ形成領域における半導体基板１の上面内にｎ＋型の不純物領域４ｂが形成されるとともに、ロジック形成領域における半導体基板１の上面内にｎ＋型の不純物領域５４ｂが形成される。
【００３４】
以上の図３，４を参照して説明した工程により、メモリ形成領域における半導体基板１上に複数のゲート構造５が形成されるとともに、互いに隣り合うゲート構造５の間のウェル領域３の上面内に、不純物領域４ａ，４ｂから成るソース・ドレイン領域４が形成されて、ＤＲＡＭメモリセルのＭＯＳトランジスタが完成する。また、ロジック形成領域における半導体基板１上に複数のゲート構造５５が形成されるとともに、互いに隣り合うゲート構造５５の間のウェル領域５３の上面内に、不純物領域５４ａ，５４ｂから成るソース・ドレイン領域５４が形成されて、ロジックデバイスとして機能するＭＯＳトランジスタが完成する。
【００３５】
次に図５に示されるように、図４に示す構造の上方から、無指向性スパッタ法を用いて、コバルトから成る金属材料２５を全面に堆積する。ここで、無指向性スパッタ法とは、コリーメーションスパッタ法に代表される直線性の良いスパッタ法とは異なり、スパッタリングによりターゲットから弾き飛ばされた金属材料の飛翔方向を、半導体基板の深さ方向に揃えるための特別な手段は用いられていないスパッタ法である。そのため、この無指向性スパッタ法では、ターゲットから弾き飛ばされた金属材料は、四方八方のベクトルを持って半導体基板上に堆積される。
【００３６】
このような無指向性スパッタ法を用いて、複数のゲート構造が所定間隔で形成された半導体基板上に、上方から金属材料を堆積すると、互いに隣り合うゲート構造の間のソース・ドレイン領域上に堆積される金属材料の膜厚は、ゲートアスペクト比に依存する。上述のように、無指向性スパッタ法では、金属材料の飛翔方向は四方八方のベクトルを有するため、ゲートアスペクト比が大きくなると、ゲート構造の側面に堆積する金属材料の膜厚が大きくなり、その反面ソース・ドレイン領域に堆積する金属材料の膜厚は小さくなる。
【００３７】
本実施の形態１では、メモリ形成領域のゲート構造５の高さとゲート構造５間の距離とで規定される第１のゲートアスペクト比は、ロジック形成領域のゲート構造５５の高さとゲート構造５５間の距離とで規定される第２のゲートアスペクト比よりも大きく設定されている。従って、無指向性スパッタ法を用いて金属材料２５を全面に堆積すると、図５に示されるように、ソース・ドレイン領域４上の金属材料２５の厚みｔｍｍが、ソース・ドレイン領域５４上の金属材料２５の厚みｔｍｒ１よりも小さくなる。
【００３８】
次に、例えばランプアニ−ル装置を用いて熱処理を行うことにより、金属材料２５と、それに接触しているシリコンとを互いに反応させる。つまり、金属材料２５と、それに接触している半導体基板１及びゲート電極７，５７とを互いに反応させる。そして、未反応の金属材料２５を除去する。
【００３９】
これにより、図６に示されるように、半導体基板１の上面が部分的にシリサイド化されて、ソース・ドレイン領域４，５４の上面内にコバルトシリサイド膜９，５９がそれぞれ形成される。同時に、ゲート電極７，５７の上面がシリサイド化されて、ゲート電極７，５７にコバルトシリサイド膜１９，６９がそれぞれ形成される。
【００４０】
このとき、ソース・ドレイン領域４に堆積していた金属材料２５の膜厚ｔｍｍはソース・ドレイン領域５４に堆積していた金属材料２５の膜厚ｔｍｒ１より小さいため、ソース・ドレイン領域４に形成されるコバルトシリサイド膜９の膜厚ｔｍは、ソース・ドレイン領域５４に形成されるコバルトシリサイド膜５９の膜厚ｔｒ１よりも小さくなる。
【００４１】
次に図７に示されるように、ゲート構造５，５５及びコバルトシリサイド膜１９，６９を覆って層間絶縁膜２０を半導体基板１上に形成する。そして、コンタクトプラグ１０を層間絶縁膜２０内に形成する。具体的には、まず、所定の開口パターンを有するレジスト（図示せず）を層間絶縁膜２０上に形成する。次に、かかるレジストを用いて層間絶縁膜２０をエッチングして、コバルトシリサイド膜９に達するコンタクトホール（図示せず）を層間絶縁膜２０に形成する。そして、このコンタクトホールを充填するコンタクトプラグを形成することにより、層間絶縁膜２０に複数のコンタクトプラグ１０が形成される。
【００４２】
次に、層間絶縁膜２０及びコンタクトプラグ１０の上に、層間絶縁膜２１を形成する。そして、隣り合うソース・ドレイン領域４の一方に電気的に接続されたコンタクトプラグ１０を露出させる開口部（図示せず）を層間絶縁膜２１内に形成する。
【００４３】
次に図７に示されるように、露出しているコンタクトプラグ１０に接触する、ＤＲＡＭメモリセルのキャパシタ１１を開口部内に形成する。具体的には、まず例えばルテニウム等の高融点金属を含む金属膜を全面に形成する。そして、開口部をレジストで覆って、層間絶縁膜２１の上面上の金属膜を異方性ドライエッチングで除去する。これにより、ルテニウム等の高融点金属を含むキャパシタ１１の下部電極１２が、開口部内に形成される。次に、例えば五酸化タンタルから成る絶縁膜と、ルテニウム等の高融点金属を含む金属膜とをこの順で全面に積層した後、レジストを用いてこれらをパターニングする。これにより、五酸化タンタルから成るキャパシタ１１の誘電体膜１３と、ルテニウム等の高融点金属を含むキャパシタ１１の上部電極１４とが形成され、開口部内にキャパシタ１１が完成する。
【００４４】
次に層間絶縁膜２２を全面に形成し、ＣＭＰ法によって平坦化する。これにより、キャパシタ１１を覆う層間絶縁膜２２が層間絶縁膜２１上に形成され、絶縁層２３が完成する。
【００４５】
次に、キャパシタ１１と電気的に接続されていないコンタクトプラグ１０を露出させるコンタクトホール（図示せず）を絶縁層２３に形成するとともに、ロジック形成領域のコバルトシリサイド膜５９を露出させるコンタクトホール（図示せず）を絶縁層２３及び層間絶縁膜２０に形成する。そして、各コンタクトホールを充填するコンタクトプラグを形成することにより、絶縁層２３にはコンタクトプラグ１５が、絶縁層２３及び層間絶縁膜２０にはコンタクトプラグ６０がそれぞれ形成される。
【００４６】
次に、コンタクトプラグ１５と接触するメタル配線１６と、コンタクトプラグ６０と接触するメタル配線６６とを絶縁層２３上に形成する。
【００４７】
以上の工程により、図１に示す本実施の形態１に係る半導体装置が完成する。
【００４８】
このように、本実施の形態１では、メモリ形成領域における第１のゲートアスペクト比が、ロジック形成領域における第２のゲートアスペクト比よりも大きいため、無指向性スパッタ法を用いることによって、ソース・ドレイン領域４上の金属材料２５が、ソース・ドレイン領域５４上の金属材料２５よりも薄くなる。従って、ソース・ドレイン領域４の上面内に形成されるコバルトシリサイド膜９が、ソース・ドレイン領域５４の上面内に形成されるコバルトシリサイド膜５９よりも薄くなる。
【００４９】
言い換えれば、第１のゲートアスペクト比が、第２のゲートアスペクト比よりも大きく設定されているため、無指向性スパッタ法を用いることによって、コバルトシリサイド膜９をコバルトシリサイド膜５９よりも簡単に薄くすることができる。
【００５０】
従って、ソース・ドレイン領域４とウェル領域３との間のリーク電流を、ソース・ドレイン領域５４とウェル領域５３との間のリーク電流よりも低減することができる。
【００５１】
一方、コバルトシリサイド膜５９は、コバルトシリサイド膜９よりも厚くなるため、ソース・ドレイン領域５４をソース・ドレイン領域４よりも低抵抗化できる。従って、ロジック形成領域のソース・ドレイン領域５４の低抵抗化と、コバルトシリサイド膜９に電気的に接続されたキャパシタ１１の低リーク電流化とを両立させることができる。
【００５２】
また、本実施の形態１では、第１のゲートアスペクト比が０．８よりも大きく設定されているため、メモリ形成領域のコバルトシリサイド膜９を簡単に薄くできる。以下に、このことについて説明する。
【００５３】
図８は、ゲートアスペクト比とシリサイド膜の膜厚との関係を示す図である。図８では、シリサイド膜の形成に、無指向性スパッタ法を用いた場合の特性を実線で示し、直線性の良いスパッタ法を用いた場合の特性を一点鎖線で示している。図８に示されるように、ゲートアスペクト比が０．８よりも大きくなると、シリサイド膜の膜厚は急激に小さくなり、その変化率が大きくなる。従って、本実施の形態１のように、第１のゲートアスペクト比を０．８よりも大きくすることによって、コバルトシリサイド膜９を簡単に薄くすることができる。
【００５４】
実施の形態２．
図９は本発明の実施の形態２に係る半導体装置の構造を示す断面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、基本的には、ロジック形成領域に、第２のゲートアスペクト比よりも大きいゲートアスペクト比を有する領域を更に備えるものである。本実施の形態２では、実施の形態１で説明した第２のゲートアスペクト比を有する領域を「第１領域」と呼び、本実施の形態２で新たに追加した、第２のゲートアスペクト比よりも大きいゲートアスペクト比を有する領域を「第２領域」と呼ぶ。
【００５５】
図９に示されるように、本実施の形態２に係る半導体装置では、ロジック形成領域の第２領域における半導体基板１の上面内には、ｐ型の不純物領域であるウェル領域８３が形成されている。そして、ウェル領域８３の上面内には、互いに所定距離を成す複数のソース・ドレイン領域８４が形成されており、それらの上面内にはコバルトシリサイド膜８９が形成されている。なお、ソース・ドレイン領域８４はｎ型の不純物領域である。
【００５６】
第２領域における半導体基板１上には、互いに所定距離を成す複数のゲート構造８５が形成されている。各ゲート構造８５は、ゲート絶縁膜８６と、ゲート電極８７と、サイドウォール８８とを備えており、ゲート電極８７の上面にはコバルトシリサイド膜９９が形成されている。ゲート絶縁膜８６、ゲート電極８７及びコバルトシリサイド膜９９は、半導体基板１からこの順で積層されており、これらで積層構造を成している。サイドウォール８８は、この積層構造の側面に形成されている。そして、各ゲート構造８５は、互いに隣り合うソース・ドレイン領域８４の間の半導体基板１の上面上に設けられおり、コバルトシリサイド膜８９は互いに隣り合うゲート構造８５の間に設けられている。
【００５７】
ゲート構造８５と、互いに隣り合う一対のソース・ドレイン領域８４と、ウェル領域８３とで、ロジックデバイスとして機能するＭＯＳトランジスタが構成される。なお、ゲート絶縁膜８６には例えばシリコン酸化膜が採用され、ゲート電極８７には例えば多結晶シリコン膜が採用される。
【００５８】
第２領域のコバルトシリサイド膜８９は、第１領域のコバルトシリサイド膜５９よりも薄く形成されている。また、ゲート構造８５の高さｈはゲート構造５５と同じであって、互いに隣り合うゲート構造８５間の距離ｄｒ２は、ゲート構造５５間の距離ｄｒ１よりも小さく設定されている。従って、ゲート構造８５の高さｈをゲート構造８５間の距離ｄｒ２で除算した値で示される、第２領域におけるゲートアスペクト比は、第１領域における第２のゲートアスペクト比よりも大きくなっている。以後、第２領域のゲートアスペクト比を「第３のゲートアスペクト比」と呼ぶ。
【００５９】
本実施の形態２では、第１，３のゲートアスペクト比が０．８よりも大きく設定されており、第２のゲートアスペクト比が０．８以下に設定されている。
【００６０】
層間絶縁膜２０は、第２領域における半導体基板１上にも、ゲート構造８５及びコバルトシリイド膜９９を覆って形成されている。そして、第２領域における層間絶縁膜２０上にも絶縁層２３が形成されている。
【００６１】
第２領域における層間絶縁膜２０内には、それを貫通して複数のコンタクトプラグ９０が形成されている。コンタクトプラグ９０は、ソース・ドレイン領域８４に形成されたコバルトシリサイド膜８９に接続されており、その上面は層間絶縁膜２０から露出している。
【００６２】
第２領域における絶縁層２３内には、それを貫通して複数のコンタクトプラグ９５が形成されている。コンタクトプラグ９５は、下層のコンタクトプラグ９０と接続されており、その上面は絶縁層２３から露出している。そして、第２領域における絶縁層２３上には、コンタクトプラグ９５と接触してメタル配線９６が形成されている。
【００６３】
このように、第２領域では、メモリ形成領域と同様に、上層のメタル配線とコバルトシリサイド膜とを接続するためにスタック構造が採用されている。
【００６４】
以上のように、本実施の形態２に係る半導体装置では、コバルトシリサイド膜８９はコバルトシリサイド膜５９よりも薄いため、ソース・ドレイン領域８４とウェル領域８３との間のリーク電流を、ソース・ドレイン領域５４とウェル領域５３との間のリーク電流よりも低減することができる。従って、ロジックデバイスのうち、リーク電流を抑制したい回路を第２領域に形成することによって、確実にその回路のリーク電流を低減することができる。
【００６５】
一方、コバルトシリサイド膜５９はコバルトシリサイド膜８９よりも厚いため、ソース・ドレイン領域５４をソース・ドレイン領域８４よりも低抵抗化できる。従って、動作速度が重要視される回路、例えば「クリティカル・パス」と呼ばれるロジックデバイスの速度性能を決定する回路を、ソース・ドレイン領域５４を利用して形成することによって、かかる回路の動作速度を確実に向上することができ、その結果、ロジックデバイス全体の動作速度を向上することができる。
【００６６】
また、ソース・ドレイン領域５４，８４にコバルトシリサイド膜５９，８９がそれぞれ形成されているため、ソース・ドレイン領域５４を有するＭＯＳトランジスタの高速動作の実現と、ソース・ドレイン領域８４を有するＭＯＳトランジスタのリーク電流の低減とが可能になる。
【００６７】
次に、図９に示す半導体装置の製造方法について説明する。図１０〜１７は図９に示す半導体装置の製造方法を工程順に示す断面図である。まず、図１０に示されるように、半導体基板１の上面内に素子分離絶縁膜２を形成した後に、ウェル領域３，５３とともに、ロジック形成領域の第２領域における半導体基板１の上面内にウェル領域８３を形成する。
【００６８】
次に、例えば半導体基板１を熱酸化して半導体基板１の上面にシリコン酸化膜を形成し、その後、全面に多結晶シリコン膜を形成する。そして、所定の開口パターンを有するレジストを用いて、当該シリコン酸化膜及び多結晶シリコン膜をエッチングする。これにより、図１１に示されるように、ゲート絶縁膜６，５６及びゲート電極７，５７が形成されるとともに、第２領域にゲート絶縁膜８６及びゲート電極８７が形成される。
【００６９】
そして、素子分離絶縁膜２、ゲート絶縁膜６，５６，８６及びゲート電極７，５７，８７をマスクに用いて、リンやヒ素等の不純物を、比較的低濃度で半導体基板１の上面内にイオン注入する。これにより、図１１に示されるように、不純物領域４ａ，５４ａが形成されるとともに、第２領域における半導体基板１の上面内にｎ−型の不純物領域８４ａが形成される。
【００７０】
次に、例えばＣＶＤ法によってシリコン窒化膜を全面に形成した後に、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン窒化膜をエッチングする。これにより、図１２に示されるように、サイドウォール８，５８が形成されるとともに、シリコン窒化膜から成るサイドウォール８８が形成され、ゲート構造５，５５，８５が半導体基板１上に完成する。
【００７１】
そして、ゲート構造５，５５，８５及び素子分離絶縁膜２をマスクに用いて、リンやヒ素等の不純物を、比較的高濃度で半導体基板１の上面内にイオン注入する。これにより、図１２に示されるように、不純物領域４ｂ，５４ｂが形成されるとともに、第２領域における半導体基板１の上面内にｎ＋型の不純物領域８４ｂが形成される。
【００７２】
以上の図１１，１２を参照して説明した工程により、第２領域における半導体基板１上に複数のゲート構造８５が形成されるとともに、互いに隣り合うゲート構造８５の間のウェル領域８３の上面内に、不純物領域８４ａ，８４ｂから成るソース・ドレイン領域８４が形成され、ロジックデバイスとして機能するＭＯＳトランジスタが完成する。
【００７３】
次に図１３に示されるように、図１２に示す構造の上方から、無指向性スパッタ法を用いて、コバルトから成る金属材料２５を全面に堆積する。上述のように、無指向性スパッタ法を用いて金属材料２５を堆積した場合、ゲートアスペクト比が大きくなると、ソース・ドレイン領域に堆積する金属材料の膜厚は小さくなる。本実施の形態２では、第１，３のゲートアスペクト比よりも第２のゲートアスペクト比の方が小さいため、図１３に示されるように、ソース・ドレイン領域５４上の金属材料２５の厚みｔｍｒ１は、ソース・ドレイン領域４上の金属材料２５の厚みｔｍｍ、及びソース・ドレイン領域８４上の金属材料２５の厚みｔｍｒ２よりも大きくなる。
【００７４】
次に、例えばランプアニ−ル装置を用いて熱処理を行うことにより、金属材料２５と、それに接触しているシリコンとを互いに反応させる。つまり、金属材料２５と、それに接触している半導体基板１及びゲート電極７，５７，８７とを互いに反応させる。そして、未反応の金属材料２５を除去する。
【００７５】
これにより、図１４に示されるように、半導体基板１の上面が部分的にシリサイド化されて、コバルトシリサイド膜９，５９が形成されるとともに、ソース・ドレイン領域８４の上面内にコバルトシリサイド膜８９が形成される。同時に、ゲート電極７，５７，８７の上面がシリサイド化されて、コバルトシリサイド膜１９，６９が形成されるとともに、ゲート電極８７にコバルトシリサイド膜９９が形成される。
【００７６】
このとき、ソース・ドレイン領域５４に堆積していた金属材料２５の膜厚ｔｍｒ１は、ソース・ドレイン領域４に堆積していた金属材料２５の膜厚ｔｍｍ、及びソース・ドレイン領域８４に堆積していた金属材料２５の膜厚ｔｍｒ２よりも大きくなっていたため、ソース・ドレイン領域５４に形成されたコバルトシリサイド膜５９の膜厚ｔｒ１は、ソース・ドレイン領域４に形成されたコバルトシリサイド膜９の膜厚ｔｍ、及びソース・ドレイン領域８４に形成されたコバルトシリサイド膜８９の膜厚ｔｒ２よりも大きくなる。
【００７７】
次に図１５に示されるように、ゲート構造５，５５，８５及びコバルトシリサイド膜１９，６９，９９を覆って半導体基板１上に層間絶縁膜２０を形成する。そして図１６に示されるように、層間絶縁膜２０内にコンタクトプラグ１０，９０を形成する。具体的には、まず、所定の開口パターンを有するレジスト（図示せず）を層間絶縁膜２０上に形成する。次に、かかるレジストを用いて層間絶縁膜２０をエッチングして、コバルトシリサイド膜９に達するコンタクトホール（図示せず）と、コバルトシリサイド膜８９に達するコンタクトホール（図示せず）とを層間絶縁膜２０に形成する。そして、これらのコンタクトホールを充填するコンタクトプラグを形成することにより、層間絶縁膜２０にコンタクトプラグ１０，９０が形成される。
【００７８】
次に図１７に示されるように、層間絶縁膜２０及びコンタクトプラグ１０，９０の上に層間絶縁膜２１を形成し、上述のようにしてＤＲＡＭメモリセルのキャパシタ１１を層間絶縁膜２１内に形成する。そして、層間絶縁膜２２を全面に形成し、ＣＭＰ法によって平坦化する。これにより、層間絶縁膜２０上に絶縁層２３が形成されるとともに、当該絶縁層２３内にキャパシタ１１が形成される。
【００７９】
次に、キャパシタ１１と電気的に接続されていないコンタクトプラグ１０を露出させるコンタクトホール（図示せず）と、コンタクトプラグ９０を露出させるコンタクトホール（図示せず）とを絶縁層２３に形成するとともに、第１領域のコバルトシリサイド膜５９を露出させるコンタクトホール（図示せず）を絶縁層２３及び層間絶縁膜２０に形成する。そして、各コンタクトホールを充填するコンタクトプラグを形成することにより、コンタクトプラグ１５，６０が形成されるとともに、第２領域における絶縁層２３内にコンタクトプラグ９５が形成される。
【００８０】
次に、メタル配線１６，６６と、コンタクトプラグ９５に接触するメタル配線９６とを絶縁層２３上に形成する。これにより、図９に示す本実施の形態２に係る半導体装置が完成する。
【００８１】
このように、本実施の形態２では、第２領域における第３のゲートアスペクト比が、第１領域における第２のゲートアスペクト比よりも大きいため、第２領域のコバルトシリサイド膜８９が第１領域のコバルトシリサイド膜５９よりも薄くなる。
【００８２】
言い換えれば、第３のゲートアスペクト比が、第２のゲートアスペクト比よりも大きく設定されているため、無指向性スパッタ法を用いることによって、コバルトシリサイド膜５９よりも薄いコバルトシリサイド膜８９を簡単に形成することができる。そのため、ソース・ドレイン領域８４とウェル領域８３との間のリーク電流を、ソース・ドレイン領域５４とウェル領域５３との間のリーク電流よりも低減することができる。従って、ロジックデバイスのうち、リーク電流を抑制したい回路を第２領域に形成することによって、確実にその回路のリーク電流を低減することができる。
【００８３】
一方、コバルトシリサイド膜５９はコバルトシリサイド膜８９よりも厚いため、ソース・ドレイン領域５４をソース・ドレイン領域８４よりも低抵抗化できる。従って、動作速度が重要視される回路を、ソース・ドレイン領域５４を利用して形成することによって、かかる回路の動作速度を確実に向上することができ、その結果、ロジックデバイス全体の動作速度を向上することができる。
【００８４】
また、本実施の形態２では、第１，３のゲートアスペクト比がともに０．８よりも大きく設定されているため、上述の理由により、メモリ形成領域のコバルトシリサイド膜９と第２領域のコバルトシリサイド膜８９をともに簡単に薄くできる。
【００８５】
また、本実施の形態２とは異なり、第１領域のように上層のメタル配線９６とコバルトシリサイド膜８９とを一つのコンタクトプラグで接続する場合であって、当該コンタクトプラグを複数形成する場合には、プロセス技術の制約により、ゲート構造８５間の距離ｄｒ２が小さくなるにつれて、互いに隣り合うコンタクトプラグ間の絶縁性を維持しつつ上層のメタル配線９６とコバルトシリサイド膜８９とを確実に接続することが難しくなる。
【００８６】
本実施の形態２では、第２領域でスタック構造が採用されているため、上層のメタル配線９６とコバルトシリサイド膜８９とを一つのコンタクトプラグで接続する場合よりも、コンタクトプラグ９０，９５の径を小さくすることができる。従って、本実施の形態２のようにコンタクトプラグ９０，９５から成るコンタクトプラグ対を複数形成し、リーク電流を抑制するためにゲート構造８５間の距離ｄｒ２を小さく設定した場合であっても、互いに隣り合うコンタクトプラグ対の間の絶縁性を維持しつつ上層のメタル配線９６とコバルトシリサイド膜８９とを確実に接続することができる。
【符号の説明】
【００８７】
１  半導体基板、３，５３，８３  ウェル領域、４，５４，８４  ソース・ドレイン領域、５，５５，８５  ゲート構造、９，５９，８９  コバルトシリサイド膜、１１  キャパシタ、２０  層間絶縁膜、２３  絶縁層、２５  金属材料、９０，９５  コンタクトプラグ。
【図１】
0005687317.tif 000002
【図２】
0005687317.tif 000003
【図３】
0005687317.tif 000004
【図４】
0005687317.tif 000005
【図５】
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【図６】
0005687317.tif 000007
【図７】
0005687317.tif 000008
【図８】
0005687317.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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