(57)【特許請求の範囲】
【請求項１】
主面を有する基材と、
前記基材の前記主面に対する積層方向に配設される有機半導体層と、
前記有機半導体層と接触するように設けられ、互いに対向しチャネル領域を形成するソース電極及びドレイン電極と、
前記有機半導体層と絶縁層を介して設けられるゲート電極と、
前記ソース電極と導電接続するソース電極配線部と、
前記ドレイン電極と導電接続するドレイン電極配線部と、
前記ゲート電極と導電接続するゲート電極配線部と、からなる薄膜トランジスタであって、
前記積層方向からみて、前記有機半導体層と前記ゲート電極を重畳すると、前記有機半導体層内に前記ゲート電極が存在し、
前記ゲート電極と、前記ソース電極と前記ドレイン電極と前記チャネル領域とからなる領域を重畳すると、前記ゲート電極内に前記ソース電極と前記ドレイン電極と前記チャネル領域とからなる領域が存在し、
前記有機半導体層の周縁において前記ソース電極配線部と前記ドレイン電極配線部との間には前記ゲート電極配線部が配され、
前記積層方向からみて、
前記ソース電極と前記ドレイン電極と前記チャネル領域とからなる領域の前記主面の面内の第１方向の両端、及び、前記第１方向と垂直な関係にある第２方向の両端で、
最小のチャネル長以上、前記ゲート電極が大きく、
前記ゲート電極の一端の外側で、前記ソース電極配線部と前記ゲート電極配線部とが隣接し、
前記ゲート電極の前記一端と対向する他端の外側で、前記ドレイン電極配線部と前記ゲート電極配線部とが隣接することを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体材料として有機半導体材料などが用いられた薄膜トランジスタに関する。
【背景技術】
【０００２】
近年、シリコンに代表される無機材料からなる薄膜トランジスタに変わって、有機半導体材料を用いた薄膜トランジスタが注目されている。有機半導体材料からなる薄膜トランジスタは、低温プロセスで製造できるため、プラスチック基材やフィルムを用いることができ、フレキシブルで軽量、壊れにくい素子を形成することができる。また、薄膜トランジスタは、液体材料を用いて塗布法や印刷法等の簡便な方法で形成することができ、短時間で素子を形成することができる。そのため、プロセスコストや形成装置コストを非常に低く抑えることが可能であるという非常に大きなメリットもある。また、有機半導体材料は、その分子構造を変化させること等によって容易に材料特性が変化するので、有機半導体材料を用いた薄膜トランジスタは、無機材料からなるものでは実現が困難であった機能等を含め、多様な機能に対応可能である。
【０００３】
このような薄膜トランジスタは、ソース電極及びドレイン電極と、これらの領域間の有機半導体材料からなるチャネル領域と、チャネル領域に電界を印加可能なゲート電極と、ゲート電極とチャネル領域との間のゲート絶縁膜を有している。このような構成により、チャネル領域に電界が印加されると、ソース電極及びドレイン電極の間に電流を流すことが可能となる。以上のような有機半導体材料からなる薄膜トランジスタとしては、例えば、特許文献１（特開２００９−１４１２０３号公報）などに開示がなされている。
【特許文献１】特開２００９−１４１２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、図７を参照して、従来の有機半導体材料を用いた薄膜トランジスタの構成例を説明する。図７（Ａ）は薄膜トランジスタの導体部と半導体部のみを抜き出して示す図であり、図７（Ｂ）は図７（Ａ）Ｘ−Ｘ’の断面図である。図７（Ａ）に示すように、ゲート電極は、通常は製造時の位置合わせ精度のプロセス誤差を考慮して形成されており、少なくともチャネル領域全体を含みこれよりも広い範囲に電界を印加するようになっている。そのため、ソース電極及びドレイン電極は、その一部にあるいは全体に電界を印加され、電界を印加された部分には寄生容量が生じる。そして、このような寄生容量が生じると、薄膜トランジスタ素子の応答速度が低下してしまう、という問題があった。
【０００５】
また、ゲート電極による電界印加がなされたときには、図７（Ａ）の両矢印で示すような電流の流れが発生する。すなわち、本来はＷで示す領域のみを、チャネル領域として薄膜トランジスタが設計されているが、両矢印で示すような電流を流してしまう寄生チャネルが形成されることとなる。このような寄生チャネルが形成されると、電流の大きさがW
や各電極の形状や半導体の形状によって複雑に変化する。よって、正確な回路シミュレーションをするためには、回路シミュレーションプロセスが煩雑になるという問題があった。
【０００６】
図８は従来の有機半導体材料を用いた薄膜トランジスタの他の構成例を示す図であるが、このような構成例においても、前述の寄生容量及び寄生チャネルに係る問題が生じるものであった。
【課題を解決するための手段】
【０００７】
本発明は以上のような課題を解決するためのものであり、請求項１に係る発明は、主面を有する基材と、前記基材の前記主面に対する積層方向に配設される有機半導体層と、前記有機半導体層と接触するように設けられ、互いに対向しチャネル領域を形成するソース電極及びドレイン電極と、前記有機半導体層と絶縁層を介して設けられるゲート電極と、前記ソース電極と導電接続するソース電極配線部と、前記ドレイン電極と導電接続するドレイン電極配線部と、前記ゲート電極と導電接続するゲート電極配線部と、からなる薄膜トランジスタであって、前記積層方向からみて、前記有機半導体層と前記ゲート電極を重畳すると、前記有機半導体層内に前記ゲート電極が存在し、前記ゲート電極と、前記ソース電極と前記ドレイン電極と前記チャネル領域とからなる領域を重畳すると、前記ゲート電極内に前記ソース電極と前記ドレイン電極と前記チャネル領域とからなる領域が存在し、前記有機半導体層の周縁において前記ソース電極配線部と前記ドレイン電極配線部との間には前記ゲート電極配線部が配され、前記積層方向からみて、前記ソース電極と前記ドレイン電極と前記チャネル領域とからなる領域の前記主面の面内の第１方向の両端、及び、前記第１方向と垂直な関係にある第２方向の両端で、最小のチャネル長以上、前記ゲート電極が大きく、前記ゲート電極の一端の外側で、前記ソース電極配線部と前記ゲート電極配線部とが隣接し、前記ゲート電極の前記一端と対向する他端の外側で、前記ドレイン電極配線部と前記ゲート電極配線部とが隣接することを特徴とする。
【０００８】
また、請求項２に係る発明は、請求項１に記載の薄膜トランジスタにおいて、前記積層方向からみて、前記ソース電極と前記ドレイン電極と前記チャネル領域とからなる領域の前記主面の面内の第１方向の両端、及び、前記第１方向と垂直な関係にある第２方向の両端で、最小のチャネル長以上、前記ゲート電極が大きいことを特徴とする。
【発明の効果】
【０００９】
本発明の薄膜トランジスタによれば、寄生容量を可能な限り小さくすることが可能な構成となっているので、薄膜トランジスタ素子の応答速度の低下を抑制することができるようになる。また、本発明の薄膜トランジスタによれば、寄生チャネルを可能な限り小さくすることが可能な構成となっているので、薄膜トランジスタ素子動作の安定性が向上する。
【図面の簡単な説明】
【００１０】
【図１】ゲート電極がソース電極とドレイン電極とチャネル領域と重畳する薄膜トランジスタを示す図である。
【図２】製造不良の薄膜トランジスタを示す図である。
【図３】ゲート電極がソース電極とドレイン電極とチャネル領域を含む薄膜トランジスタを示す図である。
【図４】リーク電流による問題点を説明する図である。
【図５】本発明の実施形態に係る薄膜トランジスタ１００を示す図である。
【図６】本発明の他の実施形態に係る薄膜トランジスタ１００を示す図である。
【図７】従来の有機半導体材料を用いた薄膜トランジスタの構成例を示す図である。
【図８】従来の有機半導体材料を用いた薄膜トランジスタの構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態を図面を参照しつつ説明する。図１は、積層方向からみてゲート電極がソース電極とドレイン電極とチャネル領域と重畳する薄膜トランジスタを示す図であり、薄膜トランジスタの導体部と半導体部のみを抜き出して示す図である。
【００１２】
なお、本明細書及び特許請求の範囲において、積層方向からみて第１構成と第２構成とが重畳しているとは、積層方向に向けて投影を行ったとき、第１構成による投影と、第２構成による投影とが重なっていることを示いている。
【００１３】
また、本明細書及び図面に示す薄膜トランジスタおいては、積層構造としてトップゲート・ボトムコンタクト構造に係るものを例示したが、本発明に係る薄膜トランジスタの構造はこれに限定されるものではなく、ボトムゲート・ボトムコンタクト構造、ボトムゲート・トップコンタクト構造、トップゲート・トップコンタクト構造、トップゲート・ボトムコンタクト構造、あるいは、コプレーナ構造などのいずれの構造も採用することが可能
であること付記しておく。
【００１４】
図１に示すような薄膜トランジスタは、積層方向からみて、薄膜トランジスタ素子として機能する領域（Ａ'Ｂ'Ｃ'Ｄ'）以外で、ゲート電極及びソース電極、またはゲート電極及びドレイン電極とが重畳することがないようになっているので、寄生容量をなくすことが可能となる。
【００１５】
また、図１に示す薄膜トランジスタは、薄膜トランジスタ素子を構成する領域（Ａ'Ｂ'Ｃ'Ｄ'）以外の領域で、積層方向からみて、ゲート電極及びソース電極、またはゲート電極及びドレイン電極とが重畳しないので、寄生チャネルについてもなくすことが可能となる。
【００１６】
しかしながら、図１に示すようなレイアウトの薄膜トランジスタにおいては、トランジスタ製造時の位置合わせ精度が考慮されていないので、例えば、図２に示すように、ゲート電極（Ａ'Ｂ'Ｃ'Ｄ'の矩形領域）が、ソース電極とドレイン電極間のチャネル領域と設計通りに重ならず、製造不良の薄膜トランジスタ素子が形成されてしまうこととなる。
【００１７】
そこで、図３に示すようにゲート電極がソース電極とドレイン電極とチャネル領域を含むような薄膜トランジスタを検討する。このような薄膜トランジスタで、基材（不図示）の有機半導体層などが形成される主面内において、第１方向と、この第１方向と垂直な関係にある第２方向とを定義する。
【００１８】
図３に示す例では、ソース電極とドレイン電極とチャネル領域とからなる領域（ａｂｃｄの矩形領域）の第１方向の両端、及び、第２方向の両端のそれぞれで、薄膜トランジスタ製造時の位置合わせ精度分以上（ΔＷ以上）、前記ゲート電極（Ａ'Ｂ'Ｃ'Ｄ'の矩形領域）が大きいように構成されている。このような構成によれば、ゲート電極（Ａ'Ｂ'Ｃ'
Ｄ'の矩形領域）が、ソース電極とドレイン電極とチャネル領域とから最大でずれてしま
うようなことがあったとしても、少なくともゲート電極（Ａ'Ｂ'Ｃ'Ｄ'の矩形領域）の一部が、ソース電極とドレイン電極間のチャネル領域と重なるので、製造不良の薄膜トランジスタ素子が形成されことがない。
【００１９】
ここで、ΔＷが満たすべき条件について説明する。上記のようなΔＷは最小のチャネル長と規定する。このことについては、後に説明する。
【００２０】
ところで、一般に、ゲート電極によって電界が印加されない有機半導体部には、大きなリーク電流が流れてしまう。先のようなトランジスタ製造時の位置合わせ精度が考慮された薄膜トランジスタ構造においても、図４に示すようなリーク電流Ｉｍが流れることとなる。図４に示す左半分のパスについてはこのようなリーク電流Ｉｍが流れるが、右半分のパスについてはこのようなリーク電流が流れることがない。これは右半分のパスを遮るようにしてゲート電極配線部が、積層方向からみて重畳するように設けられていることによる。そこで、本発明に係る薄膜トランジスタにおいては、このようなリーク電流対策が施された構成とする。
【００２１】
図５は本発明の実施形態に係る薄膜トランジスタ１００を示す図であり、図５（Ａ）は薄膜トランジスタ１００の導体部と半導体部のみを抜き出して示す図であり、図５（Ｂ）は図５（Ａ）Ｘ−Ｘ’の断面図である。
【００２２】
本発明の実施形態に係る薄膜トランジスタ１００に用いられる基材１１０としては、実施形態によりなる薄膜トランジスタ素子の用途等に応じて任意の機能を有する基材１１０を用いることができる。このような基材１１０としては、ガラス基材等の可撓性を有さな
いリジット基材であってもよく、または、プラスチック樹脂からなるフィルム等の可撓性を有するフレキシブル基材であってもよい。本実施形態においては、このようなリジット基材およびフレキシブル基材のいずれであっても好適に用いられるが、なかでもフレキシブル基材を用いることが好ましい。フレキシブル基材を用いることにより、本態様の有機半導体素子をＲｏｌｌ  ｔｏ  Ｒｏｌｌプロセスにより製造することが可能になるため、本態様の有機半導体素子をより生産性の高いものにすることができるからである。
【００２３】
ここで、上記フレキシブル基材に用いるプラスチック樹脂としては、例えば、ＰＥＴ、ＰＥＮ、ＰＥＳ、ＰＩ、ＰＥＥＫ、ＰＣ、ＰＰＳおよびＰＥＩ等を挙げることができる。
【００２４】
また、本実施形態に用いられる基材１１０は単一層からなるものであってもよく、または、複数の層が積層された構成を有するものであってもよい。上記複数の層が積層された構成を有する基材１１０としては、例えば、上記プラスチック樹脂からなる基材上に、金属材料からなるバリア層が積層された構成を有するものを例示することができる。ここで、上記プラスチック樹脂からなる基材１１０は、本実施形態の有機半導体素子を、可撓性を有するフレキシブルなものにできるという利点を有する反面、ソース電極およびドレイン電極を形成する際に表面に損傷を受けやすいという欠点を有することが指摘されている。しかしながら、例えば上記のようなバリア層が積層された基材１１０を用いることにより、上記プラスチック樹脂からなる基材を用いる場合であっても、上記のような欠点を解消することができるという利点がある。
【００２５】
本実施形態に用いられる基材１１０の厚みは、通常、１ｍｍ以下であることが好ましく、なかでも５０μｍ〜７００μｍの範囲内であることが好ましい。ここで、本実施形態に用いられる基材１１０が複数の層が積層された構成を有するものである場合、上記厚みは、各層の厚みの総和を意味するものとする。
【００２６】
上記のような基材１１０の一方の主面上には、ソース電極１２０及びドレイン電極１３０が設けられる。ここで、本実施形態においては、ソース電極１２０及びドレイン電極１３０は半導体として機能する領域（ａｂｃｄ矩形領域）内に設けられた電極として定義する。ソース電極１２０に連通するように設けられソース電極１２０に導電接続している１２５はソース電極配線部として定義し、ドレイン電極１３０に連通するように設けられドレイン電極１３０に導電接続している１３５はドレイン電極配線部として定義する。これらの電極はいずれも基材１１０の主面に対して積層する方向に設けられるものである。
【００２７】
本実施形態においては、ソース電極１２０、ソース電極配線部１２５、ドレイン電極１３０、ドレイン電極配線部１３５、及び後述するゲート電極１４０、ゲート電極配線部１４５に用いる導電性材料としては、所望の導電性を有する電極を形成できるものであれば特に限定されるものではない。このような導電性材料としては、例えば、Ａｌ、Ｃｒ、Ａｕ、Ａｇ、Ｔａ、Ｃｕ、Ｃ、Ｐｔ、および、Ｔｉ等の金属材料と、カーボンペーストなどの遮光性導電有機物、或いはこれら任意の材料の積層体を挙げることができる。また、本実施形態に用いられる各電極の厚みは、通常、１０ｎｍから数百nmの範囲内であることが好ましい。
【００２８】
基材１１０主面の積層方向において、上記のようなソース電極１２０及びドレイン電極１３０を覆うようにして、有機半導体層１５０が矩形領域ＡＢＣＤに設けられる。有機半導体層１５０は、塗布法や印刷法等の方法で形成することができる。本実施形態の薄膜トランジスタ１００の有機半導体層１５０に用いられる有機半導体材料としては、本実施形態の薄膜トランジスタ素子の用途等に応じて、所望の半導体特性を備える有機半導体層を形成できる材料であれば特に限定されるものではなく、一般的に有機半導体トランジスタに用いられる有機半導体材料を用いることができる。
【００２９】
このような有機半導体材料としては、例えば、π電子共役系の芳香族化合物、鎖式化合物、有機顔料、有機ケイ素化合物等を挙げることができる。より具体的には、ペンタセン等の低分子系有機半導体材料、および、ポリピロール、ポリ（Ｎ−置換ピロール）、ポリ（３−置換ピロール）、ポリ（３，４−二置換ピロール）等のポリピロール類、ポリチオフェン、ポリ（３−置換チオフェン）、ポリ（３，４−二置換チオフェン）、ポリベンゾチオフェン等のポリチオフェン類、ポリイソチアナフテン等のポリイソチアナフテン類、ポリチェニレンビニレン等のポリチェニレンビニレン類、ポリ（ｐ−フェニレンビニレン）等のポリ（ｐ−フェニレンビニレン）類、ポリアニリン、ポリ（Ｎ−置換アニリン）等のポリアニリン類、ポリアセチレン等のポリアセチレン類、ポリジアセチレン、ポリアズレン等のポリアズレン類等の高分子系有機半導体材料を挙げることができる。なかでも本実施形態においては、ペンタセンまたはポリチオフェン類を好適に用いることができる。
【００３０】
なお、本実施形態においては、半導体材料として有機半導体を例に挙げて説明したが、本発明に係る薄膜トランジスタに用いる半導体層は有機半導体材料からなる半導体層でなくても良い。印刷可能な塗布型無機半導体としては、酸化亜鉛、アモルファス構造のＩｎとＧａとＺｎを含む酸化物、微結晶Ｓｉ、アモルファスＳｉなどがあり、これら無機半導体材料も用いることが可能である。
【００３１】
上記のような有機半導体層１５０上には、さらにゲート絶縁層１６０が積層方向に設けられる。このようなゲート絶縁層１６０は、ゲート絶縁層に所望の絶縁性を付与することができ、有機半導体層１５０上にゲート絶縁層を形成する際に、上記有機半導体層１５０の性能を損なわないものであれば特に限定されるものではない。このような絶縁性樹脂材料としては、例えば、アクリル系樹脂、フェノール系樹脂、フッ素系樹脂、エポキシ系樹脂、カルド系樹脂、ビニル系樹脂、イミド系樹脂、ノボラック系樹脂等を挙げることができる。
【００３２】
また、本実施形態に用いられるゲート絶縁層１６０の厚みは、ゲート絶縁層１６０を構成する絶縁性樹脂材料の種類等に応じて、ゲート絶縁層１６０に所望の絶縁性を付与できる範囲内であれば特に限定されるものではない。なお、ゲート絶縁層１６０は半導体の特性を損なわない界面特性も必要である。
【００３３】
有機半導体層１５０上に形成されるゲート絶縁層の厚みが、０．０１μｍ〜５μｍの範囲内であることが好ましく、特に０．０１μｍ〜３μｍの範囲内であることが好ましく、さらに０．０１μｍ〜１μｍの範囲内であることが好ましい。
【００３４】
上記のようなゲート絶縁層１６０の上には、さらに、ゲート電極１４０及びゲート電極配線部１４５が設けられる。
【００３５】
ここで、本実施形態においては、ゲート電極１４０は半導体として機能することが想定される領域（Ａ'Ｂ'Ｃ'Ｄ'に示す矩形領域）における電極として定義する。一方、ゲート電極１４０に連通するように設けられゲート電極１４０に導電接続している１４５はゲート電極配線部１４５として定義する。ここで、本実施形態に係る薄膜トランジスタ１００においては、ゲート電極１４０と導電接続されているゲート電極配線部１４５は、２箇所に設けられていることが特徴点となっている。
【００３６】
本実施形態の薄膜トランジスタ１００における各構成の寸法関係について説明する。本実施形態に係る薄膜トランジスタ１００においては、積層方向からみて、有機半導体層１６０（ＡＢＣＤに示す矩形領域）が、ゲート電極１４０（Ａ'Ｂ'Ｃ'Ｄ'に示す矩形領域）を含むような寸法関係となっている。
【００３７】
なお、本明細書及び特許請求の範囲において、積層方向からみて第１構成が第２構成を含んでいるとは、積層方向に向けて投影を行ったとき、第１構成による投影が、第２構成による投影を内包する状態を示いている。
【００３８】
また、本実施形態に係る薄膜トランジスタ１００においては、積層方向からみて、ゲート電極１４０が、ソース電極１２０とドレイン電極１３０とチャネル領域（ソース電極１２０とドレイン電極１３０との間の領域）とからなる領域（ａｂｃｄに示す矩形領域）を含むような寸法関係となっている。
【００３９】
ゲート電極１４０の層と有機半導体層１５０の重なり部、ゲート電極１４０の層とソース電極１２０・ドレイン電極１３０の層の重なり部はすべて寄生容量の原因となる。しかしながら、本実施形態に係る薄膜トランジスタ１００においては、上記のような寸法関係であるために、薄膜トランジスタ１００においては、寄生容量を可能な限り小さくすることが可能な構成となっている。これにより、本実施形態によれば、寄生容量を可能な限り小さくでき、薄膜トランジスタ素子の応答速度の低下を抑制することができるようになる。
【００４０】
また、本発明の薄膜トランジスタ１００によれば、寄生チャネルを可能な限り小さくすることが可能な構成となっている。寄生チャネルが発生し得る領域としては、Ａ'Ｄ'とａｄとの間のソース電極配線部１２５とドレイン電極１３０との間の領域、Ｂ'Ｃ'とｂｃとの間のドレイン電極配線部１３５とドレイン電極１３０との間の領域で、従来の薄膜トランジスタと比すると大幅に減少する。これにより、本発明の薄膜トランジスタ１００によれば、寄生チャネルを小さく構成可能となり、薄膜トランジスタ素子の応答速度の低下を抑制することができ、薄膜トランジスタ素子動作の安定性が向上する。
【００４１】
また、本実施形態に係る薄膜トランジスタ１００においては、積層方向からみて、有機半導体層１５０の周縁においてソース電極配線部１２５とドレイン電極配線部１３５との間には、必ずゲート電極配線部１４５が配される構成となっている。すなわち、例えば、ソース電極配線部１２５を基準としてここから、有機半導体層１５０の周縁部を左回りに回るとすると、まず、ゲート電極配線部１４５が配される構成なっている。また、ソース電極配線部１２５を基準としてここから、有機半導体層１５０の周縁部を右回りに回るとすると、同様に、ゲート電極配線部１４５が配される構成なっている。このような構成となっているので、ソース電極配線部１２５とドレイン電極配線部１３５との間には、ゲート電極配線部１４５が、積層方向からみて重畳するように設けられていることとなり、先に説明したリーク電流が流れないようになっている。
【００４２】
図５に示す実施形態においては、上記のようなリーク電流の発生を抑制するために、第１方向と平行な方向に２つのゲート電極配線部１４５が配された構造であったが、このような構造は必須でなく、２つのゲート電極配線部１４５のいずれも、ソース電極配線部１２５とドレイン電極配線部１３５との間に配される構造であれば、例えば図６に示すような構造であっても構わない。図６は本発明の他の実施形態に係る薄膜トランジスタ１００を示す図である。
【００４３】
また、本実施形態に係る薄膜トランジスタ１００においては、積層方向からみて、ソース電極１２０とドレイン電極１３０とチャネル領域とからなる領域（ａｂｃｄに示す矩形領域）の主面の面内の第１方向の両端、及び、第１方向と垂直な関係にある第２方向の両端において、最小のチャネル長以上（ΔＷ以上）、ゲート電極１４０（Ａ'Ｂ'Ｃ'Ｄ'に示す矩形領域）が大きいことを特徴としている。チャネル長は、薄膜トランジスタ１００を形成する際のリソグラフィーや印刷などのパターニング精度以上で、且つ、トランジスタ
としての特性を出すことが可能な最小の長さが選択される可能性が高い。すなわち、チャネル長としては、薄膜トランジスタ１００を製造する際のトランジスタとしての特性を出すことが可能な最小の長さが選択される可能性が高い。仮に、ΔＷを、最小のチャネル長以上とすれば、ソースドレインの電流を回路の性能を発揮できるようにオン・オフすることが可能となり、薄膜トランジスタ１００を最小化することが可能となる。
【００４４】
このような構成によれば、ゲート電極（Ａ'Ｂ'Ｃ'Ｄ'の矩形領域）が、ソース電極１２０とドレイン電極１３０とチャネル領域（ａｂｃｄに示す矩形領域）とから最大でずれてしまうようなことがあったとしても、少なくともゲート電極１４０（Ａ'Ｂ'Ｃ'Ｄ'の矩形領域）の一部が、ソース電極１２０とドレイン電極１３０間のチャネル領域と重なるので、製造不良の薄膜トランジスタ素子が形成されことがない。
【００４５】
以上、本発明の薄膜トランジスタによれば、寄生容量を可能な限り小さくすることが可能な構成となっているので、薄膜トランジスタ素子の応答速度の低下を抑制することができるようになる。また、本発明の薄膜トランジスタによれば、寄生チャネルを可能な限り小さくすることが可能な構成となっているので、薄膜トランジスタ素子動作の安定性が向上する。
【００４６】
以下、実施例を挙げて本発明を具体的に説明する。
１．実施例１
本実施例においては、トップゲート型構造を有する有機半導体層を備える薄膜トランジスタ素子を作製した。
（１）平坦化層の形成
カルド系樹脂溶液（固形分濃度：２０ｗｔ％）を基板上にスピンコートした。このときのスピンコートは、８００ｒｐｍで１０ｓｅｃ保持させた。その後、基板を１２０℃で２分乾燥させた後、３５０ｍＪ／ｃｍ2で全面露光した。１２０℃のオーブンで３０分乾燥さ
せた。平坦化層の膜厚は１μｍであった。
（２）ソース電極・ドレイン電極の形成
金を真空蒸着により成膜し、通常のフォトリソグラフィーの方法によりソース・ドレイン形状にパターニングした。形成されたソース電極およびドレイン電極を反射型光学顕微鏡にて観察したところ、ソース電極とドレイン電極との電極間距離（チャネル長）は５μｍ、Ｗは２０ｕｍ〜１５０ｕｍ、電極の太さは５ｕｍであった。
（３）有機半導体層の形成
有機半導体材料（ポリチオフェン）を固形分濃度０．２ｗｔ％でトリクロロベンゼン溶媒に溶解させた塗工液を、上記ソース、ドレイン電極間にインクジェット法により付与することにより、ソース電極およびドレイン電極の間（チャネル形成部位）とその周辺にパターン塗布した。尚、インクジェット法による塗布方向はソースおよびドレイン電極に対し垂直方向とした。その後、Ｎ2雰囲気下にてホットプレートで２００℃、１０分乾燥させ
ることにより、有機半導体層を形成した。形成された有機半導体層の膜厚は０．１μｍであった。また、有機半導体の形状は３００ｕｍ×３００ｕｍであった。
（４）ゲート絶縁層の形成
カルド系樹脂溶液（固形分濃度：２０ｗｔ％）を前記基板上にスピンコートした。このときのスピンコートは、８００ｒｐｍで１０ｓｅｃ保持させた。その後、基板を１００℃で２分乾燥させ、３５０ｍＪ／ｃｍ2でパターン露光した。次に、露光部分のレジスト現像
を行い、その後、１００℃のオーブンで３０分乾燥させた。ゲート絶縁層は有機半導体層（チャネル形成部）上およびソース電極・ドレイン電極及び配線上に形成した。ゲート電極配線とデータ電極配線の電気的接触が必要な箇所は１５ｕｍのコンタクトホールを開けた。尚、ゲート絶縁層の膜厚は１μｍであった。
（５）ゲート電極の形成
アルミニウムを真空蒸着により成膜し、通常のフォトリソグラフィーの方法によりパター
ニングした。ΔＷの設計値は５ｕｍであったが、第１方向に２ｕｍ、第２方向に３ｕｍずれていた。図５のゲート電極配線部１４５の太さは５ｕｍであり、半導体の端部を横断していた。尚、ゲート電極配線とソース電極・ドレイン電極配線はコンタクトホールにより電気的に接触していた。
（６）評価
作製した有機半導体層を有する薄膜トランジスタ素子のトランジスタ特性を測定した結果、トランジスタとして駆動していることが分かった。このとき、有機半導体トランジスタのＯＮ電流は設計値より大きな電流が流れていたが、Ｗの大きさに依存しないため設計が容易であった。一方、ＯＦＦ電流は２×１０-12Ａ以下であった。
２．比較例１
（１）作製方法
図８のレイアウトの素子を作製した。
（２）評価
ＯＮ電流は設計値より大きく、Ｗが小さくほどその誤差は大きく、塗布条件や半導体の形状にも依存し、設計は困難であった。一方、ＯＦＦ電流は実施例と同じであった。
３．比較例２
（１）作製方法
図４のレイアウトの素子を作製した。
（２）評価
ＯＮ電流の誤差は実施例と同じであった。一方、ＯＦＦ電流が２×１０−１０Ａと実施例の１００倍以上大きく、回路の消費電力が増大や保持容量の放電による誤動作が懸念された。
【符号の説明】
【００４７】
１００・・・薄膜トランジスタ
１１０・・・基材
１２０・・・ソース電極
１２５・・・ソース電極配線部
１３０・・・ドレイン電極
１３５・・・ドレイン電極配線部
１４０・・・ゲート電極
１４５・・・ゲート電極配線部
１５０・・・有機半導体層
１６０・・・ゲート絶縁層
【図１】
0005685932.tif 000002
【図２】
0005685932.tif 000003
【図３】
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【図４】
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【図５】
0005685932.tif 000006
【図６】
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【図７】
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【図８】
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