(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して、選択的に第１の半導体層が設けられ、前記第１の半導体層上に、前記第１の半導体層と等しい幅を有する柱状構造の第２の半導体層が選択的に設けられ、前記第２の半導体層の幅方向の対向する２側面に等膜厚からなる第１のゲート絶縁膜を介して第１のゲート電極がそれぞれ設けられ、前記第１のゲート電極の反対側面に第２のゲート絶縁膜を介して第２のゲート電極がそれぞれ設けられ、前記第２の半導体層の残りの対向する２側面が絶縁され、前記第２の半導体層の上部にドレイン領域(あるいはソース領域)が設けられ、相対して前記第２の半導体層の下部にソース領域 (あるいはドレイン領域)が設けられ、前記第２の半導体層の中間部にチャネル領域が設けられ、前記第１の半導体層にソース領域 (あるいはドレイン領域)が設けられている２つの縦型(垂直方向動作)の２重側面ゲート電極を有するＭＩＳ電界効果トランジスが構成されていることを特徴とする半導体装置。
【請求項２】
前記第２の半導体層の上部及び下部は格子定数が大きく、前記第２の半導体層の中間部は格子定数が小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート絶縁膜をトンネル酸化膜とし、前記第１のゲート電極をフローティングゲート電極とし、前記第２のゲート電極をコントロールゲート電極とし、前記フローティングゲート電極にキャリアを注入あるいは放出することにより情報の２値を対応させた前記縦型(垂直方向動作)の２重側面ゲート電極を有するＭＩＳ電界効果トランジスタをメモリーセルとし、前記第１の半導体層及び前記第２の半導体層に２つの前記メモリーセルからなる半導体記憶装置が構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に絶縁膜を介して選択的に設けられている第１の半導体層において、前記第１の半導体層上に選択化学気相成長導電膜を形成する工程と、前記導電膜を等方性エッチングし、幅を狭める工程と、バリアメタル層を成長する工程と、前記バリアメタル層を異方性エッチングし、前記導電膜の側壁のみに前記バリアメタル層を残す工程と、絶縁膜を積層し、前記バリアメタル層を有する前記導電膜を平坦に埋め込む工程と、前記バリアメタル層を有する前記導電膜をエッチング除去し、前記第１の半導体層の上面を露出する工程と、露出した前記第１の半導体層上に第２の半導体層を積層し、平坦化する工程と、をおこない、前記第１の半導体層に自己整合して前記絶縁膜に平坦に埋め込まれている前記第２の半導体層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体装置に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積な縦型のＭＩＳ電界効果トランジスタからなるメモリーセルを構成した半導体装置（フラッシュメモリー）に関する。
【背景技術】
【０００２】
図４７は従来の半導体装置（フラッシュメモリー）のビット線に沿う方向の模式側断面図で、ｐ型のシリコン基板を使用して形成した慣例的なフローティングゲート電極及びコントロールゲート電極を有するＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセル４個分を図示したＮＯＲゲートのフラッシュメモリーの一部を示しており、６１はｐ型のシリコン基板、６２はｎ＋型ソース領域、６３はｎ＋型ドレイン領域、６４は第１のゲート酸化膜（トンネル酸化膜）、６５はフローティングゲート電極、６６は第２のゲート酸化膜、６７はコントロールゲート電極、６８はＰＳＧ膜、６９は絶縁膜、７０はバリアメタル、７１は導電プラグ、７２はバリアメタル、７３は配線、７４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に選択的に形成された第１のゲート酸化膜（トンネル酸化膜）６４を介してフローティングゲート電極６５が設けられ、フローティングゲート電極６５上には第２のゲート酸化膜６６を介して、自己整合してコントロールゲート電極６７が設けられており、ｐ型のシリコン基板６１にはコントロールゲート電極６７に自己整合してｎ＋型ソース領域６２及びｎ＋型ドレイン領域６３が設けられている慣例的な２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタからなるメモリーセル４個分が形成され、ＮＯＲゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のｎ＋型ドレイン領域６３を形成し、ビット線に接続され、隣接するソース領域は共通のｎ＋型ソース領域６２を形成し、拡散層からなるソース配線をなしている。図示されてはいないが、ビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線を形成している。
慣例的なＮＯＲゲートのフラッシュメモリーと同様に、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入／放出を利用し、フローティングゲート電極に電子が注入されている状態では、ＭＩＳ電界効果トランジスタは、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、ＭＩＳ電界効果トランジスタは、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示し、これら２状態を情報の二値に対応させたフラッシュメモリーを構成している。
それぞれの領域を微細化し、２メモリーセルに対し、それぞれ共通のドレイン領域及びソース領域を形成したＮＯＲゲートのフラッシュメモリーを構成しているため、極めて高集積化が計られているが、半導体基板に直接ＭＩＳ電界効果トランジスタからなるメモリーセルを形成するため、半導体基板とドレイン領域間の大きな接合容量により高速化が難しかったこと、メモリーの一括消去をするため、耐圧の高いソース領域を設ける必要上、ドレイン領域より深い拡散層のソース領域を形成するので、チャネル長の制御が難しく（深い拡散層のソース領域の横方向拡散大及びマスク工程によるコントロールゲート電極幅のばらつき）メモリーセルの閾値電圧のばらつきが大きかったことによる記憶特性の不安定性、異なる深さを持つ微細なソースドレイン領域形成の制御性の難しさ等の問題があり、チャネル幅をさらに微細化した場合、メモリーセルの閾値電圧の高精度な制御及びメモリーの同時消去を実現する耐圧を確保した浅いソース領域の形成が難しくなりつつある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】応用物理  第６５巻  第１１号  （１９９６）１１１４〜１１２４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、従来例に示されるように、半導体基板に２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタを形成しているため、
（１）半導体基板とソースドレイン領域間の大きな接合容量により高速化が難しかったこと。
（２）メモリーの同時消去を実現する耐圧を確保した深い拡散層のソース領域を形成するため、チャネル領域を微細化できない（ソース領域の大きな横方向拡散）ことによる高集積化が難しかったこと。
（３）実効チャネル長の決定をマスク工程によるコントロールゲート電極幅の制御及び深さの異なるソースドレイン領域の横方向拡散の制御によっているため、実効チャネル長が安定せず、メモリーセルの閾値電圧を精度よく制御することが難しかったこと。
（４）拡散係数の異なる不純物による異なる工程によりソースドレイン領域を形成するため、マスク工程の位置合わせ余裕を含む自己整合ソースドレイン領域の微細な形成が難しくなってきたこと。
等の問題が顕著になりつつあり、チャネル領域のさらなる微細化に対し、ソース領域の耐圧を確保した浅い拡散層の形成が難しく、現状技術によるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板上に絶縁膜を介して、選択的に第１の半導体層が設けられ、前記第１の半導体層上に、前記第１の半導体層と等しい幅を有する柱状構造の第２の半導体層が選択的に設けられ、前記第２の半導体層の幅方向の対向する２側面に等膜厚からなる第１のゲート絶縁膜を介して第１のゲート電極がそれぞれ設けられ、前記第１のゲート電極の反対側面に第２のゲート絶縁膜を介して第２のゲート電極がそれぞれ設けられ、前記第２の半導体層の残りの対向する２側面が絶縁され、前記第２の半導体層の上部にドレイン領域(あるいはソース領域)が設けられ、相対して前記第２の半導体層の下部にソース領域 (あるいはドレイン領域)が設けられ、前記第２の半導体層の中間部にチャネル領域が設けられ、前記第１の半導体層にソース領域 (あるいはドレイン領域)が設けられている２つの縦型(垂直方向動作)の２重側面ゲート電極を有するＭＩＳ電界効果トランジスが構成されている本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して横（水平）方向及び縦（垂直）方向エピタキシャル成長半導体層からなる柱状構造の半導体層が設けられ、この半導体層のワード線方向の対向する２側面が絶縁分離され、残りの対向する２側面に、それぞれ第１のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第２のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられ、半導体層の上部にはドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にはソース領域が設けられている構造の２個の縦型のＭＩＳ電界効果トランジスタからなる２個のメモリーセルを構成でき、このメモリーセルをマトリックス状に配置し、適宜接続した、極めて高集積なフラッシュメモリーを形成することが可能である。
またＳＯＩ構造の完全空乏型の微細な半導体層に縦型のＭＩＳ電界効果トランジスタを形成できるので、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による同一不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定した微細なチャネル長を持つＭＩＳ電界効果トランジスタを得ることができる。
また電界集中のない、ほぼ平坦な拡散層を形成できるため、拡散層の深さによらず、極めて高い耐圧を有するソースドレイン領域を得ることが可能で、さらなる浅い接合にも対応可能である。
また対向する側面に隣接するメモリーセルのコントロールゲート電極が設けられているため、いわゆるＳＯＩ構造のＭＩＳ電界効果トランジスタに必然的に生じてしまうバックチャネルリーク（本願の場合は対向する背面の側面チャネルリーク）を防止することができる。（当該メモリーセルが選択されていれば、選択ビット線及び選択ワード線ともにハイレベルの電圧が印加され、隣接するメモリーセルはビット線を共有するためハイレベルの電圧が印加されるが、非選択ワード線はローレベルの電圧が印加されるため、フローティングゲート電極の電子の有無にかかわらず、オフ状態となり、対向する背面の側面チャネルリークは防止され、該当メモリーセルの影響だけでオン、オフが決定される。）
また微細な柱状構造の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（ソースドレイン領域、第１のゲート酸化膜、第２のゲート酸化膜、フローティングゲート電極及びコントロールゲート電極）を微細に形成することが可能である。
また格子定数の小さなＳｉ層を、上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成することもできるため、上下のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、ＭＩＳ電界効果トランジスタの高速化が可能である。
またソース領域を直接半導体基板に接続させることも可能で、ソース配線（接地電圧配線）を省略できるため、高集積化が可能となる。
即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＳＯＩ構造の２重側面ゲート電極を有する縦型のＭＩＳ電界効果トランジスタからなるフラッシュメモリーのメモリーセルを得ることができる。
本発明者は当該技術を、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長を利用した、絶縁膜上の２重側面ゲート電極付き縦型のＭＩＳ電界効果トランジスタ（Ｖｅｒｔｉｃａｌ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｄｏｕｂｌｅ  Ｓｉｄｅ  Ｇａｔｅ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＶＥＭＤＯＳＧＯＩＮ（べムドスゴーイン）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１５】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１７】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図１８】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１９】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図２０】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図２１】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２２】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図２３】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図２４】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２５】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図２６】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図２７】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２８】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２９】本発明の半導体装置における第１の実施例の第１の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３０】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３１】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図３２】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図３３】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３４】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図３５】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図３６】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３７】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図３８】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図３９】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４０】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図４１】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図４２】本発明の半導体装置における第１の実施例の第２の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４３】本発明の半導体装置における第２の実施例の模式側断面図（ビット線に沿う方向）
【図４４】本発明の半導体装置における第３の実施例の模式側断面図（ソース線に沿う方向）
【図４５】本発明の半導体装置における第４の実施例の模式側断面図（ビット線に沿う方向）
【図４６】本発明の半導体装置における第５の実施例の模式側断面図（ビット線に沿う方向）
【図４７】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に選択的にＳｉ層を縦（垂直）方向にエピタキシャル成長させる。
（２）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。
（３）横（水平）方向エピタキシャルＳｉ層上に選択化学気相成長導電膜を形成する。
（４）選択化学気相成長導電膜を等方性エッチングし、幅を狭める。
（５）バリアメタル層を成長して後、全面異方性エッチングし、選択化学気相成長導電膜の側壁のみにバリアメタル層を残す。
（６）シリコン酸化膜を積層し、バリアメタル層を有する選択化学気相成長導電膜を平坦に埋め込む。
（７）選択的にバリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、横（水平）方向エピタキシャルＳｉ層の一部上面を露出する。
（８）露出した横（水平）方向エピタキシャルＳｉ層上に縦（垂直）方向エピタキシャルＳｉ層を成長し、平坦化する。
（９）残されたバリアメタル層を有する選択化学気相成長導電膜をエッチング除去し、横（水平）方向エピタキシャルＳｉ層の残りの上面を露出する開孔部を形成する。
（１０）シリコン窒化膜を成長し、開孔部に平坦に埋め込む。
（１１）縦（垂直）方向エピタキシャルＳｉ層上に選択化学気相成長導電膜を成長する。
（１２）シリコン酸化膜をエッチング除去し、縦（垂直）方向エピタキシャルＳｉ層のビット線方向の２側面を露出する。
（１３）縦（垂直）方向エピタキシャルＳｉ層を等方性エッチングし、選択化学気相成長導電膜の庇構造を形成する。
（１４）露出した縦（垂直）方向エピタキシャルＳｉ層の側面に第１のゲート絶縁膜を介してフローティングゲート電極を選択化学気相成長導電膜の庇構造下の縦（垂直）方向エピタキシャルＳｉ層の側壁に埋め込む。
（１５）フローティングゲート電極の側面に第２のゲート絶縁膜を介してワード線となるコントロールゲート電極を形成する。
（１６）選択化学気相成長導電膜及び横（水平）方向エピタキシャルＳｉ層上のシリコン窒化膜を順次除去し、縦（垂直）方向エピタキシャルＳｉ層の上面及び横（水平）方向エピタキシャルＳｉ層の上面を露出する。
（１７）選択的に縦（垂直）方向エピタキシャルＳｉ層の上面及び横（水平）方向エピタキシャルＳｉ層の上面に不純物を導入してソースドレイン領域を形成する。
等によりフローティングゲート電極及びコントロールゲート電極を有する縦型のＭＩＳ電界効果トランジスタを形成する等の技術を使用して、
シリコン基板上にシリコン酸化膜が設けられ、シリコン酸化膜上に選択的に横（水平）方向エピタキシャルＳｉ層が設けられ、横（水平）方向エピタキシャルＳｉ層上には選択的に、対向する２側面を絶縁された縦（垂直）方向エピタキシャルＳｉ層が設けられ、縦（垂直）方向エピタキシャルＳｉ層の上部にドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にソース領域が設けられ、縦（垂直）方向エピタキシャルＳｉ層の残りの対向する２側面に、それぞれ第１のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第２のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられている構造の縦型のＭＩＳ電界効果トランジスタを構成し、縦型のＭＩＳ電界効果トランジスタをメモリーセルとし、このメモリーセルをマトリックス状に配置し、適宜接続して、極めて高集積なフラッシュメモリーを形成している。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図４２は本発明の半導体装置の第１の実施例で、図１はフラッシュメモリーの模式平面図(一点鎖線で囲んだものがメモリーセル１つ分)、図２はビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、図３はワード線に平行方向の模式側断面図(ｑ−ｑ矢視断面図)、図４はビット線に平行方向のフィールド部の模式側断面図(ｒ−ｒ矢視断面図)、図５〜図２９は第１の製造方法の工程断面図、図３０〜図４２は第２の製造方法の工程断面図である。
【００１０】
図１〜図４はシリコン（Ｓｉ）基板を使用し、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーの一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、４は厚さ５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層、５は厚さ１５０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層、６は埋め込みシリコン酸化膜（ＳｉＯ２）（素子分離領域の一部）、７は１０２０ｃｍ−３程度のｎ＋型ソース領域、８は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、９は５ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）、１０は５０ｎｍ程度のフローティングゲート電極（ｐｏｌｙＳｉ）、１１は５０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）、１２は１００ｎｍ程度のコントロールゲート電極（ＷＳｉ、ワード線）、１３は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１４は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１７は導電プラグ（Ｗ）、１８は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１９は１０ｎｍ程度のバリアメタル（ＴａＮ）、２０は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む、ビット線）、２１は２０ｎｍ程度のバリア絶縁膜、ＢＬはビット線、ＷＬはワード線、ＳＬはソース線を示している。
【００１１】
図１はマトリックス状に形成されたフラッシュメモリーのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル１個分を示している。
図２〜図４においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的にｐ型の横（水平）方向エピタキシャルＳｉ層４（ソース線となる）が設けられ、Ｓｉ層４上には縦（垂直）方向エピタキシャルＳｉ層５が設けられた構造からなる半導体層がシリコン窒化膜（Ｓｉ３Ｎ４）３により絶縁分離されて設けられている。半導体層（４、５）のビット線に沿う方向の両側面には、それぞれ第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）９を介してフローティングゲート電極（ｐｏｌｙＳｉ）１０が設けられ、フローティングゲート電極（ｐｏｌｙＳｉ）１０の側面には第２のゲート酸化膜（ＳｉＯ２）１１を介してコントロールゲート電極（ＷＳｉ、ワード線）１２が設けられ、Ｓｉ層５には上部にｎ＋型ドレイン領域８が設けられ、ｎ＋型ドレイン領域８と離間し、相対して、下部にｎ＋型ソース領域７が設けられ、Ｓｉ層４にはｎ＋型ソース領域７からなるソース線が設けられている共通ドレイン領域及び共通ソース領域からなる側面２重ゲート電極（フローティングゲート電極及びコントロールゲート電極）を有するＭＩＳ電界効果トランジスタからなるメモリーセル（左右２個分）が形成され、ｎ＋型ドレイン領域８にはバリアメタル１６を有する導電プラグ１７を介してバリアメタル１９を有するＣｕ配線（ビット線）２０に接続されている。またビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線１２を形成している。このＭＩＳ電界効果トランジスタは左側面あるいは右側面をそれぞれチャネル領域とする２個の縦型（垂直方向）動作のＭＩＳ電界効果トランジスタとなり、該当側面側のフローティングゲート電極に電子を注入していれば、電源電圧より閾値電圧が高いエンハンスメントトランジスタとなり、オフ状態を示し、該当側面側のフローティングゲート電極から電子が放出されていれば、電源電圧より閾値電圧が低いエンハンスメントトランジスタとなり、オン状態を示すものとなり、これら２状態を情報の二値に対応させている。この縦型（垂直方向）動作のＭＩＳ電界効果トランジスタからなるメモリーセルをマトリックス状に配置し、適宜接続してＮＯＲゲートのフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なＮＯＲゲートのフラッシュメモリーと同様である。
【００１２】
したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して横（水平）方向及び縦（垂直）方向エピタキシャル成長半導体層からなる柱状構造の半導体層が設けられ、この半導体層のワード線方向の対向する２側面が絶縁分離され、残りの対向する２側面に、それぞれ第１のゲート絶縁膜を介してフローティングゲート電極が設けられ、フローティングゲート電極の側面に、それぞれ第２のゲート絶縁膜を介してワード線となるコントロールゲート電極が設けられ、半導体層の上部にはドレイン領域が設けられ、ドレイン領域と離間し、相対して、下部にはソース領域が設けられている構造の２個の縦型のＭＩＳ電界効果トランジスタからなる２個のメモリーセルを構成でき、このメモリーセルをマトリックス状に配置し、適宜接続した、極めて高集積なフラッシュメモリーを形成することが可能である。
またＳＯＩ構造の完全空乏型の微細な半導体層に縦型のＭＩＳ電界効果トランジスタを形成できるので、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減等が可能である。
またＭＩＳ電界効果トランジスタの各種の特性を決定するチャネル長をフォトリソグラフィー技術によるゲート長の制御に依存せずに、制御性の良いエピタキシャル半導体層の成長膜厚及び熱処理による同一不純物の拡散により決定できるため、大口径ウエハーにおいても特性の安定した微細なチャネル長を持つＭＩＳ電界効果トランジスタを得ることができる。
また電界集中のない、ほぼ平坦な拡散層を形成できるため、拡散層の深さによらず、極めて高い耐圧を有するソースドレイン領域を得ることが可能で、さらなる浅い接合にも対応可能である。
また対向する側面に隣接するメモリーセルのコントロールゲート電極が設けられているため、いわゆるＳＯＩ構造のＭＩＳ電界効果トランジスタに必然的に生じてしまうバックチャネルリーク（本願の場合は対向する背面の側面チャネルリーク）を防止することができる。（当該メモリーセルが選択されていれば、選択ビット線及び選択ワード線ともにハイレベルの電圧が印加され、隣接するメモリーセルはビット線を共有するためハイレベルの電圧が印加されるが、非選択ワード線はローレベルの電圧が印加されるため、フローティングゲート電極の電子の有無にかかわらず、オフ状態となり、対向する背面の側面チャネルリークは防止され、該当メモリーセルの影響だけでオン、オフが決定される。）
また微細な柱状構造の半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（ソースドレイン領域、第１のゲート酸化膜、第２のゲート酸化膜、フローティングゲート電極及びコントロールゲート電極）を微細に形成することが可能である。
即ち、機器組み込み用途ばかりでなく、高速大容量通信、宇宙関連装置等に搭載可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＳＯＩ構造の２重側面ゲート電極を有する縦型のＭＩＳ電界効果トランジスタからなるフラッシュメモリーのメモリーセルを得ることができる。
【００１３】
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について図５〜図２９を参照して説明する。ビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)を用いて説明するが、主要な工程においてはワード線に平行方向の模式側断面図(ｑ−ｑ矢視断面図)及びビット線に平行方向のフィールド部の模式側断面図(ｒ−ｒ矢視断面図)も適宜追加して説明する。ただし、ここでは本発明の半導体装置（フラッシュメモリー）の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１４】
図５（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図６（ワード線に平行方向、ｑ−ｑ矢視断面図)
ｐ型のシリコン基板１を１０００℃程度で熱酸化し、２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１５】
図７（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図８（ワード線に平行方向、ｑ−ｑ矢視断面図)
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２２を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３の平坦面より突出したＳｉ層２２を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。（残されたシリコン窒化膜（Ｓｉ３Ｎ４）３は素子分離領域となる。）次いでレジスト（図示せず）を除去する。
【００１６】
図９（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１０（ワード線に平行方向、ｑ−ｑ矢視断面図)
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２２の側面にｐ型の横（水平）方向エピタキシャルＳｉ層４を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３の開孔部を埋め込む。次いでＳｉ層４の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）３をマスク層として、タングステン膜２３及びＳｉ層２２を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６を成長する。次いでＳｉ層４の平坦面上のシリコン酸化膜（ＳｉＯ２）６及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）６を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
【００１７】
図１１（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１２（ワード線に平行方向、ｑ−ｑ矢視断面図)
次いで露出したＳｉ層４上に選択化学気相成長法により、１６０ｎｍ程度のタングステン膜２４を成長する。次いでタングステン膜２４を５ｎｍ程度等方性ドライエッチングする。次いで化学気相成長により、バリアメタルとなるＴｉＮ２５を５ｎｍ程度成長する。（このＴｉＮは選択化学気相成長タングステン膜と後に成長するシリコン酸化膜（ＳｉＯ２）との密着性を良くするために設けられる。）次いでＴｉＮ２５を異方性ドライエッチングし、タングステン膜２４の側壁にのみ残す。
【００１８】
図１３（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１４（ワード線に平行方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、１６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２６を成長する。次いで化学的機械研磨（ＣＭＰ）し、バリアメタル（ＴｉＮ）２５を有するタングステン膜２４間にシリコン酸化膜（ＳｉＯ２）２６を平坦に埋め込む。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、バリアメタル（ＴｉＮ）２５を有するタングステン膜２４を選択的に異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図１５（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１６（ワード線に平行方向、ｑ−ｑ矢視断面図)、図１７（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで露出したＳｉ層４上にｐ型の縦（垂直）方向エピタキシャルＳｉ層５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。
【００２０】
図１８（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図１９（ワード線に平行方向、ｑ−ｑ矢視断面図)、図２０（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで残されたバリアメタル（ＴｉＮ）２５を有するタングステン膜２４を異方性ドライエッチングし、開孔部を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、露出したＳｉ層４を選択的に異方性ドライエッチングし、ソース線となるＳｉ層４の幅を狭める。（図２０）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、２００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。次いでＳｉ層５及びシリコン酸化膜（ＳｉＯ２）２６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）２７を化学的機械研磨（ＣＭＰ）し、開孔部にシリコン窒化膜（Ｓｉ３Ｎ４）２７を平坦に埋め込む。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層５に閾値電圧制御用（低い閾値電圧を規定する）の硼素のイオン注入をおこなう。次いで１０００℃程度でランニングし、Ｓｉ層５を所望の濃度にする。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで選択化学気相成長により、Ｓｉ層５上に、５０ｎｍ程度のタングステン膜２８を成長する。
【００２１】
図２１（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図２２（ワード線に平行方向、ｑ−ｑ矢視断面図)、図２３（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いでシリコン酸化膜（ＳｉＯ２）２６を異方性ドライエッチングする。次いで露出したＳｉ層５の側面を８０ｎｍ程度等方性ドライエッチングし、タングステン膜２８の庇構造を形成する。次いで露出しているＳｉ層５の両側面を酸化し、５ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）９を成長する。次いで化学気相成長により、第１のゲート酸化膜（ＳｉＯ２）９の側面を含む全面に７５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を全面異方性ドライエッチングし、タングステン膜２８の庇構造下以外の多結晶シリコン膜（ｐｏｌｙＳｉ）を除去する。次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を酸化し、４０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）からなるフローティングゲート電極（ｐｏｌｙＳｉ）１０及び５０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）１１を形成する。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２、図示せず）を選択的に異方性ドライエッチングし、ワード線の配線体との接続部となる個所のタングステンシリサイド（ＷＳｉ）膜上にのみシリコン酸化膜（ＳｉＯ２、図示せず）を残す。次いでレジスト（図示せず）を除去する。次いでタングステンシリサイド（ＷＳｉ）膜を全面異方性ドライエッチングし、第２のゲート酸化膜（ＳｉＯ２）１１あるいはシリコン窒化膜（Ｓｉ３Ｎ４）２７の側壁のみにタングステンシリサイド（ＷＳｉ）膜１２からなるワード線を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、隣り合うワード線どうしが接続している個所のタングステンシリサイド（ＷＳｉ）膜をエッチング除去する。（側壁に形成される左右１対のワード線は端部で必ず接続してしまうため、これを分離する必要がある。）次いでレジスト（図示せず）を除去する。
【００２２】
図２４（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図２５（ワード線に平行方向、ｑ−ｑ矢視断面図)、図２６（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いでＳｉ層５の作る平坦面より上に存在するタングステン膜２８及びタングステンシリサイド（ＷＳｉ、不必要な個所）膜１２を化学的機械研磨（ＣＭＰ）し、除去する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）２７を異方性ドライエッチングし、Ｓｉ層４の一部を露出する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層（Ｓｉ層５の表面及びＳｉ層５間のＳｉ層４の表面を開孔するマスク層、図２５参照）として、ｎ＋型ソースドレイン領域（７、８）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ＋型ソース領域７及びｎ＋型ドレイン領域８を形成する。
【００２３】
図２７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層５の平坦面より上に存在するＰＳＧ膜１３を除去し、平坦化する。
【００２４】
図２８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１４を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５、ＰＳＧ膜１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。（図示されてはいないが、ワード線との接続箇所及びソース線との接続箇所にもビアが形成される。）次いでレジスト（図示せず）を除去する。
【００２５】
図２９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
【００２６】
図２（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３（ワード線に平行方向、ｑ−ｑ矢視断面図)、図４（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明の、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路を完成する。
【００２７】
次いで本発明に係る半導体装置における第１の実施例の第２の製造方法について、図３０〜図４２を参照して説明する。ビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)を用いて説明するが、主要な工程においてはワード線に平行方向の模式側断面図(ｑ−ｑ矢視断面図)及びビット線に平行方向のフィールド部の模式側断面図(ｒ−ｒ矢視断面図)も適宜追加して説明する。
【００２８】
図５〜図１７の工程をおこなった後、図３０〜図４２の工程をおこなう。ただしＳｉ層４（ソース線形成用）の幅は８０ｎｍ程度と狭い幅に形成されている。
【００２９】
図３０（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３１（ワード線に平行方向、ｑ−ｑ矢視断面図)、図３２（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで残されたバリアメタル（ＴｉＮ）２５を有するタングステン膜２４を異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、１５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。次いでＳｉ層５及びシリコン酸化膜（ＳｉＯ２）２６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）２７を化学的機械研磨（ＣＭＰ）し、開孔部にシリコン窒化膜（Ｓｉ３Ｎ４）２７を平坦に埋め込む。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでＳｉ層５に閾値電圧制御用（低い閾値電圧を規定する）の硼素のイオン注入をおこなう。次いで１０００℃程度でランニングし、Ｓｉ層５を所望の濃度にする。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで選択化学気相成長により、Ｓｉ層５上に、５０ｎｍ程度のタングステン膜２８を成長する。
【００３０】
図３３（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３４（ワード線に平行方向、ｑ−ｑ矢視断面図)、図３５（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いでシリコン酸化膜（ＳｉＯ２）２６を異方性ドライエッチングする。次いで露出しているＳｉ層５の両側面を酸化し、５ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）９を成長する。次いで化学気相成長により、第１のゲート酸化膜（ＳｉＯ２）９の側面を含む全面に７５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を全面異方性ドライエッチングし、タングステン膜２８が形成されたＳｉ層５及びシリコン窒化膜（Ｓｉ３Ｎ４）２７の側壁にのみ多結晶シリコン膜（ｐｏｌｙＳｉ）を残す。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、埋め込みシリコン酸化膜（ＳｉＯ２）６上に形成された不必要な多結晶シリコン膜（ｐｏｌｙＳｉ）をエッチング除去する。次いでレジスト（図示せず）を除去する。
【００３１】
図３６（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３７（ワード線に平行方向、ｑ−ｑ矢視断面図)、図３８（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで多結晶シリコン膜（ｐｏｌｙＳｉ）を酸化し、４０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）からなるフローティングゲート電極（ｐｏｌｙＳｉ）１０（ただしワード線方向につながるフローティングゲート電極線となる）及び５０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）１１を形成する。次いで化学気相成長により、１００ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）（図示せず）を選択的に異方性ドライエッチングし、ワード線の配線体との接続部となる個所のタングステンシリサイド（ＷＳｉ）膜上にのみシリコン酸化膜（ＳｉＯ２、図示せず）を残す。次いでレジスト（図示せず）を除去する。次いでタングステンシリサイド（ＷＳｉ）膜を全面異方性ドライエッチングし、第２のゲート酸化膜（ＳｉＯ２）１１の側壁にのみタングステンシリサイド（ＷＳｉ）膜１２からなるワード線を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、隣り合うワード線どうしが接続している個所のタングステンシリサイド（ＷＳｉ）膜をエッチング除去する。（側壁に形成される左右１対のワード線は端部で必ず接続してしまうため、これを分離する必要がある。）次いでレジスト（図示せず）を除去する。次いでＳｉ層５及びシリコン窒化膜（Ｓｉ３Ｎ４）２７の作る平坦面上に存在するタングステン膜２８、第２のゲート酸化膜（ＳｉＯ２）１１、多結晶シリコン膜（ｐｏｌｙＳｉ）１０及びタングステンシリサイド（ＷＳｉ）膜１２を化学的機械研磨（ＣＭＰ）し、平坦化する。
【００３２】
図３９（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図４０（ワード線に平行方向、ｑ−ｑ矢視断面図)、図４１（ビット線に平行方向のフィールド部、ｒ−ｒ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、選択的に第２のゲート酸化膜（ＳｉＯ２）１１及びフローティングゲート電極（ｐｏｌｙＳｉ）１０を順次異方性ドライエッチングし、フローティングゲート電極線（ｐｏｌｙＳｉ）を切断することにより、それぞれのメモリーセルに固有のフローティングゲート電極（ｐｏｌｙＳｉ）１０を形成する。（図４１において、フィールド部からフローティングゲート電極線（ｐｏｌｙＳｉ）が除去される。）次いでレジスト（図示せず）を除去する。次いで残されたシリコン窒化膜（Ｓｉ３Ｎ４）２７をエッチング除去する。（この際一部の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）３も除去されてしまうが問題はない。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層（Ｓｉ層５の表面及びＳｉ層５間のＳｉ層４の表面を開孔するマスク層）として、ｎ＋型ソースドレイン領域（７、８）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ＋型ソース領域７及びｎ＋型ドレイン領域８を形成する。
【００３３】
図４２（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、Ｓｉ層５の平坦面より上に存在するＰＳＧ膜１３を除去し、平坦化する。次いで化学気相成長により、２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１４を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５、ＰＳＧ膜１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。（図示されてはいないが、ワード線との接続箇所及びソース線との接続箇所にもビアが形成される。）次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）膜１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１５がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明の横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路を完成する。
【実施例２】
【００３４】
図４３はシリコン（Ｓｉ）基板を使用し、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜５、７〜１７、１９〜２１は図２と同じ物を、２９は導電膜（ＷＳｉ、ソース配線体）を示している。
同図においては、Ｓｉ層４直下に導電膜（ＷＳｉ、ソース配線体）が形成されていること以外は図２とほぼ同じＳＯＩ構造の２重側面ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタからなるＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース線の抵抗を低減できるため、より高速化が可能である。
【実施例３】
【００３５】
図４４はシリコン（Ｓｉ）基板を使用し、横（水平）方向及び縦（垂直）方向２段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部（ソース線に沿う方向）を示しており、１、２、４、５、７、８、１３〜２１は図３と同じ物を、３０はｐ＋型不純物領域、３１は導電膜（ＷＳｉ）を示している。
同図においては、導電膜（ＷＳｉ）３１が埋め込みシリコン酸化膜（ＳｉＯ２）６に置き換わって形成されていること及び導電膜（ＷＳｉ）３１直下にｐ＋型不純物領域３０を介して半導体基板１に接続されていること以外は図３とほぼ同じＳＯＩ構造の２重側面ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタからなるＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース配線（接地電圧配線）を省略できるため、高集積化が可能となる。
【実施例４】
【００３６】
図４５はシリコン（Ｓｉ）基板を使用し、横（水平）方向及び縦（垂直）方向４段階エピタキシャル成長によるＶＥＭＤＯＳＧＯＩＮ構造に形成したＳＯＩ構造の２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、７〜１７、１９〜２１は図２と同じ物を、３２はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層、３３はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層、３４はｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層、３５はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層を示している。
同図においては、Ｓｉ層４がＳｉＧｅ層３２に、Ｓｉ層５がＳｉＧｅ層３３、歪みＳｉ層３４及びＳｉＧｅ層３５に置き換わって形成されていること以外は図２とほぼ同じＳＯＩ構造の２重側面ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタからなるＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなＳｉ層を、上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、上下のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。
【実施例５】
【００３７】
図４６はシリコン（Ｓｉ）基板を使用し、縦（垂直）方向エピタキシャル成長により形成した２重側面ゲート電極付き縦型のＮチャネルＭＩＳ電界効果トランジスタより構成したＮＯＲゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１、３、５、７〜１７、１９〜２１は図２と同じ物を示している。
同図においては、ＳＯＩ構造を形成するシリコン酸化膜（ＳｉＯ２）２が設けられずに直接半導体基板１にＳｉ層５が形成されていること以外は図２とほぼ同じ構造の２重側面ゲート電極を有する縦型のＮチャネルＭＩＳ電界効果トランジスタからなるＮＯＲゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては、製造工程は簡略化するが、半導体基板にソース領域を形成するため接合容量がつくので高速化にはやや劣るが、それ以外は第１の実施例とほぼ同じ効果を得ることができる。
【００３８】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、フラッシュメモリーのメモリーセルパターン形状に関し、極めて単純な長方形及び直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。
また上記実施例においては、ＮＯＲゲートのフラッシュメモリーを形成する場合を説明しているが、メモリーセルを直列接続するＮＡＮＤゲートのフラッシュメモリーを形成する場合に適用することも可能であるし、他の回路形式（ＡＮＤ方式，仮想接地方式等）に適用することも可能である。
【産業上の利用可能性】
【００３９】
本願発明のＳＯＩ基板に形成したＭＩＳ電界効果トランジスタのチャネル領域は、すべてＳｉ半導体層で形成しているが、化合物半導体層によるＳＯＩ（この場合は、広義のＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒを意味する）構造にＭＩＳ電界効果トランジスタのチャネル領域を形成することも可能である。
また本発明のＳＯＩ構造の２重側面ゲート電極を有する縦型のＭＩＳ電界効果トランジスタの構造は、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）にも使用可能である。
また本発明の半導体装置はフラッシュメモリーとしてばかりでなく、システムＬＳＩに搭載される半導体記憶装置として使用することも可能である。
【符号の説明】
【００４０】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン酸化膜（ＳｉＯ２）
３    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
４    ｐ型の横（水平）方向エピタキシャルＳｉ層
５    ｐ型の縦（垂直）方向エピタキシャルＳｉ層
６    埋め込みシリコン酸化膜（ＳｉＯ２）
７    ｎ＋型ソース領域
８    ｎ＋型ドレイン領域
９    第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）
１０  フローティングゲート電極（ｐｏｌｙＳｉ）
１１  第２のゲート酸化膜（ＳｉＯ２）
１２  コントロールゲート電極（ＷＳｉ、ワード線）
１３  燐珪酸ガラス（ＰＳＧ）膜
１４  燐珪酸ガラス（ＰＳＧ）膜
１５  シリコン窒化膜（Ｓｉ３Ｎ４）
１６  バリアメタル（ＴｉＮ）
１７  導電プラグ（Ｗ）
１８  層間絶縁膜（ＳｉＯＣ）
１９  バリアメタル（ＴａＮ）
２０  Ｃｕ配線（Ｃｕシード層含む）
２１  バリア絶縁膜（Ｓｉ３Ｎ４）
２２  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２３  選択化学気相成長導電膜（Ｗ）
２４  選択化学気相成長導電膜（Ｗ）
２５  バリアメタル（ＴｉＮ）
２６  シリコン酸化膜（ＳｉＯ２）
２７  シリコン窒化膜（Ｓｉ３Ｎ４）
２８  選択化学気相成長導電膜（Ｗ）
２９  導電膜（ＷＳｉ、ソース配線体）
３０  ｐ＋型不純物領域
３１  導電膜（ＷＳｉ）
３２  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
３３  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
３４  ｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層
３５  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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