(57)【特許請求の範囲】
【請求項１】
画素マトリクスの画素を制御する装置であって、
−アクティブマトリクス構造としてＴＦＴ基板に配置され、複数のクラスタに分割される画素マトリクスと、
−クラスタごとに前記画素マトリクスの画素を駆動するための制御情報を出力する少なくとも１つの出力を有する少なくとも１つのデータドライバ回路と、
−各クラスタにおいて前記画素マトリクスの前記画素間に配置され、前記画素マトリクスの前記画素の制御に用いられるローカルデジタルシフトレジスタ及びローカルアナログシフトレジスタと、
−１つ又は複数のクラスタに接続され、前記データドライバ回路から前記制御情報を受信して、前記１つ又は複数のクラスタに前記受信した制御情報を渡す、前記画素マトリクスの前記画素間に配設されるグローバルシフトレジスタと、
を備え、
前記制御情報は、前記アクティブマトリクス構造を使用して前記クラスタ内で配信される装置。
【請求項２】
前記クラスタの各画素は、ローカル行線及びローカル列線によって制御され、前記ローカルアナログシフトレジスタ及び前記ローカルデジタルシフトレジスタは、前記受信した制御情報に従って前記各クラスタ内の全ての画素の各ローカル行線及び各ローカル列線を制御するように構成される請求項１に記載の装置。
【請求項３】
各クラスタは、前記グローバルシフトレジスタから伝達された前記制御情報を分岐させ、且つ、クロック周期で前記制御情報をシフトする任意の数の階層構造のローカルアナログシフトレジスタを有する請求項１に記載の装置。
【請求項４】
前記制御情報は、Ｎクロック周期後に前記グローバルシフトレジスタから前記ローカルアナログシフトレジスタに転送され、前記情報は、前記アクティブマトリクス構造を介してＮ倍遅いクロック周期でアドレス指定された画素に移送され、Ｎは前記ローカルアナログシフトレジスタにおける段数である請求項３に記載の装置。
【請求項５】
同期クロックパルスは、前記画素マトリクスにわたって局所的に分散される複数の感光性受信機によって電気信号に変換される光パルスを介して提供される請求項１乃至４のうちいずれか１項に記載の装置。
【請求項６】
前記光パルスは、前記画素マトリクスを背面から照明する光源に変調される請求項５に記載の装置。
【請求項７】
前記クラスタは、任意の数のサブクラスタに分割される請求項１乃至６のうちいずれか１項に記載の装置。
【請求項８】
前記画素マトリクスは、正方形形状のクラスタ、矩形形状のクラスタ又は蜂の巣形状のクラスタに分割される請求項１乃至７のうちいずれか１項に記載の装置。
【請求項９】
前記画素マトリクスは、前記画素を制御するためにＴＦＴを使用する、又は、前記画素を制御するためにＣＣＤ構造を使用する請求項１乃至８のうちいずれか１項に記載の装置。
【請求項１０】
前記画素を制御する前記画素マトリクスは、エレクトロウェッティングセルのマトリクスである請求項１乃至９のうちいずれか１項に記載の装置。
【請求項１１】
前記画素マトリクスは、光の強度及び光の位相の少なくとも一方を変調する表示装置を形成する請求項１乃至１０のうちいずれか１項に記載の装置。
【請求項１２】
前記画素マトリクスは、ＯＬＥＤディスプレイ、ＭＯディスプレイ又はＬＣＤディスプレイである請求項１１に記載の装置。
【請求項１３】
請求項１乃至１２のうち少なくとも１項に記載の画素マトリクスとしてエレクトロウェッティングセルのマトリクスを備える電子表示装置であって、
前記マトリクスは表示装置を含む電子表示装置。
【請求項１４】
請求項１乃至１２のうちいずれか１項に記載の光学素子であって、
前記画素マトリクスは、ビーム偏向画素及びビーム整形画素の少なくとも一方のアレイを形成する光学素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素マトリクスの画素を制御する装置及びこの画素マトリクスを含む電子表示装置に関する。
【０００２】
電子表示装置は、特に、情報を表示するために使用される高解像度ディスプレイの形態で設計される。
【０００３】
本発明の応用分野は、高解像度ディスプレイ、特に、画素を非常に迅速に制御することが要求されるような目的で使用され、且つ、画素マトリクスにおいて空間光変調器を含むＴＦＴ（薄膜トランジスタ）ディスプレイを含む。別の応用分野は、画素マトリクスを有する光学素子であり、かかる素子は、ビームの方向又は形状、或いは、コヒーレント波面の形状に影響を及ぼす。
【背景技術】
【０００４】
従来のＴＦＴディスプレイにおいて、画素は、一般的には、行線及び列線からなるグリッドを使用して制御される。画素ＴＦＴは、これらの線の交点に位置する。この設計は、アクティブマトリクス（ＡＭ）として知られている。これらのディスプレイにおいて、１つの画素行は、行線（又はゲート線）によって常にアクティブにされ、アナログ値は、列線（又はデータ線）を介して、アクティブにされた行の全ての画素に同時に書き込まれる。
【０００５】
しかしながら、ホログラフィックディスプレイにおいて、例えば、ホログラムを表現するために必要とされるように、解像度が向上し、且つ、再生速度が高速化することに伴い、従来の表示装置で使用されるようなグローバル行線及び列線を使用するこの種のアドレス指定不十分であることが証明される。列線における周波数の増加は、列線及び画素ＴＦＴのキャパシタンスに対して、非常に短い間隔で電荷反転を行なう必要があることを意味する。
【０００６】
その結果、周波数が高くなるにつれて、電力損失が増加する。１クロック周期で導体の完全な電荷反転を実現することが不可能となる限界は、導体のインピーダンス及びキャパシタンスによって規定される。
【０００７】
これを以下の例で図示する。今日、最大３８４０×２４００画素の解像度を示す一般的なＴＦＴディスプレイは、図１に概略的に示されるように、列ドライバ及び行ドライバにより上述した一般的な原理に従って制御される。図１は、４つの画素電極１０−１、１０−２、１０−３、１０−４を示す。画素電極１０−１、１０−２、１０−３、１０−４は、対応する画素キャパシタンス１１−１、１１−２、１１−３、１１−４を有し、列線１２−１、１２−２及び行線１３−１、１３−２を介して制御される。
【０００８】
列線は、画素マトリクスの外側に配置され、且つ、少なくとも１つの対応する多重アナログ入力１５を有するドライバ回路１４によってアドレス指定される。行線は、デジタルシフトレジスタ１６によって切り替えられ、デジタルシフトレジスタ１６は、入力１７を介する行制御のためのトークンビットによって制御される。双方の回路は、ＴＦＴパネルのエッジに沿って配設される。
【０００９】
このような制御配置は、１００Ｈｚを上回る再生速度と関連して１００ｍ画素を上回る超高解像度を必要とするホログラフィックディスプレイにおける実質的な問題の原因となる。ＴＦＴディスプレイの再生速度又は行数が増加した場合、行線及び列線における制御周波数は、以下のように上昇する。
制御周波数＝再生速度×行数
この周波数は、今日のパネルでは約７２ｋＨｚである（１２００行及び６０Ｈｚの再生速度を仮定する）が、４０００行及び１８０Ｈｚの再生速度を有するパネルでは７２０ｋＨｚに容易に上昇するだろう。
【００１０】
ディスプレイのサイズが増加すると、それに従ってより長い導体が位置し、且つ、使用される必要があるため、この点に関する欠点はより深刻になる。例えば、導体の長さを最短にするために、４０インチのディスプレイパネルが４つに分割される場合、行線の長さは、約４００ｍｍである。画素マトリクスの外側に位置するドライバによってアドレス指定される制御線が使用される限り、導体の長さを更に短くすることは不可能である。
【００１１】
この１／４が４０００行を有し、且つ、パネルが１８０Ｈｚの再生速度で動作される場合、これらの値は、導体の長さのために、図１に示すような従来の行線及び列線の配置で効率的に実現されることは殆どない。
【００１２】
従って、従来の装置の問題は、ＴＦＴディスプレイで典型的に採用される画素の制御が、要求される行数及び再生速度の結果として得られる制御周波数の期間内で達成できないことである。要求される高速な電荷反転のために、同等の電力損失が起こり、それにより電力消費が増加し、過剰熱が発生する。過剰熱は更に放散される必要がある。
【００１３】
ホログラフィック再構成を生成するために使用され、且つ、例えば、１６０００×８０００画素の大量の画素数及び１５０Ｈｚの再生速度を有する高解像度ディスプレイにおいて、これらの問題は更に深刻になる。従来の画素制御を備えたディスプレイパネルは、非常に高いスイッチング周波数のためにホログラフィックディスプレイとして採用することができない。
【００１４】
本出願人により出願された非公開の独国特許出願公開第１０  ２００７  ０４０７１２号は、ディスプレイパネルを複数のクラスタに分割し、且つ、それらのクラスタを導波路で制御することによって画素制御を簡略化する方法を開示する。クラスタは、制御を組織化することによって同類である所定の数の画素を有する部分ディスプレイであることが理解される。複数のクラスタは、ディスプレイパネルを形成する。
【００１５】
各導波路は、データドライバ回路の出力とクラスタの受信機回路の割り当てられた入力を接続する。情報は、高いデータレートが達成されるように、信号反射なしで終端導波路を介して送信される。
【００１６】
しかしながら、この制御配置は、各クラスタが相対的に複雑な受信機回路を備える必要があるという欠点を有する。これは、大量の画素間で利用可能な空間が殆どないため、パネルの機能を損なわずに実際に実現するのが困難である。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】独国特許出願公開第１０  ２００７  ０４０７１２号
【発明の概要】
【課題を解決するための手段】
【００１８】
従って、本発明の目的は、画素制御を向上し、且つ、画素マトリクスをクラスタに分割することによって、電子表示装置において高解像度及び速い再生速度の双方を実現することである。
【００１９】
この目的は、請求項１に記載の装置、請求項１５に記載の電子表示装置及び請求項１６に記載の光学素子によって本発明に従って解決される。
【００２０】
本発明に係る画素マトリクスの画素を制御する装置は、
−複数のクラスタに分割される画素マトリクスと、
−クラスタごとに制御情報を出力する少なくとも１つの出力を有する少なくとも１つのデータドライバ回路と、
−１つ又は複数のクラスタに割り当てられ、データドライバ回路から制御情報を受信して、１つ又は複数のクラスタに受信した制御情報を渡す入力を有し、画素間に画素マトリクスの領域全体にわたって配設されるグローバルシフトレジスタと、
を備える。
【００２１】
本発明に係る電子表示装置は、請求項１乃至１３のうち少なくとも１項に記載の画素マトリクス（例えば、液晶（ＬＣ）マトリクス、ＯＬＥＤマトリクス、光磁気（ＭＯ）マトリクス、又は、エレクトロウェッティングセルのマトリクス）として光変調器のマトリクスを備える。
【００２２】
請求項１乃至１３のうち少なくとも１項によれば、本発明に係る光学素子は、ビーム偏向画素及び／又はビーム整形画素のアレイを形成する画素マトリクスを備える。
【００２３】
本発明の一側面によれば、各クラスタは、ローカルデジタルシフトレジスタ及びローカルアナログシフトレジスタを有し、制御情報は、アクティブマトリクス構造を使用してクラスタ内で更に配信される。
【００２５】
本発明の好適な実施形態は、従属請求項で規定される。
【００２６】
画素マトリクスは、行及び列に配置される光に影響を及ぼすセルのアレイであると理解される。セルは、可視スペクトル範囲又は不可視スペクトル範囲において、光の１つ又は複数の特性に影響を及ぼす。
【００２７】
本発明において、画素マトリクスは、表示装置、波面形成装置、光学結像装置又は光偏向ユニットの一部であってもよい。
【００２８】
画素マトリクスは、光変調器として使用される場合、強度、位相、偏光、波長又はそれらの特性のうちの２つ以上の特性に同時に影響を及ぼす。
【００２９】
画素マトリクスは、位相アレイとして使用される場合、波面形成の機能を提供する。画素マトリクスは、可変プリズムアレイとして使用される場合、１次元又は２次元で光ビームの方向に影響を及ぼす。画素マトリクスは、可変レンズアレイとして使用される場合、光ビームの形状に影響を及ぼす。レンズアレイ及びプリズムアレイ機能は、１つの画素マトリクスに更に組み合わされる。画素マトリクスは、反射型又は透過型であってもよく、或いは、光を能動的に放射できる（例えば、ＯＬＥＤマトリクス）。複数のプリズムマトリクスは、互いに依存しない光の複数の特性に影響を及ぼすために順に配設される。
【００３０】
本実施例において、シフトレジスタで使用されるクロックパルスは最大周波数を有し、追加の線を必要とするため、それらのクロックパルスは、例えば、クラスタごとに１回又はクロックパルスが光信号から感光性受信機を使用して要求された時点で、ディスプレイパネルにおける種々の位置で１つのオプションに応じて生成される。感光性ＴＦＴは、例えば、受信機として機能する。信号は、画素マトリクスを背面から照明するために使用される光源に変調される。或いは、可視範囲の外側の波長の光を放射する第２の光源が使用可能である。
【００３１】
本発明は、添付の図面を使用して、以下に更に詳細に説明される。
【図面の簡単な説明】
【００３２】
【図１】図１は、従来技術に係る画素マトリクスの画素を制御する制御回路網を詳細に示す回路図である。
【図２】図２は、本発明に係るクラスタ制御を示す簡略化された概略図である。
【図３】図３は、本発明の１つの実施形態に係るクラスタ制御を備えた画素マトリクスを示す簡略化された概略図である。
【図４】図４は、クラスタにおいて制御されるアナログシフトレジスタ及びデジタルシフトレジスタの配置に対する２つの可能性を示す簡略化された概略図である。
【図５】図５は、ローカルアクティブマトリクスの画素間のシフトレジスタの埋め込みを示す概略図である。
【図６】図６は、エレクトロウェッティングセルを有する例示的な画素マトリクスに対するシフトレジスタの階層構造を示す概略図である。
【発明を実施するための形態】
【００３３】
図１は、従来技術において説明した。図１に概略的に示され、画素電極１０−１乃至１０−４、コンデンサ１１−１乃至１１−４及び画素ＴＦＴ９−１乃至９−４を含む画素は、制御線に対して間に必要な隙間をおいて左右に複数の行に、且つ、上下に複数の列に配置され、ローカルアナログシフトレジスタ及びローカルデジタルシフトレジスタを介する制御と共にクラスタを形成する。
【００３４】
本発明によれば、このように構造化されたクラスタには、グローバルシフトレジスタ１８と称する別のシフトレジスタが割り当てられる。図２は、これら３つのシフトレジスタを有するクラスタを概略的に示す。分かり易くするために、クラスタのローカルアナログシフトレジスタ１４及びローカルデジタルシフトレジスタ１６は、それぞれアナログシフトレジスタ１４及びデジタルシフトレジスタ１６と称する。画素Ｐの電圧値は、列線１２を介して、アナログシフトレジスタ１４に書き込まれ、デジタルシフトレジスタ１６は、行線１３を介して、画素行の画素トランジスタをアクティブにするために使用される。グローバルシフトレジスタ１８は、制御情報を複数のクラスタに提供するために更に使用することができる。
【００３５】
行線及び列線によって接続され、正方形要素として示される画素Ｐは、画素Ｐごとに少なくとも１つの制御トランジスタを含む。行線及び列線を介する情報の提供は、アクティブマトリクス構造として規定される。画素マトリクス及びシフトレジスタを囲む破線のボックスは、クラスタの外形を示す。
【００３６】
これらの複数のクラスタは、左右及び上下に配設され、それにより、本発明に係る第１の実施形態において画素マトリックスを形成する。これは、例えば、表示装置で実現される。
【００３７】
クラスタのグローバルシフトレジスタ１８は、制御情報を受信するためにデータドライバ回路（不図示）と接続される。グローバルシフトレジスタ１８の機能については、以下に説明する実施形態で更に詳細に説明する。
【００３８】
図３を参照するに、クラスタは、隣接する行の間に特定のオフセットを有して配置される。これは、図４に示すような、例えば、クラスタ４又はクラスタ６のみを有する表示装置において当てはまるように、データドライバ回路２から表示装置のクラスタに及ぶグローバルシフトレジスタ１８の全てが１つの列で配線されるわけではなく、より広い領域にわたって分散されるという利点を有する。
【００３９】
このクラスタを編成し、且つ、クラスタ内に情報を配信する更なる方法は、第２の実施形態に係るシフトレジスタの階層構造を含むことができる。
【００４０】
図４は、例えば、表示装置において、画素マトリクスに提供されるアナログシフトレジスタ及びデジタルシフトレジスタの可能な配置を示す。画素マトリクスは、例えば、９個のクラスタを含む。２つのシフトレジスタ配置は、クラスタ４及び６に詳細に示される。
【００４１】
クラスタ４は、制御情報を提供するアナログシフトレジスタ１４及びデジタルシフトレジスタ１６を有する。それらのシフトレジスタは、従来技術と同様に、クラスタのエッジに配設される。クラスタ４における個々の画素Ｐを接続するローカル行線及びローカル列線を更に図示する。
【００４２】
表示装置の１つの実施形態は、例えば、９個のクラスタ４を備える。各クラスタの２つのシフトレジスタ１４、１６に供給される情報は、２つのローカルシフトレジスタが交差している各点において、グローバルシフトレジスタ１８によって提供される。
【００４３】
シフトレジスタ１４、１６は、シフトレジスタ１８によって制御情報を順に提供される。本発明によれば、各クラスタ１乃至９は、少なくとも１つのグローバルシフトレジスタ１８（図中、クラスタ４及び６に対してのみ示す）を有する。クラスタ４において、アナログシフトレジスタの受信機ユニットは、制御情報を受信し、ローカル行線及びローカル列線を介して、クラスタ４の個々の画素Ｐにその制御情報を渡す。
【００４４】
画素マトリクスの双方の可能な実施形態において、ディスプレイパネルの外側に配設される少なくとも１つのデータドライバ回路２は、グローバルシフトレジスタ１８に入力情報を供給する。グローバルシフトレジスタ１８は、少なくとも１つのクラスタに割り当てられ、制御情報をシフトする。
【００４５】
図５は、ローカルアクティブマトリクス（ＡＭ）の画素間のシフトレジスタの埋め込みを示す。選択した例は、２つの異なるクロック周期を有するデジタルシフトレジスタを含むクラスタの詳細を示す。なお、デジタルシフトレジスタは、段ごとに３つのトランジスタ及び１つのコンデンサを備える。図１乃至図４とは異なり、この例において、デジタルシフトレジスタは、垂直方向ではなく水平方向に配設される。双方のオプションは、９０°回転されるが同一の機能を有するため可能である。
【００４６】
デジタルシフトレジスタを実現するために約３乃至５個のトランジスタ（ＴＦＴ）がセグメントごとに必要とされ、アナログシフトレジスタを実現するために約７乃至１２個のトランジスタが必要とされるが、６４×６４画素のクラスタサイズにおいて、シフトレジスタを実現するために、画素ＴＦＴに加えて合計で約３０％だけ多くのＴＦＴが必要とされる。
【００４７】
クラスタが２５６×２５６画素のより適切なサイズで実現される場合、追加のＴＦＴの量は約１０％である。
【００４８】
このように、平均で画素ごとに１．１個のＴＦＴを有するディスプレイを実現できる。このＴＦＴの数は、画素ごとに１個のＴＦＴを有する従来のディスプレイと比較して僅かに多い。
【００４９】
しかしながら、これらの追加のＴＦＴが１つの領域に集中しないように、図６に示すように、実質的には、これらの要素を拡張領域にわたって分散し、これにより不透明な領域を生成する。
【００５０】
図５において、参照符号は、以下の要素を示す。
１０１  電源のための導体
１０２  アナログシフトレジスタ（不図示）によって供給されるクラスタにおけるＡＭのローカル行線
１０３  前段の出力によって供給されるデジタルシフトレジスタ段の入力
１０４  画素の透明領域
１０５  第１のクロック周期に対する導体
１０６  第２のクロック周期に対する導体
１０７  デジタルシフトレジスタ段の３つのＴＦＴ
１０８  デジタルシフトレジスタの出力
１０９  デジタルシフトレジスタのコンデンサ
１１０  デジタルシフトレジスタの出力によって制御されるＡＭの列線
１１１  アクティブマトリクスＴＦＴ
１１２  他のクラスタに対するデータ線
１１３  デジタルシフトレジスタのＴＦＴ及び導体の接続が埋め込まれるローカルクラスタの領域
１１４  デジタルシフトレジスタのＴＦＴが埋め込まれず、且つ、シフトレジスタ及びグローバル接続を実現するために利用可能であるローカルクラスタの領域
図６は、画素ごとに８つの電極を有するエレクトロウェッティングセルを含む画素マトリクスの一例に対する階層型シフトレジスタでの実現例を示す。図６は、クラスタの詳細を示す。図６は、８画素を２列及び４行で示す。制御される１６個のシフトセルを含む第２段目のシフトレジスタは、それぞれ８つの電極を有する２つの画素に値を出力する。具体的な応用例におけるシフトセル数及び被制御画素数は、この例におけるシフトセル数及び被制御画素数より多い可能性が高い。
【００５１】
図６において、参照符号は、以下の要素を示す。
１２０  第１段目のクロック周期
１２１  第２段目のクロック周期
１２２  第１段目のアナログシフトレジスタ
１２３  第２段目のアナログシフトレジスタ
１２４  エレクトロウェッティングセルの電極
１２５  ８つの電極を有するエレクトロウェッティングセルからなる画素
１２６  第２段目のシフトレジスタの出力と電極との接続
アナログシフトレジスタは、例えば、増幅１を有する増幅器及び転送トランジスタ又はＣＣＤ構造を含むことができる。
【００５２】
ＣＣＤ（電荷結合素子）は、特別な種類のアナログシフトレジスタである。ＣＣＤは、２つの連続する半導体層及びそれらの上に形成された電極を含む単純な構造を有する。ここで提案される実現例において、シフトレジスタを実現するために、ＣＣＤカメラセンサの構造と類似する構造が使用される。カメラセンサとは異なり、電荷は基板の外側ではなく基板に移送される。ここで、列はＣＣＤチェーンに使用され、行はクロック線に使用される。
【００５３】
ＣＣＤ及びアナログシフトレジスタの他の実現例に関する主な問題は、例えば、ポリシリコンと同様に、ＴＦＴ基板の不均一性である。電荷の小さい部分は、各転送中に失われる、又は、次の値に加えられる。この影響については、電荷移動効率（ＣＴＥ）で記述される。一般的に、ＣＴＥは、シフトレジスタの直列接続された複数のシフトセル及び出力に接続される複数の画素を実現できるように非常に高い必要がある（９９．９９９９％）。
【００５４】
８ビットの精度を達成するために、約０．５％の誤差が許容される。３２，０００画素がシフトレジスタのシフトセルの出力に接続される場合、ＣＴＥは、３２，０００回の転送に対して９９．９９９９８４％（１００％−（０．５％／３２０００））である必要がある。
【００５５】
ＣＴＥは、主に、使用されるＴＦＴ基板の品質に依存する。ｐ−Ｓｉ基板の品質は、単結晶シリコンと比較して非常に低い。
【００５６】
ｐ−Ｓｉ基板の不均一性に関して問題があるため、約３２，０００回の転送による単純な単一段のアナログシフトレジスタを使用する制御は、不可能である、又は、少なくとも実現するのが非常に困難である。
【００５７】
例えば、第１段目のシフトレジスタが１２８個のシフトセルを有し、それらのシフトセルの各々から各々が２５６個のシフトセルを有する第２段目の１２８個の更なるシフトレジスタが分岐するように、シフトレジスタが階層構造で配置される場合、最大３８４回の転送の後に３２，７６８画素を制御できる。第１段目のシフトレジスタの２つのシフトセル及び第２段目のシフトレジスタの１６個のシフトセルを示す詳細を図６に示す。
【００５８】
第１段目のアナログシフトレジスタのシフトセルに１２８個の異なる値を書き込むのに１２８クロック周期がかかる。第１段目のメンバの各出力は、第２段目のアナログシフトレジスタの入力に接続される。ここで、第２段目の１２８倍遅いクロックパルスは、第２段目のシフトレジスタの入力に値を転送することをトリガする。
【００５９】
２５６個のシフトセルを有する第２段目のシフトレジスタの全てのシフトセルの出力は画素電極に割り当てられるため、３２，７６８画素の全てに対する値が（１２８*２５６）＝３２，７６８クロック周期後に利用可能である。
【００６０】
第３のクロック周期は、出力から画素電極への転送をトリガできる。これは、電極ごとに追加のクロック線及び追加のトランジスタを必要とする。図５を参照するに、他の可能性は、シフトレジスタの出力を電極と直接接続することである。この場合、情報がシフトレジスタを介して書き込まれる間、背景光は暗い必要がある。これにより、再生速度は低減されるが、より単純な構造を使用できる。
【００６１】
それぞれが３２個のシフトセルを有するシフトレジスタの３段が使用される場合、第３段目の出力は、最大３×３２＝９６回のシフト動作（転送）の後で３２，７６８画素を制御できる。
【００６２】
非常に低いＣＴＥを有するシフトレジスタも使用可能となるように、転送の可能な最大回数はより多くの数の段を採用することにより激減される。
【００６３】
そのような階層構造によって制御される画素の最大数は、情報をクラスタに転送する最下位段のシフトレジスタのスイッチング周波数（１回の転送に必要とされる時間）に制限される。このグローバルシフトレジスタに対して任意の数の段を使用できるため、スイッチング周波数は、導体の長さ及びディスプレイサイズに依存せず、ＴＦＴ基板の特性だけに依存する。例えば、２５ＭＨｚのスイッチング周波数で、シフトレジスタは最大７６３Ｈｚの再生速度で３２，７６８画素を制御できる。
【００６４】
近い将来期待されるより優れた半導体材料及びより小さいトランジスタを使用して、表示装置の寸法に関係なく、ほぼ無制限に画素数が増加され、且つ、再生速度が上昇されるため、これは従来のＡＭ構造と比較して本実現例の主な利点である。ＡＭの従来の制御を有する従来のディスプレイにおいて、これは長い行線及び長い列線のキャパシタンスのために不可能である。
好ましくは、各クラスタは、グローバルシフトレジスタを分岐させ、且つ、クロック周期で制御情報をシフトする階層構造化された任意の数のローカルアナログシフトレジスタを有する。制御情報は、好ましくは、Ｎクロック周期後にグローバルシフトレジスタからローカルアナログシフトレジスタに転送され、その情報は、アクティブマトリクス構造を介してＮ倍遅いクロック周期でアドレス指定された画素に移送される。Ｎは、シフトレジスタにおけるシフトセルの数である。シフトレジスタは、クロックパルスを送信する感光性トランジスタを備えることができ、かかるクロックパルスは、背面光に変調される。
【００６５】
上述したように、ｐ−Ｓｉ技術を使用するＴＦＴディスプレイのシフトレジスタ及び更なる部分の実現に加えて、それらの部分は、他の実施形態に係る有機ＴＦＴ、ポリＳｉＧｅ、単結晶シリコン又はＧａＡｓ等の他の半導体技術を使用して実現可能である。ここで、ポリシリコン（ｐ−Ｓｉ）は、ＵＬＴＰＳ、ＬＰＳＯＩ、ＬＴＰＳ、ＨＰＳ及びＣＧＳ等の種々の可能なサブタイプを表す。本発明の必要条件に対する各半導体技術の特徴及びそれらの用途は当業者には明らかであるため、ここでは更なる説明は必要ない。
【００６６】
更に、当業者には本発明の一部であると考えられる添付の図面及び本明細書において開示された特徴及び実施形態の任意の組合せは、その特定の組合せで明示的に説明されていない場合でも本発明の範囲に含まれる。
【図１】
0005687495.tif 000002
【図２】
0005687495.tif 000003
【図３】
0005687495.tif 000004
【図４】
0005687495.tif 000005
【図５】
0005687495.tif 000006
【図６】
0005687495.tif 000007