(57)【特許請求の範囲】
【請求項１】
導体層と絶縁層を交互に少なくとも１層以上積み重ねてなる多層配線基板の表層絶縁層上に、フェイスダウン方式で半導体素子を、突起電極を介して接続し、前記半導体素子と前記多層配線基板とのギャップに液状熱硬化樹脂を塗布し突起電極を封止して製造する半導体パッケージの製造方法において、少なくとも該半導体素子が搭載される表層絶縁層上の領域に対しプラズマ放電を利用した表面活性処理を均一に施した後、前記表層絶縁層上の領域に対し前記表面活性処理を不均一に施すことを特徴とする該半導体パッケージの製造方法。 
【請求項２】
プラズマ放電を利用した表面活性処理が、少なくとも該液状熱硬化樹脂の塗布開始位置から該半導体素子を２分割する投影線を含む帯状の領域の表面活性を高めることを特徴とする、請求項１に記載の多層配線基板を用いた半導体パッケージの製造方法。 
【請求項３】
前記帯状領域が、前記半導体素子の搭載領域から外にでていないことを特徴とする、請求項２に記載の多層配線基板を用いた半導体パッケージの製造方法。 
【請求項４】
前記帯状領域の幅が、前記半導体素子の塗布開始位置の辺の幅の、１／１０から１／５の範囲であることを特徴とする、前記請求項２または３に記載の多層配線基板を用いた半導体パッケージの製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子を多層配線基板にフリップチップ実装することにおいて、特に半導体素子と多層配線基板のギャップを樹脂封止する半導体パッケージの製造方法に関するものである。
【背景技術】
【０００２】
近年、高度情報化時代を迎え、情報通信技術が急速に発達し、それに伴って各種半導体素子の高密度化、高速化が図られている。この結果として、半導体素子が搭載された多層配線基板からなる半導体パッケージにおいても、有機絶縁層上に微細な配線パターンを有する多層配線基板が提案されている。これによって、多層配線基板のサイズはますます小型化され実装面積は低減されている。また半導体素子との接続端子であるバンプおよびバンプピッチは狭小化され、半導体素子の電極は増加傾向にある。
【０００３】
上記のように実装面積の低減や半導体素子の電極の増加に対応するには、フリップチップ実装が適していると言われている。
【０００４】
従来、フリップチップ実装においては、半導体素子と多層配線基板を接合した後、両者の約数十μｍのギャップに対して、封止樹脂を充填することが一般に行われている。これは、熱衝撃による半導体素子と多層配線基板の熱膨張係数の差から生じる応力が、半導体素子上の突起電極に集中するのを防ぐため、封止樹脂全体に応力を分散させることを目的の一つとして行っている。樹脂の充填によって、これを実施していないフリップチップ実装体よりも接続信頼性が飛躍的に向上することが知られている。  
【０００５】
従来方法については、図１を用いて説明する。まず、図１に示される様に、半導体素子１の電極２上に突起電極としてのはんだバンプ３を形成する。配線基板に対しては、その後に充填される液状熱硬化樹脂が均一に半導体素子と基板のあいだに形成されるギャップに均一に進入されるように、プラズマによる表面活性処理を行う。半導体素子１をフェイスダウン方式で、配線基板４に位置あわせして搭載する。その後、リフロー処理などの熱処理によって、はんだバンプを溶融させて、半導体素子と配線基板を電気的に接続できるようにする。
【０００６】
次に、フリップチップ実装体を洗浄し、ディスペンサステージ１３上に配置し、その片側１辺にディスペンサ１２によって液状熱硬化樹脂７を塗布する。液状熱硬化樹脂は、毛細管現象によって半導体素子と配線基板のギャップに充填される。樹脂封止が完了した状態でオーブンを用いて硬化させ半導体パッケージを形成する。
【０００７】
しかし、接続端子の微細化に伴い、前記半導体素子と前記多層配線基板のギャップが狭くなるにつれて、毛細管現象による樹脂封止の進入速度に部分的なムラが生じ、それをもとに液状熱硬化樹脂に巻き込みボイドが発生する問題が生じる。
【０００８】
毛細管への液体の浸透速度を表わす、ルーカス・ウォシュバーンの式から、浸透長は
【０００９】
【数１】
0005671912.tif 000002
で表される。
【００１０】
式中、Ｌは浸透長  ［ｍ］、ｒは毛管半径  ［ｍ］、γは液体の表面張力  ［Ｎ／ｍ］、θは液体と毛細管との接触角、ηは液体の粘性係数  ［Ｐａ・ｓ］、ｔは時間  ［ｓ］である。上式から、狭ギャップの構造になるにつれ、毛管半径ｒが小さくなり、全体的に浸透速度は低下するが、バンプ間の毛管半径ｒが大となる開放部分に近い外周部から充填され、塗布位置からみて半導体素子を２等分割する対面側で巻き込みボイドを生じるといった問題を引き起こす。例えば、半導体素子のある一辺の中央から注入した場合は、対辺の中央部付近にボイドが発生しやすい。半導体パッケージ内に残存したボイドは半導体パッケージに繰り返し加えられる熱処理などによって隣接するバンプに応力をかけ、結果として前記多層配線基板と前記半導体素子間の接続破壊や、剥離が生じる原因となっている。図２は、半導体素子の片側１辺にディスペンサ１２によって液状熱硬化樹脂７の塗布を開始してから、液状熱硬化樹脂７が塗布開始位置から半導体素子外周部から回り込むように放射状に流れこんでボイドが発生する様子を表したものである。
【００１１】
このようなことから、例えば、特許文献１にあるように、フリップチップ実装を行った上で、半導体素子の一つの側に封止材料を充填し、密閉した容器に入れ、容器内の圧力を減圧する方法で、空気の流れを利用して液状熱硬化樹脂の充填速度を上げるとともにボイドの防止をはかっている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平８−２４１９００号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記の方法では、従来の方法に加え、真空引きを行う工程を増やすことになり、製造プロセスが複雑化する。また、塗布から真空状態への移行時間と、大気圧に戻す時間の管理が必要となり、急激な減圧をすれば、封止材料が半導体素子の外周に飛び散り、外観をそこねることがある。
【００１４】
本発明が前述のごとき、従来の問題点を解消し、接続信頼性に優れる半導体パッケージの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
本発明の一態様は、導体層と絶縁層を交互に少なくとも１層以上積み重ねてなる多層配線基板の表層絶縁層上に、フェイスダウン方式で半導体素子を、突起電極を介して接続し、前記半導体素子と前記多層配線基板とのギャップに液状熱硬化樹脂を塗布し突起電極を封止して製造する半導体パッケージの製造方法において、少なくとも該半導体素子が搭載される表層絶縁層上の領域に対しプラズマ放電を利用した表面活性処理を均一に施した後、前記表層絶縁層上の領域に対し前記表面活性処理を不均一に施すことを特徴とする該半導体パッケージの製造方法であることをその要旨とした。 
【００１６】
本発明の一態様は、前記プラズマ放電のパージガスに酸素を用いることを特徴とする、上述の半導体パッケージの製造方法であることをその要旨とした。 
【００１７】
本発明の一態様は、プラズマ放電を利用した表面活性処理が、少なくとも該液状熱硬化樹脂の塗布開始位置から該半導体素子を２分割する投影線を含む帯状の領域の表面活性を高めることを特徴とする、上述の多層配線基板を用いた半導体パッケージの製造方法であることをその要旨とした。 
【００１８】
本発明の一態様は、前記帯状領域が、前記半導体素子の搭載領域から外にでていないことを特徴とする、上述の多層配線基板を用いた半導体パッケージの製造方法であることをその要旨とした。 
【００１９】
本発明の一態様は、前記帯状領域の幅が、前記半導体素子の塗布開始位置の辺の幅の、１／１０から１／５の範囲であることを特徴とする、上述の多層配線基板を用いた半導体パッケージの製造方法であることをその要旨とした。 
【００２０】
本発明の一態様は、前記表面活性の指標として、純水を用いた接触角の差が、表面活性処理する領域の内外で７°より大きいことを特徴とする、上述の多層配線基板を用いた半導体パッケージの製造方法であることをその要旨とした。
【発明の効果】
【００２１】
本発明によれば、多層配線基板において半導体素子搭載領域に対してプラズマ放電を用いた表面活性処理が意図したパターンになるように実施することによって、半導体素子搭載後の半導体パッケージ内へ液状熱硬化樹脂を充填する際、充填が遅延する領域での充填時間を短縮し、これにより樹脂充填時に巻き込みやすいボイドを防ぐことができ、接続信頼性を高める半導体パッケージの製造方法とすることが出来る。
【図面の簡単な説明】
【００２２】
【図１】従来のフリップチップ実装を示した図
【図２】従来の半導体パッケージ内への液状硬化樹脂の浸透を表す図
【図３】本発明の多層配線基板表面処理エリア。
【図４】本発明を実施するために作製したマスキングシートの図
【図５】本発明で用いるプラズマパターン処理の形状例
【図６】本発明でのフリップチップ実装フロー図
【発明を実施するための形態】
【００２３】
次に、本発明の一実施の形態について、図６のフリップチップ実装工程の流れに沿って説明していく。さらに詳しい部分に関しては、図１、図２、図３、図４、図５に基づき、説明する。
【００２４】
（Ａ）乾燥工程  
まず、本発明における多層配線基板においては、表層絶縁層として使用するソルダレジスト中に残留する溶媒を蒸発させ、表層絶縁層と基板の密着性を強化する目的で、乾燥工程が実施される。これは半導体パッケージの組立てにおいて、２００℃を越える高温にさらされることがあるため、内部の水分が一気に気化して膨張し、パッケージ・クラックを発生させるのを防ぐためである。
【００２５】
（Ｂ）プラズマパターン
本発明に用いる多層配線基板においては熱硬化樹脂を塗布開始する辺からみて半導体素子を２分割、好ましくは２等分割する投影線を含む帯状の領域以外をマスキングシートで覆い、開口部に対してプラズマパターン処理を行う。プラズマパターン処理領域の形状は、図５の（ａ）から（ｆ）などの形状が、考えられるが、投影線が含まれている形状であれば、これに限定されるものではない。また、マスキングするために用いるシートはポリイミド系の材料が好ましいが、材質については、変形しにくく、熱耐性が強いものであれば、これに限定されるものではない。また、厚みについても、プラズマ処理をマスキングする目的で使用するため、任意でよい。感光性レジストを用いてパターンニングすることも有効である。
【００２６】
また、本発明における多層配線基板上のプラズマパターン処理は、半導体素子の塗布開始位置の辺の１／５から１／１０の幅の帯状領域で実施されることが望ましい。これは、巻き込みボイドを防止する目的において、半導体素子搭載領域全体にプラズマパターン処理をかけてしまうことで、樹脂流路と浸透速度を意図的に変化させるという効果が薄れて
しまうためである。さらにプラズマパターン処理は熱硬化樹脂が流れる半導体素子の搭載領域から外に出ていないことが好ましい。これは、プラズマ表面活性による濡れ性の向上によって、充填した熱硬化樹脂が封止領域を超えて半導体素子から流れ出すなどの問題に対処するためである。
【００２７】
本発明におけるプラズマパターン処理の目的は、熱硬化樹脂を塗布する際に多層配線基板表面での濡れ性を向上させるため行うものであり、処理の内外で純水を用いた接触角の差が７°以上あることが好ましい。このようにして樹脂流路と浸透速度を意図的に変化させ、半導体素子下での熱硬化樹脂の充填時に巻き込みボイドを防止できる。このため、半導体素子を搭載する前の多層配線基板の任意の表層絶縁層に対して、プラズマ放電を用いて表面活性を高める処理を行い、さらに半導体素子搭載領域の帯状領域にプラズマ処理を実施し、帯状領域内外で純水を用いた接触角の差が７°以上となるようにしてもよい。
【００２８】
（Ｃ）チップマウント
エリア配置された多層配線基板電極に対して同一のエリア配置された半導体素子電極２上の突起電極３をフェイスダウン方式で搭載装置を使用して位置決め搭載をする。尚、発明の実施の形態では、接続を目的とした電極がエリア配置されているものとしたが、半導体素子の辺の周辺に配置されているようなペリフェラル配置をとったものであっても同様の効果を得られる。
【００２９】
（Ｄ）リフロー
次に、フリップチップ実装体をリフローにかけ、接合を完了する。バンプ６の材質の例としては、Ｓｎ／Ｐｂ、Ｓｎ／Ａｇ、Ｓｕ／Ｃｕ、Ｓｕ／Ｓｂ、Ｓｕ／Ｚｎ、Ｓｕ／Ｂｉなどが挙げられる。また、突起電極は、バンプ６と同じでもＡｕなどの材質でもよい。尚、任意でバンプ６が形成された半導体素子１と多層配線基板４を短時間で接続するのに、ローカルリフローで加熱とともに加圧を行ったり、振動を用いたりする方法を実施してもよい。ローカルリフローで接合する場合などは、リフローを必要としないため、本工程は任意で実施するものとする。
【００３０】
（Ｅ）洗浄
次にフリップチップ実装体の洗浄を行うが、フラックス残留成分の除去を目的としているため、洗浄不要のフラックスを使用する場合などは、これを必要としないため、任意で行うこととする。
【００３１】
（Ｆ）熱硬化樹脂の塗布
次にフリップチップ実装体を加熱したディスペンサステージ１３におき、基板を昇温する。これは封止材料の流動性を高めるためであるのでステージの昇温温度については、使用される熱硬化樹脂の性能がもっとも発揮される条件を選択してよい。本発明では熱硬化樹脂をフリップチップ実装体の一辺より塗布し、充填の完了までステージ上に放置する。本発明で使用する液状熱硬化樹脂については、エポキシ樹脂系が主流であるが、フェノール樹脂、ポリイミド樹脂、シリコーン樹脂などを用いてもよい。
【００３２】
（Ｇ）樹脂の硬化
最後に、熱硬化樹脂の充填が完了したフリップチップ実装体を樹脂硬化可能な温度雰囲気に移して、樹脂を完全に硬化させ半導体パッケージを完成させる。使用する樹脂によって硬化時間と硬化温度については最適な条件を採用してさしつかえない。
【００３３】
尚、本実施の形態では、使用する半導体素子１に対しての表面処理、多層配線基板４の材質、表層絶縁層８の材質、半導体素子電極２、多層配線基板電極５の材質と配置、突起電極３の形成方法、突起電極３の材質、バンプ６のメタル構造、ならびに液状熱硬化樹脂
７の種類、マスキング使用したシート１１の材質、開口部の形状、サイズなどは、ここに示すものに限定されるものではない。
【実施例】
【００３４】
上述した実施の形態の方法に従い、半導体パッケージを作成した。
【００３５】
実験では、多層配線基板４の最外層上に表層絶縁層８としてソルダレジストでＣｕからなる多層配線基板電極５を露出する開口を形成し、金めっきを行った。図３は半導体素子を実装する前の多層配線基板を真上から見た図であり、搭載する半導体素子の寸法は、２０ｍｍ＊２０ｍｍとした。半導体素子１と接合させるための電極５の上にＰｂフリーのはんだからなるバンプ６を図３のエリア配置で形成した。バンプピッチは０．１８０ｍｍとした。搭載時の半導体素子１と多層配線基板４のギャップは０．０９０ｍｍとした。
【００３６】
プラズマ表面活性処理を多層配線基板４上のエリア９全面と、図４のポリイミドからなる厚さ０．２ｍｍのマスキングシート１１で露出する帯状領域のエリア１０に施した。使用したシートは、耐熱性ポリイミドフィルムのデュポン製カプトン（Ｒ）を用いた。活性処理の順としては、プラズマ表面活性処理はエリア９に対して、まず、２００ｗで４分の処理を行い、次にマスクとしてシート１１を多層配線基板上に位置合わせした。シートには開口部１４を設けてあり、それ以外の部分をマスキングする目的として使用した。シート１１の開口形状は、樹脂充填時の経時変化を表す図２より、巻き込みボイドが発生しやすい（図３）部分であるエリア１０に帯状の開口部を持つ図５（ａ）を採用し、開口径は半導体素子の熱硬化樹脂を塗布開始する辺の１／２サイズで２０ｍｍ＊１０ｍｍとした。マスキング後にエリア１０に対して、２００ｗで３分のプラズマパターン処理を施した。このようにして本発明の基板グループ（Ａ）計５個を作成した。また、比較のため、エリア９へのプラズマ表面活性処理を行なっただけの基板グループ（Ｂ）計５個を作成した。
【００３７】
続いて、半導体素子の搭載を多層配線基板グループ（Ａ）、（Ｂ）に対して同様の方法で行いフラックス洗浄工程までを行う。こうして半導体素子の突起電極３と多層配線基板電極５とはバンプ６を介して接続が行われたフリップチップ実装体を得ることができる。
【００３８】
このようにして得られた実施例、比較例のフリップチップ実装体において、ギャップに液状硬化樹脂を充填し、硬化の工程を経て半導体パッケージを作製した。液状熱硬化樹脂７はＰｂフリー仕様コアレス基板で標準であるナミックス製ＸＳ８４１０−７３Ｂを用いた。充填は図２のように、半導体素子の１辺に沿うように塗出口を５ｍｍの距離で２往復させて行った。
【００３９】
その後、これらの完成した半導体パッケージに吸湿リフローをかけ、その後ＰＣＴ、ＨＡＳＴにおける電極の導通状態を比較した。ＰＣＴ試験の実験条件としては圧力２．５気圧、温度１２５度、湿度１００％（飽和状態）にて３３６時間保存とした。また、ＨＡＳＴ試験の条件は、２．３気圧１３０度湿度８５％にて１６８時間保存とした。
配線の導通試験の結果を表１にした。
また、ボイド発生の有無を調べるためＳＡＴによる観察を行った結果を表２にした。
【００４０】
【表１】
0005671912.tif 000003
【００４１】
【表２】
0005671912.tif 000004
試験の結果、プラズマパターンニング処理品（Ａ）は、断線やボイドが確認されなかった。未処理品（Ｂ）はＨＡＳＴ試験で全数断線を起こしてしまった。ＳＡＴの結果、充填樹脂内に巻き込みボイドが発見された。
【産業上の利用可能性】
【００４２】
上述の発明は、半導体パッケージを製造する際の半導体素子を多層配線基板へ搭載するフリップチップ実装前の多層配線基板への表面処理として利用可能である。
【符号の説明】
【００４３】
１    半導体素子
２    半導体素子電極
３    突起電極
４    多層配線基板
５    基板電極
６    バンプ
７    液状熱硬化樹脂
８    表層絶縁層
９  エリア９：プラズマ表面活性処理領域
１０  エリア１０：プラズマパターン処理領域
１１  マスキングシート
１２  ディスペンサ
１３  ディスペンサステージ
１４  マスキングシート開口部
１５    巻き込みボイド
【図１】
0005671912.tif 000005
【図２】
0005671912.tif 000006
【図３】
0005671912.tif 000007
【図４】
0005671912.tif 000008
【図５】
0005671912.tif 000009
【図６】
0005671912.tif 000010