(57)【特許請求の範囲】
【請求項１】
Ｐチャネルの第１のトランジスタとＮチャネルの第２のトランジスタから構成された第１のＣＭＯＳインバータと、Ｐチャネルの第３のトランジスタとＮチャネルの第４のトランジスタから構成された第２のＣＭＯＳインバータを含むメモリセルを備えた半導体装置であって、
前記メモリセルは、前記第１及び第２のトランジスタに共通して配置された第１のゲート配線と、前記第３及び第４のトランジスタに共通して配置された第２のゲート配線と、  前記第１及び第２のゲート配線より上層の第１の金属層として配置され、前記第１及び第２のトランジスタの各ドレインと前記第２のゲート配線とを接続する第１の配線と、前記第１の金属層として配置され、前記第３及び第４のトランジスタの各ドレインと前記第１のゲート配線とを接続する第２の配線と、前記第１の金属層よりも上層の第２の金属層と、  前記第２の金属層よりも上層の第３の金属層と、を備え、
前記第１の配線は前記第２のゲート配線と少なくとも部分的に重畳し、前記第２の配線は前記第１のゲート配線と少なくとも部分的に重畳し、前記第１の配線は前記第１のゲート配線と重畳せず、前記第２の配線は前記第２のゲート配線と重畳しないことを特徴とする半導体装置。
【請求項２】
前記第１の配線は前記第４のトランジスタのゲート上で前記第２のゲート配線と重畳し、前記第２の配線は前記第１及び第２のトランジスタのゲート上で前記第１のゲート配線と重畳していること特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４のトランジスタのゲート上において、前記第１の配線の幅は前記第２のゲート配線の幅と同じかそれより小さく、前記第１及び第２のトランジスタのゲート上において、前記第２の配線の幅は、前記第１のゲート配線の幅と同じかそれよりも小さいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記メモリセルは、
前記第２の金属層として配置された第１のビット線及び第２のビット線と、
前記第１のビット線及び前記第１のＣＭＯＳインバータと接続された第１のトランスファゲートと、
前記第２のビット線及び前記第２のＣＭＯＳインバータに接続された第２のトランスファゲートと、を備えることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記メモリセルは、前記第３の金属層として配置された電源線と、前記第３の金属層と
して配置された接地線と、を備えることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記メモリセルが配置された基板と同一の基板上に、前記メモリセルを制御するマイクロコンピュータが配置されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記メモリセルが配置された基板と同一の基板上に、前記マイクロコンピュータに制御されるフラッシュメモリが配置されていることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＣＭＯＳインバータを含むメモリセルを備えた半導体装置のレイアウトに関する。
【背景技術】
【０００２】
近年、電子制御の必要性が高まっている家電製品や機械には、それらを制御するコンピュータシステムが多く組み込まれている。このようなコンピュータシステムとしては、例えば、マイクロコンピュータと共に、フラッシュメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄａｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のメモリが同一の半導体基板（即ち半導体チップ）上に形成された混載型の半導体装置が知られている。
【０００３】
混載型の半導体装置のサイズを小さくするためには、大きな記憶容量が要求されるフラッシュメモリの占有面積は極力広くする一方で、主にバッファとして用いられることの多いＳＲＡＭの占有面積については極力小さくすることが要求される。
【０００４】
ＳＲＡＭのメモリセルが２つのＣＭＯＳインバータを含んで構成される場合、メモリセルの面積を極力小さくするレイアウトとしては、例えば特許文献１の図１のメモリセルが開示されている。このメモリセルでは、２つのＣＭＯＳインバータのゲート配線同士を近接させ、そのゲート配線より上層の２層の金属層を用いて、２つのＣＭＯＳインバータのドレイン間の接続と、ドレインとゲートのループ接続を行っている。このレイアウトによれば、メモリセルの面積を極力小さく抑えることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第４１９０２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のＳＲＡＭを形成する際には、採用するプロセスやデザインルールによっては、以下に説明するような制約が加わる場合がある。この制約によりメモリセルの面積が増大し、ＳＲＡＭが形成される混載型の半導体装置のサイズが増大する恐れがある。
【０００７】
例えば、占有面積が大きいフラッシュメモリの製造を最適化するために、ＳＲＡＭの形成にとっては最適ではないプロセス（例えばフラッシュメモリ用のプロセス）を採用することがある。このプロセスの条件を起因としてデザインルールが制限されるため、ＳＲＡＭのＣＭＯＳインバータを構成するゲート配線の幅によってはソース−ドレイン間にリーク電流が生じやすくなるため、リーク電流を抑止するべくゲート配線の幅（即ちゲート長）を予め大きくするレイアウトを用いる必要があった。
【０００８】
また、多層配線に用いる金属層のデザインルールによっては、最上層の金属層において、配線パターンの設計自由度が著しく制約される場合がある。例えば、ボンディングパッド等の厚い外部接続電極については最上層の金属層で形成するというデザインルールの制約がある場合、最上層の金属層では、微細な配線パターンは許容されない。
【０００９】
このデザインルールの制約を、特許文献１の図１に示されたＳＲＡＭのメモリセルに適用した場合について説明すると、最上層の第３の金属層として配置されるはずのビット線は、その下層の第２の金属層（微細な配線パターンが許容される金属層）に配置されることになる。この第２の金属層では、２つのＣＭＯＳインバータのドレイン間を接続する配線も配置されるが、この配線は、同じ金属層のビット線を避けるように大きく迂回して配置されなければならない。即ち、第２の金属層のレイアウトは大きく広がることになり、メモリセルの面積が増大することになる。
【００１０】
そこで本発明は、ＳＲＡＭを構成するＣＭＯＳインバータのソース−ドレイン間のリーク電流によるゲート配線の制約や、多層配線に用いる金属層のデザインルールの制約があっても、メモリセルの面積の増大を極力抑止できる半導体装置を提供する。
【課題を解決するための手段】
【００１１】
本発明は、Ｐチャネルの第１のトランジスタとＮチャネルの第２のトランジスタから構成された第１のＣＭＯＳインバータと、Ｐチャネルの第３のトランジスタとＮチャネルの第４のトランジスタから構成された第２のＣＭＯＳインバータを含むメモリセルを備えた半導体装置であって、前記メモリセルは、前記第１及び第２のトランジスタに共通して配置された第１のゲート配線と、前記第３及び第４のトランジスタに共通して配置された第２のゲート配線と、前記第１及び第２のゲート配線より上層の第１の金属層として配置され、前記第１及び第２のトランジスタの各ドレインと前記第２のゲート配線とを接続する第１の配線と、前記第１の金属層として配置され、前記第３及び第４のトランジスタの各ドレインと前記第１のゲート配線とを接続する第２の配線と、前記第１の金属層よりも上層の第２の金属層と、前記第２の金属層よりも上層の第３の金属層と、を備え、前記第１の配線は前記第２のゲート配線と少なくとも部分的に重畳し、前記第２の配線は前記第１のゲート配線と少なくとも部分的に重畳し、前記第１の配線は前記第１のゲート配線と重畳せず、前記第２の配線は前記第２のゲート配線と重畳しないことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ＣＭＯＳインバータのソース−ドレイン間のリーク電流によるゲート配線の制約や、金属層のデザインルールの制約があっても、メモリセルの面積の増大を極力抑止することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による半導体装置の概略構成を示す平面図である。
【図２】図１のＳＲＡＭのメモリセルを示す等価回路図である。
【図３】図１のＳＲＡＭのメモリセルのレイアウトを示す平面図である。
【図４】図１のＳＲＡＭのメモリセルのレイアウトを示す平面図である。
【図５】図１のＳＲＡＭのメモリセルのレイアウトを示す平面図である。
【図６】図１のＳＲＡＭのメモリセルのレイアウトを示す平面図である。
【発明を実施するための形態】
【００１４】
本発明の実施形態による半導体装置について、図面を参照して説明する。図１は、この半導体装置の概略構成を示す平面図である。図１に示すように、半導体基板１００上に、複数のメモリセル１Ａが規則的に配置されてなるスタティック型半導体メモリ（以下、ＳＲＡＭ１と呼ぶ）が配置されている。また、半導体基板１００上には、フラッシュメモリ２が配置され、さらに、ＳＲＡＭ１とフラッシュメモリ２を制御するマイクロコンピュータ３が配置されている。これらは、混載型の半導体装置、即ち１つの半導体チップとして形成されている。
【００１５】
ここで、フラッシュメモリ２はＳＲＡＭ１と比べて大きな記憶容量のメモリ（例えば４Ｍバイト）として配置され、ＳＲＡＭ１は、フラッシュメモリ２と比べて小さな記憶容量のバッファメモリ（例えば２５６Ｋバイト）として配置されている。この場合、半導体基板１００の表面全体に対するフラッシュメモリ２の占有面積は、ＳＲＡＭ１の占有面積より格段に大きくなる（例えば半導体基板１００全体の９割程度）。
【００１６】
以下に、ＳＲＡＭ１に含まれるメモリセル１Ａの等価回路について説明する。図２は、ＳＲＡＭ１に含まれる複数のメモリセル１Ａのうち、１つのメモリセル１Ａを示す等価回路図である。
【００１７】
図２に示すように、このメモリセル１Ａは、ＣＭＯＳインバータである第１のインバータＩＶ１及び第２のインバータＩＶ２と、Ｎチャネルトランジスタからなる２つのトランスファゲートＴ５，Ｔ６を含んでいる。第１のインバータＩＶ１は、ＰチャネルトランジスタＴ１及びＮチャネルトランジスタＴ２によって構成され、第２のインバータＩＶ２は、ＰチャネルトランジスタＴ３及びＮチャネルトランジスタＴ４によって構成されている。
【００１８】
第１のインバータＩＶ１及び第２のインバータＩＶ２は、電源Ｖｃｃと接地との間で常時給電状態が維持されると共に、互いにループ接続されており、この各接続点にあたるノードＮＤ１及びノードＮＤ２において、互いに論理レベルの反転したデータが記憶保持される構成となっている。
【００１９】
以下に、このメモリセル１Ａの半導体基板１００上におけるレイアウトの一例を示す。図３乃至図６は、それぞれ、メモリセル１Ａのレイアウトにおける異なるレイヤーを示す平面図である。
【００２０】
図３は、半導体基板１００に形成されたＰチャネルトランジスタＴ１，Ｔ３及びＮチャネルトランジスタＴ２，Ｔ４のレイアウトを示している。例えばＰ型の半導体基板１００に配置されたＮ型ウェルＮＷにおいて、インバータＩＶ１及び第２のインバータＩＶ２の各ＰチャネルトランジスタＴ１，Ｔ３が配置されている。各ＰチャネルトランジスタＴ１，Ｔ３には、Ｐ型の能動層であるドレインＤ及びソースＳが配置されている。また、Ｐ型の半導体基板１００の領域では、インバータＩＶ１及び第２のインバータＩＶ２の各ＮチャネルトランジスタＴ２，Ｔ４が配置されている。各ＮチャネルトランジスタＴ２，Ｔ４には、Ｎ型の能動層であるドレインＤ及びソースＳが配置されている。
【００２１】
第１のインバータＩＶ１を構成するＰチャネルトランジスタＴ１とＮチャネルトランジスタＴ２の各ゲートＧは、ポリシリコンからなる第１のゲート配線ＧＬ１として一体的に形成されている。この第１のゲート配線ＧＬ１の線幅に対する中心線は、図中のＸ方向に略沿っている。
【００２２】
同様に、第２のインバータＩＶ２を構成するＰチャネルトランジスタＴ３とＮチャネルトランジスタＴ４の各ゲートＧも、ポリシリコンからなる第２のゲート配線ＧＬ２として一体的に形成されている。この第２のゲート配線ＧＬ２の線幅に対する中心線も、図中のＸ方向に略沿っている。
【００２３】
さらに、上記トランスファゲートＴ５，Ｔ６の各ゲートＧも、ポリシリコンからなるワード線ＷＬと一体的に形成されている。このワード線ＷＬの線幅に対する中心線は、図中のＸ方向と直交するＹ方向に略沿っている。
【００２４】
第１のインバータＩＶ１と第２のインバータＩＶ２は、以下のようにレイアウトすることで、極力近接させて配置されている。
【００２５】
第１のインバータＩＶ１のＰチャネルトランジスタＴ１のドレインＤは、第２のインバータＩＶ２のＰチャネルトランジスタＴ３とＮチャネルトランジスタＴ４の各ドレインＤ間を結ぶ線と重畳すると共に、ＰチャネルトランジスタＴ３とＮチャネルトランジスタＴ４の各ドレインＤのチャネル側の端部を結ぶ線よりもチャネル側に延びて配置される。このＰチャネルトランジスタＴ１のドレインＤと離間するように、第２のゲート配線ＧＬ２は部分的に歪曲して配置される。さらに、ＰチャネルトランジスタＴ３のドレインＤは、第１のゲート配線ＧＬ１の線幅に対する中心線の延長線と重畳するように配置されることが好ましい。
【００２６】
他方、第２のインバータＩＶ２のＮチャネルトランジスタＴ４のドレインＤは、第１のインバータＩＶ１のＰチャネルトランジスタＴ１とＮチャネルトランジスタＴ２の各ドレインＤ間を結ぶ線と重畳すると共に、ＰチャネルトランジスタＴ１とＮチャネルトランジスタＴ２の各ドレインＤのチャネル側の端部を結ぶ線よりもチャネル側に延びて配置される。このＮチャネルトランジスタＴ４のドレインＤと離間するように、第１のゲート配線ＧＬ１は部分的に歪曲して配置される。
【００２７】
上記レイアウトによれば、第１のゲート配線ＧＬ１と第２のゲート配線ＧＬ２を極力近接させることができるため、第１のインバータＩＶ１と第２のインバータＩＶ２を極力近接して配置できる。
【００２８】
以下に、第１のゲート配線ＧＬ１及び第２のゲート配線ＧＬ２の上層の第１の金属層のレイアウトについて説明する。図４は、第１のゲート配線ＧＬ１及び第２のゲート配線ＧＬ２を覆う不図示の絶縁膜上に配置された第１の金属層のレイアウトを示している。第１の金属層は、例えばアルミニウムあるいはアルミニウムを含む金属からなる。図中の第１の金属層にはドットのハッチングが施されている。
【００２９】
第１の金属層として配置された第１の配線ＦＬ１は、第１のインバータＩＶ１のＰチャネルトランジスタＴ１及びＮチャネルトランジスタＴ２の各ドレインＤと電気的に接続すると共に、第２のゲート配線ＧＬ２と電気的に接続して、一体的に形成されている。
【００３０】
第１の配線ＦＬ１は、ＰチャネルトランジスタＴ１及びＮチャネルトランジスタＴ２の各ドレインＤ上と第２のゲート配線ＧＬ２の一部上で不図示の絶縁膜を貫通する各コンタクトホールに形成された各プラグｐｄ１，ｐｄ２，ｐｇ１と接続される。
【００３１】
第１の配線ＦＬ１の大部分は、第２のゲート配線ＧＬ２と重畳して延在し、第１の配線ＦＬ１の線幅に対する中心線は、第２のゲート配線ＧＬ２が延びる方向、即ち図中のＸ方向に略沿っている。第１の配線ＦＬ１は、少なくとも、第２のインバータＩＶ２のＮチャネルトランジスタＴ４のゲートＧ上とその近傍上で、第２のゲート配線ＧＬ２と重畳している。第２のゲート配線ＧＬ２と重畳する第１の配線ＦＬ１の幅は、第２のゲート配線ＧＬ２の幅と同じかそれより小さいことが好ましい。第２のゲート配線ＧＬ２の幅は例えば約０．４μｍ〜０．５μｍであり、第２のゲート配線ＧＬ２と重畳する第１の配線ＦＬ１の幅は、例えば約０．２μｍ〜０．３μｍである。
【００３２】
また、第１の金属層として配置された第２の配線ＦＬ２は、第２のインバータＩＶ１のＰチャネルトランジスタＴ３とＮチャネルトランジスタＴ４の各ドレインＤと電気的に接続すると共に、第１のゲート配線ＧＬ１と電気的に接続し、さらにトランスファゲートＴ６のドレインＤと電気的に接続して、一体的に形成されている。
【００３３】
第２の配線ＦＬ２は、ＰチャネルトランジスタＴ３及びＮチャネルトランジスタＴ４の各ドレインＤ上、第１のゲート配線ＧＬ１の一部上、及びトランスファゲートＴ６のドレインＤ上で不図示の絶縁膜を貫通する各コンタクトホールに形成された各プラグｐｄ３，ｐｄ４，ｐｇ２，ｐｄ６と接続される。
【００３４】
第２の配線ＦＬ２の大部分は、第１のゲート配線ＧＬ１と重畳して延在し、第２の配線ＦＬ２の線幅に対する中心線は、第１のゲート配線ＧＬ１が延びる方向、即ち図中のＸ方向に略沿っている。第２の配線ＦＬ２は、少なくとも、第１のインバータＩＶ１のＰチャネルトランジスタＴ１とＮチャネルトランジスタＴ２のゲートＧ上とその近傍上で、第１のゲート配線ＧＬ１と重畳している。第１のゲート配線ＧＬ１と重畳する第２の配線ＦＬ２の幅は、第１のゲート配線ＧＬ１の幅と同じかそれより小さいことが好ましい。第１のゲート配線ＧＬ１の幅と、第１のゲート配線ＧＬ１と重畳する第２の配線ＦＬ２の幅は、それぞれ、第２のゲート配線ＧＬ２、第１の配線ＦＬ１と同様の幅を有している。
【００３５】
このように、第１のインバータＩＶ１及び第２のインバータＩＶ２にそれぞれ含まれる２つのドレインＤ間の電気的な接続と、第１のインバータＩＶ１及び第２のインバータＩＶ２のループ接続は、第１の金属層より上層の金属層を用いることなく、コンタクトホール内のプラグと、第１の金属層のみによって実現される。
【００３６】
そして、第１の配線ＦＬ１は第２のゲート配線ＧＬ２と重畳し、第２の配線ＦＬ２は第１のゲート配線ＧＬ１と重畳して配置されることから、第１の配線ＦＬ１と第２の配線ＦＬ２を配置するために、第１のインバータＩＶ１と第２のインバータＩＶ２のレイアウトを大きく広げる必要はない。これにより、メモリセル１Ａの面積を極力小さくすることが可能となり、特に、メモリセル１Ａの図中のＹ方向の長さＷを極力小さくできる。
【００３７】
さらにいえば、ＰチャネルトランジスタＴ１，Ｔ３及びＮチャネルトランジスタＴ２，Ｔ４の各ソース−ドレイン間におけるリーク電流を抑止するために、第１のゲート配線ＧＬ１及び第２のゲート配線ＧＬ２の幅を広げたとしても、第１の配線ＦＬ１及び第２の配線ＦＬ２は、通常は配線が配置されることのない第１のゲート配線ＧＬ１上と第２のゲート配線ＧＬ２上のスペースを効率的に利用して配置される。この場合、メモリセルの面積の増大を極力回避することができる。
【００３８】
また、第１の金属層として、第１の配線ＦＬ１及び第２の配線ＦＬ２以外にも、導電物ｓｍ１，ｓｍ３，ｓｍ２，ｓｍ４，ｓｍ５，ｓｍ６が配置されている。導電物ｓｍ１〜ｓｍ６は、ＰチャネルトランジスタＴ１，Ｔ３、ＮチャネルトランジスタＴ２，Ｔ４、及びトランスファゲートＴ５，Ｔ６の各ソースＳとそれぞれ電気的に接続している。導電物ｓｍ１〜ｓｍ６は、それぞれ、各ソースＳ上で不図示の絶縁膜を貫通するコンタクトホールに形成された各プラグｐｓ１〜ｐｓ６と接続される。
【００３９】
以下に、第１の金属層の上層の第２の金属層のレイアウトについて説明する。図５は、第１の配線ＦＬ１及び第２の配線ＦＬ２を覆う不図示の絶縁膜上に配置された第２の金属層のレイアウトを示している。第２の金属層は、例えばアルミニウムあるいはアルミニウムを含む金属からなる。図中の第２の金属層には実線斜線のハッチングが施されている。
【００４０】
第２の金属層には、トランスファゲートＴ５，Ｔ６の各ソースＳと電気的に接続されるビット線として、２本の第３の配線ＢＬ１，ＢＬ２が配置されている。一方の第３の配線ＢＬ１は、トランスファゲートＴ５のソースＳと電気的に接続され、第３の配線ＢＬ１に隣接する他方の第３の配線ＢＬ２は、トランスファゲートＴ６のソースＳと電気的に接続される。第３の配線ＢＬ１，ＢＬ２は、それぞれ、第１の金属層の導電物ｓｍ５，ｓｍ６上で不図示の絶縁膜を貫通するコンタクトホールに形成された各プラグｐｓｍ５，ｐｓｍ６と接続される。各第３の配線ＢＬ１，ＢＬ２の線幅に対する各中心線は、図中のＸ方向に略沿っている。
【００４１】
また、第２の金属層として、第３の配線ＢＬ１，ＢＬ２以外にも、導電物ｍｍ１，ｍｍ２，ｍｍ３，ｍｍ４が配置されている。導電物ｍｍ１〜ｍｍ４は、不図示の絶縁膜を貫通するコンタクトホールに形成された各プラグｐｓｍ１，ｐｓｍ２，ｐｓｍ３，ｐｓｍ４を介して、第１の金属層の導電物ｓｍ１，ｓｍ２，ｓｍ３，ｓｍ４とそれぞれ電気的に接続している。
【００４２】
さらに、上記第２の金属層を覆って、不図示の絶縁膜が配置され、その絶縁膜上には、最上層の金属層である第３の金属層が配置される。第３の金属層は、例えばアルミニウムあるいはアルミニウムを含む金属からなる。この第３の金属層には、採用されたデザインルールによっては、配線パターンの自由度が著しく制約される場合がある。
【００４３】
本実施形態では、第３の金属層は、それより下層の第１の金属層及び第２の金属層よりも厚く、例えば、第１の金属層及び第２の金属層の厚さは約０．５μｍ〜約０．６μｍであるのに対して、第３の金属層は約０．７μｍ〜約０．８μｍの厚さで形成され、第１の金属層及び第２の金属層よりも粗く大きなパターンによりレイアウトされるというデザインルールの制約が加わっているものとする。言い換えれば、第３の金属層では、第１の配線ＦＬ１、第２の配線ＦＬ２、第３の配線ＢＬ１，ＢＬ２のような、細かな配線パターンを配置することができないものとする。この制約は、例えば、第３の金属層でボンディングパッド等の厚い外部接続電極が配置されることを想定したデザインルールに多くみられる。
【００４４】
このようなデザインルールの制約により、本実施形態では、上記のように、細かな配線パターンが許容される第２の金属層を用いて、ビット線である第３の配線ＢＬ１，ＢＬ２を配置している。
【００４５】
以下に、第３の金属層のレイアウトについて説明する。図６は、第２の金属層である第３の配線ＢＬ１，ＢＬ２を覆う不図示の絶縁膜上に配置された第３の金属層のレイアウトを示している。図中の第３の金属層には破線斜線のハッチングが施されている。
【００４６】
上記デザインルールの制約により、第３の金属層では、第１及び第２の金属層よりも粗く大きなパターンの第４の配線ＴＬ１、第５の配線ＴＬ２，第６の配線ＴＬ３が配置されている。第４の配線ＴＬ１は、第１のインバータＩＶ１及び第２のインバータＩＶ２の各ＰチャネルトランジスタＴ１，Ｔ３の各ソースＳと電気的に接続され、電源電位Ｖｃｃが印加される電源線である。第５の配線ＴＬ２は、第１のインバータＩＶ１及び第２のインバータＩＶ２の各ＮチャネルトランジスタＴ２，Ｔ４の各ソースＳと電気的に接続され、接地電位が印加される接地線である。
【００４７】
第４の配線ＴＬ１は、導電物ｍｍ１，ｍｍ３上で不図示の絶縁膜を貫通するコンタクトホールに形成された各プラグｐｍｍ１，ｐｍｍ３と接続される。第５の配線ＴＬ２は、導電物ｍｍ２，ｍｍ４上で不図示の絶縁膜を貫通するコンタクトホールに形成された各プラグｐｍｍ２，ｐｍｍ４と接続される。また、第６の配線ＴＬ３は、ポリシリコンからなるワード線ＷＬの電気的な抵抗を低減させるべく、不図示の領域でワード線ＷＬと電気的に接続された配線である。
【００４８】
第４乃至第６の配線Ｔ１，Ｔ２，Ｔ３の線幅に対する各中心線は、第１のゲート配線ＧＬ１及び第２のゲート配線ＧＬ２が延びる方向と直交する方向、即ち図中のＹ方向に略沿っている。
【００４９】
以上に説明した図３乃至図６のレイアウトの積層構造からなるメモリセル１Ａは、図中のＸ方向とＹ方向において、周期的に繰り返される規則的なパターンで複数配置される。なお、この規則的なパターンに応じて、互いに隣接するメモリセル１Ａのレイアウトは、互いに鏡面反転したものであってもよく、また、互いに隣接するメモリセル１Ａの共通部分を構成するために、上記レイアウトとは若干異なる形状を含むものであってもよい。
【００５０】
このメモリセル１Ａのレイアウトによれば、上記のようなデザインルールによって配線パターンの自由度が著しく制約される場合においても、第１の金属層（第１の配線ＦＬ１及び第２の配線ＦＬ２）を用いて、第１のインバータＩＶ１及び第２のインバータＩＶ２にそれぞれ含まれる２つのドレインＤ間の電気的な接続と、第１のインバータＩＶ１及び第２のインバータＩＶ２のループ接続が実現される。そして、各ソース−ドレイン間のリーク電流を抑止するために第１のゲート配線ＧＬ１及び第２のゲート配線ＧＬ２の幅を広げる必要があったとしても、そのゲート配線上のスペースを効率的に利用して第１の金属層（第１の配線ＦＬ１及び第２の配線ＦＬ２）が配置される。これにより、メモリセル１Ａの面積を極力小さくすることができる。
【００５１】
特に、複数のメモリセル１ＡからなるＳＲＡＭ１の他に、フラッシュメモリ２やマイクロコンピュータ３が同一の半導体基板１００上に配置された混載型の半導体装置では、ＳＲＡＭ１のメモリセル１Ａの面積の増大は、半導体装置のサイズを増大させる要因となる。これに対して本実施形態によれば、ＳＲＡＭ１のメモリセル１Ａのレイアウトを極力小さくできるため、そのような混載型の半導体装置のサイズの増大を極力抑えることが可能となる。
【００５２】
なお、本発明は上記実施形態に限定されず、その要旨を逸脱しない範囲で変更が可能なことはいうまでもない。
【００５３】
例えば、上記実施形態では、同一の半導体基板１００上にＳＲＡＭ１、フラッシュメモリ２、マイクロコンピュータ３が配置されるものとしたが、本発明はこれに限定されない。例えば、本発明は、フラッシュメモリ２とマイクロコンピュータ３のいずれか一方、あるいは両者が半導体基板１００に配置されない場合についても適用される。あるいは、本発明は、上記ＳＲＡＭ１が配置されるものであれば、フラッシュメモリ２及びマイクロコンピュータ３以外のデバイスが半導体基板１００上に配置される場合についても適用される。
【符号の説明】
【００５４】
１  ＳＲＡＭ                          １Ａ  メモリセル
２  フラッシュメモリ                  ３  マイクロコンピュータ
１００  半導体基板
ＩＶ１  第１のインバータ              ＩＶ２  第２のインバータ
Ｔ１，Ｔ３  Ｐチャネルトランジスタ    Ｔ２，Ｔ４  Ｎチャネルトランジスタ
Ｔ５，Ｔ６  トランスファゲート
ＧＬ１  第１のゲート配線              ＧＬ２  第２のゲート配線
ＦＬ１  第１の配線                    ＦＬ２  第２の配線
ＢＬ１，ＢＬ２  第３の配線            ＴＬ１  第４の配線
ＴＬ２  第５の配線                    ＴＬ３  第６の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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