(57)【特許請求の範囲】
【請求項１】
直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第１及び第２選択トランジスタとを、含む不揮発性メモリ装置であって、
前記メモリストリングが、第１半導体層、及びメモリゲート絶縁膜を隔てて前記第１半導体層と接する第２導電層を含み、
前記第１及び第２選択トランジスタが、それぞれ、前記第１半導体層の一端及び他端と接続する第２及び第３半導体層を含み、
前記第２導電層が配置されない領域の前記第１半導体層と接する第４半導体層と、を含み、
前記第１半導体層が、基板に対して垂直方向に延び一方向に配列される第１ないし第４柱部と、前記第１及び第２柱部の下端を接続させる第１接続部と、前記第３及び第４柱部の下端を接続させる第２接続部と、前記第２及び第３柱部の上端を接続させる第３接続部と、を含み、
前記第２導電層が、前記メモリゲート絶縁膜を隔てて前記第１ないし第４柱部の側面を取り囲み、
前記第２及び第３半導体層が、それぞれ、前記第１及び第４柱部上に配置され、
前記第４半導体層が、前記第３接続部上に配置され、
前記第４半導体層のＰ型不純物濃度が、前記第１半導体層のＰ型不純物濃度より高いことを特徴とする不揮発性メモリ装置。
【請求項２】
前記第２及び第３半導体層が、それぞれ自身の上部に形成された第１及び第２接合領域を含み、
前記第１及び第４半導体層が、第１導電型を有し、
前記第１及び第２接合領域が、前記第１導電型と相反する第２導電型を有することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第１導電型が、Ｐ型であり、
前記第２導電型が、Ｎ型であることを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記第４半導体層の上部に配置される第１配線と、
前記第２及び第３半導体層のうちの何れか一つの上部に配置され、前記第１配線と平行な方向に延びる第２配線と、
前記第２及び第３半導体層のうち、他の何れか一つの上部にコンタクトを介在して配置され、前記第２配線と交差する方向に延びる第３配線と、
をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記第１及び第２接続部と接する第１導電層と、
前記第１導電層と前記第１及び第２接続部との間に介在されるゲート絶縁膜と、
をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記第３接続部と接する第３導電層と、
前記第３導電層と前記第３接続部との間に介在されるゲート絶縁膜と、
をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記メモリセルに対する消去動作時に、前記第４半導体層に消去電圧が印加されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項８】
前記消去電圧が、１０Ｖないし２５Ｖの範囲を有することを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第１及び第２選択トランジスタと、を含む不揮発性メモリ装置の製造方法であって、
第１半導体層、及びメモリゲート絶縁膜を隔てて前記第１半導体層と接する第２導電層を含む前記メモリストリングを形成するステップと、
前記第１半導体層の一端及び他端とそれぞれ接続する第２及び第３半導体層と、前記第２導電層が配置されない領域の前記第１半導体層と接続する第４半導体層と、を形成するステップと、を含み、
前記メモリストリングの形成ステップが、
基板に対して垂直方向に延び一方向に配列される第１ないし第４柱部と、前記第１及び第２柱部の下端を接続させる第１接続部と、前記第３及び第４柱部の下端を接続させる第２接続部と、前記第２及び第３柱部の上端を接続させる第３接続部と、を含む前記第１半導体層と、
前記メモリゲート絶縁膜を隔てて、前記第１ないし第４柱部の側面を取り囲む前記第２導電層と、を形成するステップを含み、
前記第４半導体層のＰ型不純物濃度が、前記第１半導体層のＰ型不純物濃度より高いことを特徴とする不揮発性メモリ装置の製造方法。
【請求項１０】
ゲート絶縁膜を隔てて前記第１及び第２接続部と接する第１導電層を形成するステップをさらに含むことを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１１】
ゲート絶縁膜を隔てて前記第３接続部と接する第３導電層を形成するステップをさらに含むことを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１２】
前記第２ないし第４半導体層の形成ステップが、
前記第２半導体層が前記第１柱部上に配置され、前記第３半導体層が前記第４柱部上に配置され、前記第４半導体層が前記第３接続部上に配置されるように行われることを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１３】
前記第２ないし第４半導体層の形成ステップ後に、
前記第２及び第３半導体層に選択的に不純物をドーピングして、第１及び第２接合領域を形成するステップをさらに含むことを特徴とする請求項９または１２に記載の不揮発性メモリ装置の製造方法。
【請求項１４】
前記第１及び第２接合領域の形成ステップが、
前記第１及び第４半導体層の導電型と相反する導電型の不純物をドーピングすることを特徴とする請求項１３に記載の不揮発性メモリ装置の製造方法。
【請求項１５】
前記第２ないし第４半導体層の形成ステップ後に、
前記第４半導体層上に第１配線を形成しながら、前記第２及び第３半導体層のうちの何れか一つの上に第１配線と平行な第２配線を形成するステップと、
前記第１及び第２配線を覆う絶縁層を形成するステップと、
前記絶縁層を貫通して前記第２及び第３半導体層のうち、他の一つと接続するコンタクトを形成するステップと、
前記絶縁層上に前記コンタクトと接続しながら前記第１配線と交差する第３配線を形成するステップと、
をさらに含むことを特徴とする請求項９に記載の不揮発性メモリ装置の製造方法。
【請求項１６】
基板上に第１導電層を形成するステップと、
２つ以上の溝を形成するために、前記第１導電層を選択的にエッチングするステップと、
前記２つ以上の溝を埋め込んで、第１犠牲層パターンを形成するステップと、
第１層間絶縁層及び第２導電層を交互に積層して、セルゲート構造物を形成するステップと、
前記セルゲート構造物を選択的にエッチングして、一つの溝内の前記第１犠牲層パターンを露出させる第１及び第２チャネルホールと、前記一つの溝と隣接した溝内の前記第１犠牲層パターンを露出させる第３及び第４チャネルホールと、を形成するステップと、
前記第１及び第２チャネルホールの下端を接続させる第１パイプチャネルホールと、前記第３及び第４チャネルホールの下端を接続させる他の第１パイプチャネルホールと、前記第２及び第３チャネルホールの上端を接続させる第２パイプチャネルホールと、を形成するステップと、
前記第１ないし第４チャネルホール、前記２つの第１パイプチャネルホール及び前記第２パイプチャネルホールの内壁に沿ってメモリゲート絶縁膜を形成するステップと、
前記第１ないし第４チャネルホール、前記２つの第１パイプチャネルホール及び前記第２パイプチャネルホール内に第１半導体層を形成するステップと、
第２パイプチャネルホール内の第１半導体層上にこれと電気的に接続する第４半導体層を形成するステップと、を含み、
前記第４半導体層のＰ型不純物濃度が、前記第１半導体層のＰ型不純物濃度より高いことを特徴とする不揮発性メモリ装置の製造方法。
【請求項１７】
前記２つの第１パイプチャネルホール及び前記第２パイプチャネルホールの形成ステップが、
前記第１ないし第４チャネルホールを第２犠牲層で埋め込むステップと、
前記第１及び第２チャネルホール間、前記第２及び第３チャネルホール間、及び前記第３及び第４チャネルホール間の前記セルゲート構造物を最下部層の第１層間絶縁層が露出するまでエッチングして、第１ないし第３トレンチを形成するステップと、
前記第１ないし第３トレンチを絶縁物質で埋め込むステップと、
前記第１ないし第３トレンチが絶縁物質で埋め込まれた結果物上に第３導電層を形成するステップと、
前記第３導電層を選択的にエッチングして、前記第１ないし第４チャネルホールに埋め込まれた前記第２犠牲層を露出させながら前記第２及び第３チャネルホール間の構造物を  露出させる開口部を形成するステップと、
前記開口部により露出する前記第２犠牲層及び前記第１犠牲層パターンを除去するステップと、
を含むことを特徴とする請求項１６に記載の不揮発性メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置及びその製造方法に関し、より詳細には、基板から垂直方向に突出したチャネルに沿ってメモリセルが形成される３次元構造の不揮発性メモリ装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、電源供給が遮断されても格納されたデータがそのまま維持されるメモリ装置である。現在では、多様な不揮発性メモリ装置、例えば、フラッシュメモリなどが広く利用されている。
【０００３】
一方、最近シリコン基板上にメモリ装置を単層で製造する２次元構造のメモリ装置の集積度の向上が限界に到達するにつれて、シリコン基板から垂直に突出するチャネルに沿って複数のメモリセルを積層する３次元構造の不揮発性メモリ装置が提案された。
【０００４】
図１は、従来の３次元構造の不揮発性メモリ装置を示す断面図である。
【０００５】
図１に示すように、基板１０上には、パイプチャネルトランジスタのゲート電極を形成するための第１導電層１１と、複数層のメモリセルを形成するための第１層間絶縁層１２及び第２導電層１３が交互に積層された構造物と、選択トランジスタを形成するための第２層間絶縁層１６、第３導電層１７及び第２層間絶縁層１６が順次積層された構造物とが配置される。
【０００６】
第１層間絶縁層１２及び第２導電層１３の積層構造物内には、これを貫通する一対のセルチャネルホールが配置され、第１導電層１１内には、前記一対のセルチャネルホールを下部で接続させるパイプチャネルホールが配置される。第２層間絶縁層１６、第３導電層１７及び第２層間絶縁層１６の積層構造物内には、これを貫通して前記一対のセルチャネルホールのそれぞれの上部と接続する一対の選択チャネルホールが配置される。
【０００７】
前記セルチャネルホール及びパイプチャネルホールの内壁には、メモリゲート絶縁膜１４が配置され、メモリゲート絶縁膜１４が配置されたセルチャネルホール及びパイプチャネルホールは、第１チャネル層１５で埋め込まれる。また、前記選択チャネルホールの内壁には、ゲート絶縁膜１８が配置され、ゲート絶縁膜１８の配置された選択チャネルホールは、第２チャネル層１９で埋め込まれる。
【０００８】
結果的に、基板１０上には、第１導電層１１とパイプチャネルホール内に形成されたメモリゲート絶縁膜１４及び第１チャネル層１５からなるパイプチャネルトランジスタと、一対のセルチャネルホール内にそれぞれ形成されたメモリゲート絶縁膜１４及び第１チャネル層１５と、これらに沿って垂直に積層された第２導電層１３からなりスリットＳによりセルチャネルホール別に分離された複数層のメモリセルと、一対の選択チャネルホール内にそれぞれ形成されたゲート絶縁膜１８及び第２チャネル層１９と第３導電層１７からなりスリットＳにより選択チャネルホール別に分離された選択トランジスタが配置される。
【０００９】
ところが、上述したような３次元構造の不揮発性メモリ装置におけるチャネル層は、基板と直接接続しない構造を有する。これは、３次元構造の不揮発性メモリ装置がウェルピックアップ（ｗｅｌｌ  ｐｉｃｋ−ｕｐ）領域などの形成される基板ボディーのような機能を果たす層を含まないことを意味する。そのため、従来の３次元不揮発性メモリ装置では、基板ボディーに消去電圧を印加してデータを消去する動作を行うことが不可能であり、その代わりにＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）効果により正孔を供給することによって、消去動作を行う。
【００１０】
しかしながら、ＧＩＤＬ方式による消去を行う場合、正孔の供給が円滑ではないから消去速度が低下するという問題がある。特に、垂直に配置されるチャネル層の長さが増加するほど、このような問題はさらに深刻になる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、メモリセルのチャネル層が基板と直接接続されなくても基板ボディーのような機能を果たす層を提供することによって、Ｆ−Ｎトンネリング方式の消去動作を可能にする不揮発性メモリ装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
そこで、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第１及び第２選択トランジスタとを、含む不揮発性メモリ装置であって、前記メモリストリングが、第１半導体層、及びメモリゲート絶縁膜を隔てて前記第１半導体層と接する第２導電層を含み、前記第１及び第２選択トランジスタが、それぞれ、前記第１半導体層の一端及び他端と接続する第２及び第３半導体層を含み、前記第２導電層が配置されない領域の前記第１半導体層と接する第４半導体層と、を含み、前記第１半導体層が、基板に対して垂直方向に延び一方向に配列される第１ないし第４柱部と、前記第１及び第２柱部の下端を接続させる第１接続部と、前記第３及び第４柱部の下端を接続させる第２接続部と、前記第２及び第３柱部の上端を接続させる第３接続部と、を含み、前記第２導電層が、前記メモリゲート絶縁膜を隔てて前記第１ないし第４柱部の側面を取り囲み、前記第２及び第３半導体層が、それぞれ、前記第１及び第４柱部上に配置され、前記第４半導体層が、前記第３接続部上に配置され、前記第４半導体層のＰ型不純物濃度が、前記第１半導体層のＰ型不純物濃度より高い。
【００１３】
また、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、直列に接続した複数のメモリセルを含むメモリストリングと、前記メモリストリングの両端部にそれぞれ接続する第１及び第２選択トランジスタと、を含む不揮発性メモリ装置の製造方法であって、第１半導体層、及びメモリゲート絶縁膜を隔てて前記第１半導体層と接する第２導電層を含む前記メモリストリングを形成するステップと、前記第１半導体層の一端及び他端とそれぞれ接続する第２及び第３半導体層と、前記第２導電層が配置されない領域の前記第１半導体層と接続する第４半導体層と、を形成するステップと、を含み、前記メモリストリングの形成ステップが、基板に対して垂直方向に延び一方向に配列される第１ないし第４柱部と、前記第１及び第２柱部の下端を接続させる第１接続部と、前記第３及び第４柱部の下端を接続させる第２接続部と、前記第２及び第３柱部の上端を接続させる第３接続部と、を含む前記第１半導体層と、前記メモリゲート絶縁膜を隔てて、前記第１ないし第４柱部の側面を取り囲む前記第２導電層と、を形成するステップを含み、前記第４半導体層のＰ型不純物濃度が、前記第１半導体層のＰ型不純物濃度より高い。
【００１４】
また、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、基板上に第１導電層を形成するステップと、２つ以上の溝を形成するために、前記第１導電層を選択的にエッチングするステップと、前記２つ以上の溝を埋め込んで、第１犠牲層パターンを形成するステップと、第１層間絶縁層及び第２導電層を交互に積層して、セルゲート構造物を形成するステップと、前記セルゲート構造物を選択的にエッチングして、一つの溝内の前記第１犠牲層パターンを露出させる第１及び第２チャネルホールと、前記一つの溝と隣接した溝内の前記第１犠牲層パターンを露出させる第３及び第４チャネルホールと、を形成するステップと、前記第１及び第２チャネルホールの下端を接続させる第１パイプチャネルホールと、前記第３及び第４チャネルホールの下端を接続させる他の第１パイプチャネルホールと、前記第２及び第３チャネルホールの上端を接続させる第２パイプチャネルホールと、を形成するステップと、前記第１ないし第４チャネルホール、前記２つの第１パイプチャネルホール及び前記第２パイプチャネルホールの内壁に沿ってメモリゲート絶縁膜を形成するステップと、前記第１ないし第４チャネルホール、前記２つの第１パイプチャネルホール及び前記第２パイプチャネルホール内に第１半導体層を形成するステップと、第２パイプチャネルホール内の第１半導体層上にこれと電気的に接続する第４半導体層を形成するステップと、を含み、前記第４半導体層のＰ型不純物濃度が、前記第１半導体層のＰ型不純物濃度より高い。
【発明の効果】
【００１５】
本発明の不揮発性メモリ装置及びその製造方法によれば、メモリセルのチャネル層が基板と直接接続されなくても、基板ボディーのような機能を果たす層を提供することによって、Ｆ−Ｎトンネリング方式の消去動作を可能にする。
【図面の簡単な説明】
【００１６】
【図１】従来の３次元構造の不揮発性メモリ装置を示す断面図である。
【図２】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図３】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図４】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図５】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図６】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図７】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図８】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図９】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図１０】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図１１】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図１２】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図１３】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図１４】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図１５】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図１６】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【図１７】本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。
【発明を実施するための形態】
【００１７】
以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は、説明の便宜のために表現されたものであって、実際の物理的厚さに比べて誇張されて図示されうる。本発明を説明するにあたって、本発明の要旨と無関係の公知の構成は省略されうる。各図面の構成要素に参照番号を付するにあたって、同じ構成要素に限っては、たとえ他の図面上に表示されても可能な限り同じ番号を有するようにしていることに留意すべきである。
【００１８】
図２〜図１７は、本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図及び平面図である。各Ｂ図は、平面図を示し、各Ａ図は、各Ｂ図のＸ−Ｘ´線及びＹ−Ｙ´線に沿う断面図である。特に、図１７（Ａ）及び図１７（Ｂ）は、本発明の一実施形態に係る３次元構造の不揮発性メモリ装置を示す断面図及び平面図で、図２〜図１６は、図１７（Ａ）及び図１７（Ｂ）の装置を製造するための中間工程ステップを示す図である。
【００１９】
まず、図２〜図１７を参照して、本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明する。
【００２０】
図２（Ａ）及び図２（Ｂ）に示すように、基板１００上に第１パイプチャネルトランジスタのゲート電極を形成するための第１導電層１１０を形成する。
【００２１】
基板１００は、シリコン基板などのような半導体基板でありうる。
【００２２】
第１導電層１１０は、例えば、不純物のドーピングされたポリシリコンを含むことができる。
【００２３】
図３（Ａ）及び図３（Ｂ）に示すように、第１導電層１１０を選択的にエッチングして溝を形成し、この溝の内部を絶縁物質、例えば、窒化膜で埋め込むことによって、第１導電層１１０の内部に埋め込まれる第１犠牲層パターン１１５を形成する。
【００２４】
第１犠牲層パターン１１５は、後述する第１パイプチャネルトランジスタのチャネルホールを形成するためのものであって、一方向、例えば、Ｙ−Ｙ´方向の長軸と他方向、例えば、Ｘ−Ｘ´方向の短軸を有するバー状を有する。以下では、説明の便宜のために、Ｘ−Ｘ´方向を第１方向とし、Ｙ−Ｙ´方向を第２方向とする。複数の第１犠牲層パターン１１５は、第１方向及び第２方向に沿ってマトリックス状に配列されるが、第２方向に沿って配列されながら互いに隣接した２つの第１犠牲層パターン１１５を一対の第１犠牲層パターン１１５とする。
【００２５】
図４（Ａ）及び図４（Ｂ）に示すように、第１犠牲層パターン１１５及び第１導電層１１０上に垂直方向に積層される複数のメモリセルを形成するために、第１層間絶縁層１２０及び第２導電層１２５を交互に形成する。以下、説明の便宜のために、第１層間絶縁層１２０及び第２導電層１２５が交互に積層された構造物をセルゲート構造物ＣＧＳとする。
【００２６】
ここで、第１層間絶縁層１２０は、複数層のメモリセル間を分離するためのものであって、例えば、酸化膜を含むことができる。第２導電層１２５は、メモリセルの制御ゲート電極を形成するためのものであって、例えば、不純物のドーピングされたポリシリコンを含むことができる。本実施形態では、４層の第２導電層１２５が示されているが、本発明がこれに限定されるものではない。
【００２７】
図５（Ａ）及び図５（Ｂ）に示すように、セルゲート構造物ＣＧＳを選択的にエッチングして一対の第１犠牲層パターン１１５のうち、何れか一つの第１犠牲層パターン１１５を露出させる一対の第１及び第２チャネルホールＨ１、Ｈ２と他の一つの第１犠牲層パターン１１５を露出させる一対の第３及び第４チャネルホールＨ３、Ｈ４とを形成する。第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４は、メモリセルのチャネルを形成するための空間である。また、一対のチャネルホール、すなわち、第１及び第２チャネルホールＨ１、Ｈ２または第３及び第４チャネルホールＨ３、Ｈ４は、一つの第１犠牲層パターン１１５上に配置されるものの、第１犠牲層パターン１１５の長軸方向に並べて配列される。
【００２８】
次に、第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４の内部に埋め込まれる第２犠牲層パターン１３０を形成する。第２犠牲層パターン１３０は、後述する第１ないし第３トレンチ形成工程（図６（Ａ）及び図６（Ｂ）参照）において第２導電層１２５の損傷を防止するためのものである。第２犠牲層パターン１３０は、例えば、窒化膜を含むことができる。また、第２犠牲層パターン１３０は、第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４を含む結果物上に窒化膜などの絶縁物質を蒸着した後、セルゲート構造物ＣＧＳの表面が露出するまで平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行うことで形成されることができる。
【００２９】
図６（Ａ）及び図６（Ｂ）に示すように、第１チャネルホールＨ１と第２チャネルホールＨ２との間、第２チャネルホールＨ２と第３チャネルホールＨ３との間、及び第３チャネルホールＨ３と第４チャネルホールＨ４との間のセルゲート構造物ＣＧＳを選択的にエッチングして、セルゲート構造物ＣＧＳ内に第１方向に延びるスリット状の第１ないし第３トレンチＴ１、Ｔ２、Ｔ３を形成する。ここで、第１トレンチＴ１は、一つの第１犠牲膜パターン１１５上に配置される一対の第１及び第２チャネルホールＨ１、Ｈ２の間に配置されるトレンチを示し、第３トレンチＴ３は、他の一つの第１犠牲膜パターン１１５上に配置される一対の第３及び第４チャネルホールＨ３、Ｈ４の間に配置されるトレンチを示し、第２トレンチＴ２は、一つの第１犠牲膜パターン１１５と他の一つの第１犠牲膜パターン１１５との間、すなわち、第２チャネルホールＨ２と第３チャネルホールＨ３との間に配置されるトレンチを示す。
【００３０】
このとき、第１ないし第３トレンチＴ１、Ｔ２、Ｔ３を形成するためのセルゲート構造物ＣＧＳに対したエッチングは、最下部層の第１層間絶縁層１２０をエッチング停止膜とするものの、最下部層の第２導電層１２５が十分に分離されうるように、適切な過度エッチングで行われることができる。
【００３１】
上記のような第１ないし第３トレンチＴ１、Ｔ２、Ｔ３の形成によってセルゲート構造物ＣＧＳに含まれる複数層の第２導電層１２５は、第２方向からチャネルホール（Ｈ１、Ｈ２、Ｈ３またはＨ４）別に互いに分離される。
【００３２】
図７（Ａ）及び図７（Ｂ）に示すように、第１ないし第３トレンチＴ１、Ｔ２、Ｔ３内に埋め込まれる第３犠牲層パターン１３２を形成する。
【００３３】
第３犠牲層パターン１３２は、例えば、窒化膜を含むことができる。また、第３犠牲層パターン１３２は、第１ないし第３トレンチＴ１、Ｔ２、Ｔ３を含む結果物上に窒化膜などの絶縁物質を蒸着した後、セルゲート構造物ＣＧＳの表面が露出するまで、平坦化工程、例えば、ＣＭＰを行うことによって形成されることができる。
【００３４】
次に、第２及び第３犠牲層パターン１３０、１３２を含むセルゲート構造物ＣＧＳ上に第２パイプチャネルトランジスタのゲート電極を形成するための第３導電層１３５を形成する。このような第３導電層１３５は、不純物のドーピングされたポリシリコンを含むことができる。
【００３５】
このとき、第３導電層１３５は、第２パイプトランジスタのチャネルが形成される領域に対応する開口部、すなわち、第２パイプチャネルホールＰＨ２を含む。第２パイプチャネルホールＰＨ２は、第２犠牲層パターン１３０をそれぞれ露出させながら、進んで、一対の第１犠牲層パターン１１５のうち、何れか一つの第１犠牲層パターン１１５上に配置されながら他の一つの第１犠牲層パターン１１５と隣接した方向に配置される第２犠牲層パターン１３０、例えば、第２チャネルホールＨ２に埋め込まれる第２犠牲層パターン１３０と、前記他の一つの第１犠牲層パターン１１５上に配置されながら前記何れか一つの第１犠牲層パターン１１５と隣接した側に配置される第２犠牲層パターン１３０、例えば、第３チャネルホールＨ３に埋め込まれる第２犠牲層パターン１３０間の空間（図７（Ｂ）の領域Ａを参照）をさらに露出させるように形成される。
【００３６】
図８（Ａ）及び図８（Ｂ）に示すように、第３導電層１３５により露出した第２犠牲層パターン１３０を除去し、それにより露出する第１犠牲層パターン１１５を除去する。
【００３７】
第２犠牲層パターン１３０及び第１犠牲層パターン１１５の除去工程は、ウェットエッチングを利用して行われる。第２犠牲層パターン１３０及び第１犠牲層１１５が、例えば窒化膜を含む場合、リン酸などを含むエッチング溶液を利用してウェットエッチングを行うことができる。
【００３８】
それにより、第２犠牲層パターン１３０が除去されて第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４が開放される。また、第１犠牲層パターン１１５が除去されて第１パイプチャネルトランジスタのチャネルを形成するための空間、すなわち、第１パイプチャネルホールＰＨ１が形成される。
【００３９】
本工程結果、第１及び第２チャネルホールＨ１、Ｈ２は、自身の下部に配置された第１パイプチャネルホールＰＨ１によって互いに接続され、第３及び第４チャネルホールＨ３、Ｈ４は、自身の下部に配置された第１パイプチャネルホールＰＨ１によって互いに接続される。第２及び第３チャネルホールＨ２、Ｈ３は、自身の上部に配置された第２パイプチャネルホールＰＨ２によって互いに接続される。すなわち、第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４、第１パイプチャネルホールＰＨ１及び第２パイプチャネルホールＰＨ２は、互いに接続され、全体的にＷと類似の形状を有する。
【００４０】
図９（Ａ）及び図９（Ｂ）に示すように、第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４、第１パイプチャネルホールＰＨ１及び第２パイプチャネルホールＰＨ２の内壁に沿ってメモリゲート絶縁膜１４０を形成し、メモリゲート絶縁膜１４０上にメモリセルのチャネル及び、第１及び第２パイプチャネルトランジスタのチャネルとして利用される第１半導体層１４５を形成する。
【００４１】
メモリゲート絶縁膜１４０は、電荷遮断膜、電荷トラップ膜及びトンネル絶縁膜を順次蒸着して形成されることができる。ここで、トンネル絶縁膜は、電荷トンネリングのためのものであって、例えば、酸化膜からなりえ、電荷トラップ膜は、電荷をトラップさせてデータを格納するためのものであって、例えば、窒化膜からなりえ、電荷遮断膜は、電荷トラップ膜内の電荷が外部に移動することを遮断するためのものであって、例えば、酸化膜からなりえ、すなわち、メモリゲート絶縁膜１４０は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の三重膜構造を有することができる。
【００４２】
かかるメモリゲート絶縁膜１４０は、メモリセルのゲート電極及びチャネルとしてそれぞれ利用される第２導電層１２５及び第１半導体層１４５の間では、第２導電層１２５と第１半導体層１４５とを電気的に絶縁させながら電荷をトラップして、実質的にデータを格納する機能を果たすことができる。また、メモリゲート絶縁膜１４０は、第１パイプチャネルトランジスタのゲート電極及びチャネルとしてそれぞれ利用される第１導電層１１０及び第１半導体層１４５の間または第２パイプチャネルトランジスタのゲート電極及びチャネルとしてそれぞれ利用される第３導電層１３５及び第１半導体層１４５の間では、これらを絶縁させるゲート絶縁膜としての機能を果たすことができる。
【００４３】
第１半導体層１４５は、メモリゲート絶縁膜１４０に沿ってポリシリコンなどの半導体物質を蒸着することで形成されることができる。このとき、第１半導体層１４５は、第１導電型を有することができ、第１導電型は、例えば、Ｐ型でありうる。
【００４４】
本実施形態では、第１半導体層１４５がメモリゲート絶縁膜１４０の形成された第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４、第１パイプチャネルホールＰＨ１及び第２パイプチャネルホールＰＨ２を埋め込む厚さに形成されているが、本発明がこれに限定されるものではない。他の実施形態では、第１半導体層１４５がメモリゲート絶縁膜１４０が形成された第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４、第１パイプチャネルホールＰＨ１及び第２パイプチャネルホールＰＨ２を埋め込まない薄い厚さに形成されることもできる。
【００４５】
結局、第１半導体層１４５は、第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４内にそれぞれ形成されて柱状を有する部分（以下、第１ないし第４柱部）と、第１パイプチャネルホールＰＨ１内に形成されて前記第１及び第２柱部の下端と前記第３及び第４柱部の下端とをそれぞれ接続させる部分（以下、第１及び第２接続部）と、第２パイプチャネルホールＰＨ２内に形成されながら前記第１及び第４柱部のそれぞれの上部に配置される柱状の部分（以下、第５及び第６柱部）と、第２パイプチャネルホールＰＨ２内に形成されながら前記第２及び第３柱部の上端を接続させる部分（以下、第３接続部）を含み、それにより全体的にＷと類似の形状を有する。ここで、前記第１ないし第４柱部は、メモリセルのチャネルとして利用され、前記第１及び第２接続部は、第１パイプチャネルトランジスタのチャネルとして利用され、前記第３接続部、第５柱部及び第６柱部は、第２パイプチャネルトランジスタのチャネルとして利用されることができる。
【００４６】
本工程結果、基板１００上には、第１半導体層１４５の第１及び第２接続部、第１及び第２接続部の側面及び下面を取り囲む第１導電層１１０、第１及び第２接続部と第１導電層１１０との間に介在されるメモリゲート絶縁膜１４０を含む第１パイプチャネルトランジスタが形成される。
【００４７】
第１パイプチャネルトランジスタ上には、第１半導体層１４５の第１ないし第４柱部、前記第１ないし第４柱部のそれぞれに沿って積層されながら前述した第１ないし第３トレンチＴ１、Ｔ２、Ｔ３によって第１ないし第４柱部別に分離される複数層の第２導電層１２５、第１ないし第４柱部と第２導電層１２５との間に介在されるメモリゲート絶縁膜１４０を含む複数層のメモリセルが形成される。以下、第１ないし第４柱部のそれぞれに沿って積層された複数層のメモリセルを第１ないし第４垂直ストリングとする。本実施形態において第１ないし第４垂直ストリングのそれぞれは、４層のメモリセルを含むことができるが、本発明がこれに限定されるものではない。第１ないし第４垂直ストリングは、前記第１ないし第３接続部によって接続されるので、結局第１ないし第４垂直ストリングは、全体的に直列に接続されて一つのメモリストリングを構成する。本実施形態において一つのメモリストリングは、１６個のメモリセルを含むことができる。
【００４８】
複数層のメモリセル上には、第１半導体層１４５の第３接続部及び第５及び第６柱部と、第３接続部及び第５及び第６柱部の側面を取り囲む第３導電層１３５と、第３接続部及び第５及び第６柱部と第３導電層１３５との間に介在されるメモリゲート絶縁膜１４０を含む第２パイプチャネルトランジスタが形成される。
【００４９】
前記第１ないし第４垂直ストリングの接続は、第１及び第２パイプチャネルトランジスタによって制御されうる。すなわち、第１及び第２垂直ストリングの接続と、第３及び第４垂直ストリングの接続は、第１パイプチャネルトランジスタによって制御され、第２及び第３垂直ストリングの接続は、第２パイプチャネルトランジスタによって制御されうる。
【００５０】
図１０（Ａ）及び図１０（Ｂ）に示すように、図９（Ａ）及び図９（Ｂ）の工程結果物上に、第１及び第２選択トランジスタを形成するために、第２層間絶縁層１５０、第４導電層１５５及び第２層間絶縁層１５０を順次形成する。以下、説明の便宜のために第２層間絶縁層１５０、第４導電層１５５及び第２層間絶縁層１５０の積層構造物を選択ゲート構造物ＳＧＳとする。
【００５１】
第４導電層１５５は、第１及び第２選択トランジスタのゲート電極を形成するためのものであって、例えば、不純物のドーピングされたポリシリコンを含むことができる。第２層間絶縁層１５０は、第４導電層１５５をその上部及び下部構造と絶縁させるためのものであって、例えば、酸化膜を含むことができる。
【００５２】
図１１（Ａ）及び図１１（Ｂ）に示すように、選択ゲート構造物ＳＧＳを選択的にエッチングして、第１半導体層１４５の第５柱部を露出させる第５チャネルホールＨ５と、第１半導体層１４５の第６柱部を露出させる第６チャネルホールＨ６とを形成する。第５及び第６チャネルホールＨ５、Ｈ６は、それぞれ第１及び第２選択トランジスタのチャネルが形成される領域である。
【００５３】
同時にまたは時間間隔をおいて、選択ゲート構造物ＳＧＳを選択的にエッチングして、第１半導体層１４５の第３接続部を露出させる第４トレンチＴ４を形成する。第４トレンチＴ４は、第３接続部のうちでも第２チャネルホールＨ２内の第２柱部と第３チャネルホールＨ３内の第３柱部との間を露出させることができる。第４トレンチＴ４は、後述する第４半導体層が形成される領域である。本実施形態では、第４トレンチＴ４がホール状を有すると示されているが、本発明がこれに限定されるものではなく、他の実施形態で第４トレンチＴ４は、第３接続部、例えば、第３接続部のうち、第２柱部及び第３柱部の間を露出させながら第１方向に延びるライン状を有することもできる。
【００５４】
図１２（Ａ）及び図１２（Ｂ）に示すように、第５及び第６チャネルホールＨ５、Ｈ６と第４トレンチＴ４の側壁にゲート絶縁膜１６０を形成し、ゲート絶縁膜１６０の形成された第５及び第６チャネルホールＨ５、Ｈ６と第４トレンチＴ４の内部に埋め込まれる半導体層（１６５Ａ、１６５Ｂ、１６５Ｃを参照）とを形成する。半導体層の形成は、第５及び第６チャネルホールＨ５、Ｈ６と第４トレンチＴ４とを含む結果物上にポリシリコンなどの半導体物質を蒸着し平坦化工程、例えば、ＣＭＰを行う方式からなることができる。以下、第５及び第６チャネルホールＨ５、Ｈ６と第４トレンチＴ４の内部に埋め込まれる半導体層をそれぞれ第２ないし第４半導体層１６５Ａ、１６５Ｂ、１６５Ｃとする。第２ないし第４半導体層１６５Ａ、１６５Ｂ、１６５Ｃは、第１半導体層１４５と同じ導電型、すなわち、前記第１導電型を有することができ、前記第１導電型は、例えば、Ｐ型でありうる。
【００５５】
ここで、第５及び第６チャネルホールＨ５、Ｈ６にそれぞれ埋め込まれる第２及び第３半導体層１６５Ａ、１６５Ｂは、第１及び第２選択トランジスタのチャネルとして利用されることができる。
【００５６】
また、第４トレンチＴ４に埋め込まれる第４半導体層１６５Ｃは、メモリストリングのチャネルとして利用される第１半導体層１４５に直接接続されることによって、第１半導体層１４５に所定の電圧を印加できるノードとして作用できる。言い換えれば、第４半導体層１６５Ｃは、ウェルピックアップ領域などが形成される基板ボディーのような機能を果たすことができる。したがって、第４半導体層１６５Ｃに消去電圧を印加することによって、データを消去する動作が行われうる。前述したように、第４半導体層１６５の導電型がＰ型で、特に第１半導体層１４５に比べて高濃度でドーピングされたＰ型不純物を含む場合、第４半導体層１６５は、複数のメモリセルに格納されたデータを消去する消去動作時に第１半導体層１４５に正孔を供給することによって、Ｆ−Ｎトンネリング方式の消去動作を可能にする。
【００５７】
ゲート絶縁膜１６０は、第２及び第３半導体層１６５Ａ、１６５Ｂと第４導電層１５５との間及び第４半導体層と第４導電層１５５との間にそれぞれ介在されて、これらを電気的に絶縁させる。
【００５８】
図１３（Ａ）及び図１３（Ｂ）に示すように、第１及び第２選択トランジスタと第４半導体層１６５Ｃとを分離させるために、第２及び第４半導体層１６５Ａ、１６５Ｃの間と第３及び第４半導体層１６５Ｂ、１６５Ｃの間の選択ゲート構造物ＳＧＳを選択的にエッチングして、第１方向に延びるトレンチを形成した後、このトレンチ内部に埋め込まれる第１絶縁層１７０を形成する。結果的に、第１絶縁層１７０は、第１方向に延びるライン状を有しながら、第２及び第４半導体層１６５Ａ、１６５Ｃの間と第３及び第４半導体層１６５Ｂ、１６５Ｃの間の選択ゲート構造物ＳＧＳ内に配置される。
【００５９】
本工程結果、第２パイプチャネルトランジスタ上には、第２半導体層１６５Ａ、第２半導体層１６５Ａの側面を取り囲みながら第１方向に延びる第４導電層１５５及び第２半導体層１６５Ａと第４導電層１５５との間に介在されるゲート絶縁膜１６０を含み、メモリストリングの一端に接続される第１選択トランジスタと、第３半導体層１６５Ｂ、第３半導体層１６５Ｂの側面を取り囲みながら第１方向に延びる第４導電層１５５及び第３半導体層１６５Ｂと第４導電層１５５との間に介在されるゲート絶縁膜１６０を含み、メモリストリングの他端に接続する第２選択トランジスタが配置される。第１及び第２選択トランジスタの間には、前述した第４半導体層１６５Ｃが配置され、これらは、全部第１絶縁層１７０によって互いに分離される。
【００６０】
以下では、説明の便宜のために第１選択トランジスタをドレイン選択トランジスタとし、第２選択トランジスタをソース選択トランジスタとする。しかしながら、他の実施形態では、これと反対であっても良い。
【００６１】
図１４（Ａ）及び図１４（Ｂ）に示すように、第１及び第２選択トランジスタのチャネルとして利用される第２及び第３半導体層１６５Ａ、１６５Ｂに選択的に不純物をドーピングして、第２及び第３半導体層１６５Ａ、１６５Ｂの上部にそれぞれ第１及び第２接合領域１８０Ａ、１８０Ｂを形成する。本実施形態において第１接合領域１８０Ａは、ドレイン領域で、第２接合領域１８０Ｂは、ソース領域でありうるが、本発明がこれに限定されるものではなく、これと反対であってもよい。
【００６２】
ここで、第１及び第２接合領域１８０Ａ、１８０Ｂは、第１及び第４半導体層１４５、１６５Ｃの導電型と相反する第２導電型を有することができ、第２導電型は、例えば、Ｎ型でありうる。
【００６３】
図１５（Ａ）及び図１５（Ｂ）に示すように、図１４（Ａ）及び図１４（Ｂ）の結果物を覆う第２絶縁層１８５を形成し、これを選択的にエッチングして第３及び第４半導体層１６５Ｂ、１６５Ｃをそれぞれ露出させながら第１方向に延びるトレンチを形成した後、このトレンチの内部を導電物質で埋め込むことによって、第１方向に配列される第４半導体層１６５Ｃと接続されながら第１方向に延びる第１配線１９０と、第１方向に配列される第３半導体層１６５Ｂの上部の第２接合領域１８０Ｂと接続されながら、第１方向に延びる第２配線１９５を形成する。
【００６４】
ここで、第１配線１９０は、基板ボディーのような機能を果たす第４半導体層１６５Ｃに所定のボディー電圧を印加するための配線でありえ、特に、前述した消去動作に用いられる消去電圧を印加するための配線でありうる。このような消去電圧は、相対的に高電圧であって、例えば、１０〜２５Ｖでありうる。
【００６５】
第２配線１９５は、第２接合領域１８０Ｂに接続する配線であって、第２接合領域１８０Ｂがソース領域である場合、第２配線１９５は、ソースラインでありうる。
【００６６】
図１６（Ａ）及び図１６（Ｂ）に示すように、図１５（Ａ）及び図１５（Ｂ）の結果物を覆う第３絶縁層２００を形成し、これを選択的にエッチングして第２半導体層１６５Ａの上部の第１接合領域１８０Ａをそれぞれ露出させるコンタクト孔を形成した後、このコンタクト孔の内部を導電物質で埋め込むことによって、第１接合領域１８０Ａと電気的に接続されるコンタクト２０５を形成する。第１接合領域１８０Ａがドレイン領域である場合、コンタクト２０５は、ドレインコンタクトでありうる。
【００６７】
図１７（Ａ）及び図１７（Ｂ）に示すように、第３絶縁層２００上にコンタクト２０５と接続されながら第２方向に延びる第３配線２１０を形成する。コンタクト２０５がドレインコンタクトである場合、第３配線２１０は、例えば、ビットラインでありうる。
【００６８】
以下、図１７（Ａ）及び図１７（Ｂ）を再度参照して、本発明の一実施形態に係る不揮発性メモリ装置について説明する。本実施形態の装置は、前述した図２〜図１６の工程によって製造されうるが、本発明がこれに限定されるものではなく、他の工程ステップによっても本実施形態の装置が製造されうる。本装置の構成要素及び役割は、前述した製造方法の説明で既に説明されたので、本装置の説明は、簡略にする。
【００６９】
図１７（Ａ）及び図１７（Ｂ）に示すように、本発明の一実施形態に係る不揮発性メモリ装置は、基板１００と、基板１００の上部に配置され第１半導体層１４５及びメモリゲート絶縁膜１４０を隔てて第１半導体層１４５と接する複数の第２導電層１２５を含むメモリストリングと、前記メモリストリングの一端に接続され第２半導体層１６５Ａ及びゲート絶縁膜１６０を隔てて第２半導体層１６５Ａと接する第４導電層１５５を含む第１選択トランジスタと、前記メモリストリングの他端に接続され第３半導体層１６５Ｂ及びゲート絶縁膜１６０を隔てて第３半導体層１６５Ｂと接する第４導電層１５５を含む第２選択トランジスタと、第１及び第２選択トランジスタの間に配置され第１半導体層１４５の中で複数の第２導電層１２５が配置されない領域の第１半導体層１４５に接続される第４半導体層１６５Ｃを含む。
【００７０】
さらに具体的に、第１半導体層１４５は、第１ないし第４チャネルホールＨ１、Ｈ２、Ｈ３、Ｈ４内にそれぞれ形成されて基板１００に対して垂直方向に延びながら第２方向に配列される第１ないし第４柱部と、前記第１及び第２柱部の下端を接続させる第１接続部と、前記第３及び第４柱部の下端を接続させる第２接続部と、前記第２及び第３柱部の上端を接続させる第３接続部とを含むことができる。第１及び第２接続部は、前述した第１パイプチャネルホールＰＨ１内に形成されることができ、第３接続部は、前述した第２パイプチャネルホールＰＨ２内に形成されることができる。また、前記第１及び第４柱部のそれぞれの上部には、第２パイプチャネルホールＰＨ２内に形成される第５及び第６柱部が配置されることができる。
【００７１】
メモリゲート絶縁膜１４０は、前記第１ないし第４柱部の側面を取り囲むように配置されることができる。進んで、メモリゲート絶縁膜１４０は、前記第１ないし第３接続部と第５及び第６柱部とを取り囲むように配置されることができる。
【００７２】
複数の第２導電層１２５は、メモリゲート絶縁膜１４０を隔てて第１ないし第４柱部の側面を取り囲みながら第１方向に延び、第１ないし第３トレンチＴ１、Ｔ２、Ｔ３によって第２方向から互いに分離されうる。ここで、第１ないし第４柱部のそれぞれを取り囲む第２導電層１２５は、第１層間絶縁層１２０を隔てて複数の層で積層できる。
【００７３】
第１半導体層１４５の第１及び第５柱部上には、これと整列される第１選択トランジスタの第２半導体層１６５Ａが配置され、第４及び第６柱部上には、これと整列される第２選択トランジスタの第３半導体層１６５Ｂが配置されることができる。
【００７４】
第１半導体層１４５の第３接続部上には、第４半導体層１６５Ｃが配置されることができる。
【００７５】
なお、本実施形態の装置は、メモリゲート絶縁膜１４０を隔てて第１及び第２接続部を取り囲む第１導電層１１０をさらに含むことができ、それにより、前記メモリストリングの下部に第１パイプチャネルトランジスタが配置されることができる。また、メモリゲート絶縁膜１４０を隔てて第３接続部、第５及び第６柱部と接する第３導電層１３５をさらに含むことができ、それにより、前記メモリストリングの上部に第２パイプチャネルトランジスタが配置されることができる。
【００７６】
また、第２及び第３半導体層１６５Ａ、１６５Ｂは、それぞれ自身の上部に形成された第１及び第２接合領域１８０Ａ、１８０Ｂをさらに含むことができる。第１及び第２接合領域１８０Ａ、１８０Ｂは、それぞれドレイン領域及びソース領域でありうる。
【００７７】
第１及び第２接合領域１８０Ａ、１８０Ｂ上には、それぞれ互いに交差する方向に延びる第２配線１９５及び第３配線２１０が配置される。このとき、第２及び第３配線１９５、２１０の延長方向が互いに交差するので、第２及び第３配線１９５、２１０は、互いに異なる層に配置されなければならない。したがって、第２及び第３配線１９５、２１０のうち、何れか一つの配線、例えば、第３配線１９５は、コンタクト２０５を隔てて第１接合領域１８０Ａ上に配置される。また、第４半導体層１６５Ｃ上には、第２配線１９５と平行な方向に延びる第１配線１９０が配置される。
【００７８】
以上説明した本発明の一実施形態に係る不揮発性メモリ装置及びその製造方法によれば、メモリセルのチャネル層と直接接続されて基板ボディーのような機能を果たす層、すなわち、前記第４半導体層１６５Ｃを提供することによって、Ｆ−Ｎ方式の消去動作を可能にし、それによって消去動作速度等不揮発性メモリ装置の動作特性を改善できる。
【００７９】
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【符号の説明】
【００８０】
１００  基板
１１０  第１導電層
１２０  第１層間絶縁層
１２５  第２導電層
１３５  第３導電層
１４０  メモリゲート絶縁膜
１４５  第１半導体層
１５０  第２層間絶縁層
１５５  第４導電層
１６０  ゲート絶縁膜
１６５Ａ  第２半導体層
１６５Ｂ  第３半導体層
１６５Ｃ  第４半導体層
１９０  第１配線
１９５  第２配線
２０５  コンタクト
２１０  第３配線
【図１】
0005813453.tif 000002
【図２】
0005813453.tif 000003
【図３】
0005813453.tif 000004
【図４】
0005813453.tif 000005
【図５】
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【図６】
0005813453.tif 000007
【図７】
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【図８】
0005813453.tif 000009
【図９】
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【図１０】
0005813453.tif 000011
【図１１】
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【図１２】
0005813453.tif 000013
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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