(57)【特許請求の範囲】
【請求項１】
アナログ信号をデジタル信号に変換するアナログ／デジタルコンバータと、
参照電圧と出力電圧の差によって変化する設定制御信号、及び前記デジタル信号からパルス幅変調信号を制御する制御信号を生成するパルス幅変調信号制御回路と、
前記設定制御信号及び前記制御信号が入力され、前記パルス幅変調信号を生成するパルス幅変調信号生成回路と、を有し、
前記制御信号により、前記パルス幅変調信号のデューティ比が制御され、かつ、前記設定制御信号により、前記パルス幅変調信号のデューティ比の更新周期が制御され、
前記出力電圧に基づく帰還電圧が、前記参照電圧に近づくにつれ、前記更新周期が長くなることを特徴とする電源回路。
【請求項２】
電圧変換回路と、
前記電圧変換回路の出力電圧の一部が入力される制御回路と、を有する電源回路であり、
前記制御回路は、前記電圧変換回路の出力電圧の一部であるアナログ信号をデジタル信号に変換するアナログ／デジタルコンバータと、
参照電圧と前記出力電圧の差によって変化する設定制御信号、及び前記デジタル信号からパルス幅変調信号を制御する制御信号を生成するパルス幅変調信号制御回路と、
前記設定制御信号及び前記制御信号が入力され、前記パルス幅変調信号を生成するパルス幅変調信号生成回路と、を有し、
前記制御信号により、前記パルス幅変調信号のデューティ比が制御され、かつ、前記設定制御信号により、前記パルス幅変調信号のデューティ比の更新周期が制御され、
前記出力電圧に基づく帰還電圧が、前記参照電圧に近づくにつれ、前記更新周期が長くなることを特徴とする電源回路。
【請求項３】
請求項２において、
前記パルス幅変調信号の周波数Ｆｐは、前記制御回路のクロック周波数Ｆｃと、前記パルス幅変調信号のデューディ比の制御精度ビット数Ｎと、を用いて、
0005801667.tif 000007
で表されることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される発明の一態様は、電源回路に関する。
【背景技術】
【０００２】
従来、スイッチングレギュレータなどの電源回路は、撮像装置や、表示装置をはじめとして、広範囲な電子機器に使用されている。携帯電話やゲーム装置などの携帯情報端末には、電源回路が組み込まれている。
【０００３】
このような電源回路は、電圧変換回路を制御するデジタル制御回路又はアナログ制御回路を有している。電源回路に用いられるデジタル制御回路は、アナログ制御回路よりも部品点数を削減することができ、小型化することが可能である（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１４２３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしデジタル制御回路では、クロック信号で動作し不連続のデータが制御されるため、デジタル制御回路の内部動作が遅れることになる。そのためデジタル制御回路においては、入力信号の急激な変化に対して出力信号の誤差が大きくなってしまう。これにより、電源回路の出力電圧にリップルが発生してしまうという問題が生じる。
【０００６】
電源回路の出力電圧にリップルが発生してしまうと、電源回路の出力電圧の立ち上がる時間が長くなってしまう。
【０００７】
以上を鑑みて、開示される発明の一態様では、電源回路の出力電圧におけるリップルの発生を抑制することを課題の一とする。
【０００８】
また開示される発明の一態様では、電源回路の出力電圧におけるリップルの発生を抑制することにより、電源回路の出力電圧が立ち上がる時間を短くすることを課題の一とする。
【課題を解決するための手段】
【０００９】
パルス幅変調（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）信号のデューティ比を設定する信号の更新周期を制御するＰＷＭ信号制御回路を設け、電源回路の周波数応答を制御する。
【００１０】
電源回路の周波数応答を制御する方法を、より具体的に説明する。開示される発明の一態様においては電源回路に含まれるＰＷＭ信号制御回路によって、当該パルス幅変調信号のデューティ比を設定する信号の更新周期を制御する。
【００１１】
周波数応答を制御するとは、データを制御する周期を変化させるということである。データを制御する周期が短いと、高い頻度でデータを取得して制御することになる。データを制御する周期が長いと、少ない頻度でデータを取得して制御することになる。
【００１２】
周期が短くなるということは周波数が高くなるということであり、周期が長くなるということは周波数が低くなるということである。従って、周期を変化させることは周波数を制御することに等しい。
【００１３】
開示される発明の一態様において、出力電圧の変化が大きい時は、周期を短く（周波数を高く）して、高い頻度でデータを取得するという制御を行う。一方、出力電圧の変化が小さい時は、周期を長く（周波数を低く）して、少ない頻度でデータを取得するという制御を行う。
【００１４】
開示される発明の一態様は、アナログ信号をデジタル信号に変換するアナログ／デジタルコンバータと、参照電圧と出力電圧の差によって変化する設定制御信号、及び当該デジタル信号にからパルス幅変調信号を制御する制御信号を生成するパルス幅変調信号制御回路と、当該設定制御信号及び当該制御信号が入力され、当該パルス幅変調信号を生成するパルス幅変調信号生成回路とを有し、当該制御信号により、当該パルス幅変調信号のデューティ比が制御され、かつ、当該設定制御信号により、当該パルス幅変調信号のデューティ比の更新周期が制御されることを特徴とする電源回路に関する。
【００１５】
開示される発明の一態様は、電圧変換回路と、当該電圧変換回路の出力電圧の一部が入力される制御回路とを有する電源回路であり、当該制御回路は、当該電圧変換回路の出力電圧の一部であるアナログ信号をデジタル信号に変換するアナログ／デジタルコンバータと、参照電圧と当該出力電圧の差によって変化する設定制御信号、及び、当該デジタル信号からパルス幅変調信号を制御する制御信号を生成するパルス幅変調信号制御回路と、当該設定制御信号及び当該制御信号が入力され、当該パルス幅変調信号を生成するパルス幅変調信号生成回路とを有し、当該制御信号により、当該パルス幅変調信号のデューティ比が制御され、かつ、当該設定制御信号により、当該パルス幅変調信号のデューティ比の更新周期が制御されることを特徴とする電源回路に関する。
【発明の効果】
【００１６】
開示される発明の一態様により、電源回路の出力電圧におけるリップルの発生を抑制することができる。
【００１７】
また開示される発明の一態様により、電源回路の出力電圧が立ち上がる時間を短くすることができる。
【図面の簡単な説明】
【００１８】
【図１】電源回路の回路図。
【図２】設定制御信号の設定工程を示すフローチャート。
【図３】更新周期を変化させた場合と変化させない場合の、帰還電圧ＶＦＢの立ち上がり時間を比較したグラフ。
【発明を実施するための形態】
【００１９】
以下、開示される発明の実施の形態について、図面を用いて説明する。ただし、本発明は以下の説明に限定されず、その発明の趣旨およびその範囲から逸脱することなく、その態様および詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
図１は電源回路１０１の構成の一例である。
【００２１】
電源回路１０１は、電圧変換回路１０２、電圧変換回路１０２を制御するデジタル制御回路１０３、電源電圧ＶＩＮが入力される端子１１７、及び出力電圧ＶＯＵＴを出力する端子１１８を有している。本実施の形態の電圧変換回路１０２は、トランジスタ１１１、コイル１１２、ダイオード１１３、コンデンサ１１４、抵抗１１５、及び抵抗１１６を有するＤＣ−ＤＣコンバータである。
【００２２】
ＤＣ−ＤＣコンバータは、直流電圧を別の直流電圧に変換する回路である。ＤＣ−ＤＣコンバータの変換方式としては、リニア方式やスイッチング方式が代表的であるが、スイッチング方式のＤＣ−ＤＣコンバータは変換効率に優れる。本実施の形態では、電圧変換回路１０２として、スイッチング方式、特にチョッパ方式であり、トランジスタ、コイル、ダイオード、及びコンデンサを有するＤＣ−ＤＣコンバータを用いる。
【００２３】
デジタル制御回路１０３は、アナログ／デジタル（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ：Ａ／Ｄ）コンバータ回路１２１、デジタルフィルタ回路１２２、ＰＷＭ信号生成回路１２３、ＰＷＭ信号制御回路１２４、参照電圧ＶＲＥＦを発生させる参照電圧発生回路１２５、クロック信号ＣＬＫを生成するクロック生成回路１２６を有している。
【００２４】
抵抗１１５及び抵抗１１６の抵抗値の比に基づいて、電圧変換回路１０２の出力電圧ＶＯＵＴから、出力電圧ＶＯＵＴの分圧である帰還電圧ＶＦＢが生成される。抵抗１１５及び抵抗１１６の抵抗値をそれぞれ、抵抗値Ｒ１及び抵抗値Ｒ２とすると、帰還電圧ＶＦＢはＲ２／（Ｒ１＋Ｒ２）×ＶＯＵＴと等しい。帰還電圧ＶＦＢは、Ａ／Ｄコンバータ回路１２１に入力される。また、ＰＷＭ信号生成回路１２３の出力信号であるパルス幅変調信号ＰＷＭは、トランジスタ１１１のゲートへ入力される。
【００２５】
Ａ／Ｄコンバータ回路１２１は、参照電圧発生回路１２５からの参照電圧ＶＲＥＦを基準として、電圧変換回路１０２からの帰還電圧ＶＦＢをデジタル信号ＤＳＥＴに変換する。
【００２６】
デジタルフィルタ回路１２２は、Ａ／Ｄコンバータ回路１２１から出力されたデジタル信号ＤＳＥＴを平滑化する。さらに、デジタル信号ＤＳＥＴを平滑化することによって得られたデジタル信号ＰＤＳＥＴは、ＰＷＭ信号制御回路１２４に出力される。
【００２７】
なお、後述するパルス幅変調信号ＰＷＭのデューティ比の更新周期を制御することにより、帰還電圧ＶＦＢが平滑化される場合は、デジタルフィルタ回路１２２を設けなくてもよい。デジタルフィルタ回路１２２を設けない場合は、Ａ／Ｄコンバータ回路１２１から出力されたデジタル信号ＤＳＥＴが、ＰＷＭ信号制御回路１２４に出力される。
【００２８】
ＰＷＭ信号制御回路１２４は、デジタルフィルタ回路１２２から出力されたデジタル信号ＰＤＳＥＴからパルス幅変調信号ＰＷＭのデューティ比を制御する制御信号ＰＷＭＳＥＴを生成し、ＰＷＭ信号生成回路１２３に出力する。
【００２９】
なお、デジタルフィルタ回路１２２を設けない場合は、デジタル信号ＤＳＥＴからパルス幅変調信号ＰＷＭのデューティ比を制御する制御信号ＰＷＭＳＥＴを生成する。
【００３０】
またＰＷＭ信号制御回路１２４は、設定制御信号ＳＥＴ＿ＣＯＮＴを生成し、ＰＷＭ信号生成回路１２３に出力する。
【００３１】
ＰＷＭ信号生成回路１２３において、ＰＷＭ信号制御回路１２４から出力された制御信号ＰＷＭＳＥＴによって、パルス幅変調信号ＰＷＭのデューティ比が制御される。またＰＷＭ信号生成回路１２３において、ＰＷＭ信号制御回路１２４から出力された設定制御信号ＳＥＴ＿ＣＯＮＴによって、パルス幅変調信号ＰＷＭのデューティ比を設定する更新周期を制御する。
【００３２】
ＰＷＭ信号生成回路１２３において、デジタルフィルタ回路１２２から出力されたデジタル信号ＰＤＳＥＴの値が負の値である場合は、パルス幅変調信号ＰＷＭのデューティ比を大きくする。
【００３３】
ＰＷＭ信号生成回路１２３において、デジタルフィルタ回路１２２から出力されたデジタル信号ＰＤＳＥＴの値が正の値である場合は、パルス幅変調信号ＰＷＭのデューティ比を小さくする。
【００３４】
電源回路１０１の周波数応答は、パルス幅変調信号ＰＷＭの周波数Ｆｐ、電圧変換回路１０２のカットオフ周波数Ｆｅ、Ａ／Ｄコンバータ回路１２１のサンプリング周波数Ｆｓ、デジタルフィルタ回路１２２のカットオフ周波数Ｆｄ、及び、パルス幅変調信号ＰＷＭのデューティ比更新の周波数Ｆｒによって決定される。
【００３５】
本実施の形態の電源回路１０１では、パルス幅変調信号ＰＷＭのデューティ比更新周波数を一番低くすることによって、電圧変換回路１０２のカットオフ周波数Ｆｅに依存せず、デジタル制御回路１０３内部のパラメータ（パルス幅変調信号ＰＷＭのデューティ比更新の周波数Ｆｒ）で周波数応答を決定する構成とする。なおパルス幅変調信号ＰＷＭのデューティ比更新周波数を一番低くする、すなわちパルス幅変調信号ＰＷＭの更新周期を一番長くするとは、具体的には、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］＝２’ｂ１１の周期を一番長くすることと等しい（図３（Ａ）参照）。
【００３６】
電圧変換回路１０２のカットオフ周波数Ｆｅは、コイル１１２のインダクタンスＬとコンデンサ１１４の容量Ｃより数１で表される。
【数１】
0005801667.tif 000002
【００３７】
パルス幅変調信号ＰＷＭの周波数Ｆｐは、デジタル制御回路１０３の内部クロックＣＬＫの周波数Ｆｃ、パルス幅変調信号ＰＷＭのデューティ比の制御精度ビット数Ｎとすると数２で表される（ただしＮは整数）。
【数２】
0005801667.tif 000003
【００３８】
電圧変換回路１０２のカットオフ周波数Ｆｅを、パルス幅変調信号ＰＷＭの周波数Ｆｐよりも低く制御することで、パルス幅変調信号ＰＷＭによる電圧変換制御を実現することができる。
【００３９】
Ａ／Ｄコンバータ回路１２１のサンプリング周波数Ｆｓは、デジタル制御回路１０３の内部クロック信号ＣＬＫの周波数Ｆｃにより数３で表される（ただしＭは整数）。
【数３】
0005801667.tif 000004
【００４０】
デジタルフィルタ回路１２２のカットオフ周波数Ｆｄは、Ａ／Ｄコンバータ回路１２１のサンプリング周波数Ｆｓよりも低く、パルス幅変調ＰＷＭのデューティ比更新の周波数Ｆｒよりも高く設定される。
【００４１】
電源回路１０１における各回路の周波数応答を比較すると、数４及び数５で表される。
【数４】
0005801667.tif 000005
【数５】
0005801667.tif 000006
【００４２】
電圧変換回路１０２のカットオフ周波数Ｆｅをパルス幅変調信号ＰＷＭのデューティ比更新の周波数Ｆｒより十分高くすることで、電源回路１０１の周波数応答をパルス幅変調信号ＰＷＭのデューティ比更新の周波数Ｆｒによって決定することができる。すなわち、パルス幅変調信号ＰＷＭのデューティ比更新の周波数Ｆｒを制御することによって、電源回路１０１の周波数応答を制御することができる。
【００４３】
図２は、ＰＷＭ信号制御回路１２４によって生成される設定制御信号ＳＥＴ＿ＣＯＮＴの値の設定工程を示すフローチャートである。より具体的には、図２は、参照電圧ＶＲＥＦのデジタル値と帰還電圧ＶＦＢのデジタル値の差Ｄ（Ｄは図１のデジタル信号ＤＳＥＴあるいはＰＤＳＥＴに相当する）と任意の電圧ａのデジタル値との関係により、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］をどのように変化させるかを示すフローチャートである。
【００４４】
まず、設定制御信号ＳＥＴ＿ＣＯＮＴ［１］及び設定制御信号ＳＥＴ＿ＣＯＮＴ［０］をそれぞれ、初期値「０」及び「０」に設定する（「ＳＥＴ＿ＣＯＮＴ［１：０］＝２’ｂ００」と表す）（Ｓ２０１）。
【００４５】
なおＳＥＴ＿ＣＯＮＴ［１：０］は、ＳＥＴ＿ＣＯＮＴ［１］及びＳＥＴ＿ＣＯＮＴ［０］という意味である。また「２’ｂ００」の「２’」は信号の数（２つ）、「ｂ」はｂｉｔ（ビット（２進法））、「００」は設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］それぞれの値を示している。
【００４６】
すなわち、「ＳＥＴ＿ＣＯＮＴ［１：０］＝２’ｂ００」とは、設定制御信号ＳＥＴ＿ＣＯＮＴ［１］及び設定制御信号ＳＥＴ＿ＣＯＮＴ［０］という２つの信号が、２進法で表現されており、それぞれの信号の値が「０」及び「０」であることを示している。
【００４７】
次に、パルス幅変調信号ＰＷＭのデューティ比更新周期まで、その状態を保持する。更新周期が来たら、パルス幅変調信号ＰＷＭのデューティ比設定値を制御信号ＰＷＭＳＥＴによって更新する（Ｓ２０２）。
【００４８】
次に、参照電圧ＶＲＥＦのデジタル値と帰還電圧ＶＦＢのデジタル値の差Ｄを検出する。さらにＤと任意の電圧ａのデジタル値を比較し、Ｄがａ以上（Ｄ≧ａ）又はＤが−ａ以下（Ｄ≦−ａ）の場合（Ｓ２０３）は、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］を２’ｂ０１に設定する（ＳＥＴ＿ＣＯＮＴ［１：０］＝２’ｂ０１）（Ｓ２１１）。
【００４９】
Ｄが０より大きくａより小さい（ａ＞Ｄ＞０）場合、又は、Ｄが０より小さく−ａより大きい（−ａ＜Ｄ＜０）場合（Ｓ２０４）は、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］を２’ｂ１０に設定する（ＳＥＴ＿ＣＯＮＴ［１：０］＝２’ｂ１０）（Ｓ２１２）。
【００５０】
Ｄがゼロである、つまり参照電圧ＶＲＥＦのデジタル値と帰還電圧ＶＦＢのデジタル値に差がない（Ｄ＝０）場合（Ｓ２０５）は、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］を２’ｂ１１に設定する（ＳＥＴ＿ＣＯＮＴ［１：０］＝２’ｂ１１）（Ｓ２１３）。
【００５１】
その後、次のパルス幅変調信号ＰＷＭのデューティ比更新周期まで状態を保持する。
【００５２】
次のパルス幅変調ＰＷＭのデューティ比更新周期が来たら、ＰＷＭ信号のデューティ比設定値を更新する（Ｓ２０２）。
【００５３】
設定制御信号ＳＥＴ＿ＣＯＮＴの値が大きいほど、更新周期は遅くなる。
【００５４】
図３（Ａ）及び図３（Ｂ）にそれぞれ、更新周期を変化させた場合と変化させない場合の帰還電圧ＶＦＢの立ち上がり時間を比較したグラフを示す。図３（Ａ）及び図３（Ｂ）において、横軸は時間であり、縦軸は帰還電圧ＶＦＢの電圧値である。
【００５５】
図３（Ａ）は、図２のフローチャートに従って、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］によって更新周期を変化させている。一方、図３（Ｂ）においては、ＳＥＴ＿ＣＯＮＴ［１：０］に関係なく、更新周期は変化せず一定である。
【００５６】
図２に示すように、参照電圧ＶＲＥＦのデジタル値と帰還電圧ＶＦＢのデジタル値の差Ｄと任意の電圧ａのデジタル値の関係によって、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］は変化する。設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］の変化は、図３（Ａ）に示される通りである。
【００５７】
図３（Ａ）では、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］が２’ｂ００の場合の更新周期をＰａ００、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］が２’ｂ０１の場合の更新周期をＰａ０１、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］が２’ｂ１０の場合の更新周期をＰａ１０、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］が２’ｂ１１の場合の更新周期をＰａ１１とする。更新周期Ｐａ００、更新周期をＰａ０１、更新周期Ｐａ１０、更新周期Ｐａ１１は、それぞれ違う値となる。
【００５８】
図３（Ａ）に示されるように、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］の周期が変化する場合、帰還電圧ＶＦＢが参照電圧ＶＲＥＦに近づくにつれ、更新周期が長くなるように制御する。そのため、帰還電圧ＶＦＢが徐々に参照電圧ＶＲＥＦに等しくなるため、リップルが発生しない。
【００５９】
上述したように、帰還電圧ＶＦＢは、出力電圧ＶＯＵＴを抵抗１１５及び抵抗１１６の抵抗値の比に基づいて分圧された電圧である。よって、帰還電圧ＶＦＢにリップルが発生しないということは、出力電圧ＶＯＵＴにもリップルは発生しない。
【００６０】
図３（Ｂ）は、設定制御信号ＳＥＴ＿ＣＯＮＴに関係なく更新周期を一定に設定した場合である。
【００６１】
図３（Ｂ）に示されるように、設定制御信号ＳＥＴ＿ＣＯＮＴ［１：０］に関係なく、更新周期が変化しない場合は、参照電圧ＶＲＥＦと、帰還電圧ＶＦＢの差を考慮して更新周期を変化させないため、リップルが発生する。
【００６２】
図３（Ａ）及び図３（Ｂ）を比較すると、図３（Ａ）に示す帰還電圧ＶＦＢの立ち上がり時間Ｔａは、図３（Ｂ）に示す帰還電圧ＶＦＢの立ち上がり時間Ｔｂよりも短い。
【００６３】
上述したように、帰還電圧ＶＦＢは、出力電圧ＶＯＵＴを抵抗１１５及び抵抗１１６の抵抗値の比に基づいて分圧された電圧である。よって、帰還電圧ＶＦＢの立ち上がり時間が短くなるということは、出力電圧ＶＯＵＴの立ち上がり時間も短くなる。
【００６４】
以上本実施の形態により、電源回路の出力電圧におけるリップルの発生を抑制することができる。
【００６５】
また本実施の形態により、電源回路の出力電圧が立ち上がる時間を短くすることができる。
【符号の説明】
【００６６】
１０１    電源回路
１０２    電圧変換回路
１０３    デジタル制御回路
１１１    トランジスタ
１１２    コイル
１１３    ダイオード
１１４    コンデンサ
１１５    抵抗
１１６    抵抗
１１７    端子
１１８    端子
１２１    Ａ／Ｄコンバータ回路
１２２    デジタルフィルタ回路
１２３    ＰＷＭ信号生成回路
１２４    ＰＷＭ信号制御回路
１２５    参照電圧発生回路
１２６    クロック生成回路
【図１】
0005801667.tif 000008
【図２】
0005801667.tif 000009
【図３】
0005801667.tif 000010