(57)【特許請求の範囲】
【請求項１】
基板上に、第１の半導体層及び第２の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第２の半導体層の一部または全部をドライエッチングにより除去しゲートリセスを形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後、前記ゲートリセスの底面及び側面に付着しているドライエッチング残渣を除去する工程と、
前記ドライエッチング残渣を除去した後、前記ゲートリセスの底面、側面及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有し、
前記ドライエッチング残渣を除去する工程は、アルカリ処理または超臨界水処理を含むことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第３の半導体層の一部または全部をドライエッチングにより除去しゲートリセスを形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後、前記ゲートリセスの底面及び側面に付着しているドライエッチング残渣を除去する工程と、
前記ドライエッチング残渣を除去した後、前記ゲートリセスの底面、側面及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有し、
前記ドライエッチング残渣を除去する工程は、アルカリ処理または超臨界水処理を含むことを特徴とする半導体装置の製造方法。
【請求項３】
基板上に、第１の半導体層及び第２の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第２の半導体層の一部または全部をドライエッチングにより除去しゲートリセスを形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後、前記ゲートリセスの底面及び側面に付着しているドライエッチング残渣を除去する工程と、
前記ドライエッチング残渣を除去した後、前記ゲートリセスの底面、側面及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有し、
前記ドライエッチング残渣を除去する工程は、硫酸過水による処理とフッ酸処理とを含むものであることを特徴とする半導体装置の製造方法。
【請求項４】
基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第３の半導体層の一部または全部をドライエッチングにより除去しゲートリセスを形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後、前記ゲートリセスの底面及び側面に付着しているドライエッチング残渣を除去する工程と、
前記ドライエッチング残渣を除去した後、前記ゲートリセスの底面、側面及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有し、
前記ドライエッチング残渣を除去する工程は、硫酸過水による処理とフッ酸処理とを含むものであることを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体層は、第２の半導体層上に形成された第３の半導体層を有しており、前記ゲートリセスは、前記第３の半導体層の全部及び前記第２の半導体層の一部または全部を除去することにより形成されるものであることを特徴とする請求項１または３に記載の半導体装置の製造方法。
【請求項６】
前記アルカリ処理は、水酸化カリウム、水酸化ナトリウム、アンモニア、水酸化カルシウム、水酸化テトラメチルアンモニウム、または、前記アルカリと過酸化水素の混合物のうちから選ばれる１または２以上のものにより行なわれるものであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項７】
前記半導体層は、窒化物半導体により形成されているものであることを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記第１の半導体層はｉ−ＧａＮを含むものであることを特徴とする請求項１から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮのいずれかを含むものであることを特徴とする請求項１から８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成した後、前記ソース電極及び前記ドレイン電極の形成される領域における前記絶縁膜を除去し、前記半導体層を露出させる工程と、
前記半導体層が露出した領域に前記ソース電極及び前記ドレイン電極を形成する工程と、
を有することを特徴とする請求項１から９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記半導体層上にソース電極及びドレイン電極を形成する工程は、前記半導体層上にレジストパターンを形成する工程の前に行なわれるものであって、
前記レジストパターンを除去する工程の後、前記ソース電極及び前記ドレイン電極を保護する保護膜を形成する工程を有し、
前記保護膜を形成した後、前記ドライエッチング残渣を除去する工程を行なうものであることを特徴とする請求項１から９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
ところで、このような用途に用いられるＨＥＭＴは、ノーマリーオフであること、絶縁耐圧が高いこと等が求められている。特に、ノーマリーオフは安全動作の観点から重要であることから、ノーマリーオフ化のための様々な方法が検討されている。ノーマリーオフ化の為の方法の一つとして、ゲート電極の直下の半導体層の一部を除去することによりゲートリセスを形成する方法がある。この方法により形成されるゲートリセス構造では、電極間の抵抗成分を増加させることなく、閾値電圧を正にすることが可能である等の利点を有している。また、電力用途に用いられるノーマリーオフの半導体デバイスでは、高いドレイン耐圧やゲート耐圧が求められるため、横型構造のＦＥＴやＨＥＭＴにおいては、ゲート絶縁膜となる絶縁膜を形成したＭＩＳ（Metal Insulator Semiconductor）構造が用いられている。このように、ＧａＮ系の半導体材料を用いたＨＥＭＴにおいては、ゲートリセス構造及びＭＩＳ構造を組み合わせた構造とすることにより、電力用途に適した半導体デバイスとすることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５９２５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、上述したＭＩＳ構造のＨＥＭＴにおいては、半導体とゲート絶縁膜となる絶縁膜との界面の状態やゲート絶縁膜となる絶縁膜の品質等により、トランジスタ動作時において閾値電圧が変動する場合がある。これは界面の状態等により半導体と絶縁膜との界面または絶縁膜において想定外のトラップ準位が形成されると、このトラップ準位に電子が捕獲され、ゲート電極直下の２ＤＥＧ（Dimensional Electron Gas）における電子の分布に影響を与えるためと考えられる。このように閾値電圧が変動すると、トランジスタ動作時における電流値やオン抵抗が変動し、均一な特性を得ることができず、また、歩留まりが低下してしまう。
【０００６】
このため、閾値電圧の変動等が少なく均一な特性を得ることができ、また、高い歩留まりの半導体装置の製造方法が求められている。
【課題を解決するための手段】
【０００７】
本実施の形態の一観点によれば、基板上に、第１の半導体層及び第２の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、前記レジストパターンの開口領域における前記第２の半導体層の一部または全部をドライエッチングにより除去しゲートリセスを形成する工程と、前記レジストパターンを除去する工程と、前記レジストパターンを除去した後、前記ゲートリセスの底面及び側面に付着しているドライエッチング残渣を除去する工程と、前記ドライエッチング残渣を除去した後、前記ゲートリセスの底面、側面及び前記半導体層上に絶縁膜を形成する工程と、前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、前記半導体層上にソース電極及びドレイン電極を形成する工程と、を有し、前記ドライエッチング残渣を除去する工程は、アルカリ処理または超臨界水処理を含むことを特徴とする。
【０００８】
また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、前記レジストパターンの開口領域における前記第３の半導体層の一部または全部をドライエッチングにより除去しゲートリセスを形成する工程と、前記レジストパターンを除去する工程と、前記レジストパターンを除去した後、前記ゲートリセスの底面及び側面に付着しているドライエッチング残渣を除去する工程と、前記ドライエッチング残渣を除去した後、前記ゲートリセスの底面、側面及び前記半導体層上に絶縁膜を形成する工程と、前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、前記半導体層上にソース電極及びドレイン電極を形成する工程と、を有し、前記ドライエッチング残渣を除去する工程は、アルカリ処理または超臨界水処理を含むことを特徴とする。
【発明の効果】
【０００９】
開示の半導体装置の製造方法によれば、閾値電圧の変動が少なく均一な特性の半導体装置を製造することができ、また、製造される半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】通常の半導体装置の製造方法の工程図（１）
【図２】通常の半導体装置の製造方法の工程図（２）
【図３】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図４】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図５】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図６】通常の製造方法により製造された半導体装置のゲート−ソース電圧とドレイン電流の相関図
【図７】第１の実施の形態における製造方法により製造された半導体装置のゲート−ソース電圧とドレイン電流の相関図
【図８】通常の製造方法により製造された半導体装置のドレイン−ソース電圧とドレイン電流の相関図
【図９】第１の実施の形態における製造方法により製造された半導体装置のドレイン−ソース電圧とドレイン電流の相関図
【図１０】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１１】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１２】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１３】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図１４】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図１５】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図１６】第４の実施の形態における半導体装置の製造方法の工程図（１）
【図１７】第４の実施の形態における半導体装置の製造方法の工程図（２）
【図１８】第４の実施の形態における半導体装置の製造方法の工程図（３）
【図１９】第５の実施の形態における半導体装置の製造方法の工程図（１）
【図２０】第５の実施の形態における半導体装置の製造方法の工程図（２）
【図２１】第５の実施の形態における半導体装置の製造方法の工程図（３）
【図２２】第６の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図２３】第６の実施の形態におけるＰＦＣ回路の回路図
【発明を実施するための形態】
【００１１】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１２】
〔第１の実施の形態〕
前述したＭＩＳ構造のＨＥＭＴにおいて閾値変動が生じる原因の１つとしては、ゲートリセスを形成する際に行なわれるドライエッチング等により残渣が生成され、この残渣が残った状態で絶縁膜が成膜されてＨＥＭＴが作製されることによるものが考えられる。このことについて、以下のＭＩＳ構造のＨＥＭＴの製造方法に基づき詳しく説明する。
【００１３】
最初に、図１（ａ）に示すように、半絶縁性のＳｉＣ基板４１１上に、有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法によるエピタキシャル成長により、ｉ−ＧａＮ電子走行層４１２、ＡｌＧａＮ電子供給層４１３を形成する。これにより、電子走行層４１２と電子供給層４１３との界面の近傍における電子走行層４１２には２ＤＥＧ４１２ａが形成される。
【００１４】
次に、図１（ｂ）に示すように、ＡｌＧａＮ電子供給層４１３の表面の所定の領域にソース電極４１４及びドレイン電極４１５を形成する。
【００１５】
次に、図１（ｃ）に示すように、ゲートリセス４２１を形成する。具体的には、ゲートリセス４２１が形成される領域に開口領域を有するレジストパターン４２０を形成した後、塩素系ガス（塩素成分を含むガス）を用いたＲＩＥ（Reactive Ion Etching）等によるドライエッチングを行なう。これによりレジストパターンの形成されていない領域のＡｌＧａＮ電子供給層４１３の一部を除去することができ、ゲートリセス４２１を形成することができる。尚、この際に後述するドライエッチング残渣４２２が生成される。
【００１６】
次に、図２（ａ）に示すように、レジストパターン４２０を有機溶剤等により除去する。ここで、ゲートリセス４２１の底面及び側面等には、ドライエッチング等により生成されたドライエッチング残渣４２２が付着しているが、このドライエッチング残渣４２２は、Ｇａ、Ａｌ、Ｃ、Ｃｌ等を含む生成物であり、有機溶剤では除去することができない。よって、ゲートリセス４２１の底面及び側面等には、ドライエッチング残渣４２２が付着したままの状態となっている。尚、このドライエッチング残渣４２２は、主にＲＩＥ等によるドライエッチングにおいて生成されるものと推察されるが、レジストパターンを形成する際のポストベーク等においても生成される場合がある。また、本実施の形態においては、エッチングガスや酸素に起因して生成される半導体変質層についてもドライエッチング残渣に含まれるものとして説明する場合がある。
【００１７】
次に、図２（ｂ）に示すように、ゲートリセス４２１が形成されている領域を含むＡｌＧａＮ電子供給層４１３の表面に絶縁膜４３１を形成する。
【００１８】
次に、図２（ｃ）に示すように、ゲートリセス４２１が形成されている領域において、絶縁膜４３１を介してゲート電極４３２を形成する。これにより半導体装置４１０が作製される。
【００１９】
このような製造方法により製造される半導体装置４１０であるＭＩＳ構造のＨＥＭＴでは、絶縁膜４３１の下のゲートリセス４２１の表面等に、ドライエッチング残渣４２２が残ったままの状態で絶縁膜４３１が成膜される。これにより、このドライエッチング残渣４２２に起因するトラップ準位が形成され、このトラップ準位への電子の捕獲及び放出により、ゲート電極４３２の直下における２ＤＥＧ４１２ａの電子の分布に影響が及ぼされ、閾値電圧の変動が生じると考えられる。また、このようなドライエッチング残渣４２２は、均一に生成されるものではないことから、歩留まりの低下も生じるものと推察される。
【００２０】
ところで、このようなドライエッチング残渣４２２は、レジストパターン４２０を除去した後等に、酸等を用いて十分な洗浄等を行なうことにより除去することが可能である。しかしながら、ソース電極４１４及びドレイン電極４１５を形成した後に、例えば、ドライエッチング残渣４２２を除去するために酸を用いた洗浄を行なった場合、ソース電極４１４及びドレイン電極４１５にダメージを与えてしまう。この場合、製造されるＭＩＳ構造のＨＥＭＴの特性が低下し、歩留まりの低下を招いてしまう。尚、通常は、ソース電極４１４及びドレイン電極４１５が形成された後に、ソース電極４１４及びドレイン電極４１５をオーミック接触させるための高温の熱処理が行なわれる。
【００２１】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図３〜図５に基づき説明する。
【００２２】
最初に、図３（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、第１の半導体層となる電子走行層１２、第２の半導体層となる電子供給層１３からなる半導体層を順次形成する。尚、電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。電子供給層１３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口領域を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、このドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
【００２３】
次に、図３（ｂ）に示すように、電子供給層１３の表面に、レジストパターン２１を形成する。レジストパターン２１は、電子供給層１３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス２２が形成される領域に開口領域２１ａを有するレジストパターン２１を形成する。
【００２４】
次に、図３（ｃ）に示すように、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域、即ち、開口領域２１ａにおける電子供給層１３の一部又は全部を除去し、ゲートリセス２２を形成する。
【００２５】
次に、図４（ａ）に示すように、レジストパターン２１を有機溶剤等により除去する。これにより、レジストパターン２１は除去されるが、ＲＩＥ等のドライエッチングを行なうことにより生成されたドライエッチング残渣２３は、ゲートリセス２２の底面及び側面等に付着したままの状態となっている。
【００２６】
次に、図４（ｂ）に示すように、アルカリ処理により、ゲートリセス２２の底面及び側面等に付着しているドライエッチング残渣２３を除去する。具体的には、水酸化カリウム水溶液を用いて、ドライエッチング残渣２３を除去する。ドライエッチング残渣２３は、アルカリ処理により除去することが可能であるが、これ以外にも、酸処理、有機処理、水洗処理、過熱水蒸気処理、超臨界水処理、超臨界二酸化炭素処理、熱処理、プラズマ処理、紫外線処理によっても除去することが可能である。また、上述した処理方法を複数組み合わせて連続して行なってもよい。
【００２７】
酸処理としては、塩酸、フッ酸、硝酸、硫酸、リン酸、ホウ酸、または、これらの酸と過酸化水素との混合物のうちから選ばれる１又は２以上のものを用いた処理が挙げられる。
【００２８】
また、アルカリ処理としては、水酸化カリウムの他、水酸化ナトリウム、アンモニア、水酸化カルシウム、水酸化テトラメチルアンモニウム、または、これらのアルカリと過酸化水素との混合物のうちから選ばれる１又は２以上のものを用いた処理が挙げられる。
【００２９】
また、有機処理としては、アルコール類、アルデヒド類、ケトン類、カルボン酸類のうちから選ばれる１又は２以上のものを用いた処理が挙げられる。
【００３０】
また、熱処理、プラズマ処理、紫外線処理を行なう場合には、後述する絶縁膜３１を成膜する際に用いられる成膜装置のチャンバー内において行なわれることが好ましい。
【００３１】
尚、超臨界水処理とは、高温高圧下における超臨界状態の水を用いた処理であり、超臨界二酸化炭素処理とは、高温高圧下における超臨界状態の二酸化炭素を用いた処理である。
【００３２】
次に、図４（ｃ）に示すように、ゲートリセス２２の底面、側面及び電子供給層１３上に絶縁膜３１を形成する。本実施の形態では、この絶縁膜３１は、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。具体的には、絶縁膜３１として酸化アルミニウム膜を約１０ｎｍの厚さ成膜することにより形成している。絶縁膜３１の成膜方法としては、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタリング等が挙げられる。
【００３３】
尚、絶縁膜３１は、上述した酸化アルミニウム以外にも、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗ等の酸化物、窒化物、または、酸窒化物により形成してもよい。
【００３４】
次に、図５（ａ）に示すように、ゲートリセス２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
【００３５】
次に、図５（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、絶縁膜３１の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の絶縁膜３１を除去し電子供給層１３を露出させ開口領域を形成する。この後、レジストパターンを除去し、再び、絶縁膜３１の表面等に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成されている金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜された金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３１に開口領域を形成するためのレジストパターンと、ソース電極３３及びドレイン電極３４を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。
【００３６】
以上により、本実施の形態における半導体装置の製造方法により、半導体装置１０を製造することができる。
【００３７】
尚、本実施の形態は、ゲートリセスとゲート絶縁膜を有する電界効果トランジスタであれば、如何なる構造のものについても適用可能である。また、ゲート電極、ソース電極は、ドレイン電極の形成方法は他の方法により形成してもよく、更に、オーミックコンタクトさせることができれば熱処理等を行なう必要はない。また、ゲート電極形成した後に熱処理を行なう工程を含むものであってもよい。
【００３８】
次に、図１及び図２に示す製造方法により製造された半導体装置４１０と、図３から図５に示す製造方法により製造された半導体装置１０との特性について説明する。図６は、半導体装置４１０におけるゲート−ソース電圧Ｖｇｓと、ドレイン電流Ｉｄとの関係を示すものであり、図７は、半導体装置１０におけるゲート−ソース電圧Ｖｇｓと、ドレイン電流Ｉｄとの関係を示すものである。双方とも最初にゲート−ソース電圧Ｖｇｓを約７Ｖまで印加しながら１回目の測定を行なった後に降圧し、再度ゲート−ソース電圧Ｖｇｓを印加しながら２回目の測定を行なったものである。図６に示されるように、半導体装置４１０では、１回目の測定に対し２回目の測定の閾値電圧は約３．１０Ｖ正方向にシフトしているが、図７に示されるように、半導体装置１０では、１回目の測定に対し２回目の測定の閾値電圧は約１．２６Ｖ正方向にシフトしている。即ち、本実施の形態の製造方法により製造した半導体装置１０の方が閾値電圧のシフトは少なく安定的である。これは本実施の形態における半導体装置の製造方法では、リセス形成後にドライエッチング残渣を除去する処理を行なっているため、ドライエッチング残渣は存在しておらず、ドライエッチング残渣等に起因する準位に電子がトラップされないからであると考えられる。
【００３９】
また、図８は、半導体装置４１０におけるドレイン−ソース電圧Ｖｄｓと、ドレイン電流Ｉｄとの関係を示すものであり、図９は、半導体装置１０におけるドレイン−ソース電圧Ｖｄｓと、ドレイン電流Ｉｄとの関係を示すものである。双方ともゲート−ソース電圧Ｖｇｓを変化させた場合において、ドレイン−ソース電圧Ｖｄｓとドレイン電流Ｉｄとの関係を示すものであり、イニシャルバイアスポイント（Ｖｄｓ、Ｖｇｓ）が、（０Ｖ、０Ｖ）の場合と、（５０Ｖ、０Ｖ）の場合を示す。半導体装置４１０では、イニシャルバイアスポイントが（５０Ｖ、０Ｖ）の場合におけるドレイン電流Ｉｄは低く、イニシャルバイアスポイントが（０Ｖ、０Ｖ）の場合と比べて大きく変化しており、大きな電流コプラス現象が確認される。これに対し、本実施の形態における半導体装置の製造方法により製造された半導体装置１０では、イニシャルバイアスポイントが（５０Ｖ、０Ｖ）の場合、（０Ｖ、０Ｖ）の場合と比べてドレイン電流Ｉｄの変化は少なく、電流コプラス現象が抑制されている。これは本実施の形態における半導体装置の製造方法では、リセス形成後にドライエッチング残渣を除去する処理を行なっているため、ドライエッチング残渣は存在していないからであると考えられる。
【００４０】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図１０〜図１２に基づき説明する。
【００４１】
最初に、図１０（ａ）に示すように、Ｓｉ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、第１の半導体層である電子走行層１２、第２の半導体層である電子供給層１３、第３の半導体層であるキャップ層１４からなる半導体層を順次形成する。尚、電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。電子供給層１３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされている。また、キャップ層１４は厚さが約１０ｎｍのｎ−ＧａＮにより形成されており、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口領域を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、このドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
【００４２】
次に、図１０（ｂ）に示すように、キャップ層１４の表面にレジストパターン２１を形成する。レジストパターン２１は、キャップ層１４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス２２１が形成される領域に開口領域２１ａを有するレジストパターン２１を形成する。
【００４３】
次に、図１０（ｃ）に示すように、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域、即ち、開口領域２１ａにおけるキャップ層１４の一部又は全部を除去し、ゲートリセス２２１を形成する。
【００４４】
次に、図１１（ａ）に示すように、レジストパターン２１を有機溶剤等により除去する。これにより、レジストパターン２１は除去されるが、ＲＩＥ等のドライエッチングを行なうことにより生成されたドライエッチング残渣２３は、ゲートリセス２２１の底面及び側面等に付着したままの状態となっている。
【００４５】
次に、図１１（ｂ）に示すように、超臨界水処理とフッ酸処理を行なうことにより、ゲートリセス２２１の底面及び側面等に付着しているドライエッチング残渣２３を除去する。尚、ドライエッチング残渣２３のうち半導体変質層についてはフッ酸により除去され、その他のドライエッチング残渣２３については、超臨界水により除去される。ドライエッチング残渣２３は、上記の方法以外にも、酸処理、有機処理、水洗処理、過熱水蒸気処理、超臨界水処理、超臨界二酸化炭素処理、熱処理、プラズマ処理、紫外線処理によっても除去することが可能である。また、上述した処理方法を複数組み合わせて連続して行なうものであってもよい。尚、前述したように、超臨界水処理とは、高温高圧下における超臨界状態の水を用いた処理である。
【００４６】
次に、図１１（ｃ）に示すように、ゲートリセス２２１の底面、側面及びキャップ層１４上に絶縁膜３１を形成する。本実施の形態では、この絶縁膜３１は、五酸化タンタル（Ｔａ２Ｏ５）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。具体的には、絶縁膜３１として五酸化タンタル膜を約５０ｎｍの厚さ成膜することにより形成している。
【００４７】
次に、図１２（ａ）に示すように、ゲートリセス２２１が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
【００４８】
次に、図１２（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、絶縁膜３１の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の絶縁膜３１及びキャップ層１４を除去し、電子供給層１３を露出させて開口領域を形成する。この後、レジストパターンを除去し、再び、絶縁膜３１の表面等にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３１に開口領域を形成するためのレジストパターンと、ソース電極３３及びドレイン電極３４を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。また、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。
【００４９】
以上により、本実施の形態における半導体装置の製造方法により、半導体装置１１０を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００５０】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図１３〜図１５に基づき説明する。
【００５１】
最初に、図１３（ａ）に示すように、ＧａＮ等からなる基板１１上に、ＭＯＶＰＥにより、電子走行層１２、電子供給層１３、ｎ−ＧａＮからなる保護層１５、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなるキャップ層１４からなる半導体層を順次形成する。尚、これらの層はエピタキシャル成長させることにより形成されている。第１の半導体層となる電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子供給層１３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされている。ｎ−ＧａＮからなる保護層１５は厚さが約１０ｎｍとなるように形成されており、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされている。ｉ−ＡｌＮからなるキャップ層１６は厚さが約２μｍとなるように形成されている。第３の半導体層となるｎ−ＧａＮからなるキャップ層１４は厚さが約１０ｎｍとなるように形成されており、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口領域を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、このドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
【００５２】
次に、図１３（ｂ）に示すように、キャップ層１４の表面にレジストパターン２１を形成する。レジストパターン２１は、キャップ層１４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス２２２が形成される領域に開口領域２１ａを有するレジストパターン２１を形成する。
【００５３】
次に、図１３（ｃ）に示すように、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域におけるキャップ層１４、キャップ層１６、保護層１５及び電子供給層１３の一部又は全部を除去する。即ち、レジストパターン２１の開口領域２１ａにおけるｎ−ＧａＮからなるキャップ層１４、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなる保護層１５及び電子供給層１３の一部又は全部を除去し、ゲートリセス２２２を形成する。
【００５４】
次に、図１４（ａ）に示すように、レジストパターン２１を有機溶剤等により除去する。これにより、レジストパターン２１は除去されるが、ＲＩＥ等のドライエッチングを行なうことにより生成されたドライエッチング残渣２３は、ゲートリセス２２２の底面及び側面等に付着したままの状態となっている。
【００５５】
次に、図１４（ｂ）に示すように、硫酸過水による処理とフッ酸処理を行なうことにより、ゲートリセス２２２の底面及び側面等に付着しているドライエッチング残渣２３を除去する。尚、ドライエッチング残渣２３のうち半導体変質層についてはフッ酸により除去され、その他のドライエッチング残渣２３については、硫酸過水により除去される。ドライエッチング残渣２３は、上記の方法以外にも、酸処理、有機処理、水洗処理、過熱水蒸気処理、超臨界水処理、超臨界二酸化炭素処理、熱処理、プラズマ処理、紫外線処理によっても除去することが可能である。また、上述した処理方法を複数組み合わせて連続して行なうものであってもよい。
【００５６】
次に、図１４（ｃ）に示すように、ゲートリセス２２２の底面、側面及びｎ−ＧａＮからなるキャップ層１４上に絶縁膜３１を形成する。本実施の形態では、この絶縁膜３１は、窒化シリコン（Ｓｉ２Ｎ４）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。具体的には、絶縁膜３１として窒化シリコン膜を約２０ｎｍの厚さ成膜することにより形成している。
【００５７】
次に、図１５（ａ）に示すように、ゲートリセス２２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、不図示のレジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
【００５８】
次に、図１５（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、絶縁膜３１の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なう。これにより、レジストパターンが形成されていない領域における絶縁膜３１、ｎ−ＧａＮからなるキャップ層１４、ｉ−ＡｌＮからなるキャップ層１６、ｎ−ＧａＮからなる保護層１５を除去し、電子供給層１３を露出させ開口領域を形成する。この後、レジストパターンを除去し、再び、絶縁膜３１の表面等にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３１に開口領域を形成するためのレジストパターンと、ソース電極３３及びドレイン電極３４を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。また、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。
【００５９】
以上により、本実施の形態における半導体装置の製造方法により、半導体装置２１０を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００６０】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図１６〜図１８に基づき説明する。
【００６１】
最初に、図１６（ａ）に示すように、サファイア（Ａｌ２Ｏ３）等からなる基板１１上に、ＭＯＶＰＥにより、第１の半導体層となる電子走行層１２、第２の半導体層となる電子供給層１３、第３の半導体層となるキャップ層１４からなる半導体層を順次形成する。尚、これらの層はエピタキシャル成長させることにより形成されている。電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。電子供給層１３は厚さが約３０ｎｍのｉ−ＩｎＡｌＮにより形成されており、不純物元素はドープされてはいないが、例えば、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされているｎ−ＩｎＡｌＮ等を用いてもよい。キャップ層１４は厚さが約１０ｎｍのｎ−ＧａＮにより形成されており、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口領域を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、このドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
【００６２】
次に、図１６（ｂ）に示すように、キャップ層１４の表面に、レジストパターン２１を形成する。レジストパターン２１は、キャップ層１４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。これにより、後述するゲートリセス２２３が形成される領域に開口領域２１ａを有するレジストパターン２１を形成する。
【００６３】
次に、図１６（ｃ）に示すように、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域、即ち、開口領域２１ａにおけるキャップ層１４及び電子供給層１３の一部又は全部を除去する。これにより、ゲートリセス２２３を形成する。
【００６４】
次に、図１７（ａ）に示すように、レジストパターン２１を有機溶剤等により除去する。これにより、レジストパターン２１は除去されるが、ＲＩＥ等を行なうことにより生成されたドライエッチング残渣２３は、ゲートリセス２２３の底面及び側面等に付着したままの状態となっている。
【００６５】
次に、図１７（ｂ）に示すように、ＮＭＰ（N−Methyl−2−Pyrrolidone）による前処理（有機処理）を行なった後、硫酸過水による処理とフッ酸処理を行なうことにより、ゲートリセス２２３の底面及び側面等に付着しているドライエッチング残渣２３を除去する。尚、ドライエッチング残渣２３のうち半導体変質層についてはフッ酸により除去され、その他のドライエッチング残渣２３は、硫酸過水により除去される。ドライエッチング残渣２３は、上記の方法以外にも、酸処理、有機処理、水洗処理、過熱水蒸気処理、超臨界水処理、超臨界二酸化炭素処理、熱処理、プラズマ処理、紫外線処理によっても除去することが可能である。また、上述した処理方法を複数組み合わせて連続して行なうものであってもよい。
【００６６】
次に、図１７（ｃ）に示すように、ゲートリセス２２３の底面、側面及びキャップ層１４上に絶縁膜３１を形成する。本実施の形態では、この絶縁膜３１は、ＨｆＡｌＯ膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。具体的には、絶縁膜３１としてＨｆＡｌＯ膜を約１０ｎｍの厚さ成膜することにより形成している。
【００６７】
次に、図１８（ａ）に示すように、ゲートリセス２２３が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
【００６８】
次に、図１８（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、絶縁膜３１の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の絶縁膜３１キャップ層１４を除去し、電子供給層１３を露出させ開口領域を形成する。この後、レジストパターンを除去し、再び、絶縁膜３１の表面等にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、上記においては、レジストパターンを２回形成する場合について説明したが、絶縁膜３１に開口領域を形成するためのレジストパターンと、ソース電極３３及びドレイン電極３４を形成する際のレジストパターンとを兼用させることも可能である。この場合、レジストパターンの形成は１回でよい。また、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。
【００６９】
以上により、本実施の形態における半導体装置の製造方法により、半導体装置３１０を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００７０】
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図１９〜図２１に基づき説明する。
【００７１】
最初に、図１９（ａ）に示すように、半絶縁性のＳｉＣ等からなる基板１１上に、ＭＯＶＰＥによるエピタキシャル成長により、第１の半導体層となる電子走行層１２、第２の半導体層となる電子供給層１３からなる半導体層を順次形成する。尚、電子走行層１２は厚さが約３μｍのｉ−ＧａＮにより形成されている。電子供給層１３は厚さが約３０ｎｍのｎ−ＡｌＧａＮにより形成されており、不純物元素としてＳｉが、不純物濃度が５×１０１８ｃｍ−３となるようにドープされている。これにより、電子走行層１２と電子供給層１３との界面の近傍における電子走行層１２には２ＤＥＧ１２ａが形成される。この後、図示はしないが素子分離領域を形成する。具体的には、素子分離領域を形成するためのフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域が形成される領域に開口領域を有するレジストパターンを形成する。更に、この後、塩素成分を含むガスを用いたドライエッチングを行い、このドライエッチングされた領域に絶縁膜を形成することにより、または、所定の元素のイオン注入を行なうことにより素子分離領域を形成する。
【００７２】
次に、図１９（ｂ）に示すように、ソース電極３３及びドレイン電極３４を形成する。具体的には、電子供給層１３の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことによりソース電極３３及びドレイン電極３４が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約２０ｎｍのＴａ膜、厚さが約２００ｎｍのＡｌ膜を順次成膜することにより金属膜を形成する。この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりソース電極３３及びドレイン電極３４が形成される。この後、４００℃〜１０００℃の温度、例えば、５５０℃で熱処理を行なうことにより、ソース電極３３及びドレイン電極３４をオーミックコンタクトさせる。尚、ソース電極３３及びドレイン電極３４は、電子走行層１２上に形成されたものであってもよい。
【００７３】
次に、図１９（ｃ）に示すように、後述するゲートリセス２２を形成するためのレジストパターン２１を形成する。レジストパターン２１は、電子供給層１３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより形成する。このようにして後述するゲートリセス２２が形成される領域に開口領域２１ａを有するレジストパターン２１を形成する。
【００７４】
次に、図２０（ａ）に示すように、塩素成分を含むガスを用いたＲＩＥ等のドライエッチングを行なうことにより、レジストパターン２１が形成されていない領域、即ち、開口領域２１ａにおける電子供給層１３の一部又は全部を除去し、ゲートリセス２２を形成する。
【００７５】
次に、図２０（ｂ）に示すように、レジストパターン２１を有機溶剤等により除去する。これにより、レジストパターン２１は除去されるが、ＲＩＥ等を行なうことにより生成されたドライエッチング残渣２３は、ゲートリセス２２の底面及び側面等に付着したままの状態となっている。
【００７６】
次に、図２０（ｃ）に示すように、ソース電極３３及びドレイン電極３４を覆う保護膜４１を形成した後、硫酸過水による処理とフッ酸処理を行なうことにより、ゲートリセス２２の底面及び側面等に付着しているドライエッチング残渣２３を除去する。具体的には、ソース電極３３及びドレイン電極３４を含む領域上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３３及びドレイン電極３４の全体が覆われるようにレジストパターンからなる保護膜４１を形成する。この後、硫酸過水による処理とフッ酸処理を行なうことにより、ゲートリセス２２２の底面及び側面等に付着しているドライエッチング残渣２３を除去する。尚、ソース電極３３及びドレイン電極３４は、レジストパターンからなる保護膜４１により覆われているため、ドライエッチング残渣２３を除去する際に、ソース電極３３及びドレイン電極３４が影響を受けることはない。ドライエッチング残渣２３は、上記以外にも、酸処理、有機処理、水洗処理、過熱水蒸気処理、超臨界水処理、超臨界二酸化炭素処理、熱処理、プラズマ処理、紫外線処理によっても除去することが可能である。また、上述した処理方法を複数組み合わせて連続して行なうものであってもよい。
【００７７】
次に、図２１（ａ）に示すように、ｎ−ＡｌＧａＮ電子供給層１３の表面及びゲートリセス２２上に絶縁膜３１を形成する。本実施の形態では、この絶縁膜３１は、酸化アルミニウム（Ａｌ２Ｏ３）膜を厚さが２ｎｍ〜２００ｎｍとなるように成膜することにより形成する。具体的には、絶縁膜３１として酸化アルミニウム膜を約１０ｎｍの厚さ成膜することにより形成している。絶縁膜３１の成膜方法としては、ＣＶＤ、ＡＬＤ、スパッタリング等が挙げられる。
【００７８】
次に、図２１（ｂ）に示すように、ゲートリセス２２が形成されている領域上に、絶縁膜３１を介しゲート電極３２を形成する。具体的には、絶縁膜３１上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３２が形成される領域に開口領域を有する不図示のレジストパターンを形成する。この後、真空蒸着により厚さが約３０ｎｍのＮｉ膜、厚さが約４００ｎｍのＡｕ膜を順次成膜することにより金属膜を形成する。更に、この後、有機溶剤等を用いたリフトオフを行なうことにより、レジストパターン上に形成された金属膜がレジストパターンとともに除去され、レジストパターンの形成されていない領域に成膜されている金属膜によりゲート電極３２が形成される。
【００７９】
以上により、本実施の形態における半導体装置の製造方法により、半導体装置１０ａを製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００８０】
〔第６の実施の形態〕
次に、第６の実施の形態について説明する。本実施の形態は、第１から第５の実施の形態において製造された半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２２に基づき説明する。尚、図２２は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第５の実施の形態に示されているものとは、異なっている。
【００８１】
最初に、第１から第５の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ３１０を形成する。この半導体チップ３１０をリードフレーム３２０上に、ハンダ等のダイアタッチ剤３２１により固定する。
【００８２】
次に、ゲート電極３２をゲートリード３２２にボンディングワイヤ３３２により接続し、ソース電極３３をソースリード３２３にボンディングワイヤ３３３により接続し、ドレイン電極３４をドレインリード３２４にボンディングワイヤ３３４により接続する。尚、ボンディングワイヤ３３２、３３３、３３４はＡｌ等の金属材料により形成されている。
【００８３】
次に、トランスファーモールド法によりモールド樹脂３４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００８４】
次に、図２３に基づき第１から第５の実施の形態において製造された半導体装置であるＧａＮ系の半導体材料のＨＥＭＴ３５０を用いたＰＦＣ（Power Factor Correction）回路について説明する。このＰＦＣ回路は不図示の回路基板上に形成されるものであり、ＨＥＭＴ３５０の他、ダイオードブリッジ３６１、第１のコンデンサ３６２、チョークコイル３６３、ダイオード３６４、第２のコンデンサ３６５を有している。ダイオードブリッジ３６１の入力側は、入力端子３７１及び３７２を介し交流（ＡＣ）電源に接続されている。ダイオードブリッジ３６１の出力側の一方の端子は、第１のコンデンサ３６２の一方の端子、ＨＥＭＴ３５０のソース電極３３（Ｓ）、第２のコンデンサ３６５の一方の端子及び出力端子３７３に接続されている。また、ダイオードブリッジ３６１の出力側の他方の端子は、第１のコンデンサ３６２の他方の端子及びチョークコイル３６３の一方の端子に接続されている。チョークコイル３６３の他方の端子は、ＨＥＭＴ３５０のドレイン電極３４（Ｄ）、ダイオード３６４のアノード端子が接続されている。ダイオード３６４のカソード端子は、第２のコンデンサ３６５の他方の端子及び出力端子３７４に接続されている。尚、ＨＥＭＴ３５０のゲート電極３２（Ｇ）は、不図示のゲートドライバが接続されている。これにより、このＰＦＣ回路では、出力端子３７３及び３７４を介し直流（ＤＣ）電力を得ることができる。このようなＰＦＣ回路は、サーバ電源等に組み込まれて用いられるものであり、高調波成分を除去することができ、力率を高めることができる。
【００８５】
本実施の形態の形態におけるＰＦＣ回路では、特性が均一で歩留まりの高い第１から第５の実施の形態における半導体装置が用いられているため、低コストで信頼性が高く安定した電力供給を行なうことができる。
【００８６】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８７】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板上に、第１の半導体層及び第２の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第２の半導体層の一部または全部をドライエッチングにより除去しゲートリセスを形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後、ゲートリセスの底面及び側面に付着しているドライエッチング残渣を除去する工程と、
前記ドライエッチング残渣を除去した後、前記ゲートリセスの底面、側面及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２）
基板上に、第１の半導体層、第２の半導体層及び第３の半導体層が順次形成されている半導体層の表面にレジストパターンを形成する工程と、
前記レジストパターンの開口領域における前記第３の半導体層の一部または全部をドライエッチングにより除去しゲートリセスを形成する工程と、
前記レジストパターンを除去する工程と、
前記レジストパターンを除去した後、ゲートリセスの底面及び側面に付着しているドライエッチング残渣を除去する工程と、
前記ドライエッチング残渣を除去した後、前記ゲートリセスの底面、側面及び前記半導体層上に絶縁膜を形成する工程と、
前記ゲートリセスが形成されている領域に前記絶縁膜を介しゲート電極を形成する工程と、
前記半導体層上にソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記３）
前記半導体層は、第２の半導体層上に形成された第３の半導体層を有しており、前記ゲートリセスは、前記第３の半導体層の全部及び前記第２の半導体層の一部または全部を除去することにより形成されるものであることを特徴とする付記１に記載の半導体装置の製造方法。
（付記４）
前記第２の半導体層上には、ｎ−ＧａＮ層が形成されており、前記ｎ−ＧａＮ層上には、ＡｌＮ層が形成されており、前記ＡｌＮ層上に前記第３の半導体層が形成されているものであることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）
前記残渣除去工程は、酸処理、アルカリ処理、有機処理、水洗処理、過熱水蒸気処理、超臨界水処理、超臨界二酸化炭素処理、熱処理、プラズマ処理、紫外線処理のうちから選ばれる１または２以上の処理であることを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
（付記６）
前記残渣除去工程は、酸処理、アルカリ処理、有機処理、水洗処理、過熱水蒸気処理、超臨界水処理、超臨界二酸化炭素処理、熱処理、プラズマ処理、紫外線処理のうちから選ばれる２以上の処理であって、前記２以上の処理を連続して行なうものであることを特徴とする付記１から４のいずれかに記載の半導体装置の製造方法。
（付記７）
前記酸処理は、塩酸、フッ酸、硝酸、硫酸、リン酸、ホウ酸、または、前記酸と過酸化水素の混合物のうちから選ばれる１または２以上のものにより行なわれるものであることを特徴とする付記５または６に記載の半導体装置の製造方法。
（付記８）
前記アルカリ処理は、水酸化カリウム、水酸化ナトリウム、アンモニア、水酸化カルシウム、水酸化テトラメチルアンモニウム、または、前記アルカリと過酸化水素の混合物のうちから選ばれる１または２以上のものにより行なわれるものであることを特徴とする付記５または６に記載の半導体装置の製造方法。
（付記９）
前記有機処理は、アルコール類、アルデヒド類、ケトン類、カルボン酸類、または、前記材料の誘導体のうちから選ばれる１または２以上のものにより行なわれるものであることを特徴とする付記５または６に記載の半導体装置の製造方法。
（付記１０）
前記熱処理、前記プラズマ処理、前記紫外線処理は、前記絶縁膜を形成する際に用いられる装置内で行なわれるものであることを特徴とする付記５または６に記載の半導体装置の製造方法。
（付記１１）
前記半導体層は、エピタキシャル成長により形成されているものであることを特徴とする付記１から１０のいずれかに記載の半導体装置の製造方法。
（付記１２）
前記半導体層は、窒化物半導体により形成されているものであることを特徴とする付記１から１１のいずれかに記載の半導体装置の製造方法。
（付記１３）
前記第１の半導体層はｉ−ＧａＮを含むものであることを特徴とする付記１から１２のいずれかに記載の半導体装置の製造方法。
（付記１４）
前記第２の半導体層は、ＡｌＧａＮまたはＩｎＡｌＮのいずれかを含むものであることを特徴とする付記１から１３のいずれかに記載の半導体装置の製造方法。
（付記１５）
前記ゲート電極を形成した後、前記ソース電極及び前記ドレイン電極の形成される領域における前記絶縁膜を除去し、前記半導体層を露出させる工程と、
前記半導体層が露出した領域に前記ソース電極及び前記ドレイン電極を形成する工程と、
を有することを特徴とする付記１から１４のいずれかに記載の半導体装置の製造方法。
（付記１６）
前記半導体層上にソース電極及びドレイン電極を形成する工程は、前記半導体層上にレジストパターンを形成する工程の前に行なわれるものであって、
前記レジストパターンを除去する工程の後、前記ソース電極及び前記ドレイン電極を保護する保護膜を形成する工程を有し、
前記保護膜を形成した後、前記ドライエッチング残渣を除去する工程を行なうものであることを特徴とする付記１から１４のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記ソース電極及び前記ドレイン電極は、前記第１の半導体層または前記第２の半導体層上に形成されているものであることを特徴とする付記１５または１６に記載の半導体装置の製造方法。
（付記１８）
前記ドライエッチングは、塩素成分を含むガスを用いて行なわれるものであることを特徴とする付記１から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記絶縁膜は、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ、Ｗの酸化物、窒化物、または、酸窒化物より選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする付記１から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記半導体装置は、ＨＥＭＴであることを特徴とする付記１から１９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００８８】
１１        基板
１２        電子走行層（第１の半導体層）
１２ａ      ２ＤＥＧ
１３        電子供給層（第２の半導体層）
２１        レジストパターン
２１ａ      開口領域
２２        ゲートリセス
２３        ドライエッチング残渣
３１        絶縁膜
３２        ゲート電極
３３        ソース電極
３４        ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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