(57)【特許請求の範囲】
【請求項１】
第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、
前記複数の記憶素子セルの各々の領域において前記第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、
前記複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に設けられ、前記セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルと
を含み、前記第１のＮウェルと前記第２のＮウェルとは一体であり１つの連続したウェル領域を構成し、前記第１のＰウェルと前記第２のＰウェルとは一体であり１つの連続したウェル領域を構成する半導体回路。
【請求項２】
前記第２のＮウェルには、前記第１及び第２のＮウェルの電位を第１の電位に固定する電位接続部が設けられ、前記第２のＰウェルには、前記第１及び第２のＰウェルの電位を第２の電位に固定する電位接続部が設けられる請求項１記載の半導体回路。
【請求項３】
前記第２のＮウェル及び前記第２のＰウェルの少なくとも一方にトランジスタが設けられる請求項１又は２記載の半導体回路。
【請求項４】
前記第２のＮウェル及び前記第２のＰウェルは、前記複数の記憶素子セルの複数個おきに設けられる請求項１乃至３何れか一項記載の半導体回路。
【請求項５】
第１の方向に延展するセル配置列上に並べられる複数の記憶素子であって、前記第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェル上に形成された記憶素子と、
前記記憶素子のうち少なくとも２つの互いに隣接する記憶素子の間に設けられ、前記セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルと
を含み、前記第１のＮウェルと前記第２のＮウェルとは一体であり１つの連続したウェル領域を構成し、前記第１のＰウェルと前記第２のＰウェルとは一体であり１つの連続したウェル領域を構成し、前記複数の記憶素子は１つのデータの各ビットを格納する半導体回路。
【請求項６】
前記複数の記憶素子の少なくとも１つに格納されるデータは他の複数の記憶素子に格納されるデータから求められた値である請求項５記載の半導体回路。
【請求項７】
前記第２のＮウェルには、前記第１及び第２のＮウェルの電位を第１の電位に固定する電位接続部が設けられ、前記第２のＰウェルには、前記第１及び第２のＰウェルの電位を第２の電位に固定する電位接続部が設けられる請求項５又は６記載の半導体回路。
【請求項８】
第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェル上に設けられた記憶素子セルを、前記第１の方向に延展するセル配置列上に複数個配置し、
前記複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に、前記セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルを含むセルを配置することにより、前記第１のＮウェルと前記第２のＮウェルとは一体であり１つの連続したウェル領域を構成し、前記第１のＰウェルと前記第２のＰウェルとは一体であり１つの連続したウェル領域を構成する
各段階をコンピュータにより実行する回路素子セルの配置方法。
【請求項９】
少なくとも１つの記憶素子セルとそれに隣接する前記第２のＮウェル及び前記第２のＰウェルを含むセルとは一体であり、１つのスタンダードセルとして同時に配置される請求項８記載の回路素子セルの配置方法。
【請求項１０】
前記第１及び第２のＮウェルの電位を第１の電位に固定する電位接続部を前記第２のＮウェルに設けるとともに、前記第１及び第２のＰウェルの電位を第２の電位に固定する電位接続部を前記第２のＰウェルに設ける
段階を更に含む請求項８又は９記載の回路素子セルの配置方法。
【請求項１１】
前記第１のＮウェルは、前記複数の記憶素子セルのうち少なくとも２つの互いに隣接する第１記憶素子セル及び第２記憶素子セルのうちの前記第１記憶素子セルの領域に設けられたＮウェルであって、前記第１のＰウェルは前記第２記憶素子セルの領域に設けられたＰウェルであって、
前記第１記憶素子セルの領域に設けられた前記第１のＮウェルと前記第２のＮウェルとが一体であり、前記第２記憶素子セルの領域に設けられた前記第１のＰウェルと前記第２のＰウェルとが一体である請求項１記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、セルの配置、半導体回路、及び回路素子セルの配置方法に関する。
【背景技術】
【０００２】
セルベース設計においては、予め設計済みの種々の論理セルをライブラリとして登録しておき、これらを組み合わせてＬＳＩ（大規模集積回路）を設計する。予め用意された論理セルはスタンダードセルと呼ばれ、基本ゲート回路であったり、フリップフロップ等のより複雑な論理回路であったりしてよい。またセルベース設計において組み込むセルとしては、より大規模な回路であるＲＯＭやＲＡＭ、ＡＤコンバータ等のマクロセル等を含んでよい。
【０００３】
図１は、セルベース設計におけるスタンダードセル配置領域を示す図である。スタンダードセル配置領域１０には、電源電位Ｖｄｄ用のＶｄｄ配線１２とグランド電位Ｇｎｄ用のＧｎｄ配線１３とが交互に一定間隔で配置される。このＶｄｄ配線１２とＧｎｄ配線１３との間の領域が、一定の高さ（幅）のセル配置列１１となる。各セル配置列１１内には、セル配置列１１の延展する方向と同一方向に延展するＮウェル１４及びＰウェル１５が形成される。Ｎウェル１４はＶｄｄ配線１２にコンタクト部を介して電気的に接続され、Ｐウェル１５はＧｎｄ配線１３にコンタクト部を介して電気的に接続される。
【０００４】
図１に示す例において、スタンダードセル１６はセル配置列１１と同一の高さを有し、スタンダードセル１７は、セル配置列１１の２倍の高さを有する。このようにスタンダードセルの高さを、セル配置列１１の高さと同一又はその整数倍に制約する。これにより、複数のスタンダードセルを並べるときに規則的なセル配列が得られ、セルの配置が容易となる。
【０００５】
一般的なスタンダードセルは、ｐチャネル型トランジスタ（ＰＭＯＳトランジスタ）とnチャネル型トランジスタ（ＮＭＯＳトランジスタ）とにより構成される。Ｎウェル１４にはＰＭＯＳトランジスタが形成され、Ｐウェル１５にはＮＭＯＳトランジスタが形成される。前述のように、Ｎウェル１４はＶｄｄ配線１２に接続されるので、Ｖｄｄ配線１２に沿ってＶｄｄ配線１２と平行（即ちセル配置列１１と平行）に形成されることが好ましい。同様に、Ｐウェル１５はＧｎｄ配線１３に接続されるので、Ｇｎｄ配線１３に沿ってＧｎｄ配線１３と平行（即ちセル配置列１１と平行）に形成されることが好ましい。また図１に示すようにセル配置列１１と平行にＮウェル１４及びＰウェル１５を形成することを前提としておけば、この前提に従って設計されているスタンダードセルは、ウェルの設計を変える必要なく、セル配置列１１上の任意の位置に配置することができる。このように、従来のスタンダードセルは、図１に示すようにセル配置列１１と平行にＮウェル１４及びＰウェル１５を形成することを前提として設計されている。
【０００６】
図２は、複数のビットを格納する複数のラッチがセル配置列上に一列に並べられた構成を示す図である。図２において、各々がスタンダードセルである６個のラッチ２０が、セル配置列１１上に隙間を空けずに配置されている。これら６個のラッチ２０により６ビットのデータを格納することができる。例えば、６個のラッチ２０のうちの１つは、残りの５個のラッチ２０に格納される５ビットのデータから生成したパリティビットを格納してよい。６個ではなく例えば９個のラッチ２０を並べれば、１バイトのデータ及び１ビットのパリティビットを格納することができる。
【０００７】
トランジスタなどの半導体素子が微細化されると、ラッチ等の記憶素子において、電源電圧及び内部容量が減少することにより、臨界電荷量（保持データの反転に必要な電荷量）が減少する。その結果、α線や中性子線の到来に起因して保持データが反転してしまうソフトエラーの確率が高くなる。例えばＮウェル又はＰウェルにα線が入射すると、ウェル内で多数の電子・正孔対が発生して、当該ウェル内で電子・正孔対が四方八方にちらばってゆく。Ｎウェルへのα線到来により発生した電子はＮウェルが電源電位Ｖｄｄに固定されているのでＶｄｄに収集されやすく、且つ電子はNウェルの多数キャリアであるため、Ｎウェル中のＰ型拡散領域に与える影響は少ない。しかしながら、これらの電子と同時に発生した正孔は、Ｎウェル内のＰ型拡散領域に収集された場合にその電位を変化させる。特に、P型拡散領域が接地電圧Ｇｎｄの場合に、電位が高くなる方向への変化が発生し、ソフトエラーをひきおこす。またＰウェルへのα線到来により発生した正孔はＰウェルが接地電圧Ｇｎｄに固定されているのでＧｎｄに収集されやすく、且つ正孔はＰウェルの多数キャリアであるため、Ｐウェル中のＮ型拡散領域に与える影響は少ない。しかしながら、これらの正孔と同時に発生した電子は、Ｐウェル内のＮ型拡散領域に収集された場合にその電位を変化させる。特に、Ｎ型拡散領域が電源電圧Ｖｄｄの場合に、電位が低くなる方向への変化が発生し、ソフトエラーをひきおこす。
【０００８】
図２に示すように複数のラッチが共通のＮウェル１４及びＰウェル１５上に形成されている場合、ウェルへのα線到来により発生した電子及び正孔が当該ウェル中に散らばっていくことにより、複数のラッチにソフトエラーをひきおこしてしまう場合がある。ラッチ２０に格納される複数のビットのうちで１ビットにのみエラーが発生した場合、パリティによりエラーを検出できる。またエラー訂正コードを用いてエラー訂正をする構成とすれば、１ビットエラーの場合にはエラー検出及びエラー訂正ができる。しかしながら、ラッチ２０に格納される複数のビットのうちで２ビットにエラーが発生すると、パリティによってはエラーを正しく検出できない。またエラー訂正コードを用いてエラー訂正をする構成としても、２ビットのエラーの場合には、エラー検出は可能だがエラー訂正ができなくなる。更に３ビット以上のエラーの場合には、エラー訂正コードを用いても、エラーを正しく検出することもできない。このように複数ビットにエラーが発生すると、命令リトライ等の動作が必要になり性能低下が生じたり、正しい回路動作ができなくなったりする。
【０００９】
ソフトエラーを防ぐために以下のような対応策が考えられる。例えば、ＤＩＣＥ（Dual Interlocked Storage Cell）ラッチのように、トランジスタの数を増やし且つラッチの構造を工夫することにより、ラッチ単体のソフトエラー耐性を上げる。また例えば、ラッチのトランジスタサイズを大きくして臨界電荷量を増やすことにより、ラッチ単体のソフトエラー耐性を上げる。また例えば、隣接ビット間でのラッチ間の距離を長くし、α線などの入射で生じた電子が隣のビットに達する確率を減少させる。また或いは、特許文献１に開示されるように、隣接するメモリセル間において共有されるＮ型のウェル領域（又はＰ型のウェル領域）において、メモリセルの境界領域にダミーのＰウェル領域（又はＮウェル領域）を設けることにより、ソフトエラーを低減する。
【００１０】
しかし、セルベース設計では、上記のソフトエラー耐性を上げる方法には以下に示すような問題点が生じる。まずＤＩＣＥラッチ等のラッチの構造を工夫した場合、或いは、ラッチのトランジスタサイズを大きくして臨界電荷量を上げた場合、面積や消費電力が大幅に増加するという問題がある。またラッチ単体のソフトエラー耐性を上げても、ソフトエラーを完全に排除できるわけではなく、エラーが発生した場合には、前述のセルベース設計のように共通のウェル領域であれば複数ビットにおいてエラーが発生してしまう可能性がある。また隣接ビット間でのラッチ間の距離を長くする場合も、面積が大幅に増加するという問題があり、面積の問題を考慮して距離を十分に長くしないとすると、複数ビットエラーの発生確率も十分に低くはならない。
【００１１】
また特許文献１に開示されるように隣接メモリセル間にダミーのウェル領域を設ける構成の場合、この構成を図２に示すようなウェル構造に適用すると、ＮウェルとＰウェルとがチェッカーボードパターン状に並ぶことになる。即ち、図２に示される隣接するラッチ２０間において、Ｎウェル１４の部分にはダミーのＰウェル領域を挿入し、Ｐウェル１５の部分にはダミーのＮウェル領域を挿入し、ダミーのＰウェル領域とダミーのＮウェル領域とが互いに対向することになる。この場合、それぞれ孤立している各ダミーウェル領域がプロセスにより規定されるウェルの最小面積を満たす必要があるために、ダミーのウェル領域が大きくなってしまうという問題がある。また各ウェル領域が孤立するので、各ウェル領域について電位固定のための領域が新たに必要になってしまうという問題がある。また更には、実際のプロセスでは製造誤差があるために、ウェルのコーナー部分において斜め方向に同一型のウェルが繋がってしまう可能性があり、隣接するラッチ２０間でのウェル領域の繋がりを完全に遮断できない可能性がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００２−３５３４１３号公報
【特許文献２】特開２０１０−４０１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
以上を鑑みると、セルベース設計において複数の記憶素子セルが配置される構成において、効率的に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造が望まれる。
【課題を解決するための手段】
【００１４】
回路素子セルの配置構造は、第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、前記複数の記憶素子セルの各々の領域において前記第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、前記複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に挿入され、前記セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、前記第１のＮウェルと前記第２のＮウェルとは一体であり１つの連続したウェル領域を構成し、前記第１のＰウェルと前記第２のＰウェルとは一体であり１つの連続したウェル領域を構成する。
【００１５】
半導体集積回路は、第１の方向に延展するセル配置列上に並べられる複数の記憶素子であって、前記第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェル上に形成された記憶素子と、前記記憶素子のうち少なくとも２つの互いに隣接する記憶素子の間に挿入され、前記セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、前記第１のＮウェルと前記第２のＮウェルとは一体であり１つの連続したウェル領域を構成し、前記第１のＰウェルと前記第２のＰウェルとは一体であり１つの連続したウェル領域を構成し、前記複数の記憶素子は１つのデータの各ビットを格納する。
【００１６】
回路素子セルの配置方法は、第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェル上に設けられた記憶素子セルを、前記第１の方向に延展するセル配置列上に複数個配置し、前記複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に、前記セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルを含むセルを配置することにより、前記第１のＮウェルと前記第２のＮウェルとは一体であり１つの連続したウェル領域を構成し、前記第１のＰウェルと前記第２のＰウェルとは一体であり１つの連続したウェル領域を構成する各段階をコンピュータにより実行する。
【発明の効果】
【００１７】
本願開示の少なくとも１つの実施例によれば、セルベース設計において複数の記憶素子セルが配置される構成において、効率的に複数ビットのソフトエラーの発生を抑制することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】セルベース設計におけるスタンダードセル配置領域を示す図である。
【図２】複数のビットを格納する複数のラッチがセル配置列上に一列に並べられた構成を示す図である。
【図３】回路素子セルの配置構造の実施例を示す図である。
【図４】記憶素子セルであるラッチの回路構成の一例を示す図である。
【図５】図４に示すラッチの回路構成及び図３に示すセルの配置構造を用いて実装した半導体集積回路のレイアウトの一例を示す図である。
【図６】図５の記憶素子セルのうち３つの連続するラッチを拡大して示す図である。
【図７】図３に示すセルの配置構造を複数のセル配置列に適用した構成の一例を示す図である。
【図８】セルの配置構造の構成の変形例を示す図である。
【図９】セルの配置構造におけるウェルの電位接続部の配置の一例を示す図である。
【図１０】挿入したＮウェル及びＰウェルをトランジスタ形成領域として利用した構成の一例を示す図である。
【図１１】図３のセルの配置構造を有する半導体集積回路の断面図を示す図である。
【図１２】図３のセルの配置構造を有する半導体集積回路の断面図を示す図である。
【図１３】回路素子セルの配置方法の一例を示す図である。
【図１４】回路素子セルの配置動作を説明するための図である。
【図１５】回路素子セルの配置方法を実行する装置の構成を示す図である。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２０】
図３は、回路素子セルの配置構造の実施例を示す図である。図３に示す回路素子セルの配置構造では、複数の記憶素子セル３０が、第１の方向（図示のＸ方向）に延展するセル配置列３１上に並べられる。図３では、一例として６個の記憶素子セル３０が配置されているが、記憶素子セル３０の数は任意の数であってよい。セル配置列３１は、Ｖｄｄ配線３２とＧｎｄ配線３３との間の領域であり、一定の高さ（幅）を有する。記憶素子セル３０の各々の領域において、第１のＮウェル３４及び第１のＰウェル３５が、第１の方向に垂直な第２の方向（図示のＹ方向）に並べられている。複数の記憶素子セル３０のうち少なくとも２つの互いに隣接する記憶素子セルの間には、セル配置列３１の幅に亘る長さを各々が有する第２のＮウェル３６及び第２のＰウェル３７が挿入されている。互いに隣接して示される第１のＮウェル３４と第２のＮウェル３６とは一体であり、１つの連続したウェル領域を構成する。また互いに隣接して示される第１のＰウェル３５と第２のＰウェル３７とは一体であり、１つの連続したウェル領域を構成する。Ｎウェル３６及びＰウェル３７は、Ｙ方向の長さがＸ方向の幅よりも十分に大きなスリット形状であってよい。
【００２１】
図３の構成例では、対となるＮウェル３６とＰウェル３７との位置関係は、図面左側にＮウェル３６が位置し、図面右側にＰウェル３７が位置している。Ｎウェル３６及びＰウェル３７の配置はこの例に限られるものではない。対となるＮウェル３６とＰウェル３７との位置関係は、図面右側にＮウェル３６が位置し、図面左側にＰウェル３７が位置してもよい。また図面左側にＮウェル３６が位置し図面右側にＰウェル３７が位置するような一対のＮウェル３６及びＰウェル３７と、図面右側にＮウェル３６が位置し図面左側にＰウェル３７が位置するような一対のＮウェル３６及びＰウェル３７とが、混在して用いられてもよい。後述するように、Ｎウェル３６には、Ｎウェル３４及び３６の電位をＶｄｄ電位に固定する電位接続部が設けられてよい。同様にＰウェル３７には、Ｐウェル３５及び３７の電位をＧｎｄ電位に固定する電位接続部が設けられてよい。
【００２２】
上記の回路素子セルの配置構造を有する半導体集積回路において、複数の記憶素子３０は１つのデータの各ビットを格納してよい。また複数の記憶素子３０の少なくとも１つに格納されるデータは他の複数の記憶素子３０に格納されるデータから求められた値であってよい。例えば、１つの記憶素子セル３０に格納される１ビットは、残りの５つの記憶素子セル３０に格納される５ビットから求めたパリティビットであってよい。また少なくとも１つの記憶素子セル３０に格納されるビットは、残りの記憶素子セル３０に格納されるビットから求めたエラー訂正用の冗長ビットであってよい。
【００２３】
図３に示すセルの配置構造では、隣接する記憶素子セル３０のウェル間を異なる導電型のウェルで分離することになる。即ち、隣接する記憶素子セル３０のＮウェル３４の間はＰウェル３７により分離される。また隣接する記憶素子セル３０のＰウェル３５の間はＮウェル３６により分離される。この構造により、隣接する記憶素子セル３０のウェルの間は絶縁され、ソフトエラーが隣接ビットに伝搬しにくくなる。詳しくは、Ｐウェル３５及び３７は接地電位Ｇｎｄに固定され、Ｎウェル３４及び３６は電源電位Ｖｄｄに固定されており、逆バイアス状態になっている。そのためＰウェルとＮウェルとの境界付近は空乏層領域となり、ＰウェルからＮウェルに電子が伝搬できず、またＮウェルからＰウェルに正孔が伝搬することができないため、ウェルの境界が障壁として機能する。これにより、あるビットの記憶素子セル３０にα線が入射することによって生じた電荷の移動は、ウェルの境界部分の障壁により阻まれ、隣接ビットの記憶素子セル３０に与える影響を少なくすることができる。
【００２４】
図３に示すセルの配置構造では、Ｎウェル３６はＮウェル３４と連続しており、Ｐウェル３７はＰウェル３５と連続している。従って、挿入したＮウェル３６又はＰウェル３７単体により要求されるウェル最小面積を満たす必要はなく、一体となったＮウェル３４及び３６全体により、又は一体となったＰウェル３５及び３７全体により、要求されるウェル最小面積を満たせばよい。従って、Ｎウェル３６及びＰウェル３７の面積を小さくすることができる。またチェッカーボードパターンのように一点において同一導電型のウェルのコーナー同士が出会うような部分が無いので、本来分離されているべきウェル同士が誤って接続されてしまうことがない。
【００２５】
また図３に示すセルの配置構造では、図１に示すセルベース設計におけるスタンダードセル配置領域と同様に、セル配置列の幅方向（Ｙ方向）にＮウェル３４とＰウェル３５とが並んでいる。従って、図１に示す典型的なセルベース設計において用いた従来のスタンダードセルと同一設計のスタンダードセルを用いて、図３に示すセルの配置構造をセルベース設計により設計することができる。即ち、既存のスタンダードセルの設計をそのまま変更なく用いることにより、既存の資産をそのまま活用しながら、複数ビットのソフトエラーを抑制することができる。
【００２６】
図４は、記憶素子セル３０であるラッチの回路構成の一例を示す図である。図４に示すラッチは、ＰＭＯＳトランジスタ４１乃至４６及びＮＭＯＳトランジスタ４７乃至５２を含む。ＰＭＯＳトランジスタ４４及びＮＭＯＳトランジスタ５０を含むインバータと、ＰＭＯＳトランジスタ４６及びＮＭＯＳトランジスタ５２を含むインバータとが、互いの出力を入力とするように相互接続され、ラッチ回路を形成している。クロック端子ＣＫに印加されるクロック信号に応じて、ＰＭＯＳトランジスタ４３及びＮＭＯＳトランジスタ４９を含むトランスミッションゲートが開閉される。トランスミッションゲートが開くタイミングで、データ端子Ｄに印加されるデータが上記ラッチ回路にラッチされる。ラッチ回路にラッチされたデータは、ＰＭＯＳトランジスタ４５及びＮＭＯＳトランジスタ５１を含む出力ドライバを介して、出力端子Ｘから出力される。
【００２７】
図５は、図４に示すラッチの回路構成及び図３に示すセルの配置構造を用いて実装した半導体集積回路のレイアウトの一例を示す図である。図５において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図５においては、６個の記憶素子セル（ラッチ）３０が一列に並べられ、各ラッチ３０の間にＮウェル３６及びＰウェル３７が挿入されている。
【００２８】
図６は、図５の記憶素子セル３０のうち３つの連続するラッチ３０を拡大して示す図である。ラッチ３０が一列に並び、各ラッチ３０の間にＮウェル３６及びＰウェル３７が挿入されている。また各ラッチ３０は、Ｎウェル３４及びＰウェル３５に形成されている。図面左端のラッチ３０において一例として示すように、Ｎウェル３４に形成されたＰ型拡散層６１は、コンタクト６２及びメタル配線６３を介してＶｄｄ配線３２に接続される。このＰ型拡散層６１は、図４に示すＰＭＯＳトランジスタ４２のＶｄｄ側の拡散層に相当する。またＰウェル３５に形成されたＮ型拡散層６４は、コンタクト６５及びメタル配線６６を介してＧｎｄ配線３３に接続される。このＮ型拡散層６４は、図４に示すＮＭＯＳトランジスタ４８のＧｎｄ側の拡散層に相当する。
【００２９】
矢印６７で示すようにα線が到来してＰウェル３５に入射すると、これにより発生した多数の電子が四方に散らばる。例えば矢印６９で示す方向にＰウェル３５内を伝搬する電子の移動は、ラッチ３０の両脇に設けられているＮウェル３６とＰウェル３５との境界で阻止され、隣接するラッチ３０のＰウェル３５に電子が入り込む確率は小さい。同様にα線が到来してＮウェル３４に入射すると、これにより発生した多数の正孔が四方に散らばる。例えば矢印６８で示す方向にＮウェル３４内を伝搬する正孔の移動は、ラッチ３０の両脇に設けられているＰウェル３７とＮウェル３４との境界で阻止され、隣接するラッチ３０のＮウェル３４に正孔が入り込む確率は小さい。従って、ソフトエラーにより１つのビットの値が反転してしまっても、隣接するビットの値が反転することはなく、複数ビットのソフトエラーを防ぐことができる。
【００３０】
図７は、図３に示すセルの配置構造を複数のセル配置列に適用した構成の一例を示す図である。図７において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図７においては、Ｘ方向に延展する電源電位Ｖｄｄ用のＶｄｄ配線３２とグランド電位Ｇｎｄ用のＧｎｄ配線３３とが、Ｙ方向に交互に一定間隔で配置される。このＶｄｄ配線３２とＧｎｄ配線３３との間の領域が、一定の高さ（幅）のセル配置列３１−１乃至３１−３となる。即ち、３つのセル配置列３１−１乃至３１−３が、Ｙ方向に並んで設けられる。
【００３１】
セル配置列３１−１に代表して参照番号が付けられているように、セル配置列３１−１乃至３１−３の各々において、複数の記憶素子セル３０が、Ｘ方向に延展するセル配置列上に並べられる。記憶素子セル３０の各々の領域において、Ｎウェル及びＰウェルがＹ方向に並べられている。Ｘ方向に隣接する記憶素子セル３０の間には、セル配置列の幅に亘る長さを各々が有するＮウェル３６及びＰウェル３７が挿入されている。
【００３２】
セル配置列３１−１に設けられる複数の記憶素子セル３０が、１つのデータの各ビット（パリティビットや冗長ビットを含んでよい）を格納する。またセル配置列３１−２に設けられる複数の記憶素子セル３０が、別の１つのデータの各ビット（パリティビットや冗長ビットを含んでよい）を格納する。更にセル配置列３１−２に設けられる複数の記憶素子セル３０が、更に別の１つのデータの各ビット（パリティビットや冗長ビットを含んでよい）を格納する。
【００３３】
図７に示されるセルの配置構造では、Ｎウェル３６及びＰウェル３７のＸ方向の位置を、各セル配置列間で合わせている。即ち、各セル配置列３１−１乃至３１−３において、同一のＸ方向位置において、Ｎウェル３６及びＰウェル３７が設けられている。その結果、セル配置列３１−１に設けられるＮウェル３６及びＰウェル３７は、セル配置列３１−２に設けられるＮウェル３６及びＰウェル３７と一体的に連続しており、更にセル配置列３１−３に設けられるＮウェル３６及びＰウェル３７と一体的に連続している。これにより、ウェルの構造を単純化することができる。
【００３４】
Ｎウェル３６及びＰウェル３７が、３つのセル配置列３１−１乃至３１−３に亘りＹ方向に連続したウェルとなっているので、あるセル配置列で発生したソフトエラーが他のセル配置列に伝搬する可能性がある。即ち、セル配置列３１−１内の１つの記憶素子セル３０においてソフトエラーが起きた場合、他のセル配置列３１−２及び３１−３においても、同一のＸ方向位置の記憶素子セル３０においてソフトエラーが発生する可能性がある。しかしながら、１つのデータに相当する同一のセル配置列内の複数ビットにおいては、１ビットのソフトエラーしか発生しないので、パリティ検査やエラー訂正により対処することが可能である。
【００３５】
図８は、セルの配置構造の構成の変形例を示す図である。図８において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図８においては、複数の記憶素子セル３０のうち少なくとも２つの互いに隣接する記憶素子セルの間には、セル配置列３１の幅に亘る長さを各々が有するＮウェル３６及びＰウェル３７が挿入されている。互いに隣接して示されるＮウェル３４とＮウェル３６とは一体であり、１つの連続したウェル領域を構成する。また互いに隣接して示されるＰウェル３５とＰウェル３７とは一体であり、１つの連続したウェル領域を構成する。
【００３６】
図８に示す構成では、図３に示す構成と異なり、Ｐウェル３５及びＰウェル３７は、複数の記憶素子セル３０の複数個おきに挿入される。図８に示す例では、２つの記憶素子セル３０毎に、Ｎウェル３６及びＰウェル３７が挿入される。間にＮウェル３６及びＰウェル３７が挿入されていない隣接する２つの記憶素子セル３０は、連続したＮウェル３４と連続したＰウェル３５とを有することになる。２ビットまでのエラーを検出や訂正ができる機構を設ければ、図８に示されるように２ビット毎に記憶素子セル３０を纏め、その間を分離する構成としても、ソフトエラーに的確に対処することが可能となる。この場合、Ｎウェル３６及びＰウェル３７の個数を減らし、回路面積を削減することができる。
【００３７】
図９は、セルの配置構造におけるウェルの電位接続部の配置の一例を示す図である。図９において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図９において、Ｎウェル３６には、一体であるＮウェル３４及び３６の電位をＶｄｄ電位に固定する電位接続部７１が設けられる。またＰウェル３７には、一体であるＰウェル３５及び３７の電位をＧｎｄ電位に固定する電位接続部７２が設けられる。Ｎウェル３６の電位接続部７１は、具体的には、Ｎウェル３６に設けられたＮ型拡散層及びコンタクトを含んでよい。コンタクトを介して、又はコンタクト及びメタル配線を介して、Ｎウェル３６のＮ型拡散層をＶｄｄ配線３２に接続する。Ｐウェル３７の電位接続部７２は、具体的には、Ｐウェル３７に設けられたＰ型拡散層及びコンタクトを含んでよい。コンタクトを介して、又はコンタクト及びメタル配線を介して、Ｐウェル３７のＰ型拡散層をＧｎｄ配線３３に接続する。
【００３８】
図２に示されるように、セル間で共通の連続したＮウェル１４及びＰウェル１５を用いる場合には、セル配置列１１上の何処か一箇所（例えばセル配置列１１の一番端）で、各ウェルを固定電位に接続すればよい、それに対して、図３に示されるようなセルの配置構造を用いた場合には、記憶素子セル３０のＮウェル３４及びＰウェル３５が、記憶素子セル３０間で共有されないので、各記憶素子セル３０毎に固定電位と接続することになる。その場合、図９に示すように、記憶素子セル３０の間に挿入したＮウェル３６及びＰウェル３７の領域を利用して固定電位との接続のための電位接続部（ウェルタップ部）を設けることで、記憶素子セル３０にウェルタップ部を設ける必要がない。従って、記憶素子セル３０の既存のセル設計のまま何も変更無く、本願開示のセルの配置構造に用いることが可能となる。
【００３９】
図１０は、挿入したＮウェル及びＰウェルをトランジスタ形成領域として利用した構成の一例を示す図である。図１０において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１０においては、記憶素子セル３０間に挿入されたＮウェル３６及びＰウェル３７をトランジスタ形成領域として利用している。具体的には、Ｎウェル３６にはトランジスタ７５が形成され、Ｐウェル３７にはトランジスタ７６が形成されている。図１０の例では、各ウェルに１つのトランジスタが形成されているが、所望のウェルのみにトランジスタを形成し残りのウェルにはトランジスタを形成しなくてもよいし、１つのウェルに複数のトランジスタを形成してもよい。これらのトランジスタは、記憶素子セル３０とは別の回路素子として用いてよい。このように、記憶素子セル３０間に挿入されたＮウェル３６及びＰウェル３７をトランジスタ形成領域として利用することで、増えた分の回路面積を有効に活用することができる。
【００４０】
なお図７乃至図１０に示す構成の２つ又はそれ以上を、互いに適宜組み合わせて使用してもよい。例えば図８，９，１０の構成を組み合わせて、２つの記憶素子セル３０おきにＮウェル３６及びＰウェル３７を配置し、これらＮウェル３６及びＰウェル３７に電位接続部を設けると共にトランジスタを設けてよい。
【００４１】
図１１は、図３のセルの配置構造を有する半導体集積回路の断面図を示す図である。図１１において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１１は、図３に示すＰウェル３５の位置においてＸ方向に沿ってとった断面の一部を示す。基板８０にＰウェル３５、Ｎウェル３６、及びＰウェル３７が形成されている。Ｐウェル３５とＰウェル３７とは、一体の連続したウェルとなっている。Ｐウェル３５には、複数のＮ型拡散層８１が形成され、そのＮ型拡散層８１の間のチャネル領域上方にはゲート８２が形成されている。また基板表面には、ＳＴＩ（Shallow Trench Isolation）８３が絶縁目的のために形成されている。図１１中、矢印８５で示すようにα線が入射してＰウェル３５内で電子及び正孔が大量に発生しても、Ｎウェル３６により電荷の移動が阻止され、隣接するＰウェル３５にまで電荷が到達する確率は低い。
【００４２】
図１２は、図３のセルの配置構造を有する半導体集積回路の断面図を示す図である。図１２において、図３と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。図１２は、図３に示すＮウェル３４の位置においてＸ方向に沿ってとった断面の一部を示す。基板９０にＮウェル３４、Ｎウェル３６、及びＰウェル３７が形成されている。Ｎウェル３４とＮウェル３６とは、一体の連続したウェルとなっている。Ｎウェル３４には、複数のＰ型拡散層９１が形成され、そのＰ型拡散層９１の間のチャネル領域上方にはゲート９２が形成されている。また基板表面には、ＳＴＩ（Shallow Trench Isolation）９３が絶縁目的のために形成されている。図１２中、矢印９５で示すようにα線が入射してＮウェル３４内で電子及び正孔が大量に発生しても、Ｐウェル３７により電荷の移動が阻止され、隣接するＮウェル３４にまで電荷が到達する確率は低い。
【００４３】
図１３は、回路素子セルの配置方法の一例を示す図である。ステップＳ１において、ラッチセルを配置する。即ち、Ｙ方向に並べられた第１のＮウェル及び第１のＰウェル上に設けられた記憶素子セルを、Ｘ方向に延展するセル配置列上に複数個配置する。ステップＳ２において、スリットセルを配置する。即ち、複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に、セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルを含むセルを配置する。第２のＮウェル及び第２のＰウェルを含むセルは、Ｙ方向の長さがＸ方向の幅よりも十分に大きなスリット形状のセルであってよい。
【００４４】
ステップＳ３において、スリットセル配置をチェックする。即ち、記憶素子セルと、第２のＮウェル及び第２のＰウェルを含むセルとを配置後、意図した配置となっているか否かをチェックし、問題がある場合にはステップＳ１に戻り以降の処理を繰り返す。意図した配置となっている場合には、他のセルを配置する工程、更には各セルに対する配線を行なう工程を実行する。この配線工程では、第１及び第２のＮウェルの電位をＶｄｄ電位に固定する電位接続部を第２のＮウェルに設けるとともに、第１及び第２のＰウェルの電位をＧｎｄ電位に固定する電位接続部を第２のＰウェルに設け、各電位への配線を行なってよい。
【００４５】
上記のステップＳ１における記憶素子セルの配置動作と、ステップＳ２における第２のＮウェル及び第２のＰウェルを含むセルの配置動作とは、これらセルを同時に１つのスタンダードセルとして配置する１回の配置動作であってもよい。即ち、少なくとも１つの記憶素子セルとそれに隣接する第２のＮウェル及び第２のＰウェルを含むセルとは一体であってよく、１つのスタンダードセルとして同時に配置されてよい。
【００４６】
図１４は、回路素子セルの配置動作を説明するための図である。図１４において、図３及び図５と同一又は対応する構成要素は同一又は対応する番号で参照し、その説明は適宜省略する。スタンダードセル配置領域には、電源電位Ｖｄｄ用のＶｄｄ配線３２とグランド電位Ｇｎｄ用のＧｎｄ配線３３とが交互に一定間隔で配置される。このＶｄｄ配線３２とＧｎｄ配線３３との間の領域が、一定の高さ（幅）のセル配置列３１となる。この各セル配置列３１内に、予め用意されたスタンダードセルである回路素子セル１０１、１０２、及び１０３を配置していく。
【００４７】
回路素子セル１０１は、図３及び図５に示される記憶素子セル３０に相当するセルである。回路素子セル１０２は、図３及び図５に示されるＮウェル３６及びＰウェル３７に相当するセルである。回路素子セル１０３は、図３及び図５に示される少なくとも１つの記憶素子セル３０とそれに隣接するＮウェル３６及びＰウェル３７を含むセルとが一体となったセルである。図１４の例では、回路素子セル１０３は、２つの記憶素子セルと、それに隣接するスリット形状のＮウェル及びＰウェルを含む３つのセルとが一体となったセルである。
【００４８】
図１４に示す例では、上から２段目のセル配置列３１において、３つの回路素子セル（記憶素子セル）１０１を配置し、それらの間に２つの回路素子セル（スリット形状のウェルのセル）１０２を配置している。このように、図１３に示すステップＳ１における記憶素子セルの配置動作と、ステップＳ２における第２のＮウェル及び第２のＰウェルを含むセルの配置動作とは、それぞれ別のセルの配置動作として実行されてよい。また図１４に示す上から４段目のセル配置列３１においては、１つの回路素子セル１０３（記憶素子セル及びスリット形状のウェルのセル）を配置している。このように、図１３に示すステップＳ１における記憶素子セルの配置動作と、ステップＳ２における第２のＮウェル及び第２のＰウェルを含むセルの配置動作とは、これらセルを同時に１つのスタンダードセルとして配置する１回の配置動作であってもよい。即ち、少なくとも１つの記憶素子セルとそれに隣接するＮウェル及びＰウェルを含むセルとを一体として１つのスタンダードセルとして扱い、同時に配置してよい。
【００４９】
図１５は、回路素子セルの配置方法を実行する装置の構成を示す図である。
【００５０】
図１５に示されるように、回路素子セルの配置方法を実行する装置は、例えばパーソナルコンピュータやエンジニアリングワークステーション等のコンピュータにより実現される。図１５の装置は、コンピュータ５１０と、コンピュータ５１０に接続されるディスプレイ装置５２０、通信装置５２３、及び入力装置よりなる。入力装置は、例えばキーボード５２１及びマウス５２２を含む。コンピュータ５１０は、ＣＰＵ５１１、ＲＡＭ５１２、ＲＯＭ５１３、ハードディスク等の二次記憶装置５１４、可換媒体記憶装置５１５、及びインターフェース５１６を含む。
【００５１】
キーボード５２１及びマウス５２２は、ユーザとのインターフェースを提供するものであり、コンピュータ５１０を操作するための各種コマンドや要求されたデータに対するユーザ応答等が入力される。ディスプレイ装置５２０は、コンピュータ５１０で処理された結果等を表示すると共に、コンピュータ５１０を操作する際にユーザとの対話を可能にするために様々なデータ表示を行う。通信装置５２３は、遠隔地との通信を行なうためのものであり、例えばモデムやネットワークインターフェース等よりなる。
【００５２】
回路素子セルの配置方法は、コンピュータ５１０が実行可能なコンピュータプログラム及びコンピュータプログラムが利用可能な回路素子セルのデータとして提供される。このコンピュータプログラム及び回路素子セルのデータは、可換媒体記憶装置５１５に装着可能な記憶媒体Ｍに記憶されており、記憶媒体Ｍから可換媒体記憶装置５１５を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。或いは、このコンピュータプログラム及び回路素子セルのデータは、遠隔地にある記憶媒体（図示せず）に記憶されており、この記憶媒体から通信装置５２３及びインターフェース５１６を介して、ＲＡＭ５１２或いは二次記憶装置５１４にロードされる。
【００５３】
キーボード５２１及び／又はマウス５２２を介してユーザからプログラム実行指示があると、ＣＰＵ５１１は、記憶媒体Ｍ、遠隔地記憶媒体、或いは二次記憶装置５１４からプログラムをＲＡＭ５１２にロードする。ＣＰＵ５１１は、ＲＡＭ５１２の空き記憶空間をワークエリアとして使用して、ＲＡＭ５１２にロードされたプログラムを実行し、適宜ユーザと対話しながら処理を進める。なおＲＯＭ５１３には、コンピュータ５１０の基本動作を制御するための制御プログラムが格納されている。
【００５４】
上記回路素子セルの配置方法のコンピュータプログラムを実行することにより、ユーザがコンピュータ５１０を使用しながら、スタンダードセルである回路素子セルのデータを用いて、回路素子セルの配置を行なう。例えば、コンピュータ５１０が、ディスプレイ装置５２０に複数のセル配置列を含むスタンダードセル配置領域を表示し、更に、回路素子セルの種類及び位置を指定することをユーザに要求するメッセージを表示してよい。それに応じてユーザが記憶素子セルのセルを配置すると、ＣＰＵ５１１がプログラム実行により、スリット形状のウェルのセルの配置を要求するメッセージを必要に応じて表示してよい。例えば図１４に示す回路素子セル１０３を配置した場合には、このセルの配置に伴い、スリット形状のウェルのセルの配置を要求するメッセージは表示されなくてよい。
【００５５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００５６】
３０  記憶素子セル
３１  セル配置列
３２  Ｖｄｄ配線
３３  Ｇｎｄ配線
３４  Ｎウェル
３５  Ｐウェル
３６  Ｎウェル
３７  Ｐウェル
５１０  コンピュータ
５１１  ＣＰＵ
５１２  ＲＡＭ
５１３  ＲＯＭ
５１４  二次記憶装置
５１５  可換媒体記憶装置
５１６  インターフェース
５２０  ディスプレイ装置
５２１  キーボード
５２２  マウス
５２３  通信装置
【図１】
0005741234.tif 000002
【図２】
0005741234.tif 000003
【図３】
0005741234.tif 000004
【図４】
0005741234.tif 000005
【図５】
0005741234.tif 000006
【図６】
0005741234.tif 000007
【図７】
0005741234.tif 000008
【図８】
0005741234.tif 000009
【図９】
0005741234.tif 000010
【図１０】
0005741234.tif 000011
【図１１】
0005741234.tif 000012
【図１２】
0005741234.tif 000013
【図１３】
0005741234.tif 000014
【図１４】
0005741234.tif 000015
【図１５】
0005741234.tif 000016