(57)【特許請求の範囲】
【請求項１】
キャパシタンス乗算器回路において、
各々が抵抗とキャパシタと入力とを備え、前記抵抗と前記キャパシタとが互いに並列に接続されたフィルタのペアと、
各々が対応するフィルタに接続され、前記フィルタを通る出力電流（ｉｏｕｔ）を検知するように構成された第１の出力ブランチのペアと、
各々が対応する第１の出力ブランチと並列であり、前記検知されたｉｏｕｔを乗数Ｋに基づいて乗算するように構成された第２の出力ブランチのペアとを備え、
ここでは、Ｋは１よりも大きく、
前記各第２の出力ブランチは、ｉｏｕｔの前記乗算された値を前記それぞれのフィルタの前記入力にフィードバックするための、フィードバック経路に結合されているキャパシタンス乗算器回路。
【請求項２】
前記それぞれの抵抗、キャパシタおよびｉｏｕｔのうちの１以上の値は、キャパシタンス乗算なしのフィルタの抵抗、キャパシタおよび出力電流の値を前記乗数Ｋによってスケーリングして得られるものである請求項１に記載のキャパシタンス乗算器回路。
【請求項３】
前記各フィルタが備える前記抵抗の抵抗値がＫ・Ｒであり、Ｒはキャパシタンス乗算なしのフィルタの抵抗の値である請求項１に記載のキャパシタンス乗算器回路。
【請求項４】
前記各フィルタが備える前記キャパシタのキャパシタンス値がＣ／Ｋであり、Ｃはキャパシタンス乗算なしのフィルタのキャパシタの値である請求項１に記載のキャパシタンス乗算器回路。
【請求項５】
前記各第１の出力ブランチが、前記対応するフィルタの前記入力へのフィードバック経路を有せず、ｉｏｕｔを検知し前記各第１の出力ブランチにおいて第１の電流を生成する第１のＰＭＯＳトランジスタを含む請求項１に記載のキャパシタンス乗算器回路。
【請求項６】
前記各第２の出力ブランチが、ｉｏｕｔを乗算し前記各第２の出力ブランチにおいて第２の電流を生成する第２のＰＭＯＳトランジスタを含む請求項５に記載のキャパシタンス乗算器回路。
【請求項７】
前記各第２の出力ブランチがノードと電流源とをさらに含み、前記各ノードが前記第２のＰＭＯＳトランジスタのドレインと前記電流源との間に結合され、
前記各ノードが、前記対応するフィルタへの入力に接続されたフィードバック経路に結合され、前記第２の電流をより大きくした電流が、前記フィードバック経路上で前記それぞれのフィルタの前記入力にフィードバックされる請求項６に記載のキャパシタンス乗算器回路。
【請求項８】
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが１：（Ｋ−１）の比率にサイズ決定されている請求項６に記載のキャパシタンス乗算器回路。
【請求項９】
前記第１の出力ブランチのペアおよび前記第２の出力ブランチのペアの各々が電流源を含む請求項１に記載のキャパシタンス乗算器回路。
【請求項１０】
前記各第１の出力ブランチにおける前記電流源が第１のＮＭＯＳトランジスタによって実現され、前記各第２の出力ブランチにおける前記電流源が第２のＮＭＯＳトランジスタによって実現され、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタが、前記各第１の出力ブランチと、前記各第２の出力ブランチとにおける電流の比率が１：（Ｋ−１）となるようにサイズ決定されている請求項９に記載のキャパシタンス乗算器回路。
【請求項１１】
トランスインピーダンス増幅器（ＴＩＡ）回路において、
各々において、抵抗とキャパシタとが互いに並列に接続されたＲＣフィルタのペア間に結合された増幅器であって、各フィルタが、前記増幅器によって生成された信号をフィルタ処理するように構成された、増幅器と、
各々がそれぞれのフィルタ出力に結合された、第１の出力ブランチのペアと、
各々が対応する第１の出力ブランチと並列にされた、第２の出力ブランチのペアと
を備え、
各第１の出力ブランチが、その対応するフィルタを通る出力電流（ｉｏｕｔ）を検知するように構成され、各第２の出力ブランチが、前記検知されたｉｏｕｔを整数の乗数Ｋの関数として乗算するように構成され、前記乗算されたｉｏｕｔを前記それぞれのＲＣフィルタの入力にフィードバックするように構成され、Ｋは１よりも大きいＴＩＡ回路。
【請求項１２】
各フィルタが備える前記抵抗の抵抗値がＫ・Ｒであり、各フィルタが備える前記キャパシタのキャパシタンス値がＣ／Ｋであり、Ｒはキャパシタンス乗算なしのフィルタの抵抗の値であり、Ｃはキャパシタンス乗算なしのフィルタのキャパシタの値である請求項１１に記載のＴＩＡ回路。
【請求項１３】
各第１の出力ブランチが、そのフィルタ入力へのフィードバック経路を有せず、ｉｏｕｔを検知しそれから第１の電流を生成する第１のＰＭＯＳトランジスタを含み、
各第２の出力ブランチが、第２の電流をより大きくした電流を生成するためにｉｏｕｔを乗算する第２のＰＭＯＳトランジスタを含み、前記第２の電流を前記フィルタにフィードバックするために前記第２の出力ブランチにおけるノードと前記フィルタ入力との間にフィードバック経路を含み、前記第１の出力ブランチと前記第２の出力ブランチとにおける電流の比率が１：（Ｋ−１）である請求項１２に記載のＴＩＡ回路。
【請求項１４】
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが１：（Ｋ−１）の比率にサイズ決定されている請求項１３に記載のＴＩＡ回路。
【請求項１５】
キャパシタンス乗算器回路を含む装置において、
前記キャパシタンス乗算器回路が、
各々がキャパシタと並列な抵抗を有する、フィルタのペアと、
各々が各フィルタ出力に結合された、第１の信号経路のペアと、
各々が前記各フィルタへの入力に結合された、第２の信号経路のペアと
を備え、
前記各フィルタを通る電流出力（ｉｏｕｔ）が、前記第１及び第２の信号経路に分割され、前記各第１の信号経路において検知され、前記各第２の信号経路において乗算され、前記乗算された電流が、前記各第２の信号経路から前記それぞれのフィルタの前記入力にフィードバックされる装置。
【請求項１６】
前記各第２の信号経路におけるｉｏｕｔが乗数Ｋによって乗算され、Ｋが１よりも大きい請求項１５に記載の装置。
【請求項１７】
前記各フィルタが備える前記抵抗の抵抗値がＫ・Ｒであり、前記各フィルタが備える前記キャパシタのキャパシタンス値がＣ／Ｋであり、Ｒはキャパシタンス乗算なしのフィルタの抵抗の値であり、Ｃはキャパシタンス乗算なしのフィルタのキャパシタの値であり、Ｋが１よりも大きい請求項１５に記載の装置。
【請求項１８】
前記各第１の信号経路が、対応するフィルタの入力へのフィードバックを有せず、ｉｏｕｔを検知し前記各第１の信号経路において第１の電流を生成するための第１のＰＭＯＳトランジスタを含み、
前記各第２の信号経路が、前記検知されたｉｏｕｔを乗算し前記各第２の信号経路において第２の電流を出力するための第２のＰＭＯＳトランジスタを含み、前記各第１の信号経路と、前記各第２の信号経路とにおける電流の比率が１：（Ｋ−１）である請求項１５に記載の装置。
【請求項１９】
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが１：（Ｋ−１）の比率にサイズ決定されている請求項１８に記載の装置。
【請求項２０】
前記装置がトランスインピーダンス増幅器（ＴＩＡ）回路である請求項１５に記載の装置。
【請求項２１】
前記装置がトランスコンダクタキャパシタフィルタ回路である請求項１５に記載の装置。
【請求項２２】
前記装置がワイヤレスデバイスである請求項１５に記載の装置。
【請求項２３】
キャパシタンス乗算のための方法において、
各フィルタが、キャパシタと並列な抵抗に結合された入力を含み、対応する第１の経路において、フィルタのぺアからの電流（ｉｏｕｔ）を検知することと、
Ｋが１よりも大きく、各第２の経路が、対応する各第１の経路と並列であり、第２の経路のペアにおいて、前記検知された電流（ｉｏｕｔ）を乗数Ｋにより乗算することと、
前記乗算された電流を前記各第２の経路から前記それぞれのフィルタの前記入力にフィードバックすることとを備える方法。
【請求項２４】
前記各フィルタが備える前記抵抗の抵抗値がＫ・Ｒであり、前記各フィルタが備える前記キャパシタのキャパシタンス値がＣ／Ｋであり、Ｒはキャパシタンス乗算なしのフィルタの抵抗の値であり、Ｃはキャパシタンス乗算なしのフィルタのキャパシタの値である請求項２３に記載の方法。
【請求項２５】
前記各第１の経路が、対応するフィルタの入力へのフィードバックを有せず、
前記各第１の経路と、前記各第２の経路とにおける電流の比率が１：（Ｋ−１）である請求項２３に記載の方法。
【請求項２６】
キャパシタンス乗算のための装置において、
各フィルタが、キャパシタと並列な抵抗に結合された入力を含み、対応する第１の経路において、フィルタのぺアからの電流（ｉｏｕｔ）を検知する手段と、
Ｋが１よりも大きく、各第２の経路が、対応する各第１の経路と並列であり、第２の経路のペアにおいて、前記検知された電流（ｉｏｕｔ）を乗数Ｋにより乗算する手段と、
前記乗算された電流を前記各第２の経路から前記それぞれのフィルタの前記入力にフィードバックする手段とを具備する装置。
【請求項２７】
前記各フィルタが備える前記抵抗の抵抗値がＫ・Ｒであり、前記各フィルタが備える前記キャパシタのキャパシタンス値がＣ／Ｋであり、Ｒはキャパシタンス乗算なしのフィルタの抵抗の値であり、Ｃはキャパシタンス乗算なしのフィルタのキャパシタの値であり、Ｋが１よりも大きい請求項２６に記載の装置。
【請求項２８】
前記各第１の経路が、対応するフィルタの入力へのフィードバックを有せず、
前記各第１の経路と、前記各第２の経路とにおける電流の比率が１：（Ｋ−１）である請求項２６に記載の装置。
【請求項２９】
前記装置が、トランスインピーダンス増幅器（ＴＩＡ）回路、トランスコンダクタキャパシタフィルタ回路、またはワイヤレスデバイスである請求項２６に記載の装置。
【請求項３０】
前記各第１の出力ブランチが、対応するフィルタの入力へのフィードバックを有せず、
前記各第１の出力ブランチにおいて検知されたｉｏｕｔと、対応する第２の出力ブランチにおける前記ｉｏｕｔの乗算との比率が１：（Ｋ−１）である請求項１に記載のキャパシタンス乗算器回路。
【請求項３１】
前記各第１の出力ブランチが、対応するフィルタの入力へのフィードバックを有せず、
前記各第１の出力ブランチにおいて検知されたｉｏｕｔと、対応する第２の出力ブランチにおける前記ｉｏｕｔの乗算との比率が１：（Ｋ−１）である請求項１１に記載のＴＩＡ回路。
【請求項３２】
前記第１の信号経路のペアが、対応するフィルタの入力へのフィードバックを有せず、
前記各第１の信号経路において検知されたｉｏｕｔと、対応する第２の信号経路における前記ｉｏｕｔの乗算との比率が１：（Ｋ−１）である請求項１５に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
例示的な実施形態は、一般に、キャパシタンス乗算器回路と、キャパシタンス乗算器を有するトランスインピーダンス増幅器（ＴＩＡ）回路とに関する。
【背景技術】
【０００２】
一般に、システムオンチップ（ＳｏＣ）集積では、オンチップキャパシタがかなりのシリコン実装面積を占有し、したがってキャパシタがチップ上で占める表面積の量を低減することが望ましい。この問題に対処する１つの方法は、チップ上でキャパシタンス乗算器回路を使用することであり、それにより、より小さい１×キャパシタがチップ上に形成できるが、キャパシタンス乗算により、回路におけるキャパシタンスの設計要件に応じて、チップ上の回路中で５×または１０×キャパシタとして機能することが可能である。
【０００３】
キャパシタンス乗算器は、ミラーキャパシタンス乗算器などの電圧ベースのキャパシタンス乗算器と、電流ベースのキャパシタンス乗算器の、２つの基本カテゴリに大別できる。ミラーキャパシタンス乗算器は、その基本形態では、キャパシタを通る電圧を検知し、電圧をフィードバックする。電流ベースのキャパシタンス乗算器では、キャパシタを通る電流が検知され、乗算され、フィルタにフィードバックされて、実効キャパシタンスを高める。
【０００４】
しかしながら、ミラーキャパシタンス乗算器では、たとえば、トランスインピーダンス増幅器（ＴＩＡ）など、既存の回路に能動キャパシタ乗算器として知られる追加の電力および回路を追加する必要がある。この追加の回路は、信号を追加のノードに流れさせ、これにより、追加の能動キャパシタ乗算器回路をもつ全体的な増幅回路の周波数応答に影響を及ぼす追加の極およびゼロが生じることがある。したがって、この追加の回路は小さいチップ表面上では望ましくなく、全体的な回路の周波数応答安定性が悪影響を受けることがある。
【０００５】
従来の電流検知キャパシタンス乗算器では、回路が、キャパシタを通る電流を検知し、その電流を乗算し、その結果、実効キャパシタンスが増加する。従来の例では、乗算器回路は金属酸化物半導体（ＭＯＳ）トランジスタまたはバイポーラデバイスを含み、これが別のＭＯＳトランジスタまたはバイポーラデバイスとで電流ミラーを形成し、ＲＣフィルタを通る電流を検知する。この従来の電流検知キャパシタンス乗算器回路では、乗算器回路は、電流をミラーリングして入力ノードに戻しながら、電流を乗算する。しかしながら、電流を検知し、回路中の電流ミラーの一部であるＭＯＳトランジスタの相互コンダクタンス（１／ｇｍ）は、キャパシタに対して直列損失性抵抗として働く。回路を構成する他のトランジスタにより多くの電流を印加する必要があるので、この抵抗を小さくしなければならない。したがって、従来の電流検知キャパシタンス乗算器は、キャパシタンス乗算器効果を達成するためにかなりの追加の電力を必要とする。
【発明の概要】
【０００６】
本発明の一実施形態は、抵抗（Ｒ）、キャパシタ（Ｃ）および入力を備えるフィルタと、フィルタを通る出力電流（ｉｏｕｔ）を検知するためにフィルタに接続された第１の出力ブランチと、検知されたｉｏｕｔを乗数Ｋに基づいて乗算するために第１の出力ブランチと並列にされた第２の出力ブランチであって、Ｋが１よりも大きく、第２の出力ブランチが、より大きい実効Ｃを実現するためにｉｏｕｔの乗算された値をフィルタの入力にフィードバックするためのフィードバック経路に結合された、第２の出力ブランチとを備えるキャパシタンス乗算器回路を含むことができる。
【０００７】
本発明の別の実施形態は、ＲＣフィルタのペア間に結合された増幅器であって、各フィルタが、増幅器によって生成された信号をフィルタ処理するように構成された、増幅器と、各々がそれぞれのフィルタ出力に結合された第１の出力ブランチのペアと、各々が、対応する第１の出力ブランチと並列にされた第２の出力ブランチのペアとを備える、トランスインピーダンス増幅器（ＴＩＡ）回路であって、各第１の出力ブランチが、その対応するフィルタを通る出力電流（ｉｏｕｔ）を検知するように構成され、各第２の出力ブランチが、検知されたｉｏｕｔを整数の乗数Ｋの関数として乗算するように構成され、Ｋが１よりも大きく、ＴＩＡ回路においてより大きい実効キャパシタンスを実現するために、乗算されたｉｏｕｔをそれぞれのフィルタ入力にフィードバックするように設定された、トランスインピーダンス増幅器（ＴＩＡ）回路を含むことができる。
【０００８】
本発明の別の実施形態は、キャパシタンス乗算器回路を含む装置であって、回路が、キャパシタ（Ｃ）と並列な抵抗（Ｒ）を有するフィルタと、フィルタ出力に結合された第１の信号経路と、フィルタへの入力に結合された第２の信号経路とを備え、フィルタを通る電流出力（ｉｏｕｔ）が、２つの経路に分割され、第１の経路において検知され、第２の経路において乗算され、乗算された電流が、キャパシタ（Ｃ）の実効キャパシタンスを増大させるために第２の経路からフィルタ入力にフィードバックされる、装置を含むことができる。
【０００９】
本発明の別の実施形態は、第１の経路においてフィルタからの電流（ｉｏｕｔ）を検知することであって、フィルタが、キャパシタ（Ｃ）と並列な抵抗（Ｒ）に結合された入力を含む、検知することと、第２の経路において検知された電流（ｉｏｕｔ）に乗数Ｋを乗算することであって、Ｋが１よりも大きく、第２の経路が第１の経路と並列である、乗算することと、キャパシタ（Ｃ）の実効キャパシタンスを増大させるために、乗算された電流を第２の経路からフィルタ入力にフィードバックすることとを備える、キャパシタンス乗算のための方法を含むことができる。
【００１０】
本発明の別の実施形態は、第１の経路においてフィルタからの電流（ｉｏｕｔ）を検知するための手段であって、フィルタが、キャパシタ（Ｃ）と並列な抵抗（Ｒ）に結合された入力を含む、検知するための手段と、第２の経路において検知された電流（ｉｏｕｔ）に乗数Ｋを乗算するための手段であって、Ｋが１よりも大きく、第２の経路が第１の経路と並列である、乗算するための手段と、キャパシタ（Ｃ）の実効キャパシタンスを増大させるために、乗算された電流を第２の経路からフィルタ入力にフィードバックするための手段とを備える、キャパシタンス乗算のための装置を含むことができる。
【図面の簡単な説明】
【００１１】
添付の図面は、本発明の実施形態の説明を助けるために提示し、実施形態の限定ではなく例示のためのみに提供するものである。
【図１Ａ】キャパシタンス乗算なしの従来のオペアンプＲＣ回路の概念ブロック図。
【図１Ｂ】実施形態による、トランスインピーダンス増幅器（ＴＩＡ）回路の一部として示された、キャパシタンス乗算器回路の概念ブロック図。
【図２Ａ】回路構成要素をより詳細に示す図１Ａの概略図。
【図２Ｂ】回路構成要素をより詳細に示す図１Ｂの概略図。
【図３】キャパシタンス乗算器ありおよびなしでモデル化されたＴＩＡ回路のＡＣシミュレーション結果のスクリーンショット。
【図４】キャパシタンス乗算器の過渡シミュレーション結果を示すスクリーンショット。
【図５】キャパシタンス乗算の方法を示すフローチャート。
【発明を実施するための形態】
【００１２】
本発明の特定の実施形態を対象とする以下の説明および関連する図面で本発明の態様を開示する。本発明の範囲から逸脱することなく代替実施形態を考案することができる。さらに、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素については詳細には説明しないか、または省略する。
【００１３】
「例示的」または「例」という単語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用する。本明細書に「例示的」と記載されたいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点、または動作モードを含むことを必要としない。
【００１４】
本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、本発明の実施形態を限定するものではない。本明細書で使用する単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「含む（comprises）」、「備えている（comprising）」、「含む（includes）」、および／または「含んでいる（including）」という用語は、述べられた特徴、整数、ステップ、動作、要素、および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および／またはそのグループの存在または追加を排除しないことを理解されたい。
【００１５】
例示的な実施形態は、回路のＲＣフィルタ中のキャパシタを通る電流を検知し、その電流を乗算するキャパシタンス乗算器回路を対象とする。例示的な実施形態は、追加の回路を追加することまたは追加の電力を必要とすることなしにキャパシタンス乗算器効果を達成する。キャパシタンス乗算器回路は、フィルタ中のキャパシタの実効キャパシタンスを上げる際に、全体的な回路の周波数応答および／または安定性に影響を及ぼさない。さらに、本明細書の例示的なキャパシタンス乗算器回路は、全体的な回路の直線性性能に影響を及ぼさない。
【００１６】
図１Ａは、キャパシタンス乗算なしの従来のオペアンプＲＣ回路の概念ブロック図である。特に、図１Ａは、ＲＣフィルタをもつトランスインピーダンス増幅器（ＴＩＡ）回路を示す。図１Ｂは、例示的な実施形態に従って変更された同じ回路の概念ブロック図である。ＲＣフィルタをもつオペアンプである図１Ａ中の従来のＴＩＡ回路は、ＲＣ極を実現するように示されており、一般に、ノイズをなくすためにキャパシタンスＣはかなり大きく、抵抗は小さい。図１ＡのＴＩＡ回路は、一例では、ワイヤレス受信機中のミキサ段の後に使用される。ミキサは、高周波ＲＦ信号を、望ましくない高周波信号とともに低周波数ＩＦまたはゼロＩＦ信号にダウンコンバートする。不要な周波数をフィルタ除去するために、ＴＩＡ回路などの低域フィルタ回路が使用される。ＴＩＡ回路は、ミキサから電流信号（所望の低周波信号と不要な高周波信号の両方）を受け取り、不要信号をフィルタ除去する。
【００１７】
図１Ｂの回路に示すように、電流ｉｏｕｔを検知し、（ここではＫ−１と示された）乗数Ｋの関数として乗算することができれば、図１Ａの場合と同じＲＣ極を、Ｋ倍小さいキャパシタンス、ならびにＫ倍大きい抵抗を用いて実現することができる。したがって、図１Ｂのブロック図において、ＲＣフィルタからの出力電流は、ｉｏｕｔを搬送する第１のブランチと、（電流源（Ｋ−１）ｉｏｕｔと示された）電流乗算器を含む第２のブランチの、２つのブランチに分割される。したがって、このより大きい乗算された電流を各ＲＣフィルタの入力にフィードバックすることができる。
【００１８】
ＲＣフィルタ出力を２つのブランチに分割することに加えて、乗数Ｋを採用し、Ｋを０、正の分数または任意の正の整数とすることができる。図示のように、抵抗Ｒ、キャパシタＣおよびｉｏｕｔのうちの１つまたは複数を乗数Ｋによって変更またはスケーリングする。図１Ｂでは、各フィルタの抵抗値がＫ・Ｒに変更され、各フィルタのキャパシタンス値がＣ／Ｋに変更されている。このスケーリングにより、図１Ａ中の従来の回路と比較して、利得と出力電圧の両方が変化しないままになる。
【００１９】
図２Ａは、回路構成要素をより詳細に示す図１Ａの概略図である。図２Ｂは、回路構成要素をより詳細に示す図１Ｂの概念図の概略図である。簡単のために、バイアス電圧ｖ＿ｃｍｆｂを生成するコモンモードフィードバック回路は図２Ａおよび図２Ｂの回路に示していない。
【００２０】
図２Ａにおいて、キャパシタンス乗算なしの従来のオペアンプＲＣ回路２００は、入力ノードｖｉｐ、ｖｉｍと出力ノードｖｏｍ、ｖｏｐとの間にＲＣフィルタ２０５（低域フィルタ）を含む。ノイズ要件をなくすために、回路２００中のキャパシタンスＣは一般にかなり小さく（数十ピコファラドのオーダーなど）、抵抗Ｒは一般に大きい（数ｋオームなど）。各出力ノードｖｏｍ／ｖｏｐは、出力ブランチ２１０に配置され、ＰＭＯＳトランジスタ２１５と電流源２２０との間に結合される。電流源２２０は、たとえば、ＮＭＯＳトランジスタとして実現できる。
【００２１】
ＰＭＯＳトランジスタ２１５は出力電流の供給元として働く。ＰＭＯＳトランジスタ２１５を通るＤＣ電流は電流源２２０によって搬送される。ＰＭＯＳトランジスタ２１５は出力信号電流とＤＣ電流とを搬送するが、電流源２２０はＤＣ電流のみを搬送し、出力電流を搬送しない。図２Ａにおいて、ＰＭＯＳトランジスタ２１５と電流源２２０のいずれもキャパシタンス乗算を実行しない。
【００２２】
図２Ａの動作中、入力電圧が入力デバイスに印加される。入力信号は、ノードｖｉｐからＰＭＯＳトランジスタ２１５の入力に印加され、ＰＭＯＳトランジスタ２１５は入力信号に対して電圧利得を与える。次に、ＰＭＯＳトランジスタ２１５は、この増幅された入力信号を出力電流に変換する。信号がない場合、ＰＭＯＳトランジスタ２１５は、電流源２２０を通って接地に流れるＤＣ電流のみを搬送する。しかし、入力信号が存在する場合、ＰＭＯＳトランジスタ２１５は出力電流とＤＣ電流の両方を搬送し、出力電流はフィルタ２０５のＲＣブランチに流れ出し、ＤＣ電流は電流源２２０に流れる。
【００２３】
図２Ｂの回路２００’は、以下を除いては、構成および動作が図２Ａの回路２００と同様である。図２Ｂのキャパシタンス乗算器回路２００’では、各ＲＦフィルタ２０５’を通る出力電流ｉｏｕｔは、第１の出力ブランチ２１０’と、第２の出力ブランチ２５０の、２つのブランチに分割される。ＰＭＯＳトランジスタ２１５’、２５５のサイズが異なり、電流源２２０’、２６０のスケーリングが異なるが、各ブランチ２１０’、２５０は図１Ａ中のブランチ２１０の複製である。
【００２４】
たとえば、図２Ｂのキャパシタンス乗算器回路２００’では、図２ＡのＰＭＯＳトランジスタ２１５は、ＰＭＯＳトランジスタ２１５’とＰＭＯＳトランジスタ２５５の、２つのより小さいデバイスに分割される。したがって、図２Ｂ中の２つのデバイス２１５’および２５５の定格およびサイズは、集合的に図２ＡのＰＭＯＳトランジスタ２１５の定格およびサイズに等しい。同じ分割が電流源２２０で行われ、電流源２２０は、集合的に電流源２２０と同じサイズおよび特性／定格を有する２つのより小さいデバイスに分割される（電流源２２０’および２６０参照）。したがって、回路２００’には追加の電力または追加のより大きいデバイスが追加されておらず、より大きいデバイス２１５／２２０が２つのより小さいデバイス（２１５’／２５５および２２０’／２６５）に分割されている。
【００２５】
分割により２つの出力経路が与えられると、次に（ＰＭＯＳトランジスタ２１５’中の）出力電流の一部が抵抗ブランチＫＲおよびキャパシタブランチＣ／Ｋを通ってフィルタ２０５’に流れる。この出力電流は、ＲおよびＣブランチ中を流れる図２Ａ中の同じ電流と比較してＫ倍小さい。すなわち、ＲはＫ倍増加し、ＣはＫ倍減少されたので、インピーダンスはＫ倍増加し、必要とされる電流はＫ倍少なくなる。さらに、ＰＭＯＳトランジスタ２１５および２５５間の電流ミラー動作のため、ＰＭＯＳトランジスタ２５５は、今度は、フィルタ２０５’のＫＲおよびＣ／Ｋブランチを流れる電流の（Ｋ−１）倍を搬送する。注目すべきことに、両方のブランチを通る電流はｖｉｐノード（またはｖｉｍノード）において合流する。したがって、図２Ｂの回路２００’がかなりのキャパシタンス量を節約することを除いては、図２Ａおよび図２Ｂ中のｖｉｐ／ｖｉｍノードにおける電流は同じである。
【００２６】
したがって、上記で説明したように、出力ブランチを２つの経路（２つの出力ブランチ２１０’、２５０）に分割し、乗数Ｋ（分数または整数、Ｋ＞１であってよい）を採用して、各フィルタ２０５’のキャパシタＣおよび抵抗Ｒのうちの１つまたは複数を変更し、ならびにＰＭＯＳトランジスタ２１５’、２５５の一方または両方、および電流ソース２２０’、２６０の一方または両方を変更またはスケーリングすることを除いては、図２Ａ中の回路２００と比較して、図２Ｂの回路２００’中の他のデバイス構成要素のいずれにも変更がない。
【００２７】
追加のブランチ２５０を追加する際、サイズ比率は、ブランチ２１０’、２５０における２つのＰＭＯＳトランジスタ２１５’、２５５間で、それぞれＫの関数として１Ｘおよび（Ｋ−１）Ｘに設定され、ここでＸは単位セルを表す。第１および第２のＰＭＯＳトランジスタ２１５’、２５５は、回路２００’の設計時に１Ｘ：（Ｋ−１）Ｘの比率にサイズ決定される。ＰＭＯＳデバイスを１Ｘ：（Ｋ−１）Ｘの比率にサイズ決定する際、ＰＭＯＳトランジスタ２１５’、２５５は同じゲートソース間電圧を有し、それにより各々を通る電流は、それらのサイズ比率と同じ比率になる。
【００２８】
各第２の出力ブランチ２５０は、ＰＭＯＳトランジスタ２５５のドレインと電流源２６０との間にノード２６５を含む。ノード２６５は、フィードバック経路２７０を介して（ｖｉｍ、ｖｉｐにおける）フィルタ２０５’への入力に接続される。したがって、第２の出力ブランチ２５０中の乗算された電流は、ノード２６５においてフィードバック経路２７０上でフィルタ２０５’の入力ｖｉｍ、ｖｉｐにフィードバックされる。
【００２９】
図２Ｂ中の電流源２２０’、２６０の各々は、図２Ａの従来のオペアンプＲＣ回路２００中の電流源２２０と比較して異なる乗数スケーリングを有する。第１の出力ブランチにおける電流源２２０’は乗算器を有せず、すなわち単にＩであるが、第２のブランチにおける電流源２６０は（Ｋ−１）Ｉの電流を生成し、Ｋは分数または整数の乗数Ｋ＞１である。２つの出力ブランチ２１０’、２５０におけるソース２２０’、２６０からの２つの電流を加算すると、図２Ａ中の電流源２２０から生成されたのと同じ電流ＫＩが与えられる。
【００３０】
電流源２２０’、２６０は、それぞれＮＭＯＳトランジスタによって実現できる。第１および第２の出力ブランチにおける電流源２２０’、２６０として働くＮＭＯＳトランジスタは、回路設計中に、ＰＭＯＳトランジスタ２１５’、２５５と同じ比率を有するようにサイズ決定できる。たとえば、第１および第２のＮＭＯＳトランジスタは、回路設計中に、第１の出力ブランチ２１０’と第２の出力ブランチ２５０とにおける電流の比率が１：Ｋ−１となるようにサイズ決定できる。
【００３１】
一例では、Ｋは、回路２００’の設計時に、２つのＰＭＯＳトランジスタ２１５’、２５５と、２つの電流源２２０’、２６０（ＮＭＯＳトランジスタ）との間の所望の比率を達成するように固定値に設定できる。これにより２つのブランチ（ｉｏｕｔおよび（Ｋ−１）ｉｏｕｔ）における電流の所望の比率が設定され、乗算された電流（Ｋ−１）ｉｏｕｔの流れは経路２７０を介してフィルタ２０５’の入力ｖｉｍ、ｖｉｐにフィードバックされる。
【００３２】
したがって、回路２００’中でより大きい実効キャパシタンスを達成するために、フィルタ２０５’の（キャパシタンスＣ／Ｋを有する）キャパシタと（抵抗Ｋ・Ｒを有する）抵抗とを通る出力電流ｉｏｕｔは、第１の出力ブランチ２１０’におけるＰＭＯＳトランジスタ２１５’によって検知され、第２の出力ブランチ２５０におけるＰＭＯＳトランジスタ２５５においてＫ−１倍に乗算され、次いでノード２６５においてフィードバック経路２７０を介してフィルタ２０５’の入力ノードｖｉｍ／ｖｉｐにフィードバックされる。これにより（図２Ａの回路２００の場合のように）実効キャパシタンスＣおよび実効抵抗Ｒが得られるが、Ｋ倍小さいキャパシタンス（およびＫ倍より大きい抵抗）を使用する。この構成では、追加の電力が消費されず、直線性、周波数応答および利得補償は図２Ａの従来のＴＩＡ段と同じままである。言い換えれば、電圧出力は各フィルタ２０５’からの電圧出力と同じままである。また、Ｋの各々が低域フィルタ２０５’において相殺し合う（Ｃ／Ｋ＊Ｋ・Ｒ）ので、ｖｏｍおよびｖｏｐにおけるノード電圧は変化せず、したがって同じＲＣ極が達成されるが、Ｋ倍小さいキャパシタンス（およびＫ倍より大きい抵抗）を使用する。
【００３３】
例示的な乗算器回路についてＴＩＡオペアンプ回路の一部として上記で説明した。しかしながら、分割されたブランチとフィードバックとをもつ乗算器回路は、図２Ｂ中のオペアンプの代わりにＧｍ（相互コンダクタンス）段を使用したトランスコンダクタキャパシタ（Ｇｍ  Ｃ）フィルタに組み込むことができる。ワイヤレス受信機などの典型的な通信システムでは、トランスコンダクタキャパシタ（Ｇｍ  Ｃ）フィルタが受信機の重要なビルディングブロックとなり得る。トランスコンダクタは、入力信号電圧Ｖｉｎに比例する出力電流ｉｃを供給する要素である。バイポーラデバイスの場合、以下の関係式：ｉｃ＝ｇｍ＊Ｖｉｎが存在し、ただしｇｍは要素の相互コンダクタンスである。一般に、相互コンダクタンスが大きくなるほど、利得は大きくなる。トランスコンダクタの出力にキャパシタを接続すると、積分器が形成される。したがって、Ｇｍ  Ｃ積分器を使用してモノリシックフィルタを実現することができる。したがって、例示的な実施形態は、図１Ｂおよび図２Ｂに示すキャパシタンス乗算器をもつＧｍ  Ｃフィルタを含む。
【００３４】
図３は、キャパシタンス乗算器ありおよびなしでモデル化されたＴＩＡ回路のＡＣシミュレーション結果のスクリーンショットである。図３は、キャパシタンス乗算器の周波数応答を示すために与えるものである。シミュレーション演習（simulation exercise）では、キャパシタンス乗算器なしのＴＩＡ回路（ＣＡＰ乗算器なしと標示された曲線）、およびキャパシタンス乗算器ありのＴＩＡ回路（５×ＣＡＰ乗算器と標示された曲線）をモデル化した。両方の曲線の目的は、３８３ｋＨｚにおいてＲＣ極周波数を実現することであった。
【００３５】
キャパシタンス乗算器なしでモデル化したＴＩＡ回路に対しては、ＲＣフィルタの抵抗Ｒを２０２５Ωに維持した。キャパシタンス乗算器なしでは、ＲＣ極を達成するためにキャパシタンスＣを２０５ｐＦに設定することが必要であった。より明るい曲線は、キャパシタンス乗算器を利用した回路を示す。キャパシタンス乗算器なしでモデル化されたＴＩＡ回路に対しては、４１ｐＦのキャパシタを５倍（５×）に乗算して、１０．１２５ＫΩの抵抗Ｒを用いて３８３ｋＨｚで同じＲＣ極を達成した。したがって、（１ＭＨｚ以下の低域フィルタでモデル化された）フィルタの関心領域中で互いにミラーリングされたこれらの２つの曲線は、周波数応答が両方の回路構成について基本的に同じであることを示す。
【００３６】
図４は、キャパシタンス乗算器の過渡シミュレーション結果を示すスクリーンショットである。図３の場合のように、５×乗算器ありおよびキャパシタンス乗算器なしのＴＩＡ回路を、２００ｋＨｚの小信号を用いてシミュレートし、次いで、過渡応答を検討するために、モデル化された回路中のフィルタに１ＭＨｚの大信号をヒットさせて急激な影響を与えた。注目すべきことに、これは、ミキサ段が、２００ｋＨｚの所望の信号と、（２００ｋＨｚ信号の振幅よりも１００倍大きい振幅をもつ）１ＭＨｚの不要な周波数とを供給する場合に類似している状況である。
【００３７】
図４では、過渡応答がスクリーンショットの左側に示され、両方の回路の周波数スペクトル成分が右側に示されている。図４の左側に図示された過渡シミュレーション結果は、１ＭＨｚ信号が供給されたときのフィルタの性能が両方の回路構成についてほぼ同じであることを示す。右側の周波数スペクトル応答は、すべての周波数成分が、５×キャパシタンス乗算器ありのＴＩＡ段とキャパシタンス乗算器なしのＴＩＡ段についてまったく同じスペクトルにあることを示す。これは、すべての周波数成分が基本的に同じスペクトルにあるので、直線性の劣化がないことを示す。
【００３８】
したがって、例示的な実施形態は、追加の回路を追加することまたは追加の電力を必要とすることなしにキャパシタンス乗算器効果を達成する。例示的なキャパシタンス乗算器回路は、フィルタ中のキャパシタの実効キャパシタンスを上げる際に、全体的な回路の周波数応答および／または安定性に影響を及ぼさず、全体的な回路の直線性性能に悪影響を及ぼさない。
【００３９】
上記に鑑みて、本発明の実施形態は、本明細書に記載の機能、アクションのシーケンスおよび／またはアルゴリズムを実行するための方法を含むことができることを諒解されよう。たとえば、図５は、キャパシタンス乗算のための方法であって、第１の経路においてフィルタからの電流（ｉｏｕｔ）を検知することであって、前記フィルタが、キャパシタ（Ｃ）と並列な抵抗（Ｒ）に結合された入力を含む、検知すること（ブロック５０２）と、第２の経路において検知された電流（ｉｏｕｔ）に乗数Ｋを乗算することであって、Ｋが１よりも大きく、第２の経路が第１の経路と並列である、乗算すること（ブロック５０４）と、キャパシタ（Ｃ）の実効キャパシタンスを増大させるために、その乗算された電流を前記第２の経路からフィルタ入力にフィードバックすること（ブロック５０６）とを含む方法を示す流れ図である。
【００４０】
１つまたは複数の例示的な実施形態では、説明した機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装できる。ソフトウェアで実装する場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶するか、あるいはコンピュータ可読媒体を介して送信することができる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体でよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスク記憶装置、磁気ディスク記憶装置もしくは他の磁気記憶デバイス、または、命令もしくはデータ構造の形態の所望のプログラムコードを運搬または記憶するために使用でき、コンピュータによってアクセスできる任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
【００４１】
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび／またはアクションを特定の順序で実行しなくてもよい。さらに、本発明の実施形態の要素は、単数形で説明または請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
［付記１］
抵抗（Ｒ）、キャパシタ（Ｃ）および入力を備えるフィルタ、
前記フィルタを通る出力電流（ｉｏｕｔ）を検知するために前記フィルタに接続された第１の出力ブランチ、および、
前記検知されたｉｏｕｔを乗数Ｋに基づいて乗算するための前記第１の出力ブランチと並列な第２の出力ブランチ、ここでは、Ｋは１よりも大きく、前記第２の出力ブランチは、より大きい実効Ｃを実現するために、ｉｏｕｔの前記乗算された値を前記フィルタの前記入力にフィードバックするための、フィードバック経路に結合されている
を備えるキャパシタンス乗算器回路。
［付記２］
前記抵抗（Ｒ）、キャパシタ（Ｃ）またはｉｏｕｔのうちの１つまたは複数が前記乗数Ｋによって変更される、付記１に記載の回路。
［付記３］
前記フィルタの抵抗値がＫ・Ｒである、付記１に記載の回路。
［付記４］
前記フィルタの前記キャパシタンス値がＣ／Ｋである、付記１に記載の回路。
［付記５］
前記第１の出力ブランチが、前記フィルタ入力へのフィードバック経路を有せず、ｉｏｕｔを検知し前記第１の出力ブランチにおいて第１の電流を生成する第１のＰＭＯＳトランジスタを含む、付記１に記載の回路。
［付記６］
前記第２の出力ブランチが、ｉｏｕｔを乗算し前記第２の出力ブランチにおいて第２の電流を生成する第２のＰＭＯＳトランジスタを含む、付記５に記載の回路。
［付記７］
前記第２の出力ブランチがノードと電流源とをさらに含み、前記ノードが前記第２のＰＭＯＳトランジスタのドレインと前記電流源との間に結合され、
前記第２のノードが、前記フィルタへの入力に接続されたフィードバック経路に結合され、前記第２のより大きい電流が、より大きい実効Ｃを実現するために前記フィードバック経路上で前記フィルタ入力にフィードバックされる、
付記６に記載の回路。
［付記８］
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが１：（Ｋ−１）の比率にサイズ決定された、付記６に記載の回路。
［付記９］
前記第１の出力ブランチおよび前記第２の出力ブランチの各々が電流源を含む、付記１に記載の回路。
［付記１０］
前記第１の出力ブランチにおける前記電流源が第１のＮＭＯＳトランジスタによって実現され、前記第２の出力ブランチにおける前記電流源が第２のＮＭＯＳトランジスタによって実現され、前記第１のＮＭＯＳトランジスタおよび前記第２のＮＭＯＳトランジスタが、前記第１のブランチと前記第２のブランチとにおける電流の前記比率が１：（Ｋ−１）となるようにサイズ決定された、付記９に記載の回路。
［付記１１］
ＲＣフィルタのペア間に結合された増幅器であって、各フィルタが、前記増幅器によって生成された信号をフィルタ処理するように構成された、増幅器と、
各々がそれぞれのフィルタ出力に結合された第１の出力ブランチのペアと、
各々が、対応する第１の出力ブランチと並列にされた第２の出力ブランチのペアと
を備えるトランスインピーダンス増幅器（ＴＩＡ）回路であって、
各第１の出力ブランチが、その対応するフィルタを通る出力電流（ｉｏｕｔ）を検知するように構成され、各第２の出力ブランチが、前記検知されたｉｏｕｔを整数の乗数Ｋの関数として乗算するように構成され、Ｋが１よりも大きく、前記ＴＩＡ回路においてより大きい実効キャパシタンスを実現するために前記乗算されたｉｏｕｔを前記それぞれのフィルタ入力にフィードバックするように構成された、
トランスインピーダンス増幅器（ＴＩＡ）回路。
［付記１２］
各フィルタの抵抗値がＫ・Ｒであり、各フィルタの前記キャパシタンス値がＣ／Ｋである、付記１１に記載の回路。
［付記１３］
各第１の出力ブランチが、そのフィルタ入力へのフィードバック経路を有せず、ｉｏｕｔを検知しそれから第１の電流を生成する第１のＰＭＯＳトランジスタを含み、
各第２の出力ブランチが、第２のより大きい電流を生成するためにｉｏｕｔを乗算する第２のＰＭＯＳトランジスタを含み、前記第２の電流を前記フィルタにフィードバックするために前記第２の出力ブランチにおけるノードと前記フィルタ入力との間にフィードバック経路を含み、前記第１の出力ブランチと前記第２の出力ブランチとにおける電流の前記比率が１：（Ｋ−１）である、
付記１２に記載の回路。
［付記１４］
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが１：（Ｋ−１）の比率にサイズ決定された、付記１３に記載の回路。
［付記１５］
キャパシタンス乗算器回路を含む装置であって、前記回路が、
キャパシタ（Ｃ）と並列な抵抗（Ｒ）を有するフィルタと、
フィルタ出力に結合された第１の信号経路と、
前記フィルタへの入力に結合された第２の信号経路と
を備え、
前記フィルタを通る電流出力（ｉｏｕｔ）が、前記２つの経路に分割され、前記第１の経路において検知され、前記第２の経路において乗算され、前記乗算された電流が、前記キャパシタ（Ｃ）の前記実効キャパシタンスを増大させるために前記第２の経路から前記フィルタ入力にフィードバックされる、
装置。
［付記１６］
前記第２の経路におけるｉｏｕｔが乗数Ｋによって乗算され、Ｋが１よりも大きい、付記１５に記載の回路。
［付記１７］
前記フィルタの抵抗値がＫ・Ｒであり、前記フィルタの前記キャパシタンス値がＣ／Ｋであり、Ｋが１よりも大きい、付記１５に記載の回路。
［付記１８］
前記第１の経路が、前記フィルタ入力へのフィードバックを有せず、ｉｏｕｔを検知し前記第１の経路において第１の電流を生成するための第１のＰＭＯＳトランジスタを含み、
前記第２の経路が、前記検知されたｉｏｕｔを乗算し前記第２の経路において第２の電流を出力するための第２のＰＭＯＳトランジスタを含み、前記第１の経路と前記第２の経路とにおける電流の前記比率が１：（Ｋ−１）である、
付記１５に記載の回路。
［付記１９］
前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとが１：（Ｋ−１）の比率にサイズ決定された、付記１８に記載の回路。
［付記２０］
前記装置がトランスインピーダンス増幅器（ＴＩＡ）回路である、付記１５に記載の装置。
［付記２１］
前記装置がトランスコンダクタキャパシタ（ＧｍＣ）フィルタ回路である、付記１５に記載の装置。
［付記２２］
前記装置がワイヤレスデバイスである、付記１５に記載の装置。
［付記２３］
第１の経路においてフィルタからの電流（ｉｏｕｔ）を検知することであって、前記フィルタが、キャパシタ（Ｃ）と並列な抵抗（Ｒ）に結合された入力を含む、検知することと、
第２の経路において前記検知された電流（ｉｏｕｔ）に乗数Ｋを乗算することであって、Ｋが１よりも大きく、前記第２の経路が前記第１の経路と並列である、乗算することと、
キャパシタ（Ｃ）の前記実効キャパシタンスを増大させるために前記乗算された電流を前記第２の経路から前記フィルタ入力にフィードバックすることと
を備えるキャパシタンス乗算のための方法。
［付記２４］
前記フィルタの抵抗値がＫ・Ｒであり、前記フィルタの前記キャパシタンス値がＣ／Ｋである、付記２３に記載の方法。
［付記２５］
前記第１の経路が前記フィルタ入力へのフィードバックを有せず、
前記第１の経路と前記第２の経路とにおける電流の前記比率が１：（Ｋ−１）である、
付記２３に記載の方法。
［付記２６］
第１の経路においてフィルタからの電流（ｉｏｕｔ）を検知するための手段であって、前記フィルタが、キャパシタ（Ｃ）と並列な抵抗（Ｒ）に結合された入力を含む、検知するための手段と、
第２の経路において前記検知された電流（ｉｏｕｔ）に乗数Ｋを乗算するための手段であって、Ｋが１よりも大きく、前記第２の経路が前記第１の経路と並列である、乗算するための手段と、
キャパシタ（Ｃ）の前記実効キャパシタンスを増大させるために前記乗算された電流を前記第２の経路から前記フィルタ入力にフィードバックするための手段と
を備えるキャパシタンス乗算のための装置。
［付記２７］
前記フィルタの抵抗値がＫ・Ｒであり、前記フィルタの前記キャパシタンス値がＣ／Ｋであり、Ｋが１よりも大きい、付記２６に記載の装置。
［付記２８］
前記第１の経路が前記フィルタ入力へのフィードバックを有せず、
前記第１の経路と前記第２の経路とにおける電流の前記比率が１：（Ｋ−１）である、
付記２６に記載の装置。
［付記２９］
前記装置が、トランスインピーダンス増幅器（ＴＩＡ）回路、トランスコンダクタキャパシタ（ＧｍＣ）フィルタ回路、またはワイヤレスデバイスである、付記２６に記載の装置。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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