(57)【特許請求の範囲】
【請求項１】
半導体基板の主面と平行な第１の方向に沿って配列された、第１のゲート電極構造を有する第１の電界効果トランジスタと第２のゲート電極構造を有する第２の電界効果トランジスタとを含む半導体集積回路であって、
前記第１のゲート電極構造と前記第２のゲート電極構造との互いに対向する対向端部のうちの一方を被覆する第１の中間絶縁膜と、
前記第１のゲート電極構造と前記第２のゲート電極構造との間の領域で前記半導体基板の当該主面上にゲート絶縁膜を介して形成されており第３の電界効果トランジスタを構成する第３のゲート電極構造と、
前記第１の方向と交差する第２の方向における前記第３のゲート電極構造の両側で前記半導体基板内に形成されており前記第３の電界効果トランジスタを構成する一対のソース領域及びドレイン領域と、
前記半導体基板内に形成されており、前記第１の方向において前記第１乃至第３の電界効果トランジスタを相互に電気的に絶縁する素子分離構造と
を含み、
前記第３のゲート電極構造は、前記第１の中間絶縁膜上に延在して前記対向端部のうちの当該一方とオーバラップしており、
前記第３のゲート電極構造の前記第１の方向における両端部は、前記素子分離構造の上方に配置されており、
前記対向端部のうちの当該一方は、前記素子分離構造上に配置されている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記対向端部のうちの他方を被覆する第２の中間絶縁膜をさらに含み、
前記第３のゲート電極構造は、前記第２の中間絶縁膜上に延在して前記対向端部のうちの当該他方とオーバラップしている
ことを特徴とする半導体集積回路。
【請求項３】
請求項１または２に記載の半導体集積回路であって、
前記第１の電界効果トランジスタは、前記第１のゲート電極構造の前記第２の方向両側で前記半導体基板内に形成された一対のソース領域及びドレイン領域を含み、
前記第２の電界効果トランジスタは、前記第２のゲート電極構造の前記第２の方向両側で前記半導体基板内に形成された一対のソース領域及びドレイン領域を含む
ことを特徴とする半導体集積回路。
【請求項４】
請求項１から３のうちのいずれか１項に記載の半導体集積回路であって、
前記第１乃至第３のゲート電極構造を被覆し、前記第１乃至第３のゲート電極構造の上端にそれぞれ達する第１乃至第３のコンタクトホールを有する層間絶縁膜と、
前記第１乃至第３のコンタクトホールにそれぞれ埋設された第１乃至第３のコンタクトプラグと、
前記第１乃至第３のコンタクトプラグの上端にそれぞれ電気的に接続された第１乃至第３の上層配線と
をさらに含み、
前記第１乃至第３の電界効果トランジスタは、前記第１乃至第３の上層配線に個別に印加された電圧に応じてスイッチング動作を行うスイッチング素子である
ことを特徴とする半導体集積回路。
【請求項５】
第１のゲート電極構造を有する第１の電界効果トランジスタと第２のゲート電極構造を有する第２の電界効果トランジスタと第３のゲート電極構造を有する第３の電界効果トランジスタとを含む半導体集積回路の製造方法であって、
半導体基板の主面上に、当該主面と平行な第１の方向に沿って配列された前記第１のゲート電極構造と前記第２のゲート電極構造とを形成する工程と、
前記第１のゲート電極構造と前記第２のゲート電極構造との互いに対向する対向端部のうちの一方を被覆する第１の中間絶縁膜を形成する工程と、
前記第１のゲート電極構造と前記第２のゲート電極構造との間の領域で前記半導体基板の当該主面上にゲート絶縁膜を介して前記第３のゲート電極構造を形成する工程と、
前記第１の方向と交差する第２の方向における前記第３のゲート電極構造の両側で前記半導体基板内に、前記第３の電界効果トランジスタを構成する一対のソース領域及びドレイン領域を形成する工程と
を含み、
前記半導体集積回路は、前記半導体基板内に形成されており、前記第１の方向において前記第１乃至第３の電界効果トランジスタを相互に電気的に絶縁する素子分離構造を含み、
前記第３のゲート電極構造は、前記第１の中間絶縁膜上に延在して前記対向端部のうちの当該一方とオーバラップするように形成され、
前記第３のゲート電極構造の前記第１の方向における両端部は、前記素子分離構造の上方に配置されており、
前記対向端部のうちの当該一方は、前記素子分離構造上に配置されている
ことを特徴とする半導体集積回路の製造方法。
【請求項６】
請求項５に記載の半導体集積回路の製造方法であって、
前記対向端部のうちの他方を被覆する第２の中間絶縁膜を形成する工程をさらに含み、
前記第３のゲート電極構造は、前記第２の中間絶縁膜上に延在して前記対向端部のうちの当該他方とオーバラップするように形成される
ことを特徴とする半導体集積回路の製造方法。
【請求項７】
請求項６に記載の半導体集積回路の製造方法であって、前記第１の中間絶縁膜は、前記第２の中間絶縁膜と同一のリソグラフィ工程及びエッチング工程で形成されることを特徴とする半導体集積回路の製造方法。
【請求項８】
請求項５から７のうちのいずれか１項に記載の半導体集積回路の製造方法であって、
前記第１乃至第３のゲート電極構造を被覆し、前記第１乃至第３のゲート電極構造の上端にそれぞれ達する第１乃至第３のコンタクトホールを有する層間絶縁膜を形成する工程と、
前記第１乃至第３のコンタクトホールにそれぞれ第１乃至第３のコンタクトプラグを埋設する工程と、
前記第１乃至第３のコンタクトプラグの上端にそれぞれ電気的に接続される第１乃至第３の上層配線を形成する工程と
をさらに含むことを特徴とする半導体集積回路の製造方法。
【請求項９】
請求項１から４のうちのいずれか１項に記載の半導体集積回路を含むデコード回路を備えることを特徴とする信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを有する半導体集積回路及びその製造方法、並びに半導体集積回路を有する信号処理装置に関するものである。
【背景技術】
【０００２】
デコーダ回路は、Ｎビット（Ｎは２以上の整数）の２進信号を入力とし、この入力に対して２Ｍ通り（Ｍは２以上の整数）の状態のうちのいずれかの状態を示す信号を選択し出力する機能を有する。このようなデコーダ回路を構成するためには、たとえば、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などの多数の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）からなる２Ｎ個ものスイッチング素子が必要である。この種のデコーダ回路の構成は、たとえば、特開２００８−０３３３５０号公報（特許文献１）に開示されている。特許文献１には、複数のアナログ階調電圧の中から、入力されたディジタル信号の値に対応する電圧を選択し出力するデコーダ型Ｄ／Ａ変換器が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−０３３３５０号公報（たとえば、図８及び段落００２０〜００３０）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
デコーダ回路には多数のＦＥＴが組み込まれているので、ＦＥＴのゲート電極の間隔を狭小化してＦＥＴを高密度に配置すれば、回路面積を縮小しチップサイズを小さくすることができる。しかしながら、所望のトランジスタ特性を確保する必要があるので、ゲート電極の間隔を狭小化することには限界があった。
【０００５】
上記に鑑みて本発明の目的は、所望のトランジスタ特性を確保しつつＦＥＴの高密度配置を可能とする半導体集積回路及びその製造方法、並びに半導体集積回路を含む信号処理装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の第１の態様による半導体集積回路は、半導体基板の主面と平行な第１の方向に沿って配列された、第１のゲート電極構造を有する第１の電界効果トランジスタと第２のゲート電極構造を有する第２の電界効果トランジスタとを含む半導体集積回路であって、前記第１のゲート電極構造と前記第２のゲート電極構造との互いに対向する対向端部のうちの一方を被覆する第１の中間絶縁膜と、前記第１のゲート電極構造と前記第２のゲート電極構造との間の領域で前記半導体基板の当該主面上にゲート絶縁膜を介して形成されており第３の電界効果トランジスタを構成する第３のゲート電極構造と、前記第１の方向と交差する第２の方向における前記第３のゲート電極構造の両側で前記半導体基板内に形成されており前記第３の電界効果トランジスタを構成する一対のソース領域及びドレイン領域と、前記半導体基板内に形成されており、前記第１の方向において前記第１乃至第３の電界効果トランジスタを相互に電気的に絶縁する素子分離構造とを含み、前記第３のゲート電極構造は、前記第１の中間絶縁膜上に延在して前記対向端部のうちの当該一方とオーバラップしており、前記第３のゲート電極構造の前記第１の方向における両端部は、前記素子分離構造の上方に配置されており、前記対向端部のうちの当該一方は、前記素子分離構造上に配置されていることを特徴とする。
【０００７】
本発明の第２の態様による半導体集積回路の製造方法は、第１のゲート電極構造を有する第１の電界効果トランジスタと第２のゲート電極構造を有する第２の電界効果トランジスタと第３のゲート電極構造を有する第３の電界効果トランジスタとを含む半導体集積回路の製造方法であって、半導体基板の主面上に、当該主面と平行な第１の方向に沿って配列された前記第１のゲート電極構造と前記第２のゲート電極構造とを形成する工程と、前記第１のゲート電極構造と前記第２のゲート電極構造との互いに対向する対向端部のうちの一方を被覆する第１の中間絶縁膜を形成する工程と、前記第１のゲート電極構造と前記第２のゲート電極構造との間の領域で前記半導体基板の当該主面上にゲート絶縁膜を介して前記第３のゲート電極構造を形成する工程と、前記第１の方向と交差する第２の方向における前記第３のゲート電極構造の両側で前記半導体基板内に、前記第３の電界効果トランジスタを構成する一対のソース領域及びドレイン領域を形成する工程とを含み、前記半導体集積回路は、前記半導体基板内に形成されており、前記第１の方向において前記第１乃至第３の電界効果トランジスタを相互に電気的に絶縁する素子分離構造を含み、前記第３のゲート電極構造は、前記第１の中間絶縁膜上に延在して前記対向端部のうちの当該一方とオーバラップするように形成され、前記第３のゲート電極構造の前記第１の方向における両端部は、前記素子分離構造の上方に配置されており、前記対向端部のうちの当該一方は、前記素子分離構造上に配置されていることを特徴とする。
【０００８】
本発明の第３の態様による信号処理装置は、前記第１の態様による半導体集積回路を含むデコード回路を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第３のゲート電極構造が第１の中間絶縁膜上に延在して対向端部のうちの一方とオーバラップするので、所望のトランジスタ特性を確保しつつ、電界効果トランジスタを高密度に配置させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態１の半導体集積回路の構造の一部を概略的に示す平面図である。
【図２】図１の半導体集積回路の構造のＩＩ−ＩＩ線における概略断面図である。
【図３】本実施の形態の半導体集積回路の第１の製造工程を示すための半導体構造の概略断面図である。
【図４】本実施の形態の半導体集積回路の第２の製造工程を示すための半導体構造の概略断面図である。
【図５】本実施の形態の半導体集積回路の第３の製造工程を示すための半導体構造の概略断面図である。
【図６】本実施の形態の半導体集積回路の第４の製造工程を示すための半導体構造の概略断面図である。
【図７】本実施の形態の半導体集積回路の第５の製造工程を示すための半導体構造の概略断面図である。
【図８】比較例の半導体集積回路の構造の一部を概略的に示す平面図である。
【図９】図８の半導体集積回路の構造のＩＸ−ＩＸ線における概略断面図である。
【図１０】比較例の半導体集積回路の第１の製造工程を示すための半導体構造の概略断面図である。
【図１１】比較例の半導体集積回路の第２の製造工程を示すための半導体構造の概略断面図である。
【図１２】比較例の半導体集積回路の第３の製造工程を示すための半導体構造の概略断面図である。
【図１３】（Ａ）は、比較例の半導体集積回路の構造を示す平面図であり、（Ｂ）は、本実施の形態の半導体集積回路の構造を示す平面図である。
【図１４】本実施の形態の半導体集積回路１の構造の適用例であるデコード回路の構成を示す図である。
【図１５】図１４のデコード回路を含むソースドライバの構成を示す図である。
【図１６】図１５のソースドライバを含む画像表示装置の構成を概略的に示す機能ブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１２】
図１は、本発明に係る実施の形態の半導体集積回路１の構造の一部を概略的に示す平面図であり、図２は、図１の半導体集積回路１の構造のＩＩ−ＩＩ線における概略断面図である。なお、説明の便宜上、図１には、図２の層間絶縁膜３３と上層配線４５，４６，４７とは図示されていない。
【００１３】
図１に示されるように、半導体集積回路１は、Ｘ軸方向に沿って配列された３個のＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の電界効果トランジスタＴＲ１，ＴＲ３，ＴＲ２を含む。なお、図１及び図２中のＸ軸方向とＹ軸方向とは、ともに半導体基板１０の主面と平行であり、且つ、互いに直交している。また、図１及び図２中のＺ軸方向は、半導体基板１０の主面と直交する方向（半導体集積回路１の厚み方向）である。
【００１４】
左方の電界効果トランジスタＴＲ１は、半導体基板１０の主面上にゲート絶縁膜１３を介して形成されたゲート電極構造２１と、このゲート電極構造２１のＹ軸方向両側で半導体基板１０内に形成されたｎ型またはｐ型不純物拡散領域である一対のソース領域１７Ｓ及びドレイン領域１７Ｄとを有する。また、右方の電界効果トランジスタＴＲ２も、半導体基板１０の主面上にゲート絶縁膜１５を介して形成されたゲート電極構造２２と、このゲート電極構造２２のＹ軸方向両側で半導体基板１０内に形成されたｎ型またはｐ型不純物拡散領域である一対のソース領域１９Ｓ及びドレイン領域１９Ｄとを有する。そして、中央の電界効果トランジスタＴＲ２は、半導体基板１０の主面上にゲート絶縁膜１４を介して形成されたゲート電極構造３１と、このゲート電極構造３１のＹ軸方向両側で半導体基板１０内に形成されたｎ型またはｐ型不純物拡散領域である一対のソース領域１８Ｓ及びドレイン領域１８Ｄとを有する。
【００１５】
図２に示されるように、半導体基板１０内には、埋め込み絶縁層１１ａ，１１ｂ，１１ｃ，１１ｄからなる素子分離構造１１が形成されている。この素子分離構造１１は、電界効果トランジスタＴＲ１，ＴＲ２，ＴＲ３の各々のアクティブ領域を画定し、電界効果トランジスタＴＲ１，ＴＲ２，ＴＲ３を相互に電気的に絶縁するものである。
【００１６】
半導体基板１０としては、たとえば、ソース領域１７Ｓ，１８Ｓ，１９Ｓ及びドレイン領域１７Ｄ，１８Ｄ，１９Ｄの導電型とは逆の導電型のｐ型ウェルまたはｎ型ウェルを有するシリコン基板を使用することができるが、これに限定されるものではない。シリコン基板に代えて、たとえば、シリコン以外の単結晶半導体、多結晶半導体あるいは化合物半導体からなる構造を含むバルク基板や公知のＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を使用してもよい。
【００１７】
ゲート絶縁膜１３，１４，１５は、０．１ｎｍ〜数十ｎｍ程度の膜厚を有している。シリコン酸化物、シリコン窒化物、あるいは、シリコン酸化物よりも誘電率が高い高誘電率材料（たとえば、窒素添加のハフニウムシリケートなどの酸化ハフニウム系材料）を使用してゲート絶縁膜１３，１４，１５を形成することができる。
【００１８】
ゲート電極構造２１，２２，３１は、たとえば、数十ｎｍ〜数千ｎｍ程度の膜厚を有し、不純物が高濃度でドープされた多結晶シリコンや、チタンなどの高融点金属材料を用いて形成されればよい。
【００１９】
また、上記電界効果トランジスタＴＲ１，ＴＲ３，ＴＲ２を被覆するようにシリコン酸化膜やシリコン窒化膜などの層間絶縁膜３３が形成されている。この層間絶縁膜３３は、ゲート電極構造２１，３１，２２の上端にそれぞれ達するコンタクトホール３４，３５，３６を有しており、これらコンタクトホール３４，３５，３６には、タングステンなどの導電性材料からなるコンタクトプラグ４１，４２，４３が埋め込まれている。そして、層間絶縁膜３３上には、コンタクトプラグ４１，４２，４３の上端とそれぞれ電気的に接続されたアルミニウムや銅などの上層配線（メタル配線）４５，４６，４７が形成されている。
【００２０】
なお、本実施の形態の半導体集積回路１は、電界効果トランジスタＴＲ１，ＴＲ３，ＴＲ２のソース領域１７Ｓ，１８Ｓ，１９Ｓやドレイン領域１７Ｄ，１８Ｄ，１９Ｄを上層配線（図示せず）と電気的に接続するコンタクトプラグ（図示せず）を有している。
【００２１】
本実施の形態では、図１及び図２に示されるように、ゲート電極構造２１，２２をそれぞれ被覆する中間絶縁膜２４，２５が形成されている。これら中間絶縁膜２４，２５は、たとえば、酸化膜や窒化膜や酸窒化膜を用いて形成されればよい。中央のゲート電極構造３１よりも左方のゲート電極構造２１を被覆する中間絶縁膜２４は、ゲート電極構造３１とゲート電極構造２１との間に介在して両者を電気的に絶縁する機能を有する。一方、右方のゲート電極構造２２を被覆する中間絶縁膜２５は、ゲート電極構造３１とゲート電極構造２２との間に介在して両者を電気的に絶縁する機能を有する。
【００２２】
また、ゲート電極構造３１は、中間絶縁膜２４上に延在して左方のゲート電極構造２１の端部２１ｅとＸ軸方向にオーバラップし、同時に、右方のゲート電極構造２２を被覆する中間絶縁膜２５上に延在してゲート電極構造２２の端部２２ｅともＸ軸方向にオーバラップしている。
【００２３】
次に、図３〜図７を参照しつつ本実施の形態の半導体集積回路１の製造方法の一例を以下に説明する。図３〜図７は、本実施の形態の半導体集積回路１の製造工程を示すための半導体構造の概略断面図である。
【００２４】
まず、半導体基板１０を用意し、図３に示されるようにこの半導体基板１０内に埋め込み絶縁層１１ａ〜１１ｄからなる素子分離構造１１を形成する。埋め込み絶縁層１１ａ〜１１ｄは、たとえば、公知のＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）といった素子分離技術を用いて形成すればよいが、これらに限定されるものではない。さらに、半導体基板１０の露出面を熱酸化することで図３に示されるようにゲート絶縁膜１３，１４，１５を形成する。あるいは、酸化ハフニウム系材料などの高誘電率材料を用いてゲート絶縁膜１３，１４，１５を成膜してもよい。
【００２５】
次に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、図３の構造上にゲート電極構造用の電極材料層（図示せず）を堆積し、フォトリソグラフィやＥＵＶ（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａ  Ｖｉｏｌｅｔ）リソグラフィなどの半導体リソグラフィと異方性エッチングとにより当該電極材料層を加工する。この結果、図４に示されるように電界効果トランジスタＴＲ１，ＴＲ２用のゲート電極構造２１，２２が形成される。なお、これらゲート電極構造２１，２２のＹ軸方向両側の側壁にサイドウォールスペーサ（図示せず）を形成してもよい。
【００２６】
その後、半導体リソグラフィにより電界効果トランジスタＴＲ３の形成予定領域を被覆するレジストパターン（図示せず）を形成し、このレジストパターンとゲート電極構造２１，２２と素子分離構造１１とをマスクとして半導体基板１０内に不純物を選択的にイオン注入する。イオン注入された不純物は、熱処理工程で活性化されることで、図１のソース領域１７Ｓ，１９Ｓ及びドレイン領域１７Ｄ，１９Ｄとなる。
【００２７】
次に、たとえばＣＶＤ法により、図４の構造上に電気的絶縁材料層を堆積し、その後、半導体リソグラフィとエッチングとにより電気的絶縁材料層をパターニングすることで、図５の中間絶縁膜２４，２５を形成する。
【００２８】
次に、図６に示されるように、たとえばＣＶＤ法により、図５の構造上にゲート電極構造用の電極材料層３０を堆積する。次いで、半導体リソグラフィと異方性エッチングとにより電極材料層３０を加工する。この結果、図７に示されるように電界効果トランジスタＴＲ３用のゲート電極構造３１が形成される。なお、このゲート電極構造３１のＹ軸方向両側の側壁にサイドウォールスペーサ（図示せず）を形成してもよい。
【００２９】
次いで、ゲート電極構造３１と素子分離構造１１とをマスクとして半導体基板１０内に不純物を選択的にイオン注入する。イオン注入された不純物は、熱処理工程で活性化されることで、図１のソース領域１８Ｓ及びドレイン領域１８Ｄとなる。
【００３０】
次に、たとえばプラズマＣＶＤ法により絶縁材料層（図示せず）を堆積し、この絶縁材料層を半導体リソグラフィとエッチングとによりパターニングすることで、図２の層間絶縁膜３３を形成する。さらに、層間絶縁膜３３のコンタクトホール３４，３５，３６に導電性材料を堆積させてコンタクトプラグ４１，４２，４３を形成する。その後、上層配線４５，４６，４７を形成することで、図１及び図２に示される構造が完成する。
【００３１】
本実施の形態の半導体集積回路１の構造では、隣り合う電界効果トランジスタＴＲ１，ＴＲ３間の距離、並びに、隣り合う電界効果トランジスタＴＲ３，ＴＲ２間の距離を小さくすることができるため、従来の構造と比べて電界効果トランジスタＴＲ１〜ＴＲ３を高密度に配置することができる。この点を、従来の構造を例に挙げて以下に説明する。
【００３２】
図８は、比較例である従来の半導体集積回路２の構造の一部を概略的に示す平面図であり、図９は、図８の半導体集積回路２のＩＸ−ＩＸ線における概略断面図である。なお、説明の便宜上、図８には、図９の層間絶縁膜１３３と上層配線１４５，１４６，１４７とは図示されていない。
【００３３】
図８に示されるように、この半導体集積回路２は、Ｘ軸方向に沿って配列された３個のＭＯＳ型の電界効果トランジスタＴＭ１，ＴＭ２，ＴＭ３を含む。左方の電界効果トランジスタＴＭ１は、半導体基板１００の主面上にゲート絶縁膜１１３を介して形成されたゲート電極構造１２１と、このゲート電極構造１２１のＹ軸方向両側に形成された一対のソース領域１１７Ｓ及びドレイン領域１１７Ｄとを有する。また、中央の電界効果トランジスタＴＭ２は、半導体基板１００の主面上にゲート絶縁膜１１４を介して形成されたゲート電極構造１２２と、このゲート電極構造１２２のＹ軸方向両側に形成された一対のソース領域１１８Ｓ及びドレイン領域１１８Ｄとを有する。そして、右方の電界効果トランジスタＴＭ３は、半導体基板１００の主面上にゲート絶縁膜１１５を介して形成されたゲート電極構造１２３と、このゲート電極構造１２３のＹ軸方向両側に形成された一対のソース領域１１９Ｓ及びドレイン領域１１９Ｄとを有している。これら電界効果トランジスタＴＭ１，ＴＭ２，ＴＭ３を相互に電気的に分離するために、図９に示されるように、半導体基板１００内には、埋め込み絶縁層１１１ａ，１１１ｂ，１１１ｃ，１１１ｄからなる素子分離構造１１１が形成されている。
【００３４】
また、上記電界効果トランジスタＴＭ１，ＴＭ２，ＴＭ３を被覆する層間絶縁膜１３３が形成されている。この層間絶縁膜１３３は、コンタクトホール１３４，１３５，１３６を有し、これらコンタクトホール１３４，１３５，１３６には、タングステンなどの導電性材料からなるコンタクトプラグ１４１，１４２，１４３が埋設されている。そして、層間絶縁膜１３３上には上層配線１４５，１４６，１４７が形成されている。
【００３５】
上記半導体集積回路２の構造の製造工程の一例を図１０〜図１２を参照しつつ以下に説明する。
【００３６】
まず、シリコン基板などの半導体基板１００を用意し、図１０に示されるようにこの半導体基板１００内に、ＬＯＣＯＳやＳＴＩなどを用いて素子分離構造１１０を形成する。次いで、半導体基板１００の露出面を熱酸化することで図１０に示されるようにゲート絶縁膜１１３，１１４，１１５を形成する。
【００３７】
次に、図１１に示されるように、ＣＶＤ法により、図１０の構造上にゲート電極構造用の電極材料層１２０を堆積し、半導体リソグラフィと異方性エッチングとにより当該電極材料層１３０を加工する。この結果、図１２に示されるように電界効果トランジスタＴＭ１，ＴＭ２，ＴＭ３用のゲート電極構造１２１，１２２，１２３が形成される。次いで、ゲート電極構造１２１，１２２，１２３と素子分離構造１１１とをマスクとして半導体基板１００内に不純物を選択的にイオン注入する。イオン注入された不純物は、熱処理工程で活性化されることで、図８のソース領域１１７Ｓ，１１８Ｓ，１１９Ｓ及びドレイン領域１１７Ｄ，１１８Ｄ，１１９Ｄとなる。
【００３８】
その後は、図１２の構造上に絶縁材料層（図示せず）を堆積し、この絶縁材料層を半導体リソグラフィとエッチングとによりパターニングすることで、図９の層間絶縁膜１３３を形成する。さらに、層間絶縁膜１３３のコンタクトホール１３４，１３５，１３６に導電性材料を堆積させてコンタクトプラグ１４１，１４２，１４３を形成し、上層配線１４５，１４６，１４７を形成することで、図８及び図９に示される構造が完成する。
【００３９】
図８及び図９の比較例の構造では、ゲート電極構造１２１，１２２，１２３のゲート電位を相互に独立させるため、また、ゲート電極構造１２１，１２２，１２３のエッチング加工精度上の問題から、隣り合うゲート電極構造１２１，１２２間距離、並びに、隣り合うゲート電極構造１２２，１２３間距離として一定以上の距離を確保する必要があり、これらの距離が短いと、所望のトランジスタ特性を確保することが困難となる。
【００４０】
これに対し、本実施の形態の半導体集積回路１の構造では、隣接する電界効果トランジスタＴＲ１，ＴＲ３のゲート電極構造２１，３１は、埋め込み絶縁層１１ｂ上で中間絶縁膜２４により互いに絶縁されており、隣接する電界効果トランジスタＴＲ３，ＴＲ２のゲート電極構造３１，２２も、埋め込み絶縁層１１ｃ上で中間絶縁膜２５により互いに絶縁されている。このため、図１に示されるようにゲート電極構造３１がゲート電極構造２１，２２とＸ軸方向にオーバラップする場合でも、所望のトランジスタ特性を確保することができる。したがって、多数の電界効果トランジスタを高密度に配置させることが可能である。
【００４１】
図１３（Ａ），（Ｂ）は、比較例の半導体集積回路２の構造と本実施の形態の半導体集積回路１の構造とを対比して示す平面図である。図１３（Ａ）において、Ｄｐ１は、ゲート電極構造１２１のアクティブ領域からのＸ軸方向の突き出し距離を、Ｄｅ１は、ゲート電極構造１２１，１２２の対向する端部間の距離を、Ｄｓ１は、隣り合う電界効果トランジスタＴＭ１，ＴＭ２間の間隔（アクティブ領域の離間距離）をそれぞれ示している。また、図１３（Ｂ）においては、Ｄｐ２は、ゲート電極構造２１のアクティブ領域からの＋Ｘ軸方向の突き出し距離を、Ｄｐ３は、ゲート電極構造３１のアクティブ領域からの−Ｘ軸方向の突き出し距離を、Ｄｓ２は、隣り合う電界効果トランジスタＴＲ１，ＴＲ３間の間隔（アクティブ領域の離間距離）を、Δは、ゲート電極構造２１，３１のオーバラップ量をそれぞれ示している。
【００４２】
図１３（Ａ），（Ｂ）に示されるように、比較例の半導体集積回路２の構造の間隔Ｄｓ１と比べると、本実施の形態の半導体集積回路１の構造では、隣り合う電界効果トランジスタの間隔Ｄｓ２を狭小化することが可能であることが分かる。たとえば、Ｄｐ１＝０．３μｍ、Ｄｅ１＝０．４μｍ及びＤｓ１＝１．０μｍという図１３（Ａ）の比較例の寸法に対して、図１３（Ｂ）の構造では、Ｄｐ２＝Ｄｐ３＝０．３μｍ、Δ＝０．１μｍ、Ｄｓ２＝０．５μｍという寸法を実現することができる。
【００４３】
以上に説明したように、本実施の形態の半導体集積回路１の構造では、所望のトランジスタ特性を確保しつつ、電界効果トランジスタの横方向の配置間隔を短くすることができるので、多数の電界効果トランジスタを高密度に配置することができ、チップサイズを小さくすることができる。
【００４４】
また、本実施の形態の半導体集積回路１の構造を使用すれば、デコード回路やデコード型Ｄ／Ａ変換器といった信号処理回路の回路面積を小さくすることができる。図１４は、本実施の形態の半導体集積回路１の構造を適用することが可能なデコード回路６３ｋ（ｋは１〜Ｎの整数；Ｎは３以上の整数）の一例を示す図である。また、図１５は、デコード回路６３１〜６３Ｎを含むソースドライバ５３の構成を示す図であり、図１６は、図１５のソースドライバ５３を含む画像表示装置３の構成を概略的に示す機能ブロック図である。
【００４５】
図１６に示される画像表示装置３は、液晶表示パネル５２、ソースドライバ５３、ゲートドライバ５４、コントローラ５１及び電源回路５６を備えている。ソースドライバ５３及びゲートドライバ５４の動作はコントローラ５１によって制御される。液晶表示パネル５２は、バックライトユニット（図示せず）と、互いに並行に配列された走査線ＧＬ１，ＧＬ２，…，ＧＬＭと、これら走査線ＧＬ１，ＧＬ２，…，ＧＬＭと離間して交差するように配列されたデータ線（ソース線）ＳＬ１，ＳＬ２，…，ＳＬＮとを有する。データ線と走査線との各交差点付近には表示画素ＤＰが設けられている。図１６に示されるように、これら表示画素ＤＰ，…，ＤＰは２次元配列されており、各表示画素ＤＰが、液晶層を有する液晶表示素子（容量性負荷）Ｄｅと、この液晶表示素子Ｄｅへの電界の印加を制御するＴＦＴなどの能動素子Ｔｒとを含む。各能動素子Ｔｒの被制御端子の一方は液晶表示素子Ｄｅと接続され、各能動素子Ｔｒの被制御端子の他方はデータ線ＳＬ１，ＳＬ２，…，ＳＬＮのいずれかに接続され、各能動素子Ｔｒの制御端子（ゲート）は走査線ＧＬ１，ＧＬ２，…，ＧＬＭのいずれかに接続されている。
【００４６】
コントローラ５１は、供給されたデータ信号に画像処理を施してディジタル信号ＤＤを生成し、これをソースドライバ５３に出力する。ゲートドライバ５４は、走査線ＧＬ１，ＧＬ２，…，ＧＬＭに順次パルス電圧を出力して能動素子Ｔｒをオン状態にする。ソースドライバ５３は、ディジタル信号ＤＤをアナログ階調電圧（以下、単に「階調電圧」と呼ぶ。）に変換し、これら階調電圧をインピーダンス変換してデータ線ＳＬ１，ＳＬ２，…，ＳＬＮにパラレル出力することにより、オン状態の能動素子Ｔｒを介して液晶表示素子Ｄｅに階調電圧を供給することができる。液晶表示素子Ｄｅでは、階調電圧に応じて液晶分子が配向し、液晶分子の配向状態に応じた光透過率が形成される。
【００４７】
ソースドライバ５３は、図１５に示されるように、シフトレジスタ６１、２ラインラッチ回路６２、電圧選択回路６３、インピーダンス変換回路６４及び出力端子６５１〜６５Ｎを有している。
【００４８】
図１５のシフトレジスタ６１は、コントローラ５１から転送されたディジタル信号ＤＤを取り込み、配線ライン６１１，６１２，…，６１Ｎを介して１水平表示ライン分のディジタル信号を２ラインラッチ回路６２にパラレルに出力する。２ラインラッチ回路６２は、シフトレジスタ６１のパラレル出力をラッチするとともに、配線ライン６２１，６２２，…，６２Ｎを介して、保持するディジタル信号を電圧選択回路６３にパラレルに出力する。
【００４９】
電圧選択回路６３は、Ｎ個のデコード回路６３１，…，６３Ｎを有している。各デコード回路６３ｋには、階調電圧発生回路６６から階調電圧群ＲＶが供給される。階調電圧発生回路６６は、電源回路５６から供給された基準電圧に基づいて、互いにレベルの異なる複数の階調電圧Ｒｅｆ０〜Ｒｅｆ７からなる階調電圧群ＲＶを生成し、デコード回路６３１，…，６３Ｎの各々に供給する。各デコード回路６３ｋは、階調電圧群ＲＶの中から、配線ライン６２ｋを介して入力されたディジタル信号の値に応じた電圧を選択し、当該選択した電圧を、後段のインピーダンス変換回路６４のアナログアンプ６４ｋに出力するものである。アナログアンプ６４ｋは、前段のデコード回路６３ｋから入力された電圧をインピーダンス変換し、変換後の電圧を出力端子６５ｋを介してデータ線ＳＬｋに出力する。
【００５０】
デコード回路６３ｋは、図１４に示されるように、６本の信号線（ビット線）Ｄ０，ＸＤ０，Ｄ１，ＸＤ１，Ｄ２，ＸＤ２からなる配線ライン６２ｋと接続されている。また、図１４の例では、３ビット階調（８階調）に相当する階調電圧Ｒｅｆ０〜Ｒｅｆ７がデコード回路６３ｋに供給されている。信号線ＸＤ０を伝達するビットの値は、信号線Ｄ０を伝達するビットの値が反転したものである。同様に、信号線ＸＤ１を伝達するビットの値は、信号線Ｄ１を伝達するビットの値が反転したものであり、信号線ＸＤ２を伝達するビットの値は、信号線Ｄ２を伝達するビットの値が反転したものである。
【００５１】
さらに、デコード回路６３ｋは、スイッチング素子として機能する電界効果トランジスタＴ０１〜Ｔ０８，Ｔ１１〜Ｔ１４，Ｔ２１，Ｔ２２を有している。電界効果トランジスタＴ０１，Ｔ０２，Ｔ０３，Ｔ０４のゲートには信号線Ｄ０が接続され、電界効果トランジスタＴ０５，Ｔ０６，Ｔ０７，Ｔ０８のゲートには信号線ＸＤ０が接続されている。電界効果トランジスタＴ１１，Ｔ１２のゲートには信号線Ｄ１が接続され、電界効果トランジスタＴ１３，Ｔ１４のゲートには信号線ＸＤ１が接続されている。また、電界効果トランジスタＴ２１のゲートには信号線Ｄ２が接続され、電界効果トランジスタＴ２２のゲートには信号線ＸＤ２が接続されている。
【００５２】
各電界効果トランジスタは、ゲートへの印加電圧の論理値（ビットの値）が「０」のときはオン状態となってソースとドレイン間を導通させ、印加電圧の論理値が「１」のときはオフ状態となってソースとドレイン間を電通させない。よって、図１４のデコード回路６３ｋでは、電界効果トランジスタＴ０１〜Ｔ０８，Ｔ１１〜Ｔ１４，Ｔ２１，Ｔ２２のオン状態とオフ状態との組み合わせに応じた電圧が階調電圧Ｒｅｆ０〜Ｒｅｆ７の中から１つ選択され、アナログアンプ６４ｋに出力される。
【００５３】
電界効果トランジスタＴ０１〜Ｔ０８，Ｔ１１〜Ｔ１４，Ｔ２１，Ｔ２２は、図１及び図２の電界効果トランジスタＴＲ１〜ＴＲ３と同様に形成される。また、信号線Ｄ０，ＸＤ０，Ｄ１，ＸＤ１，Ｄ２，ＸＤ２も、図２の上層配線４５，４６，４７と同様に形成される。このため、デコード回路６３ｋのサイズを小さくすることができる。
【００５４】
以上、図面を参照して本発明に係る実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記デコード回路６３ｋは、信号線Ｄ０〜Ｄ２の３ビット入力に対して、２３通り（＝８通り）の状態のうちのいずれかの状態を示す階調電圧を選択し出力するものであるが、これに限定されるものではない。Ｎビット（Ｎは４以上の整数）の入力に対して、２Ｎ通りの状態のうちのいずれかの状態を示す階調電圧を選択し出力するようにデコード回路６３ｋの構成を変更することができる。
【００５５】
また、上記半導体集積回路１の構造は、画像表示装置３のソースドライバ５３に適用することができるが、これに限定されるものではない。画像表示装置３以外の信号処理装置に組み込まれる信号処理回路（たとえば、デコード型Ｄ／Ａ変換器や組み合わせ論理回路）に半導体集積回路１の構造を適用することが可能である。
【符号の説明】
【００５６】
１，２  半導体集積回路、  ３  画像表示装置、  １０  半導体基板、  １１  素子分離構造、  １１ａ〜１１ｄ  埋め込み絶縁層、  １３〜１５  ゲート絶縁膜、  １７Ｓ，１８Ｓ，１９Ｓ  ソース領域、  １７Ｄ，１８Ｄ，１９Ｄ  ドレイン領域、  ２１，２２，３１  ゲート電極構造、  ２４，２５  中間絶縁膜、  ３３  層間絶縁膜、  ３４〜３６  コンタクトホール、  ４１〜４３  コンタクトプラグ、  ４５〜４７  上層配線、  ５１  コントローラ、  ５２  表示パネル、  ５３  ソースドライバ、  ５４  ゲートドライバ、  ５６  電源回路、  ６１  シフトレジスタ、  ６２  ２ラインラッチ回路、  ６３  電圧選択回路、  ６３１〜６３Ｎ  デコード回路、  ６４  インピーダンス変換回路、  ６４１〜６４Ｎ  アナログアンプ、  ６５１〜６５Ｎ  出力端子、  ＴＲ１〜ＴＲ３  電界効果トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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