(57)【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
第１のソースフォロワトランジスタと、その第１のソースフォロワトランジスタのソースにドレインが接続された第１の定電流負荷トランジスタとからなり、前記第１の定電流負荷トランジスタのゲートに接続された第１の配線を介して第１の負荷特性制御信号が入力されるときに動作する第１のソースフォロワ・バッファと、
第２のソースフォロワトランジスタと、その第２のソースフォロワトランジスタのソースにドレインが接続された第２の定電流負荷トランジスタとからなり、前記第２の定電流負荷トランジスタのゲートに接続された第２の配線を介して第２の負荷特性制御信号が入力されるときに動作する第２のソースフォロワ・バッファと、
動作時の前記第１のソースフォロワ・バッファを通して入力される前記第１の保持容量に保持された前記正極性映像信号に対応する正極性信号電圧と、動作時の前記第２のソースフォロワ・バッファを通して入力される前記第２の保持容量に保持された前記負極性映像信号に対応する負極性信号電圧とを、垂直走査周期より短い所定の周期で切り替えて前記画素電極に交互に印加するスイッチング手段と、
を備え、
前記スイッチング手段により前記正極性信号電圧が前記画素電極に印加されるときは、前記第１の配線と所定のノードとを導通状態とし、前記スイッチング手段により前記負極性信号電圧が前記画素電極に印加されるときは、前記第２の配線と前記所定のノードとを導通状態とするように切り替える配線切替手段と、
前記所定のノードにソースが接続された第１のトランジスタと、前記所定のノードに一端が接続された抵抗とからなるソースフォロワ回路と、
前記所定のノードにゲートが接続され、前記配線切替手段により前記所定のノードと前記第１の配線とが導通状態にあるときは、前記第１の定電流負荷トランジスタを電流コピー側トランジスタとして前記ソースフォロワ回路を通して前記第１の負荷特性制御信号を供給する第１のカレントミラー回路を構成し、前記配線切替手段により前記所定のノードと前記第２の配線とが導通状態にあるときは、前記第２の定電流負荷トランジスタを電流コピー側トランジスタとして前記ソースフォロワ回路を通して前記第２の負荷特性制御信号を供給する第２のカレントミラー回路を構成する同一のカレントミラー電流参照元の第２のトランジスタと、
を有し、
前記第１のトランジスタのゲートは前記第２のトランジスタのドレインに接続されていることを特徴とする液晶表示装置。
【請求項２】
前記第１及び第２の配線と、前記配線切替手段と、前記ソースフォロワ回路と、前記カレントミラー電流参照元の第２のトランジスタとは、同一行の複数の前記画素に共通に設けられており、
前記第１の定電流負荷トランジスタのゲート長とゲート幅は、前記第２の定電流負荷トランジスタのゲート長とゲート幅と同じであることを特徴とする請求項１記載の液晶表示装置。
【請求項３】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられ、対向する画素電極と共通電極との間に液晶層が挟持された表示素子を含む複数の画素に対して、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持すると同時に、一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持するサンプリング及び保持ステップと、
第１のソースフォロワトランジスタと、その第１のソースフォロワトランジスタのソースにドレインが接続された第１の定電流負荷トランジスタとからなる第１のソースフォロワ・バッファが、前記第１の定電流負荷トランジスタのゲートに第１の配線を介して第１の負荷特性制御信号が供給されるときに転送する前記第１の保持容量に保持された前記正極性映像信号に対応する正極性信号電圧と、第２のソースフォロワトランジスタと、その第２のソースフォロワトランジスタのソースにドレインが接続された第２の定電流負荷トランジスタとからなる第２のソースフォロワ・バッファが、前記第２の定電流負荷トランジスタのゲートに第２の配線を介して第２の負荷特性制御信号が供給されるときに転送する前記第２の保持容量に保持された前記負極性映像信号に対応する負極性信号電圧とを、垂直走査周期より短い所定の周期で切り替えて前記画素電極に交互に印加するスイッチングステップと、
前記スイッチングステップにより前記正極性信号電圧が前記画素電極に印加されるときは、所定のノードにソースが接続された第１のトランジスタと、前記所定のノードに一端が接続された抵抗とからなるソースフォロワ回路を通して前記第１の配線と前記所定のノードとを導通状態とし、前記所定のノードにゲートが接続され、前記第１のトランジスタのゲートにドレインが接続されたカレントミラー電流参照元の第２のトランジスタから前記第１の定電流負荷トランジスタを電流コピー側トランジスタとして前記第１の負荷特性制御信号を供給する第１の負荷特性制御信号供給ステップと、
前記スイッチングステップにより前記負極性信号電圧が前記画素電極に印加されるときは、前記ソースフォロワ回路を通して前記第２の配線と前記所定のノードとを導通状態とし、カレントミラー電流参照元の前記第２のトランジスタから前記第２の定電流負荷トランジスタを電流コピー側トランジスタとして前記第２の負荷特性制御信号を供給する第２の負荷特性制御信号供給ステップと、
を含むことを特徴とする液晶表示装置の駆動方法。
【請求項４】
前記第１及び第２の配線と、前記配線切替手段と、前記ソースフォロワ回路と、前記カレントミラー電流参照元の第２のトランジスタとは、同一行の複数の前記画素に共通に設けられており、
前記第１の定電流負荷トランジスタのゲート長とゲート幅は、前記第２の定電流負荷トランジスタのゲート長とゲート幅と同じであることを特徴とする請求項３記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置及びその駆動方法に係り、特に各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置として、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００３】
図５は、この液晶表示装置の一画素の一例の等価回路図を示す。同図において、一つの画素は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択トランジスタＴｒ１及びＴｒ２と、各々の極性の映像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、トランジスタＴｒ３〜Ｔｒ８と、液晶表示素子ＬＣとからなる。液晶表示素子ＬＣは、互いに対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶層（表示体）ＬＣＭが挟持された周知の構造である。
【０００４】
また、画素選択トランジスタＴｒ１及びＴｒ２とスイッチングトランジスタＴｒ５及びＴｒ６とは、ＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）であり、トランジスタＴｒ３、Ｔｒ４、Ｔｒ７及びＴｒ８は、ＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）であるものとする。トランジスタＴｒ３とＴｒ７、及びトランジスタＴｒ４とＴｒ８は、それぞれ所謂ソースフォロワ・バッファであり、トランジスタＴｒ３、Ｔｒ４がソースフォロワトランジスタ、トランジスタＴｒ７、Ｔｒ８が定電流源負荷として機能するトランジスタである。ＭＯＳトランジスタのソースフォロワ・バッファの入力抵抗はほぼ無限大で、保持容量Ｃs1及びＣs2の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。
【０００５】
また、画素部データ線は、各画素について正極性用データ線Ｄi+、負極性用データ線Ｄi-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択トランジスタＴｒ１、Ｔｒ２の各ドレイン端子は各々正極性用データ線Ｄｉ+、負極性用データ線Ｄｉ-に接続され、各ゲート端子は同一行について行走査線（ゲート線）Ｇjに接続されている。また、配線ＢがトランジスタＴｒ７及びＴｒ８の各ゲートに接続されている。また、配線Ｓ+、Ｓ-はゲート制御信号用の配線で、それぞれトランジスタＴｒ５、Ｔｒ６のゲートに別々に接続されている。更に、行走査線Ｇjが同じ行の複数の画素のトランジスタＴｒ１及びＴｒ２にそれぞれ共通接続されている。
【０００６】
次に、この画素の交流駆動制御の概要について図６のタイミングチャートと共に説明する。図６（Ａ）は、垂直同期信号ＶＤを示し、図６（Ｂ）は、図５の画素におけるトランジスタＴｒ７及びＴｒ８のゲートに印加される配線Ｂの負荷特性制御信号を示す。また、図６（Ｃ）は、上記画素における正極性側駆動電圧を転送するスイッチングトランジスタＴｒ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｄ）は、上記画素における負極性側駆動電圧を転送するスイッチングトランジスタＴｒ６のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。
【０００７】
図５において、図６（Ｃ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチングトランジスタＴｒ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図６（Ｂ）に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが正極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をハイレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号をローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【０００８】
一方、図６（Ｄ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチングトランジスタＴｒ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｂ）に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが負極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をハイレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号をローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【０００９】
以下、上記のスイッチングトランジスタＴｒ５及びＴｒ６を交互にオンとするスイッチングに同期して、配線Ｂの負荷特性制御信号によりトランジスタＴｒ７及びＴｒ８を間欠的にアクティブとする動作を繰り返すことで、液晶表示素子ＬＣの画素電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図６（Ｅ）に示すように印加される。図５に示す画素は保持電荷を直接画素電極ＰＥに転送するのではなく、ソースフォロワ・バッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【００１０】
また、図６（Ｆ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶層ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧との差電圧である。図６（Ｆ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。
【００１１】
また、保持容量Ｃs1、Ｃs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワトランジスタＴｒ３、Ｔｒ４を介して読み出され、図６（Ｃ）、（Ｄ）に示したように配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号によりオンとされるスイッチングトランジスタＴｒ５、Ｔｒ６により交互に選択されて画素電極ＰＥに正極性、負極性に反転する図６（Ｅ）に示した駆動電圧ＶＰＥとして印加される。この図５に示す画素は、１垂直走査期間（１フレーム）に１度、保持容量Ｃs1、Ｃs2に正極性、負極性の各映像信号電圧を書き込んでしまえば、次のフレームの映像信号電圧が保持されるまでの１フレーム期間、何回でも保持容量Ｃs1、Ｃs2から映像信号電圧を読み出し、トランジスタＴｒ５、Ｔｒ６を交互に切り替えて液晶表示素子ＬＣを交流駆動できる。従って、図５に示した画素は、映像信号の書き込み周期とは独立に垂直走査周波数の制約のない、高い駆動周波数で液晶表示素子ＬＣを交流駆動することができる。
【００１２】
この交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例えば垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、フルハイビジョンの垂直周期走査線数１１２５ラインで構成されているとする。画素回路の極性切り替えを１５ライン期間程度の周期で行うとすれば、液晶表示素子の交流駆動周波数は２.２５ｋＨz（＝６０（Hz）×１１２５÷（１５×２））となり、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。それにより、液晶表示素子の交流駆動周波数が低周波数の場合に比べて、焼き付きを防止でき、また信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。
【００１３】
なお、ソースフォロワ・バッファの定電流負荷トランジスタＴｒ７及びＴｒ８は液晶表示装置での消費電流を考慮して、常時アクティブにせず、スイッチングトランジスタＴｒ５及びＴｒ６の導通期間の内の限られた期間でのみアクティブになるように制御を行う。例えば、１画素回路あたりの定常的なソースフォロワ回路電流が１μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題があり、例えばフルハイビジョン２００万画素の液晶表示装置では、消費電流が２Ａにも達する見積もりとなる。
【００１４】
そのため、図５に示す画素では定電流負荷トランジスタＴｒ７及びＴｒ８のゲートバイアスとなる負荷特性制御信号Ｂのローレベル期間を画素電圧極性切り替えの遷移期間のみに制限し、画素電極電圧ＶＰＥが目標レベルまで充放電された直後には即座にハイレベルとしてソースフォロワ・バッファの電流を停止させる。従って、全画素にバッファを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上記の液晶表示装置は、図５に示すように、定電流負荷トランジスタＴｒ７及びＴｒ８の各ゲートが同一行画素について行方向に配線Ｂとして共通配線されているため、負荷特性制御信号によりＰＭＯＳトランジスタＴｒ３及びＴｒ７と、ＰＭＯＳトランジスタＴｒ４及びＴｒ８の２系統のソースフォロワ・バッファを同時にオンすることになる。
【００１７】
しかしながら、液晶表示素子ＬＣの画素電極ＰＥにスイッチして印加する信号は、常に１系統のソースフォロワ・バッファを通して印加すればよいため、スイッチングトランジスタＴｒ５をオンにして画素電極ＰＥに正極性信号を印加している期間は、ＰＭＯＳトランジスタＴｒ４及びＴｒ８からなるソースフォロワ・バッファに流している電流はただ捨てていることになり、信号は利用されていない。他方、スイッチングトランジスタＴｒ６をオンにして画素電極ＰＥに負極性信号を印加しているときは、ＰＭＯＳトランジスタＴｒ３及びＴｒ７からなるソースフォロワ・バッファに流している電流はただ捨てていることになり、信号は利用されていない。そのため２倍の電流を流していることになる。従って、特許文献１記載の液晶表示装置に対して消費電流のさらなる削減が望まれている。
【００１８】
そこで、正極性用のソースフォロワ・バッファ内の定電流負荷トランジスタＴｒ７のゲートに接続された配線をＢ+とし、負極性用のソースフォロワ・バッファ内の定電流負荷トランジスタＴｒ８のゲートに接続された配線をＢ-とし、スイッチング用トランジスタＴｒ５及びＴｒ６のうちオンとされて読み出しを行っている側のソースフォロワ・バッファのみ電流を流し、他方のソースフォロワ・バッファには電流を流さないように、各配線Ｂ＋及びＢ-に供給する負荷特性制御信号を別々に制御することで、より一層消費電流を低減することが考えられる。
【００１９】
ここで、このような構成の液晶表示装置の場合、配線Ｂ+に供給する第１の負荷特性制御信号を第１のカレントミラー回路で生成し、配線Ｂ-に供給する第２の負荷特性制御信号を第２のカレントミラー回路で生成することが考えられる。しかし、各配線Ｂ＋及びＢ-は同一行の複数の画素に共通に接続されているため、第１及び第２のカレントミラー回路内の各電流供給元のトランジスタの閾値電圧Ｖthにばらつきがあると、ランダムな１ライン毎の輝度の異なる横線として認識されてしまい、少しのＶthばらつき成分も目立って見えてしまう。
【００２０】
図７は、ゲート配線Ｂ＋及びＢ-を有する液晶表示装置における、上記の第１及び第２のカレントミラー回路内の各電流供給元のトランジスタの閾値電圧Ｖthにばらつきがある場合の表示画像の一例を示す。同図に示すように、表示画像は、画面全体に中間階調のグレー画像を表示した場合の例で、第１及び第２のカレントミラー回路内の各電流供給元のトランジスタの閾値電圧Ｖthのばらつきによって、配線Ｂ＋及びＢ-の電圧がばらついて、横１ライン分の線がランダムに輝度の異なる線として表示されることが分かる。上記のＶthばらつきは製造上のプロセスの問題から、回避できない。
【００２１】
本発明は以上の点に鑑みなされたもので、正極性用保持容量にサンプリング保持された正極性電圧と負極性用保持容量にサンプリング保持された負極性電圧とを、１垂直走査周期よりも短い周期で交互に画素電極に印加する構成の画素の消費電流をより一層削減する液晶表示装置及びその駆動方法を提供することを目的とする。
【００２２】
また、本発明の他の目的は、２種類のソースフォロワ・バッファ内の各定電流負荷トランジスタを駆動するカレントミラー回路内の電流供給元のトランジスタの閾値電圧Ｖthばらつきに起因する画像劣化を視覚上低減して高品位の画像表示を行い得る液晶表示装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１のソースフォロワトランジスタと、その第１のソースフォロワトランジスタのソースにドレインが接続された第１の定電流負荷トランジスタとからなり、第１の定電流負荷トランジスタのゲートに接続された第１の配線を介して第１の負荷特性制御信号が入力されるときに動作する第１のソースフォロワ・バッファと、第２のソースフォロワトランジスタと、その第２のソースフォロワトランジスタのソースにドレインが接続された第２の定電流負荷トランジスタとからなり、第２の定電流負荷トランジスタのゲートに接続された第２の配線を介して第２の負荷特性制御信号が入力されるときに動作する第２のソースフォロワ・バッファと、動作時の第１のソースフォロワ・バッファを通して入力される第１の保持容量に保持された正極性映像信号に対応する正極性信号電圧と、動作時の第２のソースフォロワ・バッファを通して入力される第２の保持容量に保持された負極性映像信号に対応する負極性信号電圧とを、垂直走査周期より短い所定の周期で切り替えて画素電極に交互に印加するスイッチング手段と、を備え、
スイッチング手段により正極性信号電圧が画素電極に印加されるときは、第１の配線と所定のノードとを導通状態とし、スイッチング手段により負極性信号電圧が画素電極に印加されるときは、第２の配線と所定のノードとを導通状態とするように切り替える配線切替手段と、所定のノードにソースが接続された第１のトランジスタと、所定のノードに一端が接続された抵抗とからなるソースフォロワ回路と、所定のノードにゲートが接続され、配線切替手段により所定のノードと第１の配線とが導通状態にあるときは、第１の定電流負荷トランジスタを電流コピー側トランジスタとしてソースフォロワ回路を通して第１の負荷特性制御信号を供給する第１のカレントミラー回路を構成し、配線切替手段により所定のノードと第２の配線とが導通状態にあるときは、第２の定電流負荷トランジスタを電流コピー側トランジスタとしてソースフォロワ回路を通して第２の負荷特性制御信号を供給する第２のカレントミラー回路を構成する同一のカレントミラー電流参照元の第２のトランジスタと、を有し、第１のトランジスタのゲートは第２のトランジスタのドレインに接続されていることを特徴とする。
【００２６】
ここで、上記の第１及び第２の配線と、配線切替手段と、ソースフォロワ回路と、カレントミラー電流参照元の第２のトランジスタとは、同一行の複数の画素に共通に設けられており、第１の定電流負荷トランジスタのゲート長とゲート幅は、第２の定電流負荷トランジスタのゲート長とゲート幅と同じであってもよい。
【００２８】
また、上記の目的を達成するため、本発明の液晶表示装置の駆動方法は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられ、対向する画素電極と共通電極との間に液晶層が挟持された表示素子を含む複数の画素に対して、
一組の２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持すると同時に、一組の２本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持するサンプリング及び保持ステップと、第１のソースフォロワトランジスタと、その第１のソースフォロワトランジスタのソースにドレインが接続された第１の定電流負荷トランジスタとからなる第１のソースフォロワ・バッファが、第１の定電流負荷トランジスタのゲートに第１の配線を介して第１の負荷特性制御信号が供給されるときに転送する第１の保持容量に保持された正極性映像信号に対応する正極性信号電圧と、第２のソースフォロワトランジスタと、その第２のソースフォロワトランジスタのソースにドレインが接続された第２の定電流負荷トランジスタとからなる第２のソースフォロワ・バッファが、第２の定電流負荷トランジスタのゲートに第２の配線を介して第２の負荷特性制御信号が供給されるときに転送する第２の保持容量に保持された負極性映像信号に対応する負極性信号電圧とを、垂直走査周期より短い所定の周期で切り替えて画素電極に交互に印加するスイッチングステップと、スイッチングステップにより正極性信号電圧が画素電極に印加されるときは、所定のノードにソースが接続された第１のトランジスタと、所定のノードに一端が接続された抵抗とからなるソースフォロワ回路を通して第１の配線と所定のノードとを導通状態とし、所定のノードにゲートが接続され、第１のトランジスタのゲートにドレインが接続されたカレントミラー電流参照元の第２のトランジスタから第１の定電流負荷トランジスタを電流コピー側トランジスタとして第１の負荷特性制御信号を供給する第１の負荷特性制御信号供給ステップと、スイッチングステップにより負極性信号電圧が画素電極に印加されるときは、ソースフォロワ回路を通して第２の配線と所定のノードとを導通状態とし、カレントミラー電流参照元の第２のトランジスタから第２の定電流負荷トランジスタを電流コピー側トランジスタとして第２の負荷特性制御信号を供給する第２の負荷特性制御信号供給ステップと、を含むことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、消費電流をより一層削減すると共に、２種類のソースフォロワ・バッファ内の各定電流負荷のゲート線を別々に駆動するカレントミラー回路内の電流供給元のトランジスタの閾値電圧ばらつきに起因する画像劣化を視覚上低減して高品位の画像表示を行うことができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の液晶表示装置の第１の実施の形態の要部の回路図である。
【図２】図１の動作説明用タイミングチャートである。
【図３】正極性映像信号と負極性映像信号の黒ベルから白レベルまでの関係を示す図である。
【図４】本発明の液晶表示装置の第２の実施の形態の要部の回路図である。
【図５】特許文献１に記載の液晶表示装置の一画素の一例の等価回路図である。
【図６】図５の動作説明用タイミングチャートである。
【図７】配線Ｂ＋及びＢ-を有する液晶表示装置における、カレントミラー回路内の電流供給元のトランジスタの閾値電圧Ｖthにばらつきがある場合の表示画像の一例を示す図である。
【発明を実施するための形態】
【００３１】
以下、本発明の実施の形態について、図面と共に詳細に説明する。
【００３２】
（第１の実施の形態）
図１は、本発明になる液晶表示装置の第１の実施の形態の要部の回路図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明を省略する。
【００３３】
本実施の形態の液晶表示装置１０は、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する基本的な構成は特許文献１と同様であるが、各画素を図１に示す１画素回路１１で表わされる構成とすると共に、バイアス電流回路１２及び負荷特性制御信号生成回路１３を含む構成である。
【００３４】
なお、液晶表示装置１０には、デジタル映像信号を正極性ランプ信号及び負極性ランプ信号を用いてデジタル−アナログ変換し、その変換電圧を前記各組のデータ線に１ラインの画素単位で供給する手段や、ゲート信号、制御信号、スイッチング信号、行選択信号などの各種信号を生成する信号生成手段も存在するが、それらの手段は本発明とは直接の関係がなく、また特許文献１記載の液晶表示装置と同様であるので図示及び詳細な説明を省略する。
【００３５】
図１に示す１画素回路１１は、画素部のｉ列目の正極性用データ線Ｄi+及び負極性用データ線Ｄi-からなる一組のデータ線と、ｊ行目のゲート線（行走査線）Ｇjとの交差部に配置された一つの画素の等価回路であり、この１画素回路１１の基本的な構成は図５に示した液晶表示装置の画素回路と同じである。すなわち、図１において、画素選択用ＮＭＯＳトランジスタＴｒ１及び正極性用保持容量Ｃs1からなる第１のサンプリング及び保持手段と、画素選択用ＮＭＯＳトランジスタＴｒ２及び負極性用保持容量Ｃs2からなる第２のサンプリング及び保持手段と、液晶表示素子ＬＣと、ソースフォロワトランジスタＴｒ３及び定電流負荷トランジスタＴｒ７からなる正極性用ソースフォロワ・バッファと、ソースフォロワトランジスタＴｒ４及び定電流負荷トランジスタＴｒ８からなる負極性用ソースフォロワ・バッファと、動作時の正極性用ソースフォロワ・バッファを通して入力される正極性用保持容量Ｃs1に保持された正極性映像信号に対応する正極性信号電圧、及び動作時の負極性用ソースフォロワ・バッファを通して入力される負極性用保持容量Ｃs2に保持された負極性映像信号に対応する負極性信号電圧を、垂直走査周期より短い所定の周期で切り替えて画素電極ＰＥに交互に印加するスイッチング手段を構成するスイッチング用ＮＭＯＳトランジスタＴｒ５及びＴｒ６とを有する。
【００３６】
ただし、本実施の形態の図１に示す１画素回路１１は、図５に示した特許文献１に記載の画素回路と比較し、ソースフォロワトランジスタであるＰＭＯＳトランジスタＴｒ３と共に正極性用ソースフォロワ・バッファを構成する定電流負荷ＰＭＯＳトランジスタＴｒ７のゲートに正極性用負荷特性制御信号用配線Ｂ+を接続し、かつ、ソースフォロワトランジスタであるＰＭＯＳトランジスタＴｒ４と共に負極性用ソースフォロワ・バッファを構成する定電流負荷ＰＭＯＳトランジスタＴｒ８のゲートに負極性用負荷特性制御信号用配線Ｂ-を接続した点に特徴がある。一組の配線Ｂ+及び配線Ｂ-は同じ行の複数の画素（フルハイビジョンの場合は１９８０画素である）に共通に接続されている。
【００３７】
バイアス電流回路１２は、画素部のｉ列目の複数の画素（フルハイビジョンの場合は１０８０画素である）に共通に設けられており、互いにゲート同士が接続されたＮＭＯＳトランジスタＴｒ１０及びＰＭＯＳトランジスタＴｒ１１と、抵抗Ｒ１とから構成されている。ＰＭＯＳトランジスタＴｒ１１はドレインが抵抗Ｒ１に接続され、ソースがＮＭＯＳトランジスタＴｒ１０のゲート及びドレインに接続されている。バイアス電流回路１２は、抵抗Ｒ１の抵抗値を調節して所望の大きさのバイアス電流を発生させることができる。
【００３８】
負荷特性制御信号生成回路１３は、各行単位で同じ行の複数の画素（フルハイビジョンの場合は１９８０画素である）に共通に接続された一組の配線Ｂ+及びＢ-に、それぞれ正極性用負荷特性制御信号と負極性用負荷特性制御信号とを生成して供給する回路で、全部で画素部の行数（縦方向の画素数で、フルハイビジョンの場合は１０８０画素（ライン）である）分設けられている。
【００３９】
負荷特性制御信号生成回路１３は、ＮＭＯＳトランジスタＴｒ１２及びＴｒ１３、ＰＭＯＳトランジスタＴｒ１４及びＴｒ１５、第１のＣＭＯＳスイッチを構成するＰＭＯＳトランジスタＴｒ１６、ＮＭＯＳトランジスタＴｒ１７及びインバータＩ１と、第２のＣＭＯＳスイッチを構成するＰＭＯＳトランジスタＴｒ１８、ＮＭＯＳトランジスタＴｒ１９及びインバータＩ２と、ＰＭＯＳトランジスタＴｒ２０及びＴｒ２１とから構成されている。ＮＭＯＳトランジスタＴｒ１２はゲートがＮＭＯＳトランジスタＴｒ１０のゲート及びドレインに接続されて、トランジスタＴｒ１０とカレントミラー回路を構成しており、バイアス電流回路１２で作成されたバイアス電流がコピーされる。上記カレントミラー回路は、トランジスタＴｒ１０が電流参照元のトランジスタ、トランジスタＴｒ１２が電流コピー側のトランジスタとなる。
【００４０】
ＮＭＯＳトランジスタＴｒ１３は、ソースがトランジスタＴｒ１２のドレインに接続され、ゲートがＰＭＯＳトランジスタＴｒ１４のゲートと共にバッファ負荷制御信号ＣＣが印加される構成とされている。また、ＮＭＯＳトランジスタＴｒ１３のドレインは、ＰＭＯＳトランジスタＴｒ１５のゲート及びドレインと、Ｔｒ１４のドレインとのノードＡに接続されている。更に上記のノードＡは、第１のＣＭＯＳスイッチを介してＰＭＯＳトランジスタＴｒ２０のソース及び配線Ｂ+に接続される一方、第２のＣＭＯＳスイッチを介してＰＭＯＳトランジスタＴｒ２１のソース及び配線Ｂ-に接続されている。第１のＣＭＯＳスイッチ及びトランジスタＴｒ２０は信号ＣＢ+により制御され、第２のＣＭＯＳスイッチ及びトランジスタＴｒ２１は信号ＣＢ-により制御される。
【００４１】
トランジスタＴｒ１４は、バッファ負荷制御信号ＣＣがローレベルであるときに、トランジスタＴｒ１５のゲート線の電位をＶＤＤにする役目を果たす。すなわち、バッファ負荷制御信号ＣＣをローレベルにしたときに、トランジスタＴｒ１４が無いと、トランジスタＴｒ１５のゲート及びソースの各電位は不定電位となってしまうため、トランジスタＴｒ１５に不用意な電流が流れる可能性がある。従って、トランジスタＴｒ１５を確実にオフにするため、トランジスタＴｒ１４が設けられている。
【００４２】
本実施の形態の液晶表示装置１０の特徴は、正極性側及び負極性側の計２種類のソースフォロワ・バッファ内の各定電流負荷トランジスタＴｒ７及びＴｒ８の各ゲートに別々に接続された２種類の配線Ｂ+及び配線Ｂ-を、第１及び第２のＣＭＯＳスイッチを介して１つの電流参照元トランジスタＴｒ１５でカレントミラー駆動する点にある。第１及び第２のＣＭＯＳスイッチは、信号ＣＢ+及び信号ＣＢ-によりいずれか一方がオンとなるようにタイミング制御される。
【００４３】
定電流負荷トランジスタＴｒ７及びＴｒ８の各ゲート長と各ゲート幅は、電流参照元トランジスタＴｒ１５のゲート長とゲート幅とそれぞれ同じサイズを用いている。こうすることによって、電流参照元トランジスタＴｒ１５で作成した電流値は、信号ＣＢ+及び信号ＣＢ-の制御によってタイミングをずらして同じ値の電流が、２種類のソースフォロワ・バッファに用いる定電流負荷トランジスタＴｒ７及びＴｒ８にコピーされることになる。
【００４４】
更には、定電流負荷トランジスタＴｒ７及びＴｒ８は等価な寄生容量を持つように、同じように配線などのレイアウトをしている。これにより、定電流負荷トランジスタＴｒ７及びＴｒ８において、それぞれノイズによる電圧の振られが同一になることから、コピー電流の偏りが無くなり、正極性映像信号と負極性映像信号にバイアスするための定電流を同一に供給することができるようになる。
【００４５】
配線Ｂ+を駆動する場合、信号ＣＢ+をハイレベル、信号ＣＢ-をローレベルにタイミング制御する。これにより、第１のＣＭＯＳスイッチはオンし、トランジスタＴｒ２０はオフ状態となり、ノードＡと配線Ｂ+は導通状態となる。一方、第２のＣＭＯＳスイッチはオフとなり、トランジスタＴｒ２１はオン状態となる。これにより、ノードＡと配線Ｂ-は切断され、配線Ｂ-は電源電圧ＶＤＤに持ち上げられて、定電流負荷トランジスタＴｒ８はオフとなる。
【００４６】
この状態でバッファ負荷制御信号ＣＣがタイミング制御にてハイレベルとされると、トランジスタＴｒ１０、Ｔｒ１２、Ｔｒ１５、Ｔｒ７のカレントミラー回路がすべてオン状態となり、バイアス電流回路１２で作成されてトランジスタＴｒ１２にコピーされた電流が、更にトランジスタＴｒ１３及びＴｒ１５に流れ、トランジスタＴｒ１５に流れる電流が、トランジスタＴｒ１５を電流参照元トランジスタとし定電流負荷トランジスタＴｒ７にコピーされる。これによりトランジスタＴｒ３がソースフォロワ動作し、トランジスタＴｒ４は動作しない。このとき、配線Ｓ+がハイレベルになりトランジスタＴｒ５がオンして、トランジスタＴｒ３のソース電位が画素電極ＰＥに印加される。配線Ｓ-はこの時ローレベルであり、トランジスタＴｒ６はオフとなるため、トランジスタＴｒ４のソースノードと画素電極ＰＥは非導通となる。
【００４７】
一方、配線Ｂ-を駆動する場合、信号ＣＢ-をハイレベル、信号ＣＢ+をローレベルにタイミング制御する。これにより、第２のＣＭＯＳスイッチはオンし、トランジスタＴｒ２１はオフ状態となり、ノードＡと配線Ｂ-は導通状態となる。一方、第１のＣＭＯＳスイッチはオフとなり、トランジスタＴｒ２０はオン状態となる。これにより、ノードＡと配線Ｂ+は切断され、配線Ｂ+は電源電圧ＶＤＤに持ち上げられて、定電流負荷トランジスタＴｒ７はオフとなる。
【００４８】
この状態でバッファ負荷制御信号ＣＣがタイミング制御にてハイレベルとされると、トランジスタＴｒ１０、Ｔｒ１２、Ｔｒ１５、Ｔｒ８のカレントミラー回路がすべてオン状態となり、バイアス電流回路１２で作成されてトランジスタＴｒ１２にコピーされた電流が、更にトランジスタＴｒ１３及びＴｒ１５に流れ、トランジスタＴｒ１５に流れる電流が、トランジスタＴｒ１５を電流参照元トランジスタとして定電流負荷トランジスタＴｒ８にコピーされる。これによりＴｒ４がソースフォロワ動作し、トランジスタＴｒ３は動作しない。このとき、配線Ｓ-がハイレベルになりトランジスタＴｒ６がオンして、トランジスタＴｒ４のソース電位が画素電極ＰＥに印加される。配線Ｓ+はこの時ローレベルであり、トランジスタＴｒ５はオフとなるため、トランジスタＴｒ３のソースノードと画素電極ＰＥは非導通となる。以下、上記の配線Ｂ+と配線Ｂ-の各駆動動作を１垂直走査周期よりも短い所定の周期で交互に繰り返す。
【００４９】
次に、本実施の形態の動作について、図２のタイミングチャート等を併せ参照して更に説明する。図２（Ａ）は垂直同期信号ＶＤを示し、同図（Ｂ）はバッファ負荷制御信号ＣＣを示し、同図（Ｃ）、（Ｄ）は信号ＣＢ+、ＣＢ-を示し、同図（Ｅ）、（Ｆ）は配線Ｂ+、Ｂ-に供給される正極性負荷特性制御信号、負極性負荷特性制御信号、同図（Ｇ）、（Ｈ）は配線Ｓ+、Ｓ-に供給される正極性ゲート制御信号、負極性ゲート制御信号を示す。
【００５０】
まず、画素の書き込み時について説明する。行走査線Ｇjを介して供給される１垂直走査期間周期のｊ行目の行選択信号が所定期間ハイレベルになると、その所定期間ＮＭＯＳトランジスタＴｒ１及びＴｒ２はそれぞれ同時にオンとされる。一方、このときは配線Ｂ+とＢ-の負荷特性制御信号はいずれもハイレベルであり、トランジスタＴｒ７及びＴｒ８はいずれもオフ状態にある。
【００５１】
この状態で、正極性用データ線Ｄi+を介して供給される正極性映像信号がＮＭＯＳトランジスタＴｒ１によりサンプリングされて正極性用保持容量Ｃs1に保持される。これと並行して、上記正極性映像信号とは同じ映像情報を有するが逆極性である負極性映像信号が負極性用データ線Ｄi-を介して入力され、ＮＭＯＳトランジスタＴｒ２によりサンプリングされて負極性用保持容量Ｃs2に保持される。
【００５２】
図３は、上記の正極性映像信号と負極性映像信号の黒ベルから白レベルまでの関係を示す。同図において、正極性映像信号ａは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルであるのに対し、負極性映像信号ｂは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルである。正極性映像信号ａと負極性映像信号ｂとは、逆極性で、その反転中心はｃで示される。
【００５３】
また、データ線Ｄi+、Ｄi-に供給される上記の正極性映像信号ａと負極性映像信号ｂとは、デジタル映像信号を画素単位でデジタル-アナログ変換して得られた電圧であり、その変換方法及び保持容量への保持方法自体は特許文献１と同様にして以下のように行われる。
【００５４】
デジタル映像信号が１０ビットの場合、デジタルデータ値“０００”（黒レベル）からデジタルデータ値“３ＦＦ”（白レベル）まで１水平走査期間（１Ｈ）内で単調的に増加する１Ｈ周期の正極性ランプ信号ＲＡＭＰ1+と、デジタルデータ値“０００”（黒レベル）からデジタルデータ値“３ＦＦ”（白レベル）まで１Ｈ内で単調的に減少する１Ｈ周期の負極性ランプ信号ＲＡＭＰ1-とを１ラインの画素数に対応した組数の各ビデオスイッチに共通に同時に供給する。ここで、各組のビデオスイッチは、正極性ランプ信号ＲＡＭＰ1+が供給される正極性用ビデオスイッチと、負極性ランプ信号ＲＡＭＰ1-が供給される負極性用ビデオスイッチとからなる。
【００５５】
そして、すべての組のビデオスイッチを水平走査期間開始毎に同時にオンにした後、ランプ信号ＲＡＭＰ1+及びＲＡＭＰ1-に同期したクロックをカウンタによりカウントして得た階調を示すカウンタ値（基準階調データ）とデジタル映像信号の画素値とを１ラインの画素単位で比較するコンパレータから、両者が一致した時に一致パルスを出力する。そして、一致パルスが出力されるコンパレータに対応して設けられた一組のビデオスイッチを同時にオフとし、オフとされた一組のビデオスイッチに接続されている一組のデータ線Ｄi+、Ｄi-を介してそのデータ線Ｄi+、Ｄi-に接続されている一画素に、このときのランプ信号ＲＡＭＰ1+、ＲＡＭＰ1-の各電圧をサンプリングさせて正極性用保持容量Ｃs1と負極性用保持容量Ｃs2とに供給し、デジタル映像信号をアナログ映像信号へ変換した信号電圧のサンプリング保持が行われる。
【００５６】
続いて、ゲート線Ｇjの行選択信号がローレベルとなり、その間、以下の画素読み出し動作が行われる。
【００５７】
まず、図２（Ｃ）に示す信号ＣＢ+がハイレベルの期間Ｔ１の動作について説明する。この期間Ｔ１は信号ＣＢ-は図２（Ｄ）に示すようにローレベルとなっている。これにより、トランジスタＴｒ１６及びＴｒ１７等からなる第１のＣＭＯＳスイッチはオンし、トランジスタＴｒ２０はオフ状態となり、ノードＡと配線Ｂ+は導通状態となっている。
【００５８】
この状態において、配線Ｓ+の正極性ゲート制御信号が図２（Ｇ）に示すようにハイレベルとなる所定の期間Ｔ２（＜Ｔ１）では、正極性側スイッチングトランジスタＴｒ５がオンとなり、また、この期間Ｔ２内にてバッファ負荷制御信号ＣＣが図２（Ｂ）に示すようにハイレベルとされる。これにより、前述したように、トランジスタＴｒ１３がオンとなり、トランジスタＴｒ１５を電流参照元トランジスタとし、定電流負荷トランジスタＴｒ７を電流コピー側トランジスタとするカレントミラー回路が構成され、トランジスタＴｒ１５のドレイン・ソース間に流れる電流が配線Ｂ+を介して、図２（Ｅ）に示すようにローレルの正極性負荷特性制御信号として定電流負荷トランジスタＴｒ７にコピーされる。
【００５９】
この結果、トランジスタＴｒ３及びＴｒ７からなる正極性側ソースフォロワ・バッファがアクティブとなり、正極性用保持容量Ｃs1に保持されている正極性映像信号（デジタル-アナログ変換電圧）が正極性側ソースフォロワ・バッファを通して画素電極ＰＥに印加されて充電する。このとき、バッファ負荷制御信号ＣＣをハイレベルとしても、配線Ｂ+の正極性負荷特性制御信号しかローレベルにならない。
【００６０】
上記のようにして正極性映像信号により画素電極ＰＥの電位ＶＰＥが図２（Ｉ）に示すように完全に充電された状態となった時点で、バッファ負荷制御信号ＣＣが図２（Ｂ）に示すようにローレベルとされるため、トランジスタＴｒ１４がオンとなり、ノードＡの電位、すなわち、配線Ｂ+の正極性負荷特性制御信号が同図（Ｅ）に示すようにハイレベルとされる。更に期間Ｔ２後に配線Ｓ+の正極性ゲート制御信号が同図（Ｇ）に示すようにローレベルに切り替わる。この結果、正極性側ソースフォロワ・バッファがオフとなると共に画素電極ＰＥがフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【００６１】
期間Ｔ２及びその後の期間も、配線Ｂ-の負極性負荷特性制御信号は図２（Ｆ）に示すようにハイレベルのままであり、トランジスタＴｒ４及びＴｒ８からなる負極性側ソースフォロワ・バッファには電流を流さず、また、配線Ｓ-の負極性ゲート制御信号は同図（Ｈ）に示すようにローレベルのままでスイッチングトランジスタＴｒ６がオフ状態にあるため、画素電極ＰＥにはトランジスタＴｒ４を通して負極性用保持容量Ｃs2の保持電圧は印加されない。
【００６２】
続いて、信号ＣＢ-が図２（Ｄ）に示すように期間Ｔ３（＝Ｔ１）の間ハイレベルとなり、かつ、信号ＣＢ+が同図（Ｃ）に示すようにローレベルとなる。これにより、トランジスタＴｒ１８及びＴｒ１９等からなる第２のＣＭＯＳスイッチはオンし、トランジスタＴｒ２１はオフ状態となり、ノードＡと配線Ｂ-は導通状態となる。
【００６３】
この状態において、配線Ｓ-の負極性ゲート制御信号が図２（Ｈ）に示すようにハイレベルとなる所定の期間Ｔ４（＜Ｔ３）では、負極性側スイッチングトランジスタＴｒ６がオンとなり、また、この期間Ｔ４内にてバッファ負荷制御信号ＣＣが図２（Ｂ）に示すようにハイレベルとされる。これにより、前述したように、トランジスタＴｒ１３がオンとなり、トランジスタＴｒ１５を電流参照元トランジスタとし、定電流負荷トランジスタＴｒ８を電流コピー側トランジスタとするカレントミラー回路が構成され、トランジスタＴｒ１５のドレイン・ソース間に流れる電流が配線Ｂ-を介して、図２（Ｆ）に示すようにローレベルの負極性負荷特性制御信号として定電流負荷トランジスタＴｒ８にコピーされる。
【００６４】
この結果、トランジスタＴｒ４及びＴｒ８からなる負極性側ソースフォロワ・バッファがアクティブとなり、負極性用保持容量Ｃs2に保持されている負極性映像信号（デジタル-アナログ変換電圧）が負極性側ソースフォロワ・バッファを通して画素電極ＰＥに印加されて充電する。このとき、バッファ負荷制御信号ＣＣをハイレベルとしても、配線Ｂ-の負極性負荷特性制御信号しかローレベルにならない。
【００６５】
上記のようにして負極性映像信号により画素電極ＰＥの電位ＶＰＥが図２（Ｉ）に示すように完全に充電された状態となった時点で、バッファ負荷制御信号ＣＣが図２（Ｂ）に示すようにローレベルとされるため、トランジスタＴｒ１４がオンとなり、ノードＡの電位、すなわち、配線Ｂ-の負極性負荷特性制御信号が同図（Ｆ）に示すようにハイレベルとされる。更に、期間Ｔ４後に配線Ｓ-の負極性ゲート制御信号が同図（Ｈ）に示すようにローレベルに切り替わる。この結果、負極性側ソースフォロワ・バッファがオフとなると共に画素電極ＰＥがフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【００６６】
期間Ｔ４及びその後の期間も、配線Ｂ+の正極性負荷特性制御信号は図２（Ｅ）に示すようにハイレベルのままであり、トランジスタＴｒ３及びＴｒ７からなる正極性側ソースフォロワ・バッファには電流が流れず、また、配線Ｓ+の正極性ゲート制御信号は同図（Ｇ）に示すようにローレベルのままでスイッチングトランジスタＴｒ５がオフ状態にあるため、画素電極ＰＥにはトランジスタＴｒ５を通して正極性用保持容量Ｃs1の保持電圧は印加されない。
【００６７】
以下、上記の動作が図２に示すように、１垂直走査周期よりも短い所定の周期で交互に繰り返される。この結果、画素電極ＰＥには正負両極性の映像信号で交流化された図２（Ｉ）に示す駆動電圧ＶＰＥが印加される。
【００６８】
一方、液晶表示素子ＬＣの共通電極ＣＥには、図２（Ｊ）に示すように、画素電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素電極電圧極性切り替えと同期して反転する共通電圧Ｖcomが印加されている。これにより、共通電圧Ｖcomと画素電極ＰＥの駆動電圧ＶＰＥとの電位差の絶対値が常に同一となる。液晶表示素子ＬＣの液晶層ＬＣＭに印加される電圧は、共通電圧Ｖcomと画素電極ＰＥの駆動電圧ＶＰＥとの電位差であるから、上記の切り替えにより図２（Ｋ）に示すように、直流成分の無い交流電圧ＶＬＣとなる。このように、図１に示す画素において、共通電極ＣＥに印加する共通電圧Ｖcomを画素電極ＰＥの駆動電圧ＶＰＥと逆相で切り替えることによって、駆動電圧ＶＰＥの振幅を小さくすることができるため、駆動回路側のトランジスタ耐圧や消費電力を低減できる。
【００６９】
本実施の形態の液晶表示装置１０も特許文献１記載の液晶表示装置と同様に、保持電荷を直接画素電極に転送するのではなく、ソースフォロワ・バッファを介して電圧を転送する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【００７０】
また、本実施の形態の液晶表示装置１０によれば、正極性側ソースフォロワ・バッファ及び負極性側ソースフォロワ・バッファのうち、読み出しを行っている側のソースフォロワ・バッファのみ電流を流し、他方のソースフォロワ・バッファには電流を流さないように制御するようにしたため、消費電流を特許文献１記載の液晶表示装置と比較して１／２に削減することができる。
【００７１】
更に、本実施の形態の液晶表示装置１０は、配線Ｂ+及び配線Ｂ-の両方をタイミングを変えてカレントミラー回路を構成する同一の電流参照元トランジスタＴｒ１５で駆動するようにしたため、図７に示したようなランダムな横線が見えない良好な表示画像を得ることができる。
【００７２】
例えば、トランジスタＴｒ１５がＶthばらつきによって電流値が少し多くなり、１μＡ狙いに対して１.０５μＡの電流が流れた場合、定電流負荷トランジスタＴｒ７及びＴｒ８のうち、オン状態にある定電流負荷トランジスタには１.０５μＡの電流が流れる（トランジスタＴｒ１５と定電流負荷トランジスタＴｒ７、Ｔｒ８の各ゲート長、各ゲート幅がそれぞれ同じ場合）。このとき、ソースフォロワトランジスタＴｒ３及びＴｒ４のうち、オン状態にあるときのソースフォロワトランジスタにも１.０５μＡの電流が流れる。
【００７３】
ソースフォロワトランジスタは電流を多く流すとソース電圧がＶＤＤ方向に、電流を少なく流すとソース電圧がＧＮＤ方向にシフトするため、ソースフォロワトランジスタＴｒ３及びＴｒ４のソース電圧は、上記の場合はどちらもＶＤＤ方向にシフトすることになる。このとき図３に示したように、画素電極電圧ＶＰＥは、正極性映像信号は白レベル方向に、負極性映像信号は黒レベル方向にシフトすることになる。
【００７４】
しかし、本実施の形態の液晶表示装置１０では、前述したように、ソースフォロワトランジスタＴｒ３及び定電流負荷トランジスタＴｒ７からなる正極性側ソースフォロワ・バッファと、ソースフォロワトランジスタＴｒ４及び定電流負荷トランジスタＴｒ８からなる負極性側ソースフォロワ・バッファとを、極性切り替えスイッチングトランジスタＴｒ５及びＴｒ６のスイッチングに同期してそれぞれ交互にオン状態とすることで、画素電極ＰＥには上記のレベル方向にシフトした正極性映像信号及び負極性映像信号が交互に印加されるようにしているため、人間の目には相殺された平均の映像信号が認識され、表示画像はトランジスタＴｒ７とＴｒ８に交互に正常なコピー電流１μＡが流れたラインと同じ輝度の映像となり、ランダムな横線は見えなくなる。
【００７５】
また、上記とは逆にトランジスタＴｒ１５がＶthばらつきによって電流値が少し少なくなり、１μＡ狙いに対して０.９５μＡの電流が流れた場合、定電流負荷トランジスタＴｒ７及びＴｒ８のうち、オン状態にある定電流負荷トランジスタには０.９５μＡの電流が流れる（トランジスタＴｒ１５と定電流負荷トランジスタＴｒ７、Ｔｒ８の各ゲート長、各ゲート幅がそれぞれ同じ場合）。このとき、ソースフォロワトランジスタＴｒ３及びＴｒ４のうち、オン状態にあるときのソースフォロワトランジスタにも０.９５μＡの電流が流れる。
【００７６】
ソースフォロワトランジスタは電流を多く流すとソース電圧がＶＤＤ方向に、電流を少なく流すとソース電圧がＧＮＤ方向にシフトするため、ソースフォロワトランジスタＴｒ３及びＴｒ４のソース電圧は、上記の場合はどちらもＧＮＤ方向にシフトすることになる。このとき図３に示したように、画素電極電圧ＶＰＥは、正極性映像信号は黒レベル方向に、負極性映像信号は白レベル方向にシフトすることになる。
【００７７】
しかし、本実施の形態の液晶表示装置１０では、それぞれ上記のレベル方向にシフトした正極性映像信号と負極性映像信号とが交互に画素電極ＰＥに印加されるため、人間の目には相殺された平均の映像信号が認識され、表示画像はトランジスタＴｒ７とＴｒ８に正常なコピー電流１μＡが交互に流れたラインと同じ輝度の映像となり、ランダムな横線は見えなくなる。
【００７８】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図４は、本発明になる液晶表示装置の第２の実施の形態の要部の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。
【００７９】
本実施の形態の液晶表示装置２０は、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する基本的な構成は特許文献１と同様であるが、各画素を図４に示す１画素回路１１で表わされる構成とすると共に、バイアス電流回路１２及び負荷特性制御信号生成回路２１を含む構成である。本実施の形態の液晶表示装置２０は、図１に示した液晶表示装置１０と比較し、負荷特性制御信号生成回路２１の構成が、図１の負荷特性制御信号生成回路１３と異なる。
【００８０】
なお、液晶表示装置２０には、液晶表示装置１０と同様に、デジタル映像信号を正極性ランプ信号及び負極性ランプ信号を用いてデジタル−アナログ変換し、その変換電圧を前記各組のデータ線に１ラインの画素単位で供給する手段や、ゲート信号、制御信号、スイッチング信号、行選択信号などの各種信号を生成する信号生成手段も存在するが、それらの手段は本発明とは直接の関係がなく、また特許文献１記載の液晶表示装置と同様であるので図示及び詳細な説明を省略する。
【００８１】
本実施の形態の液晶表示装置２０の特徴は、正極性側及び負極性側の計２種類のソースフォロワ・バッファに用いる定電流負荷トランジスタＴｒ７及びＴｒ８の各ゲートに接続された２種類の配線Ｂ+、Ｂ-に対し、第１、第２のＣＭＯＳスイッチを介して正極性負荷特性制御信号、負極性負荷特性制御信号を供給するカレントミラー回路がソースフォロワ回路を用いて高速化した構成である点にある。
【００８２】
図４において、負荷特性制御信号生成回路２１は、各行単位で同じ行の複数の画素（フルハイビジョンの場合は１９８０画素である）に共通に接続された一組の配線Ｂ+及びＢ-に、それぞれ正極性用負荷特性制御信号と負極性用負荷特性制御信号とを生成して供給する回路で、全部で画素部の行数（縦方向の画素数で、フルハイビジョンの場合は１０８０画素（ライン）である）分設けられている。
【００８３】
負荷特性制御信号生成回路２１は、ＮＭＯＳトランジスタＴｒ１２及びＴｒ１３、ＰＭＯＳトランジスタＴｒ２２、Ｔｒ２３及びＴｒ２４、第１のＣＭＯＳスイッチを構成するＰＭＯＳトランジスタＴｒ１６、ＮＭＯＳトランジスタＴｒ１７及びインバータＩ１と、第２のＣＭＯＳスイッチを構成するＰＭＯＳトランジスタＴｒ１８、ＮＭＯＳトランジスタＴｒ１９及びインバータＩ２と、ＰＭＯＳトランジスタＴｒ２０及びＴｒ２１とから構成されている。
【００８４】
ＮＭＯＳトランジスタＴｒ１２はゲートがＮＭＯＳトランジスタＴｒ１０のゲート及びドレインに接続されて、トランジスタＴｒ１０とカレントミラー回路を構成しており、バイアス電流回路１２で作成されたバイアス電流がコピーされる。上記カレントミラー回路は、トランジスタＴｒ１０が電流参照元のトランジスタ、トランジスタＴｒ１２が電流コピー側のトランジスタとなる。
【００８５】
ＮＭＯＳトランジスタＴｒ１３は、ソースがトランジスタＴｒ１２のドレインに接続され、ゲートがＰＭＯＳトランジスタＴｒ２２のゲートと共にバッファ負荷制御信号ＣＣが印加される構成とされている。また、ＰＭＯＳトランジスタＴｒ２３は、図１のＰＭＯＳトランジスタＴｒ１５と同様にカレントミラー回路の電流参照元トランジスタであるが、Ｔｒ１５とは異なり、そのゲートとドレイン間は接続されておらず、Ｔｒ２３のゲートはＰＭＯＳトランジスタＴｒ２４のソースと抵抗Ｒ２との接続点（ノードＡ）に接続され、Ｔｒ２３のドレインはＮＭＯＳトランジスタＴｒ１３のドレインとＰＭＯＳトランジスタＴｒ２４のゲートにそれぞれ接続されている。ノードＡは、トランジスタＴｒ２４と抵抗Ｒ２とから構成されるソースフォロワ回路が組み込まれている。
【００８６】
更に上記のノードＡは、第１のＣＭＯＳスイッチを介してＰＭＯＳトランジスタＴｒ２０のソース及び配線Ｂ+に接続される一方、第２のＣＭＯＳスイッチを介してＰＭＯＳトランジスタＴｒ２１のソース及び配線Ｂ-に接続されている。第１のＣＭＯＳスイッチ及びトランジスタＴｒ２０は信号ＣＢ+により制御され、第２のＣＭＯＳスイッチ及びトランジスタＴｒ２１は信号ＣＢ-により制御される。バッファ負荷制御信号ＣＣで制御されるトランジスタＴｒ２２のドレインは、図１のトランジスタＴｒ１４と異なり、トランジスタＴｒ２４のゲートに接続されている。
【００８７】
配線Ｂ+を駆動する場合、信号ＣＢ+をハイレベル、信号ＣＢ-をローレベルにタイミング制御する。これにより、第１のＣＭＯＳスイッチはオンし、トランジスタＴｒ２０はオフ状態となるため、ノードＡと配線Ｂ+は導通状態となる。一方、第２のＣＭＯＳスイッチはオフとなり、トランジスタＴｒ２１はオン状態となるため、ノードＡと配線Ｂ-は切断され、配線Ｂ-は電源電圧ＶＤＤに持ち上げられて、定電流負荷トランジスタＴｒ８はオフとなる。
【００８８】
この状態でバッファ負荷制御信号ＣＣがタイミング制御にてハイレベルとされると、トランジスタＴｒ１３がオン、トランジスタＴｒ２２がオフとなり、ソースフォロワ回路構成のカレントミラー回路が作動する。これにより配線Ｂ+の正極性負荷特性制御信号がローレベルとなり、定電流負荷トランジスタＴｒ７がオンとなるため、トランジスタＴｒ３がソースフォロワ動作し、トランジスタＴｒ４は動作しない。
【００８９】
一方、配線Ｂ-を駆動する場合、信号ＣＢ-をハイレベル、信号ＣＢ+をローレベルにタイミング制御する。これにより、第２のＣＭＯＳスイッチはオンし、トランジスタＴｒ２１はオフ状態となるため、ノードＡと配線Ｂ-は導通状態となる。一方、第１のＣＭＯＳスイッチはオフとなり、トランジスタＴｒ２０はオン状態となるため、ノードＡと配線Ｂ+は切断され、配線Ｂ+は電源電圧ＶＤＤに持ち上げられて、定電流負荷トランジスタＴｒ７はオフとなる。
【００９０】
この状態でバッファ負荷制御信号ＣＣがタイミング制御にてハイレベルとされると、前記したようにトランジスタＴｒ１３がオン、トランジスタＴｒ２２がオフとなり、ソースフォロワ回路構成のカレントミラー回路が作動する。これにより配線Ｂ-の負極性負荷特性制御信号がローレベルとなり、定電流負荷トランジスタＴｒ８がオンとなるため、トランジスタＴｒ４がソースフォロワ動作し、トランジスタＴｒ３は動作しない。
【００９１】
なお、バッファ負荷制御信号ＣＣがローレベルとされると、トランジスタＴｒ１３がオフ、トランジスタＴｒ２２がオンになるため、トランジスタＴｒ２４がオフになり、その結果、ノードＡは抵抗Ｒ２によって電源電圧ＶＤＤに充電される。このとき、信号ＣＢ+がハイレベル、信号ＣＢ-がローレベルであれば、配線Ｂ+はノードＡと導通するためハイレベルとなり、トランジスタＴｒ７はオフ制御される。また、このとき、信号ＣＢ+がローレベル、信号ＣＢ-がハイレベルであれば、配線Ｂ-はノードＡと導通するためハイレベルとなり、トランジスタＴｒ８はオフ制御される。
【００９２】
なお、配線Ｓ+及び配線Ｓ-への各ゲート制御信号、配線Ｂ+及び配線Ｂ-への各負荷特性制御信号、バッファ負荷制御信号ＣＣ、信号ＣＢ+及び信号ＣＢ-の各タイミングは、第１の実施の形態と同じであるため、図４に示す液晶表示装置２０の動作は図２のタイミングチャートを参照して説明した動作と同じとなる。
【００９３】
本実施の形態の液晶表示装置２０では、カレントミラー回路をソースフォロワ構成にしたため、第１の実施の形態の液晶表示装置１０のようにカレントミラー回路を通常のカレントミラー構成とした場合に比較して、動作を高速化できるメリットがある。
【００９４】
すなわち、図１に示したカレントミラー回路では電流をコピーする機能を有し、例えば１μＡの電流をコピーしようとするときは、電流参照元トランジスタ及び電流コピー側トランジスタの両方のトランジスタのゲート長、ゲート幅が同じである場合、電流参照元トランジスタのソース・ドレイン間にはコピーしようとする電流値の１μＡしか流れない。
【００９５】
図１の電流参照元トランジスタであるトランジスタＴｒ１５はゲートとドレインが接続されており、選択された配線Ｂ+または配線Ｂ-が所定の電圧（１μＡをコピーするゲート電圧）になるまで、１μＡの電流で配線Ｂ+または配線Ｂ-の容量（ノードＡの容量）を充電しなければならないため、所定の電圧に到達するまでに時間がかかり、コピー電流が１μＡに到達するまでに時間がかかる。
【００９６】
例えば、フルハイビジョンのときの配線Ｂ+または配線Ｂ-の容量は、配線間の寄生容量と横方向１９８０画素分のゲートＭＯＳ容量があり、合計３ｐＦ程度になる。ＰＭＯＳトランジスタであるトランジスタＴｒ１５のドレイン・ソース間に１μＡ流すゲートバイアスは４.３Ｖ程度である。また、トランジスタＴｒ１５はＰＭＯＳトランジスタであるため、充電するためのゲート電圧は１.２Ｖであり、３ｐＦの容量を１μＡで充電すると、Ｃ×Ｖ＝Ｉ×Ｔの関係から、３.６μsec必要になる。この場合、電流参照元トランジスタと電流コピー側トランジスタのゲート幅の比を変更すれば高速化は可能であるが、１００倍高速にしたい場合などは電流参照元トランジスタのゲート幅を電流コピー側トランジスタのゲート幅と比較して１００倍にしなければならず、レイアウト面積の問題から現実的ではない。
【００９７】
これに対し、図４に示す本実施の形態の液晶表示装置２０におけるトランジスタＴｒ２４と抵抗Ｒ２とからなるソースフォロワ回路を用いたカレントミラー回路では、電流参照元トランジスタであるトランジスタＴｒ２３はノードＡとドレインとが接続されていないため、電流参照元トランジスタＴｒ２３のソース・ドレイン間に流れる１μＡでノードＡを充電することはできない。このため、バッファ負荷制御信号ＣＣをオン（ハイレベル）にしてからノードＡが所定の電圧（１μＡをコピーするゲート電圧）に到達するまで、ソースフォロワ回路に接続された電源ＶＤＤから電流が供給されて充電するので、充電時間が短時間となる。
【００９８】
例えば、バッファ負荷制御信号ＣＣをオン（ハイレベル）とし、かつ、信号ＣＢ+をハイレベルとしたときの選択されたゲート配線Ｂ+の容量（ノードＡの容量）は、配線間の寄生容量とフルハイビジョンで横方向１９８０画素分のゲートＭＯＳ容量があり、合計３ｐＦ程度になる。このとき、例えばソースフォロワ回路の抵抗Ｒ２の抵抗値を４ｋΩとすると、ノードＡが所定の電圧（１μＡをコピーするゲート電圧）に到達するまでにかかる時間は０.０１２μsec（＝３×１０-12×４×１０3）となり、図１の構成に比べて３００倍高速化される。
【００９９】
ただし、このソースフォロワ回路を有するカレントミラー回路においては、電流参照元トランジスタＴｒ２３のＶthばらつきとソースフォロワトランジスタＴｒ２４のＶthばらつき、及び抵抗Ｒ２の抵抗値ばらつきなどの要素が合計され、通常構成のカレントミラー回路と比較してばらつきが増加する。しかし、第１の実施の形態における通常構成のカレントミラー回路のときの動作と同様に、本実施の形態の液晶表示装置２０においても正極性映像信号と負極性映像信号とを交互に表示するため、配線Ｂ+または配線Ｂ-による輝度ばらつきを相殺する効果があり、その結果、図７に示したような画面上のランダムに輝度の異なる横線は人間の目では認識できないという所期の効果は得られる。
【０１００】
なお、本発明は以上の実施の形態に限定されるものではなく、例えば１画素回路１１、バイアス電流回路１２、並びに負荷特性制御信号生成回路１３及び２１内の各トランジスタのチャネルを実施の形態と逆チャネル（つまり、Ｐチャネルの場合はＮチャネル、Ｎチャネルの場合はＰチャネル）としてもよい。ただし、この場合、例えば電源配線であるＶＤＤ配線はＧＮＤ配線とし、ＧＮＤ配線はＶＤＤ配線とする。
【符号の説明】
【０１０１】
１０、２０  液晶表示装置
１１  １画素回路
１２  バイアス電流回路
１３、２１  負荷特性制御信号生成回路
Ｄi+、Ｄi-  データ線（列信号線）
Ｓ+  正極性ゲート制御信号用配線
Ｓ-  負極性ゲート制御信号用配線
Ｂ+  正極性負荷特性制御信号用配線
Ｂ-  負極性負荷特性制御信号用配線
Ｔｒ１、Ｔｒ２  画素選択用ＮＭＯＳトランジスタ
Ｔｒ３、Ｔｒ４、Ｔｒ２４  ソースフォロワ用ＰＭＯＳトランジスタ
Ｔｒ５、Ｔｒ６  スイッチング用ＮＭＯＳトランジスタ
Ｔｒ７、Ｔｒ８  定電流負荷ＰＭＯＳトランジスタ
Ｔｒ１０、Ｔｒ１２、Ｔｒ１３  ＮＭＯＳトランジスタ
Ｔｒ１１、Ｔｒ１４、Ｔｒ２０、Ｔｒ２１、Ｔｒ２２、Ｔｒ２４  ＰＭＯＳトランジスタ
Ｔｒ１５、Ｔｒ２３  電流参照元ＰＭＯＳトランジスタ
Ｔｒ１６、Ｔｒ１８  ＣＭＯＳスイッチ用ＰＭＯＳトランジスタ
Ｔｒ１７、Ｔｒ１９  ＣＭＯＳスイッチ用ＮＭＯＳトランジスタ
Ｉ１、Ｉ２  インバータ
Ｃs1  正極性用保持容量（第１の保持容量）
Ｃs2  負極性用保持容量（第２の保持容量）
ＬＣ  液晶表示素子
ＰＥ  画素電極
ＣＥ  共通電極
ＬＣＭ  表示体（液晶層）
【図１】
0005691776.tif 000002
【図２】
0005691776.tif 000003
【図３】
0005691776.tif 000004
【図４】
0005691776.tif 000005
【図５】
0005691776.tif 000006
【図６】
0005691776.tif 000007
【図７】
0005691776.tif 000008