(57)【特許請求の範囲】
【請求項１】
１セル当り少なくとも２つのデータ・レベル、ｓを格納することができるフラッシュ・メモリ・デバイスにおけるターゲット・セルを読み取るための方法であって、
前記フラッシュ・メモリ・デバイスにおける少なくとも１つのターゲット・セルに関する測定された読み取り値、ｒを獲得すること、
前記測定された読み取り値、ｒに基づいて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定することの確率を示す少なくとも１つの確率密度関数を評価すること、
前記評価するステップの結果に基づいて、１つまたは複数の対数尤度比を計算すること、および
可能な２つの２進値のそれぞれに関して、前記可能な２つの２進値と関連する複数のデータ・レベルについて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定する前記確率を総計することを備え、
前記計算することは、以下の式、すなわち、
【数１】
0005710475.tif 000010
を評価することを含み、ｐ（ｒ｜ｓ）は、前記フラッシュ・メモリ・デバイスを特徴付ける確率密度関数であり、ｃｑは、位置ｑにおける符号化されたビットであり、ｍは、１セル当たりのビットの数であり、Ｌａ（Ｃｑ）は、位置ｑにおけるビットＣｑに関する事前対数尤度比であり、Ｌａ（Ｃｑ）は符号化されたビットＣｑに関する対数尤度比であり、Ｌｅ（Ｃｔ）は、外因性対数尤度比であり、
【数２】
0005710475.tif 000011
は、ビット・ラベルが位置ｔ上で値Ｃｔ＝ｃｔを有するシンボルのサブセットである方法。
【請求項２】
前記計算するステップは、可能な２つの２進値のそれぞれに関して、前記可能な２つの２進値に関連するすべてのデータ・レベルについて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定する前記確率を総計するステップをさらに備える請求項１に記載の方法。
【請求項３】
１セル当り少なくとも２つのデータ・レベル、ｓを格納することができるフラッシュ・メモリ・デバイスにおけるターゲット・セルを読み取るための方法であって、
前記フラッシュ・メモリ・デバイスにおける少なくとも１つのターゲット・セルに関する測定された読み取り値、ｒを獲得すること、
前記フラッシュ・メモリ・デバイスにおける少なくとも１つのアグレッサ・セルに関して格納されたデータを表す値、ｈを獲得すること、
前記フラッシュ・メモリ・デバイスの少なくとも一部分の中に格納された値のパターンに基づいて、前記フラッシュ・メモリ・デバイスにおける前記少なくとも１つのターゲット・セル上の、１つまたは複数のアグレッサ・セルのパターン依存の妨害を備える１つまたは複数の確率密度関数を選択すること、
前記測定された読み取り値、ｒに基づいて、選択された少なくとも１つの確率密度関数を評価すること、および
前記評価するステップの結果に基づいて、１つまたは複数の対数尤度比を計算することを備える方法。
【請求項４】
ソフト情報を使用して複数回の反復を実行するステップをさらに備える請求項３に記載の方法。
【請求項５】
前記１つまたは複数の確率密度関数の少なくとも１つは、ガウス近似を使用して表現される請求項３に記載の方法。
【請求項６】
前記１つまたは複数の確率密度関数の少なくとも１つは、トレリス・ベースのアルゴリズムに基づく請求項３に記載の方法。
【請求項７】
フラッシュ・メモリにおける妨害を特徴付けるための方法であって、
少なくとも１つのターゲット・セル上の、１つまたは複数のアグレッサ・セルのパターン依存の妨害を表現する１つまたは複数の確率密度関数を獲得すること、および
前記フラッシュ・メモリの少なくとも一部分の中に格納された値のパターンに基づいて、前記確率密度関数の１つまたは複数を選択することを備える方法。
【請求項８】
１セル当り少なくとも２つのデータ・レベル、ｓを格納することができるフラッシュ・メモリ・デバイスにおけるターゲット・セルを読み取るためのシステムであって、
メモリと、
前記メモリに結合され、
前記フラッシュ・メモリ・デバイスにおける少なくとも１つのターゲット・セルに関する測定された読み取り値、ｒを獲得し、
前記測定された読み取り値、ｒに基づいて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定することの確率を示す少なくとも１つの確率密度関数を評価し、
前記評価するステップの結果に基づいて、１つまたは複数の対数尤度比を計算し、さらに、
可能な２つの２進値のそれぞれに関して、前記可能な２つの２進値と関連する複数のデータ・レベルについて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定する前記確率を総計するように動作する少なくとも１つのプロセッサとを備え、
前記計算は、以下の式、すなわち、
【数３】
0005710475.tif 000012
を評価することを含み、ｐ（ｒ｜ｓ）は、前記フラッシュ・メモリ・デバイスを特徴付ける確率密度関数であり、ｃｑは、位置ｑにおける符号化されたビットであり、ｍは、１セル当たりのビットの数であり、Ｌａ（Ｃｑ）は、位置ｑにおけるビットＣｑに関する事前対数尤度比であり、Ｌａ（Ｃｑ）は符号化されたビットＣｑに関する対数尤度比であり、Ｌｅ（Ｃｔ）は、外因性対数尤度比であり、
【数４】
0005710475.tif 000013
は、ビット・ラベルが位置ｔ上で値Ｃｔ＝ｃｔを有するシンボルのサブセットであるシステム。
【請求項９】
１セル当り少なくとも２つのデータ・レベル、ｓを格納することができるフラッシュ・メモリ・デバイスにおけるターゲット・セルを読み取るためのシステムであって、
メモリと、
前記メモリに結合され、
前記フラッシュ・メモリ・デバイスにおける少なくとも１つのターゲット・セルに関する測定された読み取り値、ｒを獲得し、
前記フラッシュ・メモリ・デバイスにおける少なくとも１つのアグレッサ・セルに関して格納されたデータを表す値、ｈを獲得し、
前記フラッシュ・メモリ・デバイスの少なくとも一部分の中に格納された値のパターンに基づいて、前記フラッシュ・メモリ・デバイスにおける前記少なくとも１つのターゲット・セル上の、１つまたは複数のアグレッサ・セルのパターン依存の妨害を備える１つまたは複数の確率密度関数を選択し、
前記測定された読み取り値、ｒに基づいて、選択された少なくとも１つの確率密度関数を評価し、さらに
前記評価するステップの結果に基づいて、１つまたは複数の対数尤度比を計算するように動作する少なくとも１つのプロセッサとを備えるシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、参照によりそれぞれ本明細書に組み込まれている、２００８年７月１日に出願した米国仮特許出願第６１／１３３，６７５号、２００８年７月３日に出願した米国仮特許出願第６１／１３３，９２１号、２００８年７月１０日に出願した米国仮特許出願第６１／１３４，６８８号、２００８年７月２２日に出願した米国仮特許出願第６１／１３５，７３２号、および２００８年９月３０日に出願した米国仮特許出願第６１／１９４，７５１号の優先権を主張する。
【０００２】
本出願は、２００９年３月１１日に出願した、「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｔｏｒｉｎｇ  Ｄａｔａ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｃｒｏｓｓ−Ｐａｇｅ  Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ  Ｃｏｄｉｎｇ  ａｎｄ  Ｐｅｒ−Ｐａｇｅ  Ｃｏｄｉｎｇ」という名称の国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号、ならびに本出願とそれぞれ同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｒｅａｄ−Ｓｉｄｅ  Ｉｎｔｅｒｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｍｉｔｉｇａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願、「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｗｒｉｔｅ−Ｓｉｄｅ  Ｉｎｔｅｒｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｍｉｔｉｇａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願、「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｎｔｅｒｆａｃｉｎｇ  Ｂｅｔｗｅｅｎ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ  ａｎｄ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ａｒｒａｙ」という名称の国際特許出願、および「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｎｔｅｒｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｍｉｔｉｇａｔｉｏｎ  Ｕｓｉｎｇ  Ｍｏｄｕｌａｔｉｏｎ  Ｃｏｄｉｎｇ」という名称の国際特許出願と関連する。
【０００３】
本発明は、一般に、フラッシュ・メモリ・デバイスに関し、より詳細には、改良されたデマッピング技術、ならびにそのようなフラッシュ・メモリ・デバイスにおけるセル間干渉、バック・パターン依存、雑音、およびその他の歪みの影響を軽減するための改良された技術に関する。
【背景技術】
【０００４】
フラッシュ・メモリ・デバイスなどのいくつかのメモリ・デバイスは、データを格納するのにアナログ・メモリ・セルを使用する。各メモリ・セルは、電荷または電圧などの、格納値とも呼ばれるアナログ値を格納する。格納値は、セルの中に格納された情報を表す。例えば、フラッシュ・メモリ・デバイスにおいて、各アナログ・メモリ・セルは、通常、或る電圧を格納する。各セルに関する可能なアナログ値の範囲は、通常、複数のしきい値領域に分割され、各領域は、１つまたは複数のデータ・ビット値に対応する。データは、所望される１つまたは複数のビットに対応する公称アナログ値を書き込むことによって、アナログ・メモリ・セルに書き込まれる。
【０００５】
例えば、ＳＬＣ（シングルレベル・セル）フラッシュ・メモリ・デバイスは、１メモリ・セル当り１ビット（または可能な２つのメモリ状態）を格納する。他方、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスは、１メモリ・セル当り２ビット以上を格納する（すなわち、各セルは、４つ以上のプログラミング可能な状態を有する）。ＭＬＣフラッシュ・メモリ・デバイスのより詳細な説明に関しては、例えば、参照により本明細書に組み込まれている、２００９年３月１１に出願した、「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｔｏｒｉｎｇ  Ｄａｔａ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｃｒｏｓｓ−Ｐａｇｅ  Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ  Ｃｏｄｉｎｇ  ａｎｄ  Ｐｅｒ−Ｐａｇｅ  Ｃｏｄｉｎｇ」という名称の国際特許出願ＰＣＴ／ＵＳ０９／３６８１０号を参照されたい。
【０００６】
例えば、マルチレベルＮＡＮＤフラッシュ・メモリ・デバイスにおいて、浮動ゲート・デバイスが、異なるマルチビット値にそれぞれが対応する複数の間隔に分割される或る範囲内のプログラマブルしきい値電圧で使用される。所与のマルチビット値をメモリ・セルに入れるようにプログラミングするのに、メモリ・セルにおける浮動ゲート・デバイスのしきい値電圧が、その値に対応するしきい値電圧間隔に入るようにプログラミングされる。
【０００７】
メモリ・セルの中に格納されたアナログ値は、しばしば、歪んでいる。これらの歪みは、通常、例えば、ＢＰＤ（バック・パターン依存）、雑音、およびＩＣＩ（セル間干渉）に起因する。フラッシュ・メモリ・デバイスにおける歪みのより詳細な説明に関しては、例えば、参照によりそれぞれ本明細書に組み込まれている、Ｊ．Ｄ．Ｌｅｅ他、「Ｅｆｆｅｃｔｓ  ｏｆ  Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  ｏｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｏｐｅｒａｔｉｏｎ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、２６４〜２６６頁、（２００２年５月）、またはＫｉ−Ｔａｅ  Ｐａｒｋ他、「Ａ  Ｚｅｒｏｉｎｇ  Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｐａｇｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｗｉｔｈ  Ｔｅｍｐｏｒａｒｙ  ＬＳＢ  Ｓｔｏｒｉｎｇ  ａｎｄ  Ｐａｒａｌｌｅｌ  ＭＳＢ  Ｐｒｏｇｒａｍ  Ｓｃｈｅｍｅ  ｆｏｒ  ＭＬＣ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）を参照されたい。
【０００８】
ＩＣＩは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因であると考えられる。Ｉｄ．例えば、ＩＣＩは、技術スケーリングとともに増大することが知られており、トランジスタ・サイズがより小さくなるにつれ、しきい値電圧分布の歪みの大きな原因となる。このため、ＩＣＩが、ＭＬＣメモリの中に確実に格納され得る電圧レベルの数を制限するので、ＩＣＩは、信頼できるＭＬＣメモリのために特に関心対象とされる。
【０００９】
セル間の静電容量結合を小さくすることによってＩＣＩの影響を軽減するためのいくつかの技術が、提案または示唆されている。例えば、Ｋｉ−Ｔａｅ  Ｐａｒｋ他は、ＩＣＩを軽減する偶／奇プログラミング、ボトムアップ・プログラミング、および多段プログラミングなどの既存のプログラミング技術を説明する。これらの既存の方法は、ＩＣＩの影響を低減することに役立ってきたが、トランジスタ・サイズが小さくされるにつれ、例えば、フラッシュ・セルが非常に近接しているために寄生静電容量がはるかに大きい６５ナノメートル技術より小さくなると、それほど効果的でなくなる。したがって、ＩＣＩ、雑音、ＢＰＤ、およびその他の歪みの影響を軽減するための改良された信号処理および符号化の技術の必要性が存在する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国仮特許出願第６１／１３３，６７５号
【特許文献２】米国仮特許出願第６１／１３３，９２１号
【特許文献３】米国仮特許出願第６１／１３４，６８８号
【特許文献４】米国仮特許出願第６１／１３５，７３２号
【特許文献５】米国仮特許出願第６１／１９４，７５１号
【特許文献６】国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号
【特許文献７】国際特許出願「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｒｅａｄ−Ｓｉｄｅ  Ｉｎｔｅｒｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｍｉｔｉｇａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」
【特許文献８】国際特許出願「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｗｒｉｔｅ−Ｓｉｄｅ  Ｉｎｔｅｒｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｍｉｔｉｇａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」
【特許文献９】国際特許出願「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｎｔｅｒｆａｃｉｎｇ  Ｂｅｔｗｅｅｎ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ  ａｎｄ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ａｒｒａｙ」（整理番号０８−０７６９）
【特許文献１０】国際特許出願「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｎｔｅｒｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｍｉｔｉｇａｔｉｏｎ  Ｕｓｉｎｇ  Ｍｏｄｕｌａｔｉｏｎ  Ｃｏｄｉｎｇ」
【特許文献１１】米国特許第６，５２２，５８０号
【非特許文献】
【００１１】
【非特許文献１】Ｊ．Ｄ．Ｌｅｅ他、「Ｅｆｆｅｃｔｓ  ｏｆ  Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  ｏｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｏｐｅｒａｔｉｏｎ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、２６４〜２６６頁、（２００２年５月）
【非特許文献２】Ｋｉ−Ｔａｅ  Ｐａｒｋ他、「Ａ  Ｚｅｒｏｉｎｇ  Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｐａｇｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｗｉｔｈ  Ｔｅｍｐｏｒａｒｙ  ＬＳＢ  Ｓｔｏｒｉｎｇ  ａｎｄ  Ｐａｒａｌｌｅｌ  ＭＳＢ  Ｐｒｏｇｒａｍ  Ｓｃｈｅｍｅ  ｆｏｒ  ＭＬＣ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ  Ｊ．ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）
【発明の概要】
【課題を解決するための手段】
【００１２】
概して、フラッシュ・メモリにおけるソフト・デマッピングおよびセル間干渉軽減のための方法および装置が提供される。本発明の一態様によれば、１セル当り少なくとも２つのデータ・レベル、ｓを格納することができるフラッシュ・メモリ・デバイスにおけるターゲット・セルが、フラッシュ・メモリにおける少なくとも１つのターゲット・セルに関する測定された読み取り値、ｒを獲得すること、測定された読み取り値、ｒに基づいて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定することの確率を示す少なくとも１つの確率密度関数を評価すること、および評価するステップの結果に基づいて、１つまたは複数の対数尤度比を計算することによって読み取られる。
【００１３】
この確率密度関数は、フラッシュ・メモリにおける少なくとも１つのターゲット・セル上の、１つまたは複数のアグレッサ・セルのパターン依存の妨害などの、ターゲット・セル上の妨害の式をさらに備えることが可能である。この妨害は、例えば、バック・パターン依存、セル間干渉、プログラム妨害、読み取り妨害、および／またはさらなる雑音を備えることが可能である。この確率密度関数は、格納されたテーブルおよび／または式として表されることが可能である。例えば、この確率密度関数は、ヒストグラム、ガウス近似、または別の近似の１つまたは複数に基づくことが可能である。トレリス・ベースの検出アルゴリズムが、確率密度関数の知識に基づいて、データを検出することができる。
【００１４】
一般に、計算するステップは、可能な２つの２進値のそれぞれに関して、その可能な２つの２進値に関連するすべてのデータ・レベルについて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定する確率を総計するステップをさらに備える。この総計することは、例えば、加算および／または乗算を備える。さらに、その可能な２つの２進値のそれぞれに関する総計された確率に基づく比が形成されることが可能である。その可能な２つの２進値のそれぞれに関する総計された確率に、対数尤度比が計算されているビット以外のセル内のすべてのビットに関する１つまたは複数の事前確率値に基づく式が掛けられることが可能である。
【００１５】
本発明の一態様によれば、１セル当り少なくとも２つのデータ・レベル、ｓを格納することができるフラッシュ・メモリ・デバイスにおけるターゲット・セルが、フラッシュ・メモリにおける少なくとも１つのターゲット・セルに関する測定された読み取り値、ｒを獲得すること、フラッシュ・メモリにおける少なくとも１つのアグレッサ・セルに関して格納されたデータを表す値、ｈを獲得すること、フラッシュ・メモリの少なくとも一部分の中に格納された値のパターンに基づいて、フラッシュ・メモリにおける少なくとも１つのターゲット・セル上の、１つまたは複数のアグレッサ・セルのパターン依存の妨害を備える１つまたは複数の確率密度関数を選択すること、測定された読み取り値、ｒに基づいて、選択された少なくとも１つの確率密度関数を評価すること、および評価するステップの結果に基づいて、１つまたは複数の対数尤度比を計算することによって読み取られる。値、ｈは、ハード判定および／またはソフト値、あるいは検出されたデータであることが可能である。計算された対数尤度比は、オプションとして、反復して使用され得る。
【００１６】
一般に、評価するステップは、１つまたは複数のアグレッサ・セルの中に格納された値の所与のパターンについて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定するパターン依存の確率を算出する。
【００１７】
本発明の一態様によれば、フラッシュ・メモリ・デバイスにおける妨害は、少なくとも１つのターゲット・セル上の、１つまたは複数のアグレッサ・セルのパターン依存の妨害を表現する１つまたは複数の確率密度関数を獲得すること、およびフラッシュ・メモリの少なくとも一部分の中に格納された値のパターンに基づいて、確率密度関数の１つまたは複数を選択することによって特徴付けられる。この妨害は、例えば、バック・パターン依存、セル間干渉、プログラム妨害、読み取り妨害、および／またはさらなる雑音を備えることが可能である。この確率密度関数は、１つまたは複数のデータ判定に基づいて更新され得る。
【００１８】
これらの確率密度関数のテーブル・エントリまたは関数パラメータは、オプションとして、例えば、受け取られたデータ判定に基づいて、適応的に更新されてもよい。例えば、確率密度関数は、受け取られたアグレッサ・パターン、ｈに基づいて選択されることが可能である。その後、選択された確率密度関数は、知られている技術を使用して、受け取られたターゲット・セル値、ｒに基づいて、最新の実現値で更新される（例えば、対応するカウンタを増加させることによって）。
【００１９】
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は、後段の詳細な説明および図面を参照することによって得られる。
【図面の簡単な説明】
【００２０】
【図１】従来のフラッシュ・メモリ・システムを示す概略ブロック図である。
【図２】図１の例示的なマルチレベル・セル・フラッシュ・メモリに関する例示的なしきい値電圧分布を示す図である。
【図３】ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスにおける例示的なフラッシュ・セル・アレイのアーキテクチャを示す図である。
【図４】図２の電圧割当てスキームに関する例示的な２段階ＭＬＣプログラミング・スキームを示す図である。
【図５Ａ】隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキームを示す図である。
【図５Ｂ】隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキームを示す図である。
【図６】ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスにおける例示的なフラッシュ・セル・アレイをさらに詳細に示す図である。
【図７】いくつかの例示的なアグレッサ・セルからの寄生静電容量に起因してターゲット・セルに関して存在するＩＣＩを示す図である。
【図８】本発明によるコントローラ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。
【図９】本発明の代替の実施形態によるメモリ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。
【図１０】本発明による反復されるデマッピングおよび復号、ならびにオプションのインターリービングを伴う例示的なフラッシュ読み取りチャネル・アーキテクチャを示す図である。
【図１１】本発明の特徴を組み込んだ例示的なデマッピング・プロセス１１００を説明する流れ図である。
【図１２】各アグレッサ・セルの可能なすべての値に基づいて、所与のターゲット・セル上の可能なＩＣＩ効果を示す確率密度関数のコレクションを示す図である。
【図１３】本発明の特徴を組み込んだ例示的な合併デマッピング−ＩＣＩ軽減プロセスを説明する流れ図である。
【発明を実施するための形態】
【００２１】
本発明の様々な態様は、シングルレベル・セルＮＡＮＤフラッシュ・メモリ・デバイスまたはＭＬＣ（マルチレベル・セル）ＮＡＮＤフラッシュ・メモリ・デバイスなどのメモリ・デバイスにおいてＩＣＩを軽減するための信号処理技術を対象とする。本明細書で使用される、マルチレベル・セル・フラッシュ・メモリは、各メモリ・セルが２ビット以上を格納するメモリを備える。通常、１つのフラッシュ・セルの中に格納された複数のビットは、異なるページに属する。本発明は、アナログ値を電圧として格納するメモリ・セルを使用して本明細書で説明されるが、本発明は、当業者には明白なとおり、格納されたデータを表すのに電圧、または電流を使用するなどの、フラッシュ・メモリに関する任意の格納機構と共に使用され得る。
【００２２】
図１は、従来のフラッシュ・メモリ・システム１００の概略ブロック図である。図１に示されるとおり、例示的なフラッシュ・メモリ・システム１００は、フラッシュ制御システム１１０と、フラッシュ・メモリ・ブロック１６０とを備える。例示的なフラッシュ制御システム１１０は、フラッシュ・コントローラ１２０と、符号器／復号器ブロック１４０と、１つまたは複数のバッファ１４５とを備える。代替の実施形態において、符号器／復号器ブロック１４０およびいくつかのバッファ１４５は、フラッシュ・コントローラ１２０内部に実装されてもよい。符号器／復号器ブロック１４０およびバッファ１４５は、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００２３】
例示的なフラッシュ・メモリ・ブロック１６０は、よく知られた市販の技術および／または製品を使用して、それぞれ実施されることが可能なメモリ・アレイ１７０と、１つまたは複数のバッファ１８０とを備える。メモリ・アレイ１７０は、ＮＡＮＤフラッシュ・メモリ、ＰＣＭ（相変化メモリ）、ＭＲＡＭメモリ、ＮＯＲフラッシュ・メモリ、または別の不揮発性フラッシュ・メモリなどのシングルレベル・セル・フラッシュ・メモリまたはマルチレベル・セル・フラッシュ・メモリとして実施されることが可能である。本発明は、主に、マルチレベル・セルＮＡＮＤフラッシュ・メモリのコンテキストにおいて例示されるが、本発明は、当業者には明白なとおり、シングルレベル・セル・フラッシュ・メモリおよびその他の不揮発性メモリにも適用され得る。
【００２４】
（マルチレベル・セル・フラッシュ・メモリ）
マルチレベル・セルＮＡＮＤフラッシュ・メモリにおいて、しきい値検出器が、或る特定のセルに関連する電圧値を、事前定義されたメモリ状態に変換するのに通常、使用される。図２は、参照により本明細書に組み込まれている米国特許第６，５２２，５８０号の教示に基づく、図１の例示的なマルチレベル・セル・フラッシュ・メモリ１７０に関する例示的なしきい値電圧分布を示す。一般に、セルのしきい値電圧は、セルが或る量の電流を伝導するようにセルに印加される必要がある電圧である。しきい値電圧は、セルの中に格納されたデータに関する測度である。
【００２５】
図２に示される例示的な実施形態において、各格納要素は、可能な４つのデータ状態を使用して、各メモリ・セルの中に２ビットのデータを格納する。図２は、４つのピーク２１０〜２１３を示し、各ピークは、１つの状態に対応する。マルチレベル・セル・フラッシュ・デバイスにおいて、しきい値電圧分布グラフ２００の異なるピーク２１０〜２１３が、セルの中に２ビットを格納するために使用される。
【００２６】
しきい値電圧分布グラフ２００のピーク２１０〜２１３には、対応する２進値でラベルが付けられる。このため、セルが第１の状態２１０にある場合、セルは、低い方のビット（最下位ビット、ＬＳＢとしても知られる）に関して「１」を表し、高い方のビット（最上位ビット、ＭＳＢとしても知られる）に関して「１」を表す。状態２１０は、一般に、セルの初期の未だにプログラミングされていない状態、または消去された状態である。同様に、セルが第２の状態２１１にある場合、セルは、低い方のビットに関して「０」を表し、高い方のビットに関して「１」を表す。セルが第３の状態２１２にある場合、セルは、低い方のビットに関して「０」を表し、高い方のビットに関して「０」を表す。最後に、セルが第４の状態２１３にある場合、セルは、低い方のビットに関して「１」を表し、高い方のビットに関して「０」を表す。
【００２７】
しきい値電圧分布２１０は、０ボルトを下回る負のしきい値電圧レベルで、消去された状態（「１１」データ状態）にあるアレイ内のセルのしきい値電圧Ｖｔの分布を表す。「１０」ユーザ・データを格納するメモリ・セルのしきい値電圧分布２１１が、０ボルトから１ボルトまでの範囲内にあるように示され、「００」ユーザ・データを格納するメモリ・セルのしきい値電圧分布２１２が、１ボルトから２ボルトまでの範囲内にあるように示される。しきい値電圧分布２１３は、しきい値電圧レベルが２ボルトから４．５ボルトまでの範囲内の読み取り走査電圧に設定された、「０１」データ状態にプログラミングされているセルの分布を示す。
【００２８】
このように、図２の例示的な実施形態において、０ボルト、１ボルト、および２ボルトが、各レベルまたは各状態の間の電圧レベルしきい値として使用され得る。これらの電圧レベルしきい値は、フラッシュ・メモリ１６０（例えば、フラッシュ・メモリ１６０における感知回路）によって、所与のセルの電圧レベルまたは電圧状態を判定するのに使用される。フラッシュ・メモリ１６０は、測定された電圧を電圧レベルしきい値と比較することに基づいて、各セルに１つまたは複数のビットを割り当て、これらの割当ては、次に、ハード判定としてフラッシュ制御システム１１０に伝送される。さらに、または代替として、ソフト情報を使用する実施例において、フラッシュ・メモリ１６０は、メモリ・セルの中に格納されたビットの数より多くのビットが、測定された電圧を表すのに使用される場合に、測定された電圧、または測定された電圧の量子化されたバージョンをソフト情報としてフラッシュ制御システム１１０に伝送することが可能である。
【００２９】
セルは、通常、よく知られたプログラミング／検証技術を使用してプログラミングされることにさらに留意されたい。一般に、プログラミング／検証サイクル中、フラッシュ・メモリ１６０は、最小限のターゲットしきい値電圧を超えるまで、高まる電圧を徐々に印加して、セル・トランジスタの中に電荷を格納する。例えば、図２の例における「１０」データ状態をプログラミングする際、フラッシュ・メモリ１６０は、０．４ボルトという最小限のターゲットしきい値電圧を超えるまで、高まる電圧を徐々に印加して、セル・トランジスタの中に電荷を格納する。
【００３０】
後段でさらに説明するとおり、シングル・メモリ・セルの中に格納される２ビットのそれぞれは、異なるページからである。つまり、各メモリ・セルの中に格納された２ビットの各ビットには、異なるページ・アドレスが付いている。図２に示される右側のビットは、下位のページ・アドレスが入力されると、アクセスされる。左側のビットは、上位のページ・アドレスが入力されると、アクセスされる。
【００３１】
図３は、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイス１６０における例示的なフラッシュ・セル・アレイ３００のアーキテクチャを示し、それぞれの例示的なセルは、通常、２ビットを格納する浮動ゲート・トランジスタに対応する。図３で、各セルは、その２ビットが属する２つのページに関する２つの番号に関連する。例示的なセル・アレイ・セクション３００は、ワード線ｎ乃至ｎ＋２、および４つのビット線を示す。例示的なフラッシュ・セル・アレイ３００は、偶ページと奇ページに分割され、ただし、例えば、偶数番号を有するセル（番号０および２を有するセルなどの）は、偶ページに対応し、奇数番号を有するセル（番号１および３を有するセルなどの）は、奇ページに対応する。ワード線ｎは、例えば、偶ビット線の中に偶ページ０および２を格納し、奇ビット線の中に奇ページ１および３を格納する。
【００３２】
さらに、図３は、偶ビット線または奇ビット線が、示された順序で順次に（ボトムアップで）選択され、プログラミングされる例示的なプログラミング・シーケンスを示す。番号は、それらのページがプログラミングされる順序を示す。例えば、ページ０は、ページ１より前にプログラミングされる。偶ページおよび奇ページのプログラミングのさらなる説明に関しては、例えば、参照により本明細書に組み込まれている、Ｋｉ−Ｔａｅ  Ｐａｒｋ他、「Ａ  Ｚｅｒｏｉｎｇ  Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｐａｇｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｗｉｔｈ  Ｔｅｍｐｏｒａｒｙ  ＬＳＢ  Ｓｔｏｒｉｎｇ  ａｎｄ  Ｐａｒａｌｌｅｌ  ＭＳＢ  Ｐｒｏｇｒａｍ  Ｓｃｈｅｍｅ  ｆｏｒ  ＭＬＣ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）を参照されたい。
【００３３】
図４は、図２の電圧割当てスキームに関する例示的な２段階ＭＬＣプログラミング・スキーム４００を示す。図４に示されるとおり、ＬＳＢプログラミング段階中、消去された状態４１０にある選択されたセルの状態は、ＬＳＢがゼロである場合、プログラミングされた最低の状態４１１に移る。このため、ＬＳＢプログラミング段階で、メモリ・セルは、消去された状態「１１」から「１０」にプログラミングされる。次に、ＭＳＢプログラミング段階中、２つの状態、状態「００」（４１２）および状態「１０」（４１３）が、前のＬＳＢデータに依存して順次に形成される。一般に、ＭＳＢプログラミング段階中、「１０」状態は、「００」にプログラミングされ、状態「１１」は、「０１」にプログラミングされる。
【００３４】
図４のプログラミング・スキーム４００は、状態４１０から状態４１３への状態の変化に関連する最大電圧シフトを例示することが注目される。状態の変化に関連する最大電圧シフトを低減し、その結果、電圧シフトによって生じるＩＣＩを低減する、いくつかのプログラミング・スキームが提案または示唆されている。
【００３５】
図５Ａおよび図５Ｂは一緒になって、隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキーム５００を示す。図５Ａに示されるとおり、ＬＳＢプログラミング段階中、メモリ・セルが、ＳＬＣプログラミングと同様の仕方で、状態「１１」から、一時的（または中間）状態として状態「ｘ０」にプログラミングされる。同一のワード線における隣接セルもＬＳＢプログラミングされた後、分布は、ＩＣＩに起因して、図５Ａにおけるピーク５１０によって示されるとおり、場合により、広くなっている。その後、図５Ｂに示されるＭＳＢプログラミング段階で、「ｘ０」状態が、入力データに対応する最終段階として「００」または「１０」にプログラミングされ、さもなければ、「１１」状態が、最終の「０１」状態にプログラミングされる。一般に、「１１」セルを除くすべてのメモリは、隣接セルによって生じるＩＣＩが大きく低減され得るように、ＬＳＢデータに関する一時的にプログラミングされた状態から、ＭＳＢプログラミング状態における最終状態に再プログラミングされる。最終状態におけるセルは、最終状態に再プログラミングされているので、中間状態にある間にセルが経験したＩＣＩを被らない。最終状態におけるセルは、最終状態になってからセルが経験したＩＣＩだけしか被らない。前述したとおり、中間プログラミング段階を使用する図５Ａおよび図５Ｂのマルチステップ・プログラミング・シーケンスは、最大電圧変化を低減し、したがって、これらの電圧変化によって生じるＩＣＩを低減する。図５Ｂで、例えば、ＭＳＢプログラミング段階中の最大電圧シフトは、状態「１１」から「０１」への遷移、および状態「ｘ０」から「１０」への遷移にそれぞれ関連することを見て取ることができる。これらの電圧シフトは、図４における状態「１１」から「０１」への最大電圧シフトと比べて、相当に小さい。
【００３６】
図６は、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイス１３０における例示的なフラッシュ・セル・アレイ６００をさらに詳細に示す。図６に示されるとおり、フラッシュ・セル・アレイ６００は、１フラッシュ・セル、ｃｉ当り３ビットを格納する。図６は、１ブロックに関するフラッシュ・セル・アレイ・アーキテクチャを示し、ただし、それぞれの例示的なセルは、３ビットを格納する浮動ゲート・トランジスタに通常、対応する。例示的なセル・アレイ６００は、ｍ個のワード線と、ｎ個のビット線とから成る。通常、現行のマルチページ・セル・フラッシュ・メモリにおいて、単一のセル内の複数のビットは、異なるページに属する。図６の例において、各セルに関する３ビットは、異なる３つのページに対応し、各ワード線が、３つのページを格納する。以下の説明において、ページ０、１、および２は、ワード線内で低ページ・レベル、中ページ・レベル、および高ページ・レベルと呼ばれる。
【００３７】
前述したとおり、フラッシュ・セル・アレイは、偶ページと奇ページにさらに分割されることが可能であり、ただし、例えば、偶数番号を有するセル（図６のセル２および４などの）は、偶ページに対応し、奇数番号を有するセル（図６のセル１および３などの）は、奇ページに対応する。この場合、或るページ（ページ０などの）は、偶セルにおいて偶ページ（偶ページ０）を含み、奇セルにおいて奇ページ（奇ページ０）を含む。
【００３８】
（セル間干渉）
前述したとおり、ＩＣＩは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因の１つであると考えられる。図７は、いくつかの例示的なアグレッサ・セル７２０からの寄生静電容量に起因してターゲット・セル７１０に関して存在するＩＣＩを示す。以下の表記が図７において使用される。
ＷＬ：ワード線
ＢＬ：ビット線
ＢＬｏ：奇ビット線
ＢＬｅ：偶ビット線、および
Ｃ：静電容量。
【００３９】
本発明は、ＩＣＩが、ターゲット・セル７１０がプログラミングされた後にプログラミングされるアグレッサ・セル７２０によってもたらされることを認識する。ＩＣＩは、ターゲット・セル７１０の電圧、Ｖｔを変化させる。例示的な実施形態において、「ボトムアップ」プログラミング・スキームが想定され、ワード線ｉおよびｉ＋１における隣接するアグレッサ・セルが、ターゲット・セル７１０に関するＩＣＩを生じさせる。ブロックのそのようなボトムアップ・プログラミングでは、下位のワード線ｉ−１からのＩＣＩは、除去され、５つまでの隣接セルが、図７に示されるとおり、アグレッサ・セル７２０としてＩＣＩに寄与する。しかし、本明細書で開示される技術は、当業者には明白なとおり、ワード線ｉ−１などの他のワード線からのアグレッサ・セルもＩＣＩに寄与する事例にまで一般化され得ることが注目される。ワード線ｉ−１、ｉ、およびｉ＋１からのアグレッサ・セルがＩＣＩに寄与する場合、最も近い８つまでの隣接セルが考慮される必要がある。ターゲット・セルからより離れている他のセルは、それらのセルの、ＩＣＩへの寄与がごくわずかである場合、無視され得る。一般に、アグレッサ・セル７２０は、プログラミング・シーケンス・スキーム（ボトムアップ技術または偶／奇技術などの）を分析して、所与のターゲット・セル７１０の後にプログラミングされるアグレッサ・セル７２０を識別することによって、識別される。
【００４０】
ターゲット・セル７１０上にアグレッサ・セル７２０によってもたらされるＩＣＩは、以下のとおり、例示的な実施形態においてモデル化され得る。すなわち、
【００４１】
【数１】
0005710475.tif 000002
ただし、
【００４２】
【数２】
0005710475.tif 000003
は、アグレッサ・セル（ｗ，ｂ）のＶｔ電圧の変化であり、
【００４３】
【数３】
0005710475.tif 000004
は、ＩＣＩに起因するターゲット・セル（ｉ，ｊ）のＶｔ電圧の変化であり、ｋｘ、ｋｙおよびｋｘｙは、ｘ方向、ｙ方向、およびｘｙ方向に関する静電容量結合係数である。
【００４４】
一般に、Ｖｔは、セル上に格納され、読み取り動作中に獲得されるデータを表す電圧である。Ｖｔは、例えば、１セル当り格納されたビットの数より高い精度でソフト電圧値として、または１セル当り格納されたビットの数（例えば、１セル当り３ビットのフラッシュの場合、３ビット）と同一の分解能でハード電圧レベルに量子化された値として、読み取り動作によって獲得され得る。
【００４５】
（デマッピングおよびＩＣＩ軽減）
本発明は、確率密度関数を使用する、フラッシュ・メモリに関する改良されたデマッピング機能を提供する。本明細書で使用される「確率密度関数」という用語は、確率密度関数、ならびにヒストグラムやガウス近似などの、確率密度関数の近似を含むものとする。図１２〜図１３に関連して後段で説明される本発明の一態様によれば、開示されるＩＣＩ軽減機能は、オプションとして、デマッピング機能を使用して実施されて、合併デマッピング−ＩＣＩ軽減ソリューションがもたらされる。さらなる図１０に関連して後段で説明される変種において、フラッシュ・メモリからデータを読み取り、検出する、１つまたは複数の確率密度関数を使用する反復デマッピング−復号技術が説明される。後段で説明されるさらなる変種において、開示されるデマッピング・ソリューションは、隣接セルの中に格納されたデータ・パターンに依存するｐｄｆ（確率密度関数）を、このデータ依存関係を有さないｐｄｆの代わりに考慮する。１つの例示的な実施形態において、各確率密度関数は、フラッシュ・メモリ・アレイにおける少なくとも１つのターゲット・セル上の、１つまたは複数のアグレッサ・セルのパターン依存の妨害を特徴付ける。
【００４６】
１つの例示的な実施例において、合併デマッピング−ＩＣＩ軽減ソリューションは、確率密度関数が、ガウス確率密度関数を使用して近似され得るものと想定する。さらなる、より高い複雑度の実施例は、ヒストグラムに基づいて説明される。また、原則として、より高い複雑度という犠牲を払って、より良好なパフォーマンスをもたらす、ビタビ・アルゴリズム、ＳＯＶＡ（ソフト出力ビタビ）アルゴリズム、およびＢＣＪＲアルゴリズムなどの、確率密度関数、または確率密度関数の近似に基づいて、読み取りデータを検出するトレリス・ベースの検出アルゴリズムも説明される。
【００４７】
図８は、本発明によるコントローラ・ベースのソフト・デマッパ技術を組み込む例示的なフラッシュ・メモリ・システム８００の概略ブロック図である。さらなる実施形態において、フラッシュ・メモリ・システム８００は、本発明によるコントローラ・ベースの合併デマッピング−ＩＣＩ軽減技術を組み込む。図８に示されるとおり、例示的なフラッシュ・メモリ・システム８００は、インタフェース８５０によって接続された、フラッシュ制御システム８１０と、フラッシュ・メモリ・ブロック８６０とを備える。例示的なフラッシュ制御システム８１０は、通常、１つまたは複数の集積回路上に、フラッシュ・コントローラ８２０と、読み取りチャネル８２５とを備える。
【００４８】
例示的な読み取りチャネル８２５は、信号処理ユニット８３０と、符号器／復号器ブロック８４０と、１つまたは複数のバッファ８４５とを備える。「読み取りチャネル」という用語は、書き込みチャネルも包含し得ることが注目される。代替の実施形態において、符号器／復号器ブロック８４０およびいくつかのバッファ８４５は、フラッシュ・コントローラ８２０内部に実装されてもよい。符号器／復号器ブロック８４０およびバッファ８４５は、本発明の特徴および機能を提供するようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００４９】
例示的な信号処理ユニット８３０は、例えば、図１０〜図１１に関連して後段でさらに説明される、１つまたは複数のソフト・デマッピング・プロセス８３５を実施する１つまたは複数のプロセッサを備える。さらなる実施形態において、ソフト・デマッパ８３５は、例えば、図１２〜図１３に関連して後段でさらに説明される、１つまたは複数の合併デマッピング−ＩＣＩ軽減プロセスを実施する。例示的なフラッシュ・メモリ・ブロック８６０は、メモリ・アレイ８７０と、よく知られた市販の技術および／または製品を使用してそれぞれ実施されることが可能な１つまたは複数のバッファ８８０とを備える。
【００５０】
開示されるＩＣＩ軽減技術の様々な実施形態において、例示的なインタフェース８５０は、アグレッサ・セルに関連する情報を表す値などの、従来のフラッシュ・メモリ・システムと関係するさらなる情報を伝える必要がある可能性がある。このため、インタフェース８５０は、従来のフラッシュ・メモリ・システムにおけるインタフェースと比べて、より大きい容量、またはより高速のレートを有する必要がある可能性がある。インタフェース８５０は、オプションとして、例えば、ＤＤＲ（ダブル・データレート）技術を使用して、インタフェース８５０の情報伝送容量を増加させる、本出願と同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｎｔｅｒｆａｃｉｎｇ  Ｂｅｔｗｅｅｎ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ  ａｎｄ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ａｒｒａｙ」という名称の国際特許出願第  号（整理番号０８−０７６９）の教示に、例えば、従って実施されることが可能である。
【００５１】
書き込み動作中、インタフェース８５０は、ページ・レベル・アクセス技術またはワード線レベル・アクセス技術を通常、使用して、ターゲット・セルの中に格納されるようにプログラム値を転送する。例示的なページ・レベル・アクセス技術またはワード線レベル・アクセス技術のより詳細な説明に関しては、例えば、参照により本明細書に組み込まれている、２００９年３月１１日に出願した、「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｔｏｒｉｎｇ  Ｄａｔａ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｃｒｏｓｓ−Ｐａｇｅ  Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ  Ｃｏｄｉｎｇ  ａｎｄ  Ｐｅｒ−Ｐａｇｅ  Ｃｏｄｉｎｇ」という名称の国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号を参照されたい。
【００５２】
読み取り動作中、インタフェース８５０は、ターゲット・セルおよびアグレッサ・セルに関してメモリ・アレイ８７０から獲得されたハード読み取り値および／またはソフト読み取り値を転送する。例えば、ターゲット・セルを伴うページの読み取り値に加えて、上位／下位のワード線、あるいは隣接する偶ビット線または奇ビット線における１つまたは複数の隣接ページの読み取り値が、インタフェース・バスを介して転送される。図８の実施形態において、開示されるＩＣＩ軽減技術は、通常、最小の面積を実現するように論理回路に合わせて最適化されたプロセス技術で、フラッシュ・メモリの外部に実装される。しかし、このことは、インタフェース８５０上でさらなるアグレッサ・セル・データが転送されなければならないという犠牲を払う。
【００５３】
図９は、本発明の代替の実施形態による、メモリ・ベースのソフト・デマッピング技術を組み込む例示的なフラッシュ・メモリ・システム９００の概略ブロック図である。さらなる実施形態において、フラッシュ・メモリ・システム９００は、合併デマッピング−ＩＣＩ軽減技術を組み込む。図９に示されるとおり、例示的なフラッシュ・メモリ・システム９００は、インタフェース９５０によって接続された、フラッシュ制御システム９１０と、フラッシュ・メモリ・ブロック９６０とを備える。
【００５４】
例示的なフラッシュ制御システム９１０は、通常、１つまたは複数の集積回路上に、フラッシュ・コントローラ９２０と、オプションの読み取りチャネル９２５とを備える。代替の実施形態において、符号器／復号器ブロック９４０およびいくつかのバッファ９４５は、フラッシュ・コントローラ９２０内部に実装されてもよい。例示的なフラッシュ・コントローラ９２０は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。例示的な読み取りチャネル９２５は、符号器／復号器ブロック９４０と、１つまたは複数のバッファ９４５とを備える。符号器／復号器ブロック９４０およびバッファ９４５は、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
【００５５】
例示的なフラッシュ・メモリ・ブロック９６０は、メモリ・アレイ９７０と、よく知られた市販の技術および／または製品を使用してそれぞれ実施されることが可能な１つまたは複数のバッファ９８０とを備える。さらに、例示的なフラッシュ・メモリ・ブロック９６０は、例えば、図１１〜図１３に関連して後段でさらに説明される、１つまたは複数のソフト・デマッピング・プロセスまたは合併デマッピング−ＩＣＩ軽減プロセス９９０を実施する１つまたは複数のプロセッサを備える例示的な信号処理ユニット９８５を備える。
【００５６】
開示されるＩＣＩ軽減技術の様々な実施形態において、例示的なインタフェース９５０は、アグレッサ・セルに関連する情報を表す値などの、従来のフラッシュ・メモリ・システムと関係するさらなる情報を伝える必要がある可能性がある。このため、インタフェース９５０は、従来のフラッシュ・メモリ・システムにおけるインタフェースと比べて、より大きい容量、またはより高速のレートを有する必要がある可能性がある。インタフェース９５０は、オプションとして、例えば、ＤＤＲ（ダブル・データレート）技術を使用して、インタフェース９５０の情報伝送容量を増加させる、本出願と同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｎｔｅｒｆａｃｉｎｇ  Ｂｅｔｗｅｅｎ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ  ａｎｄ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ａｒｒａｙ」という名称の国際ＰＣＴ特許出願第  号（整理番号０８−０７６９）の教示に、例えば、従って実施されることが可能である。
【００５７】
書き込み動作中、インタフェース９５０は、ターゲット・セルおよびアグレッサ・セルの中に格納されるようにプログラム・データを転送する。読み取り動作中、インタフェース９５０は、ターゲット・セルに関して、ならびにオプションとしてアグレッサ・セルに関して合併デマッピング−ＩＣＩ軽減プロセス９９０によって計算された新たなハード読み取り値もしくはハード読み取りデータ、または新たなソフト読み取り値もしくはソフト読み取りデータを転送する。通常、単一回の読み取りアクセスに関して伝えられる情報は、データのページまたはワード線である。論理回路にではなく、メモリに合わせて通常、最適化されるフラッシュ・メモリを製造するのに使用されるメモリ・プロセス技術を使用して、メモリ内部にＩＣＩ軽減プロセスを実装するという犠牲を払って、ターゲット・セルに関するデータだけを送ることは、インタフェース９５０の帯域幅要件を小さくすることが注目される。
【００５８】
図８および図９のＩＣＩ軽減技術の様々な実施形態において使用される静電容量結合係数ｋｘ、ｋｙおよびｋｘｙは、フラッシュ制御システム８１０、９１０および／またはフラッシュ・メモリ・ブロック８６０、９６０において計算され得ることが注目される。静電容量結合係数ｋｘ、ｋｙおよびｋｘｙは、それぞれのインタフェース８５０、９５０上で転送されることが必要である可能性がある。静電容量結合係数は、適応性であることが可能であり、絶えず、時々、または定期的に更新されることが可能であることが注目される。
【００５９】
（ソフト・デマッパ）
図１０は、本発明による反復されるデマッピングおよび復号、ならびにオプションのインターリービングを伴う例示的なフラッシュ読み取りチャネル・アーキテクチャ１０００を示す。図１０に示されるとおり、例示的な書き込みパスは、符号器１０１０と、オプションのインターリーバ１０２０と、シリアル−パラレル変換器１０３０と、マッパ１０４０とを備える。データは、知られている仕方でメモリ１０５０に書き込まれ、メモリ１０５０から読み取られる。例示的な読み取りパスは、ソフト・デマッパ１０６０と、パラレル−シリアル変換器１０７０と、デインターリーバ１０８０と、復号器１０９０と、インターリーバ１０９５とを備える。一般に、後段でさらに説明されるとおり、ソフト・デマッパ１０６０は、反復プロセスが最終判定に収束するまで、新たなソフト情報を生成するように復号器１０９０によって処理されて、ソフト・デマッパにフィードバックされるソフト情報を繰り返し生成する。
【００６０】
１つの例示的な実施形態において、ソフト・デマッパ１０６０は、以下の式を使用してソフト情報（ＬＬＲ）を生成する。すなわち、
【００６１】
【数４】
0005710475.tif 000005
ただし、ｐ（ｒ｜ｓ）は、フラッシュ・チャネルを特徴付ける確率密度関数であり、ｒは、通常、測定されたしきい値電圧を表す測定された読み取り値（任意の精度を有する）であり、ｓは、データ・レベルもしくは電圧レベル、または電圧状態であり（例えば、１セル当り２ビットのＭＬＣ  ＮＡＮＤフラッシュにおいて４つの電圧レベルが存在する）、ｃｑは、位置ｑにおける符号化されたビットであり、ｍは、１セル当りのビットの数であり、
【００６２】
【数５】
0005710475.tif 000006
は、位置ｔにおけるビットＣｔに関する事前対数尤度比であり、Ｌｅ（Ｃｔ）は、ビットＣｔに関する外因性対数尤度比であり、さらに
【００６３】
【数６】
0005710475.tif 000007
は、ビット・ラベルが位置ｔ上で値Ｃｔ＝ｃｔを有するシンボルのサブセットである。事前対数尤度比Ｌａ（Ｃｔ）は、例示的な実施形態において、低密度パリティ検査復号器などの復号器によって生成され、さらにオプションとして、インターリーバを通過していることが可能である。計算された外因性対数尤度比Ｌｅ（Ｃｔ）は、例示的な実施形態において、低密度パリティ検査復号器などの復号器に供給されることが可能であり、あるいは復号前にデインターリーバに送られることが可能である。また、計算された外因性対数尤度比Ｌｅ（Ｃｔ）は、読み取り値に対する最終判定を行うのに使用されることも可能である。
【００６４】
一般に、式（２）によれば、可能な各２進値に関して、可能な２進値に関連するすべてのデータ・レベルについて、所与のデータ・レベル、ｓに関して読み取り値、ｒを測定する確率が総計される（例えば、加算または乗算される）。次に、その可能な２つの２進値のそれぞれに関する総計された確率に基づく比が形成される。その可能な２つの２進値のそれぞれに関する総計された確率に、外因性対数尤度比が計算されているビット以外のセル内のすべてのビットに関する１つまたは複数の事前確率値に基づく式が掛けられる。
【００６５】
図１０に示されるとおり、デマッパ１０６０によって生成されるソフト情報は、フィードバック・パスにおいてソフト・デマッパ１０６０、デインターリーバ１０８０、復号器１０９０、およびインターリーバ１０９５の間で、反復されるデマッピングおよび復号のために使用され得る。
【００６６】
さらなる変種において、デマッパ１０６０は、以下のとおり、確率密度関数のガウス近似を使用することができる。すなわち、
【００６７】
【数７】
0005710475.tif 000008
ただし、σ２は、しきい値電圧に関する確率密度関数の分散である（例えば、ガウスｐｄｆの二次モーメントとして計算される）。この式におけるその他の項の説明については、式（２）の説明を参照されたい。
【００６８】
図１１は、本発明の特徴を組み込んだ例示的なデマッピング・プロセス１１００を説明する流れ図である。図１１に示されるとおり、例示的なデマッピング・プロセス１１００は最初、ステップ１１１０中に、ターゲット・セル７１０に関する測定された値、ｒを獲得する。その後、ステップ１１２０中に、ターゲット・セル７１０に関する測定された値、ｒを使用して確率密度関数、または確率密度関数の近似を評価することによって、ｐが獲得される。
【００６９】
ステップ１１３０中に、ＬＬＲが、ステップ１１２０中に確率密度関数から獲得されたｐ値を使用して、式（２）または（２ａ）（前出）、あるいは式（２）または（２ａ）の近似を使用して計算される。最後に、ステップ１１４０中に、計算されたＬＬＲが復号器に供給され、あるいはオプションとして、デインターリーバに供給される。代替の実施形態において、計算されたＬＬＲは、例えば、ＬＬＲの符号に基づいて、読み取りデータに対する最終判定を行うのに使用される。
【００７０】
（合併デマッピング−セル間干渉軽減）
前述したとおり、本発明の一態様は、合併デマッピング−ＩＣＩ軽減ソリューションを提供する。開示される合併デマッピング−ＩＣＩ軽減ソリューションは、周囲のセルのデータ・パターンを条件とするｐｄｆ（確率密度関数）を考慮する。図１２は、例示的なマルチレベル・セル・フラッシュ・メモリ６００の所与のターゲット・セル７１０に関する確率密度関数１２１０の例示的なコレクション１２００を示す。例示的なマルチレベル・セル・フラッシュ・メモリ６００は、１セル当り４つのレベル（２ビット）を有し、１つのアグレッサ・セル７２０が、データ依存ｐｄｆに関して考慮される。
【００７１】
図１２は、各アグレッサ・セル７２０の可能なすべての値に基づいて、所与のターゲット・セル７１０上の可能なＩＣＩ効果を示す確率密度関数のコレクション１２００を示す。このため、所与のターゲット・セル７１０の可能な各レベルに適用可能な確率密度関数の数は、各アグレッサ・セル７２０に関する可能なレベルの数の、所与のターゲット・セル７１０に影響を及ぼすアグレッサ・セル７２０の数の累乗である。前述したとおり、例示的な実施形態において、各セルは、可能な４つの値の１つを有することが可能であり、１つのターゲット・セル７１０当り１つのアグレッサ・セル７２０が存在し、さらに各アグレッサ・セル７２０は、可能な４つのレベルの１つを有することが可能である。したがって、例示のため、確率密度関数のコレクション１２００は、アグレッサ・セルの或るパターンに帰せられることが可能なデータ・レベル０、または電圧レベル０に関して、４つの確率密度関数１２１０−１乃至１２１０−４を備える。また、その他のデータ・レベル１、２、および３のそれぞれに関して、やはり４つの確率密度関数が存在する。本発明は、当業者には明白なとおり、１セル当り任意の数のレベルを有し、さらに任意の数のアグレッサ・セル７２０を有するマルチレベル・セル・フラッシュ・メモリ６００に拡張され得る。
【００７２】
一般に、図１２の各確率密度関数は、他の雑音効果および妨害効果もある中でとりわけ、所与のターゲット・セル７１０上の、対応するアグレッサ・セル７２０の所与の値に関するＩＣＩ効果を表現する。本発明のさらなる実施形態において、データ依存の確率密度関数は、ＩＣＩの代わりに、またはＩＣＩに加えて、他のデータ依存の歪みを表現することが可能である。後段で説明されるとおり、様々な実施形態において、これらの確率密度関数は、事前定義され、静的であること、リアルタイムの観測に基づいて適応されること、あるいはガウス関数の場合のように、アグレッサ・セル７２０に関する測定された、または検出された値、ｈに応じて表現されることが可能である。
【００７３】
図１３は、本発明の特徴を組み込んだ例示的な合併デマッピング−ＩＣＩ軽減プロセス１３００を説明する流れ図である。図１３に示されるとおり、例示的な合併デマッピング−ＩＣＩ軽減プロセス１３００は最初、ステップ１３１０中に、ターゲット・セル７１０に関する測定された値、ｒを獲得する。その後、ステップ１３２０中に、ターゲット・セル７１０に関連する少なくとも１つのアグレッサ・セル７２０の中に格納されたデータを表す値、ｈが獲得される。値、ｈは、ハード判定および／またはソフト値、あるいは検出されたデータであることが可能である。
【００７４】
各アグレッサ・セルに関して、ｈが、ステップ１３３０中に、ターゲット・セル７１０の対応するレベルに関する確率密度関数を選択するのに使用される。確率密度関数は、オプションとして、ターゲット・セル７１０の可能な１つまたは複数のレベルに関して選択され得る。確率密度関数は、例えば、メモリの中に格納されたテーブルから獲得される、または確率密度関数を記述する関数を使用して評価されることが可能である。その後、ステップ１３４０中に、ターゲット・セル７１０に関するｒという測定された値を使用して、ステップ１３３０中に獲得された各確率密度関数から、ｐが獲得される。
【００７５】
ステップ１３５０中に、ＬＬＲが、ステップ１３４０中に各確率密度関数から獲得されたｐ値を使用して、式（３）（後出）を使用して計算される。最後に、ステップ１３６０中に、計算されたＬＬＲが、復号器に供給され、さらにオプションのデインターリーバに供給され、あるいは読み取り値に対する最終判定を行うのに使用される。
【００７６】
１つの例示的な実施形態において、合併デマッピング−ＩＣＩ軽減プロセス１３００は、以下のセル・パターン依存の確率密度関数を実施する。すなわち、
【００７７】
【数８】
0005710475.tif 000009
ただし、ｈ（ｉ，ｊ）は、チャネルのハード出力またはソフト出力に基づく、アグレッサ・セル７２０の電圧レベルである。
【００７８】
本発明の別の態様によれば、フラッシュ・メモリ・デバイスにおける妨害が、少なくとも１つのターゲット・セル上の、１つまたは複数のアグレッサ・セルのパターン依存の妨害を表現する１つまたは複数の確率密度関数を獲得すること、およびフラッシュ・メモリの少なくとも一部分の中に格納された値のパターンに基づいて、確率密度関数の１つまたは複数を選択することによって特徴付けられることが可能である。この妨害は、例えば、バック・パターン依存、セル間干渉、プログラム妨害、読み取り妨害、および／またはさらなる雑音を備えることが可能である。この確率密度関数は、１つまたは複数のデータ判定に基づいて更新され得る。この確率密度関数は、格納されたテーブルおよび／または式として表されることが可能である。
【００７９】
これらの確率密度関数のテーブル・エントリまたは関数パラメータは、オプションとして、例えば、受け取られたデータ判定に基づいて、適応的に更新されてもよいことがさらに注目される。例えば、前述したとおり、確率密度関数は、受け取られたアグレッサ・パターン、ｈに基づいて選択される。その後、選択された確率密度関数は、知られている技術を使用して、受け取られたターゲット・セル値、ｒに基づいて、最新の実現値で更新される（例えば、対応するカウンタを増加させることによって）。
【００８０】
前述したとおり、所与のターゲット・セル７１０に影響を及ぼすアグレッサ・セル７２０の数は、いくつかの要因に基づいて減らされる、または無視されることが可能である。このようにして、考慮される必要がある確率密度関数の数が減らされ得る。例えば、対角結合係数、ｋｘｙが、他の結合係数よりはるかに小さい場合（しばしば、そうであるように）、対角線上に位置するセルからのＩＣＩは、無視され得る。さらに、プログラミング・シーケンスが、考慮される必要があるアグレッサ・セル７２０の数に影響を与える。例えば、ワード線が、ボトムアップ・アプローチの場合のように、常に固定の順序で書き込まれる場合、より下位のワード線におけるセルからのＩＣＩ寄与は全く存在しない。さらに、ＩＣＩが、ターゲット・セル７１０の左右の隣接セルに対して対称的である場合、特徴付けられる必要がある確率密度関数の数は、半分に減らされる。
【００８１】
前述したとおり、１つの例示的な実施例において、合併デマッピング−ＩＣＩ軽減ソリューションは、確率密度関数が、ガウス確率密度関数を使用して近似され得るものと想定する。
【００８２】
さらなる変種において、確率密度関数が、例えば、ヒストグラムに基づく場合、複雑度が増すという犠牲を払って、向上したパフォーマンスが得られることが可能である。確率密度関数がヒストグラムを使用して実施される場合、確率密度関数は、ヒストグラムを訓練するように復号されることに成功したワード線を使用して、適応的に更新され得る。
【００８３】
さらなる実施形態において、これらの確率密度関数、および確率密度関数の近似は、後段で説明されるとおり、読み取りデータを検出するようにビタビ・アルゴリズム、ＳＯＶＡ（ソフト出力ビタビ）アルゴリズム、およびＢＣＪＲアルゴリズムによって使用されることが可能である。
【００８４】
ビタビ実施例において、セルは、連続してデマップされ、現在、デマップされるセルに関するハード出力は、前にデマップされたレベルに基づく。ビタビ実施例は、当業者には明白なとおり、フラッシュ・チャネルからのソフト情報、およびデマッパ・ノード間の接続を要求する。ビタビ・アルゴリズム、ＳＯＶＡ（ソフト出力ビタビ）アルゴリズム、およびＢＣＪＲアルゴリズムに基づく実施例において、ブランチ・メトリクスは、確率密度関数、ｐ（ｒ｜ｓ，ｈ（ｉ±１，ｊ），ｈ（ｉ，ｊ±１），ｈ（ｉ±１，ｊ±１））によって与えられる。
【００８５】
ビタビ実施例において、トレリス方向は、プログラミング・スケジュールとは逆に構成される、すなわち、より後期にプログラミングされるセルは、トレリスにおいて、より早期である（新たな（隣接）セルをプログラミングすることは、それまでにプログラミングされたセルに影響を及ぼすので）ことが注目される。ＳＯＶＡアルゴリズムおよびＢＣＪＲアルゴリズムの定義も同様である。ブランチ・メトリクスは、パターン依存の確率密度関数、ｐ（ｒ｜ｓ，ｈ（ｉ±１，ｊ），ｈ（ｉ，ｊ±１），ｈ（ｉ±１，ｊ±１））、またはそのような確率分布の近似に基づいて計算される。標準のトレリス・ベースのアルゴリズムとの１つの違いは、フラッシュ・メモリの場合、トレリスが、ＩＣＩが隣接するビット線およびワード線から来るという事実を反映して、２次元であることである。
【００８６】
（プロセス、システム、および製造品の詳細）
本明細書のいくつかの流れ図は、ステップの例示的な順序を説明するが、その順序が変更され得ることも本発明の実施形態である。本発明の代替の実施形態として、アルゴリズムの様々な置換が企図される。本発明の例示的な実施形態は、ソフトウェア・プログラムにおける処理ステップに関連して説明されてきたが、当業者には明白なとおり、様々な機能が、デジタル領域で、ソフトウェア・プログラムにおいて、回路要素もしくは状態マシンによってハードウェアにおいて、またはソフトウェアとハードウェアの両方の組合せにおいて、処理ステップとして実施されることが可能である。そのようなソフトウェアは、例えば、デジタルシグナルプロセッサ、特定用途向け集積回路、マイクロコントローラ、または汎用コンピュータにおいて使用されることが可能である。そのようなハードウェアおよびソフトウェアは、集積回路内で実施される回路内で実施されることが可能である。
【００８７】
このため、本発明の機能は、方法の形態、およびそれらの方法を実施するための装置の形態で実施されることが可能である。本発明の１つまたは複数の態様は、例えば、記憶媒体の中に格納され、マシンにロードされ、さらに／またはマシンによって実行されるか、何らかの伝送媒体を介して伝送されるかにかかわらず、プログラム・コードの形態で実施されることが可能であり、このプログラム・コードが、コンピュータなどのマシンにロードされ、マシンによって実行されると、そのマシンが、本発明を実施するための装置となる。汎用プロセッサ上で実施される場合、それらのプログラム・コード・セグメントは、プロセッサと一緒になって、特定の論理回路と同様に動作するデバイスを提供する。また、本発明は、集積回路、デジタルシグナルプロセッサ、マイクロプロセッサ、およびマイクロコントローラの１つまたは複数において実施されることも可能である。
【００８８】
当技術分野で知られているとおり、本明細書で説明される方法および装置は、コンピュータ可読媒体を自ら備え、その媒体上にコンピュータ可読コード手段が実現されている製造品として配布されることが可能である。このコンピュータ可読プログラム・コード手段は、コンピュータ・システムと連携して、本明細書で説明される方法を実行する、または本明細書で説明される装置を作成するステップのすべて、または一部を実行するように動作可能である。このコンピュータ可読媒体は、記録可能な媒体（例えば、フロッピー・ディスク、ハードドライブ、コンパクト・ディスク、メモリ・カード、半導体デバイス、チップ、ＡＳＩＣ（特定用途向け集積回路））であっても、伝送媒体（例えば、光ファイバ、ワールド・ワイド・ウェブ、ケーブル、あるいは時分割多元接続チャネル、符号分割多元接続チャネル、または他の無線周波数チャネルを使用する無線チャネルを備えるネットワーク）であってもよい。コンピュータ・システムで使用するのに適した、情報を格納することができる、知られている、または開発される任意の媒体が、使用されることが可能である。コンピュータ可読コード手段は、磁気媒体上の磁気変化、またはコンパクト・ディスクの表面上の高さ変化などの、命令およびデータをコンピュータが読み取ることを許すための任意の機構である。
【００８９】
本明細書で説明されるコンピュータ・システムおよびサーバはそれぞれ、本明細書で開示される方法、ステップ、および機能を実施するように関連するプロセッサを構成するメモリを含む。これらのメモリは、分散型であることも、ローカル型であることも可能であり、これらのプロセッサは、分散型であることも、単体であることも可能である。これらのメモリは、電気メモリ、磁気メモリ、または光メモリとして、あるいは以上のタイプまたは他のタイプの格納デバイスの任意の組合せとして実施されることが可能である。さらに、「メモリ」という用語は、関連するプロセッサによってアクセスされるアドレス指定可能な空間内のアドレスから読み取られる、またはそのようなアドレスに書き込まれることが可能な任意の情報を包含するように十分に広く解釈されなければならない。この定義で、ネットワーク上の情報は、関連するプロセッサが、ネットワークからその情報を取得することができるため、やはりメモリの範囲内にある。
【００９０】
本明細書で示され、説明される実施形態および変形形態は、本発明の原理を単に例示するに過ぎないこと、ならびに様々な変形が、本発明の趣旨および範囲を逸脱することなく、当業者によって実施されることが可能であることを理解されたい。
【図１】
0005710475.tif 000014
【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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