(57)【特許請求の範囲】
【請求項１】
ワード線とビット線に接続されるメモリセルと、
前記ビット線に接続されるセンスアンプ回路と、
前記ワード線および前記センスアンプ回路を制御するアクセス制御回路と、
外部電圧の変動に関わらず、一定の内部電圧を生成する内部電圧生成回路と、を備え、
前記アクセス制御回路は、
前記内部電圧を供給され、前記ワード線の活性化および非活性化を指示する第１信号を生成する第１信号生成部と、
前記内部電圧を供給され、前記ワード線の活性化および非活性化を契機として、前記センスアンプ回路の活性化および非活性化を指示する第２信号を生成する第２信号生成部と、
前記外部電圧を供給され、前記ワード線の活性化またはセンスアンプ回路の活性化を契機として、前記センスアンプ回路へのオーバードライブ電圧の供給の開始および停止を指示する第３信号を生成する第３信号生成部と、
前記内部電圧を供給され、前記ワード線の活性化またはセンスアンプ回路の活性化を契機として、前記第１信号の非活性化を指示する第４信号を生成する第４信号生成部と、を含み、
前記第３信号生成部は、前記外部電圧に応じて前記オーバードライブ電圧を供給すべき期間を決定し、
前記第４信号生成部は、前記外部電圧の大きさに関わらず、内部電圧の大きさに応じて前記第４信号の活性化タイミングを決定することを特徴とする半導体装置。
【請求項２】
前記第３信号生成部は、前記外部電圧を供給され、前記外部電圧の大きさにより遅延量が変動する可変遅延素子と、
前記第２信号の活性化により前記第３信号を活性化し、前記可変遅延素子が出力する信号により前記第３信号を非活性化する論理回路と、を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第４信号生成部は、前記内部電圧を供給され、前記内部電圧に応じて第１の遅延量を生成する第１の不変遅延素子を含み、前記第１の不変遅延素子が出力する信号により前記第４信号を活性化することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２信号生成部は、前記内部電圧を供給され、前記内部電圧に応じて第２の遅延量を生成する第２の不変遅延素子を含み、前記第２の不変遅延素子が出力する信号により前記第２信号を活性化することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第３信号生成部における前記可変遅延素子の入力ノードは、前記第１信号を伝送する第１信号線または前記第２信号を伝送する第２信号線のいずれか一方に接続され、
前記第４信号生成部における前記第１の不変遅延素子の入力ノードは、前記第１信号線または前記第２信号線のいずれか一方に接続されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第３信号生成部における前記可変遅延素子の入力ノードは、前記第２信号を伝送する第２信号線に接続され、
前記第４信号生成部における前記第１の不変遅延素子の入力ノードも、前記第２信号線に接続され、
前記第２信号生成部における前記第２の不変遅延素子は、
前記内部電圧を供給され、前記内部電圧に応じて第３の遅延量を生成する第３の不変遅延素子と、
前記内部電圧を供給され、前記第３の不変遅延素子が出力する第１の信号を入力ノードに供給され、前記内部電圧に応じて第４の遅延量を生成する第４の不変遅延素子と、
前記第１の信号および前記第４の不変遅延素子が出力する第２の信号が、それぞれ第１および第２の入力ノードに供給され、前記第１および第２の信号のいずれか一方を前記第２の不変遅延素子の出力信号とする第１のセレクタと、を含むことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記メモリセルの情報を前記センスアンプおよびデータ出力回路を介して外部へ出力するための外部データ端子と、
メモリセルの情報を前記センスアンプにより増幅する一方、前記データ出力回路を介して前記外部データ端子には前記情報を出力させないリフレッシュコマンドに対応して、リフレッシュモード信号を生成し、前記リフレッシュモード信号により前記第１信号を生成するリフレッシュコマンド生成回路と、を備え、
前記第１のセレクタは、前記リフレッシュモード信号を供給され、前記リフレッシュコマンドに対応して前記第２の信号を選択することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第４信号生成部における前記第１の不変遅延素子は、
前記内部電圧を供給され、前記内部電圧に応じて一定の第５の遅延量を生成する第５の不変遅延素子と、
前記内部電圧を供給され、前記第５の不変遅延素子が出力する第３の信号を入力ノードに供給され、前記内部電圧に応じて一定の第６の遅延量を生成する第６の不変遅延素子と、
前記第３の信号および前記第６の不変遅延素子から出力される第４の信号が、第１および第２の入力ノードに供給され、前記第３および第４の信号のいずれか一方を前記第１の不変遅延素子が出力する信号とする第２のセレクタと、を含むことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２のセレクタには、前記リフレッシュモード信号が供給され、前記リフレッシュコマンドに対応して前記第３の信号を選択することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記リフレッシュコマンド生成回路は、更に、前記外部端子から供給されるセルフリフレッシュコマンドに対応して、セルフリフレッシュモード信号を生成し、所定の周期でリクエスト信号を生成するリフレッシュタイマーを含み、更に、前記リクエスト信号から前記第１信号を生成し、
前記第２のセレクタには、前記リフレッシュモード信号および前記セルフリフレッシュモード信号が供給され、前記リフレッシュコマンドのみに対応して前記第３の信号を選択し、前記セルフリフレッシュモード信号に対応して前記第４の信号を選択することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第３信号生成部における前記可変遅延素子の入力ノードは、前記第１信号を伝送する第１信号線または前記第２信号を伝送する第２信号線のいずれか一方に接続され、
前記第４信号生成部における前記第１の不変遅延素子の入力ノードは、前記第１信号線に接続され、
前記第２信号生成部における前記第２の不変遅延素子は、
前記内部電圧を供給され、前記内部電圧に応じて一定の第３の遅延量を生成する第３の不変遅延素子と、
前記内部電圧を供給され、前記第３の不変遅延素子が出力する第１の信号を入力ノードに供給され、前記内部電圧に応じて一定の第４の遅延量を生成する第４の不変遅延素子と、
前記第１の信号および前記第４の不変遅延素子が出力する第２の信号が、第１および第２の入力ノードに供給され、前記第１および第２の信号のいずれか一方を前記第２の不変遅延素子の出力信号とする第１のセレクタと、を含むことを特徴とする請求項５に記載の半導体装置。
【請求項１２】
前記メモリセルの情報を前記センスアンプおよびデータ出力回路を介して外部へ出力する外部データ端子と、
前記メモリセルの情報を前記センスアンプで増幅する一方、前記データ出力回路を介して前記外部データ端子へ出力させないリフレッシュコマンドに対応して、リフレッシュモード信号を生成するリフレッシュコマンド生成回路と、を備え、
前記第１のセレクタは、前記リフレッシュモード信号を供給され、前記リフレッシュコマンドに対応して前記第２の信号を選択し、前記第４信号生成部の前記第１の不変遅延素子の信号出力のタイミングは、前記第１のセレクタの信号出力のタイミングによらず一定であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
複数の前記ワード線および複数の前記ビット線にそれぞれ接続される複数の前記メモリセルと、
前記複数のビット線にそれぞれ接続される複数の前記センスアンプと、を含み、
前記アクセス制御回路は、前記複数のワード線および前記複数のセンスアンプを制御し、
前記リフレッシュコマンド生成回路は、前記リフレッシュコマンドに対応して、前記複数のワード線にそれぞれ対応する複数の前記第１信号を時系列に生成することを特徴とする請求項７に記載の半導体装置。
【請求項１４】
複数の前記ワード線および複数の前記ビット線にそれぞれ接続される複数の前記メモリセルと、
前記複数のビット線にそれぞれ接続される複数の前記センスアンプと、を含み、
前記アクセス制御回路は、前記複数のワード線および前記複数のセンスアンプを制御し、
前記リフレッシュコマンド生成回路は、前記リクエスト信号に対応して、前記複数のワード線に対応する複数の前記第１信号を時系列に生成することを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記複数のメモリセル、前記複数のワード線および前記複数のセンスアンプをそれぞれ有する複数のメモリバンクを備え、
前記アクセス制御回路は、前記複数のメモリバンクそれぞれに対応する前記複数のワード線および前記複数のセンスアンプを制御し、
前記リフレッシュコマンド生成回路は、前記リフレッシュコマンドおよび前記第１信号に対応して、前記複数のメモリバンクの複数のワード線を選択することを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記複数のメモリセル、前記複数のワード線および前記複数のセンスアンプを有する複数のメモリバンクを備え、
前記アクセス制御回路は、前記複数のメモリバンクにそれぞれ対応する前記複数のワード線および前記複数のセンスアンプを制御し、
前記リフレッシュコマンド生成回路は、前記リフレッシュコマンドおよび前記第１信号に対応して、前記複数のメモリバンクの複数のワード線を選択することを特徴とする請求項１４に記載の半導体装置。
【請求項１７】
ワード線の活性化を指示する第１信号を活性化するステップと、
前記第１信号に同期して、且つ、前記第１信号の活性化タイミングから第１の遅延時間だけ遅らせて、前記ワード線に関連するメモリセルの情報をセンシングするセンスアンプの活性化を指示する第２信号を活性化するステップと、
前記第１信号に同期して、且つ、前記第１信号の活性化タイミングから前記第１の遅延時間だけ遅らせて、前記センスアンプの高電位側の電源ノードへのオーバードライブ電圧の供給の開始を指示する第３信号を活性化するステップと、
前記第１信号に同期して、且つ、前記第１信号の活性化タイミングから第２の遅延時間だけ遅らせて、前記オーバードライブ電圧の供給の停止を指示する前記第３信号を非活性化するステップと、
前記第１信号に同期して、且つ、前記第１信号の活性化タイミングまたは前記第２信号の活性化タイミングから第３の遅延時間だけ遅らせて、前記ワード線の非活性化を指示する第４信号を活性化するステップと、を備え、
前記第３信号の活性化から非活性化を示す第１の期間は、半導体装置へ供給される外部電圧の大きさに依存し、
前記第１の遅延時間および前記第３の遅延時間は、前記外部電圧に依存しない内部電圧に依存する一方、前記外部電圧に対して非依存であり、前記第１の期間の変動に連動しないことを特徴とする半導体装置の制御方法。
【請求項１８】
前記第３の遅延時間は、前記センスアンプが増幅したデータを半導体装置の外部へ出力する通常アクセス動作および前記データを半導体装置の外部へ出力しないリフレッシュ動作ともに第１基本遅延量として設定されることを特徴とする請求項１７に記載の半導体装置の制御方法。
【請求項１９】
前記第１の遅延時間は、前記通常アクセス動作に際しては第２基本遅延量として設定され、前記リフレッシュ動作に際しては前記第２基本遅延量に第３基本遅延量を加えた遅延量として設定され、
前記第３の遅延時間は、前記通常アクセス動作に際しては前記第１基本遅延量として設定され、前記リフレッシュ動作に際しては前記第１基本遅延量から前記第３基本遅延量を減じた遅延量として設定されることを特徴とする請求項１８に記載の半導体装置の制御方法。
【請求項２０】
前記第１の遅延時間は、前記センスアンプが増幅したデータを半導体装置の外部へ出力する通常アクセス動作に際しては第４基本遅延量として設定され、前記データを半導体装置の外部へ出力しないリフレッシュ動作に際しては前記第４基本遅延量に第５基本遅延量を加えた遅延量として設定されることを特徴とする請求項１７に記載の半導体装置の制御方法。
【請求項２１】
前記第３の遅延時間は、前記通常アクセス動作に際しては第６基本遅延量として設定され、前記リフレッシュ動作に際しては前記第６基本遅延量から前記第５基本遅延量を減じた遅延量として設定されることを特徴とする請求項２０に記載の半導体装置の制御方法。
【請求項２２】
前記第４信号は、活性化された前記第１信号を非活性化するステップを含むことを特徴とする請求項１７から２１のいずれかに記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその制御方法に関し、特に、センスアンプを使ってデータの読み出しを行う半導体装置とその制御方法に関する。
【背景技術】
【０００２】
半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルに保持される電荷によりデータを記憶する。メモリセルは、ワード線とビット線の交差点に配置される。ＤＲＡＭにおけるデータ読み出しの流れは以下の通りである。まず、ワード線を活性化する。活性化されたワード線に接続されるメモリセルは、ビット線と電気的に接続される。メモリセルの電荷（データ）によってビット線の電位が微少変化する。次に、ビット線に接続されたセンスアンプを活性化すると、センスアンプは、ビット線の微少な電位変化を増幅する。その後、ビット線はカラムスイッチを介してデータ入出力回路に電気的に接続される。センスアンプによる増幅後の電位により、データ入出力回路はメモリセルの電荷の有無、すなわち、メモリセルが保持する１ビットのデータを認識する。その後、ワード線を非活性化する。以下、ワード線をいったん活性化したあと、そのワード線を非活性化し、別のワード線を新たに活性化するまでの時間のことを「単位時間」または「サイクルタイム」とよぶことにする。
【０００３】
通常、ＤＲＡＭの各種内部回路の多くは、外部から供給される外部電圧を降圧して安定化させた外部電圧よりも低い内部電圧により駆動される。内部電圧は、外部電圧の変動によらずほぼ一定である。特許文献１、２では、外部アクセスモードとリフレッシュモードとで、ワード線の活性化およびセンスアンプの活性化からワード線のリセットまでの時間を示すアクティブタイムアウトの時間を異ならせている。特許文献３は、ワード線およびセンスアンプそれぞれの活性化、非活性化についての信号生成回路において、オーバードライブ制御する方法について開示する。この信号生成回路は、内部電圧および外部電圧それぞれで動作する複数の回路を含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９６９７７号公報
【特許文献２】特開２０１０−１４６６７５号公報
【特許文献３】特開平１１−２９７６５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
単位時間を短くするためには、センスアンプのセンス感度を向上させ、微小電圧を所定値まで増幅するまでの時間を短縮する必要がある。そこで、センスアンプを活性化させるとき、一時的に内部電圧よりも高電圧の外部電圧をセンスアンプの高電位側へ供給することにより、センスアンプをオーバードライブし、センスアンプの感度を向上させている。その後、センスアンプの制御回路はオーバードライブを非活性化し、センスアンプのセンスノードを最終的にはほぼ内部電圧に到達させる。オーバードライブの期間（オーバードライブの終了時間）は、ビット線が所定電位に到達するまでの時間に大きく影響する。ビット線が内部電圧の９８％として設定される電位に到達したことを条件としてワード線を非活性化させるためのアクティブタイムアウト時間も、オーバードライブ終了時間に関連する。ワード線の非活性化タイミングは、通常、オーバードライブ時間を定義する制御回路により決定される。ここで、外部電圧は内部電圧よりも高電圧であるが内部電圧ほど安定しない。そこで、外部電圧が高いときには相対的にオーバードライブ期間を短くし、外部電圧が低いときには相対的にオーバードライブ期間を長くすれば、安定的なオーバードライブが可能となる。オーバードライブ期間を定義する制御回路には外部電圧が供給され、外部電圧の変動に対応した時間を示す信号を出力する。
【０００６】
ワード線の非活性化トリガは、オーバードライブ期間が基準となる。しかし、外部電圧の大きさによってオーバードライブ期間を可変とすると、単位時間（サイクルタイム）の長さの実力（半導体装置内部の単位時間の実勢値）が外部電圧の大きさに依存してしまうため、データアクセスのために確保しておくべき単位時間を見積もりづらくなってしまう。詳細には、単位時間は、半導体装置と半導体装置を制御するコントローラとの間で規定される。よって、特に外部電圧が低いとき、半導体内部の単位時間の実勢値が、規定値に対してマージン不足（マージナル）となる。この問題は、特に、半導体装置が外部からのリフレッシュコマンドに対応して、複数の「単位時間」が繰り返し設定されるときに顕著となる。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、ワード線およびビット線に接続するメモリセルと、ビット線に接続されたセンスアンプと、ワード線およびセンスアンプを制御するアクセス制御回路と、外部電源端子を介して外部から供給される高電位の外部電圧が供給され、外部電圧の変動によらず一定の内部電圧を生成する内部電圧生成回路と、を備え、アクセス制御回路は、内部電圧が供給され、ワード線の活性化及び非活性化を指示する第１信号を生成する第１信号生成部と、内部電圧が供給され、ワード線の活性化及び非活性化をそれぞれ基準として、センスアンプの活性化及び非活性化を指示する第２信号を生成する第２信号生成部と、外部電圧が供給され、ワード線の活性化またはセンスアンプの活性化を基準として、センスアンプの高電位側の電源ノードへのオーバードライブ電圧の供給の開始及び停止を指示する第３信号を生成する第３信号生成部と、内部電圧が供給され、ワード線の活性化またはセンスアンプの活性化を基準として、第１信号の非活性化を指示する第４信号を生成する第４信号生成部と、を含み、第３信号生成部においては、外部電圧の大きさに応じてオーバードライブ電圧の供給の開始から停止までを示す期間が決定され、第４信号生成部においては、外部電圧の大きさに依存せず、一定の内部電圧の大きさに応じて第４信号の活性化タイミングが決定される。
【０００８】
本発明にかかる半導体装置制御方法は、ワード線の活性化を指示する第１信号を活性化するステップと、第１信号の活性化タイミングから第１の遅延時間だけ遅らせて、ワード線に関連するメモリセルの情報をセンシングするセンスアンプの活性化を指示する第２信号を活性化するステップと、第１信号の活性化タイミングから第１の遅延時間だけ遅らせて、センスアンプの高電位側の電源ノードへのオーバードライブ電圧の供給の開始を指示する第３信号を活性化するステップと、第１信号の活性化タイミングから第２の遅延時間だけ遅らせて、オーバードライブ電圧の供給の停止を指示する第３信号を非活性化するステップと、第１信号の活性化タイミングまたは第２信号の活性化タイミングから第３の遅延時間だけ遅らせて、ワード線の非活性化を指示する第４信号を活性化するステップと、を備え、第３信号の活性化から非活性化を示す第１の期間は、半導体装置へ供給される外部電圧の大きさに依存し、第１の遅延時間及び第３の遅延時間は、外部電圧から生成され、外部電圧の大きさに依存しない内部電圧に依存し、よって外部電源電圧の大きさに対して非依存であり、第１の期間の変動に関連しない。
【発明の効果】
【０００９】
本発明によれば、半導体装置におけるワード線の活性化から非活性化を制御するアクティブタイムアウトに関連する単位時間は、外部電圧の値に依存しないので、単位時間が安定化しやすくなる。オーバードライブ期間は外部電圧に依存しても、単位時間は外部電圧に依存しないことが、外部コマンドから外部コマンドまでの期間に関する規格を満たす上で望ましい。
【図面の簡単な説明】
【００１０】
【図１】本発明の技術思想を説明するための模式図である。
【図２】半導体装置の機能ブロック図である。
【図３】リフレッシュアドレスカウンタの機能ブロック図である。
【図４】バンクと活性化されるワード線の関係を示す模式図である。
【図５】センス回路の周辺の回路図である。
【図６】比較例におけるロウコントロール回路の部分的な回路図である。
【図７】比較例におけるリフレッシュ時のタイミングチャートである。
【図８】本実施形態・第１例におけるロウコントロール回路の部分的な回路図である。
【図９】本実施形態・第１例におけるリフレッシュ時のタイミングチャートである。
【図１０】本実施形態・第２例におけるロウコントロール回路の部分的な回路図である。
【図１１】本実施形態・第２例におけるリフレッシュ時のタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。ただし、本願の請求内容はこれに限られず、本願の請求項に記載の内容であることはいうまでもない。
【００１２】
［コンセプト］
図１は、本発明の技術思想を説明するための模式図である。本発明の技術思想は、ワード線の非活性時間を定義する第４信号部２０８の信号生成を外部電圧ＶＤＤに関連しない信号生成部（第１、第２信号生成部２０２，２０４）が生成する信号を基準とする点にある。第３信号部２０６に外部電圧ＶＤＤを供給することによってセンスアンプＳＡの高電位側の電源ノードに内部電圧ＶＡＲＹ以上の外部電圧ＶＤＤを所定時間供給する。オーバードライブ期間を定義する第３信号部２０６の信号生成は、外部電圧ＶＤＤに依存する。図１では、特に、メモリセルＭＣとデータ入出力回路１２３の関係を模式的に示している。メモリセルアレイ１１０においては、複数のワード線ＷＬと複数のビット線ＢＬがそれぞれ交差しており、これらの交点に複数のメモリセルＭＣが配置される。図１では１本のワード線ＷＬと１本のビット線ＢＬの交点に配置された１個のメモリセルＭＣのみを図示している。半導体装置１００は、外部電源端子から外部電圧ＶＤＤを供給される。内部電圧生成回路３００は、内部電圧ＶＡＲＹと内部電圧ＶＩＮＴを出力する。内部電圧ＶＡＲＹと内部電圧ＶＩＮＴは、外部電圧ＶＤＤの変動に関わらず、一定値として出力される。内部電圧ＶＡＲＹは、センス回路１２１に供給され、メモリセルＭＣのハイ側の情報に対応する。内部電圧ＶＩＮＴは、第１信号部２０２、第２信号部２０４、第３信号部２０６および第４信号部２０８に供給される。外部電圧ＶＤＤは、第３信号部２０６にも供給される。
【００１３】
各メモリセルＭＣは、センス回路１２１を介してデータ入出力回路１２３と接続される。センス回路１２１は、複数のビット線ＢＬそれぞれに対応する複数のセンスアンプＳＡを含む。たとえば、いわゆるオープンビット線構造、フォールデッドビット線構造により、センスアンプＳＡは一対のビット線ＢＬごとに設けられる。センスアンプＳＡが活性化すると、一対のビット線ＢＬの電位差が増幅され、その後ビット線ＢＬを介してメモリセルＭＣとデータ入出力回路１２３が電気的に接続される。
【００１４】
アクセス制御回路２００は、ワード線ＷＬおよびセンスアンプＳＡの動作タイミングを制御する。アクセス制御回路２００は、第１信号部２０２、第２信号部２０４、第３信号部２０６および第４信号部２０８を含む。第１信号部２０２が外部のコントローラまたは半導体装置１００が含むリフレッシュタイマー５００から、メモリセルＭＣへのアクセス要求信号Ｒ１ＡＣＴを受信すると、メモリセルアレイ１１０へのアクセスが開始される。第１信号部２０２は、ワード線ＷＬの活性化・非活性化を制御するための第１信号Ｓ１を出力する。第２信号部２０４は、センスアンプＳＡの活性化・非活性化を制御するための第２信号Ｓ２を出力する。第３信号部２０６は、センスアンプＳＡの電源ノードにオーバードライブ電圧（外部電圧ＶＤＤ）を供給するか否かを示す第３信号Ｓ３を出力する。第４信号部２０８は、ワード線ＷＬの非活性化を制御するための第４信号Ｓ４を出力する。
【００１５】
アクセス要求に対応するデータアクセスの流れの概要は以下の通りである。まず、ワード線ＷＬが活性化され、メモリセルＭＣの電位によりビット線ＢＬの電位が変化する。次に、センスアンプＳＡを活性化する。また、センスアンプＳＡの初期におけるセンス感度向上およびセンス速度高速化のため、センスアンプＳＡにはオーバードライブ電圧が追加的・一時的に供給される。センスアンプＳＡは、ビット線ＢＬの電位差を増幅し、メモリセルＭＣへ増幅された電位をリストアする。メモリセルＭＣのデータを半導体装置１００の外部端子であるデータ入出力端子ＤＱへ出力するデータ入出力コマンドに対応して、データ入出力回路１２３はセンスアンプＳＡが増幅した電位差をメモリセルＭＣのデータとして認識し、データ入出力端子ＤＱへ出力する。その後、ワード線ＷＬは非活性化される。
【００１６】
本実施形態においては、第１信号部２０２が活性化する第１信号Ｓ１により、ワード線ＷＬが活性化される。詳細は後述するが、外部のコントローラからのアクセス要求である通常のメモリアクセス（以下、単に「通常アクセス」とよぶ）のときには別途供給されるロウアドレスにしたがって活性化すべきワード線ＷＬが複数のワード線ＷＬの中から選択され、リフレッシュタイマー５００からのアクセス要求であるリフレッシュのときには別途リフレッシュアドレス生成回路から供給されるリフレッシュアドレスにしたがって活性化すべきワード線ＷＬが選択される。第１信号Ｓ１の活性化（生成）から少し遅れて、第２信号部２０４は第２信号Ｓ２を活性化し、センスアンプＳＡを活性化させる。第２信号Ｓ２の活性化タイミング（生成タイミング）を第１信号Ｓ１の活性化タイミングより遅らせるのは、ワード線ＷＬが活性化した後、一対のビット線ＢＬに十分な電位差が生じるまでの時間を確保するためである。
【００１７】
第３信号部２０６は、第２信号Ｓ２の活性化とほぼ同時に第３信号Ｓ３を活性化させる。第３信号Ｓ３の活性化により、センスアンプＳＡの高電位側電源ノードには一時的にオーバードライブ電圧が供給される。本実施形態におけるオーバードライブ電圧は、内部電圧ＶＡＲＹよりも高い外部電圧ＶＤＤである。オーバードライブ時間は外部電圧ＶＤＤの大きさに依存する。オーバードライブ時間はランタイムにて決定され、第３信号部２０６は所定時間後に第３信号Ｓ３を非活性化する。
【００１８】
更に遅れて、第４信号部２０８は第４信号Ｓ４によりワード線ＷＬを非活性化させる第４信号Ｓ４を第１信号部２０２に出力する（詳細は後述）。第４信号Ｓ４の活性化タイミングは、センスアンプＳＡが駆動され、一対のビット線ＢＬの電位差が完全に増幅されるまでの時間を考慮して設定される。本実施形態における半導体装置１００においては、第４信号Ｓ４の活性化タイミングは、オーバードライブ時間の経過を契機として定められるのではなく、第２信号Ｓ２の活性化タイミングを基準として定められている。いいかえれば、第４信号Ｓ４の活性化タイミングが、オーバードライブ時間に影響されない構成となっている。第１信号部２０２は、第４信号Ｓ４の活性化に応答して、第１信号Ｓ１を非活性化させる。ワード線ＷＬは、第１信号Ｓ１の非活性化に対応して非活性化される。
【００１９】
第１信号Ｓ１が活性化されたあと、第２信号Ｓ２、第３信号Ｓ３が活性化され、最後に第４信号Ｓ４が活性化されるというシーケンスには変わりがないが、第３信号Ｓ３によるオーバードライブ時間（外部電圧ＶＤＤによって変化するオーバードライブのための時間）によって第４信号Ｓ４の活性化タイミングが前後（変動）しないように、第３信号Ｓ３の信号伝達経路と第４信号Ｓ４の信号伝達経路を分離している（詳細は後述）。この結果、外部電圧ＶＤＤが変動しても、第４信号Ｓ４の活性化タイミングを安定させることができるため、設計上確保しておくべき単位時間を安定的に見積もれる。
【００２０】
以下、半導体装置１００の具体的な構成および制御を実施形態に基づいて説明する。
【００２１】
［実施形態］
図２は、半導体装置１００の機能ブロック図である。本実施形態による半導体装置１００は、複数のメモリセルＭＣを含むメモリセルアレイ１１０を備える。図２においても、１本のワード線ＷＬと１本のビット線ＢＬの交点に配置された１個のメモリセルＭＣのみを図示している。半導体装置１００は、外部電源端子から外部電圧ＶＤＤを供給される。内部電圧生成回路３００は、外部電圧ＶＤＤから内部電圧ＶＡＲＹと内部電圧ＶＩＮＴを生成する。内部電圧ＶＡＲＹと内部電圧ＶＩＮＴは、外部電圧ＶＤＤの変動に関わらず、一定値として出力される。内部電圧ＶＡＲＹは、センス回路１２１へ供給され、メモリセルＭＣのハイ側の情報に対応する。内部電圧ＶＩＮＴは、ロウコントロール回路１３２に供給される。外部電圧ＶＤＤは、ロウコントロール回路１３２に供給される。
【００２２】
複数のワード線ＷＬからのワード線ＷＬの選択はロウデコーダ１２０により行われる。図１のアクセス制御回路２００は、実質的にはこのロウデコーダ１２０とロウコントロール回路１３２に対応する。ビット線ＢＬはそれぞれセンス回路１２１内の対応するセンスアンプＳＡに接続されており、カラムデコーダ１２２によって選択されたセンスアンプＳＡがデータ入出力回路１２３に接続される。データ入出力回路１２３はデータ入出力端子ＤＱに接続されており、リード動作時においてはメモリセルアレイ１１０から読み出されたリードデータをデータ入出力端子ＤＱを介して外部に出力し、ライト動作時においては外部からデータ入出力端子ＤＱに入力されたライトデータをメモリセルアレイ１１０に供給する。
【００２３】
ロウアドレスは、マルチプレクサ１３０を介してロウアドレスコントロール回路１３１からロウデコーダ１２０に供給される。ロウデコーダ１２０は、ロウコントロール回路１３２によって制御される。ロウアドレスコントロール回路１３１は、アドレス端子ＡＤＤを介してアドレス入力回路１３３に入力されたアドレス（外部アドレス）のうち、ロウアドレスが供給される回路である。
【００２４】
コマンド端子ＣＭＤを介してコマンド入力回路１４０に入力されたコマンドがアクティブコマンド（ＡＣＴコマンド）である場合、アクティブコマンド発生回路１４１はアクティブ命令ＩＡＣＴを活性化させ、これをロウコントロール回路１３２に供給する。アクティブ命令ＩＡＣＴは、図１のアクセス要求信号Ｒ１ＡＣＴに相当する。アクティブ命令ＩＡＣＴはマルチプレクサ１３０にも供給され、アクティブ命令ＩＡＣＴの活性化およびリフレッシュ命令ＩＲＥＦの非活性化時にはマルチプレクサ１３０は入力ノードａ１を選択する。これにより、外部からアクティブコマンドとロウアドレスが入力されると、ロウデコーダ１２０は外部から入力されたロウアドレスが示すワード線ＷＬを活性化させる。ワード線ＷＬが活性化されると、当該ワード線ＷＬにより選択される全てのメモリセルの情報が読み出され、センスアンプＳＡによって増幅される。
【００２５】
カラムアドレスは、カラムアドレスコントロール回路１３４からカラムデコーダ１２２に供給される。カラムデコーダ１２２は、カラムコントロール回路１３５によって制御される。カラムアドレスコントロール回路１３４は、アドレス端子ＡＤＤを介してアドレス入力回路１３３に入力されたアドレス（外部アドレス）のうち、カラムアドレスが供給される回路である。また、コマンド端子ＣＭＤを介してコマンド入力回路１４０に入力されたコマンドがカラムコマンド（リードコマンドまたはライトコマンド）である場合、カラムコマンド発生回路１４２はリード／ライト命令ＩＣＯＬを活性化させ、これをカラムコントロール回路１３５に供給する。これにより、外部からカラムコマンドとカラムアドレスが入力されると、カラムデコーダ１２２は外部から入力されたカラムアドレスが示すセンスアンプＳＡを選択する。その結果、リード動作時においては選択されたセンスアンプＳＡによって増幅されたリードデータがデータ入出力回路１２３に出力され、ライト動作時においてはデータ入出力回路１２３から供給されるライトデータによって、選択されたセンスアンプＳＡの情報が上書きされる。
【００２６】
コマンド端子ＣＭＤには、アクティブコマンドＡＣＴやカラムコマンドＲＥＡＤ，ＷＲＩＴＥのほか、オートリフレッシュコマンドＲＥＦ、セルフリフレッシュコマンドＳＲＥＦも供給される。リフレッシュコマンド発生回路１４３は、リフレッシュタイマー５００を含む。オートリフレッシュコマンドＲＥＦが発行されると、リフレッシュコマンド発生回路１４３はリフレッシュ命令ＩＲＥＦを活性化させる。セルフリフレッシュコマンドＳＲＥＦが発行されると、リフレッシュコマンド発生回路１４３はリフレッシュタイマー５００を活性化し、リフレッシュタイマー５００は所定時間ごとにリフレッシュ信号を出力する。リフレッシュコマンド発生回路１４３は、オートリフレッシュコマンドＲＥＦおよびリクエスト信号に対応して、複数回のリフレッシュ命令ＩＲＥＦを繰り返し活性化する。後述する図７においては、♯１〜♯Ｎのリフレッシュ命令ＩＲＥＦを活性化する。Ｎは任意の自然数である。リフレッシュ命令ＩＲＥＦが活性化すると、リフレッシュアドレスカウンタ１５０のカウント値が更新（インクリメントまたはデクリメント）され、カウント値であるリフレッシュアドレスＲＥＦＡがマルチプレクサ１３０に供給される。
【００２７】
リフレッシュ命令ＩＲＥＦはマルチプレクサ１３０にも供給される。アクティブ命令ＩＡＣＴの活性化およびリフレッシュ命令ＩＲＥＦの活性化時には、マルチプレクサ１３０は入力ノードｂ１を選択する。リフレッシュアドレスカウンタ１５０より出力されるリフレッシュアドレスＲＥＦＡがロウデコーダ１２０に供給され、リフレッシュアドレスＲＥＦＡが示すワード線ＷＬが活性化される。ワード線ＷＬが活性化されると、当該ワード線ＷＬにより選択される全てのメモリセルの情報が読み出され、センスアンプＳＡによって増幅されることから、これらメモリセルがリフレッシュされる。リフレッシュ命令ＩＲＥＦは、ロウコントロール回路１３２にも供給され、ロウデコーダ１２０を活性化する。リフレッシュ命令ＩＲＥＦは、アクティブコマンド発生回路１４１にも供給され、リフレッシュ命令ＩＲＥＦに対応してアクティブ命令ＩＡＣＴが活性化する。
【００２８】
図３は、リフレッシュアドレスカウンタ１５０の機能ブロック図である。リフレッシュアドレスカウンタ１５０は、下位カウンタ１０２と上位カウンタ１０４を含む。リフレッシュアドレスカウンタ１５０は、リフレッシュ命令ＩＲＥＦが入力されたとき、リフレッシュアドレスＲＥＦＡを生成する。詳細には、下位カウンタ１０２は、Ｎ個のリフレッシュ命令ＩＲＥＦに対応して１回カウントアップする。上位カウンタ１０４は、１回のリフレッシュ命令ＩＲＥＦに対応して１回カウントアップする。ワード線ＷＬを選択するリフレッシュアドレスＲＥＦＡは、上位アドレスＲＸ１＋下位アドレスＲＸ２として構成される。ここでは、説明を簡単にするため、ＲＸ１は２ビット、ＲＸ２は４ビットであるとして説明する。また、Ｎ＝４とし、４回のリフレッシュ命令ＩＲＥＦが時系列に発行されるとして説明する。
【００２９】
下位カウンタ１０２は、１回目のリフレッシュ命令ＩＲＥＦを受信すると、ＲＸ２＝００００にセットする。上位カウンタ１０４はＲＸ１＝００にセットする。この結果、リフレッシュアドレスカウンタ１５０は、リフレッシュアドレスＲＥＦＡ＝００００００（バイナリ表記）を発行する。その後、２回目のリフレッシュ命令ＩＲＥＦを受信すると、上位カウンタ１０４はＲＸ１＝０１にインクリメントし、リフレッシュアドレスカウンタ１５０はリフレッシュアドレスＲＥＦＡ＝０１００００を発行する。以後同様であり、Ｎ−１回のリフレッシュ命令ＩＲＥＦおよびＮ回のリフレッシュ命令ＩＲＥＦそれぞれに対応して、リフレッシュアドレスカウンタ１５０は１０００００、１１００００を順次発行する。ロウデコーダ１２０は、これらＮ種類のリフレッシュアドレスＲＥＦＡそれぞれおよびＮ回のアクティブ命令ＩＡＣＴに同期して連続的にＮ種類のワード線ＷＬを活性化させる。
【００３０】
下位カウンタ１０２は、５回目のリフレッシュ命令ＩＲＥＦを受信すると、ＲＸ２をインクリメントし、ＲＸ２＝０００１にセットする。上位カウンタ１０４は、５〜８回目のリフレッシュ命令ＩＲＥＦそれぞれに対応して、０００００１、０１０００１、１００００１、１１０００１という４種類のリフレッシュアドレスＲＥＦＡを連続発行する。９回目のリフレッシュ命令ＩＲＥＦ以後の下位カウンタ１０２および上位カウンタ１０４の動作も同様である。このように、リフレッシュ命令ＩＲＥＦが発行されるごとに、複数種類のワード線ＷＬがリフレッシュされる。
【００３１】
図４は、バンクＢＡと活性化されるワード線ＷＬの関係を示す模式図である。メモリセルアレイ１１０は、通常、複数のバンクＢＡを含む。通常アクセスの場合、外部から供給されたロウアドレスの一部によりアクセス先のバンクＢＡが指定される。図４の場合、バンクＢＡ２のワード線ＷＬＮが選択されている。
【００３２】
リフレッシュの場合、リフレッシュアドレスカウンタ５００から供給されたリフレッシュアドレスＲＥＦＡにより、複数のバンクＢＡそれぞれが有する複数のワード線ＷＬが連続的に選択される。リフレッシュアドレスＲＥＦＡはバンクＢＡは特定しないので、一単位時間においては、リフレッシュアドレスＲＥＦＡが示すワード線ＷＬ（ワード線ＷＬＲ１〜ＷＬＲ８）が同時選択される。いいかえれば、バンクアドレスは、Inhibit（don't care）である。したがって、一回のアクティブ命令ＩＡＣＴに対応して、すべてのバンクＢＡの該当ワード線ＷＬ（ワード線ＷＬＲ１〜ＷＬＲ８）が選択される。１回のリフレッシュコマンドＲＥＦに対して、Ｎ本のワード線ＷＬが選択される。Ｎ＝４のときには、全８バンクについて合計３２本のワード線ＷＬが活性化される。
【００３３】
図５は、センス回路１２１の周辺の回路図である。高位側電源線ＶＨ、低位側電源線ＶＬは、それぞれ高位側電位、低位側電位を供給する電源線である。低位側電源線ＶＬは接地電位に設定されてもよい。センスアンプＳＡの高電位側の電源ノードと低電位側の電源ノードは、高位側電源線ＶＨおよび低位側電源線ＶＬと高圧側スイッチＳＷＰ、低圧側スイッチＳＷＮを介して接続される。高位側電源線ＶＨおよび低位側電源線ＶＬの電位差がセンスアンプＳＡの駆動電圧となる。高圧側スイッチＳＷＰには、第２信号Ｓ２の反転信号が供給される。低圧側スイッチＳＷＮには、第２信号Ｓ２が供給される。なお、図５においては、センスアンプＳＡ、ビット線ＢＬおよびデータ入出力回路１２３の接続関係を簡素に表現している。たとえば、リード動作のときには、ビット線ＢＬがセンスアンプＳＡの入力ノードとなり、センスアンプＳＡの出力ノードがデータ入出力回路１２３の入力ノードとなる。ビット線ＢＬは、一対のビット線を示し、いわゆるオープンビット線構造やフォールデッドビット線構造を有する。ビット線ＢＬは単相でもよい。この場合、「０」、「１」にそれぞれ対応する２種類の電位の中間電位が閾値として利用される。
【００３４】
第１信号Ｓ１が活性化すると、ロウデコーダ１２０に含まれるワードドライバＷＤはワード線ＷＬを活性化する。これにより、メモリセルＭＣがビット線ＢＬと接続され、メモリセルＭＣの蓄積電荷によってビット線ＢＬの電位が微少変化する。この段階では、センスアンプＳＡは高位側電源線ＶＨや低位側電源線ＶＬと接続されていない。
【００３５】
ワード線ＷＬの活性化から少し遅れて、第２信号Ｓ２と第３信号Ｓ３が活性化する。これにより、ドライバスイッチＳＷＡ，ＳＷＤがオンとなり、高位側電源線ＶＨには内部電圧ＶＡＲＹよりも大きな外部電圧ＶＤＤ（オーバードライブ電圧）が供給される。内部電圧スイッチＳＷＡにより、高圧側電圧線ＶＨから内部電圧ＶＡＲＹのノードへの電荷の逆流が阻止される。内部電圧ＶＡＲＹよりも大きな外部電圧ＶＤＤ（オーバードライブ電圧）を高位側電源線ＶＨに追加供給することにより、センスアンプＳＡのセンス初期におけるセンス速度・感度を向上させている。更に遅れて第３信号Ｓ３が非活性化するため、高位側電源線ＶＨには、内部電圧ＶＡＲＹのみが供給される。
【００３６】
第３信号Ｓ３は、オーバードライブ時間が経過したあと非活性状態に戻り、外部電圧スイッチＳＷＤはオフとなる。オーバードライブ時間の長さは外部電圧ＶＤＤの大きさ（値）に依存する。充分に立ち上がったセンスアンプＳＡは、ビット線ＢＬの電位を増幅する。
【００３７】
ビット線ＢＬの電位が内部電圧ＶＡＲＹまで十分に増幅されるまでに要する時間を考慮して、第４信号Ｓ４が更に遅く活性化される。これにより、第１信号Ｓ１が非活性化され、ワード線ＷＬは第１信号Ｓ１の非活性化に対応して非活性化され、メモリセルＭＣの情報が「１」の場合にはほぼ内部電圧ＶＡＲＹにてリストアされる。「０」の場合には、低電位ＶＳＳがリストアされる。第４信号Ｓ４の活性化に連動して、第１信号Ｓ１が非活性化し、少し遅れて第２信号Ｓ２が非活性化し、最後に、第４信号Ｓ４が非活性化する。こうして、第１信号Ｓ１〜第４信号Ｓ４のすべての信号が非活性化状態に戻り、次回のアクセス要求信号Ｒ１ＡＣＴに対応可能な状態となる。
【００３８】
オーバードライブ時間は外部電圧ＶＤＤに依存するため、第３信号Ｓ３の非活性化タイミングは動作条件によって変化する。いいかえれば、設計段階では第３信号Ｓ３信号の非活性化タイミングを正確に見積もることができない。
【００３９】
以下、オーバードライブ時間が単位時間に影響する設計を比較例（図６、図７）として示し、その問題点を説明する。次に、単位時間からオーバードライブ時間の影響を分離する設計を本実施形態（第１例（図８、図９）、第２例（図１０、図１１））として説明する。
【００４０】
図６は、比較例におけるロウコントロール回路１３２の部分的な回路図である。ロウコントロール回路１３２は、第１信号部２０２、第２信号部２０４、第３信号部２０６および第４信号部２０８を含む。内部電圧ＶＩＮＴは、第１信号部２０２、第２信号部２０４、第３信号部２０６、第４信号部２０８の動作電圧となる。外部電圧ＶＤＤは、第３信号部２０６が含む遅延素子Ｄ３の動作電圧となる。第１信号部２０２は、セット端子Ｓとリセット端子Ｒを有する論理回路４００から信号を供給される。アクティブ命令ＩＡＣＴは、論理回路４００のセット端子Ｓに供給される。第４信号Ｓ４は、論理回路４００のリセット端子Ｒに供給される。第１信号部２０２は、アクセス要求信号ＩＡＣＴが活性化されると、論理回路４００およびバッファＢ１により第１信号Ｓ１を活性化させる。もちろん、第１信号Ｓ１の活性化タイミングはＶＤＤ非依存である。
【００４１】
第２信号部２０４は、第２遅延部１１２によりアクティブ命令ＩＡＣＴ（論理回路４００の出力信号）を遅延させる。アクティブ命令ＩＡＣＴはバッファＢ２により第２信号Ｓ２として活性化される。第２遅延部１１２は、遅延素子Ｄ１、遅延素子Ｄ２およびマルチプレクサＭ１を含む。遅延素子Ｄ１と遅延素子Ｄ２は、いずれも外部電圧ＶＤＤ非依存である。いいかえれば、第２遅延部１１２は外部電圧ＶＤＤによって遅延量が変化しない不変遅延素子である。このため、第２信号Ｓ２の活性化タイミングは外部電圧ＶＤＤ非依存となる。
【００４２】
マルチプレクサＭ１は、リフレッシュ命令ＩＲＥＦにより制御される。マルチプレクサＭ１は、リフレッシュのときに遅延素子Ｄ２を使用するが、通常アクセスのときには遅延素子Ｄ２を使用しない。遅延素子Ｄ１の遅延量を「ｔ１（第２基本遅延量）」、遅延素子Ｄ２の遅延量を「ｔｄ（第２追加遅延量）」とすると、通常アクセス時における第２信号Ｓ２の活性化タイミングは第１信号Ｓ１の活性化タイミングからｔ１だけ遅れる。一方、リフレッシュ時にはｔ１＋ｔｄだけ遅れる。リフレッシュ時には、通常アクセス時よりもワード線ＷＬの活性化に時間がかかるため、ｔｄ分だけ遅延量を加算することによりマージンを確保している。通常アクセス時に一回のアクティブ命令ＩＡＣＴにより活性化するワード線ＷＬの数をｎとすると、リフレッシュ時に一回のアクティブ命令ＩＡＣＴにより活性化するワード線ＷＬの数は最大８ｎ（図４参照）となる。リフレッシュ時に一回のアクティブ命令ＩＡＣＴにより活性化するワード線ＷＬは、同時に活性化される場合と、微小な時間差を設けて順次活性化される場合（スタガ活性）の場合とがある。
【００４３】
第３信号部２０６のＡＮＤ回路１１４は、第２信号Ｓ２が活性化したとき第３信号Ｓ３を活性化させる。これにより、オーバードライブが開始される。第２信号Ｓ２の信号線は、点Ａにおいて第２信号Ｓ２を伝送する第２信号線１１６と、第３信号Ｓ３を伝送する第３信号線１１８に分岐する。第３信号線１１８には、遅延素子Ｄ３が挿入される。遅延素子Ｄ３には外部電圧ＶＤＤが供給される。遅延素子Ｄ３は電圧レベルシフタ（図示せず）を含む。遅延素子Ｄ３は、外部電圧ＶＤＤの大きさによって遅延量が変化する可変遅延素子である。遅延素子Ｄ３の遅延量をｔ２とする。
【００４４】
分岐点Ａからハイレベル（活性状態）の第２信号Ｓ２が遅延素子Ｄ３を経由してＡＮＤ回路１１４に到達すると、第３信号Ｓ３は非活性化される。外部電圧ＶＤＤが大きいときには遅延量ｔ２は小さく、オーバードライブ時間も短くなる。一方、外部電圧ＶＤＤが小さいときには遅延素子Ｄ３の遅延量ｔ２は大きく、オーバードライブ時間は長くなる。オーバードライブ時間が完了した段階では、第１信号Ｓ１、第２信号Ｓ２は活性状態、第３信号Ｓ３、第４信号Ｓ４は非活性状態となっている。
【００４５】
第３信号線１１８は、点Ｂにおいて更に第４信号Ｓ４を伝送する第４信号線１５２に分岐する。可変型の遅延素子Ｄ３を通過したアクティブ命令ＩＡＣＴは、不変遅延素子である遅延素子Ｄ４を通過し、バッファＢ４により第４信号Ｓ４を活性化させる。遅延素子Ｄ４の遅延量をｔ３とする。図６に示す比較例の場合、第４信号Ｓ４が活性化されるタイミングは、アクティブ命令ＩＡＣＴ（第１信号Ｓ１）の活性化タイミングからｔ１＋ｔ２＋ｔ３、または、ｔ１＋ｔｄ＋ｔ２＋ｔ３分だけ遅くなる。ｔ２は外部電圧ＶＤＤに依存するため、外部電圧ＶＤＤの大きさによって第４信号Ｓ４の活性化タイミングが変化する設計となっている。
【００４６】
図７は、比較例におけるリフレッシュ時のタイミングチャートであり、＃Ｎ＝３に設定されているとして説明する。一回のリフレッシュコマンドＲＥＦに対応して、それぞれ異なる複数のワード線が順次選択され、全８バンク、合計２４本のワード線が活性される。一回のリフレッシュコマンドＲＥＦが発行されてから、一回のアクティブコマンドＡＣＴが発行されるまでの期間を示すｔＲＦＣについての規格が適用される。ｔＲＦＣ規格は、半導体装置１００とコントローラに関する規格である。＃Ｎ＝３の場合、全８バンクにおいて２４本のワード線ＷＬがｔＲＦＣ期間に活性される。一単位時間に８本のワード線ＷＬが活性される。単位時間は、ｔ１＋ｔｄ＋ｔ２＋ｔ３＋ｔ４で構成される。第１回目の単位時間における処理は、半導体装置１００が有する不図示の同期クロック生成回路が出力するクロックＣＬに同期して実行される。半導体装置１００は、一回のリフレッシュコマンドＲＥＦ（クロックＣＬ＝０）に対して、３回の内部リフレッシュ動作をクロックＣＬ＝０、４、８において実行する。第２回目と第３回目の内部リフレッシュ動作は、クロックＣＬ＝４、８に同期しているわけではない。ｔ４は、第４信号Ｓ４の活性から第４信号Ｓ４の非活性までの戻りの時間を意味する。ビット線ＢＬのプリチャージとイコライズもこの時間に含まれる。第４信号Ｓ４の非活性は、第２回目と第３回目の内部リフレッシュ動作に対応する第２回目と第３回目のリフレッシュ命令ＩＲＥＦの活性トリガである。まず、クロックＣＬ＝０においてアクティブ命令ＩＡＣＴが活性化され、第１信号Ｓ１が活性化し、ワード線ＷＬが活性化される。ここから、遅延素子Ｄ１、Ｄ２によりｔ１＋ｔｄだけ遅延して、第２信号Ｓ２が活性化され、高圧側スイッチＳＷＰ、低圧側スイッチＳＷＮがオンとなり、センスアンプＳＡが活性化される。同時に、第３信号Ｓ３も活性化される。遅延素子Ｄ３による遅延時間ｔ２の経過後、オーバードライブは終了する。
【００４７】
オーバードライブの終了から遅延時間ｔ３が経過すると、第４信号Ｓ４が活性化される。第４信号Ｓ４の活性化に連動して、ワード線ＷＬは非活性化され、第１信号Ｓ１は非活性化される。第１信号Ｓ１が非活性化すると、第２信号Ｓ２が非活性化され、最後に、第４信号Ｓ４も非活性化される。こうして、第１信号Ｓ１〜第４信号Ｓ４のすべてが非活性状態に戻る。図７の場合、クロックＣＬ＝４にて次のアクティブ命令ＩＡＣＴに対応している。したがって、ｔＲＦＣ期間における複数の単位時間は、クロックＣＬ＝０〜４、４〜８、８〜１２の時間である。ただし、第４信号Ｓ４の活性化タイミングは外部電圧ＶＤＤに依存するため、単位時間は変動する。外部電圧ＶＤＤの値が小さいとき単位時間は長くなるので、メモリセルＭＣのリフレッシュインターバルの時間を決定するリストアの電位を所定電位（内部電圧ＶＡＲＹの９８％）に維持しようとすると、長くなった単位時間はｔＲＦＣの期間に収まらないことが懸念（第１の懸念：ｔＲＦＣの期間と単位時間の関係）される。更に、ドライバスイッチＳＷＤ（図５）の電気的な導通を示すオンの時間が長いと、高位側電源線ＶＨ及びビット線のＨｉｇｈ側電位は内部電圧ＶＡＲＹよりも絶対値で高い電位となってしまう。また、メモリセルＭＣが破壊してしまう可能性がある。これを抑止するために、外部電圧ＶＤＤの値が小さい時と大きい時の両方の単位時間をｔＲＦＣの期間に収めた上で、遅延素子Ｄ３（ｔ２）を設計すると、遅延素子Ｄ３の時間（ｔ２）が不足し、リストア電位が不足する懸念（第２の懸念：単位時間とリストアの電位の関係）がある。これら第１、第２の懸念は、両者が、ワード線ＷＬの非活性化を決める第４信号Ｓ４の活性化タイミングを、分岐点Ｂ（図６）を基準として生成しているからである。図７においてはｔＲＦＣの規格に対応したタイミングチャートであるが、これらの懸念は、外部から供給された一回のアクティブコマンドＡＣＴから次のアクティブコマンドＡＣＴまでの期間を示すｔＲＣの規格においても同様である。
【００４８】
１回のリフレッシュコマンドＲＥＦに対してｎ回のリフレッシュ命令ＩＲＥＦが生成される。また、リフレッシュタイマー５００からの一回のリクエスト信号に対してｎ回のリフレッシュ命令ＩＲＥＦが生成される。図３に関連して説明したように、ｎ回のリフレッシュ命令ＩＲＥＦに対してはｎ回のリフレッシュアドレスＲＥＦＡが生成される。ｎ回のリフレッシュ命令ＩＲＥＦに対してｎ回のアクティブ命令ＩＡＣＴが生成される。
【００４９】
図８は、本実施形態・第１例におけるロウコントロール回路１３２の部分的な回路図である。「単位時間」は、「オーバードライブ期間」を考慮することなく、「ｔＲＦＣ」と「ｔＲＣ」を満足させるように内部電圧ＶＩＮＴを基準に設定される。「オーバードライブ期間」は、外部電圧ＶＤＤに依存する。「オーバードライブ期間」は、「単位時間」を考慮することなく、「ビット線のＨｉｇｈ側電位を内部電圧ＶＡＲＹ以上にさせない」ように設定される。単位時間を外部電圧ＶＤＤに依存させないことによって、第１および第２の懸念をクリアしている。本実施形態・第１例（図８）は、比較例（図６）と異なり、点Ａにおいて第２信号線１１６、第３信号線１１８、第４信号線１５２に３分岐している。それ以外は、比較例（図６）と同じである。外部電圧ＶＤＤ依存の可変遅延素子Ｄ３の出力は、第３信号線１１８のみに供給される。第４信号Ｓ４は、アクティブ命令ＩＡＣＴが論理回路４００、第２遅延部１１２、遅延素子Ｄ５および遅延素子Ｄ４を経由することにより活性化される。第２遅延部１１２、遅延素子Ｄ５および遅延素子Ｄ４はいずれも外部電圧ＶＤＤ非依存であるため、第４信号Ｓ４の活性化（生成）タイミングは、外部電圧ＶＤＤ非依存となる。すなわち、比較例（図６）と異なり第３信号線１１８と第４信号線１５２を分離することにより、遅延素子Ｄ３は、第３信号Ｓ３の非活性化タイミングのみに影響を及ぼす構成としている。
【００５０】
第２遅延部１１２による遅延時間をｔ１またはｔ１＋ｔｄ（第２の遅延時間）とすると、第２信号Ｓ２や第３信号Ｓ３は、アクティブ命令ＩＡＣＴよりもｔ１またはｔ１＋ｔｄだけ遅れて活性化される。遅延素子Ｄ４と遅延素子Ｄ５による遅延時間をｔ３（第４の遅延時間）とすると、第４信号Ｓ４は、第２信号Ｓ２の活性化タイミングよりもｔ３だけ遅れて活性化される。ただし、本実施形態において、ｔ３は外部電圧ＶＤＤ非依存である。
【００５１】
リフレッシュの場合、第２信号Ｓ２は、第１信号Ｓ１の活性化タイミングよりもｔ１（第２基本遅延量）＋ｔｄ（第２追加遅延量）だけ遅れて生成される。通常アクセス時は、第２信号Ｓ２は第１信号Ｓ１よりもｔ１（第２基本遅延量）だけ遅れて生成される。
【００５２】
図９は、本実施形態・第１例におけるリフレッシュ時のタイミングチャートである。第１信号Ｓ１が活性化し、第２信号Ｓ２、第３信号Ｓ３が活性化し、オーバードライブ時間が完了するまでの流れは、比較例（図７）と同じである。
【００５３】
本実施形態・第１例の場合、第４信号Ｓ４の終了タイミングはオーバードライブ時間の終了タイミングを基準として決定されるのではなく、そもそものアクセス要求信号Ｒ１ＡＣＴの入力タイミングを基準として決定される。図９の場合、第４信号Ｓ４はクロックＣＬ＝２において活性化されているが、このタイミングは外部電圧ＶＤＤ非依存であるため安定的である。第４信号Ｓ４が活性化したあとの流れは、比較例と同じである。
【００５４】
この結果、リフレッシュの単位時間は、オーバードライブ時間の長短に直接的に依存しなくなるため、設計段階において確保しておくべき単位時間を安定的に見積もりやすくなる。通常アクセスの単位時間についても同様である。遅延素子Ｄ５の入力ノードを、点Ａではなく、アクティブ命令ＩＡＣＴとしてもよい（本実施形態・第３例（不図示））。この場合の遅延素子Ｄ５の遅延時間の設定は、第１例（図８）が有する遅延素子Ｄ５の遅延時間の設定よりも長くなる。しかし、本実施形態・第３例は、後述する本実施形態・第２例（図１０）と実質的に同じ作用を有する。
【００５５】
図１０は、本実施形態・第２例におけるロウコントロール回路１３２の部分的な回路図である。第１例（図８）との違いは、遅延素子Ｄ４が、第４遅延部１５４に置換されていることである。リフレッシュ時に遅延素子Ｄ２によって増加させた時間（第２追加遅延量ｔｄ）を、遅延素子Ｄ６によってキャンセルすることにより、リフレッシュ時の単位時間と通常アクセス時の単位時間を一致させている。リフレッシュ時においては、Ｎ回のリフレッシュを実行しているので、センスアンプＳＡの活性化からワード線ＷＬのリセットまでの時間（Ｄ５＋Ｄ４）が、通常アクセス時の時間（Ｄ５＋Ｄ４＋Ｄ６）よりも短縮されている。リフレッシュ時のリストア電位は通常アクセス時のリストア電位よりも少し低くなるが、Ｎ回のリフレッシュによってリフレッシュのインターバルがリフレッシュコマンドＲＥＦのインターバルよりも短くなるので問題にはならない。内部電圧ＶＩＮＴは、第４遅延部１５４の動作電圧として供給される。第４遅延部１５４は、遅延素子Ｄ４、遅延素子Ｄ５およびマルチプレクサＭ２を含む。遅延素子Ｄ４と遅延素子Ｄ６は、いずれも外部電圧ＶＤＤ非依存である。いいかえれば、第４遅延部１５４は外部電圧ＶＤＤに依存しない不変遅延素子である。マルチプレクサＭ１、Ｍ２は、リフレッシュ命令ＩＲＥＦによって制御される。マルチプレクサＭ２は、通常アクセスのときに遅延素子Ｄ６を使用するが、リフレッシュのときには使用しない。遅延素子Ｄ４の遅延量を「第４基本遅延量」、遅延素子Ｄ６の遅延量を「第４追加遅延量」とする。リフレッシュ命令ＩＲＥＦに加えて、セルフリフレッシュコマンドＳＲＥＦまたはリフレッシュタイマー５００が出力するリクエスト信号によりマルチプレクサＭ２を制御してもよい。マルチプレクサＭ２は、通常アクセス時に加えてセルフリフレッシュ時においても遅延素子Ｄ４＋遅延素子Ｄ５の遅延ルートを選択する。いいかえれば、マルチプレクサＭ２は、リフレッシュコマンドＲＥＦが供給されたときのみ遅延素子Ｄ４のみの遅延ルートを選択する。これにより、ｔＲＦＣ規格が適用されないセルフリフレッシュ時においても、リストア電位を最大限（内部電圧ＶＡＲＹの１００％）に高めることができる。
【００５６】
まとめると、通常アクセス時においては、第４信号Ｓ４は、遅延素子Ｄ１、Ｄ５、Ｄ４およびＤ６により遅延され、リフレッシュ時においてはＤ１、Ｄ２、Ｄ５およびＤ４により遅延される。ここで、遅延素子Ｄ２の遅延量（第２追加遅延量）と遅延素子Ｄ６の遅延量（第４追加遅延量）が等しくなるように設定しておけば、第４信号Ｓ４の活性化タイミングはリフレッシュと通常アクセスかに関わらず一定となる。この結果、他の回路のタイミング設計がいっそう容易となる。
【００５７】
図１１は、本実施形態・第２例におけるリフレッシュ時のタイミングチャートである。基本的な流れは第１例（図９）と同じである。ただし、リフレッシュ時か通常アクセス時かに関わらず、第４信号Ｓ４が活性化されるタイミングは同一となる点が異なる。
【００５８】
以上、半導体装置１００について実施形態に基づいて説明した。本実施形態によれば、単位時間の長さが外部電圧ＶＤＤの変動によって影響されなくなるため、データアクセスに要する時間を設計段階で確実に見積もりやすくなる。更に、リフレッシュか通常アクセスかによって単位時間が可変となるのを防ぐこともできる。
【００５９】
図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【００６０】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用できる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用できる。
【００６１】
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【００６２】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００６３】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ・選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは勿論である。
【符号の説明】
【００６４】
１００  半導体装置、１０２  下位カウンタ、１０４  上位カウンタ、１１０  メモリセルアレイ、１１２  第２遅延部、１１４  ＡＮＤ回路、１１６  第２信号線、１１８  第３信号線、１２０  ロウデコーダ、１２１  センス回路、１２２  カラムデコーダ、１２３  データ入出力回路、１３０  マルチプレクサ、１３１  ロウアドレスコントロール回路、１３２  ロウコントロール回路、１３３  アドレス入力回路、１３４  カラムアドレスコントロール回路、１３５  カラムコントロール回路、１４０  コマンド入力回路、１４１  アクティブコマンド発生回路、１４２  カラムコマンド発生回路、１４３  リフレッシュコマンド発生回路、１５０  リフレッシュアドレスカウンタ、１５２  第４信号線、１５４  第４遅延部、２００  アクセス制御回路、２０２  第１信号部、２０４  第２信号部、２０６  第３信号部、２０８  第４信号部、ＷＬ  ワード線、ＢＬ  ビット線、ＤＱ  データ入出力端子、ＡＤＤ  アドレス端子、ＣＭＤ  コマンド端子、ＳＡ  センスアンプ、ＭＣ  メモリセル、ＢＡ  バンク、Ｓ１  第１信号、Ｓ２  第２信号、Ｓ３  第３信号、Ｓ４  第４信号、３００  内部電圧生成回路、４００  論理回路、５００  リフレッシュタイマー。
【図１】
0005710947.tif 000002
【図２】
0005710947.tif 000003
【図３】
0005710947.tif 000004
【図４】
0005710947.tif 000005
【図５】
0005710947.tif 000006
【図６】
0005710947.tif 000007
【図７】
0005710947.tif 000008
【図８】
0005710947.tif 000009
【図９】
0005710947.tif 000010
【図１０】
0005710947.tif 000011
【図１１】
0005710947.tif 000012