(57)【特許請求の範囲】
【請求項１】
ピクセル・センサの配列であり、各々のピクセル・センサは、光検出器、電荷変換回路、及びゲート・トランジスタを含み、前記電荷変換回路は、前記光検出器における電荷の関数である電圧信号を生成し、且つ前記ゲート・トランジスタは、 第１の信号に応じて前記電圧信号をビット・ラインへ接続するピクセル・センサの配列と、
前記ビット・ラインへ接続された二重利得信号デジタル化回路であり、この二重利得信号デジタル化回路は、二つのアナログ−デジタル変換器を含み、これは前記ビット・ライン上の各々の電圧信号を複数の出力デジタル値へ変換し、その各々の出力デジタル値は、デジタル化雑音の異なるレベルを有し、前記複数の出力デジタル値の一つは、出力選択信号に応じて出力のために選択される二重利得信号デジタル化回路と、
前記電圧信号に基づいて前記出力選択信号を生成するデジタル化コントローラと、
外部制御信号に応じて信号レベルを与え、何れか一つの前記出力デジタル値が出力であるかを決定することにより、一つのアナログ−デジタル変換器から他のアナログ−デジタル変換器へ出力が切り替わるときの光強度値をユーザーが判断することを可能にする配列コントローラとを備える装置。
【請求項２】
請求項１の装置において、前記ピクセル・センサは、散弾雑音レベルにより特徴付けられると共に、前記デジタル化コントローラは、前記選択された出力デジタル値にお けるデジタル化雑音の前記レベルが、前記電圧信号を生成する前記ピクセル・センサにおける前記散弾雑音レベルよりも小さくなるように、前記出力デジタル値を選択する装置。
【請求項３】
請求項２の装置において、前記選択された出力デジタル値におけるデジタル化雑音の前記レベルが、前記電圧信号を生成した前記ピクセル・センサにおける前記散弾雑音レベルの０．２５未満である装置。
【請求項４】
請求項１の装置において、前記二重利得信号デジタル化回路は、前記ビット・ラインへ接続されて、それぞれ第１と第２のアナログ出力信号を生成する第１と第２の増幅器を含み、
前記二つのアナログ−デジタル変換器は、第１と第２の増幅器の第１と第２のアナログ出力信号をそれぞれ第１と第２のデジタル値へ変換する第１と第２のアナログ−デジタル変換器であり、
前記二重利得信号デジタル化回路は、前記出力選択信号に応じて、第１と第２のアナログ−デジタル変換器のうちの一方を一つの出力ラインへ接続させるスイッチを更に含む装置。
【請求項５】
請求項１の装置において、較正電圧を生成する較正源と、
該較正源を較正信号に応じて前記二重利得信号デジタル化回路に結合するスイッチとを更に備える装置。
【請求項６】
請求項５の装置において，前記較正源が、前記較正信号に応じて、前記ビット・ラインへ接続される装置。
【請求項７】
請求項１の装置において、ピクセル・センサの前記配列が、ピクセル・センサの複数の行及び列を含み、所定の列における各々のピクセル・センサは、第１の信号がそのピクセル・センサに加えられたとき、その所定の列に対応するビット・ラインへ接続されると共に、前記ビット・ラインの各々について複数の前記二重利得信号デジタル化回路のうちの一つが存在する装置。
【請求項８】
請求項１の装置において、各々のピクセル・センサが散弾雑音レベルにより特徴付けられると共に、前記デジタル化コントローラは、前記出力デジタル値を選択し、この選択は、前記選択された出力デジタル値におけるデジタル化雑音の前記レベルが、前記電圧信号を生成した前記ピクセル・センサにおける前記散弾雑音レベルに対して、前記装置に対する入力信号により特定された関係を有するようになされる装置。
【請求項９】
ピクセル・センサの配列を備えるイメージング配列を操作する方法であり、その各々のピクセル・センサは、光検出器と、電荷変換回路と、ゲート・トランジスタとを含み、前記電荷変換回路は、前記光検出器における電荷の関数である電圧信号を生成すると共に、前記ゲート・トランジスタは、第１の信号に応じて、前記電圧信号をビット・ラインへ接続し、前記方法は、
前記電圧信号のうちの一つを前記ビット・ラインへ接続し、
前記ビット・ライン上の各々の電圧信号について複数のデジタル出力値を生成し、その各々のデジタル出力値は、他の複数の前記デジタル出力値からのものとは異なるデジタル化雑音のレベルを有し、
前記電圧信号に基づいて、前記イメージング配列からの出力のために複数の前記デジタル出力値のうちの一つを選択し、
外部制御信号に応じて信号レベルを供給し、何れの値が出力であるかを決定することにより、一つのアナログ−デジタル変換器から他のアナログ−デジタル変換器へ出力が切り替わるときの光強度値をユーザーが判断することを可能にすることを含む方法。
【請求項１０】
請求項９の方法において、各々のピクセル・センサは散弾雑音レベルにより特徴付けられると共に、複数の前記デジタル出力値のうちの前記一つが選択され、この選択は、前記選択されたデジタル出力値におけるデジタル化雑音の前記レベルが、前記電圧信号を生成した前記ピクセル・センサにおける前記散弾雑音レベルよりも小さくなるようになされる方法。
【請求項１１】
請求項１０の方法において、前記選択されたデジタル出力値におけるデジタル化雑音の前記レベルが、前記電圧信号を生成した前記ピクセル・センサにおける前記散弾雑音レベルの０．２５未満である方法。
【請求項１２】
請求項９の方法において、各々のピクセル・センサが散弾雑音レベルにより特徴付けられると共に、複数の前記デジタル出力値の前記一つを選択し、この選択は、 前記選択されたデジタル出力値におけるデジタル化雑音の前記レベルが、前記電圧信号を生成した前記ピクセル・センサにおける前記散弾雑音レベルに対して、 前記イメージング配列に対する入力信号により特定された関係を有するようになされる方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
発明の背景
本発明をより容易に理解するための前置きとしては、イメージを記録するためにデジタル写真に使われるような微光イメージング配列があげられよう。その説明のために、イメージとは、二次元面上の各々のピクセルにおいて露出時間中に受光された光の量を表すデジタル値の二次元配列と定義する。各々のピクセルとは、その表面上の小さな矩形領域であると仮定する。デジタル写真において、イメージは各々のピクセルがピクセル領域の若干の部分に衝突する光の量を計る光検出器を含むイメージング配列によって記録される。高いダイナミックレンジを持つイメージ配列は、科学的調査写真撮影を含めて多くの用途のために必要とされている。イメージング配列のダイナミックレンジは、雑音より高い最小信号に対するピクセルについての最大信号の比率となるように定められる。
【０００２】
現在用いられているイメージング配列の一種類は、一般にＣＭＯＳ配列と称されるものであり、これは「相補型金属酸化物-半導体」又はＣＭＯＳ処理により製造されている。配列における各々のピクセルは、光検出器、例えばフォトダイオード又はフォトゲート、及び読み出し回路を含む。読み出し回路は、光検出器により集められた電荷を電圧信号へ変換し、この信号は、配列の多数のピクセルにより共有されたビット・ライン上へ送信される。この電荷変換回路は、一般的には一つのトランジスタからなるソース・フォロアーであるが、より複雑な電荷変換回路を有するイメージング配列も知られている。読み出しの間、所定のビット・ライン上の各々のピクセルは、そのビット・ラインへ選択的に接続されて、そのビット・ライン上の信号はアナログ−デジタル変換器（これは、その有効利得を設定する増幅器を含んでもよい）によりデジタル化される。
【０００３】
アナログ‐デジタル変換器により各ピクセルから記録されたデジタル値には二つの雑音源がある。第１の雑音源は、フォトダイオード及びアナログ読み出し回路のセンサー雑音であり、第２の雑音源はＡＤＣの有限段階から生じる。センサー雑音は光検出器からの散弾雑音、並びに読み出し電子機器からの熱及び１／ｆ雑音を合わせたものである。散弾雑音は、一般的に１０個の光子よりも上の信号レベルについてのセンサー雑音を占める。ＡＤＣの出力は、デジタル値の最下位ビットに対応する電圧差の半分の不確実性を伴う。この不確実性は、以下の説明において「量子化雑音」と称する。
【０００４】
ＣＭＯＳイメージング技術の最近の進歩は、僅か二つの光子から生成された信号に対応する極端に低いセンサー雑音レベルを有するイメージ・センサをもたらした。このような微光レベルにおける低雑音ピクセルを有する配列の利点を生かすためには、低量子化雑音及び高利得を有するデジタル化回路を利用せねばならない。このようなデジタル化回路を、高い光強度を有するピクセルからの信号を変換するのに用いるとすれば、その出力電圧は、従来の低コストＣＭＯＳで処理するには高すぎる。他方、高強度ピクセルからのアナログ信号を処理する際に、デジタル化回路における増幅器利得をＣＭＯＳ回路の範囲内の信号に保つために低い値に設定するとすれば、量子化雑音が低レベル信号を覆い隠してしまう。
【０００５】
発明の概要
本発明は、イメージ・センサ及びこれを使用する方法を含む。イメージ・センサは、多数のピクセル・センサの配列と、信号デジタル化回路と、デジタル化コントローラとを含む。ピクセル・センサの配列は、複数のピクセル・センサを含む。各々のピクセル・センサは、光検出器と、電荷変換回路と、ゲート・トランジスタとを含む。電荷変換回路は光検出器における電荷の関数である電圧信号を生成し、ゲート・トランジスタは、第１の信号に応答して電圧信号をビット・ラインへ結合させる。信号デジタル化回路はビット・ラインへ接続されており、電圧信号を複数の出力デジタル値に変換する。各々の出力デジタル値は、デジタル化雑音の異なるレベルを有する。出力デジタル値のうちの一つは、デジタル化コントローラにより生成された出力選択信号に応じて、出力として選択される。発明の一つの局面では、各々のピクセル・センサは散弾雑音レベルにより特徴付けられ、デジタル化コントローラは、出力デジタル値を選択し、その選択は、この出力デジタル値のデジタル化雑音のレベルが、電圧信号を生成したピクセル・センサにおける散弾雑音レベルと特定の関係を持つようになされる。
【図面の簡単な説明】
【０００６】
【図１】図１は従来技術のＣＭＯＳイメージ・センサのブロック図である。
【図２】図２は本発明に利用することができるピクセルの一実施例の概略図である。
【図３】図３は本発明によるイメージング配列の一実施例を示す図である。
【図４】図４は二重利得デジタル化回路４８へのピクセル信号入力の関数として出力信号雑音源を示す図である。
【図５】図５は本発明による二重利得デジタル化回路の他の実施例を示す図である。
【図６】図６は較正源がビット・ラインに接続された本発明の一実施例を示す図である。
【本発明の好ましい実施例の詳細な説明】
【０００７】
本発明がその利点を与える方式は、従来技術のＣＭＯＳイメージ・センサのブロック図を示す図１を参照すればより容易に理解される。ＣＭＯＳイメージ・センサ２０はピクセル素子２１の二次元配列を含み、これはイメージ測定のために活性領域を規定する。記録されるべきイメージはピクセルの配列へ投射されて、各々のピクセルは、有限露出時間の間、イメージの小さな領域上に光強度を記録する。センサ２０は列デコーダー２５及び行デコーダー２４などの周辺回路をも含み、それらはそれぞれ個々のピクセル素子を読み出すために用いられる。
【０００８】
生成されたイメージからの光は、結果的に、フォトダイオード２６内の各々のピクセルの内側に蓄積された電荷を生成する。一定の集積時間以後、ピクセル電荷信号は配列から読み出されて、最終的にはデジタル画像を形成するためにデジタル化される。ピクセル配列の読み出しは、行及び列デコーダーにより促進される。行デコーダーは、予め定められた信号を行選択ライン２２に加えることにより、各回毎に一度にピクセルの一行を選択する。その行の各々のピクセルの出力は、そのピクセルが位置しているピクセルの列により共有される対応ビット・ライン２３へ接続される。各ビット・ラインは、デジタル化回路２８で終端しており、このデジタル化回路２８は、イメージ露出の間、対応するピクセルに蓄積された電荷の大きさを表すデジタル出力信号を生成する。典型的には、列デコ−ダは、一回に一つずつピクセルの選択された列についてのデータが読み出されるまで、デジタル化回路の出力をアウト・プット・ラインに接続す。この処理は配列の次の行について繰り返され、以下同様である。
【０００９】
各ピクセル素子はフォトダイオード２６及び処理回路２７を含み、その処理回路はフォトダイオードに蓄積された電荷を、ピクセルが読み出されるときにビット・ラインへ接続される。この処理回路の特性は特定のイメージ・センサ設計に依存する。図２は、本発明において利用することができるピクセルの一実施例の概略図面である。ピクセル３１は四つのトランジスタ３２−３５と、ピンで留められたフォトダイオード３８とを含む。トランジスタ３３は、露出の開始に先立ってフォトダイオード３８に蓄積された電荷を除去するために用いられるリセットトランジタである。その際、ノード３９をフォダイオードのカソードのポテンシャルよりも上のポテンシャルにより保持させつつ、トランジスタ３２を導電状態にする。フォトダイオードがリセットされた後、トランジスタ３２及び３３は不導電状態におかれる。
【００１０】
フォトダイオードが光に晒された後、トランジスタ３２は導電状態におかれる。ノード３９は、ノード３９が絶縁される前にＶｄｄにリセットするので、フォトダイオード３８に蓄積された電荷はノード３９へ移動して、キャパシタ３０に蓄積される。電荷が移動した後に、キャパシタ３０の電圧は、その移動した電荷の量とキャパシタ３０の静電容量とにより定まる。そのため、キャパシタ３０は電荷対電圧変換器としての働きをする。変換比率を最大にするためには、キャパシタ３０の静電容量は通常はできる限り低く設定される。即ち、キャパシタ３０は実際にはノード３９における寄生静電容量である。次いでノード３９の電圧は、行ライン３６が起動して且つソース・フォロワー３４がビット・ライン３７へ接続された際に、ソースフォロアー３４を介して読み出される。
【００１１】
上述したように、任意の所定のフォトダイオードにおける電荷を表すデジタル信号は、二つの雑音源を被る。第１の雑音源はセンサー雑音と称されて、各々のピクセルにおけるフォトダイオードと処理回路との特性により定まる。一般に、この雑音源の出力は、露出の間、フォトダイオードに蓄積された電荷に対して線形に増加する。ピクセル設計の進歩は、微光レベルに関連したセンサー雑音を、露出の終端でフォトダイオードに蓄積された電荷における幾つかの電子の誤差とセンサー雑音とが等しい点まで低減させた。
【００１２】
エラーの第２の源は、アナログ信号をビット・ライン上でデジタル値へ変換する際のエラーである。この説明の目的のために、アナログ‐デジタル変換器とは、最小電圧と最大電圧の間のアナログ信号を０とＮ−１との間のデジタル値へ変換する回路であると定義する。便宜的に、最小電圧を０と仮定し、最大電圧はＶｍａｘとする。全ての即ち０と２Ｖｍａｘ／Ｎとの間の全ての入力電圧は、デジタル値０へ変換され，Ｖｍａｘ／Ｎと２Ｖｍａｘ／Ｎとの間の入力電圧は、デジタル値１に変換され、以下、同様である。従って、任意の所定の出力デジタル値によって表される信号の値は、±Ｖｍａｘ／（２Ｎ）もの誤差があり得る。この誤差は、以下の説明においては、デジタル化誤差若しくはデジタル化雑音と称する。デジタル化雑音は、アナログ‐デジタル変換器により与えられるステップの数に依存する。従って、デジタル化雑音は、原則として、Ｎを増加することにより低下することになる。しかしながら、Ｎの大きさに対する実際的な限界が存在する。
【００１３】
図１を再度参照する。先行技術では、デジタル化回路２８の利得は、期待される入力信号の全範囲に適合する固定値へ設定される。最高入力信号は、ＶｍＡｘに相当する。従って、任意の所定のＮについて、画像処理システムは、ピクセルからの電圧とは独立に、ＶｍＡｘ／（２Ｎ）のデジタル化雑音を有する。非常に低い信号レベルにおいては、このデジタル化雑音は主要な雑音源であり、イメージング配列のダイナミックレンジを制限する。原理的に、Ｎの値は、デジタル雑音を微光レベルにおける許容値へ低減するように、増大することができる。しかしながら、多くの状況下では、より高いＮによるアナログ‐デジタル変換器を用いてデジタル化雑音を減らすことは、コスト或いはその他の考慮すべき事項により実際的ではない。非常に高いＮ値を利用するならば、各々のピクセル値をデジタル化するために必要な時間が増大するので、配列についての読み出し時間は増大する。しかも、配列からの読み出しであるイメージを操作する画像処理回路は、その結果、非常に多数のビットを有するピクセル値を処理せねばならないので、イメージを記憶するのに必要なメモリもイメージを処理するのに必要な時間も共に増大する。最後に、非常に高いＮ値によるアナログ‐デジタル変換器のコストは、多くの用途について極めて高額になる。
【００１４】
本発明は、高いＮ値を持つアナログ‐デジタル変換器を必要とすることなく、異なるピクセル出力電圧におけるデジタル化雑音の異なるレベルを有するアナログ‐デジタル変換器構成を与えることにより、上述の問題を回避する。
【００１５】
図３は本発明によるイメージング配列の一実施例を示す。イメージング配列４０は、これが複数の行及び列として組織された複数のピクセル・センサ４１を含むという点で、イメージング配列２０と類似する。各々のピクセル・センサは、フォトダイオード４６と、電荷処理回路４７とを含み、その電荷処理回路は、フォトダイオードにける電荷を電圧へ変換して、その電圧を対応するビット・ラインへ接続する。所定の列の全てのピクセル・センサは、そのコラムへ情報を提供するビット・ラインへ接続されている。ビット・ラインへ取り付けられている特定のピクセルは、行選択ライン４２における信号により決定される。任意の所定の時間に起動された特定の行セット・ラインは、列デコーダー４５へ入力される行アドレスにより決定される。行及び列アドレスは、配列コントローラ５０により生成され、また、この配列コントローラは、様々な制御信号をピクセルへバス５１により与える。これらの制御信号は、ピクセルをリセットすると共に、配列の読み出しの間、各々のフォトダイオードから読み出し増幅器へ電荷を移送するために必要な信号を含む。図示の簡略化のために、ピクセルとバス５１との間の接続は、図面では省略してある。配列コントローラ５０は、イメージング配列４０の外部にある回路と通信する。外部制御信号は、配列コントローラ５０により管理されている様々な事象、例えば配列のリセット、イメージの獲得、及びそのイメージの読み取りなどを始動させる。
【００１６】
イメージング配列４０は、イメージ配列２０とは以下の点で異なっている。即ち、図１に符号２８で示されるデジタル化回路が、二重利得デジタル回路４８に置き換えられており、この二重利得デジタル回路では、デジタル化雑音がデジタル化すべき信号レベルに依存していることである。二重増加デジタル化回路４８は、二つのＡＤＣ５６及び５７を含む。この実施例においては、ＡＤＣの各々についてのＮ値は同じである。各々のアナログ‐デジタル変換器についての有効変換利得は、対応する増幅器により設定される。ＡＤＣ５６と５７とに対応する増幅器は、それぞれ符号５５と５７とで図示されている。各々のピクセル・センサ信号は、二つの異なるデジタル値へ変換され、その一方はアナログ‐デジタル変換器５６から、もう一方はアナログ‐デジタル変換器５７からのものである。
【００１７】
これらの値のうちの一方は、そのピクセルについての信号レベルに基づいてコントローラ５３による出力のために選択される。コントローラ５３は、配列コントローラ５０により生成された制御信号によって一回決定された対応ビット・ライン４３上の信号レベルに基づいて値を選択する。
【００１８】
図示の簡略化のために、コントローラ５３と配列コントローラ５０との間の接続は、図面では省略してある。
【００１９】
本発明の一つの実施例においては、何れの値が出力であるかを決定する信号レベルが、外部制御信号に応じて配列コントローラ５０により与えられる。この特徴は、出力における光強度値が一つのアナログ‐デジタル変換器から他のアナログ‐デジタル変換器へ切り替わるときの光強度値をユーザーが判断することを可能にする。図３に示される実施例においては、コントローラ５３はビット・ライン上のアナログ信号レベルを直接に検知する。しかしながら、コントローラ５３が、最も高い利得を有する増幅器の出力における信号レベル、又は複数のＡＤＣからの出力の一つにおける信号レベルを検知する実施例も利用可能である。選択されたアナログ‐デジタル変換器からの値は、この値を生成したアナログ‐デジタル変換器を示す信号と共に、スイッチ５８を介して列デコーダー４９へ接続される。
【００２０】
コントローラ５３が複数のＡＤＣの間で切り替わるピクセル信号レベルは、デジタル化雑音が常に散弾雑音の極く一部となるように設定することにより、デジタル化雑音が全体的な雑音レベルに大きく寄与することはない。ここで図４を参照すると、二重利得デジタル化回路４８に対するピクセル信号入力の関数としての出力信号雑音源が例示されている。上述したように、低い信号レベルでは、ピクセルからセンサー雑音は小さいので、大きな増幅因子を利用する。この増幅因子の設定は、対応するアナログ‐デジタル変換器により生成されたＮデジタル・レベルが、センサー雑音よりも上方で検出可能な最低信号強度におけるセンサー雑音に比べて小さいデジタル化雑音レベルを持つようになされる。ピクセル信号の強度が増大すると、散弾雑音も増加して、デジタル化雑音は一定のままである。そのため、複数のＡＤＣについてのＮ値と最大利得増幅器についての増幅値とを、デジタル化雑音が最低信号値の散弾雑音の極く一部となるように設定したとしても、デジタル化雑音はそのアナログ‐デジタル変換器についての散弾雑音の極く一部のままである。結局のところ、アナログ‐デジタル変換器からの値はＮに達するので、増幅因子はアナログ-デジタル変換器のオ−バーフローを防ぐように低減しなければならない。より低い増幅因子が用いられるピクセル信号値Ｖｓを、デジタル化雑音が、対応するアナログ‐デジタル変換器によりデジタル化される信号の値の範囲を越える散弾雑音の極く一部となるように設定する。従って、デジタル化雑音は散弾雑音により常に隠れる。
【００２１】
図３に示す実施例においては、両方のアナログ‐デジタル変換器チャンネルは同時に作動する。デジタル化が行われた後、コントローラ５３は行デコーダー４９へ接続するために適切な出力を選択する。従って、アナログ‐デジタル変換器の選択がなされる間、読み出しが遅れることはない。
【００２２】
原則として、単独のアナログ‐デジタル変換器を異なる増幅器で利用することができる。この場合には、コントローラ５３は各々の増幅器の出力における信号を測定して、選択された出力をアナログ‐デジタル変換器へ切り替える。しかしながら、このような実施例はアナログ・スイッチを必要とし、信号へ過度信号をもたらすという結果になり得る。上述のデジタル切り替え方法は、これらの問題を回避する。
【００２３】
上述の実施例では、二つの利得レベルを利用する。しかしながら、更なる利得レベルを用いる実施例も構成できる。そのような実施例において、適切な利得レベルは、デジタル化雑音を散弾雑音の或る所定の一部よりも小さい値に維持しつつ、出力信号のために最良の分解能を与える利得レベルを選択することにより設定される。
【００２４】
上述の実施例において、各々のビット・ラインは、一対の専用のアナログ‐デジタル変換器を有している。ビット・ラインからビット・ラインへの増幅器の利得は変動する。この変動は、精密な増幅器を用いることにより低減することができる。しかしながら、そのような構成は、イメージング配列のコストを著しく増大させる。本発明の一つの実施例においては、較正源をイメージング配列に含めて、増幅器の利得におけるデータを与えるようにして、データがデジタル化された後に、利得における変動を除去することができる。ここで図５を参照すると、本発明による二重利得デジタル化回路の他の実施例が示されている。二重利得デジタル化回路６０は、ビット・ライン６１上で信号をデジタル化する二つのデジタル変換回路段６８及び６９を含む。各々の変換回路段は、異なるデジタル化雑音レベルを有する。出力を列デコーダーへ与えるデジタル変換回路段は、上述した方式と類似した方式で、コントローラ６３により決定される。コントローラ６３は、選択されたデジタル変換回路段の出力を行デコーダーへ接続するようにスイッチ６６を操作する。
【００２５】
二重利得デジタル化回路６０はスイッチ６２も含み、これはデジタル変換回路段における増幅器への入力を二重利得デジタル化回路６０に関連したビット・ラインから較正源６４へ切り替え可能とする。スイッチ６２は、上述の配列コントローラ５０により制御される。更に、較正源６４により供給される電圧出力は、配列コントローラ５０から制御信号によって変化させることができる。較正処理の間、コントローラ６３は配列コントローラ５０により決定された位置にスイッチ６６を保持する。
【００２６】
上述の実施例においては、ビット・ラインに接続されていない較正源を用いたが、較正源をビット・ラインに接続した実施例も構成できることに留意されたい。ここで図６を参照すると、較正源がビット・ラインへ接続された本発明の実施例が示されている。イメージング配列９０は、図３に示されるイメージング配列４０に類似しているので、図３を参照して説明したものと同様な機能を果たす要素には、同一の参照符号が付されている。イメージング配列９０は、一つのビット・ラインにつき、較正源９１の一行を含む。較正源は、行選択イン９５により起動されるスイッチを含む。このスイッチは、較正電圧Ｖｃをビット・ラインに接続させる。較正電圧レベルは配列コントローラ９２により設定され、この配列コントローラ９２は、バス９３に含まれる複数のラインのうちの１本へ電圧を送る更なる制御ラインを含む。較正の間、配列コントローラ９２は、電圧の予め定められたセットを通じて較正電圧を循環させる。各々の電圧はビット・ラインへ接続されてデジタル化されて較正値を与え、この較正値は、デジタル化回路における変動を修正するために外部のデータ処理回路で用いることができる。
【００２７】
本発明の上述の実施例は、異なるデジタル化雑音レベルを有する二つのデジタル変換回路段を用いている。しかしながら、二つよりも多くのデジタル変換回路段を有する実施例も構成することもできる。そのような実施例においては、各回路段は異なるデジタル化雑音レベルを有すると共に、コントローラは、デジタル化雑音が散弾雑音の或る所定の一部よりも常に小さいレベルに維持されるように選択されたピクセル信号レベルになるようにデジタル変換回路段を切り替える。
【００２８】
本発明の上述の実施例では、各々のピクセルの信号は複数のデジタル化回路段によって変換されており、これらの回路段のうちの一つからの出力が、そのピクセルからの信号値としての出力になるように選択されている。しかしながら、両方のデジタル化されたピクセル値が各々のピクセルからの出力である実施例も構成できる。そのような実施例においては、各々の露出が異なる利得レベルにおける二つの画像を与える。従ってユーザーは、イメージング配列により出力された二つの画像から最終的な画像を生成するために用いられるピクセル値を選択することができる。このような実施例においては、ピクセル信号の信号レベルがデジタル化回路段におけるアナログ−デジタル変換器の変換範囲内の最高値よりも高い場合に、所定の値を出力するために、より高利得な利得デジタル化回路段が必要である。
【００２９】
本発明に対する様々な変形例は、上述の説明及び添付図面から当業者には明らかである。従って本発明は、以下の請求の範囲の主旨によってのみ制限される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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