(57)【特許請求の範囲】
【請求項１】
ｎ型のドリフト層（２）を有する半導体基板（１、３０、４０）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部に形成されたｐ型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）から離間して配置されたｐ型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成された、前記ドリフト層（２）よりも高不純物濃度のｎ型のエミッタ領域（７）と、
前記チャネル層（６）の表面のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続されたコレクタ電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続されたエミッタ電極（１３）と、を有したｎチャネルの横型の絶縁ゲート型バイポーラトランジスタであって、
前記コレクタ領域（４）は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域（４ａ）と、該高不純物濃度領域（４ａ）の周囲および底部を覆い、該高不純物濃度領域（４ａ）よりも不純物濃度が低くされた低不純物濃度領域（４ｂ）を有しており、
前記コレクタ電極（１２）は、前記コレクタ領域（４）のうち前記高不純物濃度領域（４ａ）とはオーミック接触させられており、前記低不純物濃度領域（４ｂ）とはショットキー接触させられていて、
かつ、前記ドリフト層（２）内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）を囲むように、前記ドリフト層（２）よりも高不純物濃度とされたｎ型のバッファ層（５）が備えられていることを特徴とする横型の絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記コレクタ電極（１２）は、前記低不純物濃度領域（４ｂ）との界面に挟まれ、該低不純物濃度領域（４ｂ）に対してショットキー接触させられるバリア金属（１２ａ）が備えられていることを特徴とする請求項１に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記バリア金属（１２ａ）の仕事関数が４．９ｅＶ以下であることを特徴とする請求項２に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記低不純物濃度領域（４ｂ）の表面のｐ型不純物濃度が３×１０18ｃｍ-3以下に設定されていることを特徴とする請求項１ないし３のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
前記ｎ型のバッファ層（５）は、不純物濃度が４×１０16〜１×１０18ｃｍ-3とされていることを特徴とする請求項１ないし３のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項６】
前記低不純物濃度領域（４ｂ）の表面のｐ型不純物濃度が前記バッファ層（５）のｎ型不純物濃度よりも高くされていることを特徴とする請求項５に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項７】
前記コレクタ電極（１２）と前記高不純物濃度領域（４ａ）におけるオーミック接触面積をＳｉ、前記コレクタ電極（１２）と低不純物濃度領域（４ｂ）とのショットキー接触面積をＳｅとすると、前記オーミック接触面積に対する前記ショットキー接触面積の比（Ｓｅ／Ｓｉ）が３〜５０の範囲に設定されていることを特徴とする請求項１ないし６のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の絶縁ゲート型バイポーラトランジスタ（以下、横型ＩＧＢＴという）に関するものであり、特に、ＳＯＩ（Silicon on insulator）基板を用いて形成した横型ＩＧＢＴに適用すると好適である。
【背景技術】
【０００２】
従来より、ＳＯＩ基板上に横型ＩＧＢＴ、横型Ｄｉｏｄｅ、アナログ・デジタル回路等を集積化したモノリシックのインバータＩＣが開発され、実用化されている。このインバータＩＣの性能を主に決めているのは横型ＩＧＢＴと横型Ｄｉｏｄｅであり、それぞれ低オン電圧と高速動作が重要な性能指標である。特に、横型ＩＧＢＴは電子線照射などのライフタイム制御をせずに、低オン電圧と高速スイッチング動作を両立することが必要であり、コレクタにおけるホールの注入効率を低くして、オン時のキャリア濃度を下げることがポイントであった。
【０００３】
従来では、コレクタ領域を大きい低濃度ｐウェルと小さい高濃度ｐ+領域の二重構造として、コレクタ電極に対して共にオーミック接触する構成とし、コレクタ領域のアクセプタ不純物の総量を押さえ、さらに、低濃度ｐウェルと高濃度ｐ+領域を包むｎバッファ層のドナー不純物の効果を加えてホール注入を抑制し、注入効率を低下させていた（例えば、特許文献１参照）。
【０００４】
ところが、本発明者らの検討によると、この二重構造のコレクタ領域においては、フォール時間ｔｆを０．３μｓｅｃ以下になるように設計した場合、オン電圧のバラツキが大きくなるという問題があることが分かった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３４１５４４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
低オン電圧と高速スイッチング動作とはトレードオフの関係となり、基本的にはオン電圧の増加に伴ってフォール時間が低下していく関係になる。しかしながら、特許文献１に示されるようにコレクタ電極と二重構造のコレクタ領域とをオーミック接触させた構造では、低オン電圧と高速スイッチング動作のトレードオフの関係が崩れ、オン電圧を犠牲にしてもフォール時間を低下することができなくなり、かつバラツキが大きくなることが分かった。従来のようにコレクタ電極とコレクタ領域とをオーミック接触させたものの場合、フォール時間はある値で下げ止まりし、それ以上はオン電圧の増加に対してフォール時間が安定して低下する関係にならない。このため、スイッチング動作をより高速化することができないという課題があった。我々の分析によれば、例えば低濃度ｐウエル表面の濃度を１×１０17ｃｍ-3とし、コレクタ電極材料にシリコンを１％含有したアルミニウムを使用した場合、低濃度ｐウエル表面とコレクタ電極の接触状態が不安定になることが、バラツキの原因であることが分かった。
【０００７】
本発明は上記に鑑みて、更なるスイッチング動作の高速化を図ることが可能な構造の横型ＩＧＢＴを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、ｎチャネル型の横型の絶縁ゲート型バイポーラトランジスタであって、コレクタ領域（４）は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域（４ａ）と、該高不純物濃度領域（４ａ）の周囲および底部を覆い、該高不純物濃度領域（４ａ）よりも不純物濃度が低くされた低不純物濃度領域（４ｂ）を有しており、コレクタ電極（１２）は、コレクタ領域（４）のうち高不純物濃度領域（４ａ）とはオーミック接触させられており、低不純物濃度領域（４ｂ）とはショットキー接触させられていて、かつ、ドリフト層（２）内における該ドリフト層（２）の表層部において、コレクタ領域（４）を囲むように、ドリフト層（２）よりも高不純物濃度とされたｎ型のバッファ層（５）が備えられていることを特徴としている。
【０００９】
このように、コレクタ電極（１２）が高不純物濃度領域（４ａ）に対してオーミック接触させられ、かつ、低不純物濃度領域（４ｂ）に対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにでき、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型ＩＧＢＴとすることができる。
【００１０】
請求項２に記載の発明では、コレクタ電極（１２）は、低不純物濃度領域（４ｂ）との界面に挟まれ、該低不純物濃度領域（４ｂ）に対してショットキー接触させられるバリア金属（１２ａ）が備えられていることを特徴としている。
【００１１】
このように、コレクタ電極（１２）と低不純物濃度領域（４ｂ）との接触部位が確実にショットキー接触となるように、低不純物濃度領域（４ｂ）の表面上にバリア金属（１２ａ）を配置するようにしている。これにより、ショットキー接触させられる領域を規定することが可能となり、決められた領域を安定してショットキー接触とすることが可能となる。このため、ショットキー接触を有する横型ＩＧＢＴの製造も容易に行うことができる。
【００１２】
請求項３に記載の発明では、バリア金属（１２ａ）の仕事関数が４．９ｅＶ以下であることを特徴としている。
【００１３】
このように、バリア金属（１２ａ）の仕事関数が４．９ｅＶ以下となるようにすることで、よりホールの注入効率を低下させられ、よりスイッチング動作の高速化を図ることが可能となる。
【００１４】
請求項４に記載の発明では、低不純物濃度領域（４ｂ）の表面のｐ型不純物濃度が３×１０18ｃｍ-3以下に設定されていることを特徴としている。このように、低不純物濃度領域（４ｂ）の表面のｐ型不純物濃度が３×１０18ｃｍ-3以下となるようにすることで、ショットキー接触部分がオーミック接触とならないようにでき、確実にターンオフ時間を短くすることが可能となる。
【００１５】
請求項５に記載の発明では、ｎ型のバッファ層（５）は、不純物濃度が４×１０16〜１×１０18ｃｍ-3とされていることを特徴としている。
【００１６】
このように、コレクタ電極（１２）とコレクタ領域（４）との接触形態によって、ホールの注入を抑制することができることから、バッファ層（５）がホールの注入を抑制する役割を果たさなくても良くなり、単にフィールドストップ（ＦＳ）層としての役割を果たせば良くなる。このため、バッファ層（５）の不純物濃度をコレクタ側の注入効率を変化させない程度の低不純物濃度に設定することが可能となる。
【００１７】
請求項６に記載の発明では、低不純物濃度領域（４ｂ）の表面のｐ型不純物濃度がバッファ層（５）のｎ型不純物濃度よりも高くされていることを特徴としている。
【００１８】
このように、低不純物濃度領域（４ｂ）の表面のｐ型不純物濃度がバッファ層（５）のｎ型不純物濃度よりも高くなるようにすることで、低不純物濃度領域（４ｂ）がバッファ層（５）内のｎ型不純物によって補償されてｎ型化することを防止できる。これにより、確実にオン電圧Ｖｏｎを低くすることが可能となる。
【００１９】
請求項７に記載の発明では、コレクタ電極（１２）と高不純物濃度領域（４ａ）におけるオーミック接触面積をＳｉ、コレクタ電極（１２）と低不純物濃度領域（４ｂ）とのショットキー接触面積をＳｅとすると、オーミック接触面積に対するショットキー接触面積の比（Ｓｅ／Ｓｉ）が３〜５０の範囲に設定されていることを特徴としている。
【００２０】
オーミック接触面積Ｓｅに対するショットキー接触面積Ｓｉの比Ｓｅ／Ｓｉが大きくなるほど、ターンオフ時間が短くなる。そして、比Ｓｅ／Ｓｉが３以上になると１５０ｎｓｅｃ（０．１５μｓｅｃ）以下となり、目標とする０．３μｓｅｃの半分以下にすることが可能となる。そして、実験では、少なくとも比Ｓｅ／Ｓｉが３〜５０の範囲において、安定的にターンオフ時間ｔｏｆｆを１５０ｎｓｅｃ以下にすることができた。したがって、比Ｓｅ／Ｓｉが３〜５０の範囲に設定されるようにすることで、横型ＩＧＢＴのターンオフ時間ｔｏｆｆをより短くすることが可能になる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図２】図１に示す横型ＩＧＢＴの上面レイアウト図である。
【図３】第１実施形態の横型ＩＧＢＴと従来のようにコレクタ電極とコレクタ領域とがオーミック接触させられている横型ＩＧＢＴのオン電圧Ｖｏｎに対するフォール時間ｔｆの関係を調べた結果を示した図である。
【図４】バリア金属１２ａの仕事関数φｍ〔ｅＶ〕とホールの注入効率（ホール電流Ｉｈ／コレクタ電流Ｉｃ）の関係を示した図である。
【図５】仕事関数φｍが４．５ｅＶのときと４．９ｅＶのときのエネルギーバンド図である。
【図６】横型ＩＧＢＴの動作中の様子を示した断面図である。
【図７】オーミック接触面積Ｓｉとショットキー接触面積Ｓｅの関係を示した断面図である。
【図８】オーミック接触面積Ｓｉとショットキー接触面積Ｓｅとの比Ｓｅ／Ｓｉとターンオフ時間ｔｏｆｆとの関係を示したグラフである。
【図９】ｐ型領域４ｂの表面のｐ型不純物濃度Ｃｓｐに対するオン電圧Ｖｏｎとターンオフ時間ｔｏｆｆの関係を示した図である。
【図１０】ターンオフ時間ｔｏｆｆと電流駆動能力との関係を示すグラフである。
【図１１】横型ＩＧＢＴのオン電圧の温度特性やターンオフ時間ｔｏｆｆの温度特性を示したグラフである。
【図１２】ＩＧＢＴやＤｉｏｄｅが適用されたスイッチング回路の一例を示した回路図である。
【図１３】図１２に示すスイッチング回路の動作を表したタイミングチャートである。
【図１４】第１実施形態に示す横型ＩＧＢＴの動作を表した断面図である。
【図１５】ショットキー構造とオーミック構造を組み合わせた横型Ｄｉｏｄｅの断面図である。
【図１６】本発明の第２実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図１７】本発明の第３実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図１８】本発明の第４実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図１９】本発明の第５実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。
【図２０】他の実施形態で説明する横型ＩＧＢＴの他の例を示すコレクタ領域４の上面レイアウト図である。
【図２１】他の実施形態で説明する横型ＩＧＢＴの断面構成を示した図である。
【図２２】他の実施形態で説明する縦型ＩＧＢＴの断面構成を示した図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２４】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。また、図２は、図１に示す横型ＩＧＢＴの上面レイアウト図であり、横型ＩＧＢＴの１セル分に相当している。図１は、図２におけるＡ−Ａ’線上の断面構成を示した図に相当している。以下、これらの図を参照して、本実施形態にかかる横型ＩＧＢＴの構造について説明する。
【００２５】
図１に示すように、本実施形態では、半導体基板としてＳＯＩ基板１を用いてｎチャネルの横型ＩＧＢＴを形成している。ＳＯＩ基板１は、シリコンなどによって構成された支持基板１ａ上に、埋込酸化膜（Ｂｏｘ、Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）１ｂを介してシリコンからなる活性層１ｃを形成することにより構成されている。本実施形態では、活性層１ｃがｎ-型ドリフト層２として機能しており、このｎ-型ドリフト層２の表層部に、横型ＩＧＢＴを構成する各部が形成されている。
【００２６】
ＳＯＩ基板１における埋込酸化膜１ｂの厚みや活性層１ｃ（ｎ-型ドリフト層２）の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１ｂの厚みは４μｍ以上であることが望ましく、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。また、活性層１ｃについては、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００２７】
ｎ-型ドリフト層２の表面には、ＬＯＣＯＳ酸化膜３が形成されており、ＬＯＣＯＳ酸化膜３によって横型ＩＧＢＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、図２に示すように、一方向を長手方向とするコレクタ領域４が形成されている。コレクタ領域４は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域となるｐ+型領域４ａと、それよりも不純物濃度が低くされた低不純物濃度領域となるｐ型領域４ｂとを有した構成とされている。
【００２８】
ｐ+型領域４ａは、例えば表面濃度が１×１０19〜１×１０20ｃｍ-3とされ、ｐ型領域４ｂは、例えば表面濃度が１×１０16〜１×１０19ｃｍ-3、または１×１０15〜１×１０18ｃｍ-3とされている。図１および図２に示すように、本実施形態では、ｐ+型領域４ａとｐ型領域４ｂは共に一方向を長手方向とする短冊状をなしており、ｐ+型領域４ａの周囲がｐ型領域４ｂによって覆われた構造とされている。
【００２９】
また、コレクタ領域４の周囲はｎ-型ドリフト層２よりも高不純物濃度とされたｎ型バッファ層５にて囲まれている。ｎ型バッファ層５は、ＦＳ（Ｆｉｅｌｄ  Ｓｔｏｐ）層としての役割を果たすものであり、ｎ-型ドリフト層２よりも高不純物濃度のｎ型層にて構成され、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図っている。例えば、ｎ型バッファ層５は、ｎ型不純物濃度が４×１０16〜１×１０18ｃｍ-3とされている。
【００３０】
また、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、コレクタ領域４を中心としてチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９が形成されている。
【００３１】
チャネルｐウェル層６は、表面にチャネル領域を形成するための部分であり、例えば厚みが２μｍ以下、幅が６μｍ以下とされている。このチャネルｐウェル層６は、図２に示すように、コレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。
【００３２】
また、ｎ+型エミッタ領域７は、チャネルｐウェル層６の表層部において、チャネルｐウェル層６の終端位置よりも内側で終端するように形成されており、コレクタ領域４の長手方向と同方向を長手方向として形成されている。このｎ+型エミッタ領域７は、図２に示したようにコレクタ領域４のコーナー部、つまり一方向を長手方向としたコレクタ領域４の両端には形成されておらず、コレクタ領域４と平行に配置された直線状のレイアウトとされている。本実施形態では、ｎ+型エミッタ領域７がｐ型コンタクト層８およびｐ型ボディ層９を挟んだ両側に一本ずつ配置してある。
【００３３】
ｐ+型コンタクト層８は、チャネルｐウェル層６をエミッタ電位に固定するためのものであり、チャネルｐウェル層６よりも高不純物濃度とされている。このｐ+型コンタクト層８も、図２に示すようにコレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。
【００３４】
ｐ型ボディ層９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層９も、コレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。このｐ型ボディ層９により、ｎ+型エミッタ領域７とチャネルｐウェル層６およびｎ-型ドリフト層２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。
【００３５】
そして、図２に示されるように、これらチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９は、各セル毎に、コレクタ領域４（および後述するコレクタ電極１２）を挟んだ両側に配置されている。
【００３６】
また、チャネルｐウェル層６の表面には、ゲート絶縁膜１０を介してドープドＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１が配置されている。このゲート電極１１に対してゲート電圧を印加することで、チャネルｐウェル層６の表面部にチャネル領域が形成されるようになっている。
【００３７】
また、コレクタ領域４の表面には、コレクタ領域４に対して電気的に接続されたコレクタ電極１２が形成されていると共に、ｎ+型エミッタ領域７およびｐ+型コンタクト層８の表面には、これらｎ+型エミッタ領域７およびｐ+型コンタクト層８に対して電気的に接続されたエミッタ電極１３が形成されている。
【００３８】
コレクタ電極１２は、ｐ+型領域４ａに対してはオーミック接触させられ、ｐ型領域４ｂに対してはショットキー接触させられている。本実施形態では、コレクタ電極１２を二層構造とし、ｐ型領域４ｂの表面上についてはバリア金属１２ａで覆い、ｐ+型領域４ａの表面およびバリア金属１２ａの表面上については電極材料１２ｂで覆っている。バリア金属１２ａは、ｐ型領域４ｂの露出表面（ＬＯＣＯＳ酸化膜３から露出させられている表面）と同じ平面パターンとされ、このバリア金属１２ａによってｐ型領域４ｂの露出表面が全面覆われている。
【００３９】
例えば、バリア金属１２ａとしては、低不純物濃度とされるｐ型領域４ｂに対して確実にショットキー接触させられる金属材料を適用でき、仕事関数が４．９ｅＶ以下の材料が好ましく、例えばＴｉ、ＴｉＮ、Ｎｉ等を用いることができる。また、電極材料１２ｂとしては、ｐ+型領域４ａに対してオーミック接触させられる金属材料を用いることができ、例えばＡｌ、Ｃｕ等を用いることができる。
【００４０】
さらに、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜３の表面には、ドープドＰｏｌｙ−Ｓｉが延設されて構成された抵抗層１４が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層１４は、図２に示すように、コレクタ電極１２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極１２に電気的に接続されていると共に、他端がゲート電極１１に接続されている。このため、抵抗層１４は、コレクタ電極１２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層１４の電位がコレクタ電極１２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜３を介して抵抗層１４の下方に位置しているｎ-型ドリフト層２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。
【００４１】
以上のような構造により、本実施形態にかかる横型ＩＧＢＴが構成されている。このように構成される横型ＩＧＢＴでは、ゲート電極１１に対して所望のゲート電圧を印加すると、ｎ+型エミッタ領域７とｎ-型ドリフト層２の間に挟まれたゲート電極１１の下方に位置するチャネルｐウェル層６の表層部にチャネル領域が形成され、エミッタ電極１３およびｎ+型エミッタ領域７からチャネル領域を通じてｎ-型ドリフト層２内に電子が流れ込む。これに伴って、コレクタ電極１２およびコレクタ領域４を通じてｎ-型ドリフト層２内にホールが流れ込み、ｎ-型ドリフト層２内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというＩＧＢＴ動作を行う。
【００４２】
このような横型ＩＧＢＴにおいて、本実施形態では、コレクタ電極１２がｐ+型領域４ａに対してオーミック接触させられ、かつ、ｐ型領域４ｂに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにすることができる。特に、このようなコレクタ電極１２とコレクタ領域４との接触形態によって、ホールの注入を抑制することができることから、ｎ型バッファ層５がホールの注入を抑制する役割を果たさなくても良く、単にＦＳ層としての役割を果たせば良くなるため、ｎ型バッファ層５の不純物濃度をコレクタ側の注入効率を変化させない程度の低不純物濃度に設定することが可能となる。このような構造とすることにより、以下の効果を得ることができる。
【００４３】
図３は、本実施形態の横型ＩＧＢＴと従来のようにコレクタ電極とコレクタ領域とがオーミック接触させられている横型ＩＧＢＴのオン電圧Ｖｏｎに対するフォール時間ｔｆの関係を調べた結果を示している。
【００４４】
この図に示されるように、従来の横型ＩＧＢＴでは、フォール時間ｔｆが０．３μｓｅｃ程度で下げ止まりし、オン電圧Ｖｏｎを犠牲にしてもそれ以上はフォール時間ｔｆが低下していない。つまり、フォール時間ｔｆが０．３μｓｅｃ以下の領域ではオン電圧Ｖｏｎに対する高速スイッチング動作のトレードオフの関係が崩れている。
【００４５】
これに対して、本実施形態の横型ＩＧＢＴでは、フォール時間ｔｆを０．３μｓｅｃ以下に低下されることが可能となり、その値以下になっても、オン電圧Ｖｏｎと高速スイッチング動作とのトレードオフの関係が維持されるようにできる。
【００４６】
したがって、本実施形態のように、コレクタ電極１２とｐ型領域４ｂとをショットキー接触させ、コレクタ側からのホールの注入を抑制して低注入効率となるようにすることで、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型ＩＧＢＴとすることができる。
【００４７】
また、上記したように、コレクタ電極１２のうちｐ型領域４ｂとショットキー接触させられる部分をバリア金属１２ａとしているが、バリア金属１２ａとして仕事関数が４．９ｅＶ以下の金属材料を用いると好ましい。これについて、図４および図５を参照して説明する。
【００４８】
図４は、バリア金属１２ａの仕事関数φｍ〔ｅＶ〕とホールの注入効率（ホール電流Ｉｈ／コレクタ電流Ｉｃ）の関係を示した図である。また、図５は、仕事関数φｍが４．５ｅＶのときと４．９ｅＶのときのエネルギーバンド図である。
【００４９】
図４に示されるように、仕事関数が４．９ｅＶよりも大きくなると、注入効率が上昇し、低注入効率を得られなくなる場合がある。このような場合には、スイッチング動作の十分な高速化を行うことができなくなる。これに対して、仕事関数が４．９ｅＶ以下になると、注入効率を０．３程度に低下させることが可能となる。このため、スイッチング動作の高速化を図ることが可能となる。
【００５０】
例えば、図５に示されるように、仕事関数φｍが４．５ｅＶの時には、ホールに対するバリアハイトが十分に高く、ショットキー界面をホールを通過することができない。一方、仕事関数φｍが４．９ｅＶの時には、ホールに対するバリアが僅かに存在し、ショットキー界面をホールを通過することができない。そして、仕事関数φｍが４．９ｅＶより大きくなると、ホールに対するバリアが無くなり、バリア金属１２ａからｐ型領域４ｂヘホールが注入される。このように、バリア金属１２ａの仕事関数φｍの大きさに応じて、ホール注入のされ方が変わる。このため、バリア金属１２ａの仕事関数φｍが４．９ｅＶ以下となるようにすることで、よりホールの注入効率を低下させることが可能となり、スイッチング動作の更なる高速化を図ることが可能となる。
【００５１】
以上説明したように、本実施形態の横型ＩＧＢＴでは、コレクタ電極１２がｐ+型領域４ａに対してオーミック接触させられ、かつ、ｐ型領域４ｂに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにでき、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型ＩＧＢＴとすることができる。
【００５２】
そして、コレクタ電極１２とｐ型領域４ｂとの接触部位が確実にショットキー接触となるように、ｐ型領域４ｂの表面上にバリア金属１２ａを配置するようにしている。これにより、ショットキー接触させられる領域を規定することが可能となり、決められた領域を安定してショットキー接触とすることが可能となる。このため、ショットキー接触を有する横型ＩＧＢＴの製造も容易に行うことができる。なお、本実施形態の横型ＩＧＢＴの形成方法は、従来に対してバリア金属１２ａの形成工程を加えた点が異なるだけで、その他については同様である。バリア金属１２ａの形成工程としては、電極材料１２ｂの形成前に、例えばＴｉ、Ｎｉ、ＴｉＮなどの金属を成膜したのち、それをパターニングしてｐ型領域４ｂの表面上に残るようにするという工程を行えば良い。
【００５３】
また、バリア金属１２ａの仕事関数φｍが４．９ｅＶ以下となるようにすることで、よりホールの注入効率を低下させられ、よりスイッチング動作の高速化を図ることが可能となる。
【００５４】
なお、上述した特許文献１に示されているように、従来では、オン電圧増大を抑制するためにコレクタ電極とコレクタ領域との接触をオーミック接触させるようにしている。このため、コレクタ電極とコレクタ領域との接触箇所を部分的にショットキー接触にするということ、特に、所定の領域が安定してショットキー接触となるようにすることは想定できない。
【００５５】
次に、本実施形態のように構成された横型ＩＧＢＴがオン状態からオフ状態へ遷移する時のターンオフ過程の動作メカニズムについて、図６を参照して説明する。
【００５６】
図６は、本実施形態にかかる横型ＩＧＢＴの動作中の様子を示した断面図である。この図では、横型ＩＧＢＴをスイッチング素子として、例えば電源２０から負荷２１の電流供給のスイッチングを行う回路を想定し、負荷２１のローサイド側に横型ＩＧＢＴのコレクタを接続すると共に、エミッタをＧＮＤに接続した回路構成としている。このような回路構成とした場合において、本実施形態にかかる横型ＩＧＢＴは、次の（i）〜（iV）に示す動作を行う。
【００５７】
（i）まず、初期状態として、閾値電圧を超える電圧がゲート電極１１に印加され、ゲート電極１１の下のチャネルが閉じて電子がｎ+型エミッタ領域７からｎ-型ドリフト層２に流入し、コレクタ領域４に達してｐ＋／ｐ／ｎ接合のｐ+型領域４ａに注入されて、これを順バイアスする（図６中において、電子の流入経路は（１）で示した点線矢印に沿って流れる）。
【００５８】
この電子の注入に対して、ｐ+型領域４ａからｎ型バッファ層５に対して（２）に示す矢印のようにホールが逆注入される。これにより、（３）に示す点線領域で囲んだように、ｎ-型ドリフト層２を導電率変調による高キャリア濃度状態とすることができる。この結果、コレクタ−エミッタ間に大電流が流れる。
【００５９】
（ii）次に、ゲート電圧がステップ的に低下すると、チャネルが開いて、（１）の点線矢印で示した電子の流入が止まり、コレクタ領域４のｐ＋／ｐ／ｎ接合における電子の注入と、（２）で示したホールの逆注入が止まる。
【００６０】
（iii）ｎ-型ドリフト層２に大量に蓄積したキャリア（電子とホール）のうち、電子はプラス電位のコレクタ領域４に引かれ、ポテンシャル障壁の無いショットキー接触を経由して電子がコレクタに抜き取られる。このとき、ショットキー接触が存在するため、電子が抜き取られ易くなる。
【００６１】
（iV）ｎ-型ドリフト層２の電子が抜き取られると、電荷中性条件が崩れるため、この領域のホールがマイナス電位のエミッタ領域に引かれ、ｐ+型コンタクト層８を経由してホールがエミッタに排出される。
【００６２】
以上のメカニズムにより、（iii）で述べた様にオン時に蓄積した電子がショットキー接触から効率的に抜き取られるため、本実施形態で説明したショットキー接触とオーミック接触の両方を有したコレクタ構造により、ターンオフ時間を短くすることが可能となる。
【００６３】
さらに、本実施形態のような構造の横型ＩＧＢＴにおいて、電子の抜取りはショットキー接触面積に依存するため、ショットキー接触面積とオーミック接触面積の比を大きくすると、よりターンオフ時間を短くすることができる。具体的には、コレクタでのコレクタ電極１２と高不純物濃度領域となるｐ+型領域４ａとのオーミック接触面積をＳｉ、コレクタ電極１２と低不純物濃度領域となるｐ型領域４ｂとのショットキー接触面積をＳｅとして、オーミック接触面積Ｓｉに対するショットキー接触面積Ｓｅの比Ｓｅ／Ｓｉが３〜５０の範囲に設定されるようにすると良い、
図７は、オーミック接触面積Ｓｉとショットキー接触面積Ｓｅの関係を示した断面図である。断面図上では、オーミック接触の幅とショットキー接触の幅が図示されていることになるが、紙面垂直方向においてオーミック接触部分とショットキー接触部分が延設され、その長さは等しくされているため、オーミック接触の幅とショットキー接触の幅がオーミック接触面積Ｓｉとショットキー接触面積Ｓｅと等しくなる。また、図７では、コレクタに対向するエミッタの一方のみを示してあるが、実際には紙面左側にもエミッタが備えられていることから、オーミック接触部分の両側に位置するショットキー接触部分の幅をＳｅ／２としている。図７に示すようなオーミック接触面積Ｓｉとショットキー接触面積Ｓｅとの比Ｓｅ／Ｓｉを変化させ、ターンオフ時間ｔｏｆｆの変化について調べた。その結果、図８に示すグラフが得られた。
【００６４】
図８に示されるように、オーミック接触面積Ｓｅに対するショットキー接触面積Ｓｉの比Ｓｅ／Ｓｉが大きくなるほど、ターンオフ時間ｔｏｆｆが短くなる。そして、比Ｓｅ／Ｓｉが３以上になると１５０ｎｓｅｃ（０．１５μｓｅｃ）以下となり、目標とする０．３μｓｅｃの半分以下にすることが可能となる。そして、実験では、少なくとも比Ｓｅ／Ｓｉが３〜５０の範囲において、安定的にターンオフ時間ｔｏｆｆを１５０ｎｓｅｃ以下にすることができた。したがって、比Ｓｅ／Ｓｉが３〜５０の範囲に設定されるようにすることで、横型ＩＧＢＴのターンオフ時間ｔｏｆｆをより短くすることが可能になる。
【００６５】
また、本実施形態のような構造の横型ＩＧＢＴにおいて、ショットキー接触部でのｐ型領域４ｂの表面のｐ型不純物濃度により、オン電圧Ｖｏｎやターンオフ時間Ｔｏｆｆが変化する。このため、次のようにｐ型領域４ｂの表面のｐ型不純物濃度を設定するのが好ましい。
【００６６】
図９は、ｐ型領域４ｂの表面のｐ型不純物濃度Ｃｓｐに対するオン電圧Ｖｏｎとターンオフ時間ｔｏｆｆの関係を示した図である。この図に示されるように、ｐ型領域４ｂの表面のｐ型不純物濃度Ｃｓｐが３×１０18ｃｍ-3を超えると、ターンオフ時間ｔｏｆｆが急激に上昇する。これは、ｐ型領域４ｂの表面のｐ型不純物濃度Ｃｓｐが３×１０18ｃｍ-3を超えると、ショットキー接触がオーミック接触になってしまうためと考えられる。一方、ｐ型領域４ｂの表面のｐ型不純物濃度Ｃｓｐが１×１０17ｃｍ-3未満になると、オン電圧Ｖｏｎが急激に上昇している。これは、本実験においてｎ型バッファ層５のｎ型不純物濃度を１×１０17ｃｍ-3程度にしたためと考えられ、ｐ型領域４ｂの表面のｐ型不純物濃度Ｃｓｐがｎ型バッファ層５のｎ型不純物濃度よりも高くないと、ｐ型領域４ｂがｎ型バッファ層５内のｎ型不純物によって補償されてしまい、ｎ型化するためと考えられる。
【００６７】
したがって、オン電圧Ｖｏｎを低くするには、ｐ型領域４ｂの表面のｐ型不純物濃度Ｃｓｐがｎ型バッファ層５のｎ型不純物濃度よりも高くなるようにすれば良い。また、ターンオフ時間Ｔｏｆｆが短くなるようにするには、ｐ型領域４ｂの表面のｐ型不純物濃度Ｃｓｐが３×１０18ｃｍ-3以下となるようにすればよい。
【００６８】
なお、ターンオフ時間ｔｏｆｆを短くすることと電流駆動能力を確保することはトレードオフの関係となる。しかしながら、本実施形態の横型ＩＧＢＴでは、高い電流駆動能力を確保しつつ、ターンオフ時間ｔｏｆｆをより短くすることを実現できる。
【００６９】
図１０は、ターンオフ時間ｔｏｆｆと電流駆動能力との関係を調べたものである。なお、電流能力については、ゲート電圧を５Ｖ、コレクタ−エミッタ間電圧を３Ｖとしたときの電流密度として調べてある。電流密度が高いほど電流駆動能力が大きいことを表しており、電流駆動能力が大きいほどオン電圧が低くなることを意味している。また、参考として、従来の横型ＩＧＢＴの特性についても本図中に示しておく。この従来の横型ＩＧＢＴの特性は、H. Funaki, et al., Proceeding of ISPSD’97, pp.33-36, 1997.の特性を参照としている。
【００７０】
この図に矢印で示したように、左斜め上方に向かうほど高い電流駆動能力を確保しつつ、ターンオフ時間ｔｏｆｆを短くすることができ、特性改善を実現できる。この図から分かるように、本実施形態の横型ＩＧＢＴによれば、従来の横型ＩＧＢＴと比較して、同程度の電流駆動能力を確保している場合でも、ターンオフ時間ｔｏｆｆを短くできていることが判る。
【００７１】
また、本実施形態の横型ＩＧＢＴのオン電圧の温度特性やターンオフ時間ｔｏｆｆの温度特性について調べた。その結果を、それぞれ図１１（ａ）、（ｂ）に示す。比較のため、本実施形態の横型ＩＧＢＴの表面積に対して７．９倍の表面積のＬＤＭＯＳを試作し、ＬＳＭＯＳについても各温度特性について調べた。その結果を図１１（ａ）、（ｂ）中に示してある。
【００７２】
図１１（ａ）に示すように、本実施形態の横型ＩＧＢＴは、ＬＤＭＯＳと比べて、温度が上昇してもオン電圧Ｖｏｎの変化が小さい。このことから、本実施形態の横型ＩＧＢＴによれば、オン電圧Ｖｏｎの温度特性を小さくすることができていることが判る。また、図１１（ｂ）に示すように、ターンオフ時間ｔｏｆｆの温度特性についても、温度上昇に伴うターンオフ時間ｔｏｆｆの変化は殆どなく、かつ、ＬＤＭＯＳと比べて、ターンオフ時間ｔｏｆｆを短くできていることが判る。このように、本実施形態の横型ＩＧＢＴによれば、オン電圧Ｖｏｎやターンオフ時間ｔｏｆｆの温度特性を抑制できると共に、ターンオフ時間ｔｏｆｆの短時間化を図ることが可能になると言える。
【００７３】
一方、横型Ｄｉｏｄｅのアノード構造についても横型ＩＧＢＴと同様に、ホールの注入を抑制することが行われており（例えば、特許第４１５７１８４号公報参照）、大きい低濃度ｐウェルと小さい高濃度ｐ+領域の二重構造を構成し、さらに、アノード電極に対して、低濃度ｐウェルがショットキー接触、高濃度ｐ+領域がオーミック接触となるようにしている。このように、横型Ｄｉｏｄｅでは、部分的にショットキー接触させる技術があるが、横型ＩＧＢＴの場合には、オン電圧の抑制の観点から部分的にショットキー接触させるということは想定できないし、上記特許公報にも、横型ＩＧＢＴに対してショットキー接触を適用した構造や方法については明らかにされていない。
【００７４】
図１２〜図１５を参照して、本実施形態で説明した横型ＩＧＢＴと上記横型Ｄｉｏｄｅの相違について説明する。
【００７５】
図１２は、ＩＧＢＴやＤｉｏｄｅが適用されたスイッチング回路の一例を示した回路図である。このスイッチング回路は、ＩＧＢＴとＤｉｏｄｅとしてフリーホイールダイオード（以下、ＦＷＤという）からなるアームを上下２組並べて接続し、ハイサイドとなる上アーム側のＩＧＢＴｈとローサイドとなる下アーム側のＩＧＢＴｌのゲート電圧Ｖｇｈ、Ｖｇｌを制御して連続的にプッシュプル動作させることで、インダクタンス負荷Ｌに電流を供給する構成とされている。図１３は、そのときの動作を説明するタイミングチャートである。
【００７６】
図１３において、期間Ｔ１では、ハイサイドスイッチを成す上アーム側のＩＧＢＴｈがオンし、コレクタ電流Ｉｃｈを経路（１）に沿って負荷Ｌに流す。一方、期間Ｔ２では、ＩＧＢＴｈがオフし、ローサイドのＦＷＤｌがフリーホイーリング電流としてアノード電流Ｉａｌを経路（２）に沿って負荷Ｌに流す。この結果、負荷Ｌには連続した負荷電流ＩＬが流れる。
【００７７】
ＩＧＢＴｈのコレクタ−エミッタ間電圧ＶｃｅｈとＦＷＤｌのアノード−カソード間電圧Ｖａｋｌは、期間Ｔ１においては、それぞれ約＋２Ｖと約−２００Ｖをとる。一方、期間Ｔ２においては、それぞれ約＋２００Ｖと約＋２Ｖをとる。このように、ＩＧＢＴとＦＷＤのオフ時のバイアス状態は、それぞれコレクタには＋２００Ｖ、アノードには−２００Ｖが印加される。
【００７８】
また、スイッチング回路やインバータ回路に横型ＩＧＢＴと横型Ｄｉｏｄｅを使用する場合、図１２および図１３で説明したように、それぞれの素子のバイアス条件は、オフ時において、横型ＩＧＢＴのコレクタ−エミッタ間電圧としてプラスの高電圧、横型Ｄｉｏｄｅのアノード−カソード間電圧としてマイナスの高電圧が印加される。このバイアス条件の違いが、デバイス内部の動作の違いにどのように関連するかについて、図１４および図１５を参照して説明する。
【００７９】
図１４は、本実施形態の横型ＩＧＢＴの動作を表した断面図であり、図１５は、特許第４１５７１８４号公報に開示された横型Ｄｉｏｄｅを基にして、本実施形態のようなショットキー構造とオーミック構造を組み合わせた横型Ｄｉｏｄｅの断面図である。
【００８０】
図１４に示すように、横型ＩＧＢＴでは、オフ時にコレクタに対して＋２００Ｖが印加されている。このとき、ｎ-型ドリフト層２にある少量の電子とホールについては、電子はプラス電位のコレクタに引かれて移動し、ｎ型バッファ層５からｐ型領域４ｂ、ショットキー接触を経由してコレクタ電極１２に排出され、ホールは、マイナス電位のエミッタに引かれ、ｐ型ボディ層９、ｐ+型コンタクト層８を経由してエミッタ電極１３に排出される。このように、コレクタにあるショットキー接触は電子が通過することになる。
【００８１】
一方、図１５に示すように、横型Ｄｉｏｄｅでは、オフ時にアノードに対して−２００Ｖが印加されている。このとき、ｎ-型ドリフト層１０１にある少量の電子とホールについては、ホールはマイナス電位のアノードに引かれて移動し、ｐ型ウェル層１０２、ショットキー接触を経由してアノード電極１０３に排出され、電子はプラス電位のカソードに引かれ、ｎ型ウェル層１０４からｎ+型コンタクト層１０５を経由して、カソード電極１０６に排出される。このように、アノードにあるショットキー接触はホールが通過することになる。
【００８２】
以上より、ショットキー構造とオーミック構造を横型ＩＧＢＴや横型Ｄｉｏｄｅに適用した場合、一見、同様の動作メカニズムと効果が得られるように見えるが、詳細分析の結果からも、動作メカニズムは全く異なっていることが分かる。したがって、本実施形態のような横型ＩＧＢＴに対して、ショットキー構造とオーミック構造を適用することにより、上記した効果を奏することが可能となるのである。
【００８３】
このように、本実施形態の横型ＩＧＢＴでは、所定の領域が安定してショットキー接触となるようにすることで、従来では想定できない、スイッチング動作を更に高速化できるという効果を得ることが可能となる。
【００８４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してコレクタ電極１２の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８５】
図１６は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。この図に示すように、本実施形態では、コレクタ電極１２に備えるバリア金属１２ａがｐ型領域４ｂの表面上だけでなく、ｐ+型領域４ａの表面上にも形成されるようにしている。バリア金属１２ａと半導体との接触状態は、バリア金属１２ａを構成する金属材料と半導体の不純物濃度との関係によって決まるため、バリア金属１２ａをｐ+型領域４ａとｐ型領域４ｂの両方の表面上に形成したとしても、ｐ+型領域４ａとｐ型領域４ｂの不純物濃度により、接触状態を変えることができる。そして、本実施形態でも、第１実施形態と同様に、ｐ+型領域４ａよりもｐ型領域４ｂが低不純物濃度となるようにしており、その不純物濃度がバリア金属１２ａとショットキー接触させられる濃度に設定されている。このため、バリア金属１２ａがｐ+型領域４ａに対してはオーミック接触させられ、ｐ型領域４ｂに対してはショットキー接触させられるようにすることができる。
【００８６】
このように、バリア金属１２ａがｐ型領域４ｂの表面上だけでなく、ｐ+型領域４ａの表面上にも形成されるようにしても、第１実施形態と同様の効果を得ることができる。また、バリア金属１２ａをｐ+型領域４ａとｐ型領域４ｂの両方の表面上に形成する場合、バリア金属１２ａのパターニングが容易となり、マスクずれなどの影響も受け難くなるという効果も得られる。
【００８７】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対してコレクタ領域４の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８８】
図１７は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。この図に示すように、本実施形態では、コレクタ領域４を構成するｐ+型領域４ａの横にｐ型領域４ｂを配置しているが、ｐ+型領域４ａの下方にはｐ型領域４ｂが形成されておらず、ｐ+型領域４ａがｐ型領域４ｂには覆われていない構造としている。
【００８９】
このように、ｐ+型領域４ａがｐ型領域４ｂにて覆われていない構造とされていても良い。このような構造であっても、第１実施形態と同様の効果を得ることができる。
【００９０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９１】
図１８は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。この図に示すように、ｐ-型シリコン基板３１の上にｎ-型層３２を形成したものを半導体基板として用いている。そして、ｎ-型層３２によってｎ-型ドリフト層２を構成し、ｎ-型ドリフト層２の表面からｐ-型シリコン基板３１に達するように、ｐ+型分離領域３３が形成されている。このｐ+型分離領域３３は、横型ＩＧＢＴの周囲を囲むように形成されており、このｐ+型分離領域３３とｎ-型ドリフト層２とのＰＮ接合により、接合分離構造が構成されている。なお、半導体基板３０の裏面側にはＧＮＤパターン３４が形成されており、このＧＮＤパターン３４が接地されることで、ｐ-型シリコン基板３１が接地されるようにしてある。
【００９２】
このように、半導体基板３０としてｐ-型シリコン基板３１のような単なるシリコン基板などを用いた、接合分離型の横型ＩＧＢＴとしても良い。
【００９３】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態も、第１実施形態に対して半導体基板としてＳＯＩ基板１以外のものを用いたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００９４】
図１９は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。この図に示すように、ポリシリコンにて構成される半導体基板４０を用いて、半導体基板４０内の横型ＩＧＢＴの形成領域を囲むようにシリコン酸化膜４１を形成すると共に、そのシリコン酸化膜４１の内側をｎ-型シリコン層４２としている。このｎ-型シリコン層４２をｎ-型ドリフト層２として、横型ＩＧＢＴを形成している。つまり、誘電体分離型（Dielectric  Isolation）の横型ＩＧＢＴとしている。なお、半導体基板４０の裏面側にはＧＮＤパターン４３が形成されており、このＧＮＤパターン４３が接地されることで、半導体基板４０が接地されるようにしてある。
【００９５】
このように、半導体基板４０としてポリシリコンにて構成される基板内に、シリコン酸化膜４１などの絶縁膜で囲むようにｎ-型ドリフト層２を配置したものを用いた、誘電体分離型の横型ＩＧＢＴとしても良い。
【００９６】
（他の実施形態）
上記各実施形態では、ｐ+型領域４ａが短冊状に形成された構造となるようにしている。このような形態は単なる一例を示したに過ぎず、ｐ+型領域４ａが短冊状以外の形状とされていても良い。
【００９７】
図２０は、横型ＩＧＢＴの他の例を示すコレクタ領域４の上面レイアウト図である。この図に示されるように、ｐ+型領域４ａがｐ型領域４ｂ内において複数に分断されたドット状に配置されたレイアウトとされていても良い。ホールの注入量は、ｐ+型領域４ａのトータルの面積（体積）に依存するため、ｐ+型領域４ａを分断した場合には、分断しない場合と比較して、１つ１つのｐ+型領域４ａの幅を広げることができる。このため、ｐ+型領域４ａを形成するためのマスク開口幅を広げることができ、容易にマスク形成できるため、よりｐ+型領域４ａを容易に形成することができる。勿論、ドット状に限らず、ｐ+型領域４ａを櫛歯状にレイアウトしても良いし、それ以外の形状としても良い。
【００９８】
さらに、上記実施形態に対して、活性層１ｃの裏面、つまり埋込酸化膜１ｂと接触させられる部位に、図２１に示すように、活性層１ｃよりも高不純物濃度となるｎ型不純物領域２０を備えることでより高耐圧化を行う構造とすることも可能である。このような構造とする場合、各部の不純物濃度を第１実施形態で説明した濃度から若干変更するのが好ましい。例えば、ｎ型不純物領域２０を厚さ４μｍ、ｎ型不純物濃度が１．２５×１０16ｃｍ-3とする場合、活性層１ｃのうちのｎ型不純物領域２０以外の部分のｎ型不純物濃度を１．０×１０14ｃｍ-3程度にすると好ましい。
【００９９】
また、上記各実施形態では、横型ＩＧＢＴについて説明したが、本発明を縦型ＩＧＢＴに適用することもできる。図２２は、本実施形態にかかるｎチャネルの横型ＩＧＢＴの断面構成を示した図である。この図に示すように、ｎ-型ドリフト層２の裏面にＦＳ層となるｎ型バッファ層５を介してｐ型のコレクタ領域４が形成されている。ｎ-型ドリフト層２の表面側には、チャネルｐウェル層６が形成されていると共に、チャネルｐウェル層６の表層部にｎ+型エミッタ領域７およびｐ型コンタクト層８が形成され、ｎ+型エミッタ領域７およびチャネルｐウェル層６を貫通してｎ-型ドリフト層２に至るようにトレンチ１５が形成されている。また、トレンチ１５内にゲート絶縁膜１０を介してドープドＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１が配置されている。さらに、層間絶縁膜１６を介してエミッタ電極１３や図示しないゲート配線が形成され、コンタクトホールを介して、エミッタ電極１３がｎ+型エミッタ領域７およびｐ型コンタクト層８に接続されていると共に、ゲート配線がゲート電極１１に接続されている。そして、裏面側において、コレクタ領域４にコレクタ電極１２が接続されることで縦型ＩＧＢＴが構成される。
【０１００】
このような縦型ＩＧＢＴにおいて、コレクタ領域４をｐ+型領域４ａとｐ型領域４ｂとによって構成し、ｐ+型領域４ａではコレクタ電極１２がオーミック接触させられ、ｐ型領域４ｂではコレクタ電極１２がショットキー接触させられるようにする。このような構成とすることで、横型ＩＧＢＴと同様の効果を得ることができる。
【符号の説明】
【０１０１】
１    ＳＯＩ基板
１ａ  支持基板
１ｂ  埋込酸化膜
１ｃ  活性層
２    ｎ-型ドリフト層
４    コレクタ領域
４ａ  ｐ+型領域（高不純物濃度領域）
４ｂ  ｐ型領域（低不純物濃度領域）
５    ｎ型バッファ層
６    チャネルｐウェル層
７    ｎ+型エミッタ領域
１０  ゲート絶縁膜
１１  ゲート電極
１２  コレクタ電極
１３  エミッタ電極
１４  抵抗層
２０  ｎ型不純物領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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