(57)【特許請求の範囲】
【請求項１】
第１及び第２入力ポートを含む平衡入力端子と、
第１及び第２出力ポートを含む平衡出力端子と、
前記第１入力ポート及び前記第１出力ポートの間に接続され、第１コイル素子を含む第１共振回路と、
前記第２入力ポート及び前記第２出力ポートの間に接続され、第２コイル素子を含む第２共振回路と、
前記第１共振回路の後段に直列接続され、第３コイル素子を含む第３共振回路と、
前記第２共振回路の後段に直列接続され、第４コイル素子を含む第４共振回路と、
複数の磁性体シートを積層してなり、前記第１コイル素子及び前記第２コイル素子が内蔵された第１磁性体層と、
複数の磁性体シートを積層してなり、前記第３コイル素子及び前記第４コイル素子が内蔵された第２磁性体層と、
前記第１磁性体層と前記第２磁性体層との間に形成される非磁性体層と、を備え、
前記第１コイル素子及び前記第２コイル素子は、それぞれから生じる磁束が閉磁路を構成するよう配置され、かつ相互インダクタンスにより互いに結合しており、前記第３コイル素子及び前記第４コイル素子は、それぞれから生じる磁束が閉磁路を構成するよう配置され、かつ相互インダクタンスにより互いに結合している、チップ型バランスフィルタ。
【請求項２】
前記第１及び前記第２コイル素子の巻回軸方向から平面視したとき、前記第１及び前記第２コイル素子の開口が互いに隣接するように、前記第１及び前記第２コイル素子は前記第１磁性体層に形成され、
前記第３及び前記第４コイル素子の巻回軸方向から平面視したとき、前記第３及び前記第４コイル素子の開口が互いに隣接するように、前記第３及び前記第４コイル素子は前記第２磁性体層に形成される、請求項１に記載のチップ型バランスフィルタ。
【請求項３】
前記第１〜第４コイル素子の各巻回軸方向から平面視したとき、前記第１〜前記第４コイル素子はそれぞれ互いに異なる領域に形成されている、請求項１又は２に記載のチップ型バランスフィルタ。
【請求項４】
前記第１〜第４共振回路は、前記第１〜第４コイル素子と並列接続された第１〜第４コンデンサ素子を含み、
前記第１〜第４コンデンサ素子は、前記第１磁性体層、前記非磁性体層及び前記第２磁性体層を含む積層体に実装されている、請求項１〜３のいずれかに記載のチップ型バランスフィルタ。
【請求項５】
前記第１共振回路の前段に直列接続され、第５コイル素子を含む第５共振回路と、
前記第２共振回路の前段に直列接続され、第６コイル素子を含む第６共振回路と、
複数の磁性体シートを積層してなり、前記第５コイル素子及び前記第６コイル素子が形成された第３磁性体層と、をさらに備え、
前記第３磁性体層と前記第１磁性体層との間に非磁性体層が形成されている、請求項１〜３のいずれかに記載のチップ型バランスフィルタ。
【請求項６】
前記第１〜第６コイル素子の各巻回軸方向から平面視したとき、前記第１〜第６コイル素子はそれぞれ互いに異なる領域に形成されている、請求項５に記載のチップ型バランスフィルタ。
【請求項７】
請求項１〜６のいずれかに記載のチップ型バランスフィルタを備える、電力線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平衡入力端子・平衡出力端子の間に少なくとも２つの共振回路が接続されたバランスフィルタ及びチップ型バランスフィルタ、並びにこれらを備えた電力線通信装置に関する。
【背景技術】
【０００２】
電力線通信（ＰＬＣ：Ｐｏｗｅｒ  Ｌｉｎｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）は、電力線を通信回路として利用する技術である。電力線通信では、例えば家庭やオフィスのようなエリア内に張り巡らされた既設の電力線が通信に用いられる。電力線通信技術によれば、新たな通信ケーブルを敷設する必要がなく、上記エリア内に通信ネットワークを手軽に構築することができる。以下、従来の電力線通信装置の一例として、特許文献１に記載されたものについて説明する。
【０００３】
従来の電力線通信装置は、特許文献１ではＰＬＣモデムと称され、ＲＦ回路やカプラ等を介して電力線に接続される。ＲＦ回路は、より具体的に述べると、受信経路上に、電力線からの受信信号に重畳されたノイズを取り除くためのバランスフィルタを有している。
【０００４】
従来のバランスフィルタは、図１２に示すように、互いに平衡関係にある正相信号及び逆相信号を伝送する一対の線路６０１，線路６０２と、該線路６０１，６０２に配置されたＬＣ並列共振回路２５１ａ３，２５１ａ４とを備えている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２３２２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記バランスフィルタの小型化又は積層化を進めようとすると、各ＬＣ並列共振回路２５１ａ３，２５１ａ４（図１２参照）が有するコイル素子の配置によっては、各コイル素子から生じる磁界が結合してしまう。このように磁界が結合すると、各コイル素子のインダクタンスが変化するとともに、各コイル素子のＱ値が劣化することがある。その結果、バランスフィルタの挿入により大きな損失が生じたり、バランスフィルタの通過特性がなまったりしてしまう。そのため、従来のバランスフィルタには小型化が難しいという問題点があった。特に多段のバランスフィルタの場合、インダクタンスの変化はフィルタ特性に大きな影響を与えるため、性能劣化の原因となる。
【０００７】
上記問題点に鑑み、本発明の目的は、小型化可能なチップ型バランスフィルタ、及びこれを備えた電力線通信装置を提供することである。
【課題を解決するための手段】
【０００９】
また、本発明の第１の態様に係るチップ型バランスフィルタは、第１及び第２入力ポートを含む平衡入力端子と、第１及び第２出力ポートを含む平衡出力端子と、前記第１入力ポート及び前記第１出力ポートの間に接続され、第１コイル素子を含む第１共振回路と、前記第２入力ポート及び前記第２出力ポートの間に接続され、第２コイル素子を含む第２共振回路と、前記第１共振回路の後段に直列接続され、第３コイル素子を含む第３共振回路と、前記第２共振回路の後段に直列接続され、第４コイル素子を含む第４共振回路と、複数の磁性体シートを積層してなり、前記第１コイル素子及び前記第２コイル素子が内蔵された第１磁性体層と、複数の磁性体シートを積層してなり、前記第３コイル素子及び前記第４コイル素子が内蔵された第２磁性体層と、前記第１磁性体層と前記第２磁性体層との間に形成される非磁性体層と、を備え、前記第１コイル素子及び前記第２コイル素子は、それぞれから生じる磁束が閉磁路を構成するよう配置され、かつ相互インダクタンスにより互いに結合しており、前記第３コイル素子及び前記第４コイル素子は、それぞれから生じる磁束が閉磁路を構成するよう配置され、かつ相互インダクタンスにより互いに結合している。
【００１０】
また、本発明の第２の態様に係る電力線通信装置は、前記チップ型バランスフィルタを備えている。
【発明の効果】
【００１１】
本発明の各態様によれば、チップ型バランスフィルタ、及びこれを備えた電力線通信装置を小型化することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係るバランスフィルタの構成を示す回路図である。
【図２】図１のバランスフィルタ内で形成される各閉磁路を示す模式図である。
【図３】図１のバランスフィルタの素子値及びコイル間の結合係数の一例を示す図である。
【図４】本バランスフィルタの遮断特性及び挿入損失特性の一例を示すグラフである。
【図５】第２の実施形態に係るチップ型バランスフィルタの縦断面図である。
【図６】（Ａ）は、チップ型バランスフィルタの第４非磁性体層の上層側の非磁性体シートの上面図であり、（Ｂ）は、同非磁性体層の下層側の非磁性体シートの上面図である。
【図７】（Ａ）〜（Ｅ）は、第３磁性体層を構成する各磁性体シート部材を示す上面図である。
【図８】（Ａ）は、第３非磁性体層を構成する非磁性体シートの上面図であり、（Ｂ）〜（Ｆ）は、第２磁性体層を構成する各磁性体シート層の上面図である。
【図９】（Ａ）は、第２非磁性体層を構成する非磁性体シートの上面図であり、（Ｂ）〜（Ｆ）は、第１磁性体層を構成する各磁性体シートの上面図である。
【図１０】（Ａ）は、チップ型バランスフィルタを構成する第１非磁性体層のシート状部材の上面側を示す図であり、（Ｂ）は、同シート状部材の下面側を示す図である。
【図１１】第３の実施形態に係る電力線通信装置の構成を示すブロック図である。
【図１２】従来のバランスフィルタの構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、図１〜図４を参照して、第１の実施形態に係るバランスフィルタについて詳説する。図１において、バランスフィルタは、第１及び第２入力ポートＰ１，Ｐ２を有する平衡入力端子１と、第１及び第２出力ポートＰ３，Ｐ４を有する平衡出力端子２とを備えている。本バランスフィルタにおいては、第１入力ポートＰ１及び第１出力ポートＰ３の間に第１信号経路３が、また、第２入力ポートＰ２及び第２出力ポートＰ４の間に第２信号経路４が形成される。これら第１及び第２信号経路３，４により、差動信号が伝送される平衡伝送線路（差動伝送線路）が構成される。差動信号は、正相信号と、該正相信号に対し１８０度の位相差を有する逆相信号とからなる。
【００１４】
第１信号経路３には第１共振回路３１が設けられる。第１共振回路３１には、第１コイル素子Ｌ２１及び第１コンデンサ素子ＣＰ１１が並列接続される。第２信号経路４には第２共振回路４１が設けられる。第２共振回路４１には、第２コイル素子Ｌ２２及び第２コンデンサ素子ＣＰ１２が並列接続される。各共振回路３１，４１は、例えばローパスフィルタとして機能する。
【００１５】
また、図１に示すように、第１及び第２コイル素子Ｌ２１，Ｌ２２は相互インダクタンスＭ１を介して接続される。また、平衡入力端子１に差動信号が与えられると、各コイル素子Ｌ２１，Ｌ２２から磁束が発生する。図２に示すように、この磁束が閉磁路を構成するよう、第１及び第２コイル素子Ｌ２１，Ｌ２２は配置される。つまり、両コイル素子Ｌ２１，Ｌ２２は互いに逆相で磁界結合している。なお、両コイル素子Ｌ２１，Ｌ２２は近接していることが好ましい。
【００１６】
上述のとおり、各コイル素子Ｌ２１，Ｌ２２からの磁束は閉磁路を構成し、かつ両コイル素子Ｌ２１，Ｌ２２は互いに磁気結合している。この構成によれば、両コイル素子Ｌ２１，Ｌ２２のインダクタンス値は、２個のコイルが磁気結合等していない場合と比較すると、見かけ上大きくなる。その結果、両コイル素子Ｌ２１，Ｌ２２を小型化でき、さらには両コイル素子のＱ値の劣化を抑えることができる。このようにＱ値の劣化を抑えることで、低挿入損失で急峻な遮断特性を有する小型のバランスフィルタを提供することが可能となる。
【００１７】
また、本バランスフィルタでは、図１に示すように、第１信号経路３上で第１共振回路３１及び第１出力ポートＰ３の間に、第３共振回路３２が直列接続される。第３共振回路３２には、第３コイル素子Ｌ３１及び第３コンデンサ素子ＣＰ２１が並列に接続される。また、第２信号経路４上で第２共振回路４１及び第２出力ポートＰ４の間に、第４共振回路４２が直列接続される。第４共振回路４２には、第４コイル素子Ｌ３２及び第４コンデンサ素子ＣＰ２２が並列に接続される。
【００１８】
ここで、両コイル素子Ｌ３１，Ｌ３２は、両コイル素子Ｌ２１，Ｌ２２の場合と同様に、互いに逆相で磁界結合している。なお、両コイル素子Ｌ３１，Ｌ３２間の相互インダクタンスはＭ２である。
【００１９】
本バランスフィルタでは、共振回路３２，４２を共振回路３１，４１の後段に直列接続することで、２次のローパスフィルタが構成される。これにより、１次のみのものよりも急峻な遮断特性を有するローパスフィルタを実現することが可能となる。なお、本実施形態では２次のローパスフィルタを例示したが、これに限らず、３次以上のローパスフィルタを本バランスフィルタは備えていても構わない。
【００２０】
また、本バランスフィルタでは、第１信号経路３上で第１共振回路３１及び第１入力ポートＰ１の間に、第５共振回路３３が直列に接続される。第５共振回路３３は、第５コンデンサ素子ＣＨ１１及び第５コイル素子Ｌ１１を含む直列共振回路である。また、第２信号経路４上で第２共振回路４１及び第２入力ポートＰ２の間に、第６共振回路４３が直列に接続される。第６共振回路４３は、第６コンデンサ素子ＣＨ１２及び第６コイル素子Ｌ１２を含む直列共振回路である。
【００２１】
ここで、両コイル素子Ｌ１１，Ｌ１２は、両コイル素子Ｌ２１，Ｌ２２の場合と同様に、互いに逆相で磁界結合している。なお、両コイル素子Ｌ１１，Ｌ１２間の相互インダクタンスはＭ３である。
【００２２】
共振回路３３，４３により、前記ローパスフィルタの通過帯域における低周波数帯の信号が遮断される。これにより、本バランスフィルタはバンドパスフィルタとして機能することになる。
【００２３】
以上の構成のバランスフィルタにおいて、第１及び第２入力ポートＰ１，Ｐ２には正相信号及び逆相信号が入力される。入力正相信号は、共振回路３１〜３３からなるバンドパスフィルタにより所定の通過帯域に含まれる信号成分のみ抽出され、周波数選択された正相信号が第１出力ポートＰ３から出力される。また、入力逆相信号は、共振回路４１〜４３からなるバンドパスフィルタにより上記と実質同一の通過帯域に含まれる信号成分のみ抽出され、周波数選択された逆相信号が第２出力ポートＰ４から出力される。
【００２４】
本実施形態では、第１信号経路３上の各コイル素子Ｌ２１，Ｌ３１，Ｌ１１が実質的に互いに結合しないように、本バランスフィルタは構成される。同様に、第２信号経路４上の各コイル素子Ｌ２２，Ｌ３２，Ｌ１２も相互に結合していない。もし同一信号経路上のコイル同士が結合してしまうと、バランスフィルタが周波数選択性を有さなくなる。例えば図１のコイル素子Ｌ２１，Ｌ３１の結合度が極端に高い場合（例えば結合係数ｋが１の場合）、共振回路３１，３２からなるフィルタは全域通過フィルタになってしまう。よって、同一信号経路上のコイル素子同士は結合させないようにしている。なお、結合度が低い場合には、バランスフィルタは周波数選択性を有するものの、減衰させたい周波数帯域の減衰量が小さくなってしまう傾向がみられる。
【００２５】
また、第１信号経路３と第２信号経路４とは複数のコンデンサ素子により容量結合される。図１の例では、共振回路３１，４１の入力端同士が第７コンデンサ素子Ｃ１で接続される。また、共振回路３１，４１の出力端同士が第８コンデンサ素子Ｃ２で、さらに、共振回路３２，４２の出力端同士が第９コンデンサ素子Ｃ３により接続される。また、共振回路３１，４１の素子値は互いに実質的に同一である。また、共振回路３２，４２の素子値も実質的に同一であり、共振回路３３，４３の素子値も実質的に同一である。したがって、コンデンサ素子Ｃ１〜Ｃ３にて正相信号及び逆相信号の電位中点（図１の仮想グランドａ）が来る。このように、第１信号経路３上の各回路と第２信号経路４上の各回路とは十分な対称性を有することになる。なお、第１信号経路３と第２信号経路４とは、容量結合に限らず、コイル素子を介して結合されても構わない。
【００２６】
ここで、図３に示すように、コイル素子Ｌ２１，Ｌ２２のインダクタンス値を３３０ｎＨとし、コイル素子Ｌ３１，Ｌ３２については４５０ｎＨとし、さらにコイル素子Ｌ１１，Ｌ１２については５５０ｎＨとする。また、コンデンサ素子ＣＰ１１，ＣＰ１２の容量値を６２ｐＦとし、コンデンサ素子ＣＰ２１，ＣＰ２２については３９ｐＦとし、さらにコンデンサ素子ＣＨ１１，ＣＨ１２については９８０ｐＦとする。また、コンデンサ素子Ｃ１，Ｃ２，Ｃ３の容量値を３３ｐＦ、１８ｐＦ及び１２ｐＦとする。また、対称関係にある２個のコイル間の結合係数ｋをそれぞれ０．１とする。
【００２７】
上述の素子値の例では、本バランスフィルタ（バンドパスフィルタ）は、図４のような遮断特性を有する。図４において、高域側のカットオフ周波数は、ｍ１で示されるように、概ね３．５ｄＢのゲイン低下点（−３．５ｄＢ  Ｃｏｍｐｒｅｓｓｉｏｎ  Ｐｏｉｎｔ）で概ね３０．０ＭＨｚである。そして、本バランスフィルタは概ね３４．５ＭＨｚの周波数成分を４４．０ｄＢ程度減衰させる（ｍ３を参照）。また、低域側のカットオフ周波数は、ｍ２で示すように、概ね３．７ｄＢのゲイン低下点で概ね２．０ＭＨｚである。また、本バランスフィルタは、１６０．０ｋＨｚ付近の周波数成分を概ね１５．７ｄＢ減衰させる（ｍ４を参照）。また、本バランスフィルタの挿入損失については、０〜５０ＭＨｚ帯の広周波数帯域にわたり低損失が実現されている。
【００２８】
なお、本バランスフィルタにおいては、２次のローパスフィルタの素子値を調整することで、図４の遮断特性曲線に示されるように、高域側の異なる周波数位置に２個の減衰極が作られている。
【００２９】
以上説明した通り、本バランスフィルタでは、まず、第１及び第２コイル素子Ｌ２１，Ｌ２２により、閉磁路を構成している。第３及び第４コイル素子Ｌ３１，Ｌ３２、さらに、第５及び第６コイル素子Ｌ１１，Ｌ１２も同様である。これにより、例えば各コイル素子の巻き数を相対的に減らすことが可能となる。さらに、第１及び第２コイル素子Ｌ２１，Ｌ２２は磁気的に結合されている。第３及び第４コイル素子Ｌ３１，Ｌ３２、さらに第５及び第６コイル素子Ｌ１１，Ｌ１２も同様である。磁気結合により、これらコイル素子が磁気的に結合していない場合と比較して、各コイル素子の見かけ上のインダクタンスを大きくすることができる。上記２つの技術的特徴により、各コイル素子を従来よりも小型化でき、さらにはＱ値の劣化も抑えることが可能となる。さらには、低挿入損失で急峻な遮断特性を有しており小型のバランスフィルタを提供することが可能となる。
【００３０】
また、本バランスフィルタでは、第１信号経路３上の各コイル素子は実質的に相互に結合しておらず、第２信号経路４上の各コイル素子も実質的に結合していない。これによって、例えば正相信号成分が第７コンデンサ素子Ｃ１を超えて第２共振回路４１の第２コイル素子Ｌ２２に入力されないため、逆相信号に位相変化が生じず、その結果、正相信号と逆相信号の位相差１８０度を確実に維持できるようになる。
【００３１】
（第２の実施形態）
次に、図５〜図１０を参照して、第２の実施形態に係るチップ型バランスフィルタについて詳説する。本チップ型バランスフィルタは、第１の実施形態のバランスフィルタを表面実装型部品としたものである。それゆえ、図５〜図１０のチップ型バランスフィルタにおいて、図１〜図４に示したバランスフィルタの構成に相当するものについては、それぞれの説明を省略する。
【００３２】
図５に示すように、チップ型バランスフィルタは、略直方体形状の積層体チップ５０を備える。積層体チップ５０においては、下面側から上面側に向けて第１非磁性体層５１、第１磁性体層５２、第２非磁性体層５３、第２磁性体層５４、第３非磁性体層５５、第３磁性体層５６及び第４非磁性体層５７がこの順番で積層される。各非磁性体層５１，５３，５５，５７は、相対的に低い透磁率（例えばμ＝１）のフェライト等からなるシート状部材からなる。それに対し、各磁性体層５２，５４，５６は、各前記非磁性体層の透磁率より高い透磁率（例えばμ＝１００）を有するフェライト等からなるシート状部材を複数枚積層して構成される。磁性体層５２，５４，５６を非磁性体層５１，５３，５５，５７で挟むことにより、各磁性体層内に形成されたコイル素子は、他の磁性体層内に形成されたコイル素子との間で磁界結合が発生しにくくなる。これは、磁性体層内に形成されたコイル素子によって発生した磁路がその磁性体層内で閉磁路となるためである。なお、以下の説明では、各非磁性体層を構成するシート状部材を、非磁性体シートと称し、各磁性体層を構成するシート状部材を、磁性体シートと称する。また、図５には各磁性体層及び各非磁性体層も断面を示しているが、図示の都合上、これらにはハッチングをつけていない。
【００３３】
まず、最下層となる第１非磁性体層５１は、図５及び図１０に示すように、非磁性体シート５１ａを有する。ここで、図１０（Ａ）は非磁性体シート５１ａの上面を、また、図１０（Ｂ）は非磁性体シート５１ａの下面を示している。この下面（つまり、積層体チップ５０の背面）には、プリント配線板等に実装可能にするため、金属導体からなる入力ポートＰ１，Ｐ２及び出力ポートＰ３，Ｐ４が形成される（図１０（Ｂ）を参照）。さらに、非磁性体シート５１ａには、図１０（Ａ），（Ｂ）に示すように、複数のビアが形成される。具体的には、第１入力ポートＰ１を導通するように１つのビアが形成され、同様に、第２入力ポートＰ２、第１及び第２出力ポートＰ３，Ｐ４を導通するよう、１つずつビアが形成される。なお、例示的に、図１０（Ａ）では、１つのビアに参照符号５１ｂを付している。
【００３４】
次に、最上層の第４非磁性体層５７について説明する。第４非磁性体層５７は、図６（Ａ），（Ｂ）に示すように２枚の非磁性体シート５７ａ，５７ｂを有する。非磁性体シート５７ａは上側に積層され、非磁性体シート５７ｂは下側に積層される。非磁性体シート５７ａの上面には、図６（Ａ）においてハッチング部分で示すように金属導体性のランドが形成される。各ランドには第１の実施形態で述べたコンデンサ素子（それぞれを点線で図示）が実装される。さらに、非磁性体シート５７ａには、各ランドと導通するビアが形成される。また、非磁性体シート５７ｂには、図６（Ｂ）に示すように、金属導体性のパターン配線と、複数のビアが形成される。なお、例示的に、図６（Ａ）では、１つのランドに参照符号５７ｃを付しており、図６（Ｂ）では、１つのパターン配線に参照符号５７ｄを、また、１つのビアに参照符号５７ｅを付している。
【００３５】
なお、図５に示すように、コンデンサ素子ＣＨ１１，ＣＨ１２の入力端子電極が前述の入力ポートＰ１，Ｐ２と電気的に接続するように、各層５１〜５７には適宜ビア及びランドが形成される。
【００３６】
次に、３，４層目となる第３非磁性体層５５及び第２磁性体層５４（図５参照）について説明する。まず、図８（Ａ）に示すように、第３非磁性体層５５は、複数のビアが形成された非磁性体シート５５ａを有する。この非磁性体シート５５ａは、磁性体層５４，５６の磁気シールド層として、コイル素子Ｌ１１，Ｌ１２とコイル素子Ｌ３１，Ｌ３２との間の磁界結合を抑えるように働く。なお、図８（Ａ）では便宜上、１つのビアに参照符号５５ｂを付している。
【００３７】
また、図８（Ｂ）〜（Ｆ）に示すように、第２磁性体層５４は、コイル素子Ｌ１１，Ｌ１２が形成される磁性体シート５４ａ〜５４ｅを有する。コイル素子Ｌ１１，Ｌ１２は内部電極Ｌ１１ａ〜Ｌ１１ｅ，Ｌ１２ａ〜Ｌ１２ｅを有する。これら内部電極Ｌ１１ａ〜Ｌ１１ｅ，Ｌ１２ａ〜Ｌ１２ｅは、各磁性体シート５４ａ〜５４ｅの下面に形成される。内部電極Ｌ１１ａ〜Ｌ１１ｅは、反時計回りの螺旋形状を有するコイル素子Ｌ１１を形成するように、ビアにより電気的に接続される。また、コイル素子Ｌ１２が時計回りの螺旋形状を有するように、内部電極Ｌ１２ａ〜Ｌ１２ｅはビアにより電気的に接続される。
【００３８】
また、コイル素子Ｌ１１は、磁性体シート５４ｅ側の入力端子電極ＩＮにてコンデンサ素子ＣＨ１１の出力端子電極ＯＵＴ（図６（Ａ）参照）と接続される。コイル素子Ｌ１２は、磁性体シート５４ａ側の入力端子電極ＩＮにてコンデンサ素子ＣＨ１２の出力端子電極ＯＵＴ（図６（Ａ）参照）と接続される。
【００３９】
次に、５，６層目となる第２非磁性体層５３及び第１磁性体層５２（図５参照）について説明する。まず、第２非磁性体層５３は、図９（Ａ）に示すように、複数のビアが形成された非磁性体シート５３ａを有する。この非磁性体シート５３ａは、磁性体層５２，５４の磁気シールド層として、コイル素子Ｌ１１，Ｌ１２とコイル素子Ｌ２１，Ｌ２２との間の磁界結合を抑えるように働く。なお、図９（Ａ）では１つのビアに参照符号５３ｂを付している。
【００４０】
図９（Ｂ）〜（Ｆ）に示すように、第１磁性体層５２は、コイル素子Ｌ２１，Ｌ２２が形成される磁性体シート５２ａ〜５２ｅを有する。各磁性体シート５２ａ〜５２ｅの下面には、コイル素子Ｌ２１を構成する内部電極Ｌ２１ａ〜Ｌ２１ｅと、コイル素子Ｌ２２を構成する内部電極Ｌ２２ａ〜Ｌ２２ｅとが形成される。反時計回りの螺旋形状を有するコイル素子Ｌ２１が形成されるよう、内部電極Ｌ２１ａ〜Ｌ２１ｅは接続される。また、時計回りの螺旋形状を有するコイル素子Ｌ２２が形成されるよう、内部電極Ｌ２２ａ〜Ｌ２２ｅは接続される。
【００４１】
また、コイル素子Ｌ２１は、磁性体シート５２ｅ側の入力端子電極ＩＮにて、コイル素子Ｌ１１の出力端子電極ＯＵＴ（図８（Ｂ）参照）、コンデンサ素子Ｃ１，ＣＰ１１の各出力端子電極ＯＵＴ（図６（Ａ）参照）と接続される。コイル素子Ｌ２２は、磁性体シート５２ａ側の入力端子電極ＩＮにてコイル素子Ｌ１２の出力端子電極ＯＵＴ（図８（Ｆ）参照）、コンデンサ素子Ｃ１，ＣＰ１２の各出力端子電極ＯＵＴ（図６（Ａ）参照）と接続される。
【００４２】
次に、上から２層目の第３磁性体層５６（図５参照）について説明する。図７（Ａ）〜（Ｅ）に示すように、第３磁性体層５６は、磁性体シート５６ａ〜５６ｅを有する。各磁性体シート５６ａ〜５６ｅの下面には、コイル素子Ｌ３１を構成する内部電極Ｌ３１ａ〜Ｌ３１ｅと、コイル素子Ｌ３２を構成する内部電極Ｌ３２ａ〜Ｌ３２ｅとが形成される。反時計回りの螺旋形状を有するコイル素子Ｌ３１が形成されるよう、内部電極Ｌ３１ａ〜Ｌ３１ｅは接続される。また、時計回りの螺旋形状を有するコイル素子Ｌ３２が形成されるよう、内部電極Ｌ３２ａ〜Ｌ３２ｅは接続される。
【００４３】
コイル素子Ｌ３１は、磁性体シート５６ｅ側の入力端子電極ＩＮにて、コイル素子Ｌ２１の出力端子電極ＯＵＴ（図９（Ｂ）参照）、コンデンサ素子ＣＰ１１の出力端子電極ＯＵＴ（図６（Ａ）参照）、コンデンサ素子ＣＰ２１の入力端子電極ＩＮ及びコンデンサ素子Ｃ２の一方の端子電極と接続される。また、コイル素子Ｌ３１は、磁性体シート５６ａ側の出力電極ＯＵＴにて、コンデンサ素子ＣＰ２１の出力端子電極ＯＵＴ（図６（Ａ）参照）、コンデンサ素子Ｃ２の他方の端子電極、及び第１出力ポートＰ３と接続される。
【００４４】
コイル素子Ｌ３２は、磁性体シート５６ｅ側の入力端子電極ＩＮにて、コイル素子Ｌ２２の出力端子電極ＯＵＴ（図９（Ｂ）参照）、コンデンサ素子ＣＰ１２の出力端子電極ＯＵＴ（図６（Ａ）参照）、コンデンサ素子ＣＰ２２の入力端子電極ＩＮ及びコンデンサ素子Ｃ２の一方の端子電極と接続される。また、コイル素子Ｌ３２は、磁性体シート５６ｅ側の出力電極ＯＵＴにて、コンデンサ素子ＣＰ２２の出力端子電極ＯＵＴ（図６（Ａ）参照）、コンデンサ素子Ｃ２の他方の端子電極、及び第２出力ポートＰ４と接続される。
【００４５】
上述した各コイル素子Ｌ１１，Ｌ１２を各巻回軸の方向から平面視したとき、それぞれの開口が隣接するよう、各コイル素子Ｌ１１，Ｌ１２は第２磁性体層５４内に配置されている。これにより、コイル素子Ｌ１１，Ｌ１２を通過する磁束が閉磁路を形成するようになる。ここで、各コイル素子Ｌ１１，Ｌ１２の場合と同様、各コイル素子Ｌ２１，Ｌ２２の開口が隣接するよう、各コイル素子Ｌ２１，Ｌ２２は第１磁性体層５２内に形成される。また、各コイル素子Ｌ３１，Ｌ３２も、同様の手法で第３磁性体層５６内に形成される。したがって、各コイル素子Ｌ３１，Ｌ３２を通過する磁束、及び各コイル素子Ｌ３１，Ｌ３２を通過する磁束はそれぞれ閉磁路を形成する。
【００４６】
また、各磁性体層は、上下に配置された２つの非磁性体層の間に形成されている。例えば、第１磁性体層５２は、第１非磁性体層５１及び第２磁性体層５３の間に形成されている。また、図５からも明らかなように、積層体チップ５０を上方から平面視した場合、コイル素子Ｌ１１はコイル素子Ｌ２１と異なる領域に形成されている。言い換えると、コイル素子Ｌ１１，Ｌ２１は、平面視で互いにオーバーラップしないように磁性体層５４，５２に形成される。このように、各磁性体層を非磁性体層で挟むこと、または閉磁路を形成するような回路構成とすることと併せて、各段のコイル素子を平面視したときに互いに重ならないように形成することで、異なる磁性体層内にある各段のコイル素子間の磁気結合をさらに小さく抑えることができる。コイル素子Ｌ２１，Ｌ２２も、コイル素子Ｌ１１，Ｌ２１と同様に形成される。また、コイル素子Ｌ２１，Ｌ２２は、平面視でコイル素子Ｌ３１，Ｌ３２と異なる領域、互いにオーバーラップしないように磁性体層５２，５６に形成される。以上のようにして、本チップ型バランスフィルタでは、コイル素子Ｌ１１，Ｌ２１及びＬ３１が、また、コイル素子Ｌ１２，Ｌ２２及びＬ３２は実質的に互いに結合しないように構成されている。
【００４７】
（第３の実施形態）
次に、図１１を参照して第３の実施形態に係る電力線通信装置について詳説する。図１１において、電力線通信装置は、大略的には、ＰＬＣ通信ブロック６０と、カプラ（トランス）７０と、電源回路８０とを備えている。
【００４８】
ＰＬＣ通信ブロック６０は、信号処理回路６１及びＲＦ回路６２を含んでいる。信号処理回路６１は、伝送信号に変復調を行うベースバンドＩＣ（以下、ＢＢＩＣという）、及びメモリ回路としてのＳＤＲＡＭ，ＦＲＯＭを有する。ＲＦ回路６２は、図示しないＤＡ変換回路、ＡＤ変換回路及び可変増幅回路等を有するアナログフロントエンドＩＣ（以下ＡＦＥという）、アッテネータ（以下ＡＴＴという）、バンドパスフィルタ（以下ＢＰＦという）６３、パワーアンプ（以下ＰＡという）、ローパスフィルタ（以下ＬＰＦという）、ＤＣ／ＤＣコンバータ（以下、ＤＣ／ＤＣという）を含んでいる。
【００４９】
カプラ７０及び電源回路８０は、コンセントを介して電力線９０と接続されている。この電源回路８０は、スイッチング電源等で構成されており、ＤＣ／ＤＣを介して、ＡＦＥやＢＢＩＣ等の必要な回路に電力を供給する。
【００５０】
カプラ７０は、電力線９０とＲＦ回路６２とを接続しており、コイルトランス及び結合コンデンサ等で構成される。
【００５１】
以上の構成を有する電力線通信装置は、例えば以下のように動作する。イーサネット（登録商標）を介して入力されたデータは、ＢＢＩＣに送られ、デジタル信号処理を施すことにより、デジタル送信データが生成される。生成されたデジタル送信データは、ＡＦＥによりアナログ信号に変換され、ＬＰＦ、ＰＡ及びカプラ７０を介して電力線９０に出力される。
【００５２】
一方、電力線９０からの受信信号は、カプラ７０及びＡＴＴを介してＢＰＦにて処理された後、ＡＦＥに入力される。ＡＦＥにおいて、入力信号に対し例えばゲイン調整等やデジタル信号への変換が行われ、こうして得られたデジタル信号はＢＢＩＣに送られる。ＢＢＩＣにおいては、入力デジタル信号に対しデジタル信号処理が施され、デジタルデータが再生される。こうして得られたデジタルデータは、イーサネット（登録商標）を介して出力される。
【００５３】
ここで、上記のＲＦ回路６２は、バンドパスフィルタ６３を備えている。このバンドパスフィルタ６３は、第１の実施形態で説明したバランスフィルタ、又は第２の実施形態で説明したチップ型バランスフィルタで構成される。
【００５４】
なお、前述したとおり、第１の実施形態で説明したバランスフィルタ、又は第２の実施形態で説明したチップ型バランスフィルタはローパスフィルタを構成しても良い。このようなローパスフィルタとして機能するバランスフィルタ又はチップ型バランスフィルタを、ＲＦ回路６２のデータ通信の送信系統に備わるローパスフィルタとして用いても構わない。
【産業上の利用可能性】
【００５５】
本発明は、典型的には、小型化可能なチップ型バランスフィルタ、及びこれを備えた電力線通信装置に好適である。他にも、本発明は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）やＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）のような、平衡伝送線路（差動伝送線路）を用いたインターフェイスにも適用可能である。
【符号の説明】
【００５６】
１  平衡入力端子
Ｐ１  第１入力ポート
Ｐ２  第２入力ポート
２  平衡出力端子
Ｐ３  第１出力ポート
Ｐ４  第２出力ポート
３１  第１共振回路
Ｌ２１  第１コイル素子
ＣＰ１１  第１コンデンサ素子
４１  第２共振回路
Ｌ２２  第２コイル素子
ＣＰ１２  第２コンデンサ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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