(57)【特許請求の範囲】
【請求項１】
注入される注入信号に同期して自励発振周波数の信号を発振する発振器を備える注入同期発振器において、
上記自励発振周波数と略同じ周波数ｆの逓倍数Ｎ分の１の周波数ｆ／Ｎの基準信号が入力されるともに該基準信号にトリガーされてパルス幅１／（２×ｆ）のパルスを生成するパルス発生回路と、
上記パルス発生回路で生成したパルスとタイミングが異なる少なくとも１つのパルスを生成するとともに該生成されたパルスと上記パルス発生回路で生成したパルスとを合わせて注入信号として出力するパルス数増倍回路と、
を備え、
上記パルス数増倍回路は、
上記パルス発生回路から出力され分岐された複数のパルスの全てまたは１つを除いてそれぞれ異なる遅延時間Ｍ／（２×ｆ）、但しＭは１を超え且つ２Ｎ未満の整数、となるように遅延する少なくとも１つの遅延回路と、
上記遅延回路から出力されるパルスを合成する、または上記遅延回路から出力されるパルスと上記除かれた１つのパルスを合成するＸＯＲ回路と、
を備える
ことを特徴とする注入同期発振器。
【請求項２】
上記遅延回路は、上記遅延時間が入力される制御電圧により可変され、
上記パルス数増倍回路は、上記発振器の出力信号を分周器により上記逓倍数で分周して上記ＸＯＲ回路に入力されるパルスの数と同じタイミングの異なる信号を出力し、上記ＸＯＲ回路に入力されるパルスと上記分周器から出力される信号の位相差の差分が零になる上記制御電圧を生成する制御電圧生成回路を備えることを特徴とする請求項１に記載の注入同期発振器。
【請求項３】
上記発振器の後段に配置される位相同期回路を備えることを特徴とする請求項１または２に記載の注入同期発振器。
【請求項４】
上記発振器の後段に配置される位相同期回路を備え、
上記遅延回路は、上記遅延時間が入力される制御電圧により可変され、
上記パルス数増倍回路は、上記位相同期回路の出力信号を分周器により上記逓倍数で分周して上記ＸＯＲ回路に入力されるパルスの数と同じタイミングの異なる信号を出力し、上記ＸＯＲ回路に入力されるパルスと上記分周器から出力される信号の位相差の差分が零になる上記制御電圧を生成する制御電圧生成回路を備えることを特徴とする請求項１に記載の注入同期発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、小型で軽量の無線信号に用いるマイクロ波またはミリ波の信号を発生する注入同期発振器に関するのである。
【背景技術】
【０００２】
マイクロ波またはミリ波帯の無線通信システムやレーダシステム、または光通信システムの送受信装置では、信号源回路に低位相雑音特性が要求されることがある。このような低位相雑音の信号源回路を実現する手段の一つとして注入同期発振器がある。
注入同期発振器の自励発振周波数をｆ’とし、ｆ’にほぼ等しい周波数をｆとし、ｆ／Ｎの周波数の基準信号より生成されたパルス信号を発振器に注入し、発振器の出力周波数をｆに同期させる。このとき、発振器からの出力信号の位相雑音は、基準信号の位相雑音から２０ｌｏｇ（Ｎ）ｄＢ増加した値となり、逓倍数Ｎのみで決定される。つまり、位相雑音の低い基準信号を用いることで、低位相雑音の出力信号が得られる（例えば、非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ｊｒｉ  Ｌｅｅ、他１名、「Ｓｔｕｄｙ  ｏｆ  Ｓｕｂｈａｒｍｏｎｉｃａｌｌｙ  Ｉｎｊｅｃｔｉｏｎ−Ｌｏｃｋｅｄ  ＰＬＬｓ」、”ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ”、ＩＥＥＥ、ＭＡＹ  ２００９、ＶＯＬ．４４、ＮＯ．５、ｐ．１５３９−１５５３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
注入同期発振器においては、ロックレンジが重要である。ロックレンジとは、注入同期がかかる範囲で、発振器の自励発振周波数ｆ’と注入同期時の出力周波数ｆとの差分の最大値のことである。注入同期動作時の発振器出力の位相雑音特性は、離調周波数がロックレンジより小さい領域では基準信号の位相雑音値から２０ｌｏｇ（Ｎ）増加した値となるが、離調周波数がロックレンジより大きな領域では、注入同期による位相雑音低減効果が得られず、発振器そのものの位相雑音特性となる。このため、ロックレンジは大きくすることが好ましいが、一般的に逓倍数Ｎが大きくなるほどロックレンジは小さくなる傾向があり、Ｎが大きな注入同期発振器では位相雑音低減効果が得られにくいという問題がある。例えば、非特許文献１における回路では、注入同期発振器を並列に接続し、個々の逓倍数を小さくすることで、Ｎが大きな場合でも位相雑音低減効果を得ている。しかし、Ｎが因数分解できない数の場合は、この構成を実現することができないという問題がある。
【０００５】
この発明は、前記のような課題を解決するためになされたものであり、逓倍数が任意の大きな数であっても、位相雑音が低減された注入同期発振器を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る注入同期発振器は、注入される注入信号に同期して自励発振周波数の信号を発振する発振器を備える注入同期発振器において、自励発振周波数と略同じ周波数ｆの逓倍数Ｎ分の１の周波数ｆ／Ｎの基準信号が入力されるともに該基準信号にトリガーされてパルス幅１／（２×ｆ）のパルスを生成するパルス発生回路と、パルス発生回路で生成したパルスとタイミングが異なる少なくとも１つのパルスを生成するとともに該生成されたパルスとパルス発生回路で生成したパルスとを合わせて注入信号として出力するパルス数増倍回路と、を備え、パルス数増倍回路は、パルス発生回路から出力され分岐された複数のパルスの全てまたは１つを除いてそれぞれ異なる遅延時間Ｍ／（２×ｆ）、但しＭは１を超え且つ２Ｎ未満の整数、となるように遅延する少なくとも１つの遅延回路と、遅延回路から出力されるパルスを合成する、または遅延回路から出力されるパルスと除かれた１つのパルスを合成するＸＯＲ回路と、を備える。
【発明の効果】
【０００７】
この発明に係る注入同期発振器は、パルス数増倍回路により発振器に注入されるパルスの数が数倍に増えるので、見かけ上注入信号の周波数が大きくなり、実効的な逓倍数が小さくなり、これにより、パルス数増倍回路を備えない従来の注入同期発振器に比べてロックレンジが大きくなり、位相雑音低減効果が得られる周波数範囲が広くなる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１に係る注入同期発振器の構成図である。
【図２】逓倍数Ｎが８、発振器６の自励発振周波数がｆ’Ｈｚとしたときの注入同期発振器の内部のタイミングチャートである。
【図３】この発明の実施の形態２に係る注入同期発振器の構成図である。
【図４】この発明の実施の形態３に係る注入同期発振器の構成図である。
【図５】この発明の実施の形態４に係る注入同期発振器の構成図である。
【図６】この発明の実施の形態５に係る注入同期発振器の構成図である。
【図７】この発明の実施の形態６に係る注入同期発振器の構成図である。
【発明を実施するための形態】
【０００９】
以下、本発明の注入同期発振器の好適な実施の形態につき図面を用いて説明する。
実施の形態１．
図１は、この発明の実施の形態１に係る注入同期発振器の構成図である。
この発明の実施の形態１に係る注入同期発振器は、発振器６の自励発振周波数ｆ’に略同じ周波数ｆを逓倍数Ｎで除算した値の周波数の基準信号が入力される基準信号入力端子１と、基準信号入力端子１に入力が接続されるとともに基準信号によりトリガーされてパルスを発生するパルス発生回路２と、パルス発生回路２が発生するパルスを遅延時間Ｍ／（２×ｆ）（但し、Ｍは１を超え且つ２Ｎ未満の整数）だけ遅延する遅延回路４ａと、パルス発生回路２が発生するパルスと遅延回路４ａが出力するパルスとの排他的論理和を出力するＸＯＲ回路５と、ＸＯＲ回路５から出力される電荷が注入されて発振し出力信号を出力する発振器６と、を備える。尚、遅延回路４ａとＸＯＲ回路５とから基準信号の１つの周期内に含まれるパルスの数を２倍以上に増やすパルス数増倍回路３が構成される。
【００１０】
パルス発生回路２には、遅延回路４ａの入力とＸＯＲ回路５の一方の入力が接続されている。また、遅延回路４ａの出力がＸＯＲ回路５の他方の入力が接続されている。ＸＯＲ回路５では、２つの入力の排他的論理和、すなわち一方の入力にパルスが入力されたときだけパルスを出力し、２つの入力にパルスがともに入力されていないときやパルスがともに入力されているときにはパルスを出力させない。
【００１１】
次に、この発明の実施の形態１に係る注入同期発振器の内部の動作を説明する。図２は、逓倍数Ｎが８、発振器６の自励発振周波数がｆ’Ｈｚとしたときの注入同期発振器の内部のタイミングチャートである。
基準信号としては周波数ｆ’に略同じ周波数ｆＨｚとすると、周波数ｆ／８のパルス信号がパルス発生回路２に入力される。
パルス発生回路２では、基準信号の立ち上がりに同期してパルス幅１／（２×ｆ）のパルスを発生する。尚、ここでは基準信号の立ち上がりに同期してパルスを出力する動作としたが，立ち下がり同期でも良いし，立ち上がりと立ち下がりの両方に同期してパルスを出力しても良い。
【００１２】
パルス発生回路２の出力は、分岐され、分岐された一方の出力はＸＯＲ回路４に入力され、分岐された他方の出力は遅延回路４ａに入力される。
遅延回路４ａでは、遅延時間がＴ１に設定されており、遅延時間Ｔ１は２／ｆと設定されている。従って、入力されたパルスは遅延時間Ｔ１だけ遅延されて出力される。
【００１３】
ＸＯＲ回路５では、パルス発生回路２から直接入力されたパルスと遅延回路４ａで遅延されたパルスが排他的論理和の演算が施され、基準信号の１つの周期内に２つのパルスが含まれる注入信号として合成され、注入信号が発振器６に注入される。
【００１４】
この発明の実施の形態１に係る注入同期発振器では、パルス数増倍回路３により発振器６に注入されるパルスの数が２倍に増えるので、見かけ上注入信号の周波数が大きくなり、実効的な逓倍数が小さくなる、これにより、パルス数増倍回路３を備えない従来の注入同期発振器に比べてロックレンジが大きくなり、位相雑音低減効果が得られる周波数範囲が広くなる。
【００１５】
実施の形態２．
図３は、この発明の実施の形態２に係る注入同期発振器の構成図である。
この発明の実施の形態２に係る注入同期発振器は、この発明の実施の形態１に係る注入同期発振器とパルス数増倍回路３Ｂが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
この発明の実施の形態２に係るパルス数増倍回路３Ｂは、この発明の実施の形態１に係るパルス数増倍回路３に遅延回路４ａの遅延時間Ｔ１と異なる遅延時間Ｔ２の遅延回路４ｂを追加し、且つ２入力のＸＯＲ回路５の代りに３入力の排他的論理和の演算を行うＸＯＲ回路５Ｂを備える。
【００１６】
遅延回路４ｂの遅延時間Ｔ２は、Ｓ／（２×ｆ）と設定され、ＳはＭと異なり、１を超え且つ２Ｎ未満の整数である。
ＸＯＲ回路５Ｂでは、パルス発生回路２から直接入力されたパルスと遅延回路４ａ、４ｂでそれぞれ遅延されたパルスの３つのパルスが入力され、３入力の排他的論理和の演算が施される。３入力の排他的論理和の演算では、入力されるパルスが１つだけ入力されたときパルスを出力し、２つまたは３つのパルスが同時に入力されたときにはパルスを出力しない。
そして、ＸＯＲ回路５Ｂから基準信号の１つの周期内に２つのパルスが含まれる注入信号が発振器６に注入される。
【００１７】
この発明の実施の形態２に係る注入同期発振器では、パルス数増倍回路３Ｂにより発振器６に注入されるパルスの数が３倍に増えるので、この発明の実施の形態１に係る注入同期発振器より見かけ上注入信号の周波数がさらに大きくなり、実効的な逓倍数がさらに小さくなる、これにより、ロックレンジがさらに大きくなり、位相雑音低減効果が得られる周波数範囲がさらに広くなる。
尚、この発明の実施の形態２に係る注入同期発振器では、遅延時間の異なる２つの遅延回路４ａ、４ｂを備えているが、遅延時間がそれぞれ異なる３つ以上の遅延回路を備えても良い。
また、パルス発生回路２から直接ＸＯＲ回路５Ｂに入力しているが、分岐された経路の全てに遅延時間がそれぞれ異なる遅延回路を備えても同様な効果が得られる。
【００１８】
実施の形態３．
この発明の実施の形態１に係る注入同期発振器には、次に述べるような問題点がある。遅延回路４ａの遅延時間Ｔ１が、上述のＭ／（２×ｆ）（但し、Ｍは１を超え且つ２Ｎ未満の整数）の値からずれた場合、発振器６への注入信号が、出力信号と位相まで含めた完全同期とならなくなる。このため、出力信号が基準信号の周期で変調され出力信号のスプリアスが大きくなったり、場合によっては同期そのものが不可能になったりする可能性がある。つまり、遅延回路の遅延時間を予め出力信号の周期に合わせて適切な値に設定する必要がある。
【００１９】
図４は、この発明の実施の形態３に係る注入同期発振器の構成図である。
この発明の実施の形態３に係る注入同期発振器は、この発明の実施の形態１に係る注入同期発振器とパルス数増倍回路３の代りにパルス数増倍回路３Ｃを備え、さらに制御電圧生成回路２０を備えたことが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
この発明の実施の形態３に係るパルス数増倍回路３Ｃは、遅延回路４ａの代りに可変遅延回路８ａを備える。そして、可変遅延回路８ａは、入力される制御電圧に応じて遅延時間が可変されるので、パルス発生回路２から発生されて分岐されたパルスを遅延時間を変えて遅延する。
【００２０】
制御電圧生成回路２０は、発振器６からの出力信号を分岐した一方の信号が入力されるとともに出力信号を逓倍数のＮでＮ分周してタイミングの異なる２つの信号φ１、φ２を出力する多相出力周波数分周器９と、パルス発生回路２が出力するパルスθ１と信号φ１が入力されるとともに入力されるパルスθ１と信号φ１の位相差ψ１を出力する位相比較器１０ａと、可変遅延回路８ａが出力するパルスθ２と信号φ２が入力されるとともに入力されるパルスθ２と信号φ２の位相差ψ２を出力する位相比較器１０ｂと、位相比較器１０ａと位相比較器１０ｂから出力される位相差ψ１、ψ２の差分Δ１を零に収束させる制御電圧を生成する差分増幅回路１１ａと、差分増幅回路１１ａから出力される制御電圧の高周波成分をカットするローパスフィルタ（ＬＰＦ）１２ａと、を備える。
【００２１】
以下の制御電圧生成回路２０の説明では、図２のタイミングチャートに従って信号を出力する。すなわち、多相出力周波数分周器９は、発振器６の出力信号を８分周し、１番目の信号φ１と３番目の信号φ２を出力する。位相比較器１０ａでは、信号φ１とパルス発生回路２が発生したパルスθ１との位相差ψ１を算出する。位相比較器１０ｂでは、信号φ２と可変遅延回路８ａから出力されるパルスθ２との位相差ψ２を算出する。
差分増幅回路１１ａでは、位相比較器１０ａから出力される位相差ψ１と位相比較器１０ｂから出力される位相差ψ２の差分Δ１を算出し、差分Δ１が零に収束するように制御電圧を出力する。
ＬＰＦ１２ａでは、差分増幅回路１１ａから出力される制御電圧の高周波成分を遮断して可変遅延回路８ａに入力する。
【００２２】
次に、この発明の実施の形態３に係る注入同期発振器の内部動作の説明を行う。
多相出力周波数分周器９は、発振器６の出力信号を８分周し、１番目と３番目のタイミングの２つの信号φ１と信号φ２を出力する。この多相出力周波数分周器９は、入力信号に同期して出力信号を生成するため、信号φ１とφ２のタイミング差として、分周器入力信号の整数倍に正確に一致した値を生成することができる。
この２つの信号φ１、φ２を基準として負帰還がかかるように可変遅延回路８ａの遅延が調整され、ＸＯＲ回路５に入力される２つの信号θ１、θ２の遅延差ψ１、ψ２が、多相出力周波数分周器９の２つの信号φ１、φ２のタイミング差と等しくなるように収束する。
【００２３】
つまり、図２のタイミングチャート上で示す時間Ｔ１が、出力信号の整数倍の値となるため、発振器６への注入信号が、完全に発振器６の出力信号に同期した信号となる。このようにすることにより、適切なタイミングの注入信号が自動生成され、注入同期が取れ易く、出力信号のスプリアスの小さな注入同期発振器が実現できる。
【００２４】
実施の形態４．
図５は、この発明の実施の形態４に係る注入同期発振器の構成図である。
この発明の実施の形態４に係る注入同期発振器は、この発明の実施の形態３に係る注入同期発振器とパルス数増倍回路３Ｄと制御電圧生成回路２０Ｂが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
この発明の実施の形態４に係るパルス数増倍回路３Ｄは、この発明の実施の形態３に係るパルス数増倍回路３Ｃにもう一つ可変遅延回路８ａを追加し且つ２入力のＸＯＲ回路５の代りに３入力の排他的論理和の演算を行うＸＯＲ回路５Ｂを備えることが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
【００２５】
この発明の実施の形態４に係る制御電圧生成回路２０Ｂは、この発明の実施の形態４に係る制御電圧生成回路２０に位相比較器１０ｃ、差分増幅回路１１ｂ、ＬＰＦ１２ｂを追加し、且つ多相出力周波数分周器９からタイミングの異なる３つの信号φ１、φ２、φ３が出力されることが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。
【００２６】
多相出力周波数分周器９は、発振器６から出力される出力信号をＮ分周し、タイミングの異なる３つの信号φ１、φ２、φ３を出力する。
３個の位相比較器１０ａ、１０ｂ、１０ｃは、ＸＯＲ回路５Ｂに入力される３つの信号θ１、θ２、θ３それぞれと多相出力周波数分周器９から出力される３つの信号φ１、φ２、φ３それぞれとの位相差ψ１、ψ２、ψ３を算出する。
差分増幅回路１１ａ、１１ｂは、それぞれ位相比較器１０ａから出力される位相差ψ１を基準として、位相比較器１０ｂから出力される位相差ψ２と位相比較器１０ｃから出力される位相差ψ３との差分Δ１、Δ２を検出し、差分Δ１、Δ２をそれぞれ零になるよう制御電圧を生成する。
ＬＰＦ１２ａ、１２ｂは、差分増幅回路１１ａ、１１ｂから出力される制御電圧の高周波成分をカットする。
【００２７】
この発明の実施の形態４に係る注入同期発振器は、パルス数を３倍とするパルス数増倍回路３Ｄを備え、各パルスの遅延時間が自動的に最適値に調整され、注入同期が取れ易く、出力信号のスプリアスの小さな注入同期発振器が実現できる。
なお、可変遅延回路、位相比較器、差分増幅回路、ＬＰＦの並列数を変えることで、さらにパルス数を増やし、実効的な逓倍数Ｎを小さくすることも可能である。
【００２８】
実施の形態５．
上述の実施の形態３、４に係る注入同期発振器では、出力信号のスプリアスを低減することができるが、注入同期発振器の特性上、完全にスプリアスを消去することは難しい。
この発明の実施の形態５に係る注入同期発振器は、この問題を解決することを目的としている。
【００２９】
図６は、この発明の実施の形態５に係る注入同期発振器の構成図である。
この発明の実施の形態５に係る注入同期発振器は、この発明の実施の形態１に係る注入同期発振器に位相同期回路（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ：ＰＬＬ）１９を追加したことが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。尚、この発明の実施の形態２乃至４に係る注入同期発振器に対しても位相同期回路１９を追加しても同様な効果を奏する。
【００３０】
位相同期回路１９は、発振器６から出力される出力信号と位相同期回路１９から出力される出力信号との位相差を電圧に変換して出力する位相周波数比較器１４と、位相周波数比較器１４から出力される電圧を増幅するチャージポンプ１５と、増幅された電圧の短周期の信号変動を遮断するループフィルタ１６と、入力された電圧によって出力信号の周波数を制御する電圧制御発振器１７と、電圧制御発振器１７から出力される出力信号の周波数を分周数分の１にして出力する周波数分周器１８と、を備える。
【００３１】
ここで周波数分周器１８の分周数を１とすれば、発振器６の出力信号と同じ周波数の信号が電圧制御発振器１７から出力される。
位相同期回路１９のループフィルタ１６により、発振器６からの出力信号のキャリア近傍のスペクトルが抑圧されるため、出力端子７からはスプリアスの小さな出力信号を得ることができる。
尚、周波数分周器１８の分周数は１以上の任意の値が選択できるが、位相雑音の観点から見れば、分周数が大きくなると位相同期回路１９で発生する雑音の影響が大きくなるため、可能な限り分周数は小さいほうが好ましい。
【００３２】
実施の形態６．
図７は、この発明の実施の形態６に係る注入同期発振器の構成図である。
この発明の実施の形態６に係る注入同期発振器は、この発明の実施の形態３に係る注入同期発振器に位相同期回路（ＰＬＬ）１９を追加したことと多相出力周波数分周器９に位相同期回路１９から出力される出力信号を入力することが異なり、それ以外は同様であるので、同様な部分に同じ符号を付記し説明を省略する。尚、この発明の実施の形態４に係る注入同期発振器に対しても位相同期回路１９を追加し、且つ多相出力周波数分周器９に位相同期回路１９から出力される出力信号を入力しても同様な効果を奏する。
【００３３】
この発明の実施の形態６に係る注入同期発振器は、発振器６と出力端子７の間にスプリアス抑圧用の位相同期回路１９を配置しているので、単に位相同期回路１９が出力信号のスプリアスを抑圧するだけでなく、多相出力周波数分周器９の入力信号もスプリアスが抑圧されゆらぎの小さな信号となるため、多相出力周波数分周器９の各出力信号間のタイミング差の精度が高まり、注入同期動作が確実に行えるようになる。
【符号の説明】
【００３４】
１  基準信号入力端子、２  パルス発生回路、３、３Ｂ、３Ｃ、３Ｄ  パルス数増倍回路、４ａ、４ｂ  遅延回路、５、５Ｂ  ＸＯＲ回路、６  発振器７  出力端子、８ａ  可変遅延回路、９  多相出力周波数分周器、１０ａ、１０ｂ、１０ｃ  位相比較器、１１ａ、１１ｂ  差分増幅回路、１２ａ、１２ｂ  ローパスフィルタ（ＬＰＦ）、１４  位相周波数比較器、１５  チャージポンプ、１６  ループフィルタ、１７  電圧制御発振器、１８  周波数分周器、１９  位相同期回路、２０、２０Ｂ  制御電圧生成回路。
【図１】
0005717408.tif 000002
【図２】
0005717408.tif 000003
【図３】
0005717408.tif 000004
【図４】
0005717408.tif 000005
【図５】
0005717408.tif 000006
【図６】
0005717408.tif 000007
【図７】
0005717408.tif 000008