(57)【特許請求の範囲】
【請求項１】
スイッチングデューティ比を調節してスイッチモード電源（Ｓｗｉｔｃｈｉｎｇ  Ｍｏｄｅ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ：ＳＭＰＳ）の出力電圧を制御する装置において、
前記スイッチモード電源（ＳＭＰＳ）の出力電圧と基準電圧との比較結果によって互いに異なる状態信号を出力する比較器と、
内部チップ動作周波数及び前記スイッチモード電源（ＳＭＰＳ）のスイッチング周波数を生成するクロック発生器と、
前記比較器から入力される状態信号によって電流セルのオン／オフを定めるデジタル制御部と、
前記電流セルによる電流量に基づいて内部キャパシタの充放電時間を定めてデジタルパルス幅変調信号のデューティ比を定めるデジタルパルス幅変調器と、を備えており、
前記内部キャパシタの容量は、使用されるスイッチング周波数によって変化するものであり、
前記デジタルパルス幅変調器は、
出力電圧リップルを低減させるために前記内部キャパシタ電圧を放電させるブーストモード回路と、
前記ブーストモード回路によるスイッチング周波数速度低下を防止するアダプティブオンタイム回路と、を備えており、
前記内部キャパシタ電圧を放電させてスイッチング周波数が変化する際に、前記ブーストモード回路によってデジタルパルス幅変調信号をスイッチング周波数ごとに発生できない場合に、前記アダプティブオンタイム回路によってデジタルパルス幅変調信号を生成させることを特徴とするスイッチモード電源制御装置。
【請求項２】
前記デジタルパルス幅変調器は、前記デジタル制御部によって定められた前記電流セルによる電流量によって内部キャパシタ電圧の上昇勾配を制御することを特徴とする請求項１に記載のスイッチモード電源制御装置。
【請求項３】
前記デジタルパルス幅変調器は、前記比較器から入力される状態信号によって３ｂｉｔシフトレジスタが動作して、第１デューティ精密度を持ってデジタルパルス幅変調信号の初期デューティ比を定め、前記比較器から入力される状態信号変化が発生すれば、前記デジタル制御部の状態を変化させて４ｂｉｔシフトレジスタの動作を許容して、前記第１デューティ精密度より低い第２デューティ精密度を持ってデジタルパルス幅変調信号のデューティ比を制御し、前記４ｂｉｔシフトレジスタの動作が終われば、５ｂｉｔシフトレジスタの動作を許容し、前記５ｂｉｔシフトレジスタによる動作が終われば、３ｂｉｔアップ／ダウンカウンタを通じて前記第２デューティ精密度より低い第３デューティ精密度を持って負荷に安定している出力電圧を提供することを特徴とする請求項２に記載のスイッチモード電源制御装置。
【請求項４】
前記３ｂｉｔシフトレジスタは、オールハイまたはオールロー状態になれば、トグル信号を発生させ、かつ前記デジタル制御部の状態を変化させて４ｂｉｔシフトレジスタの動作を許容することを特徴とする請求項３に記載のスイッチモード電源制御装置。
【請求項５】
前記デジタルパルス幅変調信号のデューティ比は、前記内部キャパシタ電圧がロジッグしきい電圧に到逹する時間に比例して定められることを特徴とする請求項１に記載のスイッチモード電源制御装置。
【請求項６】
前記内部キャパシタの容量は、使おうとするスイッチング周波数によって可変されることを特徴とする請求項１に記載のスイッチモード電源制御装置。
【請求項７】
前記内部キャパシタ電圧の上昇幅は、下記の数式（Ａ）によって計算されることを特徴とする請求項１に記載のスイッチモード電源制御装置：
【数２】
0005813244.tif 000003
ここで、Ｖ（ｔ）は、充電時間によるキャパシタンス電圧、Ｉｃは、キャパシタンスに充電される電流、Ｃは、キャパシタンス容量、そしてｔは、充電時間である。
【請求項８】
前記デジタル制御部は、コンバータのスイッチング周波数１０倍に当たる内部動作周波数でデューティ比を制御することを特徴とする請求項１に記載のスイッチモード電源制御装置。
【請求項９】
前記デジタル制御部は、前記比較器から第１制御信号が入力されれば、前記電流セルを順次にオンさせつつ内部キャパシタの充電電流量を増加させ、第２制御信号が入力されれば、前記電流セルを順次にオフさせつつ内部キャパシタの充電電流量を低減させることを特徴とする請求項１に記載のスイッチモード電源制御装置。
【請求項１０】
前記第１制御信号は、前記スイッチモード電源（ＳＭＰＳ）の出力電圧が基準電圧より低くてハイ信号を出力し、前記第２制御信号は、前記スイッチモード電源（ＳＭＰＳ）の出力電圧が基準電圧より高くてロー信号を出力することを特徴とする請求項９に記載のスイッチモード電源制御装置。
【請求項１１】
前記アダプティブオンタイム回路は、前記デジタルパルス幅変調信号が前記ブーストモード回路によってスイッチング周波数ごとに発生できない場合、スイッチング周波数ごとに出力電圧リップルを最小化するための最小のデューティ比を持つパルスを生成することを特徴とする請求項１に記載のスイッチモード電源制御装置。
【請求項１２】
前記ブーストモード回路及びアダプティブオンタイム回路によって前記デジタルパルス幅変調器で発生するデジタルパルス幅変調信号は、ランダムな分散スペクトルクロック（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ：ＳＳＣ）を提供することを特徴とする請求項１に記載のスイッチモード電源制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチモード電源制御装置に係り、さらに詳細には、負荷に安定している電源電圧供給を行うためのスイッチモード電源（Ｓｗｉｔｃｈｉｎｇ  Ｍｏｄｅ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ：ＳＭＰＳ）回路の駆動時に、デジタル制御方式のデジタルパルス幅変調器を使うスイッチモード電源制御装置に関する。
【背景技術】
【０００２】
すべての電子装備は、安定した電源電圧を供給されるために、ＬＤＯ（Ｌｏｗ  Ｄｒｏｐ−Ｏｕｔ）またはスイッチモード電源（ＳＭＰＳ）のような電圧安定化モジュール（Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ  Ｍｏｄｕｌｅ：ＶＲＭ）を一般的に使っている。しかし、既存のアナログ制御方式の電圧安定化モジュールは、設計が複雑で応用範囲が限定されていて、開発時間及びコストがさらにかかるという短所がある。最近、これを解決するために、外部出力調節のためのＬＣフィルタと小数ディスクリート以外に多い部品を必要としないデジタル制御方式のスイッチモード電源（ＳＭＰＳ）についての研究が進んでいる。
【０００３】
デジタルスイッチモード電源（ＳＭＰＳ）は、電源ノイズ変化に対する免疫特性が良好であり、定常状態及び動的パフォーマンスに優れてアナログに比べて容易に具現できるが、出力電圧の安定性のためのデジタルパルス幅変調発生器（ＤＰＷＭ）の精密度を高めるために高い動作周波数を要求するという短所を持つ。既存のこのような問題点を解決するために、カウンタ基盤のデジタルパルス幅変調器、遅延線路基盤のデジタルパルス幅変調器、そしてハイブリッドデジタルパルス幅変調器が主に研究されてきた。しかし、このようなデジタルパルス幅変調器は、高精度のデューティ比（ｄｕｔｙ  ｒａｔｉｏ）のために高い動作周波数（高いパワー）及び大面積を要求するという問題点を持つ。
【０００４】
最近既存のデジタルパルス幅変調信号制御方式のスイッチモード電源（ＳＭＰＳ）の問題点を解決するために、低電力高周波数動作の可能なデルタ−シグマ（Σ−Δ）モジュレータ方式が研究されている。しかし、この方式は、アナログ／デジタル変換器（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ：ＡＤＣ）を使うため、電源電圧ノイズ及びノイズ変形フィルタ係数による影響に敏感であってアナログ／デジタル変換器（ＡＤＣ）の性能が大きく低下し、電圧制御ループの帯域幅が広くなくて動的応答特性を改善するための解決策が必要な点など、いろいろな問題点がある。
【０００５】
これに関する先行技術を具体的に説明すれば、韓国公開公報第１０−２０１０−００５１８８１号（スイッチモード電源及び方法）には、負荷が変われば,
出力電圧リップルが増加してシステム性能が低下することを防止するために、スイッチモード電源（ＳＭＰＳ）回路から出力される電圧を安定化させるスイッチモード電源及び方法が開示されている。これは、スイッチモード電源（ＳＭＰＳ）回路から出力される電圧を安定化させるために、将来の負荷変化に関する情報を受信して出力電圧をサンプリングすることであり、スイッチト・キャパシタ・ディレイ技法とは異なるデジタルパルス幅変調器を使っている。
【０００６】
韓国公開公報第１０−２００９−００５１１４３号（自己校正デジタルパルス幅変調器）には、デジタル方式で制御されるスイッチモード電源（ＳＭＰＳ）回路の効率を高めてスイッチング周波数を安定化させるためのハイブリッド型デジタルパルス幅変調器（ＤＰＷＭ）が開示されている。これは、ハイブリッド型デジタルパルス幅変調器の特性上、高精度デューティ比のために高い動作周波数（高いパワー）及び大面積を要求するという問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、高い動作周波数、大面積、そして閉鎖ループ制御方式による動的応答特性について考慮する必要ない、新たなスイッチト・キャパシタ・ディレイ技法のデジタルパルス幅変調器を使って、低い動作周波数を用いて開放ループ制御の結果と類似したスイッチモード電源制御装置を提供することである。
【０００８】
本発明が解決しようとする他の技術的課題は、出力電圧と基準電圧とを比較するための比較器、内部チップ動作周波数及びスイッチモード電源（ＳＭＰＳ）回路のスイッチング周波数を作るためのクロック発生器、比較器の出力によって開放ループ制御と類似した結果を出すスイッチト・キャパシタ・ディレイ技法を用いたデジタルパルス幅変調器、そして、デジタル制御部をオンチップで構成するスイッチモード電源制御装置を提供することである。
【課題を解決するための手段】
【０００９】
前記技術的課題を解決するための本発明によるスイッチモード電源制御装置は、スイッチングデューティ比を調節してスイッチモード電源（Ｓｗｉｔｃｈｉｎｇ  Ｍｏｄｅ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ：ＳＭＰＳ）の出力電圧を制御する装置において、前記スイッチモード電源（ＳＭＰＳ）の出力電圧と基準電圧との比較結果によって互いに異なる状態信号を出力する比較器と、内部チップ動作周波数及び前記スイッチモード電源（ＳＭＰＳ）のスイッチング周波数を生成するクロック発生器と、前記比較器から入力される状態信号によって電流セルのオン／オフを定めるデジタル制御部と、前記電流セルによる電流量に基づいて内部キャパシタの充放電時間を定めてデジタルパルス幅変調信号のデューティ比を定めるデジタルパルス幅変調器と、を備える。
【発明の効果】
【００１０】
本発明によるスイッチモード電源制御装置によれば、新たなスイッチト・キャパシタ・ディレイ技法を用いたデジタルパルス幅変調器を用いたスイッチモード電源（ＳＭＰＳ）回路は、開放ループ制御方式と同じオーバー／アンダーシュートによるリンギング現象が発生せず、スイッチモード電源（ＳＭＰＳ）回路の動的応答特性を考慮しなくても負荷システムに安定した電源電圧を供給できる。
【００１１】
また、スイッチト・キャパシタ・ディレイ技法のデジタルパルス幅変調器及びこれを制御するデジタル制御部を提供することで、低いチップ内部動作周波数を使って高いデューティ比精密度を提供すると同時に、クロック発生器の高速動作によるパワー消耗及び電磁波障害源（ＥＭＩ  ｓｏｕｒｃｅ）として動作することを防止する。
【００１２】
また、ＳＭＰＳのようなスイッチングモードパワーサプライ駆動装置において、ユーザが適用しようとする応用製品によって、コンバータのスイッチング周波数を１ＭＨｚ〜１０ＭＨｚで外部でセットでき、所望の負荷電流供給量及び選択したスイッチング周波数によって、外部出力調節のためのＬＣフィルタ及び小数ディスクリートを用いて自在に構成できる。また、基本的にデジタルパルス幅変調器を提供するため、外部出力調節のためのＬＣフィルタ及び小数ディスクリートを用いて、バック／ブースト（Ｂｕｃｋ／Ｂｏｏｓｔ）タイプのコンバータだけではなく、ＳｅｐｉｃやＦｌｙｂａｃｋタイプのコンバータで構成することもできる。
【００１３】
さらに、コンバータのスイッチング動作が起きる度に大電流ピークが発生するが、これは、電磁波障害源（ＥＭＩ  ｓｏｕｒｃｅ）として作用するため、スイッチト・キャパシタ・ディレイ技法のデジタルパルス幅変調器は、ブーストモード回路及びアダプティブオンタイム回路によって、出力電圧リップルに影響を与えずに自動的にランダムな分散スペクトルクロック（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ：ＳＳＣ）が可能である。
【図面の簡単な説明】
【００１４】
【図１】本発明によるスイッチモード電源制御装置のＤＣ−ＤＣコンバータを示すブロック図である。
【図２】本発明によるデジタル制御部及び電流セルを具体的に示す回路図である。
【図３】本発明によるデジタルパルス幅変調信号発生のためのデジタル制御部のタイミングダイアグラムを示す図面である。
【図４】本発明によるデジタルパルス幅変調信号発生のためのデジタル制御部の動作順序を示すフローチャートである。
【図５】本発明によるブーストモード回路を含むデジタルパルス幅変調器の回路図である。
【図６】本発明によるデジタルパルス幅変調器のブーストモード回路及びアダプティブオンタイム回路を適用した実験結果を示すグラフである。
【図７】本発明によるデジタルパルス幅変調器のスイッチング周波数及び充電電流量によるデューティ比変化を実験した結果を示すグラフである。
【図８】本発明によるスイッチモード電源制御装置のＤＣ−ＤＣコンバータをシミュレーションした結果を示すグラフである。
【図９】本発明によるスイッチモード電源制御装置のＤＣ−ＤＣコンバータをシミュレーションした結果を示すグラフである。
【図１０】本発明によるスイッチモード電源制御装置のＤＣ−ＤＣコンバータをシミュレーションした結果を示すグラフである。
【図１１】本発明によるスイッチモード電源制御装置のＤＣ−ＤＣコンバータをシミュレーションした結果を示すグラフである。
【図１２】本発明によるスイッチモード電源制御装置のＤＣ−ＤＣコンバータをシミュレーションした結果を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、添付した図面を参照して本発明によるスイッチモード電源制御装置の望ましい実施形態について詳細に説明する。
【００１６】
図１は、本発明によるスイッチモード電源制御装置１００のＤＣ−ＤＣコンバータを示すブロック図である。
【００１７】
本発明によるスイッチモード電源制御装置１００は、比較器１１０、エラー変化感知器１２０、クロック発生器１３０、ディバイダ１４０、ＭＵＸ  １５０、デジタル制御部１６０、デジタルパルス幅変調器１７０、バッファ及びデッドタイム制御部１８０、そして外部出力調節のためのＬＣフィルタ及び小数ディスクリート１９０を備える。図１では、外部出力調節のためのＬＣフィルタ及び小数ディスクリート素子をＤＣ−ＤＣコンバータとして図示しているが、ユーザが使おうとするコンバータの種類によってその構成方法を異ならせる。
【００１８】
比較器１１０は、スイッチモード電源制御装置１００の出力電圧（フィードバック電圧、ＦＢ）と基準電圧Ｖｒｅｆとの比較結果によってハイ／ロー電圧を発生させてデジタル制御部１６０の動作状態を定める。比較器１１０がハイ電圧を発生させれば、デジタル制御部１６０は、電流セル１６２を順次にオンさせつつ内部キャパシタ１７２の充電電流量を増大させ、ロー電圧を発生させれば、電流セル１６２を順次にオフさせつつ内部キャパシタ１７２の充電電流量を低減させる。
【００１９】
エラー変化感知器１２０は、比較器１１０の出力信号をモニタリングしつつ、出力信号がハイからローに変わるか、またはローからハイに変化することを感知する。すなわち、比較器１１０の出力信号の以前値（ｐａｓｔ  ｖａｌｕｅ）と現在値（ｐｒｅｓｅｎｔ  ｖａｌｕｅ）とが互いに変わる瞬間にトグル信号を発生させる。出力電圧レベルが基準電圧より高くなれば、以前値はハイ値を持つものの現在値はロー値を持つようになり、出力電圧レベルが基準電圧より低くならねば、この値を維持し続ける。
【００２０】
クロック発生器１３０は、周期的なパルスを供給するクロックパルス発生器であり、内部チップ動作周波数及びスイッチモード電源（ＳＭＰＳ）のスイッチング周波数を生成する。クロック発生器１３０は、１００ＭＨｚを持つクロックを発生させてデジタル制御部１６０を駆動させる。スイッチモード電源（ＳＭＰＳ）のスイッチング周波数ｆｓはユーザが選択できるが、これを１０ＭＨｚに選択する場合、デジタル制御部１６０を駆動するための内部クロックは、１０ＭＨｚの１０倍である１００ＭＨｚにならねばならない。一方、ユーザが１ＭＨｚのスイッチング周波数ｆｓを選択すれば、デジタル制御部１６０を駆動するための内部クロックは、１ＭＨｚの１０倍である１０ＭＨｚが必要であるため、ディバイダ１４０を通じて１／１０の周波数を生成して内部クロックとして使う。すなわち、デジタル制御部１６０の動作周波数Ｍａｉｎ  ＣＬＫは、スイッチング周波数ｆｓの１０倍で動作する。
【００２１】
デジタル制御部１６０は、比較器１００の出力信号状態（ｈｉｇｈ／ｌｏｗ）によって電流セル１６２のオン／オフを制御する。デジタル制御部１６０によって定められた電流セル１６２による総電流量は、デジタルパルス幅変調器１７０の内部キャパシタ１７２の電圧勾配を定める。
【００２２】
デジタルパルス幅変調器１７０は、電流セル１６２による電流量を持ってディバイダ１４０、ＭＵＸ  １５０のセットによるスイッチング周波数で内部キャパシタ１７２の充放電時間を定め、デジタルパルス幅変調信号のデューティ比を定める。この時、内部キャパシタ１７２の容量は、使おうとするスイッチング周波数ｆｓによってＳｅｌ［０：２］を通じてユーザが定める。すなわち、内部キャパシタ１７２の選択を通じて内部キャパシタ１７２に充電される電流による電圧上昇勾配（ｒａｍｐ信号）を制御し、制御された内部キャパシタ１７２電圧と動作周波数Ｍａｉｎ  ＣＬＫ電圧とがいずれもロジッグしきい電圧に到逹すれば、ＡＮＤゲート１７３によってデジタルパルス幅変調信号が発生する。ここで、内部キャパシタ１７２電圧がロジッグしきい電圧に到逹する時間に比例してデジタルパルス幅変調信号のデューティ比が定められる。すなわち、電流セル１６２の総電流量によってロジッグしきい電圧に到逹する時間は差があるが、総電流量が多ければ、ロジッグしきい電圧に早く到逹し、総電流量が少なければ、ロジッグしきい電圧に遅く到逹する。
【００２３】
バッファ及びデッドタイム制御部１８０は、オンチップまたはオプチップのパワートレールの駆動電圧及びショートサーキットを防止し、外部出力調節のためのＬＣフィルタ及び小数ディスクリート素子１９０は、ユーザが選択した出力電圧レベル、スイッチング周波数、そして負荷供給電流量によって自在に構成できる。
【００２４】
図２は、本発明によるデジタル制御部１６０及び電流セル１６２を具体的に示す回路図である。
【００２５】
デジタル制御部１６０は、比較器１１０から入力される出力信号によって、デジタルパルス幅変調器１７０の内部キャパシタ１７２電圧の勾配制御のための電流セル１６２を定める。また、デジタルパルス幅変調器１７０は、デジタル制御部１６０によって定められた電流セル１６２による電流量によって内部キャパシタ１７２電圧の上昇勾配を制御する。
【００２６】
内部キャパシタ１７２電圧の上昇勾配を制御する方法は、総４段階の動作に区分される。比較器１１０は、チップ外部Ｌ、Ｃフィルタによって定められる出力電圧（ＦＢ）とチップ内部の基準電圧Ｖｒｅｆ信号とを比較する。電圧差による比較器１１０の出力信号によって最初のブロックである３ｂｉｔシフトレジスタ１６３が動作し、３ｂｉｔシフトレジスタ１６３は、２０％のデューティ精密度を持ってデジタルパルス幅変調信号の初期デューティ比を定める。この時、３ｂｉｔシフトレジスタ１６３は、オールハイまたはオールロー状態になれば、トグル信号を発生させ、かつデジタル制御部１６０のセット状態を変化させて次のブロックである４ｂｉｔシフトレジスタ１６４の動作を許容する。また、出力電圧と基準電圧Ｖｒｅｆレベルを比較して変化が発生すれば、エラー変化感知器１２０はトグル信号を発生させ、デジタル制御部１６０のセット状態を変化させて次のブロックである４ｂｉｔシフトレジスタ１６４の動作を許容する。ここで出力電圧と基準電圧Ｖｒｅｆレベルの変化が発生したのは、出力電圧レベルが所望の電圧レベルより高いか、または低くなったということを意味し、さらに高い精密度を持って再び出力電圧を感知する必要があるため、４ｂｉｔシフトレジスタ１６４を動作させるためである。４ｂｉｔシフトレジスタ１６４は、５％のデューティ精密度を持ってデジタルパルス幅変調信号のデューティ比を再び制御する。４ｂｉｔシフトレジスタ１６４の動作が終われば、再び次のブロックである５ｂｉｔシフトレジスタ１６５の動作を許容する。そして５ｂｉｔシフトレジスタ１６５による感知が終われば、最終ブロックである３ｂｉｔアップ／ダウンカウンタ１６６を通じて、０．１２５％のデューティ精密度を持って負荷に安定している出力電圧を提供する。
【００２７】
デジタル制御部１６０は、４ｂｉｔリングカウンタと４個のＡＮＤゲートとで構成される。４ｂｉｔリングカウンタの初期状態は‘１０００’ｂｉｔｓにセットされているため、最初のＡＮＤゲートのみからシステム周波数ＣＬＫ１が出力される。ＣＬＫ１は、３ｂｉｔシフトレジスタ１６３ブロックに動作周波数で印加され、２０％のデューティ精密度を持って制御する。３ｂｉｔシフトレジスタ１６３ブロックの動作中に出力がいずれもハイ／ローになって次の段階のレジスタブロックに動作が要求される場合、または比較器１１０のハイ／ロー出力信号に変化が発生してさらに高い精密度を持って出力を感知する必要がある場合には、３ｂｉｔシフトレジスタ１６３及びエラー変化感知器１２０は、トグル信号を発生させて４ｂｉｔリングカウンタを‘０１００’ｂｉｔに変える。すなわち、ＣＬＫ１の動作は止まってＣＬＫ２が動作する。各レジスタブロックで発生するトグル信号によってリングカウンタの出力は順次に変わり、それに該当するレジスタブロックのみに動作周波数を印加させることで、各レジスタブロックをイネーブルまたはディセーブルさせる制御が可能になる。最上位ブロックである３ｂｉｔアップ／ダウンカウンタ１６６の３ｂｉｔ出力がいずれもハイ／ローになるまで出力電圧レベルを感知できなければ、３ｂｉｔアップ／ダウンカウンタ１６６は動作を止め、４ｂｉｔリングカウンタを初期状態である‘１０００’ｂｉｔに変えて、３ｂｉｔシフトレジスタ１６３ブロックから再び繰り返し動作する。このようなデジタル制御部１６０の動作順序のフローチャートは、図４に示されている。
【００２８】
図３は、デジタルパルス幅変調信号発生のためのデジタル制御部１６０のタイミングダイアグラムを示す図面である。Ｍａｉｎ  ＣＬＫは、内部チップ動作周波数であり、これは、クロック発生器１３０、ディバイダ１４０及びＭＵＸ  １５０を通じて発生したスイッチング周波数１０倍に該当する周波数である。そしてクロック発生器１３０で発生したＭａｉｎ  ＣＬＫは、デジタル制御部１６０のクロックとして使われる。エラー（Ｅｒｒｏｒ）は、比較器１１０の出力信号であり、出力電圧と基準電圧との比較によってハイ／ロー信号を出力する。この信号によってデジタル制御部１６０は、ハイ信号である時に電流セル１６２を順次にオンさせつつ内部キャパシタ１７２の充電電流量を増大させ、ロー信号である時には電流セル１６２を順次にオフさせつつ内部キャパシタ１７２の充電電流量を低減させる。ここで、トグル、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４は、デジタル制御部１６０によって制御され、動作順序は前述した通りである。
【００２９】
図５は、本発明によるブーストモード回路１７４及びアダプティブオンタイム回路１７５を備えるデジタルパルス幅変調器１７０の回路図を示す図面である。
【００３０】
デジタルパルス幅変調器１７０は、内部キャパシタ１７２に充電される電流量及び時間によって内部キャパシタ１７２電圧の勾配を制御する。内部キャパシタ１７２に供給される電流は、デジタル制御部１６０によって、出力電圧と基準電圧との電圧差によって各電流セル１６２のオン／オフを定める。ここで、内部キャパシタ１７２の容量は、使おうとするスイッチモード電源（ＳＭＰＳ）のスイッチング周波数によって、Ｓｅｌ［０：２］を通じてユーザが定める。すなわち、内部キャパシタ１７２の選択を通じて、内部キャパシタ１７２に充電される電流による電圧上昇勾配（三角波信号）を制御し、制御された内部キャパシタ１７２電圧とスイッチング周波数ｆｓの電圧とがいずれもロジッグしきい電圧に到逹すれば、デジタルパルス幅変調信号は発生する。ここで内部キャパシタ１７２電圧がロジッグしきい電圧に到逹する時間に比例してデジタルパルス幅変調信号のデューティ比が定められる。ここで、スイッチング周波数ｆｓは、内部動作周波数Ｍａｉｎ  ＣＬＫの１／１０に該当する。これは、充放電スイッチ１７１に印加されるクロックと同一であり、内部キャパシタ１７２電圧の三角波信号をスイッチング周波数と同一にするためである。
【００３１】
内部キャパシタ１７２電圧は、数式（１）によって計算されて上昇する。したがって、１０ＭＨｚ（１００ｎｓ）のスイッチング周波数ｆｓが９０％のデューティ比を持つためには、キャパシタ電圧が１０ｎｓ内にロジッグしきい電圧に到逹せねばならない。この時に必要な供給電流は、数式（１）によれば、６３ｕＡである。６０％のデューティ比のためには４．２ｕＡ、６％のデューティ比のためには１．７ｕＡの電流がそれぞれ必要である。すなわち、使おうとするスイッチング周波数によって内部キャパシタ１７２の容量さえ変化させられれば、同じ電流量の割合でスイッチング周波数のデューティ比を容易に制御できる。
【００３２】
【数１】
0005813244.tif 000002
ここで、Ｖ（ｔ）は、充電時間によるキャパシタンス電圧、Ｉｃは、キャパシタンスに充電される電流、Ｃは、キャパシタンス容量、そしてｔは、充電時間である。
【００３３】
また、デジタルパルス幅変調器１７０は、１〜１０ＭＨｚのスイッチング周波数のために６〜９０％のデューティ比を制御できる。また、デジタルパルス幅変調器１７０の内部キャパシタ１７２に充電される最大電流量は６３ｕＡ（９０％のデューティ比）であり、最小電流量は１．７ｕＡ（６％のデューティ比）である。また、電圧及び温度変化による電流量変化のため、キャパシタ電圧勾配制御エラーが発生することを防止するために基準電流（ｃｕｒｒｅｎｔ  ｒｅｆｅｒｅｎｃｅ）回路が使われた。
【００３４】
また、デジタルパルス幅変調器１７０で定められたデューティ比は、スイッチモード電源制御装置１００の出力電圧が変わっても直ぐ対応できずに次のパルスを待たねばならないため、出力電圧リップルを最小化するためにブーストモード回路及びアダプティブオンタイム回路を備える。その動作原理は、エラー変化感知器１２０を用いることから始まる。エラー変化感知器１２０は、比較器１１０出力信号の以前値と現在値とををそれぞれのフリップフロップ１２１、１２２に保存し、この２つの値が互いに変わる瞬間にのみ排他的論理ゲート（ｅｘ−ｏｒゲート）１２３を通じてトグル信号を発生させる。ここで、出力電圧レベルが基準電圧より高くなれば、以前値はハイ値を持つものの現在値はロー値を持つようになり、出力電圧レベルが基準電圧よりさらに低くならねば、この値を維持し続ける。これは、基準電圧より出力電圧レベルが高い状態に長く維持すれば、出力電圧のリップルが大きくなる原因になるからである。したがって、ブーストモード１７４は、現在値がローであれば、スイッチング周波数ｆｓがハイになって、内部キャパシタ１７２に充電してデジタルパルス幅変調信号デューティ比を増大させられないように、内部キャパシタ１７２を強制で放電させる放電信号を発生させる。
【００３５】
但し、ブーストモード１７４回路のみでデジタルパルス幅変調器１７０を制御する場合、現在値は、ロー値を、スイッチング周波数周期が変わったにも係わらず維持（Ｖｏｕｔ＞Ｖｒｅｆ）し続ける場合、ブーストモード１７４は、内部キャパシタ１７２を放電させ続けるため速い出力電圧の低減効果を得るが、一方、スイッチング周波数ｆｓを元の周波数速度に維持できずに周波数速度を低下させる。これは、本発明によるスイッチモード電源制御装置１００の出力電圧リップルを低減させる長所もあるが、スイッチモード電源制御装置１００の構成時に、スイッチング周波数ｆｓ及び負荷供給電流量によって定められたインダクタの値よりさらに大きいインダクタ（スイッチング周波数速度の低下は、さらに大きいインダクタを要求）を要求するようになる原因にもなりうる。また、ブーストモード１７４によって出力電圧が基準電圧より低くなってデューティ比を増大させる必要がある場合にも、放電信号がデジタルパルス幅変調信号の次の週期と非常に近くローに変わる場合に内部キャパシタ１７２に十分な充電時間を与えられないため、内部キャパシタ１７２電圧はローを維持し続ける原因となる。
【００３６】
したがって、ブーストモード１７４によってスイッチング周波数ｆｓの速度が低下することを防止するために、アダプティブオンタイム１７５回路を同時に提供して、デジタルパルス幅変調信号をブーストモード１７４によってスイッチング周波数ｆｓごとに発生できない場合、スイッチング周波数ｆｓごとに出力電圧リップルに、減少を最小化するための最小デューティ比を持つパルスを生成させる。
【００３７】
図６は、本発明によるデジタルパルス幅変調器１７０のブーストモード１７４回路及びアダプティブオンタイム１７５回路を適用した実験結果を示すグラフである。ブーストモード１７４及びアダプティブオンタイム１７５回路によってデジタルパルス幅変調器１７０で発生するデジタルパルス幅変調信号は、ランダムな分散スペクトルクロック（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ：ＳＳＣ）機能を提供する。これは、スイッチモード電源（ＳＭＰＳ）回路のスイッチング動作が起きる度に大電流ピークが発生し、電磁波障害源（ＥＭＩ  ｓｏｕｒｃｅ）として作用することを防止するためである。
【００３８】
図７は、本発明によるデジタルパルス幅変調器１７０のスイッチング周波数及び充電電流量によるデューティ比変化を実験した結果を示すグラフである。Ｓｅｌ［０：２］信号によって、１０ＭＨｚのスイッチング周波数のためには０．４ｐＦ、５ＭＨｚのスイッチング周波数のためには１ｐＦ、１ＭＨｚのスイッチング周波数のためには４．５ｐＦをセットするために内部キャパシタ１７２をセットせねばならない。ここでスイッチング周波数を１〜１０ＭＨｚに定めた理由は、内部キャパシタ１７２が占める面積のためであるが、これは、１ＭＨｚ以下のスイッチング周波数を定めるためにはキャパシタの容量が大きくなるからである（数式（１を用いれば、２００ＫＨｚスイッチング周波数のためには２０ｐＦが必要である）。したがって、１ＭＨｚ以下にスイッチング周波数を定めるためには、オフチップキャパシタを使うことがかえってコストダウンできる。一方、１０ＭＨｚ以上のスイッチング周波数のためにはキャパシタの容量が０．４ｐＦより小さくなければならないが、工程変化を考慮すれば、キャパシタの容量をさらに低減させることは良くない。
【００３９】
図８ないし図１２は、本発明によるスイッチモード電源制御装置１００のＤＣ−ＤＣコンバータをシミュレーションした結果を示すグラフである。図８及び図９は、本発明によるデジタルパルス幅変調器１７０を用いたスイッチモード電源（ＳＭＰＳ）回路で、１００ＫＨｚに０〜８００ｍＡのロードレギュレーションが発生する場合、１ＭＨｚのスイッチング周波数を持つスイッチモード電源（ＳＭＰＳ）回路の過渡（ｔｒａｎｓｉｅｎｔ）応答特性をシミュレーションした結果である。図１０及び図１１は、本発明によるデジタルパルス幅変調器１７０を用いたスイッチモード電源（ＳＭＰＳ）回路で、１００ＫＨｚに０〜８００ｍＡのロードレギュレーションが発生する場合、１０ＭＨｚのスイッチング周波数を持つスイッチモード電源（ＳＭＰＳ）回路の過渡応答特性をシミュレーションした結果である。オーバー／アンダーシュートによるリンギング現象が発生しないということが分かる。図１２は、本発明によるデジタルパルス幅変調器１７０を用いたスイッチモード電源（ＳＭＰＳ）回路で、１００ＫＨｚに０〜８００ｍＡ、０〜２５０ｍＡのロードレギュレーションがそれぞれ発生する場合、１０ＭＨｚのスイッチング周波数を持つスイッチモード電源（ＳＭＰＳ）回路のオーバー／アンダーシュートをシミュレーションした結果である。これもまた、オーバー／アンダーシュートによるリンギング現象が発生しないということが分かる。
【００４０】
本発明はまた、コンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現できる。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取られるデータが保存されるすべての種類の記録装置を含む。コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがあり、またキャリアウェーブ（インターネットを通じる伝送）の形態で具現されるものも含む。また、コンピュータで読み取り可能な記録媒体は、有無線通信網で連結されたコンピュータシステムに分散され、分散方式でコンピュータで読み取り可能なコードが保存されて実行される。
【００４１】
以上、本発明の望ましい実施形態について図示及び説明したが、本発明は前述した特定の望ましい実施形態に限定されず、特許請求の範囲で請求する本発明の趣旨を逸脱せずに当業者ならば、多様な変形実施が可能であるということはもとより、かかる変更は特許請求の範囲に記載の範囲内にある。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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