(57)【特許請求の範囲】
【請求項１】
第１入力信号を受け、第２入力信号として出力する入力バッファと、
前記第１入力信号が第１電圧より高く、前記第２入力信号がロウレベルの期間に、第１イネーブル信号をアクティブレベルに設定する第１比較回路と、
前記第１イネーブル信号がアクティブレベルのときに、前記第１入力信号が伝達される入力ノードにハイレベルを出力する第１出力回路と、
前記第１入力信号が前記第１電圧より高い第２電圧より低く、前記第２入力信号がハイレベルの期間に、第２イネーブル信号をアクティブレベルに設定する第２比較回路と、
前記第２イネーブル信号がアクティブレベルのときに、前記入力ノードにロウレベルを出力する第２出力回路と、
トリガ信号に同期して前記第２入力信号の論理を判定する判定回路と
を備えていることを特徴とする受信回路。
【請求項２】
前記第１出力回路は、
入力が第１電圧線に接続され、出力からハイレベルを出力する第１バッファ回路と、
前記第１イネーブル信号がアクティブレベルのときに、前記第１バッファ回路の出力を前記入力ノードに接続する第１スイッチと
を備え、
前記第２出力回路は、
入力が第２電圧線に接続され、出力からロウレベルを出力する第２バッファ回路と、
前記第２イネーブル信号がアクティブレベルのときに、前記第２バッファ回路の出力を前記入力ノードに接続する第２スイッチと
を備えていることを特徴とする請求項１に記載の受信回路。
【請求項３】
前記第１出力回路は、ソースが電源線に接続され、ドレインが前記入力ノードに接続され、ゲートで前記第１イネーブル信号のアクティブレベルを受けているときにオンする第１トランジスタを備え、
前記第２出力回路は、ソースが接地線に接続され、ドレインが前記入力ノードに接続され、ゲートで前記第２イネーブル信号のアクティブレベルを受けているときにオンする第２トランジスタを備えていることを特徴とする請求項１に記載の受信回路。
【請求項４】
前記第１比較回路は、
前記第１入力信号の電圧が前記第１電圧より高いときに第１比較信号をアクティブレベルに設定する第１比較器と、
前記第２入力信号がロウレベルで、前記第１比較信号がアクティブレベルのときに、前記第１イネーブル信号をアクティブレベルに設定する第１制御回路と
を備え、
前記第２比較回路は、
前記第１入力信号の電圧が前記第２電圧より低いときに第２比較信号をアクティブレベルに設定する第２比較器と、
前記第２入力信号がハイレベルで、前記第２比較信号がアクティブレベルのときに、前記第２イネーブル信号をアクティブレベルに設定する第２制御回路と
を備えていること
を特徴とする請求項１ないし請求項３のいずれか１項に記載の受信回路。
【請求項５】
第１入力信号を受け、第２入力信号として出力する入力バッファと、
前記第１入力信号が第１電圧より高く、前記第２入力信号がロウレベルの期間に、第１イネーブル信号をアクティブレベルに設定する第１比較回路と、
前記第１イネーブル信号がアクティブレベルのときに、前記第１入力信号が伝達される入力ノードにハイレベルを出力する第１出力回路と、
前記第１入力信号が前記第１電圧より高い第２電圧より低く、前記第２入力信号がハイレベルの期間に、第２イネーブル信号をアクティブレベルに設定する第２比較回路と、
前記第２イネーブル信号がアクティブレベルのときに、前記入力ノードにロウレベルを出力する第２出力回路と、
トリガ信号に同期して前記第２入力信号の論理を判定する判定回路と
を含む複数の受信回路を備え、
前記各受信回路の前記各入力バッファは、送信回路から同時に出力された複数ビットの出力信号を前記第１入力信号の各々として受け、
前記各受信回路の前記各判定回路は、共通の前記トリガ信号に同期して前記第２入力信号の各々の論理を判定すること
を特徴とする半導体集積回路。
【請求項６】
第１入力信号を受け、第２入力信号として出力する入力バッファと、
前記第１入力信号が第１電圧より高く、前記第２入力信号がロウレベルの期間に、第１イネーブル信号をアクティブレベルに設定する第１比較回路と、
前記第１イネーブル信号がアクティブレベルのときに、前記第１入力信号が伝達される入力ノードにハイレベルを出力する第１出力回路と、
前記第１入力信号が前記第１電圧より高い第２電圧より低く、前記第２入力信号がハイレベルの期間に、第２イネーブル信号をアクティブレベルに設定する第２比較回路と、
前記第２イネーブル信号がアクティブレベルのときに、前記入力ノードにロウレベルを出力する第２出力回路と、
トリガ信号に同期して前記第２入力信号の論理を判定する判定回路と
を含む複数の受信回路と、
複数ビットの出力信号を同時に出力する送信回路と
を備えている伝送システムであって、
前記各受信回路の前記各入力バッファは、前記送信回路から同時に出力された前記出力信号を前記第１入力信号の各々として受け、
前記各受信回路の前記各判定回路は、共通の前記トリガ信号に同期して前記第２入力信号の各々の論理を判定すること
を特徴とする伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路、半導体集積回路および伝送システムに関する。
【背景技術】
【０００２】
複数ビットの信号が送信回路から受信回路に伝達される場合、受信回路への信号の到達タイミングは、信号線の負荷に応じて相違し、いわゆるスキューが発生する。信号のスキューを減らすために、信号の遅延時間を制御信号の論理に応じて調整する遅延回路が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４−２９１５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、遅延回路を用いて信号のタイミングを調整する場合、信号の位相を遅らせることしかできない。このため、タイミングが調整された信号の論理をラッチ回路等の判定回路で判定する場合、セットアップタイムの余裕がなくなるおそれがある。
【０００５】
本発明の目的は、入力信号の論理をトリガ信号に同期して判定する判定回路のセットアップタイムのマージンを向上することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、受信回路は、第１入力信号を受け、第２入力信号として出力する入力バッファと、第１入力信号がロウレベルからハイレベルに遷移することを検出したときに、第１入力信号が伝達される第１ノードにハイレベルを出力する第１駆動回路と、第１入力信号がハイレベルからロウレベルに遷移することを検出したときに、第１ノードにロウレベルを出力する第２駆動回路と、トリガ信号に同期して第２入力信号の論理を判定する判定回路とを有している。
【発明の効果】
【０００７】
第１入力信号の遷移エッジの傾きを大きくすることで、第２入力信号の遷移エッジのタイミングを早めることができ、第２入力信号の論理をトリガ信号に同期して判定する判定回路のセットアップタイムのマージンを向上できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における受信回路の例を示している。
【図２】図１に示した受信回路の動作の例を示している。
【図３】別の実施形態における受信回路の例を示している。
【図４】図３に示した受信回路の動作の例を示している。
【図５】別の実施形態における受信回路の例を示している。
【図６】図５に示した受信回路の動作の例を示している。
【図７】一実施形態における半導体集積回路および伝送システムの例を示している。
【図８】図７に示した伝送システムの動作の例を示している。
【図９】別の実施形態における半導体集積回路および伝送システムの例を示している。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。図中、信号が伝達される信号線およびノードには、信号名と同じ符号を使用する。
【００１０】
図１は、一実施形態における受信回路ＲＳＶ１の例を示している。受信回路ＲＳＶ１は、入力バッファＩＢＵＦ、駆動回路ＤＲＶ１、ＤＲＶ２およびラッチ回路ＬＴを有している。入力バッファＩＢＵＦは、入力信号ＩＮ１を受け、受けた入力信号ＩＮ１を入力信号ＩＮ２として出力する。例えば、入力バッファＩＢＵＦは、入力信号ＩＮ１の立ち上がりエッジに応答して入力信号ＩＮ２をロウレベルからハイレベルに変化し、入力信号ＩＮ１の立ち下がりエッジに応答して入力信号ＩＮ２をハイレベルからロウレベルに変化する。
【００１１】
駆動回路ＤＲＶ１は、入力信号ＩＮ１がロウレベルからハイレベルに遷移することを検出したときに、入力信号ＩＮ１が伝達されるノードＩＮ１にハイレベルを出力する。駆動回路ＤＲＶ２は、入力信号ＩＮ１がハイレベルからロウレベルに遷移することを検出したときに、ノードＩＮ１にロウレベルを出力する。ラッチ回路ＬＴは、入力信号ＩＮ２の論理を、クロック信号ＣＬＫ等のトリガ信号に同期してラッチし、ラッチした論理を入力信号ＤＩＮとして後続の回路に出力する。ラッチ回路ＬＴは、入力信号の論理をクロック信号ＣＬＫに同期して判定し、判定した論理を入力信号ＤＩＮとして出力する判定回路（クロック同期回路）の一例である。ラッチ回路ＬＴは、Ｄフリップフロップ等の他の判定回路でもよい。
【００１２】
図２は、図１に示した受信回路ＲＳＶ１の動作の例を示している。入力信号ＩＮ１、ＩＮ２における太い破線は、駆動回路ＤＲＶ１、ＤＲＶ２がノードＩＮ１に接続されないときの波形を、比較例として示している。
【００１３】
この例では、入力信号ＩＮ１を出力する出力回路は、ハイレベルを電源電圧ＶＤＤとし、ロウレベルを接地電圧ＧＮＤとして出力信号ＯＵＴを受信回路ＲＣＶ１に出力する。出力信号ＯＵＴは、送信回路の出力端での波形（入力信号ＩＮ１の元の波形）を示している。例えば、送信回路から入力バッファＩＢＵＦまでの信号経路の負荷が大きいとき、入力信号ＩＮ１の立ち上がり波形および立ち下がり波形は、太い破線で示したように出力信号ＯＵＴに対してなまる（図２（ａ、ｂ））。
【００１４】
例えば、図１に示した入力バッファＩＢＵＦ、駆動回路ＤＲＶ１、ＤＲＶ２およびラッチ回路ＬＴは、電源電圧ＶＤＤおよび接地電圧ＧＮＤを受けて動作する。例えば、入力バッファＩＢＵＦは、一対のＣＭＯＳインバータを直列に接続して形成されており、入力の論理しきい値は、電源電圧ＶＤＤの半分（１／２ＶＤＤ）に設定されている。このため、入力信号ＩＮ１が立ち上がりにおいて、入力バッファＩＢＵＦは、入力信号ＩＮ１が１／２ＶＤＤを超えたときに、入力信号ＩＮ２をロウレベルからハイレベルに変化する（図２（ｃ））。同様に、入力信号ＩＮ１が立ち下がりにおいて、入力バッファＩＢＵＦは、入力信号ＩＮ１が１／２ＶＤＤより下がったときに、入力信号ＩＮ２をハイレベルからロウレベルに変化する（図２（ｄ））。
【００１５】
図中の網掛けの矩形は、駆動回路ＤＲＶ１がノードＩＮ１をハイレベルおよびロウレベルに駆動する期間、または駆動回路ＤＲＶ２がノードＩＮ１をロウレベルに駆動する期間を示している。駆動回路ＤＲＶ１がノードＩＮ１を駆動する期間に、入力信号ＩＮ１は、ロウレベルからハイレベルに急速に変化する（図２（ｅ））。駆動回路ＤＲＶ２がノードＩＮ１を駆動する期間に、入力信号ＩＮ１は、ハイレベルからロウレベルに急速に変化する（図２（ｆ））。
【００１６】
これにより、駆動回路ＤＲＶ１、ＤＲＶ２をノードＩＮ１に接続しないときに比べて、入力信号ＩＮ２の立ち上がりエッジおよび立ち下がりエッジのタイミングを早くできる。（図２（ｇ、ｈ））。換言すれば、入力信号ＩＮ２の立ち上がりエッジを、出力信号ＯＵＴの立ち上がりエッジに近づけることができ、入力信号ＩＮ２の立ち下がりエッジを、出力信号ＯＵＴの立ち下がりエッジに近づけることができる。
【００１７】
例えば、駆動回路ＤＲＶ１は、入力信号ＩＮ１の立ち上がり時に、入力信号ＩＮ２の電圧がラッチ回路ＬＴにより論理１と判定できる値になるまで、ノードＩＮ１を駆動し、それ以降、駆動を停止する。同様に、駆動回路ＤＲＶ２は、入力信号ＩＮ１の立ち下がり時に、入力信号ＩＮ２の電圧がラッチ回路ＬＴにより論理０と判定できる値になるまで、ノードＩＮ１を駆動し、それ以降、駆動を停止する。これにより、駆動回路ＤＲＶ１、ＤＲＶ２の駆動期間を最小限にして、入力信号ＩＮ２の論理の確定タイミングを早めることができる。
【００１８】
ラッチ回路ＬＴは、クロック信号ＣＬＫの立ち上がりエッジに同期して、入力信号ＩＮ２の論理をラッチし、ラッチした論理を入力信号ＤＩＮとして出力する（図２（ｉ、ｊ））。例えば、ラッチ回路ＬＴの入力の論理しきい値は、電圧１／２ＶＤＤに設定されている。すなわち、ラッチ回路ＬＴは、入力信号ＩＮ２が、電圧１／２ＶＤＤより高いときに論理１を検出可能であり、入力信号ＩＮ２が電圧１／２ＶＤＤより低いときに論理０を検出可能である。なお、クロック信号ＣＬＫおよび入力信号ＤＩＮのハイレベルは電源電圧ＶＤＤであり、クロック信号ＣＬＫおよび入力信号ＤＩＮのロウレベルは接地電圧ＧＮＤである。
【００１９】
実線で示した期間”ＴＳ”および期間”ＴＨ”は、この実施形態におけるラッチ回路ＬＴに供給される入力信号ＩＮ２のセットアップタイムＴＳおよびホールドタイムＴＨを示している。破線で示した期間”（ＴＳ）”および期間”（ＴＨ）”は、駆動回路ＤＲＶ１、ＤＲＶ２をノードＩＮ１に接続しないときのラッチ回路ＬＴに供給される入力信号ＩＮ２のセットアップタイムＴＳおよびホールドタイムＴＨの比較例を示している。
【００２０】
この実施形態では、駆動回路ＤＲＶ１、ＤＲＶ２をノードＩＮ１に接続することにより、入力信号ＩＮ２のセットアップタイムＴＳのマージンを大きくできる。ラッチ回路ＬＴにおける入力信号ＩＮ２のホールドタイムＴＨは、減少する。しかし、入力信号ＩＮ２の遷移エッジのタイミングは、出力信号ＯＵＴの遷移エッジのタイミングに対して遅れており、ホールドタイムＴＨは、十分に余裕があるため、問題は発生しない。
【００２１】
なお、この例では、入力バッファＩＢＵＦは、入力信号ＩＮ１と同じ論理レベルの入力信号ＩＮ２を出力する。しかし、入力バッファＩＢＵＦは、入力信号ＩＮ１の論理を反転し、入力信号ＩＮ１と逆の論理レベルの入力信号ＩＮ２を出力してもよい。また、入力バッファＩＢＵＦの論理しきい値は、１／２ＶＤＤ以外の値に設定されてもよい。
【００２２】
以上、この実施形態では、駆動回路ＤＲＶ１、ＤＲＶ２により入力信号ＩＮ１の遷移エッジの傾きを大きくすることにより、入力信号ＩＮ１を伝達するノードＩＮ１の負荷が大きい場合にも、出力信号ＯＵＴに対する入力信号ＩＮ２の遅れを小さくできる。これにより、入力信号ＩＮ２を受けるラッチ回路ＬＴのセットアップタイムのマージンを向上でき、受信回路ＲＳＶ１の動作マージンを向上できる。
【００２３】
図３は、別の実施形態における受信回路ＲＣＶ２の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２４】
受信回路ＲＣＶ２は、入力バッファＩＢＵＦ、ラッチ回路ＬＴ、電圧生成回路ＶＧＥＮ１、ＶＧＥＮ２、比較器ＶＣＭＰ１、ＶＣＭＰ２、制御回路ＣＮＴ１、ＣＮＴ２および出力回路ＯＵＴ１、ＯＵＴ２を有している。電圧生成回路ＶＧＥＮ１、比較器ＶＣＭＰ１、制御回路ＣＮＴ１、出力回路ＯＵＴ１は、図１に示した駆動回路ＤＲＶ１に対応する回路であり、入力信号ＩＮ１がロウレベルからハイレベルに遷移することを検出したときに、ノードＩＮ１にハイレベルを出力する。電圧生成回路ＶＧＥＮ２、比較器ＶＣＭＰ２、制御回路ＣＮＴ２、出力回路ＯＵＴ２は、図１に示した駆動回路ＤＲＶ２に対応する回路であり、入力信号ＩＮ１がハイレベルからロウレベルに遷移することを検出したときに、ノードＩＮ１にロウレベルを出力する。
【００２５】
入力バッファＩＢＵＦは、図１の入力バッファＩＢＵＦと同じ回路であり、ラッチ回路ＬＴは、図１のラッチ回路ＬＴと同じ回路である。ラッチ回路ＬＴは、Ｄフリップフロップ等の他の判定回路でもよい。
【００２６】
電圧生成回路ＶＧＥＮ１は、電源電圧ＶＤＤの２５％の値を有する電圧ＶＤＤ２５を生成する。電圧生成回路ＶＧＥＮ２は、電源電圧ＶＤＤの７５％の値を有する電圧ＶＤＤ７５を生成する。例えば、各電圧生成回路ＶＧＥＮ１、ＶＧＥＮ２は、電源線ＶＤＤと接地線ＧＮＤとの間に直列に接続される複数の抵抗を有しており、抵抗により分圧される電圧を、電圧ＶＤＤ２５またはＶＤＤ７５として出力する。なお、電圧ＶＤＤ２５を受信回路ＲＣＶ２以外で使用する場合、電圧生成回路ＶＧＥＮ１は、受信回路ＲＣＶ２の外部に形成されてもよい。電圧ＶＤＤ７５を受信回路ＲＣＶ２以外で使用する場合、電圧生成回路ＶＧＥＮ２は、受信回路ＲＣＶ２の外部に形成されてもよい。
【００２７】
比較器ＶＣＭＰ１は、入力信号ＩＮ１の電圧が電圧ＶＤＤ２５より高いときに比較信号ＣＭＰ１をアクティブレベルであるハイレベルに設定する。比較器ＶＣＭＰ１は、入力信号ＩＮ１の電圧が電圧ＶＤＤ２５以下のときに比較信号ＣＭＰ１をインアクティブレベルであるロウレベルに設定する。比較器ＶＣＭＰ２は、入力信号ＩＮ１の電圧が電圧ＶＤＤ７５より低いときに比較信号ＣＭＰ２をアクティブレベルであるハイレベルに設定する。比較器ＶＣＭＰ２は、入力信号ＩＮ１の電圧が電圧ＶＤＤ７５以下のときに比較信号ＣＭＰ２をインアクティブレベルであるロウレベルに設定する。
【００２８】
なお、電圧生成回路ＶＧＥＮ１により電圧ＶＤＤ２５より低い値（例えば、電源電圧ＶＤＤの１５％）を生成し、比較器ＶＣＭＰ１は、入力信号ＩＮ１の電圧を電圧ＶＤＤ２５より低い値と比較してもよい。電圧生成回路ＶＧＥＮ２により電圧ＶＤＤ７５より高い値（例えば、電源電圧ＶＤＤの８５％）を生成し、比較器ＶＣＭＰ２は、入力信号ＩＮ１の電圧を電圧ＶＤＤ７５より高い値と比較してもよい。電圧生成回路ＶＧＥＮ１が生成する電圧および電圧生成回路ＶＧＥＮ２が生成する電圧は、入力信号ＩＮ１のロウレベルまたはハイレベルが電源ノイズ等により変動するときに、入力信号ＩＮ１の立ち上がりおよび立ち下がりを誤検出しない値に設定される。
【００２９】
制御回路ＣＮＴ１は、ＣＭＯＳインバータおよびＮＡＮＤゲートを含み、入力信号ＩＮ２がロウレベルで、比較信号ＣＭＰ１がハイレベルのときに、イネーブル信号ＥＮ１をアクティブレベルであるロウレベルに設定する。制御回路ＣＮＴ１は、入力信号ＩＮ２がハイレベルまたは比較信号ＣＭＰ１がロウレベルのときに、イネーブル信号ＥＮ１をインアクティブレベルであるハイレベルに設定する。制御回路ＣＮＴ２は、ＮＡＮＤゲートを含み、入力信号ＩＮ２および比較信号ＣＭＰ２がともにハイレベルのときに、イネーブル信号ＥＮ２をアクティブレベルであるロウレベルに設定する。制御回路ＣＮＴ２は、入力信号ＩＮ２または比較信号ＣＭＰ２がロウレベルのときに、イネーブル信号ＥＮ２をインアクティブレベルであるハイレベルに設定する。
【００３０】
比較回路ＶＣＭＰ１および制御回路ＣＮＴ１は、入力信号ＩＮ１が電圧ＶＤＤ２５より高く、入力信号ＩＮ２がロウレベルの期間に、イネーブル信号ＩＮ１をアクティブレベルに設定する第１比較回路の一例である。比較回路ＶＣＭＰ２および制御回路ＣＮＴ２は、入力信号ＩＮ１が電圧ＶＤＤ７５より低く、入力信号ＩＮ２がハイレベルの期間に、イネーブル信号ＥＮ２をアクティブレベルに設定する第２比較回路の一例である。
【００３１】
出力回路ＯＵＴ１は、直列に接続されたＣＭＯＳインバータＩＶ１１、ＩＶ１２を含むバッファ回路ＢＵＦ１と、スイッチＳＷ１とを有している。各ＣＭＯＳインバータＩＶ１１、ＩＶ１２は、ｐＭＯＳトランジスタＰ１１、Ｐ１２のソースが電源線ＶＤＤに接続され、ｎＭＯＳトランジスタＮ１１、Ｎ１２のソースが接地線ＧＮＤに接続されている。
【００３２】
ＣＭＯＳインバータＩＶ１１の入力は、電源線ＶＤＤに接続されているため、ＣＭＯＳインバータＩＶ１１のｐＭＯＳトランジスタＰ１１はオフ状態を維持し、ＣＭＯＳインバータＩＶ１１のｎＭＯＳトランジスタＮ１１はオン状態を維持する。このため、ＣＭＯＳインバータＩＶ１１は、ＣＭＯＳインバータＩＶ１２の入力に接地電圧ＧＮＤを出力する。
【００３３】
ＣＭＯＳインバータＩＶ１２は、接地電圧ＧＮＤを受けて、ｐＭＯＳトランジスタＰ１２をオン状態に維持し、ｎＭＯＳトランジスタＮ１２をオフ状態に維持する。このため、ＣＭＯＳインバータＩＶ１２は、常に電源電圧ＶＤＤを出力する。
【００３４】
例えば、スイッチＳＷ１は、ＣＭＯＳ伝達ゲートにより形成されている。スイッチＳＷ１は、イネーブル信号ＥＮ１がロウレベルのときにオンし、電源電圧ＶＤＤを出力するバッファ回路ＢＵＦ１の出力を入力ノードＩＮ１に接続する。スイッチＳＷ１は、イネーブル信号ＥＮ１がハイレベルのときにオフする。
【００３５】
出力回路ＯＵＴ２は、直列に接続されたＣＭＯＳインバータＩＶ２１、ＩＶ２２を含むバッファ回路ＢＵＦ２と、スイッチＳＷ２とを有している。各ＣＭＯＳインバータＩＶ２１、ＩＶ２２は、ｐＭＯＳトランジスタＰ２１、Ｐ２２のソースが電源線ＶＤＤに接続され、ｎＭＯＳトランジスタＮ２１、Ｎ２２のソースが接地線ＧＮＤに接続されている。
【００３６】
ＣＭＯＳインバータＩＶ２１の入力は、接地線ＧＮＤに接続されているため、ＣＭＯＳインバータＩＶ２１のｐＭＯＳトランジスタＰ２１はオン状態を維持し、ＣＭＯＳインバータＩＶ２１のｎＭＯＳトランジスタＮ２１はオフ状態を維持する。このため、ＣＭＯＳインバータＩＶ２１は、ＣＭＯＳインバータＩＶ２２の入力に電源電圧ＶＤＤを出力する。
【００３７】
ＣＭＯＳインバータＩＶ２２は、電源電圧ＶＤＤを受けて、ｐＭＯＳトランジスタＰ２２をオフ状態に維持し、ｎＭＯＳトランジスタＮ２２をオン状態に維持する。このため、ＣＭＯＳインバータＩＶ２２は、常に接地電圧ＧＮＤを出力する。
【００３８】
例えば、スイッチＳＷ２は、ＣＭＯＳ伝達ゲートにより形成されている。スイッチＳＷ２は、イネーブル信号ＥＮ２がロウレベルのときにオンし、接地電圧ＧＮＤを出力するバッファ回路ＢＵＦ２の出力を入力ノードＩＮ１に接続する。スイッチＳＷ２は、イネーブル信号ＥＮ２がハイレベルのときにオフする。
【００３９】
なお、出力回路ＯＵＴ１のＣＭＯＳインバータＩＶ１１を削除し、ＣＭＯＳインバータＩＶ１２の入力を接地線ＶＳＳに接続してもよい。同様に、出力回路ＯＵＴ２のＣＭＯＳインバータＩＶ２１を削除し、ＣＭＯＳインバータＩＶ２２の入力を電源線ＶＤＤに接続してもよい。あるいは、出力回路ＯＵＴ１のＣＭＯＳインバータＩＶ１１、ＩＶ１２の代わりに、ゲートが接地線ＶＳＳに接続され、ソースが電源線ＶＤＤに接続され、ドレインがスイッチＳＷ１に接続されたｐＭＯＳトランジスタを形成してもよい。同様に、出力回路ＯＵＴ２のＣＭＯＳインバータＩＶ２１、ＩＶ２２の代わりに、ゲートが電源線ＶＤＤに接続され、ソースが接地線ＶＳＳに接続され、ドレインがスイッチＳＷ２に接続されたｎＭＯＳトランジスタを形成してもよい。
【００４０】
図４は、図３に示した受信回路ＲＳＶ２の動作の例を示している。図２と同じ動作については、詳細な説明は省略する。入力信号ＩＮ１、ＩＮ２における太い破線は、出力回路ＯＵＴ１、ＯＵＴ２がノードＩＮ１に接続されないときの波形を、比較例として示している。出力信号ＯＵＴ、入力信号ＩＮ１、ＩＮ２、クロック信号ＣＬＫおよび入力信号ＤＩＮの波形は、図２の波形と同じである。
【００４１】
例えば、出力信号ＯＵＴ、入力信号ＩＮ１、ＩＮ２、クロック信号ＣＬＫおよび入力信号ＤＩＮは、図２と同様に、ハイレベルが電源電圧ＶＤＤであり、ロウレベルが接地電圧ＧＮＤである。例えば、比較信号ＣＭＰ１、ＣＭＰ２およびイネーブル信号ＥＮ１、ＥＮ２も、ハイレベルが電源電圧ＶＤＤであり、ロウレベルが接地電圧ＧＮＤである。
【００４２】
出力信号ＯＵＴは、図２と同様に、入力信号ＩＮ１を出力する送信回路の出力端での入力信号ＩＮ１の波形を示している。送信回路は、クロック信号ＯＣＬＫの立ち上がりエッジに同期して出力信号ＯＵＴを出力する。
【００４３】
この実施形態では、比較器ＶＣＭＰ１は、入力信号ＩＮ１が電圧ＶＤＤ２５より高いときに比較信号ＣＭＰ１をハイレベルに設定し、入力信号ＩＮ１が電圧ＶＤＤ２５以下のときに比較信号ＣＭＰ１をロウレベルに設定する（図４（ａ、ｂ））。比較器ＶＣＭＰ２は、入力信号ＩＮ１が電圧ＶＤＤ７５より高いときに比較信号ＣＭＰ２をロウレベルに設定し、入力信号ＩＮ１が電圧ＶＤＤ７５以下のときに比較信号ＣＭＰ２をハイレベルに設定する（図４（ｃ、ｄ））。
【００４４】
制御回路ＣＮＴ１は、入力信号ＩＮ２がロウレベルで、比較信号ＣＭＰ１がハイレベルのときに、イネーブル信号ＥＮ１をロウレベルに設定する（図４（ｅ））。すなわち、イネーブル信号ＥＮ１は、入力信号ＩＮ１の立ち上がり時に、入力信号ＩＮ１が電圧ＶＤＤ２５より高くなってから、入力信号ＩＮ２が電圧１／２ＶＤＤ以下の間、ロウレベルに設定される。なお、図４では、入力信号ＩＮ１、ＩＮ２が電圧１／２ＶＤＤより高いときをハイレベルとし、入力信号ＩＮ１、ＩＮ２が電圧１／２ＶＤＤより低いときをロウレベルとしている。
【００４５】
出力回路ＯＵＴ１のスイッチＳＷ１は、イネーブル信号ＥＮ１がロウレベルの間にオンする。これにより、出力回路ＯＵＴ１からノードＩＮ１に電源電圧ＶＤＤが供給され、入力信号ＩＮ１の立ち上がり波形は急峻になり、図２と同様に、入力信号ＩＮ２の立ち上がりエッジのタイミングは早くなる（図４（ｆ））。
【００４６】
制御回路ＣＮＴ２は、入力信号ＩＮ２がハイレベルで、比較信号ＣＭＰ２がアクティブレベルのときに、イネーブル信号ＥＮ２をロウレベルに設定する（図４（ｇ））。すなわち、イネーブル信号ＥＮ２は、入力信号ＩＮ１の立ち下がり時に、入力信号ＩＮ１が電圧ＶＤＤ７５より高くなってから、入力信号ＩＮ２が電圧１／２ＶＤＤ以上の間、ロウレベルに設定される。
【００４７】
出力回路ＯＵＴ２のスイッチＳＷ２は、イネーブル信号ＥＮ２がロウレベルの間にオンする。これにより、出力回路ＯＵＴ２からノードＩＮ１に接地電圧ＧＮＤが供給され、入力信号ＩＮ１の立ち下がり波形は急峻になり、図２と同様に、入力信号ＩＮ２の立ち下がりエッジのタイミングは早くなる（図４（ｈ））。セットアップタイムＴＳ、（ＴＳ）およびホールドタイムＴＨ、（ＴＨ）は、図２と同じである。
【００４８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、入力信号ＩＮ１が電圧ＶＤＤ２５より高くなったときに入力信号ＩＮ１の立ち上がりが検出され、入力信号ＩＮ１が電圧ＶＤＤ７５より低くなったときに入力信号ＩＮ１の立ち下がりが検出される。すなわち、入力信号ＩＮ１の立ち上がり、立ち下がりは、電源電圧ＶＤＤの２５％の余裕を持たせて検出される。これにより、電源ノイズ等により、入力信号ＩＮ１のロウレベルが一時的に上昇し、または、入力信号ＩＮ１のハイレベルが一時的に下降するときにも、入力信号ＩＮ１の立ち上がりおよび立ち下がりを誤って検出することを防止できる。これにより、入力信号ＩＮ１の立ち上がりでないときに、ノードＩＮ１に電源電圧ＶＤＤが供給されることを防止でき、入力信号ＩＮ１の立ち下がりでないときに、ノードＩＮ１に接地電圧ＶＳＳが供給されることを防止できる。すなわち、受信回路ＲＣＶ２の誤動作を防止できる。
【００４９】
イネーブル信号ＥＮ１は、制御回路ＣＮＴ１内の論理回路の論理しきい値を用いて、入力信号ＩＮ２が電圧１／２ＶＤＤより高くなったときにハイレベル（インアクティブ状態）に変化する。同様に、イネーブル信号ＥＮ２は、制御回路ＣＮＴ２内の論理回路の論理しきい値を用いて、入力信号ＩＮ２が電圧１／２ＶＤＤより低くなったときにハイレベル（インアクティブ状態）に変化する。
【００５０】
ラッチ回路ＬＴ等の論理回路の入力の論理しきい値は、電圧１／２ＶＤＤに設定されている。このため、入力信号ＩＮ１の立ち上がり時に、入力信号ＩＮ２が電圧１／２ＶＤＤより高いときにハイレベルを検出し、入力信号ＩＮ１の立ち下がり時に、入力信号ＩＮ２が電圧１／２ＶＤＤより低いときにロウレベルを検出する。
【００５１】
実際には、入力信号ＩＮ２は、クロック信号ＣＬＫに対してセットアップタイムを有しているため、イネーブル信号ＥＮ１がインアクティブ状態になった後も、電源電圧ＶＤＤに向けて上昇する。このため、入力信号ＩＮ２が電圧１／２ＶＤＤより高くなったときにイネーブル信号ＥＮ１をインアクティブ状態に設定しても、ラッチ回路ＬＴは、入力信号ＩＮ２の論理を確実にラッチできる。同様に、入力信号ＩＮ２は、イネーブル信号ＥＮ２がインアクティブ状態になった後も、接地電圧ＶＳＳに向けて下降する。このため、入力信号ＩＮ２が電圧１／２ＶＤＤより低くなったときにイネーブル信号ＥＮ２をインアクティブ状態に設定しても、ラッチ回路ＬＴは、入力信号ＩＮ２の論理を確実にラッチできる。したがって、出力回路ＯＵＴ１からノードＩＮ１に電源電圧ＶＤＤを供給する期間、および出力回路ＯＵＴ２からノードＩＮ１に接地電圧ＧＮＤを供給する期間を最小限にでき、受信回路ＲＣＶ２の消費電力を削減できる。
【００５２】
図５は、別の実施形態における受信回路ＲＣＶ３の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、制御回路ＣＮＴ２および出力回路ＯＵＴ１、ＯＵＴ２が、図３に示した制御回路ＣＮＴ２および出力回路ＯＵＴ１、ＯＵＴ２と相違している。その他の構成は、図３と同様である。
【００５３】
制御回路ＣＮＴ２は、ＮＡＮＤゲートとＣＭＯＳインバータとを含み、入力信号ＩＮ２および比較信号ＣＭＰ２がともにハイレベルのときに、イネーブル信号ＥＮ２をアクティブレベルであるハイレベルに設定する。制御回路ＣＮＴ２は、入力信号ＩＮ２または比較信号ＣＭＰ２がロウレベルのときに、イネーブル信号ＥＮ２をインアクティブレベルであるロウレベルに設定する。
【００５４】
電圧生成回路ＶＧＥＮ１、比較器ＶＣＭＰ１、制御回路ＣＮＴ１および出力回路ＯＵＴ１は、図１に示した駆動回路ＤＲＶ１に対応する。電圧生成回路ＶＧＥＮ２、比較器ＶＣＭＰ２、制御回路ＣＮＴ２および出力回路ＯＵＴ２は、図１に示した駆動回路ＤＲＶ２に対応する。
【００５５】
出力回路ＯＵＴ１は、ソースが電源線ＶＤＤに接続され、ドレインが入力ノードＩＮ１に接続され、ゲートでイネーブル信号ＥＮ１を受けるｐＭＯＳトランジスタＰ２３を有している。ｐＭＯＳトランジスタＰ２３は、イネーブル信号ＥＮ１がロウレベル（アクティブレベル）のときにオンし、入力ノードＩＮ１を電源線ＶＤＤに接続する。
【００５６】
出力回路ＯＵＴ２は、ソースが接地線ＧＮＤに接続され、ドレインが入力ノードＩＮ１に接続され、ゲートでイネーブル信号ＥＮ２を受けるｎＭＯＳトランジスタＮ１３を有している。ｎＭＯＳトランジスタＮ１３は、イネーブル信号ＥＮ２がハイレベル（アクティブレベル）のときにオンし、入力ノードＩＮ１を接地線ＧＮＤに接続する。
【００５７】
図６は、図５に示した受信回路ＲＣＶ３の動作の例を示している。図６は、イネーブル信号ＥＮ２の論理が、図４と逆になることを除き、図４と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００５８】
図７は、一実施形態における半導体集積回路および伝送システムの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、半導体チップが収納されるパッケージのリード、あるいは、半導体マクロの端子である。
【００５９】
伝送システムＳＹＳは、半導体集積回路ＳＥＭ１を含む送信部ＴＲＮＳおよび半導体集積回路ＳＥＭ２を含む受信部ＲＣＶを有している。例えば、送信部ＴＲＮＳは、パーソナルコンピュータ、携帯端末あるいはデジタルカメラ等のコンピュータ装置のＩ／Ｏインタフェース部に搭載され、受信部ＲＣＶは、コンピュータ装置に着脱されるメモリカード等の記録媒体に搭載される。
【００６０】
送信部ＴＲＮＳは、複数ビットのデータ信号ＤＴ（ＤＴ［０］、ＤＴ［１］、ＤＴ［２］、...、ＤＴ［３］）を、クロック信号ＯＣＬＫの立ち上がりエッジに同期して出力信号ＯＵＴ（ＯＵＴ［０］、ＯＵＴ［１］、ＯＵＴ［２］、...、ＯＵＴ［３］）として出力する複数の出力バッファＯＢＵＦを有している。なお、符号ＤＴは、データ信号でなく、アドレス信号または他のバス信号でもよい。出力バッファＯＢＵＦは、複数ビットの出力信号ＯＵＴをクロック信号ＯＣＬＫに同期して同時に出力する送信回路の一例である。
【００６１】
受信部ＲＣＶは、伝送路ＴＬを介して送信部ＴＲＮＳから供給される出力信号ＯＵＴを入力信号ＩＮ１（ＩＮ１［０］、ＩＮ１［１］、ＩＮ１［２］、...、ＩＮ１［３］）として受ける。受信部ＲＣＶは、入力信号ＩＮ１を受ける受信回路ＲＣＶ１および内部回路ＲＩＮＴを有している。例えば、伝送路ＴＬは、プリント基板上の配線、半導体集積回路ＳＥＭ１、ＳＥＭ２のボンディングワイヤ、ＩＣパッケージのリード等を含む。この例では、伝送路ＴＬ（例えば、プリント基板上の配線）の負荷は、信号線毎に異なっている。
【００６２】
受信回路ＲＣＶ１は、図１と同じであり、入力バッファＩＢＵＦおよびラッチ回路ＬＴを有している。全てのラッチ回路ＬＴは、共通のクロック信号ＣＬＫに同期して同時に動作する。各受信回路ＲＣＶ１の動作は、図２と同じである。すなわち、各入力バッファＩＢＵＦは、入力信号ＩＮ１のエッジを急峻にして入力信号ＩＮ２（ＩＮ２［０］、ＩＮ２［１］、ＩＮ２［２］、...、ＩＮ２［３］）として出力する。各ラッチ回路は、入力信号ＩＮ２の論理をクロック信号ＣＬＫに同期してラッチし、ラッチした論理を入力信号ＤＩＮ（ＤＩＮ［０］、ＤＩＮ［１］、ＤＩＮ［２］、...、ＤＩＮ［３］）として出力する。
【００６３】
例えば、内部回路ＲＩＮＴは、入力信号ＤＩＮを処理する処理回路および入力信号ＤＩＮの論理を記憶する記憶回路を有している。なお、受信部ＲＣＶは、図１に示した受信回路ＲＣＶ１の代わりに、図３に示した受信回路ＲＣＶ２または図５に示した受信回路ＲＣＶ３を有していてもよい。
【００６４】
図８は、図７に示した伝送システムＳＹＳの動作の例を示している。図２および図４と同じ動作については、詳細な説明は省略する。入力信号ＩＮ１、ＩＮ２における太い破線は、図１に示した駆動回路ＤＲＶ１、ＤＲＶ２がノードＩＮ１に接続されないときの波形を、比較例として示している。この例では、伝送路ＴＬの負荷が信号線毎に異なるため、クロック信号ＯＣＬＫに同期して同時に出力される出力信号ＯＵＴ［０］−［３］は、受信部ＲＣＶに到達されるまでになまる。各受信回路ＲＣＶ１で受ける入力信号ＩＮ１［０］−［３］の波形の傾きは、伝送路ＴＬの負荷に応じて、互いに異なっている。
【００６５】
各受信回路ＲＣＶ１は、図２と同様に、入力信号ＩＮ１の遷移エッジ（立ち上がりおよび立ち下がりエッジ）を急峻にして、入力信号ＩＮ２の遷移エッジのタイミングを早くする。クロック信号ＣＬＫは、全ての受信回路ＲＣＶ１のラッチ回路ＬＴに共通に供給される。このため、ラッチ回路ＬＴにおける入力信号ＩＮ２のセットアップタイムＴＳのワースト値は、遷移エッジのタイミングの最も遅い入力信号（この例では、ＩＮ２［２］）により決まる。ラッチ回路ＬＴにおける入力信号ＩＮ２のホールドタイムＴＨのワースト値は、遷移エッジのタイミングの最も早い入力信号（この例では、ＩＮ２［１］）により決まる。
【００６６】
この結果、上述した実施形態と同様に、セットアップタイムＴＳのマージンを大きくできる。また、セットアップタイムＴＳのマージンを大きくできるため、入力信号ＩＮ２［０］−［３］におけるセットアップタイムＴＳおよびホールドタイムＴＨのワースト値の合計を示すバリッドウインドウＶＷを広げることができる。ここで、バリッドウインドウＶＷは、全ての入力信号ＩＮ２［０］−［３］の論理が確定している期間を示している。また、入力信号ＩＮ２［０］−［３］の遷移エッジを急峻にできるため、入力信号ＩＮ２［０］−［３］の遷移エッジのばらつきであるスキューを小さくできる。バリッドウインドウＶＷが広いほどラッチ回路ＬＴの動作マージンは大きくなり、スキューが小さいほどラッチ回路ＬＴの動作マージンは大きくなる。
【００６７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、複数ビットの入力信号ＩＮ１をクロック信号ＣＬＫに同期して受ける場合に、バリッドウインドウＶＷを広げ、スキューを小さくすることができ、ラッチ回路ＬＴの動作マージンを大きくできる。
【００６８】
図９は、別の実施形態における半導体集積回路および伝送システムの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００６９】
この実施形態では、各半導体集積回路ＳＥＭ１、ＳＥＭ２は、信号を出力する機能と信号を受信する機能とを有している。このため、各半導体集積回路ＳＥＭ１、ＳＥＭ２は、複数の出力バッファＯＢＵＦおよび複数の受信回路ＲＣＶ１をそれぞれ有している。出力バッファＯＢＵＦは、図７と同じ回路であり、送信回路の一例である。受信回路ＲＣＶ１は、図１と同じ回路である。なお、半導体集積回路ＳＥＭ１、ＳＥＭ２は、図１に示した受信回路ＲＣＶ１の代わりに、図３に示した受信回路ＲＣＶ２または図５に示した受信回路ＲＣＶ３を有していてもよい。
【００７０】
半導体集積回路ＳＥＭ１は、半導体集積回路ＳＥＭ２に出力する信号および半導体集積回路ＳＥＭ２から受ける信号を処理する内部回路ＴＩＮＴを有している。半導体集積回路ＳＥＭ２の内部回路ＲＩＮＴは、半導体集積回路ＳＥＭ１に出力する信号および半導体集積回路ＳＥＭ１から受ける信号を処理する。
【００７１】
半導体集積回路ＳＥＭ２は、内部回路ＴＩＮＴで生成したデータ信号ＤＴ（ＤＴ［０］、...、ＤＴ［３］）を出力信号ＯＵＴ（ＯＵＴ［０］、...、ＯＵＴ［３］）として外部端子から出力する。なお、符号ＤＴは、データ信号でなく、アドレス信号または他のバス信号でもよい。半導体集積回路ＳＥＭ１は、半導体集積回路ＳＥＭ２から出力される出力信号ＯＵＴ（ＯＵＴ［０］、...、ＯＵＴ［３］）を入力信号ＩＮ１（ＩＮ１［０］、...、ＩＮ１［３］）として受ける。半導体集積回路ＳＥＭ１は、遷移エッジを急峻にした入力信号ＩＮ２（ＩＮ２［０］、...、ＩＮ２［３］）を生成する。半導体集積回路ＳＥＭ１は、入力信号ＩＮ２をラッチした入力信号ＤＩＮ（ＤＩＮ「０」、...、ＤＩＮ［３］）を内部回路ＲＩＮＴで処理する。
【００７２】
また、半導体集積回路ＳＥＭ１は、内部回路ＲＩＮＴで生成したデータ信号ＤＴ（ＤＴ［４］、...、ＤＴ［７］）を出力信号ＯＵＴ（ＯＵＴ［４］、...、ＯＵＴ［７］）として出力する。半導体集積回路ＳＥＭ２は、半導体集積回路ＳＥＭ１から出力される出力信号ＯＵＴ（ＯＵＴ［４］、...、ＯＵＴ［７］）を入力信号ＩＮ１（ＩＮ１［４］、...、ＩＮ１［７］）として受ける。半導体集積回路ＳＥＭ２は、遷移エッジを急峻にした入力信号ＩＮ２（ＩＮ２［４］、...、ＩＮ２［７］）を生成する。そして、半導体集積回路ＳＥＭ２は、入力信号ＩＮ２をラッチした入力信号ＤＩＮ（ＤＩＮ「４」、...、ＤＩＮ［７］）を内部回路ＴＩＮＴで処理する。
【００７３】
この実施形態では、出力信号ＯＵＴ［０］、ＩＮ１［０］および出力信号ＯＵＴ［４］、ＩＮ１［４］は、共通の信号線を用いて伝送される。同様に、出力信号ＯＵＴ［３］、ＩＮ１［３］および出力信号ＯＵＴ［７］、ＩＮ１［７］は、共通の信号線を用いて伝送される。
【００７４】
なお、半導体集積回路ＳＥＭ２で受ける信号ＩＮ１［４］−［７］のセットアップタイムのマージンが十分あるとき、半導体集積回路ＳＥＭ２から図１に示した駆動回路ＤＲＶ１、ＤＲＶ２を削除してもよい。
【００７５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、入出力共用の伝送路ＴＬにより互いに接続され、送受信機能を有する半導体集積回路ＳＥＭ１、ＳＥＭ２のそれぞれに受信回路ＲＣＶ１を形成することで、半導体集積回路ＳＥＭ１、ＳＥＭ２への入力信号のセットアップタイムのマージンを向上できる。
【００７６】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７７】
ＢＵＦ１、ＢＵＦ２‥バッファ回路；ＣＬＫ‥クロック信号；ＣＭＰ１、ＣＭＰ２‥比較信号；ＣＮＴ１、ＣＮＴ２‥制御回路；ＤＲＶ１、ＤＲＶ２‥駆動回路；ＥＮ１、ＥＮ２‥イネーブル信号；ＩＢＵＦ‥入力バッファ；ＩＮ１、ＩＮ２‥入力信号；ＩＶ１１、ＩＶ１２、ＩＶ２１、ＩＶ２２‥ＣＭＯＳインバータ；ＬＴ‥ラッチ回路；ＯＢＵＦ‥出力バッファ；ＯＵＴ１、ＯＵＴ２‥出力回路；ＲＩＮＴ‥内部回路；ＲＣＶ‥受信部；ＲＳＶ１、ＲＣＶ２、ＲＣＶ３‥受信回路；ＳＥＭ１、ＳＥＭ２‥半導体集積回路；ＳＷ１、ＳＷ２‥スイッチ；ＴＨ‥ホールドタイム；ＴＩＮＴ‥内部回路；ＴＲＮＳ‥送信部；ＴＳ‥セットアップタイム；ＶＣＭＰ１、ＶＣＭＰ２‥比較器；ＶＧＥＮ１、ＶＧＥＮ２‥電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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