(57)【特許請求の範囲】
【請求項１】
入力電圧が供給されるスイッチ回路をスイッチング制御して、出力電圧を制御するコンパレータ方式の電源コントローラであって、
前記出力電圧に基づくフィードバック電圧と第１基準電圧とを比較する比較器と、
前記比較器の比較結果に応じたタイミングで前記スイッチ回路のオン期間を制御する制御回路と、
前記比較器の入力オフセット電圧を制御するオフセット制御回路と、
前記第１基準電圧と前記フィードバック電圧の差電圧を増幅する増幅器と、
を備え、
前記オフセット制御回路は、
所定の傾きで増加するスロープ電圧を生成するスロープ電圧生成部と、
前記スロープ電圧に基づいて前記入力オフセット電圧を制御する差動対部と、
を備え、
前記オフセット制御回路は、前記オン期間の終了タイミングで、前記増幅器の出力電圧に基づいて前記スロープ電圧を制御することを特徴とする電源コントローラ。
【請求項２】
前記オフセット制御回路は、
前記増幅器の出力電圧に基づいて前記スロープ電圧の開始タイミングを制御する制御信号を遅延する遅延回路を備えることを特徴とする請求項１に記載の電源コントローラ。
【請求項３】
前記スロープ電圧生成部は、
前記差動対部に接続される容量を有し、前記遅延回路から遅延して出力された前記制御信号に応じて前記容量の充電を開始し、所定の充電電流に基づいて前記スロープ電圧を生成する充電回路を備え、
前記差動対部は、第２基準電圧と前記スロープ電圧に基づいて前記入力オフセット電圧を制御することを特徴とする請求項２に記載の電源コントローラ。
【請求項４】
前記スロープ電圧生成部は、
前記差動対部に接続される容量を有し、前記オン期間の終了タイミングに応じて前記容量の充電を開始し、前記増幅器の出力電圧に応じた充電電流に基づいて前記スロープ電圧の傾きを調整して前記スロープ電圧を生成する充電回路を備えることを特徴とする請求項１に記載の電源コントローラ。
【請求項５】
前記差動対部は、第２基準電圧と前記スロープ電圧に基づいて前記入力オフセット電圧を制御することを特徴とする請求項４に記載の電源コントローラ。
【請求項６】
前記スロープ電圧生成部は、
前記差動対部に接続される容量を有し、前記オン期間の終了タイミングに応じて前記容量の充電を開始し、所定の充電電流に基づいて前記スロープ電圧を生成する充電回路を備え、
前記差動対部は、前記増幅器の出力電圧と前記スロープ電圧に基づいて前記入力オフセット電圧を制御することを特徴とする請求項１に記載の電源コントローラ。
【請求項７】
入力電圧が供給されるスイッチ回路をスイッチング制御して、出力電圧を制御するコンパレータ方式の電源コントローラを有する電源と、
前記電源より給電される負荷回路とを備え、
前記電源は、
前記出力電圧に基づくフィードバック電圧と第１基準電圧とを比較する比較器と、
前記比較器の比較結果に応じたタイミングで前記スイッチ回路のオン期間を制御する制御回路と、
前記比較器の入力オフセット電圧を制御するオフセット制御回路と、
前記第１基準電圧と前記フィードバック電圧の差電圧を増幅する増幅器と、
を備え、
前記オフセット制御回路は、
所定の傾きで増加するスロープ電圧を生成するスロープ電圧生成部と、
前記スロープ電圧に基づいて前記入力オフセット電圧を制御する差動対部と、
を備え、
前記オフセット制御回路は、前記オン期間の終了タイミングで、前記増幅器の出力電圧に基づいて前記スロープ電圧を制御することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ方式の電源コントローラ、および電子機器に関する。
【背景技術】
【０００２】
負荷急変への応答性を改善するための例として、フィードバック電圧のリップル成分の増幅を行い、増幅された出力のリップル成分と基準電圧との比較に基づいて出力制御を行うスイッチング電源装置が知られている（特許文献１など）。
【０００３】
また、抵抗を介し基準電圧を印加したノードに電流を供給することにより、基準電圧はスロープ電圧が加算される。加算した結果とフィードバック電圧とをコンパレータに入力することにより、出力電圧を制御するスイッチング電源装置が知られている（特許文献２など）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−３５３１６
【特許文献２】米国公開公報２００５−００２８６２６９
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、コンパレータ方式のスイッチング電源装置において、フィードバック電圧の下限と基準電圧とが等しくなるよう制御した場合、フィードバック電圧は出力電圧に対応してリップル成分を含むので、基準電圧とリップルの下限とが等しくなるように制御されている。リップル成分は、コイルのインダクタンス値などの回路パラメータや入出力電圧、発信周波数等の動作条件により変化する。従って、出力電圧のリップル成分により出力電圧の平均値がずれ、出力電圧の精度が確保できない場合がある。
【０００６】
基準電圧を印加したノードに電流を流す際、基準電圧を一定に保つために基準電圧の生成源に入力インピーダンスが低いバッファ回路を設けることが必要になる場合がある。しかし、バッファ回路のオフセットばらつきにより、出力される基準電圧値が入力電圧値からずれ、結果出力電圧の精度が確保できない恐れがある。
【０００７】
本発明は、出力電圧のリップル成分にかかわらず出力電圧の精度を改善可能な、電源コントローラ、および電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
出力電圧に基づくフィードバック電圧と第１基準電圧とを比較する比較器と、比較器の比較結果に応じたタイミングでスイッチ回路のオン期間を制御する制御回路と、比較器の入力オフセット電圧を制御するオフセット制御回路と、第１基準電圧とフィードバック電圧の差電圧を増幅する増幅器と、を備え、オフセット制御回路は、所定の傾きで増加するスロープ電圧を生成するスロープ電圧生成部と、スロープ電圧に基づいて入力オフセット電圧を制御する差動対部と、を備え、オフセット制御回路は、オン期間の終了タイミングで、増幅器の出力電圧に基づいてスロープ電圧を制御するコンパレータ方式の電源コントローラ、および電子機器が提供される。
【発明の効果】
【０００９】
本願に開示の技術が提供する電源コントローラ、および電子機器によれば、出力電圧の精度に対する出力電圧のリップル成分の影響が低減される。
【図面の簡単な説明】
【００１０】
【図１】実施形態に共通なスイッチング電源装置のブロック図である。
【図２】第一実施形態に係るオフセット制御回路３ＡおよびコンパレータＥｒｒＣＭＰの回路図である。
【図３】第一実施形態に係るオフセット制御アンプ２およびオフセット制御回路３Ａによる、コンパレータＥｒｒＣＭＰの制御を示す図である。
【図４】第二実施形態に係るオフセット制御回路３ＢおよびコンパレータＥｒｒＣＭＰの回路図である。
【図５】第二実施形態に係るオフセット制御アンプ２およびオフセット制御回路３Ｂによる、コンパレータＥｒｒＣＭＰの制御を示す図である。
【図６】第三実施形態に係るオフセット制御回路３ＣおよびコンパレータＥｒｒＣＭＰの回路図である。
【図７】第三実施形態に係るオフセット制御アンプ２およびオフセット制御回路３Ｃによる、コンパレータＥｒｒＣＭＰの制御を示す図である。
【図８】スイッチング電源装置１を搭載した電子機器を示すブロック図である。
【図９】周波数固定方式による実施形態に共通なスイッチング電源装置のブロック図である。
【発明を実施するための形態】
【００１１】
急激な負荷の変動に対応できるスイッチング電源の一例として、コンパレータ方式のスイッチング電源装置がある。コンパレータ方式のスイッチング電源装置は、出力電圧を分圧して生成されるフィードバック電圧が基準電圧より減少したもしくは上昇した場合にスイッチング動作を行って電力供給の制御を行う。
【００１２】
図１は、後述する実施形態に共通なスイッチング電源装置１のブロック図である。
スイッチング電源装置１は、スイッチＳＷ１と、スイッチＳＷ２、抵抗Ｒ１と、抵抗Ｒ２と、インダクタＬと、キャパシタＣｏと、スイッチング電源制御回路１１とを備える。スイッチング電源制御回路１１は、コンパレータＥｒｒＣＭＰ、オフセット制御アンプ２、オフセット制御回路３、貫通電流防止（Ａｎｔｉ−Ｓｈｏｏｔ−Ｔｈｒｏｕｇｈ、以降ＡＳＴ）回路４、ＲＳフリップフロップ５と、オン期間生成回路６とを備え、スイッチＳＷ１およびＳＷ２を制御する電源制御回路である。
【００１３】
スイッチＳＷ１の一端には、入力電圧Ｖｉｎが接続され、スイッチＳＷ１の他端は、インダクタＬの端子Ｌｘ、およびスイッチＳＷ２の一端に接続され、スイッチＳＷ２の他端は、接地電位に接続される。スイッチＳＷ１およびＳＷ２を制御するための制御信号ＰＷＭは、ＡＳＴ回路４に入力される。ＡＳＴ回路４は、スイッチＳＷ１およびＳＷ２を動作するドライバであり、かつスイッチＳＷ１およびＳＷ２が同時に導通する短絡状態になることを防止する機能を備える回路である。
【００１４】
インダクタＬは、端子ＬｘおよびキャパシタＣｏの一端に接続される。キャパシタＣｏの他端子は接地電位が接続される。インダクタＬおよびキャパシタＣｏが接続される端子に発生する電圧が出力電圧Ｖｏｕｔである。出力電圧Ｖｏｕｔは負荷回路１００に印加される。
【００１５】
抵抗Ｒ１およびＲ２は出力電圧Ｖｏｕｔと接地電位との間に直列に接続される。抵抗Ｒ１は出力電圧ＶｏｕｔとノードＦｂとの間に接続され、抵抗Ｒ２はノードＦｂと接地電位との間に接続される。抵抗Ｒ１とＲ２間にあるノードＦｂの電圧を帰還電圧Ｖｆｂとする。
【００１６】
オフセット制御アンプ２の周波数帯域は、スイッチング電源装置１のスイッチング周波数と比べ十分に低い。よって、オフセット制御アンプ２は帰還電圧Ｖｆｂのリップルには追従せず帰還電圧Ｖｆｂの平均化された電圧値に対して応答する。このことにより、オフセット制御アンプ２は、帰還電圧Ｖｆｂおよび基準電圧Ｖｒｅｆが入力され、平均化された直流成分の帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差分の増幅信号である制御信号Ｖａｍｐをオフセット制御回路３へ出力する。帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが等しい場合を平衡状態とする。
【００１７】
オフセット制御回路３は、制御信号ＰＷＭと制御信号Ｖａｍｐとが入力され、オフセット制御信号をコンパレータＥｒｒＣＭＰへ出力する。
【００１８】
コンパレータＥｒｒＣＭＰは、反転入力端子に帰還電圧Ｖｆｂが入力され、非反転入力端子に基準電圧Ｖｒｅｆが入力される。制御信号ｃｏｍｐ＿ｏｕｔはＲＳフリップフロップ５のセット端子へ出力される。
【００１９】
オン期間生成回路６には、ＲＳフリップフロップ５から出力される制御信号ＰＷＭが入力される。オン期間生成回路６は、スイッチＳＷ１のオン期間Ｔｏｎを決める回路である。コンパレータＥｒｒＣＭＰの出力信号に応じてＲＳフリップフロップ５がセットされ、制御信号ＰＷＭがハイ・レベルになると、オン期間生成回路６は、オン期間Ｔｏｎの経過後にＲＳフリップフロップ５をリセットし、制御信号ＰＷＭをロウ・レベルにする。
【００２０】
図２は、第一実施形態に係るオフセット制御回路３ＡおよびコンパレータＥｒｒＣＭＰの回路図である。
【００２１】
オフセット制御回路３Ａは、遅延生成部３１ａと、スロープ生成部３２ａと、差動対部３３とを備える。
【００２２】
遅延生成部３１ａでは、オフセット制御アンプ２の出力した制御信号ＶａｍｐがｎＭＯＳトランジスタＭＮ１ａのゲート端子に入力される。制御信号Ｖａｍｐは、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じた制御信号であり、制御信号Ｖａｍｐを出力するオフセット制御アンプ２は、反転入力端子に帰還電圧Ｖｆｂおよび非反転入力端子に基準電圧Ｖｒｅｆが入力される。抵抗Ｒ３ａは、ｎＭＯＳトランジスタＭＮ１ａのソース端子と接地電位との間に接続される。ｎＭＯＳトランジスタＭＮ１ａのドレイン端子は、ｐＭＯＳトランジスタＭＰ１ａのゲート端子およびドレイン端子に接続される。ｐＭＯＳトランジスタＭＰ１ａのゲート端子はｐＭＯＳトランジスタＭＰ２ａのゲート端子に接続される。これにより、ｐＭＯＳトランジスタＭＰ１ａおよびｐＭＯＳトランジスタＭＰ２ａはカレントミラー回路を構成し、ｐＭＯＳトランジスタＭＰ２ａはｎＭＯＳトランジスタＭＮ１ａを流れる電流と同一値又は所定倍値の充電電流ＩｄｅｌａｙａをキャパシタＣ１ａに供給する。
【００２３】
キャパシタＣ１ａは、一端をｐＭＯＳトランジスタＭＰ２ａのドレイン端子、ｎＭＯＳトランジスタＭＮ２ａのドレイン端子およびインバータＩＮＶの入力端子に接続され、他端を接地電位に接続される。ｎＭＯＳトランジスタＭＮ２ａのソース端子を接地電位に接続され、ゲート端子に制御信号ＰＷＭが入力される。よって、制御信号ＰＷＭに基づいてキャパシタＣ１ａの充放電は切り替わる。制御信号ＰＷＭがハイ・レベルとなる期間、キャパシタＣ１ａは、ｎＭＯＳトランジスタＭＮ２ａを介して放電される。制御信号ＰＷＭがロウ・レベルとなる期間、キャパシタＣ１ａは、充電電流Ｉｄｅｌａｙａで充電される。その結果、制御信号ＰＷＭがハイ・レベルとなる期間、インバータｉｎｖＩＮＶは出力する制御信号ｄｅ＿ｏｕｔをハイ・レベルとする。一方、制御信号ＰＷＭがロウ・レベルの期間、充電電流ＩｄｅｌａｙａによりキャパシタＣ１ａは充電され、キャパシタＣ１ａと接続されたインバータＩＮＶの入力端子の電圧が上昇する。インバータＩＮＶの反転しきい値より入力電圧が上昇すると、インバータＩＮＶは出力する制御信号ｄｅ＿ｏｕｔをハイ・レベルからロウ・レベルに切り替える。
【００２４】
遅延生成部３１ａに制御信号ＰＷＭのロウ・レベルが入力されてから、制御信号ｄｅ＿ｏｕｔのロウ・レベル遷移までの期間を遅延時間とする。遅延時間は、オフセット制御アンプ２の出力信号である制御信号Ｖａｍｐの電圧に応じて決められる。
【００２５】
帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより電圧が高い場合、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆの差電圧が大きいほど、制御信号Ｖａｍｐの電圧は減少する。これより、制御信号Ｖａｍｐの電圧が高いほど、充電電流Ｉｄｅｌａｙａの電流は減少する。よって、キャパシタＣ１ａに供給される充電電流Ｉｄｅｌａｙａが減少するほど、インバータＩＮＶの入力電圧が反転しきい値より上昇するまでの時間が長くなる。つまり、遅延生成部３１ａが生成する遅延時間は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより電圧が高いほど、平衡状態より長くなる。
【００２６】
次に、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより電圧が低い場合、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆの差電圧が大きいほど、制御信号Ｖａｍｐの電圧は増加する。これより、制御信号Ｖａｍｐの電圧が低いほど、充電電流Ｉｄｅｌａｙａの電流は増加する。よって、キャパシタＣ１ａに供給される充電電流Ｉｄｅｌａｙａが増加するほど、インバータＩＮＶの入力電圧が反転しきい値より上昇するまでの時間が短くなる。つまり、遅延生成部３１ａが生成する遅延時間は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより電圧が低いほど短くなる。
【００２７】
スロープ生成部３２ａは、キャパシタＣ２ａと、定電流源ＣＳ０ａと、ｎＭＯＳトランジスタＭＮ３ａとを備える。ｎＭＯＳトランジスタＭＮ３ａは、ソース端子が接地電位に接続され、ドレイン端子にキャパシタＣ２ａ、後述する差動対部３３のｐＭＯＳトランジスタＭＰ４のゲート端子に接続され、ゲート端子に制御信号ｄｅ＿ｏｕｔが入力されると、制御信号ｄｅ＿ｏｕｔに基づいてキャパシタＣ２ａの充放電は切り替わる。
【００２８】
キャパシタＣ２ａは、一端が接地電位に接続され、他端を定電流源ＣＳ０ａ、ｐＭＯＳトランジスタＭＰ４ａのゲート端子、およびｎＭＯＳトランジスタＭＮ３ａのドレイン端子に接続され、この端子に発生する電圧をスロープ電圧Ｖｃとする。これにより、キャパシタＣ２ａは、制御信号ｄｅ＿ｏｕｔがハイ・レベルとなる期間に放電され、スロープ電圧Ｖｃは初期化される。キャパシタＣ２ａは、制御信号ｄｅ＿ｏｕｔがロウ・レベルとなる期間に定電流源ＣＳ０ａにより充電電流Ｉｏｆｆｓｅｔａで充電される。スロープ電圧Ｖｃは、充電電流Ｉｏｆｆｓｅｔａの電流に基づいた割合で上昇する。
【００２９】
差動対部３３は、定電流源ＣＳ１と、抵抗Ｒ４と、抵抗Ｒ５と、ｐＭＯＳトランジスタＭＰ３と、ｐＭＯＳトランジスタＭＰ４とを備える。ｐＭＯＳトランジスタＭＰ３のソース端子は抵抗Ｒ４を介し定電流源ＣＳ１に接続され、ゲート端子は基準電圧Ｖｒｅｆ２が入力され、ドレイン端子はノードＮＩ−に接続される。ｐＭＯＳトランジスタＭＰ４のソース端子は抵抗Ｒ５を介し定電流源ＣＳ１と接続され、ゲート端子はスロープ電圧Ｖｃが入力され、ドレイン端子はノードＮＩ＋に接続される。差動対部３３は、オフセット制御信号としてノードＮＩ＋およびノードＮＩ−を介しオフセット制御電流Ｉｏ＋およびオフセット制御電流Ｉｏ−をコンパレータＥｒｒＣＭＰに供給する。
【００３０】
ｐＭＯＳトランジスタＭＰ３およびＭＰ４の電流能力が等しく、且つ抵抗Ｒ４およびＲ５の抵抗値が等しいとし、基準電圧Ｖｒｅｆ２およびスロープ電圧Ｖｃが等しい場合を差動対部３３の定常状態とする。このとき、差動対部３３は、ノードＮＩ＋およびノードＮＩ−に同じ電流を供給する。つまり、オフセット制御電流Ｉｏ＋およびオフセット制御電流Ｉｏ−は同じ電流値となる。差動対部３３は、差動対部３３の定常状態よりスロープ電圧Ｖｃが低い場合、ノードＮＩ＋はノードＮＩ−と比較し多い電流をコンパレータＥｒｒＣＭＰに供給する。つまり、オフセット制御電流Ｉｏ＋はオフセット制御電流Ｉｏ−はと比較し高い電流値となる。また、差動対部３３の定常状態よりスロープ電圧Ｖｃが高い場合、ノードＮＩ＋はノードＮＩ−と比較し少ない電流をコンパレータＥｒｒＣＭＰに供給する。つまり、オフセット制御電流Ｉｏ＋はオフセット制御電流Ｉｏ−はと比較し低い電流値となる。
【００３１】
スロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２よりも電圧値が低い場合、電圧値が低いほど、オフセット制御電流Ｉｏ＋はオフセット制御電流Ｉｏ−と比較し電流値が高い。遅延時間終了後スロープ電圧Ｖｃが上昇するにつれ、オフセット制御電流Ｉｏ＋は減少し、オフセット制御電流Ｉｏ−は増加する。
【００３２】
コンパレータＥｒｒＣＭＰは、定電流源ＣＳ２と、定電流源ＣＳ３と、ｐＭＯＳトランジスタＭＰ５と、ｐＭＯＳトランジスタＭＰ６と、ｎＭＯＳトランジスタＭＮ４と、ｎＭＯＳトランジスタＭＮ５と、ｎＭＯＳトランジスタＭＮ６と、抵抗Ｒ６と、抵抗Ｒ７とを備える。
【００３３】
ｐＭＯＳトランジスタＭＰ５のゲート端子は、コンパレータＥｒｒＣＭＰの反転入力端子である。ｐＭＯＳトランジスタＭＰ５のゲート端子は帰還電圧Ｖｆｂが入力され、ソース端子は定電流源ＣＳ２に接続される。ｐＭＯＳトランジスタＭＰ６のゲート端子は、コンパレータＥｒｒＣＭＰの非反転入力端子である。ＭＯＳトランジスタＭＰ６のゲート端子には基準電圧Ｖｒｅｆが入力され、ソース端子は定電流源ＣＳ２に接続される。
【００３４】
ｎＭＯＳトランジスタＭＮ４は、ドレイン端子およびゲート端子がｐＭＯＳトランジスタＭＰ５のドレイン端子に接続され、ソース端子はノードＮＩ−に接続され、抵抗Ｒ６を介し接地電位に接続される。ｎＭＯＳトランジスタＭＮ５は、ゲート端子がｐＭＯＳトランジスタＭＰ６のドレイン端子を接続され、ｎＭＯＳトランジスタＭＮ４とゲート端子を共有することによりカレントミラー回路が形成される。ｎＭＯＳトランジスタＭＮ５は、ドレイン端子をｐＭＯＳトランジスタＭＰ６のドレイン端子に接続され、ソース端子はノードＮＩ＋に接続され、抵抗Ｒ７を介し接地電位に接続される。
【００３５】
ｎＭＯＳトランジスタＭＮ６は、ゲート端子がｐＭＯＳトランジスタＭＰ６のドレイン端子およびｎＭＯＳトランジスタＭＮ５のドレイン端子に接続され、ソース端子が接地電位に接続され、ドレイン端子は定電流源ＣＳ３に接続される。ｐＭＯＳトランジスタＭＰ６のドレイン電圧である制御信号ｃｏｍｐ＿ｏｕｔは、コンパレータＥｒｒＣＭＰから出力される。
【００３６】
コンパレータＥｒｒＣＭＰの入力オフセット電圧は、ノードＮＩ＋からコンパレータＥｒｒＣＭＰに流れるオフセット制御電流Ｉｏ＋、およびノードＮＩ−からコンパレータＥｒｒＣＭＰに流れるオフセット制御電流Ｉｏ−によって制御される。
【００３７】
平衡状態の場合であって、コンパレータＥｒｒＣＭＰのｐＭＯＳトランジスタＭＰ５およびＭＰ６の電流能力が等しく、ｎＭＯＳトランジスタＭＮ４およびＭＮ５の電流能力が等しく、そして抵抗Ｒ６およびＲ７の抵抗値が等しいとする。まず、スロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２と比較し電圧が低い場合を考える。このとき、オフセット制御電流Ｉｏ＋がオフセット制御電流Ｉｏ−と比較し多い。オフセット制御電流Ｉｏ＋およびオフセット制御電流Ｉｏ−が等しい場合と比較し、コンパレータＥｒｒＣＭＰの抵抗Ｒ７に流れる電流は抵抗Ｒ６に流れる電流と比較し増加する。このことにより、抵抗Ｒ７の端子電圧は抵抗Ｒ６の端子電圧と比較し増加し、ｎＭＯＳトランジスタＭＮ５のソース・ドレイン間電圧はｎＭＯＳトランジスタＭＮ４のソース・ドレイン間電圧と比較し減少する。よって、ｎＭＯＳトランジスタＭＮ４と比較してｎＭＯＳトランジスタＭＮ５が排出できる電流が減少する。つまり、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに等しく、ｐＭＯＳトランジスタＭＰ５およびｐＭＯＳトランジスタＭＰ６から同じ量の電流をｎＭＯＳトランジスタＭＮ４およびｎＭＯＳトランジスタＭＮ５に供給する時、ｎＭＯＳトランジスタＭＮ４に比してｎＭＯＳトランジスタＭＮ５により排出できる電流が少ない。この結果、ｎＭＯＳトランジスタＭＮ５のドレイン端子電圧はｎＭＯＳトランジスタＭＮ４のドレイン端子電圧より高くなる。このため、コンパレータＥｒｒＣＭＰが備えるｐＭＯＳトランジスタＭＰ５およびｐＭＯＳトランジスタＭＰ６のゲート端子に同じ電圧が与えられた場合、出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルとなる。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに等しい状態では、コンパレータＥｒｒＣＭＰの出力信号である制御信号ｃｏｍｐ＿ｏｕｔは反転しない。制御信号ｃｏｍｐ＿ｏｕｔが、ハイ・レベルに反転するには、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより所定電圧以下の低い電圧になる必要がある。この所定電圧が入力オフセット電圧である。制御信号ｃｏｍｐ＿ｏｕｔが反転する帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより低い電圧である場合であり、この入力オフセット電圧を負の入力オフセット電圧と称する。
【００３８】
次に、平衡状態の場合であって、スロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２と比較し電圧が高い場合を考える。このとき、オフセット制御電流Ｉｏ＋がオフセット制御電流Ｉｏ−と比較し低い。オフセット制御電流Ｉｏ＋およびオフセット制御電流Ｉｏ−が等しい場合と比較し、コンパレータＥｒｒＣＭＰの抵抗Ｒ７に流れる電流は抵抗Ｒ６に流れる電流と比較し減少する。このことにより、抵抗Ｒ７の端子電圧は抵抗Ｒ６の端子電圧と比較し減少し、ｎＭＯＳトランジスタＭＮ５のソース・ドレイン間電圧はｎＭＯＳトランジスタＭＮ４のソース・ドレイン間電圧と比較し増加する。よって、ｎＭＯＳトランジスタＭＮ４と比較してｎＭＯＳトランジスタＭＮ５が排出できる電流が増加する。つまり、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに等しく、ｐＭＯＳトランジスタＭＰ５およびｐＭＯＳトランジスタＭＰ６から同じ量の電流をｎＭＯＳトランジスタＭＮ４およびｎＭＯＳトランジスタＭＮ５に供給する時、ｎＭＯＳトランジスタＭＮ４に比してｎＭＯＳトランジスタＭＮ５により排出できる電流が多い。この結果、ｎＭＯＳトランジスタＭＮ５のドレイン端子電圧はｎＭＯＳトランジスタＭＮ４のドレイン端子電圧より低くなる。このため、コンパレータＥｒｒＣＭＰが備えるｐＭＯＳトランジスタＭＰ５およびｐＭＯＳトランジスタＭＰ６のゲート端子に同じ電圧が与えられた場合、出力する制御信号ｃｏｍｐ＿ｏｕｔはハイ・レベルとなる。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆに等しい状態では、コンパレータＥｒｒＣＭＰの出力信号である制御信号ｃｏｍｐ＿ｏｕｔは反転しない。制御信号ｃｏｍｐ＿ｏｕｔが、ロウ・レベルに反転するには、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより所定電圧以上の高い電圧になる必要がある。この所定電圧が入力オフセット電圧である。制御信号ｃｏｍｐ＿ｏｕｔが反転する帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより高い電圧である場合であり、この入力オフセット電圧を正の入力オフセット電圧と称する。
【００３９】
スロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２と比較し電圧が低い場合、スロープ電圧Ｖｃが上昇するにつれ、オフセット制御電流Ｉｏ＋は減少し、オフセット制御電流Ｉｏ−は増加する。これにより、コンパレータＥｒｒＣＭＰの負の入力オフセット電圧は減少する。スロープ電圧Ｖｃと基準電圧Ｖｒｅｆ２とが等しくなると、オフセット制御電流Ｉｏ＋とオフセット制御電流Ｉｏ−との電流量は等しくなる。これにより、コンパレータＥｒｒＣＭＰの入力オフセット電圧はゼロになる。そして、スロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２と比較し電圧が高い場合、スロープ電圧Ｖｃが上昇するにつれ、オフセット制御電流Ｉｏ＋は増加し、オフセット制御電流Ｉｏ−は減少する。つまり、コンパレータＥｒｒＣＭＰの正の入力オフセット電圧は増加する。
【００４０】
そして、帰還電圧Ｖｆｂと、基準電圧Ｖｒｅｆから負の入力オフセット電圧を減じた電圧、あるいは基準電圧Ｖｒｅｆに正の入力オフセット電圧を加えた電圧とが比較され、帰還電圧Ｖｆｂの電圧値の方が低くなった時、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。
【００４１】
図３は、第一実施形態に係るオフセット制御アンプ２およびオフセット制御回路３Ａによる、コンパレータＥｒｒＣＭＰの制御を示す図である。制御信号ＰＷＭがハイ・レベルに遷移して、スイッチＳＷ１が導通に、スイッチＳＷ２が非導通となり、オン期間生成回路６より生成されたオン期間Ｔｏｎの間、スイッチング電源装置１において電力の供給が開始される。次に、制御信号ＰＷＭがロウ・レベルに遷移して、スイッチＳＷ１が非導通に、スイッチＳＷ２が導通した状態を示す。次に、制御信号ＰＷＭがハイ・レベルに遷移することにより、スイッチＳＷ１が導通に、スイッチＳＷ２が非導通となり、スイッチング電源装置１において電力の供給が開始される。次のサイクルの１周期の動作を示す。
【００４２】
オフセット制御アンプ２は、基準電位Ｖｒｅｆと帰還電圧Ｖｆｂとの誤差電圧を増幅する誤差増幅器である。一般的に誤差増幅器には位相補償回路等が備えられているため、入出力応答の帯域は制限されている。オフセット制御アンプ２についても同様である。通常、オフセット制御アンプ２の帯域は、スイッチング電源装置１のスイッチング周波数より低いと考えられる。その結果、オフセット制御アンプ２では、帰還電圧Ｖｆｂはスイッチング電源装置１のスイッチング動作によるリップル電圧が平滑された平均値として誤差増幅される。そして、オフセット制御アンプ２の入出力応答は帰還電圧Ｖｆｂの平均値に対するものとなると考えられる。
【００４３】
帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより高い場合、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差電圧が大きいほど、オフセット制御アンプ２から出力される制御信号Ｖａｍｐの電圧は低くなる。
【００４４】
この時、制御信号Ｖａｍｐは、遅延生成部３１ａが備えるｎＭＯＳトランジスタＭＮ１ａのゲート端子に入力される。ｎＭＯＳトランジスタＭＮ１ａのトランスコンダクタンスにより、制御信号Ｖａｍｐの電圧が低いほど、ｎＭＯＳトランジスタＭＮ１ａのソース・ドレイン電流が減少する。よって、ｎＭＯＳトランジスタＭＮ１ａとｐＭＯＳトランジスタＭＰ１ａとを流れる電流は減少する。そして、ｐＭＯＳトランジスタＭＰ１ａのゲート端子と共有するｎＭＯＳトランジスタＭＮ１ａおよびｐＭＯＳトランジスタＭＰ１ａのドレイン端子に発生する電圧が増加する。これに応じて、ｐＭＯＳトランジスタＭＰ１ａとゲート端子を共有するｐＭＯＳトランジスタＭＰ２ａのゲート端子に入力される電圧は増加する。よって、ｐＭＯＳトランジスタＭＰ２ａが流すソース・ドレイン電流である充電電流Ｉｄｅｌａｙａの電流量は減少する。キャパシタＣ１ａへの充電電流が減少することにより、インバータＩＮＶの入力端子電圧がインバータＩＮＶの反転しきい値を超えるまでの時間は、長くなる。図３より、制御信号ＰＷＭのロウ・レベルへ遷移しキャパシタＣ１ａへの充電電流Ｉｄｅｌａｙａによる充電が開始されてから制御信号ｄｅ＿ｏｕｔのロウ・レベル遷移までの期間を遅延期間とすると、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより電圧が高いほど遅延期間は長くなる。その結果、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより電圧が高いほど、オフ期間が長くなる。
【００４５】
これにより、オン期間生成回路６より生成されるオン期間は一定であるため、オフ期間が長くなると、オン・デューティは減少する。降圧型スイッチング電源装置において、オン・デューティの値と入力電圧Ｖｉｎとの乗算結果は出力電圧Ｖｏｕｔの平均値と等しくなる。よって、オフ期間が長くなることにより出力電圧Ｖｏｕｔの平均値は減少し、その結果、帰還電圧Ｖｆｂも減少する。
【００４６】
次に、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより低い場合、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差電圧が大きいほど、オフセット制御アンプ２から出力される制御信号Ｖａｍｐの電圧は高くなる。
【００４７】
この時、制御信号Ｖａｍｐは、遅延生成部３１ａが備えるｎＭＯＳトランジスタＭＮ１ａのゲート端子に入力される。ｎＭＯＳトランジスタＭＮ１ａのトランスコンダクタンスにより、制御信号Ｖａｍｐの電圧が高いほど、ｎＭＯＳトランジスタＭＮ１ａのソース・ドレイン電流が増加する。よって、ｎＭＯＳトランジスタＭＮ１ａとｐＭＯＳトランジスタＭＰ１ａとを流れる電流は増加する。そして、ｐＭＯＳトランジスタＭＰ１ａのゲート端子と共有するｎＭＯＳトランジスタＭＮ１ａおよびｐＭＯＳトランジスタＭＰ１ａのドレイン端子に発生する電圧が減少する。これに応じて、ｐＭＯＳトランジスタＭＰ１ａとゲート端子を共有するｐＭＯＳトランジスタＭＰ２ａのゲート端子に入力される電圧は減少する。よって、ｐＭＯＳトランジスタＭＰ２ａが流すソース・ドレイン電流である充電電流Ｉｄｅｌａｙａの電流量は増加する。キャパシタＣ１ａへの充電電流Ｉｄｅｌａｙａが増加することにより、インバータＩＮＶの入力端子電圧がインバータＩＮＶの反転しきい値を超えるまでの時間は、短くなる。図３より、制御信号ＰＷＭのロウ・レベルに遷移してキャパシタＣ１ａへの充電電流Ｉｄｅｌａｙａによる充電が開始されてから制御信号ｄｅ＿ｏｕｔのロウ・レベル遷移までの期間を遅延期間とすると、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより電圧が低いほど遅延期間は短くなる。その結果、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより電圧が低いほど、オフ期間が短くなる。
【００４８】
オン期間生成回路６より、オン期間は一定であるため、オフ期間が短くなると、オン・デューティは増加する。よって、オフ期間が短くなることにより、出力電圧Ｖｏｕｔは増加し、その結果、帰還電圧Ｖｆｂの平均値も増加する。
【００４９】
このようにして、コンパレータＥｒｒＣＭＰには帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが入力される。帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する入力オフセット電圧を加えた値、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰの出力信号である制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。そして、制御信号ＰＷＭがハイ・レベルに遷移し、スイッチング電源装置のスイッチングサイクルが始まる。オン期間が始まる。オン期間の期間中、スイッチＳＷ１が導通、スイッチＳＷ２は非導通となる。そして、制御信号ＰＷＭがロウ・レベルに遷移し、オン期間が終了して、オフ期間が開始する。オフ期間の間に、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する入力オフセット電圧を加えた値、何れかの電圧値を下回った時点で、再び、コンパレータＥｒｒＣＭＰの出力信号である制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。つまり、制御信号ＰＷＭがハイ・レベルに遷移し、次のスイッチング電源装置のスイッチングサイクルが開始する。このようにして、スイッチング電源装置のスイッチングサイクルが繰り返される。帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆに時間と共に変化する負の入力オフセット電圧または正の入力オフセット電圧が付与され比較される結果、コンパレータＥｒｒＣＭＰにおいて、オフセットの時間変化に係る傾きをもって比較が行われる。出力電圧Ｖｏｕｔのリップル電圧に伴う帰還電圧Ｖｆｂの変動が小さい場合でも、電圧の期間変化が強調されて比較が行われる。これにより、コンパレータＥｒｒＣＭＰの応答が早くなり、本願のコンパレータ方式のスイッチング電源装置において、高速応答の動作が確保される。
【００５０】
さらに、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとは、オフセット制御アンプ２に入力される。オフセット制御アンプ２は、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じた制御信号Ｖａｍｐを出力する。制御信号Ｖａｍｐは、遅延生成部３１ａに入力され、制御信号ＰＷＭがロウ・レベルに遷移してから、制御信号ｄｅ＿ｏｕｔのロウ・レベル遷移までの期間を制御する。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し高いほど、制御信号Ｖａｍｐの電圧は低くなり、キャパシタＣ１ａへの充電電流Ｉｄｅｌａｙａが減少する結果、制御信号ｄｅ＿ｏｕｔのロウ・レベル遷移までの遅延期間が長くなる。一方、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し低いほど、制御信号Ｖａｍｐの電圧は高くなり、キャパシタＣ１ａへの充電電流Ｉｄｅｌａｙａが増加する結果、制御信号ｄｅ＿ｏｕｔのロウ・レベル遷移までの遅延期間が短くなる。制御信号ＰＷＭがロウ・レベルに遷移してから、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する正の入力オフセット電圧を加えた値の、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰの出力信号である制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。そして、制御信号ＰＷＭがハイ・レベルに遷移するまでの期間をオフ期間とする。オフ期間が長くなるほど、オン・デューティは減少し、そして、出力電圧Ｖｏｕｔは減少する。また、オフ期間が短くなるほど、オン・デューティは増加し、そして、出力電圧Ｖｏｕｔは増加する。オン・デューティの増減を繰り返すことにより、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆに一致するように制御される。その結果、出力電圧Ｖｏｕｔは、リップル電圧の大小にかかわらず基準電圧Ｖｒｅｆで設定される目標電圧に制御される。つまり、出力電圧Ｖｏｕｔのリップルによらず、基準電圧Ｖｒｅｆにより設定される値に一致するように出力電圧Ｖｏｕｔは制御される。つまり、出力電圧Ｖｏｕｔのリップルの違いにかかわらず出力電圧の精度を改善可能となる。
【００５１】
図４は、第二実施形態に係るオフセット制御回路３ＢおよびコンパレータＥｒｒＣＭＰの回路図である。
【００５２】
オフセット制御回路３Ｂは、スロープ生成部３２ｂと、差動対部３３とを備える。差動対部３３、およびコンパレータＥｒｒＣＭＰは、第一実施形態と同様であるため、説明を省略する。
【００５３】
スロープ生成部３２ｂでは、オフセット制御アンプ２から出力された制御信号ＶａｍｐがｎＭＯＳトランジスタＭＮ１ｂのゲート端子に入力される。制御信号Ｖａｍｐは、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じた制御信号であり、制御信号Ｖａｍｐを出力するオフセット制御アンプ２は、反転入力端子に帰還電圧Ｖｆｂおよび非反転入力端子に基準電圧Ｖｒｅｆが入力される。抵抗Ｒ３ｂは、ｎＭＯＳトランジスタＭＮ１ｂのソース端子と接地電圧との間に接続される。ｐＭＯＳトランジスタＭＰ１ｂおよびｐＭＯＳトランジスタＭＰ２ｂはカレントミラー回路である。ｐＭＯＳトランジスタＭＰ１ｂのドレイン端子は、ｎＭＯＳトランジスタＭＮ１ｂのドレイン端子に接続される。ｐＭＯＳトランジスタＭＰ２ｂはｎＭＯＳトランジスタＭＮ１ｂを流れる電流と同一値又は所定倍値の充電電流ＩｏｆｆｓｅｔｂをキャパシタＣ２ｂに供給する。
【００５４】
キャパシタＣ２ｂは、一端が接地電位に接続され、他端がｐＭＯＳトランジスタＭＰ２ｂのドレイン端子、ｎＭＯＳトランジスタＭＮ３ｂのドレイン端子、差動対部３３のｐＭＯＳトランジスタＭＰ４のゲート端子に接続される。そして、キャパシタＣ２ｂの他端に発生する電圧をスロープ電圧Ｖｃとする。ｎＭＯＳトランジスタＭＮ３ｂのソース端子は接地電位に接続され、ｎＭＯＳトランジスタＭＮ３ｂのゲート端子には制御信号ＰＷＭが入力される。これにより、キャパシタＣ２ｂは、制御信号ＰＷＭがハイ・レベルとなる期間に放電され、スロープ電圧Ｖｃは減少する。キャパシタＣ２ｂは、ｎＭＯＳトランジスタＭＮ３ｂのゲート端子に入力される制御信号ＰＷＭがロウ・レベルとなる期間にｐＭＯＳトランジスタＭＰ２ｂにより充電電流Ｉｏｆｆｓｅｔｂで充電される。キャパシタＣ２ｂの端子電圧であるスロープ電圧Ｖｃは充電電流Ｉｏｆｆｓｅｔｂの電流に基づいた割合で上昇する。
【００５５】
図５は、第二実施形態に係るオフセット制御アンプ２およびオフセット制御回路３Ｂによる、コンパレータＥｒｒＣＭＰの制御を示す図である。制御信号ＰＷＭのサイクルに関して、第一実施形態と同様であるため、説明を省略する。
【００５６】
帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより高い場合、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧が大きいほど、オフセット制御アンプ２から出力される制御信号Ｖａｍｐの電圧は低くなる。
【００５７】
この時、制御信号Ｖａｍｐは、スロープ生成部３２ｂが備えるｎＭＯＳトランジスタＭＮ１ｂのゲート端子に入力される。制御信号Ｖａｍｐが低いほど、ｎＭＯＳトランジスタＭＮ１ｂのトランスコンダクタンスに応じて、ｎＭＯＳトランジスタＭＮ１ｂのソース・ドレイン電流がより減少する。よって、ｎＭＯＳトランジスタＭＮ１ｂとｐＭＯＳトランジスタＭＰ１ｂとのソース・ドレイン電流はより減少する。よって、ｐＭＯＳトランジスタＭＰ１ｂのゲート端子と共有するｎＭＯＳトランジスタＭＮ１ｂおよびｐＭＯＳトランジスタＭＰ１ｂのドレイン端子に発生する電圧が増加する。これに応じて、ｐＭＯＳトランジスタＭＰ１ｂとゲート端子を共有するｐＭＯＳトランジスタＭＰ２ｂのゲート端子に入力される電圧は増加する。よって、ｐＭＯＳトランジスタＭＰ２ｂが流すソース・ドレイン電流である充電電流Ｉｏｆｆｓｅｔｂの電流量は減少する。制御信号Ｖａｍｐは、ｎＭＯＳトランジスタＭＮ１ｂのゲート端子に入力され、ｎＭＯＳトランジスタＭＮ１ｂが線形領域で駆動されるとき、制御信号Ｖａｍｐの電圧が低くなることに応じて、充電電流Ｉｏｆｆｓｅｔｂの電流量が減少するように制御される。
【００５８】
よって、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより高い場合、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧が大きいほど、キャパシタＣ２ｂに供給される電流が減少する。このことにより、キャパシタＣ２ｂの端子電圧であるスロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２と同じ電圧に達するまでの時間が長くなる。制御信号ＰＷＭへロウ・レベル遷移してから、スロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２と同じ電圧に達すると、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになる。そして、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する正の入力オフセット電圧を加えた値の、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。図５は、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロの時点、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回り、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる場合を示す。制御信号ＰＷＭがハイ・レベルに遷移するまでの期間をオフ期間とする。その結果、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより電圧が高いほどオフ期間は長くなる。
【００５９】
オフ期間が長くなることにより、オン・デューティは減少する。よって、出力電圧Ｖｏｕｔの平均値および帰還電圧Ｖｆｂは減少する。
【００６０】
次に、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより低い場合、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧が大きいほど、オフセット制御アンプ２から出力される制御信号Ｖａｍｐの電圧は高くなる。
【００６１】
この時、制御信号Ｖａｍｐは、スロープ生成部３２ｂが備えるｎＭＯＳトランジスタＭＮ１ｂのゲート端子に入力される。制御信号Ｖａｍｐが高いほど、ｎＭＯＳトランジスタＭＮ１ｂのトランスコンダクタンスに応じて、ｎＭＯＳトランジスタＭＮ１ｂのソース・ドレイン電流がより増加する。よって、ｎＭＯＳトランジスタＭＮ１ｂとｐＭＯＳトランジスタＭＰ１ｂとのソース・ドレイン電流はより増加する。よって、ｐＭＯＳトランジスタＭＰ１ｂのゲート端子と共有するｎＭＯＳトランジスタＭＮ１ｂおよびｐＭＯＳトランジスタＭＰ１ｂのドレイン端子に発生する電圧が減少する。これに応じて、ｐＭＯＳトランジスタＭＰ１ｂとゲート端子を共有するｐＭＯＳトランジスタＭＰ２ｂのゲート端子に入力される電圧は減少する。よって、ｐＭＯＳトランジスタＭＰ２ｂが流すソース・ドレイン電流である充電電流Ｉｏｆｆｓｅｔｂの電流量は増加する。制御信号Ｖａｍｐは、ｎＭＯＳトランジスタＭＮ１ｂのゲート端子に入力され、ｎＭＯＳトランジスタＭＮ１ｂが線形領域で駆動されるとき、制御信号Ｖａｍｐの電圧が高くなることに応じて、充電電流Ｉｏｆｆｓｅｔｂの電流量が増加するように制御される。
【００６２】
よって、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより低い場合、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧が大きいほど、キャパシタＣ２ｂに供給される電流が増加する。このことにより、キャパシタＣ２ｂの他端の電圧であるスロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２と同じ電圧に達するまでの時間が短くなる。制御信号ＰＷＭのロウ・レベルに遷移してから、スロープ電圧Ｖｃが基準電圧Ｖｒｅｆ２と同じ電圧に達すると、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになる。帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する正の入力オフセット電圧を加えた値の、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。制御信号ＰＷＭがハイ・レベルに遷移するまでの期間をオフ期間とする。その結果、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより電圧が高いほどオフ期間は短くなる。
【００６３】
これにより、オフ期間が短くなり、オン・デューティは増加する。よって、出力電圧Ｖｏｕｔの平均値および帰還電圧Ｖｆｂは増加する。
【００６４】
帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとは、オフセット制御アンプ２に入力される。オフセット制御アンプ２は、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じた制御信号Ｖａｍｐを出力する。制御信号Ｖａｍｐは、スロープ生成回路３２ｂに入力され、キャパシタＣ２ｂへ供給される充電電流Ｉｏｆｆｓｅｔｂの電流を制御する。キャパシタＣ２ｂの他端の電圧であるスロープ電圧Ｖｃは、充電電流Ｉｏｆｆｓｅｔｂの電流に基づいた割合で上昇する。よって、制御信号Ｖａｍｐは、スロープ電圧Ｖｃが時間と共に増加する割合、すなわち、時間傾きを制御する。これにより、制御信号ＰＷＭがロウ・レベルに遷移してから、スロープ電圧Ｖｃと基準電圧Ｖｒｅｆ２とが同じ電圧に達し、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間を制御する。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し高いほど、時間傾きが減少し、スロープ電圧Ｖｃと基準電圧Ｖｒｅｆ２とが同じ電圧に達し、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が長くなる。一方、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し低いほど、時間傾きが増加し、スロープ電圧Ｖｃと基準電圧Ｖｒｅｆ２とが同じ電圧に達し、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が短くなる。制御信号ＰＷＭがロウ・レベルに遷移してから、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する正の入力オフセット電圧を加えた値の、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。そして、制御信号ＰＷＭがハイ・レベルに遷移するまでの期間をオフ期間とする。オフ期間が長くなるほど、オン・デューティは減少し、そして、出力電圧Ｖｏｕｔは減少する。また、オフ期間が短くなるほど、オン・デューティは増加し、そして、出力電圧Ｖｏｕｔは増加する。オン・デューティの増減を繰り返すことにより、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆに一致するように制御される。その結果、出力電圧Ｖｏｕｔは、リップル電圧の大小にかかわらず基準電圧Ｖｒｅｆで設定される目標電圧に制御される。つまり、出力電圧Ｖｏｕｔのリップルの違いにかかわらず出力電圧の精度を改善可能となる。
【００６５】
図６は、第三実施形態に係るオフセット制御回路３ＣおよびコンパレータＥｒｒＣＭＰの回路図である。
【００６６】
オフセット制御回路３Ｃは、スロープ生成部３２ｃと、差動対部３３とを備える。コンパレータＥｒｒＣＭＰは、第一実施形態と同様であるため、説明を省略する。
【００６７】
スロープ生成部３２ｃは、キャパシタＣ２ｃ、定電流源ＣＳ０ｃ、およびｎＭＯＳトランジスタＭＮ３ｃを備える。ｎＭＯＳトランジスタＭＮ３ｃは、ソース端子が接地電位に接続され、ドレイン端子にキャパシタＣ２ｃに接続され、差動対部３３のｐＭＯＳトランジスタＭＰ４のゲート端子に接続され、ゲート端子に制御信号ＰＷＭが入力される。
【００６８】
キャパシタＣ２ｃは、一端が接地電位に接続され、他端がｎＭＯＳトランジスタＭＮ３ｃのドレイン端子、差動対部３３のｐＭＯＳトランジスタＭＰ４のゲート端子に接続される。キャパシタＣ２ｃの他端に発生する電圧をスロープ電圧Ｖｃとする。これにより、キャパシタＣ２ｃは、制御信号ＰＷＭがハイ・レベルとなる期間に放電される。よって、キャパシタＣ２ｃの他端の電圧であるスロープ電圧Ｖｃは減少する。キャパシタＣ２ｃは、制御信号ＰＷＭがロウ・レベルとなる期間に定電流源ＣＳ０ｃにより充電電流Ｉｏｆｆｓｅｔｃで充電され、スロープ電圧Ｖｃは充電電流Ｉｏｆｆｓｅｔｃの電流に基づいた割合で上昇する。
【００６９】
差動対部３３は、第一実施形態および第二実施形態の回路とは、ｐＭＯＳトランジスタＭＰ３のゲート端子に、オフセット制御アンプ２から出力された制御信号Ｖａｍｐが入力される点で異なる。
【００７０】
図７は、第三実施形態に係るオフセット制御アンプ２およびオフセット制御回路３Ｃによる、コンパレータＥｒｒＣＭＰの制御を示す図である。制御信号ＰＷＭのサイクルに関して、第一実施形態と同様であるため、説明を省略する。
【００７１】
制御信号Ｖａｍｐは、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じた制御信号であり、制御信号Ｖａｍｐを出力するオフセット制御アンプ２は、反転入力端子に基準電圧Ｖｒｅｆおよび非反転入力端子に帰還電圧Ｖｆｂが入力される。制御信号Ｖａｍｐは、差動対部３３が備えるｐＭＯＳトランジスタＭＰ３のゲート端子に入力される。スロープ電圧Ｖｃは、差動対部３３が備えるｐＭＯＳトランジスタＭＰ４のゲート端子に接続される。
【００７２】
帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより高い場合、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧が大きいほど、オフセット制御アンプ２から出力される制御信号Ｖａｍｐの電圧は高くなる。
【００７３】
制御信号Ｖａｍｐの電圧が高いほど、制御信号ＰＷＭのロウ・レベルに遷移してから、充電電流Ｉｏｆｆｓｅｔｃの電流に基づいた割合で上昇するキャパシタＣ２ｃの他端の電圧であるスロープ電圧Ｖｃが制御信号Ｖａｍｐと同じ電圧に達するまでの時間が長くなる。スロープ電圧Ｖｃが基準電圧Ｖａｍｐと同じ電圧に達すると、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになる。そして、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する正の入力オフセット電圧を加えた値の、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。図７は、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロの時点で、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆを下回り、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる場合を示す。制御信号ＰＷＭがハイ・レベルに遷移するまでの期間をオフ期間とする。その結果、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより電圧が高いほどオフ期間は長くなる。
【００７４】
これにより、オフ期間が長くなるほど、デューティ・サイクルは減少する。よって、オフ期間が長くなるほど出力電圧Ｖｏｕｔの平均値および帰還電圧Ｖｆｂは減少する。
【００７５】
次に、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆより低い場合、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとの差電圧が大きいほど、オフセット制御アンプ２は、制御信号Ｖａｍｐの電圧の出力電圧は低くなる。
【００７６】
制御信号Ｖａｍｐの電圧が低いほど、制御信号ＰＷＭのロウ・レベルに遷移してから、充電電流Ｉｏｆｆｓｅｔｃの電流に基づいた割合で上昇するキャパシタＣ２ｃの他端の電圧であるスロープ電圧Ｖｃが制御信号Ｖａｍｐと同じ電圧に達するまでの時間が短くなる。制御信号ＰＷＭのロウ・レベルに遷移してから、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する正の入力オフセット電圧を加えた値の、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルへ切り替わる。制御信号ＰＷＭがハイ・レベルへ遷移するまでの期間をオフ期間とする。その結果、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆより電圧が高いほどオフ期間は短くなる。
【００７７】
これにより、オフ期間が短くなるほど、デューティ・サイクルは増加する。よって、オフ期間が短くなるほど出力電圧Ｖｏｕｔの平均値および帰還電圧Ｖｆｂは増加する。
【００７８】
帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとは、オフセット制御アンプ２に入力される。オフセット制御アンプ２は、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じた制御信号Ｖａｍｐを出力する。制御信号Ｖａｍｐは、差動対部３３が備えるｐＭＯＳトランジスタＭＰ３のゲート端子に入力され、ｐＭＯＳトランジスタＭＰ４のゲート端子にスロープ電圧Ｖｃが入力される。制御信号Ｖａｍｐの電圧値に応じて、一定の時間傾きをもって上昇するスロープ電圧Ｖｃと制御信号Ｖａｍｐとが同じ電圧に達するまでの時間が制御される。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し高いほど、制御信号Ｖａｍｐの電圧は増加し、スロープ電圧Ｖｃと制御信号Ｖａｍｐとが同じ電圧に達し、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が長くなる。一方、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し低いほど、制御信号Ｖａｍｐの電圧は減少し、スロープ電圧Ｖｃと制御信号Ｖａｍｐとが同じ電圧に達し、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が短くなる。制御信号ＰＷＭがロウ・レベルに遷移してから、ロープ電圧Ｖｃと制御信号Ｖａｍｐとが同じ電圧に達し、帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する正の入力オフセット電圧を加えた値の、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰが出力する制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。そして、制御信号ＰＷＭがハイ・レベルに遷移するまでの期間をオフ期間とする。オフ期間が長くなるほど、オン・デューティは減少し、そして、出力電圧Ｖｏｕｔは減少する。また、オフ期間が短くなるほど、オン・デューティは増加し、そして、出力電圧Ｖｏｕｔは増加する。オン・デューティの増減を繰り返すことにより、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆに一致するように制御される。その結果、出力電圧Ｖｏｕｔは、リップル電圧の大小にかかわらず基準電圧Ｖｒｅｆで設定される目標電圧に制御される。つまり、出力電圧Ｖｏｕｔのリップルの違いにかかわらず出力電圧の精度を改善可能となる。
【００７９】
図８は、スイッチング電源装置１を搭載した電子機器を２００示すブロック図である。電子機器２００は、たとえばポータブル機器システム、パソコン、携帯電話、デジタルカメラが挙げられる。電子機器２００は、バッテリ１１０、スイッチング電源装置１、負荷回路１００を備える。バッテリ１１０は、たとえばリチウムイオン電池である。もしくは、複数のリチウムイオン電池ユニットを直列接続したものである。負荷回路１００は、たとえば、アナログ回路、デジタル回路、マイクロプロセッサ、発光素子、表示素子、センサなどである。スイッチング電源装置１、またはスイッチング電源装置１ｄ、は、バッテリ１１０からの出力電圧が入力され、所定の電圧に変換し、負荷回路１００に対して電源電圧を供給する。
【００８０】
以上、詳細に説明したように、本発明の第一実施形態によれば、コンパレータＥｒｒＣＭＰには帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが入力される。コンパレータＥｒｒＣＭＰに入力された帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆから時間と共に減少する負の入力オフセット電圧を減じた値、基準電圧Ｖｒｅｆ、または基準電圧Ｖｒｅｆに時間と共に増加する入力オフセット電圧を加えた値の、何れかの電圧値を下回った時点で、コンパレータＥｒｒＣＭＰの出力信号である制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わる。そして、制御信号ＰＷＭがハイ・レベルに遷移し、スイッチング電源装置のスイッチングサイクルが始まる。帰還電圧Ｖｆｂが、基準電圧Ｖｒｅｆに時間と共に変化する負の入力オフセット電圧または正の入力オフセット電圧が付与され比較される結果、コンパレータＥｒｒＣＭＰにおいて、オフセットの時間変化に係る傾きをもって比較が行われる。出力電圧Ｖｏｕｔのリップル電圧に伴う帰還電圧Ｖｆｂの変動が小さい場合でも、電圧の期間変化が強調されて比較が行われる。これにより、コンパレータＥｒｒＣＭＰの応答が早くなり、本願のコンパレータ方式のスイッチング電源装置において、高速応答の動作が確保される。
【００８１】
さらに、オフセット制御アンプ２は、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じて、制御信号ＰＷＭがロウ・レベルに遷移してから、制御信号ｄｅ＿ｏｕｔのロウ・レベル遷移までの遅延期間を制御する。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し高いほど、遅延期間が長くなる。一方、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し低いほど、遅延期間が短くなる。制御信号ＰＷＭがロウ・レベルに遷移してから遅延時間経過後、コンパレータＥｒｒＣＭＰの出力信号である制御信号ｃｏｍｐ＿ｏｕｔはロウ・レベルからハイ・レベルに切り替わり、制御信号ＰＷＭがハイ・レベルに遷移する。この期間をオフ期間とすると、オフ期間が長くなるほど、オン・デューティは減少し、そして、出力電圧Ｖｏｕｔは減少する。また、オフ期間が短くなるほど、オン・デューティは増加し、そして、出力電圧Ｖｏｕｔは増加する。オン・デューティの増減を繰り返すことにより、帰還電圧Ｖｆｂの平均値が基準電圧Ｖｒｅｆに一致するように制御される。その結果、出力電圧Ｖｏｕｔは、リップル電圧の大小にかかわらず基準電圧Ｖｒｅｆで設定される目標電圧に制御される。つまり、出力電圧Ｖｏｕｔのリップルによらず、基準電圧Ｖｒｅｆにより設定される値に一致するように出力電圧Ｖｏｕｔは制御される。つまり、出力電圧Ｖｏｕｔのリップルの違いにかかわらず出力電圧の精度を改善可能となる。
【００８２】
また、本発明の第二実施形態は、オフセット制御アンプ２は、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じて、スロープ電圧Ｖｃが時間と共に増加する割合、すなわち、時間傾きを制御する。これにより、制御信号ＰＷＭがロウ・レベルに遷移してから、スロープ電圧Ｖｃと基準電圧Ｖｒｅｆ２とが同じ電圧に達し、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が制御される。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し高いほど、時間傾きが減少し、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が長くなる。一方、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し低いほど、時間傾きが増加し、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が短くなる。コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間を制御することにより、オフ期間を制御することができる。その他の作用・効果については、第一実施形態の場合と同様である。
【００８３】
また、本発明の第三実施形態は、オフセット制御アンプ２は、帰還電圧Ｖｆｂの平均値と基準電圧Ｖｒｅｆとの差分に応じた制御信号Ｖａｍｐを出力する。制御信号Ｖａｍｐの電圧値に応じて、一定の時間傾きをもって上昇するスロープ電圧Ｖｃと制御信号Ｖａｍｐとが同じ電圧に達するまでの時間が制御される。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し高いほど、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が長くなる。一方、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと比較し低いほど、コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間が短くなる。コンパレータＥｒｒＣＭＰの入力オフセット電圧がゼロになるまでの期間を制御することにより、オフ期間を制御することができる。その他の作用・効果については、第一実施形態の場合と同様である。
【００８４】
尚、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。例えば、図９に示すように、図１に含まれるオン期間生成回路６を発振回路７に置き換えるなどの、周波数固定のコンパレータ方式も同様に適応できる。
【００８５】
第一実施形態の定電流源ＣＳ０ａ、および第三実施形態の定電流源ＣＳ０ｃはコイル電流に応じた電流を流す電流源に置き換えても良い。
【００８６】
また、第一実施形態および第二実施形態において、差動対部３３は、抵抗Ｒ４とｐＭＯＳトランジスタＭＰ３とを取り除き、定電流源ＣＳ１と、抵抗Ｒ５と、ｐＭＯＳトランジスタＭＰ４とを備える回路に置き換えても良い。例えば、ｐＭＯＳトランジスタＭＰ４のソース端子は抵抗Ｒ４を介し定電流源ＣＳ１と接続され、ゲート端子はスロープ電圧Ｖｃが入力され、ｐＭＯＳトランジスタＭＰ４のドレイン端子はノードＮＩ＋に接続される。差動対部３３は、ノードＮＩ＋を介しオフセット制御電流Ｉｏ＋をコンパレータＥｒｒＣＭＰに供給する。このことにより、コンパレータＥｒｒＣＭＰの入力オフセット電圧は、オフセット制御電流Ｉｏ＋の電流によって制御される。
【００８７】
ここで、スイッチング電源制御回路１１は電源コントローラの一例、帰還電圧Ｖｆｂはフィードバック電圧の一例、コンパレータＥｒｒＣＭＰは比較器の一例、スロープ生成部３２ａ、３２ｂ、又は３２ｃおよび差動対部３３はオフセット付与回路の一例、オフセット制御アンプ２は増幅器の一例、遅延生成部３１ａは遅延回路の一例、スロープ生成部３２ａ、３２ｂ、又は３２は充電回路の一例、基準電圧Ｖｒｅｆ２又は制御電圧Ｖａｍｐは所定電圧の一例、差動対部３３は差動対の一例である。
【符号の説明】
【００８８】
１、１ｄ    スイッチング電源装置
２    オフセット制御アンプ
３    オフセット制御回路
４    ＡＳＴ回路
５    ＲＳフリップフロップ
６    オン期間生成回路
ＥｒｒＣＭＰ    コンパレータ
ＳＷ１、ＳＷ２    スイッチ
Ｒ１、Ｒ２    抵抗
Ｌ    インダクタ
Ｃｏ    キャパシタ
１１、１１ｄ    スイッチング電源制御回路
３１ａ    遅延生成部
３２ａ、３２ｂ、３２ｃ    スロープ生成部
３３    差動対部
１００    負荷回路
２００    電子機器
【図１】
0005703671.tif 000002
【図２】
0005703671.tif 000003
【図３】
0005703671.tif 000004
【図４】
0005703671.tif 000005
【図５】
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【図６】
0005703671.tif 000007
【図７】
0005703671.tif 000008
【図８】
0005703671.tif 000009
【図９】
0005703671.tif 000010