(57)【特許請求の範囲】
【請求項１】
第１表面および対向する第２表面を有し、凹部を含む基板を用意する段階と、
前記基板の前記第１表面にダイプラットフォームを取り付ける段階と、
前記基板の前記凹部にコンデンサを配置する段階と
を備え、
前記ダイプラットフォームを取り付ける段階は、
ダイと、
絶縁コア材と、
前記ダイに隣接する複数のビルドアップ層と、
前記複数のビルドアップ層に隣接し、前記絶縁コア材上の前記複数のビルドアップ層の表面に設けられ、前記基板と前記ダイプラットフォームとを電気的および物理的に結合する複数の第１のインターコネクト構造と
を有するバンプレスビルドアップ層コンポーネントを取り付ける段階を有し、
前記基板の前記凹部に前記コンデンサを配置する段階は、
前記コンデンサを、前記ダイ上の前記複数のビルドアップ層の表面に配置する段階を有し、
前記コンデンサは、前記基板と離間しており、前記基板の前記凹部の底部に固定されていないＩＣパッケージの製造方法。
【請求項２】
前記凹部は、前記基板の前記第１表面にあり、前記凹部の幅と前記ダイの幅は同じである請求項１に記載のＩＣパッケージの製造方法。
【請求項３】
前記ダイプラットフォームに前記コンデンサを物理的に取り付ける段階をさらに備える請求項１または２に記載のＩＣパッケージの製造方法。
【請求項４】
前記基板の前記第２表面のほとんど全てが複数の第２のインターコネクト構造アレイによって覆われる請求項１から３のいずれか一項に記載のＩＣパッケージの製造方法。
【請求項５】
前記絶縁コア材は、前記ダイプラットフォームに剛性を与える請求項１から４のいずれか一項に記載のＩＣパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する本発明の実施形態は概してＩＣパッケージングに関し、さらに詳しくはＩＣパッケージの電力分配方式に関する。
【背景技術】
【０００２】
今日のＩＣ（集積回路）は、高速でスイッチオンおよびスイッチオフする数百万個のトランジスタを潜在的に含む多数の半導体デバイスを備える。このトランジスタのスイッチングは高周波ノイズを発生させるが、高速のコンピューティング環境で必要なノイズのない安定した電力分配システムを作成するためには、この高周波ノイズを制御する必要がある。そのようなシステムでは、ノイズを制御するべくバイパスコンデンサとも呼ばれるデカップリングコンデンサを利用してノイズを短絡接地させることが多い。トランジスタのノイズの影響をオフセットするために数百個のデカップリングコンデンサが利用されることが多いが、これらの配置は電気的な性能および電力試験の両方において重要な設計要素である。
【０００３】
一般的に、デカップリングコンデンサと保護するデバイスとの間の直列抵抗および線路インダクタンス量を最小化することを目的に、デカップリングコンデンサは可能な限りデバイスの近傍に配置する。既存のパッケージでは、コンデンサをパッケージのランド側および／またはダイ側に配置することが電力分配の選択肢に含まれる。基板およびダイ/基板インターコネクトの厚み分だけダイから離間して、ランド側にコンデンサを配置することが最も典型的であろう。
【図面の簡単な説明】
【０００４】
開示する実施形態は、添付の図面を併用して以下の詳細な説明を読むことで参照することにより良く理解されるであろう。図面は次の通りである。
【０００５】
【図１】本発明のある実施形態に係る、ＩＣパッケージの断面図である。
【図２】本発明の別の実施形態に係る、ＩＣパッケージの断面図である。
【図３】本発明のある実施形態に係る、ＩＣパッケージの製造方法を示すフローチャート図である。
【０００６】
図示の簡易化と明確化を目的に、図面は構造の一般的な様子を示し、本発明の実施形態の説明を不要に不明確にすることを避けるために、周知の特徴および技術に関する説明および詳細を省略する場合がある。さらに、図面の要素の縮尺は必ずしも正確ではない。例えば、本発明の実施形態の理解を促進するべく、図中の一部の要素のサイズは他の要素と比べて強調する場合がある。異なる図中の同一の符号は同じ要素を意味する一方で、類似の符号は類似の要素を示す場合とそうでない場合がある。明細書および特許請求の範囲における「第１の」、「第２の」、「第３の」、「第４の」およびこれらの類似の用語は、類似の要素を区別するために利用されるが、必ずしも特定の順序または時系列を示すためではない。ここに説明する本発明の実施形態が、図示またはここで説明する順序とは異なる順序で動作可能な場合などの適切な状況下においては、このように用いられる用語は互換可能であることが理解されるべきである。同様に、ここに説明する方法が一連の段階を備える場合、段階の提示順序は、必ずしも段階の実行が可能な唯一の順序ではなく、また一部の段階は省略可能および／またはここに説明しない他の段階の追加が可能である。またさらに、「備える」、「含む」、「有する」およびこれらの変形の用語は、非排他的な包含を網羅することを意図しており、プロセス、方法、物品または製品は、必ずしもこれらの要素に限定されない複数の要素を含むが、明示的に示されていない、またはこれらのプロセス、方法、物品または製品に内在する他の要素を含んでもよい。
【０００７】
明細書および特許請求の範囲における「左」、「右」、「前」、「後」、「上部」、「下部」、「上」、「下」およびこれらの類似の用語は、記述的な目的のために利用されており、必ずしも永続的かつ相対的な位置を説明するためではない。ここに説明する本発明の実施形態が、図示またはここで説明する向きとは異なる向きで動作可能な場合などの適切な状況下においては、このように用いられる用語は互換可能であることが理解されるべきである。ここで用いられる用語「結合した」は、電気的または非電気的に直接的または間接的に接続されていると定義される。ここで互いに「隣接」していると説明された物体は、この表現が用いられる文脈に適宜応じて、互いに物理的に接している場合、互いの近傍にある場合、または互いに同じ領域または地域にある場合がある。「１つの実施形態では」との表現の全ては、必ずしも同じ実施形態を意味するわけではない。
【発明を実施するための形態】
【０００８】
本発明の１つの実施形態では、ＩＣパッケージは、第１表面および対向する第２表面を有する基板と、基板の第１表面に隣接するダイプラットフォームとを備える。基板は凹部を有する。ＩＣパッケージは、基板の凹部に設けられたコンデンサ（または他のコンポーネント）をさらに備える。本文書では、基板の凹部のコンポーネントとして、ほぼコンデンサのみにについて説明するが、例えば薄膜アレイなど（サイズによって制限される）が利用されてもよく、ここでコンデンサについて説明される事項は、当業者にとって明らかな適切な変形と共にこのような他のコンポーネントにも適用されるが理解されるべきである。
【０００９】
基板の凹部の存在は、ダイプラットフォームによって支持されるダイおよびデカップリングコンデンサとの間の離間距離を短縮する機会を提供する。離間距離が長いとクロック周波数が低減し、ノイズが発生する。したがって本発明の実施形態は、線路インダクタンスおよび直列抵抗を最小化しつつ、ダイプラットフォームと基板との間および基板とプリント基板または他の次のレベルのデバイスとの間の両方における様々なインターコネクトの選択肢を維持または実現することにより、電気的な性能を向上することができる。
【００１０】
例えば、本発明の実施形態では、既存のパッケージで可能な距離よりもはるかにダイに近い位置にコンデンサを配置することによって、最良の電気的な性能を実現するコンデンサの配置が可能である。これにより必要なコンデンサの数が減り、コストとサイズとを低減する。さらに必要に応じて、コンデンサが基板に組み込まれた方式に比べはるかに容易にコンデンサの数を減じることができる。
【００１１】
本発明のさらなる利点は、ソケットの互換性を維持できることにある。パッケージの低密度または他の第１部分は既存のマザーボードに合うように設計されている場合があるが、高密度部分または他の第２部分はより挑戦的に設計されている場合がある。このような手法においては、パッケージサイズがダイプラットフォームのレベルで縮小されても、マザーボード業界も同じ速度で進化するわけでは必ずしもない。例えば、ダイプラットフォーム部分に最先端の仕様を組み込む一方で、所望の形状の低密度部分にダイプラットフォーム部分を簡単に取り付け可能な状態を保つことで、ＩＣパッケージ全体としてのソケット互換性を維持してよい。
【００１２】
ここで図面を参照されたい。図１は本発明の在る実施形態に係るＩＣパッケージ１００の断面図である。図１に示すように、ＩＣパッケージ１００は、表面１１１、対向する表面１１２、および凹部１２０を有する基板１１０を備える。図１に示す実施形態では、凹部１２０は表面１１１にある。ＩＣパッケージ１００は、基板１１０の表面１１１に隣接するダイプラットフォーム１３０と、凹部１２０内のコンデンサ１４０とをさらに備える。また凹部１２０にはソルダレジスト１３４がある。
【００１３】
図１では凹部１２０内に合計６つのコンデンサを描写するが、この説明のいかなる部分もコンデンサの数を１つまたは６つあるいは特定の個数に限定するものではないことが理解されるべきである。本発明の様々な実施形態によると、凹部１２０内には、設計パラメータ、所望の電気的性能、または他の要素によって示されるまたは必要とされるあらゆる適切な個数のコンデンサがあってよい。したがって、特に規定のない限り、ここでのコンデンサ１４０についての参照は、同様に配置された全てのコンデンサに適用されることが理解されるべきである。
【００１４】
図１に示すように、ダイプラットフォーム１３０は、バンプレスビルドアップ層（ＢＢＵＬ）コンポーネントを備える。ＢＢＵＬは、ダイ１３１、ダイ１３１に隣接する複数のビルドアップ層１３２、およびビルドアップ層１３２に隣接する複数のインターコネクト構造１３３を有する。ダイプラットフォーム１３０は、ダイプラットフォーム１３０に剛性を与え、パッケージサイズを定義し、かつインターコネクトがダイ１３１からファンアウトする空間を提供する絶縁コア材１３６をさらに備える。ダイプラットフォーム１３０は、インターコネクト構造１３３を利用して基板１１０と電気的および物理的に結合される。図１の実施形態では、ＩＣパッケージ１００がハイブリッドＢＢＵＬパッケージであり、ＢＢＵＬコンポーネント（ダイプラットフォーム１３０）は、高密度なインターコネクトルーティング要素であって、基板１１０は、このようなハイブリッドＢＢＵＬパッケージにおける低密度なインターコネクトルーティング要素であることは留意に値する。またさらに、他の潜在的な利点のうち、例えばソケット互換性の維持に適切であり得る他のハイブリッド高密度/低密度パッケージングタイプ、または他の種類のパッケージングタイプを本発明の他の実施形態で利用し得ることは留意に値する。
【００１５】
基板１１０の表面１１１内の凹部１２０によって、図１のようにコンデンサ１４０を物理的にダイプラットフォーム１３０に取り付けることができる。物理的な取り付けは、例えばはんだ付けまたは類似の手法によって実現可能である。この構成により、コンデンサ１４０とダイ１３１との離間距離を極めて短くすることができる。これは、コンデンサとダイとが基板およびダイ/基板のインターコネクトの厚みによって離間する既存のパッケージに比べ、はるかに短い。ダイ１３１とコンデンサ１４０との間のこの最小離間距離は、所定のキャパシタンスに対して最大の電気的性能の恩恵を提供する。さらに、より大きな離間距離を有する高キャパシタンスシステムと同じ性能を維持しつつ、コンデンサの数、つまりキャパシタンス値を低減することができる。
【００１６】
またさらに、既存のＩＣパッケージとは異なり、基板１１０の表面１１２にコンデンサ１４０が配置される必要がないことから、この構成は、基板１１０の表面１１２上に、表面１１２のほとんど全てがインターコネクト構造１５３に覆われる、あらゆるランドまたは他のインターコネクトの完全なアレイを許容する。隣接する対のインターコネクト構造１５３のそれぞれの間には、製造工程を経て残されたソルダレジスト１５４の領域が存在する。ここでのまたは類似の状況で用いられた「ほとんど全て」の表現は、表面の全てがインターコネクトで覆われていることを必ずしも意味しない。むしろ、インターコネクトとソルダレジストなどの介在する物体とが表面のほとんど全てを覆うことのみを意味する。
【００１７】
インターコネクト構造１５３は、プリント基板または他の次のレベルのデバイスへの電気的および／または物理的な接続を可能にする。完全なランドグリッドアレイ（またはボールグリッドアレイおよびピングリッドアレイなどの他の種類のあらゆるインターコネクトの完全なアレイ）は、基板１１０における入力ポイント/出力ポイント（例えばマザーボードへのピンアウトなど）の数を最大化することから、パッケージサイズ、電気的接続、および信号伝播における利点を提供する。
【００１８】
凹部１２０は、コンデンサ１４０を収容し、ダイプラットフォーム１３０および基板１１０の取り付け中および取り付け後の機械的な干渉を回避するように設計される。例えば、コンデンサ１４０が凹部１２０内に収まった状態で、インターコネクト構造１３３が基板１１０の表面１１１およびビルドアップ層１３２に接することが可能でなくてはならない。凹部１２０が浅すぎる場合、つまりｚ方向のサイズが小さすぎる場合は、コンデンサ１４０と凹部１２０の底面との間の機械的な干渉がそのような接触を阻む。同時に凹部１２０は、ｘ方向およびｙ方向においても適切なサイズによって位置合わせの問題を防ぐ必要がある。この点において、凹部１２０の側壁に干渉することなくコンデンサ１４０を凹部１２０内に配置できるように十分な公差が必要である。
【００１９】
引き続き図１を参照すると、複数のインターコネクト構造１３３がダイプラットフォーム１３０の表面１３５、図示の実施形態ではビルドアップ層１３２の下側の表面に位置する。図のように、複数のインターコネクト構造１３３は、例えばＢＢＵＬグリッドアレイなどのアレイを形成する。アレイは表面１３５の一部を覆うが、凹部１２０の存在に起因してこの部分は表面１３５の全体よりも小さい。したがって、インターコネクト構造１３３は表面１３５において部分的なアレイを形成すると言える。
【００２０】
図２は本発明のある実施形態に係るＩＣパッケージ２００の断面図である。図２に示すように、ＩＣパッケージ２００は、表面２１１、対向する表面２１２、および凹部２２０を有する基板２１０を備える。図２に示す実施形態では、凹部２２０は表面２１２にある。サイズ制限、製造における懸念、およびその類似を含む様々な設計事項が、凹部の配置、つまりこのように表面２１２内であるか、または図１のように表面１１１内であるかに影響する。図２の実施形態に対する、図１の実施形態の上述しなかった潜在的な利点としては、スタンドアロンのＢＢＵＬコンポーネントが完全な一連の試験の対象となり得ることにある。図１の実施形態のようにコンデンサが配置されている場合、試験には構造的試験および機能的試験が含まれる。小型の形状環境においては、基板のないＢＢＵＬコンポーネントが有利である。
【００２１】
ＩＣパッケージ２００は、基板２１０の表面２１１に隣接するダイプラットフォーム２３０と、凹部２２０内のコンデンサ２４０とをさらに備える。また凹部２２０にはソルダレジスト２３４がある。例えば、基板２１０、表面２１１、表面２１２、凹部２２０、ダイプラットフォーム２３０、ソルダレジスト２３４、およびコンデンサ２４０はそれぞれ、図１に示した基板１１０、表面１１１、表面１１２、凹部１２０、ダイプラットフォーム１３０、ソルダレジスト１３４、およびコンデンサ１４０と類似であってよい。図２では凹部２２０内に合計６つのコンデンサを描写するが、図１に示したＩＣパッケージ１００の場合と同じく、この説明のいかなる部分もコンデンサの数を特定の個数に限定するものではないことが理解されるべきである。本発明の様々な実施形態によると、凹部２２０内には、設計パラメータ、所望の電気的性能、または他の要素によって示されるまたは必要とされるあらゆる適切な個数のコンデンサがあってよい。したがって、特に規定のない限り、ここでのコンデンサ２４０についての参照は、同様に配置された全てのコンデンサに適用されることが理解されるべきである。
【００２２】
図２に示すように、ダイプラットフォーム２３０は、ダイ２３１、ダイ２３１に隣接する複数のビルドアップ層２３２、およびビルドアップ層２３２に隣接する複数のインターコネクト構造２３３を有するＢＢＵＬコンポーネントを備える。ダイプラットフォーム２３０はコア材２３６をさらに備える。例えば、ダイ２３１、ビルドアップ層２３２、インターコネクト構造２３３、およびコア材２３６はそれぞれ、図１に示したダイ１３１、ビルドアップ層１３２、インターコネクト構造１３３、およびコア材１３６と類似であってよい。ダイプラットフォーム２３０は、インターコネクト構造２３３を利用して基板２１０と電気的および物理的に結合する。
【００２３】
複数のインターコネクト構造２３３がダイプラットフォーム２３０の表面２３５、図示の実施形態ではビルドアップ層２３２の下側の表面に位置する。基板２１０のランド側に位置する凹部２２０が存在することから、インターコネクト構造２３３は、ダイプラットフォーム２３０の表面２３５のほとんど全てを覆うアレイを形成する。図示の実施形態では、インターコネクト構造２３３は、コンデンサ２４０とダイ２３１との間により短い電気的なパス、つまり短い離間距離を提供しつつ、基板２１０とのインターコネクションに完全なＢＢＵＬグリッドアレイを形成する。このような短い離間距離および完全なグリッドアレイの利点は上述の通りである。図のように、完全なＢＢＵＬグリッドアレイは表面２３５のほとんど全てを覆う。
【００２４】
基板２１０の表面２１２の一部は、基板２１０をプリント基板または他の次のレベルのデバイスへ物理的および／または電気的に接続するインターコネクト構造２５３のアレイで覆われる。隣接する対のインターコネクト構造２５３のそれぞれの間には、製造工程を経て残されたソルダレジスト２５４の領域が存在する。図１のインターコネクト構造１５３と同様に、インターコネクト構造２５３はランド、ボール、ピンまたはその類似を含んでよい。
【００２５】
図３は本発明のある実施形態に係るＩＣパッケージの製造方法３００を示すフローチャート図である。方法３００のステップ３１０では、第１表面および対向する第２表面を有し、凹部を含む基板を用意する。例えば基板、第１表面および第２表面はそれぞれ、図１に示した基板１１０、表面１１１および表面１１２と類似であってよい。また別の例として、凹部は図１に示した凹部１２０と類似であってよい。
【００２６】
１つの実施形態では、ステップ３１０で第１表面に凹部を有する基板を用意することで図１のＩＣパッケージ１００に類似する。別の実施形態では、ステップ３１０で第２表面に凹部を有する基板を用意することで図２のＩＣパッケージ２００に類似する。方法３００のステップ３２０では、基板の第１表面にダイプラットフォームを取り付ける。例えば、ダイプラットフォームは図１に示したダイプラットフォーム１３０と類似であってよい。１つの実施形態では、ステップ３２０で、ダイと、ダイに隣接した複数のビルドアップ層と、ビルドアップ層に隣接した複数のインターコネクト構造とを有するバンプレスビルドアップ層コンポーネントを取り付ける。例えば、ダイ、ビルドアップ層およびインターコネクト構造はそれぞれ、図１に示した第１３１、ビルドアップ層１３２およびインターコネクト構造１３３と類似であってよい。
【００２７】
基板の第１表面に凹部が位置する少なくとも一部の実施形態では、ステップ３２０の結果、基板の第２表面のほとんど全てがインターコネクト構造のアレイによって覆われる。このような構造は上述の通り、ランドグリッドアレイ、ボールグリッドアレイ、ピングリッドアレイおよびその類似を含んでよい。
【００２８】
基板の第２表面に凹部が位置する少なくとも一部の実施形態では、ステップ３２０の結果、ＢＢＵＬグリッドアレイなどの複数のインターコネクト構造がダイプラットフォームの第１表面のほとんど全てを覆うアレイを形成する。
【００２９】
方法３００のステップ３３０では、基板の凹部にコンデンサが配置される。例えば、コンデンサは図１に示したコンデンサ１４０と類似であってよい。
【００３０】
方法３００のステップ３４０では、ダイプラットフォームにコンデンサを物理的に取り付ける。このステップは上述の通り、基板の第１表面に凹部がある実施形態で実行されてよい。
【００３１】
本発明を具体的な実施形態を参照して説明したが、発明の趣旨または範囲から逸脱することなく様々な変更が可能であることは、当業者によって理解されるであろう。したがって、本発明の実施形態の開示は発明の範囲の説明を目的としており、制限することを意図していない。本発明の範囲は添付の特許請求の範囲によってのみ限定される。例えば、ここに説明したＩＣパッケージおよび関連した方法は様々な実施形態において実施可能であり、上述のこれらの実施形態についての特定の説明は必ずしも全ての実行可能な実施形態の完全な説明を表すものではないことは、当業者にとって明らかである。
【００３２】
さらに、具体的な実施形態に関し、その恩恵、他の利点および問題に対する解決方法を説明した。しかしながら、恩恵、利点、問題に対する解決方法、および今後発生またはより顕著になり得る恩恵、利点または解決方法を引き起こし得るあらゆる要素または複数の要素は、１つまたは全ての請求項の重要、必要または必須の特徴または要素であると解釈されるべきではない。
【００３３】
またさらに、ここに開示した実施形態および制限は、その実施形態および／または制限が（１）請求項で明示的に請求されていない場合、および（２）均等論の下で請求項における明示的な要素および／または制限の均等物または潜在的な均等物である場合、公有の原則の下に公衆に属するものではない。
［項目１］
第１表面および対向する第２表面を有し、かつ凹部を含む基板と、
前記基板の前記第１表面に隣接するダイプラットフォームと、
前記基板の前記凹部に設けられたコンデンサと
を備えるＩＣパッケージ。
［項目２］
前記ダイプラットフォームは、ダイと、前記ダイに隣接する複数のビルドアップ層と、前記複数のビルドアップ層に隣接する複数のインターコネクト構造とを含むバンプレスビルドアップ層コンポーネントを有する項目１に記載のＩＣパッケージ。
［項目３］
前記凹部は、前記基板の前記第１表面にある項目２に記載のＩＣパッケージ。
［項目４］
前記コンデンサは、前記ダイプラットフォームに物理的に取り付けられている項目３に記載のＩＣパッケージ。
［項目５］
前記基板の前記第２表面のほとんど全てが複数のインターコネクト構造アレイによって覆われる項目４に記載のＩＣパッケージ。
［項目６］
前記複数のインターコネクト構造は、前記ダイプラットフォームの第１表面に位置し、前記複数のインターコネクト構造は、前記ダイプラットフォームの前記第１表面の一部を覆うアレイを形成する項目５に記載のＩＣパッケージ。
［項目７］
前記凹部は、前記基板の前記第２表面にある項目２に記載のＩＣパッケージ。
［項目８］
前記複数のインターコネクト構造は、前記ダイプラットフォームの第１表面に位置し、前記複数のインターコネクト構造は、前記ダイプラットフォームの前記第１表面のほとんど全てを覆うアレイを形成する項目７に記載のＩＣパッケージ。
［項目９］
前記基板の前記第２表面の一部がインターコネクト構造アレイによって覆われる項目８に記載のＩＣパッケージ。
［項目１０］
第１表面および対向する第２表面を有し、凹部を含む基板と、
前記基板の前記第１表面に物理的および電気的に結合したバンプレスビルドアップ層コンポーネントと、
前記基板の前記凹部に設けられた複数のコンデンサと
を備え、
前記バンプレスビルドアップ層コンポーネントは、
ダイと、
前記ダイに隣接する複数のビルドアップ層と、
前記複数のビルドアップ層に隣接するバンプレスビルドアップ層グリッドアレイと
を有するＩＣパッケージ。
［項目１１］
前記凹部は前記基板の前記第１表面にあり、前記複数のコンデンサは前記バンプレスビルドアップ層コンポーネントに物理的に取り付けられている項目１０に記載のＩＣパッケージ。
［項目１２］
前記基板の前記第２表面のほとんど全てが複数のインターコネクト構造アレイによって覆われる項目１１に記載のＩＣパッケージ。
［項目１３］
前記凹部は、前記基板の前記第２表面にあり、前記バンプレスビルドアップ層グリッドアレイは前記バンプレスビルドアップ層コンポーネントの第１表面に位置し、前記バンプレスビルドアップ層グリッドアレイは前記バンプレスビルドアップ層コンポーネントの前記第１表面のほとんど全てを覆う項目１０に記載のＩＣパッケージ。
［項目１４］
第１表面および対向する第２表面を有し、凹部を含む基板を用意する段階と、
前記基板の前記第１表面にダイプラットフォームを取り付ける段階と、
前記基板の前記凹部にコンデンサを配置する段階と
を備えるＩＣパッケージの製造方法。
［項目１５］
前記ダイプラットフォームを取り付ける段階は、ダイと、前記ダイに隣接する複数のビルドアップ層と、前記複数のビルドアップ層に隣接する複数のインターコネクト構造とを有するバンプレスビルドアップ層コンポーネントを取り付ける段階を有する項目１４に記載の方法。
［項目１６］
前記凹部は、前記基板の前記第１表面にある項目１４に記載の方法。
［項目１７］
前記ダイプラットフォームに前記コンデンサを物理的に取り付ける段階をさらに備える項目１６に記載の方法。
［項目１８］
前記基板の前記第２表面のほとんど全てが複数のインターコネクト構造アレイによって覆われる項目１７に記載の方法。
［項目１９］
前記凹部は、前記基板の前記第２表面にある項目１４に記載の方法。
［項目２０］
前記ダイプラットフォームを取り付ける段階は、
ダイと、前記ダイに隣接する複数のビルドアップ層と、前記複数のビルドアップ層に隣接する複数のインターコネクト構造とを含むバンプレスビルドアップ層コンポーネントを取り付ける段階を有し、
前記複数のインターコネクト構造は、前記ダイプラットフォームの第１表面に位置し、
前記複数のインターコネクト構造は、前記ダイプラットフォームの前記第１表面のほとんど全てを覆うアレイを形成する項目１９に記載の方法。
【図１】
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【図２】
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【図３】
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