(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にそれぞれ設けられた第１の領域及び第２の領域とを備え、
前記第１の領域は、
前記半導体基板上の第１配線層に形成され、所定の第１の幅を有する第１の金属配線と、
前記第１配線層の上層の第２配線層に形成され前記第１の幅を有する第２の金属配線と、
前記第１の金属配線と第２の金属配線とを接続し、前記第１の幅以下の第２の幅を有する第１のコンタクトとを有し、
前記第２の領域は、
前記第１配線層から前記第２配線層へと亘る膜厚を有し、所定の第３の幅を有する第３の金属配線を有し、
前記第３の金属配線は、金属膜及びバリアメタル膜を含み、
前記金属膜は、前記第１配線層の下側表面から前記第２配線層の上側表面に至る膜厚で形成され、
前記バリアメタル膜は、前記金属膜の側面表面から前記金属膜の下側表面まで連続的に形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１の領域は、
前記半導体基板上の前記第１の領域に形成された第１の素子と、
前記第１の素子及び前記第１の金属配線に接続される第２のコンタクトを有し、
前記第２の領域は、
前記半導体基板上の前記第２の領域に形成された第２の素子と、
前記第２の素子及び前記第３の金属配線に接続される第３のコンタクトを有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の幅は、前記第１の幅よりも大きいことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第３の金属配線は、前記第１配線層に形成された第１金属部と、前記第２配線層から前記第１配線層の上面へと亘る膜厚を有する第２金属部とにより構成される
ことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記第１配線層上に形成され、前記第１の金属配線及び前記第１金属部に用いられる金属が層間絶縁膜中に拡散することを防止する機能を有する拡散防止膜を更に備え、
前記第１のコンタクト及び前記第２金属部は、それぞれ前記拡散防止膜を貫通して前記第１の金属配線及び前記第１金属部に接続されている
ことを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体基板上に設けられた第１の領域において、第１配線層に所定の第１の幅を有する第１の金属配線を形成する工程と、
前記第１の領域において、前記第１配線層の上層の第２配線層に形成され前記第１の幅を有し、第２の金属配線材料からなる第２の金属配線と、前記第１の金属配線及び前記第２の金属配線を接続し前記第１の幅以下の第２の幅を有する第１のコンタクトとを形成するとともに、前記半導体基板上に設けられた第２の領域において、前記第１配線層から前記第２配線層へと亘る膜厚を有し、前記第２の金属配線材料からなる第３の金属配線を形成する工程とを備え、
前記第３の金属配線は、前記第１配線層の下側表面から前記第２配線層の上側表面に至る膜厚で連続的に形成されるようにする
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に設けられた第１の領域に形成された第１の素子に接続される第２のコンタクトを形成する工程と、
前記半導体基板上に設けられた第２の領域に形成された第２の素子に接続される第３のコンタクトを形成する工程と、
前記第１の領域において、前記半導体基板上の第１配線層に、前記第２のコンタクトに接続され且つ所定の第１の幅を有する第１の金属配線を形成する工程と、
前記第１の領域において、前記第１配線層の上層の第２配線層に形成され前記第１の幅を有し、第２の金属配線材料からなる第２の金属配線と、前記第１の金属配線及び前記第２の金属配線を接続し前記第１の幅以下の第２の幅を有する第１のコンタクトとを形成するとともに、前記第２の領域において、前記第３のコンタクトに接続され前記第１配線層から前記第２配線層へと亘る膜厚を有し、第２の金属配線材料からなる第３の金属配線を形成する工程とを備え、
前記第３の金属配線は、前記第１配線層の下側表面から前記第２配線層の上側表面に至る膜厚で連続的に形成されるようにする
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワー半導体デバイスの１つとして、いわゆるＤＭＯＳトランジスタが知られている。ＤＭＯＳトランジスタは、高不純物濃度を有するドレイン拡散層に隣接させて、このドレイン拡散層と同一の導電型であり且つドレイン拡散層よりも不純物濃度が低いドリフト領域を備えている。ＤＭＯＳトランジスタは、比較的低い電圧領域においてスイッチング速度が速くしかも変換効率が高いという特徴を有しており、高耐圧動作と低オン抵抗とを同時に達成することができる。
【０００３】
ＤＭＯＳトランジスタの耐圧は空乏層の最適な設計により、低オン抵抗は単位素子のセル抵抗の最適化によって実現される。しかしながら、高耐圧と低オン抵抗にはトレードオフの関係があり、耐圧の最適な構造と、低オン抵抗を得るための素子構造との最適化が必要である。ＤＭＯＳトランジスタの抵抗成分として、拡散層抵抗、チャネル抵抗、ドリフト層の抵抗、配線抵抗等が挙げられるが、この中で配線抵抗は、半導体基板上の素子設計からあまり影響を受けない抵抗成分である。耐圧を下げることなく低いオン抵抗を得るためには、配線抵抗を低減する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１７１８７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下に記載の実施の形態は、配線抵抗を低減することのできる半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００６】
本発明の一の実施の形態に係る半導体装置は、半導体基板と、半導体基板上にそれぞれ設けられた第１の領域及び第２の領域とを備える。第１の領域は、半導体基板上の第１配線層に形成され、所定の第１の幅を有する第１の金属配線と、第１配線層の上層の第２配線層に形成され第１の幅を有する第２の金属配線と、第１の金属配線と第２の金属配線とを接続し、第１の幅以下の第２の幅を有する第１のコンタクトとを有する。第２の領域は、第１配線層から第２配線層へと亘る膜厚を有し、所定の第３の幅を有する第３の金属配線を有する。
【図面の簡単な説明】
【０００７】
【図１】半導体装置の構成を示す斜視図である。
【図２】第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図３】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図４】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図５】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図６】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図７】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図８】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図９】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１０】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１１】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１２】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１３】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１４】第１の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１５】第２の実施の形態に係る半導体装置の構成を示す断面図である。
【図１６】第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１７】第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１８】第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図１９】第２の実施の形態に係る半導体装置の製造方法を示す断面図である。
【図２０】第２の実施の形態の他の例に係る半導体装置の製造方法を示す断面図である。
【図２１】第２の実施の形態の他の例に係る半導体装置の製造方法を示す断面図である。
【図２２】第２の実施の形態の他の例に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００８】
次に、図面を参照して、実施の形態に係る半導体装置について説明する。
【０００９】
［第１の実施の形態］
（半導体装置の構成）
まず、図１を参照して、比較例に係る半導体装置の積層構造を説明する。その後、図２を参照して、第１の実施の形態に係る半導体装置の構造について説明する。
【００１０】
図１は、比較例に係る半導体装置の構成を示す断面図である。なお、以下の説明において、「ｐ−型」とは、「ｐ型」よりも不純物濃度が小さい半導体のことを指す。また、「ｎ−型」とは、「ｎ型」よりも不純物濃度が小さい半導体のことを指す。そして、「ｐ＋型」とは、「ｐ型」よりも不純物濃度が大きい半導体のことを指す。
【００１１】
図１に示すように、半導体装置は、例えばｎ−型の半導体基板１０１上に形成される。半導体基板１０１は、論理回路等に用いられる素子（図１に示す例では、ＰＭＯＳトランジスタ）が形成される領域Ａ（第１の領域）と、領域Ｂ（第２の領域、図１に示す例ではｐチャネル型ＤＭＯＳトランジスタが形成される領域）とを備えている。なお、半導体装置に形成されている素子は一つの例であり、図１の各種半導体層の導電型を全て反転させてｎチャネル型トランジスタとすることも可能である。また、各領域に形成される素子としては、ＭＯＳトランジスタに限らず、バイポーラトランジスタやダイオード、抵抗等、その素子の種別は問わない。また、領域Ｂに形成される素子は、配線抵抗の低減を必要とする素子であればよい。
【００１２】
図１に示すように、半導体基板１０１上には、ゲート絶縁膜１６を介してゲート電極１７が形成されている。ゲート電極１７は、一例として、領域Ａ中だけでなく、領域Ｂにも設けられる。
【００１３】
まず、領域ＢのＤＭＯＳトランジスタの構造について説明する。領域Ｂのゲート電極１７は、ｐチャネル型ＤＭＯＳトランジスタのドレインとして機能するｐ＋型のドレイン領域１２と、同じｐチャネル型ＤＭＯＳトランジスタのソースとして機能するｐ＋型のソース領域１５とにより挟まれるように配置されている。ドレイン領域１２の下層には、ｐ型拡散領域１３が形成されている。また、図１に示すように、ソース領域１５の下層にはｎ型拡散領域１４が形成されている。
【００１４】
また、半導体基板１０１の表面には、フィールド酸化膜として機能するシリコン酸化膜（例えばＳｉＯ２膜）１８が形成されている。なお、シリコン酸化膜１８は、求められるＭＯＳトランジスタの耐圧次第では、省略することも可能である。ドレイン領域１２、ｐ型拡散領域１３、ｎ型拡散領域１４、ソース領域１５のサイズ、不純物濃度等は、素子領域におけるｐチャネル型ＤＭＯＳトランジスタのオン抵抗や耐圧等、要求される特性が満たされるように設定され得る。
【００１５】
次に、領域ＡのＰＭＯＳトランジスタの構造について説明する。領域Ａのゲート電極１７は、ＰＭＯＳトランジスタのドレイン又はソースとして機能するｐ型拡散領域１９に挟まれるように配置されている。領域Ａにおけるシリコン酸化膜１８は、素子分離絶縁膜として機能する。
【００１６】
図１に示す比較例の半導体装置は、層間絶縁膜１０２及び層間絶縁膜１１０により埋め込まれている。なお、層間絶縁膜１０２と層間絶縁膜１１０との間には、後述する半導体装置の製造方法に用いられるストッパ膜等が設けられるが、図１では図示を省略している。層間絶縁膜１０２内には、層間絶縁膜１０２を貫通して、領域Ａのｐ型拡散領域１９及び領域Ｂのドレイン領域１２・ソース領域１５にそれぞれ接続するように柱状のコンタクト１０３が形成される。また、層間絶縁膜１０２内のコンタクト１０３の上部に接続するように、金属層１０７が設けられる。
【００１７】
領域Ａの層間絶縁膜１１０内には、層間絶縁膜１１０を貫通して、金属層１０７に接続するように金属層１１４が形成される。また、領域Ｂの層間絶縁膜１１０内には、層間絶縁膜１１０を貫通して、金属層１０７に接続するように金属層１１７が形成される。領域Ａ、領域Ｂでは、金属層１０７や、金属層１１４、１１７が配線として機能する。図１に示す比較例の半導体装置では、領域Ｂの金属層１１７は複数の柱状のコンタクトを介して下層の金属層１０７と接続されるように構成されている。
【００１８】
しかしながら、図１に示す領域Ｂに形成されるＤＭＯＳトランジスタの配線は、ソース−ドレイン間のピッチで決定される配線幅等の制限を受けるため、単純に配線幅を広くして配線を低抵抗化することはできない。また、コンタクトを介して金属層を接続する場合、配線に用いられる金属材料の埋め込み性能による制限も受ける。そのため、図１に示すような比較例の配線構造では、配線抵抗を低減することが困難である。
【００１９】
［第１の実施の形態に係る半導体装置］
このような観点から、第１の実施の形態では以下に示す構成を採用する。以下、本実施の形態に係る半導体装置の構成を、図２を参照して説明する。
【００２０】
図２は、第１の実施の形態に係る半導体装置の構成を示す断面図である。本実施の形態の半導体装置の全体構成は、図１に示す比較例と同様である。また、比較例と同様の構成を有する箇所には、同一の符号を付して重複する説明を省略する。図２は、半導体装置のうち、半導体基板１０１上に積層される層間絶縁膜１０２より上部の構成を示しており、半導体基板１０１上に形成された不純物拡散層の図示は省略している。図２に示す本実施の形態の半導体装置は、領域Ｂのコンタクト１０３に接続される配線が、膜厚の厚い１つの金属層として形成されている点において、比較例の半導体装置と異なる。
【００２１】
図２に示すように、本実施の形態の半導体装置の領域Ａにおいて、コンタクト１０３に接続するように金属層１０７が設けられている。金属層１０７は、層間絶縁膜１０２上に設けられたストッパ膜１０４及び層間絶縁膜１０５を貫通するように設けられている。この金属層１０７が形成されている層が、第１配線層となる。この金属層１０７上にストッパ膜１０８及び層間絶縁膜１１０が設けられる。ストッパ膜１０４及びストッパ膜１０８は、後に説明する半導体装置の製造方法において、エッチングのストッパとして機能するとともに、ストッパ膜１０８は、金属層１０７に用いられる金属（例えば、銅）が層間絶縁膜１１０中に拡散することを防ぐ機能を有する。
【００２２】
また、領域Ａにおいて、層間絶縁膜１１０及びストッパ膜１０８を貫通して金属層１０７に接続するように、金属層１１４が形成される。金属層１１４は、後の半導体装置の製造方法において説明するように、ダマシン法を用いて形成される。この場合、金属層１１４の上部１１４ａが配線部分となり、金属層１１４の下部１１４ｂが柱状のコンタクト部分となる。すなわち、金属層１１４ａが形成されている層が、第２配線層となる。領域Ａにおいて、金属層１０７及び金属層１１４ａ（配線部分）は、所定の幅Ｗ１を有し、金属層１１４ｂ（コンタクト部分）は、幅Ｗ１以下の幅Ｗ２を有している。論理回路が形成される領域Ａは微細化が求められるため、幅Ｗ１、Ｗ２は、製造プロセスにおける最小加工寸法により規定され得る。
【００２３】
本実施の形態の半導体装置は、領域Ｂにおいて、層間絶縁膜１１０、１０５及びストッパ膜１０８、１０４を貫通してコンタクト１０３に接続するように、金属層１１４が設けられている。なお、図１に示す比較例の半導体装置では、ドレイン領域１２、ソース領域１５に接続されるコンタクト１０３は１つであるものとして図示した。しかし、図２に示すように、コンタクト１０３は複数設けられていてもよい。領域Ｂの金属層１１４は、第２配線層（領域Ａの金属層１１４ａが形成される層）から、第１配線層（金属層１０７が形成される層）へと亘る膜厚を有するように形成されている。また、領域Ｂにおいて、金属層１１４は、幅Ｗ１よりも大きい幅Ｗ３を有するように形成されている。
【００２４】
［効果］
本実施の形態に係る半導体装置では、領域Ｂにおける金属層１１４を２つの配線層に亘る膜厚となるように形成している。図１に示す比較例では、金属層１０７と金属層１１７との間に層間絶縁膜１１０が存在していたが、図２に示す本実施の形態の半導体装置では、金属層１１４内には層間絶縁膜が含まれない。本実施の形態の半導体装置は、層間絶縁膜１１０が存在していた領域が金属層１１４となることにより配線の断面積が増加し、配線抵抗の低減を図ることができる。また、領域Ｂの金属層１１４による配線幅Ｗ３を領域Ａの配線幅Ｗ１よりも大きくすることで、より配線の断面積が増加し、配線抵抗の低減を図ることができるようになると共に、配線の厚さが厚くなっても埋め込み性よく金属層を形成することが可能となる。
【００２５】
次に、図３〜図１４を参照して本実施の形態に係る半導体装置の製造方法について説明する。図３〜図１４は第１の実施の形態に係る半導体装置の製造方法を示す断面図である。なお、半導体装置の製造方法において、ＤＭＯＳトランジスタ等の半導体素子の形成工程は周知の半導体装置の製造方法により製造される。以下では、コンタクト１０３の上部に形成される配線層の製造方法について説明する。
【００２６】
まず、図３に示すように、半導体基板１０１上の全面に、ＤＭＯＳトランジスタ等の半導体素子との絶縁分離層となる層間絶縁膜１０２を堆積する。次に、ＤＭＯＳトランジスタ等の半導体素子に接続するコンタクト１０３を所定の場所に形成する。その後、コンタクト１０３を含む層間絶縁膜１０２上の全面に、第１の配線層のエッチングストッパとなるストッパ膜１０４を堆積する。ここで、ストッパ膜１０４としては、後に積層される層間絶縁膜の材料であるシリコン酸化膜（ＳｉＯ２膜）との間で高いエッチング選択比を示すシリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００２７】
次に、図４に示すように、ストッパ膜１０４上に層間絶縁膜１０５を堆積する。層間絶縁膜１０５は、第１配線層に形成される金属層を周囲から絶縁する機能を有する。次に、領域Ａにおいて第１配線層のパターニングを行うため、フォトレジスト１０６をフォトリソグラフィ法によってパターニングする。
【００２８】
次に、図５に示すように、フォトレジスト１０６をマスクとして、異方性のドライエッチングにより層間絶縁膜１０５及びストッパ膜１０４を加工する。これにより、後に金属層が形成される配線溝を形成する。層間絶縁膜１０５及びストッパ膜１０４の加工後、フォトレジスト１０６を剥離する。
【００２９】
次に、図６に示すように、領域Ａに形成された配線溝を含む層間絶縁膜１０５上の全面に、金属層１０７を堆積する。金属層１０７は、バリアメタルとして機能するタンタル膜、及びめっきのシード層となる銅膜を真空中で連続成膜した後、電界めっきによって銅を厚く堆積させて形成することができる。
【００３０】
次に、図７に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、不要な金属層１０７を除去する。その後、金属層１０７を含む層間絶縁膜１０５上の全面に、ストッパ膜１０８を堆積する。ここで、ストッパ膜１０８として、ストッパ膜１０４と同様にシリコン窒化膜（ＳｉＮ膜）を用いることができる。また、ストッパ膜１０８は、銅の拡散を防ぐ拡散防止膜として機能するＣｏＷＰ膜であっても良い。
【００３１】
次に、図８に示すように、領域Ｂのストッパ膜１０８に開口をあけるため、フォトレジスト１０９をフォトリソグラフィ法によってパターニングする。その後、フォトレジスト１０９をマスクとして、ストッパ膜１０８に開口を形成する。
【００３２】
次に、図９に示すように、フォトレジスト１０９を剥離した後、ストッパ膜１０８上の全面に層間絶縁膜１１０を堆積する。層間絶縁膜１１０としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
【００３３】
次に、図１０に示すように、層間絶縁膜１１０上にフォトレジスト１１１を堆積してパターニングする。フォトレジスト１１１のパターンは、領域Ａに金属層を接続するための幅Ｗ２の柱状のコンタクトを、領域Ｂに後の工程を経て配線幅Ｗ３の金属層が埋め込まれる溝を、それぞれ形成することができるようなパターンである。
【００３４】
次に、図１１に示すように、フォトレジスト１１１をマスクとして、異方性のドライエッチングにより、層間絶縁膜１１０及び層間絶縁膜１０５を加工する。これにより、領域Ａにおいてはストッパ膜１０８によりエッチングがストップされ、後にコンタクトが形成される配線溝が形成される。また、領域Ｂにおいてはストッパ膜１０４によりエッチングがストップされ、後に金属層が形成される配線溝が形成される。その後、フォトレジスト１１１を剥離する。領域Ａ、領域Ｂの配線溝には、それぞれ埋め込みレジスト１１２が埋め込まれる。次に、領域Ａに配線幅Ｗ１の第２配線層を形成する際に必要な配線溝を形成するため、フォトレジスト１１３をフォトリソグラフィ法によってパターニングする。
【００３５】
次に、図１２に示すように、パターニングされたフォトレジスト１１３をマスクとして、領域Ａに第２配線層が形成される配線溝を形成する。フォトレジスト１１３及び埋め込みレジスト１１２を剥離した後、全面エッチングを行い、領域Ａではストッパ膜１０８、領域Ｂではストッパ膜１０４を除去する。これにより、領域Ａ、領域Ｂの配線パターン下のストッパ膜１０８及び１０４に開口ができる。
【００３６】
次に、図１３に示すように、領域Ａのコンタクト部、及び領域Ａ、Ｂの金属配線部が形成される開口部分を埋めるように、配線溝を含む層間絶縁膜１１０上の全面に、金属層１１４を形成する。金属層１１４は、バリアメタルとして機能するタンタル膜、及びめっきのシード層となる銅膜を真空中で連続成膜した後、電界めっきによって銅を厚く堆積させて形成することができる。ここで、領域Ｂに形成される配線の膜厚は領域Ａに形成される配線の膜厚よりも厚くなるが、領域Ｂの配線溝の幅Ｗ３は領域Ａの配線溝の幅Ｗ１よりも大きいため、配線溝の開口下部まで埋め込み性良く銅を厚く堆積させて金属配線を形成することが可能である。
【００３７】
次に、図１４に示すように、ＣＭＰ法により不要な金属層１１４を除去する。これにより、図２に示す第１の実施の形態の半導体装置を形成することができる。その後、必要に応じて金属層１１４を含む層間絶縁膜１１０上の全面に、ストッパ膜１１５、層間絶縁膜１１６を順次堆積させてもよい。
【００３８】
［第２の実施の形態］
次に、第２の実施の形態の半導体装置を、図１５を参照して説明する。本実施の形態の半導体装置の全体構成は、第１の実施の形態と同様であり、その詳細な説明は省略する。また、第２の実施の形態における半導体基板２０１、層間絶縁膜２０２、コンタクト２０３、層間絶縁膜２０５は、第１の実施の形態の半導体基板１０１、層間絶縁膜１０２、コンタクト１０３、層間絶縁膜１０５とそれぞれ対応しており、同様の構成を有する。
【００３９】
また、本実施の形態の半導体装置の、領域Ａにおける金属層２１４ａ及び２１４ｂ、層間絶縁膜２１０、ストッパ膜２１５等は、第１の実施の形態の領域Ａにおける金属層１１４ａ及び１１４ｂ、層間絶縁膜１１０、ストッパ膜１１５等と同様の構成を有する。
【００４０】
図１５に示す本実施の形態の半導体装置は、領域Ｂのコンタクト２０３に接続される配線が、第１配線層に形成された第１金属部２０７と、第２配線層から第１配線層の上面へと亘る膜厚を有する第２金属部２１４とにより構成される点において、第１の実施の形態と異なる。
【００４１】
また、第１の実施の形態の半導体装置は、ストッパ膜１０４及びストッパ膜１０８を有していたが、本実施の形態の半導体装置は、第１配線層に設けられるストッパ膜を省略して、ストッパ膜２０８のみが第１配線層の上部に形成されている。本実施の形態の半導体装置は、領域Ｂにおいて第２金属部２１４が、ストッパ膜２０８を貫通して第１金属部２０７に接続されている。
【００４２】
［効果］
本実施の形態に係る半導体装置では、領域Ｂに形成される配線は、２つの配線層に亘る膜厚となる第１金属部２０７、第２金属部２１４により構成されている。図１５に示す本実施の形態の半導体装置でも、第１金属部２０７、第２金属部２１４内には層間絶縁膜が含まれることがなく、配線の断面積が増加し、配線抵抗の低減を図ることができる。
【００４３】
次に、図１６〜図１９を参照して本実施の形態に係る半導体装置の製造方法について説明する。図１６〜図１９は第２の実施の形態に係る半導体装置の製造方法を示す断面図である。なお、半導体装置の製造方法において、ＤＭＯＳトランジスタ等の半導体素子の形成工程は周知の半導体装置の製造方法により製造される。以下では、コンタクト２０３の上部に形成される配線層の製造方法について説明する。
【００４４】
第２の実施の形態における層間絶縁膜２０２、コンタクト２０３、層間絶縁膜２０５、金属層２０７、ストッパ膜２０８、層間絶縁膜２１０を形成する工程は、図３〜図９に示される層間絶縁膜１０２、コンタクト１０３、層間絶縁膜１０５、金属層１０７、ストッパ膜１０８、層間絶縁膜１１０を形成する第１の実施の形態の工程と略同様である。なお、図１６に示すように、本実施の形態の半導体装置の製造方法は、ストッパ膜１０４を省略している点において第１の実施の形態と異なる。また、本実施の形態の半導体装置の製造方法は、領域Ｂの第１配線層にも金属層２０７（第１金属部）を形成する点において、第１の実施の形態と異なる。
【００４５】
次に、図１７に示すように、層間絶縁膜２１０上にフォトレジスト２１１を堆積してパターニングする。フォトレジスト２１１のパターンは、領域Ａに金属層を接続するための幅Ｗ２の柱状のコンタクトを、領域Ｂに後の工程を経て配線幅Ｗ３の金属層が埋め込まれる溝を、それぞれ形成することができるようなパターンである。その後、フォトレジスト２１１をマスクとして、異方性のドライエッチングにより、層間絶縁膜２１０を加工する。このとき、エッチングは、ストッパ膜２０８でストップさせる。これにより、後にコンタクト又は金属層が形成される配線溝を形成する。
【００４６】
次に、図１８に示すように、フォトレジスト２１１を剥離する。領域Ａ、領域Ｂの配線溝には、それぞれ埋め込みレジスト２１２が埋め込まれる。次に、フォトレジスト２１３をフォトリソグラフィ法によってパターニングし、そのフォトレジスト２１３をマスクとして、領域Ａ、領域Ｂの配線溝から埋め込みレジスト２１２を除去する。
【００４７】
次に、図１９に示すように、フォトレジスト２１３を剥離した後、全面エッチングを行い、領域Ａ、領域Ｂのストッパ膜１０８を除去する。これにより、領域Ａ、領域Ｂの配線パターン下のストッパ膜１０８に開口ができる。なお、領域Ｂの埋め込みレジスト２１２を全て除去しておいて、領域Ｂの金属層２０７（第１金属部）上のストッパ膜２０８を全て除去しても良い。
【００４８】
この後、埋め込みレジスト２１２を除去して、領域Ａのコンタクト部、及び領域Ａ、Ｂの金属配線部が形成される開口部分を埋めるように、配線溝を含む層間絶縁膜２１０上の全面に、金属層２１４を形成する。金属層２１４は、バリアメタルとして機能するタンタル膜、及びめっきのシード層となる銅膜を真空中で連続成膜した後、電界めっきによって銅を厚く堆積させて形成することができる。そして、ＣＭＰ法により不要な金属層２１４を除去する。その後、必要に応じて金属層２１４を含む層間絶縁膜２１０上の全面に、ストッパ膜２１５を堆積させてもよい。これにより、図１５に示す第２の実施の形態の半導体装置を形成することができる。
【００４９】
［第２の実施の形態の他の例］
次に、第２の実施の形態の半導体装置の製造方法の他の例を、図２０〜図２２を参照して説明する。図１５に示す第２の実施の形態では、ストッパ膜２０８は、第１配線層上の全面に設けられていた。このストッパ膜２０８は、必ずしも全面に設ける必要はなく、金属層２０７の上に設けられていればよい。
【００５０】
本例における層間絶縁膜２０２、コンタクト２０３、層間絶縁膜２０５、金属層２０７を形成する工程も、図３〜図６に示される層間絶縁膜１０２、コンタクト１０３、層間絶縁膜１０５、金属層１０７を形成する第１の実施の形態の工程と略同様である。なお、図２０に示すように、本例の半導体装置の製造方法は、ストッパ膜１０４を省略している点において第１の実施の形態と異なる。また、本例の半導体装置の製造方法は、領域Ｂの第１配線層にも金属層２０７（第１金属部）を形成する点において、第１の実施の形態と異なる。
【００５１】
次に、図２１に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、不要な金属層２０７を除去する。その後、金属層２０７を含む層間絶縁膜２０５上の全面に、ストッパ膜２０８を堆積する。ここで、ストッパ膜２０８として、シリコン窒化膜（ＳｉＮ膜）を用いることができる。また、ストッパ膜２０８は、銅の拡散を防ぐ拡散防止膜として機能するＣｏＷＰ膜であっても良い。この場合、無電界めっきにより金属層２０７上に選択的に成膜することも可能である。次に、本例の製造方法では、ストッパ膜２０８の上面にレジスト（図示せず）を堆積してパターニングする。その後、レジストをマスクとして、金属層２０７の上面以外のストッパ膜２０８を除去する。
【００５２】
次に、図２２に示すように、レジストを剥離した後、ストッパ膜２０８上の全面に層間絶縁膜２１０を堆積する。層間絶縁膜２１０としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。その後は、図１６〜図１９に示す第２の実施の形態の製造方法と同様の工程により、本例の半導体装置を製造することができる。
【００５３】
［その他］
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５４】
１０１、２０１・・・半導体基板、  １０２、２０２・・・層間絶縁膜、  １０３、２０３・・・コンタクト、  １０４・・・ストッパ膜、  １０５、２０５・・・層間絶縁膜、  １０７、２０７・・・金属層、  １０８、２０８・・・ストッパ膜、  １１０、２１０・・・層間絶縁膜、  １１４、２１４・・・金属層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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