(57)【特許請求の範囲】
【請求項１】
共通端子に分岐接続されて配列された複数の発光素子を駆動する駆動装置において、
縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第１クロック信号を出力する第１クロック端子が奇数段の前記走査回路に接続され、第２クロック信号を出力する第２クロック端子が偶数段の前記走査回路に接続され、前記第２クロック信号が初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動する走査回路部と、
前記共通端子を駆動するデータ駆動部と、
第１クロックパルスを出力する第１出力端子と、前記第１クロックパルスに対して位相の異なる第２クロックパルスを出力する第２出力端子と、前記第１クロックパルス及び前記第２クロックパルスに同期した第３クロックパルスを出力する第３出力端子とを有するクロック駆動回路と、
前記第１出力端子及び前記第１クロック端子間とノードとの間に接続された第１抵抗と、前記第２出力端子及び前記第２クロック端子間と前記ノードとの間に接続された第２抵抗と、前記第３出力端子及び前記ノード間に接続されたコンデンサとを有し、前記第１クロック端子へ出力する前記第１クロック信号と、前記第２クロック端子へ出力する前記第２クロック信号との波形を整形する波形整形回路と、
を備えたことを特徴とする駆動装置。
【請求項２】
共通端子に分岐接続されて配列された複数の発光素子をそれぞれ有する複数の主発光部を駆動する駆動装置において、
縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第１クロック信号を出力する第１クロック端子が奇数段の前記走査回路に接続され、第２クロック信号を出力する第２クロック端子が偶数段の前記走査回路に接続され、前記第２クロック信号が初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動する複数の走査回路部と、
前記各走査回路部における前記各共通端子をそれぞれ駆動する複数のデータ駆動部と、
複数の第１クロックパルスを出力する複数の第１出力端子と、前記複数の第１クロックパルスに対して位相の異なる複数の第２クロックパルスを出力する複数の第２出力端子と、前記複数の第１クロックパルス及び前記複数の第２クロックパルスに同期した第３クロックパルスを出力する第３出力端子とを有するクロック駆動回路と、
前記各第１出力端子及び前記各第１クロック端子間と各ノードとの間にそれぞれ接続された複数の第１抵抗と、前記各第２出力端子及び前記各第２クロック端子間と前記各ノードとの間にそれぞれ接続された複数の第２抵抗と、前記第３出力端子及び前記各ノード間にそれぞれ接続された複数のコンデンサとを有し、前記複数の第１クロック端子へ出力する前記複数の第１クロック信号と、前記複数の第２クロック端子へ出力する前記複数の第２クロック信号との波形を整形する波形整形回路と、
を備えたことを特徴とする駆動装置。
【請求項３】
前記走査回路部において、
前記奇数段における前記各走査回路は、第１電源に接続された第１端子と、前記第１クロック端子に接続された第２端子と、奇数番目の前記発光素子に接続され、前記第１端子及び前記第２端子間のオン／オフ状態を制御する制御端子と、を有する３端子スイッチ素子を備え、
前記偶数段における前記各走査回路は、前記第１電源に接続された第１端子と、前記第２クロック端子に接続された第２端子と、偶数番目の前記発光素子に接続され、前記偶数段における前記第１端子及び前記第２端子間のオン／オフ状態を制御する制御端子と、を有する３端子スイッチ素子を備えたことを特徴とする請求項１又は２記載の駆動装置。
【請求項４】
前記初段の走査回路における前記３端子スイッチ素子の前記制御端子は、第１ダイオードのカソードに接続され、この第１ダイオードのアノードが前記第２クロック端子側に接続され、
前記各段の走査回路における前記３端子スイッチ素子の前記制御端子間において、前段の前記制御端子が第２ダイオードのアノードに接続され、この第２ダイオードのカソードが後段の前記制御端子に接続されていることを特徴とする請求項３記載の駆動装置。
【請求項５】
前記各段の走査回路における前記３端子スイッチ素子の前記制御端子は、抵抗を介して、前記第１電源とは異なる電位の第２電源に接続されていることを特徴とする請求項４記載の駆動装置。
【請求項６】
前記第１電源は、電源電圧を供給する電源であり、
前記第２電源は、グランドであり、
前記クロック駆動回路は、
前記第１クロックパルスを前記第１出力端子から出力するスリーステート型の第１出力バッファと、
前記第２クロックパルスを前記第２出力端子から出力するスリーステート型の第２出力バッファと、
前記第３クロックパルスを前記第３出力端子から出力するスリーステート型の第３出力バッファと、
を有することを特徴とする請求項５記載の駆動装置。
【請求項７】
前記３端子スイッチ素子は、サイリスタにより構成されていることを特徴とする請求項３〜６のいずれか１項に記載の駆動装置。
【請求項８】
前記発光素子は、３端子発光素子により構成されていることを特徴とする請求項１〜７のいずれか１項に記載の駆動装置。
【請求項９】
前記３端子発光素子は、発光サイリスタであることを特徴とする請求項８記載の駆動装置。
【請求項１０】
請求項１記載の駆動装置を備えたことを特徴とするプリントヘッド。
【請求項１１】
請求項２記載の駆動装置を備えたことを特徴とするプリントヘッド。
【請求項１２】
請求項１０又は１１記載のプリントヘッドを備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発光素子を駆動する駆動装置、この駆動装置を有するプリントヘッド、及び画像形成装置に関するものである。
【背景技術】
【０００２】
従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子として発光サイリスタを多数配列させて露光部を形成したものがある。発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１対Ｎに対応（Ｎ＞１）するように設けられ、その発光サイリスタのゲートを用いて発光させるべき発光サイリスタ位置を指定し、アノード及びカソード間に流す電流値により、発光パワーを制御している。
【０００３】
発光サイリスタを用いるプリントヘッドとして、自己走査型と呼ばれる構成のものが公知である。従来の自己走査型のプリントヘッドを例えば３．３Ｖの電源電圧のもとで駆動しようとする時、電源電圧３．３Ｖではゲートトリガ電流を生じさせることができないので、これを補う目的で、転送クロック信号（以下「クロック信号」を単に「クロック」という。）の波形にアンダーシュート電圧を生じさせ、これと電源電圧３．３Ｖとの加算値でもってゲートトリガ電流を生成する構成が公知である。
【０００４】
例えば、下記の特許文献１の技術では、転送クロック波形を生成するために、クロック駆動回路における２つの第１出力端子及び第２出力端子の内の第１出力端子から出力される転送クロックをＣＲ微分回路に伝達してアンダーシュート波形を生じさせ、第２出力端子を介して直流成分を伝達するようにしている。なお、クロック駆動回路における出力端子を転送クロック当たり２個設けているのは、ＣＲ微分回路においては直流成分を伝達することができないためである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１９５７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の自己走査型のプリントヘッドでは、クロック駆動回路における出力端子数が転送クロック当たり２個要するため、以下のような課題があった。
【０００７】
プリントヘッドにおいては、動作の高速化を目的として、多数の自己走査型のサイリスタアレイチップを設け、同時並列して動作するようにしている。サイリスタアレイチップへのデータ転送クロックとして２相クロックが用いられ、サイリスタアレイチップ毎に２つのクロックが入力される。そのため、自己走査型のプリントヘッドのクロック駆動回路においては、サイリスタアレイチップ１個を駆動するために４個の出力端子を要することになる。
【０００８】
プリントヘッドには多数の自己走査型のサイリスタアレイチップを配列しているので、クロック駆動回路に備えるべき出力端子の総数が膨大となってしまい、大規模集積回路（以下「ＬＳＩ」という。）パッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数が多数となるので、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題があった。
【０００９】
このように、プリントヘッドを駆動するＬＳＩのパッケージに収容可能な端子数を増大させず、自己走査型の発光素子アレイチップのクロック生成を行うことのできる回路構成が切望されていた。
【課題を解決するための手段】
【００１０】
本発明の内の第１の発明の駆動装置は、共通端子に分岐接続されて配列された複数の発光素子を駆動する駆動装置において、走査回路部と、データ駆動部と、クロック駆動回路と、波形整形回路とを備えている。
【００１１】
前記走査回路部は、縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第１クロックを出力する第１クロック端子が奇数段の前記走査回路に接続され、第２クロックを出力する第２クロック端子が偶数段の前記走査回路に接続され、前記第２クロックが初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動する回路である。前記データ駆動部は、前記共通端子を駆動するものである。
【００１２】
前記クロック駆動回路は、第１クロックパルスを出力する第１出力端子と、前記第１クロックパルスに対して位相の異なる第２クロックパルスを出力する第２出力端子と、前記第１クロックパルス及び前記第２クロックパルスに同期した第３クロックパルスを出力する第３出力端子とを有している。更に、前記波形整形回路は、前記第１出力端子及び前記第１クロック端子間とノードとの間に接続された第１抵抗と、前記第２出力端子及び前記第２クロック端子間と前記ノードとの間に接続された第２抵抗と、前記第３出力端子及び前記ノード間に接続されたコンデンサとを有し、前記第１クロック端子へ出力する前記第１クロックと、前記第２クロック端子へ出力する前記第２クロックとの波形を整形する回路である。
【００１３】
第２の発明の駆動装置は、共通端子に分岐接続されて配列された複数の発光素子をそれぞれ有する複数の主発光部を駆動する駆動装置において、複数の走査回路部と、複数のデータ駆動部と、クロック駆動回路と、波形整形回路とを備えている。
【００１４】
前記複数の走査回路部は、縦続接続された複数段の走査回路を有し、各段の前記走査回路の出力端子が前記各発光素子にそれぞれ接続され、第１クロックを出力する第１クロック端子が奇数段の前記走査回路に接続され、第２クロックを出力する第２クロック端子が偶数段の前記走査回路に接続され、前記第２クロックが初段の前記走査回路に印加されると、前記初段の走査回路から最終段の前記走査回路へ向かって前記複数の発光素子を順に走査して駆動するものである。前記複数のデータ駆動部は、前記各走査回路部における前記各共通端子をそれぞれ駆動するものである。
【００１５】
前記クロック駆動回路は、複数の第１クロックパルスを出力する複数の第１出力端子と、前記複数の第１クロックパルスに対して位相の異なる複数の第２クロックパルスを出力する複数の第２出力端子と、前記複数の第１クロックパルス及び前記複数の第２クロックパルスに同期した第３クロックパルスを出力する第３出力端子とを有している。
【００１６】
前記波形整形回路は、前記各第１出力端子及び前記各第１クロック端子間と各ノードとの間にそれぞれ接続された複数の第１抵抗と、前記各第２出力端子及び前記各第２クロック端子間と前記各ノードとの間にそれぞれ接続された複数の第２抵抗と、前記第３出力端子及び前記各ノード間にそれぞれ接続された複数のコンデンサとを有し、前記複数の第１クロック端子へ出力する前記複数の第１クロックと、前記複数の第２クロック端子へ出力する前記複数の第２クロックとの波形を整形する回路である。
【００１７】
第３の発明のプリントヘッドは、前記第１の発明の駆動装置を備えている。
【００１８】
第４の発明のプリントヘッドは、前記第２の発明の駆動装置を備えている。
【００１９】
第５の発明の画像形成装置は、前記第３又は第４の発明のプリントヘッドを備えている。
【発明の効果】
【００２０】
本発明の内の第１、第２の発明の駆動装置、及び第３、第４の発明のプリントヘッドによれば、クロック駆動回路から出力される第１、第２、第３クロックパルスを、波形整形回路にて波形整形をして第１、第２クロックを生成し、走査回路部を駆動しているので、クロック駆動回路における出力端子数を、従来のものよりも削減することができる。これにより、プリントヘッドにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路の出力端子数の減少により、回路規模の削減と、それによる低コスト化も期待できる。
【００２１】
第５の発明の画像形成装置によれば、前記第３又は第４の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】図１は本発明の実施例１における図５中の印刷制御部４０及びプリントヘッド１３の概略の回路構成を示すブロック図である。
【図２】図２は本発明の実施例１における画像形成装置を示す概略の構成図である。
【図３】図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。
【図４】図４は図３中の基板ユニットを示す斜視図である。
【図５】図５は図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。
【図６】図６は図１中の発光サイリスタ２１０を示す構成図である。
【図７】図７は図１の動作を示すタイミングチャートである。
【図８】図８は図１中のクロック駆動回路６９、波形整形回路８０及び走査回路１１０−１と図７中のタイミングチャートの要部を示す図である。
【図９】図９は本発明の実施例２における印刷制御部及びプリントヘッドの概略の回路構成を示すブロック図である。
【図１０】図１０は図９の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２３】
本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。
【実施例１】
【００２４】
（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。
【００２５】
この画像形成装置１は、被駆動素子（例えば、発光素子として３端子発光サイリスタ）を用いた発光サイリスタアレイを有する半導体複合装置を備えた露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。
【００２６】
プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向の上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５とが配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２７】
画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００２８】
プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電圧が印加されている。
【００２９】
プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。
【００３０】
このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。
【００３１】
このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。
【００３２】
（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。
【００３３】
図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数の半導体集積回路（以下「ＩＣ」という。）チップ１３ｃとにより構成されている。各ＩＣチップ１３ｃには、自己走査部としての走査回路部１００が集積され、更にこの上に、発光素子列（例えば、発光サイリスタアレイ）が略直線状に配列された主発光部２００が配置されている。各ＩＣチップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。
【００３４】
複数のＩＣチップ１３ｃにおける主発光部２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｄが配置され、このロッドレンズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。
【００３５】
（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。この図５では、説明を簡単にするために、１つのプロセスユニット（例えば、マゼンタのプロセスユニット）１０−３を制御するための構成が示されている。
【００３６】
図５に示すプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、及びタイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、各プロセスユニット１０−１〜１０−４のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸入口センサ４５、用紙排出口センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。
【００３７】
このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。
【００３８】
そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７及び用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸入口センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。
【００３９】
印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む。）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた走査回路部１００及び主発光部２００を有している。
【００４０】
ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図２中の各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。
【００４１】
その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出口センサ４６を通過してプリンタ外部へ排出される。
【００４２】
印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸入口センサ４５の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源５１からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出口センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。
【００４３】
（実施例１の印刷制御部及びプリントヘッド）
図１は、本発明の実施例１における図５中の印刷制御部４０及びプリントヘッド１３の概略の回路構成を示すブロック図である。
【００４４】
プリントヘッド１３は、図４中のチップ１３ｃに形成された走査回路部１００及び主発光部２００を有し、これらが複数の接続ケーブル９０（＝９０−１〜９０−３）及び複数の接続コネクタ９１（＝９１−１〜９１−６）を介して、印刷制御部４０に接続されている。
【００４５】
走査回路部１００により走査される主発光部２００は、発光素子としての例えば３端子発光素子である複数のＰゲート型発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を有し、これらの各発光サイリスタ２１０のアノードが第１電源（例えば、電源電圧ＶＤＤ電源）に接続され、カソードがデータ信号（以下単に「データ」という。）ＤＡとしての駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９１−４に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。各発光サイリスタ２１０は、アノード・カソード間に電源電圧ＶＤＤが印加された状態で、ゲートにトリガ電流が流れると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。発光サイリスタ２１０−１〜２１０−ｎの総数は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３の場合、４９９２個であり、これらが配列されることになる。
【００４６】
走査回路部１００は、印刷制御部４０から第１クロック端子としてのＣＫ１端子、接続コネクタ９１−２、接続ケーブル９０−２、及び接続コネクタ９１−５を介して供給される第１クロックＣＫ１と、印刷制御部４０から第２クロック端子としてのＣＫ２端子、接続コネクタ９１−３、接続ケーブル９０−３、及び接続コネクタ９１−６を介して供給される第２クロックＣＫ２とにより駆動されて、主発光部２００にトリガ電流を流してオン／オフ動作させる回路である。
【００４７】
この走査回路部１００は、３端子スイッチ素子（例えば、Ｐゲート型の走査サイリスタ）を用いた複数段の走査回路１１０（＝１１０−１〜１１０−ｎ、例えばｎ＝４９９２）と、これらの各段の走査回路１１０間を電気的に接続する電気的接続手段としての複数のダイオード１２０（＝１２０−１〜１２０−ｎ、例えばｎ＝４９９２）とを有し、自己走査型シフトレジスタにより構成されている。
【００４８】
各段の走査回路１１０（＝１１０−１〜１１０−ｎ）は、第１端子（例えば、アノード）が第１電源としてのＶＤＤ電源に接続された走査サイリスタ１１１（＝１１１−１〜１１１−ｎ）と、この走査サイリスタ１１１の制御端子（例えば、ゲート）と第２電源（例えば、グランドＧＮＤ）との間に接続された抵抗１１２（＝１１２−２〜１１２−ｎ）とにより、それぞれ構成されている。
【００４９】
奇数段の走査回路１１０−１，１１０−３，・・・，１１０−（ｎ−１）における各走査サイリスタ１１１−１，１１１−３，・・・，１１１−（ｎ−１）は、アノードが、ＶＤＤ電源に接続され、第２端子（例えば、カソード）が、抵抗１３１、接続コネクタ９１−５、及び接続ケーブル９０−２を介して接続コネクタ９１−２に接続されている。奇数段の走査サイリスタ１１１−１，１１１−３，１１１−５，・・・，１１１−（ｎ−１）における各ゲートは、各抵抗１１２（＝１１２−１，１１２−３，１１２−５，・・・，１１２−（ｎ−１））を介してグランドＧＮＤに接続されると共に、奇数段の各出力端子Ｑ１，Ｑ３，Ｑ５，・・・，Ｑ（ｎ−１）にそれぞれ接続されている。
【００５０】
偶数段の走査回路１１０−２，１１０−４，・・・，１１０−ｎにおける各走査サイリスタ１１１−２，１１１−４，・・・，１１１−ｎは、アノードが、ＶＤＤ電源に接続され、カソードが、抵抗１３２、接続コネクタ９１−６、及び接続ケーブル９０−３を介して接続コネクタ９１−３に接続されている。偶数段の走査サイリスタ１１１−２，１１１−４，・・・，１１１−ｎにおける各ゲートは、各抵抗１１２（＝１１２−２，１１２−４，・・・，１１２−ｎ）を介してグランドＧＮＤに接続されると共に、偶数段の各出力端子Ｑ２，Ｑ４，・・・，Ｑｎにそれぞれ接続されている。
【００５１】
初段の走査サイリスタ１１１−１のゲートは、第１ダイオード１２０−１のカソードに接続され、この第１ダイオード１２０−１のアノードが、抵抗１３２を介して接続コネクタ９１−６に接続されている。初段から最終段までの各段の走査サイリスタ１１１−１〜１１１−ｎにおけるゲート間において、前段のゲートが第２ダイオード１２０−２，・・・のアノードに接続され、この第２ダイオード１２０−２，・・・のカソードが後段のゲートに接続されている。各段のダイオード１２０−１〜１２０−ｎは、発光サイリスタ２１０−１〜２１０−ｎが順次点灯する時の走査方向（例えば、図１において右方向）を決定するために設けられている。
【００５２】
なお、図１中の破線で囲んで示す１００ａは、走査回路部１００及び主発光部２００の単位回路である。走査回路部１００及び主発光部２００は、その単位回路１００ａがｎ段接続された構成になっている。
【００５３】
各段の走査回路１１０における走査サイリスタ１１１は、主発光部２００における発光サイリスタ２１０と同様なレイヤ構造を有し、且つ同様な回路動作を行う素子であるが、発光サイリスタ２１０のような発光機能を必要としないので、上層がメタル膜等の非透光性材料で覆われ、遮光して用いられる。
【００５４】
走査回路部１００では、印刷制御部４０のＣＫ１端子及びＣＫ２端子から供給される２相の第１、第２クロックＣＫ１，ＣＫ２に基づき、走査サイリスタ１１１−１〜１１１−ｎが択一的にオン状態となり、このオン状態が主発光部２００に伝達され、発光サイリスタ２１０−１〜２１０−ｎの内から発光すべき発光サイリスタ２１０−１〜２１０−ｎを指令する働きをする。この走査回路部１００において、オン状態となる各段の走査回路１１０における走査サイリスタ１１１のオン状態が、２相の第１、第２クロックＣＫ１，ＣＫ２毎に隣接走査サイリスタ１１１に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。
【００５５】
このような走査回路部１００を有するプリントヘッド１３に接続される印刷制御部４０は、複数のデータ駆動部６０と、クロック駆動回路６９及び波形整形回路８０等とを有している。複数のデータ駆動部６０は、駆動指令信号ＤＲＶＯＮを出力するデータ制御回路６１と、その駆動指令信号ＤＲＶＯＮに基づいて、複数の主発光部２００を時分割駆動するためのデータＤＡをＤＡ端子から出力するデータ駆動回路６２とを備えている。クロック駆動回路６９は、走査回路部１００を駆動するための第１クロックパルスＣＫ１Ｒ、第２クロックパルスＣＫ２Ｒ、及び第３クロックパルスＣＫＣを、第１、第２、第３出力端子としてのＣＫ１Ｒ端子、ＣＫ２Ｒ端子、及びＣＫＣ端子からそれぞれ出力する回路である。波形整形回路８０は、その第１、第２、第３クロックパルスＣＫ１Ｒ，ＣＫ２Ｒ，ＣＫＣの波形を整形して、走査回路部１００へ供給するための２相の第１、第２クロックＣＫ１，ＣＫ２をＣＫ１端子及びＣＫ２端子からそれぞれ出力する回路である。
【００５６】
図１においては、説明を簡略化するために１個のデータ駆動部６０のみが図示されている。複数の主発光部２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎを有し、これらの発光サイリスタ２１０−１〜２１０−ｎが複数の発光サイリスタの組にグループ化され、各グループ毎に設けられたデータ駆動部６０によって、それらが同時並行的に分割駆動が行われる構成になっている。
【００５７】
一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した主発光部２００のチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎを構成している。この際、データ駆動部６０は前記２６個の主発光部２００に対応して設けられ、これらのデータ駆動部６０における出力端子の総数は２６である。
【００５８】
一方、クロック駆動回路６９及び波形整形回路８０は、アレイ化した走査回路部１００のチップを駆動するものであるが、単にクロックＣＫ１，ＣＫ２を生成するのみならず、走査サイリスタ１１１の点弧エネルギーを制御する必要があり、プリントヘッド１３の高速動作のためには、走査回路部１００毎に設けることが好ましい。しかし、プリントヘッド１３のデータ転送が低速で良い場合には、クロック駆動回路６９及び波形整形回路８０の出力端子と複数の走査回路部１００を並列に接続することで、その回路を共用することができる。
【００５９】
これらのデータ駆動部６０、クロック駆動回路６９、波形整形回路８０、及び走査回路部１００により、本実施例１の駆動装置が構成されている。なお、データ駆動部６０、クロック駆動回路６９及び波形整形回路８０は、図１においては、印刷制御部４０の内部に配置されているが、プリントヘッド１３の内部に配置しても良い。
【００６０】
データ駆動部６０は、駆動指令信号ＤＲＶＯＮを出力するデータ制御回路６１と、この出力側に接続されたデータ駆動回路６２とにより構成されている。データ駆動回路６２は、駆動指令信号ＤＲＶＯＮを反転する相補型ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）からなるＣＭＯＳインバータ６３と、このＣＭＯＳインバータ６３の出力端子とＤＡ端子との間に接続された抵抗６４とにより構成されている。ＣＭＯＳインバータ６３は、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳ」という。）６３ａと、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）６３ｂとを有し、これらがＶＤＤ電源とグランドＧＮＤとの間に直列に接続されている。
【００６１】
即ち、ＰＭＯＳ６３ａは、ゲートに駆動指令信号ＤＲＶＯＮが入力され、ソースがＶＤＤ電源に接続され、ドレーンが抵抗６４の一端に接続されている。ＮＭＯＳ６３ｂは、ゲートに駆動指令信号ＤＲＶＯＮが入力され、ソースがグランドＧＮＤに接続され、ドレーンが抵抗６４の一端に接続されている。抵抗６４の他端は、ＤＡ端子に接続されている。ＤＡ端子は、接続コネクタ９１−１、接続ケーブル９０−１、接続コネクタ９１−４、及びプリントベッド１３側の共通端子ＩＮを介して、複数の発光サイリスタ２１０のカソードと共通に接続され、複数の発光サイリスタ２１０が順次駆動される時のカソード電流である駆動電流Ｉｏｕｔが流入する端子である。
【００６２】
クロック駆動回路６９は、３つの駆動信号Ｃ及び３つの制御信号Ｓ７０を出力するクロック制御回路７０と、その各制御信号Ｓ７０により動作状態が制御され、その各駆動信号Ｃをそれぞれ駆動して第１、第２、第３クロックパルスＣＫ１Ｒ，ＣＫ２Ｒ，ＣＫＣを、第１、第２、第３出力端子としてのＣＫ１Ｒ端子、ＣＫ２Ｒ端子、及びＣＫＣ端子からそれぞれ出力するスリーステート型の第１、第２、第３出力バッファ７１，７２，７３とを有している。
【００６３】
スリーステート型の第１、第２、第３出力バッファ７１，７２，７３は、同一の回路構成であって、各制御信号Ｓ７０がそれぞれ高レベル（以下「Ｈレベル」という。）の時には、入力される駆動信号Ｃをそれぞれ駆動してＨレベル又は低レベル（以下「Ｌレベル」という。）の第１、第２、第３クロックパルスＣＫ１Ｒ，ＣＫ２Ｒ，ＣＫＣをそれぞれ出力し、各制御信号Ｓ７０がそれぞれＬレベルの時には、出力端子がそれぞれハイインピーダンス（以下「Ｈｉ−Ｚ」という。）状態になる回路である。このようなスリーステート型の第１、第２、第３出力バッファ７１，７２，７３を用い、出力信号のＨレベルからＬレベル、あるいは、ＬレベルからＨレベルの信号遷移の途中にＨｉ−Ｚ出力状態をおくことで、走査サイリスタ１１１のゲートトリガに適した駆動信号波形を発生させることができる。
【００６４】
クロック駆動回路６９のＣＫ１Ｒ端子、ＣＫ２Ｒ端子、及びＣＫＣ端子には、波形整形回路８０が接続されている。波形整形回路８０は、ＣＫ１Ｒ端子及びＣＫ１端子間に接続された抵抗８１と、ＣＫ２Ｒ端子及びＣＫ２端子間に接続された抵抗８２と、抵抗８１及びＣＫ１端子間とノードＮとの間に接続された第１抵抗８３と、ＣＫ２Ｒ端子及びＣＫ２端子間とノードＮとの間に接続された第２抵抗８４と、ＣＫＣ端子及びノードＮ間に接続されたコンデンサ８５とにより構成されている。
【００６５】
なお、図１においては、抵抗８１，８２を設けているが、クロック駆動回路６９の駆動能力によっては、抵抗８１，８２の抵抗値を略ゼロとすることができ、その場合には抵抗８１，８２を省略することも可能である。同様に、走査回路部１００側の抵抗１３１，１３２を省略することもできる。
【００６６】
（実施例１の発光サイリスタ）
図６（ａ）〜（ｃ）は、図１中の発光サイリスタ２１０を示す構成図である。
【００６７】
図６（ａ）は、発光サイリスタ２１０の回路シンボルを示し、アノードＡ、カソードＫ、及びゲートＧの３つの端子を有している。
【００６８】
図６（ｂ）は、発光サイリスタ２１０の断面構造を示す図である。発光サイリスタ２１０は、例えば、公知のＭＯ−ＣＶＤ（Metal  Organic-Chemical  Vapor  Deposition）法により、Ｐ型ＧａＡｓウェハ基材２１１の上層に、所定の結晶をエピタキシャル成長させることで製造される。
【００６９】
即ち、Ｐ型ＧａＡｓウェハ基材２１１の上層に、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層２１２と、Ｎ型不純物を含ませ成層したＮ型層２１３と、Ｐ型不純物を含ませたＰ型層２１４と、Ｎ型不純物を含ませ成層したＮ型層２１５と、を順に積層させたＰＮＰＮの４層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。
【００７０】
前記エッチングの過程で、Ｐ型層２１４の一部の領域を露出させ、この領域に金属配線を形成してゲートＧを形成する。同様に、最上層となるＮ型層２１５の一部の領域を露出させ、この領域の一部に金属配線を形成してカソードＫを形成する。その後、Ｐ型ＧａＡｓウェハ基材２１１の底面に金属電極を形成して、アノードＡを形成する。
【００７１】
なお、図１中の走査サイリスタ１１０は、発光サイリスタ２１０の内部構造と同一である。
【００７２】
図６（ｃ）は、図６（ｂ）と対比させて描いた発光サイリスタ２１０の等価回路図である。発光サイリスタ２１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）２２１と、ＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）２２２とにより構成されている。ＰＮＰＴＲ２２１のエミッタが発光サイリスタ２１０のアノードＡに相当し、ＮＰＮＴＲ２２２のベースが発光サイリスタ２１０のゲートＧに相当し、ＮＰＮＴＲ２２２のエミッタが発光サイリスタ２１０のカソードＫに相当している。ＰＮＰＴＲ２２１のコレクタは、ＮＰＮＴＲ２２２のベースに接続され、ＰＮＰＴＲ２２１のベースが、ＮＰＮＴＲ２２２のコレクタに接続されている。
【００７３】
なお、図６に示した発光サイリスタ２１０では、ＧａＡｓウェハ基材２１１上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等といった材料を用いるものであっても良い。あるいは、シリコン基板やサファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮ等といった材料を成膜したものであっても良い。
【００７４】
（実施例１の印刷制御部及びプリントヘッドの概略動作）
図１において、例えば、データ制御回路６１から出力される駆動指令信号ＤＲＶＯＮがＬレベルの場合、データ駆動回路６２におけるＣＭＯＳインバータ６３の出力端子がＨレベル（≒電源電圧ＶＤＤ）になる。そのため、抵抗６４、ＤＡ端子、接続コネクタ９１−１、接続ケーブル９０−１及び接続コネクタ９１−４を介して、プリントヘッド１３側の共通端子ＩＮ及び各発光サイリスタ２１０のカソードがＨレベルに上昇する。この結果、各発光サイリスタ２１０のアノード・カソード間電圧は略０Ｖとなって、そこに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０−１〜２１０−ｎが全て非発光状態になる。
【００７５】
これに対し、駆動指令信号ＤＲＶＯＮがＨレベルの場合、ＣＭＯＳインバータ６３の出力端子がＬレベルとなる。この結果、抵抗６４、ＤＡ端子、接続コネクタ９１−１、接続ケーブル９０−１及び接続コネクタ９１−４を介して、プリントヘッド１３側の共通端子ＩＮ及び各発光サイリスタ２１０のカソードが略ＧＮＤ電位（≒０Ｖ）となり、各発光サイリスタ２１０のアノード・カソード間に略電源電圧ＶＤＤが印加される。
【００７６】
この際、発光サイリスタ２１０−１〜２１０−ｎの内、ダイオード１２０−１を介して供給される第２クロックＣＫ２のＨレベルでシフト動作を開始する走査回路部１００により、発光指令されている発光サイリスタ２１０のゲートのみを選択的にＨレベルとすることで、この発光サイリスタ２１０のゲートにトリガ電流を生じ、発光指令されているサイリスタ２１０がターンオンする。ターンオンした発光サイリスタ２１０のカソードに流れる電流は、ＤＡ端子に流入する電流（即ち、駆動電流Ｉｏｕｔ）であり、発光サイリスタ２１０は発光状態となってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【００７７】
即ち、発光サイリスタ２１０−１〜２１０−ｎの動作を考えるにあたり、走査回路部１００の各段のオンしている走査サイリスタ１１１（＝１１１−１〜１１１−ｎ）に着目すると、発光サイリスタ２１０のアノードには電源電圧ＶＤＤが印加されており、そのカソードがＬレベルにされると、発光サイリスタ２１０のアノード・カソード間には電圧が印加される。一方、走査回路部１００における各段の走査サイリスタ１１１のゲートと、各発光サイリスタ２１０のゲートとがそれぞれ接続されているため、走査サイリスタ１１１のゲート・カソード間にも電圧が印加されることになる。この時、発光サイリスタ２１０−１〜２１０−ｎの内、走査回路部１００により発光指令されている発光サイリスタ２１０のゲートのみを選択的にＨレベルにすることで、この発光サイリスタ２１０のゲートにはトリガ電流を生じ、発光指令されている発光サイリスタ２１０がターンオンする。この際、発光サイリスタ２１０のカソードに流れる電流は、ＤＡ端子に流入する駆動電流Ｉｏｕｔであって、前記発光サイリスタ２１０が発光状態になってその駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。
【００７８】
（実施例１の印刷制御部及びプリントヘッドの詳細動作）
図７は、図１のプリントヘッド１３及び印刷制御部４０の詳細な動作を示すタイミングチャートである。
【００７９】
この図７では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝８，・・・）を順次点灯させる場合の動作波形が示されている。
【００８０】
本実施例１のように、走査サイリスタ１１１を用いた走査回路部１００の場合、印刷制御部４０から供給される２相の第１、第２クロックＣＫ１，ＣＫ２が用いられる。２相の第１、第２クロックＣＫ１，ＣＫ２は、クロック駆動回路６９内のスリーステート型の出力バッファ７１，７２，７３から出力される第１、第２、第３クロックパルスＣＫ１Ｒ，ＣＫ２Ｒ，ＣＫＣが、波形整形回路８０により整形されて生成される。
【００８１】
図７のタイミングチャートにおいて、時刻ｔ１前の左端部に示す状態においては、クロックパルスＣＫ１Ｒ，ＣＫ２ＲがＨレベルになり、クロックパルスＣＫＣが破線にて示すようにＨｉ−Ｚ状態になっている。クロックパルスＣＫ１Ｒ，ＣＫ２ＲのＨレベルは、それぞれ抵抗８１，８２を介してＣＫ１端子及びＣＫ２端子に伝達され、このＣＫ１端子及びＣＫ２端子から出力されるクロックＣＫ１，ＣＫ２がそれぞれＨレベルになる。ＨレベルのクロックＣＫ１，ＣＫ２は、接続ケーブル９０−２，９０−３、及び接続コネクタ９１−５，９１−６を介して、走査回路部１００側の抵抗１３１，１３２へ供給される。そのため、奇数段の走査サイリスタ１１１−１，１１１−３，・・・，１１１−（ｎ−１）の組のカソードと、偶数段の走査サイリスタ１１１−２，１１１−４，・・・，１１１−ｎの組のカソードとは、Ｈレベルになる。これにより、走査サイリスタ１１１−１〜１１１−ｎのアノード・カソード間電圧が略ゼロとなり、全ての走査サイリスタ１１１−１〜１１１−ｎがオフ状態になる。
【００８２】
この時、データ制御回路６１から出力された駆動指令信号ＤＲＶＯＮはＬレベルになっており、これがＣＭＯＳインバータ６３で反転されて、ＤＡ端子がＨレベルになる。ＤＡ端子のＨレベルは、接続コネクタ９１−１、接続ケーブル９０−１、及び接続コネクタ９１−４を介して主発光部２００内の共通端子ＩＮへ伝達される。そのため、発光サイリスタ２１０−１〜２１０−ｎのカソードがＨレベルになるので、これらのアノード・カソード間電圧が小さくなり、走査サイリスタ１１１−１〜１１１−ｎと同様に、発光サイリスタ２１０−１〜２１０−ｎもオフ状態になって、駆動電流Ｉｏｕｔがゼロになる。
【００８３】
以下、１段目、２段目、３段目の走査サイリスタ１１１−１，１１１−２，１１１−３のターンオン過程（１）〜（３）と、実施例１と比較例の対比（４）とを説明する。
【００８４】
（１）  １段目の走査サイリスタ１１１−１のターンオン過程
時刻ｔ１において、クロック駆動回路６９のＣＫ１Ｒ端子がＬレベルに立ち下がり、ＣＫＣ端子がＨレベルに立ち上がる。これにより、出力バッファ７３からＣＫＣ端子、コンデンサ８５、ノードＮ、抵抗８３，８１、ＣＫ１Ｒ端子及び出力バッファ７１に向かう方向に電流を生じ、コンデンサ８５に充電電流を生じ、このコンデンサ８５の両端電圧が上昇していく。これに伴い、ＣＫ１端子の電位は、ａ部のようにＧＮＤ電位へ降下していく。
【００８５】
時刻ｔ２において、ＣＫＣ端子が、Ｌレベルに立ち下がり、更に、ＣＫ１Ｒ端子が、図７中の中間電位の横破線で示すように、Ｈｉ−Ｚ状態になる。これにより、ｂ部に示すように、クロックＣＫ１には、アンダーシュート波形が生じる。このアンダーシュート波形は、コンデンサ８５の充電電圧により生じる。
【００８６】
スリーステート型出力バッファ７１の出力部には、図示しない寄生ダイオードが生じており、前記アンダーシュート波形を生じることで、その寄生ダイオードに電流が流れる。そのため、前記アンダーシュート波形の負電位は、前記寄生ダイオードによってレベルがクランプされる。その結果、ｂ部に示すように、前記アンダーシュート波形の極小部は、略−０．６Ｖ程度の負電圧にとどまる。その後、コンデンサ８５の充電電荷は、自己放電し、このコンデンサ８５の両端電圧が減少していく。これにより、ｂ部に示すアンダーシュート部は、時間経過と共に解消していく。
【００８７】
クロックＣＫ１に、ｂ部のアンダーシュート部を生じることで、抵抗１３１を介して、走査サイリスタ１１１−１のアノード・カソード間には、比較的大きな電圧が印加される。この時、ＣＫ２端子はＨレベルになっており、抵抗１３２及びダイオード１２０−１を介して、走査サイリスタ１１１−１のゲート・カソード間にトリガ電流が生じ、この走査サイリスタ１１１−１がターンオンする。
【００８８】
即ち、前記電流経路は、ＨレベルのＣＫ２端子から、抵抗１３２、ダイオード１２０−１、走査サイリスタ１１１−１のゲート・カソード間、及び抵抗１３１を通り、アンダーシュートを生じて負電位になっているＣＫ１端子に至る経路である。前記電流は、抵抗８３、ノードＮ、コンデンサ８５、ＬレベルのＣＫＣ端子、及び出力バッファ７３を通る。、このようにして走査サイリスタ１１１−１のゲート・カソード間に流れたトリガ電流により、この走査サイリスタ１１１−１がオンし、このオン状態が、走査サイリスタ１１１−１のカソード側のＣＫ１端子がＨレベルになるまで継続する
【００８９】
時刻ｔ３において、ＣＫＣ端子がＨｉ−Ｚ状態になり、ＣＫ１Ｒ端子がＬレベルに立ち下がる。これにより、ＣＫ１端子もＬレベルになる。
【００９０】
時刻ｔ４において、発光サイリスタ２１０−１の発光指令のために駆動指令信号ＤＲＶＯＮがＨレベルに立ち上がり、これがＣＭＯＳインバータ６３で反転され、ＤＡ端子がＬレベルに立ち下がる。
【００９１】
発光サイリスタ２１０−１と走査サイリスタ１１１−１とは、ゲート同士が接続されており、前述したように走査サイリスタ１１１−１がオン状態であるので、そのゲート電位がＨレベルになっている。そのため、時刻ｔ４において、ＤＡ端子がＬレベルになり、発光サイリスタ２１０−１のカソード電位がＬレベルになると、この発光サイリスタ２１０−１のゲート・カソード間にトリガ電流を生じて、発光サイリスタ２１０−１がターンオンする。
【００９２】
時刻ｔ５，ｔ６後の時刻ｔ７において、駆動指令信号ＤＲＶＯＮがＬレベルに立ち下がると、これがＣＭＯＳインバータ６３で反転されて、ＤＡ端子がＨレベルに立ち上がる。これにより、発光サイリスタ２１０−１のアノード・カソード間電圧が低下し、この発光サイリスタ２１０−１がオフ状態に遷移する。
【００９３】
（２）  ２段目の走査サイリスタ１１１−２のターンオン過程
前記時刻ｔ７前の時刻ｔ５において、ＣＫＣ端子がＨレベルに立ち上がると、次の時刻ｔ６において、ＣＫ２Ｒ端子がＬレベルに立ち下がる。これにより、ＨレベルのＣＫＣ端子から、コンデンサ８５、ノードＮ、抵抗８４，８２、及びＣＫ２Ｒ端子に向かう方向に充電電流を生じ、コンデンサ８５の両端電圧が上昇していく。これに伴い、ＣＫ２端子の電位は、ｃ部に示すように、ＧＮＤ電位へ降下していく。
【００９４】
時刻ｔ８において、ＣＫ２Ｒ端子は、中間電位の横破線で示すＨｉ−Ｚ状態になり、それと相前後して、ＣＫＣ端子がＬレベルに立ち下がる。これにより、クロックＣＫ２には、ｄ部に示すように、アンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ８５の充電電圧により生じる。
【００９５】
スリーステート型出力バッファ７２の出力部には、図示しない寄生ダイオードが生じており、前記クロックＣＫ２にアンダーシュート波形を生じることで、前記寄生ダイオードに電流が流れる。そのため、前記アンダーシュート波形は、負電位のレベルにクランプされる。その結果、ｄ部に示すアンダーシュート波形の極小部は、略−０．６Ｖ程度の負電圧にとどまる。その後、コンデンサ８５の充電電荷は、自己放電し、このコンデンサ８５の両端電圧が減少していく。これにより、ｄ部に示すアンダーシュート部は、時間経過と共に解消していく。
【００９６】
クロックＣＫ２にｄ部のアンダーシュート波形を生じることで、走査サイリスタ１１１−２のアノード・カソード間には、比較的大きな電圧が印加される。この時、ＣＫ１端子は、Ｌレベルになっており、走査サイリスタ１１１−１は未だオン状態にあって、そのゲート電位がＨレベルになっている。そのため、ダイオード１２０−２を介して、走査サイリスタ１１１−２のゲート・カソード間にトリガ電流を生じ、走査サイリスタ１１１−２がターンオンする。
【００９７】
即ち、前記電流経路は、Ｈレベルである走査サイリスタ１１１−１のゲートから、ダイオード１２０−２、及び走査サイリスタ１２０−２のゲート・カソード間を順方向に通り、抵抗１３２、及びアンダーシュートを生じて負電位になっているＣＫ２端子に至る経路を経て、前記電流が抵抗８４、ノードＮ、コンデンサ８５、及びＬレベルのＣＫＣ端子を通る。こうして走査サイリスタ１１１−２のゲートに流れた電流により、この走査サイリスタ１１１−２がオンする。このオン状態は、走査サイリスタ１１１−２のカソード側のＣＫ２端子がＨレベルになるまで継続する。
【００９８】
時刻ｔ９において、ＣＫ２Ｒ端子はＬレベルになり、ＣＫ２端子がＬレベルになる。これと相前後して、ＣＫＣ端子はＨｉ−Ｚ状態になる。同時に、時刻ｔ９において、ＣＫ１Ｒ端子は、Ｈレベルに立ち上がり、ＣＫ１端子もＨレベルに立ち上がる。これにより、走査サイリスタ１１１−１がターンオフする。
【００９９】
時刻ｔ１０において、発光サイリスタ２１０−２の発光指令のために駆動指令信号ＤＲＶＯＮがＨレベルに立ち上がり、ＤＡ端子がＬレベルに立ち下がる。この時、走査サイリスタ１１１−２はオン状態になっていて、このゲートがＨレベルになっている。
【０１００】
発光サイリスタ２１０−２と走査サイリスタ１１１−２とは、ゲート同士が接続されているので、ＤＡ端子がＬレベルになると、発光サイリスタ２１０−２のゲート・カソード間にトリガ電流を生じて、この発光サイリスタ２１０−２がターンオンする。発光サイリスタ２１０−２のオン状態は、時刻ｔ１１，ｔ１２後の時刻ｔ１３において、駆動指令信号ＤＲＶＯＮがＬレベルになり、ＤＡ端子がＨレベルになるまで継続する。
【０１０１】
（３）  ３段目の走査サイリスタ１１１−３のターンオン過程
時刻ｔ１１において、クロックパルスＣＫＣがＨレベルに立ち上がる。それと相前後して、時刻ｔ１２において、クロックパルスＣＫＩＲがＬレベルに立ち下がる。これにより、ＨレベルのＣＫＣ端子から、コンデンサ８５、ノードＮ、抵抗８３，８１、及びＣＫ１Ｒ端子に向かう方向に充電電流を生じ、コンデンサ８５の両端電圧が上昇していく。これに伴い、ＣＫ１端子の電位が、ｅ部のようにＧＮＤ電位へと降下していく。
【０１０２】
時刻ｔ１３後の時刻ｔ１４において、ＣＫＣ端子はＬレベルに立ち下がり、それと相前後して、ＣＫＩＲ端子が、中間電位の横破線として示すＨｉ−Ｚ状態になる。これにより、ｆ部に示すように、クロックＣＫ１にはアンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ８５の充電電圧により生じる。
【０１０３】
スリーステート型出力バッファ７１の出力部には、図示しない寄生ダイオードが生じており、前記アンダーシュート波形を生じることで、その寄生ダイオードに電流が流れる。そのため、前記アンダーシュートは、負電位のレベルにクランプされる。この結果、ｆ部に示すアンダーシュート波形の極小部は、略−０．６Ｖ程度の負電圧にとどまる。その後、コンデンサ８５の充電電荷は、自己放電し、このコンデンサ８５の両端電圧が減少していく。これにより、ｆ部に示すアンダーシュート波形は、時間経過と共に解消していく。
【０１０４】
クロックＣＫ１にｆ部のアンダーシュート部を生じることで、走査サイリスタ１１１−３のアノード・カソード間には比較的大きな電圧が印加される。この時、ＣＫ２端子はＬレベルになっており、走査サイリスタ１１１−２は未だオン状態にあって、そのゲート電位が高くなっている。そのため、ダイオード１２０−３を介して、走査サイリスタ１１１−３のゲート・カソード間にトリガ電流を生じ、この走査サイリスタ１１１−３がターンオンする。走査サイリスタ１１１−３のオン状態は、このカソード側のＣＫ１端子がＨレベルになるまで継続する。
【０１０５】
時刻ｔ１５において、ＣＫＣ端子がＨｉ−Ｚ状態になり、ＣＫ１Ｒ端子はＬレベルに立ち下がる。これにより、ＣＫ１端子もＬレベルになる。同時に、ＣＫ２Ｒ端子はＨレベルに立ち上がり、ＣＫ２端子もＨレベルに立ち上がる。この結果、走査サイリスタ１１１−２がターンオフする。
【０１０６】
（４）  実施例１と比較例との対比
図７を用いて説明したように、２相のクロックＣＫ１，ＣＫ２は、異なる位相をもって同様の波形が繰り返される形状を備えている。その波形が、奇数段の走査サイリスタ１１１−１，１１１−３，・・・の組と、偶数段の走査サイリスタ１１１−２，１１１−４，・・・の組とに、順次入力されることで、走査サイリスタ１１１−１〜１１１−ｎが順にオンしていく。
【０１０７】
走査サイリスタ１１１−１〜１１１−ｎのゲートトリガ電流は、クロックＣＫ１，ＣＫ２のアンダーシュート部（即ち、ｂ部、ｄ部、ｆ部等）で生じる。この時のアンダーシュート波形は、コンデンサ８５により発生するものであって、クロックＣＫ１に着目すれば、コンデンサ８５及び抵抗８１，８２，８３，８４により構成される波形整形回路８０によって、クロックパルスＣＫＣを波形微分していると考えることができる。
【０１０８】
比較例の自己走査型サイリスタヘッドの駆動においては、クロック駆動回路における出力端子数として、転送クロック当たり２個を要している。即ち、比較例である例えば特許文献１における図１にて図示されているように、クロックＣＫ１を発生させるためには、抵抗８３及びコンデンサ８５が接続されるＣＫ１Ｒ端子及びＣＫ１Ｃ端子の２個の出力端子を備える必要がある。又、クロックＣＫ２を発生させるためには、抵抗８４及び他のコンデンサ（コンデンサ８５とは別のコンデンサ）が接続されるＣＫ２Ｒ端子及びＣＫ２Ｃ端子の２個の出力端子を備える必要がある。このように、比較例の自己走査型サイリスタヘッドの駆動においては、転送クロック当たり２個のクロック駆動端子を必要としており、２相クロックＣＫ１，ＣＫ２を生成するために、４個のクロック駆動端子を備える必要がある。
【０１０９】
自己走査型サイリスタヘッドにおいては、動作の高速化を目的として、多数の自己走査型サイリスタアレイチップを設け、同時並列して動作するようにしている。この時、自己走査型サイリスタヘッドには、多数の自己走査型サイリスタアレイチップを配列しているので、そのクロック駆動回路に備えるべき出力端子の総数が膨大となってしまう。
【０１１０】
クロック駆動回路やデータ駆動部は、ＬＳＩの製造方法を用いて作成されるので、クロック駆動回路の出力端子の総数をＬＳＩパッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数を多くすることになってしまい、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題を生じている。
【０１１１】
そこで、この課題を解決するために、本実施例１においては、駆動信号である２相のクロックＣＫ１，ＣＫ２を発生させるために、クロック駆動回路６９に備える出力端子数は３個でよく、比較例の構成と比べて所要端子数を３／４に削減することができる。
【０１１２】
（図７中のアンダーシュート波形の説明）
図８（ａ）、（ｂ）は、図１中のクロック駆動回路６９、波形整形回路８０及び走査回路１１０−１と図７中のタイミングチャートとの要部を示す図であり、同図（ａ）は要部の回路図、及び、同図（ｂ）は要部の電圧波形図である。
【０１１３】
例えば、クロックパルスＣＫ１ＲがＨレベルになっている場合を考える。これは、図７のタイミングチャートにおける時刻ｔ１前の左端部における状態に対応している。この時、クロックＣＫ１は、Ｈレベルになっている。
【０１１４】
図７に示す時刻ｔ１において、クロックパルスＣＫ１ＲがＬレベルになり、クロックパルスＣＫＣがＨレベルになると、図８（ａ）の実線矢印に示す向きに電流Ｉ１を生じる。この電流Ｉ１は、ＣＫＣ端子から、コンデンサ８５、ノードＮ、抵抗８３、及び抵抗８１を介してＣＫ１Ｒ端子に至る経路を通る。電流Ｉ１は、コンデンサ８５の充電電流となり、このコンデンサ８５の両端に、図８（ａ）中に正極（＋）として示す充電電圧を生じる。
【０１１５】
次いで、図８（ｂ）における時刻ｔ２において、ＣＫＣ端子がＬレベルになり、ＣＫ１Ｒ端子がＨｉ−Ｚ状態になる。すると、ＣＫ１端子には、コンデンサ８５の負極（−）の充電電圧が現れ、この電位は負電位をとる。この結果、図８（ｂ）のｂ部に示すように、アンダーシュート波形を生じる。
【０１１６】
この時、ＣＫ２Ｒ端子はＨレベルになっており、ＣＫ２端子もＨレベルであるので、図８（ａ）の破線矢印にて示す向きに電流Ｉ２を生じる。この電流Ｉ２の経路は、ＣＫ２Ｒ端子、抵抗８２、抵抗１３２、及びダイオード１２０−１のアノード・カソード間を順方向に通り、走査サイリスタ１１１−１のゲート・カソード間を順方向に通って、抵抗１３１、抵抗８３、ノードＮ、及びコンデンサ８５に至る経路である。この時生じる電流Ｉ２は、走査サイリスタ１１１−１のゲートトリガ電流となり、この走査サイリスタ１１１−１がターンオンする。
【０１１７】
このような過程を示す図８（ｂ）の波形において、クロックパルスＣＫＣがＬレベルに、ＣＫ１Ｒ端子がＨｉ−Ｚ状態に遷移する時、クロックＣＫ１には、ｂ部に示すようにアンダーシュート部を生じて、ＧＮＤ電位よりも電圧Ｖｐ分低くすることができる。
【０１１８】
典型的な設計例では、電源電圧ＶＤＤは３．３Ｖであり、ダイオード１２０−１の順電圧Ｖｆは約１．６Ｖ、走査サイリスタ１１１−１のゲート・ソース間に生じるＰＮ接合の順電圧Ｖｇｋもまた１．６Ｖである。そのため、図８（ａ）の破線矢印の経路に電流Ｉ２を生じさせるためには、
Ｖｆ＋Ｖｇｋ＜ＶＤＤ＋Ｖｐ
であることを必要としている。この時、図８（ｂ）に示すクロックＣＫ１の波形にアンダーシュートのａ部が無く、Ｖｐ＝０であると、
Ｖｆ＋Ｖｇｋ＝ｌ．６＋１．６＝３．２Ｖ
となる。そのため、電源電圧ＶＤＤと同程度の値となって、走査サイリスタ１１１−１をターンオンさせるのに十分なゲートトリガ電流を得ることができない。
【０１１９】
そこで、例えば、前記アンダーシュート波形として、Ｖｐ＝０．７６Ｖといった値を与えることで、
ＶＤＤ＋Ｖｐ＝３．３＋０．６＝３．９Ｖ
となり、走査サイリスタ１１１−１をターンオンさせるのに十分なゲートトリガ電流を生じさせることができる。
【０１２０】
（実施例１の効果）
本実施例１によれば、次の（ａ）、（ｂ）のような効果がある。
【０１２１】
（ａ）  比較例の自己走査型サイリスタヘッドの駆動においては、クロック駆動回路で２相クロックを発生させるために、４個の出力端子が必要である。これに対し、本実施例１によれば、クロック駆動回路６９から出力されるクロックパルスＣＫ１Ｒ，ＣＫ２Ｒ，ＣＫＣを、波形整形回路８０にて波形整形をして２相のクロックＣＫ１，ＣＫ２を生成し、走査回路部１００を駆動しているので、クロック駆動回路６９における出力端子数を３個にすることができ、比較例と比べて所要端子数を３／４に削減することができる。これにより、プリントヘッド１３におけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路６９の出力端子数の減少により、回路規模の削減と、それによる低コスト化も期待できる。
【０１２２】
（ｂ）  本実施例１の画像形成装置１によれば、プリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３を用いることにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。
【実施例２】
【０１２３】
本発明の実施例２における画像形成装置１では、プリントヘッド及び印刷制御部の回路構成が、実施例１のプリントヘッド１３及び印刷制御部４０と異なるので、以下、その異なる部分について説明する。
【０１２４】
（実施例２の印刷制御部及びプリントヘッド）
図９は、本発明の実施例２における印刷制御部及びプリントヘッドの概略の回路構成を示すブロック図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【０１２５】
本実施例２の画像形成装置１では、複数のプリントヘッド１３（＝１３−１〜１３−ｎ、例えば、ｎ＝１３−１，１３−２，・・・，１３−６，・・・）と、これらを制御する印刷制御部４０Ａ等とを備えている。
【０１２６】
各プリントヘッド１３（＝１３−１〜１３−６，・・・）は、実施例１の走査回路部１００及び主発光部２００と同様の走査回路部１００−１〜１００−６，・・・、及び主発光部２００−１〜２００−６，・・・をそれぞれ備えている。複数のプリントヘッド１３（＝１３−１〜１３−６，・・・）の各々は、半導体集積回路技術を用いてモノリシックに構成したチップを用い、このチップの単数又は複数をグループ化して構成した走査チップ又は走査チップ列により構成されている。
【０１２７】
印刷制御部４０Ａは、各プリントヘッド１３（＝１３−１〜１３−６，・・・）内の各主発光部２００（＝２００−１〜２００−６，・・・）に与えるデータＤＡをそれぞれ駆動する複数のデータ駆動部６０（＝６０−１〜６０−６，・・・）と、各プリントヘッド１３（＝１３−６，・・・）内の各走査回路部１００（＝１００−１〜１００−６，・・・）に与える複数の第１クロックＣＫ１−１，ＣＫ１−２，・・・，ＣＫ１−６，・・・及び複数の第２クロックＣＫ２−１，ＣＫ２−２，・・・，ＣＫ２−６，・・・を生成するための共通のクロック駆動回路６９Ａ及び共通の波形整形回路８０Ａとを備えている。
【０１２８】
共通のクロック駆動回路６９Ａは、複数の駆動信号Ｃ及び複数の制御信号Ｓ７０Ａを出力するクロック制御回路７０Ａと、このクロック制御回路７０Ａの出力側に接続された複数のスリーステート型の出力バッファ７１−１〜７１−６，・・・，７２−１〜７２−６，・・・，７３と、これらのスリーステート型の出力バッファ７１−１〜７１−６，・・・，７２−１〜７２−６，・・・，７３の出力端子に接続された複数の第１出力端子（例えば、ＣＫ１Ｒ−１端子〜ＣＫ１Ｒ−６端子、・・・）、複数の第２出力端子（例えば、ＣＫ２Ｒ−１端子〜ＣＫ２Ｒ−６端子、・・・）、及び１つの第３出力端子（例えば、ＣＫＣ端子）とを備えている。
【０１２９】
各スリーステート型の出力バッファ７１−１〜７１−６，・・・，７２−１〜７２−６，・・・，７３は、クロック制御回路７０Ａから出力される各駆動信号Ｃを駆動する回路であり、クロック制御回路７０Ａから出力される各制御信号Ｓ７０ＡがＨレベルの時には、出力端子の論理レベルが入力端子の論理レベルと等しく、制御信号ＣがＬレベルの時には、出力端子がＨｉ−Ｚ状態になる回路である。これらのスリーステート型の出力バッファ７１−１〜７１−６，・・・，７２−１〜７２−６，・・・，７３の出力端子に接続された複数のＣＫ１Ｒ−１端子〜ＣＫ１Ｒ−６端子、・・・、複数のＣＫ２Ｒ−１端子〜ＣＫ２Ｒ−６端子、・・・、及び１つのＣＫＣ端子は、複数の第１クロックパルスＣＫ１Ｒ−１，ＣＫ１Ｒ−２，・・・，ＣＫ１Ｒ−６，・・・、複数の第２クロックパルスＣＫ２Ｒ−１，ＣＫ２Ｒ−２，・・・，ＣＫ２Ｒ−６，・・・、及び１つの第３クロックパルスＣＫＣをそれぞれ波形整形回路８０Ａへ出力する端子である。
【０１３０】
波形整形回路８０Ａは、複数の第１クロックパルスＣＫ１Ｒ−１，ＣＫ１Ｒ−２，・・・，ＣＫ１Ｒ−６，・・・、複数の第２クロックパルスＣＫ２Ｒ−１，ＣＫ２Ｒ−２，・・・，ＣＫ２Ｒ−６，・・・、及び１つの第３クロックパルスＣＫＣに対する波形整形を行い、複数の第１クロックＣＫ１−１，ＣＫ１−２，・・・，ＣＫ１−６，・・・、及び複数の第２クロックＣＫ２−１，ＣＫ２−２，・・・，ＣＫ２−６，・・・を、ＣＫ１−１端子〜ＣＫ１−６端子、・・・、及びＣＫ２−１端子〜ＣＫ２−６端子、・・・からそれぞれ出力し、図示しない接続コネクタ及び接続ケーブルを介して、複数の走査回路部１００（＝１００−１〜１００−６，・・・）に与える回路である。
【０１３１】
波形整形回路８０Ａは、各走査回路部１００（＝１００−１〜１００−６，・・・）に対応した複数の単位回路により構成されている。各単位回路は、図１中の波形整形回路８０と同様の回路構成である。
【０１３２】
例えば、走査回路部１００−１に対して第１クロックＣＫ１−１及び第２クロックＣＫ２−１を与える単位回路は、ＣＫ１Ｒ−１端子とＣＫ１−１端子との間に接続された抵抗８１−１と、ＣＫ２Ｒ−１端子とＣＫ２−１端子との間に接続された抵抗８２−１と、抵抗８１−１及びＣＫ１−１端子間とノードＮ１との間に接続された第１抵抗８３−１と、抵抗８２−１及びＣＫ２−１端子間とノードＮ１との間に接続された第２抵抗８４−１と、ＣＫＣ端子とノードＮ１との間に接続されたコンデンサ８５−１とにより構成されている。
【０１３３】
同様に、走査回路部１００−２に対して第１クロックＣＫ１−２及び第２クロックＣＫ２−２を与える単位回路は、抵抗８１−２，８２−２、第１、第２抵抗８３−２，８４−２、コンデンサ８５−２、及びノードＮ２により構成されている。走査回路部１００−６に対して第１クロックＣＫ１−６及び第２クロックＣＫ２−６を与える単位回路は、抵抗８１−６，８２−６、第１、第２抵抗８３−６，８４−６、コンデンサ８５−６、及びノードＮ６により構成されている。
【０１３４】
なお、実施例１と同様に、各単位回路内の抵抗８１−１，８１−２，・・・，８１−６，・・・及び抵抗８２−１，８２−２，・・・，８２−６，・・・は、省略しても良い。
【０１３５】
（実施例２の印刷制御部及びプリントヘッドの動作）
図１０は、図９のプリントヘッド１３−１，１３−２及び印刷制御部４０Ａの動作を示すタイミングチャートであり、実施例１を示す図７中の要素と共通の要素には共通の符号が付されている。
【０１３６】
この図１０のタイミングチャートでは、説明を簡略化するために、図９におけるプリントヘッド１３−１，１３−２に関するクロックＣＫ１−１，ＣＫ２−１とクロックＣＫ１−２，ＣＫ２−２について取り上げ、他のプリントヘッド１３−３〜１３−６，・・・に関するクロックＣＫ１−６，ＣＫ２−６，・・・については記載を省略する。
【０１３７】
プリントヘッド１３−１に属するクロックパルスＣＫ１Ｒ−１，ＣＫ２Ｒ−１と、プリントヘッド１３−２に属するクロックパルスＣＫ１Ｒ−２，ＣＫ２Ｒ−２とにおいて、クロックパルスＣＫ１Ｒ−１とＣＫ１Ｒ−２とは同一波形、クロックパルスＣＫ２Ｒ−１とＣＫ２Ｒ−２もまた同一波形を与える。
【０１３８】
コンデンサ８５−１〜８５−６，・・・の一端は、クロック駆動回路６９ＡにおけるＣＫＣ端子に共通に接続されているので、クロックＣＫ１−１とＣＫ１−２とは同一波形、クロックＣＫ２−１とＣＫ２−２もまた同一波形となっている。そのため、プリントヘッド１３−１に属するクロックパルスＣＫ１Ｒ−１、クロックＣＫ１−１、クロックパルスＣＫ２Ｒ−１、及びクロックＣＫ２−１について説明する。
【０１３９】
図１０のタイミングチャートにおいて、時刻ｔ１前の左端部に示す状態においては、各クロックパルスＣＫ１Ｒ−１，ＣＫ２Ｒ−１が共にＨレベルになっているので、このＨレベルが抵抗８１−１，８２−１を介してＣＫ１−１端子及びＣＫ２−１端子にそれぞれ伝達され、その電位がＨレベルになる。これにより、プリントヘッド１３−１内の走査回路部１００−１の走査サイリスタの内、図１に示す奇数段の走査サイリスタ１１１−１，１１１−３，・・・，１１１−（ｎ−１）の組、及び偶数段の走査サイリスタ１１１−２，１１１−４，・・・，１１１−ｎの組のいずれも、そのカソードがＨレベルになり、そのアノード・カソード間電圧が略ゼロとなることで、走査サイリスタ１１１−１〜１１１−ｎはいずれもオフ状態になる。
【０１４０】
以下、１段目、２段目、３段目の走査サイリスタ１１１−１，１１１−２，１１１−３のターンオン過程（１）〜（３）と、実施例２と比較例の対比（４）とを説明する。
【０１４１】
（１）  走査サイリスタ１１１−１のターンオン過程
時刻ｔ１において、クロックパルスＣＫ１Ｒ−１がＬレベル、クロックパルスＣＫＣがＨレベルになる。そのため、ＣＫＣ端子からコンデンサ８５−１、ノードＮ１、抵抗８３−１、抵抗８１−１、及びＣＫ１Ｒ−１端子に向かう方向に電流を生じ、コンデンサ８５−１に充電電流を生じ、その両端電圧が上昇していく。これに伴い、ＣＫ１−１端子の電位は、ａ部のようにＧＮＤ電位へ降下していく。
【０１４２】
時刻ｔ２において、ＣＫＣ端子がＬレベルになり、中間電位の横破線で示すように、ＣＫ１Ｒ−１端子がＨｉ−Ｚ状態になる。そのため、クロックＣＫ１−１には、ｂ部に示すように、アンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ８５−１の充電電圧により生じる。その後、コンデンサ８５−１の充電電荷は自己放電し、このコンデンサ８５−１の両端電圧が減少していく。これにより、ｂ部に示すアンダーシュート部は、時間経過と共に解消していく。
【０１４３】
クロックＣＫ１−１にｂ部のアンダーシュート部を生じることで、プリントヘッド１３−１内の走査サイリスタ１１１−１のアノード・カソード間には、比較的大きな電圧が印加される。この時、ＣＫ２−１端子はＨレベルになっており、プリントヘッド１３−１内のダイオード１２０−１を介して、走査サイリスタ１１１−１のゲート・カソード間にトリガ電流が生じ、走査サイリスタ１１１−１がターンオンする。この走査サイリスタ１１１−１のオン状態は、このカソード側のＣＫ１−１端子がＨレベルになるまで継続する。
【０１４４】
時刻ｔ３において、ＣＫＣ端子がＨｉ−Ｚ状態になり、ＣＫ１Ｒ−１端子がＬレベルになる。これにより、ＣＫ１−１端子の電位は、ＧＮＤ電位に略等しくなる。
【０１４５】
（２）  走査サイリスタ１１１−２のターンオン過程
時刻ｔ５において、ＣＫＣ端子がＨレベルになり、これと相前後した時刻ｔ６において、ＣＫ２Ｒ−１端子がＬレベルになる。そのため、ＨレベルのＣＫＣ端子からコンデンサ８５−１、ノードＮ１、抵抗８４−１，８２−１、及びＣＫ２Ｒ−１端子に向かう方向に充電電流を生じ、コンデンサ８５−１の両端電圧が上昇していく。これに伴い、ＣＫ２−１端子の電位は、ｃ部のようにＧＮＤ電位へ降下していく。
【０１４６】
時刻ｔ７後の時刻ｔ８において、ＣＫ２Ｒ−１端子はＨｉ−Ｚ状態になり、これと相前後してＣＫＣ端子がＬレベルになる。そのため、クロックＣＫ２−１には、ｄ部に示すようにアンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ８５−１の充電電圧により生じる。その後、コンデンサ８５−１の充電電荷は、自己放電し、このコンデンサ８５−１の両端電圧が減少していく。これにより、ｄ部に示すアンダーシュート部は、時間経過と共に解消していく。
【０１４７】
クロックＣＫ２−１にｄ部のアンダーシュート波形を生じることで、プリントヘッド１３−１内の走査サイリスタ１１１−２のアノード・カソード間には、比較的大きな電圧が印加される。この時、ＣＫ１−１端子はＬレベルになっており、走査サイリスタ１１１−１は未だオン状態にあって、そのゲート電位がＨレベルになっている。そのため、プリントヘッド１３−１内のダイオード１２０−２を介して、走査サイリスタ１１１−２のゲート・カソード間にトリガ電流を生じ、この走査サイリスタ１１１−２がターンオンする。このオン状態は、走査サイリスタ１１１−２のカソード側のＣＫ２−１端子が、Ｈレベルになるまで継続する。
【０１４８】
時刻ｔ９において、ＣＫ２Ｒ−１端子はＬレベルになり、ＣＫ２−１端子がＬレベルになる。これと相前後して、ＣＫＣ端子はＨｉ−Ｚ状態になる。同時に、時刻ｔ９において、ＣＫ１Ｒ−１端子はＨレベルになり、ＣＫ１−１端子もＨレベルになる。この結果、走査サイリスタ１１１−１がターンオフする。
【０１４９】
（３）  走査サイリスタ１１１−３のターンオン過程
時刻ｔ１１において、ＣＫＣ端子がＨレベルになる。これと相前後して、時刻ｔ１２において、ＣＫ１Ｒ−１端子がＬレベルになる。そのため、ＨレベルのＣＫＣ端子から、コンデンサ８５−１、ノードＮ１、抵抗８３−１，８１−１、ＣＫ１Ｒ−１端子に向かう方向に充電電流を生じ、コンデンサ８５−１の両端電庄が上昇していく。これに伴い、ＣＫ１−１端子の電位は、ｅ部のようにＧＮＤ電位へ降下していく。
【０１５０】
時刻ｔ１２，ｔ１３後の時刻ｔ１４において、ＣＫＣ端子はＬレベルになり、これと相前後して、ＣＫ１Ｒ−１端子がＨｉ−Ｚ状態になる。そのため、ｆ部に示すように、クロックＣＫ１−１にはアンダーシュート波形を生じる。このアンダーシュート波形は、コンデンサ８５−１の充電電圧により生じる。その後、コンデンサ８５−１の充電電荷は、自己放電し、このコンデンサ８５−１の両端電圧が減少していく。これにより、ｆ部に示すアンダーシュート波形は、時間経過と共に解消していく。
【０１５１】
クロックＣＫ１−１にｆ部のアンダーシュート部を生じることで、プリントヘッド１３−１内の走査サイリスタ１１１−３のアノード・カソード間には、比較的大きな電圧が印加される。この時、ＣＫ１−１端子がＬレベルになっており、走査サイリスタ１１１−２は未だオン状態にあって、このゲート電位が高くなっている。そのため、プリントヘッド１３−１内のダイオード１２０−３を介して、走査サイリスタ１１１−３のゲート・カソード間にトリガ電流を生じ、この走査サイリスタ１１１−３がターンオンする。このオン状態は、走査サイリスタ１１１−３のカソード側のＣＫ１−１端子がＨレベルになるまで継続する。
【０１５２】
時刻ｔ１５において、ＣＫＣ端子はＨｉ−Ｚ状態になり、ＣＫ１Ｒ−１端子がＬレベルになる。そのため、クロックＣＫ１−１の電位は、ＧＮＤ電位に略等しくなる。これと同時に、ＣＫ２Ｒ−１端子はＨレベルになり、ＣＫ２−１端子もＨレベルになる。この結果、走査サイリスタ１１１−３がターンオフする。
【０１５３】
（実施例２と比較例の対比）
図１０を用いて説明したように、２相のクロックＣＫ１−１，ＣＫ２−１は、異なる位相をもって同様の波形が繰り返される形状を備えている。そのクロックＣＫ１−１，ＣＫ１−２が、奇数段の走査サイリスタ１１１−１，１１１−３，・・・，１１１−（ｎ−１）の組と、偶数段の走査サイリスタ１１１−２，１１１−４，・・・，１１１−ｎの組とに、順次入力されることで、走査サイリスタ１１１−１〜１１１−ｎが順にオンしていく。
【０１５４】
又、走査サイリスタ１１１−１〜１１１−ｎのゲートトリガ電流は、クロックＣＫ１−１，ＣＫ２−１のアンダーシュート部（即ち、ｂ部、ｄ部、ｆ部等）で生じる。この時のアンダーシュート波形は、コンデンサ８５−１を用いて発生させられるものであって、クロックＣＫ１−１に着目すれば、コンデンサ８５−１、ノードＮ１、及び抵抗８１−１，８２−１，８３−１，８４−１により構成される波形整形回路８０Ａによって、クロックパルスＣＫＣの波形を微分していると考えることができる。
【０１５５】
比較例の自己走査型サイリスタヘッドの駆動においては、クロック駆動回路における出力端子数が、転送クロック当たり２個を要していた。即ち、比較例では、プリントヘッド１３−１〜１３−６，・・・内の走査サイリスタのクロック駆動を行うためには、各プリントヘッド１３−１〜１３−６，・・・毎に４個のクロック駆動出力端子を要し、クロック駆動回路として総計で４×６＝２４個の駆動出力端子を設ける必要がある。
【０１５６】
そのため、サイリスタヘッドには多数の自己走査型サイリスタアレイチップを配列しているので、そのクロック駆動回路に備えるべき出力端子の総数は膨大となってしまい、ＬＳＩパッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数を多くすることになってしまい、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題を生じていた。
【０１５７】
これに対し、本実施例２の図９の構成において、クロック駆動回路６９Ａに備える出力端子数は、２×６＋１＝１３個でよく、比較例の構成と比べて所要端子の数を約半減することができる。
【０１５８】
（実施例２の効果）
本実施例２によれば、次の（ａ）、（ｂ）のような効果がある。
【０１５９】
（ａ）  比較例の自己走査型サイリスタヘッドの駆動においては、クロック駆動回路おける出力端子数が転送クロック当たり２個を要している。転送クロックは２相クロックからなり、複数のサイリスタチップを組み合わせ、例えば６組のプリントヘッド１３−１〜１３−６を用いて各組毎に転送クロックを発生させる構成している。そのため、比較例のクロック駆動回路では、総計で２×２×６＝２４個の出力端子を設ける必要がある。これに対し、本実施例２の構成を用いることで、クロック駆動回路６９Ａにおける出力端子数は２×６＋１＝１３個で良く、比較例の構成と比べて所要端子数を約半減にすることができる。これにより、プリントヘッド１３−１〜１３−６，・・・におけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路６９Ａの出力端子数の減少により、その回路規模の削減と、それによる低コスト化も期待できる。
【０１６０】
（ｂ）  本実施例２の画像形成装置１によれば、プリントヘッド１３−１〜１３−６，・・・を採用しているので、実施例１の効果（ｂ）と同様の効果が得られる。
【０１６１】
（実施例１、２の変形例）
本発明は、上記実施例１、２に限定されず、他の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。
【０１６２】
（Ｉ）  実施例１、２において、光源として用いられる発光サイリスタ２１０に適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。
【０１６３】
（ＩＩ）  表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。又、本発明は、３端子構造を備えたサイリスタの他、第１と第２の２つのゲートを備えた４端子サイリスタＳＣＳ（Semiconductor  Controlled  Switch）の場合にも適用可能である。
【符号の説明】
【０１６４】
１      画像形成装置
１３，１３−１〜１３−６      プリントヘッド
４０，４０Ａ      印刷制御部
６０，６０−１〜６０−６      データ駆動部
６２      データ駆動回路
６９，６９Ａ      クロック駆動回路
７１〜７３，７１−１〜７１−６，７２−１〜７２−６      スリーステート型出力バッファ
８０，８０Ａ      波形整形回路
８３，８３−１〜８３−６，８４，８４−１〜８４−６      抵抗
８５，８５−１〜８５−６      コンデンサ
１００，１００−１〜１００−６      走査回路部
１１１，１１１−１〜１１１−ｎ      走査サイリスタ
１１２，１１２−１〜１１２−ｎ      抵抗
１２０，１２０−１〜１２０−ｎ      ダイオード
２００，２００−１〜２００−６      主発光部
２１０，２１０−１〜２１０−ｎ      発光サイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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