(57)【特許請求の範囲】
【請求項１】
１以上のビット線と１以上の書き込みワード線と１以上の読み出しワード線と１以上のメモリセルを有し、
前記メモリセルは、書き込みトランジスタと読み出しトランジスタと、インバータとを有し、
前記書き込みトランジスタの最大の抵抗は１×１０１８Ω以上であり、
前記書き込みトランジスタのドレインは前記ビット線の一に接続し、
前記読み出しトランジスタのドレインは前記ビット線の一あるいはその他のビット線に接続し、
前記書き込みトランジスタのソースは前記インバータの入力に接続し、
前記読み出しトランジスタのソースは前記インバータの出力に接続し、
前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、
前記読み出しトランジスタのゲートは前記読み出しワード線に接続し、
前記読み出しトランジスタの導電型は前記書き込みトランジスタの導電型とは異なることを特徴とする半導体メモリ装置。
【請求項２】
１以上のビット線と１以上の書き込みワード線と１以上の読み出しワード線と１以上のメモリセルを有し、
前記メモリセルは、書き込みトランジスタと読み出しトランジスタと、インバータとを有し、
前記書き込みトランジスタの最大の抵抗は１×１０１８Ω以上であり、
前記書き込みトランジスタのドレインは前記ビット線の一に接続し、
前記読み出しトランジスタのドレインは前記ビット線の一あるいはその他のビット線に接続し、
前記書き込みトランジスタのソースは前記インバータの入力に接続し、
前記読み出しトランジスタのソースは前記インバータの出力に接続し、
前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、
前記読み出しトランジスタのゲートは前記読み出しワード線に接続し、
前記書き込みトランジスタと前記読み出しトランジスタは異なる層に設けられていることを特徴とする半導体メモリ装置。
【請求項３】
１以上のビット線と１以上の書き込みワード線と１以上の読み出しワード線と１以上のメモリセルを有し、
前記メモリセルは、書き込みトランジスタと読み出しトランジスタと、インバータとを有し、
前記書き込みトランジスタの最大の抵抗は１×１０１８Ω以上であり、
前記書き込みトランジスタのドレインは前記ビット線の一に接続し、
前記読み出しトランジスタのドレインは前記ビット線の一あるいはその他のビット線に接続し、
前記書き込みトランジスタのソースは前記インバータの入力に接続し、
前記読み出しトランジスタのソースは前記インバータの出力に接続し、
前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、
前記読み出しトランジスタのゲートは前記読み出しワード線に接続し、
前記書き込みトランジスタと前記インバータを構成するトランジスタの一は異なる層に設けられていることを特徴とする半導体メモリ装置。
【請求項４】
１以上のビット線と１以上の書き込みワード線と１以上の読み出しワード線と１以上のメモリセルを有し、
前記メモリセルは、書き込みトランジスタと読み出しトランジスタと、インバータとを有し、
前記書き込みトランジスタの最大の抵抗は１×１０１８Ω以上であり、
前記書き込みトランジスタのドレインは前記ビット線の一に接続し、
前記読み出しトランジスタのドレインは前記ビット線の一あるいはその他のビット線に接続し、
前記書き込みトランジスタのソースは前記インバータの入力に接続し、
前記読み出しトランジスタのソースは前記インバータの出力に接続し、
前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、
前記読み出しトランジスタのゲートは前記読み出しワード線に接続し、
前記書き込みトランジスタの半導体と前記読み出しトランジスタの半導体は異なる種類であることを特徴とする半導体メモリ装置。
【請求項５】
１以上のビット線と１以上の書き込みワード線と１以上の読み出しワード線と１以上のメモリセルを有し、
前記メモリセルは、書き込みトランジスタと読み出しトランジスタと、インバータとを有し、
前記書き込みトランジスタの最大の抵抗は１×１０１８Ω以上であり、
前記書き込みトランジスタのドレインは前記ビット線の一に接続し、
前記読み出しトランジスタのドレインは前記ビット線の一あるいはその他のビット線に接続し、
前記書き込みトランジスタのソースは前記インバータの入力に接続し、
前記読み出しトランジスタのソースは前記インバータの出力に接続し、
前記書き込みトランジスタのゲートは前記書き込みワード線に接続し、
前記読み出しトランジスタのゲートは前記読み出しワード線に接続し、
前記書き込みトランジスタの半導体と前記インバータを構成するトランジスタの一の半導体は異なる種類であることを特徴とする半導体メモリ装置。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記書き込みトランジスタのソースにはキャパシタの電極の一が接続されていることを特徴とする半導体メモリ装置。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記インバータは相補型であることを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
２つのインバータを用いてメモリセルを形成するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、高速で動作するため、ＣＰＵ内部あるいはそれに近接する部分で、プログラムやデータの一時的な保存に用いられる。また、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と異なり、データの保存に際してリフレッシュが不要であるため、待機時の消費電力が少ないという特徴を有する。このため、携帯機器でのデータ保存用にも用いられる。
【０００３】
図２（Ａ）に従来のＳＲＡＭのメモリセルを示す。メモリセルは、２つのビット線ＢＬ１とＢＬ２と１つのワード線ＷＬに接続する。メモリセルは２つの選択トランジスタＳＴｒ１とＳＴｒ２と２つのインバータＩＮＶ１とＩＮＶ２からなる。選択トランジスタＳＴｒ１とＳＴｒ２のゲートはワード線ＷＬに、ドレインはビット線ＢＬ１とＢＬ２に接続される。
【０００４】
また、選択トランジスタＳＴｒ１のソースはＩＮＶ１の出力とＩＮＶ２の入力に、選択トランジスタＳＴｒ２のソースはＩＮＶ２の出力とＩＮＶ１の入力に接続される。すなわち、インバータＩＮＶ１の出力がインバータＩＮＶ２の入力に、インバータＩＮＶ２の出力がインバータＩＮＶ１の入力に接続されたものとなる。このように２つのインバータが接続されたものをフリップフロップ回路という。
【０００５】
インバータは省電力のために相補型が用いられる。相補型インバータは、Ｐ型トランジスタのゲートとＮ型トランジスタのゲートを接続して、これを入力とする。また、Ｐ型トランジスタのドレインとＮ型トランジスタのドレインを接続して、これを出力とする。さらに、Ｐ型トランジスタのソース（インバータの正極）を高電位（ＶＤＤ）に、Ｎ型トランジスタのソース（インバータの負極）を低電位（ＶＳＳ）に保つ。
【０００６】
相補型インバータの定常的な特性は図２（Ｂ）に示される。ここで、Ｎ型トランジスタのしきい値をＶｔｈ＿Ｎ、Ｐ型トランジスタのしきい値をＶｔｈ＿Ｐとする。入力の電位ＶＩＮがＶＳＳと（ＶＳＳ＋Ｖｔｈ＿Ｎ）の間であれば、出力の電位ＶＯＵＴは電位ＶＤＤになる。また、入力の電位ＶＩＮが（ＶＤＤ−｜Ｖｔｈ＿Ｐ｜）とＶＤＤの間であれば、出力の電位ＶＯＵＴは電位ＶＳＳになる。
【０００７】
なお、入力の電位ＶＩＮが（ＶＳＳ＋Ｖｔｈ＿Ｎ）と（ＶＤＤ−｜Ｖｔｈ＿Ｐ｜）の間であれば、Ｐ型トランジスタおよびＮ型トランジスタともオンであるが、その抵抗比によって、出力の電位ＶＯＵＴが決定される。Ｐ型トランジスタおよびＮ型トランジスタともオンであるため、貫通電流とよばれる比較的大きな電流が、インバータの正極と負極の間に流れる。
【０００８】
ＳＲＡＭのメモリセルにデータを書き込む際には、ワード線ＷＬに適切な電位を与えて、選択トランジスタＳＴｒ１とＳＴｒ２をオンとした状態で、ビット線ＢＬ１とＢＬ２に互いに逆位相のデータに応じた電位を与える。例えば、ビット線ＢＬ１には電位ＶＤＤを、ビット線ＢＬ２には電位ＶＳＳを与える。
【０００９】
すると、インバータＩＮＶ１の出力は電位ＶＳＳになり、インバータＩＮＶ２の出力は電位ＶＤＤになる。これらの出力は、それぞれのインバータの出力に選択トランジスタ（ＳＴｒ１あるいはＳＴｒ２）を介して接続するビット線の電位と同じである。そして、これらの電位は、それぞれ、もう一方のインバータに入力される。このようにして、フリップフロップ回路はある一定の安定な状態になる。
【００１０】
また、読み出す際には、ワード線ＷＬに適切な電位を与えて、選択トランジスタＳＴｒ１とＳＴｒ２をオンとした状態で、ビット線の電位の変化を観測する。このとき、選択トランジスタＳＴｒ１とＳＴｒ２のオン抵抗が過剰に小さいと、インバータの出力電位がビット線の電位の影響を受け、その結果、フリップフロップ回路の安定性が崩れ、データが失われる恐れがある。
【００１１】
そのため、予めビット線の電位をＶＤＤとＶＳＳの中間の値としてから、選択トランジスタＳＴｒ１とＳＴｒ２をオンとするか、選択トランジスタＳＴｒ１とＳＴｒ２のオン抵抗をインバータ内部のトランジスタのオン抵抗と同程度、もしくはそれ以上とすることにより不安定性を避けることがおこなわれる。
【００１２】
ところで、昨今では、さらなる省電力化のために電位ＶＤＤと電位ＶＳＳの差を小さくすること（低電圧化）が求められる。図２（Ｂ）で示されるインバータの特性は、ＶＤＤ−ＶＳＳ＞Ｖｔｈ＿Ｎ＋｜Ｖｔｈ＿Ｐ｜のときのものであるが、低電圧化の結果、ＶＤＤ−ＶＳＳ＜Ｖｔｈ＿Ｎ＋｜Ｖｔｈ＿Ｐ｜となると、インバータの特性は図２（Ｃ）に実線で示すものとなる。
【００１３】
ここで、入力の電位ＶＩＮがＶＳＳと（ＶＤＤ−｜Ｖｔｈ＿Ｐ｜）の間であれば、出力の電位ＶＯＵＴは電位ＶＤＤになる。また、入力の電位ＶＩＮが（ＶＳＳ＋Ｖｔｈ＿Ｎ）とＶＤＤの間であれば、出力の電位ＶＯＵＴは電位ＶＳＳになる。
【００１４】
なお、入力の電位ＶＩＮが（ＶＤＤ−｜Ｖｔｈ＿Ｐ｜）と（ＶＳＳ＋Ｖｔｈ＿Ｎ）の間であれば、Ｐ型トランジスタおよびＮ型トランジスタともオフであり、その抵抗比によって、出力の電位ＶＯＵＴが決定される。しかしながら、いずれの抵抗も大きいため、この領域の出力の電位ＶＯＵＴは極めて不安定であり、かつ、短時間では応答できない。
【００１５】
例えば、見かけ上、入力の電位ＶＩＮが（ＶＤＤ−｜Ｖｔｈ＿Ｐ｜）より少し高くても出力の電位ＶＯＵＴはＶＤＤに極めて近い値である。これは、Ｐ型トランジスタの抵抗がＮ型トランジスタの抵抗よりも相対的に小さいためであり、いずれのトランジスタもサブスレショールド状態である。すなわち、このときのＰ型トランジスタの抵抗は、入力の電位ＶＩＮが（ＶＤＤ−｜Ｖｔｈ＿Ｐ｜）のときの数倍乃至数十倍となっている。このため、インバータの出力に何らかの負荷が接続されると、出力電位がインバータの入力とは無関係に急変動することがある。
【００１６】
したがって、安定して出力がＶＤＤあるいはＶＳＳとなる入力の電位ＶＩＮはＶＳＳと（ＶＤＤ−｜Ｖｔｈ＿Ｐ｜）の間と（ＶＳＳ＋Ｖｔｈ＿Ｎ）とＶＤＤの間に限定される。例えば、ＶＤＤ＝＋０．８Ｖ、ＶＳＳ＝０Ｖ、Ｖｔｈ＿Ｐ＝−０．６Ｖ、Ｖｔｈ＿Ｎ＝＋０．６Ｖとすると、ともに０．２Ｖの幅しかない。これに対し、図２（Ｂ）では、ＶＤＤ−ＶＳＳ＝１．６Ｖであるので、出力の電位ＶＯＵＴがＶＤＤあるいはＶＳＳとなる範囲はそれぞれ０．６Ｖもある。
【００１７】
加えて、トランジスタの微細化が進行した結果、チャネル部の不純物濃度の統計的なゆらぎが無視できなくなり、トランジスタのしきい値のばらつきが問題となっている（非特許文献１）。その結果、チャネル長が０．１μｍ以下のトランジスタを使用するインバータの特性もばらつきが大きくなっている。そのため、実際に使用できる入力の電位ＶＩＮの幅はさらに狭まっている。
【００１８】
例えば、Ｖｔｈ＿Ｐ＝−０．７Ｖ、Ｖｔｈ＿Ｎ＝＋０．７Ｖであれば、安定して使用できる入力の電位ＶＩＮは０Ｖから＋０．１Ｖまでと＋０．７Ｖから＋０．８Ｖまでのそれぞれ０．１Ｖの幅しかなくなる。
【００１９】
また、Ｖｔｈ＿Ｐ＝−０．７Ｖ、Ｖｔｈ＿Ｎ＝＋０．５Ｖであれば、安定して使用できる入力の電位ＶＩＮは０Ｖから＋０．１Ｖまでと＋０．５Ｖから＋０．８Ｖまでの合わせて０．４Ｖの幅である。しかし、それぞれの許容される幅が異なるため、インバータの出力を他のインバータの入力とするフリップフロップ回路では、実質的には許容される入力の電位ＶＩＮは０Ｖから＋０．１Ｖまでと＋０．７Ｖから＋０．８Ｖまでのそれぞれ０．１Ｖである。
【００２０】
また、図２（Ｂ）および図２（Ｃ）に示す特性は、定常的なものであり、メモリの書き込みや読み出しに使用するような短い時間では実際に使用できる入力の電位ＶＩＮの幅はさらに狭まる。
【００２１】
さらに低電圧化のために、インバータの中のオンとなっているトランジスタのオン抵抗が上昇し、書き込みや読み出しの速度が低下するという問題もある。これらの問題を回避するため、例えば、インバータの電源の電位を制御する方法が提案されている（例えば、特許文献１）。これは書き込み時にインバータの電源の電位をデータに応じて変更するというものである。
【００２２】
また、データを保持している状態においては、インバータを流れる電流（インバータの正極から負極へ流れる電流）は、オフとなっているトランジスタの抵抗によって決定される。このときのオフ抵抗は正常なしきい値のトランジスタであれば１×１０１３Ω以上であるため、１つのインバータのリーク電流は１×１０−１３Ａ以下であるが、例えば、１Ｇビットのメモリであれば、インバータは２０億個以上もあるので、２×１０−４Ａもの電流が浪費されることとなる。
【００２３】
加えて、微細化の結果、上述のようにしきい値のばらつきが増大すると、インバータを構成するトランジスタのなかにオフ抵抗が低いものが増加する。しきい値が０．１Ｖ低下すると、オフ抵抗は１／３０程度に低下し、リーク電流は３０倍程度増加する。また、短チャネル効果により、トランジスタのサブスレショールド値が上昇し、その結果、オフ抵抗が低下する現象もある。
【００２４】
なお、ゲート絶縁物を薄膜化することにより短チャネル効果や不純物濃度の統計的なばらつきを抑制することができるが、過剰なゲート絶縁物の薄膜化の結果、ゲートとチャネル間のリーク電流が増加することもある。
【００２５】
すなわち、高度に集積化したＳＲＡＭでは、１ビットあたりのリーク電流が以前のものよりも増加し、加えて、集積化の結果、１つのチップにより多くのメモリセルを搭載したＳＲＡＭではデータ保存にさらに多量のリーク電流が浪費される。しかしながら、そのようなデータ保存時のリーク電流を削減することについては何ら有効な方法が提案されていない。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】米国特許公開２００７／０２７４１２４
【特許文献２】米国特許公開２０１１／００８９４１７
【特許文献３】米国特許公開２０１１／０１０１３３２
【非特許文献】
【００２７】
【非特許文献１】Ｋ．Ｔａｋｅｕｃｈｉ  ｅｔ  ａｌ．  ”Ｃｈａｎｎｅｌ  Ｅｎｇｉｎｅｅｒｉｎｇ  ｆｏｒ  ｔｈｅ  Ｒｅｄｕｃｔｉｏｎ  ｏｆ  Ｒａｎｄｏｍ−Ｖｏｌｔａｇｅ−Ｉｎｄｕｃｅｄ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｖａｒｉａｔｉｏｎ”，  ｐ．  ８４１，  ＩＥＤＭ，  １９９７
【発明の概要】
【発明が解決しようとする課題】
【００２８】
本発明の一はデータ保存時の消費電力を低減する半導体メモリ装置を提供することを課題とする。また、本発明の一は読み出しあるいは書き込みの時間を短縮できる半導体メモリ装置を提供することを課題とする。また、本発明の一は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００２９】
以下、本発明の説明をおこなうが、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【００３０】
また、本明細書において「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）の回路では、一本の配線が複数のＭＩＳＦＥＴのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【００３１】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「書き込みトランジスタＷＴｒ＿ｎ＿ｍ」、「ビット線ＢＬ＿ｍ」、「インバータＩＮＶ＿ｎ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「書き込みトランジスタＷＴｒ」、「ビット線ＢＬ」、「インバータＩＮＶ」、あるいは、単に「書き込みトランジスタ」、「ビット線」、「インバータ」というように表記することもある。
【００３２】
本発明の一態様は、１以上のビット線と１以上の書き込みワード線と１以上の読み出しワード線と１以上のメモリセルを有する半導体メモリ装置であって、メモリセルは、書き込みトランジスタと読み出しトランジスタと、インバータとを有し、書き込みトランジスタの最大の抵抗は１×１０１８Ω以上、好ましくは、１×１０２４Ω以上であり、書き込みトランジスタのドレインはビット線の一に接続し、読み出しトランジスタのドレインはビット線の一あるいはその他のビット線に接続し、書き込みトランジスタのソースはインバータの入力に接続し、読み出しトランジスタのソースはインバータの出力に接続し、書き込みトランジスタのゲートは書き込みワード線に接続し、読み出しトランジスタのゲートは読み出しワード線に接続することを特徴とする。
【００３３】
また、本発明の一態様は、上記の構成を有する半導体メモリ装置において、データを書き込み後、インバータの正極とインバータの負極の電位差を０．１Ｖ以下、好ましくは０．００１Ｖ以下とすることを特徴とする半導体メモリ装置の駆動方法である。
【００３４】
また、本発明の一態様は、上記の構成を有する半導体メモリ装置において、インバータの入力に与えられる電位は、インバータの正極の電位より高い、あるいは、インバータの負極の電位より低いことを特徴とする半導体メモリ装置の駆動方法である。
【００３５】
上記において、書き込みトランジスタのソースにはキャパシタの電極の一が接続されていてもよい。また、インバータは相補型であってもよい。読み出しトランジスタの導電型は書き込みトランジスタの導電型とは異なるものであってもよい。また、読み出しトランジスタの導電型はＰチャネル型でもよい。
【００３６】
また、書き込みトランジスタと読み出しトランジスタは異なる層に設けられていてもよい。また、書き込みトランジスタとインバータを構成するトランジスタの一は異なる層に設けられていてもよい。あるいは、インバータを構成するトランジスタの一とインバータを構成する他のトランジスタは異なる層に設けられていてもよい。
【００３７】
さらに、書き込みトランジスタの半導体と読み出しトランジスタの半導体は異なる種類でもよい。また、書き込みトランジスタの半導体とインバータを構成するトランジスタの一の半導体は異なる種類でもよい。あるいは、書き込みトランジスタの半導体と読み出しトランジスタの半導体は同じ種類でもよい。さらには、書き込みトランジスタの半導体とインバータを構成するトランジスタの一の半導体は同じ種類でもよい。
【発明の効果】
【００３８】
上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。図１を用いて本発明の効果の例を従来のＳＲＡＭと対比して説明する。図１に示す回路は、本発明の一態様の技術思想の一部である。図１には、第ｎ行第ｍ列、第（ｎ＋１）行第ｍ列、第ｎ行第（ｍ＋１）列、第（ｎ＋１）行第（ｍ＋１）列までの４つのメモリセルが示されており、各メモリセルは１つのインバータＩＮＶと書き込みトランジスタＷＴｒと読み出しトランジスタＲＴｒを有する。
【００３９】
書き込みトランジスタＷＴｒのソースには、キャパシタＣ１の電極の一方とキャパシタＣ２の電極の一方が接続し、キャパシタＣ１の他方の電極はインバータの正極に、キャパシタＣ２の他方の電極はインバータの負極に接続する。なお、キャパシタＣ１およびキャパシタＣ２のいずれか一方、あるいは双方は意図的に設けなくともよい。
【００４０】
さらに、書き込みトランジスタＷＴｒのソースには、インバータＩＮＶのゲート容量およびその他の配線の寄生容量も加わる。キャパシタＣ１およびキャパシタＣ２を含むそのような容量（寄生容量を含む）は１×１０−１６Ｆ以下、好ましくは１×１０−１７Ｆ以下とするとよい。なお、以下の説明では、そのような容量をまとめて書き込みトランジスタＷＴｒのソースに接続する容量といい、そのような容量を有するキャパシタをまとめて書き込みトランジスタＷＴｒのソースに接続するキャパシタという。
【００４１】
なお、読み出しトランジスタＲＴｒは書き込みトランジスタＷＴｒと同じ導電型でも異なる導電型でもよい。例えば、書き込みトランジスタＷＴｒ、読み出しトランジスタＲＴｒともＮ型としてもよいし、書き込みトランジスタＷＴｒをＮ型、読み出しトランジスタＲＴｒをＰ型としてもよい。
【００４２】
書き込みの際には、書き込みワード線ＷＷＬの電位を適切な値に設定し、書き込みトランジスタＷＴｒをオンとし、その際に、書き込みビット線ＷＢＬの電位をデータに応じたものとすることにより、書き込みトランジスタＷＴｒのソースおよびそれに接続するキャパシタの電位は書き込みビット線ＷＢＬの電位に近いものとなる。
【００４３】
次に、書き込みワード線ＷＷＬを適切な電位とすることにより、書き込みトランジスタＷＴｒを極めて抵抗の高い状態とする。すなわち、書き込みトランジスタＷＴｒの抵抗を１×１０１８Ω以上、好ましくは、１×１０２４Ω以上とする。この状態では、書き込みトランジスタＷＴｒのソースの電位は、書き込みトランジスタＷＴｒのソースに接続する容量と書き込みトランジスタＷＴｒの抵抗によって決定される時定数によって変動する。
【００４４】
例えば、書き込みトランジスタＷＴｒの抵抗を１×１０２４Ω、書き込みトランジスタＷＴｒのソースに接続する容量を１×１０−１７Ｆとした場合には、時定数は１×１０７秒＝１１５日となる。すなわち、書き込みトランジスタＷＴｒのソースの電位は、１０日間経過してもほとんど変動しないということである。
【００４５】
そのような条件を満たす書き込みトランジスタＷＴｒの半導体材料としては、バンドギャップが３電子ボルト以上かつ、ドナーあるいはアクセプタの濃度を１×１０１２ｃｍ−３以下としたものを用いればよい。例えば、金属元素と酸素との化合物で、インジウム、亜鉛、ガリウムのいずれかが金属元素全体に占める比率が２０％以上であるものを用いればよい。
【００４６】
従来のＳＲＡＭでは、書き込みに際して、特に、しきい値ばらつきの大きなトランジスタを使用する場合には、フリップフロップ回路が安定な状態に移行するまでに、（しきい値ばらつきを前提としない）理想的なＳＲＡＭの書き込み時間よりも長い時間を必要とする。
【００４７】
一方、図１に示す半導体メモリ装置では、書き込み時間は、書き込みトランジスタＷＴｒのソースの電位を必要な値とするまでの時間であり、おおよそ、書き込みトランジスタＷＴｒのオン抵抗と書き込みトランジスタＷＴｒのソースに接続する容量より得られる時定数の１０倍を目安とすればよい。インバータＩＮＶが安定化する時間を考慮する必要はない。
【００４８】
また、従来のＳＲＡＭでは、インバータの出力をもう一方のインバータの入力とするため、２つのインバータの特性が一定の範囲内にない場合は、書き込みが失敗することがあるが、図１の半導体メモリ装置では、インバータの出力を他のインバータに用いることがないので、インバータの特性のばらつきがあっても書き込み自体が失敗する確率は極めて低い。
【００４９】
また、データを保持する際には、図１に示す半導体メモリ装置では、インバータの正極と負極の電位差を０．１Ｖ以下、好ましくは０．００１Ｖ以下とすることでインバータの正極と負極の間のリーク電流を劇的に削減できる。従来のＳＲＡＭでは、フリップフロップ回路が状態を保持する必要があるために、インバータの正極と負極との電位差をインバータを構成するトランジスタのしきい値（あるいはしきい値の絶対値）以下とすることは不可能であり、もし、そのような状態となった場合にはデータが失われてしまう。
【００５０】
トランジスタのしきい値の絶対値を低下させるとインバータの正極と負極の電位差を低下できるが、その場合には、トランジスタのオフ電流が増加するため、データ保持時の消費電力が増大し、携帯電話等のモバイル機器には使用できない。現実的には、しきい値のばらつき等を考慮すれば、インバータの正極と負極の電位差を０．８Ｖ以下とすることは不可能である。
【００５１】
従来のＳＲＡＭの１つのメモリセルのリーク電流（インバータの正極と負極との電位差を０．８Ｖとした場合）は、１×１０−１３Ａ程度であるが、図１に示す半導体メモリ装置の１つのメモリセルのリーク電流（インバータの正極と負極との電位差を０．１Ｖとした場合）は、それより１桁程度小さくなり、インバータの正極と負極との電位差を０．００１Ｖとした場合には３桁程度小さくなる。インバータの正極と負極を同電位とした理想的な場合にはリーク電流はなくなる。
【００５２】
読み出しにおいては、本発明の一態様は効果が顕著である。例えば、上述のように、従来のＳＲＡＭでは、読み出しに際し、ビット線の電位がフリップフロップ回路に影響を与えないように多くの制約が課されていたが、図１に示す半導体メモリ装置では、読み出しビット線ＲＢＬの電位がメモリセルのデータ保持に影響を与えることはほとんどないので、そのような制約の多くは不要である。
【００５３】
例えば、読み出しトランジスタはオン抵抗を可能な限り小さくできる。そのことにより、読み出しの高速化が可能である。また、ビット線をあらかじめ一定の電位としておくことは不要である。ビット線をあらかじめ一定の電位とするためには、時間と消費電力が必要とされるので、その操作を不要とすれば読み出しの高速化と低消費電力化を実現できる。
【００５４】
なお、図１に示す半導体メモリ装置は、図から明らかなように、１つのメモリセルに４つのトランジスタを有する。このため１つのメモリセルに６つのトランジスタが必要であった従来のＳＲＡＭよりも集積度を高めることができる。
【００５５】
また、書き込みトランジスタＷＴｒの半導体材料として、上述のような金属元素と酸素との化合物（酸化物）を用いる場合には、半導体層を薄膜状に形成できるので、メモリセルを構成する他のトランジスタに重ねて立体的に配置すれば、メモリセルの占有面積を削減できる。もちろん、書き込みトランジスタＷＴｒ以外の他のトランジスタの半導体を薄膜状に形成し、立体配置することにより集積度を高めてもよい。
【００５６】
なお、半導体材料として酸化物を用いたトランジスタ（特にオフ状態での抵抗の極めて大きなトランジスタ）とそれ以外の半導体を用いたトランジスタを組み合わせた半導体装置は、特許文献２あるいは特許文献３を参照できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の半導体メモリ装置の例を示す図である。
【図２】従来のＳＲＡＭのメモリセルおよびインバータの特性例を示す図である。
【図３】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の例を説明する図である。
【図６】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図７】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図９】本発明の半導体メモリ装置の例を説明する図である。
【発明を実施するための形態】
【００５８】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００５９】
なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタやキャパシタのさまざまな特性によって、あるいは実施者の都合によって変更される。また、以下の実施の形態に示される半導体メモリ装置は、以下に示される方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
【００６０】
（実施の形態１）
本実施の形態では、図１に示す半導体メモリ装置およびその動作の例について、図３を用いて説明する。本実施の形態の半導体装置は、書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、書き込みワード線に直交する書き込みビット線ＷＢＬ、読み出しワード線に直交する読み出しビット線ＲＢＬとメモリセルを有する。
【００６１】
図１には、第ｎ行第ｍ列、第（ｎ＋１）行第ｍ列、第ｎ行第（ｍ＋１）列、第（ｎ＋１）行第（ｍ＋１）列までの４つのメモリセルとそれに関連する書き込みワード線ＷＷＬ、読み出しワード線ＲＷＬ、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬを示す。
【００６２】
各メモリセルは書き込みトランジスタＷＴｒと読み出しトランジスタＲＴｒとインバータＩＮＶとキャパシタＣ１およびＣ２とを有する。キャパシタＣ１、キャパシタＣ２のいずれか一方、あるいは双方は意図的に設けなくともよい。
【００６３】
書き込みトランジスタＷＴｒのドレインは書き込みビット線ＷＢＬに、読み出しトランジスタＲＴｒのドレインは読み出しビット線ＲＢＬに接続し、また、書き込みトランジスタＷＴｒのゲートは書き込みワード線ＷＷＬに、読み出しトランジスタＲＴｒのゲートは読み出しワード線ＲＷＬに接続する。さらに、書き込みトランジスタＷＴｒのソースはインバータＩＮＶの入力に、読み出しトランジスタＲＴｒのソースはインバータＩＮＶの出力に接続する。ここではインバータとして相補型インバータを用いる。
【００６４】
また、書き込みビット線ＷＢＬの一端にはデータ入力用端子ＤＡＴＡＩＮを設ける。また、各列に列インバータＩＮＶＣを設け、読み出しビット線ＲＢＬを列インバータＩＮＶＣの入力に接続し、書き込みビット線ＷＢＬを列インバータＩＮＶＣの出力に接続してもよい。その場合は、図１に示すように、書き込みビット線ＷＢＬをデータ入力用端子ＤＡＴＡＩＮに接続するか、列インバータＩＮＶＣに接続するか選択するスイッチＳＷを設けるとよい。また、インバータの出力はデータ出力用端子ＤＡＴＡＯＵＴに接続してもよい。
【００６５】
読み出しトランジスタＲＴｒ、インバータを構成するトランジスタにはさまざまな半導体を用いることができる。例えば、これら全てを同種の半導体材料としてもよい。例えば、単結晶珪素半導体基板を用いてこれらを形成してもよい。
【００６６】
また、読み出しトランジスタＲＴｒとインバータを構成するトランジスタの一部は単結晶珪素半導体基板を用いて作製し、インバータを構成するトランジスタの他には薄膜の半導体層を用いて形成してもよい。その場合、薄膜の半導体層としては、単結晶珪素あるいは多結晶珪素を用いてもよいし、珪素以外の半導体、例えば、酸化物半導体を用いてもよい。
【００６７】
多結晶珪素を用いたトランジスタはしきい値のばらつきが大きく、フリップフロップ回路を有する従来のＳＲＡＭのメモリセルでは使用することが困難であったが、本実施の形態では、メモリセルはフリップフロップ回路を有さず、インバータＩＮＶを構成するトランジスタは多少のしきい値のばらつきがあってもよいので、多結晶珪素を用いたトランジスタをメモリセルに使用してもよい。
【００６８】
なお、書き込みトランジスタＷＴｒに用いる半導体は、オフの際の抵抗が１×１０１８Ω以上、好ましくは、１×１０２４Ω以上とできるものを用いる。例えば、バンドギャップが３電子ボルト以上かつ、ドナーあるいはアクセプタの濃度を１×１０１２ｃｍ−３以下としたものを用いればよい。例えば、金属元素と酸素との化合物で、インジウム、亜鉛、ガリウムのいずれかが金属元素全体に占める比率が２０％以上であるものを用いればよい。
【００６９】
図１に示す半導体メモリ装置では、１行あたりの配線数（書き込みワード線ＷＷＬと読み出しワード線ＲＷＬの数）が、従来のＳＲＡＭよりも１本多い。しかしながら、書き込みトランジスタＷＴｒを、他のトランジスタと異なる層に形成する場合には、書き込みワード線ＷＷＬを読み出しワード線ＲＷＬと異なる層に形成できるので、配線数の増加が集積度の低下につながることはない。
【００７０】
図１の半導体メモリ装置の動作について図３を用いて説明する。なお、本明細書の動作を示す回路図では、オフ状態であるトランジスタには、トランジスタ記号に×印を重ね、また、オン状態であるトランジスタには、トランジスタ記号に○印を重ねて表記する。ここでは、Ｎ型トランジスタのしきい値を＋０．６Ｖ、Ｐ型トランジスタのしきい値を−０．６Ｖとする。
【００７１】
最初に書き込みについて説明する。読み出しトランジスタＲＴｒのゲート（すなわち、読み出しワード線ＲＷＬ）の電位は、書き込みの過程を通じて０Ｖとする。また、ここではインバータＩＮＶの正極の電位を＋０．８Ｖ、負極を０Ｖとするが、同電位（ともに０Ｖ）としてもよい。こうすると消費電力を削減する上で効果的であるが、読み出しの際に、インバータの入力の電位が変動することを考慮する必要がある。また、書き込む際には書き込みトランジスタＷＴｒのゲート（すなわち、書き込みワード線ＷＷＬ）の電位は＋２Ｖとする。
【００７２】
ここで、データ”１”を書き込む場合を説明する。そのためには書き込みビット線ＷＢＬの電位を＋０．８Ｖとする。書き込みトランジスタのソースに接続するキャパシタ（キャパシタＣ１、キャパシタＣ２等）はこの電位に充電される（図３（Ａ）参照）。
【００７３】
その後、書き込みトランジスタＷＴｒのゲートの電位を−２Ｖとし、書き込みトランジスタＷＴｒの抵抗を１×１０１８Ω以上、好ましくは、１×１０２４Ω以上とする。その結果、書き込みトランジスタＷＴｒのソースに接続するキャパシタに蓄積された電荷は極めて長時間にわたり保持される（図３（Ｂ）参照）。以上で書き込みが終了する。
【００７４】
また、この際、インバータの正極と負極の電位を同電位（ここでは＋０．８Ｖ）とすると消費電力を削減できる。なお、書き込みトランジスタのソースに接続するキャパシタがインバータＩＮＶの正極や負極との間に形成されているため、正極や負極の電位が変動することにより、書き込みトランジスタＷＴｒのソースの電位が変動する。すなわち、正極や負極の電位が低下すると書き込みトランジスタＷＴｒのソースの電位が低下し、特に、書き込まれた電位が低い場合には、書き込みトランジスタＷＴｒの抵抗が低下するおそれがある。
【００７５】
したがって、書き込み終了後には、インバータＩＮＶの正極あるいは負極の電位を上昇させた上で、同電位とすることが好ましい。上記の例では、負極の電位を０Ｖから＋０．８Ｖに上昇させて、正極と負極を同電位とした。このようにすることで書き込みトランジスタＷＴｒの抵抗を高く維持できる。
【００７６】
通常のパーソナルコンピュータを使用する場合（連続起動時間が数時間乃至数日）であれば、書き込みトランジスタのソースに接続するキャパシタから電荷が失われることによるデータの喪失は考慮しなくてもよい。また、携帯電話等のように連続起動時間が数ヶ月や数年に及ぶものでは適宜、データのリフレッシュをおこなうとよい。
【００７７】
なお、例えば、書き込みトランジスタＷＴｒの抵抗を１×１０２６Ω以上とすると、１０年以上にわたって、データを保持できる。バンドギャップが３電子ボルト以上の真性半導体では、室温での熱励起キャリア濃度は１×１０−７ｃｍ−３程度であるため、抵抗の上限は１×１０３０Ω以上であると算出される。すなわち、ドナー濃度を低減することにより、実質的に永久にデータが保持できる。
【００７８】
次に、データ”０”を書き込む場合を説明する。そのためには書き込みトランジスタＷＴｒのゲートの電位を＋２Ｖとした状態で、書き込みビット線ＷＢＬの電位を−０．４Ｖとする。書き込みトランジスタのソースに接続するキャパシタ（キャパシタＣ１、キャパシタＣ２等）はこの電位に充電される（図３（Ｃ）参照）。その後、書き込みトランジスタＷＴｒのゲートの電位を−２Ｖとする（図３（Ｄ）参照）。以上で書き込みが終了する。
【００７９】
データを保持する過程では、書き込みトランジスタＷＴｒのゲートの電位を−２Ｖに保持するとよい。書き込みトランジスタＷＴｒのゲートの電位を一定の電位に保持することに対しては、実質的に電力を消費しない。また、インバータＩＮＶの正極と負極を同電位とすることにより消費電力を低減できる。
【００８０】
データを読み出す過程では、インバータＩＮＶの正極の電位を＋０．８Ｖ、負極の電位を０Ｖとする。このとき、データ”１”が記憶されておれば、インバータＩＮＶのＮ型トランジスタがオンとなり、Ｐ型トランジスタがオフとなる。その結果、読み出しビット線ＲＢＬの電位は０Ｖとなる（図３（Ｅ）参照）。逆にデータ”０”が記憶されておれば、インバータＩＮＶのＰ型トランジスタがオンとなり、Ｎ型トランジスタがオフとなる。その結果、読み出しビット線ＲＢＬの電位は＋０．８Ｖとなる（図３（Ｆ）参照）。
【００８１】
また、読み出しトランジスタのゲートの電位を＋２Ｖとすることにより、より短い時間で読み出しがおこなえる。例えば、読み出しビット線ＲＢＬの電位が０Ｖで、メモリセルにデータ”０”が記憶されていた場合を考える。
【００８２】
インバータＩＮＶでは、Ｐ型トランジスタがオンとなっており、インバータの出力は＋０．８Ｖである。一方、Ｐ型トランジスタのゲートの電位は−０．４Ｖで、ソース（インバータＩＮＶの負極）の電位は＋０．８Ｖである。ここで、実効的なゲート電圧を（｛ゲートーソース間の電位差｝―｛しき位値｝）／ｋと定義する。定数ｋはＮ型トランジスタでは１、Ｐ型トランジスタでは−３であり、これは単結晶珪素では正孔の移動度は電子の移動のおおよそ１／３である事実を反映する。実効ゲート電圧は、異なる導電型のトランジスタを比較する場合に便利である。実効電圧が高いほどトランジスタの抵抗は低く、Ｐ型トランジスタの実効電圧がＮ型トランジスタのものと同じであれば、Ｐ型トランジスタの抵抗はＮ型トランジスタの抵抗とほぼ同じである。上記のＰ型トランジスタの実効的なゲート電圧は＋０．２Ｖである。
【００８３】
一方、読み出しトランジスタＲＴｒのゲートの電位を＋２Ｖとした場合には、その実効的なゲート電圧は＋１．４Ｖである。このように２つのトランジスタの実効的なゲート電圧が大きく異なるということは、抵抗が大きく異なることを意味し、具体的には、インバータＩＮＶのＰ型トランジスタの抵抗は読み出しトランジスタＲＴｒの約７倍である。
【００８４】
このように大きな抵抗差があると、読み出しトランジスタＲＴｒがオンとなった瞬間に、一時的ではあるがインバータＩＮＶの出力の電位が＋０．８Ｖから０Ｖに向かって大きく低下する。このように一時的にせよ、出力の電位が低下すると、出力を別のインバータの入力とするフリップフロップ回路では、回路が不安定化し、状態が反転してしまう可能性がある。
【００８５】
したがって、メモリセルにフリップフロップ回路を使用した従来のＳＲＡＭでは回路の不安定化を回避するために、ビット線にインバータの正極の電位と負極の電位の中間の電位を予め与えておくことや、選択トランジスタのオン抵抗がインバータＩＮＶのＰ型トランジスタのオン抵抗より大きくならないようにする等の措置が取られる。
【００８６】
これに対し、図１に示す半導体メモリ装置では、メモリセルにフリップフロップ回路を使用していないためインバータの出力電位が低下しても回路が不安定化することはない。むしろ、読み出しトランジスタＲＴｒのオン抵抗を可能な限り低減できるので、読み出しビット線ＲＢＬの電位を、従来のＳＲＡＭよりも早く所定の値（すなわち、インバータの出力の電位）とできる。
【００８７】
図３（Ｆ）から明らかなように、読み出しにおいては、インバータＩＮＶのＰ型トランジスタと読み出しトランジスタＲＴｒが直列に接続しているが、読み出しトランジスタＲＴｒの抵抗は、インバータＩＮＶのＰ型トランジスタの１／７であるので、この回路の抵抗はほとんどインバータＩＮＶのＰ型トランジスタの抵抗で決定される。
【００８８】
一方、図２（Ａ）に示す従来のＳＲＡＭのメモリセルでも同様な回路構成（右側のインバータＩＮＶ２のＰ型トランジスタと選択トランジスタＳＴｒ２の直列回路）がある。インバータＩＮＶ２のＰ型トランジスタの抵抗は、図３（Ｆ）と同じと仮定しても、回路の不安定化を避ける目的で、選択トランジスタＳＴｒ２の抵抗をインバータＩＮＶ２のＰ型トランジスタの抵抗と同じとするため、この回路の抵抗は、インバータＩＮＶ２のＰ型トランジスタの抵抗の２倍となる。
【００８９】
すなわち、本実施の形態の半導体メモリ装置では、従来のＳＲＡＭの約半分（正確には、（１＋１／７）／２＝０．５７）の時間で読み出しがおこなえる。
【００９０】
なお、上記の議論では、従来のＳＲＡＭのメモリセル（図２（Ａ）参照）のインバータＩＮＶ２のＰ型トランジスタの実効的なゲート電圧を＋０．２Ｖとしたが、そのためには、インバータＩＮＶ２の正極と負極の電位差を１．２Ｖとする必要がある。これに対し、本実施の形態のメモリ装置では、インバータＩＮＶの正極と負極の電位差は０．８Ｖでよい（図３参照）。
【００９１】
本実施の形態では、データ”１”のときは書き込みビット線ＷＢＬの電位を０．８Ｖとしたが、データ”０”のときは書き込みビット線ＷＢＬの電位を−０．４Ｖとした。このようにすると、インバータＩＮＶのＮ型トランジスタの実効的なゲート電圧は＋０．２Ｖであり、Ｐ型トランジスタの実効的なゲート電圧も＋０．２Ｖとなる。
【００９２】
なお、本実施の形態では、データ保存の際に、インバータＩＮＶの正極と負極を同電位とした。このような使用方法においては、インバータＩＮＶの正極と負極間のリーク電流が多くても消費電力はほとんど増大しない。
【００９３】
したがって、インバータを構成するトランジスタのしきい値の絶対値を可能な限り低くすることにより、トランジスタの電流駆動能力を上げてもよい。例えば、上記のインバータを構成するトランジスタのしきい値を、Ｎ型トランジスタは＋０．６Ｖ、Ｐ型トランジスタは−０．６Ｖとしたが、これをそれぞれ、＋０．３Ｖ、−０．３Ｖとすると動作速度は５０％増加する。
【００９４】
その場合、インバータの正極と負極の間のリーク電流は１００００倍に増加してしまう。しかし、データの書き込みや読み出しよりもデータ保存の期間（待機時間）の方が圧倒的に長い用途（例えば、携帯電話等）では、その期間においては、インバータの正極と負極を同電位とできるので、そのようなリーク電流による消費電力の増大は無視できる。
【００９５】
ところで、従来のＳＲＡＭでは、上記のように、インバータのＮチャネル型トランジスタとＰチャネル型トランジスタとで、実効的なゲート電圧が異なるため、それらのオン状態での電流を同レベルとするため、Ｐチャネル型トランジスタのチャネル幅をＮチャネル型トランジスタのものの約３倍とすることが一般的であった。しかし、このことはメモリセルの占有面積が増大することを意味する。
【００９６】
これに対し、本実施の形態の半導体メモリ装置のインバータでは、上記のようにＮチャネル型トランジスタとＰチャネル型トランジスタとで、実効的なゲート電圧を同等とすることにより、オン状態での電流を同レベルとできる。そのため、従来のＳＲＡＭのようにＰチャネル型トランジスタのチャネル幅をＮチャネル型トランジスタのものより著しく大きくする必要はなく、メモリセルの面積を抑制でき、集積化に有利である。
【００９７】
例えば、本実施の形態の半導体メモリ装置のインバータは、Ｐチャネル型トランジスタのチャネル幅をＮチャネル型トランジスタのものの０．５倍以上２倍以下とできる。あるいは、Ｐチャネル型トランジスタのチャネル幅をＮチャネル型トランジスタのものと同じとなるように設計することもできる。あるいは、Ｐチャネル型トランジスタのチャネル幅を最小線幅で加工することもできる。
【００９８】
なお、従来のＳＲＡＭでは選択トランジスタも十分なオフ抵抗がないと、データ保存時にリーク電流が発生する。すなわち、Ｐ型トランジスタがオンとなっているメモリセルからＮ型トランジスタがオンとなっているメモリセルへ、ビット線とそれぞれのビット線に接続する選択トランジスタを介してリーク電流が流れる。
【００９９】
しかしながら、本実施の形態では、データ保存期間にインバータＩＮＶの正極と負極を同電位とすることにより、そのようなリーク電流の発生を回避できる。したがって、読み出しトランジスタＲＴｒのしきい値の絶対値を可能な限り低くすることにより、読み出しトランジスタＲＴｒの電流駆動能力を上げてもよい。
【０１００】
なお、本実施の形態で示した半導体メモリ装置の駆動方法は、短チャネル効果や不純物の統計的ゆらぎ等の結果、オフ電流が増加したトランジスタや、しきい値のばらつきが大きくなったトランジスタを用いてインバータＩＮＶあるいは読み出しトランジスタＲＴｒを構成してもデータの書き込みや読み出しにほとんど問題を生じず、データ保存時も消費電力を低く保てる。
【０１０１】
上記の例では、書き込み時と読み出し時のみインバータＩＮＶの正極と負極間に電位差０．８Ｖが生じるようにした。しかしながら、書き込み・読み出しとデータ保存のたびに頻繁にインバータＩＮＶの正極と負極間に上記電位差を変動させるような駆動方法では、常時インバータＩＮＶの正極と負極間に上記電位差を発生させておく場合以上に消費電力が増加するおそれもある。
【０１０２】
したがって、短い間隔（例えば、１μ秒以下）で読み出しと保存、あるいは書き込みと保存をおこなうような場合には、インバータＩＮＶの正極と負極間に常に上記電位差を発生させておくとよい。あるいは、書き込みあるいは読み出し終了後、しばらく（例えば、１μ秒以下）はインバータＩＮＶの正極と負極間に上記電位差を維持しつつ、保存をおこない、その後、電位差を０とするようにしてもよい。
【０１０３】
なお、上記の例では、書き込みおよび読み出し時のインバータＩＮＶの正極と負極間の電位差を０．８Ｖとしたが、電位差は、それ以外の値としてもよい。一般に、電位差を大きくすると電流駆動能力が増加するので書き込みや読み出しの高速化に好ましい。しかしながら、電位差が大きくなれば、その分、リーク電流も大きくなるので書き込みや読み出し時の消費電力は大きくなる。
【０１０４】
本実施の形態で示した駆動方法では、インバータの正極と負極間のリーク電流は書き込み時および読み出し時のみであるが、それらの期間が、他の期間（主としてデータ保持の期間）に比べて十分に短い場合（好ましくは、１万分の１以下となる場合）には、消費電力が過剰に増大することはない。
【０１０５】
（実施の形態２）
本実施の形態を図１および図４を用いて説明する。実施の形態１で説明した書き込み方法では、書き込みをおこなう際に、書き込みワード線ＷＷＬを操作して書き込みトランジスタＷＴｒをオンとするため、１つの書き込みワード線ＷＷＬに接続する全ての書き込みトランジスタＷＴｒがオンとなり、その結果、その行の全ての書き込みトランジスタＷＴｒのソースに接続するキャパシタに蓄積されていた電荷が失われてしまう。
【０１０６】
本実施の形態では、書き込みワード線ＷＷＬに接続するメモリセルのうち、データの書き換えが必要な列のみデータを書き換えし、その他の列ではそれまで保存されていたデータと同じデータを自動的に書き込む方法について説明する。
【０１０７】
図４にその例を示す。ここでは、インバータＩＮＶの正極の電位を＋０．８Ｖ、負極の電位を０Ｖとする。図４（Ａ）に示すように、第ｎ行第ｍ列のメモリセルではインバータＩＮＶ＿ｎ＿ｍの入力は−０．４Ｖであり、第ｎ行第（ｍ＋１）列のメモリセルではインバータＩＮＶ＿ｎ＿ｍ＋１の入力は＋０．８Ｖである。すなわち、第ｎ行第ｍ列のメモリセルにはデータ”０”が記憶されており、第ｎ行第（ｍ＋１）列のメモリセルにはデータ”１”が記憶されている。
【０１０８】
次に、第ｎ行第（ｍ＋１）列のメモリセルのデータをデータ”０”に書き換え、第ｎ行第ｍ列のメモリセルのデータはデータ”０”のままとすることを考える。そこで、データを書き換えない第ｍ列では、図４（Ｂ）に示すように列インバータＩＮＶＣ＿ｍの正極の電位を＋０．８Ｖ、負極の電位を−０．４Ｖとし、また、スイッチＳＷ＿ｍで、書き込みビット線ＷＢＬ＿ｍを列インバータＩＮＶＣ＿ｍに接続するように設定する。
【０１０９】
一方、データを書き換える第（ｍ＋１）列では、スイッチＳＷ＿ｍ＋１はデータ入力用端子ＤＡＴＡＩＮ＿ｍ＋１に接続するようにする。列インバータＩＮＶＣ＿ｍ＋１の正極と負極の電位はともに同電位（例えば、０Ｖ）としておくと消費電力を低減できる。一方、データ入力用端子ＤＡＴＡＩＮ＿ｍ＋１の電位は書き換えるデータに応じた電位（ここでは−０．４Ｖ）とする。
【０１１０】
そして、読み出しワード線ＲＷＬ＿ｎの電位を＋２Ｖとして、読み出しトランジスタＲＴｒ＿ｎ＿ｍおよび読み出しトランジスタＲＴｒ＿ｎ＿ｍ＋１をオンとする。すると、読み出しビット線ＲＢＬ＿ｍを介して、第ｎ行第ｍ列のメモリセルのインバータＩＮＶ＿ｎ＿ｍの出力電位（＋０．８Ｖ）が列インバータＩＮＶＣ＿ｍに入力され、列インバータＩＮＶＣ＿ｍからは−０．４Ｖの電位が出力される。
【０１１１】
書き込みビット線ＷＢＬ＿ｍはスイッチＳＷ＿ｍを介して、列インバータＩＮＶＣ＿ｍの出力と接続されているので、書き込みビット線ＷＢＬ＿ｍの電位は−０．４Ｖとなる。
【０１１２】
また、書き込みビット線ＷＢＬ＿ｍ＋１はスイッチＳＷ＿ｍ＋１を介して、データ入力用端子ＤＡＴＡＩＮ＿ｍ＋１と接続されているので、書き込みビット線ＷＢＬ＿ｍ＋１の電位も−０．４Ｖとなる。
【０１１３】
その後、書き込みワード線ＷＷＬ＿ｎの電位を＋２Ｖとして、書き込みトランジスタＷＴｒ＿ｎ＿ｍおよび書き込みトランジスタＷＴｒ＿ｎ＿ｍ＋１をオンとする。このとき、消費電力を下げるため、読み出しワード線ＲＷＬ＿ｎの電位を０Ｖとしてもよい。以上のようにして、各書き込みトランジスタＷＴｒのソースに接続するキャパシタを書き込みビット線の電位に充電する。
【０１１４】
以上の操作により、第ｎ行第ｍ列のメモリセルのデータはデータ”０”のまま（正確には、元のデータと同じデータが再度、書き込まれる）であり、第ｎ行第（ｍ＋１）列のメモリセルのデータは”１”から”０”に書き換えられる。
【０１１５】
ここで、列インバータＩＮＶＣの動作について説明する。列インバータＩＮＶＣに入力される電位は＋０．８Ｖか０Ｖのいずれかであり、前者の場合はＮ型トランジスタがオンとなり、後者の場合はＰ型トランジスタがオンとなる。
【０１１６】
しかし、実効的なゲート電圧が、前者の場合は＋０．６Ｖ（＝入力電位（＋０．８Ｖ）−列インバータの負極の電位（−０．４Ｖ）−Ｎ型トランジスタのしきい値（＋０．６Ｖ））であるのに対し、後者の場合は＋０．０７Ｖ（＝（入力電位（０Ｖ）−列インバータの正極の電位（＋０．８Ｖ）−Ｐ型トランジスタのしきい値（−０．６Ｖ））／（−３））であり、チャネル幅が同じ場合、Ｐ型トランジスタのオン抵抗が約１０倍大きくなる。
【０１１７】
そこで、より高速での応答がおこなえるように、列インバータＩＮＶＣのＰ型トランジスタのチャネル幅を相応に拡大して、Ｐ型トランジスタのオン抵抗を下げるとよい。メモリセル内のインバータと異なり、列インバータＩＮＶＣは列ドライバ内に設けられ、かつ、数も限られるので半導体メモリ装置のチップ面積をそれほど拡大する必要はない。
【０１１８】
（実施の形態３）
本実施の形態では、図１に示す半導体メモリ装置の変形例を図５を用いて説明する。図５（Ａ）に示すメモリセルは、読み出しビット線を隣接するメモリセルの書き込みビット線で代用するものである。すなわち、ビット線ＢＬ＿ｍ＋１は第ｎ行第ｍ列のメモリセルの読み出しビット線であり、また、第ｎ行第（ｍ＋１）列のメモリセルの書き込みビット線でもある。
【０１１９】
図５（Ｂ）に示すメモリセルは、読み出しビット線を同じメモリセルの書き込みビット線で代用するものである。すなわち、ビット線ＢＬ＿ｍは第ｎ行第ｍ列のメモリセルの読み出しビット線であり、同じメモリセルの書き込みビット線でもある。
【０１２０】
図５（Ｃ）に示すメモリセルは、インバータを相補型でなく、抵抗負荷型のものとした例である。すなわち、図１の第ｎ行第ｍ列のメモリセルのインバータＩＮＶ＿ｎ＿ｍのＰ型トランジスタの代わりに抵抗Ｒを用いる。抵抗Ｒは薄膜で形成できるので抵抗Ｒを他のトランジスタ等の上に積層して集積度を高めることができる。
【０１２１】
抵抗負荷型のインバータは正極と負極間のリーク電流が相補型インバータより大きくなる場合があるが、実施の形態１で示したように、データ保存時に、インバータの正極と負極を同電位とすれば、リーク電流はなくなるので、データ保存時に限れば、相補型でも抵抗負荷型でも消費電力は同じとなる。ただし、読み出しの際には、抵抗負荷型インバータの動作速度は相補型より遅くなり、また、消費電力も相補型より大きくなる。
【０１２２】
図５（Ｃ）では、図１のインバータＩＮＶ＿ｎ＿ｍのＰ型トランジスタの代わりに抵抗Ｒを用いる例であるが、Ｎ型トランジスタの代わりに抵抗を用いてもよい。また、抵抗の代わりにダイオード（ダイオード接続したトランジスタを含む）あるいはデプレッション型トランジスタを用いてもよい。
【０１２３】
図５（Ａ）に示すメモリセルにおいても、実施の形態２で示したように、ある行の指定したメモリセルのみを書き換え、それ以外のメモリセルは保持されていたデータをそのまま保持することができる。
【０１２４】
例えば、当初、図５（Ａ）の第ｎ行第ｍ列のメモリセルにはデータ”０”が記憶されており、第ｎ行第（ｍ＋１）列のメモリセルにはデータ”１”が記憶されてであったとする。そして、第ｎ行第（ｍ＋１）列のメモリセルのデータのみをデータ”０”に書き換える場合を考える。
【０１２５】
そのような操作をおこなうには、図６（Ａ）に示すように、ビット線ＢＬ＿ｍ、ＢＬ＿ｍ＋１、ＢＬ＿ｍ＋２の一端にスイッチＳＷ＿ｍ、ＳＷ＿ｍ＋１、ＳＷ＿ｍ＋２を設ける。ここに示すスイッチＳＷはトランジスタやダイオード等を用いて構成するとよい。また、このスイッチは回路構成を理解するための抽象的な表現であり、現実の回路構成とは異なることもある。
【０１２６】
例えば、スイッチＳＷ＿ｍ＋１の端子の１つは列インバータＩＮＶＣ＿ｍの入力に、他の１つは列インバータＩＮＶＣ＿ｍ＋１の出力に、残りの１つはデータ入出力用端子ＤＡＴＡ＿ｍ＋１に接続するような構成とする。
【０１２７】
書き込みに先立ってデータの読み出しをおこなう。この過程では、記憶されていたデータを一時保存するため、各スイッチＳＷはビット線ＢＬと前列の列インバータＩＮＶＣの入力を接続するような構成とする（図６（Ａ）参照）。
【０１２８】
そして、メモリセルのインバータＩＮＶの正極の電位を＋０．８Ｖ，負極の電位を０Ｖとし、読み出しワード線ＲＷＬ＿ｎの電位を＋２Ｖとすることにより、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、ＲＴｒ＿ｎ＿ｍ＋１をオンとする。この結果、ビット線ＢＬ＿ｍ＋１の電位は＋０．８Ｖに、ビット線ＢＬ＿ｍ＋２の電位は０Ｖとなる。
【０１２９】
これらの電位は列インバータＩＮＶＣの入力の電位であるので、列インバータの正極の電位を＋０．８Ｖ、負極の電位を−０．４Ｖとすると、列インバータＩＮＶＣ＿ｍ、ＩＮＶＣ＿ｍ＋１の出力は、それぞれ、−０．４Ｖ、＋０．８Ｖとなる。なお、電力の消費を減らすために、データの書き込みをおこなう列の列インバータＩＮＶＣ＿ｍ＋１の正極と負極の電位は同電位としてもよい。
【０１３０】
次に、書き込みをおこなう列のスイッチＳＷ＿ｍ＋１は、ビット線ＢＬ＿ｍ＋１とデータ入出力用端子ＤＡＴＡ＿ｍ＋１を接続し、書き込みをおこなわない列のスイッチＳＷ＿ｍは、ビット線ＢＬ＿ｍと列インバータＩＮＶＣ＿ｍを接続するような構成とする（図６（Ｂ）参照）。データ入出力用端子ＤＡＴＡ＿ｍ＋１の電位は−０．４Ｖとする。
【０１３１】
その結果、ビット線ＢＬ＿ｍの電位は列インバータＩＮＶＣ＿ｍの出力電位である−０．４Ｖに、ビット線ＢＬ＿ｍ＋１の電位はデータ入出力用端子ＤＡＴＡ＿ｍ＋１の電位である−０．４Ｖとなる。その後、読み出しワード線ＲＷＬ＿ｎの電位を０Ｖ、書き込みワード線ＷＷＬ＿ｎの電位を＋２Ｖとすることで、読み出しトランジスタＲＴｒ＿ｎ＿ｍ、ＲＴｒ＿ｎ＿ｍ＋１をオフとし、書き込みトランジスタＷＴｒ＿ｎ＿ｍ、ＷＴｒ＿ｎ＿ｍ＋１をオンとして、書き込みトランジスタＷＴｒのソースに接続するキャパシタの電位を所定の電位とする。
【０１３２】
以上の操作により、書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースに接続するキャパシタの電位は、当初と同じ−０．４Ｖとなるが、書き込みトランジスタＷＴｒ＿ｎ＿ｍ＋１のソースに接続するキャパシタの電位は、当初の＋０．８Ｖから−０．４Ｖに変更される。このようにしてデータの書き換えをおこなうメモリセルのデータを所定のデータとし、書き換えをおこなわないメモリセルのデータは当初のデータを保持できる。
【０１３３】
図９（Ａ）には、スイッチＳＷ＿ｍ＋１の回路構成の例を示す。スイッチＳＷ＿ｍ＋１は、第１の列トランジスタＣＴｒ１＿ｍ＋１、第２の列トランジスタＣＴｒ２＿ｍ＋１、第３の列トランジスタＣＴｒ３＿ｍ＋１、第４の列トランジスタＣＴｒ４＿ｍ＋１を有し、第１の列トランジスタＣＴｒ１＿ｍ＋１、第２の列トランジスタＣＴｒ２＿ｍ＋１は、それぞれ第１列ドライバ線ＲＬ１および第２列ドライバ線ＲＬ２で制御される。
【０１３４】
第３の列トランジスタＣＴｒ３＿ｍ＋１と第４の列トランジスタＣＴｒ４＿ｍ＋１はともに書き込み信号端子ＷＥ＿ｍ＋１で制御されるが、第３の列トランジスタＣＴｒ３＿ｍ＋１と第４の列トランジスタＣＴｒ４＿ｍ＋１の導電型が異なる（図９Ａでは、第３の列トランジスタＣＴｒ３＿ｍ＋１がＰ型、第４の列トランジスタＣＴｒ４＿ｍ＋１がＮ型）ので、第３の列トランジスタＣＴｒ３＿ｍ＋１がオンのときには第４の列トランジスタＣＴｒ４＿ｍ＋１はオフとなり、逆に第４の列トランジスタＣＴｒ４＿ｍ＋１がオンのときには第３の列トランジスタＣＴｒ３＿ｍ＋１はオフとなる。
【０１３５】
図６（Ａ）に示す段階では、メモリセルのデータを書き換えるか否かに関わらず、スイッチＳＷ＿ｍ＋１をビット線ＢＬ＿ｍ＋１と列インバータＩＮＶＣ＿ｍの入力を接続する構成とする。そのためには、第１列ドライバ線ＲＬ１、第２列ドライバ線ＲＬ２、書き込み信号端子ＷＥ＿ｍ＋１の電位を制御して、第１の列トランジスタＣＴｒ１＿ｍ＋１をオン、第２の列トランジスタＣＴｒ２＿ｍ＋１、第３の列トランジスタＣＴｒ３＿ｍ＋１をオフとする。その結果、ビット線ＢＬ＿ｍ＋１と列インバータＩＮＶＣ＿ｍの入力が接続できる。
【０１３６】
なお、この際、第４の列トランジスタＣＴｒ４＿ｍ＋１はオンとなり、ビット線ＢＬ＿ｍ＋１とデータ入出力用端子ＤＡＴＡ＿ｍ＋１が接続される。ただし、ビット線ＢＬ＿ｍ＋１と列インバータＩＮＶＣ＿ｍ＋１とは絶縁される。
【０１３７】
図９（Ａ）に示す回路では、データ入力用端子の機能とデータ出力用端子の機能を１つのデータ入出力用端子ＤＡＴＡ＿ｍ＋１で兼用できる。データの読み出しをおこなうには、第２列ドライバ線ＲＬ２の電位を制御して第２の列トランジスタＣＴｒ２＿ｍ＋１をオンとする。また、第１の列トランジスタＣＴｒ１＿ｍ＋１をオフとする。その結果、列インバータＩＮＶＣ＿ｍ＋１の出力がデータ入出力用端子ＤＡＴＡ＿ｍ＋１に接続される。
【０１３８】
なお、この際、第３の列トランジスタＣＴｒ３＿ｍ＋１はオンあるいはオフ（第４の列トランジスタＣＴｒ４＿ｍ＋１はオフあるいはオン）となるが、いずれにせよビット線ＢＬ＿ｍ＋１と列インバータＩＮＶＣ＿ｍ＋１が接続される。一方、ビット線ＢＬ＿ｍ＋１と列インバータＩＮＶＣ＿ｍは絶縁される。
【０１３９】
データの書き換えをおこなうには、データ入出力用端子ＤＡＴＡ＿ｍ＋１の電位を書き換えをおこなうデータに応じたものとすると同時に、書き込み信号端子ＷＥ＿ｍ＋１の電位を制御して、第４の列トランジスタＣＴｒ４＿ｍ＋１をオンとする。また、第１列ドライバ線ＲＬ１、第２列ドライバ線ＲＬ２の電位を制御して、第１の列トランジスタＣＴｒ１＿ｍ＋１、第２の列トランジスタＣＴｒ２＿ｍ＋１をいずれもオフとする。なお、第３の列トランジスタＣＴｒ３＿ｍ＋１もオフとなる
【０１４０】
その結果、データ入出力用端子ＤＡＴＡ＿ｍ＋１とビット線ＢＬ＿ｍ＋１が接続され、ビット線ＢＬ＿ｍ＋１の電位は、データ入出力用端子ＤＡＴＡ＿ｍ＋１の電位に応じたものとなる。
【０１４１】
一方、データの書き換えをおこなわない場合には、第３の列トランジスタＣＴｒ３＿ｍ＋１をオンとし、第１の列トランジスタＣＴｒ１＿ｍ＋１、第２の列トランジスタＣＴｒ２＿ｍ＋１をいずれもオフとする。なお、第４の列トランジスタＣＴｒ４＿ｍ＋１はオフとなる。その結果、列インバータＩＮＶＣ＿ｍ＋１とビット線ＢＬ＿ｍ＋１が接続され、ビット線ＢＬ＿ｍ＋１の電位は、列インバータＩＮＶＣ＿ｍ＋１の電位と同位相の電位となる。
【０１４２】
なお、図９（Ｂ）に示すように、第２の列トランジスタＣＴｒ２を設けない構成とすることもできる。この回路において、ビット線ＢＬ＿ｍ＋１と列インバータＩＮＶＣ＿ｍの入力を接続するには、第１の列トランジスタＣＴｒ１＿ｍ＋１をオン、第３の列トランジスタＣＴｒ３＿ｍ＋１をオフとする。このとき第４の列トランジスタＣＴｒ４＿ｍ＋１はオンとなり、ビット線ＢＬ＿ｍ＋１とデータ入出力用端子ＤＡＴＡ＿ｍ＋１が接続される。      
【０１４３】
データを読み出すには、このときのデータ入出力用端子ＤＡＴＡ＿ｍ＋１の電位を測定するとよい。なお、ここで、測定される電位は、第ｍ列のメモリセルのデータであり、本来のデータとは逆の位相のデータに応じたものである。
【０１４４】
データの書き換えが必要な場合には、第１の列トランジスタＣＴｒ１＿ｍ＋１と第３の列トランジスタＣＴｒ３＿ｍ＋１をオフとする。このとき、第４の列トランジスタＣＴｒ４＿ｍ＋１はオンであり、ビット線ＢＬ＿ｍ＋１とデータ入出力用端子ＤＡＴＡ＿ｍ＋１が接続される。データ入出力用端子ＤＡＴＡ＿ｍ＋１の電位をデータに応じたものとすることでデータを書き換えることができる。
【０１４５】
データの書き換えが不要な場合には、第１の列トランジスタＣＴｒ１＿ｍ＋１と第４の列トランジスタＣＴｒ４＿ｍ＋１をオフとする。このとき、第３の列トランジスタＣＴｒ３＿ｍ＋１はオンである。列インバータＩＮＶＣ＿ｍ＋１とビット線ＢＬ＿ｍ＋１が接続され、以前のデータが書き込まれる。
【０１４６】
（実施の形態４）
半導体メモリ装置のメモリセルの構造および作製方法の例について図７および図８を用いて説明する。図８には、メモリセルの主要な層の平面構造を示し、図７は図８（Ａ）の点Ａから点Ｂを結ぶ線の断面に相当する断面構造を示す。本実施の形態では、同じ列の書き込みビット線と読み出しビット線を１つのビット線で兼用するタイプ（図５（Ｂ））のメモリセルについて説明する。図８には４つのメモリセルが示されている。
【０１４７】
まず、公知の半導体加工技術を用いて、珪素、砒化ガリウム等の単結晶半導体の基板１０１の一表面に、素子分離絶縁物１０２、Ｐ型ウェルおよびＮ型ウェル（いずれも図示せず）を形成する（図８（Ａ）参照）。さらに、Ｎ型不純物領域１０３Ｎ、Ｐ型不純物領域１０３Ｐ、および第１層配線１０４ａおよび１０４ｂを形成する（図７（Ａ）および図８（Ｂ）参照）。
【０１４８】
なお、Ｎ型不純物領域１０３ＮおよびＰ型不純物領域１０３Ｐの表面は公知のサリサイド（ＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−ＡＬＩｇｎｅｄ  ＳｉｌｉＣＩＤＥ））技術を用いて、厚さ１００ｎｍ乃至５００ｎｍのシリサイド層を設けるとよい。シリサイド層があると、配線等を設けずとも、Ｎ型トランジスタのドレインとＰ型トランジスタのドレインの接続をおこなうことができる。
【０１４９】
また、図７（Ａ）には第１層配線１０４ｂが３つ描かれているが、これは図８（Ｂ）に示される第１層配線１０４ｂの複数の断面を示している。第１層配線１０４ａは、読み出しワード線となるものであり、また、第１層配線１０４ｂはメモリセルのインバータのゲートとなるものである。
【０１５０】
また、Ｎ型不純物領域１０３ＮとＰ型不純物領域１０３Ｐの平面的な様子を図８（Ｃ）に示す。Ｎ型不純物領域１０３ＮとＰ型不純物領域１０３Ｐが接する部分があるが、上述のシリサイド層を設けると、そのような部分でも良好な電気的接続が可能となる。なお、煩雑さを避けるため、図８（Ｃ）以外の図８の図面には、Ｎ型不純物領域１０３ＮとＰ型不純物領域１０３Ｐは図示しない。
【０１５１】
次に、第１層間絶縁物１０５を形成し、第１コンタクトプラグ１０６ａおよび１０６ｂを形成する（図７（Ｂ）および図８（Ｂ）参照）。
【０１５２】
さらに埋め込み絶縁物１０７と第２層配線１０８ａ乃至１０８ｄを形成する（図７（Ｃ）および図８（Ｄ）参照）。第２層配線１０８ａ乃至１０８ｄには、導電性を高めるために銅を用いてもよい。その場合はダマシン法を用いて作製するとよい。なお、第２層配線１０８ａ乃至１０８ｄの上表面は、その後形成する酸化物半導体と接するため、その目的に好ましい材料を用いるとよい。例えば、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いるとよい。
【０１５３】
ここで、第２層配線１０８ａはメモリセルの書き込みトランジスタのドレインとなるものであり、第２層配線１０８ｂはメモリセルの書き込みトランジスタのソースとなるものである。また、第２層配線１０８ｃおよび１０８ｄは、それぞれ、インバータの正極および負極に電位を供給するための配線である。第２層配線１０８ｃおよび１０８ｄをワード線に直交するように配置することにより、メモリセルごとにインバータを制御できる。
【０１５４】
その後、図７（Ｄ）に示すように酸化物半導体層１０９を形成する。酸化物半導体としては、インジウムが金属元素に占める比率が２０原子％以上のものを用いるとよい。形成時には、水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気やターゲット中の水素や水を十分に低減したスパッタリング法でおこなうことが好ましい。
【０１５５】
さらに、ゲート絶縁物１１０を形成する。ゲート絶縁物１１０の材料としては、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。また、その厚さは６ｎｍ乃至２０ｎｍ、好ましくは１０ｎｍ乃至１６ｎｍとするとよい。
【０１５６】
その後、第３層配線１１１を形成する（図８（Ｅ）参照）。第３層配線１１１は書き込みワード線となる。第３層配線１１１の材料としては、タングステン、ニッケル、パラジウム、オスミウム、白金等のように仕事関数が酸化物半導体の電子親和力より大きい材料を用いるとよい。あるいは、仕事関数が５電子ボルト以上の材料を用いるとよい。また、ゲート絶縁物１１０と接する部分のみをそのような材料としてもよい。その後、第２層間絶縁物１１２と第２コンタクトプラグ１１３を形成する（図８（Ｅ）参照）。
【０１５７】
さらに、第４層配線１１４を形成する（図７（Ｄ）および図８（Ｆ）参照）。第４層配線１１４はビット線として機能する。以上で示したメモリセルの面積は２０Ｆ２（ただし、Ｆは最小加工線幅）であり、従来のＳＲＡＭ（１メモリセルあたり４０Ｆ２以上）に比較して非常に集積度が高い。
【符号の説明】
【０１５８】
１０１    基板
１０２    素子分離絶縁物
１０３Ｎ    Ｎ型不純物領域
１０３Ｐ    Ｐ型不純物領域
１０４ａ    第１層配線
１０４ｂ    第１層配線
１０５    第１層間絶縁物
１０６ａ    第１コンタクトプラグ
１０６ｂ    第１コンタクトプラグ
１０７    埋め込み絶縁物
１０８ａ    第２層配線
１０８ｂ    第２層配線
１０８ｃ    第２層配線
１０８ｄ    第２層配線
１０９    酸化物半導体層
１１０    ゲート絶縁物
１１１    第３層配線
１１２    第２層間絶縁物
１１３    第２コンタクトプラグ
１１４    第４層配線
ＷＢＬ    書き込みビット線
ＲＢＬ    読み出しビット線
ＷＷＬ    書き込みワード線
ＲＷＬ    読み出しワード線
ＷＴｒ    書き込みトランジスタ
ＲＴｒ    読み出しトランジスタ
ＩＮＶ    インバータ
ＩＮＶ１    インバータ
ＩＮＶ２    インバータ
Ｃ１    キャパシタ
Ｃ２    キャパシタ
ＳＷ    スイッチ
ＩＮＶＣ    列インバータ
ＤＡＴＡＩＮ    データ入力用端子
ＤＡＴＡＯＵＴ    データ出力用端子
ＣＴｒ１    第１の列トランジスタ
ＣＴｒ２    第２の列トランジスタ
ＣＴｒ３    第３の列トランジスタ
ＣＴｒ４    第４の列トランジスタ
ＲＬ１    第１列ドライバ線
ＲＬ２    第２列ドライバ線
ＷＥ    書き込み信号端子
ＲＥ    読み出し信号端子
ＤＡＴＡ    データ入出力用端子
【図１】
0005833884.tif 000002
【図２】
0005833884.tif 000003
【図３】
0005833884.tif 000004
【図４】
0005833884.tif 000005
【図５】
0005833884.tif 000006
【図６】
0005833884.tif 000007
【図７】
0005833884.tif 000008
【図８】
0005833884.tif 000009
【図９】
0005833884.tif 000010