(57)【特許請求の範囲】
【請求項１】
基板上に形成され、第１方向に延在する第１ラインパターンと、前記第１ラインパターンの端部から前記第１方向と異なる方向に延在する第１分岐ラインパターンとを含む第１導電ラインと、
前記基板上に形成され、前記第１方向に延在する第２ラインパターンと、前記第２ラインパターンの端部から前記第１方向と異なる方向に延在する第２分岐ラインパターンとを含む第２導電ラインと、
前記基板上に形成され、前記第１方向に延在する第３ラインパターンと、前記第３ラインパターンの端部から前記第１方向と異なる方向に延在する第３分岐ラインパターンとを含む第３導電ラインと、
を含み、
前記第３分岐ラインパターンは、前記第１分岐ラインパターンと前記第２分岐ラインパターンとの間に位置し、前記第３分岐ラインパターンの長さは、前記第１分岐ラインパターンの長さより短く、前記第３分岐ラインパターンの長さは、前記第２分岐ラインパターンの長さより短く、
前記第３導電ラインは、前記第３分岐ラインパターンから延びて、第３ラインパターンと平行した連結ラインパターンをさらに含む半導体素子。
【請求項２】
前記第３分岐ラインパターンは、前記第１分岐ラインパターン及び前記第２分岐ラインパターンより、少なくとも前記半導体素子のパッド・サイズだけ短いことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、前記基板のメモリセル領域において互いに平行して延びることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、それぞれ第１幅を有し、前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、第１幅だけ互いに隔離していることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記第３ラインパターンの長さは、前記第１ラインパターンより長く、前記第２ラインパターンより短いことを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記第１分岐ラインパターン、第２分岐ラインパターン及び第３分岐ラインパターンは、前記基板の接続領域において互いに平行して延びることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第１分岐ラインパターンと前記第２分岐ラインパターンとの間の距離は、少なくとも前記第１ラインパターン、前記第２ラインパターン及び前記第３ラインパターンそれぞれの幅の９倍であることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記第１分岐ラインパターン、第２分岐ラインパターン及び第３分岐ラインパターンは、前記第１方向と垂直である方向に延在することを特徴とする請求項１に記載の半導体素子。
【請求項９】
前記第１分岐ラインパターンに連結された第１コンタクト・パッドと、
前記第２分岐ラインパターンに連結された第２コンタクト・パッドと、
前記第３分岐ラインパターンに連結された第３コンタクト・パッドと、
をさらに含み、
前記第１コンタクト・パッド、前記第２コンタクト・パッド及び前記第３コンタクト・パッドは、互いに分離されて形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項１０】
前記第１コンタクト・パッドは、前記第１分岐ラインパターンと一体に形成され、
前記第２コンタクト・パッドは、前記第２分岐ラインパターンと一体に形成され、
前記第３コンタクト・パッドは、前記第３分岐ラインパターンと一体に形成されたことを特徴とする請求項９に記載の半導体素子。
【請求項１１】
前記第１導電ライン、前記第２導電ライン及び前記第３導電ラインが、前記半導体素子の一部分として形成されたメモリセル・ブロックのワードラインまたはビットラインとして構成されたことを特徴とする請求項１に記載の半導体素子。
【請求項１２】
前記基板上に形成され、前記第２ラインパターンに隣接して、前記第１方向に延在する第４ラインパターンと、前記第４ラインパターンの端部から前記第１方向と異なる方向に延在する第４分岐ラインパターンとを含む第４導電ラインをさらに含み、
前記第４分岐ラインパターンの長さが、前記第２分岐ラインパターンより短く、
前記第４ラインパターンの長さが、前記第２ラインパターンより長いことを特徴とする請求項１に記載の半導体素子。
【請求項１３】
メモリセル領域と接続領域とを含む基板と、
複数の導電ライングループと、を含み、
前記複数の導電ライングループは、それぞれ、
前記メモリセル領域に形成され、第１方向に延在する第１ラインパターンと、前記接続領域において、前記第１ラインパターンの端部から前記第１方向と異なる方向に延在する第１分岐ラインパターンとを含む第１導電ラインと、
前記メモリセル領域に形成され、第１方向に延在する第２ラインパターンと、前記接続領域において、前記第２ラインパターンの端部から前記第１方向と異なる方向に延在する第２分岐ラインパターンとを含む第２導電ラインと、
前記メモリセル領域に形成され、第１方向に延在する第３ラインパターンと、前記接続領域において、前記第３ラインパターンの端部から前記第１方向と異なる方向に延在する第３分岐ラインパターンとを含む第３導電ラインと、を含み、
前記第３分岐ラインパターンが、前記第１分岐ラインパターンと前記第２分岐ラインパターンとの間に位置し、前記第３分岐ラインパターンの長さが、前記第１分岐ラインパターンより短く、前記第３分岐ラインパターンの長さが、前記第２分岐ラインパターンより短い半導体素子。
【請求項１４】
前記第３分岐ラインパターンは、前記第１分岐ラインパターン及び前記第２分岐ラインパターンより、少なくとも前記半導体素子のパッド・サイズだけ短いことを特徴とする請求項１３に記載の半導体素子。
【請求項１５】
前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、前記メモリセル領域で互いに平行して延び、前記第１分岐ラインパターン、第２分岐ラインパターン及び第３分岐ラインパターンは、前記接続領域で、前記第１方向と垂直である方向に延在することを特徴とする請求項１３に記載の半導体素子。
【請求項１６】
前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、それぞれ第１幅を有し、前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、第１幅だけ互いに隔離しており、
前記接続領域において、前記第１分岐ラインパターンと前記第２分岐ラインパターンとの間の距離は、少なくとも前記第１ラインパターン、前記第２ラインパターン及び前記第３ラインパターンそれぞれの幅の９倍であることを特徴とする請求項１３に記載の半導体素子。
【請求項１７】
前記第３ラインパターンの長さは、前記第１ラインパターンより長く、前記第２ラインパターンより短いことを特徴とする請求項１３に記載の半導体素子。
【請求項１８】
前記第３導電ラインが、前記第３分岐ラインパターンから前記第３ラインパターンと平行して延びる連結ラインパターンをさらに含むことを特徴とする請求項１３に記載の半導体素子。
【請求項１９】
前記第１分岐ラインパターンと一体に形成された第１コンタクト・パッドと、
前記第２分岐ラインパターンと一体に形成された第２コンタクト・パッドと、
前記第３分岐ラインパターンと一体に形成された第３コンタクト・パッドと、
をさらに含み、
前記第１コンタクト・パッド、前記第２コンタクト・パッド及び前記第３コンタクト・パッドは、互いに分離されて形成されたことを特徴とする請求項１３に記載の半導体素子。
【請求項２０】
前記第１導電ライン、前記第２導電ライン及び前記第３導電ラインが、前記半導体素子の一部分として形成されたメモリセル・ブロックのワードラインまたはビットラインとして構成されたことを特徴とする請求項１３に記載の半導体素子。
【請求項２１】
前記各導電ライングループは、
前記メモリセル領域に形成され、前記第２ラインパターンに隣接し、前記第１方向に延在する第４ラインパターンと、前記接続領域において、前記第４ラインパターンの端部から、前記第１方向と異なる方向に延在する第４分岐ラインパターンとを含む第４導電ラインをさらに含み、
前記第４分岐ラインパターンの長さが、前記第２分岐ラインパターンより短く、
前記第４ラインパターンの長さが、前記第２ラインパターンより長いことを特徴とする請求項１３に記載の半導体素子。
【請求項２２】
基板のメモリセル領域と接続領域との上に第１マスク層を形成する段階と、
前記メモリセル領域において、第１方向に延在するラインパターンと、前記接続領域において、前記ラインパターンから前記第１方向と異なる第２方向に延在する分岐ラインパターンとを含むバッファ構造物を、前記第１マスク層上に形成する段階と、
前記バッファ構造物の側壁に沿って、スペーサを形成する段階と、
前記バッファ構造物を除去する段階と、
第１マスクパターンを形成するために、前記スペーサをマスクとして利用し、前記第１マスク層をパターニングする段階と、
前記第１マスクパターン上にバッファ層を形成する段階と、
前記バッファ層の少なくとも１つのリセス内に、第２マスクパターンを形成する段階と、
前記メモリセル領域に配置された第１マスクパターン及び第２マスクパターンの部分を利用し、少なくとも１本の導電ラインのラインパターンをパターニングし、前記接続領域に配置された前記第１マスクパターン及び第２マスクパターンの部分を利用し、少なくとも１本の導電ラインの分岐ラインパターンをパターニングする段階と、を含む半導体素子の製造方法。
【請求項２３】
前記スペーサが、前記バッファ構造物の周囲にループとして形成されることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記バッファ構造物の前記分岐ラインパターンが、前記バッファ構造物のラインパターンから、前記第１方向に垂直の第２方向に延在することを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２５】
前記バッファ構造物がＦ字形または裏返しのＦ字形を有することを特徴とする請求項２４に記載の半導体素子の製造方法。
【請求項２６】
前記バッファ構造物が、前記導電ラインの幅の４倍の距離だけ互いに離れた２つの分岐ラインパターンを含むことを特徴とする請求項２５に記載の半導体素子の製造方法。
【請求項２７】
前記第１方向に延在する第１ラインパターンと、前記第１ラインパターンの端部から、前記第２方向に延在する第１分岐ラインパターンとを含む第１導電ラインをパターニングする段階であって、前記第１ラインパターンは、前記メモリセル領域に配置された前記第１マスクパターン及び前記第２マスクパターンの部分を利用し、前記第１分岐ラインパターンは、前記接続領域に配置された前記第１マスクパターン及び前記第２マスクパターンの部分を利用してパターニングする段階と、
前記第１方向に延在する第２ラインパターンと、前記第２ラインパターンの端部から、前記第２方向に延在する第２分岐ラインパターンとを含む第２導電ラインをパターニングする段階であって、前記第２ラインパターンは、前記メモリセル領域に配置された前記第１マスクパターン及び前記第２マスクパターンの部分を利用し、前記第２分岐ラインパターンは、前記接続領域に配置された前記第１マスクパターン及び前記第２マスクパターンの部分を利用してパターニングする段階と、
前記第１方向に延在する第３ラインパターンと、前記第３ラインパターンの端部から、前記第２方向に延在する第３分岐ラインパターンとを含む第３導電ラインをパターニングする段階であって、前記第３ラインパターンは、前記メモリセル領域に配置された前記第１マスクパターン及び前記第２マスクパターンの部分を利用し、前記第３分岐ラインパターンは、前記接続領域に配置された前記第１マスクパターン及び前記第２マスクパターンの部分を利用してパターニングする段階と、をさらに含み、
前記第３分岐ラインパターンは、前記第１分岐ラインパターンと、前記第２分岐ラインパターンとの間に配置され、前記第３分岐ラインパターンの長さは、前記第１分岐ラインパターンより短く、前記第３分岐ラインパターンの長さは、前記第２分岐ラインパターンより短いことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２８】
前記第３分岐ラインパターンの長さが、前記第１分岐ラインパターン及び前記第２分岐ラインパターンより短くなるように、前記バッファ構造物の分岐ラインパターンから形成された前記第１マスクパターンの部分をトリミングする段階をさらに含むことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項２９】
前記第３分岐ラインパターンは、前記第１分岐ラインパターン及び前記第２分岐ラインパターンより、少なくとも前記半導体素子のパッド・サイズだけ短いことを特徴とする請求項２８に記載の半導体素子の製造方法。
【請求項３０】
前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、前記メモリセル領域で互いに平行して延び、前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、それぞれ第１幅を有し、前記第１ラインパターン、第２ラインパターン及び第３ラインパターンは、第１幅だけ互いに隔離していることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３１】
前記第３ラインパターンの長さは、前記第１ラインパターンより長く、前記第２ラインパターンより短いことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３２】
前記第１分岐ラインパターン、第２分岐ラインパターン及び第３分岐ラインパターンが、前記接続領域において、前記第１方向に垂直の第２方向に互いに平行して延びることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３３】
前記第１分岐ラインパターンと一体をなす第１コンタクト・パッドをパターニングするために使われる幅広マスクパターンを形成する段階と、
前記幅広マスクパターンを利用し、前記第２分岐ラインパターンと一体をなす第２コンタクト・パッドをパターニングする段階と、
前記幅広マスクパターンを利用し、前記第３分岐ラインパターンと一体をなす第３コンタクト・パッドをパターニングする段階と、をさらに含み、
前記第１コンタクト・パッド、第２コンタクト・パッド及び第３コンタクト・パッドが互いに分離されて形成されることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３４】
前記第１導電ライン、第２導電ライン及び第３導電ラインが、前記半導体素子の部分として形成されたメモリセル・ブロックのワードラインまたはビットラインとして構成されることを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３５】
前記メモリセル領域で、第１方向に延在するラインパターンと、前記接続領域で、前記ラインパターンから前記第２方向に延在する分岐ラインパターンとを有するさらなるバッファ構造物を、前記第１マスク層上に形成する段階と、
前記さらなるバッファ構造物の側壁に沿ってスペーサを形成する段階と、
前記さらなるバッファ構造物を除去する段階と、
前記第１マスクパターンのさらなる部分を形成するために、前記さらなるバッファ構造物の前記スペーサを利用し、前記第１マスク層をパターニングする段階と、
前記さらなるバッファ構造物から形成された前記第１マスクパターン上にバッファ層を形成する段階と、
前記バッファ層の少なくとも１つのリセス内に、第２マスクパターンのさらなる部分を形成する段階と、
前記第２ラインパターンに隣接し、前記第１方向に延在する第４ラインパターンと、前記第４ラインパターンの端部から、前記第２方向に延在する第４分岐ラインパターンを含む第４導電ラインとをパターニングする段階であって、前記第４ラインパターンは、前記メモリセル領域に配置された前記第２マスクパターンの部分を利用し、前記第４分岐ラインパターンは、前記接続領域に配置された前記第２マスクパターンの部分を利用して第４導電ラインをパターニングする段階と、をさらに含み、
前記第４分岐ラインパターンの長さは、前記第２分岐ラインパターンより短いことを特徴とする請求項２７に記載の半導体素子の製造方法。
【請求項３６】
前記スペーサは、前記さらなるバッファ構造物の周囲にループとして形成されることを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３７】
前記バッファ構造物がそれぞれＦ字形または裏返しのＦ字形を有することを特徴とする請求項３５に記載の半導体素子の製造方法。
【請求項３８】
前記各バッファ構造物が、前記導電ラインの幅の４倍の距離だけ互いに離れた２つの分岐ラインパターンを含むことを特徴とする請求項３７に記載の半導体素子の製造方法。
【請求項３９】
前記バッファ構造物は、前記導電ラインの幅の５倍の距離だけ離れたラインパターンを含むことを特徴とする請求項３７に記載の半導体素子の製造方法。
【請求項４０】
前記第４分岐ラインパターンの長さが、前記第２分岐ラインパターンより短くなるように、前記第２マスクパターンの部分をトリミングする段階をさらに含むことを特徴とする請求項３７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、高集積密度で形成されたラインパターンと分岐ラインパターンとを有する導電ラインを含む半導体素子に関する。
【背景技術】
【０００２】
高度にスケーリングされた高集積半導体素子を製造するにあたって、フォトリソグラフィ工程を用いてより微細な幅を有する微細パターンを具現する必要性があり、これによって、既存のフォトリソグラフィ工程を用いて実現可能な解像限界内で、前記微細パターンを形成することができる技術が必要である。また、このような技術を適用することができる新しい配置構造を有する半導体素子が必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、高密度領域で、フォトリソグラフィ工程の解像限界以内で具現可能なサイズのパターンを利用し、比較的幅狭であり、かつ比較的稠密なピッチを有する高密度パターンを形成することができる配置構造を有する半導体素子を提供することである。
【０００４】
本発明の他の目的は、高密度領域で、フォトリソグラフィ工程の解像限界以内で具現可能なサイズのパターンを利用し、比較的幅狭及び比較的稠密なピッチを有する高密度パターンを形成することができ、前記高密度パターンの形成時に、十分な工程マージンを確保することができる半導体素子のパターン形成方法を提供することである。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、基板上に形成され、第１方向に延在する第１ラインパターンと、前記第１ラインパターンの端部から前記第１方向と異なる方向に延在する第１分岐ラインパターンとを含む第１導電ラインと、前記基板上に形成され、前記第１方向に延在する第２ラインパターンと、前記第２ラインパターンの端部から前記第１方向と異なる方向に延在する第２分岐ラインパターンとを含む第２導電ラインと、前記基板上に形成され、前記第１方向に延在する第３ラインパターンと、前記第３ラインパターンの端部から前記第１方向と異なる方向に延在する第３分岐ラインパターンとを含む第３導電ラインと、を含み、前記第３分岐ラインパターンは、前記第１分岐ラインパターンと前記第２分岐ラインパターンとの間に位置し、前記第３分岐ラインパターンの長さは、前記第１分岐ラインパターンの長さより短く、前記第３分岐ラインパターンの長さは、前記第２分岐ラインパターンの長さより短い半導体素子が提供される。
【０００６】
また、前記目的を達成するために、メモリセル領域と接続領域とを含む基板；複数の導電ライングループを含み、前記複数の導電ライングループは、それぞれ前記メモリセル領域に形成され、第１方向に延在する第１ラインパターンと、前記接続領域において、前記第１ラインパターンの端部から前記第１方向と異なる方向に延在する第１分岐ラインパターンとを含む第１導電ラインと、前記メモリセル領域に形成され、第１方向に延在する第２ラインパターンと、前記接続領域において、前記第２ラインパターンの端部から前記第１方向と異なる方向に延在する第２分岐ラインパターンとを含む第２導電ラインと、前記メモリセル領域に形成され、第１方向に延在する第３ラインパターンと、前記接続領域において、前記第３ラインパターンの端部から前記第１方向と異なる方向に延在する第３分岐ラインパターンとを含む第３導電ラインとを含み、前記第３分岐ラインパターンが、前記第１分岐ラインパターンと前記第２分岐ラインパターンとの間に位置し、前記第３分岐ラインパターンの長さが、前記第１分岐ラインパターンより短く、前記第３分岐ラインパターンの長さが、前記第２分岐ラインパターンより短い半導体素子が提供される。
【０００７】
前記他の目的を達成するために、基板のメモリセル領域と接続領域との上に第１マスク層を形成する段階と、前記メモリセル領域において、第１方向に延在するラインパターンと、前記接続領域において、前記ラインパターンから前記第１方向と異なる第２方向に延在する分岐ラインパターンとを含むバッファ構造物を、前記第１マスク層上に形成する段階と、前記バッファ構造物の側壁に沿って、スペーサを形成する段階と、前記バッファ構造物を除去する段階と、第１マスクパターンを形成するために、前記スペーサをマスクとして利用し、前記第１マスク層をパターニングする段階と、前記第１マスクパターン上にバッファ層を形成する段階と、前記バッファ層の少なくとも１つのリセス内に、第２マスクパターンを形成する段階と、前記メモリセル領域に配置された第１マスクパターン及び第２マスクパターンの部分を利用し、少なくとも１本の導電ラインのラインパターンをパターニングし、前記接続領域に配置された前記第１マスクパターン及び第２マスクパターンの部分を利用し、少なくとも１本の導電ラインの分岐ラインパターンをパターニングする段階と、を含む半導体素子の製造方法が提供される。
【発明の効果】
【０００８】
本発明による半導体素子は、低減されたデザインルールによって、非常に小さい寸法を有する微細パターンを含む場合にも、これまで開発されたリソグラフィ技術で提供される露光装備及び露光技術によって得られる解像限界以内で具現可能なサイズを有するパターンを利用して、前記微細パターンを形成し、十分な工程マージンを確保することができる配置構造を有する。特に、本発明による半導体素子の製造方法によれば、接続領域で、複数のコンタクト・パッドを形成する必要がある部分には、微細パターン間の隔離距離を十分に確保するように設計することが可能である。従って、複数の微細パターンにそれぞれ連結される複数のコンタクト・パッドを形成するにあたり、それらの間に短絡が発生せずに、十分な工程マージンを有して、前記複数の微細パターン及び複数のコンタクト・パッドを形成することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例によって形成された導電ラインを有するメモリ素子のブロック・ダイアグラムである。
【図２】本発明の実施形態による図１のメモリ素子に含まれたメモリセルアレイの回路図である。
【図３】本発明によって形成された集積回路パターンのレイアウトである。
【図４Ａ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｂ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｃ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｄ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｅ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｆ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｇ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｈ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｉ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｊ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｋ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｌ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図４Ｍ】本発明の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ａ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｂ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｃ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｄ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｅ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｆ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｇ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｈ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｉ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｊ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｋ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図５Ｌ】本発明の他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ａ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ｂ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ｃ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図６Ｄ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図７Ａ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図７Ｂ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図７Ｃ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図７Ｄ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図７Ｅ】本発明のさらに他の実施形態による半導体素子のパターン形成方法を説明するために、工程順序によって図示した断面図である。
【図８】本発明の実施形態による半導体素子の導電構造物の平面図である。
【図９Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図９Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図９ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図９Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図９ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１０Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１０Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１０ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１０Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１０ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１１Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１１Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１１ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１１Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１１ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１２Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１２Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１２ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１２Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１２ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１３Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１３Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１３ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１３Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１３ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１４Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１４Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１４ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１４Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１４ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１５Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１５Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１５ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１５Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１５ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１６Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１６Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１６ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１６Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１６ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１７Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１７Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１７ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１７Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１７ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１８Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１８Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１８ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１８Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１８ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図１９Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図１９Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１９ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図１９Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図１９ＡのＣＸ−ＣＸ’線及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図２０Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図２０Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図２０ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図２０Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図２０ＡのＣＸ−ＣＸ’線及びＣＸ−ＣＸ’線に沿って切り取った断面図である。
【図２１Ａ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図２１Ｂ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図２１ＡのＢＹ−ＢＹ’線及び図８の９Ｘ−９Ｘ’線に沿って切り取った断面図である。
【図２１Ｃ】本発明の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図２１ＡのＣＸ−ＣＸ’線及びＣＸ−ＣＸ’線に沿って切り取った断面図である。
【図２２Ａ】本発明の他の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図２２Ｂ】本発明の他の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図２２ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図２３Ａ】本発明の他の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図２３Ｂ】本発明の他の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図２３ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図２４Ａ】本発明の他の実施形態によって、図８の導電構造物の一部を製造するための段階を示した平面図（図８の「ＩＸ」）である。
【図２４Ｂ】本発明の他の実施形態によって、図８の導電構造物の一部を製造するための段階を示した図２４ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図２５】本発明のさらに他の実施形態による、半導体素子の導電構造物の平面図である。
【図２６Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図２６Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図２６ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図２６Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図２６ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図２７Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図２７Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図２７ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図２７Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図２７ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図２８Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図２８Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図２８ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図２８Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図２８ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図２９Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図２９Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図２９ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図２９Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図２９ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３０Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図３０Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３０ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図３０Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３０ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３１Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図３１Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３１ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図３１Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３１ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３２Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図３２Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３２ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図３２Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３２ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３３Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図３３Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３３ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図３３Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３３ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３４Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図３４Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３４ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図３４Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３４ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３５Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図３５Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３５ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図３５Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３５ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３６Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図３６Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３６ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図３６Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３６ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３７Ａ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した平面図（図２５の「Ｘ」）である。
【図３７Ｂ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３７ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【図３７Ｃ】本発明の実施形態によって、図２５の導電構造物の一部を製造するための段階を示した図３７ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【図３８】本発明の実施形態によって形成された半導体素子を含むメモリカードのブロック図である。
【図３９】本発明の実施形態によって形成された半導体素子を含むメモリカードを含むメモリシステムのブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の望ましい実施形態について、添付図面を参照しつつ詳細に説明する。しかし、本発明の実施形態は、さまざまな形態に変形することができ、本発明の範囲が、以下で説明する実施形態に限定されるものであると解釈することがあってはならない。図面上で同じ符号は、同じ要素を示す。
【００１１】
図１は、本発明の実施形態の適用例を示すメモリ素子１００のブロック・ダイアグラムである。図２は、図１のメモリ素子１００に含まれたメモリセルアレイ１１０の回路図である。
【００１２】
図１及び図２を参照すれば、ＮＡＮＤフラッシュ・メモリ素子のようなメモリ素子１００は、高密度構成で配列されたメモリセルのアレイからなるメモリセルアレイ１１０を含む。前記メモリ素子１００は、Ｘ−デコーダ１２０、Ｙ−デコーダ１３０及びＹ−パス回路１４０と共に、前記メモリセルアレイ１１０のアクセス及び駆動のための周辺回路も含む。
【００１３】
Ｘ−デコーダ１２０は、アクセスされたメモリセルアレイ１１０のワードラインＷＬ、例えば、ワードラインＷＬ０，ＷＬ１，…，ＷＬｍ−１，ＷＬｍを選択する。Ｙ−デコーダ１３０は、活性化されるメモリセルアレイ１１０のビットラインＢＬ、例えば、ビットラインＢＬ０，ＢＬ１，…，ＢＬｎ−１，ＢＬｎを選択する。メモリセルアレイ１１０に連結されたＹ−パス回路１４０は、Ｙ−デコーダ１３０の出力に基づいて、ビットライン経路を割り当てる役割を行う。
【００１４】
図２を参照すれば、メモリセルアレイ１１０は、複数のセル・ストリングを含み、各セル・ストリング１０は直列に連結された複数のメモリセル１２を含む。各セル・ストリング１０に含まれている複数のメモリセル１２のゲート電極は、それぞれ互いに異なるワードラインＷＬ０，ＷＬ１，…，ＷＬｍ−１，ＷＬｍに接続される。前記セル・ストリング１０の両端には、それぞれ接地選択ラインＧＳＬに連結されている接地選択トランジスタ１４と、ストリング選択ラインＳＳＬに連結されているストリング選択トランジスタ１６とが配置されている。
【００１５】
前記接地選択トランジスタ１４及びストリング選択トランジスタ１６は、複数のメモリセル１２と、ビットラインＢＬ０，ＢＬ１，…，ＢＬｎ−１，ＢＬｎ及び共通ソースラインＣＳＬとの電気的連結を提供するために、図２に図示されているように、セル・ストリング１０の各端部に結合される。前記複数のセル・ストリング１０にわたって、１本のワードラインＷＬ０，ＷＬ１，…，ＷＬｍ−１，ＷＬｍに連結されたメモリセルは、ページ（ｐａｇｅ）単位またはバイト（ｂｙｔｅ）単位を形成する。
【００１６】
メモリ素子１００で所定のメモリセルを選択し、読み取り動作または書き込み動作を行うために、前記Ｘ−デコーダ１２０及びＹ−デコーダ１３０を利用し、メモリセルアレイ１１０の前記ワードラインＷＬ０，ＷＬ１，…，ＷＬｍ−１，ＷＬｍ及びビットラインＢＬ０，ＢＬ１，…，ＢＬｎ−１，ＢＬｎを選択して、当該セルを選択する。
【００１７】
ＮＡＮＤフラッシュ・メモリ素子は、複数のメモリセルが直列連結された構造によって、比較的高い集積度を有する。最近、チップサイズの縮少（ｓｈｒｉｎｋ）のために、ＮＡＮＤフラッシュ・メモリ素子のデザインルール（ｄｅｓｉｇｎ  ｒｕｌｅ）をさらに低減させることが要求されている。また、デザインルールが低減することによって、ＮＡＮＤフラッシュ・メモリ素子を構成するのに必要なパターンの最小ピッチ（ｍｉｎｉｍｕｍ  ｐｉｔｃｈ）も大きく低減している。
【００１８】
本発明では、このように低減されたデザインルールによる微細パターンを具現するために、これまで開発されたリソグラフィ技術で提供される露光装備及び露光技術によって得られる解像限界以内で具現可能なサイズを有するパターンを利用しつつ、十分な工程マージンを確保することができる配置構造を有する半導体素子、及び半導体素子のパターン形成方法を提供する。
【００１９】
図３は、本発明の実施形態によって、微細ピッチでパターニングされた半導体素子２００の一部構成のレイアウトである。図３で、前記半導体素子２００は、高密度領域Ａと低密度領域Ｂとを含む。高密度領域Ａは、単位記憶素子が形成されるセルアレイ領域でありうる。例えば、前記高密度領域Ａには、図１に例示されたメモリセルアレイ１１０が形成されうる。低密度領域Ｂは、前記高密度領域Ａに形成されたセルアレイを駆動させるための周辺回路が形成される周辺回路領域またはコア領域でありうる。または、前記低密度領域Ｂは、セルアレイ領域の一部であって、比較的広い幅を有するパターンが形成される部分でありうる。
【００２０】
図３で、前記高密度領域Ａは、比較的小寸法の第１幅Ｗ１を有し、相互に平行して延びる複数のラインパターン２１０を含むことができる。前記複数のラインパターン２１０は、比較的小寸法の第１間隔Ｄ１を挟んで、互いに隔離しうる。高密度領域Ａで、形成しようとする単位素子の種類及び所望の特性によって、第１幅Ｗ１及び第１間隔Ｄ１は、任意に設計されうる。例えば、前記第１幅Ｗ１及び第１間隔Ｄ１は、同一でありえる。または、前記第１幅Ｗ１が前記第１間隔Ｄ１より大きかったり小さかったりする。
【００２１】
前記低密度領域Ｂには、比較的大寸法の第２幅Ｗ２を有する幅広パターン２２０が含まれている。例えば、前記複数のラインパターン２１０は、セルアレイ領域に形成される複数の活性領域を構成し、前記幅広パターン２２０は、周辺回路領域の活性領域を構成することができる。または、前記複数のラインパターン２１０は、セルアレイ領域に形成される微細な複数の導電パターンを構成し、前記幅広パターン２２０は、周辺回路領域またはセルアレイ領域に形成される比較的広い幅を有する導電パターンを構成することができる。または、前記幅広パターン２２０は、アラインキー（ａｌｉｇｎ  ｋｅｙ）を構成することができる。
【００２２】
図４Ａないし図４Ｍは、本発明の実施形態によって、バッファ層を利用して、図３の集積回路の一部をパターニングするための段階を工程順序によって図示した断面図である。例えば、図４Ａないし図４Ｍで、高密度領域Ａには、図３のＸ１−Ｘ１’線に沿って切り取った断面に対応する部分が図示されており、低密度領域Ｂには、図３のＸ２−Ｘ２’線に沿って切り取った断面に対応する部分が図示されている。
【００２３】
図４Ａを参照すれば、基板３００上の高密度領域Ａ及び低密度領域Ｂに、フィーチャ層（ｆｅａｔｕｒｅ  ｌａｙｅｒ）３１０及び第１マスク層３２０を順に形成し、前記第１マスク層３２０上に、複数の第１バッファ構造物３３０を形成する。本発明の実施形態で、前記基板３００は、シリコン基板のような通常の半導体基板からなりうる。
【００２４】
前記フィーチャ層３１０は、多様な材料のうち任意の材料から形成されうる。前記フィーチャ層３１０は、基板３００自体、例えば、半導体基板の活性領域、または他の領域を構成することができる。他の例で、前記フィーチャ層３１０は、導電膜または絶縁膜であり、例えば、金属、半導体または絶縁物質からなりうる。前記フィーチャ層３１０は、下部の基板または物質層（図示せず）に、パターンを定義するのに使われるマスク層を構成することができる。この場合、例えば、前記フィーチャ層３１０は、シリコン酸化膜、シリコン窒化膜またはそれらの組み合わせからなりうる。
【００２５】
図４Ａを続けて参照すれば、前記フィーチャ層３１０は、高密度領域Ａで、第１領域３１０Ａと第２領域３１０Ｂとを含む。第１領域３１０Ａと第２領域３１０Ｂは、それぞれ前記フィーチャ層３１０に、最終的に具現しようとする微細パターンのターゲット幅（ｔａｒｇｅｔ  ｗｉｄｔｈ）より少なくとも３倍広い幅を有する。第１領域３１０Ａと第２領域３１０Ｂは、交互に配置されうる。低密度領域Ｂで、前記フィーチャ層３１０は、前記高密度領域Ａに位置する第１領域３１０Ａ及び第２領域３１０から隔離している第３領域３１０Ｃを含むことができる。
【００２６】
前記ターゲット幅は、具現しようとする半導体素子の最小フィーチャサイズ（ｍｉｎｉｍｕｍ  ｆｅａｔｕｒｅ  ｓｉｚｅ）である１Ｆでありうる。そして、前記フィーチャ層３１０の第１領域３１０Ａ及び第２領域３１０Ｂは、それぞれ１Ｆより少なくとも３倍広い幅を有する。本例では、前記フィーチャ層３１０の第１領域３１０Ａ及び第２領域３１０Ｂが、それぞれ３Ｆの幅を有する場合を例に挙げて説明する。
【００２７】
前記第１マスク層３２０は、前記フィーチャ層３１０に対して、互いに異なるエッチング選択比を提供する材料からなりうる。例えば、前記第１マスク層３２０は、ポリシリコンからなりうる。
【００２８】
前記複数の第１バッファ構造物３３０は、高密度領域Ａにのみ前記第１マスク層３２０上に形成され、低密度領域Ｂでは、前記複数の第１バッファ構造物３３０が形成されない。前記複数の第１バッファ構造物３３０は、前記フィーチャ層３１０の第２領域３１０Ｂ上で、前記第２領域３１０Ｂと同じ幅（本例では、３Ｆの幅）を有し、前記第１マスク層３２０を覆うように形成されうる。前記複数の第１バッファ構造物３３０は、それらの間に、前記第１領域３１０Ａの幅と同じ幅（本例では、３Ｆの幅）の間隔を有して形成されうる。前記複数の第１バッファ構造物３３０間の複数の間隔を介して、第１マスク層３２０が３Ｆの幅程度に露出されうる。
【００２９】
前記複数の第１バッファ構造物３３０は、前記第１マスク層３２０に対して、互いに異なるエッチング選択比を提供する材料からなりうる。例えば、前記複数の第１バッファ構造物３３０は、ＡＣＬ（ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）、または炭素含有量が総重量を基準に、約８５〜９９重量％の比較的高い炭素含有量を有する炭化水素化合物またはその誘導体からなる膜（以下、「ＳＯＨ（ｓｐｉｎ−ｏｎ  ｈａｒｄｍａｓｋ）膜」という）からなりうる。
【００３０】
前記複数の第１バッファ構造物３３０をＳＯＨ膜で形成するための工程を例示すれば、次の通りである。まず、前記第１マスク層３２０上に、約１，０００〜５，０００Å厚の有機化合物層を形成する。このとき、必要によって、スピンコーティング（ｓｐｉｎ  ｃｏａｔｉｎｇ）工程または他の蒸着工程を利用することができる。
【００３１】
前記有機化合物は、フェニル、ベンゼンまたはフェナントレンのような芳香族環を含む炭化水素化合物またはその誘導体からなりうる。前記有機化合物は、その総重量を基準に、約８５〜９９重量％の比較的高い炭素含有量を有する物質からなりうる。
【００３２】
前記有機化合物層を、約１５０〜３５０℃の温度下で、一次ベーク（ｂａｋｅ）して、炭素含有膜を形成することができる。前記一次ベークは、約６０秒間行われうる。その後、前記炭素含有膜を、約３００〜５５０℃の温度下で、二次ベークして硬化させる。前記二次ベークは、約３０〜３００秒間行われうる。このように、前記炭素含有膜を二次のベーク工程によって硬化させることによって、前記炭素含有膜上に、他の膜質を形成するとき、約４００℃以上の比較的高温下で蒸着工程を行っても、蒸着工程中に、前記炭素含有膜に悪影響が及ばない。前記硬化された炭素含有膜を、フォトリソグラフィ工程を利用してパターニングし、前記複数の第１バッファ構造物３３０を形成することができる。
【００３３】
図４Ｂを参照すれば、高密度領域Ａ及び低密度領域Ｂで、前記複数の第１バッファ構造物３３０の露出された表面と、前記第１マスク層３２０の露出された表面とを覆うスペーサ層３４０を形成する。前記スペーサ層３４０は、高密度領域Ａ及び低密度領域Ｂで、均一な厚さを有する。例えば、前記スペーサ層３４０の厚みは、前記ターゲット幅（１Ｆ）と同一に設定されうる。
【００３４】
また、前記スペーサ層３４０は、前記複数の第１バッファ構造物３３０及び第１マスク層３２０それぞれに対して互いに異なるエッチング選択比を提供する材料からなりうる。例えば、前記スペーサ層３４０は、酸化膜からなりうる。基板３００上で、前記スペーサ層３４０を均一な厚さに形成させるために、ＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を利用することができる。特に、前記スペーサ層３４０をＡＬＤ工程で形成するにおいて、ＡＬＤ工程温度を、常温ないし約７５℃以下の温度に設定することができる。
【００３５】
図４Ｃを参照すれば、前記第１マスク層３２０の上面が露出されるまで、前記スペーサ層３４０をエッチバックし、高密度領域Ａで、前記複数の第１バッファ構造物３３０それぞれの両側壁を覆う複数のスペーサ３４０Ｓを形成する。前記複数のスペーサ３４０Ｓは、前記第１マスク層３２０の上面を、前記ターゲット幅（１Ｆ）と同程度の幅で覆うように形成されうる。
【００３６】
前記スペーサ層３４０をエッチングするために、例えば、メイン・エッチングガスとして、ＣｘＦｙガス（ｘ及びｙは、それぞれ１ないし１０の整数）、またはＣＨｘＦｙガス（ｘ及びｙは、それぞれ１ないし１０の整数）を使用することができる。または、前記メイン・エッチングガスに、Ｏ２ガス及びＡｒのうちから選択される少なくとも１つのガスを混合して使用することができる。ＣｘＦｙガスとしては、例えば、Ｃ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８またはＣ５Ｆ８を使用することができる。ＣＨｘＦｙガスとしては、例えば、ＣＨＦ３またはＣＨ２Ｆ２を使用することができる。ここで、前記エッチングガスに添加されるＯ２は、エッチング工程中に発生するポリマー副産物を除去する役割と、ＣｘＦｙエッチングガスを分解させる役割とを行う。また、前記エッチングガスに添加されるＡｒは、キャリアガスとして利用され、またイオン衝突（ｉｏｎ  ｂｏｍｂａｒｄｉｎｇ）を行わせる役割を行う。
【００３７】
前記スペーサ層３４０をエッチングするにあたり、エッチング・チャンバ（図示せず）内で、前記例示されたエッチングガスのうちから選択されるエッチングガスのプラズマを発生させ、前記プラズマ雰囲気でエッチングを行うことができる。または、場合によっては、前記エッチング・チャンバ内でプラズマを発生させずに、イオンエネルギーの無い状態で、前記選択されたエッチングガス雰囲気でエッチングを行うこともできる。例えば、前記スペーサマスク層３４０をエッチングするために、Ｃ４Ｆ６、ＣＨＦ３、Ｏ２及びＡｒの混合ガスをエッチングガスとして使用することができる。この場合、Ｃ４Ｆ６：ＣＨＦ３：Ｏ２：Ａｒの体積比を、およそ１：６：２：１４にするように、それぞれのガスを供給しつつ、約３０ｍＴｏｒｒの圧力下で、プラズマ方式の乾式エッチング工程を数秒ないし数十秒の間行うことができる。
【００３８】
図４Ｄを参照すれば、前記複数の第１バッファ構造物３３０を除去する。前記複数の第１バッファ構造物３３０の除去工程は、高密度領域Ａにある複数のスペーサ３４０Ｓ及び第１マスク層３２０のエッチングが抑制される条件下で行うことができる。前記複数の第１バッファ構造物３３０がＳＯＨ膜からなる場合、前記複数の第１バッファ構造物３３０を除去するために、例えば、アッシング（ａｓｈｉｎｇ）工程及びストリップ（ｓｔｒｉｐ）工程を利用することができる。または、前記複数の第１バッファ構造物３３０の構成材料によって、乾式エッチングまたは湿式エッチング工程を利用し、前記複数の第１バッファ構造物３３０を除去することもできる。
【００３９】
図４Ｅを参照すれば、前記複数のスペーサ３４０Ｓをエッチングマスクとして利用して、高密度領域Ａ及び低密度領域Ｂで、前記第１マスク層３２０をエッチングし、高密度領域Ａに、複数の第１マスクパターン３２０Ｐを形成する。図４Ｅで、高密度領域Ａに形成された複数の第１マスクパターン３２０Ｐは、「Ｅ」で表示された最外側第１マスクパターン３２０Ｐを含む。
【００４０】
前記複数の第１マスクパターン３２０Ｐは、それぞれターゲット幅（１Ｆ）と同じ幅を有する。前記複数の第１マスクパターン３２０Ｐ間の複数の間隔を介して、前記フィーチャ層３１０の上面のうち、前記第１領域３１０Ａ及び第２領域３１０Ｂが交互に露出される。本例で、前記複数の第１マスクパターン３２０Ｐ間の複数の間隔は、交互に配置される幅が１Ｆである間隔と、幅が３Ｆである間隔とを含む。前記複数の第１マスクパターン３２０Ｐが形成された後、低密度領域Ｂでは、前記フィーチャ層３１０の上面が完全に露出される。
【００４１】
図４Ｆを参照すれば、高密度領域Ａで、複数の第１マスクパターン３２０Ｐ間の複数の間隔を介して露出されるフィーチャ層３１０と、低密度領域Ｂで露出されているフィーチャ層３１０とを、その上面から第１深さＲ１程度にまで除去し、前記フィーチャ層３１０の上面に、低い表面部３１０Ｒを形成する。前記フィーチャ層３１０の上面に、低い表面部３１０Ｒを形成するために、乾式エッチング工程を行うことができる。
【００４２】
例えば、図４Ｅを参照して説明した前記第１マスク層３２０の乾式エッチング工程で、前記第１マスクパターン３２０Ｐが形成された後、続いて露出されたフィーチャ層３１０に対して過度にエッチングを行い、前記低い表面部３１０Ｒを形成させることができる。他の方法として、前記第１マスクパターン３２０Ｐが形成された後、前記低い表面部３１０Ｒを形成するための別途の乾式エッチング工程を行うこともできる。
【００４３】
本発明の実施形態で、前記低い表面部３１０Ｒの第１深さＲ１は、ターゲット幅（１Ｆ）と同じサイズを有する。しかし、本発明は、前記低い表面部３１０Ｒを形成せずとも実施することができ、その場合、前記低い表面部３１０Ｒの形成工程は、省略可能である。
【００４４】
図４Ｇを参照すれば、基板３００上の高密度領域Ａ及び低密度領域Ｂで、前記フィーチャ層３１０上に、前記複数の第１マスクパターン３２０Ｐの上面及び側壁と、前記低い表面部３１０Ｒとを覆う第２バッファ層３５０を形成する。前記第２バッファ層３５０を、均一な厚さに形成するために、ＡＬＤ工程を利用することができる。特に、前記第２バッファ層３５０をＡＬＤ工程で形成するにあたり、ＡＬＤ工程温度を、常温ないし約５００℃以下の温度に設定することができる。前記第２バッファ層３５０形成時の蒸着温度は、前記スペーサ層３４０（図４Ｂ）形成時の蒸着温度と同じであるか、あるいはそれよりもさらに高く設定されうる。
【００４５】
本発明の実施形態で、前記第２バッファ層３５０は、前記フィーチャ層３１０の構成材料と同じ材料からなりうる。例えば、前記第２バッファ層３５０は、シリコン酸化膜からなりうる。
【００４６】
図４Ｅを参照すれば、高密度領域Ａで、前記複数の第１マスクパターン３２０Ｐ間の複数の間隔は、幅が１Ｆである間隔と、幅が３Ｆである間隔とが交互に配置されている。従って、図４Ｇに例示されているように、前記第２バッファ層３５０がターゲット幅（１Ｆ）と同じ幅に形成される場合、前記複数の第１マスクパターン３２０Ｐ間の複数の間隔のうち幅が１Ｆである間隔では、前記フィーチャ層３１０の第１領域３１０Ａ上で互いに隣接する２個の第１マスクパターン３２０Ｐ間の空間が、前記第２バッファ層３５０によって完全に充填される。
【００４７】
そして、幅が３Ｆである間隔では、前記フィーチャ層３１０の第２領域３１０Ｂ上で、互いに隣接する２個の第１マスクパターン３２０Ｐ間の空間を一部のみ充填する。従って、フィーチャ層３１０の第２領域３１０Ｂ上では、互いに隣接する２個の第１マスクパターン３２０Ｐ間で、前記第２バッファ層３５０上にそれぞれ１個ずつ形成される複数のリセス空間３５４が残る。前記第２バッファ層３５０が、ターゲット幅（１Ｆ）と同じ幅に形成される場合、複数のリセス空間３５４は、それぞれ１Ｆの幅を有する。
【００４８】
図４Ｈを参照すれば、高密度領域Ａ及び低密度領域Ｂで、第２バッファ層３５０上に、第２マスク層３６０を形成する。前記第２マスク層３６０は、前記フィーチャ層３１０の第２領域３１０Ｂ上で、互いに隣接する２個の第１マスクパターン３２０Ｐ間の第２バッファ層３５０上にある複数のリセス空間３５４を完全に充填するように形成されうる。前記第２マスク層３６０は、前記第２バッファ層３５０に対して互いに異なるエッチング選択比を提供する材料からなりうる。例えば、前記第２マスク層３６０は、ポリシリコンからなりうる。
【００４９】
図４Ｉを参照すれば、高密度領域Ａで、前記第２バッファ層３５０の上面が露出されるように、前記第２マスク層３６０をエッチバックし、前記複数のリセス空間３５４に複数の第２マスクパターン３６０Ｐを形成する。このとき、前記複数のリセス空間３５４内に、前記第２マスク層３６０の物質を残存させられる。前記第２マスク層３６０のエッチバック工程時、結果として得られる複数の第２マスクパターン３６０Ｐの上面が、複数の第１マスクパターン３２０Ｐの上面と同一レベル上に位置するように調節することができる。
【００５０】
高密度領域Ａで、前記複数の第２マスクパターン３６０Ｐが形成された後、前記複数の第１マスクパターン３２０Ｐのうち、最外側第１マスクパターン３２０Ｐ（Ｅ）を覆う第２バッファ層３５０の側壁には、前記第２マスク層３６０の所望しない残留部分３６０Ｐ＿Ｘが残っている。図４Ｊを参照すれば、高密度領域Ａで、残留部分３６０Ｐ＿Ｘは露出させつつ、複数の第２マスクパターン３６０Ｐはいずれも覆う第３マスク層３６４を形成し、前記第３マスク層３６４及び前記第２バッファ層３５０をエッチングマスクとして利用し、前記露出された残留部分３６０Ｐ＿Ｘを除去する。
【００５１】
前記第３マスク層３６４は、フォトレジスト・パターンからなりうる。前記残留部分３６０Ｐ＿Ｘを除去するために、等方性エッチング工程を利用することができる。前記等方性エッチングは、湿式または乾式で行われうる。前記残留部分３６０Ｐ＿Ｘが除去されることによって、前記最外側第１マスクパターン３２０Ｐ（Ｅ）の最外側の側壁を覆っている第２バッファ層３５０が露出される。
【００５２】
図４Ｋを参照すれば、前記第３マスク層３６４を除去し、前記複数の第１マスクパターン３２０Ｐ及び複数の第２マスクパターン３６０Ｐのトリミング工程を行う。図示していないが、前記トリミング工程時に、複数の第１マスクパターン３２０Ｐ及び複数の第２マスクパターン３６０Ｐのうち不要な部分を除去することができる。
【００５３】
その後、高密度領域Ａ及び低密度領域Ｂで、前記第２バッファ層３５０を覆う第４マスク層３６６を形成し、前記第４マスク層３６６のうち低密度領域Ｂで、前記フィーチャ層３１０の第３領域３１０Ｃの上に位置する部分の上面を覆う第５マスクパターン３６８を形成する。
【００５４】
前記第４マスク層３６６は、前記第２バッファ層３５０及びフィーチャ層３１０に対して互いに異なるエッチング選択比を提供する物質からなりうる。例えば、前記第４マスク層３６６は、ＳＯＨ膜からなりうる。前記第５マスクパターン３６８は、前記第４マスク層３６６に対して互いに異なるエッチング選択比を提供する物質からなりうる。例えば、前記第５マスクパターン３６８は、フォトレジスト・パターンからなりうる。前記第５マスクパターン３６８は、ターゲット幅（１Ｆ）より広い幅を有する。
【００５５】
図４Ｌを参照すれば、前記第５マスクパターン３６８をエッチングマスクとして利用し、前記第４マスク層３６６を異方性エッチングし、前記フィーチャ層３１０の第３領域３１０Ｃ上で、第２バッファ層３５０を覆う第４マスクパターン３６６Ｐを形成する。前記第４マスクパターン３６６Ｐは、ターゲット幅（１Ｆ）より広い幅を有する。
【００５６】
図４Ｍを参照すれば、複数の第１マスクパターン３２０Ｐ、複数の第２マスクパターン３６０Ｐ及び第４マスクパターン３６６Ｐをエッチングマスクとして利用し、前記第２バッファ層３５０をエッチングして除去し、続いて前記第２バッファ層３５０が除去されることによって露出される下部のフィーチャ層３１０をエッチングし、複数のフィーチャパターン３１０Ｐを形成する。
【００５７】
前記複数のフィーチャパターン３１０Ｐは、高密度領域Ａで、ターゲット幅（１Ｆ）と同じ間隔を挟んで、ターゲット幅（１Ｆ）と同じ幅に形成された複数の第１フィーチャパターン３１０Ｐ１と、低密度領域Ｂで、ターゲット幅（１Ｆ）より幅広に形成された第２フィーチャパターン３１０Ｐ２とを含む。前記複数のフィーチャパターン３１０Ｐは、図３で例示した半導体素子２００の複数のラインパターン２１０及び幅広パターン２２０を構成することができる。図４Ｍでは、前記複数のフィーチャパターン３１０Ｐ上に、第２バッファ層３５０、複数の第１マスクパターン３２０Ｐ、複数の第２マスクパターン３６０Ｐ及び第４マスクパターン３６６Ｐの残留層が残っているように図示されている。前記残留層は、必要によって除去されうる。
【００５８】
図示していないが、本例による半導体素子のパターン形成方法によれば、場合によっては、前記複数の第１フィーチャパターン３１０Ｐ１は、高密度領域Ａで、それぞれ同じ幅を有さないこともある。例えば、図４Ｌの工程まで行われる間、経る工程での工程雰囲気条件によって、図４Ｌに例示された断面構造とは若干異なる断面構造を有する結果物が得られることもある。特に、図４Ｌの工程後で得られる結果物で、高密度領域Ａに形成される前記第２バッファ層３５０が、図４Ｌに例示されているような断面プロファイルとは異なるように、その上面に形成された一部段差部分（特に、複数の第２マスクパターン３６０Ｐが形成された部分に隣接している段差部分）で面取りされたプロファイルが得られることもある。その場合、複数の第１マスクパターン３２０Ｐ及び複数の第２マスクパターン３６０Ｐそれぞれの間の空間に残っている第２バッファ層３５０の高さがその位置によって異なる。
【００５９】
また、図４Ｌの工程まで行われる間に経る工程での工程雰囲気条件によって、複数の第２マスクパターン３６０Ｐを形成した後で得られた結果物において、複数の第２マスクパターン３６０Ｐの上面の高さが、前記複数の第１マスクパターン３２０Ｐの上面の高さと同一レベルにならないこともある。従って、図４Ｌの結果物から、複数の第１マスクパターン３２０Ｐ及び複数の第２マスクパターン３６０Ｐをエッチングマスクとして利用して、第２バッファ層３５０をエッチングし、次に、下部のフィーチャ層３１０をエッチングしたとき、結果として得られる複数の第１フィーチャパターン３１０Ｐ１の断面プロファイルに影響を及ぼすことになる。
【００６０】
例えば、複数の第１フィーチャパターン３１０Ｐ１のうち互いに隣接する２個の第１フィーチャパターン３１０Ｐ１の断面プロファイルが、互いに線対称形状を有する。他の例で、前記複数の第１フィーチャパターン３１０Ｐ１のうち一部の第１フィーチャパターン３１０Ｐ１は、基板３００の延在方向に対して垂直に近いプロファイルの側壁を有する一方、他の一部の第１フィーチャパターン３１０Ｐ１は、基板３００の主面に対する垂線から所定の傾斜角を有するように傾斜をなすことがある。または、互いに隣接する２個の第１フィーチャパターン３１０Ｐ１の幅が互いに異なることもあり、複数の第１フィーチャパターン３１０Ｐ１間の間隔が一定ではなくなることもある。
【００６１】
図５Ａないし図５Ｌは、本発明の他の実施形態によって、バッファ層を利用した半導体素子の微細パターン形成方法を説明するために、図３の集積回路の一部をパターニングするための段階を工程順序によって図示した断面図である。図５Ａないし図５Ｌで、高密度領域Ａには、図３のＸ１−Ｘ１’線に沿って切り取った断面に対応する部分が図示されており、低密度領域Ｂには、図３のＸ２−Ｘ２’線に沿って切り取った断面に対応する部分が図示されている。図５Ａないし図５Ｌにおいて、図４Ａないし図４Ｍと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のために、それらについての詳細な説明は省略する。
【００６２】
図５Ａを参照すれば、基板４００上の高密度領域Ａ及び低密度領域Ｂに、フィーチャ層４１０及び第１マスク層４２０を順に形成し、前記第１マスク層４２０上に、複数の第１バッファ構造物４３０を形成する。前記基板４００は、シリコン基板のような通常の半導体基板からなりうる。
【００６３】
前記フィーチャ層４１０及び第１マスク層４２０についての詳細な事項は、図４Ａを参照して、フィーチャ層３１０について説明した通りである。高密度領域Ａで、前記フィーチャ層４１０は、第１領域４１０Ａと第２領域４１０Ｂとを含む。前記第１領域４１０Ａと第２領域４１０Ｂは、前記フィーチャ層４１０に最終的に具現しようとする微細パターンのターゲット幅より少なくとも３倍広い幅を有する。前記第１領域４１０Ａと第２領域４１０Ｂは、交互に配置されうる。低密度領域Ｂで、前記フィーチャ層４１０は、前記高密度領域Ａに位置する第１領域４１０Ａ及び第２領域４１０から隔離している第３領域４１０Ｃを含む。
【００６４】
本実施形態で、前記フィーチャ層４１０の第１領域４１０Ａ及び第２領域４１０Ｂは、それぞれ最小フィーチャサイズである１Ｆより少なくとも３倍広い幅を有する。本例では、前記フィーチャ層４１０の第１領域４１０Ａは、５Ｆの幅を有し、第２領域４１０Ｂは、３Ｆの幅を有する場合を例にとって説明する。前記複数の第１バッファ構造物４３０は、高密度領域Ａでのみ前記第１マスク層４２０上に形成され、低密度領域Ｂでは前記複数の第１バッファ構造物４３０が形成されない。
【００６５】
前記複数の第１バッファ構造物４３０は、前記フィーチャ層４１０の第２領域４１０Ｂ上で、前記第２領域４１０Ｂと同じ幅（本例では、３Ｆの幅）を有し、前記第１マスク層４２０を覆うように形成されうる。前記複数の第１バッファ構造物４３０は、それらの間に、前記第１領域４１０Ａの幅と同じ幅（本例では、５Ｆの幅）の間隔を有して形成され、前記複数の第１バッファ構造物４３０間の複数の間隔は、前記フィーチャ層４１０の第１領域４１０Ａ上に位置する。前記複数の第１バッファ構造物４３０間の複数の間隔を介して、第１マスク層４２０が５Ｆの幅程度にまで露出されうる。前記複数の第１バッファ構造物４３０を構成する材料についての詳細な事項は、図４Ａを参照して、複数の第１バッファ構造物３３０について説明した通りである。
【００６６】
図５Ｂを参照すれば、高密度領域Ａ及び低密度領域Ｂで、前記複数の第１バッファ構造物４３０の露出された表面と、前記第１マスク層４２０の露出された表面とを覆うスペーサ層４４０を形成する。前記スペーサ層４４０は、高密度領域Ａ及び低密度領域Ｂで、均一な厚さを有する。前記スペーサ層４４０の厚みは、前記ターゲット幅（１Ｆ）と同一に設定されうる。前記スペーサ層４４０についての詳細な事項は、図４Ｂを参照して、スペーサ層３４０について説明した通りである。
【００６７】
図５Ｃを参照すれば、前記第１マスク層４２０の上面が露出されるまで、前記スペーサ層４４０をエッチバックし、高密度領域Ａで、前記複数の第１バッファ構造物４３０それぞれの両側壁を覆う複数のスペーサ４４０Ｓを形成する。前記複数のスペーサ４４０Ｓは、前記第１マスク層３２０の上面を、前記ターゲット幅（１Ｆ）と同程度の幅の領域を覆うように形成されうる。
【００６８】
図５Ｄを参照すれば、図４Ｄを参照して説明したような方法で、前記複数の第１バッファ構造物４３０を除去する。図５Ｅを参照すれば、図４Ｅを参照して説明したような方法で、前記複数のスペーサ４４０Ｓをエッチングマスクとして利用して、高密度領域Ａ及び低密度領域Ｂで、前記第１マスク層４２０をエッチングし、高密度領域Ａに複数の第１マスクパターン４２０Ｐを形成する。図５Ｅで、高密度領域Ａに形成された複数の第１マスクパターン４２０Ｐは、「（Ｅ）」で表示された最外側第１マスクパターン４２０Ｐ（Ｅ）を含む。
【００６９】
前記複数の第１マスクパターン４２０Ｐは、それぞれターゲット幅（１Ｆ）と同じ幅を有する。前記複数の第１マスクパターン４２０Ｐ間の複数の間隔を介して、前記フィーチャ層４１０の上面のうち、前記第１領域４１０Ａ及び第２領域４１０Ｂが交互に露出される。本例で、前記複数の第１マスクパターン４２０Ｐ間の複数の間隔は、それぞれ３Ｆの幅を有する。前記複数の第１マスクパターン４２０Ｐが形成された後、低密度領域Ｂでは、前記フィーチャ層４１０の上面が完全に露出される。
【００７０】
図５Ｆを参照すれば、図４Ｆを参照して説明したところと類似した方法で、高密度領域Ａと低密度領域Ｂとで、露出されているフィーチャ層４１０を、その上面から第１深さＲ１程度にまで除去し、前記フィーチャ層４１０の上面に、低い表面部４１０Ｒを形成する。前記低い表面部４１０Ｒの第１深さＲ１は、ターゲット幅（１Ｆ）と同じサイズを有する。しかし、本発明は、前記低い表面部４１０Ｒ無しでも実施されることができ、その場合、前記低い表面部４１０Ｒの形成工程は省略されうる。
【００７１】
図５Ｇを参照すれば、基板４００上の高密度領域Ａ及び低密度領域Ｂで、前記フィーチャ層４１０上に、前記複数の第１マスクパターン４２０Ｐの上面及び側壁と、前記低い表面部４１０Ｒとを覆う第２バッファ層４５０を均一な厚さに形成する。前記第２バッファ層４５０形成のための具体的な材料及び方法は、図４Ｇを参照して、第２バッファ層３５０の形成方法について説明したところを参照する。
【００７２】
高密度領域Ａで、前記複数の第１マスクパターン４２０Ｐ間の複数の間隔は、それぞれ３Ｆの均一な幅を有する。従って、図５Ｇに例示されているように、前記第２バッファ層４５０が、ターゲット幅（１Ｆ）と同じ幅に形成される場合、前記フィーチャ層４１０の第１領域４１０Ａ及び第２領域４１０Ｂ上で、前記複数の第１マスクパターン４２０Ｐのうち、互いに隣接する２個の第１マスクパターン４２０Ｐ間の空間が、前記第２バッファ層４５０によって一部だけ充填され、互いに隣接する２個の第１マスクパターン４２０Ｐ間で、前記第２バッファ層４５０上には、それぞれリセス空間４５４が残る。前記第２バッファ層４５０が、ターゲット幅（１Ｆ）と同じ幅に形成される場合、複数のリセス空間４５４は、それぞれ１Ｆの幅を有する。
【００７３】
図５Ｈを参照すれば、高密度領域Ａ及び低密度領域Ｂで、第２バッファ層４５０上に、第２マスク層４６０を形成する。前記第２マスク層４６０は、前記フィーチャ層４１０の第１領域４１０Ａ及び第２領域４１０Ｂ上で、互いに隣接する２個の第１マスクパターン４２０Ｐ間の第２バッファ層４５０上にある複数のリセス空間４５４を、完全に充填するように形成されうる。前記第２マスク層４６０についての詳細な事項は、図４Ｈを参照して第２マスク層３６０について説明した通りである。
【００７４】
図５Ｉを参照すれば、高密度領域Ａで、前記第２バッファ層４５０の上面が露出されるように、前記第２マスク層４６０をエッチバックし、前記複数のリセス空間４５４に、複数の第２マスクパターン４６０Ｐを形成する。前記第２マスク層４６０のエッチバック工程時、結果として得られる複数の第２マスクパターン４６０Ｐの上面が、複数の第１マスクパターン４２０Ｐの上面と同一レベル上に位置するように調節することができる。
【００７５】
高密度領域Ａで、前記複数の第２マスクパターン４６０Ｐが形成された後、前記複数の第１マスクパターン４２０Ｐにおいて、最外側第１マスクパターン４２０Ｐ（Ｅ）を覆う第２バッファ層４５０の側壁には、前記第２マスク層４６０の所望しない残留部分４６０Ｐ＿Ｘが残っている。図５Ｊを参照すれば、図４Ｊを参照して説明したような方法で、高密度領域Ａで、残留部分４６０Ｐ＿Ｘは露出させつつ、複数の第２マスクパターン４６０Ｐをいずれも覆う第３マスク層４６４を形成し、前記第３マスク層４６４及び前記第２バッファ層４５０をエッチングマスクとして利用し、前記露出された残留部分４６０Ｐ＿Ｘを除去する。
【００７６】
図５Ｋを参照すれば、図４Ｋ及び図４Ｌを参照して説明したような方法で、前記第３マスク層４６４を除去した後、フィーチャ層４１０の第３領域４１０Ｃ上で、前記第２バッファ層４５０を覆う第４マスクパターン４６６Ｐを形成する。前記第４マスクパターン４６６Ｐは、図４Ｌに例示された第４マスクパターン３６６Ｐに対応しうる。前記第４マスクパターン４６６Ｐは、ターゲット幅（１Ｆ）より広い幅を有する。
【００７７】
図示していないが、前記第４マスクパターン４６６Ｐを形成する前に、前記複数の第１マスクパターン４２０Ｐ及び複数の第２マスクパターン４６０Ｐにおいて、不要な部分を除去するためのトリミング工程を行うことができる。
【００７８】
図５Ｌを参照すれば、図４Ｍを参照して説明したような方法で、複数の第１マスクパターン４２０Ｐ、複数の第２マスクパターン４６０Ｐ及び第４マスクパターン４６６Ｐをエッチングマスクとして利用し、前記第２バッファ層４５０及びフィーチャ層４１０を順にエッチングし、複数のフィーチャパターン４１０Ｐを形成する。前記フィーチャパターン４１０Ｐは、高密度領域Ａで、複数の第１フィーチャパターン４１０Ｐ１を有し、低密度領域Ｂで、第２フィーチャパターン４１０Ｐ２を有する。前記第１フィーチャパターン４１０Ｐ１は、それぞれターゲット幅（１Ｆ）と同じ間隔を挟んで、ターゲット幅（１Ｆ）と同じ幅に形成される。前記第２フィーチャパターン４１０Ｐ２は、ターゲット幅（１Ｆ）より広い幅を有する。
【００７９】
前記複数のフィーチャパターン４１０Ｐは、図３で例示した半導体素子２００の複数のラインパターン２１０及び幅広パターン２２０を構成することができる。図５Ｌでは、前記複数のフィーチャパターン４１０Ｐ上に、第２バッファ層４５０、複数の第１マスクパターン４２０Ｐ、複数の第２マスクパターン４６０Ｐ及び第４マスクパターン４６６Ｐの残留層が残存しているように図示されている。前記残留層は、必要によって除去されうる。
【００８０】
図示していないが、本例による半導体素子のパターン形成方法によれば、場合によっては、前記複数の第１フィーチャパターン４１０Ｐ１は、高密度領域Ａで、それぞれ同じ幅を有さないこともある。例えば、図５Ｋの工程まで行われる間に経る工程での工程雰囲気条件によって、図５Ｋに例示された断面構造とは若干異なる断面構造を有する結果物が得られることもある。特に、図５Ｋの工程後に得られる結果物で、高密度領域Ａに形成される前記第２バッファ層４５０が、図５Ｋに例示したような断面プロファイルとは異なるように、その上面に形成されていると共に一部に段差が設けられた部分（特に、複数の第２マスクパターン４６０Ｐが形成された部分に隣接している段差部分）において、面取りされたプロファイルが得られることもある。その場合、複数の第１マスクパターン４２０Ｐ及び複数の第２マスクパターン４６０Ｐそれぞれの間の空間に残っている第２バッファ層４５０の高さが、その位置によって異なる。
【００８１】
また、図５Ｋの工程まで行われる間に経る工程での工程雰囲気条件によって、複数の第２マスクパターン４６０Ｐを形成した後で得られた結果物で、複数の第２マスクパターン４６０Ｐの上面の高さが、前記複数の第１マスクパターン４２０Ｐの上面の高さと同一レベルにならないこともある。従って、図５Ｋの結果物から、複数の第１マスクパターン４２０Ｐ及び複数の第２マスクパターン４６０Ｐをエッチングマスクとして利用して、第２バッファ層４５０をエッチングし、次に、下部のフィーチャ層４１０をエッチングした時、結果として得られる複数の第１フィーチャパターン４１０Ｐ１の断面プロファイルに影響を及ぼすことになる。
【００８２】
例えば、複数の第１フィーチャパターン４１０Ｐ１において、互いに隣接する２個の第１フィーチャパターン４１０Ｐ１の断面プロファイルが、互いに線対称形状を有する。他の例で、前記複数の第１フィーチャパターン４１０Ｐ１のうち一部の第１フィーチャパターン４１０Ｐ１は、基板４００の延在方向に対して、垂直に近いプロファイルの側壁を有する一方、他の一部の第１フィーチャパターン４１０Ｐ１は、基板４００の主面に対して垂線から所定の傾斜角を有するように傾斜面をなすことがある。または、互いに隣接する２個の第１フィーチャパターン４１０Ｐ１の幅が互いに異なることもあり、複数の第１フィーチャパターン４１０Ｐ１間の間隔が一定ではなくなることもある。
【００８３】
図６Ａないし図６Ｄは、本発明のさらに他の実施形態によって、複数の導電パターン５１０Ｐ（図６Ｄ）のような集積回路構造をパターニングするための段階を工程順序によって図示した断面図である。このような導電性パターン５１０Ｐは、図４Ａないし図４Ｍを参照して説明したところと類似して製造されたフィーチャパターン３１０Ｐを利用して、基板５００上に形成される。
【００８４】
図６Ａないし図６Ｄにおいて、図４Ａないし図４Ｍと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のためにそれらについての詳細な説明は省略する。
【００８５】
図６Ａを参照すれば、基板５００は、高密度領域Ａ及び低密度領域Ｂを含む。高密度領域Ａ及び低密度領域Ｂで、基板５００上に導電ライン形成に必要な導電層５１０を形成し、前記導電層５１０上に、ハードマスク層５２０を形成する。そして、図４Ａを参照して説明したような方法で、高密度領域Ａ及び低密度領域Ｂで、前記ハードマスク層５２０上に、フィーチャ層３１０、第１マスク層３２０及び複数の第１バッファ構造物３３０を順に形成する。
【００８６】
前記基板５００は、シリコン基板のような通常の半導体基板からなりうる。前記導電層５１０は、ドーピングされたポリシリコン、金属、金属窒化物、またはそれらの組み合わせからなりうる。例えば、前記導電層５１０からワードラインを形成する場合、前記導電層５１０は、ＴａＮ、ＴｉＮ、Ｗ、ＨｆＮ及びタングステンシリサイドからなる群から選択されるいずれか一つ、またはそれらの組み合わせからなる導電物質を含むことができる。または、前記導電層５１０からビットラインを形成する場合、前記導電層５１０は、ドーピングされたポリシリコンまたは金属からなりうる。
【００８７】
前記ハードマスク層５２０は、単一層からなりうる。または、前記ハードマスク層５２０は、所定のエッチング条件下で、互いに異なるエッチング特性を有する２層以上の複数のハードマスク層が積層された多重層構造を有することもできる。前記ハードマスク層５２０は、酸化膜、窒化膜、またはそれらの組み合わせからなりうる。例えば、前記フィーチャ層３１０が酸化膜からなる場合、前記ハードマスク層５２０は、窒化膜またはポリシリコン膜からなりうる。しかし、本発明は、これらに限定されるものではない。前記ハードマスク層５２０及びフィーチャ層３１０は、所定のエッチング条件に対して互いに異なるエッチング選択比を有する物質からなればよい。
【００８８】
図６Ｂを参照すれば、基板５００の高密度領域Ａ及び低密度領域Ｂで、図４Ｂないし図４Ｍを参照して説明したような一連の工程を行い、前記ハードマスク層５２０上に、複数のフィーチャパターン３１０Ｐを形成する。前記複数のフィーチャパターン３１０Ｐは、高密度領域Ａで、第１フィーチャパターン３１０Ｐ１を有し、低密度領域Ｂで、第２フィーチャパターン３１０Ｐ２を有する。前記第１フィーチャパターン３１０Ｐ１それぞれは、ターゲット幅（１Ｆ）と同じ間隔を挟んでターゲット幅（１Ｆ）と同じ幅に形成される。前記第２フィーチャパターン３１０Ｐ２は、ターゲット幅（１Ｆ）より幅広に形成される。
【００８９】
図６Ｃを参照すれば、高密度領域Ａ及び低密度領域Ｂで、前記複数のフィーチャパターン３１０Ｐをエッチングマスクとして利用し、前記ハードマスク層５２０をエッチングし、複数のハードマスク・パターン５２０Ｐを形成する。図６Ｄを参照すれば、前記複数のハードマスク・パターン５２０Ｐをエッチングマスクとして利用し、前記導電層５１０をエッチングして、複数の導電パターン５１０Ｐを形成する。
【００９０】
前記複数の導電パターン５１０Ｐは、高密度領域Ａで、複数の第１導電パターン５１０Ｐ１を有し、低密度領域Ｂで、複数の第２導電パターン５１０Ｐ２を有する。前記第１導電パターン５１０Ｐ１それぞれは、ターゲット幅（１Ｆ）と同じ間隔を挟んで、ターゲット幅（１Ｆ）と同じ幅に形成される。前記第２導電パターン５１０Ｐ２は、ターゲット幅（１Ｆ）より幅広に形成される。前記複数の導電パターン５１０Ｐの複数の第１導電パターン５１０Ｐ１及び第２導電パターン５１０Ｐ２は、それぞれ図３で例示した半導体素子２００の複数のラインパターン２１０及び幅広パターン２２０を構成することができる。
【００９１】
図示していないが、図６Ａないし図６Ｄを参照して説明した実施形態による半導体素子のパターン形成方法によれば、場合によっては、前記複数の第１導電パターン５１０Ｐ１は、高密度領域Ａで、それぞれ同じ幅を有さないこともある。例えば、図６Ｂの工程まで行われる間に経る工程での工程雰囲気条件によって、図６Ｂに例示された断面構造とは若干異なる断面構造を有する結果物が得られることもある。特に、実施形態で、図４Ａないし図４Ｍを参照して説明した通り、工程雰囲気条件によって、図６Ｂに例示された複数の第１フィーチャパターン３１０Ｐ１の断面プロファイルが変わることがあり、それによって、複数の第１フィーチャパターン３１０Ｐ１をエッチングマスクとして利用するエッチング工程の結果として形成される複数のハードマスク・パターン５２０Ｐ及び複数の第１導電パターン５１０Ｐ１の断面形状が、図６Ｄに例示したところと異なることもある。
【００９２】
例えば、複数の第１導電パターン５１０Ｐ１のうち、互いに隣接する２個の第１導電パターン５１０Ｐ１の断面プロファイルが、互いに線対称形状を有する。他の例で、前記複数の第１導電パターン５１０Ｐ１のうち、一部の第１導電パターン５１０Ｐ１は、基板５００の延在方向に対して、垂直に近いプロファイルの側壁を有する一方、他の一部の第１導電パターン５１０Ｐ１は、基板５００の主面に対して、垂線から所定の傾斜角を有するように傾斜面をなすことがある。または、互いに隣接する２個の第１導電パターン５１０Ｐ１の幅が互いに異なることもあり、複数の第１導電パターン５１０Ｐ１間の間隔が、一定ではなくなることもある。
【００９３】
図６Ａないし図６Ｄを参照して説明した実施形態では、基板５００上に、複数の導電パターン５１０Ｐを形成するために、図４Ａないし図４Ｍを参照して説明した実施形態を利用する説明をしたが、本発明は、それらに制限されるものではない。本発明の思想の範囲内で、図５Ａないし図５Ｌを参照して説明した実施形態を利用し、前記複数の導電パターン５１０Ｐを形成することもできる。
【００９４】
図７Ａないし図７Ｅは、本発明のさらに他の実施形態によって、半導体基板に、図７Ｄのトレンチ６１０Ｔをパターニングするための段階を工程順序によって図示した断面図である。このようなトレンチ６１０Ｔは、図４Ａないし図４Ｍによって形成されるフィーチャパターン３１０Ｐを利用し、基板６００の素子分離領域を形成するためのものである。
【００９５】
図７Ａないし図７Ｅにおいて、図４Ａないし図４Ｍと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のために、それらについての詳細な説明は省略する。
【００９６】
図７Ａを参照すれば、前記基板６００は、高密度領域Ａ及び低密度領域Ｂを含む。前記基板６００の高密度領域Ａ及び低密度領域Ｂ上に、パッド酸化膜６０２を形成する。そして、前記パッド酸化膜６０２上に、ハードマスク層６０４を形成する。そして、図４Ａを参照して説明したような方法で、高密度領域Ａ及び低密度領域Ｂで、前記ハードマスク層６０４上に、フィーチャ層３１０、第１マスク層３２０及び複数の第１バッファ構造物３３０を順に形成する。
【００９７】
前記基板６００は、シリコン基板のような通常の半導体基板からなりうる。前記ハードマスク層６０４は、単一層からなりうる。または、前記ハードマスク層６０４は、所定のエッチング条件下で、互いに異なるエッチング特性を有する２層以上の複数のハードマスク層が積層された多重層構造を有することもできる。例えば、前記ハードマスク層６０４は、シリコン窒化膜、シリコン酸化膜、またはそれらの組み合わせからなりうる。
【００９８】
図７Ｂを参照すれば、基板６００の高密度領域Ａ及び低密度領域Ｂで、図４Ｂないし図４Ｍを参照して説明したような一連の工程を行い、前記ハードマスク層６０４上に、複数のフィーチャパターン３１０Ｐを形成する。前記フィーチャパターン３１０Ｐは、高密度領域Ａで、複数の第１フィーチャパターン３１０Ｐ１を含み、低密度領域Ｂで、第２フィーチャパターン３１０Ｐ２を含む。前記第１フィーチャパターン３１０Ｐ１は、それぞれターゲット幅（１Ｆ）と同じ間隔を挟んで、ターゲット幅（１Ｆ）と同じ幅に形成される。前記第２フィーチャパターン３１０Ｐ２は、ターゲット幅（１Ｆ）より幅広に形成される。
【００９９】
図７Ｃを参照すれば、高密度領域Ａ及び低密度領域Ｂで、前記複数のフィーチャパターン３１０Ｐをエッチングマスクとして利用し、前記ハードマスク層６０４をエッチングし、複数のハードマスク・パターン６０４Ｐを形成する。図７Ｄを参照すれば、高密度領域Ａ及び低密度領域Ｂで、前記複数のハードマスク・パターン６０４Ｐをエッチングマスクとして使用して露出された前記パッド酸化膜６０２及び基板６００をエッチングし、前記基板６００に複数のトレンチ６１０Ｔを形成する。
【０１００】
前記複数のトレンチ６１０Ｔは、高密度領域Ａで、複数の第１トレンチ６１０Ｔ１を含み、低密度領域Ｂで、複数の第２トレンチ６１０Ｔ２を含む。前記第１トレンチ６１０Ｔ１は、複数の活性領域６００Ａ間に形成される。前記第１トレンチ６１０Ｔ１及び活性領域６００Ａは、それぞれターゲット幅（１Ｆ）を有する。前記第２トレンチ６１０Ｔ２は、複数の活性領域６００Ｂ間に形成される。前記第２トレンチ６１０Ｔ２及び活性領域６００Ｂは、それぞれターゲット幅（１Ｆ）よりさらに広い幅を有する。
【０１０１】
図７Ｅを参照すれば、前記複数のトレンチ６１０Ｔを埋め込む絶縁物質において、素子分離膜６２０Ｉが形成される。前記素子分離膜６２０Ｉは、高密度領域Ａで、複数の第１素子分離膜６２０Ｉ１を含み、低密度領域Ｂで、複数の第２素子分離膜６２０Ｉ２を含む。前記第１素子分離膜６２０Ｉ１は、ターゲット幅（１Ｆ）で、前記活性領域６００Ａ間に形成される。前記第２素子分離膜６２０Ｉ２は、ターゲット幅（１Ｆ）よりさらに幅広であり、前記活性領域６００Ｂ間に形成される。
【０１０２】
高密度領域Ａでの活性領域６００Ａは、図３で例示した半導体素子２００の複数のラインパターン２１０を構成することができる。そして、低密度領域Ｂでの活性領域６００Ｂは、図３で例示した半導体素子２００の幅広パターン２２０を構成することができる。
【０１０３】
図示していないが、図７Ａないし図７Ｅを参照して説明した実施形態による半導体素子のパターン形成方法によれば、場合によっては、前記複数の第１トレンチ６１０Ｔ１は、高密度領域Ａで、それぞれ同じ幅を有さないこともある。例えば、図７Ｂの工程まで行われる間に経る工程での工程雰囲気条件によって、図７Ｂに例示された断面構造とは若干異なる断面構造を有する結果物が得られることもある。特に、実施形態で、図４Ａないし図４Ｍを参照して説明した通り、工程雰囲気条件によって、図７Ｂに例示された複数の第１フィーチャパターン３１０Ｐ１の断面プロファイルが変わることがあり、それによって、複数の第１フィーチャパターン３１０Ｐ１をエッチングマスクとして利用するエッチング工程の結果として形成される複数のハードマスク・パターン６０４Ｐ及び複数の第１トレンチ６１０Ｔ１の断面形状が、図７Ｄに例示したところと異なることもある。
【０１０４】
例えば、複数の第１トレンチ６１０Ｔ１のうち、互いに隣接する２個の第１トレンチ６１０Ｔ１の断面プロファイルが、互いに線対称形状を有する。他の例で、前記複数の第１トレンチ６１０Ｔ１のうち、一部の第１トレンチ６１０Ｔ１は、その両側壁が相互対称形状を有さないこともある。または、互いに隣接する２個の第１トレンチ６１０Ｔ１の幅が互いに異なることもあり、複数の第１トレンチ６１０Ｔ１間の間隔が一定ではなくなることもある。
【０１０５】
図７Ａないし図７Ｅを参照して説明した実施形態では、基板６００に、複数の活性領域６００Ａ，６００Ｂを定義するために、図４Ａないし図４Ｍを参照して説明した実施形態を利用すると説明したが、本発明は、これに制限されるものではない。図７Ｅの集積回路構造を形成しようとするとき、図５Ａないし図５Ｌを参照して説明した実施形態を利用することもできる。
【０１０６】
図８は、本発明の実施形態による半導体素子の導電構造物を示す平面図である。このような半導体素子は、前記本発明の実施形態のようなバッファ構造物及びバッファ層を利用する微細パターン形成方法で製造されうる。
【０１０７】
図８は、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃの一部のレイアウトが図示されている。前記メモリセル領域８００Ａは、ＮＡＮＤフラッシュ・メモリ素子のようなメモリ素子をその中に有する。前記接続領域８００Ｂは、メモリセル領域８００Ａのセルアレイを構成する複数の導電ラインを連結させるためのものである。前記導電ラインは、メモリセル領域８００Ａのセルアレイのワードラインまたはビットラインでありうる。前記接続領域８００Ｂは、このような導電ラインと、例えば、デコーダのような外部回路（図示せず）に連結させる。周辺回路領域８００Ｃには、周辺回路用導電パターン８７０が形成されている。
【０１０８】
図８を参照すれば、前記メモリセル領域８００Ａには、複数のメモリセル・ブロック８４０が形成されている。図８には、１個のメモリセル・ブロック８４０だけが図示されている。前記メモリセル・ブロック８４０には、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとの間に、セル・ストリング１０（図２参照）を構成する複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５が、第１方向（例えば、ｘ方向と同じ）に相互平行して延びている。前記複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５は、それぞれ前記メモリセル領域８００Ａから接続領域８００Ｂまで延びている。
【０１０９】
前記複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５を外部回路（図示せず）に連結させるために、（図８に点線で表示された）各コンタクト・パッド８１８，８２８，８３８が、前記接続領域８００Ｂにおいて、各導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５と連結される。例えば、各コンタクト・パッドは、前記各導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５に一体に形成される。
【０１１０】
前記複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５は、同一平面上に形成され、３本の導電ラインからそれぞれなる複数の導電ライングループＭＧ１，ＭＧ２，…，ＭＧ２１，ＭＧ２２を含む。前記複数の導電ライングループＭＧ１，ＭＧ２，…，ＭＧ２１，ＭＧ２２は、それぞれ第１導電ライン８１０及び第２導電ライン８２０と、それらの間に位置する第３導電ライン８３０とを含む。
【０１１１】
図８には、１個のメモリセル・ブロック８４０に、２２個の導電ライングループが含まれているように例示されている。しかし、本発明はこれに限定されるものではない。本発明の技術的思想の範囲内で、１個のメモリセル・ブロック８４０に含まれる導電ライングループの数は、特別に制限されるものではなく、２２個より少ない、または多い数の導電ライングループが含まれうる。
【０１１２】
１導電ライン８１０は、メモリセル領域８００Ａから接続領域８００Ｂまで、第１方向（図８でｘ方向）に延在している第１ラインパターン８１２と、接続領域８００Ｂで、前記第１ラインパターン８１２の一端から、前記第１方向と異なる方向（Ｙ軸方向のような垂直方向）に延在している第１分岐ラインパターン８１４とを含む。
【０１１３】
第２導電ライン８２０は、メモリセル領域８００Ａから接続領域８００Ｂまで、前記第１ラインパターン８１２と平行して延びている第２ラインパターン８２２と、接続領域８００Ｂで、前記第２ラインパターン８２２の一端から前記第１方向と異なる方向（Ｙ軸方向のような垂直方向）に延在している第２分岐ラインパターン８２４とを含む。
【０１１４】
第３導電ライン８３０は、前記第１ラインパターン８１２と前記第２ラインパターン８２２との間で、それらと平行して延びている第３ラインパターン８３２と、前記第１分岐ラインパターン８１４と前記第２分岐ラインパターン８２４との間で、前記第３ラインパターン８３２の一端から前記第１方向とは異なる方向（Ｙ軸方向のような垂直方向）に延在する第３分岐ラインパターン８３４とを含む。
【０１１５】
前記第３分岐ラインパターン８３４は、前記第１分岐ラインパターン８１４より短く、前記第２分岐ラインパターン８２４より短い。本発明の実施形態で、前記第３分岐ラインパターン８３４は、前記第１分岐ラインパターン８１４及び第２分岐ラインパターン８２４より、少なくとも前記半導体素子のパッド・サイズだけ短い。例えば、前記パッドのサイズは、各コンタクト・パッド８１８，８２８，８３８のサイズに対応する。
【０１１６】
図８には、前記第１分岐ラインパターン８１４が、前記第１ラインパターン８１２の一端から、第１方向の直角方向（図８におけるｙ方向）に延在しており、第２分岐ラインパターン８３４が、前記第２ラインパターン８２２の一端から、第１方向の直角方向に延在しており、第３分岐ラインパターン８３４が、前記第３ラインパターン８３２の一端から、第１方向の直角方向に延在しているように例示されている。しかし、本発明は、これに限定されるものではなく、本発明の思想の範囲内で、多様な方向に延在するように形成することが可能である。
【０１１７】
前記複数の導電ライングループＭＧ１，ＭＧ２，…，ＭＧ２１，ＭＧ２２では、それぞれ第１方向（図８でｘ方向）に沿って、第３ラインパターン８３２の長さが、前記第１ラインパターン８１２の長さよりさらに長く、前記第２ラインパターン８２２の長さよりさらに短い。
【０１１８】
前記第３導電ライン８３０は、接続領域８００Ｂで、前記第３分岐ラインパターン８３４から、前記第３ラインパターン８３２と平行して延びる連結ラインパターン８３６をさらに含むことができる。本発明の技術的思想による半導体素子のパターン形成方法での設計方法によって、前記連結ラインパターン８３６が形成されてもよく、あるいは形成されなくてもよい。
【０１１９】
前記第１導電ライン８１０、第２導電ライン８２０及び第３導電ライン８３０は、それぞれ前記メモリセル領域８００Ａ及び接続領域８００Ｂで、均一な幅ＷＦ１を有することができる。このような幅ＷＦ１は、前記半導体素子の最小フィーチャ・サイズ（１Ｆ）と同一でありえる。前記第１導電ライン８１０、第２導電ライン８２０及び第３導電ライン８３０の間には、１Ｆの均一な間隔が維持されうる。
【０１２０】
前記複数の導電ライングループＭＧ１，ＭＧ２，…，ＭＧ２１，ＭＧ２２のうち、最初の導電ライングループＭＧ１、及び最後の導電ライングループＭＧ２２で、それぞれ前記第１導電ライン８１０、前記第２導電ライン８２０及び前記第３導電ライン８３０のうち、最も外側にある導電ラインは、実質的な導電層の役割を行わないダミー（ｄｕｍｍｙ）導電ラインでありうる。図８の例では、複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５のうち、接地選択ラインＧＳＬと隣接している最外側導電ラインＭ００と、ストリング選択ラインＳＳＬと隣接している最外側導電ラインＭ６５とがダミー導電ラインになりうる。
【０１２１】
前記ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、それぞれ前記複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５の幅ＷＦ１より幅広ＷＦ２，ＷＦ３を有することができる。そして、前記接地選択ラインＧＳＬと最外側導電ラインＭ００との間；前記ストリング選択ラインと最外側導電ラインＭ６５との間；にはそれぞれ約１Ｆの均一な間隔が維持されうる。
【０１２２】
前記複数の導電ライングループＭＧ１，ＭＧ２，…，ＭＧ２１，ＭＧ２２は、それぞれ接続領域８００Ｂで、第１導電ライン８１０に一体に連結されている第１コンタクト・パッド８１８と、前記第２導電ライン８２０に一体に連結されている第２コンタクト・パッド８２８と、前記第３導電ライン８３０に一体に連結されている第３コンタクト・パッド８３８を含む。特に、前記第１コンタクト・パッド８１８は、前記第１分岐ラインパターン８１４と一体に連結されうる。前記第２コンタクト・パッド８２８は、第２分岐ラインパターン８２４と一体に連結されうる。そして、前記第３コンタクト・パッド８３８は、前記連結ラインパターン８３６と一体に連結されうる。ここで、前記第１コンタクト・パッド８１８、前記第２コンタクト・パッド８２８及び前記第３コンタクト・パッド８３８は、互いに隔離している。
【０１２３】
図８で、前記複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、第１コンタクト・パッドないし第３コンタクト・パッド８１８，８２８，８３８及び周辺回路用導電パターン８７０は、いずれも互いに同じ物質からなりうる。前記周辺回路用導電パターン８７０は、周辺回路トランジスタのゲート電極でありうる。
【０１２４】
一例で、前記第１導電ライン８１０、前記第２導電ライン８２０及び前記第３導電ライン８３０は、それぞれメモリセル領域８００Ａで、メモリセルのワードラインでありうる。選択的には、前記導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５は、それぞれメモリセル領域８００Ａで、メモリセルのビットラインでありうる。この場合、前記ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬは、省略されうる。
【０１２５】
接続領域８００Ｂで、前記複数の導電ライングループＭＧ１，ＭＧ２，…，ＭＧ２１，ＭＧ２２のうち、いずれか１つの複数の導電ライングループに含まれた第１分岐ラインパターン８１４と第２分岐ラインパターン８２４との間の隔離距離ＤＦ１は、前記複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５の幅ＷＦ１の少なくとも９倍になるように設計されうる。例えば、前記隔離距離ＤＦ１は、９Ｆ以上になるように設計されうる。そして、前記複数の導電ライングループＭＧ１，ＭＧ２，…，ＭＧ２１，ＭＧ２２のうちいずれか１つの導電ライングループの第１分岐ラインパターン８１４と、それに隣接する他の導電ライングループの第２分岐ラインパターン８２４との間の隔離距離ＤＦ２は、前記複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５の幅ＷＦ１の少なくとも４倍になるように設計されうる。例えば、前記隔離距離ＤＦ２は、４Ｆ以上になるように設計されうる。前記隔離距離ＤＦ１，ＤＦ２を前記の通りに設計することによって、前記複数の第１コンタクト・パッドないし第３コンタクト・パッド８１８，８２８，８３８を形成するとき、それらの間に短絡を防止するための設計マージンを増大させることができる。
【０１２６】
図９Ａ、図９Ｂ及び図９Ｃないし図２１Ａ、図２１Ｂ及び図２１Ｃは、本発明の実施形態によって、図８の導電性構造物の一部を製造するための段階を工程順序によって図示した図面である。
【０１２７】
特に、図９Ａないし図２１Ａは、それぞれ図８の「ＩＸ」で表示された長方形部分に対応する部分の平面図であり、図９Ｂないし図２１Ｂは、それぞれ図９Ａないし図２１ＡのＢＹ−ＢＹ’線に沿って切り取った断面図、及び図８の周辺回路領域８００Ｃでの９Ｘ−９Ｘ’線に沿って切り取った断面に対応する部分の断面図であり、図９Ｃないし図２１Ｃは、それぞれ図９Ａないし図２１ＡのＣＸ−ＣＸ’線に沿って切り取った断面図、及びＣＹ−ＣＹ’線に沿って切り取った断面図である。
【０１２８】
図９Ａ、図９Ｂ及び図９Ｃないし図２１Ａ、図２１Ｂ及び図２１Ｃを参照して説明する本発明の実施形態による半導体素子のパターン形成方法では、図４Ａないし図４Ｍを参照して説明した実施形態を利用する場合を例にとって説明する。図９Ａ、図９Ｂ及び図９Ｃないし図２１Ａ、図２１Ｂ及び図２１Ｃにおいて、図４Ａないし図４Ｍと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のために、それらについての詳細な説明は省略する。
【０１２９】
図９Ａ、図９Ｂ及び図９Ｃを参照すれば、まず、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃ（図８参照）を有する基板９００を準備する。前記基板９００は、シリコン基板からなりうる。前記基板９００上に、導電ライン形成に必要な導電層９１０を形成し、前記導電層９１０上に、ハードマスク層９２０を形成する。そして、図４Ａを参照して説明したような方法で、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃで、ハードマスク層９２０上に、フィーチャ層３１０及び第１マスク層３２０を形成する。その後、前記第１マスク層３２０上に、複数の第１バッファ構造物９３０を形成する。
【０１３０】
前記導電層９１０及びハードマスク層９２０は、それぞれ図６Ａを参照しつつ、導電層５１０及びハードマスク層５２０について説明した通りである。前記複数の第１バッファ構造物９３０は、図４Ａを参照しつつ、第１バッファ構造物３３０について説明したところと概して同様である。ただし、本例で形成する前記複数の第１バッファ構造物９３０は、図９Ａに例示されているように、その平面形状が「Ｆ」字形を有することができる。
【０１３１】
前記第１バッファ構造物９３０は、それぞれメモリセル領域８００Ａから接続領域８００Ｂまで、第１方向（すなわち、ｘ方向）に延在するラインバッファ部分９３０Ａを含む。また、前記第１バッファ構造物９３０は、それぞれ分岐バッファ部分９３０Ｂ，９３０Ｃを含む。前記分岐バッファ部分９３０Ｂ，９３０Ｃは、前記接続領域８００Ｂ内で垂直方向（すなわち、Ｙ軸方向）のように、前記第１方向ではない方向に互いに平行して延びうる。前記分岐バッファ部分９３０Ｂ，９３０Ｃ間の距離は、４Ｆである。
【０１３２】
前記第１バッファ構造物９３０の平面形状は、図９Ａに例示された形状にのみ制限されるものではない。本発明の技術的思想の範囲内で、「Ｆ」字形の対称形状、「Ｙ」字形またはその対称形状、フォーク（ｆｏｒｋ）形状またはその対称形状などの多様な形状を有することができる。
【０１３３】
前記複数の第１バッファ構造物９３０は、前記基板９００上に具現しようとする微細パターンのターゲット幅（１Ｆ）より少なくとも３倍広い幅を有する。図９Ａで、前記分岐バッファ部分９３０Ｂと第３バッファ部分９３０Ｃとの間の距離ＤＦ２１は、少なくとも３Ｆでありうる。図９Ａで、前記距離ＤＦ２１が４Ｆであると例示されているが、４Ｆより幅が狭く、例えば、３Ｆの幅を有するように設計されてもよく、工程マージンをさらに確保するために、４Ｆより幅広に設計することもできる。また、図９Ａに示されているように、前記分岐バッファ部分９３０Ｂ，９３０Ｃが延び始める前記第１バッファ構造物９３０Ａの部分の幅ＤＦ２２は、十分な工程マージンが確保されるように５Ｆでありうる。
【０１３４】
図１０Ａ、図１０Ｂ及び図１０Ｃを参照すれば、図４Ｂないし図４Ｄを参照して説明したような方法で、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃで、複数の第１バッファ構造物９３０の露出された表面と、前記第１マスク層３２０の露出された表面とを覆うスペーサ層３４０を形成し、前記第１マスク層３２０の上面が露出されるまで、前記スペーサ層３４０をエッチバックし、メモリセル領域８００Ａ及び接続領域８００Ｂで、複数の第１バッファ構造物９３０の側壁を覆う複数のスペーサ３４０Ｓを形成する。その後、前記複数の第１バッファ構造物９３０を除去する。
【０１３５】
前記複数のスペーサ３４０Ｓは、ターゲット幅（１Ｆ）と同じ幅を有することができる。前記複数のスペーサ３４０Ｓは、前記第１バッファ構造物９３０の側壁に沿って形成されたものであるので、前記第１バッファ構造物９３０の形状に対応するループ（ｌｏｏｐ）形状を有する。
【０１３６】
図１１Ａ、図１１Ｂ及び図１１Ｃを参照すれば、図４Ｅ及び図４Ｆを参照して説明したような方法で、前記複数のスペーサ３４０Ｓをエッチングマスクとして利用し、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃで、第１マスク層３２０をエッチングし、メモリセル領域８００Ａ及び接続領域８００Ｂに、複数の第１マスクパターン３２０Ｐを形成する。次に、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃで、複数の第１マスクパターン３２０Ｐを介して露出されるフィーチャ層３１０の上面を、その上面から第１深さＲ１程度にまで除去し、前記フィーチャ層３１０の上面に、低い表面部３１０Ｒを形成する。前記低い表面部３１０Ｒの第１深さＲ１は、ターゲット幅（１Ｆ）と同じサイズを有することができる。
【０１３７】
複数の第１マスクパターン３２０Ｐ上に残っている複数のスペーサ３４０Ｓを除去し、複数の第１マスクパターン３２０Ｐの上面を露出させる。前記複数の第１マスクパターン３２０Ｐは、それぞれ「Ｆ」字形のアウトライン（ｏｕｔｌｉｎｅ）によるループ形状を有する。メモリセル領域８００Ａ及び接続領域８００Ｂで、複数の第１マスクパターン３２０Ｐは、外郭部分３２０Ｐ（ＯＵＴ）を含む。前記外郭部分は、１個のメモリセル・ブロック８４０（図８）の外郭部分に対応する部分である。
【０１３８】
図１２Ａ、図１２Ｂ及び図１２Ｃを参照すれば、図４Ｇを参照して説明したような方法で、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃで、前記フィーチャ層３１０上に、前記複数の第１マスクパターン３２０Ｐの上面及び側壁と、前記低い表面部３１０Ｒとを覆う第２バッファ層３５０を形成する。メモリセル領域８００Ａ及び接続領域８００Ｂで、前記複数の第１マスクパターン３２０Ｐの隣接した部分間には、多様な幅を有する間隔が存在しうる。
【０１３９】
図１２Ａ、図１２Ｂ及び図１２Ｃの例では、前記複数の第１マスクパターン３２０Ｐの隣接した部分間に、幅が１Ｆ、２Ｆ、３Ｆ及び５Ｆである間隔が存在する。従って、図１２Ａ、図１２Ｂ及び図１２Ｃに例示されているように、前記第２バッファ層３５０が、ターゲット幅（１Ｆ）と同じ幅に形成される場合、複数の第１マスクパターン３２０Ｐの隣接した部分間の幅が２Ｆ以下、例えば、１Ｆまたは２Ｆである場合には、前記複数の第１マスクパターン３２０Ｐの隣接した部分間の空間が、前記第２バッファ層３５０によって完全に充填される。そして、複数の第１マスクパターン３２０Ｐの隣接した部分間の幅が、２Ｆを超過し、例えば、３Ｆまたは５Ｆである場合には、複数の第１マスクパターン３２０Ｐの隣接した部分間の空間の一部のみ前記第２バッファ層３５０によって充填される。従って、複数の第１マスクパターン３２０Ｐの隣接した部分間の空間で、前記第２バッファ層３５０上にリセス空間３５４が残る。
【０１４０】
メモリセル領域８００Ａで、前記第２バッファ層３５０が、ターゲット幅（１Ｆ）と同じ幅に形成される場合、複数のリセス空間３５４は、それぞれ１Ｆの幅を有することができる。そして、接続領域８００Ｂに形成される複数のリセス空間３５４は、１Ｆまたはそれ以上の幅を有することができる。本例では、図１２Ｃから分かるように、接続領域８００Ｂにおいて、複数のリセス空間３５４がそれぞれ１Ｆ及び３Ｆの幅を有する。しかし、本発明の技術的思想の範囲内で、多様な設計を介して、複数のリセス空間３５４の幅を多様なサイズに設計することができる。
【０１４１】
図１３Ａ、図１３Ｂ及び図１３Ｃを参照すれば、図４Ｈ及び図４Ｉを参照して説明したような方法で、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃで、第２バッファ層３５０上に、第２マスク層３６０（図４Ｈ）を形成し、前記第２バッファ層３５０の上面が露出されるように、前記第２マスク層３６０をエッチバックし、前記複数のリセス空間３５４のうち幅が１Ｆであるリセス空間３５４に、１Ｆの幅を有する複数の第２マスクパターン３６０Ｐを形成する。
【０１４２】
前記複数の第２マスクパターン３６０Ｐが形成された後、メモリセル領域８００Ａ及び接続領域８００Ｂで、複数の第１マスクパターン３２０Ｐのうち、外郭部分３２０Ｐ（ＯＵＴを覆う第２バッファ層３５０の側壁には、前記第２マスク層３６０の所望しない残留部分３６０Ｐ＿Ｘが残っている。また、図１３Ａで、「ＰＡ１」で表示した部分では、第２バッファ層３５０上に形成されたリセス空間３５４のｙ方向の幅が３Ｆであるので、前記複数の第２マスクパターン３６０Ｐが形成された後、図１３Ａで、「ＰＡ１」で表示した部分にあるリセス空間３５４内で、前記第２バッファ層３５０の側壁に、第２マスクパターン３６０Ｐがスペーサの形態として残っている。
【０１４３】
図１４Ａ、図１４Ｂ及び図１４Ｃを参照すれば、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、残留部分３６０Ｐ＿Ｘを露出させる第３マスク層９６４を形成する。前記第２マスクパターン３６０Ｐのうち除去する部分は、前記第３マスク層９６４によって覆われないように、前記第３マスク層９６４を形成することができる。本例では、図１４Ａに図示されているように、接続領域８００Ｂで、第２マスクパターン３６０Ｐの一部が、前記第３マスク層９６４によって覆われないように、前記第３マスク層９６４を形成した場合を例示した。前記第３マスク層９６４は、フォトレジスト・パターンからなりうる。
【０１４４】
前記第３マスク層９６４を形成するにあたり、接続領域８００Ｂで、複数の第１マスクパターン３２０Ｐ及び複数の第２マスクパターン３６０Ｐ，３６０Ｐ＿Ｘのうち必要な部分は残留させ、所望しない部分のみを選択的に除去するために、前記第３マスク層９６４を、所望の位置に正確に整列させて形成する必要がある。本発明によれば、図９Ａで、「ＤＦ２２」で表示した部分の幅を、それぞれ十分な工程マージンを提供するように設計することによって、接続領域８００Ｂにおいて、前記第３マスク層９６４を所望の位置に整列させて形成するとき、十分なアライン・マージンを有して所望の位置に容易に整列されうる。特に、図１４Ａで、「ＰＡ２」で表示した部分から分かるように、前記第３マスク層９６４は、接続領域８００Ｂにある第２マスクパターン３６０Ｐ上において、少なくとも３Ｆのアライン・マージンを有して所望の位置に整列されうる。
【０１４５】
１５Ａ、図１５Ｂ及び図１５Ｃを参照すれば、前記第３マスク層９６４及び第２バッファ層３５０をエッチングマスクとして利用し、前記第３マスク層９６４の周囲で露出されている残留部分３６０Ｐ＿Ｘ及び第２マスクパターン３６０Ｐをエッチングして除去する。前記露出された残留部分３６０Ｐ＿Ｘ及び第２マスクパターン３６０Ｐを除去するために、等方性エッチング工程を利用することができる。前記等方性エッチングは、湿式または乾式で行われうる。前記残留部分３６０Ｐ＿Ｘが除去されることによって、第１マスクパターン３２０の外郭部分３２０Ｐ（ＯＵＴ）の最外側側壁を覆っている第２バッファ層３５０が露出される。その後、前記第３マスク層９６４を除去する。
【０１４６】
図１６Ａ、図１６Ｂ及び図１６Ｃを参照すれば、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃで、基板９００上に、複数の開口９６６Ｈを有するトリミング・マスクパターン９６６を形成する。前記トリミング・マスクパターン９６６に形成された複数の開口９６６Ｈを介して、メモリセル領域８００Ａ及び接続領域８００Ｂで、前記第１マスクパターン３２０Ｐのうち除去しようとする部分を覆っている第２バッファ層３５０が露出される。
【０１４７】
前記トリミング・マスクパターン９６６を形成するにあたり、接続領域８００Ｂで、複数の第１マスクパターン３２０Ｐ及び複数の第２マスクパターン３６０Ｐのうち必要な部分は残しておき、所望しない部分のみを選択的に除去するために、前記トリミング・マスクパターン９６６を所望の位置に正確に整列させて形成する必要がある。本発明によれば、接続領域８００Ｂで、前記第１マスクパターン３２０Ｐのうち除去対象部分上に、前記トリミング・マスクパターン９６６の開口９６６Ｈの位置を整列させるとき、十分なアライン・マージンで、所望の位置に容易に整列させることができる。
【０１４８】
特に、図１６Ａで、「ＰＡ３」で表示した部分から分かるように、前記トリミング・マスクパターン９６６の開口９６６Ｈの位置が、接続領域８００Ｂにある第１マスクパターン３２０Ｐ上で、少なくとも３Ｆのアライン・マージンを有して所望の位置に整列されうる。前記トリミング・マスクパターン９６６は、フォトレジスト・パターンからなりうる。
【０１４９】
図１７Ａ、図１７Ｂ及び図１７Ｃを参照すれば、前記トリミング・マスクパターン９６６をエッチングマスクとして利用し、メモリセル領域８００Ａ及び接続領域８００Ｂで、露出された第２バッファ層３５０をエッチングして除去し、次に、前記第２バッファ層３５０が除去されることによって露出される第１マスクパターン３２０Ｐをエッチングによって除去し、前記第１マスクパターン３２０Ｐのトリミング工程を行う。その結果、基板９００のメモリセル領域８００Ａ及び接続領域８００Ｂにおいて、相互連結されてループ形状をなす複数の第１マスクパターン３２０Ｐがそれぞれ２個に分離される。その後、前記トリミング・マスクパターン９６６を除去する。
【０１５０】
図１８Ａ、図１８Ｂ及び図１８Ｃを参照すれば、図４Ｋ及び図４Ｌを参照しつつ、第４マスクパターン３６６Ｐの形成方法について説明したところと類似した方法で、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃにおいて、基板９００上に複数の幅広マスクパターン９６８を形成する。前記幅広マスクパターン９６８は、第１幅広マスクパターン９６８Ａ、第２幅広マスクパターン９６８Ｂ及び第３幅広マスクパターン９６８Ｃを含む。
【０１５１】
前記第１幅広マスクパターン９６８Ａは、メモリセル領域８００Ａの前記第２バッファ層３５０上で、前記複数の第１マスクパターン３２０Ｐの外郭部分３２０Ｐ（ＯＵＴ）に隣接した位置に、前記複数の第１マスクパターン３２０Ｐと平行して延びる。前記第２幅広マスクパターン９６８Ｂは、前記接続領域８００Ｂで、第１マスクパターン３２０Ｐ及び第２マスクパターン３６０Ｐ上にそれぞれ形成される。前記第３幅広マスクパターン９６８Ｃは、周辺回路領域８００Ｃで、前記第２バッファ層３５０上に形成される。
【０１５２】
前記第１幅広マスクパターン９６８Ａは、メモリセル領域８００Ａで、比較的広い幅を有する接地選択ラインＧＳＬ（図８）を形成するためのエッチングマスクパターンである。図示していないが、メモリセル領域８００Ａに、ストリング選択ラインＳＳＬ（図８）を形成する場合にも、同じ方法で、前記第１幅広マスクパターン９６８Ａと同じ形状のエッチングマスクパターンを、基板９００上の必要な位置に形成することができる。前記第２幅広マスクパターン９６８Ｂは、接続領域８００Ｂで、複数の第１コンタクト・パッドないし第３コンタクト・パッド８１８，８２８，８３８を形成するためのエッチングマスクパターンである。前記第３幅広マスクパターン９６８Ｃは、周辺回路領域８００Ｃで、周辺回路用導電パターン８７０（図８）を形成するためのエッチングマスクパターンである。
【０１５３】
前記複数の幅広マスクパターン９６８を形成するにあたり、接続領域８００Ｂでは、必要な数の第１コンタクト・パッドないし第３コンタクト・パッド８１８，８２８，８３８を形成するために、複数の第１マスクパターン３２０Ｐ及び複数の第２マスクパターン３６０Ｐごとに、それぞれ１個の第３幅広マスクパターン９６８Ｃが対応するように、前記複数の第３幅広マスクパターン９６８Ｃを形成せねばならない。従って、接続領域８００Ｂでは、制限された空間内に、必要な数の第３幅広マスクパターン９６８Ｃを、電気的短絡の心配なしに形成するために、それらの間に十分な工程マージンが確保されねばならない。本発明によれば、図９Ａで、「ＤＦ２１」で表示した部分の幅及び「ＤＦ２２」で表示した部分の幅を、それぞれ十分な工程マージンを提供するように設計することによって、接続領域８００Ｂで、複数の第２幅広マスクパターン９６８Ｂを形成するにおいて、十分な工程マージンを有して所望の位置に容易に整列させて形成することができる。特に、図１８Ａで、「ＰＡ４」で表示した部分から分かるように、第２マスクパターン３６０Ｐに対応して形成される第２幅広マスクパターン９６８は、前記第２マスクパターン３６０Ｐに隣接している第１マスクパターン３２０Ｐから、少なくとも３Ｆの工程マージンを有して、前記第２マスクパターン３６０Ｐ上の所望の位置に容易に整列されるように形成されうる。
【０１５４】
前記複数の幅広マスクパターン９６８は、前記第２バッファ層３５０及びフィーチャ層３１０に対して互いに異なるエッチング選択比を提供する物質からなりうる。例えば、前記複数の幅広マスクパターン９６８は、ＳＯＨ膜からなりうる。
【０１５５】
図１９Ａ、図１９Ｂ及び図１９Ｃを参照すれば、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃにおいて、図４Ｍを参照して説明したところと類似した方法で、複数の第１マスクパターン３２０Ｐ、複数の第２マスクパターン３６０Ｐ及び複数の幅広マスクパターン９６８をエッチングマスクとして利用し、前記第２バッファ層３５０をエッチングして除去し、続いて、前記第２バッファ層３５０が除去されることによって露出される下部のフィーチャ層３１０をエッチングし、複数のフィーチャパターン３１０Ｐを形成する。
【０１５６】
図２０Ａ、図２０Ｂ及び図２０Ｃを参照すれば、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃで、前記複数のフィーチャパターン３１０Ｐをエッチングマスクとして利用し、前記ハードマスク層９２０をエッチングし、複数のハードマスク・パターン９２０Ｐを形成する。図２１Ａ、図２１Ｂ及び図２１Ｃを参照すれば、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃにおいて、前記複数のハードマスク・パターン９２０Ｐをエッチングマスクとして利用し、前記導電層９１０をエッチングして複数の導電パターン９１０Ｐを形成する
【０１５７】
前記複数の導電パターン９１０Ｐは、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃにおいて、図８に例示した複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、複数の第１コンタクト・パッドないし第３コンタクト・パッド８１８，８２８，８３８及び周辺回路用導電パターン８７０を構成することができる。前記複数の第１コンタクト・パッドないし第３コンタクト・パッド８１８，８２８，８３８は、複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５にそれぞれ１個ずつ対応して一体に形成されうる。
【０１５８】
図９Ａ、図９Ｂ及び図９Ｃないし図２１Ａ、図２１Ｂ及び図２１Ｃを参照して説明した実施形態では、図８に例示した半導体素子の多様なパターンを形成するために、図４Ａないし図４Ｍを参照して説明した実施形態による半導体素子のパターン形成方法を利用すると説明したが、本発明は、これに制限されるものではない。本発明の思想の範囲内で、図５Ａないし図５Ｌを参照して説明した実施形態による半導体素子のパターン形成方法を利用することもできる。
【０１５９】
図９Ａ、図９Ｂ及び図９Ｃないし図２１Ａ、図２１Ｂ及び図２１Ｃを参照して説明した実施形態では、図８に例示したストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを形成するために、メモリセル領域８００Ａで、第２バッファ層３５０上に、前記複数の第１マスクパターン３２０Ｐと平行して延びる第１幅広マスクパターン９６８Ａを形成した（図１８Ａ、図１８Ｂ及び図１８Ｃ）。ここで、前記第１幅広マスクパターン９６８Ａは、前記複数の第１マスクパターン３２０Ｐの外郭部分３２０（ＯＵＴ）に隣接し、前記複数の第１マスクパターン３２０Ｐとはオーバーラップされない位置で、前記第２バッファ層３５０上に形成された。
【０１６０】
しかし、本発明は、実施形態の工程で例示されたものに制限されるものではなく、本発明の思想の範囲内で、多様な変形及び変更が可能である。例えば、図８に例示したストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを形成するために、実施形態とは異なる工程を利用することもできる。そして、前記複数の第１マスクパターン３２０Ｐ及び複数の第２マスクパターン３６０Ｐ；前記複数の第１コンタクト・パッドないし第３コンタクト・パッド８１８，８２８，８３８；が一体に連結されるそれぞれの位置は、図８に例示されたところに制限されずに、多様に変形させることができる。
【０１６１】
図２２Ａ及び図２２Ｂないし図２４Ａ及び図２４Ｂは、本発明の実施形態によって、ストリング選択ラインＳＳＬと接地選択ラインＧＳＬとを形成するために、図８の導電性構造の一部を製造するための段階を工程順序によって図示した図面である。特に、図２２Ａないし図２４Ａは、それぞれ図８の「ＩＸ」で表示された長方形部分に対応する部分の平面図であり、図２２Ｂないし図２４Ｂは、それぞれ図２２Ａないし図２４ＡのＢＹ−ＢＹ’線に沿って切り取った断面図である。
【０１６２】
図２２Ａ及び図２２Ｂないし図２４Ａ及び図２４Ｂにおいて、図４Ａないし図４Ｍ、図９Ａ、図９Ｂ及び図９Ｃないし図２１Ａ、図２１Ｂ及び図２１Ｃと同じ参照符号は、同一部材を示し、ここでは、説明の簡略化のために、それらについての詳細な説明は省略する。
【０１６３】
図２２Ａ及び図２２Ｂを参照すれば、図９Ａ、図９Ｂ及び図９Ｃを参照して説明したような方法で、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃ（図８）を有する基板９００上に、導電層９１０、ハードマスク層９２０、フィーチャ層３１０及び第１マスク層３２０を順に形成した後、前記第１マスク層３２０上に、複数の第１バッファ構造物９３０を形成する。
【０１６４】
本例では、前記複数の第１バッファ構造物９３０を形成するとき、１個のメモリセル・ブロック領域内に形成される複数の第１バッファ構造物９３０のうち、両端にそれぞれ位置する２個の第１バッファ構造物９３０の外側に、それぞれ整列用バッファ層９３０ＳＬを１層ずつさらに形成する。前記整列用バッファ層９３０ＳＬは、前記第１バッファ構造物９３０と同一に、３Ｆの幅を有することができ、前記第１バッファ構造物９３０との間に、３Ｆの隔離距離をおいて形成されうる。図２２Ａ及び図２２Ｂには、接地選択ラインＧＳＬの位置に対応する部分に形成される１層の整列用バッファ層９３０ＳＬのみ例示されたが、図８で、ストリング選択ラインＳＳＬの位置に対応する部分にも、前記整列用バッファ層９３０ＳＬが同一に形成されうる。
【０１６５】
図２３Ａ及び図２３Ｂを参照すれば、図２２Ａ及び図２２Ｂの結果物に対して、図１０Ａ、図１０Ｂ及び図１０Ｃないし図１７Ａ、図１７Ｂ及び図１７Ｃを参照して説明した一連の工程によって、ループ形状をなす複数の第１マスクパターン３２０Ｐをそれぞれ２個に分離させるトリミング工程まで行う。
【０１６６】
前記複数の第１マスクパターン３２０Ｐに対してトリミング工程がなされる間、前記整列用バッファ層９３０ＳＬによって形成された整列用第１マスクパターン３２０ＳＬも、同一にトリミング工程がなされうる。ただし、前記整列用第１マスクパターン３２０ＳＬは、その一端でのみトリミングがなされ、従って、前記整列用第１マスクパターン３２０ＳＬは、２個に分離されない。前記第１マスクパターン３２０Ｐの外郭部分３２０（ＯＵＴ）と、前記整列用第１マスクパターン３２０ＳＬとの隔離距離は、１Ｆになりうる。前記整列用第１マスクパターン３２０ＳＬで包囲されている整列用第２マスクパターン３６０ＳＬは、前記複数の第２マスクパターン３６０Ｐと同時に形成されたものである。
【０１６７】
図２４Ａ及び図２４Ｂを参照すれば、図２３Ａ及び図２３Ｂの結果物に対して、図１８Ａ、図１８Ｂ及び図１８Ｃを参照して説明したところと類似した方法で、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃにおいて、基板９００上に、複数の幅広マスクパターン９６８を形成する。本例では、前記第２バッファ層３５０上で、前記整列用第１マスクパターン３２０ＳＬ及び整列用第２マスクパターン３６０ＳＬとがオーバーラップする位置に、第１幅広マスクパターン９６８ＳＬを形成する。
【０１６８】
前記第１幅広マスクパターン９６８ＳＬは、そのエッジ部分が、前記整列用第１マスクパターン３２０ＳＬ及び前記整列用第１マスクパターン３２０ＳＬによって包囲される領域を外れないように形成する。このようにするために、前記第１幅広マスクパターン９６８ＳＬのｙ方向の幅を３Ｆより小さく設定することができる。また、図２４Ａに図示されているように、前記第１マスクパターン３２０Ｐ及び第２マスクパターン３６０Ｐとオーバーラップするように、複数の第２幅広マスクパターン９６８Ｂが形成される。
【０１６９】
その後、図１９Ａ、図１９Ｂ及び図１９Ｃを参照して説明したような方法で、メモリセル領域８００Ａ、接続領域８００Ｂ及び周辺回路領域８００Ｃにおいて、複数の第１マスクパターン３２０Ｐ、複数の第２マスクパターン３６０Ｐ、整列用第１マスクパターン３２０ＳＬ、第１幅広マスクパターン９６８ＳＬ、第２幅広マスクパターン９６８Ｂ及び第３幅広マスクパターン９６８Ｃをエッチングマスクとして利用し、前記第２バッファ層３５０及びフィーチャ層３１０を順にエッチングし、複数のフィーチャパターン３１０Ｐを形成する。次に、前記フィーチャパターン３１０Ｐをエッチングマスクとして利用し、図２０Ａ、図２０Ｂ及び図２０Ｃの工程及び図２１Ａ、図２１Ｂ及び図２１Ｃの工程を同一に行い、複数の導電パターン９１０Ｐを形成することができる。
【０１７０】
図２２Ａ及び図２２Ｂないし図２４Ａ及び図２４Ｂを参照して説明した本発明の実施形態による半導体素子のパターン形成方法によれば、メモリセル領域８００Ａにおいて、整列用第１マスクパターン３２０ＳＬと、その上で前記整列用第１マスクパターン３２０ＳＬより狭い幅を有するように形成された第１幅広マスクパターン９６８ＳＬとをエッチングマスクとして利用し、接地選択ラインＧＳＬまたはストリング選択ラインＳＳＬを形成する。その結果、接地選択ラインＧＳＬと導電ラインＭ００との間の間隔と、ストリング選択ラインＳＳＬと導電ラインＭ６５との間の間隔とが、前記第１マスクパターン３２０Ｐと整列用第１マスクパターン３２０ＳＬとの間隔によって整列される。
【０１７１】
従って、接地選択ラインＧＳＬと導電ラインＭ００との間の間隔と、ストリング選択ラインＳＳＬと導電ラインＭ６５との間の間隔とをそれぞれ１Ｆに整列させることができる。従って、メモリセル・ブロック８４０で、複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５と、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬとの間に発生しうるミスアライン問題を解決することができる。また、基板９００上に形成される複数のメモリセル・ブロックごとに、複数の導電ラインＭ００，Ｍ０１，Ｍ０２，…，Ｍ６３，Ｍ６４，Ｍ６５と、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬとの間の間隔をいずれも一定にすることができる。
【０１７２】
図２２Ａ及び図２２Ｂないし図２４Ａ及び図２４Ｂを参照して説明した本発明の実施形態では、図８に例示した半導体素子の多様なパターンを形成するために、図４Ａないし図４Ｍを参照して説明した実施形態による半導体素子のパターン形成方法を利用すると説明したが、本発明は、これに制限されるものではない。本発明の思想の範囲内で、図５Ａないし図５Ｌを参照して説明した実施形態による半導体素子のパターン形成方法を利用することもできる。
【０１７３】
図２５は、本発明のさらに他の実施形態によって形成された半導体素子の導電性構造物を示す平面図である。図２５において、図８と同一部材は、同じ参照符号で示し、ここでは、それらについての詳細な説明は省略する。
【０１７４】
図２５には、ＮＡＮＤフラッシュ・メモリ素子のメモリセル領域８００Ａの一部と、前記メモリセル領域８００Ａのセルアレイを構成する複数の導電ライン、例えば、複数のワードラインまたは複数のビットラインをデコーダのような外部回路（図示せず）に連結させるための接続領域８００Ｂとの一部のレイアウトが例示されている。図２５を参照すれば、前記メモリセル領域８００Ａには、複数のメモリセル・ブロック１００２が形成されている。図２５には、１個のメモリセル・ブロック１００２の一部だけを図示した。
【０１７５】
前記メモリセル・ブロック１００２には、ストリング選択ライン（図示せず）と接地選択ラインＧＳＬとの間に、セル・ストリング１０（図２）を構成するのに必要な複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…が、第１方向（図２５で、ｘ方向）に相互平行に延びている。前記複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…は、それぞれ前記メモリセル領域８００Ａから接続領域８００Ｂまで延びている。前記複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…を、デコーダのような外部回路（図示せず、図８のＳＳＬに対応）に連結させるために、図２５に点線で表示されているように、前記接続領域８００Ｂにおいて、前記複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…の一部分に、それぞれ複数の第１コンタクト・パッドないし第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８が、前記複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…と一体に形成されうる。
【０１７６】
前記複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…は、同一平面上に形成され、それぞれ４本の導電ラインからなる複数の導電ライングループＭＧ１０１，ＭＧ１０２，…を含む。前記複数の導電ライングループＭＧ１０１，ＭＧ１０２，…は、それぞれ第１導電ライン１０１０、第２導電ライン１０２０、第３導電ライン１０３０、第４導電ライン１０４０を含む。
【０１７７】
前記第３導電ライン１０３０は、前記第１導電ライン１０１０と前記第２導電ライン１０２０との間に位置する。前記第４導電ライン１０４０は、前記第２導電ライン１０２０に隣接して位置する。前記第２導電ライン１０２０は、前記第３導電ライン１０３０と前記第４導電ライン１０４０との間に位置する。
【０１７８】
１個のメモリセル・ブロック１００２には、例えば、８個，１６個または３２個の導電ライングループが含まれうる。しかし、本発明はこれらに限定されるものではない。本発明の技術的思想の範囲内で、１個のメモリセル・ブロック１００２に含まれる導電ライングループの数は、特別に制限されるものではない。
【０１７９】
第１導電ライン１０１０は、メモリセル領域８００Ａから接続領域８００Ｂまで、第１方向（図２５で、ｘ方向）に延在している第１ラインパターン１０１２と、接続領域８００Ｂで、前記第１ラインパターン１０１２の一端から前記第１方向と異なる方向（図２５で、Ｙ軸方向に沿う垂直方向のように）に延在している第１分岐ラインパターン１０１４とを含む。
【０１８０】
第２導電ライン１０２０は、メモリセル領域８００Ａから接続領域８００Ｂまで、前記第１ラインパターン１０１２と平行して延びている第２ラインパターン１０２２と、接続領域８００Ｂで、前記第２ラインパターン１０２２の一端から前記第１方向と異なる方向（図２５で、Ｙ軸方向に沿う垂直方向のように）に延在している第２分岐ラインパターン１０２４とを含む。
【０１８１】
第３導電ライン１０３０は、前記第１ラインパターン１０１２と前記第２ラインパターン１０２２との間で、それらと平行して延びている第３ラインパターン１０３２と、前記第１分岐ラインパターン１０１４と前記第２分岐ラインパターン１０２４との間で、前記第３ラインパターン１０３２の一端から前記第１方向とは異なる方向（図２５で、Ｙ軸方向に沿う垂直方向のように）に延在しており、前記第１分岐ラインパターン１０１４及び前記第２分岐ラインパターン１０２４それぞれの長さよりさらに短い第３分岐ラインパターン１０３４とを含む。
【０１８２】
第４導電ライン１０４０は、メモリセル領域８００Ａから接続領域８００Ｂまで、前記第２ラインパターン１０２２と平行して延びている第４ラインパターン１０４２と、接続領域８００Ｂにおいて、前記第４ラインパターン１０４２の一端から前記第１方向と異なる方向（図２５で、Ｙ軸方向に沿う垂直方向のように）に延在している第４分岐ラインパターン１０４４とを含む。
【０１８３】
前記第４分岐ラインパターン１０４４は、前記第２分岐ラインパターン１０２４より長さが短く、前記第４ラインパターン１０４２は、前記第２ラインパターン１０２２より長さが長い。前記第４分岐ラインパターン１０４４の長さが、前記第２分岐ラインパターン１０２４より短くなるほど、前記第４分岐ラインパターンを製造する間に、前記第２マスクパターンの一部がトリミングされうる。
【０１８４】
図２５を続けて参照すれば、前記第１分岐ラインパターン１０１４、第２分岐ラインパターン１０２４、第３分岐ラインパターン１０３４及び第４分岐ラインパターン１０４４は、それぞれ図２５のｙ方向に延在しているように例示されている。しかし、本発明は、これに限定されるものではなく、本発明の思想の範囲内において、前記第１分岐ラインパターンないし第４分岐ラインパターン１０１４，１０２４，１０３４，１０４４は、それぞれ多様な方向に延在するように形成することが可能である。
【０１８５】
前記第３導電ライン１０３０は、接続領域８００Ｂで、前記第３分岐ラインパターン１０３４から、前記第３ラインパターン１０３２と平行して延びる連結ラインパターン１０３６をさらに含むことができる。本発明の技術的思想による半導体素子のパターン形成方法における設計方法によって、前記連結ラインパターン１０３６が形成されてもよく、形成されないこともある。
【０１８６】
前記複数の導電ライングループＭＧ１０１，ＭＧ１０２，…で、第１導電ラインないし第３導電ライン１０１０，１０２０，１０３０と、接地選択ラインＧＳＬとについての詳細な事項は、図８を参照して、第１導電ラインないし第３導電ライン８１０，８２０，８３０及び接地選択ラインＧＳＬについて説明した通りである。従って、それらについての詳細な説明は省略する。
【０１８７】
前記複数の導電ライングループＭＧ１０１，ＭＧ１０２，…に含まれている複数の第４導電ライン１０４０は、それぞれ前記メモリセル領域８００Ａ及び接続領域８００Ｂで、均一な幅ＷＦ１を有することができる。例えば、前記複数の第４導電ライン１０４０のそれぞれの幅ＷＦ１は、それぞれ半導体素子の最小フィーチャ・サイズである１Ｆの幅を有することができる。そして、メモリセル領域８００Ａで、複数の第４導電ライン１０４０と、その両側でそれぞれ隣接する第１導電ライン１０１０及び第２導電ライン１０２０との間に、１Ｆの均一な間隔が維持されうる。
【０１８８】
前記複数の導電ライングループＭＧ１０１，ＭＧ１０２，…は、それぞれ接続領域８００Ｂで、第１導電ライン１０１０に一体に連結されている１つの第１コンタクト・パッド１０１８と、前記第２導電ライン１０２０に一体に連結されている１つの第２コンタクト・パッド１０２８と、前記第３導電ライン１０３０に一体に連結されている１つの第３コンタクト・パッド１０３８と、前記第４導電ライン１０４０に一体に連結されている１つの第４コンタクト・パッド１０４８とを含む。
【０１８９】
図２５の実施形態で、前記第１コンタクト・パッドないし第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８は、それぞれ第１分岐ラインパターン１０１４、第２分岐ラインパターン１０２４、第３導電ライン１０３０の連結ラインパターン１０３６、及び第４分岐ラインパターン１０４４と一体に連結されうる。ここで、前記第１コンタクト・パッドないし第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８は、互いに隔離している。
【０１９０】
図２５で、前記複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…、接地選択ラインＧＳＬ、及び第１コンタクト・パッドないし第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８は、いずれも互いに同じ物質からなりうる。一例で、前記第１ないし第４導電ライン１０１０，１０２０，１０３０，１０４０は、それぞれメモリセル領域８００Ａにおいて、複数のメモリセルを構成するワードラインでありうる。他の例としては、前記第１ないし第４導電ライン１０１０，１０２０，１０３０，１０４０は、それぞれメモリセル領域８００Ａで、複数のメモリセルを構成するビットラインでありうる。
【０１９１】
接続領域８００Ｂで、前記複数の導電ライングループＭＧ１０１，ＭＧ１０２，…のうち、いずれか１つの複数の導電ライングループに含まれた第１分岐ラインパターン１０１４と第２分岐ラインパターン１０２４との間の隔離距離ＤＦ１０１は、前記複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…の幅ＷＦ１の少なくとも９倍になるように設計されうる。例えば、前記隔離距離ＤＦ１０１は、９Ｆ以上になるように設計されうる。
【０１９２】
そして、前記複数の導電ライングループＭＧ１，ＭＧ２，…のうち、いずれか１つの導電ライングループの第１分岐ラインパターン１０１４と、それに隣接する他の導電ライングループの第２分岐ラインパターン１０２４との間の隔離距離ＤＦ１０２は、前記複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…の幅ＷＦ１の少なくとも５倍になるように設計されうる。例えば、前記隔離距離ＤＦ１０２は、５Ｆ以上になるように設計されうる。前記隔離距離ＤＦ１０１，ＤＦ１０２を前記の通りに設計することによって、前記複数の第１コンタクト・パッドないし第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８を形成するとき、それらの間に短絡を防止するための設計マージンを増大させることができる。
【０１９３】
図２６Ａ、図２６Ｂ及び図２６Ｃないし図３７Ａ、図３７Ｂ及び図３７Ｃは、本発明の実施形態によって、図２５の導電性構造物の一部を製造するための段階を工程順序によって図示した図面である。
【０１９４】
特に、図２６Ａないし図３７Ａは、それぞれ図２５の「Ｘ」で表示された長方形部分に対応する部分の平面図であり、図２６Ｂないし図３７Ｂは、それぞれ図２６Ａないし図３７ＡのＢＹ−ＢＹ’線に沿って切り取った断面図であり、図２６Ｃないし図３７Ｃは、それぞれ図２６Ａないし図３７ＡのＣＹ−ＣＹ’線に沿って切り取った断面図である。
【０１９５】
図２６Ａ、図２６Ｂ及び図２６Ｃないし図３７Ａ、図３７Ｂ及び図３７Ｃを参照して説明する本発明の実施形態による半導体素子のパターン形成方法では、図５Ａないし図５Ｌを参照して説明した実施形態を利用する場合を例にとって説明する。図２６Ａ、図２６Ｂ及び図２６Ｃないし図３７Ａ、図３７Ｂ及び図３７Ｃにおいて、図５Ａないし図５Ｌ、図９Ａ、図９Ｂ及び図９Ｃないし図２１Ａ、図２１Ｂ及び図２１Ｃと同じ参照符号は、同一部材を示し、ここでは説明の簡略化のために、それらについての詳細な説明は省略する。
【０１９６】
図２６Ａ、図２６Ｂ及び図２６Ｃを参照すれば、まず、メモリセル領域８００Ａ及び接続領域８００Ｂを有する基板９００を準備する。前記基板９００上に、導電ライン形成に必要な導電層９１０を形成し、前記導電層９１０上にハードマスク層９２０を形成する。そして、図５Ａを参照して説明したような方法で、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、ハードマスク層９２０上に、フィーチャ層４１０及び第１マスク層４２０を形成する。その後、図５Ａと関連して、前記の通り、前記第１マスク層４２０上に、複数の第１バッファ構造物１０３０を形成する。
【０１９７】
前記複数の導電ライングループＭＧ１０１，ＭＧ１０２，…それぞれにおいて、図９Ａにおける実施形態と類似しているが、各グループの２つの第１バッファ構造物１０３０は、「Ｆ」字形を有する第１バッファ構造物１０３０に形成される。しかし、本発明は、「Ｆ」字形の対称形状、「Ｙ」字形またはその対称形状、フォーク形状またはその対称形状などの多様な形状を有することができる。
【０１９８】
図２６Ａで、前記複数の第１バッファ構造物１０３０は、それぞれ３Ｆの幅を有して、メモリセル領域８００Ａから接続領域８００Ｂまで、第１方向（図２６Ａで、ｘ方向）に延在しているラインバッファ部分１０３０Ａ、接続領域８００Ｂで、３Ｆの幅を有して、前記ラインバッファ部分１０３０Ａから、第２方向（図２６Ａで、ｙ方向）にそれぞれ延びている分岐バッファ部分１０３０Ｂ、及び第３バッファ部分１０３０Ｃを含むことができる。前記分岐バッファ部分１０３０Ｂと第３バッファ部分１０３０Ｃとの間の距離ＤＦ１２１は、少なくとも３Ｆでありうる。工程マージンをさらに確保するために、４Ｆまたはそれよりさらに幅広に設計することもできる。
【０１９９】
前記第１バッファ構造物１０３０は、基板９００上に具現しようとする微細パターンのターゲット幅（１Ｆ）より少なくとも３倍広い幅を有する。本例では、メモリセル領域８００Ａで、前記複数の第１バッファ構造物１０３０が、それぞれ微細パターンのターゲット幅（１Ｆ）より３倍大きい３Ｆの幅を有し、第１バッファ構造物１０３０それぞれの間の間隔は、微細パターンのターゲット幅（１Ｆ）より５倍大きい５Ｆの幅を有する場合を例示する。
【０２００】
図２６Ａを続けて参照すれば、前記ラインバッファ部分１０３０Ａにおいて、前記分岐バッファ部分１０３０Ｂと第３バッファ部分１０３０Ｃとの間の部分が、「ＤＦ１２２」で表示した通り、５Ｆの幅を有すると例示したが、５Ｆより幅狭、例えば、３Ｆの幅を有するように設計されてもよく、工程マージンをさらに確保するために、５Ｆより幅広に設計されてもよい。接続領域８００Ｂにおいて、１個の第１バッファ構造物１０３０の第３バッファ部分１０３０Ｃと、それに隣接する他の第１バッファ構造物１０３０の第３バッファ部分１０３０Ｂとの間の距離（ｘ方向に沿う距離「ＤＦ１２３」）は、少なくとも５Ｆでありうる。図２６Ａには、「ＤＦ１２３」で表示した部分の幅が８Ｆであると例示した。
【０２０１】
図２７Ａ、図２７Ｂ及び図２７Ｃを参照すれば、図５Ｂないし図５Ｄを参照して説明したような方法で、メモリセル領域８００Ａ及び接続領域８００Ｂで、複数の第１バッファ構造物１０３０の露出された表面と、前記第１マスク層４２０の露出された表面とを覆うスペーサ層４４０を形成し、前記第１マスク層４２０の上面が露出されるまで、前記スペーサ層４４０をエッチバックし、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、複数の第１バッファ構造物１０３０の側壁を覆う複数のスペーサ４４０Ｓを形成する。その後、前記複数の第１バッファ構造物１０３０を除去する。
【０２０２】
前記複数のスペーサ４４０Ｓは、ターゲット幅（１Ｆ）と同じ幅を有することができる。前記複数のスペーサ４４０Ｓは、前記第１バッファ構造物１０３０の側壁に沿って形成されたものであるので、前記第１バッファ構造物１０３０の形状に対応するループ形状を有する。
【０２０３】
図２８Ａ、図２８Ｂ及び図２８Ｃを参照すれば、図５Ｅ及び図５Ｆを参照して説明したような方法で、前記複数のスペーサ４４０Ｓをエッチングマスクとして利用し、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、第１マスク層４２０をエッチングし、複数の第１マスクパターン４２０Ｐを形成する。次に、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、複数の第１マスクパターン４２０Ｐを介して露出されるフィーチャ層４１０の上面を、その上面から第１深さＲ１程度にまで除去し、前記フィーチャ層４１０の上面に、低い表面部４１０Ｒを形成する。前記低い表面部４１０Ｒの第１深さＲ１は、ターゲット幅（１Ｆ）と同じサイズを有することができる。
【０２０４】
複数の第１マスクパターン４２０Ｐ上に残っている複数のスペーサ４４０Ｓを除去し、複数の第１マスクパターン４２０Ｐの上面を露出させる。前記複数の第１マスクパターン４２０Ｐは、それぞれ「Ｆ」字形のアウトラインに沿って延びるループ形状を有する。メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、複数の第１マスクパターン４２０Ｐは、外郭部分４２０Ｐ（ＯＵＴ）を含む。前記外郭部分４２０Ｐ（ＯＵＴ）は、１個のメモリセル・ブロック１００２（図２５）の外郭部分に対応する部分である。
【０２０５】
図２９Ａ、図２９Ｂ及び図２９Ｃを参照すれば、図５Ｇないし図５Ｉを参照して説明したような方法で、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、フィーチャ層４１０上に、前記複数の第１マスクパターン４２０Ｐの上面及び側壁と、前記低い表面部４１０Ｒとを覆う第２バッファ層４５０を形成する。そして、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、第２バッファ層４５０上に第２マスク層４６０（図５Ｈ）を形成し、前記第２バッファ層４５０の上面が露出されるように、前記第２マスク層４６０をエッチバックし、複数の第２マスクパターン４６０Ｐを形成する。
【０２０６】
前記複数の第２マスクパターン４６０Ｐが形成された後、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、複数の第１マスクパターン４２０Ｐのうち、外郭部分４２０Ｐ（ＯＵＴ）を覆う第２バッファ層４５０の側壁には、前記第２マスク層４６０の所望しない残留部分４６０Ｐ＿Ｘが残っている。
【０２０７】
図２９Ａを参照すれば、「ＰＡ１０１」で表示した部分では、第２バッファ層４５０上に形成されたリセス空間４５４のｙ方向の幅が３Ｆであるので、前記複数の第２マスクパターン４６０Ｐが形成された後、図２９Ａで、「ＰＡ１０１」で表示した部分にあるリセス空間４５４内で、前記第２バッファ層４５０の側壁に、第２マスクパターン４６０Ｐがスペーサの形態で残っている。
【０２０８】
図３０Ａ、図３０Ｂ及び図３０Ｃを参照すれば、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、残留部分４６０Ｐ＿Ｘを露出させる第３マスク層１０６４を形成する。前記第３マスク層１０６４を形成した後、前記第２マスクパターン４６０Ｐのうち除去される部分が露出されうる。本例では、図３０Ａに図示されているように、接続領域８００Ｂで、第２マスクパターン４６０Ｐの一部が、前記第３マスク層１０６４によって覆われないように、前記第３マスク層１０６４を形成した場合を例示した。前記第３マスク層１０６４についての詳細な事項は、図１４Ａ、図１４Ｂ及び図１４Ｃを参照して、第３マスク層９６４について説明したところと概して類似している。
【０２０９】
図３１Ａ、図３１Ｂ及び図３１Ｃを参照すれば、前記第３マスク層１０６４及び第２バッファ層４５０をエッチングマスクとして利用し、前記第３マスク層１０６４の周囲で露出されている残留部分４６０Ｐ＿Ｘ及び第２マスクパターン４６０Ｐをエッチングして除去する。前記露出された残留部分４６０Ｐ＿Ｘ及び第２マスクパターン４６０Ｐを除去するために、等方性エッチング工程を利用することができる。前記等方性エッチングは、湿式または乾式で行われうる。前記残留部分４６０Ｐ＿Ｘが除去されることによって、第１マスクパターン４２０の外郭部分４２０Ｐ（ＯＵＴ）の最外側側壁を覆っている第２バッファ層４５０が露出される。その後、前記第３マスク層１０６４を除去する。
【０２１０】
図３２Ａ、図３２Ｂ及び図３２Ｃを参照すれば、メモリセル領域８００Ａ及び接続領域８００Ｂで、第２バッファ層４５０上に複数の開口１０６６Ｈを有するトリミング・マスクパターン１０６６を形成する。前記トリミング・マスクパターン１０６６に形成された複数の開口１０６６Ｈを介して、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、前記第１マスクパターン４２０Ｐのうち除去しようとする部分を覆っている第２バッファ層４５０が露出される。
【０２１１】
前記トリミング・マスクパターン１０６６を形成するにあたり、接続領域８００Ｂで、複数の第１マスクパターン４２０Ｐ及び複数の第２マスクパターン４６０Ｐのうち必要な部分は残しておき、所望しない部分のみを選択的に除去するために、前記トリミング・マスクパターン１０６６を所望の位置に正確に整列させて形成する必要がある。本発明によれば、接続領域８００Ｂで、前記第１マスクパターン４２０Ｐのうち除去対象部分上に、前記トリミング・マスクパターン１０６６の開口１０６６Ｈ位置を整列させるとき、十分なアライン・マージンを有して所望の位置に容易に整列させることができる。特に、図３２Ａで、「ＰＡ１０３」で表示した部分から分かるように、前記トリミング・マスクパターン１０６６の開口１０６６Ｈの位置が、接続領域８００Ｂにある第１マスクパターン４２０Ｐ上において、少なくとも３Ｆのアライン・マージンを有して所望の位置に整列させることができる。前記トリミング・マスクパターン１０６６は、フォトレジスト・パターンからなりうる。
【０２１２】
図３３Ａ、図３３Ｂ及び図３３Ｃを参照すれば、前記フィーチャ層４１０が露出されるまで、前記開口１０６６Ｈ内の構造物をエッチングして除去するトリミング工程を行う。その後、前記トリミング・マスクパターン１０６６を除去する。図２５で、第４分岐ラインパターン１０４４が、前記第２分岐ラインパターン１０２４より長さが短くなるように前記第４分岐ラインパターンを製造する間、前記第２マスクパターンの一部がトリミングされる。
【０２１３】
図３４Ａ、図３４Ｂ及び図３４Ｃを参照すれば、図５Ｋを参照して、第４マスクパターン４６６Ｐの形成方法について説明したところと類似した方法で、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、基板９００上に複数の幅広マスクパターン１０６８を形成する。前記幅広マスクパターン１０６８は、第１幅広マスクパターン１０６８Ａと、第２幅広マスクパターン１０６８Ｂとを含む。
【０２１４】
前記第１幅広マスクパターン１０６８Ａは、メモリセル領域８００Ａの前記第２バッファ層４５０上で、前記複数の第１マスクパターン４２０Ｐの外郭部分４２０Ｐ（ＯＵＴ）に隣接した位置に、前記複数の第１マスクパターン４２０Ｐと平行して形成される。前記複数の第２幅広マスクパターン１０６８Ｂは、前記接続領域８００Ｂで、第１マスクパターン４２０Ｐ及び第２マスクパターン４６０Ｐの上にそれぞれ形成される。図示していないが、周辺回路領域（例えば、図８で、周辺回路領域８００Ｃと類似している）に幅広マスクパターン１０６８が形成されうる。
【０２１５】
前記第１幅広マスクパターン１０６８Ａは、メモリセル領域８００Ａにおける、比較的に広い幅を有する接地選択ラインＧＳＬ（図２５）を形成するためのエッチングマスクパターンである。図示していないが、メモリセル領域８００Ａに、ストリング選択ラインＳＳＬ（図８）を形成する場合にも、同じ方法で、前記第１幅広マスクパターン１０６８Ａと同じ形状のエッチングマスクパターンを、基板９００上の必要な位置に形成することができる。前記第２幅広マスクパターン１０６８Ｂは、接続領域８００Ｂにおける、複数の第１コンタクト・パッドないし第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８を形成するためのエッチングマスクパターンである。
【０２１６】
前記複数の幅広マスクパターン１０６８を形成するにあたり、接続領域８００Ｂでは、必要な数の第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８を形成するために、複数の第１マスクパターン４２０Ｐ及び複数の第２マスクパターン４６０Ｐごとに、それぞれ１個の第３幅広マスクパターン１０６８Ｃが対応するように、前記複数の第３幅広マスクパターン１０６８Ｃを形成せねばならない。従って、接続領域８００Ｂでは、制限された空間内に、必要な数の第３幅広マスクパターン１０６８Ｃを、電気的短絡の心配なしに形成するために、それらの間に十分な工程マージンが確保されねばならない。本発明によれば、図２５Ａで、「ＤＦ１２１」、「ＤＦ１２２」及び「ＤＦ１２３」でそれぞれ表示した部分の幅を、それぞれ十分な工程マージンを提供するように設計することによって、接続領域８００Ｂにおいて、複数の第２幅広マスクパターン１０６８Ｂを形成する際に、十分な工程マージンを有して所望の位置に容易に整列させて形成することができる。前記複数の幅広マスクパターン１０６８は、前記第２バッファ層４５０及びフィーチャ層４１０に対して互いに異なるエッチング選択比を提供する物質からなりうる。例えば、前記複数の幅広マスクパターン１０６８は、ＳＯＨ膜からなりうる。
【０２１７】
図３５Ａ、図３５Ｂ及び図３５Ｃを参照すれば、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、図５Ｌを参照して説明したところと類似した方法で、複数の第１マスクパターン４２０Ｐ、複数の第２マスクパターン４６０Ｐ及び複数の幅広マスクパターン１０６８をエッチングマスクとして利用し、前記第２バッファ層３５０をエッチングして除去し、続いて、前記第２バッファ層４５０が除去されることによって露出される下部のフィーチャ層４１０をエッチングし、複数のフィーチャパターン４１０Ｐを形成する。
【０２１８】
図３６Ａ、図３６Ｂ及び図３６Ｃを参照すれば、メモリセル領域８００Ａ及び接続領域８００Ｂで、前記複数のフィーチャパターン４１０Ｐをエッチングマスクとして利用し、前記ハードマスク層９２０をエッチングし、複数のハードマスク・パターン９２０Ｐ２を形成する。
【０２１９】
図３７Ａ、図３７Ｂ及び図３７Ｃを参照すれば、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、前記複数のハードマスク・パターン９２０Ｐ２をエッチングマスクとして利用し、前記導電層９１０をエッチングして複数の導電パターン９１０Ｐ２を形成する。
【０２２０】
前記複数の導電パターン９１０Ｐ２は、メモリセル領域８００Ａ及び接続領域８００Ｂにおいて、図２５に例示した複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…、接地選択ラインＧＳＬ、及び複数の第１コンタクト・パッドないし第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８を構成することができる。図示していないが、前記複数の導電パターン９１０Ｐ２は、メモリセル領域８００Ａに形成されるストリング選択ラインＳＳＬを構成することができる。また、前記複数の導電パターン９１０Ｐ２は、周辺回路領域８００Ｃ（図８）において、周辺回路用導電パターンを構成することもできる。前記複数の第１コンタクト・パッドないし第４コンタクト・パッド１０１８，１０２８，１０３８，１０４８は、複数の導電ラインＭ１００，Ｍ１０１，Ｍ１０２，…にそれぞれ１個ずつ対応して一体に形成されうる。
【０２２１】
図３８は、本発明の技術的思想による実施形態によって形成された半導体素子を含むメモリカード１２００のブロック・ダイアグラムである。メモリカード１２００は、命令信号及びアドレス信号Ｃ／Ａを生成するメモリ・コントローラ１２２０と、メモリ・モジュール１２１０、例えば、１個または複数のフラッシュ・メモリ素子を含むフラッシュ・メモリとを含む。
【０２２２】
メモリ・コントローラ１２２０は、ホストに命令信号及びアドレス信号を伝送したり、それら信号をホストから受信するホスト・インターフェース１２２３と、命令信号及びアドレス信号をさらにメモリ・モジュール１２１０に伝送したり、それら信号をメモリ・モジュール１２１０から受信するメモリ・インターフェース１２２５とを含む。
【０２２３】
ホスト・インターフェース１２２３、コントローラ１２２４及びメモリ・インターフェース１２２５は、共通バス（ｃｏｍｍｏｎ  ｂｕｓ）を介して、ＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のようなコントローラ・メモリ１２２１、及びＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）のようなプロセッサ１２２２と通信する。
【０２２４】
メモリ・モジュール１２１０は、メモリ・コントローラ１２２０から命令信号及びアドレス信号を受信し、応答としてメモリ・モジュール１２１０上のメモリ素子のうち、少なくとも一つにデータを保存し、前記メモリ素子のうち少なくとも一つからデータを検索する。各メモリ素子は、複数のアドレス可能なメモリセルと、命令信号及びアドレス信号を受信し、プログラミング動作及び読み取り動作中にアドレス可能なメモリセルのうち少なくとも一つにアクセスするために、行信号及び列信号を生成するデコーダと、を含む。
【０２２５】
メモリ・コントローラ１２２０を含むメモリカード１２００の各構成、メモリ・コントローラ１２２０に含まれる電子素子１２２１，１２２２，１２２３，１２２４，１２２５、及びメモリ・モジュール１２１０は、本発明の技術的思想による実施形態による工程を利用して形成された微細パターンを含むように形成されうる。
【０２２６】
図３９は、本発明の技術的思想による実施形態による半導体素子を含むメモリカード１３１０を採用するメモリシステム１３００のブロック・ダイアグラムである。メモリシステム１３００は、共通バス１３６０を介して通信するＣＰＵのようなプロセッサ１３３０、ＲＡＭ１３４０、ユーザ・インターフェース１３５０及びモデム１３２０を含むことができる。前記各素子は、バス１３６０を介してメモリカード１３１０に信号を伝送し、メモリカード１３１０から信号を受信する。
【０２２７】
メモリカード１３１０は、命令信号及びアドレス信号Ｃ／Ａを生成するメモリ・コントローラ１３１２と、データ保存のためのフラッシュ・メモリ１３１１とを含むことができる。
【０２２８】
メモリカード１３１０とともに、プロセッサ１３３０、ＲＡＭ１３４０、ユーザ・インターフェース１３５０及びモデム１３２０を含むメモリシステム１３００の各構成は、本発明の技術的思想による実施形態による工程を利用して形成された微細パターンを含むように形成することができる。メモリシステム１３００は、多様な電子応用分野に応用することができる。例えば、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）、ＣＩＳ（ＣＭＯＳ  ｉｍａｇｅ  ｓｅｎｓｏｒ）及びコンピュータ応用チップセット分野に応用することができる。
【０２２９】
本明細書で開示されたメモリシステム及び素子は、例えば、ＢＧＡ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）、ＣＳＰ（ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅ）、ＰＬＣＣ（ｐｌａｓｔｉｃ  ｌｅａｄｅｄ  ｃｈｉｐ  ｃａｒｒｉｅｒ）、ＰＤＩＰ（ｐｌａｓｔｉｃ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ）、ＭＣＰ（ｍｕｌｔｉ−ｃｈｉｐ  ｐａｃｋａｇｅ）、ＷＦＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｆａｂｒｉｃａｔｅｄ  ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｐｒｏｃｅｓｓｅｄ  ｓｔｏｃｋ  ｐａｃｋａｇｅ）などを含む多様な素子パッケージ形態のうち任意の形態にパッケージされ、前記例示されたところに限定されるものではない。
【０２３０】
以上、本発明について、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されるものではなく、本発明の技術的思想及び範囲内で、当分野で当業者によって、さまざまに変形及び変更が可能である。
【符号の説明】
【０２３１】
２００        半導体素子
２１０        ラインパターン
２２０        幅広パターン
３００，５００，６００，９００        基板
３１０        フィーチャ層
３１０Ａ        第１領域
３１０Ｂ        第２領域
３１０Ｃ        第３領域
３１０Ｐ        フィーチャパターン
３１０Ｐ１        第１フィーチャパターン
３１０Ｐ２        第２フィーチャパターン
３１０Ｒ        低い表面部
３２０        第１マスク層
３２０Ｐ        第１マスクパターン
３２０Ｐ（Ｅ）        最外側第１マスクパターン
３２０ＳＬ        整列用第１マスクパターン
３３０，９３０        第１バッファ層
３４０        スペーサ層
３４０Ｓ        スペーサ
３５０        第２バッファ層
３５４        リセス空間
３６０        第２マスク層
３６０Ｐ        第２マスクパターン
３６０Ｐ＿Ｘ，４６０Ｐ＿Ｘ        残留部分
３６０ＳＬ        整列用第２マスクパターン
３６４，９６４        第３マスク層
３６６        第４マスク層
３６６Ｐ        第４マスクパターン
３６８        第５マスクパターン
５１０，９１０        導電層
５１０Ｐ，９１０Ｐ        導電パターン
５２０，６０４，９２０        ハードマスク層
５２０Ｐ，６０４Ｐ        ハードマスク・パターン
６００Ａ，６００Ｂ        活性領域
６０２        パッド酸化膜
６１０Ｔ        トレンチ
６２０Ｉ        素子分離膜
６２０Ｉ１        第１素子分離膜
６２０Ｉ２        第２素子分離膜
８００Ａ        メモリセル領域
８００Ｂ        接続領域
８００Ｃ        周辺回路領域
８１０        第１導電ライン
８１２        第１ラインパターン
８１４        第１分岐ラインパターン
８１８        第１コンタクト・パッド
８２０        第２導電ライン
８２２        第２ラインパターン
８２４        第２分岐ラインパターン
８２８        第２コンタクト・パッド
８３０        第３導電ライン
８３２        第３ラインパターン
８３４        第３分岐ラインパターン
８３６        連結ラインパターン
８３８        第３コンタクト・パッド
８４０        メモリセル・ブロック
８７０        周辺回路用導電パターン
９３０Ａ        ラインバッファ部分
９３０Ｂ        分岐バッファ部分
９３０Ｃ        第３バッファ部分
９３０ＳＬ        整列用バッファ層
９６６        トリミング・マスクパターン
９６６Ｈ        開口
９６８        幅広マスクパターン
９６８Ａ，９６８ＳＬ        第１幅広マスクパターン
９６８Ｂ        第２幅広マスクパターン
９６８Ｃ        第３幅広マスクパターン
【図１】
0005833353.tif 000002
【図２】
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【図３】
0005833353.tif 000004
【図４Ａ】
0005833353.tif 000005
【図４Ｂ】
0005833353.tif 000006
【図４Ｃ】
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【図４Ｄ】
0005833353.tif 000008
【図４Ｅ】
0005833353.tif 000009
【図４Ｆ】
0005833353.tif 000010
【図４Ｇ】
0005833353.tif 000011
【図４Ｈ】
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【図４Ｉ】
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【図４Ｊ】
0005833353.tif 000014
【図４Ｋ】
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【図４Ｌ】
0005833353.tif 000016
【図４Ｍ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図５Ｈ】
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【図５Ｉ】
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【図５Ｊ】
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【図５Ｋ】
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【図５Ｌ】
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【図６Ａ】
0005833353.tif 000030
【図６Ｂ】
0005833353.tif 000031
【図６Ｃ】
0005833353.tif 000032
【図６Ｄ】
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【図７Ａ】
0005833353.tif 000034
【図７Ｂ】
0005833353.tif 000035
【図７Ｃ】
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【図７Ｄ】
0005833353.tif 000037
【図７Ｅ】
0005833353.tif 000038
【図８】
0005833353.tif 000039
【図９Ａ】
0005833353.tif 000040
【図９Ｂ】
0005833353.tif 000041
【図９Ｃ】
0005833353.tif 000042
【図１０Ａ】
0005833353.tif 000043
【図１０Ｂ】
0005833353.tif 000044
【図１０Ｃ】
0005833353.tif 000045
【図１１Ａ】
0005833353.tif 000046
【図１１Ｂ】
0005833353.tif 000047
【図１１Ｃ】
0005833353.tif 000048
【図１２Ａ】
0005833353.tif 000049
【図１２Ｂ】
0005833353.tif 000050
【図１２Ｃ】
0005833353.tif 000051
【図１３Ａ】
0005833353.tif 000052
【図１３Ｂ】
0005833353.tif 000053
【図１３Ｃ】
0005833353.tif 000054
【図１４Ａ】
0005833353.tif 000055
【図１４Ｂ】
0005833353.tif 000056
【図１４Ｃ】
0005833353.tif 000057
【図１５Ａ】
0005833353.tif 000058
【図１５Ｂ】
0005833353.tif 000059
【図１５Ｃ】
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【図１６Ａ】
0005833353.tif 000061
【図１６Ｂ】
0005833353.tif 000062
【図１６Ｃ】
0005833353.tif 000063
【図１７Ａ】
0005833353.tif 000064
【図１７Ｂ】
0005833353.tif 000065
【図１７Ｃ】
0005833353.tif 000066
【図１８Ａ】
0005833353.tif 000067
【図１８Ｂ】
0005833353.tif 000068
【図１８Ｃ】
0005833353.tif 000069
【図１９Ａ】
0005833353.tif 000070
【図１９Ｂ】
0005833353.tif 000071
【図１９Ｃ】
0005833353.tif 000072
【図２０Ａ】
0005833353.tif 000073
【図２０Ｂ】
0005833353.tif 000074
【図２０Ｃ】
0005833353.tif 000075
【図２１Ａ】
0005833353.tif 000076
【図２１Ｂ】
0005833353.tif 000077
【図２１Ｃ】
0005833353.tif 000078
【図２２Ａ】
0005833353.tif 000079
【図２２Ｂ】
0005833353.tif 000080
【図２３Ａ】
0005833353.tif 000081
【図２３Ｂ】
0005833353.tif 000082
【図２４Ａ】
0005833353.tif 000083
【図２４Ｂ】
0005833353.tif 000084
【図２５】
0005833353.tif 000085
【図２６Ａ】
0005833353.tif 000086
【図２６Ｂ】
0005833353.tif 000087
【図２６Ｃ】
0005833353.tif 000088
【図２７Ａ】
0005833353.tif 000089
【図２７Ｂ】
0005833353.tif 000090
【図２７Ｃ】
0005833353.tif 000091
【図２８Ａ】
0005833353.tif 000092
【図２８Ｂ】
0005833353.tif 000093
【図２８Ｃ】
0005833353.tif 000094
【図２９Ａ】
0005833353.tif 000095
【図２９Ｂ】
0005833353.tif 000096
【図２９Ｃ】
0005833353.tif 000097
【図３０Ａ】
0005833353.tif 000098
【図３０Ｂ】
0005833353.tif 000099
【図３０Ｃ】
0005833353.tif 000100
【図３１Ａ】
0005833353.tif 000101
【図３１Ｂ】
0005833353.tif 000102
【図３１Ｃ】
0005833353.tif 000103
【図３２Ａ】
0005833353.tif 000104
【図３２Ｂ】
0005833353.tif 000105
【図３２Ｃ】
0005833353.tif 000106
【図３３Ａ】
0005833353.tif 000107
【図３３Ｂ】
0005833353.tif 000108
【図３３Ｃ】
0005833353.tif 000109
【図３４Ａ】
0005833353.tif 000110
【図３４Ｂ】
0005833353.tif 000111
【図３４Ｃ】
0005833353.tif 000112
【図３５Ａ】
0005833353.tif 000113
【図３５Ｂ】
0005833353.tif 000114
【図３５Ｃ】
0005833353.tif 000115
【図３６Ａ】
0005833353.tif 000116
【図３６Ｂ】
0005833353.tif 000117
【図３６Ｃ】
0005833353.tif 000118
【図３７Ａ】
0005833353.tif 000119
【図３７Ｂ】
0005833353.tif 000120
【図３７Ｃ】
0005833353.tif 000121
【図３８】
0005833353.tif 000122
【図３９】
0005833353.tif 000123