(57)【特許請求の範囲】
【請求項１】
半導体発光素子の製造方法であって、
成長用基板の表面に複数の素子形成領域と、前記複数の素子形成領域を囲む素子区画領域と、前記素子形成領域の内側に設けられた凹凸面形成領域と、前記凹凸面形成領域を囲み平坦形状を有する凹凸面区画領域とを区画し、前記凹凸面形成領域内に複数の凸部又は凹部を形成する工程と、
前記成長用基板の表面上に、第１の半導体層、活性層及び第２の半導体層を順次成長して半導体成長層を形成する工程と、
前記凹凸面区画領域及び前記素子区画領域上の前記半導体成長層をエッチングし、前記成長用基板に向かって開口が徐々に小さくなるとともに前記成長用基板の表面に達する素子分割溝を形成し、前記凹凸面形成領域上に設けられる内側部と前記凹凸面区画領域上に設けられるテーパ部とからなる複数の素子部を形成する工程と、
前記複数の素子部を支持する支持体を前記複数の素子部に接合する工程と、
前記成長用基板の裏面側からレーザ光を照射して前記成長用基板を剥離する工程と、を有することを特徴とする製造方法。
【請求項２】
前記凸部又は凹部は一定の間隔で設けられ、
前記凹凸面形成領域の最端の前記凸部又は凹部は前記凹凸面形成領域の外縁よりも前記凸部又は凹部の間隔分内側に設けられ、
前記凹凸面形成領域の最端の前記凸部又は凹部と前記外縁までの間は前記凹凸面区画領域と同一平面として設けられていることを特徴とする請求項１に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオード（ＬＥＤ：Light Emitting Diode）等の半導体発光素子の製造方法及びこれによって製造される半導体発光素子に関し、特に、半導体成長層の結晶成長に用いられる成長用基板をレーザリフトオフ（ＬＬＯ：Laser Lift Off）法によって除去する工程を有する製造方法及びこれにより製造される半導体発光素子に関する。
【背景技術】
【０００２】
発光ダイオード（ＬＥＤ：Light Emitting Diode）等の半導体発光素子は、近年の技術の進歩によって高効率化及び高出力化が図られている。しかし、高出力化に伴って半導体発光素子から生じる熱量も増加し、これによる信頼性の低下が問題となっている。
【０００３】
上述した問題を解決するために、比較的に熱伝導性の低い成長用基板を除去し、当該成長用基板に替えて比較的熱伝導性の高い支持基板で半導体成長層を支持する技術が用いられている。かかる技術を用いることにより、半導体発光素子の放熱性が改善され、更には成長用基板の除去に伴って発光効率、特に光取り出し効率の向上も期待できる。すなわち、光が成長用基板を通過する際に起こる光吸収の抑制、及び半導体成長層と成長用基板との屈折率差に起因してその界面で全反射される光の成分を減じることが可能になる。
【０００４】
ＧａＮ系の半導体成長層から成長用基板を剥離する場合、一般的に、レーザリフトオフ（ＬＬＯ：Laser Lift Off）法が用いられる。ここで、ＬＬＯ法とは、成長用基板上にＧａＮ等の半導体成長層が形成されたウエハに対して、成長用基板側からＹＡＧレーザ光又はエキシマレーザ光を照射し、かかるレーザ光のエネルギーが成長用基板と半導体成長層との界面で吸収され、更に吸収されたエネルギーが熱に変換されることにより、成長用基板上に形成されているＧａＮ層が金属ＧａとＮ２ガスとに分解されることを利用した剥離方法である。
【０００５】
上述したＬＬＯ法を用いると、ＧａＮ層の分解時に発生するＮ２ガスの圧力により、ＧａＮ層にクラック又は欠けが発生する問題があった。かかる問題を解決する方法として、レーザ光の照射前に、ＧａＮ層の分解時に発生するＮ２ガスをウエハ外部に放出させる経路を形成しておき、ＧａＮ層におけるクラック及び欠けの発生を防止する方法が知られている。例えば、特許文献１及び特許文献２には、ＧａＮ系の半導体成長層を貫通し成長用基板であるサファイア基板に到達する素子分割溝を形成した後に、ＬＬＯ法によりサファイア基板を剥離する製造方法が開示されている。
【０００６】
また、発光効率及び光取り出し効率の向上のために、成長用基板に凹凸パターンを形成し、当該凹凸パターン上に半導体成長層を積層する方法が知れている。このような成長用基板に凹凸パターンを形成する理由は、凹凸パターン上に半導体成長層を形成することによって半導体成長層の結晶欠陥が低減できること、半導体成長層も成長用基板の凹凸パターンに対応した凹凸パターンを有することになり、半導体成長層の凹凸パターンによって活性層から放出される光を散乱・回折して外部量子効率を向上できることがある。例えば、特許文献３には、凹凸パターンが形成されたサファイア基板上にＧａＮ系の半導体成長層を形成し、その後にＬＬＯ法によってサファイア基板を剥離する製造方法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−５３４１６４号公報
【特許文献２】特開２００７−１３４４１５号公報
【特許文献３】特開２００７−３６２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＬＬＯ法を用いてＧａＮ系の半導体成長層から成長用基板を完全に除去する場合、レーザ光照射時に支持体から接着用金属材料が飛散し、Ｎ２ガスの放出経路に露出した半導体成長層の側面に金属材料が付着することがある。このような金属材料の付着は半導体発光素子のリーク不良を引き起こし、製造工程の歩留まりが低下する。
【０００９】
このような問題点を解決するために、当該放出経路に露出した半導体成長層の側面の一部を保護膜によって被覆する方法が考えられる。かかる場合において、当該保護膜を容易且つ高精度に形成するために、当該放出経路幅が成長用基板に向かって徐々に狭くなるように半導体成長層の側面を成長用基板の表面に対して傾けることが重要になる。また、素子分割方法によっては、傾いた側面を意図せずとも設けられてしまう場合もある。
【００１０】
しかしながら、上述したような成長用基板の凹凸パターン上に形成された半導体成長層からＬＬＯ法によって成長用基板を除去する場合は、凹凸パターンを有しない成長用基板上に形成された半導体成長層からＬＬＯ法によって成長用基板を除去する場合と比較して、ＧａＮ層の分解時に発生するＮ２ガスの圧力が半導体成長層の厚さ方向（すなわち、成長方向）にかかる。これは、凹凸パターンがない成長用基板と半導体成長層との界面においては、Ｎ２ガスが半導体成長層の厚さ方向に直交する方向（以下、横方向と称する）に沿って外部に放出されやすいが、凹凸パターンがある成長用基板と半導体成長層との界面においては、当該凹凸パターンによってＮ２ガスが横方向に放出されにくくなるためである。Ｎ２ガスの圧力が半導体成長層の厚さ方向にかかりやすくなると、上述したような放出経路の底部（すなわち、成長用基板が露出した部分）の周囲における半導体成長層の層厚は薄いため、かかる薄い層厚の部分にクラックが発生しやすくなり、半導体発光素子の歩留まり及び信頼性が低下する。
【００１１】
本発明は、上述した点に鑑みてなされたものであり、その目的は、凹凸パターンが表面に形成された成長用基板をＬＬＯ法によって除去する際に、金属材料等の異物の付着を防止しつつ、半導体成長層におけるクラックの発生を防止することができる半導体発光素子の製造方法及びこれよって製造される半導体発光素子を提供することである。
【課題を解決するための手段】
【００１２】
上述した課題を解決するために、半導体発光素子の製造方法であって、成長用基板の表面に複数の素子形成領域と、前記複数の素子形成領域を囲む素子区画領域と、前記素子形成領域の内側に設けられた凹凸面形成領域と、前記凹凸面形成領域を囲み平坦形状を有する凹凸面区画領域とを区画し、前記凹凸面形成領域内に複数の凸部又は凹部を形成する工程と、前記成長用基板の表面上に、第１の半導体層、活性層及び第２の半導体層を順次成長して半導体成長層を形成する工程と、前記凹凸面区画領域及び前記素子区画領域上の前記半導体成長層をエッチングし、前記成長用基板に向かって開口が徐々に小さくなるとともに前記成長用基板の表面に達する素子分割溝を形成し、前記凹凸面形成領域上に設けられる内側部と前記凹凸面区画領域上に設けられるテーパ部とからなる複数の素子部を形成する工程と、前記複数の素子部を支持する支持体を前記複数の素子部に接合する工程と、前記成長用基板の裏面側からレーザ光を照射して前記成長用基板を剥離する工程と、を有することを特徴とする。
【発明の効果】
【００１４】
本発明の半導体発光素子の製造方法においては、成長用基板の表面に複数の素子形成領域、複数の素子形成領域を囲む素子区画領域、及び素子形成領域の内側に設けられた凹凸面形成領域を区画した後に凹凸面形成領域内に複数の凸部又は凹部を形成し、成長用基板の表面上に半導体成長層を形成する。更に、凹凸面形成領域を区画する平坦領域及び素子区画領域上の半導体成長層をエッチングし、成長用基板に向かって開口が徐々に小さくなるとともに成長用基板の表面に達する素子分割溝を形成する。これにより、凹凸パターンを有する成長用基板をその後のＬＬＯ法によって除去する際に、素子部の層厚が薄くなっている側部の欠け及びクラックの発生を防止することができる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）は本発明の実施例に係る半導体発光素子の断面図であり、（ｂ）は半導体発光素子を構成する半導体成長層の構造を示す断面図であり、（ｃ）は半導体発光素子を構成する半導体成長層のｎ側電極形成面の平面図である。
【図２】本発明の実施例に係る半導体発光素子の製造方法における各製造工程を示す断面図である。
【図３】（ａ）は本発明の実施例に係る半導体発光素子の製造方法の成長用基板準備工程における成長用基板の平面図であり、（ｂ）は図３（ａ）の一点鎖線によって囲まれた領域３ｂの拡大図である。
【図４】サファイア基板上に結晶成長した半導体成長層を示す断面図である。
【図５】図２（ｅ）の工程における成長用基板及び半導体成長層の平面図である。
【図６】本発明の実施例に係る半導体発光素子の製造方法における各製造工程を示す断面図である。
【図７】本発明の実施例に係る半導体発光素子の製造方法における各製造工程を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１７】
先ず、図１（ａ）、（ｂ）、（ｃ）を参照しつつ、本実施例に係る半導体発光素子の構造を説明する。図１（ａ）は本実施例に係る半導体発光素子の断面図であり、図１（ｂ）は半導体発光素子を構成する半導体成長層の拡大断面図であり、図１（ｃ）は半導体発光素子を構成する半導体成長層のｎ側電極形成面の平面図である。
【００１８】
図１（ａ）に示されているように、半導体発光素子１０は、支持体１１、接合層１２、ｐ側電極１３、ｎ側電極１４、保護層１５及び素子部２０から構成されている。また、図１（ｂ）に示されているように、素子部２０は、ｐ側電極１３からｎ側電極１４に向かって、ｐ−ＧａＮ層２１、ｐ−ＡｌＧａＮクラッド層２２、活性層２３及びｎ−ＧａＮ層２４が順次積層された積層構造を有している。
【００１９】
素子部２０は、ｐ側の表面を垂直にｎ側の表面まで投影させた領域である四角柱の形状をした内側部２０ａと、内側部２０ａの周囲を囲むように形成された外側部であるテーパ部２０ｂ（図１（ａ）の破線によって囲まれた部分）と、から構成されている。素子部２０の内側部２０ａにおいて、ｐ側電極１３が形成された面（ｐ側の表面）は平坦である。一方、ｎ側電極１４が形成された面（ｎ側の表面）は一部が凹み、ｎ側の表面は凹凸形状を有している。すなわち、内側部２０ａのｎ側の表面には複数の凹部２５が形成されている。一方、素子部２０のテーパ部２０ｂにおいて、ｎ側の表面は平坦である。すなわち、図１（ａ）、（ｃ）に示されているように、素子部２０のｎ側の表面は、内部２０ａの表面領域である凹凸面領域２６と、テーパ部２０ｂの表面領域である平坦面領域２７とから構成されている。また、凹凸面領域２６の形状は一辺が約１０２０マイクロメートル（μｍ）の正方形であり、平坦面領域２７の幅は約１０μｍである。なお、本実施例においては、凹凸面は凹部２５によって形成されていたが、凹部２５に代えて複数の突起を形成することによって凹凸面を形成してもよい。
【００２０】
凹部２５は、図１（ｃ）におけるｘ軸方向に７列、当該ｘ軸と直交するｙ軸方向に７行、すなわち７行×７列のマトリックス状に形成されている。また、凹部２５は円柱形状を有しており、その深さは約１μｍであり、その底面の直径は約１μｍである。凹部２５同士の中心点間隔（ピッチ）は、約２μｍである。素子部２０の縁から最も外側に位置する凹部２５までの距離は約２０μｍである。なお、図１においては凹部２５を７行×７列に設けているが、これは簡略化して図示しているためであり、実際にはより多く、例えば約１０００行×１０００列である。なお、凹部２５の形状は、角錐、円錐、レンズ形状、半球状等の種々の形状であってもよい。また、凹部２５の寸法及び数量は、上述した内容に限定されず、半導体発光素子１０の特性に応じて適宜調整することができる。例えば、凹部２５の深さは１〜２μｍ、底面の直径は０．５〜３μｍ、ピッチは１〜５μｍの範囲に設定することができる。
【００２１】
素子部２０のテーパ部２０ｂは、ｐ側の表面からｎ側の表面に向かって素子部２０の側部が徐々に広がる傾斜面（以下、テーパ面２８と称する）を有している。また、テーパ部２０ｂにおいて、ｎ側の表面とテーパ面２８とがなす角度は、例えば約３０度である。なお、ｎ側の表面（すなわち、平坦面領域２７における表面）とテーパ面２８とがなす角度は、例えば３０度〜４０度の範囲内に設定することができる。
【００２２】
支持体１１は、シリコン等の半導体基板である。接合層１２はＡｕＳｎＮｉ合金から構成され、支持体１１とｐ側電極１３とを電気的に接続しつつ、支持体１１とｐ側電極１３及び保護層１５の一部とを貼り合わせている。
【００２３】
ｐ側電極１３は、ｐ−ＧａＮ層２１が位置する面（すなわち、ｐ側の表面）に形成されている。また、ｎ側電極１４は、ｎ−ＧａＮ層２４が位置する面（すなわち、ｎ側の表面）の凹凸面領域２５上の中央部に形成されている。ｐ側電極１３はＰｔ、Ａｇ、Ｔｉ及びＡｕが順次積層された構造を有し、ｎ側電極はＴｉ、Ｐｔ及びＡｕが順次積層された構造を有している。
【００２４】
保護層１５は、二酸化シリコン（ＳｉＯ２）からなる酸化膜である。保護層１５は、テーパ面２８の一部及び素子部２０のｐ側の表面の一部に形成されている。テーパ面２８の全面が保護層１５によって覆われていない理由は、後述するレーザリフトオフ（ＬＬＯ：Laser Lift Off）の際に発生するＮ２ガスを素子部２０の外部に放出しやすくしているためである。また、保護層１５は、ｐ側電極１３の周囲を囲むように形成されている。
【００２５】
次に、図２乃至図７を参照しつつ、本実施例に係る半導体発光素子の製造方法について詳細に説明する。
【００２６】
［成長用基板準備工程］
本実施例においては、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によりAlxInyGazN（0≦x≦１、0≦y≦１、0≦z≦１、x+y+z=１）からなる半導体成長層を形成する基板（成長用基板）としてＣ面サファイア基板３０（以下、単にサファイア基板３０と称する）を先ず準備する（図２（ａ））。ここで、図２は、半導体発光素子１０の製造方法における各製造工程を示す断面図である。なお、成長用基板としては、本実施例のＣ面サファイア基板に限らず、Ｒ面サファイア基板、又はＭｇＡｌ２Ｏ４等の基板を用いることもできる。
【００２７】
次に、サファイア基板３０の表面上に凹凸パターンを形成する（図２（ｂ）、図３（ａ）、（ｂ））。ここで、図３（ａ）は本工程におけるサファイア基板３０の平面図であり、図３（ｂ）は図３（ａ）の一点鎖線によって囲まれた領域３ｂの拡大図である。
【００２８】
具体的な工程としては、先ず、サファイア基板３０の表面に複数の素子形成領域３０ａ（例えば、一辺が約１０４０μｍの正方形の領域）を区画する（図２（ｂ）、図３（ａ））。また、平坦領域３０ｂによって凹凸面形成領域３０ｃ（一辺が約１０００μｍの正方形の領域）を区画し、凹凸面形成領域３０ｃを素子形成領域３０ａの内側に設ける（図２（ｂ）、図３（ｂ））。平坦領域３０ｂは、素子形成領域３０ａに含まれる凹凸面形成領域３０ｃを取り囲む領域（凹凸面区画領域）と、隣接する素子形成領域３０ａの間の後述する素子分割溝となる領域（素子区画領域）とからなる。続いて、サファイア基板３０上にレジストを塗布し、その後にフォトリソグラフィによって当該レジストをパターニングする。本実施例においては、サファイア基板３０上の凹凸面形成領域３０ｃ内のそれぞれにおいて、７行×７列のマトリックス状に並ぶように凸部を形成する。ここで、素子形成領域３０ａとは素子部２０が形成される領域であり、素子形成領域３０ａとこれに隣接する他の素子形成領域３０ａとの間には後述する素子分離溝が位置する。その後、パターニングされたレジストをマスクとし、ＢＣｌ３及びＡｒを用いた反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を施し、サファイア基板３０の表面に凸部３０ｄを形成する。その後、当該レジストが除去され、サファイア基板３０上の凹凸面形成領域３０ｃ内のそれぞれに７行×７列のマトリックス状に並んだ凸部３０ｄからなる凹凸パターンの形成が完了する（図２（ｂ）、図３（ｂ））。
【００２９】
本実施例においては、凸部３０ｄの直径約１μｍ、高さ約１μｍの円柱状の突起であり、凸部３０ｄ同士の中心点間隔（ピッチ）は約２μｍである。凸部３０ｄ同士の間隔である凹部３０ｅの幅は、中心点間隔から凸部３０ｄの直径を除いた距離に等しい。なお、凸部３０ｄの寸法はこれに限れることはなく、例えば、凸部３０ｄの直径は０．５〜３μｍ、深さは１〜２μｍ、ピッチは１〜５μｍの範囲内に設定することができる。なお、図２、３においては凸部３０ｄを７行×７列に設けているが、これは簡略化して図示しているためであり、実際にはより多く、例えば約１０００行×１０００列である。
【００３０】
また、設計上は凹凸面形成領域３０ｃの外縁に凸部３０ｄを囲む凹部３０ｅの側面が一致しないように、例えば、当該外縁から約１．５μｍ離間した位置に凸部３０ｄを形成することが好ましい。これはサファイア基板３０上に形成される半導体成長層の層厚にばらつきが生じることによってサファイア基板３０上に形成される素子ごとに内側部２０ａとテーパ部２０ｂにずれが生じてしまうため、あらかじめ当該ずれ幅を考慮してウエハ上のいずれの領域においても確実にテーパ部２０ｂの表面領域を完全に平坦にするためである。なお、凸部３０ｄの側面から外縁までの距離は上述した距離に限定されず、例えば、１．０〜１１μｍの範囲で設定することができる。
【００３１】
本実施例においては円柱状の凸部３０ｄを形成したが、素子部２０の凹部２５の形状に応じて、凸部３０ｄの形状を角錐、円錐、レンズ形状、半球状等の種々の形状にすることができる。また、本実施例においてはエッチング用のマスクとしてレジストを用いたが、レズストに代えてＳｉＯ２や金属を用いてもよい。更に、素子形成領域３０ａ及び凹凸面形成領域３０ｃの形状を正方形としたが、円形又は三角形等の他の形状であってもよい。
【００３２】
なお、本実施例においては、隣接する素子形成領域３０ａの間の後述する素子分割溝となる領域（素子区画領域）を平坦としたが、当該素子区画領域に凹部又は凸部を形成してもよい。
【００３３】
［半導体成長層形成工程］
次に、凹凸パターンが形成されたサファイア基板３０を水素雰囲気中で摂氏１０００度（１０００℃）、１０分間加熱してサーマルクリーニングを行う。次に、ＭＯＣＶＤ法により、サファイア基板３０の凹凸パターンが形成された面上に低温バッファ層４１、下地ＧａＮ層４２、ｎ−ＧａＮ層２４、活性層２３、ｐ−ＡｌＧａＮクラッド層２２、ｐ−ＧａＮ層２１からなる半導体成長層４０を形成する（図２（ｃ）、図４）。ここで、半導体成長層４０を構成する各半導体層は、ＭＯＣＶＤ法によりウルツ鉱型結晶構造のＣ軸方向に沿って、サファイア基板１１の上に順次積層される。なお、図４はサファイア基板３０上に結晶成長した半導体成長層４０を示す断面図である。
【００３４】
具体的には、基板温度（成長温度）を５００℃とし、ＴＭＧ（トリメチルガリウム）（流量10.4μmol/min）及びＮＨ３（流量3.3LM）を約３分間供給してＧａＮからなる低温バッファ層４１をサファイア基板３０の上に形成する。その後、基板温度を１０００℃まで昇温し、約３０秒間保持することで低温バッファ層４１を結晶化させる。続いて、基板温度を１０００℃に保持したままＴＭＧ（流量45μmol/min）、ＮＨ３（流量4.4LM）及びドーパントガスとしてＳｉＨ４（流量2×10-4mol/min）を約２０分間供給し、膜厚１μｍの下地ＧａＮ層４２を形成する。
【００３５】
次に、基板温度が１０００℃の状態にてＴＭＧ（流量45μmol/min）、ＮＨ３（流量4.4LM）及びドーパントガスとしてＳｉＨ４（流量2.7×10-9mol/min）を約９０分間供給し、膜厚６μｍのｎ−ＧａＮ層２４を形成する。続いて、ｎ−ＧａＮ層２４の上に活性層２３を形成する。本実施例では、活性層２３としてInGaN/GaNからなる多重量子井戸構造を適用した。すなわち、InGaN/GaNを１周期として５周期の成長を行う。具体的には、基板温度を７００℃とし、ＴＭＧ（流量3.6μmol/min）、ＴＭＩ（トリメチルインジウム）（流量10μmol/min）、ＮＨ３（流量4.4LM）を約３３秒間供給し、膜厚２．２ｎｍのＩｎＧａＮ井戸層を形成する。続いて、ＴＭＧ（流量3.6μmol/min）、ＮＨ３（流量4.4LM）を約３２０秒間供給して膜厚１５ｎｍのＧａＮ障壁層を形成する。かかる成長を５周期分繰り返すことにより活性層２３が形成される。
【００３６】
次に、基板温度を８７０℃まで昇温し、ＴＭＧ（流量8.1μmol/min）、ＴＭＡ（トリメチルアルミニウム）（流量7.5μmol/min）、ＮＨ３（流量4.4LM）及びドーパントとしてＣｐ２Ｍｇ（bis-cyclopentadienyl Mg）（流量2.9×10-7μmol/min）を約５分間供給し、膜厚約４０ｎｍのｐ−ＡｌＧａＮクラッド層２２を形成する。続いて、基板温度を保持したまま、ＴＭＧ（流量18μmol/min）、ＮＨ３（流量4.4LM）及びドーパントとしてＣｐ２Ｍｇ（流量2.9×10-7μmol/min）を約７分間供給し、膜厚約１５０ｎｍのｐ−ＧａＮ層２１を形成する。サファイア基板３０の上には、これらの各半導体層によって構成される半導体成長層４０が形成される（図４）。
【００３７】
［素子分割溝形成工程、テーパ面形成工程］
次に、サファイア基板３０の表面上に区画された平坦領域３０ｂ内の上方のみ位置する半導体成長層４０に、個々の半導体発光素子を区画する素子分割溝４３を形成する。
【００３８】
具体的な工程としては、先ず、半導体成長層４０の表面上にスピンコータを用いてレジスト５０を均一（層厚：約１０μｍ）に塗布する。続いて、フォトリソグラフィによって開口５１を形成し、レジスト５０を格子状にパターニングする。ここでは、半導体成長層４０上に残存するレジストの各々の平面形状が、約１０４０μｍ×１０４０μｍの正方形となるようにパターニングする（図２（ｄ））。また、開口５１の底面（開口５１によって半導体成長層４０が露出する領域）が平坦領域３０ｂ内の直上のみに位置するようにパターニングする。本実施例においては、半導体成長層４０が可視光を透過し、サファイア基板３０に凹凸パターンが施されているため、当該凹凸パターンを利用してフォトリソグラフィ用のマスクを位置決めできる。これにより、レジスト５０のパターニングの精度を向上することができる。その後、パターニングされたレジスト５０にポストベークを施し、残存する正方形のレジスト５０の各々の側面を傾斜させる。ここでは、当該レジストの側部の傾斜角（半導体成長層４０の表面に対するレジスト５０側面の傾斜角度）は約３０度である。
【００３９】
次に、上述した形状のレジスト５０が形成された状態のウエハを反応性イオンエッチング装置に投入し、上述した形状のレジスト５０を分割溝形成マスクとし、Ｃｌ２プラズマによるドライエッチングを半導体成長層４０に施す。ここで、分割溝形成マスクであるレジスト５０の開口５１の幅は、サファイア基板３０に凸部３０ｄを形成時において平坦領域３０ｂ上に形成されたレジスト（平坦面形成マスク）の幅よりも小さい。これにより、半導体成長層４０には、サファイア基板３０に達する格子状の素子分割溝４３が形成される（図２（ｅ）、図５）。図２（ｅ）に示されているように、素子分割溝４３の形成幅（素子部２０とそれに隣接する他の素子部２０との間隔）は、平坦領域３０ｂの幅よりも狭い。また、素子分割溝４３は、平坦領域３０ｂの直上領域に形成されている。
【００４０】
本実施例においては、素子分割溝４３の最小幅（サファイア基板３０の露出幅）は約１００μｍであり、素子分割溝４３によって半導体成長層４０が例えば一辺が約１０４０μｍの素子片（素子領域）である素子部２０に分割される。
【００４１】
本実施例においては、上述したドライエッチングの選択比を約１にしているため、ドライエッチングのマスクとして用いられたレジスト側部の傾斜形状が半導体成長層４０に転写される。すなわち、素子分割溝４３の開口幅は、半導体成長層４０のｐ側の表面からサファイア基板３０に向かうにつれて、徐々に小さくなっている。このような素子分割溝４３の形状により、素子部２０の断面形状は略台形状になり、素子部２０の側部はｐ側の表面からｎ側の表面に向かうにつれて、徐々に広がるように傾斜している。すなわち、素子分離溝４３が形成されることにより、素子部２０の側部は、サファイア基板３０に対して傾斜したテーパ面２８を有する。
【００４２】
また、図２（ｅ）及び図５に示されているように、テーパ面２８を有する側部であるテーパ部２０ｂ（図２（ｅ）における破線で囲まれた部分）は、サファイア基板３０の凹凸面形成領域３０ｃには対向していない。すなわち、テーパ部２０ｂは、サファイア基板３０の平坦領域３０ｂ内の上方、すなわち凹凸面区画領域のみに形成されている。また、凹凸面形成領域３０ｃは内側部２０ａの表面上に含まれることになる。ここで、図５は、図２（ｅ）の工程におけるサファイア基板３０及び半導体成長層４０の平面図である。
【００４３】
なお、テーパ部２０ｂと凹凸面形成領域３０ｃとが上述した位置関係になれば、レジスト５０の厚さ及び傾斜角度を適宜調整し、素子分離溝４３を形成することができる。
【００４４】
［保護層形成工程］
次に、素子部２０のｐ側の表面及びテーパ面２８を覆う保護層１５を形成する。（図６（ａ））。図６は、半導体発光素子１０の製造方法における各製造工程を示す断面図である。
【００４５】
具体的には、先ず、素子部２０及びサファイア基板３０を覆うようにレジストを塗布し、その後にフォトリソグラフィによって当該レジストをパターニングする。本実施例においては、保護層１５を形成する領域に開口が位置するようにレジストにパターニングを施す。続いて、スパッタリング、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法、又は蒸着法等の公知の成膜技術を用いてＳｉＯ２を成膜する。ここで、電気的絶縁性、密着性及び強度を確保するために、ＳｉＯ２の層厚は約０．３μｍである。更に、パターニングしたレジスト及び不要なＳｉＯ２を除去することにより、保護層１５が完成する。ここで、保護層１５は、素子部２０のｐ側の表面の一部及び素子部２０のテーパ面２８の一部を覆うように形成される。より具体的には、後述するＬＬＯ時における金属材料等の異物の付着、及び半導体成長層４０の破壊等を考慮すると、保護層１５は素子部２０のｐ側の表面から活性層２３の露出領域を少なくとも覆い、且つ、サファイア基板３０に接触しないように形成されることが望ましい。例えば、サファイア基板３０と保護層１５との間に、Ｎ２ガス放出経路確保のため約１μｍの隙間が形成されることが好ましい。
【００４６】
なお、上述した保護層形成方法においてはリフトオフ法が用いられたが、先にＳｉＯ２を成膜し、成膜したＳｉＯ２を所望の形状になるようにエッチングを施してもよい。また、保護層の層厚は、例えば０．１〜０．６μｍの範囲内で設定することができる。
【００４７】
［ｐ側電極形成工程］
次に、素子部２０の各々の表面の所望の領域に、ｐ側電極１３を形成する（図６（ｂ））。より具体的には、先ず、保護層１５、素子部２０及びサファイア基板３０を覆うようにレジストを塗布する。続いて、フォトリソグラフィによって当該レジストをパターニングする。パターニングされたレジストの開口部分に電子ビーム蒸着により、Ｐｔ（１ｎｍ）、Ａｇ（１５０ｎｍ）、Ｔｉ（１００ｎｍ）、Ｐｔ（２００ｎｍ）及びＡｕ（２００ｎｍ）を順次堆積する。その後、当該レジストを除去することで、ｐ側電極１３が完成する。なお、本実施例においては、ｐ側電極１３が保護層１５、素子部２０のテーパ面２８及びサファイア基板３０の上に形成されないように、上述したレジストをパターニングする。
【００４８】
なお、ｐ側電極１３は、上述した構造により、素子部２０との優れた密着性及びオーミック性、後述する支持体との優れた接合特性を備える。また、ｐ側電極１３は、活性層２３から放出される光を効率よく反射し、堆積した金属の拡散を高精度で防止（特に、素子部２０への混入を防止）することができる。更に、上述したｐ側電極１３の形成工程は、保護層１５を形成した後にいっていたが、ｐ型電極１３を先ず形成し、その後に保護層１５を形成してもよい。
【００４９】
［貼り合わせ工程］
ｐ型電極１３が形成された後に、接合層１２を介して上記工程を経て得られたウエハと、準備した支持体１１とを貼り合わせる（図６（ｃ））。
【００５０】
具体的な工程としては、先ず、導電性支持基板（例えば、ホウ素が添加されたシリコン基板）及び電極層からなる支持体１１を準備する。より具体的な構造としては、導電性支持基板の表面（第１の主面）上には、スパッタリングによって電極層が形成されている。電極層は、例えば、チタン及び白金から構成される多層膜である。ここで、チタンの膜厚は約２５ｎｍであり、白金の膜厚は約１００ｎｍである。次に、溶融後の固化により接続層となる半田層を支持体１１の表面上に形成する。より具体的には、導電性支持基板の第１の主面に対向した面（第２の主面）に、スパッタリングによってＮｉ、Ａｕ及びＡｕＳｎを順次積層した半田層を形成する。半田層を構成するＮｉには、ＡｕＳｎの溶融時において、Ｓｎを吸収する役割がある。また、Ｎｉには、ＡｕＳｎの溶融後の再固化時における剥離を抑制する効果がある。更に、Ｎｉの膜厚は、ＡｕＳｎに対する濡れ性を高め且つ剥離を抑制する観点から、約１００ｎｍ以上であることが望ましい。なお、Ｐｔ又はＰｄ（パラジウム）もＡｕＳｎの溶融後の再固化時における剥離を抑制する効果があるため、Ｎｉに代えてＰｔ又はＰｄからなる層を形成してもよい。半田層を構成するＡｕには、ＡｕＳｎの濡れ性向上及びＮｉの酸化を防止する効果がある。Ａｕの膜厚は、例えば、約３０ｎｍである。また、半田層を構成するＡｕＳｎのＡｕとＳｎとの組成比は、例えば、重量比で約８：２、原子数比で約７：３である。ＡｕＳｎの膜厚は、例えば、約６００ｎｍである。
【００５１】
次に、上述した半田層と、素子部２０の上に形成されたｐ側電極１３及び保護層１５と、を対向した状態で密着する。その後、密着したサファイア基板３０及び支持体１１を窒素雰囲気下で熱圧着する。熱圧着の条件は、例えば、圧力が約３００〜５００Ｎ／ｃｍ２、温度が約２８０℃〜３７０℃、圧着時間が約１０分間である。この熱圧着によってＡｕＳｎが溶融し、Ａｕ及びＮｉが溶融しているＡｕＳｎに溶解する。更に、Ａｕ及びＳｎが拡散し、Ｎｉに吸収される。続いて、溶融したＡｕＳｎが固化することにより、ＡｕＳｎＮｉ合金からなる接合層１２が形成され、支持体１１と、ｐ側電極１３及び保護層１５と、の接合（貼り合わせ）が完了する。
【００５２】
［成長用基板除去工程］
次に、ＬＬＯ法により、サファイア基板３０を素子部２０から剥離する。より具体的には、サファイア基板１１の裏面（素子部２０が形成されていない面）側からエキシマレーザ光を照射する。エキシマレーザ光の波長は約２４８ｎｍであり、エネルギー密度は約８５０ｍＪ／ｃｍ２である。また、エキシマレーザ光の光源として、ＫｒＦエキシマレーザ光源を用いた。１ショットの照射範囲は、図７（ａ）において示されているように、素子部２０とサファイア基板３０との界面全域を含むように設定されている。すなわち、１つの素子部２０にエキシマレーザ光が照射された後に、当該レーザ光が照射された素子部２０に隣り合う他の素子部２０にエキシマレーザ光が順次照射される。ここで、図７は半導体発光素子１０の製造方法における各製造工程を示す断面図である。
【００５３】
上述したように、エキシマレーザ光はサファイア３０に対しては透過性を有する一方、素子部２０を構成するＧａＮに吸収されるという特性を有する。従って、本実施例においては、サファイア基板３０との界面付近で、低温バッファ層４１及び下地ＧａＮ層４２の一部が金属Ｇａ及びＮ２ガスに分解される。これにより、レーザ光照射部分においては、素子部２０からサファイア基板３０が剥離される。
【００５４】
また、素子分離溝４３は、本工程において、レーザ光照射によって素子部２０から発生するＮ２ガスの放出経路として機能する。すなわち、発生したＮ２ガスは、素子部２０とサファイア基板３０との界面に滞留することなく、素子分離溝４３を経由してウエハ外部に放出される。これにより、素子部２０に作用するＮ２ガスの圧力が緩和され、クラックの発生を防止することが可能となる。
【００５５】
更に、素子部２０のテーパ部２０ｂはサファイア基板３０の凹凸面形成領域３０ｃには対向せず、サファイア基板３０の平坦面上のみに形成されている。このため、ＬＬＯの際にＮ２ガス等が発生しても、テーパ部２０ｂとサファイア基板３０との間においては、半導体成長層４０の厚さ方向である成長方向には大きな圧力が加わらず、発生したＮ２ガス等は成長方向に対して直交する方向に沿ってウエハ外部に放出される。従って、テーパ部２０ｂのように層厚が薄い部分においても、ＬＬＯの際に欠け及び破損等の不具合が発生することがない。
【００５６】
また、ＬＬＯの際において、接合層１２を構成する金属材料等の異物が飛散するが、活性層２３が露出しているテーパ面２８上には保護層１５が形成されているため、金属材料が活性層２３に付着することがない。これにより、金属材料付着による半導体発光素子の特性不良が低減される。
【００５７】
ウエハの全域に亘ってレーザ光の照射を行うことにより、サファイア基板３０を素子部２０から完全に剥離できる（図７（ｂ））。また、サファイア基板３０が剥離されると、サファイア基板３０の凸部３０ｄと対応するように形成された素子部２０の凹部２５が露出する。
【００５８】
なお、本実施例では、レーザ光源としてＫｒＦエキシマレーザを用いたが、波長１９３ｎｍのＡｒＦエキシマレーザや、波長２６６ｎｍのＮｄ：ＹＡＧレーザも用いることができる。また、当該ＧａＮの分解によって露出する素子部２０のｎ側の表面は、Ｃ−面（Ｎ面）になる。
【００５９】
［ｎ側電極形成工程］
次に、素子部２０を構成するｎ−ＧａＮ層２４を覆うようにレジストを塗布する。続いて、フォトリソグラフィによって当該レジストをパターニングする。パターニングされたレジストの開口部分に電子ビーム蒸着により、Ｔｉ（２５ｎｍ）、Ｐｔ（１００ｎｍ）、Ａｕ（８００ｎｍ）を順次堆積する。その後、当該レジストを除去し、ｎ側電極１４を形成する（図７（ｃ））。ｎ−ＧａＮ層２４の露出面は光放出面となるため、ｎ側電極１４が半導体発光素子の実装時におけるワイヤボンディングに最低限必要な面積を有するように、ｎ側電極１４を形成することが好ましい。本実施例においては、ｎ側電極１４が各半導体発光素子のｎ−ＧａＮ層２４の中央部に位置するようにレジストがパターニングされている。
【００６０】
［素子分離工程］
次に、ダイシングにより支持体１１を切断し、上記工程を経たウエハを半導体発光素子ごとに個片化（チップ化）する。個片化の方法はダイシングに限らず、ポイントスクライブ／ブレイキング、レーザスクライブ等を用いることができる。
【００６１】
以上の各工程を経て本実施例に係る半導体発光素子１０が完成する。
【００６２】
以上のように本実施例の半導体発光素子の製造方法においては、サファイア基板３０の表面に複数の素子形成領域３０ａ及び素子形成領域３０ａの内側に設けられた凹凸面形成領域３０ｃを区画した後に凹凸面形成領域３０ｃ内に複数の凸部３０ｄを形成し、凸部３０ｄが形成された面上に半導体成長層４０を形成する。更に、凹凸面形成領域３０ｃを区画する平坦領域３０ｂ上の半導体成長層４０をエッチングし、サファイア基板３０に向かって開口が徐々に小さくなるとともにサファイア基板３０の表面に達する素子分割溝４３を形成する。これにより、凹凸パターンを有するサファイア基板３０をその後のＬＬＯ法によって除去する際に、素子部２０の層厚が薄くなっている側部（テーパ部２０ｂ）の欠け及びクラックの発生を防止することができる。
【００６３】
また、本発明の半導体発光素子の製造方法においては、素子部２０の側部において露出した活性層２３を保護層１５よって被覆するため、ＬＬＯの際に発生する金属材料等の異物が活性層１５に付着することを防止できる。
【００６４】
なお、本実施例においては上下に電極を設けたが、フリップチップとすることも考えられる。貼り合せ工程前にｎ側電極を露出させ、支持体側にｎ側電極、ｐ側電極を区画して設けた状態で貼り合せることによりフリップチップとなる。このとき、ｎ側電極及びｐ側電極の間は導通しないように、絶縁物が設けられていることが好ましい。
【符号の説明】
【００６５】
１０  半導体発光素子
１１  支持体
１２  接合層
１３  ｐ側電極
１４  ｎ側電極
１５  保護層
２０  素子部
２０ａ  内側部
２０ｂ  テーパ部
２５  凹部
２８  テーパ面
３０  サファイア基板
３０ａ  素子形成領域
３０ｂ  平坦領域
３０ｃ  凹凸面形成領域
３０ｄ  凸部
４０  半導体成長層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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