(57)【特許請求の範囲】
【請求項１】
ｐビットに２×ｑ回（ｐ、ｑは実数）の割合でレベル遷移が生ずるように生成されたシリアルデータを受ける受信回路であって、
入力された制御電圧に応じた周波数を有するサンプリングクロック信号を発生する電圧制御発振器と、
前記サンプリングクロック信号を分周比Ｍ（Ｍは実数）で分周する第１分周器と、
受信した前記シリアルデータに応じたクロック信号を分周比Ｎ（Ｎは、Ｎ＝Ｍ×ｑ／ｐで与えられる実数）で分周する第２分周器と、
前記第１分周器の出力信号と前記第２分周器の位相差に応じた位相周波数差信号を発生する周波数比較器と、
前記位相周波数差信号に応じて、前記電圧制御発振器の周波数を調節するための前記制御電圧を生成する制御電圧生成回路と、
を備えることを特徴とする受信回路。
【請求項２】
前記シリアルデータは、送信すべきデータが８Ｂ／１０Ｂもしくは１０Ｂ／１２Ｂ方式により符号化されたＤシンボルと、複数のＤシンボルの間に等間隔に挿入された同期制御コードであるＫシンボルを含むことを特徴とする請求項１に記載の受信回路。
【請求項３】
前記Ｄシンボルはスクランブルされていることを特徴とする請求項２に記載の受信回路。
【請求項４】
前記シリアルデータと前記サンプリングクロック信号を受け、それらの位相差に応じた位相差信号を発生する位相比較器と、
前記位相周波数差信号と前記位相差信号を受け、一方を選択して前記制御電圧生成回路に出力するセレクタと、
をさらに備えることを特徴とする請求項１から３のいずれかに記載の受信回路。
【請求項５】
前記電圧制御発振器は、前記サンプリングクロック信号として、それぞれが前記制御電圧に応じた周波数を有し、互いに位相が等間隔にシフトしている複数のクロック信号を含む多相クロック信号を発生することを特徴とする請求項４に記載の受信回路。
【請求項６】
前記位相比較器は、前記位相差信号として、相補的にアサートされるアップ信号およびダウン信号を発生し、
前記位相比較器は、
前記複数のクロック信号ごとに設けられ、それぞれが前記シリアルデータを対応する前記クロック信号のタイミングでラッチする複数のフリップフロップと、
奇数番目のフリップフロップごとに設けられた複数の第１論理ゲートであって、ｉ（ｉは自然数）番目の第１論理ゲートが、（２×ｉ−１）番目のフリップフロップの出力と（２×ｉ）番目のフリップフロップの出力とが不一致のときアサートされる内部アップ信号を生成するように構成された、複数の第１論理ゲートと、
偶数番目のフリップフロップごとに設けられた複数の第２論理ゲートであって、ｊ（ｊは自然数）番目の第２論理ゲートが、（２×ｊ）番目のフリップフロップの出力と（２×ｊ＋１）番目のフリップフロップの出力とが不一致のときアサートされる内部ダウン信号を生成するように構成された、複数の第２論理ゲートと、
前記複数の第１論理ゲートにより生成された複数の内部アップ信号にもとづき、前記アップ信号を生成する第３論理ゲートと、
前記複数の第２論理ゲートにより生成された複数の内部ダウン信号にもとづき、前記ダウン信号を生成する第４論理ゲートと、
を含むことを特徴とする請求項５に記載の受信回路。
【請求項７】
前記第３論理ゲートは、すべての内部アップ信号がアサートされるときに、前記アップ信号をアサートし、
前記第４論理ゲートは、すべての内部ダウン信号がアサートされるときに、前記ダウン信号をアサートすることを特徴とする請求項６に記載の受信回路。
【請求項８】
前記複数のクロック信号は４相であることを特徴とする請求項６または７に記載の受信回路。
【請求項９】
前記位相比較器は、前記複数のフリップフロップに保持されるデータをサンプリングされたシリアルデータとして出力することを特徴とする請求項６から８のいずれかに記載の受信回路。
【請求項１０】
前記サンプリングされたシリアルデータを、前記電圧制御発振器から出力されるクロック信号を用いてシリアルパラレル変換するシリアルパラレル変換器をさらに備えることを特徴とする請求項９に記載の受信回路。
【請求項１１】
ｐビットに２×ｑ回（ｐ、ｑは実数）の割合でレベル遷移が生ずるように生成されたシリアルデータを生成する送信回路と、
前記シリアルデータを受信する請求項１から１０のいずれかに記載の受信回路と、
を備えることを特徴とする伝送システム。
【請求項１２】
ｐビットに２×ｑ回（ｐ、ｑは実数）の割合でレベル遷移が生ずるように生成されたシリアルデータを受信する方法であって、
電圧制御発振器により、制御電圧に応じた周波数を有するサンプリングクロック信号を発生するステップと、
前記サンプリングクロック信号を分周比Ｍで分周するステップと、
受信した前記シリアルデータを分周比Ｎ（Ｎは、Ｎ＝Ｍ×ｑ／ｐで与えられる実数）で分周するステップと、
分周された前記サンプリングクロック信号と分周された前記シリアルデータの位相差に応じた位相周波数差信号を発生するステップと、
前記位相周波数差信号に応じて前記制御電圧を生成するステップと、
を備えることを特徴とする方法。
【請求項１３】
前記サンプリングクロック信号が所定の周波数範囲にロックした後、
前記シリアルデータと前記サンプリングクロック信号を受け、それらの位相差に応じた位相差信号を発生するステップと、
前記位相差信号に応じて前記制御電圧を生成するステップと、
をさらに備えることを特徴とする請求項１２に記載の方法。
【請求項１４】
送信側において実行される、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合でレベル遷移が生ずるように生成されたシリアルデータを生成するステップと、
受信側において実行される、
電圧制御発振器により、制御電圧に応じた周波数を有するサンプリングクロック信号を発生するステップと、
前記サンプリングクロック信号を分周比Ｍ（Ｍは実数）で分周するステップと、
受信した前記シリアルデータを分周比Ｎ（Ｎは、Ｎ＝Ｍ×ｑ／ｐで与えられる実数）で分周するステップと、
分周された前記サンプリングクロック信号と分周された前記シリアルデータの位相差に応じた位相周波数差信号を発生するステップと、
前記位相周波数差信号に応じて前記制御電圧を生成するステップと、
を備えることを特徴とする伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＤＲ（Clock Data Recovery）回路を利用したシリアルデータの伝送技術に関する。
【背景技術】
【０００２】
少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。たとえばＬＶＤＳ（Low Voltage Differential Signaling）伝送では、シリアルデータと、それと同期したクロック信号が、別々の信号ラインで伝送される。この場合、シリアルデータとクロック信号の伝搬遅延差の影響により、１Ｇｂｐｓを超える高速データ伝送は困難である。
【０００３】
ＣＤＲ（Clock Data Recovery）方式では、シリアルデータにクロック信号を埋め込んで伝送するため、シリアルデータとクロック信号の伝搬遅延差の問題は解決される。ＣＤＲ方式では、受信側のＣＤＲ（Clock Data Recovery）回路によってシリアルデータ信号の変化点を監視し、検出した変化点にもとづいてクロック信号を再生し、再生したクロック信号によってシリアルデータ信号をラッチする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５３８７６号公報
【特許文献２】特開２００６−６６９７１号公報
【特許文献３】特許第３８２２６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１（ａ）、（ｂ）は、従来のシリアルデータの伝送システムを示すブロック図である。図１（ａ）のシステムにおいて、送信回路１２００受信回路１１００は、クロック信号が埋め込まれたシリアルデータが伝搬する差動伝送路Ｌ１と、シーケンス調停信号が伝搬する戻り伝送ラインＬ２を介して接続される。送信回路１２００は、第１のシーケンスＳＥＱ１において、所定の周波数を有するクロック信号を伝送する。これを受けた受信回路１１００は、そのクロック信号を利用して、受信側のサンプリングクロック信号を再生する。受信回路１１００は、戻り配線Ｌ２を介して送信回路１２００に対してシーケンス調停信号を送信することにより、第１のシーケンスにおいてクロック信号を受信したことを通知する。アクノリッジを受けた送信回路１２００は、第２のシーケンスＳＥＱに移行し、先に送信したクロック信号と同期したシリアルデータを伝送する。
【０００６】
図１（ａ）のシステムでは、シリアルデータの伝送中に、送信回路１２００または受信回路１１００がリセットされると、同期がとれなくなり、第１シーケンスＳＥＱ１に戻る必要がある。
【０００７】
図１（ｂ）のシステムでは、送信回路１２００と受信回路１１００は、単一の差動伝送路Ｌ１を介して接続され、送信回路１２００、受信回路１１００それぞれに、同じ周波数の基準クロック信号を発生するオシレータ１２１０、１１１０が設けられる。このシステムでは、戻り配線Ｌ２は不要となるが、伝送レートを変更することができない。
【０００８】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、単一の伝送路で、高速なシリアルデータを伝送可能な伝送技術の提供にある。
【課題を解決するための手段】
【０００９】
本発明のある態様は、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合でレベル遷移が生ずるように生成されたシリアルデータを受ける受信回路に関する。受信回路は、入力された制御電圧に応じた周波数を有するサンプリングクロック信号を発生する電圧制御発振器と、サンプリングクロック信号を分周比Ｍ（Ｍは実数）で分周する第１分周器と、受信したシリアルデータに応じたクロック信号を分周比Ｎ（Ｎは、Ｎ＝Ｍ×ｑ／ｐで与えられる実数）で分周する第２分周器と、第１分周器の出力信号と第２分周器の出力信号の位相差に応じた位相周波数差信号を発生する周波数比較器と、位相周波数差信号に応じて、電圧制御発振器の周波数を調節するための制御電圧を生成する制御電圧生成回路と、を備える。
【００１０】
「ｐビットに２×ｑ回の割合でレベル遷移が生ずる」とは、統計的に成り立てばよい。
この態様によれば、シリアルデータに埋め込まれたクロック信号からサンプリングクロック信号を再生することができ、サンプリングクロック信号を利用してシリアルデータを受信できる。つまり、シーケンス制御や、オシレータを用いることなく、単一の伝送路で高速なシリアルデータを伝送できる。
【００１１】
シリアルデータは、送信すべきデータが８Ｂ／１０Ｂ、１０Ｂ／１２Ｂもしくはこれらに類する方式により符号化されたＤシンボルと、複数のＤシンボルの間に等間隔に挿入された同期制御コードであるＫシンボルを含んでもよい。
Ｋシンボルを連続させると、時間軸方向に周波数分布が偏ることになり、クロック信号の再生が困難となる。これに対してＫシンボルを等間隔に配置することにより、Ｋシンボルも含めたシリアルデータ全体の、時間軸方向の周波数の偏りを低減することができ、受信回路におけるクロック信号の再生がより確実なものとなる。
【００１２】
Ｄシンボルはスクランブルされていてもよい。スクランブルを施すことにより、周波数の時間変動が抑制されるため、受信回路におけるクロック信号の再生がより確実なものとなる。
【００１３】
ある態様の受信回路は、シリアルデータとサンプリングクロック信号を受け、それらの位相差に応じた位相差信号を発生する位相比較器と、位相周波数差信号と位相差信号を受け、一方を選択して制御電圧生成回路に出力するセレクタと、をさらに備えてもよい。
はじめは、セレクタによって周波数比較器からの位相周波数差信号を選択し、電圧制御発振器がロックした後に、位相比較器からの位相差信号に切りかえることにより、シリアルデータを抽出することができる。
【００１４】
電圧制御発振器は、サンプリングクロック信号として、それぞれが制御電圧に応じた周波数を有し、互いに位相が等間隔にシフトしている複数のクロック信号を含む多相クロック信号を発生してもよい。
【００１５】
位相比較器は、位相差信号として、相補的にアサートされるアップ信号およびダウン信号を発生し、位相比較器は、複数のクロック信号ごとに設けられ、それぞれがシリアルデータを対応するクロック信号のタイミングでラッチする複数のフリップフロップと、奇数番目のフリップフロップごとに設けられた複数の第１論理ゲートであって、ｉ（ｉは自然数）番目の第１論理ゲートが、（２×ｉ−１）番目のフリップフロップの出力と（２×ｉ）番目のフリップフロップの出力とが不一致のときアサートされる内部アップ信号を生成するように構成された、複数の第１論理ゲートと、偶数番目のフリップフロップごとに設けられた複数の第２論理ゲートであって、ｊ（ｊは自然数）番目の第２論理ゲートが、（２×ｊ）番目のフリップフロップの出力と（２×ｊ＋１）番目のフリップフロップの出力とが不一致のときアサートされる内部ダウン信号を生成するように構成された、複数の第２論理ゲートと、複数の第１論理ゲートにより生成された複数の内部アップ信号にもとづき、アップ信号を生成する第３論理ゲートと、複数の第２論理ゲートにより生成された複数の内部ダウン信号にもとづき、ダウン信号を生成する第４論理ゲートと、を含んでもよい。
この態様によると、レベル遷移に比例するアップ信号およびダウン信号を、少ない遅延で生成することができ、再生されたクロック信号のジッタを抑制できるとともに、入力クロック信号のジッタへの追従性を高めることができる。
【００１６】
第３論理ゲートは、すべての内部アップ信号がアサートされるときに、アップ信号をアサートし、第４論理ゲートは、すべての内部ダウン信号がアサートされるときに、ダウン信号をアサートしてもよい。
【００１７】
複数の第１論理ゲートおよび複数の第２論理ゲートはＥＯＲ（排他的論理和）ゲートであり、第３論理ゲートおよび第４論理ゲートはＡＮＤ（論理積）ゲートであってもよい。
【００１８】
複数のクロック信号は４相であってもよい。
【００１９】
位相比較器は、複数のフリップフロップに保持されるデータをサンプリングされたシリアルデータとして出力してもよい。
【００２０】
ある態様の受信回路は、サンプリングされたシリアルデータを、電圧制御発振器から出力されるクロック信号を用いてシリアルパラレル変換するシリアルパラレル変換器をさらに備えてもよい。
【００２１】
本発明の別の態様は、伝送システムである。この伝送システムは、ｐビットに２×ｑ回（ｐ、ｑは実数）の割合でレベル遷移が生ずるように生成されたシリアルデータを生成する送信回路と、シリアルデータを受信する上述のいずれかの態様の受信回路と、を備える。
【００２２】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明のある態様によれば、単一の伝送路で、高速なシリアルデータを伝送できる。
【図面の簡単な説明】
【００２４】
【図１】図１（ａ）、（ｂ）は、従来のシリアルデータの伝送システムを示すブロック図である。
【図２】実施の形態に係る伝送システムの概略を示すブロック図である。
【図３】実施の形態に係る送信回路の構成を示すブロック図である。
【図４】図３の送信回路の動作を示すタイムチャートである。
【図５】実施の形態に係る受信回路の構成を示すブロック図である。
【図６】図５の信号処理回路の動作を示す図である。
【図７】伝送システムの構成を示すブロック図である。
【図８】図７の受信回路における各信号のタイミングを示すタイムチャートである。
【図９】図７の位相比較器の構成を示す回路図である。
【図１０】図１０（ａ）、（ｂ）は、図９の位相比較器の第１の動作例を示すタイムチャートである。
【図１１】図１１（ａ）、（ｂ）は、図９の位相比較器の第２の動作例を示すタイムチャートである。
【発明を実施するための形態】
【００２５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２６】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２７】
図２は、実施の形態に係る伝送システム３００の概略を示すブロック図である。伝送システム３００は、送信回路２００と、受信回路１００と、それらを接続する単一の伝送路Ｌ１を備える。送信回路２００は、入力クロック信号ＣＬＫ１をＰＬＬ（Phase Locked Loop）回路２０２によって逓倍し、送信クロック信号ＣＬＫ２を発生する。信号処理回路２０４は、送信クロック信号ＣＬＫ２と同期してパラレルデータをシリアルデータに変換する。また信号処理回路２０４は、シリアルデータに基準クロック信号ＣＬＫ３を埋め込むためにエンコードする。差動トランスミッタ２０６は、シリアルデータを伝送路Ｌ１を介して受信回路１００へと送出する。
【００２８】
受信回路１００の差動レシーバ１０２は、差動のシリアルデータＤＳＯＵＴを受信する。ＣＤＲ回路１０４は、受信したシリアルデータＤＩＮに埋め込まれた基準クロック信号ＣＬＫ３を抽出し、送信クロック信号ＣＬＫ２と同じ周波数を有するサンプリングクロック信号ＣＬＫ４を再生する。信号処理回路１０６は、再生されたサンプリングクロック信号ＣＬＫ４にもとづき、シリアルデータをパラレルデータに変換し、さらにデコードする。
【００２９】
以上が伝送システム３００全体の概要である。この伝送システム３００は、図１（ａ）のシステムで必要とされるシーケンス制御および調停信号を伝送するための伝送ラインＬ２、図１（ｂ）のシステムで必要とされるオシレータが不要となり、単一の伝送路Ｌ１のみでシリアルデータを伝送できる。
【００３０】
続いて、図２の伝送システム３００の詳細を説明する。はじめに、送信回路２００について説明する。
【００３１】
図３は、実施の形態に係る送信回路２００の構成を示すブロック図である。ＰＬＬ回路２０２は、入力クロック信号ＣＬＫ１をＬ逓倍し、送信クロック信号ＣＬＫ２を生成する。ＰＬＬ回路２０２の構成は一般的であるため、その説明は省略する。本実施の形態では、Ｌ＝２７である。図３には、各クロック信号の周期が、入力クロック信号ＣＬＫ１を基準として括弧内に示されている。たとえば入力クロック信号ＣＬＫ１の周期は、送信クロック信号ＣＬＫ２の周期の２７倍となる。
【００３２】
信号処理回路２０４は、入力バッファ２１０、スクランブラ２１２、エンコーダ２１４、パラレルシリアル変換器２１６、分周器２１８を含む。分周器２１８は、送信クロック信号ＣＬＫ２を分周比Ｋ（＝１２）で分周し、中間クロック信号ＣＬＫ５を生成する。入力バッファ２１０には、入力クロック信号ＣＬＫ１と同期して２０ビットの入力パラレルデータＤＰＩＮが書き込まれる。
【００３３】
入力バッファ２１０は、所定回数に１回の頻度で、同期コードの挿入を指示する制御ビットをアサートする。本実施の形態では、９回に１回の頻度である。
制御ビットがアサートされると、スクランブラ２１２は中間クロック信号ＣＬＫ５と同期して同期コード（Ｋシンボル）を出力する。その後、入力バッファ２１０からは、中間クロック信号ＣＬＫ５と同期して、１０ビット単位で８回、パラレルデータＤＰ１（Ｄシンボル）が読み出される。同期コードを等間隔に挿入することにより、受信回路側では、ワード区切りを識別でき、従来のような同期信号ＤＥ（Data Enable）を伝送する必要がなくなる。
【００３４】
同期コードを先頭として、スクランブラ２１２はスクランブルを開始する。スクランブラ２１２は、たとえば線形帰還シフトレジスタ(LFSR; Linear Feedback Shift Register)を用いた方式により、ストリーム暗号化（Stream Cipher）する。スクランブルにより、シリアルデータＤＳＯＵＴの周波数が時間方向で平均化される。その結果、シリアルデータＤＳＯＵＴの周波数分布が狭くなり、後述する受信回路１００におけるクロック信号の再生が、より確実なものとなる。
【００３５】
エンコーダ２１４は、前段のスクランブラ２１２から出力される１０ビット単位のＤシンボル（もしくはＫシンボル）ＤＰ２を受け、それを１０Ｂ／１２Ｂ符号化し、基準クロック信号ＣＬＫ３を埋め込む。８Ｂ１０Ｂ符号化では、２５％のオーバーヘッドが生ずるのに対して、１０Ｂ／１２Ｂ符号化を行うことにより、オーバーヘッドを２０％に低減でき、実効的な伝送レートを高めることができる。
【００３６】
パラレルシリアル変換器２１６は、エンコーダ２１４から出力されるパラレルデータＤＰ３を、送信クロック信号ＣＬＫ２を利用してシリアルデータＤＳ１に変換する。差動トランスミッタ２０６は、シリアルデータＤＳを差動信号ＤＳＯＵＴに変換して出力する。
【００３７】
以上が送信回路２００の構成である。送信回路２００の動作を説明する。図４は、図３の送信回路２００の動作を示すタイムチャートである。入力バッファ２１０には、入力クロック信号ＣＬＫ１と同期して２０ビットの入力パラレルデータＤＰＩＮが、ＤＡ０［１９：０］、ＤＡ１［１９：０］、ＤＡ２［１９：０］、ＤＡ３［１９：０］、ＤＢ０［１９：０］、ＤＢ１［１９：０］、ＤＢ２［１９：０］・・・・と順に書き込まれる。
【００３８】
中間クロック信号ＣＬＫ５と同期して、９サイクルに１回の頻度で同期挿入ビット（Ｋ）がアサートされる。残りの８サイクルには、データが割り当てられる。同期挿入ビット（Ｋ）がアサートされた後、入力バッファ２１０に書き込まれた２０ビットのデータが、上位１０ビット［１９：１０］、下位１０ビット［９：０］に分割して出力される。
【００３９】
スクランブラ２１２からは、スクランブルされたデータＳ＿ＤＡ０［１９：１０］、Ｓ＿ＤＡ０［９：０］、Ｓ＿ＤＡ１［１９：１０］、Ｓ＿ＤＡ１［９：０］・・・が順に出力される。エンコーダ２１４は、スクランブラ２１２からのデータをエンコードし、１２ビットのシンボルＥ＿Ｋ０［１１：０］、Ｅ＿ＤＡ０［２３：１２］、Ｅ＿ＤＡ０［１１：０］、・・・を順に出力する。
【００４０】
図３の送信回路２００によって、ｐビット中に２×ｑ回の統計的な割合でデータ変化（レベル遷移）が生ずるシリアルデータＤＳＯＵＴが生成される。ここでｐ、ｑは実数である。スクランブルによる平均化を行うため、ｐ、ｑは２５６（＝２８）より大きいことが望ましい。
【００４１】
続いて受信回路１００について説明する。図５は、実施の形態に係る受信回路１００の構成を示すブロック図である。
【００４２】
受信回路１００は、差動レシーバ１０２と、ＣＤＲ回路１０４と、信号処理回路１０６と、を備える。
差動レシーバ１０２は、差動のシリアルデータＤＳＯＵＴを受信する。ＣＤＲ回路１０４は、受信したシリアルデータＤＩＮにもとづき、送信回路２００における送信クロック信号ＣＬＫ２と同じ周波数を有するサンプリングクロック信号ＣＬＫ４を再生し、サンプリングクロック信号ＣＬＫ４を用いてシリアルデータＤＩＮをサンプリングする。
【００４３】
ＣＤＲ回路１０４は、サンプリング回路８、位相比較器１０、周波数比較器２０、セレクタ３０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ（Voltage Controlled Oscillator）６０を備える。
【００４４】
ＣＤＲ回路１０４は、差動シリアルデータＤＩＮ＋、ＤＩＮ−（以下、必要に応じて単に入力データＤＩＮとも称する）を受ける。上述のように、入力データＤＩＮには、送信側において基準クロック信号ＣＬＫ３が埋め込まれている。
【００４５】
ＶＣＯ６０、第１分周器２２、第２分周器２４、周波数比較器２０、セレクタ３０、制御電圧生成回路４２は、いわゆるＦＬＬ（Frequency Locked Loop）回路を形成する。
【００４６】
ＶＣＯ６０は、制御電圧Ｖｃｎｔ２に応じた周波数で発振し、サンプリングクロック信号ＣＬＫ４を発生する。第１分周器２２は、サンプリングクロック信号ＣＬＫ４を分周比Ｍで分周する。第２分周器２４は、受信したシリアルデータＤＩＮに応じたクロック信号ＣＬＫＩＮを分周比Ｎで分周する。ここで分周比Ｎは、Ｎ＝Ｍ×ｑ／ｐで与えられる。分周比Ｍ、Ｎは、整数に限られず、パルススワロー方式の分周器を利用する場合には非整数とすることもできる。
【００４７】
たとえば、ｐ＝５３７６（＝４４８×１２ビット）、ｑ＝３０７２（＝２５６×１２ビット）であるとき、Ｍ＝７、Ｎ＝４としてもよいし、Ｍ＝３．５、Ｎ＝２としてもよい。
【００４８】
周波数比較器２０は、第１分周器２２の出力信号ＣＬＫ６と第２分周器２４の出力信号ＣＬＫ７を受け、それらの位相差に応じた位相周波数差信号ＰＦＤを発生する。位相差周波数信号ＰＦＤは、クロック信号ＣＬＫ６の位相がクロック信号ＣＬＫ７の位相よりも進んでいるときアサートされるダウン信号ＤＮ＿Ｂと、クロック信号ＣＬＫ６の位相がクロック信号ＣＬＫ７の位相よりも遅れているときアサートされるアップ信号ＵＰ＿Ｂと、を含む。
【００４９】
一旦、セレクタ３０を無視する。位相周波数差信号ＰＦＤは、制御電圧生成回路４２に入力される。制御電圧生成回路４２は、位相周波数差信号ＰＦＤに応じて、電圧制御発振器６０の周波数を調節するための制御電圧Ｖｃｎｔ２を生成する。チャージポンプ回路４０は、アップ信号ＵＰ＿Ｂがアサートされると制御電圧Ｖｃｎｔ１を増加させ、ダウン信号ＤＮ＿Ｂがアサートされると制御電圧Ｖｃｎｔ１を低下させる。ループフィルタ５０はラグリードフィルタであり、制御電圧Ｖｃｎｔ１の高周波成分を調整し、制御電圧Ｖｃｎｔ２を生成する。ループフィルタ５０としてローパスフィルタを用いてもよい。
【００５０】
チャージポンプ回路４０の構成は限定されないが、たとえば、キャパシタと、アップ信号ＵＰ＿Ｂに応答してキャパシタを充電する充電回路と、ダウン信号ＤＮ＿Ｂに応答してキャパシタを放電する放電回路と、を含んで構成される。制御電圧Ｖｃｎｔ２はＶＣＯ６０へと出力される。
【００５１】
以上がＣＤＲ回路１０４における、サンプリングクロック信号ＣＬＫ４の再生に関連するＦＬＬ回路の構成である。続いてＣＤＲ回路１０４（ＦＬＬ回路）の動作を説明する。
【００５２】
ＣＤＲ回路１０４によって、サンプリングクロック信号ＣＬＫ４の周波数は、入力データＤＩＮの周波数のＭ／Ｎ倍となるようにフィードバックがかかり、ロックする。入力データＤＩＮの平均的な周波数は、それに埋め込まれた基準クロック信号ＣＬＫ３の周波数に相当する。したがって、サンプリングクロック信号ＣＬＫ４の周波数ｆ４は、基準クロック信号ＣＬＫ３の周波数ｆ３のＭ／Ｎ倍となる。
ｆ４＝ｆ３×Ｍ／Ｎ      …（１）
【００５３】
上述のように送信回路２００において、入力データＤＩＮは、連続するｐビット中に２×ｑ回の統計的な割合でデータ変化が発生するように生成されている。信号の周期は、２つのレベル遷移（エッジ）のペアで規定されることを考慮すれば、入力データＤＩＮに埋め込まれた基準クロック信号ＣＬＫ３の周波数ｆ３は、送信クロック信号ＣＬＫ２の周波数ｆ２のｑ／ｐ倍である。
ｆ３＝ｆ２×ｑ／ｐ      …（２）
【００５４】
式（１）、（２）およびＮ＝Ｍ×ｑ／ｐを考慮すれば、
ｆ４＝ｆ２    …（３）
が成り立つ。つまり、ＣＤＲ回路１０４によれば、送信クロック信号ＣＬＫ２の周波数ｆ２と等しい周波数のサンプリングクロック信号ＣＬＫ４を再生することができる。
【００５５】
サンプリング回路８は、再生されたサンプリングクロック信号ＣＬＫ４を用いて入力データＤＩＮをサンプリング（ラッチ）する。サンプリングされたシリアルデータＤＯＵＴは、信号処理回路１０６へ供給される。
【００５６】
信号処理回路１０６は、送信回路２００の信号処理回路２０４と反対の処理を行う。図６は、信号処理回路２０４の動作を示す図である。
第３分周器８０は、サンプリングクロック信号ＣＬＫ４を、分周比Ｋ（Ｋ＝１２）で分周することによりクロック信号ＣＬＫ８を生成する。第４分周器８２は、サンプリングクロック信号ＣＬＫ４を分周比Ｌ（Ｌ＝２７）で分周することによりクロック信号ＣＬＫ９を生成する。
【００５７】
シリアルパラレル変換器７０は、サンプリングクロック信号ＣＬＫ４を用いて、サンプリングされたシリアルデータＤＯＵＴを１２ビットのパラレルデータＤＰ４に変換する。デコーダ７２は、クロック信号ＣＬＫ８と同期して動作し、同期コード（Ｋシンボル）を検出するとともに、送信回路２００において１０Ｂ１２Ｂ符号化されたデータＤＰ４をデコードし、１０ビットのパラレルデータＤＰ５に変換する。デスクランブラ７４は、送信回路２００において施されたスクランブルを解除する。出力バッファ７６には、デスクランブラ７４によってスクランブルが解除されたパラレルデータＤＰ６が書き込まれる。パラレルデータＤＰ６が、同期コード（Ｋシンボル）に相当する場合、書き込みが禁止される。出力バッファ７６に書き込まれたデータは、クロック信号ＣＬＫ９と同期して読み出される。
【００５８】
受信回路１００は、ＦＬＬ回路に加えてＰＬＬ回路を備える。ＰＬＬ回路は、位相比較器１０、制御電圧生成回路４２、ＶＣＯ６０を含む。つまりＰＬＬ回路とＦＬＬ回路は、制御電圧生成回路４２およびＶＣＯ６０を共有して構成される。
【００５９】
位相比較器１０は、入力データＤＩＮとサンプリングクロック信号ＣＬＫ４の位相差に応じた位相差信号ＰＤを生成する。位相差信号ＰＤは、入力データＤＩＮのエッジのタイミングを、サンプリングクロック信号ＣＬＫ４の対応するエッジのタイミングと比較する。位相差信号ＰＤは、入力データＤＩＮのエッジのタイミングが早いときにアサートされるアップ信号ＵＰ＿Ａと、入力データＤＩＮのエッジのタイミングが遅いときにアサートされるダウン信号ＤＮ＿Ａと、を含む。
【００６０】
セレクタ３０は、ＦＬＬ回路とＰＬＬ回路を切りかえるために設けられる。セレクタ３０は、はじめに周波数比較器２０からの位相周波数差信号ＰＦＤを選択し、ＦＬＬ回路が有効となる。周波数範囲判定部２６は、２つのクロック信号ＣＬＫ６とＣＬＫ７の周波数を比較し、ＦＬＬ回路がロックしていること、言い換えれば、サンプリングクロック信号ＣＬＫ４が再生されていることを検出する。ＦＬＬ回路のロックが検出されると、周波数範囲判定部２６をセレクタ３０に、位相差信号ＰＤを選択させる。その結果、ＰＬＬ回路が有効となる。
【００６１】
以上が送信回路２００に関する説明である。
このように、図５のＣＤＲ回路１０４を用いることにより、単一の伝送路Ｌ１のみで、高速なシリアルデータを伝送することができる。
【００６２】
続いて、実施の形態に係る伝送システム３００の別の構成例を説明する。図７は、伝送システム３００ａの構成を示すブロック図である。伝送システム３００ａは、送信回路２００ａおよび受信回路１００ａを備える。送信回路２００ａ、受信回路１００ａそれぞれの基本的な構成は、図３、図５のそれらと同様である。
【００６３】
はじめに送信回路２００ａの構成を説明する。送信回路２００ａは、プリエンファシス機能を備え、出力が共通に接続された２つの差動トランスミッタ２０６ａ、２０６ｂが設けられる。振幅の大きな差動トランスミッタ２０６ａの出力信号に、振幅の小さな差動トランスミッタ２０６ｂの出力信号が重畳、すなわち加算もしくは減算されることにより、伝送路Ｌ１を伝送する信号のレベル遷移が強調され、波形整形される。
【００６４】
パラレルシリアル変換器２１６ａは、パラレルシリアル変換器ＰＳ１〜ＰＳ３を含む。パラレルシリアル変換器ＰＳ２、ＰＳ３は、差動トランスミッタ２０６ａ、２０６ｂそれぞれに対応付けられる。
パラレルシリアル変換器ＰＳ１に対して、１２ビットのパラレルデータＤＰ３が入力される。パラレルシリアル変換器ＰＳ１は、パラレルデータＤＰ３を４ビットのパラレルデータＤＰ３’に変換する。
【００６５】
ＰＬＬ回路２０２ａのＶＣＯは、互いに位相が４５度シフトしている８相クロック信号を生成する。そのうち、偶数番目のクロック信号群がパラレルシリアル変換器ＰＳ２に、奇数番目のクロック信号群がパラレルシリアル変換器ＰＳ３に供給される。パラレルシリアル変換器ＰＳ２、ＰＳ３はそれぞれ、入力された４ビットのパラレルデータをシリアルデータに変換する。
【００６６】
差動トランスミッタ２０６ａ、２０６ｂはそれぞれ、パラレルシリアル変換器ＰＳ２、ＰＳ３からのシリアルデータを、互いに４５度、つまりデータ周期の１／２シフトした位相で受け、差動信号に変換する。２つの差動トランスミッタ２０６ａ、２０６ｂの出力が重畳され、プリエンファシスされた差動信号が出力される。
【００６７】
なお、エンファシス期間をデータ期間と等しくしてもよい。この場合、ＶＣＯの出力は４相でよく、パラレルシリアル変換器ＰＳ２とＰＳ３には、９０度シフトしたクロックが供給される。エンファシス機能が不要な場合、ＶＣＯは４相出力であり、パラレルシリアル変換器ＰＳ３および差動トランスミッタ２０６ｂは省略される。
【００６８】
以上が送信回路２００ａの構成である。続いて受信回路１００ａを説明する。
差動レシーバ１０２が受信した差動シリアルデータＤＩＮは、分周器２８により分周比１／２で分周されコンパレータＣＭＰ１によりシングルエンドのクロック信号ＣＬＫＩＮに変換される。ＶＣＯ６０は、データレートの１／２の周波数の４相クロック信号ＣＫ１〜ＣＫ４を生成する。また４相クロック信号ＣＫ１〜ＣＫ４は、互いに位相が１／４周期（９０度）ずつシフトしている。４相クロック信号ＣＫ１〜ＣＫ４は、サンプリングクロック信号ＣＬＫ４に相当する。サンプリングクロック信号ＣＬＫ４は、クロックバッファ６２を介して位相比較器１０（８）およびシリアルパラレル変換器７０に供給される。
【００６９】
図７において、位相比較器１０はサンプリング回路８の機能も有している。位相比較器１０は、４相クロック信号ＣＫ１〜ＣＫ４のうち、位相が互いに１８０度シフトしている第１クロック信号ＣＫ１および第３クロック信号ＣＫ３を利用して、クロック信号の１周期ごとに２つのデータＤＯＵＴ１、ＤＯＵＴ２を取得する。具体的には、第１クロック信号ＣＫ１のポジティブエッジのタイミングで入力データＤＩＮの値をラッチし、その値をデータＤＯＵＴ１とし、第３クロック信号ＣＫ３のポジティブエッジのタイミングで入力データＤＩＮの値をラッチし、その値をデータＤＯＵＴ２とする。データＤＯＵＴ１、ＤＯＵＴ２は、後段のシリアルパラレル変換器７０へと供給される。シリアルパラレル変換器７０は、２段階７０ａ、７０ｂで構成される。
【００７０】
図８は、図７の受信回路１００ａにおける各信号のタイミングを示すタイムチャートである。
【００７１】
図７に戻る。シリアルパラレル変換器７０は、シリアルデータＤＯＵＴ１、ＤＯＵＴ２と、それらと同期したクロック信号ＣＫ１、ＣＫ３を受け、シリアルデータＤＯＵＴ１、ＤＯＵＴ２のタイミングを合わせて出力パラレルデータＤＯＵＴに変換する。シリアルパラレル変換器７０は、出力パラレルデータＤＯＵＴを、それと同期したクロック信号ＣＫＯＵＴとともに後段の処理ブロックへと出力する。
【００７２】
位相比較器１０、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０は、いわゆるＰＬＬ（Phase Locked Loop）回路を形成する。このＰＬＬ回路によって、第２クロック信号ＣＫ２のエッジのタイミングと、第４クロック信号ＣＫ４のエッジのタイミングがそれぞれ、入力データＤＩＮの変化点と一致するように、クロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。
【００７３】
ＶＣＯ６０は、入力された制御電圧Ｖｃｎｔ２に応じた周波数で発振する。ＶＣＯ６０は、４相クロック信号ＣＫ１〜ＣＫ４を発生する。たとえばＶＣＯ６０は、４段の遅延素子がリング状に接続されたリングオシレータである。各遅延素子は制御電圧Ｖｃｎｔ２によってバイアスされており、それぞれの遅延量が制御電圧Ｖｃｎｔ２によって制御される。その結果、リングオシレータの発振周波数は、制御電圧Ｖｃｎｔ２に応じたものとなる。４相のクロック信号ＣＫ１〜ＣＫ４は、４つの遅延素子の入力信号（もしくは出力信号）に相当する。
【００７４】
位相比較器１０は、入力データＤＩＮとクロック信号ＣＫ１〜ＣＫ４を受ける。位相比較器１０は、入力データＤＩＮの位相をクロック信号ＣＫ１〜ＣＫ４それぞれの位相と比較し、アップ信号ＵＰ＿Ａ、ダウン信号ＤＮ＿Ａを発生する。アップ信号ＵＰ＿Ａとダウン信号ＤＮ＿Ａを総称して位相差信号ＰＤ＿Ａとも称する。
【００７５】
入力データＤＩＮに対してクロック信号ＣＫの位相が遅れているときには、アップ信号ＵＰ＿Ａがアサート（ハイレベル）され、入力データＤＩＮに対してクロック信号ＣＫの位相が進んでいるときには、ダウン信号ＤＮ＿Ａがアサートされる。
【００７６】
位相差信号ＰＤ＿Ａは、はセレクタ３０を経てチャージポンプ回路４０へと入力される。チャージポンプ回路４０は、アップ信号ＵＰ＿Ａがアサートされると制御電圧Ｖｃｎｔ１を増加させ、ダウン信号ＤＮ＿Ａがアサートされると制御電圧Ｖｃｎｔ１を低下させる。ループフィルタ５０はラグリードフィルタであり、制御電圧Ｖｃｎｔ１の高周波成分を調整し、制御電圧Ｖｃｎｔ２を生成する。ループフィルタ５０としてローパスフィルタを用いてもよい。
【００７７】
クロック信号ＣＫの位相が遅れて、アップ信号ＵＰ＿Ａがアサートされると、制御電圧Ｖｃｎｔ２が上昇するためクロック信号ＣＫの周波数が高くなり、位相が進むようにフィードバックがかかる。反対にクロック信号ＣＫの位相が進んで、ダウン信号ＤＮ＿Ａがアサートされると、制御電圧Ｖｃｎｔ２が低下するためクロック信号ＣＫの周波数が低くなり、位相が遅れるようにフィードバックがかかる。その結果、クロック信号ＣＫの周波数および位相が、入力データＤＩＮの変化点（エッジ）を基準として最適化される。
【００７８】
上述のＰＬＬ回路とは別に、周波数比較器２０、第１分周器２２、第２分周器２４、チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０は、ＦＬＬ回路を形成する。
【００７９】
ＦＬＬ回路によってクロック信号ＣＫ２およびＣＫ４の周期が、入力データＤＩＮのデータ周期Ｔｄと一致するようにクロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。
【００８０】
コンパレータＣＭＰ１は、入力データＤＩＮ＋とＤＩＮ−を比較し、リファレンス信号Ｒｅｆを生成する。周波数比較器２０は、第１分周器２２および第２分周器２４の出力信号を比較し、その位相差に応じた位相周波数差信号ＰＦＤを生成する。
【００８１】
位相周波数差信号ＰＦＤは、セレクタ３０を経てチャージポンプ回路４０へと入力される。チャージポンプ回路４０、ループフィルタ５０、ＶＣＯ６０の動作は上述したとおりである。
【００８２】
ＦＬＬ回路によって、クロック信号ＣＫ２のポジティブエッジとクロック信号ＣＫ４のポジティブエッジとの間隔が、入力データＤＩＮの周期と一致するようにクロック信号ＣＫ１〜ＣＫ４の周波数および位相がフィードバック制御される。
【００８３】
以上が受信回路１００ａの構成である。続いて、位相比較器１０の具体的な構成を説明する。図９は、図７の位相比較器１０の構成を示す回路図である。位相比較器１０は、フリップフロップＦＦ１〜ＦＦ４、バッファＢＵＦ１〜ＢＵＦ４およびデコーダ回路１２を備える。
【００８４】
複数のフリップフロップＦＦ１〜ＦＦ４はそれぞれ、クロック信号ＣＫ１〜ＣＫ４ごとに設けられる。ｉ番目のフリップフロップＦＦｉ（１≦ｉ≦４）は、入力信号ＤＩＮ＋とＤＩＮ−を比較（シングルエンド変換）し、比較結果を示すデータを、対応するクロック信号ＣＫｉのポジティブエッジのタイミングでラッチする。このフリップフロップはセンスアンプ（ＳＡ）とも称される。
【００８５】
フリップフロップＦＦ１によりラッチされたデータｑ１は、バッファＢＵＦ１を経てデータＤＯＵＴ１として出力される。同様にフリップフロップＦＦ２によりラッチされたデータｑ２は、バッファＢＵＦ２を経てデータＤＯＵＴ２として出力される。
【００８６】
各フリップフロップＦＦ１〜ＦＦ４により生成されたデータｑ１〜ｑ４は、バッファＢＵＦ１〜ＢＵＦ４を経て後段のデコーダ回路１２へと入力される。デコーダ回路１２は、データｑ１〜ｑ４にもとづいて位相差信号ＰＤ＿Ａ（アップ信号ＵＰ＿Ａ、ダウン信号ＤＮ＿Ａ）を生成する。
【００８７】
デコーダ回路１２は、複数の第１論理ゲートＧ１、複数の第２論理ゲートＧ２、第３論理ゲートＧ３、第４論理ゲートＧ４を備える。
【００８８】
複数の第１論理ゲートＧ１１、Ｇ１２は、奇数番目のフリップフロップＦＦ１、ＦＦ３ごとに設けられる。相数が４より多い場合には、ＦＦ１、ＦＦ３、ＦＦ５・・・が奇数番目のフリップフロップとして把握される。言い換えれば、奇数番目のフリップフロップとは、データＤＯＵＴ１、ＤＯＵＴ２をラッチするためのクロック信号に対応するフリップフロップと、それと１つ置きに配置されるフリップフロップをいう。
【００８９】
ｉ（ｉは自然数）番目の第１論理ゲートＧ１ｉは、（２×ｉ−１）番目のフリップフロップＦＦ２×ｉ−１の出力と（２×ｉ）番目のフリップフロップＦＦ２×ｉの出力とが不一致のときアサート（ハイレベル）される内部アップ信号ｕｐｉを生成するように構成される。
【００９０】
複数の第２論理ゲートＧ２１、Ｇ２２は、偶数番目のフリップフロップＦＦ２、ＦＦ４ごとに設けられる。相数が４より多い場合には、ＦＦ２、ＦＦ４、ＦＦ６・・・が偶数番目のフリップフロップとして把握される。
【００９１】
ｊ（ｊは偶数）番目の第２論理ゲートＧ２ｊは、（２×ｊ）番目のフリップフロップＦＦ（２×ｊ）の出力と（２×ｊ＋１）番目のフリップフロップの出力とが不一致のときアサートされる内部ダウン信号ｄｎｉを生成するように構成される。
【００９２】
たとえば第１論理ゲートＧ１および第２論理ゲートＧ２は、排他的論理和ゲートＥＯＲを用いて構成することができる。
【００９３】
具体的には、論理ゲートＥＯＲ０（Ｇ１１）は、データｑ１とデータｑ２を比較し、一致、不一致を示す内部アップ信号ｕｐ１を生成する。論理ゲートＥＯＲ１（Ｇ２１）は、データｑ２とデータｑ３を比較し、一致、不一致を示す内部ダウン信号ｄｎ１を生成する。論理ゲートＥＯＲ２（Ｇ２２）は、データｑ４とデータｑ１を比較し、一致、不一致を示す内部ダウン信号ｄｎ２を生成する。論理ゲートＥＯＲ３（Ｇ１２）は、データｑ３とデータｑ４を比較し、一致、不一致を示す内部アップ信号ｕｐ２を生成する。各論理ゲートＥＯＲ０〜ＥＯＲ３の出力は、それぞれの２つの入力信号が一致したとき０（ローレベル）、不一致のとき１（ハイレベル）となる。
【００９４】
第３論理ゲートＧ３（ＡＮＤ０）は、複数の第１論理ゲートＧ１１、Ｇ１２によって生成された複数の内部アップ信号ｕｐ１、ｕｐ２にもとづき、アップ信号ＵＰ＿Ａを生成する。具体的には第３論理ゲートＧ３はＡＮＤゲートであり、すべての内部アップ信号ｕｐ１〜ｕｐ２がアサートされるときに、アップ信号ＵＰ＿Ａをアサートする。
【００９５】
第４論理ゲートＧ４（ＡＮＤ１）はＡＮＤゲートであり、複数の第２論理ゲートＧ２１、Ｇ２２によって生成された複数の内部ダウン信号ｄｎ１、ｄｎ２にもとづき、ダウン信号ＤＮ＿Ａを生成する。具体的には第４論理ゲートＧ４はＡＮＤゲートであり、すべての内部ダウン信号ｄｎ１、ｄｎ２がアサートされるときに、ダウン信号ＤＮ＿Ａをアサートする。
【００９６】
以上が位相比較器１０の構成である。続いて位相比較器１０の動作を説明する。図１０（ａ）、（ｂ）および図１１（ａ）、（ｂ）は、図９の位相比較器１０の動作を示すタイムチャートである。図１０（ａ）、（ｂ）はそれぞれ、入力データＤＩＮが１回変化した場合、２回連続で変化した場合の、図１１（ａ）、（ｂ）はそれぞれ、入力データＤＩＮが３回連続で変化した場合、２回非連続で変化した場合の動作を示す。
【００９７】
図１０（ａ）に示すように、入力データＤＩＮが１回変化した場合、入力データＤＩＮの位相が進んでいれば、１区間（クロック信号の１／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤＩＮの位相が遅れていれば、１区間（クロック信号の１／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。
【００９８】
図１０（ｂ）を参照すると、入力データＤＩＮが２回連続で変化した場合、入力データＤＩＮの位相が進んでいれば、３区間（クロック信号の３／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤＩＮの位相が遅れていれば、３区間（クロック信号の３／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。
【００９９】
図１１（ａ）を参照すると、入力データＤＩＮが３回連続で変化した場合、入力データＤＩＮの位相が進んでいれば、５区間（クロック信号の５／４周期）の長さのアップ信号ＵＰ＿Ａが生成され、反対に入力データＤＩＮの位相が遅れていれば、５区間（クロック信号の５／４周期）の長さのダウン信号ＤＮ＿Ａが生成される。
【０１００】
図１１（ｂ）を参照すると、入力データＤＩＮが不連続で変化する場合には、図１０（ａ）の１回変化の場合と同様の動作を２回繰り返すことがわかる。
【０１０１】
このように実施の形態に係る位相比較器１０によれば、入力データＤＩＮが連続して変化する回数に応じた期間アサートされる、アップ信号ＵＰ＿Ａおよびダウン信号ＤＮ＿Ａを生成することが可能となる。
【０１０２】
また位相比較器１０は、アップ信号ＵＰ＿Ａおよびダウン信号ＤＮ＿Ａを生成する過程において、タイミング同期をとらないため、遅延が少ないという特徴を有する。したがってクロック信号の位相は入力データＤＩＮの変動に高速に追従させることが可能となる。
【０１０３】
またダウン信号ＤＮおよびアップ信号ＵＰのアサート期間の最小幅が、１区間（クロック信号の１／４周期、９０度位相）であることも、図９の位相比較器１０の利点である。すなわち、ダウン信号ＤＮ＿Ａおよびアップ信号ＵＰ＿Ａの最小幅が小さいことにより、チャージポンプ回路４０の設計の自由度を高めることができる。
【０１０４】
一般にチャージポンプ回路４０は、キャパシタと、アップ信号ＵＰに応じてキャパシタを充電する充電回路と、ダウン信号ＤＮに応じたキャパシタを放電する放電回路と、を備える。そしてキャパシタに生ずる電圧が制御電圧Ｖｃｎｔ１として出力される。
したがって制御電圧Ｖｃｎｔ１の変化量ΔＶは、
ΔＶ＝τ×Ｉｃｈｇ／Ｃ
で与えられる。つまり、
（１）アップ信号ＵＰ，ダウン信号ＤＮのパルス幅τに比例し、
（２）充放電電流Ｉｃｈｇに比例し、
（３）キャパシタの容量値Ｃに反比例する。
【０１０５】
したがって同じ制御電圧Ｖｃｎｔ１の変化量ΔＶを得ようとすれば、パルス幅が短いことにより、充放電電流Ｉｃｈｇを大きくし、あるいはキャパシタの容量値Ｃを小さくすることができる。キャパシタＣが小さいことは、回路面積を小さくできることを意味するため、回路を集積化する上できわめて有用である。また充放電電流Ｉｃｈｇを大きくできることは、その精度を高めることができることを意味するため、ＣＤＲ回路の周波数安定化の精度を高める上で非常に有用である。
【０１０６】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。
【０１０７】
図７では、４相のクロック信号を再生する場合を例に説明したが、実施の形態に開示される技術的思想は、８相、１６相、その他のクロック信号にも展開可能であり、それらも本発明の範囲に含まれることが当業者には理解される。
【０１０８】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１０９】
８…サンプリング回路、１０…位相比較器、１２…デコーダ回路、２０…周波数比較器、２２…第１分周器、２４…第２分周器、２６…周波数範囲判定部、３０…セレクタ、４０…チャージポンプ回路、４２…制御電圧生成回路、５０…ループフィルタ、６０…ＶＣＯ、７０…シリアルパラレル変換器、７２…デコーダ、７４…デスクランブラ、７６…出力バッファ、８０…第３分周器、８２…第４分周器、１００…受信回路、１０２…差動レシーバ、１０４…ＣＤＲ回路、１０６…信号処理回路、２００…送信回路、２０２…ＰＬＬ回路、２０４…信号処理回路、２０６…差動トランスミッタ、２１０…入力バッファ、２１２…スクランブラ、２１４…エンコーダ、２１６…パラレルシリアル変換器、２１８…分周器、３００…伝送システム、Ｌ１…伝送路、ＣＬＫ１…入力クロック信号、ＣＬＫ２…送信クロック信号、ＣＬＫ３…基準クロック信号、ＣＬＫ４…サンプリングクロック信号、ＣＬＫ５…中間クロック信号、ＰＦＤ…位相周波数差信号、ＰＤ…位相差信号、ＣＭＰ…第１コンパレータ、Ｇ１…第１論理ゲート、Ｇ２…第２論理ゲート、Ｇ３…第３論理ゲート、Ｇ４…第４論理ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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