(57)【特許請求の範囲】
【請求項１】
入力信号と、第1参照電圧との差分を表す第1信号を生成する第1増幅器と、
前記入力信号と、第2参照電圧との差分を表す第2信号を生成する第2増幅器と、
前記第1信号を増幅して第1出力信号を生成する第1出力増幅器と、
前記第2信号を増幅して第2出力信号を生成する第2出力増幅器と、
前記第1参照電圧と前記第2参照電圧との差分を2^n（nは2以上の整数）で除算した電圧を表す第1補間用信号と、前記第1信号との和を増幅することにより、第3出力信号を生成する第3出力増幅器と、
前記第2信号と、前記第1補間用信号との差分を増幅することにより、第4出力信号を生成する第4出力増幅器と、
を備えた信号補間装置。
【請求項２】
前記第1信号と前記第2信号の和を増幅することにより、第5出力信号を得る第5出力増幅器
をさらに備えた請求項1に記載の信号補間装置。
【請求項３】
前記第1補間用信号を増幅する増幅器をさらに備え、
前記第3出力増幅器および前記第4出力増幅器は、前記増幅器により増幅された第1補間用信号を用いる
請求項1または2に記載の信号補間装置。
【請求項４】
前記第2参照電圧および前記第1参照電圧間を分圧して分圧信号を得る分圧器と、
前記分圧信号と前記第1参照電圧の差分信号、または前記第2参照電圧と前記分圧信号の差分信号を生成する減算器と、
前記減算器により得られた差分信号を所定値で除算することにより前記第1補間用信号を生成する除算器と、
をさらに備えた請求項1ないし3のいずれか一項に記載の信号補間装置。
【請求項５】
前記入力信号および前記第1補間用信号は差動信号として構成され、
前記第1増幅器は、前記第1参照電圧を表す差動信号と、前記入力信号に基づき、第1差動信号を、前記第1信号として生成し、
前記第2増幅器は、前記第2参照電圧を表す差動信号と、前記入力信号に基づき、第2差動信号を、前記第2信号として生成し、
前記第1出力増幅器は、前記第1差動信号を増幅して、第1出力差動信号を、前記第1出力信号として生成し、
前記第2出力増幅器は、前記第2差動信号を増幅して、第2出力差動信号を、前記第2出力信号として生成し、
前記第3出力増幅器は、前記第1差動信号および前記第1補間用信号に基づき、第3出力差動信号を、前記第3出力信号として生成し、
前記第4出力増幅器は、前記第2差動信号および前記第1補間用信号に基づき、第4出力差動信号を、前記第4出力信号として生成する
請求項1ないし4のいずれか一項に記載の信号補間装置。
【請求項６】
前記入力信号と、第3参照電圧との差分を表す第3信号を生成する第3増幅器と、
前記第3信号を増幅して第6出力信号を生成する第6出力増幅器と、
前記第1補間用信号と、前記第2信号との和を増幅することにより、第7出力信号を生成する第7出力増幅器と、
前記第3信号と、前記第1補間用信号との差分を増幅することにより、第8出力信号を生成する第8出力増幅器と、
をさらに備えた請求項1ないし5のいずれか一項に記載の信号補間装置。
【請求項７】
それぞれ異なるnの値に対応する第2〜第m補間用信号と、前記第1信号との和を増幅することにより、それぞれ出力信号を生成するm-1個の第３出力増幅器と、
前記第2信号と、前記第2〜第m補間用信号との差分を増幅することにより、それぞれ出力信号を生成するm-1個の第４出力増幅器と、
をさらに備えた請求項1ないし6のいずれか一項に記載の信号補間装置。
【請求項８】
前記第3出力増幅器を複数備え、
前記第4出力増幅器を複数備え、
前記複数の第3出力増幅器は、前記第1補間用信号をそれぞれ異なる利得で増幅し、増幅した第1補間用信号を用いて、前記第3出力信号をそれぞれ生成し、
前記複数の第4出力増幅器は、前記第1補間用信号をそれぞれ異なる利得で増幅し、増幅した第1補間用信号を用いて、前記第4出力信号をそれぞれ生成する
請求項1ないし6のいずれか一項に記載の信号補間装置。
【請求項９】
アナログ信号を標本化することにより、前記入力信号を生成する標本化器と、
前記第1および第2参照電圧を含む複数の参照電圧と、少なくとも１つの補間用電圧を生成する参照電圧生成回路と、
請求項1ないし8のいずれか一項に従った信号補間装置と、
前記第1〜第4の出力信号を含む複数の出力信号を、基準値と比較してディジタル値を取得する複数の比較器と、
前記複数の比較器により取得された前記ディジタル値をバイナリデータに変換するエンコーダと、
を備えた並列型A/D変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、信号補間装置および並列型A/D変換装置に関する。
【背景技術】
【０００２】
従来、並列型Ａ／Ｄ変換器において、プリアンプの数を削減するため、比較値を補間により生成する補間技術が広く用いられている。この補間技術を用いることでプリアンプの数はいくぶん低減されるものの、さらなるプリアンプの削減、および消費電力の低減が望まれていた。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2010−278557公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一側面は、低消費電力でA/D変換を可能とする信号補間装置および並列型A/D変換装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の実施形態としての信号補間装置は、第1増幅器と、第2増幅器と、第1出力増幅器と、第2出力増幅器と、第3出力増幅器と、第4出力増幅器とを備える。
【０００６】
前記第1増幅器は、入力信号と、第1参照電圧との差分を表す第1信号を生成する。
【０００７】
前記第2増幅器は、前記入力信号と、第2参照電圧との差分を表す第2信号を生成する。
【０００８】
前記第1出力増幅器は、前記第1信号を増幅して第1出力信号を生成する。
【０００９】
前記第2出力増幅器は、前記第2信号を増幅して第2出力信号を生成する。
【００１０】
前記第3出力増幅器は、前記第1参照電圧と前記第2参照電圧との差分を2^n（nは2以上の整数）で除算した電圧を表す第1補間用信号と、前記第1信号との和を増幅することにより、第3出力信号を生成する。
【００１１】
前記第4出力増幅器は、前記第2信号と、前記第1補間用信号との差分を増幅することにより、第4出力信号を生成する。
【図面の簡単な説明】
【００１２】
【図１】第1実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図。
【図２】補間用電圧を生成する構成のブロック図。
【図３】第２実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図。
【図４】第３実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図。
【図５】第４実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図。
【図６】第５実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図。
【図７】第６実施形態本に係る並列型A/D 変換器向け信号補間装置のブロック図。
【図８】第７実施形態に係る並列型A/D 変換器のブロック図。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について説明する。
【００１４】
図1は、第1実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図である。
【００１５】
本装置では、従来の並列型A/D 変換器で使用する参照電圧RM(1)、RM(2) とは別に、新たに補間用電圧RS(1)を用いる。参照電圧RM(1)、RM(2)は、AD変換の対象となる入力信号Dinの入力レンジを表す電圧を、抵抗分割または容量分割などの任意の方法で分割して得た複数の電圧のうちの2つである。たとえば、分割で得た複数の電圧のうちの隣接する2つの電圧である。
【００１６】
増幅器112（第1増幅器）は、入力信号Dinと、参照電圧RM(1)（第1参照電圧）とが入力され、これらの差分を表す第1信号を生成し、出力する。具体的に、増幅器112は、これらの差分を利得Aで増幅し、増幅された信号を出力する。
【００１７】
増幅器113（第2増幅器）は、上記入力信号と、参照電圧RM(2)（第2参照電圧）とが入力され、これらの差分を表す第2信号を生成し、出力する。具体的に、増幅器113は、これらの差分を利得Aで増幅し、増幅された信号を出力する。
【００１８】
増幅器111は、補間用電圧RS(1)を利得Aで増幅して、第1補間用信号として、出力する。
補間用電圧RS(1)は、参照電圧RM(1)と参照電圧RM(2)との差分を、2^n（nは2以上の整数）で除算した値を有する。2^nは、2のn乗の意味である。たとえば、RM(1)が0.6V、RM(2)が0.8Vであり、n=2であれば、RS(1)は、0.05である。
【００１９】
増幅器121（第1出力増幅器）は、増幅器112からの信号（第1信号）を利得Bで増幅して、信号Dout(1)を出力する。信号Dout(1)は、たとえば第1出力信号に対応する。
【００２０】
増幅器125（第2出力増幅器）は、増幅器113からの信号（第2信号）を利得Bで増幅して、信号Dout(5)を出力する。信号Dout(5)は、たとえば第2出力信号に対応する。
【００２１】
増幅器122（第3出力増幅器）は、増幅器111からの信号（第1補間用信号）と、増幅器112からの信号の和を利得Bで増幅して、信号Dout(2)を出力する。信号Dout(2)は、たとえば第3出力信号に対応する。
【００２２】
増幅器124（第4出力増幅器）は、増幅器113からの信号と、増幅器111からの信号（第1補間用信号）との差分を利得Bで増幅して、信号Dout(4)を出力する。信号Dout(4)は、たとえば第4出力信号に対応する。
【００２３】
増幅器123は、増幅器112からの信号と、増幅器113からの信号との和を利得B/2で増幅して、信号Dout(3)を出力する。信号Dout(3)は、たとえば第5出力信号に対応する。
【００２４】
具体的に、利得A=1およびB=1 とすると、以下の出力が得られる。
【数１】
0005681652.tif 000002
【００２５】
RM(1)が0.6V、RM(2)が0.8V、RS(1)が0.05の場合、Dout(1),Dout(2),Dout(3),Dout(4),Dout(5)はそれぞれ、0.6V、0.65V、0.7V、0.75V、0.8Vの参照電圧に対応する出力信号に相当する。このように、増幅器112、113 と同等の利得で補間用電圧RS (1)を増幅したのち、増幅器112、113 の出力信号と加減算することで、参照電圧値を補間した出力信号を得ることができる。
【００２６】
増幅器121〜125の後段では、各出力信号を基準値と比較し、各比較結果をエンコードすることで、AD変換結果としてバイナリデータが得られる。これについては後の実施形態で示す。
【００２７】
以上により、従来に比べて、増幅器の数を削減できる。具体的には、従来では増幅器113,112の出力に接続される3つの増幅器が追加で必要であったが、本実施形態ではこれらの増幅器を削減できる。
【００２８】
また、増幅器111 は、本実施形態で新たに追加された増幅器であるものの、直流のみ増幅するため、低消費電力化が可能である。
【００２９】
なお上記例で示した増幅器の利得は一例であり、これに限定されるものではない。たとえば増幅器111の利得を下げ、下げた分を、増幅器111の出力が接続される増幅器124,122で補うことも可能である。
【００３０】
図2は、図1の補間用電圧RS(1)を生成する構成例のブロック図である。
【００３１】
分圧器210は、参照電圧RM(2)および参照電圧RM(1)間を、抵抗器R(1)、R(2)で分圧して分圧信号を得る。本例では、分圧信号として、抵抗器R(1)、R(2)同士の接続点における電圧信号が得られる。
【００３２】
減算器211は、当該分圧信号と参照電圧RM(1)の差分信号を生成する。別の例として、減算器は、参照電圧RM(2)と分圧信号の差分信号を生成してもよい。
【００３３】
除算器212は、減算器211により得られた差分信号を、所定値Xで除算することにより、補間用電圧RS(1)を生成する。前述した例の場合では、X=2とすることで、RS(1)=0.05が得られる。
【００３４】
図3は、第2実施形態にかかる並列型A/D 変換器向け信号補間装置を示すブロック図である。具体的に、本装置は、図1の信号補間装置を差動化した構成を有する。図1の増幅器113、112,122,123,124は、4入力2 出力増幅器313、312、322、323,324とされている。また、図1の増幅器111、121,125は、差動増幅器311、321、325とされている。以下、図1との差分を中心に説明する。
【００３５】
入力信号として、差動信号Dinp,Dinmが入力される。また、補間用電圧を表す差動信号RSP(1),RSM(1)が入力される。増幅器311は、差動信号RSP(1),RSM(1)を増幅し、出力する。
【００３６】
増幅器312は、第1参照電圧を表す差動信号RMP(1)、RMM(1)と、入力信号Dinp,Dinmとの差分を表す第1差動信号を生成および出力する。具体的に、当該差分の信号を増幅し、増幅した信号を出力する。
【００３７】
増幅器313は、第2参照電圧を表す差動信号RMP(2),RMM(2)と、入力信号Dinp,Dinmとの差分を表す第2差動信号を生成および出力する。具体的に、当該差分の信号を増幅し、増幅した信号を出力する。
【００３８】
増幅器321は、増幅器312から出力された第1差動信号を増幅して、増幅された差動信号（第1出力差動信号）を出力する。
【００３９】
増幅器325は、増幅器313から出力された第2差動信号を増幅して、増幅された差動信号（第2出力差動信号）を出力する。
【００４０】
増幅器322は、増幅器312から出力された第1差動信号と、増幅器311からの差動信号との和を増幅し、増幅された差動信号（第3出力差動信号）を出力する。
【００４１】
増幅器324は、増幅器313から出力された第2差動信号と、増幅器311からの差動信号との差分を増幅し、増幅された差動信号（第4出力差動信号）を出力する。
【００４２】
増幅器323は、増幅器312，313からの第1および第2差動信号の和を増幅して、増幅された差動信号（第5出力差動信号）を出力する。
【００４３】
なお図3の各増幅器の利得は任意でよいが、たとえば第１実施形態で説明した利得例（A,B）を用いることができる。
【００４４】
図4は、第3実施形態に係る並列型A/D 変換器向け信号補間装置の他の構成例を示すブロック図である。
【００４５】
図1における増幅器111 を取り除き、低面積化を図っている。増幅器111 の利得分を、増幅器411、412 で負担する。
【００４６】
例えば図1に示した増幅器112 の利得をＡ、増幅器121 の利得をB とした場合、増幅器411 に入力される増幅器112出力信号および補間用電圧RS(1)の増幅利得をそれぞれ、B倍、Ａ×B 倍とする。増幅器412についても同様である。これによって、図1 の信号補間装置と同等の補間を実現できる。
【００４７】
図5は、第4実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図である。
【００４８】
第1実施形態では参照電圧RMの個数は2であったが、本実施形態では、参照電圧RMの個数をn に拡張した場合を示す。たとえばnとして、3以上の任意の整数を用いることができる。図1の構成との差分を以下に示す。
【００４９】
ここでは、参照電圧の個数が3の場合の構成について説明する。この場合のブロック構成は、図示のRM(n-1)とRM(2)が互いに一致し、増幅器501,113が互いに一致し、増幅器521,125が互いに一致すると考えればよい。
【００５０】
増幅器502（第3増幅器）は、入力信号Dinと、参照電圧RM(n)（第3参照電圧）との差分を表す第3信号を生成する。具体的に、増幅器502は、これらの差分を増幅し、増幅された信号を出力する。
【００５１】
増幅器525（第6出力増幅器）は、増幅器520からの信号（第3信号）を増幅して、信号Dout(n)を出力する。信号Dout(n)は、たとえば第6出力信号に対応する。
【００５２】
増幅器522（第7出力増幅器）は、補間用電圧RS(1)と、増幅器501（増幅器113）からの信号との和を増幅して、信号Dout(n-3)を出力する。信号Dout(n-3)は、たとえば第7出力信号に対応する。
【００５３】
増幅器524（第8出力増幅器）は、増幅器502からの信号と、補間用電圧RS(1)との差分を増幅して、信号Dout(n-1)を出力する。信号Dout(n-1)は、たとえば、第8出力信号に対応する。
【００５４】
増幅器523は、増幅器502からの信号と、増幅器501（増幅器113）からの信号との和を増幅して、信号Dout(n-2)を出力する。信号Dout(n-2)は、たとえば第9出力信号に対応する。
【００５５】
このように参照電圧の個数が3以上の場合でも、本実施形態にかかる信号補間装置を実現できる。
【００５６】
図6は、第5実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図である。本実施形態では、図1の補間用電圧RSの個数をmに拡張した場合を示す。任意の補間用電圧を任意の個数、用意することで、任意の補間値を実現できる。
【００５７】
図1に示した補間用電圧RS(1)および増幅器111に加え、m-1個の補間用電圧RS(2)・・・RS(m)、およびm-1個の増幅器601・・602が追加されている。増幅器601・・602は、補間用電圧RS(2)・・・RS(m)の信号を増幅して、出力する。
【００５８】
補間用電圧RS(2)・・・RS(m)も、補間用電圧RS(1)と同様  参照電圧RM(1)と参照電圧RM(2)との差分を、2^n（nは2以上の整数）で除算した値を有し、それぞれ異なるnの値に対応する。たとえば、RM(1)が0.6V、RM(2)が0.8Vであり、RS(1)、RS(2)、RS(3)がそれぞれn=2、3,4に対応する場合、RS(1)は0.05、RS(2)は0.025、RS(3)は0.0125となる。
【００５９】
補間用電圧RS(2)・・・RS(m)の追加により、出力側の増幅器（第３出力増幅器）も追加される。つまり、増幅器601・・・602の出力信号と、増幅器112からの信号（第1信号）の和をそれぞれ増幅することにより、出力信号を生成するm-1個の増幅器（第３出力増幅器）621・・・622が追加される。
【００６０】
同様に、増幅器113（図1参照）からの信号（第2信号）と、増幅器601・・・602の出力信号との差分増幅することにより、それぞれ出力信号を生成するm-1個の第４出力増幅器（図示せず）が追加される。
【００６１】
以上のように、補間用電圧の個数を増やすことで、より細かな補間を行うことができる。
【００６２】
図7は、第6実施形態に係る並列型A/D 変換器向け信号補間装置のブロック図である。
【００６３】
本実施形態は、補間用電圧を1つのみ用いて、図6と同様の細かい補間を実現する場合を示す。
【００６４】
増幅器111の出力と増幅器112の出力の和を増幅する増幅器（第３出力増幅器）701，702・・・703が、出力側に設けられる。増幅器701が図１の増幅器122に対応し、増幅器702・・・703が、図１の構成に対して新たに追加されている。増幅器701、702・・・703の利得は所望の補間値から決定され、それぞれ異なる利得で、増幅器111からの入力信号を増幅する。増幅器112からの信号の増幅利得はそれぞれ同一でよい。
【００６５】
また増幅器111の出力と増幅器113（図1参照）の出力の差分を増幅する複数の増幅器（第４出力増幅器）も設けられる（図示せず）。これらの増幅器も、それぞれ異なる利得で、増幅器111からの入力信号を増幅する。増幅器113からの信号の増幅利得はそれぞれ同一でよい。
【００６６】
以上のように、本実施形態によれば、補間用電圧を1つだけ用いるだけで、細かな補間を行うことができる。よって、第5実施形態（図6）に比べて、低面積化を図ることができる。
【００６７】
図8は、第7実施形態に係り、図1に示した信号補間装置811を備えた並列型A/D 変換器のブロック図である。図1以外の構成の信号補間装置を備えた並列型A/D変換器も当然に構成可能である。
【００６８】
標本化器812は、アナログ信号Airを標本化することにより、入力信号を生成する。
【００６９】
参照電圧生成回路813は、参照電圧RM(1),RM(2)を含む複数の参照電圧と、補間用電圧RS(1)を生成する。参照電圧RM(1),RM(2)は、入力信号のレンジを表す電圧を抵抗分割するなど、一般的な方法で生成すればよい。補間用電圧RS(1)は、図2に示した構成を用いて生成すればよい。
【００７０】
比較器821、822、823、824、825は、信号補間装置811の出力信号、具体的に、増幅器121、122、123、124、125の出力信号を、基準値と比較して、ディジタル値（論理値）をそれぞれ取得する。基準値は、たとえば固定電圧を用いればよい。
【００７１】
エンコーダ831は、比較器821〜825により取得されたディジタル値を、複数ビットからなるバイナリデータに変換する。たとえば、2ビットのバイナリデータへ変換する。
【００７２】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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