(57)【特許請求の範囲】
【請求項１】
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、
前記第１トランジスタ回路及び前記第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、
前記第１トランジスタ回路及び前記第２トランジスタ回路のうちの前記ダブルゲートトランジスタの共通接続ノードに対し、もう一方のトランジスタ回路が動作状態のときに第３固定電源の電圧を与えるスイッチ素子を有し、
前記第３固定電源の電圧は、前記第１固定電源及び前記第２固定電源の各電圧の間の値であると共に、前記第１固定電源−前記第３固定電源間の電圧、及び前記第３固定電源−前記第２固定電源間の電圧が前記ダブルゲートトランジスタを構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧となる、ように設定されたものである
バッファ回路。
【請求項２】
前記第３固定電源の電圧は、前記第１固定電源及び前記第２固定電源の各電圧の平均値である
請求項１に記載のバッファ回路。
【請求項３】
前記第１固定電源の電圧は、前記入力端に印加される入力電圧の高電圧側の電圧よりも高く、
前記第２固定電源の電圧は、前記入力電圧の低電圧側の電圧よりも低い
請求項１に記載のバッファ回路。
【請求項４】
前記スイッチ素子は、前記ダブルゲートトランジスタを構成するトランジスタと同導電型のトランジスタである
請求項１から請求項３のいずれか１項に記載のバッファ回路。
【請求項５】
前記スイッチ素子は、ゲート電極が前記出力端に接続されている
請求項４に記載のバッファ回路。
【請求項６】
前記第１トランジスタ回路は、
ゲート電極同士が共通に接続され、且つ、前記入力端に接続されたダブルゲート構造の第１，第２のＰチャネルトランジスタから成り、
前記第１のＰチャネルトランジスタは、ソース電極が前記第１固定電源に接続されており、
前記第２のＰチャネルトランジスタは、ドレイン電極が前記出力端に接続されており、
前記第１のＰチャネルトランジスタのドレイン電極と前記第２のＰチャネルトランジスタのソース電極とは、共通に接続されて前記共通接続ノードとなり、当該共通接続ノードに対して前記スイッチ素子によって前記第３固定電源の電圧が与えられる
請求項１から請求項５のいずれか１項に記載のバッファ回路。
【請求項７】
前記第２トランジスタ回路は、
ゲート電極同士が共通に接続され、且つ、前記入力端に接続されたダブルゲート構造の第１，第２のＮチャネルトランジスタから成り、
前記第１のＮチャネルトランジスタは、ドレイン電極が前記出力端に接続されており、  前記第２のＮチャネルトランジスタは、ソース電極が前記第２固定電源に接続されており、
前記第１のＮチャネルトランジスタのソース電極と前記第２のＮチャネルトランジスタのドレイン電極とは、共通に接続されて前記共通接続ノードとなり、当該共通接続ノードに対して前記スイッチ素子によって前記第３固定電源の電圧が与えられる
請求項１から請求項５のいずれか１項に記載のバッファ回路。
【請求項８】
前記出力端には最終段のインバータ回路が接続されている
請求項１から請求項７のいずれか１項に記載のバッファ回路。
【請求項９】
前記第１固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、
前記第２固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧以下である
請求項８に記載のバッファ回路。
【請求項１０】
行列状に配置された画素を走査するための走査信号を出力するバッファ回路を出力段に有しており、
前記バッファ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、
前記第１トランジスタ回路及び前記第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、
前記第１トランジスタ回路及び前記第２トランジスタ回路のうちの前記ダブルゲートトランジスタの共通接続ノードに対し、もう一方のトランジスタ回路が動作状態のときに第３固定電源の電圧を与えるスイッチ素子を有し、
前記第３固定電源の電圧は、前記第１固定電源及び前記第２固定電源の各電圧の間の値であると共に、前記第１固定電源−前記第３固定電源間の電圧、及び前記第３固定電源−前記第２固定電源間の電圧が前記ダブルゲートトランジスタを構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧となる、ように設定されたものである
走査回路。
【請求項１１】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する、出力段にバッファ回路を有する走査回路と
を備え、
前記バッファ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、
前記第１トランジスタ回路及び前記第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、
前記第１トランジスタ回路及び前記第２トランジスタ回路のうちの前記ダブルゲートトランジスタの共通接続ノードに対し、もう一方のトランジスタ回路が動作状態のときに第３固定電源の電圧を与えるスイッチ素子を有し、
前記第３固定電源の電圧は、前記第１固定電源及び前記第２固定電源の各電圧の間の値であると共に、前記第１固定電源−前記第３固定電源間の電圧、及び前記第３固定電源−前記第２固定電源間の電圧が前記ダブルゲートトランジスタを構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧となる、ように設定されたものである
表示装置。
【請求項１２】
電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する、出力段にバッファ回路を有する走査回路と
を備え、
前記バッファ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、
前記第１トランジスタ回路及び前記第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、
前記第１トランジスタ回路及び前記第２トランジスタ回路のうちの前記ダブルゲートトランジスタの共通接続ノードに対し、もう一方のトランジスタ回路が動作状態のときに第３固定電源の電圧を与えるスイッチ素子を有し、
前記第３固定電源の電圧は、前記第１固定電源及び前記第２固定電源の各電圧の間の値であると共に、前記第１固定電源−前記第３固定電源間の電圧、及び前記第３固定電源−前記第２固定電源間の電圧が前記ダブルゲートトランジスタを構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧となる、ように設定されたものである
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、バッファ回路、走査回路、表示装置、及び、電子機器に関する。
【背景技術】
【０００２】
平面型（フラットパネル型）の表示装置の一つとして、デバイスに流れる電流値に応じて発光輝度が変化する、所謂、電流駆動型の電気光学素子を画素の発光部（発光素子）として用いた表示装置がある。電流駆動型の電気光学素子としては、例えば、有機材料のエレクトロルミネッセンス（Electro Luminescence：ＥＬ）を利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子が知られている。
【０００３】
画素の発光部として有機ＥＬ素子を用いた有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は自発光素子であるために、液晶表示装置に比べて、画像の視認性が高く、しかも、バックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子は、応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
この有機ＥＬ表示装置に代表される平面型の表示装置は、電気光学素子の他に、書込みトランジスタ、保持容量、及び、駆動トランジスタを少なくとも有する画素が行列状に２次元配置された構成となっている（例えば、特許文献１参照）。
【０００５】
この種の表示装置において、書込みトランジスタは、画素行毎に配線される制御線（走査線）を通して走査回路（走査部）から与えられる制御パルス（走査パルス）によって駆動されることで、信号線を通して供給される映像信号の信号電圧を画素内に書き込む。保持容量は、書込みトランジスタが書き込んだ信号電圧を保持する。駆動トランジスタは、保持容量が保持した信号電圧に応じて電気光学素子を駆動する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、一般的に、表示パネルを大型化した場合、走査回路から書込みトランジスタに制御パルスを伝送する制御線の負荷が大きくなるため、その負荷の影響で制御パルスの波形が大きく鈍ってしまう。負荷の影響を抑えるには、走査回路の出力段のバッファ回路（出力バッファ回路）における最終段のインバータ回路を構成するトランジスタのサイズを大きくし、当該インバータ回路の抵抗を小さくすることが考えられる。しかし、トランジスタのサイズを大きくすると、走査回路、ひいては、当該走査回路を含む周辺回路の回路規模が大きくなるため、表示パネルの狭額縁化の妨げとなる。
【０００８】
このため、最終段のインバータ回路を構成するトランジスタのサイズをそのままにして、即ち、トランジスタのサイズを大きくすることなく、最終段のインバータ回路の抵抗（インバータ回路を構成するトランジスタのオン抵抗）を小さくすることが必要となる。一般に、トランジスタの抵抗値は、トランジスタのサイズとゲート−ソース間電圧に依存する。従って、最終段のインバータ回路を構成するトランジスタのサイズを大きくしないのであれば、当該トランジスタのゲート−ソース間電圧を上げる、即ち、最終段のインバータ回路の入力電圧の振幅を増大させる必要がある。
【０００９】
最終段のインバータ回路を構成するトランジスタのゲート−ソース間電圧を上げるには、最終段のインバータ回路の前段のインバータ回路に与える電源電圧を入力電圧よりも高くする必要がある。しかし、単純に、最終段のインバータ回路の前段のインバータ回路に与える電源電圧を入力電圧よりも高くすると、前段のインバータ回路を構成するトランジスタにかかるソース−ドレイン間電圧が高くなってしまい、所定のソース−ドレイン耐圧を超えてしまう。
【００１０】
一般に、トランジスタのソース−ドレイン耐圧はゲート−ソース耐圧よりも小さい（低い）。従って、前段のインバータ回路を構成するトランジスタにかかるソース−ドレイン耐圧が所定のソース−ドレイン耐圧を超えると、当該トランジスタの信頼性が著しく低下してしまう。
【００１１】
そこで、本開示は、回路を構成するトランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路の入力電圧の振幅を増大させることが可能なバッファ回路、当該バッファ回路を出力段に用いる走査回路、当該走査回路を搭載した表示装置、及び、当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本開示のバッファ回路は、第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、第１トランジスタ回路及び第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、第１トランジスタ回路及び第２トランジスタ回路のうちのダブルゲートトランジスタの共通接続ノードに対し、もう一方のトランジスタ回路が動作状態のときに第３固定電源の電圧を与えるスイッチ素子を有するものである。第３固定電源の電圧は、第１固定電源及び第２固定電源の各電圧の間の値であると共に、第１固定電源−第３固定電源間の電圧、及び第３固定電源−第２固定電源間の電圧がダブルゲートトランジスタを構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧となる、ように設定されたものである。
【００１３】
本開示の走査回路は、行列状に配置された画素を走査するための走査信号を出力するバッファ回路として、上記本開示のバッファ回路を出力段に有するものである。
本開示の表示装置は、電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、画素アレイ部の各画素を走査する走査回路とを備え、走査回路が上記本開示のバッファ回路を出力段に有するものである。
本開示の電子機器は、上記本開示の表示装置を有するものである。
【００１４】
上記構成のバッファ回路において、第１トランジスタ回路と第２トランジスタ回路とが第１固定電源と第２固定電源との間に直列に接続されていることで、一方のトランジスタ回路である例えば第１トランジスタ回路が動作状態になると、出力端の電圧が第１固定電源の電圧になる。これにより、第２トランジスタ回路には、第１固定電源の電圧と第２固定電源の電圧とが与えられることになる。
【００１５】
このとき、他方のトランジスタ回路である例えば第２トランジスタ回路のダブルゲートトランジスタの共通接続ノードには、スイッチ素子によって第３固定電源の電圧が与えられる。これにより、ダブルゲート構造を構成する２つのトランジスタの各ソース−ドレイン間には、第１固定電源−第２固定電源間の電圧ではなく、第１固定電源−第３固定電源間の電圧と、第３固定電源−第２固定電源間の電圧とが与えられることになる。
【００１６】
ここで、第１固定電源−第３固定電源間の電圧、及び、第３固定電源−第２固定電源間の電圧が、第１，第２トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧とする。これにより、トランジスタに与えられるソース−ドレイン間電圧がその耐圧以下となり、尚且つ、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができる。
【発明の効果】
【００１７】
本開示によれば、トランジスタのソース−ドレイン間電圧をその耐圧以下とし、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができるため、トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路の入力電圧の振幅を増大させることができる。
【図面の簡単な説明】
【００１８】
【図１】本開示の実施形態に係るバッファ回路の構成例を示す回路図である。
【図２】入力電圧ＶINが低レベルＶssの場合の回路動作の説明に供する動作説明図である。
【図３】入力電圧ＶINが低レベルＶccの場合の回路動作の説明に供する動作説明図である。
【図４】本バッファ回路の入力電圧ＶIN、前段のインバータ回路の出力端Ｔ3の電位ＶA、及び、本バッファ回路の出力電圧ＶOUTの各波形を示す波形図である。
【図５】前段のインバータ回路を最終段のインバータ回路と同じシングルゲートトランジスタで構成した場合を示す回路図である。
【図６】本開示の有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図７】画素（画素回路）の具体的な回路構成の一例を示す回路図である。
【図８】書込み走査回路の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示は実施形態に限定されるものではない。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のバッファ回路、全般に関する説明
２．実施形態に係るバッファ回路
２−１．回路構成
２−２．回路動作
２−３．実施形態の作用、効果
３．表示装置（有機ＥＬ表示装置）
３−１．システム構成
３−２．画素回路 
３−３．走査回路
３−４．その他
４．電子機器
５．本開示の構成
【００２０】
＜１．本開示のバッファ回路、全般に関する説明＞
本開示のバッファ回路は、第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが直列に接続され、各入力端同士及び各出力端同士がそれぞれ共通に接続されたＣＭＯＳインバータ回路構成となっている。
【００２１】
このＣＭＯＳインバータ回路構成のバッファ回路において、第１トランジスタ回路と第２トランジスタ回路とは、第１固定電源と第２固定電源との間に直列に接続されている。そして、第１トランジスタ回路及び第２トランジスタ回路の少なくとも一方のトランジスタ回路は、ダブルゲート構造のトランジスタ、即ち、ダブルゲートトランジスタから構成されている。
【００２２】
本開示のバッファ回路は、最終段のインバータ回路との組合せから成る回路構成、即ち、第１，第２トランジスタ回路の各出力端に最終段のインバータ回路の入力端が接続される構成とすることができる。このとき、第１固定電源の電圧は、最終段のインバータ回路の正側電源の電圧よりも高い電圧とし、第２固定電源の電圧は、最終段のインバータ回路の負側電源の電圧よりも低い電圧とするのが好ましい。
【００２３】
そして、本開示のバッファ回路は、第１，第２トランジスタ回路の一方のトランジスタ回路が動作状態のときに、他方のトランジスタ回路のダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を選択的に与えるスイッチ素子を有することを特徴としている。
【００２４】
第３固定電源の電圧は、第１，第２固定電源の各電圧の間の値、好ましくは、第１，第２固定電源の各電圧の平均値とするのが望ましい。この第３固定電源の電圧を選択的に与えるスイッチ素子は、他方のインバータ回路を構成するトランジスタと同導電型のトランジスタとすることができる。この同導電型のトランジスタは、ゲート電極が本バッファ回路の出力端に、一方のソース／ドレイン電極が第３固定電源に、他方のソース／ドレイン電極がダブルゲートトランジスタの共通接続ノードにそれぞれ接続されて設けられる。
【００２５】
ここで、第１固定電源の電圧は、第１，第２トランジスタ回路の各入力端、即ち、バッファ回路の入力端に印加される（入力される）入力電圧の高電圧側の電圧よりも高い電圧とし、第２固定電源の電圧は、当該入力電圧の低電圧側の電圧以下とするのが好ましい。このようにして、最終段のインバータ回路の前段のインバータ回路である本開示のバッファ回路に与えられる電源電圧を入力電圧よりも大きくすることで、最終段のインバータ回路１０２の抵抗を下げるに当たり、当該インバータ回路を構成するトランジスタのサイズを大きくすることなく、ゲート−ソース間電圧を上げることができる。
【００２６】
また、第１固定電源−第３固定電源間の電圧、及び、第３固定電源−第２固定電源間の電圧が、第１，第２トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧とするのが好ましい。このような電圧設定を行うことにより、第１，第２トランジスタ回路を構成する各トランジスタに与えられるソース−ドレイン間電圧がその耐圧以下となり、尚且つ、入力電圧の振幅よりも大きい振幅の出力電圧を導出することができる。
【００２７】
本開示のバッファ回路は、その用途が限定されるものではなく、一般的なバッファ回路として種々の用途に用いることができる。一例として、本開示のバッファ回路は、行列状に配置された画素を走査する走査信号を出力する走査回路において、その出力段のバッファ回路として用いることができる。
【００２８】
また、本開示のバッファ回路を出力段に有する走査回路は、電気光学素子を含む画素が行列状に配置されて成る表示装置、あるいは、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置において、各画素を走査する走査回路として用いることができる。この場合、走査回路は、表示パネル上に搭載する形態をとることもできるし、あるいは、ドライバＩＣとして表示パネル外に配する形態をとることもできる。また、本開示のバッファ回路を出力段に有する走査回路を搭載する表示装置は、表示部を備える各種の電子機器において、その表示部として用いることができる。
【００２９】
＜２．実施形態に係るバッファ回路＞
［２−１．回路構成］
図１は、本開示の実施形態に係るバッファ回路の構成例を示す回路図である。本実施形態に係るバッファ回路１００は、前段のインバータ回路１０１と、後段（最終段）のインバータ回路１０２とが縦続接続されて成る２段構成となっている。但し、２段構成のバッファ回路に限られるものではなく、前段のインバータ回路１０１の前段側に更にインバータ回路が縦続接続されて成る３段以上の構成であってもよい。
【００３０】
本実施形態に係るバッファ回路１００には、高電圧側の電圧（高レベル）がＶcc、低電圧側の電圧（低レベル）がＶssの入力電圧ＶINが入力される。この入力電圧ＶINに対して、前段のインバータ回路１０１の第１固定電源１０１１、即ち、正側電源の電圧を、入力電圧ＶINの高電圧側の電圧Ｖccよりも高い電圧、例えば２Ｖccとし、第２固定電源１０１２、即ち、負側電源の電圧を、入力電圧ＶINの低電圧側の電圧Ｖss以下の電圧、例えば２Ｖssとする。２Ｖss＝Ｖssの場合もある。
【００３１】
ここで、前段のインバータ回路１０１に与えられる電源電圧（２Ｖcc，２Ｖss）を入力電圧ＶINよりも大きくするのは、最終段のインバータ回路１０２の抵抗を下げるに当たり、当該インバータ回路１０２を構成するトランジスタのサイズをそのままにしてゲート−ソース間電圧を上げるためである。尚、ここでは、前段のインバータ回路１０１を構成する各トランジスタのソース−ドレイン耐圧を（Ｖcc−Ｖss）として考える。
【００３２】
図１において、前段のインバータ回路１０１は、第１固定電源１０１１と第２固定電源１０１２との間に第１，第２トランジスタ回路１０３，１０４が直列に接続された構成となっている。第１トランジスタ回路１０３は、第１導電型のトランジスタから成り、第２トランジスタ回路１０４は、第２導電型のトランジスタから成る。ここでは、第１導電型のトランジスタとしてＰチャネル型のトランジスタを用い、第２導電型のトランジスタとしてＮチャネル型のトランジスタを用いることとする。
【００３３】
第１，第２トランジスタ回路１０３，１０４の少なくとも一方のトランジスタ回路は、ダブルゲート構造のトランジスタ、即ち、ダブルゲートトランジスタから成る。一方のトランジスタ回路がダブルゲートトランジスタのときは、他方のトランジスタ回路はシングルゲートトランジスタから成る。本実施形態では、第１，第２トランジスタ回路１０３，１０４の双方がダブルゲートトランジスタから成る構成の場合を例に挙げて説明する。
【００３４】
第１トランジスタ回路１０３は、ゲート電極同士が共通に接続され、且つ、入力端Ｔ1に接続されたダブルゲート構造の第１，第２のＰチャネルトランジスタＰ11，Ｐ12から成る。ここで、「入力端Ｔ1」とは、入力電圧ＶINが与えられる前段のインバータ回路１０１の入力端を言う。第１のＰチャネルトランジスタＰ11は、ソース電極が第１固定電源１０１１に接続されている。
【００３５】
第２のＰチャネルトランジスタＰ12は、ドレイン電極が出力端Ｔ2に接続されている。ここで、「出力端Ｔ2」とは、前段のインバータ回路１０１の出力端を言う。そして、第１のＰチャネルトランジスタＰ11のドレイン電極と第２のＰチャネルトランジスタＰ12のソース電極とは共通に接続されて、ダブルゲートトランジスタの共通接続ノードｎ1となっている。
【００３６】
第２トランジスタ回路１０４は、ゲート電極同士が共通に接続され、且つ、入力端Ｔ1に接続されたダブルゲート構造の第１，第２のＮチャネルトランジスタＮ11，Ｎ12から成る。第１のＰチャネルトランジスタＮ11は、ドレイン電極が出力端Ｔ2に接続されている。第２のＰチャネルトランジスタＰ12は、ソース電極が第２固定電源１０２１に接続されている。そして、第１のＮチャネルトランジスタＮ11のソース電極と第２のＮチャネルトランジスタＮ12のドレイン電極とは共通に接続されて、ダブルゲートトランジスタの共通接続ノードｎ2となっている。
【００３７】
尚、前段のインバータ回路１０１の入力端Ｔ1は、第１，第２トランジスタ回路１０３，１０４に共通の入力端でもあり、本バッファ回路１００の入力端となっている。前段のインバータ回路１０１の出力端Ｔ2は、第１，第２トランジスタ回路１０３，１０４に共通の出力端でもある。すなわち、ＰチャネルトランジスタＰ12のドレイン電極と、ＮチャネルトランジスタＮ11のドレイン電極との共通接続点（ノード）が、第１，第２トランジスタ回路１０３，１０４の出力端Ｔ2となっている。
【００３８】
上述したことから明らかなように、前段のインバータ回路１０１は、第１トランジスタ回路１０３がダブルゲート構造のＰチャネルトランジスタ（Ｐ11，Ｐ12）から成り、第２トランジスタ回路１０４がダブルゲート構造のＮチャネルトランジスタ（Ｎ11，Ｎ12）から成るＣＭＯＳインバータ回路構成となっている。
【００３９】
第１トランジスタ回路１０３を構成するダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ1と第３固定電源１０１３との間には、スイッチ素子、例えば、第１トランジスタ回路１０３を構成するトランジスタと同導電型であるＰチャネルトランジスタＰ13が接続されている。ＰチャネルトランジスタＰ13は、ゲート電極が前段のインバータ回路１０１の出力端Ｔ2に接続され、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ1に接続され、他方のソース／ドレイン電極が第３固定電源１０１３に接続されている。
【００４０】
そして、ＰチャネルトランジスタＰ13は、第２トランジスタ回路１０４が動作状態のときに、導通（オン）状態となって第３固定電源１０１３の電圧Ｖmを、第１トランジスタ回路１０３を構成するダブルゲートトランジスタ（Ｐ11，Ｐ12）の共通接続ノードｎ1に与える。ここで、「第２トランジスタ回路１０４が動作状態のとき」とは、Ｎチャネルトランジスタ（Ｎ11，Ｎ12）が導通状態のときを言う。
【００４１】
第２トランジスタ回路１０４を構成するダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ2と第３固定電源１０１３との間には、スイッチ素子、例えば、第２トランジスタ回路１０４を構成するトランジスタと同導電型であるＮチャネルトランジスタＮ13が接続されている。ＮチャネルトランジスタＮ13は、ゲート電極が前段のインバータ回路１０１の出力端Ｔ2に接続され、一方のソース／ドレイン電極がダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ2に接続され、他方のソース／ドレイン電極が第３固定電源１０１３に接続されている。
【００４２】
そして、ＮチャネルトランジスタＮ13は、第１トランジスタ回路１０３が動作状態のときに、導通状態となって第３固定電源１０１３の電圧Ｖmを、第２トランジスタ回路１０４を構成するダブルゲートトランジスタ（Ｎ11，Ｎ12）の共通接続ノードｎ2に与える。ここで、「第１トランジスタ回路１０３が動作状態のとき」とは、Ｐチャネルトランジスタ（Ｐ11，Ｐ12）が導通状態のときを言う。
【００４３】
第３固定電源１０１３の電圧Ｖmとしては、第１，第２固定電源１０１１，１０１２の各電圧の間の値、好ましくは、第１，第２固定電源１０１１，１０１２の各電圧２Ｖcc，２Ｖssの平均値が用いられる。また、第１固定電源１０１１−第３固定電源１０３間の電圧、及び、第３固定電源１０３−第２固定電源１０２間の電圧を、第１，第２トランジスタ回路１０３，１０４を構成する各トランジスタのソース−ドレイン耐圧（Ｖcc−Ｖss）の範囲内の電圧とする。
【００４４】
最終段のインバータ回路１０２は、ＰチャネルトランジスタＰ14及びＮチャネルトランジスタＮ14から成るＣＭＯＳインバータ回路構成となっている。すなわち、ＰチャネルトランジスタＰ14及びＮチャネルトランジスタＮ14は、正側電源１０２１と負側電源１０２２との間に直列に接続されている。
【００４５】
そして、本例の場合には、正側電源１０２１の電圧が入力電圧ＶINの高電圧側と同じ電圧Ｖccに、負側電源１０２２の電圧が入力電圧ＶINの低電圧側と同じ電圧Ｖssにそれぞれ設定されている。これにより、前段のインバータ回路１０１の第１固定電源１０１１の電圧２Ｖccは、最終段のインバータ回路１０２の正側電源１０２１の電圧Ｖccよりも高く、第２固定電源１０１２の電圧２Ｖssは、最終段のインバータ回路１０２の負側電源１０２２の電圧Ｖss以下となる。
【００４６】
ＰチャネルトランジスタＰ14及びＮチャネルトランジスタＮ14のゲート電極同士は、共通に接続されて本インバータ回路１０２の入力端Ｔ3となり、前段のインバータ回路１０１の出力端Ｔ2に接続されている。また、ＰチャネルトランジスタＰ14及びＮチャネルトランジスタＮ14のドレイン電極同士は、共通に接続されて本インバータ回路１０２の出力端Ｔ4となっている。最終段のインバータ回路１０２の出力端Ｔ4は、本バッファ回路１００の出力端でもある。そして、この出力端Ｔ4から、振幅がＶcc−Ｖss、即ち、高電圧側が電圧Ｖcc、低電圧側が電圧Ｖssの出力電圧ＶOUTが導出される。
【００４７】
［２−２．回路動作］
続いて、上記構成の本実施形態に係るバッファ回路１００の回路動作について、図２及び図３を用いて説明する。尚、図４には、本バッファ回路１００の入力電圧ＶIN、前段のインバータ回路１０１の出力端Ｔ3の電位（出力電位）ＶA、及び、本バッファ回路１００の出力電圧ＶOUTの各波形を示す。
【００４８】
先ず、入力電圧ＶINが低電圧（低レベル）Ｖssの場合の回路動作について、図２の動作説明図を用いて説明する。
【００４９】
入力電圧ＶINが低レベルＶssのとき、第１トランジスタ回路１０３のＰチャネルのダブルゲートトランジスタＰ11,Ｐ12及び第２トランジスタ回路１０４の負電源側のＮチャネルトランジスタＮ12が導通（オン）状態になる。すると、前段のインバータ回路１０１の出力端Ｔ2の電位ＶAが上昇する。
【００５０】
そして、前段のインバータ回路１０１の出力端Ｔ2の電位ＶAが、（第３固定電源１０１３の電圧Ｖm＋ＮチャネルトランジスタＮ13の閾値電圧）以上になると、ＮチャネルトランジスタＮ13が導通状態になる。これにより、図２に破線の矢印で示すように、第３固定電源１０１３→ＮチャネルトランジスタＮ13→ＮチャネルトランジスタＮ12→第２固定電源１０１２の経路で貫通電流が流れる。
【００５１】
ここで、第２トランジスタ回路１０４のダブルゲートトランジスタＮ11，Ｎ12の共通接続ノードｎ2の電位は、ＮチャネルトランジスタＮ12，Ｎ13のそれぞれのゲート−ソース間電圧とそのサイズによってほぼ第３固定電源１０１３の電圧Ｖmとすることが可能である。このとき、第２トランジスタ回路１０４側の各トランジスタＮ11，Ｎ12，Ｎ13のソース−ドレイン間電圧は最大で（Ｖcc−Ｖss）となる。従って、トランジスタＮ11，Ｎ12，Ｎ13のソース−ドレイン間電圧が、これらトランジスタＮ11，Ｎ12，Ｎ13のソース−ドレイン耐圧（Ｖcc−Ｖss）を超えることはない。
【００５２】
次に、入力電圧ＶINが高電圧（高レベル）Ｖccの場合の回路動作について、図３の動作説明図を用いて説明する。
【００５３】
入力電圧ＶINが高レベルＶccのとき、第２トランジスタ回路１０４のＮチャネルのダブルゲートトランジスタＮ11,Ｎ12及び第１トランジスタ回路１３の正電源側のＰチャネルトランジスタＰ11が導通状態になる。すると、前段のインバータ回路１０１の出力端Ｔ2の電位ＶAが低下する。
【００５４】
そして、前段のインバータ回路１０１の出力端Ｔ2の電位ＶAが、（第３固定電源１０１３の電圧Ｖm＋ＰチャネルトランジスタＰ11の閾値電圧）以下になると、ＰチャネルトランジスタＰ11が導通状態になる。これにより、図３に破線の矢印で示すように、第１固定電源１０１１→ＰチャネルトランジスタＰ11→ＰチャネルトランジスタＰ13→第３固定電源１０１３の経路で貫通電流が流れる。
【００５５】
ここで、第１トランジスタ回路１０３のダブルゲートトランジスタＰ11，Ｐ12の共通接続ノードｎ1の電位は、ＰチャネルトランジスタＰ11，Ｐ13のそれぞれのゲート−ソース間電圧とそのサイズによってほぼ第３固定電源１０１３の電圧Ｖmとすることが可能である。このとき、第１トランジスタ回路１０３側の各トランジスタＰ11，Ｐ12，Ｐ13のソース−ドレイン間電圧は最大で（Ｖcc−Ｖss）となる。従って、トランジスタＰ11，Ｐ12，Ｐ13のソース−ドレイン間電圧が、これらトランジスタＰ11，Ｐ12，Ｐ13のソース−ドレイン耐圧（Ｖcc−Ｖss）を超えることはない。
【００５６】
［２−３．実施形態の作用、効果］
最終段のインバータ回路１０２の前に少なくとも１段のインバータ回路１０１を配置して成るバッファ回路１００において、先ず、前段のインバータ回路１０１に与えられる電源電圧（２Ｖcc，２Ｖss）を入力電圧ＶINよりも大きく設定する構成を採る。これにより、最終段のインバータ回路１０２の抵抗を下げるに当たって、当該インバータ回路１０２を構成するトランジスタＰ14，Ｎ14のサイズを大きくすることなく、これらトランジスタＰ14，Ｎ14のゲート−ソース間電圧を上げることができる、即ち、最終段のインバータ回路１０２の入力電圧の振幅を増大させることができる。
【００５７】
次に、第１，第２トランジスタ回路１０３，１０４をダブルゲートトランジスタによって構成し、一方のトランジスタ回路１０３／１０４が動作状態のとき、他方のトランジスタ回路１０４／１０３のダブルゲートトランジスタの共通接続ノードｎ2／ｎ1に第３固定電源１０１３の電圧Ｖmを与える構成を採る。これにより、第１，第２トランジスタ回路１０３，１０４を構成する各トランジスタのソース−ドレイン耐圧を維持したまま、インバータ回路１０２を構成するトランジスタＰ14，Ｎ14のゲート−ソース間電圧を上げることができる、即ち、最終段のインバータ回路１０２の入力電圧の振幅を増大させることができる。
【００５８】
この場合、最終段のインバータ回路１０２に入力される波形の振幅が（２Ｖcc−２Ｖss）となり、最終段のインバータ回路１０２を構成するトランジスタＰ14，Ｎ14のゲート−ソース間には、ソース−ドレイン耐圧（Ｖcc−Ｖss）を超える電圧がかかることになる。しかし、一般に、トランジスタのゲート−ソース耐圧は、ソース−ドレイン耐圧よりも大きい（高い）。従って、トランジスタＰ14，Ｎ14のゲート−ソース間に、ソース−ドレイン耐圧を超える電圧を印加することができる。そして、トランジスタＰ14，Ｎ14のゲート−ソース間電圧を上げる、即ち、最終段のインバータ回路１０２の入力電圧の振幅を増大させることによって当該インバータ回路１０２の抵抗を下げることができる。
【００５９】
上述したように、本実施形態に係るバッファ回路１００によれば、当該バッファ回路１００を構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路１０２に入力する電圧の振幅を増大させることができる。また、最終段のインバータ回路１０２の入力電圧の振幅をより増大させることで、当該インバータ１０２を構成するトランジスタＰ14，Ｎ14のサイズを小さくすることが可能になる。
【００６０】
ここで、図５に示すように、前段のインバータ回路１０１についても、最終段のインバータ回路１０２と同様にシングルゲートのトランジスタを用いた構成のバッファ回路について考える。このバッファ回路において、単に、前段のインバータ回路１０１に与えられる電源電圧を入力電圧ＶINよりも大きくした場合、前段のインバータ回路１０１を構成するトランジスタにかかるソース−ドレイン間電圧が大きくなってしまい、所定のソース−ドレイン耐圧を超えてしまう。この例の場合にも、ソース−ドレイン耐圧を（Ｖcc−Ｖss）としている。
【００６１】
以上では、第１，第２トランジスタ回路１０３，１０４が共にダブルゲートトランジスタから成る、好ましい実施形態に係るバッファ回路１００について説明したが、本開示の技術は当該好ましい実施形態に係るバッファ回路１００に限られるものではない。すなわち、第１，第２トランジスタ回路１０３，１０４の少なくとも一方のトランジスタ回路がダブルゲートトランジスタから成る構成とすることもできる。
【００６２】
本実施形態に係るバッファ回路１００は、一般的なバッファ回路として種々の用途に用いることができる他、例えば、行列状に配置された画素を走査する走査信号を出力する走査回路において、その出力段のバッファ回路として用いることができる。また、本実施形態に係るバッファ回路１０を出力段に用いる走査回路（本開示の走査回路）は、電気光学素子を含む画素が行列状に配置されて成る表示装置、あるいは、光電変換素子を含む画素が行列状に配置されて成る固体撮像装置において、各画素を走査する走査回路として用いることができる。
【００６３】
以下では、本実施形態に係るバッファ回路１０を出力段に用いる走査回路を搭載する表示装置を本開示の表示装置として説明する。
【００６４】
＜３．表示装置＞
［３−１．システム構成］
図６は、本開示の表示装置、例えば、アクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【００６５】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）が用いられる。
【００６６】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を、画素（画素回路）の発光素子として用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明する。
【００６７】
図６に示すように、本例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０が行列状に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置される駆動回路部とを有する構成となっている。駆動回路部は、書込み走査回路４０、電源供給走査回路５０、及び、信号出力回路６０等から成り、画素アレイ部３０の各画素２０を駆動する。
【００６８】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素）は複数の副画素（サブピクセル）から構成され、この副画素の各々が図６の画素２０に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ；Ｒ）光を発光する副画素、緑色（Ｇｒｅｅｎ；Ｇ）光を発光する副画素、青色（Ｂｌｕｅ；Ｂ）光を発光する副画素の３つの副画素から構成される。
【００６９】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００７０】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行に沿った方向／画素行の画素の配列方向）に沿って走査線３１1〜３１mと電源供給線３２1〜３２mとが画素行毎に配線されている。更に、ｍ行ｎ列の画素２０の配列に対して、列方向（画素列に沿った方向／画素列の画素の配列方向）に沿って信号線３３1〜３３nが画素列毎に配線されている。
【００７１】
走査線３１1〜３１mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２1〜３２mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３1〜３３nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００７２】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。
【００７３】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ回路等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の信号電圧の書込みに際し、走査線３１（３１1〜３１m）に対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳ m）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００７４】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ回路等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２（３２1〜３２m）に供給する。電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００７５】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電位（例えば、映像信号の黒レベルに相当する電位）である。
【００７６】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３（３３1〜３３n）を介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行の単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００７７】
［３−２．画素回路］
図７は、画素（画素回路）２０の具体的な回路構成の一例を示す回路図である。画素２０の発光部は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１から成る。
【００７８】
図７に示すように、画素２０は、有機ＥＬ素子２１と、有機ＥＬ素子２１に電流を流すことによって当該有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源供給線３４にカソード電極が接続されている。
【００７９】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、及び、保持容量２４を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００８０】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ソース／ドレイン電極）が電源供給線３２（３２1〜３２m）に接続されている。
【００８１】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３1〜３３n）に接続され、他方の電極（ソース／ドレイン電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１1〜３１m）に接続されている。
【００８２】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００８３】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００８４】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。書込みトランジスタ２３によって書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００８５】
駆動トランジスタ２２は、電源供給線３２（３２1〜３２m）の電源電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００８６】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００８７】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に、動画の画品位をより優れたものとすることができる。
【００８８】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００８９】
［３−３．走査回路］
以上説明した有機ＥＬ表示装置１０において、画素アレイ部３０の周辺回路である書込み走査回路４０や電源供給走査回路５０の出力段を構成するバッファ回路として、先述した実施形態に係るバッファ回路１００を用いることができる。
【００９０】
ここでは、一例として、先述した実施形態に係るバッファ回路１００を、書込み走査回路４０の出力段を構成するバッファ回路として用いる場合を例に挙げて説明する。
【００９１】
図８は、書込み走査回路４０の構成の一例を示すブロック図である。
【００９２】
図８に示すように、書込み走査回路４０は、例えば、シフトレジスタ回路４１、ロジック回路群４２、レベルシフタ回路群４３、及び、出力段のバッファ回路群４４によって構成されている。シフトレジスタ回路４１は、画素アレイ部３０の行数ｍに対応した段数のシフト段（転送段／単位回路）が縦続接続された構成となっており、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトし、各シフト段から順次シフトパルスを出力する。
【００９３】
ロジック回路群４２、レベルシフタ回路群４３、及び、バッファ回路群４４は各々、画素アレイ部３０の行数ｍに対応した数のロジック回路４２1〜４２m、レベルシフタ回路４３1〜４３m、及び、バッファ回路４４1〜４４mから成る。
【００９４】
ロジック回路群４２の各ロジック回路４２1〜４２mは、シフトレジスタ回路４１の対応するシフト段から出力されるシフトパルスを、所定のタイミングの走査パルスにタイミング調整する。レベルシフタ回路群４３の各レベルシフタ回路４３1〜４３mは、論理レベルの走査パルスを、それよりも高いレベルの走査パルスにレベルシフト（レベル変換）する。バッファ回路群４４の各バッファ回路４４1〜４４mは、レベルシフト後の走査パルスを書込み走査信号（パルス）ＷＳ1〜ＷＳ mとして画素アレイ部３０の走査線３１1〜３１ mに供給する。
【００９５】
上記構成の書込み走査回路４０において、その出力段を構成するバッファ回路群４４のバッファ回路４４1〜４４mの各々として、先述した実施形態に係るバッファ回路１００を用いることができる。このバッファ回路１００は、先述したように、当該バッファ回路１００を構成する各トランジスタのソース−ドレイン耐圧を維持したまま、最終段のインバータ回路１０２に入力する電圧の振幅を増大させることができる。
【００９６】
そして、最終段のインバータ回路１０２を構成するトランジスタＰ14，Ｎ14のゲート−ソース間電圧を上げ、最終段のインバータ回路１０２の抵抗（即ち、トランジスタＰ14，Ｎ14のオン抵抗）を下げることで、表示パネル７０の大型化が可能になる。より具体的には、表示パネル７０の大型化によって走査線３１1〜３１mの負荷が大きくなり、その負荷の影響で書込み走査パルスＷＳ1〜ＷＳ mの波形が鈍ってしまう訳であるが、最終段のインバータ回路１０２の抵抗が下がることで、負荷の影響を最小限に抑えることができる。従って、表示パネル７０の大型化が可能になる。
【００９７】
また、最終段のインバータ回路１０２の入力電圧の振幅をより増大させることで、当該インバータ１０２を構成するトランジスタＰ14，Ｎ14のサイズを小さくすることが可能になる。これにより、バッファ回路１００の回路規模、ひいては、当該バッファ回路１００を画素アレイ部３０の画素行の行数分を有する書込み走査回路４０や電源供給走査回路５０の回路規模の縮小化を図ることができる。
【００９８】
その結果、書込み走査回路４０や電源供給走査回路５０を、例えば図６に示すように、画素アレイ部３０と同じ表示パネル７０上に搭載して成る有機ＥＬ表示装置にあっては、表示パネル７０の狭額縁化が可能になる。また、書込み走査回路４０や電源供給走査回路５０をドライバＩＣとして表示パネル７０外に配する構成を採る有機ＥＬ表示装置にあっては、当該ドライバＩＣの小型化を図ることができる。
【００９９】
［３−４．その他］
上述した有機ＥＬ表示装置では、画素２０が２つのＮチャネルのトランジスタ２２，２３及び１つの保持容量２４から成る回路構成の場合を例に挙げて説明したが、画素２０としてはこの回路構成のものに限られるものではない。すなわち、例えば、駆動トランジスタ２２としてＰチャネル型のＴＦＴを用いた回路構成や、有機ＥＬ素子２１の容量不足分を補い、保持容量２４に対する映像信号の書込みゲインを高めるための補助容量を有する回路構成の画素２０であってもよい。更には、基準電圧Ｖofsや第２電源電位Ｖiniを選択的に書き込むためのスイッチングトランジスタなどを別途有する回路構成の画素２０などであってもよい。
【０１００】
また、上記の適用例では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本開示の技術はこの適用例に限られるものではない。具体的には、本開示の技術は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置の他、液晶表示装置やプラズマ表示装置など、走査回路を有する表示装置全般に対して適用可能である。更には、表示装置に限らず、固体撮像装置など、走査回路を有する装置全般に対して適用可能である。
【０１０１】
＜４．電子機器＞
以上説明した本開示のバッファ回路を出力段に用いる走査回路を搭載する表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）として用いることが可能である。
【０１０２】
先述した実施形態の説明から明らかなように、本開示のバッファ回路を出力段に用いる走査回路は、例えば、画素アレイ部と同じ表示パネルに搭載される表示装置にあっては、表示パネルの狭額縁化を図ることができる。従って、表示部を有するあらゆる分野の電子機器において、その表示部として、本開示のバッファ回路を出力段に用いる走査回路を搭載する表示装置を用いることで、電子機器本体の小型化を図ることができる。
【０１０３】
これらの電子機器としては、例えば、テレビジョンセット、デジタルカメラ、ビデオカメラ等の他、ＰＤＡ（Personal Digital Assistant）、ゲーム機、ノート型パーソナルコンピュータ、電子書籍等の携帯情報機器、携帯電話機等の携帯通信機器などを例示することができる。
【０１０４】
＜５．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、
前記第１トランジスタ回路及び前記第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、
前記第１，第２トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
バッファ回路。
（２）前記第１固定電源−前記第３固定電源間の電圧、及び、前記第３固定電源−前記第２固定電源間の電圧は、前記第１，第２トランジスタ回路を構成する各トランジスタのソース−ドレイン耐圧の範囲内の電圧である
前記（１）に記載のバッファ回路。
（３）前記第３固定電源の電圧は、前記第１固定電源及び前記第２固定電源の各電圧の間の値である
前記（１）または前記（２）に記載のバッファ回路。
（４）前記第３固定電源の電圧は、前記第１固定電源及び前記第２固定電源の各電圧の平均値である
前記（３）に記載のバッファ回路。
（５）前記第１固定電源の電圧は、前記入力端に印加される入力電圧の高電圧側の電圧よりも高く、
前記第２固定電源の電圧は、前記入力電圧の低電圧側の電圧よりも低い
前記（１）から前記（４）のいずれかに記載のバッファ回路。
（６）前記スイッチ素子は、前記他方のインバータ回路を構成するトランジスタと同導電型のトランジスタである
前記（１）から前記（５）のいずれかに記載のバッファ回路。
（７）前記同導電型のトランジスタは、ゲート電極が前記出力端に接続されている
前記（６）に記載のバッファ回路。
（８）前記第１トランジスタ回路は、
ゲート電極同士が共通に接続され、且つ、前記入力端に接続されたダブルゲート構造の第１，第２のＰチャネルトランジスタから成り、
前記第１のＰチャネルトランジスタは、ソース電極が前記第１固定電源に接続されており、
前記第２のＰチャネルトランジスタは、ドレイン電極が前記出力端に接続されており、
前記第１のＰチャネルトランジスタのドレイン電極と前記第２のＰチャネルトランジスタのソース電極とは、共通に接続されて前記共通接続ノードとなり、当該共通接続ノードに対して前記スイッチ素子によって前記第３固定電源の電圧が与えられる
前記（１）から前記（７）のいずれかに記載のバッファ回路。
（９）前記第２トランジスタ回路は、
ゲート電極同士が共通に接続され、且つ、前記入力端に接続されたダブルゲート構造の第１，第２のＮチャネルトランジスタから成り、
前記第１のＮチャネルトランジスタは、ドレイン電極が前記出力端に接続されており、
前記第２のＮチャネルトランジスタは、ソース電極が前記第２固定電源に接続されており、
前記第１のＮチャネルトランジスタのソース電極と前記第２のＮチャネルトランジスタのドレイン電極とは、共通に接続されて前記共通接続ノードとなり、当該共通接続ノードに対して前記スイッチ素子によって前記第３固定電源の電圧が与えられる
前記（１）から前記（７）のいずれかに記載のバッファ回路。
（１０）前記出力端には最終段のインバータ回路が接続されている
前記（１）から前記（９）のいずれかに記載のバッファ回路。
（１１）前記第１固定電源の電圧は、前記最終段のインバータ回路の正側電源の電圧よりも高く、
前記第２固定電源の電圧は、前記最終段のインバータ回路の負側電源の電圧以下である
前記（１０）に記載のバッファ回路。
（１２）行列状に配置された画素を走査するための走査信号を出力するバッファ回路を出力段に有しており、
前記バッファ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、
前記第１トランジスタ回路及び前記第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、
前記第１，第２トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
走査回路。
（１３）電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する、出力段にバッファ回路を有する走査回路と
を備え、
前記バッファ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、
前記第１トランジスタ回路及び前記第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、
前記第１，第２トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置。
（１４）電気光学素子を含む画素が行列状に配置されて成る画素アレイ部と、
前記画素アレイ部の各画素を走査する、出力段にバッファ回路を有する走査回路と
を備え、
前記バッファ回路は、
第１導電型のトランジスタから成る第１トランジスタ回路と第２導電型のトランジスタから成る第２トランジスタ回路とが、第１固定電源と第２固定電源との間に直列に接続され、且つ、各入力端同士及び各出力端同士がそれぞれ共通に接続されており、
前記第１トランジスタ回路及び前記第２トランジスタ回路の少なくとも一方のトランジスタ回路はダブルゲートトランジスタから成り、
前記第１，第２トランジスタ回路の一方のトランジスタ回路が動作状態のとき、他方のトランジスタ回路の前記ダブルゲートトランジスタの共通接続ノードに第３固定電源の電圧を与えるスイッチ素子を有する
表示装置を有する電子機器。
【符号の説明】
【０１０５】
１０・・・有機ＥＬ表示装置、２０・・・画素、２１・・・有機ＥＬ素子、２２・・・駆動トランジスタ、２３・・・書込みトランジスタ、２４・・・保持容量、３０・・・画素アレイ部、４０・・・書込み走査回路、４１・・・シフトレジスタ回路、４２・・・ロジック回路群、４３・・・レベルシフタ回路群、４４・・・バッファ回路群、５０・・・電源供給走査回路、６０・・・信号出力回路、１００・・・バッファ回路、１０１・・・前段のインバータ回路、１０２・・・最終段のインバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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