(57)【特許請求の範囲】
【請求項１】
メモリセル領域と周辺回路領域とを含む半導体基板と、
それぞれ、セルトランジスタと、セルキャパシタとを含み、前記半導体基板の前記メモリセル領域に形成された複数のメモリセルと、
前記半導体基板の前記周辺回路領域に互いに隔離されて形成された第１及び第２の容量ブロックであって、
前記第１の容量ブロックは、
第１の共通電極と、
それぞれ、第１の底部と前記第１の底部の周囲から突出した第１のクラウン形状部を含む複数の第１の下部電極であって、前記第１の底部が第１の前面と第１の裏面を含み、前記第１のクラウン形状部が第１の内面と第１の外面を含み、前記第１の下部電極の各々が前記第１の底部の前記第１の裏面で前記第１の共通電極と電気的に接続されている第１の下部電極と、
前記第１の下部電極の各々の前記第１の底部の前記第１の前面と前記第１のクラウン形状部の前記第１の内面と前記第１の外面のそれぞれの上に形成された第１の容量絶縁膜と、
前記第１の容量絶縁膜を介して前記第１の下部電極の各々の前記第１の底部の前記第１の前面と前記第１のクラウン形状部の前記第１の内面と前記第１の外面を覆うように前記第１の容量絶縁膜上に形成された第１の上部電極と
を含み、
前記第２の容量ブロックは、
第２の共通電極と、
それぞれ、第２の底部と前記第２の底部の周囲から突出した第２のクラウン形状部を含む複数の第２の下部電極であって、前記第２の底部が第２の前面と第２の裏面を含み、前記第２のクラウン形状部が第２の内面と第２の外面を含み、前記第２の下部電極の各々が前記第２の底部の前記第２の裏面で前記第２の共通電極と電気的に接続されている第２の下部電極と、
前記第２の下部電極の各々の前記第２の底部の前記第２の前面と前記第２のクラウン形状部の前記第２の内面と前記第２の外面のそれぞれの上に形成された第２の容量絶縁膜と、
前記第２の容量絶縁膜を介して前記第２の下部電極の各々の前記第２の底部の前記第２の前面と前記第２のクラウン形状部の前記第２の内面と前記第２の外面を覆うように前記第２の容量絶縁膜上に形成された第２の上部電極と
を含む、前記第１及び第２の容量ブロックと、
前記第１の下部電極の倒壊を防止するために前記第１の下部電極の一つの前記第１の外面の一つと他の隣接する前記第１の下部電極の前記第１の外面の一つとの間に配置された第１のサポート膜と、
前記第２の下部電極の倒壊を防止するために前記第２の下部電極の一つの前記第２の外面の一つと他の隣接する前記第２の下部電極の前記第２の外面の一つとの間に配置された第２のサポート膜と、
を備える半導体装置であって、
前記第１の容量ブロックの前記第１の上部電極と前記第２の上部電極が前記基板に平行に連続して延びて、第１の共通上部電極として一体に連結されている半導体装置。
【請求項２】
前記第１の共通電極は、第１の延在部を提供するように前記半導体基板上に延びており、前記第２の共通電極は第２の延在部を提供するように前記基板上に延びており、さらに、前記第１及び第２の上部電極と前記第１及び第２の延在部を覆う層間絶縁膜と、前記第１及び第２の延在部のそれぞれに接続するために前記層間絶縁膜中に選択的に形成された第１及び第２のビアを含む請求項１に記載の半導体装置。
【請求項３】
前記第１の容量ブロックの前記第１の容量絶縁膜と前記第２の容量ブロックの前記第２の容量絶縁膜が連続して延びて、一体に連結してなる請求項１に記載の半導体装置。
【請求項４】
前記セルキャパシタが、
第３の底部と前記第３の底部の周囲から突出した第３のクラウン形状部を含む第３の下部電極であって、前記第３の底部が第３の前面と第３の裏面を含み、前記第３のクラウン形状部が第３の内面と第３の外面を含み、前記第３の下部電極の前記第３の底部の前記第３の裏面で前記セルトランジスタと電気的に接続されている第３の下部電極と、
前記第３の下部電極の前記第３の底部の前記第３の前面と前記第３のクラウン形状部の前記第３の内面と前記第３の外面のそれぞれの上に形成された第３の容量絶縁膜と、
前記第３の容量絶縁膜を介して前記第３の下部電極の前記第３の底部の前記第３の前面と前記第３のクラウン形状部の前記第３の内面と前記第３の外面を覆うように前記第３の容量絶縁膜上に形成された第３の上部電極と
を含む請求項１に記載の半導体装置。
【請求項５】
前記第１の容量ブロックの前記第１の容量絶縁膜と前記第２の容量ブロックの前記第２の容量絶縁膜が連続して延びて、第１の共通容量絶縁膜として互いに連結しており、前記セルキャパシタの一つの前記第３の容量絶縁膜と前記セルキャパシタの残る他の前記第３の容量絶縁膜が連続して延びて、第２の共通容量絶縁膜として互いに連結しており、前記セルキャパシタの一つの前記第３の上部電極が前記セルキャパシタの残る他の前記第３の上部電極と第２の共通上部電極として連結し、前記第１及び第２の共通容量絶縁膜は互いに分離され、前記第１及び第２の共通上部電極が互いに分離されている請求項４に記載の半導体装置。
【請求項６】
さらに、前記半導体基板の周辺回路領域に形成され、前記第１及び第２の容量ブロックと互いに隔離された第３の容量ブロックを備え、前記第３の容量ブロックは、
それぞれ、第３の底部と前記第３の底部の周囲から突出した第３のクラウン形状部を含む複数の第３の下部電極であって、前記第３の底部が第３の前面と第３の裏面を含み、前記第３のクラウン形状部が第３の内面と第３の外面を含み、前記第３の下部電極の各々が前記第３の底部の前記第３の裏面で前記第２の共通電極と電気的に接続されている第３の下部電極と、
前記第３の下部電極の各々の前記第３の底部の前記第３の前面と前記第３のクラウン形状部の前記第３の内面と前記第３の外面のそれぞれの上に形成された第３の容量絶縁膜と、
前記第３の容量絶縁膜を介して前記第３の下部電極の各々の前記第３の底部の前記第３の前面と、前記第３のクラウン形状部の前記第３の内面と前記第３の外面を覆うように前記第３の容量絶縁膜上に形成された第３の上部電極と
とを含み、前記第３の容量ブロックの前記第３の上部電極は、前記第１及び第２の上部電極の各々から分離されている請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
さらに、前記第１の共通電極との電気的接続を提供する第１の端子電極と、前記第３の容量ブロックの前記第３の上部電極との電気的接続を提供する第２の端子電極とを備え、前記第１，第２及び第３の容量ブロックが、前記第１及び第２の端子電極間で互いに直列に電気的に接続される請求項６に記載の半導体装置。
【請求項８】
前記第１の容量ブロックの前記第１の容量絶縁膜と前記第２の容量ブロックの前記第２の容量絶縁膜が連続して延びて一体に連結しており、前記第３の容量ブロックの前記第３の容量絶縁膜が前記第１及び第２の容量絶縁膜の各々から分離される請求項６に記載の半導体装置。
【請求項９】
基板上に互いに隔離されて形成された第１及び第２の容量ブロックであって、
前記第１の容量ブロックは、
第１の共通電極と、
それぞれ、第１の底部と前記第１の底部の周囲から突出した第１のクラウン形状部を含む複数の第１の下部電極であって、前記第１の底部が第１の前面と第１の裏面を含み、前記第１のクラウン形状部が第１の内面と第１の外面を含み、前記第１の下部電極の各々が前記第１の底部の前記第１の裏面で前記第１の共通電極と電気的に接続されている第１の下部電極と、
前記第１の下部電極の各々の前記第１の底部の前記第１の前面と前記第１のクラウン形状部の前記第１の内面と前記第１の外面のそれぞれの上に形成された第１の容量絶縁膜と、
前記第１の容量絶縁膜を介して前記第１の下部電極の各々の前記第１の底部の前記第１の前面と前記第１のクラウン形状部の前記第１の内面と前記第１の外面を覆うように前記第１の容量絶縁膜上に形成された第１の上部電極と
を含み、
前記第２の容量ブロックは、
第２の共通電極と、
それぞれ、第２の底部と前記第２の底部の周囲から突出した第２のクラウン形状部を含む複数の第２の下部電極であって、前記第２の底部が第２の前面と第２の裏面を含み、前記第２のクラウン形状部が第２の内面と第２の外面を含み、前記第２の下部電極の各々が前記第２の底部の前記第２の裏面で前記第２の共通電極と電気的に接続されている第２の下部電極と、
前記第２の下部電極の各々の前記第２の底部の前記第２の前面と前記第２のクラウン形状部の前記第２の内面と前記第２の外面のそれぞれの上に形成された第２の容量絶縁膜と、
前記第２の容量絶縁膜を介して前記第２の下部電極の各々の前記第２の底部の前記第２の前面と前記第２のクラウン形状部の前記第２の内面と前記第２の外面を覆うように前記第２の容量絶縁膜上に形成された第２の上部電極と
を含む、前記第１及び第２の容量ブロックと、
前記第１の下部電極の倒壊を防止するために前記第１の下部電極の一つの前記第１の外面の一つと他の隣接する前記第１の下部電極の前記第１の外面の一つとの間に配置された第１のサポート膜と、
前記第２の下部電極の倒壊を防止するために前記第２の下部電極の一つの前記第２の外面の一つと他の隣接する前記第２の下部電極の前記第２の外面の一つとの間に配置された第２のサポート膜と、
を備え、
さらに、それぞれ、セルトランジスタと、セルキャパシタとを含む複数のメモリセルであって、該セルキャパシタは、
それぞれ、第３の底部と前記第３の底部の周囲から突出した第３のクラウン形状部を含む第３の下部電極であって、前記第３の底部が第３の前面と第３の裏面を含み、前記第３のクラウン形状部が第３の内面と第３の外面を含み、前記第３の下部電極が前記第３の底部の前記第３の裏面で前記セルトランジスタと電気的に接続されている第３の下部電極と、
前記第３の下部電極の前記第３の底部の前記第３の前面と、前記第３のクラウン形状部の前記第３の内面と前記第３の外面のそれぞれの上に形成された第３の容量絶縁膜と、
前記第３の容量絶縁膜を介して前記第３の下部電極の前記第３の底部の前記第３の前面と、前記第３のクラウン形状部の前記第３の内面と前記第３の外面を覆うように前記第３の容量絶縁膜上に形成された第３の上部電極と
を含むメモリセルを備える半導体装置であって、
前記第１の容量ブロックの前記第１の容量絶縁膜と前記第２の容量ブロックの前記第２の容量絶縁膜が連続して延びて、第１の共通容量絶縁膜として互いに連結しており、前記セルキャパシタの一つの前記第３の容量絶縁膜と前記セルキャパシタの残る他の前記第３の容量絶縁膜が連続して延びて第２の共通容量絶縁膜として互いに連結しており、前記セルキャパシタの一つの前記第３の上部電極が前記セルキャパシタの残る他の前記第３の上部電極と第２の共通上部電極として連結し、前記第１及び第２の共通容量絶縁膜は互いに分離され、前記第１及び第２の共通上部電極が互いに分離されている半導体装置。
【請求項１０】
メモリセル領域と周辺回路領域とを含む半導体基板と、
それぞれ、セルトランジスタと、セルキャパシタとを含み、前記半導体基板の前記メモリセル領域に形成された複数のメモリセルと、
互いに隔離され、前記半導体基板の周辺回路領域に形成された第１及び第２の導電体と、
前記第１の導電体からそれぞれ突出し、第１の内面と第１の外面を含む複数のクラウン形状の導電体であって、前記第１の導電体を介して互いに電気的に接続された複数の第１のクラウン型導電体と、
前記第２の導電体からそれぞれ突出し、第２の内面と第２の外面を含む複数のクラウン形状の導電体であって、前記第２の導電体を介して互いに電気的に接続された複数の第２のクラウン型導電体と、
前記第１のクラウン型導電体の各々の第１の内面と第１の外面上に形成された第１の容量絶縁膜と、
前記第２のクラウン型導電体の各々の第２の内面と第２の外面上に形成された第２の容量絶縁膜と、
一体に連結されている第１，第２及び第３の部分を含む共通導電体であって、前記第３の部分が前記第１及び第２の部分の間にあり、前記第１の部分が前記第１の容量絶縁膜を介して前記第１のクラウン型導電体の各々の第１の内面及び第１の外面を覆うように、前記第１のクラウン型導電体の各々の内部及び外部に充填されており、前記第２の部分が前記第２の容量絶縁膜を介して前記第２のクラウン型導電体の各々の第２の内面及び第２の外面を覆うように、前記第２のクラウン型導電体の各々の内部及び外部に充填されており、前記第１，第２及び第３の部分がそれぞれ実質的に平坦な第１、第２及び第３の上面を含み、前記実質的に平坦な第１、第２及び第３の上面が互いに実質的に同一の平面にある共通導電体と、
前記第１のクラウン型導電体の倒壊を防止するために前記第１のクラウン型導電体の一つの前記第１の外面の一つと他の隣接する前記第１のクラウン型導電体の前記第１の外面の一つとの間に配置された第１のサポート膜と、
前記第２のクラウン型導電体の倒壊を防止するために前記第２のクラウン型導電体の一つの前記第２の外面の一つと他の隣接する前記第２のクラウン型導電体の前記第２の外面の一つとの間に配置された第２のサポート膜と、
を含む半導体装置。
【請求項１１】
前記共通導電体の第１，第２及び第３の部分が金属層と該金属層上に形成された半導体層を含み、前記第１及び第２の部分の前記金属層が、前記第１及び第２の容量絶縁膜の関連する一つと前記半導体層との間にある請求項１０に記載の半導体装置。
【請求項１２】
前記共通導電体がさらに前記第１，第２及び第３の部分の各々の前記半導体層上に形成された追加の金属層を含む請求項１１に記載の半導体装置。
【請求項１３】
前記第１，第２及び第３の部分の各々の前記半導体層が、前記実質的に平坦な第１、第２及び第３の上面の関連する一つを構成する請求項１１に記載の半導体装置。
【請求項１４】
前記第１，第２及び第３の部分の前記実質的に平坦な第１、第２及び第３の上面の上に形成された追加の金属層を含む請求項１３に記載の半導体装置。
【請求項１５】
前記第１及び第２の容量絶縁膜が共通容量絶縁膜として一体に連結している請求項１０に記載の半導体装置。
【請求項１６】
第１及び第２の端子と、前記第１及び第２の端子間で互いに並列に接続されてなる複数の第１のキャパシタを含む第１の容量ブロックと、
第３及び第４の端子と、前記第３及び第４の端子間で互いに並列に接続されてなる複数の第２のキャパシタを含む第２の容量ブロックと、
を含み、前記第３の端子が前記第２の端子に接続されて、前記第１及び第２の容量ブロックが前記第１及び第４の端子間で互いに直列に接続されており、
前記第１の容量ブロックは、
前記第１の端子として機能する第１の共通導電体と、
前記第１のキャパシタの下部電極として機能する複数の第１の下部電極であって、該第１の下部電極の各々が、第１の底部と前記第１の底部の周囲から突出した第１のクラウン形状部を含み、前記第１の底部が第１の前面と第１の裏面を含み、前記第１のクラウン形状部が第１の内面と第１の外面を含み、前記第１の下部電極の各々が前記第１の底部の前記第１の裏面で前記第１の共通導電体と電気的に接続されている第１の下部電極と、
前記第１の下部電極の各々の前記第１の底部の前記第１の前面と、前記第１のクラウン形状部の前記第１の内面と前記第１の外面のそれぞれの上に形成された第１の容量絶縁膜と、
前記第１の容量絶縁膜を介して前記第１の下部電極の各々の前記第１の底部の前記第１の前面と、前記第１のクラウン形状部の前記第１の内面と前記第１の外面を覆うように前記第１の容量絶縁膜上に連続して形成され、前記第１のキャパシタの上部電極として共通に使用され、かつ前記第２の端子として機能する第１の上部電極と、
前記第１の下部電極の倒壊を防止するために前記第１の下部電極の一つの前記第１の外面の一つと他の隣接する前記第１の下部電極の前記第１の外面の一つとの間に配置された第１のサポート膜と、
を含み、
前記第２の容量ブロックは、
前記第４の端子として機能する第２の共通導電体と、
前記第２のキャパシタの下部電極として機能する複数の第２の下部電極であって、該第２の下部電極の各々が、第２の底部と前記第２の底部の周囲から突出した第２のクラウン形状部を含み、前記第２の底部が第２の前面と第２の裏面を含み、前記第２のクラウン形状部が第２の内面と第２の外面を含み、前記第２の下部電極の各々が前記第２の底部の前記第２の裏面で前記第２の共通導電体と電気的に接続されている第２の下部電極と、
前記第２の下部電極の各々の前記第２の底部の前記第２の前面と、前記第２のクラウン形状部の前記第２の内面と前記第２の外面のそれぞれの上に形成された第２の容量絶縁膜と、
前記第２の容量絶縁膜を介して前記第２の下部電極の各々の前記第２の底部の前記第２の前面と、前記第２のクラウン形状部の前記第２の内面と前記第２の外面を覆うように前記第２の容量絶縁膜上に連続して形成され、前記第２のキャパシタの上部電極として共通に使用され、かつ前記第３の端子として機能する第２の上部電極と
前記第２の下部電極の倒壊を防止するために前記第２の下部電極の一つの前記第２の外面の一つと他の隣接する前記第２の下部電極の前記第２の外面の一つとの間に配置された第２のサポート膜と、
を含み、
前記第１の容量ブロックの前記第１の上部電極と前記第２の容量ブロックの前記第２の上部電極が延びて一体に連結され、前記第１の容量ブロックの第２の端子と前記第２の容量ブロックの第３の端子が互いに接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び該半導体装置を用いたデータ処理システムに関し、詳しくは、補償容量素子としてクラウン型キャパシタを有する半導体装置及びそれを用いたデータ処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体装置では、消費電力の低減に対応するため、回路素子の動作電源電圧の低電圧化が進められている。低電圧化への対応として、外部から供給される電源電圧を半導体装置内部で使用する電圧まで下げて、回路素子に供給することが一般的に行われている。
【０００３】
動作電源電圧の低下に伴い、電源電圧の変動が回路動作に与える影響が大きくなるため、電源電圧を安定して供給することが重要である。このため、電源電圧供給用の配線と接地電位供給用の配線間に補償容量素子（キャパシタ）を配置する技術が知られている（特許文献１）。
【０００４】
また、本発明に関連して、ＤＲＡＭのメモリセルに使用するキャパシタについて、下部電極の内壁と外壁を共に電極として使用するクラウン型とし、製造工程中における下部電極の倒れ（倒壊）を防止するサポート膜（支持体）構造を備えたものが知られている（特許文献２）。
【０００５】
キャパシタをクラウン型とすることにより、占有面積を増加させずに静電容量を増やすことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−０６７６６１号公報
【特許文献２】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＤＲＡＭに係る半導体装置においては、補償容量素子を設ける際に、メモリセルに使用するキャパシタと同じ構造のキャパシタを補償容量素子として配置することができる（例えば、特許文献１）。
【０００８】
プレーナ型のキャパシタを設ける代わりに、メモリセル用の立体構造のキャパシタを用いることにより、補償容量素子の配置面積を削減することができる。
【０００９】
一方、近年のＤＲＡＭにおいては、微細化の進展に伴い、静電容量の大きいクラウン型のキャパシタがメモリセルに用いられている。本発明者は、クラウン型のキャパシタをメモリセルおよび補償容量素子として用いる場合について検討を行い。以下のような問題の発生することを見出した。
【００１０】
近年の微細化したクラウン型電極においては、例えば特許文献２に示されているようなサポート膜構造で電極間の支持を行うことで、製造時の倒れの発生を抑制できる。この際に、キャパシタを配置する領域の外周を囲むようにリング状の領域（ガードリング領域）を設け、このガードリング領域と個々のキャパシタをサポート膜で連結することで、キャパシタが支持される。この場合、ガードリング領域の配置に必要な領域を確保する必要がある。補償容量素子をこのように微細化したクラウン型電極を用いて複数配置する場合には、個々の補償容量素子の配置ブロック（以下、補償容量ブロックと称す）毎にガードリング領域を配置する必要があり、半導体チップ上の占有面積削減の阻害要因となってしまう。
【００１１】
そこで、本発明者はガードリング領域を設けずに、個々のキャパシタを連結するサポート膜構造のみで、キャパシタを支持する構造の検討を行った。
【００１２】
補償容量素子としてクラウン型のキャパシタを配置する場合には、１万個程度のキャパシタをメモリセル領域と同様の配列で１つの矩形の補償容量ブロック内に配置すれば、ガードリング領域を設けなくても、隣接するキャパシタ間をサポート膜で連結する構造のみで、キャパシタの倒れを防止することができる。
【００１３】
メモリセル領域においては、補償容量ブロックよりも多数のキャパシタが１つのまとまった領域（メモリセルマット領域）に配置されるので、同様に隣接するキャパシタ間をサポート膜で連結する構造のみで、キャパシタの倒れを防止することができる。
【００１４】
ここで、補償容量素子においては、接続する回路に印加される電圧に応じて、メモリセルとして用いられるキャパシタよりも高い電圧が印加される。メモリセル領域のキャパシタと同形状に形成する場合、容量絶縁膜の絶縁破壊が懸念されるために個々のキャパシタに印加される電圧を低減する必要がある。そこで、複数の補償容量ブロックを直列接続とする構成により、１つの補償容量ブロックに配置されている個々のキャパシタに印加される電圧を低減することが可能となる。
【００１５】
本発明者は、ガードリング領域を設けずに、複数の補償容量ブロックを直列接続にして配置する場合について検討した。その結果、補償容量ブロック間を埋設する層間絶縁膜に空洞（ボイド）が形成される問題が発生することを見出した。これは、近年の微細化したクラウン型キャパシタでは、高アスペクト比化が進んでおり、キャパシタ上を覆う酸化シリコン膜等の層間絶縁膜をＣＶＤ法を用いて形成する際に、電極の上部近傍で閉塞が生じてしまうためである。
【００１６】
層間絶縁膜に空洞が残存すると、その空洞を介して隣接するコンタクトプラグの短絡が生じたり、層間絶縁膜の強度が低下したりすると言う問題が生じる。これは、製造歩留まり低下の原因となる。
【００１７】
補償容量ブロック間を十分に離して配置した場合には、層間絶縁膜に空洞が生じることを抑制できるが、補償容量素子の配置に必要な占有面積が増加してしまい、半導体チップ上の占有面積削減の阻害要因となってしまう。
【００１８】
このため、従来の方法では、クラウン型のキャパシタを備えた補償容量素子を使用することが困難であった。
【課題を解決するための手段】
【００１９】
そこで、クラウン型のキャパシタを用いた補償容量素子を、ブロック間を直列に接続して配置する際に、隣接するブロック間の下部電極を近接させて、上部電極によって隙間を充填する。
【００２０】
即ち、本発明の一実施形態によれば、
半導体基板上に設けられた一つの共通パッド電極上に複数のクラウン型下部電極と、
少なくとも前記クラウン型下部電極の外壁及び内壁に容量絶縁膜を介して形成された上部電極と、
を備えた容量ブロックを複数有する半導体装置であって、
少なくとも２つの隣接する容量ブロックが、前記上部電極で電気的に直列に接続されており、
該直列接続される２つの隣接する容量ブロック間の間隔が、それぞれの容量ブロックの最外周で対向する下部電極間の距離として、前記２つの隣接するブロック間に埋設される上部電極の膜厚の２倍以下である半導体装置が提供される。
【発明の効果】
【００２１】
クラウン型電極構造のキャパシタを補償容量素子として備えた半導体装置において、直列接続して２個以上の補償容量ブロックを配置する場合に、補償容量素子の占有面積の増加を抑制できる。
【００２２】
また、補償容量ブロック間に空洞が発生することを防止できるので、製造歩留まりの低下を防止できる。
【図面の簡単な説明】
【００２３】
【図１】ＤＲＡＭのデコーダ回路を含む主要部の回路模式図。
【図２】図１に示す半導体チップ５０内のレイアウトを示す平面模式図。
【図３】メモリセル領域５１、補償容量領域５３を含む周辺回路領域５２の一部について拡大した平面模式図。
【図４】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図５】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図６】図５工程の模式平面図。
【図７】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図８】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図９】図８工程の模式平面図。
【図１０】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図１１】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図１２】図１１工程の模式平面図。
【図１３】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図１４】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図１５】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図１６】本発明の一実施形態になる半導体装置の製造工程を説明する模式断面図。
【図１７】本発明の一実施形態に係る補償容量素子の構成を説明する模式断面図。
【図１８】図１７を簡略化した模式断面図。
【図１９】２個の補償容量ブロックを直列接続する形態の一例を示す模式断面図。
【図２０】２個の補償容量ブロックを配置する従来例を示す模式断面図。
【図２１】３個の補償容量ブロックを直列接続する形態の一例を示す模式断面図。
【図２２】本発明の別の実施形態に係る補償容量素子の構成を説明する模式断面図。
【図２３】図２２におけるサポート膜の開口３２ｂと下部電極用の開孔２８ｂのレイアウトを示す模式平面図。
【図２４】図２２におけるサポート膜の開口３２ｂと下部電極用の開孔２８ｂのレイアウトの変形例を示す模式平面図。
【図２５】本発明のさらに別の実施形態に係る補償容量素子の構成を説明する模式断面図。
【図２６】本発明に係る半導体装置を備えるメモリモジュールの一例を示す模式図。
【図２７】本発明の一実施形態になるデータ処理システムの概略構成図。
【発明を実施するための形態】
【００２４】
以下に、具体例として、ＤＲＡＭのデコーダ回路に電源電圧を供給する内部電源配線に、補償容量素子を配置した場合について説明する。しかしながら、本発明はこれらの具体例のみに限定されるものではない。
【００２５】
（第１実施例）
図１は、ＤＲＡＭのデコーダ回路を含む主要部の回路模式図を示す。
同図に示すように、半導体チップ５０の内部には、メモリセルアレイ５１ａ、Ｘデコーダ６１、Ｙデコーダ６２、各デコーダに内部電源を供給する内部電源回路６０を備えている。内部電源回路６０には半導体チップ５０の外部から、外部電源電位Ｖｃｃおよび接地電位ＧＮＤが供給されており、所定の電圧にまで低下（降圧）させた内部電源電圧がＸデコーダ６１およびＹデコーダ６２に供給される。
【００２６】
メモリセルアレイ５１ａは、複数のワード配線ＷＬと複数のビット配線ＢＬを備えており、各ワード配線ＷＬとビット配線ＢＬの交点に、メモリセル７０が設けられている。
メモリセル７０はデータ保持用のキャパシタと、選択用のＭＯＳトランジスタから構成されている。
Ｘデコーダ６１に入力されたアドレス信号に応じてＸ制御回路６３が動作し、ワード配線ＷＬの選択が行われる。
Ｙデコーダ６２に入力されたアドレス信号に応じてＹ制御回路６４が動作し、ビット配線ＢＬの選択が行われる。
【００２７】
読み出し動作時には、選択されたメモリセル７０のキャパシタに保持されたデータは、ビット配線ＢＬを介して、センスアンプ回路６５による増幅が行われた後に、外部へ出力される。
【００２８】
内部電源回路６０から、Ｘデコーダ６１およびＹデコーダ６２に内部電源を供給する配線の途中には、接地電位ＧＮＤとの間に、補償容量素子６６が設けられている。補償容量素子６６によって、Ｘデコーダ６１およびＹデコーダ６２に供給する内部電源電圧の変動が抑制される。
【００２９】
図２は、図１に示す半導体チップ５０内のレイアウトを示す平面模式図である。
半導体チップ５０上には複数のメモリセル領域５１が配置されており、各メモリセル領域内にメモリセルアレイ５１ａが構成されている。
メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域には、センスアンプ回路や、デコーダ回路等を含む、メモリセルアレイ以外の回路ブロックが配置される。
【００３０】
図２の配置は一例であり、メモリセル領域の数や、配置される位置は、図２のレイアウトには限定されない。
【００３１】
周辺回路領域内の一部に補償容量領域５３が設けられ、補償容量素子（６５）が配置されている。
【００３２】
破線Ｆで示した、メモリセル領域５１、補償容量領域５３を含む周辺回路領域５２の一部について拡大した平面模式図を図３に示す。
【００３３】
図３に示すように、メモリセル領域５１内には、ＤＲＡＭのメモリセルを構成するキャパシタＣ１が配置されている。キャパシタＣ１はクラウン型の電極を備えている。クラウン型とは、コップ形状に形成した電極の外壁面と内壁面の双方をキャパシタ電極として使用する電極構造を指す。
【００３４】
メモリセル領域５１内のキャパシタ配置は、一般的に８Ｆ２型、６Ｆ２型、４Ｆ２型等と称されるレイアウトのいずれも可能である。
【００３５】
補償容量領域５３には、補償容量素子を構成する複数のキャパシタＣ２が配置されている。キャパシタＣ２もクラウン型の電極を備えている。
【００３６】
補償容量領域５３に配置されたキャパシタＣ２は、下部電極および上部電極がそれぞれ共通に接続されて、１つの大きな静電容量を有するキャパシタとして機能する。
【００３７】
次に、Ａ−Ａ’部における断面図（図４〜１６、但し、図６、９、１２は平面図を示す）を用いて、製造方法を説明する。なお、メモリセル領域５１と補償容量領域５３を含む周辺回路領域５２は、特に指定しない限り同時に加工される。
【００３８】
（図４工程）
Ｐ型シリコン（Ｓｉ）からなる半導体基板１にＳＴＩ（Shallow Trench Isolation）法によって素子分離２を形成する。素子分離２によって半導体基板１に区画された領域が活性領域となり、ＭＯＳトランジスタが配置される。
【００３９】
本実施例では、プレーナ型ＭＯＳトランジスタを形成する場合を例として説明する。溝型ゲート電極を有するＭＯＳトランジスタや、縦型ＭＯＳトランジスタも使用可能である。
【００４０】
周辺回路領域においては、以下の説明のように、補償容量素子の下方にＭＯＳトランジスタを配置する構造とすることで、半導体チップ上の回路の占有面積を削減することができる。なお、補償容量素子の下方にＭＯＳトランジスタを配置しない場合においても本発明を適用することが可能である。
【００４１】
メモリセル領域には、ゲート絶縁膜３ａ、ゲート導電膜４ａと保護絶縁膜５ａの積層体をパターニングして形成したゲート電極６ａ、Ｎ型不純物を半導体基板１に導入した不純物拡散層７ａ、ゲート電極６ａの側面に絶縁膜で形成したサイドウォール膜８ａが形成される。ゲート電極６ａはワード配線として機能する。不純物拡散層７ａは、ＭＯＳトランジスタのソース／ドレイン電極として機能する。
【００４２】
同様に周辺回路領域には、ゲート絶縁膜３ｂ、ゲート導電膜４ｂと保護絶縁膜５ｂの積層体をパターニングして形成したゲート電極６ｂ、Ｎ型不純物を半導体基板１に導入した不純物拡散層７ｂ、ゲート電極６ｂの側面に絶縁膜で形成したサイドウォール膜８ｂが形成される。不純物拡散層７ｂは、ＭＯＳトランジスタのソース／ドレイン電極として機能する。周辺回路領域には、例としてＮチャネル型ＭＯＳトランジスタのみを示したが、半導体基板１内にＮ型ウェルを形成して、そこにＰチャネル型ＭＯＳトランジスタを配置してもよい。
【００４３】
ゲート絶縁膜（３ａ、３ｂ）の材料としては、酸化シリコン膜（ＳｉＯ２）を例示できる。
ゲート導電膜（６ａ、６ｂ）の材料としては、リンを含有した多結晶シリコン膜やタングステン（Ｗ）膜、タングステンシリサイド（ＷＳｉ）膜および、それらの積層膜等を例示できる。
保護絶縁膜（５ａ、５ｂ）およびサイドウォール絶縁膜（８ａ、８ｂ）の材料としては、窒化シリコン膜（Ｓｉ３Ｎ４）を例示できる。
【００４４】
ゲート電極（６ａ、６ｂ）を覆うように、第１層間絶縁膜９を酸化シリコン膜等で形成する。第１層間絶縁膜９の上面はＣＭＰ法によって研磨し、平坦化する。
メモリセル領域の不純物拡散層７ａに接続する、セルコンタクトプラグ１１ａをリンを含有した多結晶シリコン膜等で形成する。セルコンタクトプラグ１１ａの形成に際しては、ゲート電極６ａの保護絶縁膜５ａおよびサイドウォール絶縁膜８ａを用いたＳＡＣ法（Self Alignment Contact；自己整合法）が利用できる。
周辺回路領域の不純物拡散層７ｂに接続する、周辺コンタクトプラグ１１ｂをタングステン膜等で形成する。
【００４５】
メモリセル領域に、メモリセルコンタクトプラグ１１ａを介してＭＯＳトランジスタのソース／ドレイン電極の一方に接続するビット配線１２を形成する。ビット配線１２の材料としては、窒化タングステン（ＷＮ）とタングステン（Ｗ）の積層体を例示できる。
ビット配線１２の形成と同時に、周辺回路領域には周辺コンタクトプラグ１１ｂを介してＭＯＳトランジスタのソース／ドレイン電極の各々と接続する周辺配線１３を形成する。図示していないが、周辺回路領域のゲート導電膜４ｂに接続するコンタクトプラグおよび配線層も同時に形成してもよい。
【００４６】
ビット配線１２および周辺配線１３を覆うように、第２層間絶縁膜１４を酸化シリコン膜等で形成する。第２層間絶縁膜１４の上面はＣＭＰ法によって研磨し、平坦化する。
メモリセル領域において、第２層間絶縁膜１４を貫通し、セルコンタクトプラグ１１ａに接続する容量コンタクトプラグ１５をタングステン膜等で形成する。
窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜を順次堆積した積層体をパターニングし、メモリセル領域にパッド電極２０（以下、「パッド」と称す）、周辺回路領域に共通パッド電極２２（以下、「共通パッド」と称す）を配置する。メモリセル領域のパッド２０は、容量コンタクトプラグ１５にそれぞれ接続している。周辺回路領域の共通パッド２２は、補償容量素子を設ける位置（補償容量領域５３）に配置される。共通パッド２２は、メモリセル領域のパッド２０とは異なり、補償容量素子用の各キャパシタの下部電極間を接続するように、１つの大きいパッドとして配置されている。
【００４７】
なお、以下の製造方法の説明においては、補償容量素子のブロックが１つだけ配置されている場合を断面図として示している。
【００４８】
パッド２０、共通パッド２２を覆うように、４０〜１００ｎｍ程度の膜厚の窒化シリコン膜をＬＰ−ＣＶＤ法またはＡＬＤ法を用いて堆積して、ストッパー膜２５を形成する。ストッパー膜２５は、クラウン型電極を形成する際の湿式エッチング（後述）において、使用する薬液が下方に浸透することを防止するためのストッパーとして機能する。
【００４９】
（図５工程）
ストッパー膜２５上に、膜厚１〜２μｍ程度の第３層間絶縁膜２６、および膜厚５０〜１５０ｎｍ程度のサポート膜２７を順次堆積する。
【００５０】
第３層間絶縁膜２６の材料としては、酸化シリコン膜、不純物を含有したＢＰＳＧ膜や、これらの積層膜を例示できる。
サポート膜２７の材料としては、ＬＰ−ＣＶＤ法またはＡＬＤ法を用いて堆積した窒化シリコン膜を例示できる。サポート膜２７は、クラウン型電極を形成する際の湿式エッチング（後述）において、電極が倒壊しないように支持する機能を有する。
【００５１】
この後に異方性ドライエッチングを行って、サポート膜２７、第３層間絶縁膜２６、ストッパー膜２５を貫通するように、メモリセル領域にパッド２０上面を露出する開孔２８ａ、周辺回路領域に共通パッド２２上面を露出する開孔２８ｂを同時に形成する。
【００５２】
開孔２８ａ、２８ｂ形成後の平面模式図を図６に示す。
メモリセル領域の開孔２８ａによって、メモリセルに用いるキャパシタの下部電極の位置が規定される。同様に、周辺回路領域の開孔２８ｂによって、補償容量素子に用いるキャパシタの下部電極の位置が規定される。
【００５３】
第３層間絶縁膜２６の膜厚によってキャパシタの高さが規定され、静電容量に反映される。第３層間絶縁膜２６の膜厚を厚くするほど静電容量が増加するが、開孔２８ａ、２８ｂの加工が困難になるので、開孔２８ａ、２８ｂのアスペクト比が１５〜２５程度となるように膜厚を設定することが好ましい。
【００５４】
周辺回路領域では、共通パッド２２に対して、複数の開孔２８ｂが設けられている。メモリセル領域では、個々の開孔２８ａに対応して、それぞれ分離されたパッド２０が設けられている。
【００５５】
なお、本実施例では、開孔２８ａと２８ｂは同じサイズ（直径）で形成する場合を示す。開孔２８ａと２８ｂのサイズや開孔の平面形状は、加工性の観点から同じにすることが好ましいが、仮にサイズや平面形状が異なる場合でも、本発明を適用することが可能である。
【００５６】
（図７工程）
ＣＶＤ法を用いて金属膜を堆積し、キャパシタの下部電極膜２９を形成する。下部電極材料としては窒化チタン（ＴｉＮ）を例示できる。下部電極膜２９は、開孔２８ａ、２８ｂの内部を充填しない膜厚で形成する（例えば開孔２８ａの直径８０ｎｍの場合に、下部電極厚１０〜２０ｎｍ程度に形成）。
【００５７】
次に、プラズマＣＶＤ法などの段差カバレッジの悪い方法を用いて、下部電極膜２９上に、窒化シリコン膜（ＳｉＮ）などからなるキャップ絶縁膜３０を形成する。開孔２８ａ、２８ｂにおいては、開孔の上端近傍にのみ、キャップ絶縁膜３０が埋め込まれる。これは、設計ルール６５ｎｍ世代以降の微細化された素子においては、プラズマＣＶＤ法等の段差カバレッジの悪い方法でキャップ絶縁膜３０を形成することにより、各開孔の上端が先に閉塞してしまい、開孔内へ膜が堆積しないためである。なお、キャップ絶縁膜３０は後の工程で除去されるので、開孔２８ａ、２８ｂの内壁部への付着を完全に防止する必要はない。
【００５８】
（図８工程）
キャップ絶縁膜３０上にフォトレジスト膜３１を形成する。フォトレジスト膜３１は、メモリセル領域内において、開口パターン３２を有している。開口パターン３２の位置は、第３層間絶縁膜２６を除去する湿式エッチングに際して薬液を浸透させる窓パターンをサポート膜２７に形成する位置に対応する。
【００５９】
ここで、先にキャップ絶縁膜３０を形成しておくことにより、フォトレジスト膜３１が各開孔内へ侵入することを防止する。これによって、露光を用いたフォトレジスト膜３１へのパターン加工が容易になると共に、開孔２８ａ、２８ｂ内にフォトレジスト膜３１が充填されないので、加工処理後のフォトレジスト膜３１の除去も容易となる。
フォトレジスト膜３１に形成する開口パターン３２の配置例を図９の平面図に示す。
【００６０】
本実施例では、開口パターン３２は、メモリセル領域および補償容量領域に平行に並べられた複数の短冊状のパターンを有している。また、フォトレジスト膜３１はメモリセル領域と補償容量領域のみを覆うように形成されている。周辺回路領域において、補償容量領域以外の部分はフォトレジスト膜３１で覆われていない。
【００６１】
なお、図示した開口３２ａ、３２ｂのパターンは一例であって、例えばＡ−Ａ’線に沿って斜め方向に開口の長手部分を有するように形成してもよい。
【００６２】
（図１０工程）
フォトレジスト膜３１をマスクとして、異方性ドライエッチングを行うことにより、フォトレジスト膜３１で覆われていない部分のキャップ絶縁膜３０と、下部電極膜２９と、サポート膜２７を除去する。これにより、開口パターン３２に対応した部分のサポート膜２７に窓パターン（開口）が形成される。また、隣接する個々のキャパシタの電極間を連結するようにサポート膜２７は残存している。
この後に、プラズマ・アッシング法によって、フォトレジスト膜３１は除去する。
【００６３】
（図１１工程）
ドライエッチングにより、残存しているキャップ絶縁膜３０と、開孔２８ａ、２８ｂの外部に位置する下部電極膜２９を除去する。ここで開孔のアスペクト比が高い（１５以上）の場合には、開孔底部の下部電極膜２９にはダメージを与えることなく、ドライエッチングでサポート膜２７上の下部電極膜２９を除去することができる。
【００６４】
以上の加工によって、図１２の平面図に示したように、メモリセル領域には開孔２８ａの内壁を覆う下部電極２９ａが形成され、周辺回路領域には開孔２８ｂの内壁を覆う下部電極２９ｂが形成される。
メモリセル領域内に残存しているサポート膜２７は、下部電極２９ａの外壁と接触し、後述の湿式エッチングに際して個々の下部電極を一体として支える支持体として機能する。
また、周辺回路領域（補償容量領域）に残存しているサポート膜２７は、下部電極２９ｂの外壁と接触し、後述の湿式エッチングに際して個々の下部電極を一体として支える支持体として機能する。
【００６５】
（図１３工程）
フッ酸（フッ化水素酸：ＨＦ）をエッチャントとして用いた湿式エッチングを行い、メモリセル領域の第３層間絶縁膜２６を除去する。
フッ酸溶液としては、湿式エッチングに要する時間短縮の観点から、４９ｗｔ％濃度のものを用いることが好ましい。この濃度のフッ酸溶液は、工業用として通常供給されるフッ酸の原液に相当し、そのまま用いることができる。
【００６６】
湿式エッチングに際しては、ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜はフッ酸に対する耐性を有している。このため、ストッパー膜２５よりも下層への薬液の浸透を阻止することができる。これにより、メモリセル領域および周辺回路領域の第３層間絶縁膜２６を、既に形成済みのＭＯＳトランジスタ等の素子にダメージを与えることなく除去することができる。
【００６７】
なお、先に図７の工程でキャップ絶縁膜３０として形成した窒化シリコン膜は、プラズマＣＶＤ法で形成することにより、フッ酸に対する耐性を有さない膜として形成される。したがって、下部電極２９ａ、２９ｂの表面にキャップ絶縁膜３０が残存している場合でも、この湿式エッチングの工程でキャップ絶縁膜３０は完全に除去される。
【００６８】
湿式エッチングによって、メモリセル領域に配置した下部電極２９ａの外壁が露出し、クラウン型の電極が形成される。この際に、個々の下部電極２９ａはサポート膜２７によって１つの塊として支えられており、個々の下部電極の倒壊が防止できる。
【００６９】
また、周辺回路領域（補償容量領域）に配置した下部電極２９ｂも同様に、下部電極２９ｂの外壁が露出し、クラウン型の電極が形成される。この際に、個々の下部電極２９ｂはサポート膜２７によって１つの塊として支えられており、個々の下部電極の倒壊が防止できる。なお、周辺回路領域（補償容量領域）に配置する下部電極は、１つの塊として配置する下部電極２９ｂの個数が少なすぎると、全体としての支持強度が低下する。このため、補償容量領域の１つのブロックにおいては、少なくとも８千個以上の下部電極２９ｂをまとめて配置することが好ましい。
【００７０】
メモリセル領域においては、１つのメモリマット領域には通常１０万個以上の下部電極２９ａがまとめて配置されるので、全体として十分な支持強度を有している。
【００７１】
（図１４工程）
下部電極２９ａ、２９ｂの露出している表面を覆うように、容量絶縁膜３５を６〜１０ｎｍ程度の膜厚に形成する。容量絶縁膜３５の材料としては、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体や、それらの積層体を例示できる。容量絶縁膜３５の形成にはＡＬＤ法を用いることができる。
容量絶縁膜３５の表面を覆うように上部電極膜３６を形成する。
【００７２】
上部電極膜３６は、個々の下部電極間の隙間を充填する必要があるため、以下のような積層構造とする。
まず最下層の材料として、窒化チタン（ＴｉＮ）等の金属膜を５〜１０ｎｍの膜厚に形成する。この最下層の金属膜を形成した段階では、個々の下部電極間の隙間は充填されていない。次に、不純物を含有する多結晶シリコン膜を形成することにより、個々の下部電極間に残存している隙間を充填する。
【００７３】
多結晶シリコン膜はＬＰ−ＣＶＤ法（減圧ＣＶＤ法）で形成することにより、段差部の被覆性（カバレッジ）の良好な膜として堆積されるので、個々の下部電極間に残存している隙間を完全に充填することができる。図１２において、サポート膜２７で覆われている部分についても、開口３２ａ、３２ｂを介して多結晶シリコン膜が形成されるため、下部電極間の隙間が充填される。
【００７４】
多結晶シリコン膜に導入する不純物（ドーパント）はリンまたはホウ素等が可能であり、Ｎ型またはＰ型の導電型とすることで電気抵抗を低減できる。さらにリンまたはホウ素以外の不純物元素をドーパントとして添加してもよい。
【００７５】
また、多結晶シリコン膜を用いて個々の下部電極間の隙間を充填した後に、さらにタングステン等の金属膜を７０〜１００ｎｍ程度の膜厚で多結晶シリコン上に堆積してもよい。
また、上部電極の最下層に用いる金属膜は窒化チタン以外の金属（例えばルテニウム等）も使用可能であり、形成するキャパシタに要求される電気特性に応じて選択すればよい。
【００７６】
（図１５工程）
上部電極膜３６、容量絶縁膜３５のパターニングを行い、メモリセル領域の上部電極３６ａおよび、周辺回路領域の上部電極３６ｂを形成する。
【００７７】
（図１６工程）
上部電極３６ａ、３６ｂを覆うように、酸化シリコン等を用いて第４層間絶縁膜４０の形成を行う。第４層間絶縁膜４０の上面はＣＭＰ法によって研磨し、平坦化する。
上部電極３６ａに接続するコンタクトプラグ４１ａ、および上部電極３６ｂに接続するコンタクトプラグ４１ｂを同時に形成する。
引き続き、コンタクトプラグ４１ａ、４１ｂに接続する金属配線４２ａ、４２ｂをアルミニウム（Ａｌ）、銅（Ｃｕ）等で形成する。
また、図示していないが、周辺回路領域に配置したＭＯＳトランジスタに接続するコンタクトプラグと上層の金属配線層等も同様に形成する。
表面の保護膜（図示せず）等を形成すれば、半導体装置が完成する。
【００７８】
次に、補償容量素子の構成について、詳細に説明する。
補償容量素子は、個々のクラウン型下部電極２９ｂによって形成されるキャパシタを複数個集めたものを、１つのキャパシタとして用いる。図１７に、第２層間絶縁膜１４より上層の部分のみを断面図として示す。
【００７９】
共通パッド２２に接続するように複数の下部電極２９ｂが設けられている。
共通パッド２２上に配置する個々の下部電極２９ｂの数は、補償容量素子に必要な静電容量に応じて決定すればよい。例えば、下部電極２９ｂの配置個数は、前述のように１ブロックに８千個以上配置する。一つの共通パッド２２上には下部電極２９ｂを１０万個程度まで配置することができる。また、一つの共通パッド２２上には後述するように複数のブロックを配置しても良い。
【００８０】
図１７の構成では、共通の上部電極３６ｂに接続する引出し配線４２ｂ、およびパッド２２に接続する引出し配線４２ｄが設けられる。
上部電極３６ｂに接続するコンタクトプラグ４１ｂは、図１７のように横方向（基板面と略平行な方向）に延在させた上部電極３６ｂと接続する場合と、図１６のように下部電極２９ｂ上に配置する場合のいずれでも可能である。
４１ｄは共通パッド２２と引き出し配線４２ｄを接続するコンタクトプラグである。コンタクトプラグ４１ｄは、コンタクトプラグ４１ｂと同時に形成してもよい。同時に形成する場合には、図１７のように、横方向に延在させた上部電極３６ｂと接続するようにコンタクトプラグ４１ｂを配置することで、コンタクトプラグの深さが同等となるため加工が容易となる。
引き出し配線４２ｂ、４２ｄの一方を接地電位とし、他方を電源供給用の配線に接続することで、所定の静電容量を備えた補償容量素子として機能する。
１つの補償容量ブロックは図１７のように構成される。
【００８１】
以下の説明では図面を簡略化して、補償容量ブロックの断面図を図１８のように示す（容量絶縁膜の記載を省略）。
【００８２】
次に、複数の補償容量ブロックを直列に接続する場合について説明する。
図１９に、本発明を用いて２つの補償容量ブロックを直列に接続した場合の断面図を示す。
【００８３】
補償容量素子は、図面左側の第１ブロックと右側の第２ブロックに別れて配置されている。第１および第２ブロックは、それぞれ図１８で説明した補償容量素子のブロックに相当する。
共通パッド２２ｃ、２２ｄは、第１および第２ブロックで独立するように設けられている。
上部電極３６ｃは第１および第２ブロックで共通に設けられており、上部電極３６ｃを介して各ブロックの補償容量素子が直列に配置されることになる。
引き出し配線４２ｅは、コンタクトプラグ４１ｅを介して第１ブロックの共通パッド２２ｃに接続している。
引き出し配線４２ｆは、コンタクトプラグ４１ｆを介して第２ブロックの共通パッド２２ｄに接続している。
引き出し配線４２ｅ、４２ｆの一方を接地電位とし、他方を電源供給用の配線に接続することで、所定の静電容量を備えた補償容量素子として機能する。
【００８４】
このように複数のブロックを直列接続とする構成により、１つの補償容量素子に配置されている個々のキャパシタに印加される電圧を低減することが可能となる。これによって、図１８のように１つの補償容量ブロックのみでは容量絶縁膜３５に印加される電圧が高すぎて、容量絶縁膜３５の絶縁破壊が懸念されるような場合でも、図１９のように２つのブロックを直列構成とすることで、各ブロックに印加される電圧が半分になり、補償容量素子として使用することが可能となる。
【００８５】
本発明では、図１９に示したように、２つのブロックを直列に配置する場合に、各ブロック間を近接させて配置することにより、各ブロック間の隙間を上部電極３６ｃで充填していることを特徴とする。
【００８６】
図１９において、個々のブロックの最外周に配置されている下部電極（２９ｂ）間の距離をＤ１とする。
この距離Ｄ１の隙間部分を上部電極膜で充填するには、成膜する上部電極膜の膜厚（下層の金属膜と上層の多結晶シリコンの合計膜厚）の２倍以下となるように、距離Ｄ１を設定すればよい。
例えば、隣接する２つのブロック間に埋設される上部電極膜のトータル膜厚が１５０ｎｍの場合には、距離Ｄ１が３００ｎｍ以下となるように２つの補償容量ブロックを配置すればよい。
【００８７】
上部電極のトータル膜厚は厚くなるほど、パターニング加工が困難となる。また、膜厚が薄すぎると電気抵抗が増大する。このため、設計ルール６５ｎｍ以降の世代のＤＲＡＭにおいては、両ブロック間に埋設される上部電極膜のトータル膜厚は１００〜３００ｎｍの範囲とすることが好ましい。距離Ｄ１は、上部電極膜のトータル膜厚の２倍以下となるように設定するため、上部電極膜のトータル膜厚を１００〜３００ｎｍの範囲で設定した場合には、距離Ｄ１は６００ｎｍ以下の範囲で、上部電極のトータル膜厚の２倍以下となるように設定される。一方、距離Ｄ１はあまり小さすぎると共通パッド間の分離が困難となることから、共通パッドの対向する端面間の距離を設計ルールの最小加工寸法Ｆ値以上とし、各端面から最外層に配置する下部電極までのマージンを加味した距離以上とする。通常は、上部電極膜のトータル膜厚の１倍以上、好ましくは１．５倍以上とする。したがって、上記膜厚範囲では、１００ｎｍ以上又はトータル膜厚の１倍以上、好ましくは１５０ｎｍ以上又はトータル膜厚の１．５倍以上の範囲とする。
【００８８】
比較例として、従来の方法で２つの補償容量ブロックを配置した場合の断面図を図２０に示す。
従来は、第１および第２の補償容量ブロックは、それぞれの上部電極３６ｃ、３６ｄに接続されたコンタクトプラグ４３および接続配線４４を介して直列に接続されている。
個々のブロックの最外周に配置されている下部電極（２９ｂ）間の距離をＤ２とする。
【００８９】
従来の配置方法では、直列接続するためのコンタクトプラグ形成領域を設けるために、距離Ｄ２は上部電極３６ｃ、３６ｄの膜厚の２倍よりも大きい値となるように設定され、ブロック間の隙間は第４の層間絶縁膜４０で埋め込まれている。補償容量素子の占有面積を低減するには、第１ブロックと第２ブロックを十分に近接して配置させることが必要であるが、それに伴い、ブロック間の隙間部分には、第４の層間絶縁膜４０が充填されない空洞（ボイド）が残存してしまう。これは、層間絶縁膜として一般的に用いられている酸化シリコン膜をＣＶＤ法を用いて形成する場合に、カバレッジの悪さから隙間部分の上端部分で酸化シリコン膜の閉塞現象が発生してしまうためである。
【００９０】
なお、ポリシラザン等の塗布系絶縁膜を充填する場合には、このような空洞は形成されないが、固体化のための高温の熱処理が必要であり、キャパシタの特性劣化等の問題があり使用できない。
【００９１】
また、距離Ｄ２を十分に大きくとると層間絶縁膜中の空洞残存を回避できるが、下部電極の高さに対する底部の比であるアスペクト比が約１５以上となる、設計ルール６５ｎｍ以降の世代のＤＲＡＭにおいては、距離Ｄ２を２μｍ以上に設定する必要があり、補償容量素子の占有面積が増加してしまう。
【００９２】
これに対して本発明では、第１および第２の補償容量ブロック間を上部電極を用いて直列接続し、両ブロックを上部電極の膜厚の２倍以下に近接して配置することにより、ブロック間の隙間を上部電極で充填する構成となる。この構成により、第１および第２の補償容量ブロック間に空洞（ボイド）が発生することを回避できると共に、少ない占有面積で補償容量素子を配置できる。
また、補償容量素子の形成のための特別な製造工程の追加を必要としないので、製造コストが増加しない。
【００９３】
次に、３個の補償容量ブロックを直列接続で配置する場合を、図２１を用いて説明する。
第１および第２ブロックは、図１９の場合と同様に、上部電極３６ｃを介して直列接続されている。
第２ブロックと第３ブロックの間は、共通パッド２２ｄを介して直列接続されている。
第２ブロックの上部電極３６ｃと第３ブロックの上部電極３６ｄは独立に配置されている。
ここで、第１および第２ブロック間の距離Ｄ１は、先に図１９で説明した距離Ｄ１と同じに設定されている。
第２および第３ブロック間の距離Ｄ３は、第４の層間絶縁膜４０に空洞（ボイド）が発生しない距離（例えば２μｍ以上）に設定されている。
すなわち、３個の補償容量ブロックを直列接続で配置する場合には、第１および第２の補償容量ブロック間の接続にのみ、本発明が適用されることになる。
【００９４】
従来の方法では、距離Ｄ１、Ｄ３を共に第４の層間絶縁膜４０に空洞が発生しない距離に設定して配置する必要があった。第１および第２の補償容量ブロック間の接続に本発明を適用することにより、３個の補償容量ブロックを少ない占有面積で配置することが可能となる。
【００９５】
なお、４個以上の補償容量ブロックを直列接続で配置する場合にも同様に、隣接するブロック間の上部電極を接続する箇所に本発明を適用できる。これにより４個以上の直列接続された補償容量ブロックを少ない占有面積で配置することが可能となる。
【００９６】
＜第２実施例＞
本発明を適用して２つの補償容量ブロックを直列接続する際に、図２２に示したように、下部電極２９ｂの支持を行うサポート膜２７を、２つのブロック間で接続した構造にすることも可能である。
【００９７】
図２３にサポート膜２７と、下部電極用の開孔２８ｂのレイアウトを模式平面図として示す。サポート膜２７は、第１ブロックと第２ブロック間を接続する１つの大きなサポート膜として形成されている。
サポート膜２７に設けた開口３２ｂは、ブロック間で途切れる事無く、連続したパターンとして配置されている。
このように、２つのブロック間で下部電極の支持用のサポート膜を１つの大きな構造体として配置することにより、支持強度がさらに強固になる。
【００９８】
このようなブロック間で一体となるサポート膜２７と、下部電極用の開孔２８ｂのレイアウトの配置の変形例を、図２４に平面模式図として示す。
図２４では、サポート膜２７に設ける開口３２ｂが、ライン形状ではなく、長手方向を有する細長いトラック形状の場合を示した。開口３２ｂは所定の規則に従って複数配列されている。このような開口３２ｂの形状とすることにより、開口３２ｂ部分を除くサポート膜の面積が増加するので、下部電極の支持強度が増加する。
【００９９】
この際に、第１ブロックと第２ブロック間の距離Ｄ１を、下部電極の配置ピッチに応じて適切に設定することにより、第１ブロックおよび第２ブロック上における開口３２ｂの配列規則を維持したまま、第１ブロックと第２ブロック間の領域に開口３２ｂを配置することが可能となる。すなわち、第１ブロック上、第２ブロック上および第１ブロックと第２ブロックの間の領域のすべてにおいて、所定の配列規則を維持したまま開口３２ｂを形成することができる。
【０１００】
このように、連続性を途切れさせることなく開口３２ｂを形成することにより、微細化が進んだ場合でも精度よく開口３２ｂの加工を行うことが可能となる。
【０１０１】
図２５に、上層に多結晶シリコンを有する第１の上部電極Ｐでブロック間の隙間を充填した後に、タングステン等の金属膜を第２の上部電極Ｍとして堆積した場合を示す。この場合には第１の上部電極Ｐと第２の上部電極Ｍが一体となって、補償容量素子の上部電極３６ｃとして機能する。
【０１０２】
この場合には、第２の上部電極Ｍはブロック間の隙間の充填には寄与しないので、第１の上部電極Ｐの膜厚に基づいて、ブロック間の距離が第１の上部電極Ｐの膜厚の２倍以下となるように設定する。
【０１０３】
なお、この場合にも、図２５に示したように、下部電極２９ｂの支持を行うサポート膜２７を、２つのブロック間で接続した構造にすることが可能である。
以上説明した実施例は一例であって、本発明の主旨を逸脱しない範囲で変形が可能である。
【０１０４】
補償容量素子を接続する場所は、図１のデコーダ回路への内部電源供給配線のみには限定されず、他の回路に内部電源を供給する配線に対して、それぞれ独立した補償容量素子を接続してもよい。
また、本発明を適用したクラウン型の補償容量素子の他に、プレーナ型の補償容量素子を別に備えていてもよい。
また、単体のＤＲＡＭチップのみではなく、ＤＲＡＭのメモリセルとロジック回路素子を１つの半導体チップ上に形成した混載デバイスにおいても、本発明は適用可能である。
【０１０５】
＜応用例＞
次に、本発明の半導体装置の応用例について説明する。
図２６は、第１の実施形態で説明した方法で製造した、ＤＲＡＭとして動作する半導体装置（半導体チップ）を備えるメモリモジュールの模式図である。
【０１０６】
４０２は、ＤＲＡＭとして動作する半導体チップを内包するＤＲＡＭパッケージで、プリント基板４００上に搭載されている。パッケージの種類としては、例えばＢＧＡ構造を例示でき、公知の手段により、個片化した半導体チップを用いて形成されている。
【０１０７】
プリント基板４００には、メモリモジュールを外部の装置に電気的に接続するための複数の入出力端子（Ｉ／Ｏ端子）４０１が設けられている。入出力端子４０１を介して、各ＤＲＡＭパッケージ４０２へのデータの入出力が行われる。
メモリモジュールには、各ＤＲＡＭパッケージへのデータの入出力を制御する制御チップ４０３を備えている。制御チップ４０３は、メモリモジュールの外部から入力されたクロック信号のタイミング調整や信号波形の整形等を行って、各ＤＲＡＭパッケージへ供給する機能を有している。なお、制御チップ４０３をプリント基板４００上に配置せず、複数のＤＲＡＭパッケージだけを搭載するようにしてもよい。
【０１０８】
本発明を用いることにより、製造歩留まりを低下させることなくＤＲＡＭのチップサイズを縮小できるため、記憶容量の大きいＤＲＡＭを低コストで製造することが容易になる。これにより、大容量のデータ記憶に対応したメモリモジュールを低コストで形成することが可能となる。
【０１０９】
本発明を用いて形成したＤＲＡＭチップを備える、上述のメモリモジュールを用いることで、例えば、次に説明するデータ処理システムを形成することができる。
【０１１０】
図２７は、データ処理システム５００の概略構成図である。
データ処理システム５００には、演算処理デバイス５２０とＤＲＡＭメモリモジュール５３０が含まれており、システムバス５１０を介して相互に接続されている。
演算処理デバイス５２０は、ＭＰＵ（Micro Processing Unit）や、ＤＳＰ（Digital Signal Processor）等である。ＤＲＡＭメモリモジュール５３０は、本発明を用いて形成したＤＲＡＭチップを備えている。
また、固定データの格納用に、ＲＯＭ（Read Only Memory）５４０がシステムバス５１０に接続されていてもよい。
【０１１１】
システムバス５１０は簡便のため１本しか記載していないが、必要に応じてコネクタなどを介し、シリアルないしパラレルに接続される。また各デバイスは、システムバス５１０を介さずに、ローカルなバスによって相互に接続されてもよい。
【０１１２】
またデータ処理システム５００では、必要に応じて、不揮発性記憶デバイス５５０、入出力装置５６０がシステムバス５１０に接続される。不揮発性記憶デバイスとしては、ハードディスクや光ドライブ、ＳＳＤ（Solid State Drive）などを利用できる。
【０１１３】
入出力装置５６０には、例えば液晶ディスプレイなどの表示装置や、キーボード等のデータ入力装置が含まれる。
【０１１４】
データ処理システム５００の各構成要素の個数は、図２７では簡略化のため１つの記載にとどめているが、それに限定されず、全てまたはいずれかが複数個の場合も含まれる。
データ処理システム５００には、例えばコンピュータシステムを含むが、これに限定されない。
【０１１５】
本発明を用いることにより、大容量のメモリモジュールを使用した高性能なデータ処理システムを構成することが可能となる。
【符号の説明】
【０１１６】
１  半導体基板
２  素子分離
３ａ、３ｂ  ゲート絶縁膜
４ａ、４ｂ  ゲート導電膜
５ａ、５ｂ  保護絶縁膜
６ａ、６ｂ  ゲート電極
７ａ、７ｂ  不純物拡散層
８ａ、８ｂ  サイドウォール絶縁膜
９  第１層間絶縁膜
１１ａ  セルコンタクトプラグ
１１ｂ  周辺コンタクトプラグ
１２  ビット配線
１３  周辺配線
１４  第２層間絶縁膜
１５  容量コンタクトプラグ
２０  パッド
２２  共通パッド
２５  ストッパー膜
２６  第３層間絶縁膜
２７  サポート膜
２８ａ、２８ｂ  開孔
２９  下部電極膜
２９ａ、２９ｂ  下部電極
３０  キャップ絶縁膜
３１  フォトレジスト膜
３２  開口パターン
３２ａ、３２ｂ  開口
３５  容量絶縁膜
３６  上部電極膜
３６ａ、３６ｂ  上部電極
４０  第４層間絶縁膜
４１ａ、４１ｂ  コンタクトプラグ
４２ａ、４２ｂ  金属配線
４３  コンタクトプラグ
４４  接続配線
５０  半導体チップ
５１  メモリセル領域
５１ａ  メモリセルアレイ
５２  周辺回路領域
５３  補償容量領域
６０  内部電源回路
６１  Ｘデコーダ
６２  Ｙデコーダ
６３  Ｘ制御回路
６４  Ｙ制御回路
６５  センスアンプ回路
６６  補償容量素子
７０  メモリセル
４００  プリント基板
４０１  入出力端子
４０２  ＤＲＡＭパッケージ
４０３  制御チップ
５００  データ処理システム
５１０  システムバス
５２０  演算処理デバイス
５３０  ＤＲＡＭメモリモジュール
５４０  ＲＯＭ
５５０  不揮発性記憶デバイス
５６０  入出力装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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