(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ベース領域の上層部に形成され、前記ベース層よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（５）と、
前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域よりも深く形成され、かつ、深くなるほど先細り形状とされた第２導電型のディープ層（９）と、
前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）と、を備え、
前記ゲート電極への印加電圧を制御することで前記ベース領域のうち前記ゲート電極と対向する部分の表面部に反転型のチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流すように構成された反転型の半導体スイッチング素子を有し、
前記ゲート絶縁膜および前記ゲート電極は、前記ソース領域の表面から前記ベース領域よりも深くまで形成され、トレンチ（６）内に形成されることでトレンチゲート構造を構成しており、
前記ディープ層は、前記トレンチよりも深く形成されていると共に前記トレンチの底部の両コーナー部に形成され、該ディープ層の断面の頂点角度が９０°以下であることを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素からなる第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記ベース領域の上層部に形成され、前記ベース層よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（５）と、
前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜（７）と、前記ゲート絶縁膜の上に形成されたゲート電極（８）と、
前記ベース領域よりも深く形成され、かつ、深くなるほど先細り形状とされた第２導電型のディープ層（９）と、
前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）と、を備え、
前記ゲート電極への印加電圧を制御することで前記ベース領域のうち前記ゲート電極と対向する部分の表面部に反転型のチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流すように構成された反転型の半導体スイッチング素子を有し、
前記ゲート絶縁膜および前記ゲート電極は、前記ソース領域の表面から前記ベース領域よりも深くまで形成され、トレンチ（６）内に形成されることでトレンチゲート構造を構成しており、
前記ディープ層は、前記トレンチよりも深く形成されていると共に前記トレンチの底部の中央部に形成され、該ディープ層の断面の頂点角度が９０°以下であることを特徴とする炭化珪素半導体装置。
【請求項３】
前記ディープ層は、断面三角形状もしくは台形状で、前記トレンチゲート構造の長手方向と同方向を長手方向とするライン状に形成されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ディープ層は、多角錐、多角錐台、円錐もしくは円錐台形状のいずれかであることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
第１または第２導電型の炭化珪素基板（１）の主表面上に形成された炭化珪素からなる第１導電型のドリフト層（２）上に、炭化珪素からなる第２導電型のベース領域（３）が形成されていると共に、前記ベース領域の上に炭化珪素からなる第１導電型のソース領域（４）が形成された半導体基板が用いられており、
前記ベース領域よりも深いトレンチ（６）内にゲート絶縁膜（７）が形成されていると共に該ゲート絶縁膜上にゲート電極（８）が形成されることでトレンチゲート構造が構成され、
前記ソース領域や前記第２導電型領域を介して前記ベース領域に対して電気的に接続されたソース電極（１１）および前記炭化珪素基板の裏面に電気的に接続されたドレイン電極（１２）を有する半導体スイッチング素子を備えた炭化珪素半導体装置の製造方法であって、
前記半導体基板に対して前記トレンチを形成すると共に、該トレンチの底部の両コーナー部に該トレンチの底部から下方に突き出し、深くなるほど先細りとなるサブトレンチ（６ａ）を形成する工程と、
水素エッチングにより、前記トレンチの内壁を丸め処理すると共に、前記ベース領域の表面の第２導電型炭化珪素をマイグレーションさせて前記サブトレンチ内を埋め込むことで第２導電型のディープ層（９）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
第１または第２導電型の炭化珪素基板（１）の主表面上に形成された炭化珪素からなる第１導電型のドリフト層（２）上に、炭化珪素からなる第２導電型のベース領域（３）が形成されていると共に、前記ベース領域の上に炭化珪素からなる第１導電型のソース領域（４）が形成された半導体基板が用いられており、
前記ベース領域よりも深いトレンチ（６）内にゲート絶縁膜（７）が形成されていると共に該ゲート絶縁膜上にゲート電極（８）が形成されることでトレンチゲート構造が構成され、
前記ソース領域や前記第２導電型領域を介して前記ベース領域に対して電気的に接続されたソース電極（１１）および前記炭化珪素基板の裏面に電気的に接続されたドレイン電極（１２）を有する半導体スイッチング素子を備えた炭化珪素半導体装置の製造方法であって、
前記半導体基板に対して前記トレンチを深くなるほど先細りとなる先細り形状で形成する工程と、
水素エッチングにより、前記トレンチの内壁を丸め処理すると共に、前記ベース領域の表面の第２導電型炭化珪素をマイグレーションさせて前記トレンチの先端を埋め込むことで第２導電型のディープ層（９）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ構造の半導体スイッチング素子を備えたＳｉＣ半導体装置は、ＳｉＣの破壊電界強度がシリコンの１０倍あることから、シリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ゲート電極の下層に配置されるゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、絶縁破壊されてしまうという問題がある。この問題は、半導体スイッチング素子として、チャネル密度が高められるトレンチゲート構造のＭＯＳＦＥＴが適用される場合に顕著であり、トレンチゲート構造を構成するためのトレンチのコーナー部において、電界集中が生じてゲート絶縁膜が容易に破壊されてしまう。
【０００３】
このような問題を解決するものとして、特許文献１において、トレンチゲート構造を構成するトレンチの底部においてゲート絶縁膜を厚く構成することが提案されている。また、特許文献２において、トレンチゲート構造を構成するトレンチの底部（底面）より下方にｐ型不純物をイオン注入することでｐ型層を形成した構造が提案されている。さらに、特許文献２では、トレンチの長手方向に対して交差するようにｐ型ディープ層を配置し、ｐ型ディープ層の底部がトレンチの底部よりも深い位置となるようにする構造も提案されている。
【０００４】
このように、トレンチの底部においてゲート絶縁膜を厚くしたり、トレンチの底部にｐ型層を形成したり、ｐ型ディープ層を形成することで、トレンチの底部での電界集中を緩和でき、ゲート絶縁膜が破壊されることを防止することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−１９９７２４号公報
【特許文献２】特許第４６４０４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１、２で提案されている構造よりもさらに電界集中の緩和が行える構造が要望されている。また、上記のような構造のＳｉＣ半導体装置は製造工程が煩雑である。すなわち、特許文献１に示すＳｉＣ半導体装置の製造には、ゲート絶縁膜を厚くするためにＣＶＤ法などによって酸化膜を堆積する工程が必要となる。また、特許文献２に示すＳｉＣ半導体装置の製造には、トレンチの底部にｐ型層を形成するためにｐ型不純物をイオン注入したり、ｐ型ディープ層を形成するためにのみｐ型層をエピタキシャル成長する工程もしくはｐ型不純物をイオン注入する工程が必要になる。
【０００７】
本発明は上記点に鑑みて、より電界集中の緩和を行うことが可能な構造の半導体スイッチング素子を備えたＳｉＣ半導体装置を提供することを第１の目的とする。また、より簡素な製造方法によって、より電界集中の緩和を行うことが可能な構造の半導体スイッチング素子を備えたＳｉＣ半導体装置を製造できるようにすることを第２の目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、ゲート電極（８）への印加電圧を制御することでベース領域（３）のうちゲート電極と対向する部分の表面部に反転型のチャネル領域を形成し、ソース領域（４）およびドリフト層（２）を介して、ソース電極（１１）およびドレイン電極（１２）の間に電流を流すように構成された反転型の半導体スイッチング素子を有してなる炭化珪素半導体装置において、ベース領域よりも深く形成され、かつ、深くなるほど先細り形状とされた第２導電型のディープ層（９）を備えることを特徴とする。
【０００９】
このように、ベース領域よりも深くまで形成されたディープ層の先端が先細り形状となるようにしている。これにより、ブレークダウンが発生する際にはゲート絶縁膜の底部ではなくディープ層の先端位置で発生するようにでき、ゲート絶縁膜が破壊されることを防止することが可能となる。
【００１０】
このような構造は、請求項１に記載したトレンチゲート構造の半導体スイッチング素子が備えられるＳｉＣ半導体装置に適用されると好ましく、ディープ層がトレンチ（６）よりも深く形成されるようにすることで、上記効果を得ることができる。
【００１３】
請求項５に記載の発明では、半導体基板に対してトレンチを形成すると共に、該トレンチの底部の両コーナー部に該トレンチの底部から下方に突き出し、深くなるほど先細りとなるサブトレンチ（６ａ）を形成する工程と、水素エッチングにより、トレンチの内壁を丸め処理すると共に、ベース領域の表面の第２導電型炭化珪素をマイグレーションさせてサブトレンチ内を埋め込むことで第２導電型のディープ層を形成する工程と、を含んでいることを特徴としている。
【００１４】
このように、トレンチ形成時にサブトレンチを形成しておき、トレンチの内壁を丸め処理する際の水素エッチングによってディープ層が形成されるようにできる。これにより、従来に対して工程追加無しでトレンチの底部の両コーナー部にディープ層が備えられたＳｉＣ半導体装置を製造することができる。
【００１５】
請求項６に記載の発明では、半導体基板に対してトレンチを深くなるほど先細りとなる先細り形状で形成する工程と、水素エッチングにより、トレンチの内壁を丸め処理すると共に、ベース領域の表面の第２導電型炭化珪素をマイグレーションさせてトレンチの先端を埋め込むことで第２導電型のディープ層を形成する工程と、を含んでいることを特徴としている。
【００１６】
このように、トレンチ形成時にトレンチが先細り形状となるようにしておき、トレンチの内壁を丸め処理する際の水素エッチングによってディープ層が形成されるようにできる。これにより、従来に対して工程追加無しでトレンチの底部の両コーナー部にディープ層が備えられたＳｉＣ半導体装置を製造することができる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態にかかるトレンチゲート構造のｎチャネルタイプの反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図２】図１に示すＳｉＣ半導体装置に備えられたＭＯＳＦＥＴにおけるｐ型ディープ層９の頂点角度を示した断面図である。
【図３】ドレイン電圧として１２００Ｖを印加したときの頂点角度と電界強度との関係を示した図である。
【図４】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】本発明の第２実施形態にかかるトレンチゲート構造のｎチャネルタイプの反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図６】図５に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかるトレンチゲート構造のｎチャネルタイプの反転型のＭＯＳＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図８】図７に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる半導体スイッチング素子として、トレンチゲート構造のｎチャネルタイプの反転型のＭＯＳＦＥＴについて説明する。
【００２１】
図１に示すように、ＳｉＣ半導体装置には反転型のＭＯＳＦＥＴを形成してある。この図に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されることで、複数セルのＭＯＳＦＥＴが構成されている。具体的には、半導体基板にはＳｉＣからなるｎ+型基板１が用いられており、このｎ+型基板１に対してＭＯＳＦＥＴの各構成要素が形成されることでＭＯＳＦＥＴが構成されている。
【００２２】
ｎ+型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすることもできる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００２３】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００２４】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００２５】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、一方向を長手方向とし、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）とされたトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されており、ｎ+型ソース領域４およびｐ+型コンタクト層５はトレンチ６の長手方向に沿って延設されている。
【００２６】
トレンチ６の内壁面はゲート絶縁膜７にて覆われており、ゲート絶縁膜７の表面に形成されたドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極８により、トレンチ６内が埋め尽くされている。ゲート絶縁膜７は、トレンチ６の内壁面を熱酸化することで形成されており、ｐ型ベース領域３のうちｎ+型ソース領域４とｎ-型ドリフト層２の間に挟まれた部分の表面を含むトレンチ６の内壁面全面に形成され、その上にゲート電極８が配置されている。例えば、ゲート絶縁膜７の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。このようにして、トレンチゲート構造が構成されている。
【００２７】
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、ｐ型ディープ層９が形成されている。本実施形態の場合、ｐ型ディープ層９はトレンチ６から離間した位置に形成されており、深くなるほど先細りとなる尖った形状とされ、ｐ型ベース領域３と接続されることでｐ型ベース領域３と同電位に固定されている。
【００２８】
本実施形態の場合、ｐ型ディープ層９は、トレンチゲート構造の長手方向と同方向を長手方向とするライン状で断面三角形状とされ、トレンチゲート構造と平行に複数本が並べられることでストライプ状にレイアウトされている。このｐ型ディープ層９は、トレンチ６の底部よりも深く形成されており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされ、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16／ｃｍ3〜２．０×１０19／ｃｍ3とされている。
【００２９】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極８の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極８）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
【００３０】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００３１】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。まず、ゲート電極８にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１２に正の電圧を加えたとしても、ｎ型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１２との間に電流が流れない。
【００３２】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１２に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１２との間に電流が流れない。
【００３３】
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート絶縁膜７の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層９を備えた構造としているため、ｐ型ディープ層９とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜７に入り込み難くなる。そして、仮にブレークダウンが生じるとしても、ｐ型ディープ層９の最も深い先端位置において電界強度が最も高くなり、その場所で優先的にブレークダウンが生じるようにできる。したがって、ゲート絶縁膜７内での電界集中、特にゲート絶縁膜７のうちのトレンチ６の底部での電界集中を緩和することが可能になると共に、ブレークダウンが発生するとしてもゲート絶縁膜７の底部ではなくｐ型ディープ層９の先端位置で発生するようにできる。これにより、ゲート絶縁膜７が破壊されることを防止することが可能となる。
【００３４】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極８にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１２との間に電流を流すことができる。
【００３５】
以上説明したように、本実施形態のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置では、トレンチ６よりも深くまで形成されたｐ型ディープ層９の先端が先細り形状となるようにしている。これにより、ブレークダウンが発生する際にはゲート絶縁膜７の底部ではなくｐ型ディープ層９の先端位置で発生するようにでき、ゲート絶縁膜７が破壊されることを防止することが可能となる。
【００３６】
ｐ型ディープ層９の先端形状については、先細り形状になっていれば良いが、その先細りとなっている部分の頂点角度が９０°以下となるようにすると好ましい。すなわち、図２に示すようにｐ型ディープ層９の長手方向に対する垂直方向に切断したときのｐ型ディープ層９の両辺が成す角度を頂点角度としたときに、その角度と電界強度の関係を実験により調べたところ図３に示す結果となった。なお、この実験では、ｐ型ディープ層９の底部の曲率半径を５ｎｍとして計算している。
この図に示されるように、頂点角度が９０°以下のときにはドレイン電圧として１２００Ｖを印加したときのｐ型ディープ層９の先端位置での電界強度が４．０ＭＶ／ｃｍと高くなっていることが分かる。そして、頂点角度が９０°を超えると徐々にｐ型ディープ層９の先端位置での電界強度が低下していく。したがって、ｐ型ディープ層９の頂点角度が９０°以下となるようにすることで、ｐ型ディープ層９の先端位置での電界強度をより高くすることが可能となり、より確実にその場所でブレークダウンを生じさせることが可能となる。よって、より確実にゲート絶縁膜７が破壊されることを防止することが可能となる。
【００３７】
次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について、図４を参照して説明する。
【００３８】
〔図４（ａ）に示す工程〕
まず、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面に窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
【００３９】
〔図４（ｂ）、（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に例えば酸化膜などで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層９の形成予定領域においてマスク２０を開口させるもしくは凹ませる。このとき、マスク２０の開口部もしくは凹部の側面がテーパ形状となるようにする。凹部の側面がテーパ形状となるようにするには、異方性を落として等方的なエッチングによってマスク２０のパターニングを行えばよい。そして、このマスク２０を用いてエッチングを行い、ｎ-型ドリフト層２の表面に凹部２ａを形成する。このとき、凹部２ａはｐ型ディープ層９と同じように、深くなるほど先細りとなる尖った形状で形成される。
【００４０】
すなわち、エッチングによりマスク２０もＳｉＣに対して所定の選択比で除去されていくことになるが、マスク２０の開口部もしくは凹部の側面をテーパ形状としていることから、エッチングが進むに連れて開口面積が徐々に大きくなっていく。このため、エッチング初期にはエッチング面積が小さい状態になっているものの、エッチングが進むに連れてエッチング面積が大きくなり、最終的に本図に示されるように凹部２ａの形状は深くなるほど先細りとなる尖った形状になる。
【００４１】
なお、凹部２ａの先端ができるだけ尖った形状となるように、マスク２０の開口部を小さくするか、マスク２０に断面三角形状の凹部を形成しておくのが好ましい。しかしながら、凹部２ａの先端がある程度平面となって断面台形状となっていても、ブレークダウンが優先的にｐ型ディープ層９の先端位置において発生するようにできるため、上記効果を得ることができる。
【００４２】
〔図４（ｄ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ディープ層９を形成すると共にｐ型ベース領域３を形成する。
【００４３】
〔図４（ｅ）に示す工程〕
続いて、ｐ型ベース領域３の上に、ｎ+型ソース領域４をエピタキシャル成長させたのち、ＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
【００４４】
または、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスク（図示せず）を開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
【００４５】
そして、注入されたイオンを活性化することで、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
【００４６】
〔図４（ｆ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、エッチングマスク（図示せず）を成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いたエッチングを行ったのち、必要に応じて犠牲酸化工程を行ったり、水素エッチング工程を行うことで、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６を形成する。この後、エッチングマスクを除去する。
【００４７】
〔図４（ｇ）に示す工程〕
ゲート絶縁膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート絶縁膜７を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート絶縁膜７を形成する。続いて、ゲート絶縁膜７の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート絶縁膜７およびゲート電極８を残す。
【００４８】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１０を成膜したのち、層間絶縁膜１０をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極８に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１２を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
【００４９】
以上説明したように、ｐ型ディープ層９については、先にｎ-型ドリフト層２の表面に凹部２ａを形成しておいてからｐ型ベース層３をエピタキシャル成長させることで、ｐ型ベース層３の形成工程の際に同時に形成することができる。このため、ｐ型ベース領域３とｐ型ディープ層９の形成工程を共通化することが可能となり、製造工程の簡略化を図ることが可能となる。
【００５０】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５１】
図５に示すように、本実施形態では、トレンチゲート構造の下部において、トレンチ６の底面より下方に向かってｐ型ディープ層９が形成されるようにしている。ｐ型ディープ層９は、トレンチ６の両コーナー部に形成されており、深くなるほど先細りとなる尖った形状とされている。このような構造のｐ型ディープ層９としても、ブレークダウンが発生する際にはｐ型ディープ層９の先端において優先的にブレークダウンが発生するようにできる。このため、第１実施形態と同様の効果を得ることができる。
【００５２】
次に、図５に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について、図６を参照して説明する。ただし、この製造方法は、ｐ型ベース領域９の形成工程以外については、第１実施形態と同様であるため、第１実施形態と異なる部分のみ図６中に示してある。
【００５３】
〔図６（ａ）に示す工程〕
まず、第１実施形態に示した図４（ａ）に示す工程を行ったのち、図４（ｂ）、（ｃ）に示すようなｎ-型ドリフト層２の表面に凹部２ａを形成する工程を行うことなく、図４（ｄ）に示す工程のようにｎ-型ドリフト層２の上にｐ型ベース領域３を形成する。このとき、ｐ型ベース領域３をエピタキシャル成長によって形成することができるが、ｐ型不純物のイオン注入によって形成しても良い。続いて、図４（ｅ）に示す工程のように、ｎ+型ソース領域４を形成すると共にｐ+型コンタクト層５を形成する。
【００５４】
〔図６（ｂ）に示す工程〕
図４（ｆ）に示す工程のようにトレンチエッチングによってトレンチ６を形成する。このとき、トレンチ６の両コーナー部に例えば深さ０．１μｍのサブトレンチ６ａが形成されるようにする。トレンチエッチングにおいてサブトレンチ６ａが形成されることは一般的によく知られているため、そのようなエッチング条件を適用することで、サブトレンチ６ａを形成することができる。そして、トレンチ６のうち側壁近傍においてトレンチ６の中央位置よりもよりエッチング速度が大きくなるようなエッチング条件を採用すれば、よりサブトレンチ６ａが深く形成されるようにできる。
【００５５】
〔図６（ｃ）に示す工程〕
１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってトレンチ６の内壁面の丸め処理が行われ、トレンチ６の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。また、このときｐ型ベース領域３の表面のｐ型ＳｉＣがトレンチ６の底部にマイグレーションさせられる。これにより、サブトレンチ６ａ内にｐ型ＳｉＣが入り込み、トレンチ６の底部にｐ型ディープ層９が構成される。
【００５６】
この後は、第１実施形態で説明した図４（ｇ）以降の工程を行うことにより、図５に示したＭＯＳＦＥＴが完成する。このように、トレンチ６の形成時にサブトレンチ６ａが形成される条件で行った後、トレンチ６の内壁の丸め処理を兼ねた水素エッチングによってサブトレンチ６ａをｐ型ＳｉＣで埋め込んでｐ型ディープ層９を形成することができる。これにより、従来に対して工程追加無しで本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【００５７】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層９の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５８】
図７に示すように、本実施形態でも、トレンチゲート構造の下部において、トレンチ６の底面より下方に向かってｐ型ディープ層９が形成されるようにしている。ｐ型ディープ層９は、トレンチ６の中央部に形成されており、深くなるほど先細りとなる尖った形状とされている。このような構造のｐ型ディープ層９としても、ブレークダウンが発生する際にはｐ型ディープ層９の先端において優先的にブレークダウンが発生するようにできる。このため、第１実施形態と同様の効果を得ることができる。
【００５９】
次に、図７に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について、図８を参照して説明する。ただし、この製造方法は、ｐ型ベース領域９の形成工程以外については、第１実施形態と同様であるため、第１実施形態と異なる部分のみ図８中に示してある。
【００６０】
〔図８（ａ）に示す工程〕
まず、第２実施形態に示した図６（ａ）と同様の工程を行うことで、ｎ+型基板１の表面にｎ-型ドリフト層２およびｐ型ベース領域３を形成し、さらにｎ+型ソース領域４およびｐ+型コンタクト層５を形成する。
【００６１】
〔図８（ｂ）に示す工程〕
図４（ｆ）に示す工程のようにトレンチエッチングによってトレンチ６を形成する。このとき、トレンチ６の先端が先細り形状となるようにする。トレンチ６の先端が先細りとなるようにするには、トレンチエッチング時に、エッチング初期のときには異方性を落として等方的にエッチングを行い、その後は異方性を高めてエッチングを行うなどの手法を採用すれば良い。
【００６２】
〔図８（ｃ）に示す工程〕
１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを実施する。この水素エッチングによってトレンチ６の内壁面の丸め処理が行われ、トレンチ６の開口入口やコーナー部を丸められると共に、トレンチエッチングのダメージ除去が行われる。また、このときｐ型ベース領域３の表面のｐ型ＳｉＣがトレンチ６の底部にマイグレーションさせられる。これにより、トレンチ６の底部の先端の先細りとなった部分にｐ型ＳｉＣが入り込み、トレンチ６の底部にｐ型ディープ層９が構成される。
【００６３】
この後は、第１実施形態で説明した図４（ｇ）以降の工程を行うことにより、図７に示したＭＯＳＦＥＴが完成する。このように、トレンチ６の形成時にトレンチ６が先細り形状となる条件で行った後、トレンチ６の内壁の丸め処理を兼ねた水素エッチングによってトレンチ６の先端の先細りとなった部分にｐ型ＳｉＣで埋め込んでｐ型ディープ層９を形成することができる。これにより、従来に対して工程追加無しで本実施形態にかかるＳｉＣ半導体装置を製造することができる。
【００６４】
（他の実施形態）
上記各実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記各実施形態では、ゲート絶縁膜８の例として熱酸化による酸化膜を挙げたが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１２の形成工程に関しても、ソース電極１１の形成前などとしても構わない。
【００６５】
また、上記各実施形態において、ｐ型ディープ層９を断面三角形でトレンチゲート構造の長手方向と同方向を長手方向とするライン状に形成する場合について説明したが、必ずしもライン状である必要はない。例えば、ｐ型ディープ層９が三角錐、四角錐、六角錐のような多角錐形状であったり円錐形状であっても良いし、先端が平面となった三角錐台、四角錐台、六角錐台のような多角錐台形状であったり、円錐台形状であっても良い。その場合、凹部２ａを形成する際のマスク２０の開口部もしくは凹部を形成したいｐ型ディープ層９の形状に合わせた形（例えば三角錐であれば三角形）とし、各辺を構成する側面がテーパ状となるようにすればよい。
【００６６】
また、上記第１実施形態では、トレンチゲート構造の反転型のＭＯＳＦＥＴを例に挙げて説明したが、プレーナ型の反転型のＭＯＳＦＥＴに対しても上記第１実施形態の構造のｐ型ディープ層９を備えることができる。プレーナ型の反転型ＭＯＳＦＥＴの場合、ｎ+型ソース領域４とｎ-型ドリフト層２の間に挟まれた部分におけるｐ型ベース領域３の表面にゲート絶縁膜７が形成され、その上にゲート電極８が形成された構造となる。その場合、ｐ型ディープ層９がｐ型ベース領域３よりも深く形成され、かつ、深くなるほど先細りとなる形状になっていれば良い。
【００６７】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【符号の説明】
【００６８】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ+型コンタクト層
６    トレンチ
７    ゲート絶縁膜
８    ゲート電極
９    ｐ型ディープ層
１１  ソース電極
１２  ドレイン電極
【図１】
0005790573.tif 000002
【図２】
0005790573.tif 000003
【図３】
0005790573.tif 000004
【図４】
0005790573.tif 000005
【図５】
0005790573.tif 000006
【図６】
0005790573.tif 000007
【図７】
0005790573.tif 000008
【図８】
0005790573.tif 000009