(57)【特許請求の範囲】
【請求項１】
基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造装置であって、
前記基板について、前記基板の歪みを計測する計測部と、
少なくとも前記ソース電極および前記ドレイン電極の形成領域に、レーザ光を露光データに基づいて照射する露光部と、
少なくとも前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する吐出部と、
少なくとも前記ソース電極および前記ドレイン電極の配置情報を含む前記露光データを前記露光部に供給するとともに、前記配置情報を含む前記打滴データを前記吐出部に供給するデータ供給部と、
前記薄膜トランジスタのチャネル長を固定した状態で、前記基板の歪みに基づいて局所的なスケーリング処理を用いて前記露光データを補正する第１の補正データを作成する補正データ作成部とを有し、
前記第１の補正データに基づいて前記レーザ光を照射することを特徴とする薄膜トランジスタの製造装置。
【請求項２】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がラスター形式で表されるものであり、前記ラスター形式の前記露光データは、前記チャネル領域に相当する画素については、画素の削除および挿入がいずれも禁止されており、
前記補正データ作成部は、前記スケーリング処理の際、前記チャネル領域以外の領域に対して前記画素の削除および挿入のうち少なくとも一方を行って前記第１の補正データを作成する請求項１に記載の薄膜トランジスタの製造装置。
【請求項３】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がベクター形式で表されるものであり、前記ソース電極および前記ドレイン電極が１つのオブジェクトとされており、
前記補正データ作成部は、前記スケーリング処理の際、前記オブジェクトの代表値と、前記オブジェクトの相対位置を算出し、前記代表値に基づいてスケーリング演算を行い、スケーリング演算された代表値に対して前記オブジェクトの前記相対位置を加算し前記第１の補正データを作成する請求項１に記載の薄膜トランジスタの製造装置。
【請求項４】
さらに、前記レーザ光による露光時に前記基板に反応ガスを供給するガス供給部を有する請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造装置。
【請求項５】
基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造方法であって、
少なくとも前記ソース電極および前記ドレイン電極を形成する工程において、
前記基板について、前記基板の歪みを計測する工程と、
前記基板の歪みに基づいて、前記ソース電極および前記ドレイン電極の形成領域にレーザ光を照射するための露光データを補正する第１の補正データを作成する工程と、
前記第１の補正データに基づいて、前記形成領域にレーザ光を照射して前記形成領域を親液性にする工程と、
前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する工程とを有し、
前記第１の補正データは、前記薄膜トランジスタのチャネル長を固定した状態で、前記露光データを前記基板の歪みに基づいて局所的なスケーリング処理をすることにより作成されることを特徴とする薄膜トランジスタの製造方法。
【請求項６】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がラスター形式で表されるものであり、前記ラスター形式の前記露光データは、前記チャネル領域に相当する画素については、画素の削除および挿入がいずれも禁止されており、
前記第１の補正データは、前記スケーリング処理の際、前記チャネル領域以外の領域に対して前記画素の削除および挿入のうち少なくとも一方を行って作成される請求項５に記載の薄膜トランジスタの製造方法。
【請求項７】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がベクター形式で表されるものであり、前記ソース電極および前記ドレイン電極が１つのオブジェクトとされており、
前記第１の補正データは、前記スケーリング処理の際、前記オブジェクトの代表値と、前記オブジェクトの相対位置を算出し、前記代表値に基づいてスケーリング演算を行い、スケーリング演算された代表値に対して前記オブジェクトの前記相対位置を加算して作成される請求項５に記載の薄膜トランジスタの製造方法。
【請求項８】
さらに、前記レーザ光による露光時に前記基板に反応ガスを供給する請求項５〜７のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項９】
基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造方法をコンピュータにより実行させるプログラムであって、
少なくとも前記ソース電極および前記ドレイン電極を形成する際において、
前記基板について、前記基板の歪みを計測する手順と、
前記基板の歪みに基づいて、前記ソース電極および前記ドレイン電極の形成領域にレーザ光を照射するための露光データを補正する第１の補正データを作成する手順と、
前記第１の補正データに基づいて、前記形成領域にレーザ光を照射して前記形成領域を親液性にする手順と、
前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する手順とを有し、
前記第１の補正データの作成手順は、前記薄膜トランジスタのチャネル長を固定した状態で、前記露光データを前記基板の歪みに基づいて局所的なスケーリング処理をする手順を有することを特徴とするプログラム。
【請求項１０】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がラスター形式で表されるものであり、前記ラスター形式の前記露光データは、前記チャネル領域に相当する画素については、画素の削除および挿入がいずれも禁止されており、
前記第１の補正データの作成手順は、前記スケーリング処理の際、前記チャネル領域以外の領域に対して前記画素の削除および挿入のうち少なくとも一方を行う手順を有する請求項９に記載のプログラム。
【請求項１１】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がベクター形式で表されるものであり、前記ソース電極および前記ドレイン電極が１つのオブジェクトとされており、
前記第１の補正データの作成手順は、前記スケーリング処理の際、前記オブジェクトの代表値と、前記オブジェクトの相対位置を算出し、前記代表値に基づいてスケーリング演算を行い、スケーリング演算された代表値に対して前記オブジェクトの前記相対位置を加算する手順を有する請求項９に記載のプログラム。
【請求項１２】
さらに、前記レーザ光による露光時に前記基板に反応ガスを供給する手順を有する請求項９〜１１のいずれか１項に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フレキシブルな基板を用いて薄膜トランジスタを形成する薄膜トランジスタの製造装置およびその製造方法、ならびに薄膜トランジスタを製造するためのプログラムに関し、特に、高い精度でフレキシブルな基板に薄膜トランジスタを形成することができる薄膜トランジスタの製造装置およびその製造方法、ならびに薄膜トランジスタを製造するためのプログラムに関する。
【背景技術】
【０００２】
近年、インクジェット方式の液体吐出ヘッド（インクジェットヘッド）を用いて、基板上に電気配線パターン、マスクパターンなどの微細パターンを形成する技術が注目されている。この場合、例えば、金属粒子または樹脂粒子を拡散させた液体をインクジェットヘッドから打滴してパターンを描画し、加熱等により硬化させて、電気配線パターンが形成される。インクジェット方式を用いたパターンの描画における課題として、基板上に着弾した複数の液滴が合一することにより発生するバルジ（集まり）の発生、または液滴の飛翔方向ズレ又は基板上に着弾した液滴の移動より生じるジャギーの発生等によるインクのにじみがある。これを解決するための方法が提案されている（例えば、非特許文献１）。
非特許文献１は、フォトリソグラフィー技術を応用して、基板の表面エネルギーを部分的に変えてからインクジェット法を用いて液滴を打滴することで、正確に細かいパターンを描画する手法を開示している。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】「フレキシブル電気泳動表示用全印刷有機ＴＦＴアレイ」（株式会社リコー、鈴木幸栄著、月刊ディスプレイ  ’１０  ５月号、３５ページ〜４０ページ）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、非特許文献１に開示された手法は、事前にフォトマスクが必要であり、基板とのアライメント工程が必須である。さらに、基板の変形（歪み）にフォトマスクを対応させることができないため、基板の変形等に対して表面エネルギーを変化させる処理を追従させることができない。そのために、基板の変形等に起因して描画されたパターンがずれてしまう問題などが生じる。
さらには、基板の変形等に対応するためには、複数のマスクを用意しておく必要があり、コストが嵩むとともに、管理等も煩雑になるという問題がある。
【０００５】
ここで、薄膜トランジスタ（ＴＦＴ）のドレイン電流Ｉｄは、下記の式で表される。
Ｉｄ＝（１／２）（Ｗ／Ｌ）ｕ・Ｃ（Ｖｇ−Ｖｔ）２
但し、Ｗはチャネル幅、Ｌはチャネル長、ｕは移動度、Ｃは絶縁膜の単位面積あたりの静電容量、Ｖｇはゲート・ソース間電圧、Ｖｔは閾値電圧である。
【０００６】
薄膜トランジスタにおいて、チャネル長Ｌを、仮に４μｍとすると、チャネル長Ｌが１μｍ増加した場合、ドレイン電流が５％低下する。このため、例えば、薄膜トランジスタをＬＣＤ等に用いた場合、輝度のバラツキを抑えるためには画素電極に接続されるソース・ドレイン間の距離、すなわち、チャネル長Ｌを一定にすることが求められる。
これに対して、薄膜トランジスタをＰＥＴまたはＰＥＮ等のフレキシブルな基板（支持体）上に形成する場合、これらＰＥＴおよびＰＥＮの伸縮率は１００ｐｐｍ程度である。このような基板（支持体）上に薄膜トランジスタを形成するには、良好な位置あわせを実現する必要があり、このためには、露光パターンのスケーリングが必要となる。
【０００７】
薄膜トランジスタがボトムゲート構造では、下位層に形成されたボトムゲートの位置あわせのため、アライメントマークからスケーリング倍率を算出して、ソース電極・ドレイン電極のパターンをスケーリングする必要がある。一方、薄膜トランジスタがトップゲート構造では、最終仕上がり寸法に合うように、最下層に形成されたソース電極・ドレイン電極をスケーリングする必要がある。
従来のスケーリング処理では、適当な位置への画素データの挿入または削除にて行なわれるが、この挿入または削除の位置がソース・ドレイン間（チャネル領域）である場合には、チャネル長の異なる箇所が発生する可能性がある。このため、ＬＣＤ等において、輝度のバラツキを抑えることができないという可能性もある。
【０００８】
本発明の目的は、前記従来技術に基づく問題点を解消し、フレキシブルな基板を用いても、高い精度で薄膜トランジスタを形成することができる薄膜トランジスタの製造装置およびその製造方法、ならびにプログラムを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の第１の態様は、基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造装置であって、前記基板について、前記基板の歪みを計測する計測部と、少なくとも前記ソース電極および前記ドレイン電極の形成領域に、レーザ光を露光データに基づいて照射する露光部と、少なくとも前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する吐出部と、少なくとも前記ソース電極および前記ドレイン電極の配置情報を含む前記露光データを前記露光部に供給するとともに、前記配置情報を含む前記打滴データを前記吐出部に供給するデータ供給部と、前記薄膜トランジスタのチャネル長を固定した状態で、前記基板の歪みに基づいて局所的なスケーリング処理を用いて前記露光データを補正する第１の補正データを作成する補正データ作成部とを有し、前記第１の補正データに基づいて前記レーザ光を照射することを特徴とする薄膜トランジスタの製造装置を提供するものである。
【００１０】
本発明の第２の態様は、基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造装置であって、前記基板について、前記基板のスケーリング値を取得する計測部と、少なくとも前記ソース電極および前記ドレイン電極の形成領域に、レーザ光を露光データに基づいて照射する露光部と、少なくとも前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する吐出部と、少なくとも前記ソース電極および前記ドレイン電極の配置情報を含む前記露光データを前記露光部に供給するとともに、前記配置情報を含む前記打滴データを前記吐出部に供給するデータ供給部と、前記薄膜トランジスタのチャネル長を固定した状態で、前記スケーリング値を用いたスケーリング処理により前記露光データを補正する第１の補正データを作成する補正データ作成部とを有し、前記第１の補正データに基づいて前記レーザ光を照射することを特徴とする薄膜トランジスタの製造装置を提供するものである。
【００１１】
なお、基板の歪みに基づく局所的なスケーリング処理とは、スケーリング処理に、基板の各領域における歪みを用いることである。基板の上部の歪み、基板の下部の歪みでは、スケーリング値が異なることがあることによる。また、スケーリング値を用いたスケーリング処理とは、局所的なスケーリング値ではなく、基板全体の平均スケーリング値を用いたスケーリング処理のことである。
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がラスター形式で表されるものであり、前記ラスター形式の前記露光データは、前記チャネル領域に相当する画素については、画素の削除および挿入がいずれも禁止されており、前記補正データ作成部は、前記スケーリング処理の際、前記チャネル領域以外の領域に対して前記画素の削除および挿入のうち少なくとも一方を行って前記第１の補正データを作成することが好ましい。
【００１２】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がベクター形式で表されるものであり、前記ソース電極および前記ドレイン電極が１つのオブジェクトとされており、前記補正データ作成部は、前記スケーリング処理の際、前記オブジェクトの代表値と、前記オブジェクトの相対位置を算出し、前記代表値に基づいてスケーリング演算を行い、スケーリング演算された代表値に対して前記オブジェクトの前記相対位置を加算し前記第１の補正データを作成することが好ましい。
さらに、前記レーザ光による露光時に前記基板に反応ガスを供給するガス供給部を有することが好ましい。
【００１３】
さらに、前記データ供給部は、前記ゲート電極の配置情報を含む露光データを前記露光部に供給するとともに、前記ゲート電極の配置情報を含む前記打滴データを前記吐出部に供給するものであり、前記露光部は、前記ゲート電極の形成領域に前記レーザ光を前記ゲート電極の露光データに基づいて照射するものであり、前記吐出部は、前記レーザ光で露光された前記ゲート電極の前記形成領域に前記ゲート電極となる液滴を、前記ゲート電極の打滴データに基づいて打滴するものであり、前記補正データ作成部は、前記基板の歪みに基づく局所的なスケーリング処理により前記ゲート電極の露光データを補正する第２の補正データを作成するものであり、前記第２の補正データに基づいて前記レーザ光を照射することが好ましい。
【００１４】
さらにまた、前記データ供給部は、前記半導体層の配置情報を含む露光データを前記露光部に供給するとともに、前記半導体層の配置情報を含む前記打滴データを前記吐出部に供給するものであり、前記露光部は、前記半導体層の形成領域に前記レーザ光を前記半導体層の露光データに基づいて照射するものであり、前記吐出部は、前記レーザ光で露光された前記半導体層の前記形成領域に前記半導体層となる液滴を前記半導体層の打滴データに基づいて打滴するものであり、前記補正データ作成部は、前記基板の歪みに基づく局所的なスケーリング処理により前記半導体層の露光データを補正する第３の補正データを作成するものであり、前記第３の補正データに基づいて前記レーザ光を照射することが好ましい。
【００１５】
本発明の第３の態様は、基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造方法であって、少なくとも前記ソース電極および前記ドレイン電極を形成する工程において、前記基板について、前記基板の歪みを計測する工程と、前記基板の歪みに基づいて、前記ソース電極および前記ドレイン電極の形成領域にレーザ光を照射するための露光データを補正する第１の補正データを作成する工程と、前記第１の補正データに基づいて、前記形成領域にレーザ光を照射して前記形成領域を親液性にする工程と、前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する工程とを有し、前記第１の補正データは、前記薄膜トランジスタのチャネル長を固定した状態で、前記露光データを前記基板の歪みに基づいて局所的なスケーリング処理をすることにより作成されることを特徴とする薄膜トランジスタの製造方法を提供するものである。
【００１６】
本発明の第４の態様は、基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造方法であって、少なくとも前記ソース電極および前記ドレイン電極を形成する工程において、前記基板について、前記基板のスケーリング値を取得する工程と、前記基板のスケーリング値に基づいて、前記ソース電極および前記ドレイン電極の形成領域にレーザ光を照射するための露光データを補正する第１の補正データを作成する工程と、前記第１の補正データに基づいて、前記形成領域にレーザ光を照射して前記形成領域を親液性にする工程と、前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する工程とを有し、前記第１の補正データは、前記薄膜トランジスタのチャネル長を固定した状態で、前記露光データを前記スケーリング値を用いてスケーリング処理をすることにより作成されることを特徴とする薄膜トランジスタの製造方法を提供するものである。
【００１７】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がベクター形式で表されるものであり、前記ソース電極および前記ドレイン電極が１つのオブジェクトとされており、前記第１の補正データは、前記スケーリング処理の際、前記オブジェクトの代表値と、前記オブジェクトの相対位置を算出し、前記代表値に基づいてスケーリング演算を行い、スケーリング演算された代表値に対して前記オブジェクトの前記相対位置を加算して作成されることが好ましい。
さらにまた、さらに、前記レーザ光による露光時に前記基板に反応ガスを供給することが好ましい。
【００１８】
さらに、前記ゲート電極を形成する工程において、前記基板について、前記基板の歪みを計測する工程と、前記基板の歪みに基づいて、前記ゲート電極の形成領域にレーザ光を照射するための露光データを補正する第２の補正データを作成する工程と、前記ゲート電極の前記形成領域に前記レーザ光を、前記第２の補正データに基づいて照射して前記ゲート電極の形成領域を親液性にする工程と、前記レーザ光で露光された前記ゲート電極の前記形成領域に、前記ゲート電極となる液滴を、打滴データに基づいて打滴する工程とを有し、前記第２の補正データは、前記基板の歪みに基づいて、前記ゲート電極の露光データを局所的なスケーリング処理をすることにより作成されることが好ましい。
【００１９】
さらに、前記半導体層を形成する工程において、前記基板について、前記基板の歪みを計測する工程と、前記基板の歪みに基づいて、前記半導体層の形成領域にレーザ光を照射するための露光データを補正する第３の補正データを作成する工程と、前記半導体層の前記形成領域に前記レーザ光を、前記第３の補正データに基づいて照射して前記半導体層の形成領域を親液性にする工程と、前記レーザ光で露光された前記半導体層の前記形成領域に、前記半導体層となる液滴を、打滴データに基づいて打滴する工程とを有し、前記第３の補正データは、前記基板の歪みに基づいて、前記半導体層の露光データを局所的なスケーリング処理をすることにより作成されることが好ましい。
【００２０】
本発明の第５の態様は、基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造方法をコンピュータにより実行させるプログラムであって、少なくとも前記ソース電極および前記ドレイン電極を形成する際において、前記基板について、前記基板の歪みを計測する手順と、前記基板の歪みに基づいて、前記ソース電極および前記ドレイン電極の形成領域にレーザ光を照射するための露光データを補正する第１の補正データを作成する手順と、前記第１の補正データに基づいて、前記形成領域にレーザ光を照射して前記形成領域を親液性にする手順と、前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する手順とを有し、前記第１の補正データの作成手順は、前記薄膜トランジスタのチャネル長を固定した状態で、前記露光データを前記基板の歪みに基づいて局所的なスケーリング処理をする手順を有することを特徴とするプログラムを提供するものである。
【００２１】
本発明の第６の態様は、基板上にゲート電極、ゲート絶縁層、チャネル層として機能する半導体層、ソース電極およびドレイン電極が少なくとも設けられた薄膜トランジスタの製造方法をコンピュータにより実行させるプログラムであって、少なくとも前記ソース電極および前記ドレイン電極を形成する際において、前記基板について、前記基板のスケーリング値を取得する手順と、前記スケーリング値に基づいて、前記ソース電極および前記ドレイン電極の形成領域にレーザ光を照射するための露光データを補正する第１の補正データを作成する手順と、前記第１の補正データに基づいて、前記形成領域にレーザ光を照射して前記形成領域を親液性にする手順と、前記レーザ光で露光された前記ソース電極および前記ドレイン電極の前記形成領域に、前記ソース電極および前記ドレイン電極となる液滴を、打滴データに基づいて打滴する手順とを有し、前記第１の補正データの作成手順は、前記薄膜トランジスタのチャネル長を固定した状態で、前記露光データを前記スケーリング値を用いてスケーリング処理をする手順を有することを特徴とするプログラムを提供するものである。
【００２２】
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がラスター形式で表されるものであり、前記ラスター形式の前記露光データは、前記チャネル領域に相当する画素については、画素の削除および挿入がいずれも禁止されており、前記第１の補正データの作成手順は、前記スケーリング処理の際、前記チャネル領域以外の領域に対して前記画素の削除および挿入のいずれかを行う手順を有することが好ましい。
前記露光データは、前記ソース電極および前記ドレイン電極の配置情報がベクター形式で表されるものであり、前記ソース電極および前記ドレイン電極が１つのオブジェクトとされており、前記第１の補正データの作成手順は、前記スケーリング処理の際、前記オブジェクトの代表値と、前記オブジェクトの相対位置を算出し、前記代表値に基づいてスケーリング演算を行い、スケーリング演算された代表値に対して前記オブジェクトの前記相対位置を加算する手順を有することが好ましい。
【００２３】
さらに、前記レーザ光による露光時に前記基板に反応ガスを供給する手順を有することが好ましい。
さらに、前記ゲート電極を形成する手順を有し、前記ゲート電極を形成する手順においては、前記基板について、前記基板の歪みを計測する手順と、前記基板の歪みに基づいて、前記ゲート電極の形成領域にレーザ光を照射するための露光データを補正する第２の補正データを作成する手順と、前記ゲート電極の前記形成領域に前記レーザ光を、前記第２の補正データに基づいて照射して前記ゲート電極の形成領域を親液性にする手順と、前記レーザ光で露光された前記ゲート電極の前記形成領域に、前記ゲート電極となる液滴を、打滴データに基づいて打滴する手順とを有し、前記第２の補正データの作成手順は、前記基板の歪みに基づいて、前記ゲート電極の露光データを局所的なスケーリング処理をする手順を有することが好ましい。
【００２４】
さらに、前記半導体層を形成する手順を有し、前記半導体層を形成する手順においては、前記基板について、前記基板の歪みを計測する手順と、前記基板の歪みに基づいて、前記半導体層の形成領域にレーザ光を照射するための露光データを補正する第３の補正データを作成する手順と、前記半導体層の前記形成領域に前記レーザ光を、前記第３の補正データに基づいて照射して前記半導体層の形成領域を親液性にする手順と、前記レーザ光で露光された前記半導体層の前記形成領域に、前記半導体層となる液滴を、打滴データに基づいて打滴する手順とを有し、前記第３の補正データの作成手順は、前記基板の歪みに基づいて、前記半導体層の露光データを局所的なスケーリング処理をする手順を有することが好ましい。
【発明の効果】
【００２５】
本発明によれば、フレキシブルな基板を用いても、チャネル長の変動を抑制することができ、高い精度で薄膜トランジスタを形成することができる。これにより、薄膜トランジスタをディスプレイに適用した場合、各画素のドレイン電流値のバラツキを軽減することができ、結果として輝度バラツキを軽減することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態に係る薄膜トランジスタの製造装置を示す模式図である。
【図２】（ａ）は、薄膜トランジスタの形成領域を示す模式図であり、（ｂ）は、薄膜トランジスタの形成領域における座標を示す模式図である。
【図３】本発明の実施形態の薄膜トランジスタの露光部の構成を示す模式図である。
【図４】図１に示す薄膜トランジスタの製造装置による改質処理を説明するための模式図である。
【図５】（ａ）および（ｂ）は、打滴後のインク滴の形状変化を示す模式図である。
【図６】図１に示す薄膜トランジスタの製造装置により製造される薄膜トランジスタのゲート電極と、ソース電極・ドレイン電極との配置の一例を示す模式図である。
【図７】（ａ）は、本発明の実施形態の薄膜トランジスタの設計上の大きさを示す模式図であり、（ｂ）は、スケーリング処理によるチャネル長の変化の一例を示す模式図であり、（ｃ）は、本発明の実施形態の薄膜トランジスタの製造方法によるスケーリング処理の結果を示す模式図である。
【図８】本発明の実施形態の薄膜トランジスタの製造方法によるスケーリング処理を説明するための模式図である。
【図９】本発明の実施形態の薄膜トランジスタの製造方法を示すフローチャートである。
【図１０】（ａ）〜（ｉ）は、本発明の実施形態の薄膜トランジスタの製造方法を工程順に示す模式的断面図である。
【図１１】（ａ）は、本発明の実施形態の薄膜トランジスタの設計上の大きさを示す模式図であり、（ｂ）は、他のスケーリング処理によるチャネル長の変化の一例を示す模式図であり、（ｃ）は、本発明の実施形態の薄膜トランジスタの製造方法による他のスケーリング処理の結果を示す模式図である。
【発明を実施するための形態】
【００２７】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の薄膜トランジスタの製造装置およびその製造方法、ならびにプログラムを詳細に説明する。
図１は、本発明の実施形態に係る薄膜トランジスタの製造装置を示す模式図である。
【００２８】
図１に示す薄膜トランジスタ製造装置１０（以下、単に、製造装置１０という）は、長尺の基板Ｚを連続して搬送方向Ｄに搬送しつつ、各種の処理を行うロール・ツー・ロール方式のものである。
この製造装置１０は、長尺な基板Ｚを供給する供給室１２と、長尺な基板Ｚの歪みを計測する計測室１４と、所定のパターンを形成するための改質室１６と、所定のパターンを形成するためのパターン形成室１８と、パターン形成された長尺な基板Ｚを巻き取る巻取り室２０と、入力部３０、描画データ作成部３２と、制御部３４と、記憶部３５と、アライメント検出部３６と、第１の画像処理部３８と、第２の画像処理部４０とを有する。制御部３４により、製造装置１０における各構成部の動作が制御される。
また、製造装置１０においては、供給室１２、計測室１４、改質室１６、パターン形成室１８、巻取り室２０を区画する壁には、それぞれ基板Ｚが通過するスリット状の開口が形成されている。
【００２９】
供給室１２は、長尺な基板Ｚを送り出す部位であり、基板Ｚが巻き回してなる基板ロールが取り付けられる回転軸４２、およびガイドローラ４４が設けられている。
回転軸４２は、基板ロールから基板Ｚを連続的に送り出すものである。基板ロールは、例えば、反時計回りに基板Ｚが巻回されている。
回転軸４２は、例えば、モータ（図示せず）が接続されている。このモータによって基板ロールから基板Ｚを巻き戻す方向に回転されて、本実施形態では、反時計回りに回転されて、基板Ｚが連続的に送り出される。
【００３０】
ガイドローラ４４は、基板Ｚを所定の搬送経路で計測室１４に案内するものである。このガイドローラ４４は、公知のガイドローラにより構成される。
本実施形態の製造装置１０において、ガイドローラ４４は、駆動ローラまたは従動ローラでもよい。また、ガイドローラ４４は、基板Ｚの搬送時における張力を調整するテンションローラとして作用するローラであってもよい。
【００３１】
巻取り室２０は、後述するように、パターン形成室１８で、所定のパターンが形成された基板Ｚを巻き取る部位であり、巻取り軸４６、およびガイドローラ４８が設けられている。
【００３２】
巻取り軸４６は、所定のパターンが形成された基板Ｚをロール状に、例えば、反時計回りに巻き取るものである。この巻取り軸４６は、例えば、モータ（図示せず）が接続されている。このモータにより巻取り軸４６が回転されて基板Ｚが巻き取られる。
【００３３】
ガイドローラ４８は、先のガイドローラ４４と同様に、パターン形成室１８から搬送された基板Ｚを、所定の搬送経路で巻取り軸３８に案内するものである。このガイドローラ４８は、公知のガイドローラにより構成される。なお、供給室１２のガイドローラ４４と同様に、ガイドローラ４８も、駆動ローラまたは従動ローラでもよい。また、ガイドローラ４８は、テンションローラとして作用するローラであってもよい。
【００３４】
計測室１４は、基板Ｚの歪みを検出する部位である。この計測室１４には、基板Ｚの歪みを検出する歪みセンサ５０が設けられている。また、歪みセンサ５０は、アライメント検出部３６に接続されている。歪みセンサ５０とアライメント検出部３６とにより計測部を構成する。
【００３５】
歪みセンサ５０は、ＬＤ（半導体レーザ）またはＬＥＤ等の光源と、ＣＭＯＳ、ＣＣＤなどの撮像素子とを備える光学式のものが用いられる。
歪みセンサ５０は、図２（ａ）に示すように、基板Ｚの矩形状のトランジスタ形成領域Ｓの外縁部の４隅に予め設けられているアライメントマークＭを撮像し、例えば、４つのアライメントマークＭの画像データを得る。４つのアライメントマークＭの画像データを組として、アライメント検出部３６に出力する。
なお、本実施形態では、図２（ｂ）に示すように、トランジスタ形成領域Ｓにおいて、搬送方向Ｄと平行な方向をｙ方向とし、このｙ方向におけるスクリーニング値をｋｙとする。また、搬送方向Ｄと直交する方向をｘ方向とし、このｘ方向におけるスクリーニング値をｋｘとする。
【００３６】
アライメント検出部３６は、歪みセンサ５０で得られた各アライメントマークＭの画像データに基づいて、例えば、アライメントマークＭの大きさ、向き、およびアライメントマークＭ間の距離等を算出し、アライメントマークＭの大きさ、配置位置等の設計値と比較することにより、基板Ｚの歪み情報を作成するものである。基板Ｚの歪み情報は、例えば、基板Ｚの伸縮の方向および基板Ｚの伸縮量である。この基板Ｚの歪み情報が、それぞれ第１の画像処理部３８および第２の画像処理部４０に出力される。なお、後述するように、第１の画像処理部３８および第２の画像処理部４０においては、基板Ｚの歪み情報に基づいて、露光用の補正データおよび打滴用の補正データを作成する。
【００３７】
本発明において、基板Ｚ自体の歪みとしては、４つのアライメントマークＭで囲まれるトランジスタ形成領域Ｓが、搬送方向Ｄに伸縮していること、搬送方向Ｄと直交する方向に伸縮していること、回転していること、さらには既定の大きさよりも拡大または縮小されていること、および台形状に歪んでいること等である。
【００３８】
なお、歪みセンサ５０によるアライメントマークＭの撮像方式は、特に限定されるものではなく、例えば、歪みセンサ５０を二次元的に移動させながら、固定された基板ＺのアライメントマークＭを撮像する形態、基板Ｚを移動させながら、基板ＺのアライメントマークＭを撮像する方式等がある。
【００３９】
改質室１６は、後述するように、基板Ｚに形成された、電気絶縁性を有し、かつ親疎水性を変えることができるもの（親疎水変換材料）で形成された絶縁膜に改質処理を施す部位である。この改質室１６には、露光部５２と、ガス供給部５４とが設けられている。露光部５２は、第１の画像処理部３８に接続されている。ガス供給部５４には配管５４ａが設けられている。
【００４０】
図３に示すように、露光部５２は、基板Ｚに設けられた上述の絶縁膜に対して、例えば、パターンを形成する領域（以下、パターン形成領域という）にレーザ光Ｂを照射するものである。この露光部５２は、駆動部５２ａ、レーザ発振器５２ｂ、シャッター機構５２ｃ、コリメートレンズ５２ｄ、レーザ光Ｂの光束を調整するレンズ系５２ｅ、露光対象面に必要なスポット径のレーザ光Ｂを照射するための先端光学系（ミラー、レンズ等）５２ｆを有する。
【００４１】
露光部５２は、基板Ｚの搬送方向Ｄと直交する方向に露光部５２を走査させて、例えば、パターン形成領域のうち、同方向における一回の走査で改質処理が可能な領域について改質処理を実行する。この走査方向における一回の改質処理が終了すると、基板Ｚを搬送方向Ｄに所定量移動させて、同じパターン形成領域の次の領域について改質処理を実行し、この動作を繰り返すことで、パターン形成領域の全てに改質処理を施すシリアル方式が用いられる。
なお、露光部５２において、レーザ光Ｂを走査する走査光学部（図示せず）を設け、改質処理に際して、露光部５２を走査させることなく、レーザ光Ｂを走査させてもよい。
また、露光部５２において、基板Ｚの搬送方向Ｄと直交する幅方向について、多数のレーザ光Ｂを照射可能とした構成でもよい。
【００４２】
露光部５２においては、レーザ光Ｂとして、例えば、波長が３００（ｎｍ）、３６５（ｎｍ）、４０５（ｎｍ）などの紫外線領域又は可視光領域のレーザ光、更には赤外光領域のレーザ光が用いられる。レーザ光の出力としては、１０〜数百（ｍＪ／ｃｍ２）、レーザ光Ｂの径（ビームスポット径）は、後述する吐出部５６から吐出されるインク滴５６ａよりも小さく、例えば、１〜２μｍである。
また、露光部５２においては、上述のレーザ光を照射することができれば、半導体レーザ、固体レーザ、液体レーザ、気体レーザなど様々のものを用いることができる。
【００４３】
ガス供給部５４は、基板Ｚのパターン形成領域に改質処理のための反応ガスを、同じく改質処理のためにレーザ光Ｂを照射する際に供給するものである。ガス供給部５４により、基板Ｚにおける反応ガスの濃度（充填量）等も調整される。
ガス供給部５４には、基板Ｚに反応ガスを供給するため、配管５４ａが設けられている。配管５４ａを通して基板Ｚに反応ガスが供給される。また、ガス供給部５４は、制御部３４に接続されており、この制御部３４により反応ガスの供給量、供給タイミング等が制御される。
反応ガスとしては、例えば、酸素を含むもの、窒素を含むもの、またはＣＦ２ガス、ＣＦ４ガス等のフッ素系ガスを含むものが用いられる。
なお、ガス供給部５４において、複数の反応ガスを選択的に改質室１６内に充填可能に構成されている場合、必要に応じて、改質室１６内から反応ガスの排出、および基板Ｚへの供給が適宜行われる。
【００４４】
ここで、後述する吐出部５６から吐出されるインク滴５６ａが基板Ｚのパターン形成領域に付着し、このパターン形成領域以外に付着しないようにするための改質処理としては、インク滴５６ａの特性に応じて、例えば、親液処理、撥液処理がある。
本実施形態においては、改質処理に用いられる反応ガスを切り換えることで、親液処理と撥液処理とを選択的に切換可能である。例えば、ガス供給部５４から酸素を含む反応ガス、または窒素を含む反応ガスが、基板Ｚに供給された状態で基板Ｚにレーザ光Ｂが照射されると、レーザ光Ｂが照射された基板Ｚのパターン形成領域は、レーザ光Ｂが照射されていない非照射領域よりも高い親液性となる。
【００４５】
一方、フッ素系ガスが基板Ｚに供給された状態で基板Ｚのパターン形成領域にレーザ光Ｂが照射されると、レーザ光Ｂが照射された基板Ｚのパターン形成領域はレーザ光Ｂが照射されていない非照射領域よりも高い撥液性となる。
なお、「高い親液性」を有する状態とは、基板Ｚのパターン形成領域に対する液滴の接触角が相対的に小さい状態のことであり、「高い撥液性」を有する状態とは、基板Ｚのパターン形成領域に対する液滴の接触角が相対的に大きい状態のことである。
【００４６】
露光部５２によるレーザ光Ｂは、例えば、図４に示す照射部１５０のように、基板Ｚのパターン形成領域Ｅにだけ、このパターン形成領域Ｅを隙間なく、かつ埋めつくすように照射される。レーザ光Ｂによる照射部１５０の露光径（露光幅）Ｄｂは、後述するインク滴５６ａの直径Ｄｄよりも十分に小さく、レーザ光Ｂによる照射部１５０の露光ピッチＰｂは、インク滴５６ａのドットピッチＰｄよりも十分に小さい。図４に示すインク滴５６ａの直径Ｄｄは、レーザ光Ｂの露光径Ｄｂの１０倍である。また、インク滴５６ａのドットピッチＰｄは、照射部１５０の露光ピッチＰｂの１０倍である。つまり、インク滴５６ａによるドット解像度は、レーザ光Ｂの改質解像度の１／１０である。改質解像度をドット解像度の１０倍以上とし、より細かくすることが好ましい。
なお、図４には、隣接するインク滴５６ａが重ならないが接触するように打滴する形態を示しているが、隣接するインク滴５６ａの一部が重なるように打滴してもよい。
上述のレーザ光Ｂの照射と反応ガスにより、基板Ｚのパターン形成領域Ｅが、例えば、親液性または撥液性に改質される。
【００４７】
上述のように、インク滴５６ａ（ドット）の解像度よりも改質の解像度を十分に大きくすることにより、インク滴５６ａの着弾位置のずれが，改質の解像度のオーダーに応じて補正される。したがって、インク滴５６ａの定着位置の精度が改質の解像度のオーダーとなり、改質処理が施されない場合よりも十分に高くなり、インク滴５６ａの位置ずれに起因するジャギーやバルジの発生が抑制される。また、改質処理が施された領域はインク滴５６ａの定着性（基板Ｚとインク滴５６ａとの間の接合性能）が高くなっているので、インク滴５６ａは改質の解像度にならって定着し、仮にジャギーが発生したとしてもそのジャギーは程度が小さいものである。
【００４８】
パターン形成室１８は、改質処理後のパターン形成領域にインク滴５６ａを打滴し、パターンを形成するものである。このパターン形成室１８には、吐出部５６が設けられている。
吐出部５６は、形成するＴＦＴの各構成部（ゲート電極、半導体層、ソース電極・ドレイン電極）の形成に用いられる各種のインク等が打滴可能なインクジェットヘッド（図示せず）と、このインクジェットヘッドからインク滴５６ａを打滴するためのドライバ（図示せず）とを有する。このドライバが第２の画像処理部４０に接続されている。
インクジェットヘッドの構成としては、形成するＴＦＴの各構成部（ゲート電極、半導体層、ソース電極・ドレイン電極）の形成に用いられる各種のインク等を吐出することができれば、特に限定されるものではなく、ピエゾ式、サーマル方式など適宜利用可能である。また、インクジェットヘッドには、シリアルタイプまたはフルラインタイプを用いることができる。なお、吐出部５６から吐出されるインク滴５６ａの大きさは、例えば、１０〜１００μｍである。
本実施形態においては、改質処理（親液処理）後の基板Ｚのパターン形成領域Ｅに、例えば、銀インク又は銅インクを打滴した場合、図５（ａ）に示すように、着弾直後のインク滴５６ａは半球形状を有しているが、時間経過とともに中心から放射状に濡れ広がり、直径が大きくなるとともに高さが低くなる。この場合、例えば、着弾時のインク滴５６ａの直径は３０μｍであり、濡れ広がって安定したインク滴５６ａの直径は５０μｍである。図５（ｂ）に示すように、濡れ広がったインク滴５６ａが隣接する打滴位置に着弾した他のドットと接触すると互いの表面張力によって引き寄せ合い一体化して、基板Ｚのパターン形成領域にパターン５８が形成される。
【００４９】
なお、本実施形態の薄膜トランジスタ製造装置１０は、ロール・ツー・ロール方式であるが、これに限定されるものではない。薄膜トランジスタ製造装置１０は、例えば、基板Ｚを１枚ずつ処理する枚葉式でもよい。
【００５０】
入力部３０は、オペレータ（ユーザ）が各種入力を行うための入力装置（図示せず）と、表示部（図示せず）とを有する。入力装置には、キーボード、マウス、タッチパネル、ボタンなど各種形態のものが用いられる。
オペレータは、入力部３０を介して、供給室１２と、計測室１４と、改質室１６と、パターン形成室１８と、巻取り室２０とにおける各種の処理条件、運転条件を記憶部３５に入力し、記憶させることができるとともに、形成するＴＦＴの各構成部の位置情報（配置情報）およびＴＦＴの各構成部の大きさ等の形状情報を含むＴＦＴのパターンデータ（セ設計データ）、基板ＺのアライメントマークＭの位置情報、アライメントマークＭの大きさ等の形状情報を記憶部３５に入力し、記憶させることができる。
また、オペレータは、入力部３０の表示部を介して、供給室１２、計測室１４、改質室１６、パターン形成室１８、巻取り室２０の状態、ＴＦＴの製造状態等を知ることができる。この表示部はエラーメッセージなどの警告を表示する手段としても機能する。なお、表示部は、異常を知らせる報知手段として機能も果たす。
【００５１】
描画データ作成部３２は、入力部３０から入力されたＴＦＴの各構成部の位置情報（配置情報）およびＴＦＴの各構成部の大きさ等の形状情報を含むパターンデータ（ＣＡＤデータ）を、露光部５２において基板Ｚのパターン形成領域にレーザ光Ｂを照射するために利用可能なデータ形式にデータ変換し、露光部５２において利用可能な露光データを、ＴＦＴの各構成部について作成するものである。
描画データ作成部３２においては、例えば、ベクター形式（ベクトルデータ）で記述されたＴＦＴのパターンデータを、ラスター形式（ラスターデータ）に変換するものである。なお、入力されるデータ形式が露光部５２で利用可能であれば、データ変換は、必ずしも必要がない。この場合、描画データ作成部３２で、データ変換しないか、または描画データ作成部３２を経由することなく、直接第１の画像処理部３８に、ＴＦＴのパターンデータを入力するようにしてもよい。
【００５２】
記憶部３５は、製造装置１０において、ＴＦＴの製造に必要な種々の情報が記憶されるものである。例えば、製造装置１０に入力部３０を介して入力される情報として、ＴＦＴのパターンデータ等が記憶される。また、アライメント検出部３６で作成された基板の歪み情報が、ＴＦＴのどの構成部を作製しているかを含めて記憶される。さらには、製造装置１０の各構成部の設定条件、処理条件等が記憶される。
【００５３】
第１の画像処理部３８は、描画データ作成部３２、記憶部３５およびアライメント検出部３６に接続されており、アライメント検出部３６で作成された基板Ｚの歪み情報が入力される。第１の画像処理部３８では、基板Ｚの歪み情報を許容範囲と比較し、基板Ｚの歪みが許容範囲を超える場合には、基板Ｚの歪み情報に応じて、レーザ光Ｂの照射位置を変更するために、露光データを補正する補正露光データを作成するものである。第１の画像処理部３８は、この補正露光データを駆動部５２ａに出力する。露光部５２では、駆動部５２ａに入力された補正露光データに基づいて、レーザ光Ｂがパターン形成領域に照射される。
以下、基板Ｚの歪み情報を許容範囲と比較し、基板Ｚの歪みが許容範囲を超える場合のことを、基板Ｚに歪みがあるともいう。
【００５４】
なお、第１の画像処理部３８において、基板Ｚの歪み情報を許容範囲と比較し、基板Ｚの歪みが許容範囲内である場合には、補正露光データを作成しない。このため、第１の画像処理部３８に入力された露光データが、補正されることなくそのまま露光部５２の駆動部５２ａに出力される。露光部５２では、駆動部５２ａに入力された露光データに基づいて、レーザ光Ｂがパターン形成領域に照射される。
以下、基板Ｚの歪み情報を許容範囲と比較し、基板Ｚの歪みが許容範囲内である場合のことを、基板Ｚに歪みがないともいう。
【００５５】
本実施形態においては、図６に示す複数のＴＦＴ６０を、１つのトランジスタ形成領域Ｓ（図２（ａ）参照）に形成する。
図６に示すように、ＴＦＴ６０は、ゲート電極６２と、半導体層６４と、ソース電極６６ａ・ドレイン電極６６ｂとを有し、これらは絶縁層（図示せず）により互いに絶縁されている。
【００５６】
ＴＦＴのパターンデータは、上述のように、ゲート電極６２、半導体層６４、およびソース電極６６ａ・ドレイン電極６６ｂの各位置、大きさの情報を含むものであり、例えば、描画データ作成部３２により、図７（ａ）に示すような形状で表されるＴＦＴ６０のラスター形式の設計データ（ラスターデータ）に変換されている。
基板Ｚに、ＰＥＴ、ＰＥＮ等のフレキシブルな基板を用いた場合、Ｓｉ基板、ガラス基板等に比して剛性が低く伸縮等することがある。このため、基板Ｚの伸縮に合わせてＴＦＴのパターンデータを修正する必要がある。
【００５７】
ここで、図８は、ＴＦＴのパターンデータのうち、ソース電極・ドレイン電極をラスター形式で示した模式図である。ＴＦＴのパターンデータは、例えば、複数の画素Ｑからなるラスタデータ(ビットマップデータ)で構成されており、図８に示す１つの画素Ｑは、実際に露光される場合の大きさが、例えば、１μｍに設定されている。画素Ｑのうち、塗りつぶした画素Ｑｂが露光される箇所を示し、白抜きの画素Ｑｗが露光されない箇所を示す。なお、ＴＦＴのパターンデータにおいて、ゲート電極、半導体層についても、同様にラスター形式で表される。
図８において、画素領域７２が図６のソース電極６６ａに相当するものである。また、画素領域７４が図６のドレイン電極６６ｂに相当するものである。画素領域７２と画素領域７４との間の画素領域７６が図６のチャネル領域６８に相当するものであり、画素領域７４と画素領域７２との間の画素領域７８が図６のＴＦＴ６０間の領域６９に相当するものである。
【００５８】
例えば、基板Ｚの伸長に合わせて、図８に示すように、画素領域７８（ＴＦＴ６０間の領域６９に相当）ではなく、画素領域７６（チャネル領域６８に相当）に、画素Ｑｐを挿入するスケーリング処理を行って、基板Ｚの伸長を調整した場合、実際の露光においても、図７（ｂ）に示すＴＦＴ６０ａのように、チャネル領域６８が長くなる。この場合、ＴＦＴ６０ａとＴＦＴ６０ｂと間の領域６９を変更するよりもＴＦＴの特性のばらつきが大きくなる。なお、チャネルの幅は１００μｍ程度あり、チャネル長に比して十分に長いため、サイズの変動の影響をチャネル長に比して受けにくい。
【００５９】
そこで、本発明においては、ＴＦＴのパターンデータにおいて、チャネル領域６８に相当に相当する画素領域７６には、画素の挿入および削除をできないようにする。それ以外は、画素の挿入および削除を許可する。
具体的には、ＴＦＴのパターンデータにおいて、予め、チャネル領域６８に相当に相当する画素領域７６の画素について画素の追加および削除ができないように、例えば、フラグを立てておき、それ以外の画素についてはフラグを設定しないようにする。なお、チャネル幅の方向の画素についてもフラグを設定しない。これにより、基板Ｚの伸縮により、ＴＦＴのパターンデータの調整が必要になった場合でも、チャネル領域については、チャネル長が固定された状態で、スケーリング処理がなされる。この場合、例えば、図８に示すＴＦＴ６０間の領域６９に相当する画素領域７８に画素を挿入するとともに、図６のドレイン電極６６ｂに相当する画素領域７４の画素を挿入して、図７（ｃ）に示すように、チャネル領域６８のチャネル長を変えることなくＴＦＴ６０が配置される。
なお、スケーリング処理において、画素の挿入および画素の削除の片方でも、両方を行ってもよい。
【００６０】
第２の画像処理部４０は、基板Ｚのトランジスタ形成領域に、ＴＦＴの各構成部を形成するための組成を有する液体をインク滴５６ａとして打滴させるためのものである。この第２の画像処理部４０は、入力部３０、記憶部３５およびアライメント検出部３６に接続されており、アライメント検出部３６で作成された基板Ｚの歪み情報が入力される。
なお、吐出部５６においては、入力部３０から入力されるＴＦＴのパターンデータを変換することなく、打滴データとして利用することができる。
【００６１】
第２の画像処理部４０においては、基板Ｚの歪み情報を許容範囲と比較し、基板Ｚの歪みが許容範囲を超える場合には、基板Ｚの歪み情報に応じて、インク滴５６ａの打滴位置を変更するために、打滴データを補正する補正打滴データを作成する。この補正打滴データを吐出部５６のドライバ（図示せず）に出力する。吐出部５６では、ドライバに入力された補正打滴データに基づいて、インク滴５６ａがパターン形成領域、具体的には、ＴＦＴの各構成部の形成領域に打滴される。
なお、第２の画像処理部４０において、基板Ｚの歪み情報を許容範囲と比較し、基板Ｚの歪みが許容範囲内である場合には、補正打滴データを作成しない。このため、第２の画像処理部４０に入力された打滴データが、補正されることなくそのまま吐出部５６のドライバに出力される。吐出部５６では、ドライバに入力された打滴データに基づいて、インク滴５６ａがパターン形成領域、具体的には、ＴＦＴの各構成部の形成領域に打滴される。
【００６２】
第１の画像処理部３８および第２の画像処理部４０においては、基板Ｚに歪みがある場合、例えば、基板Ｚの伸縮方向および伸縮量に対して、その基板Ｚの伸縮を打ち消すように補正データが、それぞれオンデマンドで生成される。その後、このパターンの補正データに対応する補正露光データおよび補正打滴データがオンデマンドで生成される。ここでいう「補正露光データおよび補正打滴データ」とは、レーザ光照射用の露光データ及び打滴データに対して、シフト処理（面方向のずれ補正）、オフセット処理（厚み方向のずれ補正）、回転処理が施されたもの、拡大処理、縮小処理、台形補正処理（台形状に歪んだパターンを矩形状に補正する処理）が施されたものも含まれる。
【００６３】
本実施形態の製造装置１０においては、改質処理ユニット１４およびパターン形成ユニット１６は共通のフィードバックループを有しており、アライメント検出部３６から得られる同一の（共通の）基板Ｚの歪み情報に基づいて、レーザ光Ｂの照射補正およびインク滴の打滴補正を行うように構成されている。このため、レーザ光Ｂの照射補正およびインク滴の打滴補正の精度を高くすることができ、しかも、共通の基板の歪み情報を用いているため、補正データの作成を速くすることができ、補正に要するコストも低くすることができる。
なお、第１の画像処理部３８および第２の画像処理部４０の機能を１つにまとめて、単に画像処理部としてもよい。
【００６４】
本実施形態においては、基板Ｚの表面等に絶縁層形成するための絶縁体を塗布する塗布部を設けてもよい。
また、インク滴５６ａを硬化させるために、必要に応じて、紫外線を照射する紫外線照射手段（図示せず）、または所定の温度で加熱処理を行うための加熱手段（図示せず）等を設けてもよい。
【００６５】
次に、本実施形態のＴＦＴ６０の製造方法について、図９および図１０（ａ）〜（ｉ）に基づいて説明する。
本実施形態においては、ＴＦＴ６０のパターンデータについて、ラスター形式の場合には、ゲート電極６２、半導体層６４、およびソース電極６６ａ・ドレイン電極６６ｂの構成部においてＴＦＴの特性に影響を及ぼす領域の画素について、予めフラグを設定し、変動がないものとする。すなわち、図９に示すように、画素挿入／削除エリアを予め設定しておく（ステップＳ１０）。
【００６６】
次に、歪みセンサ５０でアライメントマークを検出し、アライメント検出部３６で、基板Ｚの歪み情報として、例えば、基板Ｚの伸縮の方向および基板Ｚの伸縮量を算出する（ステップＳ１２）。
次に、第１の画像処理部３８において、基板Ｚの歪みが許容範囲内にあるか否か判定される（ステップＳ１４）。基板Ｚの歪みが許容範囲内である場合には、第１の画像処理部３８において、形成するＴＦＴの構成部の形成領域を露光するための露光データについて補正データを作成することなく、露光部５２により、親液性にするための露光を行う（ステップＳ１６）。この場合、ガス供給部５４から反応ガスが基板Ｚに供給される。
一方、基板Ｚの歪みが許容範囲内から外れる場合には、第１の画像処理部３８において、露光データについて補正データを作成するためのスケーリング値を算出する（ステップＳ２０）。このとき、挿入する画素の数、または削除する画素の数が算出される。
次に、第１の画像処理部３８において、形成するＴＦＴの構成部について、画素を挿入するか、または削除する位置を算出する（ステップＳ２２）。この場合、フラグのない画素が選択される。
次に、第１の画像処理部３８において、ステップＳ２２で算出された位置に対して、ステップＳ２０で算出された挿入する画素の数、または削除する画素の数に応じて、画素を挿入または削除を実行し、露光データの補正データを作成する（ステップＳ２４）。
次に、ステップＳ２４で算出された補正データに基づいて、露光部５２により、親液性にするための露光を行う（ステップＳ２６）。この場合、ガス供給部５４から反応ガスが基板Ｚに供給される。
【００６７】
このようにして、本実施形態においては、ＴＦＴの各構成部の形成領域が親液性にされる。その後、ＴＦＴの構成部の形成領域に対して、吐出部５６からインク滴５６ａが吐出されて、ＴＦＴの構成部が形成される。
【００６８】
以下、ＴＦＴの製造工程について、より具体的に説明する。
本実施形態においては、ＴＦＴ６０のゲート電極６２、半導体層６４、およびソース電極６６ａ・ドレイン電極６６ｂを形成するために、吐出部５６からインク滴５６ａとして吐出させる組成のものに対して、露光部５２の露光（エネルギーの照射）により親液性となる、ゲート電極６２、半導体層６４、およびソース電極６６ａ・ドレイン電極６６ｂを電気的に絶縁する絶縁体が予め選択されている。
【００６９】
本実施形態において、図１０（ａ）に示すように、基板Ｚの表面に、電気絶縁性を備えるとともに、露光部５２の露光により親液性になる第１の絶縁層８０を形成する。なお、基板Ｚの表面には、アライメントマークＭ（図２（ａ）参照）が矩形状のトランジスタ形成領域Ｓ（図２（ａ）参照）の各角部の外周縁にそれぞれ、合計４個形成されている。
この第１の絶縁層８０は、基板Ｚの表面に、例えば、製造装置１０とは別の塗布装置により、塗布により形成されたものである。なお、製造装置１０に塗布部がある場合には、第１の絶縁層８０は塗布部により形成される。
【００７０】
次に、図１０（ａ）に示す第１の絶縁層８０が形成された基板Ｚをロール状にし、基板ロールとした後、供給室１２の巻取り軸４２に取り付ける。その後、基板Ｚを巻き回し、ガイドローラ４４を経て、計測室１４、改質室１６、パターン形成室１８を、それぞれガイドローラ４９を経て、巻取り室２０に搬送される。巻取り室２０においては、ガイドローラ４８を経て、巻取り軸４６に基板Ｚが巻き取られる。このように、基板Ｚを、所定の搬送経路に通す。
【００７１】
そして、計測室１４において、歪みセンサ５０により、基板Ｚに形成された上述のトランジスタ形成領域Ｓの４つのアライメントマークＭを撮像し、４つのアライメントマークＭの画像データを得る。アライメント検出部３６で基板の歪み情報が作成されて、記憶部３５、第１の画像処理部３８、第２の画像処理部４０に出力される。
一方、基板Ｚが搬送され、トランジスタ形成領域Ｓが改質室１６に搬送される。
このとき、基板Ｚに歪みがない場合には、ＴＦＴのパターンデータに基づいて、図１０（ｂ）に示すように、ゲート電極６２の形成領域Ｅ１に反応ガスを供給しつつ、露光部５２により形成領域Ｅ１を露光して改質処理をする。すなわち、ゲート電極６２を形成するための組成を有するインク滴５６ａに対して親液性にする。
【００７２】
次に、基板Ｚを搬送し、ゲート電極６２の形成領域Ｅ１が改質処理されたトランジスタ形成領域Ｓをパターン形成室１８に搬送する。
次に、ゲート電極６２の形成領域Ｅ１に、打滴データに基づいて、吐出部５６から、ゲート電極６２となるインクのインク滴５６ａが打滴される。このとき、基板Ｚに歪みがないため、打滴データの補正はされない。このようにして、図１０（ｃ）に示すように、ゲート電極６２が形成される。
なお、インク滴５６ａを硬化させるために、必要に応じて、紫外線照射手段（図示せず）により紫外線を照射するか、または加熱手段（図示せず）により所定の温度で加熱処理を行う。
【００７３】
一方、基板Ｚに歪みがある場合、記憶部３５においては、ＴＦＴ６０の製造工程のどの時点での基板Ｚの歪みであるかが、基板Ｚの歪み情報として記憶される。
第１の画像処理部３８において、基板Ｚの歪み情報（基板Ｚの伸縮の方向および基板Ｚの伸縮量）に基づいて、ゲート電極６２の形成位置、形状などの補正値（スケーリング値ｋｘ、ｋｙ）を算出し、更に画素を挿入するか、または画素を削除する位置を算出し、画素の挿入または削除の位置に対してスケーリング値に基づく画素の数の挿入または削除を行いＴＦＴのパターンデータのうち、ゲート電極６２に関するデータを補正する補正露光ゲート電極データを作成する。この補正露光ゲート電極データに基づいて、図１０（ｂ）に示すように、ゲート電極６２の形成領域Ｅ１に反応ガスを供給しつつ、露光部５２により形成領域Ｅ１を露光して改質処理をする。すなわち、ゲート電極６２を形成するための組成を有するインク滴５６ａに対して親液性にする。
【００７４】
次に、基板Ｚを搬送し、ゲート電極６２の形成領域Ｅ１が改質処理されたトランジスタ形成領域Ｓをパターン形成室１８に搬送する。
次に、第２の画像処理部４０において、改質処理されたゲート電極６２となる形成領域Ｅ１にインクを打滴するために、第１の画像処理部３８と同じく基板Ｚの歪み情報（基板Ｚの伸縮の方向および基板Ｚの伸縮量）に基づいて、ゲート電極６２の形成位置、形状などの補正値（スケーリング値ｋｘ、ｋｙ）を算出し、更に画素を挿入するか、または画素を削除する位置を算出し、画素の挿入または削除の位置に対してスケーリング値に基づく画素の数の挿入または削除を行いＴＦＴのパターンデータのうち、ゲート電極６２に関するデータを補正する補正打滴ゲート電極データを作成する。この補正打滴ゲート電極データにより、改質処理されたゲート電極６２となる形成領域Ｅ１にインク滴５６ａを打滴することができる。これにより、図１０（ｃ）に示すように、ゲート電極６２が形成される。
なお、インク滴５６ａを硬化させるために、必要に応じて、紫外線照射手段（図示せず）により紫外線を照射するか、または加熱手段（図示せず）により所定の温度で加熱処理を行う。
次に、ゲート電極６２が形成された基板Ｚが、巻取り軸４６に巻き取られる。これにより、ゲート電極６２の形成工程が終了する。
【００７５】
次に、ゲート電極６２が形成され巻取り軸４６に巻き取られた基板Ｚを巻取り室２０から外し、例えば、別のロール・ツー・ロールタイプの塗布装置に基板Ｚをセットする。そして、図１０（ｄ）に示すように、ゲート電極６２および第１の絶縁層８０を覆うようにして第２の絶縁層８２を形成する。この第２の絶縁層８２は、ゲート絶縁膜として機能するものである。なお、第２の絶縁層８２も、電気絶縁性を備えるとともに、露光部５２の露光により親液性になるものである。
【００７６】
次に、再度、上述のように製造装置１０の供給室１２の巻取り軸４２に取り付け、基板Ｚを、所定の搬送経路に通す。
次に、再度、計測室１４において、基板Ｚに形成された上述のトランジスタ形成領域Ｓの４つのアライメントマークＭを撮像し、４つのアライメントマークＭの画像データを得、アライメント検出部３６で基板の歪み情報が作成されて、記憶部３５、第１の画像処理部３８、第２の画像処理部４０に出力される。一方、基板Ｚが搬送されて、トランジスタ形成領域Ｓが改質室１６に搬送される。
このとき、基板Ｚに歪みがない場合には、ＴＦＴのパターンデータに基づいて、図１０（ｅ）に示すように、半導体層６４の形成領域Ｅ２に反応ガスを供給しつつ、露光部５２により形成領域Ｅ２を露光して改質処理をする。すなわち、半導体層６４を形成するための組成を有するインク滴５６ａに対して親液性にする。
【００７７】
次に、基板Ｚを搬送し、半導体層６４の形成領域Ｅ２が改質処理されたトランジスタ形成領域Ｓをパターン形成室１８に搬送する。
次に、半導体層６４の形成領域Ｅ２に、打滴データに基づいて、吐出部５６から、半導体層６４となるインクのインク滴５６ａが打滴される。このとき、基板Ｚに歪みがないため、打滴データの補正はされない。このようにして、図１０（ｆ）に示すように、半導体層６４が形成される。
【００７８】
なお、インク滴５６ａを硬化させるために、必要に応じて、紫外線照射手段（図示せず）により紫外線を照射するか、または加熱手段（図示せず）により所定の温度で加熱処理を行う。
【００７９】
一方、基板Ｚに歪みがある場合、記憶部３５においては、ＴＦＴ６０の製造工程のどの時点での基板Ｚの歪みであるかが、基板Ｚの歪み情報として記憶される。
第１の画像処理部３８において、基板Ｚの歪み情報（基板Ｚの伸縮の方向および基板Ｚの伸縮量）に基づいて、半導体層６４の形成位置、形状などの補正値（スケーリング値ｋｘ、ｋｙ）を算出し、更に画素を挿入するか、または画素を削除する位置を算出し、画素の挿入または削除の位置に対してスケーリング値に基づく画素の数の挿入または削除を行いＴＦＴのパターンデータのうち、半導体層６４に関するデータを補正する補正露光半導体層データを作成する。この補正露光半導体層データに基づいて、図１０（ｅ）に示すように、半導体層６４の形成領域Ｅ２に反応ガスを供給しつつ、露光部５２により形成領域Ｅ２を露光して改質処理をする。すなわち、半導体層６４を形成するための組成を有するインク滴５６ａに対して親液性にする。
【００８０】
次に、基板Ｚを搬送し、半導体層６４の形成領域Ｅ２が改質処理されたトランジスタ形成領域Ｓをパターン形成室１８に搬送する。
次に、第２の画像処理部４０において、第１の画像処理部３８と同じく、基板Ｚの歪み情報（基板Ｚの伸縮の方向および基板Ｚの伸縮量）に基づいて、改質処理された半導体層６４となる形成領域Ｅ１にインクを打滴するために、半導体層６４の形成位置、形状などの補正値（スケーリング値ｋｘ、ｋｙ）を算出し、更に画素を挿入するか、または画素を削除する位置を算出し、画素の挿入または削除の位置に対してスケーリング値に基づく画素の数の挿入または削除を行いＴＦＴのパターンデータのうち、半導体層６４に関するデータを補正する補正打滴半導体層データを作成する。この補正打滴半導体層データにより、改質処理された半導体層６４となる形成領域Ｅ２にインク滴５６ａを打滴することができる。
この場合においても、インク滴５６ａを硬化させるために、必要に応じて、紫外線照射手段（図示せず）により紫外線を照射するか、または加熱手段（図示せず）により所定の温度で加熱処理を行う。
次に、半導体層６４が形成された基板Ｚが、巻取り軸４６に巻き取られる。これにより、半導体層６４の形成工程が終了する。
【００８１】
次に、ソース電極６６ａおよびドレイン電極６６ｂを形成するために、半導体層６４が形成され巻取り軸４６に巻き取られた基板Ｚを巻取り室２０から外し、上述のように、製造装置１０の供給室１２の巻取り軸４２に取り付け、基板Ｚを、所定の搬送経路に通す。
本実施形態においては、図８に示すように、ＴＦＴ６０のパターンデータについて、スケーリング処理するための画像挿入／削除エリアが予め設定されている。
次に、再度、計測室１４において、基板Ｚに形成された上述のトランジスタ形成領域Ｓの４つのアライメントマークＭを撮像し、４つのアライメントマークＭの画像データを得、アライメント検出部３６で基板の歪み情報が作成されて、記憶部３５、第１の画像処理部３８、第２の画像処理部４０に出力される。一方、基板Ｚが搬送されて、トランジスタ形成領域Ｓが改質室１６に搬送される。
このとき、基板Ｚに歪みがない場合には、ＴＦＴのパターンデータに基づいて、図１０（ｇ）に示すように、ソース電極６６ａの形成領域Ｅ３およびドレイン電極６６ｂの形成領域Ｅ４に反応ガスを供給しつつ、露光部５２により形成領域Ｅ３および形成領域Ｅ４を露光して改質処理をする。すなわち、ソース電極６６ａおよびドレイン電極６６ｂを形成するための組成を有するインク滴５６ａに対して親液性にする。
【００８２】
次に、基板Ｚを搬送し、ソース電極６６ａの形成領域Ｅ３およびドレイン電極６６ｂの形成領域Ｅ４が改質処理されたトランジスタ形成領域Ｓをパターン形成室１８に搬送する。
次に、ソース電極６６ａの形成領域Ｅ３およびドレイン電極６６ｂの形成領域Ｅ４に、打滴データに基づいて、吐出部５６から、ソース電極６６ａおよびドレイン電極６６ｂとなるインクのインク滴５６ａが打滴される。このとき、基板Ｚに歪みがないため、打滴データの補正はされない。このようにして、図１０（ｈ）に示すように、ソース電極６６ａおよびドレイン電極６６ｂが形成される。
【００８３】
なお、インク滴５６ａを硬化させるために、必要に応じて、紫外線照射手段（図示せず）により紫外線を照射するか、または加熱手段（図示せず）により所定の温度で加熱処理を行う。
次に、ソース電極６６ａおよびドレイン電極６６ｂが形成された基板Ｚが、巻取り軸４６に巻き取られる。これにより、ソース電極６６ａおよびドレイン電極６６ｂの形成工程が終了する。
【００８４】
一方、基板Ｚに歪みがある場合、記憶部３５においては、ＴＦＴ６０の製造工程のどの時点での基板Ｚの歪みであるかが、基板Ｚの歪み情報として記憶される。
第１の画像処理部３８において、基板Ｚの歪み情報（基板Ｚの伸縮の方向および基板Ｚの伸縮量）に基づいて、ソース電極６６ａおよびドレイン電極６６ｂの形成位置、形状などの補正値（スケーリング値ｋｘ、ｋｙ）を算出し、更に画素を挿入するか、または画素を削除する位置を算出し、画素の挿入または削除の位置に対してスケーリング値に基づく画素の数の挿入または削除を行いＴＦＴのパターンデータのうち、ソース電極６６ａおよびドレイン電極６６ｂに関するデータを補正する補正露光ソース電極およびドレイン電極データを作成する。この補正露光ソース電極およびドレイン電極データに基づいて、図１０（ｈ）に示すように、ソース電極６６ａの形成領域Ｅ３およびドレイン電極６６ｂの形成領域Ｅ４に反応ガスを供給しつつ、露光部５２により形成領域Ｅ２を露光して改質処理をする。すなわち、ソース電極６６ａおよびドレイン電極６６ｂを形成するための組成を有するインク滴５６ａに対して親液性にする。
補正露光ソース電極およびドレイン電極データを作成する場合、上述の図７（ａ）〜（ｃ）および図８に示すように、ソース電極６６ａおよびドレイン電極６６ｂの間のチャネル領域６８のチャネル長は固定した状態で、ソース電極６６ａ、ドレイン電極６６ｂ、ＴＦＴ６０の間の領域６９の長さなどを変えることにより調整される。
【００８５】
次に、基板Ｚを搬送し、ソース電極６６ａの形成領域Ｅ３およびドレイン電極６６ｂの形成領域Ｅ４が改質処理されたトランジスタ形成領域Ｓをパターン形成室１８に搬送する。
次に、第２の画像処理部４０において、ソース電極６６ａの形成領域Ｅ３およびドレイン電極６６ｂの形成領域Ｅ４にインクを打滴するために、第１の画像処理部３８と同じく基板Ｚの歪み情報（基板Ｚの伸縮の方向および基板Ｚの伸縮量）に基づいて、ソース電極６６ａおよびドレイン電極６６ｂの形成位置、形状などの補正値（スケーリング値ｋｘ、ｋｙ）を算出し、更に画素を挿入するか、または画素を削除する位置を算出し、画素の挿入または削除の位置に対してスケーリング値に基づく画素の数の挿入または削除を行いＴＦＴのパターンデータのうち、ソース電極６６ａおよびドレイン電極６６ｂに関するデータを補正する補正打滴ソース電極およびドレイン電極データを作成する。この補正打滴ソース電極およびドレイン電極データにより、改質処理されたソース電極６６ａの形成領域Ｅ３およびドレイン電極６６ｂの形成領域Ｅ４にインク滴５６ａを打滴することができる。
この場合においても、インク滴５６ａを硬化させるために、必要に応じて、紫外線照射手段（図示せず）により紫外線を照射するか、または加熱手段（図示せず）により所定の温度で加熱処理を行う。
次に、ソース電極６６ａおよびドレイン電極６６ｂが形成された基板Ｚが、巻取り軸４６に巻き取られる。これにより、ソース電極６６ａおよびドレイン電極６６ｂの形成工程が終了する。
【００８６】
次に、ソース電極６６ａおよびドレイン電極６６ｂが形成され巻取り軸４６に巻き取られた基板Ｚを巻取り室２０から外し、例えば、別のロール・ツー・ロールタイプの塗布装置に基板Ｚをセットする。そして、図１０（ｉ）に示すように、ソース電極６６ａおよびドレイン電極６６ｂならびに半導体層６４を覆うようにして第３の絶縁層８４を形成する。この第２の絶縁層８４は、保護膜として機能するものである。このようにして、ＴＦＴ６０が形成される。なお、この図１０（ｉ）に示すＴＦＴ６０の模式的断面図は、図６のＨ−Ｈ線断面に相当するものである。
【００８７】
本実施形態においては、ＴＦＴ６０のゲート電極６２、半導体層６４およびソース電極６６ａ、ドレイン電極６６ｂの全てについて、設計値に合うように補正をしたが、本発明は、これに限定されるものではない。ＴＦＴ６０のゲート長の変動が、ＴＦＴ６０の特性に影響を及ぼすため、少なくともゲート長が設計値に合うように補正すればよい。
【００８８】
また、本実施形態においては、ＴＦＴ６０のゲート電極６２、半導体層６４およびソース電極６６ａ、ドレイン電極６６ｂの形成位置の補正にラスターデータを用いたが、本発明はこれに限定されるものではなく、ベクターデータを用いることもできる。この場合、ＴＦＴのパターンデータは、図１１（ａ）に示すようにＴＦＴ１００は、ソース電極部１０２と、ドレイン電極部１０４とがオブジェクト化されたベクター形式の設計データ（ベクターデータ）を有する。ソース電極部１０２と、ドレイン電極部１０４との間の領域１０６がチャネル領域に相当する。
【００８９】
ベクターデータにおいては、描画データ作成部２０において、ラスターデータに変換する際に、スケーリング処理をすることがある。この場合、オブジェクトの大きさが基準となるため、ラスターデータに変換する際の丸め誤差により、スペースであるチャネル領域の長さが変化する場合がある。例えば、図１１（ｂ）に示すように、２つのＴＦＴ１００ａ、１００ｂにおいて、スケーリング値ｋｙでスケーリングする場合、１つのＴＦＴ１００ａでは、ソース電極部１０２およびドレイン電極部１０４のスケーリングの影響を受けて、チャネル領域１０６の長さが増加する。
このため、図１１（ｃ）に示すように、チャネル領域１０６の長さを固定するためにＴＦＴ１１０を１つのオブジェクトとする。すなわち、図１１（ａ）に示すソース電極部１０２とドレイン電極部１０４とを１つのオブジェクトとする。
【００９０】
このとき、２つのＴＦＴ１１０において、スケーリング値ｋｙでスケーリングする場合、グルーピングされた各ＴＦＴ１１０（オブジェクト）の代表値、例えば、重心を算出し、さらに、各ＴＦＴ１１０の相対位置を算出する。そして、各ＴＦＴ１１０の代表値に対して、スケーリング値ｋｙでスケーリング演算を行なう。そして、スケーリングされた代表値に対して各ＴＦＴ１１０の相対位置を加算し、各ＴＦＴ１１０のスケーリング後の座標を算出する。このようにしてスケーリング処理がなされる。この場合、ＴＦＴ１１０の間の領域１０８のサイズが変動するだけで、チャネル領域１０６の長さは変わらない。このようにすることにより、ベクターデータを用いても、チャネル領域１０６の長さを変えることなくスケーリング処理することができ、ＴＦＴの特性のばらつきを抑制することができる。
【００９１】
また、本実施形態においては、基板Ｚの歪み情報（基板Ｚの伸縮の方向および基板Ｚの伸縮量）を用いて、ソース電極６６ａおよびドレイン電極６６ｂの形成位置、形状などの補正値（スケーリング値ｋｘ、ｋｙ）を算出しているが、これに限定されるものではない。例えば、アライメント検出部３６で、基板Ｚの歪み情報として得られる基板Ｚの伸縮の方向および基板Ｚの伸縮量から基板Ｚの変形程度を、例えば、伸縮率として取得し、この伸縮率を、基板のスケーリング値として用いてもよい。この場合、基板のスケーリング値は、１つで、例えば、ＴＦＴ６０についてゲート電極６２、半導体層６４、およびソース電極６６ａ・ドレイン電極６６ｂの構成で、別途スケーリング値を算出することなく、共通の基板のスケーリング値を、ＴＦＴ６０の形成に用いる。
【００９２】
なお、本発明においては、上述のＴＦＴ６０の製造方法を、コンピュータを用いて実行させるプログラム、およびそのプログラムが記録された記録媒体の形態とすることもできる。この場合、例えば、入力部３０を介してＴＦＴ６０を製造するためのプログラムが記憶部３５に、一旦記憶され、その後、実行されて制御部３４により、製造装置１０の各構成が制御されて、ＴＦＴ６０を製造することもできる。
【００９３】
以下、ＴＦＴ６０の各構成、ゲート電極６２、半導体層６４、およびソース電極６６ａ・ドレイン電極６６ｂ、および各絶縁層の製造に用いられる材料について具体的に説明する。
本実施形態の製造装置１０は、ロール・ツー・ロール方式であるため、基板Ｚとしては、生産性、フレキシビリティなどの観点から、樹脂フィルムが用いられる。この樹脂フィルムには特に制限がなく、その材料、形状、構造、厚み等については公知のものの中から適宜選択することができる。
樹脂フィルムとしては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）変性ポリエステル等のポリエステル系樹脂フィルム、ポリエチレン（ＰＥ）樹脂フィルム、ポリプロピレン（ＰＰ）樹脂フィルム、ポリスチレン樹脂フィルム、環状オレフィン系樹脂等のポリオレフィン類樹脂フィルム、ポリ塩化ビニル、ポリ塩化ビニリデン等のビニル系樹脂フィルム、ポリエーテルエーテルケトン（ＰＥＥＫ）樹脂フィルム、ポリサルホン（ＰＳＦ）樹脂フィルム、ポリエーテルサルホン（ＰＥＳ）樹脂フィルム、ポリカーボネート（ＰＣ）樹脂フィルム、ポリアミド樹脂フィルム、ポリイミド樹脂フィルム、アクリル樹脂フィルム、トリアセチルセルロース（ＴＡＣ）樹脂フィルム等を挙げることができる。
【００９４】
ＴＦＴをディスプレイ等の用途に用いる場合には、基板Ｚとしては、透明樹脂フィルムが好ましく、可視域の波長における光線透過率が８０％以上である樹脂フィルムであればよい。中でも透明性、耐熱性、取り扱いやすさ、強度及びコストの点から、二軸延伸ポリエチレンテレフタレートフィルム、二軸延伸ポリエチレンナフタレートフィルム、ポリエーテルサルホンフィルム、ポリカーボネートフィルムであることが好ましく、二軸延伸ポリエチレンテレフタレートフィルム、二軸延伸ポリエチレンナフタレートフィルムであることがより好ましい。
【００９５】
一方、枚葉式の場合には、基板Ｚとして、Ｓｉウエハ、石英ガラス、ガラス、プラスチック、金属板など各種のものを用いることができ、基材の表面に半導体膜、金属膜、誘電体膜、有機膜などが積層成形できるのであればよい。
【００９６】
ゲート電極６２、半導体層６４、およびソース電極６６ａ・ドレイン電極６６ｂを電気的に絶縁する絶縁体（絶縁層）は、後述する親液性・撥液性材料により構成されものであり、その厚さ（層厚）は、０．００１μｍ〜１μｍであることが好ましく、特に好ましくは０．０１〜０．１μｍである。
上述のゲート電極６２、半導体層６４、およびソース電極６６ａ・ドレイン電極６６ｂを電気的に絶縁する絶縁体を構成する親液性・撥液性材料においては、エネルギー照射していない部分、すなわち、撥液性領域においては、塗布液との接触角が、５０°以上、中でも９０°以上であることが好ましい。
また、上述の親液性・撥液性材料においては、エネルギー照射された部分、すなわち、親液性領域においては、塗布液との接触角が、４０°以下、中でも２０°以下、特に好ましくは、１０°以下である。
なお、撥液性領域と親液性領域の濡れ性の差は、表面張力で１０ｍＮ／ｍ以上であることが好ましい。
【００９７】
親液性・撥液性材料において、無機材料としては、酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、酸化タングステン（ＷＯ３）、酸化ビスマス（Ｂｉ２Ｏ３）、および酸化鉄（Ｆｅ２Ｏ３）など酸化物を上げることが出来る。これら酸化物を１種または２種以上選択して用いることができ、例えば、二酸化チタンであれば、アナターゼ型とルチル型がありいずれも使用することができるが、アナターゼ型の二酸化チタンが好ましい。
【００９８】
親液性・撥液性材料において、バインダーとしては、主骨格が酸化物の光励起により分解されないような高い結合エネルギーを有するものを使用することがよく、酸化物の作用により濡れ性を変化させる機能をバインダーに持たせる場合には、バインダーの主骨格が前記の酸化物の光励起により分解されないような高い結合エネルギーを有するものであって、酸化物の作用により分解されるような有機置換基を有するものが好ましく、例えば、ゾルゲル反応等によりクロロまたはアルコキシシラン等を加水分解、重縮合して大きな強度を発揮するオルガノポリシロキサン、撥水牲や撥油性に優れた反応性シリコーンを架橋したオルガノポリシロキサン等を挙げることができる。
また、前記のオルガノポリシロキサンとともに、ジメチルポリシロキサンのような架橋反応をしない安定なオルガノシリコン化合物をバインダーに混合してもよい。
また、エネルギー照射に酸化物の作用により分解され、これにより酸化物含有層上の濡れ性を変化させることができる分解物質を酸化物含有層中に含有させることもできる。このような分解物質としては、酸化物の作用により分解し、かつ分解されることにより光触媒含有層表面の濡れ性を変化させる機能を有する界面活性剤を挙げることができる。
【００９９】
具体的には、フッ素系あるいはシリコーン系の非イオン界面活性剤を挙げることができ、また、カチオン系界面活性剤、アニオン系界面活性剤、両性界面活性剤を用いることもできる。界面活性剤の他にも、ポリビニルアルコール、不飽和ポリエステル、アクリル樹脂、ポリエチレン、ジアリルフタレート、エチレンプロピレンジエンモノマー、エポキシ樹脂、フェノール樹脂、ポリウレタン、メラミン樹脂、ポリカーボネート、ポリ塩化ビニル、ポリアミド、ポリイミド、スチレンブタジエンゴム、クロロプレンゴム、ポリプロピレン、ポリブチレン、ポリスチレン、ポリ酢酸ビニル、ナイロン、ポリエステル、ポリブタジエン、ポリベンズイミダゾール、ポリアクリルニトリル、エピクロルヒドリン、ポリサルファイド、ポリイソプレン等のオリゴマー、ポリマー等を挙げることができる。
そのほか、親液性化する化合物としては、ジアゾニウム塩、スルホニウム塩、ヨードオニウム塩等のオニウム塩、Ｏ−ニトロベンジルスルホネ―ト化合物、増感剤と併用したＰ−ニトロベンジルスルホンネ―ト化合物、１，２，３−トリスベンゼン、Ｎ―イミドスルホネ―ト化合物、オキシムスルホネ―ト化合物、α―ケトスルホネ―ト化合物、ナフトキノンジアジド−４−スルホネ―ト化合物、ジアゾジスルホン化合物、ジスルホン化合物、ケトスルホン化合物、Ｏ−ニトロベンジルエステル化合物、ｍ―アルコキシベンジルエステル化合物、Ｏ−ニトロベンジルアミド化合物、ベンゾイソエステル化合物、フェナシルエステル化合物、２，４−ジニトロベンゼンスルフォニルエステル、２−ジアゾー１，３ジケトン化合物、フェノールエステル化合物、Ｏ−ニトロベンジルフェノール化合物、２，５−シクロヘキサジエノン化合物、スルホン化ポリオレフィン、アリールジアゾスルホネート塩などがある。
【０１００】
本実施形態においては、親液性・撥液性材料として機能し、エネルギーの付与によって臨界表面張力が大きく変化する材料（親疎水変換材料）としては、側鎖に疎水性基を含む高分子材料も挙げられる。
ポリイミドや（メタ）アクリレート等の骨格を有する主鎖に直接あるいは結合基を介して疎水性基を有する側鎖が結合しているものを挙げることができる。疎水性基としては、末端構造が−ＣＦ２ＣＨ３、−ＣＦ２ＣＦ３、−ＣＦ（ＣＦ３）２、−Ｃ（ＣＦ３）３、−ＣＦ２Ｈ、−ＣＦＨ２等である基が挙げられる。分子鎖同士を配向し易くするためには炭素鎖長の長い基が好ましく、炭素数４以上のものがより好ましい。さらには、アルキル基の水素原子の２個以上がフッ素原子に置換されたポリフルオロアルキル基が好ましく、特に炭素数４〜２０のＲｆ基が好ましく、とりわけ、炭素数６〜１２のポリフルオロアルキル基が好ましい。ポリフルオロアルキル基には直鎖構造あるいは分岐構造があるが、直鎖構造の方が好ましい。さらに、疎水性基は、アルキル基の水素原子の実質的に全てがフッ素原子に置換されたパーフルオロアルキル基が好ましい。パーフルオロアルキル基はＣｎＦ２ｎ＋１−（ただし、ｎは４〜１６の整数）で表わされる基が好ましく、特に、ｎが６〜１２の整数である場合の該基が好ましい。パーフルオロアルキル基は直鎖構造であっても分岐構造であってもよく、直鎖構造が好ましい。さらに、疎水性基としては、フッ素原子を含まない−ＣＨ２ＣＨ３、−ＣＨ（ＣＨ３）２、−Ｃ（ＣＨ３）３等の末端構造を有する基を挙げることができる。この場合にも、分子鎖同士を配向し易くするためには炭素鎖長の長い基が好ましく、炭素数４以上のものがより好ましい。疎水性基は直鎖構造であっても分岐構造であってもよいが、直鎖構造の方が好ましい。上記アルキル基はハロゲン原子、シアノ基、フェニル基、ヒドロキシル基、カルボキシル基又は炭素数１〜１２の直鎖、分岐鎖もしくは環状のアルキル基やアルコキシ基で置換されたフェニル基を含有していてもよい。側鎖に疎水性基を有する高分子材料としては、ポリイミドを含む高分子材料が挙げられる。
本実施形態に用いる溶媒としては、エタノール、メタノール、プロパノール等のアルコール系溶媒、エチレングリコール、プロピレングリコール、ジエチレングリコール等のグリコール系溶媒、２−メトキシエタノール、２−エトキシエタノール、２−ブトキシエタノール等のセロソルブ系溶媒等が挙げられる。
【０１０１】
次に、親液化処理を施す方法について説明する。上記の撥液化処理が終了した段階の基板表面は、通常所望の撥液性よりも高い撥液性を有するので、親液化処理により撥液性を緩和する。親液化処理としては、加熱やエネルギー照射する方法が挙げられる。本実施形態では、レーザ光を照射している。これにより、一旦形成した撥液性の膜を、部分的に、しかも全体としては均一に破壊して、撥液性を緩和することができる。この場合、撥液性の緩和の程度はエネルギー線の照射時間で調整できるが、エネルギーの強度、波長、熱処理（加熱）との組み合わせ等によって調整することもできる。エネルギー照射としては、レーザ光以外に、紫外線等を用いることもできる。
親液化処理の他の方法としては、酸素を反応ガスとするプラズマ処理が挙げられる。これにより、一旦形成した撥液性の膜を、部分的に、しかも全体としては均一に変質させて、撥液性を緩和することができる。親液化処理のさらに他の方法としては、基板をオゾン雰囲気に曝す処理が挙げられる。これにより、一旦形成した撥液性の膜を、部分的に、しかも全体としては均一に変質させて、撥液性を緩和することができる。この場合、撥液性の緩和の程度は、照射出力、距離、時間等によって調整することができる。
【０１０２】
ゲート電極６２、およびソース電極６６ａ・ドレイン電極６６ｂを形成するための導電性材料としては、導電性微粒子を含み、この導電性微粒子の粒径が１ｎｍ以上、１００ｎｍ以下であることが好ましい。導電性微粒子の粒径が１００ｎｍより大きいと、ノズルの目詰まりが起こりやすく、インクジェット法による吐出が困難になることによる。また、導電性微粒子の粒径が１ｎｍ未満であると、導電性微粒子に対するコーティング剤の体積比が大きくなり、得られる膜中の有機物の割合が過多になることによる。
分散質濃度は、１質量％以上、８０質量％以下であり、所望の導電膜の膜厚に応じて調整することができる。分散質濃度が８０質量％を超えると凝集をおこしやすくなり、均一な膜が得にくい。
【０１０３】
導電性微粒子の分散液の表面張力は、２０ｍＮ／ｍ以上、７０ｍＮ／ｍ以下の範囲に入ることが好ましい。インクジェット法にて液体を吐出する際、表面張力が２０ｍＮ／ｍ未満であると、インク組成物のノズル面に対する濡れ性が増大するため飛行曲りが生じ易くなり、７０ｍＮ／ｍを超えるとノズル先端でのメニスカスの形状が安定しないため吐出量、吐出タイミングの制御が困難になるためである。
分散液の粘度は、１ｍＰａ・ｓ以上、５０ｍＰａ・ｓ以下であることが好ましい。インクジェット法にて吐出する際、粘度が１ｍＰａ・ｓより小さい場合には、ノズル周辺部がインクの流出により汚染されやすく、また、粘度が５０ｍＰａ・ｓより大きい場合は、ノズル孔での目詰まり頻度が高くなり円滑な液滴の吐出が困難となるためである。
【０１０４】
導電性材料としては、例えば、銀の微粒子が含まれるものである。銀以外の他の金属微粒子としては、例えば、金、白金、銅、パラジウム、ロジウム、オスミウム、ルテニウム、イリジウム、鉄、錫、亜鉛、コバルト、ニッケル、クロム、チタン、タンタル、タングステン、インジウムのいずれか１つが利用されてもよいし、または、いずれか２つ以上が組合せられた合金が利用されてもよい。ただし、銀ナノ粒子が好ましい。金属微粒子の他、導電性ポリマーや超電導体の微粒子などを用いてもよい。
導電性微粒子の表面にコーティングするコーティング材としては、例えばキシレン、トルエン等の有機溶剤やクエン酸等が挙げられる。
使用する分散媒としては、上記の導電性微粒子を分散できるもので、凝集を起こさないものであれば特に限定されないが、水の他に、メタノール、エタノール、プロパノール、ブタノールなどのアルコール類、ｎ−ヘプタン、ｎ−オクタン、デカン、トルエン、キシレン、シメン、デュレン、インデン、ジペンテン、テトラヒドロナフタレン、デカヒドロナフタレン、シクロヘキシルベンゼンなどの炭化水素系化合物、又はエチレングリコールジメチルエーテル、エチレングリコールジエチルエーテル、エチレングリコールメチルエチルエーテル、ジエチレングリコールジメチルエーテル、ジエチレングリコールジエチルエーテル、ジエチレングリコールメチルエチルエーテル、１，２−ジメトキシエタン、ビス（２−メトキシエチル）エーテル、ｐ−ジオキサンなどのエーテル系化合物、更にプロピレンカーボネート、γ−ブチロラクトン、Ｎ−メチル−２−ピロリドン、ジメチルホルムアミド、ジメチルスルホキシド、シクロヘキサノンなどの極性化合物を挙げることができる。これらのうち、微粒子の分散性と分散液の安定性、また、インクジェット法への適用のし易さの点で、水、アルコール類、炭化水素系化合物、エーテル系化合物が好ましく、更に好ましい分散媒としては水、炭化水素系化合物を挙げることができる。これらの分散媒は、単独でも、あるいは２種以上の混合物としても使用できる。
【０１０５】
また、バインダーとしては、アルキッド樹脂、変性アルキッド樹脂、変性エポキシ樹脂、ウレタン化油、ウレタン樹脂、ロジン樹脂、ロジン化油、マレイン酸樹脂、無水マレイン酸樹脂、ポリブテン樹脂、ジアリルフタレート樹脂、ポリエステル樹脂、ポリエステルオリゴマー、鉱物油、植物油、ウレタンオリゴマー、（メタ）アリルエーテルと無水マレイン酸との共重合体（この共重合体は他のモノマー（例えば、スチレン等）を共重合成分として加えてもよい）等を１種、あるいは、２種以上の組み合わせで使用することができる。また、本発明の金属ペーストには、添加剤として、分散剤、湿潤剤、増粘剤、レベリング剤、地汚れ防止剤、ゲル化剤、シリコンオイル、シリコン樹脂、消泡剤、可塑剤等を適宜選択して添加してもよい。
また、導電材料としては、導電性有機材料を用いることもでき、例えば、ポリアニリン、ポリチオフェン、ポリフェニレンビニレンなどの高分子系の可溶性材料を含んでいてもよい。
金属の微粒子に代えて、有機金属化合物を含んでいてもよい。ここでいう有機金属化合物は、加熱による分解によって金属が析出するような化合物である。このような有機金属化合物には、クロロトリエチルホスフィン金、クロロトリメチルホスフィン金、クロロトリフェニルフォスフィン金、銀２，４−ペンタンヂオナト錯体、トリメチルホスフィン（ヘキサフルオロアセチルアセトナート）銀錯体、銅ヘキサフルオロペンタンジオナトシクロオクタジエン錯体、などがある。
【０１０６】
半導体層６４を構成するための半導体材料としては、分散液の粘度は、１ｍＰａ・ｓ以上、５０ｍＰａ・ｓ以下であることが好ましい。インクジェット法にて吐出する際、粘度が１ｍＰａ・ｓ未満の場合には、ノズル周辺部がインクの流出により汚染されやすく、また、粘度が５０ｍＰａ・ｓを超えると、ノズル孔での目詰まり頻度が高くなり円滑な液滴の吐出が困難となるためである。
【０１０７】
半導体層６４を構成するための導体層として、ＣｄＳｅ、ＣｄＴｅ、ＧａＡｓ、ＩｎＰ、Ｓｉ、Ｇｅ、カーボンナノチューブ、シリコン、ＺｎＯ等の無機半導体、ペンタセン、アントラセン、テトラセン、フタロシアニン等の有機低分子、ポリアセチレン系導電性高分子、ポリパラフェニレン及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の有機半導体を用いることができる。
半導体の塗布には、高沸点有機溶媒がよく用いられる。例えばトルエン、ｍ−キシレン、ｐ−キシレン、テトラリン、エトキシベンゼン、１、３、５−トリメチルベンゼン、１、５−ジメチルテトラリン、４−メチルアニソール、１−メチルナフタレン、１、２−ジクロロベンゼンなどがよく使用される。
【０１０８】
第２の絶縁層８０（ゲート絶縁膜）のような層間絶縁膜を構成する電気絶縁性の大きな材料としては、有機材料では、ポリイミド、ポリアミドイミド、エポキシ樹脂、シルセスキオキサン、ポリビニルフェノール、ポリカーボネート、フッ素系樹脂、ポリパラキシリレン、ポリビニルブチラールなどが挙げられ、ポリビニルフェノールやポリビニルアルコールは適当な架橋剤によって、架橋して用いてもよい。ポリフッ化キシレン、フッ素化ポリイミド、フッ素化ポリアリルエーテル、ポリテトラフルオロエチレン、ポリクロロトリフルオロエチレン、ポリ（α、α、α’、α’―テトラフルオロ―パラキシレン）、ポリ（エチレン／テトラフルオロエチレン）、ポリ（エチレン／クロロトリフルオロエチレン）、フッ素化エチレン／プロピレン共重合体の様なフッ素化高分子、ポリオレフィン系高分子、その他、ポリスチレン、ポリ（α−メチルスチレン）、ポリ（α―ビニルナフタレン）、ポリビニルトルエン、ポリブタジエン、ポリイソプレン、ポリ（４―メチル―１―ペンテン）、ポリ（２―メチル―１、３―ブタジエン）、ポリパラキシレン、ポリ［１、１―（２―メチルプロパン）ビス（４―フェニル）カルボネート］、ポリシクロヘキシルメタクリレート、ポリクロロスチレン、ポリ（２、６―ジメチル―１、４―フェニレンエーテル）、ポリビニルシクロヘキサン、ポリアリレンエーテル、ポリフェニレン、ポリスチレン―コ―α―メチルスチレン、エチレン／アクリル酸エチル共重合体、ポリ（スチレン／ブタジエン）、ポリ（スチレン／２、４―ジメチルスチレン）などが挙げられる。
多孔質の絶縁膜としては、二酸化珪素にリンを添加したリンシリケートガラス、二酸化珪素にリン及びボロンを添加したホウ素リンリシケートガラス、ポリイミド、ポリアクリルなどの多孔質の絶縁膜が挙げられる。また、多孔質メチルシルセスキオキサン、多孔質ハイドロシルセスキオキサン、多孔質メチルハイドロシルセスキオキサン等のシロキサン結合を有する多孔質の絶縁膜を形成することができる。
【０１０９】
なお、アライメントマークＭを形成するためのマーキング材料としては、染料や顔料を含むインクを用いることができる。顔料としては難溶性色素からなる有機顔料、有機色素と多価金属イオンとが結合したレーキ顔料などがあり、有機色素部分としては、アゾ色素、アントラキノン色素、フタロシアニン色素などがあげられる。例えば、銅フタロシアニンにスルホン酸が３個置換したもののナトリウム塩（フタロシアニン染料：ＬｉｏｎｏｌＢｌｕｅＧＳ）の吸収極大波長（モル吸光係数）は６３９ｎｍ＆６６０ｎｍ（３５０００）である。
染料としては、水溶性染料、油溶性染料があり、水溶性染料は色素分子中にスルホン酸基やカルボン酸基などの親水性基を有するものが多く用いられる。染料の分子構造の基本骨格としては、アゾ染料、アントラキノン染料、フタロシアニン染料、シアニン染料、オキソノール染料、スチリル染料、トリアリールメタン染料などがある。シアニン染料、オキソノール染料は、吸光係数が大きいので、低濃度でも視認性が高い。
【０１１０】
このような染料としては、例えば、下記化学式１〜４で表される染料１〜４がある。これらは水に可溶で、各染料の吸収極大波長（モル吸光係数）は以下のとおりである。各染料１〜４（化学式１〜４）は、吸収極大波長の前後２５ｎｍでも吸収ピークの約５０％位の吸収強度がある。
染料１（化学式１）：５５２ｎｍ（６５０００）
染料２（化学式２）：６４４ｎｍ（１０４０００）
染料３（化学式３）：５５０ｎｍ（６３０００）
染料４（化学式４）：７４７ｎｍ（２６００００）
【０１１１】
【化１】
0005711585.tif 000002
【０１１２】
【化２】
0005711585.tif 000003
【０１１３】
【化３】
0005711585.tif 000004
【０１１４】
【化４】
0005711585.tif 000005
【０１１５】
本発明は、基本的に以上のように構成されるものである。以上、本発明の薄膜トランジスタの製造装置およびその製造方法、ならびにプログラムについて詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよいのはもちろんである。
本発明で得られる薄膜トランジスタは、ＬＣＤ、有機ＥＬディスプレイ、電子書籍（いわゆるｅ−ｂｏｏｋ）等の表示装置に用いることができる。さらには、Ｘ線等の検出器に用いられるＦＰＤ（フラットパネルディテクター）の検出部にも適用することができる。
【符号の説明】
【０１１６】
１０  薄膜トランジスタ製造装置（製造装置）
１２  供給室
１４  計測室
１６  改質室
１８  パターン形成室
２０  巻取り室
３０  入力部
３２  描画データ作成部
３４  制御部
３５  記憶部
３６  アライメント検出部
３８  第１の画像処理部
４０  第２の画像処理部
５０  歪みセンサ
５２  露光部
５６  照射部
６０  ＴＦＴ
６２  ゲート電極
６４  半導体層
６６ａ  ソース電極
６６ｂ  ドレイン電極
６８  チャネル領域
Ｚ  基板
【図１】
0005711585.tif 000006
【図２】
0005711585.tif 000007
【図３】
0005711585.tif 000008
【図４】
0005711585.tif 000009
【図５】
0005711585.tif 000010
【図６】
0005711585.tif 000011
【図７】
0005711585.tif 000012
【図９】
0005711585.tif 000013
【図１０】
0005711585.tif 000014
【図１１】
0005711585.tif 000015
【図８】
0005711585.tif 000016