(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された化合物半導体からなる第１サブコレクタ層と、
前記第１サブコレクタ層より平面視で小さい面積で前記第１サブコレクタ層の上に形成された化合物半導体からなる第２サブコレクタ層と、
前記第２サブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、
前記コレクタ層より平面視で小さい面積で前記コレクタ層の上に形成された化合物半導体からなるベース層と、
前記ベース層より平面視で小さい面積で前記ベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
前記エミッタ層の上に形成された化合物半導体からなるキャップ層と、
前記第２サブコレクタ層の周囲の前記第１サブコレクタ層の上に形成されたコレクタ電極と、
前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
前記キャップ層の上に形成されたエミッタ電極と
を少なくとも備え、
前記第２サブコレクタ層と前記コレクタ層との接合面は、前記コレクタ層より平面視で小さい面積に形成され、
前記接合面および前記ベース層は、平面視で前記コレクタ層の内側の領域に形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項２】
請求項１記載のヘテロ接合バイポーラトランジスタにおいて、
前記第１および第２サブコレクタ層はｎ+型の化合物半導体であり、
前記コレクタ層はｎ型の化合物半導体であり、
前記ベース層はｐ+型の化合物半導体であり、
前記エミッタ層はｎ型の化合物半導体である
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項３】
請求項１または２記載のヘテロ接合バイポーラトランジスタにおいて、
前記コレクタ層は、ＩｎＰ，ＩｎＧａＰ，およびＩｎＡｌＰより選択された材料から構成され、
前記第２サブコレクタ層は、前記第１サブコレクタ層に接して形成されたＩｎＰ，ＩｎＧａＰ，およびＩｎＡｌＰより選択された材料からなる第１半導体層と、前記コレクタ層に接して形成されたＩｎＧａＡｓ，ＩｎＡｌＡｓ，およびＩｎＡｌＧａＡｓより選択された材料からなる第２半導体層から構成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
請求項１〜３のいずれか１項に記載のヘテロ接合バイポーラトランジスタにおいて、
前記コレクタ層を第１コレクタ層とし、前記第１コレクタ層の上に形成された第２コレクタ層を備え、
前記ベース層は、前記第２コレクタ層の上に形成され、
前記第２コレクタ層は第１コレクタ層より小さい面積で形成され、かつ、平面視で前記第１コレクタ層の内側の領域に形成されている
ことを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩｎＰなどのＩＩＩ−Ｖ族化合物半導体を用いたヘテロ接合バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
化合物半導体を用いたヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）は、高速性と高耐圧性に優れた半導体素子であることから、ドライバ回路などに代表される、大きな出力振幅を有する超高速電子回路への応用が期待されている。
【０００３】
一般に、ＨＢＴの耐圧特性は、ベース層の価電子帯からコレクタ層の伝導帯へのバンド間トンネル機構に基づくコレクタリーク電流などによって決定される。このコレクタリーク電流を抑制してコレクタ耐圧を向上させるには、コレクタ層厚を増やして印加電界強度を緩和させること、また、バンドギャップの大きい半導体材料をコレクタ層に用いることが必要となる。特に後者の方法は、コレクタ層厚を増やすことなくバンド間トンネル電流を抑制することができるので、ＨＢＴの高速性を損なうことなく耐圧特性を改善することが可能である。
【０００４】
このようなＨＢＴについて図４を用いて簡単に説明する（非特許文献１，２参照）。図４は、ＨＢＴの構成を示す構成図である。ＨＢＴは、半絶縁性ＩｎＰからなる基板４０１の上に形成されたサブコレクタ層４０２と、この上に形成されたコレクタ層４０３と、この上に形成されたベース層４０４と、この上に形成されたエミッタ層４０５とを備える。
【０００５】
サブコレクタ層４０２は、高濃度に不純物が添加されたｎ型のＩｎＰとＩｎＧａＡｓとの積層構造から構成され、コレクタ層４０３は、ｎ型のＩｎＰから構成され、ベース層４０４は、高濃度に不純物が添加されたｐ型のＧａＡｓＳｂから構成され、エミッタ層４０５は、ｎ型のＩｎＰから構成されている。なお、サブコレクタ層４０２を構成しているＩｎＧａＡｓの層は、コレクタ層４０３に接している。
【０００６】
また、サブコレクタ層４０２のコレクタメサが形成されていない周囲の領域にコレクタ電極４２１が形成され、ベース層４０４のエミッタメサが形成されていない周囲の領域にベース電極４２２が形成されている。また、エミッタ層４０５の上に、キャップ層４０６を介してエミッタ電極４２３が形成されている。キャップ層４０６は、高濃度に不純物が添加されたｎ型のＩｎＧａＡｓから構成されている。
【０００７】
ＩｎＰ系のＨＢＴは、一般に、コレクタ層材料としてＩｎＧａＡｓまたはＩｎＰが使用される。ＩｎＧａＡｓは、バンドギャップが小さいために耐圧特性が良好とはいえないが、低電界における電子輸送特性が極めて優れているという特長を有している。このため、低電圧で動作させる超高速回路応用に適している。一方、ＩｎＰは、低電界での電子輸送特性がＩｎＧａＡｓほど優れているとはいえない。しかしながら、バンドギャップが大きいために耐圧特性に優れているという特長を有している。このため、大きい出力振幅を必要とするドライバ回路などへの応用に適している。図４を用いて説明したＨＢＴ構造は、耐圧特性に優れたＩｎＰを用いている。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】C.R. Bolognesi et al. , "Ultrahigh performance staggered lineup ("Type-II") InP/GaAsSb/InP NpN double heterojunction bipolar transistors", Jpn. J. Appl. Phys. , Part 1, No.2B, Vol.41, pp.1131-1135, 2002.
【非特許文献２】Y. Zeng et al. ,"Type-II InP/GaAsxSb1−x DHBTs with simultaneous FT and FMAX >340 GHz fabricated by contact lithography", Proceedings of 2010 International Conference on Indium Phosphide & Related Materials (IPRM), Takamatsu, Japan, pp.102-104, 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、コレクタ層材料にバンドギャップの大きいＩｎＰを用いることによって、バンド間トンネル電流を低減し、ＨＢＴのコレクタ耐圧を向上させることが可能である。しかしながら、実際の素子では、期待したほどの改善効果が得られないことが多い。これは、コレクタメサ表面（側面）において、電子捕獲中心などの欠陥が多数存在するために、コレクタメサ表面付近のリーク電流が無視できないことに起因している。
【００１０】
このリーク電流について、図５のバンド図を用いて説明する。図５は、上述したＨＢＴのコレクタ層４０３からベース層４０４へかけてのバンドギャップエネルギーの変化を示すバンド図である。図５の（ａ）は、コレクタ層４０３およびベース層４０４で構成するコレクタメサの内部におけるバンド構造を示し、図５の（ｂ）は、コレクタメサの側部表面付近のバンド構造を示している。
【００１１】
コレクタメサの側部表面には、電子捕獲中心などの欠陥が多数存在するため、図５の（ｂ）に示すように、伝導帯端エネルギーが引き下げられる。この結果、トンネル障壁５０１が薄くなり、ベース層４０４の価電子帯からコレクタ層４０３の伝導帯へのバンド間トンネル電流が増加してしまう。さらに、直接的なバンド間トンネル電流の他に、こうした欠陥を介した電流も発生するため、逆電圧印加時のリーク電流は著しく増加してしまう。
【００１２】
ここで、発明者らが実際に作製した上述同様の構成のＨＢＴについて、コレクタリーク電流とコレクタ・ベース間逆方向電圧との関係を測定した結果について説明する。図６は、コレクタリーク電流とコレクタ・ベース間逆方向電圧との関係を示す特性図である。図６では、エミッタ接合面積が１×４μｍ2の微細素子と１００×１００μｍ2の大面積素子を比較している。
【００１３】
図６から明らかなように、コレクタリーク電流をコレクタ接合面積で規格化して比較すると、微細素子の方が大面積素子に比べて１桁以上大きいリーク電流が発生していることが分かる。例えば、１０ｎＡ／μｍ2のコレクタリーク電流で比べると、対応するコレクタ・ベース間電圧は、微細素子で５．５Ｖ、大面積素子で７．５Ｖ程度となり、コレクタ耐圧として２Ｖ程度の差が生じていることになる。これは、微細素子の方が、コレクタメサ表面で発生するコレクタリーク電流の影響を受けやすいことに起因しており、バンドギャップが大きいＩｎＰのバルク特性を十分に生かし切れていないことを示している。
【００１４】
本発明は、以上のような問題点を解消するためになされたものであり、コレクタメサ表面で発生するコレクタリーク電流を抑制し、微細なＨＢＴのコレクタ耐圧特性を改善することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係るヘテロ接合バイポーラトランジスタは、基板と、基板の上に形成された化合物半導体からなる第１サブコレクタ層と、第１サブコレクタ層より平面視で小さい面積で第１サブコレクタ層の上に形成された化合物半導体からなる第２サブコレクタ層と、第２サブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、コレクタ層より平面視で小さい面積でコレクタ層の上に形成された化合物半導体からなるベース層と、ベース層より平面視で小さい面積でベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、エミッタ層の上に形成された化合物半導体からなるキャップ層と、第２サブコレクタ層の周囲の第１サブコレクタ層の上に形成されたコレクタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、キャップ層の上に形成されたエミッタ電極とを少なくとも備え、第２サブコレクタ層とコレクタ層との接合面は、コレクタ層より平面視で小さい面積に形成され、接合面およびベース層は、平面視でコレクタ層の内側の領域に形成されている。
【００１６】
上記ヘテロ接合バイポーラトランジスタにおいて、コレクタ層は、ＩｎＰ，ＩｎＧａＰ，およびＩｎＡｌＰより選択された材料から構成され、第２サブコレクタ層は、第１サブコレクタ層に接して形成されたＩｎＰ，ＩｎＧａＰ，およびＩｎＡｌＰより選択された材料からなる第１半導体層と、コレクタ層に接して形成されたＩｎＧａＡｓ，ＩｎＡｌＡｓ，およびＩｎＡｌＧａＡｓより選択された材料からなる第２半導体層から構成されている。
【００１７】
上記ヘテロ接合バイポーラトランジスタにおいて、コレクタ層を第１コレクタ層とし、第１コレクタ層の上に形成された第２コレクタ層を備え、ベース層は、第２コレクタ層の上に形成され、第２コレクタ層は第１コレクタ層より小さい面積で形成され、かつ、平面視で第１コレクタ層の内側の領域に形成されている。
【発明の効果】
【００１８】
以上説明したことにより、本発明によれば、コレクタメサ表面で発生するコレクタリーク電流を抑制し、微細なＨＢＴのコレクタ耐圧特性を改善することができるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００１９】
【図１】図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す構成図である。
【図２】図２は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの構成を示す構成図である。
【図３Ａ】図３Ａは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｂ】図３Ｂは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｃ】図３Ｃは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｄ】図３Ｄは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｅ】図３Ｅは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｆ】図３Ｆは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｇ】図３Ｇは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｈ】図３Ｈは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｉ】図３Ｉは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図３Ｊ】図３Ｊは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【図４】図４は、ＨＢＴの構成を示す構成図である。
【図５】図５は、図４を用いて説明したＨＢＴのコレクタ層４０３からベース層４０４へかけてのバンドギャップエネルギーの変化を示すバンド図である。
【図６】図６は、コレクタリーク電流とコレクタ・ベース間逆方向電圧との関係を示す特性図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態について図を参照して説明する。
【００２１】
[実施の形態１]
はじめに、本発明の実施の形態１について、図１を用いて説明する。図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す構成図である。図１では、断面を模式的に示している。
【００２２】
このＨＢＴは、まず、基板１０１と、基板１０１の上に形成された第１サブコレクタ層１０２と、第１サブコレクタ層１０２の上に形成された第２サブコレクタ層１０３と、第２サブコレクタ層１０３の上に形成されたコレクタ層１０４と、コレクタ層１０４の上に形成されたベース層１０５と、ベース層１０５の上に形成されたエミッタ層１０６と、エミッタ層１０６の上に形成されたキャップ層１０７とを備える。
【００２３】
ここで、まず、第２サブコレクタ層１０３は、第１サブコレクタ層１０２より平面視で小さい面積に形成されている。また、ベース層１０５は、コレクタ層１０４より平面視で小さい面積に形成されている。また、エミッタ層１０６は、ベース層１０５より平面視で小さい面積に形成されている。加えて、第２サブコレクタ層１０３とコレクタ層１０４との接合面は、コレクタ層より平面視で小さい面積に形成され、この接合面およびベース層１０５は、平面視でコレクタ層１０４の内側の領域に形成されている。
【００２４】
なお、第２サブコレクタ層１０３の周囲の第１サブコレクタ層１０２の上には、コレクタ電極１２１が形成され、エミッタ層１０６の周囲のベース層１０５の上には、ベース電極１２２が形成され、キャップ層１０７の上には、エミッタ電極１２３が形成されている。
【００２５】
また、基板１０１は、例えば、ＦｅがドープされたＩｎＰなどの半絶縁性の化合物半導体から構成されている。また、第１サブコレクタ層１０２は、高濃度に不純物が導入されたｎ型のＩｎＰ（ｎ+−ＩｎＰ）と高濃度に不純物が導入されたｎ型のＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）とから構成され、このｎ+−ＩｎＧａＡｓの層は、第２サブコレクタ層１０３に接するように積層されている。さらに、第２サブコレクタ層１０３は、高濃度に不純物が導入されたｎ型のＩｎＰやＩｎＧａＡｓなどの化合物半導体から構成されている。
【００２６】
なお、本実施の形態では、第２サブコレクタ層１０３を、下層の第１半導体層１３１と、上層の第２半導体層１３２とから構成している。第１半導体層１３１は、例えば、ｎ+−ＩｎＰから構成され、第２半導体層１３２は、例えば、ｎ+−ＩｎＧａＡｓから構成されている。第１半導体層１３１は、第２半導体層１３２をエッチングするエッチング液ではエッチングされにくい材料から構成することが重要である。これは、第２半導体層１３２を、平面視でコレクタ層１０４の内側の領域に形成するためである。この点については、後述する製造方法においてより詳細に説明する。
【００２７】
また、コレクタ層１０４は、ｎ型のＩｎＰなどの化合物半導体から構成され、ベース層１０５は、高濃度に不純物が導入されたｐ型のＧａＡｓＳｂなどの化合物半導体から構成され、エミッタ層１０６は、ｎ型のＩｎＰなどのベース層１０５とは異なる化合物半導体から構成されている。また、キャップ層１０７は、高濃度に不純物が添加されたｎ型のＩｎＧａＡｓなどの化合物半導体から構成されている。
【００２８】
上述した本実施の形態におけるＨＢＴによれば、コレクタ層１０４より小さい面積で第２半導体層１３２（第２サブコレクタ層とコレクタ層との接合面）およびベース層１０５を形成し、加えて、第２半導体層１３２およびベース層１０５は、平面視でコレクタ層１０４の内側の領域に形成している。このため、第２半導体層１３２，コレクタ層１０４，ベース層１０５のメサ構造の部分において、コレクタ層１０４の側面が、第２半導体層１３２およびベース層１０５の側面より外側に離間した箇所に配置されることになる。
【００２９】
この構造とすることで、これらのメサ構造の側部表面に沿ってベース層１０５から第２サブコレクタ層１０３を結ぶ経路を、より大きく（長く）することができるようになる。この結果、コレクタ層１０４の側面における電界強度を大幅に緩和させることができ、メサ構造の側部表面付近のリーク電流（コレクタリーク電流）が抑制でき、微細なＨＢＴのコレクタ耐圧特性を改善することができるようになる。
【００３０】
[実施の形態２]
次に、本発明の実施の形態２について図２を用いて説明する。図２は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す構成図である。図２では、断面を模式的に示している。
【００３１】
このＨＢＴは、まず、基板２０１と、基板２０１の上に形成された第１サブコレクタ層２０２と、第１サブコレクタ層２０２の上に形成された第２サブコレクタ層２０３と、第２サブコレクタ層２０３の上に形成された第１コレクタ層２０４と、第１コレクタ層２０４の上に形成された第２コレクタ層２１４と、第２コレクタ層２１４の上に形成されたベース層２０５と、ベース層２０５の上に形成されたエミッタ層２０６と、エミッタ層２０６の上に形成されたキャップ層２０７とを備える。実施の形態２では、第２コレクタ層２１４を備える点が、前述した実施の形態１と異なっている。
【００３２】
ここで、このＨＢＴは、まず、第２サブコレクタ層２０３は、第１サブコレクタ層２０２より平面視で小さい面積に形成されている。また、第２コレクタ層２１４およびベース層２０５は、第１コレクタ層２０４より平面視で小さい面積に形成されている。また、エミッタ層２０６は、ベース層２０５より平面視で小さい面積に形成されている。加えて、第２サブコレクタ層２０３と第１コレクタ層２０４との接合面は、第１コレクタ層２０４より平面視で小さい面積に形成され、この接合面、第２コレクタ層２１４、およびベース層２０５は、平面視で第１コレクタ層２０４の内側の領域に形成されている。
【００３３】
なお、第２サブコレクタ層２０３の周囲の第１サブコレクタ層２０２の上には、コレクタ電極２２１が形成され、エミッタ層２０６の周囲のベース層２０５の上には、ベース電極２２２が形成され、キャップ層２０７の上には、エミッタ電極２２３が形成されている。
【００３４】
また、基板２０１は、例えば、ＦｅがドープされたＩｎＰなどの半絶縁性の化合物半導体から構成されている。また、第１サブコレクタ層２０２は、高濃度に不純物が導入されたｎ型のＩｎＰ（ｎ+−ＩｎＰ）と高濃度に不純物が導入されたｎ型のＩｎＧａＡｓ（ｎ+−ＩｎＧａＡｓ）とから構成され、このｎ+−ＩｎＧａＡｓの層は、第２サブコレクタ層２０３に接するように積層されている。さらに、第２サブコレクタ層２０３は、高濃度に不純物が導入されたｎ型のＩｎＰやＩｎＧａＡｓなどの化合物半導体から構成されている。
【００３５】
なお、実施の形態２でも、第２サブコレクタ層２０３を、下層の第１半導体層２３１と、上層の第２半導体層２３２とから構成している。第１半導体層２３１は、例えば、ｎ+−ＩｎＰから構成され、第２半導体層２３２は、例えば、ｎ+−ＩｎＧａＡｓから構成されている。第１半導体層２３１は、第２半導体層２３２をエッチングするエッチング液ではエッチングされにくい材料から構成することが重要である。
【００３６】
また、第１コレクタ層２０４は、ｎ型のＩｎＰなどの化合物半導体から構成され、第２コレクタ層２１４は、ｎ型のＧａＡｓＳｂなどの化合物半導体から構成され、ベース層２０５は、高濃度に不純物が導入されたｐ型のＧａＡｓＳｂなどの化合物半導体から構成され、エミッタ層２０６は、ｎ型のＩｎＰなどのベース層２０５とは異なる化合物半導体から構成されている。また、キャップ層２０７は、高濃度に不純物が添加されたｎ型のＩｎＧａＡｓなどの化合物半導体から構成されている。実施の形態２では、コレクタ層が複数の化合物半導体材料から構成されているところが特徴である。
【００３７】
上述した実施の形態２におけるＨＢＴによれば、第１コレクタ層２０４より小さい面積で第２半導体層２３２（第２サブコレクタ層とコレクタ層との接合面），第２コレクタ層２１４，およびベース層２０５を形成し、加えて、第２半導体層２３２，第２コレクタ層２１４，およびベース層２０５は、平面視で第１コレクタ層２０４の内側の領域に形成している。このため、第２半導体層２３２，第１コレクタ層２０４，第２コレクタ層２１４，ベース層２０５のメサ構造の部分において、第１コレクタ層２０４の側面が、第２半導体層２３２，第２コレクタ層２１４，およびベース層２０５の側面より外側に離間した箇所に配置されることになる。
【００３８】
この構造とすることで、これらのメサ構造の側部表面に沿ってベース層２０５から第２サブコレクタ層２０３を結ぶ経路を、より大きく（長く）することができるようになる。この結果、第１コレクタ層２０４の側面における電界強度を大幅に緩和させることができ、メサ構造の側部表面付近のリーク電流（コレクタリーク電流）が抑制でき、微細なＨＢＴのコレクタ耐圧特性を改善することができるようになる。
【００３９】
なお、実施の形態２では、ベース層２０５と第１コレクタ層２０４との間に、ベース層２０５と同じ材料から構成した第２コレクタ層２１４を備えることによって、同じ化合物半導体から構成したコレクタ・ベース接合を備えるＨＢＴを構成している。
【００４０】
「製造方法」
次に、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法について、図３Ａ〜図３Ｊを用いて説明する。図３Ａ〜図３Ｊは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための各工程における状態を示す断面図である。
【００４１】
まず、図３Ａに示すように、ＦｅがドープされたＩｎＰからなる半絶縁性の基板１０１の上に、ｎ+−ＩｎＰおよびｎ+−ＩｎＧａＡｓから構成される第１サブコレクタ層１０２、ｎ+−ＩｎＰ層（第１半導体層）３０１、ｎ+−ＩｎＧａＡｓ層（第２半導体層）３０２、ｎ−ＩｎＰ層（コレクタ層）３０３、ｐ+−ＧａＡｓＳｂ層（ベース層）３０４、ｎ−ＩｎＰ層（エミッタ層）３０５、ｎ+−ＩｎＧａＡｓ層（キャップ層）３０６を、この順に堆積して形成する。ここで、第１サブコレクタ層１０２を構成するｎ+−ｎＧａＡｓは、ｎ+−ＩｎＰ層（第１半導体層）３０１と接するように積層する。これらは、例えば、よく知られた有機金属気相成長法や分子線エピタキシー法により形成できる。
【００４２】
続いて、ｎ+−ＩｎＧａＡｓ層３０６の上に、タングステンを主成分とする金属層３０７を形成する。金属層３０７は、例えば、スパッタ法により形成することができる。また、金属層３０７の上に、公知のリソグラフィー技術によりレジストパターン３０８を形成する。レジストパターン３０８は、エミッタ電極１２３，キャップ層１０７，およびエミッタ層１０６を形成するためのマスクとなる。
【００４３】
次に、レジストパターン３０８をマスクとして金属層３０７を選択的にエッチングすることで、図３Ｂに示すように、エミッタ電極１２３を形成する。例えば、レジストパターン３０８をマスクとし、ＳＦ6ガスを用いた反応性イオンエッチングにより金属層３０７を選択的にエッチング除去することで、エミッタ電極１２３が形成できる。
【００４４】
次に、レジストパターン３０８およびエミッタ電極１２３をマスクとし、ｎ+−ＩｎＧａＡｓ層３０６およびｎ−ＩｎＰ層３０５を選択的にエッチングすることで、図３Ｃに示すように、キャップ層１０７およびエミッタ層１０６（エミッタメサ）を形成する。例えば、誘導結合型プラズマ反応性イオン・エッチング（Inductively Coupled Plasma-Reactive Ion Etching：ＩＣＰ−ＲＩＥ）法とクエン酸系エッチング溶液を用いたウエットエッチング法とを併用することにより、ｎ+−ＩｎＧａＡｓ層３０６をエッチングすることで、キャップ層１０７が形成できる。
【００４５】
この次に、塩酸系エッチング液を用いたウエットエッチングによりｎ−ＩｎＰ層３０５を選択的にエッチングすることで、エミッタ層１０６が形成できる。このようにして、キャップ層１０７およびエミッタ層１０６を形成し、レジストパターン３０８を除去した後に、図３Ｃに示すように、ベース電極１２２を形成する。ベース電極１２２は、公知の蒸着法およびリフトオフ法により形成すればよい。
【００４６】
次に、図３Ｄに示すように、公知のリソグラフィー技術によりレジストパターン３０９を形成する。レジストパターン３０９は、コレクタ層１０４を形成するためのマスクである。レジストパターン３０９は、キャップ層１０７，エミッタ層１０６，および後述する工程で形成するベース層１０５より平面視で大きな面積に形成する。また、キャップ層１０７，エミッタ層１０６，および後述する工程で形成するベース層１０５が、平面視で、レジストパターン３０９の形成領域内に配置される状態とする。例えば、レジストパターン３０９の中央部に、キャップ層１０７およびエミッタ層１０６が配置される状態とする。
【００４７】
上述した状態にレジストパターン３０９を形成したら、これをマスクとしてＩＣＰ−ＲＩＥ法によりｐ+−ＧａＡｓＳｂ層３０４をエッチングしてｐ+−ＧａＡｓＳｂ層３１４とし、また、ｎ−ＩｎＰ層３０３の一部をエッチングする。引き続いて、塩酸系エッチング液を用いて残りのｎ−ＩｎＰ層３０３をエッチングすることで、図３Ｅに示すように、コレクタ層１０４を形成する。この段階では、ベース層１０５となるｐ+−ＧａＡｓＳｂ層３１４は、コレクタ層１０４と平面視同じ面積の状態である。
【００４８】
次に、クエン酸系エッチング溶液を用いｎ+−ＩｎＧａＡｓ層３０２を選択的にエッチングする。クエン酸系エッチング溶液では、ＩｎＧａＡｓはエッチングするがＩｎＰはエッチングしないという特徴を有している。このために、既に形成されているコレクタ層１０４および、ｎ+−ＩｎＰ層３０１はエッチングされない。従って、クエン酸系エッチング溶液を用い、エッチング時間を最適化してｎ+−ＩｎＧａＡｓ層３０２を選択的にエッチングすることで、図３Ｆに示すように、アンダーカットされた状態に第２半導体層１３２が形成される。この結果、コレクタ層１０４に対して平面視で小さい面積に第２半導体層１３２が形成され、第２サブコレクタ層１０３とコレクタ層１０４との接合面が、コレクタ層１０４より平面視で小さい面積に形成されるようになる。この状態は、コレクタ層１０４の周辺部により庇が形成されている状態である。
【００４９】
また、ウエットエッチングでは、よく知られているように均等にエッチングが進行するので、上記庇はコレクタ層１０４の周方向に均等に形成され、第２半導体層１３２は、平面視で、コレクタ層１０４の内側に配置された状態となる。以上のようにして、第２半導体層１３２を形成した後、レジストパターン３０９は除去する。
【００５０】
次に、図３Ｇに示すように、レジストパターン３１１を形成する。レジストパターン３１１は、ベース層１０５を形成するためのマスクであり、ベース電極１２２が形成されている領域を含み、また、平面視でコレクタ層１０４より小さい面積に形成する。ここで、レジストパターン３１１の形成においては、よく知られているように、まず、レジスト材料を塗布して塗布膜を形成する。この段階で、コレクタ層１０４の上述した庇部の下側の、第２半導体層１３２の周囲にも、レジスト層３１０が形成される。
【００５１】
次に、形成した塗布膜を露光および現像することで、レジストパターン３１１を形成するが、コレクタ層１０４の下側のレジスト層３１０は、露光されることがない。従って、いわゆるポジ型のレジスト材料からなるレジスト層３１０は、レジストパターン３１１の形成時の現像処理では、未露光状態であり、除去されることなく残ることになる。
【００５２】
以上のようにして、レジストパターン３１１およびレジスト層３１０を形成した後、これらのマスクを用いて塩酸・過酸化水素の希釈水溶液を用いてｐ+−ＧａＡｓＳｂ層３１４を選択的にエッチングすれば、図３Ｈに示すように、ベース層１０５が形成できる。
【００５３】
このベース層１０５の形成において、ＩｎＰから構成されているコレクタ層１０４およびｎ+−ＩｎＰ層３０１は、ＩｎＰで形成されているため、塩酸・過酸化水素の希釈水溶液でエッチングされることはない。また、第２サブコレクタ層１０３を構成する第２半導体層１３２は、ＩｎＧａＡｓから構成されているが、レジスト層３１０により保護されているため、エッチングされることがない。
【００５４】
以上のようにしてベース層１０５を形成したら、レジストパターン３１１およびレジスト層３１０は除去する。なお、図３Ｈでは、レジストパターン３１１およびレジスト層３１０を除去した状態を示している。
【００５５】
次に、図３Ｉに示すように、レジストパターン３１２を形成する。レジストパターン３１２は、第１半導体層１３１を形成するためのマスクであるが、平面視でコレクタ層１０４より大きな面積となるように形成する。レジストパターン３１２により、エミッタ電極１２３，キャップ層１０７，エミッタ層１０６，ベース層１０５，ベース電極１２２，コレクタ層１０４，および第２半導体層１３２が覆われた状態とする。ただし、レジストパターン３１２は、コレクタ電極１２１を形成する箇所より内側に配置されるような大きさの面積に形成する。
【００５６】
次に、レジストパターン３１２をマスクとしてｎ+−ＩｎＰ層３０１をエッチングし、図３Ｊに示すように、第１半導体層１３１を形成する。例えば、塩酸系エッチング液を用いてｎ+−ＩｎＰ層３０１をエッチングすればよい。第１サブコレクタ層１０２の最上層は、ｎ+−ＩｎＧａＡｓから構成されているため、上述した塩酸系エッチングで、第１サブコレクタ層１０２がエッチングされてしまうことはない。なお、図３Ｊでは、レジストパターン３１２を除去した状態を示している。
【００５７】
図３Ｊにおいて、第１半導体層１３１が、平面視でコレクタ層１０４より小さい面積で、コレクタ層１０４の内側に配置された状態に形成されているが、これは、ｎ+−ＩｎＰ層３０１のエッチングにおいて、レジストパターン３１２に対してアンダーカットが入るためである。なお、ｎ+−ＩｎＰ層３０１のエッチングにおいて、形成される第１半導体層１３１は、コレクタ層１０４より小さい面積に形成する必要はない。第１半導体層１３１は、コレクタ電極１２１が形成される箇所より内側の領域に形成されるようにすればよい。
【００５８】
以上のように、第１半導体層１３１を形成した後、第１サブコレクタ層１０２の上の所定の箇所に、公知の蒸着法およびリフトオフ法によりコレクタ電極１２１を形成する。また、第１サブコレクタ層１０２を所望のメサ型にエッチング加工すれば、所望のＨＢＴメサ構造を実現することができる。
【００５９】
なお、上述した製造方法は、主に、前述した実施の形態１におけるＨＢＴを製造するための工程を示している。前述した実施の形態２におけるＨＢＴの場合は、まず、図３Ａを用いた説明において、ｎ−ＩｎＰ層３０３とｐ+−ＧａＡｓＳｂ層３０４との間に、ｎ−ＧａＡｓＳｂ層を形成しておく。この状態で、図３Ｄ，図３Ｅを用いた説明と同様にすることで、コレクタ層２０４を形成するとともに、コレクタ層２０４と同じ面積に、ｐ+−ＧａＡｓＳｂ層およびｎ−ＧａＡｓＳｂ層を加工する。次に、図３Ｇを用いた説明と同様のレジストパターンおよびレジスト層を形成し、これらをマスクとして、ｐ+−ＧａＡｓＳｂ層およびｎ−ＧａＡｓＳｂ層をエッチング加工すれば、ベース層２０５および第２コレクタ層２１４が形成できる。他の工程は、前述同様にすればよい。
【００６０】
以上説明した製造方法を用いれば、本発明に係るＨＢＴを実現することが可能である。すなわち、コレクタメサ側面を、ベース層およびサブコレクタ層から離れたところに配置させることができる。これにより、コレクタメサ側面での電界強度が大幅に緩和される結果、コレクタメサ表面でのコレクタリーク電流が低減し、コレクタ耐圧が改善されるようになる。
【００６１】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。例えば、上述した説明では、コレクタ層および第１コレクタ層をＩｎＰから構成したが、これに限るものではなく、ＩｎＧａＰあるいはＩｎＡｌＰから構成してもよい。
【００６２】
また、第２サブコレクタ層を構成している第１半導体層をＩｎＰから構成したが、これに限るものではなく、ＩｎＧａＰあるいはＩｎＡｌＰから構成してもよい。さらに、第２サブコレクタ層を構成している第２半導体層４をＩｎＧａＡｓから構成したが、これに限るものではなく、ＩｎＡｌＡｓあるいはＩｎＡｌＧａＡｓから構成してもよい。
【００６３】
また、上述では、主に、ｎｐｎ形ＩｎＰ／ＧａＡｓＳｂ系ＨＢＴを例に説明したが、これに限るものではない。同様な効果は、例えば、ベース層に狭バンドギャップ材料であるＩｎＧａＡｓ系材料を用いたＩｎＰ／ＩｎＧａＡｓ系ＨＢＴに対しても有効である。
【符号の説明】
【００６４】
１０１…基板、１０２…第１サブコレクタ層、１０３…第２サブコレクタ層、１０４…コレクタ層、１０５…ベース層、１０６…エミッタ層、１０７…キャップ層、１２１…コレクタ電極、１２２…ベース電極、１２３…エミッタ電極、１３１…第１半導体層、１３２…第２半導体層。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図３Ｊ】
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【図４】
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【図５】
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【図６】
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