(57)【特許請求の範囲】
【請求項１】
メモリダイのスタックであって、前記メモリダイのスタック内に幾つかのメモリ部分を含むメモリダイのスタックと、
前記メモリダイのスタックと共に積層された論理ダイであって、
送信元および／または送信先のデバイスに結合する、前記論理ダイ内の第１のリンクと、
前記メモリ部分に結合される第２のリンクと、
選択された数の前記第１のリンクを、選択された数の前記第２のリンクに結合して、前記メモリ部分と、前記送信元および／または送信先のデバイスとの間の帯域幅を変化させるスイッチと、
を備える論理ダイと、
を備え、
前記スイッチは、第１のリンクと第２のリンクとの間に１つのローカルダイレクト接続を含み、所与の第１のリンクと他の遠隔の第２のリンクとの間に複数のバッファ付き接続を備える、メモリデバイス。
【請求項２】
前記幾つかのメモリ部分のそれぞれに結合された幾つかのヴォールトコントローラをさらに備え、各ヴォールトコントローラが、１つのローカルダイレクト接続と１つのバッファ付き接続とに結合されている、請求項１に記載のメモリデバイス。
【請求項３】
前記メモリダイのスタック内の前記幾つかのメモリ部分が、幾つかのメモリヴォールトを含む、請求項１に記載のメモリデバイス。
【請求項４】
前記スイッチが、製造時に前記メモリデバイスの帯域幅を設定するようになされている、請求項１に記載のメモリデバイス。
【請求項５】
前記スイッチが、前記メモリデバイスのリセット時に前記メモリデバイスの帯域幅を設定するようになされている、請求項１に記載のメモリデバイス。
【請求項６】
前記スイッチが、動作中に前記メモリデバイスの帯域幅を動的に設定するようになされている、請求項１に記載のメモリデバイス。
【請求項７】
前記スイッチが、前記帯域幅を設定するために、前記論理ダイ上に配置されたリンク構成レジスタを含む、請求項１に記載のメモリデバイス。
【請求項８】
前記リンク構成レジスタが、スタートアップ時に、前記第２のリンクの前記選択される数に対する、前記第１のリンクの前記選択される数を設定するように構成されている、請求項７に記載のメモリデバイス。
【請求項９】
前記リンク構成レジスタが、デバイスのリセット時に、前記第２のリンクの前記選択される数に対する、前記第１のリンクの前記選択される数を設定するように構成されている、請求項７に記載のメモリデバイス。
【請求項１０】
メモリダイのスタックと、
前記メモリダイのスタックと共に積層された論理ダイであって、前記メモリダイのスタックの一部分に結合される幾つかのリンクを備える論理ダイと、
前記メモリダイのスタックの幾つかの部分を並列に動作するように選択するスイッチと、
を備え、
前記幾つかのリンクのそれぞれは、前記メモリダイのスタックから分離された第１のリンクと、前記メモリダイのスタックに結合された第２のリンクとを有し、
前記スイッチは、第１のリンクと第２のリンクとの間に１つのローカルダイレクト接続を含み、所与の第１のリンクと他の遠隔の第２のリンクとの間に複数のバッファ付き接続を備える、メモリデバイス。
【請求項１１】
前記スイッチが前記論理ダイ上に配置されている、請求項１０に記載のメモリデバイス。
【請求項１２】
送信元および／または送信先のデバイスに結合される第１の数の第１のリンクを選択することと、
メモリダイのスタック内の複数のメモリヴォールトのうちのそれぞれのヴォールトに結合される第２の数の第２のリンクを選択することと、
前記選択された数の第１のリンクを前記選択された数の第２のリンクに結合して、前記メモリダイのスタックと前記デバイスとの間のメモリ帯域幅を提供することと、
を含み、
第１のリンクと第２のリンクとの間に１つのローカルダイレクト接続が形成され、かつ、所与の第１のリンクと遠隔の第２のリンクとの間に複数のバッファ付き接続が形成される、メモリ帯域幅を設定する方法。
【請求項１３】
前記第１の数の第１のリンクおよび前記第２の数の第２のリンクの選択が、メモリ動作中に変化する、請求項１２に記載の方法。
【請求項１４】
前記第１の数の第１のリンクおよび前記第２の数の第２のリンクの選択が、前記メモリダイのスタックの第１の部分に結合される複数のリンクを選択して、少なくとも１つの広帯域幅パスを提供することと、前記メモリダイのスタックの第２の部分において、単一のリンクを選択して前記第２の部分への狭帯域幅パスを形成することと、を含む、請求項１２に記載の方法。
【請求項１５】
メモリマップから命令を受け取ることをさらに含み、前記選択する動作が、前記命令に少なくとも部分的に応答して実行される、請求項１２に記載の方法。
【請求項１６】
前記メモリマップから命令を受け取ることが、前記メモリダイのスタックの外部にある位置に配置されているメモリマップから命令を受け取ることを含む、請求項１５に記載の方法。
【請求項１７】
前記メモリマップから命令を受け取ることが、前記メモリダイのスタックと共に積層された論理チップ上に配置されているメモリマップから命令を受け取ることを含む、請求項１５に記載の方法。
【請求項１８】
前記メモリマップから命令を受け取ることが、前記送信元および／または送信先のデバイス内に配置されているメモリマップから命令を受け取ることを含む、請求項１５に記載の方法。
【請求項１９】
送信元および／または送信先のデバイスに結合される第１の数の第１のリンクを選択することと、
メモリダイのスタック内の複数のメモリヴォールトのそれぞれに結合される第２の数の第２のリンクを選択することと、
前記選択された数の第１のリンクを前記選択された数の第２のリンクに結合して、前記メモリダイのスタックと前記デバイスとの間に書込み帯域幅を提供することと、
読取り動作中に、第２のリンクの前記選択される数に対する、第１のリンクの前記選択される数を変更して、書込み帯域幅とは異なる読取り帯域幅を提供することと、
を含み、
第１のリンクと第２のリンクとの間に１つのローカルダイレクト接続が形成され、かつ、所与の第１のリンクと遠隔の第２のリンクとの間に複数のバッファ付き接続が形成される、メモリ帯域幅を設定する方法。
【請求項２０】
読取り動作中に、第２のリンクの前記選択される数に対する、第１のリンクの前記選択される数を変更して、読取り帯域幅を提供することが、読取り速度を書込み速度に実質的に一致させるように読取り帯域幅を提供することを含む、請求項１９に記載の方法。
【請求項２１】
レジスタを、選択された読取り対書込みの比に設定することを更に含む、請求項１９に記載の方法。
【請求項２２】
前記レジスタが、デバイスのスタートアップ時に設定される、請求項２１に記載の方法。
【請求項２３】
前記レジスタが、デバイスのリセット時に設定される、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本特許出願は、２００９年３月２３日出願の米国特許出願番号第１２／４０８，９０６号から優先権の利益を主張し、参照により本願明細書に引用する。
【０００２】
技術分野
本願明細書に記載されている各種実施形態は、半導体メモリと関連する装置、システム、および方法に関する。
【背景技術】
【０００３】
背景
マイクロプロセッサ技術は、半導体メモリ技術よりも高速度で発展している。その結果、現代のホスト・プロセッサとそのプロセッサが命令およびデータを受信するように適合されている半導体メモリ・サブシステムとの間で、多くの場合、性能の不整合が存在する。たとえば、ある高価なサーバが、メモリ要求への応答を待つ４つのクロック・サイクルのうち３つをアイドリングすることが予想される。
【０００４】
さらに、ソフトウェア・アプリケーションおよび動作システム技術の発展によって、プロセッサのコアおよびスレッドの数が増加し続けるにつれて、高密度メモリ・サブシステムへの要求が増えている。しかしながら、現在技術のメモリ・サブシステムは、たいてい、性能と密度との間に妥協点がある。高帯域幅は、電子素子技術連合評議会（ＪＥＤＥＣ）の電気特性規格を超えることなく、システム内で接続可能なメモリ・カードまたはモジュールの数を制限し得る。
【０００５】
二重データ転送速度（ＤＤＲ）、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）などのＪＥＤＥＣのインターフェース標準規格まで広げることが提案されているが、一般的に、将来の予想されるメモリの帯域幅および密度に関して欠如していることがわかるであろう。弱点には、メモリ電力の最適化、ならびにホスト・プロセッサとメモリ・サブシステムとの間のインターフェースの一意性の欠如が含まれる。プロセッサおよび／またはメモリの技術が変化するにつれて、後者の弱点は、結果としてインターフェースを再設計することが必要となる。
【図面の簡単な説明】
【０００６】
【図１】本発明の一実施形態によるメモリ・システムのブロック図である。
【図２】本発明の一実施形態による論理ダイを備えたスタック・ダイの３Ｄメモリの破断概念図である。
【図３】本発明の一実施形態によるメモリヴォールトコントローラおよび関連するモジュールのブロック図を示す。
【図４】本発明の一実施形態によるメモリ・デバイスを動作させる方法を示す。
【図５】本発明の一実施形態による別のメモリ・システムのブロック図を示す。
【図６】本発明の一実施形態による情報処理システムのブロック図を示す。
【発明を実施するための形態】
【０００７】
詳細な説明
以下の発明の詳細な説明では、その一部分を形成し、かつ本発明を実施することができる特定の実施形態を例証としてそこに示している添付の図面を参照する。これらの実施形態は十分に詳細に記載されているので、当業者は本発明を実施することができる。他の実施形態を利用することができ、構造上、論理上、および電気的な変更が可能である。
【０００８】
図１は、本発明のさまざまな例示的実施形態によるメモリ・デバイス１００のブロック図を含む。メモリ・デバイス１００は、１つ以上の送信元デバイスおよび／または送信先デバイス（たとえば、１つ以上のプロセッサを含むホストなど）と一組の積層配列（スタックアレイ）のメモリ「ヴォールト」１１０との間で、コマンド、アドレス、および／またはデータの複数のアウトバウンド（下り）および／またはインバウンド（上り）の流れを実質的に同時に転送するように動作する。結果として、メモリ・システムの密度、帯域幅、並列性、およびスケーラビリティを増大させることができる。
【０００９】
マルチ・ダイ・メモリ・アレイの実施形態は、以前の設計における個々のメモリ・アレイ・ダイに通常配置される制御ロジックを集約したものである。スタック・ダイ群のサブセクションは、メモリヴォールトとして本開示において説明されているが、図１では例示的なヴォールト１１０として、図２では例示的なヴォールト２３０として示されている。図示の例に示されているメモリヴォールトは、共通の制御ロジックを共有する。電源がオンのメモリ・バンクのより細かなグラニュラリティをもたらしつつ、エネルギ効率を増大するために、メモリヴォールトのアーキテクチャはメモリ制御ロジックを戦略的に分割する。また、図示されている実施形態は、メモリ・システムに対するホストプロセッサの標準化されたインターフェースを有効にする。この標準化されたインターフェースによって、メモリ技術が発展する際の再設計サイクルタイムを減少させることができる。
【００１０】
図２は、論理ダイ２０２と共に積層されて、さまざまな例示的実施形態によるメモリ・デバイス１００を形成する、スタック・ダイの３Ｄメモリ・アレイ２００の破断概念図である。メモリ・デバイス１００は、結果としてスタック・ダイの３Ｄメモリ・アレイ２００となる１つ以上のメモリ・アレイ２０３のスタックを組み入れる。複数のメモリ・アレイ（たとえばメモリアレイ２０３）が、複数のダイ（たとえばダイ２０４）のそれぞれの上に製作される。ついで、メモリ・アレイのダイは積層され、スタック・ダイの３Ｄメモリ・アレイ２００を形成する。
【００１１】
そのスタックの各ダイは、複数の「タイル」（たとえば、スタック・ダイ２０４と関連するタイル２０５Ａ、２０５Ｂ、および２０５Ｃ）に分割される。各タイル（たとえばタイル２０５Ｃ）は、１つ以上のメモリ・アレイ２０３を含んでいてもよい。メモリ・アレイ２０３は、いかなる特定のメモリ技術にも制限されず、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、フラッシュ・メモリなどを含んでいてもよい。
【００１２】
積層されたメモリアレイ・タイルのセット２０８は、各スタック・ダイからの単一のタイル（たとえば、タイル２１２Ｂ、２１２Ｃ、および２１２Ｄ、ベース・タイルは図１から隠れている）を含んでいてもよい。電力、アドレス、および／またはデータ、ならびに類似した一般的な信号は、たとえば「ウエハ貫通相互接続」（ＴＷＩ）など、「Ｚ」次元２２０での積層されたタイルのセット２０８を導電路（たとえば導電路２２４）上で横断することができる。留意されたいのは、ＴＷＩが、特定のウエハまたはダイを必ずしも完全に通過する必要があるというわけではないことである。
【００１３】
１つの構成におけるスタック・ダイの３Ｄメモリ・アレイ２００は、メモリ「ヴォールト」のセット（たとえばメモリヴォールト２３０）に分割される。各メモリヴォールトは、スタックされたタイルのセット（たとえばタイルのセット２０８）を含み、複数のスタック・ダイのそれぞれからの１つのタイルは、ＴＷＩのセットと共に、タイルのセット２０８を電気的に相互接続する。ヴォールトの各タイルは、１つ以上のメモリ・アレイ（たとえばメモリ・アレイ２４０）を含む。個々のヴォールト２３０に分割することが記載されているが、３Ｄメモリ・アレイ２００は、他の多くの方法でも分割可能である。他の例示的な分割は、ダイ、タイルなどによる分割を含む。
【００１４】
メモリヴォールトのセット１０２は、図２からのメモリヴォールト２３０と類似しているが、メモリ・デバイス１００との前後関係で図１に示されている。メモリ・デバイス１００はまた、複数のメモリヴォールトコントローラ（ＭＶＣ）１０４（たとえばＭＶＣ１０６）を含む。各ＭＶＣは、対応するメモリヴォールト（たとえばセット１０２のうちのメモリヴォールト１１０）に、１対１の関係で通信可能に連結されている。このように、各ＭＶＣは、他のＭＶＣとこれらのそれぞれのメモリヴォールトの間の通信とは独立して、対応するメモリヴォールトと通信することができる。
【００１５】
メモリ・デバイス１００はまた、複数のコンフィギュラブル（設定可能）なシリアル化通信リンク・インターフェース（ＳＣＬＩ）１１２を含む。ＳＣＬＩ１１２は、ＳＣＬＩのアウトバウント（下り）群１１３およびＳＣＬＩのインバウンド（上り）群１１５に分割され、ここでは、「アウトバウンド（下り）」方向および「インバウンド（上り）」方向は、プロセッサ１１４から見て定義される。複数のＳＣＬＩ１１２の各ＳＣＬＩは、その他のＳＣＬＩと並行演算ができる。同時に、ＳＣＬＩ１１２は、複数のＭＶＣ１０４を１つ以上のプロセッサ１１４に通信可能に連結する。メモリ・デバイス１００は、ホスト・プロセッサ１１４に対してマルチ・リンクで高スループットのインターフェースを示す。
【００１６】
メモリ・デバイス１００はまた、スイッチ１１６を含んでいてもよい。いくつかの実施形態では、スイッチ１１６が、交差接続スイッチとも呼ばれるマトリックス・スイッチを含んでいてもよい。スイッチ１１６は、複数のＳＣＬＩ１１２および複数のＭＶＣ１０４に通信可能に連結されている。スイッチ１１６は、選択されたＭＶＣに対して各ＳＣＬＩに直接交差接続することができる。したがって、ホスト・プロセッサ１１４は、複数のＳＣＬＩ１１２を横切って複数のメモリヴォールト１０２に実質的に同時にアクセスすることができる。このアーキテクチャは、プロセッサ―メモリの高帯域幅を、マルチコア技術を含む現代のプロセッサ技術に提供することができる。
【００１７】
メモリ・デバイス１００はまた、スイッチ１１６に連結（結合）されているメモリ組立て制御レジスタ１１７を含んでいてもよい。メモリ組立て制御レジスタ１１７は、構成ソースからメモリ組立て構成パラメータを受け、メモリ・デバイス１００の１つ以上のコンポーネントを構成して、選択可能モードに従って動作する。たとえば、スイッチ１１６と複数のメモリヴォールト１０２および複数のＭＶＣ１０４の各々とは、通常、別々のメモリ要求に応答して互いに独立して動作するように構成されることができる。このような構成は、ＳＣＬＩ１１２とメモリヴォールト１０２との間の並列性の結果として、メモリ・システムの帯域幅を強化することができる。
【００１８】
代替として、複数のメモリヴォールト１０２のうちの２つ以上のサブセットおよび対応するＭＶＣのサブセットが、単一の要求に応答して同期的に動作するように、メモリ・デバイス１００をメモリ組立て制御レジスタ１１７を介して再構成してもよい。後者の構成は、単一のヴォールトと関連するデータ・ワードの幅よりも広いデータ・ワードにアクセスするために用いることができる。このようなワードは、本願明細書ではワイド・データ・ワードと称されている。この技術は、待ち時間を減少させることができる。他の構成は、選択ビット・パターンをメモリ組立て制御レジスタ１１７にロードすることによって使用可能となる。
【００１９】
一例では、アウトバウンドＳＣＬＩ１１３が、複数のアウトバウンドの差動対シリアル・パス（ＤＰＳＰ）１２８を含んでいてもよい。ＤＰＳＰ１２８は、ホスト・プロセッサ１１４に通信可能に連結されており、アウトバウンド・パケットを集合的に転送することができる。アウトバウンドＳＣＬＩ１１３は、複数のアウトバウンドＤＰＳＰ１２８に連結されている並直列交換回路１３０を含んでいてもよい。アウトバウンドＳＣＬＩはまた、並直列交換回路１３０に通信可能に連結されているデマルチプレクサ１３８を含んでいてもよい。一実施形態では、ＤＳＰＳ、並直列交換回路、およびデマルチプレクサの構成は、データ・パケットまたはサブ・パケットの効果的な転送を容易にする。アウトバウンドＳＬＣＩと同様に、一実施形態では、インバウンドＳＣＬＩと、ＤＳＰＳ、並直列変換器、およびマルチプレクサの類似の構成とが、データ・パケットまたはサブ・パケットの効果的な転送を容易にする。
【００２０】
図３は、さまざまな例示的実施形態によるＭＶＣ（たとえばＭＶＣ１０６）および関連するモジュールのブロック図である。ＭＶＣ１０６は、プログラム可能なヴォールト制御ロジック（ＰＶＣＬ）のコンポーネント３１０を含んでいてもよい。ＰＶＣＬ３１０は、ＭＶＣ１０６を対応するメモリヴォールト（たとえばメモリヴォールト１１０）にインターフェースする。ＰＶＣＬ３１０は、対応するメモリヴォールト１１０に関連する１つ以上の制御信号および／またはタイミング信号を生成する。
【００２１】
ＰＶＣＬ３１０は、ＭＶＣ１０６を選択された構成または選択された技術を持つメモリヴォールト１１０に適合させるように構成されることができる。したがって、たとえば、メモリ・デバイス１００は、まず最初に、現在利用可能なＤＤＲ２  ＤＲＡＭを使用して構成されることができる。メモリ・デバイス１００は、続いて、ＤＤＲ３のバンク制御およびタイミング論理を含むようにＰＶＣＬ３１０を再構成することによって、ＤＤＲ３ベースのメモリヴォールト技術に対応するよう適合されてもよい。
【００２２】
ＭＶＣ１０６は、ＰＶＣＬ３１０に通信可能に連結（結合）されているメモリ・シーケンサ３１４を含む。メモリ・シーケンサ３１４は、関連するメモリヴォールト１１０を実装するのに用いる技術に基づいて、メモリ技術に依存する動作のセットを実行する。メモリ・シーケンサ３１４は、たとえば、コマンド・デコード動作、メモリ・アドレス多重化動作、メモリ・アドレス逆多重化動作、メモリ・リフレッシュ動作、メモリヴォールトトレーニング動作、および／または対応するメモリヴォールト１１０に関連するメモリヴォールトプリフェッチ動作を実行することができる。いくつかの実施形態では、メモリ・シーケンサ３１４が、ＤＲＡＭシーケンサを含んでいてもよい。いくつかの実施形態では、メモリ・リフレッシュ動作が、別々のリフレッシュ・コントローラ（図示せず）から始まってもよい。
【００２３】
メモリ・シーケンサ３１４は、メモリ・デバイス１００を選択された構成または技術を持つメモリヴォールト１１０に適応させるように構成されることができる。たとえば、メモリ・シーケンサ３１４は、メモリ・デバイス１００と関連する他のメモリ・シーケンサと同期的に動作するように構成されることができる。単一のキャッシュ・ライン要求に応答して、複数のメモリヴォールトからホスト・プロセッサ１１４と関連するキャッシュ・ライン（図示せず）までワイド・データ・ワードを伝達するために、このような構成が使用可能である。
【００２４】
ＭＶＣ１０６は、書込みバッファ３１６を含んでいてもよい。書込みバッファ３１６は、ＰＶＣＬ３１０に連結されて、ホスト・プロセッサ１１４からＭＶＣ１０６に到着するデータをバッファに保留することができる。ＭＶＣ１０６は、読取りバッファ３１７をさらに含んでいてもよい。読取りバッファ３１７は、ＰＶＣＬ３１０に連結されて、対応するメモリヴォールト１１０からＭＶＣ１０６に到着するデータをバッファに保留することができる。
【００２５】
ＭＶＣ１０６はまた、アウト・オブ・オーダ要求キュー３１８を含むこともできる。アウト・オブ・オーダ要求キュー３１８は、メモリヴォールト１１０に含まれる複数のメモリ・バンクに対して、順序列の読取り動作および／または書込み動作を確立する。バンク・コンフリクトを低減し、読取りから書き込みのターンアラウンド・タイムを減少させるために、順序列が選択されて、任意の単一のメモリ・バンクに対する順次動作を回避する。
【００２６】
ＭＶＣ１０６はまた、メモリ修正ロジック（ＭＲＬ）コンポーネント３２４を含んでいてもよい。ＭＲＬ３２４は、ＴＷＩ修正ロジック３２８を使用するＴＷＩ修正動作または他の修正動作など、多くの動作を管理することができる。
【００２７】
図４は、本発明の一実施形態による動作方法を示す。動作４１０では、ホストに連結（結合）されている第１の数の第１のリンクを選択する。第１のリンクの一例は、上述のＳＣＬＩ１１２を含む。第１のリンクはそれぞれ、個々の帯域幅を有する。第１の数の第１のリンクが共に動作するように選択されると、結合された第１のリンクの帯域幅が増加する。
【００２８】
動作４２０では、スタックの複数のメモリヴォールトにあるそれぞれのメモリヴォールトに連結されている第２の数の第２のリンクを選択する。第２のリンクの一例は、図１に示すリンク１２０を含む。図１の例では、第２のリンク１２０は、ＭＶＣ１０４のそれぞれを、スタック・ダイの３Ｄメモリ・アレイ２００内の関連したそれぞれのメモリヴォールト１０２に連結させる。メモリヴォールトがスタック・ダイの３Ｄメモリ・アレイ２００の一部分として説明されているが、たとえばダイ２０４、タイル２０５などその他の部分も可能である。
【００２９】
動作４３０では、選択された第１の数の第１のリンクと選択された第２の数の第２のリンクとを共に連結して、メモリ・ダイのスタックとホストとの間にメモリ帯域幅を提供する。一例として図１を再び使用すると、選択された数の第１のリンク１１２および選択された数の第２のリンク１２０を接続して、スタック・ダイの３Ｄメモリアレイ２００とホスト１１４との間にメモリ帯域幅を提供する。
【００３０】
例示の実施形態は、複数の第２のリンク１２０に１つの第１のリンク１１２を連結させて、複数のヴォールト１１０に並列にアクセスすることを含む。別の例示的実施形態は、複数の第１のリンク１１２に１つの第２のリンク１２０を連結させて、単一の第１のリンク１１２のみで利用できるよりも大きな帯域幅を単一の所与のヴォールト１１０から提供することを含む。他の例は、複数の第１のリンク１１２および第２のリンク１２０を組み合わせて、複数のヴォールト１１０および複数の第１のリンク１１２の両方に関して多くの帯域幅の組合せをもたらすことを含む。
【００３１】
スイッチ１１６は、図１に示されており、ある数の第１のリンク１１２をある数の第２のリンク１２０に接続させるために使用される。一例では、スイッチ１１６は、メモリ動作中に、スタック・ダイの３Ｄメモリアレイ２００の部分に対するメモリ帯域幅を変化させることが可能なダイナミック・リンク・コントローラである。ダイナミック・リンク・コントローラの一例は、任意の第１のリンク（複数可）を任意の第２のリンク（複数可）に直接に接続するクロスバー・スイッチを含む。別の例では、ダイナミック・リンク・コントローラは、第１のリンクと第２のリンクとの間に１つのローカル・ダイレクト接続を含み、所与の第１のリンクと他の遠隔の第２のリンクとの間に複数のバッファ付き接続を備える。この例示的実施形態を、図５を参照しつつ以下により詳細に記載する。
【００３２】
別の例では、スイッチ１１６は、製造時に一度またはデバイスのスタートアップ時に一度、スタック・ダイの３Ｄメモリアレイ２００の部分に対するメモリ帯域幅を設定するスタティック・コントローラである。例示的なスタティック構成では、製造時、スタートアップ時、またはデバイスのリセットなど別のイベント時に一度、帯域幅を設定するために、メモリ組立て制御レジスタ１１７などのリンク構成レジスタが用いられる。
【００３３】
一例では、上述のようなスタティック構成またはダイナミック構成などの所望の構成が、ホスト１１４からパス１２２を通ってメモリ組立て制御レジスタ１１７まで送られる。一実施形態では、所望の構成がメモリ・マップから送られる。メモリ・マップ構成において、メモリ・アドレス空間の領域は、１つまたは複数のヴォールトによって情報を提供されるようにマッピングされてもよい。選択例では、メモリ・マップは、論理チップ２０２に、上述通りにホスト１１４に、またはメモリ・デバイス１００の外部にある他の位置に配置されてもよい。
【００３４】
上述のメモリ・デバイスおよびシステムは、様々なタイプのメモリ動作に帯域幅を合わせるように構成されることができる。たとえば、複数のリンクが結合されて、１つの広帯域幅パスをもたらすことができ、あるいは、リンクが分割されてより多数の狭帯域幅パスを作製することができる。ある用途では、狭帯域幅パスを使用して電力を節約する一方で、別の用途では、広帯域幅パスを使用して速度を与える。
【００３５】
一例では、複数のリンクが結合されて、読取り帯域幅と異なる書込み帯域幅を動的に提供する。一般に、読取り動作は、メモリ・システムにおいて書込み動作と異なる時間量がかかる。リンクを結合して書込み動作から読取り動作まで帯域幅を変化させることによって、書込み動作の速度を、読取り動作の速度に実質的に一致させるように調整することができる。一実施形態では、所与のメモリ・デバイスにおける演算速度の読取り対書込みの比が決定されている。一実施形態では、ついで、その読取り対書込みの比はレジスタに保存され、デバイス動作中に、読取り動作と書込み動作の間で、帯域幅がレジスタに保存される値に基づいて変化する。一例では、レジスタは、上記の実施形態にて説明した論理ダイ内など、メモリ・デバイス１００上に配置される。読取り対書込みの比の経過を追う他の方法、たとえばその比をホスト１１４内に、またはレジスタの別の位置に保存することなども、可能である。
【００３６】
図５は、別のメモリ・デバイス５００の一例を示す。ホスト５１４が、ある数の第１のリンク５１２によってメモリ・デバイス５００に連結されて示されている。上記の実施形態と類似しているスタック・ダイの３Ｄメモリアレイ５０１が、ある数の第２のリンク５２０によって論理ダイ５０２に連結されて示されている。図５の実施形態では、各第１のリンク５１２は、メモリヴォールトなどスタック・ダイの３Ｄメモリ・アレイ５０１の一部分への１つのダイレクト接続を含む。各第１のリンク５１２はまた、ヴォールトなどの遠隔のメモリ部分との情報交換を一時的に保留するダイナミック・リンク・コントローラ５２２を介して、ヴォールトなどの任意の他の部分に選択的に連結されていてもよい。各バッファ付き接続５２４は、上述の実施形態と同様に、ダイナミック・リンク・コントローラ５２２とＭＶＣ５０６などのローカルスイッチとの間を連結して示されている。
【００３７】
ダイレクト・ローカル接続およびバッファ付きリモート接続を備えた実施形態は、高速ローカル・アクセスをもたらすとともに、フル・クロスバーのリンク・コントローラなどの例を超える省力化をもまた、もたらす。遠隔のヴォールトまたは他のメモリ部分に対するバッファ動作の結果として、省力化が容易になる。
【００３８】
各種実施形態の装置およびシステムは、高密度、マルチリンク、高スループットの半導体メモリ・サブシステム以外の用途に有用となり得る。したがって、本発明の各種実施形態はそのように制限されない。メモリ・デバイス１００の説明図は、各種実施形態の構造を総合的に理解することの提供を目的とする。これらは、本願明細書において記載されている構造を使用することのできる装置およびシステムのすべての要素および特徴を完全に説明することを目的としない。
【００３９】
上記のように、３Ｄメモリ・デバイスおよびプロセッサを含むシステムが、本開示に記載されている。このようなシステムの例としては、たとえばテレビジョン、携帯電話、パーソナル・データ・アシスタント（ＰＤＡ）、パーソナル・コンピュータ（たとえば、ラップトップ・コンピュータ、デスクトップ・コンピュータ、ハンドヘルド・コンピュータ、タブレット・コンピュータなど）、ワークステーション、ラジオ、ビデオ・プレーヤ、オーディオ・プレーヤ（たとえばＭＰ３（Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ，  Ａｕｄｉｏ  Ｌａｙｅｒ  ３）プレーヤ）、車両、医療装置（たとえば心臓モニタ、血圧モニタなど）、セット・トップ・ボックスなどがあるが、これらに限定されない。
【００４０】
パーソナル・コンピュータのハイレベルの例が、本発明としての１つの可能なハイレベルなデバイスの用途を示す図６に含まれている。図６は、本発明の一実施形態による少なくと１つのメモリ・デバイス６０６を組み入れる、情報処理システム６００のブロック図である。
【００４１】
この例では、情報処理システム６００が、システムの各種要素を連結させるシステム・バス６０２を含むデータ処理システムを備える。システム・バス６０２は、情報処理システム６００の各種コンポーネント間の通信リンクをもたらし、単一のバスとして、バスの組合せとして、または、任意の他の適切な方法で実施されてもよい。
【００４２】
チップ・アセンブリ６０４が、システム・バス６０２に連結されている。チップ・アセンブリ６０４は、任意の回路または動作可能に互換性のある回路の組合せを含んでいてもよい。一実施形態では、チップ・アセンブリ６０４が、任意のタイプであってもよいプロセッサ６０８またはマルチプロセッサを含む。本願明細書で用いられるように、「プロセッサ」は、マイクロプロセッサ、マイクロコントローラ、グラフィック・プロセッサ、ディジタル信号処理装置（ＤＳＰ）、または他のタイプの任意のプロセッサまたは処理回路など、任意のタイプのコンピュータ回路を意味するが、これらに限定されない。本願明細書で用いられるように、「プロセッサ」は、マルチプロセッサまたはマルチプロセッサ・コアを含む。
【００４３】
一実施形態では、メモリ・デバイス６０６は、チップ・アセンブリ６０４に含まれている。ＤＲＡＭのようなメモリ・デバイスが、このようなメモリ・デバイス６０６の一例である。ＤＲＡＭデバイスの一例は、上記の実施形態にて説明した集積論理チップを備えたスタック・メモリ・チップの３Ｄメモリ・デバイスを含む。メモリ６０６はまた、フラッシュ・メモリなどの不揮発性メモリを含むことができる。
【００４４】
情報処理システム６００はまた、外部メモリ６１１を含んでいてもよく、外部メモリ６１１は、順番に、１つ以上のハード・ドライブ６１２、および／または、フラッシュ・メモリ・ドライブ、コンパクト・ディスク（ＣＤ）、ディジタル・ビデオ・ディスク（ＤＶＤ）などのリムーバブル媒体６１３を処理する１つ以上のドライブなど、特定用途に適する１つ以上のメモリ要素を含むことができる。
【００４５】
情報処理システム６００はまた、モニタなどのディスプレイ装置５０９、スピーカなどの付加的な周辺コンポーネント６１０、およびキーボードおよび／またはコントローラ６１４を含んでいてもよく、マウス、トラックボール、ゲーム・コントローラ、音声認識装置、または、システムユーザが情報処理システム６００からの情報を入力して受け取ることができる任意の他のデバイスを含むことができる。
【００４６】
本発明の幾つかの実施形態が記載されているが、上記の記載は網羅的であることを目的とするものではない。本願明細書において特定の実施形態を図示し記載してきたが、同じ目的を達成するために推定されるあらゆる配置が、示した特定実施形態と交換されてもよいことが、当業者によって理解されるであろう。本願は、本発明のあらゆる改変または変形を包含するものである。上記の説明が例示的であり限定的でないことを目的とすることを理解されたい。上記実施形態の組合せおよび他の実施形態は、上記記載を検討すると当業者にとって明らかであろう。
【図２】
0005784582.tif 000002
【図１】
0005784582.tif 000003
【図３】
0005784582.tif 000004
【図４】
0005784582.tif 000005
【図５】
0005784582.tif 000006
【図６】
0005784582.tif 000007