(57)【特許請求の範囲】
【請求項１】
複数の電子素子を複数備える電子装置であって、
前記複数の電子素子の素子間に素子分離領域が配置され、
前記素子分離領域は、絶縁体膜を挟んで積層され、かつバンドギャップが１．９５ｅＶ以上の酸化物半導体を含有する酸化物半導体膜と、素子分離電極と、を備え、
前記酸化物半導体膜は、前記素子分離領域に含まれる部分と、該部分に連なり前記電子素子に含まれる部分と、を有し、
前記素子分離電極は、前記絶縁体膜によって前記酸化物半導体膜と隔てられ、
前記素子分離電極は、電圧を印加することで、前記素子分離領域に含まれる前記酸化物半導体膜を電界効果を利用して高抵抗化させ、前記電子素子間を電気的に分離させるための電極であり、
前記酸化物半導体膜は、前記素子分離領域と前記電気素子に含まれる部分とのそれぞれにおいて、抵抗値を制御するドーパントが含まれていないことを特徴とする電子装置。
【請求項２】
前記酸化物半導体膜において、前記電子素子に含まれる部分と、前記素子分離領域に含まれる部分とは、一体的に形成された連続層をなしていることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記酸化物半導体膜は、２．５ｅＶ以上のバンドギャップを有することを特徴とする請求項１又は２に記載の電子装置。
【請求項４】
前記酸化物半導体膜のキャリア密度が１０18ｃｍ-3以下であることを特徴とする請求項１乃至３のいずれか一項に記載の電子装置。
【請求項５】
前記酸化物半導体膜のキャリア密度が１０16ｃｍ-3以下であることを特徴とする請求項４に記載の電子装置。
【請求項６】
前記電子素子は、前記酸化物半導体膜、ゲート絶縁層、及び、ゲート電極が積層された薄膜トランジスタであることを特徴とする請求項１乃至５のいずれか一項に記載の電子装置。
【請求項７】
前記素子分離領域に含まれる酸化物半導体膜と、前記薄膜トランジスタのチャネルを構成する酸化物半導体膜と、が同一の主成分材料及び同一の極性を有することを特徴とする請求項６に記載の電子装置。
【請求項８】
前記素子分離電極は、前記素子分離領域に含まれる部分と、該部分に連なり前記電子素子に含まれる部分と、を有し、
前記電子素子は、前記ゲート絶縁層と、前記ゲート電極を挟む対向絶縁層と、を有し、 前記素子分離電極のうち前記電子素子に含まれる部分は、前記対向絶縁層が前記ゲート電極と接する側とは反対側において、前記対向絶縁層に接していることを特徴とする請求項６又は７に記載の電子装置。
【請求項９】
それぞれが画素電極を有する複数の表示素子と、請求項６乃至８のいずれか１項に記載の電子装置と、を備え、
前記複数の電子素子のうちの少なくとも２つの電子素子は、前記複数の表示素子から駆動する表示素子を選択するスイッチングトランジスタと、前記画素電極に電気的に接続され、かつ前記スイッチングトランジスタにより選択された表示素子を駆動する駆動トランジスタと、にそれぞれ対応していることを特徴とする表示装置。
【請求項１０】
前記表示素子はエレクトロルミネッセンス素子であることを特徴とする請求項９に記載
の表示装置。
【請求項１１】
前記表示素子は液晶セルであることを特徴とする請求項９に記載の表示装置。
【請求項１２】
複数の電子素子を備える電子装置の素子分離方法であって、
前記複数の電子素子の素子間に素子分離領域が配置され、
前記素子分離領域は、バンドギャップが１．９５ｅＶ以上であって酸化物半導体を含有する酸化物半導体膜と、絶縁体膜と、素子分離電極と、をこの順で積層された構成を備え、
前記酸化物半導体膜は、前記素子分離領域に含まれる部分と、該部分に連なり前記電子素子に含まれる部分と、を有し、
前記素子分離領域に含まれる部分と前記電子素子に含まれる部分とのそれぞれにおいて、抵抗値を制御するドーパントが含有されておらず、
前記絶縁体膜によって前記素子分離領域に含まれる半導体膜と隔てられた前記素子分離
電極に一定電圧を印加することにより、前記素子分離領域に含まれる半導体膜を電界効果
を利用して高抵抗化し、前記電子素子間を電気的に分離することを特徴とする電子装置の
素子分離方法。
【請求項１３】
前記電子素子に含まれる部分と、前記素子分離領域に含まれる部分とは、それぞれ、共
通の半導体膜から構成されていることを特徴とする請求項１２に記載の電子装置の素子分離方法。
【請求項１４】
複数の電子素子と、前記複数の電子素子の間に位置する素子分離領域と、を備える電子装置の製造方法であって、
ゲート用端子を形成する工程と、
前記ゲート用端子の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にソース端子を形成する工程と、
前記ゲート絶縁膜及び前記ソース端子の上にバンドギャップが１．９５ｅＶ以上である酸化物半導体を含む酸化物半導体膜を形成する工程と、
前記酸化物半導体膜の上に絶縁体膜を形成する工程と、
前記絶縁体膜の上であって前記ゲート用端子及び前記ソース端子が設けられていない素
子分離領域に素子分離電極を形成する工程と、
を備え、
前記酸化物半導体膜は、前記電子素子に含まれる部分と、前記素子分離領域に含まれる部分と、を有するように形成され、
前記電子素子に含まれる酸化物半導体膜と、前記素子分離領域に含まれる半導体膜と、は一体形成され、
前記酸化物半導体膜の前記素子分離領域に含まれる部分及び前記電子素子に含まれる部分のそれぞれに対して、抵抗値を制御するドーパントを導入する工程を有さないことを特徴とする、電界効果型素子分離領域を有する電子装置の製造方法。
【請求項１５】
複数の電子素子と、前記複数の電子素子の素子間にフィールドシールド素子分離領域とを有する電子装置であって、
前記電子素子は、バンドギャップが１．９５ｅＶ以上の酸化物半導体を含有する酸化物半導体膜をチャネル層に備える薄膜トランジスタであって、
隣接する一対の前記電子素子のそれぞれが備える前記酸化物半導体膜は、一方の前記酸化物半導体膜から他方の前記酸化物半導体膜に延在する領域を有し、
前記フィールドシールド素子分離領域は、前記延在する領域の部分に位置する前記酸化物半導体層を備え、
前記酸化物半導体膜は、前記素子分離領域に含まれる部分と前記電子素子に含まれる部分とのそれぞれにおいて、抵抗値を制御するドーパントが含有されていないことを特徴とする電子装置。
【請求項１６】
それぞれが画素電極を有する複数の表示素子と、請求項１５に記載の電子装置と、を備え、
前記複数の電子素子のうちの少なくとも２つの電子素子は、前記複数の表示素子から駆動する表示素子を選択するスイッチングトランジスタと、前記画素電極に電気的に接続され前記スイッチングトランジスタにより選択された表示素子を駆動する駆動トランジスタと、にそれぞれ対応していることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体電子素子を含む電子装置に係り、詳しくは、電子素子間の素子分離構造を改良した電子装置、電子装置の素子分離方法、電子装置の製造方法、及び電子装置を備えた表示装置に関する。
【背景技術】
【０００２】
近年、液晶セルやエレクトロルミネッセンス素子（ＥＬ素子）などの表示素子を備える表示装置には、表示素子を駆動する電子素子として、アモルファスシリコンやポリシリコン等をチャネル領域に用いた複数の薄膜トランジスタ（ＴＦＴ）が用いられている。
【０００３】
現在、液晶ディスプレイ等の表示装置の高精細化が求められている。この高精細化を阻む大きな要因の一つがＴＦＴのサイズである。また、ＴＦＴが正常に動作するためには、各ＴＦＴが電気的に分離されていなければならない。ＴＦＴ等の電子素子間を電気的に分離する技術を素子分離という。ＴＦＴでは、一般にフォトリソグラフィ法と、ドライエッチングまたはウエットエッチングを用いて、各ＴＦＴのチャネル領域を互いに電気的に独立な島状にパターニングすることにより、素子分離が実現される。
【０００４】
ＴＦＴの半導体膜を島状にパターニングする素子分離では、ドライエッチングを用いることで、現状、最も小さな素子サイズが得られる。しかし、ドライエッチングは高価な真空装置を用いるため、製造コストを増大させる要因となる。また、半導体膜の大きさは、半導体膜の加工精度のみでは決まらず、半導体膜と電極とのコンタクトを考慮して決める必要がある。低コスト化を図るにはウエットエッチングを用いることが有効である。しかし、ウエットエッチングはドライエッチングに比べて加工精度が低下する場合がある。また、チャネル領域に用いる半導体材料として水分の影響により電気特性が変化する材料を用いる場合には、ウェットプロセスによるチャネル領域への水分吸着等によって微細化に一定の制限が加わったり、乾燥プロセスの付加等スループットを低下させることがある。
【０００５】
また、上記以外の独立な島状のチャネル領域の形成方法として、成膜時にシャドウマスク用いて素子分離を行う方法があるが、ウエットエッチングよりもさらに加工精度が低くなる。
【０００６】
一方、半導体膜を島状にパターニングしない素子分離の技術として、隔壁を用いて素子分離を行う方法（特許文献１参照）や、素子分離領域の半導体膜に不純物を添加することにより高抵抗化し、素子分離を行う方法（特許文献２参照）がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２２０７１３号公報
【特許文献２】特公平８−４１３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、半導体膜を島状にパターニングしない特許文献１及び特許文献２に記載の技術は、隔壁の形成や不純物ドーピングなどを要するため、加工精度の点で半導体膜を島状にパターニングする技術に対する優位性はない。従って、ＴＦＴ等の半導体電子素子の微細化における更なる加工精度の向上や、低コスト化が求められている。
【０００９】
そこで、本発明は、半導体電子素子の微細化における加工精度の向上、及び低コスト化を可能とし、かつ素子分離が行える電子装置、電子装置の素子分離方法、電子装置の製造方法、及び電子装置を備えた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成すべく成された本発明の構成は以下の通りである。
【００１１】
即ち、本発明に係る電子装置は、
複数の電子素子を複数備える電子装置であって、
前記複数の電子素子の素子間に素子分離領域が配置され、
前記素子分離領域は、絶縁体膜を挟んで積層され、かつバンドギャップが１．９５ｅＶ以上の酸化物半導体を含有する酸化物半導体膜と、素子分離電極と、を備え、
前記酸化物半導体膜は、前記素子分離領域に含まれる部分と、該部分に連なり前記電子素子に含まれる部分と、を有し、
前記素子分離電極は、前記絶縁体膜によって前記酸化物半導体膜と隔てられ、
前記素子分離電極は、電圧を印加することで、前記素子分離領域に含まれる前記酸化物半導体膜を電界効果を利用することで高抵抗化させ、前記電子素子間を電気的に分離させるための電極であり、
前記酸化物半導体膜は、前記素子分離領域と前記電気素子に含まれる部分とのそれぞれにおいて、抵抗値を制御するドーパントが含まれていない
ことを特徴とする電子装置である。
【００１２】
また、本発明に係る電子装置の素子分離方法は、
複数の電子素子を備える電子装置の素子分離方法であって、
前記複数の電子素子の素子間に素子分離領域が配置され、
前記素子分離領域は、バンドギャップが１．９５ｅＶ以上であって酸化物半導体を含有した酸化物半導体膜と、絶縁体膜と、素子分離電極と、をこの順で積層された構成を備え、
前記酸化物半導体膜は、前記素子分離領域に含まれる部分と、該部分に連なり前記電子素子に含まれる部分と、を有し、
前記素子分離領域に含まれる部分と前記電子素子に含まれる部分とにおいて、ドーパントが含有されておらず、
前記絶縁体膜によって前記素子分離領域に含まれる半導体膜と隔てられた前記素子分離
電極に一定電圧を印加することにより、前記素子分離領域に含まれる半導体膜を電界効果
を利用して高抵抗化し、前記電子素子間を電気的に分離することを特徴とする電子装置の
素子分離方法である。
【００１３】
さらに、本発明に係る電子装置の製造方法は、
複数の電子素子と、前記複数の電子素子の間に位置する素子分離領域と、を備える電子装置の製造方法であって、
ゲート用端子を形成する工程と、
前記ゲート用端子の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にソース端子を形成する工程と、
前記ゲート絶縁膜及び前記ソース端子の上にバンドギャップが１．９５ｅＶ以上である酸化物半導体を含む酸化物半導体膜を形成する工程と、
前記酸化物半導体膜の上に絶縁体膜を形成する工程と、
前記絶縁体膜の上であって前記ゲート用端子及び前記ソース端子が設けられていない素
子分離領域に素子分離電極を形成する工程と、
を備え、
前記酸化物半導体膜は、前記電子素子に含まれる部分と、前記素子分離領域に含まれる部分と、を有するように形成され、
前記電子素子に含まれる酸化物半導体膜と、前記素子分離領域に含まれる半導体膜と、は一体形成され、
前記酸化物半導体膜の前記素子分離領域に含まれる部分及び前記電子素子に含まれる部分に対して、抵抗値を制御するドーパントを導入する工程を有さないことを特徴とする、電界効果型素子分離領域を有する電子装置の製造方法である。
【発明の効果】
【００１４】
本発明によれば、絶縁体膜によってバンドギャップ１．９５ｅＶ以上の半導体膜と隔てて素子分離電極を形成し、素子分離電極に電圧を印加することで、バンドギャップ１．９５ｅＶ以上の半導体膜を高抵抗化し、電界効果により電子素子間を電気的に分離できる。従って、半導体膜を島状にパターニングする技術に比して、半導体電子素子の微細化における加工精度の向上、及び低コスト化が可能であるという優れた効果を発揮する。
【図面の簡単な説明】
【００１５】
【図１】半導体膜の抵抗率とＴＦＴ間のリーク電流との関係を示す図である。
【図２】ＴＦＴの伝達特性の例を示す説明図である。
【図３】実施例１の電子装置の積層構成を示す概略断面図である。
【図４】実施例１の電子装置におけるＴＦＴの伝達特性を示す説明図である。
【図５】コプラナー型ＴＦＴを含む電子装置の積層構成を示す概略断面図である。
【図６】実施例２の電子装置の積層構成を示す概略断面図である。
【図７】素子分離用電極をパターニングしない場合の電子装置の積層構成である。
【図８】実施例３の電子装置の積層構成を模式的に示す概略断面図である。
【図９】実施例４の電子装置の積層構成を模式的に示す概略断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明の実施の形態を説明するが、本発明は本実施形態に限定されない。また、本明細書で特に図示または記載されない部分に関しては、当該技術分野の周知または公知技術を適用する。
【００１７】
まず、本発明に係る電子装置の一実施形態について説明する。なお、本発明に係る電子装置の具体的な積層構成については、後述の実施例１から４で詳細に説明する。
【００１８】
本実施形態の電子装置は、半導体膜を含む電子素子、具体的には薄膜トランジスタ（ＴＦＴ）、ダイオード、抵抗等を複数備える電子装置であって、電子素子の素子間に素子分離領域が存在する。素子分離領域は、バンドギャップが１．９５ｅＶ以上である半導体膜、絶縁体膜及び素子分離電極を有する。
【００１９】
素子分離領域の半導体膜と電子素子のチャネルを構成する半導体膜は、同一の主成分材料及び同一の極性（ｎ型またはｐ型）からなる半導体膜としても良いし、同一の主成分材料及び同一の極性からなる半導体膜としなくても良い。両者を同一の主成分材料及び同一極性とすれば、従来知られている素子分離用のｐｎｐ接合を形成する必要がなく、電子素子のチャネルを構成する半導体膜と素子分離領域の半導体膜の成膜を１つのプロセスで行える点でより好ましい。
【００２０】
絶縁体膜は、一般的な絶縁体膜であればどのような材料でも良く、ＳｉＯ2、ＳｉＮ、ＨｆＯ2、Ｙ2Ｏ3等の無機材料や、ポリイミド、ポリビニルアルコール等の有機材料でも良い。
【００２１】
素子分離電極は、絶縁体膜によって素子分離領域の半導体膜と隔てられ、電圧が印加されて電界効果により素子分離領域の半導体膜を高抵抗化し、電子素子間を電気的に分離するための電極である。素子分離電極は絶縁体膜を挟んで半導体膜の上部にあっても下部にあっても良い。素子分離電極を複数に分割して、動作している電子素子が含まれる領域のみに素子分離をするための電圧を印加し、それ以外の領域には電圧を印加しないようにすることもできる。こうすることにより、素子分離電極への電圧印加に必要な電力消費を抑えることができる。また、素子分離電極は、例えばＡｌ、Ａｕ、Ｃｕ、Ｍｏ、Ｔｉ等の金属材料や、それらの積層膜でも良く、ＩＴＯ（インジウム錫酸化物）やＩＺＯ（インジウム亜鉛酸化物）等の導電性酸化物でも良い。
【００２２】
従来の方法では、ＴＦＴの半導体膜のパターニング精度と、電極あるいはコンタクトホールとＴＦＴの半導体膜との重ね合わせ（位置合わせ：アライメント）のマージンとの和により、素子分離領域が決定されていた。これに対し、本発明では素子分離領域がＴＦＴのソース・ドレイン端子のみのパターニング精度、あるいは素子分離電極のみのパターニング精度により決定できるので、素子の微細化、高集積化が可能となる。なお、電気的に素子分離を行うため、素子分離電極はパターニングされていても、パターニングされていなくても良い。
【００２３】
電子素子がＴＦＴの場合、ＴＦＴはボトムゲート構造でも良いし、トップゲート構造でも良い。また、ＴＦＴに遮光膜が必要な場合、素子分離電極はＴＦＴの遮光膜と同一膜とすることもできる。遮光膜と同一膜を用いることで成膜プロセスを減らすことができる。
【００２４】
まず、図１を用いて素子分離領域の半導体膜の高抵抗化について説明する。なお、「高抵抗化」とは、素子分離電極に電圧を印加することにより、素子分離領域の半導体膜が空乏化することを意味する。
【００２５】
図１は、精細度２１１ｐｐｉ程度の表示装置の各画素に、駆動トランジスタとして複数個のＴＦＴを配置した場合における、ＴＦＴ間に存在する素子分離領域の半導体膜の抵抗率とＴＦＴ間のリーク電流との関係を示す図である。なお、ＴＦＴの半導体膜及び素子分離領域の半導体膜の膜厚を３０ｎｍ、ＴＦＴのソース・ドレイン端子間電圧を１０Ｖと仮定している。
【００２６】
精細度２１１ｐｐｉ程度の表示装置において、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色でフルカラー表示する場合の画素サイズは、短辺方向に４０μｍピッチ、長辺方向に１２０μｍピッチのサブピクセル（３色で１画素を構成するときの１色分のピクセル）となる。このサブピクセルに複数個のＴＦＴを配置した場合、隣り合うＴＦＴのソース・ドレイン端子間距離は１０μｍ程度、ソース・ドレイン端子の幅は３０μｍ程度になる。
【００２７】
ここで、ＴＦＴ及びＴＦＴ間のリーク電流は、階調を決める階調電圧を保持する条件により制限される。例えば、階調保持容量が０．２ｐＦ、リーク電流が１０-11Ａ以下の場合、１フレーム（１／６０秒）の間の階調電圧変動は、１０-11・（１／６０）・（１／（０．２・１０-12））＝０．８３Ｖより、１Ｖ以下に抑えることができる。
【００２８】
従って、階調電圧変動を１Ｖ以下にするためには、リーク電流が１０-11Ａ以下であれば良く、図１より、半導体膜は１０7Ω・ｃｍ以上の抵抗率であれば良い。さらに、半導体膜の抵抗率が１０10Ω・ｃｍ以上の場合、ソース・ドレイン端子間距離が１μｍでも、リーク電流を１０-12Ａ以下に抑えることが可能となる。
【００２９】
このように、本実施形態では、素子分離電極に一定電圧を印加することにより、素子分離領域の半導体膜が高抵抗化、即ち空乏化する。このため、上記のようにリーク電流を抑制でき、素子分離が可能となる。空乏化したときの素子分離領域の半導体膜の抵抗率は、上記のように１０7Ω・ｃｍ以上であることが好ましく、１０10Ω・ｃｍ以上であることがより好ましい。
【００３０】
次に、素子分離電極に印加する電圧について説明する。
【００３１】
素子分離電極に印加する電圧は、半導体膜がｎ型であれば素子駆動用電極に直接印加される最低電圧以下、ｐ型であれば素子駆動用電極に直接印加される最高電圧以上であることが好ましい。従って、素子分離電極に印加する電圧は、半導体膜がフラットバンドとなる電圧に対し、ｎ型半導体の場合はより低い電圧、ｐ型半導体の場合はより高い電圧である必要がある。半導体膜がフラットバンドになる電圧は、電極材料の仕事関数、半導体膜のフェルミ準位、半導体膜中や半導体膜と絶縁体膜との界面のトラップ等に依存する。電極材料の仕事関数と半導体膜のフェルミ準位が一致し、トラップ等の影響がない最も簡単な場合には、素子駆動用電極に直接印加されている電圧が０Ｖとすると、素子分離電極に０Ｖを印加したとき、半導体膜はフラットバンドになる。このとき、素子分離電極に印加する電圧を、半導体膜がｎ型であれば０Ｖ以下、ｐ型であれば０Ｖ以上とすることで、半導体膜を空乏化することができる。
【００３２】
素子分離領域の半導体膜の空乏化に必要な電圧は、電界が印加されていない状態の半導体膜のキャリア密度ＮＤと半導体膜の膜厚ｔｓに依存する。キャリア密度が低いほど、また膜厚が薄いほど、空乏化に必要な電圧は小さい。例えば、半導体膜中や界面にトラップがなく、半導体膜と、半導体膜を空乏化するための素子分離電極と、のフラットバンド電圧が０という理想的な場合、半導体膜全体を空乏化するために必要な電圧の絶対値｜ＶＢ｜は、次の式（１）及び式（２）で表される。
｜ＶＢ｜＝（ｑ・ＮＤ／（２・εｓ））・（ｔｓ2＋２・ｔｓ・εｓ／Ｃ）  式（１）
｜ＶＢ｜〜ｔｓ・ｑ・ＮＤ／Ｃ      式（２）
【００３３】
ここで、ｑは電気素量、εｓは半導体膜の誘電率、Ｃは半導体膜と素子分離電極間の絶縁体膜の単位面積あたりの容量である。また、式（２）は式（１）右辺の第二項のみを考慮した場合の近似で、半導体膜の膜厚が絶縁体膜の膜厚と同等あるいは絶縁体膜の膜厚より薄く、半導体膜の誘電率が絶縁体膜の誘電率より大きいときに成立する。
【００３４】
式（２）によれば、絶縁体膜が１００ｎｍの酸化Ｓｉで形成されている場合、ｔｓ・ＮＤが１０12ｃｍ-2以下のとき、｜ＶＢ｜が５Ｖ以下となる。即ち、真空の誘電率、酸化Ｓｉの比誘電率＝３．９、絶縁体膜の膜厚１００ｎｍ、を用いて単位面積あたりの容量を計算すると、Ｃ＝３．４５×１０-8Ｆ／ｃｍ2となるため、｜ＶＢ｜＝４．６Ｖとなる。このとき、ＮＤが１０18ｃｍ-3ならば、ｔｓは１０ｎｍ以下にしなければならない。一般に、半導体膜の膜厚は１０ｎｍ以上が必要であるので、電界が印加されていない場合の半導体膜のキャリア密度は、１０18ｃｍ-3以下とすることが好ましい。電界が印加されていない場合の半導体膜のキャリア密度が１０16ｃｍ-3以下ならば、絶縁体膜を２００ｎｍ、半導体膜を１００ｎｍとしても、｜ＶＢ｜を５Ｖ以下に抑えることができる。
【００３５】
このように、本実施形態では、電界が印加されていない場合、半導体膜のキャリア密度が１０18ｃｍ-3以下であるのが好ましく、１０16ｃｍ-3以下であるのがより好ましい。半導体膜のキャリア密度を１０18ｃｍ-3以下、より好ましくは１０16ｃｍ-3以下にすることにより、素子分離電極に印加する電圧を５Ｖ以下に抑えることができる。
【００３６】
ところで、液晶セルやエレクトロルミネッセンス素子（ＥＬ素子）等の表示素子のアクティブマトリックス回路に対し、前述の特許文献２の様に電界効果型トランジスタのオフ動作を用いる場合、素子分離のためのゲート端子に印加できる電位の数は制限を受ける。異なる電位を印加する数だけ、素子分離電極配線数やそのスペース、配線間絶縁のためのプロセス数が増大するからである。このため、素子分離電極に印加する電圧は、一定電圧であることが重要である。
【００３７】
表示素子として有機ＥＬ素子を備える表示装置の最も簡単な画素回路を例に説明する。有機ＥＬ素子の画素回路は２個のトランジスタ素子、１個のキャパシタ素子、及び有機ＥＬ素子から構成され、１つ目のトランジスタを画素選択のためのスイッチングトランジスタとし、２つ目のトランジスタを有機ＥＬ素子の駆動トランジスタとする。
【００３８】
この画素回路がアクティブマトリックスを構成しているとき、ある瞬間では２つのトランジスタのソース電位は異なっており、隣接する画素の駆動トランジスタのソース電位とも異なった電位を持つことになる。表示素子のアクティブマトリックス回路に一般的に用いられるアモルファスシリコンや低温ポリシリコンの場合、オフ電流の最小値を決定する最適な素子分離電極の電位が各素子のソース電位の差分だけ異なることになる。
【００３９】
ｎ型のアモルファスシリコンや低温ポリシリコンＴＦＴにおいては、オフ電流の最小値を決定する最適な素子分離電極の電位よりも負側にゲート電位を大きくすると、ホールの注入による逆極性の電流が流れ始める。ｐ型の低温ポリシリコンＴＦＴにおいても、オフ電流の最小値を決定する最適な素子分離電極の電位よりも正側にゲート電位を大きくすると、電子の注入による逆極性の電流が流れ始める。つまり、アモルファスシリコンや低温ポリシリコンを用いて素子分離電極に一定電圧を印加すると、オフ電流の最小値を決定する最適な素子分離電極の電位が各素子のソース電位の差分だけ異なることになる。このため、いずれかの素子間で素子分離のリーク電流が増加することになる。従って、素子分離領域の幅を増大させて半導体膜の抵抗率を稼ぐなど、リーク電流抑制のための設計制限が大きくなり、本発明の微細化の効果を得ることが難しい。
【００４０】
上記のように、半導体膜としてアモルファスシリコンや低温ポリシリコンを用いた場合には、半導体膜の極性と逆極性のキャリアの注入による電流が流れるため、本実施形態では、バンドギャップが広い半導体膜を用いる。素子分離領域の半導体膜が空乏化したときの、半導体膜のキャリア密度の最小値は、真性キャリア密度、つまりバンドギャップにより決まり、バンドギャップが広いほど、半導体膜の極性と逆極性のキャリアの注入による電流が抑制できるからである。
【００４１】
バンド理論に拠れば、真性キャリア密度ｎｉとバンドギャップＥｇの関係は、次の式（３）で表される。
ｎｉ＝（ＮＣ・ＮＶ）1/2・Ｅｘｐ（−Ｅｇ／（２・ｋ・Ｔ））      式（３）
【００４２】
ここで、ＮＣ、ＮＶは、それぞれ伝導帯と価電子帯の有効状態密度、ｋはボルツマン定数、Ｔは絶対温度である。ＮＣ、ＮＶは、半導体材料により異なるが、Ｓｉの場合、室温（３００Ｋ）において、ともに３×１０19ｃｍ-3程度となる。バンドギャップＥｇが１．６５ｅＶの場合、上記数値を用いると、真性キャリア密度が４×１０5ｃｍ-3となる。また、抵抗率：ρ、電気素量：ｑ、キャリア密度：ｎｉ、移動度：μについての式（ρ＝１／（ｑ・ｎｉ・μ））より、移動度μ＝１．０７×１０3ｃｍ2／（Ｖ・ｓ）とすると、半導体膜の抵抗率が１．４６×１０10Ω・ｃｍとなり、高抵抗化を実現できる。しかし、実際には温度依存性を考慮する必要があり、半導体電子素子に用いられる動作範囲温度の最大値は８５℃（３５８Ｋ）である。温度８５℃（３５８Ｋ）において上記移動度を用いると、バンドギャップＥｇが１．９５ｅＶの場合、真性キャリア密度が６×１０5ｃｍ-3、半導体膜の抵抗率の最大値が１０10Ω・ｃｍとなり、高抵抗化を実現できる。即ち、バンドギャップＥｇが１．６５ｅＶの場合でも本発明を実現できるが、温度依存性を考慮すると、バンドギャップＥｇが１．９５ｅＶの場合の方が確実に本発明を実現できる点で好ましい。
【００４３】
以上より、本実施形態では、バンドギャップが１．９５ｅＶ以上、より好ましくは２．５ｅＶ以上の、金属酸化物半導体、化合物半導体等を半導体膜として用いる。
【００４４】
上記条件を満たす金属酸化物半導体は、例えばＺｎの酸化物であるＺｎＯ、Ｉｎの酸化物であるＩｎ2Ｏ3、Ｉｎ、Ｚｎの酸化物であるＩｎ−Ｚｎ−Ｏ（ＩＺＯ）、Ｉｎ、Ｇａ、Ｚｎの酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）などである。これらの金属酸化物半導体の構造は、単結晶、多結晶、アモルファス（非晶質）のいずれでも良いが、非晶質の場合、結晶化のためのプロセスが不要であり、平坦性及び均一性も高いため、さらに好ましい。
【００４５】
また、上記条件を満たす化合物半導体としては、例えばＳｉＣ、ＧａＮ等である。その他のバンドギャップが広い材料としてはダイヤモンド（Ｃ）が挙げられ、これについても本発明は適用可能である。
【００４６】
図２は、キャリア密度が約１０15ｃｍ-3、バンドギャップ約３ｅＶのｎ型アモルファスＩＧＺＯ膜を半導体膜に用いたＴＦＴのドレイン端子電圧１２Ｖにおける伝達特性の例を示す説明図である。
【００４７】
図２に示すように、ゲート端子に−１Ｖ以下の負の電圧を印加することにより、チャネル長１０μｍのＴＦＴにおいて、半導体膜が空乏化して抵抗率が１０7Ω・ｃｍ以上となり、ドレイン電流が１０-12Ａ以下に抑えられている。また、ゲート端子電圧が−１Ｖ以下の場合のドレイン電流は、チャネル長によらず１０-12Ａ以下となるため、チャネル長が３μｍより短い場合も、１０-12Ａ以下となることが期待される。従って、ｎ型アモルファスＩＧＺＯ膜を素子分離領域の半導体膜とし、素子分離用電極に−１Ｖ以下の負電圧を印加すると、素子間の距離が３μｍ、あるいはそれ以下の場合でも、リーク電流を１０-12Ａ以下に抑えることが可能である。この低いリーク電流は、前述の通り、アモルファスＩＧＺＯ膜の広いバンドギャップに起因する。
【００４８】
次に、本発明に係る電子装置の素子分離方法の一実施形態について説明する。
【００４９】
本実施形態の電子装置の素子分離方法は、半導体膜を含む電子素子を複数備えた電子装置の素子間に、半導体膜、絶縁体膜及び素子分離電極を有する素子分離領域が存在し絶縁体膜によって素子分離領域の半導体膜と隔てられた素子分離電極に一定電圧を印加する。素子分離領域の半導体膜は、バンドギャップが１．９５ｅＶ以上である半導体膜である。上記のように素子分離電極に一定電圧を印加することにより、素子分離領域の半導体膜を高抵抗化し、電子素子間を電気的に分離する。素子分離領域の半導体膜としては、バンドギャップが１．９５ｅＶ以上、より好ましくは２．５ｅＶ以上の、金属酸化物半導体、化合物半導体等を用いる。半導体膜、絶縁体膜、素子分離電極の材料としては、上記に挙げた材料が用いられる。
【００５０】
続いて、本発明に係る電子装置の製造方法の一実施形態について説明する。
【００５１】
本実施形態の電子装置の製造方法は、半導体膜を含む電子素子を複数備える電子装置の製造方法であって、バンドギャップが１．９５ｅＶ以上である半導体膜を形成する工程、絶縁体膜を形成する工程及び素子分離電極を形成する工程を実施する。これらの工程を実施することにより、素子分離電極が絶縁体膜によってバンドギャップが１．９５ｅＶ以上である半導体膜と隔てられ、バンドギャップが１．９５ｅＶ以上である半導体膜、絶縁体膜及び素子分離電極を有する素子分離領域を形成する。素子分離電極には一定電圧が印加されて素子分離領域の半導体膜を高抵抗化し、電子素子間を電気的に分離する。素子分離領域の半導体膜としては、バンドギャップが１．９５ｅＶ以上、より好ましくは２．５ｅＶ以上の、金属酸化物半導体、化合物半導体等を用いる。半導体膜、絶縁体膜、素子分離電極の材料としては、上記に挙げた材料が用いられる。
【００５２】
最後に、本発明に係る電子装置を用いた表示装置の一実施形態について説明する。
【００５３】
本実施形態の電子装置を用いた表示装置は、アクティブマトリックス型表示装置の構成要素としてＴＦＴを含み、ＴＦＴ間には素子分離領域が存在し、絶縁体膜によって素子分離領域の半導体膜と隔てられた素子分離電極に一定電圧を印加する。素子分離領域の半導体膜は、バンドギャップが１．９５ｅＶ以上である半導体膜である。上記のように素子分離電極に一定電圧を印加することにより、素子分離領域の半導体膜を高抵抗化し、ＴＦＴ間の素子分離を実現する。更に本実施形態の表示装置は、表示素子として有機ＥＬ素子を備え、有機ＥＬ素子の輝度を電気的に制御する。本実施形態では、素子分離領域の半導体膜とＴＦＴの半導体膜とを共通にすることもでき、素子分離領域の半導体膜とＴＦＴの半導体膜とを共通にすれば、異なるＴＦＴのソース・ドレイン端子の間隔、あるいは素子分離電極の幅により素子分離領域を決定できる。従って、本実施形態の表示装置は、半導体膜のパターニング工程の削減、及び素子分離領域面積の低減が可能となり、製造コストの低減及び高精細化を可能とする。
【００５４】
以上、本発明の好適な実施形態を説明したが、これは本発明の説明のための例示であり、本発明の要旨を逸脱しない範囲で、上記実施形態とは異なる種々の態様で実施することができる。
【００５５】
例えば、上記の実施形態では、表示素子として有機ＥＬ素子を例示したが、表示素子は液層セルを用いることもできる。この場合には、別途バックライトとして、例えばＥＬ素子等を備える必要がある。
【実施例】
【００５６】
以下に、実施例を示して、本発明に係る電子装置をより詳細に説明するが、本発明はこれらの実施例に限定されない。
【００５７】
〔実施例１〕
図３から図５を参照して、本実施例の電子装置の構成を説明する。図３は、本実施例の電子装置の積層構成を模式的に示す概略断面図である。図４は、本実施例の電子装置におけるＴＦＴの伝達特性を示す説明図である。図５は、本実施例の変形例として、ボトムゲート・コプラナー型ＴＦＴを含む電子装置の積層構成を模式的に示す概略断面図である。
【００５８】
本実施例の電子装置は、素子分離領域の半導体膜とＴＦＴの半導体膜を一体形成し、遮光膜と同一膜である素子分離電極に電圧を印加することにより素子分離を行う、逆スタガ型ＴＦＴを含む電子装置である。即ち図３に示すように、半導体膜８としてバンドギャップが約３ｅＶのアモルファスＩＧＺＯ膜を用い、２つの逆スタガ（ボトムゲート）型ＴＦＴ素子１−１、１−２と、電界効果による素子分離領域２−１〜２−３とを備える。
【００５９】
まず、ガラス基板３（コーニング社製１７３７）上に、スパッタ法により膜厚１００ｎｍのＭｏ膜を堆積し、フォトリソグラフィ法とドライエッチングによりパターニングしてゲート端子４−１、４−２を形成した。
【００６０】
次に、ゲート絶縁体膜５として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。その上に、スパッタ法により膜厚３０ｎｍのＩＴＯ（インジウム錫酸化物）膜を堆積し、フォトリソグラフィ法とウエットエッチングによりパターニングしてソース端子６−１、６−２及びドレイン端子７−１、７−２を形成した。
【００６１】
続いて、半導体膜８（素子分離領域の半導体膜及びＴＦＴの半導体膜）として、スパッタ法により膜厚３０ｎｍのアモルファスＩＧＺＯ膜を室温にて堆積した。その際、スパッタガスとして酸素流量比２％の酸素アルゴン混合ガスを用い、酸素アルゴン混合ガスの全圧は５．０×１０-1Ｐａとした。
【００６２】
さらに、絶縁体膜９として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。
【００６３】
その後、スパッタ法により膜厚２００ｎｍのＭｏ膜を堆積し、フォトリソグラフィ法とドライエッチングによりパターニングして遮光膜１０−１、１０−２と素子分離電極１１−１〜１１−３を同時に形成した。
【００６４】
最後に、大気中で２５０℃、１時間の熱処理を行なった。以上の一連の工程により、図３の積層構成の電子装置を形成した。
【００６５】
本実施例の電子装置におけるＴＦＴの伝達特性を図４に示す。なお、図４の伝達特性において、ＴＦＴのチャネル長は１０μｍ、チャネル幅は６０μｍ、ソース端子電圧は０Ｖ、ドレイン端子電圧は１２Ｖであり、遮光膜の電圧は０Ｖである。
【００６６】
図４に示すように、本実施例におけるＴＦＴも、前述した図２のＴＦＴの伝達特性と同様に、ゲート端子に−２Ｖ以下の電圧を印加すると、半導体膜が空乏化して抵抗率は１０7Ω・ｃｍ以上となり、ドレイン電流が１０-12Ａ以下に抑えることができた。従って、幅１０μｍ以上の素子分離電極１１−２に、−２Ｖ以下の負電圧を印加した場合、ＴＦＴ素子１−１のドレイン端子７−１と、ＴＦＴ素子１−２のソース端子６−２の間に流れるリーク電流は１０-12Ａ以下となり、実用上十分な素子分離機能を有する。
【００６７】
半導体電子素子をパターニングして素子分離を行う場合は、一般に隣り合うＴＦＴ間の距離は１０μｍ以上になるが、本実施例では隣り合うＴＦＴ間の距離を５μｍ以下にすることが可能となる。また、半導体電子素子のパターニング工程が省略されたことにより、より低コストでＴＦＴを含む電子装置を製造することができる。
【００６８】
本実施例では、ＴＦＴはボトムコンタクト型のソース・ドレイン端子を備えているが、ソース・ドレイン端子はトップコンタクト型でも良く、図５のような低抵抗の半導体膜をソース・ドレイン端子とするコプラナー構造でも良い。即ち図５は、半導体膜８（素子分離領域の半導体膜及びＴＦＴの半導体膜）を一体形成し、遮光膜１０−１、１０−２と同一膜である素子分離電極１１−１〜１１−３に一定電圧を印加して素子分離を行うボトムゲート・コプラナー型ＴＦＴを含む電子装置である。
【００６９】
また、本実施例におけるＴＦＴは遮光膜を備えているが、遮光膜は必ずしも必要ではない。遮光膜を備える場合、遮光膜に印加する電圧は、素子分離電極と同電圧でも良く、異なる電圧でも良い。また、遮光膜を備える場合、本実施例の構造では素子分離電極は遮光膜と同時に成膜、パターニングすることが可能であり、素子分離電極を導入することによる工程数の増加は生じない。
【００７０】
〔実施例２〕
図６及び図７を参照して、本実施例の電子装置の構成を説明する。図６は、本実施例の電子装置の積層構成を模式的に示す概略断面図である。図７は、本実施例の変形例として、素子分離電極のパターニングを行なわない場合の電子装置の積層構成を模式的に示す概略断面図である。
【００７１】
本実施例の電子装置は、素子分離領域の半導体膜とＴＦＴの半導体膜を一体形成し、ゲート端子の下部に形成した素子分離電極に電圧を印加することにより素子分離を行う逆スタガ型ＴＦＴを含む電子装置である。即ち図６に示すように、本実施例の電子装置は、半導体膜８としてバンドギャップが約３ｅＶのアモルファスＩＧＺＯ膜を用いる２つの逆スタガ型ＴＦＴ素子１−１、１−２と、電界効果による素子分離領域２−１〜２−３を備える。
【００７２】
まず、ガラス基板３（コーニング社製１７３７）上に、スパッタ法により膜厚１００ｎｍのＭｏ膜を堆積し、フォトリソグラフィ法とドライエッチングによりパターニングして素子分離電極１１−１〜１１−３を形成した。
【００７３】
次に、第一の絶縁体膜１２として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。再度、スパッタ法により膜厚１００ｎｍのＭｏ膜を堆積し、フォトリソグラフィ法とドライエッチングによりパターニングしてゲート端子４−１、４−２を形成した。
【００７４】
さらに、ゲート絶縁体膜５として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。その上に、スパッタ法により膜厚３０ｎｍのＩＴＯ膜を堆積し、フォトリソグラフィ法とウエットエッチングによりパターニングすることでソース端子６−１、６−２及びドレイン端子７−１、７−２を形成した。
【００７５】
続いて、半導体膜８（素子分離領域の半導体膜及びＴＦＴの半導体膜）として、スパッタ法により膜厚３０ｎｍのアモルファスＩＧＺＯ膜を室温にて堆積した。その際、スパッタガスとして酸素流量比２％の酸素アルゴン混合ガスを用い、酸素アルゴン混合ガスの全圧は５．０×１０-1Ｐａとした。
【００７６】
さらに、第二の絶縁体膜１３として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。
【００７７】
その後、スパッタ法により膜厚２００ｎｍのＭｏ膜を堆積し、フォトリソグラフィ法とドライエッチングによりパターニングして遮光膜１０−１、１０−２を形成した。以上の一連の工程により、図６の積層構成の電子装置を形成した。
【００７８】
本実施例では、半導体膜のエッチングプロセスを用いることなく素子分離領域の半導体膜とＴＦＴの半導体膜を一体形成した図６に示す逆スタガ型のＴＦＴ素子を完成することが可能である。
【００７９】
本実施例の電子装置では、実施例１と同様に、ＴＦＴ素子１−１のドレイン端子７−１と、ＴＦＴ素子１−２のソース端子６−２の間に流れるリーク電流を１０-12Ａ以下に抑えることができ、実用上十分な素子分離機能を有する。
【００８０】
半導体電子素子をパターニングして素子分離を行う場合、一般に隣り合うＴＦＴ間の距離は１０μｍ以上になるが、本実施例を用いることで隣り合うＴＦＴ間の距離を５μｍ以下にすることが可能である。
【００８１】
本実施例の素子分離電極１１−１〜１１−３は、図７に示すようにパターニングを行なわなくても良い。即ち図７は、半導体膜８（素子分離領域の半導体膜及びＴＦＴの半導体膜）を一体形成し、ゲート端子４−１、４−２の下部にパターニングを行わずに形成した素子分離電極１１に電圧を印加して素子分離を行う逆スタガ型ＴＦＴを含む電子装置である。このように素子分離電極１１のパターニングを行なわない場合、素子分離領域は、ＴＦＴ素子１−１のドレイン端子７−１とＴＦＴ素子１−２のソース端子６−２の間隔となる。このとき、ソース・ドレイン端子のパターニング精度により、最小の素子分離領域の大きさが決まる。
【００８２】
また、図６におけるＴＦＴはボトムコンタクト型のソース・ドレイン端子を備えているが、ソース・ドレイン端子はトップコンタクト型でも良く、図５に示したコプラナー構造でも良い。
【００８３】
〔実施例３〕
図８を参照して、本実施例の電子装置の構成を説明する。図８は、本実施例の電子装置の積層構成を模式的に示す概略断面図である。
【００８４】
本実施例の電子装置は、素子分離領域の半導体膜とＴＦＴの半導体膜を一体形成し、半導体の下部に形成した遮光膜と同一膜である素子分離電極に電圧を印加することにより素子分離領域を形成したスタガ型ＴＦＴを含む電子装置である。即ち図８に示すように、本実施例の電子装置は、半導体膜８としてバンドギャップが約３ｅＶのアモルファスＩＧＺＯ膜を用いる２つのスタガ（トップゲート）型ＴＦＴ素子１−１、１−２と、電界効果による素子分離領域２−１〜２−３を備える。
【００８５】
まず、ガラス基板３（コーニング社製１７３７）上に、スパッタ法により膜厚２００ｎｍのＭｏ膜を堆積した。続いて、フォトリソグラフィ法とドライエッチングによりＭｏをパターニングして遮光膜１０−１、１０−２と素子分離電極１１−１〜１１−３を同時に形成した。
【００８６】
次に、絶縁体膜９として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。その上に、スパッタ法により膜厚３０ｎｍのＩＴＯ膜を堆積し、フォトリソグラフィ法とウエットエッチングによりパターニングしてソース端子６−１、６−２及びドレイン端子７−１、７−２を形成した。
【００８７】
続いて、半導体膜８（素子分離領域の半導体膜及びＴＦＴの半導体膜）として、スパッタ法により膜厚３０ｎｍのアモルファスＩＧＺＯ膜を室温にて堆積した。その際、スパッタガスとして酸素流量比２％の酸素アルゴン混合ガスを用い、酸素アルゴン混合ガスの全圧は５．０×１０-1Ｐａとした。
【００８８】
さらに、ゲート絶縁体膜５として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。その後、スパッタ法により膜厚１００ｎｍのＭｏ膜を堆積し、フォトリソグラフィ法とドライエッチングによりパターニングしてゲート端子４−１、４−２を形成した。以上の一連の工程により、図８の積層構成の電子装置を形成した。
【００８９】
本実施例では、半導体膜のエッチングプロセスを用いることなく素子分離領域の半導体膜とＴＦＴの半導体膜を一体形成した図８に示すスタガ型のＴＦＴ素子を完成することが可能である。
【００９０】
本実施例の電子装置では、実施例１と同様に、ＴＦＴ素子１−１のドレイン端子７−１と、ＴＦＴ素子１−２のソース端子６−２の間に流れるリーク電流を１０-12Ａ以下に抑えることができ、実用上十分な素子分離機能を有する。
【００９１】
半導体電子素子をパターニングして素子分離を行う場合、一般に隣り合うＴＦＴ間の距離は１０μｍ以上になるが、本実施例の手法を用いることで隣り合うＴＦＴ間の距離を５μｍ以下にすることが可能である。半導体電子素子のパターニング工程が省略されたことにより、より低コストでＴＦＴを含む電子装置を製造することが可能である。
【００９２】
本実施例において、遮光膜を備える場合、遮光膜に印加する電圧は、素子分離電極と同電圧でも良く、異なる電圧でも良い。また、実施例１及び実施例２と同様に、遮光膜を備える場合、本実施例の構造では素子分離電極は遮光膜と同時に成膜、パターニングすることが可能であり、素子分離電極の導入による工程数の増加は生じない。
【００９３】
また、実施例２の図７の素子分離電極と同様に、素子分離電極と遮光膜を共通にすることも可能である。さらに、本実施例の図８におけるＴＦＴはボトムコンタクト型のソース・ドレイン端子を備えているが、ソース・ドレイン端子はトップコンタクト型でも良く、前述の図５のコプラナー構造でも良い。
【００９４】
〔実施例４〕
図９を参照して、本実施例の電子装置の構成を説明する。図９は、本実施例の電子装置の積層構成を模式的に示す概略断面図である。
【００９５】
本実施例の装置は、素子分離領域の半導体膜とＴＦＴの半導体膜を一体形成し、ゲート端子と同一膜である素子分離電極に電圧を印加することにより素子分離領域を形成した逆スタガ型ＴＦＴを含む電子装置である。即ち図９に示すように、本実施例の電子装置は、半導体膜８としてバンドギャップが約３ｅＶのアモルファスＩＧＺＯ膜を用いる２つの逆スタガ型ＴＦＴ素子１−１、１−２と、電界効果による素子分離領域２−１〜２−３を備える。
【００９６】
まず、ガラス基板３（コーニング社製１７３７）上に、スパッタ法により膜厚１００ｎｍのＭｏ膜を堆積した。続いて、フォトリソグラフィ法とドライエッチングにより、Ｍｏをパターニングすることでゲート端子４−１、４−２と、素子分離電極１１−１〜１１−３を同時に形成した。
【００９７】
次に、ゲート絶縁体膜５として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。その上に、スパッタ法により膜厚３０ｎｍのＩＴＯ膜を堆積し、フォトリソグラフィ法とウエットエッチングによりパターニングしてソース端子６−１、６−２及びドレイン端子７−１、７−２を形成した。
【００９８】
続いて、半導体膜８（素子分離領域の半導体膜及びＴＦＴの半導体膜）として、スパッタ法により膜厚３０ｎｍのアモルファスＩＧＺＯ膜を室温にて堆積した。その際、スパッタガスとして酸素流量比２％の酸素アルゴン混合ガスを用い、酸素アルゴン混合ガスの全圧は５．０×１０-1Ｐａとした。
【００９９】
さらに、絶縁体膜９として、ＣＶＤ法により膜厚２００ｎｍのアモルファスＳｉＯx膜を堆積した。その後、膜厚２００ｎｍのＭｏ膜をスパッタ法により堆積し、フォトリソグラフィ法とドライエッチングによりパターニングして遮光膜１０−１、１０−２を形成した。以上の一連の工程により、図９の積層構成の電子装置を形成した。
【０１００】
本実施例では、半導体膜のエッチングプロセスを用いることなく素子分離領域の半導体膜とＴＦＴの半導体膜を一体形成した図９に示す逆スタガ型のＴＦＴ素子を完成することが可能である。
【０１０１】
本実施例の電子装置では、実施例１と同様に、ＴＦＴ素子１−１のドレイン端子７−１と、ＴＦＴ素子１−２のソース端子６−２の間に流れるリーク電流を１０-12Ａ以下に抑えることができ、実用上十分な素子分離機能を有する。
【０１０２】
半導体電子素子をパターニングして素子分離を行う場合、一般に隣り合うＴＦＴ間の距離は１０μｍ以上になるが、本実施例の手法を用いることで隣り合うＴＦＴ間の距離を５μｍ以下にすることが可能である。半導体電子素子のパターニング工程が省略されたことにより、より低コストでＴＦＴを含む電子装置を製造することが可能である。
【０１０３】
本実施例の積層構造では、素子分離電極はゲート端子と同時に成膜、パターニングすることが可能であり、遮光膜がない場合でも、素子分離電極を導入することによる工程数の増加が生じない。
【０１０４】
また、本実施例の図９におけるＴＦＴはボトムコンタクト型のソース・ドレイン端子を備えているが、ソース・ドレイン端子はトップコンタクト型でも良く、前述の図５のコプラナー構造でも良い。
【符号の説明】
【０１０５】
１−１、１−２：ＴＦＴ素子、２−１〜２−３：素子分離領域、４−１、４−２：ゲート端子、５：ゲート絶縁体膜、６−１、６−２：ソース端子、７−１、７−２：ドレイン端子、８：半導体膜、９：絶縁体膜、１１、１１−１〜１１−３：素子分離電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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