(57)【特許請求の範囲】
【請求項１】
複数の列データ線と複数の行選択線とが交差する各交差部に配置され、共通電極と画素電極との間に液晶層が封入された液晶素子を有する複数の画素からなる画像表示部を備えた表示素子部と、
第１のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第１のビット数より少ない第２のビット数に変換したディザリング処理後データを出力するディザリング処理部と、
前記映像信号データの各フレームを１フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブルに基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換部と、
前記サブフレームデータ変換部より生成された前記サブフレームデータを１フレーム分保持するダブルバッファ構成のフレームバッファと、
前記フレームバッファの一方のバッファに前記サブフレームデータ変換部により生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された１フレーム分のサブフレームデータを１サブフレーム分毎に順番に表示素子部に転送するデータ転送部と、
前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記データ転送部より転送された１サブフレーム分の前記サブフレームデータを保持し、保持した前記サブフレームデータを出力するサブフレームバッファと、
前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記画像表示部の全ての前記複数の画素に、前記サブフレームバッファから出力された１サブフレーム分の前記サブフレームデータを供給する画像表示駆動部と、
前記サブフレームデータの転送或いは前記サブフレームの表示期間に非同期に駆動制御部より出力される極性反転信号に同期して、ハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記共通電極に印加する共通電圧選択部と、
前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する電圧生成部と、
を有し、
前記複数の画素はそれぞれ、
前記行選択線を介して行選択信号が供給されたときに、前記画像表示駆動部により前記列データ線を介して供給される前記サブフレームデータをサンプリングして保持する１ビットラッチ回路構成の画素データ保持部と、
前記画素データ保持部により保持されているサブフレームデータにより、２種類の電圧線から片方を選択して、前記画素電極に画素電圧として印加する電圧選択部と、
をさらに有し、
前記駆動制御部は、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記サンプリングして前記サブフレームバッファに保持されたサブフレームデータを１ライン単位に前記画素データ保持部に転送し、さらに転送完了後に前記極性反転信号に同期して前記複数の画素を駆動させる
ことを特徴とする液晶表示装置。
【請求項２】
請求項１に記載の液晶表示装置において、
前記行選択信号を前記複数の行選択線に順次に供給して、前記画像表示部の全ての前記複数の画素をライン単位の画素毎に順次に選択すると共に、１ラインの各画素の前記サブフレームバッファから出力されたサブフレームデータを１ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された前記サブフレームデータを前記画像表示部の全ての前記複数の画素に転送する第２データ転送部を有し、前記データ転送部による前記フレームバッファから前記サブフレームバッファへのデータ転送と、第２データ転送部による前記サブフレームバッファから前記画像表示部の全ての前記複数の画素への転送とが交互に動作することを特徴とする液晶表示装置。
【請求項３】
請求項１に記載の液晶表示装置において、
前記ディザリング処理部は、
供給される前記映像信号データの対象画素の下位Ｄビット（Ｄは自然数）の情報を、誤差拡散法に従い前記対象画素の周辺画素に拡散することにより生成した（Ｍ＋Ｆ）ビット（Ｍは１フレームを構成するサブフレーム数を２進数で表わしたときのビット数、Ｆは自然数）に、１ビットの桁上がり用ビットを最上位に付加したデータに変換する誤差拡散部と、
前記誤差拡散部から出力された前記（Ｍ＋Ｆ＋１）ビットのデータの下位Ｆビットの値と、表示エリアでの画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブルを用いて導いた０又は１の値を前記（Ｍ＋Ｆ＋１）ビットのデータの上位（Ｍ＋１）ビットに加算して、フレームレートコントロールされた（Ｍ＋１）ビットのデータを出力するフレームレートコントロール部と、
前記フレームレートコントロール部から出力されたデータの値を、駆動階調の最大値に制限したＭビットのデータを生成して出力するリミッタ部と、
を有することを特徴とする液晶表示装置。
【請求項４】
複数の列データ線と複数の行選択線とが交差する各交差部に配置された複数の画素からなる画像表示部の前記複数の画素がそれぞれ、
共通電極と画素電極との間に液晶層が封入された液晶素子と、
前記行選択線を介して行選択信号が供給されたときに、前記列データ線を介して供給されるサブフレームデータをサンプリングして保持する１フリップフロップ構成の画素データ保持部と、
を有する液晶表示装置の駆動方法であって、
第１のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第１のビット数より少ない第２のビット数に変換したディザリング処理後データを出力するディザリング処理ステップと、
前記映像信号データの各フレームを１フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブルに基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換ステップと、
前記サブフレームデータ変換ステップにより生成された前記サブフレームデータをダブルバッファ構成のフレームバッファに保持する保持ステップと、
前記フレームバッファの一方のバッファに前記サブフレームデータ変換ステップにより生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された１フレーム分のサブフレームデータを１サブフレーム分毎に順番に表示素子部のサブフレームバッファに転送する第１のデータ転送ステップと、
行選択信号を前記複数の行選択線に順次に供給して、画像表示部の全ての複数の画素をライン単位の画素毎に順次に選択すると共に、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記サブフレームバッファから出力されたサブフレームデータを１ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された１サブフレーム分の前記サブフレームデータを前記画像表示部の全ての前記複数の画素に供給する第２のデータ転送ステップと、
駆動制御部より非同期に出力される極性反転信号に同期してハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記液晶素子の共通電極に印加する共通電圧選択ステップと、
前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する駆動電圧選択ステップと、
を含むことを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及びその駆動方法に係り、特にデジタル化した映像信号を入力信号として、１フレームを複数のサブフレームに分割して画像表示することにより、中間階調を表示する液晶表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置（ＬＣＤ；Liquid Crystal Display）に用いられる液晶表示素子の駆動方式には、画素に印加される電圧値が連続的なアナログ値であるアナログ駆動方式と、画素に印加する電圧の大きさを２値とし、画像の輝度（階調）に対応して、印加電圧の時間幅を変えることにより、液晶の画素に印加する実効電圧値を制御するデジタル駆動方式とがある。デジタル駆動方式では、画素に印加されるのは「０」か「１」の情報（サブフレームデータ）のみであるため、ノイズ等の外部要因により影響を受け難いという特長がある。
【０００３】
デジタル駆動方式では、例えば１フレームを、１フレーム期間より短い表示期間をもつ複数のサブフレームに分割し、その複数のサブフレームの中から表示すべき階調に応じて選択したサブフレームの組み合わせで画素を駆動する（例えば、特許文献１参照）。デジタル駆動方式では、前述したように画素に印加されるのは「０」か「１」の情報のみであり、それはつまり黒を表示するか白を表示するかの情報のみである。そのため、時間的な積分により階調を生成する必要がある。特許文献１に記載の階調生成方法では、１フレーム期間を複数のサブフレームに分割し、それぞれのサブフレームで表示できる期間が、「１」、「２」、「４」、「８」、「１６」、「３２」、「３２」、「３２」、「３２」、「３２」、「３２」、「３２」という比率となるような期間に設定する。例えば「１００／２５５」というような階調を表示したい場合には、[００１００１１１００００]という情報を順番に画素に書き込むことにより、表示期間「４」のサブフレームと、表示期間「３２」のサブフレーム３つを選択して１００／２５５という階調を表現する。
【０００４】
また、上記のデジタル駆動方式の液晶表示装置には、各画素が、マスタメモリとスレイブメモリが直列に接続されたサンプルホールド部と、１個の電圧選択部と、液晶表示素子とから構成されるものが知られている（例えば、非特許文献１参照）。この画素では、前段のマスタメモリに保持した１ビットのデータを、共通転送信号線を介して共通信号が供給されるタイミングで後段のスレイブメモリに転送して保持する。スレイブメモリに保持したデータの値に応じて電圧選択部にて２種類の電圧Ｖ０及びＶ１のうちの一方を選択して液晶表示素子の画素電極に印加する。また、デジタル駆動方式の液晶表示装置として、非特許文献１のマスタ−スレイブ構造の２メモリ構成から、メモリを１段分取り除き、１個のメモリと電圧選択部を直列に並べた構造の画素を備える液晶表示装置も知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７１６５１号公報
【特許文献２】特表２００２−５１４７９６号公報
【非特許文献】
【０００６】
【非特許文献１】SID(Society for Information Display)04 DIGEST pp.72〜75［平成２３年１１月１５日インターネット検索］＜URL：http://www.videovantage.com/wp-content/uploads/2009/12/sid-06_04_jvc_digital_drive.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、近年は液晶表示装置における高解像度化及び小型化に伴い、画素の小型化が一層求められている。特許文献２記載の従来の液晶表示装置によれば、非特許文献１記載の従来の液晶表示装置の画素内のサンプルホールド部からメモリを１段分除去した構成であるので、非特許文献１記載の従来の液晶表示装置に比べて小型化が可能である。
【０００８】
しかしながら、上記の特許文献２記載の従来の液晶表示装置は、サンプルホールド部にメモリが一個しかないため、データ転送と液晶素子の駆動を同時に行うことができない。このため、前述した各サブフレームで表示を行うためには、例えば図１７（ａ）に模式的に示すようにデータを転送し、同図（ｂ）に示す期間、液晶表示素子を駆動するため、データの転送に使われないデータ転送休止期間が長くなってしまう。また、データ転送期間は液晶表示素子を駆動することができないため、表示画面が暗くなってしまう。このため、特許文献２記載の従来の液晶表示装置は、非常に効率が低く、結果として、表示が暗く、コストも高くなってしまうという問題点があった。
【０００９】
また、非特許文献１に記載された従来の液晶表示装置では、画素内にメモリ２段からなるサンプルホールド部を有するために、特許文献２記載の従来の液晶表示装置に比べて画素の小型化が困難であるという問題点があった。
【００１０】
本発明は、以上の問題点に鑑みなされたもので、データ転送のための液晶駆動休止期間を必要とせず、画素回路の小型化が容易で、低コストで明るく高解像度な表示を行い得る液晶表示装置及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記問題点を解決するために本発明は、複数の列データ線(D0〜Dn)と複数の行選択線(W0〜Wm)とが交差する各交差部に配置され、共通電極（14）と画素電極(12)との間に液晶層(13)が封入された液晶素子(LC)を有する複数の画素からなる画像表示部(46)を備えた表示素子部（11）と、第１のビット数の映像信号データに対して時間方向又は空間方向にディザリング処理を行って、第１のビット数より少ない第２のビット数に丸めたディザリング処理後データを出力するディザリング処理部(35)と、前記映像信号データの各フレームを１フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブル(37)に基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換部(36)と、サブフレームデータ変換部(36)より生成された前記サブフレームデータを１フレーム分保持するダブルバッファ構成のフレームバッファ(39A,39B)と、フレームバッファ(39A,39B)の一方のバッファにサブフレームデータ変換部(36)により生成された前記サブフレームデータを保持している間に、他方のバッファに保持されている前のフレーム期間に保持された１フレーム分のサブフレームデータを１サブフレーム分毎に順番に表示素子部(11)に転送するデータ転送部（41,38）と、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、データ転送部（41,38）より転送された１サブフレーム分の前記サブフレームデータを保持し、保持した前記サブフレームデータを出力するサブフレームバッファ（62）と、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、画像表示部(46)の全ての前記複数の画素に、前記サブフレームバッファ(62)から出力された１サブフレーム分の前記サブフレームデータを供給する画像表示駆動部(44、45、61)と、前記サブフレームデータの転送或いは前記サブフレームの表示期間に非同期に駆動制御部(40)より出力される極性反転信号に同期して、ハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して液晶素子の共通電極(14)に印加する共通電圧選択部(42)と、前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して液晶素子の黒電圧線と白電圧線に印加する電圧生成部(43)と、を備え、前記複数の画素はそれぞれ、前記行選択線(W0〜Wm)を介して行選択信号が供給されたときに、画像表示駆動部(44、45、61)により列データ線(D0〜Dn)を介して供給される前記サブフレームデータをサンプリングして保持する１ビットラッチ回路構成の画素データ保持部(21、22)と、画素データ保持部(21、22)により保持されているサブフレームデータにより、２種類の電圧線から片方を選択して、画素電極(12)に画素電圧として印加する電圧選択部（24）と、をさらに有し、前記駆動制御部は、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記サンプリングして前記サブフレームバッファに保持されたサブフレームデータを１ライン単位に前記画素データ保持部に転送し、さらに転送完了後に前記極性反転信号に同期して前記複数の画素を駆動させることを要旨とする液晶表示装置である。
【００１２】
また、本発明においては、行選択信号を複数の行選択線(W0〜Wm)に順次に供給して、画像表示部(46)の全ての複数の画素をライン単位の画素毎に順次に選択すると共に、１ラインの各画素のサブフレームバッファ（62)から出力されたサブフレームデータを１ライン単位に複数の列データ線(D0〜Dn)に供給することを繰り返して、サブフレームバッファ（62)から出力された前記サブフレームデータを画像表示部（46)の全ての複数の画素に転送する第２データ転送部(61)を備え、データ転送部（41,38)によるフレームバッファ(39A,39B)からサブフレームバッファ（62)へのデータ転送と、第２データ転送部(61)によるサブフレームバッファ（62)から画像表示部（46)の全ての複数の画素への転送とが交互に動作することを要旨とする。
【００１３】
また、本発明においては、ディザリング処理部(35)は、対象画素の第１のビット数の映像信号データの下位Ｄビット（Ｄは自然数）の情報を、誤差拡散法に従い前記対象画素の周辺画素に拡散することにより生成した（Ｍ＋Ｆ）ビット（Ｍは１フレームを構成するサブフレーム数を２進数で表わしたときのビット数、Ｆは自然数）に、１ビットの桁上がり用ビットを最上位に付加したデータに変換する誤差拡散部(32)と、誤差拡散部(32)から出力された前記（Ｍ＋Ｆ＋１）ビットのデータの下位Ｆビットの値と、表示エリアでの画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブルを用いて導いた０又は１の値を前記（Ｍ＋Ｆ＋１）ビットのデータの上位（Ｍ＋１）ビットに加算して、フレームレートコントロールされた（Ｍ＋１）ビットのデータを出力するフレームレートコントロール部(33)と、フレームレートコントロール部(33)から出力されたデータの値を、駆動階調の最大値に制限したＭビットのデータを生成して出力するリミッタ部(34)と、を有することができる。
【００１４】
また本発明は、複数の列データ線(D0〜Dn)と複数の行選択線(W0〜Wm)とが交差する各交差部に配置された複数の画素(20)からなる画像表示部(46)の前記複数の画素がそれぞれ、共通電極(14)と画素電極(12)との間に液晶層(13)が封入された液晶素子(LC)と、行選択線(W0〜Wm)を介して行選択信号が供給されたときに、列データ線(D0〜Dn)を介して供給されるサブフレームデータをサンプリングして保持する１ビットラッチ回路構成の画素データ保持部(21、22)とを有する液晶表示装置の駆動方法であって、第１のビット数の映像信号データに対して、時間方向又は空間方向にディザリング処理を行って第１のビット数より少ない第２のビット数に丸めたディザリング処理後データを出力するディザリング処理ステップと、前記映像信号データの各フレームを１フレーム期間より短い表示期間をもつ複数のサブフレームで構成するため、前記ディザリング処理後データから駆動階調テーブル(37)に基づいて前記ディザリング処理後データの各画素値に対応した値の前記複数のサブフレームそれぞれのサブフレームデータを生成するサブフレームデータ変換ステップと、前記サブフレームデータ変換ステップにより生成された前記サブフレームデータをダブルバッファ構成のフレームバッファに保持する保持ステップと、前記フレームバッファの一方のバッファに前記サブフレームデータ変換ステップにより生成された前記サブフレームデータを保持している間に他方のバッファに保持されている前のフレーム期間に保持された１フレーム分のサブフレームデータを１サブフレーム分毎に順番に表示素子部のサブフレームバッファに転送する第１のデータ転送ステップと、行選択信号を前記複数の行選択線に順次に供給して、前記画像表示部の全ての前記複数の画素をライン単位の画素毎に順次に選択すると共に、前記フレームバッファの一方のバッファに前記サブフレームデータを保持している間に、前記サブフレームバッファから出力されたサブフレームデータを１ライン単位に前記複数の列データ線に供給することを繰り返して、前記サブフレームバッファから出力された１サブフレーム分の前記サブフレームデータを前記画像表示部の全ての前記複数の画素に供給する第２のデータ転送ステップと、駆動制御部より非同期に出力される極性反転信号に同期してハイレベルの共通電圧とローレベルの共通電圧とを交互に選択して前記液晶素子の共通電極(14)に印加する共通電圧選択ステップと、前記極性反転信号に同期して黒表示電圧と白表示電圧とを交互に選択して前記液晶素子の黒電圧線と白電圧線に印加する駆動電圧選択ステップと、を含むことを要旨とする。
【発明の効果】
【００１５】
本発明によれば、データ転送のための液晶駆動休止期間を必要とせず、画素回路の小型化が容易で、低コストで明るく高解像度な表示を行い得る液晶表示装置及びその駆動方法を提供することができるという効果がある。
【図面の簡単な説明】
【００１６】
【図１】反射型液晶表示素子を用いた投射型表示装置の概略構成図である。
【図２】本発明に係る液晶表示装置の一実施形態の一画素の構成図である。
【図３】反射型液晶表示素子のＶddとＶcomの設定方法の一例の説明図である。
【図４】本発明に係る液晶表示装置の一実施形態のブロック図である。
【図５】素子駆動部の構成を説明するブロック図である。
【図６】表示素子部の構成を説明するブロック図である。
【図７】素子駆動部の各ブロックにおける階調表現の一例を説明する図である。
【図８】素子駆動部中の駆動階調テーブルの一例を示す図である。
【図９】素子駆動部中の誤差拡散部の動作の一例を説明する図である。
【図１０】素子駆動部中の誤差拡散部の一例の構成図である。
【図１１】素子駆動部中のフレームレートコントロール部の一例の構成図である。
【図１２】素子駆動部中のフレームレートコントロール部により用いるフレームコントロールテーブルの例を示す図である。
【図１３】本発明の液晶表示装置の一実施形態における駆動パターンの一例の説明図である。
【図１４】図４の液晶表示装置の動作説明用タイミングチャートである。
【図１５】反射型の液晶素子における横方向電界の発生メカニズムの説明図である。
【図１６】素子駆動部中のフレームレートコントロール部によるフレームレートコントロールにより、横方向電界が低減されることを説明する図である。
【図１７】従来の液晶表示装置の課題であるデータ転送期間による駆動休止期間を説明する図である。
【発明を実施するための形態】
【００１７】
次に、図面を参照して、本発明の実施の形態を詳細に説明する。本発明は、複数の画素がマトリクス状に配列された表示パネルを備えるＬＣＤ、プラズマディスプレイパネル表示装置（ＰＤＰ）、デジタルライトプロセッシング表示装置（ＤＬＰ）の如くのパネル型液晶表示装置に適用できるものである。しかし、以下の説明では、アクティブマトリクス型の反射型液晶の表示素子を備えた投射型表示装置を例にして説明する。
【００１８】
図１は、液晶表示装置の一例として反射型液晶表示素子を用いた投射型表示装置１０の光路を説明する概略構成図である。図１において、投射型表示装置１０は、反射型液晶を使用した表示素子部１１、偏光ビームスプリッタ（以下、ＰＢＳという）１６、投射レンズ１７を含んで構成され、投射レンズ１７から出射された光Ｌ２はスクリーン１８に投射される。
【００１９】
反射型液晶を使用した表示素子部１１は、導電性及び光反射性をそれぞれ有する複数の画素電極１２と、液晶層１３と、複数の画素電極１２に共通の導電性及び光透過性を有する共通電極１４と、画素回路１５とを含む。複数の画素電極１２は、第１の基板（図示せず）の表面に二次元マトリクス状に配置されている。なお、図１では、複数の画素電極１２のうちの任意の一つの画素電極のみを示している。共通電極１４は、第２の基板（図示せず）の表面に形成されている。液晶層１３は、画素電極１２及び共通電極１４が対向するように第１の基板と第２の基板とが離間配置されて形成された基板間の空間内に封入されている。なお、画素電極１２、共通電極１４の各表面には配向膜（図示せず）が被覆されている。
【００２０】
投射型表示装置１０では、図示しない照明光学系から射出した入射光Ｌ１がＰＢＳ１６に入射する。入射光Ｌ１は、互いに偏光面が直交するＳ偏光成分とＰ偏光成分とを含んでいる。図１において、Ｐ偏光成分は線分で、またＳ偏光成分は〇でそれぞれ模式的に示されている。ＰＢＳ１６は、入射する光のＳ偏光成分を反射し、Ｐ偏光成分を透過する光学特性を有している。従って、ＰＢＳ１６は、入射光Ｌ１のＳ偏光成分を反射し、共通電極１４に入射する。
【００２１】
表示素子部１１は、共通電極１４に入射したＳ偏光成分を液晶層１３を通して画素電極１２に入射して反射させ、更に画素電極１２からの反射光を液晶層１３及び共通電極１４をそれぞれ通して射出する。ここで、表示素子部１１は、共通電極１４に入射したＳ偏光成分が画素電極１２で反射して共通電極１４から射出するまでの上記の過程で、画素電極１２に印加される画素データに応じた駆動電圧と、共通電極１４に印加される共通電圧との間の電位差に応じて、共通電極１４に入射したＳ偏光成分を変調し、Ｓ偏光成分の一部をＰ偏光成分として、Ｓ偏光成分とＰ偏光成分とからなる光として射出する。
【００２２】
ＰＢＳ１６は、表示素子部１１から射出された上記の光のうち、Ｐ偏光成分を透過して投射レンズ１７に入射し、Ｓ偏光成分は反射して照明光学系へ入射する。投射レンズ１７は、ＰＢＳ１６からのＰ偏光成分を射出光Ｌ２としてスクリーン１８に投射し画像を表示させる。なお、後述する「出力光の強度」とは、スクリーン１８上で測定した出射光Ｌ２の照度をいう。
【００２３】
図２は、本発明になる液晶表示装置の一実施の形態の一画素の構成図である。同図中、図１と同一構成部分には同一符号を付してある。図２において、本発明になる液晶表示装置の一実施の形態の一つの画素２０は、画素回路１５と液晶素子ＬＣとからなり、１本の列データ線Ｄと１本の行選択線Ｗとの交差部に配置されている。液晶素子ＬＣは、前述したように、第１の基板に形成された光反射特性を有する画素電極１２と第２の基板に形成された光透過特性を有する共通電極１４とが対向するように第１の基板と第２の基板とが離間配置されることで形成された基板間の空間内に液晶層１３封入された公知の構成である。なお、図２の一つの画素２０は、図１に示した表示素子部１１の一つの画素に相当する。
【００２４】
画素回路１５は、図２に示すように、スイッチング部２１、サンプルホールド部２２、電圧選択部２４からなる。スイッチング部２１は、ソースが列データ線Ｄに接続され、ゲートが行選択線Ｗに接続され、ドレインがサンプルホールド部２２の入力端子に接続されたＮチャネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）から構成されている。
【００２５】
サンプルホールド部２２は、例えば、２個のＣＭＯＳインバータが襷がけに接続された４トランジスタ構成のラッチ回路〔ＳＲＡＭ(Static Random Access Memory）に使用されるメモリと同様の構成〕からなる。サンプルホールド部２２は、スイッチング部２１を介して列データ線Ｄに接続されており、行選択線Ｗを介して印加される行選択信号によりこの画素２０が選択されたときに、スイッチング部２１を通して入力される列データ線Ｄ上のサブフレームデータ（画素データ電圧）をサンプリング及びホールドする。
【００２６】
サンプルホールド部２２にサンプリング及びホールドされたデータは電圧選択部２４に入力される。電圧選択部２４では、サンプルホールド部２２にホールドされているデータが「０」であるときは、黒電圧線Ｖ０を介して黒電圧Ｖ０を画素電極１２に印加する。サンプルホールド部２２にホールドされているデータが「１」であるときは、白電圧線Ｖ１を介して白電圧Ｖ１を画素電極１２に印加する。液晶素子ＬＣの共通電極１４の電圧の値は共通電圧Ｖcom と呼ばれている。
【００２７】
図３は、表示素子部１１の黒電圧Ｖ０／白電圧Ｖ１と共通電圧Ｖcom の設定方法の一例の説明図である。図３（ａ）は、入力電圧と出力光の強度との関係の一例を示す。図３（ａ）において、横軸は入力電圧であり、画素電極１２と共通電極１４との間の電位差、すなわち、液晶層１３の駆動電圧を示す。また、図３（ａ）の縦軸は、液晶層１３から射出される出力光の強度を示す。液晶層１３から射出される出力光の強度が一番暗い時の電圧をＶｂ（黒電圧）とし、出力光の強度が飽和する電圧をＶｗ（白電圧）とする。
【００２８】
図３（ｂ）は、極性反転時の動作を説明するための図である。液晶表示装置では、液晶の焼き付き防止のため極性反転駆動（ＤＣバランス駆動）を行う必要がある。図３（ｂ）に示すように、画素電極電圧から共通電圧を差し引いた液晶印加電圧の極性が（ＤＣ＋）の場合、共通電圧Ｖcom にはローレベルＶcom Ｌである（−Ｖｂ）を印加し、黒表示を行う場合には画素電極にＶｓｓ（ＧＮＤ）を印加することによって、液晶層１３にはＶｂ（＝(ＧＮＤ)−（−Ｖｂ））が印加され、黒表示を行う。白表示を行う場合には画素電極にＶｄｄ（Ｖｗ−Ｖｂ）を印加することによって、液晶層１３にはＶｗ（＝（Ｖｗ−Ｖｂ）−（−Ｖｂ））が印加され、白表示を行う。また、（ＤＣ−）の場合、共通電圧Ｖcom にはハイレベルＶcom Ｈである（Ｖｗ）を印加し、黒表示を行う場合には画素電極にＶｄｄ（Ｖｗ−Ｖｂ）を印加することによって、液晶層１３には−Ｖｂ（＝（Ｖｗ−Ｖｂ）−（Ｖｗ））が印加され、黒表示を行う。白表示を行う場合には画素電極にＶｓｓ（ＧＮＤ）を印加することによって、液晶層１３には−Ｖｗ（（ＧＮＤ）−（Ｖｗ））が印加され、白表示を行う。ＶｓｓはＭＯＳトランジスタの接地電圧であり、ＶｄｄはＭＯＳトランジスタの電源電圧である。
【００２９】
次に、本発明になる液晶表示装置の一実施の形態の構成について説明する。
【００３０】
図４〜図６は、本発明になる液晶表示装置の一実施の形態のブロック図を示す。図４は液晶表示装置３０のブロック図、図５は液晶表示装置３０における素子駆動部７０のブロック図を、図６は液晶表示装置３０における表示素子部１１のブロック図を示す。同図中、図１及び図２と同一構成部分には同一符号を付してある。
【００３１】
図４に示すように、本実施の形態の液晶表示装置３０は、素子駆動部７０と、表示素子部１１を備えている。表示素子部１１には、画像表示部４６を含んでいる。素子駆動部７０と表示素子部１１とは、複数のＤＡＴＡ線群、共通電圧線Ｖcom 、ＭＯＳトランジスタの電源電圧Ｖｄｄ、ＭＯＳトランジスタの接地電圧Ｖｓｓ、極性反転信号ＩＮＶで接続してある。
【００３２】
図５において、素子駆動部７０は、ルックアップテーブル部３１と、誤差拡散部３２、フレームレートコントロール部３３及びリミッタ部３４からなるディザリング処理部３５と、駆動階調テーブル３７を備えるサブフレームデータ変換部３６と、メモリ制御部３８と、ダブルバッファ構成のフレームバッファ３９Ａ及び３９Ｂと、駆動制御部４０と、データ転送部４１と、共通電圧選択部４２と、電圧生成部４３とを有する。
【００３３】
図６において、表示素子部１１は、ソースドライバ４４、ゲートドライバ４５、データ受信部６０、メモリ制御部６１、サブフレームバッファ６２、画素電圧選択部６３及び画像表示部４６を含んで構成される。なお、表示素子部１１の画素２０は、図２に示したように、液晶素子ＬＣが画素回路１５に接続された構成であるが、図６では共通電極１４のみを示し、各画素回路１５毎に接続されている画素電極１２及び液晶層１３の図示は省略している。
【００３４】
画像表示部４６は、画面縦方向に延在するｎ＋１本の列データ線Ｄ0 〜Ｄn と、画面横方向に延在するｍ＋１本の行選択線Ｗ0 〜Ｗm とが交差する各交差部にそれぞれ接続された画素回路１５からなる。画素回路１５は、画像表示部４６に全部で（ｎ＋１）×（ｍ＋１）個、全体としてマトリクス状に配置されており、それぞれは図２に示した構成である。また、画像表示部４６を構成する全ての画素回路１５は、液晶素子ＬＣに接続されて画素２０をそれぞれ構成しており、液晶素子ＬＣの共通電極１４に共通電圧選択部４２から共通電圧Ｖcom が印加されている。
【００３５】
ソースドライバ４４は、入力される１行の画素分のサブフレームデータを１行の画素分の列データ線Ｄ0 〜Ｄn にそれぞれ出力することを繰り返す。ゲートドライバ４５は、画像表示部４６を構成する複数の画素回路１５のうち、各行毎の画素回路１５毎に接続された複数本の行選択線Ｗのうち、例えば画面の最上位位置にある行選択線から画面最下位位置にある行選択線方向へ、１本ずつ行選択信号を切替供給し、全行選択線Ｗに行選択信号を供給する。行選択信号はソースドライバ４４から列データ線Ｄ0 〜Ｄn へ出力されるサブフレームデータの切り替え周期と同期している。
【００３６】
次に、本実施の形態の液晶表示装置３０の構成及び動作について、図５の要部のブロックの出力信号のビット数（階調表現）を説明する図７等と共に説明する。図５において、ルックアップテーブル部３１は、Ｎビットの映像信号データを入力信号として受け、Ｎより大きい（Ｍ＋Ｆ＋Ｄ）ビットのデータに変換する。ここで、Ｍは１フレーム期間のサブフレーム数を２進数で表わしたときのビット数、Ｆはフレームレートコントロール部３３により補間されるビット数、Ｄは誤差拡散部３２により補間されるビット数を示す。なお、Ｍ，Ｆ，Ｄはそれぞれ自然数である。
【００３７】
図７は、入力映像信号データのビット数Ｎが「８」の場合の例で、誤差拡散部３２にて補間されるビット数Ｄは「４」、フレームレートコントロール部３３にて補間されるビット数Ｆは「２」としている。また、サブフレーム数１５を２進数で表わした場合のビット数Ｍは「４」、駆動階調は１５個（黒を含まない）としている。
【００３８】
ここで、ルックアップテーブル部３１の動作を説明する。一般的に、映像信号はガンマ補正がかけられている。画像表示装置側ではガンマ補正がかけられた映像信号に対し逆ガンマ補正処理を施してリニアな階調に戻すことが必要である。逆ガンマ補正とは、入力Ｘに対して出力がＸの２.２乗となるような補正である。この場合、出力特性は「ガンマ２.２」であると以下表現する。ルックアップテーブル部３１は、表示素子部１１の入出力特性を変換してガンマ２.２の出力特性を有する液晶表示装置３０を実現する機能を担っている。
【００３９】
ルックアップテーブル部３１は、１０ビットの出力が、任意の出力特性（例えばガンマ２.２）となるように予め調整されている。例えば、図８の駆動階調テーブルにおける１５個の駆動階調（黒を含まない）のそれぞれの駆動による画像を図１に示した投影表示装置１０においてスクリーン１８に投影し、そのときのスクリーン１８上の照度を照度計等でそれぞれ測定しておく。それぞれの駆動階調間の照度を６ビット（Ｍ＋Ｄ＝６）（６４階調）で直線補間することによって、０〜７６８の階調毎の照度データが予測される。ルックアップテーブル部３１は、それらの照度データから任意の出力特性（例えばガンマ２．２）となるような２５６個のデータを選び、予めルックアップテーブルとして保持しているものとする。
【００４０】
ルックアップテーブル部３１は、２５６×１０ビット（すなわち、「２の８乗」階調×（４＋２＋４）ビット）のルックアップテーブルを有している。ここで、「２の８乗」階調×（４＋２＋４）ビットとは、「２のＮ乗」階調×（Ｍ＋Ｆ＋Ｄ）ビットに対してＮ＝８、Ｍ＝４、Ｆ＝２、Ｄ＝４の値を代入したものに相当する。ルックアップテーブル部３１は、入力された８ビットの画像データを、１０ビットのデータに変換して出力する。
【００４１】
図５に戻って説明する。誤差拡散部３２は、ルックアップテーブル部３１にて（Ｍ＋Ｆ＋Ｄ）ビットに変換された映像信号データの下位Ｄビットの情報を、誤差拡散法に従い周辺画素に拡散することによって、（Ｍ＋Ｆ）ビットのデータに変換する。図７の例では、誤差拡散部３２は、ルックアップテーブル部３１にて変換された１０ビットのデータの下位４ビットの情報を周辺画素に拡散し、上位６ビットのデータに量子化して出力する。なお、この誤差拡散部３２の出力データは６ビットのデータに１ビットの桁上がり用ビットを含む。
【００４２】
ここで、誤差拡散法とは、表示すべき映像信号と実表示値との誤差（表示誤差）を周辺の画素に拡散することで階調不足を補う方法である。本実施の形態においては、誤差拡散部３２は、表示すべき映像信号の注目画素の下位４ビットの値を表示誤差とみなし、図９（ａ）に示すように注目画素の右隣の画素に表示誤差の７／１６倍の値を、左下の画素に表示誤差の３／１６倍の値を、直下の画素に表示誤差の５／１６倍の値を、右下の画素に表示誤差の１／１６倍の値をそれぞれ加えることで、誤差拡散を行う。
【００４３】
このような誤差拡散の結果、拡散される側から見れば、図９（ｂ）に示すように、注目画素には、左上の画素と、直上の画素と、右上の画素と、左隣の画素とから拡散された値が加算されることになる。
【００４４】
この誤差拡散部３２の構成及び動作について、図９及び図１０を参照して詳細に説明する。誤差拡散部３２は、１０ビットの映像信号データのある座標の画素の表示誤差を、図９（ａ）で説明したように周辺の画素に拡散するとともに、以前の映像が拡散した誤差に加算する。すなわち、図１０において、入力された１０ビットの映像信号データは、まず、誤差バッファ３２１から読み出された以前の映像信号データ入力時に拡散した誤差と加算部３２２において加算される。続いて、加算部３２２から出力された加算後の映像信号データは、上位の６ビットと下位の４ビットに分割され、上位６ビットは加算部３２４に供給され、下位４ビットはスレッショルド比較部３２３に供給される。
【００４５】
分割された下位の４ビットの値に対応する表示誤差を以下の表１に示す。右側の値は表示誤差である。
【００４６】
［表１］
下位４ビット    表示誤差
００００          ０
０００１        ＋１
００１０        ＋２
００１１        ＋３
０１００        ＋４
０１０１        ＋５
０１１０        ＋６
０１１１        ＋７
１０００        −７
１００１        −６
１０１０        −５
１０１１        −４
１１００        −３
１１０１        −２
１１１０        −１
１１１１          ０
スレッショルド比較部３２３は、分割された下位４ビットの値に対応する表示誤差を、誤差バッファ３２１へ供給してそれ以前の表示誤差に加算して保持させる。また、スレッショルド比較部３２３は、分割された下位４ビットの値に対してスレッショルド比較を行い、分割された下位４ビットの値が「１０００」より大きい場合（上記の表における４ビットの値が「１０００」である行以降の行で示した負の表示誤差を示す値）、加算部３２４に「１」を出力して分割された上位６ビットの値に「１」を加算する。加算部３２４は、加算の際に桁上がりを考慮して、最上位に加算後の６ビットのデータに１ビットの桁上がり用ビットを付加した７ビットのデータを生成し、誤差拡散部３２による誤差拡散後のデータとして出力する。
【００４７】
再び図５に戻って説明する。フレームレートコントロール部３３は、フレームレートコントロールテーブルを備えており、誤差拡散部３２から供給される（Ｍ＋Ｆ）＋１ビットに変換された誤差拡散後の映像信号データを、フレームコントロール方式に従いＭ＋１ビットのデータに変換する。ここで、フレームレートコントロール方式とは、表示素子の１画素の表示に対してｊ（ｊ：ｊ≧２、自然数）フレームを１周期として、その周期のｋ（ｊ：ｋ＞０、ｊ＞ｋ、自然数）フレームではオン表示を行い、残りの（ｊ−ｋ）フレームではオフ表示を行うことにより疑似的に階調を表示させる方式である。
【００４８】
すなわち、フレームレートコントロール部３３は、入力される誤差拡散後の映像信号データの下位Ｆビットの値と、画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブル内の位置を特定し、その値（「１」または「０」の値、以下「０／１」と記載する。）を入力される誤差拡散後の映像信号データの上位Ｍビットに加えて、Ｍビットのデータに変換する。
【００４９】
図７の例では、フレームレートコントロール部３３は、誤差拡散部３２から出力された７ビットの誤差拡散後の映像信号データの下位２ビットの情報と、表示エリアでの対象画素の位置情報及びフレームカウンタ情報とより、フレームレートコントロールテーブルから０／１の値を導き、入力された７ビットの誤差拡散後の映像信号データから分離された上位５ビットの値に加算する。
【００５０】
このフレームレートコントロール部３３の構成及び動作について、図１１及び図１２を参照して詳細に説明する。図１１において、フレームレートコントロール部３３は、入力された７ビットの誤差拡散後の映像信号データを、まず、上位５ビットと下位２ビットに分割し、上位５ビットのデータは加算部３３１に供給し、下位２ビットのデータはフレームレートコントロールテーブル３３２に供給する。
【００５１】
フレームレートコントロールテーブル３３２は、入力された７ビットの誤差拡散後の映像信号データの下位２ビットと、表示エリアを縦方向４分割、横方向４分割の計１６分割したときに対象画素がどの分割範囲に含まれるかの位置情報（すなわち、座標データであるＸ座標の下位ビット２ビット及びＹ座標の下位２ビット）と、フレームカウンタの下位２ビットとの合計８ビットの値を用いて、図１２のフレームレートコントロールテーブルで示される「０／１」の値を特定する。上記の位置情報は、対象画素の座標位置が例えば（１２４、３６７）の場合は、それぞれの下位２ビットは（００、１１）となり、図１２におけるＸ座標の下位２ビット”０”とＹ座標の下位２ビット”３”の位置の値となる。図１２において、縦方向の「下位２ビット」は入力された７ビットのデータの下位２ビットを示し、横方向の「下位２ビット」はフレームカウンタの下位２ビットを示す。
【００５２】
加算部３３１は、フレーレートコントロールテーブル部３３２にて特定された「０／１」の値を、入力された７ビットの誤差拡散後の映像信号データの上位５ビットのデータに加算し、加算後の５ビットのデータをフレームレートコントロール部３３の出力データとして出力する。
【００５３】
図５及び図７に示すリミッタ部３４は、フレームレートコントロール部３３から出力された５ビットデータを、駆動階調の最大値である例えば「１５」に値を制限し、その制限後の４ビットデータをサブフレームデータ変換部３６へ出力する。ここで、誤差拡散部３２、フレームレートコントロール部３３及びリミッタ部３４は、図５に示したようにディザリング処理部３５を構成しており、上記の動作によりルックアップテーブル部３１から供給される階調補間後の１０ビットの映像信号データに対して、時間方向あるいは空間方向に視覚心理演算を施す、所謂ディザリング処理を施して階調を補間した４ビットのデータを生成する。これにより、画質の向上を実現できる。
【００５４】
図５に示すサブフレームデータ変換部３６は、後述する駆動階調テーブル３７を使用して、リミッタ部３４から出力された４ビットデータを、例えば図７に示すように最大階調「１５」を示す１５ビットのデータに変換する。この１５ビットのデータは、１フレーム期間を１５分割した表示期間をそれぞれ有する１５個のサブフレームのうち、ビット位置に対応して割り当てられたサブフレームにおいて、対象画素が白を表示する（１）か黒を表示する（０）かを示す１ビットのサブフレームデータが１５個からなるデータである。
【００５５】
図８は、サブフレームデータ変換部３６で用いる駆動階調テーブル３７の一具体例を示す。図８において、横軸がサブフレームＳＦ１〜ＳＦ１５のそれぞれにおけるデータ値（１のとき駆動期間、０のときプランキング期間）を示し、縦軸が階調を示す。縦軸の階調は、フレームレートコントロール部３３で生成され、リミッタ部３４で駆動階調の最大値である「１５」に制限された階調を示す。図８に示す駆動階調テーブル３７は、映像信号の１フレームをそれぞれ１フレーム期間よりも短い表示期間を持つ１５個のサブフレームＳＦ１〜ＳＦ１５に分割して、階調０から階調１５までの１６階調表示を行う場合の駆動階調テーブル３７を示す。ＳＦ１〜ＳＦ１５は１フレーム内のサブフレームの順番を示している。
【００５６】
図８に示すように、駆動階調テーブル３７は、表示する階調が増えると駆動するサブフレームがＳＦ１から順に増えていくように設定されている。例えば、階調が「６」の場合は、サブフレームＳＦ１からＳＦ６までの６サブフレームで駆動され、サブフレームＳＦ７〜ＳＦ１５の９サブフレームでは駆動されない。また、階調が「７」の場合は、サブフレームＳＦ１からＳＦ７までの７サブフレームで駆動され、サブフレームＳＦ８〜ＳＦ１５の８サブフレームでは駆動されない。以下、同様にして階調の数が増えるにつれて駆動状態となるサブフレーム数が増えていき、最大階調の「１５」では全てのサブフレームＳＦ１〜ＳＦ１５が駆動される。言い換えると、階調の数が増えるに従い、駆動状態となるサブフレームが時間的に後方に増えていく。
【００５７】
サブフレームデータ変換部３６は、ディザリング処理部３５から供給される４ビットデータが示す階調に対応して、各サブフレームＳＦ１〜ＳＦ１５それぞれにおける１ビットのサブフレームデータを図８に示した駆動階調テーブル３７を用いて取得して、全部で１５ビットのデータをメモリ制御部３８へ出力する。例えば、ディザリング処理を施された４ビットのデータが、［１０１０］である場合、サブフレームデータ変換部３６は、その４ビット入力データを１０進数へ変換し、その１０進数が示す階調「１０」を図８の駆動階調テーブル３７を参照して、ＳＦ１〜ＳＦ１５のそれぞれにおいて駆動するか否かを示す、全部で１５ビットのデータ［１１１１１１１１１１０００００］に変換する。１５ビットデータの先頭のビットから１０番目のビットまでの「１」は、ＳＦ１〜ＳＦ１０で駆動することを意味し、１１番目から１５番目のビットまでの「０」は、ＳＦ１１〜ＳＦ１５では駆動しないことを意味する。
【００５８】
再び図５に戻って説明する。メモリ制御部３８は、サブフレームデータ変換部３６から供給される、例えば１５個のサブフレームデータからなる１フレーム分のデータを２つのフレームバッファ３９Ａ及び３９Ｂに交互に供給する。フレームバッファ３９Ａ及び３９Ｂはダブルバッファの構造になっており、一方のフレームバッファがサブフレームデータを格納中は、他方のフレームバッファに格納されているサブフレームデータがデータ転送部４１を経由して表示素子部１１へ転送され、次のフレームでは、前フレーム期間中に格納された一方のフレームバッファのサブフレームデータがデータ転送部４１を経由して表示素子部１１へ転送され、かつ、他方のフレームバッファにはサブフレームデータ変換部３６からのサブフレームデータが格納される動作を、交互に行う。
【００５９】
駆動制御部４０は、ルックアップテーブル部３１に供給される映像信号データの垂直同期信号Ｖsyncが供給され、これらの同期信号に同期してサブフレーム毎の処理のタイミング等を制御しており、データ転送部４１への転送指示の制御を行う。データ転送部４１は、駆動制御部４０からの転送指示に従い、メモリ制御部３８を指示して、メモリ制御部３８がフレームバッファ３９Ａ又は３９Ｂから読み出したサブフレームデータのうち、指定したサブフレームデータを受け取り、表示素子部１１のデータ受信部６０へ転送する。
【００６０】
駆動制御部４０は、極性反転信号ＩＮＶを出力し、表示素子部１１と共通電圧選択部４２に供給する。極性反転信号ＩＮＶは、データ転送部の処理とは非同期なクロック信号で、１ＫＨｚ以上の周波数のクロック信号である。電圧生成部４３は、ＭＯＳトランジスタの電源電圧であるＶｄｄ（Ｖｗ−Ｖｂ）、ＭＯＳ電トランジスタの接地電圧であるＶｓｓ（ＧＮＤ）を表示素子部１１に供給し、共通電圧Ｖcom のローレベル電圧Ｌ（−Ｖｂ）、共通電圧Ｖcom のハイレベル電圧Ｈ（Ｖｗ）を共通電圧選択部４２に供給する。共通電圧選択部４２は、極性反転信号ＩＮＶに同期して、極性反転信号がローレベルの場合には、共通電圧Ｖcom のローレベル電圧Ｌ（−Ｖｂ）を選択し、極性反転信号がハイレベルの場合には、共通電圧Ｖcom のハイレベル電圧Ｈ（Ｖｗ）を選択し、表示素子部１１に供給する。
【００６１】
次に、図６を参照して表示素子部１１における動作を説明する。データ受信部６０は、素子駆動部７０のデータ転送部４１からサブフレームデータを受信し、受信したサブフレームデータをメモリ制御部６１に転送する。メモリ制御部６１は、受信したサブフレームデータをサブフレームバッファ６２に転送して保持させる。サブフレームバッファ６２は、１サブフレーム分のバッファで、投射型表示装置１０の総画素数〔（ｎ＋１）×（ｍ＋１）〕×１ビット分の容量を持つ。１サブフレーム分のデータを保持したあと、サブフレームバッファ６２に保持したデータをソースドライバ４４に高速転送する。サブフレームバッファ６２とメモリ制御部６１及びソースドライバ４４との間は、１ライン画素数と同じ数の（ｎ＋１）本のデータ線で繋がっており、一般的にフレックスケーブルで繋がれ、多くても６４本のデータ線で接続されている素子駆動部７０のデータ転送部４１と表示素子部１１のデータ受信部６０との間に比較して、数倍以上に高速で転送できる。
【００６２】
ソースドライバ４４は、同じサブフレームにおける１ライン分の画素のサブフレームデータをメモリ制御部６１より受け取る毎に、画像表示部４６の対応する画素の画素回路１５へ列データ線Ｄ0 〜Ｄn を用いて同時に転送する。この時、ゲートドライバ４５は、駆動制御部４０からの垂直スタート信号（ＶＳＴ）／垂直シフトクロック信号（ＶＣＫ）により指定された行ｙの行選択線Ｗｙをアクティブにし、指定された行ｙの全ての列の（ｎ＋１）個の画素を選択する。選択された行ｙの各画素の画素回路１５は、そのスイッチング部２１がアクティブとされ、ソースドライバ４４から列データ線Ｄ0 〜Ｄn を介して並列に入力される１ライン分の（ｎ＋１）個の画素のサブフレームデータのうち、接続された列データ線を介して供給されるサブフレームデータをサンプリングして、サンプルホールド部２２に画素毎にホールドする。
【００６３】
画素電圧選択部６３は、極性反転信号ＩＮＶに同期して、極性反転信号ＩＮＶがローレベルの場合には、黒電圧線Ｖ０にはＶｓｓ（ＧＮＤ）を印加し、白電圧線Ｖ１にはＶｄｄ（Ｖｗ−Ｖｂ）を印加する。極性反転信号ＩＮＶがハイレベルの場合には、黒電圧線Ｖ０にはＶｄｄ（Ｖｗ−Ｖｂ）を印加し、白電圧線Ｖ１にはＶｓｓ（ＧＮＤ）が印加される。
【００６４】
次に、本実施形態の液晶表示装置３０の駆動パターンについて説明する。
【００６５】
図１３は、本発明に係る液晶表示装置の実施形態における駆動パターンの一例の説明図である。図１３は、１フレーム期間のサブフレーム数が１５個の場合の駆動パターンを示している。（ａ）データ転送期間Ａは、各サブフレーム毎の素子駆動部７０から表示素子部１１へのデータ転送期間を、（ｂ）データ転送期間Ｂは、表示素子部１１内の、サブフレームバッファ６２から画像表示部４６へのデータ転送期間を、（ｃ）駆動期間は、各画素毎のサンプルホールド部２２に保持されているデータ毎の駆動期間を示す。菱形の形状で表しているのは、データ転送期間Ｂにより画像表示部４６の上部から下部にデータが書き変わっている様子を表している。データ転送期間Ｂは、表示素子部１１内での転送期間であり、素子駆動部７０と表示素子部１１間のデータ転送期間であるデータ転送期間Ａと比較して、数倍高速に転送することが可能である。
【００６６】
ところで、図１では、表示素子としてアクティブマトリクス型の表示素子部１１を備えた投射型表示装置１０を例にして説明している。ここで、図８の階調駆動テーブル３７で表示素子部１１を駆動する場合の特徴を説明する。階調がｋ（ｋは１以上１５以下の任意の自然数）であるとすると、図８の階調駆動テーブル３７に基づいて、ＳＦ１からＳＦｋまでのｋ個のサブフレームが「１」（駆動期間）となる。このため、ＳＦ１からＳＦｋまでのｋ個のサブフレームでは、ほぼ連続したオン状態とみなされる結果、ｋ（階調数）と出力光の関係は、図３（ａ）に示した表示素子部１１の入力電圧と出力光の強度との関係にほぼ近いカーブを描く。これは、ルックアップテーブル部３１の動作に有利に作用する。すなわち、表示素子部１１の入力電圧と出力光の強度との関係は、ルックアップテーブル部３１が目標としているガンマ２.２のカーブに比較的近いため、ルックアップテーブル部３１にてガンマ２．２のカーブに変換する負担が少なくなる。以上の特徴は、透過型液晶素子においても同様である。
【００６７】
次に、本実施形態の液晶表示装置３０の動作について、図１４のタイミングチャートを併せ参照して説明する。
【００６８】
駆動制御部４０は、供給される垂直同期信号Ｖsyncが図１４（ａ）に示すように時刻Ｔ０でアクティブになると、図１４（ｂ）に示すように（Ｔ０−Ｔ１）期間において、データ転送部４１を介してメモリ制御部３８を制御してサブフレームバッファ３９Ａ又は３９ＢからサブフレームＳＦ１のサブフレームデータを画素単位に順次に出力し、データ受信部６０を介してメモリ制御部６１を制御してサブフレームバッファ６２に格納する。
【００６９】
サブフレームＳＦ１のすべてのサブフレームデータがサブフレームバッファ６２に格納された後、図１４（ｃ）に示すように（Ｔ１−Ｔ３）期間において、メモリ制御部６１を制御してサブフレームバッファ６２に保持されているＳＦ１のサブフレームデータを１ライン分毎にソースドライバ４４に出力する。なお、ここではデータ転送部４１から出力される或る座標（ｘ，ｙ）位置の画素のＳＦ１〜ＳＦ１５のサブフレームデータは、１フレーム期間内で図１４（ｃ）に示すように［１１１１１１１１１１０００００］のように変化するものとする。
【００７０】
１ライン分のＳＦ１のサブフレームデータがサブフレームバッファ６２から出力される毎に、ソースドライバ４４は、画像表示部４６の対応する画素の画素回路１５へ列データ線Ｄ0〜Ｄnを用いて同時に転送する。この時、ゲートドライバ４５は、駆動制御部４０からの垂直スタート信号（ＶＳＴ）／垂直シフトクロック信号（ＶＣＫ）により指定された行ｙの行選択線Ｗyに行選択信号を供給してアクティブにし、指定された行ｙの全ての列の（ｎ＋１）個の画素を選択する。
【００７１】
選択された行ｙの各画素の画素回路１５は、そのスイッチング部２１がアクティブとされ、ソースドライバ４４から列データ線Ｄ0 〜Ｄn を介して並列に入力される１ライン分の（ｎ＋１）個のＳＦ１のサブフレームデータのうち、接続された列データ線を介して供給されるサブフレームデータをサンプリングして、サンプルホールド部２２に画素別にホールドする。図１４（ｄ）は、或る指定された行ｙの行選択線Ｗy に時刻Ｔ１で供給される行選択信号を示し、同図（ｅ）は或る座標（ｘ，ｙ）位置の画素の画素回路１５内のサンプルホールド部２２にホールドされたデータを示す。座標（ｘ、ｙ）位置の画素では、時刻Ｔ２において、画素内のサンプルホールド部２２にサンプル及びホールドされる。
【００７２】
上記の動作が１ライン単位で繰り返されて、時刻Ｔ３にサブフレームＳＦ１のすべてのサブフレームデータの画像表示部４６のすべての画素回路１５へのデータ転送Ｂが完了すると、次のサブフレームＳＦ２のサブフレームデータのバッファ６２へのデータ転送Ａがスタートする。
【００７３】
図１４（ｋ）に示すように液晶（ｘ、ｙ）には、画素内のサンプルホールド部２２にサンプル及びホールドされたデータが「０」の場合、黒電圧線Ｖ０が選択され、極性反転信号ＩＮＶがローレベルの場合はＶｂが、極性反転信号ＩＮＶがハイレベルの場合は−Ｖｂが印加され、極性反転信号ＩＮＶのローレベルかハイレベルかによらず黒表示となる。画素内のサンプルホールド部２２にサンプル及びホールドされたデータが「１」の場合、白電圧線Ｖ１が選択され、極性反転信号ＩＮＶがローレベルの場合はＶｗが、極性反転信号ＩＮＶがハイレベルの場合は−Ｖｗが印加され、極性反転信号ＩＮＶのローレベルかハイレベルかによらず白表示となる。極性反転信号ＩＮＶは１ＫＨｚ以上のクロック信号であるため、液晶に交流電圧が印加されることになり、焼き付きを防止する。
【００７４】
このように、サブフレームＳＦ１の場合は期間（時刻Ｔ０から時刻Ｔ１まで）がデータ転送期間Ａとなり、期間（時刻Ｔ１から時刻Ｔ３まで）がデータ転送期間Ｂとなり、駆動期間は画素（ｘ、ｙ）の位置のおいて、１サブフレーム期間遅れて時刻Ｔ２から時刻Ｔ５までの期間となる。このため、ＳＦ１からＳＦ１５までのすべてのサブフレームのサブフレームデータの転送期間は時刻Ｔ０から時刻Ｔ１０までの期間となり、駆動期間は時刻Ｔ２から時刻Ｔ１１までの期間となる。時刻１１は時刻Ｔ１０より１サブフレーム期間後の時刻である。図１４（ｌ）に示す期間（時刻Ｔ２から時刻Ｔ６まで）での画素液晶への印加電圧を見ると、サブフレームＳＦ１からＳＦ１０までが白表示期間、サブフレームＳＦ１１からＳＦ１５までが黒表示期間となる。
【００７５】
次に、本実施の形態の液晶表示装置３０の駆動回路にフレームレートコントロール部３３を設けたことによる効果を説明する。
【００７６】
図１５は、反射型の液晶素子における横方向電界の発生メカニズムの説明図である。図１５に示されるように、画素ＰＡの画素電極１２ａと、画素ＰＢの画素電極１２ｂとはシリコン基板５１の上に形成されており、画素ＰＡ及びＰＢの共通電極１４に離間対向配置されている。また、画素電極１２ａ、１２ｂと共通電極１４との間には液晶層１３が封入されている。
【００７７】
デジタル駆動の場合、隣り合った画素間で駆動状態（駆動／ブランキング）が異なることが頻繁に起こる。例えば、図１５に示す隣り合った画素ＰＡ及びＰＢの駆動状態が異なり、画素ＰＡがブランキング状態で黒を表示し、画素ＰＢが駆動状態で白を表示しているものとする。このとき、ブランキング状態にある画素ＰＡの画素電極１２ａには画素電圧Ｖ0 が印加され、駆動状態にある画素ＰＢの画素電極１２ｂには画素電圧Ｖ1 が印加される。ここで、例えば極性＋のＤＣバランス駆動のときは、画素電圧Ｖ0 はＧＮＤであり、画素電圧Ｖ1 は（Ｖw −Ｖb ）である。また、共通電極１４に印加される共通電圧Ｖcom はロウレベル、−Ｖb である。
【００７８】
従って、駆動状態にある画素ＰＢの画素電極１２ｂと共通電極１４との間には電位差が生じ、液晶層１３に電界５２が生じ、液晶は所定量の回転をさせられる。このとき、ブランキング状態にある画素ＰＡの画素電極１２ａと画素ＰＢの画素電極１２ｂとの間にも電位差が生じ、電界５２に対して横方向に電界５３が生じるという現象となる。この現象は極性−のＤＣバランス駆動の場合も同様に発生する。このような横方向電界５３は、画素間の液晶の動きに意図しない混乱を発生させ、従来の液晶表示装置における画質劣化の一因となっていた。
【００７９】
次に、図１６を参照して、本実施形態では上記現象による画質劣化をどのように防止されているかを説明する。本実施形態の液晶表示装置３０では、フレームレートコントロール部３３によるフレームレートコントロールにより、横方向電界を均等に分散することができ、上記の現象を解消することができる。
【００８０】
図１６では、フレームレートコントロール部３３への入力データ（（Ｍ＋Ｆ）ビット）の下位Ｆビットの値が“０１”である場合が例示されている。フレームレートコントロール部３３はフレーム毎に、図１６（ａ）から同図（ｄ）に示す４個のフレームレートコントロールテーブル（フレーム０〜３）を切り替えて用いる。それぞれのフレームにおいて、隣り合った画素間で駆動状態（駆動またはブランキング）が異なる場合、図１５を参照して説明したように、駆動状態が「１」（駆動状態）である画素から駆動状態が「０」（ブランキング状態）である画素の方向に横方向の電界が生じる。従って、図１６の場合、フレーム０では同図（ａ）に、フレーム１では同図（ｂ）に、フレーム２では同図（ｃ）に、フレーム３では同図（ｄ）に、それぞれ矢印で示す方向に横方向の電界が生じる。
【００８１】
フレームレートコントロール部３３は、前述したように入力される（Ｍ＋Ｆ）ビットの映像信号データの下位Ｆビットの値と、画素の位置情報及びフレームのカウント情報とから、フレームレートコントロールテーブル内の位置を特定し、その値を入力映像信号データの上位Ｍビットに加えてＭビットのデータに変換する。ここで、フレームレートコントロールテーブル内の位置を特定して得られる値は、フレーム０〜フレーム３の計４個のフレームの平均では、これら４個のフレームでの横方向電界の状態を重ね合わせた、図１６（ｅ）に示す値である。図１６（ｅ）に示すように、４フレームの平均では、すべての画素間での横方向電界は打ち消しあっている。このように、フレームレートコントロールを用いることにより、画質劣化の一因である横方向電界を打ち消すことが可能である。
【００８２】
以上説明したように、本実施の形態の液晶表示装置３０によれば、図２に示した画素回路１５内のサンプルホールド回路２２は、例えば４個のトランジスタからなるメモリ（ラッチ回路）の構成にでき、また、非特許文献１に記載の液晶表示装置の画素回路で必要であった２個のメモリを１個に削減することができるため、従来の液晶表示装置に比べて画素回路のトランジスタ数を少なくでき、よって画素の小型化を実現できると共にコストも低減することができる。
【００８３】
また、本実施の形態の液晶表示装置３０によれば、図１４を参照して説明したように、サブフレームデータの休止期間がなくサブフレームデータを転送することができると共に、或るサブフレームのサブフレームデータ転送期間中に、その直前のサブフレームのサブフレームデータに基づく表示を行うため、従来の液晶表示装置に比べて効率の良いデータ転送ができ、駆動休止期間もないので、駆動休止期間による表示が暗くなる現象も防止できる。また、本実施の形態の液晶表示装置３０によれば、フレームレートコントロールにより、横方向電界による画質劣化を改善することができる。
【００８４】
また、本実施の形態の液晶表示装置３０によれば、図１３及び図１４を参照して説明したように、極性＋のＤＣバランス駆動と極性−のＤＣバランス駆動とをサブフレーム毎に交互に行うと共に、フレーム毎にもその順番を反転するようにしているため、焼き付きを充分に防止することができる。
【００８５】
従って、以上の特長を有する本実施の形態の液晶表示装置３０を用いることで、低コストで、高解像度、高輝度な投射型表示装置を実現することが可能である。
【符号の説明】
【００８６】
１０  投射表示装置
１１  表示素子部
１２、１２ａ、１２ｂ  画素電極
１３  液晶層
１４  共通電極
１５  画素回路
２０、ＰＡ、ＰＢ  画素
２１  スイッチング部
２２  サンプルホールド回路
２４  電圧選択部
３０  液晶表示装置
３１  ルックアップテーブル部
３２  誤差拡散部
３３  フレームレートコントロール部
３４  リミッタ部
３５  ディザリング処理部
３６  サブフレームデータ変換部
３７  駆動階調テーブル
３８  メモリ制御部
３９Ａ、３９Ｂ  フレームバッファ
４０  駆動制御部
４１  データ転送部
４２  共通電圧選択部
４３  電圧生成部
４４  ソースドライバ
４５  ゲートドライバ
４６  画像表示部
６１  メモリ制御部
６２  サブフレームバッファ
７０  素子駆動部
３２１  誤差バッファ
３２２、３２４、３３１  加算部
３２３  スレッショルド比較部
３３２  フレームレートコントロールテーブル
ＬＣ  液晶素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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