(57)【特許請求の範囲】
【請求項１】
基板上に固定された第１電極と、
前記第１電極の上方に対向して配置され、上下方向に可動である第２電極と、
前記基板上に設けられ、前記第２電極を支持するアンカー部と、
前記第２電極と前記アンカー部とを接続し、前記第２電極と前記アンカー部との間に段差を有するばね部と、
を具備し、
前記ばね部は、前記第２電極および前記アンカー部に接する脆性材料で構成されるライナー層と、前記ライナー層上に形成され、前記ライナー層とは異なる組成の脆性材料で構成され、前記ライナー層よりも膜厚が厚い母体層と、を含むことを特徴とするＭＥＭＳデバイス。
【請求項２】
前記母体層は、前記ライナー層よりも弾性定数が大きい脆性材料で構成されることを特徴とする請求項１に記載のＭＥＭＳデバイス。
【請求項３】
前記ライナー層は、酸化シリコンまたは酸窒化シリコンで構成されることを特徴とする請求項２に記載のＭＥＭＳデバイス。
【請求項４】
前記母体層は、窒化シリコン、酸窒化シリコン、ポリシリコン、シリコン、シリコンゲルマニウム、タングステン、モリブデン、またはアルミニウムチタンで構成されることを特徴とする請求項２または請求項３に記載のＭＥＭＳデバイス。
【請求項５】
前記第２電極および前記アンカー部は、導電性を有する延性材料で構成されることを特徴とする請求項１乃至請求項４のいずれかに記載のＭＥＭＳデバイス。
【請求項６】
前記ライナー層は、前記アンカー部の上面上から側面上、および前記第２電極の上面上から側面上に連続して形成され、全面において膜質が同程度であることを特徴とする請求項１乃至請求項５のいずれかに記載のＭＥＭＳデバイス。
【請求項７】
基板上に、第１電極を形成する工程と、
全面に、犠牲層を形成する工程と、
前記犠牲層をエッチングすることにより、前記犠牲層に開口部を形成する工程と、
前記開口部を埋め込むように全面に、金属層を形成する工程と、
前記金属層をエッチングすることにより、前記開口部に段差を有するアンカー部を形成するとともに、前記犠牲層上に前記第１電極に対向して配置された第２電極を形成する工程と、
前記アンカー部の上面上および側面上、前記第２電極の上面上および側面上、および前記犠牲層の上面上に、脆性材料で構成されるライナー層を形成する工程と、
前記ライナー層上に、前記ライナー層とは異なる組成の脆性材料で構成され、前記ライナー層よりも膜厚が厚い母体層を形成する工程と、
前記ライナー層および前記母体層をエッチングすることにより、前記第２電極と前記アンカー部とを接続するばね部を形成する工程と、
前記犠牲層を除去することにより、前記第２電極の可動領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記ライナー層および前記母体層のエッチングにおいて、前記ライナー層のエッチングレートが前記母体層のエッチングレートより小さい第１エッチングが行われることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ライナー層および前記母体層のエッチングにおいて、前記第１エッチングの後、前記母体層のエッチングレートが前記ライナー層のエッチングレートより小さい第２エッチングが行われることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＭＥＭＳデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Micro-Electro-Mechanical Systems）を可変容量素子に適用したデバイス（以下、ＭＥＭＳ可変容量デバイスとよぶ）は、低い損失、高いアイソレーション、高い線形性を実現できることから、次世代携帯端末のマルチバンド・マルチモード化を実現するキーデバイスとして期待されている。
【０００３】
ＭＥＭＳ可変容量デバイスが低い損失を実現できるのは、可動部である可変容量素子の容量電極に、抵抗率の低いメタル材料を使用しているためである。より具体的には、Ａｌ（アルミニウム）、Ａｕ（金）などが、容量電極に用いられている。このようなメタル材料は、一般的に、延性の特性を示す。
【０００４】
そのため、可動な容量電極が繰り返して駆動されると、可動部を構成する部材のクリープ現象（応力による形状の変化）によって、可動部の形状が歪むという問題が生じる。
【０００５】
ＭＥＭＳ可変容量デバイスの場合、可動部としての電極がクリープ現象によって変形すると、容量電極を構成する２つの電極の間隔が、所定の間隔から変化する。そのため、ＭＥＭＳ可変容量デバイスが長い期間にわたって使用されると、可変容量素子の容量値が、設計値から変化してしまう。
【０００６】
クリープ現象を回避するための手段の１つとして、塑性変化の小さい材料であって、例えば、ＡｌＴｉ（アルミニウム−チタン）合金やＷ（タングステン）などのように、脆性の特性を示す硬いメタル材料が、可動部に用いられる。しかし、このようなメタル材料は、ＡｌやＡｕに比較して、抵抗率が高く、損失が増えてしまう。
【０００７】
また、他の手段として、延性材料のメタル層と脆性材料の絶縁層とを積層した構造が、可動部に採用される。しかし、この積層構造では、延性材料と脆性材料との内部応力の差により、可動部に反りが生じやすい。その結果、可動部の形状が変形してしまう。
【０００８】
上記のようなクリープ現象による可動部劣化や内部応力による可動部変形の問題に対し、可動部とアンカー部とを延性材料からなるばね定数の小さなばね部および脆性材料からなるばね定数の大きなばね部を用いて接続する提案がされている。
【０００９】
しかしながら、脆性材料からなるばね部を形成する場合、所望の特性を備えた構造を形成することは困難である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第７，２９９，５３８号明細書
【特許文献２】特開２０１１−０６６１５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
所望の特性を備えた構造の形成を可能にするＭＥＭＳデバイスおよびその製造方法を提供する。
【課題を解決するための手段】
【００１２】
本実施形態によるＭＥＭＳデバイスは、基板１０上に固定された第１電極２２と、前記第１電極の上方に対向して配置され、上下方向に可動である第２電極２０と、前記基板上に設けられ、前記第２電極を支持するアンカー部２１と、前記第２電極と前記アンカー部とを接続するばね部２５と、を具備する。前記ばね部は、前記第２電極および前記アンカー部に接する脆性材料で構成されるライナー層２３と、前記ライナー層上に形成され、前記ライナー層とは異なる組成の脆性材料で構成され、前記ライナー層よりも膜厚が厚い母体層２４と、を含む。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係るＭＥＭＳデバイスの構造を示す平面図。
【図２】実施形態に係るＭＥＭＳデバイスの構造を示す断面図。
【図３】実施形態に係るＭＥＭＳデバイスの構造の変形例を示す断面図。
【図４】実施形態に係るＭＥＭＳデバイスの製造工程を示す断面図。
【図５】図４に続く、実施形態に係るＭＥＭＳデバイスの製造工程を示す断面図。
【図６】図５に続く、実施形態に係るＭＥＭＳデバイスの製造工程を示す断面図。
【図７】図６に続く、実施形態に係るＭＥＭＳデバイスの製造工程を示す断面図。
【図８】図７に続く、実施形態に係るＭＥＭＳデバイスの製造工程を示す断面図。
【発明を実施するための形態】
【００１４】
ＭＥＭＳデバイスにおいて、脆性材料（例えば、窒化シリコン）からなるばね部は、最終的に中空部分となる下層犠牲層と可動部（電極）との段差部、および下層犠牲層とアンカー部との段差部を覆うように形成される。これらの段差部上に形成されるばね部（脆性材料）は膜質が劣化する。特に、段差部上に位置するばね部の曲部は、膜質が劣化する。このため、段差部上に形成される脆性材料は、平坦部（下層犠牲層、電極、およびアンカー部の上面）上に形成される脆性材料よりも、エッチングレートが高くなる。その結果、ばね部の加工時において、段差部上における脆性材料は、切断されてしまう。また、切断されなくても、細くなってしまい、繰り返し駆動する際の耐久性が弱くなってしまう。
【００１５】
これに対し、本実施形態は、脆性材料からなるばね部を積層構造にすることにより、上記問題を解決するものである。
【００１６】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複した説明は、必要に応じて行う。
【００１７】
＜実施形態＞
図１乃至図８を用いて、本実施形態に係るＭＥＭＳデバイス１００について説明する。本実施形態は、上部容量電極２０と第２アンカー部２１とを接続する第２ばね部２５が、脆性材料からなるライナー層２３と母体層２４との積層構造で構成される例である。これにより、ＭＥＭＳデバイス１００において、所望の特性を備えた形状の第２ばね部２５を形成することができる。以下に、本実施形態について詳説する。
【００１８】
［構造］
まず、図１および図２を用いて、本実施形態に係るＭＥＭＳデバイス１００の構造について説明する。ここでは、本実施形態に係るＭＥＭＳデバイス１００について、ＭＥＭＳ可変容量素子を例に挙げて説明する。
【００１９】
図１は、本実施形態に係るＭＥＭＳデバイス１００の構造を示す平面図である。図２は、第１の実施形態に係るＭＥＭＳデバイス１００の構造を示す断面図であり、図１のＡ−Ａ線に沿った断面図である。
【００２０】
図１および図２に示すように、本実施形態に係るＭＥＭＳデバイス１００は、基板１０上の層間絶縁層１１上に設けられた下部容量電極（下部電極）２２、および上部容量電極（上部電極）２０を有する。
【００２１】
基板１０は、例えば、シリコン基板である。層間絶縁層１１は、その寄生容量を小さくするため、誘電率の低い材料で構成されることが望ましい。層間絶縁層１１は、例えば、ＳｉＨ４やＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料とした酸化シリコン（ＳｉＯ２）で構成される。また、寄生容量を小さくするために、層間絶縁層１１の膜厚は厚いほうが望ましく、層間絶縁層１１の膜厚は、例えば、１０μｍ以上であることが望ましい。
【００２２】
基板１０の表面には、電界効果トランジスタなどの素子が設けられてもよい。それらの素子は、ロジック回路や記憶回路を構成する。層間絶縁層１１は、それらの回路を覆うように、基板１０上に設けられる。それゆえ、ＭＥＭＳデバイス１００は、基板１０上の回路の上方に設けられる。
【００２３】
なお、例えば、オシレータのようなノイズの発生源になる回路は、ＭＥＭＳデバイス１００の下方に、配置しないことが望ましい。また、層間絶縁層１１内にシールドメタルを設けて、下層の回路からのノイズが、ＭＥＭＳデバイス１００に伝播することを抑制してもよい。また、基板１０および層間絶縁層１１の代わりに、ガラス基板などの絶縁性基板が用いられてもよい。
【００２４】
下部容量電極２２と上部容量電極２０とは、１つの可変容量素子を構成する。
【００２５】
下部容量電極２２は、基板１０（層間絶縁層１１）上に固定されたシグナル電極（第１下部電極）１２とグランド電極（第２下部電極）１３とで構成される。シグナル電極１２およびグランド電極１３は１つの対を成し、上部容量電極２０を介したシグナル電極１２−グランド電極１３間の電位差が、ＭＥＭＳデバイス（ＭＥＭＳ可変容量デバイス）１００の出力（ＲＦパワー／ＲＦ電圧）として扱われる。シグナル電極１２の電位は可変であり、グランド電極１３の電位は一定の電位（例えば、グランド電位）に設定される。シグナル電極１２およびグランド電極１３は、例えば、四角形状の平面形状を有し、ｙ方向に延在する。なお、これに限らず、シグナル電極１２およびグランド電極１３は、円形状や楕円形状の平面形状を有してもよい。
【００２６】
シグナル電極１２およびグランド電極１３は、例えば、Ａｌ、Ｃｕ（銅）、またはＡｕなどの金属、もしくは、これらの金属のうち少なくともいずれか１つを含む合金で構成される。また、シグナル電極１２およびグランド電極１３の膜厚は、例えば１μｍ程度である。
【００２７】
なお、下部容量電極２２は、２つの電極（シグナル電極１２およびグランド電極１３）ではなく、１つの電極で構成されてもよい。
【００２８】
上部容量電極２０は、シグナル電極１２およびグランド電極１３の上方に対向して配置される。言い換えると、上部容量電極２０は、中空に支持される（中空状態である）。上部容量電極２０は、例えば、四角形状の平面形状を有し、ｘ方向に延在している。なお、これに限らず、上部容量電極２０は、円形状や楕円形状の平面形状を有してもよい。上部容量電極２０と下部容量電極２２とは、平面（ｘ方向およびｙ方向に広がる平面）において、一部オーバーラップしている。
【００２９】
上部容量電極２０は、例えばＡｌ、Ａｌを主成分とする合金、Ｃｕ、Ａｕ、またはＰｔ（白金）で構成される。すなわち、上部電極１５は、延性材料で構成される。延性材料とは、その材料からなる部材に応力を与えて破壊する場合に、その部材が大きな塑性変化（延び）を生じてから破壊される材料のことである。
【００３０】
上部容量電極２０は、基板１０の表面に垂直方向（上下方向）に可動である。すなわち、上部容量電極２０と下部容量電極２２との間の距離は変化し、これに伴い、上部容量電極２０と下部容量電極２２との間の容量値が変化する。
【００３１】
シグナル電極１２およびグランド電極１３上には、例えば、酸化シリコン、窒化シリコン（ＳｉＮ）、高誘電体（Ｈｉｇｈ−ｋ）材料などの絶縁体からなる下部電極保護層１５が形成される。言い換えると、シグナル電極１２およびグランド電極１３の表面は、下部電極保護層１５によって覆われ、保護される。
【００３２】
上述したように、上部容量電極２０は、下部容量電極２２と可変容量素子を構成する。さらに、本例において、上部容量電極２０は、２つの下部電極２２（シグナル電極１２およびグランド電極１３）と対を成す駆動電極としても機能する。すなわち、本例のＭＥＭＳ可変容量デバイス１００において、上部電極２０と２つの下部電極２２によって、アクチュエータが構成される。
【００３３】
本例のＭＥＭＳ可変容量デバイス１００は、上部容量電極２０と下部容量電極２２との間に電位差を与えることによって、静電引力が生じる。上部容量電極２０と下部容量電極２２との間に生じた静電引力によって、上部容量電極２０が基板１０（下部容量電極２２）の表面に対して垂直方向（上下方向）に動き、上部容量電極２０と下部容量電極２２との間隔が変動する。電極間距離の変動によって、ＭＥＭＳ可変容量デバイス１００の容量値（静電容量）が変化する。これに伴って、容量電極（ここでは、シグナル電極１２）の電位が変位し、高周波（ＲＦ：Radio frequency）の信号が、容量電極（シグナル電極１２およびグランド電極１３）から出力される。
【００３４】
中空に支持された可動な上部容量電極２０には、第１ばね部３２および複数の第２ばね部２５が接続される。これら第１ばね部３２および第２ばね部２５は、異なる材料で構成される。
【００３５】
第１ばね部３２の一端は、上部容量電極２０のｘ方向の一端（端部）に接続される。第１ばね部３２は、例えば、上部容量電極２０と一体に形成される。すなわち、上部容量電極２０と第１ばね部３２とは、１つに繋がった単層構造であり、同レベルに形成される。第１ばね部３２は、例えば、メアンダ状の平面形状を有している。言い換えると、第１ばね部３２は、平面において、細くかつ長く形成され、曲がりくねった形状を有する。
【００３６】
第１ばね部３２は、例えば、導電性を有する延性材料から構成され、上部容量電極２０と同じ材料で構成される。第１ばね部３２は、例えば、Ａｌ、Ａｌを主成分とする合金、Ｃｕ、ＡｕまたはＰｔなどの金属材料で構成される。
【００３７】
第１ばね部３２の他端には、第１アンカー部３１が接続される。この第１アンカー部３１によって、上部容量電極２０が支持される。第１アンカー部３１は、例えば、第１ばね部３２と一体に形成される。このため、第１アンカー部３１は、例えば、導電性を有する延性材料から構成され、上部容量電極２０および第１ばね部３２と同じ材料で構成される。第１アンカー部３１は、例えば、Ａｌ、Ａｌを主成分とする合金、Ｃｕ、ＡｕまたはＰｔなどの金属材料で構成される。なお、第１アンカー部３１は、上部容量電極２０および第１ばね部３２と異なる材料で構成されてもよい。
【００３８】
第１アンカー部３１は、配線３０上に設けられる。配線３０は、基板１０上の層間絶縁層１１上に設けられる。配線３０表面は、図示せぬ絶縁層によって、覆われている。絶縁層は、例えば下部容量電極保護層１５と一体に形成される。この絶縁層には開口部が設けられ、この開口部を経由して第１アンカー部３１は、配線３０に直接接触する。すなわち、上部容量電極２０は、第１ばね部３２および第１アンカー部３１を介して配線３０に電気的に接続され、種々の回路に接続される。これにより、上部容量電極２０には、配線３０、第１アンカー部３１、および第１ばね部３２を介して電位（電圧）が供給される。
【００３９】
また、四角形状の上部容量電極２０の四隅（ｘ方向およびｙ方向の端部のそれぞれ）に、第２ばね部２５が１つずつ接続される。なお、本例では、第２ばね部２５が４個設けられているが、この個数に限定されない。
【００４０】
第２ばね部２５の一端は、上部容量電極２０上に設けられる。このため、第２ばね部２５と上部容量電極２０との接合部は、積層構造になっている。第２ばね部２５の他端は、第２アンカー部２１上に設けられる。このため、第２ばね部２５と第２アンカー部２１との接合部は、積層構造になっている。この第２アンカー部２１によって、上部容量電極２０が支持される。また、第２ばね部２５は、上部容量電極２０と第２アンカー部２１との間において、中空状態であり、上部容量電極２０と同レベルに形成される。また、第２ばね部２５は、上部容量電極２０と第２アンカー部２１との間において、例えば、メアンダ状の平面形状を有している。
【００４１】
第２アンカー部２１は、ダミー層１４上に設けられる。ダミー層１４は、基板１０上の層間絶縁層１１上に設けられる。ダミー層１４表面は、例えば下部容量電極保護層１５と一体に形成される絶縁層によって、覆われている。この絶縁層には開口部が設けられ、この開口部を経由して第２アンカー部２１は、ダミー層１４に直接接する。なお、第２アンカー部２１は、ダミー層１４に直接接触していなくてもよい。
【００４２】
第２ばね部２５は、例えば、脆性材料で構成される。脆性材料とは、その材料からなる部材に応力を与えて破壊する場合に、その部材が塑性変化（形状の変化）をほとんど生じないで破壊される材料のことである。一般に、脆性材料を用いた部材を破壊するのに要するエネルギー（応力）は、延性材料を用いた部材を破壊するのに要するエネルギーより小さい。つまり、脆性材料を用いた部材は、延性材料を用いた部材より、破壊されやすい。
【００４３】
本実施形態における第２ばね部２５のより詳細な構成および材料については、後述する。
【００４４】
なお、第２アンカー部２１は、例えば、第２ばね部２５と同じ材料（例えば、脆性材料）で構成されてもよいし、第１アンカー部３１と同じ材料（例えば、延性材料）で構成されてもよい。配線３０およびダミー層１４は、例えば、下部容量電極２２と同じ材料で構成される。また、配線３０およびダミー層１４の膜厚は、下部容量電極２２の膜厚と同程度である。また、配線３０およびダミー層１４をそれぞれ覆う絶縁層は下部容量電極２２を覆う下部電極保護層１５と同じ材料で構成され、その膜厚は下部電極保護層１５の膜厚と同程度である。
【００４５】
脆性材料を用いた第２ばね部２５のばね定数ｋ２は、例えば、第２ばね部２５の線幅、第２ばね部２５の膜厚、および第２ばね部２５の湾曲部（フレクチャー（Flexure））のうち、少なくともいずれか１つを適宜設定することによって、延性材料を用いた第１ばね部３２のばね定数ｋ１よりも大きくされる。
【００４６】
本例のように、延性材料の第１ばね部３２および脆性材料の第２ばね部２５が可動な上部容量電極２０に接続されている場合、上部容量電極２０が上方に引き上げられた状態（以下、up-stateと称す）における容量電極間の間隔は、脆性材料を用いた第２ばね部２５のばね定数ｋ２によって、実質的に決定される。
【００４７】
脆性材料で構成される第２ばね部２５は、クリープ現象が起こりにくい。そのため、ＭＥＭＳ可変容量デバイス１００の駆動を複数回繰り返しても、up-state時における容量電極間の間隔の変動は少ない。なお、材料のクリープ現象とは、経年変化、または、ある部材に応力が与えられたときに、部材の歪み（形状の変化）が増大する現象のことである。
【００４８】
延性材料で構成される第１ばね部３２は、複数回の駆動によって、クリープ現象が生じる。しかし、第１ばね部３２のばね定数ｋ１は、脆性材料を用いた第２ばね部２５のばね係数ｋ２に比較して小さく設定されている。よって、up-state時における容量電極間の間隔に、延性材料を用いた第１ばね部３２の形状の変化（たわみ）が、大きな影響を与えることはない。
【００４９】
このため、本例では、可動な上部容量電極（可動構造）２０に、導電性を有する延性材料を用いることができる。すなわち、クリープ現象を考慮せずに、抵抗率の低い材料を可動な上部容量電極２０に用いることができるため、ＭＥＭＳデバイス（ここでは、ＭＥＭＳ可変容量デバイス）１００の損失を、低減できる。
【００５０】
さらに、本例では、可動な上部容量電極２０に、延性材料で構成される第１ばね部３２と脆性材料で構成される複数の第２ばね部２５とを接続する。これにより、可動部として、延性材料で構成される上部容量電極２０上に異なる材料（例えば、脆性材料）で構成される部材を積層しなくとも、可動な上部容量電極２０に対するクリープ現象の影響を抑制できる。それゆえ、上部容量電極２０上に脆性材料からなる部材を積層せずともよく、上部容量電極２０と上部容量電極２０上に積層された材料との内部応力の差によって、上部容量電極２０の形状が歪むこともない。
【００５１】
以下に、本実施形態における第２ばね部２５のより詳細な構成および材料について説明する。
【００５２】
図２に示すように、本実施形態における第２ばね部２５は、下部側のライナー層２３と上部側の母体層２４で構成され、上部容量電極２０と第２アンカー部２１とを接続する。
【００５３】
ライナー層２３は、上部容量電極２０および第２アンカー部２１に接続される。より具体的には、ライナー層２３は一端側において上部容量電極２０の上面上および側面上に連続的に接して形成され、他端側において第２アンカー部２１の上面上および側面上に連続的に接して形成される。言い換えると、ライナー層２３は、上部容量電極２０および第２アンカー部２１の段差部を覆うように形成される。また、ライナー層２３は、上部容量電極２０と第２アンカー部２１との間において、中空状態である。すなわち、ライナー層２３は、上部容量電極２０の上面上および側面上から第２アンカー部２１の側面上および上面上に連続的に形成される。
【００５４】
母体層２４は、ライナー層２３上に連続的に形成される。すなわち、母体層２４は、ライナー層２３を介して上部容量電極２０および第２アンカー部２１の段差部を覆うように形成され、上部容量電極２０と第２アンカー部２１との間においてライナー層２３を介して中空状態である。
【００５５】
ライナー層２３および母体層２４は、互いに組成が異なる脆性材料で構成される。ここで、「組成が異なる」とは、構成する元素が異なることのみならず、構成する元素の比（組成比）が異なることも含む。より具体的には、ライナー層２３は例えば酸化シリコンで構成され、母体層２４は例えば窒化シリコンで構成される。
【００５６】
また、母体層２４の膜厚は、ライナー層２３の膜厚よりも厚くなるように形成される。より具体的には、例えば、母体層２４の膜厚は５００ｎｍ以上５μｍ以下程度であり、ライナー層２３の膜厚は２５ｎｍ以上１μｍ以下程度である。
【００５７】
なお、ライナー層２３および母体層２４の脆性材料の組み合わせとしては、酸化シリコン／窒化シリコンに限らず、以下の条件を考慮して適宜決定される。
【００５８】
ライナー層２３は、上部容量電極２０および第２アンカー部２１（導電性を有する延性材料）上（特に段差部上）において、母体層２４よりも膜質が良好に形成される材料で構成されることが望ましい。ここで、膜質が良好とは、密度が大きい、カバレッジが良い、または密着性が高いなどのことを意味する。すなわち、ライナー層２３の膜質は、平坦部（上部容量電極２０および第２アンカー部２１の上面上に形成された部分）および中空部（中空状態の部分）と、段差部（上部容量電極２０および第２アンカー部２１の側面上に形成された部分）とで同程度に良好である。また、母体層２４は、ライナー層２３上（特に段差部上）において、膜質が良好に形成される材料で構成されることが望ましい。すなわち、母体層２４の膜質は、平坦部（ライナー層２３の平坦部上に形成された部分）および中空部（ライナー層２３の中空部上に形成された部分）と、段差部（ライナー層２３の段差部上に形成された部分）とで同程度に良好である。
【００５９】
また、母体層２４の弾性定数がライナー層２３の弾性定数よりも大きいことが望ましい。これは、第２ばね部２５のばね定数ｋ２が主に膜厚の厚い母体層２４の弾性定数によって決定されるためである。すなわち、母体層２４の弾性定数を大きくすることによって、第２ばね部２５のばね定数ｋ２を大きく設定することができる。
【００６０】
また、製造プロセスにおいて、ライナー層２３と母体層２４とでエッチング選択比を有することが望ましい。
【００６１】
上記条件を考慮して、母体層２４は、窒化シリコン以外に、ＳｉＯＮ（酸窒化シリコン）のような絶縁体材料、ｐｏｌｙ−Ｓｉ（ポリシリコン）、Ｓｉ（シリコン）、もしくはＳｉＧｅ（シリコンゲルマニウム）のような半導体材料、またはＷ（タングステン）、Ｍｏ（モリブデン）、もしくはＡｌＴｉ合金のような導電性を有する材料で構成されてもよい。なお、ＡｌＴｉ合金は、ＡｌおよびＴｉに加えて他の元素を含んでいてもよい。
【００６２】
一方、ライナー層２３は、酸化シリコン以外に、酸窒化シリコンのような絶縁体材料で構成されてもよい。
【００６３】
ここで、ライナー層２３および母体層２４がともに酸窒化シリコンで構成される場合、ライナー層２３／母体層２４の組成比は、上記条件を満たすように例えばＳｉＯＮｘ／ＳｉＯＮｙ（ｘ＜＜ｙ）とすればよい。
【００６４】
なお、本明細書において、酸化シリコンとは主成分として少なくともＳｉおよびＯを含むものであり、窒化シリコンとは主成分として少なくともＳｉおよびＮを含むものであり、酸窒化シリコンとは主成分として少なくともＳｉ、Ｎ、およびＯを含むものである。
【００６５】
なお、ライナー層２３の膜厚が十分に薄い場合、ライナー層２３における段差部の膜質は良好でなくてもよく、ライナー層２３は酸化シリコンおよび酸窒化シリコン以外の脆性材料で構成されてもよい。これは、ライナー層２３の膜厚が十分に薄い場合、後述するライナー層２３のエッチング工程において、ライナー層２３のエッチング量が少ないために、ライナー層２３の膜面平行方向に対するエッチングが進まず、ライナー層２３における段差部の切断を防ぐことができるためである。
【００６６】
［製造方法］
次に、図３乃至図８を用いて、本実施形態に係るＭＥＭＳデバイス１００の製造方法について説明する。図面では、特に第２ばね部２５の製造工程について説明する。
【００６７】
図３乃至図８は、本実施形態に係るＭＥＭＳデバイス１００の製造工程を示す断面図であり、図１のＡ−Ａ線に沿った断面図である。
【００６８】
まず、図３に示すように、例えばＰ−ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、基板１０上に、層間絶縁層１１が形成される。層間絶縁層１１は、例えば、ＳｉＨ４やＴＥＯＳを原料とした酸化シリコンで構成される。また、基板１０上に予め形成されている種々の素子等との寄生容量を小さくするために、層間絶縁層１１の膜厚は厚いほうが望ましく、基板１としての層間絶縁層１１の膜厚は、例えば１０μｍ以上であることが望ましい。
【００６９】
次に、例えばスパッタ法により、層間絶縁層１１上に一様に、金属層が形成される。金属層は、例えば、Ａｌ、Ｃｕ、またはＡｕなどの金属、もしくは、これらの金属のうち少なくともいずれか１つを含む合金で構成される。また、金属層の膜厚は、例えば１μｍ程度である。その後、例えば、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、金属層がパターニングされる。これにより、層間絶縁層１１上に、下部容量電極２２（シグナル電極１２およびグランド電極１３）、ダミー層１４、および配線３０が形成される。
【００７０】
次に、例えばＰ−ＣＶＤ法により、全面に、下部電極保護層１５が形成される。これにより、下部容量電極２２、ダミー層１４、および配線３０の表面が、下部電極保護層１５によって覆われる。下部電極保護層１５は、例えば、酸化シリコン、窒化シリコン、高誘電体材料などの絶縁体で構成される。下部電極保護層１５の膜厚は、例えば１００ｎｍ程度である。
【００７１】
次に、図４に示すように、下部電極保護層１５上に、犠牲層１６が塗布される。犠牲層１６は、例えばポリイミドなどの有機材料で構成される。犠牲層１６の膜厚は、例えば数１００ｎｍ〜数μｍ程度である。その後、例えばリソグラフィにより、犠牲層１６がパターニングされ、下部電極保護層１５の一部が露出する。その後、例えばＲＩＥにより、露出した下部電極保護層１５がエッチングされる。これにより、第１アンカー部３１および第２アンカー部２１となる箇所（配線３０およびダミー層１４の上部）に位置する犠牲層１６および下部電極保護層１５に、開口部１７が形成され、配線３０およびダミー層１４が露出する。なお、このとき、ダミー層１４は露出されなくてもよい。
【００７２】
次に、図５に示すように、例えばスパッタ法により、開口部１７が埋め込まれるように全面に、金属層１８が形成される。より具体的には、金属層１８は、開口部１７内の犠牲層１６（および下部電極保護層１５）の側面上、および開口部１７外の犠牲層１６の上面上に形成される。これにより、金属層１８は、開口部１７の底面において、配線３０およびダミー層１４に接して形成される。金属層１８は、例えば、Ａｌ、Ｃｕ、またはＡｕなどの金属、もしくは、これらの金属のうち少なくともいずれか１つを含む合金などの延性材料で構成される。金属層１８の膜厚は、例えば０．５μｍ以上５μｍ以下程度である。
【００７３】
次に、金属層１８上に、レジスト１９が形成される。その後、リソグラフィにより、レジスト１９がパターニングされる。このとき、後に、第１アンカー部３１、第１ばね部３２、第２アンカー部２１、および上部容量電極２０が形成される箇所に残存するように、レジスト１９がパターニングされる。
【００７４】
次に、図６に示すように、レジスト１９をマスクにしたＲＩＥなどにより、金属層１８がパターニングされる。これにより、開口部１７のダミー層１４上に第２アンカー部２１が形成され、犠牲層１６上に下部容量電極２２に対向する上部容量電極２０が形成される。このとき、第２アンカー部２１の上部側は、開口部１７から突出して形成され、上部容量電極２０と同レベルに形成される。また、図示はしないが、配線３０上に第１アンカー部３１が形成され、犠牲層１６上に上部容量電極２０と第１アンカー部３１とを接続する第１ばね部３２が形成される。このため、第１アンカー部３１、第１ばね部３２、第２アンカー部２１、および上部容量電極２０はいずれも金属層１８を構成する延性材料で構成される。
【００７５】
次に、図７に示すように、全面を覆うように、第１層２３ａが形成される。より具体的には、第１層２３ａは、第１アンカー部３１、第１ばね部３２、第２アンカー部２１、および上部容量電極２０の上面上および側面上、および犠牲層１６の上面上に形成される。第１層２３ａは、後に第２ばね部２５のライナー層２３となる層である。
【００７６】
第１層２３ａは、例えば、ＳｉＨ４やＴＥＯＳをシリコンの原材料とし、またＮ２ＯやＯ２を酸化剤としたＰ−ＣＶＤ法により形成される酸化シリコンなどの脆性材料で構成される。しかし、これに限らず、第１層２３ａは、上部容量電極２０および第２アンカー部２１（導電性を有する延性材料）上（特に段差部上）において、後述する第２層２４ａよりも膜質が良好に形成される材料で構成されることが望ましい。すなわち、第１層２３ａの膜質は、上部容量電極２０および第２アンカー部２１の上面上に形成された部分（平坦部）および犠牲層１６の上面上に形成された部分（中空部）と、上部容量電極２０および第２アンカー部２１の側面上に形成された部分（段差部）とで同程度に良好であることが望ましい。
【００７７】
また、第１層２３ａの膜厚は、２５ｎｍ以上１μｍ以下程度である。
【００７８】
なお、一般的なＰ−ＣＶＤプロセスの反応温度は４００℃近傍で処理されるが、犠牲層１６の耐熱温度が４００℃以下である場合、Ｐ−ＣＶＤにおけるプロセス反応温度も犠牲層１６の耐熱温度以下にて行われる。
【００７９】
次に、第１層２３ａの全面を覆うように、第２層２４ａが形成される。より具体的には、第２層２４ａは、第１層２３ａの上面上および側面上に形成される。第２層２４ａは、後に第２ばね部２５の母体層２４となる層である。
【００８０】
第２層２４ａは、例えば、ＳｉＨ４をシリコンの原材料とし、またＮＨ３やＮ２を窒化剤としたＰ−ＣＶＤ法により形成される窒化シリコンなどの脆性材料で構成される。すなわち、第１層２３ａと第２層２４ａとは、互いに異なる脆性材料で構成される。しかし、これに限らず、第２層２４ａは、第１層２３ａに対してエッチング選択比を有する脆性材料で構成されることが望ましい。より具体的には、第１層２３ａは、第２層２４ａのエッチング工程において第２層２４ａよりもエッチングレートが小さい脆性材料で構成される。
【００８１】
また、第２層２４ａは、第１層２３ａ上（特に段差部上）において、膜質が良好に形成される材料で構成されることが望ましい。すなわち、第２層２４ａの膜質は、ライナー層２３の平坦部上に形成された部分および中空部上に形成された部分と、段差部上に形成された部分とで同程度に良好であることが望ましい。
【００８２】
また、第２層２４ａは、第１層２３ａよりも弾性定数が大きい脆性材料であることが望ましい。
【００８３】
上記条件を考慮して、第２層２４ａは、窒化シリコン以外に、酸窒化シリコンのような絶縁体材料、ｐｏｌｙ−Ｓｉ、Ｓｉ、もしくはＳｉＧｅのような半導体材料、またはＷ、Ｍｏ、もしくはＡｌＴｉ合金のような導電性を有する材料で構成されてもよい。なお、ＡｌＴｉ合金は、ＡｌおよびＴｉに加えて他の元素を含んでいてもよい。
【００８４】
一方、第１層２３ａは、酸化シリコン以外に、酸窒化シリコンのような絶縁体材料で構成されてもよい。
【００８５】
なお、第１層２３ａおよび第２層２４ａがともに酸窒化シリコンで構成される場合、ライナー層２３／母体層２４の組成比は、上記条件を満たすようにＳｉＯＮｘ／ＳｉＯＮｙ（ｘ＜＜ｙ）とすればよい。
【００８６】
なお、ここでは、第１層２３ａが酸化シリコンで構成され、第２層２４ａが窒化シリコンで構成される場合について説明する。
【００８７】
第２層２４ａの膜厚は、５００ｎｍ以上５μｍ以下程度であり、第１層２３ａの膜厚よりも厚いことが望ましい。これは、第２ばね部２５のばね定数ｋ２が主に膜厚の厚い母体層２４の弾性定数によって決定されるためである。すなわち、第２層２４ａの弾性定数を大きくすることによって、第２ばね部２５のばね定数ｋ２を大きく設定することができる。
【００８８】
なお、第１層２３ａの成膜温度と同様に、Ｐ−ＣＶＤにおける第２層２４ａのプロセス反応温度は犠牲層１６の耐熱温度以下にて行われる。
【００８９】
次に、図８に示すように、全面に、図示せぬレジストが形成された後、例えばリソグラフィによりレジストがパターニングされる。このとき、レジストは、後にばね部２５が形成される箇所に残存するようにパターニングされる。
【００９０】
次に、レジストをマスクとして、第２層２４ａおよび第１層２３ａがパターニングされる。第２層２４ａ（窒化シリコン）および第１層２３ａ（酸化シリコン）は、例えば、ＣＤＥ（Chemical Dry Etching）法により、パターニングされる。ＣＤＥ法のエッチングガスとしては、ＣＦ系ガスおよびＯ２系ガスが用いられる。なお、第２層２４ａがＳｉＮ以外の脆性材料で構成される場合も、同様の方法でパターニングされる。
【００９１】
このとき、第２層２４ａは、第１層２３ａ上において良好な膜質で形成されている。このため、第２層２４ａにおける段差部が切断されることや細く形成されることによる耐久性劣化を抑制することができる。また、第２層２４ａのエッチング時において、第１層２３ａのエッチングレートは第２層２４ａのエッチングレートよりも小さい。このため、第１層２３ａにおける段差部が切断されることはない。
【００９２】
なお、ＣＤＥ法による第１層２３ａのエッチングレートが小さく、第１層２３ａのパターニングが進まない場合、ＣＤＥ法の後、適宜希釈ＨＦなどによるウェットエッチングにより第１層２３ａをパターニングしてもよい。このウェットエッチングによって第２層２４ａはエッチングされない。また、第１層２３ａの膜厚が十分に薄い場合、第１層２３ａの基板１０表面に垂直方向のエッチング量（パターニング量）が少なくて済む。このため、第１層２３ａの基板１０表面に平行方向に対するエッチングが進まず、第１層２３ａにおける段差部の切断を防ぐことができる。すなわち、第１層２３ａの膜厚が十分に薄い場合、仮に第１層２３ａが膜質の劣化した材料で構成されていても、第１層２３ａのパターニング終了までに第１層２３ａにおける段差部が切断されることはない。
【００９３】
これにより、上部容量電極２０の上面上および側面上から第２アンカー部２１の側面上および上面上に連続的に形成されるライナー層２３および母体層２４で構成される第２ばね部２５が形成される。
【００９４】
なお、第２ばね部２５のばね定数ｋ２が延性材料で構成される第１ばね部３２のばね定数ｋ１よりも大きくなるように、第２ばね部２５の弾性定数、第２ばね部２５の線幅、第２ばね部２５の膜厚、および第２ばね部２５の湾曲部のうち、少なくともいずれか１つを適宜設定する。実質的には、母体層２４の弾性定数、母体層２４の線幅、母体層２４の膜厚、および母体層２４の湾曲部のうち、少なくともいずれか１つを適宜設定される。
【００９５】
次に、図２に示すように、例えばＯ２系およびＡｒ系のアッシング処理により、犠牲層１６が除去される。これにより、第１ばね部３２、第２ばね部２５、および上部容量電極２０を中空状態にする。言い換えると、下部容量電極２２と上部容量電極２０との間（上部容量電極２０下）に、上部容量電極２０の可動領域が形成される。
【００９６】
なお、実際には上部容量電極２０上にも可動領域を形成する必要がある。上部容量電極２０上の可動領域の形成方法に関しては、周知である種々の方法によって形成されるため、詳細は省略する。
【００９７】
例えば、図８に示す脆性材料を用いた第２ばね部２５の形成後に、上部容量電極２０、第１ばね部３２、および第２ばね部２５上に、図示せぬ犠牲層が形成され、犠牲層上に図示せぬ絶縁層が形成される。その後、パターニング加工により絶縁層に貫通孔が形成され、犠牲層１６および図示せぬ犠牲層を、例えばＯ２系およびＡｒ系のアッシング処理により一括除去する。これにより、上部容量電極２０上だけでなく、上部容量電極２０下にも、上部容量電極２０の可動領域が形成される。
【００９８】
このようにして、本実施形態に係るＭＥＭＳデバイス１００が形成される。
【００９９】
［効果］
上述したように、単層のばね部として、例えば窒化シリコンで構成される脆性材料が導電性を有する延性材料の段差部上に形成される場合（以下、比較例１と称す）、良好な膜質で形成されず、切断される、または細く形成されて耐久性が劣化してしまう。一方、単層のばね部として、例えば酸化シリコンで構成される脆性材料が導電性を有する延性材料の段差部上に形成される場合（以下、比較例２と称す）、良好な膜質で形成され得る。しかし、酸化シリコンで構成される脆性材料は、窒化シリコンで構成される脆性材料と比べて弾性定数が小さく、ばね部のばね定数を大きく設定することが困難である。すなわち、比較例１および比較例２によれば、弾性定数が大きく、かつ、導電性を有する延性材料上に良好な膜質で形成され得る脆性材料が存在しないという問題があった。
【０１００】
これら比較例１および比較例２に対し、本実施形態では、上部電極２０と第２アンカー部２１とを接続する第２ばね部２５が、脆性材料からなり、膜厚が薄いライナー層２３（例えば、酸化シリコン）と、ライナー層２３とは組成が異なる脆性材料からなり、膜厚が厚い母体層２４（例えば、窒化シリコン）との積層構造で構成される。これにより、以下の効果を得ることができる。
【０１０１】
酸化シリコンで構成されるライナー層２３は、上部電極２０および第２アンカー部２１（導電性を有する延性材料）上（平坦部上および段差部上）において、膜質が良好に形成され得る。また、窒化シリコンで構成される母体層２４は、ライナー層２３上において、膜質が良好に形成され得る。このため、ライナー層２３および母体層２４における段差部が、切断されたり、細く形成されることによって耐久性が劣化したりすることを抑制できる。
【０１０２】
また、本実施形態では、母体層２４の膜厚をライナー層２３の膜厚よりも厚く設定している。すなわち、第２ばね部２５において、弾性定数の大きい母体層２４が占める割合（膜厚比）を大きくしている。その結果、第２ばね部２５のばね定数ｋ２を大きく設定することができる。
【０１０３】
以上のように、本実施形態によれば、脆性材料からなる第２ばね部２５を所望の特性を備えた構造に形成することができる。
【０１０４】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１０５】
１０…基板、１２…シグナル電極、１３…グランド電極、１６…犠牲層、１７…開口部、１８…金属層、２０…上部容量電極、２１…第２アンカー部、２２…下部容量電極、２３…ライナー層、２３ａ…第１層、２４…母体層、２４ａ…第２層、２５…第２ばね部。
【図１】
0005784513.tif 000002
【図２】
0005784513.tif 000003
【図３】
0005784513.tif 000004
【図４】
0005784513.tif 000005
【図５】
0005784513.tif 000006
【図６】
0005784513.tif 000007
【図７】
0005784513.tif 000008
【図８】
0005784513.tif 000009