(57)【特許請求の範囲】
【請求項１】
高濃度でドーピングされた第１の導電型（ｎ+）の基板（１）上に設けられた第１の導電型（ｎ）のエピ層（２）と、該エピ層（２）中に設けられた第２の導電型（ｐ）の第１の層（６）と、該第２の導電型（ｐ）の前記第１の層（６）の表面に設けられ高濃度でドーピングされた第２の導電型（ｐ+）の第２の層（７）とを有する、
半導体装置において、
前記第２の導電型（ｐ）の前記第１の層（６）と、前記高濃度でドーピングされた第１の導電型（ｎ+）の基板（１）との間に、トレンチ（３）内に形成され前記高濃度でドーピングされた基板（１）の方向で互いに平行に配置されたフローティング状態の複数のショットキーメタル層（１２）が設けられており、該ショットキーメタル層（１２）はそれぞれ両側で、前記第１の導電型（ｎ）のエピ層（２）とショットキーコンタクト（７０）を形成していることを特徴とする、
半導体装置。
【請求項２】
前記第２の導電型（ｐ）の前記第１の層（６）の表面に、高濃度でドーピングされた第１の導電型（ｎ+）の第３の層（８）と、高濃度でドーピングされた第２の導電型（ｐ+）の前記第２の層（７）とがさらに設けられており、
前記エピ層（２）中に、少なくとも２つの前記トレンチ（３）が設けられており、該トレンチ（３）内にそれぞれ、誘電層（４，４ａ）により覆われ、ドーピングされたポリシリコン（５）により充填された領域が設けられており、該領域は、一番上の前記ショットキーメタル層（１２）上面から前記第１の層（６）表面まで延在しており、
該領域底部における前記誘電層（４ａ）は、該領域側壁における誘電層（４）よりも厚く形成されており、
前記第２の導電型（ｐ）の前記第１の層（６）と、高濃度でドーピングされた前記第１の導電型（ｎ+）の基板（１）との間に、金属層もしくはシリサイド層（１２）と別の誘電層（１４）とが交互に続く積層体がそれぞれ設けられており、
前記金属層もしくはシリサイド層（１２）は前記第１の導電型（ｎ）の前記エピ層（２）と、それぞれ非オーミックなショットキーコンタクトを形成している（図２）、
請求項１記載の半導体装置。
【請求項３】
前記高濃度でドーピングされた第１の導電型（ｎ+）の基板（１）の最も近くの側に位置するショットキーメタル層（１２）は、トレンチ底部をそれぞれ覆っており、該高濃度でドーピングされた第１の導電型（ｎ+）の基板（１）に対し間隔Ｄ_epiを有している、請求項２記載の半導体装置。
【請求項４】
フローティング状態にある前記ショットキーメタル層（１２）はそれぞれ幅Ｄ_skを有しており、該ショットキーメタル層（１２）の間に設けられている前記誘電層（１４）はそれぞれ幅Ｄ_gapを有している、請求項２または３記載の半導体装置。
【請求項５】
半導体装置において隣り合うトレンチ（３）の間にそれぞれメサ領域が設けられており、該メサ領域において電界分布が間隔Ｄで周期的に繰り返され、ここで式
Ｄ＝Ｄ_sk＋Ｄ_gap
が成り立ち、
ただし、Ｄ_skはフローティング状態にあるショットキーメタル層（１２）の幅であり、Ｄ_gapは別の誘電層（１４）の幅である、
請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
メサ領域の電圧分布はそれぞれ線形である、請求項５記載の半導体装置。
【請求項７】
前記エピ層（２）に、誘電層（１４ａ）により充填された少なくとも２つのトレンチ（３）が設けられており、
該誘電層（１４ａ）と前記高濃度でドーピングされた第１の導電型（ｎ+）の基板（１）との間隔は、前記第２の導電型（ｐ）の前記第１の層（６）と前記高濃度でドーピングされた第１の導電型（ｎ+）の基板（１）との間隔よりも小さく、
前記高濃度でドーピングされた第１の導電型（ｎ+）の基板（１）の側に位置する、前記誘電層（１４ａ）の端部と、前記高濃度でドーピングされた第１の導電型（ｎ+）の基板（１）との間に、金属層もしくはシリサイド層（１２）と別の誘電層（１４）とが交互に続く積層体がそれぞれ設けられており、
該金属層もしくはシリサイド層（１２）は前記第１の導電型（ｎ）のエピ層と、それぞれ非オーミックなショットキーコンタクトを形成している（図７）、
請求項１記載の半導体装置。
【請求項８】
前記互いに平行に配置されたショットキーメタル層（１２）は、ＤＭＯＳトランジスタのボディダイオードの下方またはＩＧＢＴのボディダイオードの下方に設けられている、請求項１から７のいずれか１項に記載の半導体装置。
【請求項９】
はんだ付け可能な前面金属化部（９）とはんだ付け可能な背面金属化部（１１）が設けられている、請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
自動車ジェネレータの整流器に備えられた、請求項１から９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オン抵抗が低減された半導体装置に関する。
【０００２】
背景技術
電力用ＭＯＳ電界効果トランジスタはかなり以前から、電力用エレクトロニクスにおける用途のための高速スイッチとして用いられている。プレーナ型の二重拡散構造（ＤＭＯＳ）のほかに、トレンチ構造を備えた電力用ＭＯＳＦＥＴ（トレンチＭＯＳ）が使用されることも多くなってきている。
【０００３】
図１には、トレンチＭＯＳの配置について簡略化した断面図が描かれている。高濃度でｎ+ドーピングされたシリコン基板１の上に、ｎドーピングされたシリコン層２（エピ層）が設けられており、この層には多数のトレンチ３が形成されている。ただし図１には例示のため、１つのトレンチだけしか描かれていない。トレンチの側壁と底部にはそれぞれ、主として二酸化シリコンから成る薄い誘電層４が設けられている。トレンチ内部には導電性材料５が充填されており、例えばドーピングされたポリシリコンが充填されている。各トレンチの間にはｐドーピングされた層（ｐウェル）６が設けられている。ｐドーピングされたこの層の表面には、高濃度でｎ+ドーピングされた領域８（ソース）と高濃度でｐ+ドーピングされた領域７（ｐウェルとの接続用）が形成されている。構造全体の表面は導電層９例えばアルミニウムによって覆われており、これはｐ+ドーピングされた層７及びｎ+ドーピングされた層８とオーミックコンタクトを形成している。厚い誘電層１０例えばＣＶＤ酸化物層によって、導電性のポリシリコン層５が金属化層９から絶縁されている。厚い誘電層１０例えばＣＶＤ酸化物層によって、導電性のポリシリコン層５が金属化層９から絶縁されている。ポリシリコン層５は互いに、および図示されていない金属製のゲートコンタクトと、ガルバニックに接続されている。この目的でチップ表面の所定の個所において、誘電層１０と金属層９が開放されている。ポリシリコン層５の上でこの金属開口部に、さらに別の図示されていない金属層が取り付けられており、この金属層は、金属化層９とは電気的に絶縁されておりアイランド状に形成されている。この金属層はポリシリコン層５と接触しており、ゲート端子として用いられる。
【０００４】
チップ裏面にも金属化層１１が設けられている。金属化層１１は、高濃度でｎ+ドーピングされたシリコン基板１に対する電気的な接点を成している。金属化層９はソースコンタクトＳを成し、金属化層１１はドレインコンタクトＤを成し、図示されていないアイランド状の金属層はゲートコンタクトＧを成している。金属化層９もしくはアイランド状の金属層を、シリコン技術において一般的である銅成分及び／又はシリコン成分または他の金属系とのアルミニウム合金とすることができる。裏面には、はんだ付け可能な金属系１１例えばＴｉ，ＮｉＶ及びＡｇの積層体から成る金属系が取り付けられている。
【０００５】
通常、ドレインコンタクト１１は正の電位におかれている一方、ソース端子はアース電位におかれている。ソースコンタクトに対し十分に高い正のゲート電圧ＶＧがゲート端子に加えられると、ゲート酸化物４との界面においてボディ領域６に、薄い電子反転チャネルが形成される。この場合、ゲート電圧ＶＧは、トランジスタの閾値電圧ＶＴＨよりも高くなくてはならない。その際、反転チャネルは、ｎ+ドーピングされたソース領域８からｎドーピングされた領域２まで延在している。このようにして、ソースコンタクトからドレインコンタクトまで途切れずに続く電子の経路が形成されている。トランジスタは導通する。
【０００６】
ここでは電子である多数キャリアによってしか電流は流れることはないので、電流の流れを迅速に遮断することができる。この素子は、慣用のバイポーラ素子に比べて著しく高速にスイッチングする。
【０００７】
ｎドーピングされた領域（エピ層）２のドーピング濃度と厚さは、トランジスタの阻止電圧によって定められる。ＭＯＳＦＥＴの阻止電圧を高く選定すればするほど、ドーピング濃度は低くなり、領域２をいっそう厚くする必要がある。この場合、エピ領域にオーミック電圧降下が生じるので、それによってオン抵抗Ｒdson全体が高くなる。阻止電圧が高ければ、その割合が優勢となる。したがってＭＯＳＦＥＴは一般的に、２００Ｖを超える阻止電圧のためには適していない。
【０００８】
US 6,621,121 B2から、オン抵抗の低減された縦型ＭＯＳＦＥＴがすでに知られている。この公知のＭＯＳＦＥＴには、多数の半導体メサを備えた半導体基板が含まれており、それらの半導体メサは多数のストライプ状のトレンチによって互いに分離されている。これらのトレンチは互いに平行に延在しており、基板を横切る第１の方向で延びている。さらにこの公知のＭＯＳＦＥＴは、多数のストライプ状のトレンチ内部に配置されて隠され絶縁された多数のソース電極を有している。さらにこの公知のＭＯＳＦＥＴは、絶縁された多数のゲート電極を有しており、これらのゲート電極は、多数の半導体メサを介して平坦なトレンチ内まで互いに平行に延在している。これらの平坦なトレンチは、上述の多数の隠され絶縁されたソース電極内に設けられている。しかも公知のＭＯＳＦＥＴは、上述の半導体基板の上に表面ソース電極も有しており、それらは隠され絶縁された多数のソース電極と電気的に接触しており、さらに多数の半導体メサ各々の少なくともベース領域とオーミックコンタクトを有している。
【０００９】
発明の概要
これに対し請求項１記載の特徴を備えた半導体装置の有する利点とは、簡単に実現可能であり、オン抵抗の低減とともに電圧範囲の拡張も可能となり、特別な手法で多数キャリア素子にも適することである。本発明による半導体装置は複数のフローティングショットキーコンタクトを有しており、これは半導体装置のエピ領域のところに設けられている。ここでフローティングショットキーコンタクトとは、ショットキー金属が他のコンタクトと直流電気的な接続を有していないショットキーコンタクトのことである。
【００１０】
複数のこのようなショットキーコンタクトによって、それぞれ１つの周期的に均一な電界分布と、ほぼ線形の電圧分布がエピ層に形成される。予め設定された降伏電圧のためのエピ層のドーピング濃度を、公知のＭＯＳＦＥＴよりも高く選定することができる。このようにしてオン抵抗が低減される。
【００１１】
次に、図２〜図８を参照しながら本発明による半導体装置の実施例について詳しく説明する。
【図面の簡単な説明】
【００１２】
【図１】トレンチＭＯＳの配置について示す概略断面図
【図２】本発明の第１の実施例によるＭＯＳＦＥＴのセルを示す断面図
【図３】第１の実施例によるＭＯＳＦＥＴを示す断面図であり、３つのＭＯＳＦＥＴセルを示す図
【図４】第１の実施例によるＭＯＳＦＥＴが降伏したときのメサストライプ領域における電界分布を示す図
【図５】第１の実施例によるＭＯＳＦＥＴが降伏したときのメサストライプ領域における電圧分布を示す図
【図６】本発明の第２の実施例によるＭＯＳＦＥＴを示す断面図
【図７】本発明の第３の実施例としてｐｎダイオードのセルを示す断面図
【図８】本発明の第４の実施例としてｐｎダイオードのセルを示す断面図
【００１３】
図２には、本発明の第１の実施例によるＭＯＳＦＥＴのセルの断面図が示されている。このＭＯＳＦＥＴは、互いに平行に配置された多数のセルを有しており、これらのセル各々は図平面に対し垂直に延在している。
【００１４】
図示されているＭＯＳＦＥＴには高濃度にｎ+ドーピングされたシリコン基板１と、その上に設けられｎドーピングされたシリコン層２（エピ層）が含まれており、これらのエピ層２に多数のトレンチ３が設けられている。これらのトレンチ３は、有利には矩形またはＵ字型あるいはそれと類似の形状を有している。トレンチ３をストライプ状またはアイランド状に配置しておくことができ、その際、アイランドは例えば円形または六角形で形成されている。
【００１５】
トレンチ３は、有利にはエピ層２へのエッチングにより形成される。トレンチ側壁において上部に、主として二酸化シリコンから成る薄い誘電層４が設けられている。トレンチ内部で側壁に隣接して、例えばポリシリコンなどの導電材料５から成る領域が設けられている。酸化層４は領域５の下方まで延在しているが、下方ではいくらか厚く形成されている（領域４ａ）。トレンチとトレンチの間には、ｐドーピング層（ｐウェル）６が設けられている。このｐドーピング層の表面には、高濃度でｎ+ドーピングされた領域８（ソース）と、高濃度でｐ+ドーピングされた領域７（ｐウェルの電気的接続のための領域）が形成される。構造全体の表面は導電層９例えばアルミニウムにより覆われており、この層はｐ+ドーピング層もしくはｎ+ドーピング層７及び８とオーミックコンタクトを形成している。厚い誘電層１０例えばＣＶＤ酸化層によって、導電性のポリシリコン層５が金属化層９から絶縁されている。ポリシリコン層５はそれぞれ互いに接続されているとともに、図示されていない金属製のゲートコンタクトと直流的に接続されている。チップ背面にも金属化層１１が設けられており、これは高濃度でｎ+ドーピングされたシリコン基板１に対する電気的な接点を成している。金属層９はＭＯＳＦＥＴのソースコンタクトＳを成しており、金属層１１はドレインコンタクトＤを、図示されていないアイランド状の金属層はゲートコンタクトＧを成している。
【００１６】
図１による配置とは異なり、トレンチ領域３は酸化層４もしくは４ａのところで終わっているのではなく、４ａの下方にはさらに複数の層が交互に配置されており、そこではショットキーメタル層１２と別の酸化層１４が交互に続いている。この場合、ショットキーメタルとはすべての金属及びすべてのシリサイドのことであり、それらは隣接するｎドーピングされた領域２と両側で（オーミックではなく、非オーミックで）ショットキーコンタクト７０を形成する。例えばショットキーメタル層１２の材料をニッケルまたはＮｉＳｉとすることができる。図示の実施例では、５つのフローティングショットキーメタル層１２が酸化層４ａの領域の下方に設けられており、それらは誘電層１４によってそれぞれ互いに絶縁されている。最後のフローティングショットキーコンタクトによって、トレンチ底部が覆われている。当然ながら、これよりも多くのフローティングショットキーメタル層１２を設けてもよいし、少なくしてもよい。
【００１７】
図３には、第１の実施例によるＭＯＳＦＥＴの断面図が示されており、この図には隣り合う３つのＭＯＳＦＥＴセルが描かれている。図３からわかるように、ｎエピ層２にエッチングされたトレンチ３は、幅Ｗｔとｎ+基板１までの間隔Ｄ_epiを有している。隣り合うトレンチ３間のメサ領域の間隔はＷｍである。ショットキーコンタクト１２はそれぞれ厚さＤ_skを有しており、互いに間隔Ｄ_gapを隔てて配置されている。Ｄ_gapは酸化層１４の厚さに対応する（図２参照）。ゲート酸化物４の厚さはｔ_oxであり、厚みのある下方の酸化物の厚さはｔ_oxaである。フローティングショットキーコンタクト１２の領域の個数はＺである。図示の実施例の場合、Ｚ＝５とされている。
【００１８】
十分に高い正のゲート電圧ＶＧが加わると（この電圧は閾値電圧ＶＴＨよりも高い）、ＭＯＳＦＥＴがオン状態になる。その際、ソース領域８からｐ領域の反転チャネルを介して、エピ領域２もしくは基板領域１に向かって電子が流れる。
【００１９】
阻止方向の場合、ボディ領域６の下方に存在するｎエピ層２において、空間電荷領域が形成される。空間電荷領域は、電圧が高まると基板１の方向へ広がる。電圧Ｖ１のときに空間電荷領域が第１のフローティングショットキーコンタクトに達するならば、第１のフローティングショットキーコンタクトがこの電圧Ｖ１を受け入れる。電圧がさらに高まると、空間電荷領域はトレンチ底部もしくは基板に向かってさらに広がる。第１のフローティングショットキーコンタクトにおける電圧は変わらずに保持される。
【００２０】
同様に、さらに高い電圧Ｖｎが加わると、空間電荷領域はｎ番目のフローティングショットキーコンタクトに達する。この場合、ｎ番目のフローティングショットキーコンタクトが電圧Ｖｎを受け入れる。さらに電圧が高まっても、ｎ番目のフローティングショットキーコンタクトにおける電圧は変わらずに保持される。
【００２１】
ＭＯＳＦＥＴの構造において幅Ｄ_skと間隔Ｄ_gapがすべてのショットキーコンタクト１２に関して等しく選定されているならば、領域２のメサ領域（間隔Ｗｍ）において周期的に均一な電界分布が生じる。図４にはこの電界分布が描かれている。この図では、トレンチに沿って基板１へ向かうメサ領域における経路ｘが横軸に示されており、縦軸には電界強度Ｅが示されている。横軸Ｘの下に描かれた矩形は、フローティングショットキーコンタクトの位置をシンボリックに表している。この図から分かるように電界分布はメサ領域において、トレンチ底部に達するまで所定の間隔（Ｄ_sk＋Ｄ_gap）で繰り返している。
【００２２】
図５には、メサ領域における電圧分布が描かれており、図５の場合にも横軸Ｘの下方の矩形は、フローティングショットキーコンタクトの位置をシンボリックに表している。この図からわかるように、メサ領域における電圧分はそれぞれ直線的である。ただし、ショットキーコンタクトの領域には、電圧が一定の短い領域が存在している。
【００２３】
慣用の配置とは異なり、フローティングショットキーコンタクト１２の個数Ｚが増えるにつれて、阻止方向電圧が上昇する。これによりいっそう高い阻止方向電圧が達成され、もしくは同等の阻止方向電圧においていっそう濃度の高いエピ領域２のドーピングを選択することができる。このようにして、半導体装置がスイッチオン状態にあるときのオーミックな電圧降下が低減される。この場合、スイッチオン抵抗Ｒdsonが小さくなる。このようにして、阻止電圧がいっそう高いトレンチＭＯＳＦＥＴを低いスイッチオン抵抗で設計できるようになる。
【００２４】
図６には、本発明の第２の実施例によるＭＯＳＦＥＴのセルの断面図が示されている。このＭＯＳＦＥＴの構造は、図２を参照しながら説明したＭＯＳＦＥＴの構造と一致している。図６に示したＭＯＳＦＥＴが図２に示したＭＯＳＦＥＴと異なる点は、図２のＭＯＳＦＥＴにおいて設けられていた酸化層１４がｎドーピングされたポリシリコン層またはシリコン層１３によって置き換えられていることだけである。有利であるのは、層１３のドーピングをｎエピ層２のドーピングと同様に行うことである。酸化層１４の代わりに、例えばＳｉ3Ｎ4、ＳＯＮまたはＨfＯ2のような他の誘電材料を用いることもできる。
【００２５】
それぞれトレンチの設けられたＭＯＳＦＥＴに係る既述の実施例の代案として、積層型フローティングショットキーコンタクトを利用する本発明の原理を、例えばＤＭＯＳトランジスタやＩＧＢＴなど他の半導体装置にも適用することができる。以下では、阻止能力の高いｐｎダイオードを例に挙げて本発明の原理を説明する。
【００２６】
図７には、本発明の第３の実施例としてｐｎダイオードのセルの断面図が示されている。このＭＯＳＦＥＴには高濃度にｎ+ドーピングされたシリコン基板１と、その上に設けられたｎドーピングされたシリコン層２（エピ層）が含まれており、これらのエピ層に多数のトレンチ３が設けられている。トレンチとトレンチの間にはｐドーピングされた層（ｐウェル）６が設けられている。ｐドーピングされた層６の表面には、ｐドーピングされた層６の電気的な接続のため、高濃度でｐ+ドーピングされた領域７が設けられている。構造全体の表面は、導電層９例えばアルミニウムで覆われている。この導電層９は、高濃度でｐ+ドーピングされた領域７とオーミックコンタクトを形成している。チップ背面にも同様に金属化層１１が設けられており、この層はｎ+ドーピングされたシリコン基板１に対する電気的な接点を成している。
【００２７】
この実施例の場合にもトレンチ３は、一連の誘電層１４ａもしくは１４とフローティングショットキーコンタクト１２もしくは７０によって充填されている。ｐドーピングされた層６と低濃度でｎ−ドーピングされた領域２によって、ダイオードのｐｎ接合部が形成されている。ｐドーピングされた領域６の表面には、高濃度でｐ+ドーピングされた層７が設けられている。上述の作用と同様にこのような構造によって、この構造をもたない通常のｐｎダイオードの場合よりも阻止電圧を高く選定することができる。これに対する代案として、ｎ−ドーピングされた領域２のドーピングを高めて導体抵抗を低減することができる。
【００２８】
図６の実施例と同様に、誘電層１４をｎドーピングされた適切なポリシリコン層またはシリコン層１３と置き換えることができる。
【００２９】
図８には、本発明の第４の実施例としてｐｎダイオードのセルの断面図が示されている。
【００３０】
このｐｎダイオードにも、高濃度でｎ+ドーピングされたシリコン基板１と、その上に設けられたｎドーピングシリコン層２（エピ層）が含まれている。ｎドーピングシリコン層２の上部にｐドーピング層６が設けられている。ｐドーピングされた層６の表面には、ｐドーピングされた層の電気的な接続のため、高濃度でｐ+ドーピングされた領域７が設けられている。構造全体の表面は、導電層９例えばアルミニウムで覆われている。この導電層９は、高濃度でｐ+ドーピングされた層７とオーミックコンタクトを形成している。チップ背面にも同様に金属化層１１が設けられており、この層はｎ+ドーピングされたシリコン基板に対する電気的な接点を成している。
【００３１】
図７の実施例とは異なり、図８に示されている構成にはトレンチは含まれていない。フローティングショットキーコンタクト７０，１２は、ｎドーピング領域２の内部に設けられており、したがって隣り合う２つのショットキーコンタクトの間に、ｎドーピング領域２の部分がそれぞれ存在している。平面的に形成されたｐドーピング層６と低濃度でｎ−ドーピングされた領域２によって、ダイオードのｐｎ接合部が形成されている。平面的に形成されたｐドーピング層６の表面には、同様に平面的に形成された高濃度のｐ+ドーピング層７が設けられている。上述の作用と同様にこのような構造によって、この構造をもたない通常のｐｎダイオードの場合よりも阻止電圧を高く選定することができる。これに対する代案として、ｎ−ドーピング領域２のドーピングを高めて導体抵抗を低減することができる。
【００３２】
これまで述べてきたすべての実施例において、半導体装置がはんだ付け可能な前面金属化部及び背面金属化部を有することができ、そのようにすることで適切な回路環境においてそれらの半導体装置を簡単にはんだ付けすることができ、ないしはコンタクティングすることができる。有利には、図７及び図８に示した既述の半導体装置（ダイオード）は、プレスインダイオードケーシングないしは圧入ダイオードケーシングに取り付けられる。本発明による半導体装置の有利な適用事例は、自動車のジェネレータの整流器における用途である。
【００３３】
上述の実施例に対する代案として、すべての半導体層を逆の導電形をもつ半導体層に置き換えて、ソース端子とドレイン端子の名称ないしはアノード端子とカソード端子の名称を逆にすることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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