(57)【特許請求の範囲】
【請求項１】
各々第１電極と第２電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタと、前記ワード線に直交する方向に設けられた第１ビット線と、前記第１ビット線に平行な方向に設けられた第２ビット線とを備え、
前記第１電極は、それぞれ前記アクセストランジスタを介して前記第１ビット線に接続され、
前記第２電極は、前記第２ビット線の機能を兼ねており、
前記記憶層は、二つの第１電極を覆うドット状のパターンで設けられ、
前記二つの第１電極が、隣り合う異なるアクセストランジスタを介して同一の第１ビット線に接続され、かつ、前記ワード線の延長方向に平行な方向に隣り合うと共に、二つの前記記憶素子ごとに分割されている一つの記憶層を共有し、
前記一つの記憶層は一本の前記第２ビット線に接続されている
記憶装置。
【請求項２】
前記記憶層は、前記第１電極上部の絶縁膜に設けられた孔に埋め込まれている
請求項１記載の記憶装置。
【請求項３】
前記第１ビット線と前記アクセストランジスタとを接続するビットコンタクト電極と、
前記第１電極と前記アクセストランジスタとを接続するノードコンタクト電極と
を備え、
前記ビットコンタクト電極は、前記第１ビット線に重なると共に、隣り合う２本のワード線の間に設けられ、
前記ノードコンタクト電極は、前記第１電極に重なると共に、前記隣り合う２本のワード線のそれぞれを間にして前記ビットコンタクト電極の反対側に設けられている
請求項１記載の記憶装置。
【請求項４】
前記ワード線および前記第１ビット線の幅は最小寸法ルールＦに等しく、前記第１ビット線のピッチは最小寸法ルールＦの３倍（３Ｆ）、前記ワード線のピッチは最小寸法ルールの２倍（２Ｆ）である、請求項１記載の記憶装置。
【請求項５】
前記アクセストランジスタは、前記ビットコンタクト電極の半分と、前記ノードコンタクト電極とを含む平行四辺形の領域である、請求項３記載の記憶装置。
【請求項６】
前記記憶層は、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、
前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層と
を含む請求項１記載の記憶装置。
【請求項７】
半導体基板に複数のアクセストランジスタを形成し、前記複数のアクセストランジスタにワード線を接続する工程と、
前記複数のアクセストランジスタの各々にビットコンタクト電極を接続し、前記ビットコンタクト電極に、前記ワード線に直交する方向に設けた第１ビット線を接続する工程と、
前記複数のアクセストランジスタの各々にノードコンタクト電極を接続し、前記ノードコンタクト電極の上に第１電極を形成する工程と、
前記第１電極上部を絶縁膜で覆う工程と、
前記絶縁膜に二つの第１電極を囲むドット状パターンの孔を形成し、前記孔内に、隣り合う異なる前記アクセストランジスタを介して同一の前記第１ビット線に接続され、かつ、前記ワード線の延長方向に平行な方向に隣り合う前記二つの第１電極を露出させる工程と、
前記孔を記憶層材料膜で埋め込む工程と、
前記孔からはみ出した前記記憶層材料膜を化学機械研磨により除去することにより、前記孔内に、前記二つの第１電極によって共有される一つの記憶層を形成する工程と、
一つの前記記憶層に、前記第１ビット線に平行な方向に設けた一本の第２ビット線を接続し、前記第２ビット線により、各々前記第１電極と第２電極との間に前記記憶層を有する複数の記憶素子における前記第２電極を構成する工程と
を含む記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、抵抗変化層の電気的特性の変化により情報を記憶可能な記憶素子を備えた記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
既に実用化されている微細メモリとしては、１Ｔ（Transistor）１Ｃ（Capacitor）を１セルとするＤＲＡＭ（Dynamic RAM）がある。現在４０ｎｍ〜３０ｎｍ世代のプロセスを用い、セルサイズが６Ｆ2（Ｆ：Feature Size、ビット線とワード線とのハーフピッチ）の製品が量産化されている（例えば、非特許文献１および非特許文献２参照。）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Y.K. Park、外２３名，“Fully Integrated 56nm DRAM Technology for 1 Gb DRAM”，“2007 Symposium on VLSI Technology Digest of Technical Papers”，ｐ．１９０−１９１
【非特許文献２】Changhyun Cho、外１２名，“A 6F2 DRAM Technology in 60nm era for Gigabit Densities”，“2005 Symposium on VLSI Technology Digest of Technical Papers”，ｐ．３６−３７
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一方、近年では、高速書換え／読出し動作が可能で、微細化にも有利な抵抗変化型不揮発メモリ（ＲｅＲＡＭ：Resistive RAM。素子に電界を掛けることで抵抗を変化させ、その状態を維持することでメモリ機能をもたせる素子）が、次世代メモリの有力候補として盛んに開発されている。
【０００５】
このＲｅＲＡＭをアレイに組んで安定動作させるために、一つの選択素子（アクセストランジスタ）と一つの抵抗変化素子とで１セルを構成する１Ｔ（Transistor）１Ｒ（Resistance）型メモリセルが、基本構成として検討されている。抵抗変化素子（記憶素子）は、例えば、可逆的な抵抗変化によるメモリ機能を示す記憶層を、上部電極と下部電極との間に挟み込んだ構成を有している。
【０００６】
ＲｅＲＡＭで微細セルを実現する場合も、上述した１Ｔ１Ｃ型のＤＲＡＭセルをベースとし、ＤＲＡＭのキャパシタ部分をＲｅＲＡＭの抵抗変化素子に置き換える構造にすることで、既に量産化された微細ＤＲＡＭプロセスとの親和性が高いプロセスフローを構築できることが期待される。
【０００７】
ところで、ＤＲＡＭの場合、セルへの接続は、一本のＢＬ（Bit line），一本のＷＬ（Word Line）およびセル共通のプレートがあり、このプレート電位をＶｃ／２に固定してＢＬをＧＮＤまたはＶｃのどちらかに設定することで１／０を記憶している。因みに、低電圧化の進んだ微細世代では、Ｖｃ＜３Ｖ程度で動作させる。
【０００８】
ＲｅＲＡＭの場合、通常、書込み動作に２Ｖ以上の電位差が必要である。高抵抗から低抵抗に変化させる場合と、低抵抗から高抵抗に変化させる場合とで、電界を掛ける方向が逆になるバイポーラタイプでは、ＤＲＡＭと同じようにプレート電位を固定して動作させようとしても、Ｖｃ＜３Ｖでは電位差が不足し、書込みが行えない。
【０００９】
そこで、バイポーラタイプのＲｅＲＡＭは、記憶層を挟み込む上部電極および下部電極の両方の電位を変化させ、書込みに必要な電位差を確保する必要がある。しかし、プレートの容量が大きいと、電位を高速に変化させることが難しいため、記憶層を上部電極と合わせて微細加工し、プレートを二本目のＢＬとして分割することが求められる。
【００１０】
しかしながら、ＲｅＲＡＭの記憶層はドライエッチング加工が難しい材料を含んでおり、記憶素子の微細化が困難であるという問題があった。
【００１１】
本開示の目的は、記憶素子の微細化が可能な記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本開示による記憶装置は、各々第１電極と第２電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタと、ワード線に直交する方向に設けられた第１ビット線と、第１ビット線に平行な方向に設けられた第２ビット線とを備えたものである。第１電極は、それぞれアクセストランジスタを介して第１ビット線に接続されている。第２電極は、第２ビット線の機能を兼ねている。記憶層は、二つの第１電極を覆うドット状のパターンで設けられている。この二つの第１電極が、隣り合う異なるアクセストランジスタを介して同一の第１ビット線に接続され、かつ、ワード線の延長方向に平行な方向に隣り合うと共に、二つの記憶素子ごとに分割されている一つの記憶層を共有している。この一つの記憶層は一本の第２ビット線に接続されている。
【００１３】
本開示の記憶装置では、第１ビット線と第２ビット線との両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、記憶素子の第１電極と第２ビット線との間に＋Ｖｃまたは−Ｖｃの電圧が印加される。これにより、記憶層の抵抗値が低下（低抵抗状態；書き込み状態）または上昇（高抵抗状態；消去状態）する。
【００１４】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００１５】
本開示による記憶装置の製造方法は、以下の（Ａ）〜（Ｇ）の工程を含むものである。（Ａ）半導体基板に複数のアクセストランジスタを形成し、複数のアクセストランジスタにワード線を接続する工程
（Ｂ）複数のアクセストランジスタの各々にビットコンタクト電極を接続し、ビットコンタクト電極に、ワード線に直交する方向に設けられた第１ビット線を接続する工程
（Ｃ）複数のアクセストランジスタの各々にノードコンタクト電極を接続し、ノードコンタクト電極の上に第１電極を形成する工程
（Ｄ）第１電極上部を絶縁膜で覆う工程
（Ｅ）絶縁膜に二つの第１電極を囲むドット状パターンの孔を形成し、孔内に、隣り合う異なるアクセストランジスタを介して同一の第１ビット線に接続され、かつ、ワード線の延長方向に平行な方向に隣り合う二つの第１電極を露出させる工程
（Ｆ）孔を記憶層材料膜で埋め込む工程
（Ｇ）孔からはみ出した記憶層材料膜を化学機械研磨により除去することにより、孔内に、二つの第１電極によって共有される一つの記憶層を形成する工程
（Ｈ）一つの記憶層に、第１ビット線に平行な方向に設けた一本の第２ビット線を接続し、第２ビット線により、各々第１電極と第２電極との間に記憶層を有する複数の記憶素子における第２電極を構成する工程
【発明の効果】
【００１６】
本開示の記憶装置、または本開示の記憶装置の製造方法によれば、第１電極を、それぞれアクセストランジスタを介して第１ビット線に接続する一方、第２電極に第２ビット線を兼ねさせる。記憶層を、二つの第１電極を覆うドット状のパターンで設け、この二つの第１電極が、隣り合う異なるアクセストランジスタを介して同一の第１ビット線に接続され、かつ、ワード線の延長方向に平行な方向に隣り合うと共に、二つの記憶素子ごとに分割されている一つの記憶層を共有している。この一つの記憶層は一本の第２ビット線に接続されている。よって、記憶層の平面形状を単純化し、寸法ルールを緩和することが可能となる。よって、困難なドライエッチング加工は不要となり、絶縁膜の孔への埋め込みおよび化学機械研磨により容易に記憶層を形成可能となる。従って、記憶素子の微細化が可能となる。
【図面の簡単な説明】
【００１７】
【図１】本開示の第１の実施の形態に係る記憶装置の構成を表す平面図である。
【図２】図１のＩＩ−ＩＩ線における断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線における断面図である。
【図４】図１に示した記憶装置の等価回路図である。
【図５】図２に示した記憶層の一例を表す断面図である。
【図６】本開示の参考例１に係る記憶装置の構成を表す平面図である。
【図７】本開示の参考例２に係る記憶装置の構成を表す平面図である。
【図８】記憶層の形状を説明するための平面図である。
【図９】図１に示した記憶装置の製造方法を工程順に表す平面図である。
【図１０】図９のＸ−Ｘ線における断面図である。
【図１１】図９に続く工程を表す平面図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線における断面図である。
【図１３】図１１に続く工程を表す平面図である。
【図１４】図１３のＸＩＶ−ＸＩＶ線における断面図である。
【図１５】記憶層の形成方法を説明するための斜視図である。
【図１６】図１３に続く工程を表す平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線における断面図である。
【図１８】本開示の第２の実施の形態に係る記憶装置の構成を表す平面図である。
【図１９】図１８のＸＩＸ−ＸＩＸ線における断面図である。
【図２０】図１８に示した記憶装置の製造方法を工程順に表す平面図である。
【図２１】図２０のＸＸＩ−ＸＸＩ線における断面図である。
【図２２】図２０に続く工程を表す平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線における断面図である。
【図２４】本発明の第３の実施の形態に係る記憶素子の構成を表す断面図である。
【図２５】本発明の第４の実施の形態に係る記憶素子の構成を表す断面図である。
【発明を実施するための形態】
【００１８】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（記憶層の上に上部電極を直接設ける例）
２．第２の実施の形態（記憶層の上に絶縁膜を設け、この絶縁膜に開口したコンタクト孔を介して上部電極を記憶層に接続する例）
３．第３の実施の形態（ＰＣＭの例）
４．第４の実施の形態（ＲｅＲＡＭの例）
【００１９】
（第１の実施の形態）
図１は、本開示の第１の実施の形態に係る記憶装置の平面構成を表したものである。図２は、図１のＩＩ−ＩＩ線における断面構成、図３は、図１のＩＩＩ−ＩＩＩ線における断面構成をそれぞれ表したものである。また、図４は、この記憶装置１の等価回路を表したものである。この記憶装置１は、基板１１に、複数のアクセストランジスタＴｒおよび複数の記憶素子２０を有している。アクセストランジスタＴｒのゲートは、図４に示したように、ワード線ＷＬに接続されている。アクセストランジスタＴｒのソースまたはドレインの一方は、図４に示したように、ビットコンタクト電極ＢＣを介して第１ビット線１ＢＬに接続されている。アクセストランジスタＴｒのソースまたはドレインの他方は、図４に示したように、ノードコンタクト電極ＮＣを介して記憶素子２０の第１電極（下部電極）２１に接続されている。
【００２０】
基板１１は、例えばシリコン（Ｓｉ）基板により構成され、その表面には、アクセストランジスタＴｒの拡散層（活性領域）１１Ａが設けられている。拡散層１１Ａは、素子分離層１１Ｂにより互いに分離されている。
【００２１】
ワード線ＷＬは、基板１１上に例えば図１において縦方向に配置されている。ワード線ＷＬの側面は、図２および図３に示したように、絶縁層１２Ａにより覆われている。
【００２２】
第１ビット線１ＢＬは、ワード線ＷＬに直交する方向、例えば図１において横方向に設けられている。第１ビット線１ＢＬには、図４に示したようにビットコンタクト電極ＢＣを間にして二つのアクセストランジスタＴｒが接続されている。
【００２３】
なお、ワード線ＷＬおよび第１ビット線１ＢＬの幅は最小寸法ルール（フォトリソグラフィによる加工限界）Ｆに等しく、第１ビット線１ＢＬのピッチは最小寸法ルールＦの３倍（３Ｆ）、ワード線ＷＬのピッチは最小寸法ルールＦの２倍（２Ｆ）である。
【００２４】
ビットコンタクト電極ＢＣは、第１ビット線１ＢＬとアクセストランジスタＴｒの拡散層１１Ａとを接続するものであり、図１に示したように、第１ビット線１ＢＬに重なると共に、隣り合う２本のワード線ＷＬの間に設けられている。
【００２５】
ノードコンタクト電極ＮＣは、記憶素子２０の第１電極２１とアクセストランジスタＴｒの拡散層１１Ａとを接続するものであり、図１に示したように、第１電極２１に重なると共に、ビットコンタクト電極ＢＣを挟んで隣り合う２本のワード線ＷＬのそれぞれを間にしてビットコンタクト電極ＢＣと反対側に設けられている。ノードコンタクト電極ＮＣと拡散層１１Ａとの間には、図２および図３に示したように、接続プラグ１３が設けられている。
【００２６】
ビットコンタクト電極ＢＣは、隣り合う二つのアクセストランジスタＴｒにより共有され、ノードコンタクト電極ＮＣは各アクセストランジスタＴｒに一つずつ設けられている。従って、一つのアクセストランジスタＴｒは、図１において模式的に点線で囲んで示したように、一つのビットコンタクト電極ＢＣの半分と、一つのノードコンタクト電極ＮＣとを含む平行四辺形の領域である。一アクセストランジスタＴｒ当たりの面積は６Ｆ2であり、極めて高密度な配置となっている。
【００２７】
なお、ビットコンタクト電極ＢＣおよび接続プラグ１３は、図２および図３に示したように、層間絶縁膜１４Ａにより分離されている。第１ビット線１ＢＬは、図２および図３に示したように、層間絶縁膜１４Ｂに設けられたコンタクト孔を介してビットコンタクト電極ＢＣに接続されている。ノードコンタクト電極ＮＣおよび第１ビット線１ＢＬは、図２および図３に示したように、層間絶縁膜１４Ｃにより分離されている。
【００２８】
記憶素子２０は、複数のアクセストランジスタＴｒの各々に対して一つずつ配置され、例えば、第１電極（下部電極）２１と第２ビット線２ＢＬとの間に、記憶層２２を有している。第１電極２１と、記憶層２２と、第２ビット線２ＢＬとは、基板１１の側からこの順に積層されている。
【００２９】
第１電極２１は、複数のアクセストランジスタＴｒの各々に対して一つずつ、例えばノードコンタクト電極ＮＣの上に設けられている。第１電極２１は、図２および図４に示したように、それぞれノードコンタクト電極ＮＣおよびアクセストランジスタＴｒを介して第１ビット線１ＢＬに接続されている。第１電極２１は、半導体プロセスに用いられる配線材料、例えば、Ｗ（タングステン），ＷＮ（窒化タングステン），チタン（Ｔｉ），窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）により構成されている。
【００３０】
第２ビット線２ＢＬは、第１電極（下部電極）２１に対する第２電極（上部電極）としての機能を有するものであり、第１ビット線１ＢＬと同じ方向に延在する複数の平行な線状の電極として設けられている。第２ビット線２ＢＬは、第１電極２１と同様に公知の半導体プロセスに用いられる配線材料、例えばタングステン（Ｗ）により構成されている。
【００３１】
図５は、記憶層２２の一例を表したものである。記憶層２２は、電圧印加によって抵抗値が可逆的に変化するものであり、例えば、第１電極２１の側から順に、抵抗変化層２２Ａおよびイオン源層２２Ｂをこの順に積層した構成を有している。
【００３２】
イオン源層２２Ｂは、陰イオン化するイオン伝導材料として、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素を含んでいる。また、イオン源層２２Ｂは、陽イオン化可能な元素として、例えば銀（Ａｇ），銅（Ｃｕ）および亜鉛（Ｚｎ）などの金属元素を１種あるいは２種以上含む。金属元素とカルコゲン元素とは結合し、金属カルコゲナイド層を形成している。この金属カルコゲナイド層は、主に非晶質構造を有し、イオン供給源としての役割を有するものである。
【００３３】
陽イオン化可能な金属元素は、書き込み動作時に第１電極２１上で還元されて金属状態の伝導パス（フィラメント）を形成するため、上述したカルコゲン元素が含まれるイオン源層２２Ｂ中において金属状態で存在することが可能な化学的に安定な元素が好ましい。このような金属元素としては、上記の金属元素のほかに、例えば周期律表上の４Ａ，５Ａ，６Ａ族の遷移金属、すなわちＴｉ，ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ），バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ），クロム（Ｃｒ），モリブデン（Ｍｏ）およびＷが挙げられる。これら元素のうちの１種または２種以上を用いることができる。イオン源層２２Ｂは、更に、アルミニウム（Ａｌ），ゲルマニウム（Ｇｅ），シリコン（Ｓｉ）等の添加元素を含んでいてもよい。このようなイオン源層２２Ｂの具体的な組成としては、例えば、ＺｒＴｅＡｌ、ＴｉＴｅＡｌ、ＣｒＴｅＡｌ、ＷＴｅＡｌおよびＴａＴｅＡｌが挙げられる。
【００３４】
抵抗変化層２２Ａは、イオン源層２２Ｂよりも抵抗値の高い材料により構成され、電気伝導上のバリアとしての機能を有している。また、抵抗変化層２２Ａは、第１電極２１と第２ビット線２ＢＬとの間に所定の電圧を印加した際にその抵抗値が変化するものである。抵抗変化層２２Ａの構成材料は、イオン源層２２Ｂと接していても安定である絶縁体あるいは半導体であれば何れの物質でもよい。具体的な材料としては、ガドリニウム（Ｇｄ）等の希土類元素、Ａｌ，マグネシウム（Ｍｇ），Ｔａ，Ｓｉ等を少なくとも１種含む酸化物、窒化物、あるいは弗化物等が挙げられる。この他、陰イオン成分として挙動する、Ｔｅ，ＳおよびＳｅ等のカルコゲン元素を含む化合物を用いてもよい。具体的には、例えばＴｅを用いた場合にはＡｌＴｅ，ＭｇＴｅまたはＺｎＴｅ、あるいは更に窒素（Ｎ）を含んだＡｌＴｅＮ等が挙げられる。
【００３５】
なお、上述した記憶層２２の構成および材料は一例であり、他の構成を有していてもよく、また他の材料により構成されていてもよい。例えば、記憶層２２は、単層でも、二層でも、あるいはそれ以上でもよい。また、記憶層２２の構成元素の数や種類についても限定はない。
【００３６】
このような記憶層２２は、図１に示したように、ワード線ＷＬの延長方向に平行な方向に隣り合う二つの第１電極２１を覆うドット状のパターンで設けられている。すなわち、二つの第１電極２１が、隣り合う異なるアクセストランジスタＴｒを介して同一の第１ビット線１ＢＬに接続されていると共に一つの記憶層２２を共有している。この一つの記憶層２２は一本の第２ビット線２ＢＬに接続されている。これにより、この記憶装置１では、記憶素子２０の微細化が可能となっている。
【００３７】
以下、このことについて詳しく説明する。上述したように、抵抗変化型の記憶素子２０では、書込みに必要な電位差を確保するために、ＤＲＡＭにおけるプレートを二本目のビット線として分割する必要がある。図６および図７は、そのために、記憶層２２を第２ビット線２ＢＬと同一の平面形状とした参照例を表したものである。図６では、記憶層２２および第２ビット線２ＢＬを、アクセストランジスタＴｒの平面形状に沿って均一な幅の折れ線状のパターンで設けるようにしたものであり、すべての部分で最小寸法ルールのＬ／Ｓ（Line and Space）パターンとなっている。図７では、記憶層２２および第２ビット線２ＢＬが、同一の第１ビット線１ＢＬに付属するすべてのビットコンタクト電極ＢＣおよびノードコンタクト電極ＮＣを被覆するようにしたものである。そのため、ノードコンタクト電極ＮＣ近傍では部分的に寸法ルールが緩和されているが、ビットコンタクト電極ＢＣ近傍では最小寸法ルールとなっている。
【００３８】
ここで、記憶層２２は、上述したように、銅（Ｃｕ）のようなドライエッチングが難しい材料を含む、複雑な元素の組み合わせで構成されている。そのため、銅（Ｃｕ）配線と同様に、微細な世代で記憶素子２０を加工する場合には、絶縁膜の溝に記憶層２２の材料を埋め込み、溝からはみ出した材料を化学機械研磨（ＣＭＰ；Chemical Mechanical Polishing）により削り取る、いわゆるダマシンプロセスを用いるほうが、材料自体のドライエッチング加工よりも有利と考えられる。
【００３９】
しかしながら、最小寸法ルールで、かつ複雑なパターンを形成することは、例えダマシンプロセスを用いても、リソグラフィによるパターニング、溝加工後の埋め込み、ＣＭＰの均一性確保など、難易度は高い。
【００４０】
例えば図６では、パターンは均一な繰り返しであるが、すべての部分で最小寸法ルールのＬ／Ｓパターンとなっており、埋め込みおよびＣＭＰの歩留まりを確保することは難しい。
【００４１】
図７では、ノードコンタクト電極ＮＣ近傍では部分的に寸法ルールが緩和されているが、ビットコンタクト電極ＢＣ近傍では最小寸法ルールの幅の部分（図７において矢印Ａを付した部分）を埋め込む必要があり、加工を困難にしている。また、幅の広い部分と狭い部分とを同時に埋め込み、ＣＭＰ加工する必要があり、条件の調整が困難になる。更に、単純な繰り返しパターンではないので、リソグラフィ工程でのプロセスウィンドウも狭いものとなる。
【００４２】
更に、記憶層２２の材料の抵抗は、一般的にビットライン配線として用いるには高すぎる。このため、更に抵抗の低い材料により裏打ち配線を形成しなければならず、工程増をもたらすことになる。
【００４３】
そこで、本実施の形態では、図８に示したように、記憶層２２のビットコンタクト電極ＢＣ近傍の幅の狭い部分を削除してドット状としている。これにより、記憶層２２の平面形状を単純化し、寸法ルールを緩和することが可能となる。よって、後述する製造工程において、困難なドライエッチング加工は不要となり、絶縁膜の孔への埋め込みおよびＣＭＰにより容易に記憶層２２を形成可能となる。
【００４４】
記憶層２２は二つの記憶素子２０ごとに分割された形となるので、それらを第２電極（上部電極）でつなぎ、第２ビット線２ＢＬを構成する必要がある。そこで、本実施の形態では、図１に示したように、一つの記憶層２２に一本の第２ビット線２ＢＬを接続するようにしている。これにより、第２ビット線２ＢＬも単純なＬ／Ｓパターンとすることが可能となると共に、記憶層２２と第２ビット線２ＢＬとを電気的に接続することが可能となる。第２ビット線２ＢＬの幅は、例えば最小寸法ルールＦの２倍（２Ｆ）程度に広くすることが可能となる。
【００４５】
第２電極（上部電極）または第２ビット線２ＢＬには、高速動作を実現するために、従来の裏打ち配線と同様に、ある程度抵抗の低い材料が必要になる。しかし、第２電極（上部電極）または第２ビット線２ＢＬには、銅（Ｃｕ）のような難エッチング材料を用いる必要はなく、通常のドライエッチング加工可能なタングステン（Ｗ）等の配線材料により構成することが可能である。
【００４６】
記憶層２２は、例えば図２および図３に示したように、第１電極２１上部の絶縁膜１５に設けられた孔１５Ａに埋め込まれている。絶縁膜１５は、例えば、通常の半導体プロセスで用いられているシリコン酸化膜またはシリコン窒化膜により構成することが可能である。絶縁膜１５の厚みは、例えば、後述する製造工程における記憶層２２の埋め込みを考慮して、その世代の最小寸法ルールよりも少し厚い程度に抑えることが望ましい。
【００４７】
この記憶装置１は、例えば次のようにして製造することができる。
【００４８】
図９ないし図１７は、この記憶装置１の製造方法を工程順に表したものである。まず、シリコンよりなる基板１１に、通常のＬＳＩ（Large Scale Integrated circuit）プロセスにより素子分離層１１Ｂを形成したのち、複数のアクセストランジスタＴｒおよび周辺回路（図示せず）を構成するトランジスタを形成する。この際、アクセストランジスタＴｒのゲートはワード線ＷＬとなる。ワード線ＷＬの側面は、絶縁層１２Ａで被覆する。
【００４９】
続いて、アクセストランジスタＴｒの上に層間絶縁膜１４Ａを形成し、この層間絶縁膜１４Ａにコンタクト孔を設けて、例えばリン（Ｐ）を含むポリシリコン等の導電材料で埋め込むことにより、ビットコンタクト電極ＢＣおよび接続プラグ１３を形成する。
【００５０】
そののち、層間絶縁膜１４Ａ，ビットコンタクト電極ＢＣおよび接続プラグ１３の上に、層間絶縁膜１４Ｂを形成し、この層間絶縁膜１４Ｂにコンタクト孔を設ける。続いて、タングステン（Ｗ）等の導電材料膜を形成し、エッチング等により加工することにより、図９および図１０に示したように、ビットコンタクト電極ＢＣ上に第１ビット線１ＢＬを形成する。
【００５１】
続いて、図１１および図１２に示したように、第１ビット線１ＢＬおよび層間絶縁膜１４Ｂの上に、層間絶縁膜１４Ｃを形成し、この層間絶縁膜１４Ｃにコンタクト孔を設けて、導電材料で埋め込む。これにより、接続プラグ１３上にノードコンタクト電極ＮＣを形成する。なお、ここまでの製造工程は、通常のＣＯＢ（Capacitor Over Bit Line）型ＤＲＡＭプロセスの形成フローを用いることが可能である。
【００５２】
そののち、図１３および図１４に示したように、ノードコンタクト電極ＮＣ上に、第１電極２１を形成する。その手法としては、ノードコンタクト電極ＮＣ上に微細なホールを形成して第１電極２１で埋め込む方法、ノードコンタクト電極ＮＣ上に自己整合的に導電層（例えば金属シリサイド層）を形成する方法などがある。図１４では、例えば、後者の場合を表している。ただし、図１１および図１２に示したノードコンタクト電極ＮＣの埋め込み材料をそのまま用いることが可能であれば、この工程は不要である。
【００５３】
続いて、同じく図１３，図１４および図１５（Ａ）に示したように、第１電極２１および層間絶縁膜１４Ｃの上に、絶縁膜１５を形成する。図１５（Ｂ）に示したように、この絶縁膜１５に、ドット状パターンの孔１５Ａを設ける。孔１５Ａ内には、隣り合う異なるアクセストランジスタＴｒを介して同一の第１ビット線１ＢＬに接続された二つの第１電極２１を露出させる。換言すれば、孔１５Ａ内に、ワード線ＷＬの延長方向に平行な方向に隣り合う二つの第１電極２１を露出させる。孔１５Ａは、単純な繰り返しパターンとなるので、光の干渉効果を活用し、リソグラフィ工程の露光マージンを確保しやすくなる。
【００５４】
絶縁膜１５に孔１５Ａを設けたのち、孔１５Ａ内の第１電極２１の表面処理（例えばスパッタエッチクリーニング処理）を施し、図１５（Ｃ）に示したように、絶縁膜１５の全面に、記憶層材料膜２２Ｃを形成する。記憶層材料膜２２Ｃの形成方法は特に限定されないが、ＣＶＤ（Chemical Vapor Deposition）法またはスパッタ法により形成することが可能である。
【００５５】
スパッタ法の場合は、孔１５Ａの内部を高い被覆性をもって埋め込むことが可能なので、指向性スパッタ法，バイアススパッタ法または高温スパッタ法のような手法も考えられる。
【００５６】
指向性スパッタ法は、記憶層２２の材料よりなるスパッタターゲットと基板との距離を長くして、基板から見たターゲットの見込み角を狭くし、圧力を下げて途中の散乱を減らし、スパッタ粒子のドット底部への堆積効率を向上させたスパッタ方法である。
【００５７】
バイアススパッタ法は、基板側にもバイアスを掛けてＡｒ+ 等のイオン化したスパッタガスを入射させ、孔１５Ａの肩の部分に堆積した記憶層２２の材料を一部削りながら成膜するスパッタ法である。孔１５Ａの底部へ堆積する量が増加する。
【００５８】
高温スパッタ法は、材料の融点に近い温度に基板を加熱しながらスパッタ成膜することで、一度基板表面に付着したスパッタ材料を流動させ、孔１５Ａの内部を埋め込むスパッタ法である。記憶層２２の材料は融点の低い金属を含んでいる場合も多いため適用しやすい。あるいは、通常のスパッタ法で成膜後、加熱してリフローさせてもよい。
【００５９】
本実施の形態では、記憶層材料膜２２Ｃは、二つの第１電極２１を囲む孔１５Ａをまとめて埋め込むので、最小寸法ルールの幅の孔１５Ａを埋め込む必要はない。また、孔１５Ａの深さが最小寸法ルールよりも少し深い程度であれば、アスペクト比（孔１５Ａの深さ／孔１５Ａの幅）を１以下に抑制することが可能であり、上記のいずれの手法でも埋め込むことが可能である。
【００６０】
また、複数の材料を成膜するためには、同時に複数のターゲットからスパッタ成膜するＣｏ−スパッタ、初めから複数材料により形成された合金ターゲットを用いる方法、酸素や窒素を含有させたい場合は、そのガス雰囲気、あるいはＡｒガス等との混合ガス雰囲気で形成させる反応性スパッタ等を組み合わせてもよい。
【００６１】
孔１５Ａを記憶層材料膜２２Ｃで埋め込んだのち、図１５（Ｄ）に示したように、孔１５Ａからはみ出した記憶層材料膜をＣＭＰ（化学機械研磨）により除去する。これにより、図１６および図１７に示したように、孔１５Ａ内に記憶層２２を形成する。ここでは、孔１５Ａが単純な繰り返しパターンであるので、局所的な研磨レートのばらつきやディッシングの問題を抑制・最適化しやすくなり、十分なプロセスマージンを確保することが可能となる。
【００６２】
記憶層２２を形成したのち、記憶層２２の上に、第２ビット線２ＢＬを形成するための導電膜（図示せず）を形成する。この導電膜は、タングステン（Ｗ）等、通常の半導体プロセスで用いられている加工し易い材料よりなる単層膜または積層膜でよい。成膜方法も通常のスパッタ成膜でよいが、特に手法を限定するものではない。また、この導電膜は記憶素子２０の上部電極も兼ねるので、記憶層２２上面とのコンタクトがとれるよう、成膜前にエッチング等の前処理を行ってもよい。
【００６３】
記憶層２２の上に導電膜を形成したのち、この導電膜を、例えばリソグラフィ工程およびエッチング工程により、第２電極（上部電極）としての第２ビット線２ＢＬのパターンに加工する。ここで形成される第２ビット線２ＢＬのパターンは、最小寸法ルールより緩いピッチの単純なＬ／Ｓパターンでよく、比較的容易に実現可能である。
【００６４】
最後に、第２ビット線２ＢＬを絶縁膜（図示せず）で覆い、更に上部の配線層（図示せず）と接続するコンタクト孔（図示せず）を開孔し、通常の半導体配線工程に準ずる形で回路パターン（図示せず）を形成する。以上により、図１ないし図４に示した記憶装置１が完成する。
【００６５】
この記憶装置１では、第１ビット線１ＢＬと第２ビット線２ＢＬとの両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、記憶素子２０の第１電極２１と第２ビット線２ＢＬとの間に図示しない電源（パルス印加手段）から＋Ｖｃまたは−Ｖｃの電圧が印加され、記憶層２２の電気的特性、例えば抵抗値が変化するものであり、これにより情報の書き込みおよび消去が行われる。以下、その動作を具体的に説明する。
【００６６】
まず、第２ビット線２ＢＬが例えば正電位、第１電極２１側が負電位となるようにして記憶素子２０に対して正電圧を印加する。これにより、記憶層２２において、イオン源層２２Ｂから例えばＣｕおよび／またはＺｒなどの陽イオンがイオン伝導し、下部電極２１側で電子と結合して析出し、その結果、第１電極２１と抵抗変化層２２Ａとの界面に金属状態に還元された低抵抗のＺｒおよび／またはＣｕなどの導電パス（フィラメント）が形成される。若しくは、抵抗変化層２２Ａの中に導電パスが形成される。よって、抵抗変化層２２Ａの抵抗値が低くなり、初期状態の高抵抗状態から低抵抗状態へ変化する。
【００６７】
その後、正電圧を除去して記憶素子２０にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、前記の記録過程のみで記録は完結する。
【００６８】
一方、消去が可能な記憶装置、すなわち、ＲＡＭ（Random Access Memory）或いはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、第２ビットライン２ＢＬが例えば負電位、第１電極２１側が正電位になるように、記憶素子２０に対して負電圧を印加する。これにより、抵抗変化層２２内に形成されていた導電パスのＺｒおよび／またはＣｕが酸化してイオン化し、イオン源層２２Ｂに溶解若しくはＴｅ等と結合してＣｕ２ Ｔｅ、ＣｕＴｅ等の化合物を形成する。すると、Ｚｒおよび／またはＣｕによる導電パスが消滅、または減少して抵抗値が高くなる。あるいは、更にイオン源層２２Ｂ中に存在するＡｌやＧｅなどの添加元素がアノード極上に酸化膜を形成して、高抵抗な状態へ変化する。
【００６９】
その後、負電圧を除去して記憶素子２０にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより、書き込まれた情報を消去することが可能になる。このような過程を繰り返すことにより、記憶素子２０に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００７０】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００７１】
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比は大きいほど好ましい。但し、抵抗変化層の抵抗値が大き過ぎる場合には、書き込み、つまり低抵抗化することが困難となり、書き込み閾値電圧が大きくなり過ぎることから、初期抵抗値は１ＧΩ以下が望ましい。抵抗変化層２２Ａの抵抗値は、例えば、希土類元素の酸化物により構成される場合には、その厚みや含まれる酸素の量などにより制御することが可能である。
【００７２】
なお、書き込み動作および消去動作を低抵抗化および高抵抗化のいずれに対応させるかは定義の問題であるが、本明細書では低抵抗状態を書き込み状態、高抵抗状態を消去状態と定義する。
【００７３】
このように本実施の形態では、二つの第１電極２１が、隣り合う異なるアクセストランジスタＴｒを介して同一の第１ビット線１ＢＬに接続されていると共に一つの記憶層２２を共有し、この一つの記憶層２２は一本の第２ビット線２ＢＬに接続されているようにしたので、記憶層２２の平面形状を単純化し、寸法ルールを緩和することが可能となる。よって、ドライエッチング加工の難しい材料を用いた場合でも、絶縁膜１５の孔１５Ａへの埋め込みおよびＣＭＰにより容易に記憶層２２を形成可能となる。また、記憶層２２への第２ビット線２ＢＬの電気的接続も容易に行うことが可能となり、従来のような裏打ち配線も不要となる。従って、微細な記憶素子２０を安定して生産することが可能となり、記憶素子２０の微細化が可能となる。
【００７４】
（第２の実施の形態）
図１８および図１９は、本開示の第２の実施の形態に係る記憶装置１Ａの平面構成を表したものである。この記憶装置１Ａは、記憶層２２の上に絶縁膜１６を設け、この絶縁膜１６のコンタクト孔１６Ａを介して第２ビット線２ＢＬを記憶層２２に接続するようにしたものである。このことを除いては、記憶装置１Ａは、上記第１の実施の形態と同様の構成を有している。
【００７５】
上述した第１の実施の形態では、記憶層２２が薄く、第２ビット線２ＢＬが厚い場合に、第２ビット線２ＢＬ加工のオーバーエッチ時に記憶層２２上部を深く削り取る、またはダメージを与えて十分な素子特性が得られなくなる可能性がある。本実施の形態では、記憶層２２の上に絶縁膜１６を設け、この絶縁膜１６のコンタクト孔１６Ａを介して第２ビット線２ＢＬを記憶層２２に接続することにより、そのような可能性を小さくし、高い素子特性を維持することが可能となる。
【００７６】
絶縁膜１６の材料は、通常の半導体プロセスで用いられているシリコン酸化膜、シリコン窒化膜あるいは低誘電率膜、またはその積層膜等、特に限定するものではない。絶縁膜１６の厚みは、第２ビット線２ＢＬを形成する際の導電膜のオーバーエッチに耐えられる厚みが必要である。
【００７７】
図２０ないし図２３は、この記憶装置１Ａの製造方法の主要部を工程順に表したものである。なお、第１の実施の形態と製造工程が重複する部分については、図９ないし図１７を参照して説明する。
【００７８】
まず、シリコンよりなる基板１１に、第１の実施の形態と同様にして、通常のＬＳＩプロセスにより素子分離層１１Ｂを形成したのち、複数のアクセストランジスタＴｒおよび周辺回路（図示せず）を構成するトランジスタを形成する。この際、アクセストランジスタＴｒのゲートはワード線ＷＬとなる。ワード線ＷＬの側面は、絶縁層１２Ａで被覆する。
【００７９】
続いて、第１の実施の形態と同様にして、アクセストランジスタＴｒの上に層間絶縁膜１４Ａを形成し、この層間絶縁膜１４Ａにコンタクト孔を設けて、例えばリン（Ｐ）を含むポリシリコン等の導電材料で埋め込むことにより、ビットコンタクト電極ＢＣおよび接続プラグ１３を形成する。
【００８０】
そののち、第１の実施の形態と同様にして、図９および図１０に示した工程により、層間絶縁膜１４Ａ，ビットコンタクト電極ＢＣおよび接続プラグ１３の上に、層間絶縁膜１４Ｂを形成し、この層間絶縁膜１４Ｂにコンタクト孔を設ける。続いて、タングステン（Ｗ）等の導電材料膜を形成し、エッチング等により加工することにより、ビットコンタクト電極ＢＣ上に第１ビット線１ＢＬを形成する。
【００８１】
続いて、第１の実施の形態と同様にして、図１１および図１２に示した工程により、第１ビット線１ＢＬおよび層間絶縁膜１４Ｂの上に、層間絶縁膜１４Ｃを形成し、この層間絶縁膜１４Ｃにコンタクト孔を設けて、導電材料で埋め込む。これにより、接続プラグ１３上にノードコンタクト電極ＮＣを形成する。なお、ここまでの製造工程は、第１の実施の形態と同様に、通常のＣＯＢ型ＤＲＡＭプロセスの形成フローを用いることが可能である。
【００８２】
そののち、第１の実施の形態と同様にして、図１３および図１４に示した工程により、ノードコンタクト電極ＮＣ上に、第１電極２１を形成する。
【００８３】
続いて、第１の実施の形態と同様にして、同じく図１３，図１４および図１５（Ａ）に示した工程により、第１電極２１および層間絶縁膜１４Ｃの上に、絶縁膜１５を形成する。第１の実施の形態と同様にして、図１５（Ｂ）に示した工程により、この絶縁膜１５に、ドット状パターンの孔１５Ａを設ける。孔１５Ａ内には、隣接する異なるアクセストランジスタＴｒを介して同一の第１ビット線１ＢＬに接続された二つの第１電極２１を露出させる。換言すれば、孔１５Ａ内に、ワード線ＷＬの延長方向に平行な方向に隣接する二つの第１電極２１を露出させる。孔１５Ａは、単純な繰り返しパターンとなるので、光の干渉効果を活用し、リソグラフィ工程の露光マージンを確保しやすくなる。
【００８４】
絶縁膜１５に孔１５Ａを設けたのち、孔１５Ａ内の第１電極２１の表面処理（例えばスパッタエッチクリーニング処理）を施し、第１の実施の形態と同様にして、図１５（Ｃ）に示した工程により、絶縁膜１５の全面に、記憶層材料膜２２Ｃを形成する。
【００８５】
孔１５Ａを記憶層材料膜２２Ｃで埋め込んだのち、第１の実施の形態と同様にして、図１５（Ｄ）に示した工程により、孔１５Ａからはみ出した記憶層材料膜をＣＭＰにより除去する。これにより、第１の実施の形態と同様にして、図１６および図１７に示した工程により、孔１５Ａ内に記憶層２２を形成する。ここでは、孔１５Ａが単純な繰り返しパターンであるので、局所的な研磨レートのばらつきやディッシングの問題を抑制・最適化しやすくなり、十分なプロセスマージンを確保することが可能となる。
【００８６】
記憶層２２を形成したのち、図２０および図２１に示したように、記憶層２２の上に、上述した厚みおよび材料よりなる絶縁膜１６を形成する。
【００８７】
続いて、図２２および図２３に示したように、絶縁膜１６の記憶層２２上の位置に、コンタクト孔１６Ａを開孔する。コンタクト孔１６Ａは、ドット状の記憶層２２の各々について一個開孔すればよいため、二つの第１電極２１が一つのドット状の記憶層２２を共有しているレイアウトでは、コンタクト孔１６Ａのピッチも緩く、コンタクト孔１６Ａを容易に形成することが可能である。
【００８８】
絶縁膜１６にコンタクト孔１６Ａを設けたのち、第２ビット線２ＢＬを形成するための導電膜（図示せず）を形成する。この導電膜は、タングステン（Ｗ）等、通常の半導体プロセスで用いられている加工し易い材料よりなる単層膜または積層膜でよい。成膜方法も通常のスパッタ成膜でよいが、特に手法を限定するものではない。また、コンタクト孔１６Ａ底部に露出した記憶層２２の抵抗を下げるため、エッチング等の前処理を行ってもよい。
【００８９】
記憶層２２の上に導電膜を形成したのち、この導電膜を、例えばリソグラフィ工程およびエッチング工程により、第２ビット線２ＢＬのパターンに加工する。ここで形成される第２ビット線２ＢＬのパターンは、最小寸法ルールより緩いピッチの単純なＬ／Ｓパターンでよく、比較的容易に実現可能である。
【００９０】
また、タングステン（Ｗ）等の導電膜がある程度厚くても、ＲＩＥ加工時に下地となる絶縁膜１６との選択比は確保し易いため、オーバーエッチング時に記憶層２２にダメージを与えるおそれも小さい。
【００９１】
最後に、第１の実施の形態と同様にして、第２ビット線２ＢＬを絶縁膜（図示せず）で覆い、更に上部の配線層（図示せず）と接続するコンタクト孔（図示せず）を開孔し、通常の半導体配線工程に準ずる形で回路パターン（図示せず）を形成する。以上により、図１８ないし図１９に示した記憶装置１Ａが完成する。
【００９２】
この記憶装置１Ａの動作は第１の実施の形態と同様である。
【００９３】
このように本実施の形態では、絶縁膜１６のコンタクト孔１６Ａを介して第２ビット線２ＢＬを記憶層２２に接続するようにしたので、第１の実施の形態の効果に加えて、第２ビット線２ＢＬが記憶層２２に比べて厚い場合でも、微細な記憶素子２０を安定して生産することが可能になる。
【００９４】
（第３の実施の形態）
図２４は、本開示の第３の実施の形態に係る記憶装置１の記憶素子２０Ａの構成を表したものである。この記憶装置１は、記憶素子２０ＡがＰＣＭ（Phase Change Memory）（相変化型メモリ）により構成されていることを除いては、上記第１または第２の実施の形態と同様の構成、作用および効果を有し、第１または第２の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【００９５】
記憶素子２０Ａは、第１電極２１および第２ビット線２ＢＬとの間に、Ｇｅ2 Ｓｂ2 Ｔｅ5 などのＧｅＳｂＴｅ合金よりなる記憶層２４を有するＰＣＭである。記憶層２４は、電流の印加により結晶状態と非晶質状態（アモルファス状態）との相変化を生じ、この相変化に伴って抵抗値が可逆的に変化するものである。
【００９６】
この記憶装置１では、第１ビット線１ＢＬと第２ビット線２ＢＬとの両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、記憶素子２０の第１電極２１と第２ビット線２ＢＬとの間に図示しない電源（パルス印加手段）から＋Ｖｃまたは−Ｖｃの電圧が印加され、記憶層２４が高抵抗の非晶質状態から低抵抗の結晶状態へと（または、低抵抗の結晶状態から高抵抗の非晶質状態へ）変化する。このような過程を繰り返すことにより、記憶素子２０Ａに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【００９７】
（第４の実施の形態）
図２５は、本開示の第４の実施の形態に係る記憶装置１の記憶素子２０Ｂの構成を表したものである。この記憶装置１は、記憶素子２０ＢがＲｅＲＡＭ（Resistive Random Access Memory）（抵抗変化型メモリ）により構成されていることを除いては、上記第１または第２の実施の形態と同様の構成、作用および効果を有し、第１または第２の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【００９８】
記憶素子２０Ｂは、第１電極２１および第２ビット線２ＢＬとの間に、ＮｉＯ，ＴｉＯ2 ，ＰｒＣａＭｎＯ3 などの酸化物よりなる記憶層２５を有するＲｅＲＡＭであり、酸化物への電圧の印加により抵抗値が可逆的に変化するものである。
【００９９】
この記憶装置１では、第１ビット線１ＢＬと第２ビット線２ＢＬとの両方の電位をＶｃまたはＧＮＤに相補的に変化させることにより、記憶素子２０の第１電極２１と第２ビット線２ＢＬとの間に図示しない電源（パルス印加手段）から＋Ｖｃまたは−Ｖｃの電圧が印加され、記憶層２５が高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、記憶素子２０Ｂに情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【０１００】
以上、実施の形態を挙げて本開示を説明したが、本開示は、上記実施の形態に限定されるものではなく、種々変形することが可能である。
【０１０１】
例えば、上記実施の形態において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。
【０１０２】
また、例えば、上記実施の形態では、記憶素子２０，２０Ａ，２０Ｂおよび記憶装置１，１Ａの構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。例えば、上記実施の形態では、記憶素子２０の第２電極（上部電極）と第２ビット線２ＢＬとを兼用する場合について説明したが、記憶素子２０の第２電極を、第２ビット線２ＢＬとは別に設けることも可能である。
【０１０３】
なお、本技術は以下のような構成を取ることも可能である。
（１）
各々第１電極と第２電極との間に記憶層を有する複数の記憶素子と、ワード線により制御される複数のアクセストランジスタとを備え、
前記第１電極は、それぞれ前記アクセストランジスタを介して第１ビット線に接続され、
二つの第１電極が、隣り合う異なるアクセストランジスタを介して同一の第１ビット線に接続されていると共に一つの記憶層を共有し、
前記一つの記憶層は一本の第２ビット線に接続されている
記憶装置。
（２）
前記第２電極が、前記第２ビット線の機能を兼ねている
前記（１）記載の記憶装置。
（３）
前記記憶層は、前記第１電極上部の絶縁膜に設けられた孔に埋め込まれている
前記（１）または（２）記載の記憶装置。
（４）
前記第２ビット線は、前記第１ビット線に平行な方向に設けられている
前記（１）ないし（３）のいずれか１項に記載の記憶装置。
（５）
前記第１ビット線と前記アクセストランジスタとを接続するビットコンタクト電極と、
前記第１電極と前記アクセストランジスタとを接続するノードコンタクト電極と
を備え、
前記第１ビット線は前記ワード線に直交する方向に設けられ、
前記ビットコンタクト電極は、前記第１ビット線に重なると共に、隣り合う２本のワード線の間に設けられ、
前記ノードコンタクト電極は、前記第１電極に重なると共に、前記隣り合う２本のワード線のそれぞれを間にして前記ビットコンタクト電極の反対側に設けられている
前記（１）ないし（４）のいずれか１項に記載の記憶装置。
（６）
前記記憶層は、前記ワード線の延長方向に平行な方向に隣り合う二つの第１電極を覆うドット状のパターンで設けられている
前記（５）記載の記憶装置。
（７）
前記記憶層は、
テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）のうち少なくとも１種のカルコゲン元素と共にイオン化可能な金属元素を含むイオン源層と、
前記イオン源層よりも抵抗値の高い材料よりなる抵抗変化層と
を含む前記（１）ないし（６）のいずれか１項に記載の記憶装置。
（８）
半導体基板に複数のアクセストランジスタを形成し、前記複数のアクセストランジスタにワード線を接続する工程と、
前記複数のアクセストランジスタの各々にビットコンタクト電極を接続し、前記ビットコンタクト電極に第１ビット線を接続する工程と、
前記複数のアクセストランジスタの各々にノードコンタクト電極を接続し、前記ノードコンタクト電極の上に第１電極を形成する工程と、
前記第１電極上部を絶縁膜で覆う工程と、
前記絶縁膜に孔を形成し、前記孔内に、隣り合う異なる前記アクセストランジスタを介して同一の前記第１ビット線に接続された二つの第１電極を露出させる工程と、
前記孔を記憶層材料膜で埋め込む工程と、
前記孔からはみ出した前記記憶層材料膜を化学機械研磨により除去することにより、前記孔内に、前記二つの第１電極によって共有される一つの記憶層を形成する工程と、
一つの前記記憶層に一本の第２ビット線を接続する工程と
を含む記憶装置の製造方法。
（９）
前記第２ビット線は、各々前記第１電極と第２電極との間に前記記憶層を有する複数の記憶素子における前記第２電極を構成している
前記（８）記載の記憶装置の製造方法。
【符号の説明】
【０１０４】
１，１Ａ…記憶装置、１１…基板、１１Ａ…拡散層、１１Ｂ…素子分離層、１２Ａ…絶縁層、１３Ａ，１３Ｂ…接続プラグ、２０，２０Ａ，２０Ｂ…記憶素子、２１…第１電極（下部電極）、２２，２４，２５…記憶層、２２Ａ…抵抗変化層、２２Ｂ…イオン源層、１ＢＬ…第１ビット線、２ＢＬ…第２ビット線（上部電極）、ＢＣ…ビットコンタクト電極、ＮＣ…ノードコンタクト電極、ＷＬ…ワード線、Ｆ…最小寸法ルール
【図１】
0005831687.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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