(57)【特許請求の範囲】
【請求項１】
半導体ウエハ基板中に配置されたコレクタ；
コレクタ中に配置されたベース及び
ベースの上部表面上に直接配置され、ベースの少くとも一部と接触したエミッタを含み、前記エミッタは前記ベース上の高誘電率層と、当該高誘電率層上の３．９より低い誘電率を有する低誘電率層と、当該低誘電率層上に配置されたポリシリコン層又はアモルファスシリコン層とを有する半導体ウエハ基板上に配置されたバイポーラトランジスタ。
【請求項２】
バイポーラトランジスタに隣接して配置された相補金属−酸化物−半導体（ＣＭＯＳ）トランジスタデバイスが更に含まれ、バイポーラトランジスタ及びＣＭＯＳトランジスタデバイスは相互接続され、集積回路を形成する請求項１記載のバイポーラトランジスタ。
【請求項３】
低誘電率層はエミッタの相対する側に近接して配置される請求項１記載のバイポーラトランジスタ。
【請求項４】
前記高誘電率層は第１の高誘電率層と第２の高誘電率層を含む請求項１記載のバイポーラトランジスタ。
【請求項５】
低誘電率層は３．８ないし２．１の範囲の誘電率を有する請求項１記載のバイポーラトランジスタ。
【請求項６】
半導体ウエハ基板中にコレクタを形成する工程；
コレクタ中にベースを形成する工程；及び
ベースの上部表面上に直接配置し及びベースの少くとも一部と接触するエミッタを形成する工程を含み、前記エミッタは前記ベース上の高誘電率層と、当該高誘電率層上の３．９より低い誘電率を有する低誘電率層と、当該低誘電率層上に配置されたポリシリコン層又はアモルファスシリコン層とを有するバイポーラトランジスタの作製方法。
【請求項７】
バイポーラトランジスタに隣接して、相補金属−酸化物−半導体（ＣＭＯＳ）トランジスタデバイスを形成し、バイポーラトランジスタとＣＭＯＳトランジスタデバイスは相互接続され、集積回路を形成する工程を更に含む請求項６記載の方法。
【請求項８】
前記高誘電率層は第１の高誘電率層と第２の高誘電率層を含む請求項６記載の方法。
【請求項９】
低誘電率層の形成工程は、３．８ないし２．１の範囲の誘電率を有する低誘電率層を形成する工程を含む請求項６記載の方法。
【請求項１０】
低誘電率層が、低誘電率層の代わりに二酸化シリコン層を有するバイポーラトランジスタより、２０％ないし３０％小さい範囲のエミッタ−ベース容量と、低誘電率層の代わりに二酸化シリコン層を有するバイポーラトランジスタより少なくとも５０％小さいエミッタ−ベース寄生容量を有するバイポーラトランジスタを供する請求項６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、バイポーラトランジスタを有する半導体デバイス及び付随した作製方法、より具体的にはエミッタ領域に低誘電率（Ｋ）材料を有するバイポーラトランジスタ及びその作製法に関する。
【背景技術】
【０００２】
集積回路の進展は、通信用デバイスの様々な形に、重要な影響を及ぼしてきた。集積回路はラジオ周波用途及び高速通信網システムの両方に組込れて来た。これらの通信用デバイスの動作速度は、劇的に増加したが、なおより速い通信用デバイスへの要求は、強まり続けている。従って、半導体製造産業は、絶えず集積回路の全体的な速度を増すことに努力している。集積回路の速度を半導体産業が増加させてきた１つの方法は、トランジスタの寸法を縮め続けることである。最近の数年間、トランジスタのデバイス寸法は、０．５μｍから０．３２μｍ，０．２５μｍとなり、今やトランジスタのデバイス寸法は．１２μｍかそれ以下の範囲になっている。トランジスタのデバイス寸法が劇的に減少し続けるに伴い、寸法の減少のたびに半導体産業は、新しい挑戦をしてきた。
【０００３】
そのような挑戦の１つは、寄生容量の除去である。これは通信用デバイスでは特に重要で、一般に通信網システムでは重要である。これらの通信用デバイス及び回路網にしばしば組込まれる１つの集積回路要素は、バイポーラトランジスタである。バイポーラトランジスタは複雑な通信網システムに必要なより速い動作速度を促進する。しかし、デバイス寸法がサブミクロンの大きさに縮小し続けるにつれ、バイポーラトランジスタは寄生容量が増加したことによる動作速度減少の原因となってきた。たとえば、場合によっては、エミッタ−ベース寄生容量（ＣＥＢＰ）が全エミッタ−ベース容量（ＣＥＢ）の６０％もの大きさになり得て、高速通信網システムでしばしば用いられるエミッタ結合論理（ＥＣＬ）形回路を、著しく遅くする。
【０００４】
産業はＣＥＢＰを減すため、エミッタ−ベースの重なりをより小さくすることにより、この問題を解決する試みを行ってきた。しかし、このデバイスの生成には、より進んだ高価なフォトリソグラフィの道具を必要とする。更に、製造中均一性と歩留りに影響を及ぼす可能性のあるデバイスパラメータを変更させる可能性が増す。加えて、非理想的なエミッタ−ベース再結合電流が、デバイス特性を著しく劣化させる可能性がある。
【０００５】
従って、現在必要なことは、従来技術のバイポーラトランジスタに付随した欠点を避けたバイポーラトランジスタとその製造方法である。
【０００６】
本発明の要約
従来技術の上述の欠陥を解決するために、本発明は半導体ウエハ基板上に配置されたバイポーラトランジスタを実現する。一実施例において、バイポーラトランジスタは半導体ウエハ中に配置されたコレクタ、コレクタ中に配置されたベース、ベース中に配置され、ベースの少くとも一部と接触したエミッタを含み、エミッタはその中に低Ｋ層を有する。一実施例において、低Ｋ層はエミッタの側部に近接して配置される。しかし、低Ｋ層はエミッタの相対する側部に近接して配置するのが、なお好ましい。すべての実施例において、低Ｋ層はバイポーラトランジスタの適切な機能は妨げない。しかし、低Ｋ層は典型的な場合従来のバイポーラトランジスタに付随したエミッタ−ベース容量を本質的に減少させる。
【０００７】
このように、一実施例において、本発明はエミッタ−ベース寄生容量を減し、それによって全体的な容量を減少させ、より速い集積回路動作速度を可能にするバイポーラトランジスタを供する。本発明により実現されるバイポーラトランジスタはまた、装置、価格又は製造時間をつけ加えることなく、概存の相補金属−酸化物−半導体（ＣＭＯＳ）技術に、容易に組入れることができる。
【０００８】
詳細な記述
本発明は、以下の図面を参照しつつ詳細な記述により最も理解される。半導体分野の標準的なプラクティスに従い、種々の要素は一定の比率に表されていない。実際、要素の寸法は解説のために任意に増減可能である。以下、図面との関連において本発明に関する言及がなされる。
【０００９】
最初に図１を参照すると、本発明の一実施例に従って、部分的に作製された半導体デバイス（１００）が示されており、その上に、本発明の対象であるバイポーラトランジスタ構造（１１０）と従来通り完成させた相補金属−酸化物−半導体（ＣＭＯＳ）トランジスタ（１２０，１２５）が配置されている。完成したＣＭＯＳトランジスタ（１２０，１２５）は完成したバイポーラトランジスタ（１１０）に隣接して配置され、相互接続されるのが好ましい。複数の完成したバイポーラトランジスタ（１１０）及び複数の完成したＣＭＯＳトランジスタ（１２０，１２５）は、集積回路を形成するために、従来通りに相互接続される。
【００１０】
完成したバイポーラトランジスタ（１１０）はコレクタ（１１５）、ベース（１１７）及びエミッタ（１３０）を含む。エミッタ（１３０）は低誘電率（Ｋ）層（１３６）、酸化物層（１３２）及び誘電体層（１３８）を含む。本発明の好ましい実施例において、エミッタ（１３０）はまた、高Ｋ層（１３４）を含む。低Ｋ層（１３６）は酸化物層（１３２）、高Ｋ層（１３４）及び誘電体層（１３８）より低い容量を有し、それによってエミッタ−ベース寄生容量とともに、エミッタ−ベース容量は実効的に下る。たとえば、高Ｋ層（１３４）は二酸化シリコン（ＳｉＯ２）のように、約４又はそれ以上の誘電率を有する材料を含み、低Ｋ層（１３６）は約３．９より小さな誘電率を有する誘電材料を含んでよい。低Ｋ層（１３６）の誘電率は約３．８ないし約２．１の範囲が好ましい。
【００１１】
改善された容量が下の表１に示されている。この表で、二酸化シリコンのみで作った従来のバイポーラトランジスタの異なる寸法に付随した容量が、本発明の原理に従って作った同じ寸法のバイポーラトランジスタの容量と比較されている。
【００１２】
【表１】
0005676836.tif 000002
【００１３】
エミッタ−ベーススペーサは５．０ｎｍＴＥＯＳ層及び約２の低Ｋ材料１３．５ｎｍを含む。
【００１４】
表１に示されるように、より大きなデバイスでは、低Ｋ材料を含まないデバイスに比べ、低Ｋ材料を含むデバイスではＣＥＢは約２０％改善され、ＣＥＢＰは約５０％改善される。より小さいデバイスでは、低Ｋ材料を含まないデバイスに比べ、低Ｋ材料を含むデバイスでは、ＣＥＢは約３０％改善され、ＣＥＢＰは約５０％改善される。いずれの場合も、低Ｋ材料を組込んだデバイスのＣＥＢ及びＣＥＢＰ容量の両方が著しく改善される。従って、完成されたバイポーラトランジスタの低容量が実現される。図１に示されたデバイスの作製について、より詳細に述べる。
【００１５】
図２Ａを参照すると、図１に示された半導体デバイス（１００）の形成が示されている。この具体的な説明において、ＣＭＯＳトランジスタタブ（２１０）及びコレクタタブ（１１５）は、半導体ウエハ基板上に、従来通り形成される。説明のために、１個だけＣＭＯＳトランジスタタブ（２１０）が示されている。示されているＣＭＯＳトランジスタタブ（２１０）はデバイスの設計によって、ｐ形金属−酸化物−半導体（ＰＭＯＳ）トランジスタ又はｎ形金属−酸化物−半導体（ＮＭＯＳ）トランジスタを形成するために、ドープできる。一般に、示されたＣＭＯＳトランジスタタブ（２１０）は、それがＰＭＯＳ又はＮＭＯＳデバイスであっても、それに隣接して形成された相対するデバイスタブをもつ。たとえば、ＣＭＯＳトランジスタタブ（２１０）の一方の側のコレクタタブ（１１５）及び他方の側の相対するＣＭＯＳトランジスタタブといった相対する側にもつ。トランジスタタブ（２１０）及びコレクタタブ（１１５）は半導体デバイス（２００）の従来のエピタキシャル成長層（詳細は示されていない）中に形成するのが好ましい。コレクタタブ（１１５）はｎ形ドーパント又はｐ形ドーパントを、従来通りドープしてよい。
【００１６】
図２Ａに示されるように、すべて従来通り形成されたフィールド酸化物（２２０）、酸化物層（２３０）及びＣＭＯＳゲート構造（２４０）がある。ＣＭＯＳゲート構造（２４０）がＣＭＯＳトランジスタタブ（２１０）上に配置されている。一部が最終的にエミッタ（１３０）の高Ｋ層（１３４）を形成する（図１）高Ｋ層（２５０）は、フィールド酸化物（２２０）、酸化物層（２３０）及びＣＭＯＳゲート構造（２４０）上に、適合して堆積できる。一実施例において、高Ｋ層（２５０）はシランの堆積で形成した二酸化シリコン（ＳｉＯ２）層でよい。別の実施例において、二酸化シリコンはテトラエチルオルトシリケート（ＴＥＯＳ）から形成できる。更に別の実施例において、高Ｋ層（２５０）はＳｉＯ２及びＴＥＯＳの両方を含んでよい。このように、そのような実施例において、高Ｋ層（２５０）は第１及び第２の高Ｋ層を含む。もちろん、高Ｋ層（２５０）は２より多い層をふくんでよい。好ましい実施例において、高Ｋ層（２５０）は約５ｎｍの厚さに形成されるが、当業者はデバイスの設計に依存して、本発明では様々な厚さを用いて良いことを理解するであろう。図１に関連して上で述べたように、バイポーラトランジスタ（１１０）（図１）を動作させるためには、高Ｋ層（２５０）は存在する必要はないが、本発明の別の実施例では用いてよい。
【００１７】
図２Ｂを参照すると、部分的に形成された図２Ａの半導体デバイス（２００）が示されている。それは低Ｋ層（２６０）を有し、その一部は高Ｋ層（２５０）上に適合して形成されるエミッタ（１３０）（図１）中に、最終的に低Ｋ層（１３６）を形成する。好ましい実施例において、低Ｋ層（２６０）は約１３５ｎｍの厚さに形成されるが、当業者は本発明ではデバイスの設計に依存して、様々な厚さを用いてよいことを理解できる。低Ｋ層（２６０）は高Ｋ層（２５０）より小さい誘電率を持つことが望ましい。たとえば、高Ｋ層（２５０）は二酸化シリコン（ＳｉＯ２）のような約４又はそれ以上の誘電率を有する材料から成り、低Ｋ層は約３．９より小さな誘電率を有する誘電材料から成ってよい。低Ｋ層の誘電率は約３．８ないし約２．１の範囲が好ましい。低Ｋ材料のいくつかの例には、約３．６の誘電率をもつフッ化酸化物（ＦＳＧ）のＣＶＤ形成及び約２．９の誘電率をもつ水素シルセスキオケン（ＨＳＧ）のスピンオン形成が含まれる。更に、低Ｋ材料の例には、ポリアリレン及びポリアリレンエーテルのような有機ポリマが含まれる。これらには、ＳｉＬＫ（ドウケミカル−ミッドランド，ミシガン）及びＦＬＡＲＥ（アライドシグナル−モーリスタウン，ニュージャージー）が含まれる。同様に、約２．６ないし２．８の誘電率を有し、炭素ドープ二酸化シリコン薄膜であるしばしば有機シリケートガラスと呼ばれる他の低Ｋ材料には、市販のブラックダイヤモンド（アプライドマテリアル−サンタクララ，カリフォルニア）、ＣＯＲＡＬ（ノベラス−フェニックス，アリゾナ）及びオーロラ（ＡＳＭ−フェニックス，アリゾナ）が含まれ、これらを用いてもよい。
【００１８】
図３を参照すると、低Ｋ層（２６０）の適合堆積の後、アモルファスシリコン又はポリシリコン層のような誘電体層（３１０）が低Ｋ層（２６０）上に適合して堆積されており、その一部はエミッタ（１３０）（図１）の誘電体層（１３８）を最終的に形成する。好ましい実施例において、誘電体層（３１０）は約６０ｎｍの厚さに形成されるが、当業者は本発明ではデバイスの設計に依存して、様々な厚さを使用できることを理解する。図３はまた、開口（３２０）の形成を示す。部分的に完成した半導体デバイス（２００）は、開口（３２０）が必要な部分を露出するために、フォトレジストで従来通りパターン形成される。次に、半導体デバイス（２００）の露出された部分に、図示された開口（３２０）を形成するエッチングプロセスを施す。後に述べるように、開口（３２０）はコレクタ（１１５）まで、下方に形成しなければならない。図示された実施例において、開口（３４０）は中がくぼんだ部分（３４０）を有することに、注意する必要がある。中がくぼんだ部分（３４０）はエッチャントが、層（３１０）より層（２５０，２６０）を速くエッチングすることから生じる。本発明の好ましい実施例において、エッチャントは従来の湿式酸化物エッチである。しかし、当業者はエッチングされる材料及び用いるエッチング化学は、上述のエッチングプロセスを本質的に変更すれば変えられることを理解する。
【００１９】
次に、図４を参照すると、開口（３２０）が形成された後、適合性エミッタポリ層（４１０）を、中がくぼんだ部分（３４０）を含め誘電体層（３１０）上に、従来通り、適合して堆積させる。エミッタポリ層（４１０）の一部は、最終的にバイポーラトランジスタ（１１０）（図１）のエミッタ（１３０）を形成する。次に、エミッタポリ（４１０）に従来のエミッタポリ注入を行う。
【００２０】
図５を参照すると、プラズマ促進テトラエチルオルトシリケート（ＰＥＴＥＯＳ）による二酸化シリコン層（５１０）の従来の適合性堆積後の図４に示された部分的に完成した半導体デバイス（２００）が示されている。ＰＥＴＥＯＳ堆積層（５１０）はエミッタポリ層（４１０）上に配置されている。図５にはまた、フォトレジスト層の従来通りの堆積と現像プロセス後の中がくぼんだ部分（３４０）上のフォトレジストマスク（５２０）が描かれている。フォトレジストマスク（５２０）は層（２３０，２５０，２６０，３１０，４１０，５１０）を残すべき位置の上に、従来通りに形成される。
【００２１】
次に、図６を参照すると、フォトレジストマスク（５２０）（図５）の形成後、半導体デバイス（２００）に従来の非等方性エッチングを施すと、図６に示されるように、部分的に完成したバイポーラトランジスタ（６１５）のエミッタ（６１０）と完成したトランジスタゲート構造（６２０）が生じる。更に図６に示されるように、エミッタ（６１０）は層（２３０，２５０，２６０）及び（３１０）の残りの部分を含む。非等方性のエッチングはまた、層（５１０）の一部を残し、それは図６では（５／０２）と示されている。
【００２２】
図６にはまた、ここでは述べてこなかった前の工程でも行われた従来の低濃度ドーズ注入工程後のソース領域（６３０）及びドレイン領域（６４０）が示されている。また、非等方性エッチングにより生じたスペーサ（６５０）が示されている。当業者は、ソース領域（６３０）及びドレイン領域（６４０）をドープするのに用いられる低濃度ドーパントは、ＣＭＯＳトランジスタタブ（２１０）を形成するのに用いられるドーパントとは相対するものであることを理解する。先に述べたように、もしＣＭＯＳトランジスタタブ（２１０）がＰＭＯＳトランジスタタブで、ｎ形ドーパントをドープしてあるなら、ソース領域（６３０）及びドレイン領域（６４０）はｐ形ドーパントが低濃度ドープされるであろう。更に、もしＣＭＯＳトランジスタタブ（２１０）がＮＭＯＳトランジスタタブなら、逆が成り立つ。
【００２３】
図７は更にソース／ドレイン注入した後のソース領域（６３０）及びドレイン領域（６４０）を示す。図示されるように、エミッタ（６１０）上の領域はフォトレジスト（７１０）で被覆及びパターン形成され、エミッタ（６１０）上の領域を除く全ての領域が、高ドーズ注入のため露出される。図示されるように、高ドーズ注入はスペーサ（６５０）により被覆されないソース及びドレイン領域（６３０，６４０）の部分を深くする。当業者は、図１に示されるように、ＣＭＯＳトランジスタタブ（２１０）に隣接して、もう１つのＣＭＯＳトランジスタタブを配置してよいことを理解する。同様に、当業者は隣接したＣＭＯＳトランジスタタブ（図１）はフォトレジスト（７１０）で同様に被覆できることを理解する。
【００２４】
図１に続いて図８を参照すると、高ドーズ注入の後、フォトレジスト（７１０）（図７）は除去され、新しいフォトレジスト（８１０）が従来通り堆積及びパターン形成され、前の工程で被覆された部分のみが露出される。コレクタ（１１５）が注入工程のため、次に露出され、それによってコレクタ（１１５）中に配置されるベース（１１７）が形成され、バイポーラトランジスタ（１１０）の形成が完了する。このようにエミッタ（１３０）はベース（１１７）の少くとも一部の上に配置され、接触する。図示された実施例において、エミッタ（１３０）の外側の領域は、導電性エミッタ（１３０）を導電性ベース（１１７）の部分から分離する誘電体材料（１３２，１３４，１３６）及び（１３８）の存在により、容量を形成する。すべてのドーピング工程に関連して述べたように、ドーパントはｐ形又はｎ形と変えてもよいが、コレクタ（１１５）をドープするのに用いるものとは相対するものにすべきである。次に、フォトレジスト（８１０）を除去すると、図１に示されるように、完成したバイポーラトランジスタ（１１０）及びＣＭＯＳトランジスタ（１２０，１２５）が残る。当業者はＣＭＯＳトランジスタ（１２０）は隣接したＣＭＯＳトランジスタ（１２５）と相補的に形成し、バイポーラトランジスタ（１１０）は（図２−８に示されるように）その後形成するか、あるいは別の実施例ではここで示したＣＭＯＳトランジスタ（１２０）をバイポーラトランジスタ（１１０）及び隣接したＣＭＯＳトランジスタ（１２５）の両方と相補的に形成できることを理解する。なぜなら、バイポーラトランジスタ（１１０）及び隣接したＣＭＯＳトランジスタ（１２５）は、典型的な場合、同様のドーパントを用いるからである。
【００２５】
本発明について詳細に述べてきたが、当業者は最も広い形で本発明の精神及び視野を離れることなく、様々な変更、置き代え及び別の案を考えられることを、理解すべきである。
【図面の簡単な説明】
【００２６】
【図１】本発明の完成したバイポーラトランジスタ及び完成したＣＭＯＳトランジスタを含む完成した半導体デバイスを示す図である。
【図２Ａ】製造の始めの段階にある本発明のバイポーラトランジスタの構造を含む半導体デバイスを示す図である。
【図２Ｂ】上に追加すべき層を形成した図２Ａの部分的に形成された半導体デバイスを示す図である。
【図３】半導体デバイス内の開口の形成を示す図である。
【図４】図３に示された部分的に完成した半導体デバイス上のエミッタポリの形成を示す図である。
【図５】従来の適合性プラズマ促進テトラエチルオルトシリケート（ＰＥＴＥＯＳ）層堆積後の図４に示された部分的に完成した半導体デバイスを示す図である。
【図６】部分的に完成したバイポーラトランジスタ及び完成したゲート構造を示す図である。
【図７】ソース領域及びドレイン領域を深くする工程を示す図である。
【図８】コレクタ中に配置されたベースの形成を示す図である。
【符号の説明】
【００２７】
１００  半導体デバイス
１１０  バイポーラトランジスタ構造、バイポーラトランジスタ
１１５  コレクタ、コレクタタブ
１１７  ベース
１２０，１２５  相補金属−酸化物−半導体（ＣＭＯＳ）トランジスタ、ＣＭＯＳトランジスタ
１３０  エミッタ
１３２  酸化物層、誘電体材料
１３４  高Ｋ層、誘電体材料
１３６  低誘電率（Ｋ）層、低Ｋ層、誘電体材料
１３８  誘電体層
２００  半導体デバイス
２１０  ＣＭＯＳトランジスタ
２２０  フィールド酸化物
２３０  酸化物層
２４０  ＣＭＯＳゲート構造
２５０  高Ｋ層，層
２６０  低Ｋ層，層
３１０  誘電体層
３２０  開口
３４０  中がくぼんだ部分
４１０  エミッタポリ層，エミッタポリ
５１０  ＰＥＴＥＯＳ堆積層
５２０  フォトレジストマスク
６１０  エミッタ
６１５  バイポーラトランジスタ
６２０  トランジスタゲート構造
６３０  ソース領域
６４０  ドレイン領域
６５０  スペーサ
７１０，８１０  フォトレジスト
【図１】
0005676836.tif 000003
【図２Ａ】
0005676836.tif 000004
【図２Ｂ】
0005676836.tif 000005
【図３】
0005676836.tif 000006
【図４】
0005676836.tif 000007
【図５】
0005676836.tif 000008
【図６】
0005676836.tif 000009
【図７】
0005676836.tif 000010
【図８】
0005676836.tif 000011