(57)【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、
前記画素アレイ部の各選択行に対して電子シャッタ状態および読み出し状態を時分割多重で設定する垂直選択回路と、
前記選択行に属する画素を前記電子シャッタ状態および前記読み出し状態に応じて駆動するパルスセレクタ回路と、
前記垂直選択回路および前記パルスセレクタ回路の動作タイミングを制御するタイミングジェネレータ回路とを備え、
前記画素は、
光電変換を行うフォトダイオードと、
前記フォトダイオードに蓄積された電荷に応じた信号を検出する検出ノードと、
前記フォトダイオードに蓄積された電荷を前記検出ノードに読み出す読み出しトランジスタと、
前記検出ノードにて検出された信号を増幅する増幅トランジスタと、
前記検出ノードをリセットするリセットトランジスタとを備え、
前記垂直選択回路は、前記電子シャッタ状態を設定する期間と、前記読み出し状態を設定する期間と、前記読み出し状態の経過後に前記検出ノードを前記垂直信号線から電気的に切り離す期間とを時分割多重することを特徴とする固体撮像装置。
【請求項２】
前記垂直選択回路は、
前記電子シャッタ状態および前記読み出し状態において共用され、行選択値と行番号を比較する比較器と、
前記電子シャッタ状態および前記読み出し状態において共用され、前記比較器による比較結果を保持するレジスタとを備えることを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記パルスセレクタ回路は、前記電子シャッタ状態に応じて前記画素を駆動する駆動回路と、前記読み出し状態に応じて前記画素を駆動する駆動回路とが共用されていることを特徴とする請求項２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は固体撮像装置に関する。
【背景技術】
【０００２】
従来の固体撮像装置では、撮像領域に対する１水平走査期間内で電子シャッタ状態および読み出し状態を設定する垂直選択回路において、電子シャッタ動作用と読み出し動作用とで別個に回路が構成されているので、回路規模が大きかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２７８６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、撮像領域に対する１水平走査期間内で電子シャッタ状態および読み出し状態を設定する垂直選択回路において、電子シャッタ動作用と読み出し動作用とで回路を共有化することが可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の固体撮像装置によれば、画素アレイ部と、垂直信号線と、垂直選択回路と、パルスセレクタ回路と、タイミングジェネレータ回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。垂直信号線は、前記画素から読み出された画素信号を垂直方向に伝送する。垂直選択回路は、前記画素アレイ部の各選択行に対して電子シャッタ状態および読み出し状態を時分割多重で設定する。パルスセレクタ回路は、前記選択行に属する画素を前記電子シャッタ状態および前記読み出し状態に応じて駆動する。タイミングジェネレータ回路は、前記垂直選択回路および前記パルスセレクタ回路の動作タイミングを制御する。前記画素は、光電変換を行うフォトダイオードと、前記フォトダイオードに蓄積された電荷に応じた信号を検出する検出ノードと、前記フォトダイオードに蓄積された電荷を前記検出ノードに読み出す読み出しトランジスタと、前記検出ノードにて検出された信号を増幅する増幅トランジスタと、前記検出ノードをリセットするリセットトランジスタとを備える。前記垂直選択回路は、前記電子シャッタ状態を設定する期間と、前記読み出し状態を設定する期間と、前記読み出し状態の経過後に前記検出ノードを前記垂直信号線から電気的に切り離す期間とを時分割多重する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の垂直選択回路の構成例を示す回路図である。
【図３】図３は、図１のパルスセレクタ回路の構成例を示す回路図である。
【図４】図４は、図１の固体撮像装置の動作の一例を示すタイミングチャートである。
【図５】図５は、図１の固体撮像装置の動作のその他の例を示すタイミングチャートである。
【図６】図６は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図７】図７は、図６のパルスセレクタ回路の構成例を示す回路図である。
【図８】図８は、図６の固体撮像装置の動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る固体撮像装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、光電変換した電荷を蓄積する画素１２がロウ方向およびカラム方向にマトリックス状に配置された画素アレイ部１１、各画素１２の信号成分をＣＤＳにてデジタル化するアナログ／デジタル変換回路１３、アナログ／デジタル変換回路１３にてデジタル化された各画素１２の信号成分を１ライン分だけラッチするラッチ回路１４、ラッチ回路１４にてラッチされた各画素１２の信号成分を１ライン分だけ保存するラインメモリ１５、読み出し対象となる画素１２を水平方向に走査する水平シフトレジスタ回路１６、画素アレイ部１１の各選択行に対して電子シャッタ状態および読み出し状態を時分割多重で設定する垂直選択回路１７、画素アレイ部１１の選択行に属する画素１２を電子シャッタ状態および読み出し状態に応じて駆動するパルスセレクタ回路１８、各画素１２の読み出しや蓄積のタイミングを制御するタイミングジェネレータ回路１９が設けられている。なお、タイミングジェネレータ回路１９には水平同期パルスＰＨが入力される。
【０００９】
ここで、画素アレイ部１１において、ロウ方向には画素１２の読み出し制御を行う水平制御線ＨＬＩＮ１〜ＨＬＩＮＮ（Ｎは正の整数）がロウごとに設けられ、カラム方向には画素１２から読み出された信号を伝送する垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭ（Ｍは正の整数）がカラムごとに設けられている。各垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭには、画素１２から読み出された信号に垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭの電位をそれぞれ追従させる電流源Ｇが接続されている。なお、各水平制御線ＨＬＩＮ１〜ＨＬＩＮＮは、リセット信号ＲＥＳＥＴ_１〜ＲＥＳＥＴ_Ｎおよび読み出し信号ＲＥＡＤ_１〜ＲＥＡＤ_Ｎをロウごとに画素１２に伝送することができる。
【００１０】
そして、Ｎ行Ｍ列目の画素１２には、フォトダイオードＰＤ、読み出しトランジスタＴａ、リセットトランジスタＴｂおよび増幅トランジスタＴｃが設けられている。また、増幅トランジスタＴｃとリセットトランジスタＴｂと読み出しトランジスタＴａとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１１】
そして、例えば、Ｎ行Ｍ列目の画素１２において、読み出しトランジスタＴａのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴａのゲートには、読み出し信号ＲＥＡＤ_Ｎが入力される。また、リセットトランジスタＴｂのソースは、読み出しトランジスタＴａのドレインに接続され、リセットトランジスタＴｂのゲートには、リセット信号ＲＥＳＥＴ_Ｎが入力され、リセットトランジスタＴｂのドレインは、電源電位ＶＤＤに接続されている。また、増幅トランジスタＴｃのソースは、垂直信号線ＶＬＩＮＭに接続され、増幅トランジスタＴｃのゲートは、読み出しトランジスタＴａのドレインに接続され、増幅トランジスタＴｃのドレインは、電源電位ＶＤＤに接続されている。
【００１２】
そして、垂直選択回路１７において、電子シャッタ状態を設定する期間ＴＳと、読み出し状態を設定する期間ＴＲと、読み出し状態の経過後に検出ノードを垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭから電気的に切り離す期間ＴＺとが、各選択行Ｌ１〜ＬＮごとに分割される。そして、各期間ＴＳ、ＴＲ、ＴＺにおいて、各選択行Ｌ１〜ＬＮに応じて行選択信号ＶＳＥＬ_１〜ＶＳＥＬ_Ｎが垂直選択回路１７からパルスセレクタ回路１８に出力される。
【００１３】
期間ＴＲでは、各選択行Ｌ１〜ＬＮに応じてリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１〜ＲＥＳＥＴ_Ｎが印加される。この結果、リセットトランジスタＴｂがオンし、リセットトランジスタＴｂを介してフローティングディフュージョンＦＤの電位が電源電位ＶＤＤに設定される。そして、その時のリセットレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送され保持される。
【００１４】
また、期間ＴＲでは、各選択行Ｌ１〜ＬＮに応じて読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_１〜ＲＥＡＤ_Ｎが印加される。この結果、読み出しトランジスタＴａがオンし、フォトダイオードＰＤに蓄積されていた電荷が読み出しトランジスタＴａを介してフローティングディフュージョンＦＤに転送される。そして、その時の読み出しレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送される。
【００１５】
そして、アナログ／デジタル変換回路１３において、各画素１２の信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素１２の信号成分がＣＤＳにてデジタル化され、ラインメモリ１５を介して出力信号ＳＯとして出力される。
【００１６】
期間ＴＺでは、各選択行Ｌ１〜ＬＮに応じてリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１〜ＲＥＳＥＴ_Ｎが印加されるとともに、電源電位ＶＤＤがグランド電位に一旦落とされる。この結果、リセットトランジスタＴｂがオンし、リセットトランジスタＴｂを介してフローティングディフュージョンＦＤの電位がグランド電位に設定されることで、増幅トランジスタＴｃがオフされれ、各画素セルは垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭから電気的に切り離される。
【００１７】
ここで、電子シャッタ状態を設定する期間ＴＳと、読み出し状態を設定する期間ＴＲと、読み出し状態の経過後に検出ノードを垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭから電気的に切り離す期間ＴＺとを時分割多重することにより、垂直選択回路１７およびパルスセレクタ回路１８において電子シャッタ動作用と読み出し動作用とで回路を共有化することができる。このため、垂直選択回路１７およびパルスセレクタ回路１８において電子シャッタ動作用と読み出し動作用とで別個に回路を構成する必要がなくなり、回路規模を低減することができる。
【００１８】
図２は、図１の垂直選択回路の構成例を示す回路図である。
図２において、垂直選択回路１７には、行選択値ＤＥＣと行番号１〜Ｎをそれぞれ比較する比較器１−１〜１−Ｎおよび比較器１−１〜１−Ｎによる比較結果をそれぞれ保持するレジスタ２−１〜２−Ｎが行ごとに設けられている。なお、図２の例では、比較器１−１〜１−ＮとしてＡＮＤ回路、レジスタ２−１〜２−Ｎとしてフリップフロップを用いた場合を示した。ここで、各比較器１−１〜１−Ｎおよびレジスタ２−１〜２−Ｎは、電子シャッタ状態および読み出し状態においてそれぞれ共用される。
【００１９】
そして、比較器１−１〜１−Ｎの第１入力端子には行選択値ＤＥＣが入力され、第２入力端子には行番号１〜Ｎがそれぞれ入力され、ラッチイネーブル端子にはラッチイネーブル信号ＬＴＣＨ_ＥＮが入力される。レジスタ２−１〜２−Ｎのデータ入力端子ＤにはラッチデータＬＴＣＨ_ＤＡＴＡが入力され、クロック端子ＣＫには比較器１−１〜１−Ｎの出力がそれぞれ入力され、リセット端子ＲＳＴにはラッチリセット信号ＬＴＣＨ_ＲＳＴが入力され、データ出力端子Ｑからは行選択信号ＶＳＥＬ_１〜ＶＳＥＬ_Ｎがそれぞれ出力される。
【００２０】
図３は、図１のパルスセレクタ回路の構成例を示す回路図である。
図３において、パルスセレクタ回路１８には、リセット用ＡＮＤ回路３−１−１〜３−１−Ｎおよびリード用ＡＮＤ回路３−２−１〜３−２−Ｎが行ごとに設けられている。ここで、各リセット用ＡＮＤ回路３−１−１〜３−１−Ｎおよび各リード用ＡＮＤ回路３−２−１〜３−２−Ｎは、電子シャッタ状態および読み出し状態においてそれぞれ共用される。
【００２１】
そして、リセット用ＡＮＤ回路３−１−１〜３−１−Ｎおよびリード用ＡＮＤ回路３−２−１〜３−２−Ｎの第１入力端子には行選択信号ＶＳＥＬ_１〜ＶＳＥＬ_Ｎがそれぞれ出力され、リセット用ＡＮＤ回路３−１−１〜３−１−Ｎの第２入力端子にはリセット指示信号ＰＤＲＥＳＥＴが入力され、リード用ＡＮＤ回路３−２−１〜３−２−Ｎの第２入力端子には読み出し指示信号ＰＤＲＥＡＤが入力される。
【００２２】
リセット用ＡＮＤ回路３−１−１〜３−１−Ｎからはリセット信号ＲＥＳＥＴ_１〜ＲＥＳＥＴ_Ｎがそれぞれ出力され、リード用ＡＮＤ回路３−２−１〜３−２−Ｎからは読み出し信号ＲＥＡＤ_１〜ＲＥＡＤ_Ｎがそれぞれ出力される。
【００２３】
なお、リセット指示信号ＰＤＲＥＳＥＴおよび読み出し指示信号ＰＤＲＥＡＤは、タイミングジェネレータ回路１９から受けることができる。
【００２４】
図４は、図１の固体撮像装置の動作の一例を示すタイミングチャートである。
図４において、例えば、選択行Ｌ１では期間ＴＳ１、ＴＲ１、ＴＺ１に分割され、選択行Ｌ２では期間ＴＳ２、ＴＲ２、ＴＺ２に分割され、選択行Ｌ３では期間ＴＳ３、ＴＲ３、ＴＺ３に分割される。なお、期間ＴＳ１〜ＴＳ３では電子シャッタ状態が設定され、期間ＴＲ１〜ＴＲ３では読み出し状態が設定され、期間ＴＺ１〜ＴＺ３では検出ノードを垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭから電気的に切り離す処理が行われる。
【００２５】
そして、行選択値ＤＥＣが１に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−１において行選択値ＤＥＣと行番号１とが一致し、比較器１−１の出力が立ち上がる。このため、レジスタ２−１の出力が立ち上がり、行選択信号ＶＳＥＬ_１が立ち上がることで期間ＴＳ１に移行する。
【００２６】
そして、期間ＴＳ１において、リセット指示信号ＰＤＲＥＳＥＴとしてＥＳリセットパルスが図３のリセット用ＡＮＤ回路３−１−１〜３−１−Ｎに入力され、読み出し指示信号ＰＤＲＥＡＤとしてＥＳリードパルスが図３のリード用ＡＮＤ回路３−２−１〜３−２−Ｎに入力されると、行選択信号ＶＳＥＬ_１にて選択されたリセット用ＡＮＤ回路３−１−１およびリード用ＡＮＤ回路３−２−１の出力が立ち上がる。この結果、選択行Ｌ１のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１が印加されるとともに、選択行Ｌ１の読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_１が印加される。この結果、選択行Ｌ１のリセットトランジスタＴｂおよび読み出しトランジスタＴａがオンし、選択行Ｌ１のフォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤを介して電源電位ＶＤＤに排出される。
【００２７】
次に、期間ＴＳ１において、リセット指示信号ＰＤＲＥＳＥＴとしてゼロセットパルスが図３のリセット用ＡＮＤ回路３−１−１〜３−１−Ｎに入力されると、行選択信号ＶＳＥＬ_１にて選択されたリセット用ＡＮＤ回路３−１−１の出力が立ち上がる。この結果、選択行Ｌ１のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１が印加される。この時、電源電位ＶＤＤがグランド電位に一旦落とされる。この結果、選択行Ｌ１のリセットトランジスタＴｂを介してフローティングディフュージョンＦＤの電位がグランド電位に設定されることで、増幅トランジスタＴｃがオフされる。
【００２８】
次に、ラッチリセット信号ＬＴＣＨ_ＲＳＴが立ち下がると、レジスタ２−１〜２−Ｎの出力がリセットされる。この結果、レジスタ２−１の出力が立ち下がり、行選択信号ＶＳＥＬ_１が立ち下がることで期間ＴＳ１が終了する。
【００２９】
次に、行選択値ＤＥＣが１に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−１において行選択値ＤＥＣと行番号１とが一致し、比較器１−１の出力が立ち上がる。このため、レジスタ２−１の出力が立ち上がり、行選択信号ＶＳＥＬ_１が立ち上がることで期間ＴＲ１に移行する。
【００３０】
そして、期間ＴＲ１において、リセット指示信号ＰＤＲＥＳＥＴとしてＲＯリセットパルスが図３のリセット用ＡＮＤ回路３−１−１〜３−１−Ｎに入力されると、行選択信号ＶＳＥＬ_１にて選択されたリセット用ＡＮＤ回路３−１−１の出力が立ち上がる。この結果、選択行Ｌ１のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１が印加される。この結果、選択行Ｌ１のリセットトランジスタＴｂがオンし、フローティングディフュージョンＦＤの電位が電源電位ＶＤＤに設定される。そして、その時のリセットレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送され保持される。
【００３１】
次に、期間ＴＲ１において、読み出し指示信号ＰＤＲＥＡＤとしてＲＯリードパルスが図３のリード用ＡＮＤ回路３−２−１〜３−２−Ｎに入力されると、行選択信号ＶＳＥＬ_１にて選択されたリード用ＡＮＤ回路３−２−１の出力が立ち上がる。この結果、選択行Ｌ１の読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_１が印加される。この結果、選択行Ｌ１の読み出しトランジスタＴａがオンし、選択行Ｌ１のフォトダイオードＰＤに蓄積された電荷が読み出しトランジスタＴａを介してフローティングディフュージョンＦＤに転送される。そして、その時の読み出しレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送される。
【００３２】
次に、ラッチリセット信号ＬＴＣＨ_ＲＳＴが立ち下がると、レジスタ２−１〜２−Ｎの出力がリセットされる。この結果、レジスタ２−１の出力が立ち下がり、行選択信号ＶＳＥＬ_１が立ち下がることで期間ＴＲ１が終了する。
【００３３】
次に、行選択値ＤＥＣが２に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−２において行選択値ＤＥＣと行番号２とが一致し、比較器１−２の出力が立ち上がる。このため、レジスタ２−２の出力が立ち上がり、行選択信号ＶＳＥＬ_２が立ち上がることで期間ＴＳ２に移行する。
【００３４】
そして、期間ＴＳ２において、リセット指示信号ＰＤＲＥＳＥＴとしてＥＳリセットパルスが図３のリセット用ＡＮＤ回路３−１−１〜３−１−Ｎに入力され、読み出し指示信号ＰＤＲＥＡＤとしてＥＳリードパルスが図３のリード用ＡＮＤ回路３−２−１〜３−２−Ｎに入力されると、行選択信号ＶＳＥＬ_２にて選択されたリセット用ＡＮＤ回路３−１−２およびリード用ＡＮＤ回路３−２−２の出力が立ち上がる。この結果、選択行Ｌ２のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_２が印加されるとともに、選択行Ｌ２の読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_２が印加される。この結果、選択行Ｌ２のリセットトランジスタＴｂおよび読み出しトランジスタＴａがオンし、選択行Ｌ２のフォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤを介して電源電位ＶＤＤに排出される。
次に、期間ＴＳ２において、行選択値ＤＥＣが１に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−１において行選択値ＤＥＣと行番号１とが一致し、比較器１−１の出力が立ち上がる。このため、レジスタ２−１の出力が立ち上がり、行選択信号ＶＳＥＬ_１が立ち上がることで選択行Ｌ１では期間ＴＺ１に移行する。
【００３５】
次に、選択行Ｌ１の期間ＴＺ１および選択行Ｌ２の期間ＴＳ２において、リセット指示信号ＰＤＲＥＳＥＴとしてゼロセットパルスが図３のリセット用ＡＮＤ回路３−１−１〜３−１−Ｎに入力されると、行選択信号ＶＳＥＬ_１、ＶＳＥＬ_２にてそれぞれ選択されたリセット用ＡＮＤ回路３−１−１、３−１−２の出力が立ち上がる。この結果、選択行Ｌ１、Ｌ２のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１、ＲＥＳＥＴ_２がそれぞれ印加される。この時、電源電位ＶＤＤがグランド電位に一旦落とされる。この結果、選択行Ｌ１、Ｌ２のリセットトランジスタＴｂを介してフローティングディフュージョンＦＤの電位がグランド電位に設定されることで、増幅トランジスタＴｃがオフされる。
【００３６】
次に、ラッチリセット信号ＬＴＣＨ_ＲＳＴが立ち下がると、レジスタ２−１〜２−Ｎの出力がリセットされる。この結果、レジスタ２−１、２−２の出力が立ち下がり、行選択信号ＶＳＥＬ_１、ＶＳＥＬ_２が立ち下がることで期間ＴＺ１、ＴＳ２が終了する。
【００３７】
次に、行選択値ＤＥＣが２に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−２において行選択値ＤＥＣと行番号２とが一致し、比較器１−２の出力が立ち上がる。このため、レジスタ２−２の出力が立ち上がり、行選択信号ＶＳＥＬ_２が立ち上がることで期間ＴＲ２に移行する。
【００３８】
そして、期間ＴＲ２において、リセット指示信号ＰＤＲＥＳＥＴとしてＲＯリセットパルスが図３のリセット用ＡＮＤ回路３−１−１〜３−１−Ｎに入力されると、行選択信号ＶＳＥＬ_２にて選択されたリセット用ＡＮＤ回路３−１−２の出力が立ち上がる。この結果、選択行Ｌ２のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_２が印加される。この結果、選択行Ｌ２のリセットトランジスタＴｂがオンし、フローティングディフュージョンＦＤの電位が電源電位ＶＤＤに設定される。そして、その時のリセットレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送され保持される。
【００３９】
次に、期間ＴＲ２において、読み出し指示信号ＰＤＲＥＡＤとしてＲＯリードパルスが図３のリード用ＡＮＤ回路３−２−１〜３−２−Ｎに入力されると、行選択信号ＶＳＥＬ_２にて選択されたリード用ＡＮＤ回路３−２−２の出力が立ち上がる。この結果、選択行Ｌ２の読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_１が印加される。この結果、選択行Ｌ２の読み出しトランジスタＴａがオンし、選択行Ｌ２のフォトダイオードＰＤに蓄積された電荷が読み出しトランジスタＴａを介してフローティングディフュージョンＦＤに転送される。そして、その時の読み出しレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送される。
【００４０】
次に、ラッチリセット信号ＬＴＣＨ_ＲＳＴが立ち下がると、レジスタ２−１〜２−Ｎの出力がリセットされる。この結果、レジスタ２−２の出力が立ち下がり、行選択信号ＶＳＥＬ_２が立ち下がることで期間ＴＲ２が終了する。
【００４１】
次に、行選択値ＤＥＣが３に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−３において行選択値ＤＥＣと行番号３とが一致し、比較器１−３の出力が立ち上がる。このため、レジスタ２−３の出力が立ち上がり、行選択信号ＶＳＥＬ_３が立ち上がることで期間ＴＳ３に移行する。
【００４２】
そして、期間ＴＳ３において、リセット指示信号ＰＤＲＥＳＥＴとしてＥＳリセットパルスが図３のリセット用ＡＮＤ回路３−１−１〜３−１−Ｎに入力され、読み出し指示信号ＰＤＲＥＡＤとしてＥＳリードパルスが図３のリード用ＡＮＤ回路３−２−１〜３−２−Ｎに入力されると、行選択信号ＶＳＥＬ_３にて選択されたリセット用ＡＮＤ回路３−１−３およびリード用ＡＮＤ回路３−２−３の出力が立ち上がる。この結果、選択行Ｌ３のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_３が印加されるとともに、選択行Ｌ３の読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_３が印加される。この結果、選択行Ｌ３のリセットトランジスタＴｂおよび読み出しトランジスタＴａがオンし、選択行Ｌ３のフォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤを介して電源電位ＶＤＤに排出される。
次に、期間ＴＳ３において、行選択値ＤＥＣが２に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−２において行選択値ＤＥＣと行番号２とが一致し、比較器１−２の出力が立ち上がる。このため、レジスタ２−２の出力が立ち上がり、行選択信号ＶＳＥＬ_２が立ち上がることで選択行Ｌ２では期間ＴＺ２に移行する。
【００４３】
次に、選択行Ｌ２の期間ＴＺ２および選択行Ｌ３の期間ＴＳ３において、リセット指示信号ＰＤＲＥＳＥＴとしてゼロセットパルスが図３のリセット用ＡＮＤ回路３−１−１〜３−１−Ｎに入力されると、行選択信号ＶＳＥＬ_２、ＶＳＥＬ_３にてそれぞれ選択されたリセット用ＡＮＤ回路３−１−２、３−１−３の出力が立ち上がる。この結果、選択行Ｌ２、Ｌ３のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_２、ＲＥＳＥＴ_３がそれぞれ印加される。この時、電源電位ＶＤＤがグランド電位に一旦落とされる。この結果、選択行Ｌ２、Ｌ３のリセットトランジスタＴｂを介してフローティングディフュージョンＦＤの電位がグランド電位に設定されることで、増幅トランジスタＴｃがオフされる。
【００４４】
次に、ラッチリセット信号ＬＴＣＨ_ＲＳＴが立ち下がると、レジスタ２−１〜２−Ｎの出力がリセットされる。この結果、レジスタ２−２、２−３の出力が立ち下がり、行選択信号ＶＳＥＬ_２、ＶＳＥＬ_３が立ち下がることで期間ＴＺ２、ＴＳ３が終了する。選択行３以降について、選択行２の動作と同様に繰り返すことができる。
【００４５】
ここで、例えば、選択行２において、期間ＴＳ２、ＴＲ２を互いに分割することにより、期間ＴＳ２の終了後にラッチリセット信号ＬＴＣＨ_ＲＳＴをレジスタ２−２に入力することができる。このため、期間ＴＲ２に移行する前に期間ＴＺ１を終了させるために、ラッチリセット信号ＬＴＣＨ_ＲＳＴをレジスタ２−１に入力する必要がある場合においても、レジスタ２−１、２−２間においてラッチリセット信号ＬＴＣＨ_ＲＳＴを共有することができる。
【００４６】
また、例えば、選択行２において、期間ＴＲ２、ＴＺ２を互いに分割することにより、期間ＴＲ２の終了後にラッチリセット信号ＬＴＣＨ_ＲＳＴをレジスタ２−２に入力することができる。このため、期間ＴＳ３に移行する前に期間ＴＲ２を終了させるために、ラッチリセット信号ＬＴＣＨ_ＲＳＴをレジスタ２−２に入力する必要がある場合においても、レジスタ２−２、２−３間においてラッチリセット信号ＬＴＣＨ_ＲＳＴを共有することができる。
【００４７】
この結果、電子シャッタ動作用と読み出し動作用とでラッチリセット信号ＬＴＣＨ_ＲＳＴを別個に設ける必要がなくなり、垂直選択回路１７およびパルスセレクタ回路１８において電子シャッタ動作用と読み出し動作用とで別個に回路を構成する必要がなくなることから、回路規模を低減することができる。
【００４８】
なお、上述した実施形態では、行番号１〜Ｎを順次選択させる方法について説明したが、垂直方向における一端部または他端部を読み飛ばし、一部の領域のみを切り出すようにしてもよいし、読み出し順序を反転させるようにしてもよいし、任意の順序で読み出しを行わせるようにしてもよい。また、垂直方向における行番号１〜Ｎを間引きして選択させるようにしてもよいし、その際に複数行の信号を平均させるようにしてもよい。
【００４９】
図５は、図１の固体撮像装置の動作のその他の例を示すタイミングチャートである。
図５において、例えば、選択行Ｌ１では期間ＴＳ１、ＴＲ１、ＴＺ１に分割され、選択行Ｌ２では期間ＴＳ２、ＴＲ２、ＴＺ２に分割され、選択行Ｌ３では期間ＴＳ３´´、ＴＲ３´´、ＴＺ３´´に分割され、選択行Ｌ４では期間ＴＳ４、ＴＲ４、ＴＺ４に分割され、選択行Ｌ５では期間ＴＳ５、ＴＲ５、ＴＺ５に分割され、選択行Ｌ６では期間ＴＳ６、ＴＲ６、ＴＺ６に分割され、選択行Ｌ７では期間ＴＳ７、ＴＲ７、ＴＺ７に分割され、選択行Ｌ８では期間ＴＳ８、ＴＲ８、ＴＺ８に分割される。なお、期間ＴＳ１、ＴＳ２、ＴＳ３´´、ＴＳ４〜ＴＳ８では電子シャッタ状態が設定され、期間ＴＲ１、ＴＲ２、ＴＲ３´´、ＴＲ４〜ＴＲ８では読み出し状態が設定され、期間ＴＺ１、ＴＺ２、ＴＺ３´´、ＴＺ４〜ＴＺ８では読み出し状態の経過後に検出ノードを垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭから電気的に切り離す処理が行われる。
【００５０】
ここで、この動作では、垂直方向において２行ずつ間引きして読み出しが行われ、奇数行における隣接行が２行ずつ平均されるとともに、偶数行における隣接行が２行ずつ平均される。
【００５１】
例えば、期間ＴＳ１、ＴＲ１、ＴＺ１にそれぞれ重複するように期間ＴＳ３´´、ＴＲ３´´、ＴＺ３´´が設定され、期間ＴＳ２、ＴＲ２、ＴＺ２にそれぞれ重複するように期間ＴＳ４、ＴＲ４、ＴＺ４が設定される。また、期間ＴＳ５、ＴＲ５、ＴＺ５にそれぞれ重複するように期間ＴＳ７、ＴＲ７、ＴＺ７が設定され、期間ＴＳ６、ＴＲ６、ＴＺ６にそれぞれ重複するように期間ＴＳ８、ＴＲ８、ＴＺ８が設定される。
【００５２】
これにより、垂直選択回路１７およびパルスセレクタ回路１８において電子シャッタ動作用と読み出し動作用とで回路を共有した場合においても、垂直方向において間引きして読み出しを行わせたり、その際に複数行の信号を平均させたりすることができる。
【００５３】
（第２実施形態）
図６は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図６において、この固体撮像装置では、図１の固体撮像装置の画素アレイ部１１、パルスセレクタ回路１８およびタイミングジェネレータ回路１９の代わりに画素アレイ部１１´、パルスセレクタ回路１８´およびタイミングジェネレータ回路１９´が設けられている。
【００５４】
画素アレイ部１１´には、画素１２の代わりに画素１２´が設けられている。また、画素アレイ部１１´には、図１の水平制御線ＨＬＩＮ１〜ＨＬＩＮＮの代わりに水平制御線ＨＬＩＮ１´〜ＨＬＩＮＮ´が設けられている。なお、各水平制御線ＨＬＩＮ１´〜ＨＬＩＮＮ´は、リセット信号ＲＥＳＥＴ_１〜ＲＥＳＥＴ_Ｎ、読み出し信号ＲＥＡＤ_１〜ＲＥＡＤ_Ｎおよびアドレス信号ＡＤＲ_１〜ＡＤＲ_Ｎをロウごとに画素１２´に伝送することができる。
【００５５】
画素１２´には、行選択トランジスタＴｄが画素１２に追加されている。Ｎ行目の画素１２´の行選択トランジスタＴｄのゲートにはアドレス信号ＡＤＲ_Ｎが入力され、行選択トランジスタＴｄのドレインは電源電位ＶＤＤに接続され、行選択トランジスタＴｄのソースは増幅トランジスタＴｃのドレインに接続されている。
【００５６】
そして、垂直選択回路１７において、電子シャッタ状態を設定する期間ＴＳ´と、読み出し状態を設定する期間ＴＲ´とが、各選択行Ｌ１〜ＬＮごとに分割される。そして、各期間ＴＳ´、ＴＲ´において、各選択行Ｌ１〜ＬＮに応じて行選択信号ＶＳＥＬ_１〜ＶＳＥＬ_Ｎが垂直選択回路１７からパルスセレクタ回路１８´に出力される。
【００５７】
そして、パルスセレクタ回路１８´において、期間ＴＳ´では、各選択行Ｌ１〜ＬＮに応じてリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１〜ＲＥＳＥＴ_Ｎが印加されるとともに、読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_１〜ＲＥＡＤ_Ｎが印加される。この結果、リセットトランジスタＴｂおよび読み出しトランジスタＴａがオンし、フォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤを介して電源電位ＶＤＤに排出される。
【００５８】
期間ＴＲ´では、各選択行Ｌ１〜ＬＮに応じてリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１〜ＲＥＳＥＴ_Ｎが印加される。この結果、リセットトランジスタＴｂがオンし、リセットトランジスタＴｂを介してフローティングディフュージョンＦＤの電位が電源電位ＶＤＤに設定される。そして、選択行Ｌ１〜ＬＮに応じて行選択トランジスタＴｄにアドレス信号ＡＤＲ_１〜ＡＤＲ_Ｎが印加されると、その時のリセットレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送され保持される。
【００５９】
また、期間ＴＲ´では、各選択行Ｌ１〜ＬＮに応じて行選択トランジスタＴｄにアドレス信号ＡＤＲ_１〜ＡＤＲ_Ｎが印加された状態で、読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_１〜ＲＥＡＤ_Ｎが印加される。この結果、行選択トランジスタＴｄがオンした状態で、読み出しトランジスタＴａがオンし、フォトダイオードＰＤに蓄積されていた電荷が読み出しトランジスタＴａを介してフローティングディフュージョンＦＤに転送される。そして、その時の読み出しレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送される。
【００６０】
そして、アナログ／デジタル変換回路１３において、各画素１２´の信号からリセットレベルおよび読み出しレベルがサンプリングされ、リセットレベルおよび読み出しレベルとの差分がとられることで各画素１２´の信号成分がＣＤＳにてデジタル化され、ラインメモリ１５を介して出力信号ＳＯとして出力される。
【００６１】
ここで、電子シャッタ状態を設定する期間ＴＳ´と、読み出し状態を設定する期間ＴＲ´とを時分割多重することにより、垂直選択回路１７およびパルスセレクタ回路１８´において電子シャッタ動作用と読み出し動作用とで回路を共有化することができる。このため、行選択トランジスタＴｄが画素１２´に設けられている場合においても、垂直選択回路１７およびパルスセレクタ回路１８´において電子シャッタ動作用と読み出し動作用とで別個に回路を構成する必要がなくなり、回路規模を低減することができる。
【００６２】
図７は、図６のパルスセレクタ回路の構成例を示す回路図である。
図７において、パルスセレクタ回路１８´には、リセット用ＡＮＤ回路４−１−１〜４−１−Ｎ、リード用ＡＮＤ回路４−２−１〜４−２−Ｎおよびアドレス用ＡＮＤ回路４−３−１〜４−３−Ｎが行ごとに設けられている。ここで、各リセット用ＡＮＤ回路４−１−１〜４−１−Ｎ、各リード用ＡＮＤ回路４−２−１〜４−２−Ｎおよび各アドレス用ＡＮＤ回路４−３−１〜４−３−Ｎは、電子シャッタ状態および読み出し状態においてそれぞれ共用される。
【００６３】
そして、リセット用ＡＮＤ回路４−１−１〜４−１−Ｎ、リード用ＡＮＤ回路４−２−１〜４−２−Ｎおよびアドレス用ＡＮＤ回路４−３−１〜４−３−Ｎの第１入力端子には行選択信号ＶＳＥＬ_１〜ＶＳＥＬ_Ｎがそれぞれ出力され、リセット用ＡＮＤ回路４−１−１〜４−１−Ｎの第２入力端子にはリセット指示信号ＰＤＲＥＳＥＴが入力され、リード用ＡＮＤ回路４−２−１〜４−２−Ｎの第２入力端子には読み出し指示信号ＰＤＲＥＡＤが入力され、アドレス用ＡＮＤ回路４−３−１〜４−３−Ｎの第２入力端子には行選択指示信号ＲＯＡＤＲが入力される。
【００６４】
リセット用ＡＮＤ回路４−１−１〜４−１−Ｎからはリセット信号ＲＥＳＥＴ_１〜ＲＥＳＥＴ_Ｎがそれぞれ出力され、リード用ＡＮＤ回路４−２−１〜４−２−Ｎからは読み出し信号ＲＥＡＤ_１〜ＲＥＡＤ_Ｎがそれぞれ出力され、アドレス用ＡＮＤ回路４−３−１〜４−３−Ｎからはアドレス信号ＡＤＲ_１〜ＡＤＲ_Ｎがそれぞれ出力される。
【００６５】
なお、リセット指示信号ＰＤＲＥＳＥＴ、読み出し指示信号ＰＤＲＥＡＤおよび行選択指示信号ＲＯＡＤＲは、タイミングジェネレータ回路１９´から受けることができる。
【００６６】
図８は、図６の固体撮像装置の動作の一例を示すタイミングチャートである。
図８において、例えば、選択行Ｌ１では期間ＴＳ１´、ＴＲ１´に分割され、選択行Ｌ２では期間ＴＳ２´、ＴＲ２´に分割され、選択行Ｌ３では期間ＴＳ３´、ＴＲ３´に分割され、選択行Ｌ４では期間ＴＳ４´、ＴＲ４´に分割される。なお、期間ＴＳ１´〜ＴＳ４´では電子シャッタ状態が設定され、期間ＴＲ１´〜ＴＲ４´では読み出し状態が設定される。
【００６７】
そして、行選択値ＤＥＣが１に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−１において行選択値ＤＥＣと行番号１とが一致し、比較器１−１の出力が立ち上がる。このため、レジスタ２−１の出力が立ち上がり、行選択信号ＶＳＥＬ_１が立ち上がることで期間ＴＳ１´に移行する。
【００６８】
そして、期間ＴＳ１´において、リセット指示信号ＰＤＲＥＳＥＴとしてＥＳリセットパルスが図７のリセット用ＡＮＤ回路４−１−１〜４−１−Ｎに入力され、読み出し指示信号ＰＤＲＥＡＤとしてＥＳリードパルスが図７のリード用ＡＮＤ回路４−２−１〜４−２−Ｎに入力されると、行選択信号ＶＳＥＬ_１にて選択されたリセット用ＡＮＤ回路４−１−１およびリード用ＡＮＤ回路４−２−１の出力が立ち上がる。この結果、選択行Ｌ１のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１が印加されるとともに、選択行Ｌ１の読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_１が印加される。この結果、選択行Ｌ１のリセットトランジスタＴｂおよび読み出しトランジスタＴａがオンし、選択行Ｌ１のフォトダイオードＰＤに蓄積された電荷がフローティングディフュージョンＦＤを介して電源電位ＶＤＤに排出される。
【００６９】
次に、ラッチリセット信号ＬＴＣＨ_ＲＳＴが立ち下がると、レジスタ２−１〜２−Ｎの出力がリセットされる。この結果、レジスタ２−１の出力が立ち下がり、行選択信号ＶＳＥＬ_１が立ち下がることで期間ＴＳ１´が終了する。
【００７０】
次に、行選択値ＤＥＣが１に設定された状態でラッチイネーブル信号ＬＴＣＨ_ＥＮが立ち上がると、図２の比較器１−１〜１−Ｎにて行選択値ＤＥＣと行番号１〜Ｎとが比較される。この結果、比較器１−１において行選択値ＤＥＣと行番号１とが一致し、比較器１−１の出力が立ち上がる。このため、レジスタ２−１の出力が立ち上がり、行選択信号ＶＳＥＬ_１が立ち上がることで期間ＴＲ１´に移行する。
【００７１】
そして、期間ＴＲ１´において、リセット指示信号ＰＤＲＥＳＥＴとしてＲＯリセットパルスが図７のリセット用ＡＮＤ回路４−１−１〜４−１−Ｎに入力されると、行選択信号ＶＳＥＬ_１にて選択されたリセット用ＡＮＤ回路４−１−１の出力が立ち上がる。この結果、選択行Ｌ１のリセットトランジスタＴｂにリセット信号ＲＥＳＥＴ_１が印加される。この結果、選択行Ｌ１のリセットトランジスタＴｂがオンし、フローティングディフュージョンＦＤの電位が電源電位ＶＤＤに設定される。
【００７２】
次に、期間ＴＲ１´において、行選択指示信号ＲＯＡＤＲとしてＲＯアドレスパルスが図７のアドレス用ＡＮＤ回路４−３−１〜４−３−Ｎに入力されると、行選択信号ＶＳＥＬ_１にて選択されたアドレス用ＡＮＤ回路４−３−１の出力が立ち上がる。この結果、選択行Ｌ１の行選択トランジスタＴｄにアドレス信号ＡＤＲ_１が印加される。この結果、選択行Ｌ１の行選択トランジスタＴｄがオンし、その時のリセットレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送され保持される。
【００７３】
次に、選択行Ｌ１の行選択トランジスタＴｄにアドレス信号ＡＤＲ_１が印加された状態で、読み出し指示信号ＰＤＲＥＡＤとしてＲＯリードパルスが図７のリード用ＡＮＤ回路４−２−１〜４−２−Ｎに入力されると、行選択信号ＶＳＥＬ_１にて選択されたリード用ＡＮＤ回路４−２−１の出力が立ち上がる。この結果、選択行Ｌ１の読み出しトランジスタＴａに読み出し信号ＲＥＡＤ_１が印加される。この結果、選択行Ｌ１の読み出しトランジスタＴａがオンし、選択行Ｌ１のフォトダイオードＰＤに蓄積された電荷が読み出しトランジスタＴａを介してフローティングディフュージョンＦＤに転送される。そして、その時の読み出しレベルが増幅トランジスタＴｃを介して垂直信号線ＶＬＩＮ１〜ＶＬＩＮＭに読み出され、アナログ／デジタル変換回路１３に伝送される。
【００７４】
次に、ラッチリセット信号ＬＴＣＨ_ＲＳＴが立ち下がると、レジスタ２−１〜２−Ｎの出力がリセットされる。この結果、レジスタ２−１の出力が立ち下がり、行選択信号ＶＳＥＬ_１が立ち下がることで期間ＴＲ１´が終了する。選択行２以降について、選択行２の動作と同様に繰り返すことができる。
【００７５】
なお、図８の実施形態では、行番号１〜Ｎを順次選択させる方法について説明したが、垂直方向における一端部または他端部を読み飛ばし、一部の領域のみを切り出すようにしてもよいし、読み出し順序を反転させるようにしてもよいし、任意の順序で読み出しを行わせるようにしてもよい。また、垂直方向における行番号１〜Ｎを間引きして選択させるようにしてもよいし、その際に複数行の信号を平均させるようにしてもよい。
【００７６】
ここで、電子シャッタ状態を設定する期間ＴＳ１´〜ＴＳ４´と、読み出し状態を設定する期間ＴＲ１´〜ＴＲ４´とを選択行Ｌ１〜Ｌ４ごとに時分割多重することにより、垂直選択回路１７およびパルスセレクタ回路１８´において電子シャッタ動作用と読み出し動作用とで回路を共有化した場合においても、画素平均読み出しを行わせることができる。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１１、１１´  画素アレイ部、１２、１２´  画素、１３  アナログ／デジタル変換回路、１４  ラッチ回路、１５  ラインメモリ、１６  水平シフトレジスタ回路、１７  垂直選択回路、１８、１８´  パルスセレクタ回路、１９、１９´  タイミングジェネレータ回路、Ｔａ  読み出しトランジスタ、Ｔｂ  リセットトランジスタ、Ｔｃ  増幅トランジスタ、Ｔｄ  行選択トランジスタ、ＰＤ  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｇ  電流源、ＶＬＩＮ１〜ＶＬＩＮＭ  垂直信号線、ＨＬＩＮ１〜ＨＬＩＮＮ、ＨＬＩＮ１´〜ＨＬＩＮＮ´  水平制御線、１−１〜１−Ｎ  比較器、２−１〜２−Ｎ  レジスタ、３−１−１〜３−１−Ｎ、４−１−１〜４−１−Ｎ  リセット用ＡＮＤ回路、３−２−１〜３−２−Ｎ、４−２−１〜４−２−Ｎ  リード用ＡＮＤ回路、４−３−１〜４−３−Ｎ  アドレス用ＡＮＤ回路
【図１】
0005703132.tif 000002
【図２】
0005703132.tif 000003
【図３】
0005703132.tif 000004
【図４】
0005703132.tif 000005
【図５】
0005703132.tif 000006
【図６】
0005703132.tif 000007
【図７】
0005703132.tif 000008
【図８】
0005703132.tif 000009