(57)【特許請求の範囲】
【請求項１】
半導体基板上にドープト層を設けるステップと、
前記ドープト層上に第１の半導体層を設けるステップと、
前記第１の半導体層上に埋込み酸化物層を設けるステップと、
前記埋込み酸化物層上に第２の半導体層を設けるステップと、
を備えた、ウェーハを製造するための方法であって、
前記ウェーハが、前記第１の半導体層と、ドナー基板上に形成された前記第２の半導体層とを前記埋込み酸化物層を介して貼り合わせ、かつ、前記ドナー基板を切り離すことによって得られる、方法。
【請求項２】
前記ドープト層および前記第１の半導体層が、前記半導体基板上において成長させられる請求項１に記載の方法。
【請求項３】
前記第２の半導体層が、ドナー基板上において成長させられる、請求項１又は２に記載の方法。
【請求項４】
前記埋込み酸化物が、前記第１の半導体層上に形成される、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記ドープト層が、前記半導体基板上において成長させられたエピタキシャルドープト層であり、
前記第１の半導体層が、前記ドープト層上において成長させられたエピタキシャル層であり、
前記埋込み酸化物層上に前記第２の半導体層を設ける前記ステップが、
前記ドナー基板上に前記第２の半導体層を成長させてドナーウェーハを得る工程と、
前記ドナー基板上に成長させられた前記第２の半導体層上に第１の中間埋込み層を形成する工程と、
前記ドープト層上に成長させられた前記第１の半導体層上に第２の中間埋込み層を形成する工程と、
前記ドナーウェーハを、前記第１の中間埋込み層及び前記第２の中間埋込み層を介して、前記ドープト層上に成長させられた前記第１の半導体層に貼り合わせる工程であって、前記第１の中間埋込み層及び前記第２の中間埋込み層が前記埋込み酸化物層を形成する、工程と、
前記ドナー基板を切り離す工程と、
を備えた、請求項１〜３のいずれか一項に記載の方法。
【請求項６】
前記第１の半導体層の少なくともある領域をｎ型ドーパントまたはｐ型ドーパントによってドーピングするステップをさらに備えた、請求項１〜５のいずれか一項に記載の方法。
【請求項７】
請求項１〜６のいずれか一項に記載の方法によって得られた前記ウェーハを準備するステップと、
前記ウェーハの第１の領域に混載ＤＲＡＭデバイスを形成するステップと、
前記第１の領域とは異なる前記ウェーハの第２の領域にバックバイアストランジスタを形成するステップと、
を備えた、半導体デバイスを製造するための方法。
【請求項８】
前記ウェーハの前記第１の領域に前記混載ＤＲＡＭデバイスを形成する前記ステップが、前記第２の半導体層から少なくともある程度だけ前記ドープト層の内部まで延びたキャパシタトレンチを形成する工程を備え、
シャロー・トレンチ・アイソレータによって前記第１の領域から分離された前記ウェーハの前記第２の領域に前記バックバイアストランジスタを形成する前記ステップが、前記第１の半導体層にバックバイアス領域を形成する工程を備えた、
請求項７に記載の半導体デバイスを製造するための方法。
【請求項９】
前記第１の半導体層に前記バックバイアス領域を形成する前記ステップが、すでに準備された前記ウェーハに含まれる前記第１の半導体層の少なくとも一部分にｎ型ドーパントまたはｐ型ドーパントをドーピングする工程を備えた、請求項８に記載の半導体デバイスを製造するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、完全空乏型ＣＭＯＳデバイスに関し、より詳細には、混載ＤＲＡＭデバイス（ｅｍｂｅｄｄｅｄ  ＤＲＡＭ  ｄｅｖｉｃｅ）および同一基板上に共集積化されたバックバイアス可能な完全空乏型ＳＯＩトランジスタを製造するためのウェーハに関し、このウェーハは、真性半導体層を備える。
【背景技術】
【０００２】
半導体・オン・インシュレータ（ＳｅＯＩ）半導体デバイス、とりわけ、シリコン・オン・インシュレータ（ＳＯＩ）半導体デバイスは、現在および将来の半導体製造において、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）技術に関連して、関心が高まりつつある。
【０００３】
混載ＤＲＡＭデバイスは、一般的なＳＲＡＭと比較すれば、実装密度を相当に増大させることができるので、高性能ＣＭＯＳエレクトロニクスにとっては、益々、重要なものとなりつつある。この高集積度に加えて、外部ＳＲＡＭ／ＤＲＡＭアーキテクチャーと比較すれば、より小さい雑音と消費電力およびより広い帯域幅を達成することができる。さらにまた、プレーナ完全空乏型ＳＯＩトランジスタは、トランジスタデバイスのスケーリングに関して、費用対効果の高いアプローチを意味する。プレーナ完全空乏型ＳＯＩトランジスタは、好都合には、しきい値電圧を調節して漏れ電力を減少させおよび／または性能を向上させるために、バックバイアスすることを可能にする。バックバイアスによって、Ｖｔを動的に変化させることができる。最適なバックバイアスの恩恵を得るには、例えば、５ｎｍ〜５０ｎｍの範囲に存在する厚さを備えた比較的に薄い埋込み酸化物（ＢＯＸ）層が必要である。
【０００４】
ハンドル基板においてＢＯＸの真下に形成されかつ典型的には数ミクロンのＤＲＡＭキャパシタトレンチ全体を含むほどにかなり厚いプレドープト（ｐｒｅ−ｄｏｐｅｄ）ｎ層を備えたウェーハに基づいて混載ＤＲＡＭを製造することが知られている。例えば、１０１９ｃｍ−３の濃度を備えたリンｎ＋層が、キャパシタ・ボトム・プレートの役割をなしてもよい。このｎ＋層は、ｅＤＲＡＭのスケーリングの観点においてきわめて重要なものである。しかしながら、バックバイアスされたプレーナ完全空乏型またはプレーナ部分空乏型のＳＯＩトランジスタが混載ＤＲＡＭとともに集積化される場合、問題が発生する。なぜなら、プレドープトｎ＋層は、バックバイアス構造を製造するのを著しく妨害するからである。バックバイアス領域は、それらのバックバイアス領域を大きな漏れ電流を伴うことなく異なる電圧にバイアスするために、お互いに電気的に絶縁されなければならない。この絶縁を実現するために、一方のバックバイアス領域から他方のバックバイアス領域への電流経路上に逆バイアス接合を必要とする。典型的には、必要な接合を形成するハンドル基板の上部にＮ層およびＰ層を有し、そして、ＳＴＩ構造によって垂直に切り離され、一方の領域が他方の領域から絶縁される。
【０００５】
そのような多層構造は、可能性として、ｅＤＲＡＭに必要な厚いＮ＋層から開始することによって製造されてもよいが、大きな注入ドーズが、ＳＯＩ層およびＢＯＸ層を介して注入されなければならない。これは、欠陥を生成することがあり、また、ＳＯＩ層をドーピングするので、望ましいものではない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
これに鑑みて、本発明の基本的な課題は、混載ＤＲＡＭとバックバイアストランジスタとを集積化して製造するための方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、ウェーハを製造するための方法が提供され、この方法は、
半導体基板上にドープト層を設ける（例えば、形成する）ステップと、
ドープト層上に第１の半導体層を設ける（例えば、形成する）ステップと、
第１の半導体層上に埋込み酸化物層を設ける（例えば、形成する）ステップと、
埋込み酸化物層上に第２の半導体層を設ける（例えば、形成する）ステップと、
を備える。
【０００８】
また、上述した問題は、ここで提供されるウェーハによって解決され、このウェーハは、
半導体基板と、
半導体基板上に形成されたドープト層と、
半導体基板上に形成された第１の半導体層と、
第１の半導体層上に形成された埋込み酸化物層と、
埋込み酸化物層上に形成された第２の半導体層と、
を備える。
【０００９】
このようにして提供されたウェーハは、しきい値電圧を制御するためにバックバイアスＳＯＩトランジスタを備えたロジック部分とともに集積化された混載ＤＲＡＭを製造するのを容易にする。これまでの技術とは異なり、高濃度にドーピングされた混載ドープト層を設けるのに必要なバックバイアス領域の形成を準備するために、一般的なウェーハを複雑に処理することを必要としない。むしろ、第１の（真性の）半導体層を設けることは、ロジック部分のＳＯＩトランジスタのためのｎ型またはｐ型ドープトバックバイアス領域に変換するのを容易に可能にし、Ｎ型とＰ型との間でバックバイアス領域ドーピング濃度を変化させることによって第１のレベルのＶｔ調整を可能にする。
【００１０】
特定の例によれば、基板は、（多結晶または単結晶）シリコンから作られ、あるいは、（多結晶または単結晶）シリコンを備える。第１の半導体層および第２の半導体層の両方は、シリコンを備えてもよく、あるいは、シリコンからなるものであってもよい。埋込み酸化物層は、ＳｉＯ２化合物を備えてもよい。ドープト層は、例えば、ｎ＋ドープトシリコンであってもよく、例えば、リンドーパントを備えたシリコンであってもよい。そのようなリンドーパントの濃度は、約１０１８ｃｍ−３〜約１０２０ｃｍ−３の範囲に存在してもよく、とりわけ、約１０１９ｃｍ−３である。
【００１１】
ここで提供されるウェーハに含まれる個々の層の厚さに関しては、例えば、次のように選択することが適切である。第１の半導体層の厚さは、１０ｎｍ〜３００ｎｍの範囲に存在してもよく、とりわけ、５０ｎｍ〜１５０ｎｍの範囲に存在してもよい。第２の半導体層の厚さは、５ｎｍ〜１００ｎｍの範囲に存在してもよく、とりわけ、５ｎｍ〜２０ｎｍの範囲に存在してもよい。完全空乏型ＳＯＩトランジスタがウェーハのロジック部分に形成される場合、きわめて薄い第２の半導体層（５ｎｍ〜１５ｎｍ）が設けられてもよい。部分空乏型ＳＯＩトランジスタがウェーハのロジック部分に形成される場合には、いくらかより厚い第２の半導体層（最大でも約１００ｎｍ）が設けられてもよい。埋込み酸化物層の厚さは、５ｎｍ〜２００ｎｍの範囲に存在してもよく、とりわけ、５ｎｍ〜２５ｎｍの範囲に存在してもよく、ドープト層の厚さは、１μｍ〜１０μｍの範囲に存在してもよい。
【００１２】
ある実施形態によれば、ウェーハは、何らかのウェーハ転写プロセス、例えば、Ｓｍａｒｔ  Ｃｕｔ（著作権）プロセスを備えたウェーハ転写プロセスに基づいて製造されてもよい。ドープト層および第１の半導体層は、半導体基板上に成長させられてもよく、第２の半導体層は、ドナー基板上に成長させられてもよく、ウェーハは、埋込み酸化物層を介して第１の半導体層と第２の半導体層とを貼り合わせ、そして、ドナー基板を切り離すことによって得られてもよい。
【００１３】
より詳細には、一例によるウェーハの製造は、半導体基板上にエピタキシャルドープト層を成長させるステップとドープト層上に第１の半導体エピタキシャル層を成長させるステップとを備える。埋込み酸化物層上に第２の半導体層を形成する上述したステップは、ドナー基板上に第２の半導体層を成長させてドナーウェーハを得るステップと、ドナー基板上に成長させられた第２の半導体層上に第１の酸化物層を形成するステップと、および／または、ドープト層上に成長させられた第１のエピタキシャル半導体層上に第２の酸化物層を形成するステップと、ドナーウェーハを、第１の中間埋込み層および／または第２の中間埋込み層を介して、ドープト層上に成長させられた第１の半導体層に貼り合わせる工程であって、第１及び第２の酸化物層が埋込み酸化物層を形成する、工程と、ドナー基板を切り離すステップとを備えてもよい（以下の詳細な説明も参照されたい）。このようにして、半導体層の大きな欠陥を発生させることなく所望のウェーハを確実に形成することができる。
【００１４】
ウェーハを製造するための方法は、第１の半導体層の少なくともある領域をｎ型ドーパントまたはｐ型ドーパントによってドーピングするステップをさらに備えてもよい。例えば、基板上に第１の半導体層を成長させるときにこの第１の半導体層に何らかのプレドーピングを実行してもよい。約１０１８ｃｍ−３の濃度のプレドーピングが、実行されてもよい。混載ＤＲＡＭが、提供されるウェーハに基づいて、バックバイアストランジスタを備えたロジック部分とともに製造される場合、さらなるドーピングが、その後の処理ステップにおいて実行されてもよい。
【００１５】
本発明によるウェーハの上述した例は、ウェーハの第１の領域に混載ＤＲＡＭデバイスを備えかつウェーハの第２の領域にバックバイアストランジスタを備えた半導体デバイスを製造するのに使用することができる。より詳細には、半導体デバイスを製造するための方法が、提供され、この方法は、
上述した例のいずれかによる方法によって得られるウェーハを準備するステップと、
第２の半導体層から少なくともある程度だけドープト層の内部まで延びたキャパシタトレンチを形成することを備えた、ウェーハの第１の領域（ＤＲＡＭ部分）に混載ＤＲＡＭデバイスを形成するステップと、
シャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）によって第１の領域から分離されたウェーハの第２の領域（ロジック部分）にバックバイアストランジスタを形成するステップ、および、第１の半導体層にバックバイアス領域を形成するステップと、
を備える。バックバイアス領域の形成は、とりわけ、上述した例のいずれかに基づいてウェーハの第１の半導体層が設けられた後に、この第１の半導体層をドーピングすることを備えてもよい。
【００１６】
この方法によって、第１の（真性の）半導体層の下方における比較的に高濃度にドーピングされた層の形によるＤＲＡＭのためのキャパシタ・ボトム・プレートおよび第１の（真性の）半導体層に形成されたＳＯＩトランジスタのためのバックバイアス領域の両方を備えた混載ＤＲＡＭデバイスを容易に製造することができる。
【００１７】
さらにまた、ここでは、半導体デバイスが、提供され、この半導体デバイスは、
上述した例のいずれかに基づいて準備されたウェーハを備え、このウェーハ上には、
第２の半導体層から少なくともある程度だけドープト層の内部まで延びたキャパシタトレンチと、第２の半導体層にチャンネル領域を有するコントロールＦＥＴとを備えた混載ＤＲＡＭデバイスと、
第２の半導体層におけるチャンネル領域と、第１の半導体層におけるドープトバックバイアス領域と、ドープトバックバイアス領域をバイアスするためのコンタクトとを備えたバックバイアスＳＯＩトランジスタと、
が集積化される。
【００１８】
ある例によれば、提供される半導体デバイスにおいて、第１の半導体層は、埋込み酸化物層に隣接する上側領域においてドーピングされ、ドープト層に隣接する下側領域においてはドーピングされていない。第１の半導体層の上面領域だけをドーピングすることによって、半導体デバイスのロジック部分に含まれる２つの異なるトランジスタをバックバイアスするために設けられてもよい２つのそれぞれのコンタクト間に存在する下側領域における十分に大きな抵抗が、保証される。
【００１９】
半導体デバイスは、第２の半導体層から少なくともある程度だけドープト層の内部まで延びあるいは半導体基板の内部まで延びるシャロー・トレンチ・アイソレーションによってお互いに分離されかつ混載ＤＲＡＭデバイスからも分離されたいくつかのバックバイアスＳＯＩトランジスタを備えてもよい。コントロールＦＥＴおよびバックバイアストランジスタの両方は、完全空乏型トランジスタデバイスまたは部分空乏型トランジスタデバイスとして提供されてもよい。
【図面の簡単な説明】
【００２０】
【図１】本発明による真性半導体層を備えたウェーハを製造するための方法の例を示す図である。
【図２】図１に示されるウェーハに基づいて製造されたロジック部分のバックバイアスＳＯＩトランジスタとともに集積化された混載ＤＲＡＭデバイスを示す図である。
【発明を実施するための形態】
【００２１】
本発明のさらなる特徴および利点が、図面を参照して説明される。説明において、本発明の好ましい実施形態を説明することを意図した添付の図面が、参照される。そのような実施形態は本発明の範囲全体を表現するものではないことがわかる。
【００２２】
ここで、図１を参照して、本発明に基づいてウェーハを製造する特定の例を説明する。ドナー基板１において、核形成層２が、イオンを注入することによって形成される。イオンの注入は、注入イオンの主濃度を備えた弱体化領域をもたらす。例えば、注入エネルギーは、約５ｋｅＶ〜約２０ｋｅＶの範囲に存在してもよく、また、注入ドーズは、５×１０１６〜１０１７ｉｏｎｓ／ｃｍ２の範囲に存在するように選択されてもよい。シリコン層３が、ドナー基板１上に形成される。その後、酸化物層４が、シリコン層３の上部に形成される。さらなる基板５、例えば、シリコン基板５が、準備される。ドープト層６、例えば、１０１９ｃｍ−３の濃度を有するリンドーパントをドーピングされたシリコン層が、シリコン基板５上に形成される。シリコン層７が、ドープト層６上に形成される。例えば、シリコン層７は、エピタキシーによって成長させられてもよく、ドーパントが、エピタキシャル成長中に添加されてもよい。そして、さらなる酸化物層８が、上部に形成される。
【００２３】
そして、ドナー基板１およびシリコン基板５を備えた構造は、図１の矢印によって示されるように、酸化物層４および８の自由表面をお互いに貼り合わせられる。次に、ドナー基板１と核形成層２とを切り離すために、応力、例えば、熱的および／または機械的な応力が、貼り合わせられた構造に加えられる。このために、Ｓｍａｒｔ  Ｃｕｔ（著作権）プロセスが、使用されてもよい。すなわち、熱処理が、例えば、約５００°Ｃ〜約６００°Ｃの範囲に存在する温度において約３０分から約３時間までの期間にわたって実行される。あるいは、同様にこの技術分野において知られているレーザリフトオフ（ｌａｓｅｒ  ｌｉｆｔ−ｏｆｆ）技術が、ドナー基板１を切り離すのに使用されてもよい。
【００２４】
切り離され、そして、研削および／または化学機械研磨のような表面処理がなされた後、ウェーハは、図１の下側の図面に示されるようなものとなる。シリコン基板５上には、ドープト層６が、配置される。ドープト層６上には、第１の（真性）シリコン層７が配置される。シリコン層７上には、貼り合わせられた酸化物層４および８から得られた埋込み酸化物層９が配置される。埋込み酸化物層９上には、第２のシリコン層３が配置される。ウェーハに含まれる個々の層の典型的な厚さは、次の通りである。ドープト層６は、数μｍ、例えば、２μｍ〜５μｍの厚さを有してもよい。（真性）シリコン層７は、約５０ｎｍの厚さを有してもよい。埋込み酸化物層９は、５ｎｍ〜２５ｎｍの厚さを有してもよく、最上部のシリコン層３は、５ｎｍ〜２０ｎｍの厚さを有してもよい。
【００２５】
図２には、図１に示されるウェーハによって製造されたＤＲＡＭをアドレスするためのロジック部分Ｂに含まれるＳＯＩトランジスタとともに集積化されたＤＲＡＭ部分Ａが示される。図２の左側には、ＤＲＡＭ部分Ａが示され、右側には、ロジック部分Ｂが示される。ＤＲＡＭ部分Ａにおいて、キャパシタ・バック・プレートの役割をなすドープト層６に延びる深いキャパシタトレンチ１０が示される。コントロールＦＥＴ１１が、上部シリコン層３に形成されたチャンネル領域とともにＤＲＡＭ部分Ａに形成される。コントロールＦＥＴ１１は、完全空乏型デバイスまたは部分空乏型デバイスとして実現されてもよい。上部シリコン層３の厚さは、それに応じて選択される。
【００２６】
ＤＲＡＭ部分Ａおよびロジック部分Ｂは、シャロー・トレンチ・アイソレーション１２によってお互いに分離される。同様に、ロジック部分Ｂに形成されたトランジスタ１３は、シャロー・トレンチ・アイソレーション１２によってお互いに分離される。シリコン層７の領域は、トランジスタ１３のためのバックバイアス領域を形成するために、容易にドープト領域に変換することができる。上部シリコン層３に形成されたトランジスタチャンネルに発生させたいＶｔシフトに応じて、例えば、ロジック部分Ｂにおける左側のトランジスタ１３の下方に存在するシリコン層７の領域は、約１０１８ｃｍ−３の濃度でｎ型にドーピングされてもよく、ロジック部分Ｂにおける右側のトランジスタ１３の下方に存在するシリコン層７の領域は、約１０１８ｃｍ−３の濃度でｐ型にドーピングされてもよい。さらにまた、図２は、バックバイアスするためのコンタクト１４を示す。ロジック部分ＢにおけるＮ型バックバイアス領域は、ｎ＋ドープト層６を介してお互いに接続される。２つのバックバイアスコンタクト間における十分に大きな電気的抵抗を保証するために、真性シリコン層７のある部分をドーピングされていない状態またはｐ型にドーピングされた状態に維持することが必要であると考えられる。したがって、真性シリコン層７は、約１００ｎｍ〜約３００ｎｍの厚さを備えてもよい。
【００２７】
シャロー・トレンチ・アイソレータ１２は、ドープト層６の内部にある程度だけ延びるように提供されてもよいことに注意されたい。また、これらのシャロー・トレンチ・アイソレータ１２は、ドープト層６を貫通して基板５の内部に延びるように提供され、それによって、ｎ＋ドープト層６を切り離してもよい。異なる混載ＤＲＡＭブロックが、基板５の内部に達するそのようなシャロー・トレンチ・アイソレータ１２によって分離されてもよい。
【００２８】
これまでに説明されたすべての実施形態は、本発明を限定しようとするものではなく、本発明の特徴および利点を説明する例の役割をなすものである。また、上述した特徴のいくつまたはすべては、異なる方法で組み合わせられてもよいことを理解すべきである。
【符号の説明】
【００２９】
１…ドナー基板、２…核形成層、３…シリコン層、４…酸化物層、５…シリコン基板、６…ドープト層、７…真性シリコン層、８…酸化物層、９…埋込み酸化物層、１０…キャパシタトレンチ、１１…コントロールＦＥＴ、１２…シャロー・トレンチ・アイソレーション、１３…トランジスタ、１４…コンタクト、Ａ…ＤＲＡＭ部分、Ｂ…ロジック部分。
【図１】
0005681976.tif 000002
【図２】
0005681976.tif 000003