(57)【特許請求の範囲】
【請求項１】
基板の上に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とを有しており、
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、
前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、
前記第２の強誘電体膜において、前記Ｒｕは前記第２の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、
前記第２の強誘電体膜は、Ｐｂ（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３、または、（Ｐｂ１−ＺＬａＺ）（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３であり、０＜Ｘ≦０．１であることを特徴とする記憶装置。
【請求項２】
前記第２の強誘電体膜は前記下部電極または前記上部電極と接していることを特徴とする請求項１に記載の記憶装置。
【請求項３】
前記強誘電体膜は、更に、第３の強誘電体膜を有するものであって、
前記第３の強誘電体膜はチタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、前記Ｒｕは前記第３の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、
前記第１の強誘電体膜の一方の面に前記第２の強誘電体膜が設けられており、前記第１の強誘電体膜の他方の面に前記第３の強誘電体膜が設けられており、
前記第３の強誘電体膜は、Ｐｂ（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３、または、（Ｐｂ１−ＺＬａＺ）（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３であり、０＜Ｘ≦０．１であることを特徴とする請求項１に記載の記憶装置。
【請求項４】
前記第２の強誘電体膜は前記下部電極と接しており、前記第３の強誘電体膜は前記上部電極と接していることを特徴とする請求項３に記載の記憶装置。
【請求項５】
基板の上に、下部電極を形成する工程と、
前記下部電極上に、強誘電体膜を形成する工程と、
前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、
前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、
を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とが積層されたものであって、
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、
前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されているものであって、
前記第２の強誘電体膜は、Ｐｂ（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３、または、（Ｐｂ１−ＺＬａＺ）（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３であり、０＜Ｘ≦０．１であることを特徴とする記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶装置及び記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
電源を切断しても情報の記憶が維持される不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られている。フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ：Insulated-Gate Field-Effect Transistor）のゲート絶縁膜中に埋め込まれたフローティングゲートを有しており、フローティングゲートに記憶情報を表わす電荷を蓄積して情報を記憶する。このため、フラッシュメモリでは、情報の書き込み及び消去において、絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００３】
一方、強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶するものであり、強誘電体膜を一対の電極により挟んだ構造のものである。このように電極により挟まれた強誘電体膜を有する強誘電体キャパシタにおいては、電極間に印加される電圧に応じて分極が生じ、分極が生じた後には、電圧の印加がされていなくとも自発分極が生じている。強誘電体メモリにおいては、この自発分極を検出することにより、情報を読み出すことができ、印加電圧の極性を反転することにより、自発分極の極性を反転させることができる。
【０００４】
このような強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができるといった特徴を有しており、更なる高集積化・省電力化のために、低電圧で大きな分極値を有するものが求められている。ＰＺＴ（ＰｂＺｒＴｉＯ３：チタン酸ジルコン酸鉛）は、比較的低電圧で大きな分極値が得られることから、このような強誘電体メモリに用いられる強誘電体材料として、多く用いられている（例えば、特許文献１、２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−２２３６６７号公報
【特許文献２】国際公開第０４／０５３９９１号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、このＰＺＴ膜を強誘電体メモリに用いた場合、ＰＺＴ膜を薄くすることにより、強誘電体メモリをより低電圧で動作させることが可能である。しかしながら、ＰＺＴ膜を薄くすると、分極値が減少し、また、リーク電流が増加してしまい、不揮発性メモリとして十分な特性を得ることができなくなる場合がある。
【０００７】
このため、低電圧であっても大きな分極値が得られる強誘電体メモリである記憶装置及び記憶装置の製造方法が求められている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とを有しており、前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、前記第２の強誘電体膜において、前記Ｒｕは前記第２の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、前記第２の強誘電体膜は、Ｐｂ（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３、または、（Ｐｂ１−ＺＬａＺ）（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３であり、０＜Ｘ≦０．１であることを特徴とする。
【０００９】
また、本実施の形態の他の一観点によれば、基板の上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極と、を有し、前記強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされており、前記Ｒｕは、前記強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、前記強誘電体膜をＰｂ（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３とした場合、０＜Ｘ≦０．１であることを特徴とする。
【００１０】
また、本実施の形態の他の一観点によれば、基板の上に、下部電極を形成する工程と、前記下部電極上に、強誘電体膜を形成する工程と、前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とが積層されたものであって、前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されているものであって、前記第２の強誘電体膜は、Ｐｂ（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３、または、（Ｐｂ１−ＺＬａＺ）（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３であり、０＜Ｘ≦０．１であることを特徴とする。
【発明の効果】
【００１１】
開示の記憶装置及び記憶装置の製造方法によれば、低電圧であっても大きな分極値を得ることができるため、低電圧で動作可能な不揮発性メモリである記憶装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態における記憶装置の製造方法の工程図（１）
【図２】第１の実施の形態における記憶装置の製造方法の工程図（２）
【図３】第１の実施の形態における記憶装置の製造方法の工程図（３）
【図４】第１の実施の形態における記憶装置の強誘電体キャパシタの拡大図
【図５】ＰＺＴ及びＲｕドープされたＰＺＴにおける回折ピークのシミュレーション結果
【図６】ＲｕドープされたＰＺＴにおける異常分散測定の結果
【図７】第２の実施の形態における記憶装置の製造方法の工程図（１）
【図８】第２の実施の形態における記憶装置の製造方法の工程図（２）
【図９】第２の実施の形態における記憶装置の製造方法の工程図（３）
【図１０】第２の実施の形態における記憶装置の強誘電体キャパシタの拡大図
【図１１】第３の実施の形態における記憶装置の構造図
【図１２】第３の実施の形態における記憶装置の強誘電体キャパシタの拡大図
【図１３】第４の実施の形態における記憶装置の構造図
【図１４】第４の実施の形態における記憶装置の強誘電体キャパシタの拡大図
【発明を実施するための形態】
【００１３】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１４】
〔第１の実施の形態〕
（記憶装置）
第１の実施の形態における記憶装置である強誘電体メモリの製造方法について、図１から図３に基づき説明する。
【００１５】
最初に、図１（ａ）に示すように、基板となるシリコン基板等の半導体基板１０の表面にＭＯＳ（Metal-Oxide-Semiconductor）トランジスタ２０を作製し、更に、Ｗプラグ３０を形成する。具体的には、シリコン基板等の半導体基板１０の表面に、ＳＴＩ（Shallow Trench Isolation）により素子分離領域１１を形成し、素子分離領域１１に区画された素子活性領域において、半導体基板１０の表面にウェル１２を形成する。次に、ゲート絶縁膜１３、ゲート電極１４、シリサイド層１５、低濃度拡散層１６、サイドウォール１７及び高濃度拡散層１８をウェル１２の表面に形成することにより、ＭＯＳトランジスタ２０を形成する。次に、ＭＯＳトランジスタ２０を覆うように全面にシリコン酸窒化膜２１を形成し、更に、全面にシリコン酸化膜２２を例えば、有機ＣＶＤ（Chemical Vapor Deposition）により形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１３等の水素劣化を防ぐために形成されている。この後、各々の高濃度拡散層１８に到達するコンタクトホールとなる開口部をシリコン酸化膜２２及びシリコン酸窒化膜２１を除去することにより形成する。次に、コンタクトホール内に５０ｎｍのＴｉＮ膜と３０ｎｍのＴｉ膜により形成されるグルー膜３１を形成し、更に、ＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）を行なうことにより平坦化し、Ｗプラグ３０を形成する。
【００１６】
次に、図１（ｂ）に示すように、強誘電体キャパシタを形成する。具体的には、シリコン酸化膜２２及びＷプラグ３０等の表面に、密着層４０を形成し、更に、下部電極５０、強誘電体膜６０、上部電極７０の順に積層形成する。
【００１７】
密着層４０は、ＴｉＮ／ＴｉＡｌＮ膜により形成されている。例えば、ＴｉＮ膜は、スパッタリングによりＴｉ膜を２０ｎｍの厚さ成膜した後、窒素（Ｎ２）雰囲気中において、高速アニール（ＲＴＡ：Rapid Thermal Annealing）によって、６５０℃に加熱することにより形成する。また、ＴｉＡｌＮ膜は、ＴｉＮ膜の上に、スパッタリングにより１００ｎｍの厚さ成膜することにより形成する。
【００１８】
下部電極５０は、スパッタリングにより、表１に示される成膜条件で、Ｉｒ膜を約２００ｎｍ成膜することにより形成する。
【００１９】
【表１】
0005711632.tif 000002
【００２０】
強誘電体膜６０は、スパッタリングにより、表２に示される成膜条件で、ＲｕがドープされたＰＺＴ（ＰｂＺｒＴｉＯ３：チタン酸ジルコン酸鉛）膜を約８０ｎｍ成膜することにより形成する。尚、本願においては、ＲｕがドープされたＰＺＴをＲｕドープＰＺＴと記載する場合がある。また、強誘電体膜６０は、ＰＺＴ膜に、Ｌａ、Ｃａ、Ｓｒ等がドープされているものに、更にＲｕがドープされているもの、即ち、ＲｕがドープされているＰＬＺＴ（ＰｂＬａＺｒＴｉＯ３）膜等であってもよい。また、本願において、ＰＺＴと記載する場合には、ＰＺＴにＬａ、Ｃａ、Ｓｒ等がドープされているものも含むものを意味する場合がある。
【００２１】
【表２】
0005711632.tif 000003
【００２２】
強誘電体膜６０を成膜した後、ＡｒとＯ２との混合雰囲気中（Ｏ２：濃度２．５％）において、６００℃の温度で９０秒の急速熱処理を行なう。尚、昇温温度は、１２５℃／ｓｅｃである。このように、急速熱処理を行なうことにより、ＰＺＴ膜が結晶化するとともに、ドープされているＲｕをＰｂ、Ｚｒ、Ｔｉのいずれかのサイトに置換して入れることができる。尚、急速熱処理の温度は、５５０℃以上、８００℃以下が好ましい。５５０℃未満では、強誘電体膜６０を所望の結晶化状態にすることができず、また、８００℃を超える温度では、強誘電体膜６０における酸素成分が抜けて組成ずれ等が生じる場合があるからである。本実施の形態では、スパッタリングにより、ＲｕがドープされたＰＺＴ膜を常温で成膜した後、急速熱処理を行なう方法について説明したが、ＲｕをＰｂ、Ｚｒ、Ｔｉのサイトに置換して入れることができる方法であれば、他の方法であってもよい。尚、強誘電体膜６０の詳細については後述する。
【００２３】
上部電極７０は、急速熱処理の行なわれた強誘電体膜６０上に、スパッタリングにより、表３に示される成膜条件で、ＩｒＯ２膜を約２００ｎｍ成膜することにより形成する。
【００２４】
【表３】
0005711632.tif 000004
【００２５】
尚、上部電極７０として、Ｐｔ膜等ではなくＩｒＯ２膜を用いているのは、強誘電体膜６０の水素劣化耐性を向上させるためである。Ｐｔ膜の場合、水素分子に対して触媒作用があるため、水素ラジカルが発生し、強誘電体膜６０であるＰＺＴ膜を還元し劣化させやすい。これに対して、ＩｒＯ２膜は触媒作用を有していないため、水素ラジカルが発生しにくく、強誘電体膜６０の水素劣化耐性が格段に向上する。この後、上部電極７０の成膜による強誘電体膜６０へのダメージを回復するために、回復アニールを施す。本実施の形態では、例えば、ファーネスで６５０℃、Ｏ２雰囲気、６０分の条件で行なう。
【００２６】
次に、図１（ｃ）に示すように、パターンニング、エッチング技術を用いて、スタック構造の強誘電体キャパシタを形成する。本実施の形態では、プラズマＴＥＯＳ／ＴｉＮをハードマスクとして、上部電極７０、強誘電体膜６０、下部電極５０、密着層４０を一括でエッチングする。これにより、所定のＷプラグ３０の上の領域に、下部電極５０、強誘電体膜６０、上部電極７０によりスタック構造の強誘電体キャパシタを形成することができる。このスタック構造の強誘電体キャパシタの拡大図を図４に示す。
【００２７】
次に、図２（ａ）に示すように、保護膜８０を形成した後、ファーネスで６５０℃、Ｏ２雰囲気、６０分の条件でアニールを行なう。この保護膜８０は、プロセスにおけるダメージより強誘電体キャパシタを保護するためのものであり、本実施の形態においては、保護膜８０は、膜厚５０ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）膜により形成されている。
【００２８】
次に、図２（ｂ）に示すように、層間絶縁膜９０を形成した後、ＣＭＰにより平坦化を行なう。具体的には、層間絶縁膜９０は、ＨＤＰ（High Density Plasma）装置により形成された酸化膜であり、ＣＭＰは強誘電体キャパシタの上部電極７０上において、層間絶縁膜９０の膜厚が３００ｎｍになるまで行なう。
【００２９】
次に、図２（ｃ）に示すように、上部に強誘電体キャパシタが形成されていないＷプラグ３０と接続されるＷプラグ１００を形成する。具体的には、パターンニング、エッチング技術を用いて、上部に強誘電体キャパシタが形成されていないＷプラグ３０と接続するためのコンタクトホールを形成し、この後、グルー膜１０１、Ｗ膜を成膜した後に、Ｗ−ＣＭＰを行い、Ｗプラグ１００を形成する。本実施の形態では、グルー膜１０１は、膜厚が５０ｎｍのＴｉＮ膜により形成されている。また、Ｗ−ＣＭＰを行なった後には、Ｎ２プラズマ、３５０℃、１２０秒を施す。このＷプラグ１００と、前述したＷプラグ３０の２つにより、via-to-viaコンタクトが形成され、後述するメタル配線１１０から基板１０までのコンタクトを形成することができる。通常のメモリに比べて、強誘電体メモリの場合では、強誘電体キャパシタが形成される分だけ段差を有しているため、メタル配線１１０から基板１０へのコンタクトのアスペクト比が大きくなる。このため、従来のように、コンタクトを形成するための開口部を一括のエッチングにより形成しようとしても、このようなエッチング自体が困難であり、また、このような開口部を形成することができたとしても、グルー膜の埋め込み形成することも困難である。よって、この場合には、歩留りの低下を招き、また、製造コストの上昇を招く。しかしながら、本実施の形態においては、via-to-viaコンタクトを形成することにより、強誘電体メモリの歩留りを向上させることができ、製造コストを低減することが可能となる。
【００３０】
次に、図３に示すように、不図示のＷ酸化防止膜を成膜した後、強誘電体キャパシタの上部電極７０と接続するためのコンタクトホールを形成し、この後、コンタクトホールが形成された領域にメタル配線１１０を形成する。Ｗ酸化防止膜は、膜厚が１００ｎｍのＳｉＯＮにより形成されており、Ｗ酸化防止膜を成膜した後、パターンニング、エッチングにより、強誘電体キャパシタの上部電極７０と接続するためのコンタクトホールを形成する。次に、ファーネスで５５０℃、Ｏ２雰囲気、６０分の条件で回復アニールを行ない、その後、Ｗ酸化防止膜をエッチバックにより除去する。この後、メタル配線１１０を形成する。
【００３１】
本実施の形態では、メタル配線１１０は、約７０ｎｍのＴｉＮ膜、約５ｎｍのＴｉ膜、約４００ｎｍのＡｌ−Ｃｕ膜、約３０ｎｍのＴｉＮ膜、約６０ｎｍのＴｉ膜の積層膜により形成されている。メタル配線１１０の形成方法は、メタル配線１１０を形成するための上述した積層膜を成膜した後、この積層膜上に誘電体膜を形成し、誘電体膜上にメタル配線１１０の形状に対応したレジストパターンを形成する。この後、エッチングによりレジストパターンの形成されていない領域の誘電体膜及び積層膜を除去することにより形成する。誘電体膜としては、約３０ｎｍのＳｉＯＮ膜が用いられる。尚、本実施の形態においては、図３に示されるように、形成されるメタル配線１１０は、下層グルー膜１１１、配線材料膜１１２及び上層グルー膜１１３が積層されたものである。よって、本実施の形態では、約７０ｎｍのＴｉＮ膜及び約５ｎｍのＴｉ膜により下層グルー膜１１１が形成され、約４００ｎｍのＡｌ−Ｃｕ膜により配線材料膜１１２が形成され、約３０ｎｍのＴｉＮ膜及び約６０ｎｍのＴｉ膜により上層グルー膜１１３が形成される。
【００３２】
この後、図示しないが、同様の工程を所望の回数行なうことにより、更に２層以降の層間絶縁膜、コンタクトプラグ及びメタル配線を形成して、所望の層の多層配線構造を形成し、最後に、ＴＥＯＳとＳｉＮにより形成されるカバー膜を形成する。これにより、本実施の形態における記憶装置である強誘電体キャパシタを有する強誘電体メモリを作製することができる。
【００３３】
このような方法により、強誘電体膜６０におけるＲｕの組成の異なる強誘電体キャパシタを複数作製し、１．０Ｖで電気的特性の測定を行なった。尚、測定のために作製された強誘電体膜６０は、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．６−ＸＲｕＸ）Ｏ３（以下、ＲｕドープＰＬＺＴと記載する）膜である。
【００３４】
強誘電体膜にＲｕドープされていないＸ＝０のＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．６）Ｏ３膜を用いた場合では、分極量は７．０μＣ／ｃｍ２であった。一方、強誘電体膜６０にＸ＝０．０５のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．５５Ｒｕ０．０５）Ｏ３膜を用いた場合では、分極量は１５．２μＣ／ｃｍ２であった。また、強誘電体膜６０にＸ＝０．１のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．５Ｒｕ０．１）Ｏ３膜を用いた場合では、分極量は９．２μＣ／ｃｍ２であった。
【００３５】
このように、ＰＬＺＴにＲｕをドープすることにより、分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも１０−１０Ａ程度であり、顕著な違いは見られなかった。尚、ＰＺＴやＰＬＺＴにおいてＲｕを過剰にドープした場合、分極が生じなくなることから、ＰＺＴまたはＰＬＺＴにドープされるＲｕの量は、分極量が増加する０＜Ｘ≦０．１が好ましい。即ち、ＲｕドープされたＰＺＴをＰｂ（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３と記載する場合には、０＜Ｘ≦０．１が好ましく、ＲｕドープされたＰＬＺＴを（Ｐｂ１−ＺＬａＺ）（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３と記載する場合には、０＜Ｘ≦０．１が好ましい。
【００３６】
（強誘電体膜６０）
本実施の形態においては、強誘電体膜６０は、強誘電体膜６０にドープされるＲｕが、ＰＺＴの粒界ではなく、ＰＺＴ結晶格子中に存在していること、即ち、ＰＺＴ結晶におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換していることが重要である。また、強誘電体膜６０がＰＬＺＴの場合には、強誘電体膜６０にドープされているＲｕはＰＬＺＴの粒界ではなく、ＰＬＺＴ結晶格子中に存在していること、即ち、ＰＬＺＴ結晶におけるＰｂ、Ｌａ、Ｚｒ、Ｔｉのいずれかと置換していることが重要である。
【００３７】
このように、ＲｕがＰＺＴ結晶格子中に存在しているか否かは、Ｘ線異常分散回折法を用いて確認することができる。具体的には、Ｒｕの吸収端近傍のエネルギーのＸ線を用いて、ＰＺＴの回折ピーク強度のエネルギー依存性を測定することにより、ＰＺＴ結晶格子中にＲｕがドープされているか否かを判別することが可能である。
【００３８】
次に、ＰＺＴ結晶格子中にＲｕがドープされているか否かの判別方法について説明する。最初に、ＰＺＴ結晶格子中にＲｕが存在しているか否かにより、Ｘ線回折の強度にどのような変化が生じるか、シミュレーションを行なった。異常分散の効果が現れる吸収端近傍のエネルギーでは、回折ピークの強度は、数１に示す式により表わされる。尚、（ｈ  ｋ  ｌ）は回折ピークの指数、（ｘ  ｙ  ｚ）は原子位置である。また、原子散乱因子ｆは、ｆ＝ｆ０＋Δｆ'＋ｉΔｆ''で表され、ｆ０は非異常分散項、Δｆ'は異常分散項の実部、Δｆ''は異常分散項の虚部を意味する。
【００３９】
【数１】
0005711632.tif 000005
【００４０】
上記の数１に示される式を用いて、ＰＺＴ回折強度におけるＲｕ吸収端近傍のエネルギー依存性を求めた。ＰＺＴの格子定数は、ａ＝ｂ＝４．０１５Å（０．４０１５ｎｍ）、ｃ＝４．０３４Å（０．４０３４ｎｍ）、α＝β＝γ＝９０°とした。原子位置は、Ｐｂは（０  ０  ０）、Ｚｒ及びＴｉは（０．５  ０．５  ０．５２）、酸素は、（０．５  ０．５  ０）と（０．５  ０  ０．５）と（０  ０．５  ０．５）とした。組成は、Ｒｕがドープされていない場合については、Ｐｂ（Ｚｒ０．４Ｔｉ０．６）Ｏ３であり、Ｒｕがドープされている場合については、ＲｕはいわゆるＢサイトの約５％に置換しているＰｂ（Ｚｒ０．４Ｔｉ０．５５Ｒｕ０．０５）Ｏ３とした。原子散乱因子は、ＮＩＳＴ（National Institute of Standards and Technology）のホームページ等に記載されている公知な値を用いている。尚、本実施の形態では、ＰＺＴにおいて、Ｐｂの位置をＡサイト、Ｚｒ又はＴｉの位置をＢサイトとして記載する。
【００４１】
これらの条件を用いて、ＰＺＴ（１００）とＰＺＴ（１１０）の２種類の回折ピークについて計算を行なった。尚、本実施の形態においては、ＰＺＴ（１００）とは、ＰＺＴの（１００）、（０１０）、（００１）のすべて含む総称であり、ＰＺＴ（１１０）とは、ＰＺＴの（１１０）、（１０１）、（０１１）のすべて含む総称であるものとする。
【００４２】
このシミュレーションの結果を図５に示す。図５は、１５４００ｅＶの強度の回折ピークにより規格化したものである。図５（ａ）は、Ｒｕがドープされていないものの結果であり、図５（ｂ）は、ＲｕがＸ＝０．０５ドープされているものの結果である。図５（ｂ）に示されるように、Ｒｕをドープすることにより、Ｒｕの吸収端のエネルギーにおいて、ＰＺＴ（１００）は上に凸のピークを示し、ＰＺＴ（１１０）は下に凸のピークを示す。尚、図５（ａ）においては、ＰＺＴ（１００）とＰＺＴ（１１０）とが重なっている。
【００４３】
図６は、ＲｕがドープされているＰＺＴにおいて、Ｒｕ吸収端近傍の異常分散測定を行った結果を示すものである。図６（ａ）は、ＰＺＴ（１００）における結果であり、図６（ｂ）はＰＺＴ（１１０）における結果である。Ｒｕの吸収端のエネルギーにおいて、破線で示される直線に対して、ＰＺＴ（１００）は上に凸のピークを示し、ＰＺＴ（１１０）は下に凸のピークを示していることが確認されている。図６に示される結果は、図５（ｂ）に示されるシミュレーションによる計算結果とよく一致しており、このようにして、ＰＺＴ結晶格子中にＲｕがドープされていることを確認することができる。
【００４４】
〔第２の実施の形態〕
（記憶装置）
第２の実施の形態における記憶装置である強誘電体メモリの製造方法について、図７から図９に基づき説明する。
【００４５】
最初に、図７（ａ）に示すように、基板となるシリコン基板等の半導体基板１０の表面にＭＯＳトランジスタ２０を作製し、更に、Ｗプラグ３０を形成する。具体的には、シリコン基板等の半導体基板１０の表面に、ＳＴＩにより素子分離領域１１を形成し、素子分離領域１１に区画された素子活性領域において、半導体基板１０の表面にウェル１２を形成する。次に、ゲート絶縁膜１３、ゲート電極１４、シリサイド層１５、低濃度拡散層１６、サイドウォール１７及び高濃度拡散層１８をウェル１２の表面に形成することにより、ＭＯＳトランジスタ２０を形成する。次に、ＭＯＳトランジスタ２０を覆うように全面にシリコン酸窒化膜２１を形成し、更に、全面にシリコン酸化膜２２を例えば、有機ＣＶＤにより形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１３等の水素劣化を防ぐために形成されている。この後、各々の高濃度拡散層１８に到達するコンタクトホールとなる開口部をシリコン酸化膜２２及びシリコン酸窒化膜２１を除去することにより形成する。次に、コンタクトホール内に５０ｎｍのＴｉＮ膜と３０ｎｍのＴｉ膜により形成されるグルー膜３１を形成し、更に、ＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行なうことにより平坦化し、Ｗプラグ３０を形成する。
【００４６】
次に、図７（ｂ）に示すように、強誘電体キャパシタを形成する。具体的には、シリコン酸化膜２２及びＷプラグ３０等の表面に、密着層４０を形成し、更に、下部電極５０、強誘電体膜１６０、上部電極７０の順に積層形成する。
【００４７】
密着層４０は、ＴｉＮ／ＴｉＡｌＮ膜により形成されている。例えば、ＴｉＮ膜は、スパッタリングによりＴｉ膜を２０ｎｍの厚さ成膜した後、窒素（Ｎ２）雰囲気中において、高速アニール）によって、６５０℃に加熱することにより形成する。また、ＴｉＡｌＮ膜は、ＴｉＮ膜の上に、スパッタリングにより１００ｎｍの厚さ成膜することにより形成する。
【００４８】
下部電極５０は、スパッタリングにより、前述した表１に示される成膜条件で、Ｉｒ膜を約２００ｎｍ成膜することにより形成する。
【００４９】
強誘電体膜１６０は、第１の強誘電体膜１６１と第２の強誘電体膜１６２により形成されており、第１の強誘電体膜１６１は、Ｒｕがドープされていない約７０ｎｍのＰＺＴ膜であり、第２の強誘電体膜１６２は、Ｒｕがドープされた約１０ｎｍのＰＺＴ膜である。第１の強誘電体膜１６１及び第２の強誘電体膜１６２は、スパッタリングにより、前述した表２に示される成膜条件と同様の成膜条件で成膜することにより形成する。尚、第１の強誘電体膜１６１は、ＰＺＴ膜に、Ｌａ、Ｃａ、Ｓｒ等がドープされているもの、即ち、ＰＬＺＴ膜等であってもよい。また、第２の強誘電体膜１６２は、ＰＺＴ膜に、Ｌａ、Ｃａ、Ｓｒ等がドープされているものに、更にＲｕがドープされているもの、即ち、ＲｕがドープされているＰＬＺＴ膜等であってもよい。
【００５０】
強誘電体膜１６０を形成する第１の強誘電体膜１６１及び第２の強誘電体膜１６２を成膜した後、ＡｒとＯ２との混合雰囲気中（Ｏ２：濃度２．５％）において、６００℃の温度で９０秒の急速熱処理を行なう。尚、昇温温度は、１２５℃／ｓｅｃである。このように、急速熱処理を行なうことにより、ＰＺＴ膜が結晶化すると共に、ドープされているＲｕをＰｂ、Ｚｒ、Ｔｉのいずれかのサイトに置換して入れることができる。尚、急速熱処理の温度は、５５０℃以上、８００℃以下が好ましい。５５０℃未満では、強誘電体膜１６０を所望の結晶化状態にすることができず、また、８００℃を超える温度では、強誘電体膜１６０における酸素成分が抜けて組成ずれ等が生じる場合があるからである。本実施の形態では、スパッタリングにより、ＲｕがドープされたＰＺＴ膜を常温で成膜した後、急速熱処理を行なう方法について説明したが、ＲｕをＰｂ、Ｚｒ、Ｔｉのサイトに置換して入れることができる方法であれば、他の方法であってもよい。
【００５１】
上部電極７０は、急速熱処理の行なわれた強誘電体膜１６０上に、スパッタリングにより、前述した表３に示される成膜条件で、ＩｒＯ２膜を約２００ｎｍ成膜することにより形成する。
【００５２】
尚、上部電極７０として、Ｐｔ膜等ではなくＩｒＯ２膜を用いているのは、強誘電体膜１６０の水素劣化耐性を向上させるためである。Ｐｔ膜の場合、水素分子に対して触媒作用があるため、水素ラジカルが発生し、強誘電体膜１６０であるＰＺＴ膜を還元し劣化させやすい。これに対して、ＩｒＯ２膜は触媒作用を有していないため、水素ラジカルが発生しにくく、強誘電体膜１６０の水素劣化耐性が格段に向上する。この後、上部電極７０の成膜による強誘電体膜１６０へのダメージを回復するために、回復アニールを施す。本実施の形態では、例えば、ファーネスで６５０℃、Ｏ２雰囲気、６０分の条件で行なう。
【００５３】
次に、図７（ｃ）に示すように、パターンニング、エッチング技術を用いて、スタック構造の強誘電体キャパシタを形成する。本実施の形態では、プラズマＴＥＯＳ／ＴｉＮをハードマスクとして、上部電極７０、第２の強誘電体膜１６２、第１の強誘電体膜１６１、下部電極５０、密着層４０を一括でエッチングする。これにより、所定のＷプラグ３０の上の領域に、下部電極５０、第２の強誘電体膜１６２、第１の強誘電体膜１６１、上部電極７０によりスタック構造の強誘電体キャパシタを形成することができる。このスタック構造の強誘電体キャパシタの拡大図を図１０に示す。このように、強誘電体膜１６０における第２の強誘電体膜１６２は、上部電極７０と接して形成される。
【００５４】
次に、図８（ａ）に示すように、保護膜８０を形成した後、ファーネスで６５０℃、Ｏ２雰囲気、６０分の条件でアニールを行なう。この保護膜８０は、プロセスにおけるダメージより強誘電体キャパシタを保護するためのものであり、本実施の形態においては、保護膜８０は、膜厚５０ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）膜により形成されている。
【００５５】
次に、図８（ｂ）に示すように、層間絶縁膜９０を形成した後、ＣＭＰにより平坦化を行なう。具体的には、層間絶縁膜９０は、ＨＤＰ装置により形成された酸化膜であり、ＣＭＰは強誘電体キャパシタの上部電極７０上において、層間絶縁膜９０の膜厚が３００ｎｍになるまで行なう。
【００５６】
次に、図８（ｃ）に示すように、上部に強誘電体キャパシタが形成されていないＷプラグ３０と接続されるＷプラグ１００を形成する。具体的には、パターンニング、エッチング技術を用いて、上部に強誘電体キャパシタが形成されていないＷプラグ３０と接続するためのコンタクトホールを形成し、この後、グルー膜１０１、Ｗ膜を成膜した後に、Ｗ−ＣＭＰを行い、Ｗプラグ１００を形成する。本実施の形態では、グルー膜１０１は、膜厚が５０ｎｍのＴｉＮ膜により形成されている。また、Ｗ−ＣＭＰを行なった後には、Ｎ２プラズマ、３５０℃、１２０秒を施す。このＷプラグ１００と、前述したＷプラグ３０の２つにより、via-to-viaコンタクトが形成され、後述するメタル配線１１０から基板１０までのコンタクトを形成することができる。通常のメモリに比べて、強誘電体メモリの場合では、強誘電体キャパシタが形成される分だけ段差を有しているため、メタル配線１１０から基板１０へのコンタクトのアスペクト比が大きくなる。このため、従来のように、コンタクトを形成するための開口部を一括のエッチングにより形成しようとしても、このようなエッチング自体が困難であり、また、このような開口部を形成することができたとしても、グルー膜の埋め込み形成することも困難である。よって、この場合には、歩留りの低下を招き、また、製造コストの上昇を招く。しかしながら、本実施の形態においては、via-to-viaコンタクトを形成することにより、強誘電体メモリの歩留りを向上させることができ、製造コストを低減することが可能となる。
【００５７】
次に、図９に示すように、不図示のＷ酸化防止膜を成膜した後、強誘電体キャパシタの上部電極７０と接続するためのコンタクトホールを形成し、この後、コンタクトホールが形成された領域にメタル配線１１０を形成する。Ｗ酸化防止膜は、膜厚が１００ｎｍのＳｉＯＮにより形成されており、Ｗ酸化防止膜を成膜した後、パターンニング、エッチングにより、強誘電体キャパシタの上部電極７０と接続するためのコンタクトホールを形成する。次に、ファーネスで５５０℃、Ｏ２雰囲気、６０分の条件で回復アニールを行ない、その後、Ｗ酸化防止膜をエッチバックにより除去する。この後、メタル配線１１０を形成する。
【００５８】
本実施の形態では、メタル配線１１０は、約７０ｎｍのＴｉＮ膜、約５ｎｍのＴｉ膜、約４００ｎｍのＡｌ−Ｃｕ膜、約３０ｎｍのＴｉＮ膜、約６０ｎｍのＴｉ膜の積層膜により形成されている。具体的には、メタル配線１１０の形成方法は、メタル配線１１０を形成するための上述した積層膜を成膜した後、この積層膜上に誘電体膜を形成し、誘電体膜上にメタル配線１１０の形状に対応したレジストパターンを形成する。この後、エッチングによりレジストパターンの形成されていない領域の誘電体膜及び積層膜を除去することにより形成する。誘電体膜としては、約３０ｎｍのＳｉＯＮ膜が用いられる。尚、本実施の形態においては、図９に示されるように、形成されるメタル配線１１０は、下層グルー膜１１１、配線材料膜１１２及び上層グルー膜１１３が積層されたものである。よって、本実施の形態では、約７０ｎｍのＴｉＮ膜及び約５ｎｍのＴｉ膜により下層グルー膜１１１が形成され、約４００ｎｍのＡｌ−Ｃｕ膜により配線材料膜１１２が形成され、約３０ｎｍのＴｉＮ膜及び約６０ｎｍのＴｉ膜により上層グルー膜１１３が形成される。
【００５９】
この後、図示しないが、同様の工程を所望の回数行なうことにより、更に２層以降の層間絶縁膜、コンタクトプラグ及びメタル配線を形成して所望の層の多層配線構造を形成し、最後に、ＴＥＯＳとＳｉＮにより形成されるカバー膜を形成する。これにより、本実施の形態における記憶装置である強誘電体キャパシタを有する強誘電体メモリを作製することができる。
【００６０】
このような方法により、第２の強誘電体膜１６２におけるＲｕの組成の異なる強誘電体キャパシタを複数作製し、１．０Ｖで電気的特性の測定を行なった。尚、測定のために作製された第２の強誘電体膜１６２は、ＲｕドープＰＬＺＴ膜であり、第１の強誘電体膜１６１は、ＲｕドープされていないＰＬＺＴ膜である。
【００６１】
第１の強誘電体膜及び第２の強誘電体膜に相当する強誘電体膜をともに、ＲｕドープされていないＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．６）Ｏ３膜により形成した場合では、分極量は７．０μＣ／ｃｍ２であった。一方、第２の強誘電体膜１６２にＸ＝０．０５のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．５５Ｒｕ０．０５）Ｏ３膜を用いた場合では、分極量は１８．３μＣ／ｃｍ２であった。
【００６２】
第１の強誘電体膜１６１をＲｕドープされていないＰＬＺＴ膜により形成し、第２の強誘電体膜１６２をＲｕドープＰＬＺＴ膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも１０−１０Ａ程度であり、顕著な違いは見られなかった。
【００６３】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００６４】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、図１１及び図１２に示すように、強誘電体膜２６０は、第１の強誘電体膜２６１と第２の強誘電体膜２６２を有しており、ＲｕドープＰＬＺＴ膜である第２の強誘電体膜２６２が下部電極５０と接して形成されている。尚、図１２は、本実施の形態における強誘電体メモリにおけるスタック構造の強誘電体キャパシタの拡大図を示す。
【００６５】
具体的には、本実施の形態においては、下部電極５０上に第２の強誘電体膜２６２、第１の強誘電体膜２６１がこの順で積層形成されており、第１の強誘電体膜２６１上に上部電極７０が形成されている。第１の強誘電体膜２６１は、Ｒｕがドープされていない約７０ｎｍのＰＺＴ膜であり、第２の強誘電体膜２６２は、Ｒｕがドープされた約１０ｎｍのＰＺＴ膜である。尚、第１の強誘電体膜２６１及び第２の強誘電体膜２６２は、第２の実施の形態と同様の成膜方法及び成膜条件により形成することができる。また、本実施の形態における記憶装置である強誘電体メモリの製造方法は、強誘電体膜２６０を除き、第２の実施の形態と同様である。
【００６６】
本実施の形態における記憶装置における強誘電体キャパシタとして、第２の強誘電体膜２６２におけるＲｕの組成の異なる強誘電体キャパシタを作製し、１．０Ｖで電気的特性の測定を行なった。尚、測定のために作製された第２の強誘電体膜２６２は、ＲｕドープＰＬＺＴ膜であり、第１の強誘電体膜２６１は、ＲｕドープされていないＰＬＺＴ膜である。
【００６７】
第１の強誘電体膜及び第２の強誘電体膜に相当する強誘電体膜をともに、ＲｕドープされていないＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．６）Ｏ３膜により形成した場合では、分極量は７．０μＣ／ｃｍ２であった。一方、第２の強誘電体膜２６２にＸ＝０．０５のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．５５Ｒｕ０．０５）Ｏ３膜を用いた場合では、分極量は１６．３μＣ／ｃｍ２であった。
【００６８】
第１の強誘電体膜２６１をＲｕドープされていないＰＬＺＴ膜により形成し、第２の強誘電体膜２６２をＲｕドープＰＬＺＴ膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも１０−１０Ａ程度であり、顕著な違いは見られなかった。
【００６９】
尚、本実施の形態においては、下部電極５０上にＲｕドープＰＺＴ膜等が形成されているものであるため、下部電極５０上のＰＺＴ結晶の配位方向のばらつきについて、第１及び第２の実施の形態と比較を行った。この結果、本実施の形態における（１１１）回折ピークにおけるロッキングカーブの半値幅は、３．８°であったのに対し、第１の実施の形態及び第２の実施の形態における（１１１）回折ピークにおけるロッキングカーブの半値幅は、４．５°であった。ＰＺＴ結晶の配位方向のばらつきの減少は、分極量のばらつきが減少することを意味している。つまり、強誘電体キャパシタのサイズが小さくなり、１つのキャパシタあたりの結晶粒の数が少なくなったときに、分極量がキャパシタ毎に一様になる効果が期待できる。よって、本実施の形態における記憶装置である強誘電体メモリは、より一層均一性を高め、歩留りを向上させることができる。
【００７０】
尚、上記以外の内容については、第２の実施の形態と同様である。
【００７１】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、図１３及び図１４に示すように、強誘電体膜３６０は、第１の強誘電体膜３６１と第２の強誘電体膜３６２と第３の強誘電体膜３６３を有している。また、ＲｕドープＰＬＺＴ膜である第２の強誘電体膜３６２が下部電極５０と接して形成されており、ＲｕドープＰＬＺＴ膜である第３の強誘電体膜３６３が上部電極７０と接して形成されている。尚、図１４は、本実施の形態における強誘電体メモリにおけるスタック構造の強誘電体キャパシタの拡大図を示す。
【００７２】
具体的には、本実施の形態においては、下部電極５０上に第２の強誘電体膜３６２、第１の強誘電体膜３６１、第３の強誘電体膜３６３が、この順で積層形成されており、第３の強誘電体膜３６３上に上部電極７０が形成されている。第１の強誘電体膜３６１は、Ｒｕがドープされていない約６０ｎｍのＰＺＴ膜であり、第２の強誘電体膜３６２及び第３の強誘電体膜３６３は、Ｒｕがドープされた約１０ｎｍのＰＺＴ膜である。尚、第１の強誘電体膜３６１、第２の強誘電体膜３６２及び第３の強誘電体膜３６３は、第２の実施の形態と同様の成膜方法及び成膜条件により形成することができる。また、本実施の形態における記憶装置である強誘電体メモリの製造方法は、強誘電体膜３６０を除き、第２の実施の形態と同様である。
【００７３】
本実施の形態における記憶装置における強誘電体キャパシタとして、第２の強誘電体膜３６２及び第３の強誘電体膜３６３におけるＲｕの組成の異なる強誘電体キャパシタを作製し、１．０Ｖで電気的特性の測定を行なった。尚、測定のために作製された第２の強誘電体膜３６２及び第３の強誘電体膜３６３は、ＲｕドープＰＬＺＴ膜であり、第１の強誘電体膜３６１は、ＲｕドープされていないＰＬＺＴ膜である。
【００７４】
第１の強誘電体膜、第２の強誘電体膜及び第３の強誘電体膜に相当する強誘電体膜をＲｕドープされていないＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．６）Ｏ３膜により形成した場合では、分極量は７．０μＣ／ｃｍ２であった。一方、第２の強誘電体膜３６２及び第３の強誘電体膜３６３にＸ＝０．０５のＲｕドープＰＬＺＴ膜、即ち、（Ｐｂ０．９Ｌａ０．１）（Ｚｒ０．４Ｔｉ０．５５Ｒｕ０．０５）Ｏ３膜を用いた場合では、分極量は１７．８μＣ／ｃｍ２であった。
【００７５】
第１の強誘電体膜３６１をＲｕドープされていないＰＬＺＴ膜により形成し、第１の強誘電体膜３６１の両側に、第２の強誘電体膜３６２及び第３の強誘電体膜３６３をＲｕドープＰＬＺＴ膜により形成することにより、より一層分極量が増加することが確認された。このように作製されたこれらの強誘電体メモリのリーク電流は、いずれも１０−１０Ａ程度であり、顕著な違いは見られなかった。
【００７６】
尚、本実施の形態においては、下部電極５０上にＲｕドープＰＺＴ膜等が形成されているものであるため、下部電極５０上のＰＺＴ結晶の配位方向のばらつきについて、第１及び第２の実施の形態と比較を行った。この結果、本実施の形態における（１１１）回折ピークにおけるロッキングカーブの半値幅は、３．８°であったのに対し、第１の実施の形態及び第２の実施の形態における（１１１）回折ピークにおけるロッキングカーブの半値幅は、４．５°であった。ＰＺＴ結晶の配位方向のばらつきの減少は、分極量のばらつきが減少することを意味している。つまり、強誘電体キャパシタのサイズが小さくなり、１つのキャパシタあたりの結晶粒の数が少なくなったときに、分極量がキャパシタ毎に一様になる効果が期待できる。よって、本実施の形態における記憶装置である強誘電体メモリは、より一層均一性を高め、歩留りを向上させることができる。
【００７７】
尚、上記以外の内容については、第２の実施の形態と同様である。
【００７８】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００７９】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とを有しており、
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、
前記第２の強誘電体膜は、ＰｂＺｒＴｉＯ３を含む材料にＲｕがドープされているものにより形成されており、
前記第２の強誘電体膜において、前記Ｒｕは前記第２の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであることを特徴とする記憶装置。
（付記２）
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛にＬａ、Ｃａ、Ｓｒのうちから選ばれる１または２以上の元素が含まれる材料により形成されており、
前記第２の強誘電体膜は、チタン酸ジルコン酸鉛にＬａ、Ｃａ、Ｓｒのうちから選ばれる１または２以上の元素が含まれる材料に、Ｒｕがドープされているものより形成されていることを特徴とする付記１に記載の記憶装置。
（付記３）
前記第２の強誘電体膜は、前記下部電極または前記上部電極と接していることを特徴とする付記１または２に記載の記憶装置。
（付記４）
前記強誘電体膜は、更に、第３の強誘電体膜を有するものであって、
前記第３の強誘電体膜はチタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されており、前記Ｒｕは前記第３の強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、
前記第１の強誘電体膜の一方の面に前記第２の強誘電体膜が設けられており、前記第１の強誘電体膜の他方の面に前記第３の強誘電体膜が設けられていることを特徴とする付記１または２に記載の記憶装置。
（付記５）
前記第３の強誘電体膜は、チタン酸ジルコン酸鉛にＬａ、Ｃａ、Ｓｒのうちから選ばれる１または２以上の元素が含まれる材料に、Ｒｕがドープされているものであることを特徴とする付記４に記載の記憶装置。
（付記６）
前記第２の強誘電体膜は前記下部電極と接しており、前記第３の強誘電体膜は前記上部電極と接していることを特徴とする付記４または５に記載の記憶装置。
（付記７）
基板の上に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、
を有し、前記強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされており、
前記Ｒｕは、前記強誘電体膜におけるＰｂ、Ｚｒ、Ｔｉのいずれかと置換しているものであって、
前記強誘電体膜をＰｂ（Ｚｒ１−ＹＴｉＹ−ＸＲｕＸ）Ｏ３とした場合、０＜Ｘ≦０．１であることを特徴とする記憶装置。
（付記８）
前記強誘電体膜は、チタン酸ジルコン酸鉛にＬａ、Ｃａ、Ｓｒのうちから選ばれる１または２以上の元素が含まれる材料に、Ｒｕがドープされているものであることを特徴とする付記７に記載の記憶装置。
（付記９）
前記基板上にはトランジスタが形成されており、
前記下部電極または前記上部電極は、前記トランジスタと接続されていることを特徴とする付記１から８のいずれかに記載の記憶装置。
（付記１０）
前記下部電極は、前記トランジスタの上方に形成されていることを特徴とする付記９に記載の記憶装置。
（付記１１）
基板の上に、下部電極を形成する工程と、
前記下部電極上に、強誘電体膜を形成する工程と、
前記強誘電体膜を形成した後、前記強誘電体膜を結晶化させる熱処理を行なう工程と、
前記熱処理の行なわれた前記強誘電体膜上に、上部電極を形成する工程と、
を有し、前記強誘電体膜は、第１の強誘電体膜と第２の強誘電体膜とが積層されたものであって、
前記第１の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料により形成されており、
前記第２の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されているものであることを特徴とする記憶装置の製造方法。
（付記１２）
前記強誘電体膜を形成する工程は、
前記下部電極上に、前記第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜上に、前記第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜上に、第３の強誘電体膜を形成する工程と、
を有するものであって、
前記上部電極は、前記第３の強誘電体膜上に形成されるものであって、
前記第３の強誘電体膜は、チタン酸ジルコン酸鉛を含む材料にＲｕがドープされているものにより形成されているものであることを特徴とする付記１１に記載の記憶装置の製造方法。
（付記１３）
前記基板にトランジスタを形成する工程と、
前記トランジスタの上に層間絶縁膜を形成し、前記層間絶縁膜に開口部を形成し、前記開口部にＷ膜を形成することにより、前記トランジスタに接続されるＷプラグを形成する工程と、
を有し、前記下部電極を形成する工程は、前記Ｗプラグの上部に、前記下部電極を形成するものであることを特徴とする付記１１または１２に記載の記憶装置の製造方法。
【符号の説明】
【００８０】
１０        半導体基板
１１        素子分離領域
１２        ウェル
１３        ゲート絶縁膜
１４        ゲート電極
１５        シリサイド層
１６        低濃度拡散層
１７        サイドウォール
１８        高濃度拡散層
２０        ＭＯＳトランジスタ
２１        シリコン酸窒化膜
２２        シリコン酸化膜
３０        Ｗプラグ
３１        グルー膜
４０        密着層
５０        下部電極
６０        強誘電体膜
７０        上部電極
８０        保護膜
９０        層間絶縁膜
１００      Ｗプラグ
１１０      メタル配線
１１１      下層グルー膜
１１２      配線材料膜
１１３      上層グルー膜
１６０      強誘電体膜
１６１      第１の強誘電体膜
１６２      第２の強誘電体膜
２６０      強誘電体膜
２６１      第１の強誘電体膜
２６２      第２の強誘電体膜
３６０      強誘電体膜
３６１      第１の強誘電体膜
３６２      第２の強誘電体膜
３６３      第３の強誘電体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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