(57)【特許請求の範囲】
【請求項１】
スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
前記複数の半導体基板は、それぞれ
前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、
該デバイス領域それぞれに形成されている前記半導体装置に接続され、かつ該デバイス領域から前記スクライブ溝部の内側に延出している配線電極とを有し、
前記スクライブ溝部に沿った前記デバイス領域の周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体基板の表面における前記複数のデバイス領域が形成されている第１の表面のうちの前記延出ゾーンを除いた遮蔽領域に前記電磁遮蔽層が形成され、
前記複数のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有し、
前記複数の半導体基板は、それぞれ前記複数のスクライブ溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、該絶縁層は、前記溝下部の内側に形成されている下部絶縁層と、前記幅広部の内側に形成されている上部絶縁層とが重なった２層構造を有し、かつ前記下部絶縁層が前記上部絶縁層を形成している前記樹脂よりも粘度の低い低粘性樹脂を用いて形成されている積層半導体基板。
【請求項２】
前記配線電極は、前記デバイス領域から前記スクライブ溝部の内側に延出している延出端子部と、前記デバイス領域内に配置され、かつ前記延出端子部の一部に形成された前記延出端子部よりも幅の広い電極パッドとを有し、
前記周縁部のうちの前記電極パッドが配置されている部分をパッドゾーンとしたときに、前記第１の表面の前記延出ゾーンとともに前記パッドゾーンを除いた領域が前記遮蔽領域に設定されている請求項１記載の積層半導体基板。
【請求項３】
前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、
前記複数の半導体基板のすべてにおいて、前記電磁遮蔽層は、前記複数のデバイス領域すべてを該デバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有する請求項１または２記載の積層半導体基板。
【請求項４】
スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
前記複数の半導体基板は、それぞれ
前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、
該デバイス領域それぞれに形成されている前記半導体装置に接続され、かつ該デバイス領域から前記スクライブ溝部の内側に延出している配線電極とを有し、
前記スクライブ溝部に沿った前記デバイス領域の周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体基板の表面における前記複数のデバイス領域が形成されている第１の表面のうちの前記延出ゾーンを除いた遮蔽領域に前記電磁遮蔽層が形成され、
前記配線電極は、前記デバイス領域から前記スクライブ溝部の内側に延出している延出端子部と、前記デバイス領域内に配置され、かつ前記延出端子部の一部に形成された前記延出端子部よりも幅の広い電極パッドとを有し、
前記延出端子部は、前記スクライブ溝部のいずれか１つの内側に先端側の一部分が配置され、かつ該スクライブ溝部を横切らないように延出し、
前記複数の半導体基板は、それぞれ
前記デバイス領域を覆うように形成され、前記半導体基板の表層を構成している表面絶縁層と、前記遮蔽領域に形成されている電極絶縁層とを更に有し、
前記表面絶縁層は、前記複数のスクライブ溝部の内側に形成されている溝部内の絶縁部と一体となって構成され、
前記延出端子部は、前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、
前記電極絶縁層は、前記延出端子部の前記遮蔽領域に存在している部分の側面および上面を覆っている積層半導体基板。
【請求項５】
スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、
前記複数の半導体基板は、それぞれ
前記複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、
該デバイス領域それぞれに形成されている前記半導体装置に接続され、かつ該デバイス領域から前記スクライブ溝部の内側に延出している配線電極とを有し、
前記複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体基板の表面における前記複数のデバイス領域が形成されている第１の表面の裏面側の第２の表面のうちの前記複数のデバイス領域それぞれに対応した対応位置に前記電磁遮蔽層が形成され、
前記配線電極は、前記デバイス領域から前記スクライブ溝部の内側に延出している延出端子部と、前記デバイス領域内に配置され、かつ前記延出端子部の一部に形成された前記延出端子部よりも幅の広い電極パッドとを有し、
前記延出端子部は、前記スクライブ溝部のいずれか１つの内側に先端側の一部分が配置され、かつ該スクライブ溝部を横切らないように延出し、
前記複数の半導体基板は、それぞれ
前記デバイス領域を覆うように形成され、前記半導体基板の表層を構成している表面絶縁層と、前記遮蔽領域に形成されている電極絶縁層とを更に有し、
前記表面絶縁層は、前記複数のスクライブ溝部の内側に形成されている溝部内の絶縁部と一体となって構成され、
前記延出端子部は、前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、
前記電極絶縁層は、前記延出端子部の前記遮蔽領域に存在している部分の側面および上面を覆っている積層半導体基板。
【請求項６】
前記周縁部のうちの前記電極パッドが配置されている部分をパッドゾーンとしたときに、前記第１の表面の前記延出ゾーンとともに前記パッドゾーンを除いた領域が前記遮蔽領域に設定されている請求項４または５記載の積層半導体基板。
【請求項７】
前記最上位基板と前記最下位基板とを含む前記複数の半導体基板のすべてが前記電磁遮蔽層を有し、
前記複数の半導体基板のすべてにおいて、前記電磁遮蔽層は、前記複数のデバイス領域すべてを該デバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有する請求項４〜６のいずれか一項記載の積層半導体基板。
【請求項８】
前記最下位基板における前記第１の表面の裏面側の第２の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有する請求項７記載の積層半導体基板。
【請求項９】
前記電磁遮蔽層は、軟磁性材を用いて形成されている請求項１〜８のいずれか一項記載の積層半導体基板。
【請求項１０】
半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、
前記複数の半導体チップは、それぞれ
周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、
該樹脂絶縁層よりも内側の前記半導体装置が形成されているデバイス領域と、
前記半導体装置に接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している配線電極とを有し、
前記樹脂絶縁層に沿った前記デバイス領域の周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体チップの表面における前記デバイス領域が形成されている第１の表面のうちの前記延出ゾーンを除いた遮蔽領域に前記電磁遮蔽層が形成され、
前記最上位チップにおける前記樹脂絶縁層が前記積層チップパッケージの表層を構成し、該最上位チップにおける前記配線電極が前記樹脂絶縁層の表面よりも上に浮かび上がった凸状に形成されている積層チップパッケージ。
【請求項１１】
前記配線電極は、前記デバイス領域から前記樹脂絶縁層の内側に延出している延出端子部と、前記デバイス領域内に配置され、かつ前記延出端子部の一部に形成された前記延出端子部よりも幅の広い電極パッドとを有し、
前記周縁部のうちの前記電極パッドが配置されている部分をパッドゾーンとしたときに、前記第１の表面の前記延出ゾーンとともに前記パッドゾーンを除いた領域が前記遮蔽領域に設定されている請求項１０記載の積層チップパッケージ。
【請求項１２】
前記最上位チップと前記最下位チップとを含む前記複数の半導体チップのすべてが前記電磁遮蔽層を有し、
前記複数の半導体チップのすべてにおいて、前記電磁遮蔽層は、前記複数のデバイス領域すべてを該デバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有する請求項１０または１１記載の積層チップパッケージ。
【請求項１３】
半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、
前記複数の半導体チップは、それぞれ
周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、
該樹脂絶縁層よりも内側の前記半導体装置が形成されているデバイス領域と、
前記半導体装置に接続され、かつ前記デバイス領域から前記樹脂絶縁層上に延出している配線電極とを有し、
前記複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、前記半導体チップの表面における前記デバイス領域が形成されている第１の表面の裏面側の第２の表面のうちの前記デバイス領域に対応した対応位置に前記電磁遮蔽層が形成され、
前記樹脂絶縁層は下部絶縁層の上に上部絶縁層が重なった２層構造を有し、該下部絶縁層が該上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成され、
前記最上位チップにおける前記樹脂絶縁層が前記積層チップパッケージの表層を構成し、該最上位チップにおける前記配線電極が前記樹脂絶縁層の表面よりも上に浮かび上がった凸状に形成されている積層チップパッケージ。
【請求項１４】
前記電磁遮蔽層が前記デバイス領域に応じた大きさを有し、かつ前記第２の表面の前記上部絶縁層に対応した対応部以外の領域に形成されている請求項１３記載の積層チップパッケージ。
【請求項１５】
前記延出ゾーンが複数の側面のうちのいずれか少なくとも一つの配線用側面を向くように前記複数の半導体チップすべてが配置され、該配線用側面に前記複数の半導体チップすべての前記延出端子部の端面が形成され、前記複数の半導体チップが積層されている積層方向に沿って並んでいる前記端面同士を複数の半導体チップすべてを跨ぐようにして接続する接続電極を更に有する請求項１０〜１２のいずれか一項記載の積層チップパッケージ。
【請求項１６】
半導体装置が形成されている複数の処理前基板のすべてについて、前記半導体装置が形成されている第１の表面にスクライブラインに沿って第１の幅および第１の深さを備えた第１の溝部を複数形成する第１の溝部形成工程と、
複数の前記第１の溝部の入り口に前記第１の幅よりも幅の広い第２の幅を有し、かつ前記第１の深さよりも浅い第２の深さを備えた第２の溝部を形成する第２の溝部形成工程と、
前記第１の溝部および第２の溝部が形成されている前記第１の表面に樹脂を塗布して前記第１の溝部および第２の溝部の内側に絶縁層を形成する絶縁層形成工程と、
前記半導体装置に接続され、かつ前記複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域から前記スクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、
複数の前記処理前基板のうちの少なくとも２つについて、前記デバイス領域における前記スクライブ溝部に沿った周縁部のうちの前記配線電極が交差している部分を延出ゾーンとしたときに、前記処理前基板の表面における前記複数のデバイス領域が形成されている第１の表面のうちの前記延出ゾーンを除いた遮蔽領域に、強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、
前記処理前基板のうちの前記電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように前記処理前基板を複数積層する積層工程とを有し、
前記絶縁層形成工程において、前記樹脂を塗布するのに先立って、該樹脂よりも粘度の低い低粘性樹脂を前記第１の表面に塗布して前記第１の溝部の内側に下部絶縁層を形成する積層半導体基板の製造方法。
【請求項１７】
前記配線電極形成工程において、前記デバイス領域から前記スクライブ溝部の内側に延出している延出端子部と、該延出端子部よりも幅の広い電極パッドとを該電極パッドが前記デバイス領域内に配置されるようにして形成し、
前記電磁遮蔽層形成工程において、前記周縁部のうちの前記電極パッドが配置されている部分であるパッドゾーンを前記延出ゾーンとともに除いた領域を前記遮蔽領域として前記電磁遮蔽層を形成する請求項１６記載の積層半導体基板の製造方法。
【請求項１８】
半導体装置が形成されている複数の処理前基板のすべてについて、前記半導体装置が形成されている第１の表面にスクライブラインに沿って第１の幅および第１の深さを備えた第１の溝部を複数形成する第１の溝部形成工程と、
複数の前記第１の溝部の入り口に前記第１の幅よりも幅の広い第２の幅を有し、かつ前記第１の深さよりも浅い第２の深さを備えた第２の溝部を形成する第２の溝部形成工程と、
前記第１の溝部および第２の溝部が形成されている前記第１の表面に樹脂を塗布して前記第１の溝部および第２の溝部の内側に絶縁層を形成する絶縁層形成工程と、
前記半導体装置に接続され、かつ前記複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域から前記スクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、
複数の前記処理前基板のうちの少なくとも２つについて、前記デバイス領域が形成されている第１の表面の裏面側の第２の表面を前記スクライブ溝部が出現するまで研磨した後、該第２の表面のうちの前記複数のデバイス領域それぞれに対応した対応位置に強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、
複数の前記処理前基板のうちの前記電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように前記処理前基板を複数積層する積層工程とを有し、
前記絶縁層形成工程において、前記樹脂を塗布するのに先立って、該樹脂よりも粘度の低い低粘性樹脂を前記第１の表面に塗布して前記第１の溝部の内側に下部絶縁層を形成する積層半導体基板の製造方法。
【請求項１９】
請求項１６記載の製造方法によって製造された積層半導体基板をそれぞれの前記スクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層と前記配線電極とを出現させる切断工程と、
前記複数の処理前基板が積層されている積層方向に沿って並んでいる前記配線電極同士を前記複数の処理前基板すべてを跨ぐように接続する接続電極を形成する接続電極形成工程とを有する積層チップパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージを製造するための積層半導体基板および積層チップパッケージ並びにこれらの製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。
【０００３】
近年、高集積化された電子部品としてシステム・イン・パッケージ（System  in  Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰは、ＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数の半導体チップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして積層された複数の半導体チップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。
【０００４】
積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数の半導体チップを基板上に積層し、各半導体チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれの半導体チップに複数の貫通電極を形成し、その貫通電極によって各半導体チップ間の配線を行う方式である。
【０００５】
ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
【０００６】
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各半導体チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。
【０００７】
積層チップパッケージの製造方法として、従来、例えば特許文献１や、特許文献２が知られている。特許文献１には、次のような製造方法が記載されている。この製造方法では、まず、ウェハより切り出された複数の半導体チップを埋め込み用樹脂中に埋め込む。その後、各半導体チップに接続される複数のリードを形成してNeo-Waferと呼ばれる構造物を作成する。次に、Neo-Waferを切断して、半導体チップとその周囲を囲む樹脂と、複数のリードとを含むNeo-chipと呼ばれる複数の構造体を作成する。このとき、半導体チップに接続された複数のリードの端面はNeo-chipの側面に露出している。そして、複数種類のNeo-chipを積層して積層体を作成する。この積層体では、各層の半導体チップに接続された複数のリードの端面は積層体の同じ側面に露出している。
【０００８】
また、非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造してその積層体の２つの側面に配線を形成することが記載されている。一方、特許文献２には、フレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７  Ｂ２号明細書
【特許文献３】特開２０１０−１０３５７４号公報
【非特許文献】
【００１０】
【非特許文献１】Keith D. Gann, “Neo-StackingTechnology”, HDI Magazine, 1999 年12月
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、積層チップパッケージは、次のような手順で製造される。まず、ウェハプロセスを施すことにより、複数のデバイスが作り込まれた半導体ウェハを作成する。そして、半導体ウェハにスクライブラインに沿った溝部を複数形成する。さらに、その溝部にエポキシ樹脂、ポリイミド樹脂といった樹脂を埋め込むことによって絶縁層を形成し、それによって溝付き基板を作成する。このような溝付き基板を絶縁性の接着材で張り合わせて積層半導体基板を作成する。この積層半導体基板を溝部に沿って切断することによって積層チップパッケージを製造する。
一方、積層チップパッケージは、複数の半導体チップが重なっている。積層半導体基板を溝部に沿って切断すると、溝付き基板も溝部に沿って切断される。溝付き基板が溝部に沿って切断されたことによって形成される板状の部材が半導体チップである。
【００１２】
ところで、積層チップパッケージを製造するときは、拡散工程、半導体検査工程等を含む多数の工程を経なければならない。これらの工程では、エッチング装置や露光装置、検査装置等の非常に多くの装置が用いられる。これらの装置は電力を動力源としているため外部に何らかの電磁波を放出している。
【００１３】
そのため、積層チップパッケージの材料となる半導体ウェハから、製造途中の積層半導体基板および完成した積層チップパッケージに至るまで、何らかの電磁波が存在する外部環境下に置かれており、積層チップパッケージは電磁波が存在する外部環境下で製造されている。
【００１４】
しかしながら、上記各特許文献や非特許文献に開示されている積層チップパッケージでは、外部環境に存在する電磁波の影響を回避するための対策が施されていなかった。そのため、外部環境に存在する電磁波の影響が完成した積層チップパッケージに及ぶ恐れがあった。
【００１５】
したがって、製造途中のウェハの段階から、個々の半導体チップはもちろんのこと、完成した積層チップパッケージにいたるまで、いずれもが電磁波の影響を受けやすく、上記各特許文献や非特許文献に開示されている積層チップパッケージには長期間にわたって電磁波の影響を受けやすいという課題があった。すると、例えば各半導体チップの配線層を流れる信号に電磁波の影響によるノイズが混入する等のおそれがあった。配線層を流れる信号にノイズが混入すると、信号の波形が変わるおそれがあるため、例えば検査工程で誤った判定がなされるといった影響が出るおそれがある。
【００１６】
この点、例えば、特許文献３に記載されている半導体チップのように、導電体膜によって電磁波の影響を回避するという考えがある。しかし、特許文献３に開示されている導電体膜は、半導体チップのほぼ全体をカバーする構造を有するため、仮にこの導電体膜を上記各積層チップパッケージに形成するとしたら、複数の半導体チップが積層された後になる。そうすると、複数の半導体チップが積層された後であれば電磁波を遮蔽し得るものの、積層前の段階にあるウェハはもちろん個々の半導体チップも電磁波の影響を回避できない。
【００１７】
一方、特許文献３には、半導体チップを切り出す前のウェハの片面全体に遮蔽用金属膜を形成することが開示されている。しかし、このような遮蔽用金属膜を形成することには次のような課題があった。
【００１８】
前述したとおり、積層チップパッケージは、積層半導体基板を溝部に沿って切断することによって製造される。積層チップパッケージでは、積層されている各半導体チップを電気的に接続しなければならない。このような接続を実現するため、積層チップパッケージの側面に接続用の電極（接続電極）を形成することがある。そして、接続電極によって各半導体チップを接続するため、積層半導体基板を溝部に沿って切断したときの切断面に各半導体チップに備えられている電極（配線電極ともいう）を出現させることがある。
【００１９】
しかし、積層半導体基板を溝部に沿って切断したとき、積層されている各ウェハが溝部に沿って切断されるため、遮蔽用金属膜がウェハの片面全体に形成されていると、遮蔽用金属膜も溝部に沿って切断される。そのため、配線電極とともに遮蔽用金属膜の断面も切断面に出現してしまう。そうすると、配線電極を接続するべく接続電極を形成したときに、その接続電極に遮蔽用金属膜も接続されてしまう。こうなると、接続電極同士が遮蔽用金属膜を介して接続されてしまい、積層チップパッケージを作動させる上で不都合である。
【００２０】
さらに、特許文献３に記載されている導電体膜は導電性塗料を塗布することによって形成されている。そのため、この導電体膜では、磁界を十分に遮蔽することができないおそれがあった。電磁波の影響を回避するためには、電界だけでなく磁界も遮蔽することが望ましい。しかし、特許文献３に記載されている従来技術では、磁界を遮蔽することができないおそれがあり、電磁波の十分な遮蔽効果が得られないおそれがあった。
【００２１】
以上のように、従来技術では、接続電極が側面に形成される積層チップパッケージについて、電磁波を遮蔽するための遮蔽層に接続電極が接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり、電磁波の十分な遮蔽効果を得ることが甚だ困難であった。
【００２２】
本発明は、上記課題を解決するためになされたもので、接続電極が側面に形成される積層チップパッケージを製造するための積層半導体基板、および積層チップパッケージ並びにこれらの製造方法において、接続電極が遮蔽層に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、そのデバイス領域それぞれに形成されている半導体装置に接続され、かつそのデバイス領域からスクライブ溝部の内側に延出している配線電極とを有し、スクライブ溝部に沿ったデバイス領域の周縁部のうちの配線電極が交差している部分を延出ゾーンとしたときに、複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、半導体基板の表面における複数のデバイス領域が形成されている第１の表面のうちの延出ゾーンを除いた遮蔽領域に電磁遮蔽層が形成され、複数のスクライブ溝部は、底部を含む溝下部よりも幅の広い幅広部が入り口に形成された口広構造を有し、複数の半導体基板は、それぞれ複数のスクライブ溝部に隙間なく樹脂を充填することによって形成されている絶縁層を更に有し、その絶縁層は、溝下部の内側に形成されている下部絶縁層と、幅広部の内側に形成されている上部絶縁層とが重なった２層構造を有し、かつ下部絶縁層が上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されている積層半導体基板を特徴とする。
【００２４】
この積層半導体基板は電磁遮蔽層が遮蔽領域に形成されているから、スクライブ溝部に沿って切断したときの切断面に電磁遮蔽層が出現しない。また、最上位基板と最下位基板が電磁遮蔽層を有するから少なくともこれら２つについては半導体基板の段階から電磁波が遮蔽される。さらに、半導体基板の段階から完成後に至るまでの間、最上位基板と最下位基板の電磁遮蔽層によって電磁波が遮蔽される。そして、電磁遮蔽層は強磁性体を用いて形成されているから磁力線が通りやすく、電磁波を迂回させやすい。また、スクライブ溝部が口広構造を有しているため、スクライブ溝部の内側に液状の樹脂が入り込みやすくなっている。
【００２５】
上記積層半導体基板では、配線電極は、デバイス領域からスクライブ溝部の内側に延出している延出端子部と、デバイス領域内に配置され、かつ延出端子部の一部に形成された延出端子部よりも幅の広い電極パッドとを有し、周縁部のうちの電極パッドが配置されている部分をパッドゾーンとしたときに、第１の表面の延出ゾーンとともにパッドゾーンを除いた領域が遮蔽領域に設定されていることが好ましい。
【００２６】
この積層半導体基板では、電磁遮蔽層が電極パッド上には形成されないようになっている。
【００２７】
また、上記積層半導体基板では、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有し、複数の半導体基板のすべてにおいて、電磁遮蔽層は、複数のデバイス領域すべてをそのデバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有することが好ましい。
【００２８】
この積層半導体基板では、積層されているすべての半導体基板について、半導体基板の段階から電磁波が遮蔽されるから、半導体基板の段階から完成後に至るまでの間、各半導体基板の電磁遮蔽層によって電磁波がより確実に遮蔽される。また、各半導体基板のデバイス領域を上下２つの電磁遮蔽層が挟みこんでいる。さらに、電磁遮蔽層がそれぞれの絶縁状態を保ちながら複数のデバイス領域のすべてを個々に遮蔽する。また、電磁遮蔽層の作用がより有効に発揮される部分に電磁遮蔽層が形成されている。
【００２９】
また、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、そのデバイス領域それぞれに形成されている半導体装置に接続され、かつそのデバイス領域からスクライブ溝部の内側に延出している配線電極とを有し、スクライブ溝部に沿ったデバイス領域の周縁部のうちの配線電極が交差している部分を延出ゾーンとしたときに、複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、半導体基板の表面における複数のデバイス領域が形成されている第１の表面のうちの延出ゾーンを除いた遮蔽領域に電磁遮蔽層が形成され、配線電極は、デバイス領域からスクライブ溝部の内側に延出している延出端子部と、デバイス領域内に配置され、かつ延出端子部の一部に形成された延出端子部よりも幅の広い電極パッドとを有し、延出端子部は、スクライブ溝部のいずれか１つの内側に先端側の一部分が配置され、かつそのスクライブ溝部を横切らないように延出し、複数の半導体基板は、それぞれデバイス領域を覆うように形成され、半導体基板の表層を構成している表面絶縁層と、遮蔽領域に形成されている電極絶縁層とを更に有し、表面絶縁層は、複数のスクライブ溝部の内側に形成されている溝部内の絶縁部と一体となって構成され、延出端子部は、表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、電極絶縁層は、延出端子部の遮蔽領域に存在している部分の側面および上面を覆っている積層半導体基板を提供する。
【００３０】
また、本発明は、スクライブラインに沿った複数のスクライブ溝部が形成されている複数の半導体基板が積層されている積層半導体基板であって、複数の半導体基板は、それぞれ複数のスクライブ溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成され、それぞれ絶縁されている複数のデバイス領域と、そのデバイス領域それぞれに形成されている半導体装置に接続され、かつそのデバイス領域からスクライブ溝部の内側に延出している配線電極とを有し、複数の半導体基板のうちの最も上側に積層されている最上位基板と、最も下側に積層されている最下位基板とが強磁性体を用いて形成された電磁遮蔽層を有し、半導体基板の表面における複数のデバイス領域が形成されている第１の表面の裏面側の第２の表面のうちの複数のデバイス領域それぞれに対応した対応位置に前記電磁遮蔽層が形成され、配線電極は、デバイス領域からスクライブ溝部の内側に延出している延出端子部と、デバイス領域内に配置され、かつ延出端子部の一部に形成された延出端子部よりも幅の広い電極パッドとを有し、延出端子部は、スクライブ溝部のいずれか１つの内側に先端側の一部分が配置され、かつそのスクライブ溝部を横切らないように延出し、複数の半導体基板は、それぞれデバイス領域を覆うように形成され、半導体基板の表層を構成している表面絶縁層と、遮蔽領域に形成されている電極絶縁層とを更に有し、表面絶縁層は、複数のスクライブ溝部の内側に形成されている溝部内の絶縁部と一体となって構成され、延出端子部は、表面絶縁層の表面よりも上に浮かび上がった凸状に形成され、電極絶縁層は、延出端子部の遮蔽領域に存在している部分の側面および上面を覆っている積層半導体基板を提供する。
【００３２】
さらに、上記積層半導体基板では、周縁部のうちの電極パッドが配置されている部分をパッドゾーンとしたときに、第１の表面の延出ゾーンとともにパッドゾーンを除いた領域が遮蔽領域に設定されているようにすることができる。
また、最上位基板と最下位基板とを含む複数の半導体基板のすべてが電磁遮蔽層を有し、複数の半導体基板のすべてにおいて、電磁遮蔽層は、複数のデバイス領域すべてをそのデバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有するようにすることもできる。
【００３３】
また、上記積層半導体基板では、最下位基板における第１の表面の裏面側の第２の表面に、強磁性体を用いて形成された追加電磁遮蔽層を更に有するようにすることができる。
【００３４】
また、上記積層半導体基板の場合、電磁遮蔽層は、軟磁性材を用いて形成されていることが好ましい。
【００３５】
そして、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、その樹脂絶縁層よりも内側の半導体装置が形成されているデバイス領域と、半導体装置に接続され、かつデバイス領域から樹脂絶縁層上に延出している配線電極とを有し、樹脂絶縁層に沿ったデバイス領域の周縁部のうちの配線電極が交差している部分を延出ゾーンとしたときに、複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、半導体チップの表面におけるデバイス領域が形成されている第１の表面のうちの延出ゾーンを除いた遮蔽領域に電磁遮蔽層が形成され、最上位チップにおける樹脂絶縁層が積層チップパッケージの表層を構成し、その最上位チップにおける配線電極が樹脂絶縁層の表面よりも上に浮かび上がった凸状に形成されている積層チップパッケージを提供する。
【００３６】
上記積層チップパッケージでは、配線電極は、デバイス領域から樹脂絶縁層の内側に延出している延出端子部と、デバイス領域内に配置され、かつ延出端子部の一部に形成された延出端子部よりも幅の広い電極パッドとを有し、周縁部のうちの電極パッドが配置されている部分をパッドゾーンとしたときに、第１の表面の延出ゾーンとともにパッドゾーンを除いた領域が遮蔽領域に設定されていることが好ましい。
【００３７】
また、上記積層チップパッケージでは、最上位チップと最下位チップとを含む複数の半導体チップのすべてが電磁遮蔽層を有し、複数の半導体チップのすべてにおいて、電磁遮蔽層は、複数のデバイス領域すべてをそのデバイス領域ごとに外側から覆い、それぞれが互いに離反している個別構造を有することが好ましい。
【００３８】
さらに、本発明は、半導体装置が形成されている複数の半導体チップが積層されている積層チップパッケージであって、複数の半導体チップは、それぞれ周囲を取り囲むように形成された絶縁性の樹脂からなる樹脂絶縁層と、その樹脂絶縁層よりも内側の半導体装置が形成されているデバイス領域と、半導体装置に接続され、かつそのデバイス領域から樹脂絶縁層上に延出している配線電極とを有し、複数の半導体チップのうちの最も上側に積層されている最上位チップと、最も下側に積層されている最下位チップとが強磁性体を用いて形成された電磁遮蔽層を有し、半導体チップの表面におけるデバイス領域が形成されている第１の表面の裏面側の第２の表面のうちのデバイス領域に対応した対応位置に電磁遮蔽層が形成され、樹脂絶縁層は下部絶縁層の上に上部絶縁層が重なった２層構造を有し、その下部絶縁層がその上部絶縁層を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成され、最上位チップにおける樹脂絶縁層が積層チップパッケージの表層を構成し、その最上位チップにおける配線電極が樹脂絶縁層の表面よりも上に浮かび上がった凸状に形成されている積層チップパッケージを提供する。
【００４０】
さらに、電磁遮蔽層がデバイス領域に応じた大きさを有し、かつ第２の表面の上部絶縁層に対応した対応部以外の領域に形成されているようにすることもできる。
【００４１】
そして、上記積層チップパッケージでは、延出ゾーンが複数の側面のうちのいずれか少なくとも一つの配線用側面を向くように複数の半導体チップすべてが配置され、その配線用側面に複数の半導体チップすべての延出端子部の端面が形成され、複数の半導体チップが積層されている積層方向に沿って並んでいる端面同士を複数の半導体チップすべてを跨ぐようにして接続する接続電極を更に有することが好ましい。
【００４３】
そして、本発明は、半導体装置が形成されている複数の処理前基板のすべてについて、半導体装置が形成されている第１の表面にスクライブラインに沿って第１の幅および第１の深さを備えた第１の溝部を複数形成する第１の溝部形成工程と、複数の第１の溝部の入り口に第１の幅よりも幅の広い第２の幅を有し、かつ第１の深さよりも浅い第２の深さを備えた第２の溝部を形成する第２の溝部形成工程と、第１の溝部および第２の溝部が形成されている第１の表面に樹脂を塗布して第１の溝部および第２の溝部の内側に絶縁層を形成する絶縁層形成工程と、半導体装置に接続され、かつ複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域からスクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、複数の処理前基板のうちの少なくとも２つについて、デバイス領域におけるスクライブ溝部に沿った周縁部のうちの配線電極が交差している部分を延出ゾーンとしたときに、処理前基板の表面における複数のデバイス領域が形成されている第１の表面のうちの延出ゾーンを除いた遮蔽領域に、強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、処理前基板のうちの電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように処理前基板を複数積層する積層工程とを有し、絶縁層形成工程において、樹脂を塗布するのに先立って、その樹脂よりも粘度の低い低粘性樹脂を第１の表面に塗布して第１の溝部の内側に下部絶縁層を形成する積層半導体基板の製造方法を提供する。
【００４４】
また、上記配線電極形成工程において、デバイス領域からスクライブ溝部の内側に延出している延出端子部と、その延出端子部よりも幅の広い電極パッドとをその電極パッドがデバイス領域内に配置されるように形成し、電磁遮蔽層形成工程において、周縁部のうちの電極パッドが配置されている部分であるパッドゾーンを延出ゾーンとともに除いた領域を遮蔽領域として電磁遮蔽層を形成することが好ましい。
【００４５】
さらに、本発明は、半導体装置が形成されている複数の処理前基板のすべてについて、半導体装置が形成されている第１の表面にスクライブラインに沿って第１の幅および第１の深さを備えた第１の溝部を複数形成する第１の溝部形成工程と、複数の第１の溝部の入り口に第１の幅よりも幅の広い第２の幅を有し、かつ第１の深さよりも浅い第２の深さを備えた第２の溝部を形成する第２の溝部形成工程と、第１の溝部および第２の溝部が形成されている第１の表面に樹脂を塗布して第１の溝部および第２の溝部の内側に絶縁層を形成する絶縁層形成工程と、半導体装置に接続され、かつ複数のスクライブ溝部のいずれか少なくとも一つに接するデバイス領域からスクライブ溝部の内側に延出している配線電極を形成する配線電極形成工程と、複数の処理前基板のうちの少なくとも２つについて、デバイス領域が形成されている第１の表面の裏面側の第２の表面をスクライブ溝部が出現するまで研磨した後、その第２の表面のうちの複数のデバイス領域それぞれに対応した対応位置に強磁性体を用いて電磁遮蔽層を形成する電磁遮蔽層形成工程と、複数の処理前基板のうちの電磁遮蔽層を有する遮蔽層付き基板が最上位と最下位それぞれに配置されるように処理前基板を複数積層する積層工程とを有し、絶縁層形成工程において、樹脂を塗布するのに先立って、その樹脂よりも粘度の低い低粘性樹脂を第１の表面に塗布して第１の溝部の内側に下部絶縁層を形成する積層半導体基板の製造方法を提供する。
【００４７】
また、本発明は、上記製造方法によって製造された積層半導体基板をそれぞれのスクライブ溝部に沿って切断し、その切断面に絶縁性の樹脂からなる樹脂絶縁層と配線電極とを出現させる切断工程と、複数の処理前基板が積層されている積層方向に沿って並んでいる配線電極同士を複数の処理前基板すべてを跨ぐように接続する接続電極を形成する接続電極形成工程とを有する積層チップパッケージの製造方法を提供する。
【発明の効果】
【００４８】
以上詳述したように、本発明によれば、接続電極が側面に形成される積層チップパッケージを製造するための積層半導体基板、および積層チップパッケージ並びにこれらの製造方法において、接続電極が遮蔽層に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態に係る積層半導体ウェハを構成する半導体ウェアの全体を示す斜視図である。
【図２】図１の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図３】図２の３−３線断面図である。
【図４】２枚の半導体ウェハを用いた積層チップパッケージの、メモリセルを中心に示した断面図である。
【図５】図１の半導体ウェハの要部を示す一部省略した斜視図である。
【図６】図５の６−６線断面図である。
【図７】製造途中の積層半導体ウェハを示す図２と同様の平面図である。
【図８】図７の後続の積層半導体ウェハを示す図２と同様の平面図である。
【図９】図８の後続の積層半導体ウェハを示す図２と同様の平面図である。
【図１０】図９の後続の積層半導体ウェハを示す図２と同様の平面図である。
【図１１】図１０の後続の積層半導体ウェハを示す図２と同様の平面図である。
【図１２】溝部を中心に示した積層半導体ウェハの断面図で（Ａ）は第１の溝部形成工程を実行した状態を示し、（Ｂ）は第２の溝部形成工程を実行した状態を示している。
【図１３】図１２の後続の積層半導体ウェハの断面図で（Ａ）は下部絶縁層を形成した状態を示し、（Ｂ）は上部絶縁層および表面絶縁層を形成した状態を示している。
【図１４】図７の１４−１４線断面図である。
【図１５】図８の１５−１５線断面図である。
【図１６】図９の１６−１６線断面図である。
【図１７】図１０の１７−１７線断面図である。
【図１８】図１１の１８−１８線断面図である。
【図１９】製造途中の積層半導体ウェハおよび台座を示す図１４と同様の断面図である。
【図２０】図１９の後続の工程を示す図１４と同様の断面図である。
【図２１】図２０の後続の工程を示す図１４と同様の断面図である。
【図２２】本発明の第１の実施の形態に係る積層半導体ウェハを示す図３と同様の断面図である。
【図２３】積層チップパッケージを構成する半導体チップの一例を示す斜視図である。
【図２４】デバイスブロックの一例を示す斜視図である。
【図２５】積層チップパッケージの一例を示す一部省略した斜視図である。
【図２６】図２５と同じ積層チップパッケージの平面図である。
【図２７】図２と異なる配線電極を備えた積層半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図２８】別の半導体ウェハの全体を示す斜視図である。
【図２９】図２８の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。
【図３０】更に別の半導体ウェハの全体を示す斜視図である。
【図３１】別の積層チップパッケージを示す斜視図である。
【図３２】別の半導体チップを示す斜視図である。
【図３３】図２の要部を拡大した平面図である。
【図３４】変形例に係る積層半導体ウェハを示す図３と同様の断面図である。
【図３５】本発明の第２の実施の形態に係る積層半導体ウェハを示す図３と同様の断面図である。
【図３６】製造途中の積層半導体ウェハおよび台座を示す図３と同様の断面図である。
【図３７】図３６の後続の工程を示す図３と同様の断面図である。
【図３８】変形例に係る積層半導体ウェハを示す図３と同様の断面図である。
【図３９】別の実施の形態に係る積層半導体ウェハを示す図３と同様の断面図である。
【図４０】製造途中の別の積層半導体ウェハおよび台座を示す図３と同様の断面図である。
【図４１】図３５の積層半導体ウェハを示す図６と同様の断面図である。
【図４２】電磁シールド層を通る電磁波の経路を模式的に示した図である。
【図４３】電磁シールド層および電極絶縁層の接続ホールを示す断面図である。
【発明を実施するための形態】
【００５０】
以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（積層半導体ウェハの構造）
まず、図１〜図３、図５〜図６、図２２等を参照して積層半導体ウェハ９８の構造について説明する。積層半導体ウェハ９８は、図１に示す半導体ウェハ１を用いて製造される。積層半導体ウェハ９８は本発明の第１の実施の形態に係る積層半導体基板であって、半導体ウェハ１が複数積層されている。図２２に示されている積層半導体ウェハ９８では、８枚の半導体ウェハ１、１Ａ〜１Ｇが積層されている。本発明に係る積層半導体基板では、複数の半導体基板が積層されていればよいため半導体ウェハ１の積層数は８枚には限定されない。
【００５１】
ここで、図１は半導体ウェハ１の全体を示す斜視図である。図２は半導体ウェハ１に形成されているデバイス領域１０とその周辺の領域とを示す平面図、図３は図２の３−３線断面図である。図５は半導体ウェハ１の要部を示す一部省略した斜視図、図６は図５の６−６線断面図である。なお、図１では、図示の都合上、後述するデバイス領域１０や溝部２０，２１などが拡大されている。
【００５２】
半導体ウェハ１はシリコンウェハ２を用いて構成されている。半導体ウェハ１は図１に示すように、シリコンウェハ２の第１の表面１ａ（第１の表面１ａの裏面側が第２の表面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂは第１の表面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。
【００５３】
そして、半導体ウェハ１は第１の表面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されているから、本発明におけるスクライブ溝部としての構成を備えている。隣接する溝部２０，２０および溝部２１，２１で囲まれた矩形状の領域に後述するデバイス領域１０が形成されている。
【００５４】
溝部２０は図６に詳しく示すように、溝下部２０ａと幅広部２０ｂとを有し、第１の表面１ａとほぼ直交する方向に形成されている。
【００５５】
溝下部２０ａは溝部２０の底部２０ｃを含む、底部２０ｃからある程度の高さの部分である（底部２０ｃについては図１２、図１３参照）。溝下部２０ａは溝部２０の中で相対的に樹脂が入り込み難い下側の部分であり、図１２（Ａ），（Ｂ）に示すように、幅ｗ１（約６０〜８０μｍ）、深さｄ１（約１０〜４０μｍ）を有している。溝下部２０ａの内側には、図３に示すように後述する下部絶縁層２３が形成されている。
【００５６】
幅広部２０ｂは溝部２０における溝下部２０ａよりも上側に配置されている部分であって、溝部２０の入り口２０ｄを含む、入り口２０ｄからある程度の深さの部分である。この幅広部２０ｂは溝下部２０ａよりも幅が広く形成され、溝部２０における入り口２０ｄの長さ方向全体に形成されている。すなわち、図１２（Ａ），（Ｂ）に示すように、幅広部２０ｂの幅ｗ２は溝下部２０ａの幅ｗ１よりも大きくなっている（ｗ２＞ｗ１）。幅広部２０ｂの幅ｗ２は約８０〜１２０μｍ、深さｄ２は約１０〜４０μｍである。そして、幅広部２０ｂの内側には、図６に示すように後述する上部絶縁層２２ａが形成されている。
【００５７】
溝部２１は図８等に示すように溝下部２１ａと幅広部２１ｂとを有し、第１の表面１ａとほぼ直交する方向に形成されている。溝下部２１ａは溝下部２０ａと同様の底部からある程度の高さの部分であって、溝下部２０ａと同じ幅および深さを有している。溝下部２１ａの内側には溝下部２０ａと同様に下部絶縁層２３が形成されている。幅広部２１ｂは溝下部２１ａよりも上側に配置されている部分である。幅広部２１ｂは、溝下部２１ａよりも幅が広く形成され、幅広部２０ｂと同様の幅および深さを有している。幅広部２１ｂの内側には幅広部２０ｂと同様に上部絶縁層２２ａが形成されている。
【００５８】
このように、溝部２０、２１は、溝下部２０ａ、２１ａよりも幅の広い幅広部２０ｂ、幅広部２１ｂがそれぞれ入り口に形成されている口広構造を有している。そして、溝部２０、２１の内側には、下部絶縁層２３の上に上部絶縁層２２ａが重なった２層構造の絶縁層が形成されている。
【００５９】
そして、半導体ウェハ１は、図３に詳しく示すように表面絶縁層２２を有している。表面絶縁層２２はデバイス領域１０を覆うように形成され、半導体ウェハ１の第１の表面１ａのほぼ全体をカバーして、半導体ウェハ１の表層を構成している。表面絶縁層２２は後述する保護絶縁層３１よりも厚さが厚く、しかも表面２２ｃが平坦に形成されている。
【００６０】
また、表面絶縁層２２は溝部２０，２１の内側に形成されている上部絶縁層２２ａと一体となって構成され、上部絶縁層２２ａとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層２２はコンタクトホール２２ｂが複数形成されており、各コンタクトホール２２ｂに配線電極１５または配線電極１６が一つずつ形成されている。
【００６１】
表面絶縁層２２は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部２０，２１に沿って半導体ウェハ１をダイシングソーで切断するときに、その切断を容易に行うことができる。
【００６２】
下部絶縁層２３も、表面絶縁層２２と同様に樹脂を用いて形成されている。ただし、下部絶縁層２３は、表面絶縁層２２を形成している樹脂よりも粘度の低い低粘性樹脂を用いて形成されている。
【００６３】
さらに、半導体ウェハ１はシリコンウェハ２によって構成されるシリコン基板３０を有し、その上側部分がデバイス領域１０となっている。デバイス領域１０は表面に複数の接続パッド３２が形成されており、接続パッド３２以外の部分が保護絶縁層３１によって被覆されている。
【００６４】
保護絶縁層３１は、表面絶縁層２２の下側に配置されていて、デバイス領域１０を覆うように形成されている。保護絶縁層３１は、二酸化シリコン（ＳｉＯ２）等からなり、各接続パッド３２の形成位置に接続用ホール３１ａが形成されている。接続用ホール３１ａは接続パッド３２を露出させて後述する配線電極１５，１６を接続パッド３２に接続するために形成されている。接続パッド３２はデバイス領域１０の半導体装置に接続されている（詳しくは図４参照）。
【００６５】
デバイス領域１０は、図２に詳しく示すように、隣接する溝部２０，２０と、溝部２１，２１とによって囲まれた矩形状の領域である。デバイス領域１０は、第１の表面１ａに複数形成されており、そのそれぞれは溝部２０，２１によって隣接する領域と分けられている単位領域となっている。各デバイス領域１０は溝部２０，２１の双方に接している。
【００６６】
各デバイス領域１０は、ウェハプロセスを施すことによって第１の表面１ａに形成されたメモリ部を有し、配線電極１５，１６が複数形成されている。なお、ウェハプロセスとは、シリコンウェハ２等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。
【００６７】
デバイス領域１０は半導体装置としてメモリ部の他、ＣＰＵ，センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域１０はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。
【００６８】
続いて、配線電極１５、１６について説明する。配線電極１５はＣｕ等の導電性の材料からなっている。配線電極１５は延出端子部１５ａと、延出端子部１５ａよりも幅の広い矩形状の電極パッド１５ｂとを有し、延出端子部１５ａと電極パッド１５ｂの全体が表面絶縁層２２の表面２２ｃよりも上に浮かび上がり立体的になった凸状構造を有している。
【００６９】
延出端子部１５ａは図２に示すように、デバイス領域１０上に配置されている部分と、デバイス領域１０から溝部２０の内側に延出している部分とを有している。延出端子部１５ａのデバイス領域１０上に配置されている部分に電極パッド１５ｂが形成されている。電極パッド１５ｂの全体がデバイス領域１０上に配置されている。図３に示すように、電極パッド１５ｂは接続パッド３２の真上に配置されている。
【００７０】
配線電極１５は図３のほか、図５、図２３に詳しく示されている。配線電極１５は延出端子部１５ａの端面１５ｇが表面絶縁層２２の表面２２ｃよりも外側に突出している突出端面となっている。また、配線電極１５は、交差側面１５ｄと、天端面１５ｅと、埋込部１５ｆとを有している。
【００７１】
交差側面１５ｄは表面絶縁層２２の表面２２ｃよりも外側に突出し、しかも表面２２ｃから起立するように（ほぼ直交状に）交差している側面部分である。天端面１５ｅは、交差側面１５ｄに接続され、表面２２ｃよりも外側に突出し、しかも表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１５ｆは表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。
【００７２】
そして、電極パッド１５ｂが交差側面１５ｄ、天端面１５ｅおよび埋込部１５ｆによって構成され、延出端子部１５ａが交差側面１５ｄと天端面１５ｅとによって構成されている。
【００７３】
また、電極パッド１５ｂは、上下に重なって配置されているコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に接続されていて、接続パッド３２にまで届く深さを有している。つまり、電極パッド１５ｂは表面２２ｃよりも外側の天端面１５ｅからコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に至るまでの拡張された高さ（拡張高）ｈ１５を有している。この拡張高ｈ１５は、接続パッド３２の高さｈ３２よりも大きくなっている（ｈ１５＞ｈ３２）。例えば、ｈ１５は２〜６μｍ程度、ｈ３２は０．５〜１μｍ程度である。
【００７４】
配線電極１６もＣｕ等の導電性の材料からなっている。配線電極１６は延出端子部１６ａと、矩形状の電極パッド１６ｂとを有し、延出端子部１６ａと電極パッド１６ｂの全体が配線電極１５と同様の凸状構造を有している。配線電極１６は延出端子部１６ａの端面１６ｇが表面２２ｃよりも外側に突出している突出端面となっている。
【００７５】
延出端子部１６ａは図２に示すように、デバイス領域１０上に配置されている部分と、デバイス領域１０から溝部２０の内側に延出している部分とを有している。延出端子部１６ａのデバイス領域１０上に配置されている部分に電極パッド１６ｂが形成されている。電極パッド１６ｂの全体がデバイス領域１０上に配置されている。図３に示すように、電極パッド１６ｂは接続パッド３２の真上に配置されている。
【００７６】
また、配線電極１６は交差側面１６ｄと、天端面１６ｅと、埋込部１６ｆとを有している。交差側面１６ｄは交差側面１５ｄと同様に表面２２ｃと交差している側面部分である。天端面１６ｅは天端面１５ｅと同様に表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１６ｆは埋込部１５ｆと同様に表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。そして、電極パッド１６ｂが交差側面１６ｄ、天端面１６ｅおよび埋込部１６ｆによって構成され、延出端子部１６ａが交差側面１６ｄと天端面１６ｅとによって構成されている。電極パッド１６ｂも電極パッド１５ｂと同様の拡張高を有している。
【００７７】
そして、配線電極１５は、延出端子部１５ａと電極パッド１５ｂとがデバイス領域１０の外周の一部分に沿って形成されているが、配線電極１６はデバイス領域１０を跨ぐようにして延出端子部１６ａが形成されている。また、電極パッド１６ｂはデバイス領域１０の外周の一部分に沿って電極パッド１５ｂと対向するように配置されている。
【００７８】
延出端子部１５ａ、延出端子部１６ａはそれぞれの一部分がデバイス領域１０から溝部２０の内側に延出している。すなわち、延出端子部１５ａ、延出端子部１６ａは、電極パッド１５ｂ、１６ｂから離れた先端側の一部分が溝部２０のエッジ部分（前述した入り口２０ｄ）から張り出し、溝部２０の幅方向内側に収まるようにして形成されている。そして、延出端子部１５ａ、延出端子部１６ａは、それぞれにおけるデバイス領域１０から延出している部分が表面絶縁層２２の表面２２ｃよりも上に浮かび上がった凸状に形成されている。
【００７９】
また、図２、図５、図６に示すように、延出端子部１５ａ、延出端子部１６ａは溝部２０の幅方向両側から張り出していて、溝部２０の幅方向中央付近で端面１５ｇ同士、端面１６ｇ同士がわずかに離れて互いに対峙している。
【００８０】
半導体ウェハ１は、延出端子部１５ａ、延出端子部１６ａを有している。そのため、半導体ウェハ１は、溝部２０に沿って切断したときの切断面に、後述する端面１５ｃ、１６ｃが表面２２ｃよりも外側に突出して出現するようになっている。
【００８１】
さらに、配線電極１５、１６は溝部２０に沿って交互に多数並べられている。これらの配線電極１５、１６はひとつにまとまった配線電極群１７を形成している。また、配線電極１５、１６は、デバイス領域１０を取り囲み、デバイス領域１０に接している溝部の全体、すなわち隣接している２本の溝部２０，２０および２本の溝部２１，２１のうち、これら４本の溝部の一部分である左側または右側の溝部２０にだけ延出端子部１５ａ、１６ａが延出している。配線電極群１７は、延出端子部１５ａ、１６ａのこのような偏った配置による偏在構造を有している。
【００８２】
続いて、電磁シールド層１９と電極絶縁層２４とについて説明する。図３に示すように、半導体ウェハ１は電磁シールド層１９と電極絶縁層２４とを有している。電磁シールド層１９と電極絶縁層２４とは半導体ウェハ１の第１の表面１ａに形成されている。図２にも電磁シールド層１９が示されているが、ハッチングの付された部分が電磁シールド層１９の表面を示している。
【００８３】
電磁シールド層１９は、本発明における電磁遮蔽層であって、外部環境下に存在する電磁波を遮蔽し、積層半導体ウェハ９８を電磁波から保護するために形成されている。電磁シールド層１９は電極絶縁層２４上に形成されている。電磁シールド層１９は１〜５μｍ程度の厚さを有している。図示した電磁シールド層１９および電極絶縁層２４は、第１の表面１ａにおける遮蔽領域１０ｄに形成されている。電磁シールド層１９および電極絶縁層２４は、延出ゾーン１０ｂおよびパッドゾーン１０ｃには形成されていない。
【００８４】
半導体ウェハ１では、遮蔽領域１０ｄは、デバイス領域１０のうちの延出ゾーン１０ｂおよびパッドゾーン１０ｃを除いた領域に設定されている。延出ゾーン１０ｂとパッドゾーン１０ｃについて、図５、図３３を参照して詳しく説明すると次のとおりである。
【００８５】
各デバイス領域１０は隣接している２つの溝部２０と、２つの溝部２１とに接している。そのため、デバイス領域１０の中に、溝部２０，２０，２１，２１に沿った周縁部１０Ａを想定することができる。各デバイス領域１０は矩形状に形成されているため、周縁部１０Ａは矩形環状に形成される。周縁部１０Ａはデバイス領域１０と溝部２０，２０，２１，２１との境界を含み、その境界からある程度の幅を確保して得られる部分であって、デバイス領域１０を縁取りしたような環状に形成される。
【００８６】
前述のとおり、延出端子部１５ａ、延出端子部１６ａはデバイス領域１０から溝部２０に向かって延出しているので、デバイス領域１０と、溝部２０，２０，２１，２１との境界の中に、延出端子部１５ａ、延出端子部１６ａが交差している境界（以下「交差境界」という）１０Ａａが存在している。そして、周縁部１０Ａの中で交差境界１０Ａａを含む部分が延出ゾーン１０ｂである。半導体ウェハ１では、デバイス領域１０のうち、電極パッド１５ｂが並んでいる長手辺に沿った帯状の部分が延出ゾーン１０ｂである。
【００８７】
また、周縁部１０Ａのうち、電極パッド１６ｂが並んで配置されている部分がパッドゾーン１０ｃである。パッドゾーン１０ｃは配線電極１６が並んでいる長手辺に沿った帯状の部分であり、延出ゾーン１０ｂの反対側に配置されている。図５、図３３では、延出ゾーン１０ｂとパッドゾーン１０ｃにドットが付されている。
【００８８】
図示した延出ゾーン１０ｂは、電極パッド１５ｂを含む広い幅（溝部２１に沿った方向の幅）の領域に設定されているが、電極パッド１５ｂを除外した狭い幅の領域に設定してもよい。しかしながら、延出端子部１５ａの付け根に電極パッド１５ｂが配置されているため、延出ゾーン１０ｂは電極パッド１５ｂを含む広い幅に設定されている。パッドゾーン１０ｃは、電極パッド１６ｂの幅に応じた領域に設定されている。
【００８９】
電磁シールド層１９は、すべてのデバイス領域１０をデバイス領域１０ごとに覆っている。電磁シールド層１９は、それぞれが溝部２１に沿った方向（図２では左右方向）に溝部２０よりも広い間隔を隔てて配置されている。また、溝部２０に沿った方向（図２では上下方向）には、溝部２１に応じた間隔を隔てて配置されている。
【００９０】
そして、各電磁シールド層１９は互いに離反している。そのため、隣接する電磁シールド層１９は互いに接することなく絶縁されている。電磁シールド層１９の、すべてのデバイス領域１０をデバイス領域１０ごとに覆い、かつ互いに離反している構造を個別構造ともいう。電磁シールド層１９は個別構造を有するが、全体としてみた場合、複数のデバイス領域１０のすべてを外側から覆う薄膜状に形成されている。
【００９１】
電磁シールド層１９は、強磁性体（ferromagnetic  body）を用いて形成されている。強磁性体は強磁性を示す物質である。強磁性体では、磁性原子または金属の自由電子が磁気モーメントを平行に整列させて自発磁化を形成している。また、強磁性体は、隣り合うスピンが同じ方向に整列し、全体として大きな磁気モーメントを有するため、外部磁界がなくても自発磁化を持つことができる。強磁性体はアルミニウムや銅などの常磁性材に比べて磁力線が通りやすい性質を有している。
【００９２】
強磁性体には、軟磁性材（soft  magnetic  material）や、硬磁性材（hard  magnetic  material）があるが、電磁シールド層１９は軟磁性材を用いて形成することが好ましい。軟磁性材は硬磁性材よりも透磁率(magnetic  permeability)が高いため磁力線が通りやすいからである。軟磁性材として例えばパーマロイ（permalloy；Ｎｉ-Ｆｅの合金）やパーメンジュール（permendur；Ｃｏ-Ｆｅの合金）等の金属材料のほか、フェライト等のセラミック材料があるが、電磁シールド層１９は金属材料を用いて形成することが好ましい。金属材料は抵抗率が著しく低く、シリコン基板３０よりも格段に電流が流れやすいからである。例えば、パーマロイの体積抵抗率は約１６×１０−８Ω・ｍ程度、鉄（Ｆｅ）の体積抵抗率は約１０×１０−８Ω・ｍ程度であるのに対し、シリコンの体積抵抗率は約３．９７×１０３Ω・ｍ程度、エポキシ樹脂の体積抵抗率は約１×１０１２Ω・ｍ程度である。また、例えばパーマロイの透磁率は１００００程度なのに対し、アルミニウムは１程度である。
【００９３】
そして、本実施の形態の場合、電磁シールド層１９はパーマロイやパーメンジュールといった金属からなる軟磁性材を用いて形成されている。電磁シールド層１９を形成するときは、例えばＰＢパーマロイ（Ｎｉ-Ｆｅ）やＰＣパーマロイ（Ｃｕ−Ｍｏ−Ｎｉ-Ｆｅ）等を用いることができる。そのほか、ＣｏＮｉＦｅ等の磁性材料を用いることもできる。
【００９４】
電極絶縁層２４は、電磁シールド層１９と同様に遮蔽領域１０ｄに形成され、各デバイス領域１０上に形成されている。電極絶縁層２４は、例えばエポキシ樹脂、ポリイミド樹脂といった絶縁性の樹脂を用いて形成することができる。電極絶縁層２４は、隣接している延出端子部１６ａ同士の間に入り込むとともに、延出端子部１６ａの遮蔽領域１０ｄ上に存在している部分の側面および上面を直に覆っている。こうして、電極絶縁層２４は各延出端子部１６ａを絶縁している。電極絶縁層２４の上面は平坦に形成されている。
【００９５】
そして、積層半導体ウェハ９８は、以上のような半導体ウェハ１を絶縁性の接着剤で張り合わせて積層した構造を有している。図２２に示すように、積層半導体ウェハ９８では、８枚の同じ半導体ウェハ１、１Ａ，１Ｂ，１Ｃ，１Ｄ・・・１Ｇが積層されている。
【００９６】
また、積層半導体ウェハ９８では、８枚の半導体ウェハ１、１Ａ〜１Ｇのすべてが電磁シールド層１９と電極絶縁層２４を有している。積層半導体ウェハ９８は複数の電磁シールド層１９が半導体ウェハ１、１Ａ等の積層されている方向（以下、「積層方向」ともいう）に重なった多重構造を有している。８枚とも、電磁シールド層１９は第１の表面１ａに形成されている。８枚の半導体ウェハ１、１Ａ〜１Ｇのうち、半導体ウェハ１が最も上側に積層されているので、半導体ウェハ１が本発明における最上位基板としての構成を有している。また、半導体ウェハ１Ｇが最も下側に積層されているので本発明における最下位基板としての構成を有している。
【００９７】
一方、デバイス領域１０のメモリ部には半導体装置としてのメモリセル４１が多数形成されている。メモリセル４１は図４に示すような構造を有している。図４は２枚の半導体ウェハ１を用いた後述する積層チップパッケージ１００の、メモリセル４１を中心に示した断面図である。
【００９８】
メモリセル４１は、接続パッド３２を介して配線電極１５、１６が接続されている。メモリセル４１は半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図４では、接着層３３を介して２つのメモリセル４１が積層されている。接着層３３は、半導体ウェハ１を接着するときに用いた接着材で構成されている。
【００９９】
各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７と、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６と、ゲート電極７５とを有している。
【０１００】
ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６が接続されている。絶縁層７７は、接続パッド３２をそれぞれソース電極７４、ドレイン電極７６に接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６はそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。
【０１０１】
（積層半導体ウェハの製造方法）
続いて以上のような構成を有する積層半導体ウェハ９８の製造方法について、図７〜図２１を参照して説明する。ここで、図７は製造途中の積層半導体ウェハを示す図２と同様の平面図、図８は図７の後続の積層半導体ウェハを示す図２と同様の平面図である。図９〜図１１は順に後続の積層半導体ウェハを示した図２と同様の平面図である。図１２は、溝部を中心に示した積層半導体ウェハの断面図で（Ａ）は第１の溝部形成工程を実行した状態を示し、（Ｂ）は第２の溝部形成工程を実行した状態を示している。図１３は、図１２の後続の積層半導体ウェハの断面図で（Ａ）は下部絶縁層を形成した状態を示し、（Ｂ）は上部絶縁層および表面絶縁層を形成した状態を示している。そして、図１４〜図１８はそれぞれ図７〜図１１の１４−１４線、１５−１５線、１６−１６線、１７−１７線、１８−１８線断面図である。図１９〜図２１は順に後続の積層半導体ウェハを示した図１４と同様の断面図である。なお、図示の都合上、図１０，１１では、表面絶縁層２２にハッチングを付している。
【０１０２】
積層半導体ウェハ９８を製造するときは、まず、溝部形成工程を実行する。溝部形成工程では、ウェハプロセスを施すことによって、デバイス領域１０にメモリ部と複数の接続パッド３２が形成されているウェハ（処理前ウェハ）５を８枚用意する。そして、それぞれの処理前ウェハ５について、図１４に示すように、第１の表面１ａ上に保護絶縁層３１を形成し、その保護絶縁層３１の各接続パッド３２の形成箇所に接続用ホール３１ａを形成する。第１の表面１ａは、処理前ウェハ５のデバイス領域１０が形成されている側の表面である。次に、スクライブライン３Ａ，３Ｂに沿って溝部２０，２１を形成する。溝部２０，２１はダイシングソー方式によって形成する。溝部２０，２１は、反応性イオンエッチング等のエッチングによって形成してもよい。
【０１０３】
溝部２０，２１を形成するときは、次に示す第１の溝部形成工程と、第２の溝部形成工程とを順に実行する。
【０１０４】
第１の溝部形成工程では、図７、図１２（Ａ）、図１４に示すように第１の表面１ａに、図示しない第１のブレード（切削刃）を用いてスクライブライン３Ａ，３Ｂに沿って、第１の幅および第１の深さを備えた溝部（第１の溝部１２０）を形成する。第１の溝部１２０は底部からある程度の高さの部分が後に溝下部２０ａまたは溝下部２１ａとなる。ここで、第１の幅は前述の幅ｗ１であって約６０〜８０μｍ、第１の深さは図１２（Ａ）に示す深さｄ０であって約４０〜８０μｍである。
【０１０５】
続いて第２の溝部形成工程を実行する。第２の溝部形成工程では、図８、図１２（Ｂ）、図１５に示すように、図示しない第２のブレードを用いて第１の溝部１２０の入り口に、第１の溝部１２０の長さ方向全体に沿って第２の溝部１２１を形成する。第２の溝部１２１は第２の幅と第２の深さを備えている。第２の幅は、前述の幅ｗ２であって約８０〜１２０μｍ、第２の深さは前述の深さｄ２であって約１０〜４０μｍである。第２の幅は第１の幅よりも大きく、第２の深さｄ２は第１の深さｄ０よりも浅くなっている（ｄ０＞ｄ２）。第２の溝部１２１を形成することによって、第１の溝部１２０における底部からある程度の高さの部分が溝下部２０ａ、溝下部２１ａとなり、溝下部２０ａ、溝下部２１ａの上側部分がそれぞれ幅広部２０ｂ、幅広部２１ｂとなる。
【０１０６】
以上のようにして溝部２０，２１をそれぞれ複数本ずつ形成することによって、複数のデバイス領域１０を備えた処理前ウェハ５が形成される。
【０１０７】
次に、絶縁層形成工程を実行する。絶縁層形成工程では、表面絶縁層２２を形成するための樹脂（表層用樹脂ともいう）を塗布するのに先立ち予め、この表層用樹脂よりも粘度の低い低粘性樹脂を第１の表面１ａに塗布する。そして、塗布した低粘性樹脂を図示しないスピンコータなどを用いて第１の表面１ａ上に均一に行き渡らせる。低粘性樹脂は粘度が低くてサラサラしており流動性が良好である。そのため、低粘性樹脂は、相対的に入り込みにくい溝下部２０ａ、溝下部２１ａの内側にも確実に入り込む。しかも、溝下部２０ａ、溝下部２１ａの上側にそれぞれ幅広部２０ｂ、２１ｂが形成されているので、低粘性樹脂は溝下部２０ａ、溝下部２１ａの内側により入り込みやすくなっている。
【０１０８】
そして、図９、図１３（Ａ）、図１６に示すように、溝下部２０ａ、溝下部２１ａの内側に残った低粘性樹脂によって下部絶縁層２３が形成される。なお、低粘性樹脂は溝部２０，２１の内側に入り込むほか、溝部２０，２１の外側（例えば保護絶縁層３１の上側）に残ることもあるが、溝部２０，２１の外側に残った低粘性樹脂は図示を省略している。
【０１０９】
次に、図１０，図１３（Ｂ），図１７に示すように、第１の表面１ａ全体に、表層用樹脂を塗布する。そして、塗布した表層用樹脂を図示しないスピンコータなどを用いて第１の表面１ａ上に均一に行き渡らせる。この表層用樹脂は例えばエポキシ樹脂、ポリイミド樹脂等であるが、低粘性樹脂よりは粘度が高く流動性が低い。そのため、表層用樹脂は幅が狭くて深さの深い溝部の内側には入り込み難い。しかしながら、溝部２０，２１の入り口に幅広部２０ｂ、２１ｂが形成されている。そのため、表層用樹脂は溝部２０，２１の内側には入り込みやすい。
【０１１０】
そして、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を塗布したことによって、溝下部２０ａ、溝下部２１ａに下部絶縁層２３が形成されている。そのため、溝部２０，２１の内側に表層用樹脂が入り込むと、その表層用樹脂によって溝部２０，２１の内側に下部絶縁層２３とは別の絶縁層が形成される。この絶縁層が上部絶縁層２２ａとなる。こうして、溝部２０，２１の内側に２層構造の絶縁層が形成される。
【０１１１】
続いて、処理前ウェハ５の表面を研磨して平坦化すると、処理前ウェハ５の表面全体を覆うようにして表面絶縁層２２が形成される。塗布した表層用樹脂のうちの溝部２０，２１の内側に入り込んだ部分が上部絶縁層２２ａとなるため、表面絶縁層２２は上部絶縁層２２ａと一体となって形成される。
【０１１２】
次いで図１１，１８に示すように、表面絶縁層２２にコンタクトホール２２ｂを形成して接続パッド３２を露出させる。その後、配線電極形成工程を行い、配線電極１５、１６を形成する。配線電極１５、１６は、前述した凸状構造を有し、しかも、延出端子部１５ａ、１６ａを備える形状で形成する。延出端子部１５ａ、１６ａは、前述したように、デバイス領域１０から溝部２０の内側に延出する形状で形成する。配線電極１５、１６は例えば以下のような手順で形成することができる。
【０１１３】
まず、表面絶縁層２２の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５、１６の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５、１６を形成することができる。
【０１１４】
配線電極１５、１６は表面絶縁層２２よりも後に形成されるので、延出端子部１５ａ、１６ａはその全体が表面絶縁層２２の表面２２ｃの上側に配置される格好で形成される。電極パッド１５ｂ、１６ｂは、周縁部分が表面２２ｃの上側に配置されるとともに、中央部分が表面２２ｃよりも内側に入り込み、接続パッド３２につながって形成される。
【０１１５】
配線電極形成工程を実行することによって配線電極１５、１６を形成した後、電磁遮蔽層形成工程を実行する。電磁遮蔽層形成工程では、８枚すべての処理前基板５について、電極絶縁層２４と電磁シールド層１９とを形成する。電極絶縁層２４は各デバイス領域１０上に例えば、次のようにして形成する。
【０１１６】
まず、フォトレジストを用いて溝部２０，２１の表面と、延出ゾーン１０ｂおよびパッドゾーン１０ｃとをカバーする概ね格子状のレジストパターンを形成する。次に、エポキシ樹脂、ポリイミド樹脂等の絶縁性の樹脂を処理前基板５の第１の表面１ａ全体に塗布し、その後、表面の平坦化を行い電極絶縁層２４を形成する。その後、電極絶縁層２４上に電磁シールド層１９を形成する。電磁シールド層１９は軟磁性材を用いて例えばスパッタリングで形成することができる。めっき法で形成してもよい。
【０１１７】
その後、レジストパターンを除去すると、各デバイス領域１０上に電極絶縁層２４と、電磁シールド層１９とが形成される。こうすることによって、電磁シールド層１９が各デバイス領域１０の遮蔽領域１０ｄに形成される。遮蔽領域１０ｄはデバイス領域１０のうち、延出ゾーン１０ｂおよびパッドゾーン１０ｃを除いた領域に設定される。電磁遮蔽層形成工程を実行することによって、８枚の処理前基板５はすべて本発明における遮蔽層付き基板となるため、処理前基板５は８枚すべてが遮蔽層付き基板としての構成を有することとなる。また、処理前基板５は電極絶縁層２４と電磁シールド層１９とが形成されたことによって前述の半導体ウェハ１となる。なお、遮蔽層付き基板とは、電磁遮蔽層を有する溝付き基板を意味している。
【０１１８】
続いて、積層工程を実行する。積層工程では、前述した手順によって製造した半導体ウェハ１を複数枚（本実施の形態では、８枚）積層する。
【０１１９】
まず、図１９に示すように、半導体ウェハ１の第１の表面１ａに絶縁性の接着材を塗布して半導体ウェハ１を台座３４に固定する。図１９では、このとき塗布した接着材からなる接着層３３が示されている。半導体ウェハ１は積層半導体ウェハ９８の最も上側に積層されるため最上位基板となる。台座３４は半導体ウェハ１をサポートするための部材であって、図１９ではガラス板を用いている。接着材を塗布したことによって、第１の表面１ａ側に接着層３３が形成される。
【０１２０】
続いて、半導体ウェハ１の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図１９に示すように半導体ウェハ１の厚さを薄くする。
【０１２１】
次に、半導体ウェハ１と同じ構成を備えた別の半導体ウェハ１Ａを用意し、それを図２０に示すように半導体ウェハ１の第２の表面１ｂ側に接着材を用いて接着する。このとき、半導体ウェハ１と半導体ウェハ１Ａについて、双方の溝部２０，２１の位置が揃うように位置合わせ行う。それから半導体ウェハ１Ａの第２の表面１ｂを溝部２０，２１が出現するまで研摩する。
【０１２２】
さらに、図２１に示すように半導体ウェハ１と同じ構成を備えた別の半導体ウェハ１Ｂ，１Ｃを用意する。そして、半導体ウェハ１Ｂ，１Ｃのそれぞれについて、積層体の第２の表面１ｂ側に接着してから研磨する工程（接着・研磨工程）を実行する。
【０１２３】
引き続いて接着・研磨工程を繰り返し実行し、その後、台座３４および接着層３３を除去すると、前述した積層半導体ウェハ９８が製造される。積層半導体ウェハ９８は半導体ウェハ１と半導体ウェハ１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇが重なり全部で８枚の半導体ウェハが積層されている。
【０１２４】
（積層半導体ウェハ９８の作用効果）
以上のように、積層半導体ウェハ９８では、積層されている８枚の半導体ウェハ１、１Ａ〜１Ｇのすべてが電磁シールド層１９を有している。電磁シールド層１９は軟磁性材を用いて形成されているため透磁率がとても高く、したがって、磁力線が桁違いに通りやすい。そのため、積層半導体ウェハ９８の付近に存在する磁力線のほとんどが電磁シールド層１９の中を通過する。よって、電磁シールド層１９は磁力線を迂回させることによって、保護したい部分を磁力線が通らないようにする作用を有している。また、電磁シールド層１９は抵抗率が著しく低く、シリコン基板３０や表面絶縁層２２よりも格段に電流が流れやすい。
【０１２５】
したがって、積層半導体ウェハ９８では、例えば図４２に示すように外部環境下に電磁波ＥＭ１，ＥＭ２，ＥＭ３が存在するとした場合、それぞれの磁界成分が電磁シールド層１９を通過するようになる。また、電磁波ＥＭ１，ＥＭ２，ＥＭ３が伝搬していく経路上に電磁シールド層１９が存在することになるが、電磁シールド層１９は電流の流れやすい金属で形成されている。そのため、電磁波ＥＭ１，ＥＭ２，ＥＭ３の電界エネルギーに応じた電流が電磁シールド層１９を流れる。すると、電磁波ＥＭ１，ＥＭ２，ＥＭ３の電界成分が打ち消されてしまい、これによって電磁波ＥＭ１，ＥＭ２，ＥＭ３の電界成分が減衰する。
【０１２６】
以上のようにして、電磁シールド層１９が電磁波ＥＭ１，ＥＭ２，ＥＭ３を迂回、減衰させるため、電磁波ＥＭ１，ＥＭ２，ＥＭ３の影響がデバイス領域１０に対して及ばないようにすることができる。
【０１２７】
また、銅やアルミニウムといった導電材料は抵抗率が著しく低く電流が流れやすいものの、常磁性材であるためほとんど磁性を示さず、透磁率も軟磁性材に比べて著しく低い。そのため、電磁波を遮蔽するための層を銅やアルミニウム等の導電材料で形成しても電磁シールド層１９のように磁界を迂回させることはできない。電磁波は電界と磁界それぞれの変化が連鎖的に伝えられることによって空間中を進行するから、電磁波の遮蔽効果を高めるには電界、磁界の双方を遮蔽することが望ましい。この点、積層半導体ウェハ９８は電磁シールド層１９を有しているから、電磁波の遮蔽効果を高めることができ、銅やアルミニウムといった導電材料の遮蔽層では得られない格別の遮蔽効果を得ることができる。
【０１２８】
一方、詳しくは後述するが、積層半導体ウェハ９８は、８枚の半導体ウェハ１、１Ａ〜１Ｇを順次積層しながら製造される。その積層半導体ウェハ９８を溝部２０，２１にそって切断することによって、後述する積層チップパッケージ１００が製造される。
【０１２９】
そして、積層半導体ウェハ９８では、半導体ウェハ１、１Ａ〜１Ｇがいずれも電磁シールド層１９を有するため、電磁波の遮蔽作用を有している。積層チップパッケージ１００を切り出す前の積層半導体ウェハ９８はもちろんのこと、その材料となる個々の半導体ウェハ１、１Ａ〜１Ｇも、電磁シールド層１９を有している。したがって、積層チップパッケージ１００の製造過程の比較的前段階にあたるウェハの段階から積層半導体ウェハ９８の完成後に至るまでの長期間にわたって電磁波の遮蔽効果が得られる。また、８枚の半導体ウェハ１、１Ａ〜１Ｇすべてが電磁シールド層１９を有しているから電磁波がより確実に遮蔽される。したがって、積層半導体ウェハ９８は、外部環境下に存在する電磁波の遮蔽効果が高く、電磁波の影響を十分に回避できるようになっている。
【０１３０】
さらに、積層半導体ウェハ９８では、個々の半導体ウェハ１、１Ａ〜１Ｇにおいて、電磁シールド層１９は各デバイス領域１０における延出ゾーン１０ｂおよびパッドゾーン１０ｃに形成されることなく遮蔽領域１０ｄに形成されている。遮蔽領域１０ｄは、各デバイス領域１０の中の延出ゾーン１０ｂおよびパッドゾーン１０ｃを除いた領域に設定されている。延出ゾーン１０ｂは、図５に示したように、周縁部１０Ａのうちの交差境界１０Ａａを含む部分であり、延出端子部１５ａ、延出端子部１６ａが交差している部分である。
【０１３１】
ここで、積層チップパッケージ１００を製造する際、溝部２０と同じ幅を有するブレードを用い、積層半導体ウェハ９８を溝部２０に沿って切断したとする。すると、延出端子部１５ａ、延出端子部１６ａはデバイス領域１０から溝部２０の内側に延出しているので、延出端子部１５ａ、延出端子部１６ａが切断され、交差境界１０Ａａを境にして、延出端子部１５ａ、延出端子部１６ａのうちの交差境界１０Ａａよりも溝部２０の内側に延出している部分が除去される。すると、延出端子部１５ａ、延出端子部１６ａの断面がちょうど交差境界１０Ａａ上に出現する。
【０１３２】
しかし、電磁シールド層１９は延出ゾーン１０ｂを除いた遮蔽領域１０ｄに形成されているため、電磁シールド層１９はブレードによる上記の切断を免れる。そのため、上記切断面に、電磁シールド層１９の断面が出現することはない。したがって、後述する接続電極６０を形成したとしても、その接続電極６０に電磁シールド層１９が接続されることはない。
【０１３３】
積層半導体ウェハ９８では、溝部２０，２１に沿って切断したときの切断面に配線電極１５，１６を出現させるため、延出端子部１５ａ、延出端子部１６ａがデバイス領域１０から溝部２０の内側に延出している。このような構造にすると、デバイス領域１０の周縁部１０Ａの中に、延出端子部１５ａ、延出端子部１６ａの交差する部分が形成される。その部分を遮蔽の対象から除外すれば電磁シールド層１９が切断面に出現しなくなる。そのため、その部分を延出ゾーン１０ｂとして電磁シールド層１９による遮蔽の対象から除外することによって、接続電極６０が電磁シールド層１９に接続されることを回避した、これが本実施の形態の考え方である。
【０１３４】
このように、積層半導体ウェハ９８は、溝部２０，２１に沿って切断したときの切断面に接続電極６０を形成しても、その接続電極６０に電磁シールド層１９が接続されることはなく、両者が確実に絶縁されるように構成されている。
【０１３５】
そして、積層半導体ウェハ９８では、延出ゾーン１０ｂとともにパッドゾーン１０ｃを除いた領域を遮蔽領域１０ｄに設定している。パッドゾーン１０ｃには電極パッド１６ｂが配置されている。電極パッド１６ｂには図示しないボンディングワイヤが接続されるため、パッドゾーン１０ｃに電極絶縁層２４と電磁シールド層１９とを形成すると、図４３に示すように、電磁シールド層１９および電極絶縁層２４にそれぞれ接続用ホール１９ｃ、２４ｃを形成する必要がある。しかし、電極パッド１６ｂにボンディングワイヤＢＷを接続した場合、そのボンディングワイヤＢＷと電磁シールド層１９との接触が起こりやすく好ましくない。このような事態を回避するため、本実施の形態では、パッドゾーン１０ｃを除いた領域を遮蔽領域１０ｄに設定している。
【０１３６】
一方、積層半導体ウェハ９８を溝部２０，２１に沿って切断するときは、溝部２０，２１が図６に示したカットラインＣＬに沿って切断される。しかし、ブレードの幅によっては、溝部２０，２１が幅広部２０ｂ、２１ｂに沿って切断される可能性もある。その場合でも、電磁シールド層１９が遮蔽領域１０ｄに形成されているため、電磁シールド層１９の断面が切断面に現れることはない。積層半導体ウェハ９８では、電磁シールド層１９が遮蔽領域１０ｄに形成されていることで、多様なブレードを用いることが可能になっている。
【０１３７】
また、電磁シールド層１９は、半導体ウェハ１、１Ａ〜１Ｇのそれぞれを対象として形成することができる。半導体ウェハ１だけでも多数の半導体チップが含まれているが、電磁シールド層１９は、一つ一つの半導体チップごとではなく、多数の半導体チップ全体を対象としてひとまとめに形成できる。そのため、電磁シールド層１９の形成に要する負担が少なく、電磁シールド層１９を簡単かつ短時間に形成できる。
【０１３８】
さらに、８枚の半導体ウェハ１、１Ａ〜１Ｇのすべてが電磁シールド層１９を有しているから、各半導体ウェハ１、１Ａ〜１Ｇのそれぞれについて、遮蔽効果を得ることができ、遮蔽効果がより高いものとなっている。例えば、積層半導体ウェハ９８の側面に向かって進行する電磁波があった場合、その電磁波の通り道となる電磁シールド層１９が８カ所に設けられていることになる。そのため、電磁波の磁界成分を迂回させやすいし、電界成分を減衰させやすい。したがって、積層半導体ウェハ９８では、遮蔽効果を高めることができる。
【０１３９】
さらに、電磁シールド層１９は、複数のデバイス領域１０のすべてを外側から覆うように形成されているから、複数のデバイス領域１０のすべてを電磁波から効果的に保護することができる。各電磁シールド層１９が積層方向に沿って均等に配置されているから、各半導体ウェハ１、１Ａ〜１Ｇについて、均等な遮蔽効果が期待できる。電磁シールド層１９は遮蔽領域１０ｄに形成されているため、電磁波の遮蔽作用がより有効に発揮される部分に形成されている。こうすると、電磁シールド層１９に遮蔽作用をより有効に発揮させながら電磁シールド層１９を形成するための軟磁性材の無駄を省くことができ、積層半導体ウェハ９８および積層チップパッケージ１００の製造コストを削減することもできる。隣接する電磁シールド層１９は互いに接することなく絶縁されているから、電磁シールド層１９がそれぞれの絶縁状態を保ちながら複数のデバイス領域１０のすべてを個々に遮蔽している。
【０１４０】
そして、積層半導体ウェハ９８では、最下位の半導体ウェハ１Ｇも電磁シールド層１９を有している。そのため、裏面側から進入し得る電磁波があった場合その電磁波は積層半導体ウェハ９８の内部に奥深く進入する前に半導体ウェハ１Ｇの電磁シールド層１９に到達するから、半導体ウェハ１、１Ａ〜１Ｆに対して影響を及ぼさない。したがって、積層半導体ウェハ９８では裏面側から進入し得る電磁波を遮蔽することができ、遮蔽効果が高められている。
【０１４１】
積層半導体ウェハ９８では、電磁シールド層１９を有する８枚の半導体ウェハ１、１Ａ〜１Ｇが積層されている。そのため、例えば半導体ウェハ１についてみればデバイス領域１０の上側には半導体ウェハ１の電磁シールド層１９が配置され、下側には半導体ウェハ１Ａの電磁シールド層１９が配置されている。
【０１４２】
つまり、各半導体ウェハ１，１Ａ〜１Ｆのデバイス領域１０を上下２枚の電磁シールド層１９が挟み込んでいる。したがって、積層半導体ウェハ９８では、電磁波の遮蔽効果がより効果的なものとなっている。さらに、電磁シールド層１９は配線電極１６を被覆するように形成されているから、積層半導体ウェハ９８では、配線電極１６を通る信号に、電磁波に起因したノイズの混入するおそれが極めて低くなっている。
【０１４３】
そして、半導体ウェハ１は、溝部２０，２１が口広構造を有しているため溝部２０，２１の内側に液状の樹脂が入り込みやすくなっている。そのため、液状の樹脂を用いて、溝部２０，２１の内側に絶縁層を形成する際、その樹脂が溝部２０，２１の内側に確実に入り込む。したがって、樹脂で満たされていない未充填部分（空隙）が溝部２０，２１の内側に形成されることがない。すなわち、溝部２０，２１の内側全体が樹脂で満たされている。
【０１４４】
半導体ウェハ１は、このような空隙を形成することなく充満した樹脂によって下部絶縁層２３および上部絶縁層２２ａが形成されている。つまり、半導体ウェハ１は、低粘性樹脂および表層用樹脂という複数の樹脂からなる絶縁層によって内側が隙間なく満たされた構造（この構造を「充満構造」という）の溝部２０，２１を有している。
【０１４５】
ところで、半導体ウェハ１を用いて積層半導体ウェハ９８を製造するときは複数の半導体ウェハ１を積層する。そのため、上に積層された半導体ウェハ１からの荷重が下に積層されている半導体ウェハ１に作用し、その荷重は延出端子部１５ａ、１６ａにも作用する。延出端子部１５ａ、１６ａは先端側の一部分がデバイス領域１０から延出し、溝部２０の上側に配置されている。そのため、延出端子部１５ａ、１６ａは上からの荷重が作用すると、溝部２０の入り口２０ｄを境界にして先端側が下方に折れ曲がりやすい。
【０１４６】
しかし、半導体ウェハ１では、溝部２０，２１が充満構造を有しているため、下部絶縁層２３および上部絶縁層２２ａが溝部２０，２１の内側で動くようなことはなく、したがって、表面絶縁層２２の表面２２ｃの位置が変わることがない。表面絶縁層２２、上部絶縁層２２ａおよび下部絶縁層２３は延出端子部１５ａ、１６ａを支える支持部材であるが、これらの位置が変わることがないため、延出端子部１５ａ、１６ａが表面絶縁層２２、上部絶縁層２２ａおよび下部絶縁層２３によって確実に支えられる（図６参照）。したがって、延出端子部１５ａ、１６ａは、上からの荷重が作用しても変形することはなく、元の形状を確実に維持することができる。こうして、半導体ウェハ１を用いることによって、積層チップパッケージの電気的な接続を確実なものとすることができる（詳しくは後述する）。
【０１４７】
また、溝部２０，２１では、幅広部２０ｂ、２１ｂが入り口２０ｄの長さ方向全体に形成されている。そのため、溝部２０，２１の全体について、内側に樹脂が入り込みやすくなっている。したがって、溝部２０，２１のどの部分に対しても、変形しない延出端子部１５ａ、１６ａを形成することができる。
【０１４８】
そして、溝部２０，２１のうち、溝下部２０ａ、２１ａは底部よりに位置しているため、他の部分よりも相対的に樹脂が入り込みにくい。そこで、半導体ウェハ１では、低粘性樹脂を用いて溝下部２０ａ、２１ａの内側に下部絶縁層２３を形成している。低粘性樹脂は流動性が良好なため、入り込みにくい部分にも確実に入り込む。したがって、低粘性樹脂は溝部２０，２１を充満構造とするのに極めて好適である。このように、半導体ウェハ１は、低粘性樹脂を用いることによって、溝部２０，２１の充満構造がより確実に形成されるようにしている。
【０１４９】
一方、表層用樹脂は低粘性樹脂よりも粘度が高くて流動性が低い。そのため、仮に、溝部２０，２１が溝下部２０ａ、２１ａだけで構成され、口広構造でなかったとすると、表層用樹脂が溝部２０（２１）の入り口付近に留まり内側に入り込みにくくなる。そうすると、樹脂の存在しない空隙が溝部２０，２１の内側に現れるため、溝部２０，２１の上側の表面絶縁層２２がたわんでしまう。また、表層用樹脂は流動性が低いため溝部２０（２１）の幅を広げても、溝部２０（２１）を充満構造とすることは困難である。したがって、表層用樹脂だけでは、溝部２０（２１）の内側に空隙が現れる事態を回避することが困難であり、延出端子部１５ａ、１６ａの変形を回避することも困難である。
【０１５０】
そこで、半導体ウェハ１を製造するときは、表層用樹脂を塗布するのに先立ち予め低粘性樹脂を第１の表面１ａに塗布することとしている。こうすると、溝部２０，２１の入り口２０ｄを表層用樹脂で塞ぐ前に、相対的に樹脂が入り込みにくく、表層用樹脂の入り込みの困難な溝下部２０ａ、２１ａの内側に低粘性樹脂を充填しておくことができる。こうすることによって、空隙の発生が皆無になり、より確実に溝部２０，２１の充満構造が得られるようになる。
さらに、半導体ウェハ１は上部絶縁層２２ａと表面絶縁層２２とを同じ樹脂を用いて一つの工程で形成することができるため、簡易に製造することができる。
【０１５１】
（積層チップパッケージの構造）
積層チップパッケージ１００の構造について図２３〜図２６を参照して説明すると、次のとおりである。ここで、図２３は、積層チップパッケージ１００を構成する半導体チップ５０を示す斜視図である。図２４は、デバイスブロック９９を示す斜視図、図２５は積層チップパッケージ１００を示す斜視図である。図２６は積層チップパッケージ１００の平面図である。
【０１５２】
積層チップパッケージ１００は、図２３に示す半導体チップ５０が８つ積層されている。積層チップパッケージ１００は、最も上側に最上位チップとしての半導体チップ５０（５０Ａ）が積層されている。その下位に７つの半導体チップ５１が積層されている。最も下側に最下位チップとしての半導体チップ５１Ｇが積層されている。各半導体チップ５０，５１は接着層３３によって互いに接着されている。
【０１５３】
積層チップパッケージ１００は表側に複数の配線電極１５、１６が形成されている。また、積層チップパッケージ１００は、表面絶縁層２２と下部絶縁層２３とが重なった２層構造の絶縁層を有している。この２層構造の絶縁層は、半導体チップ５０，５１の周囲を取り囲むように形成され、絶縁性の樹脂を用いて形成されているから、本発明における樹脂絶縁層としての構成を備えている。
【０１５４】
また、図２５に示すように、積層チップパッケージ１００は複数の接続電極６０を有している。積層チップパッケージ１００では、４つの側面の中の一つの配線用側面９９ａだけに、すべての接続電極６０が形成されている。他の側面には接続電極６０が形成されていない。配線用側面９９ａは図２４に示されている。
【０１５５】
配線用側面９９ａには、８つの半導体チップ５０，５１すべてにおける端面１５ｃ、１６ｃも形成されている。端面１５ｃ、１６ｃは積層半導体ウェハ９８を溝部２０に沿って切断したときの延出端子部１５ａ，１６ａの断面である。そして、その延出端子部１５ａの端面１５ｃ同士または延出端子部１６ａの端面１６ｃ同士が接続電極６０によって接続されている。接続電極６０は積層方向に沿った帯状に形成されている。接続電極６０は、８つの半導体チップ５０，５１をすべて跨ぐようにして端面１５ｃ同士または端面１６ｃ同士を接続している。
【０１５６】
積層チップパッケージ１００では、８枚の半導体チップ５０、５１すべてが電磁シールド層１９と、電極絶縁層２４とを有している。電磁シールド層１９と電極絶縁層２４は積層半導体ウェハ９８と同様に遮蔽領域１０ｄに形成されている。
【０１５７】
そして、延出ゾーン１０ｂが配線用側面９９ａを向くように、８つの半導体チップ５０，５１すべてが配置されている。しかしながら、積層半導体ウェハ９８において、電磁シールド層１９が遮蔽領域１０ｄに形成されているから、電磁シールド層１９は配線用側面９９ａから離反している（後退している）。そのため、配線用側面９９ａには電磁シールド層１９の断面が出現していない。こうして、積層チップパッケージ１００では、接続電極６０が電磁シールド層１９に接続される事態が回避されている。
【０１５８】
よって、積層チップパッケージ１００では、例えば接続電極６０のひとつに通電しても、その接続電極６０が電磁シールド層１９によって他の接続電極６０と電気的に接続されてしまう事態が起こることはない。接続電極６０同士が接続された場合の影響がデバイス領域１０の半導体装置に及ぶこともない。接続電極６０同士が電磁シールド層１９によって電気的に接続される事態が確実に回避されている。
【０１５９】
また、積層半導体ウェハ９８において、電磁シールド層１９は遮蔽領域１０ｄに形成されているから、半導体チップ５０において、電極パッド１６ｂは電磁シールド層１９によって覆われていない。そのため、電極パッド１６ｂにボンディングワイヤを接続しても、そのボンディングワイヤと電磁シールド層１９との接触が起こらないようになっている。
【０１６０】
そして、積層チップパッケージ１００は、半導体ウェハ１のメモリ部を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ１００は、半導体チップが８枚積層されているが、複数の半導体チップが積層されていればよく、半導体チップの積層数は８枚には限定されない。
【０１６１】
以上の構成を有する積層チップパッケージ１００は、積層半導体ウェハ９８を用いて製造されるので、電磁波の影響を十分に回避できる環境下で製造されている。さらに、８枚の半導体チップ５０、５１すべてが電磁シールド層１９を有しているから、積層チップパッケージ１００の電磁波の遮蔽効果が高く、外部環境下に存在している電磁波の影響を極めて受け難い構造を有している。そのため、電磁波に起因したノイズが配線電極１５を通る信号に混入するおそれが極めて低くなっている。
【０１６２】
（積層チップパッケージの製造方法）
積層チップパッケージ１００を製造する場合、積層半導体ウェハ９８を溝部２０，２１に沿って切断する。すると、図２４に示すように、直方体状のデバイスブロック９９が得られる。
【０１６３】
一方、積層半導体ウェハ９８を溝部２０，２１に沿って切断する際、図６に示したように、溝部２０，２１がカットラインＣＬに沿って切断される。すると、延出端子部１６ａ（延出端子部１５ａも同様）がカットラインＣＬに沿って切断される。また、前述したように、各半導体ウェハ１では、溝部２０，２１の内側に２層構造の絶縁層が形成されている。そのため、積層半導体ウェハ９８を溝部２０，２１に沿って切断したときの切断面に、２層構造の絶縁層の断面（絶縁層の断面を「絶縁断面」ともいう）が出現する。この絶縁断面は下部絶縁層２３の断面の上に上部絶縁層２２ａの断面が重なった２層構造になっている。
【０１６４】
また、各半導体ウェハ１において、溝下部２０ａ、２１ａの幅よりも幅広部２０ｂ、２１ｂの幅が広く形成されている。そのため、デバイスブロック９９の４つの側面において、上部絶縁層２２ａは下部絶縁層２３よりも大きい奥行きを有している。この奥行きとは、デバイスブロック９９（積層チップパッケージ１００および後述するデバイスプレート５０、５１でも同様）において、図６に示したように、絶縁断面と幅広部２０ｂ（２１ｂ）の内側面との距離ｄ１１、絶縁断面と溝下部２０ａ（２１ａ）の内側面との距離ｄ１２を意味している。距離ｄ１１は距離ｄ１２よりも大きいので、ｄ１１＞ｄ１２になっている。
【０１６５】
続いて、配線用側面９９ａに図２５に示すように接続電極６０を形成すると、積層チップパッケージ１００が製造される。接続電極６０は配線用側面９９ａにおいて、上下に並んだ複数の端面１５ｃ同士または複数の端面１６ｃ同士を接続するよう帯状に形成する。
【０１６６】
積層チップパッケージ１００は配線用側面９９ａに接続電極６０を形成することによって製造されるが、接続電極６０によって接続される端面１５ｃ、１６ｃは表面２２ｃよりも上方向に突出して形成されている。
【０１６７】
そして、接続電極６０を形成するときは、接続電極６０を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも積層チップパッケージ１００を製造することができる。大まかな位置合わせでも、上下に並んだ端面１５ｃ同士、端面１６ｃ同士を接続する接続電極６０を形成することができる。
【０１６８】
すなわち、積層チップパッケージ１００では、延出端子部１５ａ，１６ａが凸状に形成されているから、端面１５ｃ、１６ｃが表面２２ｃよりも突出した突出端面となって出現する。そのため、接続電極６０を形成する際、アライメントは高精度で行わなくてもよい。したがって、直方体状のデバイスブロック９９を得た後の工程を簡易にすることができ、積層チップパッケージ１００の製造工程全体を簡略化することができる。したがって、積層チップパッケージ１００の製造時間を短縮することができる。これにより、単位時間あたりに製造できる積層チップパッケージ１００の個数を増やすことができ、積層チップパッケージ１００の製造単価を低減することができる。
【０１６９】
また、半導体ウェハ１が溝部２０の内側に延出している延出端子部１５ａ、１６ａを有しているので、積層半導体ウェハ９８を溝部２０に沿って切断したときの切断面に端面１５ｃ、１６ｃを出現させることができる。つまり、半導体ウェハ１を積層した積層半導体ウェハ９８を溝部２０に沿って切断すれば、端面１５ｃ、１６ｃが得られるということである。
【０１７０】
したがって、半導体ウェハ１を用いるときはデバイス領域１０につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極１５、１６が延出端子部１５ａ、１６ａを有していないとすると、溝部２０に沿って切断しても配線電極１５、１６を切断することはできない。そのため、積層半導体ウェハ９８を溝部２０に沿って切断しただけでは、その切断面にデバイス領域１０につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため、別の工程を行わねばならない。
【０１７１】
しかし、半導体ウェハ１を用いるときは、積層半導体ウェハ９８を溝部２０に沿って切断したときの切断面に配線電極１５、１６の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ１を用いることによって積層チップパッケージの製造工程をいっそう簡略化することができる。
【０１７２】
また、配線電極１５、１６は表面絶縁層２２の上に浮かび上がるようにして形成されている。そのため、切断面に端面１５ｃ、１６ｃが出現した場合、上下に位置する端面１５ｃ、１６ｃ同士が表面絶縁層２２を介在して配置されることになる。したがって、上下に位置する半導体チップ同士がショートしてしまう事態を回避することができる。
【０１７３】
したがって、半導体ウェハ１は片側側面配線を実現し得る積層チップパッケージ１００を製造するのに適したものである。また、半導体ウェハ１は一部の切断面についてだけ、不良のデバイスがあるかどうかの検査を行えば済む。したがって、半導体ウェハ１を用いることによって積層チップパッケージの製造工程をよりいっそう簡略にすることもできる。
【０１７４】
（変形例）
続いて、変形例に係る積層半導体ウェハ９８Ａについて説明する。前述した積層半導体ウェハ９８では、８枚の半導体ウェハ１、１Ａ〜１Ｇすべてが電磁シールド層１９を有している。しかしながら、半導体ウェハ１Ｇについては、図２２に示したように、裏面側において、電磁シールド層１９よりもデバイス領域１０の方が外側に配置されているため、電磁波の影響を受けるおそれがある。
【０１７５】
そこで、積層半導体ウェハ９８のように、８枚の半導体ウェハ１、１Ａ〜１Ｇすべてにおいて、第１の表面１ａに電磁シールド層１９が形成されているときは、図３４に示す積層半導体ウェハ９８Ａとすることが好ましい。積層半導体ウェハ９８Ａは、積層半導体ウェハ９８と比較して、電磁シールド層１１９とカバー絶縁層１２２が追加されている点で相違している。電磁シールド層１１９は最下位基板としての半導体ウェハ１Ｇの第２の表面１ｂに形成され、本発明における追加電磁遮蔽層としての構成を有している。この積層半導体ウェハ９８Ａでは、電磁シールド層１１９がデバイス領域１０よりも外側に配置されている。そのため、裏面側から進入し得る電磁波を電磁シールド層１１９によって効果的に遮蔽でき、電磁波の遮蔽効果がより高められている。
【０１７６】
第２の実施の形態
（積層半導体ウェハ１９８の構造）
続いて、図３５を参照して、本発明の第２の実施の形態に係る積層半導体ウェハ１９８について説明する。ここで、図３５は積層半導体ウェハ１９８を示す図２２と同様の断面図である。
【０１７７】
積層半導体ウェハ１９８は、積層半導体ウェハ９８と比較して半導体ウェハ１１を用いて製造される点で相違している。積層半導体ウェハ１９８は、半導体ウェハ１１が複数積層されている。
【０１７８】
半導体ウェハ１１は半導体ウェハ１と比較して、電磁シールド層１９および電極絶縁層２４の代わりに電磁シールド層１１９を有する点で相違している。電磁シールド層１１９は、電磁シールド層１９と比較して、第２の表面１ｂに形成されている点で相違している。また、電磁シールド層１１９は、複数のデバイス領域１０を外側から覆うのではなく、第２の表面１ｂの複数のデバイス領域１０それぞれに対応した対応位置に形成されている点でも相違している。そして、図４１に示すように、半導体ウェハ１１の溝部２０，２１は半導体ウェハ１と同様の口広構造を有している。
【０１７９】
第１の実施の形態に係る積層半導体ウェハ９８では、第１の表面１ａ（表側）に電磁シールド層１９を備えた半導体ウェハ１が積層されていた。これに対し、第２の実施の形態に係る積層半導体ウェハ１９８では、第２の表面１ｂ（裏側）に電磁シールド層１１９を備えた半導体ウェハ１１が積層されている。
【０１８０】
積層半導体ウェハ９８と、積層半導体ウェハ１９８は、それぞれの電磁シールド層１９の形成されている場所と、電磁シールド層１１９の形成されている場所とが相違している。しかしながら、全体として、電磁シールド層１９，１１９がそれぞれ均等な間隔で８枚形成されている点では共通している。そのため、双方における電磁波の遮蔽効果は同等である。また、半導体ウェハ１１Ａ〜１１Ｇについては、デバイス領域１０が２枚の電磁シールド層１９，１１９の間に挟まれているから、遮蔽効果がより効果的なものとなっている。この点も積層半導体ウェハ９８と同等である。電磁シールド層１１９は、各デバイス領域１０に応じた大きさを有し、第２の表面１ｂのうちの幅広部２０ｂに対応した対応部以外の領域に形成されている。
【０１８１】
積層半導体ウェハ１９８では、電磁シールド層１１９がデバイス領域１０の対応位置に形成されている。しかし、図４１にも示すように、溝部２０，２１が幅広構造を有しているため、溝部２０，２１に沿って切断する際、第１の表面１ａ側において、切断面とデバイス領域１０との間に前述の距離ｄ１１に応じた間隔を確保することができる。そのため、溝部２０，２１に沿って切断したときの切断面にデバイス領域１０が出現することはない。したがって、電磁シールド層１１９がデバイス領域１０の対応位置に形成されていても、切断面に電磁シールド層１１９が出現することはない。
【０１８２】
したがって、積層半導体ウェハ１９８も積層半導体ウェハ９８と同様に、接続電極が電磁シールド層１１９に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られる。
【０１８３】
（積層半導体ウェハ１９８の製造方法）
次に、積層半導体ウェハ１９８の製造方法について説明すれば、次のとおりである。積層半導体ウェハ９８を製造する場合と同様の手順で溝部形成工程、絶縁層形成工程、配線電極形成工程を実行する。すると、図３６に示すような処理前基板１１３が製造される。この処理前基板１１３は、処理前基板５と比較して、後に電極絶縁層２４と電磁シールド層１９が形成されない点で相違している。
【０１８４】
そして、配線電極形成工程を実行したあと、電磁遮蔽層形成工程を実行する。この場合、まず、処理前基板１１３の第１の表面１ａに絶縁性の接着材を塗布して処理前基板１１３を台座３４に固定する。続いて、処理前基板１１３の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図３６に示すように処理前基板１１３の厚さを薄くする。
【０１８５】
第２の表面１ｂを研磨した後、処理前基板１１３の第２の表面１ｂにおけるデバイス領域１０に対応した領域に電磁シールド層１１９を形成する。電磁シールド層１１９は、電磁シールド層１９と同様に軟磁性材を用いて例えばスパッタリングやめっき法で形成する。電磁シールド層１１９を形成することによって、処理前基板１１３は半導体ウェハ１１となる。半導体ウェハ１１は電磁シールド層１１９を有するから遮蔽層付き基板である。
【０１８６】
続いて、積層工程を実行する。積層工程では、図３７に示すように別の処理前基板１１３Ａを処理前基板１１３の第２の表面１ｂ側に接着材を用いて接着する。このとき、処理前基板１１３と処理前基板１１３Ａについて、双方の溝部２０，２１の位置、配線電極１５、１６の位置が揃うように位置合わせ行う。それから処理前基板１１３Ａの第２の表面１ｂを溝部２０，２１が出現するまで研摩する。その後処理前基板１１３Ａの第２の表面１ｂに電磁シールド層１１９を形成する。すると、処理前基板１１３Ａは半導体ウェハ１１Ａとなる。
【０１８７】
引き続き、別の処理前基板１１３Ｂ〜１１３Ｇを用意して、そのそれぞれについて、積層体の第２の表面１ｂ側に接着してから研磨し、さらに電磁シールド層１１９を形成する工程を繰り返し実行する。その後、半導体ウェハ１１について台座３４および接着層３３を除去すると積層半導体ウェハ１９８が製造される。
【０１８８】
そして、積層半導体ウェハ１９８を溝部２０，２１に沿って切断すると、図示はしないが積層チップパッケージを製造することができる。この積層チップパッケージは、積層チップパッケージ１００と比較して、各半導体チップの裏面側のデバイス領域１０に対応した対応位置に電磁シールド層１１９が形成されている点で異なっている。電磁シールド層１１９は上部絶縁層２２ａに対応した対応部以外の領域に形成されている。
【０１８９】
また、積層チップパッケージ１９８は、積層チップパッケージ１００と同様に、すべての半導体チップの延出端子部１５ａ，１６ａの端面が、４つの側面のうちの一つの配線用側面だけに形成されている。また、その配線用側面には接続電極が形成されている。接続電極は延出端子部１５ａ，１６ａの端面同士を半導体チップすべてを跨ぐように接続している。
【０１９０】
（変形例）
続いて、変形例に係る積層半導体ウェハ１９８Ａについて説明する。前述した積層半導体ウェハ１９８では、８枚の半導体ウェハ１１、１１Ａ〜１１Ｇすべてが電磁シールド層１１９を有している。しかしながら、半導体ウェハ１１については図３５に示したように、表面側において、電磁シールド層１１９よりもデバイス領域１０の方が外側に配置されているため、電磁波の影響を受けるおそれがある。
【０１９１】
そこで、積層半導体ウェハ１９８のように、８枚の半導体ウェハ１１、１１Ａ〜１Ｇすべてにおいて、第２の表面１ｂに電磁シールド層１１９が形成されているときは、図３８に示す積層半導体ウェハ１９８Ａとすることが好ましい。積層半導体ウェハ１９８Ａは、積層半導体ウェハ１９８と比較して、電磁シールド層２９が追加されている点で相違している。電磁シールド層２９は最上位基板としての半導体ウェハ１１の第１の表面１ａに形成され、本発明における追加電磁遮蔽層としての構成を有している。この積層半導体ウェハ１９８Ａでは、電磁シールド層２９がデバイス領域１０よりも外側に配置されている。そのため、表面側から進入し得る電磁波を電磁シールド層２９によって効果的に遮蔽でき、電磁波の遮蔽効果がより高められている。
【０１９２】
その他の実施の形態
前述した積層半導体ウェハ９８，１９８では、各半導体ウェハの第１の表面１ａまたは第２の表面１ｂのいずれかに電磁シールド層１９、電磁シールド層１１９が形成されていた。つまり、片面に遮蔽層が形成された片面遮蔽型の半導体ウェハが積層されていた。
【０１９３】
図３９に示す積層半導体ウェハ１９９は最上位に配置されている最上位基板が半導体ウェハ１であり、最下位に配置されている最下位基板が半導体ウェハ１１であり、その間には遮蔽層無し基板８０が積層されている。積層半導体ウェハ１９９は、８枚の半導体ウェハのうち、２枚だけが遮蔽層付き基板であり、その間は遮蔽層無し基板８０となっている。積層半導体ウェハ１９９は、最も外側に遮蔽層付き基板としての半導体ウェハ１、１１が配置されている。
【０１９４】
積層半導体ウェハ１９９を製造するときは、初めに半導体ウェハ１を製造する。この半導体ウェハ１が電磁シールド層１９を有している。そのため、半導体ウェハ１の下にたとえ遮蔽層無し基板８０が積層されていても、製造途中における遮蔽効果が半導体ウェハ１の電磁シールド層１９によって得られる。また、最後に積層される半導体ウェハ１１が電磁シールド層１１９を有しているから、積層半導体ウェハ１９９の上下両側に電磁シールド層１９、１１９が配置される。そのため、外側から進入し得る電磁波を遮蔽することができる。上下両側に電磁シールド層１９、電磁シールド層１１９が形成されているため遮蔽効果が高められている。積層半導体ウェハ１９９のように、最上位基板および最上位基板が遮蔽層付き基板となっていれば十分な遮蔽効果が得られると考えられる。
【０１９５】
そのほか、図４０に示す半導体ウェハ１２２のように第１の表面１ａと第２の表面１ｂのそれぞれに電磁シールド層１９、電磁シールド層１１９が形成されていてもよい。半導体ウェハ１２２のような両面に遮蔽層が形成された両面遮蔽型の半導体ウェハを積層することによって、積層半導体ウェハとすることもできる。こうすることで、電磁波の遮蔽効果をより高めることができる。
【０１９６】
その他の実施の形態
半導体ウェハ１の代わりに図２７に示す半導体ウェハ９１を積層することによって、積層半導体ウェハとすることもできる。
【０１９７】
半導体ウェハ９１は、半導体ウェハ１と比較して、デバイス領域１０の代わりにデバイス領域９２を有する点、配線電極１６の代わりに配線電極８６を有する点で相違している。また、半導体ウェハ９１は、半導体ウェハ１と比較して、パッドゾーン１０ｃが設定されていない点でも相違している。半導体ウェハ９１の場合、遮蔽領域１０ｄは延出ゾーン１０ｂだけを除外した領域に設定されている。
【０１９８】
デバイス領域９２は、デバイス領域１０と比べて、配線電極１５とともに、配線電極８６が形成されている点で相違している。
【０１９９】
配線電極８６は、Ｃｕ等の導電性の材料からなり、延出端子部８６ａと、矩形状の電極パッド８６ｂとを有している。また、配線電極８６は、配線電極１５と同様に、延出端子部８６ａと電極パッド８６ｂとがデバイス領域９２の外周の一部分に沿って形成されている。こうして、デバイス領域９２では、配線電極１５、８６がデバイス領域１０と同様の配線電極群１７を形成していることに加え、それらの電極パッド１５ｂ、８６ｂのすべてをデバイス領域９２の片側に寄せ集めている。こうして、デバイス領域９２では、配線電極１５、８６が寄せ集めパッド群８８を形成している。
【０２００】
第１の実施の形態に係る半導体ウェハ１では、配線電極１６の延出端子部１６ａがデバイス領域１０を跨ぐようにして形成されていた。そのため、半導体ウェハ１では、延出端子部１６ａの長さをある程度の長さで確保しなければならなかった。
【０２０１】
一方、半導体ウェハ９１では、延出端子部８６ａをデバイス領域９２の外周の一部分に沿って形成しているので、延出端子部８６ａの長さを延出端子部１６ａよりも短縮することができる。半導体ウェハ９１では、延出端子部８６ａの長さが短くなることにより、デバイス領域９２へのアクセスを速く行えるようになる。また、配線電極１６を形成する場合に比べて配線電極８６を形成するのに要するめっき等が少量で済むようになり、コストを削減することもできる。
【０２０２】
そのほか、半導体ウェハ９１は、半導体ウェハ１と同様に、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。また、各半導体ウェハ９１が電磁シールド層１９を有する。そのため、各半導体ウェハ９１を用いて製造される積層半導体ウェハも、電磁シールド層１９が接続電極６０に接続される事態を回避しつつ、長期間にわたる電磁波の遮蔽効果が得られ、電磁波の影響を十分に回避できるようになっている。
【０２０３】
また、半導体ウェハ９１を用いることによって、図３１に示すような積層チップパッケージ１０２を製造することができる。積層チップパッケージ１０２は複数の半導体チップ１５１が積層されている。各半導体チップ１５１は電磁シールド層１９を有している。
【０２０４】
（半導体ウェハの製造方法）
半導体ウェハ９１を製造するときは、配線電極１５、８６を形成する前までは半導体ウェハ１を製造するときと同様にする。その後、前述した延出端子部１５ａ、８６ａを備える形状にして配線電極１５、８６を形成する。配線電極１５、８６は半導体ウェハ１の場合と同様の手順で形成することができる。電磁シールド層１９も半導体ウェハ１の場合と同様の手順で形成することができる。
【０２０５】
図２８、図２９を参照して、半導体ウェハ１１１について説明する。第１の実施の形態に係る半導体ウェハ１では、溝部２０，２１が形成されていた。半導体ウェハ１１１は、半導体ウェハ１と比較して、溝部２１が形成されてなく、溝部２０だけが形成されている点で相違している。したがって、半導体ウェハ１１１は、複数の溝部２０が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。
【０２０６】
次に、図３０に示す半導体ウェハ１１２は溝部２０だけが形成されている点で半導体ウェハ１１１と一致するが、溝部２０はスクライブライン３Ａの一つ置きに沿って形成されている。
【０２０７】
半導体ウェハ１では、デバイス領域１０が４本の溝部２０，２１に接しているため、デバイス領域１０の上下左右４方向が溝部２０，２１に接している。したがって、図２３に示したように、半導体ウェハ１から製造される半導体チップ５０は４つの側面が２層構造の絶縁層によって覆われている。
【０２０８】
これに対し、半導体ウェハ１１１では、デバイス領域１０は左右２方向のみが溝部２０に接している。したがって、半導体ウェハ１１１のような溝部がストライプ状に形成されている半導体ウェハを用いた半導体チップ５５は図３２のようになる。半導体チップ５５は、２組の対向する側面、すなわち、側面５５Ａおよびその向かい側と、側面５５Ｂおよびその向かい側とを有するが、側面５５Ａおよびその向かい側だけが２層構造の絶縁層によって覆われ、側面５５Ｂおよびその向かい側は２層構造の絶縁層によって覆われていない構造になっている。
【０２０９】
また、半導体チップ５５は対向する２つの側面５５Ａの双方に配線電極１５，８６の配線端面１５ｃ、８６ｃが形成されている。図示はしないが、半導体チップ５５を積層した場合、対向する２つの側面に接続電極を形成することによって積層チップパッケージが得られる。この積層チップパッケージは対向している両面に接続電極が形成され、両面配線構造になる。しかし、両面とも電磁シールド層１９は出現していない。
【０２１０】
半導体ウェハ１１２では、デバイス領域１０は左右いずれか１方向のみが溝部２０に接している。そのため、半導体ウェハ１１２のようなスクライブラインに沿って一つ置きに溝部が形成されている半導体ウェハを用いると、半導体チップはいずれか１つの側面だけに配線電極の端面と２層構造の絶縁層が出現する。他の側面は２層構造の絶縁層で覆われていない。
【０２１１】
以上の各実施の形態では、配線電極１５、１６は凸状構造を有しているが、本発明は凸状構造を有していない配線電極を備えた半導体基板についても適用することができる。また、隣接する２つのデバイス領域１０に、溝部を跨ぐ構造の端子部を延出端子部１５ａ，１６ａの代わりに形成してもよい。さらに、スクライブ溝部は、溝部２０，２１のように口広構造を有していなくてもよい。
【０２１２】
以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。
【産業上の利用可能性】
【０２１３】
本発明を適用することにより、接続電極が遮蔽層に接続される事態を回避しつつ、ウェハの段階から完成後に至るまでの長期間にわたり電磁波の遮蔽効果が得られるようにすることで遮蔽効果を高め、電磁波の影響を十分に回避できるようにすることができる。本発明は接続電極が側面に形成される積層チップパッケージを製造するための積層半導体基板、および積層チップパッケージ並びにこれらの製造方法に利用することができる。
【符号の説明】
【０２１４】
１，１１，９１，１１１，１１２，１２２…半導体ウェハ、３Ａ，３Ｂ…スクライブライン、５…処理前ウェハ、１０，９２…デバイス領域、１０ｂ…延出ゾーン、１０ｃ…パッドゾーン、１０ｄ…遮蔽領域、１０Ａ…周縁部、１５，１６，８６…配線電極、１５ａ，１６ａ…延出端子部、１５ｂ，１６ｂ…電極パッド、１９，１１９，１３３…電磁シールド層、２０，２１…溝部、２０ａ，２１ａ…溝下部、２０ｂ，２１ｂ…幅広部、２２…表面絶縁層、２３…下部絶縁層、５０，５１，１５１…半導体チップ、６０…接続電極、９８，９８Ａ，１９８，１９８Ａ，１９９…積層半導体ウェハ、１００，１０２…積層チップパッケージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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