(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された窒化物の化合物半導体積層構造と、
前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記化合物半導体積層構造は、
窒化物の電子走行層と、
前記電子走行層上方に形成された窒化物の電子供給層と、
前記電子供給層上方に形成された窒化物の表面層と、
を有し、
前記表面層は、
ＧａＮの下層と、
前記下層上に形成されたＡｌＧａＮの中間層と、
前記中間層上に形成されたＧａＮの上層と、
を有し、
前記表面層に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスが形成されていることを特徴とする化合物半導体装置。
【請求項２】
前記リセスの底面に前記下層が現れていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記リセスに、前記ゲート電極と前記ドレイン電極とを結ぶ方向において深さが異なる段差が存在することを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記リセスは、前記ゲート電極と前記ドレイン電極とを結ぶ方向において複数に分割して形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記化合物半導体積層構造の表面にゲートリセスが形成されており、
前記ゲート電極の一部が前記ゲートリセス内に位置することを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【請求項７】
請求項１乃至５のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【請求項８】
基板上方に窒化物の化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記化合物半導体積層構造を形成する工程は、
窒化物の電子走行層を形成する工程と、
前記電子走行層上方に窒化物の電子供給層を形成する工程と、
前記電子供給層上方に窒化物の表面層を形成する工程と、
を有し、
前記表面層を形成する工程は、
ＧａＮの下層を形成する工程と、
前記下層上にＡｌＧａＮの中間層を形成する工程と、
前記中間層上にＧａＮの上層を形成する工程と、
を有し、
前記表面層に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスを形成する工程を有することを特徴とする化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法等に関する。
【背景技術】
【０００２】
化合物半導体装置、特にＧａＮ等の窒化物の高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）を用いた高出力高周波用デバイスでは、電流コラプスによるオン抵抗の増大が問題となっている。電流コラプスは、ゲート電極のドレイン側端近傍の電界集中等により生じる。そこで、電流コラプスによるオン抵抗の増大、更には出力電流の低下を緩和するために、フィールドプレートとよばれる導電膜をソース電極に接続させた構造について検討が行われている。フィールドプレートはソースウォールとよばれることもある。この構造では、フィールドプレートがソース電極からゲート電極の上方を通過して、ゲート電極とドレイン電極との間の任意の位置の上方まで延在し、ソース電極及びフィールドプレートに接地電位が印加される。従って、この構造によれば、ゲート電極とドレイン電極との間での電界集中が制御され、ゲート電極のドレイン側端の電界強度が低下する。このため、電流コラプスが抑制されるのである。特に、通信用途等に用いられる高周波高出力デバイスに有効である。
【０００３】
しかしながら、従来のフィールドプレートを用いたＨＥＭＴでは、電流コラプスが低減される一方で、利得が低下しやすい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−６０６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、電流コラプスを抑制しながら高い利得を得ることができる化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
化合物半導体装置の一態様には、基板と、前記基板上方に形成された窒化物の化合物半導体積層構造と、前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、が設けられている。前記化合物半導体積層構造に、窒化物の電子走行層と、前記電子走行層上方に形成された窒化物の電子供給層と、前記電子供給層上方に形成された窒化物の表面層と、が含まれる。前記表面層に、ＧａＮの下層と、前記下層上に形成されたＡｌＧａＮの中間層と、前記中間層上に形成されたＧａＮの上層と、が含まれる。前記表面層に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスが形成されている。
【０００７】
化合物半導体装置の製造方法の一態様では、基板上方に窒化物の化合物半導体積層構造を形成し、前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する。前記化合物半導体積層構造を形成する際に、窒化物の電子走行層を形成し、前記電子走行層上方に窒化物の電子供給層を形成し、前記電子供給層上方に窒化物の表面層を形成する。前記表面層を形成する際に、ＧａＮの下層を形成し、前記下層上にＡｌＧａＮの中間層を形成し、前記中間層上にＧａＮの上層を形成する。前記表面層に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスを形成する。
【発明の効果】
【０００８】
上記の化合物半導体装置等によれば、化合物半導体積層構造の表面に適切なリセスが形成されているため、電流コラプスを抑制しながら高い利得を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の参考例の構造を示す断面図である。
【図２Ａ】第２の参考例に係る化合物半導体装置の構造を示す断面図である。
【図２Ｂ】第２の参考例に係る化合物半導体装置のレイアウトを示す図である。
【図３Ａ】第２の参考例に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図４】第３の参考例に係る化合物半導体装置の構造を示す断面図である。
【図５】第３の参考例に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図６】第４の参考例に係る化合物半導体装置の構造を示す断面図である。
【図７】第１の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図８Ａ】第１の実施形態に係る化合物半導体装置を製造する方法を工程順に示す断面図である。
【図８Ｂ】図８Ａに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図８Ｃ】図８Ｂに引き続き、化合物半導体装置を製造する方法を工程順に示す断面図である。
【図９】第２の実施形態に係る化合物半導体装置の構造を示す断面図である。
【図１０】第５の参考例に係る化合物半導体装置の構造を示す断面図である。
【図１１】ＭＩＳ構造を第２の実施形態に適用した場合に得られる構造を示す断面図である。
【図１２】ＭＩＳ構造及びゲートリセスを第３の参考例に適用した場合に得られる構造を示す断面図である。
【図１３】第３の実施形態に係るディスクリートパッケージを示す図である。
【図１４】第４の実施形態に係るＰＦＣ回路を示す結線図である。
【図１５】第５の実施形態に係る電源装置を示す結線図である。
【図１６】第６の実施形態に係る高周波増幅器を示す結線図である。
【図１７】第１の実験の結果を示す図である。
【図１８】第２の実験の結果を示す図である。
【発明を実施するための形態】
【００１０】
本願発明者は、従来のＨＥＭＴにおいて利得が低下する原因について検討を行ったところ、図１に示す第１の参考例のように、ソース電極１１４ｓに接続されたフィールドプレート１１６の存在に伴って、フィールドプレート１１６とゲート電極１１３との間の寄生容量Ｃgs、及びフィールドプレート１１６とドレイン電極１１４ｄとの間の寄生容量Ｃdsが増大し、これが利得の低下を招いていることを見出した。
【００１１】
なお、第１の参考例では、基板１１１上に、バッファ層１１２ａ、電子走行層１１２ｂ、電子供給層１１２ｃ及び表面層１１２ｄが形成されている。電子走行層１１２ｂの電子供給層１１２ｃとの近傍に２次元電子ガス（２ＤＥＧ）が存在する。活性領域を画定する素子分離領域１１８がバッファ層１１２ａ、電子走行層１１２ｂ、電子供給層１１２ｃ及び表面層１１２ｄの周囲に形成されている。表面層１１２ｄには、電子供給層１１２ｃを露出するリセス１３１ｓ及び１３１ｄが形成されており、リセス１３１ｓにソース電極１１４ｓが形成され、リセス１３１ｄにドレイン電極１１４ｄが形成されている。更に、表面層１１２ｄ、ソース電極１１４ｓ及びドレイン電極１１４ｄを覆う絶縁膜１１９が形成されている。絶縁膜１１９には、ソース電極１１４ｓ及びドレイン電極１１４ｄのほぼ中間の位置において、開口部１３３が形成されている。そして、開口部１３３を介して表面層１１２ｄと接するゲート電極１１３が絶縁膜１１９上に形成されている。また、ゲート電極１１３を覆う絶縁膜１１５が絶縁膜１１９上に形成されている。フィールドプレート１１６はソース電極１１４ｓに接続され、絶縁膜１１５上に形成されている。
【００１２】
本願発明者は、このような知見に基づいて鋭意検討を重ねた結果、以下に示す実施形態の構成に想到した。
【００１３】
（第２の参考例）
先ず、第２の参考例について説明する。図２Ａは、第２の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００１４】
第２の参考例では、図２Ａに示すように、例えば半絶縁性のＳｉＣ基板等の基板１１上に、バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄが形成されている。バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄが窒化物の化合物半導体積層構造１２に含まれる。バッファ層１２ａ及び電子走行層１２ｂは、例えば不純物がドーピングされていないＧａＮ層（ｉ−ＧａＮ層）であり、これらの総厚は３μｍ程度である。バッファ層１２ａは、基板１１の表面に存在する格子欠陥の電子走行層１２ｂへの伝播を防止している。電子供給層１２ｃは、例えばｎ型のＡｌＧａＮ層（ｎ−ＡｌＧａＮ層）であり、その厚さは１０ｎｍ程度である。表面層１２ｄは、例えばｎ型のＧａＮ層（ｎ−ＧａＮ層）であり、その厚さは１０ｎｍ以下である。電子走行層１２ｂの電子供給層１２ｃとの近傍に２次元電子ガス（２ＤＥＧ）が存在する。
【００１５】
また、活性領域を画定する素子分離領域１８がバッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄの周囲に形成されている。表面層１２ｄには、電子供給層１２ｃを露出するリセス３１ｓ及び３１ｄが形成されており、リセス３１ｓにソース電極１４ｓが形成され、リセス３１ｄにドレイン電極１４ｄが形成されている。更に、表面層１２ｄ、ソース電極１４ｓ及びドレイン電極１４ｄを覆う絶縁膜１９が形成されている。絶縁膜１９としては、例えばシリコン窒化膜が形成されており、その厚さは、例えば５０ｎｍ程度である。絶縁膜１９には、ソース電極１４ｓ及びドレイン電極１４ｄのほぼ中間の位置において、開口部３３が形成されている。そして、開口部３３を介して表面層１２ｄと接するゲート電極１３が絶縁膜１９上に形成されている。また、ゲート電極１３を覆う絶縁膜１５が絶縁膜１９上に形成されている。なお、ゲート電極１３はソース電極１４ｓとドレイン電極１４ｄの中心に位置しなくてもよい。
【００１６】
本参考例では、表面層１２ｄの表面に、平面視でドレイン電極１４ｄとゲート電極１３との間を横切るリセス３２が形成されている。そして、絶縁膜１９はリセス３２に入り込むように形成されている。
【００１７】
このように構成されたＧａＮ系ＨＥＭＴでは、表面層１２ｄの表面にリセス３２が形成されているため、図２Ａに示すように、ゲート電極１３の近傍に空乏層４１が広がるだけでなく、リセス３２の近傍において空乏層４２が広がる。このため、平面視でゲート電極１３とドレイン電極１４ｄとの間に電界集中領域が形成される。この結果、ゲート電極１３の近傍だけでなく、リセス３２の近傍でも電位降下が生じ、ゲート電極１３の近傍での電界強度が低下する。従って、ゲート電極１３の近傍での電子捕獲に起因する空乏層４１の拡大が低減され、電流コラプスが抑制される。このように、本参考例によれば、フィールドプレートが設けられていなくても、電流コラプスを抑制することができる。そして、フィールドプレートが存在しないため、寄生容量Ｃgs及び寄生容量Ｃdsの増大が回避されて高い利得を得ることができる。
【００１８】
基板１１の表面側から見たレイアウトは、例えば図２Ｂのようになる。つまり、ゲート電極１３、ソース電極１４ｓ及びドレイン電極１４ｄの平面形状が櫛歯状となっており、ソース電極１４ｓ及びドレイン電極１４ｄが交互に配置されている。また、平面視で、リセス３２は、ゲート電極１３とドレイン電極１４ｄとの間において、ゲート電極１３及びドレイン電極１４ｄと平行な方向に延びるように形成されており、素子分離領域１８により確定された素子領域内では、ゲート電極１３とドレイン電極１４ｄとの間の領域がリセス３２により二分されている。そして、複数のゲート電極１３が互いに共通接続され、複数のソース電極１４ｓが互いに共通接続され、複数のドレイン電極１４ｄが互いに共通接続されている。このようなマルチフィンガーゲート構造を採用することにより、出力を向上させることができる。
【００１９】
次に、第２の参考例に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図３Ａ乃至図３Ｃは、第２の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００２０】
先ず、図３Ａ（ａ）に示すように、例えば半絶縁性のＳｉＣ基板等の基板１１上に、例えば有機金属気相成長（ＭＯＣＶＤ：metal organic chemical vapor deposition）法により、バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄをエピタキシャル成長させる。バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄが化合物半導体積層構造１２に含まれる。
【００２１】
次いで、図３Ａ（ｂ）に示すように、化合物半導体積層構造１２に向けて選択的にＡｒを注入することにより、活性領域を画定する素子分離領域１８を化合物半導体積層構造１２及び基板１１の表層部に形成する。
【００２２】
その後、図３Ａ（ｃ）に示すように、ソース電極を形成する予定の領域、及びドレイン電極を形成する予定の領域に開口部２１ａを有するレジストパターン２１を化合物半導体積層構造１２上に形成する。
【００２３】
続いて、図３Ａ（ｄ）に示すように、レジストパターン２１をマスクとして用い、不活性ガス及びＣｌ2ガス等の塩素系ガスを用いたドライエッチングを表面層１２ｄに対して行うことにより、表面層１２ｄにリセス３１ｓ及び３１ｄを形成する。なお、リセス３１ｓ及び３１ｄの深さに関し、表面層１２ｄの一部を残してもよく、また、電子供給層１２ｃの一部を除去してもよい。つまり、リセス３１ｓ及び３１ｄの深さは表面層１２ｄの厚さと一致している必要はない。
【００２４】
次いで、図３Ａ（ｅ）に示すように、リセス３１ｓ内にソース電極１４ｓを形成し、リセス３１ｄ内にドレイン電極１４ｄを形成する。ソース電極１４ｓ及びドレイン電極１４ｄの形成に当たっては、例えば、先ず、蒸着法によりＴｉ層を形成し、その上に蒸着法によりＡｌ層を形成する。Ｔｉ層の厚さは２０ｎｍ程度、Ａｌ層の厚さは２００ｎｍ程度とする。そして、リセス３１ｓ及び３１ｄの形成に用いたレジストパターン２１を、その上のＴｉ層及びＡｌ層と共に除去する。つまり、ソース電極１４ｓ及びドレイン電極１４ｄの形成では、例えば蒸着及びリフトオフの技術を用いる。その後、５５０℃程度での熱処理を行うことにより、ソース電極１４ｓ及びドレイン電極１４ｄと化合物半導体積層構造１２の表面（電子供給層１２ｃの表面）との間をオーミックコンタクトさせる。なお、リフトオフに用いるレジストパターンをリセス３１ｓ及び３１ｄの形成に用いたレジストパターン２１とは異ならせてもよい。例えば、庇構造レジストを用いてもよい。
【００２５】
続いて、図３Ｂ（ｆ）に示すように、リセス３２を形成する予定の領域に開口部２２ａを有するレジストパターン２２を化合物半導体積層構造１２、ソース電極１４ｓ及びドレイン電極１４ｄ上に形成する。レジストパターン２２の材料としては、例えば住友化学株式会社製のＰＦＩ−３２を用いる。また、開口部２２ａを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。
【００２６】
次いで、レジストパターン２２をマスクとしたドライエッチングを行うことにより、図３Ｂ（ｇ）に示すように、表面層１２ｄの表面にリセス３２を形成する。このドライエッチングでは、例えばＣｌ2ガスを用いる。リセス３２の幅は、例えば５００ｎｍ程度とする。リセス３２の形成後には、レジストパターン２２を除去する。
【００２７】
その後、図３Ｂ（ｈ）に示すように、化合物半導体積層構造１２上の全面に、ソース電極１４ｓ及びドレイン電極１４ｄを覆う絶縁膜１９を形成する。絶縁膜１９としては、例えばプラズマＣＶＤ法により、窒化珪素（ＳｉＮ）膜を形成する。
【００２８】
次いで、図３Ｂ（ｉ）に示すように、ゲート電極用の開口部を形成する予定の領域に開口部２３ａを有するレジストパターン２３を絶縁膜１９上に形成する。レジストパターン２３の材料としては、例えば住友化学株式会社製のＰＦＩ−３２を用いる。また、開口部２３ａを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。そして、レジストパターン２３をマスクとしたドライエッチングを行うことにより、絶縁膜１９に開口部３３を形成する。このドライエッチングでは、例えばＳＦ6ガスを用いる。開口部３３の幅は、例えば６００ｎｍ程度とする。開口部３３の形成後には、レジストパターン２３を除去する。
【００２９】
続いて、図３Ｃ（ｊ）に示すように、ゲート電極用の開口部２４ａを有するレジストパターン２４、及び開口部２４ａより狭い開口部２５ａを有するレジストパターン２５を絶縁膜１９上に形成する。レジストパターン２４の材料としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）（例えば、米国マイクロケム社製）を用い、レジストパターン２５の材料としては、例えば住友化学株式会社製のＰＦＩ−３２を用いる。また、開口部２４ａ及び２５ａを形成する際の露光では紫外線露光を用い、現像液としては、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。開口部２５ａの幅は、例えば１．５μｍ程度とする。これらの処理により、庇構造の多層レジストが得られる。
【００３０】
次いで、図３Ｃ（ｋ）に示すように、開口部３３を介して表面層１２ｄと接するゲート電極１３を絶縁膜１９上に形成する。ゲート電極１３の形成に当たっては、例えば、蒸着法によりＮｉ層を形成し、その上に蒸着法によりＡｕ層を形成する。Ｎｉ層の厚さは１０ｎｍ程度、Ａｕ層の厚さは３００ｎｍ程度とする。
【００３１】
その後、図３Ｃ（ｌ）に示すように、加温した有機溶剤を用いてレジストパターン２４及び２５を、その上のＮｉ層及びＡｕ層と共に除去する。つまり、ゲート電極１３の形成でも、例えば蒸着及びリフトオフの技術を用いる。
【００３２】
続いて、図３Ｃ（ｍ）に示すように、絶縁膜１９上にゲート電極１３を覆う絶縁膜１５を形成する。絶縁膜１５としては、例えばプラズマＣＶＤ法により、窒化珪素（ＳｉＮ）膜を形成する。
【００３３】
そして、必要に応じて保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００３４】
なお、リセス３２の深さは特に限定されないが、リセス３２の底に表面層１２ｄが残っていることが好ましい。これは、リセス３２の底に表面層１２ｄが残っていない場合、つまり、リセス３２が電子供給層１２ｃまで到達している場合には、電子供給層１２ｃの表面の変質等が生じる可能性があり、変質が生じると電荷のトラップ準位が発生することがあるからである。リセス３２の底に表面層１２ｄが残っていれば、このようなトラップ準位の発生を抑制して、電流コラプスをより一層改善することが可能である。
【００３５】
（第３の参考例）
次に、第３の参考例について説明する。図４は、第３の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００３６】
第３の参考例では、図４に示すように、表面層１２ｄに、深さが相違する２つのリセス３２ａ及び３２ｂが形成されている。なお、リセス３２ａ及び３２ｂは、リセス３２と同様に、平面視で、ゲート電極１３とドレイン電極１４ｄとの間において、ゲート電極１３及びドレイン電極１４ｄと平行な方向に延びるように形成されている。そして、ゲート電極１３とドレイン電極１４ｄとを結ぶ方向において、リセス３２ａ及び３２ｂは互いに連続している。ドレイン電極１４ｄ側に位置するリセス３２ａが、ゲート電極１３側に位置するリセス３２ｂよりも深い。リセス３２ａ及び３２ｂの組み合わせを、ゲート電極１３とドレイン電極１４ｄとを結ぶ方向において深さが異なる段差が存在するリセスとみなすこともできる。他の構成は第２の参考例と同様である。
【００３７】
このような第３の参考例によれば、図４に示すように、第２の参考例と比較して、空乏層４２の勾配が緩やかになる。このため、第２の参考例と比較して、電界の勾配が緩やかに変化する。電界の勾配が比較的急峻な場合には、その周辺で化合物半導体積層構造１２の表面等に存在するトラップに電子が捕獲されオン抵抗の増大につながる場合があるが、第３の参考例によれば、このような電子の捕獲及びそれに伴うオン抵抗の増大を抑制することができる。
【００３８】
次に、第３の参考例に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図５は、第３の参考例に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００３９】
先ず、第２の参考例と同様にしてソース電極１４ｓ及びドレイン電極１４ｄの形成までの処理を行う（図３Ａ（ｅ））。次いで、図５（ａ）に示すように、リセス３２ａ及び３２ｂを形成する予定の領域に開口部２６ａを有するレジストパターン２６を化合物半導体積層構造１２、ソース電極１４ｓ及びドレイン電極１４ｄ上に形成する。レジストパターン２６の材料としては、例えば住友化学株式会社製のＰＦＩ−３２を用いる。また、開口部２６ａを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。
【００４０】
その後、レジストパターン２６をマスクとしたドライエッチングを行うことにより、図５（ｂ）に示すように、表面層１２ｄの表面にリセス３２ｂ´を形成する。このドライエッチングでは、例えばＣｌ2ガスを用いる。リセス３２ｂ´の幅は、例えば１０００ｎｍ程度とする。リセス３２ｂ´の形成後には、レジストパターン２６を除去する。
【００４１】
続いて、図５（ｃ）に示すように、リセス３２ａを形成する予定の領域に開口部２７ａを有するレジストパターン２７を化合物半導体積層構造１２、ソース電極１４ｓ及びドレイン電極１４ｄ上に形成する。レジストパターン２７の材料としては、例えば住友化学株式会社製のＰＦＩ−３２を用いる。また、開口部２７ａを形成する際の露光では紫外線露光を行い、現像液としては、例えば東京応化工業株式会社製のＮＭＤ−Ｗを用いる。
【００４２】
次いで、レジストパターン２７をマスクとしたドライエッチングを行うことにより、図５（ｄ）に示すように、リセス３２ｂ´を深くしてリセス３２ａを形成する。このドライエッチングでは、例えばＣｌ2ガスを用いる。リセス３２ａの幅は、例えば５００ｎｍ程度とする。リセス３２ａの形成後には、レジストパターン２７を除去する。リセス３２ｂ´の残部がリセス３２ｂとなる。
【００４３】
その後、第２の参考例と同様にして絶縁膜１９の形成以降の処理を行う。このようにしてＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００４４】
このように、第３の参考例に係る化合物半導体装置を製造するためには、例えば、リセス３２の形成に代えて、２回のレジストマスクの形成及びドライエッチング等を行ってリセス３２ａ及び３２ｂを形成すればよい。
【００４５】
なお、リセス３２ａ及び３２ｂの深さは特に限定されないが、リセス３２ｂより深いリセス３２ａの底に表面層１２ｄが残っていることが好ましい。これは、リセス３２ａの底に表面層１２ｄが残っていない場合、つまり、リセス３２ａが電子供給層１２ｃまで到達している場合には、電子供給層１２ｃの表面の変質等が生じる可能性があり、変質が生じると電荷のトラップ準位が発生することがあるからである。リセス３２ａの底に表面層１２ｄが残っていれば、このようなトラップ準位の発生を抑制して、電流コラプスをより一層改善することが可能である。
【００４６】
（第４の参考例）
次に、第４の参考例について説明する。図６は、第４の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００４７】
第４の参考例では、図６に示すように、表面層１２ｄに、２つのリセス３２ｃ及び３２ｄが形成されている。なお、リセス３２ｃ及び３２ｄは、リセス３２と同様に、平面視で、ゲート電極１３とドレイン電極１４ｄとの間において、ゲート電極１３及びドレイン電極１４ｄと平行な方向に延びるように形成されている。そして、ゲート電極１３とドレイン電極１４ｄとを結ぶ方向において、リセス３２ｃ及び３２ｄは互いから離間している。リセス３２ｃ及び３２ｄの組み合わせを、ゲート電極１３とドレイン電極１４ｄとを結ぶ方向において複数に分割して形成されたリセスとみなすこともできる。他の構成は第２の参考例と同様である。
【００４８】
このような第４の参考例によれば、図６に示すように、第４の参考例と比較して、空乏層４２の勾配が緩やかになる。このため、第３の参考例と同様に、電子の捕獲及びそれに伴うオン抵抗の増大を抑制することができる。
【００４９】
なお、第４の参考例に係る化合物半導体装置を製造するためには、例えば、リセス３２の形成に代えて、リセス３２ｃ及び３２ｄを形成すればよい。リセス３２ｃ及び３２ｄの深さは同一であってもよく、相違していいてもよい。リセス３２ｃ及び３２ｄの深さが同一の場合は、リセス３２の形成の場合と同様に、レジストマスクの形成及びドライエッチング等が１回で済む。
【００５０】
（第１の実施形態）
次に、第１の実施形態について説明する。図７は、第１の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００５１】
第１の実施形態では、図７に示すように、表面層１２ｄに、下層１２ｄ１、中間層１２ｄ２及び上層１２ｄ３が含まれている。下層１２ｄ１は、例えば不純物がドーピングされていないＧａＮ層（ｉ−ＧａＮ層）である。中間層１２ｄ２は、例えば不純物がドーピングされていないＡｌＧａＮ層（ｉ−ＡｌＧａＮ層）である。上層１２ｄ３は、例えば不純物がドーピングされていないＧａＮ層（ｉ−ＧａＮ層）である。
【００５２】
そして、第３の参考例と同様に、深さが相違する２つのリセス３２ａ及び３２ｂが表面層１２ｄに形成されている。リセス３２ａの深さは、例えば、上層１２ｄ３及び中間層１２ｄ２の総厚より大きく、上層１２ｄ３、中間層１２ｄ２及び下層１２ｄ１の総厚より小さい。また、リセス３２ｂの深さは、例えば、上層１２ｄ３及び中間層１２ｄ２の総厚と同程度である。
【００５３】
また、上層１２ｄ３及び中間層１２ｄ２にゲートリセス３４が形成されており、ゲート電極１３がゲートリセス３４を介して下層１２ｄ１と接している。他の構成は第２の参考例と同様である。
【００５４】
このように構成されたＧａＮ系ＨＥＭＴでは、表面層１２ｄに含まれる下層１２ｄ１、中間層１２ｄ２及び上層１２ｄ３の作用により、リセス３２ａ及び３２ｂの下方とその周辺との間のシート抵抗の相違が、第３の参考例と比較して大きくなる。このため、より一層空乏層４２による電圧降下が生じやすい。従って、第１の実施形態によれば、リセス３２ａ及び３２ｂの下方に効果的に電界を集中して、電流コラプスをより一層抑制することが可能となる。
【００５５】
なお、第１の実施形態の表面層１２ｄを第２の参考例及び第４の参考例に適用してもよい。
【００５６】
次に、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法について説明する。図８Ａ乃至図８Ｃは、第１の実施形態に係るＧａＮ系ＨＥＭＴを製造する方法を工程順に示す断面図である。
【００５７】
先ず、図８Ａ（ａ）に示すように、例えば半絶縁性のＳｉＣ基板等の基板１１上に、例えばＭＯＣＶＤ法により、バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ、下層１２ｄ１、中間層１２ｄ２及び上層１２ｄ３をエピタキシャル成長させる。下層１２ｄ１、中間層１２ｄ２及び上層１２ｄ３が表面層１２ｄに含まれ、バッファ層１２ａ、電子走行層１２ｂ、電子供給層１２ｃ及び表面層１２ｄが化合物半導体積層構造１２に含まれる。
【００５８】
次いで、図８Ａ（ｂ）に示すように、化合物半導体積層構造１２に向けて選択的にＡｒを注入することにより、活性領域を画定する素子分離領域１８を化合物半導体積層構造１２及び基板１１の表層部に形成する。
【００５９】
その後、図８Ａ（ｃ）に示すように、第２の参考例と同様にしてソース電極１４ｓ及びドレイン電極１４ｄを形成する。
【００６０】
続いて、図８Ｂ（ｄ）に示すように、リセス３２ａ及び３２ｂを形成する予定の領域に開口部２６ａを有するレジストパターン２６を化合物半導体積層構造１２、ソース電極１４ｓ及びドレイン電極１４ｄ上に形成する。
【００６１】
次いで、レジストパターン２６をマスクとした上層１２ｄ３及び中間層１２ｄ２のドライエッチングを行うことにより、図８Ｂ（ｅ）に示すように、表面層１２ｄの表面にリセス３２ｂ´を形成する。リセス３２ｂ´の幅は、例えば１０００ｎｍ程度とする。リセス３２ｂ´の形成後には、レジストパターン２６を除去する。
【００６２】
その後、図８Ｂ（ｆ）に示すように、リセス３２ａを形成する予定の領域に開口部２７ａを有するレジストパターン２７を化合物半導体積層構造１２、ソース電極１４ｓ及びドレイン電極１４ｄ上に形成する。
【００６３】
続いて、レジストパターン２７をマスクとした下層１２ｄ１のドライエッチングを行うことにより、図８Ｂ（ｇ）に示すように、リセス３２ｂ´を深くしてリセス３２ａを形成する。リセス３２ａの幅は、例えば５００ｎｍ程度とする。リセス３２ａの形成後には、レジストパターン２７を除去する。リセス３２ｂ´の残部がリセス３２ｂとなる。
【００６４】
次いで、図８Ｃ（ｈ）に示すように、化合物半導体積層構造１２上の全面に、ソース電極１４ｓ及びドレイン電極１４ｄを覆う絶縁膜１９を形成する。
【００６５】
その後、図８Ｃ（ｉ）に示すように、ゲート電極用の開口部を形成する予定の領域に開口部２３ａを有するレジストパターン２３を絶縁膜１９上に形成する。そして、レジストパターン２３をマスクとしたドライエッチングを行うことにより、絶縁膜１９に開口部３３を形成する。開口部３３の幅は、例えば６００ｎｍ程度とする。
【００６６】
続いて、レジストパターン２３をマスクとしたドライエッチングを行うことにより、図８Ｃ（ｊ）に示すように、上層１２ｄ３及び中間層１２ｄ２にゲートリセス３４を形成する。このドライエッチングでは、例えばＣｌ2ガスを用いる。ゲートリセス３４の形成後には、レジストパターン２３を除去する。
【００６７】
次いで、図８Ｃ（ｋ）に示すように、第２の参考例と同様にしてゲート電極１３及び絶縁膜１５を形成する。
【００６８】
そして、必要に応じて保護膜及び配線等を形成して、ＧａＮ系ＨＥＭＴ（半導体装置）を完成させる。
【００６９】
（第２の実施形態）
次に、第２の実施形態について説明する。図９は、第２の実施形態に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００７０】
第２の実施形態では、図９に示すように、ゲートリセス３４が第１の実施形態よりも深く形成されており、電子供給層１２ｃの一部まで達している。他の構成は第１の実施形態と同様である。
【００７１】
このように構成されたＧａＮ系ＨＥＭＴでは、電子走行層１２ｂの表面近傍の２ＤＥＧが存在する領域まで空乏層４１が広がる。従って、このＧａＮ系ＨＥＭＴは、エンハンスメントモードで動作させることができる。
【００７２】
なお、第２の実施形態に係る化合物半導体装置を製造するためには、例えば、ゲートリセス３４を形成する際のエッチング時間を第１の実施形態よりも長くすればよい。
【００７３】
また、第２の実施形態のゲートリセス３４を第２〜第４の参考例に適用してもよい。
【００７４】
（第５の参考例）
次に、第５の参考例について説明する。図１０は、第５の参考例に係るＧａＮ系ＨＥＭＴ（化合物半導体装置）の構造を示す断面図である。
【００７５】
第２の参考例では、ゲート電極１３が化合物半導体積層構造１２にショットキー接合しているのに対し、第５の参考例では、ゲート電極１３と化合物半導体積層構造１２との間に絶縁膜１９が介在しており、絶縁膜１９がゲート絶縁膜として機能する。つまり、絶縁膜１９に開口部３３が形成されておらず、ＭＩＳ型構造が採用されている。
【００７６】
このような第５の参考例によっても、第２の参考例と同様に、寄生容量の増大を回避しながら電流コラプスを抑制することができる。
【００７７】
なお、絶縁膜１９の材料は特に限定されないが、例えばＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ又はＷの酸化物、窒化物又は酸窒化物が好ましく、特にＡｌ酸化物が好ましい。また、絶縁膜１９の厚さは、２ｎｍ〜２００ｎｍ、例えば１０ｎｍ程度である。
【００７８】
また、このようなＭＩＳ型構造を第１〜第２の実施形態、第３〜第４の参考例に適用してもよい。このようなＭＩＳ型構造に含まれる絶縁膜１９を得るためには、例えば、単に開口部３３の形成を省略すればよい。図１１に、ＭＩＳ構造を第２の実施形態に適用した場合に得られる構造を示し、図１２に、ＭＩＳ構造及びゲートリセスを第３の参考例に適用した場合に得られる構造を示す。
【００７９】
（第３の実施形態）
第３の実施形態は、ＧａＮ系ＨＥＭＴのディスクリートパッケージに関する。図１３は、第３の実施形態に係るディスクリートパッケージを示す図である。
【００８０】
第３の実施形態では、図１３に示すように、第１〜第２の実施形態のいずれかのＧａＮ系ＨＥＭＴのＨＥＭＴチップ２１０の裏面がはんだ等のダイアタッチ剤２３４を用いてランド（ダイパッド）２３３に固定されている。また、ドレイン電極１４ｄが接続されたドレインパッド２２６ｄに、Ａｌワイヤ等のワイヤ２３５ｄが接続され、ワイヤ２３５ｄの他端が、ランド２３３と一体化しているドレインリード２３２ｄに接続されている。ソース電極１４ｓに接続されたソースパッド２２６ｓにＡｌワイヤ等のワイヤ２３５ｓが接続され、ワイヤ２３５ｓの他端がランド２３３から独立したソースリード２３２ｓに接続されている。ゲート電極１３に接続されたゲートパッド２２６ｇにＡｌワイヤ等のワイヤ２３５ｇが接続され、ワイヤ２３５ｇの他端がランド２３３から独立したゲートリード２３２ｇに接続されている。そして、ゲートリード２３２ｇの一部、ドレインリード２３２ｄの一部及びソースリード２３２ｓの一部が突出するようにして、ランド２３３及びＨＥＭＴチップ２１０等がモールド樹脂２３１によりパッケージングされている。
【００８１】
このようなディスクリートパッケージは、例えば、次のようにして製造することができる。先ず、ＨＥＭＴチップ２１０をはんだ等のダイアタッチ剤２３４を用いてリードフレームのランド２３３に固定する。次いで、ワイヤ２３５ｇ、２３５ｄ及び２３５ｓを用いたボンディングにより、ゲートパッド２２６ｇをリードフレームのゲートリード２３２ｇに接続し、ドレインパッド２２６ｄをリードフレームのドレインリード２３２ｄに接続し、ソースパッド２２６ｓをリードフレームのソースリード２３２ｓに接続する。その後、トランスファーモールド法にてモールド樹脂２３１を用いた封止を行う。続いて、リードフレームを切り離す。
【００８２】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、ＧａＮ系ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路に関する。図１４は、第４の実施形態に係るＰＦＣ回路を示す結線図である。
【００８３】
ＰＦＣ回路２５０には、スイッチ素子（トランジスタ）２５１、ダイオード２５２、チョークコイル２５３、コンデンサ２５４及び２５５、ダイオードブリッジ２５６、並びに交流電源（ＡＣ）２５７が設けられている。そして、スイッチ素子２５１のドレイン電極と、ダイオード２５２のアノード端子及びチョークコイル２５３の一端子とが接続されている。スイッチ素子２５１のソース電極と、コンデンサ２５４の一端子及びコンデンサ２５５の一端子とが接続されている。コンデンサ２５４の他端子とチョークコイル２５３の他端子とが接続されている。コンデンサ２５５の他端子とダイオード２５２のカソード端子とが接続されている。また、スイッチ素子２５１のゲート電極にはゲートドライバが接続されている。コンデンサ２５４の両端子間には、ダイオードブリッジ２５６を介してＡＣ２５７が接続される。コンデンサ２５５の両端子間には、直流電源（ＤＣ）が接続される。そして、本実施形態では、スイッチ素子２５１に、第１〜第２の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。
【００８４】
ＰＦＣ回路２５０の製造に際しては、例えば、はんだ等を用いて、スイッチ素子２５１をダイオード２５２及びチョークコイル２５３等に接続する。
【００８５】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、ＧａＮ系ＨＥＭＴを備えた電源装置に関する。図１５は、第５の実施形態に係る電源装置を示す結線図である。
【００８６】
電源装置には、高圧の一次側回路２６１及び低圧の二次側回路２６２、並びに一次側回路２６１と二次側回路２６２との間に配設されるトランス２６３が設けられている。
【００８７】
一次側回路２６１には、第４の実施形態に係るＰＦＣ回路２５０、及びＰＦＣ回路２５０のコンデンサ２５５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路２６０が設けられている。フルブリッジインバータ回路２６０には、複数（ここでは４つ）のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄが設けられている。
【００８８】
二次側回路２６２には、複数（ここでは３つ）のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃが設けられている。
【００８９】
本実施形態では、一次側回路２６１を構成するＰＦＣ回路２５０のスイッチ素子２５１、並びにフルブリッジインバータ回路２６０のスイッチ素子２６４ａ、２６４ｂ、２６４ｃ及び２６４ｄに、第１〜第２の実施形態のいずれかのＧａＮ系ＨＥＭＴが用いられている。一方、二次側回路２６２のスイッチ素子２６５ａ、２６５ｂ及び２６５ｃには、シリコンを用いた通常のＭＩＳ型ＦＥＴ（電界効果トランジスタ）が用いられている。
【００９０】
（第６の実施形態）
次に、第６の実施形態について説明する。第６の実施形態は、ＧａＮ系ＨＥＭＴを備えた高周波増幅器に関する。図１６は、第６の実施形態に係る高周波増幅器を示す結線図である。
【００９１】
高周波増幅器には、ディジタル・プレディストーション回路２７１、ミキサー２７２ａ及び２７２ｂ、並びにパワーアンプ２７３が設けられている。
【００９２】
ディジタル・プレディストーション回路２７１は、入力信号の非線形歪みを補償する。ミキサー２７２ａは、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ２７３は、第１〜第２の実施形態のいずれかのＧａＮ系ＨＥＭＴを備えており、交流信号とミキシングされた入力信号を増幅する。なお、本実施形態では、例えば、スイッチの切り替えにより、出力側の信号をミキサー２７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路２７１に送出できる。
【００９３】
なお、化合物半導体積層構造に用いられる化合物半導体層の組成は特に限定されず、例えば、ＧａＮ、ＡｌＮ及びＩｎＮ等の窒化物を用いることができる。また、これらの混晶を用いることもできる。
【００９４】
また、ゲート電極、ソース電極及びドレイン電極の構造は上述の実施形態のものに限定されない。例えば、これらが単層から構成されていてもよい。また、これらの形成方法はリフトオフ法に限定されない。更に、オーミック特性が得られるのであれば、ソース電極及びドレイン電極の形成後の熱処理を省略してもよい。また、ゲート電極に対して熱処理を行ってもよい。
【００９５】
また、基板として、炭化シリコン（ＳｉＣ）基板、サファイア基板、シリコン基板、ＧａＮ基板又はＧａＡｓ基板等を用いてもよい。基板が、導電性、半絶縁性又は絶縁性のいずれであってもよい。各層の厚さ及び材料等も上述の実施形態のものに限定されない。
【００９６】
次に、本願発明者が行った実験について説明する。
【００９７】
（第１の実験）
第１の実験では、図１に示す第１の参考例、第２の参考例、第３の参考例の３端子特性を測定した。この結果を図１７に示す。図１７（ａ）は第１の参考例の３端子特性を示し、図１７（ｂ）は第２の参考例の３端子特性を示し、図１７（ｃ）は第３の参考例の３端子特性を示す。また、横軸はソース−ドレイン間電圧Ｖｄｓを示し、縦軸はソース−ドレイン間電流Ｉｄｓを示す。
【００９８】
図１７に示すように、第１の参考例と比較して、第２の参考例及び第３の参考例では、電流コラプスが大幅に抑制された。また、Ｓパラメータの測定結果から、寄生容量Ｃgs及び寄生容量Ｃdsがほぼ半減していることも確認された。
【００９９】
（第２の実験）
第２の実験では、電子濃度分布に関するシミュレーションを行った。第２の参考例に相当する単一のリセス３２が形成された構造（図２Ａ参照）についての結果を図１８（ａ）に示す。第３の参考例に相当する深さが異なる２つのリセス３２ａ及び３２ｂが連続して形成された構造（図４参照）についての結果を図１８（ｂ）に示す。第４の参考例に相当する２つのリセス３２ｃ及び３２ｄが互いから離間して形成された構造（図６参照）についての結果を図１８（ｃ）に示す。図１８中の太線は、化合物半導体層の表面からの電子濃度が１×１０13ｃｍ-3となる領域の深さを示しており、この勾配が電界強度に相関する。シミュレーションの結果から、第２の参考例に相当する構造に比べると第３、第４の参考例に相当する構造の方が、電界強度の低減に寄与することが明らかとなった。
【０１００】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１０１】
（付記１）
基板と、
前記基板上方に形成された窒化物の化合物半導体積層構造と、
前記化合物半導体積層構造上方に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記化合物半導体積層構造の表面に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスが形成されていることを特徴とする化合物半導体装置。
【０１０２】
（付記２）
前記化合物半導体積層構造は、
窒化物の電子走行層と、
前記電子走行層上方に形成された窒化物の電子供給層と、
前記電子供給層上方に形成された窒化物の表面層と、
を有し、
前記リセスは前記表面層に形成されていることを特徴とする付記１に記載の化合物半導体装置。
【０１０３】
（付記３）
前記表面層はＧａＮ層を有し、
前記リセスの底面に前記ＧａＮ層が現れていることを特徴とする付記２に記載の化合物半導体装置。
【０１０４】
（付記４）
前記リセスに、前記ゲート電極と前記ドレイン電極とを結ぶ方向において深さが異なる段差が存在することを特徴とする付記１乃至３のいずれか１項に記載の化合物半導体装置。
【０１０５】
（付記５）
前記リセスは、前記ゲート電極と前記ドレイン電極とを結ぶ方向において複数に分割して形成されていることを特徴とする付記１乃至４のいずれか１項に記載の化合物半導体装置。
【０１０６】
（付記６）
前記表面層は、
ＧａＮの下層と、
前記下層上に形成されたＡｌＧａＮの中間層と、
前記中間層上に形成されたＧａＮの上層と、
を有することを特徴とする付記２乃至５のいずれか１項に記載の化合物半導体装置。
【０１０７】
（付記７）
前記化合物半導体積層構造の表面にゲートリセスが形成されており、
前記ゲート電極の一部が前記ゲートリセス内に位置することを特徴とする付記１乃至６のいずれか１項に記載の化合物半導体装置。
【０１０８】
（付記８）
前記ゲート電極と前記化合物半導体積層構造との間に形成されたゲート絶縁膜を有することを特徴とする付記１乃至７のいずれか１項に記載の化合物半導体装置。
【０１０９】
（付記９）
前記リセスは、平面視で前記ゲート電極と前記ドレイン電極との間の領域を二分していることを特徴とする付記１乃至８のいずれか１項に記載の化合物半導体装置。
【０１１０】
（付記１０）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする電源装置。
【０１１１】
（付記１１）
付記１乃至９のいずれか１項に記載の化合物半導体装置を有することを特徴とする高出力増幅器。
【０１１２】
（付記１２）
基板上方に窒化物の化合物半導体積層構造を形成する工程と、
前記化合物半導体積層構造上方にゲート電極、ソース電極及びドレイン電極を形成する工程と、
前記化合物半導体積層構造の表面に、平面視で前記ゲート電極と前記ドレイン電極との間に位置するリセスを形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。
【０１１３】
（付記１３）
前記化合物半導体積層構造を形成する工程は、
窒化物の電子走行層を形成する工程と、
前記電子走行層上方に窒化物の電子供給層を形成する工程と、
前記電子供給層上方に窒化物の表面層を形成する工程と、
を有し、
前記リセスを前記表面層に形成することを特徴とする付記１２に記載の化合物半導体装置の製造方法。
【０１１４】
（付記１４）
前記表面層としてＧａＮ層を形成し、
前記リセスを形成する際に、前記リセスの底面に前記ＧａＮ層を残存させることを特徴とする付記１３に記載の化合物半導体装置の製造方法。
【０１１５】
（付記１５）
前記リセスに、前記ゲート電極と前記ドレイン電極とを結ぶ方向において深さが異なる段差を設けることを特徴とする付記１２乃至１４のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１６】
（付記１６）
前記リセスを、前記ゲート電極と前記ドレイン電極とを結ぶ方向において複数に分割して形成することを特徴とする付記１２乃至１５のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１７】
（付記１７）
前記表面層を形成する工程は、
ＧａＮの下層を形成する工程と、
前記下層上にＡｌＧａＮの中間層を形成する工程と、
前記中間層上にＧａＮの上層を形成する工程と、
を有することを特徴とする付記１３乃至１６のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１８】
（付記１８）
前記化合物半導体積層構造の表面にゲートリセスを形成する工程を有し、
前記ゲート電極の一部を前記ゲートリセス内に位置させることを特徴とする付記１２乃至１７のいずれか１項に記載の化合物半導体装置の製造方法。
【０１１９】
（付記１９）
前記ゲート電極と前記化合物半導体積層構造との間に位置するゲート絶縁膜を形成する工程を有することを特徴とする付記１２乃至１８のいずれか１項に記載の化合物半導体装置の製造方法。
【０１２０】
（付記２０）
前記リセスを、平面視で前記ゲート電極と前記ドレイン電極との間の領域を二分するように形成することを特徴とする付記１２乃至１９のいずれか１項に記載の化合物半導体装置。
【符号の説明】
【０１２１】
１１：基板
１２：化合物半導体積層構造
１３：ゲート電極
１４ｓ：ソース電極
１４ｄ：ドレイン電極
３２、３２ａ、３２ｂ、３２ｃ、３２ｄ：リセス
【図１】
0005790461.tif 000002
【図２Ａ】
0005790461.tif 000003
【図２Ｂ】
0005790461.tif 000004
【図３Ａ】
0005790461.tif 000005
【図３Ｂ】
0005790461.tif 000006
【図３Ｃ】
0005790461.tif 000007
【図４】
0005790461.tif 000008
【図５】
0005790461.tif 000009
【図６】
0005790461.tif 000010
【図７】
0005790461.tif 000011
【図８Ａ】
0005790461.tif 000012
【図８Ｂ】
0005790461.tif 000013
【図８Ｃ】
0005790461.tif 000014
【図９】
0005790461.tif 000015
【図１０】
0005790461.tif 000016
【図１１】
0005790461.tif 000017
【図１２】
0005790461.tif 000018
【図１３】
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【図１４】
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【図１５】
0005790461.tif 000021
【図１６】
0005790461.tif 000022
【図１７】
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【図１８】
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