(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成された、第１導電型のドリフト層と、
前記ドリフト層表面に選択的に形成された、第２導電型のベース層と、
前記ベース層と隣接して前記ドリフト層表面に形成された、第２導電型のウェル層と、
前記ベース層表面から前記ウェル層表面へ跨って延在して形成され、前記ウェル層表面に延在方向のトレンチ端部を有するトレンチと、
前記トレンチを含む前記ドリフト層上に、選択的に形成されたゲート電極とを備え、
前記トレンチは、前記トレンチ端部から前記ベース層・前記ウェル層境界近傍の前記ベース層表面内に跨って延在する第１領域と、前記ベース層表面内において前記第１領域端部から延在する第２領域とを備え、
前記第１領域は、前記第２領域よりもそのトレンチ幅が広い、
半導体装置。
【請求項２】
前記第２領域のトレンチ幅は、０．２５μｍ以下である、
請求項１に記載の半導体装置。
【請求項３】
前記第１領域のトレンチ幅は、０．３５μｍ以上である、
請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板は、ワイドバンドギャップ半導体からなる、
請求項１〜３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、トレンチゲート構造を有する電力用半導体装置の終端領域に関する。
【背景技術】
【０００２】
半導体装置としてのパワーデバイス半導体は、モータ制御のためのインバータ回路やコンバータ回路などの産業用としてのニーズだけではなく、近年においてはエコの意識の高まりから、風力発電や太陽光発電などの環境事業への応用が盛んに行われている。
【０００３】
特に、パワーＭＯＳＦＥＴには電源回路やスイッチング電源回路などにおける、高速スイッチング性能と低オン抵抗性能が求められている。
【０００４】
パワーＭＯＳＦＥＴを低オン抵抗化するためには、ウエハプロセスでのパターン微細化による、トランジスタセル密度向上が技術トレンドとなっており、トランジスタセルを高密度化するためトレンチゲート構造が採用されている（特許文献１参照）。
【０００５】
さらに、高速スイッチングを可能とするためにゲート低容量化が要求され、トレンチ開口幅を狭めることやトレンチを浅くすることが必要となっている。また、メッシュトレンチだけでなく、ゲート容量を低減できるストライプトレンチも用いられている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３９０４６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トレンチパターンを細くするための技術としては、エキシマステッパーによる微細加工技術が使われるが、この場合、パターンが狭いほどトレンチ端部は尖端形状となる。
【０００８】
トレンチ端部がこのような尖端形状になったところにゲート酸化膜が形成されると、均一な酸化膜が形成されずに、絶縁耐量が低下するという問題があった。
【０００９】
また、ゲート−ソースを短絡させた状態で、ソース−ドレイン間に電圧を印加した際に、トレンチ端部の電界が強くなり耐圧が発振するなど、不安定な状態となるという問題があった。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、トレンチゲート構造をもつ半導体装置において、トレンチ端部のレイアウト形状を改善することで、ゲート酸化膜耐量低下や耐圧発振を防止できる半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１１】
本発明にかかる半導体装置は、第１導電型の半導体基板上に形成された、第１導電型のドリフト層と、前記ドリフト層表面に選択的に形成された、第２導電型のベース層と、前記ベース層と隣接して前記ドリフト層表面に形成された、第２導電型のウェル層と、前記ベース層表面から前記ウェル層表面へ跨って延在して形成され、前記ウェル層表面に延在方向のトレンチ端部を有するトレンチと、前記トレンチを含む前記ドリフト層上に、選択的に形成されたゲート電極とを備え、前記トレンチは、前記トレンチ端部から前記ベース層・前記ウェル層境界近傍の前記ベース層表面内に跨って延在する第１領域と、前記ベース層表面内において前記第１領域端部から延在する第２領域とを備え、前記第１領域は、前記第２領域よりもそのトレンチ幅が広い。
【発明の効果】
【００１２】
本発明にかかる半導体装置によれば、ベース層表面からウェル層表面へ跨って延在して形成され、前記ウェル層表面に延在方向のトレンチ端部を有するトレンチを備え、前記トレンチは、前記トレンチ端部から前記ベース層・前記ウェル層境界近傍の前記ベース層表面内に跨って延在する第１領域と、前記ベース層表面内において前記第１領域端部から延在する第２領域とを備え、前記第１領域は、前記第２領域よりもそのトレンチ幅が広いことにより、トレンチ端部に尖端形状が形成されることを抑制し、ゲート酸化膜耐量低下や耐圧発振を防止することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる半導体装置の上面図である。
【図２】実施の形態１にかかる半導体装置の、図１のＧ−Ｇ’断面図である。
【図３】実施の形態１にかかる半導体装置の、図１のＨ−Ｈ’断面図である。
【図４】実施の形態１にかかる半導体装置の、図１のＩ領域拡大図である。
【図５】実施の形態１にかかる半導体装置の、トレンチ端部への電界強度を示す図である。
【図６】実施の形態１にかかる半導体装置での、ゲートリーク電流波形を示すもの図である。
【図７】実施の形態１にかかる半導体装置でのドレイン耐圧波形を示す図である。
【図８】実施の形態１にかかる半導体装置の、トレンチ終端領域の上面図である。
【図９】前提技術にかかる半導体装置の上面図である。
【図１０】前提技術にかかる半導体装置の、図９のＡ−Ａ’断面図である。
【図１１】前提技術にかかる半導体装置の、図９のＢ−Ｂ’断面図である。
【図１２】前提技術にかかる半導体装置の、図９のＣ領域拡大図である。
【図１３】前提技術にかかる半導体装置の、電極端子を追記した図である。
【図１４】前提技術にかかる半導体装置の、トレンチ端部への電界強度を示す図である。
【図１５】前提技術にかかる半導体装置の、ゲートリーク電流波形を示す図である。
【図１６】前提技術にかかる半導体装置の、ドレイン耐圧波形を示す図である。
【発明を実施するための形態】
【００１４】
＜Ａ．実施の形態１＞
図９は、本発明の前提技術としての、トレンチゲート構造をもつパワーＭＯＳＦＥＴのトレンチ終端領域の上面図である。便宜上、ゲート電極１０７、ソース電極１１０は一部分を示し、またＮ＋ソース領域は図示を省略している。
【００１５】
図に示すように、Ｐウェル層１０３とＰベース層１０４とに跨って、トレンチ１０５が複数配列され、各トレンチ１０５の間に、Ｐウェル層１０３とＰベース層１０４とに跨って（すなわちＰウェル段差部１２を跨いで）ソースコンタクト１０９が複数形成されている。
【００１６】
Ｐウェル層１０３、トレンチ１０５を覆うようにゲート電極１０７が形成され、また、Ｐベース層１０４、ソースコンタクト１０９、一部のＰウェル層１０３、一部のトレンチ１０５を覆って、ソース電極１１０が形成される。
【００１７】
図１０は、図９に示すトレンチ領域のＡ−Ａ’断面図、図１１は、図９に示すシリコンメサ領域のＢ−Ｂ’断面図である。
【００１８】
図１１（Ｂ−Ｂ’断面）に示すように、高濃度Ｎ型基板１０１上に形成された低濃度のＮ型ドリフト層１０２表面に、Ｐウェル層１０３、Ｐベース層１０４が隣接して形成され、図１０（Ａ−Ａ’断面）に示すように、Ｐベース層１０４が形成される領域からＰウェル層１０３が形成される領域へ跨って延在して、トレンチ１０５が形成される。トレンチ１０５は、Ｐウェル層１０３の内部に、延在方向の終端構造であるトレンチ端部１１１を有している。
【００１９】
トレンチ１０５の内壁には、ゲート酸化膜１０６が形成され、ゲート酸化膜１０６のさらに内側に、高濃度のリンがドーピングされたポリシリコンから成るゲート電極１０７が形成されている。
【００２０】
図１０、図１１に示すように、さらに主面全体を覆うように層間絶縁膜１０８が形成されるが、シリコンメサ領域のＰウェル層１０３、Ｐベース層１０４上に跨って、選択的にソースコンタクト１０９が形成されている（図１１参照）。
【００２１】
さらにその上層には、ソースコンタクト１０９と接続された、アルミもしくはアルミシリコンから成るソース電極１１０が形成されている。
【００２２】
図１２は、トレンチ端部１１１を拡大したＣ領域の上面図である。例えば、トレンチ幅０．２５μｍ以下のような微細なトレンチパターンになれば、トレンチ端部１１１の写真製版時の解像度が低下し、パターンが鋭角形状となる。それに伴い、トレンチ端部１１１が尖端形状となる。
【００２３】
その結果、トレンチ端部１１１のゲート酸化膜１０６は、トレンチ平面部１１２よりも薄く形成される。
【００２４】
図１３は、図１０にゲート、ソース、ドレインの端子を追記した、微細なトレンチパターンを形成した場合の断面図である。Ｄ領域は、図１２のトレンチ端部１１１のゲート引き上げ部で、Ｅ領域は、同じくトレンチ端部１１１のトレンチ底部である。図１３に示すように、微細なトレンチパターンを形成したために、Ｄ領域からＥ領域にかけて形成されるゲート酸化膜１０６は薄く形成されてしまう。
【００２５】
ここで、ゲート絶縁耐量を測定する場合には、ソースとドレインを短絡した状態で、ゲート−ソース間に電圧（Ｖｇ）を印加し、電流（Ｉｇ）を計測する。また、ドレイン−ソース間の耐圧を測定する場合には、ゲートとソースを短絡した状態で、ドレインに電圧（Ｖｄ）を印加し、ドレイン電流（Ｉｄ）を計測する。このときのドレイン電流をもれ電流とも呼ぶ。
【００２６】
図１４は、トレンチ端部１１１へのゲート絶縁耐量測定時の電界強度を示したものである。図１４に示すように、トレンチ端部１１１では、多方向からの電界が１点に集中するため、トレンチ平面部１１２よりも強い電界がかかることになる。
【００２７】
その結果、図１５に示すように、ゲートへの印加電界がおよそ３ＭＶ／ｃｍを超えたところからリーク電流が増加する。なお、図１５は、横軸にゲートへの印加電界［ＭＶ／ｃｍ］、縦軸にリーク電流［Ａ］をとり、印加電界とリーク電流との関係を示したものである。
【００２８】
また、ドレイン−ソース間耐圧測定時においても、トレンチ端部１１１における強電界によって耐圧発振現象が起こることが判明している。図１６は、ドレイン耐圧８６ＶのＭＯＳＦＥＴチップをＡＣ半波で測定した耐圧波形で、アバランシェ降伏電流が発振するため、不安定な状態となっていることが分かる。なお図１６においては、横軸にドレイン耐圧［Ｖ］、縦軸にドレイン電流［Ａ］をとっている。
【００２９】
以上のような問題を解決しうる半導体装置について、以下の実施の形態において示す。
【００３０】
＜Ａ−１．構成＞
図１は、本発明にかかる半導体装置である、トレンチゲート構造をもつパワーＭＯＳＦＥＴのトレンチ終端領域の上面図である。便宜上、ゲート電極７とソース電極１１は一部分を示し、またＮ＋ソース領域は図示を省略している。
【００３１】
図に示すように、Ｐウェル層３とＰベース層４とに跨って、トレンチ５が複数配列され、各トレンチ５の間に、同様にＰウェル層３とＰベース層４とに跨って（すなわちＰウェル段差部１２を跨いで）ソースコンタクト１０が複数形成されている。
【００３２】
Ｐウェル層３、トレンチ５を覆うようにゲート電極７が形成され、また、Ｐベース層４、ソースコンタクト１０、Ｐウェル層３の一部、トレンチ５の一部を覆って、ソース電極１１が形成される。
【００３３】
図２は、図１に示すトレンチ領域のＧ−Ｇ’断面図、図３は、図１に示すシリコンメサ領域のＨ−Ｈ’断面図である。
【００３４】
図３（Ｈ−Ｈ’断面）に示すように、第１導電型の半導体基板としての高濃度Ｎ型基板１上に形成された低濃度のＮ型ドリフト層２（第１導電型のドリフト層）表面に、ともに第２導電型のＰウェル層３、Ｐベース層４が隣接して選択的に形成され、図２（Ｇ−Ｇ’断面）に示すように、Ｐベース層４が形成される領域からＰウェル層３が形成される領域へ跨って延在して、トレンチ５が形成される。トレンチ５は、Ｐウェル層３の内部に、延在方向の終端構造であるトレンチ端部８を有している。
【００３５】
トレンチ５の内壁には、ゲート酸化膜６が形成され、ゲート酸化膜６のさらに内側に、高濃度のリンがドーピングされたポリシリコンから成るゲート電極７が形成されている。ゲート電極７は、トレンチ５を含むＮ型ドリフト層２上に、選択的に形成される。
【００３６】
さらに主面全体を覆うように層間絶縁膜９が形成されるが（図２、図３）、シリコンメサ領域のＰウェル層３と、Ｐベース層４上に跨って、選択的にソースコンタクト１０が形成されている（図３）。
【００３７】
さらにその上層には、ソースコンタクト１０と接続された、アルミもしくはアルミシリコンから成るソース電極１１が形成されている。
【００３８】
トレンチ端部８は、トレンチ幅を他の部分に比べてオーバーサイジングして形成され、またオーバーサイジングされたトレンチ端部８（第１領域）は、Ｐウェル層３とＰベース層４との境界であるＰウェル段差部１２近傍のＰベース層４表面内に跨って延在する。すなわち、オーバーサイジングして形成したトレンチ端部８（第１領域）と、オーバーサイジングせずに形成したトレンチ平面部１１２（第２領域）との境界が、Ｐウェル層３とＰベース層４との境界であるＰウェル段差部１２よりもＰベース層４側にあるということである。ここで、オーバーサイジングとは、特定の箇所の寸法を規定の大きさよりも大きく形成することであり、本発明においては、トレンチ幅を広く形成することが対応する。
【００３９】
図４は、トレンチ端部８を拡大したＩ領域（図１参照）の上面図である。トレンチ端部８をオーバーサイジングすることで尖端形状にならず、トレンチ内壁のゲート酸化膜６は、トレンチ平面部１１２とトレンチ端部８とで均一に形成される。
【００４０】
さらに、オーバーサイジングした領域（第１領域）が、Ｐウェル層３からＰウェル段差部１２を介してＰベース層４にまで達しているため、Ｐウェル層３形成時に発生するシリコン段差によるトレンチ写真製版マージンの低下を抑制することができる。
【００４１】
トレンチ５の開口幅としては、図８に示すように、オーバーサイジングしない部分（第２領域）のトレンチ幅Ｘが０．２５μｍ以下の半導体装置に適用することで、微細化した場合における、トレンチ端部８の電界緩和の効果が発揮できる。また、オーバーサイジングした部分（第１領域）のトレンチ幅Ｙを０．３５μｍ以上に設定することで、Ｐウェル層３形成パターンのＰウェル段差部１２によるトレンチ写真製版マージンの低下をさらに抑制することができる。なお、上記のトレンチ幅は例示であり、本発明におけるトレンチ幅を制限するものではない。
【００４２】
＜Ａ−２．動作＞
ここで、ゲート絶縁耐量を測定する場合には、ソースとドレインを短絡した状態で、ゲート−ソース間に電圧（Ｖｇ）を印加し、電流（Ｉｇ）を計測する。また、ドレイン−ソース間の耐圧を測定する場合には、ゲートとソースを短絡した状態で、ドレインに電圧（Ｖｄ）を印加し、ドレイン電流（Ｉｄ）を計測する。このときのドレイン電流をもれ電流とも呼ぶ。
【００４３】
図５には、本発明にかかる半導体装置の、トレンチ端部８へのゲート絶縁耐量測定時の電界強度を示す。図５に示すように、本発明にかかる半導体装置のトレンチ端部８には、電界が集中することが無く、トレンチ平面部１１２と同様の電界がかかることが分かる。
【００４４】
その結果、図６に示すように、ゲートへの印加電界がおよそ５ＭＶ／ｃｍを超えるところまでリーク電流はほとんど発生せず、ゲート絶縁耐量が向上していることが分かる。なお、図６は、横軸にゲートへの印加電界［ＭＶ／ｃｍ］、縦軸にリーク電流［Ａ］をとり、印加電界とリーク電流との関係を示したものである。
【００４５】
また、ドレイン−ソース間耐圧測定時においても、トレンチ端部８における電界緩和によって、リーク電流や発振現象の発生も無く正常な耐圧波形を示す。図７は、ドレイン耐圧８６ＶのＭＯＳＦＥＴチップをＡＣ半波で測定した耐圧波形で、正常な耐圧波形が得られている。なお図７においては、横軸にドレイン耐圧［Ｖ］、縦軸にドレイン電流［Ａ］をとっている。
【００４６】
本実施の形態では、シリコン材料を用いたパワーＭＯＳＦＥＴでの適用例を示したが、近年開発が進められ高効率が期待されるワイドバンドギャップ半導体（シリコンカーバイド等）を用いたデバイスに適用する場合であっても、同様に効果を奏す。
【００４７】
また、以上の実施の形態では、半導体装置として例えばパワーＭＯＳＦＥＴについて記述したが、ＩＧＢＴなど他の半導体装置においても同様の効果を奏す。
【００４８】
＜Ａ−３．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、Ｐベース層４表面からＰウェル層３表面へ跨って延在して形成され、Ｐウェル層３表面に延在方向のトレンチ端部８を有するトレンチ５を備え、トレンチ５は、トレンチ端部８からＰベース層４・Ｐウェル層３境界近傍のＰベース層４表面内に跨って延在する第１領域と、Ｐベース層４表面内において第１領域端部から延在する第２領域とを備え、第１領域は、第２領域よりもそのトレンチ幅が広いことで、トレンチ端部８に尖端形状が形成されることを抑制し、ゲート酸化膜耐量低下や耐圧発振を防止することが可能となる。
【００４９】
さらに、Ｐウェル層３とＰベース層４との境界までオーバーサイジングした第１領域を延長することで、Ｐウェル層３とＰベース層４との境界部に形成される段差領域による、写真製版解像不良を防止する。
【００５０】
また、本発明にかかる実施の形態１によれば、半導体装置において、第２領域のトレンチ幅は、０．２５μｍ以下であることで、微細なトレンチパターンが形成でき、装置の小型化を実現することができる。また、微細パターンであるほど尖端形状になるため、トレンチ端部８を接続することによる、耐圧不良防止とゲート絶縁破壊耐量向上の効果が得られる。
【００５１】
また、本発明にかかる実施の形態１によれば、半導体装置において、第１領域のトレンチ幅は、０．３５μｍ以上であることで、トレンチ端部８が尖端形状となることを抑制できる。
【００５２】
また、Ｐウェル層３とＰベース層４との境界に形成される段差領域による、写真製版解像不良が抑制される。
【００５３】
また、本発明にかかる実施の形態１によれば、半導体装置において、半導体基板としての高濃度Ｎ型基板１は、ワイドバンドギャップ半導体からなることで、より高効率な半導体装置を実現することができる。
【００５４】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【符号の説明】
【００５５】
１，１０１  高濃度Ｎ型基板、２，１０２  Ｎ型ドリフト層、３，１０３  Ｐウェル層、４，１０４  Ｐベース層、５，１０５  トレンチ、６，１０６  ゲート酸化膜、７，１０７  ゲート電極、８，１１１  トレンチ端部、９，１０８  層間絶縁膜、１０，１０９  ソースコンタクト、１１，１１０  ソース電極、１２  Ｐウェル段差部、１１２  トレンチ平面部。
【図１】
0005656608.tif 000002
【図２】
0005656608.tif 000003
【図３】
0005656608.tif 000004
【図４】
0005656608.tif 000005
【図５】
0005656608.tif 000006
【図６】
0005656608.tif 000007
【図７】
0005656608.tif 000008
【図８】
0005656608.tif 000009
【図９】
0005656608.tif 000010
【図１０】
0005656608.tif 000011
【図１１】
0005656608.tif 000012
【図１２】
0005656608.tif 000013
【図１３】
0005656608.tif 000014
【図１４】
0005656608.tif 000015
【図１５】
0005656608.tif 000016
【図１６】
0005656608.tif 000017