(57)【特許請求の範囲】
【請求項１】
半導体基板上に配置された第２導電型の第１半導体領域と、
前記第１半導体領域の上面の一部に埋め込まれた第１導電型の第２半導体領域と、
前記第２半導体領域の上面の一部に埋め込まれた第２導電型のソース領域と、
前記第２半導体領域と離間して前記第１半導体領域の上面の一部に埋め込まれた第２の導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域間で前記第２半導体領域上に配置されたゲート電極と、
前記第２半導体領域と前記ドレイン領域間で前記第１半導体領域上に配置された絶縁膜と、
前記絶縁膜上に配置されて前記ゲート電極と前記ドレイン領域間の電圧を分圧する分圧素子と、
前記分圧素子と前記ドレイン領域との間に接続され、前記ソース領域と前記ドレイン領域間の導通時に前記分圧素子から前記ドレイン領域への電荷の移動を制限して前記分圧素子に電荷を保持させ、前記ソース領域と前記ドレイン領域間の非導通時には前記電荷の移動を制限しない電荷移動制限素子と
を備えることを特徴とする半導体装置。
【請求項２】
前記電荷移動制限素子が、アノード電極が前記ドレイン領域側に接続し、カソード電極が前記分圧素子に接続するツェナーダイオードであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記分圧素子が、
前記第２半導体領域から前記ドレイン領域の方向に互いに離間して前記絶縁膜上に配置された複数のフィールドプレートと、
前記複数のフィールドプレートの隣接するフィールドプレート間にそれぞれ形成された電荷保持素子と
を備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数のフィールドプレートが、
前記絶縁膜上面に互いに離間して配置された複数のフィールドプレートからなる第１のフィールドプレート列と、
前記第１のフィールドプレート列の前記複数のフィールドプレート間の隙間を覆うように、前記第１のフィールドプレート列の上方の同一平面に離間して配置された複数のフィールドプレートからなる第２のフィールドプレート列と
を備えることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横方向拡散ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
高耐圧のスイッチング素子として、ゲート電極とドレイン領域間の電界強度を緩和する構造を採用する横方向拡散ＭＯＳ（ＬＤＭＯＳ）トランジスタが使用されている。例えば、１チップでＡＣ−ＤＣコンバータを構成する場合に、パワーＭＯＳトランジスタに高耐圧のＬＤＭＯＳが採用されている。
【０００３】
ＬＤＭＯＳトランジスタの耐圧やオン抵抗などの電気的特性の変動を抑制するために、ゲート電極−ドレイン領域間の絶縁膜上にフィールドプレートを配置する構造が提案されている（例えば、特許文献１参照。）。ゲート電極−ドレイン領域間の絶縁膜をフローティング導体で被覆し、その上方にフィールドプレートを配置することによって、外部電荷の影響を受けない信頼性の高い高耐圧のＭＯＳトランジスタの実現を目指している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特公平０２−０１６０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＬＤＭＯＳトランジスタでは、オン状態ではゲート電極下方の半導体層にチャネルが形成され、ドレイン電極−ソース電極間に電流が流れるが、ゲート電極−ドレイン領域間の半導体層の抵抗によってオン抵抗が高くなるという問題がある。本発明は、オン抵抗の低減を実現できる、高耐圧のＬＤＭＯＳトランジスタを有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）半導体基板上に配置された第２導電型の第１半導体領域と、（ロ）第１半導体領域の上面の一部に埋め込まれた第１導電型の第２半導体領域と、（ハ）第２半導体領域の上面の一部に埋め込まれた第２導電型のソース領域と、（ニ）第２半導体領域と離間して第１半導体領域の上面の一部に埋め込まれた第２の導電型のドレイン領域と、（ホ）ソース領域とドレイン領域間で第２半導体領域上に配置されたゲート電極と、（ヘ）第２半導体領域とドレイン領域間で第１半導体領域上に配置された絶縁膜と、（ト）絶縁膜上に配置されてゲート電極とドレイン領域間の電圧を分圧する分圧素子と、（チ）分圧素子とドレイン領域との間に接続され、ソース領域とドレイン領域間の導通時に分圧素子からドレイン領域への電荷の移動を制限して分圧素子に電荷を保持させ、ソース領域とドレイン領域間の非導通時には電荷の移動を制限しない電荷移動制限素子とを備える半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、オン抵抗の低減を実現できる、高耐圧のＬＤＭＯＳトランジスタを有する半導体装置を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の分圧素子の例を示す模式図である。
【図３】図１に示した半導体装置の等価回路を示す模式図であり、図３（ａ）はオン状態の例を示し、図３（ｂ）はオフ状態の例を示す。
【図４】比較例の半導体装置の構造を示す模式的な断面図である。
【図５】図４に示した半導体装置の等価回路を示す模式図であり、図５（ａ）はオン状態の例を示し、図５（ｂ）はオフ状態の例を示す。
【図６】本発明の第１の実施形態の第１の変形例に係る半導体装置の等価回路を示す模式図である。
【図７】図６に示した半導体装置の分圧素子の構造例を示す模式的な断面図である。
【図８】本発明の第１の実施形態の第２の変形例に係る半導体装置の等価回路を示す模式図である。
【図９】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置の等価回路を示す模式図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
又、以下に示す第１及び第２の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１は、図１に示すように、第１導電型の半導体基板１０と、半導体基板１０上に配置された第２導電型の第１半導体領域（ウェル）２０と、第１半導体領域２０の上面の一部に埋め込まれた第１導電型の第２半導体領域（ウェル）３０と、第２半導体領域３０の上面の一部に埋め込まれた第２導電型のソース領域４０と、第２半導体領域３０と離間して第１半導体領域２０の上面の一部に埋め込まれた第２の導電型のドレイン領域５０と、ソース領域４０とドレイン領域５０間で第２半導体領域３０上に配置されたゲート電極６０とを備える。第２導電型の半導体基板１０を用いれば、第１半導体領域２０は形成しなくてもよい。
【００１２】
更に、半導体装置１は、第２半導体領域３０とドレイン領域５０間で第１半導体領域２０上に配置されたＬＯＣＯＳ酸化膜などのフィールド絶縁膜７０と、フィールド絶縁膜７０上に配置されてゲート電極６０とドレイン領域５０間の電圧を分圧する分圧素子８０と、ソース領域４０とドレイン領域５０間の導通時に分圧素子８０からドレイン領域５０への電荷の移動を制限する電荷移動制限素子９０とを備える。分圧素子８０は、分圧された各電圧をフィールド絶縁膜７０直下の第１半導体領域２０の表面に印加する。電荷移動制限素子９０は、ソース領域４０とドレイン領域５０間の導通時に電荷の移動を制限することにより、分圧素子８０に電荷を保持させる。電荷移動制限素子９０は、ソース領域４０とドレイン領域５０間の非導通時には、分圧素子８０とドレイン領域５０間での電荷の移動を制限しない。
【００１３】
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｐ型であれば、第２導電型はｎ型であり、半導体装置１はｎ型チャネルＭＯＳトランジスタである。また、第１導電型がｎ型であれば、第２導電型はｐ型であり、半導体装置１はｐ型チャネルＭＯＳトランジスタである。以下では、第１導電型がｐ型であり、第２導電型がｎ型である場合について例示的に説明する。
【００１４】
図１に示した分圧素子８０は、第２半導体領域３０からドレイン領域５０の方向に互いに離間して配置された複数のフィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４を備える。更に、詳細は後述するが、分圧素子８０は、フィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４において隣接するフィールドプレート間にそれぞれ形成された電荷保持素子を備える。なお、フィールドプレートＦＰ１２〜ＦＰ１４に表れる電圧を、それぞれ分圧電圧Ｖａ〜Ｖｃとする。また、フィールドプレートＦＰ１５の電圧Ｖｄは、ドレイン領域５０のドレイン電圧から電荷移動制限素子９０による電圧降下が生じた後の電圧である。
【００１５】
フィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４は、フィールド絶縁膜７０上面に互いに離間して配置された第１のフィールドプレート列ＦＰ１０であるフィールドプレートＦＰ１１〜ＦＰ１５と、第１のフィールドプレート列ＦＰ１０の上方の同一平面に離間して配置された第２のフィールドプレート列ＦＰ２０であるフィールドプレートＦＰ２１〜ＦＰ２４により構成されている。フィールドプレートＦＰ２１〜ＦＰ２４は、フィールドプレートＦＰ１１〜ＦＰ１５間の隙間を覆い、且つフィールドプレートＦＰ１１〜ＦＰ１５の一部と重なるように配置されている。つまり、第１のフィールドプレート列ＦＰ１０と第２のフィールドプレート列ＦＰ２０は、補完しあって全体としてフィールド絶縁膜７０の上面全部を覆っている。
【００１６】
図２に示すように、フィールドプレートＦＰ１１とフィールドプレートＦＰ１２間に、フィールドプレートＦＰ２１を介して容量素子Ｃ１１と容量素子Ｃ１２が直列接続された容量素子（以下において、「ＣＡＰ１」という）が形成される。同様に、フィールドプレートＦＰ１２とフィールドプレートＦＰ１３間に、フィールドプレートＦＰ２２を介して容量素子Ｃ２１と容量素子Ｃ２２が直列接続された容量素子（以下において、「ＣＡＰ２」という）が形成され、フィールドプレートＦＰ１３とフィールドプレートＦＰ１４間に、フィールドプレートＦＰ２３を介して容量素子Ｃ３１と容量素子Ｃ３２が直列接続された容量素子（以下において、「ＣＡＰ３」という）が形成される。更に、フィールドプレートＦＰ１４とフィールドプレートＦＰ１５間に、フィールドプレートＦＰ２４を介して容量素子Ｃ４１と容量素子Ｃ４２が直列接続された容量素子（以下において、「ＣＡＰ４」という）が形成される。
【００１７】
図１に示した半導体装置１では、フィールド絶縁膜７０上面に配置された第１のフィールドプレート列ＦＰ１０のうち隣接するフィールドプレート間にそれぞれ形成される容量素子ＣＡＰ１〜ＣＡＰ４が、電荷保持素子である。
【００１８】
フィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４は、例えばポリシリコン膜を採用可能である。なお、フィールドプレート列ＦＰ１０及びフィールドプレート列ＦＰ２０の一方、或いは両方を金属膜で形成してもよい。
【００１９】
また、図１に示すように、フィールド絶縁膜７０上面に、ｐ型半導体層９１とｎ型半導体層９２とからなるツェナーダイオードが、電荷移動制限素子９０として配置されている。電荷移動制限素子９０のツェナーダイオードは、ドレイン領域５０にアノード電極が電気的に接続し、分圧素子８０にカソード電極が電気的に接続されている。ｐ型半導体層９１とｎ型半導体層９２は、例えばポリシリコン膜にｐ型導電型不純物、ｎ型導電型不純物をそれぞれドープして形成可能である。
【００２０】
なお、図１では、ドレイン領域５０を挟んで分圧素子８０と対向する位置に電荷移動制限素子９０が配置されているが、他の位置に電荷移動制限素子９０を配置しても構わない。ただし、ゲート電極６０とドレイン領域５０間を長くしないために、ゲート電極６０とドレイン領域５０間に分圧素子８０と電荷移動制限素子９０を並べて配置することは好ましくない。
【００２１】
図１に示すように、分圧素子８０を構成する複数のフィールドプレートのうちドレイン領域５０に最近接となるフィールドプレートＦＰ１５とドレイン領域５０との間に、電荷移動制限素子９０は接続される。一方、分圧素子８０を構成する複数のフィールドプレートのうちゲート電極６０に最近接となるフィールドプレートＦＰ１１とゲート電極６０とが容量結合している。
【００２２】
また、ゲート絶縁膜６５が、ゲート電極６０と第２半導体領域３０との間に形成されている。なお、フィールド絶縁膜７０上にもゲート絶縁膜６５が形成されているが、第１のフィールドプレート列ＦＰ１０の形成時に、フィールドプレートＦＰ１１〜ＦＰ１５間にそれぞれ形成されていたゲート絶縁膜６５は除去されている。
【００２３】
半導体装置１では、ソース領域４０と電気的に接続するソース電極端子４１がバックゲート電極を兼ねている。このため、第１半導体領域２０の上面から下面まで貫通して配置された第１導電型の埋め込み領域３５によって、第２半導体領域３０と半導体基板１０とが電気的に接続されている。また、第２半導体領域３０とフィールド絶縁膜７０とを離間して配置することにより、半導体装置１の耐圧を向上させている。
【００２４】
次に、図３（ａ）、図３（ｂ）を参照して、半導体装置１の動作を説明する。以下では、ドレイン領域５０と電気的に接続するドレイン電極端子５１とソース電極端子４１間に４０１Ｖが印加されている場合について例示的に説明する。
【００２５】
先ず、半導体装置１がオフ（非導通）状態である場合について説明する。例えば、図３（ａ）に示すように、ゲート電極端子６１とソース電極端子４１にゲート電圧Ｖｇ＝０Ｖが印加されているとする。
【００２６】
このとき、分圧素子８０を構成するフィールドプレートＦＰ１１〜ＦＰ１５間の容量素子ＣＡＰ１〜ＣＡＰ４に電荷が蓄積される。ここで、フィールドプレートＦＰ１５の電圧Ｖｄは、ドレイン電極端子５１とソース電極端子４１間の電圧ＶDSからツェナーダイオードの順方向電圧Ｖｆだけ電圧降下した値である。順方向電圧Ｖｆを１Ｖとすると、フィールドプレートＦＰ１５の電圧Ｖｄは４００Ｖである。そして、フィールドプレートＦＰ１２〜ＦＰ１４に、ドレイン電極端子５１とソース電極端子４１間に印加された電圧が分圧された分圧電圧Ｖａ、Ｖｂ、Ｖｃが生じる。
【００２７】
ここでは、フィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４が等間隔に配置されて、ゲート電極６０とフィールドプレートＦＰ１５間の電圧が等分に分圧されているとする。このため、分圧電圧Ｖｃ＝３００Ｖ、分圧電圧Ｖｂ＝２００Ｖ、分圧電圧Ｖａ＝１００Ｖ程度である。フィールドプレートＦＰ１４に生じる分圧電圧Ｖｃと、フィールドプレートＦＰ１４直下の第１半導体領域２０の電圧とはほぼ等しい（分圧電圧Ｖａ、Ｖｂについても同様）。このため、フィールドプレートＦＰ１４直下の第１半導体領域２０にチャネルは形成されない。
【００２８】
次に、半導体装置１がオン（導通）状態になった場合について説明する。例えば、図３（ｂ）に示すように、ゲート電極端子６１とソース電極端子４１にゲート電圧Ｖｇ＝８Ｖが印加されたとする。これにより、ゲート電極６０直下の第２半導体領域３０にチャネルが形成される。
【００２９】
半導体装置１がオン状態の場合、ドレイン電極端子５１とソース電極端子４１間は導通状態になるため、電圧ＶDS＝０Ｖである。容量素子ＣＡＰ１〜ＣＡＰ４に蓄積されていた電荷は、ドレイン領域５０に放電される。しかし、分圧素子８０とドレイン領域５０間に電荷移動制限素子９０としてツェナーダイオードが配置されているため、容量素子ＣＡＰ１〜ＣＡＰ４に蓄積されていた電荷は完全には放電されない。即ち、容量素子ＣＡＰ１〜ＣＡＰ４に印加される電圧がクランプ（固定）される。ツェナーダイオードのツェナー電圧が１００Ｖであるとすると、Ｖｄ＝１００Ｖである。つまり、電荷移動制限素子９０によって、分圧素子８０に電荷が保持され、ゲート電極６０とドレイン領域５０間に一定の大きさの電圧が発生する。
【００３０】
したがって、フィールドプレートＦＰ１５とゲート電極６０間の電圧を分圧した分圧電圧Ｖａ、Ｖｂ、Ｖｃが、フィールドプレートＦＰ１２〜ＦＰ１４にそれぞれ発生する。ゲート電極６０とフィールドプレートＦＰ１５間の電圧が等分に分圧されている場合、分圧電圧Ｖａ＝３１Ｖ、分圧電圧Ｖｂ＝５４Ｖ、分圧電圧Ｖｃ＝７７Ｖ程度である。
【００３１】
フィールドプレートＦＰ１２〜ＦＰ１５に分圧電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄが発生することにより、フィールド絶縁膜７０直下の第１半導体領域２０のフィールドプレートＦＰ１２〜ＦＰ１５に対向する領域の表面に電圧が印加される。その結果、ゲート電極６０とドレイン領域５０間のフィールド絶縁膜７０直下の第１半導体領域２０の表面にチャネルが形成され、抵抗が低くなる。
【００３２】
このため、半導体装置１のオン状態において、フィールド絶縁膜７０直下の第１半導体領域２０に電流が流れやすくなる。つまり、半導体装置１のオン抵抗が低減される。
【００３３】
また、ゲート電極６０とドレイン電極端子５１との間にフィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４が配置されていることにより、ゲート電極６０のドレイン側端部における電界集中を緩和できる。これにより、半導体装置１の耐圧が向上する。
【００３４】
なお、フィールドプレートがフィールド絶縁膜７０上の全体に亘って連続する１の膜である場合には、フィールドプレート下方の第１半導体領域２０においてフィールドプレートとの電位差が大きい領域が生じ、フィールド絶縁膜７０の破壊が生じるおそれがある。しかし、第１のフィールドプレート列ＦＰ１０は、フィールドプレートＦＰ１１〜ＦＰ１５に分割されている。このため、フィールドプレートＦＰ１１〜ＦＰ１５と、フィールド絶縁膜７０を介してフィールドプレートＦＰ１１〜ＦＰ１５とそれぞれ対向する第１半導体領域２０の各領域との電位差は小さい。したがって、フィールド絶縁膜７０は破壊されにくい。
【００３５】
また、フィールドプレートＦＰ１１〜ＦＰ１５間の隙間を上方で覆うように、フィールドプレートＦＰ２１〜ＦＰ２４が配置されている。つまり、第１のフィールドプレート列ＦＰ１０と第２のフィールドプレート列ＦＰ２０が、補完しあって全体としてフィールド絶縁膜７０の上面全部を覆っている。このため、半導体装置１の上面から侵入した不純物が、フィールド絶縁膜７０に到達することを防止できる。このため、フィールド絶縁膜７０に不純物が侵入することによる特性の変化や信頼性の低下などが抑制される。
【００３６】
図１に示した半導体装置１の比較例として、電荷移動制限素子９０を有さない半導体装置１Ａの例を図４に示す。図５（ａ）に示すように、オフ状態における半導体装置１Ａの分圧電圧Ｖａ〜Ｖｃは、図３（ａ）に示す半導体装置１の分圧電圧Ｖａ〜Ｖｃと同等である。しかし、半導体装置１Ａがオンすると、電荷移動制限素子９０が配置されていないため、フィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４に蓄積されていた電荷が放電される。
【００３７】
図５（ｂ）に示すように、半導体装置１Ａにおいても、オン状態において、フィールドプレートＦＰ１２〜ＦＰ１４にゲート電圧Ｖｇを分圧した分圧電圧Ｖａ〜Ｖｃが発生する。しかし、フィールド絶縁膜７０直下の第１半導体領域２０の表面にチャネルが形成されるためには、分圧電圧Ｖａ〜Ｖｃが一定の値以上である必要がある。第１半導体領域２０の表面にチャネルを形成するために必要な電圧値は、フィールド絶縁膜７０の膜厚などに依存するが、例えば１０Ｖ以上程度であることが一般的である。
【００３８】
したがって、例えば８Ｖ程度のゲート電圧Ｖｇを分圧した分圧電圧Ｖａ〜Ｖｃでは、フィールド絶縁膜７０直下の第１半導体領域２０の表面にチャネルは形成されない。つまり、ソース領域４０とドレイン領域５０間の導通時におけるフィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４からドレイン領域５０への電荷の移動を制限する電荷移動制限素子９０が配置されていないため、図４に示した半導体装置１Ａでは、フィールド絶縁膜７０直下の第１半導体領域２０の表面にチャネルは形成されない。
【００３９】
このため、半導体装置１Ａのオン抵抗は、ゲート電極６０のチャネル抵抗と第１半導体領域２０の抵抗とで定まる。特に高耐圧のＬＤＭＯＳトランジスタにおいては、第１半導体領域２０の不純物濃度は低く設定されるため、半導体装置１Ａのオン抵抗が高くなる。
【００４０】
なお、電荷移動制限素子９０としてツェナーダイオードを使用することにより、図１に示す半導体装置１のフィールドプレートＦＰ１５の電圧Ｖｄが、ツェナーダイオードの順方向電圧Ｖｆだけ、図４に示す半導体装置１ＡのフィールドプレートＦＰ１５の電圧Ｖｄよりも低くなる。しかし、順方向電圧Ｖｆは小さいため、半導体装置１の動作や信頼性に影響はない。
【００４１】
図１では３つの分圧電圧Ｖａ〜Ｖｃを発生させる例を示したが、分圧する段数や分圧電圧の値、及び電圧Ｖｄの値などは、ドレイン電極端子５１とソース電極端子４１間の電圧ＶDSや、フィールド絶縁膜７０の膜厚などに応じて設定される。例えば、５０Ｖステップで分圧電圧を発生させるように、分圧する段数を設定する。
【００４２】
また、電荷移動制限素子９０として使用されるツェナーダイオードのツェナー電圧が６〜７Ｖである場合、電圧Ｖｄが所定の電圧値になるように、複数のツェナーダイオードを直列接続する。
【００４３】
以上に説明したように、本発明の第１の実施形態に係る半導体装置１は、電荷の放電を制限して分圧素子８０に電荷を保持させる電荷移動制限素子９０を備える。このため、半導体装置１によれば、高耐圧のＬＤＭＯＳのオン時において、ゲート電極６０とドレイン領域５０間に蓄積された電荷が完全には放電されず、フィールド絶縁膜７０直下の第１半導体領域２０の表面にチャネルが形成される。その結果、オン状態における第１半導体領域２０の抵抗が小さくなり、オン抵抗が低減される。また、フィールドプレートＦＰ１１〜ＦＰ１５、ＦＰ２１〜ＦＰ２４によって、ゲート電極６０のドレイン側端部における電界集中が緩和される。その結果、高耐圧且つ低オン抵抗の半導体装置１を実現できる。
【００４４】
＜第１の変形例＞
半導体装置１がオンしてソース領域４０とドレイン領域５０間が導通して同電位になった状態において、ゲート電極６０とドレイン領域５０間に電荷を保持する目的を達成できるのであれば、分圧素子８０に容量素子ＣＡＰ１〜ＣＡＰ４以外の素子を使用してもよく、電荷移動制限素子９０にツェナーダイオード以外の素子を使用してもよい。
【００４５】
例えば、図６に示すように、容量素子ＣＡＰ１〜ＣＡＰ４の代わりにツェナーダイオードＤ１〜Ｄ４を、フィールドプレートＦＰ１１〜ＦＰ１５の間に電荷保持素子として配置してもよい。ツェナーダイオードＤ１〜Ｄ４、図６に示すように、アノード電極はゲート電極端子６１側のフィールドプレートに接続され、カソード電極はドレイン電極端子５１側のフィールドプレートに接続される。
【００４６】
ツェナーダイオードＤ１〜Ｄ４は、例えば図７に示すように、ポリシリコン膜からなるｐ型半導体層１０１とｎ型半導体層１０２をフィールド絶縁膜７０上でフィールドプレートＦＰ１１〜ＦＰ１５間に配置することにより、形成される。
【００４７】
また、ツェナーダイオードの代わりに、ＭＯＳ、ＪＦＥＴ、ＮＰＮ、ＰＮＰ、ＴＦＴなどの各種のトランジスタを用いてダイオードを構成して、電荷移動制限素子９０として使用してもよい。
【００４８】
＜第２の変形例＞
図８に示すように、フィールドプレートＦＰ１１にアノード電極が電気的に接続し、フィールドプレートＦＰ１２にカソード電極が電気的に接続されたツェナーダイオードＺ１を配置してもよい。これにより、分圧電圧Ｖａはゲート電極６０の電圧値にツェナーダイオードＺ１の順方向電圧Ｖｆを加えた値となる。即ち、分圧電圧Ｖａ〜Ｖｃの最低電圧を増大させることができるため、フィールド絶縁膜７０直下の第１半導体領域２０の表面に、より確実にチャネルを形成することができる。
【００４９】
なお、ツェナーダイオードＺ１の代わりに、ＭＯＳ、ＪＦＥＴ、ＮＰＮ、ＰＮＰ、ＴＦＴなどの各種のトランジスタを用いて構成されるダイオードを使用してもよい。また、容量素子ＣＡＰ２〜ＣＡＰ４の代わりにツェナーダイオードを使用してもよい。
【００５０】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置１は、図９に示すように、第１のゲート電極６０ａに加えて第２のゲート電極６０ｂを有する、ダブルゲート電極構造である。具体的には、フィールドプレートＦＰ１１、ＦＰ２１がなく、フィールドプレートＦＰ１２の代わりに第２のゲート電極６０ｂを有する。その他の構成については、図１に示す第１の実施形態と同様である。図９に示した半導体装置１の等価回路図を図１０に示す。
【００５１】
図９に示した半導体装置１の第１のゲート電極６０ａは、図１に示した半導体装置１のゲート電極６０と同様の構造である。第２のゲート電極６０ｂは、第１のゲート電極６０ａのドレイン側に第１のゲート電極６０ａと離間して配置されている。ゲート電圧Ｖｇ１が印加される第１のゲート電極端子６１ａとは独立して、第２のゲート電極端子６１ｂにゲート電圧Ｖｇ２が印加される。
【００５２】
第２のゲート電極６０ｂによって、図１に示した半導体装置１のフィールドプレートＦＰ１２と同様に、フィールド絶縁膜７０を介して対向する第１半導体領域２０に電圧が印加される。つまり、分圧電圧Ｖａの代わりに、ゲート電圧Ｖｇ２が第１半導体領域２０に生じる。また、フィールドプレートＦＰ１５の電圧Ｖｄとゲート電圧Ｖｇ２とを分圧した分圧電圧Ｖｂ、Ｖｃが、フィールドプレートＦＰ１３、ＦＰ１４に生じる。
【００５３】
第２のゲート電極端子６１ｂに任意の第２のゲート電圧Ｖｇ２を印加できる。したがって、分圧電圧の最低電圧を増大させることができる。このため、フィールド絶縁膜７０直下の第１半導体領域２０の表面に、より確実にチャネルを形成することができる。
【００５４】
なお、フィールド絶縁膜７０が厚いために、第２のゲート電極６０ｂに接続する寄生容量は小さい。このため、第２のゲート電極端子６１ｂを引き出して、チャージポンプ回路などを利用して駆動することが可能である。
【００５５】
他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００５６】
上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５７】
例えば、電荷移動制限素子９０は、ドレイン領域５０に最近接となるフィールドプレート（例えばフィールドプレートＦＰ１４）とドレイン領域５０とに接続されてもよく、複数のフィールドプレート（例えばフィールドプレートＦＰ１４とフィールドプレートＦＰ１５）の間に接続されてもよい。
【００５８】
また、フィールドプレートＦＰ１１〜ＦＰ１５のみで容量素子ＣＡＰ１〜ＣＡＰ４を構成することで、フィールドプレートＦＰ２１〜ＦＰ２４を省略してもよい。
【００５９】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６０】
１…半導体装置
１０…半導体基板
２０…第１半導体領域
３０…第２半導体領域
３５…埋め込み領域
４０…ソース領域
４１…ソース電極端子
５０…ドレイン領域
５１…ドレイン電極端子
６０…ゲート電極
６１…ゲート電極端子
６５…ゲート絶縁膜
７０…フィールド絶縁膜
８０…分圧素子
９０…電荷移動制限素子
９１…ｐ型半導体層
９２…ｎ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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