(57)【特許請求の範囲】
【請求項１】
互いに直列に接続された複数のインバータを備え、
前記複数のインバータのうちの任意のインバータに入力された第１の信号と同相である第３の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第１の容量素子と、
前記第１の信号と逆相である第２の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第２の容量素子と、
前記第２の容量素子と並列に接続された第１の抵抗素子と、
一方の端子が前記第３の信号を出力するインバータの出力端子に接続された第３の容量素子と、
前記第２の信号を出力するインバータの出力端子と、前記第３の容量素子の他方の端子との間に接続された第４の容量素子と、
前記第４の容量素子と並列に接続された第２の抵抗素子と
を備え、
前記第１の容量素子を介して供給された前記第３の信号と、前記第２の容量素子及び前記第１の抵抗素子を介して供給された前記第２の信号とを合わせた信号を前記第１の信号として帰還させ、
前記第１の信号を第１の基準信号として出力すると共に、
前記第３の容量素子を介して供給された前記第３の信号と、前記第４の容量素子及び前記第２の抵抗素子を介して供給された前記第２の信号とを合わせた信号を第２の基準信号として出力することを特徴とする発振器。
【請求項２】
前記第１の容量素子の容量値と前記第２の容量素子の容量値との比は、３：１であることを特徴とする請求項１に記載の発振器。
【請求項３】
前記第１〜第３の信号のうちの少なくとも１つの信号の波形を整形する波形整形回路を備えることを特徴とする請求項１又は２に記載の発振器。
【請求項４】
前記第１の容量素子、前記第２の容量素子及び第１の抵抗素子とからなるＲＣ回路の時定数と、前記第３の容量素子、前記第４の容量素子及び第２の抵抗素子とからなるＲＣ回路の時定数との比が１：ｎである時に、
前記第３の容量素子の容量値と前記第４の容量素子の容量値との比は、１：（１−２−（１−ｎ））／（１＋２−（１−ｎ））であることを特徴とする請求項１〜３のいずれか１項に記載の発振器。
【請求項５】
前記第１の基準信号及び前記第２の基準信号を入力し、互いに逆相であるノンオーバーラップクロック信号を生成するタイミング生成回路を備えることを特徴とする請求項１〜４のいずれか１項に記載の発振器。
【請求項６】
請求項１〜５のいずれか１項に記載の発振器を少なくとも１つ備えると共に、
前記発振器と異なる種類の半導体回路を少なくとも１つ備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振器及び発振器を有する半導体装置に関し、特に抵抗素子と容量素子とからなるＲＣ回路を用いて構成される発振器及び発振器を有する半導体装置に関する。
【背景技術】
【０００２】
様々の電子機器において、正弦波やパルス信号等のような一定の周期と振幅とが連続する信号を生成するために発振器が用いられる。このような発振器は、一般的に半導体装置として集積されている。この発振器には、様々な種類の発振器があるが、その一つとして、特許文献１〜３の発振器のように、抵抗素子と容量素子とからなるＲＣ回路を備えて構成されたＲＣ発振器がある。
【０００３】
（発振器１００の回路構成）
まず、図１０を参照して、従来技術における一般的な発振器１００の回路構成を説明する。
図１０に示す発振器１００は、他の半導体回路と同じ半導体基板上に集積され、インバータＩ1，Ｉ2と、抵抗素子Ｒ1と、容量素子Ｃ1とを備えて構成される。
インバータＩ1，Ｉ2は、入力端子から入力された信号の位相を反転させ、出力端子からその信号を出力する反転増幅回路（反転増幅器）である。インバータＩ1は、入力端子が容量素子Ｃ1の端子と接続され、出力端子がインバータＩ2の入力端子と接続される。インバータＩ2は、入力端子がインバータＩ1の出力端子と接続され、出力端子が信号出力端子ＴOUTと接続される。つまり、複数のインバータＩ1，Ｉ2は、互いに直列に接続されている。
【０００４】
ここで、容量素子Ｃ1の端子とインバータＩ1の入力端子との接続間をノードＮ1とし、インバータＩ1の出力端子とインバータＩ2の入力端子との接続間をノードＮ2とし、インバータＩ2の出力端子と信号出力端子ＴOUTとの間のノードをノードＮ3とする。
抵抗素子Ｒ1は、一方の端子がノードＮ2に接続され、他方の端子がノードＮ1に接続される。抵抗素子Ｒ1は、ノードＮ2の信号Ｓ2を、信号Ｓ2と逆相であるノードＮ1の信号Ｓ1に帰還させる。
【０００５】
容量素子Ｃ1は、一方の端子がノードＮ3に接続され、他方の端子がノードＮ1に接続される。容量素子Ｃ1は、ノードＮ3の信号Ｓ3を、信号Ｓ3と同相である信号Ｓ1に帰還させる。
信号出力端子ＴOUTは、生成されたクロック信号ＳOUTで動作する各種の半導体回路と接続されたり、半導体装置の外部にある各種の機器と接続される。
なお、例えばインバータＩ1，Ｉ2には、図示しない電源線等からこれらを動作させるための各電圧、例えば電源電圧ＶDD（Ｖ）と接地電圧ＶSS＝０（Ｖ）が供給されている。
【０００６】
上記で説明したように、この発振器１００は、複数のインバータＩ1，Ｉ2が直列に接続されている。従って、ノードＮ1の信号Ｓ1とノードＮ2の信号Ｓ2とは、逆相であることが言える。又、ノードＮ3の信号Ｓ3とノードＮ1の信号Ｓ1とは、同相であることが言える。インバータＩ1から出力された信号Ｓ2は、容量素子Ｒ1を介してインバータＩ1の入力端子側に帰還される。又、最後段であるインバータＩ2から出力された信号Ｓ3は、容量素子Ｃ1を介してインバータＩ1の入力端子側に帰還される。
【０００７】
つまり、発振器１００は、抵抗素子Ｒ1と容量素子Ｃ1とから構成されたＲＣ回路１０１を有しているＲＣ発振器であると言えると共に、インバータＩ1，Ｉ2と抵抗素子Ｒ1と容量素子Ｃ1とがリング状に接続されているリング発振器であると言える。従って、発振器１００は、抵抗素子Ｒ1の抵抗値ｒ1と容量素子Ｃ1の容量素子ｃ1との時定数によって決まる周波数ｆCのクロック信号ＳOUTを生成する。そして、発振器１００は、最後段であるインバータＩ2から出力された信号、すなわちノードＮ3の信号Ｓ3をクロック信号ＳOUTとして、信号出力端子ＴOUTから出力する。なお、ノードＮ1の信号Ｓ1をバッファリング回路でバッファリングし、そのバッファリングされた信号をクロック信号として図示しない信号出力端子から出力することもできる。
【０００８】
（発振器１００の動作）
次に、図１１を参照して、発振器１００の動作を説明する。
図１１に示すグラフの縦軸は、発振器１００のノードＮ1〜Ｎ3の各電圧ｖ1〜ｖ3を示す。又、横軸は、時間Ｔを示す。図１１（ａ）は、発振器１００のノードＮ1の信号Ｓ1の電圧ｖ1を示す。図１１（ｂ）は、発振器１００のノードＮ2，Ｎ3の信号Ｓ2、Ｓ3の電圧ｖ2，ｖ3を示す。
まず、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ1（Ｓｅｃ）になると、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、その最高電圧（Ｈレベル）である電源電圧ＶDD（Ｖ）と、最低電圧（Ｌレベル）である接地電圧ＶSS＝０（Ｖ）との中間の電圧、つまりインバータＩ1から出力される信号Ｓ2の電圧が反転される閾値電圧ＶDD／２（Ｖ）になる。
【０００９】
この時、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）になっている。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、０（Ｖ）になっている。
そして、時間Ｔがｔ1（Ｓｅｃ）を過ぎると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）から０（Ｖ）に徐々に低くなる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、０（Ｖ）からＶDD（Ｖ）に徐々に高くなる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD／２（Ｖ）から徐々に高くなる。
【００１０】
そして、時間Ｔがｔ2（Ｓｅｃ）になると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ１の出力端子側であるノードＮ2の電圧ｖ2は、０（Ｖ）になる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、ＶDD（Ｖ）になる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、最高電圧になる。
【００１１】
ここで、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD（Ｖ）より電圧ＶO（Ｖ）だけ高いＶDD＋ＶO（Ｖ）になっている。
そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ2（Ｓｅｃ）を過ぎると、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD＋ＶO（Ｖ）からＶDD／２（Ｖ）に向かって徐々に低くなる。この時、図１１（ａ）のグラフ中に示す破線のように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＲＣ回路１０１の時定数によって、漸近的に０（Ｖ）に近づいていく。従って、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1の時間変化は、図１１のグラフ状で下側に凸である凸曲線になる。
【００１２】
そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ3（Ｓｅｃ）になると、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD／２（Ｖ）になる。
そして、時間Ｔがｔ3（Ｓｅｃ）を過ぎると、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2は、０（Ｖ）からＶDD（Ｖ）に徐々に高くなる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、ＶDD（Ｖ）から０（Ｖ）に徐々に低くなる。すると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD／２（Ｖ）から徐々に低くなる。
【００１３】
そして、時間Ｔがｔ4（Ｓｅｃ）になると、図１１（ａ）のグラフ中に実線に示すように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、最低電圧になる。この時も、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、０（Ｖ）より電圧ＶO（Ｖ）だけ低い−ＶO（Ｖ）になっている。そして、図１１（ｂ）のグラフ中に実線に示すように、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）になる。又、図１１（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ2の電圧ｖ3は、０（Ｖ）になる。
【００１４】
そして、図１１（ａ）のグラフ中に実線に示すように、時間Ｔがｔ4（Ｓｅｃ）を過ぎると、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、−ＶO（Ｖ）からＶDD／２（Ｖ）に向かって徐々に高くなる。この時、図１１（ａ）のグラフ中に示す破線のように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＲＣ回路１０１の時定数によって、漸近的にＶDD（Ｖ）に徐々に近づいていく。従って、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1の時間変化は、図１１のグラフ状で上側に凸である凸曲線になる。
【００１５】
そして、図１１（ａ）及び図１１（ｂ）のグラフに示すように、時間Ｔがｔ5（Ｓｅｃ）になると、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、時間Ｔがｔ1（Ｓｅｃ）であった時の電圧と同じ電圧になる。
なお、発振器１００により生成されたクロック信号ＳOUTの周期ＴCは、時間Ｔがｔ1（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまでの時間と、時間Ｔがｔ3（Ｓｅｃ）になってからｔ5（Ｓｅｃ）になるまでの時間との総和である。このように、発振器１００は、上記の動作を繰り返すことで、周期ＴCのクロック信号ＳOUTを生成する。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１０−２２３３６９号公報
【特許文献２】特開２００５−３１１５７８号公報
【特許文献３】特開２０１０−６３０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
しかしながら、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、時間Ｔがｔ2（Ｓｅｃ）になると、本来であればＶDD（Ｖ）になるはずであるが、実際にはＶDD（Ｖ）をＶO（Ｖ）だけ上回っている。又、ノードＮ1の電圧ｖ1は、時間Ｔがｔ4（Ｓｅｃ）になると、本来であれば０（Ｖ）になるはずであるが、実際には０（Ｖ）を−ＶO（Ｖ）だけ下回っている。つまり、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD（Ｖ）から０（Ｖ）までの本来とるべき電圧範囲を越えてしまっている。
【００１８】
例えば、インバータＩ1の入力側のトランジスタは、ノードＮ1の電圧ｖ1が本来とるべき電圧範囲に基づいて、その耐圧を有するものが用いられている。しかしながら、ノードＮ1の電圧ｖ1が、ＶDD（Ｖ）から０（Ｖ）までの本来とるべき電圧範囲を大きく越えて、インバータＩ1の入力端子側に、そのトランジスタの耐圧を超える電圧が入力されてしまう場合がある。すると、インバータＩ1のトランジスタが壊れてしまい、発振器１００により生成されたクロック信号ＳOUTの周波数ｆCが本来の周波数とずれてしまう場合があった。
【００１９】
仮に、発振器１００を製造する際に、十分に余裕を持たせた耐圧のトランジスタを有するインバータＩ1を用いることもできる。しかしながら、その耐圧を超えるような電圧が瞬間的に入力される場合もある。すると、同様にトランジスタが壊れてしまい、発振器１００により生成されたクロック信号ＳOUTの周波数ｆCが本来の周波数とずれてしまう場合があった。
【００２０】
又、インバータの入力端子側に、回路を保護するための保護回路等を用いることも考えられる。しかしながら、保護回路を接続することによって、ノードＮ1の電圧ｖ1が本来の最高電圧又は最低電圧にならないように押さえ込まれたり、保護回路に電流が流れ込んだりする場合がある。発振器１００により生成されたクロック信号ＳOUTの周期ＴCは、インバータの出力が切り替わった直後のノードＮ1の最高電圧又は最低電圧と、その後の時間の経過に伴って変化する電圧ｖ1とによって決まる。このため、ノードＮ1の電圧ｖ1が所望の最高電圧又は最低電圧にならなかったり、時間の経過に伴って保護回路に流れ込む電流が大きく変化したりする場合がある。すると、発振器１００により生成されたクロック信号ＳOUTの周波数ｆCが本来の周波数とずれてしまう場合があった。
【００２１】
そこで、本発明は、上記の課題に鑑み、インバータとの接続点であるノードの最高電圧及び最低電圧が最適な電圧になるようにし、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることのできる発振器を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明による発振器は、上記の目的を達成するために、次のように構成される。
まず、本発明による第１の発振器は、互いに直列に接続された複数のインバータを備え、前記複数のインバータのうちの任意のインバータに入力された第１の信号と同相である第３の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第１の容量素子と、前記第１の信号と逆相である第２の信号を出力するインバータの出力端子と、前記第１の信号を入力するインバータの入力端子との間に接続された第２の容量素子と、前記第２の容量素子と並列に接続された第１の抵抗素子と、一方の端子が前記第３の信号を出力するインバータの出力端子に接続された第３の容量素子と、前記第２の信号を出力するインバータの出力端子と、前記第３の容量素子の他方の端子との間に接続された第４の容量素子と、前記第４の容量素子と並列に接続された第２の抵抗素子とを備え、前記第１の容量素子を介して供給された前記第３の信号と、前記第２の容量素子及び前記第１の抵抗素子を介して供給された前記第２の信号とを合わせた信号を前記第１の信号として帰還させ、前記第１の信号を第１の基準信号として出力すると共に、前記第３の容量素子を介して供給された前記第３の信号と、前記第４の容量素子及び前記第２の抵抗素子を介して供給された前記第２の信号とを合わせた信号を第２の基準信号として出力することを特徴とする。
【００２３】
上記の第１の発振器によれば、第１の容量素子は、第１の信号と同相である第３の信号を第１の信号に帰還させ、第２の容量素子は、第１の信号と逆相である第２の信号を第１の信号に帰還させるようになっている。つまり、第１の容量素子と第２の容量素子と第１の抵抗素子とからＲＣ回路が構成されている。
従って、ＲＣ回路を構成している第１の容量素子の容量値と、第２の容量素子の容量値と、第１の抵抗素子の抵抗値とを変更すると、各信号の最高電圧及び最低電圧は任意の電圧になる。このようにして、各ノードの電圧が変化するのを抑えられるため、生成されるクロック信号の周波数のずれを抑えることが可能となる。
また、第１の容量素子、第２の容量素子及び第１の抵抗素子と対になる第３の容量素子、第４の容量素子及び第２の抵抗素子とから別のＲＣ回路が構成されている。
従って、第１の容量素子と、第２の容量素子と、第１の抵抗素子とからなるＲＣ回路と別のＲＣ回路を構成している第３の容量素子の容量値と、第４の容量素子の容量値と、第２の抵抗素子の抵抗値とを変更すると、各信号の最高電圧及び最低電圧は任意の電圧になる。このようにして、各ノードの電圧が変化するのを抑えられるため、生成される一組のクロック信号の周波数のずれを抑えることが可能となる。
【００２４】
次に、本発明による第２の発振器は、前記第１の容量素子の容量値と前記第２の容量素子の容量値との比は、３：１であることを特徴とする。
上記の第２の発振器によれば、第１の容量素子の容量値と第２の容量素子の容量値との比を３：１とすることで、例えば、最高電圧がＶDD（Ｖ）になり、最低電圧が０（Ｖ）にすることが可能となる。
【００２５】
次に、本発明による第３の発振器は、前記第１〜第３の信号のうちの少なくとも１つの信号の波形を整形する波形整形回路を備えることを特徴とする。
上記の第３の発振器によれば、波形整形回路が、入力された信号を整形して、その信号をクロック信号として出力する。これにより、各ノードの信号をそのままクロック信号として出力せずに、信号を整形してからクロック信号として出力することが可能となる。
【００２８】
次に、本発明による第４の発振器は、前記第１の容量素子、前記第２の容量素子及び第１の抵抗素子とからなるＲＣ回路の時定数と、前記第３の容量素子、前記第４の容量素子及び第２の抵抗素子とからなるＲＣ回路の時定数との比が１：ｎである時に、前記第３の容量素子の容量値と前記第４の容量素子の容量値との比は、１：（１−２−（１−ｎ））／（１＋２−（１−ｎ））であることを特徴とする。
【００２９】
上記の第４の発振器によれば、上記の２つのＲＣ回路の時定数の関係がある時に、第３の容量素子の容量値と第４の容量素子の容量値との比を１：（１−２−（１−ｎ））／（１＋２−（１−ｎ））とすることで、例えば、最高電圧がＶDD（Ｖ）になり、最低電圧が０（Ｖ）になるような一組のクロック信号を生成することが可能となる。
次に、本発明による第５の発振器は、前記第１の基準信号及び前記第２の基準信号を入力し、互いに逆相であるノンオーバーラップクロック信号を生成するタイミング生成回路を備えることを特徴とする。
【００３０】
上記第５の発振器によれば、波形整形回路の一例として、タイミング生成回路を用いることで、周波数のずれを抑えた任意のクロック信号を整形することが可能となる。具体的には、タイミング生成回路が、位相が互いに逆相であるノンオーバーラップクロック信号を生成することができる。
次に、本発明による半導体装置は、上記で説明した第１〜第５のいずれか１つの発振器を少なくとも１つ備えると共に、前記発振器と異なる種類の半導体回路を少なくとも１つ備えることを特徴とする。
上記の半導体装置によれば、上記で説明した第１〜第５の発振器のいずれか１つの発振器によって生成されたクロック信号を用いて、半導体装置上に同時に集積された半導体回路等を動作させることが可能となる。
【発明の効果】
【００３１】
本発明によれば、ＲＣ回路部を構成する第１の容量素子の容量値と、第２の容量素子の容量値と、抵抗素子の抵抗値とによって、ノードの最高電圧及び最低電圧が任意の電圧になる。これにより、ノードの電圧を、本来の最高電圧又は最低電圧にすることができ、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることができる。
さらに、回路を保護するための保護回路等を同時に用いることができ、又、インバータのトランジスタに故障が生じるのを抑えられる。これにより、発振器の動作の安定性が向上し、各ノードの電圧の変化によって生じるクロック信号の周波数のずれを抑えることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１実施形態に係る発振器１０の回路構成を示すブロック図である。
【図２】発振器１０のノードＮ1の信号Ｓ1の電圧ｖ1を示す波形図である。
【図３】発振器１０のノードＮ2の電圧ｖ2を基準とした時の各ノードの電圧を示す図である。
【図４】発振器１０のノードＮ1〜Ｎ3の信号Ｓ1〜Ｓ3の電圧ｖ1〜ｖ3を示す波形図である。
【図５】本発明の第２実施形態に係る発振器２０の回路構成を示すブロック図である。
【図６】発振器２０のノードＮ1の信号Ｓ1の電圧ｖ1を示す波形図である。
【図７】発振器２０のノードＮ2の電圧ｖ2を基準とした時の各ノードの電圧を示す図である。
【図８】発振器２０のノードＮ1〜Ｎ6の信号Ｓ1〜Ｓ6の電圧ｖ1〜ｖ6を示す波形図である。
【図９】本発明の実施形態に係る発振器２０の変形例に係る発振器３０の回路構成を示すブロック図である。
【図１０】従来技術における発振器１００の回路構成を示すブロックである。
【図１１】従来技術における発振器１００のノードＮ1〜Ｎ3の電圧ｖ1〜ｖ3を示す波形図である。
【発明を実施するための形態】
【００３３】
以下に、本発明の好適な実施形態に係る発振器を、各図面を参照して説明する。なお、以下の説明における構成要部のうち、同等の構成要部については、各図面で同じ符号によって示している。
（第１実施形態）
最初に、本発明の第１実施形態に係る発振器１０を説明する。
【００３４】
（発振器１０の回路構成）
では、図１を参照して、本発明の第１実施形態に係る発振器１０の回路構成を説明する。
これより説明する図１に示す発振器１０が少なくとも１つ、半導体装置として半導体基板上に集積されている。さらに発振器１０以外の半導体回路が少なくとも１つ、半導体装置として同一の半導体基板上に集積されている。なお、発振器１０以外の半導体基板や他の半導体回路等についての説明は、省略する。
【００３５】
図１に示す発振器１０は、図１０に示した発振器１００を構成する素子の他に、容量素子Ｃ2を備えて構成される。
容量素子Ｃ2は、一方の端子がノードＮ2に接続され、他方の端子がノードＮ1に接続される。上記で説明したように、インバータＩ1，Ｉ2は、互いに直列に接続されている。従って、ノードＮ2の信号Ｓ2とノードＮ1の信号Ｓ1とは、逆相である。又、ノードＮ3の信号Ｓ3とノードＮ1の信号Ｓ1とは、同相である。このため、容量素子Ｃ2は、ノードＮ2の信号Ｓ2を、ノードＮ2の信号Ｓ2と逆相であるノードＮ1の信号Ｓ1に帰還させる。
【００３６】
この発振器１０においても、発振器１００と同様に、複数のインバータＩ1，Ｉ2が互いに直列に接続され、インバータＩ1，Ｉ2と抵抗素子Ｒ1と容量素子Ｃ1，Ｃ2によって構成されたリング発振器である。従って、ノードＮ2の信号Ｓ2は、抵抗素子Ｒ1を介してノードＮ2の信号Ｓ2と逆相であるノードＮ1の信号Ｓ1に帰還される。又、ノードＮ3の信号Ｓ3は、容量素子Ｃ1を介して同相のノードＮ1の信号Ｓ１に帰還される。
【００３７】
又、発振器１０は、抵抗素子Ｒ1と容量素子Ｃ1，Ｃ2とからＲＣ回路１１が構成されている。よって、ＲＣ回路１１の時定数は、抵抗素子Ｒ1の抵抗値ｒ1と、容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2とによって決まる。そして、発振器１０は、その時定数によって決まる周波数ｆCのクロック信号ＳOUTを生成する。その際、発振器１０は、発振器１０のインバータＩ1の入力端子側となるノードＮ1の信号Ｓ1の最高電圧及び最低電圧が、任意の電圧になるように構成されている。なお、発振器１０では、ノードＮ3を流れる信号Ｓ3をクロック信号ＳOUTとして出力しているが、勿論、別のノードを流れる信号をクロック信号ＳOUTとして出力しても良い。なお、ノードＮ1の信号Ｓ1をバッファリング回路でバッファリングし、そのバッファリングされた信号をクロック信号として図示しない信号出力端子から出力することもできる。
【００３８】
（発振器１０の電圧ｖ１の最高電圧及び最低電圧を任意の電圧にする方法）
次に、図２及び図３を参照して、本発明の第１実施形態に係る発振器１０のインバータＩ1の入力端子側となるノードＮ1の最高電圧及び最低電圧が、任意の電圧になるようにする方法を説明する。
図２（ａ）は、発振器１０のノードＮ2，Ｎ3の信号Ｓ2，Ｓ3の電圧ｖ2，ｖ3を示すグラフである。図２（ｂ）は、発振器１０のノードＮ1の信号Ｓ1の電圧ｖ1を示すグラフである。図２（ａ）及び図２（ｂ）の縦軸は各信号Ｓ1〜Ｓ3の電圧ｖ1〜ｖ3を示し、横軸は時間Ｔを示す。
又、図３（ａ）は、ノードＮ2の電圧ｖ2を基準とした時、時間Ｔがｔ3（Ｓｅｃ）のときの各ノードの電圧を示す。図３（ｂ）は、ノードＮ2の電圧ｖ2を基準とした時、時間Ｔがｔ4（Ｓｅｃ）のときの各ノードの電圧を示す。
【００３９】
なお、発振器１０の動作においても、インバータＩ1の入力端子側となるノードＮ1の最高電圧をＶDD（Ｖ）にし、最低電圧を０（Ｖ）にする場合について説明する。
まず、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ1（Ｓｅｃ）になり、さらにｔ2（Ｓｅｃ）になると、ノードＮ2の電圧ｖ2は、ＶDD（Ｖ）から０（Ｖ）に切り替わる。従って、図２（ａ）のグラフ中に破線で示すように、ノードＮ3の電圧ｖ3は、０（Ｖ）からＶDD（Ｖ）に切り替わる。すると、図２（ｂ）に示すように、ノードＮ1の電圧ｖ1は、０（Ｖ）からＶDD（Ｖ）に向かって増加する。
【００４０】
そして、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ2（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまでの間、ノードＮ2の電圧ｖ2は０（Ｖ）である。又、図２（ａ）のグラフ中に破線で示すように、ノードＮ3の電圧ｖ3がＶDD（Ｖ）になる。すると、図２（ｂ）に示すように、ノードＮ1の電圧ｖ1は、ＶDD（Ｖ）からＶDD／２（Ｖ）に向かって徐々に減少していく。
このように、ノードＮ1の電圧ｖ1を任意の最高電圧まで増加させ、ノードＮ1の電圧ｖ1を任意の最高電圧から徐々に減少させるためには、容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2を所定の値に変更すれば良い。
【００４１】
一方で、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ3（Ｓｅｃ）になり、さらにｔ4（Ｓｅｃ）になると、ノードＮ2の電圧ｖ2は、０（Ｖ）からＶDD（Ｖ）に切り替わる。従って、図２（ａ）のグラフ中に破線で示すように、ノードＮ3の電圧ｖ3は、ＶDD（Ｖ）から０（Ｖ）に切り替わる。すると、図２（ｂ）に示すように、ノードＮ1の電圧ｖ1は、ＶDD／２（Ｖ）から０（Ｖ）に向かって減少する。
【００４２】
そして、図２（ａ）のグラフ中に実線で示すように、時間Ｔがｔ4（Ｓｅｃ）になってからｔ5（Ｓｅｃ）になるまでの間、ノードＮ2の電圧ｖ2はＶDD（Ｖ）である。又、図２（ａ）のグラフ中に破線で示すように、ノードＮ3の電圧ｖ3が０（Ｖ）になる。すると、図２（ｂ）に示すように、ノードＮ1の電圧ｖ1は、０（Ｖ）からＶDD／２（Ｖ）に向かって徐々に増加していく。
【００４３】
このように、ノードＮ1の電圧ｖ1を任意の最低電圧まで減少させ、ノードＮ1の電圧ｖ1を任意の最低電圧から徐々に増加させるために、容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2を所望の値に変更すれば良い。
上記のようにして、ノードＮ1の最高電圧及び最低電圧を、任意の電圧、ここではＶDD（Ｖ）、０（Ｖ）とする時、図３（ａ）及び図３（ｂ）に示した各ノードの電圧より、時間Ｔがｔ3（Ｓｅｃ）からｔ4（Ｓｅｃ）のときのノードＮ1の電圧の変位を、下記の数１−１に示す式のように表すことができる。
【００４４】
【数１−１】
0005711576.tif 000002
【００４５】
上記の数１−１に示す式から、容量素子Ｃ1の容量値ｃ1と容量素子Ｃ2の容量値ｃ2との関係は、下記の数１−２に示す式のように表すことができる。
【００４６】
【数１−２】
0005711576.tif 000003
【００４７】
上記の数１−２に示す式を展開すると、下記の数１−３に示す式のように表すことができる。
【００４８】
【数１−３】
0005711576.tif 000004
【００４９】
つまり、容量素子Ｃ1の容量値ｃ1と、容量素子Ｃ2の容量値ｃ2の容量値との比は、３：１になる。このような時、インバータＩ1の入力端子側であるノードＮ1の最高電圧をＶDD（Ｖ）にすることができると共に、最低電圧が０（Ｖ）にすることができる。つまり、容量素子Ｃ1の容量値ｃ1と、容量素子Ｃ2の容量値ｃ2とによって、インバータＩ1の入力端子側であるノードＮ1の信号Ｓ1の最高電圧及び最低電圧を任意の電圧にすることができる。
【００５０】
なお、容量素子Ｃ1の容量値ｃ1と、容量素子Ｃ2の容量値ｃ2とは、ノードＮ2の電圧ｖ2を基準とした時であって時間Ｔがｔ3（Ｓｅｃ）からｔ4（Ｓｅｃ）のときのノードＮ1の電圧の変位を考慮して求めたが、時間Ｔがｔ1（Ｓｅｃ）からｔ2（Ｓｅｃ）のときから求めても同様の結果が得られる。
又、発振器１０により生成されるクロック信号ＳOUTの周期ＴCは、ＲＣ回路１１の抵抗素子Ｒ1の抵抗値ｒ1と容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2との時定数によって決まる。従って、時間Ｔがｔ（Ｓｅｃ）の時のノードＮ1の電圧ｖ１（ｔ）を下記の数１−４に示す式のように表すことができる。
【００５１】
【数１−４】
0005711576.tif 000005
【００５２】
又、ノードＮ1の電圧ｖ１は、時刻ｔ＝０でＶDD（Ｖ）ならば、発振器１０により生成されるクロック信号ＳOUTの周期ＴCの半分の時間、つまりＴC／２（Ｓｅｃ）で、ＶDD／２（Ｖ）になる。このため、下記の数１−４に示す式を、下記の数１−５に示す式のように表すことができる。
【００５３】
【数１−５】
0005711576.tif 000006
【００５４】
ノードＮ1の電圧ｖ1を、上記の数１−５に示す式のように表すことができる時に、発振器１０により生成されるクロック信号ＳOUTの周期ＴCを、下記の数１−６に示す式のように表すことができる。
【００５５】
【数１−６】
0005711576.tif 000007
【００５６】
上記の数１−３に示した式で説明したように、容量素子Ｃ1の容量値ｃ1と、容量素子Ｃ2の容量値ｃ2の容量値との比は、３：１である。このため、上記の数１−６に示す式に数１−３に示した式を代入し、その式を展開する。すると、発振器１０により生成されるクロック信号ＳOUTの周期ＴCを、数１−７に示す式のように表すことができる。
【００５７】
【数１−７】
0005711576.tif 000008
【００５８】
よって、発振器１０により生成されるクロック信号ＳOUTの周期ＴCについても、抵抗素子Ｒ1の抵抗値ｒ1と容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2とによって決まることがわかる。
上記で説明したように、発振器１０のノードｖ1の信号Ｓ1の最高電圧がＶDD（Ｖ）になると共に、最低電圧が０（Ｖ）になるように、ＲＣ回路１１の容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2を決めることができる。勿論、ノードｖ1の信号Ｓ1の最高電圧及び最低電圧は任意の電圧で良いため、上記で説明したようにＲＣ回路１１の容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2を変更すれば良い。
【００５９】
（発振器１０の動作）
続いて、図４を参照して、本発明の第１実施形態に係る発振器１０の動作を説明する。
図４（ａ）は、発振器１０のノードＮ1の信号Ｓ1の電圧ｖ1を示す。図４（ｂ）は、発振器１０のノードＮ2，Ｎ3の各信号の電圧ｖ2，ｖ3を示す。図４（ａ）及び図４（ｂ）に示すグラフの縦軸は発振器１０のノードＮ1〜Ｎ3の電圧ｖ1〜ｖ3を示し、又横軸は時間Ｔを示す。
まず、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ1（Ｓｅｃ）である時に、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）である。又、図４（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、０（Ｖ）である。図４（ａ）に示すように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD／２（Ｖ）である。
【００６０】
そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ1（Ｓｅｃ）からｔ2（Ｓｅｃ）になると、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）から０（Ｖ）に切り替わる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、０（Ｖ）からＶDD（Ｖ）に切り替わる。すると、図４（ａ）に示すように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD／２（Ｖ）からＶDD（Ｖ）に向かって徐々に高くなる。
【００６１】
そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ2（Ｓｅｃ）になった時に、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2は、０（Ｖ）になる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、ＶDD（Ｖ）になる。すると、図４（ａ）に示すように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、最高電圧であるＶDD（Ｖ）になる。背景技術で説明したように、発振器１００によりクロック信号ＳOUTを生成する動作では、インバータＩ1の入力端子側であるノードＮ1の信号Ｓ1の最高電圧は、ＶDD（Ｖ）より電圧ＶO（Ｖ）だけ高くなっていた。ところが、発振器１０によりクロック信号ＳOUTを生成する動作では、上記で説明したように容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2によって、インバータＩ1の入力端子側であるノードＮ1の信号Ｓ1の最高電圧が、丁度ＶDD（Ｖ）になる。このため、発振器１０によりクロック信号ＳOUTを生成する動作では、ノードＮ1の信号Ｓ1の最高電圧がＶDD（Ｖ）を上回ることがない。
【００６２】
そして、図４（ａ）のグラフ中に実線に示すように、時間Ｔがｔ2（Ｓｅｃ）を過ぎると、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＶDD（Ｖ）からＶDD／２（Ｖ）に向かって徐々に低くなる。この時、図４（ａ）のグラフ中に示す破線のように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＲＣ回路１１の時定数によって、漸近的に０（Ｖ）に近づき、下側が凸になる凸曲線をたどりながら徐々に低くなっていく。
【００６３】
そして、図４（ｂ）のグラフ中に実線に示すように、時間Ｔがｔ3（Ｓｅｃ）からｔ4（Ｓｅｃ）になると、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）になる。従って、図４（ｂ）のグラフ中に波線に示すように、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、０（Ｖ）になる。すると、図４（ａ）に示すように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、最低電圧である０（Ｖ）になる。背景技術で説明したように、発振器１００によりクロック信号ＳOUTを生成する動作では、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、０（Ｖ）より電圧ＶO（Ｖ）だけ低くなっていた。ところが、発振器１０では、容量素子Ｃ1，Ｃ2の容量値ｃ1，ｃ2によって、インバータＩ1の入力端子側であるノードＮ1の信号Ｓ１の最低電圧が、０（Ｖ）になる。このため、発振器１０によりクロック信号ＳOUTを生成する動作では、ノードＮ1の信号Ｓ1の最低電圧が０（Ｖ）を下回ることがない。
【００６４】
そして、図４（ａ）のグラフ中に実線に示すように、時間Ｔがｔ4（Ｓｅｃ）を過ぎると、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、０（Ｖ）からＶDD／２（Ｖ）に向かって徐々に高くなっていく。この時、図４（ａ）のグラフ中に示す破線のように、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1は、ＲＣ回路１１の時定数によって、漸近的にＶDD（Ｖ）に近づき、上側が凸になる凸曲線をたどりながら徐々に高くなっていく。
【００６５】
そして、図４（ａ）及び図４（ｂ）のグラフに示すように、時間Ｔがｔ5（Ｓｅｃ）になった時に、インバータＩ1の入力端子側であるノードＮ1の電圧ｖ1、インバータＩ1の出力端子側であるノードＮ2の電圧ｖ2、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、時間Ｔがｔ1（Ｓｅｃ）であった時と同じ電圧に戻る。
なお、上記で説明した発振器１０により生成されたクロック信号ＳOUTの周期ＴCについても、発振器１００と同様に、ＲＣ回路１１の時定数によって決まる。クロック信号の周期ＴCは、時間Ｔがｔ1（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまでの時間ＴC／２（Ｓｅｃ）と、時間Ｔがｔ3（Ｓｅｃ）になってからｔ5（Ｓｅｃ）になるまでの時間ＴC／２（Ｓｅｃ）との総和である。このように、発振器１００は、上記の動作を繰り返しながらクロック信号ＳOUTを生成する。
【００６６】
（発振器１０のまとめ）
上記で説明したように、第１実施形態に係る発振器１０は、容量素子Ｃ1の容量値ｃ1と、容量素子Ｃ2の容量値ｃ2の容量値によって、インバータＩ1の入力端子側であるノードＮ1の信号Ｓ1の最高電圧及び最低電圧を任意に電圧にすることができる。
【００６７】
（第２実施形態）
上記で説明した第１の実施形態に係る発振器１０は、任意のノードの信号をクロック信号として、そのまま出力するものであった。しかしながら、信号を整形した上で、その信号をクロック信号として出力することもできる。そこで、信号を整形するための波形整形回路を用いて構成される発振器を説明する。
【００６８】
（発振器２０の回路構成）
まず、図５を参照して、本発明の第２実施形態に係る発振器２０の回路構成を説明する。
図５に示す発振器２０は、図１に示した発振器１０を構成する素子の他に、抵抗素子Ｒ2と、容量素子Ｃ3，Ｃ4とを備えて構成される。
抵抗素子Ｒ2は、一方の端子がノードＮ2に接続され、他方の端子がノードＮ4に接続される。抵抗素子Ｒ2は、抵抗素子Ｒ1と同様に一方の端子がノードＮ2に接続され、接続関係の上で抵抗素子Ｒ1と対になるように接続されている。但し、抵抗素子Ｒ2は、抵抗素子Ｒ1のようにノードＮ4の信号Ｓ4を、ノードＮ1の信号Ｓ1に帰還させない。
【００６９】
容量素子Ｃ3は、一方の端子がノードＮ3に接続され、他方の端子がノードＮ4に接続される。容量素子Ｃ3は、容量素子Ｃ1と同様に一方の端子がノードＮ3に接続されており、回路構成上、容量素子Ｃ1と対になるように接続されている。但し、容量素子Ｃ3は、容量素子Ｃ1のようにノードＮ4の信号Ｓ4を、ノードＮ1の信号Ｓ1に帰還させない。
容量素子Ｃ4は、一方の端子がノードＮ2に接続され、他方の端子がノードＮ4に接続される。容量素子Ｃ4は、容量素子Ｃ2と同様に一方の端子がノードＮ2に接続され、回路構成上、容量素子Ｃ2と対になるように接続されている。但し、容量素子Ｃ4は、容量素子Ｃ2のようにノードＮ4の信号Ｓ4を、ノードＮ1の信号Ｓ1に帰還させない。
【００７０】
さらに、発振器２０は、タイミング生成回路３０を備えて構成される。この発振器２０は、ノードＮ1，Ｎ4と信号出力端子ＴOUT＋，ＴOUT−とが直接接続されておらず、タイミング生成回路３０を介して接続されている。このタイミング生成回路３０は、各ノードの信号の波形を整形するための波形整形回路の一つである。なお、タイミング生成回路３０は、波形整形回路３１と、ＡＮＤ演算回路Ｌ1と、ＮＯＲ演算回路Ｌ2とを備えて構成される。
【００７１】
波形整形回路３１は、インバータＩ3，Ｉ4を備えて構成される。インバータＩ3，Ｉ4は、インバータＩ1，Ｉ2と同様に、入力端子から入力された信号の位相を反転させる反転増幅回路である。インバータＩ3は、入力端子がノードＮ4に接続され、出力端子がＡＮＤ演算回路Ｌ1の２つの入力端子のうちの一方の入力端子に接続される。インバータＩ4は、入力端子がノードＮ1に接続され、出力端子がＮＯＲ演算回路Ｌ2の２つの入力端子のうちの一方の入力端子に接続される。
【００７２】
ＡＮＤ演算回路Ｌ1は、一方の入力端子がノードＮ5に接続され、他方の入力端子がノードＮ6に接続され、出力端子が信号出力端子ＴOUT＋に接続される。ＡＮＤ演算回路Ｌ1は、２つの入力端子から入力された信号Ｓ5，Ｓ6の電圧ｖ5，ｖ6に基づいてＡＮＤ演算を行う。そして、ＡＮＤ演算回路Ｌ1は、その演算結果に応じた電圧ＶOUT＋の信号を、クロック信号ＳOUT＋として出力端子ＴOUT＋から出力する。
【００７３】
ＮＯＲ演算回路Ｌ2は、一方の入力端子がノードＮ5に接続され、他方の入力端子がノードＮ6に接続され、出力端子が信号出力端子ＴOUT−に接続される。ＮＯＲ演算回路Ｌ2は、２つの入力端子から入力された信号Ｓ5，Ｓ6の電圧ｖ5，ｖ6に基づいてＮＯＲ演算を行う。ＮＯＲ演算回路Ｌ2は、その演算結果に応じた電圧ＶOUT−の信号を、クロック信号ＳOUT−として出力端子ＴOUT−から出力する。
【００７４】
この発振器２０は、発振器１０と同様に、抵抗素子Ｒ1と容量素子Ｃ1，Ｃ2との各素子によって、ノードＮ2の信号Ｓ2とノードＮ3の信号Ｓ3とを、ノードＮ1の信号Ｓ1に帰還させている。一方で、発振器２０は、抵抗素子Ｒ1と容量素子Ｃ1，Ｃ2に対応する抵抗素子Ｒ2と容量素子Ｃ3，Ｃ4との各素子を備えているが、抵抗素子Ｒ2と容量素子Ｃ3，Ｃ4との各素子によっては、ノードＮ2の信号Ｓ2とノードＮ3の信号Ｓ3とを、ノードＮ1の信号Ｓ1に帰還させていない。その代わりに、発振器２０は、ノードＮ4の信号Ｓ4をタイミング生成回路３０に出力している。
【００７５】
そして、タイミング生成回路３０は、共に同相であるノードＮ1の信号Ｓ1と、ノードＮ4の信号Ｓ4とを入力し、周期が信号Ｓ1及び信号Ｓ4の周期と共に同じであって、位相が互いに逆相である一対のノンオーバーラップのクロック信号ＳOUT＋，ＳOUT−を生成する。なお、発振器２０では、ノンオーバーラップのクロック信号ＳOUT＋，ＳOUT−を生成させるために、ノードＮ1の信号Ｓ1を第１の基準信号としてタイミング生成回路３０に出力し、ノードＮ4の信号Ｓ4を第２の基準信号としてタイミング生成回路３０に出力している。
【００７６】
勿論、波形整形回路は、第１実施形態に係る発振器１０のノードＮ1〜Ｎ3の信号Ｓ1〜Ｓ3のうちの少なくとも１つの信号を入力し、入力された信号の波形を整形して所望の波形を生成するような回路であれば良い。例えば、ノードＮ1の信号Ｓ1又はノードＮ4の信号Ｓ4と、それらと逆相であるノードＮ3の信号Ｓ3とをタイミング生成回路３０に入力させて、タイミング生成回路３０でノンオーバーラップのクロック信号ＳOUT＋，ＳOUT−を生成するように、発振器２０を構成しても良い。又、タイミング生成回路３０の代わりに、バッファ回路等を波形整形回路として用いることで、共に同相であるクロック信号を生成するように、発振器２０を構成することもできる。
【００７７】
（発振器２０の信号Ｓ4の最高電圧及び最低電圧を任意の電圧にする方法）
次に、図６及び図７を参照して、本発明の第２実施形態に係る発振器２０のノードＮ4の信号Ｓ4の最高電圧及び最低電圧が、任意の電圧になるようにする方法を説明する。
図６は、発振器２０のノードＮ1〜Ｎ3の信号Ｓ1〜Ｓ3の電圧ｖ1〜ｖ3を示すグラフである。図６（ａ）及び図６（ｂ）に示すグラフの縦軸は各信号Ｓ1〜Ｓ3の電圧ｖ1〜ｖ3を示し、横軸は時間Ｔを示す。
図７（ａ）は、ノードＮ4の電圧ｖ4を基準とした時、時間Ｔがｔ3（Ｓｅｃ）のときの各ノードの電圧を示す。図３（ｂ）は、ノードＮ2の電圧ｖ2を基準とした時、時間Ｔがｔ4（Ｓｅｃ）のときの各ノードの電圧を示す。
【００７８】
なお、発振器２０によりクロック信号ＳOUT＋，ＳOUT−を生成する動作においても、発振器１０によりクロック信号ＳOUTを生成する動作と同様に、ノードＮ4の信号Ｓ4の電圧ｖ４の最高電圧をＶDD（Ｖ）にし、最低電圧を０（Ｖ）にする場合について説明する。
まず、図６（ａ）のグラフ中に実線で示すように、時間Ｔがｔ2（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまでの間、ノードＮ2の電圧ｖ2は０（Ｖ）である。従って、図６（ａ）のグラフ中に破線で示すように、ノードＮ3の電圧ｖ3がＶDD（Ｖ）になる。すると、図６（ｂ）に示すように、時間Ｔがｔ2（Ｓｅｃ）になってからｔ3´（Ｓｅｃ）になるまでの間、ノードＮ4の電圧ｖ4は、ＶDD（Ｖ）からＶDD／２（Ｖ）に向かって徐々に減少していく。さらに、時間Ｔがｔ3´（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまでの間（クロック信号ＳOUT＋，ＳOUT−のノンオーバーラップ区間である時間ＴN（Ｓｅｃ））、ノードＮ4の電圧ｖ4は、ＶDD（Ｖ）からＶDD×２-1/n（Ｖ）に向かって徐々に減少していく。
【００７９】
このように、時間Ｔがｔ2（Ｓｅｃ）になってからｔ3´（Ｓｅｃ）になるまでの間で、ノードＮ4の電圧ｖ4を、所望の最高電圧から徐々に減少させる場合には、容量素子Ｃ3，Ｃ4の容量値ｃ3，ｃ4を変更すれば良い。
一方で、図６（ａ）のグラフ中に実線で示すように、時間Ｔがｔ3（Ｓｅｃ）になると、ノードＮ2の電圧ｖ2は、０（Ｖ）からＶDD（Ｖ）に切り替わる。従って、図６（ａ）のグラフ中に破線で示すように、ノードＮ3の電圧ｖ3は、ＶDD（Ｖ）から０（Ｖ）に切り替わる。すると、図６（ｂ）に示すように、ノードＮ4の電圧ｖ4は、ＶDD×２-1/n（Ｖ）から０（Ｖ）に向かって徐々に減少していく。
【００８０】
このように、ノードＮ４の電圧ｖ4の所望の最低電圧まで減少させるために、容量素子Ｃ3，Ｃ4の容量値ｃ3，ｃ4を変更すれば良い。
上記のようにして、ノードＮ4の電圧ｖ4の最高電圧及び最低電圧を任意の電圧にすると共に、最高電圧と最低電圧との中間の電圧になるタイミングを時間ＴN（Ｓｅｃ）だけずらす時を考える。
時間ｔに対するノードＮ4の電圧ｖ4（ｔ）を、下記の数２−１に示す式のように表すことができる。
【００８１】
【数２−１】
0005711576.tif 000009
【００８２】
ここで、抵抗素子Ｒ2の抵抗値をｒ2とし、容量素子Ｃ3，Ｃ4の容量値をｃ3，ｃ4とする。そして、時間Ｔがｔ3´（Ｓｅｃ）、つまりＴC／２（Ｓｅｃ）になる時間ＴN（Ｓｅｃ）前の電圧ｖ4（ＴC／２−ＴN）は、ＶDD／２（Ｖ）である。すると、電圧ｖ4（ＴC／２−ＴN）を、下記の数２−２に示すように表すことができる。
【００８３】
【数２−２】
0005711576.tif 000010
【００８４】
さらに、上記の数２−２に示した式は、下記の数２−３に示すように展開することができる。
【００８５】
【数２−３】
0005711576.tif 000011
【００８６】
従って、時間ＴN（Ｓｅｃ）を、下記の数２−４に示すように表すことができる。
【００８７】
【数２−４】
0005711576.tif 000012
【００８８】
ここで、上記で説明した数１−７に示した式のように、抵抗素子Ｒ1の抵抗値をｒ1とし、容量素子Ｃ1，Ｃ2の容量値を３ｃ2，ｃ2として表わす。すると、ノードＮ4の信号Ｓ4の周期ＴCは、ＴC＝８ｃ2ｒ1Ｉｎ２になる。よって、時間ＴN（Ｓｅｃ）を、下記の数２−５に示すように展開することができる。
【００８９】
【数２−５】
0005711576.tif 000013
【００９０】
ここで、抵抗素子Ｒ2と容量素子Ｃ3，Ｃ4とからなるＲＣ回路２１の時定数を、抵抗素子Ｒ1と容量素子Ｃ1，Ｃ2とからなるＲＣ回路１１の時定数のｎ倍とする。すると、時間ＴN（Ｓｅｃ）を、下記の数２−６に示す式のように表すことができる。
【００９１】
【数２−６】
0005711576.tif 000014
【００９２】
なお、上記の数２−６に示した式の変数ｎは、１以下の値である。
上記で説明したように、発振器１０のノードｖ4の信号Ｓ4の時間ＴN（Ｓｅｃ）を、ＲＣ回路１１の時定数とＲＣ回路２１の時定数との比１：ｎと、ノードＮ1の信号Ｓ1の周期ＴCとの関係によって、任意の時間にすることができる。勿論、ノードｖ4の信号Ｓ4の時間ＴN（Ｓｅｃ）は任意の時間で良いため、上記で説明したようにＲＣ回路の各容量素子の容量値を変更すれば良い。
又、時間Ｔがｔ3（Ｓｅｃ）である時、つまりＴC／２（Ｓｅｃ）である時の電圧ｖ４（ＴC／２）は、下記の数２−７に示す式のように表すことができる。
【００９３】
【数２−７】
0005711576.tif 000015
【００９４】
さらに、図７（ａ）及び図７（ｂ）に示した各ノードの電圧より、時間Ｔがｔ3（Ｓｅｃ）からｔ4（Ｓｅｃ）のときのノードＮ4の電圧の変位を、下記の数２−８に示す式のように表すことができる。
【００９５】
【数２−８】
0005711576.tif 000016
【００９６】
上記の数２−８に示した式から、容量素子Ｃ3の容量値ｃ3と容量素子Ｃ4の容量値ｃ4との関係を、下記の数２−９に示す式のように表すことができる。
【００９７】
【数２−９】
0005711576.tif 000017
【００９８】
そして、上記の数２−９に示した式を、下記の数２−１０に示す式のように展開することができる。
【００９９】
【数２−１０】
0005711576.tif 000018
【０１００】
つまり、容量素子Ｃ3の容量値ｃ3と、容量素子Ｃ4の容量値ｃ4の容量値との比は、１：（１−２-(1/n)）／（１＋２-(1/n)）であることがわかる。さらに、容量素子Ｃ3の容量値ｃ3と容量素子Ｃ1の容量値ｃ1との間の関係を、下記の数２−１１に示す式のように表すことができる。
【０１０１】
【数２−１１】
0005711576.tif 000019
【０１０２】
従って、容量素子Ｃ3の容量値ｃ3を、下記の数２−１２に示す式のように表すことができる。
【０１０３】
【数２−１２】
0005711576.tif 000020
【０１０４】
同時に、容量素子Ｃ4の容量値ｃ4を、下記の数２−１３に示す式のように表すことができる。
【０１０５】
【数２−１３】
0005711576.tif 000021
【０１０６】
上記で説明したように、抵抗素子Ｒ1，Ｒ2の抵抗値ｒ1，ｒ2と、容量素子Ｃ1〜Ｃ4の容量値ｃ1〜ｃ4を変更することによって、時間ＴN（Ｓｅｃ）だけずらして、ノードＮ1，Ｎ4の信号Ｓ1，Ｓ4の最高電圧をＶDD（Ｖ）にすることができる。同時に、時間ＴN（Ｓｅｃ）だけずらして、ノードＮ1，Ｎ4の信号Ｓ1，Ｓ4の最低電圧を０（Ｖ）にすることができる。
【０１０７】
上記で説明したことをまとめると、発振器２０においては、発振器１０と同様に、容量素子Ｃ1の容量値ｃ1とＣ2の容量値ｃ2との比を３：１にする。さらに、容量素子Ｃ3の容量値ｃ3とＣ4の容量値ｃ4との比を、（１−２-(1/n)）／（１＋２-(1/n)）：１にする。すると、時間ＴN（Ｓｅｃ）だけずらして、ノードＮ1の信号Ｓ1の最高電圧をＶDD（Ｖ）にし、最低電圧を０（Ｖ）にすることができる。
なお、さらに、抵抗素子Ｒ1の抵抗値ｒ1と、抵抗素子Ｒ2の抵抗値ｒ2との比を例えば１０：９と変更することで、ノードＮ1を流れる信号Ｓ1とノードＮ4を流れる信号Ｓ4との周波数を変えずに、僅かに位相を変えることもできる。
【０１０８】
（発振器２０の動作）
続いて、図８を参照して、本発明の第２実施形態に係る発振器２０の動作を説明する。
図８（ａ）は、発振器１０のノードＮ1，Ｎ4の信号Ｓ1，Ｓ4の電圧ｖ1，ｖ4を示す。図８（ｂ）は、発振器１０のノードＮ2，Ｎ3の信号Ｓ2，Ｓ3の電圧ｖ2，ｖ3を示す。図８（ｃ）は、発振器１０のノードＮ5，Ｎ6の信号Ｓ5，Ｓ6の電圧ｖ5，ｖ6を示す。図８（ｄ）は、発振器１０の信号出力端子ＴOUT＋，ＴOUT−から出力されたクロック信号ＳOUT＋，ＳOUT−の電圧ＶOUT＋，ＶOUT−を示す。
図８（ａ）〜（ｄ）のグラフの縦軸は各信号の電圧を示し、横軸は時間Ｔを示している。なお、図８（ａ）及び図８（ｂ）のグラフに示すノードＮ1〜Ｎ3の電圧ｖ1〜ｖ3の変化については、第１実施形態に係る発振器１０のノードＮ1〜Ｎ3の電圧ｖ1〜ｖ3の変化と基本的に同じであるため、説明を省略する。
【０１０９】
まず、各時間ＴにおけるインバータＩ2の入力端子側であるノードＮ2の電圧ｖ2の変化を説明する。
図８（ｂ）に示すように、時間Ｔがｔ1（Ｓｅｃ）になると、インバータＩ2の入力端子側であるノードＮ2の電圧ｖ2は、０（Ｖ）からＶDD（Ｖ）に切り替わる。従って、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、ＶDD（Ｖ）から０（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ4の電圧ｖ4は、抵抗素子Ｒ2と容量素子Ｃ3，Ｃ4とからなるＲＣ回路２１の時定数によって、ＶDD／２（Ｖ）より高い電圧から最高電圧であるＶDD（Ｖ）に向かって徐々に高くなる。
【０１１０】
次に、図８（ｂ）に示すように、時間Ｔがｔ2（Ｓｅｃ）になると、インバータＩ２の入力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）になる。従って、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、０（Ｖ）になる。
すると、図８（ａ）に示すように、ノードＮ4の電圧ｖ4は、抵抗素子Ｒ2と容量素子Ｃ3，Ｃ4とからなるＲＣ回路２１の時定数によって、ＶDD（Ｖ）からＶDD／２（Ｖ）に向かって徐々に低くなる。この時、ノードＮ4の電圧ｖ4は、漸近的に０（Ｖ）に徐々に近づき、下側が凸になる凸曲線をたどるようにして低くなっていく。
【０１１１】
そして、時間Ｔがｔ3´（Ｓｅｃ）になると、ノードＮ4の電圧ｖ４はＶDD／２（Ｖ）になる。この時、ノードＮ1の電圧ｖ1は、まだＶDD／２（Ｖ）になっていない。
次に、図８（ａ）に示すように、時間Ｔがｔ3´（Ｓｅｃ）になってから、さらに時間ＴN（Ｓｅｃ）だけ経過したｔ3（Ｓｅｃ）になるまでの間、ノードＮ４の電圧ｖ4は、抵抗素子Ｒ2と容量素子Ｃ3，Ｃ4とからなるＲＣ回路２１の時定数によって、漸近的に０（Ｖ）に徐々に近づくと共に、下側が凸になる凸曲線をたどるようにして、さらに低くなっていく。
【０１１２】
次に、図８（ｂ）に示すように、時間Ｔがｔ3（Ｓｅｃ）になると、インバータＩ2の入力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）から０（Ｖ）に切り替わる。従って、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、０（Ｖ）からＶDD（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ1の電圧ｖ1は、ＶDD／２（Ｖ）になる。又、ノードＮ4の電圧ｖ4は、ＶDD／２（Ｖ）より低い電圧から最低電圧である０（Ｖ）に向かって徐々に低くなる。
【０１１３】
次に、図８（ｂ）に示すように、時間Ｔがｔ4（Ｓｅｃ）になると、インバータＩ2の入力端子側であるノードＮ2の電圧ｖ2は、ＶDD（Ｖ）から０（Ｖ）に切り替わる。従って、インバータＩ2の出力端子側であるノードＮ3の電圧ｖ3は、０（Ｖ）からＶDD（Ｖ）に切り替わる。
すると、図８（ａ）に示すように、ノードＮ4の電圧ｖ4は、抵抗素子Ｒ2と容量素子Ｃ3，Ｃ4とからなるＲＣ回路２１の時定数によって、最低電圧である０（Ｖ）からＶDD／２（Ｖ）まで徐々に高くなる。この時、ノードＮ4の電圧ｖ4は、漸近的にＶDD（Ｖ）に近づくと共に、上側に凸になる凸曲線をたどるようにして高くなっていく。
そして、時間Ｔがｔ5´（Ｓｅｃ）になると、ノードＮ4の電圧ｖ4はＶDD／２（Ｖ）になる。この時、ノードＮ1の電圧ｖ1は、まだＶDD／２（Ｖ）になっていない。
【０１１４】
次に、図８（ａ）に示すように、時間Ｔがｔ5´（Ｓｅｃ）になってから、さらに時間ＴN（Ｓｅｃ）だけ経過したｔ5（Ｓｅｃ）になるまでの間、ノードＮ4の電圧ｖ4は、抵抗素子Ｒ2と容量素子Ｃ3，Ｃ4とからなるＲＣ回路２１の時定数によって、漸近的にＶDD（Ｖ）に徐々に近づくと共に、上側が凸になる凸曲線をたどるようにして、さらに高くなっていく。
そして、時間Ｔがｔ5（Ｓｅｃ）になった時に、ノードＮ1の電圧ｖ1は、ＶDD／２（Ｖ）になる。又、各グラフに示した各信号の電圧は、全て時間Ｔがｔ1（Ｓｅｃ）であった時と同じ電圧に戻る。
上記の動作が繰り返されながら、ノードＮ1，Ｎ4の信号Ｓ1，Ｓ4がタイミング生成回路３０に入力される。
【０１１５】
タイミング生成回路３０において、最初に、インバータＩ3がノードＮ4の信号Ｓ4を反転させる。又、インバータＩ4がノードＮ1の信号Ｓ1を反転させる。このため、図８（ｃ）に示すように、ノードＮ5の信号Ｓ5は、ノードＮ4の信号Ｓ4と逆相になる。又、ノードＮ6の信号Ｓ6は、ノードＮ1の信号Ｓ1と逆相になる。
つまり、ノードＮ5の信号Ｓ5の電圧ｖ５は、時間Ｔがｔ3（Ｓｅｃ）になってからｔ4（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶDD（Ｖ）に立ち上がる。そして、信号Ｓ5の電圧ｖ5は、時間Ｔがｔ1（Ｓｅｃ）になってからｔ2（Ｓｅｃ）になるまでの間で、ＶDD（Ｖ）から０（Ｖ）に立ち下がる。
【０１１６】
又、ノードＮ6の信号Ｓ6の電圧ｖ6は、時間Ｔがｔ3´（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶDD（Ｖ）に立ち上がる。そして、信号Ｓ6の電圧ｖ6は、時間Ｔがｔ5´（Ｓｅｃ）になってからｔ5（Ｓｅｃ）になるまでの間で、ＶDD（Ｖ）から０（Ｖ）に立ち下がる。
さらに、タイミング生成回路３０において、ＡＮＤ演算回路Ｌ1が、２つの信号Ｓ5，Ｓ6の電圧ｖ5，ｖ6に応じたＡＮＤ演算することで、クロック信号ＳOUT＋を生成する。又、ＮＯＲ演算回路Ｌ2が、２つの信号Ｓ5，Ｓ6の電圧ｖ5，ｖ6に応じたＮＯＲ演算することで、クロック信号ＳOUT＋を生成する。
【０１１７】
すると、図８（ｄ）に示すように、クロック信号ＳOUT＋の電圧ＶOUT＋は、時間Ｔがｔ3（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶDD（Ｖ）に立ち上がる。そして、クロック信号ＳOUT＋の電圧ＶOUT＋は、時間Ｔがｔ5´（Ｓｅｃ）になってからｔ5（Ｓｅｃ）になるまでの間で、ＶDD（Ｖ）から０（Ｖ）に立ち下がる。
又、クロック信号ＳOUT−の電圧ＶOUT−は、時間Ｔがｔ1になってからｔ2（Ｓｅｃ）になるまでの間で、０（Ｖ）からＶDD（Ｖ）に立ち上がる。そして、クロック信号ＳOUT−の電圧ＶOUT−は、時間Ｔがｔ3´（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまでの間で、ＶDD（Ｖ）から０（Ｖ）に立ち下がる。
【０１１８】
つまり、タイミング生成回路３０から出力されたクロック信号ＳOUT＋とクロック信号ＳOUT−とは、位相が互いに逆相である。さらに、クロック信号ＳOUT＋とクロック信号ＳOUT−とは、電圧の立ち上がり時間と立ち下がり時間との差が、時間ＴN（Ｓｅｃ）になるようなノンオーバーラップの関係にある。
上記で説明したように、発振器２０は、上記で説明した動作を繰り返すことで、ノンオーバーラップクロック信号であるクロック信号ＳOUT＋，ＳOUT−を生成する。なお、上記で説明した発振器２０により生成されたクロック信号ＳOUT＋，ＳOUT−の周期についても、発振器１０と同様に、ＲＣ回路２１の時定数によって決まる。クロック信号ＳOUT＋，ＳOUT−の周期は、時間Ｔがｔ1（Ｓｅｃ）になってからｔ3（Ｓｅｃ）になるまで時間と、時間Ｔがｔ3（Ｓｅｃ）になってからｔ5（Ｓｅｃ）になるまで時間との総和である。
【０１１９】
（発振器２０のまとめ）
上記で説明したように、第２実施形態に係る発振器２０は、抵抗素子Ｒ1の抵抗値ｒ1と、容量素子Ｃ1の容量値ｃ1と、容量素子Ｃ2の容量値ｃ2に加えて、抵抗素子Ｒ2の抵抗値ｒ2と、容量素子Ｃ3の容量値ｃ3と、容量素子Ｃ4の容量値ｃ4の容量値によって、ノードＮ1，Ｎ4の信号Ｓ1，Ｓ4の電圧ｖ1，ｖ4の最高電圧及び最低電圧を、任意に電圧にする。又、発振器２０は、ノードＮ1，Ｎ4の信号Ｓ1，Ｓ4が、最高電圧と最低電圧との中間の電圧ＶDD／２（Ｖ）になるタイミングを時間ＴN（Ｓｅｃ）だけずらす。さらに、発振器２０は、タイミング生成回路３０を用いて、互い逆相であるノンオーバーラップクロック信号を生成することができる。
【０１２０】
（変形例）
上記で説明した各実施形態に係る発振器１０，２０は、インバータの数が２つであった。しかしながら、インバータの数はこれに限定されない。そこで、インバータの数を、発振器１０，２０のインバータの数より１つだけ多くし、３つのインバータを用いて構成された発振器について説明する。
（発振器３０の回路構成）
まず、図９を参照して、本発明に係る第２実施形態に係る発振器２０の変形例として、発振器３０の回路構成を説明する。
図９に示す発振器３０は、図５に示した発振器２０を構成する素子の他に、インバータＩ5を備えて構成される。
インバータＩ5は、インバータＩ1，Ｉ2と同様に、入力端子から入力された信号の位相を反転させ、出力端子からその信号を出力する反転増幅回路である。インバータＩ5は、ノードＮ1とインバータＩ1の入力端子との間に接続される。
【０１２１】
つまり、図９に示す発振器３０は、直列に接続されたインバータＩ1，Ｉ2の最前段に、さらにインバータＩ5が接続される。つまり、発振器３０は、３つのインバータＩ1〜Ｉ5が互いに直列に接続されている。従って、最後段のインバータＩ2の出力端子から出力された信号Ｓ2は、ノードＮ1の信号Ｓ1に帰還されるように構成されている。
但し、発振器１０，２０ではインバータの数が偶数であったが、発振器３０ではインバータの数が奇数である。このため、最後段のインバータＩ2の出力端子から出力された信号Ｓ2と、最前段のインバータＩ5の入力端子に入力された信号とは逆相になる。
【０１２２】
このため、発振器３０のノードＮ2，Ｎ3の位置と、発振器２０のノードＮ2，Ｎ3の位置とを入れ替えてある。従って、発振器３０においても、ノードＮ2がインバータＩ2の出力端子と、容量素子Ｃ2及び抵抗素子Ｒ1との接続点である。又、ノードＮ3が、インバータＩ1の出力端子と容量素子Ｃ1との接続点である。要するに、発振器３０においても、ノードＮ2の信号Ｓ2は、ノードＮ1の信号Ｓ1と逆相になる。又、ノードＮ3の信号Ｓ3は、ノードＮ1の信号Ｓ1と同相になる。
【０１２３】
容量素子Ｃ1は、ノードＮ3の信号Ｓ3を、ノードＮ3の信号Ｓ3と同相であるノードＮ1の信号Ｓ1に帰還させる。又、抵抗素子Ｒ1及び容量素子Ｃ2は、ノードＮ2の信号Ｓ2を、ノードＮ2の信号Ｓ2と逆相であるノードＮ1の信号Ｓ1に帰還させる。
このように、発振器３０は、インバータの数が偶数であるが、発振器２０と同様に、抵抗素子Ｒ1及び容量素子Ｃ1，Ｃ2と、抵抗素子Ｒ2及び容量素子Ｃ3，Ｃ4とが互いに対になり、それらのインバータを共有しているように接続されている。さらに、発振器３０は、発振器２０と同様に、タイミング生成回路３０を備えている。これにより、タイミング生成回路３０は、ノードＮ1，Ｎ4から共に同相である信号を入力し、互いに逆相であるノンオーバーラップの関係があるクロック信号ＳOUT＋，ＳOUT−を出力するように構成されている。
【０１２４】
（発振器３０の動作）
上記で説明したように、第３実施形態に係る発振器３０は、互いに直列に接続された複数のインバータの数が奇数である。しかしながら、発振器３０は、各ノードを流れる信号の電圧や位相が、第２実施形態に係る発振器２０と同じになるように構成されている。従って、図２に示す発振器３０の各ノードＮ1〜Ｎ4及びクロック信号ＳOUT＋，ＳOUT−の立ち上がり方及び立ち下がり方は、図示するまでもなく、図８に示した発振器２０の各信号の立ち上がり方及び立ち下がり方と同じになる。
【０１２５】
（発振器３０のまとめ）
上記で説明したように、第３実施形態に係る発振器３０は、互いに直列に接続された複数のインバータの数が、第２実施形態に係る発振器２０と異なっている。しかしながら、発振器を構成する複数のインバータの数の関わらず、容量素子Ｃ1〜Ｃ4の容量値ｃ1〜ｃ4及び抵抗素子Ｒ1,Ｒ2の抵抗値ｒ1,ｒ2によって、各ノードの信号の最高電圧及び最低電圧を任意の電圧にすることができる。
【産業上の利用可能性】
【０１２６】
特に、正弦波やパルス信号等のようなクロック信号を生成する発振器として利用される。この発振器を有する半導体装置は、ビデオカメラやオーディオ機器等の各種の電子機器用の発振器を有する半導体装置として利用することができる。
【符号の説明】
【０１２７】
１０，２０，４０……発振器
３０……タイミング生成回路
３１……波形整形回路
Ｉ1〜Ｉ4……インバータ
Ｒ1，Ｒ2……抵抗素子
Ｃ1〜Ｃ4……容量素子
Ｌ1……ＡＮＤ演算回路
Ｌ2……ＮＯＲ演算回路
【図１】
0005711576.tif 000022
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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