(57)【特許請求の範囲】
【請求項１】
光源を有する筐体内に配置された基材上に搭載される半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）主面、前記主面に設けられた複数のチップ形成領域、前記複数のチップ形成領域のうちの互いに隣り合うチップ形成領域間に設けられたスクライブ領域、および、前記主面とは反対側の裏面を有する半導体ウェハを準備する工程；
（ｂ）前記（ａ）工程の後、前記スクライブ領域における一部を除去する工程；
（ｃ）前記（ｂ）工程の後、前記半導体ウェハの前記主面をバックグラインドテープに接着した状態で、前記半導体ウェハの前記裏面を研削することにより、チップ主面、前記チップ主面とは反対側のチップ裏面、および、前記チップ主面と前記チップ裏面との間のチップ側面をそれぞれ有する複数の半導体チップに前記半導体ウェハを分割する工程；
（ｄ）前記（ｃ）工程の後、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面に遮光膜を形成する工程。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
（ｅ）前記（ｃ）工程後、前記（ｄ）工程前に、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面をエッチングする工程を備えることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記複数の半導体チップのそれぞれの前記チップ主面をバックグラインドテープに接着した状態で、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面をプラズマエッチングすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２に記載の半導体装置の製造方法であって、
前記（ｅ）工程は、前記複数の半導体チップのそれぞれの前記チップ主面をバックグラインドテープに接着した状態で、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法であって、
前記（ｄ）工程は、前記バックグラインドテープを引き伸ばし、前記バックグラインドテープを引き伸ばした状態で、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面に遮光膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
前記（ｄ）工程は、スパッタリング法、蒸着法、あるいは、ＣＶＤ法のいずれかを使用して、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面に遮光膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法であって、
前記遮光膜は、金属膜、または、絶縁膜から形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法であって、
前記（ｂ）工程は、前記半導体ウェハの前記裏面をダイシングテープに接着し、前記半導体ウェハの前記裏面を前記ダイシングテープに接着した状態で、前記半導体ウェハの前記主面側にブレードを走行させることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法であって、
（ｆ）前記（ｄ）工程の後、前記複数の半導体チップのそれぞれの前記チップ裏面にピックアップ用テープを接着する工程と、
（ｇ）前記（ｆ）工程の後、前記ピックアップ用テープを引き伸ばす工程と、
（ｈ）前記（ｇ）工程の後、前記複数の半導体チップのそれぞれをピックアップする工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
光源を有する筐体内に配置された基材上に搭載される半導体装置の製造方法であって、以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）主面、前記主面に設けられた複数のチップ形成領域、前記複数のチップ形成領域のうちの互いに隣り合うチップ形成領域間に設けられたスクライブ領域、および、前記主面とは反対側の裏面を有する半導体ウェハを準備する工程；
（ｂ）前記（ａ）工程の後、前記半導体ウェハの前記スクライブ領域に沿って、前記スクライブ領域を切断することにより、複数の半導体チップを取得する工程；
（ｃ）前記（ｂ）工程の後、前記複数の半導体チップのそれぞれのチップ裏面およびチップ側面に遮光膜を形成する工程。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
（ｄ）前記（ｂ）工程後、前記（ｃ）工程前に、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面をエッチングする工程を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
前記（ｄ）工程は、前記複数の半導体チップのそれぞれのチップ主面をテープに接着した状態で、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面をプラズマエッチングすることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１に記載の半導体装置の製造方法であって、
前記（ｄ）工程は、前記複数の半導体チップのそれぞれのチップ主面をテープに接着した状態で、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面をウェットエッチングすることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０に記載の半導体装置の製造方法であって、
前記（ｃ）工程は、前記複数の半導体チップのそれぞれのチップ主面に接着されたテープを引き伸ばし、前記テープを引き伸ばした状態で、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面に遮光膜を形成することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０に記載の半導体装置の製造方法であって、
前記（ｃ）工程は、スパッタリング法、蒸着法、あるいは、ＣＶＤ法のいずれかを使用して、前記複数の半導体チップのそれぞれの前記チップ裏面および前記チップ側面に遮光膜を形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０に記載の半導体装置の製造方法であって、
（ｅ）前記（ａ）工程後、前記（ｂ）工程前に、前記半導体ウェハの前記裏面にレジスト膜を塗布し、塗布した前記レジスト膜をパターニングすることにより、前記半導体ウェハの複数の前記スクライブ領域のそれぞれの一部を少なくとも開口する前記レジスト膜を形成する工程と、
（ｆ）前記（ｅ）工程後、前記（ｂ）工程前に、パターニングした前記レジスト膜をマスクにしたエッチングにより、露出している前記半導体ウェハの領域における一部を除去する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０に記載の半導体装置の製造方法であって、
前記（ｂ）工程は、
（ｂ１）前記半導体ウェハの前記裏面側から、第１厚さの第１ブレードにより、前記半導体ウェハの厚さの途中まで切り込みを形成する工程と、
（ｂ２）前記（ｂ１）工程の後、前記半導体ウェハの前記裏面側から、前記第１厚さよりも薄い第２厚さの第２ブレードにより、前記半導体ウェハを切断する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１８】
光源を有する筐体内に配置された基材上に搭載される半導体チップを含む半導体装置であって、
前記半導体チップは、
（ａ）チップ表面と、
（ｂ）前記チップ表面に形成された複数のバンプ電極と、
（ｃ）前記チップ表面とは反対側のチップ裏面と、
（ｄ）前記チップ表面と前記チップ裏面との間に位置するチップ側面と、
（ｅ）前記チップ裏面と前記チップ側面にわたって形成された遮光膜と、を有していることを特徴とする半導体装置。
【請求項１９】
請求項１８に記載の半導体装置であって、
前記半導体チップの前記チップ側面は、前記半導体チップの前記チップ裏面に対して傾斜する傾斜面を有し、
前記チップ裏面の幅は、前記チップ表面の幅よりも小さいことを特徴とする半導体装置。
【請求項２０】
請求項１９に記載の半導体装置であって、
前記半導体チップの前記チップ側面は、前記チップ表面よりも前記チップ裏面に近い側に形成された第１側面部と、前記チップ裏面よりも前記チップ表面に近い側に形成された第２側面部から構成されており、
前記第１側面部に前記傾斜面が形成されていることを特徴とする半導体装置。
【請求項２１】
請求項２０に記載の半導体装置であって、
前記第１側面部の厚さをＡとし、
前記半導体チップの厚さをＢとした場合、
Ａ＜Ｂ／２が成立していることを特徴とする半導体装置。
【請求項２２】
請求項２０に記載の半導体装置であって、
前記第１側面部の厚さをＡとし、
前記半導体チップの厚さをＢとした場合、
Ｂ／２≦Ａ≦２Ｂ／３が成立していることを特徴とする半導体装置。
【請求項２３】
請求項１８に記載の半導体装置であって、
前記半導体チップは、液晶表示装置の液晶表示部を駆動するＬＣＤドライバであることを特徴とする半導体装置。
【請求項２４】
（ａ）上面、前記上面とは反対側の下面とを有する第１基材と、
（ｂ）前記第１基材の前記上面に配置された液晶部材と、
（ｃ）前記第１基材との組み合わせによって前記液晶部材を封止するように前記第１基材の前記上面上に配置された第２基材と、
（ｄ）前記第１基材の下方に配置された光源と、
（ｅ）チップ表面、前記チップ表面に形成された複数のバンプ電極、前記チップ表面とは反対側のチップ裏面、前記チップ表面と前記チップ裏面との間に位置するチップ側面、および前記チップ裏面と前記チップ側面にわたって形成された遮光膜を有し、前記チップ表面が前記第１基材の前記上面に対向するように、前記第１基材の前記上面上に配置された半導体チップと、
（ｆ）前記半導体チップの前記チップ表面と前記第１基材の前記上面との間に形成された封止材と、を含むことを特徴とする液晶表示装置。
【請求項２５】
請求項２４に記載の液晶表示装置であって、
前記半導体チップの前記チップ側面は、前記半導体チップの前記チップ裏面に対して傾斜する傾斜面を有し、
前記チップ裏面の幅は、前記チップ表面の幅よりも小さいことを特徴とする液晶表示装置。
【請求項２６】
請求項２５に記載の液晶表示装置であって、
前記半導体チップの前記チップ側面は、前記チップ表面よりも前記チップ裏面に近い側に形成された第１側面部と、前記チップ裏面よりも前記チップ表面に近い側に形成された第２側面部から構成されており、
前記第１側面部に前記傾斜面が形成されていることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術ならびに液晶表示装置に関し、特に、光源とともに筐体内に配置される半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開平０６−１１２３７１号公報（特許文献１）には、光源とともに筐体内に配置される半導体チップを覆うように遮光性粘着テープを形成して、半導体チップを遮光する技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−１１２３７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年では、液晶ディスプレイ（液晶表示装置）やプラズマディスプレイや有機ＥＬディスプレイに代表されるフラットパネルディスプレイが急速に普及している。これらのフラットパネルディスプレイでは、筐体内に、表示部とともに、表示部を駆動する集積回路が形成された半導体チップ（ドライバＩＣ）が配置される。このため、フラットパネルディスプレイでは、光源から照射される光が半導体チップに照射されてしまうおそれがある。
【０００５】
例えば、液晶ディスプレイでは、液晶材料（液晶組成物）を駆動するための半導体チップが搭載される基材（ガラス基板）の背面（下方）に光源（バックライト）が配置されており、光源から、この光源の上方に配置された液晶材料に向かって光が照射されるが、このとき、半導体チップにも光が照射されるおそれがある。また、プラズマディスプレイや有機ＥＬディスプレイでは、表示部自体（光源）が発光するため、表示部から漏れ出た光が、表示部と隣り合うように配置された半導体チップに照射される可能性がある。
【０００６】
このように、半導体チップに光が照射されると、半導体チップからの出力電圧が減少してしまうため、表示部に印加される電圧が減少する。この結果、例えば、表示される画像が不鮮明（コントラストの低下）となるといった不良が生じる。
【０００７】
そこで、例えば、上述した特許文献１に記載されているような遮光性粘着テープで半導体チップを覆い、半導体チップを遮光しておくことが有効である。
【０００８】
しかし、近年では、フラットパネルディスプレイの薄型化が進んでおり、半導体チップの厚さだけでなく、半導体チップが配置される基材（カバーガラス、ガラス基板など）の厚さも薄くなる傾向にある。このため、基材や半導体チップの厚さによっては、上述の遮光性粘着テープを使用すると、基材（カバーガラス）の表面からテープが突出するおそれがある。なお、遮光性粘着テープが突出していると、この遮光性粘着テープおよび筐体（ケース）を介して外部からの衝撃（圧力）が半導体チップに伝わりやすくなり、チップクラックの原因ともなる。
【０００９】
本発明の目的は、フラットパネルディスプレイの薄型化を推進できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態における半導体装置の製造方法は、半導体ウェハを複数の半導体チップに分割する工程の後、複数の半導体チップのそれぞれのチップ裏面およびチップ側面に遮光膜を形成する工程を備えるものである。
【００１３】
また、代表的な実施の形態における半導体装置は、光源を有する筐体内に配置された基材上に搭載される半導体チップを含み、この半導体チップのチップ裏面とチップ側面にわたって遮光膜が形成されているものである。
【００１４】
さらに、代表的な実施の形態における液晶表示装置は、光源を有する筐体内に配置された基材上に搭載される半導体チップを含み、この半導体チップのチップ裏面とチップ側面にわたって遮光膜が形成されているものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
フラットパネルディスプレイの薄型化を推進できる。
【図面の簡単な説明】
【００１７】
【図１】携帯電話機の外観構成を示す図である。
【図２】図１のＡ−Ａ線で切断した断面図である。
【図３】ＬＣＤドライバの機能を示す機能ブロック図である。
【図４】ＬＣＤドライバを構成する半導体チップの表面を示す平面図である。
【図５】図４のＡ−Ａ線で切断した断面図である。
【図６】図４のＢ−Ｂ線で切断した断面図である。
【図７】チップ側面全体を傾斜させた構成を示す断面図である。
【図８】チップ側面全体を傾斜させた構成を示す断面図である。
【図９】チップ側面全体を傾斜させた変形構成を示す断面図である。
【図１０】チップ側面全体を傾斜させた変形構成を示す断面図である。
【図１１】チップ側面を傾斜させない構成を示す断面図である。
【図１２】チップ側面を傾斜させない構成を示す断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の流れを説明するフローチャートである。
【図１４】準備された半導体ウェハの平面図である。
【図１５】図１４のＡ−Ａ線で切断した断面図である。
【図１６】実施の形態１における半導体装置の製造工程を示す平面図である。
【図１７】図１６のＡ−Ａ線で切断した断面図である。
【図１８】実施の形態１における半導体装置の製造工程を示す平面図である。
【図１９】図１８のＡ−Ａ線で切断した断面図である。
【図２０】実施の形態１における半導体装置の製造工程を示す平面図である。
【図２１】図２０のＡ−Ａ線で切断した断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】実施の形態１における半導体装置の実装工程を示す断面図である。
【図３０】図２９に続く半導体装置の実装工程を示す断面図である。
【図３１】実施の形態２における半導体装置の製造方法の流れを説明するフローチャートである。
【図３２】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】変形例２における半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】変形例３における半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２３】
（実施の形態１）
＜本発明の適用対象＞
本発明の目的は、フラットパネルディスプレイの薄型化にあることから、本発明の技術的思想は、フラットパネルディスプレイの一例である液晶ディスプレイ（液晶表示装置）やプラズマディスプレイや有機ＥＬディスプレイなどを備える電子機器に適用することができる。フラットパネルディスプレイは、例えば、パーソナルコンピュータやワードプロセッサなどのディスプレイ装置をはじめとして、テレビジョンや携帯電話機の表示装置として幅広く使用されている。そこで、特に、本実施の形態１では、フラットパネルディスプレイの代表例である液晶ディスプレイを備える携帯電話機を例に挙げて、本発明の技術的思想について説明する。つまり、本実施の形態１では、液晶ディスプレイを備える携帯電話機を一例にして本発明の技術的思想を説明するが、本発明の技術的思想は、これに限られるものではなく、フラットパネルディスプレイを備える電子機器に幅広く適用することができる。
【００２４】
＜携帯電話機の構成＞
図１は、携帯電話機ＭＰの外観構成を示す図である。図１に示すように、本実施の形態１における携帯電話機ＭＰは、矩形形状をしており、表面中央部に表示部ＤＵが配置されている。この表示部ＤＵは、例えば、液晶ディスプレイから構成されている。次に、このように構成されている携帯電話機ＭＰの内部構造について説明する。図２は、図１のＡ−Ａ線で切断した断面図である。図２に示すように、本実施の形態１における携帯電話機ＭＰは、上面に開口領域が存在するケース（筐体）ＣＳを有しており、このケースＣＳの底部に光源となるバックライトＢＬが配置されている。そして、このバックライトＢＬの上部には、ガラス基板（基材）ＧＳ１が配置されており、このガラス基板ＧＳ１の上部にガラス基板ＧＳ２が配置されている。ここで、ガラス基板ＧＳ１とガラス基板ＧＳ２との間には、シール材ＳＬが配置されて隙間が確保されており、この隙間に液晶部材ＬＣが封止されている。これにより、携帯電話機ＭＰの表示部が構成されることになる。また、ガラス基板ＧＳ１のサイズは、ガラス基板ＧＳ２のサイズよりも大きくなっており、表示部の近傍（本実施の形態１では、ガラス基板ＧＳ１上で、かつ、表示部の隣）に、半導体チップＣＨＰが搭載されている。具体的に、半導体チップＣＨＰの主面には、複数のバンプ電極ＢＭＰが形成されており、この複数のバンプ電極ＢＭＰが形成された半導体チップＣＨＰの主面をガラス基板ＧＳ１の上面と対向させるようにして、ガラス基板ＧＳ１上に半導体チップＣＨＰが搭載されている。このとき、複数のバンプ電極ＢＭＰとガラス基板ＧＳ１上に形成された配線は、異方性導電フィルムＡＣＦを介して電気的に接続されることになる。さらに、この半導体チップＣＨＰの側面から裏面にわたって遮光膜ＳＤＦが形成され、遮光膜ＳＤＦが形成された半導体チップＣＨＰの裏面と筐体ＣＳの間には、携帯電話機ＭＰの外部から加わった衝撃を半導体チップＣＨＰに伝わりにくくするために、クッション材ＣＮが設けられている。一方、半導体チップＣＨＰが搭載されているガラス基板ＧＳ１の上面とは反対側の下面には、平面視において、半導体チップＣＨＰと重なるように遮光材ＳＤＴが貼り付けられている。
【００２５】
このように構成されている携帯電話機ＭＰは、上述したような液晶表示装置（液晶ディスプレイ）を含んでいる。すなわち、図２に示すように、液晶ディスプレイは、上面、上面とは反対側の下面とを有するガラス基板ＧＳ１と、ガラス基板ＧＳ１の上面に配置された液晶部材ＬＣと、ガラス基板ＧＳ１との組み合わせによって、液晶部材ＬＣを封止するように配置されたガラス基板ＧＳ２とを備えている。そして、さらに、液晶ディスプレイは、ガラス基板ＧＳ１の下方に配置されたバックライト（光源）ＢＬと、チップ表面、チップ表面に形成された複数のバンプ電極、チップ表面とは反対側のチップ裏面、および、チップ表面とチップ裏面との間に位置するチップ側面とを有する半導体チップＣＨＰを備えている。ここで、半導体チップＣＨＰは、チップ表面（主面、表面）がガラス基板ＧＳ１の上面に対向するように、ガラス基板ＧＳ１の上面上に配置されている。そして、半導体チップＣＨＰのチップ表面とガラス基板ＧＳ１の上面との間には、封止材となる異方性導電フィルムが形成されており、半導体チップＣＨＰには、チップ表面とは反対側のチップ裏面（裏面）と、チップ表面とチップ裏面との間に位置するチップ側面（側面）にわたって遮光膜ＳＤＦが形成されている。このようにして、本実施の形態１における携帯電話機には、液晶表示部と、半導体チップＣＨＰとが組み込まれている。液晶表示部は、画像を表示する表示部として機能し、複数の液晶表示素子から構成されている。半導体チップＣＨＰは、液晶表示部を構成する複数の液晶表示素子を駆動するように構成されており、半導体チップＣＨＰには、液晶表示部で画像が表示できるように制御する集積回路が形成されている。この半導体チップＣＨＰは、液晶表示部を構成する複数の液晶表示素子のオン／オフを制御する機能を有し、ＬＣＤドライバと呼ばれるものである。
【００２６】
なお、図２では、携帯電話機ＭＰの構成要素のうち、液晶ディスプレイに関する主要な構成について説明しているが、携帯電話機ＭＰには、その他にも多くの電子部品が搭載されており、携帯電話機ＭＰの通信機能やアプリケーション機能が実現されている。具体的に携帯電話機ＭＰには、図示はしないが、ＣＰＵやメモリを形成したＬＣＤドライバとは別の半導体チップ（半導体装置）や、抵抗や容量素子やインダクタといった受動素子が複数搭載されている。この携帯電話機ＭＰに搭載された電子回路によって、例えば、ＬＣＤドライバである半導体チップＣＨＰが制御され、さらに、この半導体チップＣＨＰによって液晶表示部の駆動制御が行われて、液晶表示部に画像が表示されるように、携帯電話機ＭＰは構成されている。
【００２７】
＜本実施の形態１における特徴の概要＞
以下に、本実施の形態１における特徴の概要について、図２を参照しながら説明する。図２において、本実施の形態１における特徴は、ＬＣＤドライバを構成する半導体チップＣＨＰのチップ側面からチップ裏面にわたって遮光膜ＳＤＦを形成している点にある。これにより、本実施の形態１によれば、例えば、バックライトＢＬから発せられた光がケース内で反射して、半導体チップＣＨＰのチップ側面やチップ裏面から半導体チップＣＨＰへ照射されることを防止できる。なお、半導体チップＣＨＰの主面（チップ表面）側からの光の半導体チップＣＨＰへの照射は、ガラス基板ＧＳ１の下面に貼り付けられた遮光材ＳＤＴによって防止される。
【００２８】
ここで、例えば、ＬＣＤドライバを構成する半導体チップＣＨＰへの光の照射を防止するため、半導体チップＣＨＰのチップ側面からチップ裏面を覆うように、遮光テープを貼り付けることが考えられる。ところが、近年では、携帯電話機ＭＰに代表される電子機器の薄型化が推進されてきており、これに伴って、携帯電話機ＭＰに搭載される液晶表示装置の薄型化も要求されている。このことから、半導体チップＣＨＰの厚さだけでなく、例えば、図２に示すガラス基板ＧＳ１およびガラス基板ＧＳ２も薄くなる傾向がある。この結果、ガラス基板ＧＳ１、ガラス基板ＧＳ２、および、半導体チップＣＨＰの厚さによっては、半導体チップＣＨＰを覆う遮光テープがガラス基板ＧＳ２の表面の高さよりも突出してしまうことが考えられる。ここで、使用する遮光テープがガラス基板ＧＳ２の表面の高さよりも突出してしまう一つの要因は、遮光テープが、遮光層だけでなく、基材層も有しているためであり、遮光テープそのものの厚さを低減するには限界がある。また、他の要因としては、遮光テープは半導体チップＣＨＰとは別部品（別部材）のため、半導体チップＣＨＰに貼り付ける際に使用する接着材が必要になる。これにより、接着材の厚さの分だけ、半導体チップＣＨＰの実装高さを低減できない。このように、半導体チップＣＨＰを覆う遮光テープがガラス基板ＧＳ２の表面の高さよりも突出してしまった場合、携帯電話機ＭＰの薄型化が阻害されるとともに、突出した遮光テープを介して、携帯電話機ＭＰの外部からの衝撃が半導体チップＣＨＰに伝わりやすくなり、これによって、半導体チップＣＨＰにクラックが発生してしまうおそれが高まる。このように、半導体チップＣＨＰと別部品として遮光テープを使用する場合、遮光テープの突出によって、携帯電話機ＭＰの薄型化が阻害されるとともに、携帯電話機ＭＰ自体の信頼性低下を招くおそれがある。さらに、ＬＣＤドライバを構成する半導体チップＣＨＰとは別部品の遮光テープを使用するデメリットとしては、半導体チップＣＨＰを覆うように遮光テープを貼り付ける工程が別途必要となることや、別部品としての遮光テープが必要となるため、材料費（製造コスト）が上昇してしまう問題点が挙げられる。さらに、近年では、タッチパネルが搭載された携帯電話機ＭＰが登場してきており、このタッチパネルは、図２に示すガラス基板ＧＳ２の上面に取り付けられる。このため、別部品としての遮光テープがガラス基板ＧＳ２の表面から突出する場合、ガラス基板ＧＳ２上にタッチパネルを配置する際の障害となってしまう問題点が発生する。
【００２９】
これに対し、本実施の形態１では、ＬＣＤドライバを構成する半導体チップＣＨＰのチップ側面やチップ裏面から入射される光を遮光するために、半導体チップＣＨＰとは別部品である遮光テープを使用せず、半導体チップＣＨＰ自体のチップ側面とチップ裏面に遮光膜ＳＤＦを形成している。言い換えると、本実施の形態１では、遮光層のみを、直接（接着材を用いずに）、半導体チップＣＨＰ自体のチップ側面とチップ裏面に形成している。これにより、本実施の形態１によれば、別部品としての遮光テープを使用しないため、半導体チップＣＨＰの実装高さをガラス基板ＧＳ２の厚さ以下とすることができ、この結果、液晶表示装置の薄型化、ひいては、液晶表示装置を搭載した携帯電話機ＭＰの薄型化を推進することができる。つまり、本実施の形態１によれば、半導体チップＣＨＰ自体のチップ側面からチップ裏面にわたって遮光膜ＳＤＦを形成しているので、半導体チップＣＨＰのチップ側面やチップ裏面からの光の入射を抑制しながら、別部品としての遮光テープを使用する場合に比べて、携帯電話機ＭＰの薄型化を推進することができる。そして、遮光テープのガラス基板ＧＳ２からの突出が抑制されることから、携帯電話機ＭＰの外部からの衝撃が半導体チップＣＨＰに伝わりにくくなり、この結果、半導体チップＣＨＰに発生するクラックを抑制できるので、携帯電話機ＭＰの信頼性向上も図ることができる。さらには、別部品としての遮光テープを使用しないことから、遮光テープ分のコスト低減を図ることができる。また、遮光テープを貼り付ける工程を別途設ける必要もなくなるとともに、ガラス基板ＧＳ２からの遮光テープの突出もなくなるので、ガラス基板ＧＳ２上にタッチパネルを配置する際の障害も解消することができる。つまり、本実施の形態１では、図２に示すように、ガラス基板ＧＳ２上にタッチパネルを配置していない構成の携帯電話機ＭＰについて説明しているが、本実施の形態１における技術的思想を適用することにより、ガラス基板ＧＳ２上にタッチパネルを配置する際の障害を解消できるので、特に、本実施の形態１における技術的思想を、ガラス基板ＧＳ２上にタッチパネルを有する携帯電話機ＭＰに適用することも有用である。
【００３０】
＜半導体チップを遮光する必要性＞
上述したように、本実施の形態１では、ＬＣＤドライバを構成する半導体チップＣＨＰのチップ側面からチップ裏面にわたって遮光膜ＳＤＦを形成している点に特徴があるが、では、そもそも、なぜ半導体チップＣＨＰへの光の入射を抑制する必要があるかについてその理由を説明する。まず、この理由を説明する前に、ＬＣＤドライバを構成する半導体チップＣＨＰの回路ブロックの概略について説明する。
【００３１】
図３は、ＬＣＤドライバの機能を示す機能ブロック図である。図３において、本実施の形態１における半導体チップＣＨＰは、Ｉ／Ｏ回路２、ＳＲＡＭ（Static Random Access Memory）３、ワードドライバ４、ＳＲＡＭ制御部５、ＬＣＤ制御部６およびアナログ部９を有している。
【００３２】
Ｉ／Ｏ回路２は、半導体チップＣＨＰに入出力されるデータのやりとりを行なう機能を有しており、ＳＲＡＭ３はデータを記憶する記憶回路の一例である。ＳＲＡＭ３は、データを記憶する記憶素子がアレイ状に配置された構成をしており、液晶表示装置に表示する画像データなどが記憶される。ワードドライバ４は、アレイ（行列）状に配置されているＳＲＡＭ３の行を選択する機能を有しており、ＳＲＡＭ制御部５は、ＳＲＡＭ３へのデータの書き込みや読み出しを制御する機能を有している。つまり、ＳＲＡＭ制御部５は、ＳＲＡＭ３の読み出しや書き込みを制御するためのアドレスデコーダやリード／ライト制御回路から構成されている。
【００３３】
ＬＣＤ制御部６は、ＬＣＤドライバ（半導体チップＣＨＰ）の外部に搭載されるマイコンとのアクセス信号や、ＳＲＡＭ３およびカウンタなどの表示に必要な内部回路を動作させるタイミング信号などを生成する機能を有し、表示をリセットするリセット回路７やクロック信号を生成するクロック回路８などを備えている。さらに、アナログ部９は、例えば、ＳＲＡＭ３に記憶されている画像データの電圧レベルを高くして、液晶表示セルに適した電圧に変換する機能（レベルシフト機能）などを有している。すなわち、アナログ回路９には、電圧を高くする昇圧回路などを含むように構成されており、液晶表示セルに印加する様々な電圧を生成するように構成されている。
【００３４】
ＬＣＤドライバの主要な機能は上述した機能ブロックで実現されており、これらの機能ブロックは、例えば、図３に示すように、長方形をした半導体チップＣＨＰの長辺方向に並ぶように配置されている。ＬＣＤドライバを構成する各機能ブロックは、それぞれ、半導体基板１Ｓ上に形成されているＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、ＭＩＳＦＥＴ上に形成されている多層配線から構成されている。このとき、例えば、ＳＲＡＭ制御部５やＬＣＤ制御部６は、デジタル回路から形成されており、アナログ部はアナログ回路から形成されている。ＳＲＡＭ制御部５やＬＣＤ制御部６は、デジタル回路から形成されているが、このデジタル回路を構成しているＭＩＳＦＥＴは、動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴから構成されている。つまり、ＳＲＡＭ制御部５やＬＣＤ制御部６は、論理回路（ロジック回路）から構成されており、集積度を向上させている。このため、ＭＩＳＦＥＴの微細化が進み、このＭＩＳＦＥＴの微細化に伴ってＭＩＳＦＥＴの動作電圧の絶対値も低くなっているのである。したがって、ＳＲＡＭ制御部５やＬＣＤ制御部６は、ＬＣＤドライバの中で最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴが使用されている。例えば、ＬＣＤ制御部６に使用されているＭＩＳＦＥＴの動作電圧の絶対値は、１．５Ｖ程度である。
【００３５】
一方、アナログ部９はアナログ回路から構成されているが、このアナログ回路を構成するＭＩＳＦＥＴは、ＬＣＤドライバの中で動作電圧の絶対値が比較的に高い高耐圧ＭＩＳＦＥＴから構成されている。アナログ回路では、画像データの電圧レベルを変換して中高電圧（数十Ｖ）の電圧を液晶表示セルに印加する機能を有しているからである。このように、ＬＣＤドライバを構成する半導体チップＣＨＰには、動作電圧の絶対値が異なる複数種類のＭＩＳＦＥＴが形成されており、特に、ＳＲＡＭ制御部５やＬＣＤ制御部６では、最も動作電圧の絶対値が低い低耐圧ＭＩＳＦＥＴが使用されている。これに対し、アナログ部９では、比較的動作電圧の絶対値が高い高耐圧ＭＩＳＦＥＴが使用されている。
【００３６】
次に、ＬＣＤドライバの簡単な動作について説明する。まず、ＬＣＤドライバ（半導体チップＣＨＰ）の外部に搭載されているマイコンなどから画像を表示するためのシリアルデータを入力する。このシリアルデータは、Ｉ／Ｏ回路２を介してＬＣＤ制御部６に入力する。シリアルデータを入力したＬＣＤ制御部６では、クロック回路８で生成されたクロック信号に基づいて、シリアルデータをパラレルデータに変換する。そして、変換したパラレルデータをＳＲＡＭ３に記憶するために、ＳＲＡＭ制御部５に対して制御信号を出力する。ＳＲＡＭ制御部５では、ＬＣＤ制御部６からの制御信号を入力すると、ワードドライバ４を動作させて、ＳＲＡＭ３にパラレルデータである画像データを記憶させる。そして、所定のタイミングで、ＳＲＡＭ３に記憶されている画像データを読み出し、アナログ部９に出力する。アナログ部９では、画像データ（パラレルデータ）の電圧レベルを変換してＬＣＤドライバから出力する。ＬＣＤドライバから出力された画像データ（パラレルデータ）は、個々の液晶表示セルに印加されて画像が表示される。このようにＬＣＤドライバによって、液晶表示装置に画像を表示することができる。
【００３７】
上述したように、アナログ部９には、電圧レベルを高くする昇圧回路が形成されているが、この昇圧回路で昇圧された画像データ（電圧データ）が各液晶表示セルに印加される。すると、各液晶表示セルに含まれる液晶の配向方向が画像データ（電圧データ）によって変化することにより、各液晶表示セルの光透過性が変わって画像が表示される。このとき、昇圧回路で昇圧された画像データ（電圧データ）の電圧は設計値通りになっていることが望ましく、この画像データ（電圧データ）の電圧レベルが低下すると、液晶の配向方向の変化が鈍くなる。この結果、各液晶表示セルのオン／オフ特性（コントラストの鋭さ）がなまってしまい、表示される画像のコントラストが低下することになる。したがって、画像のコントラストの低下を抑制する観点からは、昇圧回路から出力される画像データ（電圧データ）の電圧レベルの低下を避ける必要がある。
【００３８】
ここで、半導体チップＣＨＰに光が入射すると、半導体チップＣＨＰに形成されている昇圧回路から出力される出力電圧が低下してしまうのである。以下に、このメカニズムについて説明する。例えば、ＬＣＤドライバを構成する半導体チップＣＨＰは、半導体材料であるシリコン（Ｓｉ）から形成されている。このため、シリコンのバンドギャップ以上のエネルギーを有する光が入射すると、シリコンの価電子帯に存在する電子が、バンドギャップ以上の光エネルギーを吸収し、これによって、価電子帯に存在する電子が伝導帯へ励起する。伝導帯に励起した電子は自由に動くことができるため、この伝導帯に励起した電子によってリーク電流が流れる。特に、シリコンでは、約０．６μｍ〜１．１μｍの波長を有する光を吸収するため、この波長域の光が半導体チップＣＨＰに照射されると、半導体チップＣＨＰ内に流れるリーク電流が増加するのである。図２に示すように、携帯電話機ＭＰには、バックライトＢＬが搭載されており、このバックライトＢＬから照射される光は上述した波長域の光を含んでいるため、バックライトＢＬから照射された光が半導体チップＣＨＰに入射すると、半導体チップＣＨＰの内部で生じるリーク電流が増加する。半導体チップＣＨＰの内部には昇圧回路が形成されており、この昇圧回路に流入するリーク電流が増加すると、昇圧回路の負荷が増大する。昇圧回路では、負荷が増大するほど出力電圧が低くなる特性を有しているので、半導体チップＣＨＰで発生するリーク電流が増加するということは、結果的に、昇圧回路からの出力電圧の低下を招くことを意味するのである。このことから、半導体チップＣＨＰに、バンドギャップ以上のエネルギーを有する光が入射すると、価電子帯から伝導帯へ電子が励起されてリーク電流が増加し、このリーク電流の増加に伴って、昇圧回路の負荷が増加する結果、昇圧回路からの出力電圧の低下を招くことがわかる。このようなメカニズムで、昇圧回路からの出力電圧が低下すると、液晶表示セルに印加される電圧が低くなる結果、液晶の配向方向の変化が鈍くなり、表示される画像のコントラストが低下することになる。したがって、ＬＣＤドライバを構成する半導体チップＣＨＰに光が入射されると、リーク電流の増加に伴う消費電力の増加だけでなく、表示される画像のコントラストの低下も招くことになる。このため、消費電力の抑制および表示画像のコントラストの低下を抑制する観点から、半導体チップＣＨＰを遮光する必要性が生じるのである。
【００３９】
＜本実施の形態１における特徴の詳細＞
そこで、半導体チップＣＨＰを遮光する必要があるが、本実施の形態１では、半導体チップＣＨＰを遮光する構成に工夫を施している。なぜなら、上述したように、半導体チップＣＨＰとは別部品の遮光テープを使用して半導体チップＣＨＰを遮光する構成をとる場合には、携帯電話機の薄型化や、携帯電話機の製造コストの低減や、携帯電話機の信頼性向上を充分に実現することが困難になるからである。つまり、本実施の形態１では、半導体チップＣＨＰを遮光することを前提として、携帯電話機の薄型化や、携帯電話機の製造コストの低減や、携帯電話機の信頼性向上を実現する観点から、半導体チップＣＨＰの遮光手段に工夫を施しているのである。以下に、この工夫を施した本実施の形態１における技術的思想の詳細について説明する。
【００４０】
まず、ＬＣＤドライバを構成する半導体チップＣＨＰの外観構成について説明する。図４は、ＬＣＤドライバを構成する半導体チップＣＨＰの表面を示す平面図である。図４において、半導体チップＣＨＰは、例えば細長い長方形状（矩形形状）に形成された半導体基板１Ｓを有しており、その主面には、例えば液晶表示装置を駆動するＬＣＤドライバが形成されている。
【００４１】
半導体チップＣＨＰは、一対の短辺と一対の長辺を有する長方形形状をしており、一対の長辺のうち１つの長辺（図４では下側の辺）に沿ってバンプ電極ＢＭＰ１が配置されている。これらのバンプ電極ＢＭＰ１は、一直線上に配置されている。バンプ電極ＢＭＰ１は、半導体チップＣＨＰの内部に形成されている半導体素子および配線からなる集積回路（ＬＳＩ（Large Scale Integration））に接続する外部接続端子として機能する。特に、バンプ電極ＢＰ１は、デジタル入力信号用またはアナログ入力信号用のバンプ電極である。
【００４２】
次に、一対の長辺のうちもう１つの長辺（図４では上側の辺）に沿ってバンプ電極ＢＭＰ２が配置されている。これらのバンプ電極ＢＭＰ２も、例えば、バンプ電極ＢＭＰ１よりも高密度な状態で一直線上に配置されているが、長辺に沿って２列に配置し、長辺に沿った２列を千鳥状に配置することもできる。これにより、バンプ電極ＢＭＰ２を高密度に配置することができる。これらのバンプ電極ＢＭＰ２も半導体基板１Ｓの内部に形成される集積回路と外部とを接続する外部接続端子として機能する。特に、バンプ電極ＢＭＰ２は、集積回路からの出力信号用のバンプ電極である。
【００４３】
このように半導体チップＣＨＰの外周を構成する一対の長辺には、バンプ電極ＢＭＰ１とバンプ電極ＢＭＰ２が形成されていることになる。このとき、バンプ電極ＢＭＰ１の数に比べてバンプ電極ＢＭＰ２の数が多くなっているため、バンプ電極ＢＭＰ１は長辺に沿って一直線状に形成されているのに対し、バンプ電極ＢＭＰ２は長辺に沿って、バンプ電極ＢＭＰ１よりも高密度に配置されたり、千鳥状に配置されたりしている。これは、バンプ電極ＢＭＰ１がＬＣＤドライバに入力される入力信号用のバンプ電極であるのに対し、バンプ電極ＢＭＰ２がＬＣＤドライバから出力される出力信号用のバンプ電極であるからである。すなわち、ＬＣＤドライバに入力される入力信号は、シリアルデータであるため、外部接続端子であるバンプ電極ＢＭＰ１の数はそれほど多くならない。これに対し、ＬＣＤドライバから出力される出力信号は、パラレルデータであるため、外部接続端子であるバンプ電極ＢＭＰ２の数が多くなるのである。つまり、出力信号用のバンプ電極ＢＭＰ２は、液晶表示素子に対応して設けられているため、相当数のバンプ電極ＢＭＰ２が必要となるのである。したがって、入力信号用のバンプ電極ＢＭＰ１に比べて出力信号用のバンプ電極ＢＭＰ２は数が多くなる。このため、入力信号用のバンプ電極ＢＭＰ１は、長辺に沿って一直線状に配置することができるが、出力信号用のバンプ電極ＢＭＰ２は、バンプ電極ＢＭＰ１よりも高密度に配置する必要があるとともに、長辺に沿って千鳥状に配置して数を増やす場合もある。
【００４４】
なお、図４では、半導体チップＣＨＰを構成する一対の長辺に沿ってバンプ電極ＢＭＰ１とバンプ電極ＢＭＰ２を配置しているが、さらに、一対の長辺の他に一対の短辺に沿ってもバンプ電極を配置することもできる。
【００４５】
続いて、図５は、図４のＡ−Ａ線で切断した断面図である。図５に示すように、半導体基板１Ｓのチップ側面とチップ裏面にわたって遮光膜ＳＤＦが形成されている。そして、半導体基板１Ｓのチップ表面には、複数のバンプ電極ＢＭＰ１が所定間隔で配列されている。例えば、バンプ電極ＢＭＰ１は、金膜から形成されている。図６は、図４のＢ−Ｂ線で切断した断面図である。図６に示すように、この断面方向においても、半導体基板１Ｓのチップ側面とチップ裏面にわたって遮光膜ＳＤＦが形成されていることがわかる。そして、半導体基板１Ｓのチップ表面にバンプ電極ＢＭＰ１とバンプ電極ＢＭＰ２が配置されている。
【００４６】
ここで、本実施の形態１における第１特徴点は、ＬＣＤドライバを構成する半導体チップＣＨＰのチップ側面とチップ裏面にわたって遮光膜ＳＤＦが形成されている点にある。つまり、本実施の形態１では、半導体チップＣＨＰ自体に一体化するように遮光膜ＳＤＦが形成されている点に特徴がある。これにより、半導体チップＣＨＰとは別部品となる遮光テープを使用する必要がなくなり、別部品である遮光テープを使用する問題点を回避することができる。この遮光膜ＳＤＦには、以下に示すような条件が要求される。すなわち、まず、第１機能として、光を遮光する性質が要求される。具体的に、遮光膜ＳＤＦには、シリコンのバンドギャップ以上のエネルギーを有する光を遮光する機能が要求される。そして、第２機能として、シリコン（Ｓｉ）からなる半導体チップＣＨＰ自体に直接接触するように遮光膜ＳＤＦが形成されることから、遮光膜ＳＤＦを構成する材料がシリコンに容易に拡散しない機能が要求される。なぜなら、例えば、遮光膜ＳＤＦが導体材料から形成され、かつ、シリコンへの拡散係数が高い膜である場合、シリコン中に拡散した導電材料が半導体チップＣＨＰに形成されている半導体素子（ＭＩＳＦＥＴ）にまで拡散して、絶縁耐性の低下やリーク電流の増加といった問題点を引き起こす可能性が高まるからである。
【００４７】
このような第１機能や第２機能を有する膜であれば、本実施の形態１における遮光膜ＳＤＦは、絶縁膜や導体膜であってもよい。具体的に、遮光膜ＳＤＦとしては、スパッタリング法で形成されるチタン（Ｔｉ）膜、酸化チタン膜、窒化チタン膜に代表されるチタン系材料膜や、ニッケル（Ｎｉ）膜に代表されるニッケル系材料膜、あるいは、ＣＶＤ法で形成されるタングステン膜を使用することができる。そして、遮光膜ＳＤＦの膜厚は、材料にもよるが、例えば、５０ｎｍ〜５００ｎｍ程度であることが望ましい。膜厚の下限値は、光の遮光性を確保する観点から決定される。一方、膜厚の上限値は、半導体チップＣＨＰの反りを抑制する観点から決定される。例えば、半導体チップＣＨＰの主材料であるシリコンと、遮光膜ＳＤＦとの線膨張係数の相違から、遮光膜ＳＤＦの膜厚を厚くしすぎると、半導体チップＣＨＰに反りが発生してしまう。半導体チップＣＨＰに反りが発生すると、半導体チップＣＨＰのチップ表面に歪みが発生し、これによって、チップ表面に形成されている複数のバンプ電極ＢＭＰ１およびバンプ電極ＢＭＰ２と、ガラス基板上に形成された配線との接続信頼性が低下してしまう。このことから、半導体チップＣＨＰの反りを防止する必要があり、この目的を実現する観点から、遮光膜ＳＤＦの上限値が決定される。なお、遮光膜ＳＤＦは、一層膜から形成される場合だけでなく、多層膜から形成されていてもよい。
【００４８】
続いて、本実施の形態１における第２特徴点は、半導体チップＣＨＰのチップ側面が、半導体チップＣＨＰのチップ裏面に対して傾斜する傾斜面を有している点にある。これにより、半導体チップＣＨＰのチップ側面に遮光膜ＳＤＦを形成しやすくすることができる。すなわち、チップ側面がチップ裏面に対して垂直形状となっている場合、チップ側面に遮光膜ＳＤＦが形成されにくくなるが、例えば、図５および図６に示すように、チップ側面をチップ裏面に対して傾斜させることにより、チップ側面にも遮光膜ＳＤＦを形成しやすくなるのである。この場合、チップ側面が傾斜面を有するように構成されているので、チップ裏面の幅は、チップ表面の幅よりも小さくなる。
【００４９】
ここで、本実施の形態１において、半導体チップＣＨＰのチップ側面全体が傾斜しているのではなく、チップ側面は、チップ表面よりもチップ裏面に近い側に形成された第１側面部ＦＳ１と、チップ裏面よりもチップ表面に近い側に形成された第２側面部ＳＳ２から構成されており、第１側面部ＦＳ１に傾斜面が形成されている。このようにチップ側面を構成する理由について説明する。例えば、図７および図８は、チップ側面全体を傾斜させた場合の断面図を示している。この場合、チップ側面とチップ表面が交差する角部は鋭角形状となる。このように鋭角形状をした角部が存在すると、この角部において半導体チップＣＨＰにチッピング（割れや欠け）が発生しやすくなるのである。半導体チップＣＨＰにチッピングが発生すると、半導体チップＣＨＰが不良となってしまう。
【００５０】
そこで、本実施の形態１では、半導体チップＣＨＰのチップ側面全体を傾斜させるのではなく、図５および図６に示すように、傾斜面を有する第１側面部ＦＳ１と、傾斜していない第２側面部ＳＳ２からチップ側面を構成しているのである。このとき、第１側面部ＦＳ１をチップ表面よりもチップ裏面に近い側に形成し、チップ裏面よりもチップ表面に近い側に第２側面部ＳＳ２を形成することにより、チップ側面とチップ表面が交差する角部は垂直形状となり、鋭角形状にはならない。このため、本実施の形態１によれば、半導体チップＣＨＰのチッピングを防止しながら、チップ側面への遮光膜ＳＤＦの形成を容易にすることができる。特に、チップ側面へ遮光膜ＳＤＦを充分に形成する観点からは、傾斜面を有する第１側面部ＦＳ１の厚さをなるべく厚くするほうが望ましい。具体的には、図５および図６に示すように、第１側面部ＦＳ１の厚さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ｂ／２≦Ａ≦２Ｂ／３が成立するように第１側面部ＦＳ１を形成することが望ましい。この場合、半導体チップＣＨＰのチッピングを防止しながら、チップ側面への遮光膜ＳＤＦの形成を充分に行なうことができる。
【００５１】
ただし、本実施の形態１における技術的思想は、これに限らず、例えば、図９や図１０に示すように、第１側面部ＦＳ１の厚さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ａ＜Ｂ／２が成立するように第１側面部ＦＳ１を形成してもよい。この場合でも、半導体チップＣＨＰのチッピングを防止しながら、チップ側面への遮光膜ＳＤＦの形成を充分に行なうことができる場合があるものと考えられる。さらには、例えば、図１１や図１２に示すように、チップ側面に傾斜面を形成しなくても、チップ側面への遮光膜ＳＤＦの形成を充分に行なうことができる場合も考えられる。具体的には、半導体チップＣＨＰ間の間隔が充分に大きく、かつ、半導体チップＣＨＰの厚さが充分に薄い場合には、チップ側面に傾斜面を形成しなくても、充分な膜厚の遮光膜ＳＤＦをチップ側面に形成することができるものと考えられる。ここで、半導体チップＣＨＰ間の間隔を広げすぎると、バックグラインドテープに固定された半導体チップＣＨＰがこのテープから剥がれる恐れがあるため、例えば、７０〜１００μmの範囲が好ましい。なお、半導体チップＣＨＰのチップ側面への遮光膜ＳＤＦの形成の容易性という観点に着目した場合には、やはり、図５および図６に示すように、Ｂ／２≦Ａ≦２Ｂ／３が成立するように第１側面部ＦＳ１を形成することが望ましい。
【００５２】
以上のことから、本実施の形態１における技術的思想の本質は、半導体チップＣＨＰ自体に一体化するように、チップ側面とチップ裏面にわたって遮光膜ＳＤＦを形成する点にあり（第１特徴点）、この第１特徴点によって、半導体チップＣＨＰのチップ裏面およびチップ側面を遮光するために、別部品である遮光テープを用意する必要がなくなり、本実施の形態１の目的であるフラットパネルディスプレイの薄型化を実現できる。そして、特に、チップ側面がチップ裏面に対して傾斜する傾斜面を有するように構成することが望ましく（第２特徴点）、この第２特徴点によって、チップ側面での遮光性を容易に確保することができるのである。さらに、チップ側面に傾斜面を形成する構成の具体的な態様として、最も望ましい態様が図５および図６に示されており、次善策が図９および図１０に示されている。ただし、この第２特徴点は、本実施の形態１の目的を達成するための必須構成ではなく、望ましい構成であるので、例えば、半導体チップＣＨＰ間の間隔や半導体チップＣＨＰの厚さに代表される遮光膜ＳＤＦの形成条件によっては、チップ側面がチップ裏面に対して傾斜していない場合（図１１および図１２参照）であっても、チップ側面での遮光性を充分に確保できると考えられる。
【００５３】
＜本実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は、上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。図１３は、本実施の形態１における半導体装置の製造方法の流れを説明するフローチャートである。まず、図１４および図１５に示すように、半導体ウェハＷＦを準備する（図１３のＳ１０１）。図１４は、準備された半導体ウェハＷＦの平面図であり、図１５は、図１４のＡ−Ａ線で切断した断面図である。図１４に示すように、半導体ウェハＷＦは、平面視において、略円盤形状をしており、内側領域に複数のチップ形成領域ＣＲが形成されている。複数のチップ形成領域ＣＲは、複数のチップ形成領域ＣＲのうちの互いに隣り合うチップ形成領域ＣＲ間に設けられたスクライブ領域ＳＲによって区画されている。例えば、図１５に示すように、２つのチップ形成領域ＣＲの間には、スクライブ領域ＳＲが形成されており、それぞれのチップ形成領域ＣＲの表面には、例えば、金膜からなるバンプ電極ＢＭＰ１およびバンプ電極ＢＭＰ２が形成されている。詳細には、準備される半導体ウェハＷＦには、いわゆる前工程処理が施されており、各チップ形成領域ＣＲにおいて、半導体基板上に複数の半導体素子が形成され、これらの複数の半導体素子を覆うように形成された層間絶縁膜を介して配線層が形成されている。そして、各チップ形成領域ＣＲにおいては、通常、配線層が多層にわたって形成され、最上層配線を覆うように表面保護膜（パッシベーション膜）が形成されている。さらに、この表面保護膜には開口部が形成されており、この開口部から最上層配線の一部となっているパッドが露出される。そして、このパッド上に図１５に示すバンプ電極ＢＭＰ１やバンプ電極ＢＭＰ２が形成されている。
【００５４】
以下に、簡単に前工程処理について説明する。まず、半導体ウェハＷＦ上に半導体素子を形成する。半導体素子を形成する工程は、例えば、成膜技術、エッチング技術、熱処理技術、イオン注入技術、あるいは、フォトリソグラフィ技術などの製造技術を使用することにより形成される。例えば、半導体素子としては、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、バイポーラトランジスタを挙げることができる。さらに半導体素子として、抵抗素子、容量素子あるいはインダクタ素子に代表される受動素子も形成される。
【００５５】
続いて、半導体素子を形成した半導体ウェハ上に配線層を形成する。配線層は、層間絶縁膜上に形成された金属膜をパターニングすることにより形成される。通常、配線層は、多層配線構造とすることが多いが単層の配線層としてもよい。配線層を構成する配線は、例えば、アルミニウム膜を使用した配線や、銅膜を使用した配線（ダマシン配線）から構成される。その後、最上層配線層上に表面保護膜を形成する。表面保護膜は、半導体素子や配線層を機械的応力や不純物の侵入から保護するために設けられる膜であり、例えば、窒化シリコン膜から形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、表面保護膜に開口部を形成し、この開口部から最上層配線の一部を露出することによりパッドを形成する。その後、このパッド上に、例えば、めっき法を使用することにより、金膜からなるバンプ電極ＢＭＰ１やバンプ電極ＢＭＰ２を形成する。以上のようにして、前工程処理が実施された半導体ウェハＷＦを得ることができる。
【００５６】
続いて、図１６および図１７に示すように、半導体ウェハＷＦの裏面にダイシングテープＤＣＴを貼り付ける。そして、半導体ウェハＷＦの裏面にダイシングテープＤＣＴを貼り付けた状態で、半導体ウェハＷＦのスクライブ領域ＳＲに沿って、ハーフカットダイシングする。具体的には、図１６に示すように、半導体ウェハＷＦの主面側からスクライブ領域ＳＲに沿って、回転させたブレード（ダイサー）ＤＣを走行させることにより、半導体ウェハＷＦに切り込みを入れる。つまり、図１７に示すように、２つのチップ形成領域ＣＲの間に挟まれたスクライブ領域ＳＲに、回転したブレードＤＣを押し当てることにより、半導体ウェハＷＦの厚さ方向の途中まで切断する（ハーフカットダイシング）（図１３のＳ１０２）。
【００５７】
その後、図１８および図１９に示すように、半導体ウェハＷＦの表面（主面）にバックグラインドテープＢＧＴを貼り付ける。例えば、図１９に示すように、バンプ電極ＢＭＰ１およびバンプ電極ＢＭＰ２が形成された半導体ウェハＷＦの表面（主面）を覆うように、バックグラインドテープＢＧＴが貼り付けられる。これにより、バンプ電極ＢＭＰ１およびバンプ電極ＢＭＰ２を含む半導体ウェハＷＦの表面（主面）は、バックグラインドテープＢＧＴで覆われることになるとともに、ハーフカットダイシングにより、スクライブ領域ＳＲに形成された溝ＤＩＴもバックグラインドテープＢＧＴで覆われることになる（図１３のＳ１０３）。
【００５８】
次に、図２０および図２１に示すように、半導体ウェハＷＦを反転させることにより、バックグラインドテープＢＧＴが下になるように、半導体ウェハＷＦを再配置する。これにより、半導体ウェハＷＦの裏面に貼り付けられているダイシングテープＤＣＴが、半導体ウェハＷＦの上面に配置されることになる。そして、このダイシングテープＤＣＴを剥がした後、上面に露出している半導体ウェハＷＦの裏面を研磨装置ＰＯＬで研磨（バックグラインド）する（図１３のＳ１０４）。これにより、半導体ウェハＷＦの厚さが薄くなり、研磨（バックグラインド）がスクライブ領域ＳＲに形成されている溝にまで達すると、半導体ウェハＷＦはスクライブ領域ＳＲで完全に切断され、半導体ウェハＷＦから複数の半導体チップが取得される。つまり、半導体ウェハＷＦの各チップ形成領域ＣＲが分離されて、各チップ形成領域ＣＲに対応した半導体チップＣＨＰを得ることができる。
【００５９】
続いて、図２２に示すように、バックグラインドテープＢＧＴに複数の半導体チップＣＨＰを貼り付けたままの状態で、上を向いた半導体チップＣＨＰの裏面に対して、プラズマエッチングを施す（図１３のＳ１０５）。これにより、半導体チップＣＨＰの裏面および側面がエッチングされ、特に、半導体チップＣＨＰの側面に傾斜面が形成される。このとき、例えば、エッチングガス濃度やエッチング時間に代表されるエッチング条件を調整することにより、半導体チップＣＨＰの側面に形成される傾斜面の形状を調整することができる。具体的に、このエッチング工程では、半導体チップＣＨＰのチップ側面全体を傾斜させるのではなく、図２２に示すように、傾斜面を有する第１側面部ＦＳ１と、傾斜していない第２側面部ＳＳ２からチップ側面を形成する。特に、この場合、第１側面部ＦＳ１の厚さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ｂ／２≦Ａ≦２Ｂ／３が成立するように第１側面部ＦＳ１を形成することが望ましい。または、第１側面部ＦＳ１の厚さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ａ＜Ｂ／２が成立するように第１側面部ＦＳ１を形成してもよい。
【００６０】
ここで、第１側面部ＦＳ１はチップ表面よりもチップ裏面に近い側に形成され、チップ裏面よりもチップ表面に近い側に第２側面部ＳＳ２が形成される。この結果、チップ側面とチップ表面が交差する角部は垂直形状となり、鋭角形状にはならない。このため、本実施の形態１によれば、半導体チップＣＨＰのチッピングを防止することができる。
【００６１】
次に、図２３に示すように、バックグラインドテープＢＧＴを引き伸ばして、複数の半導体チップＣＨＰ間の距離を大きくする。つまり、バックグラインドテープＢＧＴは、伸縮性を有する材料から構成されており、このバックグラインドテープＢＧＴを引き伸ばすことにより、半導体チップＣＨＰのチップ間隔Ｌを広げることができる。この結果、半導体チップＣＨＰ間において、チップ間隔Ｌとチップ高さＨ（半導体チップＣＨＰの厚さ）で規定されるアスペクト比（Ｈ／Ｌ）を小さくすることができる。これにより、半導体チップＣＨＰのチップ側面への遮光膜の形成を容易にすることができる。
【００６２】
その後、図２４に示すように、半導体チップＣＨＰの裏面側（上面側）から半導体チップＣＨＰのチップ裏面およびチップ側面に遮光膜ＳＤＦを形成する（図１３のＳ１０６）。このとき、本実施の形態１では、半導体チップＣＨＰ間のアスペクト比が小さくなっているため、半導体チップＣＨＰのチップ側面にも容易に遮光膜ＳＤＦを形成することができる。この結果、本実施の形態１によれば、半導体チップＣＨＰのチップ裏面だけでなく、チップ側面にも遮光性を充分に発揮できる程度の膜厚を有する遮光膜ＳＤＦを形成することができる。これによって、チップ裏面から半導体チップＣＨＰの内部への光の侵入だけでなく、チップ側面から半導体チップＣＨＰの内部への光の侵入も効果的に抑制することができる。
【００６３】
例えば、図２４に示す遮光膜ＳＤＦは、チタン膜や窒化チタン膜からなるチタン系材料やニッケル膜からなるニッケル系材料から構成することができ、例えば、スパッタリング法により形成することができる。スパッタリング法とは、固体材料（ターゲット）に高速の原子やイオンが衝突したとき、その衝撃で固体材料（ターゲット）を構成する原子や分子が弾き出される現象を利用するものであり、弾き出された原子や分子を半導体基板に付着させて成膜する方法のことである。このスパッタリング法では、重い原子を固体材料（ターゲット）に衝突させたほうが成膜効率向上を図ることができるため、通常、衝突させる原子に不活性なアルゴン（Ａｒ）が使用される。
【００６４】
具体的に、スパッタリング法を実現するスパッタリング装置では、減圧した真空チャンバ内に、成膜材料（例えば、チタン）からなるターゲットと、このターゲットと対向するように、バックグラインドテープＢＧＴに貼り付けた複数の半導体チップＣＨＰを配置する。その後、真空チャンバ内にアルゴンガスを導入し、導入したアルゴンガスをプラズマ励起させて、アルゴンイオン（Ａｒ＋）を生成する。そして、生成されたアルゴンイオンは、負電圧が印加されているターゲットに衝突し、これによって、ターゲットから成膜材料であるチタンが弾き出される。この結果、弾き出されたチタンが半導体チップＣＨＰのチップ裏面やチップ側面に付着することになる。このようにして、半導体チップＣＨＰのチップ裏面とチップ側面に遮光膜ＳＤＦを形成することができる。
【００６５】
このスパッタリング法は、チタンの供給源がターゲット面であり、多方面からチタンが半導体チップＣＨＰ上に飛来することから、真空蒸着法に比べてステップカバレッジに優れているという利点を有している。つまり、スパッタリング法は、真空蒸着法に比べて段差被覆性に優れていることから、半導体チップＣＨＰのチップ側面に遮光膜ＳＤＦを形成しやすいといえる。
【００６６】
ただし、本実施の形態１における遮光膜ＳＤＦの形成方法は、特に、スパッタリング法に限られるものではなく、例えば、真空蒸着法を使用することもできる。つまり、真空蒸着法を使用することにより、チタン系材料やニッケル系材料からなる遮光膜ＳＤＦを形成することができる。この真空蒸着法とは、真空チャンバ（ベルジャ）内で付着させる材料を加熱して溶解・気化させ、気化した材料を半導体基板に付着させる方法である。真空蒸着法によれば、真空チャンバを使用することにより、材料を気化しやすくし、また、空気や蒸気などの残留ガスとの衝突の影響を少なくすることができるため、不純物の少ない膜を形成することができる利点がある。
【００６７】
さらに、本実施の形態１における遮光膜ＳＤＦの形成方法として、ＣＶＤ（Chemical Vapor Deposition）法を使用することもできる。ＣＶＤ法とは、気相中で原料ガス（反応ガス）を化学反応させることにより、半導体基板上に膜を形成する方法である。例えば、六フッ化タングステン（ＷＦ６）を原料ガスとしたＣＶＤ法を使用することにより、タングステン膜からなる遮光膜ＳＤＦを半導体チップＣＨＰのチップ裏面およびチップ側面に形成することができる。
【００６８】
以上のように、本実施の形態１における遮光膜ＳＤＦは、例えば、スパッタリング法や真空蒸着法やＣＶＤ法を使用することにより、半導体チップＣＨＰのチップ裏面からチップ側面にわたって形成することができる。ところが、いずれの方法を使用する場合であっても、図２３に示すチップ間隔Ｌとチップ高さＨ（半導体チップＣＨＰの厚さ）で規定されるアスペクト比（Ｈ／Ｌ）が大きくなると、チップ側面に遮光膜ＳＤＦを形成することが困難となる。
【００６９】
そこで、本実施の形態１では、まず、チップ側面に充分に遮光膜ＳＤＦを形成するための第１手段として、図２３に示すように、伸縮性を有するバックグラインドテープＢＧＴを引き伸ばすことにより、チップ間隔Ｌを広げている。これにより、本実施の形態１によれば、チップ間隔Ｌとチップ高さＨ（半導体チップＣＨＰの厚さ）で規定されるアスペクト比（Ｈ／Ｌ）を小さくすることができる。このことは、チップ側面への遮光膜ＳＤＦの形成が容易になるということを意味している。すなわち、アスペクト比が大きくなればなるほどチップ側面に遮光膜ＳＤＦを形成することが困難になるため、本実施の形態１では、バックグラインドテープＢＧＴを引き伸ばすことにより、チップ間隔Ｌを広げて、アスペクト比を小さくしているのである。したがって、本実施の形態１では、この第１手段により、チップ側面への遮光膜ＳＤＦの形成が容易になる効果が得られる。この結果、チップ側面における遮光性を充分に確保することができる。
【００７０】
さらに、本実施の形態１では、チップ側面に充分に遮光膜ＳＤＦを形成するための第２手段として、図２２に示すように、半導体チップＣＨＰのチップ裏面からチップ側面に対してプラズマエッチングを施すことにより、チップ側面に傾斜を設けている。これにより、チップ側面への遮光膜ＳＤＦの形成が容易になる。すなわち、スパッタリング法や真空蒸着法やＣＶＤ法に代表される成膜方法では、一般的に、水平面（チップ裏面）よりも垂直面（チップ側面）のほうが膜の形成がされにくい。このことから、本実施の形態１では、膜の形成されにくい垂直面を加工して傾斜面を設けることにより、チップ側面への遮光膜ＳＤＦの形成を容易にしているのである。そして、本実施の形態１では、チップ側面に傾斜を設ける手段としてプラズマエッチングを使用しているのである。このとき、例えば、エッチングガス濃度やエッチング時間に代表されるエッチング条件を調整することにより、半導体チップＣＨＰのチップ側面に形成される傾斜面の形状を調整することができる。具体的に、このエッチング工程では、半導体チップＣＨＰのチップ側面全体を傾斜させるのではなく、図２２に示すように、傾斜面を有する第１側面部ＦＳ１と、傾斜していない第２側面部ＳＳ２からチップ側面を形成する。特に、この場合、半導体チップＣＨＰのチッピングを防止しつつ、チップ側面に充分な膜厚の遮光膜ＳＤＦを形成する観点からは、第１側面部ＦＳ１の厚さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ｂ／２≦Ａ≦２Ｂ／３が成立するように第１側面部ＦＳ１を形成することが望ましい。または、第１側面部ＦＳ１の厚さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ａ＜Ｂ／２が成立するように第１側面部ＦＳ１を形成してもよい。
【００７１】
以上のように本実施の形態１では、チップ側面への遮光膜ＳＤＦの形成を容易にする工夫として、バックグラインドテープＢＧＴを引き伸ばすことにより、チップ間隔Ｌを広げて、アスペクト比を小さくする第１手段と、半導体チップＣＨＰのチップ裏面からチップ側面に対してプラズマエッチングを施すことにより、チップ側面に傾斜を設ける第２手段とが存在する。もちろん、チップ側面への遮光膜ＳＤＦの形成を容易にする観点からは、上述した第１手段と第２手段とを併用することが望ましいが、これに限らず、例えば、第１手段、あるいは、第２手段のいずれか一方だけを利用する構成であってもよい。つまり、バックグラインドテープＢＧＴを引き伸ばす工程と、半導体チップＣＨＰのチップ裏面からチップ側面に対してプラズマエッチングを施す工程のうち、いずれか一方の工程を省略することもできる。この場合であっても、チップ側面へ遮光膜ＳＤＦを充分に形成できる効果を得ることができる。さらには、図１３に示すバックグラインド工程後において、半導体チップＣＨＰ間のチップ間隔Ｌが充分に広く、かつ、半導体チップＣＨＰの厚さが薄くなっていて、充分に半導体チップＣＨＰ間のアスペクト比が小さい場合には、上述した第１手段と第２手段を省略することもできる。この場合であっても、半導体チップＣＨＰ間のアスペクト比が小さければ、チップ側面に充分な遮光膜ＳＤＦを形成することができる。
【００７２】
次に、図２５に示すように、遮光膜ＳＤＦを形成した半導体チップＣＨＰのチップ裏面にピックアップ用テープＰＡＴを貼り付ける。その後、図２６に示すように、ピックアップ用テープＰＡＴを貼り付けた半導体チップＣＨＰを反転させることにより、ピックアップ用テープＰＡＴが下になるように、半導体チップＣＨＰを再配置する。これにより、半導体チップＣＨＰのチップ表面に貼り付けられているバックグラインドテープＢＧＴが、半導体チップＣＨＰの上面に配置されることになる。そして、半導体チップＣＨＰのチップ表面に貼り付けられているバックグラインドテープＢＧＴを剥がす。この結果、ピックアップ用テープＰＡＴ上に半導体チップＣＨＰが配置され、この半導体チップＣＨＰのチップ表面が露出することになる（図１３のＳ１０７）。
【００７３】
続いて、図２７に示すように、ピックアップ用テープＰＡＴを引き伸ばす。これにより、半導体チップＣＨＰ間のチップ間隔を広げることができる。その後、図２８に示すように、ピックアップ用テープＰＡＴ上に貼り付けられている半導体チップＣＨＰを、例えば、反転機構付きのコレットＣＴによりピックアップする（図１３のＳ１０８）。以上のようにして、本実施の形態１における半導体チップＣＨＰを取得することができる。
【００７４】
＜本実施の形態１における半導体装置の実装方法＞
次に、本実施の形態１における半導体チップＣＨＰを、例えば、液晶表示装置の構成要素であるガラス基板上に実装する方法について説明する。図２９に示すように、ガラス基板ＧＳ１上にはガラス基板ＧＳ２が搭載されており、ガラス基板ＧＳ１とガラス基板ＧＳ２の間に液晶部材ＬＣが封止されている。これにより、液晶表示装置の表示部が形成される。そして、表示部の近傍のガラス基板ＧＳ１上は、ＬＣＤドライバである半導体チップＣＨＰが搭載されるチップ搭載領域となっている。そして、平面視において、このチップ搭載領域と重なるガラス基板ＧＳ１の下面には遮光材ＳＤＴが貼り付けられている。一方、ガラス基板ＧＳ１の上面上のチップ搭載領域には、異方性導電フィルムＡＣＦが形成されている。このように構成されているガラス基板ＧＳ１のチップ搭載領域上に半導体チップＣＨＰが搭載される。
【００７５】
具体的に、図３０は、ガラス基板ＧＳ１上に半導体チップＣＨＰを搭載する様子を示す断面図である。図３０に示すように、コレットＣＴによりピックアップされた半導体チップＣＨＰを、異方性導電フィルムＡＣＦを介してガラス基板ＧＳ１上に搭載する。つまり、半導体チップＣＨＰに形成されているバンプ電極ＢＭＰ１およびバンプ電極ＢＭＰ２と、ガラス基板ＧＳ１に形成されている端子（図示せず）とを異方性導電フィルムＡＣＦを介して接続する。異方性導電フィルムＡＣＦは、熱硬化性樹脂に導電性を持つ微細な金属粒子を混ぜ合わせ、膜状に成型したフィルムである。金属粒子は、主に内側からニッケル層と金めっき層が形成され、最も外側に絶縁層を重ねた直径３μｍ〜５μｍの球体から構成されている。この状態で、半導体チップＣＨＰをガラス基板ＧＳ１に実装する際、異方性導電フィルムＡＣＦは、ガラス基板ＧＳ１の端子と半導体チップＣＨＰのバンプ電極ＢＭＰ１およびバンプ電極ＢＭＰ２の間に挟みこまれる。そして、ヒータなどで熱をかけながら半導体チップＣＨＰを加圧すると、バンプ電極ＢＭＰ１やバンプ電極ＢＭＰ２にあたる部位にだけ圧力がかかる。すると、異方性導電フィルムＡＣＦ内に分散している金属粒子が接触しながら重なり、金属粒子が互いに押し付けられる。この結果、金属粒子を介して異方性導電フィルムＡＣＦに導電経路が形成される。圧力がかからなかった異方性導電フィルムＡＣＦの部位にある金属粒子は、金属粒子の表面に形成されている絶縁層を保持しているため、横に並ぶバンプ電極ＢＭＰ１間および横に並ぶバンプ電極ＢＭＰ２間の絶縁性は保持される。このため、バンプ電極ＢＭＰ１間あるいはバンプ電極ＢＭＰ２間の間隔が狭くても、短絡を起こさずに、半導体チップＣＨＰをガラス基板ＧＳ１に実装できるメリットがある。以上のようにして、ガラス基板ＧＳ１上に半導体チップＣＨＰを実装することができる。
【００７６】
＜本実施の形態１における効果＞
（１）本実施の形態１によれば、半導体チップＣＨＰ自体のチップ側面からチップ裏面にわたって遮光膜ＳＤＦを形成しているので、半導体チップＣＨＰのチップ側面やチップ裏面からの光の入射を抑制しながら、別部品としての遮光テープを使用する場合に比べて、フラットパネルディスプレイの薄型化を推進することができる。
【００７７】
（２）また、本実施の形態１によれば、遮光テープのガラス基板ＧＳ２からの突出が抑制されることから、フラットパネルディスプレイの外部からの衝撃が半導体チップＣＨＰに伝わりにくくなり、この結果、半導体チップＣＨＰに発生するクラックを抑制できる。この結果、フラットパネルディスプレイの信頼性向上も図ることができる。
【００７８】
（３）さらには、本実施の形態１によれば、別部品として、チップ裏面およびチップ側面を覆う遮光テープを使用しないことから、遮光テープ分のコスト低減を図ることができる。
【００７９】
（４）また、本実施の形態１によれば、チップ裏面およびチップ側面を覆う遮光テープを貼り付ける工程を別途設ける必要もなくなるとともに、ガラス基板ＧＳ２からの遮光テープの突出もなくなるので、例えば、ガラス基板ＧＳ２上にタッチパネルを配置することが容易となる。
【００８０】
（５）さらに、本実施の形態１によれば、チップ裏面からチップ側面にわたって遮光膜ＳＤＦを形成する工程の前に、例えば、図２３に示すように、伸縮性を有するバックグラインドテープＢＧＴを引き伸ばすことにより、チップ間隔Ｌを広げている。これにより、チップ間隔Ｌとチップ高さＨ（半導体チップＣＨＰの厚さ）で規定されるアスペクト比（Ｈ／Ｌ）を小さくすることができる。この結果、チップ側面に充分に遮光膜ＳＤＦを形成することができ、チップ側面での遮光性向上を図ることができる。
【００８１】
（６）また、本実施の形態１によれば、チップ裏面からチップ側面にわたって遮光膜ＳＤＦを形成する工程の前に、例えば、図２２に示すように、半導体チップＣＨＰのチップ裏面からチップ側面に対してプラズマエッチングを施すことにより、チップ側面に傾斜を設けている。これにより、チップ側面に充分に遮光膜ＳＤＦを形成することができ、チップ側面での遮光性向上を図ることができる。
【００８２】
（実施の形態２）
前記実施の形態１では、ハーフカットダイシング工程と、バックグラインド工程との組み合わせによって、半導体ウェハＷＦを複数の半導体チップＣＨＰに分割することを前提技術とし、この前提技術に対して、本実施の形態１における技術的思想を適用する例について説明した。本実施の形態２では、フルカットダイシング工程によって、半導体ウェハＷＦを複数の半導体チップＣＨＰに分割することを前提技術とし、この前提技術に対して、前記実施の形態１における技術的思想を適用する例について説明する。
【００８３】
図３１は、本実施の形態２における半導体装置の製造方法の流れを示すフローチャートである。まず、前記実施の形態１と同様に、前工程処理が終了した半導体ウェハを準備する（図３１のＳ２０１）。そして、本実施の形態２では、この段階で、半導体ウェハの裏面を研磨（バックグラインド）する。これにより、半導体ウェハの厚さを薄くすることができる。
【００８４】
続いて、図３２に示すように、半導体ウェハＷＦの裏面にダイシングテープＤＣＴを貼り付ける。そして、半導体ウェハＷＦの裏面にダイシングテープＤＣＴを貼り付けた状態で、半導体ウェハＷＦのスクライブ領域ＳＲに沿って、フルカットダイシングする。具体的には、図３２に示すように、スクライブ領域ＳＲに沿って、回転させたブレード（ダイサー）ＤＣを走行させることにより、半導体ウェハＷＦを完全に切断する。つまり、図３２に示すように、２つのチップ形成領域ＣＲの間に挟まれたスクライブ領域ＳＲに、回転したブレードＤＣを半導体ウェハＷＦに挿入する（本実施の形態２では、半導体ウェハＷＦの主面側から裏面側に向ってブレードＤＣを押し当てる）ことにより、半導体ウェハＷＦを切断する（フルカットダイシング）（図３１のＳ２０２）。これにより、半導体ウェハＷＦは、複数の半導体チップに分割されることになる。
【００８５】
その後、図３３に示すように、半導体チップＣＨＰの表面（主面）にテープＴＰを貼り付ける。例えば、図３３に示すように、バンプ電極ＢＭＰ１およびバンプ電極ＢＭＰ２が形成された半導体チップＣＨＰの表面（主面）を覆うように、テープＴＰが貼り付けられる。これにより、バンプ電極ＢＭＰ１およびバンプ電極ＢＭＰ２を含む半導体チップＣＨＰの表面（主面）は、テープＴＰで覆われることになる（図３１のＳ２０３）。
【００８６】
次に、複数の半導体チップＣＨＰを貼り付けたテープＴＰを反転させることにより、テープＴＰが下になるように、複数の半導体チップＣＨＰを再配置する。これにより、半導体チップＣＨＰの裏面に貼り付けられているダイシングテープＤＣＴが、半導体チップＣＨＰの上面に配置されることになる。そして、このダイシングテープＤＣＴを剥がした後、図３４に示すように、テープＴＰに複数の半導体チップＣＨＰを貼り付けたままの状態で、上を向いた半導体チップＣＨＰの裏面に対して、プラズマエッチングを施す（図３１のＳ２０４）。これにより、半導体チップＣＨＰの裏面および側面がエッチングされ、特に、半導体チップＣＨＰの側面に傾斜面が形成される。このとき、例えば、エッチングガス濃度やエッチング時間に代表されるエッチング条件を調整することにより、半導体チップＣＨＰの側面に形成される傾斜面の形状を調整することができる。具体的に、このエッチング工程では、半導体チップＣＨＰのチップ側面全体を傾斜させるのではなく、図２２に示すように、半導体チップＣＨＰのチップ裏面に対して傾斜している第１側面部ＦＳ１と、傾斜していない第２側面部ＳＳ２からチップ側面を形成する。特に、この場合、第１側面部ＦＳ１の厚さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ｂ／２≦Ａ≦２Ｂ／３が成立するように第１側面部ＦＳ１を形成することが望ましい。または、第１側面部ＦＳ１の厚さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ａ＜Ｂ／２が成立するように第１側面部ＦＳ１を形成してもよい。
【００８７】
ここで、第１側面部ＦＳ１はチップ表面よりもチップ裏面に近い側に形成され、チップ裏面よりもチップ表面に近い側に第２側面部ＳＳ２が形成される。この結果、チップ側面とチップ表面が交差する角部は垂直形状となり、鋭角形状にはならない。このため、本実施の形態２によっても、半導体チップＣＨＰのチッピングを防止することができる。
【００８８】
その後の工程は、前記実施の形態１と同様である。例えば、この後の工程の概略を説明すると、テープを引き伸ばして、複数の半導体チップ間の距離を大きくした後、半導体チップの裏面側（上面側）から半導体チップのチップ裏面およびチップ側面に遮光膜を形成する（図３１のＳ２０５）。この遮光膜は、例えば、前記実施の形態１と同様に、スパッタリング法や真空蒸着法で形成されたチタン系材料やニッケル系材料や、ＣＶＤ法で形成されたタングステン膜を使用することができる。
【００８９】
その後、遮光膜を形成した半導体チップのチップ裏面にピックアップ用テープを貼り付ける。そして、ピックアップ用テープを貼り付けた半導体チップを反転させることにより、ピックアップ用テープが下になるように、半導体チップを再配置する。これにより、半導体チップのチップ表面に貼り付けられているテープが、半導体チップの上面に配置されることになる。そして、半導体チップのチップ表面に貼り付けられているテープを剥がす。この結果、ピックアップ用テープ上に半導体チップが配置され、この半導体チップのチップ表面が露出することになる（図３１のＳ２０６）。
【００９０】
続いて、ピックアップ用テープを引き伸ばす。これにより、半導体チップ間のチップ間隔を広げることができる。その後、ピックアップ用テープ上に貼り付けられている半導体チップを、例えば、反転機構付きのコレットによりピックアップする（図３１のＳ２０７）。以上のようにして、本実施の形態２における半導体チップを取得することができる。取得された半導体チップは、例えば、前記実施の形態１と同様の手法により、表示装置を構成するガラス基板上に実装される（ＣＯＧ（Chip On Glass））。この場合、本実施の形態２においても、前記実施の形態１と同様の効果を得ることができる。
【００９１】
（変形例１）
例えば、前記実施の形態１と同様の手法により、ハーフカットダイシング工程と、バックグラインド工程との組み合わせによって、半導体ウェハを複数の半導体チップに分割する。その後、半導体チップをバックグラインドテープに貼り付けた状態で、フッ硝酸などのエッチング液を使用して、半導体チップのチップ裏面およびチップ側面をウェットエッチングすることもできる。この場合も、半導体チップのチップ側面に傾斜面を形成することができる。同様に、前記実施の形態２と同様に、フルカットダイシング工程により、半導体ウェハを複数の半導体チップに分割する。その後、半導体チップをテープに貼り付けた状態で、フッ硝酸などのエッチング液を使用して、半導体チップのチップ裏面およびチップ側面をウェットエッチングすることもできる。この場合も、半導体チップのチップ側面に傾斜面を形成することができる。このように、前記実施の形態１や前記実施の形態２で使用するプラズマエッチングの代わりに、エッチング液を使用したウェットエッチングを採用することもでき、この場合も、半導体チップのチップ側面に傾斜面を設けることができる。このウェットエッチングの場合も、エッチング液の組成やエッチング時間に代表されるエッチング条件を調整することにより、チップ側面に形成される傾斜面の形状を調整することができる。この本変形例１においても、前記実施の形態１と同様の効果を得ることができる。
【００９２】
（変形例２）
前記実施の形態１や前記実施の形態２では、半導体ウェハを複数の半導体チップに分割した後に、エッチング処理を施すことにより、半導体チップのチップ側面に傾斜面を形成する例について説明した。本変形例２では、半導体ウェハを複数の半導体チップに分割する前の半導体ウェハの状態で、エッチング処理を施す例について説明する。
【００９３】
まず、本変形例２においても、前工程処理が終了した半導体ウェハを準備する。そして、半導体ウェハの裏面を研磨（バックグラインド）する。これにより、半導体ウェハの厚さを薄くすることができる。
【００９４】
続いて、図３５に示すように、半導体ウェハＷＦの主面（表面）にダイシングテープＤＣＴを貼り付ける。そして、半導体ウェハＷＦは、バンプ電極ＢＭＰ１やバンプ電極ＢＭＰ２が形成されている主面（表面）側を下に向けた状態で配置される。このため、半導体ウェハＷＦの裏面が上を向いた状態で露出することになる。その後、上を向いている半導体ウェハＷＦの裏面上にレジスト膜ＦＲを塗布し、このレジスト膜ＦＲに対して露光・現像処理を施すことにより、レジスト膜ＦＲをパターニングする。レジスト膜ＦＲのパターニングは、複数のスクライブ領域ＳＲのそれぞれの一部を少なくとも開口するように行われる。なお、レジスト膜ＦＲのパターニングは、これに限らず、複数のスクライブ領域ＳＲのそれぞれの全体を開口するように実施してもよいし、さらには、複数のスクライブ領域ＳＲのそれぞれを露出するとともに、開口がチップ形成領域ＣＲとの境界からチップ形成領域ＣＲ側に入り込むように実施してもよい。つまり、レジスト膜ＦＲのパターニングは、各チップ形成領域ＣＲの９０％程度を覆い、かつ、その他の領域を露出するパターンを形成するように実施してもよいし、各チップ形成領域ＣＲを覆い、かつ、複数のスクライブ領域ＳＲのそれぞれの少なくとも一部を開口するように実施してもよい。
【００９５】
次に、図３６に示すように、パターニングしたレジスト膜ＦＲをマスクにして、エッチング処理を施す。これにより、半導体ウェハＷＦのスクライブ領域ＳＲに側面が傾斜した溝ＤＩＴ１を形成することができる。つまり、本変形例２では、例えば、プラズマエッチングやケミカルドライエッチングにより、半導体ウェハＷＦの厚さの２／３程度までエッチングすることで、スクライブ領域ＳＲに、側面が傾斜した溝ＤＩＴ１を形成する。
【００９６】
その後、図３７に示すように、半導体ウェハＷＦのスクライブ領域ＳＲの内部に形成された溝ＤＩＴ１の底面に沿って、フルカットダイシングする。具体的には、図３７に示すように、半導体ウェハＷＦの裏面側から溝ＤＩＴ１に沿って、回転させたブレード（ダイサー）ＤＣを走行させることにより、半導体ウェハＷＦを完全に切断する。つまり、図３７に示すように、２つのチップ形成領域ＣＲの間に挟まれたスクライブ領域ＳＲに、回転したブレードＤＣを押し当てることにより、半導体ウェハＷＦを切断する（フルカットダイシング）。これにより、半導体ウェハＷＦは、複数の半導体チップＣＨＰに分割されることになる。
【００９７】
この結果、本変形例２によれば、半導体チップＣＨＰのチップ側面全体を傾斜させるのではなく、図３７に示すように、傾斜面を有する溝ＤＩＴ１（第１側面部）と、傾斜していないダイシングの切断面である側面部からチップ側面が形成される。このとき、溝ＤＩＴ１の深さを調整することにより、チップ側面の形状を調整することができる。つまり、溝ＤＩＴ１を形成するエッチング処理のエッチング条件を調整することにより、溝ＤＩＴ１の形状を制御することができ、これによって、溝ＤＩＴ１（第１側面部）と、ダイシングの切断面である側面部の比率を調整することができる。これにより、本変形例２においても、溝ＤＩＴ１（第１側面部）の深さをＡとし、半導体チップＣＨＰの厚さをＢとした場合、Ｂ／２≦Ａ≦２Ｂ／３が成立するように溝ＤＩＴ１を形成することもできるし、または、Ａ＜Ｂ／２が成立するように溝ＤＩＴ１（第１側面部）を形成することもできる。
【００９８】
その後の工程は、前記実施の形態１や前記実施の形態２と同様である。以上のようにして、本変形例２における半導体チップを形成することができ、さらに、取得された本変形例２における半導体チップをガラス基板上に実装することができる。この場合、本変形例２においても、前記実施の形態１と同様の効果を得ることができる。
【００９９】
（変形例３）
本変形例３では、２段階でダイシングするステップカット方式を使用する例について説明する。まず、本変形例３においても、前工程処理が終了した半導体ウェハを準備する。そして、半導体ウェハの裏面を研磨（バックグラインド）する。これにより、半導体ウェハの厚さを薄くすることができる。
【０１００】
続いて、図３８に示すように、半導体ウェハＷＦの主面（表面）にダイシングテープＤＣＴを貼り付ける。そして、半導体ウェハＷＦは、バンプ電極ＢＭＰ１やバンプ電極ＢＭＰ２が形成されている主面（表面）側を下に向けた状態で配置される。このため、半導体ウェハＷＦの裏面が上を向いた状態で露出することになる。
【０１０１】
その後、半導体ウェハの裏面から、スクライブ領域ＳＲに沿って、半導体ウェハＷＦの厚さの２／３程度までハーフカットダイシングする。このとき使用するブレードＤＣ１の厚さは、相対的に厚くなっている。そして、ハーフカットダイシングが終了した後、例えば、図３９に示すように、ブレードＤＣ１の厚さよりも厚さの薄いブレードＤＣ２によって、完全に半導体ウェハＷＦを切断するようにダイシングする。つまり、半導体ウェハの裏面から、スクライブ領域ＳＲにハーフカットダイシングにより形成された切り込みに沿って、回転させたブレードＤＣ２を走行させる。これにより、半導体ウェハＷＦは、完全に切断され、半導体ウェハＷＦは、複数の半導体チップＣＨＰに分割される。
【０１０２】
このように、本変形例３によれば、厚さの異なる２種類のブレードによって、半導体ウェハＷＦを切断するため、個片化された半導体チップＣＨＰの側面には段差が形成される。この結果、半導体チップＣＨＰのチップ側面に遮光膜を形成することが容易となる。さらに、ハーフカットダイシングの際に使用するブレードＤＣ１として、Ｖ字型ブレードを使用することもできる。この場合、チップ側面に傾斜面が形成されるため、これによって、さらに、チップ側面に遮光膜を形成することが容易となる。
【０１０３】
その後の工程は、前記実施の形態１や前記実施の形態２と同様である。以上のようにして、本変形例３における半導体チップを形成することができ、さらに、取得された本変形例３における半導体チップをガラス基板上に実装することができる。この場合、本変形例３においても、前記実施の形態１と同様の効果を得ることができる。
【０１０４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１０５】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１０６】
１Ｓ  半導体基板
２  Ｉ／Ｏ回路
３  ＳＲＡＭ
４  ワードドライバ
５  ＳＲＡＭ制御部
６  ＬＣＤ制御部
７  リセット回路
８  クロック回路
９  アナログ部
ＡＣＦ  異方性導電フィルム
ＢＧＴ  バックグラインドテープ
ＢＭＰ  バンプ電極
ＢＭＰ１  バンプ電極
ＢＭＰ２  バンプ電極
ＢＬ  バックライト
ＣＨＰ  半導体チップ
ＣＮ  クッション材
ＣＲ  チップ形成領域
ＣＳ  ケース
ＣＴ  コレット
ＤＣ  ブレード
ＤＣ１  ブレード
ＤＣ２  ブレード
ＤＣＴ  ダイシングテープ
ＤＩＴ  溝
ＤＩＴ１  溝
ＤＵ  表示部
ＦＲ  レジスト膜
ＦＳ１  第１側面部
ＧＳ１  ガラス基板
ＧＳ２  ガラス基板
ＬＣ  液晶部材
ＭＰ  携帯電話機
ＰＡＴ  ピックアップ用テープ
ＰＯＬ  研磨装置
ＳＤＦ  遮光膜
ＳＤＴ  遮光材
ＳＬ  シール材
ＳＲ  スクライブ領域
ＳＳ２  第２側面部
ＴＰ  テープ
ＷＦ  半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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