(57)【特許請求の範囲】
【請求項１】
超音波の送受波により得られたデータを段階的に処理する複数のプロセッサと、
前記複数のプロセッサの前段、中間又は後段に設けられ、ビームデータを一時的に記憶する少なくとも１つのバッファ回路と、
前記バッファ回路の動作を制御する制御部と、
を含み、
前記バッファ回路は並列的に設けられた複数のバッファ記憶素子を含み、同一のバッファ記憶素子に対する書き込み及び読み出しが同時に発生しないように前記複数のバッファ記憶素子の中からビームデータ書き込み対象及びビームデータ読み出し対象が切り替え選択され、
前記制御部は、超音波の送受信条件に依存するデータ転送レートに応じて前記複数のバッファ記憶素子の中で実際に使用する使用素子の個数を可変する第１省電力制御を実行する、ことを特徴とする超音波診断装置。
【請求項２】
請求項１記載の装置において、
前記制御部は、前記第１省電力制御において前記複数のバッファ記憶素子の中で実際には使用しない不使用素子への電源供給を遮断する、ことを特徴とする超音波診断装置。
【請求項３】
請求項１記載の装置において、
前記複数のプロセッサに対応して複数のバッファ回路が設けられ、
前記各バッファ回路はそれぞれ並列的に設けられた複数のバッファ記憶素子を含み、
前記制御部は、前記データ転送レートに応じて前記各バッファ回路に対して前記第１省電力制御を実行する、
ことを特徴とする超音波診断装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の装置において、
前記各プロセッサは複数の内部記憶素子を含み、
前記制御部は、前記第１省電力制御と共に、前記データ転送レートに応じて前記複数の内部記憶素子の中で実際に使用する使用素子の個数を可変すると共に前記複数の内部記憶素子の中で実際には使用しない不使用素子への電源供給を遮断する第２省電力制御を実行する、
ことを特徴とする超音波診断装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の装置において、
当該超音波診断装置はバッテリを備えバッテリからの電力で動作する可搬型の装置である、ことを特徴とする超音波診断装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は超音波診断装置に関し、特に、複数のプロセッサを備える超音波診断装置の省電力制御に関する。
【背景技術】
【０００２】
超音波診断装置は、信号処理を段階的に行う複数のプロセッサを備える。例えば、ＲＦビームデータに対して直交検波を適用して複素ビームデータを生成するプロセッサ、複素ビームデータに対してＢモード画像形成用の処理を適応するＢモード用プロセッサ、複素ビームデータに対して二次元血流画像形成用の処理を適用するカラーフロー用プロセッサ、等が設けられている。個々のプロセッサは入出力部、演算部、記憶部等を備え、プログラムに従ってデータ処理を実行する。
【０００３】
各プロセッサにおいて負荷は動的に変動し、つまり個々の時点において入力データの処理速度が動的に変化する。これによりプロセッサ間において処理時間差が生じるのでプロセッサ間やプロセッサ列の前後にはデータを一時的に蓄積するバッファ回路が設けられる。各バッファ回路は、通常、並列的に設けられた複数のFIFOメモリ（チップ）により構成される。これは書き込み及び読み出しが同一のFIFOメモリに対して同時に行われないように書き込み対象及び読み出し対象を交互に設定するためである。時間差が大きくなった場合や転送データ量が増大した場合、２つのFIFOメモリでピンポン制御を行うだけではオーバーフローが生じる可能性があるなら、１つのバッファ回路当たり例えば３つあるいは４つのFIFOメモリが設けられる。なお、各FIFOメモリは通常１つのビームデータ分の記憶容量を有しており、ビーム単位で書き込み対象が可変される。
【０００４】
超音波診断装置において省電力を実現するために各種の技術が提案されている。特許文献１には、動作モードに応じて個々の回路の電源オフ、クロックレートダウン、クロックオフ、スリープモードへの変更といった制御を行うことにより無駄な電力消費を抑制した超音波診断装置が開示されている。特許文献１の実施形態として開示された構成は、送信部、受信部、といった大きな機能単位（大きなブロック単位）で電源オフ等の制御を行うものである。同じＢモードが選択されている場合であってもビーム走査条件によってデータ転送レートが大きく変動するが、そのようなデータ転送レートに応じたきめ細やかな省電力制御までは開示されていない。
【０００５】
近時、バッテリを搭載しそれによって駆動される小型の超音波診断装置が実用化されている。かかる超音波診断装置においてはバッテリの消耗を抑えることが特に必要となる。例えばバッテリが消耗した場合に単位時間当たりの送信回数を下げる制御を実行することが考えられる。特許文献２には電力残量に応じて動作モードを変更する超音波診断装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−７０２６２号公報
【特許文献２】特開２０１０−１６７０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
超音波診断装置には、複数のバッファ回路が設けられている。各バッファ回路は既に説明した複数のメモリを備え、それらが選択的に使用されている。しかし、従来において事実上余剰が生じていても全部のメモリが動作可能状態とされ、つまりそれらの全部に対して電力が供給されている状態にある。
【０００８】
本発明の目的は、超音波診断装置において省電力のための制御をよりきめ細かく行えるようにすることにある。
【課題を解決するための手段】
【０００９】
本発明に係る超音波診断装置は、超音波の送受波により得られたデータを段階的に処理する複数のプロセッサと、前記複数のプロセッサの前段、中間又は後段に設けられ、ビームデータを一時的に記憶する少なくとも１つのバッファ回路と、前記バッファ回路の動作を制御する制御部と、を含み、前記バッファ回路は並列的に設けられた複数のバッファ記憶素子を含み、同一のバッファ記憶素子に対する書き込み及び読み出しが同時に発生しないように前記複数のバッファ記憶素子の中からビームデータ書き込み対象及びビームデータ読み出し対象が切り替え選択され、前記制御部は、超音波の送受信条件に依存するデータ転送レートに応じて前記複数のバッファ記憶素子の中で実際に使用する使用素子の個数を可変する第１省電力制御を実行する。望ましくは、前記制御部は、前記第１省電力制御において前記複数の記憶素子の中で実際には使用しない不使用素子への電源供給を遮断する。
【００１０】
上記構成によれば、第１省電力制御においては、バッファ回路が有する複数のバッファ記憶素子（望ましくはFIFOメモリチップ）の内で実際に使用する素子の個数が制限されるから、不使用素子の個数に相当する省電力を図れる。不使用素子に対しては例えばクロック供給が停止され、あるいは、電源供給が停止される。少なくとも後者、必要であれば両者を採用するのが望ましい。近時、プロセッサを基本単位として超音波診断装置を構成する設計が行われつつあり、その場合においてはプロセッサの前段、又はプロセッサ間にバッファ回路を設ける必要があり、装置全体では多くのバッファ回路を設ける必要がある。その場合に例えば各バッファ回路において使用していない資源への電源供給を停止させるならば装置全体として大きな省電力結果を得られる。特にバッテリを内蔵しそれによって駆動される超音波診断装置においてはバッテリの消耗を防止するために省電力の要請が強くあるので、そのような装置に上記構成を採用するのが望ましい。
【００１１】
上記の省電力制御は、特に、フレームレートの低下等の送受信条件の変更が行われた場合にそれに呼応して、より望ましくは実際のあるいは計算上求められるデータ転送レートに応じて適応的に実行される。例えば、データ転送レートが段階的に下がる場合にはそれに応じて使用素子数を段階的に引き下げるのが望ましい。
【００１２】
望ましくは、前記複数のプロセッサに対応して複数のバッファ回路が設けられ、前記各バッファ回路はそれぞれ並列的に設けられた複数のバッファ記憶素子を含み、前記制御部は、前記データ転送レートに応じて前記各バッファ回路に対して前記第１省電力制御を実行する。
【００１３】
望ましくは、前記各プロセッサは複数の内部記憶素子を含み、前記制御部は、前記第１省電力制御と共に、前記データ転送レートに応じて前記複数の内部記憶素子の中から実際に使用する使用素子の個数を可変すると共に前記複数の内部記憶素子の中から実際には使用しない不使用素子への電源供給を遮断する第２省電力制御を実行する。この構成によれば、第１省電力制御及び第２省電力制御の組合せによって大きな省電力成果を得られる。望ましくは、当該超音波診断装置はバッテリを備えバッテリからの電力で動作する可搬型の装置である。
【００１４】
記憶素子やメモリ等の素子への電力供給量それ自体は僅かだとしても多数の素子全体についてはそれなりの電力供給量となる。よって、送信パワー削減等の省電力制御に連動させて不要な記憶デバイスの動作を停止等させるのはバッテリを長持ちさせる上で有益なことである。
【発明の効果】
【００１５】
本発明によれば、超音波診断装置において省電力のための制御をよりきめ細かく行うことが可能である。
【図面の簡単な説明】
【００１６】
【図１】本発明に係る超音波診断装置の好適な実施形態を示すブロック図である。
【図２】バッテリ残量の監視に基づく省電力制御を説明するための概念図である。
【図３】一般的な省電力制御において実行される項目を示す説明図である。
【図４】使用する記憶素子数の切り替え制御を説明するための図である。
【発明を実施するための形態】
【００１７】
以下、本発明の好適な実施形態を図面に基づいて説明する。
【００１８】
図１には本発明に係る超音波診断装置の好適な実施形態が示されており、図１はその要部構成を示すブロック図である。この超音波診断装置は医療の分野において用いられ、生体に対する超音波の送受波により、生体の構造を示す超音波画像を形成する装置である。図１に示す超音波診断装置はバッテリを備えており、そのバッテリから供給される電力によって動作する。すなわち、この超音波診断装置は小型かつ可搬型の装置である。もっとも、本発明は他の一般的な超音波診断装置に対して適用することも可能である。
【００１９】
図１において、符号１０はバッテリを示しており、そのバッテリから図１に示される各構成に対して電力が供給される。もっとも、商用電力の供給を受けて、それに基づいて各構成が動作を行うようにしてもよい。図示されていないプローブ（送受波器）により超音波が送受波される。具体的には、プローブ内には１Ｄアレイ振動子が設けられ、それによって超音波ビームが電子的に形成され、またそれが電子的に走査される。電子走査方式としては電子セクタ走査方式、電子リニア走査方式等が知られている。プローブに対しては、送信ビームフォーマが接続され、またプローブに対しては受信ビームフォーマ１２が接続されている。ここで受信ビームフォーマ１２は本実施形態においてデジタルビームフォーマである。
【００２０】
すなわち、受信ビームフォーマ１２は複数の受信信号に対して整相加算処理を実行し、これによって整相加算後の受信信号すなわちビームデータを生成する。各ビームデータは超音波ビーム１本分に相当し、それは時系列順で並んだ複数のエコーデータから成る。図１に示されるように、ビームフォーマ１２から出力されるビームデータはバッファ回路１４を経由して、プロセッサ回路１８へ送られる。
【００２１】
プロセッサ回路（プロセッサユニット）１８は例えば直交検波処理を行う回路であり、ＲＦ信号としてのビームデータに対して直交検波処理を実行し、その結果としてデジタル複素信号を生成する。
【００２２】
プロセッサ回路１８における処理速度に合わせて、入力データを与えるためにその前段にバッファ回路１４が設けられている。バッファ回路１４は、図示されるように、並列的に設けられた複数のメモリ（FIFOメモリ）１６を備えている。メモリ１６は記憶素子すなわちデバイス（あるいはチップ）を構成し、それを１つの単位として書き込みあるいは読み出しが行われる。複数の記憶素子１６が並列的に設けられているのは、書き込み対象と読み出し対象とが同一の素子とならないようにするためであり、通常、書き込み対象と読み出し対象は別々の素子となり、それらがローテーションをもって切り替えられる。これはピンポン制御とも言われている。図示の例では４つの記憶素子１６が並列的に設けられている。これはプロセッサ回路１８における処理速度に合わせて、必要なデータ量のバッファリングを行うためである。複数の記憶素子１６の前段にはスイッチ回路Ｓ１が設けられ、それらの後段にはスイッチ回路Ｓ２が設けられている。スイッチ回路Ｓ１は書き込み対象となる記憶素子１６を選択し、スイッチ回路Ｓ２は読み出し対象となる記憶素子１６を選択する。ただし、実際にはスイッチ回路Ｓ１，Ｓ２はプロセッサ２０の機能として実現されてもよく、またそれらの切り替えは後に説明するＣＰＵ４８の機能として実現されてもよい。
【００２３】
上記のプロセッサ回路１８は図示の例において、演算部を構成するプロセッサ２０とそれに対して並列的に接続されて複数の記憶部（メモリ）２２，２４とを有している。図示の例ではメモリが２つ設けられているが、もちろん３つあるいはそれ以上のメモリが設けられてもよい。図示されているメモリは電力供給のオンオフを行う単位に相当している。これは、上記の記憶素子１６についても同様である。
【００２４】
直交検波処理を行うプロセッサ回路１８の後段にはＢモード処理系２６およびドプラ情報処理系２８が並列的に設けられている。さらに、他の処理系が並列的に設けられてもよい。
【００２５】
Ｂモード処理系２６はバッファ回路３０、プロセッサ回路３２、バッファ回路３４およびＤＭＡコントローラ３６を備えている。具体的に説明すると、バッファ回路３０およびバッファ回路３４は上述したバッファ回路１４と同様の構成を備えている。もちろん、それぞれのバッファ回路３０，３４において必要となる記憶素子の個数を異ならせるようにしてもよい。バッファ回路３０はプロセッサ回路１８とプロセッサ回路３２の間において、処理速度の相違を吸収するために緩衝用メモリとして設けられている。同様に、バッファ回路３４は、プロセッサ回路３２とＤＭＡコントローラ３６との間における速度差を吸収するために設けられている。
【００２６】
プロセッサ回路３２は上述したプロセッサ回路１８と同様の構成を有し、すなわちプロセッサ２０および２つの記憶部２２，２４を備えている。プロセッサ回路３２はＢモード画像を形成するための信号処理を実行する部分である。例えば、対数圧縮、ノイズ除去、
コントラスト調整、ゲイン調整、等の信号処理が実行される。ＤＭＡコントローラ（ＤＭＡＣ）３６は、プロセッサ回路３２からＣＰＵ４８へデータをブロック転送するためのコントローラである。実際にはバッファ回路３４からＣＰＵ４８に対してデータが転送される。その場合においては汎用のパラレルバス３８が利用される。
【００２７】
ドプラ情報処理系２８について説明する。その処理系２８はバッファ回路４０、プロセッサ回路４２、バッファ回路４４およびＤＭＡコントローラ４６を備えている。バッファ回路４０およびバッファ回路４４は上述したバッファ回路１４，３０，３４と同様の構成を備えており、すなわち複数の記憶素子１６およびスイッチ回路Ｓ１，Ｓ２を備えている。プロセッサ回路４２は上述したプロセッサ回路１８，３２と同様の構成を有しており、すなわち、プロセッサ２０および２つの記憶部２２，２４を備えている。もっとも、それらのバッファ回路４０，４４やプロセッサ回路４２が上述した構成とは異なる構成を有していてもよい。
【００２８】
プロセッサ回路４２はドプラ情報を抽出するための処理を実行する。例えば、自己相関演算等を行う回路であってもよい。それぞれのプロセッサ回路はデジタルシグナルプロセッサ等により構成されている。すなわち、それらはプログラム動作するものである。ドプラ情報の処理後に生成されたデータはバッファ回路４４からＤＭＡコントローラ４６およびバス３８を経由してＣＰＵ４８へ転送される。
【００２９】
ＣＰＵ４８は超音波診断装置の全体制御を行うとともに、必要なデータ処理を実行している。ＣＰＵ４８は本実施形態において、デジタルスキャンコンバータとしての機能を備えており、また省電力制御部としても機能する。ＣＰＵ４８に接続された記憶部５０上には装置全体の制御を行うためのプログラム、スキャンコンバート用プログラム、省電力プログラム等が記憶されている。バス３８には表示処理のためのプロセッサや記憶処理のためのプロセッサ等が接続されている。本実施形態においてはＣＰＵ４８において必要な超音波画像が生成され、また必要な表示処理が実行された上で、画像データが表示部へ送られている。
【００３０】
それぞれのプロセッサ回路において、最大の処理速度が発揮され、同時にデータ転送レートが最大である場合にも、各処理が円滑に進行するように各バッファ回路において必要な個数の記憶素子が並列的に設けられている。本実施形態においては、例えば各バッファ回路１４，３０，３４，４０，４４において４つの記憶素子が並列的に設けられ、それらが切り替えられながら、選択的に使用されている。しかしながら、以下に説明するように、省電力制御においてフレームレートが落ちてデータ転送レートも落ちた場合、バッファ回路内に余剰あるいは必ずしも使用する必要のない記憶素子が発生することになる。同様に各プロセッサ回路においても、それが有する複数の記憶部あるいはメモリのうちで実際には使用する必要のないメモリ等が生じる可能性がある。本実施形態の超音波診断装置においては、そのような使用する必要のないデバイスに対する電力供給を停止させ、これによって省電力を達成するようにしている。もちろん、その場合においてクロックの供給等を停止させてもよい。
【００３１】
図２および図３を用いて一般的な省電力制御についてまず説明する。図２に概念図として示されるように、バッテリの残量が常に監視されており（Ｓ１０）、その残量が適正であれば、フル稼働の動作条件が設定される（Ｓ１２）。一方、残量不足が発覚した場合において、それが程度１であれば（Ｓ１４）、省電力制御として第１モードが実行される（Ｓ１６）。より、残量不足が生じて程度２が判定された場合（Ｓ１８）、省電力制御として第２モードが実施される（Ｓ２０）。さらに、残量が不足した場合、すなわち程度３になった場合（Ｓ２２）、省電力制御として第３モードが実施される（Ｓ２４）。そして、そのように残量の大小によって省電力制御の度合いあるいは強さが段階的に切り替えられる。
【００３２】
図３には、省電力制御において、実行される項目がリスト５２として表示されている。そのリスト５２は、送信パワーダウン、フレームレート低減、マニュアルトリガ送信あるいは心電トリガ送信、動作モード制限、輝度制限等が含まれている。いずれにしても、フレームレートの低減が一般的に実施され、そのような制御によると受信信号処理系におけるデータ転送レートも低くなることになる。もちろん、トリガ送信や動作モード制限が行われた場合にもデータ転送レートの低減が生じる。
【００３３】
そこで、本実施形態においては、図４においてテーブル５４として示すように、データ転送レート換言すればフレームレートの高低に応じて（符号５６参照）、使用する記憶素子（ＦＩＦＯチップ）の個数を段階的に可変するようにしている（符号５８参照）。また同時に、プロセッサ回路において、使用するメモリの個数を段階的に切り替えるようにしている（符号６０参照）。伝送レートに応じて図示の例では使用チップ数が４、３、２、１、０のように段階的に切り替えられている。ここで使用チップ数が２の場合においては、典型的なピンポン制御が実行される。伝送レートが極低となった場合、使用チップ数は１となり、すなわち書き込みと読み出しが同じチップに対して実行される。すなわち、そのような制御が許容されるくらい、単位時間あたりのデータ量が少ない情況である。フリーズ状態においては、使用チップ数は０となる。本実施形態においてはＣＰＵに接続されたメモリがシネメモリとして機能しており、すなわちそこに大量のビームデータが格納される。したがって、フリーズ状態において、すなわち送受信を停止させた状態においては、図１に示した各処理系２６，２８以前の構成は使用されないため、各バッファ回路においていずれのチップに対しても電源供給がされないことになる。これにより、大幅な省電力を達成可能である。
【００３４】
また、本実施形態においては、伝送レートに応じて使用メモリ数が段階的に削減されている。これによりバッファ回路のみならず、プロセッサ回路においても省電力を達成できる。このような記憶デバイスあるいは記憶チップ単位での動作停止という省電力制御を組み合わせることにより、装置全体として大きな省電力を達成可能である。
【００３５】
以上のような制御を実現するのは、図１に示されるＣＰＵ４８であり、ＣＰＵ４８はバス３８を経由して制御信号１００，１０２を各回路に与えている。ここで、制御信号１００は各バッファ回路に与えられる制御信号であり、制御信号１０２は各プロセッサ回路に与えられる制御信号である。個々の回路に与えられる制御内容は同一であってもよいし、異なっていてもよい。
【符号の説明】
【００３６】
１０  バッテリ、１２  デジタルビームフォーマ（ＤＢＦ）、１４，３０，３４，４０，４４  バッファ回路、１６  記憶素子（ＦＩＦＯメモリ）、１８，３２，４２  プロセッサ回路。
【図１】
0005797084.tif 000002
【図２】
0005797084.tif 000003
【図３】
0005797084.tif 000004
【図４】
0005797084.tif 000005