(57)【特許請求の範囲】
【請求項１】
第１方向及びこれと交差する第２方向に配列された複数のメモリセルと、
前記第１方向に配列された複数のメモリセルのグループ毎に前記複数のメモリセルと接続された互いに反転したデータを転送する第１及び第２のローカルビット線と、
前記第１方向に配列された複数の前記第１及び第２のローカルビット線が共通に接続され、互いに反転したデータを転送する第１及び第２のグローバルビット線と、
前記第１及び第２のローカルビット線と前記第１及び第２のグローバルビット線の間にそれぞれ接続されて前記第１及び第２のグローバルビット線にいずれかの第１及び第２のローカルビット線を選択的に接続するスイッチ回路と、
前記第２方向に配列された複数のメモリセルと接続されるワード線と、
を備え、
前記メモリセルは、電源端子及び接地端子間に接続された第１のインバータと、前記電源端子及び接地端子間に接続され出力端及び入力端が前記第１のインバータの入力端及び出力端にそれぞれ接続された第２のインバータと、前記第１のインバータの出力端と前記第１のローカルビット線との間に接続され前記ワード線によって駆動される第１のデータ転送用トランジスタと、前記第２のインバータの出力端と前記第２のローカルビット線との間に接続され前記ワード線によって駆動される第２のデータ転送用トランジスタとを有し、
前記スイッチ回路は、
並列接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成され、前記第１方向及び第２方向の選択情報によって前記第１方向及び前記第２方向の位置を特定されたグループのメモリセルに接続された第１及び第２のローカルビット線と前記第１及び第２のグローバルビット線とをそれぞれ接続するものであり、前記ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、非選択状態ではオフ状態とされ、読み出し動作の開始時に選択されたローカルグループのメモリセルに接続された前記第１及び第２のローカルビット線をプリチャージするためオン状態とされ、前記ワード線がアクティブになる読み出し期間では、前記ＮＭＯＳトランジスタをオフ状態にする
ことを特徴とする半導体記憶装置。
【請求項２】
前記第２方向に配列された複数の第１及び第２のローカルビット線が、１対の前記第１及び第２のグローバルビット線に前記スイッチ回路を介して接続されている
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯端末装置の普及等に伴って半導体記憶装置の集積度向上と共に低消費電力化の要求が益々高まっている。特にＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）では、容量が非常に大きいビット線のセル電流による充放電電力が消費電力の大部分を占めるため、ビット線を含めた全体の容量を極力少なくすることが望ましい。
【０００３】
一方、高速化技術として、階層ビット線方式が知られている。階層ビット線方式とは、ビット線をローカルビット線とグローバルビット線とに階層化することにより、ローカルビット線容量を軽くして高速化を図る方式である。しかし、ビット線の階層化は、一般的には低消費電力技術ではない。これは、ローカルビット線の容量が減ってもグローバルビット線の容量が大きいので、トータルのビット線容量が殆ど減らないためである。そこで、更なる容量低減による低消費電力化を図る必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１５１２８０号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、低消費電力化を図れるようにした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る半導体記憶装置は、第１方向及びこれと交差する第２方向に配列された複数のメモリセルと、第１の方向に配列された複数のメモリセルのグループ毎に複数のメモリセルと接続されたローカルビット線と、第１方向に配列された複数のローカルビット線が共通に接続されるグローバルビット線と、ローカルビット線とグローバルビット線の間に接続されてグローバルビット線にいずれかのローカルビット線を選択的に接続するスイッチ回路とを有する。スイッチ回路は、第１の向及び第２の向の選択情報によって第１方向及び第２方向の位置を特定されたグループのメモリセルに接続されたローカルビット線とグローバルビット線とを接続する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】同半導体記憶装置のメモリセルの構成を示す回路図である。
【図３】同半導体記憶装置のデータ読み出し時の動作波形図である。
【図４】同半導体記憶装置のデータ書き込み時の動作波形図である。
【図５】第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図６】同半導体記憶装置のデータ読み出し時の動作波形図である。
【図７】同半導体記憶装置のデータ書き込み時の動作波形図である。
【図８】第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。この半導体記憶装置はＳＲＡＭとして構成したもので、メモリセルＭＣをロウ方向（第１方向）及びカラム方向（第２方向）にマトリクス状に配置したメモリセルアレイ１を備える。
【０００９】
カラム方向に配列された複数のメモリセルＭＣは、ｎ（ｎは２以上の整数、好ましくは２のべき乗。）分割されてローカルなメモリグループＭＧを構成する各メモリグループのメモリセルＭＣは、互いに反転されたデータが転送されるローカルビット線ｌｂｌｔ，ｌｂｌｃの対に接続されている。カラム方向に配列された複数のローカルビット線ｌｂｌｔ，ｌｂｌｃは、スイッチ回路５ｔ，５ｃをそれぞれ介してカラム方向に延びるグローバルビット線ｇｂｌｔ，ｇｂｌｃに接続されている。また、各メモリセルＭＣは、ビット線ｌｂｌｔ，ｌｂｌｃ，ｇｂｌｔ，ｇｂｌｃと直交する複数のワード線ｗｌにも接続されている。ワード線ｗｌには、ロウアドレスに基づいてワード線ｗｌを選択し、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを制御するロウデコーダ２が接続されている。また、グローバルビット線ｇｂｌｔ，ｇｂｌｃは、カラムアドレスに基づいてグローバルビット線ｇｂｌｔ，ｇｂｌｃを選択し、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを制御するカラムデコーダ３に接続されている。カラムデコーダ３は、選択されたグローバルビット線ｇｂｌｔ，ｇｂｌｃをセンスアンプ４に接続する。センスアンプ４は、選択されたグローバルビット線ｇｂｌｔ，ｇｂｌｃのデータを差動増幅してデータｏｕｔを出力する。
【００１０】
スイッチ回路５ｔは、ローカルビット線ｌｂｌｔとグローバルビット線ｇｂｌｔとの間に接続されたＮＭＯＳトランジスタＱ１１からなり、スイッチ回路５ｃは、ローカルビット線ｌｂｌｃとグローバルビット線ｇｂｌｃとの間に接続されたＮＭＯＳトランジスタＱ１２からなる。ＮＭＯＳトランジスタＱ１１，Ｑ１２のゲートは、選択回路６によって制御される。選択回路６は、ロウデコーダ２から出力されるロウアドレスの一部と、カラムデコーダ３から出力されるカラムアドレスの少なくとも一部を入力し、カラム方向及びロウ方向の位置を特定されたメモリグループＭＧに接続されるＮＭＯＳトランジスタＱ１１，Ｑ１２のみをオン状態とする。
【００１１】
なお、図１では、カラムデコーダ３が、２対のグローバルビット線ｇｂｌｔ，ｇｂｌｃのいずれかを選択することとなっているが、更に多くのグローバルビット線ｇｂｌｔ，ｇｂｌｃの対（好ましくは、２べき乗）を選択するようにしても良いことは言うまでも無い。
【００１２】
図２は、メモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、電源端子Ｖｄｄ及び接地端子ＧＮＤ間にＰＭＯＳトランジスタＱ１及びＮＭＯＳトランジスタＱ２を相補対接続してなる第１のインバータＩＮＶ１と、電源端子Ｖｄｄ及び接地端子ＧＮＤ間にＰＭＯＳトランジスタＱ３及びＮＭＯＳトランジスタＱ４を相補対接続してなる第２のインバータＩＮＶ２とを備えている。第１のインバータＩＮＶ１の入力端及び出力端は、第２のインバータＩＮＶ２の出力端及び入力端にそれぞれ接続されている。第１のインバータＩＮＶ１の出力端とローカルビット線ｌｂｌｔとの間にはデータ転送用のＮＭＯＳトランジスタＱ５が接続され、第２のインバータＩＮＶ２の出力端とローカルビット線ｌｂｌｃとの間には転送用のＮＭＯＳトランジスタＱ６が接続されている。ＮＭＯＳトランジスタＱ５，Ｑ６は、ワード線ｗｌによって駆動制御される。
【００１３】
次に、このように構成された半導体記憶装置の動作を説明する。
図３は、データ読み出し時の動作を示す波形図である。データの読み出し時には、まず、グローバルビット線ｇｂｌｔ，ｇｂｌｃに電源電圧Ｖｄｄを印加する。この状態で、ロウアドレス及びカラムアドレス応じて特定の選択回路６の出力であるグループ選択信号ｇｓが立ち上がる。これにより、選択されたメモリグループＭＧのローカルビット線ｌｂｌｔ，ｌｂｌｃに接続されるスイッチ回路５ｔ，５ｃを構成するＮＭＯＳトランジスタＱ１１，Ｑ１２がオン状態となるので、ローカルビット線ｌｂｌｔ，ｌｂｌｃがプリチャージされる。このとき、ローカルビット線ｌｂｌｔ，ｌｂｌｃの電圧は、ＮＭＯＳトランジスタＱ１１，Ｑ１２のしきい値電圧Ｖｔｈ分低下するため、Ｖｄｄ−Ｖｔｈとなる。次に、ワード線ｗｌを立ち上げると、転送用のＮＭＯＳトランジスタＱ５，Ｑ６がオン状態になるので、メモリセルＭＣに記憶されているデータに応じてローカルビット線ｌｂｌｔ，ｌｂｌｃが駆動される。これにより、ＮＭＯＳトランジスタＱ１１，Ｑ１２を介してグローバルビット線ｇｂｌｔ，ｇｂｌｃも駆動される。このグローバルビット線ｇｂｌｔ，ｇｂｌｃのレベル変化をセンスアンプ４で差動増幅してデータｏｕｔが出力される。
【００１４】
図４は、データ書き込み時の動作を示す波形図である。データの書き込み時には、読み出し時と同様、ローカルビット線ｌｂｌｔ，ｌｂｌｃをプリチャージした後、グローバルビット線ｇｂｌｔ，ｇｂｌｃにデータを転送する。これにより、ローカルビット線ｌｂｌｔ，ｌｂｌｃにもデータが転送される。次に、ワード線ｗｌが立ち上がることにより、転送用のＮＭＯＳトランジスタＱ５，Ｑ６がオン状態になり、ローカルビット線ｌｂｌｔ，ｌｂｌｃのデータをメモリセルＭＣの内部に記憶する。ここで、いま、インバータＩＮＶ１の出力端に転送されるデータがＶｄｄレベル、インバータＩＮＶ２の出力端に転送されるデータが０Ｖであるとすると、転送トランジスタがＮＭＯＳトランジスタＱ５，Ｑ６であるので、Ｖｄｄが転送されるＮＭＯＳトランジスタＱ２のドレインはＶｄｄ−Ｖｔｈまでしか電圧は上昇しない。これに対し、０Ｖが転送されるＮＭＯＳトランジスタＱ４のドレインは０Ｖまで低下する。このため、メモリセルＭＣに対する駆動は、０Ｖを転送するＮＭＯＳトランジスタＱ６がメインとなり、ＮＭＯＳトランジスタＱ６による０Ｖの転送で、ＰＭＯＳトランジスタＱ１を駆動することにより、ＮＭＯＳトランジスタＱ２のドレインレベルがＶｄｄまで引き上げられることになる。
【００１５】
本実施形態によれば、カラム方向及びロウ方向の選択されたローカルビット線ｌｂｌｔ，ｌｂｌｃのみをグローバルビット線ｇｂｌｔ，ｇｂｌｃに接続するため、使用しないグローバルビット線ｇｂｌｔ，ｇｂｌｃでの余分な充放電が起こらず、全体として消費電力を低減することができる。
【００１６】
また、上述のように、転送用のトランジスタにＮＭＯＳトランジスタＱ５，Ｑ６を使用しているメモリセルＭＣでは、０Ｖの転送がＶｄｄの転送に勝る。本実施形態では、ローカルビット線ｌｂｌｔ，ｌｂｌｃとグローバルビット線ｇｂｌｔ，ｇｂｌｃとの接続もＮＭＯＳトランジスタＱ１１，Ｑ１２を使用しているので、グローバルビット線ｇｂｌｔ，ｇｂｌからメモリセルＭＣへの０Ｖデータの転送を十分な駆動力で支障無く行うことができる。
【００１７】
また、ローカルビット線ｌｂｌｔ，ｌｂｌｃを介してデータを読み出し又は書き込む場合、ローカルビット線ｌｂｌｔ，ｌｂｌｃがフローティング状態であると、誤読み出しの問題などがあり、この問題を解決するためには、ローカルビット線ｌｂｌｔ，ｌｂｌｃを、常時、グローバルビット線ｇｌｂｔ，ｇｌｂｃに接続しておき、読み出し及び書き込み時に、対象となるローカルビット線ｌｂｌｔ，ｌｂｌｃのみを残して、他のスイッチ回路５ｔ，５ｃをオフ状態にするということも考えられる。しかし、この場合、多数のＮＭＯＳトランジスタＱ１１，Ｑ１２がオン状態からオフ状態に遷移するので、消費電力が増加するという問題がある。
【００１８】
この点、本実施形態によれば、スイッチ回路５ｔ，５ｃを構成するＮＭＯＳトランジスタが、常時はオフ状態で、読み出し及び書き込み動作時には、選択されたメモリグループＭＧに接続されたスイッチ回路５ｔ，５ｃのみがオン状態となる構成のため、読み出し又は書き込み動作時に遷移するＮＭＯＳトランジスタＱ１１，Ｑ１２が１組だけであり、低消費電力化が図れる。そのため、データの読み出し及び書き込みの前に、選択されたローカルビット線ｌｂｌｔ，ｌｂｌｃのみをプリチャージするようにしている。
【００１９】
［第２の実施形態］
図５は、第２の実施形態に係る半導体記憶装置の構成を示す回路図である。この実施形態では、ローカルビット線ｌｂｌｔ，ｌｂｌｃとグローバルビット線ｇｂｌｔ，ｇｂｌｃとを接続するスイッチ回路１５ｔ，１５ｃの構成が、第１の実施形態におけるスイッチ回路５ｔ，５ｃと異なっている。この第２の実施形態に係るスイッチ回路１５ｔ，１５ｃは、ＮＭＯＳトランジスタＱ１１，Ｑ１２に加えて、ＮＭＯＳトランジスタＱ１１，Ｑ１２に並列に接続されたＰＭＯＳトランジスタＱ１３，Ｑ１４を有している。その他の構成は、先の実施形態と同様であるため、その説明は割愛する。
【００２０】
図６は、データ読み出し時の動作を示す波形図である。この第２の実施形態によれば、プリチャージ動作がＮＭＯＳトランジスタＱ１１，Ｑ１２とＰＭＯＳトランジスタＱ１３，Ｑ１４の双方で行われるので、ローカルビット線ｌｂｌｔ，ｌｂｌｃは、高速にＶｄｄまで充電される。ワード線ｗｌが立ち上がる読み出し期間では、ＮＭＯＳトランジスタＱ１１，Ｑ１２をオフ状態にすることにより、グローバルビット線ｇｂｌｔ，ｇｂｌｃの振幅が急激に触れすぎるのを抑制する。
【００２１】
図７は、データ書き込み時の動作を示す波形図である。データ書き込み時には、プリチャージ後、ＮＭＯＳトランジスタＱ１１，Ｑ１２とＰＭＯＳトランジスタＱ１３，Ｑ１４の双方をオン状態のままとする。これにより、ＮＭＯＳトランジスタＱ１１，Ｑ１２の駆動力も利用して書き込み動作を行う。
【００２２】
［第３の実施形態］
図８は、第３の実施形態に係る半導体記憶装置の構成を示す回路図である。この実施形態では、一対のグローバルビット線ｇｂｌｔ，ｇｂｌｃに、２カラム分のローカルビット線ｌｂｌｔ，ｌｂｌｃが接続されている。このため、スイッチ回路２５ｔ，２５ｃは、一方のメモリグループＭＧとグローバルビット線ｇｂｌｔ，ｇｂｌｃとを接続するＮＭＯＳトランジスタＱ１１ａ，Ｑ１２ａ及びＰＭＯＳトランジスタＱ１３ａ，Ｑ１４ａと、他方のメモリグループＭＧとグローバルビット線ｇｂｌｔ，ｇｂｌｃとを接続するＮＭＯＳトランジスタＱ１１ｂ，Ｑ１２ｂ及びＰＭＯＳトランジスタＱ１３ｂ，Ｑ１４ｂとを備えている。
【００２３】
この実施形態によれば、グローバルビット線ｇｂｌｔ，ｇｂｌｃのピッチを、先の実施形態のものの２倍にすることができるので、隣接するグローバルビット線ｇｂｌｔ，ｇｂｌｃ間の容量を低減して、これによる低消費電力化を図ることができる。
【００２４】
なお、以上の実施形態において、読み出し動作時のセンスアンプ４によるセンスタイミングは、選択されたメモリセルＭＣと同じワード線ｗｌに接続されたメモリセルＭＣに接続され、選択されていないローカルビット線ｌｂｌｔ，ｌｂｌｃがフルスイングした後に行う様に設計することが望ましい。その理由は、ビット線がフルスイングしてセル電流を流さなくなって初めて消費電力の低減効果が現れるからである。
【００２５】
［その他の実施形態］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２６】
１・・・メモリセルアレイ、２・・・ロウデコーダ、３・・・カラムデコーダ、４・・・センスアンプ，５ｔ，５ｃ，１５ｔ，１５ｃ，２５ｔ，２５ｃ・・・スイッチ回路、６・・・選択回路。
【図１】
0005703200.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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