(57)【特許請求の範囲】
【請求項１】
増幅部およびバイアス制御部を有する高周波電力増幅回路と、プロセスモニタ回路と、サーチ制御部と、クロック生成部とを具備してなる高周波回路であって、
前記高周波電力増幅回路の前記増幅部を構成する増幅トランジスタの増幅ゲインは、前記バイアス制御部によって設定される前記増幅トランジスタのバイアス電流によって制御可能とされ、
前記プロセスモニタ回路は、第１素子特性検出部と第２素子特性検出部と電圧比較器とを含み、
前記第１素子特性検出部の第１レプリカトランジスタと前記第２素子特性検出部の第２レプリカトランジスタと前記増幅部の前記増幅トランジスタとは、同一の半導体製造プロセスによって形成されたものであり、
前記第１素子特性検出部は、前記第１レプリカトランジスタの第１出力電流を第１検出電圧に変換して、
前記第２素子特性検出部は、前記第２レプリカトランジスタの第２出力電流を第２検出電圧に変換して、
前記第２出力電流は、デジタル誤差補償値によって制御可能とされ、
前記電圧比較器は前記第１検出電圧と前記第２検出電圧とを比較して、前記電圧比較器の比較出力信号は前記サーチ制御部に供給され、
前記サーチ制御部は、前記クロック生成部から生成されるクロック信号と前記電圧比較器の前記比較出力信号とに応答して前記デジタル誤差補償値を生成し、所定のサーチアルゴリズムに従って前記デジタル誤差補償値を調整し前記第２出力電流を制御することによって前記第１検出電圧と前記第２検出電圧との差を最小とするためのサーチを行い、当該サーチの結果である前記デジタル誤差補償値のサーチ結果値を生成して格納するものであり、
前記デジタル誤差補償値の前記サーチ結果値に応答して、前記第２素子特性検出部において前記第２レプリカトランジスタの前記第２出力電流の電流値と、前記バイアス制御部によって設定される前記増幅トランジスタの前記バイアス電流の電流値とが制御され、
前記高周波電力増幅回路を形成するための半導体製造プロセスの変動が実質的に無視することが可能な理想的な状態では、前記第１素子特性検出部の前記第１検出電圧と前記第２素子特性検出部の前記第２検出電圧とは実質的に同一の電圧レベルに設定され、
前記理想的な状態では、前記第１レプリカトランジスタの前記第１出力電流よりも前記第２レプリカトランジスタの前記第２出力電流が大きな電流値に設定され、
前記第１素子特性検出部は前記第１レプリカトランジスタの前記第１出力電流を前記第１検出電圧に変換するための第１電流・電圧変換抵抗を含み、前記第２素子特性検出部は前記第２レプリカトランジスタの前記第２出力電流を前記第２検出電圧に変換するための第２電流・電圧変換抵抗を含むものであり、
前記理想的な状態において前記第１検出電圧と前記第２検出電圧とを実質的に同一の電圧レベルとするために、前記第１電流・電圧変換抵抗は前記第２電流・電圧変換抵抗よりも大きな抵抗値に設定され、
前記第１素子特性検出部は、前記第１レプリカトランジスタとカレントミラー接続された第１バイアストランジスタと、前記第１バイアストランジスタに第１電流を流すための第１電流源とを含み、
前記第２素子特性検出部は、前記第２レプリカトランジスタとカレントミラー接続された第２バイアストランジスタと、前記第２バイアストランジスタに第２電流を流すための第２電流源とを含み、
前記第２出力電流は、前記第２電流源が前記デジタル誤差補償値によって制御されることによって、前記デジタル誤差補償値によって制御されるものであり、
前記増幅部は、前記増幅トランジスタとカレントミラー接続された第３バイアストランジスタを含み、
前記増幅部の前記第３バイアストランジスタに流れる第３電流は、第３電流源として構成された前記バイアス制御部によって設定可能とされ、
前記サーチ制御部に格納される前記デジタル誤差補償値の前記サーチ結果値に応答して、前記第２素子特性検出部の前記第２電流源に流れる前記第２電流の値と前記増幅部の前記第３電流源に流れる前記第３電流の値とが制御可能とされ、
前記第１素子特性検出部は、第１基準電圧源と、第１演算増幅器と、第１入力ＰチャネルＭＯＳＦＥＴと第１出力ＰチャネルＭＯＳＦＥＴとを有する第１カレントミラー・トランジスタ対とを含み、
前記第２素子特性検出部は、第２基準電圧源と、第２演算増幅器と、第２入力ＰチャネルＭＯＳＦＥＴと第２出力ＰチャネルＭＯＳＦＥＴとを有する第２カレントミラー・トランジスタ対とを含み、
前記第１基準電圧源の第１基準電圧は前記第１演算増幅器の非反転入力端子に供給され、前記第１演算増幅器の出力端子は前記第１カレントミラー・トランジスタ対の前記第１入力ＰチャネルＭＯＳＦＥＴのソースと前記第１出力ＰチャネルＭＯＳＦＥＴのソースに接続され、
前記第１入力ＰチャネルＭＯＳＦＥＴのゲートと前記第１出力ＰチャネルＭＯＳＦＥＴのゲートとが接続され、前記第１入力ＰチャネルＭＯＳＦＥＴの前記ゲートは前記第１入力ＰチャネルＭＯＳＦＥＴのドレインと前記第１レプリカトランジスタの出力電極と前記第１演算増幅器の反転入力端子とに接続され、
前記第１出力ＰチャネルＭＯＳＦＥＴのドレインは、前記第１電流・電圧変換抵抗と前記電圧比較器の一方の入力端子とに接続され、
前記第２基準電圧源の第２基準電圧は前記第２演算増幅器の非反転入力端子に供給され、前記第２演算増幅器の出力端子は前記第２カレントミラー・トランジスタ対の前記第２入力ＰチャネルＭＯＳＦＥＴのソースと前記第２出力ＰチャネルＭＯＳＦＥＴのソースに接続され、
前記第２入力ＰチャネルＭＯＳＦＥＴのゲートと前記第２出力ＰチャネルＭＯＳＦＥＴのゲートとが接続され、前記第２入力ＰチャネルＭＯＳＦＥＴの前記ゲートは前記第２入力ＰチャネルＭＯＳＦＥＴのドレインと前記第２レプリカトランジスタの出力電極と前記第２演算増幅器の反転入力端子とに接続され、
前記第２出力ＰチャネルＭＯＳＦＥＴのドレインは、前記第２電流・電圧変換抵抗と前記電圧比較器の他方の入力端子とに接続され、
前記第１基準電圧源の前記第１基準電圧よりも前記第２基準電圧源の前記第２基準電圧は、大きな電圧に設定される
ことを特徴とする高周波回路。
【請求項２】
請求項１において、
前記第１レプリカトランジスタと前記第２レプリカトランジスタと前記増幅トランジスタと前記第１バイアストランジスタと前記第２バイアストランジスタと前記第３バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたＮチャネルＭＯＳＦＥＴである
ことを特徴とする高周波回路。
【請求項３】
請求項２において、
前記第１レプリカトランジスタと前記第２レプリカトランジスタと前記増幅トランジスタと前記第１バイアストランジスタと前記第２バイアストランジスタと前記第３バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって形成されたバイポーラトランジスタである
ことを特徴とする高周波回路。
【請求項４】
請求項１において、
前記第１レプリカトランジスタと前記第２レプリカトランジスタと前記増幅トランジスタと前記第１バイアストランジスタと前記第２バイアストランジスタと前記第３バイアストランジスタとは、それぞれ前記同一の半導体製造プロセスによって化合物半導体チップに形成されたヘテロ接合バイポーラトランジスタである
ことを特徴とする高周波回路。
【請求項５】
請求項１において、
前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とは、単一の半導体チップに形成される
ことを特徴とする高周波回路。
【請求項６】
請求項１において、
前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部と前記クロック生成部とは、共通の高周波電力モジュール内に搭載され、
前記高周波電力増幅回路と前記プロセスモニタ回路と前記サーチ制御部とは、単一の半導体チップに形成される
ことを特徴とする高周波回路。
【請求項７】
請求項１において、
前記高周波回路は、制御回路と電源回路と制御データ保持部とを更に具備して、
前記制御回路および前記電源回路には、外部電源電圧が供給可能とされ、
前記制御回路は、前記電源回路に制御開始信号を供給可能とされ、
前記制御開始信号に応答して、前記電源回路はキャリブレーション電源電圧を、前記プロセスモニタ回路の前記第１素子特性検出部と前記第２素子特性検出部と前記電圧比較器と、前記サーチ制御部と、前記クロック生成部とに供給可能とされ、
前記プロセスモニタ回路の前記第１素子特性検出部と前記第２素子特性検出部と前記電圧比較器と前記サーチ制御部と前記クロック生成部とは前記キャリブレーション電源電圧を使用してキャリブレーション動作を実行することによって、前記サーチを実行するものであり、
前記サーチ制御部に前記デジタル誤差補償値の前記サーチ結果値が格納されて前記キャリブレーション動作の実行が完了するタイミングで、前記電源回路に制御終了信号が前記サーチ制御部から供給可能とされ、
前記制御終了信号に応答して、前記電源回路は高周波増幅電源電圧を、前記増幅部と前記バイアス制御部とに供給可能とされ、
前記増幅部と前記バイアス制御部とは前記高周波増幅電源電圧を使用して高周波増幅動作を実行可能とされたものであり、前記高周波増幅動作の期間中では前記プロセスモニタ回路の前記第１素子特性検出部と前記第２素子特性検出部と前記電圧比較器と、前記サーチ制御部と、前記クロック生成部とに供給される前記キャリブレーション電源電圧は低電圧に設定される
ことを特徴とする高周波回路。
【請求項８】
請求項７において、
前記キャリブレーション動作の期間中では、前記増幅部と前記バイアス制御部とに供給される前記高周波増幅電源電圧は低電圧に設定される
ことを特徴とする高周波回路。
【請求項９】
請求項８において、
前記制御回路は、前記外部電源電圧の電源投入を検出可能なパワーオン検出回路として構成され、
前記パワーオン検出回路として構成された前記制御回路は、パワーオンリセット信号である前記制御開始信号を前記電源回路に供給可能とされたものであり、
前記クロック生成部への前記キャリブレーション電源電圧の供給開始の後に前記クロック生成部から生成される前記クロック信号の発振周波数が実質的に安定化されたタイミングで、キャリブレーション開始信号が前記サーチ制御部に前記パワーオン検出回路として構成された前記制御回路から供給可能とされる
ことを特徴とする高周波回路。
【請求項１０】
請求項９において、
前記高周波回路は、利得制御回路と利得制御可変電流源とを更に具備して、
自動電力制御電圧に実質的に比例した利得制御可変電流が前記利得制御可変電流源に流れるように、前記利得制御回路は前記利得制御可変電流源を制御するものであり、
前記利得制御可変電流源に流れる前記利得制御可変電流が、前記増幅部に供給され、
前記高周波増幅動作の前記期間中に、前記利得制御回路と前記利得制御可変電流源とに、前記高周波増幅電源電圧が前記電源回路から供給される
ことを特徴とする高周波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波回路およびそれを内蔵した高周波モジュールに関し、特に半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御により補償する際に、補償動作の精度を向上するのに有効な技術に関するものである。
【背景技術】
【０００２】
従来から、携帯電話等の無線通信端末の送信機に搭載されるＲＦ電力増幅器の電力増幅トランジスタには、ＭＯＳトランジスタやバイポーラトランジスタが使用される。電力増幅トランジスタの増幅特性を向上するためには、ＭＯＳトランジスタのチャネル長やバイポーラトランジスタのベース幅を縮小することが有効である。
【０００３】
しかし、ＭＯＳトランジスタやバイポーラトランジスタ等の半導体製造プロセスに変動によって、ＭＯＳトランジスタのチャネル長やバイポーラトランジスタのベース幅が変動するものとなる。その結果、ＭＯＳトランジスタのチャネル長Ｌの変動によってＭＯＳトランジスタのチャネルコンダクタンスβが変動して、バイポーラトランジスタのベース幅Ｗｂが変動した場合にはアーリー効果によって実効ベース幅が変動するのでコレクタ電流が変化して高周波電力増幅特性の安定性が阻害される危険性がある。
【０００４】
下記特許文献１には、増幅用トランジスタと、電流模擬用トランジスタと、電流模擬用トランジスタに流れる電流に基づいて形成された電圧と定電流回路の電流を電流・電圧変換素子で変換した基準電圧とを比較して短チャネル効果もしくはアーリー効果の変化を抑制するようなバイアスを増幅用トランジスタと電流模擬用トランジスタに与えるバイアス発生回路とを具備する高周波電力増幅回路が記載されている。
【０００５】
下記特許文献２には、バイアス部と増幅部と電流検出部と参照電流生成部と電流比較部を具備する増幅器が記載されている。バイアス部は参照トランジスタとレプリカ増幅トランジスタを含み、参照トランジスタの第１バイアス電流とレプリカ増幅トランジスタの第２バイアス電流は電流検出部に供給され、電流検出部は第１と第２のバイアス電流の差電流に対応する検出電流を生成する。電流検出部の検出電流が参照電流生成部の参照電流と一致するように電流比較部がレプリカ増幅トランジスタの第２バイアス電流を制御する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許公開２００５−１２３８６１号  公報
【特許文献２】特許公開２０１０−２６３４０５号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者等は本発明に先立って、半導体製造プロセスに変動に対して耐性を有する高周波増幅器の研究・開発に従事した。
【０００８】
この研究・開発において、本発明者等は上記背景技術の上記特許文献１に記載された技術と上記特許文献２に記載された技術に関して検討を行った。本発明者等による検討の結果、この２つの技術は、半導体製造プロセスの変動による高周波増幅器の回路誤差を検出して、この回路誤差を補償するようにアナログ方式のフィードバックループを構成するので、アナログ回路動作の消費電力が大きいと言う問題が明らかとされた。
【０００９】
一方、本発明者等は本発明に先立って、半導体チップに増幅器複製トランジスタを有するゲート長モニタ回路を具備した高周波電力増幅回路を検討した。バイアス電界効果トランジスタと電力増幅電界効果トランジスタとはカレントミラー接続されて、バイアス電界効果トランジスタにはバイアス制御回路から生成されるバイアス電流が供給される。ゲート長モニタ回路はゲート長に依存する検出電圧を生成して、検出電圧に従ってバイアス制御回路がバイアス電流の値を制御して電力増幅電界効果トランジスタのトランスコンダクタンスのゲート長の依存性を補償する。より詳細に説明すると、ゲート長モニタ回路のアナログ検出電圧はＡ／Ｄ変換器によってデジタル信号に変換され、デジタル信号に応答してバイアス制御回路がバイアス電流の値をオープンループ制御する。更に詳細に説明するとＡ／Ｄ変換器のデジタル信号は変換テーブルに供給され、変換テーブルからバイアスデジタル情報が生成されバイアス制御回路に供給される。その結果、第３の技術では、デジタル信号によってバイアス制御回路がバイアス電流の値を制御するので、上記２つの技術の欠点であったアナログ回路動作の消費電力を削減することが可能である。
【００１０】
本発明に先立って本発明者等が、上記第３の技術を詳細に検討したところ、以下のような結論に到達した。すなわち、上記第３の技術はデジタル信号によってバイアス制御回路がバイアス電流の値をオープンループ制御することでトランスコンダクタンスのゲート長の依存性を補償するため、補償動作が不足もしくは過剰となる可能性を有している。その理由は、ゲート長モニタ回路の検出電圧はゲート長に依存するだけでなくゲート酸化膜圧やチャネル移動度等のパラメータが半導体製造プロセスに依存して変化することが本発明に先立った本発明者等による検討によって明らかとされた。従って、この問題を解決するためには、半導体製造プロセスパラメータ等の変化に対応する変換テーブルを変更する必要がある。すなわち、半導体製造プロセスパラメータが変化しても、Ａ／Ｄ変換器からのデジタル信号に応答して変換テーブルから生成されるバイアスデジタル情報が変換テーブルの変更によって適切に変更されるので、補償動作を適度とすることが可能となるものである。
【００１１】
更に上記第３の技術では、変換テーブルを高周波パワーモジュールに内蔵するのではなく、ＲＦＩＣ(無線周波数半導体集積回路)に内蔵する場合には、高周波パワーモジュールではＡ／Ｄ変換器とバイアス制御回路に制御ロジック回路を接続する必要がある。また更に、高周波パワーモジュールの制御ロジック回路とＲＦＩＣの変換テーブルとの間では、Ａ／Ｄ変換器からのデジタル信号と変換テーブルからのバイアスデジタル情報を転送する必要があり、高周波パワーモジュールの制御ロジック回路にＲＦＩＣから動作クロックを供給する必要があると言うことが本発明に先立った本発明者等の検討によって明らかとされた。
【００１２】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１３】
従って、本発明の目的とするところは、半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御によって補償する際に、補償動作の精度を向上することにある。
【００１４】
また、本発明の他の目的とするところは、高周波パワーモジュールとその外部のＲＦＩＣとの間で補償動作に関係するデジタル信号やデジタル情報の転送を不必要とし、更に外部からの動作クロックの供給を不必要とすることにある。
【００１５】
また、本発明の更に他の目的とするところは、高周波電力増幅トランジスタの増幅特性の変動を補償するキャリブレーション回路の消費電力を削減することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００１８】
すなわち、本発明の代表的な実施の形態による高周波回路(１)は、増幅部(２１)およびバイアス制御部(２２)を有する高周波電力増幅回路(２０)と、プロセスモニタ回路(１００)と、サーチ制御部(１０４)と、クロック生成部(１０５)とを具備する。
【００１９】
前記増幅部(２１)の増幅トランジスタ(２１２)の増幅ゲインは、前記バイアス制御部(２２)によって設定される前記増幅トランジスタ(２１２)のバイアス電流によって制御可能とされる。
【００２０】
前記プロセスモニタ回路(１００)は、第１素子特性検出部(１０１)と第２素子特性検出部(１０２)と電圧比較器(１０３)とを含む。
【００２１】
前記第１素子特性検出部(１０１)の第１レプリカトランジスタ(１０１５)と前記第２素子特性検出部(１０２)の第２レプリカトランジスタ(１０２５)と前記増幅部(２１)の前記増幅トランジスタ(２１２)とは、同一の半導体製造プロセスによって形成されたものである。
【００２２】
前記第１素子特性検出部(１０１)は、前記第１レプリカトランジスタ(１０１５)の第１出力電流を第１検出電圧(ＶＯＵＴ１)に変換する。
【００２３】
前記第２素子特性検出部(１０２)は、前記第２レプリカトランジスタ(１０２５)の第２出力電流を第２検出電圧(ＶＯＵＴ２)に変換する。
【００２４】
前記電圧比較器(１０３)は前記第１検出電圧(ＶＯＵＴ１)と前記第２検出電圧(ＶＯＵＴ２)とを比較して、前記電圧比較器(１０３)の比較出力信号は前記サーチ制御部(１０４)に供給される。
【００２５】
前記サーチ制御部(１０４)は、前記クロック生成部(１０５)から生成されるクロック信号と前記電圧比較器(１０３)の前記比較出力信号とに応答して、所定のサーチアルゴリズムに従って前記第１検出電圧(ＶＯＵＴ１)と前記第２検出電圧(ＶＯＵＴ２)との差を最小とするためのマルチビットのデジタル誤差補償値を生成するものである。
【００２６】
前記所定のサーチアルゴリズムに従って前記サーチ制御部(１０４)に最終的に格納される前記デジタル誤差補償値に応答して、前記第２素子特性検出部(１０２)と前記バイアス制御部(２２)とがフィードバック制御されることを特徴とするものである(図２参照)。
【発明の効果】
【００２７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２８】
すなわち、本発明によれば、半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御によって補償する際に、補償動作の精度を向上することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１による高周波パワーモジュール１の基本的な構成を示す図である。
【図２】図１に示した本発明の実施の形態１による高周波パワーモジュール１のプロセスモニタ回路１００の第１素子特性検出部１０１と第２素子特性検出部１０２の構成と増幅部２１の構成を示す図である。
【図３】図２に示した第１素子特性検出部１０１と第２素子特性検出部１０２とにおいてカレントミラー接続されたバイアストランジスタ１０１４、１０２４とレプリカトランジスタ１０１５、１０２５の動作を説明する図である。
【図４】図３に説明したカレントミラーの出力トランジスタＱＯＵＴの出力電流ＩＤ２、ＩＤ１がＭＯＳＦＥＴのゲート長Ｌｇの大小によって変化する様子を示す図である。
【図５】図２に示した本発明の実施の形態１によるプロセスモニタ回路１００の第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２とがＭＯＳＦＥＴのゲート長Ｌｇの変動によって変化する様子を示す図である。
【図６】図２に示した本発明の実施の形態１によるプロセスモニタ回路１００の第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２が可変電流源１０２３の可変定電流によって制御可能なことを示す図である。
【図７】図２に示した本発明の実施の形態１による高周波パワーモジュール１のバイアス制御部２２と第２素子特性検査部１０２の可変電流源１０２３との構成を示す図である。
【図８】図２に示した本発明の実施の形態１による高周波パワーモジュール１のキャリブレーション回路１０のサーチ制御部１０４のバイナリーサーチによってデジタル誤差補償値のデジタル値Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４が決定されるとともに第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２との差電圧が最小の状態に収束する様子を示す図である。
【図９】図２に示した本発明の実施の形態１による高周波パワーモジュール１のキャリブレーション回路１０のサーチ制御部１０４の動作クロックを生成するためのクロック生成部１０５の構成を示す図である。
【図１０】図９に示した本発明の実施の形態１による３段の直列接続されたＣＭＯＳインバータＩｎｖ１、Ｉｎｖ２、Ｉｎｖ３のリング発振器によって構成されたクロック生成部１０５が高周波電力増幅回路２０とキャリブレーション回路１０とともにＣＭＯＳシリコン半導体チップＣｈｉｐに形成された様子を示す図である。
【図１１】本発明の実施の形態１による高周波パワーモジュール１の他の例を示すものであり、水晶発振器によって構成されたクロック生成部１０５とＣＭＯＳシリコン半導体チップＣｈｉｐと入力整合回路１０８と出力整合回路１０９とが共通のモジュール内に搭載された様子を示す図である。
【図１２】本発明の実施の形態２による高周波パワーモジュール１の構成を示す図である。
【図１３】図１２に示した本発明の実施の形態２による高周波パワーモジュール１の動作を示す波形図である。
【図１４】本発明の実施の形態３によるキャリブレーション回路１０のプロセスモニタ回路１００の第１素子特性検出部１０１と第２素子特性検出部１０２の構成と増幅部２１の構成を示す図である。
【発明を実施するための形態】
【００３０】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３１】
〔１〕本発明の代表的な実施の形態による高周波回路(１)は、増幅部(２１)およびバイアス制御部(２２)を有する高周波電力増幅回路(２０)と、プロセスモニタ回路(１００)と、サーチ制御部(１０４)と、クロック生成部(１０５)とを具備する。
【００３２】
前記増幅部(２１)の増幅トランジスタ(２１２)の増幅ゲインは、前記バイアス制御部(２２)によって設定される前記増幅トランジスタ(２１２)のバイアス電流によって制御可能とされる。
【００３３】
前記プロセスモニタ回路(１００)は、第１素子特性検出部(１０１)と第２素子特性検出部(１０２)と電圧比較器(１０３)とを含む。
【００３４】
前記第１素子特性検出部(１０１)の第１レプリカトランジスタ(１０１５)と前記第２素子特性検出部(１０２)の第２レプリカトランジスタ(１０２５)と前記増幅部(２１)の前記増幅トランジスタ(２１２)とは、同一の半導体製造プロセスによって形成されたものである。
【００３５】
前記第１素子特性検出部(１０１)は、前記第１レプリカトランジスタ(１０１５)の第１出力電流を第１検出電圧(ＶＯＵＴ１)に変換する。
【００３６】
前記第２素子特性検出部(１０２)は、前記第２レプリカトランジスタ(１０２５)の第２出力電流を第２検出電圧(ＶＯＵＴ２)に変換する。
【００３７】
前記電圧比較器(１０３)は前記第１検出電圧(ＶＯＵＴ１)と前記第２検出電圧(ＶＯＵＴ２)とを比較して、前記電圧比較器(１０３)の比較出力信号は前記サーチ制御部(１０４)に供給される。
【００３８】
前記サーチ制御部(１０４)は、前記クロック生成部(１０５)から生成されるクロック信号と前記電圧比較器(１０３)の前記比較出力信号とに応答して、所定のサーチアルゴリズムに従って前記第１検出電圧(ＶＯＵＴ１)と前記第２検出電圧(ＶＯＵＴ２)との差を最小とするためのマルチビットのデジタル誤差補償値を生成するものである。
【００３９】
前記所定のサーチアルゴリズムに従って前記サーチ制御部(１０４)に最終的に格納される前記デジタル誤差補償値に応答して、前記第２素子特性検出部(１０２)と前記バイアス制御部(２２)とがフィードバック制御されることを特徴とするものである(図２参照)。
【００４０】
前記実施の形態によれば、半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御によって補償する際に、補償動作の精度を向上することができる。
【００４１】
好適な実施の形態は、前記高周波電力増幅回路(２０)を形成するための半導体製造プロセスの変動が実質的に無視することが可能な理想的な状態では、前記第１素子特性検出部(１０１)の前記第１検出電圧(ＶＯＵＴ１)と前記第２素子特性検出部(１０２)の前記第２検出電圧(ＶＯＵＴ２)とは実質的に同一の電圧レベルに設定されることを特徴とするものである(図２参照)。
【００４２】
他の好適な実施の形態は、前記理想的な状態では、前記第１レプリカトランジスタ(１０１５)の前記第１出力電流よりも前記第２レプリカトランジスタ(１０２５)の前記第２出力電流が大きな電流値に設定される。
【００４３】
前記第１素子特性検出部(１０１)は前記第１レプリカトランジスタ(１０１５)の前記第１出力電流を前記第１検出電圧(ＶＯＵＴ１)に変換するための第１電流・電圧変換抵抗(１０１７、１０１８)を含み、前記第２素子特性検出部(１０２)は前記第２レプリカトランジスタ(１０２５)の前記第２出力電流を前記第２検出電圧(ＶＯＵＴ２)に変換するための第２電流・電圧変換抵抗(１０２８)を含むものである。
【００４４】
前記理想的な状態において前記第１検出電圧(ＶＯＵＴ１)と前記第２検出電圧(ＶＯＵＴ２)とを実質的に同一の電圧レベルとするために、前記第１電流・電圧変換抵抗(１０１７、１０１８)は前記第２電流・電圧変換抵抗(１０２８)よりも大きな抵抗値に設定されることを特徴とするものである(図２参照)。
【００４５】
更に他の好適な実施の形態では、前記第１素子特性検出部(１０１)は、前記第１レプリカトランジスタ(１０１５)とカレントミラー接続された第１バイアストランジスタ(１０１４)と、前記第１バイアストランジスタ(１０１４)に第１電流を流すための第１電流源(１０１３)とを含む。
【００４６】
前記第２素子特性検出部(１０２)は、前記第２レプリカトランジスタ(１０２５)とカレントミラー接続された第２バイアストランジスタ(１０２４)と、前記第２バイアストランジスタ(１０２４)に第２電流を流すための第２電流源(１０２３)とを含む。
【００４７】
前記増幅部(２１)は、前記増幅トランジスタ(２１２)とカレントミラー接続された第３バイアストランジスタ(２１１)を含む。
【００４８】
前記増幅部(２１)の前記第３バイアストランジスタ(２１１)に流れる第３電流は、第３電流源として構成された前記バイアス制御部(２２)によって設定可能とされる。
【００４９】
前記サーチ制御部(１０４)に最終的に格納される前記デジタル誤差補償値に応答して、前記第２素子特性検出部(１０２)の前記第２電流源(１０２３)に流れる前記第２電流の値と前記増幅部(２１)の前記第３電流源(２２)に流れる前記第３電流の値とが制御可能とされること特徴とするものである(図２参照)。
【００５０】
より好適な実施の形態では、前記第１素子特性検出部(１０１)は、第１基準電圧源(１０１２)と、第１演算増幅器(１０１１)と、第１入力ＰチャネルＭＯＳＦＥＴ(１０１６１)と第１出力ＰチャネルＭＯＳＦＥＴ(１０１６２)とを有する第１カレントミラー・トランジスタ対(１０１６)とを含む。
【００５１】
前記第２素子特性検出部(１０２)は、第２基準電圧源(１０２２)と、第２演算増幅器(１０２１)と、第２入力ＰチャネルＭＯＳＦＥＴ(１０２６１)と第２出力ＰチャネルＭＯＳＦＥＴ(１０２６２)とを有する第２カレントミラー・トランジスタ対(１０２６)とを含む。
【００５２】
前記第１基準電圧源(１０１２)の第１基準電圧(ＶＲＥＦ１)は前記第１演算増幅器(１０１１)の非反転入力端子に供給され、前記第１演算増幅器(１０１１)の出力端子は前記第１カレントミラー・トランジスタ対(１０１６)の前記第１入力ＰチャネルＭＯＳＦＥＴ(１０１６１)のソースと前記第１出力ＰチャネルＭＯＳＦＥＴ(１０１６２)のソースに接続される。
【００５３】
前記第１入力ＰチャネルＭＯＳＦＥＴ(１０１６１)のゲートと前記第１出力ＰチャネルＭＯＳＦＥＴ(１０１６２)のゲートとが接続され、前記第１入力ＰチャネルＭＯＳＦＥＴ(１０１６１)の前記ゲートは前記第１入力ＰチャネルＭＯＳＦＥＴ(１０１６１)のドレインと前記第１レプリカトランジスタ(１０１５)の出力電極と前記第１演算増幅器(１０１１)の反転入力端子とに接続される。
【００５４】
前記第１出力ＰチャネルＭＯＳＦＥＴ(１０１６２)のドレインは、前記第１電流・電圧変換抵抗(１０１７、１０１８)と前記電圧比較器(１０３)の一方の入力端子とに接続される。
【００５５】
前記第２基準電圧源(１０２２)の第２基準電圧(ＶＲＥＦ２)は前記第２演算増幅器(１０２１)の非反転入力端子に供給され、前記第２演算増幅器(１０２１)の出力端子は前記第２カレントミラー・トランジスタ対(１０２６)の前記第２入力ＰチャネルＭＯＳＦＥＴ(１０２６１)のソースと前記第２出力ＰチャネルＭＯＳＦＥＴ(１０２６２)のソースに接続される。
【００５６】
前記第２入力ＰチャネルＭＯＳＦＥＴ(１０２６１)のゲートと前記第２出力ＰチャネルＭＯＳＦＥＴ(１０２６２)のゲートとが接続され、前記第２入力ＰチャネルＭＯＳＦＥＴ(１０２６１)の前記ゲートは前記第２入力ＰチャネルＭＯＳＦＥＴ(１０２６１)のドレインと前記第２レプリカトランジスタ(１０２５)の出力電極と前記第２演算増幅器(１０２１)の反転入力端子とに接続される。
【００５７】
前記第２出力ＰチャネルＭＯＳＦＥＴ(１０２６２)のドレインは、前記第２電流・電圧変換抵抗(１０２８)と前記電圧比較器(１０３)の他方の入力端子とに接続される。
【００５８】
前記第１基準電圧源(１０１２)の前記第１基準電圧(ＶＲＥＦ１)よりも前記第２基準電圧源(１０２２)の前記第２基準電圧(ＶＲＥＦ２)は、大きな電圧に設定されることを特徴とするものである(図２参照)。
【００５９】
他のより好適な実施の形態では、前記第１レプリカトランジスタ(１０１５)と前記第２レプリカトランジスタ(１０２５)と前記増幅トランジスタ(２１２)と前記第１バイアストランジスタ(１０１４)と前記第２バイアストランジスタ(１０２４)と前記第３バイアストランジスタ(２１１)とは、それぞれ前記同一の半導体製造プロセスによって形成されたＮチャネルＭＯＳＦＥＴであることを特徴とするものである(図２参照)。
【００６０】
更に他のより好適な実施の形態では、前記第１レプリカトランジスタ(１０１５)と前記第２レプリカトランジスタ(１０２５)と前記増幅トランジスタ(２１２)と前記第１バイアストランジスタ(１０１４)と前記第２バイアストランジスタ(１０２４)と前記第３バイアストランジスタ(２１１)とは、それぞれ前記同一の半導体製造プロセスによって形成されたバイポーラトランジスタであることを特徴とするものである(図１４参照)。
【００６１】
別のより好適な実施の形態では、前記第１レプリカトランジスタ(１０１５)と前記第２レプリカトランジスタ(１０２５)と前記増幅トランジスタ(２１２)と前記第１バイアストランジスタ(１０１４)と前記第２バイアストランジスタ(１０２４)と前記第３バイアストランジスタ(２１１)とは、それぞれ前記同一の半導体製造プロセスによって化合物半導体チップに形成されたヘテロ接合バイポーラトランジスタであることを特徴とするものである。
【００６２】
更に別のより好適な実施の形態では、前記高周波電力増幅回路(２０)と前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)と前記クロック生成部(１０５)とは、単一の半導体チップ(Ｃｈｉｐ)に形成されることを特徴とするものである(図１０参照)。
【００６３】
具体的な実施の形態では、前記高周波電力増幅回路(２０)と前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)と前記クロック生成部(１０５)とは、共通の高周波電力モジュール(１)内に搭載され、前記高周波電力増幅回路(２０)と前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)とは、単一の半導体チップに形成されることを特徴とするものである(図１１参照)。
【００６４】
他の具体的な実施の形態では、前記高周波回路(１)は、制御回路(１１０)と電源回路(１１１)と制御データ保持部(１０７)とを更に具備する。
【００６５】
前記制御回路(１１０)および前記電源回路(１１１)には、外部電源電圧(ＶＤＤ)が供給可能とされる。
【００６６】
前記制御回路(１１０)は、前記電源回路(１１１)に制御開始信号(Ｐｏｎ＿Ｒｅｓｅｔ)を供給可能とされる。
【００６７】
前記制御開始信号(Ｐｏｎ＿Ｒｅｓｅｔ)に応答して、前記電源回路(１１１)はキャリブレーション電源電圧(ＶＤＤ_ＣＡＬ)を、前記プロセスモニタ回路(１００)の前記第１素子特性検出部(１０１)と前記第２素子特性検出部(１０２)と前記電圧比較器(１０３)と、前記サーチ制御部(１０４)と、前記クロック生成部(１０５)とに供給可能とされる。
【００６８】
前記プロセスモニタ回路(１００)の前記第１素子特性検出部(１０１)と前記第２素子特性検出部(１０２)と前記電圧比較器(１０３)と前記サーチ制御部(１０４)と前記クロック生成部(１０５)とは前記キャリブレーション電源電圧(ＶＤＤ_ＣＡＬ)を使用してキャリブレーション動作を実行することによって、前記所定のサーチアルゴリズムに従って前記サーチ制御部(１０４)に前記デジタル誤差補償値が最終的に格納されるものである。
【００６９】
前記サーチ制御部(１０４)に前記デジタル誤差補償値が最終的に格納されて前記キャリブレーション動作の実行が完了するタイミングで、前記電源回路(１１１)に制御終了信号(ＣＡＬ＿Ｅｎｄ)が前記サーチ制御部(１０４)から供給可能とされる。
【００７０】
前記制御終了信号(ＣＡＬ＿Ｅｎｄ)に応答して、前記電源回路(１１１)は高周波増幅電源電圧(ＶＤＤ_ＲＦ)を、前記増幅部(２１)と前記バイアス制御部(２２)とに供給可能とされる。
【００７１】
前記増幅部(２１)と前記バイアス制御部(２２)とは前記高周波増幅電源電圧(ＶＤＤ_ＲＦ)を使用して高周波増幅動作を実行可能とされたものであり、前記高周波増幅動作の期間中では前記プロセスモニタ回路(１００)の前記第１素子特性検出部(１０１)と前記第２素子特性検出部(１０２)と前記電圧比較器(１０３)と、前記サーチ制御部(１０４)と、前記クロック生成部(１０５)とに供給される前記キャリブレーション電源電圧(ＶＤＤ_ＣＡＬ)は低電圧に設定されることを特徴とするものである(図１２、図１３参照)。
【００７２】
より具体的な実施の形態では、前記キャリブレーション動作の期間中では、前記増幅部(２１)と前記バイアス制御部(２２)とに供給される前記高周波増幅電源電圧(ＶＤＤ_ＲＦ)は低電圧に設定されることを特徴とするものである(図１２、図１３参照)。
【００７３】
他のより具体的な実施の形態では、前記制御回路(１１０)は、前記外部電源電圧(ＶＤＤ)の電源投入を検出可能なパワーオン検出回路として構成される。
【００７４】
前記パワーオン検出回路として構成された前記制御回路(１１０)は、パワーオンリセット信号である前記制御開始信号(Ｐｏｎ＿Ｒｅｓｅｔ)を前記電源回路(１１１)に供給可能とされたものである。
【００７５】
前記クロック生成部(１０５)への前記キャリブレーション電源電圧(ＶＤＤ_ＣＡＬ)の供給開始の後に前記クロック生成部(１０５)から生成される前記クロック信号の発振周波数が実質的に安定化されたタイミングで、キャリブレーション開始信号(ＣＡＬ＿Ｓｔａｒｔ)が前記サーチ制御部(１０４)に前記パワーオン検出回路として構成された前記制御回路(１１０)から供給可能とされることを特徴とするものである(図１２、図１３参照)。
【００７６】
最も具体的な実施の形態では、前記高周波回路(１)は、利得制御回路(１１２)と利得制御可変電流源(１１３)とを更に具備する。
【００７７】
自動電力制御電圧(Ｖａｐｃ)に実質的に比例した利得制御可変電流が前記利得制御可変電流源(１１３)に流れるように、前記利得制御回路(１１２)は前記利得制御可変電流源(１１３)を制御するものである。
【００７８】
前記利得制御可変電流源(１１３)に流れる前記利得制御可変電流が、前記増幅部(２１)に供給される。
【００７９】
前記高周波増幅動作の前記期間中に、前記利得制御回路(１１２)と前記利得制御可変電流源(１１３)とに、前記高周波増幅電源電圧(ＶＤＤ_ＲＦ)が前記電源回路(１１１)から供給されることを特徴とするものである(図１２参照)。
【００８０】
〔２〕本発明の別の観点の代表的な実施の形態による高周波モジュール(１)は、高周波電力増幅回路(２０)と、プロセスモニタ回路(１００)と、サーチ制御部(１０４)と、クロック生成部(１０５)とを具備する。
【００８１】
前記高周波電力増幅回路(２０)は増幅部(２１)とバイアス制御部(２２)とを含み、前記増幅部(２１)の増幅トランジスタ(２１２)の増幅ゲインは、前記バイアス制御部(２２)によって設定される前記増幅トランジスタ(２１２)のバイアス電流によって制御可能とされる。
【００８２】
前記プロセスモニタ回路(１００)は前記増幅部(２１)の前記増幅トランジスタ(２１２)と同一の半導体製造プロセスによって形成されたレプリカトランジスタ(１０１５、１０２５)を含むことにより、前記プロセスモニタ回路(１００)は前記レプリカトランジスタ(１０１５、１０２５)の特性をモニタしたモニタ出力を生成するものである。
【００８３】
前記サーチ制御部(１０４)は、前記クロック生成部(１０５)のキャリブレーションクロック信号と前記プロセスモニタ回路(１００)の前記モニタ出力とに応答して、所定のサーチアルゴリズムに従って前記増幅トランジスタ(２１２)の前記増幅ゲインをチューニングするためのマルチビットのデジタル補償値を生成するものである。
【００８４】
前記所定のサーチアルゴリズムに従って前記サーチ制御部(１０４)に格納される前記デジタル補償値に応答して、前記プロセスモニタ回路(１００)と前記バイアス制御部(２２)とがフィードバック制御されることを特徴とするものである(図２参照)。
【００８５】
前記実施の形態によれば、半導体製造プロセスの変動による高周波電力増幅回路の高周波電力増幅トランジスタの増幅特性の変動をデジタル制御によって補償する際に、補償動作の精度を向上することができる。
【００８６】
好適な実施の形態では、前記増幅部(２１)の前記増幅トランジスタ(２１２)と前記プロセスモニタ回路(１００)の前記レプリカトランジスタ(１０１５、１０２５)とは、それぞれ前記同一の半導体製造プロセスによって形成されたＮチャネルＭＯＳＦＥＴであることを特徴とするものである(図２参照)。
【００８７】
他の好適な実施の形態では、前記増幅部(２１)の前記増幅トランジスタ(２１２)と前記プロセスモニタ回路(１００)の前記レプリカトランジスタ(１０１５、１０２５)とは、それぞれ前記同一の半導体製造プロセスによって形成されたバイポーラトランジスタであることを特徴とする(図１４参照)。
【００８８】
より好適な実施の形態では、前記高周波電力増幅回路(２０)と前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)と前記クロック生成部(１０５)とは、単一の半導体チップ(Ｃｈｉｐ)に形成され、前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)と前記クロック生成部(１０５)とを含むキャリブレーション回路(１０)が構成されることを特徴とするものである(図１０参照)。
【００８９】
他のより好適な実施の形態では、前記高周波電力増幅回路(２０)と前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)とは、単一の半導体チップ(Ｃｈｉｐ)に形成され、前記クロック生成部(１０５) からクロック信号の供給を受けるキャリブレーション回路(１０)が前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)とを含んで構成されることを特徴とするものである(図１１参照)。
【００９０】
具体的な実施の形態では、前記高周波モジュール(１)は、制御回路(１１０)と電源回路(１１１)と制御データ保持部(１０７)とを更に具備する。
【００９１】
前記制御回路(１１０)および前記電源回路(１１１)には、外部電源電圧(ＶＤＤ)が供給可能とされる。
【００９２】
前記制御回路(１１０)は、前記電源回路(１１１)に制御開始信号(Ｐｏｎ＿Ｒｅｓｅｔ)を供給可能とされる。
【００９３】
前記制御開始信号(Ｐｏｎ＿Ｒｅｓｅｔ)に応答して、前記電源回路(１１１)はキャリブレーション電源電圧(ＶＤＤ_ＣＡＬ)を、前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)と前記クロック生成部(１０５)とに供給可能とされる。
【００９４】
前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)と前記クロック生成部(１０５)は前記キャリブレーション電源電圧(ＶＤＤ_ＣＡＬ)を使用してキャリブレーション動作を実行することによって、前記所定のサーチアルゴリズムに従って前記サーチ制御部(１０４)に前記デジタル補償値が格納されるものである。
【００９５】
前記サーチ制御部(１０４)に前記デジタル補償値が最終的に格納されて前記キャリブレーション動作の実行が完了するタイミングで、前記電源回路(１１１)に制御終了信号(ＣＡＬ＿Ｅｎｄ)が前記サーチ制御部(１０４)から供給可能とされる。
【００９６】
前記制御終了信号(ＣＡＬ＿Ｅｎｄ)に応答して、前記電源回路(１１１)は高周波増幅電源電圧(ＶＤＤ_ＲＦ)を、前記増幅部(２１)と前記バイアス制御部(２２)とに供給可能とされる。
【００９７】
前記増幅部(２１)と前記バイアス制御部(２２)とは前記高周波増幅電源電圧(ＶＤＤ_ＲＦ)を使用して高周波増幅動作を実行可能とされたものであり、前記高周波増幅動作の期間中では前記プロセスモニタ回路(１００)と前記サーチ制御部(１０４)と前記クロック生成部(１０５)とに供給される前記キャリブレーション電源電圧(ＶＤＤ_ＣＡＬ)は低電圧に設定されることを特徴とするものである(図１２、図１３参照)。
【００９８】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００９９】
［実施の形態１］
《高周波パワーモジュールの基本的な構成》
図１は、本発明の実施の形態１による高周波パワーモジュール１の基本的な構成を示す図である。
【０１００】
図１に示したように、高周波パワーモジュール１は、キャリブレーション回路１０と高周波電力増幅回路２０とによって構成されている。高周波電力増幅回路２０は増幅部２１とバイアス制御部２２によって構成され、増幅部２１はＲＦ入力端子のＲＦ入力信号Ｐｉｎを電力増幅することによって、ＲＦ出力端子にＲＦ出力信号Ｐｏｕｔを生成する。ＲＦ入力端子のＲＦ入力信号Ｐｉｎは図示しないＲＦＩＣ(無線周波数半導体集積回路)の送信信号処理ユニットから供給されて、ＲＦ出力端子のＲＦ出力信号Ｐｏｕｔは図示しない出力整合回路とアンテナスイッチとデュプレックサ等を介して携帯電話のアンテナに供給される。増幅部２１の増幅ゲインは、バイアス制御部２２によって設定される増幅部２１の電力増幅トランジスタのバイアス電流の電流値によって可変制御可能とされる。
【０１０１】
《キャリブレーション回路》
図１に示した高周波パワーモジュール１のキャリブレーション回路１０は、半導体製造プロセスが変動しても増幅部２１の電力増幅トランジスタの増幅特性の変動を補償するための回路である。
【０１０２】
キャリブレーション回路１０は、プロセスモニタ回路１００とサーチ制御部１０４とクロック生成部１０５と制御データ変換テーブル１０６と制御データ保持部１０７とによって構成されている。プロセスモニタ回路１００は、半導体製造プロセスの変動による増幅部２１の電力増幅トランジスタの増幅特性の変動をモニタする回路である。すなわち、プロセスモニタ回路１００は、第１素子特性検出部１０１と第２素子特性検出部１０２と電圧比較器１０３によって構成されている。第１素子特性検出部１０１の第１検出トランジスタと第２素子特性検出部１０２の第２検出トランジスタと増幅部２１の電力増幅トランジスタとは同一の半導体製造プロセスによって形成され、更にこれらのトランジスタのゲート幅Ｗｇは同一の製造目標サイズとされ、またこれらのトランジスタのゲート長Ｌｇは同一の製造目標サイズとされる。また、これらのトランジスタがバイポーラトランジスタである場合には、これらのトランジスタは同一の半導体製造プロセスによって形成され、更にこれらのトランジスタのベース幅Ｗｂは同一の製造目標サイズとされる。
【０１０３】
半導体製造プロセスの変動が理想的な状態のゼロの状態では、第１素子特性検出部１０１の第１検出出力信号と第２素子特性検出部１０２の第２検出出力信号とは同一となる。従って、クロック生成部１０５から生成されるクロック信号に応答して電圧比較器１０３の複数ビットの比較出力信号が格納されるサーチ制御部１０４のデジタル誤差補償値も、ゼロの状態となる。従って、この理想的な状態では、サーチ制御部１０４のデジタル誤差補償値に応答してプロセスモニタ回路１００の第２素子特性検出部１０２と高周波電力増幅回路２０の増幅部２１およびバイアス制御部２２がフィードバック制御されても、半導体製造プロセスの変動による増幅部２１の電力増幅トランジスタの増幅特性の変動を補償しないときと同等のバイアスの状態となる。
【０１０４】
しかし、実際には半導体製造プロセスの変動が発生するので、第１素子特性検出部１０１の第１検出出力信号と第２素子特性検出部１０２の第２検出出力信号とは相違するので、電圧比較器１０３の比較出力信号は第１検出出力信号と２検出出力信号との大小関係に応じて出力がハイレベルとローレベルに変化する。サーチ制御部１０４は、クロック生成部１０５から生成されるクロック信号に応答して第１素子特性検出部１０１の第１検出出力信号と第２素子特性検出部１０２の第２検出出力信号の差が最小となるようなデジタル誤差補償値を、例えばバイナリーサーチ等の好適なサーチアルゴリズムに従って生成する。すなわち、サーチ制御部１０４にサーチ動作により最終的に格納されたデジタル誤差補償値に従って、プロセスモニタ回路１００の第２素子特性検出部１０２と高周波電力増幅回路２０の増幅部２１およびバイアス制御部２２がフィードバック制御される。従って、プロセスモニタ回路１００の第１素子特性検出部１０１の第１検出出力信号と第２素子特性検出部１０２の第２検出出力信号の差が最小となるような実質的に理想的な状態に、フィードバック制御が実行される。更に、サーチ制御部１０４に格納された理想的なデジタル誤差補償値に従って、高周波電力増幅回路２０の増幅部２１およびバイアス制御部２２では、半導体製造プロセスの変動に対応する電力増幅トランジスタの増幅特性のデジタルフィードバック制御による補償動作が実行される。
【０１０５】
具体的には、サーチ制御部１０４に格納されたデジタル誤差補償値は、制御データ変換テーブル１０６によってバイアス電流設定情報に変換される。このバイアス電流設定情報は、高周波電力増幅回路２０のバイアス制御部２２が増幅部２１の電力増幅トランジスタのバイアス電流の電流値を設定する際に使用される。制御データ変換テーブル１０６によって変換されたバイアス電流設定情報は制御データ保持部１０７に格納され、制御データ保持部１０７からバイアス電流設定情報がバイアス制御部２２に供給される。
【０１０６】
《プロセスモニタ回路および増幅部の構成》
図２は、図１に示した本発明の実施の形態１による高周波パワーモジュール１のプロセスモニタ回路１００の第１素子特性検出部１０１と第２素子特性検出部１０２の構成と増幅部２１の構成を示す図である。
【０１０７】
図２に示したように、第１素子特性検出部１０１は、固定電流源１０１３と、レプリカトランジスタ１０１５と、バイアストランジスタ１０１４と、カレントミラー・トランジスタ対１０１６と、基準電圧源１０１２と、演算増幅器１０１１と、電流・電圧変換抵抗１０１８と、比較電圧調整抵抗１０１７を含んでいる。
【０１０８】
ＮチャネルＭＯＳＦＥＴのバイアストランジスタ１０１４とレプリカトランジスタ１０１５とはカレントミラー接続されているので、カレントミラーの入力トランジスタとしてのバイアストランジスタ１０１４に流れる固定電流源１０１３の定電流と比例した電流値の定電流がカレントミラーの出力トランジスタとしてのレプリカトランジスタ１０１５に流れるものである。尚、バイアストランジスタ１０１４のソースとレプリカトランジスタ１０１５のソースとは接地電圧ＧＮＤに接続され、バイアストランジスタ１０１４のゲートとドレインとが接続され、バイアストランジスタ１０１４のゲートとレプリカトランジスタ１０１５のゲートとが接続され、バイアストランジスタ１０１４のドレインと電源電圧ＶＤＤとの間には固定電流源１０１３が接続されている。
【０１０９】
演算増幅器１０１１の非反転入力端子には基準電圧源１０１２の基準電圧ＶＲＥＦ１が供給され、演算増幅器１０１１の出力端子はカレントミラー・トランジスタ対１０１６の２個のＰチャネルＭＯＳＦＥＴ１０１６１、１０１６２のソースに接続されている。ＰチャネルＭＯＳＦＥＴ１０１６１のゲートとドレインとはＰチャネルＭＯＳＦＥＴ１０１６２のゲートと接続され、更に演算増幅器１０１１の反転入力端子とレプリカトランジスタ１０１５のドレインに接続されている。またＰチャネルＭＯＳＦＥＴ１０１６２のドレインは、比較電圧調整抵抗１０１７と電流・電圧変換抵抗１０１８との直列接続を介して接地電圧ＧＮＤに接続され、更に電圧比較器１０３の反転入力端子に接続されている。
【０１１０】
図２に示したように、第２素子特性検出部１０２は、可変電流源１０２３と、レプリカトランジスタ１０２５と、バイアストランジスタ１０２４と、カレントミラー・トランジスタ対１０２６と、基準電圧源１０２２と、演算増幅器１０２１と、電流・電圧変換抵抗１０２８とを含んでいる。
【０１１１】
ＮチャネルＭＯＳＦＥＴのバイアストランジスタ１０２４とレプリカトランジスタ１０２５とはカレントミラー接続されているので、カレントミラーの入力トランジスタとしてのバイアストランジスタ１０２４に流れる可変電流源１０２３の可変定電流と比例した電流値の定電流がカレントミラーの出力トランジスタとしてのレプリカトランジスタ１０２５に流れるものである。尚、バイアストランジスタ１０２４のソースとレプリカトランジスタ１０２５のソースとは接地電圧ＧＮＤに接続され、バイアストランジスタ１０２４のゲートとドレインとが接続され、バイアストランジスタ１０２４のゲートとレプリカトランジスタ１０２５のゲートとが接続され、バイアストランジスタ１０２４のドレインと電源電圧ＶＤＤの間には可変電流源１０２３が接続されている。
【０１１２】
演算増幅器１０２１の非反転入力端子には基準電圧源１０２２の基準電圧ＶＲＥＦ２が供給され、演算増幅器１０２１の出力端子はカレントミラー・トランジスタ対１０２６の２個のＰチャネルＭＯＳＦＥＴ１０２６１、１０２６２のソースに接続されている。ＰチャネルＭＯＳＦＥＴ１０２６１のゲートとドレインとはＰチャネルＭＯＳＦＥＴ１０２６２のゲートと接続され、更に演算増幅器１０２１の反転入力端子とレプリカトランジスタ１０２５のドレインに接続されている。またＰチャネルＭＯＳＦＥＴ１０２６２のドレインは、電流・電圧変換抵抗１０２８を介して接地電圧ＧＮＤに接続され、更に電圧比較器１０３の非反転入力端子に接続されている。
【０１１３】
図２に示したように、増幅部２１は、バイアストランジスタ２１１と、ＲＦ信号入力端子２１４と、直流成分カットコンデンサ２１５と、交流成分減衰抵抗２１３と、増幅トランジスタ２１２と、負荷素子２１６と、ＲＦ信号出力端子２１７とを含んでいる。
【０１１４】
ＮチャネルＭＯＳＦＥＴのバイアストランジスタ２１１と増幅トランジスタ２１２とはカレントミラー接続されているので、カレントミラーの入力トランジスタとしてのバイアストランジスタ２１１に流れるバイアス制御部２２の可変定電流と比例した電流値の定電流がカレントミラーの出力トランジスタとしての増幅トランジスタ２１２に流れるものである。尚、バイアストランジスタ２１１のソースと増幅トランジスタ２１２のソースとは接地電圧ＧＮＤに接続され、バイアストランジスタ２１１のゲートとドレインとが接続され、バイアストランジスタ２１１のゲートと増幅トランジスタ２１２のゲートとが交流成分減衰抵抗２１３を介して接続され、バイアストランジスタ２１１のドレインと電源電圧ＶＤＤの間にはバイアス制御部２２の可変電流源が接続されている。
【０１１５】
図２では、第１素子特性検出部１０１の第１検出トランジスタ１０１５と第２素子特性検出部１０２の第２検出トランジスタ１０２５と増幅部２１の電力増幅トランジスタ２１２とは同一の半導体製造プロセスによって形成され、更にこれらのトランジスタのゲート幅Ｗｇは同一の製造目標サイズとされ、またこれらのトランジスタのゲート長Ｌｇは同一の製造目標サイズとされる。更に第１素子特性検出部１０１の第１バイアストランジスタ１０１４と第２素子特性検出部１０２の第２バイアストランジスタ１０２４と増幅部２１のバイアストランジスタ２１１は同一の半導体製造プロセスによって形成され、更にこれらのトランジスタのゲート幅Ｗｇは同一の製造目標サイズとされて、またこれらのトランジスタのゲート長Ｌｇは同一の製造目標サイズとされる。
【０１１６】
演算増幅器１０１１のフィードバック動作によって、反転入力端子に接続された第１検出トランジスタ１０１５のドレイン・ソース電圧ＶＤＳ１は非反転入力端子に接続された基準電圧源１０１２の基準電圧ＶＲＥＦ１と実質的に同一の電圧レベルに制御される。同様に、演算増幅器１０２１のフィードバック動作によって、反転入力端子に接続された第２検出トランジスタ１０２５のドレイン・ソース電圧ＶＤＳ２は非反転入力端子に接続された基準電圧源１０２２の基準電圧ＶＲＥＦ２と実質的に同一の電圧レベルに制御される。
【０１１７】
第１素子特性検出部１０１の第１検出トランジスタ１０１５のドレイン電流ＩＤＳ１と第２素子特性検出部１０２の第２検出トランジスタ１０２５のドレイン電流ＩＤＳ２との間にＩＤＳ１＜ＩＤＳ２の関係を成立させるために、ＶＲＥＦ１＜ＶＲＥＦ２の関係とＶＤＳ１＜ＶＤＳ２の関係とを事前に設定する。
【０１１８】
従って、第１素子特性検出部１０１の第１検出トランジスタ１０１５のドレイン電流ＩＤＳ１と第２素子特性検出部１０２の第２検出トランジスタ１０２５のドレイン電流ＩＤＳ２とは、それぞれ次式で与えられる。
【０１１９】
【数１】
0005833370.tif 000002
【０１２０】
【数２】
0005833370.tif 000003
【０１２１】
ここで、μはＭＯＳＦＥＴのチャネル移動度で、ＣＯＸはＭＯＳＦＥＴのゲート酸化膜容量で、ＶＧＳはＭＯＳＦＥＴのゲート・ソース電圧で、ＶＴＨはＭＯＳＦＥＴのしきい値電圧で、λはＭＯＳＦＥＴのチャネル長変調係数である。
【０１２２】
ＶＤＳ１＜ＶＤＳ２の関係を事前に設定することによって、上記(１)式と上記(２)式で与えられるドレイン電流ＩＤＳ１、ＩＤＳ２にＩＤＳ１＜ＩＤＳ２の関係を成立させることが可能となる。
【０１２３】
第１素子特性検出部１０１のカレントミラー・トランジスタ対１０１６の２個のＰチャネルＭＯＳＦＥＴ１０１６１、１０１６２の素子サイズを同一に設定することによって、第１素子特性検出部１０１の第１検出トランジスタ１０１５のドレイン電流ＩＤＳ１と同一の電流値の電流を比較電圧調整抵抗１０１７と電流・電圧変換抵抗１０１８の直列接続に流すことが可能となる。同様に、第２素子特性検出部１０２のカレントミラー・トランジスタ対１０２６の２個のＰチャネルＭＯＳＦＥＴ１０２６１、１０２６２の素子サイズを同一に設定することによって、第２素子特性検出部１０２の第２検出トランジスタ１０２５のドレイン電流ＩＤＳ２と同一の電流値の電流を電流・電圧変換抵抗１０２８に流すことが可能となる。
【０１２４】
比較電圧調整抵抗１０１７の抵抗値をＲｃｏｎｔとし、電流・電圧変換抵抗１０１８の抵抗値をＲ１とし、電流・電圧変換抵抗１０２８の抵抗値をＲ２とすると、第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２とは、それぞれ次式で与えられる。
【０１２５】
【数３】
0005833370.tif 000004
【０１２６】
【数４】
0005833370.tif 000005
【０１２７】
半導体製造プロセスの変動が理想的な状態のゼロの状態では、第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２とが実質的に同一となるように、比較電圧調整抵抗１０１７の抵抗値Ｒｃｏｎｔを設定する。上記(３)式と上記(４)式が等しい条件から、比較電圧調整抵抗１０１７の抵抗値Ｒｃｏｎｔは、次式で与えられる。
【０１２８】
【数５】
0005833370.tif 000006
【０１２９】
【数６】
0005833370.tif 000007
【０１３０】
例えば、抵抗値Ｒ１、Ｒ２が等しい抵抗値Ｒであって、ドレイン電流ＩＤＳ１、ＩＤＳ２にＩＤＳ２＝２ＩＤＳ１の関係が成立すると、比較電圧調整抵抗１０１７の抵抗値Ｒｃｏｎｔは抵抗値Ｒとして算出される。
【０１３１】
半導体製造プロセスの変動が理想的な状態(ゼロの状態)では、第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２とは同一となる。従って、クロック生成部１０５から生成されるクロック信号に応答して電圧比較器１０３の複数ビットの比較出力信号が格納されるサーチ制御部１０４のデジタル誤差補償値も、ゼロの状態となる。従って、この理想的な状態では、サーチ制御部１０４のデジタル誤差補償値に応答してプロセスモニタ回路１００の第２素子特性検出部１０２と高周波電力増幅回路２０の増幅部２１およびバイアス制御部２２がフィードバック制御されても、半導体製造プロセスの変動による増幅部２１の電力増幅トランジスタの増幅特性の変動を補償しないときと同等のバイアスの状態となる。
【０１３２】
しかし、実際には半導体製造プロセスの変動が発生するので、第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２は相違するので、電圧比較器１０３の比較出力信号は第１検出電圧ＶＯＵＴ１と第２検出電圧ＶＯＵＴ２との大小関係に応じて出力がハイレベルとローレベルに変化する。サーチ制御部１０４は、クロック生成部１０５から生成されるクロック信号に応答して第１検出電圧ＶＯＵＴ１と第２検出電圧ＶＯＵＴ２との差が最小となるようなデジタル誤差補償値を、例えばバイナリーサーチ等の好適なサーチアルゴリズムに従って生成する。すなわち、サーチ制御部１０４にサーチ動作により最終的に格納されたデジタル誤差補償値に従って、プロセスモニタ回路１００の第２素子特性検出部１０２と高周波電力増幅回路２０の増幅部２１およびバイアス制御部２２がフィードバック制御される。従って、プロセスモニタ回路１００の第１検出電圧ＶＯＵＴ１と第２検出電圧ＶＯＵＴ２との差が最小となるような実質的に理想的な状態に、フィードバック制御が実行される。更に、サーチ制御部１０４に格納された理想的なデジタル誤差補償値に従って、高周波電力増幅回路２０の増幅部２１およびバイアス制御部２２では、半導体製造プロセスの変動に対応する電力増幅トランジスタの増幅特性のデジタルフィードバック制御による補償動作が実行される。
【０１３３】
具体的には、サーチ制御部１０４に格納されたデジタル誤差補償値は、制御データ変換テーブル１０６によってバイアス電流設定情報に変換される。このバイアス電流設定情報は、高周波電力増幅回路２０のバイアス制御部２２が増幅部２１の電力増幅トランジスタのバイアス電流の電流値を設定する際に使用される。制御データ変換テーブル１０６によって変換されたバイアス電流設定情報は制御データ保持部１０７に格納され、制御データ保持部１０７からバイアス電流設定情報がバイアス制御部２２に供給される。
【０１３４】
《第１と第２の素子特性検出部の動作》
図３は、図２に示した第１素子特性検出部１０１と第２素子特性検出部１０２とにおいてカレントミラー接続されたバイアストランジスタ１０１４、１０２４とレプリカトランジスタ１０１５、１０２５の動作を説明する図である。
【０１３５】
図３に示すように、カレントミラーの入力トランジスタＱＩＮとしてのバイアストランジスタに流れる入力電流ＩＲＥＦと比例した出力電流ＩＤがカレントミラーの出力トランジスタＱＯＵＴとしてのレプリカトランジスタに流れる。出力トランジスタＱＯＵＴのドレイン・ソース電圧ＶＤＳの値がそれぞれＶＤＳ２とＶＤＳ１の場合の出力電流ＩＤのそれぞれ値ＩＤＳ２、ＩＤＳ１は上記(１)式と上記(２)式で与えられる。
【０１３６】
図４は、図３に説明したカレントミラーの出力トランジスタＱＯＵＴの出力電流ＩＤＳ２、ＩＤＳ１がＭＯＳＦＥＴのゲート長Ｌｇの大小によって変化する様子を示す図である。
【０１３７】
図４(Ａ)は、ＭＯＳＦＥＴのゲート長Ｌｇが大の場合におけるカレントミラーの出力トランジスタＱＯＵＴの出力電流ＩＤＳ２、ＩＤＳ１を示している。ゲート長Ｌｇが大の場合には、ＭＯＳＦＥＴのチャネル長変調係数λが小さいので、出力トランジスタＱＯＵＴのドレイン・ソース電圧ＶＤＳの値がそれぞれＶＤＳ２とＶＤＳ１と変化することに応答する出力トランジスタＱＯＵＴの出力電流ＩＤＳ２、ＩＤＳ１の差は小さいものである。
【０１３８】
図４(Ｂ)は、ＭＯＳＦＥＴのゲート長Ｌｇが小の場合におけるカレントミラーの出力トランジスタＱＯＵＴの出力電流ＩＤ２、ＩＤ１を示している。ゲート長Ｌｇが小の場合には、ＭＯＳＦＥＴのチャネル長変調係数λが大きいので、出力トランジスタＱＯＵＴのドレイン・ソース電圧ＶＤＳの値がそれぞれＶＤＳ２とＶＤＳ１と変化することに応答する出力トランジスタＱＯＵＴの出力電流ＩＤＳ２、ＩＤＳ１の差は大きいものである。
【０１３９】
図５は、図２に示した本発明の実施の形態１によるプロセスモニタ回路１００の第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２とがＭＯＳＦＥＴのゲート長Ｌｇの変動によって変化する様子を示す図である。
【０１４０】
図５(Ａ)は、半導体製造プロセスの変動が理想的なゼロの状態で、ゲート長Ｌｇのバラツキがない場合を示している。この場合には、上述したように、プロセスモニタ回路１００の第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１の値と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２の値とは、実質的に同一となる。
【０１４１】
図５(Ｂ)は、半導体製造プロセスの変動が発生して、ゲート長Ｌｇが製造目標サイズよりも大きい場合を示している。図５(Ｂ)の場合には、図５(Ａ)の場合よりもＭＯＳＦＥＴのチャネル長変調係数λが小さいので、プロセスモニタ回路１００では第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２の値は第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１の値よりも小さくなる。
【０１４２】
図５(Ｃ)は、半導体製造プロセスの変動が発生して、ゲート長Ｌｇが製造目標サイズよりも小さい場合を示している。図５(Ｂ)の場合には、図５(Ａ)の場合よりもＭＯＳＦＥＴのチャネル長変調係数λが大きいので、プロセスモニタ回路１００では第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２の値は第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１の値よりも大きくなる。
【０１４３】
一方、ＭＯＳＦＥＴのトランスコンダクタンスｇｍは、次式で与えられる。
【０１４４】
【数７】
0005833370.tif 000008
【０１４５】
従って、上記(７)式より、半導体製造プロセスの変動によりゲート長Ｌｇが製造目標サイズよりも大きくなった場合には、ドレイン電流ＩＤＳを初期値より増大させることによって、ＭＯＳＦＥＴのトランスコンダクタンスｇｍのゲート長Ｌｇの依存性を補償することが可能なことが理解できる。同様にして、上記(７)式より、半導体製造プロセスの変動によりゲート長Ｌｇが製造目標サイズよりも小さくなった場合には、ドレイン電流ＩＤＳを初期値より減少させることによって、ＭＯＳＦＥＴのトランスコンダクタンスｇｍのゲート長Ｌｇの依存性を補償することが可能なことが理解できる。
【０１４６】
一方、図５(Ｂ)のゲート長Ｌｇが大でＶＯＵＴ２＜ＶＯＵＴ１の状態と図５(Ｃ)のゲート長Ｌｇが小でＶＯＵＴ２＞ＶＯＵＴ１の状態とは、電圧比較器１０３の比較出力信号のローレベルとハイレベルによってそれぞれ判定されることが可能である。
【０１４７】
すなわち、図５(Ｂ)のゲート長Ｌｇが大でＶＯＵＴ２＜ＶＯＵＴ１の状態は、電圧比較器１０３の比較出力信号がローレベルになることによって判定可能である。サーチ制御部１０４は、クロック生成部１０５から生成されるクロック信号に応答してＶＯＵＴ２≒ＶＯＵＴ１となるデジタル誤差補償値を、例えば、バイナリーサーチ等の好適なサーチアルゴリズムに従って生成する。すなわち、サーチ制御部１０４のデジタル誤差補償値は可変電流源１０２３の可変定電流を初期値よりも増大させて、ＶＯＵＴ２≒ＶＯＵＴ１の理想的な状態にフィードバック制御される。サーチ制御部１０４に格納されたデジタル誤差補償値は制御データ変換テーブル１０６によってバイアス電流設定情報に変換される。バイアス電流設定情報は制御データ保持部１０７に格納され、制御データ保持部１０７からバイアス電流設定情報がバイアス制御部２２に供給され、高周波電力増幅回路２０のバイアス制御部２２が増幅部２１の電力増幅トランジスタ２１２のバイアス電流の電流値を設定する。すなわち、増幅部２１の電力増幅トランジスタ２１２のドレイン電流ＩＤＳを初期値よりも増大させることによって、電力増幅トランジスタ２１２のＭＯＳＦＥＴのトランスコンダクタンスｇｍのゲート長Ｌｇの依存性を補償することが可能なる。
【０１４８】
同様に、図５(Ｃ)のゲート長Ｌｇが小で、ＶＯＵＴ２＞ＶＯＵＴ１の状態は、電圧比較器１０３の比較出力信号がハイレベルになることによって判定可能である。サーチ制御部１０４は、クロック生成部１０５から生成されるクロック信号に応答してＶＯＵＴ２≒ＶＯＵＴ１となるデジタル誤差補償値を、例えば、バイナリーサーチ等の好適なサーチアルゴリズムに従って生成する。すなわち、サーチ制御部１０４のデジタル誤差補償値は可変電流源１０２３の可変定電流を初期値よりも減少させて、ＶＯＵＴ２≒ＶＯＵＴ１の理想的な状態にフィードバック制御される。サーチ制御部１０４に格納されたデジタル誤差補償値は制御データ変換テーブル１０６によってバイアス電流設定情報に変換される。バイアス電流設定情報は制御データ保持部１０７に格納され、制御データ保持部１０７からバイアス電流設定情報がバイアス制御部２２に供給され、高周波電力増幅回路２０のバイアス制御部２２が増幅部２１の電力増幅トランジスタ２１２のバイアス電流の電流値を設定する。すなわち、増幅部２１の電力増幅トランジスタ２１２のドレイン電流ＩＤＳを初期値よりも減少させることによって、電力増幅トランジスタ２１２のＭＯＳＦＥＴのトランスコンダクタンスｇｍのゲート長Ｌｇの依存性を補償することが可能なる。
【０１４９】
図６は、図２に示した本発明の実施の形態１によるプロセスモニタ回路１００の第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２が可変電流源１０２３の可変定電流によって制御可能なことを示す図である。
【０１５０】
図６に示すように、可変電流源１０２３の可変定電流を増加することで、第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２が増加して、可変電流源１０２３の可変定電流を減少することで、第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２が減少する。すなわち、第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２とが実質的に同一となるように、可変電流源１０２３の可変定電流の値が設定される。
【０１５１】
《バイアス制御部と可変電流源の構成》
図７は、図２に示した本発明の実施の形態１による高周波パワーモジュール１のバイアス制御部２２と第２素子特性検査部１０２の可変電流源１０２３との構成を示す図である。
【０１５２】
図７に示したように、バイアス制御部２２と可変電流源１０２３とは、基準電圧源３０１と、演算増幅器３０２と、２個のＰチャネルＭＯＳＦＥＴ３０３、３０４と、調整抵抗３０５と、複数の制御スイッチ３１１、３１２、３１３、３１４、３１５と、複数の抵抗３２１、３２２、３２３、３２４、３２５とを含んでいる。演算増幅器３０２の非反転入力端子には基準電圧源３０１の基準電圧ＶＲＥＦが供給され、演算増幅器３０２の出力信号は２個のＰチャネルＭＯＳＦＥＴ３０３、３０４のゲートに供給され、２個のＰチャネルＭＯＳＦＥＴ３０３、３０４のソースには電源電圧ＶＤＤが供給される。
【０１５３】
調整抵抗３０５の一端はＰチャネルＭＯＳＦＥＴ３０３のドレインと演算増幅器３０２の反転入力端子とに接続され、調整抵抗３０５の他端は制御スイッチ３１１の一端と抵抗３２１の一端に接続され、制御スイッチ３１１の他端と抵抗３２１の他端は制御スイッチ３１２の一端と抵抗３２２の一端に接続される。制御スイッチ３１２の他端と抵抗３２２の他端は制御スイッチ３１３の一端と抵抗３２３の一端に接続され、制御スイッチ３１３の他端と抵抗３２３の他端は制御スイッチ３１４の一端と抵抗３２４の一端に接続される。制御スイッチ３１４の他端と抵抗３２４の他端は制御スイッチ３１５の一端と抵抗３２５の一端に接続され、制御スイッチ３１５の他端と抵抗３２５の他端は接地電圧ＧＮＤに接続されている。
【０１５４】
特に、抵抗３２１は抵抗値Ｒに設定され、抵抗３２２は抵抗値Ｒ／２に設定され、抵抗３２３は抵抗値Ｒ／４に設定され、抵抗３２４は抵抗値Ｒ／８に設定され、抵抗３２５は抵抗値Ｒ／１６に設定されている。
【０１５５】
制御スイッチ３１１にはプロセスモニタ回路１００の電圧比較器１０３の比較出力信号に応答したサーチ制御部１０４のデジタル誤差補償値の最上位ビット(ＭＳＢ)のデジタル値Ｄ０が供給され、制御スイッチ３１２にはデジタル誤差補償値の第２ビットのデジタル値Ｄ１が供給されて、制御スイッチ３１３にはデジタル誤差補償値の第３ビットのデジタル値Ｄ２が供給される。制御スイッチ３１４にはサデジタル誤差補償値の第４ビットのデジタル値Ｄ３が供給されて、制御スイッチ３１５にはサーチ制御部１０４のデジタル誤差補償値の最下位ビット(ＬＳＢ)のデジタル値Ｄ４が供給される。従って、サーチ制御部１０４のデジタル誤差補償値のデジタル値Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４によってＰチャネルＭＯＳＦＥＴ３０３のドレイン電流ＩＤが決定され、ＰチャネルＭＯＳＦＥＴ３０４にはＰチャネルＭＯＳＦＥＴ３０３のドレイン電流ＩＤに比例した出力電流ＩＯＵＴが流れる。ＰチャネルＭＯＳＦＥＴ３０４の出力電流ＩＯＵＴによって、バイアス制御部２２のバイアス電流と可変電流源１０２３のバイアス電流とが決定される。
【０１５６】
尚、図７に示した回路によってバイアス制御部２２と可変電流源１０２３とを実現する場合に、バイアス制御部２２を実現する可変電流回路と可変電流源１０２３を実現する可変電流回路とにおいて複数の抵抗３２１、３２２、３２３、３２４、３２５の抵抗値を相互に相違させることにより、制御データ変換テーブル１０６を省略することも可能である。
【０１５７】
《デジタル誤差補償値の決定と差電圧の収束》
図８は、図２に示した本発明の実施の形態１による高周波パワーモジュール１のキャリブレーション回路１０のサーチ制御部１０４のバイナリーサーチによってデジタル誤差補償値のデジタル値Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４が決定されるとともに第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２との差電圧が最小の状態に収束する様子を示す図である。
【０１５８】
図８に示すキャリブレーション回路１０のキャリブレーション動作が開始された直後では、サーチ制御部１０４はデジタル誤差補償値のデジタル値Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４を“１００００”に制御することで、制御スイッチ３１１のみがオフ状態に制御され、その他の制御スイッチ３１２、３１３、３１４、３１５は全てオン状態に制御される。その結果、制御スイッチ３１１、３１２、３１３、３１４、３１５による可変抵抗は、抵抗３２１の抵抗値Ｒに設定される。
【０１５９】
キャリブレーション動作の開始の直後では半導体製造プロセスの変動によって、第１素子特性検出部１０１の第１検出電圧ＶＯＵＴ１と第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２とは相違する。デジタル誤差補償値の最上位ビットのデジタル値Ｄ０を決定するための電圧比較器１０３の最初の第１回目の電圧比較では、第１検出電圧ＶＯＵＴ１よりも第２検出電圧ＶＯＵＴ２が低レベルである。その結果、サーチ制御部１０４は、デジタル誤差補償値の最上位ビットのデジタル値Ｄ０をハイレベル“１”からローレベル“０”へ変更して、デジタル誤差補償値の第２ビットのデジタル値Ｄ１をローレベル“０”からハイレベル“１”へ変更する。
【０１６０】
従って、デジタル誤差補償値の第２ビットのデジタル値Ｄ１を決定するための電圧比較器１０３の第２回目の電圧比較に先立って、制御スイッチ３１１がオフ状態からオン状態に変更され、制御スイッチ３１２がオン状態からオフ状態に変更されて、制御スイッチ３１１〜３１５による可変抵抗は抵抗３２２の抵抗値Ｒ／２に変更される。その結果、ＰチャネルＭＯＳＦＥＴ３０３のドレイン電流ＩＤとＰチャネルＭＯＳＦＥＴ３０４の出力電流ＩＯＵＴが増加する。従って、可変電流源１０２３のバイアス電流が増加して、第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２が増加する。
【０１６１】
デジタル誤差補償値の第２ビットのデジタル値Ｄ１を決定するための電圧比較器１０３の第２回目の電圧比較では、第１検出電圧ＶＯＵＴ１よりも第２検出電圧ＶＯＵＴ２が高レベルである。その結果、サーチ制御部１０４は、デジタル誤差補償値の第２ビットのデジタル値Ｄ１をハイレベル“１”に維持して、デジタル誤差補償値の第３ビットのデジタル値Ｄ２をローレベル“０”からハイレベル“１”へ変更する。
【０１６２】
従って、デジタル誤差補償値の第３ビットのデジタル値Ｄ２を決定するための電圧比較器１０３の第３回目の電圧比較に先立って、制御スイッチ３１２がオフ状態に維持され、制御スイッチ３１３がオン状態からオフ状態に変更されて、制御スイッチ３１１〜３１５による可変抵抗は抵抗３２２の抵抗値Ｒ／２と抵抗３２３の抵抗値Ｒ／４との加算抵抗に変更される。その結果、ＰチャネルＭＯＳＦＥＴ３０３のドレイン電流ＩＤとＰチャネルＭＯＳＦＥＴ３０４の出力電流ＩＯＵＴが減少する。従って、可変電流源１０２３のバイアス電流が増加して、第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２が減少する。
【０１６３】
デジタル誤差補償値の第３ビットのデジタル値Ｄ２を決定するための電圧比較器１０３の第３回目の電圧比較では、第１検出電圧ＶＯＵＴ１よりも第２検出電圧ＶＯＵＴ２が高レベルである。その結果、サーチ制御部１０４は、デジタル誤差補償値の第２ビットのデジタル値Ｄ１をハイレベル“１”に維持して、デジタル誤差補償値の第３ビットのデジタル値Ｄ２をハイレベル“１”へ維持し、デジタル誤差補償値の第４ビットのデジタル値Ｄ３をローレベル“０”からハイレベル“１”へ変更する。
【０１６４】
従って、デジタル誤差補償値の第４ビットのデジタル値Ｄ３を決定するための電圧比較器１０３の第４回目の電圧比較に先立って、制御スイッチ３１３がオフ状態に維持され、制御スイッチ３１４がオン状態からオフ状態に変更されて、制御スイッチ３１１〜３１５による可変抵抗は抵抗３２２の抵抗値Ｒ／２と抵抗３２３の抵抗値Ｒ／４と抵抗３２４の抵抗値Ｒ／８との加算抵抗に変更される。その結果、ＰチャネルＭＯＳＦＥＴ３０３のドレイン電流ＩＤとＰチャネルＭＯＳＦＥＴ３０４の出力電流ＩＯＵＴが減少する。従って、可変電流源１０２３のバイアス電流が増加して、第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２が減少する。
【０１６５】
デジタル誤差補償値の第４ビットのデジタル値Ｄ３を決定するための電圧比較器１０３の第４回目の電圧比較では、第１検出電圧ＶＯＵＴ１よりも第２検出電圧ＶＯＵＴ２が低レベルである。その結果、サーチ制御部１０４は、デジタル誤差補償値の第３ビットのデジタル値Ｄ２をハイレベル“１”に維持して、デジタル誤差補償値の第４ビットのデジタル値Ｄ３をハイレベル“１”からローレベル“０”へ変更し、デジタル誤差補償値の第５ビットのデジタル値Ｄ４をローレベル“０”からハイレベル“１”へ変更する。
【０１６６】
従って、デジタル誤差補償値の最下位ビットのデジタル値Ｄ４を決定するための電圧比較器１０３の最後の第５回目の電圧比較に先立って、制御スイッチ３１４がオフ状態からオン状態に変更され、制御スイッチ３１５がオン状態からオフ状態に変更され、制御スイッチ３１１〜３１５による可変抵抗は抵抗３２２の抵抗値Ｒ／２と抵抗３２３の抵抗値Ｒ／４と抵抗３２５の抵抗値Ｒ／１６の加算抵抗に変更される。その結果、ＰチャネルＭＯＳＦＥＴ３０３のドレイン電流ＩＤとＰチャネルＭＯＳＦＥＴ３０４の出力電流ＩＯＵＴとが増加する。従って、可変電流源１０２３のバイアス電流が増加して、第２素子特性検出部１０２の第２検出電圧ＶＯＵＴ２が増加する。
【０１６７】
デジタル誤差補償値の最下位ビットのデジタル値Ｄ４を決定するための電圧比較器１０３の最後の第５回目の電圧比較では、第１検出電圧ＶＯＵＴ１よりも第２検出電圧ＶＯＵＴ２が高レベルである。その結果、サーチ制御部１０４は、デジタル誤差補償値の第４ビットのデジタル値Ｄ３をローレベル“０”に維持して、デジタル誤差補償値の最下位ビットのデジタル値Ｄ４をハイレベル“１”に維持する。
【０１６８】
《キャリブレーション動作クロック生成部》
図９は、図２に示した本発明の実施の形態１による高周波パワーモジュール１のキャリブレーション回路１０のサーチ制御部１０４の動作クロックを生成するためのクロック生成部１０５の構成を示す図である。
【０１６９】
図９に示すように、図２のキャリブレーション回路１０のサーチ制御部１０４のサーチ制御動作クロックを生成するためのクロック生成部１０５は、奇数段、例えば、３段の直列接続されたインバータＩｎｖ１、Ｉｎｖ２、Ｉｎｖ３によって構成される。初段インバータＩｎｖ１の入力端子は最終段インバータＩｎｖ３の出力端子に接続され、初段インバータＩｎｖ１の出力端子は中間段インバータＩｎｖ２の入力端子に接続され、中間段インバータＩｎｖ２の出力端子は最終段インバータＩｎｖ３の入力端子に接続される。最終段インバータＩｎｖ３の出力端子からは、クロック出力信号が生成される。
【０１７０】
図９に示したクロック生成部１０５の３段の直列接続されたインバータＩｎｖ１、Ｉｎｖ２、Ｉｎｖ３の各インバータは、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとを含むＣＭＯＳインバータによって構成されることが可能である。このＣＭＯＳインバータは、図２に示したＰチャネルＭＯＳＦＥＴ１０１６１、１０１６２、１０２６１、１０２６２とＮチャネルＭＯＳＦＥＴ１０１４、１０１５、１０２４、１０２５、２１１、２１２とを形成するＣＭＯＳ半導体製造プロセスと同時に形成されることが可能である。
【０１７１】
図１０は、図９に示した本発明の実施の形態１による３段の直列接続されたＣＭＯＳインバータＩｎｖ１、Ｉｎｖ２、Ｉｎｖ３のリング発振器によって構成されたクロック生成部１０５が高周波電力増幅回路２０とキャリブレーション回路１０とともにＣＭＯＳシリコン半導体チップＣｈｉｐに形成された様子を示す図である。
【０１７２】
図１０に示したように、本発明の実施の形態１による高周波パワーモジュール１は、高周波電力増幅回路２０とキャリブレーション回路１０とクロック生成部１０５とを含むＣＭＯＳシリコン半導体チップＣｈｉｐを搭載するとともに、高周波電力増幅回路２０のＲＦ信号入力端子とＲＦ信号出力端子とにそれぞれ接続された入力整合回路１０８と出力整合回路１０９とを同一モジュール上に搭載するものである。
【０１７３】
図１１は、本発明の実施の形態１による高周波パワーモジュール１の他の例を示すものであり、水晶発振器によって構成されたクロック生成部１０５とＣＭＯＳシリコン半導体チップＣｈｉｐと入力整合回路１０８と出力整合回路１０９とが共通のモジュール内に搭載された様子を示す図である。
【０１７４】
図１１に示したように、ＣＭＯＳシリコン半導体チップＣｈｉｐには、高周波電力増幅回路２０とキャリブレーション回路１０とが形成されている。
【０１７５】
［実施の形態２］
図１２は、本発明の実施の形態２による高周波パワーモジュール１の構成を示す図である。
【０１７６】
図１２に示す本発明の実施の形態２による高周波パワーモジュール１が図１に示した本発明の実施の形態１による高周波パワーモジュール１と相違するのは、下記の点である。
【０１７７】
すなわち、図１２に示した本発明の実施の形態２による高周波パワーモジュール１には、パワーオン検出回路１１０とパワーマネージメント回路１１１と利得制御回路１１２と利得制御可変電流源１１３とが追加されている。自動電力制御電圧Ｖａｐｃに実質的に比例した可変電流が利得制御可変電流源１１３に流れるように、利得制御回路１１２は利得制御可変電流源１１３を制御する。その結果、増幅部２１の増幅ゲインは、自動電力制御電圧Ｖａｐｃに実質的に比例するものとなる。
【０１７８】
パワーオン検出回路１１０とパワーマネージメント回路１１１とには、高周波パワーモジュール１の外部から例えば、携帯電話等の無線通信端末の電池等から外部電源電圧ＶＤＤが供給される。従って、パワーオン検出回路１１０は、外部電源電圧ＶＤＤの電圧レベルの上昇によって電源投入(パワーオン)を検出することが可能である。
【０１７９】
図１３は、図１２に示した本発明の実施の形態２による高周波パワーモジュール１の動作を示す波形図である。
【０１８０】
図１３に示すように、電源投入(パワーオン)によって外部電源電圧ＶＤＤの電圧レベルの上昇が開始されると、パワーオン検出回路１１０はパワーオンリセット信号Ｐｏｎ＿Ｒｅｓｅｔをパワーマネージメント回路１１１に供給する。
【０１８１】
パワーマネージメント回路１１１はパワーオンリセット信号Ｐｏｎ＿Ｒｅｓｅｔに応答してキャリブレーション動作電源電圧ＶＤＤ_ＣＡＬを生成して、キャリブレーション動作電源電圧ＶＤＤ_ＣＡＬはキャリブレーション回路１０のプロセスモニタ回路１００の第１素子特性検出部１０１と第２素子特性検出部１０２と電圧比較器１０３とに供給され、更にサーチ制御部１０４とクロック生成部１０５と制御データ変換テーブル１０６と制御データ保持部１０７とに供給される。
【０１８２】
クロック生成部１０５へのキャリブレーション動作電源電圧ＶＤＤ_ＣＡＬの供給によって、キャリブレーション回路１０のサーチ制御部１０４に供給されるべき動作クロック信号ＣＬＫがクロック生成部１０５から生成される。動作クロック信号ＣＬＫの発振周波数が略安定化されたタイミングで、キャリブレーション動作開始信号ＣＡＬ＿Ｓｔａｒｔがパワーオン検出回路１１０から生成されサーチ制御部１０４に供給される。
【０１８３】
動作クロック信号ＣＬＫとキャリブレーション動作開始信号ＣＡＬ＿Ｓｔａｒｔとに応答してサーチ制御部１０４は、例えばバイナリーサーチ等の好適なサーチアルゴリズムに従って第１素子特性検出部１０１の第１検出出力信号と第２素子特性検出部１０２の第２検出出力信号の差が最小となるようなデジタル誤差補償値のデジタル値Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４を逐次算出する。
【０１８４】
このように算出されたサーチ制御部１０４のデジタル誤差補償値のデジタル値Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４に従って、バイアス制御部２２のバイアス電流と第２素子特性検出部１０２の内部の可変電流源１０２３の可変定電流とが決定される。
【０１８５】
サーチ制御部１０４のデジタル誤差補償値のデジタル値Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４の算出動作が完了したタイミング(デジタル誤差補償値の最下位ビットＬＳＢのデジタル値Ｄ４の生成完了タイミング)でキャリブレーション動作終了信号ＣＡＬ＿Ｅｎｄがサーチ制御部１０４から生成され、キャリブレーション動作終了信号ＣＡＬ＿Ｅｎｄがパワーマネージメント回路１１１に供給される。
【０１８６】
キャリブレーション動作終了信号ＣＡＬ＿Ｅｎｄに応答して、パワーマネージメント回路１１１はキャリブレーション動作電源電圧ＶＤＤ_ＣＡＬの電圧レベルを略ゼロに設定する。その結果、第１素子特性検出部１０１と第２素子特性検出部１０２と電圧比較器１０３とサーチ制御部１０４とクロック生成部１０５と制御データ変換テーブル１０６との消費電力の低減が可能である。
【０１８７】
キャリブレーション動作終了信号ＣＡＬ＿Ｅｎｄに応答してパワーマネージメント回路１１１はＲＦ動作電源電圧ＶＤＤ_ＲＦを生成して、ＲＦ動作電源電圧ＶＤＤ_ＲＦは増幅部２１とバイアス制御部２２と利得制御回路１１２と利得制御可変電流源１１３に供給される。その結果、増幅部２１とバイアス制御部２２と利得制御回路１１２と利得制御可変電流源１１３と制御データ保持部１０７とは、ＲＦ動作電源電圧ＶＤＤ_ＲＦによって動作状態となる。従って、高周波電力増幅回路２０の増幅部２１およびバイアス制御部２２では、半導体製造プロセスの変動に対応するデジタルフィードバック制御による補償動作が実行されるものである。
【０１８８】
また、キャリブレーション動作終了信号ＣＡＬ＿Ｅｎｄが生成される以前では、ＲＦ動作電源電圧ＶＤＤ_ＲＦの電圧レベルは略ゼロに設定される。その結果、増幅部２１とバイアス制御部２２と利得制御回路１１２と利得制御可変電流源１１３との消費電力の低減が可能である。
【０１８９】
［実施の形態３］
図１４は、本発明の実施の形態３によるキャリブレーション回路１０のプロセスモニタ回路１００の第１素子特性検出部１０１と第２素子特性検出部１０２の構成と増幅部２１の構成を示す図である。
【０１９０】
図１４に示す本発明の実施の形態３によるキャリブレーション回路１０と増幅部２１とが図２に示した本発明の実施の形態１によるキャリブレーション回路１０と増幅部２１と相違するのは、下記の点である。
【０１９１】
すなわち、図２に示した本発明の実施の形態１によるキャリブレーション回路１０と増幅部２１のＮチャネルＭＯＳＦＥＴ１０１４、１０１５、１０２４、１０２５、２１１、２１２とは、図１４に示す本発明の実施の形態３によるキャリブレーション回路１０と増幅部２１ではシリコンＮＰＮバイポーラトランジスタ１０１４、１０１５、１０２４、１０２５、２１１、２１２に置換されている。
【０１９２】
従って、図１４に示す本発明の実施の形態３では、ＢｉＣＭＯＳ半導体製造プロセスが適用される。すなわち、ＢｉＣＭＯＳ半導体製造プロセスのバイポーラプロセスによって、シリコンＮＰＮバイポーラトランジスタ１０１４、１０１５、１０２４、１０２５、２１１、２１２が形成可能とされる。また、ＢｉＣＭＯＳ半導体製造プロセスのＣＭＯＳプロセスによって、ＰチャネルＭＯＳＦＥＴ１０１６１、１０１６２、１０２６１、１０２６２とクロック生成部１０５の３段直列接続のＣＭＯＳインバータが形成可能とされる。尚、このシリコンＮＰＮバイポーラトランジスタは、好適な実施の形態では、ベース領域がエミッタ領域のシリコンのバンドギャップよりも小さなシリコン・ゲルマニュームとされたヘテロ接合バイポーラトランジスタ(ＨＢＴ)とされる。
【０１９３】
一方、図１４に示す本発明の実施の形態３では、ＢｉＣＭＯＳ半導体製造プロセスのバイポーラプロセスの変動によってバイポーラトランジスタのベース幅Ｗｂが変動してアーリー効果により実効ベース幅が変動する場合にも対応が可能となる。すなわち、半導体製造プロセスが変動して実効ベース幅が変動したとしても、プロセスモニタ回路１００の第１素子特性検出部１０１の第１検出出力信号と第２素子特性検出部１０２の第２検出出力信号との差が最小となるようなフィードバック制御がサーチ制御部１０４のデジタル誤差補償値により実行される。
【０１９４】
更に、バイポーラプロセスの変動によってバイポーラトランジスタのベース・エミッタ不純物濃度が変動してベースやエミッタの直列抵抗成分が変動してコンダクタンスが変動する場合にも、図１４に示す本発明の実施の形態３によるデジタル誤差補償値によるフィードバック制御を適用することが可能である。
【０１９５】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれらに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１９６】
例えば、図１４に示す本発明の実施の形態３において、バイポーラトランジスタ１０１４、１０１５、１０２４、１０２５、２１１、２１２をシリコントランジスタではなく、ＧａＡｓ、ＩｎＧａＰ等の化合物半導体を使用したヘテロ接合バイポーラトランジスタ(ＨＢＴ)とすることも可能である。この場合は、化合物半導体ヘテロ接合バイポーラトランジスタ(ＨＢＴ)１０１４、１０１５、１０２４、１０２５、２１１、２１２を化合物半導体チップに集積化する一方、ＰチャネルＭＯＳＦＥＴ１０１６１、１０１６２、１０２６１、１０２６２とクロック生成部１０５の３段直列接続のＣＭＯＳインバータと演算増幅器１０１１、１０２１と電圧比較器１０３とをシリコン半導体チップに集積化するものである。
【０１９７】
また、図２に示すＭＯＳＦＥＴ１０１４、１０１５、１０２４、１０２５、２１１、２１２は、ＬＤＭＯＳプロセスを使用したＭＯＳＦＥＴであってもよい。
【０１９８】
更に、図７に示す可変電流源の構成は、抵抗３２１、３２２、３２３、３２４、３２５をそれぞれ並列に接続し、かつ、抵抗３２１、３２２、３２３、３２４、３２５とＧＮＤの間のそれぞれにスイッチ３１１、３１２、３１３、３１４、３１５を直列に接続し、抵抗３２１、３２２、３２３、３２４、３２５の他端を調整抵抗３０５に接続するといった他の構成を用いても良い。
【０１９９】
更にサーチ制御部１０４におけるサーチアルゴリズムは、バイナリーサーチ以外にも、リニアサーチ等の他のアルゴリズムも適用することが可能である。
【０２００】
また更に本発明による高周波電力増幅回路は、携帯電話端末の送信機に搭載可能な高周波電力増幅回路に限定されるものではなく、無線ＬＡＮ通信端末に搭載可能な高周波電力増幅回路に適応可能であることは言うまでもない。
【符号の説明】
【０２０１】
１…高周波パワーモジュール
１０…キャリブレーション回路
２０…高周波電力増幅回路
２１…増幅部
２２…バイアス制御部
１００…プロセスモニタ回路
１０１…第１素子特性検出部
１０２…第２素子特性検出部
１０３…電圧比較器
１０４…サーチ制御部
１０５…クロック生成部
１０６…制御データ変換テーブル
１０７…制御データ保持部
１０１１、１０２１…演算増幅器
１０１２、１０２２…基準電圧源
１０１３…固定電流源
１０２３…可変電流源
１０１４、２０１４…バイアストランジスタ
１０１５、２０１５…レプリカトランジスタ
１０１６、１０２６…カレントミラー・トランジスタ対
１０１７…比較電圧調整抵抗
１０１８、１０２８…電流・電圧変換抵抗
２１１…バイアストランジスタ
２１２…増幅トランジスタ
２１３…交流成分減衰抵抗
２１４…ＲＦ信号入力端子
２１５…直流成分カットコンデンサ
２１６…負荷素子
２１７…ＲＦ信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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