(57)【特許請求の範囲】
【請求項１】
互いに離間して設けられたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極に接して設けられた半導体層と、
少なくとも前記半導体層を覆って設けられた第１の絶縁層と、
前記第１の絶縁層上に、前記半導体層の一部及び前記ソース電極と重畳し、且つ前記ドレイン電極と重畳せずして設けられたゲート電極と、
少なくとも前記ゲート電極を覆って設けられた第２の絶縁層と、
前記第２の絶縁層上に、前記半導体層の一部と重畳し、前記ゲート電極と前記ドレイン電極の間の領域と重畳して配された電界制御電極と、を有し、
前記電界制御電極は、前記ソース電極と電気的に接続され、
前記ゲート電極の端部と前記電界制御電極の端部が概略一致し、
前記電界制御電極の端部と前記ドレイン電極の端部が概略一致し、
前記半導体層は酸化物半導体層であることを特徴とする半導体装置。
【請求項２】
互いに離間して設けられたソース電極及びドレイン電極と、
前記ソース電極及び前記ドレイン電極に接して設けられた半導体層と、
少なくとも前記半導体層を覆って設けられた第１の絶縁層と、
前記第１の絶縁層上に、前記半導体層の一部及び前記ソース電極と重畳し、且つ前記ドレイン電極と重畳せずして設けられたゲート電極と、
少なくとも前記ゲート電極を覆って設けられた第２の絶縁層と、
前記第２の絶縁層上に、前記半導体層の一部と重畳し、前記ゲート電極と前記ドレイン電極の間の領域と重畳して配された電界制御電極と、を有する半導体装置の駆動方法であって、
前記電界制御電極の電位を、前記ソース電極の電位以上前記ゲート電極の電位未満とし、
前記ゲート電極の端部と前記電界制御電極の端部が概略一致し、
前記電界制御電極の端部と前記ドレイン電極の端部が概略一致し、
前記半導体層は酸化物半導体層であることを特徴とする半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその駆動方法に関する。なお、本明細書において、半導体装置とは、半導体素子自体または半導体素子を含むものをいう。このような半導体素子として、例えば薄膜トランジスタが挙げられる。従って、液晶表示装置なども半導体装置に含まれるものである。
【背景技術】
【０００２】
近年、半導体特性を示す金属酸化物（以下、酸化物半導体と呼ぶ。）が注目されている。半導体特性を示す金属酸化物は、トランジスタに適用することができる（例えば、特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−０９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２には、酸化物半導体層が設けられた半導体装置の一例を示す。
【０００５】
図２に示す半導体装置は、例えば、電力回路のスイッチに適用することができる。図２に示す半導体装置を電力回路のスイッチとして用いる場合には、ドレイン電圧（ソース電位を基準としたドレイン電位との電位差）に対する耐圧が高いことが重要である。図２に示す半導体装置では、ゲート電極の一部とドレイン電極の一部が重畳しているため、ドレイン電圧を高くすると、電界が特定の部分に集中してしまい、ゲート絶縁膜の絶縁破壊が起こりやすい。
【０００６】
本発明の一態様は、前記半導体装置における電界の集中を緩和することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の半導体装置では、ゲート電極とドレイン電極を重畳させず、且つ上面において、ゲート電極とドレイン電極の間には電界制御電極が設けられている。そして、ゲート電極と半導体層の間、及び電界制御電極と半導体層の間には、それぞれ絶縁層が設けられており、電界制御電極と半導体層の間に設けられた絶縁層は、ゲート電極と半導体層の間に設けられた絶縁層よりも厚い。さらには、この半導体装置を駆動させるに際して、電界制御電極の電位は、ソース電位以上であってゲート電位より低ければよく、例えば、電界制御電極とソースを接続させることでこのような構成を実現することができる。
【０００８】
本発明の一態様は、離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極に接して設けられた半導体層と、少なくとも前記半導体層を覆って設けられた第１の絶縁層と、前記第１の絶縁層上に、前記半導体層の一部及び前記ソース電極と重畳し、且つ前記ドレイン電極と重畳せずして設けられたゲート電極と、少なくとも前記ゲート電極を覆って設けられた第２の絶縁層と、前記第２の絶縁層上に、前記半導体層の一部と重畳し、前記ゲート電極と前記ドレイン電極の間の領域と重畳して配された電界制御電極と、を有し、前記電界制御電極は、前記ソース電極と電気的に接続されていることを特徴とする半導体装置である。
【０００９】
本発明の一態様は、離間して設けられたソース電極及びドレイン電極と、前記ソース電極及び前記ドレイン電極に接して設けられた半導体層と、少なくとも前記半導体層を覆って設けられた第１の絶縁層と、前記第１の絶縁層上に、前記半導体層の一部及び前記ソース電極と重畳し、且つ前記ドレイン電極と重畳せずして設けられたゲート電極と、少なくとも前記ゲート電極を覆って設けられた第２の絶縁層と、前記第２の絶縁層上に、前記半導体層の一部と重畳し、前記ゲート電極と前記ドレイン電極の間の領域と重畳して配された電界制御電極と、を有する半導体装置の駆動方法であって、前記電界制御電極の電位を、前記ソース電極の電位以上前記ゲート電極の電位未満とすることを特徴とする半導体装置の駆動方法である。
【００１０】
前記構成において、前記半導体層としては、例えば酸化物半導体層を設けることができる。
【発明の効果】
【００１１】
本発明の一態様である半導体装置によれば、電界の集中を緩和することができる。
【００１２】
本発明の一態様である半導体装置の駆動方法によれば、電界の集中を緩和することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一態様である半導体装置を説明する断面図及び上面図。
【図２】図１の半導体装置の比較例として示す断面図。
【図３】図１の半導体装置の作製方法を説明する図。
【図４】電界分布の計算結果を説明する図。
【図５】電界分布の計算結果を説明する図。
【図６】電界分布の計算結果を説明する図。
【図７】電界分布の計算結果を説明する図。
【図８】電流密度分布の計算結果を説明する図。
【図９】電流密度分布の計算結果を説明する図。
【図１０】電流密度分布の計算結果を説明する図。
【図１１】電流密度分布の計算結果を説明する図。
【図１２】本発明の一態様である半導体装置を説明する断面図及び上面図。
【図１３】本発明の一態様である半導体装置を説明する断面図及び上面図。
【図１４】本発明の一態様である半導体装置を説明する断面図及び上面図。
【図１５】本発明の一態様である半導体装置を説明する回路図、断面図、及び上面図。
【図１６】電流密度分布の計算結果を比較して説明する図。
【発明を実施するための形態】
【００１４】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１５】
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置について説明する。
【００１６】
図１（Ａ）乃至（Ｃ）は、本発明の一態様である半導体装置を示す図である。図１（Ａ）は、本発明の一態様である半導体装置の断面図である。図１（Ｂ）及び（Ｃ）は、本発明の一態様である半導体装置の上面図の一例である。なお、図１（Ａ）は、図１（Ｂ）及び図１（Ｃ）のＸ−Ｙにおける断面図である。
【００１７】
図１（Ａ）に示す半導体装置では、基板１００上に離間して設けられたソース電極１０２ａ及びドレイン電極１０２ｂと、ソース電極１０２ａ及びドレイン電極１０２ｂの間に接して設けられた半導体層１０４と、少なくとも半導体層１０４を覆って設けられた第１の絶縁層１０６と、第１の絶縁層１０６上に、半導体層１０４の一部及びソース電極１０２ａと重畳し、且つドレイン電極１０２ｂと重畳せずして設けられたゲート電極１０８と、少なくともゲート電極１０８を覆って設けられた第２の絶縁層１１０と、第２の絶縁層１１０上に、半導体層１０４の一部と重畳し、ゲート電極１０８とドレイン電極１０２ｂの間の領域と重畳して配された電界制御電極１１２と、を有する。
【００１８】
基板１００は、絶縁性基板である。基板１００として、例えば、ガラス基板、石英基板、セラミック基板の他、本作製工程の処理温度に耐えうる程度の耐熱性を有するプラスチック基板などを用いることができる。基板１００がガラス基板である場合には、第１世代（例えば、３２０ｍｍ×４００ｍｍ）〜第１０世代（例えば、２９５０ｍｍ×３４００ｍｍ）のものを用いればよいが、これに限定されるものではない。半導体層１０４が酸化物半導体層である場合には、スパッタリング法により形成され、水素及び水分が除去された絶縁膜が設けられていることが好ましい。
【００１９】
なお、基板１００としてガラス基板を用いると、本発明の一態様は、表示装置に適用することが可能である。従って、表示装置の基板上に形成される電力回路のスイッチに適用する場合にも、電界の集中を緩和することができる。
【００２０】
ソース電極１０２ａ及びドレイン電極１０２ｂは、例えば、スパッタリング法を用いて導電膜（例えば金属膜、または一導電型の不純物元素が添加された半導体膜など）を形成し、該導電膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いてもよい。なお、ソース電極１０２ａ及びドレイン電極１０２ｂとなる導電膜は、単層で形成してもよいし、複数の層を積層して形成してもよい。例えば、Ｔｉ層によりＡｌ層を挟持した３層の積層構造とすればよい。なお、ソース電極１０２ａ及びドレイン電極１０２ｂは、信号線も構成する。
【００２１】
半導体層１０４は、半導体膜を形成し、該半導体膜上にエッチングマスクを形成してエッチングを行うことで選択的に形成すればよい。または、インクジェット法などを用いて選択的に形成してもよい。半導体膜は、例えば酸化物半導体により形成することができる。
【００２２】
第１の絶縁層１０６は、例えば、スパッタリング法を用いて絶縁性材料（例えば、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンまたは酸化シリコンなど）により形成すればよい。なお、第１の絶縁層１０６は、単層で形成してもよいし、複数の層を積層して形成してもよい。ここでは、例えば、窒化シリコン層上に酸化窒化シリコン層が積層して設けられた２層の積層構造とする。なお、第１の絶縁層１０６は、少なくともゲート絶縁層を構成する。なお、第１の絶縁層１０６をスパッタリング法により形成すると、半導体層１０４に水素及び水分が混入することを防ぐことができる。
【００２３】
なお、「窒化酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。「酸化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
【００２４】
ゲート電極１０８は、ソース電極１０２ａ及びドレイン電極１０２ｂと同様の材料及び同様の方法により形成すればよい。
【００２５】
第２の絶縁層１１０は、第１の絶縁層１０６と同様の材料及び同様の方法により形成すればよい。
【００２６】
電界制御電極１１２は、ソース電極１０２ａ及びドレイン電極１０２ｂと同様の材料及び同様の方法により形成すればよい。
【００２７】
図１（Ｂ）に示すように、電界制御電極１１２は、ゲート電極１０８、ソース電極１０２ａ及びドレイン電極１０２ｂに接続させず、電気的に独立して設けられていてもよい。このとき、電界制御電極１１２の電位は電位Ｖｓｓとすればよい。ただし、これに限定されず、図１（Ｃ）に示すように、電界制御電極１１２が、開口部１１４においてソース電極１０２ａに接続されていてもよい。
【００２８】
なお、図示していないが、ソース電極１０２ａとゲート電極１０８の間に電界制御電極１１２を配し、ソース電極１０２ａと電界制御電極１１２の間に抵抗素子を配してもよい。このとき、抵抗素子における電位降下により、電界制御電極１１２の電位は、０より大きくゲート電位より低いものとなる。
【００２９】
または、図１５（Ａ）に示すような接続としてもよい。図１５（Ａ）に示す半導体装置は、ソース電極１０２ａとゲート電極１０８の間に第１の抵抗素子１５１及び第２の抵抗素子１５２が配され、ソース電極１０２ａと電界制御電極１１２の間に第２の抵抗素子１５２が配されている。このとき、ソース電位Ｖｓ、ゲート電位Ｖｇ、第１の抵抗素子１５１の抵抗値Ｒ１、第２の抵抗素子１５２の抵抗値Ｒ２を用いると、電界制御電極１１２の電位Ｖｃは、下記の式（１）で表される。
【００３０】
【数１】
0005780884.tif 000002
（１）
【００３１】
図１５（Ｂ）は、図１５（Ａ）に示す半導体装置の断面図の一例を示す。図１５（Ｂ）に示す半導体装置は、図１５（Ａ）に示す半導体装置と同様に、基板１００上に離間して設けられたソース電極１０２ａ及びドレイン電極１０２ｂと、ソース電極１０２ａ及びドレイン電極１０２ｂの間に接して設けられた半導体層１０４と、少なくとも半導体層１０４を覆って設けられた第１の絶縁層１０６と、第１の絶縁層１０６上に、半導体層１０４の一部及びソース電極１０２ａと重畳し、且つドレイン電極１０２ｂと重畳せずして設けられたゲート電極１０８と、少なくともゲート電極１０８を覆って設けられた第２の絶縁層１１０と、第２の絶縁層１１０上に、半導体層１０４の一部と重畳し、ゲート電極１０８とドレイン電極１０２ｂの間の領域と重畳して配された電界制御電極１１２と、を有する。なお、図１５（Ｂ）に示す断面図は、図１５（Ｃ）に示す上面図のＸ−Ｙにおける断面図であり、図１（Ａ）に示すものと違いはない。
【００３２】
図１５（Ｃ）の上面図に示すように、第１の抵抗素子１５１と第２の抵抗素子１５２は、電界制御電極１１２と同一の層により形成することができる。電界制御電極１１２は、例えば、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などの高抵抗な導電性材料を用いて、図１５（Ｃ）の上面図に示すように、導電性材料によって形成した配線を引き回すことによって作製工程を複雑化させずに形成することができる。
【００３３】
図２に示す半導体装置は、図１に示す半導体装置の比較例として示す図である。半導体装置を電力回路のスイッチとして用いる場合には、ドレイン電圧（ソース電位を基準としたドレイン電位との電位差）に対する耐圧が高いことが重要である。図２に示す半導体装置では、ゲート電極１１６の一部とドレイン電極１０２ｂの一部が重畳しているため、ドレイン電圧を高くすると、電界が特定の部分に集中してしまう。これによりゲート絶縁膜の絶縁破壊が起こりやすいという問題がある。
【００３４】
そこで、図１に示すように、ゲート電極１０８とドレイン電極１０２ｂを重畳させないようにし、ゲート電極１０８とドレイン電極１０２ｂの間の領域に電界制御電極１１２を設け、さらには、ゲート電極１０８と電界制御電極１１２の間の領域に第２の絶縁層１１０を設けることで、電界制御電極１１２と半導体層１０４の間の距離を、ゲート電極１０８と半導体層１０４の間の距離よりも大きくすることで、電界制御電極１１２が半導体層１０４における電界の集中を十分に緩和することができる。
【００３５】
ここで、図１に示す半導体装置の作製方法について、図３（Ａ）乃至（Ｄ）を参照して説明する。
【００３６】
まず、基板１００上に第１の導電膜を形成し、該第１の導電膜上に第１のエッチングマスクを形成してエッチングを行って、ソース電極１０２ａ及びドレイン電極１０２ｂを形成する。そして、ソース電極１０２ａ及びドレイン電極１０２ｂを覆って半導体膜１０３を形成する（図３（Ａ））。
【００３７】
ここで、半導体膜１０３は、酸化物半導体膜であることが好ましい。以下の説明では、半導体膜１０３を酸化物半導体膜とした一例について説明する。
【００３８】
半導体膜１０３を形成する酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特に、ＩｎとＺｎの双方を含むことが好ましい。さらには、ガリウム（Ｇａ）を有することが好ましい。ガリウム（Ｇａ）を有すると、トランジスタ特性のばらつきを低減することができる。このようなトランジスタ特性のばらつきを低減することができる元素をスタビライザーと呼ぶ。スタビライザーとしては、スズ（Ｓｎ）、ハフニウム（Ｈｆ）またはアルミニウム（Ａｌ）が挙げられる。
【００３９】
また、この他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）が挙げられる。これらのいずれか一種または複数種を有してもよい。
【００４０】
また、酸化物半導体としては、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を例示することができる。
【００４１】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００４２】
例えば、原子比Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）またはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、原子比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）若しくはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）のＩｎ−Ｓｎ−Ｚｎ系酸化物やその近傍の組成の酸化物を用いるとよい。
【００４３】
しかし、本発明の一態様において用いることができる酸化物半導体膜は、これらに限定されるものではなく、必要とする半導体特性（移動度、しきい値、ばらつきなど）に応じて適切な組成のものを用いればよい。必要とするトランジスタ特性（半導体特性）に応じて、キャリア濃度、不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離及び密度などを適宜調整すればよい。
【００４４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００４５】
また、酸化物ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。このように、充填率の高い金属酸化物ターゲットを用いることにより、成膜される酸化物半導体膜を緻密な膜とすることができる。
【００４６】
酸化物半導体膜は、減圧状態の処理室内に基板を保持し、処理室内に残留する水分を除去しつつ、水素、水、水酸基または水素化物などが除去されたスパッタリングガスを導入し、金属酸化物ターゲットを用いて基板上に形成する。また、基板を加熱しつつ酸化物半導体膜を形成してもよい。
【００４７】
酸化物半導体膜を形成する際に用いるスパッタリングガスは水素、水、水酸基または水素化物などの不純物が濃度１ｐｐｍ以下（好ましくは濃度１０ｐｐｂ以下）まで除去された高純度ガスであることが好ましい。
【００４８】
次に、半導体膜１０３上に第２のエッチングマスクを形成してエッチングを行うことにより、半導体層１０４を形成する。そして、半導体層１０４を覆って第１の絶縁層１０６を形成し、第１の絶縁層１０６上に第２の導電膜１０７を形成する（図３（Ｂ））。
【００４９】
ここで、半導体層１０４が形成された段階で、第１の加熱処理を行うとよい。第１の加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体膜である半導体層１０４に対して窒素または希ガスなどの不活性なガス雰囲気下において４５０℃で１時間の加熱処理を行った後、大気に触れさせないようにすることで、酸化物半導体膜への水素、水、水酸基または水素化物などの侵入を防ぎ、水素濃度が低減されて、ｉ型化または実質的にｉ型化された酸化物半導体膜を得ることができる。即ち、この第１の加熱処理によって酸化物半導体層の脱水化及び脱水素化の少なくとも一方を行うことができる。
【００５０】
なお、第１の加熱処理においては、窒素ガス、またはヘリウムガス、ネオンガス若しくはアルゴンガスなどの希ガスに、水素、水、水酸基または水素化物などが含まれないことが好ましい。または、加熱処理装置に導入する窒素ガス、またはヘリウムガス、ネオンガス、アルゴンガスなどの希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【００５１】
また、第１の加熱処理の条件または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶層または多結晶層となる場合もある。例えば、結晶化率が９０％以上または８０％以上の微結晶層となる場合もある。また、第１の加熱処理の条件または酸化物半導体層の材料によっては、結晶成分を含まない非晶質層となる場合もある。また、非晶質層の中に微結晶部（粒径１ｎｍ以上２０ｎｍ以下（代表的には２ｎｍ以上４ｎｍ以下））が混在する酸化物半導体層となる場合もある。
【００５２】
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層を形成する前の酸化物半導体膜（半導体膜１０３）に行ってもよい。その場合には、第１の加熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行う。
【００５３】
ここで、更に、不活性ガス雰囲気下または酸素ガス雰囲気下で第２の加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。当該加熱処理により、酸化物半導体膜中に含まれる水素若しくは水分をゲート絶縁膜に拡散させることができる。
【００５４】
なお、第１の加熱処理は、酸化物半導体により半導体膜１０３を形成した後、半導体層１０４を形成する前に行ってもよい。また、第２の加熱処理は、半導体層１０４上に第１の絶縁層１０６を形成した後のみならず、第２の導電膜１０７を形成した後に行ってもよい。
【００５５】
次に、第２の導電膜１０７上に第３のエッチングマスクを形成してエッチングを行うことにより、ゲート電極１０８を形成する。そして、ゲート電極１０８を覆って第２の絶縁層１１０を形成し、第２の絶縁層１１０上に第３の導電膜１１１を形成する（図３（Ｃ））。
【００５６】
次に、第３の導電膜１１１上に第４のエッチングマスクを形成してエッチングを行うことにより、電界制御電極１１２を形成する（図３（Ｄ））。
【００５７】
以上説明したように、図１に示す半導体装置を作製することができる。
【００５８】
次に、図１に示す半導体装置について計算を行ったので、その結果について以下に説明する。
【００５９】
ここで、計算は、下記の表１の条件を用いて行った。
【００６０】
【表１】
0005780884.tif 000003
【００６１】
なお、ここで、実効状態密度は温度３００Ｋにおけるものとし、ゲート電極にはタングステンを用いて、ソース電極及びドレイン電極にはチタンを用いることを想定した値としている。
【００６２】
図４は、図２と同様の形態における電界分布についての計算結果を示す。すなわち、図４は、ゲート電極１１６の一部とドレイン電極１０２ｂの一部が重畳している構造であり、電界強度は、半導体層１０４がドレイン電極１０２ｂを乗り越える部分で最大であり、最大電界は６．９１×１０６［Ｖ／ｃｍ］である。
【００６３】
一方で、図５は、ゲート電極１０８とドレイン電極１０２ｂが重畳していない構造であり、電界強度は、ゲート電極１０８の端部直下で最大であり、最大電界は２．９５×１０６［Ｖ／ｃｍ］である。
【００６４】
図６は、図４と違い、ゲート電極とドレイン電極が重畳していない構造であり、ゲート電極１０８上には第２の絶縁層１１０が設けられている。ここで、電界強度は、図５と同様に、ゲート電極１０８の端部直下で最大であり、最大電界は２．０４×１０６［Ｖ／ｃｍ］である。
【００６５】
図７は、図６のドレイン電極１０２ｂとゲート電極１０８の間の半導体層と重畳して電界制御電極１１２を有している構造である。ここで、電界強度は、ドレイン電極１０２ｂの端部直上で最大であり、最大電界は２．２３×１０６［Ｖ／ｃｍ］である。また、ゲート電極１０８の端部直下の電界は１．６６×１０６［Ｖ／ｃｍ］である。なお、ここで電界制御電極１１２の電位はソースの電位と等しくしている。
【００６６】
図４乃至図７を比較してわかるように、図７の構造においてゲート電極下部の電界強度が最も低く、電界制御電極１１２によりゲート電極近傍の電界を最も効果的に緩和できていることがわかる。
【００６７】
ここで、図８乃至図１１に、図４乃至図７の構造における電流密度分布についての計算結果を示す。
【００６８】
図８は、図４の構造における電流密度分布を示す図である。
【００６９】
図９は、図５の構造における電流密度分布を示す図である。
【００７０】
図１０は、図６の構造における電流密度分布を示す図である。
【００７１】
図１１は、図７の構造における電流密度分布を示す図である。
【００７２】
図８乃至図１１について、ゲート電圧を５Ｖに固定したときのドレイン電圧（Ｖｄｓ）とドレイン電流（Ｉｄｓ）の関係を図１６に示す。また、ドレイン電圧が１０Ｖのときのドレイン電流値を表２に示す。さらに、下記の表２には、ドレイン電圧が１０Ｖのときの図８のドレイン電流値に対する図９乃至図１１のドレイン電流値の割合も併記している。
【００７３】
【表２】
0005780884.tif 000004
【００７４】
図１６及び表２からわかるように、図１１の構造における電流密度分布は、図８乃至図１０の構造における電流密度分布と比較して大きな差異はなく、ドレイン電流に影響を与えることなくゲート電極近傍の電界を効果的に緩和できていることが分かる。
【００７５】
以上説明したように、図１に示す半導体装置では、半導体層における電界の集中が十分に緩和されていることがわかる。
【００７６】
（実施の形態２）
本発明の一態様である半導体装置は、実施の形態１にて説明した構造に限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の形態１とは異なるものについて説明する。
【００７７】
図１２（Ａ）乃至（Ｃ）は、本実施の形態の半導体装置を示す図である。図１２（Ａ）は、本発明の一態様である半導体装置の断面図である。図１２（Ｂ）は、本実施の形態の半導体装置の上面図の一例である。図１２（Ｃ）は、本実施の形態の半導体装置の上面図の一例である。なお、図１２（Ａ）は、図１２（Ｂ）及び図１２（Ｃ）のＸ−Ｙにおける断面図である。
【００７８】
図１２（Ａ）及び（Ｂ）に示す半導体装置は、基板２００上に離間して設けられたゲート電極２０２ａ及び電界制御電極２０２ｂと、ゲート電極２０２ａ及び電界制御電極２０２ｂを覆って設けられた第１の絶縁層２０４と、ゲート電極２０２ａ及び電界制御電極２０２ｂと重畳して第１の絶縁層２０４上に設けられた半導体層２０６と、ゲート電極２０２ａと重畳し、半導体層２０６上に接して設けられたソース電極２０８ａと、電界制御電極２０２ｂと重畳せず、半導体層２０６上にソース電極２０８ａとは離間して設けられたドレイン電極２０８ｂと、を有する。
【００７９】
なお、電界制御電極２０２ｂの電位は、ソース電極２０８ａの電位以上、ゲート電極２０２ａの電位より低くすればよい。好ましくは、図１２（Ｃ）に示すように、電界制御電極２０２ｂは、ソース電極２０８ａと開口部２１０を介して接続されていればよい。
【００８０】
（実施の形態３）
本発明の一態様である半導体装置は、実施の形態１及び実施の形態２にて説明した構造に限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の形態１及び実施の形態２とは異なるものについて説明する。
【００８１】
図１３（Ａ）乃至（Ｃ）は、本実施の形態の半導体装置を示す図である。図１３（Ａ）は、本発明の一態様である半導体装置の断面図である。図１３（Ｂ）は、本実施の形態の半導体装置の上面図の一例である。図１３（Ｃ）は、本実施の形態の半導体装置の上面図の一例である。なお、図１３（Ａ）は、図１３（Ｂ）及び図１３（Ｃ）のＸ−Ｙにおける断面図である。
【００８２】
図１３（Ａ）及び（Ｂ）に示す半導体装置は、基板３００上に離間して設けられたゲート電極３０２ａ及びドレイン電極３０２ｂと、ゲート電極３０２ａ及びドレイン電極３０２ｂを覆って設けられ、ドレイン電極３０２ｂを露出する開口部が設けられた第１の絶縁層３０４と、ゲート電極３０２ａと重畳し、ドレイン電極３０２ｂ上に接して設けられた半導体層３０６と、ゲート電極３０２ａと重畳し、半導体層３０６上に接して設けられたソース電極３０８と、少なくとも半導体層３０６上に設けられた第２の絶縁層３１０と、ゲート電極３０２ａとドレイン電極３０２ｂの間の領域と重畳し、第２の絶縁層３１０上に設けられた電界制御電極３１２ａと、ドレイン電極３０２ｂに接して第２の絶縁層３１０上に設けられた配線３１２ｂと、を有する。
【００８３】
なお、電界制御電極３１２ａの電位は、ソース電極３０８の電位以上、ゲート電極３０２ａの電位より低くすればよい。電界制御電極３１２ａは、好ましくは、図１３（Ｃ）に示すように、ソース電極３０８と開口部３１４を介して接続されていればよい。
【００８４】
なお、図１３（Ａ）乃至（Ｃ）に示した構成に限定されず、配線３１２ｂは、ソース電極３０８と同一の層により構成されていてもよい。
【００８５】
（実施の形態４）
本発明の一態様である半導体装置は、実施の形態１乃至実施の形態３にて説明した構成に限定されない。本実施の形態では、本発明の一態様である半導体装置であって、実施の形態１乃至実施の形態３とは異なるものについて説明する。
【００８６】
図１４は、本実施の形態の半導体装置を示す図である。図１４（Ａ）は、本発明の一態様である半導体装置の断面図である。図１４（Ｂ）は、本実施の形態の半導体装置の上面図の一例である。図１４（Ｃ）は、本実施の形態の半導体装置の上面図の一例である。なお、図１４（Ａ）は、図１４（Ｂ）及び図１４（Ｃ）のＸ−Ｙにおける断面図である。
【００８７】
図１４（Ａ）及び（Ｂ）に示す半導体装置は、基板４００上に設けられたソース電極４０２と、ソース電極４０２に接して設けられた半導体層４０４と、半導体層４０４に接して設けられたドレイン電極４０６と、少なくとも半導体層４０４上に設けられた第１の絶縁層４０８と、ソース電極４０２及び半導体層４０４と重畳し、ドレイン電極４０６と重畳せずして第１の絶縁層４０８上に設けられたゲート電極４１０と、ゲート電極４１０上に設けられた第２の絶縁層４１２と、ゲート電極４１０とドレイン電極４０６との間の半導体層４０４と重畳して設けられた電界制御電極４１４と、を有する。
【００８８】
なお、電界制御電極４１４の電位は、ソース電極４０２の電位以上、ゲート電極４１０の電位より低くすればよい。好ましくは、図１４（Ｃ）に示すように、ソース電極４０２と開口部４１６を介して接続されていればよい。
【００８９】
なお、図１４に示した構成に限定されず、ゲート電極４１０と電界制御電極４１４は、同一の層により構成されていてもよい。
【符号の説明】
【００９０】
１００    基板
１０２ａ    ソース電極
１０２ｂ    ドレイン電極
１０３    半導体膜
１０４    半導体層
１０６    第１の絶縁層
１０７    第２の導電膜
１０８    ゲート電極
１１０    第２の絶縁層
１１１    第３の導電膜
１１２    電界制御電極
１１４    開口部
１１６    ゲート電極
１５１    第１の抵抗素子
１５２    第２の抵抗素子
２００    基板
２０２ａ    ゲート電極
２０２ｂ    電界制御電極
２０４    第１の絶縁層
２０６    半導体層
２０８ａ    ソース電極
２０８ｂ    ドレイン電極
２１０    開口部
３００    基板
３０２ａ    ゲート電極
３０２ｂ    ドレイン電極
３０４    第１の絶縁層
３０６    半導体層
３０８    ソース電極
３１０    第２の絶縁層
３１２ａ    電界制御電極
３１２ｂ    配線
３１４    開口部
４００    基板
４０２    ソース電極
４０４    半導体層
４０６    ドレイン電極
４０８    第１の絶縁層
４１０    ゲート電極
４１２    第２の絶縁層
４１４    電界制御電極
４１６    開口部
【図１】
0005780884.tif 000005
【図２】
0005780884.tif 000006
【図３】
0005780884.tif 000007
【図４】
0005780884.tif 000008
【図５】
0005780884.tif 000009
【図６】
0005780884.tif 000010
【図７】
0005780884.tif 000011
【図８】
0005780884.tif 000012
【図９】
0005780884.tif 000013
【図１０】
0005780884.tif 000014
【図１１】
0005780884.tif 000015
【図１２】
0005780884.tif 000016
【図１３】
0005780884.tif 000017
【図１４】
0005780884.tif 000018
【図１５】
0005780884.tif 000019
【図１６】
0005780884.tif 000020