(57)【特許請求の範囲】
【請求項１】
基板の上に形成された不純物元素を含む第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記第２の半導体層において、前記ゲート電極の直下には、前記第１の半導体層と接し、前記第１の半導体層に含まれる不純物元素が拡散している不純物拡散領域が形成されており、
前記不純物元素は、前記不純物拡散領域がｐ型となる元素であり、
前記第１の半導体層と前記第２の半導体層との間には、前記ゲート電極の形成される領域の直下に開口部を有する、前記第２の半導体層を成長させる際の不純物の拡散を制御する成長制御層が形成されていることを特徴とする半導体装置。
【請求項２】
前記不純物元素は、Ｍｇであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記成長制御層は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮのいずれかを含むものにより形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の半導体層は、ｐ型となる不純物元素を含むＧａＮまたはＡｌＧａＮにより形成されているものであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第２の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記第３の半導体層において、前記ゲート電極が形成される領域には凹形状のゲートリセスが設けられており、前記ゲート電極は、前記ゲートリセスの内部を含む領域に形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
基板の上に、不純物元素を含む第１の半導体層を形成する工程と、
前記第１の半導体層の上に、開口部を有する成長制御層を形成する工程と、
前記開口部において露出している前記第１の半導体層及び前記成長制御層の上に、第２の半導体層を形成する工程と、
前記第２の半導体層の上に、第３の半導体層を形成する工程と、
前記第３の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、前記成長制御層における前記開口部は、前記ゲート電極の直下に形成されるものであって、
前記不純物元素は、前記第２の半導体層がｐ型となる元素であり、
前記成長制御層は、前記第２の半導体層を成長させる際の不純物の拡散を制御することを特徴とする半導体装置の製造方法。
【請求項８】
前記不純物元素は、Ｍｇであることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＭＯＶＰＥにより形成されるものであることを特徴とする請求項７または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮ等または、これらの混晶である材料は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。このうち、高出力デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field-Effect Transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている（例えば、特許文献１）。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。
【０００３】
このような窒化物半導体を用いたＨＥＭＴは、基板上に、窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）ヘテロ構造が形成されており、ＧａＮ層を電子走行層とするものである。尚、基板としては、サファイア、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等の基板が用いられる。
【０００４】
窒化物半導体において、ＧａＮは、高い飽和電子速度や広いバンドギャップを有しており、高い耐圧特性を得ることができるため、優れた電気的特性を有している。また、ＧａＮは、結晶構造がウルツ鉱型であるため、ｃ軸に平行な＜０００１＞方向に極性を有しており、更に、ＡｌＧａＮ／ＧａＮのヘテロ構造を形成した場合には、ＡｌＧａＮ層には、ＡｌＧａＮとＧａＮとの格子歪みによるピエゾ分極が励起される。このため、チャネルとなる界面には、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が生じる。よって、このようなＧａＮを用いたＨＥＭＴは、高周波・電力用デバイスとして有望とされている。
【０００５】
ところで、ＧａＮを用いたＨＥＭＴでは、ピンチオフ電圧以下のオフ状態においては、ゲート電極の直下における電子走行層の下部を通り、ドレイン側からソース側にリーク電流が発生しやすいといった問題点を有している。具体的には、図１に示すように、ＧａＮを用いたＨＥＭＴは、基板９１１上に、バッファ層９１２、電子走行層９１３、電子供給層９１４が形成されており、電子供給層９１４の上に、ゲート電極９２１、ソース電極９２２及びドレイン電極９２３が形成されている。尚、電子走行層９１３はＧａＮにより形成されており、電子供給層９１４はＡｌＧａＮにより形成されており、これにより、電子走行層９１３において、電子走行層９１３と電子供給層９１４との界面近傍には、２ＤＥＧ９１３ａが形成される。
【０００６】
一般的には、電子走行層９１３は、結晶性を確保するため厚く形成されるが、電子走行層９１３を厚く形成すると、ゲート電極９２１の直下には、ゲート電極９２１に印加された電圧による電界が及ばず、電子走行層９１３の下部にリーク電流が流れやすくなる。即ち、ゲート電極９２１にゲート電圧を印加した場合等に形成される空乏領域９１９が電子走行層９１３の下部にまで広がらないため、電子走行層９１３の下部において矢印に示す方向にリーク電流が流れやすくなる。ＧａＮを用いたＨＥＭＴを高出力増幅器に用いた場合において、このようなリーク電流が増加すると、増幅効率が低下してしまう。
【０００７】
また、ＧａＮを用いたＨＥＭＴは、一般的には、高濃度の２ＤＥＧによりノーマリーオンになりやすく、ノーマリーオフの特性を得ることが難しいといった問題点もあった。現在のパワーエレクトロニクス市場において用いられている半導体装置の多くは、ノーマリーオフであるため、既存の半導体装置との親和性等より、ＧａＮを用いたＨＥＭＴにおいても、ノーマリーオフであることが強く求められている。
【０００８】
このため、リーク電流を抑制する方法としては、ＧａＮ等により形成される電子走行層９１３の厚さを薄くする方法や、電子走行層９１３の下部にＭｇやＦｅ等のアクセプタとなる不純物をドープし、電子走行層９１３の下部を高抵抗化する方法が開示されている（例えば、非特許文献１）。また、ノーマリーオフについては、Ｍｇをドーピングした低抵抗ｐ型ＧａＮ層を電子供給層とゲート電極との間に形成し、低抵抗ｐ型ＧａＮ層から供給されるホールによりゲート電極の直下における２ＤＥＧの発生を抑制する方法等が開示されている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−３５９２５６号公報
【特許文献２】特開２０１０−１３５６４１号公報
【非特許文献】
【００１０】
【非特許文献１】Journal of Crystal Growth 248 (2003) 513
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、所望の結晶性を確保しつつ、電子走行層９１３の厚さを薄くすることは極めて困難であり、逆に、オン抵抗を増大させてしまうという問題点を有している。また、図２に示すように、電子走行層９１３の下に、ｐ型となる不純物元素であるＭｇ等をドープしたｐ−ＧａＮ層９３１を形成した場合では、Ｍｇ等はＧａＮ内を拡散しやすいため、ｐ−ＧａＮ層９３１にドープされているＭｇが電子走行層９１３内を拡散する。このように電子走行層９１３内をＭｇが拡散することにより、電子走行層９１３内にはＭｇが拡散した拡散領域９１３ｂが形成されるため、電子走行層９１３における２ＤＥＧの濃度や、移動度が低下し、ＨＥＭＴにおける特性が低下してしまう。尚、図２は、電子走行層９１３内をＭｇが拡散することにより、２ＤＥＧが消失している状態のものを示している。
【００１２】
このため、半導体材料としてＧａＮ等の窒化物半導体を用いた半導体装置において、ドレイン−ソース間におけるリーク電流を抑制することができ、ノーマリーオフにすることのできる半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【００１３】
本実施の形態の一観点によれば、基板の上に形成された不純物元素を含む第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された第３の半導体層と、前記第３の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、を有し、前記第２の半導体層において、前記ゲート電極の直下には、前記第１の半導体層と接し、前記第１の半導体層に含まれる不純物元素が拡散している不純物拡散領域が形成されており、前記不純物元素は、前記不純物拡散領域がｐ型となる元素であることを特徴とする。
【００１４】
また、本実施の形態の他の一観点によれば、基板の上に、不純物元素を含む第１の半導体層を形成する工程と、前記第１の半導体層の上に、開口部を有する成長制御層を形成する工程と、前記開口部において露出している前記第１の半導体層及び前記成長制御層の上に、第２の半導体層を形成する工程と、前記第２の半導体層の上に、第３の半導体層を形成する工程と、前記第３の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、を有し、前記成長制御層における前記開口部は、前記ゲート電極の直下に形成されるものであって、前記不純物元素は、前記第２の半導体層がｐ型となる元素であることを特徴とする。
【発明の効果】
【００１５】
開示の半導体装置及び半導体装置の製造方法によれば、半導体材料としてＧａＮ等の窒化物半導体を用いた半導体装置において、ドレイン−ソース間におけるリーク電流を抑制することができ、ノーマリーオフにすることができる。
【図面の簡単な説明】
【００１６】
【図１】従来のＧａＮを用いたＨＥＭＴの説明図（１）
【図２】従来のＧａＮを用いたＨＥＭＴの説明図（２）
【図３】第１の実施の形態における半導体装置の構造図
【図４】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図５】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図７】第２の実施の形態における半導体装置の構造図
【図８】第２の実施の形態における半導体装置の製造方法の説明図
【図９】第３の実施の形態における半導体装置の構造図
【図１０】第４の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図
【図１１】第４の実施の形態における電源装置の回路図
【図１２】第４の実施の形態における高出力増幅器の構造図
【発明を実施するための形態】
【００１７】
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１８】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について、図１に基づき説明する。本実施の形態における半導体装置は、Ｓｉ等の基板１１上に、ＡｌＮ等により形成されるバッファ層１２、第１の半導体層であるｐ型となる不純物元素がドープされているｐ型層１３が形成されている。ｐ型層１３上には、ゲート電極２１の直下に開口部３１を有するＡｌＮ等により形成される成長制御層１４が形成されており、ｐ型層１３及び成長制御層１４の上には、第２の半導体層となるｐ型拡散領域１５及び電子走行層１６が形成されている。即ち、ゲート電極２１の直下に形成される開口部３１において露出しているｐ型層１３上には、ｐ型拡散領域１５が形成され、ｐ型拡散領域１５及び成長制御層１４上は、電子走行層１６が形成されている。尚、本実施の形態において、ゲート電極２１の直下とは、電子供給層１７または電子走行層１６等を介したゲート電極２１が形成される領域の下の領域を含むものである。更に、電子走行層１６の上には、第３の半導体層となる電子供給層１７が形成されており、電子供給層１７の上には、ゲート電極２１、ソース電極２２及びドレイン電極２３が形成されている。電子走行層１６はＧａＮにより形成されており、電子供給層１７はＡｌＧａＮにより形成されており、これにより、電子走行層１６において、電子走行層１６と電子供給層１７との界面近傍には２ＤＥＧ１６ａが形成される。ｐ型層１３にはＧａＮにｐ型となる不純物元素としてＭｇがドープされており、この上にＧａＮを結晶成長させることにより、ｐ型層１３が露出している成長制御層１４の開口部３１より、ｐ型層１３に含まれているＭｇが取り込まれｐ型拡散領域１５が形成される。このため、ｐ型拡散領域１５を不純物拡散領域と記載する場合がある。尚、電子走行層１６は、成長制御層１４の上に形成されるため、Ｍｇが取り込まれることはない。よって電子走行層１６は、Ｍｇを含まないＧａＮにより形成される。また、ｐ型層１３は、ＡｌＧａＮにｐ型となる不純物元素がドープされたものであってもよい。
【００１９】
このように、ゲート電極２１の直下となるｐ型層１３の上にｐ型拡散領域１５を形成することにより、ｐ型拡散領域１５の直上、即ち、ゲート電極２１の直下においては、２ＤＥＧ１６ａにおける電子は殆ど存在しなくなり、ノーマリーオフにすることができる。更に、ｐ型拡散領域１５は高抵抗化しているため、ゲート電極２１の直下となる電子走行層１６の下層にｐ型拡散領域１５を形成することにより、ドレイン電極２３からソース電極２２に流れるリーク電流を抑制することができる。尚、成長制御層１４は、ＡｌＧａＮ、ＩｎＡｌＮ、ＳｉＯｘ、ＳｉＮ等の他の窒化物により形成してもよい。
【００２０】
（半導体装置の製造方法）
次に、図４〜図６に基づき、第１の実施の形態における半導体装置の製造方法について説明する。
【００２１】
最初に、図４（ａ）に示すように、基板１１上に、バッファ層１２及びｐ型層１３をＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）法によりエピタキシャル成長させることにより形成する。この際、Ａｌの原料ガスにはＴＭＡ（トリメチルアルミニウム）が用いられ、Ｇａの原料ガスにはＴＭＧ（トリメチルガリウム）が用いられ、Ｎの原料ガスにはＮＨ３（アンモニア）が用いられる。また、不純物元素としてドープされるＭｇの原料ガスにはＣｐ２Ｍｇ（シクロペンタジエニルマグネシウム）が用いられる。尚、これらの原料ガスは、水素（Ｈ２）をキャリアガスとしてＭＯＶＰＥ装置の反応炉に供給される。
【００２２】
基板１１は、サファイア、Ｓｉ、ＳｉＣ等により形成されており、基板１１へのリーク電流を防ぐためには、抵抗の高い材料により形成された基板を用いることが好ましい。尚、本実施の形態では、基板１１は、Ｓｉにより形成された基板が用いられている。
【００２３】
基板１１を数分間、水素雰囲気中で熱処理を行なった後に、バッファ層１２を形成する。バッファ層１２は、最初にＡｌＮにより形成される層を形成し、この後、ＡｌＧａＮにより形成される層を形成する。基板１１に起因する転位を低減するためには、バッファ層１２の膜厚は厚いほど好ましいが、クラックの発生を防ぐためには、あまり厚く形成しない方が好ましい。よって、バッファ層１２の膜厚は、２００〜１０００ｎｍが好ましい。また、このような構造以外にも、ＧａＮ／ＡｌＮを交互に形成した周期構造を有する超格子バッファや、ＡｌＮからＧａＮに至るまでＡｌの組成比を変化させた組成傾斜構造により形成してもよい。尚、バッファ層１２を形成する際の温度は、約１０００℃である。
【００２４】
バッファ層１２の上には、ｐ型層１３を形成する。ｐ型層１３は、ＧａＮに不純物元素としてＭｇがドープされたものであり、膜厚が１００〜３００ｎｍとなるように形成されている。尚、過剰にＭｇをドープした場合、ｐ型層１３及びｐ型層１３上に形成される電子走行層１６等において結晶性が劣化するため、Ｍｇがドーピングされる濃度は、５×１０１７〜５×１０１９ｃｍ−３が好ましい。本実施の形態では、１×１０１９ｃｍ−３の濃度のＭｇがドープされている。また、本実施の形態では、ｐ型不純物としてＭｇの場合について説明しているが、ｐ型となるものであれば他の不純物元素であってもよい。
【００２５】
次に、図４（ｂ）に示すように、ｐ型層１３の上に成長制御層１４を形成するためのＡｌＮ膜１４ａを形成する。具体的には、ＭＯＶＰＥ、スパッタリング等により、ＡｌＮ膜１４ａを形成する。ＭＯＶＰＥによりＡｌＮ膜１４ａを形成する際、５００〜８００℃の成長温度でＡｌＮ膜１４ａを形成する。一般的に、ｐ型層１３及び後述する電子走行層１６及び電子供給層１７をＭＯＶＰＥにより形成する場合には、成長温度が約１０００℃、または、それ以上の温度で形成されるが、ＡｌＮ膜１４ａは、この温度よりも低い温度で形成される。このように、ＡｌＮ膜１４ａは、通常の成膜温度よりも低い温度で形成されるため、特に、低温成長ＡｌＮ（ＬＴ−ＡｌＮ:Low Temperature ＡｌＮ）とも呼ばれている。このように低温でＡｌＮ膜１４ａを形成することにより、形成されるＡｌＮ膜１４ａは多結晶状態の膜となる。尚、形成されるＡｌＮ膜１４ａは、多結晶状態の膜であってもアモルファス状態の膜であってもよい。また、形成されるＡｌＮ膜１４ａの膜厚は、５〜５０ｎｍである。
【００２６】
次に、図５（ａ）に示すように、ＡｌＮ膜１４ａに開口部３１を形成することにより、成長制御層１４を形成する。具体的には、ＡｌＮ膜１４ａの全面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部３１に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等により、レジストパターンの形成されていない領域のＡｌＮ膜１４ａを除去し、更に、有機溶剤等によりレジストパターンを除去する。これにより、ＡｌＮにより形成される成長制御層１４を形成することができる。
【００２７】
次に、図５（ｂ）に示すように、成長制御層１４が形成されている面に、ＭＯＶＰＥによりｐ型拡散領域１５及び電子走行層１６を形成し、更に、電子走行層１６上に電子供給層１７を形成する。ｐ型拡散領域１５及び電子走行層１６は、ともにＧａＮを結晶成長させることにより形成されている。ｐ型拡散領域１５及び電子走行層１６を形成しているＧａＮは、最初に、成長制御層１４が形成されていないｐ型層１３が露出している開口部３１において、ｐ型層１３における不純物元素であるＭｇを取り込みながら成長し、ｐ型拡散領域１５が形成される。一般に、ＧａＮは成長モードが２次元的になりやすく、厚く成膜するほど平坦な膜が得られやすいことが知られている。しかしながら、形成されるｐ型拡散領域１５は成長制御層１４が形成されていない領域にのみ形成されていることが好ましいため、３次元成長が支配的となる条件、例えば、圧力の高い条件等により形成する。ｐ型拡散領域１５が所望の膜厚となるように形成した後は、ＧａＮが２次元的に成長する条件により電子走行層１６を形成する。この際、転位等に起因した２ＤＥＧ１６ａにおける電子密度の低下や、移動度の低下を避けるため、電子走行層１６は、膜厚が５００〜１０００ｎｍとなるように形成する。これにより、ゲート電極２１の直下となる成長制御層１４の開口部３１において露出しているｐ型層１３上にはｐ型拡散領域１５が形成され、ｐ型拡散領域１５及び成長制御層１４上には、ＧａＮによる電子走行層１６が形成される。尚、本実施の形態においては、ｐ型拡散領域１５は、電子走行層１６の表面より数１００ｎｍ下に、ｐ型拡散領域１５と電子走行層１６との界面が位置するように形成されている。また、成長制御層１４は、上述したＭｇの拡散を防ぐとともに、成長制御層１４上に形成される電子走行層１６を形成する際の成長核形成層としての機能も有している。
【００２８】
この後、電子走行層１６の上には、電子供給層１７が形成されるが、電子供給層１７は、ＡｌＧａＮの膜厚が約２０ｎｍとなるように形成する。電子供給層１７は、格子不整合による結晶性の劣化を避けるため、電子供給層１７をＡｌＸＧａ１−ＸＮと表わした場合に、Ｘの値が０．３以下となるように形成されている。
【００２９】
次に、図６に示すように、電子供給層１７上に、ゲート電極２１、ソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１７上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着等の成膜方法により金属膜を成膜した後、有機溶剤等に浸漬させることによりレジストパターンの上に形成されている金属膜をレジストパターンとともに除去する。これにより、ソース電極２２及びドレイン電極２３を形成する。次に、再度、電子供給層１７上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着等の成膜方法により金属膜を成膜した後、有機溶剤等に浸漬させることによりレジストパターンの上に形成されている金属膜をレジストパターンとともに除去する。これにより、ゲート電極２１を形成する。
【００３０】
以上により、本実施の形態における半導体装置であるＧａＮを用いたＨＥＭＴを製造することができる。
【００３１】
〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について、図７に基づき説明する。本実施の形態における半導体装置は、ゲート電極近傍にゲートリセスを形成した構造のものである。
【００３２】
具体的には、本実施の形態における半導体装置は、Ｓｉ等の基板１１上に、ＡｌＮ等により形成されるバッファ層１２、第１の半導体層であるｐ型となる不純物元素がドープされているｐ型層１３が形成されている。ｐ型層１３上には、ゲート電極２１の直下に開口部３１を有するＡｌＮ等により形成される成長制御層１４が形成されており、ｐ型層１３及び成長制御層１４の上には、第２の半導体層となるｐ型拡散領域１５及び電子走行層１６が形成されている。即ち、ゲート電極２１の直下となる開口部３１において露出しているｐ型層１３上には、ｐ型拡散領域１５が形成され、ｐ型拡散領域１５及び成長制御層１４上は、電子走行層１６が形成されている。更に、電子走行層１６の上には、第３の半導体層となる電子供給層１７が形成されており、電子供給層１７の表面には、ゲート電極２１が形成される領域に凹形状のゲートリセス１３１が形成されている。ゲート電極２１は、ゲートリセス１３１の内部を含む領域の電子走行層１７等の上に形成されており、ソース電極２２及びドレイン電極２３は電子供給層１７の上に形成されている。電子走行層１６はＧａＮにより形成されており、電子供給層１７はＡｌＧａＮにより形成されており、これにより、電子走行層１６において、電子走行層１６と電子供給層１７との界面近傍には２ＤＥＧ１６ａが形成される。ｐ型層１３にはＧａＮにｐ型となる不純物元素としてＭｇがドープされており、この上にＧａＮを結晶成長させることにより、ｐ型層１３が露出している成長制御層１４の開口部３１より、ｐ型層１３に含まれるＭｇが取り込まれｐ型拡散領域１５が形成される。このため、ｐ型拡散領域１５を不純物拡散領域と記載する場合がある。尚、電子走行層１６は、成長制御層１４の上に形成されるため、Ｍｇが取り込まれることはない。よって、電子走行層１６は、Ｍｇを含まないＧａＮにより形成することができる。
【００３３】
このように、ゲート電極２１の直下となるｐ型層１３の上にｐ型拡散領域１５を形成することにより、ｐ型拡散領域１５の直上、即ち、ゲート電極２１の直下においては、２ＤＥＧ１６ａにおける電子は殆ど存在しなくなり、ノーマリーオフにすることができる。更に、本実施の形態では、ゲートリセス１３１が形成されているため、より一層ノーマリーオフになりやすい。更に、ｐ型拡散領域１５は高抵抗化しているため、ゲート電極２１の直下となる電子走行層１６の下層にｐ型拡散領域１５を形成することにより、ドレイン電極２３からソース電極２２に流れるリーク電流を抑制することができる。
【００３４】
（半導体装置の製造方法）
次に、第２の実施の形態における半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第１の実施の形態における図５（ｂ）まで形成した後、ゲートリセス１３１を形成する。
【００３５】
具体的には、第１の実施の形態における半導体装置の製造方法の図４（ａ）〜図５（ｂ）に示される工程と同様の工程により、図５（ｂ）に示すものを作製した後、図８（ａ）に示されるように、電子供給層１７の表面に凹形状のゲートリセス１３１を形成する。ゲートリセス１３１は、電子供給層１７の表面において、ゲート電極２１が形成される領域に形成される。具体的には、電子供給層１７の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲートリセス１３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ等により、レジストパターンの形成されていない領域の電子走行層１７を所望の深さまで除去することによりゲートリセス１３１を形成する。この後、有機溶剤等によりレジストパターンを除去する。
【００３６】
次に、図８（ｂ）に示すように、電子供給層１７上にゲート電極２１、ソース電極２２及びドレイン電極２３を形成する。具体的には、電子供給層１７上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極２２及びドレイン電極２３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着等の成膜方法により金属膜を成膜した後、有機溶剤等に浸漬させることによりレジストパターンの上に形成されている金属膜をレジストパターンとともに除去する。これにより、ソース電極２２及びドレイン電極２３を形成する。次に、再度、電子供給層１７上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極２１が形成される領域に開口を有する不図示のレジストパターンを形成する。この際、ゲート電極２１が電子供給層１７の表面に形成されているゲートリセス１３１の内部等に形成されるように位置合せを行なう。即ち、ゲート電極２１が形成されるレジストパターンの開口には、ゲートリセス１３１が露出するように位置合せを行いレジストパターンを形成する。この後、真空蒸着等の成膜方法により金属膜を成膜した後、有機溶剤等に浸漬させることによりレジストパターンの上に形成されている金属膜をレジストパターンとともに除去する。これにより、ゲート電極２１を形成する。
【００３７】
以上により、本実施の形態における半導体装置であるＧａＮを用いたＨＥＭＴを製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００３８】
〔第３の実施の形態〕
次に、第３の実施の形態における半導体装置について、図９に基づき説明する。本実施の形態における半導体装置は、電子供給層１７上にゲート絶縁膜となる絶縁膜１４０が形成されている構造のものである。このような絶縁膜１４０を形成することにより、ゲートリーク電流を減らすことができる。絶縁膜１４０としては、例えば、Ａｌ２Ｏ３（酸化アルミニウム）等が用いられる。
【００３９】
本実施の形態における半導体装置は、第１の実施の形態における図５（ｂ）まで形成したものの電子供給層１７上に、ソース電極２２及びドレイン電極２３を形成し、この後、ゲート絶縁膜となる絶縁膜１４０を形成する。絶縁膜１４０の形成方法としては、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）、スパッタリング等が挙げられる。
【００４０】
この後、絶縁膜１４０上の所定の領域、即ち、絶縁膜１４０上であって、ｐ型拡散領域１５が形成されている領域の上に、ゲート電極２１を形成する。
【００４１】
これにより、本実施の形態における半導体装置を製造することができる。
【００４２】
尚、上記以外の内容は、第１の実施の形態と同様である。また、本実施の形態は、第２の実施の形態における半導体装置においても適用することができる。
【００４３】
〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
【００４４】
本実施の形態における半導体デバイスは、第１から第３の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１０に基づき説明する。尚、図１０は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第３の実施の形態に示されているものとは、異なっている。
【００４５】
最初に、第１から第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第３の実施の形態における半導体装置に相当するものである。
【００４６】
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドであり、第１から第３の実施の形態における半導体装置のゲート電極２１と接続されている。また、ソース電極４１２はソース電極パッドであり、第１から第３の実施の形態における半導体装置のソース電極２２と接続されている。また、ドレイン電極４１３はドレイン電極パッドであり、第１から第３の実施の形態における半導体装置のドレイン電極２３と接続されている。
【００４７】
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
【００４８】
次に、本実施の形態における電源装置及び高周波増幅器について説明する。本実施の形態における電源装置及び高周波増幅器は、第１から第３の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。
【００４９】
最初に、図１１に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１１に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１１に示す例では３つ）４６８を備えている。図１１に示す例では、第１から第３の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリーオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。
【００５０】
次に、図１２に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１２に示す例では、パワーアンプ４７３は、第１から第３の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１２に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。
【００５１】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００５２】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された不純物元素を含む第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極、ソース電極及びドレイン電極と、
を有し、
前記第２の半導体層において、前記ゲート電極の直下には、前記第１の半導体層と接し、前記第１の半導体層に含まれる不純物元素が拡散している不純物拡散領域が形成されており、
前記不純物元素は、前記不純物拡散領域がｐ型となる元素であることを特徴とする半導体装置。
（付記２）
前記不純物元素は、Ｍｇであることを特徴とする付記１に記載の半導体装置。
（付記３）
前記不純物拡散領域は、前記第３の半導体層とは接していないことを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１の半導体層と前記第２の半導体層との間には、前記ゲート電極の形成される領域の直下に開口部を有する成長制御層が形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記成長制御層は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＳｉＯｘ、ＳｉＮのいずれかを含むものにより形成されていることを特徴とする付記４に記載の半導体装置。
（付記６）
前記成長制御層は、多結晶又はアモルファスであることを特徴とする付記４または５に記載の半導体装置。
（付記７）
前記成長制御層の膜厚は、５〜５０ｎｍであることを特徴とする付記４から６のいずれかに記載の半導体装置。
（付記８）
前記第１の半導体層にドープされているｐ型となる不純物元素の濃度は、５×１０１７〜５×１０１９ｃｍ−３であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第１の半導体層は、ｐ型となる不純物元素を含むＧａＮまたはＡｌＧａＮにより形成されているものであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第２の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記第３の半導体層は、ＡｌＧａＮを含む材料により形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記第３の半導体層において、前記ゲート電極が形成される領域には凹形状のゲートリセスが設けられており、前記ゲート電極は、前記ゲートリセスの内部を含む領域に形成されていることを特徴とする付記１から１１のいずれかに記載の半導体装置。
（付記１３）
前記第３の半導体層と前記ゲート電極との間には、絶縁膜が設けられていることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
付記１から１３のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１５）
付記１から１３のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１６）
基板の上に、不純物元素を含む第１の半導体層を形成する工程と、
前記第１の半導体層の上に、開口部を有する成長制御層を形成する工程と、
前記開口部において露出している前記第１の半導体層及び前記成長制御層の上に、第２の半導体層を形成する工程と、
前記第２の半導体層の上に、第３の半導体層を形成する工程と、
前記第３の半導体層の上に、ゲート電極、ソース電極及びドレイン電極を形成する工程と、
を有し、前記成長制御層における前記開口部は、前記ゲート電極の直下に形成されるものであって、
前記不純物元素は、前記第２の半導体層がｐ型となる元素であることを特徴とする半導体装置の製造方法。
（付記１７）
前記不純物元素は、Ｍｇであることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層は、ＭＯＶＰＥにより形成されるものであることを特徴とする付記１６または１７に記載の半導体装置の製造方法。
（付記１９）
前記成長制御層は、前記第１の半導体層、前記第２の半導体層及び前記第３の半導体層を形成する際の温度よりも低い温度により形成されることを特徴とする付記１６から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記第２の半導体層は、前記成長制御層の前記開口部において露出している前記第１の半導体層上より、最初に結晶成長するものであることを特徴とする付記１６から１９のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００５３】
１１        基板
１２        バッファ層
１３        ｐ型層（第１の半導体層）
１４        成長制御層
１５        ｐ型拡散領域
１６        電子走行層（第２の半導体層）
１６ａ      ２ＤＥＧ
１７        電子供給層（第３の半導体層）
２１        ゲート電極
２２        ソース電極
２３        ドレイン電極
３１        開口部
【図１】
0005784441.tif 000002
【図２】
0005784441.tif 000003
【図３】
0005784441.tif 000004
【図４】
0005784441.tif 000005
【図５】
0005784441.tif 000006
【図６】
0005784441.tif 000007
【図７】
0005784441.tif 000008
【図８】
0005784441.tif 000009
【図９】
0005784441.tif 000010
【図１０】
0005784441.tif 000011
【図１１】
0005784441.tif 000012
【図１２】
0005784441.tif 000013