(57)【特許請求の範囲】
【請求項１】
基板上に複数の接続端子を有する表面実装型半導体パッケージであって、
前記複数の接続端子が、レジスト開口により制限された実効的な接続端子面積が同一面積となり且つ接続用引き出し線の本数が互いに異なる複数の接続端子を含むように構成され、
擬似的な引き出し線を設けることにより、実効的な接続端子面積を全て同一面積もしくは同一面積となるように設計された表面実装型半導体パッケージ。
【請求項２】
基板上に複数の接続端子を有する表面実装型半導体パッケージであって、
前記複数の接続端子が、レジスト開口により制限された実効的な接続端子面積が同一面積となり且つ接続用引き出し線の本数が互いに異なる複数の接続端子を含むように構成され、
接続端子をレジスト開口より大きくすることにより、実効的な接続端子面積を全て同一面積もしくは同一面積となるように設計された表面実装型半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージの端子形状に関し、特にプリント基板へ表面実装される多端子半導体パッケージの多端子化及び端子ピッチを狭くする技術に関する。
【背景技術】
【０００２】
現在、プリント基板へ表面実装される多端子半導体パッケージ（以下表面実装型半導体パッケージという）として、例えば、図１に示すようなＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）と呼ばれる半導体パッケージの形態があり、接続端子１０は、多数配置する為に、格子状に配列されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−２６０５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図４は、ＬＧＡの接続端子の形状を示す図である。１０ｋ、１０ｌ、１０ｍ、１０ｎ、１０ｏは接続端子である。２０は実効的な接続端子面積、３０はレジスト開口である。接続端子１０ｌ〜１０ｏは、半導体パッケージ内部の半導体チップへの接続用引き出し配線４０が引き出しされている形状を有している。
【０００５】
接続端子の形状は、半導体チップへの電気的接続内容によって、接続用引き出し線４０を有しない接続端子１０ｋ、１本の接続用引き出し線４０を有する端子１０ｌ、２本の接続用引き出し線４０を有する端子１０ｍ、３本の接続用引き出し線４０を有する端子１０ｎ、４本の接続用引き出し線４０を有する端子１０ｏが存在し、レジスト開口３０により、面積制限を受けた状態での実効的な接続端子面積２０は、端子毎に異なっている。
【０００６】
このように構成された従来の表面実装型半導体においては、端子毎引き出し形状が異なり、実効的な接続端子面積２０が端子毎に異なっている。その為、端子毎に最適なはんだ量が異なり、供給するはんだ量を調整する必要がある。
【課題を解決するための手段】
【０００７】
本発明は、プリント基板へ表面実装される表面実装型半導体パッケージにおいて、接続信頼性の高い端子形状を提供するものである。本発明の表面実装型半導体パッケージは、基板上に複数の接続端子を有する。複数の接続端子は、レジスト開口により制限された実効的な接続端子面積が同一面積となり且つ接続用引き出し線の本数が互いに異なる複数の接続端子を含む。例えば、表面実装型半導体パッケージは、半導体パッケージ内部の半導体チップへの接続用引き出し配線４０とは別に、擬似的な引き出し配線５０を設け、端子毎の実効的な接続端子面積２０を均一とする。複数の接続端子１０には、接続用引き出し線の本数が互いに異なる複数の接続端子１０ａ〜１０ｅが存在する。
【発明の効果】
【０００８】
端子毎の実効的な接続端子面積２０が均一となり、端子毎の最適なはんだ量が一定となる。その結果として、接続信頼性が向上する。
【図面の簡単な説明】
【０００９】
【図１】表面実装型半導体パッケージの端子が設けられた面を正面とする正面図
【図２】実施の形態１の端子形状を示す図
【図３】実施の形態２の端子形状を示す図
【図４】従来の表面実装型半導体パッケージの端子形状
【発明を実施するための形態】
【００１０】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００１１】
（実施の形態１）
図１は本実施形態における表面実装型半導体パッケージを示しており、表面実装型半導体パッケージの接続端子を設けた側を正面とする正面図を示している。
【００１２】
図２は本実施形態における端子形状を示している。
【００１３】
図においては、１は接続端子１０を設けた表面実装型半導体パッケージであり、１つの面にはプリント基板へ表面実装する際、はんだ等により接続を行なう為の接続端子１０が設けられている。
【００１４】
接続端子１０には、その電気的な機能により、接続用引き出し線４０を有しない端子１０ａ、１本の接続用引き出し線４０を有する端子１０ｂ、２本の接続用引き出し線４０を有する端子１０ｃ、３本の接続用引き出し線４０を有する端子１０ｄ、４本の接続用引き出し線４０を有する端子１０ｅが存在し、実効的な接続端子面積２０はレジスト開口３０によって、制限される。
【００１５】
端子１０ａには４箇所の擬似的な引き出し線５０が、端子ｂには３箇所の擬似的な引き出し線５０が、端子ｃには２箇所の擬似的な引き出し線５０が、端子ｄには１箇所の擬似的な引き出し線５０が設けられており、レジスト開口３０により制限を受ける実効的な接続端子面積２０は全て同一面積を有している。
【００１６】
なお、擬似的な引き出し線５０の形状は、実効的な接続端子面積２０が同一となるのであれば、線状の形状である必要は無い。
【００１７】
（実施の形態２）
図３は本実施形態における端子形状を示している。接続端子１０はレジスト開口３０より大きな形状を有しており、接続用引き出し線４０を有しない端子１０ｆ、１本の接続用引き出し線４０を有する端子１０ｇ、２本の接続用引き出し線４０を有する端子１０ｈ、３本の接続用引き出し線４０を有する端子１０ｉ、４本の接続用引き出し線４０を有する端子１０ｊいずれも実効的な接続端子面積２０は全て同一面積を有している。
【産業上の利用可能性】
【００１８】
本発明は、半導体パッケージの端子形状に関し、特にプリント基板へ表面実装される表面実装型半導体パッケージの多端子化及び端子ピッチを狭くする技術に関する。
【符号の説明】
【００１９】
１      表面実装型半導体パッケージ
１０    接続端子
１０ａ〜e  本発明の実施形態１による接続端子
１０ａ  半導体パッケージ内部の半導体チップへの接続用引き出し線を有しない端子
１０ｂ  半導体パッケージ内部の半導体チップへの接続用引き出し線を１本有する端子
１０ｃ  半導体パッケージ内部の半導体チップへの接続用引き出し線を２本有する端子
１０ｄ  半導体パッケージ内部の半導体チップへの接続用引き出し線を３本有する端子
１０ｅ  半導体パッケージ内部の半導体チップへの接続用引き出し線を４本有する端子
１０ｆ〜ｊ  本発明の実施形態２による接続端子
１０ｆ  半導体パッケージ内部の半導体チップへの接続用引き出し線を有しない端子
１０ｇ  半導体パッケージ内部の半導体チップへの接続用引き出し線を１本有する端子
１０ｈ  半導体パッケージ内部の半導体チップへの接続用引き出し線を２本有する端子
１０ｉ  半導体パッケージ内部の半導体チップへの接続用引き出し線を３本有する端子
１０ｊ  半導体パッケージ内部の半導体チップへの接続用引き出し線を４本有する端子
１０ｋ〜ｏ  従来の実施形態による接続端子
１０ｋ  半導体パッケージ内部の半導体チップへの接続用引き出し線を有しない端子
１０ｌ  半導体パッケージ内部の半導体チップへの接続用引き出し線を１本有する端子
１０ｍ  半導体パッケージ内部の半導体チップへの接続用引き出し線を２本有する端子
１０ｎ  半導体パッケージ内部の半導体チップへの接続用引き出し線を３本有する端子
１０ｏ  半導体パッケージ内部の半導体チップへの接続用引き出し線を４本有する端子
２０    実効的な接続端子面積
３０    レジスト開口
４０    半導体パッケージ内部の半導体チップへの接続用引き出し線
５０    擬似的な引き出し線
【図１】
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【図２】
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【図３】
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【図４】
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