(57)【特許請求の範囲】
【請求項１】
導電形がｐ形の半導体基板と、
前記半導体基板上に設けられ、導電形がｎ形の埋込層と、
前記埋込層上に設けられ、導電形がｐ形の第１バックゲート層と、
前記第１バックゲート層上に設けられ、導電形がｎ形の第１ソース層と、
前記第１バックゲート層上に設けられ、前記第１ソース層から離隔し、最大深さが前記第１ソース層の最大深さよりも深く、導電形がｎ形の第１ドレイン層と、
前記第１バックゲート層における前記第１ドレイン層と前記第１ソース層との間の部分の直上域に設けられた第１ゲート電極と、
前記第１ドレイン層の上面の一部に接触した第１ドレイン電極と、
前記埋込層上に設けられ、導電形がｎ形の第２バックゲート層と、
前記第２バックゲート層上に設けられ、導電形がｐ形の第２ソース層と、
前記第２バックゲート層上に設けられ、前記第２ソース層から離隔し、最大深さが前記第２ソース層の最大深さよりも深く、導電形がｐ形の第２ドレイン層と、
前記第２バックゲート層における前記第２ドレイン層と前記第２ソース層との間の部分の直上域に設けられた第２ゲート電極と、
前記第２ドレイン層の上面の一部に接触した第２ドレイン電極と、
を備え、
前記第２ドレイン層の下端は、前記第１ドレイン層の下端よりも下方に位置し、
前記第１ドレイン層と前記第１ドレイン電極とが接する第１接触面の直下域における前記第１ドレイン層の厚さは、前記第１接触面の直下域における前記第１バックゲート層及び前記第１ドレイン層の合計の厚さの半分であり、
前記半導体基板の上面に対して平行な方向において、前記第１ドレイン層における前記第１ソース層側の端縁と前記第１接触面との間の長さは、前記第１接触面の直下域における前記第１バックゲート層及び前記第１ドレイン層の合計の厚さに等しく、
前記第１ゲート電極は、前記第１ドレイン層の直上域において、前記第１接触面に向けて延出しており、前記延出した部分の長さは、前記第１ドレイン層における前記第１ソース層側の端縁と前記第１接触面との間の長さの半分よりも長く、
前記第１接触面の直下域において、前記第１ドレイン層の実効的な不純物濃度は、前記第１バックゲート層の実効的な不純物濃度と等しく、
前記半導体基板の上面に対して平行な方向において、前記第２ドレイン層における前記第２ソース層側の端縁と、前記第２ドレイン層と前記第２ドレイン電極とが接する第２接触面との間の長さは、前記第２接触面の直下域における前記第２バックゲート層及び前記第２ドレイン層の合計の厚さに等しい半導体装置。
【請求項２】
導電形がｐ形の半導体基板と、
前記半導体基板上に設けられ、導電形がｎ形の埋込層と、
前記埋込層上に設けられ、導電形がｐ形のバックゲート層と、
前記バックゲート層上に設けられ、導電形がｎ形のソース層と、
前記バックゲート層上に設けられ、前記ソース層から離隔し、最大深さが前記ソース層の最大深さよりも深く、導電形がｎ形のドレイン層と、
前記バックゲート層における前記ドレイン層と前記ソース層との間の部分の直上域に設けられたゲート電極と、
前記ドレイン層の上面の一部に接触したドレイン電極と、
を備え、
前記基板の上面に対して垂直な方向に沿った前記埋込層の不純物濃度プロファイルは、前記埋込層と前記バックゲート層との界面以外の位置で最大値をとり、
前記ドレイン層と前記ドレイン電極との接触面の直下域における前記ドレイン層の厚さは、前記接触面の直下域における前記バックゲート層及び前記ドレイン層の合計の厚さの半分であり、
前記接触面の直下域において、前記ドレイン層の実効的な不純物濃度は、前記バックゲート層の実効的な不純物濃度と等しい半導体装置。
【請求項３】
前記半導体基板の上面に対して平行な方向において、前記ドレイン層における前記ソース層側の端縁と前記接触面との間の長さは、前記接触面の直下域における前記バックゲート層及び前記ドレイン層の合計の厚さに等しい請求項２記載の半導体装置。
【請求項４】
前記ゲート電極は、前記ドレイン層の直上域において、前記接触面に向けて延出しており、前記延出した部分の長さは、前記ドレイン層における前記ソース層側の端縁と前記接触面との間の長さの半分よりも長い請求項２または３に記載の半導体装置。
【請求項５】
導電形がｐ形の半導体基板と、
前記半導体基板上に設けられ、導電形がｎ形の埋込層と、
前記埋込層上に設けられ、導電形がｐ形の第１バックゲート層と、
前記第１バックゲート層上に設けられ、導電形がｎ形の第１ソース層と、
前記第１バックゲート層上に設けられ、前記第１ソース層から離隔し、最大深さが前記第１ソース層の最大深さよりも深く、導電形がｎ形の第１ドレイン層と、
前記第１バックゲート層における前記第１ドレイン層と前記第１ソース層との間の部分の直上域に設けられた第１ゲート電極と、
前記埋込層上に設けられ、導電形がｎ形の第２バックゲート層と、
前記第２バックゲート層上に設けられ、導電形がｐ形の第２ソース層と、
前記第２バックゲート層上に設けられ、前記第２ソース層から離隔し、最大深さが前記第２ソース層の最大深さよりも深く、導電形がｐ形の第２ドレイン層と、
前記第２バックゲート層における前記第２ドレイン層と前記第２ソース層との間の部分の直上域に設けられた第２ゲート電極と、
を備え、
前記第２ドレイン層の下端は、前記第１ドレイン層の下端よりも下方に位置している半導体装置。
【請求項６】
前記第１ドレイン層の上面の一部に接触した第１ドレイン電極をさらに備え、
前記第１ドレイン層と前記第１ドレイン電極との第１接触面の直下域における前記第１ドレイン層の厚さは、前記第１接触面の直下域における前記第１バックゲート層及び前記第１ドレイン層の合計の厚さの半分である請求項５記載の半導体装置。
【請求項７】
前記第１ドレイン層の上面の一部に接触した第１ドレイン電極をさらに備え、
前記半導体基板の上面に対して平行な方向において、前記第１ドレイン層における前記第１ソース層側の端縁と、前記第１ドレイン層と前記第１ドレイン電極とが接する第１接触面との間の長さは、前記第１接触面の直下域における前記第１バックゲート層及び前記第１ドレイン層の合計の厚さに等しい請求項５記載の半導体装置。
【請求項８】
前記第２ドレイン層の上面の一部に接触した第２ドレイン電極をさらに備え、
前記半導体基板の上面に対して平行な方向において、前記第２ドレイン層における前記第２ソース層側の端縁と、前記第２ドレイン層と前記第２ドレイン電極とが接する第２接触面との間の長さは、前記第２接触面の直下域における前記第２バックゲート層及び前記第２ドレイン層の合計の厚さに等しい請求項５〜７のいずれか１つに記載の半導体装置。
【請求項９】
前記第１ゲート電極は、前記第１ドレイン層の直上域において、前記第１接触面に向けて延出しており、前記延出した部分の長さは、前記第１ドレイン層における前記第１ソース層側の端縁と前記第１接触面との間の長さの半分よりも長い請求項５〜８のいずれか１つに記載の半導体装置。
【請求項１０】
前記第１接触面の直下域において、前記第１ドレイン層の実効的な不純物濃度は、前記第１バックゲート層の実効的な不純物濃度と等しい請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来、横型のＤＭＯＳ（Double-Diffused Metal-Oxide-Semiconductor Field-Effect Transistor：二重拡散金属酸化物半導体電界効果トランジスタ）において、ドレイン層は、主として電流を流すドリフト層と、主として耐圧を確保するドレインバッファ層とに分かれていた。そして、これらを別個に制御していたため、耐圧の向上と単位面積当たりの電流能力の向上を両立させることが困難であった。また、ドリフト層のみを設け、ドレインバッファ層を設けない場合には、耐圧の改善が難しく、必要な耐圧を確保した場合は、素子面積が大きくなるという問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９９４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、耐圧と電流能力とを両立させた半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、導電形がｐ形の半導体基板と、前記半導体基板上に設けられ、導電形がｎ形の埋込層と、前記埋込層上に設けられ、導電形がｐ形のバックゲート層と、前記バックゲート層上に設けられ、導電形がｎ形のソース層と、前記バックゲート層上に設けられ、前記ソース層から離隔し、最大深さが前記ソース層の最大深さよりも深く、導電形がｎ形のドレイン層と、前記バックゲート層における前記ドレイン層と前記ソース層との間の部分の直上域に設けられたゲート電極と、前記ドレイン層の上面の一部に接触したドレイン電極と、を備える。前記基板の上面に対して垂直な方向に沿った前記埋込層の不純物濃度プロファイルは、前記埋込層と前記バックゲート層との界面以外の位置で最大値をとる。前記ドレイン層と前記ドレイン電極との接触面の直下域における前記ドレイン層の厚さは、前記接触面の直下域における前記バックゲート層及び前記ドレイン層の合計の厚さの半分である。前記接触面の直下域において、前記ドレイン層の実効的な不純物濃度は、前記バックゲート層の実効的な不純物濃度と等しい。
【０００６】
実施形態に係る半導体装置は、導電形がｐ形の半導体基板と、前記半導体基板上に設けられ、導電形がｎ形の埋込層と、前記埋込層上に設けられ、導電形がｐ形の第１バックゲート層と、前記第１バックゲート層上に設けられ、導電形がｎ形の第１ソース層と、前記第１バックゲート層上に設けられ、前記第１ソース層から離隔し、最大深さが前記第１ソース層の最大深さよりも深く、導電形がｎ形の第１ドレイン層と、前記第１バックゲート層における前記第１ドレイン層と前記第１ソース層との間の部分の直上域に設けられた第１ゲート電極と、前記埋込層上に設けられ、導電形がｎ形の第２バックゲート層と、前記第２バックゲート層上に設けられ、導電形がｐ形の第２ソース層と、前記第２バックゲート層上に設けられ、前記第２ソース層から離隔し、最大深さが前記第２ソース層の最大深さよりも深く、導電形がｐ形の第２ドレイン層と、前記第２バックゲート層における前記第２ドレイン層と前記第２ソース層との間の部分の直上域に設けられた第２ゲート電極と、を備える。前記第２ドレイン層の下端は、前記第１ドレイン層の下端よりも下方に位置している。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係る半導体装置を例示する断面図である。
【図２】（ａ）及び（ｂ）は、横軸に縦方向における位置をとり、縦軸に実効的な不純物濃度をとって、不純物濃度プロファイルを例示するグラフ図であり、（ａ）はｎＭＯＳ領域を示し、（ｂ）はｐＭＯＳ領域を示す。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する断面図であり、
図２（ａ）及び（ｂ）は、横軸に縦方向における位置をとり、縦軸に実効的な不純物濃度をとって、不純物濃度プロファイルを例示するグラフ図であり、（ａ）はｎＭＯＳ領域を示し、（ｂ）はｐＭＯＳ領域を示す。
図２（ａ）及び（ｂ）において、実線はｎ形部分を示し、破線はｐ形部分を示している。
【０００９】
なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１０】
図１に示すように、本実施形態に係る半導体装置１においては、導電形がｐ形の半導体基板１０が設けられている。半導体基板１０上には、導電形がｎ形の埋込層１１が設けられている。半導体基板１０は、例えば、シリコンの単結晶基板であり、埋込層１１は、例えば、半導体基板１０の表面にｎ形不純物（ドナーとなる不純物）を拡散させることにより設けられる。
【００１１】
また、半導体装置１においては、ｎＭＯＳ領域Ｒｎ及びｐＭＯＳ領域Ｒｐが設定されている。ｎＭＯＳ領域Ｒｎ及びｐＭＯＳ領域Ｒｐにおいて、半導体基板１０及び埋込層１１は連続して設けられている。すなわち、半導体基板１０の上面に対して垂直な方向（縦方向）において、半導体基板１０の上面及び埋込層１１の上面は、ｎＭＯＳ領域ＲｎとｐＭＯＳ領域Ｒｐとで同じ位置にある。
【００１２】
ｎＭＯＳ領域Ｒｎにおいては、埋込層１１上に導電形がｐ形のバックゲート層２０が設けられている。バックゲート層２０上には、導電形がｎ形のソース層２１及びドレイン層２２が相互に離隔して形成されている。例えば、ソース層２１はドレイン層２２を挟む位置に２ヶ所形成されている。また、ソース層２１及びドレイン層２２の形状は、図１の紙面に垂直な方向に延びるストライプ状である。バックゲート層２０におけるソース層２１とドレイン層２２との間の部分は、チャネル領域２３となっている。バックゲート層２０、ソース層２１、ドレイン層２２及び後述するドレインコンタクト層２８は、例えば、半導体基板１０上にエピタキシャル成長したｎ形シリコン層に形成されたものである。
【００１３】
バックゲート層２０、ソース層２１及びドレイン層２２からなるシリコン部分の上方には、絶縁膜２４が設けられている。絶縁膜２４内には、ゲート電極２５が埋め込まれている。絶縁膜２４におけるシリコン部分とゲート電極２５との間に位置する部分は、ゲート絶縁膜として機能する。ゲート電極２５の一部は、チャネル領域２３の直上域に配置されている。
【００１４】
絶縁膜２４におけるバックゲート層２０、ソース層２１及びドレイン層２２の直上域の一部には、それぞれ、開口部２４ａ、２４ｂ、２４ｃが形成されている。絶縁膜２４上における開口部２４ａ及び２４ｂの直上域を含む領域には、ソース電極２６が設けられている。ソース電極２６は、開口部２４ａを介してバックゲート層２０に接続され、開口部２４ｂを介してソース層２１に接続されている。
【００１５】
また、絶縁膜２４上における開口部２４ｃの直上域を含む領域には、ドレイン電極２７が設けられている。ドレイン電極２７は、開口部２４ｃを介してドレイン層２２に接続されている。ドレイン層２２におけるドレイン電極２７との接触面Ｓ１を含む部分には、ドレインコンタクト層２８が形成されている。ドレインコンタクト層２８の導電形はｎ形であり、その実効的な不純物濃度はドレイン層２２の実効的な不純物濃度よりも高い。
【００１６】
ゲート電極２５は、チャネル領域２３の直上域から接触面Ｓ１に向けて延出している。また、ドレイン層２２は、接触面Ｓ１の直下域において最も深く、両側のソース層２１に向かうにつれて連続的に浅くなっている。これにより、ドレイン層２２の外縁は、下向きに膨らんだ弧を描く形状となっており、接触面Ｓ１の直下域にその下端２２ａが位置している。このようにして、ｎＭＯＳ領域Ｒｎにおいてはｎチャネル形ＭＯＳＦＥＴが形成されている。
【００１７】
同様に、ｐＭＯＳ領域Ｒｐには、ｐチャネル形ＭＯＳＦＥＴが形成されている。但し、上述のｎチャネル形ＭＯＳＦＥＴと比較して、バックゲート層、ソース層、ドレイン層及びドレインコンタクト層の導電形が逆になっている。また、ドレイン層の形成深さが異なっている。一方、半導体基板１０及び埋込層１１はｎチャネル形ＭＯＳＦＥＴと共通である。
【００１８】
すなわち、ｐＭＯＳ領域Ｒｐにおいては、埋込層１１上に導電形がｎ形のバックゲート層３０が設けられている。バックゲート層３０上には、導電形がｐ形のソース層３１及びドレイン層３２が相互に離隔して形成されている。バックゲート層３０におけるソース層３１とドレイン層３２との間の部分は、チャネル領域３３となっている。バックゲート層３０、ソース層３１、ドレイン層３２及び後述するドレインコンタクト層３８は、例えば、半導体基板１０上にエピタキシャル成長したｎ形シリコン層に形成されたものである。
【００１９】
バックゲート層３０、ソース層３１及びドレイン層３２からなるシリコン部分の上方には、絶縁膜３４が設けられており、絶縁膜３４内には、ゲート電極３５が埋め込まれている。ゲート電極３５の一部は、チャネル領域３３の直上域に配置されている。
【００２０】
絶縁膜３４におけるバックゲート層３０、ソース層３１及びドレイン層３２の直上域の一部には、それぞれ、開口部３４ａ、３４ｂ、３４ｃが形成されている。絶縁膜３４上における開口部３４ａ及び３４ｂの直上域を含む領域には、ソース電極３６が設けられている。また、絶縁膜３４上における開口部３４ｃの直上域を含む領域には、ドレイン電極３７が設けられている。
【００２１】
ソース電極３６は、開口部３４ａを介してバックゲート層３０に接続され、開口部３４ｂを介してソース層３１に接続されている。また、ドレイン電極３７は、開口部３４ｃを介してドレイン層３２に接続されている。ドレイン層３２におけるドレイン電極３７との接触面Ｓ２を含む部分には、ドレインコンタクト層３８が形成されている。ドレインコンタクト層３８の導電形はｐ形であり、その実効的な不純物濃度はドレイン層３２の実効的な不純物濃度よりも高い。
【００２２】
ゲート電極３５は、チャネル領域３３の直上域から接触面Ｓ２に向けて延出している。また、ドレイン層３２は、接触面Ｓ２の直下域において最も深く、ソース層３１に向かうにつれて連続的に浅くなっている。これにより、ドレイン層３２の外縁は、下向きに膨らんだ弧を描く形状となっており、接触面Ｓ２の直下域にその下端３２ａが位置している。但し、後述するように、ドレイン層３２の最大深さは、ドレイン層２２の最大深さよりも深い。
【００２３】
このように、半導体装置１においては、共通の半導体基板１０及び埋込層１１の上に、ｎ形ＭＯＳＦＥＴ及びｐ形ＭＯＳＦＥＴが形成されている。本実施形態に係る半導体装置１は、例えば、アナログパワー集積回路である。そして、上述のｎ形ＭＯＳＦＥＴ及びｐ形ＭＯＳＦＥＴは、例えば、高耐圧の出力回路を構成している。
【００２４】
次に、各部の寸法の関係について説明する。
図１並びに図２（ａ）及び（ｂ）に示すように、ｎＭＯＳ領域Ｒｎにおいて、ドレイン層２２とドレイン電極２７との接触面Ｓ１の直下域におけるドレイン層２２の厚さＣ１は、接触面Ｓ１の直下域におけるバックゲート層２０及びドレイン層２２の合計の厚さＡ１の半分である。すなわち、Ｃ１＝Ａ１／２である。
【００２５】
また、バックゲート層２０、ソース層２１及び３１、ドレイン層２２及び３２は、例えば、エピタキシャル層に不純物がイオン注入されて形成された不純物拡散層である。このエピタキシャル層における不純物が実質的にイオン注入されなかった領域が、バックゲート層３０となる。そして、図２（ａ）に示すように、接触面Ｓ１の直下域において、ドレイン層２２のドーズ量は、バックゲート層２０のドーズ量と等しい。
【００２６】
更に、半導体基板１０の上面に対して平行な方向（横方向）において、ドレイン層２２におけるソース層２１側の端縁と接触面Ｓ１との間の長さＢ１は、接触面Ｓ１の直下域におけるバックゲート層２０及びドレイン層２２の合計の厚さＡ１に等しい。すなわち、Ｂ１＝Ａ１である。
【００２７】
更にまた、ゲート電極２５におけるドレイン層２２の直上域に延出した部分の長さＤ１は、上述の長さＢ１の半分よりも長く、例えば（２／３）倍である。すなわち、Ｄ１＞Ｂ１／２であり、例えば、Ｄ１＝２Ｂ１／３である。
【００２８】
また、ドレイン層３２の下端３２ａは、ドレイン層２２の下端２２ａよりも下方に位置している。一方、ドレイン層３２の上端とドレイン層２２の上端は同じ高さにある。すなわち、ドレイン層３２とドレイン電極３７との接触面Ｓ２の直下域におけるドレイン層３２の厚さＣ２は、接触面Ｓ１の直下域におけるドレイン層２２の厚さＣ１よりも厚い。すなわち、Ｃ２＞Ｃ１である。
【００２９】
更に、ｐＭＯＳ領域Ｒｐにおいても、ｎＭＯＳ領域Ｒｎと同様に、横方向において、ドレイン層３２におけるソース層３１側の端縁と接触面Ｓ２との間の長さＢ２は、接触面Ｓ２の直下域におけるバックゲート層３０及びドレイン層３２の合計の厚さＡ２と等しい。すなわち、Ｂ２＝Ａ２である。そして、厚さＡ１と厚さＡ２とは相互に等しい。すなわち、Ａ１＝Ａ２である。
【００３０】
更にまた、ゲート電極３５におけるドレイン層３２の直上域に延出した部分の長さＤ２は、上述の長さＢ２の半分よりも長く、例えば（２／３）倍である。すなわち、Ｄ２＞Ｂ２／２であり、例えば、Ｄ２＝２Ｂ２／３である。
【００３１】
上述の関係をまとめると、以下のようになる。
Ａ１＝Ａ２＝Ｂ１＝Ｂ２
Ｃ１＝Ａ１／２
Ｃ２＞Ｃ１
Ｄ１＞Ｂ１／２、例えば、Ｄ１＝２Ｂ１／３
Ｄ２＞Ｂ２／２、例えば、Ｄ２＝２Ｂ２／３
【００３２】
厚さＡ１及びＡ２は、例えば、２〜６μｍであり、例えば４μｍである。また、バックゲート層２０及びドレイン層２２のドーズ量は、例えば３×１０１２ｃｍ−２である。更に、バックゲート層２０を形成する際のイオン注入の加速電圧は例えば２ＭＶであり、ドレイン層２２を形成する際のイオン注入の加速電圧は例えば１ＭＶである。これにより、半導体装置１は、例えば、５０〜６０Ｖ程度の耐圧を実現することができる。
【００３３】
次に、本実施形態に係る半導体装置の動作及び効果について説明する。
ｎチャネル形ＭＯＳＦＥＴにおいては、ソース電極２６に負極電位を印加し、ドレイン電極２７に正極電位を印加することにより、ソース・ドレイン間に所定の電圧を供給する。この状態で、ゲート電極２５にソース電極２６と同じ電位を印加する。また、埋込層１１は浮遊状態とする。これにより、ｎチャネル形ＭＯＳＦＥＴはオフ状態となり、バックゲート層２０とドレイン層２２との界面から、空乏層が発生する。このとき、ドレイン層２２の下面においては、上方向及び下方向の双方に空乏層が伸びる。一方、ドレイン層２２の側面においては、主としてドレイン層２２の内部に向けて空乏層が伸びる。
【００３４】
本実施形態においては、接触面Ｓ１の直下域において、バックゲート層２０のドーズ量とドレイン層２２のドーズ量とが等しいため、ソース・ドレイン間の電圧を向上させていくと、バックゲート層２０とドレイン層２２との界面から発生した空乏層は、埋込層１１及びドレインコンタクト層２８にほぼ同時に到達し、ブレークダウンが発生する。すなわち、空乏層が埋込層１１及びドレインコンタクト層２８のうちの一方に到達するよりもはるかに手前で他方に到達するということがなく、厚さＡ１を空乏層が伸びるためのスペースとして使い切ることができる。これにより、縦方向の耐圧を向上させることができる。
【００３５】
また、このとき、接触面Ｓ１の直下域において、Ｃ１＝Ａ１／２であるため、バックゲート層２０の平均不純物濃度とドレイン層２２の平均不純物濃度とは相互に等しい。これにより、空乏層は、バックゲート層２０とドレイン層２２との界面から上下に等しく伸び、バックゲート層２０及びドレイン層２２に形成される電界の強度がほぼ均一になる。この結果、耐圧がより一層向上する。
【００３６】
一方、ドレイン層２２の側面、すなわち、ソース層２１に対向した表面においては発生した空乏層は、バックゲート層２０内にはほとんど伸びずに、主としてドレイン層２２内に伸びる。そして、本実施形態においては、Ａ１＝Ｂ１であるため、ブレークダウン直前の空乏層の形状の縦横比は、ほぼ１：１になる。これにより、横方向の耐圧、すなわち、ソース層２１とドレイン層２２との間の耐圧と、縦方向の耐圧、すなわち、埋込層１１とドレイン層２２との間の耐圧とがほぼ等しくなり、一方の耐圧が他方の耐圧よりも著しく低くなることがないため、ｎチャネル形ＭＯＳＦＥＴ全体の耐圧を高く維持することができる。また、長さＢ１を、横方向の耐圧を縦方向の耐圧と同等に確保できる範囲（Ｂ１≧Ａ１）のうち、最も短い長さ（Ｂ１＝Ａ１）としているため、ｎチャネル形ＭＯＳＦＥＴのオン抵抗を抑え、高い電流能力を確保することができる。このように、本実施形態においては、Ｃ１＝Ａ１／２とし、Ａ１＝Ｂ１としているため、ｎチャネル形ＭＯＳＦＥＴについて、高い耐圧と高い電流能力とを両立させることができる。
【００３７】
そして、本実施形態のｎチャネル形ＭＯＳＦＥＴにおいては、上述のＣ１＝Ａ１／２、及び、Ａ１＝Ｂ１の関係を成立させるために、他の設計パラメータ、例えば、他の部分の寸法及び不純物濃度等を調整する。例えば、ゲート電極２５における接触面Ｓ１に向かう延出部分の長さＤ１を、ドレイン層２２の横方向の長さＢ１の半分以上、すなわち、Ｄ１＞Ｂ１／２とすることにより、空乏層のドレイン層２２内への延伸をサポートし、横方向の耐圧を確保している。
【００３８】
一方、ｐチャネル形ＭＯＳＦＥＴにおいては、バックゲート層３０の導電形が埋込層１１の導電形と同じｎ形であるため、縦方向におけるブレークダウンは発生しない。このため、縦方向の耐圧を考慮せず、オン電流のみを考慮して、ドレイン層３２を厚くすることができる。本実施形態においては、接触面Ｓ２の直下域におけるドレイン層３２の厚さＣ２を、接触面Ｓ１の直下域におけるドレイン層２２の厚さＣ１よりも厚くしている。すなわち、Ｃ２＞Ｃ１としている。これにより、ｐチャネル形ＭＯＳＦＥＴのオン抵抗を低減し、電流能力を高めることができる。
【００３９】
また、ｐチャネル形ＭＯＳＦＥＴにおいても、Ａ２＝Ｂ２としている。これにより、ｎチャネル形ＭＯＳＦＥＴと同様に、横方向の耐圧を確保しつつ、電流能力を高めることができる。
【００４０】
このように、本実施形態に係る半導体装置１においては、各部の寸法比を最適化することにより、耐圧と電流能力を高い水準で両立させることができる。換言すれば、耐圧及び電流能力（オン抵抗）を一定の水準に維持しつつ、ｎチャネル形ＭＯＳＦＥＴ及びｐチャネル形ＭＯＳＦＥＴの面積を縮小することができる。この結果、半導体装置のコストを低減できると共に、消費電力を減少させることができる。
【００４１】
なお、実際に半導体装置１を製造する際には、プロセス条件の変動等により、寸法及びドーズ量にバラツキが生じる場合がある。しかしながら、本発明者の検討によれば、バラツキの範囲が±２０％以下であれば、上述の効果を得ることができる。バラツキの範囲を±１０％以下とすることが、より好ましい。
【００４２】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００４３】
１：半導体装置、１０：半導体基板、１１：埋込層、２０：バックゲート層、２１：ソース層、２２：ドレイン層、２２ａ：下端、２３：チャネル領域、２４：絶縁膜、２４ａ、２４ｂ、２４ｃ：開口部、２５：ゲート電極、２６：ソース電極、２７：ドレイン電極、２８：ドレインコンタクト層、３０：バックゲート層、３１：ソース層、３２：ドレイン層、３２ａ：下端、３３：チャネル領域、３４：絶縁膜、３４ａ、３４ｂ、３４ｃ：開口部、３５：ゲート電極、３６：ソース電極、３７：ドレイン電極、３８：ドレインコンタクト層、Ｒｎ：ｎＭＯＳ領域、Ｒｐ：ｐＭＯＳ領域、Ｓ１、Ｓ２：接触面
【図１】
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【図２】
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