(57)【特許請求の範囲】
【請求項１】
一端が直流電源に接続される第１スイッチと、
負荷回路に接続される出力端子と、
前記第１スイッチの他端と前記出力端子との間に接続されるコイルと、
前記コイルと前記出力端子との間に一端が接続され、他端が基準電位端子に接続される平滑用キャパシタと、
入力部が前記基準電位端子に接続され、出力部が前記第１スイッチと前記コイルとの接続部に接続される整流素子と、
前記コイルに並列に接続される第２スイッチと、
前記出力端子の電圧に基づき、前記第１スイッチのオン／オフを制御する第１制御部と、
前記出力端子の電圧が所定の電圧まで上昇すると、前記第１制御部による制御に割り込んで前記第１スイッチをオフにするとともに、前記第２スイッチのオン／オフを制御する第２制御部と
を含み、
前記第２制御部は、
入力電圧に対する出力信号の第１ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第１出力信号を出力する第１比較部と、
入力電圧に対する出力信号の第２ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第２出力信号を出力する第２比較部と
を有し、前記第１ヒステリシス特性は、前記所定の電圧をプラス側の第１閾値として有し、前記第２ヒステリシス特性のプラス側の第２閾値は、前記プラス側の第１閾値より小さく、前記第２ヒステリシス特性のマイナス側の第２閾値は、絶対値で前記第１ヒステリシス特性のマイナス側の第１閾値より小さく、
前記出力端子の電圧が前記プラス側の第１閾値まで上昇すると、前記第１比較部の第１出力信号の信号レベルを反転させることにより前記第１スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第２閾値と前記マイナス側の第２閾値に達して前記第２比較部の第２出力信号が反転することにより前記第２スイッチのオン／オフを制御する、ＤＣ−ＤＣコンバータ。
【請求項２】
前記第２制御部は、
一方の入力部が前記第１制御部の出力部に接続され、他方の入力部が否定演算部を介して前記第１比較部の出力部に接続され、出力部が前記第１スイッチの制御端子に接続される第１論理積回路と、
一方の入力部が前記第１比較部の出力部に接続され、他方の入力部が前記第２比較部の出力部に接続され、出力部が前記第２スイッチの制御端子に接続される第２論理積回路と
をさらに有し、前記出力端子の電圧が前記プラス側の第１閾値まで上昇すると、前記第１比較部の第１出力信号の信号レベルの反転により前記第１論理積回路の出力を反転させて前記第１スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第２閾値と前記マイナス側の第２閾値とに達して前記第２比較部の第２出力信号が反転することにより、前記第２出力信号により前記第２論理積回路の出力を制御して前記第２スイッチのオン／オフを制御する、請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
一端が直流電源に接続される第１スイッチと、
負荷回路に接続される出力端子と、
前記第１スイッチの他端と前記出力端子との間に接続されるコイルと、
前記コイルと前記出力端子との間に一端が接続され、他端が基準電位端子に接続される平滑用キャパシタと、
入力部が前記基準電位端子に接続され、出力部が前記第１スイッチと前記コイルとの接続部に接続される整流素子と、
前記コイルに並列に接続される第２スイッチと、
前記出力端子の電圧に基づき、前記第１スイッチのオン／オフを制御する第１制御部と、
前記出力端子の電圧が所定の電圧まで上昇すると、前記第１制御部による制御に割り込んで前記第１スイッチをオフにするとともに、前記第２スイッチのオン／オフを制御する第２制御部と
を含み、
前記第２制御部は、
前記出力端子の電圧が所定の電圧まで上昇すると、比較結果を表す第１出力信号を反転して出力する第１比較器と、
前記出力端子の電圧が前記所定の電圧よりも低い第２所定電圧まで上昇すると、比較結果を表す第２出力信号を反転して出力する第２比較器と、
前記第１比較器から出力される第１出力信号を保持して出力する第１ラッチ回路と、
前記第２比較器から出力される第２出力信号を保持して出力する第２ラッチ回路と、
前記第２比較器の出力部と前記第１ラッチ回路のリセット端子の間に挿入される第１遅延部と、
前記第２比較器の出力部と前記第２ラッチ回路のリセット端子の間に挿入される第２遅延部と
を有し、前記第１遅延部による第１遅延時間は、前記第２遅延部による第２遅延時間よりも長く、
前記出力端子の電圧が前記所定の電圧まで上昇することによって反転した前記第１出力信号が前記第１ラッチ回路によって保持されると、前記第１遅延部によって遅延される前記第２出力信号によって前記第１ラッチ回路がリセットされるまで、前記第１ラッチ回路が保持する前記反転した第１出力信号で前記第１スイッチをオフにするとともに、
前記出力端子の電圧が前記第２所定電圧まで上昇することによって反転した前記第２出力信号が前記第２ラッチ回路によって保持されると、前記第２遅延部によって遅延される前記反転した第２出力信号によって前記第２ラッチ回路がリセットされるまで、前記第２ラッチ回路が保持する前記反転した第２出力信号で前記第２スイッチをオンにする、ＤＣ−ＤＣコンバータ。
【請求項４】
前記第２制御部は、
一方の入力部が前記第１制御部の出力部に接続され、他方の入力部が否定演算部を介して前記第１ラッチ回路の出力部に接続され、出力部が前記第１スイッチの制御端子に接続される第１論理積回路と、
一方の入力部が前記第１ラッチ回路の出力部に接続され、他方の入力部が前記第２ラッチ回路の出力部に接続され、出力部が前記第２スイッチの制御端子に接続される第２論理積回路と
をさらに有し、
前記第１ラッチ回路が保持する前記反転した第１出力信号で前記第１論理積回路の出力を反転させて前記第１スイッチをオフにするとともに、前記第２ラッチ回路が保持する前記反転した第２出力信号で前記第２論理積回路の出力を制御して前記第２スイッチのオン／オフを制御する、請求項３記載のＤＣ−ＤＣコンバータ。
【請求項５】
請求項１乃至４のいずれか一項に記載のＤＣ−ＤＣコンバータと、
前記出力端子に接続され、前記出力端子から電力供給を受ける演算処理装置と
を含む、電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータ、及び、電子装置に関する。
【背景技術】
【０００２】
従来より、主スイッチング素子、整流スイッチング素子、コイル、平滑手段、主スイッチング素子と整流スイッチング素子とを交互にオンオフする制御回路、出力電圧の過電圧状態が検出されると抵抗回路を整流用スイッチング素子に並列に接続する過電圧保護回路を備えるＤＣ−ＤＣコンバータがあった。
【０００３】
過電圧の検出時に抵抗回路を介して放電させることにより、出力電圧を緩やかに低下させていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−４２５７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来のＤＣ−ＤＣコンバータは、過電圧の検出時に抵抗回路を介してコイルの電磁エネルギを放出しているため、電力効率が悪いという問題があった。
【０００６】
また、出力電圧を低下させるためには抵抗回路が必要であり、抵抗回路を備えないと電圧を効率的に低下させることが困難になるという問題があった。
【０００７】
このように、従来のＤＣ−ＤＣコンバータには、過電圧を効率的に抑制できないという課題があった。
【０００８】
そこで、過電圧を効率的に抑制できるＤＣ−ＤＣコンバータ、及び、電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の実施の形態のＤＣ−ＤＣコンバータは、一端が直流電源に接続される第１スイッチと、負荷回路に接続される出力端子と、前記第１スイッチの他端と前記出力端子との間に接続されるコイルと、前記コイルと前記出力端子との間に一端が接続され、他端が基準電位端子に接続される平滑用キャパシタと、入力部が前記基準電位端子に接続され、出力部が前記第１スイッチと前記コイルとの接続部に接続される整流素子と、前記コイルに並列に接続される第２スイッチと、前記出力端子の電圧に基づき、前記第１スイッチのオン／オフを制御する第１制御部と、前記出力端子の電圧が所定の電圧まで上昇すると、前記第１制御部による制御に割り込んで前記第１スイッチをオフにするとともに、前記第２スイッチのオン／オフを制御する第２制御部とを含み、前記第２制御部は、入力電圧に対する出力信号の第１ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第１出力信号を出力する第１比較部と、入力電圧に対する出力信号の第２ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第２出力信号を出力する第２比較部とを有し、前記第１ヒステリシス特性は、前記所定の電圧をプラス側の第１閾値として有し、前記第２ヒステリシス特性のプラス側の第２閾値は、前記プラス側の第１閾値より小さく、前記第２ヒステリシス特性のマイナス側の第２閾値は、絶対値で前記第１ヒステリシス特性のマイナス側の第１閾値より小さく、前記出力端子の電圧が前記プラス側の第１閾値まで上昇すると、前記第１比較部の第１出力信号の信号レベルを反転させることにより前記第１スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第２閾値と前記マイナス側の第２閾値に達して前記第２比較部の第２出力信号が反転することにより前記第２スイッチのオン／オフを制御する。
【発明の効果】
【００１０】
過電圧を効率的に抑制できるＤＣ−ＤＣコンバータ、及び、電子装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】比較例のＤＣ−ＤＣコンバータを示す回路図である。
【図２】比較例のＤＣ−ＤＣコンバータのコイル電流ＩＬと出力電圧Ｖｏｕｔの時間変化を表す特性図である。
【図３】実施の形態１のＤＣ−ＤＣコンバータ１００を含む携帯電話端末機５００を示す図である。
【図４】実施の形態１のＤＣ−ＤＣコンバータ１００を示す回路図である。
【図５】（Ａ）は、ＤＣ−ＤＣコンバータ１００のヒステリシスコンパレータ１２１の内部構成を示す図であり、（Ｂ）は、ヒステリシスコンパレータ１２１のヒステリシス特性を示す図である。
【図６】（Ａ）は、ＤＣ−ＤＣコンバータ１００の出力電流Ｉｏｕｔの時間変化を示す特性図であり、（Ｂ）は、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａの出力電圧Ｖｏｕｔの時間変化を示す特性図である。
【図７】図６（Ａ）、（Ｂ）に示す特性のスケールを縮小して、さらに長期間にわたる変化の様子を示す特性図である。
【図８】実施の形態１のＤＣ−ＤＣコンバータ１００における出力電流Ｉｏｕｔとコイル電流ＩＬとの関係を示す図である。
【図９】実施の形態２のＤＣ−ＤＣコンバータ２００の回路構成を示す図である。
【図１０】実施の形態２のＤＣ−ＤＣコンバータ２００のタイマー２１１に設定される基準時間Ｔを示す図である。
【図１１】（Ａ）は、タイマー２１１の回路構成を示す図であり、（Ｂ）は、タイマー２１１内の位相検出器４０３の回路構成を示す図である。
【図１２】位相検出器４０３の入力端子(in)への入力信号、遅延入力端子(in_delay)への入力信号、及び出力端子(out)の出力信号の動作波形を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、本発明のＤＣ−ＤＣコンバータ、及び、電子装置を適用した実施の形態について説明する。
【００１３】
実施の形態のＤＣ−ＤＣコンバータ、及び、電子装置について説明する前に、まず、図１及び図２を用いて、比較例のＤＣ−ＤＣコンバータの問題点について説明する。
【００１４】
図１は、比較例のＤＣ−ＤＣコンバータを示す回路図である。
【００１５】
比較例のＤＣ−ＤＣコンバータ１は、入力端子１０Ａ、１０Ｂ、メインスイッチ２０、コイル３０、平滑用キャパシタ４０、同期整流トランジスタ５０、出力端子６０Ａ、６０Ｂ、及び制御部７０を含む。
【００１６】
入力端子１０Ａ、１０Ｂは、ＤＣ−ＤＣコンバータ１に直流電圧を入力する直流電源８０を接続するための端子である。入力端子１０Ａは直流電源８０の正極性端子に接続され、入力端子１０Ｂは直流電源８０の負極性端子に接続される。入力端子１０Ｂは設置されている。
【００１７】
メインスイッチ２０は、入力端子１０Ａとコイル３０との間に接続されている。メインスイッチ２０は、制御部７０によってＰＷＭ（Pulse Width Modulation）駆動されることによってオン／オフの制御が行われ、コイル３０に供給する電圧を調整するために設けられている。
【００１８】
メインスイッチ２０は、例えば、トランジスタであればよい。図１には、メインスイッチ２０をスイッチの記号で示すため、メインスイッチ２０の制御端子（典型的にはベース）を図示しないが、メインスイッチ２０の制御端子は制御部７０のコンパレータ７２の出力端子に接続されている。
【００１９】
コイル３０は、スイッチ２０と出力端子６０Ａとの間に接続されている。コイル３０は、スイッチ２０がオンのときに直流電源８０から電流が供給されると、自己誘導によって直流電源８０の出力電圧を打ち消す誘導起電力を発生させるために設けられている。
【００２０】
平滑用キャパシタ４０は、一端がコイル３０と出力端子６０Ａの間に接続され、他端が入力端子１０Ｂと出力端子６０Ｂとの間に接続されている。平滑用キャパシタ４０は、出力端子６０Ａ、６０Ｂから出力される電圧を平滑化するために設けられている。
【００２１】
同期整流トランジスタ５０は、スイッチ５１及び整流ダイオード５２を有する。スイッチ５１は、制御部７０によってＰＷＭ駆動される。スイッチ５１のオン／オフは、メインスイッチ２０のオン／オフとは逆位相で行われる。このため、スイッチ５１には制御部７０のインバータ７４を介してＰＷＭ信号が供給される。
【００２２】
スイッチ５１は、例えば、トランジスタであればよい。図１には、スイッチ５１をスイッチの記号で示すため、スイッチ５１の制御端子（典型的にはベース）を図示しないが、スイッチ５１の制御端子は制御部７０のインバータ７４を介してコンパレータ７２の出力端子に接続されている。
【００２３】
出力端子６０Ａ、６０Ｂは、負荷回路９０を接続し、負荷回路９０に電力を供給するための端子である。出力端子６０Ａは、コイル３０と平滑用キャパシタ４０の接続部に接続されており、正極性端子である。出力端子６０Ｂは接地されている。出力端子６０Ｂは、正極性端子と対をなす負極性端子であるとともに、基準電位に保持される基準電位端子である。
【００２４】
出力端子６０Ａ、６０Ｂから出力される電圧は、入力端子１０Ａ、１０Ｂに入力される電圧を降圧した電圧である。
【００２５】
制御部７０は、オペアンプ７１、コンパレータ７２、ランプ波発生器７３、インバータ７４、抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４、及びキャパシタＣ１を有する。
【００２６】
制御部７０は、ＤＣ−ＤＣコンバータ１の出力端子６０Ａ、６０Ｂから出力される出力電圧を監視し、フィードバック制御を行うことにより、ＤＣ−ＤＣコンバータ１の出力電圧が目標の出力電圧になるように、スイッチ２０をＰＷＭ駆動する。
【００２７】
抵抗器Ｒ１、Ｒ２は直列に接続された分圧抵抗器であり、抵抗器Ｒ１の一端（図１中の上側の端子）は出力端子６０Ａに接続されている。抵抗器Ｒ１の他端（図１中の下側の端子）は抵抗器Ｒ２の一端（図１中の上側の端子）に接続されている。抵抗器Ｒ２の他端（図１中の下側の端子）は接地されている。
【００２８】
抵抗器Ｒ３は、抵抗器Ｒ１、Ｒ２の中点と、オペアンプ７１の反転入力端子との間に接続されている。
【００２９】
キャパシタＣ１及び抵抗器Ｒ４は、直列接続された状態でオペアンプ７１の反転入力端子と出力端子との間に帰還接続されている。
【００３０】
オペアンプ７１は、反転入力端子が抵抗器Ｒ３及び分圧用の抵抗器Ｒ１、Ｒ２を介して出力端子６０Ａに接続されており、非反転入力端子には、参照電圧（Ｖｒｅｆ）が入力されている。オペアンプ７１の出力端子は、コンパレータ７２の非反転入力端子に接続されている。
【００３１】
オペアンプ７１は、非反転入力端子に入力される参照電圧（Ｖｒｅｆ）と、反転入力端子に入力される電圧との差を表す出力信号を出力する。
【００３２】
コンパレータ７２は、反転入力端子がランプ波発生器７３に接続されており、非反転入力端子がオペアンプ７１の出力端子に接続されている。コンパレータ７２の出力端子は、メインスイッチ２０の制御端子と、インバータ７４の入力端子とに接続されている。
【００３３】
コンパレータ７２は、オペアンプ７１から非反転入力端子に入力される電圧と、ランプ波発生器７３から反転入力端子に入力される電圧とを比較し、比較結果に応じたデューティ比のＰＷＭ信号をスイッチ２０の制御端子に入力する。
【００３４】
ランプ波発生器７３は、出力端子がコンパレータ７２の反転入力端子に接続されており、ランプ波形の電圧をコンパレータ７２の反転入力端子に入力する。
【００３５】
インバータ７４は、入力端子がコンパレータ７２の出力端子に接続され、出力端子が同期整流トランジスタ５０のスイッチ５１の制御端子に接続されている。
【００３６】
直流電源８０は、直流電圧を出力する電源であり、例えば、ＤＣ−ＤＣコンバータ１が携帯電話端末機又はデジタルカメラ等の携帯型の電子装置に組み込まれる場合には、直流電源８０は、電子装置のバッテリである。直流電源８０は、例えば、リチウム電池であればよい。
【００３７】
負荷回路９０は、ＤＣ−ＤＣコンバータ１から供給される直流電力によって駆動される装置である。例えば、上述のようにＤＣ−ＤＣコンバータ１が携帯電話端末機又はデジタルカメラ等の携帯型の電子装置に組み込まれる場合には、負荷回路９０は、電子装置に含まれるＣＰＵ（Central Processing Unit：中央演算処理装置）、又は、通信処理、画像処理等を行う処理装置である。
【００３８】
負荷回路９０は、動作状況によって必要とする電流量が変動する。これは負荷回路９０の抵抗値が変動するからである。このため、図１には負荷回路９０を可変抵抗器として示す。
【００３９】
以上のような比較例のＤＣ−ＤＣコンバータ１は、直流電源８０の電圧値を降圧して負荷回路９０に供給している。これは、直流電源８０の出力電圧値よりも負荷回路９０が必要とする電圧値の方が低いためである。
【００４０】
図２（Ａ）は、比較例のＤＣ−ＤＣコンバータ１のコイル３０に流れるコイル電流ＩＬの時間変化を表す特性図であり、図２（Ｂ）は、比較例のＤＣ−ＤＣコンバータ１の出力端子６０Ａの出力電圧Ｖｏｕｔの時間変化を表す特性図である。出力電圧Ｖｏｕｔは、出力端子６０Ｂの電圧（０（Ｖ））に対する出力端子６０Ａの電圧を表す。
【００４１】
図２（Ａ）及び図２（Ｂ）に示すように、時刻ｔ＝０から時刻ｔ＝０．６までは、コイル電流ＩＬがＩＬ１で、出力電圧Ｖｏｕｔは目標値Ｖｔである。出力電圧Ｖｏｕｔの目標値はＶｔに保たれているため、時刻ｔ＝０から時刻ｔ＝０．６までは、ＤＣ−ＤＣコンバータ１は、目標値に等しい出力電圧Ｖｏｕｔを出力している状態である。
【００４２】
時刻ｔ＝０．６において、負荷回路９０の抵抗値が急激に増大したとする。これは、例えば、負荷回路９０がＣＰＵである場合は、ＣＰＵの演算量が急激に減った場合に相当する。
【００４３】
負荷回路９０の抵抗値の変動により、図２（Ａ）に示すようにコイル電流ＩＬは急激に減少し、出力電圧Ｖｏｕｔは急激に上昇し、過電圧が生じる。
【００４４】
ここで、過電圧とは、負荷回路９０に供給されるＤＣ−ＤＣコンバータ１の出力電圧Ｖｏｕｔが負荷回路９０にとって過大になり、負荷回路９０の定格耐圧を上回ってしまうことをいう。
【００４５】
このような過電圧は、負荷回路９０の抵抗値が急激に増大した場合に、コイル電流ＩＬを直ちに減少させることができないために、出力電圧Ｖｏｕｔが急激に上昇することによって生じる場合がある。
【００４６】
出力電圧Ｖｏｕｔは、時刻ｔ＝０．７で最大になった後、制御部７０が出力電圧Ｖｏｕｔに基づくフィードバック制御によりメインスイッチ２０をＰＷＭ駆動するデューティ比を制御するため、時間の経過に伴って次第に収束し、時刻ｔ＝３あたりで過電圧が生じる前の元の電圧値に戻る。このとき、コイル電流ＩＬも同様に、過電圧が生じる前の元の電流値に戻る。
【００４７】
以上のように、比較例のＤＣ−ＤＣコンバータ１では、負荷回路９０の抵抗値が急激に増大すると、過電圧が生じる場合があるという問題があった。
【００４８】
また、過電圧が生じた後に出力電圧Ｖｏｕｔが収束するまでに時間がかかり、出力電圧Ｖｏｕｔの収束が遅いという問題があった。
【００４９】
過電圧は、負荷回路９０の破損に繋がる可能性があるため、抑制する必要があり、出力電圧Ｖｏｕｔを早く収束させることが必要である。
【００５０】
また、従来のＤＣ−ＤＣコンバータのように、過電圧の発生時に抵抗回路を介してコイルの電磁エネルギを放出すると、電力効率が悪いため、効率的に過電圧を抑制することが望ましい。
【００５１】
以上のように、比較例及び従来のＤＣ−ＤＣコンバータでは、過電圧を効率的に抑制できないという問題があった。
【００５２】
このため、以下で説明する実施の形態１、２では、上述の問題点を解決したＤＣ−ＤＣコンバータ、及び、電子装置を提供することを目的とする。以下、実施の形態１、２のＤＣ−ＤＣコンバータ、及び、電子装置について説明する。
【００５３】
＜実施の形態１＞
図３は、実施の形態１のＤＣ−ＤＣコンバータ１００を含む携帯電話端末機５００を示す図であり、（Ａ）は斜視透視図、（Ｂ）は携帯電話端末機５００に含まれる基板５０４を示す図である。
【００５４】
図３（Ａ）に示すように、携帯電話端末機５００の筐体５０１の外面には、表示部５０２及び操作部５０３が設けられており、筐体５０１の内部には、破線で示す基板５０４が収納されている。
【００５５】
ここで、携帯電話端末機５００は電子装置の一例であり、基板５０４は、回路基板の一例である。
【００５６】
筐体５０１は、樹脂製又は金属製の筐体であり、表示部５０２及び操作部５０３を設置するための開口部を有する。表示部５０２は、例えば、文字、数字、画像等を表示できる液晶パネルであればよい。また、操作部５０３は、テンキーに加え、携帯電話端末機５００の機能を選択するための種々の選択キーを含む。なお、携帯電話端末機５００は、近接通信装置（赤外線通信装置、電子マネー用の通信装置等）又はカメラ等の付属装置を含んでもよい。
【００５７】
また、図３（Ｂ）に示す基板５０４は、例えばＦＲ４（ガラス布基材エポキシ樹脂基板）であり、表面５０４Ａには銅箔をパターニングすることにより配線部５０５、５０６が形成されている。配線部５０５、５０６は、電子機器の駆動に必要な各種信号の伝送経路又は電力の供給路等となるものである。配線部５０５、５０６は、例えば、レジストを用いたエッチング処理によってパターニングされている。
【００５８】
なお、図３（Ｂ）には、基板５０４の表面に形成される配線部５０５、５０６を示すが、基板５０４は複数の配線部を有する積層基板であり、内層に電源用の配線部を含む。
【００５９】
基板５０４には、携帯電話端末機５００で通話等の通信を行うために必要なアンテナ５１１、ＲＦ通信部５１２、ＡＤコンバータ５１３、ベースバンド処理部５１４、及びＣＰＵチップ５１５、及びＤＣ−ＤＣコンバータ１００が実装されている。
【００６０】
アンテナ５１１、ＲＦ通信部５１２、ＡＤコンバータ５１３、ベースバンド処理部５１４、及びＣＰＵチップ５１５は、例えば、半田ボールによって配線部５０５に接続されることにより、基板５０４に実装されている。
【００６１】
また、ＤＣ−ＤＣコンバータ１００は、基板５０４の表面５０４Ａに実装されている。ＤＣ−ＤＣコンバータ１００は、配線部５０６を通じて基板５０４の裏面側に配設される直流電源８０に接続されるとともに、内層の電源用の配線部を通じて、ＲＦ通信部５１２、ＡＤコンバータ５１３、ベースバンド処理部５１４、及びＣＰＵチップ５１５に接続されている。
【００６２】
直流電源８０から出力される直流電力は、ＤＣ−ＤＣコンバータ１００で降圧され、基板５０４の内層の電源用の配線部を通じて、ＲＦ通信部５１２、ＡＤコンバータ５１３、ベースバンド処理部５１４、及びＣＰＵチップ５１５に供給される。
【００６３】
なお、ＲＦ通信部５１２、ＡＤコンバータ５１３、ベースバンド処理部５１４、及びＣＰＵチップ５１５のそれぞれが必要とする電圧が異なる場合は、ＤＣ−ＤＣコンバータ１００で降圧した後に、図示しないコンバータ等によって、さらに電圧変換が行われる。
【００６４】
アンテナ５１１で受信された通話用の信号は、ＲＦ通信部５１２でフィルタ処理等が行われた後に、ＡＤコンバータ５１３でデジタル信号に変換される。ＡＤコンバータ５１３から出力されるデジタル信号は、ベースバンド処理部５１４でベースバンド処理が行われた後に、ＣＰＵチップ５１５を介して、図示しないスピーカから音声として出力される。
【００６５】
基板５０４として用いるＦＲ４は、一般に、複数の絶縁層を積層し、各絶縁層の間（層間）、積層構造の最上面、及び積層構造の最下面にパターニングされた銅箔を有する。
【００６６】
また、基板５０４は、配線部５０５、５０６を形成でき、回路を搭載することのできる誘電体製の基板であれば、ＦＲ４以外の基板であってもよい。
【００６７】
また、配線部５０５、５０６は、電力損失が小さく、導電率が高い金属であれば銅（Ｃｕ）以外の金属（例えば、アルミニウム（Ａｌ）等）であってもよい。
【００６８】
なお、図３には、電子装置の一例として携帯電話端末機５００を示したが、電子装置は、携帯電話端末機５００に限定されず、例えば、スマートフォンの端末機、デジタルカメラ等であってもよい。また、電子装置は、ＰＣ（Personal Computer）又はサーバ等であってもよい。ＰＣ又はサーバ等の内部で直流電力を降圧する場合に実施の形態１のＤＣ−ＤＣコンバータ１００を用いてもよい。
【００６９】
次に、図４を用いて、実施の形態１のＤＣ−ＤＣコンバータ１００について説明する。
【００７０】
図４は、実施の形態１のＤＣ−ＤＣコンバータ１００を示す回路図である。以下の説明において、比較例のＤＣ−ＤＣコンバータ１の構成要素と同様の構成要素には同一符号を付し、その説明を省略する。
【００７１】
実施の形態１のＤＣ−ＤＣコンバータ１００は、入力端子１０Ａ、１０Ｂ、メインスイッチ２０、コイル３０、平滑用キャパシタ４０、同期整流トランジスタ５０、出力端子６０Ａ、６０Ｂ、制御部７０、スイッチ１１０、及び補助制御部１２０を含む。
【００７２】
実施の形態１のＤＣ−ＤＣコンバータ１００の制御部７０は、比較例の制御部７０のようにインバータ７４（図１参照）を含まない。詳細は後述するが、実施の形態１のＤＣ−ＤＣコンバータ１００は、比較例の制御部７０のインバータ７４に相当するインバータ１２７を補助制御部１２０に含む。実施の形態１のＤＣ−ＤＣコンバータ１００の制御部７０の動作は、比較例のＤＣ−ＤＣコンバータ１の制御部７０の動作と同様であるため、実施の形態１では、制御部７０として説明する。
【００７３】
実施の形態１では、一例として、ＤＣ−ＤＣコンバータ１００が降圧した電力をＣＰＵチップ５１５（図３参照）に供給するものとする。すなわち、図４に示す負荷回路８０は、図３に示すＣＰＵチップ５１５であることとする。
【００７４】
ここで、メインスイッチ２０は、第１スイッチの一例である。メインスイッチ２０は、制御端子に入力される制御信号が“０”の場合はオフ（開放）になり、“１”の場合はオン（閉成）になる。
【００７５】
同期整流トランジスタ５０は、整流素子の一例である。制御部７０は、第１制御部の一例である。スイッチ１１０は、第２スイッチの一例である。補助制御部１２０は、第２制御部の一例である。
【００７６】
スイッチ１１０は、コイル３０に並列に接続される。スイッチ１１０は、補助制御部１２０によってオン／オフが制御される。スイッチ１１０は、例えば、トランジスタであればよい。図４には、スイッチ１１０をスイッチの記号で示すため、スイッチ１１０の制御端子（典型的にはベース）を図示しないが、スイッチ１１０の制御端子は補助制御部１２０のＡＮＤ回路１２３の出力端子に接続されている。
【００７７】
スイッチ１１０は、制御端子に入力される制御信号が“０”の場合はオフ（開放）になり、“１”の場合はオン（閉成）になる。なお、スイッチ１１０のオン／オフの動作の詳細については後述する。
【００７８】
なお、スイッチ１１０の右側の端子とコイル３０の右側の端子との接続点をノードＡと称し、ノードＡと出力端子６０Ａとの間に流れる電流を出力電流Ｉｏｕｔと称す。出力電流Ｉｏｕｔの向きは、図４中に矢印で示す方向を正とする。
【００７９】
補助制御部１２０は、ヒステリシスコンパレータ１２１、１２２、ＡＮＤ（論理積）回路１２３、１２４、インバータ１２５、１２６、１２７、及びセレクタ１２８を含む。
【００８０】
ヒステリシスコンパレータ１２１は、入力端子が出力端子６０Ａに接続されており、出力側に否定演算部１２１Ａを有する。ここでは、否定演算部１２１Ａを含めてヒステリシスコンパレータ１２１として取り扱うことする。このため、ヒステリシスコンパレータ１２１の出力端子とは、否定演算部１２１Ａを含めたヒステリシスコンパレータ１２１の出力端子であり、否定演算部１２１Ａの出力側にあることとする。また、ヒステリシスコンパレータ１２１の出力信号とは、否定演算部１２１Ａから出力される出力信号であることとする。
【００８１】
ヒステリシスコンパレータ１２１の出力端子は、ＡＮＤ回路１２３の他方の入力端子（図４中の下側の入力端子）、インバータ１２５の入力端子、及びセレクタ１２８の選択信号入力端子Ｓに接続されている。
【００８２】
ヒステリシスコンパレータ１２１は、入力端子への入力電圧に対する出力信号のヒステリシス特性を有する。ヒステリシスコンパレータ１２１のヒステリシス特性は、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値±２％に相当する閾値を有する。
【００８３】
ここで、目標値Ｖｔより２％高い閾値をＶｔ＋２％と表し、目標値Ｖｔより２％低い閾値をＶｔ−２％と表す。
【００８４】
Ｖｔ＋２％は、ヒステリシスコンパレータ１２１のプラス側の閾値であり、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値＋２％の値に相当する。
【００８５】
また、Ｖｔ−２％は、ヒステリシスコンパレータ１２１のマイナス側の閾値であり、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値−２％の値に相当する。
【００８６】
すなわち、ヒステリシスコンパレータ１２１の出力信号は、出力端子６０Ａから入力端子に入力する電圧がＶｔ＋２％以上になると、Ｈレベル（“１”）からＬレベル（“０”）に反転する。
【００８７】
また、ヒステリシスコンパレータ１２１の出力信号は、出力端子６０Ａから入力端子に入力する電圧がＶｔ−２％以下になると、Ｌレベル（“０”）からＨレベル（“１”）に反転する。
【００８８】
ヒステリシスコンパレータ１２１のヒステリシス特性は、第１ヒステリシス特性の一例である。
【００８９】
ヒステリシスコンパレータ１２２は、入力端子が出力端子６０Ａに接続されており、出力端子がＡＮＤ回路１２４の他方の入力端子（図４中の下側の入力端子）に接続されている。
【００９０】
ヒステリシスコンパレータ１２２は、入力端子への入力電圧に対する出力信号のヒステリシス特性を有する。ヒステリシスコンパレータ１２２のヒステリシス特性は、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値±１％の閾値を有する。
【００９１】
ここで、目標値Ｖｔより１％高い閾値をＶｔ＋１％と表し、目標値Ｖｔより１％低い閾値をＶｔ−１％と表す。
【００９２】
Ｖｔ＋１％は、ヒステリシスコンパレータ１２２のプラス側の閾値であり、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値＋１％の値に相当する。
【００９３】
Ｖｔ−１％は、ヒステリシスコンパレータ１２２のマイナス側の閾値であり、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値−１％の値に相当する。
【００９４】
このため、ヒステリシスコンパレータ１２２の出力信号は、出力端子６０Ａから入力端子に入力する電圧がＶｔ＋１％以上になると、Ｈレベル（“１”）からＬレベル（“０”）に反転する。
【００９５】
また、ヒステリシスコンパレータ１２２の出力信号は、出力端子６０Ａから入力端子に入力する電圧がＶｔ−１％以下になると、Ｌレベル（“０”）からＨレベル（“１”）に反転する。
【００９６】
ヒステリシスコンパレータ１２２のヒステリシス特性は、第２ヒステリシス特性の一例である。
【００９７】
ＡＮＤ回路１２３は、一方の入力端子（図４中の上側の入力端子）に制御部７０のコンパレータ７２の出力端子が接続され、他方の入力端子（図４中の下側の入力端子）にヒステリシスコンパレータ１２１の出力端子が接続されている。ＡＮＤ回路１２３の出力端子は、メインスイッチ２０の制御端子に接続されている。
【００９８】
ＡＮＤ回路１２４は、一方の入力端子（図４中の上側の入力端子）にインバータ１２５を介してヒステリシスコンパレータ１２１の出力端子が接続され、他方の入力端子（図４中の下側の入力端子）にヒステリシスコンパレータ１２２の出力端子が接続されている。ＡＮＤ回路１２４の出力端子は、スイッチ１１０の制御端子と、インバータ１２６の入力端子とに接続されている。
【００９９】
インバータ１２５は、ヒステリシスコンパレータ１２１の出力端子と、ＡＮＤ回路１２４の一方の入力端子（図４中の上側の入力端子）との間に接続されている。
【０１００】
インバータ１２６は、入力端子がＡＮＤ回路１２４の出力端子に接続され、出力端子がセレクタ１２８の入力端子Ｂに接続されている。
【０１０１】
インバータ１２７は、入力端子が制御部７０のコンパレータ７２の出力端子に接続され、出力端子がセレクタ１２８の入力端子Ａに接続されている。インバータ１２７は、比較例のＤＣ−ＤＣコンバータ１（図１参照）の制御部７０のインバータ７４に相当する。このため、実施の形態１のＤＣ−ＤＣコンバータ１００の制御部７０は、比較例のようにインバータ７４（図１参照）を含まない。
【０１０２】
セレクタ１２８は、入力端子Ａがインバータ１２７の出力端子に接続され、入力端子Ｂがインバータ１２６の出力端子に接続されている。また、セレクタ１２８は、選択信号入力端子Ｓがヒステリシスコンパレータ１２１の出力端子に接続され、出力端子が同期整流トランジスタ５０のスイッチ５１の制御端子に接続されている。
【０１０３】
セレクタ１２８は、ヒステリシスコンパレータ１２１から選択信号入力端子Ｓに選択信号として入力されるヒステリシスコンパレータ１２１の出力信号がＨレベル（“１”）のときに入力端子Ａに入力される信号を選択して出力端子から出力する。
【０１０４】
また、セレクタ１２８は、ヒステリシスコンパレータ１２１から選択信号入力端子Ｓに選択信号として入力されるヒステリシスコンパレータ１２１の出力信号がＬレベル（“０”）のときに入力端子Ｂに入力される信号を選択して出力端子から出力する。
【０１０５】
出力端子６０Ａから出力される出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２１の±２％の範囲に収まっている間は、ヒステリシスコンパレータ１２１の出力信号はＨレベル（“１”）であるため、選択信号入力端子ＳにはＨレベル（“１”）の信号が入力される。このため、セレクタ１２８は、入力端子Ａにインバータ１２７から入力される信号をスイッチ５１の制御端子に出力する。この結果、出力端子６０Ａから出力される出力電圧がヒステリシスコンパレータ１２１の±２％の範囲に収まっている間は、比較例と同様に、スイッチ５１のオン／オフは、メインスイッチ２０のオン／オフとは逆位相で行われる。
【０１０６】
また、出力端子６０Ａから出力される出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２１の＋２％の閾値以上になると、ヒステリシスコンパレータ１２１の出力信号がＬレベル（“０”）になる。このため、選択信号入力端子ＳにＬレベル（“０”）の信号が入力されることにより、セレクタ１２８は入力端子Ｂに入力する信号を選択してスイッチ５１の制御端子に出力する。
【０１０７】
ＡＮＤ回路１２４の出力端子は、スイッチ１１０の制御端子に接続されるとともに、インバータ１２６を介してセレクタ１２８の入力端子Ｂに接続されている。このため、スイッチ１１０とスイッチ５１は、逆位相でオン／オフが行われることになる。
【０１０８】
詳細は後述するが、出力端子６０Ａの出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２１の＋２％の閾値以上になった後に、出力電圧Ｖｏｕｔが低下し始めると、出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２２の＋１％の閾値と−１％の閾値に到達する度に、ＡＮＤ回路１２４の出力信号は反転する。
【０１０９】
このため、出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２２の＋１％の閾値と−１％の閾値に到達する度に、スイッチ１１０とスイッチ５１は、逆位相でオン／オフが行われることになる。
【０１１０】
次に、図５（Ａ）、（Ｂ）を用いて、ヒステリシスコンパレータ１２１及び１２２の回路構成について説明する。
【０１１１】
図５（Ａ）は、実施の形態１のＤＣ−ＤＣコンバータ１００のヒステリシスコンパレータ１２１の内部構成を示す図であり、図５（Ｂ）は、ヒステリシスコンパレータ１２１のヒステリシス特性を示す図である。
【０１１２】
ヒステリシスコンパレータ１２１、１２２は、ヒステリシス特性のプラス側及びマイナス側の閾値と、否定演算部１２１Ａの有無とが異なるだけで内部構成は同様であるため、ここではヒステリシスコンパレータ１２１について説明する。なお、ヒステリシスコンパレータ１２２の回路構成は、図５に示すヒステリシスコンパレータ１２１から否定演算部１２１Ａを取り除いたものである。
【０１１３】
図５（Ａ）に示すように、ヒステリシスコンパレータ１２１は、入力端子３００、コンパレータ３０１、３０２、ＲＳラッチ回路３０３、否定演算部１２１Ａ、及び出力端子３０４を有する。なお、入力端子３００は、出力端子６０Ａ（図４参照）に接続される。
【０１１４】
入力端子３００は、コンパレータ３０１の非反転入力端子と、コンパレータ３０２の反転入力端子に接続されている。
【０１１５】
コンパレータ３０１は、非反転入力端子に入力端子３００が接続され、反転入力端子に参照電圧（Ｖｒｅｆ１（＋））が入力され、出力端子がＲＳラッチ回路３０３のＳ（Set）端子に接続されている。参照電圧（Ｖｒｅｆ１（＋））は、ヒステリシスコンパレータ１２１のプラス側の閾値であり、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値＋２％の値に相当するＶｔ＋２％である。
【０１１６】
コンパレータ３０１は、入力端子３００に入力される電圧がＶｔ＋２％以上になると、Ｈレベル（“１”）の出力信号を出力する。
【０１１７】
コンパレータ３０２は、反転入力端子に入力端子３００が接続され、非反転入力端子に参照電圧（Ｖｒｅｆ１（−））が入力され、出力端子がＲＳラッチ回路３０３のＲ（Reset）端子に接続されている。
【０１１８】
参照電圧（Ｖｒｅｆ１（−））は、ヒステリシスコンパレータ１２１のマイナス側の閾値であり、ＤＣ−ＤＣコンバータ１００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値−２％の値に相当するＶｔ−２％である。
【０１１９】
コンパレータ３０２は、入力端子３００に入力される電圧がＶｔ−２％以下になると、Ｈレベル（“１”）の出力信号を出力する。
【０１２０】
ＲＳラッチ回路３０３は、コンパレータ３０１からＳ端子にＨレベル（“１”）の出力信号が入力されると、Ｑ端子からＨレベル（“１”）の出力信号を出力する。このとき、Ｑ端子から出力される出力信号は否定演算部１２１Ａで反転されるので、出力端子３０４からはＬレベル（“０”）の出力信号が出力される。
【０１２１】
ＲＳラッチ回路３０３は、コンパレータ３０２からＲ端子にＨレベル（“１”）の出力信号が入力されると、Ｑ端子から出力する出力信号の信号レベルをＬレベル（“０”）にリセットする。この結果、Ｑ端子から出力される出力信号は否定演算部１２１Ａで反転され、出力端子３０４からはＨレベル（“１”）の出力信号が出力される。
【０１２２】
以上のように、ヒステリシスコンパレータ１２１は、入力端子３００に入力される電圧がＶｔ＋２％以上になると、Ｌレベル（“０”）の出力信号を出力端子３０４から出力する。
【０１２３】
一方、ヒステリシスコンパレータ１２１は、入力端子３００に入力される電圧がＶｔ−２％以下になると、Ｈレベル（“１”）の出力信号を出力端子３０４から出力する。
【０１２４】
この結果、ヒステリシスコンパレータ１２１のヒステリシス特性は、図５（Ｂ）に示すように、入力電圧がＶｔ＋２％以上になると、Ｌレベル（“０”）の出力信号を出力し、入力電圧がＶｔ−２％以下になると、Ｈレベル（“１”）の出力信号を出力する特性になる。
【０１２５】
また、ここでは図５（Ａ）、（Ｂ）を用いてヒステリシスコンパレータ１２１のヒステリシス特性について説明したが、ヒステリシスコンパレータ１２２は、コンパレータ３０１、３０２の閾値と、否定演算部１２１Ａを含まない点が異なるだけであり、同様に動作する。
【０１２６】
すなわち、ヒステリシスコンパレータ１２２では、コンパレータ３０１、３０２には閾値（参照電圧）Ｖｒｅｆ２（＋）、Ｖｒｅｆ２（−）は、それぞれ、Ｖｔ＋１％とＶｔ−１％である。
【０１２７】
このため、ヒステリシスコンパレータ１２２は、入力電圧がＶｔ＋１％以上になると、Ｈレベル（“１”）の出力信号を出力し、入力電圧がＶｔ−１％以下になると、Ｌレベル（“０”）の出力信号を出力する。
【０１２８】
次に、負荷回路９０の抵抗値が急激に増大した場合におけるＤＣ−ＤＣコンバータ１００の動作について説明する。
【０１２９】
負荷回路９０の抵抗値が急激に増大して出力端子６０Ａの電圧が上昇し、ヒステリシスコンパレータ１２１の出力信号がＬレベル（“０”）になり、ヒステリシスコンパレータ１２２の出力信号がＨレベル（“１”）になったとする。
【０１３０】
ヒステリシスコンパレータ１２１の出力信号がＬレベル（“０”）になると、ＡＮＤ回路１２３の出力は、制御部７０の出力信号の値によらずに“０”になるので、メインスイッチ２０はオフになる。すなわち、制御部７０によるメインスイッチ２０のオン／オフ制御に補助制御部１２０が割り込んで、メインスイッチ２０を強制的にオフにさせることになる。
【０１３１】
また、ＡＮＤ回路１２４の一方の入力端子（図４中の上側の入力端子）にはインバータ１２５を介して“１”が入力され、他方の入力端子（図４中の下側の入力端子）にはヒステリシスコンパレータ１２２から“１”が入力される。このため、ＡＮＤ回路１２４の出力は“１”となり、スイッチ１１０はオンにされる。また、このとき、ヒステリシスコンパレータ１２１の出力信号はＬレベル（“０”）であり、セレクタ１２８は入力端子Ｂへの入力信号を出力するため、スイッチ５１はオフになる。
【０１３２】
従って、上述のように負荷回路９０の抵抗値が急激に増大した場合には、メインスイッチ２０がオフになり、スイッチ１１０はオンになり、スイッチ５１はオフになる。
【０１３３】
メインスイッチ２０がオフにされると、出力端子６０Ａは直流電源８０から切り離される。
【０１３４】
また、スイッチ１１０がオンにされるとともにスイッチ５１がオフにされると、コイル３０に蓄積されていた電磁エネルギによる電流は、コイル３０とスイッチ１１０とを含むループに流れる。このため、スイッチ１１０がオンにされているときに電磁エネルギの損失は殆ど生じず、また、コイル３０から出力端子６０Ａには電流は流れず、コイル３０に蓄積された電磁エネルギは出力端子６０Ａには供給されない。
【０１３５】
以上より、上述のように負荷回路９０の抵抗値が急激に増大して、メインスイッチ２０がオフになるとともに、スイッチ１１０がオンになり、かつ、スイッチ５１がオフになると、出力端子６０Ａには直流電源８０からもコイル３０からも電力が供給されないため、出力電圧Ｖｏｕｔは低下する。すなわち、出力電圧Ｖｏｕｔは、Ｖｔ＋２％に達した時点で出力端子６０Ａへの電力供給がなくなることによって低下し始めるため、過電圧が抑制される。
【０１３６】
また、このとき、コイル３０に蓄積されていた電磁エネルギによる電流は、コイル３０とスイッチ１１０とを含むループに流れるため、電磁エネルギの損失は殆ど生じず、コイル電流は一定になる。
【０１３７】
その後、出力電圧Ｖｏｕｔが低下すると、ヒステリシスコンパレータ１２１の出力信号よりも先にヒステリシスコンパレータ１２２の出力信号が反転する。これは、ヒステリシスコンパレータ１２１のヒステリシス特性（±２％）よりも、ヒステリシスコンパレータ１２２のヒステリシス特性（±１％）の方が小さいからである。
【０１３８】
従って、出力電圧ＶｏｕｔがＶｔ−１％に低下した時点で、ヒステリシスコンパレータ１２２の出力信号は、Ｌレベル（“０”）に反転する。なお、ヒステリシスコンパレータ１２１の出力信号は、Ｌレベル（“０”）に保持される。
【０１３９】
これにより、ＡＮＤ回路１２３の出力は“０”を保持し、ＡＮＤ回路１２４の出力は“０”に反転する。
【０１４０】
従って、メインスイッチ２０はオフの状態に保持され、スイッチ１１０はオフに切り替わり、スイッチ５１がオンに切り替わる。
【０１４１】
メインスイッチ２０がオフの状態では、出力端子６０Ａと直流電源８０とは切り離された状態である。しかしながら、スイッチ１１０がオフになるとともにスイッチ５１がオンになることにより、コイル３０に蓄積されている電磁エネルギによる電流は、平滑用キャパシタ４０、出力端子６０Ａ、負荷回路９０、出力端子６０Ｂ、及び同期整流トランジスタ５０を含むループに流れる（図４中において時計回りに流れる）。
【０１４２】
このため、出力電流Ｉｏｕｔが流れ、出力端子６０Ａを経て負荷回路９０に電流が供給されることにより、出力端子６０Ａの出力電圧Ｖｏｕｔは上昇する。また、出力電流Ｉｏｕｔは、負荷回路９０によって消費される。
【０１４３】
そして、出力電圧ＶｏｕｔがＶｔ＋１％に達すると、ヒステリシスコンパレータ１２２の出力信号がＨレベル（“１”）に反転するため、ＡＮＤ回路１２４の出力信号は“１”に反転する。
【０１４４】
これにより、スイッチ１１０は再びオンになるとともにスイッチ５１がオフになる。スイッチ１１０がオンになるとともにスイッチ５１がオフになると、コイル電流はコイル３０とスイッチ１１０を含むループに流れるため、出力端子６０Ａにはコイル３０から電力は供給されなくなる。
【０１４５】
また、このとき、ヒステリシスコンパレータ１２１の出力信号はＬレベル（“０”）のままであり、ＡＮＤ回路１２３の出力信号は“０”であり、メインスイッチ２０はオフの状態が保持される。
【０１４６】
従って、出力電圧ＶｏｕｔがＶｔ＋１％に達したときには、出力端子６０Ａには直流電源８０からもコイル３０からも電力供給はなく、出力電圧Ｖｏｕｔは再び低下する。
【０１４７】
従って、出力端子６０Ａの出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２２のプラス側の閾値（Ｖｔ＋１％）と、マイナス側の閾値（Ｖｔ−１％）とに達する度に、ヒステリシスコンパレータ１２２の出力信号のみが反転を繰り返すことになる。
【０１４８】
従って、メインスイッチ２０がオフに保持された状態で、スイッチ１１０及びスイッチ５１のオン／オフが切り替えられることになる。スイッチ１１０とスイッチ５１は、上述のように逆位相でオン／オフが行われる。
【０１４９】
この結果、スイッチ１１０のオン／オフを繰り返しながら、コイル３０に蓄積された電磁エネルギによる電流は、スイッチ１１０がオフの時に負荷回路９０で消費され、出力電流Ｉｏｕｔは低下し続ける。
【０１５０】
そして、負荷回路９０に供給される出力電流Ｉｏｕｔが負荷回路９０にとって不足する状態になったときに、出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２１のマイナス側の閾値（Ｖｔ−２％）以下になると、メインスイッチ２０がオンにされて通常状態に復帰する。
【０１５１】
以上により、負荷回路９０の抵抗値が急激に増大すると、メインスイッチ２０がオフにされた状態で、スイッチ１１０のオン／オフが繰り返されることにより、過電圧が抑制されるとともに、コイル３０に蓄積された電磁エネルギは、負荷回路９０によって消費される。
【０１５２】
コイル３０に蓄積された電磁エネルギが負荷回路９０によって消費されることによって過電圧が抑制されるため、過電圧が効率的に抑制されることになる。
【０１５３】
次に、図６及び図７のシミュレーション結果を用いて、負荷回路９０の抵抗値が増大した場合のＤＣ−ＤＣコンバータ１００の出力電流Ｉｏｕｔ（図４参照）と、出力端子６０Ａの出力電圧Ｖｏｕｔについて説明する。
【０１５４】
図６（Ａ）は、実施の形態１のＤＣ−ＤＣコンバータ１００の出力電流Ｉｏｕｔの時間変化を示す特性図であり、図６（Ｂ）は、実施の形態１のＤＣ−ＤＣコンバータ１００の出力端子６０Ａの出力電圧Ｖｏｕｔの時間変化を示す特性図である。
【０１５５】
図７（Ａ）、（Ｂ）は、それぞれ、図６（Ａ）、（Ｂ）に示す特性のスケールを縮小して、さらに長期間にわたる変化の様子を示す特性図である。
【０１５６】
なお、図７（Ａ）では、実施の形態１のＤＣ−ＤＣコンバータ１００を比較例のＤＣ−ＤＣコンバータ１と比べるために、実施の形態１の出力電流Ｉｏｕｔを破線で示し、比較例のコイル電流ＩＬを実線で示す。
【０１５７】
同様に、図７（Ｂ）では、実施の形態１の出力電圧Ｖｏｕｔを破線で示し、比較例の出力電圧Ｖｏｕｔを実線で示す。
【０１５８】
比較例と同様に時刻ｔ＝０．６で負荷回路９０の抵抗値が急激に増大すると、図６（Ｂ）に示すように、出力電圧Ｖｏｕｔは、ヒステリシスコンパレータ１２１のプラス側の閾値（Ｖｔ＋２％）に達した後に、Ｖｔ＋１％とＶｔ−１％の間で上下動を繰り返している。Ｖｔ＋１％はヒステリシスコンパレータ１２２のプラス側の閾値であり、Ｖｔ−１％はヒステリシスコンパレータ１２２のマイナス側の閾値である。
【０１５９】
すなわち、出力電圧Ｖｏｕｔは、ヒステリシスコンパレータ１２２のコンパレータ３０１、３０２の参照電圧Ｖｒｅｆ２（＋）、Ｖｒｅｆ２（−）の間で上下動を繰り返している。
【０１６０】
また、出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２２のコンパレータ３０１、３０２の参照電圧Ｖｒｅｆ２（＋）、Ｖｒｅｆ２（−）の間で上下に変動することにより、スイッチ１１０のオン／オフが繰り返し行われる。
【０１６１】
このため、図６（Ａ）に示すように、時刻ｔ＝０．６で負荷回路９０の抵抗値が急激に増大すると、実施の形態１の出力電流Ｉｏｕｔは、スイッチ１１０のオン／オフにより、非常に短い時間で流れる状態と流れない状態が切り替わりながら、時刻ｔ＝１．２辺りまでに電流値自体が低下してゆく。
【０１６２】
このように出力電流Ｉｏｕｔが低下するのは、メインスイッチ２０がオフにされた状態で、スイッチ１１０のオン／オフが繰り返し行われることにより、コイル３０に蓄積された電磁エネルギが負荷回路９０によって消費されるからである。
【０１６３】
出力電流Ｉｏｕｔが十分に低下し、時刻ｔ＝１．２を過ぎた辺りで出力電圧ＶｏｕｔがＶｔ−２％まで低下すると、ヒステリシスコンパレータ１２１の出力信号がＨレベル（“１”）に切り替わる。
【０１６４】
これにより、ＡＮＤ回路１２３の出力は、制御部７０が出力する制御信号によって切り替えられる状態になる。すなわち、補助制御部１２０による割り込み制御は行われない状態になる。
【０１６５】
これにより、ＤＣ−ＤＣコンバータ１００は、制御部７０によってメインスイッチ２０のオン／オフが行われる通常動作の状態に復帰する。
【０１６６】
次に、図７（Ａ）、（Ｂ）を用いて、負荷回路９０の抵抗値が急激に増大した場合における実施の形態１のＤＣ−ＤＣコンバータ１００（図４参照）の動作と、比較例のＤＣ−ＤＣコンバータ１（図１参照）の動作とを比較する。負荷回路９０の抵抗値の急激な増大は、時刻ｔ＝０．６で生じていることとする。
【０１６７】
図７（Ｂ）に示すように、実施の形態１の出力電圧Ｖｏｕｔは、時刻ｔ＝０．６の後に大きく変動することはなく、目標値Ｖｔにほぼ保たれている。これは、上述したように、ヒステリシスコンパレータ１２１のプラス側の閾値（Ｖｔ＋２％）に達した後は、ヒステリシスコンパレータ１２２のプラス側の閾値（Ｖｔ＋１％）とマイナス側の閾値（Ｖｔ−２％）との間で上下動を繰り返している状態である。
【０１６８】
出力電圧Ｖｏｕｔは、時刻ｔ＝２あたりでは、目標値Ｖｔで一定になっている。これは、制御部７０によるメインスイッチ２０のオン／オフの制御が行われ、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔの目標値Ｖｔに保持されている状態を表している。
【０１６９】
また、図７（Ａ）に示すように、出力電流Ｉｏｕｔは、時刻ｔ＝０．０６から徐々に低下し、時刻ｔ＝２辺りでは、略一定になっている。これは、制御部７０によるメインスイッチ２０のオン／オフの制御が行われ、ＤＣ−ＤＣコンバータ１００の出力電圧Ｖｏｕｔの目標値Ｖｔに保持されている状態を表している。
【０１７０】
これに対して、比較例の出力電圧Ｖｏｕｔは、時刻ｔ＝０．７辺りで大幅に上昇し、過電圧が生じている。
【０１７１】
以上より、実施の形態１の出力電圧Ｖｏｕｔは、比較例の出力電圧Ｖｏｕｔに比べると、変動が大幅に抑制されていることが分かる。
【０１７２】
次に、図８（Ａ）、（Ｂ）、（Ｃ）を用いて、実施の形態１のＤＣ−ＤＣコンバータ１００における出力電流Ｉｏｕｔとコイル電流ＩＬとの関係について説明する。実施の形態１のＤＣ−ＤＣコンバータ１００におけるコイル電流ＩＬは、コイル３０に流れる電流である。
【０１７３】
図８は、実施の形態１のＤＣ−ＤＣコンバータ１００における出力電流Ｉｏｕｔとコイル電流ＩＬとの関係を示す図である。
【０１７４】
図８（Ａ）は、図７（Ａ）における時刻ｔ＝０．９からｔ＝１．２までの期間を横軸方向に拡大して出力電流Ｉｏｕｔを示す図である。図８（Ｂ）は、図８（Ａ）と同一の期間におけるコイル電流ＩＬの波形を示し、図８（Ｃ）は、図８（Ａ）に示す出力電流Ｉｏｕｔと、図８（Ｂ）に示すコイル電流ＩＬとを重ねて示す図である。
【０１７５】
図８（Ａ）に示すように、出力電流Ｉｏｕｔは、振幅が減衰しながらスイッチ１１０のオン／オフによりパルス状に流れている。各パルスにおいて、電流値は時間の経過とともに減少するため、右肩下がりのパルスになっている。
【０１７６】
また、コイル３０（図４参照）に蓄積された電磁エネルギは、時間の経過とともに負荷回路９０で消費されて減少し、これにより、出力電圧Ｖｏｕｔがヒステリシスコンパレータ１２２の閾値（Ｖｔ±１％）に達するのに要する時間が徐々に長くなる。このため、時間の経過とともに、出力電流Ｉｏｕｔのパルス幅が長くなっている。
【０１７７】
また、図８（Ｂ）に示すように、コイル３０（図４参照）には、スイッチ１１０（図４）がオンのときもオフのときもコイル電流ＩＬが流れるため、コイル電流ＩＬの波形は、時間の経過とともに減少する波形になる。
【０１７８】
また、コイル電流ＩＬは、スイッチ１１０がオンの期間（出力電流Ｉｏｕｔがゼロになる期間）には、コイル３０とスイッチ１１０とを含むループに通流するため、殆ど電力損失が生じない。
【０１７９】
このため、図８（Ｃ）に示すように、スイッチ１１０がオンの期間（出力電流Ｉｏｕｔがゼロになる期間）には、コイル電流ＩＬは略一定となっている。
【０１８０】
従って、図８（Ｂ）に示すように、コイル電流ＩＬは、スイッチ１１０がオンの期間（出力電流Ｉｏｕｔがゼロになる期間）には略一定となり、スイッチ１１０がオフの期間（出力電流Ｉｏｕｔが流れる期間）に減少する特性となる。
【０１８１】
スイッチ１１０がオンの期間（出力電流Ｉｏｕｔがゼロになる期間）にコイル電流ＩＬが略一定になるのは、コイル３０とスイッチ１１０とを含むループに通流することによって殆ど電力損失が生じないためである。
【０１８２】
また、スイッチ１１０がオフの期間（出力電流Ｉｏｕｔが流れる期間）にコイル電流ＩＬが減少するのは、負荷回路９０（図４参照）に電流が供給されることにより、コイル３０に蓄積された電磁エネルギが負荷回路９０で消費されるためである。
【０１８３】
以上より、実施の形態１のＤＣ−ＤＣコンバータ１００によれば、過電圧を効率的に抑制できる。
【０１８４】
なお、以上では、ヒステリシスコンパレータ１２１のヒステリシス特性の閾値がＶｔ±２％で、ヒステリシスコンパレータ１２１のヒステリシス特性の閾値がＶｔ±１％である形態について説明した。
【０１８５】
しかしながら、ヒステリシスコンパレータ１２１のヒステリシス特性の閾値の方がヒステリシスコンパレータ１２２のヒステリシス特性の閾値より大きければ、ヒステリシスコンパレータ１２１、１２２のヒステリシス特性の閾値はこれらの値に限定されない。
【０１８６】
ヒステリシスコンパレータ１２１のヒステリシス特性のプラス側の閾値は、負荷回路９０の抵抗値が急激に上昇した際に、出力電圧Ｖｏｕｔの上限を決める値であるため、負荷回路９０の定格耐圧との関係で設定すればよい。
【０１８７】
また、ヒステリシスコンパレータ１２１のヒステリシス特性のマイナス側の閾値は、補助制御部１２０による制御を終了させて、制御部７０による通常動作に復帰する際の出力電圧Ｖｏｕｔを決める値であるため、負荷回路９０の種類等に応じて設定すればよい。
【０１８８】
また、ヒステリシスコンパレータ１２２のヒステリシス特性の閾値は、コイル３０に蓄積された電磁エネルギを負荷回路９０に供給して出力電圧Ｖｏｕｔを低下させる際に、スイッチ１１０のオン／オフの制御のタイミングを決定する値である。このため、ヒステリシスコンパレータ１２２のヒステリシス特性の閾値は、負荷回路９０の種類等に応じて設定すればよい。
【０１８９】
また、整流素子として、スイッチ５１及び整流ダイオード５２を有する同期整流トランジスタ５０を用いる形態について説明したが、整流素子は同期整流トランジスタ５０に限定されず、例えば、整流ダイオードを単独で用いてもよい。
【０１９０】
また、補助制御部１２０がヒステリシスコンパレータ１２１、１２２、ＡＮＤ（論理積）回路１２３、１２４、及びインバータ１２５を有する形態について説明したが、同様の動作が可能であれば、補助制御部１２０の回路構成は、図４に示す回路構成に限定されない。
【０１９１】
また、制御部７０がオペアンプ７１、コンパレータ７２、ランプ波発生器７３、抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４、及びキャパシタＣ１を有する形態について説明したが、同様の動作が可能であれば、制御部７０の回路構成は、図４に示す回路構成に限定されない。
【０１９２】
＜実施の形態２＞
図９は、実施の形態２のＤＣ−ＤＣコンバータ２００の回路構成を示す図である。
【０１９３】
実施の形態２のＤＣ−ＤＣコンバータ２００は、補助制御部２２０の回路構成が実施の形態１のＤＣ−ＤＣコンバータ１００と異なる。
【０１９４】
補助制御部２２０は、回路２０１、２０２、ＡＮＤ回路１２３、１２４、インバータ１２５、１２６、１２７、及びセレクタ１２８を含む。補助制御部２２０は、実施の形態１の補助制御部１２０のヒステリシスコンパレータ１２１、１２２（図４、図５参照）の代わりに、回路２０１、２０２を有する。
【０１９５】
回路２０１は、コンパレータ３０１Ａ、ＲＳラッチ回路３０３Ａ、及びタイマー２１１を有する。
【０１９６】
回路２０２は、コンパレータ３０１Ｂ、ＲＳラッチ回路３０３Ｂ、及び遅延素子２１２を有する。
【０１９７】
回路２０１のコンパレータ３０１Ａ及びＲＳラッチ回路３０３Ａは、実施の形態１のヒステリシスコンパレータ１２１のコンパレータ３０１及びＲＳラッチ回路３０３（図５参照）と同様である。
【０１９８】
回路２０２のコンパレータ３０１Ｂ及びＲＳラッチ回路３０３Ｂは、実施の形態１のヒステリシスコンパレータ１２２のコンパレータ３０１及びＲＳラッチ回路３０３と同様である。
【０１９９】
回路２０１のコンパレータ３０１Ａは、非反転入力端子が出力端子６０Ａに接続され、反転入力端子に参照電圧（Ｖｒｅｆ１（＋））が入力され、出力端子がＲＳラッチ回路３０３のＳ端子に接続されている。参照電圧（Ｖｒｅｆ１（＋））は、ＤＣ−ＤＣコンバータ２００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値＋２％の値に相当するＶｔ＋２％である。
【０２００】
コンパレータ３０１Ａは、非反転入力端子に入力される電圧がＶｔ＋２％以上になると、Ｈレベル（“１”）の出力信号を出力する。
【０２０１】
ＲＳラッチ回路３０３Ａは、Ｓ端子にコンパレータ３０１Ａの出力端子が接続され、Ｒ端子にタイマー２１１の出力端子が接続される。タイマー２１１の入力端子は、遅延素子２１２を介して、コンパレータ３０１Ｂの出力端子に接続されている。
【０２０２】
また、ＲＳラッチ回路３０３Ａは、Ｑ端子に接続される否定演算部１２１Ａを有する。ＲＳラッチ回路３０３Ａの否定演算部１２１Ａの出力端子は、ＡＮＤ回路１２３の他方の入力端子（図９中の下側の入力端子）に接続されると共に、インバータ１２５を介してＡＮＤ回路１２４の一方の入力端子（図９中の上側の入力端子）に接続されている。
【０２０３】
ここで、否定演算部１２１ＡはＲＳラッチ回路３０３Ａに含まれるものとし、ＲＳラッチ回路３０３Ａの出力信号とは、Ｑ端子から否定演算部１２１Ａで反転されて出力される出力信号を表すこととする。
【０２０４】
ＲＳラッチ回路３０３Ａは、コンパレータ３０１ＡからＳ端子にＨレベル（“１”）の出力信号が入力されると、Ｌレベル（“０”）の出力信号を出力する。また、ＲＳラッチ回路３０３Ａは、タイマー２１１からＨレベル（“１”）の出力信号がＲ端子に入力されると、出力信号をリセットしてＨレベル（“１”）にする。
【０２０５】
なお、タイマー２１１の回路構成と動作については、図１０乃至図１２を用いて後述するが、実施の形態２では、補助制御部２２０による割り込み制御を終了させて、メインスイッチ２０のオン／オフを制御部７０による通常動作に復帰させる際にタイマー２１１を用いる。
【０２０６】
回路２０２のコンパレータ３０１Ｂは、非反転入力端子が出力端子６０Ａに接続され、反転入力端子に参照電圧（Ｖｒｅｆ２（＋））が入力されている。また、コンパレータ３０１Ｂは、出力端子がＲＳラッチ回路３０３ＢのＳ端子と、遅延素子２１２の入力端子に接続されている。遅延素子２１２の出力端子は、ＲＳラッチ回路３０３ＢのＲ端子と、タイマー２１１の入力端子に接続されている。遅延素子２１２は、バッファを直列接続した回路である。
【０２０７】
参照電圧（Ｖｒｅｆ２（＋））は、ＤＣ−ＤＣコンバータ２００の出力端子６０Ａから出力される電圧の目標値（Ｖｔ）に対して、目標値＋１％の値に相当するＶｔ＋１％である。
【０２０８】
コンパレータ３０１Ｂは、非反転入力端子に入力される電圧がＶｔ＋１％以上になると、Ｈレベル（“１”）の出力信号を出力する。
【０２０９】
ＲＳラッチ回路３０３Ｂは、コンパレータ３０１ＢからＳ端子にＨレベル（“１”）の出力信号が入力されると、Ｑ端子からＨレベル（“１”）の出力信号を出力する。また、ＲＳラッチ回路３０３Ｂは、遅延素子２１２からＨレベル（“１”）の出力信号がＲ端子に入力されると、Ｑ端子から出力する出力信号をＬレベル（“０”）にリセットする。
【０２１０】
ＲＳラッチ回路３０３ＢのＲ端子には、遅延素子２１２を介してコンパレータ３０１Ｂの出力信号が入力される。このため、ＲＳラッチ回路３０３ＢのＱ端子から出力される出力信号は、コンパレータ３０１ＢからＳ端子にＨレベル（“１”）の出力信号が入力された後に（遅延素子２１２による遅延時間の経過後に）Ｌレベル（“０”）にリセットされる。
【０２１１】
ここで、実施の形態２のＤＣ−ＤＣコンバータ２００において、出力端子６０Ａの出力電圧Ｖｏｕｔが上昇してＶｔ＋１％に達すると、コンパレータ３０１Ｂの出力がＨレベル（“１”）になり、ＲＳラッチ回路３０３Ｂの出力信号はＨレベル（“１”）になる。
【０２１２】
また、出力電圧Ｖｏｕｔがさらに上昇してＶｔ＋２％に達すると、コンパレータ３０１Ａの出力電圧がＨレベル（“１”）になり、ＲＳラッチ回路３０３Ａの出力信号はＬレベル（“０”）になる。
【０２１３】
ＲＳラッチ回路３０３Ａの出力信号がＬレベル（“０”）になると、ＡＮＤ回路１２３の出力が“０”になり、メインスイッチ２０がオフになる。すなわち、補助制御部２２０の制御信号が制御部７０の制御信号に割り込み、メインスイッチ２０が強制的にオフになる。
【０２１４】
また、このとき、ＡＮＤ回路１２４には、インバータ１２５を介してＨレベル（“１”）の出力信号が入力されるとともに、ラッチ回路３０３ＢからＨレベルの出力信号が入力されるため、ＡＮＤ回路１２４の出力信号はＨレベル（“１”）になり、スイッチ１１０がオンにされるとともにスイッチ５１がオフにされる。
【０２１５】
メインスイッチ２０がオフにされて直流電源８０から出力端子６０Ａへの電力供給が遮断されるとともに、スイッチ１１０がオンにされてコイル３０に蓄積された電磁エネルギによる電流がコイル３０とスイッチ１１０とを含むループに流れる。この結果、出力端子６０Ａには電力が供給されない状態になり、出力端子６０Ａの出力電圧Ｖｏｕｔは低下する。
【０２１６】
この後に、遅延素子２１２を介してＲＳラッチ回路３０３ＢのＲ端子にＨレベル（“１”）の信号が入力されると、ＲＳラッチ回路３０３Ｂの出力信号はＬレベル（“０”）にリセットされ、ＡＮＤ回路１２４の出力信号は“０”になり、スイッチ１１０はオフにされるとともにスイッチ５１はオンにされる。
【０２１７】
このような動作は、実施の形態１のＤＣ−ＤＣコンバータ１００のヒステリシスコンパレータ１２２のプラス側の閾値（＋１％）とマイナス側の閾値（−１％）によるスイッチ１１０及びスイッチ５１のオン／オフの制御と同様である。スイッチ１１０とスイッチ５１とは逆位相でオン／オフが行われる。
【０２１８】
このため、実施の形態２のＤＣ−ＤＣコンバータ２００では、遅延素子２１２の遅延時間を、出力電圧Ｖｏｕｔが実施の形態１におけるプラス側の閾値（Ｖｔ＋１％）からマイナス側の閾値（Ｖｔ−１％）に低下する時間と同等の時間に設定すればよい。
【０２１９】
実施の形態１のＤＣ−ＤＣコンバータ１００では、スイッチ１１０がオンになり、出力電圧Ｖｏｕｔがマイナス側の閾値（Ｖｔ−１％）に低下するのに要する時間は、補助制御部１２０による割り込み制御が行われている間は略一定である。
【０２２０】
従って、遅延素子２１２の遅延時間は、例えば、実施の形態１のＤＣ−ＤＣコンバータ１００において、スイッチ１１０がオンになる時間と同一の時間に設定すればよい。遅延素子２１２の遅延時間は、直列接続するバッファの各々における遅延時間と、直列接続するバッファの段数とによって調整することができる。
【０２２１】
次に、図１０乃至図１２を用いて、タイマー２１１の回路構成と動作について説明する。
【０２２２】
図１０は、実施の形態２のＤＣ−ＤＣコンバータ２００のタイマー２１１に設定される基準時間Ｔを示す図である。
【０２２３】
上述のように、実施の形態２では、補助制御部２２０による割り込み制御を終了させて、メインスイッチ２０のオン／オフを制御部７０による通常動作に復帰させる際に、タイマー２１１を用いる。
【０２２４】
図１０に示す特性は、補助制御部２２０（図９参照）による割り込み制御から、制御部７０による通常動作への復帰する際の出力電圧Ｖｏｕｔの波形と、タイマー２１１の基準時間Ｔを表す。
【０２２５】
実施の形態２のＤＣ−ＤＣコンバータ２００は、実施の形態１のＤＣ−ＤＣコンバータ１００と同様に動作するため、ＤＣ−ＤＣコンバータ２００の出力電圧Ｖｏｕｔの波形は、実施の形態１の補助制御部１２０（図４参照）による割り込み制御による出力電圧Ｖｏｕｔの波形と同様である。
【０２２６】
図１０には、補助制御部２２０（図９参照）による割り込み制御から、制御部７０による通常動作への復帰する際の出力電圧Ｖｏｕｔの波形を拡大して示す。
【０２２７】
実施の形態２では、ヒステリシスコンパレータ１２１のマイナス側の閾値（−２％）を用いる代わりに、タイマー２１１の基準時間Ｔを用いて、補助制御部２２０による割り込み制御を終了させて、メインスイッチ２０のオン／オフを制御部７０による通常動作に復帰させる。
【０２２８】
図１０に示すように、出力電圧Ｖｏｕｔは、スイッチ１１０のオン／オフによって上下変動を繰り返し、コイル３０に蓄積された電磁エネルギが徐々に少なくなる。
【０２２９】
上述したように、コンパレータ３０１Ｂの出力信号がＨレベル（“１”）になり、ＲＳラッチ回路３０３ＢのＱ端子からＨレベル（“１”）の出力信号がＡＮＤ回路１２４に入力されると、スイッチ１１０はオンになる。また、コンパレータ３０１Ｂの出力信号がＨレベル（“１”）になった後に、遅延素子２１２から出力されるＨレベル（“１”）の出力信号がＲＳラッチ回路３０３ＡのＲ端子に入力されると、コンパレータ３０１Ｂの出力信号がＬレベル（“０”）にリセットされることにより、スイッチ１１０はオフになる。
【０２３０】
実施の形態２では、スイッチ１１０がオンである期間は、遅延素子２１２の遅延時間によって決まり、補助制御部２２０による割り込み制御が行われている間は一定である。スイッチ１１０がオンである間は、出力電圧Ｖｏｕｔは低下する。
【０２３１】
また、補助制御部２２０による割り込み制御が行われている間は、時間の経過に伴ってコイル３０に蓄積した電磁エネルギが徐々に消費されるため、出力電圧Ｖｏｕｔが上昇するのに要する時間は徐々に長くなる。すなわち、スイッチ１１０がオフである時間は、徐々に長くなる。
【０２３２】
例えば、図１０に示すように、スイッチ１１０がオフである期間は、期間ｔ１〜ｔ２、期間ｔ３〜ｔ４、期間ｔ５〜ｔ６と徐々に長くなる。
【０２３３】
そして、負荷回路９０に供給される出力電流Ｉｏｕｔが負荷回路９０にとって不足する状態になると、例えば、時刻ｔ７以降のように、スイッチ１１０がオフである期間は、それまでの期間ｔ１〜ｔ２、期間ｔ３〜ｔ４、期間ｔ５〜ｔ６よりも、さらに長くなる。
【０２３４】
このため、負荷回路９０に供給される出力電流Ｉｏｕｔが負荷回路９０にとって不足する状態になったときに、スイッチ１１０がオフである期間が長くなっていることを検出できるように、タイマー２１１の基準時間Ｔを設定すればよい。
【０２３５】
具体的には、出力電圧Ｖｏｕｔがコンパレータ３０１Ｂの閾値（Ｖｒｅｆ２＋１％）に復帰するまでに要する最大の期間（ｔ５〜ｔ６）よりも長い時間に、基準時間Ｔを設定し、スイッチ１１０がオフである期間が基準時間Ｔよりも長くなった場合に、補助制御部２２０による割り込み制御を終了すればよい。
【０２３６】
これにより、実施の形態２のＤＣ−ＤＣコンバータ２００において、負荷回路９０に供給される出力電流Ｉｏｕｔが負荷回路９０にとって不足する状態になったときに、実施の形態１と同様に、メインスイッチ２０のオン／オフの制御を制御部７０による通常動作に復帰させることができる。
【０２３７】
次に、図１１を用いて、実施の形態２のＤＣ−ＤＣコンバータ２００のタイマー２１１の回路構成について説明する。
【０２３８】
図１１（Ａ）は、実施の形態２のＤＣ−ＤＣコンバータ２００のタイマー２１１の回路構成を示す図であり、図１１（Ｂ）は、実施の形態２のＤＣ−ＤＣコンバータ２００のタイマー２１１内の位相検出器４０３の回路構成を示す図である。
【０２３９】
図１１（Ａ）に示すように、タイマー２１１は、入力端子４０１、遅延素子４０２、位相検出器(Phase Detector)４０３、及び出力端子４０４を有する。
【０２４０】
入力端子４０１は、入力側が遅延素子２１２（図４参照）の出力端子に接続されている。入力端子４０１の出力側は、遅延素子４０２を介して位相検出器４０３の遅延入力端子(in_delay)に接続されるとともに、位相検出器４０３の入力端子(in)に接続されている。
【０２４１】
遅延素子４０２は、入力端子４０１と、位相検出器４０３の遅延入力端子(in_delay)との間に挿入されている。遅延素子４０２は、タイマー２１１の基準時間Ｔとなる遅延時間を入力信号に加えるために配設されている。遅延素子４０２の遅延時間は、タイマー２１１の基準時間Ｔである。
【０２４２】
位相検出器４０３は、入力端子(in)、遅延入力端子(in_delay)、及び出力端子(out)を有する。
【０２４３】
位相検出器４０３の遅延入力端子(in_delay)には、入力端子(in)に入力される入力信号よりも、遅延素子４０２による遅延時間分だけ遅延が加えられた入力信号が入力される。
【０２４４】
位相検出器４０３は、入力端子(in)への入力信号がＨレベル（“１”）である期間と、遅延入力端子(in_delay)への入力信号がＨレベル（“１”）である期間とに重複がある場合に、出力端子(out)からＨレベル（“１”）の出力信号を出力する。
【０２４５】
出力端子４０４はＲＳラッチ回路３０３ＡのＲ端子に接続されている。遅延素子４０４は、バッファが直列接続されたものである。
【０２４６】
図１１（Ｂ）に示すように、位相検出器４０３は、入力端子(in)、遅延入力端子(in_delay)、出力端子(out)、インバータ４１０、Ｄフリップフロップ４１１、４１２、ＡＮＤ回路４１３、ＮＯＲ（否定論理和）回路４１４、及びバッファ４１５を有する。
【０２４７】
インバータ４１０は、入力端子が入力端子(in)に接続され、出力端子がＤフリップフロップ４１１のクロック入力端子ＣＬＫと、ＮＯＲ回路４１４の一方の入力端子（図１１（Ｂ）中の左側の入力端子）とに接続されている。
【０２４８】
Ｄフリップフロップ４１１のデータ入力端子Ｄには、データ“１”が入力されており、出力端子Ｑは、ＡＮＤ回路４１３の一方の入力端子（図１１（Ｂ）中の左側の入力端子）に接続されている。クロック入力端子ＣＬＫには、インバータ４１０を介して入力端子(in)が接続されている。クリヤ端子！ＣＬＲは、バッファ４１５の出力端子に接続されている。なお、出力端子！Ｑは、ターミネートされている。
【０２４９】
Ｄフリップフロップ４１１は、クロック入力端子ＣＬＫにＨレベル（“１”）が入力されるとデータ入力端子Ｄの“１”を出力端子Ｑに反映する。また、Ｄフリップフロップ４１１は、クリヤ端子！ＣＬＲに“０”が入力されると、出力端子Ｑの値を“０”にクリヤする。
【０２５０】
Ｄフリップフロップ４１２のデータ入力端子Ｄには、データ“１”が入力されており、出力端子Ｑは、ＡＮＤ回路４１３の他方の入力端子（図１１（Ｂ）中の右側の入力端子）に接続されている。クロック入力端子ＣＬＫは、遅延入力端子(in_delay)に接続されている。クリヤ端子！ＣＬＲは、バッファ４１５の出力端子に接続されている。なお、出力端子！Ｑは、ターミネートされている。
【０２５１】
Ｄフリップフロップ４１２は、クロック入力端子ＣＬＫにＨレベル（“１”）が入力されるとデータ入力端子Ｄの“１”を出力端子Ｑに反映する。また、Ｄフリップフロップ４１２は、クリヤ端子！ＣＬＲに“０”が入力されると、出力端子Ｑの値を“０”にクリヤする。
【０２５２】
このような位相検出器４０３において、入力端子(in)にＬレベル（“０”）が入力されている間は、ＮＯＲ回路４１４に“１”が入力されるため、ＮＯＲ回路４１４の出力は、遅延入力端子(in_delay)の値によらずに“０”になる。
【０２５３】
このため、Ｄフリップフロップ４１２のクリヤ端子！ＣＬＲに“０”が入力され、Ｄフリップフロップ４１２の出力端子Ｑの値はクリヤされて“０”になり、出力端子(out)はＬレベル（“０”）の出力信号を出力する。
【０２５４】
従って、入力端子(in)にＬレベル（“０”）が入力されている間に、遅延入力端子(in_delay)にＨレベル（“１”）が入力されても、Ｄフリップフロップ４１２の出力端子Ｑからは“０”が出力され、出力端子(out)はＬレベル（“０”）の出力信号を出力する。
【０２５５】
すなわち、入力端子(in)に入力される入力信号がＨレベル（“１”）に立ち上がり、その後、Ｌレベル（“０”）に立ち下がった後に、遅延入力端子(in_delay)に入力される入力信号がＨレベル（“１”）に立ち上がると、出力端子(out)から出力される出力信号は、Ｌレベル（“０”）に保持される。
【０２５６】
また、入力端子(in)にＨレベル（“１”）が入力されると、インバータ４１０から出力されるＬレベル（“０”）の信号がＮＯＲ回路４１４に入力されるため、ＮＯＲ回路４１４の出力信号のレベルは、ＡＮＤ回路４１３の出力信号のレベルに依存することになる。
【０２５７】
Ｄフリップフロップ４１１、４１２の出力端子Ｑの値がクリヤされて共に“０”である状態において、入力端子(in)にＨレベル（“１”）が入力されるとともに、遅延入力端子(in_delay)がＨレベル（“１”）になったとする。
【０２５８】
この結果、インバータ４１０の出力信号は“０”になり、ＡＮＤ回路４１３の出力は“０”になり、出力端子(out)はＨレベル（“１”）の出力信号を出力する。
【０２５９】
インバータ４１０の出力信号が“０”で、ＡＮＤ回路４１３の出力が“０”であると、ＮＯＲ回路４１４の出力は“１”になるため、クリヤ端子！ＣＬＲに“１”が入力され、Ｄフリップフロップ４１１、４１２の出力端子Ｑの値はクリヤされない。すなわち、出力端子(out)はＨレベル（“１”）に保持される。
【０２６０】
その後、入力端子(in)にＬレベル（“０”）が入力されると、ＮＯＲ回路４１４の出力が“０”となり、クリヤ端子！ＣＬＲに“０”が入力され、Ｄフリップフロップ４１１、４１２の出力端子Ｑの値はクリヤされる。
【０２６１】
この結果、Ｄフリップフロップ４１２の出力端子Ｑからは“０”が出力され、出力端子(out)はＬレベル（“０”）の出力信号を出力する。
【０２６２】
以上より、入力端子(in)にＨレベル（“１”）が入力されている間に、遅延入力端子(in_delay)にＨレベル（“１”）が入力されると、出力端子(out)はＨレベル（“１”）になる。そして、その後、入力端子(in)にＬレベル（“０”）が入力されると、出力端子(out)はＬレベル（“０”）の出力信号を出力することになる。
【０２６３】
次に、図１２（Ａ）、（Ｂ）を用いて、実施の形態２のＤＣ−ＤＣコンバータ２００のタイマー２１１の動作について説明する。
【０２６４】
図１２（Ａ）、（Ｂ）は、実施の形態２のＤＣ−ＤＣコンバータ２００のタイマー２１１に含まれる位相検出器４０３における入力端子(in)への入力信号、遅延入力端子(in_delay)への入力信号、及び出力端子(out)からの出力信号の動作波形を示すタイミングチャートである。
【０２６５】
図１２（Ａ）、（Ｂ）において、位相検出器４０３の遅延入力端子(in_delay)には、入力端子(in)に入力される入力信号よりも、遅延素子４０２による遅延時間Ｔだけ遅延が加えられた入力信号が入力される。
【０２６６】
図１２（Ａ）に示すように、出力端子(out)の出力信号は、時刻ｔ１０で入力端子(in)の入力信号がＨレベル（“１”）になり、時刻ｔ１１で遅延入力端子(in_delay)の入力信号がＨレベル（“１”）になったときに、矢印Ａで示すようにＨレベル（“１”）になる。
【０２６７】
入力端子(in)の入力信号がＨレベル（“１”）になっている間に遅延入力端子(in_delay)の入力信号がＨレベル（“１”）になることにより、出力端子(out)の出力信号は矢印Ａで示すようにＨレベル（“１”）になっている。
【０２６８】
また、時刻ｔ１２で入力端子(in)の入力信号がＬレベル（“０”）になると、矢印Ｂで示すように、出力端子(out)の出力信号がＬレベル（“０”）になる。
【０２６９】
一方、図１２（Ｂ）では、時刻ｔ２０で入力端子(in)の入力信号がＨレベル（“１”）になり、時刻ｔ２１でＬレベル（“０”）に立ち下がった後に、時刻ｔ２２で遅延入力端子(in_delay)の入力信号がＨレベル（“１”）になると、出力端子(out)の出力信号はＬレベル（“０”）に保持される。
【０２７０】
入力端子(in)の入力信号がＨレベル（“１”）になってから遅延時間Ｔが経過してＬレベル（“０”）に立ち下がった後に、遅延入力端子(in_delay)の入力信号がＨレベル（“１”）になっているため、出力端子(out)の出力信号はＬレベル（“０”）になっている。
【０２７１】
図１２（Ａ）、（Ｂ）に示す入力端子(in)の入力信号と、遅延入力端子(in_delay)の入力信号は、コンパレータ３０１Ｂの出力信号であり、スイッチ１１０をオフにするＡＮＤ回路１２４の出力信号のレベルを決定する信号である。
【０２７２】
このため、スイッチ１１０がオフになっている時間が、遅延素子４０２の遅延時間として与えられるタイマー２１１の基準時間Ｔよりも長くなったときに、メインスイッチ２０のオン／オフの制御を制御部７０による通常動作に復帰させる。
【０２７３】
以上により、実施の形態２のＤＣ−ＤＣコンバータ２００は、実施の形態１のＤＣ−ＤＣコンバータ１００と同様に動作し、過電圧を効率的に抑制することができる。
【０２７４】
また、実施の形態２のＤＣ−ＤＣコンバータ２００は、実施の形態１のヒステリシスコンパレータ１２１、１２２の代わりに、タイマー２１１、遅延素子２１２等を含む構成で、実施の形態１のＤＣ−ＤＣコンバータ１００と同様の動作を実現できる。
【０２７５】
また、タイマー２１１の基準時間Ｔの最適化して短縮することにより、補助制御部２２０による割り込み制御から、制御部７０による通常動作への復帰を早めることもできる。
【０２７６】
また、実施の形態１のヒステリシスコンパレータ１２１、１２２には、それぞれ、２つのコンパレータ３０１、３０２（図５参照）が必要であるが、実施の形態２のＤＣ−ＤＣコンバータ２００は、２つのコンパレータ３０１Ａ、３０１Ｂで回路を実現できる。
【０２７７】
このため、実施の形態２のＤＣ−ＤＣコンバータ２００は、実施の形態１のＤＣ−ＤＣコンバータ１００よりも、低消費電力化を図ることができる。
【０２７８】
以上、本発明の例示的な実施の形態のＤＣ−ＤＣコンバータ、及び、電子装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
一端が直流電源に接続される第１スイッチと、
負荷回路に接続される出力端子と、
前記第１スイッチの他端と前記出力端子との間に接続されるコイルと、
前記コイルと前記出力端子との間に一端が接続され、他端が基準電位端子に接続される平滑用キャパシタと、
入力部が前記基準電位端子に接続され、出力部が前記第１スイッチと前記コイルとの接続部に接続される整流素子と、
前記コイルに並列に接続される第２スイッチと、
前記出力端子の電圧に基づき、前記第１スイッチのオン／オフを制御する第１制御部と、
前記出力端子の電圧が所定の電圧まで上昇すると、前記第１制御部による制御に割り込んで前記第１スイッチをオフにするとともに、前記第２スイッチのオン／オフを制御する第２制御部と
を含む、ＤＣ−ＤＣコンバータ。
（付記２）
前記第２制御部は、
入力電圧に対する出力信号の第１ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第１出力信号を出力する第１比較部と、
入力電圧に対する出力信号の第２ヒステリシス特性を有し、前記出力端子の電圧に応じた比較結果を表す第２出力信号を出力する第２比較部と
を有し、前記第１ヒステリシス特性は、前記所定の電圧をプラス側の第１閾値として有し、前記第２ヒステリシスのプラス側の第２閾値は、前記プラス側の第１閾値より小さく、前記第２ヒステリシス特性のマイナス側の第２閾値は、絶対値で前記第１ヒステリシス特性のマイナス側の第１閾値より小さく、
前記出力端子の電圧が前記プラス側の第１閾値まで上昇すると、前記第１比較部の第１出力信号の信号レベルを反転させることにより前記第１スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第２閾値と前記マイナス側の第２閾値に達して前記第２比較部の第２出力信号が反転することにより前記第２スイッチのオン／オフを制御する、付記１記載のＤＣ−ＤＣコンバータ。
（付記３）
前記第２制御部は、
一方の入力部が前記主制御部の出力部に接続され、他方の入力部が否定演算部を介して前記第１比較部の出力部に接続され、出力部が前記第１スイッチの制御端子に接続される第１論理積回路と、
一方の入力部が前記第１比較部の出力部に接続され、他方の入力部が前記第２比較部の出力部に接続され、出力部が前記第２スイッチの制御端子に接続される第２論理積回路と
をさらに有し、前記出力端子の電圧が前記プラス側の第１閾値まで上昇すると、前記第１比較部の第１出力信号の信号レベルの反転により前記第１論理積回路の出力を反転させて前記第１スイッチをオフにするとともに、前記出力端子の電圧が前記プラス側の第２閾値と前記マイナス側の第２閾値とに達して前記第２比較部の第２出力信号が反転することにより、前記第２出力信号により前記第２論理積回路の出力を制御して前記第２スイッチのオン／オフを制御する、付記２記載のＤＣ−ＤＣコンバータ。
（付記４）
前記第２制御部は、
前記出力端子の電圧が所定の電圧まで上昇すると、比較結果を表す第１出力信号を反転して出力する第１比較器と、
前記出力端子の電圧が前記所定の電圧よりも低い第２所定電圧まで上昇すると、比較結果を表す第２出力信号を反転して出力する第２比較部と、
前記第１比較器から出力される第１出力信号を保持して出力する第１ラッチ回路と、
前記第２比較器から出力される第２出力信号を保持して出力する第２ラッチ回路と、
前記第２比較部の出力部と前記第１ラッチ回路のリセット端子の間に挿入される第１遅延部と、
前記第２比較部の出力部と前記第２ラッチ回路のリセット端子の間に挿入される第２遅延部と
を有し、前記第１遅延部による第１遅延時間は、前記第２遅延部による第２遅延時間よりも長く、
前記出力端子の電圧が前記所定の電圧まで上昇することによって反転した前記第１出力信号が前記第１ラッチ回路によって保持されると、前記第１遅延部によって遅延される前記第２出力信号によって前記第１ラッチ回路がリセットされるまで、前記第１ラッチ回路が保持する前記反転した第１出力信号で前記第１スイッチをオフにするとともに、
前記出力端子の電圧が前記第２所定電圧まで上昇することによって反転した前記第２出力信号が前記第２ラッチ回路によって保持されると、前記第２遅延部によって遅延される前記反転した第２出力信号によって前記第２ラッチ回路がリセットされるまで、前記第２ラッチ回路が保持する前記反転した第２出力信号で前記第２スイッチをオンにする、付記１記載のＤＣ−ＤＣコンバータ。
（付記５）
前記第２制御部は、
一方の入力部が前記主制御部の出力部に接続され、他方の入力部が否定演算部を介して前記第１ラッチ回路の出力部に接続され、出力部が前記第１スイッチの制御端子に接続される第１論理積回路と、
一方の入力部が前記第１ラッチ回路の出力部に接続され、他方の入力部が前記第２ラッチ回路の出力部に接続され、出力部が前記第２スイッチの制御端子に接続される第２論理積回路と
をさらに有し、
前記第１ラッチ回路が保持する前記反転した第１出力信号で前記第１論理積回路の出力を反転させて前記第１スイッチをオフにするとともに、前記第２ラッチ回路が保持する前記反転した第２出力信号で前記第２論理積回路の出力を制御して前記第２スイッチのオン／オフを制御する、付記４記載のＤＣ−ＤＣコンバータ。
（付記６）
付記１乃至５のいずれか一項に記載のＤＣ−ＤＣコンバータと、
前記出力端子に接続され、前記出力端子から電力供給を受ける演算処理装置と
を含む、電子装置。
【符号の説明】
【０２７９】
１００、２００  ＤＣ−ＤＣコンバータ
１０Ａ、１０Ｂ  入力端子
２０  メインスイッチ
３０  コイル
４０  平滑用キャパシタ
５０  同期整流トランジスタ
５１  スイッチ
５２  整流ダイオード
６０Ａ、６０Ｂ  出力端子
７０  制御部
７１  オペアンプ
７２  コンパレータ
７３  ランプ波発生器
７４  インバータ
８０  直流電源
９０  負荷回路
１１０  スイッチ
１２０  補助制御部
１２１、１２２  ヒステリシスコンパレータ
１２１Ａ  否定演算部
１２３、１２４  ＡＮＤ回路
１２５、１２６、１２７  インバータ
１２８  セレクタ
２０１、２０２  回路
２１１  タイマー
２１２  遅延素子
２２０  補助制御部
３００  入力端子
３０１、３０１Ａ、３０１Ｂ、３０２  コンパレータ
３０３、３０３Ａ、３０３Ｂ  ＲＳラッチ回路
３０４  出力端子
５００  携帯電話端末機
５１１  アンテナ
５１２  ＲＦ通信部
５１３  ＡＤコンバータ
５１４  ベースバンド処理部
５１５  ＣＰＵチップ
【図１】
0005760715.tif 000002
【図２】
0005760715.tif 000003
【図３】
0005760715.tif 000004
【図４】
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【図５】
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【図８】
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【図９】
0005760715.tif 000008
【図１０】
0005760715.tif 000009
【図１１】
0005760715.tif 000010
【図１２】
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【図６】
0005760715.tif 000012
【図７】
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