(57)【特許請求の範囲】
【請求項１】
第１の半導体層と、
前記第１の半導体層上にヘテロ接合面を介在し配設された第２の半導体層と、
前記第１の半導体層の前記ヘテロ接合面近傍に配設された二次元キャリアガス層と、
前記二次元キャリアガス層の一端に電気的に接続された第１の主電極と、
前記二次元キャリアガス層の他端に電気的に接続された第２の主電極と、
前記第１の主電極の一部とそれに対向する前記第２の主電極の一部との間において前記第２の半導体層上に配設された第１のゲート電極と、
前記第１の主電極の他の一部とそれに対向する前記第２の主電極の他の一部との間において前記第２の半導体層上に配設され、前記第１のゲート電極との間に前記二次元キャリアガス層のシート抵抗に比べてシート抵抗が高い分離領域を介在し配設され、前記第１のゲート電極に対して独立に制御される第２のゲート電極と、
を備え、
前記第１のゲート電極のゲート幅は前記第２のゲート電極のゲート幅に比べて大きく設定され、
前記第１のゲート電極に印加される第１のゲート電圧の立ち下がりによって前記第１の主電極と前記第２の主電極との間に電流が流れるオン状態にする場合において、前記第１のゲート電圧が立ち下がるよりも前記第２のゲート電極に印加される第２のゲート電圧が立ち下がるタイミングを遅らせるように制御されることを特徴とする半導体装置。
【請求項２】
前記分離領域が、前記第２の半導体層の上部の一部に電気陰極度の高いフッ素、鉄又はマグネシウムのイオンを導入した不純物導入領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極、前記第２のゲート電極のそれぞれに接続され、前記第１のゲート電極及び前記第２のゲート電極に異なるタイミングにおいてオン及びオフの制御を行うゲート信号を供給するドライバ回路を更に備えたことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記分離領域は、前記第１のゲート電極及び前記第２のゲート電極のゲート長寸法よりも大きく、且つ、前記第１のゲート電極と前記第２のゲート電極との離間距離よりも大きく形成されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
第１の半導体層と、
前記第１の半導体層上にヘテロ接合面を介在し配設された第２の半導体層と、
前記第１の半導体層の前記ヘテロ接合面近傍に配設された二次元キャリアガス層と、
前記二次元キャリアガス層の一端に電気的に接続された第１の主電極と、
前記二次元キャリアガス層の他端に電気的に接続された第２の主電極と、
前記第１の主電極とそれに対向する前記第２の主電極との間において前記第２の半導体層上に配設されたゲート電極と、を備え、
前記ゲート電極のゲート幅方向の一部である第１のゲート電極の直下の閾値電圧に対して、前記ゲート電極のゲート幅方向の他の一部であり、前記第１のゲート電極と分離領域を介在して分断された第２のゲート電極の直下の閾値電圧が低く設定され、
前記第１のゲート電極に印加される第１のゲート電圧の立ち下がりによって前記第１の主電極と前記第２の主電極との間に電流が流れるオン状態にする場合において、前記第１のゲート電圧が立ち下がるよりも前記第２のゲート電極に印加される第２のゲート電圧が立ち下がるタイミングを遅らせるように制御されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にスイッチング素子を備えた半導体装置に関する。
【背景技術】
【０００２】
ガリウムナイトライド（ＧａＮ）系化合物半導体を用いた高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）が知られている。ＨＥＭＴは、低いオン抵抗値を有しかつ高耐圧を有するので、例えば電力用途に使用されている。
【０００３】
下記特許文献１にはノーマリオフ特性を有するＨＥＭＴが開示されている。このＨＥＭＴは、ゲート電極に制御信号を印加しない状態において、ソース電極とドレイン電極との間に電流が流れないオフ状態になる特性を有する。従って、ゲート電極を制御するために負の制御信号（負電位）を生成する必要がなく、ＨＥＭＴを駆動するための電気回路の構成を簡素化することができる。
【０００４】
特許文献１に開示されているノーマリオフ特性を有するＨＥＭＴは、二次元キャリアガス層を有する主半導体領域と、この主半導体領域の主面上に配置され二次元キャリアガス層に電気的に接続されたソース電極及びドレイン電極と、主半導体領域の主面上のソース電極とドレイン電極との間に配置されたゲート電極と、主半導体領域の主面とゲート電極との間に配置された金属酸化物半導体膜とを備えている。金属酸化物半導体膜には、酸化ニッケル等の材料が使用されている。このＨＥＭＴは、絶縁ゲート型構造ではなく、主半導体領域の主面上に金属酸化物半導体膜を介在してゲート電極を積層した構造を有する。その他、絶縁ゲート型構造ではないＨＥＭＴにはニッケル等の主半導体領域とショットキー接続がなされる材料をゲート電極として使用することが知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７６８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述のようなゲート構造を有するＨＥＭＴにおいては、以下の点について配慮がなされていなかった。ゲート電極に高周波制御信号を供給し、ＨＥＭＴを高速スイッチング素子として誘導性負荷又は抵抗性負荷を駆動する場合、ドレイン電極から負荷までの配線インダクタンスによって、ゲートターンオフ時にドレイン電圧（ドレイン−ソース間電圧：ＶＤＳ）に−Ｌ・ｄｉ／ｄｔ分に応じたオーバーシュートが発生する。このオーバーシュートが発生し、ＨＥＭＴがブレークダウンを生じた場合には即座にＨＥＭＴが破壊に至る。
【０００７】
また、オーバーシュートが発生しドレイン電圧が変化すると、ＨＥＭＴのドレイン電極−ゲート電極間に生成されるミラー容量を通じてゲート電圧ＶＧＳにもオーバーシュートが発生する。絶縁ゲート型構造が採用されていないＨＥＭＴにおいては、定格を越えるゲート電圧が印加されるとリーク電流を生じるので、ゲート電圧の最大定格電圧は低く設定しなくてはならない。ゲート電圧に発生するオーバーシュートの対策にはゲート電極に直列抵抗を挿入し、アナログ的に対処することが有効である。しかしながら、ゲート電極への直列抵抗の挿入は、制御信号（ゲート電圧）の立ち上がり時間、立ち下がり時間の遅延に繋がり、ＨＥＭＴの高速スイッチング動作の妨げになってしまう。
【０００８】
本発明は上記課題を解決するためになされたものである。従って、本発明は、オーバーシュートの発生を減少することができ、素子破壊を防止することができるとともに、スイッチング動作速度の高速化を実現することができるスイッチング素子を備えた半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の実施例に係る第１の特徴は、半導体装置において、第１の半導体層と、第１の半導体層上にヘテロ接合面を介在し配設された第２の半導体層と、第１の半導体層のヘテロ接合面近傍に配設された二次元キャリアガス層と、二次元キャリアガス層の一端に電気的に接続された第１の主電極と、二次元キャリアガス層の他端に電気的に接続された第２の主電極と、第１の主電極の一部とそれに対向する第２の主電極の一部との間において第２の半導体層上に配設された第１のゲート電極と、第１の主電極の他の一部とそれに対向する第２の主電極の他の一部との間において第２の半導体層上に配設され、第１のゲート電極との間に二次元キャリアガス層のシート抵抗に比べてシート抵抗が高い分離領域を介在し配設され、第１のゲート電極に対して独立に制御される第２のゲート電極とを備え、第１のゲート電極のゲート幅は第２のゲート電極のゲート幅に比べて大きく設定され、第１のゲート電極に印加される第１のゲート電圧の立ち下がりによって第１の主電極と第２の主電極との間に電流が流れるオン状態にする場合において、第１のゲート電圧が立ち下がるよりも第２のゲート電極に印加される第２のゲート電圧が立ち下がるタイミングを遅らせるように制御される。
【００１１】
第１の特徴に係る半導体装置において、分離領域は、第１のゲート電極と第２のゲート電極との間に配設され、第２の半導体層の表面から少なくともその内部に掘り下げられたリセスにより構成されていることが好ましい。
【００１２】
第１の特徴に係る半導体装置において、分離領域は、第２の半導体層の第１のゲート電極と第２のゲート電極との間に少なくとも配設され、電気陰極度が高いフッ素、鉄又はマグネシウムを導入した不純物導入領域であることが好ましい。
【００１３】
本発明の実施例に係る第２の特徴は、第１の特徴に係る半導体装置において、第１のゲート電極、第２のゲート電極のそれぞれに接続され、第１のゲート電極及び第２のゲート電極に異なるタイミングにおいてオン及びオフの制御を行うゲート信号を供給するドライバ回路を更に備える。
【００１４】
本発明の実施例に係る第３の特徴は、半導体装置において、第１の半導体層と、第１の半導体層上にヘテロ接合面を介在し配設された第２の半導体層と、第１の半導体層のヘテロ接合面近傍に配設された二次元キャリアガス層と、二次元キャリアガス層の一端に電気的に接続された第１の主電極と、二次元キャリアガス層の他端に電気的に接続された第２の主電極と、第１の主電極とそれに対向する第２の主電極との間において第２の半導体層上に配設されたゲート電極と、を備え、前記ゲート電極のゲート幅方向の一部である第１のゲート電極の直下の閾値電圧に対して、前記ゲート電極のゲート幅方向の他の一部であり、第１のゲート電極と分離領域を介在して分断された第２のゲート電極の直下の閾値電圧が低く設定され、第１のゲート電極に印加される第１のゲート電圧の立ち下がりによって第１の主電極と第２の主電極との間に電流が流れるオン状態にする場合において、第１のゲート電圧が立ち下がるよりも第２のゲート電極に印加される第２のゲート電圧が立ち下がるタイミングを遅らせるように制御されることである。
【発明の効果】
【００１５】
本発明によれば、オーバーシュートの発生を減少することができ、素子破壊を防止することができるとともに、スイッチング動作速度の高速化を実現することができるスイッチング素子を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施例１に係る半導体装置に搭載されたＨＥＭＴの構成を示す要部平面図である。
【図２】図１に示すＨＥＭＴのＦ２−Ｆ２切断線（第１のゲート電極部分）において切った要部断面図である。
【図３】図１に示すＨＥＭＴのＦ２−Ｆ２切断線（分離領域）において切った要部断面図である。
【図４】図１に示すＨＥＭＴの全体の平面図である。
【図５】実施例１に係る半導体装置を含む回路図である。
【図６】（Ａ）は実施例１に係る半導体装置の動作を説明するタイミングチャート、（Ｂ）は第１の比較例に係る半導体装置の動作を説明するタイミングチャート、（Ｃ）は第２の比較例に係る半導体装置の動作を説明するタイミングチャートである。
【図７】本発明の実施例２に係る半導体装置に搭載されたＨＥＭＴの分離領域の構成を示す要部断面図である。
【図８】（Ａ）は本発明の実施例３に係る半導体装置に搭載されたＨＥＭＴのゲート電極の一部分の構成を示す要部断面図、（Ｂ）はＨＥＭＴのゲート電極の他の一部分の構成を示す要部断面図である。
【発明を実施するための形態】
【００１７】
次に、図面を参照して、本発明の実施例を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【００１８】
また、以下に示す実施例はこの発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１９】
（実施例１）
本発明の実施例１は、ノーマリオフ構造を有するＨＥＭＴを搭載した半導体装置に本発明を適用した例を説明するものである。
【００２０】
［半導体装置の回路構成］
図５に示すように、実施例１に係る半導体装置１はノーマリオフ構造を有するｎチャネル導電型のＨＥＭＴ（Ｔｒ）を備えている。実施例１において、ＨＥＭＴ（Ｔｒ）は、２個のノーマリオフ構造を有するｎチャネル導電型の第１のＨＥＭＴ（Ｔｒ１）及びノーマリオフ構造を有するｎチャネル導電型の第２のＨＥＭＴ（Ｔｒ２）を備え、第１のＨＥＭＴ（Ｔｒ１）と第２のＨＥＭＴ（Ｔｒ２）とを電気的に並列に接続して構成されている。
【００２１】
ＨＥＭＴ（Ｔｒ）の第１のＨＥＭＴ（Ｔｒ１）は、ソース電極（Ｓ）として使用される第１の主電極４１と、ドレイン電極（Ｄ）として使用される第２の主電極４２と、第１のゲート電極（Ｇ１）５１とを備えている。第２のＨＥＭＴ（Ｔｒ２）は、第１のＨＥＭＴ（Ｔｒ１）と共用される第１の主電極４１と、同様に第１のＨＥＭＴ（Ｔｒ１）と共用される第２の主電極４２と、第１のゲート電極５１とは電気的に分離され独立に制御される第２のゲート電極（Ｇ２）５２とを備えている。
【００２２】
第２の主電極４２は、ここでは誘導性負荷又は抵抗性負荷等の負荷１１を通して電源１２の正極に接続されている。電源１２の負極は例えば基準電位（接地電位）１３に接続されている。負荷１１、電源１２は、いずれも実施例１において半導体装置１の外付け部品として構築されているが、半導体装置１に内蔵されていてもよい。
【００２３】
第１のゲート電極５１、第２のゲート電極５２は、それぞれに独立した制御信号（ゲート信号）を供給し、第１のＨＥＭＴ（Ｔｒ１）、第２のＨＥＭＴ（Ｔｒ２）のそれぞれのオン動作及びオフ動作の制御を行う駆動回路１０に接続されている。駆動回路１０は、負荷１１並びに電源１２と同様に、実施例１において半導体装置１の外付け部品として構築されているが、半導体装置１に内蔵されていてもよい。
【００２４】
なお、実施例１に係る半導体装置１は、２個の第１のＨＥＭＴ（Ｔｒ１）及び第２のＨＥＭＴ（Ｔｒ２）を備えて構成されているが、３個以上のＨＥＭＴを電気的に並列に接続して構築してもよい。
【００２５】
［半導体装置のデバイス構造］
図１乃至図３に示すように、実施例１に係る半導体装置１に搭載されたＨＥＭＴ（Ｔｒ）の第１のＨＥＭＴ（Ｔｒ１）は、基板２と、この基板２上の第１の半導体層３１と、第１の半導体層３１上にヘテロ接合面を介在し配設された第２の半導体層３２と、第１の半導体層３１のヘテロ接合面近傍に配設された二次元キャリアガス層３３と、二次元キャリアガス層３３の一端に電気的に接続された第１の主電極（Ｓ）４１と、二次元キャリアガス層３３の他端に電気的に接続された第２の主電極（Ｄ）４２と、第２の半導体層３２上において第１の主電極４１のゲート幅方向の一部（図１中、上側の一部）とそれに対向する第２の主電極４２のゲート幅方向の一部（図１中、上側の一部）との間に配設された第１のゲート電極（Ｇ１）５１とを備えている。
【００２６】
第２のＨＥＭＴ（Ｔｒ２）は、第１のＨＥＭＴ（Ｔｒ１）と同一又は同層の基板２、第１の半導体層３１、第２の半導体層３２及び二次元キャリアガス層３３と、第１のＨＥＭＴ（Ｔｒ１）と共用される第１の主電極（Ｓ）４１及び第２の主電極（Ｄ）４２と、二次元キャリアガス層３３上において第１の主電極４１のゲート幅方向の他の一部（図１中、下側の一部）とそれに対向する第２の主電極４２のゲート幅方向の他の一部（図１中、下側の一部）との間に配設され、第１のゲート電極５１との間に二次元キャリアガス層３３のシート抵抗に比べてシート抵抗が高い分離領域６を介在し配設され、第１のゲート電極５１に対して独立に制御される第２のゲート電極（Ｇ２）５２とを備える。
【００２７】
基板２には実施例１においてシリコン単結晶半導体基板（Ｓｉ基板）が使用される。なお、基板２はこの例に限定されるものではなく、例えば基板２にはサファイア基板、炭化シリコン基板（ＳｉＣ基板）、ＧａＮ基板等を使用することができる。
【００２８】
また、基板２と第１の半導体層３１との間に周知のバッファ層（図示しない）を配設することができる。代表的なIII族窒化物系半導体はＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）により表される。この構造に限定されるものではないが、実施例１において、バッファ層にはＧａＮ層とＡｌＮ層とを交互に複数層積層した複合膜を使用することができる。
【００２９】
第１の半導体層３１及び第２の半導体層３２は実際にＨＥＭＴ（Ｔｒ）を搭載する半導体機能層３を構築する。半導体機能層３の第１の半導体層３１は、窒化物系半導体層、具体的にはＧａＮ層により構成されている。この第１の半導体層３１はキャリア走行層として機能する。実施例１に係るＨＥＭＴ（Ｔｒ）において、キャリアは電子であり、第１の半導体層３１は電子走行層として機能する。第２の半導体層３２は、窒化物系半導体層、具体的には第１の半導体層３１の格子定数よりも小さい格子定数を有し、かつ第１の半導体層３１のバンドギャップよりも大きいバンドギャップを有するＡｌＧａＮ層により構成されている。第２の半導体層３２は、キャリア供給層として機能し、実施例１においては電子供給層として機能する。
【００３０】
二次元キャリアガス層３３は具体的には二次元電子ガス（２ＤＥＧ：two-dimensional electron gas）層である。二次元キャリアガス層３３は、図１中乃至図３中、左側から右側にＸ方向に向かって延伸されている。二次元キャリアガス層３３は、Ｘ方向に向かって又はそれとは逆方向に向かって電流（又は電子若しくは正孔）が流れるチャネル領域として機能する。ヘテロ接合面と平行な平面において、二次元キャリアガス層３３の延伸方向（Ｘ方向）と交差する方向は、Ｙ方向である。
【００３１】
ここで、必ずしもこの数値に限定されるものではないが、実施例１において、半導体装置１に使用される第１の半導体層３１の膜厚は例えば０．５μｍ−１０．０μｍの範囲内に設定され、ここではＧａＮ層を使用しているので、このＧａＮ層の膜厚は例えば２．５μｍ−３．５μｍに設定される。第２の半導体層３２のＡｌＧａＮ層の膜厚は、例えば５．０ｎｍ−１００．０ｎｍの範囲内において設定され、ここでは例えば３０ｎｍに設定されている。
【００３２】
第１の主電極４１は、二次元キャリアガス層３３の一端にオーミック接触によって電気的に接続されている。第１の主電極４１は、ここでは、第２の半導体層３２の表面からヘテロ接合面を通過し第１の半導体層３１の二次元キャリアガス層３３に少なくとも達するまで掘り下げられたトレンチ内に一部を埋設して配設されている。この第１の主電極４１のオーミック接触をなす電極材料には、例えば１０ｎｍ−５０ｎｍの膜厚を有するＴｉ層と、このＴｉ層上に積層され例えば１００ｎｍ−１０００ｎｍの膜厚を有するＡｌ層との積層膜を使用することができる。図２に示すように、第１の主電極４１の断面形状はＸ方向の幅寸法に対してＺ方向の厚さ寸法にあまり差がない方形状により構成され、図１に示すように、第１の主電極４１の平面形状は幅寸法に対してＹ方向に延伸する長さが長いストライプ形状により構成されている。ここで、Ｚ方向とは、ヘテロ接合面に対して垂直な方向である。
【００３３】
第２の主電極４２は、二次元キャリアガス層３３の他端にオーミック接触によって電気的に接続されている。第１の主電極４１と同様に、第２の主電極４２は、第２の半導体層３２の表面からヘテロ接合面を通過し第１の半導体層３１の二次元キャリアガス層３３に少なくとも達するまで掘り下げられたトレンチ内に一部を埋設して配設されている。この第２の主電極４２の電極材料はここでは第１の主電極４１の電極材料と同一である。また、第２の主電極４２の断面形状並びに平面形状はここでは第１の主電極４１の断面形状並びに平面形状と同一である。
【００３４】
なお、第１の主電極４１、第２の主電極４２の少なくとも一方は、トレンチ内に埋設される構造に限定されるものではなく、第２の半導体層３２の表面上に配設してもよい。
【００３５】
第１のＨＥＭＴ（Ｔｒ１）の第１のゲート電極５１は、第１の主電極４１のゲート幅方向の一部と第２の主電極４２のゲート幅方向の一部との間において、二次元キャリアガス層３３上であって、第２の半導体層３２の表面に隣接して配設されている。実施例１において、ゲート幅方向とはＹ方向と一致する方向である。また、ゲート長方向とは、Ｘ方向に一致する方向である。この構造に必ずしも限定されるものではないが、実施例１において、ゲート電極５１は、第２の半導体層３２の表面からその深さ方向に向かって第２の半導体層３２の膜厚の一部を掘り下げたリセス（窪み又は凹部）３２１の底面上（第２の半導体層３２のリセス３２１内における表面上）に配設されている。第２の半導体層３２の厚さが例えば３０ｎｍに設定される場合、リセス３２１の深さは例えば２３ｎｍ−２７ｎｍ、好ましくは２５ｎｍに設定されている。
【００３６】
第１のゲート電極５１は、例えばＭｇがドープされたＧａＮ層若しくはＭｇがドープされたＡｌＧａＮ層等のｐ型半導体層や、酸化ニッケル、酸化鉄、酸化コバルト、酸化マンガン又は酸化銅等の金属酸化物層、或いはＮｉ等のショットキー材料を使用することができる。金属層には例えばＡｕ層を使用することができる。このような構造並びに材料を用いて構成される第１のＨＥＭＴ（Ｔｒ１）はノーマリオフ特性を有し、この第１のＨＥＭＴ（Ｔｒ１）の閾値電圧Ｖｔｈは例えば数Ｖに設定される。
【００３７】
第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電極５２は、第１の主電極４１のゲート幅方向の他の一部と第２の主電極４２のゲート幅方向の他の一部との間において、二次元キャリアガス層３３上であって、第２の半導体層３２の表面隣接して配設されている。第２のゲート電極５２の基本的な構造や材料は第１のゲート電極５１と同様であり、第２のＨＥＭＴ（Ｔｒ２）は第１のＨＥＭＴ（Ｔｒ１）と同様にノーマリオフ特性を有し、この第２のＨＥＭＴ（Ｔｒ２）の閾値電圧Ｖｔｈは例えば数Ｖに設定される。
【００３８】
第２のゲート電極５２は、実施例１において、ゲート幅方向（Ｙ方向）に延在する第１のゲート電極５１の延長上に配設されている。換言すれば、第１のＨＥＭＴ（Ｔｒ１）の第１の主電極４１と第１のゲート電極５１との距離及び第１のゲート電極５１と第２の主電極４２との距離は、第２のＨＥＭＴ（Ｔｒ２）の第１の主電極４１と第２のゲート電極５２との距離及び第２のゲート電極５２と第２の主電極４２との距離と同一に設定されている。そして、第１のＨＥＭＴ（Ｔｒ１）の第１のゲート電極５１のゲート幅寸法は、第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電極５２のゲート幅寸法に比べて大きく設定されている。双方の電流量によってゲート幅寸法は決定されるが、実施例１において、第１のゲート電極５１のゲート幅寸法と第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電極５２との比率は１００対１以下に設定されている。
【００３９】
実施例１に係る半導体装置１は、図４に示すように、長円形形状の平面形状を有する第２の主電極４２と、この第２の主電極４２を中心としかつ一定間隔離間して配設され、リング形状の平面形状を有する第１の主電極４１とを備えている。第１のゲート電極５１は、第２の主電極４２と第１の主電極４１との間に配設され、第２の主電極４２を中心としての第２の主電極４２の周囲の大半に沿って配設されている。第２のゲート電極５２は、第２の主電極４２と第１の主電極４１との間に配設され、第２の主電極４２を中心としての第２の主電極４２の周囲の僅かな一部に沿って配設されている。
【００４０】
なお、実施例１は、電気的に並列に接続された２つの第１のＨＥＭＴ（Ｔｒ１）及び第２のＨＥＭＴ（Ｔｒ２）により１つのＨＥＭＴ（Ｔｒ）が構築されているが、電気的に並列に接続された３つ以上の第１のＨＥＭＴ（Ｔｒ１）〜第ｎ（ｎは３以上の整数）のＨＥＭＴ（Ｔｒｎ）により１つのＨＥＭＴ（Ｔｒ）を構築してもよい。この場合、第ｎのＨＥＭＴ（Ｔｒｎ）の第ｎのゲート電極のゲート幅は第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電極５２のゲート幅と同一かそれよりも小さい寸法に設定される。
【００４１】
分離領域６は、特に図３に示すように、実施例１において、第２の半導体層３２の表面からその深さ方向に向かって第２の半導体層３２及び第１の半導体層３１の膜厚の一部を掘り下げたリセスにより構成されている。この分離領域６のリセスの底面は二次元キャリアガス層３３よりも深い位置に設定されている。結果的にこのリセスの（底面の）深さは第１のゲート電極５１及び第２のゲート電極５２が配設されたリセス３２１の（底面の）深さに比べて深く形成されている。なお、分離領域６のリセスの底面は第２の半導体層３２内にあってもよく、分離領域６は第１のＨＥＭＴ（Ｔｒ１）の二次元キャリアガス層３３と第２のＨＥＭＴ（Ｔｒ２）の二次元キャリアガス層３３との間のチャネル抵抗（シート抵抗）を増大させることで電気的な分離を行う。
【００４２】
実施例１において、分離領域６は、第１のゲート電極５１及び第２のゲート電極５２のゲート長寸法（Ｘ方向の寸法）並びに第１のゲート電極５１と第２のゲート電極５２との間の離間寸法（Ｙ方向の寸法）に比べて若干大きく設定されている。ここでは、双方の寸法は、第１のゲート電極５１、第２のゲート電極５２のそれぞれと分離領域６とのアライメントずれに起因する第１の主電極４１と第２の主電極４２との間のリーク電流を防止するために、少なくとも製造プロセスのアライメント余裕寸法分、大きく設定されている。この寸法は分離領域６の最小の寸法であって、第１のＨＥＭＴ（Ｔｒ１）及び第２のＨＥＭＴ（Ｔｒ２）の電流量が減少するので、分離領域６のＹ方向の寸法は増加し難いが、分離領域６のＸ方向の寸法は増加可能である。分離領域６のＸ方向は、第１の主電極４１、ドレイン領域４２のそれぞれを越えて交差するように引き延ばしてもよい。
【００４３】
なお、第１のゲート電極５１、第２のゲート電極５２はいずれもそれらよりも上層の図示しない配線を通じて駆動回路１０に接続されている。
【００４４】
［半導体装置の動作メカニズム］
前述の図１乃至図５に示す半導体装置１は以下の動作メカニズムを備えている。
【００４５】
図６（Ｂ）は第１の比較例に係る半導体装置（ＨＥＭＴ）の動作を説明するタイミングチャートであり、縦軸はゲート電圧ＶＧ及びドレイン−ソース間電圧ＶＤＳ、横軸は時間である。ＨＥＭＴのゲート電圧ＶＧの立ち下がりに応じて、ＨＥＭＴがオフ状態になり、ドレイン−ソース間電圧ＶＤＳが上昇する。しかしながら、第２の主電極に負荷される誘導性負荷又は抵抗性負荷に影響され、ドレイン−ソース間電圧ＶＤＳの立ち上がりにオーバーシュートが生じる。このオーバーシュートが生じると、絶縁ゲート型構造を有していないＨＥＭＴはゲート電極と二次元キャリアガス層の第２の主電極側との間においてブレークダウンを生じ、破壊に至る恐れがある。
【００４６】
図６（Ｃ）は第２の比較例に係る半導体装置（ＨＥＭＴ）の動作を説明するタイミングチャートであり、縦軸はゲート電極に直列抵抗が挿入された場合のドレイン−ソース間電圧ＶＤＳ、横軸は時間である。ＨＥＭＴのゲート電圧ＶＧの立ち下がり（ターンオフ動作）に応じて、ＨＥＭＴがオフ状態になり、ドレイン−ソース間電圧ＶＤＳが上昇する。ゲート電極に直列抵抗が挿入されているので、第１の比較例に比べて、ドレイン−ソース間電圧ＶＤＳの立ち上がりにおいてオーバーシュートを減少することができる。しかしながら、直列抵抗の挿入に伴う時定数の増加により、ドレイン−ソース間電圧ＶＤＳの立ち上がり時間は遅くなる。
【００４７】
図６（Ａ）は実施例１に係る半導体装置１の動作を説明するタイミングチャートであり、縦軸は第１のゲート電極５１に供給される第１のゲート電圧ＶＧ１、第２のゲート電極５２に供給される第２のゲート電圧ＶＧ２及びドレイン−ソース間電圧ＶＤＳ、横軸は時間である。
【００４８】
ＨＥＭＴ（Ｔｒ）において第１のＨＥＭＴ（Ｔｒ１）の第１のゲート電圧ＶＧ１の立ち下がりに応じて、第１のＨＥＭＴ（Ｔｒ１）がオン状態になる。この第１のＨＥＭＴ（Ｔｒ１）のゲート電圧ＶＧ１の立ち上がりと同一タイミングにおいて、第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電圧ＶＧ２の立ち下がりが行われ、引き続き、僅かな一定時間、第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電圧ＶＧ２の立ち上がり及び立ち下がりが繰り返し行われ、第２のＨＥＭＴ（Ｔｒ２）のオン状態、オフ状態の制御が短時間において繰り返し行われる。第２のゲート電圧ＶＧ２の立ち上がり及び立ち下がりは図５に示す駆動回路１０から出力されるパルス形状を有するゲート信号である。
【００４９】
図６（Ａ）に示すように、電流量の大きい第１のＨＥＭＴ（Ｔｒ１）及び電流量の小さい第２のＨＥＭＴ（Ｔｒ２）のオン動作によって、ドレイン−ソース間電圧ＶＤＳは急激に立ち上がる。ところが、後者の第２のＨＥＭＴ（Ｔｒ２）がタイミングをずらして短時間にオフ状態及びオン状態を繰り返し行うので、ドレイン電圧のｄｉ／ｄｔ成分をデジタル的（段階的）に抑えることができ、短時間内にドレイン−ソース間電圧ＶＤＳに生じるオーバーシュートを収束させることができる。実施例１に係る半導体装置１においては、図６（Ｂ）に示す第１の比較例に比べて、ドレイン−ソース間電圧ＶＤＳに生じるオーバーシュートを減少することができる。更に、実施例１に係る半導体装置１においては、図６（Ｃ）に示す第２の比較例に比べて、ドレイン−ソース間電圧ＶＤＳに生じるオーバーシュートを減少することができ、かつ短時間にオーバーシュートを収束させることができる。
【００５０】
なお、実施例１に係る半導体装置１において、３つ以上の第１のＨＥＭＴ（Ｔｒ１）乃至第ｎのＨＥＭＴ（Ｔｒｎ）によってＨＥＭＴ（Ｔｒ）が構築される場合には、第１のＨＥＭＴ（Ｔｒ１）の第１のゲート電極５１に供給する第１のゲート電圧ＶＧ１を立ち下げた後、短時間内に第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電極５２に供給する第２のゲート電圧ＶＧ２、…第ｎのＨＥＭＴ（Ｔｒｎ）の第ｎのゲート電極５ｎに供給する第ｎのゲート電圧ＶＧｎのそれぞれを順次立ち下げる制御が行われる。
【００５１】
［半導体装置の特徴］
以上説明したように、実施例１に係る半導体装置１においては、分離領域６によって電気的に並列に接続された第１のＨＥＭＴ（Ｔｒ１）及び第２のＨＥＭＴ（Ｔｒ２）を用いてＨＥＭＴ（Ｔｒ）が構築され、それぞれの第１のゲート電極５１、第２のゲート電極５２を独立に制御できるようにしたので、オーバーシュートの発生を減少することができ、素子破壊を防止することができるとともに、短時間内にオーバーシュートを収束させることができるので、スイッチング動作速度の高速化を実現することができる。
【００５２】
（実施例２）
本発明の実施例２は、前述の実施例１に係る半導体装置１において、分離領域６の構成を代えた例を説明するものである。
【００５３】
［半導体装置のデバイス構造］
図７に示すように、実施例２に係る半導体装置１においては、分離領域６が、第２の半導体層３２の第１のＨＥＭＴ（Ｔｒ１）の第１のゲート電極５１と第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電極５２との間に少なくとも配設され、電気陰極度が高いフッ素（Ｆ）、鉄（Ｆｅ）又はマグネシウム（Ｍｇ）等のイオンを導入した不純物導入領域により構成されている。電気陰極度が高いイオンは第２の半導体層３２の膜厚方向においてその一部に固定負電荷を生成し、この固定負電荷はその直下に生成される二次元キャリアガス層３３のキャリア（ここでは電子）を排除する機能を有する。つまり、分離領域６はその直下に生成される二次元キャリアガス層３３のキャリア濃度を減少するか若しくは二次元キャリアガス層３３自体の生成を排除し、分離領域６直下において二次元キャリアガス層３３のチャネル抵抗（シート抵抗）を高く制御することができる。
【００５４】
分離領域６は、例えば、フォトリソグラフィ技術を用いて形成されたレジストマスクを用い、プラズマ イマージョン イオン インプラテーション（ＰＩＩＩ：plasma immersion ion implantation）技術を用いて電気陰極度が高いイオンを第２の半導体層３２に導入することにより形成される。
【００５５】
［半導体装置の特徴］
以上説明したように、実施例２に係る半導体装置１においては、実施例１に係る半導体装置１によって得られる作用効果と同様の作用効果を奏することができる。
【００５６】
（実施例３）
本発明の実施例３は、前述の実施例１又は実施例２に係る半導体装置１において、ＨＥＭＴ（Ｔｒ）の第１のＨＥＭＴ（Ｔｒ１）の閾値電圧、第２のＨＥＭＴ（Ｔｒ２）の閾値電圧のそれぞれに差を持たせ、第１のＨＥＭＴ（Ｔｒ１）、第２のＨＥＭＴ（Ｔｒ２）のそれぞれのオン動作、オフ動作を独立に制御することができる例を説明するものである。
【００５７】
［半導体装置のデバイス構造］
図８（Ａ）及び図８（Ｂ）に示すように、実施例３に係る半導体装置１は、第１の半導体層３１と、第１の半導体層３１上にヘテロ接合面を介在し配設された第２の半導体層３２と、第１の半導体層３１のヘテロ接合面近傍に配設された二次元キャリアガス層３３と、二次元キャリアガス層３３の一端に電気的に接続された第１の主電極（ソース電極（Ｓ））４１と、二次元キャリアガス層３３の他端に電気的に接続された第２の主電極（ドレイン電極（Ｄ））４２と、第１の主電極４１とそれに対向する第２の主電極４２との間において第２の半導体層３２上に配設された第１のゲート電極（Ｇ１）５１及び第２のゲート電極（Ｇ２）５２と、を備え、第１のゲート電極５１（第１のＨＥＭＴ（Ｔｒ１）の領域であってゲート電極のゲート幅方向の一部）の直下の閾値電圧に対して、第２のゲート電極５２（第２のＨＥＭＴ（Ｔｒ２）の領域であってゲート電極のゲート幅方向の他の一部）の直下の閾値電圧が異なる。
【００５８】
第１のゲート電極５１は第１のＨＥＭＴ（Ｔｒ１）の領域において第２の半導体層３２に形成されたリセス３２１内に配設されている。第２のゲート電極５２は第２のＨＥＭＴ（Ｔｒ２）の領域において第２の半導体層３２に形成されリセス３２１に比べて浅いリセス３２２内に配設されている。つまり、実施例３においては、第１のＨＥＭＴ（Ｔｒ１）の閾値電圧は例えば高く、第２のＨＥＭＴ（Ｔｒ２）の閾値電圧は例えば第１のＨＥＭＴ（Ｔｒ１）の閾値電圧に比べて低く設定されている。
【００５９】
また、図示しないが、実施例３において、ゲート電極５１とゲート電極５２との間には前述の実施例１又は実施例３に係る半導体装置１と同様に、分離領域６を介在して分断され、駆動回路１０を用いて第１のゲート電極５１、第２のゲート電極５２のそれぞれの制御は独立に行われる。
【００６０】
実施例３に係る半導体装置１の動作メカニズムは、実施例１に係る半導体装置１の動作メカニズムと同様であるので、ここでの説明は省略する。
【００６１】
［半導体装置の変形例］
実施例３に係る半導体装置１においては、分離領域６の存在に関係なく、第１のＨＥＭＴ（Ｔｒ１）の第１のゲート電極５１と第２のＨＥＭＴ（Ｔｒ２）の第２のゲート電極５２との間を電気的に短絡させることができる。例えば、第１のゲート電極５１は第２のゲート電極と同一層及び同一材料により一体に構成するか、又は第１のゲート電極５１と第２のゲート電極５２との間を別の配線を用いて電気的に接続し、短絡を行うことができる。
【００６２】
第１のＨＥＭＴ（Ｔｒ１）の閾値電圧と第２のＨＥＭＴ（Ｔｒ２）の閾値電圧とが異なる設定になっているので、短絡した第１のゲート電極５１及び第２のゲート電極５２に、第１のＨＥＭＴ（Ｔｒ１）のオン及びオフ動作を行うゲート信号と第２のＨＥＭＴ（Ｔｒ２）のオン及びオフ動作を行うゲート信号とが供給されれば、前述の実施例１に係る半導体装置１の動作と同様の動作を実行することができる。
【００６３】
（その他の実施例）
上記のように、本発明は複数の実施例によって記載されているが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。
【００６４】
例えば、本発明は、前述の実施例１乃至実施例３に係る半導体装置１の電気的に並列に接続された第１のＨＥＭＴ（Ｔｒ１）及び第２のＨＥＭＴ（Ｔｒ２）によって構築されたＨＥＭＴ（Ｔｒ）と、このように並列構成になっていないＨＥＭＴとを１つの基板２上に混在していてもよい。また、本発明は、並列構成になっていないＨＥＭＴに代えて或いは加えてＭＩＳ（metal insulator semiconductor）型トランジスタ或いはノーマリオン（デプレッション）型トランジスタ等の他の素子を混在させてもよい。
【産業上の利用可能性】
【００６５】
本発明は、オーバーシュートの発生を減少することができ、素子破壊を防止することができるとともに、スイッチング動作速度の高速化を実現することができるスイッチング素子を備えた半導体装置に広く適用することができる。
【符号の説明】
【００６６】
１…半導体装置
２…基板
３…半導体機能層
３１…第１の半導体層
３２…第２の半導体層
４１…第１の主電極
４２…第２の主電極
５１、Ｇ１…第１のゲート電極
５２、Ｇ２…第２のゲート電極
６…分離領域
１０…駆動回路
３２１、３２２…リセス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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