(57)【特許請求の範囲】
【請求項１】
開口部が設けられた３族窒化物系積層体を備える縦型の半導体装置であって、
前記開口部の壁面を覆うように位置するチャネルを含む再成長層と、
前記開口部の壁面で前記再成長層にその端面が被覆されるｐ型３族窒化物系半導体層と、
前記３族窒化物系積層体の表層を形成し、前記ｐ型３族窒化物系半導体層上に接して位置する３族窒化物系ソース層と、
前記開口部において前記再成長層の上に位置するゲート電極と、
前記開口部の周囲の前記３族窒化物系積層体上において前記再成長層および３族窒化物系ソース層を貫通して前記ｐ型３族窒化物系半導体層に至るソース電極とを備え、
前記再成長層は電子走行層および電子供給層を含み、前記チャネルが前記電子走行層内の前記電子供給層との界面に生じる二次元電子ガスにより形成され、
前記３族窒化物系ソース層が超格子構造で構成され、該超格子構造が、前記ｐ型３族窒化物系半導体層よりも小さい格子定数を持つ第１の層と、該第１の層よりも格子定数が大きい第２の層との積層体であって、該第１の層と第２の層の界面に該格子定数の相違に起因する分極による二次元電子ガスを生じるものであり、
前記再成長層の二次元電子ガスおよび前記ソース層の超格子構造の層が端面で、前記ソース電極に接触していることを特徴とする、半導体装置。
【請求項２】
前記第１の層が、ＡｌＮか、またはＡｌ組成比が第２の層よりも大きいＧａＮ系半導体であり、前記第２の層がＧａＮ系半導体であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１の層および／または第２の層、の厚みが、１０ｎｍ以上１００ｎｍ以下であることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記超格子構造は、該超格子構造内および前記ｐ型３族窒化物系半導体層との界面に亀裂が生じないような、材料、厚み構成およびその組み合わせ、で形成されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の層および第２の層が、１．５ペア以上、積層されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記再成長層上であって、前記ゲート電極の下に、絶縁層を備えることを特徴とする、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
縦型ＧａＮ系半導体装置の製造方法であって、
ｎ−型ＧａＮ系半導体層上にｐ型ＧａＮ系半導体層を形成する工程と、
前記ｐ型ＧａＮ系半導体層上に３族元素窒化物の超格子構造を形成する工程と、
エッチングにより、表層から前記ｎ−型ＧａＮ系半導体層にまで届く開口部を形成する工程と、
前記開口部に、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、
前記開口部の周囲において前記再成長層および前記超格子構造を貫通して前記ｐ型ＧａＮ系半導体層に至るようにソース電極を形成する工程とを備え、
前記超格子構造形成工程において、前記超格子構造を、前記ｐ型ＧａＮ系半導体層よりも小さい格子定数を持つ第１の層と、該第１の層よりも格子定数が大きい第２の層との積層体をアンドープで形成し、該第１の層と第２の層の界面に該格子定数の相違に起因する分極による二次元電子ガスが生じるものとし、
前記ソース電極形成工程では、前記再成長層の二次元電子ガスおよび前記ソース層の超格子構造の層が端面で、前記ソース電極に接するように該ソース電極を形成する、ことを特徴とする、半導体装置の製造方法。
【請求項８】
前記超格子構造を、第１の層と第２の層が、１ペアまたは２ペア以上、形成することを特徴とする、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大電力のスイッチングに用いられる、半導体装置およびその製造方法、とくに窒化物半導体のうちＧａＮ系半導体を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
大電流用のスイッチング素子には、高い逆方向耐圧と低いオン抵抗とが求められる。ＩＩＩ族窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）は、バンドギャップが大きいことから、高耐圧、高温動作などの点で優れており、とくにＧａＮ系半導体を用いた縦型トランジスタは、大電力の制御用トランジスタとして注目されている。たとえばＧａＮ系半導体に開口部を設けて、その開口部の壁面に二次元電子ガス（２ＤＥＧ：２  Dimensional  Electron  Gas）のチャネルを含む再成長層を設けることで、移動度を高めオン抵抗を低くした縦型ＧａＮ系ＦＥＴの提案がなされている（特許文献１、２）。この縦型ＧａＮ系ＦＥＴでは，耐圧性能を改善するためにｐ型ＧａＮバリア層をｎ＋ソース層の直下に配置する機構が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８６９４２号公報
【特許文献２】特開２００８−１９２７０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記の縦型ＧａＮ系ＦＥＴでは、上記ｐ型ＧａＮバリア層により、耐圧性能を改善できるかもしれない。しかし、ｐ型ＧａＮバリア層に含まれるアクセプタのＭｇは移動しやすく、上記のｎ＋ソース層に侵入してそのｎ＋ソース層の電気抵抗を増大する。電子が、開口部壁面の電子走行層（チャネル）に移動する経路には、（Ｐ１）ソース電極から、直接、電子走行層に移動する経路、および（Ｐ２）ソース電極から、ソース層を経由して電子走行層に移動する経路、の２通りがある。たとえばＭｇがｎ＋ソース層に侵入してそのｎ＋ソース層の電気抵抗を増大したのでは、上記（Ｐ２）の経路の電気抵抗を増大させて、その結果、この縦型半導体装置の全体のオン抵抗を増大させる。したがって、ｐ型バリア層の配置によって耐圧性能は向上するかもしれないが、オン抵抗の増大を招いてしまう。もともとオン抵抗と耐圧性能とはトレードオフの関係にあり、両方の性能を共に向上させることは難しい。
【０００５】
本発明は、縦型ＧａＮ系半導体装置において、ｐ型ＧａＮバリア層による耐圧性能の向上を得ながら、オン抵抗を低くすることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、開口部が設けられた３族窒化物系積層体を備える縦型の半導体装置である。この半導体装置は、開口部の壁面を覆うように位置するチャネルを含む再成長層と、開口部の壁面において再成長層にその端面が被覆されるｐ型３族窒化物系半導体層（以下、ｐ型バリア層と記す）と、３族窒化物系積層体の表層を形成し、ｐ型バリア層上に接して位置する３族窒化物系ソース層（以下、ソース層と記す）と、開口部において再成長層の上に位置するゲート電極と、開口部の周囲の３族窒化物系積層体上において再成長層およびソース層に接して位置するソース電極とを備える。再成長層は電子走行層および電子供給層を含み、チャネルが電子走行層内の電子供給層との界面に生じる二次元電子ガス（２ＤＥＧ：２  Dimensional  Electron  Gas）により形成される。そして、ソース層が超格子構造で構成され、該超格子構造が、ｐ型バリア層よりも小さい格子定数を持つ第１の層と、該第１の層（ａ層）よりも格子定数が大きい第２の層（ｂ層）との積層体である、ことを特徴とする。
【０００７】
上記の構成によれば、ソース層を形成する超格子構造内に、ｐ型バリア層よりも格子定数が小さい第１の層（ａ層）を含む。このため、Ｍｇなどアクセプタは第１の層を通り抜けることが難しくなり、ソース層内にＭｇ等が侵入することは抑止される。Ｍｇがソース層内に入るとソース層の電気抵抗は増大する。また、Ｍｇ等は、ｐ型バリア層と接触面積が大きいソース層を経由して電子走行層の上流側にも入り、電子ガス流の散乱を引き起こし、電気抵抗を増大させる。
超格子構造内に第１の層を含むことで、上記のようなＭｇの進入を抑止することができる。その結果、ソース電極からソース層を経由して電子走行層にいたる経路（Ｐ２）の電気抵抗の増大を防止することで、半導体装置全体のオン抵抗の増大を防ぎことができる。
そして、結晶構造や格子定数の違いに起因する自然分極やピエゾ分極等によって二次元電子ガスが第２の層内の第１の層側の界面に生じる。この結果、ソース電極から超格子構造（ソース層）内の二次元電子ガスを経て、電子走行層にいたる経路の電気抵抗を、従来のｎ＋ソース層よりも低くできることができる。
上記を整理すると、本発明では、次の２つの作用によって、低いオン抵抗を得ることができる。
（Ｅ１）ｐ型バリア層からのＭｇ等のソース層、およびソース層を経由した電子走行層上流への侵入を、超格子構造内の第１の層によって難しくする。
（Ｅ２）超格子構造を、格子定数が小さい第１の層と、それより大きな格子定数を持つ第２の層とで構成することで、第２の層内の第１の層側に二次元電子ガスを生じる。二次元電子ガスの濃度を十分高くすることで、ソース層の電気抵抗を、従来のｎ＋ソース層よりも低くすることができる。
上記の超格子構造は、ドナー等をドープしてもよいが、電子はドナーで散乱する可能性があり、アンドープまたは不純物を抑制することが望ましい。耐圧性能という点からも不純物の導入は抑制するのがよい。
超格子構造では、（第１の層（ａ層）／第２の層（ｂ層））を１ペアとして、何ペアであってもよい。また、第１の層と第２の層は、第１の層をｐ型バリア層上に接して位置させてもよいし、第２の層をｐ型バリア層上に接して位置させてもよい。すなわちどちらを下にしてｐ型バリア層上に接してもよい。ただ、Ｍｇの侵入を抑止する上では第１の層をｐ型バリア層上に接して位置させるのがよい。
【０００８】
第１の層を、ＡｌＮか、またはＡｌ組成比が第２の層よりも大きいＧａＮ系半導体とし、第２の層をＧａＮ系半導体とすることができる。
これによって、第１の層の格子定数を、簡単に、第２の層の格子定数よりも小さくすることができる。その結果、Ｍｇのソース層への侵入を抑止しながら、格子定数の差に起因して誘起される二次元電子ガスによって低いオン抵抗とすることができる。
【０００９】
前記第１の層および／または第２の層、の厚みを、１０ｎｍ以上１００ｎｍ以下とすることができる。
これによって、ピエゾ分極を高い強度で生じさせて、第２の層内の第１の層側に十分高濃度の二次元電子ガスを誘起することができる。この結果、経路（Ｐ２）の電気抵抗を低くでき、ひいては半導体装置における全体のオン抵抗を低くすることができる。
【００１０】
超格子構造は、該超格子構造内およびｐ型バリア層との界面に亀裂が生じないような、材料、厚み構成およびその組み合わせ、で形成することができる。
これによって製品歩留まりを低下させないようにできる。
【００１１】
第１の層および第２の層を、１．５ペア以上積層することができる。
２ペア以上積層することで二次元電子ガスを２層以上形成することができ、よりオン抵抗の低減を得ることができる。とくに１．５ペアの場合は、ｐ型バリア層に、直接、格子定数の小さい層で蓋をし、したがってＭｇ等の侵入を排除しながら二次元電子ガスを必ず１層形成することができる。なお、上記のペア数は自然数だけでなく、０．５の端数（ペアを組まないａ層またはｂ層の存在）を持ってもよい。
【００１２】
再成長層上であって、ゲート電極の下に、絶縁層を備えることができる。
ゲート電極下に絶縁層を配置することで、ゲートに正電圧を印加したときのゲートリーク電流を抑制できるため、大電流動作がしやすくなる。また、しきい値電圧をより正方向にシフトできるため、ノーマリーオフを得やすくなる。
【００１３】
本発明の半導体装置の製造方法は、縦型ＧａＮ系半導体装置を製造する。この製造方法は、ｎ−型ＧａＮ系半導体層（以下、ｎ−型ドリフト層と記す）上にｐ型バリア層を形成する工程と、ｐ型バリア層上に３族元素窒化物の超格子構造を形成する工程と、エッチングにより、表層からｎ−型ドリフト層にまで届く開口部を形成する工程と、開口部に、電子走行層および電子供給層を含む再成長層をエピタキシャル成長させる工程と、開口部の周囲において再成長層および超格子構造に接して位置するソース電極を形成する工程とを備える。そして、超格子構造形成工程において、超格子構造が、ｐ型バリア層よりも小さい格子定数を持つ第１の層と、該第１の層よりも格子定数が大きい第２の層との積層体となるように形成する、ことを特徴とする。
上記の方法によって、容易に、オン抵抗の低い縦型の半導体装置を製造することができる。
【発明の効果】
【００１４】
本発明の半導体装置によれば、縦型ＧａＮ系半導体装置において、ｐ型バリア層による耐圧性能の向上を得ながら、低いオン抵抗を得ることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態における縦型ＧａＮ系ＦＥＴ（半導体装置）を示し、（ａ）は図３の平面図のＩ−Ｉ線に沿う断面図、（ｂ）は超格子構造、（ｃ）は別の超格子構造、の断面図である。
【図２】超格子構造の材料の組み合わせを示す図である。
【図３】図１に示す半導体装置の平面図である。
【図４】図１の縦型ＧａＮ系ＦＥＴの製造方法を示し、支持基体上にオーミック接触するＧａＮ層を有する基板にソース層までの積層体を形成した状態を示す図である。
【図５】エッチングによって開口部を設けた状態を示す図である。
【図６】ＲＩＥによって開口部を設ける段階を示し、（ａ）はレジストパターンを配置した状態、（ｂ）はイオンを照射しながら開口を掘り下げて開口を拡大（後退）させてゆく状態、を示す図である。
【図７】開口部に、再成長層を形成した状態を示す図である。
【図８】再成長層上に絶縁膜を成長させた状態を示す図である。
【発明を実施するための形態】
【００１６】
図１（ａ）は、本発明の実施の形態における縦型ＧａＮ系ＦＥＴ（半導体装置）１０の断面図である。縦型ＧａＮ系ＦＥＴ１０は、導電性のＧａＮ基板１と、その上にエピタキシャル成長した、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／／ソース層７、を備える。本実施の形態では、ソース層７を超格子構造で形成する点に特徴を有する。
上記の、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／超格子構造のソース層７は、連続して形成された積層体１５を形成する。ＧａＮ基板１の種類によっては、ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＡｌＧａＮ層またはＧａＮ層からなるバッファ層を挿入してもよい。
なお、ＧａＮ基板１は、いわゆる一体物の厚手のＧａＮ基板でも、または支持基体上にオーミック接触するＧａＮ層を有する基板であってもよい。さらに、ＧａＮ系積層体の成長時にＧａＮ基板等の上に形成して、その後の工程で、ＧａＮ基板等の所定厚み部分を除いて、製品の状態では薄いＧａＮ層下地のみが残っているものであってもよい。これら、ＧａＮ基板、支持基体上にオーミック接触するＧａＮ層を有する基板、製品に薄く残された下地のＧａＮ層などを、単にＧａＮ基板と略称する場合もある。
上記の薄い下地のＧａＮ層は、導電性でも非導電性でもよく、ドレイン電極は、製造工程および製品の構造によるが、薄いＧａＮ層の表面または裏面に設けることができる。ＧａＮ基板または支持基体等が製品に残る場合、当該支持基体または基板は、導電性でも、非導電性でもよい。導電性の場合は、ドレイン電極は、その支持基体または基板の裏面（下）またはおもて面（上）に直接設けることができる。また、非導電性の場合は、非導電性基板の上であって、上記半導体層中の下層側に位置する導電層の上に、ドレイン電極を設けることができる。
また、ｐ型ＧａＮバリア層は、本実施の形態ではｐ型ＧａＮバリア層６としているが、ｐ型ＡｌＧａＮ層を用いてもよい。積層体１５を構成するその他の層についても、場合に応じて、上記に示したＧａＮ層を他のＧａＮ系半導体層としてよい。
【００１７】
積層体１５には、超格子構造のソース層７からｐ型ＧａＮバリア層６を貫通してｎ−型ＧａＮドリフト層４内に至る開口部２８が設けられている。その開口部２８の壁面および積層体１５の表層（ソース層７）を被覆するように、エピタキシャル成長した再成長層２７が形成されている。再成長層２７は、ｉ(intrinsic)型ＧａＮ電子走行層２２およびＡｌＧａＮ電子供給層２６で構成される。ｉ型ＧａＮ電子走行層２２とＡｌＧａＮ電子供給層２６との間にＡｌＮ等の中間層を挿入してもよい。ゲート電極Ｇは、絶縁膜９を介在させて、再成長層２７上に位置し、ドレイン電極ＤはＧａＮ基板１の裏面に位置する。ソース電極Ｓは、積層体１５上において再成長層２７および超格子構造のソース層７に接触する。図１では、ソース電極Ｓは、再成長層２７および超格子構造７の端面に、当該ソース電極Ｓの側面で接触している。
【００１８】
本実施の形態の半導体装置では、電子は、ソース電極Ｓから、（Ｐ１）直接、電子走行層２２に入るか、または（Ｐ２）超格子構造のソース層７を経て、電子走行層２２に入る。上記（Ｐ１）および（Ｐ２）を経て、電子走行層２２内において、電子走行層２２内の電子供給層との界面に２次元電子ガスを形成する。この２次元電子ガスの電子は、電子走行層２２からｎ−型ＧａＮドリフト層４を経てドレイン電極Ｄへと、厚み方向または縦方向に流れる。この電子の経路において、ｐ型ＧａＮバリア層６は、ｎ−型ＧａＮドリフト層４と、ソース層７とに挟まれている。ｐ型ＧａＮバリア層６は、電子のバンドエネルギーを持ち上げ、かつ耐圧性能を向上するなどのバックゲート効果を発揮して、次の作用（ａ１）および（ａ２）を奏する。
（ａ１）耐圧性能の向上
（ａ２）バンドの正方向へのシフトによるピンチオフ特性の向上
さらに（ａ１）に関連して、ｐ型ＧａＮバリア層６とｎ−型ＧａＮドリフト層４とのｐｎ接合に逆バイアス時に生じる正孔を吸収することができる。この結果、正孔が残存することによる耐圧低下が防止され、良好な耐圧性能を継続して長期間、安定に得ることができる。
【００１９】
上記のように、ソース電極Ｓから電子走行層２２に入る経路には、（Ｐ１）と（Ｐ２）の２つの経路があり、ソース層７の厚み等に依存するが、両経路を通る電子の量的な比率は、ほぼ等しいと見積もられる。したがって、両方の経路の電気抵抗を減らすことは、直ちにオン抵抗を低くする。本発明では、上記のように、ソース層７を超格子構造で形成する。本実施の形態における超格子構造７の特徴は、次の（Ｆ１）および（Ｆ２）に示すとおりである。
【００２０】
（Ｆ１）超格子構造の一方の層である第１の層またはａ層は、格子定数がｐ型ＧａＮバリア層６の格子定数より小さい材料で形成する。たとえばＡｌＧａＮなどＡｌ組成比が大きいＧａＮ系半導体で形成する。ＡｌＮであってもよい。格子定数がｐ型バリア層よりも小さい格子定数のａ層は、格子定数が小さいことで、アクセプとくにＭｇの移動を妨げる。格子定数は、エピタキシャル成長の底面における格子定数である。とくにＡｌＮ、ＧａＮ等の３族窒化物半導体が属するウルツ鉱型の六方晶系では、底面のａ軸の格子定数である。すなわち、たとえばＡｌＧａＮのａ軸の格子定数は、ＧａＮのａ軸の格子定数より小さい。これによって厚み方向の通り抜けを有効に抑止することができる。
本発明では、上述したように、超格子構造を形成する一方の層であるａ層の格子定数をｐ型ＧａＮバリア層６の格子定数よりも小さくする。この結果、Ｍｇは、容易にａ層を通過できず、Ｍｇによる弊害（このあと説明する）を除くことができる。また、第２の層であるｂ層は、ピエゾ分極によって２次元電子ガスを生じるように、ａ層の格子定数よりも小さくする。
図１（ｂ）は、超格子構造が２．５ペアの場合で、ａ層がｐ型ＧａＮバリア層６に接している場合、すなわちａ層が下側および上側に位置する超格子構造の場合を示す。これによって、ｐ型ＧａＮバリア層６に接して水際でＭｇの移動を抑止することができる。
また、図１（ｃ）は、ｂ層が下側に位置する２ペアの場合の超格子構造の場合である。この場合でも、最下層のｂ層の上のａ層がＭｇの移動を妨げるので、図１（ｂ）の超格子と比べて大きな相違はない。
本実施の形態では、ａ層またはｂ層のどちらを下側に配置した超格子構造であってもよい。
【００２１】
（Ｆ２）超格子構造の第２の層またはｂ層は、ａ層よりも格子定数が大きい材料で形成される。このため、ピエゾ分極が生じて２次元電子ガスが、ｂ層内のａ層側（＋ｃ軸方向）に形成される。２次元電子ガスは、ピエゾ分極の度合いに応じてその濃度を高める。本実施の形態では、高濃度の２次元電子ガスを生じて、ソース電極Ｓから、超格子構造のソース層を経由して電子走行層２２に入る経路（Ｐ２）の電気抵抗を小さくする。この結果、全体のオン抵抗を低くすることができる。
超格子構造のペア数は、１ペアでも１．５以上のペア数でもよい。すなわち（ａ層／ｂ層）を１ペアまたは周期１として、（ａ層／ｂ層／ａ層）のように１．５ペア以上または１．５周期あってもよく、また、（ａ層／ｂ層／ａ層／ｂ層）のように２ペアまたは２周期であってもよい。さらに３ペア以上であってもよい。単位厚み当たりのペア数が多くなるにつれ、０．５ペア分の増大の場合はともかく、２次元電子ガスの単位厚み当たりの層数が増す。しかし、超格子構造の各層の厚みを過度に小さくするとピエゾ分極に起因する２次元電子ガスの電子濃度が低くなるので、適正範囲がある。
【００２２】
Ｍｇが超格子構造内に進入すると２次元電子ガスの電子を散乱させ、オン抵抗を高める。また、ｐ型ＧａＮバリア層６と接触面積の大きいソース層７または超格子構造を経由して電子走行層２２の上流側に進入する。このため、やはりオン抵抗を低くするのに大きな障害になる。
本実施の形態では、半導体装置におけるソース層７を超格子構造（ａ層／ｂ層／ａ層／ｂ層）で構成し、そのａ層の格子定数を小さくしてＭｇの移動を妨げる。このため、Ｍｇが超格子構造内に進入するのを抑止することができる。この結果、ｐ型ＧａＮバリア層６による耐圧性能およびピンチオフ特性の向上を得ながら、オン抵抗を低くすることができる。
【００２３】
上記のａ層およびｂ層は、図２に例示するように、次のような組み合わせとすることができる。
（ｓ１）ＡｌＧａＮ（ａ層）／ＧａＮ（ｂ層）
（ｓ２）ＡｌＮ（ａ層）／ＧａＮ（ｂ層）
（ｓ３）ＡｌｘＧａ１−ｘＮ（ａ層）／ＡｌｙＧａ１−ｙＮ（ｂ層）：（ｘ＞ｙ）
Ａｌ組成が高いほうが格子定数は小さくなり、Ｍｇの移動を妨げ、かつピエゾ分極を生じる。
（ｓ４）ＡｌＩｎＮ（ａ層）／ＧａＮ（ｂ層）
（ｓ５）ＡｌＩｎＧａＮ（ａ層）／ＧａＮ（ｂ層）
（ｓ６）ＡｌＧａＮ（ａ層）／ＩｎＧａＮ（ｂ層）
上記の組み合わせのいくつかにおいて、Ａｌ組成が高いＧａＮ系半導体の格子定数がＡｌ組成が低いものより小さいことは、Ａｌ組成が有限とゼロとの組み合わせの場合にも当てはまる。
上記（ｓ１）〜（ｓ６）以外の組み合わせであってもよい。
また、ペア数は限定されず、１ペア以上、何ペアでもよい。ただし、半導体装置のサイズの制限、ピエゾ分極発生のための各層の厚み下限などから適正なペア数の範囲は自ずと定まる。
【００２４】
ｐ型ＧａＮバリア層６のｐ型不純物濃度は、１Ｅ１７ｃｍ−３〜１Ｅ１９ｃｍ−３程度とするのがよい。ｐ型不純物には、ＭｇなどのＧａＮ系半導体中にアクセプタを形成する不純物が用いられる。また、ｐ型ＧａＮバリア層６の厚みは、ｎ−型ＧａＮドリフト層の厚み等によって変わり、設計事項である。このため、厚み範囲は一概に決めることはできない。しかし、代表的な厚みについては、多くの仕様において用いられる厚みという点から、０．３μｍ〜１μｍ程度をあげることができる。これより薄いと、上記の（ａ１）および（ａ２）の作用を十分得られないので、厚みの下限とみてもよい。このｐ型ＧａＮバリア層６は、この０．３μｍ〜１μｍ程度の厚みを持つことから、あまり高濃度のＭｇ濃度を含有させると、ｐ型ＧａＮバリア層６の端面に向かって直線的に移動してチャネルに悪影響を及ぼす。また、チャネルＯＦＦ時のｎ−型ＧａＮドリフト層とのｐｎ接合での逆方向特性（耐圧性能）を劣化させる。
ソース層７の厚みは、０．１μｍ〜０．６μｍ程度とするのがよい。その上で、超格子構造を形成するａ層の厚みは１０ｎｍ（０．０１μｍ）以上１００ｎｍ（０．１μｍ）以下とするのがよい。ｂ層の厚みも同程度とするのがよい。超格子構造のソース層７は、アンドープとしてドナーを意図的に含有させないほうがよい。その理由は、ドナーの存在によって電子ガスの流れが散乱されてオン抵抗がかえって増大するおそれがあるからである。
ソース層７の長さは、０．５μｍ以上５μｍ以下とするのがよい。このようにソース層７の長さが、比較的、大きいので、従来のようにドナー濃度を高めたｎ＋型ＧａＮソース層では、電気抵抗の低減には限度があった。本実施の形態のように、超格子構造にして十分高い濃度の二次元電子ガスを用いることで、ソース電極Ｓからソース層７を経由する電子走行層２２への経路（Ｐ２）の電気抵抗を大幅に下げることができる。この結果、半導体装置１０全体のオン抵抗を下げることができる。
【００２５】
図３は、図１（ａ）に示した縦型ＧａＮ系半導体装置１０の平面図であり、図１（ａ）は本図におけるＩ−Ｉ線に沿う断面図である。図３によれば、開口部２８およびゲート電極Ｇを六角形とし、ゲート配線１２を避けながら、その周囲をほぼソース電極Ｓで覆って、最密充填(ハニカム構造)とすることにより単位面積当たりのゲート電極周囲長を長く取れる。このような形状の面からも、オン抵抗を下げることができる。電流は、ソース電極Ｓから、（Ｐ１）直接に、または（Ｐ２）超格子構造のソース層７を経由して、再成長層２７内のチャネル（電子走行層２２）に入り、ｎ−型ＧａＮドリフト層４を経て、ドレイン電極Ｄへと流れる。ソース電極Ｓおよびその配線と、ゲート電極Ｇ、ゲート配線１２およびゲートパッド１３から構成されるゲート構成体とが、相互に干渉しないために、ソース配線は、図示しない層間絶縁膜上に設けられる。層間絶縁膜にはビアホールが設けられ、そのビアホールに充填された導電部を含むソース電極Ｓは、層間絶縁膜上のソース導電層（図示せず）と導電接続される。このような構造によって、ソース電極Ｓを含むソース構成体は、大電力用の素子に好適な、低い電気抵抗および高い移動度、を持つことができる。
上記の六角形のハニカム構造は、畝状にして、畝状の開口部を密に配置することでも、上記の面積当たりの開口部周囲長を大きくでき、この結果、電流密度を向上させることができる。
【００２６】
次に、本実施の形態における半導体装置１０の製造方法を説明する。図４に示すように、上記の意味のＧａＮ基板１の上に、ｎ−型ＧａＮドリフト層４／ｐ型ＧａＮバリア層６／超格子構造のソース層７、の積層体１５を成長する。ＧａＮ基板１とｎ−型ＧａＮドリフト層４との間にＧａＮ系バッファ層（図示せず）を挿入してもよい。
上記の層の形成は、ＭＯＣＶＤ（有機金属化学気相成長）法などを用いるのがよい。たとえばＭＯＣＶＤ法で成長することで、結晶性の良好な積層体１５を形成できる。ＧａＮ基板１の形成において、導電性基板上に窒化ガリウム膜をＭＯＣＶＤ法によって成長させる場合、ガリウム原料として、トリメチルガリウムを用いる。窒素原料としては高純度アンモニアを用いる。キャリアガスとしては純化水素を用いる。高純度アンモニアの純度は９９．９９９％以上、純化水素の純度は９９．９９９９９５％以上である。ｎ型ドーパント（ドナー）のＳｉ原料には水素ベースのシランを用い、ｐ型ドーパント（アクセプタ）のＭｇ原料にはシクロペンタジエニルマグネシウムを用いるのがよい。
導電性基板としては、直径２インチの導電性窒化ガリウム基板を用いる。１０３０℃、１００Ｔｏｒｒで、アンモニアおよび水素の雰囲気中で、基板クリーニングを実施する。その後、１０５０℃に昇温して、２００Ｔｏｒｒ、Ｖ／ＩＩＩ比＝１５００で窒化ガリウム層を成長させる。上記の導電性基板上のＧａＮ層の形成は、ＧａＮ基板１の形成だけでなく、ＧａＮ基板１上の積層体１５の成長においても共通する方法である。
上記の方法で、ＧａＮ基板１上に、ｎ−型ＧａＮ層ドリフト層４／ｐ型ＧａＮバリア層６／超格子構造のソース層７、の順に成長する。
【００２７】
超格子構造７の成長においては、言うまでもなく、すべての層を最初から最後まで連続して、成長することが重要である。空気中の酸素等に汚染されると、不純物準位が形成され、電子ガス流が散乱されて電気抵抗が増大するからである。ａ層およびｂ層は、それぞれ厚み１０ｎｍ以下１００ｎｍ以下で形成し、アンドープにするのがよい。ペア数は、たとえば２とする。これによって２次元電子ガスの層数を２とすることができ、オン抵抗の低減に有益である。
【００２８】
次に、図５に示すように、開口部２８をＲＩＥ（反応性イオンエッチング）によって形成する。図６（ａ）および（ｂ）に示すように、エピタキシャル層４，６，７の表面にレジストパターンＭ１を形成した後、ＲＩＥによって、レジストパターンＭ１をエッチングして後退させながら開口を広げて開口部２８を設ける。このＲＩＥ工程において、開口部２８の斜面、すなわち積層体１５の端面は、イオン照射を受けて損傷される。損傷部では、ダングリンドボンド、格子欠陥の高密度領域などが発生し、その損傷部にＲＩＥ装置由来または特定できていない部分からの導電性不純物が到達して富化が生じる。この損傷部の発生は、ドレインリーク電流の増大をもたらすので、修復する必要がある。水素やアンモニアを所定レベル含むことで、このあと説明する再成長層２７の成長時に、ダングリンドボンド等の修復、および不純物の除去や不活性化を得ることができる。
【００２９】
次いで、レジストパターンＭ１を除去し、ウエハを洗浄した後、当該ウエハをＭＯＣＶＤ装置に導入して、図７に示すように、アンドープＧａＮからなる電子走行層２２、およびアンドープＡｌＧａＮからなる電子供給層２６を含む再成長層２７を成長する。このアンドープＧａＮ層２２およびＡｌＧａＮ層２６の成長においては、（ＮＨ３＋Ｈ２）雰囲気において熱クリーニングを行い、引き続き（ＮＨ３＋Ｈ２）を導入しつつ有機金属原料を供給する。この再成長層２７の形成前の熱クリーニング時または形成時に、上記の損傷部の修復、導電性不純物の除去やパッシベーション化を進行させる。
次いで、上記ウエハをＭＯＣＶＤ装置から取り出し、図８に示すように、絶縁膜９を成長させる。その後、再びフォトリソグラフィと電子ビーム蒸着法を用いて、図１に示すように、ソース電極Ｓをエピタキシャル層表面に、ドレイン電極ＤをＧａＮ系基板１の裏面に形成する。さらにゲート電極Ｇを開口部２８の側面に形成する。
【実施例】
【００３０】
図１（ａ）に示す縦型ＧａＮ系半導体装置（トランジスタ）を作製して、オン抵抗の構成要素であるソースゲート間抵抗Ｒｓｇを測定した。オン抵抗は、ソース電極抵抗、ソースゲート間抵抗、チャネル抵抗、ドリフト層抵抗、および基板抵抗の総和からなるが、本超格子ソース層により、ソース・ゲート間抵抗Ｒｓｇを大きく低減させることができる。具体的な構成はつぎのとおりである。
＜本発明例Ａ＞：
ＧａＮ基板１／ｎ−型ＧａＮ層ドリフト層４／ｐ型ＧａＮバリア層６／超格子構造のソース層１、とした。超格子構造は、（ＡｌＧａＮ（ａ層）／ＧａＮ（ｂ層））の２ペアとした。ＡｌＧａＮ層（ａ層）を上側に、ＧａＮ（ｂ層）を下側に、に配置した（図１（ｃ）の構造）。ＡｌＧａＮのＡｌ組成を０．２とし、厚みは３０ｎｍ、ＧａＮの厚みも同様とした。したがってソース層７の厚みは１２０ｎｍ（０．１２μｍ）である。
ｐ型ＧａＮバリア層は厚み１．０μｍ、Ｍｇ濃度３Ｅ１８ｃｍ−３とし、ｎ−型ＧａＮドリフト層は、厚み５．０μｍ、キャリア濃度７Ｅ１５ｃｍ−３とした。
その後、ＲＩＥを用いてメサエッチを行い、再成長エピタキシャル層(ＧａＮ：厚み１００ｎｍ／Ａｌ０．２Ｇａ０．８Ｎ：厚み２０ｎｍ)を成長し、電極プロセスにてソース電極、ドレイン電極をよびゲート電極を形成した。
＜比較例Ｂ＞
形状およびサイズは、本発明例Ａと同様とした。ソース層については、従来と同じｎ型不純物を含むｎ＋型ＧａＮソース層を用い、本発明例Ａと同様に、厚みは０．１２μｍにした。ｎ＋型ＧａＮソース層のドナーにはＳｉを用い、ドナー濃度３Ｅ１８ｃｍ−３とした。その他の部分は、本発明例Ａと同様の構造とした。
上記の試験体、本発明例Ａおよび比較例Ｂについて、ＴＬＭ法（Transmission  line  model）によりソースゲート間抵抗Ｒｓｇを測定した結果を表１に示す。
【００３１】
【表１】
0005742072.tif 000002
【００３２】
表１によれば、本発明例Ａでは、比較例Ｂに比べて、ソースゲート間抵抗Ｒｓｇをは４００Ω／□から２００Ω／□へと半減する。これより、ソース層７を、上記の格子定数を満たす超格子構造によって構成することで、オン抵抗を低くできることが分かる。
【００３３】
上記開示された本発明の実施形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００３４】
本発明の半導体装置等によれば、縦型ＧａＮ系半導体装置において、ｐ型バリア層による耐圧性能の向上を得ながらオン抵抗を低くできる。このため、パワーデバイスへの用途が期待される。
【符号の説明】
【００３５】
１  ＧａＮ基板、４  ｎ−型ＧａＮドリフト層、  ６  ｐ型ＧａＮバリア層、７  超格子構造によるソース層、９  絶縁膜、１０  半導体装置（縦型ＧａＮ系ＦＥＴ）、１２  ゲート配線、１３  ゲートパッド、１５  積層体、２２  ＧａＮ電子走行層、２６  ＡｌＧａＮ電子供給層、  ２７  再成長層、２８  開口部、Ｓ  ソース電極、Ｇ  ゲート電極、Ｄ  ドレイン電極、Ｍ１  レジストパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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