(57)【特許請求の範囲】
【請求項１】
入力されるデータ信号に含まれるクロック信号を、復元クロック信号として復元する、クロックデータリカバリ回路であって、
基準信号を遅延量だけ遅延させ前記復元クロック信号を出力する、遅延回路と、
前記データ信号を予め定められた第１の時間間隔でサンプリングし、前記データ信号の予め定められた電圧方向への変化エッジ位置情報を含むデータサンプリング列を生成する、第１の変換器と、
前記復元クロック信号を前記第１の時間間隔でサンプリングし、前記予め定められた電圧方向への変化エッジ位置情報を含む復元クロックサンプリング列を生成する、第２の変換器と、
前記データサンプリング列と、前記復元クロックサンプリング列とを、それぞれ予め定められたビット数毎に、複数の比較を行い、比較結果として出力する、比較器と、
前記比較結果に基づき、前記遅延量を変化させるか、固定させるかを前記遅延回路に指示する、遅延制御部と、
を有する、クロックデータリカバリ回路。
【請求項２】
前記第１の変換器、及び前記第２の変換器のうち、少なくとも前記第１の変換器は、予め定められた第１のビット列の数よりも少ないパルスを持つ変化エッジ位置情報を削除する、請求項１記載のクロックデータリカバリ回路。
【請求項３】
前記比較器は、前記複数の比較に基づいて多数決を行い、多数決の結果を比較結果として出力する、請求項１又は２記載の、クロックデータリカバリ回路。
【請求項４】
前記比較器は、前記復元クロックサンプリング列における変化エッジのビット位置に対応する時刻の前記データサンプリング列のビット位置から、予め定められた第２の時間間隔γだけ前後に開始位置と終了位置を有する２γの時間間隔における前記データサンプリング列のパルス幅のビット数が、予め定められた第２のビット列の数よりも大きいか否かの、判定結果を更に出力し、
前記遅延制御部は、前記比較結果と前記判定結果とに基づき、遅延量を変化させるか、固定させるかを前記遅延回路に指示する、
請求項１ないし３のうちいずれか１項記載のクロックデータリカバリ回路。
【請求項５】
前記第１の時間間隔を得るために遅延素子を用いる、請求項１ないし４のうちいずれか１項記載のクロックデータリカバリ回路。
【請求項６】
前記請求項１ないし５のうち何れか１項記載のクロックデータリカバリ回路を有する半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号が重畳されたデジタルデータ受信信号から、クロックを復元する、クロックリカバリ回路及び半導体チップに関する。
【背景技術】
【０００２】
近年、ボード内、チップ内等における大容量・高速データ伝送の要求を満たすため、高速シリアル転送を行うインターフェースが採用されている。シリアル信号には、同期を行うためのクロックが、重畳されている。受信側では、データ信号のエッジ（信号遷移）を検出し、内部のＤＬＬクロック信号の位相を調整することで、クロック（タイミング情報）を復元する。
【０００３】
このクロックの復元処理を行う回路をクロックデータリカバリ（ＣＤＲ：Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路と呼ぶ（以下「ＣＤＲ」と言う）。従来のＣＤＲ回路では、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が一般に用いられている。ＰＬＬに含まれるＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を用いて、受信した信号のクロック信号の位相に同期するよう、ＶＣＯの発信クロックが制御され、受信信号の再生用のクロックとして用いられる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】N.  Miura,  K.  Kasuga,  M.  Saito,  and  T.  Kuroda,  "An  8Tb/s  1pJ/b  0.8mm2/Tb/s  QDR  Inductive-Coupling  Interface  Between  65nm  CMOS  GPU  and  0.1  um  DRAM,  "ISSCC  Dig.  of  Tech.  Papers,  pp.436-437,  Feb.  2010
【非特許文献２】M.  Loh,  et  al.,  "All-Digital  CDR  for  High-Density,  High-Speed  I/O,"  VLSI  Circuits,  2010  Symposium  on,  pp.  147-148,  Jun.  2010
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、インダクティブ・カップリング・インターフェース（非特許文献１参照）を用いた三次元チップ内でのシリアル転送や、狭域通信のニーズが高まっている。インダクティブ・カップリングとは，二つの回路が相互誘導によって互いに結合していること（電磁結合）を指す。このような用途では、インターフェースのスピードは数Ｇｂ／ｓ程度となり、また、通信範囲は数センチ程度以下となる場合がある。専用のクロックチャネルを省略し、インターフェースの占める領域を減少させるために、データにクロックを重畳させ、シリアル転送を行い、受信側でクロックを復元することが必要となる。上述したように、従来の有線による高速シリアル転送用として、種々のクロック復元回路が提案されている。しかしながら、これらは、信号対雑音比（ＳＮＲ）が高い環境を前提としている。また、ノンリターントゥゼロ（Ｎｏｎ−Ｒｅｔｕｒｎ−ｔｏ−Ｚｅｒｏ）信号（1と0が高または低電圧の相互に逆の電圧によって表され、符号化されたビット間はゼロ(基準)電圧に戻ることのない2進符号化方式）に利用することを前提として開発されているものがほとんどである。これに対して、例えばインダクティブ・カップリング・リンクによるシリアル転送の場合には、パルスベースの信号が採用され、簡略化したトランシーバが使用される。この場合、パルス幅は、１ＵＩ（ＵＩ：Ｕｎｉｔ  Ｉｎｔｅｒｖａｌとはクロック周波数の逆数である）よりも非常に短くなるため、従来用いられているＣＤＲを使用することが困難な場合がある。
【０００６】
このため、近年、受信信号をオーバーサンプリングしてクロック信号を復元する、新たなＣＤＲを開発する動き（非特許文献２参照）が見られる。しかしながら、提案されている技術は、正確にキャリブレーションされた遅延素子を必要とし、回路構成も大きくなり、大きな電力を消費するものである。
【０００７】
しかも、インダクティブ・カップリング・リンクによるパルスベースのシリアル転送では、伝送路が数ｍｍを超えると、受信信号の電圧は数十ｍＶ以下となり、ＳＮＲは急激に悪化する。加えてパルスベースの信号は、超広帯域となり、バンドパスフィルタを用いることは困難である。
【０００８】
したがって、ノイズ除去の能力を有する、パルスベースの信号用のＣＤＲを提供することが望まれている。特に、インダクティブ・カップリング・リンクに用いるトランシーバは、非常に小さく、低電力で動作しなければならない。また、大きなオーバヘッドを防止することも重要である。このため、インダクティブ・カップリング・リンク等の用途にも適合しうる小型で省電力のＣＤＲを実現することが要求される。
【０００９】
本発明は、上述の課題を解決することを目的としている。すなわち、小型で、省電力で、かつパルスベースの超高速シリアル転送にも用いることのできるＣＤＲを実現することを目的とする。なお、本発明は、インダクティブ・カップリング・リンクの信号伝送の用途に限られるものではなく、当然に他の用途にも用いることができるものである。また、本発明の目的は、上述の目的に限定されるものではない。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するために、入力されるデータ信号に含まれるクロック信号を、復元クロック信号として復元する、クロックデータリカバリ回路であって、
基準信号を遅延させ前記復元クロック信号を出力する、遅延回路と、
前記データ信号を予め定められた第１の時間間隔でサンプリングし、前記データ信号の予め定められた電圧方向への変化エッジ位置情報を含むデータサンプリング列を生成する、第１の変換器と、
前記復元クロック信号を前記第１の時間間隔でサンプリングし、前記予め定められた電圧方向への変化エッジ位置情報を含む復元クロックサンプリング列を生成する、第２の変換器と、
前記データサンプリング列と、前記復元クロックサンプリング列とを、それぞれ予め定められたビット数毎に、複数の比較を行い、比較結果として出力する、比較器と、
前記比較結果に基づき、遅延量を変化させるか、固定させるかを前記遅延回路に指示する、遅延制御部と、
を有する、クロックデータリカバリ回路を含む。
【発明の効果】
【００１１】
本発明により、高速のパルスベースの信号にも適用できる、小型で省電力のＣＤＲを実現することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係るＣＤＲを有するインダクティブ・カップリングを用いた信号伝達を示すブロック図である。
【図２】本発明に係るＣＤＲの実施例を示すブロック図である。
【図３】本発明に用いられるＴＤＣの実施例を示すブロック図である。
【図４】本発明に用いられるエッジ検出器のブロック図である。
【図５】エッジ検出器のエッジ検出処理の具体例を示す図である。
【図６】ラッチ回路の一例を示すブロック図である。
【図７】デジタルコンパレータの一例を示すブロック図である。
【図８】ロック有効判定回路のブロック図とロック有効判定ロジックの真理値表を示す図である。
【図９】ロック有効判定ロジックの動作を示す図である。
【発明を実施するための形態】
【００１３】
図１に、本発明に係るＣＤＲ１５０を有するインダクティブ・カップリング１２０を用いた信号伝達回路１００を示す。信号伝達回路１００は、例えばチップ上に実装され、前段の回路（図示せず）からの入力データ１０１を受信し、後段の回路（図示せず）にデータ出力１７１として供給する機能を有する。
【００１４】
図１において、入力データ１０１は、送信器Ｔｘ（１１０）に入力され、インダクティブ・カップリング１２０に駆動電力が供給される。インダクティブ・カップリング１２０を介して、信号は更にＲｘ１（１３０）に伝達され増幅される。増幅された信号１３１の波形が図１に示されている。信号１３１には、実線で示した伝送すべきデータと、破線で示したノイズが重畳されている。受信器Ｒｘ１（１３０）からの信号１３１及び１３２は、更に受信器Ｒｘ２（１４０）に入力され、波形整形され、パルス列となったデータ信号１４１となる。図１には、データ信号１４１の信号波形が示されている。データ信号１４１には、実線で示されたデータのパルスに、破線で示されたノイズによるパルスが重畳されている。
【００１５】
データ信号１４１と、受信側の内部で生成された基準信号１４２とが、ＣＤＲ１５０に入力される。ＣＤＲ１５０において、データのパルス列を基に、基準信号１４２の遅延量が調整され、ＤＬＬクロック信号１５１が出力される。
【００１６】
さらに、信号１３１及び信号１３２は、非同期ヒステリシスコンパレータ１６０を経由して、波形整形され、信号１６１となる。更に、信号１６１は、ラッチ回路１７０に入力され、ＤＬＬクロック信号１５１のタイミングで、その値がラッチされ、データ出力１７１として、データが取り出されることになる。
【実施例】
【００１７】
図２に、本発明に係るＣＤＲ１５０の実施例を示す。Ｒｘ２（１４０）からのデータ信号１４１が時間デジタル変換器ＴＤＣ１（２１０）（ＴＤＣ：Ｔｉｍｅ  ｔｏ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）によって、サンプリング間隔δでオーバーサンプリングされる。ＴＤＣ１（２１０）からは、サンプリングされた３２個のデータが、エッジ検出器１（２２０）に伝達される。エッジ検出器１（２２０）は、ノイズをフィルタリングし、オーバーサンプリングされた３２個のサンプリングデータからエッジタイミングを抽出する。なお、このオーバーサンプリングの数は３２個に限られない。したがって、本実施例は、本発明を限定することを意図するものではない。
【００１８】
さらに、基準信号１４２は、遅延素子を直列に接続したデジタルロックループＤＬＬ（２５０）に入力される。ＤＬＬ（２５０）は、遅延制御部２４０からの信号に基づいて、遅延量を変化させる機能を有する。このＤＬＬ（２５０）によって遅延されたＤＬＬクロック信号１５１は、時間デジタル変換器ＴＤＣ２（２６０）に入力される。このＴＤＣ２（２６０）は、ＴＤＣ１（２１０）と同じ構成であってもよい。ＴＤＣ２（２６０）によって、オーパーサンプリングされた３２個のサンプリングデータが、エッジ検出器２（２７０）に入力される。基準信号１４２には、ノイズが混入することは皆無であると推測される。このため、エッジ検出器２は、エッジ検出器１と異なり、ノイズに対するフィルタリング機能を持たなくてもよい。エッジ検出器２は、ＤＬＬクロック信号１５１の３２個のサンプリングデータから、エッジタイミングを抽出する。
【００１９】
そして、エッジ検出器１のエッジタイミング出力と、エッジ検出器２のエッジタイミング出力とが、デジタルコンパレータ２３０に入力される。このデジタルコンパレータによって、二つのエッジ検出器１及びエッジ検出器２からのエッジの位置が一致しているかがチェックされる。エッジの位置が一致していれば、データ信号１４１と、ＤＬＬクロック信号１５１とは、同期していることになる。この場合、ＤＬＬクロック信号１５１は、同期信号として利用することができる。また、デジタルコンパレータ２３０は、同期したことを示すロック信号を遅延制御部２４０に送る。遅延制御部２４０は、このロック信号を受信することにより、ＤＬＬ２５０の遅延量を固定する（ロック状態）。
【００２０】
これに対して、デジタルコンパレータ２３０において、エッジの位置が一致していないと判断された場合には、データ信号１４１とＤＬＬクロック信号１５１とは、同期していないことが分かる。このため、デジタルコンパレータは、アップデート信号を遅延制御部２４０に送る。遅延制御部２４０は、アップデート信号を受信すると、ＤＬＬ２５０の遅延量を増加させることを指示する制御信号をＤＬＬ２５０に送る。ＤＬＬ２５０は、この制御信号を受信すると、基準信号１４２の遅延量を一定量増加させる。デジタルコンパレータ２３０は、これによって、遅延量が変化したＤＬＬクロック信号１５１のサンプリングデータを受信し、再度エッジの位置が一致しているかをチェックする。エッジの位置が一致するまで、この動作が繰り返される。エッジの位置が一致すれば、上述のようにロック状態となり、ＤＬＬクロック信号１５１が、同期信号として利用できる。
【００２１】
なお、ＤＬＬ２５０は、上述のように、信号の遅延量を変化させる機能を有するが、遅延制御部からの制御信号が連続して到来し、ＤＬＬ２５０が最大の遅延量に到達してしまう場合が想定される。この場合には、ＤＬＬの遅延量をリセットすることによって、ＤＬＬの遅延量を最小値に戻してもよい。なお、遅延制御部は、制御信号（Ｈ「高」レベル）を順にシフトするシフトレジスタで構成してもよい。シフトレジスタに記憶された（Ｈ「高」レベル）レベルの個数分だけ、ＤＬＬの複数の遅延素子を利用するよう制御し、ＤＬＬの全体の遅延量を調節できるようにしてもよい。
【００２２】
以上の動作を行うことにより、ＣＤＲ１５０は、ＤＬＬ２５０の出力側から、ロックしたＤＬＬクロック信号１５１を出力し、これを同期信号として提供することができる。
【００２３】
図３に、ＴＤＣ１（２１０）の実施例を示す。この実施例におけるＴＤＣ１（２１０）は、３２段のＤ型フリップフロップ３１０（Ｆ１ないしＦ３２）および、遅延量δの３２個の遅延素子３２０（Ｄ１ないしＤ３２）を有する。なお、段数は、３２段に限られず、他の段数であってもよい。したがって、図３は、本発明を限定するものではない。
【００２４】
遅延素子３２０の初段Ｄ１には、クロック信号ｉＣＬＫ３４０が入力される。ｉＣＬＫ３４０の周期は、遅延素子３２０の遅延量の合計値３２δと等しくしてもよい。フリップフロップＦ１のクロック端子Ｃには、ｉＣＬＫ３４０をδだけ遅延させた信号３４１が入力される。そして、フリップフロップＦ２のクロック端子Ｃには、ｉＣＬＫ３４０を２δだけ遅延させた信号３４２が入力される。これらの信号のタイミング図を図３（ｂ）に示す。フリップフロップＦ１は、信号３４１の立ち上がりのタイミングｅ１でデータ信号１４１の値をラッチし、ｔｄｃ＜１＞として出力する。フリップフロップＦ２は、信号３４２の立ち上がりのタイミングｅ２でデータ信号１４１の値をラッチし、ｔｄｃ＜２＞として出力する。したがって、ｔｄｃ＜１＞ないしｔｄｃ＜３２＞からは、データ信号１４１をδの間隔でオーバーサンプリングした信号が順次出力されることになる。遅延量δについては、データ信号１４１のデータのパルス幅よりも、少なくとも短い値を設定することにより、データ信号１４１をオーバーサンプリングすることができる。なお、遅延量δの値は、例えば遅延素子３２０のバイアス電圧を制御することにより、予め定められた値に調整することができるようにしてもよい。例えば、δは、データ信号１４１のデータのパルス幅に応じて、オーバーサンプリングができる適切な値に調整してもよい。なお、ｉＣＬＫの周期（この実施例の場合は３２δ）は、必ずしも基準信号１４２の周期と同じである必要はない。
【００２５】
図４に、エッジ検出器１（２２０）のブロック図を示す。
【００２６】
図５に、エッジ検出器１（２２０）のエッジ検出処理の具体例を示す。
【００２７】
図４に示されるように、エッジ検出器１（２２０）のラッチ回路４１０に、ＴＤＣ１（２１０）からのサンプリング出力ｔｄｃ＜１＞ないしｔｄｃ＜３２＞が入力される。そして、これらのサンプリング出力の値がラッチされ、３２個のパラレル信号４１１として、"０１１"検出器４２０および"１１１"検出器４３０に入力される。この"０１１"検出器４２０は、図５に示すように、パラレル信号４１１のビットパターンが"０１１"である場合、出力４２１に"１"を出力する。また、"１１１"検出器４２０は、図５に示すように、パラレル信号４１１のビットパターンが"１１１"である場合、出力４３１に"１"を出力する。以上の処理を第１ステージと呼ぶ。
【００２８】
そして、出力４２１及び出力４３１は、図４のＯＲ回路４４０に入力される。
【００２９】
このＯＲ回路４４０の出力は、さらに"０１１"検出器４５０に入力され、"０１１"検出器４５０の出力は、エッジ検出信号４５１として、デジタルコンパレータ２３０へ伝達される。以上の処理を第２ステージと呼ぶ。
【００３０】
図５は、第１ステージ、加算処理、及び第２ステージのビット処理の具体例を示している。これらの処理を実行することにより、ｔｄｃ＜１＞ないしｔｄｃ＜３２＞の値に存在する、ノイズパルスの値が除去され、"１１１"が連続する部分の先頭がエッジ検出信号４５１においてエッジ位置"１"として出力される。なお、ノイズの除去に係る上述のビット処理は、一例を示したものである。したがって、これらの実施例は、本発明を限定するものではない。
【００３１】
なお、ＤＬＬクロック信号１５１に対するエッジ処理を行うエッジ検出器２（２７０）は、上述のエッジ検出器１と同じ構成を有しても良い。なお、ＤＬＬクロック信号１５１はノイズが重畳されていない場合がほとんどであるから、エッジ検出器２（２７０）は、エッジ検出器１（２２０）の構成要素のうち、ラッチ回路のみで構成してもよい。
【００３２】
図６に、ラッチ回路４１０の一実施例を示す。ラッチ回路４１０は、別々のタイミングでラッチ動作を行う第１ラッチ６１５及び第２ラッチ６１７の二つのラッチを備えてもよい。この実施例においては、第１ラッチ６１５は、ｔｄｃ＜１＞ないしｔｄｃ＜１６＞を、ｉＣＬＫ＋１６δ（６１６）のタイミングでラッチする。そして、第２ラッチ６１７は、第１ラッチの出力とｔｄｃ＜１７＞ないしｔｄｃ＜３２＞をｉＣＬＫ＋３２δ（６１８）のタイミングでラッチし、パラレル信号４１１として出力する。このように、二つのラッチを設ける。この構成によれば、ｉＣＬＫの立ち上がりタイミングから第１ラッチが信号をラッチするまでの１６δの時間間隔の間に、第２ラッチに既に保存された１サイクル前のラッチデータに対して第１ステージ及び第２ステージの処理を行うことができる。したがって、図６の実施例に示すラッチ回路４１０を用いることにより、ｉＣＬＫの各サイクルで、エッジ検出器１（２２０）をパイプライン的に動作させることができる。なお、本発明は、この処理に限定されるものではない。
【００３３】
図７に、デジタルコンパレータ２３０の実施例を示す。本実施例の場合は、エッジ検出回路１及びエッジ検出回路２からの、それぞれ３２ビットのデータを、時系列的に８ビットずつに分割し、それぞれの分割された８ビット同士を比較器７１１ないし７１４の４つの８ビット比較器に入力する。比較器７１１ないし７１４は、それぞれ、入力された２系統の８ビットが同じパターンを有する場合には、比較結果として論理値"１"を多数決回路７２０に伝達する。一致していない場合は、論理値"０"を伝達する。
【００３４】
そして、多数決回路７２０は、４つの比較器からの一致信号（論理値"１"）が３つ以上入力された場合、多数決信号出力７２１に論理値"１"を出力する。不一致の数が２つ以下の場合には、論理値"０"を出力する。多数決信号出力７２１は、ＡＮＤ回路７４０及びＮＡＮＤ回路７５０に入力される。
【００３５】
なお、図７の実施例では、３２ビットの信号を８ビット毎に分けて、比較を行っている。しかしながら、本発明は、３２ビット同士をビット毎に比較してもよく、あるいは、４ビットことに分けて比較してもよい。本実施例で、８ビット毎に分けて比較を行った理由は、多数決回路をシンプルにするためである。したがって、この実施例は、本発明を限定するためのものではない。
【００３６】
多数決信号出力７２１が、論理値"１"を出力した場合には、データ信号１４１と、ＤＬＬクロック信号１５１のエッジ位置が一致している可能性が非常に高いことを意味する。ただし、例えば、データ信号１４１が全て"０"である場合や、データ信号１４１のノイズパルスのタイミングに、ＤＬＬクロック信号１５１のエッジが位置するような場合が想定される。このような場合には、たとえ多数決出力信号が、論理値"１"を出力していても、ミスロックの状態となっていることがあり得る。
【００３７】
上記のミスロック状態を検知するために、ロック有効判定回路７３０を設けてもよい。ロック有効判定回路７３０には、データ信号１４１とＤＬＬクロック信号１５１とが入力される。ロック有効判定回路７３０は、ロック状態が有効であるかを判定し、ロックが有効であれば、ロック有効信号７３１に論理値"１"を出力する。ロックが有効でない場合には、論理値"０"を出力する。
【００３８】
図８（ａ）は、ロック有効判定回路７３０の実施例を示している。データ信号１４１は、Ｄフリップフロップ８２０と８３０のデータ端子に接続される。加えて、データ信号１４１は、遅延量γを持つ遅延素子８４０を介してＤフリップフロップ８１０のデータ端子に接続される。ＤＬＬクロック信号１５１は、Ｄフリップフロップ８１０と８２０のクロック端子に接続される。加えて、ＤＬＬクロック信号１５１は、遅延量γを持つ遅延素子８５０を介してＤフリップフロップ８３０のクロック端子に接続される。
【００３９】
フリップフロップ８２０は、ＤＬＬクロック信号１５１の立ち上がりのタイミングで、データ信号１４１の値をラッチし、出力ＭＩＤをロック有効判定ロジック８６０に伝達する。フリップフロップ８１０は、ＤＬＬクロック信号１５１の立ち上がりのタイミングよりも、γだけ時間的に前のデータ信号１４１の値をラッチし、出力ＰＲＥをロック有効判定ロジック８６０に伝達する。フリップフロップ８３０は、ＤＬＬクロック信号１５１の立ち上がりのタイミングよりも、γだけ時間的に後のデータ信号１４１の値をラッチし、出力ＰＯＳＴをロック有効判定ロジック８６０に伝達する。
【００４０】
図８（ｂ）に、ロック有効判定ロジック８６０の真理値表を示す。ここで、"ＰＲＥ，ＭＩＤ，ＰＯＳＴ"が、"１１１"、"１１０"又は"０１１"のときに、ロック有効信号ＯＵＴは、"１"を出力する。それ以外の場合には、"０"を出力する。
【００４１】
図９は、ロック有効判定ロジック８６０の動作を理解するための図である。図９には、データ信号１４１とＤＬＬクロック信号１５１が示されている。データ信号１４１には、ｔｄのパルス幅を有するデータパルス１とノイズパルス１が混在した信号となっている。ＤＬＬクロック信号１５１がデータ信号１４１に対して、有効にロックしている状態とは、ＤＬＬクロック信号１５１の立ち上がりタイミングが、データ信号１４１のデータパルス１のパルス幅ｔｄの間に存在する場合である。すなわち、これは、ＤＬＬクロック信号１５１の立ち上がりタイミングがｔ１、ｔ２、ｔ３に位置する場合である。これに対して、ミスロックの場合には、ＤＬＬクロック信号１５１の立ち上がりタイミングが、データパルス１のパルス間のｔｄに存在せず、その他の時刻、例えば、ｔ４又はｔ５の位置に存在する場合である。すなわち、"ＰＲＥ，ＭＩＤ，ＰＯＳＴ"が、"１１１"、"１１０"又は"０１１"のときには、ＤＬＬクロック信号１５１の立ち上がりタイミングが、テータパルス１の範囲内に存在することとなる。これに対して、"ＰＲＥ，ＭＩＤ，ＰＯＳＴ"がそれ以外のパターンの場合には、ＤＬＬクロック信号１５１の立ち上がりのタイミングは、データパルス１の範囲内に存在しないこととなる。ｔ４では、ＤＬＬクロック信号１５１の立ち上がりタイミングが、データ信号１４１の"０"レベルの時刻に存在しており、ｔ５では、ノイズパルス１のパルス内の時刻に存在している。これらは、いずれも、ミスロック状態であると判断される。
【００４２】
以上のようにして、ロック有効判定回路７３０は、ロックの有効状態をチェックすることができる。
【００４３】
図７に戻る。多数決回路７２０の出力が論理"１"であり、かつ、ロック有効信号が論理"１"である場合には、ＡＮＤ回路７４０の出力は論理"１"となり、ＤＬＬロック信号７４１として遅延制御部２４０に出力し、ＤＬＬの遅延量を固定する。これをロック状態と呼ぶ。ロック状態となった場合には、本発明の諸回路の電力消費を抑えて、省電力状態を保ってもよい。同様の信号が、ＮＡＮＤ回路７５０にも入力されている。したがって、ＮＡＮＤ回路の出力が論理"１"となる場合には、ロック状態ではないため、ＤＬＬアップデート信号７５１が遅延制御部２４０に伝達される。遅延制御部は、この信号を受けて、ＤＬＬの遅延量を一定量増加させる。
【００４４】
以上の処理を繰り返し行うことにより、データ信号１４１にＤＬＬクロック信号１５１が同期した状態が得られれば、ロック状態となって維持される。なお、何らかの外乱によりロック状態から外れた場合には、再度上記の処理が繰り返され、ロック状態に復帰する処理が行われる。
【００４５】
以上、本発明の実施例を説明したが、各実施例は、矛盾のない限り取捨選択して組み合わせることができる。また、以上の説明及び図面の記載は、本発明の一例を示したものであり、請求項に係る本発明を限定するためのものではない点に留意すべきである。
【符号の説明】
【００４６】
１２０  インダクティブ・カップリング
１５０  クロックリカバリ回路（ＣＤＲ）
２１０  ＴＤＣ１
２２０  エッジ検出回路１
２３０  デジタルコンパレータ
２４０  遅延制御部
２５０  ＤＬＬ
２６０  ＴＤＣ２
２７０  エッジ検出回路２
【図１】
0005688286.tif 000002
【図２】
0005688286.tif 000003
【図３】
0005688286.tif 000004
【図４】
0005688286.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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