(57)【特許請求の範囲】
【請求項１】
絶縁膜と導電膜とを含む組をＮ（Ｎは８以上の偶数）積層する工程であって、前記積層されたＮ組の最上の組は第Ｎの組として定義され、前記Ｎ組のそれぞれは第１の領域と第２の領域を含み、前記Ｎ組の前記第１の領域は互いに垂直方向に揃うようにかつ前記Ｎ組の前記第２の領域は互いに垂直方向に揃うように積層する工程と、
前記Ｎ組の前記第２の領域を選択的に除去して第（Ｎ−１）の組の前記第２の領域を露出させる工程と、
前記Ｎ組の上半分に２つのサイクルのエッチングで階段式エッチングを行って前記第１の領域の段はそれぞれ第（Ｎ−ｉ）の組（ｉは偶数）、前記第２の領域の段はそれぞれ第（Ｎ−ｊ）の組（ｊは奇数）からなる第１の中間構造を形成する工程と、
前記第１の中間構造の上に前記第１及び第２の領域の選択された部分を覆うと共に前記前記第１及び前記第２の領域の前記段のそれぞれ選択されなかった部分を残してチョップマスクを形成する工程と、
前記チョップマスクを用いて、前記第１の中間構造にエッチングプロセスを施して前記Ｎ組の下半分の前記第１及び前記第２の領域に前記選択されなかった部分を反映させる工程と、
を含む方法。
【請求項２】
前記階段式エッチングは、
前記第Ｎの組の上に、階段マスクを前記第Ｎの組の前記第１及び前記第２の領域の一部分を露出するようにして形成する工程と、
前記第Ｎの組の露出された前記一部分を少なくとも含んでエッチングする第１のエッチング工程と、
前記階段マスクをトリミングする工程と、
前記トリミングによって新たに露出した前記第Ｎの組の前記第１及び第２の領域の一部分をエッチングする第２のエッチング工程と、
前記トリミングする工程及び前記第２のエッチング工程を必要な段数の階段構造が得られるまで繰り返す工程と、
を含むことを特徴とする請求項１記載の方法。
【請求項３】
前記２つのサイクルのエッチングは、前記階段マスクから露出した部分を垂直方向に２組エッチングする工程、を含むことを特徴とする請求項２記載の方法。
【請求項４】
前記露出させる工程は、前記第Ｎの組の前記絶縁膜をエッチングする工程と、前記第Ｎの組の前記導電膜をエッチングする工程と、を含むことを特徴とする請求項１記載の方法。
【請求項５】
前記第１及び前記第２のエッチング工程は、それぞれ異方的にエッチングする工程を含むことを特徴とする請求項２記載の方法。
【請求項６】
前記第１及び第２の領域の選択された部分は、前記第１及び第２の領域にまたがる連続した部分であることを特徴とする請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
＜優先権主張＞
この出願は、２０１１年６月２日に「ＡＰＰＡＲＡＴＵＳＥＳ  ＩＮＣＬＵＤＩＮＧ  ＳＴＡＩＲ−ＳＴＥＰ  ＳＴＲＵＣＴＵＲＥＳ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＦＯＲＭＩＮＧ  ＴＨＥ  ＳＡＭＥ」として出願された米国特許出願第１３／１５１，８９２号の出願日の利益を主張する。
【０００２】
この開示の実施形態は、３次元半導体デバイスのような装置およびそれを含むシステムに関するものである。この開示の実施形態は、例えば、メモリセルおよび導電性ライン間における電気的接続のために、いわゆる「階段」状に設けられた導電性材料を含むいわゆる「階段」構造に関するものでもある。この開示の他の実施形態は、階段構造および階段構造を含むデバイスを形成する方法に関するものである。
【背景技術】
【０００３】
半導体産業は、メモリダイ当たりの増加したメモリセルを有するメモリデバイスを生産するために、絶えず方法を探してきた。不揮発性メモリ（例えばＮＡＮＤフラッシュメモリ）において、メモリ密度を増やす１つの方法は、３次元（３−Ｄ）メモリ配列とも称される、垂直メモリ配列を用いることである。１つのタイプの垂直メモリ配列は、導電性材料（ワード線面または制御ゲート面とも称される）の層内で開口を通して（例えば、ホール）延在する半導体ピラーを含み、半導体ピラーと導電性材料とのそれぞれの交点に誘電性材料を有している。ゆえに、それぞれのピラーに沿って、多重トランジスタが形成される。垂直メモリ配列構造によれば、従来のトランジスタの平面的（例えば２次元的）配設を用いた構造に比べて、ダイ上に配列を上方に（すなわち垂直に）構築することによって、より多くのトランジスタを単位ダイ面積内に配置することができる。
【０００４】
垂直メモリ配列およびその形成方法は、例えば、米国特許出願公開第２００７／０２５２２０１号（Ｋｉｔｏら）、Ｔａｎａｋａ  ｅｔ  ａｌ．“Ｂｉｔ  Ｃｏｓｔ  Ｓｃａｌａｂｌｅ  Ｔｅｃｈｎｏｌｏｇｙ  ｗｉｔｈ  Ｐｕｎｃｈ  ａｎｄ  Ｐｌｕｇ  Ｐｒｏｃｅｓｓ  ｆｏｒ  Ｕｌｔｒａ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”，Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，ｐｐ．１４−１５（２００７）、Ｆｕｋｕｚｕｍｉ  ｅｔ  ａｌ．，“Ｏｐｔｉｍａｌ  Ｉｎｔｅｇｒａｔｉｏｎ  ａｎｄ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  Ｖｅｒｔｉｃａｌ  Ａｒｒａｙ  Ｄｅｖｉｃｅｓ  ｆｏｒ  Ｕｌｔｒａ−Ｈｉｇｈ  Ｄｅｎｓｉｔｙ，  Ｂｉｔ−Ｃｏｓｔ  Ｓｃａｌａｂｌｅ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ，”ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．４４９−５２（２００７）、およびＥｎｄｏｈ  ｅｔ  ａｌ．，“Ｎｏｖｅｌ  Ｕｌｔｒａｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  ａ  Ｓｔａｃｋｅｄ−Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（Ｓ−ＳＧＴ）Ｓｔｒｕｃｔｕｒｅｄ  Ｃｅｌｌ，”ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏｌ．５０，ｎｏ．４，ｐｐ．９４５−９５１（Ａｐｒｉｌ，２００３）に記載されている。
【０００５】
従来の垂直メモリ配列は、３次元配列のメモリセルが読み書き機能のために一意的に選択され得るように、導電性材料（例えば、ワード線プレートおよび制御ゲート）とアクセス線（例えば、ワード線）との間に電気的接続を必要としている。電気的接続を形成する１つの方法は、導電性材料の縁部でいわゆる「階段」構造を形成することを含んでいる。図１Ａ〜１Ｄは、導電性材料１２の積層の中に階段構造１０を作る１つの従来の方法を示している。図１Ａに示されているように、導電性材料１２は、導電性材料１２の間の絶縁性材料１４によって分離されている。マスク１６（例えば、フォトレジスト材料）が絶縁性材料１４の最上部を覆って形成され、絶縁性材料１４ａの一部分が露出されるようにパターン化され、露出された部分は、形成される階段構造１０の１つのいわゆる「段」の幅を有している。絶縁性材料１４ａを除去するために、マスク１６を通して露出された部分に、反応性イオンエッチング（ＲＩＥ）、または他のドライエッチングといった異方性エッチング１８が行われる。絶縁性材料１４ａ内のパターンは、その後導電性材料１２ａに転写される。露出された絶縁性材料１４ａは、導電性材料１２ａ上で停止する１つのドライエッチング処理によって除去され、露出された導電性材料１２ａは、その後、絶縁性材料１４ｂの上で停止する別のドライエッチング処理によって除去される。次に、図１Ｂに示されるように、マスク１６は、絶縁性材料１４ａの別の部分を露出するように、等方性エッチングなどによる、マスクの一部分の除去（「トリミング」としても知られている）によってサイズが低減される。
【０００６】
前記処理は、２つの絶縁性材料１４ａおよび１４ｂの露出された部分の除去、およびその後の２つの導電性材料１２ａおよび１２ｂの露出された部分の除去を含む、異方性エッチング１８が前記構造に行われることによって、繰り返される。図１Ｃに示されるように、マスク１６のサイズの継続的な減少および繰り返しのドライエッチング処理は、絶縁性材料１４ｃおよび導電性材料１２ｃが露出されるまで続けられ、マスク１６が除去され、階段構造１０が残る。ワード線接点２０は、図１Ｄに示されるように、それぞれの絶縁性材料１４をそれぞれ通って延在し、それぞれの導電性材料１２に電気的に接触するように形成される。図１Ｄに見られるように、それぞれのワード線接点２０の頂部は、導電性ワード線（示されていない）に接続する。図１Ａ〜１Ｄは、３つのいわゆる「段」を形成するために、２つの異方性エッチング１８の使用を説明しているが、絶縁性材料１４のエッチング、導電性材料１２のエッチング、およびマスク１６のエッチングの作用は、より多くの段（そして、それゆえのワード線接点のための接触領域）を作るのに繰り返され得る。現在、従来の方法は、８つを超える接触領域（例えば、段）を形成するのに用いられている。
【０００７】
従来の階段構造の望まれる段の数が増加するにつれて、従来の方法を用いると、ステップの形成処理におけるそれぞれの作用に関連する許容誤差が、それに応じて小さくなる。例えば、既に説明したように、従来の方法のそれぞれの繰り返しは、マスクのトリミング、絶縁性材料のエッチング、および導電性材料のエッチングを含んでいる。望まれる段の数は、これらの作用が、積層内の導電性材料の数と同じ回数繰り返されることによって形成される。従来の方法のそれぞれの作用は、階段構造全体のサイズを小さく保つ一方で、それぞれの段のサイズが、その上に接点が形成される十分な余地が可能な特定の範囲（例えば、許容範囲）に入るように設計されているので、関連したエッチング制御誤差を有している。さらに、段の相対的な位置は、その上に接点を正確に形成するために位置の範囲内に入るように設計される。１つの材料での誤差は下にある材料に転写されるので、繰り返しが増えるにつれて、目標の段の幅または位置からのいずれかのずれが悪化し得る。階段構造における高い段数に関しては、エッチング速度制御に対して達成される許容誤差は、１００分の１（１％）未満であり得る。狭い許容誤差は、従来の方法を用いて達成することは困難で費用がかかる。さらに、マスクは繰り返しトリムされるので、その方法では、高い厚さのマスクで始めなければならず、段の幅に必要な制御を行うのに必要とされる正確さでパターンおよびトリムを繰り返すことは困難であり得る。さらに、大量のマスク材料は高価であり、形成および除去の両方にも時間がかかる。
【０００８】
垂直メモリ配列を取り入れたメモリデバイスの空間の節約は、階段構造が被覆する面積を減らすことによってなし得る。Ｊｉｎらによる米国特許出願公開第２００９／０３１０４１５号には、この面積を減らす１つの方法が記載されている。ワード線接点の方向をビット線と同じ方向に揃えることによって、いくらかの空間が節約されるが、そのような構造を製造する改善およびコストの低減が、階段構造によって被覆される面積を低減する代替方法と同様に、さらに望まれている。例えば、Ｊｉｎらに記載されている方法は、段を形成するためにそれぞれのエッチング作用に特有のマスクを使用するが、非常に数の多いフォトリソグラフィー用レチクルがマスクの形成に使用されるので、これはかなりのコストが加わる。コストの低減および階段構造の製造の制御性の改善が、それ故に求められている。
【図面の簡単な説明】
【０００９】
【図１】１Ａ−１Ｄは垂直メモリ配列のための階段構造を形成する従来の方法を示すものである。
【図２】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図３】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図４】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図５】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図６】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図７】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図８】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図９】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図１０】この開示に従う階段構造を形成するための処理の実施形態を示すものである。
【図１１】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図１２】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図１３】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図１４】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図１５】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図１６】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図１７】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図１８】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図１９】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図２０】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図２１】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図２２】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図２３】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図２４】この開示に従う階段構造を形成するための処理の別の実施形態を示すものである。
【図２５】この開示に従う別の階段構造の横に隣接して形成された階段構造の実施形態を示すものである。
【発明を実施するための形態】
【００１０】
以下の説明は、この開示の実施形態の詳細な説明を提供するために、材料のタイプ、材料の厚さ、および処理条件といった具体的詳細を提供するものである。しかしながら、当業者は、この開示の実施形態がこれらの具体的詳細が無くても実施され得ることを理解するだろう。実際、この開示の実施形態は、この産業において採用されている従来の製造技術に関連して実施され得る。
【００１１】
本明細書において説明される材料は、限定はされないが、特に定めのない限り、スピンコーティング、ブランケットコーティング、化学気相析出（ＣＶＤ）、ＡＬＤ、プラズマ支援ＡＬＤ、または、物理気相析出（ＰＶＤ）を含むいずれかの適切な技術によって形成され得る。材料は、その場で成長されることによっても形成され得る。形成される特定の材料に応じて、材料の析出または成長のための技術は、当業者によって選択され得る。本明細書において説明され、図示される材料は層状に形成され得るが、材料はそれに限定されるものではなく、他の３次元構造に形成され得る。
【００１２】
以下の詳細な説明において、符号は添付図面に付されており、図面はこの詳細な説明の一部を形成し、この開示が実施され得る具体的実施形態はイラストによって図面に示されている。これらの実施形態は、当業者がこの開示を実施できるように十分に詳細に説明されている。しかしながら、他の実施形態も利用され得、構造的、論理的、および電気的な変更は本開示の範囲から逸脱することなく行い得る。ここで表されているイラストは、いずれの特定のシステム、デバイス、または構造の実際の外観を意味するものではなく、この開示の実施形態を説明するために採用された単に理想的な表現である。ここで表されている図面は、必ずしも正確な寸法を表すものではない。
【００１３】
本明細書において使用される「装置」の用語は、メモリデバイス（例えば、垂直メモリデバイス）などのデバイス、またはそのようなデバイスを含むシステムを含んでいる。
【００１４】
本明細書において使用される「実質的な」の用語は、当業者が理解するであろう程度において、与えられたパラメータ、特性、または条件が、製造許容範囲内のようなわずかな差異の程度で満たされることを含んでいる。
【００１５】
本明細書において使用される「組」の用語は、（複数の）導電性材料およびすぐ隣接する（複数の）絶縁性材料を含んでいる。それぞれの導電性材料は、追加された導電性材料から絶縁性材料によって分離されたワード線接続を形成することができる。それぞれの絶縁性材料は、その組内における導電性材料を、隣接する組の導電性材料から絶縁（例えば、電気的に絶縁、分離、隔絶）することができる。それぞれの組の導電性材料は、半導体デバイスに電気信号を供給するための導電性接続（例えば、ワード線接続）を形成することができる。本開示および添付図面は、それぞれが１つの絶縁性材料が導電性材料を覆って（例えば、基板の逆側の上に）形成された組について述べるが、この開示はそれに限定されるものではない。１つの組は、１つの絶縁性材料を覆うように（例えば、基板の逆側の上に）形成された１つの導電性材料を含むことができる。「組」の用語は、開示される方法および構造の説明、図示、および理解を単に容易にするのに用いられる。
【００１６】
本明細書において、「第１の」、「第２の」、「覆う」、「の下」、「の上」、「下にある」、「最上部の」、「次の」等のいずれかの関係語は、本開示および添付図面の理解の明確さおよび便利さのために用いられ、文脈が特に明示している場合を除き、具体的な好み、向き、順番のいずれかを意味するものでも依存するものではない。
【００１７】
本明細書において、「遠位の」および「近接した」の用語は、材料や機能が形成される基板との関係での材料または機能の位置のことをいう。例えば、「遠位の」の用語は、基板から相対的により離れた位置のことをいい、「近接した」の用語は、基板に対してより近い相対的な近さのことをいう。
【００１８】
本明細書において、「横の」および「横に」の用語は、階段構造の「段」（例えば、接触領域）が延在する方向に平行な方向のことをいう。例えば、横方向は、以下により詳しく説明される階段構造を含む垂直メモリデバイスで接続線（例えば、ワード線）が延在する方向に直交する方向とすることができる。横方向は、階段構造を含む垂直メモリデバイスでビット線が延在する方向に平行な方向とすることができる。例えば、図７の矢印１４０で示される方向は、横方向である。
【００１９】
いわゆる「階段」の上に複数の接触領域を含む不揮発性メモリデバイス（例えば、３次元ＮＡＮＤメモリデバイスといった垂直メモリデバイス）およびそのようなデバイスの形成方法が開示される。不揮発性メモリデバイスの端部に沿って配置された接触領域のパターンは、不揮発性メモリデバイスのいわゆる「段」の上に形成され得る。接点は、導電性材料（例えば、ワード線接続部または制御ゲート）と接続（例えば電気的接続）を形成するようにそれぞれの接触領域の上に形成され得る。本明細書において説明される不揮発性メモリデバイスは、ＮＡＮＤデバイスについて言及され得るが、本開示はそれに限定されるものではなく、他の半導体およびメモリデバイスに適用され得る。この開示の階段構造およびそのような階段構造の形成方法のいくつかの実施形態は、図２〜２５に示され、後で説明される。様々な図面中の同様の構造または構成要素は、読み手の便宜上同じまたは同様の符号付けが維持され得るが、符号付けの類似性は、構造または構成要素が、必ずしも、サイズ、成分、構成、またはいずれかの他の特性が同じものであることを意味するものではない。本明細書において開示される実施形態は、階段構造（図９、１０、１２、１４、２０参照）を含み、この階段構造は、少なくとも互いに横に隣接する２つの領域含み、少なくとも２つの領域のそれぞれの領域は、複数の導電性材料の一部分へのアクセスを提供する。第１の領域は、複数の導電性材料の第１の部分へのアクセスを提供することができる。第２の領域は、第１の部分とは異なる、複数の導電性材料の第２の部分へのアクセスを提供することができる。本明細書において開示されている実施形態も、階段構造の形成方法を含んでいる。
【００２０】
垂直デバイス（例えば、メモリ配列）への電気的接続のための階段構造１００の形成方法の実施形態は、図２〜１０の例として示されている。交互になっている導電性材料１１２と絶縁性材料１１４は、従来の方法によって基板（示されていない）を覆って形成され得る。導電性材料１１２および絶縁性材料１１４が覆って形成される基板は、いずれかの実質的に平面な材料であり得る。限定されない例として、基板は、半導体材料とすることができ、メモリ配列のトランジスタが接続され得る少なくとも回路の部分を含むことができる。それぞれの導電性材料１１２は、導電性接続（例えば、ワード線接続、制御ゲート）を形成するために使用され得るが、本開示はそれに限定されるものではない。それぞれの導電性材料１１２は、限定されない例として、実質的に平面な導電性材料１１２であり得る。本明細書において、「基板」の用語は、シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、またはシリコン・オン・サファイア（ＳＯＳ）技術、ドープおよび非ドープシリコン、ドープおよび非ドープ半導体、ベース半導体土台に支持されたシリコンのエピタキシャル層、およびその他の半導体構造を含む半導体ベースの材料を含んでいる。以下の説明で、「基板」について言及するときは、以前の処理作用が、ベース半導体構造または土台の内部にあるまたはそれらを覆う領域または接合を形成するために行われていてもよい。さらに、半導体は、シリコンベースである必要はなく、シリコン−ゲルマニウム、シリコン・オン・インシュレータ、シリコン・オン・サファイア、ゲルマニウム、または、ガリウムヒ素などであり得る。
【００２１】
図２は、図面および関連する説明の理解を明確にし、容易にするために、１８の組１１５の導電性材料１１２および絶縁性材料１１４を示している。しかし、いずれの数の組１１５が用いられ得る。つまり、この開示の範囲を逸脱しなければ、より少ないまたはより多い組１１５が用いられ得る。例として、限定はされないが、１８の組１１５を作るために、全３６の導電性材料１１２および絶縁性材料１１４が形成され得る。それぞれの導電性材料１１２は、同じかまたは異なる成分を有することができ、それぞれの絶縁性材料１１４は、同じか異なる成分を有することができる。さらに、それぞれの導電性材料１１２は、本明細書では、便宜上単一の形態で言及され得るが、それぞれの組１１５の導電性材料１１２は、１つ以上の導電性材料を含むことができる。同様に、それぞれの組の絶縁性材料１１４は、１つ以上の絶縁性材料を含むことができる。例えば、第１の組１１５の導電性材料１１２は、第２の導電性材料の上に形成された第１の導電性材料を含むことができる。第１の組１１５の導電性材料１１２の第１および第２の導電性材料は、（複数の）絶縁性材料１１４によって、第２の組１１５に隣接する（複数の）導電性材料１１２から分離され得る。
【００２２】
交互になっている導電性材料１１２および絶縁性材料１１４は、配列領域１１２（例えば、垂直メモリ配列領域）を含むことができ、垂直メモリデバイスの階段領域１２４（すなわち、さらなる処理後に階段を含むことができる領域）内に含めることができる。導電性材料１１２は、いずれかの適切な（複数の）導電性材料から形成され得る。例として、限定はされないが、導電性材料１１２は、ポリシリコン、およびタングステン、ニッケル、チタン、白金、アルミニウム、金、窒化タングステン、窒化タンタル、窒化チタンなどの金属を１つ以上含むことができる。絶縁性材料１１４は、いずれかの適切な（複数の）絶縁性材料から形成され得る。例として、限定はされないが、絶縁性材料１１４は、酸化ケイ素（例えば、ＳｉＯ２）を含むことができる。それぞれの組１１５の導電性材料１１２および絶縁性材料１１４は、およそ１μｍの厚さを持つことができる。それぞれの導電性材料１１２および絶縁性材料１１４は、本明細書では、詳細に説明されないが、従来の技術によって形成され得る。
【００２３】
その方法は、図２に示されたものと異なる順番で、交互になった導電性材料１１２および絶縁性材料１１４を形成することを含むことができる。例えば、いくつかの実施形態では、それぞれの組１１５は、導電性材料１１２とその上（すなわち、図２に示されるように、基板の逆側）に形成された絶縁性材料１１４を含むことができ、別の実施形態では、それぞれの組１１５が、導電性材料１１２とその下（すなわち、導電性材料１１２の基板と同じ側、図に示されていない）に形成された絶縁性材料１１４を含むことができる。そのような交換された構成からもたらされる垂直メモリデバイスは、図２〜９に示される方法によって形成される垂直メモリデバイスと比較して、機能性および操作性に関してはほとんどまたは全く違わないかもしれない。
【００２４】
第１のマスク１１６は、導電性材料１１２ａおよび絶縁性材料１１４ａの最上部の組１１５ａを覆って形成され得る。第１のマスク１１６は、導電性材料１１２および絶縁性材料１１４内で複数の段（例えば、接触領域）を形成するのに用いられるように、階段マスクと称され得る。第１のマスク１１６は、例えば、フォトレジスト材料から形成され得る。第１のマスク１１６は、この技術で知られているように、階段領域１２４の外縁部において第１のマスク１１６から材料を除去するために、パターン化され得る。材料は、形成される段のおよそ望ましい幅の、幅１１１を有する階段領域１２４内で最上部の絶縁性材料１１４ａの主表面の一部分を露出させるために、第１のマスク１１６から除去され得る。例として、この方法で形成される最後の階段構造（以下で、より詳細に説明される）は、その上に形成される導電性接触のための空間を提供するのに十分な幅１１１をそれぞれ示している個々の段を含むことができる。例えば、望ましい段の幅は、約１００〜約５００ｎｍの範囲とすることができる。ゆえに、幅１１１は、約１００〜約５００ｎｍに形成することができる。いくつかの実施形態によっては、幅１１１は、約２２０〜約２５０ｎｍにすることができる。しかし、これらの特定の幅は、一例として説明されており、限定されるものではない。幅１１１は、特定の説明される特定の幅より大きくも小さくもすることができる。
【００２５】
本明細書において、「露出する」の句は材料の主表面を露わにすることを含んでいる。例えば、図２に示されている絶縁性材料１１４ａは、その露出されている主表面の一部分を含んでいる。
【００２６】
第１のマスク１１６がパターン化された後、第１のマスク１１６を通して露出された絶縁性材料１１４ａの部分は、例えば、異方性エッチング１１８によって除去され得る。例として、異方性エッチング１１８は、絶縁性材料１１４ａの露出された部分を除去し、導電性材料１１２ａを露出させる第１のドライエッチング作用、およびその後の、第１のドライエッチング作用によって露出された導電性材料１１２ａの一部分を除去する第２のドライエッチング作用を含むことができる。異方性エッチング１１８の第２のドライエッチング作用は、絶縁性材料１１４ｂを露出させることができる。第１のドライエッチング作用および第２のドライエッチング作用の一例は、本明細書では異方性エッチング１１８のサイクルと称され得る。第１のドライエッチング作用および第２のドライエッチング作用は、絶縁性材料１１４ａの部分および導電性材料１１２ａの部分を除去するので、第１のドライエッチング作用および第２のドライエッチング作用は、第１の組１１５ａの一部分を除去することができる。本明細書で説明される方法は異方性エッチング１１８に言及するが、本開示はそれに限られない。例えば、異方性エッチング１１８に代えて、等方性エッチングが用いられ得る。
【００２７】
異方性エッチング１１８のそれぞれのサイクルの第１のドライエッチング作用は、絶縁性材料１１４を選択的に除去することができる。つまり、第１のドライエッチング作用は、絶縁性材料１１４の露出された部分を除去し得、一旦導電性材料１１２が少なくとも部分的に露出されると、材料の除去を停止することができる。異方性エッチング１１８の第１のドライエッチング作用は、実質的に全ての露出された絶縁性材料１１４が除去され、そのすぐ下の導電性材料１１２が実質的に完全に露出されることが確実となるように、必要とされるよりも長く行われ得る。同様に、異方性エッチング１１８のそれぞれのサイクルの第２ドライエッチング作用は、導電性材料１１２の露出された部分を選択的に除去し得、一旦そのすぐ下の絶縁性材料１１４が露出されると、材料の除去を停止することができる。異方性エッチング１１８の第２のドライエッチング作用は、実質的に全ての露出された導電性材料１１２が除去され、そのすぐ下の絶縁性材料１１４が実質的に完全に露出されることが確実となるように、必要とされるよりも長く行われ得る。ドライエッチング作用は、当業者にとって自明であり、ゆえに本明細書では詳細に説明されていない。
【００２８】
第１のマスク１１６の一部分は、その後第１の絶縁性材料１１４ａの別の部分を露出するために除去され得、結果として図３に示される構造となる。第１のマスク１１６の部分は、例えば、第１のマスク１１６の材料に対し選択的であり、絶縁性材料１１４または導電性材料１１２を実質的に除去しない等方性エッチングによって除去され得る。第１のマスク１１６からの材料は、露出される第１の絶縁性材料１１４ａの部分が上述のようにおよそ望ましい段の幅である幅を示す程度に除去され得る。
【００２９】
別の異方性エッチング１１８が、絶縁性材料１１４ａおよび１１４ｂの露出された部分、ならびにその後その下の導電性材料１１２ａおよび１１２ｂの露出された部分を除去するために用いられ得る。つまり、組１１５ａおよび１１５ｂの露出された部分は、異方性エッチング１１８の１サイクルによって除去され得る。第１のマスク１１６の一部分は、絶縁性材料１１４ａのさらに別の部分を露出するために再度除去され得、結果として図４に示される構造となる。
【００３０】
第１のマスク１１６の一部分の除去、露出された絶縁性材料１１４の除去、および露出された導電性材料１１２の除去の作用は、絶縁性材料１１４ｊを露出し、組１１５ａ〜１１５ｉ内で段を形成するために、複数回繰り返され得、これにより、図５に示されるように、組１１５の総数の２分の１が被覆される。つまり、一例として、組１１５の総数が１８で、第９の絶縁性材料１１４ｉ（絶縁性材料１１４ａから順に数えたとき）は、その中に形成された露出された段を有することができ、その下の第１０の絶縁性材料１１４ｊは、その中に形成されたステップを有しなくてもよい。第１０の絶縁性材料１１４ｊは、その露出された一部分を有することができる。第１のマスク１１６の残りは、その後従来技術によって除去され得るが、本明細書では詳細には説明されない。一例として、第１のマスク１１６は、ドライエッチングまたはウェットエッチングなどで第１の絶縁性材料１１４ａの表面から実質的に除去され得る。
【００３１】
図６に見られ得るように、中間にある階段構造１５０は、組１１５の総数の半分の数の組１１５がその中に形成された段を含んで、形成され得る。一例として、図６に示されるように、１８の組１１５を有する構造に関しては、その中に形成された段を有する９の組１１５を有する中間にある階段構造１５０を形成し、残りの９の組１１５はその中に形成された段を含まないように、説明されたような方法が用いられ得る。
【００３２】
ここで図７を参照すると、第２のマスク１２６（チョップマスク１２６とも称される）は、絶縁性材料１１４ａ〜１１４ｉを覆って形成され得、階段領域１２４の第２の領域１８０は露出されたまま、配列領域１２２（図７には示されていない）および階段領域１２４の第１の領域１７０を被覆するようにパターン化され得る。第２の領域１８０は、第１の領域１７０と横に（すなわち、図７の矢印１４０の方向）隣接する領域とすることができる。例として、第２の領域１８０は、結果的にワード線接点を介して階段構造１００と接続される、ワード線の構成および寸法によって決定される長さ１８２を持つことができる。それぞれの組１１５が約１μｍの厚さを有する実施形態では、マスク１２６を通しての露出された長さ１８２は、約３μｍとすることができる。
【００３３】
第２の領域１８０は、その後、図８に示されるように、積層の下半分の組１１５を露出させるために、組１１５の数から材料を除去するのに十分なサイクルを含んで、異方性エッチング１２８がなされ得る。例として、異方性エッチング１２８は、望ましい量の材料が除去されるまで、絶縁性材料１１４の露出された部分を選択的に除去する第１のドライエッチング作用、第１のドライエッチング作用で露出された導電性材料１１２の部分を除去する第２のドライエッチング作用、第２のドライエッチング作用で露出された絶縁性材料１１４の部分を除去する第３のドライエッチング作用等を含むことができる。限定されない例として、図７および８に示されるように、異方性エッチング１２８は、９の露出された組１１５を除去するために、その場で９回繰り返され得る。
【００３４】
図９に見られ得るように、第２のマスク１２６は除去され得、それぞれの組１１５へのアクセスを提供（すなわち、露出）し、階段構造１００を形成する。階段構造１００は、組１１５の第１の半分を露出する第１の領域１７０、および組１１５の第２の半分を露出し第１の領域１７０と横に隣接する第２の領域１８０を含むことができる。ゆえに、それぞれの組１１５は、その上にそれぞれの導電性材料１１２がそれぞれ電気的に接続される導電性接触を形成するのに利用することができる。つまり、それぞれの組１１５の露出された部分は、「接触領域」として称され得る。それぞれの接触領域は、他の接触領域からオフセットされ得る。本明細書において、「オフセット」の用語は、基板から異なる距離で配置されることを含んでいる。例えば、第２の接触領域からオフセットされた第１の接触領域は、図９に示されるように、第１の組の接触領域および第１の組と異なる第２の組の接触領域ということができる。階段構造１００の接触領域は、以下においてより詳細に説明されるように、基板から角度１９０で延在することができる。
【００３５】
ここで図１０を参照すると、導電性接触１２０は、それぞれの導電性材料１１２への電気的接触を提供するために形成され得る。例として、１つ以上の酸化ケイ素、ホウリンケイ酸塩ガラス（ＢＰＳＧ）、およびスピン・オン誘電体（ＳＯＤ）といった第２の絶縁性材料（示されていない）が、階段領域１２４を覆って形成され得る。第２の絶縁性材料は、例えば、化学機械研磨（ＣＭＰ）処理または機械研磨処理といった研磨平坦化処理によって任意に平坦化され得る。下にある導電性材料１１２を露出するために、第２の絶縁性材料を通り、そして絶縁性材料１１４（図１０に示されるように、絶縁性材料１１４は階段構造１００のそれぞれの接触エリアを被覆している）を通って、開口が形成され得る。開口はその後、図１０に示されるように、それぞれ導電性材料１１２に電気的に接続する導電性接触１２０を形成するために導電性材料（例えば、ポリシリコン、タングステン、チタン、アルミニウムなど）で充填され得る。例として、導電性接触１２０は、ワード線接点とすることができる。導電性ワード線は、その後形成され得（示されていない）、それぞれのワード線接点１２０に接続され得る。階段領域１２４の第２の領域１８０の長さ１８２（図７参照）は、ワード線およびワード線接点１２０が形成されて互いに電気的に隔絶されるように十分な空間を提供するように選ばれ得る。
【００３６】
あるいは、導電性接触１２０は、図１０に示されるものとは異なる構成を持つように、形成され得る。例として、導電性接触１２０は、それぞれの導電性材料１１２から、階段構造１００を通って、好ましくは基板まで、またはさらに基板から離れて、延在するように形成され得る。例えば、本明細書と同日付で提出され、この出願の譲受人に譲渡された、米国特許出願第ＸＸ／ＸＸＸＸＸ号［代理人整理番号２２６９−１０４７０ＵＳ］には、階段構造を通って基板に向けて延在する接点およびそのような接点の形成方法が記載されている。つまり、図１０に示されるように、この開示は階段構造１００の材料から、基板から離れる方向に延在する接点の形成に限定されるものではない。
【００３７】
図２〜１０に図示されている方法は、２つの異なる領域１７０および１８０を有する階段構造１００をもたらす。階段構造１００の第１の領域１７０は、絶縁性材料１１４および導電性材料１１２の組１１５の第１の部分への電気的アクセスを可能とする接触エリアを含んでいる。階段構造１００の第２の領域１８０は、第１の領域１７０と横に隣接し、組１１５の第２の部分への電気的アクセスを可能とする接触エリアを含んでいる。第１の領域１７０は、組１１５の半分の接触エリアを含むことができ、第２の領域１８０は、組１１５の他の半分の接触エリアを含むことができる。
【００３８】
図２〜１０に図示され、そして添付の文章で説明される実施形態を利用することによって、階段構造１００はそれぞれの組１１５へのアクセスを提供するのに形成され得る。階段構造１００は、同じ数の絶縁性材料１１４および導電性材料１１２の組を有する先行技術の階段構造に比べ、配列領域１２２（図５参照）から半分のみ離れて延在し、空間を節約し、階段構造１００を含むメモリデバイスのサイズを低減している。さらに、階段構造１００は、別の垂直デバイスの別の階段構造（示されていない）に近接して形成され得る。２つの階段構造の間のギャップは、従来のギャップよりも小さくでき、これは、その後の段において、材料（例えば、上述の第２の絶縁性材料）を充填することをより安く簡単にすることができる。得られる充填材料は、短い距離にわたり得るので、得られる充填材料の平坦化は、より簡単で制御しやすく達成され得る。図２〜１０に記載された方法は、製造許容誤差を大幅に低減する一方で、多数の段を形成する優位性も有することができる。例として、第１のマスク１１６の部分を除去する作用は、階段構造１００の１８の段を形成するために８回のみ行われ得る。対照的に、従来の方法は、１８段の階段構造を形成するために、マスクのトリミングの戻りを１７回必要とし得る。それゆえに、マスクのトリミング中のいずれの誤差も、従来の方法で行われた場合の１７倍ではなく、８倍とすることができる。つまり、この開示で説明される方法は、階段構造１００を形成するのに、従来の方法により形成される階段構造と比較して、より低い許容誤差を提供することができる。さらに、この開示で説明される方法は、従来の方法でなされ得るであろう多数のマスクを使用するよりもむしろ扱いやすい許容誤差および空間の節約に達するように、２つのマスク（第１のマスク１１６および第２のマスク１２６）を形成することを含むことができる。それぞれのマスクが形成されるために追加のフォトリソグラフィー用レチクルを必要とし得るので、多数のマスクは製造プロセスにかなりの費用を加算する。ゆえに、より良い許容誤差を達成するために、マスクの数を減らすことは、コストの節約を与える。
【００３９】
階段構造を形成するための方法の別の実施形態が、図１１〜１４に図示されている。この方法は、中間にある階段構造２５０を形成するために、図２〜６に図示されたと同様の手法で始めることができる。しかしながら、この実施形態の中間にある階段構造２５０は、図６に示された中間にある階段構造１５０のような組１１５の２分の１よりもむしろ、中間にある階段構造２５０が絶縁性材料２１４および導電性材料２１２の組２１５の４分の１で露出され、形成された段を含んでいるので、図６に示された中間にある階段構造１５０とは異なる。限定されない例として、そして図示のし易さのために、図１１に示される構造は、全１６の組２１５を含んでいる。しかしながら、組２１５のいずれかの望ましい数が用いられ得る。段は、図２〜６を参照して上述されたように、それぞれの４つの最上部の組２１５の絶縁性材料２１４を露出させるために、４つの最上部の組２１５（すなわち、総数１６の組２１５の４分の１）に形成され得る。第２のマスク２３６は、絶縁性材料２１４ａ〜２１４ｄを覆って形成され得、中間にある階段構造２５０の第１の領域２４０と横に隣接する第２の領域２６０内で組を露出させるために、パターン化され得る。
【００４０】
異方性エッチング２３８は、図１１および１２に図示されるように、露出された第２の領域２６０内の次の４つの組２１５（２１５ｅ〜２１５ｈ）内で段が露出され、形成されるように、絶縁性材料２１４および導電性材料２１２の除去の４つのサイクルを含んで行われ得る。異方性エッチング２３８が行われた後、第２のマスク２３６は除去され得る。ゆえに、４つの最上部の組２１５ａ〜２１５ｄは、第１の領域２４０内で露出され得、段を有することができ、次の４つの組２１５ｅ〜２１５ｈは、第１の領域２４０と横に隣接する第２の領域２６０内で露出され得、段を有することができる。組２１５の底の半分（すなわち、図１２における第８の組２１５ｈ以下の８つの組２１５）はその中に段を有することができない。第９の組２１５ｉの導電性材料２１４ｉは、第８の組２１５ｈの段が形成された後に露出されるその一部分を有することができる。
【００４１】
ここで図１３を参照すると、第３のマスク２４６は、第１の領域２４０（図１２）の第１の部分２４１の露出された絶縁性材料２１４ａ〜２１４ｄ、および第２の領域２６０（図１２）の第１の部分２６１の露出された絶縁性材料２１４ｅ〜２１４ｈを覆って形成され得、第１の領域２４０の第２の部分２４３および第２の領域２６０の第２の部分２６３を露出するためにパターン化され得る。限定されない例として、それぞれの第１の領域２４０および第２の領域２６０の約半分は、第３のマスク２４６によって被覆され得、残りの約半分は、露出されたままにすることができる。
【００４２】
別の異方性エッチング２４８が、露出された材料を除去するために行われ得る。例として、異方性エッチング２４８は、それぞれの露出された部分２４３および２６３内で８つの組２１５から材料を除去するために、８サイクルの絶縁性材料２１４および導電性材料２１２の除去を含むことができる。図１４に見られ得るように、得られた階段構造２００は、互いに横に隣接し、それぞれが、異なる組２１５の総数の４分の１に対して露出をもたらしている、４つの異なる領域２４３、２４１、２６１、および２６３を含むことができる。導電性接触（示されていない）は、図１０を参照しながら上で説明されたように、それぞれの導電性材料２１２で本質的に電気的接触を与えるためにその後形成され得る。
【００４３】
図１１〜１４に示される実施形態の変化が、この開示の範囲を逸脱せずに存在し得ることは留意されるべきである。例えば、図１１に示される異方性エッチング２３８は、４つの組２１５よりもむしろ８つの組２１５を除去することができ、図１３に示される異方性エッチング２４８は、８つの組２１５よりもむしろ４つの組２１５を除去することができる。それぞれの異方性エッチングのサイクルの回数は変えられるが、得られる構造は、それでも組２１５の４分の１にそれぞれアクセスを提供する４つの異なる領域を含むことができる。図１１〜１４に示される、組２１５の具体的数は、便宜上１６であるが、本開示はそれに限定されないことも留意されるべきである。絶縁性材料２１４および導電性材料２１２の組２１５のいずれかの望ましい数を有する階段構造は、開示された方法によって形成され得る。
【００４４】
図１１〜１４に示される本開示の方法の実施形態は、図２〜１０に図示された実施形態よりもいくつかの優位性を提供することができる。例えば、第１のマスク（すなわち、階段マスク）は、同じ数の接触領域（例えば、段）を得るために少ない回数でトリムされ得るので、さらに達成できる許容誤差でさえも、実現され得る。さらに、図１１〜１４に示される方法の階段領域２２４が配列領域（例えば垂直メモリ配列領域）から延在する距離は、図２〜１０に示される方法の階段領域１２４の距離よりも短く、ゆえにさらなる空間の節約が実現され得る。しかしながら、図２〜図１０に示された方法において省略されていた、図１３に示される第３のマスク２４６を形成するための、さらなるフォトリソグラフィー用レチクルが使用され得る。それゆえに、図１１〜１４に示された方法によって形成される階段構造２００は、製造に追加のコストがあるかもしれない。ゆえに、この開示の階段構造の形成方法は、与えられた状況に関係するコストおよび収益に対して修正され調整され得る。
【００４５】
垂直デバイス（例えばメモリ配列）電気的アクセスのための階段構造を形成する方法の別の実施形態が、図１５〜２０に例として図示されている。図１５を参照すると、交互になっている導電性材料３１２および絶縁性材料３１４の多数の組３１５が形成され得る。例として、明確さのために、１８の組３１５が示されているが、本開示はそれに限定されるものではない。第１のマスク３１６（「階段マスク３１６」とも称される）は、配列領域３２２（例えば垂直メモリ配列領域）および階段領域３２４の両方を被覆するために、絶縁性材料３１４ａを覆って形成され得る。第１のマスク３１６は、本質的に図２を参照して上述したように、形成されるべき階段構造の望ましい段とおよそ同じ幅を有する絶縁性材料３１４ａの一部分を露出させるために、パターン化され得る。
【００４６】
異方性エッチング３１８は２つの最上部の組３１５ａおよび３１５ｂの一部分を除去するために行われ得る。つまり、異方性エッチング３１８は、絶縁性材料３１４ａの露出された部分、導電性材料３１２ａのその下にある部分、次の絶縁性材料３１４ｂのその下にある部分、および次の導電性材料３１２ｂのその下にある部分を除去することができる。つまり、１つの組３１５を通した１つのサイクルの異方性エッチング３１８よりもむしろ、２つのサイクルの異方性エッチング３１８が、絶縁性材料３１４および導電性材料３１２の２つの組３１５を除去するために行われ得る。第１のマスク３１６の一部分は、本質的に図２を参照して上述したように、絶縁性材料３１４ａの別の部分を露出させるために、その後除去され得る。
【００４７】
ここで図１６を参照すると、およそ１つの望ましい段の幅の幅を有する絶縁性材料３１４ａの一部分は、第３の絶縁性材料３１４ｃの同様の部分と同じように露出され得る。別の異方性エッチング３１８が行われ得、導電性材料３１２および絶縁性材料３１４の２つの組３１５を通して再度エッチングされる。第１のマスク３１６の別の部分は、等方性エッチングを通して除去され得、これにより図１７に示される構造が得られる。連続的な異方性エッチング３１８および第１のマスク３１６の部分の除去は、段が組３１５の２分の１といった望ましい割合に形成されてきて、図１８に示されるように、中間にある階段構造３５０が形成されるまで、続けることができる。つまり、一つおきの組３１５（基板から最上部の組３１５ａの方に進むとき）は、少なくとも露出された絶縁性材料３１４の一部分を有することができ、露出された部分は、その上にまたはそれを通して導電性接触を形成するために十分な幅を有している。
【００４８】
ここで図１９を参照すると、第２のマスク３２６（「チョップマスク３２６」とも称される）は、露出された絶縁性材料３１４を覆って形成され得、階段領域３２４の第１の領域３７０を被覆するためおよび第１の領域３７０と横に隣接する第２の領域３８０を露出させるためにパターン化され得る。別の異方性エッチング３２８の１つのサイクルが、それぞれの段から１つの組３１５の露出された一部分を除去するために、露出された第２の領域３８０上で行われ得る。つまり、異方性エッチング３２８は、露出された絶縁性材料３１４をそれぞれの露出された組３１５から除去することができ、その後、その下にある導電性材料３１２をそれぞれの露出された組３１５から除去することができる。このようにして、図１８に示される中間にある階段構造３５０で露出されていなかった組３１５が、異方性エッチング３２８の１つのサイクルを行うことによって、露出され得る。
【００４９】
第２のマスク３２６は除去され得、その結果図２０に示される階段構造３００が得られる。階段構造３００は、組３１５の半分を露出させる（すなわち、アクセスを可能にする）第１の領域３７０を含むことができる。第１の領域３７０は、組３１５を一つおきに露出することができる。階段構造３００は、第１の領域３７０と横に隣接し、組３１５の他の半分を露出する、第２の領域３８０含むこともできる。
【００５０】
図１５〜２０に図示された方法によって形成される階段構造３００の角度３９０は、図２〜１０に図示された方法によって形成される階段構造１００の角度１９０よりも小さくすることができる。階段構造３００を含むデバイスは、第１のものに面する別の階段構造（示されていない）を含むこともできる。より角度が急な階段構造（すなわち、角度がより小さい）は、角度が急でない（すなわち、角度がより大きい）階段構造の間の谷よりも、結果として隣り合う階段構造の間に幅の小さい谷をもたらすことができる。そのような幅の小さい谷は、誘電体または他の望ましい材料を充填するためには、より簡単で、それゆえに安価にすることができる。幅が小さく、誘電体または他の望ましい材料が充填された谷は、階段構造の導電性材料との電気的接続を提供する接点を形成する前のように平坦化を容易にすることもできる。
【００５１】
図２０に示される階段構造３００のような、階段構造を形成する方法の別の実施形態が、図２１〜２４に図示されている。図２１に示されるように、交互になっている導電性材料４１２および絶縁性材料４１４は、複数の組４１５を形成するために基板（示されていない）を覆って形成され得、それぞれの組４１５は、１つ以上の導電性材料４１２および１つ以上の絶縁性材料４１４を含んでいる。例として、限定はされないが、明確性のために１８の組４１５が示されているが、本開示はそれに限定されない。第１のマスク４２６（「チョップマスク４２６」とも称される）は、絶縁性材料４１４ａを覆って形成され得、第１の領域４７０と横に隣接する第２の領域４８０で絶縁性材料４１４ａを露出させるためにパターン化され得る。第１のマスク４２６は配列領域（示されていない）を被覆するためにも形成され得る。絶縁性材料４１４ａおよび導電性材料４１２ａを含む組４１５ａの材料は、異方性エッチング４２８のサイクルによって第２の領域４８０内で除去され得る。
【００５２】
図２２に示されるように、組４１５ａは、第１の領域４７０内に残ることができ、第２の領域４８０内で除去され得、第２の領域４８０内で絶縁性材料４１４ｂが露出されている。第１のマスク４２６は、第１の領域４７０内で絶縁性材料４１４ａを露出するために、第１の領域４７０から除去され得る。図２３を参照すると、第２のマスク４３６（「階段マスク４３６」とも称される）は、第１の領域４７０および第２の領域４８０の両方を覆って形成され得、およそ１つの段幅の絶縁性材料４１４ａおよび４１４ｂを露出するためにパターン化され得る。２つの組４１５ａおよび４１５ｂの材料は、第１の領域４７０内で異方性エッチング４３８によって除去され得、２つの組４１５ｂおよび４１５ｃの材料は、第２の領域４８０内で異方性エッチング４３８によって除去され得る。つまり、異方性エッチング４３８は、絶縁性材料４１４および導電性材料４１２を通して２つのエッチングのサイクルを含むことができる。第２のマスク４３６の一部分は、図２４に図示されるように、その後およそ１つの段幅の幅を有する２つの組４１５ａおよび４１５ｂの一部分を露出させるために除去され得る。
【００５３】
第１の領域４７０内では、絶縁性材料４１４ａの部分および絶縁性材料４１４ｃの部分が露出され得る。第１の領域４７０と横に隣接する第２の領域４８０内では、第２の絶縁性材料４１４ｂの部分および第４の絶縁性材料４１４ｄが露出され得る。別の異方性エッチング４３８が、組４１５ａ、４１５ｂ、４１５ｃ、および４１５ｄの露出された部分を除去するために行われ得、それぞれの露出された部分で２つの組４１５が再度除去される。
【００５４】
第２のマスク４３６の一部分の除去および２つの組４１５の露出された部分を通した異方性エッチング４３８の作用は、それぞれの組４１５の一部分が露出されるまで、複数回繰り返され得る。第２のマスクはその後除去され得る。図示され、図２１〜２４を参照して説明された実施形態は、図２０に示される階段構造３００と実質的に同一の階段構造３００をもたらすことができる。
【００５５】
いくつかの実施形態において、当業者によれば容易に理解でき得るであろうが、本明細書において説明される方法にしたがって、多重の階段構造１００、２００、または３００が同時に形成され得る。一例として、図２５に図示されるように、第１の階段構造１００ａが、第１の領域１７０ａおよび第１の領域１７０ａと横に隣接する第２の領域１８０ａを含むように、本明細書で上述したより詳細な説明のように形成され得る。同時に、同じ方法に従うことによって、第２の階段構造１００ｂは、第１の階段構造１００ａと横に隣接して形成され得る。例えば、第２の階段構造１００ｂの第１の領域１７０ｂは、第１の階段構造１００ａの第２の領域１８０ａと横に隣接して形成され得る。第１の階段構造１００ａは、第１の階段構造１００ａと第２の階段構造１００ｂとの間に設けられる絶縁性材料（示されていない）を介して第２の階段構造１００ｂから電気的に絶縁されていてもよく、この絶縁性材料は空隙であってもよい。
【００５６】
いくつかの実施形態では、垂直メモリデバイスは、階段構造１００、２００、または３００のような、階段構造を含むことができる。階段構造のそれぞれの導電性材料１１２、２１２、３１２、または４１２は、導電性接続（例えばワード線接続）として機能することができる。それぞれの導電性材料は、垂直メモリ配列内の特定の面内のトランジスタ（示されていない）への電気的アクセスを提供することができる。ゆえに、本明細書において開示されている、いずれかの階段構造１００、２００、または３００は、垂直メモリデバイスまたは他の垂直デバイス内で用いられ得る。
【００５７】
階段構造および階段構造の形成方法のいくつかの実施形態が示され、説明されてきた。これらの実施形態は、従来の構造および方法に比べて優位性を有することができる。例えば、複数の階段を形成するときの許容誤差は、この開示の方法を用いることによって、従来の方法に比べ、より合理的で到達できるレベルに保たれ得る。許容誤差の改善は、複数のマスクを形成するのに必要とされ得る多数のレチクルの費用を必要とせずに達成され得る。さらに、この開示の階段構造は、いくつかの従来の階段構造よりも小さい面積を被覆することができる。階段構造によって被覆されたより小さい面積は、階段構造を含むデバイスがより十分に費用効率良く製造されることを可能とすることができる。さらに、隣接する階段構造間の空間がサイズ的に低減され得、それゆえに、その後の製造プロセスにおいて、容易かつ／または安く、材料を充填し平坦化することができる。
【００５８】
＜結論＞
一実施形態では、導電性材料および絶縁性材料の複数の組を形成すること、複数の組の最上の組を覆う第１のマスクを形成すること、第１のマスクの一部分を除去し、最上部の組の主表面の一部分を露出させること、最上部の組の露出された部分を除去すること、第１のマスクの別の部分を除去し、最上部の組の主表面の別の部分を露出させること、および第１の数の接触領域が形成されるまで、第１のマスクの一部分を除去することおよび最上部の組の露出された部分を除去することを繰り返すことを含む半導体構造を形成する方法が説明されている。この方法は、複数の組の第１の領域を覆う第２のマスクを形成すること、および、第１の領域と横に隣接する複数の組の第２の露出された領域内で複数の組から材料を除去し、第２の数の接触領域を形成することも含んでいる。
【００５９】
さらなる実施形態では、導電性材料および絶縁性材料の組の部分の上に第１の接触領域を形成すること、組の領域を覆うマスクを形成すること、および第２の領域を形成するためにマスクによって被覆されていない組の一部分を除去することを含む、階段構造の製造方法が説明される。それぞれの第２の接触領域は、それぞれの第１の接触領域よりも、その下にある基板により近接することができる。
【００６０】
さらなる実施形態では、交互になっているワード線接続および絶縁性材料を複数形成すること、および前記ワード線接続の部分の上に接触領域を形成することを含む、垂直メモリデバイスの形成方法が説明される。この方法は、交互になっているワード線接続および絶縁性材料の領域を覆うマスクを形成すること、マスクで被覆されていないワード線接続および絶縁性材料の一部分を除去すること、およびそれぞれの接触領域に関連する接点を形成することも含む。
【００６１】
別の実施形態では、導電性材料および絶縁性材料の複数の組を備える装置が説明される。複数の組の第１の領域は、複数の組の第１の部分の接触領域を含み、複数の組の第２の領域は、第２の部分の接触領域を含んでいる。複数の組の第１の領域および第２の領域は、互いに横に隣接している。第１の領域の接触領域は、第２の領域の接触領域からオフセットされている。
【００６２】
さらなる実施形態では、複数の導電性材料を含む垂直メモリ配列領域、および複数の導電性材料を含む階段領域を備える装置が説明される。階段領域は、第１の領域および第１の領域と横に隣接する第２の領域を含んでいる。第１の領域は、複数の導電性材料の第１の部分の接触領域を含み、第２の領域は、第１の部分とは異なる複数の導電性材料の第２の部分の接触領域を含んでいる。第１の領域のそれぞれの接触領域は、第２の領域のそれぞれの接触領域からオフセットされている。
【００６３】
さらに別の実施形態では、導電性材料および絶縁性材料の複数の組を形成すること、複数の最上部の組の第１の部分を除去すること、最上部の組の第２の部分の第１の領域を覆うマスクを形成すること、および第２の部分の第２の領域を露出されたまま維持すること、ならびに、最上部の組の露出された第２の部分を除去することを含む半導体構造の形成方法が説明される。
【００６４】
本発明は、様々な変更および代替の形態が可能であり、具体的な実施形態が図面において例として示され、本明細書において詳細に説明されている。しかしながら、本発明は特定の開示された形態に限定されるものではない。むしろ、本発明は、以下に添付の特許請求の範囲およびその法的均等物において定義されるように、本発明の範囲を逸脱しない範囲で、全ての変更、組み合わせ、同等物、および代替物を網羅するものである。例えば、この開示の実施形態は垂直メモリデバイスに関連して説明してきたが、その他のデバイスは、この開示の範囲を超えずに説明される同様の方法および構造を含むことができる。例えば、本明細書において開示された方法によって形成された階段構造は、垂直に積層された配線バス、キャパシター、またはその他の積層型コンダクターの組のための接触領域を形成するために用いられ得る。つまり、いずれの階段構造も、本明細書において開示された方法によって形成され得、本明細書において開示された構造と同じかまたは同様に構成され得る。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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