(57)【特許請求の範囲】
【請求項１】
制御端子と、第１端子と、第２端子と、を有する第１トランジスタと、
制御端子に前記第１トランジスタの第２端子が接続し、第２端子に直流電源が接続される第２トランジスタと、
前記第２トランジスタの第１端子から前記第１トランジスタの第２端子に直流電流を供給する、第１直流経路と、
前記第１直流経路内に直列に設けられた第１分布定数線路と、
前記第１直流経路に直列に設けられ、一端が前記第１分布定数線路に他端が前記第２トランジスタの第１端子にそれぞれ接続された第１抵抗と、
一端が前記第１分布定数線路と前記第１抵抗との間のノードに、他端がグランドにそれぞれ接続された第１キャパシタと、
前記第２トランジスタの第１端子から前記第１トランジスタの第２端子に直流電流を供給する、前記第１直流経路とは独立した経路からなる第２直流経路と、
前記第２直流経路内に直列に設けられた第２分布定数線路と、
前記第２直流経路に直列に設けられ、一端が前記第２分布定数線路に他端が前記第２トランジスタの第１端子にそれぞれ接続された第２抵抗と、
一端が前記第２分布定数線路と前記第２抵抗との間のノードに、他端がグランドにそれぞれ接続された第２キャパシタと、
を具備することを特徴とする電子回路。
【請求項２】
前記第２トランジスタは第１端子、第２端子および制御端子がそれぞれ共通に接続されるように、複数並列に設けられてなることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記第１トランジスタは第１端子、第２端子および制御端子がそれぞれ共通に接続されるように、複数並列に設けられてなることを特徴とする請求項１または２に記載の電子回路。
【請求項４】
前記第２トランジスタは一対設けられ、
前記一対の第２トランジスタの第２端子および制御端子は、それぞれ共通に接続され、
前記一対の第２トランジスタの一方の第１端子は、前記第１直流経路に接続され、
前記一対の第２トランジスタの他方の第１端子は、前記一方の第１端子とは独立に前記第２直流経路に接続されることを特徴とする請求項１に記載の電子回路。
【請求項５】
前記第１トランジスタは一対設けられ、
前記一対の第１トランジスタの第２端子および制御端子はそれぞれ共通に接続され、
前記一対の第２トランジスタの第１端子は、それぞれ独立にグランドに接続されることを特徴とする請求項１または４に記載の電子回路。
【請求項６】
一端が前記第２トランジスタの第１端子に接続され、他端がグランドに接続された第３キャパシタを具備することを特徴とする請求項１から５のいずれか一項に記載の電子回路。
【請求項７】
前記第１分布定数線路と前記第２分布定数線路とのリアクタンス成分は同じであることを特徴とする請求項１から６のいずれか一項に記載の電子回路。
【請求項８】
前記第１抵抗と前記第２抵抗との抵抗値は同じであることを特徴とする請求項１から７のいずれか一項に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、例えば、カレントリユース増幅回路に関する。
【背景技術】
【０００２】
複数段の増幅回路において、後段のＤＣ（直流）電流を前段のＤＣ電流にも用いるカレントリユース増幅回路が知られている（例えば、非特許文献１）。ミリ波帯等での広帯域化のため、スタブとキャパシタとを設けたカレントリユース増幅回路が知られている（例えば、非特許文献２）
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】2000 IEEE MTT-S Dig., Vol. 1, pp17-20
【非特許文献２】IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS VOL. １５, NO. 5, (2005)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非特許文献２の増幅回路は、非特許文献１の増幅回路に比べ、広帯域化が可能となる。しかしながら、ミリ波等の高周波数においては、分布定数線路が短くなり、分布定数線路の長さの誤差または製造ばらつき等により、特性変動が大きくなってしまう。
【０００５】
本発明は、上記課題に鑑みなされたものであり、分布定数線路の長さの誤差または製造ばらつき等による特性変動を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、制御端子と、第１端子と、第２端子と、を有する第１トランジスタと、制御端子に前記第１トランジスタの第２端子が接続し、第２端子に直流電源が接続される第２トランジスタと、前記第２トランジスタの第１端子から前記第１トランジスタの第２端子に直流電流を供給する、第１直流経路と、前記第１直流経路内に直列に設けられた第１分布定数線路と、前記第１直流経路に直列に設けられ、一端が前記第１分布定数線路に他端が前記第２トランジスタの第１端子にそれぞれ接続された第１抵抗と、一端が前記第１分布定数線路と前記第１抵抗との間のノードに、他端がグランドにそれぞれ接続された第１キャパシタと、前記第２トランジスタの第１端子から前記第１トランジスタの第２端子に直流電流を供給する、前記第１直流経路とは独立した経路からなる第２直流経路と、前記第２直流経路内に直列に設けられた第２分布定数線路と、前記第２直流経路に直列に設けられ、一端が前記第２分布定数線路に他端が前記第２トランジスタの第１端子にそれぞれ接続された第２抵抗と、一端が前記第２分布定数線路と前記第２抵抗との間のノードに、他端がグランドにそれぞれ接続された第２キャパシタと、を具備することを特徴とする電子回路である。本発明によれば、分布定数線路の長さの誤差または製造ばらつき等による特性変動を抑制することができる。
【０００８】
上記構成において、前記第２トランジスタは第１端子、第２端子および制御端子がそれぞれ共通に接続されるように、複数並列に設けられてなる構成とすることができる。
【０００９】
上記構成において、前記第１トランジスタは第１端子、第２端子および制御端子がそれぞれ共通に接続されるように、複数並列に設けられてなる構成とすることができる。
【００１２】
上記構成において、前記第１分布定数線路と前記第２分布定数線路とのリアクタンス成分は同じである構成とすることができる。
【００１３】
上記構成において、前記第１抵抗と前記第２抵抗との抵抗値は同じである構成とすることができる。
【発明の効果】
【００１４】
本発明によれば、分布定数線路の長さの誤差または製造ばらつき等による特性変動を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、比較例に係る増幅回路の回路図である。
【図２】図２は、実施例１に係る増幅回路の回路図である。
【図３】図３は、実施例２に係る増幅回路の回路図である。
【図４】図４は、実施例３に係る増幅回路の回路図である。
【図５】図５は、実施例３に係る増幅回路を半導体基板上にＭＭＩＣとして形成した場合の平面模式図である。
【図６】図６（ａ）は、実施例３に係る増幅回路の周波数に対するＳ２１を示した図、図６（ｂ）は、周波数に対するＳ１１およびＳ２２を示した図である。
【発明を実施するための形態】
【００１６】
まず、比較例を用いカレントリユース増幅回路について説明する。図１は、比較例に係る増幅回路の回路図である。図１を参照し、増幅回路１０２は、第１トランジスタＴ１および第２トランジスタＴ２を有する２段増幅回路である。第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴ（Field Effect Transistor）の場合を例に説明する。
【００１７】
増幅回路１０２の入力端子Ｔｉｎと第１トランジスタＴ１のゲートＧ１（制御端子）との間には、キャパシタＣ７、分布定数線路Ｌ１０およびＬ９が直列に接続されている。分布定数線路Ｌ１０とＬ９との間のノードは、分布定数線路Ｌ８、キャパシタＣ６を介し接地されている。キャパシタＣ６には並列に抵抗Ｒ３が接続されている。キャパシタＣ７はＤＣカットキャパシタである。分布定数線路Ｌ８、Ｌ９およびＬ１０、キャパシタＣ６は、入力端子Ｔｉｎのインピーダンスと第１トランジスタＴ１の入力インピーダンスとを整合させる。抵抗Ｒ３は、ゲートＧ１の電位を定めている。
【００１８】
第１トランジスタＴ１のソースＳ１（第１端子）は、キャパシタＣ５と抵抗Ｒ２とを介し接地されている。キャパシタＣ５と抵抗Ｒ２とは並列に接続されている。キャパシタＣ５は、ソースＳ１を高周波的に接地する。抵抗Ｒ２は、ソースＳ１を直流的に接地する。また、ソースＳ１の電位を定める。これにより、ソースＳ１が直流的かつ高周波的に接地される。第１トランジスタＴ１のドレインＤ１（第２端子）は信号経路２０を介し第２トランジスタＴ２のゲートＧ２（制御端子）に接続されている。信号経路２０は、直列に接続された分布定数線路Ｌ２およびＬ３を含む。
【００１９】
第２トランジスタＴ２のソースＳ２（第１端子）は、キャパシタＣ１（第１キャパシタ）を介し接地されている。分布定数線路Ｌ２と分布定数線路Ｌ３との間のノードＮ１は、抵抗Ｒ１および分布定数線路Ｌ１を直列に介し、第２トランジスタＴ２のソースＳ２とキャパシタＣ１との間のノードＮ２に接続されている。分布定数線路Ｌ１、Ｌ２およびＬ３は、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。抵抗Ｒ１は、ソースＳ２とゲートＧ２との間に電位差を設け、ゲートＧ２に加わる電位を定める。さらに、抵抗Ｒ１は、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる際に、抵抗整合的に機能する。
【００２０】
第２トランジスタＴ２のドレインＤ２（第２端子）と出力端子Ｔｏｕｔとの間には、分布定数線路Ｌ７、Ｌ６およびキャパシタＣ４が直列に接続されている。分布定数線路Ｌ７とＬ６との間のノードは、分布定数線路Ｌ５、キャパシタＣ３を介し接地されている。キャパシタＣ３には並列にＤＣ電源Ｖｄが接続されている。これにより、ドレインＤ２にＤＣ電源Ｖｄが接続され、ＤＣ電圧が印加される。分布定数線路Ｌ５、Ｌ６およびＬ７、キャパシタＣ３は、第２トランジスタＴ２の出力インピーダンスと出力端子Ｔｏｕｔのインピーダンスとを整合させる。キャパシタＣ３およびＣ４はＤＣカットキャパシタである。
【００２１】
入力端子Ｔｉｎから入力した信号（例えば高周波信号）は、第１トランジスタＴ１のゲートＧ１に入力する。第１トランジスタＴ１は、ゲートＧ１に入力した信号を増幅し、ドレインＤ１から出力する。出力された信号は信号経路２０を通過し第２トランジスタＴ２のゲートＧ２に入力する。第２トランジスタＴ２は、ゲートＧ２に入力した信号を増幅し、ドレインＤ２から出力する。増幅された信号は出力端子Ｔｏｕｔから出力される。
【００２２】
キャパシタＣ１により、第２トランジスタＴ２のソースＳ２はＤＣ的には接地されていない。このため、ＤＣ電源Ｖｄから供給された直流電流は、図１の破線矢印のように、分布定数線路Ｌ５、Ｌ７、第２トランジスタＴ２、ノードＮ２、分布定数線路Ｌ１、抵抗Ｒ１、ノードＮ１、分布定数線路Ｌ２、第１トランジスタＴ１および抵抗Ｒ２を介しグランドに流れる。このときの直流電流が流れる経路を直流経路とする。これにより、ＤＣ電源Ｖｄの電圧は第１トランジスタＴ１と第２トランジスタＴ２とに直列に印加され、ＤＣ電源Ｖｄから供給される直流電流は第１トランジスタＴ１と第２トランジスタＴ２とを流れる。これにより、各段のトランジスタに独立に電流を流す増幅回路に比べ、消費電流を削減することができる。なお、抵抗Ｒ１は、第２トランジスタＴ２のソースＳ２とゲートＧ２とに電位差を設ける機能を有している。
【００２３】
しかしながら、増幅する信号の周波数が高くなった場合、例えばミリ波の場合、直流経路に用いられる分布定数線路が短くなる。よって、比較例のように直流経路が一本の構成の場合には、分布定数線路が短くなり、誤差または製造ばらつき等により分布定数線路の長さがばらつきやすく、分布定数線路の特性がばらつきやすくなる。以下、このような課題を解決する実施例について説明する。
【実施例１】
【００２４】
図２は、実施例１に係る増幅回路の回路図である。図２のように、増幅回路１００において、直流経路１０（図示せず）がノードＮ１とノードＮ２との間において直流経路１１と１２とに並列に分割されている。直流経路１１内には、分布定数線路Ｌ１１と抵抗Ｒ１１とが直接に設けられている。直流経路１２内には、分布定数線路Ｌ１２と抵抗Ｒ１２とが直接に設けられている。その他の構成は、比較例の図１と同じであり、説明を省略する。
【００２５】
実施例１によれば、第２トランジスタＴ２のソースＳ２から第１トランジスタＴ１のドレインＤ２に直流電流を供給する複数の直流経路１１および１２が互いに独立した配線からなる。これにより、直流経路１１および１２内に設けられている分布定数線路Ｌ１１およびＬ１２のインダクタンスを大きくできる。よって、分布定数線路Ｌ１１およびＬ１２のそれぞれの長さを比較例の分布定数線路Ｌ１より大きくできる。よって、誤差または製造ばらつきに起因した特性のばらつきを小さくできる。なお、実施例１では、直流経路１１および１２が２つの例を説明したが、互いに独立した配線からなる並列に接続された直流経路は３以上でもよい。
【００２６】
また、複数の抵抗Ｒ１１およびＲ１２（第１抵抗）が、複数の直流経路１１および１２に、それぞれ複数の分布定数線路Ｌ１１およびＬ１２と直列に設けられている。抵抗Ｒ１１およびＲ１２により、第２トランジスタＴ２のゲートの電位を定めることができる。実施例１によれば、直流経路を複数設けることで、一本の直流経路で構成するよりも各直流経路のインダクタンスを大きくすることができ、分布定数線路を長く設計することができる。これにより、誤差または製造ばらつき等による分布定数線路の長さやそれに伴う特性のばらつきなどを抑制することができる。
【実施例２】
【００２７】
実施例２は、第１トランジスタＴ１および第２トランジスタＴ２が複数の例である。図３は、実施例２に係る増幅回路の回路図である。図３のように、増幅回路１０１においては、第１トランジスタＴ１１およびＴ１２が並列に複数設けられている。第２トランジスタＴ２１およびＴ２２が並列に複数設けられている。第１トランジスタＴ１１およびＴ１２のそれぞれのソースＳ１１およびＳ１２は、ノードＮ８において共通に接続されている。第１トランジスタＴ１１のソースＳ１１は、キャパシタＣ５１と抵抗Ｒ２１とを介し接地され、第１トランジスタＴ１２のソースＳ１２は、キャパシタＣ５２と抵抗Ｒ２２とを介し接地されている。
【００２８】
第１トランジスタＴ１１およびＴ１２のゲートＧ１１およびＧ１２は、ノードＮ６において共通に接続されている。ノードＮ６は、分布定数線路Ｌ９、Ｌ１０およびキャパシタＣ７を介し入力端子Ｔｉｎに接続されている。第１トランジスタＴ１１およびＴ１２のドレインＤ１１およびＤ１２は、ノードＮ４において共通に接続されている。ノードＮ４は、信号経路２０を介し第２トランジスタＴ２１およびＴ２２のゲートＧ２１およびＧ２２に接続されている。
【００２９】
第２トランジスタＴ２１およびＴ２２のそれぞれのソースＳ２１およびＳ２２は、ノードＮ９において共通に接続されている。第２トランジスタＴ２１のソースＳ２１は、キャパシタＣ１１（第１キャパシタ）を介し接地され、第２トランジスタＴ２２のソースＳ２２は、キャパシタＣ１２（第１キャパシタ）を介し接地されている。
【００３０】
第２トランジスタＴ２１およびＴ２２のゲートＧ２１およびＧ２２は、ノードＮ５において共通に接続されている。ノードＮ５は、信号経路２０に接続されている。第２トランジスタＴ２１およびＴ２２のドレインＤ２１およびＤ２２は、ノードＮ７において共通に接続されている。ノードＮ７は、ＤＣ電源Ｖｄおよび出力端子Ｔｏｕｔに接続されている。
【００３１】
信号経路２０内の分布定数線路Ｌ２とＬ３との間のノードＮ１は分布定数線路Ｌ１１およびキャパシタＣ２１を介し接地されている。抵抗Ｒ１１の一端が分布定数線路Ｌ１１とキャパシタＣ２１との間のノードＮ３１に接続され、他端がソースＳ２１とキャパシタＣ１１との間のノードＮ２１に接続されている。ノードＮ１は分布定数線路Ｌ１２およびキャパシタＣ２２を介し接地されている。抵抗Ｒ１２の一端が分布定数線路Ｌ１２とキャパシタＣ２２との間のノードＮ３２に接続され、他端がソースＳ２２とキャパシタＣ１２との間のノードＮ２２に接続されている。
【００３２】
第１トランジスタＴ１１およびＴ１２から第２トランジスタＴ２１およびＴ２２への信号経路２０は共通である。一方、直流経路１０は、ノードＮ７からノードＮ１まで、２つの経路に分割される。一方の直流経路１１は、ノードＮ７、第２トランジスタＴ２１のドレインＤ２１、ソースＳ２１、ノードＮ９、ノードＮ２１、抵抗Ｒ１１、ノードＮ３１、分布定数線路Ｌ１１およびノードＮ１の経路である。他方の直流経路２２は、ノードＮ７、第２トランジスタＴ２２のドレインＤ２２、ソースＳ２２、ノードＮ２２、抵抗Ｒ１２、ノードＮ３２、分布定数線路Ｌ１２およびノードＮ１の経路である。
【００３３】
さらに、直流経路１０は、ノードＮ４からグランドまで、２つの経路に分割される。一方の直流経路１３は、ノードＮ４、第１トランジスタＴ１１のドレインＤ１１、ソースＳ１１、ノードＮ８、抵抗Ｒ２１およびグランドの経路である。他方の直流経路１４は、ノードＮ４、第１トランジスタＴ１２のドレインＤ１２、ソースＳ１２、抵抗Ｒ２２およびグランドの経路である。
【００３４】
実施例２によれば、複数の第２トランジスタＴ２１およびＴ２２のソースＳ２１およびＳ２２のそれぞれは、第１トランジスタＴ１１およびＴ１２のドレインとの間で、複数の直流経路１１および１２のうち１つを介して接続されている。例えば、複数の第２トランジスタＴ２１およびＴ２２のゲートＧ２１およびＧ２２は、ノードＮ５（第１接続点）において共通に接続されている。複数の直流経路１１および１２は、それぞれ第２トランジスタＴ２１およびＴ２２のソースＳ２１およびＳ２２のそれぞれと、ノードＮ１（第２接続点：ノードＮ５と第１トランジスタＴ１１およびＴ１２のドレインＤ１１およびＤ１２との間のノード）と、の間に接続されている。このように、複数の第２トランジスタＴ２１およびＴ２２を並列に設け、それぞれの第２トランジスタＴ２１およびＴ２２に対応する直流経路１１および１２を設ける。これにより、実施例１と同様に、特性のばらつきを小さくできる。
【００３５】
さらに、複数の第１トランジスタＴ１１およびＴ１２のドレインＤ１１およびＤ１２は、ノードＮ４（第３接続点）において共通に接続されている。複数の直流経路１１および１２は、それぞれ第２トランジスタＴ２１およびＴ２２のソースＳ２１およびＳ２２と、ノードN１（第２接続点：ノードＮ４と第２トランジスタＴ２１およびＴ２２のゲートＧ２１およびＧ２２との間のノード）と、に接続されている。このように、複数の第１トランジスタＴ１１およびＴ１２を並列に設け、それぞれの第１トランジスタＴ１１およびＴ１２に対応する直流経路１１および１２を設ける。これにより、実施例１と同様に、特性のばらつきを小さくできる。
【００３６】
さらに、複数の第１トランジスタＴ１１およびＴ１２のソースＳ１１およびＳ１２は、それぞれ、抵抗Ｒ２１およびＲ２２（第２抵抗）を介し接地されている。第１トランジスタＴ１１およびＴ１２が発熱した際、キャパシタを介しては放熱しにくい。一方、例えば基板上に形成された薄膜抵抗等は熱伝導性がよい。よって、第１トランジスタＴ１１およびＴ１２が複数の抵抗を介し接地されることにより、放熱性を高めることができる。
【００３７】
さらに、複数の抵抗Ｒ１１およびＲ１２のそれぞれは、それぞれ複数の分布定数線路Ｌ１１およびＬ１２と第２トランジスタＴ２１およびＴ２２のソースＳ２１およびＳ２２との間に設けられている。複数の抵抗Ｒ１１およびＲ１２と、複数の分布定数線路Ｌ１１およびＬ１２と、のそれぞれの間の複数のノードＮ３１およびＮ３２（接続点）は、それぞれキャパシタＣ２１およびＣ２２（第２キャパシタ）を介し接地されている。これにより、分布定数線路Ｌ１１、Ｌ１２、Ｌ２およびＬ３並びにキャパシタＣ２１およびＣ２２を用い第１トランジスタＴ１１およびＴ１２と第２トランジスタＴ２１およびＴ２２との間のインピーダンスを整合させることができる。
【００３８】
例えば、増幅回路１０１が広帯域化するように、インピーダンスを整合させることができる。例えば、増幅回路１０１の帯域の上限の第１周波数でノードＮ５から第１トランジスタＴ１１およびＴ１２をみたインピーダンスＺ１と、第２トランジスタＴ２１およびＴ２２をみたインピーダンスＺ２とが最も整合するようにする。周波数が第１周波数から低くなるに従いインピーダンスＺ１とＺ２との整合が徐々にずれるようにする。この整合のずれを、第１周波数から周波数が低くなるに従い徐々に増加するトランジスタＴ１１、Ｔ１２、Ｔ２１およびＴ２２のゲインを補償するように調整する。これにより、広帯域な増幅回路を実現することができる。
【００３９】
さらに、増幅回路１０１の帯域の下限におけるキャパシタＣ２１およびＣ２２のインピーダンスを抵抗Ｒ１１およびＲ１２のインピーダンスと同程度か大きくする。これにより、この周波数の信号は、キャパシタＣ２１およびＣ２２に加え抵抗Ｒ１１およびＲ１２を介し接地される。よって、抵抗Ｒ１１およびＲ１２を介した信号は減衰する。よって、増幅回路１０１の帯域の下限における発振を抑制することができる。
【実施例３】
【００４０】
実施例３はシミュレーションを行った例である。図４は、実施例３に係る増幅回路の回路図である。図４のように、増幅回路１０１ａにおいては、実施例２の図３と比較すると、第１トランジスタＴ１および第２トランジスタＴ２が設けられている。抵抗Ｒ３が設けられていない。第１トランジスタＴ１のゲートＧ１は、２つの経路を介し接地されている。一方の経路では、ゲートＧ１は、分布定数線路Ｌ１９を直列に介し、キャパシタＣ８１と抵抗Ｒ３１との並列回路を直列に介し接地されている。他方の経路では、分布定数線路Ｌ２０を直列に介し、キャパシタＣ８２と抵抗Ｒ３２との並列回路を直列に介し接地されている。第１トランジスタＴ１のソースＳ１とキャパシタＣ５１および抵抗Ｒ２１との間に分布定数線路Ｌ１７が接続されている。また、第１トランジスタＴ１のソースＳ１とキャパシタＣ５２および抵抗Ｒ２２との間に分布定数線路Ｌ１８が接続されている。ノードＮ３１とキャパシタＣ２１との間に分布定数線路Ｌ１３が、ノードＮ３２とキャパシタＣ２２との間に分布定数線路Ｌ１４が接続されている。第２トランジスタＴ２のソースＳ２とノードＮ２１との間に分布定数線路Ｌ１５が、ソースＳ２とノードＮ２２との間に分布定数線路Ｌ１６が接続されている。ＤＣ電源Ｖｄに内部抵抗Ｒ４が接続されている。その他の構成は、実施例２の図３と同じであり説明を省略する。
【００４１】
図５は、実施例３に係る増幅回路を半導体基板３０上にＭＭＩＣ（Monolithic Microwave Integrated Circuit）として形成した場合の平面模式図である。図５におけるキャパシタは、半導体基板３０上に形成されたＭＩＭ（Metal Insulator Metal）キャパシタにより形成されている。ＭＩＭキャパシタは、半導体基板３０上または絶縁膜を介し半導体基板上に形成されたＡｕ膜等の金属からなる下部電極と、下部電極上に形成された窒化シリコン膜等の誘電体膜と、誘電体膜上に形成されたＡｕ膜等の金属からなる上部電極と、から構成されている。抵抗は、半導体基板３０上または絶縁膜を介し半導体基板上に形成された薄膜抵抗から構成される。分布定数線路は、半導体基板３０上または絶縁膜を介し半導体基板上に形成されたＡｕ等の金属膜から構成され、例えばマイクロストリップラインから形成される。
【００４２】
第１トランジスタＴ１および第２トランジスタＴ２は、それぞれ半導体基板３０内に設けられている。第１トランジスタＴ１は、活性領域３１を有している。活性領域３１には、ソースＳ１１、ゲートＧ１１、ドレインＤ１、ゲートＧ１２およびソースＳ１２が順に配置されている。第１トランジスタＴ１は、マルチフィンガのＦＥＴであるとともに、ドレインＤ１を共通とした２つの第１トランジスタＴ１１およびＴ１２である。第２トランジスタＴ２は、活性領域３２を有している。活性領域３２には、ソースＳ２１、ゲートＧ２１、ドレインＤ２、ゲートＧ２２およびソースＳ２２が順に配置されている。第２トランジスタＴ２は、マルチフィンガのＦＥＴであるとともに、ドレインＤ２を共通とした２つの第２トランジスタＴ２１およびＴ２２である。
【００４３】
表１は、実施例３に係る増幅回路におけるシミュレーションに用いた各値を示す表である。表１において、分布定数線路は、幅が１０μｍ、実効誘電率が１．５、特性インピーダンスが５０Ωとし、長さ（単位μｍ）で示している。キャパシタの単位はｐＦ、抵抗の単位はΩ、電源電圧の単位はＶで示している。第１トランジスタＴ１１、Ｔ１２および第２トランジスタＴ２１、Ｔ２２としては、ＧａＡｓ／ＡｌＧａＡｓ系のＨＥＭＴ（High Electron Mobility Transistor）を用いてシミュレーションを行った。第１トランジスタＴ１１およびＴ１２並びに第２トランジスタＴ２１およびＴ２２のゲート幅は、それぞれ８０μｍであり、４０μｍ×２とした。すなわち、第１トランジスタＴ１１およびＴ１２並びに第２トランジスタＴ２１およびＴ２２は、それぞれ４０μｍの幅のフィンガが２つにより形成されている。
【表１】
0005655526.tif 000002
【００４４】
図６（ａ）は、実施例３に係る増幅回路の周波数に対するＳ２１を示した図、図６（ｂ）は、周波数に対するＳ１１およびＳ２２を示した図である。図６（ａ）のように、約６０〜９６ＧＨｚにおいてほぼゲインが一定となり、約８ｄＢのゲインが得られている。また、この周波数範囲でＳ１１およびＳ２２が−１０ｄＢ以下に抑制されている。実施例３のように、互いに独立した直流経路１１および１２を複数設けたことにより、直流経路１１および１２がより分布定数的な経路となる。これにより、増幅回路の広帯域化がより可能となる。
【００４５】
複数の分布定数線路Ｌ１１とＬ１２とのリアクタンス成分を同じとする。また、複数の抵抗Ｒ１１とＲ１２と抵抗値を同じとする。これにより、直流経路１１および１２のバランスがよくなり、広帯域化が可能となる。さらに、直流経路１１および１２の基板３０上の２次元的な配置を、第２トランジスタを中心に対称とすることにより、広帯域化が可能となる。さらに、分布定数線路Ｌ１３とＬ１４とのリアクタンス成分を同じとし、キャパシタＣ２１とＣ２２とのキャパシタンスを同じとする。分布定数線路Ｌ１５とＬ１６とのリアクタンス成分を同じとする。キャパシタＣ１１とＣ１２とのキャパシタンスを同じとする。これにより、高周波的にバランスがよくなり、広帯域化がより可能となる。さらに、分布定数線路Ｌ１３、キャパシタＣ２１、分布定数線路Ｌ１５およびキャパシタＣ１１と、分布定数線路Ｌ１４、キャパシタＣ２２、分布定数線路Ｌ１６およびキャパシタＣ１１と、の２次元的配置を第２トランジスタＴ２を中心に対称とする。これにより、高周波的にバランスがよくなり、広帯域化がより可能となる。
【００４６】
さらに、複数の抵抗Ｒ２１とＲ２２との抵抗値を同じとする。分布定数線路Ｌ１７とＬ１８とのリアクタンス成分を同じとする。キャパシタＣ５１とＣ５２とのキャパシタンスを同じとする。これにより、直流経路１３、１４のバランスがよくなり、広帯域化が可能となる。さらに、分布定数線路Ｌ１９とＬ２０とのリアクタンス成分を同じとする。キャパシタＣ８１とＣ８２とのキャパシタンスを同じとする。抵抗Ｒ３１とＲ３２との抵抗値を同じとする。これにより、高周波的にバランスがよくなり、広帯域化がより可能となる。さらに、分布定数線路Ｌ１７、Ｌ１９、キャパシタＣ５１、Ｃ８１、抵抗Ｒ２１およびＲ３１と、分布定数線路Ｌ１８、Ｌ２０、キャパシタＣ５２、Ｃ８２、抵抗Ｒ２２およびＲ３２と、の２次元的配置を第１トランジスタＴ１を中心に対称とする。これにより、高周波的にバランスがよくなり、広帯域化がより可能となる。
【００４７】
さらに、図５のように、第１トランジスタＴ１および第２トランジスタＴ２を対称に形成することにより、直流経路１３、１４のバランスがよりよくなり、広帯域化が可能となる。さらに、第１トランジスタＴ１および第２トランジスタＴ２の両側をソースとすることにより、直流経路１３、１４を対称に配置することができ、広帯域化が可能となる。
【００４８】
第１トランジスタは、実施例１のように、１個設けられていてもよいし、実施例２のように複数設けられていてもよい。さらに、第２トランジスタは、実施例１のように、１個設けられていてもよいし、実施例２のように複数設けられていてもよい。
【００４９】
第１トランジスタおよび第２トランジスタは、それぞれ、ゲートフィンガが１本のＦＥＴでもよい。また、第１トランジスタおよび第２トランジスタは、それぞれ、ゲートフィンガを複数有するマルチフィンガＦＥＴでもよい。
【００５０】
実施例１および実施例２において、第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴの例を説明したが、第１トランジスタＴ１および第２トランジスタＴ２はバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。また、分布定数線路は、ショートスタブ等のインダクタタンス素子でもよい。
【００５１】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５２】
１０〜１４      直流経路
２０            信号経路
Ｃ１〜Ｃ８２      キャパシタ
Ｌ１〜Ｌ２２    分布定数線路
Ｒ１〜Ｒ４      抵抗
Ｔ１            第１トランジスタ
Ｔ２            第２トランジスタ
【図１】
0005655526.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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