(57)【特許請求の範囲】
【請求項１】
ヒューズ溶断検出回路であって、
接地に結合された第１端部を有するヒューズを備える、ヒューズ回路と、
前記ヒューズの第２端部に結合された、共通ノードと、
前記共通ノードをプリチャージＨＩＧＨレベルにプリチャージするために、前記共通ノードに結合された、プリチャージ回路と、
インバータ出力部及びインバータ入力部を有し、前記インバータ入力部が前記共通ノードに結合される、インバータと、
電圧源と接地との間に結合されており、前記インバータ出力部に結合されたラッチ入力部、及び前記共通ノードに結合されたラッチ出力部を有する、フィードバックラッチと、
前記共通ノードに結合された試験回路と、を備え、
通常モードでは、前記試験回路は、前記共通ノードを前記プリチャージＨＩＧＨレベルに維持する目的のために、並列トランジスタによる寄与により、前記フィードバックラッチに強度を付加し、
試験モードでは、前記フィードバックラッチは、前記共通ノードを前記プリチャージＨＩＧＨレベルに維持する目的のために、並列トランジスタによる寄与がなく、前記通常モードの場合よりも弱い、ヒューズ溶断検出回路。
【請求項２】
前記ヒューズ回路が、前記共通ノードと前記第１端部との間で前記ヒューズに直列に結合された、アドレス指定可能トランジスタを更に備える、請求項１に記載の検出回路。
【請求項３】
前記電圧源に結合されたソース、及び前記共通ノードに結合されたドレインを有する、プリチャージトランジスタを更に備え、前記プリチャージトランジスタが、前記共通ノードを前記プリチャージＨＩＧＨレベルに設定するための、バンクアクティブ信号によって制御される、請求項１に記載の検出回路。
【請求項４】
前記フィードバックラッチが、前記インバータ出力部に結合されたゲート、前記電圧源に結合されたソース、及び前記共通ノードに結合されたドレインを有する、ｐチャネル電界効果トランジスタ（ＦＥＴ）と、
前記インバータ出力部に結合されたゲート、前記共通ノードに結合されたソース、及び前記接地に結合されたドレインを有する、ｎチャネルＦＥＴと、を備える、請求項１に記載の検出回路。
【請求項５】
前記試験回路が、
前記出力部に結合されたゲート、及び前記共通ノードに結合されたドレインを有する、寄与トランジスタと、
前記電圧源に結合されたソース、前記寄与トランジスタの前記ソースに結合されたドレイン、及び試験モード信号によって制御されるゲートを有する、スイッチトランジスタと、を備える、請求項４に記載の検出回路。
【請求項６】
前記ｐチャネルＦＥＴが、０．８／３．２の、幅／長さ寸法を有し、前記寄与トランジスタが、０．８／１．５の、幅／長さ寸法を有する、請求項５に記載の検出回路。
【請求項７】
前記試験回路が、前記通常モードの間はアクティブであり、前記試験モードの間は非アクティブである、請求項５に記載の検出回路。
【請求項８】
前記ヒューズ回路と並列に結合されたバックアップヒューズ回路であって、接地に結合された第１端部を有するバックアップヒューズと、前記共通ノードと前記バックアップヒューズの前記第１端部との間で前記バックアップヒューズに直列に結合された、アドレス指定可能バックアップトランジスタと、を備える、バックアップヒューズ回路を更に備える、請求項２に記載の検出回路。
【請求項９】
起動されると、前記ヒューズを開回路へと溶断する、前記ヒューズに結合されたヒューズ溶断システムを更に備える、請求項１に記載の検出回路。
【請求項１０】
ヒューズのヒューズ溶断状態の信頼性を試験するための方法であって、
接地に結合された第１端部と共通ノードに結合された第２端部とを有するヒューズを備える、ヒューズ回路を提供する工程と、
前記共通ノードをプリチャージＨＩＧＨレベルにプリチャージするために、前記共通ノードに結合された、プリチャージ回路を提供する工程と、
インバータ出力部及びインバータ入力部を有し、前記入力が前記共通ノードに結合される、インバータを提供する工程と、
電圧源と接地との間に結合されており、前記インバータ出力部に結合されたラッチ入力部、及び前記共通ノードに結合されたラッチ出力部を有する、フィードバックラッチを提供する工程と、
前記共通ノードに結合された試験回路を提供する工程と、を含み、
通常モードでは、前記試験回路は、前記共通ノードを前記プリチャージＨＩＧＨレベルに維持する目的のために、並列トランジスタによる寄与により、前記フィードバックラッチに強度を付加し、
試験モードでは、前記フィードバックラッチは、前記共通ノードを前記プリチャージＨＩＧＨレベルに維持する目的のために、並列トランジスタによる寄与がなく、前記通常モードの場合よりも弱い、方法。
【請求項１１】
前記共通ノードと前記第１端部との間で前記ヒューズに直列に結合された、アドレス指定可能トランジスタを起動することによって、前記ヒューズ回路をアドレス指定する工程を更に含む、請求項１０に記載の方法。
【請求項１２】
前記試験回路の前記通常モードを信号送出する工程と、
前記試験回路を起動する工程と、を更に含む、請求項１１に記載の方法。
【請求項１３】
前記試験回路の前記試験モードを信号送出する工程と、
前記試験回路を起動解除する工程と、を更に含む、請求項１１に記載の方法。
【請求項１４】
前記ヒューズを溶断する工程と、
前記通常モードで前記インバータ出力がＬＯＷであり、前記試験モードで前記インバータ出力がＨＩＧＨである場合に、前記ヒューズが部分的に溶断していると判定する工程と、を更に含む、請求項１３に記載の方法。
【請求項１５】
前記ヒューズが部分的に溶断していると判定される場合、前記ヒューズ回路と並列に結合されたバックアップヒューズ回路であって、接地に結合された第１端部を有するバックアップヒューズと、前記共通ノードと前記バックアップヒューズの前記第１端部との間で前記バックアップヒューズに直列に結合された、アドレス指定可能バックアップトランジスタとを備える、バックアップヒューズ回路を採用する工程を更に含む、請求項１４に記載の方法。
【請求項１６】
通常モードで、前記インバータ出力がＨＩＧＨである場合に、前記ヒューズの完全性が損なわれていないと判定する工程と、
通常モードで、前記インバータ出力がＬＯＷである場合に、前記ヒューズが損なわれていると判定する工程と、
を含む構成検査を実行する工程を更に含む、請求項１１に記載の方法。
【請求項１７】
前記ヒューズが損なわれていると判定する場合において、前記試験モードで前記インバータ出力がＨＩＧＨであるときに、前記ヒューズが部分的に溶断していると更に判定する、請求項１６に記載の方法。
【請求項１８】
ヒューズ溶断検出回路であって、
接地に結合された第１端部、及び共通ノードに結合された第２端部を有する、ヒューズと、前記共通ノードと前記第１端部との間で前記ヒューズに直列に結合された、アドレス指定可能トランジスタとを備える、ヒューズ回路と、
前記共通ノードをプリチャージＨＩＧＨレベルにプリチャージするために、前記共通ノードに結合された、プリチャージ回路と、
インバータ出力部及びインバータ入力部を有し、前記インバータ入力部が前記共通ノードに結合される、インバータと、
前記インバータ出力部に結合されたゲート、電圧源に結合されたソース、及び前記共通ノードに結合されたドレインを有する、ｐチャネル電界効果トランジスタ（ＦＥＴ）と、前記インバータ出力部に結合されたゲート、前記共通ノードに結合されたソース、及び前記接地に結合されたドレインを有する、ｎチャネルＦＥＴとを備える、フィードバックラッチと、
前記インバータ出力部に結合されたゲート、及び前記共通ノードに結合されたドレインを有する、寄与トランジスタと、前記電圧源に結合されたソース、前記寄与トランジスタの前記ソースに結合されたドレイン、及び試験モード信号によって制御されるゲートを有する、スイッチトランジスタとを備える、試験回路と、を備える、ヒューズ溶断検出回路。
【請求項１９】
通常モードでは、前記試験回路が、前記共通ノードを前記プリチャージＨＩＧＨレベルに維持する目的のために、前記フィードバックラッチに強度を付加することにより、試験モードでは、前記フィードバックラッチが、前記共通ノードを前記プリチャージＨＩＧＨレベルに維持する目的のために、前記通常モードの場合よりも弱い、請求項１８に記載の検出回路。
【請求項２０】
前記プリチャージ回路が、
前記電圧源に結合されたソース、及び前記共通ノードに結合されたドレインを有する、プリチャージトランジスタを更に備え、前記プリチャージトランジスタが、前記共通ノードを前記プリチャージＨＩＧＨレベルに設定するための、バンクアクティブ信号によって制御される、請求項１８に記載の検出回路。
【請求項２１】
前記ヒューズ回路と並列に結合されたバックアップヒューズ回路であって、接地に結合された第１端部を有するバックアップヒューズと、前記共通ノードと前記バックアップヒューズの前記第１端部との間で前記バックアップヒューズに直列に結合された、アドレス指定可能バックアップトランジスタとを備える、バックアップヒューズ回路を更に備える、請求項１８に記載の検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
集積回路は、損傷した構成要素の代替とするために使用することができる、冗長構成要素を含み得る。例えば、１つのタイプのメモリ回路は、メモリセルのダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイを含む。これらのメモリセルは、行及び列に配置構成され、メモリセルはそれぞれ、１ビットの情報を格納する目的のためにアドレス指定可能である。メモリセルの密度が増大するにつれて、不良セルの数もまた、製作プロセスの間に増大する。不良セルの影響を低減するために、冗長メモリセル、より厳密にはメモリセルの冗長区域を使用して、そのアレイの損傷区域を修復することができ、その損傷区域は、１つ以上の損傷メモリセルを含む。
【背景技術】
【０００２】
メモリの特定区域が損傷しているか否かを判定するために、試験プロセスが実装される。その方式で、メモリセルのいずれの行及び列が、より具体的にはメモリアレイのいずれの区域が、修復される必要があるかを判定することができる。この試験プロセスは、メモリアレイを含むデバイスの外部で実装することができ、又はデバイス（例えば、メモリ素子を含む集積回路）内に組み込まれた故障診断回路機構を使用して、内部で実装することができる。
【０００３】
集積回路の損傷区域が特定された後に、修復プロセスは、その損傷区域を冗長リソースに置換する工程を含む。例えば、メモリアレイ内では、この冗長区域の選択は、ヒューズ回路機構の適用により達成することができる。より具体的には、冗長区域に関連するヒューズを溶断することができ、それにより、ヒューズが無損傷である場合に、本来のメモリの区域であるが後に損傷するメモリの区域は、メモリ記憶のためにアクセスされるが、ヒューズが溶断される場合、その損傷区域の代わりに、冗長区域がメモリ記憶のために使用される。様々な技術を使用して、修復のためにメモリアレイをプログラムすることができ、より具体的には、冗長区域の選択のためにヒューズを溶断することができる。これらの技術の全ては、選択されたヒューズが、部分的にのみ溶断され、完全には溶断されない場合の関連する故障率を有する。
【０００４】
部分的に溶断されたヒューズの場合には、そのメモリアレイの完全性は、危険な状態にある。部分的に溶断されたヒューズは、一部の場合には、望ましい冗長区域の代わりに、メモリアレイの損傷区域を使用することを、依然として可能にする場合がある。他の場合には、冗長区域が損傷区域に対して選択可能であるものの、部分的に溶断されたヒューズは適正に機能するが、一時的なものに過ぎない。しかしながら、時間と共に、部分的に溶断されたヒューズは、その本来の状態に戻り、少なくとも、メモリアレイの損傷区域と冗長区域との間で選択するために使用されるメモリコントローラに関しては、無損傷のヒューズとして作動する。例えば、部分的に溶断されたヒューズは、ヒューズをその本来の状態（例えば、無損傷で溶断されていない状態）に戻す傾向がある、不動態酸化を被る場合がある。
【０００５】
修復プロセスの間、ヒューズが溶断されているか否かを検査するために、試験を実行することができる。しかしながら、これらの試験は、部分的に溶断されたヒューズを検出するようには設計されていない。それゆえ、従来の試験下での、部分的に溶断されたヒューズは、実際には事実が逆である場合にも、完全に溶断しているように見受けられる。その場合には、部分的に溶断されたヒューズは、依然として、メモリコントローラには無損傷のヒューズのように見えるため、意図された冗長区域の選択の代わりに、メモリの損傷区域が、メモリのアクセス及び制御のために不適切に使用される。このことにより、メモリアレイの損傷区域内に、情報が格納され続けるため、記憶エラーが引き起こされる。
【発明の概要】
【課題を解決するための手段】
【０００６】
本発明の実施形態は、全般的には、対応する溶断ヒューズによる回路機構の冗長部分の選択により、製作後の修復を提供することが可能な集積回路及びヒューズ回路機構に関する。例えば、集積回路は、メモリセルのＤＲＡＭアレイなどのメモリ構造を含み得るものであり、このメモリ構造は冗長部分を含む。メモリアレイの不良部分が発見される場合、対応する冗長部分が、任意の利用可能な手段（例えば、レーザトリミング、電気信号送出など）を使用するヒューズの溶断により選択可能である。本発明の実施形態は、ヒューズ溶断条件の信頼性、又は換言すれば、ヒューズが単に部分的に溶断しているのではなく、完全に溶断していることの信頼性を試験するための回路並びに方法を提供する。それゆえ、本発明の実施形態は、ヒューズが部分的に溶断している場合を発見することが可能である。
【０００７】
一実施形態では、ヒューズ溶断検出回路は、接地に結合された第１端部を有するヒューズを備える、ヒューズ回路を含む。共通ノードが、ヒューズの第２端部に結合される。プリチャージ回路が、この共通ノードをプリチャージＨＩＧＨレベルにプリチャージするために、共通ノードに結合される。インバータは、インバータ出力部及びインバータ入力部を含み、インバータ入力部は、共通ノードに結合される。フィードバックラッチが、電圧源と接地との間に結合されており、インバータ出力部に結合されるラッチ入力部、及び共通ノードに結合されるラッチ出力部を含む。共通ノードに結合された試験回路が含まれ、通常モードでは、この試験回路が、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、フィードバックラッチに強度を付加することにより、試験モードでは、フィードバックラッチが、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、通常モードの場合よりも弱い。
【０００８】
別の実施形態では、ヒューズのヒューズ溶断条件の信頼性を試験するための方法が開示される。この方法は、接地に結合された第１端部と共通ノードに結合された第２端部とを含む、ヒューズ回路を提供する工程を含む。インバータ出力部及びインバータ入力部を含む、インバータ回路が提供され、この入力部は、共通ノードに結合される。電圧源と接地との間に結合されるフィードバックラッチが提供され、このフィードバックラッチは、インバータ出力部に結合されたラッチ入力部、及び共通ノードに結合されたラッチ出力部を含む。共通ノードに結合された試験回路が提供される。通常モードでは、この試験回路が、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、フィードバックラッチに強度を付加することにより、試験モードでは、フィードバックラッチは、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、通常モードの場合よりも弱い。
【０００９】
更に別の実施形態では、ヒューズ溶断検出回路は、接地に結合された第１端部と共通ノードに結合された第２端部とを有するヒューズを備える、ヒューズ回路を含む。このヒューズ回路は、共通ノードと第１端部との間でヒューズに直列に結合された、アドレス指定可能トランジスタを含む。プリチャージ回路は、共通ノードをプリチャージＨＩＧＨレベルに駆動又はプリチャージするために、共通ノードに結合される。この検出回路は、インバータ出力部及びインバータ入力部を有するインバータを含み、インバータ入力部は共通ノードに結合される。
【００１０】
フィードバックラッチ回路が提供され、出力部に結合されたゲート、電圧源に結合されたソース、及び共通ノードに結合されたドレインを有する、ｐチャネル金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。このフィードバックラッチ回路は、インバータ出力部に結合されたゲート、共通ノードに結合されたソース、及び接地に結合されたドレインを有する、ｎチャネルＭＯＳＦＥＴを含む。このヒューズ溶断検出回路はまた、インバータ出力部に結合されたゲート、及び共通ノードに結合されたドレインを有する、寄与トランジスタを備える、試験回路を含む。この試験回路はまた、電圧源に結合されたソース、寄与トランジスタのソースに結合されたドレイン、及び試験モード信号によって制御されたゲートを有する、スイッチトランジスタを含む。
【００１１】
本開示の様々な実施形態の、これらの目的及び有利点、並びに他の目的及び有利点は、様々な図面内で例示される実施形態の、以下の「発明を実施するための形態」の読了後に、当業者によって理解されるであろう。
【００１２】
本明細書に組み込まれて、その一部を形成し、同様の番号が同様の要素を示す、添付図面は、本開示の実施形態を例示し、説明と共に、本開示の原理を説明するために役立つ。
【図面の簡単な説明】
【００１３】
【図１】本開示の一実施形態による、集積回路内のヒューズの溶断の信頼性を試験するための、ヒューズ溶断検出システム及び／又は回路のブロック図である。
【図２】本開示の一実施形態による、集積回路内のヒューズの溶断の信頼性を試験することが可能なヒューズ溶断検出回路の回路図である。
【図３】本開示の一実施形態による、通常モード及び試験モードの間の試験回路の寄与に焦点を当てて、縮減した回路図であり、この試験回路はヒューズ溶断検出回路の一部として含まれる。
【図４】本開示の一実施形態による、ヒューズ溶断条件の信頼性を検出するための方法を例示するフローチャートである。
【図５】ヒューズ溶断検出回路に関して実装可能な通常モード及び試験モード、並びにヒューズの非溶断条件又は無損傷条件に対応するヒューズの低抵抗、ヒューズの弱い溶断条件又は部分的溶断条件に対応するヒューズの中抵抗、及びヒューズの強い溶断条件に対応するヒューズの高抵抗などの、ヒューズの様々な抵抗条件下での検出回路内部のラッチの状態を例示する表である。
【発明を実施するための形態】
【００１４】
ここで本開示の様々な実施形態を詳細に参照し、その実施例が添付図面に例示される。これらの実施形態に関連して説明するが、それらは、これらの実施形態に本開示を限定することを意図するものではないことが理解されるであろう。むしろ反対に、本開示は、代替案、修正形態、及び等価物を包含することを意図するものであり、それらは、添付の特許請求の範囲によって規定されるような本開示の趣旨及び範囲内に含めることができる。更には、本開示の以下の「発明を実施するための形態」では、本開示の完全な理解を提供するために、数多くの特定の詳細が記載される。しかしながら、本開示は、これらの特定の詳細を伴うことなく実践することができる点が理解されるであろう。他の場合には、本開示の態様を不必要に不明瞭化することがないように、周知の方法、手順、構成要素、及び回路は、詳細には説明されていない。
【００１５】
したがって、本開示の実施形態は、集積回路内のヒューズの溶断の信頼性を試験するための回路及び方法を提供する。例えば、ヒューズを溶断することにより、損傷部分又は不良部分にわたって、集積回路内に冗長構成要素を組み込むことができる。一例としては、メモリアレイ構造（例えば、ＤＲＡＭメモリアレイ）は、対応するヒューズの溶断（開回路への）により選択可能な冗長部分を含み得る。ヒューズが溶断された後に、本発明の実施形態は、そのヒューズが、単に部分的に溶断しているのではなく、完全に溶断していることの信頼性を試験することが可能である。それゆえ、本発明の実施形態は、ヒューズが部分的に溶断している場合を検出することが可能である。
【００１６】
本発明の実施形態は、集積回路、及びその集積回路の損傷部分の修復などの様々な機能のために実装可能なヒューズ回路機構に関連する範囲内で開示される。例えば、集積回路は、メモリアレイを含み得、ヒューズ回路機構は、そのメモリアレイの損傷部分を修復するために選択可能である。溶断ヒューズの信頼性を試験して、損傷部分の代わりにメモリアレイ内部で使用するための冗長部分を操作的に選択することは、メモリアレイのエラーフリー動作のために必須である。
【００１７】
本開示の実施形態は、電圧を使用して２つの２値論理レベルの間を表す電気回路機構に関連する範囲内で開示される。「ＨＩＧＨ」及び「ＬＯＷ」の用語の使用は、特定の回路内部での偽及び真の２値論理レベルを表す。その方式で、ヒューズ溶断検出回路内部での論理レベルは、ヒューズが無損傷の場合、完全に溶断している場合、又は部分的に溶断している場合を判定するのに役立つ。
【００１８】
図１は、本開示の一実施形態による、集積回路内のヒューズの溶断の信頼性を試験することが可能な、換言すれば溶断ヒューズの状態の信頼性を試験することが可能なヒューズ溶断検出システム及び／又は回路１００のブロック図である。それゆえ、ヒューズ溶断検出回路１００は、低抵抗を有するヒューズに対する非溶断条件、高抵抗を有するヒューズに対する強い溶断条件、及び中抵抗を有するヒューズに対する弱い溶断条件又は部分的溶断条件を含む、ヒューズの複数の条件を検出するように実装可能である。具体的には、本発明の実施形態は、ヒューズの第３の条件、すなわち部分的溶断条件を検出することが可能であるが、一方、これまでは従来の試験システム及び方法の下では、強い溶断条件及び非溶断条件のみが試験可能であった。
【００１９】
図１に示すように、この検出回路はヒューズ回路１８０を含む。ヒューズ回路１８０は、接地に結合された第１端部、及び共通ノード１０１に結合された第２端部を有する、少なくとも１つのヒューズを含む。更には、このヒューズ回路は、検出回路の共通ノードとヒューズの第１端部との間でヒューズに直列に結合された、アドレス指定可能トランジスタを含む。その方式で、特定のヒューズが、その構成状態を試験するために、すなわちそのヒューズのヒューズ溶断条件の信頼性を試験するために選択可能である。
【００２０】
ヒューズ回路１８０は、１つ以上のヒューズを含み、それらのヒューズがそれぞれ、特定の機能を実行するために選択可能である。例えば、メモリアレイ（例えば、ＤＲＡＭメモリアレイ）を含む集積回路の場合には、そのメモリアレイは、メモリアレイの対応する不良部分又は欠陥部分を置換するために選択可能な冗長部分を含み得る。すなわち、メモリの一部分が損傷していると判定される場合、その損傷部分又は欠陥部分を、メモリアレイの冗長部分で代替するように、対応するヒューズが選択可能である。このメモリアレイの冗長部分の組み込みは、一実施形態では、対応するヒューズを完全に溶断することによって達成される。その方式で、修復システム、メモリコントローラ、マイクロプロセッサ、又はメモリアレイに対するアクセス及び制御を実行することが可能な任意の好適なデバイスは、対応するヒューズが溶断していること、及びメモリアレイの通常動作の間、その損傷部分にわたって、メモリアレイの冗長部分が使用されることを認識することが可能である。
【００２１】
検出回路１００はまた、共通ノード１０１に結合されるプリチャージ回路１４０を含む。プリチャージ回路１４０は、電圧源１５０（例えば、Ｖｃｃ）、及びバンクアクティブ制御信号１６０に結合される。プリチャージ回路１４０は、共通ノードをＨＩＧＨレベルにプリチャージするために起動される。すなわち、ヒューズ回路１８０内部の任意のヒューズを試験する前に、検出回路の初期状態は、共通ノードをＨＩＧＨレベルにプリチャージする工程を含む。より具体的には、プリチャージ回路１４０は、電圧源１５０に結合されたソース、及び共通ノードに結合されたドレインを有する、プリチャージトランジスタ（図示せず）を含む。このプリチャージトランジスタは、電圧源１５０を使用して、共通ノードをプリチャージＨＩＧＨレベルに設定するための、バンクアクティブ信号１６０によって制御される。
【００２２】
検出回路１００内部には、インバータ１３０が含まれる。このインバータは、インバータ出力部及びインバータ入力部を含む。インバータ入力部は、共通ノード１０１に結合され、インバータ出力部は、出力ノード１９０に結合される。
【００２３】
フィードバックラッチ回路１２０が、電圧源１５０と接地との間に結合される。フィードバックラッチ１２０は、インバータ出力部又は出力ノード１９０に結合されたラッチ入力部を含む。フィードバックラッチ１２０はまた、共通ノードに結合されるラッチ出力部も含む。フィードバックラッチ１２０は、設定されない場合、共通ノードをそのプリチャージＨＩＧＨレベルに維持するのに役立つ。しかしながら、設定された場合、フィードバックラッチ１２０は、共通ノードをＬＯＷに駆動し、そのＬＯＷレベルに共通ノードを維持するのに役立つ。
【００２４】
検出回路１００は、共通ノード１０１に結合された試験回路１１０を含む。通常モードでは、試験回路１１０は、共通ノード１０１をプリチャージＨＩＧＨレベルに維持する目的のために、フィードバックラッチ１２０に強度を付加する。すなわち、通常モードでは、試験回路１１０は、試験モード信号１７０をアサートすることによって起動される。通常モードでは、フィードバックラッチ１２０が相対的に強力であり、フィードバックラッチ１２０を反転させるためには、選択されたヒューズを通過する、より大きい電流が必要である。部分的に溶断されたヒューズは、通常モードでは、共通ノード１０１を接地に駆動し、フィードバックラッチ１２０を設定するための、十分な電流を伝導しない。それゆえ、通常モードでは、試験下の部分的に溶断されたヒューズは、完全に溶断しているように見えるが、これは、そのヒューズが、共通ノード１０１を接地に駆動し、また共通ノード１０１を接地に維持する助けとなるようにフィードバックラッチ１２０を設定するための、ヒューズを通過する十分な電流を伝導することができないためである。
【００２５】
反対に、試験回路１１０は、検出回路１００の試験モードでは、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、予め導入されている通常モードでの強度と比較して、フィードバックラッチ１００を弱いものにする。すなわち、試験モードでは、この試験回路は、試験モード信号１７０をアサートしないことによって起動解除される。それゆえ、試験モードでは、試験回路１１０が、フィードバックラッチ１２０の動作に寄与することがなく、フィードバックラッチ１２０を反転させるために必要な、選択されたヒューズを通過する電流は、より小さいものとなり、このことは、そのヒューズが溶断していないか、又は部分的に溶断していることを示す。
【００２６】
更には、ヒューズ検出回路１００はまた、任意選択のバックアップヒューズ回路１８５も含む。一実施形態では、このバックアップヒューズ回路は、ヒューズ回路１８０と並列に結合され、本来のヒューズ回路１８０に損傷又は欠陥がある場合に、冗長ヒューズ回路として動作することができる。具体的には、バックアップヒューズ回路１８５は、冗長ヒューズとして動作するバックアップヒューズを含み、ヒューズ回路１８０内の対応するヒューズが損傷している場合に、そのヒューズを置換又は代替するように構成可能である。このバックアップヒューズは、溶断ヒューズが、完全に溶断せずに、部分的に溶断していることが試験下で見出される場合に、実装することができる。その場合には、バックアップヒューズは、対応する本来のヒューズと並列に結合される。それゆえ、このバックアップヒューズは、接地に結合された第１端部と、共通ノードとバックアップヒューズの第１端部との間でバックアップヒューズに直列に結合されたアドレス指定可能バックアップトランジスタとを含む。
【００２７】
また、ヒューズ検出回路１００は、選択されたヒューズを溶断するために実装可能な、ヒューズ溶断システム１９５も含む。様々な技術を使用して、集積回路をプログラムすることができ、より具体的には、集積回路の冗長部分の選択などの特定の機能の実装のために、開回路へとヒューズを溶断することができる。例えば、集積回路は、冗長部分を含むメモリアレイとすることができ、ヒューズの条件は、メモリアレイの冗長部分の含有又は非含有を示す。一実施形態では、レーザトリミングを実行して、選択されたヒューズを溶断する（例えば、開回路へと）。この場合には、トリミングのために選択されたヒューズ上に、レーザが照準されるため、ヒューズ溶断システム１９５は、ヒューズ回路１８０に必ずしも電気的に結合されない。別の実施形態では、電気的なヒューズの選択及び溶断が実行され、電気信号を使用して、ヒューズを選択し、その選択されたヒューズを溶断する。この場合には、ヒューズ溶断システム１９５は、ヒューズ回路１８０に電気的に結合される。
【００２８】
図２は、本開示の一実施形態による、集積回路内のヒューズの溶断の信頼性を試験することが可能な、すなわち、溶断ヒューズの状態の信頼性を試験するための、ヒューズ溶断検出回路２００の回路図である。具体的には、本発明の実施形態のヒューズ溶断検出回路２００は、ヒューズが部分的溶断条件にある場合を検出することが可能である。また、ヒューズ溶断検出回路２００は、ヒューズが強い溶断条件にある場合に、並びに非溶断条件にある場合を検出することも可能である。
【００２９】
図２に示すように、検出回路２００は、少なくとも１つのヒューズ回路を含む。検出回路２００は、複数個のヒューズ回路２５０を含み、それらのヒューズ回路はそれぞれ、ヒューズと直列に結合されたアドレス指定可能ＭＯＳＦＥＴトランジスタを含む。上述のように、欠陥部分を置換するために、ヒューズを溶断して、メモリアレイの冗長部分を選択することなどの特定の機能を実行するために、ヒューズを選択して、溶断することができる。その方式で、修復システム、メモリコントローラ、マイクロプロセッサは、ヒューズが溶断している場合を検出し、次いで、メモリアレイの冗長部分を、メモリアレイの対応する欠陥部分の代わりに組み込むことが可能である。
【００３０】
具体的には、図２の代表的ヒューズ回路は、接地に結合された第１端部、及び共通ノード２７０に結合された第２端部を有する、ヒューズＦ−１を含む。より具体的には、第２端部は、アドレス指定可能ＭＯＳＦＥＴ（Ｍ−１）のドレインに結合される。更には、アドレス指定可能トランジスタＭ−１は、共通ノードに結合されるソースを含む。信号Ａ−１が、ヒューズＦ−１の構成状態を試験する目的のため、並びにヒューズＦ−１のヒューズ溶断条件の信頼性を試験するためにアサートされ、トランジスタＭ−１をアドレス指定する。
【００３１】
検出回路２００は、Ａ−２のアサーションにより選択可能なアドレス指定可能トランジスタＭ−２に結合されたヒューズＦ−２から、Ａ−ｎのアサーションにより選択可能なアドレス指定可能トランジスタＭ−ｎに結合されたヒューズＦ−ｎに至るまでなどの、複数個の追加的ヒューズ回路２５０を含む。それらのヒューズ回路はそれぞれ、共通ノード２７０と接地との間で並列に結合され、メモリアレイの異なる冗長部分を有効化するなどの異なる機能を実行するように、別個にアドレス指定可能である。
【００３２】
更には、ヒューズ回路は、バックアップ又は冗長ヒューズ回路を含み得る。この冗長ヒューズ回路を使用して、欠陥ヒューズ回路を置換することができる。例えば、図２に示すように、バックアップヒューズ回路は、ヒューズＦ−１’及びトランジスタＭ−１’を含み、ヒューズＦ−１’は、信号Ａ−１’をアサートすることによって、試験のためにアドレス指定可能である。このバックアップヒューズ回路は、ヒューズＦ−１及びトランジスタＭ−１を含む、本来のヒューズ回路と並列に結合され、本来のヒューズＦ−１は、信号Ａ−１をアサートすることによって、試験のためにアドレス指定可能である。
【００３３】
検出回路２００はまた、共通ノード２７０をＨＩＧＨレベルにプリチャージするために、共通ノード２７０に結合される、プリチャージ回路も含む。図２に示すように、このプリチャージ回路は、電圧源（例えば、Ｖｃｃ）に結合されたソース、及び共通ノード２７０に結合されたドレインを有する、プリチャージＭＯＳＦＥＴ（Ｔ−５）を含む。このプリチャージトランジスタＴ−５は、電圧源Ｖｃｃによる影響を受けると同時に、共通ノード２７０をプリチャージＨＩＧＨレベルに設定するための、バンクアクティブ信号２４０によって制御される。それゆえ、検出回路２００の初期状態では、共通ノードは、ＨＩＧＨレベルにプリチャージされる。一実施形態では、トランジスタＴ−２は、回路２００内の他のトランジスタと比較する場合、相対的に強力であり、一実装では、トランジスタＴ−５は、マイクロメートル単位で、最小長にわたり２．０の幅及び長さ寸法を有する。
【００３４】
検出回路２００内部には、インバータ２６０が含まれる。このインバータは、インバータ出力部及びインバータ入力部を含み、インバータ入力部は、共通ノード２７０に結合され、インバータ出力部は、出力ノード２３０に結合される。図示のように、インバータ２６０は、共通ノード２７０からインバータ入力部へと入来する信号を反転させる。一実装では、インバータ２６０内のｎチャネルＭＯＳＦＥＴのトランジスタ幅Ｗｎは、最小長にわたり１．０μｍであり、インバータ２６０内のｐチャネルＭＯＳＦＥＴのトランジスタ幅Ｗｐもまた、最小長にわたり１．０μｍである。
【００３５】
検出回路２００は、電圧源（例えば、Ｖｃｃ）と接地との間に結合される、フィードバックラッチ回路を含む。このフィードバックラッチ回路は、インバータ出力部又は出力ノード２３０に結合される、ラッチ入力部、及び共通ノード２７０に結合されるラッチ出力部を含む。具体的には、部分的に、このフィードバックラッチは、出力ノード２３０に結合されるゲート、電圧源（例えば、Ｖｃｃ）に結合されたソース、及び共通ノード２７０に結合されたドレインを有する、ｐチャネルＭＯＳＦＥＴ（Ｔ−３）を含む。更には、このフィードバックラッチは、インバータ出力部又は出力ノード２３０に結合されるゲート、共通ノード２７０に結合されたソース、及び接地に結合されたドレインを有する、ｎチャネルＭＯＳＦＥＴ（Ｔ−４）を含む。全般的には、このフィードバックラッチは、共通ノードを、そのプリチャージＨＩＧＨレベルに維持するために役立つ。しかしながら、ラッチが設定される場合、このフィードバックラッチは、共通ノード２７０を、ＬＯＷレベルに駆動して維持するために役立つ。一実装では、ｐチャネルトランジスタＴ−３は、マイクロメートル単位で０．８／３．２の、幅／長さ寸法を有する。
【００３６】
更には、検出回路２００はまた、寄与ＭＯＳＦＥＴ（Ｔ−２）及びスイッチＭＯＳＦＥＴ（Ｔ−１）を含む、試験回路を含む。寄与トランジスタＴ−２は、インバータ出力部又は出力ノード２３０に結合されるゲート、及び共通ノード２７０に結合されたドレインを含む。スイッチトランジスタＴ−１は、電圧源（例えば、Ｖｃｃ）に結合されたソース、寄与トランジスタＴ−２のソースに結合されたドレイン、及び試験モード信号２２０によって制御されたゲートを含む。一実装では、トランジスタＴ−１は、マイクロメートル単位で１．０／０．１の、幅及び長さ寸法を有する。また、別の実装では、トランジスタＴ−２は、マイクロメートル単位で０．８／１．５の、幅／長さ寸法を有する。回路２００内で使用された様々なトランジスタ及びインバータに関する様々な寸法は、様々な実施形態で、検出回路にバイアスをかけて、弱い抵抗のヒューズを検出する感度を制御するように、選択可能である。
【００３７】
より具体的には、スイッチトランジスタＴ−１は、検出回路の通常モード又は試験モードを起動する。通常モードでは、スイッチトランジスタＴ−１が、試験モード信号２２０（例えば、ＬＯＷへのアサート信号２２０）のアサーションによりＯＮにされることにより、寄与トランジスタＴ−２が、上述のフィードバックラッチに寄与する。その方式で、フィードバックラッチは、ｐチャネルトランジスタＴ−２及びｐチャネルトランジスタＴ−３の二重の寄与により、相対的に強力であり、このことは、ヒューズが部分的に溶断している場合であっても、共通ノード２７０をＨＩＧＨレベルに維持するために役立つ。すなわち、フィードバックラッチが相対的に強力であるため、選択されたヒューズ回路を通じて共通ノードを接地に駆動するためには、より大きい電流が必要であり、それゆえ、弱い抵抗のヒューズ（例えば、部分的に溶断されたヒューズ）は、通常モードでは、共通ノード２７０を接地に駆動するために十分な電流を伝導することが不可能であり、検出回路２００に対して、完全に溶断されたヒューズと同様に作動する。それゆえ、弱い抵抗のヒューズは、フィードバックラッチを設定することが不可能であるため、共通ノードは、そのプリチャージＨＩＧＨレベルのまま維持される。更には、出力ノード２３０でＬＯＷが与えられる場合、ｐチャネルトランジスタＴ−２及びｐチャネルトランジスタＴ−３のフィードバックラッチは、共通ノードをＨＩＧＨレベルに維持するために役立つが、その一方で、ｎチャネルトランジスタＴ−４は非アクティブである。
【００３８】
他方では、試験モードでは、スイッチトランジスタＴ−１が、試験モード信号２２０（例えば、ＨＩＧＨへのアサート信号２２０）をアサートしないことによってＯＦＦにされることにより、寄与トランジスタＴ−２は非アクティブとなり、上述のフィードバックラッチに寄与することが不可能となる。その方式で、フィードバックラッチは、１つのｐチャネルトランジスタＴ−３のみがラッチ内に含まれるため、その通常モードでの動作と比較して、相対的に弱い。それゆえ、フィードバックラッチは、共通ノードを、そのプリチャージＨＩＧＨレベルに弱く保持する。すなわち、フィードバックラッチが相対的に弱いため、このとき、選択されたヒューズ回路を通じて共通ノードを接地に駆動するために必要な電流は、より小さいものとなり（検出回路の通常モード動作と比較する場合）、それゆえ、同じ弱い抵抗のヒューズ（例えば、部分的に溶断されたヒューズ）は、このとき、試験モードでは、共通ノード２７０を接地に駆動するために十分な電流を伝導することが可能である。そのヒューズはこのとき、検出回路２００に対して、完全に溶断されたヒューズとは異なるように作動し、部分的に溶断されたヒューズとして、検出することができる。より具体的には、弱い抵抗のヒューズは、このとき、フィードバックラッチを設定することが可能であるため、共通ノードは、このとき、弱い抵抗のヒューズを通過する電流の伝導を通じて、ＬＯＷに駆動される。更には、出力ノード２３０でＨＩＧＨが与えられる場合、ｐチャネルトランジスタＴ−２が、このときＯＦＦにされ、ｎチャネルトランジスタＴ−４が、共通ノードをＬＯＷレベルに維持するために役立つ。
【００３９】
図３は、本開示の一実施形態による、特定のヒューズ回路上で動作する場合の、通常モード及び試験モードの間の、回路３００内に含まれる試験回路の寄与に焦点を当てる、ヒューズ検出回路３００の縮減した回路図であり、この試験回路は、ヒューズ溶断検出回路の一部として含まれる。一実施形態では、ヒューズ検出回路３００は、図２のヒューズ検出回路の縮減であり、それゆえ、同様に参照されたトランジスタ、ヒューズ、及びアドレス指定信号を含む。
【００４０】
図３に示すように、ヒューズ回路は、ヒューズＦ−１及びアドレス指定可能トランジスタＭ−１を含み、トランジスタＭ−１は、ヒューズＦ−１の溶断条件の信頼性を試験する目的のための、信号Ａ−１のアサーションによりアドレス指定可能である。トランジスタＭ−１は、共通ノード３７０に結合される。
【００４１】
また、フィードバックラッチが示され、このフィードバックラッチは、電圧源（例えば、Ｖｃｃ）と共通ノード３７０との間で並列に結合された２つのトランジスタＴ−２及びトランジスタＴ−３を含む。例示及び明瞭性の目的のために、出力ノード及びその様々な結線は、完全には表示しない。
【００４２】
具体的には、通常モードでは、スイッチ３５０は、回路を閉じるようにアサートされることにより、トランジスタＴ−２がアクティブとなり、上述のように、トランジスタＴ−３と並列に結合される。それゆえ、このフィードバックラッチは、共通ノードをプリチャージＨＩＧＨレベルに維持するために役立つ目的のために、トランジスタＴ−２及びトランジスタＴ−３の双方を含む。試験モードでは、スイッチは、開回路として動作することにより、トランジスタＴ−２を非アクティブにする。それゆえ、フィードバックラッチは、このとき、共通ノードをプリチャージＨＩＧＨレベルに維持するために役立つ目的のために、トランジスタＴ−２を含むのみである。すなわち、通常試験モードでは、トランジスタＴ−２は、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、フィードバックラッチに強度を付加する。
【００４３】
しかしながら、試験モードでは、トランジスタＴ−２の寄与が否定されるため、このフィードバック回路は、共通ノードに結合されたトランジスタＴ−３を含むのみである。１つのｐチャネルトランジスタＴ−３のみが存在するため、フィードバックラッチは、このとき、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、通常モードの場合よりも弱い。すなわち、共通ノードをＬＯＷに至らせるために、ヒューズＭ−１を通過して流れることが必要とされる電流が、より小さいものとなるため（部分的溶断条件でのように、ヒューズが弱い抵抗である場合などの）、フィードバックラッチは、より容易に設定される。
【００４４】
図４は、本開示の一実施形態による、ヒューズ溶断条件の信頼性、より具体的には、ヒューズが完全に溶断していることの信頼性を試験するために使用されるプロセスの、フローチャート４００である。フローチャート４００の方法は、中抵抗を有するヒューズに対して、ヒューズが部分的に溶断されている場合を検出するように、実装可能である。更には、フローチャート４００の方法は、低抵抗を有するヒューズに対する非溶断条件、及び高抵抗を有するヒューズに対する強い溶断条件などの、ヒューズの他の条件を検出するためにも同様に適用可能であるが、一方で以前には、従来の試験システム及び方法の下では、強い溶断条件及び非溶断条件のみが試験可能であった。
【００４５】
４１０では、ヒューズ回路が提供され、このヒューズ回路は、接地に結合された第１端部と共通ノードに結合された第２端部を有する、ヒューズを含む。一実施形態では、このヒューズは、その信頼性を試験する目的のために選択可能である。例えば、このヒューズ回路は、共通ノードと第１端部との間でヒューズに直列に結合される、アドレス指定可能トランジスタを含む。それゆえ、このヒューズは、アドレス指定可能トランジスタが起動又はアドレス指定される場合、試験目的のためにアドレス指定可能である。
【００４６】
４２０では、プリチャージ回路が提供され、共通ノードに結合される。このプリチャージ回路は、共通ノードを、プリチャージＨＩＧＨレベルまで引き上げる。更には、４３０では、インバータ出力部及びインバータ入力部を有する、インバータが提供される。具体的には、インバータ入力部は、共通ノードに結合される。また、インバータ出力部は、出力ノードに結合される。
【００４７】
４４０では、フィードバックラッチが提供され、電圧源と接地との間に結合される。このフィードバックラッチは、インバータ出力部又は出力ノードに結合される、ラッチ入力部を含む。このフィードバックラッチはまた、共通ノードに結合されるラッチ出力部も含む。
【００４８】
４５０では、試験回路が提供され、この試験回路もまた共通ノードに結合され、通常モード又は試験モードを起動するために使用される。通常モードでは、試験回路は、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、図１〜３で上述したように、フィードバックラッチに強度を付加する。例えば、この検出回路の通常モードは、信号（例えば、図２の試験モード信号）のアサーションにより起動される。より具体的には、通常モードでは、２つ以上のＭＯＳＦＥＴが、フィードバックラッチ内部で並列に結合され、共通ノードをＨＩＧＨレベルに維持するために役立つように組み合わされる。
【００４９】
しかしながら、試験モードでは、フィードバックラッチは、共通ノードをプリチャージＨＩＧＨレベルに維持する目的のために、通常モードの場合よりも弱い。例えば、検出回路の試験モードを起動するために、試験モード信号は起動されない。それゆえ、フィードバックラッチ内部には、１つのＭＯＳＦＥＴのみが含まれるか、又は少なくとも、通常モードの場合よりも少ない数のＭＯＳＦＥＴが、フィードバックラッチ内で並列に結合される。一実施形態では、試験回路は、起動解除されることにより、フィードバックラッチ内での、試験回路内のトランジスタの寄与を否定する。それゆえ、１つのトランジスタのみが存在するため、試験モードでは、フィードバックラッチは、共通ノードをプリチャージＨＩＧＨレベルに弱く維持し、ヒューズが部分的溶断条件にある場合などの、選択されたヒューズを通過して流れる、より少量の電流で設定されやすい。
【００５０】
一実施形態では、選択されたヒューズは、フローチャート４００で概説した方法の実装により、部分的に溶断していると判定される。具体的には、ヒューズは、任意の好適なヒューズ溶断プロセスにより溶断される。例えば、レーザトリミング技術を使用して、ヒューズを溶断することができ、又は電気的なヒューズ溶断プログラミング技術を使用することもできる。この溶断ヒューズに関連する、ヒューズ溶断条件の信頼性を試験することが望まれる。具体的には、通常モードでヒューズを試験する。その試験からの結果の信頼性は、疑わしい場合があるため、次いで、試験モードで再度そのヒューズを試験する。具体的には、通常モードで、出力ノードでのインバータ出力部がＬＯＷレベルにあり（例えば、共通ノードはＨＩＧＨである）、試験モードで、出力ノードでのインバータ出力部がＨＩＧＨレベルにある（例えば、共通ノードはＬＯＷである）場合、そのヒューズは部分的に溶断していると判定される。更には、異なる条件下では、通常モードで、出力ノードでの出力部が即座にＨＩＧＨレベルとなる（例えば、共通ノードは即座にＬＯＷとなる）場合、そのヒューズは、実際に部分的に溶断しているか、又は全く溶断していないと判定することができる。
【００５１】
ヒューズが部分的に溶断していると判定される場合、図４で概説される方法は、その欠陥ヒューズを置換するための、バックアップヒューズ回路の採用を含み得る。すなわち、このバックアップヒューズ回路は、欠陥ヒューズ回路と並列に結合され、代替的に選択可能とすることができる。その方式で、欠陥ヒューズは、それ以上は考慮されず、その欠陥ヒューズに関連するあらゆるプロセスは、バックアップヒューズ回路上で実装される。
【００５２】
別の実施形態では、ヒューズの完全性を検査することができる。すなわち、構成検査が実行される。例えば、通常モードで、インバータ出力部がＨＩＧＨレベルにある場合に、完全性は損なわれてと判定される。更なる確認のため、インバータ出力部はまた、試験モードでもＨＩＧＨレベルにある。このことは、そのヒューズが完全に無損傷であることを示す。他方では、通常モードで、インバータ出力部がＬＯＷレベルにある場合に、完全性は損なわれていると判定される。更には、試験モードで、インバータ出力部がＨＩＧＨレベルにある場合に、そのヒューズは部分的に溶断していると判定することができる。
【００５３】
図５は、ヒューズ溶断検出回路に関して実装可能な通常モード及び試験モード、並びにヒューズの非溶断条件又は無損傷条件に対応するヒューズの低抵抗、ヒューズの弱い溶断条件又は部分的溶断条件に対応するヒューズの中抵抗、及びヒューズの強い溶断条件に対応するヒューズの高抵抗などの、ヒューズの様々な抵抗条件下での、検出回路内部のフィードバックラッチの状態を例示する、表５００である。
【００５４】
表５００に示すように、３つの縦列が含まれる。縦列５０５は、ヒューズの条件、より具体的にはヒューズの抵抗条件を示す。例えば、非溶断条件に対しては、ヒューズは低抵抗を有し、弱い溶断条件又は部分的溶断条件に対しては、ヒューズは中抵抗を有し、強い溶断条件に対しては、ヒューズは高抵抗を有する。縦列５１０は、ヒューズ溶断検出回路の通常モード動作に関する結果を示し、フィードバックラッチが設定されているか否かを示す。
【００５５】
更には、共通ノードの電圧状態もまた、フィードバックラッチが設定されているか否かに合致させて、括弧内に示す。縦列５２０は、ヒューズ溶断検出回路の試験モード動作に関する結果を示し、フィードバックラッチ回路が設定されているか否かを示す。試験モード下での共通ノードの電圧状態もまた、ラッチが設定されているか否かに合致させて、括弧内に提供する。
【００５６】
ヒューズの各条件を別個に処理すると、横列５３０は、無損傷又は非溶断条件にあるヒューズに関する、信頼性の結果を提供する。例えば、ヒューズ溶断検出回路及び／又は方法の、動作の通常モードの下では、フィードバックラッチは、設定することが可能であるため、共通ノードはＬＯＷレベルにある。ヒューズが無損傷であることにより、ラッチを設定するために十分な電流が、ヒューズを通過して引き込まれ、それにより共通ノードを強制的にＬＯＷにして、ＨＩＧＨのインバータ出力部を提供する。フィードバックラッチは、このＬＯＷを共通ノードに戻すように維持する。更には、ヒューズ溶断検出回路及び／又は方法の、動作の試験モードの下でも、フィードバックラッチは設定することが可能であるため、共通ノードはＬＯＷレベルに駆動される。ヒューズが無損傷であることにより、ラッチを設定するために十分な電流が、ヒューズを通過して引き込まれ、それにより共通ノードを強制的にＬＯＷにして、ＨＩＧＨのインバータ出力部を提供する。フィードバックラッチは、このＬＯＷを共通ノードに戻すように維持する。
【００５７】
横列５４０は、弱く溶断しているか又は部分的溶断条件にあるヒューズに関する、信頼性の結果を提供する。例えば、ヒューズ溶断検出回路及び／又は方法の、動作の通常モードの下では、フィードバックラッチは強力であり、ヒューズが部分的に溶断している場合であっても、共通ノードでプリチャージＨＩＧＨを維持することが可能である。すなわち、フィードバックラッチが強力であるため、フィードバックラッチを設定するためには、部分的に溶断されたヒューズを通じて供給される電流よりも、大きい電流が必要であり、それゆえラッチは設定されない。このシナリオの下では、共通ノードは、プリチャージＨＩＧＨレベルに維持され、インバータ出力部はＬＯＷである。更には、ヒューズ溶断検出回路及び／又は方法の、動作の試験モードの下では、フィードバックラッチは設定することが、このとき可能となるため、共通ノードはＬＯＷに駆動される。すなわち、フィードバックラッチが、通常モードの場合よりも弱いことにより、フィードバックラッチを設定するために必要とされる、部分的に溶断されたヒューズを通過する電流は、より小さいものとなり、それゆえ、このときラッチが設定される。このシナリオの下では、共通ノードはＬＯＷに駆動され、インバータ出力部はＨＩＧＨである。
【００５８】
更には、ヒューズ溶断検出回路及び／又は方法の、動作の通常モードの下で、フィードバックラッチが即座に設定され、そのため共通ノードがＬＯＷに駆動される場合、溶断ヒューズに欠陥があること（例えば、完全に無損傷、又は部分的に溶断）を、即座に明らかにすることができる。それゆえ、フィードバックラッチが強力な場合であっても、ラッチを設定するために十分な電流が、ヒューズを通過して伝導することが可能である。このシナリオの下では、共通ノードはＬＯＷに駆動され、インバータ出力部はＨＩＧＨである。ヒューズに欠陥があることが即座に理解されるため、そのヒューズを動作の試験モードに晒す必要はないが、これは、それらの結果が重複するはずであるためである。
【００５９】
横列５５０は、強い溶断条件にあるヒューズに関する、信頼性の結果を提供する。例えば、ヒューズ溶断検出回路及び／又は方法の、動作の通常モードの下では、このヒューズは開回路であるため、電流は、実際に殆ど又は全く、ヒューズを通過して伝導しない。それゆえ、共通ノードは、そのＨＩＧＨレベルでのプリチャージ状態のまま維持され、インバータ出力部はＬＯＷである。試験モードでは、フィードバックラッチが弱い場合であっても、ヒューズは依然として開回路を提示し、それゆえ電流は、殆ど又は全く、ヒューズを通過して伝導しない。それゆえ、共通ノードは、この場合も、そのＨＩＧＨでのプリチャージ状態のまま維持され、インバータ出力部はＬＯＷである。
【００６０】
それゆえ、本開示の実施形態によれば、ヒューズの溶断の信頼性を検出するために使用された検出回路により、ヒューズのヒューズ溶断の、溶断の信頼性を試験するための、回路及び方法であって、通常モードでは、部分的に溶断されたヒューズは、フィードバックラッチを設定するために十分な電流を引き込むことが不可能であることにより、そのヒューズが溶断していることを示すが、試験モードでは、この同じヒューズは、フィードバックラッチを設定するために十分な電流を引き込むことが、このとき可能となり、そのヒューズが部分的に溶断していることを示す。
【００６１】
上述の開示は、特定のブロック図、フローチャート、及び実施例を使用して、様々な実施形態を記載するものであるが、本明細書で説明され、及び／又は例示された、各ブロック図構成要素、フローチャート工程、動作、及び／又は構成要素は、個別に、又は集合的に、実装することができる。更には、他の構成要素の内部に含まれる構成要素のいずれの開示も、多くの他のアーキテクチャを実装して、同じ機能性を達成することができるため、例として見なされるべきである。
【００６２】
本明細書で説明され、及び／又は例示された工程の、プロセスパラメータ及びシーケンスは、単に例として与えられるものであって、必要に応じて変更することができる。例えば、本明細書で例示され、及び／又は説明された工程は、特定の順序で示されるか、又は論じられる場合があるが、これらの工程は、必ずしも、例示又は論じられた順序で実行する必要はない。本明細書で説明され、及び／又は例示された、様々な例示的方法はまた、本明細書で説明又は例示された工程のうちの１つ以上を省略するか、あるいは開示された工程の他に追加的工程を含む場合もある。
【００６３】
上述の説明は、説明の目的上、特定の実施形態を参照して説明されている。しかしながら、上記の例示的論考は、網羅的であることも、又は開示された厳密な形態に本発明を限定することも意図するものではない。上記の教示を鑑みて、様々な修正及び変型が可能である。これらの実施形態は、本発明の原理及びその実際的応用を最良に説明するために、選択され、説明されたことにより、他の当業者は、想到された具体的な用途に適合し得るように、様々な修正を加えて、本発明及び様々な実施形態を最良に利用することが可能となる。
【００６４】
本発明による実施形態が、それゆえ説明される。本開示は、具体的な実施形態で説明されているが、本発明は、そのような実施形態によって限定されたものとして解釈されるべきではなく、むしろ以下の特許請求の範囲により解釈されるべきであることを、理解するべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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