(57)【特許請求の範囲】
【請求項１】
複数の画素を含み、映像を表示する表示領域及び前記複数の画素を駆動する駆動回路が配置される周辺領域を含む第１基板と、
前記第１基板と対向する第２基板と、
前記第１基板及び前記第２基板間に配置された液晶層と、
前記第１基板及び前記第２基板間の間隔を維持するように前記周辺領域に配置された第１スペーサと、
前記第１基板及び第２基板間の間隔を維持し、前記表示領域に配置された第２スペーサと、を含み、
前記駆動回路は、
第１信号ラインと、
前記第１信号ラインと絶縁されるように配置された第２信号ラインと、
前記第１信号ライン及び第２信号ライン上に配置され、前記第１信号ラインの一部を露出させるコンタクトホール及び前記第２信号ラインの一部を露出させるコンタクトホールを含む第１コンタクトホールが形成された第１保護膜と、
前記第１保護膜上に配置され、前記第１コンタクトホールを通じて前記第１信号ライン及び前記第２信号ラインを接続するブリッジ電極と、を含み、
前記周辺領域は、前記第１コンタクトホールが配置されたコンタクト領域及び前記コンタクト領域以外の非コンタクト領域を含み、前記第１スペーサは前記非コンタクト領域に対応して配置されることを特徴とする表示装置。
【請求項２】
前記第２基板は、
第２ベース基板と、
前記第２ベース基板上に配置されたブラックマトリックスと、を含むことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ブラックマトリックスは、前記コンタクト領域に対応する第１領域と前記非コンタクト領域に対応する第２領域と、を含み、前記第１領域のブラックマトリックスの厚さは、前記第２領域のブラックマトリックスの厚さより薄いことを特徴とする請求項２に記載の表示装置。
【請求項４】
前記第２領域のブラックマトリックスの厚さに対する前記第１領域のブラックマトリックスの厚さの比は０．８より小さい、または同一であることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記ブラックマトリックスは、前記第１スペーサが配置された第１領域と前記第１スペーサが配置されない第２領域とを含み、前記第２領域のブラックマトリックスの厚さは、前記第１領域のブラックマトリックスの厚さより薄いことを特徴とする請求項２に記載の表示装置。
【請求項６】
前記画素は、
第１方向に延長して配置されたゲートラインと、
前記ゲートラインと絶縁され、前記ゲートラインと交差して前記第１方向と異なる第２方向に延長されて配置されたデータラインと、
第１半導体層を含み、前記ゲートライン及び前記データラインに接続された第１スイッチング素子と、
前記第１スイッチング素子上に配置され、前記第１スイッチング素子の少なくとも一部を露出させる第２コンタクトホールを含む第２保護膜と、
前記第２保護膜上に配置され、前記第２コンタクトホールを通じて前記第１スイッチング素子に接続される画素電極と、を含むことを特徴とする請求項１に記載の表示装置。
【請求項７】
前記駆動回路は、前記ゲートラインにゲート信号を供給するゲートドライバを含み、前記ゲートドライバは前記画素を形成するための薄膜形成工程を通じて前記第１基板上に配置されることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記ゲートドライバは、前記第１信号ライン及び前記第２信号ラインに接続される第２スイッチング素子をさらに含み、前記第１スペーサは互いに隣接する２つの第１コンタクトホール間の非コンタクト領域に対応して前記第２スイッチング素子上に配置されることを特徴とする請求項７に記載の表示装置。
【請求項９】
前記駆動回路は、前記第１信号ライン及び前記第２信号ラインに接続された第２スイッチング素子をさらに含み、前記第２スイッチング素子は、前記第１半導体層と同一の物質で構成された第２半導体層を含むことを特徴とする請求項６に記載の表示装置。
【請求項１０】
前記ブリッジ電極は前記画素電極と同一の物質で構成されることを特徴とする請求項６に記載の表示装置。
【請求項１１】
前記第１信号ラインは、前記ゲートラインと同一の物質で構成され、前記第２信号ラインは前記データラインと同一の物質で構成されることを特徴とする請求項６に記載の表示装置。
【請求項１２】
前記第１基板及び前記第２基板間に配置され、前記第１基板及び前記第２基板を結合させる結合部材をさらに含み、前記結合部材は、前記駆動回路の少なくとも一部分をカバーすることを特徴とする請求項１に記載の表示装置。
【請求項１３】
前記第１スペーサ及び前記第２スペーサはコラムスペーサであることを特徴とする請求項１に記載の表示装置。
【請求項１４】
前記第１スペーサの高さは前記第２スペーサの高さより低いことを特徴とする請求項１３に記載の表示装置。
【請求項１５】
前記駆動回路は、複数のステージを含むゲートドライバをさらに含み、前記第１スペーサは互いに隣接する前記第１コンタクトホール間の非コンタクト領域に対応して配置されることを特徴とする請求項１に記載の表示装置。
【請求項１６】
前記複数のステージの少なくとも１つは、前記第１信号ライン及び前記第２信号ラインに接続された第１スイッチング素子をさらに含み、前記第１スペーサは前記第１スイッチング素子上に配置されることを特徴とする請求項１５に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、より詳細には、誤動作の発生を防止する表示装置に関する。
【背景技術】
【０００２】
一般的に表示装置は表示パネル、ゲートドライバ及びデータドライバを含む。表示パネルは第１基板、第１基板と対向する第２基板、第１基板及び第２基板間に配置された液晶層を含む。第１基板はゲートライン、データライン、スイッチング素子、及び画素電極を含む。第２基板はブラックマトリックス及び共通電極を含む。ゲートドライバはゲートラインにゲート信号を出力し、データドライバはデータラインにデータ信号を出力する。
【０００３】
近年、表示装置の全体大きさを減少させながら生産性を増加させるためにゲートドライバを表示パネルに内蔵する構造が開発された。
【０００４】
ゲートドライバが第１基板に内蔵される構造では、ゲートドライバと共通電極との間に寄生容量（Ｐａｒａｓｉｔｉｃ  Ｃａｐａｃｉｔａｎｃｅ）が発生する。このような寄生容量はゲートドライバの誤動作を誘発する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第１０−２００８−４２３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した問題点に鑑みてなされたものであって、本発明の目的は、誤動作の発生を防止する表示装置を提供することにある。
【０００７】
また、本発明の別の目的は、寄生容量を減少させる表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施形態による表示装置は第１基板を含み、第１基板は複数の画素が配置され、映像を表示する表示領域及び画素を駆動する駆動回路が配置される周辺領域を含む。表示装置は第１基板と対向する第２基板、第１基板及び第２基板間に配置された液晶層、第１スペーサ、及び第２スペーサを含む。第１スペーサは第１基板及び第２基板間の間隔を維持し、周辺領域に対応して配置され、第２スペーサは第１基板及び第２基板間の間隔を維持し、表示領域に対応して配置される。駆動回路は第１信号ライン、第１信号ラインと絶縁されるように配置された第２信号ライン、第１保護膜、及びブリッジ電極を含む。第１保護膜は第１信号ライン及び第２信号ライン上に配置され、第１信号ラインの一部を露出させるコンタクトホール及び第２信号ラインの一部を露出させるコンタクトホールを含む第１コンタクトホールが形成される。ブリッジ電極は第１保護膜上に配置され、第１コンタクトホールを通じて第１信号ライン及び第２信号ラインを接続する。周辺領域は第１コンタクトホールが配置されたコンタクト領域及びコンタクト領域以外の非コンタクト領域を含み、第１スペーサは非コンタクト領域に対応して配置される。
【０００９】
また、本発明の一実施形態による表示装置は第１基板を含み、第１基板は複数の画素を含む表示領域及び画素を駆動する駆動回路が配置される周辺領域を含む。表示装置は第１基板と対向する第２基板、第２基板上に配置された共通電極、第１基板及び第２基板間に配置された液晶層、第１基板上に配置された保護膜、第１基板及び第２基板間の間隔を維持し、周辺領域に対応して配置された第１スペーサ、第１基板及び第２基板間の間隔を維持し、表示領域に対応して配置された第２スペーサを含む。周辺領域は、コンタクト領域と第１スペーサに対応した非コンタクト領域を含み、第１スペーサの高さは、第２スペーサよりも低い。コンタクト領域に対応する共通電極からの保護膜の間隔は、非コンタクト領域に対応する共通電極からの保護膜の間隔よりも大きい。
【発明の効果】
【００１０】
本発明によれば、コラムスペーサを非コンタクト領域のみに形成し、コンタクト領域の腐蝕を防止し、ブラックマトリックスの厚さを調節し、寄生容量（Ｐａｒａｓｉｔｉｃ  Ｃａｐａｃｉｔａｎｃｅ）を減少させ、誤動作を防止する表示装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による表示装置を示す平面図である。
【図２】図１のゲートドライバを示すブロック図である。
【図３】図２のステージを示す回路図である。
【図４】図１の‘ＡＡ’領域を示す部分拡大平面図である。
【図５】図１のＩ−Ｉ’線を示す断面図である。
【図６】図１のＩ−Ｉ’線を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、添付の図面を参照し、本発明の望ましい実施形態をより詳細に説明する。
【００１３】
図１は本発明の一実施形態による表示装置を示す平面図である。
【００１４】
図１を参照すれば、表示装置１００は第１基板１０１、第１基板１０１と対向する第２基板２０１、第１基板１０１及び第２基板２０１の間に配置された液晶層（図示せず）を含む。
【００１５】
第１基板１０１は第１ベース基板（図示せず）及び複数の画素ＰＸを含む。第１基板１０１は映像が表示される表示領域ＤＡと映像が表示されない周辺領域ＰＡに区分される。画素ＰＸは表示領域ＤＡに具備されて映像を表示する。
【００１６】
また、第１基板１０１は複数のゲートラインＧＬ１〜ＧＬｎ、複数のデータラインＤＬ１〜ＤＬｍ、複数の薄膜トランジスタＴＲ及び複数の画素電極ＰＥを含む。ここで、ｎとｍは１以上の自然数である。各画素ＰＸはゲートラインＧＬ１〜ＧＬｎ中から対応するゲートライン、データラインＤＬ１〜ＤＬｍ中から対応するデータライン、薄膜トランジスタＴＲ中から対応する薄膜トランジスタ、及び画素電極ＰＥ中から対応する画素電極を具備する。この実施形態において、画素ＰＸは同一の構成及び機能を有するので、説明の便宜のために図１は１つの画素を例として示した。
【００１７】
ゲートラインＧＬ１〜ＧＬｎ、データラインＤＬ１〜ＤＬｍ、薄膜トランジスタＴＲ、及び画素電極ＰＥは薄膜形成工程を通じて表示領域ＤＡに対応して第１ベース基板上にマトリックス形状で形成される。ゲートラインＧＬ１〜ＧＬｎはデータラインＤＬ１〜ＤＬｍと絶縁されるように交差して配置される。
【００１８】
薄膜トランジスタＴＲは対応するゲートラインに接続されたゲート電極、対応するデータラインに接続されたソース電極、及び画素電極ＰＥに接続されたドレイン電極を含む。画素電極ＰＥは液晶層を配置し、第２基板２０１上に配置された共通電極ＣＥと対向し、液晶キャパシタＣｌｃを形成する。ただし、実施形態によって、共通電極ＣＥは第１基板１０１に配置されてもよい。
【００１９】
また、第１基板１０１にはゲートラインＧＬ１〜ＧＬｎにゲート信号を順次供給するためのゲートドライバ１１０が配置される。ゲートドライバ１１０は薄膜形成工程を通じて表示領域ＤＡ左側の周辺領域に対応し、第１ベース基板上に配置される。
【００２０】
図１において、ゲートドライバ１１０は表示領域ＤＡ左側の周辺領域に配置されることを示したが、実施形態によってゲートドライバ１１０は表示領域ＤＡ右側の周辺領域に配置されてもよい。また、ゲートドライバ１１０は表示領域ＤＡ両側に配置してもよい。
【００２１】
また、表示領域ＤＡ上側の周辺領域に対応し、第１ベース基板上にはデータドライバ１２０が内蔵されたチップが実装される。チップはデータラインＤＬ１〜ＤＬｍと電気的に接続されてデータ信号を供給する。ただし、実施形態によって、データドライバ１２０は第１基板１０１及び第２基板２０１の外部に配置されてもよい。
【００２２】
図１には示さないが、第１基板１０１及び第２基板２０１外部に配置されたタイミングコントローラはデータドライバ１２０のインターフェースに合うように外部で入力された映像信号のデータフォーマットを変換し、変換された映像信号をデータドライバ１２０に出力する。また、タイミングコントローラはデータ制御信号をデータドライバ１２０に出力し、ゲート制御信号をゲートドライバ１１０に出力する。
【００２３】
ゲートドライバ１１０はゲート制御信号に応答し、ゲートラインＧＬ１〜ＧＬｎに順次ゲート信号を印加し、ゲートラインＧＬ１〜ＧＬｎを順次的にスキャニングする。
【００２４】
データドライバ１２０はガンマ電圧発生部（図示せず）から供給されたガンマ電圧を利用して複数の階調電圧を生成する。データドライバ１２０はタイミングコントローラから供給されるデータ制御信号に応答し、生成された階調電圧の内映像信号に対応する階調電圧を選択し、選択された階調電圧をデータ信号でデータラインＤＬ１〜ＤＬｍに各々印加する。
【００２５】
図２は図１に示すゲートドライバを示すブロック図である。図２を参照すれば、ゲートドライバ１１０は回路部ＣＰ及び回路部ＣＰに隣接して配置された配線部ＬＰを含む。
【００２６】
回路部ＣＰは互いに従属的に接続された第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１を含み、第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１は各々第１乃至第ｎゲート信号ＯＵＴ１〜ＯＵＴｎに順次出力する。
【００２７】
第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１の各々は、第１クロック端子ＣＫ１、第２クロック端子ＣＫ２、第１入力端子ＩＮ１、第２入力端子ＩＮ２、オフ電圧端子Ｖ１、リセット端子ＲＥ、キャリー端子ＣＲ、及び出力端子ＯＵＴを含む。
【００２８】
第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１の内奇数番目ステージＳＲＣ１、ＳＲＣ３、．．．、ＳＲＣｎ＋１の第１クロック端子ＣＫ１には第１クロック信号ＣＫＶが供給され、第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１の内偶数番号目ステージＳＲＣ２、．．．、ＳＲＣｎの第１クロック端子ＣＫ１には第１クロック信号ＣＫＶと他の位相を有する第２クロック信号ＣＫＶＢが供給される。一方、奇数番目ステージＳＲＣ１、ＳＲＣ３、．．．、ＳＲＣｎ＋１の第２クロック端子ＣＫ２には第２クロック信号ＣＫＶＢが供給され、偶数番号目ステージＳＲＣ２、．．．、ＳＲＣｎの第２クロック端子ＣＫ２には第１クロック信号ＣＫＶが供給される。
【００２９】
第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１それぞれの第１入力端子ＩＮ１には開始信号ＳＴＶまたは以前ステージのゲート信号が入力される。具体的に、第１ステージＳＲＣ１の第１入力端子ＩＮ１には、回路部ＣＰの動作が開始する開始信号ＳＴＶが供給される。第２乃至第ｎ＋１ステージＳＲＣ２〜ＳＲＣｎ＋１それぞれの第１入力端子ＩＮ１には以前ステージのゲート信号が入力される。
【００３０】
一方、第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１それぞれの第２入力端子ＩＮ２には次のステージのキャリー信号が入力される。第ｎ＋１ステージＳＲＣｎ＋１はｎ番目ステージＳＲＣｎの第２入力端子ＩＮ２にキャリー信号を供給するためにダミーになったステージである。次の第ｎ＋１ステージＳＲＣｎ＋１にはステージが存在しないので、第ｎ＋１ステージＳＲＣｎ＋１の第２入力端子ＩＮ２には次のステージのキャリー信号代りに開始信号ＳＴＶが供給される。
【００３１】
第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１のオフ電圧端子Ｖ１にはオフ電圧ＶＳＳが供給され、第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１のリセット端子ＲＥにはｎ＋１番目ステージＳＲＣｎ＋１から出力された第ｎ＋１ゲート信号が供給される。
【００３２】
奇数番目ステージＳＲＣ１、ＳＲＣ３、．．．、ＳＲＣｎ＋１のキャリー端子ＣＲ及び出力端子ＯＵＴでは第１クロック信号ＣＫＶが出力され、偶数番号目ステージＳＲＣ２、．．．ＳＲＣｎのキャリー端子ＣＲ及び出力端子ＯＵＴでは第２クロック信号ＣＫＶＢが出力される。第２乃至第ｎ＋１ステージＳＲＣ２〜ＳＲＣｎ＋１のキャリー端子ＣＲから出力されたキャリー信号は以前ステージの第２入力端子ＩＮ２に供給される。また、第１乃至第ｎステージＳＲＣ１〜ＳＲＣｎの出力端子ＯＵＴから各々出力された第１乃至第ｎゲート信号ＯＵＴ１〜ＯＵＴｎは次のステージの第１入力端子ＩＮ１に供給される。
【００３３】
一方、配線部ＬＰは第１乃至第５バス信号ラインＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、ＳＬ５を含む。
【００３４】
第１バス信号ラインＳＬ１は外部からオフ電圧ＶＳＳが入力される。第２バス信号ラインＳＬ２は外部から第１クロック信号ＣＫＶが入力され、第３バス信号ラインＳＬ３は外部から第２クロック信号ＣＫＶＢが入力される。第４バス信号ラインＳＬ４は外部から供給された開始信号ＳＴＶを第１ステージＳＲＣ１の第１入力端子ＩＮ１及び第ｎ＋１ステージＳＲＣｎ＋１の第２入力端子ＩＮ２に供給する。第５バス信号ラインＳＬ５は、第ｎ＋１ステージにＳＲＣｎ＋１から出力された第ｎ＋１ゲート信号を第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１のリセット端子ＲＥに供給する。
【００３５】
第５バス信号ラインＳＬ５、第４バス信号ラインＳＬ４、第３バス信号ラインＳＬ３、第２バス信号ラインＳＬ２、及び第１バス信号ラインＳＬ１は順次回路部ＣＰに隣接して配置される。したがって、第１バス信号ラインＳＬ１は他のバス信号ラインＳＬ２〜ＳＬ５より第１ベース基板１０１の外側に配置される。一般に第１バス信号ラインＳＬ１、第２バス信号ラインＳＬ２、第３バス信号ラインＳＬ３、第４バス信号ラインＳＬ４及び第５バス信号ラインＳＬ５は、任意の適切な方法及び順序で配置してもよい。
【００３６】
配線部ＬＰは第１接続ラインＣＬ１、第２接続ラインＣＬ２、及び第３接続ラインＣＬ３をさらに含む。
【００３７】
第１接続ラインＣＬ１は第１バス信号ラインＳＬ１を回路部ＣＰの第１乃至第ｎ＋１ステージＳＲＣ１〜ＳＲＣｎ＋１のオフ電圧端子Ｖ１に接続させる。第２接続ラインＣＬ２は第２バス信号ラインＳＬ２を回路部ＣＰの奇数番目ステージＳＲＣ１、ＳＲＣ３、．．．、ＳＲＣｎ＋１の第１クロック端子ＣＫ１及び偶数番号目ステージＳＲＣ２、．．．、ＳＲＣｎの第２クロック端子ＣＫ２に接続させる。第３接続ラインＣＬ３は第３バス信号ラインＳＬ３を回路部ＣＰの偶数番号目ステージＳＲＣ２、．．．、ＳＲＣｎの第１クロック端子ＣＫ１及び奇数番目ステージＳＲＣ１、ＳＲＣ３、．．．、ＳＲＣｎ＋１の第２クロック端子ＣＫ２に接続させる。
【００３８】
図３は図２のステージを示す回路図である。図３を参照すれば、各ステージはプルアップ駆動部４１１、プルダウン駆動部４１２、キャリー部４１３、リップル制御部４１４、及びフレームリセット部４１５を含む。
【００３９】
プルアップ駆動部４１１は第１トランジスタＴＲ１及び第４トランジスタＴＲ４を含む。第１トランジスタＴＲ１のソース電極は対応するゲートラインＧＬに電気的に接続され、第１トランジスタＴＲ１のゲート電極は第４トランジスタＴＲ４のソース電極と電気的に接続される。第１クロック端子ＣＫ１に入力された信号は第１トランジスタＴＲ１のドレイン電極に印加される。
【００４０】
第４トランジスタＴＲ４のドレイン電極とゲート電極は電気的に互いに接続されて第４トランジスタＴＲ４はダイオード機能を有する。第４トランジスタＴＲ４のドレイン電極とゲート電極には開始信号ＳＴＶまたは以前ステージのキャリー信号が印加される。
【００４１】
プルダウン駆動部４１２は第２トランジスタＴＲ２、第９トランジスタＴＲ９、及び第１４トランジスタＴＲ１４を含む。
【００４２】
第２トランジスタＴＲ２のゲート電極には次のステージのゲート信号が印加され、第２トランジスタＴＲ２のソース電極にはオフ電圧ＶＳＳが印加される。第２トランジスタＴＲ２のドレイン電極はゲートラインＧＬに電気的に接続される。
【００４３】
第９トランジスタＴＲ９のゲート電極には、次のステージのゲート信号が印加され、第９トランジスタＴＲ９のソース電極にはオフ電圧ＶＳＳが印加される。第９トランジスタＴＲ９のドレイン電極は第１トランジスタＴＲ１のゲート電極が電気的に接続される。
【００４４】
第１４トランジスタＴＲ１４のソース電極にはオフ電圧ＶＳＳが印加され、第１４トランジスタＴＲ１４のドレイン電極はゲートラインＧＬと電気的に接続される。第１ランジスタＴＲ１及び第２トランジスタＴＲ２はゲートラインＧＬの一端に接続し、第１４トランジスタＴＲ１４はゲートラインＧＬの他端に接続する。第１４トランジスタＴＲ１４のゲート電極には次のステージのゲート信号が印加される。
【００４５】
キャリー部４１３は第１５トランジスタＴＲ１５を含む。第１５トランジスタＴＲ１５のゲート電極とドレイン電極は各々第１トランジスタＴＲ１のゲート電極及びドレイン電極に接続する。
【００４６】
第１５トランジスタＴＲ１５のソース電極から出力されるキャリー信号は第１トランジスタＴＲ１のソース電極から出力されるゲート信号と同一である。第１５トランジスタＴＲ１５のソース電極は次のステージの第４トランジスタのゲート電極及びドレイン電極に電気的に接続され、キャリー信号は次のステージの第４トランジスタのゲート電極及びドレイン電極に印加される。
【００４７】
リップル制御部４１４は第３トランジスタＴＲ３、第５トランジスタＴＲ５、第７トランジスタＴＲ７、第８トランジスタＴＲ８、第１０トランジスタＴＲ１０、第１１トランジスタＴＲ１１、第１２トランジスタＴＲ１２、及び第１３トランジスタＴＲ１３を含む。
【００４８】
第３トランジスタＴＲ３のソース電極とドレイン電極は、各々第２トランジスタＴＲ２のドレイン電極とソース電極に電気的に接続される。第３トランジスタＴＲ３のゲート電極は第８トランジスタＴＲ８のドレイン電極と電気的に接続される。
【００４９】
第５トランジスタＴＲ５のゲート電極には第２クロック端子ＣＫ２に入力された信号が印加され、第５トランジスタＴＲ５のソース電極にはオフ電圧ＶＳＳが印加される。第５トランジスタＴＲ５のドレイン電極は第１５トランジスタＴＲ１５のソース電極と電気的に接続される。
【００５０】
第７トランジスタＴＲ７のゲート電極とドレイン電極には、第１クロック端子ＣＫ１で入力される信号が印加され、第７トランジスタＴＲ７のソース電極は第８トランジスタＴＲ８のドレイン電極と電気的に接続される。
【００５１】
第８トランジスタＴＲ８のドレイン電極は第７トランジスタＴＲ７のソース電極及び第３トランジスタＴＲ３のゲート電極と電気的に接続される。また、第８トランジスタＴＲ８のソース電極にはオフ電圧ＶＳＳが印加され、第８トランジスタＴＲ８のゲート電極は第１３トランジスタＴＲ１３のゲート電極、第１５トランジスタＴＲ１５のソース電極、及び第５トランジスタＴＲ５のドレイン電極と電気的に接続される。
【００５２】
第１０トランジスタＴＲ１０のゲート電極には、第１クロック端子ＣＫ１で入力された信号が印加され、第１０トランジスタＴＲ１０のドレイン電極は第５トランジスタＴＲ５のドレイン電極、第８トランジスタＴＲ８のゲート電極、第１３トランジスタＴＲ１３のゲート電極、及び第１５トランジスタＴＲ１５のソース電極に電気的に接続される。第１０トランジスタＴＲ１０のソース電極は第１１トランジスタＴＲ１１のソース電極、第６トランジスタＴＲ６のドレイン電極、第９トランジスタＴＲ９のドレイン電極、第４トランジスタＴＲ４のソース電極、第１トランジスタＴＲ１のゲート電極、及び第１５トランジスタＴＲ１５のゲート電極と電気的に接続される。
【００５３】
第１１トランジスタＴＲ１１のゲート電極には第２クロック端子ＣＫ２に入力された信号が印加される。第１１トランジスタＴＲ１１のソース電極には第１０トランジスタＴＲ１０のソース電極、第６トランジスタＴＲ６のドレイン電極、第９トランジスタＴＲ９のドレイン電極、第１トランジスタＴＲ１のゲート電極、及び第１５トランジスタＴＲ１５のゲート電極が電気的に接続される。第１１トランジスタＴＲ１１のドレイン電極には開始信号ＳＴＶまたは以前ステージのキャリー信号が印加される。
【００５４】
第１２トランジスタＴＲ１２のゲート電極及びソース電極には第１クロック端子ＣＫ１に入力された信号が印加され、第１２トランジスタＴＲ１２のドレイン電極は第１３トランジスタＴＲ１３のソース電極、第７トランジスタＴＲ７のソース電極、及び第８トランジスタＴＲ８のドレイン電極と電気的に接続される。
【００５５】
第１３トランジスタＴＲ１３のドレイン電極にはオフ電圧ＶＳＳが印加され、第１３トランジスタＴＲ１３のソース電極は第１２トランジスタＴＲ１２のドレイン電極、第７トランジスタＴＲ７のソース電極、及び第８トランジスタＴＲ８のドレイン電極と電気的に接続される。第１３トランジスタＴＲ１３のゲート電極は第８トランジスタＴＲ８のゲート電極及び第１５トランジスタＴＲ１５のソース電極と電気的に接続される。
【００５６】
フレームリセット部４１５は第６トランジスタＴＲ６を含む。第６トランジスタＴＲ６のゲート電極には最後のステージのゲート信号が印加され、第６トランジスタＴＲ６のドレイン電極には第４トランジスタＴＲ４のソース電極及び第１トランジスタＴＲ１のゲート電極が電気的に接続される。また、第６トランジスタＴＲ６のソース電極にはオフ電圧ＶＳＳが印加される。
【００５７】
最後のステージのゲート信号が第６トランジスタＴＲ６に印加されると、第６トランジスタＴＲ６がターンオンされ、オフ電圧ＶＳＳが第１トランジスタＴＲ１のゲート電極に印加され、全てのステージをリセットする。
【００５８】
図４は図１の‘ＡＡ’領域を示す平面図である。ただし、説明の便宜のために、図４には各ステージに配置されるコンタクトホール及びスペーサのみ示し、各ステージに具備されるトランジスタ及びこれを接続する信号ラインを省略して示した。
【００５９】
図４を参照すれば、ゲートドライバ１１０は回路部ＣＰ及び配線部ＬＰを含む。
【００６０】
配線部ＬＰは複数の信号ラインを含み、各信号ラインを接続するための第１コンタクトホールＣＨ１が形成される。図４に示したように、配線部ＬＰの少なくとも一部はシールラント３０１によりカバーされる。
【００６１】
回路部ＣＰは複数のステージＳＲＣｉ−２〜ＳＲＣｉ＋４を含み、ステージＳＲＣｉ−２〜ＳＲＣｉ＋４は図４に示すステージ領域ＳＲＡｉ−２〜ＳＲＡｉ＋４に各々具備される。図示しないが、ステージＳＲＣｉ−２〜ＳＲＣｉ＋４の各々は第１乃至第１５トランジスタＴＲ１〜ＴＲ１５を含む。
【００６２】
具体的に、例えば、第４トランジスタＴＲ４は第１トランジスタ領域Ａ１内に位置し、第５トランジスタＴＲ５は第２トランジスタ領域Ａ２内に位置し、第６トランジスタＴＲ６は第３トランジスタ領域Ａ３内に位置し、第１５トランジスタＴＲ１５は第４トランジスタ領域Ａ４内に位置し、第１１トランジスタＴＲ１１は第５トランジスタ領域Ａ５内に位置し、第９トランジスタＴＲ９及び第１０トランジスタＴＲ１０は第６トランジスタ領域Ａ６内に位置し、第１２トランジスタＴＲ１２及び第１３トランジスタＴＲ１３は第７トランジスタ領域Ａ７内に位置し、第７トランジスタＴＲ７及び第８トランジスタＴＲ８は第８トランジスタ領域Ａ８内に位置し、第１乃至第３トランジスタＴＲ１〜ＴＲ３は第９トランジスタ領域Ａ９内に位置する。
【００６３】
図示しないが、第１乃至第１３及び第１５トランジスタＴＲ１〜ＴＲ１３、ＴＲ１５を接続する複数の信号ラインが回路部ＣＰ内に配置される。また、回路部ＣＰは信号ラインを接続させるための第１コンタクトホールＣＨ１が形成される。図示しないが、第１４トランジスタＴＲ１４は表示領域ＤＡの右側に位置した周辺領域に配置される。
【００６４】
第１乃至第１５トランジスタＴＲ１〜ＴＲ１５の配置は例として説明したが、これに限定されるわけではない。一般的に様々な形状及び配置は、トランジスタ及び信号ラインによって変更してもよい。
【００６５】
図４に示したように、周辺領域ＰＡには第１基板１０１及び第２基板２０１間の間隔を維持する第１コラムスペーサＣＳ１が第１基板１０１及び第２基板２０１の間に配置される。平面上で見る時、第１コラムスペーサＣＳ１は第１コンタクトホールＣＨ１が形成された領域を除外した他の領域に配置される。
【００６６】
具体的に、第１コラムスペーサＣＳ１は第１コンタクトホールＣＨ１が形成された領域を除外した他の領域で第１乃至第１５トランジスタＴＲ１〜ＴＲ１５及び第１乃至第５バス信号ラインＳＬ１〜ＳＬ５上に配置される。
【００６７】
第１コラムスペーサＣＳ１は図４の第１コラムスペーサＣＳ１で表示された位置に配置され、その各々は第１コラムスペーサＣＳ１で表示された位置に複数個に区分されて配置される。
【００６８】
また、第１コラムスペーサＣＳ１の配置は実施形態によって図４に示すように異なる。例えば、隣接する２ステージ領域上に配置されたコラムスペーサは互いに接続され、配置される。
【００６９】
第１コラムスペーサＣＳ１に関するより具体的な説明は図５及び図６を参照して説明する。
【００７０】
図５は図１のＩ−Ｉ’線を示す断面図である。説明の便宜のために、図５では表示パネルの一部分だけを例として示した。
【００７１】
図５を参照すれば、第１基板１０１は第１ベース基板１１１、第１ベース基板１１１上に配置されたゲート電極ＧＥ及び第１信号ラインＳＬＡを含む。ゲート電極ＧＥ及び第１信号ラインＳＬＡは同一の物質で構成される。
【００７２】
第１ベース基板１１１上にはゲート電極ＧＥ及び第１信号ラインＳＬＡをカバーするようにゲート絶縁膜１１２が配置される。ゲート絶縁膜１１２上にはソース電極ＳＥ、ドレイン電極ＤＥ、及び第２信号ラインＳＬＢが配置される。第２信号ラインＳＬＢはソース電極ＳＥ及びドレイン電極ＤＥと同一の工程で形成され、同一の物質で構成される。図２の第１乃至第４バス信号ラインＳＬ１〜ＳＬ４は第１信号ラインＳＬＡ、または第２信号ラインＳＬＢであってもよい。
【００７３】
ソース電極ＳＥとゲート電極ＧＥとの間及びドレイン電極ＤＥとゲート電極ＧＥとの間には半導体層ＳＬがさらに配置される。
【００７４】
ソース電極ＳＥ、ドレイン電極ＤＥ、及び第２信号ラインＳＬＢ上には保護膜１１３がさらに配置される。保護膜１１３は有機物質または無機物質で構成される。
【００７５】
第２信号ラインＳＬＢは保護膜１１３によってカバーされ、第１信号ラインＳＬＡはゲート絶縁膜及び保護膜によってカバーされる。
【００７６】
保護膜１１３にはソース電極ＳＥ、及びドレイン電極ＤＥの一部を露出させるコンタクトホールが形成される。
【００７７】
本発明の実施形態において、周辺領域ＰＡの第１及び第２信号ラインＳＬＡ、ＳＬＢの一部を露出させるコンタクトホールを第１コンタクトホールＣＨ１といい、表示領域ＤＡのドレイン電極ＤＥの一部を露出させるコンタクトホールを第２コンタクトホールＣＨ２という。
【００７８】
図５に示すように、第１及び第２信号ラインＳＬＡ、ＳＬＢに形成された第１コンタクトホールＣＨ１にはブリッジ電極ＢＥが配置され、第１及び第２信号ラインＳＬＡ、ＳＬＢを接続させる。また、表示領域ＤＡに配置されたドレイン電極ＤＥの一部を露出させる第２コンタクトホールＣＨ２を通じてドレイン電極ＤＥに接続されるように保護膜１１３上に画素電極ＰＥが配置される。画素電極ＰＥはドレイン電極ＤＥから出力される信号が印加される。
【００７９】
ブリッジ電極ＢＥと画素電極ＰＥは同一の工程で形成され、同一の物質で構成される。
【００８０】
第１基板１０１は周辺領域ＰＡに配置された第１薄膜トランジスタＴＲＡ及び表示領域ＤＡに配置された第２薄膜トランジスタＴＲＢを含む。
【００８１】
第１薄膜トランジスタＴＲＡはゲートドライバ１１０に配置されたステージのトランジスタのうちの１つを例として示したものである。第２薄膜トランジスタＴＲＢはゲート電極ＧＥが対応するゲートラインに接続され、ソース電極ＳＥが対応するデータラインに接続され、ゲート信号及びデータ信号が印加されて所定の時点にドレイン電極にデータ電圧を出力する。
【００８２】
第１及び第２薄膜トランジスタＴＲＡ、ＴＲＢに含まれる半導体層ＳＬは同一の物質で構成される。
【００８３】
第２基板２０１は第２ベース基板２１１及びブラックマトリックス２１２を配置する。
【００８４】
第２ベース基板２１１は透明なガラス基板であってもよい。ブラックマトリックス２１２は遮光性物質で形成されてもよく、周辺領域ＰＡに形成される。また、ブラックマトリックス２１２は表示領域ＤＡのうち非有効領域、すなわち画素電極ＰＥが配置されない領域により形成される。ブラックマトリックス２１２はクロム（Ｃｒ）のような金属物質で構成される。
【００８５】
図５に示したように、第２基板２０１は第２ベース基板２１１及びブラックマトリックス２１２上に形成され、透明性導電物質で構成された共通電極ＣＥがさらに配置される。
【００８６】
一方、第１基板１０１及び第２基板２０１との間には、シールラント３０１が配置され、熱圧着工程を通じて第１基板１０１と第２基板２０１がシールラント３０１によって結合される。特に、シールラント３０１はゲートドライバ１１０の少なくとも一部上に形成され、ゲートドライバ１１０をカバーする。
【００８７】
液晶物質が第１基板１０１及び第２基板２０１との間の空間に注入されると、液晶層３００が第１基板１０１及び第２基板２０１の間に形成される。また、シールラント３０１はゲートドライバ１１０と共通電極ＣＥとの間に生成される寄生容量（Ｐａｒａｓｉｔｉｃ  Ｃａｐａｃｉｔａｎｃｅ）を減少させる。
【００８８】
表示装置１００は第１基板１０１及び第２基板２０１の間の間隔を一定に維持するために周辺領域ＰＡに具備された第１コラムスペーサＣＳ１及び表示領域ＤＡに具備された第２コラムスペーサＣＳ２をさらに含む。
【００８９】
第１コラムスペーサＣＳ１は第１コンタクトホールＣＨ１が配置されない非コンタクト領域ＣＡ２に対応して配置される。第１コラムスペーサＣＳ１は第１コンタクトホールＣＨ１が配置されるコンタクト領域ＣＡ１にも形成される場合コンタクト領域ＣＡ１周囲に腐蝕が発生し、表示装置１００の誤動作が発生する。したがって、第１コラムスペーサＣＳ１を非コンタクト領域ＣＡ２だけに形成することによって表示装置１００の誤動作の発生を防止する。
【００９０】
一方、第２コラムスペーサＣＳ２は表示領域ＤＡのうち、非有効領域に配置される。
【００９１】
第１コラムスペーサＣＳ１の高さは第２コラムスペーサＣＳ２より低い。第１及び第２コラムスペーサＣＳ１、ＣＳ２の高低差は第１及び第２コラムスペーサＣＳ１、ＣＳ２の形成過程で用いるマスクの開口の大きさによって調節する。
【００９２】
また、図５で第１コラムスペーサＣＳ１は保護膜１１３と接しないように、すなわち保護膜１１３と所定の間隔が離隔されて配置されるが、本発明の実施形態ではこれに限定されない。例えば、第１コラムスペーサＣＳ１は保護膜１１３と接してもよい。
【００９３】
図４を参考すると、第１コラムスペーサＣＳ１は隣接するステージの非コンタクト領域に沿って配置され、ストライプ形状に配置される。
【００９４】
図６は図１のＩ−Ｉ’線を示す断面図である。図６は、以下の表示装置に関する具体的な説明において、図５に説明された構成と同一の構成に対しては同一の参照符号を併記し、重複する説明を省略する。
【００９５】
図６を参照すれば、周辺領域ＰＡに配置されたブラックマトリックス２１２は位置によって互いに他の厚さを有する。具体的にコンタクト領域ＣＡ１に配置されたブラックマトリックス２１２は非コンタクト領域ＣＡ２に配置されたブラックマトリックスより薄い厚さを有するように形成される。より具体的に、コンタクト領域ＣＡ１に対応し、配置されたブラックマトリックスの厚さは非コンタクト領域ＣＡ２に対応し、配置されたブラックマトリックスの厚さの比は０．８以下であってもよい。
【００９６】
周辺領域ＰＡに配置されたブラックマトリックス２１２の厚さは第１コラムスペーサＣＳ１の位置によって調節される。具体的に、第１コラムスペーサＣＳ１が上部に配置されないブラックマトリックスの厚さは第１コラムスペーサＣＳ１が上部に配置されたブラックマトリックスの厚さより薄く配置される。
【００９７】
ブラックマトリックス２１２の厚さはブラックマトリックス２１２の形成工程でハーフトーンマスクまたはスリットマスクを用いて調節する。
【００９８】
コンタクト領域ＣＡ１にはブリッジ電極ＢＥが配置されるのでブリッジ電極ＢＥと共通電極ＣＥとの間に寄生容量（Ｐａｒａｓｉｔｉｃ  Ｃａｐａｃｉｔａｎｃｅ）が増加する。したがって、コンタクト領域ＣＡ１に形成されたブラックマトリックスの厚さを減少させれば、共通電極ＣＥとブリッジ電極ＢＥとの間の距離を増加させることができるので寄生容量（Ｐａｒａｓｉｔｉｃ  Ｃａｐａｃｉｔａｎｃｅ）を減少させることになる。したがって、ブラックマトリックス２１２の厚さを調節することによって表示装置１００の誤動作の発生を防止できる。
【００９９】
図６の表示装置と関連し、具体例を説明すれば次の通りである。
【０１００】
第１及び第２ベース基板１１１、２１１との間の間隔を意味するセルギャップが３．２μｍ以下である表示装置において、共通電極ＣＥとブリッジ電極ＢＥとの距離は約０．４μｍ以下になる。一方、ブラックマトリックス２１２は約１．４μｍの厚さに形成され、非コンタクト領域ＣＡ２のブラックマトリックスの厚さは維持しながらコンタクト領域ＣＡ１のブラックマトリックスの厚さを約１．０μｍに減少させる。このような場合、共通電極ＣＥとブリッジ電極ＢＥとの間の距離は約０．８μｍとなる。容量は面積に比例し、距離に反比例するので、共通電極ＣＥとブリッジ電極ＢＥとの間の距離を２倍に増加させれば、寄生容量（Ｐａｒａｓｉｔｉｃ  Ｃａｐａｃｉｔａｎｃｅ）を半分に減少させる。
【０１０１】
図５及び図６では第１基板１０１及び第２基板２０１の間隔を維持するスペーサとして、コラムスペーサのみ示したが、実施形態によってビーズスペーサ（ｂｅａｄ  ｓｐａｃｅｒ）を用いてもよい。
【０１０２】
以上実施形態を参照して説明したが、該当技術分野の通常の知識を有する当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることが理解できる。また、本発明に開示された実施形態は、本発明の技術思想を限定するためではなく、下記の特許請求の範囲及びそれと同等な範囲内にある全ての技術は、本発明の権利範囲に含まれることと解析できる。
【符号の説明】
【０１０３】
１００：表示装置、１１０：ゲートドライバ、４１３：キャリー部、４１２：プルダウン駆動部。
【図２】
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【図３】
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【図５】
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【図６】
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【図１】
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【図４】
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