(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと、
ＰチャンネルＭＯＳ（金属酸化膜半導体）トランジスタ及びＮチャンネルＭＯＳトランジスタからなり、メモリセルから読み出された情報を増幅するための複数のセンスアンプと、
センスアンプを構成するＰチャネルＭＯＳトランジスタのソース端子に接続された第１の電源線と、
センスアンプに対してメモリセルの書き込み電位より高電位のオーバードライブ電圧を供給するための第２の電源線と、
外部の電源に接続された第３の電源線と、
前記第１の電源線と前記第２の電源線との間を開閉自在に接続する接続手段と、
前記第２の電源線に接続された容量素子と、
前記第２の電源線と前記第３の電源線との間に接続された抵抗素子とを具備し、
前記第１の電源線と前記第２の電源線との間の接続を閉じることより、センスアンプがイネーブル状態となる前の期間中は、第３の電源線の電圧レベルと第２の電源線の電圧レベルとが実質的に等しく、
前記抵抗素子の抵抗Ｒ及び前記容量素子の容量値Ｃは、前記第１の電源線の電位が、前記接続が閉じられたときから所定の時間ta経過後に書き込み電位に変化させるように設定され、前記接続は前記所定の時間ｔａ経過後に開かれることを特徴とする半導体記憶装置。
【請求項２】
前記抵抗素子が、受動素子で構成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記抵抗素子が、トランジスタで構成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記抵抗素子の前記抵抗値Ｒと前記容量素子の前記容量値Ｃが、前記第１の電源線の前記電位をメモリセルの前記書き込み電位に変化させる前記所定の時間ｔａに基づいて、下式の関係を満たすように設定されている（ここで、ＶＡＲＹは前記メモリセルの前記書き込み電位、ＶＤＤＳＡは前記第３の電源線の電圧、Ｖａは前記接続手段を閉じた直後の前記第２の電源線の電位、Ｃｄは前記センスアンプの容量値）
【数１】
0005688870.tif 000023
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプ回路を有し、その動作速度改善のためにオーバードライブ方式を採用するものとして用いて好適な半導体記憶装置に関する。
【背景技術】
【０００２】
従来、ダイナミックランダムアクセスメモリ（DRAM）などの半導体記憶装置はメモリセルからビット線に微小差電位として出力された情報をセンスアンプによって増幅、再書き込みする動作を行っている。そして、このセンス速度を向上させるためにオーバードライブ方式と呼ばれるセンスアンプのPMOS（Pチャネル金属酸化膜半導体）トランジスタのコモンソースをメモリセルの書き込み電位（VARY電位（アレイ電位））より高電位に持ち上げてセンス動作を加速する方式が採用されている（特許文献１参照）。このオーバードライブ電圧は半導体記憶装置内部の電源発生回路によって生成される降圧電源を用いる方法や、外部電源電圧を直接用いる方法がある。
【０００３】
通常のオーバードライブ方式ではメモリセルの最終書き込み電位を保証するようにオーバードライブ時間やVARY電源容量を調節する。オーバードライブの電圧をVOD、メモリセルの最終書き込み電位をVARY、VARY電源容量をCa、ビット線寄生容量をCb、メモリセル容量をCs、同時に活性化するセンスアンプの台数をnとしたとき、一般に採用されているVARY/２プリチャージ方式のDRAMでは以下の電荷保存の法則が成り立つようにVARY電源容量Caやオーバードライブ電圧VODを設定する。
【０００４】
【数１】
0005688870.tif 000002
【０００５】
上式において変数となりうるのはVARY電源容量Caやオーバードライブ電圧VODのみであり、本発明に開示する電源線間抵抗Rやオーバードライブ時間taのパラメータはない。この式ではVARY電源容量Caを小さくしたいときはオーバードライブ電圧VODを高くする必要があり、また、オーバードライブ電圧VODを低くしたいときはVARY電源容量Caを大きくする必要があるという関係が成り立つ。
【０００６】
DRAM自体の世代更新とともに消費電力を抑えるために電源電圧の低下が実施されており、オーバードライブ電圧VODは高く設定出来なくなってきている。一方、微細化とともにチップ面積も小さくなり、VARY電源容量Caに必要な面積の確保も困難になってきている。
【０００７】
【特許文献１】特開２００６−１９６１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体記憶装置のオーバードライブ方式には以下の課題がある。第１の課題は、高いオーバードライブ電源電位か、大きなオーバードライブ容量が必要ということである。この課題が発生する原因はオーバードライブが主としてオーバードライブ容量に蓄えられた電荷によって行われることにある。容量に蓄積される電荷量qは、VARY電源容量などの容量値をC0、容量素子の両端の電位差をVとすると容量値と両端電位差の積で与えられる。
【０００９】
【数２】
0005688870.tif 000003
【００１０】
このため一定の電荷qを得るためには容量値C0か、電位差Vを大きくするしかない。しかし微細化と低消費電力化の進行によって容量値C0も電位差Vも小さくなっており、結果として電荷qが小さくなり適切なオーバードライブ動作ができなくなっている。
【００１１】
本発明は、上記の事情に鑑みてなされたものであり、オーバードライブ方式を低電圧且つ小面積で成立させることが可能となる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、請求項１記載の発明は、複数のメモリセルと、PチャンネルMOS（金属酸化膜半導体）トランジスタ及びNチャンネルMOSトランジスタからなり、メモリセルから読み出された情報を増幅するための複数のセンスアンプと、センスアンプを構成するPチャネルMOSトランジスタのソース端子に接続された第１の電源線と、センスアンプに対してメモリセルの書き込み電位より高電位のオーバードライブ電圧を供給するための第２の電源線と、外部の電源に接続された第３の電源線と、前記第１の電源線と前記第２の電源線との間を開閉自在に接続する接続手段と、前記第２の電源線に接続された容量素子と、前記第２の電源線と前記第３の電源線との間に接続された抵抗素子とを具備することを特徴とする。なお、この抵抗素子の抵抗値は、例えば、接続手段によって前記第２の電源線と前記第１の電源線とのを間を接続した時刻を基準として、前記第１の電源線（あるいは前記第２の電源線）の電圧をメモリセル書き込み電位等の所望の電圧値に変化させる所望の時間と、容量素子の容量値とに基づいて設定される値に設定することができる。
【００１３】
請求項２記載の発明は、前記抵抗素子が、受動素子で構成されていることを特徴とする。
【００１４】
請求項３記載の発明は、前記抵抗素子が、トランジスタで構成されていることを特徴とする。
【００１５】
請求項４記載の発明は、前記抵抗素子の抵抗値Rと前記容量素子の容量値Cが、前記第１の電源線をメモリセルの書き込み電位に変化させる所望の時間taに基づいて、下式の関係を満たすように設定されている（ここで、VARYはメモリセルの書き込み電位、VDDSAは第３の電源線の電圧、Vaは前記接続手段を閉じた直後の前記第２の電源線の電位、Cdは前記センスアンプの容量値）
【００１６】
【数３】
0005688870.tif 000004
【００１７】
ことを特徴とする。
【発明の効果】
【００１８】
上記構成によれば、抵抗素子の抵抗値と容量素子の容量値とを所望のオーバードライブ時間に応じて適切に調節することで、容易にオーバードライブ方式を低電圧且つ小面積で成立させることが可能となる。また、抵抗素子を受動素子とすることで構成を簡易にすることができ、他方、抵抗素子をトランジスタ（能動素子）とすることでオン抵抗を動的に調整することなどが可能となる。
【発明を実施するための最良の形態】
【００１９】
次に、本発明の実施形態について図面を参照して詳細に説明する。図１は、通常のDRAMの全体構成を示すブロック図である。１はメモリアレイ部、２はXデコーダ、Xタイミング生成回路部、３はYデコーダ、Yタイミング生成回路部、４はデータ制御回路、５はデータラッチ回路、６は入出力インターフェース部、７は内部CLK（クロック）生成回路部、８は制御信号生成回路部、９はDLL（Delay Locked Loop）回路である。
【００２０】
メモリアレイ部１とデータラッチ回路５と入出力インターフェース部６はデータ転送用バス101〜103によって接続され、データ転送はデータ制御回路４によって制御される。データ入出力（DQ）、データストローブ入出力（DQS、/DQS）等のデータの外部への出力タイミングはDLL回路９によって制御されている。
【００２１】
一方メモリアレイ部１はＸデコーダ、Ｘタイミング生成回路部２およびＹデコーダ、Ｙタイミング生成回路部３によって制御され、これらＸタイミング生成回路部２およびＹデコーダ、Ｙタイミング生成回路部３は制御信号生成回路部８によって制御されている。
【００２２】
なお、図１に示すメモリアレイ部１は、複数のワード線WLと複数のビット線BLの交点に設けられた複数のメモリセルMCからなるメモリマット111を複数配列して構成された複数のメモリマット列112をｍバンク分（Bank_0、Bank_1、…Bank_m）備えて構成されている。各バンクにはそれぞれＸ制御回路113およびＹ制御回路114が配置されている。また、各メモリマット111はメモリセルMCから読み出された情報を増幅するためなどに用いられる複数のセンスアンプからなるセンスアンプ(SA)領域と、複数のワード線WLを駆動する複数のサブワードドライバ回路からなるサブワードドライバ（SWD）領域で囲まれている。
【００２３】
また、図１において、CKおよび/CKはクロック入力、CKEはクロック・イネーブル入力、/CSはチップ・セレクト入力、/RASはロウ・アドレス・ストローブ入力、/CASはカラム・アドレス・ストローブ入力、/WEはライト・イネーブル入力、ADDはアドレス入力、そして、BAはバンク・アドレス入力である。
【００２４】
本発明の第１の実施形態を図１のメモリアレイ１に適用した例を図２に示す。図２には、センスアンプ回路12は一般に用いられている複数のメモリマット０（参照符号11）、メモリマット１（13）で共用されるシェアード型センスアンプ回路を記載している。ただし、一対のビット線BLT、BLBがそれぞれメモリマット０（11）、メモリマット１（13）に属するオープン型のセンスアンプ回路を用いてもよい。
【００２５】
サブワードドライバ回路14はメモリマット11、13内に存在する複数のワード線WL、WL、…の中から1本のワード線WLを選択するための回路である。ワード線WLとビット線BLTの交点には選択トランジスタMsと情報記憶用キャパシタCsで構成されるメモリセルMCがある。
【００２６】
センスアンプ回路12は、2個のPMOSトランジスタと2個のNMOS（Nチャネル金属酸化膜半導体）トランジスタからなるセンスアンプ121と、センスアンプ121とメモリマット11、13内のビット線BLT、BLBを接続する複数のシェアードトランジスタ122と、DRAMのプリチャージ時にビット線BLT、BLBを所定の電位にプリチャージするためのプリチャージ回路123と、ビット線BLT、BLBに読み出された情報をメモリアレイ外部へ転送するためのI/O線124と、Ｙ選択信号YS0、YS1、…によって制御されてビット線BLT、BLBとI/O線124を接続するための複数のトランジスタ125とを複数組（ｎ組）有している。なお、ビット線BLT、BLBに生じるビット線寄生容量はCbであるとする。
【００２７】
センスアンプ回路12内の複数のセンスアンプ121、121、…はPMOS、NMOSそれぞれのソース端子に接続されたソース電源線が共通化されており、共通化されたソース電源線PCS、NCSを駆動することによってソース電源線に並ぶｎ台のセンスアンプ121、121、…を全て同時に駆動できる仕組みとなっている。DRAMがプリチャージ状態にあるときにソース電源線PCS、NCSはEQCS回路19を用いて同電位にプリチャージされている。センスアンプ121のNMOSトランジスタの共通ソース電源線NCSを駆動するトランジスタとしてゲート入力がRSAENT信号で、ソース電源をVSSSA電源線とするトランジスタ16が接続されている。センスアンプ121のPMOSトランジスタの共通ソース電源線PCSにはゲート入力がRSAEP1T信号で、ソース電源をVARY電源線とするトランジスタ18と、ゲート入力がオーバードライブ制御信号RSAEP2T信号で、ソース電源をVOD電源線とするトランジスタ17が接続されている。VARY電源線にはメモリセルMCの“H”側の最終書き込み電位であるVARY電位（アレイ電位）を発生させる回路15が接続されている。オーバードライブ電圧VODを供給するVOD電源線と外部電源であるVDDSA電源線の間には抵抗値Ｒの抵抗（抵抗素子）21が挿入され、また、VOD電源線とVSSSA電源線の間には容量CのVOD電源容量22が配置されいている。なお、このVOD電源容量22は寄生容量によるものではなく個別の容量素子として形成されている。
【００２８】
［実施形態の動作の説明］
次に、図３を用いて、本発明のオーバードライブ方式の動作について説明する。図３は図２に示すセンスアンプ回路12の制御回路を簡略的に示した模式図である。本発明の特徴となる構成でない回路部分については図３では省略してある。ソース電源線PCSに接続しているセンスアンプ121、121、…（図３では省略）を介して充電される容量35をCdとすると、図２を参照して、
【００２９】
【数４】
0005688870.tif 000005
【００３０】
の関係が成り立つ。オーバードライブ制御信号RSAE2PTが“H”になるとNMOSトランジスタ17がオンしVOD電源線から電流i2が流れて容量Cdを充電する。抵抗21とVOD電源容量22の接続点である接点Aに対してキルヒホッフの法則を適用すると、電流i2はVOD電源容量22から放電される電流i1とVDDSA電源線から抵抗21を介して供給される電流i0の和として表されるので、
【００３１】
【数５】
0005688870.tif 000006
【００３２】
の関係が成り立つ。ここでトランジスタ17のオン抵抗に対して抵抗21の抵抗値Rは十分大きく設定する。トランジスタ17がオンした直後はVOD電源容量22からの放電電流i1が支配的であるので上記式は近似的に、
【００３３】
【数６】
0005688870.tif 000007
【００３４】
としてよい。すなわちトランジスタ17がオンした直後は容量35と容量22の容量結合と考えてよい。容量結合後のPCS電源線の電位をVaとすると電荷保存の法則から、
【００３５】
【数７】
0005688870.tif 000008
【００３６】
が成り立つ。この後、容量35とVOD電源容量22はVDDSA電源よって抵抗21を介して充電されることになる。
【００３７】
図４を用いてトランジスタ17がオンした直後である容量結合後の動作について説明する。図４は図３に示す容量35とVOD電源容量22が容量結合した後の状態を示した等価回路である。２つの容量は抵抗値Rの抵抗を介して充電される。共通ソース電源線PCSの初期電位は上記電荷保存の法則（式（4））よって求めたVaである。ある時間tでの共通ソース電源線PCSの電位をV（t）とするとキルヒホッフの法則から、
【００３８】
【数８】
0005688870.tif 000009
【００３９】
が成り立つ。この微分方程式の解は、
【００４０】
【数９】
0005688870.tif 000010
【００４１】
で与えられる。t=0のとき、V（0）=Vaであるので、
【００４２】
【数１０】
0005688870.tif 000011
【００４３】
であり、最終的に、
【００４４】
【数１１】
0005688870.tif 000012
【００４５】
となる。ta時間後に共通ソース電源線PCSの電位をVARY電位にする場合、
【００４６】
【数１２】
0005688870.tif 000013
【００４７】
の式が成り立つ。VOD電源容量22の容量値Cを小さく、且つVDDSA電源が低い電位の場合にも式（9）を満たすように抵抗値Rと、共通ソース電源線PCSの電位（またはVOD電源線の電位）がVARY電位に到達するまでの時間taを調整することによって適切なオーバードライブが可能となる。図５は以上の動作を波形にして示したものである。
【００４８】
図５は、図２に示す構成において、共通ソース電源線PCSの電位をVARY電位にする際の動作を説明するための波形図である。まず、RSAENT信号を“H”（オン）にしてトランジスタ16をオンし、ビット線BLBをVSSSA電位に保持する。RSAENT信号を“H”にしてからトランジスタ16のオン時間が経過した所定の時刻t0で、VOD電源線を共通ソース電源線PCSに接続するトランジスタ17をオンする（RSAEP2T信号を“H”（オン））。なお、トランジスタ17がオンされる前の状態では、VOD電源容量22（容量値C）がVDDSA電源線の供給電圧まで充電され、抵抗21の電流がゼロとなっている。
【００４９】
トランジスタ17がオンすると、PCS電源線とVOD電源線とが接続され、VOD電源容量22（容量値C）とセンスアンプの充電容量35（容量値Cd）とが結合される。そのため、時刻t0の直後（トランジスタ17のオン時間経過後）に、PCS電源線の電位（＝VOD電源線の電位）は、VOD電源容量22の容量値Cとセンスアンプの充電容量35の容量値Cdの結合容量で決まる電位Vaに上昇（VOD電源線からみると低下）する。この後、容量35（容量値Cd）とVOD電源容量22（容量値C）はVDDSA電源よって抵抗21を介して充電されることになる。そして、PCS電源線の電位（＝VOD電源線の電位）が所望の値（書き込み電位VARY近傍の値）に達する所定の時間taが経過した時点でRSAEP2T信号を“L”（オフ）にすることで、オーバードライブ動作が終了する。
【００５０】
次に、抵抗値Rと容量値Cの具体例について説明する。例えば、Cb=50[fF],Cs=25[fF]、同時活性センスアンプ台数n=8192台とすると式（1）から、
【００５１】
【数１３】
0005688870.tif 000014
【００５２】
の容量を充電しなければならい。VDDSA＝1.5[V]、VARY＝1.0[V]のとき必要なオーバードライブ電源容量（オーバードライブ容量）Cは単純な電荷保存の法則から、
【００５３】
【数１４】
0005688870.tif 000015
【００５４】
が成り立ち、これを解くと、
【００５５】
【数１５】
0005688870.tif 000016
【００５６】
が求めれれる。従来ではこの容量が必要となるが、この容量に対してチップ面積縮小化から例えば60%まで容量の縮小化を考えると、式（4）から、
【００５７】
【数１６】
0005688870.tif 000017
【００５８】
となるので、これを解いて
【００５９】
【数１７】
0005688870.tif 000018
【００６０】
となる。オーバードライブ時間を10nsに設定したいとすると式（9）から、
【００６１】
【数１８】
0005688870.tif 000019
【００６２】
をRについて解くと、
【００６３】
【数１９】
0005688870.tif 000020
【００６４】
が求められる。
【００６５】
本例はオーバードライブ電源容量Cとオーバードライブ時間を設定したときに最適な抵抗値Rを算出した例である。このような抵抗値Rを挿入することによってオーバードライブ電源容量のサイズを小さくでき、チップ面積を小さくすることができる。このような抵抗値はタングステン配線もしくはN+拡散層抵抗を用いれば実現できる。また容量については従来どおりゲート容量を用いれば実現可能である。
【００６６】
少し一般化した場合を考える。VDDSA＝1.5[V]、VARY＝1.0「V]、Cd=614.4[pF]のとき式（4）を式（9）に代入してVaを消して整理すると、
【００６７】
【数２０】
0005688870.tif 000021
【００６８】
となり、これは容量Cに対する関数
【００６９】
【数２１】
0005688870.tif 000022
【００７０】
の交点を表す。このグラフを書いて最適なR、Cを算出することも可能である。
【００７１】
［効果の説明］
第１の効果は、低いオーバードライブ電圧且つ小さいオーバードライブ電源容量でも効果のあるオーバードライブができることにある。その理由はオーバードライブ電源容量Cと外部オーバードライブ用電源VDDSAの２つの電流源によってオーバードライブ動作を実施するためである。特許文献１には容量を用いてオーバードライブをする方法が開示されているが、この方法では容量の電荷のみでオーバードライブを行うため、大きな容量が必要とされる。
【００７２】
第２の効果は、最終書込み電位VARYの低いメモリアレイでも十分な動作マージンを得ることができることにある。書込み電圧の低いメモリセルにおいてはメモリセルからビット線への情報の読み出し電位も小さくなり、センスアンプの感度に対してのマージンが少なくなっている。一方、センスアンプの感度は主としてセンスアンプを構成するトランジスタの２つのPMOSトランジスタ間または２つのNMOSトランジスタ間の電流能力のばらつきによって決まる。このばらつきは一般にNMOSトランジスタよりもPMOSトランジスタの方が大きく、センスアンプがセンス可能な最小差電位（センス限界点）は正しくセンスしようとするNMOSトランジスタと誤センスしようとするPMOSの能力の綱引きで決定される。本発明のオーバードライブ方式では上記で説明したとおり抵抗21を入れることによってオーバードライブ電源容量Cを小さく設計することが可能で、このとき式（4）からセンス初期のPMOSトランジスタの共通ソース電源線PCSの電位を低くすることができる。これはPMOSトランジスタの電流能力を低下させる効果があり、その結果センス限界点が低下するためである。
【００７３】
第３の効果は、オーバードライブ電源容量Cの再充電動作時のセル“L”書き込みノイズを低減できることにある。オーバードライブ電源容量Cはオーバードライブ動作によって蓄積した電荷を放出するため次サイクルで使用するまでに再度充電する必要がある。オーバードライブ電源容量Cの一方の端子はVOD電源線に接続しているが、他方はVSSSA電源線に接続されているのが一般的である。オーバードライブ動作完了後、VOD電源線とPMOSソース電源線PCSを分断するとVOD電源線からビット線容量Cbとメモリセルのキャパシタ容量Csが分離されるためVOD電源線の負荷が軽くなり、VOD電源線の電位がVDDSA電位に復帰する速度が速くなる。このとき、オーバードライブ電源容量Cの対極電位はVDDSA電源線からオーバードライブ電源容量Cを流れる変位電流によって浮き上がってしまう。この浮き上がりによってメモリセルの“L”情報が削られしまうことになる。この浮き上がりはオーバードライブ電源容量を流れる変位電流に比例する。つまり容量値が大きいほど損失が大きくなる。本発明では上記説明のとおりオーバードライブ電源容量Cを小さくすることができるためこの損失を小さく抑えることができることになる。
【００７４】
［発明の他の実施形態］
次に、本発明の第２の実施形態について図面を参照して詳細に説明する。
【００７５】
図６は、本発明の第２の実施形態を示す図である。第１の実施形態においては、VDDSA電源線とVOD電源線間の素子を抵抗素子で構成していたが、本実施形態ではその代わりにゲート入力信号をΦとするトランジスタ素子70で構成している。図６はトランジスタ素子70をPMOSトランジスタとする実施形態としたが、NMOSトランジスタを用いて構成してもよい。なお、図６において、図１に示すものと同一あるいは対応する構成には同一の参照符号を用いている。
【００７６】
本実施形態の構成の場合、トランジスタ70のソース−ドレイン間抵抗が式（９）内の抵抗値Rに相当するものとなる。トランジスタ70を用いた場合、抵抗素子21を用いる場合と比べてソース−ドレイン間抵抗はゲート電圧に従う可変抵抗となるためゲート電圧の調整によって抵抗値の細かい調整が可能となる。またオーバードライブ動作期間後にゲートの電圧Φの電位を上げて抵抗値を大きくすることによってオーバードライブ電源容量Cの再充電時にオーバードライブ電源容量Cを流れる変位電流量を低減させることができる。この効果によってメモリセルMCの“L”データの書き込み損失をいっそう低減することが可能となる。
【００７７】
なお、本発明の実施の形態は上記のものに限定されず、たとえばトランジスタ素子70と抵抗素子21とをともに設けるようにする変更などが適宜可能である。
【００７８】
なお、特許請求の範囲の記載と、実施の形態の構成との対応関係は次のとおりである。
「センスアンプを構成するPチャネルMOSトランジスタのソース端子に接続された第１の電源線」は「PCS電源線」、「センスアンプに対してメモリセルの書き込み電位より高電位のオーバードライブ電圧を供給するための第２の電源線」は「VOD電源線」、「外部の電源に接続された第３の電源線」は「VDDSA電源線」、「第１の電源線と第２の電源線との間を開閉自在に接続する接続手段」は「トランジスタ17」、「第２の電源線に接続された容量素子」は「VOD電源容量22」、「第２の電源線と第３の電源線との間に接続された抵抗素子」は、抵抗（抵抗素子）Rあるいはトランジスタ70にそれぞれ対応している。
【図面の簡単な説明】
【００７９】
【図１】本発明が適用されるDRAMの全体構成を示すブロック図。
【図２】本発明の第１の実施形態を図１のメモリアレイ１に適用した例を示すブロック図。
【図３】図２に示すセンスアンプ回路12の制御回路を簡略的に示した模式図。
【図４】図３に示すセンスアンプ回路12の容量35とVOD電源容量22が容量結合した後の状態を示した等価回路図。
【図５】図２に示す第１の実施の形態の動作波形にして示し波形図。
【図６】本発明の第２の実施形態を図１のメモリアレイ１に適用した例を示すブロック図。
【符号の説明】
【００８０】
12  センスアンプ回路
16  トランジスタ
17  トランジスタ
21  抵抗（抵抗素子）
22  オーバードライブ電源容量
70  トランジスタ
121  センスアンプ
MC  メモリセル
Cs  容量
【図１】
0005688870.tif 000024
【図２】
0005688870.tif 000025
【図３】
0005688870.tif 000026
【図４】
0005688870.tif 000027
【図５】
0005688870.tif 000028
【図６】
0005688870.tif 000029