(57)【特許請求の範囲】
【請求項１】
基板の一方の面にイオン注入によりアモルファス半導体層を形成する工程と、
前記基板の他方の面に化合物半導体層を形成する際の加熱処理により、前記アモルファス半導体層を結晶化させる工程と、
を備え、
前記アモルファス半導体層は、アモルファスＳｉＣ層及びアモルファスＳｉＧｅ層であり、前記アモルファスＳｉＣ層は、前記アモルファスＳｉＧｅ層よりも前記基板の内部に形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
化合物半導体デバイスについて、高い飽和電子速度や広いバンドギャップなどの特徴を利用して、高耐圧・高出力デバイスとしての開発が活発に行われている。化合物半導体デバイスについては、電界効果トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ）についての報告が数多くなされている。ＨＥＭＴについては、例えば、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ  ＨＥＭＴが知られている。ＡｌＧａＮ／ＧａＮ
ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因したひずみがＡｌＧａＮに生じる。これにより発生したピエゾ分極により、高濃度の二次元電子ガスが得られるため、ＡｌＧａＮ／ＧａＮ  ＨＥＭＴについては、高出力デバイスが実現できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０５−３６６９９号公報
【特許文献２】特開平１０−２８７４９７号公報
【特許文献３】特開２００８−２１８４７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
基板に化合物半導体を結晶成長する際、結晶成長が所定の温度以上で行われると、基板と化合物半導体との熱膨張係数差に起因して、基板に反りが発生するという問題がある。本件は、基板に化合物半導体を結晶成長する際の基板の反りを抑制する技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本件の一観点による半導体装置の製造方法は、基板の一方の面にアモルファス半導体層を形成する工程と、基板の他方の面に化合物半導体層を形成する際の加熱処理により、アモルファス半導体層を結晶化させる工程と、を備える。
【発明の効果】
【０００６】
本件によれば、基板に化合物半導体を結晶成長する際の基板の反りを抑制することができる。
【図面の簡単な説明】
【０００７】
【図１】実施例１に係る半導体装置の製造工程図（その１）である。
【図２】実施例１に係る半導体装置の製造工程図（その２）である。
【図３】実施例１に係る半導体装置の製造工程図（その３）である。
【図４】実施例１に係る半導体装置の製造工程図（その４）である。
【図５】実施例１に係る半導体装置の製造工程図（その５）である。
【図６】実施例１の変形例に係る半導体装置の製造工程図である。
【図７】実施例２に係る半導体装置の製造工程図（その１）である。
【図８】実施例２に係る半導体装置の製造工程図（その２）である。
【図９】実施例２に係る半導体装置の製造工程図（その３）である。
【図１０】実施例２に係る半導体装置の製造工程図（その４）である。
【図１１】実施例２に係る半導体装置の製造工程図（その５）である。
【図１２】実施例２に係る半導体装置の製造工程図（その６）である。
【図１３】実施例２に係る半導体装置の製造工程図（その７）である。
【図１４】実施例２に係る半導体装置の製造工程図（その８）である。
【図１５】実施例２に係る半導体装置の製造工程図（その９）である。
【図１６】実施例２に係る半導体装置の製造工程図（その１０）である。
【図１７】実施例２の変形例に係る半導体装置の製造工程図である。
【図１８】実施例２の変形例に係る半導体装置の製造工程図である。
【図１９】本実施形態に係る半導体装置を利用した電源装置を示す図である。
【図２０】本実施形態に係る半導体装置を利用した高出力増幅器を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、発明を実施するための形態（以下、実施形態という）に係る半導体装置の製造方法について実施例を挙げて説明する。以下の実施例の構成は例示であり、本実施形態は実施例の構成に限定されない。
【実施例１】
【０００９】
実施例１に係る半導体装置及びその製造方法について説明する。実施例１においては、ＭＥＳ−ＦＥＴ(Metal Semiconductor Field Effect Transistor)構造のＨＥＭＴ（High Electron Mobility Transistor）である半導体装置を例として説明する。
【００１０】
まず、イオン注入により、半導体基板１の裏面にＣ（炭素）を導入し、図１に示すように、半導体基板１の裏面にα−ＳｉＣ（アモルファス炭化ケイ素）層２を形成する。
【００１１】
半導体基板１は、例えば、Ｓｉ（シリコン）基板である。Ｃ（炭素）のイオン注入は、例えば、ドーズ量約１．０×１０18／ｃｍ2、注入電圧約１５０ｋｅＶ、室温の条件で行
われる。Ｃ（炭素）のイオン注入は、室温で行われるため、半導体基板１の裏面にアモルファス状態のＳｉＣが形成される。半導体基板１の裏面に形成されたＳｉＣはアモルファス状態であるため、応力はほとんど生じないので、半導体基板１に反りが発生しない。半導体体基板１に反りがなく、半導体基板１が略平板である場合、半導体基板１を加熱しても、半導体基板１の温度分布を均一にすることができる。
【００１２】
次に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＭＢ
Ｅ（Molecular Beam Epitaxy）法によって、半導体基板１の表面に化合物半導体を結晶成長することにより、図２に示すように、半導体基板１の表面に化合物半導体層３を形成する。
【００１３】
化合物半導体層３は、電子走行層１０、スペーサ層１１、電子供給層１２及びキャップ層１３を有する。電子走行層１０は、例えば、ｉ−ＧａＮ等である。スペーサ層１１は、例えば、ｉ−ＡｌＧａＮやｉ−ＩｎＡｌＮ等である。電子供給層１２は、例えば、ｎ−ＡｌＧａＮやｎ−ＩｎＡｌＮ等である。キャップ層１３は、例えば、ｎ−ＧａＮ等である。ただし、これに限定されず、化合物半導体層３は、同様の機能を生じる半導体構造であってもよく、例えば、酸化亜鉛（ＺｎＯ）等のII−VI族化合物半導体により化合物半導体層３を形成してもよい。
【００１４】
半導体基板１の表面に化合物半導体層３を形成する方法の一例を以下で説明する。まず、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、半導体基板１の表面に、例えば、ｉ−ＧａＮを結晶成長することにより、半導体基板１の表面に約２μｍの膜厚の電子走行層１０を形成する。例えば、Ｇａ（ガリウム）原料として（ＣＨ3）3Ｇａ、Ｎ（窒素）原料としてＮＨ3を用いる。ここでは、ｉ−ＧａＮの結晶成長時の圧力を常圧とし、成長温度を１０
００℃以上１１００℃以下としている。ｉ−ＧａＮは、意図的に不純物のドーピングを行
っていないＧａＮである。
【００１５】
次に、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子走行層１０の上に、例えば、ｉ−ＡｌＧａＮを結晶成長することにより、電子走行層１０の上に約５ｎｍの膜厚のスペーサ層１１を形成する。例えば、Ａｌ（アルミニウム）原料として（ＣＨ3）3Ａｌ、Ｇａ（ガリウム）原料として（ＣＨ3）3Ｇａ、Ｎ（窒素）原料としてＮＨ3を用いる。ここでは
、ｉ−ＡｌＧａＮの結晶成長時の圧力を常圧とし、成長温度を１０００℃以上１１００℃以下としている。ｉ−ＡｌＧａＮは、意図的に不純物のドーピングを行っていないＡｌＧａＮである。
【００１６】
次に、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、スペーサ層１１の上に、例えば、ｎ−ＡｌＧａＮを結晶成長することにより、スペーサ層１１の上に約３０ｎｍの電子供給層１２を形成する。例えば、Ａｌ（アルミニウム）原料として（ＣＨ3）3Ａｌ、Ｇａ（ガリウム）原料として（ＣＨ3）3Ｇａ、Ｎ（窒素）原料としてＮＨ3を用いる。ｎ−ＡｌＧａ
Ｎの結晶成長時の圧力を常圧とし、成長温度を約１０００℃以上１１００℃以下としている。ｎ−ＡｌＧａＮは、ｎ型の不純物のドーピングを行っているＡｌＧａＮである。例えば、ｎ型の不純物としてＳｉ（ケイ素）を用い、不純物濃度は１×１０18／ｃｍ3以上１
×１０20／ｃｍ3以下である。
【００１７】
電子供給層１２に含まれるｎ型の不純物の電子走行層１０への拡散は、スペーサ層１１によって防止される。電子走行層１０中のキャリアが不純物によって散乱されるのを抑制することができ、キャリアの移動度を高めることによるデバイスの高出力化を図ることができる。ただし、電子走行層１０中のキャリアの散乱が問題にならない場合には、スペーサ層１１の形成を省略して、電子走行層１０の上に電子供給層１２を直接形成してもよい。
【００１８】
次に、例えば、ＭＯＣＶＤ法又はＭＢＥ法により、電子供給層１２の上に、例えば、ｎ−ＧａＮを結晶成長することにより、電子供給層１２の上に約１０ｎｍのキャップ層１３を形成する。例えば、Ｇａ（ガリウム）原料として（ＣＨ3）3Ｇａ、Ｎ（窒素）原料としてＮＨ3を用いる。ｎ−ＧａＮの結晶成長時の圧力を常圧とし、成長温度を約１０００℃
以上１１００℃以下としている。ｎ−ＧａＮは、ｎ型の不純物のドーピングを行っているＧａＮである。例えば、ｎ型の不純物としてＳｉ（ケイ素）を用い、不純物濃度は１×１０18／ｃｍ3以上１×１０20／ｃｍ3以下である。
【００１９】
半導体基板１の表面に、電子走行層１０、スペーサ層１１、電子供給層１２及びキャップ層１３を形成することで、半導体基板１の表面に化合物半導体層３が形成される。一般的に、アモルファスＳｉＣを１０００℃以上に加熱することにより、アモルファスＳｉＣの再結晶化が行われる。上述のように、半導体基板１の表面に化合物半導体層３を形成する際に、半導体基板１は１０００℃以上の温度になる。そのため、半導体基板１の裏面に形成されたα−ＳｉＣ層２が、化合物半導体層３の形成時に結晶化する。半導体基板１の裏面に形成されたα−ＳｉＣ層２が結晶化することにより、図３に示すように、半導体基板１の裏面に結晶ＳｉＣ層２０が形成される。すなわち、半導体基板１の表面に化合物半導体層３を形成する際の加熱処理により、半導体基板１の裏面に形成されたα−ＳｉＣ層２を結晶化させて、半導体基板１の裏面に結晶ＳｉＣ層２０を形成する。結晶ＳｉＣ層２０は、単結晶ＳｉＣであってもよいし、多結晶ＳｉＣであってもよい。なお、実施例１では、例えば、約０．７μｍの膜厚の結晶ＳｉＣ層２０が形成される。
【００２０】
Ｓｉ（ケイ素）の熱膨張係数は、２．６×１０-6／Ｋである。結晶ＳｉＣ層２０の大部分は３Ｃ−ＳｉＣであり、３Ｃ−ＳｉＣの熱膨張係数は、３．８×１０-6／Ｋである。例えば、半導体基板１がＳｉ基板の場合、結晶ＳｉＣ層２０の熱膨張係数は、半導体基板１
の熱膨張係数よりも大きい。ＧａＮのａ軸の熱膨張係数は、５．６×１０-6／Ｋであり、ＡｌＮのａ軸の熱膨張係数は、４．２×１０-6／Ｋである。ＡｌＧａＮのａ軸の熱膨張係数は、Ａｌ（アルミニウム）の比率により、４．２×１０-6〜５．６×１０-6／Ｋの間で変動する。例えば、半導体基板１がＳｉ基板であり、化合物半導体層３が、ＧａＮ、ＡｌＮ及びＡｌＧａＮを含む場合、化合物半導体層３の熱膨張係数は、半導体基板１の熱膨張係数よりも大きい。
【００２１】
化合物半導体層３の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３に応力が生じる。また、結晶ＳｉＣ層２０の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、結晶ＳｉＣ層２０に応力が生じる。したがって、化合物半導体層３の応力と同じ方向の応力が、結晶ＳｉＣ層２０に生じるため、半導体基板１に化合物半導体層３を形成する際に発生する半導体基板１の反りが抑制される。そして、化合物半導体層３の応力と、結晶ＳｉＣ層２０の応力とが釣り合うことにより、半導体基板１が略平板の状態となる。
【００２２】
化合物半導体層３及び結晶ＳｉＣ層２０のそれぞれについて、ヤング率×熱膨張係数×膜厚により算出される値が、略等しくなる場合、化合物半導体層３の応力と結晶ＳｉＣ層２０との応力とが釣り合う。ここで、化合物半導体層３についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ａとし、結晶ＳｉＣ層２０についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ｂとする。算出値Ａと算出値Ｂとの差の絶対値が所定値α以下の場合、算出値Ａと算出値Ｂとが略等しくなるとしてもよい。所定値αは、実験又はシミュレーションにより求めてもよい。
【００２３】
半導体基板１の表面に化合物半導体層３を形成する際の半導体基板１に対する加熱によって、半導体基板１の裏面に形成されたα−ＳｉＣ層２が結晶化して、半導体基板１の裏面に結晶ＳｉＣ層２０が形成される。したがって、化合物半導体層３の応力と、結晶ＳｉＣ層２０の応力とがほぼ同時に発生するため、半導体基板１の表面に化合物半導体層３を形成する前後で、半導体基板１の反りの発生を抑制することができる。
【００２４】
半導体基板１の裏面に結晶ＳｉＣ層２０を形成せずに、半導体基板１の表面に化合物半導体層３を形成すると、半導体基板１の熱膨張係数と、化合物半導体層３の熱膨張係数とが近似していない場合、半導体基板１に大きい反りが発生する。すなわち、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、化合物半導体層３に応力が生じる。化合物半導体層３に応力が生じることにより、半導体基板１に大きな反りが発生する。
【００２５】
半導体装置の製造方法の説明に戻る。開口部を有するレジストパターンを化合物半導体層３の上に形成し、レジストパターンの開口部に、例えば、Ｔｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。そして、レジストパターンをリフトオフすることにより、図４に示すように、ソース電極３０及びドレイン電極３１を化合物半導体層３の上に形成する。その後、窒素雰囲気中にて約６００℃で熱処理を行い、オーミックコンタクトを確立する。
【００２６】
次に、例えば、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法により
、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。パッシベーション膜３２は、例えば、ＳｉＮ膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲ
ート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に、例えば、Ｎｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図５に示すように、ゲート電極３３を化合物半導体層３の上に形成する。その後、必要に応じて、配線（図示せず）等を形成する。
【００２７】
実施例１では、ノーマリオン（デプレッションモード）の半導体装置の製造方法を示した。しかし、本実施形態はこれに限定されず、実施例１に係る半導体装置の製造方法を、ノーマリオフ（エンハンスドモード）の半導体装置の製造方法に適用してもよい。実施例１に係る半導体装置の製造方法を、ノーマリオフの半導体装置の製造方法に適用する場合、以下に示すように、実施例１を変形するようにすればよい。
【００２８】
例えば、図４に示した工程を行った後、例えば、ＰＥＣＶＤ法により、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲート電極形成用の開口部を形成するとともに、電子供給層１２及びキャップ層１３にリセスを形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に、例えば、Ｎｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図６に示すように、電子供給層１２及びキャップ層１３に形成されたリセスにゲート電極３３を形成する。その後、必要に応じて、配線（図示せず）等を形成する。
【実施例２】
【００２９】
実施例２に係る半導体装置及びその製造方法について説明する。なお、実施例１と同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。
【００３０】
まず、例えば、イオン注入により、半導体基板１の裏面に、Ｇｅ（ゲルマニウム）を導入し、図７に示すように、半導体基板１の裏面にα−ＳｉＧｅ（アモルファスシリコンゲルマニウム）層４０を形成する。Ｇｅ（ゲルマニウム）のイオン注入は、例えば、ドーズ量約１．０×１０18／ｃｍ2、注入電圧約８０ｋｅＶ、室温の条件で行われる。Ｇｅ（ゲ
ルマニウム）のイオン注入は、室温で行われるため、半導体基板１の裏面にアモルファス状態のＳｉＧｅが形成される。半導体基板１の裏面に形成されたＳｉＧｅはアモルファス状態であるため、応力はほとんど生じないので、半導体基板１に反りが発生しない。半導体体基板１に反りがなく、半導体基板１が略平板である場合、半導体基板１を加熱しても、半導体基板１の温度分布を均一にすることができる。
【００３１】
次に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法又はＭＢ
Ｅ（Molecular Beam Epitaxy）法によって、半導体基板１の表面に化合物半導体を結晶成長することにより、図８に示すように、半導体基板１の表面に化合物半導体層３を形成する。
【００３２】
半導体基板１の表面に形成される化合物半導体層３、及び、半導体基板１の表面に化合物半導体層３を形成する方法については、実施例１と同様であるのでその説明を省略する。なお、実施例１と同様に、スペーサ層１１の形成を省略して、電子走行層１０の上に電子供給層１２を直接形成してもよい。
【００３３】
一般的に、アモルファスＳｉＧｅを８００℃以上に加熱することにより、アモルファスＳｉＧｅの再結晶化が行われる。上述のように、半導体基板１の表面に化合物半導体層３を形成する際に、半導体基板１は１０００℃以上の温度になる。そのため、半導体基板１の裏面に形成されたα−ＳｉＧｅ層４０が、化合物半導体層３の形成時に結晶化する。半
導体基板１の裏面に形成されたα−ＳｉＧｅ層４０が結晶化することにより、図９に示すように、半導体基板１の裏面に結晶ＳｉＧｅ層５０が形成される。すなわち、半導体基板１の表面に化合物半導体層３を形成する際の加熱処理により、半導体基板１の裏面に形成されたα−ＳｉＧｅ層４０を結晶化させて、半導体基板１の裏面に結晶ＳｉＧｅ層５０を形成する。結晶ＳｉＧｅ層５０は、単結晶ＳｉＧｅであってよいし、多結晶ＳｉＧｅであってもよい。
【００３４】
Ｓｉ（ケイ素）の熱膨張係数は、２．６×１０-6／Ｋである。結晶ＳｉＧｅ層５０の熱膨張係数は、約４．４×１０-6／Ｋである。例えば、半導体基板１がＳｉ基板の場合、結晶ＳｉＧｅ層５０の熱膨張係数は、半導体基板１の熱膨張係数よりも大きい。ＧａＮのａ軸の熱膨張係数は、５．６×１０-6／Ｋであり、ＡｌＮのａ軸の熱膨張係数は、４．２×１０-6／Ｋである。ＡｌＧａＮのａ軸の熱膨張係数は、Ａｌ（アルミニウム）の比率により、４．２×１０-6〜５．６×１０-6／Ｋの間で変動する。例えば、半導体基板１がＳｉ基板であり、化合物半導体層３が、ＧａＮ、ＡｌＮ及びＡｌＧａＮを含む場合、化合物半導体層３の熱膨張係数は、半導体基板１の熱膨張係数よりも大きい。
【００３５】
化合物半導体層３の熱膨張係数が、半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３に応力が生じる。結晶ＳｉＧｅ層５０の熱膨張係数が、半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、結晶ＳｉＧｅ層５０に応力が生じる。したがって、化合物半導体層３の応力と同じ方向の応力が、結晶ＳｉＧｅ層５０に生じるため、半導体基板１に化合物半導体層３を形成する際に発生する半導体基板１の反りが抑制される。そして、化合物半導体層３の応力と、結晶ＳｉＧｅ層５０の応力とが釣り合うことにより、半導体基板１が略平板の状態となる。
【００３６】
なお、化合物半導体層３及び結晶ＳｉＧｅ層５０のそれぞれについて、ヤング率×熱膨張係数×膜厚により算出される値が、略等しくなる場合、化合物半導体層３の応力と結晶ＳｉＧｅ層５０の応力とが釣り合う。ここで、化合物半導体層３についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ａとし、結晶ＳｉＧｅ層５０についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ｃとする。算出値Ａと算出値Ｃとの差の絶対値が所定値β以下の場合、算出値Ａと算出値Ｃとが略等しくなるとしてもよい。所定値βは、実験又はシミュレーションにより求めてもよい。
【００３７】
半導体基板１の表面に化合物半導体層３を形成する際の半導体基板１に対する加熱によって、半導体基板１の裏面に形成されたα−ＳｉＧｅ層４０が結晶化して、半導体基板１の裏面に結晶ＳｉＧｅ層５０が形成される。したがって、化合物半導体層３の応力と、結晶ＳｉＧｅ層５０の応力とがほぼ同時に発生するため、半導体基板１の表面に化合物半導体層３を形成する前後で、半導体基板１の反りの発生を抑制することができる。
【００３８】
半導体基板１の裏面に結晶ＳｉＧｅ層５０を形成せずに、半導体基板１の表面に化合物半導体層３を形成すると、半導体基板１の熱膨張係数と、化合物半導体層３の熱膨張係数とが近似していない場合、半導体基板１に大きい反りが発生する。すなわち、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、化合物半導体層３に応力が生じる。化合物半導体層３に応力が生じることにより、半導体基板１に大きな反りが発生する。
【００３９】
半導体装置の製造方法の説明に戻る。例えば、開口部を有するレジストパターンを化合物半導体層３の上に形成し、レジストパターンの開口部に例えばＴｉ（チタン）及びＡｌ
（アルミニウム）を蒸着法により形成する。そして、レジストパターンをリフトオフすることにより、図１０に示すように、ソース電極３０及びドレイン電極３１を化合物半導体層３の上に形成する。その後、例えば、窒素雰囲気中にて６００℃で熱処理を行い、オーミックコンタクトを確立する。
【００４０】
次に、例えば、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法により
、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。パッシベーション膜３２は、例えば、ＳｉＮ膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に例えばＮｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図１１に示すように、ゲート電極３３を化合物半導体層３の上に形成する。その後、必要に応じて、配線（図示せず）等を形成する。
【００４１】
半導体基板１の裏面にα−ＳｉＣ層２を形成せずに、半導体基板１の裏面にα−ＳｉＧｅ層４０のみを形成する場合、半導体基板１の表面に窒化物半導体層３を形成する前に半導体基板１の裏面に結晶ＳｉＧｅ層５０が形成される場合がある。半導体基板１の表面に窒化物半導体層３を形成する前に半導体基板１の裏面に結晶ＳｉＧｅ層５０が形成される場合、半導体基板１に反りが発生する可能性がある。実施例２に係る半導体装置及びその製造方法においては、半導体基板１と結晶ＳｉＧｅ層５０との間に、結晶ＳｉＣ層２０を設けることが好ましい。以下では、半導体基板１と結晶ＳｉＧｅ層５０との間に、結晶ＳｉＣ層２０を設ける例について、図１２から図１６を参照して説明する。
【００４２】
まず、例えば、イオン注入により、半導体基板１の裏面に、例えば、Ｃ（炭素）を導入し、半導体基板１の裏面にα−ＳｉＣ層２を形成する。次に、例えば、イオン注入により、半導体基板１の裏面に、例えば、Ｇｅ（ゲルマニウム）を導入し、図１２に示すように、半導体基板１の裏面にα−ＳｉＧｅ（アモルファスシリコンゲルマニウム）層４０を形成する。ここでは、Ｃ（炭素）のイオン注入を先に行い、Ｇｅ（ゲルマニウム）のイオン注入を後に行っている。ただし、Ｇｅ（ゲルマニウム）のイオン注入を先に行い、Ｃ（炭素）のイオン注入を後に行ってもよい。
【００４３】
Ｃ（炭素）のイオン注入は、例えば、ドーズ量約１．０×１０18／ｃｍ2、注入電圧約
１５０ｋｅＶ、室温の条件で行われる。Ｃ（炭素）のイオン注入は、室温で行われるため、半導体基板１の裏面にアモルファス状態のＳｉＣが形成される。Ｇｅ（ゲルマニウム）のイオン注入は、例えば、ドーズ量約１．０×１０18／ｃｍ2、注入電圧約８０ｋｅＶ、
室温の条件で行われる。Ｇｅ（ゲルマニウム）のイオン注入は、室温で行われるため、半導体基板１の裏面にアモルファス状態のＳｉＧｅが形成される。半導体基板１の裏面に形成されたＳｉＣ及びＳｉＧｅはアモルファス状態であるため、応力はほとんど生じないので、半導体基板１に反りが発生しない。半導体体基板１に反りがなく、半導体基板１が略平板である場合、半導体基板１を加熱しても、半導体基板１の温度分布を均一にすることができる。
【００４４】
Ｃ（炭素）のイオン注入の際の注入電圧が、Ｇｅ（ゲルマニウム）のイオン注入の際の注入電圧よりも大きいため、図１２に示すように、α−ＳｉＣ層２は、α−ＳｉＧｅ層４０よりも半導体基板１の内部に形成される。α−ＳｉＣ層２によって、α−ＳｉＧｅ層４０に含まれるＧｅ（ゲルマニウム）の半導体基板１への拡散を抑止することができる。
【００４５】
次に、例えば、ＭＯＣＶＤ法又はＭＢＥ法によって、半導体基板１の表面に窒化物半導体を結晶成長することにより、図１３に示すように、半導体基板１の表面に化合物半導体
層３を形成する。
【００４６】
半導体基板１の表面に形成される化合物半導体層３、及び、半導体基板１の表面に化合物半導体層３を形成する方法については、実施例１と同様であるのでその説明を省略する。なお、実施例１と同様に、スペーサ層１１の形成を省略して、電子走行層１０の上に電子供給層１２を直接形成してもよい。
【００４７】
半導体基板１の表面に化合物半導体層３を形成する際に、半導体基板１は１０００℃以上になる。そのため、半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０は結晶化する。
【００４８】
上述のように、アモルファスＳｉＣを１０００℃以上に加熱することにより、アモルファスＳｉＣの再結晶化が行われ、アモルファスＳｉＧｅを８００℃以上に加熱することにより、アモルファスＳｉＧｅの再結晶化が行われる。半導体基板１の表面に化合物半導体層３を形成する際に、半導体基板１は１０００℃以上の温度になる。そのため、半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０が、化合物半導体層３の形成時に結晶化する。半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０が結晶化することにより、図１４に示すように、半導体基板１の裏面に結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０が形成される。すなわち、半導体基板１の表面に化合物半導体層３を形成する際の加熱処理により、半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０を結晶化させて、半導体基板１の裏面に結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０を形成する。結晶ＳｉＣ層２０は、単結晶ＳｉＣであってもよいし、多結晶ＳｉＣであってもよい。また、結晶ＳｉＧｅ層５０は、単結晶ＳｉＧｅであってよいし、多結晶ＳｉＧｅであってもよい。なお、実施例２では、例えば、約０．７μｍの膜厚の結晶ＳｉＣ層２０が形成され、例えば、約０．１μｍの膜厚の結晶ＳｉＧｅ層が形成される。
【００４９】
α−ＳｉＧｅ層４０は、α−ＳｉＣ層２よりも結晶化温度が低い。しかし、α−ＳｉＧｅ層４０は、半導体基板１と直接接していないため、半導体基板１と直接接しているα−ＳｉＣ層２が結晶化するまでは、α−ＳｉＧｅ層４０は結晶化しない。α−ＳｉＣ層２及びα−ＳｉＧｅ層４０を結晶化させる場合、下地となる結晶の結晶面上に結晶方位を揃えることにより、新しい結晶層を積み重ねて結晶化が行われる。つまり、α−ＳｉＣ層２は、半導体基板１を下地として結晶化が行われ、α−ＳｉＧｅ層４０は、結晶ＳｉＣ層２０を下地として結晶化が行われる。そのため、α−ＳｉＣ層２が先に結晶化し、続いて、α−ＳｉＧｅ層４０が結晶化する。したがって、α−ＳｉＧｅ層４０の結晶化温度が１０００℃未満であっても、半導体基板１に表面に化合物半導体層３を形成する際の温度（例えば、約１０００℃以上１１００℃以下の温度）で、半導体基板１の裏面に結晶ＳｉＧｅ層５０を形成することができる。
【００５０】
化合物半導体層３の熱膨張係数が、半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、化合物半導体層３に応力が生じる。結晶ＳｉＣ層２０の熱膨張係数が半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、結晶ＳｉＣ層２０に応力が生じる。結晶ＳｉＧｅ層５０の熱膨張係数が、半導体基板１の熱膨張係数よりも大きい場合、半導体基板１に化合物半導体を１０００℃以上の温度で結晶成長させた後、半導体基板１を室温まで降温させたとき、結晶ＳｉＧｅ層５０に応力が生じる。したがって、化合物半導体層３の応力と同じ方向の応力が、結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０に生じるため、半導体基板１に化合物半導体層３を形成する際に発生する半導体基板１の反りが抑制される。そして、化合物半導体層３の応力と、結晶ＳｉＣ層２０
及び結晶ＳｉＧｅ層５０の合計応力とが釣り合うことにより、半導体基板１が略平板の状態となる。
【００５１】
上述のように、化合物半導体層３についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ａとする。結晶ＳｉＣ層２０についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ｂとする。結晶ＳｉＧｅ層５０についてのヤング率×熱膨張係数×膜厚により算出される値を算出値Ｃとする。算出値Ａと、算出値Ｂ及び算出値Ｃの合計値とが、略等しくなる場合、化合物半導体層３の応力と、結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０の合計応力とが釣り合う。算出値Ａと、算出値Ｂ及び算出値Ｃの合計値との差の絶対値が所定値γ以下の場合、算出値Ａと、算出値Ｂ及び算出値Ｃの合計値とが、略等しくなるとしてもよい。所定値γは、実験又はシミュレーションにより求めてもよい。
【００５２】
半導体基板１の表面に化合物半導体層３を形成する際の半導体基板１に対する加熱によって、半導体基板１の裏面に形成されたα−ＳｉＣ層２及びα−ＳｉＧｅ層４０が結晶化して、半導体基板１の裏面に結晶ＳｉＣ層２０及び結晶ＳｉＧｅ層５０が形成される。したがって、化合物半導体層３の応力と、結晶ＳｉＣ層２０の応力及び結晶ＳｉＧｅ層５０の応力とがほぼ同時に発生するため、半導体基板１の表面に化合物半導体層３を形成する前後で、半導体基板１の反りの発生を抑制することができる。
【００５３】
半導体装置の製造方法の説明に戻る。例えば、開口部を有するレジストパターンを化合物半導体層３の上に形成し、レジストパターンの開口部に例えばＴｉ（チタン）及びＡｌ（アルミニウム）を蒸着法により形成する。そして、レジストパターンをリフトオフすることにより、図１５に示すように、ソース電極３０及びドレイン電極３１を化合物半導体層３の上に形成する。その後、例えば、窒素雰囲気中にて６００℃で熱処理を行い、オーミックコンタクトを確立する。
【００５４】
次に、例えば、ＰＥＣＶＤ（plasma-enhanced chemical vapor deposition）法により
、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。パッシベーション膜３２は、例えば、ＳｉＮ膜である。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲート電極形成用の開口部を形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に例えばＮｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図１６に示すように、ゲート電極３３を化合物半導体層３の上に形成する。その後、必要に応じて、配線（図示せず）等を形成する。
【００５５】
実施例２では、ノーマリオン（デプレッションモード）の半導体装置の製造方法を示した。しかし、本実施形態はこれに限定されず、実施例２に係る半導体装置の製造方法を、ノーマリオフ（エンハンスドモード）の半導体装置の製造方法に適用してもよい。実施例２に係る半導体装置の製造方法を、ノーマリオフの半導体装置の製造方法に適用する場合、以下に示すように、実施例２を変形するようにすればよい。
【００５６】
例えば、図１０又は図１５に示した工程を行った後、例えば、ＰＥＣＶＤ法により、化合物半導体層３、ソース電極３０及びドレイン電極３１を覆うように、パッシベーション膜３２を形成する。そして、例えば、フォトリソグラフィ及び異方性エッチングにより、パッシベーション膜３２にゲート電極形成用の開口部を形成するとともに、電子供給層１２及びキャップ層１３にリセスを形成する。次いで、例えば、開口部を有するレジストパターンをパッシベーション膜３２の上に形成し、レジストパターンの開口部に、例えば、Ｎｉ（ニッケル）及びＡｕ（金）を蒸着法により形成する。次に、レジストパターンをリフトオフすることにより、図１７又は図１８に示すように、電子供給層１２及びキャップ
層１３に形成されたリセスにゲート電極３３を形成する。その後、必要に応じて、配線（図示せず）等を形成する。
【００５７】
本実施形態に係る半導体装置を利用した電源装置６０を図１９に示す。図１９に示す電源装置は、高圧の一次側回路６１、低圧の二次側回路６２及び一次側回路６１と二次側回路６２との間に配設されるトランス６３を備えている。一次測回路６１は、交流電源６４、いわゆるブリッジ整流回路６５、複数（図１９に示す例では４つ）のスイッチング素子６６及び一つのスイッチング素子６７等を備えている。二次側回路６２は、複数（図１９に示す例では３つ）のスイッチング素子６８を備えている。図１９に示す例では、本実施形態に係る半導体装置を、一次側回路６１のスイッチング素子６６及び６７として用いている。なお、一次側回路６１のスイッチング素子６６及び６７としての半導体装置は、ノーマリオフの半導体装置であることが好ましい。また、図１９に示す例では、シリコンを用いた通常のMetal Insulator Semiconductor Field Effect Transistor（MISFET）を、
二次側回路のスイッチング素子６８として用いている。
【００５８】
本実施形態に係る半導体装置を利用した高周波増幅器７０を図２０に示す。本実施形態に係る半導体装置を利用した高周波増幅器７０を、例えば、携帯電話の基地局用パワーアンプに適用してもよい。図２０に示す高周波増幅器７０は、ディジタル・プレディストーション回路７１、ミキサー７２、パワーアンプ７３及び方向性結合器７４を備えている。ディジタル・プレディストーション回路７１は、入力信号の非線形歪みを補償する。ミキサー７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ７３は、交流信号とミキシングされた入力信号を増幅する。図２０に示す例では、パワーアンプ７３は、本実施形態に係る半導体装置を有している。方向性結合器７４は、入力信号や出力信号のモニタリング等を行う。なお、図２０に示す回路では、例えば、スイッチの切り替えにより、ミキサー７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路７１に送出することが可能である。
【符号の説明】
【００５９】
１    半導体基板
２    α−ＳｉＣ（アモルファス炭化ケイ素）層
３    化合物半導体層
１０    電子走行層
１１    スペーサ層
１２    電子供給層
１３    キャップ層
２０    結晶ＳｉＣ層
３０    ソース電極
３１    ドレイン電極
３２    パッシベーション膜
３３    ゲート電極
４０    α−ＳｉＧｅ（アモルファスシリコンゲルマニウム）層
５０    結晶ＳｉＧｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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