(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に配置されたフィールド酸化膜と、
前記フィールド酸化膜の上面に配置された導電性多結晶シリコン層と、
前記フィールド酸化膜によって囲まれたアクティブ領域と、
前記アクティブ領域内に設けられた高濃度不純物領域と、
前記導電性多結晶シリコン層および前記高濃度不純物領域の上を覆って設けられた絶縁膜と、
前記導電性多結晶シリコン層の上の前記絶縁膜に設けられた大口径コンタクトホールと、
前記高濃度不純物領域の上の前記絶縁膜に設けられた小口径コンタクトホールと、
前記大口径コンタクトホールの内部の側壁に配置された導電性プラグ材料からなるメタルサイドウォールと、
前記メタルサイドウォールを覆って前記大口径コンタクトホールの内部に設けられた絶縁体のサイドウォールと、
前記絶縁体のサイドウォールを覆って、前記大口径コンタクトホールの内部を充填している抵抗体と、
前記小口径コンタクトホールの内部を埋める前記導電性プラグ材料からなる導電性金属ビアと、
前記抵抗体および前記導電性金属ビアにそれぞれ接続された第一および第二の電極と、からなる半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面に設けられた第一の絶縁膜と、
前記第一の絶縁膜の表面に配置された第一および第二の電極と、
前記第一および第二の電極の上を覆って設けられた第二の絶縁膜と、
前記第一の電極の上の前記第二の絶縁膜に設けられた大口径コンタクトホールと、
前記第二の電極の上の前記第二の絶縁膜に設けられた小口径コンタクトホールと、
前記大口径コンタクトホールの内部の側壁に配置された導電性プラグ材料からなるメタルサイドウォールと、
前記メタルサイドウォールを覆って前記大口径コンタクトホールの内部に設けられた絶縁体のサイドウォールと、
前記絶縁体のサイドウォールを覆って、前記大口径コンタクトホールの内部を充填している抵抗体と、
前記小口径コンタクトホールの内部を埋める前記導電性プラグ材料からなる導電性金属ビアと、
前記抵抗体および前記導電性金属ビアにそれぞれ接続された第３および第４の電極と、からなる半導体装置。
【請求項３】
前記絶縁体がシリコン酸化膜である請求項１または２に記載の半導体装置。
【請求項４】
前記抵抗体の材質がタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタン、多結晶シリコンのいずれかからなることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
半導体基板の表面にアクティブ領域を設けるために、フィールド酸化膜を形成する工程と、
前記アクティブ領域の内部に高濃度不純物領域を設ける工程と、
前記フィールド酸化膜の上面に導電性多結晶シリコン層を形成する工程と、
前記導電性多結晶シリコン層および前記高濃度不純物領域の上を覆う絶縁膜を設ける工程と、
大口径コンタクトホールを前記導電性多結晶シリコン層の上の前記絶縁膜に、小口径コンタクトホールを前記高濃度不純物領域の上の前記絶縁膜に、同時に形成する工程と、
前記小口径コンタクトホールの内部を埋める導電性プラグ材料からなる導電性金属ビアと前記大口径コンタクトホールの内部の側壁に前記導電性プラグ材料からなるメタルサイドウォールを同時に形成する工程と、
前記メタルサイドウォールを覆って、絶縁体のサイドウォールを前記大口径コンタクトホールの内部に設ける工程と、
抵抗体により前記絶縁体のサイドウォールを覆うとともに、前記大口径コンタクトホールの内部を充填する工程と、
前記抵抗体および前記導電性金属ビアにそれぞれ接続された第一および第二の電極を形成する工程と、
からなる半導体装置の製造方法。
【請求項６】
半導体基板の表面に第一の絶縁膜を設ける工程と、
前記第一の絶縁膜の表面に第一および第二の電極を配置する工程と、
前記第一および第二の電極上を覆う第二の絶縁膜を設ける工程と、
大口径コンタクトホールを前記第一の電極の上の前記第二の絶縁膜に、小口径コンタクトホールを前記第二の電極の上の前記第二の絶縁膜に、同時に形成する工程と、
前記小口径コンタクトホールの内部を埋める導電性プラグ材料からなる導電性金属ビアと前記大口径コンタクトホールの内部の側壁に前記導電性プラグ材料からなるメタルサイドウォールを同時に形成する工程と、
前記メタルサイドウォールを覆って、絶縁体のサイドウォールを前記大口径コンタクトホールの内部に設ける工程と、
抵抗体により前記絶縁体のサイドウォールを覆うとともに、前記大口径コンタクトホールの内部を充填する工程と、
前記抵抗体および前記導電性金属ビアにそれぞれ接続された第３および第４の電極を形成する工程と、
からなる半導体装置の製造方法。
【請求項７】
前記抵抗体の材質がタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタン、多結晶シリコンのいずれかからなることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は抵抗体を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の抵抗体には不純物を注入した多結晶シリコンからなる抵抗が使われることが多い。
【０００３】
図１１は、抵抗体を有する半導体装置で図の左方にＭＯＳトランジスタ領域、右方に抵抗体領域を備えている。ＭＯＳトランジスタ領域には、ゲート電極４とソース領域６とドレイン領域７とそれらに結線された電極１６からなるＭＯＳトランジスタが形成されている。また、抵抗体領域には、半導体基板１上のフィールド酸化膜２の上にＢＰＳＧなどの絶縁膜８を敷き、絶縁膜８上に抵抗体１１と多結晶シリコン１５の積層膜が形成されている。そして、抵抗体１１と多結晶シリコン１５の積層膜両端には電極１６が設けられている。  （例えば、特許文献１参照）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−３１２２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、加工ばらつきによる抵抗値の変動を避けるために、一般に抵抗体の半導体装置内に占める面積は大きく、抵抗体領域の縮小による半導体装置の小型化が望まれている
【課題を解決するための手段】
【０００６】
上記課題を解決するために以下の手段を用いた。
まず、抵抗体を有する半導体装置であって、前記抵抗体は上層電極と下層電極によって上下挟まれたコンタクトホール内に形成され、前記抵抗体の両端は前記上層電極および下層電極と電気的に接続されていることを特徴とする半導体装置とした。
【０００７】
また、前記コンタクトホール内壁と前記抵抗体の間には金属のサイドウォールと酸化膜が形成されていることを特徴とする半導体装置とした。
また、前記抵抗体の材質がタングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタン、多結晶シリコンのいずれかからなることを特徴とする半導体装置とした。
【０００８】
また、抵抗体を有する半導体装置の製造方法であって、半導体基板上に下層電極を形成する工程と、前記下層電極上に絶縁膜を形成する工程と、前記絶縁膜内に前記下層電極に達するコンタクトホールを形成する工程と、前記コンタクトホール内に前記抵抗体を前記下層電極に電気的に接触して形成する工程と、前記抵抗体の上部に電気的に接触して上層電極を形成する工程と、を有することを特徴とする半導体装置の製造方法を用いた。
【０００９】
そして、前記コンタクトホール内に前記抵抗体を前記下層電極に接触して形成する工程の前に、前記コンタクトホール内に金属のサイドウォールを形成する工程と、前記性金属のサイドウォールと前記抵抗体の間に酸化膜を形成する工程を追加することを特徴とする半導体装置の製造方法を用いた。
【発明の効果】
【００１０】
上記手段を用いることで、コンタクトホール内に上下に電極を有する縦長の抵抗体を形成することができ、抵抗体の占有面積が小さくなる。延いては半導体装置の小型化に貢献する。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例である抵抗体を有する半導体装置の模式断面図である。
【図２】本発明の実施例である抵抗体を有する半導体装置の製造工程を説明するための図である。
【図３】本発明の実施例である抵抗体を有する半導体装置の図２に続く製造工程を説明するための図である。
【図４】本発明の実施例である抵抗体を有する半導体装置の図３に続く製造工程を説明するための図である。
【図５】本発明の実施例である抵抗体を有する半導体装置の図４に続く製造工程を説明するための図である。
【図６】本発明の実施例である抵抗体を有する半導体装置の図５に続く製造工程を説明するための図である。
【図７】本発明の実施例である抵抗体を有する半導体装置の図６に続く製造工程を説明するための図である。
【図８】本発明の実施例である抵抗体を有する半導体装置の図７に続く製造工程を説明するための図である。
【図９】本発明の実施例である抵抗体を有する半導体装置の図８に続く製造工程を説明するための図である。
【図１０】本発明の実施例である抵抗体を有する半導体装置の図９に続く製造工程を説明するための図である。
【図１１】従来技術の薄膜抵抗の構造を有する半導体装置の模式断面図である。
【発明を実施するための形態】
【００１２】
本発明における抵抗体を有する半導体装置及びその製造方法について図面を用いて説明する。
図１は本発明の実施例である二層の金属配線を有するＮ型ＭＯＳトランジスタおよび抵抗体の模式断面図を表したものである。
【００１３】
Ｐ型の導電性を有する半導体シリコン基板１の表面に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によって形成された、素子分離のためのフィールド酸化膜２が設けられている。フィールド酸化膜２に囲まれた領域は、アクティブ領域であり、表面にはゲート酸化膜３が設けられており、さらにその上にポリシリコンからなるゲート電極４が設けられている。また、フィールド酸化膜２上には、導電性多結晶シリコン層５が設けられている。
【００１４】
ゲート電極４に隣接する半導体基板表面には、Ｎ型の高濃度不純物領域であるソース領域６およびドレイン領域７が設けられている。
【００１５】
上記構造上に第一の絶縁膜８が形成されており、この絶縁膜に設けられたコンタクトホールを通して基板あるいは導電性多結晶シリコン層と接続された、導電性プラグの材料であるタングステン等からなる導電性金属ビア９ａおよびメタルサイドウォール９ｂが設けられている。そして、下層の導電性多結晶シリコン層５の上には本発明の抵抗体１１が設けられている。この抵抗体１１はコンタクトホールの内部に形成されており、コンタクトホールの内壁から中心に向かって、メタルサイドウォール９ｂ、シリコン酸化膜のサイドウォール１０、抵抗体１１の順に構成されている。絶縁体のシリコン酸化膜１０をメタルサイドウォール９ｂと抵抗体１１の間に挟むことで、電流は中心の抵抗部分だけを流れ、抵抗として機能するように構成されている。
【００１６】
抵抗体１１は上下２層構造と成っており、下層の抵抗体１１は導電性多結晶シリコン５と上の第一の電極１２との間に設けられ、上層の抵抗体１１は下の第一の電極１２と上の第二の電極１４との間に設けられている。これは、下層の抵抗体１１は導電性多結晶シリコン５を下部電極、第一の電極１２を上部電極とし、上層の抵抗体１１は第一の電極１２を下部電極、第二の電極１４を上部電極としているとも言える。
【００１７】
なお、図１においては、導電性多結晶シリコン層５を２個の下層の抵抗体１１を接続しているが、抵抗体同士を接続することは必ずしも必要ではなく、各々の抵抗体の下に導電性多結晶シリコン５があればよい。
従来技術では、横長に配置された抵抗体が一般的であるが、本発明においては、抵抗体は縦長の構造となっており、その上下に電極を取る構成となっている。
【００１８】
次に、本発明の実施例である半導体装置の製造工程について、Ｎ型ＭＯＳトランジスタと抵抗体を有する半導体装置を例にして説明する。
【００１９】
まず図２に示すように、例えば濃度は１×１０16ｃｍ-3程度のＰ型導電性の半導体シリコン基板１の表面を選択的に酸化し、膜厚１０００〜５０００Å程度の厚さのフィールド酸化膜２を形成する。次に、膜厚５０〜１０００Å程度のゲート酸化膜３を形成する。
【００２０】
この上にＣＶＤを用いて膜厚２０００〜３０００Å程度のポリシリコンを堆積し、さらに、例えばリンのプリデポジションにより不純物濃度を高濃度にする。ここで、不純物イオンのイオン注入によって高濃度にしても良い。
【００２１】
次にフォトリソグラフィーによりレジストマスクを形成し、ドライエッチングにより不要なポリシリコンを除去して膜厚２０００〜３０００Å程度のゲート電極４及び導電性多結晶シリコン層５を形成する。
【００２２】
その後ゲート電極をマスクとして、ゲート電極に隣接する基板表面に不純物のイオン注入を行い、例えばリンの濃度１×１０20ｃｍ-3程度のＮ型の高濃度ソース領域６とＮ型高濃度ドレイン領域７を形成する。
【００２３】
これらの上に絶縁膜、例えばＢＰＳＧ膜をＣＶＤにより例えば５０００Å堆積し、熱処理によって平坦化を行って絶縁膜８を形成する。この後ＣＭＰを用いて表面を削ることで、さらに平坦化を行う。
【００２４】
次に、図３に示すように、レジストマスクを使用して基板表面及び導電性多結晶シリコン層５に達するコンタクトホールをドライエッチングにより形成する。この際、抵抗を形成する側である導電性多結晶シリコン層上のコンタクトホールは大口径で、基板表面すなわちＭＯＳトランジスタのソース領域やドレイン領域に達するコンタクトホールは、導電性多結晶シリコン層に達するコンタクトホールに比べ小口径であって、例えばそれぞれの口径を７０００Åと４０００Å程度で形成する。
【００２５】
次に、図４に示すように、ＣＶＤを用いて導電性プラグの材料であるタングステン等９を例えば３０００Å程度堆積する。この際、基板表面に達するコンタクトホールは口径が小さいためタングステン等９によって完全に埋り、導電性金属ビア９ａを形成するが、導電性多結晶シリコン層に達するコンタクトホールは径が大きいため、タングステン等９はコンタクトホールの内面に堆積するに留まり、コンタクトホールを完全に充填するに至らない。
【００２６】
続いて、図５に示すように、ドライエッチングを用いてエッチバックを行い、絶縁膜表面及び、導電性多結晶シリコン５上面であるコンタクトホール底部を露出させ、コンタクトホールの内部の側壁にタングステン等９からメタルサイドウォール９ｂを形成する。このとき、メタルサイドウォール９ｂ上部は絶縁膜８表面の高さから、例えば５００Å下がった場所に形成されるようにエッチバックを調整する。メタルサイドウォール９ｂはコンタクトホール壁面に額縁上に形成されるため、コンタクト内部はその分狭くなる。一方、基板表面に達するコンタクトホールはタングステン等９で完全に埋まっている。コンタクトホール内部は導電性材料で埋められた状態で残り、導電性金属ビア９ａを形成する。
【００２７】
次に、図６に示すように、絶縁体であるシリコン酸化膜１０をＣＶＤにより、例えば５００Å程度の膜厚で形成する。
【００２８】
続いて、図７に示すように、ドライエッチングによって絶縁膜表面に形成されたシリコン酸化膜を除去する。この際、導電性多結晶シリコン層のコンタクトホール内ではメタルサイドウォール９ｂ上にシリコン酸化膜１０のサイドウォールが形成される。
【００２９】
そして、図８に示すように、抵抗体として使う物質、例えばタングステンシリサイドをＣＶＤにより堆積して導電性多結晶シリコン層のコンタクトホール内に完全に埋め込む。また、本発明における抵抗体を構成する膜についてはングステンシリサイドに限定されるものではなく、モリブデンシリサイド、クロムシリサイド、チタンシリサイドなどのメタルシリサイドや低不純物濃度とした多結晶シリコンでも良い。また、製法もＣＶＤに限るものではなく、コリメートスパッタ法やロングスロースパッタ法など充填性の良好なスパッタ法を用いることも可能である。
【００３０】
続いて、図９に示すように、ＣＭＰやドライエッチングにより絶縁膜表面に残った抵抗体となる物質を除去し、抵抗体１１がコンタクトホール内にのみ埋め込まれた状態にする。これにより本発明の抵抗体が形成される。
【００３１】
さらに、図１０に示すように、第一の絶縁膜８の上に電極形成用の第一層の金属膜を被着し、抵抗体１１と結線された第一の電極１２やＭＯＳトランジスタのソース領域６やドレイン領域７と結線された第二の電極１２を形成する。これらの電極により抵抗体を回路に接続し用いることが可能となる。なお、図示してはいないが、導電性多結晶シリコン５を小口径のコンタクトホールを介して電極形成用の金属幕と接続することができるので、図１０に示された２個直列に接続された抵抗体は、中点からの引き出し線を有するようにできる。
【００３２】
図１に示された構造を得るには、この後、図示はしていないが、第一および第二の電極１２上に第二の絶縁膜１３を堆積し、平坦化した後、図３から図１０に示した製造工程と同様の工程を繰り返す。即ち、まずＢＰＳＧ膜等からなる第二の絶縁膜１３内に第一あるいは第二の電極１２に達するコンタクトホールを形成する。この時、ＭＯＳトランジスタ用のコンタクトホールの口径を小さくし、抵抗体用のコンタクトホールはＭＯＳトランジスタ用のコンタクトホールよりも口径を大きく形成する。次いでコンタクトホール内にタングステン等の導電性プラグ材料を堆積し、ＭＯＳトランジスタ用のコンタクトホールはビアとなるよう完全に充填し、抵抗体用のコンタクトホールは内部に細い空孔を有する程度に充填する。第二の絶縁膜１３上の余分な導電性プラグ材料を除去して抵抗体用コンタクトホール内に導電性プラグ材料によるメタルサイドウォール９ｂを形成する。次いで、シリコン酸化膜の堆積及びエッチングによりシリコン酸化膜１０のサイドウォールが形成される。次いで、抵抗体として使う物質、例えばタングステンシリサイドをＣＶＤにより堆積して導電性多結晶シリコン層のコンタクトホール内に完全に埋め込み、ＣＭＰやドライエッチングにより絶縁膜表面の抵抗体となる物質を除去し、抵抗体１１がコンタクトホール内にのみに埋め込まれた状態にする。そして、第二の絶縁膜１３の上に第二層となる電極形成用の金属膜を被着し、抵抗体１１と結線された第三の電極１４やＭＯＳトランジスタのソース領域６あるいはドレイン領域７と結線された第四の電極１４を形成する。こうして、図１に示す本発明の半導体装置が完成する。
【００３３】
以上説明したように、本発明の半導体装置における抵抗体は、半導体基板に対して縦長に形成され、その上下に電極を取る構造となっているため、占有面積の小さい抵抗体となる。
【符号の説明】
【００３４】
１    半導体シリコン基板
２    フィールド酸化膜
３    ゲート酸化膜
４    ゲート電極
５    導電性多結晶シリコン層
６    ソース領域
７    ドレイン領域
８    第一の絶縁膜
９    導電性プラグ材料
９ａ  導電性金属ビア
９ｂ  メタルサイドウォール
１０  シリコン酸化膜
１１  抵抗体
１２  第一および第二の電極
１３  第二の絶縁膜
１４  第三および第四の電極
【図１】
0005666354.tif 000002
【図２】
0005666354.tif 000003
【図３】
0005666354.tif 000004
【図４】
0005666354.tif 000005
【図５】
0005666354.tif 000006
【図６】
0005666354.tif 000007
【図７】
0005666354.tif 000008
【図８】
0005666354.tif 000009
【図９】
0005666354.tif 000010
【図１０】
0005666354.tif 000011
【図１１】
0005666354.tif 000012