(57)【特許請求の範囲】
【請求項１】
内部双軸性歪を有するシリコン含有半導体層を基板の上方に設けることと、
前記シリコン含有半導体層内に分離溝を形成することと、
前記分離溝を絶縁材質で充填することと、
前記分離溝を充填した後で前記シリコン含有半導体層の厚みを減らすことと、
を備えた方法。
【請求項２】
前記シリコン含有半導体層の厚みを減らすことは、前記絶縁材質の存在下で前記シリコン含有半導体層の一部分を酸化させることと、前記酸化させられた部分を除去することとを備えている、請求項１の方法。
【請求項３】
前記酸化させられた部分は選択的エッチングプロセスを実行することによって除去される、請求項２の方法。
【請求項４】
前記分離溝を絶縁材質で充填することは、第１の誘電体層及び前記第１の誘電体層上の第２の誘電体層を堆積させることと、平坦化プロセスを実行することによって前記第１の誘電体層の上方から前記第２の誘電体層を除去することとを備えている、請求項１の方法。
【請求項５】
前記分離溝は埋め込み絶縁層まで拡がるように形成される、請求項１の方法。
【請求項６】
前記分離溝によって画定されるアクティブ領域の内部及び上方に１つ以上のトランジスタ要素を形成することを更に備えた、請求項１の方法。
【請求項７】
前記１つ以上のトランジスタ要素を形成するときに前記アクティブ領域内の歪を局所的に修正するように少なくとも１つの更なる歪誘起メカニズムを設けることを更に備えた、請求項６の方法。
【請求項８】
少なくとも１つの更なる歪誘起メカニズムを設けることは、前記１つ以上のトランジスタ要素の上方に歪誘起誘電体層を形成することを備えている、請求項７の方法。
【請求項９】
前記分離溝は前記アクティブ領域内に歪成分を誘起するように充填される、請求項６の方法。
【請求項１０】
歪を与えられたシリコン含有層内に分離溝を形成することによって前記歪を与えられたシリコン含有層内にアクティブ領域を画定することと、
前記分離溝を犠牲材質で充填することと、
前記分離溝を充填した後に前記アクティブ領域の低減された歪を有する部分を除去することと、
前記アクティブ領域の内部及び上方にトランジスタを形成することとを備えた方法。
【請求項１１】
前記アクティブ領域の低減された歪を有する前記部分を除去することは、前記アクティブ領域の一部分を酸化させることと、前記酸化させられた部分を除去することとを備えている、請求項１０の方法。
【請求項１２】
前記酸化させられた部分を除去するときに前記犠牲材質の少なくとも一部を除去することを更に備えた、請求項１１の方法。
【請求項１３】
前記分離溝を犠牲材質で充填することは、第１の誘電体層及び第２の誘電体層を堆積させることを備えており、
前記第２の誘電体層は前記分離溝を完全に充填する、請求項１０の方法。
【請求項１４】
前記第１の誘電体層を停止層として用いて化学的機械的平坦化プロセスを実行することによって前記第２の誘電体層の過剰な材質を除去することを更に備えた、請求項１３の方法。
【請求項１５】
前記分離溝は前記アクティブ領域内に歪成分を誘起するように充填される、請求項１０の方法。
【請求項１６】
歪を与えられたトランジスタデバイスのための基板を形成する方法であって、
双軸性歪を有し初期厚みを有する半導体層を備えた基板を提供することと、
複数のアクティブ領域を設けるための溝分離構造を形成するために、分離溝を形成するように前記半導体層をパターニングすることと、
前記分離溝に犠牲材質を充填することと、
前記分離溝を充填した後、前記溝分離構造を形成することによって生じる歪緩和効果に対して歪レベルを調節するように前記半導体層の少なくとも一部分において前記初期厚みを減少させることとを備え、前記半導体層は前記初期厚みを減少させるのに先立ってパターニングされる方法。
【請求項１７】
前記半導体層の少なくとも一部分の前記初期厚みを減少させることは、第１の部分において前記初期厚みを選択的に減少させる一方で前記半導体層の第２の部分において前記初期厚みを実質的に維持することを備えている、請求項１６の方法。
【請求項１８】
前記双軸性歪は引張り歪である請求項１６の方法。
【請求項１９】
前記半導体層は絶縁材質上に設けられる、請求項１６の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して集積回路の分野に関し、更に特定的には、ＭＯＳトランジスタのチャネル領域内の電荷キャリア移動度を高めるように、広域的に歪を与えられたシリコン基板等の歪誘起源を用いることによって歪を与えられたチャネル領域を有するトランジスタの製造に関する。
【背景技術】
【０００２】
概して多くのプロセス技術が集積回路を製造するためにこれまでのところ実施されており、マイクロプロセッサ、記憶チップ等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＣＭＯＳ技術が最も有望な手法の１つである。ＣＭＯＳ技術を用いる複雑な集積回路の製造の間、何百万のトランジスタ、即ちｎチャネルトランジスタ及びｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ｐｎ接合を備えており、ｐｎ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近くに位置し且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、多数電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、チャネル領域の伝導性はＭＯＳトランジスタの性能を決定する支配的ファクターである。このようにチャネル長の減少、及びそれに付随するチャネル抵抗の減少は、集積回路の動作速度の向上を達成するための重要な設計基準である。
【０００３】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題、例えば短チャネル効果とも称されるチャネルの低い可制御性等を引き起こしており、それらの問題は、ＭＯＳトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。例えば、ゲート絶縁層、典型的には酸化物ベースの誘電体の厚みはゲート長を減少させるのに伴って減少させられる必要があり、この場合、ゲート誘電体の厚みの減少は漏れ電流の増大をもたらす可能性があり、それにより酸化物ベースのゲート絶縁層が概ね１乃至２ナノメートルに制限され得る。このように、限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、例えば酸化物ベースの誘電体の縮小化に伴う短チャネル効果を補償して許容可能な漏れ電流に関して限界まで押し上げるために、高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とする。従って、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させ、それにより、低減されたゲート長を用いる技術ノードへの進歩と同等の性能改善を達成する可能性を提供する一方で、デバイス縮小化に関連するプロセス適合が直面する問題の多くを回避し又は少なくとも先送りすることも提案されてきた。
【０００４】
電荷キャリア移動度を高めるための１つの効果的なメカニズムは、対応する歪をチャネル領域内に生じさせるように例えばチャネル領域の近傍に引張り又は圧縮応力を発生させることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば、標準的な結晶構造方位に対してチャネル長方向に沿ってチャネル領域内に単軸性の引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性における対応する増大に直接的に形を変えるであろう。一方、上述と同一構造に対するチャネル領域内の単軸性の圧縮歪はホールの移動度を高めることができ、それによりｐ型トランジスタの性能を高める可能性が提供される。例えば歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、更なるデバイス世代にとって極めて有望な手法である。
【０００５】
幾つかの手法では、チャネル領域内に所望の歪を生成する試みにおいて、例えば永続的なオーバレイ層(overlaying layers)、スペーサ要素等によって生成される外部応力が用いられる。有望な手法ではあるものの、特定の外部応力を加えることによってチャネル領域内に歪を生成するプロセスは、チャネル領域内に所望の歪を生成するための、例えばコンタクト層、スペーサ等によって提供される外部応力に対するチャネル領域内への応力転移メカニズムの効率に依存し得る。従って異なるトランジスタタイプに対しては、異なるように応力を与えられるオーバレイヤ(overlayers)を設ける必要があり、それにより多くの追加的なプロセスステップがもたらされ、特に任意の追加的なリソグラフィステップは全体的な製造コストに大きな影響を与えるであろう。また、応力誘起材質の量及び特にその固有の応力は、大きな設計変更を伴うことなしには自由に増やすことはできないであろう。例えば、ｎチャネルトランジスタの上方に形成される誘電体層の対応する部分内における引張り応力の程度は、現在のところ概ね１．５ＧＰａ（ギガパスカル）までに制限されるようである一方、高いパッキング密度のデバイス区域において小さな距離で隣接するトランジスタ要素を含む洗練されたトランジスタジオメトリでは、引張り応力を与えられる材質の量は減少させられる必要があるであろうから、応力を与えられたオーバレイヤに基づいてｎチャネルトランジスタの性能を更に向上させるためには、それぞれの堆積技術の新たな開発が必要になるであろう。一方ｐチャネルトランジスタに対しては、現在確立されている技術によって極めて大きな圧縮応力を与えることができるので、ＮＭＯＳ及びＰＭＯＳトランジスタの性能強化に関して不均衡が生じている。
【０００６】
更なる手法においては、実質的にアモルファス化された領域が中間製造段階においてゲート電極に隣接して形成されることがあり、その領域は次いでトランジスタ区域の上方に形成された剛体層(rigid layer)の存在下で再結晶化されるであろう。格子を再結晶化するための焼鈍プロセスの間、結晶の成長がオーバレイヤによって生成される応力状態下で生じ、引張り歪を与えられた結晶がもたらされることになる。再結晶化の後、犠牲応力層は除去されるであろうが、再成長させられた格子部分内にはある程度の量の歪が「保存され(conserved)」得る。この効果は一般に応力記憶として知られている。このメカニズムはｎチャネルトランジスタの性能を高めるための有望な技術を提供するが、正確なメカニズムは未だ理解されていないので、高度に制御される応用は難しい。
【０００７】
他の手法においては、特定の種類の応力をチャネル領域に及ぼして所望の種類の歪をチャネル領域内に誘起し得る歪誘起半導体合金が、ドレイン及びソース領域内に設けられ得る。例えば対応するｐチャネル内のホールの移動度を高めるのにｐチャネルトランジスタの隣接チャネル領域内に圧縮応力成分を得るために、例えばシリコン／ゲルマニウム合金が上記目的でしばしば用いられ得る。洗練された応用においては、対応する複数のチャネル領域内で得られる全体的な歪を更に強化するように、２つ以上の上述の歪誘起メカニズムが組み合わせられことがある。しかし、歪は考慮されているトランジスタ要素に対する対応するアクティブ領域の内部及び上方に誘起されるであろうから、これらの歪誘起メカニズムは「局所的(local)」メカニズムであると考えることができ、チャネル領域内に最終的に得られる歪成分は、全体的なデバイス寸法に大きく依存するであろう。即ち、典型的にはこれらの局所的歪誘起メカニズムは、ゲート電極、ゲート電極の側壁上に形成されるスペーサ要素、ドレイン及びソース領域の横方向体積(lateral dimensions)等のような他のデバイスコンポーネントを介しての応力転移能力に依存するであろう。従って、典型的にはデバイス寸法の減少は対応する歪誘起メカニズムの超比例的な縮小(over-proportional reduction)をもたらすであろうから、チャネル領域内の歪の大きさは考慮されている技術に大きく依存し得る。例えば、コンタクトエッチング停止層のような誘電体オーバレイヤによる歪の生成がしばしば用いられることがあるが、対応する誘電体材質の内部応力の量は、堆積関連の制約によって制限され得る一方で同時に、デバイス寸法、例えば隣り合う２つのトランジスタ要素の間の間隔を減少させる場合には、層厚の著しい減少を必要とするであろうから、最終的に得られる歪成分の低下がもたらされるかもしれない。これらの理由により、局所的歪誘起メカニズムによって与えられるチャネル領域内の歪の大きさは、典型的には数百ＭＰａであろう一方で、この値の更なる増加は更なるデバイス縮小化の場合に達成することは困難であろう。
【０００８】
この理由により、適度に高い程度の歪が広域的な方法(global manner)で、即ちウエハレベル上に生成され得る他のメカニズムが次第に注目されてきており、この方法では、トランジスタ要素の対応するアクティブ領域は広域的に歪を与えられた半導体材質内に形成することができ、それにより対応するチャネル領域内には「直接的」歪成分が与えられる。例えば、歪シリコン層を得るために、適切に設計された「バッファ層」上にシリコン材質がエピタキシャル的に成長させられ得る。例えば、実質的に固有の(natural)格子定数を有するように提供され得るシリコン／ゲルマニウムバッファ層が、その上に歪シリコン層を形成するために用いられることがあり、歪シリコン層は、バッファ層と歪シリコン層の間の格子不整合に応じて１ＧＰａ以上の適度に高い引張り双軸性歪を有し得る。例えば、概ね２０原子パーセントのゲルマニウムの割合を有する実質的に緩和されたシリコン／ゲルマニウム層は、対応するエピタキシャル的に成長させられたシリコン材質の１．３ＧＰａの引っ張り双軸性歪をもたらすことができ、この歪は上述した局所的歪含有メカニズムによって得られる歪レベルと比較して顕著に高い。広域的歪シリコン層の生成はまた、洗練されたウエハ接合技術によるＳＯＩ（シリコン・オン・インシュレータ）アーキテクチャに基いて効果的に達成され得る。即ち、歪シリコン層は適切に設計されたバッファ層を基礎として上述したように形成することができ、また対応するシリコン層は、二酸化シリコン層がその上に形成されているキャリアウエハに接合され得る。歪シリコン層のキャリアウエハへの接合の後、例えば水素、ヘリウム等の適切な種を組み込むことによって歪半導体層を劈開することができ、キャリアウエハの材質上への歪シリコン材質の接着に起因して、先に生成された歪は維持され得る。従って、広域的に歪を与えられたシリコン層はまた、少なくとも性能駆動の(performance driven)トランジスタ要素に対してＳＯＩアーキテクチャが必要とされるであろう応用において提供され得る。広域的に歪を与えられたシリコン層の提供は、高度に歪を与えられたトランジスタ要素を例えばＳＯＩアーキテクチャに基いて形成するための極めて有望な手法と考えることができるが、シリコン層の当初の大きな歪成分が特に高度に縮小化されたトランジスタ寸法に対して劇的に減少し得ることが判明している。特に、溝分離構造(trench isolation structures)を設けることは、シリコン層内の広域的な歪成分の減少の大きな原因になり得るので、洗練された応用に対しては、広域的歪シリコン層の手法はそれほど魅力的なものではなくなっている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した事情に鑑み、本開示は、広域的に歪を与えられた半導体材質に基き半導体基板を形成する一方で上述した１つ以上の問題の影響を回避し又は少なくとも低減するための技術に関連する。
【課題を解決するための手段】
【００１０】
概して本開示は、洗練された半導体基板を設けそしてその上にそれぞれのトランジスタ要素を形成するための技術に関連し、ここでは、溝分離構造の製造の後に半導体材質内に適度に大きな広域的歪成分を設けることによって効果的な歪誘起メカニズムを確立することができ、対応する溝分離構造を形成するためのパターニングレジームの規格に半導体層内の歪の大きさを適応させる際の高い柔軟性と共に、広域的に歪を与えられた半導体材質に基く更なるデバイスの縮小化が可能になる。歪を与えられた半導体材質の初期厚みと溝分離構造によって画定されるアクティブ領域の横方向の寸法との間には、強い相関があることが既に認識されている。歪を与えられた半導体層の厚みの所与の適度に大きな値に対してアクティブ領域の横方向の寸法を減少させる場合、歪緩和の程度が著しく大きくなる。従って、アクティブ領域の横方向の寸法の減少に相当するであろう更なるデバイス縮小化に際しては、アクティブ領域内及びそれに伴いチャネル領域内で利用可能な歪成分の対応する減少が観察され得る。一方、歪を与えられた半導体材質の厚みを小さくすることによって、更なるデバイスの縮小化に際して広域的な歪成分の明白な減少は結果としてより小さくなり、あるいはアクティブ領域の横方向の寸法にかかわりなく実質的に一定の歪成分がもたらされ得る。そこで本開示は、歪を与えられた半導体材質の厚みを、溝分離構造を形成するためのパターニングプロセスの規格に適応させることができ、それにより、所与の初期層厚に対して適度に薄い半導体層に基いて洗練されたトランジスタ要素を形成するための効果的な全体的プロセスフローを可能にする技術を提供する。従って、同じ種類の初期歪を与えられた半導体ウエハが用いられてよいにもかかわらず、例えば分離溝の形成の間に、初期歪を与えられた半導体材質のパターニングの効果を適切に考慮することによって、適度に高い歪成分が可能になる。
【００１１】
ここに開示される１つの例示的な方法は、シリコン含有半導体層を基板の上方に設けることとを備えており、シリコン含有半導体層は内部双軸性歪を有している。方法は更に、シリコン含有半導体層内に分離溝を形成することと、シリコン含有半導体層の厚みを減らすこととを備えている。追加的に、分離溝は絶縁材質で充填される。
【００１２】
ここに開示される更なる例示的な方法は、その内部に分離溝を形成することによって、歪を与えられたシリコン含有層内にアクティブ領域を画定することを備えている。方法は追加的に、分離溝を形成した後にアクティブ領域の低減された歪の材質を除去することを備えている。最後に方法は、アクティブ領域の内部及び上方にトランジスタを形成することとを備えている。
【００１３】
ここに開示される更なる例示的な方法は、歪を与えられたトランジスタデバイスをその内部に形成するための基板の製造に関連している。方法は、双軸性歪を有する半導体層を備えた基板を提供することを備えており、半導体層は初期厚みを有している。追加的に方法は、複数のアクティブ領域を設けるための溝分離構造を形成するように半導体層を処理することによって生じる歪緩和効果に対して歪レベルを調節するように半導体層の少なくとも一部分において初期厚みを減少させることを備えている。
【図面の簡単な説明】
【００１４】
本開示の更なる側面は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００１５】
【図１ａ】図１ａはＳＯＩアーキテクチャに基いて洗練されたトランジスタ要素を形成するための基板の断面図を模式的に示しており、ここではアクティブ領域を画定するための浅い溝分離を設ける際に半導体層の初期歪が低減され得る。
【図１ｂ】図１ｂはアクティブ領域の種々の厚み値に対するアクティブ領域の横方向の寸法と歪成分との関係を模式的に示すグラフである。
【図１ｃ】図１ｃは例示的な実施形態により特定の目標高さに従ってその厚みが減少させられ得る広域的に歪を与えられた半導体層を含む半導体デバイスを形成するための基板を模式的に示す断面図（その１）である。
【図１ｄ】図１ｄは例示的な実施形態により特定の目標高さに従ってその厚みが減少させられ得る広域的に歪を与えられた半導体層を含む半導体デバイスを形成するための基板を模式的に示す断面図（その２）である。
【図１ｅ】図１ｅは例示的な実施形態により特定の目標高さに従ってその厚みが減少させられ得る広域的に歪を与えられた半導体層を含む半導体デバイスを形成するための基板を模式的に示す断面図（その３）である。
【図１ｆ】図１ｆは例示的な実施形態により特定の目標高さに従ってその厚みが減少させられ得る広域的に歪を与えられた半導体層を含む半導体デバイスを形成するための基板を模式的に示す断面図（その４）である。
【図１ｇ】図１ｇは更なる例示的な実施形態に従い広域的に歪を与えられた半導体層に基きアクティブ領域内に洗練されたＳＯＩトランジスタ、例えば完全に減損したトランジスタを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その１）である。
【図１ｈ】図１ｈは更なる例示的な実施形態に従い広域的に歪を与えられた半導体層に基きアクティブ領域内に洗練されたＳＯＩトランジスタ、例えば完全に減損したトランジスタを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その２）である。
【図１ｉ】図１ｉは更なる例示的な実施形態に従い広域的に歪を与えられた半導体層に基きアクティブ領域内に洗練されたＳＯＩトランジスタ、例えば完全に減損したトランジスタを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その３）である。
【図１ｊ】図１ｊは更なる例示的な実施形態に従い広域的に歪を与えられた半導体層に基きアクティブ領域内に洗練されたＳＯＩトランジスタ、例えば完全に減損したトランジスタを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その４）である。
【図１ｋ】図１ｋは更なる例示的な実施形態に従い広域的に歪を与えられた半導体層に基きアクティブ領域内に洗練されたＳＯＩトランジスタ、例えば完全に減損したトランジスタを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その５）である。
【図１ｌ】図１ｌは更なる例示的な実施形態に従い広域的に歪を与えられた半導体層に基きアクティブ領域内に洗練されたＳＯＩトランジスタ、例えば完全に減損したトランジスタを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その６）である。
【図１ｍ】図１ｍは更なる例示的な実施形態に従い広域的に歪を与えられた半導体層に基きアクティブ領域内に洗練されたＳＯＩトランジスタ、例えば完全に減損したトランジスタを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その７）である。
【図１ｎ】図１ｎは更なる例示的な実施形態に従い広域的に歪を与えられた半導体層に基きアクティブ領域内に洗練されたＳＯＩトランジスタ、例えば完全に減損したトランジスタを形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その８）である。
【図１ｏ】図１ｏは更なる例示的な実施形態に従いそれぞれの分離溝を設けた後に異なる高さ及びこれに伴い異なる歪レベルを有するアクティブ領域を形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その１）である。
【図１ｐ】図１ｐは更なる例示的な実施形態に従いそれぞれの分離溝を設けた後に異なる高さ及びこれに伴い異なる歪レベルを有するアクティブ領域を形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その２）である。
【図１ｑ】図１ｑは更なる例示的な実施形態に従いそれぞれの分離溝を設けた後に異なる高さ及びこれに伴い異なる歪レベルを有するアクティブ領域を形成する種々の製造段階の間における半導体デバイスを模式的に示す断面図（その３）である。
【発明を実施するための形態】
【００１６】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面はここに開示される主題を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００１７】
概して本開示は、例えば埋め込み絶縁層上に設けられる広範に歪を与えられた半導体材質に基いて洗練されたトランジスタ要素を形成するための技術に関連し、ここでは、トランジスタデバイスのアクティブ領域の少なくとも一部分の半導体材質の厚みを適切に適合させることによって、種々のプロセスステップ、例えば浅い溝分離構造の形成の間に適度に高い割合の初期歪成分が保たれ得る。この目的のために、例えば対応する分離溝のパターニングに先立ち又はその後で、広域的に歪を与えられた半導体材質の一部分が除去されてよく、その結果、初期歪を与えられた半導体材質の上部内の対応する歪緩和を「補償」することができ、それにより少なくとも有意な割合の初期歪成分を維持することができる。例えば、数ナノメートルの残留アクティブ半導体材質の厚みを必要とするであろう完全に減損した(fully depleted)電界効果トランジスタのような洗練された複数のトランジスタに対するアクティブ領域の厚みを同時に調節することを考慮して、減少した歪レベルの半導体材質の対応する除去は、デバイス及びプロセスの要求に対して具体的に適応させられ得る。他の場合には、異なる複数の高さを設けることによって、複数のアクティブ領域内の望ましい基本的歪成分を調節することができ、それにより対応する複数のトランジスタ要素の全体的な性能を調節するための効果的な技術を提供することができる。緩和された半導体材質の対応する除去は、後続の高度に選択的なエッチング技術を伴う酸化のような十分に制御可能なプロセスに基いて確立することができ、それにより、アクティブ領域の厚みについての及びそれに伴い広域的に歪を与えられた基板材質の所与の初期構造に基き最終的に保たれる広域的な歪成分についての繊細な適用が可能になる。従って本開示は、ＳＯＩ層のような広域的に歪を与えられた半導体材質に基く歪誘起メカニズムの高度な拡張性を提供し、ＳＯＩ層のような広域的に歪を与えられた半導体材質は、歪の初期の種類及び大きさを適切に調節するように、シリコン／ゲルマニウム、シリコン／ゲルマニウム／錫、シリコン／炭素等の適切に適用されたバッファ材質に基いて形成されていてよい。
【００１８】
以下、添付図面を参照して更なる例示的な実施形態をより詳細に説明する。
【００１９】
図１ａは溝分離構造によって画定されるアクティブ領域に基いてＳＯＩトランジスタのような進歩したトランジスタ要素の形成のために用いられることになる基板１００を模式的に示している。この目的のために、基板１００はキャリア材質１０１を備えていてよく、キャリア材質１０１は、その上にシリコン層等のような半導体層１０３を形成するための任意の適切な材質を代表してよい。例えばキャリア材質１０１は、しばしばＳＯＩ構造において用いられ得るシリコン材質のような半導体材質を代表してよい。また基板１００は、埋め込み絶縁層とも称されることのある絶縁層１０２を備えていてよく、絶縁層１０２は多くの場合に二酸化シリコン材質の形態で設けられてよい。しかし、絶縁層１０２は窒化シリコン、オキシ窒化シリコン(silicon oxynitride)等のような他の誘電体材質を備えていてよいことが理解されるべきである。また、基板１００は分離構造１０４を備えていてよく、分離構造１０４は対応するアクティブ領域１０３ａを画定するように半導体層１０３内に形成されてよく、基板１００が進歩したトランジスタ要素を必要とする集積回路のような半導体デバイスを製造するために用いられる場合には、アクティブ領域１０３ａはその内部及び上方にトランジスタ要素が形成され得る領域として理解されてよい。前述したように、アクティブ領域１０３ａは特定の種類の歪を呈してよく、その歪は、アクティブ領域１０３ａの横方向の寸法に応じてアクティブ領域１０３ａ内で横方向及び／又は垂直方向に局所的に変化し得る。例えば、符号１０３ｌで示される横方向はアクティブ領域１０３ａの長さと称されることがあり、垂直伸長１０３ｈはアクティブ領域１０３ａの高さと称されることがある。横方向寸法１０３ｌは、上述したように基板１００に基いて形成される半導体デバイスのための全体的な設計規則によって実質的に決定されてよい。一方、高さ１０３ｈは、層１０３等の広域的に歪を与えられた半導体層を形成するための対応する製造プロセスの能力のような他の制約によって実質的に決定されてよく、広域的に歪を与えられた半導体層は典型的には上述したようなプロセス技術によって完成されてよく、そのようなプロセス技術は特別に設計された設備において実行されてよく、その設備からは、全体的なデバイス要求に従って例えば浅い溝分離１０４を形成することによって更なる処理が継続され得る半導体設備に対する「原材料」として、対応する基板が提供されてよい。従って、特に洗練された半導体デバイスの製造における急速に変化する要求に対しては、半導体層１０３の初期高さ１０３ｈの柔軟な適応は達成するのが困難であろう。
【００２０】
基板１００の処理の間、分離溝を形成しそれを二酸化シリコン、窒化シリコン等の適切な絶縁材質で充填するように、十分に確立されたプロセス技術が典型的には適用されてよく、それにより溝分離構造１０４が提供され得る。アクティブ領域１０３ａに対する設計規則は特定の長さ１０３ｌを必要とするであろうし、その長さ１０３ｌは、アクティブ領域１０３ａ内で横方向及び垂直方向に変化し得る対応する程度の歪緩和をもたらし得る。即ち、対応する分離溝をエッチングした後、アクティブ領域１０３ａの表面区域及びアクティブ領域１０３ａの側壁では顕著な歪緩和が観察されることがあり、対応する歪緩和効果の程度及び垂直伸長は、所与の初期高さ１０３ｈに対する長さ１０３ｌに依存するであろう。
【００２１】
図１ｂは、所与の高さで、例えばアクティブ領域１０３ａの表面の下方の約２ｎｍで測定されるアクティブ領域内の対応する応力、従って歪と、長さ１０３ｌとの間の関係を種々の初期高さ値１０３ｈに対して示すグラフを模式的に示している。例えば図１ｂにおける曲線Ａは、１００ｎｍの初期高さに対する関係を示している。図１ｂから明らかなように、概ね１μｍ以下の長さ１０３ｌで顕著な応力緩和を観察することができ、従って１００ｎｍの初期高さに基く対応する歪誘起メカニズムは、進歩したトランジスタ要素に対してはそれほど魅力的ではないであろうことを示している。曲線Ｂは３０ｎｍの初期高さに対する関係を示しており、それにより著しく明白でない応力緩和が観察され得ることを示している。同様に曲線Ｃ、Ｄ及びＥはそれぞれ１５、１０及び５ｎｍの初期高さの状況を表しており、２．５μｍ〜０．５μｍの範囲のアクティブ領域１０３ａの長さに対して実質的に一定の応力が観察され得る。その結果、高さ１０３ｈと長さ１０３ｌのアスペクト比の小さい値に対しては初期歪成分が保たれ得るので、所望の小さいアスペクト比を有するアクティブ領域１０３ａの内部及び上方に形成される対応するトランジスタ要素に対する効果的な歪誘起メカニズムが提供され得る。従って、高さ１０３ｈは、デバイス及びプロセスの要求に従って基板１００内で少なくとも部分的に最初に得られた「原材料」に基いて調節することができ、対応する効果的な歪誘起メカニズムが少なくとも部分的に提供され、これについて図１ｃ〜１ｑを参照して更に詳細に説明する。
【００２２】
図１ｃは早い製造段階における基板１００を模式的に示しており、その製造段階においては、半導体層１０３は例えば１００ｎｍ以上の初期厚みを有していてよい。また、符号１０３ｓで示されるような特定の種類及び大きさの歪が半導体層１０３内に存在していてよい。例えば歪成分１０３ｓは、前述したようにシリコン／ゲルマニウム合金に基いて半導体層１０３を形成することによって達成され得る双軸性の引張り歪を代表してよい。他の場合には、歪１０３ｓは、シリコンのような半導体層１０３のベース材質と比較して小さい格子定数を有するバッファ層を用いることによって達成され得る双軸性の圧縮歪を代表してよい。
【００２３】
図１ｄは図１ａに示される構造１０４のような対応する分離構造を形成した後に特定の大きさの歪１０３ｓを得るために望ましいであろう半導体層１０３の目標高さ１０３ｔを決定した後の基板１００を模式的に示している。図示される実施形態では、対応する目標高さ１０３ｔは基板１００を実際にパターニングするより先に規定されてよく、このことは対応する実験に基いて達成することができ、その実験においては、例えば図１ｂを参照して説明したように、応力緩和とアクティブ領域の横方向の寸法との関係が決定されてよい。従って目標高さ１０３ｔは、半導体層１０３の初期厚み並びに歪１０３ｓの初期の大きさ及び種類に従って選択されてよい。
【００２４】
図１ｅは目標高さ１０３ｔに従って残留層厚みを得るために歪半導体層１０３の材質を除去するためのプロセスシーケンス１０５の初期の段階の間における基板１００を模式的に示している。この目的のために、１つの例示的な実施形態においては、プロセスシーケンス１０５は第１のプロセス１０５ａを備えていてよく、第１のプロセス１０５ａにおいては、目標高さ１０３ｔによって実質的に決定された高さレベルまで拡がり得る半導体層１０３のそれぞれの改質層を提供するために、材質改質が得られてよい。１つの例示的な実施形態においては、改質プロセス１０５ａは酸化プロセスを代表してよく、酸化プロセスは、例えばシリコンのような半導体材質を酸化させるための十分に確立されたプロセスレシピを用いることによって、酸化雰囲気内で確立することができる。酸化プロセス１０５ａの間、温度、雰囲気中の酸素含有量、半導体層１０３の初期材質の組成、その結晶状態等のプロセスパラメータは、高度に制御可能な改質プロセスをもたらし得る所望の酸化速度を得るように調節されてよいことが理解されるべきである。与えられた一連のプロセスパラメータに対して、除去速度は高度な正確性で決定され得るので、所望の目標高さ１０３ｔを高度なプロセス均一性と共に得ることができる。他の例示的な実施形態においては、プロセス１０５ａは、自己制御型(self-limiting)プロセスレシピを利用可能なウエット化学的酸化のようなウエット化学的技術に基いて実行されてよく、この場合にもまた、所望の高さレベル１０３ｔを得る上での高度なプロセス均一性及びこれに伴う正確性を提供することができる。
【００２５】
図１ｆはプロセスシーケンス１０５の進んだ段階における基板１００を模式的に示しており、プロセスシーケンス１０５は、１つの例示的な実施形態におけるこの段階では、十分に確立された選択的エッチングレシピに基いて実行され得るエッチングステップ１０５ｂを備えていてよい。例えば、プロセス１０５ｂの間に用いられるであろう二酸化シリコン及びシリコンに対しては、高度に選択的なウエット化学的エッチング薬品を利用可能である。例えばシリコン材質に対して二酸化シリコンを選択的に除去するために、フッ化水素酸を用いることができる。他の場合には、エッチングプロセス１０５ｂは少なくともエッチングプロセス１０５ｂの初期の段階においてプラズマ支援エッチングプロセスを含んでいてよい一方で、最終段階では高度に選択的な等方性エッチング技術、例えばウエット化学的エッチング技術を用いることができる。従って、対応するアクティブ領域を見出すときに基板１００の更なる処理で顕著な応力緩和効果を経験するであろ初期の半導体層１０３の材質を除去することができる。一方、残留層１０３ｒは実質的に同一の初期歪成分１０３ｓを持ち続けており、初期歪成分１０３ｓは、形成されるべきアクティブ領域の目標高さ１０３ｔ及び特性に応じて、基板１００の更なる処理の間にも保たれてよく、又は顕著に明白でない応力緩和を経験してよい。その結果、残留層１０３ｒを付加することによって、基板１００に基いて形成されるべき半導体デバイスのプロセス及びデバイス特有の特性に適切に適応し得る効果的な歪誘起メカニズムを確立することができる。
【００２６】
図１ｇは更に他の例示的な実施形態に従う基板１００を模式的に示しており、この実施形態では、半導体層１０３の高さの対応する適応が半導体層１０３をパターニングした後に得られてよい。この目的のために、半導体層１０３の部分部分をエッチング雰囲気１０７に露出させて対応する分離溝を形成するために、適切なエッチングマスク１０６が半導体層１０３の上方に形成されてよく、分離溝は次いで適切な誘電体材質で充填されてよい。エッチングマスク１０６は十分に確立されたリソグラフィ技術に基いて形成することができる一方、エッチングプロセス１０７は当該分野で十分に確立されているようなそれぞれのプロセスパラメータ及びエッチング薬品に基いていてよい。
【００２７】
図１ｈはエッチングプロセス１０７を完了した後で且つエッチングマスク１０６の除去の後における基板１００を模式的に示している。従って、アクティブ領域１０３ａが対応する分離溝１０４ｔによって形成されてよく、図示される実施形態においては、分離溝１０４ｔは埋め込み絶縁層１０２まで下方に拡がっていてよい。前述したように、分離溝１０４ｔを形成する場合、顕著な応力緩和効果が上面１０３ｂで特に明白に生じることがあり、それにより大きく減少した歪成分１０３ｕがもたらされ得るのであるが、アクティブ領域１０３ａの底では適度に高い歪成分１０３ｖがそのまま存在しているであろう。
【００２８】
図１ｉは更に進んだ製造段階における基板１００を模式的に示している。図示されるように、例えば二酸化シリコン、窒化シリコン等の形態にある犠牲充填材質１０８が、分離溝１０４ｔを完全に埋めるように設けられてよく、このことは、熱的又はプラズマ活性化のＣＶＤ（化学的気相堆積）技術等の適切な堆積技術に基いて達成され得る。
【００２９】
図１ｊは犠牲充填材質１０８の任意の過剰な材質を除去した後の基板１００を模式的に示しており、この除去は、例えばＣＭＰ（化学的機械的研磨）等の任意の適切な平坦化技術によって達成され得る。
【００３０】
図１ｋは望ましい目標高さ１０３ｔを得るようにアクティブ領域１０３ａの緩和された半導体材質を除去するためのプロセスシーケンス１０５の初期段階の間における基板１００を模式的に示している。１つの例示的な実施形態においては、酸化プロセス１０５ａが上述したように適切に選択されたプロセスパラメータに基いて用いられてよい。従って、アクティブ領域１０３ａの露出させられた部分は、目標高さ１０３ｔで指定される深さレベルまで酸化物材質に変換されてよい。一方、犠牲充填材質１０８は、分離溝１０４ｔによって規定されるアクティブ領域１０３ａの所望の長さを維持するために、アクティブ領域１０３ａの側壁での不所望な酸化を実質的に抑えることができる。この目的のために、犠牲充填材質１０８は、アクティブ領域１０３ａのエッチング区域内への酸素材(oxygen material)の拡散がアクティブ領域１０３ａの水平部分を介しての酸素拡散と比較して顕著に小さくてよいという意味において、「非酸化性(non-oxidizable)」材質の形態で設けられてよい。この意味において、アクティブ領域１０３ａのエッチング区域内への酸素拡散は、この場合にもまた水平デバイス部分と比較して大きく抑制され得るので、犠牲充填材質１０８もまた酸化物材質を代表してよい。酸素拡散の更に強い抑制が望ましいであろう場合には、犠牲充填材質１０８は窒化シリコン、炭化シリコン等の他の構成材の形態で設けられてよい。また幾つかの例示的な実施形態では、酸化プロセス１０５ａは実質的に自己制御型の(self-limiting)特性を有するウエット化学的レシピに基いて実行することができ、それによってもまたアクティブ領域１０３ａの側壁部分での過度の酸化を回避することができ、この場合、犠牲充填材質１０８の材質組成はそれほど臨界的ではなくてよい。
【００３１】
図１ｌはプロセスシーケンス１０５の進んだ段階の間における基板１００を模式的に示しており、その段階は例えば、前述したように選択的エッチング技術の形態にあるエッチングプロセス１０５ｂを含んでいてよい。幾つかの例示的な実施形態では、犠牲充填材質１０８がアクティブ領域１０３ａの除去された部分と同様の特性を有している場合には、犠牲充填材質１０８はプロセス１０５ｂの間に除去されてよい。他の例示的な実施形態では、異なるエッチング挙動の材質が犠牲充填材質１０８に対して用いられている場合には、犠牲充填材質１０８は別個のエッチングステップにおいて除去されてよい。例えば、犠牲充填材質１０８は窒化シリコンの形態で設けられてよく、窒化シリコンは次いで、例えば加熱リン酸等に基いてシリコン及び二酸化シリコンに対して選択的に除去され得る。この場合、埋め込み絶縁層１０２内への任意の過度のエッチング及びアクティブ領域１０３ａに見込まれるアンダーエッチングを実質的に回避することができる。
【００３２】
図１ｍは更に進んだ製造段階における基板１００を模式的に示している。図示されるように、充填材質１０９がアクティブ領域１０３ａの上方及び分離溝１０４ｔ内に形成されてよい。図示される実施形態においては、充填材質１０９は例えば窒化シリコン材質等の形態にある第１の誘電体材質１０９ａを備えていてよい一方で、第２の誘電体層１０９ｂが分離溝１０４ｔを完全に充填するように設けられてよく、この場合、第１及び第２の誘電体層１０９ａ、１０９ｂの材質組成の違いは、充填材質１０９の任意の過剰な材質を除去するときの更なる処理の間、高い可制御性を提供することができる。例えば、過剰な材質はＣＭＰプロセス１１０に基いて除去することができ、ＣＭＰプロセスにおいては、第１の誘電体層１０９ａがＣＭＰ停止層として作用することができ、それによりＣＭＰプロセス１１０の高度な均一性を提供することができる。その後、第１の誘電体層１０９ａは、全体的なプロセス要求に応じて更なるＣＭＰプロセス、エッチングプロセス等によってアクティブ領域１０３ａの上方から除去されてよい。充填材質１０９又は少なくともその一部、例えば第２の誘電体層１０９ｂは、望ましい内部応力レベルを呈するように設けられてよく、それにより、典型的にはアクティブ領域１０３ａの縁１０３ｅで観察され得る低減された歪成分を適切に補償し得ることが理解されるべきである。例えば、対応する堆積パラメータを適切に選択することによって、複数の誘電体材質が所望の大きさ及び種類の内部応力を有するように堆積させられてよい。例としては、窒化シリコンが十分に確立されたプラズマ強化ＣＶＤ技術に基いて高い内部圧縮又は引張り応力レベルを呈するように堆積させられてよく、当該応力レベルは内部応力の種類に応じて２ＧＰａまで、そしてそれ以上であってよい。例えばアクティブ領域１０３ａが内部双軸性引張り歪成分を備えているであろう場合には、充填材質１０９に対する対応する内部応力レベルを提供することによって、対応する実質的に単軸性の圧縮又は引張り歪が重畳されてよい。即ち、内部圧縮応力レベルを設けることによって、対応する増大された引張り歪成分をアクティブ領域１０３ａの長さに沿って得ることができる。一方、対応する引張り応力成分が充填材質１０９に対して用いられてよい場合には、対応する圧縮歪成分がアクティブ領域１０３ａ内に誘起され得る。
【００３３】
従って、充填材質１０９の過剰な材質を除去した後、図１ａに示される分離構造１０４のような対応する分離構造が形成されてよいが、分離構造は所望の目標高さ１０３ｔ及びこれに伴い適度に高い残留歪成分１０３ｖを有するアクティブ領域１０３ａを包囲するであろう。
【００３４】
図１ｎは更に進んだ製造段階における基板１００を模式的に示しており、その製造段階においては、ＣＰＵの形態にある複雑な集積回路、メモリ回路、特定用途向け集積回路等の半導体デバイスの一部として、１つ以上のトランジスタ要素１５０がアクティブ領域１０３ａの内部及び上方に形成されてよい。例えばトランジスタ１５０はチャネル領域１５３の上方に形成されるゲート電極構造１５１を備えていてよく、チャネル領域１５３はドレイン及びソース領域１５２によって横方向に包囲されていてよい。チャネル領域１５３は残留歪成分１０３ｖに起因して高められた電荷キャリア移動度を有することができ、それにより、既に論じられたようにトランジスタ１５０の全体的な性能を高めることができる。またアクティブ領域１０３ａは、既に論じられたように、溝分離構造１０４によって包囲され得る。更に、幾つかの例示的な実施形態では、例えば前述したような局所的歪誘起メカニズムの形態にある１つ以上の更なる歪誘起メカニズムが設けられてよい。例えば、高い応力を与えられた誘電体オーバレイヤ１５４が例えば窒化シリコン等の形態でトランジスタ１５０の上方に設けられてよく、この場合、内部応力レベルがチャネル領域１５３内の全体的な歪成分の増大に更に貢献する。他の例示的な実施形態においては、代替的に又は付加的に、前述したように対応する歪を更に誘起するために、チャネル領域１５３に隣接するアクティブ領域１０３ａの一部の内部に組み込まれた例えばシリコン／ゲルマニウム合金、シリコン／炭素合金等の形態にある半導体合金のような更なる歪誘起メカニズムが設けられてよい。
【００３５】
トランジスタ１５０は十分に確立されたプロセス技術に従い基板１００を基礎として形成することができるが、例えばドレイン及びソース領域１５２に対する望ましいドーパントプロファイルを確立することに関して、目標高さ１０３ｔの減少が考慮されてよい。前述したように、トランジスタ１５０は、アクティブ領域１０３ａの高さの減少に起因して、性能駆動の(performance driven)集積回路においてスイッチング速度等に関して有利であり得る完全に減損した(depleted)電界効果トランジスタを代表してよい。その結果、残留歪成分１０３ｖによって提供される歪誘起メカニズムが、洗練されたＳＯＩアーキテクチャに対して有利に用いられ得る一方で同時に、例えば適度に高い歪成分を維持し且つ完全に減損したトランジスタ要素に対する要求にも適合するように目標高さ１０３ｔを適切に選択することによって、対応するデバイス及びプロセスの要求に歪誘起メカニズムを適応させる上での高い柔軟性を提供することができる。
【００３６】
図１ｏは更なる例示的な実施形態に従う基板１００を模式的に示しており、その実施形態においては、アクティブ領域の材質除去は局所的に選択的な方法で実行されてよい。図示されるように、基板は適切な充填材質１０８で充填された分離溝１０４ｔを備えていてよい。図示される実施形態では、分離溝１０４ｔは、異なる目標高さを受け入れてよいアクティブ領域１０３ｃ、１０３ｄを分離することができる。図示される例では、アクティブ領域１０３ｃは初期厚みで維持され得る一方、アクティブ領域１０３ｄは特定の目標高さに従って厚みを減少させられ得ることが想定されていてよい。この目的のために、キャップ層１１２がアクティブ領域１０３ｃ及び１０３ｄの上方に形成されてよい一方、エッチングマスク１１１がアクティブ領域１０３ｃを覆ってよい。キャップ層１１２及びエッチングマスク１１１は、窒化シリコン、二酸化シリコン等の適切な材質の堆積及びその後に続く例えばレジスト材質等の形態にあるエッチングマスク１１１を設けるためのリソグラフィプロセスを含む十分に確立されたプロセス技術に基いて形成することができる。エッチングマスク１１１に基いて、例えばそれぞれの選択的なエッチング技術によって、キャップ層１１２の露出させられた部分を除去することができ、そのエッチング技術に対しては、多くの既知のレシピが多くの誘電体材質のために利用可能である。
【００３７】
図１ｐは上述したプロセスシーケンスの後であって且つエッチングマスク１１１の除去の後の基板１００を模式的に示している。更に、基板１００は酸化プロセス１０５ａに曝されてよく、それにより、露出させられたアクティブ領域１０３ｄ内に酸化させられた材質が形成される一方、犠牲材質１０８及びキャップ層１１２はアクティブ領域１０３ｃの酸化を防ぐことができる。このように、アクティブ領域１０３ｄの緩和された材質は、下に向かって指定された目標高さ１０３ｔまで除去され得る。
【００３８】
図１ｑは更に進んだ製造段階における基板１００を模式的に示している。図示されるように、アクティブ領域１０３ｄの酸化させられた部分は除去されてよく、また充填材質１０８及びキャップ層１１２も除去されてよく、このことは、種々の構成部分の材質組成に応じて、十分に確立されたエッチングレシピに基いて達成され得る。例えば、犠牲充填材質１０８は窒化シリコン材質の形態で設けられていてよく、またキャップ層１１２も窒化シリコン材質として設けられていてよい。従って、アクティブ領域１０３ｄの酸化させられた部分は、前述したように十分に確立されたウエット化学的エッチング薬品に基いて除去することができる。その後、アクティブ領域１０３ｄにおける層厚を増大させるために選択的エピタキシャル成長プロセス１１３が実行されてよい一方では、選択的エピタキシャル成長プロセスの間、アクティブ領域１０３ｄ内に行き渡っている歪成分は実質的に維持されてよく、キャップ層１１２は成長マスクとして機能してアクティブ領域１０３ｃの状態を維持することができる。その後、任意の適切な選択的エッチング技術に基いてキャップ層１１２の除去が達成されてよく、それにより、実質的に同一の高さを有するが異なる歪状態が得られているアクティブ領域１０３ｃ及び１０３ｄを提供することができる。このように、低減された歪成分を必要とするトランジスタ要素をアクティブ領域１０３ｃの内部及び上方に形成することができる一方で、性能駆動トランジスタ要素をアクティブ領域１０３ｄの内部及び上方に形成することができる。この場合、アクティブ領域１０３ｄ内の増大された歪成分の、アクティブ領域１０３ｄ、１０３ｃの対応する高さからの「分離(decoupling)」に起因して、設計の柔軟性の増大が達成され得る。
【００３９】
結果として、本開示は基板及び対応する半導体デバイスを形成するための技術を提供し、ここでは、アクティブ領域の高さを少なくとも一時的に適切に減少させることによって、広域的に歪を与えられた半導体材質の初期歪成分の大部分を維持することができ、それにより、付加的な局所的歪誘起メカニズムと組み合わせられてよい付加的な効果的歪誘起メカニズムを提供することができる。幾つかの例示的な実施形態では、アクティブ領域の高さの減少は、それぞれの分離溝を形成した後に達成されてよく、歪が緩和された材質を除去するプロセスは、溝分離構造を形成するためのプロセスシーケンスに効果的に実装することができ、従って全体的なプロセスの複雑性の大きな要因となることはない。幾つかの例示的な実施形態では、アクティブ領域の低減された高さは、完全に減損したトランジスタ要素を形成するために用いることができる。
【００４０】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、また本開示を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【図１ａ】
0005666451.tif 000002
【図１ｂ】
0005666451.tif 000003
【図１ｃ】
0005666451.tif 000004
【図１ｄ】
0005666451.tif 000005
【図１ｅ】
0005666451.tif 000006
【図１ｆ】
0005666451.tif 000007
【図１ｇ】
0005666451.tif 000008
【図１ｈ】
0005666451.tif 000009
【図１ｉ】
0005666451.tif 000010
【図１ｊ】
0005666451.tif 000011
【図１ｋ】
0005666451.tif 000012
【図１ｌ】
0005666451.tif 000013
【図１ｍ】
0005666451.tif 000014
【図１ｎ】
0005666451.tif 000015
【図１ｏ】
0005666451.tif 000016
【図１ｐ】
0005666451.tif 000017
【図１ｑ】
0005666451.tif 000018