(57)【特許請求の範囲】
【請求項１】
ダイヤモンド結晶層と、
前記ダイヤモンド結晶層上のチャネル層と、
前記チャネル層上のソース電極、ドレイン電極およびゲート電極と
を備え、
前記チャネル層は、ホウ素濃度が２×１０20ｃｍ-3以上３×１０21ｃｍ-3以下であり、膜厚が１ｎｍ以上５ｎｍ以下であるダイヤモンド薄膜で構成されており、
前記ゲート電極と前記チャネル層との間にＡｌ2Ｏ3層を備えることを特徴とする電界効果トランジスター。
【請求項２】
前記ソース電極および前記ドレイン電極と前記チャネル層との間に、ＴｉＣ層をそれぞれ備えることを特徴とする請求項１に記載の電界効果トランジスター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスターに関し、より詳細には、ダイヤモンド薄膜層を備える電界効果型トランジスターに関する。
【背景技術】
【０００２】
ダイヤモンド半導体は、半導体最大の絶縁耐圧、熱伝導性を有するばかりでなく、電子や正孔の移動度やドリフト速度も高く、もしダイヤモンド薄膜を用いた電界効果トランジスター（以下「ダイヤモンドＦＥＴ」という。）が実用化できれば、既存の半導体の性能を遥かに越える、最高の性能を持つ高周波電力トランジスターが実用可能になる。
【０００３】
図２を用いて、従来の水素終端されたダイヤモンドＦＥＴの作製工程を説明する。
【０００４】
まず、ダイヤモンド結晶層２０１を用意し、その結晶層２０１をＣＶＤリアクター内で水素プラズマに曝して、ダイヤモンド表面を水素ラジカル（「Ｈ」で表す。）で終端する（図２（ａ））。そのようにして水素終端された表面層２０２を形成する。次に、表面層２０２上の一部の領域に、空間的に分離された２つの金薄膜２０３Ａ、２０３Ｂを蒸着する（図２（ｂ））。それが各々ソース電極２０３Ａ、ドレイン電極２０３Ｂになる。次に、ソース電極２０３Ａとドレイン電極２０３Ｂとの間に、空間的に分離して、Ａｌ薄膜２０４を蒸着する。これがゲート電極２０４になる（図２（ｃ））。このように作製されたＦＥＴを動作させる場合の配線を図２（ｄ）に示す。
【０００５】
このような従来技術によって作製した、ゲート長１μｍのＦＥＴのドレイン電流特性を図３に示す。この従来技術によるＦＥＴのゲート電圧−３Ｖにおける最大ドレイン電流密度は、３０℃で１００ｍＡ／ｍｍであった。さらに、図３に示すように、試料温度を上げて行ったところ、１５０℃付近でドレイン電流密度は急激に減少し、再び室温に戻してもドレイン電流密度は元に戻らなかった（非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】M. Kubovic, Y. Yamauchi, M. Kasu, “Improvements in Thermal Stability of Hydrogen-terminated Diamond FETs”, Extended Abstract of the 2008 International Conference on Solid State Devices and Materials, Tsukuba, 2008, pp. 1036-1037.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の従来技術によるダイヤモンドＦＥＴでは、（１）室温における最大ドレイン電流密度が低いことと、（２）試料を昇温すると、ある温度以上でドレイン電流が劇的に減少し、劣化してしまうことが問題であり、実用に供することができない。
【０００８】
本発明は、このような問題点に鑑みてなされたものであり、その目的は、ダイヤモンドＦＥＴにおいて、ドレイン電流特性を改善することにある。また、本発明の別の目的は、そのようなＦＥＴに用いることのできるダイヤモンド薄膜を提供することにある。
【課題を解決するための手段】
【０００９】
このような目的を達成するために、本発明の第１の態様は、ホウ素濃度が２×１０20ｃｍ-3以上３×１０21ｃｍ-3以下であり、膜厚が１ｎｍ以上５ｎｍ以下であることを特徴とするダイヤモンド薄膜である。
【００１０】
また、本発明の第２の態様は、ダイヤモンド結晶層と、前記ダイヤモンド結晶層上のチャネル層と、前記チャネル層上のソース電極、ドレイン電極およびゲート電極とを備え、前記チャネル層は、第１の態様のダイヤモンド薄膜で構成されていることを特徴とする電界効果トランジスターである。
【００１１】
また、本発明の第３の態様は、第２の態様において、前記ソース電極および前記ドレイン電極と前記チャネル層との間に、ＴｉＣ層をそれぞれ備えることを特徴とする。
【００１２】
また、本発明の第４の態様は、第２又は第３の態様において、前記ゲート電極と前記チャネル層との間にＡｌ2Ｏ3層を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ホウ素濃度が２×１０20ｃｍ-3以上３×１０21ｃｍ-3以下であり、膜厚が１ｎｍ以上５ｎｍ以下であることを特徴とするダイヤモンド薄膜をチャネル層に用いることにより、ダイヤモンドＦＥＴにおいて、ドレイン電流特性を大幅に改善することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明によるダイヤモンドＦＥＴの作製工程を説明するための図である。
【図２】従来の水素終端されたダイヤモンドＦＥＴの作製工程を説明するための図である。
【図３】従来技術および本発明によるダイヤモンドＦＥＴのドレイン電流電圧特性を示す図である。
【図４】高濃度ホウ素ドープダイヤモンド薄膜層のシートキャリア濃度の膜厚依存性を示す図である。
【図５】高濃度ホウ素ドープダイヤモンド薄膜層のホウ素原子濃度に対するシート正孔濃度を示す図である。
【図６】本発明に係るダイヤモンド薄膜層の温度依存性を示す図である。
【図７】ＴｉＣ層とＴｉ層がなく、Ａｕ層のみがある従来技術に相当する場合（（ａ））と、Ａｕ層に加えてＴｉＣ層及びＴｉ層がある本発明の場合（（ｂ））のソース・ドレイン電極間の電流電圧特性を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の実施形態を詳細に説明する。具体的な材料や数値に言及して説明を行うが、これらの材料や数値に本発明の範囲を限定する意図ではない。
【００１６】
本発明に係るダイヤモンドＦＥＴの構造をその作製工程に沿って説明する。
【００１７】
まず、ダイヤモンド結晶層１の表面上に、マイクロ波ＣＶＤ装置でトリメチルボロン（ＴＭＢ）とメタンを水素で希釈した原料ガスを供給し、ホウ素が高濃度にドープされたダイヤモンド薄膜層１０２を結晶成長する（図１（ａ））。結晶成長時のマイクロ波電力を５００Ｗ、基板温度を６００℃、Ｂ／Ｃ原子濃度比を６０００ｐｐｍとした。
【００１８】
次に、ソース電極およびドレイン電極として、Ｔｉ層１３１Ａ、１３１Ｂ、Ａｕ層１３２Ａ、１３２Ｂを順に蒸着する（図１（ｂ））。
【００１９】
次に、試料を４００℃でアニールを行い、Ｔｉをダイヤモンドと反応させて、ＴｉＣ層１３３Ａ、１３３Ｂを形成する（図１（ｃ））。最後に、ソース電極およびドレイン電極から空間的に離れたゲート部にＡｌ2Ｏ3膜１４１を形成し、その上にＡｌ層４２をゲート電極として蒸着する（図１（ｄ））。このように作製したダイヤモンドＦＥＴを動作させる場合の配線を図１（ｅ）に示す。
【００２０】
図３に、作製したダイヤモンドＦＥＴのドレイン電流特性を示す。本発明によるＦＥＴの特性は、ゲート電圧−３Ｖにおける最大ドレイン電流密度が６００ｍＡ／ｍｍとなり、従来技術による場合の約６倍に増加した。また、温度依存性に関しては、従来技術では室温から１５０℃付近でドレイン電流密度は急激に減少したが、本発明では９００℃まで安定して動作した。
【００２１】
図４に、ダイヤモンド薄膜層１０２の厚さを変えた時のシートキャリア濃度を示す。膜厚が１〜５ｎｍの範囲にあるとき、シートキャリア濃度は１×１０14ｃｍ-2以上あり、良好な特性を示すことが分かった。図５に、ホウ素原子濃度に対するシート正孔濃度を示す。２×１０20から３×１０21ｃｍ-3のときに、シート正孔濃度は１×１０14ｃｍ-2以上を示し、良好であることが分かった。また、図６に、ダイヤモンド薄膜層の温度依存性を示す。従来技術では温度上昇に従いシート正孔濃度が急激に減少するが、本発明ではほぼ１×１０14ｃｍ-2で安定している。
【００２２】
以上、説明してきたように、ホウ素濃度が２×１０20ｃｍ-3以上３×１０21ｃｍ-3以下であり、膜厚が１ｎｍ以上５ｎｍ以下であるダイヤモンド薄膜は、シートキャリア濃度および移動度が良好な値をとる。そして、このようなダイヤモンド薄膜をＦＥＴのチャネル層として用いることにより、図３を参照して説明したように、ドレイン電流特性に大幅な改善が見られる。最大ドレイン電流密度が大幅に増大する上、温度特性も安定するため、実用化可能なダイヤモンドＦＥＴを作製することができる。
【００２３】
図７に、ＴｉＣ層１３３Ａ、１３３ＢとＴｉ層１３１Ａ、１３１Ｂがなく、Ａｕ層１３２Ａ、１３２Ｂのみがある従来技術に相当する場合（（ａ））と、Ａｕ層１３２Ａ、１３２Ｂに加えてＴｉＣ層１３３Ａ、１３３Ｂ及びＴｉ層１３１Ａ、１３１Ｂがある本発明の場合（（ｂ））のソース・ドレイン電極間の電流電圧特性を示す。本発明の場合の方が明らかに電流値が高く、抵抗が低いことが分かった。
【符号の説明】
【００２４】
１０１  ダイヤモンド結晶層
１０２  ダイヤモンド薄膜層
１３１Ａ、１３１Ｂ  Ｔｉ層
１３２Ａ、１３２Ｂ  Ａｕ層
１３３Ａ、１３３Ｂ  ＴｉＣ層
１４１  Ａｌ2Ｏ3膜
１４２  Ａｌ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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