(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層に形成された第１導電型のドリフト層と、
前記ドリフト層に形成された第１導電型のドレイン層と、
前記ドリフト層から離れた前記半導体層に形成された第２導電型のベース層と、
前記ベース層に形成された中心部に複数の開口部を有する第１導電型のソース層と、
前記開口部を埋設して形成された第２導電型のコンタクト層と、
前記ソース層の端部から前記ベース層上を前記半導体層まで延在するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記コンタクト層が埋設された前記開口部の端部から前記ソース層の端部までの距離が、該距離の増加と共に増大するＥＳＤ耐量が飽和する距離であり、
前記コンタクト層と連続する第２導電型の半導体層が前記開口部端から前記開口部の周囲の前記ソース層の下部の前記ベース層内まで延在して延在部を形成し、前記複数の開口部間で該延在部が接続されていることを特徴とする半導体装置。
【請求項２】
複数の前記開口部が等間隔で形成されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＥＳＤ耐量にすぐれたＬＤＭＯＳトランジスタに係るものである。
【背景技術】
【０００２】
ＬＤＭＯＳトランジスタは、ＩＧＢＴと共に、バイポーラ型のパワートランジスタに比べて大電流、高耐圧、スイッチング特性が優れ使いやすいことからＤＣ−ＤＣコンバータなどのスイッチング電源や照明機器のインバータ回路、モーターのインバータ回路等に広く使用されている。なお、ＬＤＭＯＳトランジスタとは、Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称で横型二重拡散ゲートＭＯＳトランジスタを意味する。また、ＥＳＤとはＥｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅの略称で静電気放電を意味する。
【０００３】
係るＬＤＭＯＳトランジスタの断面構造は、例えば図１２（Ｂ）に簡略化して示したとおりである。同図は、ＮチャネルＭＯＳトランジスタの構成で表示している。即ち、Ｎ型半導体層５１、Ｎ−型ドリフト層５２、Ｎ＋型ドレイン層５７、Ｐ型ベース層５３、Ｎ＋型ソース層５６、Ｐ＋型コンタクト層５８、ゲート絶縁膜５４及びゲート電極５５から構成される。図１２（Ａ）は図１２（Ｂ）からＰ＋型コンタクト層５８を除いた構成である。ＬＤＭＯＳトランジスタの動作を考えるとＰ＋型コンタクト層５８の存在しない図１２（Ａ）の構成で十分とも思える。
【０００４】
しかし、図１２（Ａ）に示すＰ＋型コンタクト層５８が存在しないＬＤＭＯＳトランジスタにおいて、Ｎ＋型ドレイン層５７に正の高電圧＋Ｖｄを印加し、Ｎ＋型ソース層５６を接地し、ゲート電極５５に正電圧を印加してＬＤＭＯＳトランジスタをオンさせた場合以下の問題が生じる。即ち、ＬＤＭＯＳトランジスタをオンして、Ｎ＋型ソース層５６からＮ＋型ドレイン層５７に向け電子電流を流すと、以下に示す理由により、Ｎ＋型ソース層５６をエミッタ、Ｐ型ベース層５３をベース、Ｎ＋型ドレイン層５７等をコレクタとする寄生ＮＰＮトランジスタがオンして、ＬＤＭＯＳトランジスタのゲート電極５５で制御できない不要な電流が増加するという問題である。
【０００５】
ＬＤＭＯＳトランジスタがオンするとＮ＋型ソース層５６から電子がチャネル層を通りＮ−型ドリフト層５２内に流れ込み、Ｎ−型ドリフト層５２内の高電界により加速されＮ＋型ドレイン層５７に流れ込む。この場合、Ｎ−型ドリフト層５２で加速された電子は高エネルギーを有するホットエレクトロンになりＮ−型ドリフト層５２内等で格子等に作用して多数の電子、正孔対を発生させる。図１２（Ａ）の丸印で囲ったｅ―はホットエレクトロンであり、ｅ―、ｅ＋はホットエレクトロンの作用により発生した電子−正孔対である。
【０００６】
このようにして発生した電子はＮ＋型ドレイン層５７に流れ込むが、正孔は接地電位をもつＮ＋ソース層５６に向かって流れる。Ｎ＋型ソース層５６に達した正孔はそのポテンシャルバリアに阻まれ、Ｎ＋ソース層５６の周辺のＰ型ベース層５３内に分布することになり該Ｐ型ベース層５３の電位は、接地電位であるＮ＋型ソース層５６の電位より高くなる。
【０００７】
その結果、前述のＮ＋型ソース層５６をエミッタ、Ｐ型ベース層５３をベース、Ｎ＋型ドレイン層５７をコレクタとするＮＰＮ寄生トランジスタは、ベース層となるＰ型ベース層５３の電位がエミッタ層となるＮ＋型ソース層５６の電位より高くなるのでオンし、Ｎ＋型ソース層５６からＰ型ベース層５３に向け電子電流が流れる。Ｐ型ベース層５３に流れ込んだ電子電流は正電圧＋Ｖｄを有するＮ＋型ドレイン層５７に流れ込む。結果的にＬＤＭＯＳトランジスタのゲート電極５５で制御できない不要な電流が増大するという問題が発生する。
【０００８】
それに対して、図１２（Ｂ）に示すＰ＋型コンタクト層５８がＮ＋型ソース層５６と並列に且つＰ型ベース層５３内まで延在して形成されている場合、上記ＮＰＮ寄生トランジスタがオンするという問題は生じにくい。ホットエレクトロンによりＮ−型ドリフト層５２内で電子−正孔対が発生し、電子がＮ＋型ドレイン層５７に流れ込むのは図１２（Ａ）の場合と変わらないが正孔については事情が異なる。
【０００９】
接地電位のＮ＋型ソース層５６に向かう正孔の殆どは、図１２（Ａ）の場合と異なりＮ＋型ソース層５６に並列に且つＰ型ベース層５３内まで延在して形成された正孔のポテンシャルバリアとならないＰ＋型コンタクト層５８が存在するので、そこに向かって流れ込む。従って、Ｎ＋型ソース層５６の電位とＮ＋型ソース層５６の近傍のＰ型ベース層５３の電位の電位差は小さくなり、上述のようなＮＰＮ寄生バイポーラがオンする確率は低くなる。
【００１０】
しかし、通常電源電圧より極端に大きいＥＳＤによる大きな正のサージ電圧がＮ＋型ドレイン層５７に印加されたとき、前記寄生ＮＰＮトランジスタがオン状態にならなければ
ソース−ドレイン間絶縁破壊が起こり、ＬＤＭＯＳトランジスタが破壊してしまう。係るＥＳＤによる大きな正のサージ電圧がＮ＋型ドレイン層５７に印加された場合の問題点と対策が以下の特許文献１に開示されている。
【００１１】
即ち、ＥＳＤによる大きな正のサージ電圧がＮ＋型ドレイン層５７に印加された場合、強電界のＮ＋型ドレイン層５７近傍でアバランシェ降伏が起こり大量の電子−正孔対が発生する。発生した電子はＮ＋型ドレイン層５７に流れ込み、正孔はＰ型ベース層５３内に流れ込む。
【００１２】
Ｐ型ベース層５３内に流れ込んだ正孔によりＰベース層５３の電位がＮ＋型ソース層５６の電位より高くなる。この結果、Ｎ＋型ソース層５６をエミッタ層、Ｐ型ベース層５３をベース層、Ｎ＋型ドレイン層５７等をコレクタとする寄生ＮＰＮトランジスタがオン状態になる。
【００１３】
この寄生ＮＰＮトランジスタがオン状態になることにより、Ｎ＋型ソース層５６とＮ＋型ドレイン層５７の間の電圧が低い電圧にクランプされ、ＥＳＤによる素子の破壊を阻止している。しかしＮ＋型ドレイン層５７の近傍で局所的な電流集中が起こり、この領域での熱的な暴走が生じる。
【００１４】
このため十分なＥＳＤ耐量が得られず、極端な場合、Ｎ＋型ドレイン層５７近傍が破壊されるという問題がある。これに対してＮ＋型ドレイン層５７に隣接して不図示のＰ＋型アノード層を形成し、ＥＳＤ耐量を向上させたＬＤＭＯＳトランジスタを実現するという内容である。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００１−３２００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
特許文献１においては、ＥＳＤ耐量が小さい原因をＮ＋ドレイン層５７等の近傍のアバランシェ電流の局所的な集中による熱的暴走ととらえ、ドレイン側の構成を変更して対処している。寄生ＮＰＮトランジスタについては当然にオン状態になるとしている。しかし、Ｐ＋型コンタクト層５８の役割は、寄生ＮＰＮトランジスタがオン状態になることを防止することも担っている。
【００１７】
従って、通常動作時は寄生ＮＰＮトランジスタがオン状態になるのを防止する一方で、異常に大きなサージ電圧が印加されたときは寄生ＮＰＮトランジスタがオン状態になるようにするため、Ｐ＋型コンタクト層５８及びＮ＋型ソース層５６をどのように構成するかが課題となる。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、第１導電型の半導体層と、前記半導体層に形成された第１導電型のドリフト層と、前記ドリフト層に形成された第１導電型のドレイン層と、前記ドリフト層から離れた前記半導体層に形成された第２導電型のベース層と、前記ベース層に形成された中心部に複数の開口部を有する第１導電型のソース層と、前記開口部を埋設して形成された第２導電型のコンタクト層と、前記ソース層の端部から前記ベース層上を前記半導体層まで延在するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を具備し、前記コンタクト層が埋設された前記開口部の端部から前記ソース層の端部までの距離が、該距離の増加と共に増大するＥＳＤ耐量が飽和する距離であり、前記コンタクト層と連続する第２導電型の半導体層が前記開口部端から前記開口部の周囲の前記ソース層の下部の前記ベース層内まで延在して延在部を形成し、前記複数の開口部間で該延在部が接続されていることを特徴とする。
【００１９】
また、本発明の半導体装置は、複数の前記開口部が等間隔で形成されることを特徴とする。
【発明の効果】
【００２１】
本発明の半導体装置によれば、ＬＤＭＯＳトランジスタのＥＳＤ耐量をばらつき面も含め大幅に改善することができる。
【図面の簡単な説明】
【００２２】
【図１】比較例による半導体装置のソース領域の平面図及び断面図である。
【図２】比較例による半導体装置のソース領域の平面図及び断面図である。
【図３】本発明の実施形態における半導体装置のソース領域の平面図及び断面図である。
【図４】比較例による半導体装置のソース領域の平面図及び断面図である。
【図５】ＨＢＭ耐量テスト用の回路図である。
【図６】本実施形態と比較例とのＨＢＭ＋耐量を比較するＨＢＭ＋耐量度数分布である。
【図７】Ｎ＋型ソース層の開口部に対するＰ＋型コンタクト層形成用コンタクト溝の大きさの違いによるＨＢＭ＋耐量の差を示すＨＢＭ＋耐量度数分布である。
【図８】Ｎ＋型ソース層の開口部端からＮ＋型ソース層の端部までの距離とＨＢＭ＋耐量の関係を示すグラフである。
【図９】Ｎ＋型ソース層の中心部に開口溝が形成された比較例による半導体装置の平面図及び断面図である。
【図１０】本実施形態における半導体装置と比較例のＨＢＭ＋耐量を比較するＨＢＭ＋耐量度数分布である。
【図１１】比較例による半導体装置のソース領域の平面図及び断面図である。
【図１２】高耐圧ＬＤＭＯＳトランジスタでのＰ＋型コンタクト層の有無による寄生ＮＰＮトランジスタのオン動作について説明する断面図である。
【発明を実施するための形態】
【００２３】
本発明の実施形態は図３と同一構成でＸ３が１．５μｍ前後になるＬＤＭＯＳトランジスタである。そのことを図１〜図１１に基づいて以下に説明する。本発明は、中心部に複数の等間隔に形成された開口部を有するラダー状の形状からなるＮ＋型ソース層３の面積拡大に関する。特にＰ＋型コンタクト層４で埋設された該開口部の端部からＮ＋型ソース層３の端部までの距離Ｘと、該距離Ｘの増加と共に増大し最後に飽和するＨＢＭ耐量、即ちＥＳＤ耐量の関係に関する。従って、図面もドレイン領域の記載は省略し、ソース領域も１本のＮ＋型ソース層３を中心とする簡略化した図面で説明する。
【００２４】
図１〜図４は１本のＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離ＸをＸ１からＸ４まで拡大した場合の図面である。図１はＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離がＸ１、具体的には０．６μｍの場合を示している。Ｎ＋型ソース層３の開口部７の幅は１．２μｍで図１〜図４で共通である。
【００２５】
図１（Ａ）はその平面図を示し、図１（Ｂ）は図１（Ａ）のＡ−Ａ断面図でありＮ＋型ソース層３の開口部７を含んでいる。開口部７には層間絶縁膜６に形成されたコンタクト溝８からボロン等がイオン注入されＰ＋型コンタクト層４が形成される。また、図１（Ｃ）は図１（Ａ）のＢ−Ｂ断面図でありＮ＋型ソース層３の一部がコンタクト溝８から露出する。露出したＮ＋ソース層の下方には開口部７に形成されたＰ＋型コンタクト層４に連続するＰ型層４ａが形成される。
【００２６】
図２はＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離ＸをＸ２、具体的には１．６μｍにした場合を示している。コンタクト溝８の幅を含め他の構成は図１と同様である。従って、図１の場合に比してＮ＋型ソース層３の全体の幅が２μｍ広くなっており電流が流れやすくなっている。
【００２７】
図３はＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘ３が図２と同様、即ち１．６μｍであるが、図３（Ｂ）に示すように、層間絶縁膜６に形成されたコンタクト溝８の幅がＮ＋型ソース層３の開口部７の幅より広くなる。また、該コンタクト溝８の両端の外側の層間絶縁膜６の下のそれぞれ０．６μｍ部分のＮ＋型ソース層３のみが層間絶縁膜６で被覆される点で、その部分は図１に似た構成となる。
【００２８】
しかし、この場合でもＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘ３は図２の場合のＸ２と同様で１．６μｍである。図２の場合、Ｎ＋型ソース層３の開口部７とコンタクトホール８の開口幅が同一であるため、フォトリソ工程におけるマスクずれによりＮ＋型ソース層３の開口部７内がＰ＋型コンタクト層４で完全に埋設されない場合がある。そのため、正孔吸収能力にバラツキが生じる恐れがある。
【００２９】
それに対して図３では、Ｐ＋型コンタクト層４形成用マスクでもあるコンタクト溝８の幅がＮ＋型ソース層３の開口部７の幅より大きい。そのため、係るコンタクト溝８からボロン等をイオン注入することによりＮ＋型ソース層３の開口部７内は完全にＰ＋型コンタクト層４で埋設される。この場合、コンタクト溝８内に露出したＮ＋型ソース層３の下方にもボロン等がイオン注入されＰ＋型コンタクト層４と連続するＰ型層４ａが形成される。
【００３０】
図４はＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離ＸがＸ４、具体的には２．６μｍまで更に拡張された場合を示している。層間絶縁膜６にＮ＋型ソース層３の開口部７より大きなコンタクト溝８を形成し、両端０．６μｍを除いてＮ＋型ソース層３を露出するのは図３の場合と同様である。
【００３１】
次に、図１〜図４に示すように、Ｎ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘを増加させた場合、ＬＤＭＯＳトランジスタのＥＳＤ耐量がどのように改善されるか、その様子をＨＢＭ耐量＋で以下に比較する。ＥＳＤは静電荷を帯びた人または物体等が半導体デバイスに接触した場合に放電される高エネルギーパルスと考えられる。
【００３２】
係るＥＳＤ耐量を比較する場合、ＨＢＭ（Ｈｕｍａｎ  ｂｏｄｙ  ｍｏｄｅｌ）耐量とＭＭ（Ｍａｃｈｉｎｅ  ｍｏｄｅｌ）耐量で比較する方法があるが、ＨＢＭ耐量で比較するのが一般的である。人間は内部容量Ｃ＝１００ｐＦ、皮膚抵抗Ｒ＝１．５ｋΩを有する帯電体であるとして、図５に示すテスト回路でＨＢＭ耐量を測定する。即ち、同図でＣ＝１００ｐＦのコンデンサＣを電圧ＶＥＳＤでチャージしておきスイッチを右側に倒しＲ＝１．５ｋΩの抵抗を通して被テストデバイスにパルス状のＶＥＳＤを印加し放電する。
【００３３】
係るテスト回路で測定した図１〜図４の各サンプルＬＤＭＯＳトランジスタのＨＢＭ＋耐量を図６、図７に示す。ＨＢＭ＋耐量とは、具体的にはＬＤＭＯＳトランジスタの不図示のＮ＋型ドレイン層に大きな正のＥＳＤパルスが入力した場合のＬＤＭＯＳトランジスタの破壊耐量である。
【００３４】
図６はＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘを変化させた図１、図３及び図４の場合に対応するＨＢＭ＋耐量の分布を示している。図６（Ａ）はＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘが０．６μｍである図１の場合のＨＢＭ＋の分布を示す。平均値が１３３０Ｖと低い。
【００３５】
それに対して図６（Ｂ）はＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘが１．６μｍである図３の場合のＨＢＭ＋耐量の分布を示している。その平均値は２１４３Ｖまで改善されている。図６（Ｂ）は図３に対応しているが、図３と図２の場合のＨＢＭ＋耐量の分布を比較したのが図７である。
【００３６】
図７（Ｂ）が図６（Ｂ）と同一サンプルであり図３の場合に対応する。また、図７（Ａ）が図２の場合に対応する。両者に６０Ｖ程度の差が見られるがバラツキの範囲で、ほぼ同等のＨＢＭ＋耐量と判断する。
【００３７】
最後に図６（Ｃ）はＮ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘが２．６μｍの図４の場合に対応するＨＢＭ＋耐量の分布である。図６（Ｂ）に比して３０Ｖ程度低くなっているがバラツキの範囲と考える。
【００３８】
上記図６のＨＢＭ＋耐量の結果から、Ｎ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘを所定の距離より伸ばしてもＨＢＭ＋耐量がそれに従って増加し続けるものではなく所定のレベルに飽和することが判明した。
【００３９】
Ｎ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘを横軸に、ＨＢＭ＋耐量を縦軸に表示した関係を、図６、図７に基づいて、図８に整理したグラフで示す。同図より、Ｎ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘを１．５μｍ前後に設計することにより最大のＨＢＭ＋耐量２１００Ｖ前後となる本実施形態のＬＤＭＯＳトランジスタが実現できることが分かる。
【００４０】
図８の距離Ｘが１．６μｍの位置での×印は、図３（Ａ）のＮ＋型ソース層３の複数の開口部７を連続させ、図９（Ａ）に示すようにストライプ状の１本の開口溝９にした場合のＨＢＭ＋耐量の平均値を示している。ＨＢＭ＋耐量の分布は図１０（Ｂ）に示される。図３に対応するＨＢＭ＋耐量の分布である図１０（Ｃ）に比し平均値は２０００Ｖ近傍でほぼ良好だが、ＨＢＭ＋耐量がより低い状態に分布し不利なことが分かる。
【００４１】
図１１に、Ｎ＋型ソース層３の開口部７を大きくした点のみが図３の場合と異なるＬＤＭＯＳトランジスタの構成を示す。Ｐ＋型コンタクト層４が形成された開口部７の端部からＮ＋型ソース層３の端部までの距離が図１と同様の０．６μｍまで短くなる。その結果、図１０（Ａ）に示すように、ＨＢＭ＋耐量は同図（Ｃ）に示す図３のＨＢＭ＋耐量の平均値より６００Ｖ弱程度低いものとなる。
【００４２】
Ｎ＋型ソース層３の開口部７の端部からＮ＋型ソース層３の端部までの距離Ｘが大きくなるとＨＢＭ＋耐量が大きくなる理由について以下に説明する。図１（Ｂ）に比し、図３（Ｂ）等に示すように距離Ｘが大きくなることは、図１（Ｂ）に比し図３（Ｂ）等のソース面積が拡大することであり、Ｎ＋型ソース層３に一様に電流が流れやすくなる。また、距離Ｘが大きくなると、ＨＢＭ＋の異常に高いサージ電圧によりアバランシェ降伏時に発生しＮ＋型ソース層３に集結する大量の正孔を、瞬時にＰ＋型コンタクト層４で吸収しきれない現象が生じうる。
【００４３】
または、大量の正孔がＰ＋型コンタクト層４に流れ込むためその通路となるＮ＋型ソース層３の下部のＰ型ベース層２に電位勾配が生じる。即ち、Ｎ＋型ソース層３とＰ型ベース層２とで形成するＰＮ接合が順方向バイアスされる。結果的に、Ｎ＋型ソース層３をエミッタ、Ｐ型ベース層２をベース、Ｎ＋型ドレイン層をコレクタとする寄生ＮＰＮトランジスタがオンする。
【００４４】
一旦、Ｎ＋型ソース層３の一部で寄生ＮＰＮトランジスタがオンすると拡張され広い電流経路を有するＮ＋型ソース層３の全面に寄生ＮＰＮトランジスタのオン状態が拡がり、ＬＤＭＯＳトランジスタがＨＢＭ＋によるサージ電圧から保護される。従って、高いＨＢＭ＋耐量が確保できる。
【００４５】
一方で図１（Ｂ）に示すように、距離Ｘが０．６μｍと短い場合は上記アバランシェ降伏時に生じた正孔はその大半が瞬時にＰ＋型コンタクト層４に吸収される等して上記寄生ＮＰＮトランジスタがオンし難い。例え、Ｎ＋型ソース層３の一部で寄生ＮＰＮトランジスタがオンしたとしてもＮ＋型ソース層３の面積が小さいためＮ＋型ソース層３の全体で寄生ＮＰＮトランジスタがオンすることはない。従って、ＨＢＭ＋耐量も低いものにならざるを得ない。
【００４６】
寄生ＮＰＮトランジスタのオン状態は一定の幅を有するパルス電圧を印加しその応答を観察するＴＬＰ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｐｕｌｓｅ）法により確認できる。寄生ＮＰＮトランジスタがオンするとその場所が発光することからエミッション顕微鏡で確認できる。
【００４７】
図１（Ｂ）のように距離Ｘが０．６μｍと小さい場合はＮ＋ソース層３の局部的な場所でスポット状の発光が何点か確認される。Ｎ＋型ソース層３の面積が小さいことからその広がりも見られない。それに対して、図３（Ｂ）のように距離Ｘが１．６μと大きい場合は、Ｎ＋型ソース層３の全面に渡って細かい発光点が一様に分布しているのが見られる。
【００４８】
即ち、距離Ｘが大きくなると、始めは局部的なスポット状の発光ポイントが短時間内にＮ＋型ソース層３の全体に拡がり、Ｎ＋型ソース層３は細かい発光点の集合体になる。この発光状況からＮ＋型ソース層３の広い範囲で寄生ＮＰＮトランジスタがオンしているのが確認できる。
【００４９】
係るＴＬＰ法とエミッション顕微鏡を使用し、図３（Ｂ）のＮ＋型ソース層３の開口部７にＰ＋型コンタクト層４を形成した場合と、図９のＮ＋型ソース層３の開口溝９にＰ＋型コンタクト層４を形成した場合の寄生ＮＰＮトランジスタのオン状態を示す発光状態の差も確認できる。図３（Ｂ）の場合は開口部７の両側のＮ＋型ソース層３が発光するが、図９の場合は開口溝９の片側のみが発光しているのが確認された。
【００５０】
図９の場合は開口溝９によりＮ＋型ソース層３が分断されており、その片側で寄生ＮＰＮトランジスタのオン状態になったとしても反対側に伝播しにくいからである。また、図９では、開口部７が開口溝９になることによりＰ＋型コンタクト層４の面積が増大し正孔がより吸収されやすくなり寄生ＮＰＮトランジスタがオンしにくくなっているからである。
【００５１】
更に、Ｎ＋型ソース層３の開口部７同士の間隔を不規則にしたときの発光状態についてＴＬＰ法とエミッション顕微鏡を使用して調査した所、開口部７同士の間隔が広い部分で発光状態が強く、狭い部分では発光状態が弱くなることが観察された。この結果は、ＨＢＭ＋耐量のばらつきに結びつく。従って、開口部７同士の間隔は均一にすべきであることが判明した。
【００５２】
更に言えば、開口部７同士の均一な間隔は、当該間隔部分での発光状態が不均一な状態から均一な状態に変わる間隔に設定することがＨＢＭ＋耐量のばらつき改善等の観点から有効である。
【００５３】
以上の説明で明らかなように、その中心部に開口部７を有するＮ＋型ソース層３と該開口部７内にＰ＋型コンタクト層４が埋設され形成されたＬＤＭＯＳトランジスタではＮ＋型ソース層３の面積を拡大することにより広い電流経路を確保することができ、Ｎ＋型ソース層３の広い領域で寄生ＮＰＮトランジスタをオンさせることができる。
【００５４】
特にＮ＋型ソース層３の開口部７の端部、即ちＰ＋型コンタクト層４の端部からＮ＋型ソース層３の端部までの距離を所定の距離以上にすることにより寄生ＮＰＮトランジスタをＮ＋型ソース層３の広い領域でオンさせることができＨＢＭ＋耐量を最大にできる。所定の距離は、図８で示すごとく、本実施形態では１．５μｍ近傍である。一般的にはＴＥＧによりＨＢＭ耐量が飽和し始めるＸを確認してＬＤＭＯＳトランジスタに採用することになる。
【００５５】
また、本実施形態では、Ｐ＋型コンタクト層４の形成される深さは、N＋型ソース層３より深くなっている。そのため、N＋ソース層の開口部のない図３（C）の位置においても、P型層４ａが形成される。P型層４ａは、N＋型ソース層３の開口部を埋設する図３（B）のP＋型コンタクト層４とつながっており、図３（C）の位置のP型ベース層２の電位と、図３（B）の位置のP型ベース層２の電位との差を小さくする。
【００５６】
これにより、図３（B）の位置の寄生NPNトランジスタと図３（C）の位置の寄生NPNトランジスタの動作しやすさの違いが小さくなるので、寄生NPNトランジスタのオン状態が拡がりやすくなり、LDMOSトランジスタがESDによるサージから保護される。
【００５７】
なお、図９のような開口溝９を形成することにより、図３（B）、図３（C）の位置にできる寄生NPNトランジスタの構造の違いをなくすことができるが、この場合はN＋型ソース層３が左右に分断されるため、Ｎ＋型ソース層３の両側の寄生NPNトランジスタがオンしにくいという問題が生じる。
【００５８】
本実施形態の半導体装置であるＬＤＭＯＳトランジスタの製造方法について図３等に基づいて簡単に説明する。先ず不図示のＰ型半導体基板を準備し、該Ｐ型半導体基板に不図示のＮ＋型埋め込み層を形成する。次に、所定のエピタキシャル法によりＮ＋型埋め込み層が形成されたＰ型半導体基板上にＮ型エピタキシャル層１を形成する。
【００５９】
次に、所定の方法によりＮ型エピタキシャル層１の表面からＰ型半導体基板内まで延在する不図示のＰ＋型分離層を形成すると共に必要領域に所定の方法により不図示の素子分離絶縁膜を形成する。
【００６０】
次に素子分離絶縁膜で分離された１の領域のＮ型エピタキシャル層１に所定のイオン注入法等によりリン（Ｐ）等をイオン注入等して不図示のＮ型ドリフト層を形成する。
【００６１】
次に、前記素子分離絶縁膜を除いたＮ型エピタキシャル層１上に不図示のゲート絶縁膜を形成する。その後、前記ゲート絶縁膜上から素子分離絶縁膜上に至るゲート電極５をポリシリコン膜等で所定の方法により形成する。
【００６２】
また、Ｎ型ドリフト層が形成されたＮ型エピタキシャル層１と素子分離絶縁膜を介して隣接するＮ型エピタキシャル層１に、ゲート電極５及び不図示のレジスト膜をマスクにしたイオン注入法等によりボロン（Ｂ）等をイオン注入してＰ型ベース層２を形成する。
【００６３】
次に、ゲート電極５及びレジスト膜をマスクにしてその中心部に複数の開口部７を有するＮ＋型ソース層３を所定のイオン注入法により砒素（Ａｓ）等をイオン注入して形成する。
【００６４】
この場合、開口部７の端部とＮ＋型ソース層３の端部の距離をＬＤＭＯＳトランジスタのＨＢＭ＋耐量が最大になる距離に決定したのが本発明の特徴である。ここで最大のＨＢＭ＋耐量とは開口部７の端部とＮ＋型ソース層３の端部の距離が増加するに伴い増大するＨＢＭ＋耐量の飽和するＨＢＭ＋耐量である。
【００６５】
この際、同時にＮ型ドリフト層に不図示のＮ＋型ドレイン層を形成する。次に、Ｎ＋型ソース層３等が形成されたＰ型半導体基板上を所定のＣＶＤ法等により層間絶縁膜６で被覆する。次に所定のフォトエッチング工程を経ることにより層間絶縁膜６にコンタクト溝８等を形成する。
【００６６】
次にＮ＋型ドレイン層上に形成されたコンタクト溝８等を被覆し、Ｎ＋型ソース３にＰ＋型コンタクト層４をボロン（Ｂ）等のイオン注入法で形成するためのレジストマスクＣＰを形成する。その後、所定のイオン注入法によりＰ＋型コンタクト層４を形成する。この際、イオン注入のエネルギーを任意に設定することにより、Ｐ＋型コンタクト層４の形成される深さがＮ＋型ソース層３より深くなるようにする。
【００６７】
次に、コンタクト溝８等が形成されたＰ型半導体基板上に所定のスパッタ法等でアルミニューム等からなる金属膜を堆積し、所定のフォトエッチング工程を経ることにより不図示のソース電極等を形成する。必要に応じ多層配線等を形成し、最後にパッシベーション膜を所定のＣＶＤ法等で形成等することによりＬＤＭＯＳトランジスタが完成する。
【符号の説明】
【００６８】
１  Ｎ型エピタキシャル層    ２  Ｐ型ベース層    ３  Ｎ＋型ソース層    
４  Ｐ＋型コンタクト層    ４ａ  Ｐ型層    ５  ゲート電極    ６  層間絶縁膜    
７  開口部    ８  コンタクト溝    ９  開口溝    
５１  Ｐ型半導体基板    ５２  Ｎ−型ドリフト層    ５３  Ｐ型ベース層    
５４  ゲート絶縁膜    ５５  ゲート電極    ５６  Ｎ＋型ソース層    
５７  Ｎ＋型ドレイン層    ５８  Ｐ＋型コンタクト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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