(57)【特許請求の範囲】
【請求項１】
帰還発振信号と所定の基準周波数を持つ基準発振信号とが入力され、前記基準発振信号と前記帰還発振信号の位相差を検出すると共に当該位相差を表す第１ディジタル信号を出力するディジタル位相比較部と、
前記第１ディジタル信号を対象に第１クロック信号に同期して平均化処理を行い、当該処理結果を第２ディジタル信号として出力するディジタルフィルタ部と、
発振ノードに結合されるインダクタ素子および複数の容量素子を含み、前記第２ディジタル信号が表す周波数設定情報に基づいて前記複数の容量素子を選択的に前記発振ノードに結合することで前記発振ノードにキャリア発振信号を出力するディジタル制御発振部と、
前記キャリア発振信号を分周することで前記帰還発振信号および前記第１クロック信号を出力する分周部と、
使用する規格上の周波数帯情報に基づいて前記第１クロック信号の第１クロック周波数を複数の選択肢の中から選択し、当該選択した第１クロック周波数と前記規格上の周波数帯の中から設定するキャリア周波数とに基づいて前記分周部で用いる分周比を制御する設定部とを有することを特徴とする高周波信号処理装置。
【請求項２】
請求項１記載の高周波信号処理装置において、
前記設定部は、前記第１クロック周波数を選択する際に、前記第１クロック周波数を「Ｆ」、前記規格上の周波数帯における送信キャリア周波数と受信キャリア周波数との差分値を「Ｄ」、送信動作時または受信動作時における信号帯域を「Ｂ」とし、「Ｍ」を１以上の任意の整数とすると、（（Ｄ−Ｂ）／Ｍ）≦Ｆ≦（（Ｄ＋Ｂ）／Ｍ）からなる禁止範囲に含まれない「Ｆ」の値を選択することを特徴とする高周波信号処理装置。
【請求項３】
請求項２記載の高周波信号処理装置において、
前記設定部は、前記第１クロック周波数を選択する際に、さらに、前記禁止範囲に対して所定のマージンを持つ値で、かつ前記基準周波数のＮ（Ｎは１以上の整数）倍の値の中から最小の値を選択することを特徴とする高周波信号処理装置。
【請求項４】
請求項１記載の高周波信号処理装置において、
前記第１クロック周波数は、前記基準周波数のＮ（Ｎは１以上の整数）倍の値であることを特徴とする高周波信号処理装置。
【請求項５】
請求項４記載の高周波信号処理装置において、
前記分周部は、
前記キャリア発振信号を予め定められる複数の第１分周比のいずれかで分周するプリスケーラ回路と、
前記設定部からの第１制御値に基づいて、前記プリスケーラ回路の前記複数の第１分周比を切り替えながら前記プリスケーラ回路の出力信号を第２分周比で分周し、前記帰還発振信号を出力する第１分周回路と、
前記設定部からの第２制御値に基づいて、前記プリスケーラ回路の出力信号を第３分周比で分周し、前記第１クロック信号を出力する第２分周回路とを有することを特徴とする高周波信号処理装置。
【請求項６】
請求項５記載の高周波信号処理装置において、
前記設定部は、
前記第１クロック周波数の選択を行い、当該選択した第１クロック周波数の情報と前記キャリア周波数の情報を出力する制御ユニットと、
前記制御ユニットから出力される前記第１クロック周波数の情報と前記キャリア周波数の情報を保持する設定レジスタと、
前記設定レジスタの前記キャリア周波数の情報に基づいて、前記第１制御値を時系列上で動的に変更し、前記キャリア周波数と前記基準周波数の比率となる設定分周比として小数点を含めた値を前記第１分周回路に実現させるシグマデルタ変調回路とを有することを特徴とする高周波信号処理装置。
【請求項７】
請求項６記載の高周波信号処理装置において、
前記第１制御値には、前記第２分周比に該当する第１カウント値が含まれ、
前記第２分周回路は、前記プリスケーラ回路の出力信号を第２カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号に対して、前記プリスケーラ回路の出力信号を前記第２カウント値とは値が１異なる第３カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号を第１頻度で混ぜ合わせることで前記第１クロック信号を生成し、
前記シグマデルタ変調回路は、さらに、前記第１カウント値と、前記設定レジスタの前記第１クロック周波数の情報とに基づいて、前記ハイレベル信号及び前記ロウレベル信号に伴うカウント値の合計が前記第１カウント値に一致するように、前記第２カウント値および前記第１頻度を算出し、当該算出結果を第２制御値として出力することを特徴とする高周波信号処理装置。
【請求項８】
請求項４記載の高周波信号処理装置において、
前記設定部は、更に、前記ディジタルフィルタ部における所定のカットオフ周波数を前記第１クロック信号が採り得る前記第１クロック周波数の一つで実現する第１フィルタ係数と、前記所定のカットオフ周波数を前記第１クロック周波数の他の一つで実現する第２フィルタ係数とを保持する記憶部を有することを特徴とする高周波信号処理装置。
【請求項９】
請求項６記載の高周波信号処理装置において、さらに、
ベースバンド帯の送信信号を送信用キャリア信号を用いて所定の送信周波数帯にアップコンバートする送信用ミキサ回路と、
所定の受信周波数帯を持つ受信信号を受信用キャリア信号を用いてベースバンド帯にダウンコンバートする受信用ミキサ回路と、
前記ディジタル位相比較部、前記ディジタルフィルタ部、前記ディジタル制御発振部、前記分周部、前記設定レジスタおよび前記シグマデルタ変調回路を備え、前記キャリア発振信号として前記送信用キャリア信号を生成する送信用ＰＬＬ回路と、
前記ディジタル位相比較部、前記ディジタルフィルタ部、前記ディジタル制御発振部、前記分周部、前記設定レジスタおよび前記シグマデルタ変調回路を備え、前記キャリア発振信号として前記受信用キャリア信号を生成する受信用ＰＬＬ回路とを有することを特徴とする高周波信号処理装置。
【請求項１０】
ベースバンド帯の送信信号を送信用キャリア信号を用いて所定の送信周波数帯にアップコンバートする送信用ミキサ回路と、
前記送信用キャリア信号を出力する送信用ＰＬＬ回路と、
前記送信用ミキサ回路の後段に設けられ、送信信号を所定のゲインで増幅する電力増幅回路と、
所定の受信周波数帯を持つ受信信号を受信用キャリア信号を用いてベースバンド帯にダウンコンバートする受信用ミキサ回路と、
前記受信用キャリア信号を出力する受信用ＰＬＬ回路と、
アンテナと、
前記電力増幅回路の後段と前記アンテナの間、かつ前記受信用ミキサ回路の前段と前記アンテナの間に設けられ、送信信号の中から予め定めた周波数帯を選択して前記アンテナに向けて伝送し、前記アンテナで受信した受信信号の中から予め定めた周波数帯を選択して前記受信用ミキサ回路に向けて伝送するデュプレクサとを備え、
前記送信用ＰＬＬ回路および前記受信用ＰＬＬ回路のそれぞれは、
帰還発振信号と所定の基準周波数を持つ基準発振信号とが入力され、前記基準発振信号と前記帰還発振信号の位相差を検出すると共に当該位相差を表す第１ディジタル信号を出力するディジタル位相比較部と、
前記第１ディジタル信号を対象に第１クロック信号に同期して平均化処理を行い、当該処理結果を第２ディジタル信号として出力するディジタルフィルタ部と、
発振ノードに結合されるインダクタ素子および複数の容量素子を含み、前記第２ディジタル信号が表す周波数設定情報に基づいて前記複数の容量素子を選択的に前記発振ノードに結合することで前記発振ノードに前記送信用キャリア信号又は前記受信用キャリア信号となるキャリア発振信号を出力するディジタル制御発振部と、
前記キャリア発振信号を分周することで前記帰還発振信号および前記第１クロック信号を出力する分周部と、
使用する規格上の周波数帯情報に基づいて前記第１クロック信号の第１クロック周波数を複数の選択肢の中から選択し、当該選択した第１クロック周波数と前記規格上の周波数帯の中から設定するキャリア周波数とに基づいて前記分周部で用いる分周比を制御する設定部とを有することを特徴とする無線通信システム。
【請求項１１】
請求項１０記載の無線通信システムにおいて、
前記設定部は、前記第１クロック周波数を選択する際に、前記第１クロック周波数を「Ｆ」、前記規格上の周波数帯における送信キャリア周波数と受信キャリア周波数との差分値を「Ｄ」、送信動作時または受信動作時における信号帯域を「Ｂ」とし、「Ｍ」を１以上の任意の整数とすると、（（Ｄ−Ｂ）／Ｍ）≦Ｆ≦（（Ｄ＋Ｂ）／Ｍ）からなる禁止範囲に含まれない「Ｆ」の値を選択することを特徴とする無線通信システム。
【請求項１２】
請求項１１記載の無線通信システムにおいて、
前記設定部は、前記第１クロック周波数を選択する際に、さらに、前記禁止範囲に対して所定のマージンを持つ値で、かつ前記基準周波数のＮ（Ｎは１以上の整数）倍の値の中から最小の値を選択することを特徴とする無線通信システム。
【請求項１３】
請求項１２記載の無線通信システムにおいて、
前記規格上の周波数帯は、Ｗ−ＣＤＭＡ規格又はＬＴＥ規格で定められる周波数帯であることを特徴とする無線通信システム。
【請求項１４】
請求項１０記載の無線通信システムにおいて、
前記第１クロック周波数は、前記基準周波数のＮ（Ｎは１以上の整数）倍の値であることを特徴とする無線通信システム。
【請求項１５】
請求項１４記載の無線通信システムにおいて、
前記分周部は、
前記キャリア発振信号を予め定められる複数の第１分周比のいずれかで分周するプリスケーラ回路と、
前記設定部からの第１制御値に基づいて、前記プリスケーラ回路の前記複数の第１分周比を切り替えながら前記プリスケーラ回路の出力信号を第２分周比で分周し、前記帰還発振信号を出力する第１分周回路と、
前記設定部からの第２制御値に基づいて、前記プリスケーラ回路の出力信号を第３分周比で分周し、前記第１クロック信号を出力する第２分周回路とを有することを特徴とする無線通信システム。
【請求項１６】
請求項１５記載の無線通信システムにおいて、
前記設定部は、
前記第１クロック周波数の選択を行い、当該選択した第１クロック周波数の情報と前記キャリア周波数の情報を出力する制御ユニットと、
前記制御ユニットから出力される前記第１クロック周波数の情報と前記キャリア周波数の情報を保持する設定レジスタと、
前記設定レジスタの前記キャリア周波数の情報に基づいて、前記第１制御値を時系列上で動的に変更し、前記キャリア周波数と前記基準周波数の比率となる設定分周比として小数点を含めた値を前記第１分周回路に実現させるシグマデルタ変調回路とを有することを特徴とする無線通信システム。
【請求項１７】
請求項１６記載の無線通信システムにおいて、
前記第１制御値には、前記第２分周比に該当する第１カウント値が含まれ、
前記第２分周回路は、前記プリスケーラ回路の出力信号を第２カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号に対して、前記プリスケーラ回路の出力信号を前記第２カウント値とは値が１異なる第３カウント値でカウントした期間を持つハイレベル信号又はロウレベル信号を第１頻度で混ぜ合わせることで前記第１クロック信号を生成し、
前記シグマデルタ変調回路は、さらに、前記第１カウント値と、前記設定レジスタの前記第１クロック周波数の情報とに基づいて、前記ハイレベル信号及び前記ロウレベル信号に伴うカウント値の合計が前記第１カウント値に一致するように、前記第２カウント値および前記第１頻度を算出し、当該算出結果を第２制御値として出力することを特徴とする無線通信システム。
【請求項１８】
請求項１４記載の無線通信システムにおいて、
前記設定部は、更に、前記ディジタルフィルタ部における所定のカットオフ周波数を前記第１クロック信号が採り得る前記第１クロック周波数の一つで実現する第１フィルタ係数と、前記所定のカットオフ周波数を前記第１クロック周波数の他の一つで実現する第２フィルタ係数とを保持する記憶部を有することを特徴とする無線通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号処理装置および無線通信システムに関し、特に、ディジタル型ＰＬＬ（Phase Locked Loop）回路を搭載した携帯電話システム用の高周波信号処理装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、送信系回路から受信系回路への送信漏れ信号の影響を緩和するための送信漏れ信号除去用適応フィルタが示されている。すなわち、受信系回路が希望信号とジャマーを含んだ受信信号と送信漏れ信号とを受けた際に、ジャマーと送信漏れ信号との混変調によって希望信号に雑音が生じ得る。そこで、当該適応フィルタは、受信系回路において、受信信号からこの送信漏れ信号の推定値を減算する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００８−５２１２８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、携帯電話機を代表とする無線通信システムは、大別すると、ベースバンド信号（ディジタル信号）を処理するベースバンド処理部と、当該ベースバンド信号と高周波信号との間の周波数変換を行う高周波信号処理部等によって構成される。通常、高周波信号処理部にはベースバンド処理部と異なり多くのアナログ回路が含まれるため、ベースバンド処理部と高周波信号処理部は、それぞれ個別の半導体チップで実現される場合が多い。高周波信号処理部内のアナログ回路の代表として、高周波信号を生成するＰＬＬ回路が挙げられる。
【０００５】
近年、このアナログ型ＰＬＬ回路の代替え技術としてディジタル回路で構成されるディジタル型ＰＬＬ回路が注目されている。ディジタル型ＰＬＬ回路は、ＡＤＰＬＬ（All Digital Phase Locked Loop）等とも呼ばれる。ディジタル型ＰＬＬ回路を用いると、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスによる微細化技術を享受できるため、その進歩に伴い小面積化、低電源電圧化、高性能化（高速化）等が図れる。また、ベースバンド処理部と高周波信号処理部を同一の半導体チップで実現することも期待でき、無線通信システムの更なる小型化が期待できる。
【０００６】
また、携帯電話機等の無線通信システムでは、一般的に、スプリアス（不要信号）に伴う問題を解決する（所謂スプリアス対策）が共通の課題となっている。ここで、高周波信号処理部に前述したようなディジタル型ＰＬＬ回路を適用した場合、次のような場合にスプリアスの問題が生じ得ることが本発明者等の検討によって見出された。図１５は、本発明の前提として検討した無線通信システムにおいて、スプリアスの問題が生じるメカニズムの一例を示す説明図であり、図１６は、図１５とは異なるメカニズムの一例を示す説明図である。
【０００７】
図１５では、例えば携帯電話機等に搭載される送受信系回路の一部が簡略的に示されている。図１５において、送信時には、送信用ミキサ回路ＭＩＸ＿ＴＸが、送信用のアナログベースバンド信号ＴＸＤＡＴ（例えば０〜２０ＭＨｚ）を高周波帯にアップコンバート（周波数変換）ならびに変調し、電力増幅回路ＨＰＡが当該変調信号を増幅して送信電力信号ＴＸを出力する。この際に、ＭＩＸ＿ＴＸは、送信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸによって生成され、例えば２ＧＨｚ帯の周波数を持つ送信用のローカル信号（局部発振信号、キャリア信号）ＬＯ＿ＴＸを用いてアップコンバートを行う。また、ＨＰＡによって出力されたＴＸは、送信周波数帯と受信周波数帯を分離するデュプレクサＤＰＸ（例えばバンドパスフィルタＢＰＦで実現）を介してアンテナＡＮＴから送信される。
【０００８】
一方、受信時には、ＡＮＴによって受信された信号がＤＰＸを介して受信電力信号ＲＸとして受信用ミキサ回路ＭＩＸ＿ＲＸに入力され、ＭＩＸ＿ＲＸは、当該ＲＸ（例えば２ＧＨｚ帯）をアナログベースバンド信号ＲＸＤＡＴ（例えば０〜２０ＭＨｚ等）にダウンコンバート（周波数変換）ならびに復調する。この際に、ＭＩＸ＿ＲＸは、受信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸによって生成され、例えば２ＧＨｚ帯の周波数を持つ受信用のローカル信号（局部発振信号、キャリア信号）ＬＯ＿ＲＸを用いてダウンコンバートを行う。ＲＸＤＡＴは、ロウパスフィルタＬＰＦを介して不要な高周波成分が除去されたのち、アナログディジタル変換回路ＡＤＣを介してディジタルベースバンド信号に変換される。
【０００９】
このような構成において、送信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸは、詳細は省略するが、従来のアナログ型ＰＬＬ回路のループフィルタに該当するディジタルロウパスフィルタＤＬＰＦを備えている。ＤＬＰＦは、クロック信号（クロック周波数ｆＤＬＰＦ）に同期して動作を行うため、送信用のローカル信号ＬＯ＿ＴＸには所定の送信キャリア周波数成分に加えて当該クロック信号に伴う周波数成分が重畳され得る。そうすると、送信電力信号ＴＸには、図１５に示すように、所定の送信キャリア周波数を中心としてＴＸＤＡＴのデータ量に応じた所定の信号帯域を持つ希望波（送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧ）に加えて、そこからｆＤＬＰＦ（ならびにその整数倍）だけ離れた位置に生じるスプリアスＳＰＵＲが含まれる。
【００１０】
一方、受信電力信号ＲＸの受信キャリア周波数（ＬＯ＿ＲＸの設定周波数）は、通信規格に基づいて送信キャリア周波数（ＬＯ＿ＴＸの設定周波数）から所定の間隔（ｆ｜ＴＸ−ＲＸ｜）だけ離れた位置に設定される。実際のＲＸは、図１５に示すように、この受信キャリア周波数（例えば２ＧＨｚ帯）を中心として受信用のアナログベースバンド信号ＲＸＤＡＴのデータ量に応じた所定の信号帯域（例えば±１０ＭＨｚ）を持つ。ここで、前述した送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧは、その周波数がデュプレクサＤＰＸにおける受信用バンドパスフィルタＢＰＦの阻止帯域に含まれるため、ＲＸに漏洩することは殆どない。しかしながら、前述したスプリアスＳＰＵＲは、その周波数が当該ＤＰＸ（ＢＰＦ）の通過帯域に含まれる場合があるためＲＸに漏洩し得る。この際に、当該ＳＰＵＲの周波数がＲＸの希望周波数（受信キャリア周波数を中心とする信号帯域）に重なると、正しいアナログベースバンド信号ＲＸＤＡＴが得られなくなる恐れがある。
【００１１】
図１６では、図１５と同様の送受信系回路の一部の構成が簡略的に示されている。図１６では、図１５の場合と異なり、送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧがデュプレクサＤＰＸを介さずにカップリングによって受信用ミキサ回路ＭＩＸ＿ＲＸの入力に結合した場合が問題となっている。図１６において、受信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸは、詳細は省略するが、図１５で述べたＤＰＬＬ＿ＴＸと同様にディジタルロウパスフィルタＤＬＰＦを備えている。したがって、ＤＰＬＬ＿ＲＸから出力されるローカル信号ＬＯ＿ＲＸには、前述したＬＯ＿ＴＸの場合と同様に、受信キャリア周波数の成分に加えて、そこからｆＤＬＰＦ（ならびにその整数倍）だけ離れた位置に生じるスプリアスＳＰＵＲが含まれる。
【００１２】
一方、送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧは、送信キャリア周波数（例えば２ＧＨｚ帯）を中心として送信用アナログベースバンド信号ＴＸＤＡＴのデータ量に応じた所定の信号帯域（例えば±１０ＭＨｚ）を持つ。ここで、当該ＬＯ＿ＲＸのＳＰＵＲの周波数とＴＸ＿ＭＯＤ＿ＳＩＧの周波数（送信キャリア周波数を中心とした信号帯域）が重なり、なおかつＴＸ＿ＭＯＤ＿ＳＩＧがカップリングによってＭＩＸ＿ＲＸの入力に結合した場合、ＭＩＸ＿ＲＸの動作に伴い受信用アナログベースバンド信号ＲＸＤＡＴの帯域（例えば０〜２０ＭＨｚ）にノイズが重畳する。この場合、受信電力信号ＲＸに基づく正しいＲＸＤＡＴが得られなくなる恐れがある。なお、前述した図１５や図１６の現象は、同様なメカニズムでＴＸ側の信号にも影響を及ぼし得るが、通常、ＴＸ側の信号強度に比べてＲＸ側の信号強度が非常に小さいことから、ＲＸ側の信号がより問題とされる。
【００１３】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、ディジタル型ＰＬＬ回路を備えた高周波信号処理装置および無線通信システムにおいて、スプリアスの影響を低減することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１５】
本実施の形態による高周波信号処理装置は、ディジタル位相比較部（ＤＰＦＤ）と、ディジタルフィルタ部（ＤＬＰＦ）と、ディジタル制御発振部（ＤＣＯ）と、分周部（ＭＭＤ）と、設定部（ＳＤＭ，ＲＥＧ，ＢＳＣＴＬ，ＭＣＵ）とを備える。ディジタル位相比較部は、帰還発振信号（Ｆｄｉｖ１）と所定の基準周波数を持つ基準発振信号（Ｆｒｅｆ）とが入力され、基準発振信号と帰還発振信号の位相差を検出すると共に当該位相差を表す第１ディジタル信号を出力する。ディジタルフィルタ部は、第１ディジタル信号を対象に第１クロック信号（ＣＫＤＬＰＦ）に同期して平均化処理を行い、当該処理結果を第２ディジタル信号として出力する。ディジタル制御発振部は、発振ノードに結合されるインダクタ素子（Ｌ）および複数の容量素子（ＣＢＫ）を含み、第２ディジタル信号が表す周波数設定情報に基づいて複数の容量素子を選択的に発振ノードに結合することで発振ノードにキャリア発振信号（ＲＦｄｃｏ）を出力する。分周部は、キャリア発振信号を分周することで帰還発振信号および第１クロック信号を出力する。設定部は、使用する規格上の周波数帯情報に基づいて第１クロック信号の第１クロック周波数を複数の選択肢の中から選択し、当該選択した第１クロック周波数と前述した規格上の周波数帯の中から設定するキャリア周波数とに基づいて分周部で用いる分周比を制御する。
【００１６】
このように、ディジタルフィルタ部で用いるクロック周波数を、使用する規格上の周波数帯に応じて適宜選択することで、ディジタルフィルタ部から生成されるスプリアスが通信品質に及ぼす影響を低減することが可能になる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、ディジタル型ＰＬＬ回路を備えた高周波信号処理装置および無線通信システムにおいて、スプリアスの影響を低減することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態による無線通信システムにおいて、その概略構成例を示すブロック図である。
【図２】図１の高周波信号処理装置において、そのディジタル型ＰＬＬ回路の構成例を示すブロック図である。
【図３】図２においてＤＬＰＦ用クロック信号を生成する分周器の動作例を示す概略図である。
【図４】図２のディジタル型ＰＬＬ回路において、そのスプリアスの発生状況の一例を示す説明図である。
【図５】本発明の一実施の形態による高周波信号処理装置において、その代表的な特徴および効果の一例を表す概念図である。
【図６】本発明の一実施の形態による高周波信号処理装置において、その代表的な特徴および効果の他の一例を表す概念図である。
【図７】（ａ）は、本発明の一実施の形態による無線通信システムにおいて、その主要部の概略的な構成例を示すブロック図であり、（ｂ）は（ａ）の比較例を示すブロック図である。
【図８】図１の無線通信システムが対応する各バンドの規格情報を示す説明図である。
【図９】図８における各バンドとディジタル型ＰＬＬ回路に設定される発振周波数帯およびディジタルロウパスフィルタのクロック周波数との関係例を示すものであり、（ａ）は送信用のディジタル型ＰＬＬ回路に関する説明図、（ｂ）は受信用のディジタル型ＰＬＬ回路に関する説明図である。
【図１０】図１の無線通信システムにおいて、Ｗ−ＣＤＭＡおよびＬＴＥ用の各バンド毎にスプリアスが問題となり得るディジタルロウパスフィルタのクロック周波数範囲と、これに基づいて割り当てたクロック周波数の一例を示す説明図である。
【図１１】図２のディジタル型ＰＬＬ回路において、そのディジタルロウパスフィルタの概略構成例を示す回路ブロック図である。
【図１２】図１１のディジタルロウパスフィルタにおいて、その特性の一例と当該ディジタルロウパスフィルタの更なる機能を示す説明図である。
【図１３】図１および図２の無線通信システムにおいて、そのディジタル型ＰＬＬ回路内の設定レジスタの制御に関連する構成例を抽出した概略図である。
【図１４】図１３における処理内容の一例を示すフロー図である。
【図１５】本発明の前提として検討した無線通信システムにおいて、スプリアスの問題が生じるメカニズムの一例を示す説明図である。
【図１６】図１５とは異なるメカニズムの一例を示す説明図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
《無線通信システムの全体構成および動作》
図１は、本発明の一実施の形態による無線通信システムにおいて、その概略構成例を示すブロック図である。図１に示す無線通信システムは、携帯電話システムとなっており、ベースバンド処理装置ＢＢと、高周波信号処理装置ＲＦＩＣと、電力増幅回路（パワーアンプ回路）ＨＰＡ１，ＨＰＡ２と、デュプレクサＤＰＸおよびアンテナスイッチＡＮＴＳＷと、アンテナＡＮＴなどによって構成される。特に限定はされないが、ＢＢおよびＲＦＩＣは、それぞれＣＭＯＳ製造プロセスによって形成された個別の半導体チップによって実現され、ＨＰＡ１，ＨＰＡ２，ＤＰＸ，ＡＮＴＳＷは、例えば、１個のモジュール配線基板（代表的にはセラミック基板）上に複数の部品を適宜実装することで実現される。
【００２４】
高周波信号処理装置ＲＦＩＣは、送信回路ブロックＴＸＢＫと、受信回路ブロックＲＸＢＫと、送受信共通の制御ユニットを備えている。当該制御ユニットの中には、マイクロコンピュータユニットＭＣＵ、送信用バス制御ユニットＢＳＣＴＬ＿ＴＸ、受信用バス制御ユニットＢＳＣＴＬ＿ＲＸ、リセット制御ユニットＲＳＴＣＴＬ、フロントエンド制御ユニットＦＥＭＣＴＬが含まれている。ＭＣＵは、中央演算処理回路（プロセッサユニット）やメモリユニット等を含み、ベースバンド処理装置ＢＢと適宜通信を行いながらＲＦＩＣ全体の制御を行う。
【００２５】
ＢＳＣＴＬ＿ＴＸは、ＴＸＢＫ内の各種回路とバスを介して接続され、ＭＣＵからの命令に基づいてＴＸＢＫの制御を行う。ＢＳＣＴＬ＿ＲＸは、ＲＸＢＫ内の各種回路とバスを介して接続され、ＭＣＵからの命令に基づいてＲＸＢＫの制御を行う。ＲＳＴＣＴＬは、例えば、電源投入を検出した際や外部からＲＦＩＣに向けたリセット命令を受けた際などで、ＲＦＩＣ内の各種回路への電源供給や動作クロックの供給等を適宜制御する。ＦＥＭＣＴＬは、ＢＳＣＴＬ＿ＴＸ，ＢＳＣＴＬ＿ＲＸを介してＭＣＵの制御を受け、例えば、パワーアンプ回路ＨＰＡ１，ＨＰＡ２の活性化・非活性化の制御や、アンテナスイッチの制御などを行う。
【００２６】
送信回路ブロックＴＸＢＫは、送信用ロジック回路ＬＯＧ＿ＴＸ、ディジタルアナログ変換回路ＤＡＣ１〜ＤＡＣ３、送信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸ、送信用ミキサ回路ＭＩＸ＿ＴＸ１，ＭＩＸ＿ＴＸ２、可変利得増幅回路ＰＧＡ１、自動パワー制御回路ＡＰＣを備えている。ＤＡＣ１，ＭＩＸ＿ＴＸ１，ＰＧＡ１は、例えばＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）（又はその拡張規格となるＨＳＤＰＡ：High Speed Downlink Packet Access）やＬＴＥ（Long Term Evolution）向けの処理回路となっている。ＤＡＣ２，ＭＩＸ＿ＴＸ２は、例えばＧＳＭ（Global System for Mobile Communications）向けの処理回路となっている。
【００２７】
Ｗ−ＣＤＭＡ（ＨＳＤＰＡ）やＬＴＥでは、例えば７００ＭＨｚ帯〜２．６ＧＨｚ帯の間で規定された１０個を超える周波数帯が適宜使用される。Ｗ−ＣＤＭＡ（ＨＳＤＰＡ）では、ＱＰＳＫ（Quadrature Phase Shift Keying）、ＨＰＳＫ（Hybrid Phase Shift Keying）、１６ＱＡＭ（Quadrature Amplitude Modulation）等の位相・振幅変調方式が用いられ、ＬＴＥでは、ＱＰＳＫ、１６ＱＡＭ、６４ＱＡＭ等の位相・振幅変調方式が用いられる。ＧＳＭでは、例えば、８５０ＭＨｚ帯（ＧＳＭ８５０）、９００ＭＨｚ帯（ＧＳＭ９００）、１．８ＧＨｚ帯（ＤＣＳ（Digital Cellular System）１８００）、１．９ＧＨｚ帯（ＰＣＳ（Personal Communications Service）１９００）が使用される。ＧＳＭ８５０，ＧＳＭ９００はＧＳＭのロウバンド等と呼ばれ、ＤＣＳ１８００，ＰＣＳ１９００は、ＧＳＭのハイバンド等と呼ばれる。ＧＳＭでは、例えば、ＧＭＳＫ（Gaussian filtered Minimum Shift Keying）や８ＰＳＫ等の位相（周波数）変調方式が用いられる。
【００２８】
送信用ロジック回路ＬＯＧ＿ＴＸは、ベースバンド処理装置ＢＢからの送信データ信号（送信ベースバンド信号）を差動インタフェース回路ＬＶＤＳを介して受け、所定のディジタル処理（例えば１０Ｂ８Ｂ符号化や、変調用ディジタルベースバンド信号（位相情報等）の生成処理など）を行う。ＤＡＣ１は、ＬＯＧ＿ＴＸからの変調用ディジタルベースバンド信号をアナログベースバンド信号ＴＸＤＡＴに変換する。ディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸは、所定の送信キャリア周波数を持つローカル信号（局部発振信号、キャリア信号）ＬＯ＿ＴＸを生成する。ミキサ回路ＭＩＸ＿ＴＸ１は、ＤＡＣ１からのＴＸＤＡＴをＤＰＬＬ＿ＴＸからのローカル信号ＬＯ＿ＴＸを用いて変調ならびにアップコンバート（周波数変換）する。可変利得増幅回路ＰＧＡ１は、ＭＩＸ＿ＴＸ１からの出力信号を所定のゲインで増幅し、パワーアンプ回路ＨＰＡ１に向けて出力する。
【００２９】
ＤＡＣ２は、ＬＯＧ＿ＴＸからの変調用ディジタルベースバンド信号をアナログベースバンド信号ＴＸＤＡＴに変換する。ＭＩＸ＿ＴＸ２は、ＤＡＣ２からのＴＸＤＡＴをＤＰＬＬ＿ＴＸからのローカル信号ＬＯ＿ＴＸを用いて変調ならびにアップコンバートし、パワーアンプ回路ＨＰＡ２に向けて出力する。自動パワー制御回路ＡＰＣは、ＨＰＡ１，ＨＰＡ２の出力電力が目標値となるようにＤＡＣ３を介して制御する。なお、Ｗ−ＣＤＭＡ（ＨＳＤＰＡ）やＬＴＥでは、ＧＳＭモード（ＧＭＳＫ変調）での定包括線変調と異なり包括線変動が生じる変調方式が用いられるため、ＰＧＡ１が備わっている。また、例えば、ＤＰＬＬ＿ＴＸにおける送信キャリア周波数や、ＰＧＡ１のゲインや、ＡＰＣにおける出力電力の目標値は、ＢＳＣＴＬ＿ＴＸを介してＭＣＵによって設定される。
【００３０】
受信回路ブロックＲＸＢＫは、低雑音増幅回路ＬＮＡ（ａ，ｂ）、受信用ミキサ回路ＭＩＸ＿ＲＸ（ａ，ｂ）、ロウパスフィルタＬＰＦ（ａ，ｂ）、可変利得増幅回路ＰＧＡ（ａ，ｂ）、アナログディジタル変換回路ＡＤＣ（ａ，ｂ）、ディジタルフィルタＤＦＬＴ（ａ，ｂ）、受信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸ、受信用ロジック回路ＬＯＧ＿ＲＸを備えている。ここでは、所謂受信ダイバーシティ構成を用いており、低雑音増幅回路〜ディジタルフィルタまでの経路を２系統（「ａ」経路と「ｂ」経路）備えている。なお、受信ダイバーシティとは、複数のアンテナを用意し、入力を選択・合成することで信号強度を上げる仕組みである。
【００３１】
低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）は、デュプレクサＤＰＸおよび／またはアンテナスイッチＡＮＴＳＷを介して入力された受信電力信号ＲＸを低雑音で増幅する。ディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸは、所定の受信キャリア周波数を持つローカル信号（局部発振信号、キャリア信号）ＬＯ＿ＲＸを生成する。ミキサ回路ＭＩＸ＿ＲＸａ（ＭＩＸ＿ＲＸｂ）は、ＬＮＡａ（ＬＮＡｂ）からの出力信号をＤＰＬＬ＿ＲＸからのローカル信号ＬＯ＿ＲＸを用いて変調ならびにダウンコンバート（周波数変換）し、アナログベースバンド信号ＲＸＤＡＴを出力する。ロウパスフィルタＬＰＦａ（ＬＰＦｂ）は、ＭＩＸ＿ＲＸａ（ＭＩＸ＿ＲＸｂ）からのＲＸＤＡＴにおける不要な高周波成分を除去する。
【００３２】
可変利得増幅回路ＰＧＡａ（ＰＧＡｂ）は、ＬＰＦａ（ＬＰＦｂ）からの出力信号をアナログディジタル変換回路ＡＤＣａ（ＡＤＣｂ）の入力レンジを加味したゲインで増幅する。ＡＤＣａ（ＡＤＣｂ）は、ＰＧＡａ（ＰＧＡｂ）からのアナログ信号をディジタルベースバンド信号に変換する。ディジタルフィルタＤＦＬＴａ（ＤＦＬＴｂ）は、ＡＤＣａ（ＡＤＣｂ）からのディジタルベースバンド信号に対して、インタポレーション（interpolation）やデシメーション（decimation）といったフィルタリング処理を行う。受信用ロジック回路ＬＯＧ＿ＲＸは、ＤＦＬＴａ（ＤＦＬＴｂ）からのディジタル信号に対して所定のディジタル処理（例えば８Ｂ１０Ｂ復号化等）を行い、その結果を受信データ信号（受信ベースバンド信号）として差動インタフェース回路ＬＶＤＳを介してベースバンド処理装置ＢＢに出力する。なお、例えば、ＤＰＬＬ＿ＲＸにおける受信キャリア周波数は、ＢＳＣＴＬ＿ＲＸを介してＭＣＵによって設定される。
【００３３】
パワーアンプ回路ＨＰＡ１，ＨＰＡ２は、例えばＬＤＭＯＳ（Laterally Diffused MOS）やＨＢＴ（Heterojunction Bipolar Transistor）等によって実現される。ＨＰＡ１は、前述した高周波信号処理装置ＲＦＩＣ内の可変利得増幅回路ＰＧＡ１からの出力信号を増幅し、送信電力信号ＴＸとしてデュプレクサＤＰＸおよび／またはアンテナスイッチＡＮＴＳＷに出力する。ＨＰＡ２は、前述したＲＦＩＣ内の送信用ミキサ回路ＭＩＸ＿ＴＸ２からの出力信号を増幅し、送信電力信号ＴＸとしてＤＰＸおよび／またはＡＮＴＳＷに出力する。
【００３４】
なお、ＨＰＡ１，ＨＰＡ２の出力ノードには、図示はしないが例えば電力検出回路（カプラ）等が設けられ、前述した自動パワー制御回路ＡＰＣは、当該電力検出回路の検出結果とＭＣＵからの目標値を比較することでＨＰＡ１，ＨＰＡ２の出力電力を制御する。また、ここでは、例えばＷ−ＣＤＭＡ等用として代表的に１個のＨＰＡ１が示されているが、実際には、７００ＭＨｚ帯〜２．６ＧＨｚ帯といった広い周波数帯に対応するため複数個のＨＰＡ１が設けられ、これに応じてＲＦＩＣ内のＭＩＸ＿ＴＸ１等も複数個設けられる。これは、ＨＰＡ２に関しても同様であり、さらに、ＲＦＩＣ内のＬＮＡａ，ＬＮＡｂに関しても同様である。
【００３５】
デュプレクサＤＰＸは、例えば、ＳＭＤ（Surface Mount Device）部品やモジュール配線基板上の配線パターン等によって実現され、送信周波数帯と受信周波数帯の分離を行う。アンテナスイッチＡＮＴＳＷは、例えば、ガリウムヒ素（ＧａＡｓ）等の化合物半導体基板やＳＯＩ（Silicon on Insulator）基板等を用いたＭＭＩＣ（Monolithic Microwave IC）によって実現され、アンテナＡＮＴの接続先を適宜制御する。通常、ＡＮＴと送信電力信号ＴＸまたは受信電力信号ＲＸとの結合は、ＧＳＭではＴＤＤ（Time Division Duplex）方式に伴いＡＮＴＳＷを介して行われ、Ｗ−ＣＤＭＡ，ＬＴＥではＦＤＤ（Frequency Division Duplex）方式に伴いＤＰＸを介して行われる。
【００３６】
このように、高周波信号処理装置ＲＦＩＣ内にディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸを適用することで、前述したように、小面積化、低電源電圧化、高性能化（高速化）等が図り易くなるものの、図１５や図１６で述べたような問題が生じる恐れがある。特に、図１に示したような多様な通信方式ならびに多様な周波数帯（バンド）に対応した所謂マルチモード、マルチバンド対応の無線通信システムでは、使用するバンド数が多いことや同一半導体チップ上の回路規模が大きいことなどから、スプリアスの影響を十分に考慮する必要がある。すなわち、使用するバンドが変わると、図１５や図１６で述べたような送信キャリア周波数と受信キャリア周波数の間隔（ｆ｜ＴＸ−ＲＸ｜）も変わるため、スプリアスが問題となる条件が変わり、また、回路規模が大きくなると、図１６で述べたようなカップリング結合が生じる確率も高くなり得る。そこで、以降に説明するような本実施の形態の方式を用いることが有益となる。
【００３７】
《ディジタル型ＰＬＬ回路の詳細》
図２は、図１の高周波信号処理装置において、そのディジタル型ＰＬＬ回路の構成例を示すブロック図である。図２に示すディジタル型ＰＬＬ回路ＤＰＬＬは、図１における送信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸと受信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸのそれぞれに該当するものである。図２のＤＰＬＬは、ディジタル位相比較部ＤＰＦＤと、周波数設定ロジック部ＬＯＧ＿ＦＳＥＴと、ディジタル制御発振部ＤＣＯと、マルチモジュールドライバ部（分周部）ＭＭＤを備えている。
【００３８】
ディジタル位相比較部ＤＰＦＤは、電源レギュレータＬＤＯと、周波数差検出カウンタＦＣＮＴと、時間差検出回路ＴＤＣを備え、水晶発振回路等によって生成された基準発振周波数（例えば２６ＭＨｚ）を持つ基準発振信号Ｆｒｅｆと、マルチモジュールドライバ部（分周部）ＭＭＤによって生成された第１分周発振信号Ｆｄｉｖ１との位相差を検出する。ＬＤＯは、当該ＤＰＬＬの電源電圧を生成する。ＦＣＮＴは、ＦｒｅｆとＦｄｉｖ１とをそれぞれカウントすることで、その周波数差を検出する。このカウント動作の際には、ＭＭＤによって生成された第２分周発振信号Ｆｄｉｖ２（例えば１ＧＨｚ程度）が用いられる。ＴＤＣは、例えば複数段の単位遅延回路（ＣＭＯＳインバータ回路）を含み、Ｆｄｉｖ２とＦｒｅｆの位相差を検出する。具体的には、例えばＦｄｉｖ２を単位遅延回路で順次遅延させ、各単位遅延回路の出力をＦｒｅｆに同期してラッチし、このラッチ結果によって位相差を検出する。ＣＭＯＳ製造プロセスの微細化に伴い当該単位遅延回路の遅延量が小さくなるほど、位相比較結果の高精度化が図れる。
【００３９】
周波数設定ロジック部ＬＯＧ＿ＦＳＥＴは、自動バンド選択部ＡＢＳと、加算器ＡＤＤと、ディジタルロウパスフィルタ（ディジタルループフィルタ）ＤＬＰＦと、デコーダＤＥＣと、設定レジスタＲＥＧと、シグマデルタ変調部（又はデルタシグマ変調部）ＳＤＭを備えている。ＡＢＳは、例えば第１分周発振信号Ｆｄｉｖ１を基準発振信号Ｆｒｅｆでカウントすることで両者の周波数差を検出し、当該周波数差に応じたディジタルコードを持つトリミング信号（周波数調整信号）ＴＲＭを出力する。ＡＤＤは、ディジタル位相比較部ＤＰＦＤによる周波数差の検出結果（ＦＣＮＴのディジタル出力）と位相差の検出結果（ＴＤＣのディジタル出力）を合成する。
【００４０】
ディジタルロウパスフィルタＤＬＰＦは、ＡＤＤから出力されたディジタルコードを対象として、マルチモジュールドライバ部（分周部）ＭＭＤからの第３分周発振信号（ＤＬＰＦ用クロック信号）ＣＫＤＬＰＦに同期して平均化処理を行う。デコーダＤＥＣは、ディジタルロウパスフィルタＤＬＰＦの処理結果となるディジタルコードをデコード（コード変換）し、実際の周波数設定用のディジタルコード（例えば、スイッチのオン・オフ情報）となるファイン信号（周波数調整信号）ＦＮＥおよびフラクショナル信号（周波数調整信号）ＦＲＣを出力する。
【００４１】
設定レジスタＲＥＧには、ＰＬＬ設定信号ＰＳＥＴが入力される。当該ＤＰＬＬが図１のＤＰＬＬ＿ＴＸの場合には、当該ＰＳＥＴには送信キャリア周波数の設定値やＤＬＰＦ用クロック信号ＣＫＤＬＰＦのクロック周波数ｆＤＬＰＦの設定値等が含まれ、当該ＰＳＥＴは図１のＭＣＵからＢＳＣＴＬ＿ＴＸを介して入力される。一方、当該ＤＰＬＬが図１のＤＰＬＬ＿ＲＸの場合には、当該ＰＳＥＴには受信キャリア周波数の設定値やＣＫＤＬＰＦのクロック周波数ｆＤＬＰＦの設定値等が含まれ、当該ＰＳＥＴは図１のＭＣＵからＢＳＣＴＬ＿ＲＸを介して入力される。シグマデルタ変調部ＳＤＭは、設定レジスタＲＥＧに入力されたＰＬＬ設定信号ＰＳＥＴに基づいて、マルチモジュールドライバ部（分周部）ＭＭＤの分周比を適宜制御する。具体的には、ＳＤＭは、送信キャリア周波数（又は受信キャリア周波数）を制御するためのキャリア用分周比制御信号Ｍ，Ａと、ｆＤＬＰＦを制御するためのクロック用分周比制御信号ＭＭ，ＡＡを生成し、Ｆｄｉｖ１に同期してＭＭＤに向けて出力する。
【００４２】
ディジタル制御発振部ＤＣＯは、クロスカップル接続（一方のゲートが他方のドレインに接続）された２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２と、クロスカップル接続された２個のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、コイルＬ１と、３系統の容量バンクＣＢＫ１〜ＣＢＫ３を備えている。ＭＰ１，ＭＰ２のソースは電源電圧ＶＤＤに接続され、ＭＮ１，ＭＮ２のソースは接地電源電圧ＶＳＳに接続され、ＭＰ１，ＭＮ１のドレインは正極側発振出力ノードＮｒｆｐに接続され、ＭＰ２，ＭＮ２のドレインは負極側発振出力ノードＮｒｆｎに接続される。
【００４３】
Ｌ１は、ＮｒｆｐとＮｒｆｎの間に接続される。ＣＢＫ１は、一端がＮｒｆｐに接続される容量素子（例えばＭＯＳ容量）Ｃ１１と、一端がＮｒｆｎに接続される容量素子Ｃ１２と、Ｃ１１の他端とＣ１２の他端の間に接続されるスイッチＳＷ１０を備えている。ここでは、Ｃ１１，ＳＷ１０，Ｃ１２からなる一組の回路が代表的に示されているが、実際には、このような回路がＮｒｆｐとＮｒｆｎの間に複数組設けられる。そして、この各組に含まれるＳＷ１０のオン・オフが自動バンド選択部ＡＢＳからのトリミング信号ＴＲＭによって制御される。なお、各組に含まれる容量素子の容量値は、必ずしも同一である必要はなく、Ｃ１１（＝Ｃ１２）を基準として２倍、４倍、８倍、…等の重み付けが適宜なされていてもよい。
【００４４】
同様に、ＣＢＫ２は、一端がＮｒｆｐに接続される容量素子Ｃ２１と、一端がＮｒｆｎに接続される容量素子Ｃ２２と、Ｃ２１の他端とＣ２２の他端の間に接続されるスイッチＳＷ２０を備え、このような回路が、ＮｒｆｐとＮｒｆｎの間に複数組設けられる。この各組に含まれるＳＷ２０のオン・オフは、デコーダＤＥＣからのファイン信号ＦＮＥによって制御される。同様に、ＣＢＫ３は、一端がＮｒｆｐに接続される容量素子Ｃ３１と、一端がＮｒｆｎに接続される容量素子Ｃ３２と、Ｃ３１の他端とＣ３２の他端の間に接続されるスイッチＳＷ３０を備え、このような回路が、ＮｒｆｐとＮｒｆｎの間に複数組設けられる。この各組に含まれるＳＷ３０のオン・オフは、ＤＥＣからのフラクショナル信号ＦＲＣによって制御される。
【００４５】
このようなディジタル制御発振部ＤＣＯは、コイルＬ１と容量バンクＣＢＫ１〜ＣＢＫ３によるＬＣ共振型の発振回路となっており、Ｎｒｆｐ，Ｎｒｆｎに相補の発振出力信号ＲＦｄｃｏを出力する。この際に、ＭＰ１，ＭＰ２ならびにＭＮ１，ＭＮ２は負性抵抗として機能する。当該発振回路の発振周波数は、ＣＢＫ１〜ＣＢＫ３内の各スイッチのオン・オフによって制御され、スイッチがオンに制御された組に含まれる容量素子が発振周波数を定めるパラメータとして寄与する。ここで、ＣＢＫ１〜ＣＢＫ３内の各容量素子の関係は、Ｃ１１（＝Ｃ１２）＞Ｃ２１（＝Ｃ２２）＞Ｃ３１（＝Ｃ３２）となっており、例えば、ＴＲＭによって２ＭＨｚ単位、ＦＮＥによって２０ｋＨｚ単位、ＦＲＣによって１．２５ｋＨｚ単位でそれぞれ発振周波数が調整される。
【００４６】
マルチモジュールドライバ部（分周部）ＭＭＤは、プリスケーラＰＳＣと、Ａカウンタ（Ａ分周器）ＡＣＮＴと、Ｍカウンタ（Ｍ分周器）ＭＣＮＴと、分周器ＤＩＶＣを備えている。ＰＳＣは、ＡＣＮＴの制御に応じて発振出力信号ＲＦｄｃｏの４分周信号又は５分周信号を第２分周発振信号Ｆｄｉｖ２（例えば１ＧＨｚ程度）として出力する。ＡＣＮＴは、ＰＳＣからの５分周信号をシグマデルタ変調部ＳＤＭからのキャリア用分周比制御信号Ａに基づくカウント数だけカウントし、当該カウント数に達した際にＰＳＣに対してＦｄｉｖ２を４分周信号に切り替える制御を行う。ＭＣＮＴは、ＰＳＣからのＦｄｉｖ２をＳＤＭからのキャリア用分周比制御信号Ｍに基づくカウント数だけカウントし、第１分周発振信号Ｆｄｉｖ１を出力する。
【００４７】
このような構成によって、ＲＦｄｃｏに対するＦｄｉｖ１の分周比Ｎは、例えば「Ｎ＝Ｍ×４＋Ａ」で定められる。この際に、ＳＤＭがキャリア用分周比制御信号Ｍ，Ａの値を時系列的に適宜変更することで、等価的（平均的）に整数部に加えて小数部を含む分周比Ｎが設定可能となる。ＲＦｄｃｏが定常状態となった際、Ｆｄｉｖ１の平均周波数はＦｒｅｆに等しい２６ＭＨｚとなり、ＲＦｄｃｏの平均発振周波数はＮ×２６ＭＨｚとなる。ＤＩＶＣは、プリスケーラＰＳＣからの第２分周発振信号Ｆｄｉｖ２をシグマデルタ変調部ＳＤＭからのクロック用分周比制御信号ＭＭ，ＡＡの値に応じて分周することでＤＬＰＦ用クロック信号ＣＫＤＬＰＦを出力する。ＣＫＤＬＰＦのクロック周波数ｆＤＬＰＦは、このＭＭ，ＡＡの値に応じて例えば５２ＭＨｚ、７８ＭＨｚ、１０４ＭＨｚの中から選択的に設定される。詳細は後述するが、このようにｆＤＬＰＦが選択可能に構成されている点が本実施の形態の主要な特徴の一つである。
【００４８】
図３は、図２においてＤＬＰＦ用クロック信号を生成する分周器の動作例を示す概略図である。図３に示すように、図２の分周器ＤＩＶＣは、例えば、ｆＤＬＰＦ＝７８ＭＨｚの場合には、第１分周発振信号Ｆｄｉｖ１の１サイクル期間内に‘Ｈ'レベルと‘Ｌ'レベルを交互に３回ずつ（計６回）挿入することで、ＤＬＰＦ用クロック信号ＣＫＤＬＰＦを生成する。この際に、ＤＩＶＣは、この６回中の最初のＡＡ回分の‘Ｈ'レベル期間および／または‘Ｌ'レベル期間を、第２分周発振信号Ｆｄｉｖ２を（ＭＭ＋１）回カウントすることで定め、残りの（６−ＡＡ）回分の‘Ｈ'レベル期間および／または‘Ｌ'レベル期間を、Ｆｄｉｖ２を（ＭＭ）回カウントすることで定める。なお、ｆＤＬＰＦ＝１０４ＭＨｚや５２ＭＨｚの場合も同様であり、１０４ＭＨｚの場合にはＦｄｉｖ１の１サイクル期間内に‘Ｈ'レベルと‘Ｌ'レベルを交互に４回ずつ（計８回）挿入し、５２ＭＨｚの場合にはＦｄｉｖ１の１サイクル期間内に‘Ｈ'レベルと‘Ｌ'レベルを交互に２回ずつ（計４回）挿入することでＣＫＤＬＰＦが生成される。
【００４９】
Ｆｄｉｖ１は、Ｆｄｉｖ２をＭ回カウントすることで生成されるが、この「Ｍ」の値はシグマデルタ変調部ＳＤＭによって任意の値に定められると共に場合によっては時系列的に変更され得る。一方、ＣＫＤＬＰＦは、図２のディジタル型ＰＬＬ回路ＤＰＬＬを同期動作させるため、Ｆｄｉｖ１，Ｆｄｉｖ２と同期し（例えば立ち上がりエッジが一致し）、またディーティが５０％に近い信号であることが望ましい。こうした中、例えば、単純にＦｄｉｖ１を３逓倍することで７８ＭＨｚのＣＫＤＬＰＦを生成する方式（具体的には例えばＦｄｉｖ２を常時（Ｍ／３）回カウント（又は（Ｍ／６）回カウント）する方式等）を用いた場合、（Ｍ／３）（又は（Ｍ／６））の結果に端数が生じる際には、Ｆｄｉｖ１と同期が取れなくなる恐れがある。
【００５０】
そこで、図３に示すように、例えば（Ｍ／３）（又は（Ｍ／６））の結果に端数が生じるような場合にも、Ｆｄｉｖ２の（ＭＭ＋１）回カウントとＭＭ回カウントをＡＡに応じた頻度で適宜混在させる方式を用いることで、Ｆｄｉｖ１，Ｆｄｉｖ２と同期したＣＫＤＬＰＦを生成することが可能になる。さらに、ＣＫＤＬＰＦの‘Ｈ’レベル期間と‘Ｌ’レベル期間の誤差はＦｄｉｖ２の１サイクル期間の範囲内に収まるため、ほぼ５０％に近いデューティを持つＣＫＤＬＰＦが生成可能になる。なお、ＭＭ，ＡＡの値は、Ｍの値に基づいて例えばｆＤＬＰＦ＝１０４ＭＨｚの場合には式（１Ａ）、７８ＭＨｚの場合には式（２Ａ）、５２ＭＨｚの場合には式（３Ａ）によってそれぞれ算出することができる。当該演算は、シグマデルタ変調部ＳＤＭによって行われる。
【００５１】
ＭＭ＝ＩＮＴ（Ｍ／８），ＡＡ＝Ｍ−８×ＭＭ      （１Ａ）
ＭＭ＝ＩＮＴ（Ｍ／８＋Ｍ／３２＋Ｍ／１２８＋Ｍ／２５６），ＡＡ＝Ｍ−６×ＭＭ      （２Ａ）
ＭＭ＝ＩＮＴ（Ｍ／４），ＡＡ＝Ｍ−４×ＭＭ      （３Ａ）
図４は、図２のディジタル型ＰＬＬ回路において、そのスプリアスの発生状況の一例を示す説明図である。図４に示すように、図２のディジタル制御発振回路ＤＣＯの発振出力信号ＲＦｄｃｏ（図１のＬＯ＿ＴＸ又はＬＯ＿ＲＸ）には、ディジタル型ＰＬＬ回路ＤＰＬＬ（ＤＰＬＬ＿ＴＸ又はＤＰＬＬ＿ＲＸ）のクロック周波数ｆＤＬＰＦに応じたスプリアス（不要信号）ＳＰＵＲが生じ得る。例えば、ＤＰＬＬ＿ＴＸにおいてｆＤＬＰＦ＝５２ＭＨｚの場合、送信キャリア周波数を中心として、そこから±Ｍ×５２ＭＨｚ（Ｍ＝１，２，３，…）離れた位置にスプリアス（不要信号）ＳＰＵＲが生じ得る。同様に、ｆＤＬＰＦ＝７８ＭＨｚの場合、送信キャリア周波数を中心として±Ｍ×７８ＭＨｚ（Ｍ＝１，２，３，…）離れた位置にＳＰＵＲが生じ、ｆＤＬＰＦ＝１０４ＭＨｚの場合、送信キャリア周波数を中心として±Ｍ×１０４ＭＨｚ（Ｍ＝１，２，３，…）離れた位置にＳＰＵＲが生じ得る。これは、ＤＬＰＦの出力にｆＤＬＰＦの周波数成分が生じ、これがＤＣＯによって変調されるためである。
【００５２】
《本実施の形態の代表的な特徴および効果》
図５は、本発明の一実施の形態による高周波信号処理装置において、その代表的な特徴および効果の一例を表す概念図である。図５は、前述した図１５の問題を解決するための方式を表している。図５に示すように、図１の例えばＨＰＡ１から出力される送信電力信号ＴＸには、所定の送信キャリア周波数を中心としてＴＸＤＡＴのデータ量に応じた所定の信号帯域を持つ希望波（送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧ）に加えて、そこから±Ｍ×ｆＤＬＰＦ（Ｍ＝１，２，３，…）だけ離れた位置に生じるスプリアスＳＰＵＲが含まれる。一方、図１のＬＮＡａ（ＬＮＡｂ）に入力される受信電力信号ＲＸの受信キャリア周波数（ＬＯ＿ＲＸの設定周波数）は、通信規格に基づいて送信キャリア周波数（ＬＯ＿ＴＸの設定周波数）から所定の間隔（ｆ｜ＴＸ−ＲＸ｜）だけ離れた位置に設定される。実際のＲＸは、この受信キャリア周波数を中心として受信用のアナログベースバンド信号ＲＸＤＡＴ（図１のＭＩＸ＿ＲＸａ（ＭＩＸ＿ＲＸｂ）の出力信号に相当）のデータ量に応じた所定の信号帯域（例えばＬＴＥの場合±１０ＭＨｚ）を持つ。
【００５３】
ここで、前述した送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧは、Ｗ−ＣＤＭＡやＬＴＥ等の場合、デュプレクサＤＰＸを介してアンテナＡＮＴに出力される。この際に、ＴＸ＿ＭＯＤ＿ＳＩＧは、その周波数がＤＰＸにおける受信用バンドパスフィルタＢＰＦの阻止帯域に含まれるため、受信側（ＬＮＡａ（ＬＮＡｂ）の入力）に漏洩することは殆どない。しかしながら、前述したスプリアスＳＰＵＲは、その周波数が当該ＤＰＸ（ＢＰＦ）の通過帯域に含まれる場合があるため受信側に漏洩し得る。
【００５４】
しかしながら、図５では、前述した図１５の場合と異なり、当該ＳＰＵＲが受信電力信号ＲＸの希望周波数（受信キャリア周波数を中心とする信号帯域）に重ならないようにＤＰＬＬ＿ＴＸ内のＤＬＰＦのクロック周波数ｆＤＬＰＦが設定されている。これによって、図１のＭＩＸ＿ＲＸａ（ＭＩＸ＿ＲＸｂ）の出力においてＲＸに基づく正しいアナログベースバンド信号ＲＸＤＡＴを得ることが可能になる。言い換えれば、当該漏洩によって生じたノイズ成分は、ＬＰＦａ（ＬＰＦｂ）によって除去することが可能になる。
【００５５】
図６は、本発明の一実施の形態による高周波信号処理装置において、その代表的な特徴および効果の他の一例を表す概念図である。図６は、前述した図１６の問題を解決するための方式を表している。図６では、図５の場合と異なり、送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧ（例えば図１のＭＩＸ＿ＴＸ１の出力に該当）がデュプレクサＤＰＸを介さずにカップリングによって受信用ミキサ回路ＭＩＸ＿ＲＸａ（ＭＩＸ＿ＲＸｂ）の入力に結合した場合が問題となっている。このようなカップリング結合は、例えば図１のＲＦＩＣ内の電源配線あるいは信号配線を介して起こり得る。また、場合によっては、図１のＲＦＩＣの外部（例えば当該ＲＦＩＣが実装される配線基板上）でも起こり得る。特に、半導体チップの微細化（又は無線通信システムの小型化）が進み、半導体チップ内の回路規模（又は無線通信システム内の部品数）が増大するほど、このようなカップリング結合が生じる可能性が高くなる。
【００５６】
図６に示すように、ＤＰＬＬ＿ＲＸから出力されるローカル信号ＬＯ＿ＲＸには、図４で述べたように、受信キャリア周波数の成分に加えて、そこから±Ｍ×ｆＤＬＰＦ（Ｍ＝１，２，３，…）だけ離れた位置に生じるスプリアスＳＰＵＲが含まれる。一方、送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧは、送信キャリア周波数を中心として送信用アナログベースバンド信号ＴＸＤＡＴのデータ量に応じた所定の信号帯域（例えばＬＴＥの場合±１０ＭＨｚ）を持つ。ここで、当該ＳＰＵＲの周波数とＴＸ＿ＭＯＤ＿ＳＩＧの周波数（送信キャリア周波数を中心とする信号帯域）が重なった場合、図１６で述べたようにカップリング結合に伴う問題が生じ得る。
【００５７】
しかしながら、図６では、図１６の場合と異なり、当該ＳＰＵＲがＴＸ＿ＭＯＤ＿ＳＩＧの周波数に重ならないようにＤＰＬＬ＿ＲＸ内のＤＬＰＦのクロック周波数ｆＤＬＰＦが設定されている。これによって、仮にカップリング結合が生じた場合でも、図１のＭＩＸ＿ＲＸａ（ＭＩＸ＿ＲＸｂ）の出力において受信電力信号ＲＸに基づく正しいアナログベースバンド信号ＲＸＤＡＴを得ることが可能になる。言い換えれば、当該カップリング結合によって生じたノイズ成分は、ＬＰＦａ（ＬＰＦｂ）によって除去することが可能になる。
【００５８】
以上のように図５および図６で述べたような方式でディジタルロウパスフィルタＤＬＰＦのクロック周波数ｆＤＬＰＦを定めることで、代表的にはスプリアスの影響を低減することが可能になる。更に、例えばＳＡＷ（Surface Acoustic Wave）フィルタ等を削減することができ、無線通信システムの小型化、低コスト化に寄与できる。図７（ａ）は、本発明の一実施の形態による無線通信システムにおいて、その主要部の概略的な構成例を示すブロック図であり、図７（ｂ）は図７（ａ）の比較例を示すブロック図である。
【００５９】
前述した図１５の問題を解決するため、例えば、図７（ｂ）に示すように、高周波信号処理装置ＲＦＩＣの外部において、パワーアンプ回路の前段に送信用のＳＡＷフィルタＳＡＷ＿ＴＸを設け、低雑音増幅回路ＬＮＡの出力とミキサ回路ＭＩＸ＿ＲＸの入力の間に受信用のＳＡＷフィルタＳＡＷ＿ＲＸを設けることが考えられる。ＳＡＷ＿ＴＸは、図１５に示した送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧの希望帯域のみを選択的に通過させ、ＳＡＷ＿ＲＸは、図１５に示した受信電力信号ＲＸの希望帯域のみを選択的に通過させる。勿論、デュプレクサＤＰＸによってもこれと同様の動作が行われるものの、ＤＰＸだけでは遷移域でのフィルタ特性の傾きを表す減衰傾度に十分な特性が得られず、図１５に示したようにスプリアスＳＰＵＲが受信側に回り込む恐れがある。
【００６０】
そこで、ＳＡＷ＿ＴＸ，ＳＡＷ＿ＲＸを用いると、ＤＰＸによるフィルタ特性の不足分を補えると共にＳＡＷフィルタ自体が比較的高いフィルタ特性を持つことから、図１５に示したような問題を解決することが可能となる。しかしながら、ＳＡＷフィルタは、比較的部品コストが高く、また実装面積も大きいため、無線通信システムの小型化、低コスト化を阻害する恐れがある。また、仮にＳＡＷフィルタを用いた場合でも、図１６に示したような問題は解決できない場合がある。そこで、前述した本実施の形態の方式を用いると、図７（ａ）に示すように、ＳＡＷフィルタを用いずとも図１５および図１６の問題を解決できるため、無線通信システムの小型化、低コスト化の観点でも有益となる。
【００６１】
《ディジタルロウパスフィルタのクロック周波数の割り当て方法》
次に、図１の無線通信システムが対応する各周波数帯（バンド）に対して、ディジタルロウパスフィルタＤＬＰＦのクロック周波数ｆＤＬＰＦを具体的にどのように割り当てるかについて説明する。図８は、図１の無線通信システムが対応する各バンドの規格情報を示す説明図である。図９は、図８における各バンドとディジタル型ＰＬＬ回路に設定される発振周波数帯およびディジタルロウパスフィルタのクロック周波数との関係例を示すものであり、図９（ａ）は送信用のディジタル型ＰＬＬ回路に関する説明図、図９（ｂ）は受信用のディジタル型ＰＬＬ回路に関する説明図である。
【００６２】
図９（ａ）には、図１の送信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸにおいて、各送信バンド毎にＤＰＬＬ＿ＴＸに対して実際に設定される発振周波数帯と、各送信バンド毎にＤＰＬＬ＿ＴＸ内のＤＬＰＦに対して実際に設定されるクロック周波数ｆＤＬＰＦとが示されている。同様に、図９（ｂ）には、図１の受信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＲＸにおいて、各受信バンド毎にＤＰＬＬ＿ＲＸに対して実際に設定される発振周波数帯と、各受信バンド毎にＤＰＬＬ＿ＲＸ内のＤＬＰＦに対して実際に設定されるクロック周波数ｆＤＬＰＦとが示されている。
【００６３】
図８に示すように、図１の無線通信システムは、例えば、Ｗ−ＣＤＭＡおよびＬＴＥ規格上のバンド１〜１３、１７〜２１、３８、４０と、ＧＳＭ８５０規格と、ＧＳＭ９００規格と、ＤＣＳ１８００規格と、ＰＣＳ１９００規格とに対応している。例えば、Ｗ−ＣＤＭＡおよびＬＴＥ規格のバンド１を例とすると、送信バンドが１９２０ＭＨｚ〜１９８０ＭＨｚ、受信バンドが２１１０ＭＨｚ〜２１７０ＭＨｚと規定され、送信バンドと受信バンドの間隔（ｆ｜ＴＸ−ＲＸ｜）は１９０ＭＨｚと規定されている。実際の通信では、当該送信バンドおよび受信バンドの中から基地局からのチャネル指定に基づく特定の周数数が送信キャリア周波数および受信キャリア周波数として選定されるが、この場合でも、送信キャリア周波数と受信キャリア周波数の間隔は１９０ＭＨｚを維持する。
【００６４】
このＷ−ＣＤＭＡおよびＬＴＥ規格のバンド１が選択された場合、ＤＰＬＬ＿ＴＸに対しては、図９（ａ）に示すように送信用の発振周波数帯３８４０ＭＨｚ〜３９６０ＭＨｚが設定され、ＤＰＬＬ＿ＲＸに対しては、図９（ｂ）に示すように受信用の発振周波数帯４２２０ＭＨｚ〜４３４０ＭＨｚが設定される。ここで、送信用の発振周波数帯３８４０ＭＨｚ〜３９６０ＭＨｚは、図９（ａ）に示すように、実際には図１においてＤＰＬＬ＿ＴＸとＭＩＸ＿ＴＸ１の間に設けられた１／２分周器（図示せず）によって分周され、その結果、実効的な発振周波数帯は１９２０ＭＨｚ〜１９８０ＭＨｚとなる。同様に、受信用の発振周波数帯４２２０ＭＨｚ〜４３４０ＭＨｚは、図９（ｂ）に示すように、図１におけるＤＰＬＬ＿ＲＸの出力に設けられた１／２分周器（図示せず）によって分周され、その結果、実効的な発振周波数帯は２１１０ＭＨｚ〜２１７０ＭＨｚとなる。
【００６５】
そして、この送信用および受信用の実効的な発振周波数帯の中から前述したチャネル指定に基づく特定の送信キャリア周波数および受信キャリア周波数が選択される。なお、当該分周器は、１／２分周器に限らず、例えばバンド５では１／４分周器が用いられるといったように、規格上のバンドとディジタル制御発振回路ＤＣＯの発振周波数帯との関係で適宜最適化されている。また、図１では、例えば送信側に１個のＤＰＬＬ＿ＴＸを設けたが、ＤＰＬＬ＿ＴＸの設定範囲は、図８に示すようにＧＳＭ８５０時の１６４８ＭＨｚからバンド２１時の５８５１．６ＭＨｚといったように広範囲に及ぶため、複数のＤＰＬＬ＿ＴＸを搭載し、それぞれの設定範囲を狭めることも可能である。これは、受信側のＤＰＬＬ＿ＲＸに対しても同様である。
【００６６】
図９（ａ）において、ＤＰＬＬ＿ＴＸ内のＤＬＰＦのクロック周波数ｆＤＬＰＦは、例えばバンド１の際には７８ＭＨｚに設定され、バンド２の際には５２ＭＨｚに設定され、バンド３の際には７８ＭＨｚに設定される。一方、図９（ｂ）に示すように、ＤＰＬＬ＿ＲＸ内のＤＬＰＦのクロック周波数ｆＤＬＰＦは、例えばバンド１の際には送信側と同様に７８ＭＨｚに設定され、バンド２の際にも送信側と同様に５２ＭＨｚに設定され、バンド３の際にも送信側と同様に７８ＭＨｚに設定される。このように、Ｗ−ＣＤＭＡおよびＬＴＥの際に、バンドに応じてＤＬＰＦのクロック周波数ｆＤＬＰＦを適宜使い分けることが本実施の形態の主要な特徴の一つとなっている。なお、図２に示したｆＤＬＰＦ＝１０４ＭＨｚは、例えばＧＳＭ８５０の受信側で使用される。ＧＳＭ（ＤＣＳ，ＰＣＳ）の際には、ＴＤＤ方式が用いられるため、図１５および図１６で述べたような問題は生じ難く、ｆＤＬＰＦの値は各種必要性に応じて適宜定めればよい。
【００６７】
ここで、例えばバンド１を例として、ＤＬＰＦのクロック周波数ｆＤＬＰＦを７８ＭＨｚに定めた理由について説明する。まず、図１５および図５で述べたような、送信側のスプリアスＳＰＵＲがデュプレクサＤＰＸを介して受信側に回り込む際を考える。図２における基準クロック信号Ｆｒｅｆの周波数をｆＲＥＦ（＝２６ＭＨｚ）、送信チャネル周波数をｆＴＸ、受信チャネル周波数をｆＲＸ、信号帯域をｆＢＷ（最大２０ＭＨｚ）とする。ｆＤＬＰＦは、ディジタル型ＰＬＬ回路ＤＰＬＬが同期回路であるため式（１）の値を採り得る。この時、ＤＬＰＦに起因して送信電力信号ＴＸに発生するスプリアスＳＰＵＲの周波数ｆＳＰＵＲは、図４でも述べたように式（２）で表せる。
【００６８】
ｆＤＬＰＦ＝Ｋ×ｆＲＥＦ（Ｋ＝１，２，３，…）      （１）
ｆＳＰＵＲ＝ｆＴＸ＋Ｊ×ｆＤＬＰＦ（Ｊ＝＋／−１，＋／−２，…）      （２）
このスプリアスＳＰＵＲがデュプレクサＤＰＸを通過し、受信電力信号ＲＸの希望周波数（受信キャリア周波数を中心とする信号帯域）と重なる条件（すなわち問題が生じる条件）は、式（３）となる。式（３）に式（２）および式（１）を反映させ、ｆＢＷおよびｆＲＥＦに具体的な数値を代入すると式（４）が得られる。
【００６９】
ｆＲＸ−ｆＢＷ／２≦ｆＳＰＵＲ≦ｆＲＸ＋ｆＢＷ／２      （３）
（ｆＲＸ−ｆＴＸ）−１０ＭＨｚ≦Ｊ×Ｋ×２６ＭＨｚ≦（ｆＲＸ−ｆＴＸ）＋１０ＭＨｚ      （４）
次に、図１６および図６で述べたような、受信側のスプリアスＳＰＵＲと送信変調信号ＴＸ＿ＭＯＤ＿ＳＩＧとがカップリングする際を考える。この時、ＤＬＰＦに起因して受信用のローカル信号ＬＯ＿ＲＸに発生するスプリアスＳＰＵＲの周波数ｆＳＰＵＲは、図４でも述べたように式（５）で表せる。
【００７０】
ｆＳＰＵＲ＝ｆＲＸ＋Ｊ’×ｆＤＬＰＦ（Ｊ’＝＋／−１，＋／−２，…）    （５）
このスプリアスＳＰＵＲがＴＸ＿ＭＯＤ＿ＳＩＧとミキシングされると式（６）の周波数成分ｆＮＯＩＳＥがノイズとして図１の受信用アナログベースバンド信号ＲＸＤＡＴの信号帯域と重なる恐れがある。
【００７１】
ｆＮＯＩＳＥ＝ｆＴＸ−ｆＳＰＵＲ      （６）
このノイズがＲＸＤＡＴの信号帯域と重なる条件（すなわち問題が生じる条件）は式（７）となり、式（７）に式（６）、式（５）および式（１）を反映させ、ｆＢＷおよびｆＲＥＦに具体的な数値を代入すると式（８）が得られる。
【００７２】
−ｆＢＷ／２≦ｆＮＯＩＳＥ≦ｆＢＷ／２      （７）
−１０ＭＨｚ≦（ｆＴＸ−ｆＲＸ）−Ｊ’×Ｋ×２６ＭＨｚ≦１０ＭＨｚ    （８）
ここで、式（４）と式（８）は等価であり、また、式（４）における受信キャリア周波数と送信キャリア周波数の間隔（ｆＲＸ−ｆＴＸ）は図８のｆ｜ＴＸ−ＲＸ｜に示したように各バンド毎に固定値であるため、全ての「Ｊ」に対して式（４）の範囲を避けられるようなｆＤＬＰＦ（＝Ｋ×２６ＭＨｚ）の値を定めればよい。
【００７３】
図１０は、図１の無線通信システムにおいて、Ｗ−ＣＤＭＡおよびＬＴＥ用の各バンド毎にスプリアスが問題となり得るディジタルロウパスフィルタのクロック周波数範囲と、これに基づいて割り当てたクロック周波数の一例を示す説明図である。例えば、バンド１の場合、図８に示したように、受信キャリア周波数と送信キャリア周波数の間隔（ｆＲＸ−ｆＴＸ）（すなわちｆ｜ＴＸ−ＲＸ｜）は１９０ＭＨｚとなる。この場合、前述した式（４）に基づき、スプリアスが問題となるｆＤＬＰＦ（＝Ｋ×２６ＭＨｚ）の範囲は、例えばＪ＝１（１次スプリアス）に対しては１８０ＭＨｚ≦ｆＤＬＰＦ≦２００ＭＨｚ（図１０では省略）となる。同様に、Ｊ＝２（２次スプリアス）に対しては９０ＭＨｚ≦ｆＤＬＰＦ≦１００ＭＨｚ（図１０のＦ［１，２］）、Ｊ＝３（３次スプリアス）に対しては６０ＭＨｚ≦ｆＤＬＰＦ≦６７ＭＨｚ（図１０のＦ［１，３］）、Ｊ＝４（４次スプリアス）に対しては４５ＭＨｚ≦ｆＤＬＰＦ≦５０ＭＨｚ（図１０のＦ［１，４］）となる。
【００７４】
以降も同様にして、Ｊ＝Ｐ（Ｐ次スプリアス）に対してＦ［１，Ｐ］が得られ、また、他のバンドＢに対しても同様にしてＦ［Ｂ，１］〜Ｆ［Ｂ，Ｐ］が得られる。ここで、図１０から判るように、仮にＤＬＰＦのクロック周波数ｆＤＬＰＦが十分に高い（例えばバンド１の例では２００ＭＨｚよりも十分に高い）と、スプリアスが問題となる範囲を容易に避けることができる。しかしながら、ｆＤＬＰＦを高くすると、ディジタル型ＰＬＬ回路ＤＰＬＬの同期設計が困難になる（例えばセットアップ違反等が生じる）ことや、消費電流の増加などのデメリットが発生する。したがって、ｆＤＬＰＦは、スプリアスが問題とならない範囲内で可能な限り低い値（すなわち最小のＫ値）に設定されることが望ましい。
【００７５】
そこで、バンド１において、まず、ｆＤＬＰＦ＝２６ＭＨｚ（Ｋ＝１）の場合は、７次スプリアス（Ｆ［１，７］）および図１０では省略しているが８次以降のスプリアスを考慮すると当該周波数はスプリアスが問題となる範囲に属する。次に、ｆＤＬＰＦ＝５２ＭＨｚ（Ｋ＝２）の場合は、図１０のＦ［１，４］（４５ＭＨｚ≦ｆＤＬＰＦ≦５０ＭＨｚ）と近接しているため、マージンを考慮すると当該周波数は望ましくない。続いて、ｆＤＬＰＦ＝７８ＭＨｚ（Ｋ＝３）の場合は、図１０のＦ［１，２］（９０ＭＨｚ≦ｆＤＬＰＦ≦１００ＭＨｚ）および図１０のＦ［１，３］（６０ＭＨｚ≦ｆＤＬＰＦ≦６７ＭＨｚ）に対して十分にマージンがある。したがって、バンド１においては、図１０の○印で示すように、ｆＤＬＰＦ＝７８ＭＨｚに定められる。その他のバンドに関しても同様にして、各ｆＤＬＰＦは図１０の○印で示す値に定められる。
【００７６】
《ディジタルロウパスフィルタの詳細》
図１１は、図２のディジタル型ＰＬＬ回路において、そのディジタルロウパスフィルタの概略構成例を示す回路ブロック図である。図１１に示すディジタルロウパスフィルタＤＬＰＦは、ラッチ回路ＦＦと、加算器（減算器）ＡＤＤ１，ＡＤＤ２と、乗算器ＭＵＬ１，ＭＵＬ２を備えている。ＭＵＬ１は、ＤＬＰＦの入力となるディジタルコードＤＧＩＮに対して２−Ｘを乗算する。ここでＸはフィルタ係数等と呼ばれる。ＭＵＬ２は、ＤＬＰＦの出力となるディジタルコードＤＧＯＴに対して２−Ｘを乗算する。ＡＤＤ２は、ＤＧＯＴからＭＵＬ２の出力を減算する。ＡＤＤ１は、ＭＵＬ１の出力とＡＤＤ２の出力とを加算する。ＦＦは、ＡＤＤ１の出力に対して前述したクロック周波数ｆＤＬＰＦを持つクロック信号ＣＫＤＬＰＦに同期してラッチ動作を行い、ＤＧＯＴを出力する。
【００７７】
このように、図１１のＤＬＰＦは、主として、ＦＦ→ＡＤＤ２→ＡＤＤ１→ＦＦからなる積算経路ＲＴ＿ＩＴＧと、ＦＦ→ＭＵＬ２→ＡＤＤ２→ＡＤＤ１→ＦＦからなるＩＩＲ（Infinite Impulse Response）経路ＲＴ＿ＩＩＲを含み、これによってＤＧＩＮの平均化処理を行なっている。なお、ディジタルロウパスフィルタの構成は、図１１のような構成に限定されるものではなく、広く知られているように、例えばＦＩＲ（Finite Impulse Response）フィルタを組み合わせたり、高次のＩＩＲフィルタを用いたりなど、様々な形態で実現可能である。
【００７８】
図１２は、図１１のディジタルロウパスフィルタにおいて、その特性の一例と当該ディジタルロウパスフィルタの更なる機能を示す説明図である。一般的に、ディジタルロウパスフィルタのカットオフ周波数ｆｃは、そのクロック周波数（サンプリング周波数）ｆＤＬＰＦとフィルタ係数Ｘの関数によって定められる。したがって、図１２に示すように、例えば、フィルタ係数ＸをＸ＝Ｘ２とした状態でｆＤＬＰＦを５２ＭＨｚから７８ＭＨｚに変更した場合、ｆｃがｆｃ２からｆｃ３に変更されてしまう。このようにカットオフ周波数ｆｃの値が変わってしまうとディジタル型ＰＬＬ回路ＤＰＬＬにおいて所望の特性を維持できないため、ｆＤＬＰＦの値が変わった場合でも所定のカットオフ周波数ｆｃを維持できる仕組みを設けることが望ましい。
【００７９】
そこで、本実施の形態によるディジタルロウパスフィルタＤＬＰＦは、少なくとも、所定のカットオフ周波数（例えばｆｃ２）をそれぞれ異なるクロック周波数ｆＤＬＰＦ（＝５２ＭＨｚ，７８ＭＨｚ，１０４ＭＨｚ）で実現するためのそれぞれ異なるフィルタ係数Ｘ（＝Ｘ２，Ｘ３，Ｘ４）を備えていることが主要な特徴の一つとなっている。これによって、前述したように、例えばｆＤＬＰＦが５２ＭＨｚから７８ＭＨｚに変わった場合でも、これに応じてＸをＸ２からＸ３に変更すれば所定のカットオフ周波数ｆｃ２を維持することが可能になる。
【００８０】
当該フィルタ係数Ｘは、例えば、図２で述べたＰＬＬ設定信号ＰＳＥＴを用いて設定レジスタＲＥＧを介して設定することなどが可能である。この際に具体的なＸの値は、例えば、図１のＭＣＵにカットオフ周波数ｆｃの演算式に基づくプログラム処理を行わせることで算出させる方式や、あるいは、ＭＣＵ内のメモリ等に予め所定のｆｃを実現するための各ｆＤＬＰＦ毎のＸの値を保持させておき、設定するｆＤＬＰＦの値に応じて当該Ｘの値を読み出す方式などによって得られる。前者の方式を用いると、例えば、製造ばらつきや環境変化、あるいは動作状況等に応じてｆｃの設定値を動的に変えたいような場合でも容易に対応することが可能となるが、ｆｃの演算式が複雑になるとＭＣＵの処理負荷が問題となる場合がある。一方、後者の方式を用いると、ＭＣＵの処理負荷は問題とならないが、ｆｃの設定値を変えたいような場合に若干対応し難い場合がある。ただし、予め複数のｆｃを想定し、各ｆｃ毎に、各ｆＤＬＰＦ毎のＸの値を保持しておけば、実用上、十分な対応が可能である。
【００８１】
《ディジタル型ＰＬＬ回路の設定レジスタの制御方法》
図１３は、図１および図２の無線通信システムにおいて、そのディジタル型ＰＬＬ回路内の設定レジスタの制御に関連する構成例を抽出した概略図である。図１４は、図１３における処理内容の一例を示すフロー図である。図１３には、図１の中から抽出して、ベースバンド処理装置ＢＢと、高周波信号処理装置ＲＦＩＣ内のマイクロコンピュータユニットＭＣＵ、送信用および受信用のバス制御ユニットＢＳＣＴＬ＿ＴＸ，ＢＳＣＴＬ＿ＲＸ、送信用および受信用のディジタル型ＰＬＬ回路ＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸが示されている。
【００８２】
ＢＢは差動インタフェースＬＶＤＳを介してＲＦＩＣ内のＭＣＵと通信を行う。ＢＳＣＴＬ＿ＴＸは、ＤＰＬＬ＿ＴＸならびにその他の送信系回路との間でバスＢＳ＿ＴＸを介して通信を行う。ＢＳＣＴＬ＿ＲＸは、ＤＰＬＬ＿ＲＸならびにその他の受信系回路との間でバスＢＳ＿ＲＸを介して通信を行う。ＭＣＵは、内部に設定用テーブル（例えば不揮発性メモリ）ＬＵＴを備えている。ＬＵＴの中には、例えば図９（ａ）、（ｂ）に示したように、各バンド毎に割り当てられたディジタルロウパスフィルタＤＬＰＦのクロック周波数ｆＤＬＰＦの情報が保持されている。また、ＬＵＴの中には、例えば図１２で述べたようなフィルタ係数Ｘの値が保持されている。
【００８３】
このような構成において、所定の通信方式（モード）および所定の周波数帯（バンド）で無線通信を行う際には、図１４に示すように、まず、ＢＢがＲＦＩＣに向けて、ＬＶＤＳを介してＴＡＳコマンドを発行する（Ｓ１０１）。当該ＴＡＳコマンドの中には、例えば、送信動作／受信動作のいずれか又は両方を行うかの送受信情報と、その際に使用する通信方式情報（Ｗ−ＣＤＭＡ、ＧＳＭ等）、バンド情報（バンド１、バンド２等）ならびにチャネル情報（バンド内で使用するキャリア周波数情報等）などが含まれる。
【００８４】
次いで、ＭＣＵは、当該ＴＡＳコマンドを受けてＬＵＴを参照し、バンド情報に基づいてＤＬＰＦのクロック周波数ｆＤＬＰＦの値やフィルタ係数Ｘの値等を読み出す。そして、ＭＣＵは、キャリア周波数の設定値、クロック周波数ｆＤＬＰＦの設定値、フィルタ係数Ｘの値等を含むＰＬＬ設定信号ＰＳＥＴと、ＰＬＬ送受信起動トリガをＢＳＣＴＬ＿ＴＸ，ＢＳＣＴＬ＿ＲＸに出力する（Ｓ１０２）。なお、送受信情報は、ＢＳＣＴＬ＿ＴＸ，ＢＳＣＴＬ＿ＲＸを介して例えば図１のフロントエンド制御ユニットＦＥＭＣＴＬに通知され、アンテナスイッチＡＮＴＳＷの接続先の選択等で使用される。
【００８５】
続いて、ＢＳＣＴＬ＿ＴＸ，ＢＳＣＴＬ＿ＲＸは、ＭＣＵからのＰＬＬ送受信起動トリガに応じて、所定のタイミングでＤＰＬＬ＿ＴＸ，ＤＰＬＬ＿ＲＸ内の設定レジスタＲＥＧ（図２）にＰＬＬ設定信号ＰＳＥＴを書き込む（Ｓ１０３）。これを受けて、ＤＰＬＬ＿ＴＸ（ＤＰＬＬ＿ＲＸ）は、設定レジスタＲＥＧの情報に基づいて送信キャリア周波数（受信キャリア周波数）、クロック周波数ｆＤＬＰＦ、フィルタ係数Ｘを設定し、自身の発振動作を起動する（Ｓ１０４）。その後、当該発振動作が安定した段階で実際の無線送信動作および／又は無線受信動作が行われる（Ｓ１０５）。
【００８６】
このようにバスＢＳ＿ＴＸ，ＢＳ＿ＲＸを介して送受信に必要な各種設定を行うことで、バスを用いない場合と比べて設定用の信号配線を削減することが可能になる。また、ＭＣＵを用いて各種設定を行うことで、前述したようなクロック周波数ｆＤＬＰＦやフィルタ係数Ｘ等を一元的に管理でき、効率的な設定を行うことが可能になる。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、ここでは、無線通信システムとして携帯電話機を例に説明を行ったが、必ずしもこれに限定されるものではなく、例えば、複数バンド（例えば２．４ＧＨｚ帯、５ＧＨｚ帯）に対応した無線ＬＡＮシステム等に対しても同様に適用可能である。
【産業上の利用可能性】
【００８８】
本実施の形態による高周波信号処理装置および無線通信システムは、特に、マルチバンド対応の携帯電話機に適用して有益なものであり、これに限らず、各種無線通信機器に対して広く適用可能である。
【符号の説明】
【００８９】
ＡＢＳ  自動バンド選択部
ＡＣＮＴ  Ａカウンタ（Ａ分周器）
ＡＤＣ  アナログディジタル変換回路
ＡＤＤ  加算器
ＡＮＴ  アンテナ
ＡＮＴＳＷ  アンテナスイッチ
ＡＰＣ  自動パワー制御回路
ＢＢ  ベースバンド処理装置
ＢＰＦ  バンドパスフィルタ
ＢＳＣＴＬ  バス制御ユニット
Ｃ  容量素子
ＣＢＫ  容量バンク
ＣＫＤＬＰＦ  ディジタルロウパスフィルタ用クロック信号
ＤＡＣ  ディジタルアナログ変換回路
ＤＣＯ  ディジタル制御発振部
ＤＥＣ  デコーダ
ＤＦＬＴ  ディジタルフィルタ
ＤＧＩＮ，ＤＧＯＴ  ディジタルコード
ＤＩＶＣ  分周器
ＤＬＰＦ  ディジタルロウパスフィルタ（ディジタルループフィルタ）
ＤＰＦＤ  ディジタル位相比較部
ＤＰＬＬ  ディジタル型ＰＬＬ回路
ＤＰＸ  デュプレクサ
ＦＣＮＴ  周波数差検出カウンタ
ＦＥＭＣＴＬ  フロントエンド制御ユニット
ＦＦ  ラッチ回路
ＦＮＥ  ファイン信号（周波数調整信号）
ＦＲＣ  フラクショナル信号（周波数調整信号）
Ｆｄｉｖ  分周発振信号
Ｆｒｅｆ  基準発振信号
ＨＰＡ  電力増幅回路
Ｋ  フィルタ係数
Ｌ  コイル
ＬＤＯ  電源レギュレータ
ＬＮＡ  低雑音増幅回路
ＬＯ  ローカル信号（局部発振信号、キャリア信号）
ＬＯＧ＿ＦＳＥＴ  周波数設定ロジック部
ＬＯＧ＿ＲＸ  受信用ロジック回路
ＬＯＧ＿ＴＸ  送信用ロジック回路
ＬＰＦ  ロウパスフィルタ
ＬＶＤＳ  差動インタフェース回路
Ｍ，Ａ  キャリア用分周比制御信号
ＭＣＮＴ  Ｍカウンタ（Ｍ分周器）
ＭＣＵ  マイクロコンピュータユニット
ＭＩＸ  ミキサ回路
ＭＭ，ＡＡ  クロック用分周比制御信号
ＭＭＤ  マルチモジュールドライバ部（分周部）
ＭＮ  ＮＭＯＳトランジスタ
ＭＰ  ＰＭＯＳトランジスタ
ＭＵＬ  乗算器
Ｎｒｆｐ，Ｎｒｆｎ  発振出力ノード
ＰＧＡ  可変利得増幅回路
ＰＳＣ  プリスケーラ
ＰＳＥＴ  ＰＬＬ設定信号
ＲＥＧ  設定レジスタ
ＲＦＩＣ  高周波信号処理装置
ＲＦｄｃｏ  発振出力信号
ＲＳＴＣＴＬ  リセット制御ユニット
ＲＴ＿ＩＩＲ  ＩＩＲ経路
ＲＴ＿ＩＴＧ  積算経路
ＲＸ  受信回路ブロック
ＳＡＷ  ＳＡＷフィルタ
ＳＤＭ  シグマデルタ変調部（又はデルタシグマ変調部）
ＳＰＵＲ  スプリアス
ＳＷ  スイッチ
ＴＤＣ  時間差検出回路
ＴＲＭ  トリミング信号（周波数調整信号）
ＴＸ,ＲＸ  電力信号
ＴＸ＿ＭＯＤ＿ＳＩＧ  送信変調信号
ＴＸＢＫ  送信回路ブロック
ＴＸＤＡＴ，ＲＸＤＡＴ  アナログベースバンド信号
ＶＤＤ  電源電圧
ＶＳＳ  接地電源電圧
【図１】
0005662911.tif 000002
【図２】
0005662911.tif 000003
【図３】
0005662911.tif 000004
【図４】
0005662911.tif 000005
【図５】
0005662911.tif 000006
【図６】
0005662911.tif 000007
【図７】
0005662911.tif 000008
【図８】
0005662911.tif 000009
【図９】
0005662911.tif 000010
【図１０】
0005662911.tif 000011
【図１１】
0005662911.tif 000012
【図１２】
0005662911.tif 000013
【図１３】
0005662911.tif 000014
【図１４】
0005662911.tif 000015
【図１５】
0005662911.tif 000016
【図１６】
0005662911.tif 000017