(57)【特許請求の範囲】
【請求項１】
ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタと
ｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
ｓ番目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々入力信号線に接続され、
前記電源線、前記基準電源線および前記入力信号線は、同一方向に延在することを特徴とする半導体装置。
【請求項２】
前記ｎ個のＰチャネルＭＯＳトランジスタは、１行ｎ列に配置され、
前記ｎ個のＮチャネルＭＯＳトランジスタは、１行ｎ列に配置され、
前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直方向に延在することを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項２あるいは請求項３に記載の半導体装置。
【請求項５】
前記デコーダ回路は、さらに、２行ｎ列に沿って配置された第１のインバータ
を具備し、
前記互いに共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、
前記第１のインバータの出力が、前記デコーダ回路の出力となることを特徴とする請求項２〜請求項４のいずれかに記載の半導体装置。
【請求項６】
前記ｎ個のＰチャネルＭＯＳトランジスタは、ｎ行１列に配置され、
前記ｎ個のＮチャネルＭＯＳトランジスタは、ｎ行１列に配置され、
前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直な方向に延在することを特徴とする、請求項１に記載の半導体装置。
【請求項７】
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
行に垂直に延在する前記入力信号線は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行に並行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項６あるいは請求項７に記載の半導体装置。
【請求項９】
前記デコーダ回路は、さらに、１行ｎ列に沿って配置された第１のインバータ
を具備し、
前記互いに共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、
前記第１のインバータの出力が、前記デコーダ回路の出力となることを特徴とする請求項６〜請求項８のいずれかに記載の半導体装置。
【請求項１０】
ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列に配列することによりデコーダ回路を構成する半導体装置であって、
前記各トランジスタは、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記デコーダ回路は、少なくとも、
ｎ個のＰチャネルＭＯＳトランジスタと
ｎ個のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
ｋ番目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、コンタクトを介して互いに接続されており、
ｓ番目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々入力信号線に接続され、
前記電源線、前記基準電源線および前記入力信号線は、同一方向に延在することを特徴とする半導体装置。
【請求項１１】
前記ｎ個のＰチャネルＭＯＳトランジスタは、１行ｎ列に配置され、
前記ｎ個のＮチャネルＭＯＳトランジスタは、１行ｎ列に配置され、
前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直方向に延在することを特徴とする、請求項１０に記載の半導体装置。
【請求項１２】
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、行に平行な方向に延在する第１のメタル配線に接続され、
前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項１１あるいは請求項１２に記載の半導体装置。
【請求項１４】
前記デコーダ回路を列方向に複数個配置し、
前記デコーダ回路の隣接するＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続され、
前記デコーダ回路の隣接するＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されることを特徴とする請求項１１〜請求項１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記デコーダ回路は、さらに、２行ｎ列に沿って配置された第１のインバータ
を具備し、
前記互いにコンタクトを介して共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、
前記第１のインバータの出力が、前記デコーダ回路の出力となることを特徴とする請求項１１〜請求項１４のいずれかに記載の半導体装置。
【請求項１６】
前記第１のインバータは、少なくとも、
ｎ＋１番目のＰチャネルＭＯＳトランジスタと
ｎ＋１番目のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記ｎ＋１番目のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１メタル配線に接続され、
前記ｎ列目のＮチャネルＭＯＳトランジスタと前記ｎ＋１番目のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１のメタル配線に接続され、
前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項１１〜請求項１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記ｎ個のＰチャネルＭＯＳトランジスタは、ｎ行１列に配置され、
前記ｎ個のＮチャネルＭＯＳトランジスタは、ｎ行１列に配置され、
前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直な方向に延在することを特徴とする、請求項１０に記載の半導体装置。
【請求項１８】
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記、行方向に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行に沿った方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項１７あるいは請求項１８に記載の半導体装置。
【請求項２０】
前記デコーダ回路は、さらに、１行２列に沿って配置された第１のインバータと
を具備し、
前記互いにコンタクトを介して共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、
前記第１のインバータの出力が、前記デコーダ回路の出力となることを特徴とする請求項１７〜請求項１９のいずれかに記載の半導体装置。
【請求項２１】
前記第１のインバータは、少なくとも、
ｎ＋１番目のＰチャネルＭＯＳトランジスタと
ｎ＋１番目のＮチャネルＭＯＳトランジスタと
で構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記ｎ＋１番目のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１メタル配線に接続され、
前記ｎ列目のＮチャネルＭＯＳトランジスタと前記ｎ＋１番目のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１のメタル配線に接続され、
前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続されることを特徴とする請求項１７〜請求項２０のいずれか一項に記載の半導体装置。
【請求項２２】
ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、
少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルが行列状に複数配置され、
前記メモリセルのひとつの行線を指定する複数の行アドレス回路と、
前記行アドレス回路からの信号により、前記スタティック型メモリセルのひとつの行を選択する複数の行デコーダを具備し、
前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタと、
前記行デコーダを構成する複数のＭＯＳトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６個のトランジスタにより構成されるスタティック型メモリセルは、２行３列に配置され、
前記行デコーダ回路は、少なくとも、
１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
インバータにより構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
前記２行に配置されたｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタとｋ列目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと１列目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、
ｓ列目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースと前記第ｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に垂直方向に延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に垂直方向に延在した基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ個のトランジスタ対のゲートに接続される入力信号は、各々、行に垂直方向に延在した配線により供給されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレインが前記インバータの入力ゲートに接続され、前記インバータの出力が、前記スタティック型メモリセルの行選択線に接続されることを特徴とする半導体装置。
【請求項２３】
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
前記、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続され、
前記、行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項２２に記載の半導体装置。
【請求項２４】
ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、
少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルが行列状に複数配置され、
前記メモリセルのひとつの行線を指定する複数の行アドレス回路と、
前記行アドレス回路からの信号により、前記スタティック型メモリセルのひとつの行を選択する複数の行デコーダを具備し、
前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタと、
前記行デコーダを構成する複数のＭＯＳトランジスタの各々は、
シリコン柱と、
前記シリコン柱の側面を取り囲む絶縁体と、
前記絶縁体を囲むゲートと、
前記シリコン柱の上部又は下部に配置されるソース領域と、
前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、
前記６個のトランジスタにより構成されるスタティック型メモリセルは、２行３列に配置され、
前記行デコーダ回路は、少なくとも、
１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと
１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタと
インバータにより構成され、
前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、
前記２行に配置されたｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタとｋ列目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと１列目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、
ｓ列目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に垂直方向に延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に垂直方向に延在した基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートに接続される入力信号は、各々、行に垂直方向に延在した配線により供給されており、
前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレインが前記インバータの入力ゲートに接続され、前記インバータの出力が、前記スタティック型メモリセルの行選択線に接続されることを特徴とする半導体装置。
【請求項２５】
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、行に平行な方向に延在する第１のメタル配線に接続され、
前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、
前記、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続され、
前記、行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続されることを特徴とする請求項２４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
昨今、半導体集積回路は大規模化されており、最先端のＭＰＵ（Ｍｉｃｒｏ−ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）では、トランジスタの数が１Ｇ（ギガ）個にも達する半導体チップが開発されており、従来の平面形成トランジスタ、いわゆるプレーナー型トランジスタは、非特許文献１に示されるように、ＰＭＯＳを形成するＮ−ｗｅｌｌ領域とＮＭＯＳを形成するＰ型シリコン基板（あるいはＰ−ｗｅｌｌ領域）を完全に分離する必要があり、また、Ｎ−ｗｅｌｌ領域およびＰ型シリコン基板には、それぞれ電位を与えるボディ端子が必要であり、さらに面積が大きくなる要因となっている。【０００３】
この課題を解決する手段として、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ＳＧＴの製造方法、ＳＧＴを用いたＣＭＯＳインバータ、ＮＡＮＤ回路あるいはＳＲＡＭセルが開示されている。例えば、特許文献１、特許文献２、特許文献３、特許文献４を参照。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第５１３０５９６号公報
【特許文献２】特許第５０３１８０９号公報
【特許文献３】特許第４７５６２２１号公報
【特許文献４】国際公開ＷＯ２００９／０９６４６５号公報
【非特許文献】
【０００５】
【非特許文献１】ＣＭＯＳ  ＯＰアンプ回路実務設計の基礎（吉澤浩和  著）ＣＱ出版社  ｐａｇｅ２３
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１９、図２０ａ、図２０ｂ、図２０ｃ、図２０ｄ、図２１に、ＳＧＴを用いたスタティック型メモリセル（以下ＳＲＡＭセルと称す）の回路図とレイアウト図を示す。
詳細は特許文献４、国際公開ＷＯ２００９／０９６４６５号公報に記載されているが、以下に簡単に説明する。【０００７】
図１９は、ＳＲＡＭセルの回路図であり、Ｑｐ１、Ｑｐ２はＰチャネルＭＯＳトランジスタ（以下ＰＭＯＳトランジスタと称す）、Ｑｎ１，Ｑｎ２、Ｑｎ３、Ｑｎ４はＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと称す）、ＢＬはビット線、ＢＬＢは反転ビット線、ＷＬはワード線（行線）、Ｖｃｃは電源、Ｖｓｓは基準電源である。
図２０ａには、一例として、図１９のＳＲＡＭセルをＳＧＴで構成したレイアウトの平面図を示す。また、図２０ｂには、図２０ａにおけるカットラインＡ−Ａ’方向の断面図、図２０ｃには、図２０ａにおけるカットラインＢ−Ｂ’方向の断面図、図２０ｄには、図２０ａにおけるカットラインＣ−Ｃ’方向の断面図を示す。
図２０ａにおいて、図１９のＳＲＡＭセルのＮＭＯＳトランジスタＱｎ２、ＰＭＯＳトランジスタＱｐ２及びＮＭＯＳトランジスタＱｎ４が１行目（図の上の行）、ＮＭＯＳトランジスタＱｎ３、ＰＭＯＳトランジスタＱｐ１及びＮＭＯＳトランジスタＱｎ１が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。【０００８】
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１などの絶縁膜上に平面状シリコン層２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄが形成され、不純物注入等により、２ｐａ、２ｐｂはそれぞれｐ＋拡散層、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄはそれぞれｎ＋拡散層から構成される。３は、平面状シリコン層（２ｐａ、２ｐｂ、２ｎａ、２ｎｂ、2ｎｃ、２ｎｄ）の表面に形成されるシリサイド層であり、平面状シリコン層２ｎｃ、２ｐｂ、２ｎｄを接続し、また、２ｎｂ、２ｐａ、２ｎａを接続する。
４ｎ１、４ｎ２はｎ型シリコン柱、４ｐ１、４ｐ２、４ｐ３、４ｐ４はｐ型シリコン柱、５はシリコン柱４ｎ１、４ｎ２、４ｐ１、４ｐ２、４ｐ３、４ｐ４を取り巻くゲート絶縁膜、６はゲート電極、６ａ、６ｂ、６ｃ、６ｄは、それぞれゲート配線である。シリコン柱４ｎ１、４ｎ２の最上部には、それぞれｐ＋拡散層７ｐ１、７ｐ２が不純物注入等により形成され、シリコン柱４ｐ１、４ｐ２、４ｐ３、４ｐ４の最上部には、それぞれｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４が不純物注入等により形成される。８はゲート絶縁膜５を保護するためのシリコン窒化膜、９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４はそれぞれｐ＋拡散層７ｐ１、７ｐ２、ｎ＋拡散層７ｎ１、７ｎ２、７ｎ３、７ｎ４に接続されるシリサイド層、１０ｐ１、１０ｐ２、１０ｎ１、１０ｎ２、１０ｎ３、１０ｎ４は、シリサイド層９ｐ１、９ｐ２、９ｎ１、９ｎ２、９ｎ３、９ｎ４と第１メタル配線１３ｃ、１３ｇ、１３ａ、１３ｆ、１３ｅ、１３ｈとをそれぞれ接続するコンタクト、１１ａはゲート配線６ａと第１メタル配線１３ｂを接続するコンタクト、１１ｂはゲート配線６ｂと第１メタル配線１３ｄを接続するコンタクト、１１ｃはゲート配線６ｃと第１メタル配線１３ｉを接続するコンタクト、１１ｄはゲート配線６ｄと第１メタル配線１３ｊを接続するコンタクトである。
また、１２ａは、下部拡散層２ｎｂ、２ｐａおよび２ｎａを接続するシリサイド３と第１メタル配線１３ｄを接続するコンタクト、１２ｂは、下部拡散層２ｎｄ、２ｐｂおよび２ｎｃを接続するシリサイド３と第１メタル配線１３ｂを接続するコンタクトである。【０００９】
シリコン柱４ｎ１、下部拡散層２ｐａ、上部拡散層７ｐ１、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ１を構成し、シリコン柱４ｎ２、下部拡散層２ｐｂ、上部拡散層７ｐ２、ゲート絶縁膜５、ゲート電極６により、ＰＭＯＳトランジスタＱｐ２を構成し、シリコン柱４ｐ１、下部拡散層２ｎａ、上部拡散層７ｎ１、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ１を構成し、シリコン柱４ｐ２、下部拡散層２ｎｃ、上部拡散層７ｎ２、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ２を構成し、シリコン柱４ｐ３、下部拡散層２ｎｂ、上部拡散層７ｎ３、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ３を構成し、シリコン柱４ｐ４、下部拡散層２ｎｄ、上部拡散層７ｎ４、ゲート絶縁膜５、ゲート電極６により、ＮＭＯＳトランジスタＱｎ４を構成する。【００１０】
また、ＰＭＯＳトランジスタＱｐ１とＮＭＯＳトランジスタＱｎ１のゲート電極６にはゲート配線６ａが接続され、ＰＭＯＳトランジスタＱｐ２のゲート電極６とＮＭＯＳトランジスタＱｎ２のゲート電極６にはゲート配線６ｂが接続され、ＮＭＯＳトランジスタＱｎｎ３のゲート電極６にはゲート配線６ｃが接続され、ＮＭＯＳトランジスタＱｎ４のゲート電極６にはゲート配線６ｄが接続される。【００１１】
下部拡散層２ｐａ、２ｎａ、２ｎｂはシリサイド３を介してＰＭＯＳトランジスタＱｐ１、Ｑｎ１、Ｑｎ３の共通ドレインとなり、コンタクト１２ａを介して第１メタル配線１３ｄに接続され、さらに、コンタクト１１ｂを介してゲート電極６ｂに接続される。同様に、下部拡散層２ｐｂ、２ｎｃ、２ｎｄはシリサイド３を介してＰＭＯＳトランジスタＱｐ２、Ｑｎ２、Ｑｎ４の共通ドレインとなり、コンタクト１２ｂを介して第１メタル配線１３ｂに接続され、さらに、コンタクト１１ａを介してゲート電極６ａに接続される。
ＰＭＯＳトランジスタＱｐ１、Ｑｐ２のソースである上部拡散層７ｐ１、７ｐ２は、それぞれシリサイド層９ｐ１、９ｐ２およびコンタクト１０ｐ１、１０ｐ２を介して、それぞれ第１メタル配線１３ｃ、１３ｇに接続され、さらに、コンタクト１４ｐ１、１４ｐ２を介して第２メタル配線１５ａに接続され、第２メタル配線１５ａには電源Ｖｃｃが供給される。
ＮＭＯＳトランジスタＱｎ１およびＱｎ２のソースである上部拡散層７ｎ１および７ｎ２は、それぞれシリサイド層９ｎ１、９ｎ２、コンタクト１０ｎ１、１０ｎ２を介して第１メタル配線１３ａ、１３ｆに接続され、第１メタル配線１３ａ、１３ｆには基準電源Ｖｓｓが供給される。【００１２】
ＮＭＯＳトランジスタＱｎ３のソースである上部拡散層７ｎ３は、シリサイド層９ｎ３、コンタクト１０ｎ３を介して第１メタル配線１３ｅに接続され、さらにコンタクト１４ｎ３を介して第２メタル配線１５ｂに接続され、第２メタル配線１５ｂはビット線ＢＬとなる。また、ＮＭＯＳトランジスタＱｎ４のソースである上部拡散層７ｎ４は、シリサイド層９ｎ４、コンタクト１０ｎ４を介して第１メタル配線１３ｈに接続され、さらにコンタクト１４ｎ４を介して第２メタル配線１５ｃに接続され、第２メタル配線１５ｃは反転ビット線ＢＬＢとなる。また、ＮＭＯＳトランジスタＱｎ３、Ｑｎ４のゲート電極６は、それぞれゲート配線６ｃ、６ｄに接続される。ゲート配線６ｄは、図２０ｄに示すように、コンタク１１ｄ、第１メタル配線１３ｊ、コンタクト１４ｂ、第２メタル配線１５ｅ、コンタクト１６ｂを介して第３メタル配線１７に接続され、第３メタル配線１７は、ワード線（行選択信号）ＷＬとなる。同様に、ゲート配線６ｃは、コンタク１１ｃ、第１メタル配線１３ｉ、コンタクト１４ａ、第２メタル配線１５ｄ、コンタクト１６ａを介して第３メタル配線１７に接続される。
以上により、図２０ａに示すように、ＰＭＯＳトランジスタＱｐ１、Ｑｐ２、ＮＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４を２行３列の最小寸法で図１９のＳＲＡＭセルが提供できる。
なお、細線枠で囲まれたブロックＳＲＡＭがユニットセルの単位であり、高さ方向は寸法Ｌｙ１となる。【００１３】
図２１には、ＳＲＡＭセルをマトリックス状に配置したＳＲＡＭセルアレイを示す。便宜上、Ｍ（０，０）Ｍ（１，０）、Ｍ（０，１）、Ｍ（１，１）の４つのＳＲＡＭセルを配置する。図２１から明らかなように、このＳＲＡＭセルは、２行３列を最小単位として、隙間なく配置ができ、最小面積でＳＲＡＭセルアレイが提供できる。【００１４】
ＳＧＴを用いたＳＲＡＭは、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタが構造上完全に分離されており、プレーナトランジスタのように、ｗｅｌｌ分離が必要なく、さらに、シリコン柱はフローティングボディとなるため、プレーナトランジスタのように、ｗｅｌｌへ電位を供給するボディ端子も必要なく、非常にコンパクトにレイアウト（配置）ができることが特徴である。【００１５】
上述したように、ＳＧＴの最大の特徴は、構造原理的に、シリコン柱下部の基板側に存在するシリサイド層による下層配線と、シリコン柱上部のコンタクト接続による上部配線が利用できる点にある。本発明は、このＳＧＴの特徴を利用して、２行に配置されたＳＲＡＭセルに合わせた行選択デコーダをｍ行ｎ列に並べることによりコンパクトに配置し、面積を最小にした、低価格な半導体装置を提供することが目的である。
【課題を解決するための手段】
【００１６】
（１）上記の目的を達成する本発明に係る半導体装置は、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列に配列することによりデコーダ回路を構成する半導体装置であって、前記各トランジスタは、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記デコーダ回路は、少なくとも、ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタで構成され、前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、ｋ番目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、ｓ番目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々入力信号線に接続され、前記電源線、前記基準電源線および前記入力信号線は、同一方向に延在することを特徴とする。【００１７】
（２）本発明の好ましい態様では、前記ｎ個のＰチャネルトランジスタは、１行ｎ列に配置され、前記ｎ個のＮチャネルトランジスタは、１行ｎ列に配置され、前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直方向に延在する。【００１８】
（３）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。【００１９】
（４）さらに別の態様では、行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。【００２０】
（５）また、別の態様では、前記デコーダ回路は、さらに、２行ｎ列に沿って配置された第１のインバータを具備し、前記互いに共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、前記第１のインバータの出力が、前記デコーダ回路の出力となる。【００２１】
（６）また、別の態様では、前記ｎ個のＰチャネルトランジスタは、ｎ行１列に配置され、前記ｎ個のＮチャネルトランジスタは、ｎ行１列に配置され、前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直な方向に延在する。【００２２】
（７）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。【００２３】
（８）さらに、別の態様では、行に垂直に延在する入力信号線は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行に並行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。【００２４】
（９）また、別の態様では、前記デコーダ回路は、さらに、１行ｎ列に沿って配置された第１のインバータを具備し、前記互いに共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、前記第１のインバータの出力が、前記デコーダ回路の出力となる。【００２５】
（１０）また、本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上にｍ行ｎ列に配列することによりデコーダ回路を構成する半導体装置であって、前記各トランジスタは、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記デコーダ回路は、少なくとも、ｎ個のＰチャネルＭＯＳトランジスタとｎ個のＮチャネルＭＯＳトランジスタとで構成され、前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、ｋ番目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタとｋ番目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１番目のＮチャネルＭＯＳトランジスタのドレイン領域が、コンタクトを介して互いに接続されており、
ｓ番目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１番目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、
前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、電源線に接続され、ｎ番目のＮチャネルＭＯＳトランジスタのソースは、基準電源線に接続され、
前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、各々入力信号線に接続され、前記電源線、前記基準電源線および前記入力信号線は、同一方向に延在する。【００２６】
（１１）本発明の好ましい態様では、前記ｎ個のＰチャネルトランジスタは、１行ｎ列に配置され、前記ｎ個のＮチャネルトランジスタは、１行ｎ列に配置され、前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直方向に延在する。【００２７】
（１２）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、行に平行な方向に延在する第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。【００２８】
（１３）また、別の態様では、行に垂直に延在する入力信号線は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。【００２９】
（１４）また、別の態様では、前記デコーダ回路を列方向に複数個配置し、前記デコーダ回路の隣接するＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続され、前記デコーダ回路の隣接するＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続される。【００３０】
（１５）また、別の態様では、前記デコーダ回路は、さらに、２行ｎ列に沿って配置された第１のインバータを具備し、前記互いにコンタクトを介して共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、前記第１のインバータの出力が、前記デコーダ回路の出力となる。【００３１】
（１６）また、別の態様では、前記第１のインバータは、少なくとも、ｎ＋１番目のＰチャネルＭＯＳトランジスタと、ｎ＋１番目のＮチャネルＭＯＳトランジスタで構成され、前記ｎ個のＰチャネルＭＯＳトランジスタと前記ｎ＋１番目のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１メタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタと前記ｎ＋１番目のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１のメタル配線に接続され、前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。【００３２】
（１７）また、別の態様では、前記ｎ個のＰチャネルトランジスタは、ｎ行１列に配置され、前記ｎ個のＮチャネルトランジスタは、ｎ行１列に配置され、前記電源線、前記基準電源線および前記入力信号線は、前記行方向と垂直な方向に延在する。【００３３】
（１８）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。【００３４】
（１９）また、別の態様では、前記行方向に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行に沿った方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。【００３５】
（２０）また、別の態様では、前記デコーダ回路は、さらに、１行２列に沿って配置された第１のインバータを具備し、前記互いにコンタクトを介して共通に接続されたｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、前記第１のインバータの入力に接続され、前記第１のインバータの出力が、前記デコーダ回路の出力となる。【００３６】
（２１）また、別の態様では、前記第１のインバータは、少なくとも、ｎ＋１番目のＰチャネルＭＯＳトランジスタとｎ＋１番目のＮチャネルＭＯＳトランジスタで構成され、前記ｎ個のＰチャネルＭＯＳトランジスタと前記ｎ＋１番目のＰチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１メタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタと前記ｎ＋１番目のＮチャネルＭＯＳトランジスタのソースは、シリサイド領域を介して共通接続されて第１のメタル配線に接続され、前記行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続される。【００３７】
（２２）本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルが行列状に複数配置され、前記メモリセルのひとつの行線を指定する複数の行アドレス回路と、前記行アドレス回路からの信号により、前記スタティック型メモリセルのひとつの行を選択する複数の行デコーダとを具備し、前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタと、前記行デコーダを構成する複数のＭＯＳトランジスタの各々は、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記６個のトランジスタにより構成されるスタティック型メモリセルは、２行３列に配置され、前記行デコーダ回路は、少なくとも、１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタとインバータにより構成され、前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、前記２行に配置されたｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタとｋ列目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタと１列目のＮチャネルＭＯＳトランジスタのドレイン領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにシリサイド領域を介して接続されており、ｓ列目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に垂直方向に延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に垂直方向に延在した基準電源線に接続され、前記各々のゲートが互いに接続されるｎ個のトランジスタ対のゲートに接続される入力信号は、各々、行に垂直方向に延在した配線により供給されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレインが前記インバータの入力ゲートに接続され、前記インバータの出力が、前記スタティック型メモリセルの行選択線に接続される。【００３８】
（２３）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続され、前記行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。【００３９】
（２４）また、本発明によれば、ソース、ドレイン及びゲートが、基板と垂直な方向に階層的に配置される複数のトランジスタを、基板上に配列することによりスタティック型メモリを構成する半導体装置であって、少なくとも６個のＭＯＳトランジスタが基板上に形成された絶縁膜上に配列されたスタティック型メモリセルが行列状に複数配置され、前記メモリセルのひとつの行線を指定する複数の行アドレス回路と、前記行アドレス回路からの信号により、前記スタティック型メモリセルのひとつの行を選択する複数の行デコーダとを具備し、前記スタティック型メモリセルを構成する６個のＭＯＳトランジスタと、前記行デコーダを構成する複数のＭＯＳトランジスタの各々は、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記６個のトランジスタにより構成されるスタティック型メモリセルは、２行３列に配置され、前記行デコーダ回路は、少なくとも、１行ｎ列に並んだｎ個のＰチャネルＭＯＳトランジスタと、１行ｎ列に並んだｎ個のＮチャネルＭＯＳトランジスタとインバータにより構成され、前記ｎ個のＰチャネルＭＯＳトランジスタ及び前記ｎ個のＮチャネルＭＯＳトランジスタの各々は、前記２行に配置されたｋ列目（ｋ＝１〜ｎ）のＰチャネルＭＯＳトランジスタとｋ列目のＮチャネルＭＯＳトランジスタは対を成し、各々のゲートは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタと１列目のＮチャネルＭＯＳトランジスタのソース領域はシリコン柱より基板側に配置されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記１列目のＮチャネルＭＯＳトランジスタのドレイン領域が、互いにコンタクトを介して接続されており、ｓ列目（ｓ＝１〜ｎ−１）のＮチャネルＭＯＳトランジスタのソースとｓ＋１列目のＮチャネルＭＯＳトランジスタのドレインは互いに接続されており、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、各々、行に垂直方向に延在した電源線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、行に垂直方向に延在した基準電源線に接続され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートに接続される入力信号は、各々、行に垂直方向に延在した配線により供給されており、前記ｎ個のＰチャネルＭＯＳトランジスタと前記第１列目のＮチャネルＭＯＳトランジスタのドレインが前記インバータの入力ゲートに接続され、前記インバータの出力が、前記スタティック型メモリセルの行選択線に接続される。【００４０】
（２５）また、別の態様では、前記ｎ個のＰチャネルＭＯＳトランジスタのソースは、行に平行な方向に延在する第１のメタル配線に接続され、前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、第１のメタル配線に接続され、前記、行に垂直に延在する電源線及び基準電源線は第２のメタル配線により供給され、前記ｎ個のＰチャネルＭＯＳトランジスタのソースおよび前記ｎ列目のＮチャネルＭＯＳトランジスタのソースは、各々、前記第１のメタル配線を介して前記第２のメタル配線に接続され、前記、行に垂直に延在する入力信号は第２のメタル配線により構成され、前記各々のゲートが互いに接続されるｎ組のトランジスタ対のゲートは、行方向に延在した第１のメタル配線を介して、前記第２のメタル配線に接続される。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例の半導体記憶装置の回路図である。
【図２】本発明のデコーダ回路の選択動作図である。
【図３】本発明のＮＡＮＤデコーダ等価回路図である。
【図４ａ】本発明の実施例１のＮＡＮＤデコーダの平面図である。
【図４ｂ】本発明の実施例１のＮＡＮＤデコーダの断面図である。
【図４ｃ】本発明の実施例１のＮＡＮＤデコーダの断面図である。
【図４ｄ】本発明の実施例１のＮＡＮＤデコーダの断面図である。
【図４ｅ】本発明の実施例１のＮＡＮＤデコーダの断面図である。
【図４ｆ】本発明の実施例１のＮＡＮＤデコーダの断面図である。
【図４ｇ】本発明の実施例１のＮＡＮＤデコーダの断面図である。
【図４ｈ】本発明の実施例１のＮＡＮＤデコーダの断面図である。
【図４ｉ】本発明の実施例１のＮＡＮＤデコーダの断面図である。
【図５】本発明の実施例２の行選択デコーダを示す等価回路図である。
【図６ａ】本発明の実施例２の行選択デコーダの平面図である。
【図６ｂ】本発明の実施例２の行選択デコーダの断面図である。
【図６ｃ】本発明の実施例２の行選択デコーダの断面図である。
【図６ｄ】本発明の実施例２の行選択デコーダの断面図である。
【図６ｅ】本発明の実施例２の行選択デコーダの断面図である。
【図７】本発明の実施例３のメモリセルを含む行選択デコーダの平面図である。
【図８ａ】本発明の実施例４のＮＡＮＤデコーダの平面図である。
【図８ｂ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図８ｃ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図８ｄ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図８ｅ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図８ｆ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図８ｇ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図８ｈ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図８ｉ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図８ｊ】本発明の実施例４のＮＡＮＤデコーダの断面図である。
【図９ａ】本発明の実施例５の行選択デコーダの平面図である。
【図９ｂ】本発明の実施例５の行選択デコーダの断面図である。
【図９ｃ】本発明の実施例５の行選択デコーダの断面図である。
【図９ｄ】本発明の実施例５の行選択デコーダの断面図である。
【図９ｅ】本発明の実施例５の行選択デコーダの断面図である。
【図１０ａ】本発明の実施例６の行選択デコーダの平面図である。
【図１０ｂ】本発明の実施例６の行選択デコーダの断面図である。
【図１０ｃ】本発明の実施例６の行選択デコーダの断面図である。
【図１０ｄ】本発明の実施例６の行選択デコーダの断面図である。
【図１１ａ】本発明の実施例７の行選択デコーダの平面図である。
【図１１ｂ】本発明の実施例７の行選択デコーダの断面図である。
【図１１ｃ】本発明の実施例７の行選択デコーダの断面図である。
【図１１ｄ】本発明の実施例７の行選択デコーダの断面図である。
【図１１ｅ】本発明の実施例７の行選択デコーダの断面図である。
【図１１ｆ】本発明の実施例７の行選択デコーダの断面図である。
【図１１ｇ】本発明の実施例７の行選択デコーダの断面図である。
【図１１ｈ】本発明の実施例７の行選択デコーダの断面図である。
【図１２ａ】本発明の実施例８の行選択デコーダの平面図である。
【図１２ｂ】本発明の実施例８の行選択デコーダの断面図である。
【図１２ｃ】本発明の実施例８の行選択デコーダの断面図である。
【図１２ｄ】本発明の実施例８の行選択デコーダの断面図である。
【図１２ｅ】本発明の実施例８の行選択デコーダの断面図である。
【図１３】本発明の別の実施例の半導体記憶装置の回路図である。
【図１４】本発明のデコーダ回路の選択動作図である。
【図１５】本発明のＮＡＮＤデコーダの等価回路図である。
【図１６ａ】本発明の実施例９のＮＡＮＤデコーダの平面図である。
【図１６ｂ】本発明の実施例９のＮＡＮＤデコーダの断面図である。
【図１６ｃ】本発明の実施例９のＮＡＮＤデコーダの断面図である。
【図１６ｄ】本発明の実施例９のＮＡＮＤデコーダの断面図である。
【図１６ｅ】本発明の実施例９のＮＡＮＤデコーダの断面図である。
【図１７ａ】本発明の実施例１０のＮＡＮＤデコーダの平面図である。
【図１７ｂ】本発明の実施例１０のＮＡＮＤデコーダの断面図である。
【図１７ｃ】本発明の実施例１０のＮＡＮＤデコーダの断面図である。
【図１８ａ】本発明の実施例１１のＮＡＮＤデコーダの平面図である。
【図１８ｂ】本発明の実施例１１のＮＡＮＤデコーダの断面図である。
【図１８ｃ】本発明の実施例１１のＮＡＮＤデコーダの断面図である。
【図１８ｄ】本発明の実施例１１のＮＡＮＤデコーダの断面図である。
【図１９】ＳＲＡＭセルの従来例を示す等価回路である。
【図２０ａ】ＳＲＡＭの従来例を示す平面図である。
【図２０ｂ】ＳＲＡＭの従来例を示す断面図である。
【図２０ｃ】ＳＲＡＭの従来例を示す断面図である。
【図２０ｄ】ＳＲＡＭの従来例を示す断面図である。
【図２１】従来のＳＲＡＭセルのマトリックスアレイである。
【発明を実施するための形態】
【００４２】
（実施例１）
図１に本発明に適用するメモリ用のデコーダ回路を含む、半導体記憶装置を示す。メモリセルの一例として、ＳＲＡＭセルを採用している。
１００は、図１９に示すＳＲＡＭセルをマトリックス状に配置したメモリアレイである。図では、２５６行、１６列、すなわち４０９６ビットのメモリアレイを構成する。
これらのＳＲＡＭセルは、行方向に、ワード線ＷＬｍ（ｍ＝０〜２５５）、を共通接続して横方向に配置され、列方向に、ビット線ＢＬｎ(ｎ＝０〜１５)、反転ビット線ＢＬｎＢを共通接続して縦方向に配置される。
２００は、行選択デコーダを示す。行選択デコーダ２００は、ＮＡＮＤデコーダ回路２０１と、その出力ＤＥＣＯＵＴｍ（ｍ＝０〜２５５）を入力として行選択信号ＷＬｍを出力するインバータ２０２により構成される。
ＮＡＮＤ回路２０１には、後述するアドレス選択信号ＸＡ０〜７、ＸＢ０〜３、ＸＣ０〜７が入力され、入力されたアドレス信号により選択的に行選択信号ＷＬｍ（＝０〜２５５）のいずれかひとつを選択する。
３００は、アドレス信号を受けて、行選択デコーダを選択するアドレス選択信号ＸＡ０〜７、ＸＢ０〜３、ＸＣ０〜７を出力するプリデコーダである。ここでは、アドレスＡ０〜Ａ２を受けてアドレス選択信号ＸＡ０〜７を出力する３００Ａ、アドレスＡ３〜Ａ４を受けてアドレス選択信号ＸＢ０〜３を出力する３００Ｂ、アドレスＡ５〜Ａ７を受けてアドレス選択信号ＸＣ０〜７を出力する３００Ｃにより構成される。
例えば、ＮＡＮＤ回路２０１は、アドレス選択信号ＸＡ０、ＸＢ０、ＸＣ０を受けて、ＷＬ０を選択し、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０を受けて、ＷＬ１を選択し、同様にして、アドレス選択信号ＸＡ７、ＸＢ３、ＸＣ７を受けて、ＷＬ２５５を選択する。
４００は列選択ゲート、５００は列選択ゲート４００を選択する列選択デコーダである。列選択デコーダ５００は、列アドレスＡ８〜Ａ１１を受けて、列選択信号ＣＬｎ（ｎ＝０〜１５）を出力し、列選択信号ＣＬｎは、列選択ゲートに入力され、列選択ゲートトランジスタＣＧｎ（ｎ＝０〜１５）およびＣＧｎＢのゲートに接続される。列選択ゲートトランジスタＣＧｎ、ＣＧｎＢのソースは、それぞれＳＲＡＭセルのビット線ＢＬｎおよび反転ビット線ＢＬｎＢに接続され、ドレインは共通にデータ線ＤＬおよび反転データ線ＤＬＢに接続される。
【００４３】
６００は、メモリセルからビット線および反転ビット線を介してデータ線に読み出される微小な読み出し信号を受けて、増幅して出力するセンスアンプ、７００はセンスアンプ６００の信号を受けて、外部に出力する読み出し信号ＤＯＵＴを作成する出力回路である。
また、８００は、入力データＤＩＮを受けて、ＳＲＡＭセルにデータを書き込む信号を作成する書き込み回路である。
図１に示すように、２行ピッチの最小単位で配置されるＳＲＡＭセルは、アドレス信号を受けて、行選択デコーダを介して行選択線ＷＬｍ（ｍ＝０〜２５５）のいずれかひとつにより選択されるため、行選択デコーダも、２行配置の最小単位で配置を行う必要がある。
【００４４】
図２には、行選択デコーダの選択動作表を示す。丸印のアドレス選択信号がＮＡＮＤ回路２０１に入力されると、対応したＮＡＮＤ回路２０１の出力ＤＥＣＯＵＴが選択される。例えば、アドレス選択信号ＸＡ２、ＸＢ１、ＸＣ０が入力されると、ＮＡＮＤ回路２０１はＤＥＣＯＵＴ１０が選択される、すなわち、この行選択デコーダを選択するアドレス選択信号は、ＸＡが８本、ＸＢが４本、ＸＣが８本、合計２０本のアドレス選択信号を行選択デコーダ２００に供給する必要がある。
【００４５】
図３に本発明のＮＡＮＤデコーダ２０１を示す。
Ｔｐ１、Ｔｐ２、Ｔｐ３は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１、Ｔｎ２、Ｔｎ３は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＤＥＣＯＵＴｋとなる。ＮＭＯＳトランジスタＴｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＴｎ２のドレインに接続され、ＮＭＯＳトランジスタＴｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＴｎ３のドレインに接続され、ＮＭＯＳトランジスタＴｎ３のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１のゲートには入力信号ＸＡｈ（ｈ＝０〜７）が接続され、ＰＭＯＳトランジスタＴｐ２、ＮＭＯＳトランジスタＴｎ２のゲートには入力信号ＸＢｉ（ｉ＝０〜３）が接続され、ＰＭＯＳトランジスタＴｐ３、ＮＭＯＳトランジスタＴｎ３のゲートには入力信号ＸＣｊ（ｊ＝０〜７）が接続される。
【００４６】
図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈおよび図４ｉに、実施例１を示す。図４ａは、本発明の３入力ＮＡＮＤデコーダレイアウト（配置）の平面図、図４ｂは、図４ａにおけるカットラインＡ−Ａ’に沿った断面図、図４ｃは、図４ａにおけるカットラインＢ−Ｂ’に沿った断面図、図４ｄは、図４ａにおけるカットラインＣ−Ｃ’に沿った断面図、図４ｅは、図４ａにおけるカットラインＤ−Ｄ’に沿った断面図、図４ｆは、図４ａにおけるカットラインＥ−Ｅ’に沿った断面図、図４ｇは、図４ａにおけるカットラインＦ−Ｆ’に沿った断面図、図４ｈは、図４ａにおけるカットラインＧ−Ｇ’に沿った断面図、図４ｉは、図４ａにおけるカットラインＨ−Ｈ’に沿った断面図を示す。
図４ａにおいて、図３のＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１、Ｔｐ２及びＴｐ３が１行目（図の上の行）、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３が２行目（図の下の行）に、それぞれ図の右側より順番に配置されている。
なお、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈおよび図４ｉにおいて、図２０ａ、図２０ｂ、図２０ｃ、図２０ｄと同じ構造の箇所については、１００番台の対応する記号で示してある。
【００４７】
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層であり、平面状シリコン層１０２ｐ、１０２ｎａを接続する。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、及び１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ａ、１１３ａ、１１３ａ、１１３ｄ、１１３ｄ、１１３ｃとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｅを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｇを接続するコンタクトである。
また、１１２ａは、下部拡散層１０２ｐと下部拡散層１０２ｎａとを接続するシリサイド１０３と第１メタル配線１１３ｂを接続するコンタクトである。
【００４８】
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成する。
【００４９】
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ｄが接続される。
【００５０】
下部拡散層１０２ｐ及び１０２ｎａはシリサイド１０３を介してＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３及びＮＭＯＳトランジスタＴｎ１の共通ドレインとなり、コンタクト１１２ａを介して第１メタル配線１１３ｂに接続され、出力ＤＥＣＯＵＴ１となる。ＰＭＯＳトランジスタＴｐ１のソースである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはさらに、コンタクト１１４ｐ１を介して第２メタル配線１１５ｃに接続され、１１５ｃには電源Ｖｃｃが供給される。ここで、第２メタル配線は、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ２のソースである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して、行方向に沿って延在している第１メタル配線１１３ａに接続される。また、ＰＭＯＳトランジスタＴｐ３のソースである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ａに接続される。ＮＭＯＳトランジスタＴｎ１のソースである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｄに接続される。ＮＭＯＳトランジスタＴｎ２のドレインである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ１のソースとＮＭＯＳトランジスタＴｎ２のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ２のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＴｎ３のドレインと接続され、ＮＭＯＳトランジスタＴｎ３のソースは、コンタクト１１０ｎ３を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃは、さらにコンタクト１１４ｎ３を介して第２メタル配線１１５ｇに接続され、１１５ｇには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｇは、行方向と垂直な方向に延在する。
【００５１】
第２メタル配線により供給される選択アドレス信号ＸＡ０〜ＸＡ７のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＡ０〜ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０〜ＸＡ７のいずれかひとつの交点に、コンタクト１１４ａを配置して、選択アドレス信号ＸＡｈ（ｈ＝０〜７）をゲート配線１０６ａに接続する。図では、選択アドレス信号ＸＡ１の第２メタル配線１１５ａと第１メタル配線１１３ｅの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ１が入力される。
本図では、選択アドレス信号線ＸＡ２〜ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに右側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ０（第２メタル配線１１５ｂ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ０（第２メタル配線１１５ｂ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
【００５２】
第２メタル配線により供給される選択アドレス信号ＸＢ０〜ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０〜ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０〜３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線１１５ｄと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線１１５ｅ）、選択アドレス信号ＸＢ２（第２メタル配線１１５ｆ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
【００５３】
第２メタル配線により供給される選択アドレス信号ＸＣ０〜ＸＣ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＣ０〜ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ｃを配置して、選択アドレス信号ＸＣｊ（ｉ＝０〜７）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線１１５ｉと第１メタル配線１１３ｇの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線１１５ｊ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２〜ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本図に従えば、本ＮＡＮＤデコーダには選択アドレスＸＡ１、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＤＥＣＯＵＴ１となる。
また、ＮＡＮＤデコーダＢＬ２０１Ａは図の枠で囲った領域となり、縦方向の寸法は図２０ａのＳＲＡＭセルと同一のＬｙ１となる。
【００５４】
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルでＮＡＮＤデコーダが２行３列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能な、面積が小さく、微小なＳＲＡＭと同一のピッチでＮＡＮＤデコーダが実現できる。
【００５５】
（実施例２）
図５に、行選択デコーダ２００−ｋ（ｋ＝０〜２５５）の等価回路を示す。ＮＡＮＤデコーダ２０１ｋとインバータ２０２ｋにより構成される。ＮＡＮＤデコーダ２０１ｋは図３と同一であり、インバータ２０２ｋは、ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１で構成される。ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のドレインはノードＮ１１により共通接続されて、出力ＷＬｋとなる。ＰＭＯＳトランジスタＴｐ１１のソースは電源Ｖｃｃに接続され、ＮＭＯＳトランジスタＴｎ１１のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランイスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲートは共通接続されて、ＮＡＮＤデコーダの出力ＤＥＣＯＵＴｋが入力される。
【００５６】
図６ａ、図６ｂ、図６ｃ、図６ｄ及び図６ｅに、実施例２を示す。図６ａは、図５の行選択デコーダ２００−ｋのレイアウト（配置）の平面図、図６ｂは、図６ａにおけるカットラインＡ−Ａ’に沿った断面図、図６ｃは、図６ａにおけるカットラインＢ−Ｂ’に沿った断面図、図６ｄは、図６ａにおけるカットラインＣ−Ｃ’に沿った断面図、図６ｅは、図６ａにおけるカットラインＤ−Ｄ’に沿った断面図を示す。
図４のＮＡＮＤデコーダの右側にインバータ２０２が配置されており、さらに上下に３組がピッチＬｙ１にて配置されている。
【００５７】
インバータを構成するＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のドレインはそれぞれ下部拡散層１０２ｐｂおよび１０２ｎｃに接続され、シリサイド層１０３により共通接続されて、コンタクト１１２ｂを介して第１メタル１１３ｊと接続され、第１メタル配線１１３ｊが本デコーダ出力ＷＬｋ（ｋ＝０〜２５５）となる。
ＰＭＯＳトランジスタＴｐ１１のソースとなる上部拡散層１０７ｐ１１は、シリサイド層１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル１１３ｈに接続され、さらに１１３ｈは、横に延在してコンタクト１１４ｈを介して第２メタル配線１１５ｎに接続され、１１５ｎには、電源Ｖｃｃが供給される。ここで、電源が供給される第２メタル配線１１５ｎは、行方向と垂直方向に延在配置される。
ＮＭＯＳトランジスタＴｎ１１のソースとなる上部拡散層１０７ｎ１１は、シリサイド層１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル１１３ｉに接続され、さらに１１３ｉは、コンタクト１１４ｎ１１を介して第２メタル配線１１５ｍに接続され、１１５ｍには、基準電源Ｖｓｓが供給される。ここで、基準電源が供給される第２メタル配線１１５ｍは、行方向と垂直方向に延在配置される。
ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲート電極はゲート配線１０６ｆに共通接続され、さらにゲート配線１０６ｅがＰＭＯＳトランジスタＴｐ１１のゲート電極に接続され、ゲート配線１０６ｅは、コンタクト１１１ｅを介して第１メタル配線１１３ｂ、すなわちＮＡＮＤデコーダ２０１の出力と接続される。
【００５８】
図６ａにおいて、行選択アドレスＸＡ７、ＸＢ０、ＸＣ０が入力される行デコーダＢＬ２００Ａ−７、行選択アドレスＸＡ０、ＸＢ１、ＸＣ０が入力される行デコーダＢＬ２００Ａ−８、行選択アドレスＸＡ１、ＸＢ１、ＸＣ０が入力される行デコーダＢＬ２００Ａ−９が隣接してピッチ（間隔）Ｌｙ１にて配置されており、ＢＬ２００Ａ−７、ＢＬ２００Ａ−８、ＢＬ２００Ａ−９には、共通に、電源Ｖｃｃを供給する第２メタル配線１１５ｃ、１１５ｎ、基準電源Ｖｓｓを供給する第２メタル配線１１５ｇ、１１５ｍが配置され、アドレス選択信号ＸＡ０〜７、ＸＢ０〜３、ＸＣ０〜７が全て第２メタル配線の最小ピッチにより配置され、第１メタル配線１１３ｅ、１１３ｆ、１１３ｇを介して、それぞれ任意のアドレス選択信号がＮＡＮＤデコーダの入力ゲートに接続される。
【００５９】
本発明によれば、ＮＡＮＤデコーダとインバータにより構成された行選択デコーダが、ＳＡＭと同一ピッチで且つ、第２メタルの最小ピッチにより配線され、面積が最小となる行選択デコーダが提供できる。
【００６０】
（実施例３）
図７には、本発明の行選択デコーダと、２行３列配置のＳＲＡＭを接続した実施例を示す。
行選択デコーダであるＢＬ２００、行選択デコーダとＳＲＡＭセルを接続する領域ＢＬＣ（Ｂｌｏｃｋ  Ｃｏｎｎｅｃｔｉｏｎ）およびＳＲＡＭセルアレイが配置される。
領域ＢＬＣでは、行選択デコーダの出力である第１メタル配線１１３ｊが、コンタクト１１４ｉを介して第２メタル配線１１５ｗと接続され、さらにコンタクト１１６ａを介して第３メタル配線１１７に接続される。第３メタル配線１１７は、ＳＲＡＭセルのワード線となり、本行選択デコーダにより、アドレス信号により指定された任意のＳＲＡＭセルが選択できる。
【００６１】
本発明によれば、２行３列配置のＳＲＡＭセルに最適な行選択デコーダが提供できる。
【００６２】
（実施例４）
図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈ、図８ｉおよび図８ｊに、実施例４を示す。図８ａは、本発明の３入力ＮＡＮＤデコーダレイアウト（配置）の平面図、図８ｂは、図８ａにおけるカットラインＡ−Ａ’に沿った断面図、図８ｃは、図８ａにおけるカットラインＢ−Ｂ’に沿った断面図、図８ｄは、図８ａにおけるカットラインＣ−Ｃ’に沿った断面図、図８ｅは、図８ａにおけるカットラインＤ−Ｄ’に沿った断面図、図８ｆは、図８ａにおけるカットラインＥ−Ｅ’に沿った断面図、図８ｇは、図８ａにおけるカットラインＦ−Ｆ’に沿った断面図、図８ｈは、図８ａにおけるカットラインＧ−Ｇ’に沿った断面図、図８ｉは、図８ａにおけるカットラインＨ−Ｈ’に沿った断面図、図８ｊは、図８ａにおけるカットラインＩ−Ｉ’に沿った断面図を示す。
本実施例において、図４ａ（実施例１）と異なるところはＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
図８ａにおいて、図３のＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１、Ｔｐ２及びＴｐ３が１行目（図の上の行）、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３が２行目（図の下の行）に、それぞれ図の左側より順番に配置されている。
なお、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈ、図８ｉおよび図８ｊにおいて、図４ａ、図４ｂ、図４ｃ、図４ｄ、図４ｅ、図４ｆ、図４ｇ、図４ｈおよび図４ｉと同じ構造の箇所については、１００番台の対応する記号で示してある。
【００６３】
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｐ１、１０４ｐ２、１０４ｐ３を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、及び１０６ｄは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｎ１、１１０ｎ２、１１０ｎ３は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｎ１、１０９ｎ２、１０９ｎ３と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｄ、１１３ｄとをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｇを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｅを接続するコンタクトである。
また、１１２ａ（図では５個配置）は、下部拡散層１０２ｐを覆って接続するシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂは、下部拡散層１０２ｎｂを覆って接続するシリサイド層１０３と第１メタル配線１１３ｃを接続するコンタクトである。
【００６４】
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成する。
【００６５】
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ａが接続される。
【００６６】
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクト１１２ａ（図では５個配置）を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはコンタクト１１４ｄを介して第２メタル配線１１５ｄに接続され、１１５ｄには電源Ｖｃｃが供給される。ここで、第２メタル配線１１５ｄは、行方向と垂直な方向へ延在する。なお、第１メタル配線１１３ａは行方向に沿って延在して下部拡散層およびシリサイド１０３に電源Ｖｃｃを供給しており、シリサイド層の抵抗はほとんど無視できる。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＤＥＣＯＵＴ１となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３とコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃはさらにコンタクト１１４ｅを介して第２メタル配線１１５ｃに接続され、１１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｃは、行方向と垂直な方向に延在する。
【００６７】
第２メタル配線により供給される選択アドレス信号ＸＡ０〜ＸＡ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０〜ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０〜ＸＡ７のいずれかひとつの交点に、コンタクト１１４ｃを配置して、選択アドレス信号ＸＡｈ（ｈ＝０〜７）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＡ１の第２メタル配線１１５ｊと第１メタル配線１１３ｅの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ１が入力される。
本図では、選択アドレス信号線ＸＡ２〜ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
【００６８】
第２メタル配線により供給される選択アドレス信号ＸＢ０〜ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０〜ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０〜３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線１１５ｅと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線１１５ｆ）、選択アドレス信号ＸＢ２（第２メタル配線１１５ｇ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
【００６９】
第２メタル配線により供給される選択アドレス信号ＸＣ０〜ＸＣ７のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＣ０〜ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ａを配置して、選択アドレス信号ＸＣｊ（ｉ＝０〜７）をゲート配線１０６ａに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線１１５ｂと第１メタル配線１１３ｇの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線１１５ａ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２〜ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに右側に、行方向に対して垂直な方向に配置される。
本図に従えば、本ＮＡＮＤデコーダには選択アドレスＸＡ１、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＤＥＣＯＵＴ１となる。
【００７０】
ＮＡＮＤデコーダＢＬ２０１−Ｂは図の枠で囲った領域となり、縦方向の寸法は図２０のＳＲＡＭセルの寸法Ｌｙ１より小さいＬｙ２となる。実施例４（図８）のほうが実施例１（図４）のピッチ（寸法）より小さくなる理由は、実施例１は、デッドスペースとなる（領域を取られる）ｐ＋拡散層とｎ＋拡散層の間隙がピッチ内に２箇所あるのに対して、実施例４では１．５箇所しかなく、その分、小さくできる。
【００７１】
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルでＮＡＮＤデコーダが２行３列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能な、面積が小さく、微小なＳＲＡＭよりさらに小さなピッチで行選択デコーダが実現できる。
【００７２】
（実施例５）
図９ａ、図９ｂ、図９ｃ、図９ｄ及び図９ｅに、実施例５を示す。本実施例は、図５の行選択デコーダ２００−ｋの等価回路に従い、図８の実施例のＮＡＮＤデコーダを用いて実現したものである。図９ａは、本実施例のレイアウト（配置）の平面図、図９ｂは、図９ａにおけるカットラインＡ−Ａ’に沿った断面図、図９ｃは、図９ａにおけるカットラインＢ−Ｂ’に沿った断面図、図９ｄは、図９ａにおけるカットラインＣ−Ｃ’に沿った断面図、図９ｅは、図９ａにおけるカットラインＤ−Ｄ’に沿った断面図を示す。
図８のＮＡＮＤデコーダの右側にインバータ２０２が配置されており、さらに上下に３組がピッチＬｙ２にて配置されている。
【００７３】
インバータを構成するＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のドレインはそれぞれ上部拡散層１０７ｐ１１、１０７ｎ１１、シリサイド層１０９ｐ１１、１０９ｎ１１およびコンタクト１１０ｐ１１、１１０ｎ１１を介して第１メタル配線１１３ｉと共通接続されて、第１メタル配線１１３ｉが本デコーダ出力ＷＬｋ（ｋ＝０〜２５５）となる。
ＰＭＯＳトランジスタＴｐ１１のソースとなる下部拡散層１０２ｐｂは、シリサイド層１０３を介してコンタクト１１２ｂにより第１メタル配線１１３ｊに接続され、１１３ｊはさらにコンアクト１１４ｈを介して第２メタル配線１１５ｍに接続され、１１５ｍには電源Ｖｃｃが供給される。ここで、電源が供給される第２メタル配線１１５ｍは、行方向に対して垂直方向に延在配置される。
ＮＭＯＳトランジスタＴｎ１１のソースとなる下部拡散層１０２ｎｃは、シリサイド層１０３を介してコンタクト１１２ｃにより第１メタル配線１１３ｈに接続され、１１３ｈはさらにコンタクト１１４ｉを介して第２メタル配線１１５ｎに接続され、１１５ｎには、基準電源Ｖｓｓが供給される。ここで、基準電源が供給される第２メタル配線１１５ｎは、行方向に対して垂直方向に延在配置される。
ＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１のゲート電極はゲート配線１０６ｆに共通接続され、さらにゲート配線１０６ｅがＰＭＯＳトランジスタＴｐ１１のゲート電極に接続され、ゲート配線１０６ｅは、コンタクト１１１ｅを介して第１メタル配線１１３ｂ、すなわちＮＡＮＤデコーダ２０１の出力ＤＥＣＯＵＴｋと接続される。
【００７４】
図９ａにおいて、行選択アドレスＸＡ７、ＸＢ０、ＸＣ０が入力される行デコーダＢＬ２００Ｂ−７、行選択アドレスＸＡ０、ＸＢ１、ＸＣ０が入力される行デコーダＢＬ２００Ｂ−８、行選択アドレスＸＡ１、ＸＢ１、ＸＣ０が入力される行デコーダＢＬ２００Ｂ−９が隣接してピッチ（間隔）Ｌｙ２にて配置されており、ＢＬ２００−７、ＢＬ２００−８、ＢＬ２００−９には、共通に、電源Ｖｃｃを供給する第２メタル配線１１５ｄ、１１５ｍ、基準電源Ｖｓｓを供給する第２メタル配線１１５ｃ、１１５ｎが配置され、アドレス選択信号ＸＡ０〜７、ＸＢ０〜３、ＸＣ０〜７が全て第２メタル配線の最小ピッチにより配置され、第１メタル配線１１３ｅ、１１３ｆ、１１３ｇを介して、それぞれ任意のアドレス選択信号がＮＡＮＤデコーダの入力ゲートに接続される。
【００７５】
本発明によれば、ＮＡＮＤデコーダとインバータにより構成された行選択デコーダが、ＳＲＡＭよりさらに小さいピッチ（寸法）にて実現でき、さらに、第２メタル配線の最小ピッチによりデッドスペース（間隙）がなく配線され、面積が最小となる行選択デコーダが提供できる。
【００７６】
（実施例６）
図１０ａ、図１０ｂ、図１０ｃ、図１０ｄに、実施例６を示す。
本実施例の等価回路図は図５に従い、ＮＡＮＤデコーダ２０１とインバータ２０２を一体化して、さらに小さな面積を実現したものである。
図１０ａは、本発明の行選択デコーダのレイアウト（配置）の平面図、図１０ｂは、図１０ａにおけるカットラインＡ−Ａ’に沿った断面図、図１０ｃは、図１０ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１０ｄは、図１０ａにおけるカットラインＣ−Ｃ’に沿った断面図を示す。
本実施例において、図８ａ（実施例４）と異なるところは、インバータを構成するＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１の電源供給用の下部拡散層、基準電源供給用の下部拡散層を、図８のＮＡＮＤデコーダと共有化することにより、無駄な領域を削減し、さらに面積を縮小したことにある。
図１０ａにおいて、ＮＡＮＤデコーダを構成する第２メタル配線１１５ｄより左側の構成は、図８と同一である。第２メタル配線１１５ｃから右側の配置および接続が図８と異なる。
なお、図１０ａ、図１０ｂ、図１０ｃおよび図１０ｄにおいて、図８ａ、図８ｂ、図８ｃ、図８ｄと同じ構造の箇所については、１００番台の対応する記号で示してある。
【００７７】
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ１１はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ１１はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ１１、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ１１を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ及び１０６ｆは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ１１の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ１１が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ１１の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ１１が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ１１、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ１１はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ１１、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ１１に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ１１、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ１１は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ１１、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ１１と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｋ、１１３ｂ、１１３ｄ、１１３ｄ、１１３ｋをそれぞれ接続するコンタクト、１１１ａはゲート配線１０６ａと第１メタル配線１１３ｇを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｅを接続するコンタクト、１１１ｄはゲート配線１０６ｆと第１メタル配線１１３ｂを接続するコンタクトである。
また、１１２ａ（図では７個配置）は、下部拡散層１０２ｐを覆って接続するシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクト、１１２ｂ（図では２個配置）は、下部拡散層１０２ｎｂを覆って接続するシリサイド層１０３と第１メタル配線１１３ｃ（２箇所）を接続するコンタクトである。
【００７８】
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｎ１１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱１０４ｐ１１、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ１１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１１を構成する。
【００７９】
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ｄが接続され、ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらにＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続され、ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ａが接続され、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極１０６にはゲート配線１０６ｅが接続され、さらにＰＭＯＳトランジスタＴｐ１１のゲート電極１０６にはゲート配線１０６ｆが接続される。
【００８０】
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ１１のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクト１１２ａ（図では７個配置）を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはコンタクト１１４ｄを介して第２メタル配線１１５ｄに接続され、１１５ｄには電源Ｖｃｃが供給される。ここで、第２メタル配線１１５ｄは、行方向と垂直な方向へ延在する。なお、第１メタル配線１１３ａは行方向に沿って延在して下部拡散層およびシリサイド１０３に電源Ｖｃｃを供給しており、シリサイド層の抵抗はほとんど無視できる。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＤＥＣＯＵＴ１となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線１１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３とコンタクト１１２ｂを介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃはさらにコンタクト１１４ｅを介して第２メタル配線１１５ｂに接続され、１１５ｂには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ｂは、行方向と垂直な方向に延在する。
ＰＭＯＳトランジスタＴｐ１１のソースは下部拡散層１０２ｐとなり、シリサイド１０３を介してＰＭＯＳトランジスタＴｐ１，Ｔｐ２、Ｔｐ３と共通化されて、コンタクト１１２ａ、第１メタル配線１１３ａを介して第２メタル配線１１５ｄに接続され、電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＴｐ１１のドレインとなる上部拡散層１０７ｐ１１はシリサイド層１０９ｐ１１、コンタクト１１０ｐ１１を介して第１メタル配線１１３ｋに接続され、コンタクト１１４ｆ、第２メタル配線１１５ｒ、コンタクト１１６ｂを介して、図７に示すＳＲＡＭセルのワード線である第３メタル配線１１７に接続される。
ＮＭＯＳトランジスタＴｎ１１のソースは下部拡散層１０２ｎｂとなり、シリサイド１０３を介してＮＭＯＳトランジスタＴｎ３と共通化されて、コンタクト１１２ｂ、第１メタル配線１１３ｃを介して第２メタル配線１１５ｂに接続され、基準電源Ｖｓｓが供給される。また、ＮＭＯＳトランジスタＴｎ１１のドレインとなる上部拡散層１０７ｎ１１はシリサイド層１０９ｎ１１、コンタクト１１０ｎ１１を介して第１メタル配線１１３ｋに接続される。
【００８１】
第２メタル配線により供給される選択アドレス信号ＸＡ０〜ＸＡ７のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０〜ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０〜ＸＡ７のいずれかひとつの交点に、コンタクト１１４ｃを配置して、選択アドレス信号ＸＡｈ（ｈ＝０〜７）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＡ１の第２メタル配線１１５ｊと第１メタル配線１１３ｅの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ１が入力される。
本図では、選択アドレス信号線ＸＡ２〜ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ０（第２メタル配線１１５ｉ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
【００８２】
第２メタル配線により供給される選択アドレス信号ＸＢ０〜ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０〜ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｅとの交点のいずれかひとつにコンタクト１１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０〜３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線１１５ｅと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線１１５ｆ）、選択アドレス信号ＸＢ２（第２メタル配線１１５ｇ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
【００８３】
第２メタル配線により供給される選択アドレス信号ＸＣ０〜ＸＣ７のいずれかが入力されるゲート配線１０６ａは、コンタクト１１１ａを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＣ０〜ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ａを配置して、選択アドレス信号ＸＣｊ（ｉ＝０〜７）をゲート配線１０６ａに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線１１５ｃと第１メタル配線１１３ｇの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線１１５ａ）、ＸＣ２（第２メタル配線１１５ｐ）、ＸＣ３（第２メタル配線１１５ｑ）と第１メタル配線１１３ｇとの交点には、それぞれ破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
選択アドレス信号ＸＣ４〜ＸＣ７は図面の都合上、省略してあるが、ＸＣ３のさらに右側に、行方向に対して垂直な方向に配置される。
本実施例では、アドレス選択信号ＸＡ１、ＸＢ０、ＸＣ０が入力されており、ワード線はＷＬ１が選択される。
行選択デコーダＢＬ２００Ｃは図の枠で囲った領域となり、縦方向の寸法は図８と同一のＬｙ２となる。
【００８４】
本発明によれば、ＮＡＮＤデコーダとインバータが一体化して２行４列に配置される行方向と垂直な方向に、電源配線、基準電源配線、および選択アドレス信号線を第２メタルで延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された選択デコーダが提供される。
【００８５】
（実施例７）
図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅ、図１１ｆ、図１１ｇおよび図１１ｈに、実施例７を示す。本実施例は図５に示す等価回路を実現した行選択デコーダであり、図１１ａは、本発明の行選択デコーダレイアウト（配置）の平面図、図１１ｂは、図１１ａにおけるカットラインＡ−Ａ’に沿った断面図、図１１ｃは、図１１ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１１ｄは、図１１ａにおけるカットラインＣ−Ｃ’に沿った断面図、図１１ｅは、図１１ａにおけるカットラインＤ−Ｄ’に沿った断面図、図１１ｆは、図１１ａにおけるカットラインＥ−Ｅ’に沿った断面図、図１１ｇは、図１１ａにおけるカットラインＦ−Ｆ’に沿った断面図、図１１ｈは、図１１ａにおけるカットラインＧ−Ｇ’に沿った断面図を示す。
【００８６】
本実施例と他の実施例と大きく異なるところは、本実施例は、ＮＡＮＤデコーダ２０１ｋを構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、およびインバータ２０２を構成するＰＭＯＳトランジスタＴｐ１１が１列に配置（図の縦方向右側）され、同じくＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ１１が１列に配置（図の縦方向左側）されていることである。
行と列の定義は、９０度回転させれば同一であるが、ここでは、マトリックス状に配置されたメモリセルに合わせた行選択デコーダを構成する実施例であり、横方向を行、縦方向を列と定義する。
すなわち、実施例において、ＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３が１行目に右側より配置され、２行目にＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２が配置され、３行目にＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１が配置され、４行目にＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１が配置される。
なお、図１１ａ、図１１ｂ、図１１ｃ、図１１ｄ、図１１ｅ、図１１ｆ、図１１ｇおよび図１１ｈにおいて、図４あるいは図６と同じ構造の箇所については、２００番台の対応する記号で示してある。
【００８７】
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｎａ、２０２ｎｂ、２０２ｎｃが形成され、この平面状シリコン層２０２ｐａ、２０２ｐｂ、２０２ｎａ、２０２ｎｂ、２０２ｎｃは不純物注入等により、それぞれｐ＋拡散層、ｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐａ、２０２ｐｂ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ）の表面に形成されるシリサイド層であり、平面状シリコン層２０２ｐａと２０２ｎａ、また、２０２ｐｂと２０２ｎｃをそれぞれ接続する。２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ及び２０６ｇは、それぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ１１が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ１１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ１１はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ１１、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ１１に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ１１、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ１１は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ１１と第１メタル配線２１３ａ、２１３ａ、２１３ａ、２１３ｉ、２１３ｄ、２１３ｄ、２１３ｃ、２１３ｊをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｅを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線２１３ｆを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｇを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｈを接続するコンアクト、２１１ｅはゲート配線２０６ｇと第１メタル配線２１３ｂを接続するコンタクトである。
また、２１２ａは、下部拡散層２０２ｐａと下部拡散層２０２ｎａとを接続するシリサイド２０３と第１メタル配線２１３ｂを接続するコンタクトである。
【００８８】
シリコン柱２０４ｎ１、下部拡散層２０２ｐａ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐａ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスＴｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐａ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱２０４ｎ１１、下部拡散層２０２ｐｂ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱２０４ｐ１１、下部拡散層２０２ｎｃ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成する。
【００８９】
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ｂが接続され、さらにＮＭＯＳトランジスタＴｎ１のゲート電極にはゲート配線２０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｄが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｆが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｅが接続される。また、ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｇが接続される。
【００９０】
下部拡散層２０２ｐａ及び２０２ｎａはシリサイド層２０３を介してＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３及びＮＭＯＳトランジスタＴｎ１の共通ドレインとなり、コンタクト２１２ａを介して第１メタル配線２１３ｂに接続され、出力ＤＥＣＯＵＴ０となる。ＰＭＯＳトランジスタＴｐ１のソースである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ａに接続され、第１メタル配線２１３ａはさらに、コンタクト２１４ｐ１を介して第２メタル配線２１５ａに接続され、２１５ａには電源Ｖｃｃが供給される。ここで、第２メタル配線は、行方向（図の横方向）と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ２のソースである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して、列方向（縦方向）に沿って延在している第１メタル配線２１３ａに接続され、第１メタル配線２１３ａはさらに、コンタクト２１４ｐ２を介して第２メタル配線２１５ａに接続される。ＰＭＯＳトランジスタＴｐ３のソースである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ａに接続され、第１メタル配線２１３ａはさらに、コンタクト２１４ｐ３を介して第２メタル配線２１５ａに接続される。ＮＭＯＳトランジスタＴｎ１のソースである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｄに接続される。ＮＭＯＳトランジスタＴｎ２のドレインである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ１のソースとＮＭＯＳトランジスタＴｎ２のドレインは、第１メタル配線２１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ２のソースは下部拡散層２０２ｎｂとシリサイド領域２０３を介してＮＭＯＳトランジスタＴｎ３のドレインと接続され、ＮＭＯＳトランジスタＴｎ３のソースは、コンタクト２１０ｎ３を介して第１メタル配線２１３ｃに接続され、第１メタル配線２１３ｃは、さらにコンタクト２１４ｎ３を介して第２メタル配線２１５ｃに接続され、２１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線２１５ｃは、行方向と垂直な方向に延在する。
ＰＭＯＳトランジスタＴｐ１１のソースである上部拡散層２０７ｐ１１はシリサイド２０９ｐ１１、コンタクト２１０ｐ１１を介して、第１メタル配線２１３ｉに接続され、さらに、コンタクト２１４ｐ１１を介して第２メタル配線２１５ａに接続され、電源Ｖｃｃが供給される。また、ＮＭＯＳトランジスタＴｎ１１のソースである上部拡散層２０７ｎ１１はシリサイド２０９ｎ１１、コンタクト２１０ｎ１１を介して、第１メタル配線２１３ｊに接続され、さらに、コンタクト２１４ｎ１１を介して第２メタル２１５ｃに接続され、基準電源Ｖｓｓが供給される。ＰＭＯＳトランジスタＴｐ１１のドレインである下部拡散層２０２ｐｂとＮＭＯＳトランジスタＴｎ１１のドレインである下部拡散層２０２ｎｃはシリサイド層２０３により共通に接続され、本行選択デコーダの出力ＷＬ０となる。
【００９１】
第２メタル配線により供給される選択アドレス信号ＸＡ０〜ＸＡ７のいずれかが入力されるゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線２１３ｅに接続される。第１メタル配線２１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０〜ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線２１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０〜ＸＡ７のいずれかひとつの交点に、コンタクト２１４ａを配置して、選択アドレス信号ＸＡｈ（ｈ＝０〜７）をゲート配線２０６ａに接続する。図では、選択アドレス信号ＸＡ０の第２メタル配線２１５ｄと第１メタル配線２１３ｅの交点にコンタクト２１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ０が入力される。
本図では、選択アドレス信号線ＸＡ２〜ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ１（第２メタル配線２１５ｅ）と第１メタル配線２１３ｅとの交点には、破線にてコンタクト２１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｅ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。以下、他の箇所についても同様な意味である。
【００９２】
第２メタル配線により供給される選択アドレス信号ＸＢ０が選択的に入力される（選択されるデコーダのみに入力される）ゲート配線２０６ｄはコンタクト２１１ｂを介して第１メタル配線２１３ｆに接続され、選択アドレス信号ＸＢ１〜ＸＢ３のいずれかが入力されるゲート配線２０６ｃは、コンタクト２１１ｃを介して第１メタル配線２１３ｇに接続される。第１メタル配線２１３ｇは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０〜ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｆあるいは第１メタル配線２１３ｇの交点のいずれかひとつにコンタクト２１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０〜３）をゲート配線２０６ｄあるいは２０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線２１５ｂと第１メタル配線２１３ｆの交点にコンタクト２１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線２１５ｆ）と第１メタル配線２１３ｇとの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
【００９３】
第２メタル配線により供給される選択アドレス信号ＸＣ０〜ＸＣ７のいずれかが入力されるゲート配線２０６ｅは、コンタクト２１１ｄを介して第１メタル配線２１３ｈに接続される。第１メタル配線２１３ｈは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＣ０〜ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｈとの交点のいずれかひとつにコンタクト２１４ｃを配置して、選択アドレス信号ＸＣｊ（ｉ＝０〜７）をゲート配線２０６ｅに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線２１５ｇと第１メタル配線２１３ｈの交点にコンタクト２１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線２１５ｈ）と第１メタル配線２１３ｈの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２〜ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本実施例によれば、本行選択デコーダには選択アドレスＸＡ０、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＷＬ０となる。
また、行選択デコーダＢＬ２００Ｄは図の枠で囲った領域となり、縦方向の寸法Ｌｙ３は、図２０のＳＲＡＭセルの２倍の２Ｌｙ１となる。
【００９４】
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルで号選択デコーダが４行２列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された行選択デコーダが実現できる。差兄、８個のＭＯＳトランジスタを４行２列に配置することにより、横方向を縮小することができ、さらに面積が削減される。
なお、本実施例では、ＮＡＮＤデコーダおよびインバータにより行選択デコーダを構成したが、ＮＡＮＤインバータのみ、すなわち３行２列の配置でも、本発明の主旨に含まれる。
【００９５】
（実施例８）
図１２ａ、図１２ｂ、図１２ｃ、図１２ｄおよび図１２ｅに、実施例８を示す。本実施例は図５に示す等価回路を実現した行選択デコーダであり、図１２ａは、本発明の行選択デコーダレイアウト（配置）の平面図、図１２ｂは、図１２ａにおけるカットラインＡ−Ａ’に沿った断面図、図１２ｃは、図１２ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１２ｄは、図１２ａにおけるカットラインＣ−Ｃ’に沿った断面図、図１２ｅは、図１２ａにおけるカットラインＤ−Ｄ’に沿った断面図を示す。
【００９６】
本実施例も、実施例７（図１１）と同様に、ＮＡＮＤデコーダ２０１ｋを構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、およびインバータ２０２を構成するＰＭＯＳトランジスタＴｐ１１が１列に配置（図の縦方向右側）され、同じくＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ１１が１列に配置（図の縦方向左側）されていることである。
すなわち、本実施例において、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１が１行目に右側より配置され、２行目にＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２が配置され、３行目にＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３が配置され、４行目にＰＭＯＳトランジスタＴｐ１１とＮＭＯＳトランジスタＴｎ１１が配置される。
さらに、本実施例では、実施例４（図８）と同じく、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２及びＴｎ３のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
なお、図１２ａ、図１２ｂ、図１２ｃ、図１２ｄおよび図１２ｅにおいて、図１１と同じ構造の箇所については、２００番台の対応する記号で示してある。
【００９７】
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ及び２０６ｇは、それぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ１１の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ１１が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ１１の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ１１が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ１１はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ１１、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ１１に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ１１、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ１１は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ１１と第１メタル配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｋ、２１３ｂ、２１３ｄ、２１３ｄ、２１３ｋをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｅを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線２１３ｈを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｆを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｇを接続するコンタクトである。
また、２１２ａ（図では上下に２個配置）は、下部拡散層２０２ｐを覆って接続するシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクト、２１２ｂ（図では２個配置）は、下部拡散層２０２ｎｂを覆って接続するシリサイド層２０３と第１メタル配線２１３ｃ（２箇所）を接続するコンタクトである。
【００９８】
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱２０４ｎ１１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１１を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱２０４ｐ１１、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ１１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１１を構成する。
【００９９】
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｄが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｆが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｅが接続される。ＰＭＯＳトランジスタＴｐ１１およびＮＭＯＳトランジスタＴｎ１１のゲート電極２０６にはゲート配線２０６ｇが接続される。
【０１００】
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ１１のソースは、下部拡散層２０２ｐとなり、シリサイド２０３及びコンタクト２１２ａ（図では上下２個配置）を介して第１メタル配線２１３ａに接続され、さらに、第１メタル配線２１３ａはコンタクト２１４ｄを介して第２メタル配線２１５ａに接続され、２１５ａには電源Ｖｃｃが供給される。ここで、第２メタル配線２１５ａは、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂは出力ＤＥＣＯＵＴ０となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線２１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層２０７ｎ３はシリサイド２０９ｎ３、コンタクト２１０ｎ３を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線２１３ｄを介して接続される。また、ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層２０２ｎｂとシリサイド領域２０３とコンタクト２１２ｂ（図では２箇所）を介して第１メタル配線２１３ｃに接続され、第１メタル配線２１３ｃはさらにコンタクト２１４ｅを介して第２メタル配線２１５ｃに接続され、２１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線２１５ｃは、行方向と垂直な方向に延在する。
ＰＭＯＳトランジスタＴｐ１１のソースは下部拡散層２０２ｐとなり、シリサイド２０３を介してＰＭＯＳトランジスタＴｐ１，Ｔｐ２、Ｔｐ３と共通化されて、コンタクト２１２ａ、第１メタル配線２１３ａを介して第２メタル配線２１５ａに接続され、電源Ｖｃｃが供給される。また、ＰＭＯＳトランジスタＴｐ１１のドレインとなる上部拡散層２０７ｐ１１はシリサイド層２０９ｐ１１、コンタクト２１０ｐ１１を介して第１メタル配線２１３ｋに接続され、出力ＷＬ０となる。また、ＮＭＯＳトランジスタＴｎ１１のドレインとなる上部拡散層２０７ｎ１１はシリサイド層２０９ｎ１１、コンタクト２１０ｎ１１を介して第１メタル配線２１３ｋに接続される。
【０１０１】
第２メタル配線により供給される選択アドレス信号ＸＡ０〜ＸＡ７のいずれかが入力されるゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線２１３ｅに接続される。第１メタル配線２１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０〜ＸＡ７は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線２１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０〜ＸＡ７のいずれかひとつの交点に、コンタクト２１４ａを配置して、選択アドレス信号ＸＡｈ（ｈ＝０〜７）をゲート配線２０６ａに接続する。図では、選択アドレス信号ＸＡ０の第２メタル配線２１５ｄと第１メタル配線２１３ｅの交点にコンタクト２１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ０が入力される。
本図では、選択アドレス信号線ＸＡ２〜ＸＡ７は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ１（第２メタル配線２１５ｅ）と第１メタル配線２１３ｅとの交点には、破線にてコンタクト２１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｅ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
【０１０２】
第２メタル配線により供給される選択アドレス信号ＸＢ０が選択的に入力されるゲート配線２０６ｄはコンタクト２１１ｂを介して第１メタル配線２１３ｈに接続され、選択アドレス信号ＸＢ１〜ＸＢ３のいずれかが入力されるゲート配線２０６ｃは、コンタクト２１１ｃを介して第１メタル配線２１３ｆに接続される。第１メタル配線２１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０〜ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｆあるいは第１メタル配線２１３ｈの交点のいずれかひとつにコンタクト２１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０〜３）をゲート配線２０６ｄあるいは２０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線２１５ｂと第１メタル配線２１３ｈの交点にコンタクト２１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
なお、選択アドレス信号ＸＢ１（第２メタル配線２１５ｆ）と第１メタル配線２１３ｆとの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
【０１０３】
第２メタル配線により供給される選択アドレス信号ＸＣ０〜ＸＣ７のいずれかが入力されるゲート配線２０６ｅは、コンタクト２１１ｄを介して第１メタル配線２１３ｇに接続される。第１メタル配線２１３ｇは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＣ０〜ＸＣ７は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｇとの交点のいずれかひとつにコンタクト２１４ｃを配置して、選択アドレス信号ＸＣｊ（ｉ＝０〜７）をゲート配線２０６ｅに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線２１５ｇと第１メタル配線２１３ｇの交点にコンタクト２１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線２１５ｈ）と第１メタル配線２１３ｇの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２〜ＸＣ７は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本実施例によれば、本行選択デコーダには選択アドレスＸＡ０、ＸＢ０、ＸＣ０が入力されており、図２により、出力はＷＬ０となる。
また、行選択デコーダＢＬ２００Ｅは図の枠で囲った領域となり、縦方向の寸法Ｌｙ４は、縦４行に対して、デッドスペースである拡散間隔が１．５個となるので、図１１のＬｙ３より小さくできる。
【０１０４】
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルで号選択デコーダが４行２列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された行選択デコーダが実現できる。さらに、８個のＭＯＳトランジスタを４行２列に配置して、拡散間隔の箇所を削減することにより、横方向を縮小することができ、さらに面積が削減される。
【０１０５】
（実施例９）
図１３には、ＳＲＡＭセルを含む、さらに別の半導体記憶装置を示す。図１と異なるところは、行選択デコーダを４入力ＮＡＮＤにより構成した点である。図１と異なる箇所は、行選択デコーダ２１０と、アドレス選択信号を生成するプリデコーダ３１０である。
行アドレス信号の割り当ては、Ａ０〜Ａ７と変わらず、ワード線の本数は２５６本となるので、４入力ＮＡＮＤに対応させて、プリデコーダは、３１０Ａ、３１０Ｂ、３１０Ｃ、３１０Ｄの４種類を設ける。３１０Ａはアドレス信号Ａ０〜Ａ１を受けてアドレス選択信号ＸＡ０〜ＸＡ３を出力する。３１０Ｂはアドレス信号Ａ２〜Ａ３を受けてアドレス選択信号ＸＢ０〜ＸＢ３を出力する。３１０Ｃはアドレス信号Ａ４〜Ａ５を受けてアドレス選択信号ＸＣ０〜ＸＣ３を出力する。３１０Ｄはアドレス信号Ａ６〜Ａ７を受けてアドレス選択信号ＸＤ０〜ＸＤ３を出力する。４入力ＮＡＮＤデコーダ２１１には、アドレス選択信号Ａ０〜ＸＡ３、ＸＢ０〜ＸＢ３、ＸＣ０〜ＸＣ３、ＸＤ０〜ＸＤ３の組のうち、それぞれいずれかひとつの信号が入力される。例えば、ＤＥＣＯＵＴ１を出力するＮＡＮＤデコーダ２１１には、ＸＡ１，ＸＢ０、ＸＣ０、ＸＤ０が接続される。図１のアドレス選択信号の本数は、ＸＡの組が８本、ＸＢの組が４本、ＸＣの組が８本となり、合計２０本の配線が必要であったが、図１３の実施例では、ＸＡの組のアドレス選択信号は４本、ＸＢの組は４本、ＸＣの組は４本、ＸＤの組が４本となり、合計１６本の配線数で実現できる。
【０１０６】
図１４には、図２と同様の、行選択デコーダの選択動作表を示す。丸印のアドレス選択信号がＮＡＮＤ回路２１１に入力されると、対応したＮＡＮＤ回路２１１の出力ＤＥＣＯＵＴが選択される。
【０１０７】
図１５に本発明のＮＡＮＤデコーダ２１１−ｋを示す。
Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４は、ＳＧＴで構成されたＰＭＯＳトランジスタ、Ｔｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４は、同じくＳＧＴで構成されたＮＭＯＳトランジスタである。前記ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは電源Ｖｃｃに接続され、ドレインは共通にノードＮ１に接続される。ノードＮ１は出力ＤＥＣＯＵＴｋとなる。ＮＭＯＳトランジスタＴｎ１のドレインはノードＮ１に接続され、ソースはノードＮ２を介してＮＭＯＳトランジスタＴｎ２のドレインに接続され、ＮＭＯＳトランジスタＴｎ２のソースはノードＮ３を介してＮＭＯＳトランジスタＴｎ３のドレインに接続され、ＮＭＯＳトランジスタＴｎ３のソースはノードＮ４を介してＮＭＯＳトランジスタＴｎ４のドレインに接続され、ＮＭＯＳトランジスタＴｎ４のソースは基準電源Ｖｓｓに接続される。また、ＰＭＯＳトランジスタＴｐ１、ＮＭＯＳトランジスタＴｎ１のゲートには入力信号ＸＡｇ（ｇ＝０〜３）が接続され、ＰＭＯＳトランジスタＴｐ２、ＮＭＯＳトランジスタＴｎ２のゲートには入力信号ＸＢｈ（ｈ＝０〜３）が接続され、ＰＭＯＳトランジスタＴｐ３、ＮＭＯＳトランジスタＴｎ３のゲートには入力信号ＸＣｉ（ｉ＝０〜３）が接続され、ＰＭＯＳトランジスタＴｐ４、ＮＭＯＳトランジスタＴｎ４のゲートには入力信号ＸＤｊ（ｊ＝０〜３）が接続される。
【０１０８】
図１６ａ、図１６ｂ、図１６ｃ、図１６ｄおよび図１６ｅに、実施例９を示す。図１６ａは、本発明の行選択デコーダレイアウト（配置）の平面図、図１６ｂは、図１６ａにおけるカットラインＡ−Ａ’に沿った断面図、図１６ｃは、図１６ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１６ｄは、図１６ａにおけるカットラインＣ−Ｃ’に沿った断面図、図１６ｅは、図１６ａにおけるカットラインＤ−Ｄ’に沿った断面図を示す。
図８ａの３入力ＮＡＮＤデコーダレイアウト（配置）の平面図に対して、右側に、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４を追加配置している。ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３の構造と配置は図８と同一である。図１６は、ＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４を右側に配置したことにより、第２メタルによるアドレス選択信号の配置場所および、接続方法が一部異なる。
なお、図１６ａ、図１６ｂ、図１６ｃ、図１６ｄ、図１６ｅにおいて、図８ａ、図８ｂ、図８ｃ、図８ｄ、図８ｅ、図８ｆ、図８ｇ、図８ｈおよび図８ｉと同じ構造の箇所については、１００番台の対応する記号で示してある。
【０１０９】
基板上に形成された埋め込み酸化膜層（ＢＯＸ）１０１などの絶縁膜上に平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂが形成され、この平面状シリコン層１０２ｐ、１０２ｎａ、１０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。１０３は、平面状シリコン層（１０２ｐ、１０２ｎａ、１０２ｎｂ）の表面に形成されるシリサイド層である。１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４はｎ型シリコン柱、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４はｐ型シリコン柱、１０５はシリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４を取り巻くゲート絶縁膜、１０６はゲート電極、１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ及び１０６ｆは、それぞれゲート配線である。シリコン柱１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４の最上部には、それぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４が不純物注入等により形成され、シリコン柱１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４の最上部には、それぞれｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４が不純物注入等により形成される。１０８はゲート絶縁膜１０５を保護するためのシリコン窒化膜、１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４はそれぞれｐ＋拡散層１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、ｎ＋拡散層１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４に接続されるシリサイド層、１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４は、シリサイド層１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４と第１メタル配線１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｂ、１１３ｄ、１１３ｄ、１１３ｃをそれぞれ接続するコンタクト、１１１ｃはゲート配線１０６ｄと第１メタル配線１１３ｅを接続するコンタクト、１１１ｂはゲート配線１０６ｃと第１メタル配線１１３ｆを接続するコンタクト、１１１ａはゲート配線１０６ｅと第１メタル配線１１３ｇを接続するコンタクト、１１１ｄはゲート配線１０６ｆと第１メタル配線１１３ｈを接続するコンタクトである。
また、１１２ａ（図では７個配置）は、下部拡散層１０２ｐを覆って接続するシリサイド層１０３と第１メタル配線１１３ａを接続するコンタクトである。
【０１１０】
シリコン柱１０４ｎ１、下部拡散層１０２ｐ、上部拡散層１０７ｐ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱１０４ｎ２、下部拡散層１０２ｐ、上部拡散層１０７ｐ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱１０４ｎ３、下部拡散層１０２ｐ、上部拡散層１０７ｐ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱１０４ｎ４、下部拡散層１０２ｐ、上部拡散層１０７ｐ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＰＭＯＳトランジスタＴｐ４を構成し、シリコン柱１０４ｐ１、下部拡散層１０２ｎａ、上部拡散層１０７ｎ１、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱１０４ｐ２、下部拡散層１０２ｎａ、上部拡散層１０７ｎ２、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱１０４ｐ３、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ３、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱１０４ｐ４、下部拡散層１０２ｎｂ、上部拡散層１０７ｎ４、ゲート絶縁膜１０５、ゲート電極１０６により、ＮＭＯＳトランジスタＴｎ４を構成する。
【０１１１】
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極１０６にはゲート配線１０６ｄが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極１０６にはゲート配線１０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ａが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極１０６にはゲート配線１０６ｅが接続される。ＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４のゲート電極１０６にはゲート配線１０６ｆが接続される。
【０１１２】
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは、下部拡散層１０２ｐとなり、シリサイド１０３及びコンタクト１１２ａ（図では７個配置）を介して第１メタル配線１１３ａに接続され、第１メタル配線１１３ａはコンタクト１１４ｄを介して第２メタル配線１１５ｄに接続され、１１５ｄには電源Ｖｃｃが供給される。ここで、第２メタル配線１１５ｄは、行方向と垂直な方向へ延在する。なお、第１メタル配線１１３ａは行方向に沿って延在して下部拡散層およびシリサイド１０３に電源Ｖｃｃを供給しており、シリサイド層の抵抗はほとんど無視できる。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層１０７ｐ１はシリサイド１０９ｐ１、コンタクト１１０ｐ１を介して第１メタル配線１１３ｂに接続され、第１メタル配線１１３ｂは出力ＤＥＣＯＵＴ４となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層１０７ｐ２はシリサイド１０９ｐ２、コンタクト１１０ｐ２を介して第１メタル配線１１３ｂに接続される。ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層１０７ｐ３はシリサイド１０９ｐ３、コンタクト１１０ｐ３を介して第１メタル配線１１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ４のドレインである上部拡散層１０７ｐ４はシリサイド１０９ｐ４、コンタクト１１０ｐ４を介して第１メタル配線１１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層１０７ｎ１はシリサイド１０９ｎ１、コンタクト１１０ｎ１を介して第１メタル配線１１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線１１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層１０２ｎａはシリサイド層１０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層１０７ｎ２はシリサイド１０９ｎ２、コンタクト１１０ｎ２を介して第１メタル配線１１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層１０７ｎ３はシリサイド１０９ｎ３、コンタクト１１０ｎ３を介して第１メタル配線１１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線１１３ｄを介して接続される。ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層１０２ｎｂとシリサイド領域１０３を介してＮＭＯＳトランジスタＴｎ４のドレインと接続され、ＮＭＯＳトランジスタＴｎ４のソースは、上部拡散層１０７ｎ４、シリサイド１０９ｎ４およびコンタクト１１０ｎ４を介して第１メタル配線１１３ｃに接続され、第１メタル配線１１３ｃはさらにコンタクト１１４ｎ４を介して第２メタル配線１１５ａに接続され、１１５ａには基準電源Ｖｓｓが供給される。ここで、第２メタル配線１１５ａは、行方向と垂直な方向に延在する。
【０１１３】
第２メタル配線により供給される選択アドレス信号ＸＡ０〜ＸＡ３のいずれかが入力されるゲート配線１０６ｄは、コンタクト１１１ｃを介して第１メタル配線１１３ｅに接続される。第１メタル配線１１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０〜ＸＡ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０〜ＸＡ３のいずれかひとつの交点に、コンタクト１１４ｃを配置して、選択アドレス信号ＸＡｈ（ｈ＝０〜３）をゲート配線１０６ｄに接続する。図では、選択アドレス信号ＸＡ０の第２メタル配線１１５ｉと第１メタル配線１１３ｅの交点にコンタクト１１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ０が入力される。
本図では、選択アドレス信号線ＸＡ２〜ＸＡ３は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ１（第２メタル配線１１５ｊ）と第１メタル配線１１３ｅとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｊ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
【０１１４】
第２メタル配線により供給される選択アドレス信号ＸＢ０〜ＸＢ３のいずれかが入力されるゲート配線１０６ｃは、コンタクト１１１ｂを介して第１メタル配線１１３ｆに接続される。第１メタル配線１１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０〜ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｆとの交点のいずれかひとつにコンタクト１１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０〜３）をゲート配線１０６ｃに接続する。図では、選択アドレス信号ＸＢ１の第２メタル配線１１５ｆと第１メタル配線１１３ｆの交点にコンタクト１１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ１が入力される。
なお、選択アドレス信号ＸＢ２（第２メタル配線１１５ｇ）および選択アドレス信号ＸＢ３（第２メタル配線１１５ｈ）と第１メタル配線１１３ｆとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
【０１１５】
第２メタル配線により供給される選択アドレス信号ＸＣ０〜ＸＣ３のいずれかが入力されるゲート配線１０６ｅは、コンタクト１１１ａを介して第１メタル配線１１３ｇに接続される。第１メタル配線１１３ｇは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＣ０〜ＸＣ３は、行方向と垂直な方向へ延在しており、第１メタル配線１１３ｇとの交点のいずれかひとつにコンタクト１１４ａを配置して、選択アドレス信号ＸＣｊ（ｉ＝０〜３）をゲート配線１０６ｅに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線１１５ｃと第１メタル配線１１３ｇの交点にコンタクト１１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
選択アドレス信号ＸＣ１（第２メタル配線１１５ｂ）、選択アドレス信号ＸＣ２（第２メタル配線１１５ｐ）、選択アドレス信号ＸＣ３（第２メタル配線１１５ｑ）と第１メタル配線１１３ｇとの交点には、破線にてコンタクト１１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
【０１１６】
第２メタル配線により供給される選択アドレス信号ＸＤ０〜ＸＤ３のいずれかが入力されるゲート配線１０６ｆは、コンタクト１１１ｄを介して第１メタル配線１１３ｈに接続される。第１メタル配線１１３ｈは、行に沿って平行な方向（図の右側）へ延在する。選択アドレス信号ＸＤ０〜ＸＤ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線１１３ｈと行方向と垂直な方向に延在している選択アドレス信号ＸＤ０〜ＸＤ３のいずれかひとつの交点に、コンタクト１１４ｄを配置して、選択アドレス信号ＸＤｊ（ｊ＝０〜３）をゲート配線１０６ｆに接続する。図では、選択アドレス信号ＸＤ０の第２メタル配線１１５ｒと第１メタル配線１１３ｈの交点にコンタクト１１４ｄを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のゲートには、選択アドレス信号ＸＤ０が入力される。
本図では、選択アドレス信号線ＸＤ２〜ＸＤ３は省略してあるが、ＸＤ０、ＸＤ１と同様な配置で、さらに右側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＤ１（第２メタル配線１１５ｓ）と第１メタル配線１１３ｈとの交点には、破線にてコンタクト１１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＤ１（第２メタル配線１１５ｓ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
本図に従えば、本ＮＡＮＤデコーダには選択アドレスＸＡ０、ＸＢ１、ＸＣ０、ＸＤ０が入力されており、図２により、出力はＤＥＣＯＵＴ４となる。
【０１１７】
ＮＡＮＤデコーダＢＬ２１１Ａは図の枠で囲った領域となり、縦方向の寸法はＬｙ２となる。
【０１１８】
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルでＮＡＮＤデコーダが２行４列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能な、面積が縮小された行選択デコーダが実現できる。
【０１１９】
（実施例１０）
図１７ａ、図１７ｂ、図１７ｃに、実施例１０を示す。本実施例は図１５に示す等価回路を実現したＮＡＮＤデコーダであり、図１７ａは、本発明の４入力ＮＡＮＤデコーダレイアウト（配置）の平面図、図１７ｂは、図１７ａにおけるカットラインＡ−Ａ’に沿った断面図、図１７ｃは、図１７ａにおけるカットラインＢ−Ｂ’に沿った断面図を示す。
【０１２０】
本実施例は、実施例８（図１２）と同様に、ＮＡＮＤデコーダ２１１ｋを構成するＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４が縦方向に１列に配置され、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４が縦方向に１列に配置される。
すなわち、本実施例において、ＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１が１行目に右側より配置され、２行目にＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２が配置され、３行目にＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３が配置され、４行目にＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４が配置される。
さらに、本実施例では、実施例８と同じく、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、ＮＭＯＳトランジスタＴｎ１、Ｔｎ２、Ｔｎ３、Ｔｎ４のソースとドレインの向きを上下逆に配置して、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、ＮＭＯＳトランジスタＴｎ１の各ドレインが、コンタクトを介して共通に接続されていることである。
なお、図１７ａ、図１７ｂ、図１７ｃにおいて、図１２と同じ構造の箇所については、２００番台の対応する記号で示してある。
【０１２１】
基板上に形成された埋め込み酸化膜層（ＢＯＸ）２０１などの絶縁膜上に平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂが形成され、この平面状シリコン層２０２ｐ、２０２ｎａ、２０２ｎｂは不純物注入等により、それぞれｐ＋拡散層、ｎ＋拡散層、ｎ＋拡散層から構成される。２０３は、平面状シリコン層（２０２ｐ、２０２ｎａ、２０２ｎｂ）の表面に形成されるシリサイド層である。２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４はｎ型シリコン柱、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４はｐ型シリコン柱、２０５はシリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４を取り巻くゲート絶縁膜、２０６はゲート電極、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ及び２０６ｈは、それぞれゲート配線である。シリコン柱２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４の最上部には、それぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４が不純物注入等により形成され、シリコン柱２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４の最上部には、それぞれｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４が不純物注入等により形成される。２０８はゲート絶縁膜２０５を保護するためのシリコン窒化膜、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４はそれぞれｐ＋拡散層２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４、ｎ＋拡散層２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４に接続されるシリサイド層、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ４、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ４は、シリサイド層２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４と第１メタル配線２１３ｂ、２１３ｂ、２１３ｂ、２１３ｂ、２１３ｂ、２１３ｄ、２１３ｄ、２１３ｃをそれぞれ接続するコンタクト、２１１ａはゲート配線２０６ａと第１メタル配線２１３ｅを接続するコンタクト、２１１ｂはゲート配線２０６ｄと第１メタル配線２１３ｈを接続するコンタクト、２１１ｃはゲート配線２０６ｃと第１メタル配線２１３ｆを接続するコンタクト、２１１ｄはゲート配線２０６ｅと第１メタル配線２１３ｇを接続するコンタクト、２１１ｅはゲート配線２０６ｈと第１メタル配線２１３ｉを接続するコンタクトである。
また、２１２ａ（図では上下に２個配置）は、下部拡散層２０２ｐを覆って接続するシリサイド層２０３と第１メタル配線２１３ａを接続するコンタクトである。
【０１２２】
シリコン柱２０４ｎ１、下部拡散層２０２ｐ、上部拡散層２０７ｐ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ１を構成し、シリコン柱２０４ｎ２、下部拡散層２０２ｐ、上部拡散層２０７ｐ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ２を構成し、シリコン柱２０４ｎ３、下部拡散層２０２ｐ、上部拡散層２０７ｐ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ３を構成し、シリコン柱２０４ｎ４、下部拡散層２０２ｐ、上部拡散層２０７ｐ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＰＭＯＳトランジスタＴｐ４を構成し、シリコン柱２０４ｐ１、下部拡散層２０２ｎａ、上部拡散層２０７ｎ１、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ１を構成し、シリコン柱２０４ｐ２、下部拡散層２０２ｎａ、上部拡散層２０７ｎ２、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ２を構成し、シリコン柱２０４ｐ３、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ３、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ３を構成し、シリコン柱２０４ｐ４、下部拡散層２０２ｎｂ、上部拡散層２０７ｎ４、ゲート絶縁膜２０５、ゲート電極２０６により、ＮＭＯＳトランジスタＴｎ４を構成する。
【０１２３】
また、ＰＭＯＳトランジスタＴｐ１およびＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ｂが接続され、さらに、ＮＭＯＳトランジスタＴｎ１のゲート電極２０６にはゲート配線２０６ａが接続される。ＰＭＯＳトランジスタＴｐ２およびＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｄが接続され、さらに、ＮＭＯＳトランジスタＴｎ２のゲート電極２０６にはゲート配線２０６ｃが接続される。ＰＭＯＳトランジスタＴｐ３およびＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｆが接続され、さらに、ＮＭＯＳトランジスタＴｎ３のゲート電極２０６にはゲート配線２０６ｅが接続される。ＰＭＯＳトランジスタＴｐ４およびＮＭＯＳトランジスタＴｎ４のゲート電極２０６にはゲート配線２０６ｇが接続され、さらに、ＮＭＯＳトランジスタＴｎ４のゲート電極２０６にはゲート配線２０６ｈが接続される。
【０１２４】
ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４のソースは、下部拡散層２０２ｐとなり、シリサイド２０３及びコンタクト２１２ａ（図では上下２個配置）を介して第１メタル配線２１３ａに接続され、さらに、第１メタル配線２１３ａはコンタクト２１４ｄを介して第２メタル配線２１５ａに接続され、２１５ａには電源Ｖｃｃが供給される。ここで、第２メタル配線２１５ａは、行方向と垂直な方向へ延在する。ＰＭＯＳトランジスタＴｐ１のドレインである上部拡散層２０７ｐ１はシリサイド２０９ｐ１、コンタクト２１０ｐ１を介して第１メタル配線２１３ｂに接続され、第１メタル配線２１３ｂは出力ＤＥＣＯＵＴ０となる。ＰＭＯＳトランジスタＴｐ２のドレインである上部拡散層２０７ｐ２はシリサイド２０９ｐ２、コンタクト２１０ｐ２を介して第１メタル配線２１３ｂに接続される。また、ＰＭＯＳトランジスタＴｐ３のドレインである上部拡散層２０７ｐ３はシリサイド２０９ｐ３、コンタクト２１０ｐ３を介して第１メタル配線２１３ｂに接続される。さらに、ＰＭＯＳトランジスタＴｐ４のドレインである上部拡散層２０７ｐ４はシリサイド２０９ｐ４、コンタクト２１０ｐ４を介して第１メタル配線２１３ｂに接続される。ＮＭＯＳトランジスタＴｎ１のドレインである上部拡散層２０７ｎ１はシリサイド２０９ｎ１、コンタクト２１０ｎ１を介して第１メタル配線２１３ｂに接続される。ここで、上述したように、ＰＭＯＳトランジスタＴｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４およびＮＭＯＳトランジスタＴｎ１のドレインがコンタクトを介して第１メタル配線２１３ｂに共通接続される。ＮＭＯＳトランジスタＴｎ１のソースとなる下部拡散層２０２ｎａはシリサイド層２０３を介してＮＭＯＳトランジスタＴｎ２のドレインと接続される。ＮＭＯＳトランジスタＴｎ２のソースである上部拡散層２０７ｎ２はシリサイド２０９ｎ２、コンタクト２１０ｎ２を介して第１メタル配線２１３ｄに接続される。また、ＮＭＯＳトランジスタＴｎ３のドレインである上部拡散層２０７ｎ３はシリサイド２０９ｎ３、コンタクト２１０ｎ３を介して第１メタル配線２１３ｄに接続される。ここで、ＮＭＯＳトランジスタＴｎ２のソースとＮＭＯＳトランジスタＴｎ３のドレインは、第１メタル配線２１３ｄを介して接続される。ＮＭＯＳトランジスタＴｎ３のソースは下部拡散層２０２ｎｂとシリサイド領域２０３を介してＮＭＯＳトランジスタＴｎ４のドレインと接続される。また、ＮＭＯＳトランジスタＴｎ４のソースとなる上部拡散層２０７ｎ４はシリサイド２０９ｎ４、コンタクト２１０ｎ４を介して第１メタル配線２１３ｃに接続され、２１３ｃはさらに、コンタクト２１４ｎ４を介して第２メタル配線２１５ｃに接続され、２１５ｃには基準電源Ｖｓｓが供給される。ここで、第２メタル配線２１５ｃは、行方向と垂直な方向に延在する。
【０１２５】
第２メタル配線により供給される選択アドレス信号ＸＡ０〜ＸＡ３のいずれかが入力されるゲート配線２０６ａは、コンタクト２１１ａを介して第１メタル配線２１３ｅに接続される。第１メタル配線２１３ｅは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＡ０〜ＸＡ３は、行方向と垂直な方向へ延在しており、行方向と平行に延在している第１メタル配線２１３ｅと行方向と垂直な方向に延在している選択アドレス信号ＸＡ０〜ＸＡ３のいずれかひとつの交点に、コンタクト２１４ａを配置して、選択アドレス信号ＸＡｈ（ｈ＝０〜３）をゲート配線２０６ａに接続する。図では、選択アドレス信号ＸＡ０の第２メタル配線２１５ｄと第１メタル配線２１３ｅの交点にコンタクト２１４ａを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ１とＮＭＯＳトランジスタＴｎ１のゲートには、選択アドレス信号ＸＡ０が入力される。
本図では、選択アドレス信号線ＸＡ２〜ＸＡ３は省略してあるが、ＸＡ０、ＸＡ１と同様な配置で、さらに左側に、行方向に対して垂直な形で配置される。
なお、選択アドレス信号ＸＡ１（第２メタル配線２１５ｅ）と第１メタル配線２１３ｅとの交点には、破線にてコンタクト２１４ｚが描かれているが、本図では、ここにはコンタクトは存在せず、もし、選択アドレス信号ＸＡ１（第２メタル配線１１５ｅ）を入力させたい場合には、ここの箇所にコンタクトを設けるという、架空のコンタクトの箇所を示している。
【０１２６】
第２メタル配線により供給される選択アドレス信号ＸＢ０が選択的に入力されるゲート配線２０６ｄはコンタクト２１１ｂを介して第１メタル配線２１３ｈに接続され、選択アドレス信号ＸＢ１〜ＸＢ３のいずれかが入力されるゲート配線２０６ｃは、コンタクト２１１ｃを介して第１メタル配線２１３ｆに接続される。第１メタル配線２１３ｆは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＢ０〜ＸＢ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｆあるいは第１メタル配線２１３ｈの交点のいずれかひとつにコンタクト２１４ｂを配置して、選択アドレス信号ＸＢｉ（ｉ＝０〜３）をゲート配線２０６ｄあるいは２０６ｃに接続する。図では、選択アドレス信号ＸＢ０の第２メタル配線２１５ｂと第１メタル配線２１３ｈの交点にコンタクト２１４ｂを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ２とＮＭＯＳトランジスタＴｎ２のゲートには、選択アドレス信号ＸＢ０が入力される。
選択アドレス信号ＸＢ１（第２メタル配線２１５ｆ）と第１メタル配線２１３ｆとの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＢ２〜ＸＢ３は図面の都合上、省略してあるが、ＸＢ０、ＸＢ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
【０１２７】
第２メタル配線により供給される選択アドレス信号ＸＣ０〜ＸＣ３のいずれかが入力されるゲート配線２０６ｅは、コンタクト２１１ｄを介して第１メタル配線２１３ｇに接続される。第１メタル配線２１３ｇは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＣ０〜ＸＣ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｇとの交点のいずれかひとつにコンタクト２１４ｃを配置して、選択アドレス信号ＸＣｊ（ｉ＝０〜３）をゲート配線２０６ｅに接続する。図では、選択アドレス信号ＸＣ０の第２メタル配線２１５ｇと第１メタル配線２１３ｇの交点にコンタクト２１４ｃを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ３とＮＭＯＳトランジスタＴｎ３のゲートには、選択アドレス信号ＸＣ０が入力される。
なお、選択アドレス信号ＸＣ１（第２メタル配線２１５ｈ）と第１メタル配線２１３ｇの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＣ２〜ＸＣ３は図面の都合上、省略してあるが、ＸＣ０、ＸＣ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
【０１２８】
第２メタル配線により供給される選択アドレス信号ＸＤ０〜ＸＤ３のいずれかが入力されるゲート配線２０６ｈは、コンタクト２１１ｅを介して第１メタル配線２１３ｉに接続される。第１メタル配線２１３ｉは、行に沿って平行な方向（図の左側）へ延在する。選択アドレス信号ＸＤ０〜ＸＤ３は、行方向と垂直な方向へ延在しており、第１メタル配線２１３ｉとの交点のいずれかひとつにコンタクト２１４ｄを配置して、選択アドレス信号ＸＤｊ（ｉ＝０〜３）をゲート配線２０６ｈに接続する。図では、選択アドレス信号ＸＤ０の第２メタル配線２１５ｉと第１メタル配線２１３ｉの交点にコンタクト２１４ｄを設けてある。すなわち、本ＮＡＮＤデコーダのＰＭＯＳトランジスタＴｐ４とＮＭＯＳトランジスタＴｎ４のゲートには、選択アドレス信号ＸＤ０が入力される。
なお、選択アドレス信号ＸＤ１（第２メタル配線２１５ｊ）と第１メタル配線２１３ｉの交点には、破線にてコンタクト２１４ｚが描かれているが、上述したように、ここにはコンタクトは存在せず、架空のコンタクトの箇所を示している。
なお、選択アドレス信号ＸＤ２〜ＸＤ３は図面の都合上、省略してあるが、ＸＤ０、ＸＤ１と同様に、さらに左側に、行方向と垂直な方向に配置される。
本実施例によれば、本行選択デコーダには選択アドレスＸＡ０、ＸＢ０、ＸＣ０、ＸＤ０が入力されており、図１４により、出力はＤＥＣＯＵＴ０となる。
また、行選択デコーダＢＬ２１１Ｂは図の枠で囲った領域となり、縦方向の寸法Ｌｙ５は、縦４行に対して、デッドスペースである拡散間隔が２．０個となる。
【０１２９】
本発明によれば、電源配線、基準電源配線、および選択アドレス信号線を第２メタルで号選択デコーダが４行２列に配置される行方向と垂直な方向に延在配置し、行方向に沿って平行に配置される第１メタル配線を介して、ＮＡＮＤデコーダの入力ゲートと前記第２メタルとの接続を行うことで、任意の選択アドレスをＮＡＮＤデコーダの入力に供給することが可能となり、第２メタルの最小ピッチで配置が可能で、面積が縮小された行選択デコーダが実現できる。さらに、８個のＭＯＳトランジスタを４行２列に配置して、拡散間隔の箇所を削減することにより、横方向を縮小することができ、さらに面積が削減される。
【０１３０】
（実施例１１）
以上の実施例では、基板上に形成された埋め込み酸化膜層（ＢＯＸ）などの絶縁膜上に平面状シリコンを配置したプロセスの例を用いて配置を説明したが、バルクのＣＭＯＳプロセスを用いても同様である。一例として、図１８に、図４の実施例を、バルクＣＭＯＳプロセスにて配置した実施例１１を示す。
図１８ａは、本発明の３入力ＮＡＮＤデコーダのレイアウト（配置）の平面図、図１８ｂは、図１８ａにおけるカットラインＡ−Ａ’に沿った断面図、図１８ｃは、図１８ａにおけるカットラインＢ−Ｂ’に沿った断面図、図１８ｄは、図１８ａにおけるカットラインＣ−Ｃ’に沿った断面図を示す。
図１８ａ、図１８ｂ、図１８ｃ、図１８ｄにおいて、図４ａ、図４ｂ、図４ｄ、図４ｆ、図４ｉと同じ構造の箇所については、同じ１００番台の対応する記号で示してある。
特許文献３の特許第４７５６２２１号公報を参照して、図４のＢＯＸプロセスと図１８のバルクＣＭＯＳプロセスでは、図１８ａの平面図では違いがない。図１８ｂ、図１８ｃ、図１８ｄの断面図において、異なる点がある。図１８ｂにおいて、１５０は、ｐ型シリコン基板である。１６０は、素子分離（アイソレーション）用の絶縁体である。また、１７０は、リーク防止の分離層となるｎ−領域である。このｐ型シリコン基板１５０、素子分離用の絶縁体１６０、リーク防止分離層１７０以外の、下層拡散層より上側の工程、構造はまったく同じであり、本発明の実施例１〜１０までをバルクＣＭＯＳプロセスで実現できる。
【０１３１】
以上、実施例１から実施例１１まで説明したが、本実施例では、デコーダの面積を最小にするために、デコーダを構成するトランジスタの数は、最小限の構成にしてある。ＮＡＮＤデコーダの動作速度を速めたい、あるいはインバータの駆動能力（電流量）を増加させる等の目的により、複数のトランジスタを並列に配置する等の変更は設計的事項として本発明に含まれる。また、デコーダをリセットするリセットトランジスタを設けたり、スタンドバイ（電流カット）機能を付加することも、設計事項に含まれる。
なお、本実施例の説明では、便宜上、ＰＭＯＳトランジスタのシリコン柱はｎ型シリコン、ＮＭＯＳシリコン柱はｐ型シリコン層と定義したが、微細化されたプロセスでは、不純物注入による濃度の制御が困難となるため、ＰＭＯＳトランジスタもＮＭＯＳトランジスタも、シリコン柱は不純物注入を行わない、いわゆる中性（イントリンジック：Ｉｎｔｒｉｎｓｉｃ）な半導体を用い、チャネルの制御、すなわちＰＭＯＳ、ＮＭＯＳの閾値は、金属ゲート材固有のワークファンクション（Ｗｏｒｋ  Ｆｕｎｃｔｉｎ）の差を利用する場合もある。
また、本実施例では、下部拡散層あるいは上部拡散層をシリサイド層で覆うようにしたが、低抵抗にするためにシリサイドを採用したものであり、他の低抵抗な材料でもかまわない。金属化合物の総称としてシリサイドと定義をしている。
本発明の本質は、メモリセルのピッチに合わせて、ＳＧＴの特徴であるところの、出力端子に接続されるトランジスタのドレインを下部拡散層を介して共通に接続することにより面積を縮小する、あるいは、出力端子に接続されるトランジスタのドレインを上部拡散層及びコンタクトを介して共通に接続することにより面積を縮小し、さらに、デコーダに入力される電源線、基準電源線および複数のアドレス選択線の配線方法を工夫することにより、配線領域を含めて面積が縮小されたデコーダを提供するものであり、この配置方法に従った場合において、ゲート配線の配線方法、配線位置、メタル配線の配線方法及び配線位置等は本実施例の図面に示したもの以外のものも、本発明の技術的範囲に属するものである。
【符号の説明】
【０１３２】
Ｔｐ１、Ｔｐ２、Ｔｐ３、Ｔｐ４、Ｔｐ１１：ＰチャネルＭＯＳトランジスタ
Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４、Ｑｎ１１：ＮチャネルＭＯＳトランジスタ
１０１，２０１：埋め込み酸化膜層
１０２ｐ、１０２ｐａ、１０２ｐｂ、１０２ｎａ、１０２ｎｂ、１０２ｎｃ、２０２ｐ、２０２ｐａ、２０２ｐｂ、２０２ｎａ、２０２ｎｂ、２０２ｎｃ：平面状シリコン層
１０３、２０３：シリサイド層
１０４ｐ１、１０４ｐ２、１０４ｐ３、１０４ｐ４、１０４ｐ１１、２０４ｐ１、２０４ｐ２、２０４ｐ３、２０４ｐ４、２０４ｐ１１：ｐ型シリコン柱
１０４ｎ１、１０４ｎ２、１０４ｎ３、１０４ｎ４、１０４ｎ１１、２０４ｎ１、２０４ｎ２、２０４ｎ３、２０４ｎ４、２０４ｎ１１：ｎ型シリコン柱
１０５、２０５：ゲート絶縁膜
１０６、２０６：ゲート電極
１０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、１０６ｅ、１０６ｆ、１０６ｇ、１０６ｈ、２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ、２０６ｈ：ゲート配線
１０７ｐ１、１０７ｐ２、１０７ｐ３、１０７ｐ４、１０７ｐ１１、２０７ｐ１、２０７ｐ２、２０７ｐ３、２０７ｐ４、２０７ｐ１１：ｐ＋拡散層
１０７ｎ１、１０７ｎ２、１０７ｎ３、１０７ｎ４、１０７ｎ１１、２０７ｎ１、２０７ｎ２、２０７ｎ３、２０７ｎ４、２０７ｎ１１：ｎ＋拡散層
１０８、２０８：シリコン窒化膜
１０９ｐ１、１０９ｐ２、１０９ｐ３、１０９ｐ４、１０９ｐ１１、１０９ｎ１、１０９ｎ２、１０９ｎ３、１０９ｎ４、１０９ｎ１１、２０９ｐ１、２０９ｐ２、２０９ｐ３、２０９ｐ４、２０９ｐ１１、２０９ｎ１、２０９ｎ２、２０９ｎ３、２０９ｎ４、２０９ｎ１１：シリサイド層
１１０ｐ１、１１０ｐ２、１１０ｐ３、１１０ｐ４、１１０ｐ１１、１１０ｎ１、１１０ｎ２、１１０ｎ３、１１０ｎ４、１１０ｎ１１、２１０ｐ１、２１０ｐ２、２１０ｐ３、２１０ｐ４、２１０ｐ１１、２１０ｎ１、２１０ｎ２、２１０ｎ３、２１０ｎ４、２１０ｎ１１：コンタクト
１１１ａ、１１１ｂ、１１１ｃ、１１１ｄ、１１１ｅ、１１１ｆ、１１１ｇ、２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ、２１１ｅ、２１１ｆ、２１１ｇ：コンタクト
１１２ａ、１１２ｂ、２１２ａ、２１２ｂ：コンタクト
１１３ａ、１１３ｂ、１１３ｃ、１１３ｄ、１１３ｅ、１１３ｆ、１１３ｇ、１１３ｈ、１１３ｉ、１１３ｊ、２１３ａ、２１３ｂ、２１３ｃ、２１３ｄ、２１３ｅ、２１３ｆ、２１３ｇ、２１３ｈ、２１３ｉ、２１３ｊ：第１メタル配線
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ：コンタクト
１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｋ、１１５ｌ、１１５ｍ、１１５ｎ、１１５ｐ、１１５ｑ、１１５ｒ、１１５ｓ、１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、１１５ｅ、１１５ｆ、１１５ｇ、１１５ｈ、１１５ｉ、１１５ｊ、１１５ｋ、１１５ｌ、１１５ｍ、１１５ｎ、１１５ｐ、１１５ｑ、１１５ｒ、１１５ｓ、２１５ａ、２１５ｂ、２１５ｃ、２１５ｄ、２１５ｅ、２１５ｆ、２１５ｇ、２１５ｈ、２１５ｉ、２１５ｊ、２１５ｋ、２１５ｌ、２１５ｍ、２１５ｎ、２１５ｐ、２１５ｑ、２１５ｒ、２１５ｓ：第２メタル配線
１５０シリコン基板
１６０：素子分離用絶縁体
１７０：リーク防止分離層
【要約】
縦型トランジスタであるSurrounding Gate Transistor（ＳＧＴ）を用いて、メモリ選択用のデコーダ回路を構成する半導体装置を小さい面積で提供する。
ｍ行ｎ列に配置された複数のＭＯＳトランジスタを用いて構成されたデコーダ回路において、前記デコーダ回路を構成するＭＯＳトランジスタは、基板上に形成された平面状シリコン層上に形成され、ドレイン、ゲート、ソースが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造を有し、前記平面状シリコン層は第１の導電型を持つ第１の活性化領域と第２の導電型を持つ第２の活性化領域からなり、それらが平面状シリコン層表面に形成されたシリコン層を通して互いに接続されることにより小さい面積のデコーダ回路を構成する半導体装置を提供する。【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図４ｅ】
0005688189.tif 000009
【図４ｆ】
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【図４ｇ】
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【図４ｈ】
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【図４ｉ】
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【図５】
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【図６ａ】
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【図６ｂ】
0005688189.tif 000016
【図６ｃ】
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【図６ｄ】
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【図６ｅ】
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【図７】
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【図８ａ】
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【図８ｂ】
0005688189.tif 000022
【図８ｃ】
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【図８ｄ】
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【図８ｅ】
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【図８ｆ】
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【図８ｇ】
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【図８ｈ】
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【図８ｉ】
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【図８ｊ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図９ｄ】
0005688189.tif 000034
【図９ｅ】
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【図１０ａ】
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【図１０ｂ】
0005688189.tif 000037
【図１０ｃ】
0005688189.tif 000038
【図１０ｄ】
0005688189.tif 000039
【図１１ａ】
0005688189.tif 000040
【図１１ｂ】
0005688189.tif 000041
【図１１ｃ】
0005688189.tif 000042
【図１１ｄ】
0005688189.tif 000043
【図１１ｅ】
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【図１１ｆ】
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【図１１ｇ】
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【図１１ｈ】
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【図１２ａ】
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【図１２ｂ】
0005688189.tif 000049
【図１２ｃ】
0005688189.tif 000050
【図１２ｄ】
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【図１２ｅ】
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【図１３】
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【図１４】
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【図１５】
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【図１６ａ】
0005688189.tif 000056
【図１６ｂ】
0005688189.tif 000057
【図１６ｃ】
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【図１６ｄ】
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【図１６ｅ】
0005688189.tif 000060
【図１７ａ】
0005688189.tif 000061
【図１７ｂ】
0005688189.tif 000062
【図１７ｃ】
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【図１８ａ】
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【図１８ｂ】
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【図１８ｃ】
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【図１８ｄ】
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【図１９】
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【図２０ａ】
0005688189.tif 000069
【図２０ｂ】
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【図２０ｃ】
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【図２０ｄ】
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【図２１】
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