(57)【特許請求の範囲】
【請求項１】
窒化物系半導体で形成された半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、
酸窒化膜で形成された第１絶縁膜と、
タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、およびイットリウムの少なくとも１つを含み、前記第１絶縁膜よりも絶縁性が高い第２絶縁膜と、
を有し、
前記第１絶縁膜および前記第２絶縁膜は、窒素以外は同種の物質である半導体装置。
【請求項２】
前記酸窒化膜は、タンタル、アルミニウム、ハフニウム、ハフニウムアルミニウム、ランタン、イットリウム、ランタンシリコン、およびハフニウムランタンの少なくとも１つを含む請求項１に記載の半導体装置。
【請求項３】
窒化物系半導体で形成された半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、
タンタル、アルミニウム、ハフニウム、ハフニウムアルミニウム、ランタン、イットリウム、ランタンシリコン、およびハフニウムランタンの少なくとも１つを含む酸窒化膜で形成された第１絶縁膜と、
タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、およびイットリウムの少なくとも１つを含み、前記第１絶縁膜よりも絶縁性が高い第２絶縁膜と、
を有し、
前記第１絶縁膜は、前記ゲート電極と接する半導体装置。
【請求項４】
前記第１絶縁膜は、前記ゲート電極と接する請求項１または２に記載の半導体装置。
【請求項５】
窒化物系半導体で形成された半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記ゲート絶縁膜は、
タンタル、アルミニウム、ハフニウム、ハフニウムアルミニウム、ランタン、イットリウム、ランタンシリコン、およびハフニウムランタンの少なくとも１つを含む酸窒化膜で形成された第１絶縁膜と、
タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、およびイットリウムの少なくとも１つを含み、前記第１絶縁膜よりも絶縁性が高い第２絶縁膜と、
を有し、
前記第２絶縁膜は、前記半導体層上に設けられ、
前記第１絶縁膜は、前記第２絶縁膜上に設けられた半導体装置。
【請求項６】
前記第２絶縁膜は、前記半導体層上に設けられ、
前記第１絶縁膜は、前記第２絶縁膜上に設けられた
請求項１から４のいずれか一項に記載の半導体装置。
【請求項７】
前記第１絶縁膜は、前記半導体層上に設けられ、
前記第２絶縁膜は、前記第１絶縁膜上に設けられた
請求項１または２に記載の半導体装置。
【請求項８】
前記ゲート絶縁膜は、前記半導体層上に設けられ、酸窒化膜で形成された第３絶縁膜を更に有し、
前記第２絶縁膜は、前記第３絶縁膜上に設けられ、
前記第１絶縁膜は、前記第２絶縁膜上に設けられた
請求項１から４のいずれか一項に記載の半導体装置。
【請求項９】
前記第２絶縁膜は、前記第１絶縁膜よりも膜厚が厚い請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記酸窒化膜は、ＳｉＯ２よりも誘電率の高い絶縁膜である請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記酸窒化膜は、タンタル酸窒化物を絶縁材料として含み、
前記第２絶縁膜は、タンタル酸化物を絶縁材料として含む請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ゲート電極および前記ゲート絶縁膜上に設けられた絶縁性の保護膜を更に備え、
前記保護膜は、前記ゲート絶縁膜とは別種の絶縁材料を含む請求項１から１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記ゲート絶縁膜上に設けられ、前記ゲート絶縁膜上における前記ゲート電極の端部の少なくとも一部において前記ゲート電極と接するゲート境界膜を更に備え、
前記ゲート境界膜および前記ゲート境界膜と接する前記ゲート絶縁膜は、同種の絶縁材料を含む請求項１から１１のいずれか一項に記載の半導体装置。
【請求項１４】
前記ゲート電極および前記ゲート境界膜上に設けられた絶縁性の保護膜を更に備え、
前記保護膜は、前記ゲート境界膜および前記ゲート絶縁膜とは別種の絶縁材料を含む請求項１３に記載の半導体装置。
【請求項１５】
前記保護膜は、窒化シリコンを絶縁材料として含む請求項１２または１４に記載の半導体装置。
【請求項１６】
前記半導体層上に設けられたソース電極およびドレイン電極を更に備え、
前記ゲート絶縁膜は、前記ソース電極および前記ドレイン電極の間に設けられる
請求項１から１５のいずれか一項に記載の半導体装置。
【請求項１７】
当該半導体装置は、ＭＩＳ構造のＨＥＭＴである請求項１から１６のいずれか一項に記載の半導体装置。
【請求項１８】
被試験デバイスを試験する試験装置であって、
前記被試験デバイスとの間で電気信号を伝送して前記被試験デバイスを試験する試験部と、
前記被試験デバイスおよび前記試験部の間の伝送経路に設けられ、前記被試験デバイスおよび前記試験部の間を電気的に接続するか切断するかを切り替える請求項１から１７のいずれか一項に記載の半導体装置と、
を備える試験装置。
【請求項１９】
半導体装置の製造方法であって、
半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
を備え、
前記ゲート絶縁膜を形成する工程は、同一の絶縁材料のターゲットに対して雰囲気ガスを変え、
タンタル、アルミニウム、ハフニウム、ハフニウムアルミニウム、ランタン、イットリウム、ランタンシリコン、およびハフニウムランタンの少なくとも１つを含む酸窒化膜で形成された第１絶縁膜と、
タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、およびイットリウムの少なくとも１つを含み、前記第１絶縁膜よりも絶縁性が高い第２絶縁膜と、
を成膜する工程を有する製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、試験装置、および製造方法に関する。
【背景技術】
【０００２】
従来、ＧａＮ（窒化ガリウム）等を用いたＦＥＴ（電界効果トランジスタ）において、ゲート電極と半導体層との間に様々な絶縁材料を用いて、ゲートリーク電流を低減させたヘテロ接合半導体装置（特に高電子移動度トランジスタ：ＨＥＭＴ＝Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（例えば、特許文献１および２参照）。
特許文献１  特開２００６−２４５３１７号公報
特許文献２  特開２００９−３０２４３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかしながら、このようなＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造においても、１０−１１Ａ／ｍｍ以下程度にゲートリーク電流を低減させることは困難であった。また、ゲート絶縁膜中のトラップ準位に起因する閾値変動といった不安定動作を抑えつつ、ゲートリーク電流を低減することも困難であった。
【課題を解決するための手段】
【０００４】
本発明の第１の態様においては、窒化物系半導体で形成された半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備え、ゲート絶縁膜は、酸窒化膜で形成された第１絶縁膜と、タンタル、ハフニウム、ハフニウムアルミニウム、ランタン、およびイットリウムの少なくとも１つを含む第２絶縁膜と、を有する半導体装置を提供する。
【０００５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【０００６】
【図１】本実施形態に係る半導体装置１００の縦断面の構成例を示す。
【図２】本実施形態に係る半導体装置１００の製造フローを示す。
【図３Ａ】本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。
【図３Ｂ】本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。
【図３Ｃ】本実施形態に係る半導体層１１０上にゲート絶縁膜１２０を形成した段階の構成例を示す。
【図３Ｄ】本実施形態に係るゲート絶縁膜１２０上にゲート電極１３０を形成した段階の構成例を示す。
【図３Ｅ】本実施形態に係るゲート絶縁膜１２０上に保護膜１５０を形成した段階の構成例を示す。
【図４】ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のＩｄｓ−Ｖｄｓ特性の一例を示す。
【図５】ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のトランスファー特性の一例を示す。
【図６】ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のゲートストレス印加前後でのＩｄｓ−Ｖｇｓ特性の一例を示す。
【図７】ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のＩｄｓ−Ｖｄｓ特性の一例を示す。
【図８】ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のトランスファー特性の一例を示す。
【図９】ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のゲートストレス印加前後でのＩｄｓ−Ｖｇｓ特性の一例を示す。
【図１０】本実施形態に係る半導体装置１００の変形例を示す。
【図１１】本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。
【発明を実施するための形態】
【０００７】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００８】
図１は、本実施形態に係る半導体装置１００の縦断面の構成例を示す。半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲートストレス電圧が印加された場合の閾値変動を低減させる。半導体装置１００は、ＦＥＴであってよい。また、半導体装置１００は、ＭＩＳ構造のＨＥＭＴであってよい。半導体装置１００は、基板１０と、半導体層１１０と、ゲート絶縁膜１２０と、ゲート電極１３０と、保護膜１５０と、ソース電極１６０と、ドレイン電極１７０とを備える。
【０００９】
基板１０は、表面上に半導体層１１０を形成する。基板１０は、半導体層１１０の結晶性を保ったまま形成させるように、半導体層１１０の格子定数と略同一の格子定数を有する結晶であってよい。基板１０は、サファイア、ＳｉＣ（炭化ケイ素）、ＧａＮ、ＧａＡｓ、またはＳｉ等の単結晶であってよい。
【００１０】
半導体層１１０は、化合物半導体によって形成されてよい。半導体層１１０は、バンドギャップの異なる２種類以上の半導体を、結晶性を有したまま接合させたヘテロ接合を有してよい。本実施例において、窒化物系半導体で形成された半導体層１１０について説明する。半導体層１１０は、電子走行層１１２と、スペーサ層１１４と、電子供給層１１６と、保護層１１８とを有する。
【００１１】
電子走行層１１２は、基板１０の表面上に形成される。電子走行層１１２には、高速に電子を流すことができる二元電子ガスと呼ばれる層が形成される。電子走行層１１２は、不純物を人工的に添加しないアンドープのｉ型ＧａＮ層でよい。
【００１２】
スペーサ層１１４は、電子走行層１１２上に形成される。スペーサ層１１４は、電子走行層１１２とはバンドギャップの異なる異種の半導体材料で形成される。電子走行層１１２とスペーサ層１１４とがヘテロ接合となることで、電子走行層１１２は、スペーサ層１１４との界面近傍の１０ｎｍ程度の領域において、二元電子ガスを形成することができる。スペーサ層１１４は、アンドープのｉ型ＡｌＧａＮ層でよい。
【００１３】
電子供給層１１６は、スペーサ層１１４上に形成される。電子供給層１１６は、スペーサ層１１４を介して電子走行層１１２に電子を供給する。電子供給層１１６は、不純物をドープしたｎ型ＡｌＧａＮ層でよい。
【００１４】
保護層１１８は、電子供給層１１６上に形成される。保護層１１８は、例えば、電子供給層１１６中のＡｌ等の酸化を防止して保護する。保護層１１８は、不純物をドープしたｎ型ＧａＮ層でよい。なお、電子供給層１１６中のＡｌ等の酸化の影響等が少ない場合は、保護層１１８は無くてもよい。
【００１５】
ゲート絶縁膜１２０は、半導体層１１０上に設けられる。ゲート絶縁膜１２０は、トンネル効果等によって生じるリーク電流を低減させる高誘電率材料によって形成されてよい。ゲート絶縁膜１２０は、第１絶縁膜１２６と、第２絶縁膜１２４と、第３絶縁膜１２２とを有する。
【００１６】
第１絶縁膜１２６および第３絶縁膜１２２は、酸窒化膜で形成される。ここで、酸窒化膜は、ＳｉＯ２（二酸化シリコン）よりも誘電率の高い絶縁膜でよい。また、酸窒化膜は、Ｔａ（タンタル）、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、ＨｆＡｌ（ハフニウムアルミニウム）、Ｌａ（ランタン）、Ｙ（イットリウム）、Ｌａ（ランタンシリコン）、およびＨｆＬａ（ハフニウムランタン）の少なくとも１つを含んでよい。削除：（第１絶縁膜１２６および第３絶縁膜１２２は、タンタル酸窒化物を絶縁材料として含んでよい。）一例として、第１絶縁膜１２６および第３絶縁膜１２２は、Ｔａ酸窒化物（ＴａＯＮ）を絶縁材料として含む。
【００１７】
第１絶縁膜１２６は、第２絶縁膜１２４上に設けられ、ゲート電極１３０と接するように形成される。第３絶縁膜１２２は、半導体層１１０上に設けられる。ここで、第１絶縁膜１２６および第３絶縁膜１２２は、略同一の絶縁材料を含んでよい。一例として、第１絶縁膜１２６および第３絶縁膜１２２は、Ｔａ酸窒化物（ＴａＯＮ）を絶縁材料として含む。
【００１８】
第２絶縁膜１２４は、第１絶縁膜１２６よりも絶縁性が高い。第２絶縁膜１２４は、Ｔａ（タンタル）、Ｈｆ（ハフニウム）、ＨｆＡｌ（ハフニウムアルミニウム）、Ｌａ（ランタン）、およびＹ（イットリウム）の少なくとも１つを含んでよい。例えば、第２絶縁膜１２４は、Ｔａ（タンタル）酸化物、Ｈｆ（ハフニウム）酸化物、ＨｆＡｌ（ハフニウムアルミニウム）酸化物、Ｌａ（ランタン）酸化物、ＨｆＬａ（ハフニウムランタン）、またはＹ（イットリウム）酸化物等の絶縁材料を含む。
【００１９】
一例として、第２絶縁膜１２４は、Ｔａ酸化物（ＴａＯｘ）を絶縁材料として含む。また、第２絶縁膜１２４は、第１絶縁膜１２６よりも膜厚が厚くてよい。また、第２絶縁膜１２４は、第３絶縁膜１２２よりも膜厚が厚くてよい。第２絶縁膜１２４は、第３絶縁膜１２２上に設けられる。
【００２０】
ゲート電極１３０は、ゲート絶縁膜１２０上に設けられる。ゲート電極１３０は、ゲート絶縁膜１２０を介して、半導体層１１０にゲート電圧を印加する絶縁ゲート構造の電極として形成される。ゲート電極は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、またはＴｉ（チタン）等を有してよい。ゲート電極１３０は、配線接続部を有してよい。配線接続部は、ゲート電圧を供給する外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。
【００２１】
保護膜１５０は、ゲート電極１３０およびゲート絶縁膜１２０上に設けられた絶縁性の膜である。保護膜１５０は、ゲート絶縁膜１２０とは別種の絶縁材料を含む。一例として、保護膜１５０は、ＳｉＮ（窒化シリコン）を絶縁材料として含む。これによって、半導体装置１００は、表面の保護膜の強化と、ゲート絶縁膜１２０表面近傍のトラップ準位等を低減させることができる。
【００２２】
ソース電極１６０およびドレイン電極１７０は、半導体層１１０上に設けられる。ソース電極１６０およびドレイン電極１７０は、電子供給層１１６に接するように形成されることが望ましい。ソース電極１６０およびドレイン電極１７０は、半導体層１１０と、オーミック接合される。ソース電極１６０およびドレイン電極１７０は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ａｕ（金）、Ｍｏ（モリブデン）、Ａｌ（アルミニウム）、またはＴｉ（チタン）等を有してよい。
【００２３】
ソース電極１６０およびドレイン電極１７０は、それぞれ配線接続部を有してよい。それぞれの配線接続部は、ソース電極１６０またはドレイン電極１７０と接続されるべき外部回路と、金メッキまたはワイヤボンディング等によって電気的に接続されてよい。
【００２４】
ここで、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の間に設けられてよい。また、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の少なくとも一部を更に覆うように設けられてよい。この場合、ゲート絶縁膜１２０は、ソース電極１６０およびドレイン電極１７０の配線接続部以外の表面上を覆うように設けられてよい。
【００２５】
図２は、本実施形態に係る半導体装置１００の製造フローを示す。また、図３Ａ〜図３Ｅは、製造フローの各段階で形成された半導体装置１００の構成例をそれぞれ示す。
【００２６】
まず、基板１０上に、半導体層１１０を形成する（Ｓ２００）。半導体層１１０は、ＭＯＶＰＥ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：有機金属気相成長エピタキシー法）、またはＭＢＥ法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシー法）等で形成されてよい。図３Ａにおいて、本実施形態に係る半導体装置１００の半導体層１１０を形成した段階の構成例を示す。
【００２７】
次に、ソース電極１６０およびドレイン電極１７０を形成する（Ｓ２１０）。ソース電極１６０およびドレイン電極１７０は、保護層１１８をエッチングによって除去して、電子供給層１１６が露出された領域に形成されてよい。ここで、保護層１１８は、反応性ガス、イオン、またはラジカル等を用いたドライエッチングによって電極が形成される領域が除去されてよい。これに代えて、液体の薬品を用いたウェットエッチングによって電極が形成される領域が除去されてよい。
【００２８】
ソース電極１６０およびドレイン電極１７０は、一例として、材料を加熱して気化または昇華させて基板の表面に付着させる蒸着法によって形成される。これに代えて、ソース電極１６０およびドレイン電極１７０は、スパッタ法によって形成されてもよい。また、ソース電極１６０およびドレイン電極１７０は、一例として、形成すべきパターンの逆パターンを、基板上にフォトレジスト等で形成し、形成すべき薄膜を蒸着後、パターン以外の不用部分をフォトレジストと共に除去する蒸着リフトオフ法で形成される。
【００２９】
電子供給層１１６上に形成されたソース電極１６０およびドレイン電極１７０は、５００℃程度以上の温度でアニール処理することで、オーミック接合を形成する。図３Ｂにおいて、本実施形態に係る半導体層１１０上にソース電極１６０およびドレイン電極１７０を形成した段階の構成例を示す。
【００３０】
次に、半導体層１１０上にゲート絶縁膜１２０を形成する。本例においては、まず、半導体層１１０上に第３絶縁膜１２２を形成する（Ｓ２２０）。次に、第３絶縁膜１２２上に第２絶縁膜１２４を形成する（Ｓ２３０）。次に、第２絶縁膜１２４上に第１絶縁膜１２６を形成する（Ｓ２４０）。
【００３１】
ゲート絶縁膜１２０は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法等によって形成されてよい。ゲート絶縁膜１２０は、一例として、絶縁材料のターゲットに高周波電圧を印加してスパッタするＲＦスパッタ法によって形成される。絶縁材料のターゲットはＴａ２Ｏ５（五酸化タンタル）を用いてよい。
【００３２】
ここで、ゲート絶縁膜１２０は、同一の絶縁材料のターゲットに対して雰囲気ガスを変えて成膜されてよい。一例として、Ａｒ（アルゴン）とＯ２（酸素）の混合ガスを雰囲気ガスとして、Ｔａ２Ｏ５ターゲットをスパッタすることで、第２絶縁膜１２４であるＴａ酸化物（ＴａＯｘ）を成膜してよい。また、Ａｒ（アルゴン）とＮ２（窒素）の混合ガスを雰囲気ガスとして、Ｔａ２Ｏ５ターゲットをスパッタすることで、第１絶縁膜１２６または第３絶縁膜１２２であるＴａ酸窒化物（ＴａＯＮ）を成膜してよい。このように、絶縁材料のターゲットは変えずに、雰囲気ガスを制御することで、ゲート絶縁膜１２０を成膜することができる。
【００３３】
ゲート絶縁膜１２０は、１０〜１００ｎｍの膜厚を有してよい。より好ましくは、２０〜５０ｎｍの膜厚を有してよい。図３Ｃにおいて、本実施形態に係る半導体層１１０上にゲート絶縁膜１２０を形成した段階の構成例を示す。
【００３４】
次に、ゲート絶縁膜１２０上にゲート電極１３０を形成する（Ｓ２５０）。ゲート電極１３０は、一例として、蒸着法によって形成される。これに代えて、ゲート電極１３０は、スパッタ法によって形成されてもよい。ゲート電極１３０は、一例として、蒸着リフトオフ法によって形成される。ゲート電極１３０は、複数の電極材料を蒸着して形成されてよい。図３Ｄにおいて、本実施形態に係るゲート絶縁膜１２０上にゲート電極１３０を形成した段階の構成例を示す。
【００３５】
次に、ゲート絶縁膜１２０およびゲート電極１３０上に、ゲート絶縁膜１２０とは別種の絶縁材料を含む保護膜１５０を形成する（Ｓ２６０）。保護膜１５０は、ＣＶＤ法によって形成されてよい。保護膜１５０は、一例として、２００ｎｍの膜厚のＳｉＮが形成される。図３Ｅにおいて、本実施形態に係るゲート絶縁膜１２０上に保護膜１５０を形成した段階の構成例を示す。
【００３６】
以上の本実施例により、ＧａＮ  ＨＥＭＴである半導体装置１００が製造される。半導体装置１００は、ゲートリーク電流を低減させつつ、閾値変動を抑えたＧａＮ  ＭＩＳ−ＨＥＭＴ構造を形成することができる。
【００３７】
図４は、ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のＩｄｓ−Ｖｄｓ特性の一例を示す。ここで第２絶縁膜１２４は、Ｔａ酸化物（ＴａＯｘ）で形成されている。即ち、この半導体装置の場合、半導体層１１０とゲート電極１３０の間に、Ｔａ酸化物単層膜を形成しているので、図中の測定結果より、第２絶縁膜１２４であるＴａ酸化物の絶縁膜が当該半導体装置に与える特性を確認することができる。
【００３８】
図中の横軸は、半導体装置のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、ドレイン−ソース間電流Ｉｄｓを示す。ゲート絶縁膜１２０をＴａ酸化物とした半導体装置では、Ｖｇｓを２Ｖ程度にすると、Ｉｄｓが０．９Ａ／ｍｍ程度に達することがわかる。
【００３９】
図５は、ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置のトランスファー特性の一例を示す。図中の横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ゲート−ソース間電流Ｉｇｓ、ドレイン−ソース間電流Ｉｄｓ、または相互コンダクタンスＧｍを示す。
【００４０】
ゲート絶縁膜１２０をＴａ酸化物とした半導体装置は、Ｖｇｓを略−８Ｖ以下にしたオフ状態におけるゲートリーク電流を１０−１１Ａ／ｍｍ程度以下にできることがわかる。即ち、第２絶縁膜１２４であるＴａ酸化物の絶縁膜は、単層で高い絶縁性を実現できることがわかった。特に、第２絶縁膜１２４であるＴａ酸化物を、化学量論組成であるＴａ２Ｏ５（五酸化タンタル）近づけることによって、リーク電流が抑えられる傾向にあることがわかった。
【００４１】
図６は、ゲート絶縁膜１２０として、第２絶縁膜１２４を５０ｎｍ形成させた半導体装置において、ゲート電極にストレス電圧を印加する前後でＩｄｓ−Ｖｇｓ特性を測定した結果の一例を示す。図中の横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ドレイン−ソース間電流Ｉｄｓを示す。黒丸でプロットした特性は、ゲートストレス印加前の測定結果を示し、白抜きの丸でプロットした特性は、ゲート電極１３０に+５Ｖのストレス電圧を印加した後の測定結果を示す。
【００４２】
このように、ゲート絶縁膜１２０がＴａ酸化物の単層で形成された半導体装置は、ゲート電極１３０に正のストレス電圧が印加されると、閾値電圧が正の方向に変動してしまうことがわかる。これは正のストレス電圧が印加された半導体装置では、ストレス電圧で一時的にオン状態となった時点において、ゲート絶縁膜１２０の保護層１１８側の界面近傍に形成されているトラップ準位が、電子を捕獲するためである。
【００４３】
ゲート絶縁膜１２０のトラップ準位が電子を捕獲すると、捕獲された電子によってできる電界がゲート電圧に対してオフセット電圧として働き、この状態の半導体装置は、捕獲した電子の数に応じて閾値電圧が変動することになる。図中の半導体装置の例では、ゲートストレス印加前の閾値電圧が略−７．５Ｖであったものが、＋５Ｖのゲートストレス電圧を印加した後には、略＋２Ｖのオフセット電圧が生じて、閾値電圧が略−５．５Ｖへと正の方向に変動したことがわかる。
【００４４】
また、このようなトラップ準位は、一旦捕獲した電子を捕獲後の経過時間に応じて一定の確率で放出するので、閾値電圧はストレス電圧の印加が終わってからの経過時間に応じて変動して、やがて初期状態の閾値電圧に戻る場合もある。以上のように、ゲート絶縁膜１２０をＴａ酸化物とした半導体装置は、高い絶縁性を有する一方で、閾値電圧が変動して不安定となる特性を有する。
【００４５】
図７は、ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のＩｄｓ−Ｖｄｓ特性の一例を示す。ここで第１絶縁膜１２６は、Ｔａ酸窒化物（ＴａＯＮ）で形成されている。即ち、この半導体装置の場合、半導体層１１０とゲート電極１３０の間に、Ｔａ酸窒化物単層膜を形成しているので、図中の測定結果より、第１絶縁膜１２６であるＴａ酸窒化物の絶縁膜が当該半導体装置に与える特性を確認することができる。
【００４６】
図中の横軸は、半導体装置のドレイン−ソース間電圧Ｖｄｓを示し、縦軸は、ドレイン−ソース間電流Ｉｄｓを示す。ゲート絶縁膜１２０をＴａ酸窒化物とした半導体装置では、Ｖｇｓを２Ｖ程度にすると、Ｉｄｓが１．２Ａ／ｍｍ程度に達することがわかる。
【００４７】
図８は、ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置のトランスファー特性の一例を示す。図中の横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ゲート−ソース間電流Ｉｇｓ、ドレイン−ソース間電流Ｉｄｓ、または相互コンダクタンスＧｍを示す。
【００４８】
ゲート絶縁膜１２０をＴａ酸窒化物とした半導体装置は、Ｖｇｓを略−８Ｖ以下にしたオフ状態におけるゲートリーク電流を、１０−９Ａ／ｍｍ程度以下にすることがわかる。即ち、第１絶縁膜１２６であるＴａ酸窒化物の絶縁膜は、Ｔａ酸化物の絶縁膜に比べると絶縁性が低いことがわかる。
【００４９】
図９は、ゲート絶縁膜１２０として、第１絶縁膜１２６を５０ｎｍ形成させた半導体装置において、ゲート電極にストレス電圧を印加する前後でＩｄｓ−Ｖｇｓ特性を測定した結果の一例を示す。図中の横軸は、半導体装置のゲート−ソース間電圧Ｖｇｓを示し、縦軸は、ドレイン−ソース間電流Ｉｄｓを示す。黒丸でプロットした特性は、ゲートストレス印加前の測定結果を示し、白抜きの丸でプロットした特性は、ゲート電極１３０に+５Ｖのストレス電圧を印加した後の測定結果を示す。
【００５０】
このように、ゲート絶縁膜１２０がＴａ酸窒化物の単層で形成された半導体装置は、ゲート電極１３０に正のストレス電圧が印加されても、閾値電圧がほとんど変動しないことがわかる。これは、Ｔａ酸窒化物はＴａ酸化物に比べてトラップ準位が少なく、また、ゲート電極１３０−ゲート絶縁膜１２０界面、およびゲート絶縁膜１２０−半導体層１１０界面において、Ｔａ酸化物に比べて欠陥の少ない良好な界面が形成されていることを示す。このように、ゲート絶縁膜１２０がＴａ酸窒化物単層で形成された半導体装置は、閾値電圧の変動が少なく、Ｔａ酸化物の絶縁膜に比べると絶縁性が低い特性を有する。
【００５１】
以上のように説明した特性をそれぞれ有する、第１絶縁膜１２６、第２絶縁膜１２４、および第１絶縁膜１２６と略同一の絶縁材料を含む第３絶縁膜１２２を用いて、本実施例の半導体装置１００のゲート絶縁膜１２０は形成される。即ち、Ｔａ酸窒化物である第３絶縁膜１２２は、半導体層１１０上に設けられ、ゲート絶縁膜１２０−半導体層１１０界面において、Ｔａ酸化物に比べて欠陥の少ない良好な界面を形成する。
【００５２】
また、第２絶縁膜１２４は、第３絶縁膜１２２上に設けられる。第２絶縁膜１２４は、Ｔａ酸窒化物に比べて高い絶縁性を有するので、第３絶縁膜１２２からリークする電流を抑制する。また、第１絶縁膜１２６は、第２絶縁膜１２４上に設けられる。これによって、第２絶縁膜１２４は、Ｔａ酸窒化物に比べて高い絶縁性を有するので、第１絶縁膜１２６からリークする電流を抑制する。また、第１絶縁膜１２６は、ゲート電極１３０−ゲート絶縁膜１２０界面において、Ｔａ酸化物に比べて欠陥の少ない良好な界面を形成する。
【００５３】
ここで、第１絶縁膜１２６−第２絶縁膜１２４界面、および第２絶縁膜１２４−第３絶縁膜１２２界面は、Ｔａ酸化物−Ｔａ酸窒化物界面であり、窒素以外は同種の物質である。したがって、ゲート絶縁膜１２０は、異種材料を形成させることによる異種界面の形成を防ぐことができ、界面に電子を捕獲するようなトラップ準位の形成を低減させることができる。
【００５４】
また、第１絶縁膜１２６および第３絶縁膜１２２は、それぞれ、ゲート電極１３０−ゲート絶縁膜１２０界面およびゲート絶縁膜１２０−半導体層１１０界面を良好な界面にする目的で形成されるので、第２絶縁膜１２４の膜厚よりも薄く形成されてよい。また、第２絶縁膜１２４は、リーク電流を抑制する目的で形成されるので、第１絶縁膜１２６および第３絶縁膜１２２よりも厚く形成されてよい。
【００５５】
以上の本実施例のゲート絶縁膜１２０は、半導体層１１０およびゲート電極１３０とのそれぞれの界面において、欠陥の形成を抑えて良好な界面を形成しつつ、ゲートリーク電流を低減させることができる。このようなゲート絶縁膜１２０を形成する本実施例の半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲートストレス電圧が印加された場合の閾値変動を低減させることができる。
【００５６】
図１０は、本実施形態に係る半導体装置１００の変形例を示す。本変形例の半導体装置１００において、図１に示された本実施形態に係る半導体装置１００の動作と略同一のものには同一の符号を付け、説明を省略する。本変形例の半導体装置１００は、ゲート境界膜１４０を更に備える。
【００５７】
ゲート境界膜１４０は、ゲート絶縁膜１２０上に設けられ、ゲート絶縁膜１２０上におけるゲート電極１３０の端部の少なくとも一部においてゲート電極１３０と接する。ここで、ゲート境界膜１４０は、ゲート絶縁膜１２０上におけるゲート電極１３０が設けられていない領域の少なくとも一部からゲート電極１３０上の少なくとも一部に至る領域を覆ってよい。また、ゲート境界膜１４０は、ゲート電極１３０の配線接続部以外の表面上を覆うように設けられてよい。
【００５８】
ゲート境界膜１４０は、Ｔａ（タンタル）酸化物、Ｈｆ（ハフニウム）酸化物、ＨｆＡｌ（ハフニウムアルミニウム）酸化物、Ｌａ（ランタン）酸化物、またはＹ（イットリウム）酸化物等の絶縁材料を有してよい。一例として、ゲート境界膜１４０は、ＴａＯｘ（酸化タンタル）を有する。
【００５９】
ここで、ゲート境界膜１４０およびゲート境界膜１４０と接するゲート絶縁膜１２０である第１絶縁膜１２６は、同種の絶縁材料を含んでよい。例えば、ゲート境界膜１４０および第１絶縁膜１２６は、略同一の絶縁材料で形成される。これに代えて、ゲート境界膜１４０および第１絶縁膜１２６は、主要元素または主成分が略同一であってよい。これに代えて、ゲート境界膜１４０および第１絶縁膜１２６は、絶縁材料の主成分に含まれる元素の種類または組成が略同一であってよい。
【００６０】
これによって、半導体装置１００は、ゲート絶縁膜１２０とゲート境界膜１４０との間に、異種材料を形成させることによる異種界面の形成を防ぐことができる。したがって、ゲート電極１３０は、電極端部に異種界面と接することがないので、異種界面に形成されるトラップ準位等に電子をトラップされることを防ぐことができる。
【００６１】
保護膜１５０は、ゲート電極１３０およびゲート境界膜１４０上に設けられる。保護膜１５０は、ゲート境界膜１４０およびゲート絶縁膜１２０とは別種の絶縁材料を含む。一例として、保護膜は、ＳｉＮ（窒化シリコン）を絶縁材料として含む。これによって、半導体装置１００は、表面の保護膜の強化と、ゲート境界膜１４０表面近傍のトラップ準位等を低減させることができる。
【００６２】
以上の本実施例の半導体装置１００は、半導体層１１０上に第３絶縁膜１２２が設けられ、第３絶縁膜１２２上に第２絶縁膜１２４が設けられ、第２絶縁膜１２４上に第１絶縁膜１２６が設けられるゲート絶縁膜１２０について説明した。これに代えて、ゲート絶縁膜１２０は、第２絶縁膜１２４が半導体層１１０上に設けられ、第１絶縁膜１２６が第２絶縁膜１２４上に設けられた２層の絶縁膜であってよい。
【００６３】
これによって、ゲート絶縁膜１２０は、ゲート電極１３０との界面において、欠陥の形成を抑えて良好な界面を形成しつつ、ゲートリーク電流を低減させることができる。このようなゲート絶縁膜１２０を形成する本実施例の半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲートストレス電圧が印加された場合の閾値変動を低減させることができる。
【００６４】
これに代えて、ゲート絶縁膜１２０は、第１絶縁膜１２６が半導体層１１０上に設けられ、第２絶縁膜１２４が第１絶縁膜１２６上に設けられた２層の絶縁膜であってよい。これによって、ゲート絶縁膜１２０は、半導体層１１０との界面において、欠陥の形成を抑えて良好な界面を形成しつつ、ゲートリーク電流を低減させることができる。このようなゲート絶縁膜１２０を形成する本実施例の半導体装置１００は、ゲートリーク電流を低減させ、かつ、ゲートストレス電圧が印加された場合の閾値変動を低減させることができる。
【００６５】
また、ゲート絶縁膜１２０は、第１絶縁膜１２６の単層が設けられた絶縁膜であってもよい。例えば、ゲートリーク電流が１０−９Ａ／ｍｍ程度以下で使用してもよい場合は、第１絶縁膜１２６を単層にして、閾値変動を低減させた半導体装置１００を用いてよい。
【００６６】
以上の本実施例の半導体装置１００は、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、閾値変動を低減させるＧａＮ  ＭＩＳ  ＨＥＭＴについて説明したが、これに代えて、半導体装置１００は、ＩＩＩ−Ｖ族化合物半導体ＭＩＳ  ＨＥＭＴであってもよい。また、半導体装置１００は、電子走行層１１２を擬似格子整合する他の材質に変更させて、より高移動度、高電子濃度を実現させたｐｓｅｕｄｏｍｏｒｐｈｉｃ  ＨＥＭＴであってもよい。
【００６７】
図１１は、本実施形態に係る試験装置４１０の構成例を被試験デバイス４００と共に示す。試験装置４１０は、アナログ回路、デジタル回路、アナログ／デジタル混載回路、メモリ、およびシステム・オン・チップ（ＳＯＣ）等の少なくとも１つの被試験デバイス４００を試験する。試験装置４１０は、被試験デバイス４００を試験するための試験パターンに基づく試験信号を被試験デバイス４００に入力して、試験信号に応じて被試験デバイス４００が出力する出力信号に基づいて被試験デバイス４００の良否を判定する。
【００６８】
試験装置４１０は、試験部４２０と、信号入出力部４３０と、制御装置４４０とを備える。試験部４２０は、被試験デバイス４００との間で電気信号を授受して被試験デバイス４００を試験する。試験部４２０は、試験信号発生部４２３と、期待値比較部４２６とを有する。
【００６９】
試験信号発生部４２３は、被試験デバイス４００へ供給する複数の試験信号を発生する。試験信号発生部４２３は、試験信号に応じて被試験デバイス４００が出力する応答信号の期待値を生成してよい。試験信号発生部４２３は、信号入出力部４３０を介して複数の被試験デバイス４００に接続されて、複数の被試験デバイス４００を試験してよい。
【００７０】
期待値比較部４２６は、信号入出力部４３０が受信した受信データ値を期待値と比較する。期待値比較部４２６は、期待値を試験信号発生部４２３から受信してよい。試験装置４１０は、期待値比較部４２６の比較結果に基づき、被試験デバイス４００の良否を判定してよい。
【００７１】
信号入出力部４３０は、１以上の被試験デバイス４００に接続され、試験装置４１０と被試験デバイス４００との試験信号をやり取りする。信号入出力部４３０は、複数の被試験デバイス４００を搭載するパフォーマンスボードであってよい。信号入出力部４３０は、半導体装置１００を有する。
【００７２】
半導体装置１００は、被試験デバイス４００および試験部４２０の間の伝送経路に設けられ、被試験デバイス４００および試験部４２０の間を電気的に接続するか切断するかを切り替える。試験装置４１０は、本実施形態に係る半導体装置１００によって電気的な接続または切断を実行してよい。これに代えて、試験装置４１０は、本実施形態に係る半導体装置１００を含む電子回路によって電気的な接続または切断を実行してよい。
【００７３】
本例において、信号入出力部４３０は１つの被試験デバイス４００に接続され、半導体装置１００は、１つの被試験デバイス４００の入力信号ラインおよび出力信号ラインにそれぞれ１つ設けられる例を説明した。これに代えて信号入出力部４３０は、複数の被試験デバイス４００に接続され、半導体装置１００は、複数の被試験デバイス４００の入力信号ラインおよび出力信号ラインのそれぞれに１つ設けられてよい。また、信号入出力部４３０から１つの被試験デバイス４００へ接続される信号入出力ラインが１つの場合、１つの入出力ラインに１つの半導体装置１００が設けられてよい。
【００７４】
制御装置４４０は、試験装置４１０の試験を実行すべく、試験部４２０および信号入出力部４３０に制御信号を送信する。制御装置４４０は、試験プログラムに応じて、試験部４２０に、試験信号の発生または試験結果と期待値との比較等を実行させる制御信号を送信する。また、制御装置４４０は、試験プログラムに応じて、接続すべき信号入出力ラインに設けられた半導体装置１００の接続の指示、および切断すべき信号入出力ラインに設けられた半導体装置１００の切断の指示等を、信号入出力部４３０に送信する。
【００７５】
以上の本実施例における試験装置４１０は、高耐圧、高出力、および高周波数特性を有し、ゲートリーク電流を低減させつつ、ゲートストレス電圧が印加された場合の閾値変動を低減させた半導体装置１００を用いて試験を実行することができる。
【００７６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７７】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００７８】
１０  基板、１００  半導体装置、１１０  半導体層、１１２  電子走行層、１１４  スペーサ層、１１６  電子供給層、１１８  保護層、１２０  ゲート絶縁膜、１２２  第３絶縁膜、１２４  第２絶縁膜、１２６  第１絶縁膜、１３０  ゲート電極、１４０  ゲート境界膜、１５０  保護膜、１６０  ソース電極、１７０  ドレイン電極、４００  被試験デバイス、４１０  試験装置、４２０  試験部、４２３  試験信号発生部、４２６  期待値比較部、４３０  信号入出力部、４４０  制御装置
【図１】
0005680987.tif 000002
【図２】
0005680987.tif 000003
【図３Ａ】
0005680987.tif 000004
【図３Ｂ】
0005680987.tif 000005
【図３Ｃ】
0005680987.tif 000006
【図３Ｄ】
0005680987.tif 000007
【図３Ｅ】
0005680987.tif 000008
【図４】
0005680987.tif 000009
【図５】
0005680987.tif 000010
【図６】
0005680987.tif 000011
【図７】
0005680987.tif 000012
【図８】
0005680987.tif 000013
【図９】
0005680987.tif 000014
【図１０】
0005680987.tif 000015
【図１１】
0005680987.tif 000016