(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された半導体素子と、
前記半導体素子の上方に形成された第１絶縁膜と、
前記第１絶縁膜上に形成されたアルミニウム（Ａｌ）を含有する第１導電性膜よりなるヒューズ素子と、
前記第１絶縁膜上に形成され、前記第１導電性膜よりなる第１配線と、
前記第１配線上に形成された第２絶縁膜と、を有し、
前記ヒューズ素子のプログラム領域は、前記第２絶縁膜に設けられた第１開口部で露出し、
前記ヒューズ素子は、前記プログラム領域の一端である第１端と、前記プログラム領域の他端である第２端とを有し、
前記第１端は、接地電位と接続され、
前記第２端は、前記接地電位とスイッチング素子を介して接続され、
前記ヒューズ素子の前記プログラム領域が、切断および未切断状態のいずれかであるかの読み出しは、前記スイッチング素子がオフ状態で行われ、
前記第２端は、前記読み出しの期間に、電源電位に接続されることを特徴とする半導体装置。
【請求項２】
前記プログラム領域は、切断状態であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プログラム領域は、未切断状態であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２絶縁膜の上方に形成された第２導電性膜よりなる第２配線と、
前記第２配線上に形成された第３絶縁膜と、を有し、
前記第１開口部は、前記第２絶縁膜および前記第３絶縁膜の積層膜にも設けられ、
前記ヒューズ素子のプログラム領域は、前記積層膜に設けられた前記第１開口部から露出していることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第３絶縁膜は、前記第２配線のパッド領域を露出する第２開口部を有し、
前記パッド領域には、導電性部材が接続されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１開口部と前記第２開口部とは同時に形成されたものであることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第３絶縁膜および前記導電性部材の上部は、封止樹脂で覆われていることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記ヒューズ素子は、前記スイッチング素子がオフ状態で、切断されることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記半導体装置は、
前記ヒューズ素子の前記プログラム領域を切断するプログラム期間と、
前記ヒューズ素子の前記プログラム領域が、切断状態および未切断状態のいずれかであるかを判定する前記読み出しの期間と、を有し、
前記プログラム期間および前記読み出しの期間以外の期間に、前記スイッチング素子がオン状態の期間を有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記半導体装置は、その動作において、
初期設定期間と、前記初期設定期間後の動作期間とを有し、
前記読み出しの期間は、前記初期設定期間に含まれることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記ヒューズ素子であって、
前記プログラム領域が未切断状態の第１のヒューズ素子と、
前記プログラム領域が切断状態の第２のヒューズ素子と、を有し、
前記第１のヒューズ素子の前記プログラム領域の一端は、接地電位に接続され、
前記第１のヒューズ素子の前記プログラム領域の他端は、前記接地電位と第１スイッチング素子を介して接続され、
前記第２のヒューズ素子の前記プログラム領域の一端は、接地電位に接続され、
前記第２のヒューズ素子の前記プログラム領域の他端は、前記接地電位と第２スイッチング素子を介して接続され、
前記半導体装置の前記第１のヒューズ素子および前記第２のヒューズ素子のプログラム情報の前記読み出しの期間において、
前記第１スイッチング素子および第２スイッチング素子はオフ状態であることを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記ヒューズ素子は、電気溶断により切断されることを特徴とする請求項１記載の半導体装置。
【請求項１３】
前記ヒューズ素子は、レーザー照射により切断されることを特徴とする請求項１記載の半導体装置。
【請求項１４】
前記スイッチング素子は、ＭＩＳＦＥＴにより構成されることを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ヒューズが設けられた半導体装置に関する。
【背景技術】
【０００２】
半導体装置においては、トリミング技術が用いられる。このトリミングとは、ヒューズ（パターンの一部）を切断し、装置の特性の向上を図ることである。例えば、冗長回路を設け、冗長回路との接続が必要な場合には、ヒューズを切断し、不良箇所と置き換えを行なうためのプログラミングを行なう。また、ヒューズの切断の有無によるプログラミングにより、各種回路の接続関係を変更し、使用する周波数や対応電圧の変更などを行なうことができる。
【０００３】
例えば、下記特許文献１（特開２００７−３１７８８２号公報）には、ヒューズプログラム回路において、スキャンフリップフロップを用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に一本ずつヒューズを電気的に切断する技術が開示されている。これにより、低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行うことができるヒューズ素子を有するヒューズプログラム回路を実現している。
【０００４】
また、下記特許文献２（特開２０００−５７９３３号公報）には、銅からなるヒューズの両端間にかかる電圧差を０（ゼロ）とすることにより、ヒューズが溶断した後に、銅が再成長することを防止する技術が開示されている。
【０００５】
また、下記特許文献３（特開２００５−１１９３５号公報）には、ＡｌＣｕ合金膜の側面表面をＡｌ２Ｏ３被膜で覆うことによりＡｌの腐食を防止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３１７８８２号公報
【特許文献２】特開２０００−５７９３３号公報
【特許文献３】特開２００５−１１９３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のようなヒューズを有する半導体装置においては、ヒューズのブロー性（切断容易性）を向上させるため、ヒューズ上の絶縁膜を薄膜化することが好ましい。一方、ヒューズの信頼性を向上させるためには、ヒューズ上を絶縁膜で覆うことが好ましい。
【０００８】
しかしながら、ヒューズ上の絶縁膜の膜厚が厚すぎると、ヒューズの溶断に高エネルギーが必要となり、他の素子への影響が懸念される。また、ヒューズ上の絶縁膜を薄膜化するには、高度なエッチング制御が必要となる。特に、後述するように、パッド領域とヒューズ上の開口部を同時に形成する場合には、エッチング制御がさらに複雑化する。
【０００９】
また、次世代の製品においては、微細化に対応するため、配線層（ヒューズ）自身の薄膜化やその上の絶縁膜の薄膜化の要請も大きい。即ち、配線幅や配線ピッチの縮小化に伴い、配線層（ヒューズ）自身を薄膜化せざるを得ない。また、配線幅や配線ピッチの縮小化に伴い、コンタクト孔径も縮小化する。この場合、配線層（ヒューズ）上の絶縁膜の膜厚が大きいとコンタクト孔のアスペクト比が大きくなり、開孔不良が生じ得る。微細なコンタクト孔の加工精度を向上させるためには、配線層（ヒューズ）上の絶縁膜の薄膜化が必要となる。このように、配線層（ヒューズ）上の絶縁膜自身が薄膜化した場合には、ヒューズ上の絶縁膜を所定の膜厚の範囲内となるようエッチングにおいて調整することが益々困難となる。
【００１０】
そこで、本発明者は、ヒューズ自身を露出可能な半導体装置の構成について検討したところ、追って詳細に説明するように、特に、電源電位（ＶＤＤ）側で、配線（Ａｌ、Ｔｉ、ＴｉＮ）の変質が確認され、かかる変質による特性劣化を低減する技術について種々の検討を行った。
【００１１】
本発明の目的は、半導体装置の特性を向上させることができる半導体装置の構成を提供することにある。
【００１２】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、半導体基板の上方に形成された半導体素子と、前記半導体素子の上方に形成された第１絶縁膜と、前記第１絶縁膜上に形成されたアルミニウム（Ａｌ）を含有する第１導電性膜よりなるヒューズ素子と、を有する。さらに、前記第１絶縁膜上に形成され、前記第１導電性膜よりなる第１配線と、前記第１配線上に形成された第２絶縁膜と、を有し、前記ヒューズ素子のプログラム領域は、前記第２絶縁膜に設けられた第１開口部から露出している。
【００１５】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、アルミニウムを含有する導電性膜よりなるヒューズ素子を有する半導体装置において、前記ヒューズ素子のプログラム期間および前記ヒューズ素子にプログラムされたデータの読み出し期間以外の期間において、前記ヒューズ素子の両端を接地電位に維持する。例えば、前記ヒューズ素子の一端は、接地電位に接続され、他端は、スイッチング素子を介して前記接地電位に接続されている。
【発明の効果】
【００１６】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態１の半導体装置の構成を示す要部断面図である。
【図２】実施の形態１の半導体装置のヒューズ素子の構成を示す平面図である。
【図３】実施の形態１の半導体装置のヒューズ素子の構成を示す断面図である。
【図４】実施の形態１の半導体装置のヒューズ素子の構成を示す断面図である。
【図５】実施の形態１の半導体装置のヒューズ素子が接続される回路を示す回路図である。
【図６】実施の形態１の半導体装置の製造工程を示す要部断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図６に続く半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図７に続く半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】ダイシング後の半導体チップの一例を示す平面図である。
【図１５】図１４のトリミング領域の構成を示す平面図である。
【図１６】実施の形態１の半導体装置の製造工程（実装工程）を示す断面図である。
【図１７】初期設定期間と通常動作期間との関係を示す図である。
【図１８】判定回路の第１例を示す回路図である。
【図１９】判定回路の第２例を示す回路図である。
【図２０】図１８に示す判定回路のＲＩＮ信号の生成回路の一例を示す回路図である。
【図２１】図１８に示す判定回路の動作を説明するためのタイミングチャートである。
【図２２】実施の形態２の半導体装置の構成を示す断面図である。
【図２３】実施の形態２の半導体装置の製造工程を示す要部断面図である。
【図２４】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態２の半導体装置の製造工程を示す要部断面図であって、図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態３の半導体装置のヒューズ素子が接続される回路を示す回路図である。
【図２９】本発明者が検討した比較例のヒューズ素子の写真である。
【図３０】図２９の写真の一部を模写した図である。
【図３１】比較例の回路図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置の構成および製造方法について詳細に説明する。図１は、本実施の形態の半導体装置の構成を示す要部断面図である。図２〜図４は、本実施の形態の半導体装置のヒューズ素子の構成を示す平面図又は断面図である。図３は、例えば、図２のＢ−Ｂ断面に、図４は、例えば、図２のＣ−Ｃ断面に対応する。図５は、本実施の形態の半導体装置のヒューズ素子が接続される回路を示す回路図である。
【００２３】
[構造説明]
まず、図１〜図５を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【００２４】
図１に示すように、本実施の形態の半導体装置は、半導体基板（基板）１上に形成された半導体素子として、例えばｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥＴＱｎを有する。かかるＭＩＳＦＥＴの他、他の素子、例えば、抵抗素子やメモリセルなど、種々の素子を有していてもよい。
【００２５】
これらＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ）上には、層間絶縁膜ＴＨ１が形成されている。また、上記ＭＩＳＦＥＴのソース、ドレイン領域（３ｎ、３ｐ）上には、プラグＰ１を介して第１層配線Ｍ１が形成されている。さらに、第１層配線Ｍ１上には、複数の配線層（第２層配線Ｍ２〜第５層配線Ｍ５）が形成されている。各配線層間は、プラグＰ２〜プラグＰ５により電気的に接続され、それ以外の領域は層間絶縁膜ＴＨ２〜ＴＨ５により電気的に絶縁されている。また、第５層配線Ｍ５と同層には、ヒューズ素子（フューズ素子）Ｆが形成されている。最上層配線である第６層配線Ｍ６と第５層配線Ｍ５との間は、プラグＰ６により電気的に接続され、それ以外の領域は層間絶縁膜ＴＨ６により電気的に絶縁されている。
【００２６】
第１層配線Ｍ１〜第６層配線Ｍ６は、Ａｌ配線（アルミニウムを含有する導電性膜を有する配線）である。なお、アルミニウム（Ａｌ）膜の上層および下層にバリア膜を設け、Ａｌ膜および上下のバリア膜を含めてＡｌ配線としてもよい。
【００２７】
なお、第１層配線Ｍ１〜第４層配線Ｍ４を他の導電性膜（例えば、銅（Ｃｕ）など）を用いて構成してもよい。
【００２８】
この第６層配線Ｍ６上には第１保護膜（１２、１３）および第２保護膜（感光性ポリイミド膜１６）が形成され、これらの膜（１２、１３、１６）の開口部ＯＡ２から第６層配線（Ａｌ膜）Ｍ６が露出している。また、第１保護膜（１２、１３）、第２保護膜（感光性ポリイミド膜１６）および層間絶縁膜ＴＨ６の開口部ＯＡ１からヒューズ素子Ｆ（Ｆｐ）が露出している。このように、本実施の形態においては、ヒューズ素子Ｆを剥き出し構造としている。但し、ヒューズ素子Ｆ上は、後述する封止工程において封止樹脂で覆われることとなる。上記第６層配線Ｍ６の露出部がパッド領域Ｐｄとなる。このパッド領域Ｐｄ上のワイヤ（導電性部材）Ｗを介して半導体装置（半導体チップ）と外部端子との電気的接続を図ることができる。また、後述するように、ヒューズ素子Ｆの露出部の一部が、プログラム領域（切断可能領域）Ｆｐとなる。
【００２９】
次いで、ヒューズ素子Ｆの構成について詳細に説明する。図２に示すように、一のヒューズ素子Ｆは、ライン状に形成された導電性膜（配線）の一部である。複数のヒューズ素子Ｆ（ライン状の導電性膜）が、一定の間隔を置いて複数配置されている。
【００３０】
前述したように、ヒューズ素子Ｆは、配線（本実施の形態においては、第５層配線Ｍ５）の一部であり、プログラム領域（溶断可能領域）Ｆｐを含む一定の領域（長さ）を指すものとする。言い換えれば、上記領域以外の部分は、配線（ここでは、第５層配線Ｍ５である）。このプログラム領域（溶断可能領域）Ｆｐは、後述する溶断回路（９３）により過電流を流すなどして切断される領域をいう（図５参照）。
【００３１】
図２に示す５つのヒューズ素子Ｆのプログラム領域（Ｆｐ）において、未切断状態であるものをＦａと、切断状態であるものをＦｂと示す。図３は、切断状態であるヒューズ素子Ｆの断面図であり、プログラム領域（Ｆｐ）において、導電性膜が断線している。図４は、未切断状態であるヒューズ素子Ｆの断面図であり、プログラム領域（Ｆｐ）において、導電性膜が繋がったままの状態である。
【００３２】
ヒューズ素子Ｆに接続された溶断回路（９３）によりプログラム領域（溶断可能領域）Ｆｐを切断するか否かによって、ヒューズ素子Ｆに、異なる情報（データ）を記憶（プログラム）することができる（図５参照）。
【００３３】
また、ヒューズ素子Ｆに接続された判定回路(９５)によって、ヒューズ素子Ｆに記憶（プログラム）されたデータを読み出すことができる（図５参照）。例えば、“切断状態”を“１”データ、“未切断状態”を“０”データとする。図３に示すように、図中左から並ぶヒューズ素子Ｆが、Ｆｂ（切断）、Ｆａ（未切断）、Ｆａ（未切断）、Ｆｂ（切断）、Ｆａ（未切断）である場合には、判定回路によって、“０”、“１”、“１”、“０”、“１”のデータが出力されることとなる。
【００３４】
次いで、図５を参照しながら、ヒューズ素子Ｆおよびその周辺の回路（溶断回路９３、判定回路９５など）の構成について説明する。
【００３５】
図５に示すように、ヒューズ素子Ｆの一端（ノードｎ１）は、接地電位（ＧＮＤ、接地電位配線、接地電位端子）に接続され、ヒューズ素子Ｆの他端（ノードｎ２）は、トランジスタ９１を介して電源電位（ＶＤＤ、電源電位配線）に接続されている。また、ヒューズ素子の他端（ノードｎ２）には、判定回路（読み出し回路、テスト回路）９５が接続されている。また、上記トランジスタ９１のゲート電極は、溶断回路９３に接続されている。
【００３６】
ここで、本実施の形態のヒューズ素子Ｆの他端（ノードｎ２）は、トランジスタ（スイッチング素子）Ｔｓを介して（ＧＮＤ、接地電位配線、接地電位端子）に接続されている。
【００３７】
溶断回路９３により、所定のヒューズ素子Ｆの切断（溶断）を行う。かかる工程をプラグラム工程という。このプログラム工程においては、上記トランジスタ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態とし、トランジスタ（ＭＩＳＦＥＴ）９１をオン（ＯＮ）状態とし、過電流をヒューズ素子Ｆに流すなどして、ヒューズ素子Ｆの電気溶断を行う。
【００３８】
また、判定回路９５により、ヒューズ素子Ｆに記憶されたデータを読み出す。かかる工程を読み出し工程という。この読み出し工程においては、上記トランジスタ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態とする。
【００３９】
そして、例えば、当該ヒューズ素子Ｆが切断されている場合（Ｆｂ）には、ヒューズ素子Ｆの他端（ノードｎ２）がＨレベル（高電位レベル）となり、これに対応した信号を判定回路９５から出力し、切断を判定する。即ち、“切断状態”を“０”データとした場合、“０”データを認識する。一方、当該ヒューズ素子Ｆが未切断の場合（Ｆａ）には、ヒューズ素子Ｆの他端（ノードｎ２）がＬレベル（低電位レベル）となり、これに対応した信号を判定回路９５から出力し、未切断を判定する。即ち、“未切断状態”を“１”データとした場合、“１”データを認識する。
【００４０】
ここで、本実施の形態においては、上記プログラム工程（期間）および読み出し工程（期間）以外の工程（期間）においては、トランジスタ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とし、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ、接地電位配線、接地電位端子）に接続する。このように、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ、接地電位配線、接地電位端子）に接続することで、ヒューズ素子Ｆを保護膜（１２、１３、１６）および層間絶縁膜ＴＨ６から露出させていても、ヒューズ素子Ｆの変質を低減することができる。
【００４１】
よって、半導体装置の特性を向上させることができる。当該特性の向上に関する、具体的な内容は、追って詳細に説明する（後述の<1>〜<3>参照）。
【００４２】
[製造方法説明]
次いで、図１〜図１３を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図６〜図１３は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【００４３】
まず、図１に示すような半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）を形成し、その上方に複数の配線（Ｍ１〜Ｍ４）を形成する。
【００４４】
半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）および複数の配線（Ｍ１〜Ｍ４）の形成方法に制限はないが、例えば、以下に示す工程により、これらを形成することができる。
【００４５】
[Ｑｎ、Ｑｐ形成工程]
例えばｐ型の単結晶シリコンからなる半導体基板１をエッチングすることにより溝を形成し、溝の内部に絶縁膜として例えば酸化シリコン膜を埋め込むことにより素子分離領域２を形成する。この素子分離領域２により、ｎチャネル型ＭＩＳＦＥＴＱｎが形成される活性領域およびｐチャネル型ＭＩＳＦＥＴＱｐが形成される活性領域が区画される。
【００４６】
次いで、半導体基板１のｎチャネル型ＭＩＳＦＥＴＱｎが形成される活性領域にｐ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることにより、ｐ型ウエルを形成する。また、半導体基板１のｐチャネル型ＭＩＳＦＥＴＱｐが形成される活性領域にｎ型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることにより、ｎ型ウエルを形成する。次いで、例えば、半導体基板１（ｐ型ウエルおよびｎ型ウエル）の表面を熱酸化することにより、ゲート絶縁膜を形成する。
【００４７】
次いで、ゲート絶縁膜上に、例えば導電性膜として、不純物をドープした多結晶シリコン膜を堆積し、この多結晶シリコン膜をエッチングすることにより、ゲート電極Ｇを形成する。
【００４８】
次いで、ゲート電極Ｇの両側のｐ型ウエルにｎ型不純物をイオン打ち込みすることによってｎ−型半導体領域を形成し、ゲート電極Ｇの両側のｎ型ウエルにｐ型不純物をイオン打ち込みすることによってｐ−型半導体領域を形成する。
【００４９】
次いで、半導体基板１の全面上に絶縁膜として例えば窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサを形成する。
【００５０】
次いで、ゲート電極Ｇおよびサイドウォールスペーサをマスクにｐ型ウエルにｎ型不純物をイオン打ち込みすることによってｎ−型半導体領域よりも不純物濃度の高いｎ＋型半導体領域を形成し、ゲート電極Ｇおよびサイドウォールスペーサをマスクにｎ型ウエルにｐ型不純物をイオン打ち込みすることによってｐ−型半導体領域よりも不純物濃度の高いｐ＋型半導体領域を形成する。
【００５１】
以上の工程により、ｎ−型半導体領域およびｎ＋型半導体領域よりなるＬＤＤ（lightly Doped Drain）構造のソース、ドレイン領域３ｎを備えたｎチャネル型ＭＩＳＦＥＴＱｎ、およびｐ−型半導体領域およびｐ＋型半導体領域よりなるＬＤＤ構造のソース、ドレイン領域３ｐを備えたｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００５２】
次いで、半導体基板１の表面の清浄化を行った後、必要に応じて、ゲート電極Ｇおよびソース、ドレイン領域３ｎ、３ｐに、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層（例えば、コバルトシリサイド層、図示せず）を形成する。
【００５３】
[Ｍ１〜Ｍ４形成工程]
次いで、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上方に多層配線を形成する。以下、この多層配線のうち、第１層配線Ｍ１〜第４層配線Ｍ４の形成工程について説明する。
【００５４】
まず、前述の図１に示すようにｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ（Chemical Vapor deposition）法で堆積する。その後、必要に応じて、酸化シリコン膜の表面を化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨ１を形成する。
【００５５】
次いで、層間絶縁膜ＴＨ１をエッチングすることにより、ソース、ドレイン領域３ｎ、３ｐ上に、それぞれコンタクトホール（接続孔）を形成する。次いで、コンタクトホール内を含む層間絶縁膜ＴＨ１上に、導電性膜として例えば、タングステン（Ｗ）膜をＣＶＤ法で堆積し、このＷ膜を層間絶縁膜ＴＨ１が露出するまでＣＭＰ法により研磨することによって、コンタクトホール内に導電性膜を埋め込む。この工程により、プラグ（コンタクトプラグ）Ｐ１が形成される。なお、Ｗ膜の下層に、例えば窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜等の単層膜又はこれらの積層膜からなるバリア膜を設けてもよい。
【００５６】
次いで、層間絶縁膜ＴＨ１およびプラグＰ１上に、バリア膜（図示せず）として、例えば、チタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜の積層膜（以下、「ＴｉＮ／Ｔｉ膜」と示す場合がある。）を形成する。まず、層間絶縁膜ＴＨ１およびプラグＰ１上に、Ｔｉ膜をスパッタリング法などで成膜し、その上部にＴｉＮ膜をスパッタリング法などで成膜する。
【００５７】
次いで、バリア膜上に、アルミニウム（Ａｌ）膜をスパッタリング法により形成する。次いで、Ａｌ膜上に、バリア膜として例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などにより形成する。
【００５８】
次いで、バリア膜上に、反射防止膜として、酸窒化シリコン膜（ＳｉＯＮ膜、図１においては図示せず）をＣＶＤ法などにより成膜する。
【００５９】
上記工程により、ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉが下側から順に積層された積層導電性膜およびその上部の反射防止膜が形成される。
【００６０】
なお、バリア膜を、Ｔｉ膜またはＴｉＮ膜の単層膜としてもよい。また、ＴｉＮ膜を反射防止膜として使用し、ＳｉＯＮ膜を省略してもよい。また、ここで言うＡｌ膜は、主成分としてＡｌを５０重量％以上含有していればよく、他の金属を含有していてもよい。例えば、Ｃｕ（銅）を数％程度含有する合金であってもよい。
【００６１】
次いで、上記積層導電性膜および反射防止膜の上部に図示しないフォトレジスト膜を塗布し、露光・現像（フォトリソグラフィ）することにより第１層配線Ｍ１の形成領域にフォトレジスト膜を残存させる。このように、反射防止膜を用いることにより、パターン精度の向上を図ることができる。即ち、フォトレジスト膜内において、露光時に照射光がＡｌ膜から反射し、照射光と反射光とが干渉することによる解像不良を防止することができる。
【００６２】
次いで、このフォトレジスト膜をマスクに上記積層膜および反射防止膜をエッチング（パターニング）することにより、第１層配線（Ａｌ配線）Ｍ１を形成する。
【００６３】
次いで、第１層配線Ｍ１上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ法で堆積する。その後、必要に応じて、酸化シリコン膜の表面をＣＭＰ法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨ２を形成する。
【００６４】
次いで、層間絶縁膜ＴＨ２をエッチングすることにより、第１層配線Ｍ１上に、コンタクトホール（接続孔）を形成する。次いで、コンタクトホール内を含む層間絶縁膜ＴＨ２上に、バリア膜（図示せず）として、例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などを用いて形成した後、Ｗ膜をＣＶＤ法で堆積する。次いで、Ｗ膜等を層間絶縁膜ＴＨ２が露出するまでＣＭＰ法により研磨することによって、コンタクトホール内に導電性膜を埋め込みプラグＰ２を形成する。
【００６５】
なお、コンタクトホール内を含む層間絶縁膜ＴＨ２上に、ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉが下側から順に積層された積層導電性膜および反射防止膜を形成した後、上記フォトレジスト膜をマスクに上記積層導電性膜および反射防止膜をエッチング（パターニング）することにより、プラグＰ２および第２層配線（Ａｌ配線）Ｍ２を同時に形成してもよい。
【００６６】
次いで、第２層配線Ｍ２上に、層間絶縁膜ＴＨ３を層間絶縁膜ＴＨ２と同様に形成し、この層間絶縁膜ＴＨ３中にプラグＰ３をプラグＰ２と同様に形成する。さらに、層間絶縁膜ＴＨ３およびプラグＰ３上に、第３層配線（Ａｌ配線）Ｍ３を第２層配線（Ａｌ配線）Ｍ２と同様に形成する。
【００６７】
次いで、第３層配線Ｍ３上に、層間絶縁膜ＴＨ４を層間絶縁膜ＴＨ２と同様に形成し、この層間絶縁膜ＴＨ４中にプラグＰ４をプラグＰ２と同様に形成する。さらに、層間絶縁膜ＴＨ４およびプラグＰ４上に、第４層配線（Ａｌ配線）Ｍ４を第２層配線（Ａｌ配線）Ｍ２と同様に形成する。
【００６８】
なお、プラグＰ２および第２層配線（Ａｌ配線）Ｍ２と同様に、プラグＰ３および第３層配線（Ａｌ配線）Ｍ３を同時に形成してもよいし、プラグＰ４および第４層配線（Ａｌ配線）Ｍ４を同時に形成してもよい。
【００６９】
[Ｍ５、Ｆ、Ｍ６、Ｐｄ形成工程]
次いで、第５層配線Ｍ５およびヒューズ素子Ｆを形成した後、層間絶縁膜ＴＨ６を介して最上層配線となる第６層配線（Ａｌ配線）Ｍ６を形成し、その上部を保護膜（１２、１３、１６）で覆った後、その一部を露出させ、パッド領域（Ａｌパッド、パッド、ボンディングパッド、開口部）Ｐｄを形成する。その工程を図６〜図１１を参照しながら詳細に説明する。なお、図６〜図１１は、図１のヒューズ素子およびパッド領域近傍の部分拡大部に対応する。
【００７０】
まず、図１および図６に示すように、第４層配線Ｍ４上に、層間絶縁膜ＴＨ５を層間絶縁膜ＴＨ２と同様に形成し、この層間絶縁膜ＴＨ５中にプラグＰ５をプラグＰ２と同様に形成する。さらに、層間絶縁膜ＴＨ５およびプラグＰ５上に、第５層配線（Ａｌ配線）Ｍ５を第２層配線（Ａｌ配線）Ｍ２と同様に形成するのであるが、この際、ヒューズ素子Ｆも同時に形成する。
【００７１】
即ち、層間絶縁膜ＴＨ５およびプラグＰ５上に、バリア膜５ａとして、例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などで成膜する。次いで、バリア膜５ａ上に、Ａｌ膜５ｂをスパッタリング法により成膜し、その上部に、バリア膜５ｃとして例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などにより形成する。次いで、バリア膜５ｃ上に、反射防止膜ＡＲとして、酸窒化シリコン膜（ＳｉＯＮ膜）をＣＶＤ法などにより成膜する。上記工程により、ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉが下側から順に積層された積層導電性膜（５ａ、５ｂ、５ｃ）およびその上部の反射防止膜ＡＲが形成される。
【００７２】
次いで、上記積層導電性膜（５ａ、５ｂ、５ｃ）および反射防止膜ＡＲの上部に図示しないフォトレジスト膜を塗布し、露光・現像（フォトリソグラフィ）することにより第５層配線Ｍ５の形成領域およびヒューズ素子Ｆの形成領域にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクに上記積層導電性膜（５ａ、５ｂ、５ｃ）および反射防止膜ＡＲをエッチング（パターニング）することにより、第５層配線（Ａｌ配線）Ｍ５およびヒューズ素子Ｆを形成する。
【００７３】
このヒューズ素子Ｆは、前述したようにライン状に形成され（図２参照）、その両端は種々の端子や回路と接続されている(図５参照)。この端子は、配線（Ｍ１〜Ｍ６）または配線の一部であり、また、回路は、配線および複数の素子（例えば、Ｑｎ、Ｑｐなど）により構成される。
【００７４】
前述したとおり、ヒューズ素子Ｆは、配線（第５層配線Ｍ５）の一部である。即ち、図２に示す、複数のヒューズ素子Ｆの上部および下部（上記一定の領域以外の部分）は、第５層配線Ｍ５である。なお、第５層配線Ｍ５については、上記ヒューズ素子Ｆと接続されるものの他、他の配線、素子や、パッド領域(Ｐｄ)に接続されるものがあることは言うまでもない（図１参照）。
【００７５】
次いで、第５層配線Ｍ５およびヒューズ素子Ｆ上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ法で堆積する。その後、必要に応じて、酸化シリコン膜の表面をＣＭＰ法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨ６を形成する。
【００７６】
次いで、層間絶縁膜ＴＨ６をエッチングすることにより、第５層配線Ｍ５上に、コンタクトホール（接続孔）を形成する。次いで、コンタクトホール内を含む層間絶縁膜ＴＨ６上に、バリア膜（図示せず）として、例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などを用いて形成した後、Ｗ膜をＣＶＤ法で堆積する。次いで、Ｗ膜等を層間絶縁膜ＴＨ６が露出するまでＣＭＰ法により研磨することによって、コンタクトホール内に導電性膜を埋め込むことにより、プラグＰ６を形成する。
【００７７】
次いで、図７に示すように、層間絶縁膜ＴＨ６およびプラグＰ６上に、バリア膜６ａとして、例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などで形成する。
【００７８】
次いで、バリア膜６ａ上に、Ａｌ膜６ｂをスパッタリング法により形成する。次いで、Ａｌ膜６ｂ上に、バリア膜６ｃとして例えば、ＴｉＮ膜（単層膜）をスパッタリング法などにより形成する。
【００７９】
次いで、バリア膜６ｃ上に、反射防止膜ＡＲとして、酸窒化シリコン膜（ＳｉＯＮ膜）をＣＶＤ法などにより成膜する。
【００８０】
上記工程により、ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮが下側から順に積層された積層導電性膜およびその上部の反射防止膜ＡＲが形成される。
【００８１】
次いで、上記積層導電性膜（６ａ、６ｂ、６ｃ）および反射防止膜ＡＲの上部に図示しないフォトレジスト膜を塗布し、露光・現像（フォトリソグラフィ）することにより第６層配線Ｍ６の形成領域にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクに上記積層導電性膜（６ａ、６ｂ、６ｃ）および反射防止膜ＡＲをエッチング（パターニング）することにより、第６層配線（Ａｌ配線）Ｍ６を形成する。
【００８２】
この第６層配線（Ａｌ配線）Ｍ６は、最上層配線であり、その膜厚（ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮよりなる積層導電性膜のトータル膜厚）は、それより下層の配線（Ｍ１〜Ｍ５のＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉよりなる積層導電性膜のトータル膜厚）より大きい。特に、第６層配線（Ａｌ配線）Ｍ６を構成するＡｌ膜６ｂの膜厚は、それより下層の配線を構成するＡｌの膜厚より大きい。また、第６層配線（Ａｌ配線）Ｍ６の配線幅は、それより下層の配線（Ｍ１〜Ｍ５）の配線幅より大きい。
【００８３】
次いで、図８に示すように、第６層配線Ｍ６上に第１保護膜（第１絶縁膜）として、例えば、酸化シリコン膜１２および窒化シリコン膜１３の積層膜を形成する。これらの膜は、それぞれプラズマＣＶＤ法により形成することができる。
【００８４】
次いで、図９に示すように、窒化シリコン膜１３上にフォトレジスト膜Ｒを塗布する。次いで、図６に示すように、フォトレジスト膜Ｒを、露光・現像することにより開口部ＯＡ1およびＯＡ２のフォトレジスト膜Ｒを除去する。この開口部ＯＡ１は、例えば、上記プログラム領域（切断可能領域）Ｆｐを含む一定の領域である。また、開口部ＯＡ２は、後述のパッド領域Ｐｄと対応する。
【００８５】
次いで、図１０に示すように、フォトレジスト膜Ｒをマスクに第１保護膜（１２、１３）のうち、窒化シリコン膜１３をエッチングする。次いで、その下層の酸化シリコン膜１２をエッチングする。次いで、図１１に示すように、第６層配線Ｍ６上の反射防止膜ＡＲをエッチングし、第６層配線Ｍ６の表面、即ち、バリア膜（ＴｉＮ膜）６ｃの表面を露出させる。この際、ヒューズ素子Ｆの上方の酸化シリコン膜１２および層間絶縁膜（酸化シリコン膜）ＴＨ６がエッチングされ、さらに、ヒューズ素子Ｆ上の反射防止膜ＡＲもエッチングされる。よって、ヒューズ素子Ｆの表面、即ち、バリア膜（ＴｉＮ膜）５ｃの表面が露出する。
【００８６】
次いで、図１２に示すように、第６層配線（Ａｌ配線）Ｍ６中のバリア膜６ｃをエッチングすることによりＡｌ膜６ｂを露出させる。このＡｌ膜６ｂの露出領域がパッド領域Ｐｄとなる。この際、開口部ＯＡ１部においては、ヒューズ素子Ｆ中のバリア膜５ｃがエッチングされ、Ａｌ膜５ｂが露出する。なお、バリア膜５ｃの一部（例えば、下層のＴｉ膜）が、ヒューズ素子Ｆの最上層に残存してもよい。
【００８７】
ここで、図１２等においては、１つのパッド領域Ｐｄしか示していないが、半導体装置（半導体チップ）の内部には、複数のパッド領域Ｐｄが形成される（図１４参照）。よって、パッド領域Ｐｄの非開口を防止するため、オーバーエッチングを行ってもよい。即ち、バリア膜６ｃがエッチングされ、Ａｌ膜６ｂの表面が露出した後も、エッチングを続け、パッド領域ＰｄのＡｌ膜６ｂの表面を後退させてもよい。次いで、フォトレジスト膜Ｒをアッシング処理などにより除去する。なお、窒化シリコン膜１３のエッチングの後、フォトレジスト膜Ｒを除去し、窒化シリコン膜１３をマスクとして下層の層をエッチングしてもよい。
【００８８】
次いで、図１３に示すように、パッド領域Ｐｄを含む第１保護膜上（窒化シリコン膜１３上）に、第２保護膜として、例えば、感光性ポリイミド膜（ＰＩＱ膜：Polyimide- isoindoloquinazolinedion膜）１６を塗布する。次いで、感光性ポリイミド膜１６を、露光・現像することにより開口部ＯＡ１およびＯＡ２の感光性ポリイミド膜１６を除去する。この工程により、開口部ＯＡ２からＡｌ膜６ｂ（パッド領域Ｐｄ）およびヒューズ素子Ｆの表面が再び露出する。
【００８９】
なお、図１３においては、第１保護膜（酸化シリコン膜１２、窒化シリコン膜１３）の開口部ＯＡ２と第２保護膜（感光性ポリイミド膜１６）の開口部ＯＡ２とを同じ大きさとしたが、第２保護膜の開口部を第１保護膜の開口部ＯＡ１より大きくしてもよい。同様に、第１保護膜（１２、膜１３）および層間絶縁膜の開口部ＯＡ１と第２保護膜（感光性ポリイミド膜１６）の開口部ＯＡ１とを同じ大きさとしたが、第２保護膜の開口部を第１保護膜の開口部ＯＡ１より大きくしてもよい。次いで、熱処理（キュア処理）を施すことにより、感光性ポリイミド膜（第２保護膜）１６を硬化させる。
【００９０】
上記工程により、半導体素子（Ｑｎ、Ｑｐ）、その上部の多層配線（Ｍ１〜Ｍ６）およびヒューズ素子Ｆが略完成する。
【００９１】
次いで、パッド領域Ｐｄを利用して、半導体装置の動作テストを行う。このように、半導体装置の製造工程の前工程（ダイシング前、ウエハ状態）において、半導体装置（集積回路）などの良否を判定することを「ウエハテスト」と言う。
【００９２】
このウエハテストとして、例えば、プローブ針を介してパッド領域Ｐｄに電気的信号を印加し、また、パッド領域Ｐｄから得られる信号を検知することにより、半導体装置の電気的特性をテストすることができる（プローブテスト）。このテスト結果により、半導体装置（集積回路）の良否を判断することができる。
【００９３】
テスト内容に制限はないが、例えば、メモリセルに対するデータ書込みの可否やデータ保持時間の確認などを行うことができる。これにより、メモリセルに不良が確認された場合は、いわゆる冗長救済を行う。
【００９４】
例えば、あらかじめ冗長回路を形成しておき、冗長回路との接続が必要な場合には、ヒューズを切断し、不良箇所と置き換えを行なうためのプログラミングを行なう。このプログラミングを、ヒューズの切断の有無により行う。即ち、ヒューズ素子（ヒューズＲＯＭ；Read Only Memory）Ｆの切断の有無によりデータを記憶しておき、半導体素子の駆動の際、ヒューズ素子Ｆの導通／非導通を判定する。これにより、ヒューズ素子Ｆに記録された情報（トリミング情報）を読み出し、この読み出しデータに基き半導体装置（例えば、メモリ）を駆動することにより、正常な冗長回路を動作させることができる。
【００９５】
なお、ここでは、上記冗長救済を例にヒューズ素子Ｆに対するプログラミングを説明したが、この他、上記トリミング情報に基づき、使用する周波数や対応電圧の変更を行うなど、上記トリミング情報は、冗長救済以外にも用いることができる。
【００９６】
[プログラミング工程]
次いで、ヒューズ素子Ｆにプログラミングを行う。即ち、例えば、プローブテストの結果や、半導体装置の仕様（周波数や対応電圧）に対応して、どのヒューズ素子Ｆを切断するかを決定し、該当のヒューズ素子Ｆを切断する。どのヒューズ素子Ｆを切断するかの情報を、テスト情報という。このテスト情報に基づき、前述の溶断回路（９３、図５）から切断すべきヒューズに過電流を流し、ヒューズ素子Ｆのプログラム領域（切断可能領域）Ｆｐを切断（非導通状態）とする。前述したように、このプログラム工程においては、上記トランジスタ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態とする。
【００９７】
[実装工程]
上記プローブテスト工程後においては、半導体基板（ウエハ）１を切断（ダイシング）して複数の半導体チップＣＨＰに分離（個片化）する。なお、ダイシングの前に、半導体基板（ウエハ）１の裏面研削を行い、半導体基板１を薄膜化してもよい。図１４に、ダイシング後の半導体チップの一例を示す。図示するように、略矩形の形状に切断された半導体チップＣＨＰは、例えば、ＣＰＵ(Central Processing Unit；中央演算処理装置)領域５０、メモリ領域６０、アナログ回路領域７０やトリミング領域８０などを有する。図１５は、図１４のトリミング領域の構成を示す平面図である。図１５に示すように、トリミング領域８０は、テスト情報回路ＴＣや複数のヒューズ素子（ヒューズ回路）Ｆを有する。
【００９８】
図１６は、本実施の形態の半導体装置の実装工程を示す断面図である。次いで、図１６に示すように、配線基板ＷＢ上に半導体チップＣＨＰを搭載（接着）する（ダイボンディング）。この配線基板ＷＢのチップ搭載面側には端子(外部端子)ＴＥが形成されている。次いで、半導体チップＣＨＰに形成されているパッド領域Ｐｄと、配線基板ＷＢに形成されている端子ＴＥとを、金線などからなるワイヤ（導電性部材）Ｗで接続する（ワイヤボンディング）。
【００９９】
その後、半導体チップＣＨＰおよびワイヤＷを覆うように封止樹脂（モールド樹脂）ＭＲで封止する。この封止樹脂ＭＲは、外部からの衝撃や不純物の浸入から半導体チップＣＨＰを保護するために設けられるものである。続いて、配線基板ＷＢの裏面（チップ搭載面とは反対側の面）に外部接続端子となる半田ボールＳＢを形成する。
【０１００】
[半導体装置の回路動作説明]
次いで、上記半導体装置の回路動作について説明する。上記半導体装置は、例えば、ＰＣ（Personal computer）や携帯電話などの各種電子機器に組み込まれる。
【０１０１】
例えば、これらの電子機器に電源が投入された際、初期設定期間に、トリミング情報（各種設定情報）を読み出し、当該情報を、半導体装置内部の所定の領域（例えば、図１４に示す、メモリ領域やアナログ回路領域など）に書き込む（格納する）。その後、所望の動作（通常動作、典型的には画像処理、半導体装置が組み込まれた各種電子機器の制御処理、アナログデジタル変換処理やセンサー出力処理、等）を行う。
【０１０２】
即ち、初期設定期間に、前述の判定回路９５により、ヒューズ素子Ｆに記憶されたデータを読み出す(図５参照)。以下、読み出し工程における半導体装置の回路動作について図１７〜図２１を参照しながら説明する。前述したとおり、この読み出し工程においては、上記トランジスタ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態である。
【０１０３】
図１７は、初期設定期間と通常動作期間との関係を示す図である。図１８は、判定回路の第１例を示す回路図である。図１９は、判定回路の第２例を示す回路図である。図２０は、図１９に示す判定回路のＲＩＮ信号の生成回路の一例を示す回路図である。図２１は、図１９に示す判定回路の動作を説明するためのタイミングチャートである。
【０１０４】
図１７に示すように、半導体装置の動作においては、初期設定期間Ｔ１と、その後の通常動作期間Ｔ２とを有する。この初期設定期間Ｔ１に、上記読み出し動作が行われる。即ち、読み出し期間Ｔｒは、初期設定期間Ｔ１に含まれる。
【０１０５】
<第１例>
図１８に示す判定回路において、ヒューズ素子Ｆの一端（ノードｎ１）は、接地電位（ＧＮＤ）に接続される。また、ヒューズ素子Ｆの他端（ノードｎ２）は、抵抗素子Ｒｅおよびｎチャネル型ＭＩＳＦＥＴＴｎを介して電源電位（ＶＤＤ）に接続される。ヒューズ素子Ｆと抵抗素子Ｒｅとの接続ノードが出力部ＯＵＴとなる。
【０１０６】
例えば、上記図１８に示す判定回路において、ｎチャネル型ＭＩＳＦＥＴＴｎのゲート電極に印加される信号Ｓが立ち上がる、即ち、ＬレベルからＨレベルに変化することにより、読み出し期間が開始する。
【０１０７】
この信号Ｓの立ち上がりにより、ｎチャネル型ＭＩＳＦＥＴＴｎがオン（ＯＮ）状態となる。この際、ヒューズ素子Ｆが、切断状態である場合には、出力部ＯＵＴからはＨレベルの信号が出力される。また、ヒューズ素子Ｆが未切断状態である場合には、出力部ＯＵＴからはＬレベルの信号が出力される。この読み出しデータを、所定の領域（例えば、図１４に示す、メモリ領域やアナログ回路領域など）に書き込んだ（格納した）後、信号Ｓを立ち下げ（Ｈレベル→Ｌレベル）、読み出し期間Ｔｒを終了する。このヒューズ素子Ｆに記録されたデータの読み出しのような初期設定が終了した後、上記通常動作を行う。
【０１０８】
上記読み出し期間（信号Ｓの立ち上がりから立つ下がりの間；Ｔｒ）において、ｎチャネル型ＭＩＳＦＥＴ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態とし、読み出し期間終了後においては、ｎチャネル型ＭＩＳＦＥＴ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とする。
【０１０９】
<第２例>
図１９に示す判定回路において、ヒューズ素子Ｆの一端（ノードｎ１）は、接地電位（ＧＮＤ）に接続される。また、ヒューズ素子Ｆの他端（ノードｎ２）は、ｐチャネル型ＭＩＳＦＥＴＴｐ１、Ｔｐ２およびｎチャネル型ＭＩＳＦＥＴＴｎ３、Ｔｎ４を介して電源電位（ＶＤＤ）と接続される。ｐチャネル型ＭＩＳＦＥＴＴｐ２とｎチャネル型ＭＩＳＦＥＴＴｎ３の接続ノードを出力ノードＮｏｕｔとする。
【０１１０】
ヒューズ素子Ｆの他端（ノードｎ２）は、ｎチャネル型ＭＩＳＦＥＴＴｓを介して接地電位（ＧＮＤ）に接続されている。
【０１１１】
ＴＳＦＩＮ部には、ＴＳＦＩＮ信号が入力される。このＴＳＦＩＮ部は、バッファ（バッファ回路）ＢＵ１、インバータ（インバータ回路）ＩＮＶ１およびインバータＩＮＶ２を介してｐチャネル型ＭＩＳＦＥＴＴｐ２のゲート電極と接続されている。また、インバータＩＮＶ１の出力部は、ｎチャネル型ＭＩＳＦＥＴＴｎ３のゲート電極に接続されている。
【０１１２】
ＲＩＮ部には、ＲＩＮ信号が入力される。このＲＩＮ部は、バッファＢＵ２およびインバータＩＮＶ３を介してｎチャネル型ＭＩＳＦＥＴＴｎ４のゲート電極と接続されている。また、インバータＩＮＶ３の入力部は、ｎチャネル型ＭＩＳＦＥＴＴｓのゲート電極に接続され、インバータＩＮＶ３の出力部は、ｐチャネル型ＭＩＳＦＥＴＴｐ１のゲート電極に接続されている。
【０１１３】
出力ノード（第１出力ノード）Ｎｏｕｔと当該判定回路の出力部（第２出力ノード）であるＦＯＵＴ部との間には、ラッチ回路が接続されている。
【０１１４】
即ち、出力ノード（第１出力ノード）Ｎｏｕｔと当該判定回路の出力部（第２出力ノード）であるＦＯＵＴ部とは、インバータＩＮＶ４およびＩＮＶ５を介して接続されている。また、ノードｎ３（出力ノードＮｏｕｔ）と電源電位ＶＤＤとの間には、ｐチャネル型ＭＩＳＦＥＴＴｐ５およびＴｐ６が接続されている。ノードｎ３（出力ノードＮｏｕｔ）と接地電位ＧＮＤとの間には、ｎチャネル型ＭＩＳＦＥＴＴｎ７、Ｔｎ８およびＴｎ９が接続されている。
【０１１５】
ｐチャネル型ＭＩＳＦＥＴＴｐ５、Ｔｐ６、ｎチャネル型ＭＩＳＦＥＴＴｎ７およびＴｎ８のゲート電極は、インバータＩＮＶ４の出力部に接続されている。また、ｎチャネル型ＭＩＳＦＥＴＴｎ９のゲート電極は、インバータＩＮＶ２の出力部に接続されている。
【０１１６】
上記ＲＩＮ信号およびＴＳＦＩＮ信号は、図２０に示す回路により生成される。図２０に示すように、ＳＦＣ信号が入力されるＳＦＣ部には、バッファＢＵ３が接続され、このバッファＢＵ３の出力部は、ＮＡＮＤ回路の第２入力端子に接続される。このＮＡＮＤ回路の出力部がＲＩＮ部に接続される。一方、ＳＦＣ部とＮＡＮＤ回路の第１入力端子との間には、第１遅延回路Ｄ１、第２遅延回路Ｄ２およびインバータＩＮＶ６が接続される。第１遅延回路Ｄ１と第２遅延回路Ｄ２との接続ノードがバッファＢＵ４を介してＴＳＦＩＮ部に接続される。なお、第１遅延回路Ｄ１により規定される遅延時間が後述のｔ１に対応し、第２遅延回路Ｄ２により規定される遅延時間が後述のｔ２に対応する。
【０１１７】
図２１に示すように、読み出し期間前の読み出しスタンバイ状態においては、ＳＦＣ信号がＬレベルであり、このＳＦＣ信号がＬレベルからＨレベルとなる（時刻ｔ０、（ａ））。このＳＦＣ信号がＨレベルとなってからｔ１期間後に、ＴＳＦＩＮ信号がＨレベルとなる（ｂ）。このＳＦＣ信号の立ち上がりの後、ｔ２期間後にＲＩＮ信号がＨレベルとなる（ｃ）。即ち、ｔ１+ｔ２期間（読み出し期間Ｔｒ）の間ＲＩＮ信号がＬレベルとなる（ｃ）。
【０１１８】
ＲＩＮ信号の立ち下がり（Ｈレベル→Ｌレベル）に伴って、ｎチャネル型ＭＩＳＦＥＴ（スイッチング素子）Ｔｓが、オフ（ＯＦＦ）状態となる。また、ＲＩＮ信号の立ち下がり（Ｈレベル→Ｌレベル）に伴って、ヒューズ素子Ｆが、切断状態の場合には、ノードｎ２の電位はＨレベルとなり、出力ノードＮｏｕｔの電位はＨレベルとなる。この際、出力部ＦＯＵＴからＨレベルの信号が出力される（ｅ）。一方、ヒューズ素子Ｆが、未切断状態の場合には、ノードｎ２の電位はＬレベルとなり、出力ノードＮｏｕｔの電位はＬレベルとなる。この際、出力部ＦＯＵＴからＬレベルの信号が出力される（ｅ）。
【０１１９】
なお、時刻ｔ１において、ＴＳＦＩＮ信号が立ち上がる（Ｌレベル→Ｈレベル）。これに応答して、Ｔｐ２およびＴｎ３がオフ（ＯＦＦ）状態となるが、出力ノードＮｏｕｔの電位は、その後段のラッチ回路により保存されているため変化しない。また、出力部（ＦＯＵＴ）の電位も変化しない。
【０１２０】
この後（時刻ｔ１+ｔ２後）、ＲＩＮ信号が立ち上がる（Ｌレベル→Ｈレベル）。これにより、ノードｎ２は、ヒューズ素子の状態（切断状態が未切断状態か）に関わらず接地電位に接続されるため、その電位がＬレベルとなる（ｄ）。但し、前述したとおり、出力ノードＮｏｕｔおよび出力部（ＦＯＵＴ）の電位は、前述のラッチ回路により維持されている。
【０１２１】
上記動作においては、第１読み出し期間（ｔ１）の間にヒューズ素子Ｆのデータがラッチされ、その後の読み出しマージン期間（ｔ２）を置いて、ノードｎ２が、ヒューズ素子の状態（切断状態が未切断状態か）に関わらず接地電位に固定される。ここでは、第１読み出し期間（ｔ１）と読み出しマージン期間（ｔ２）との和（ｔ１+ｔ２＝Ｔｒ）を読み出し期間とする。ｔ１+ｔ２後にはラッチされたデータが出力されている。なお、第１例及び第２例で説明した読み出し期間とは、ヒューズ情報を判定してからラッチ等にデータを格納する期間（判定格納時間）である。
【０１２２】
このように、この第２例においても、読み出し期間において、ｎチャネル型ＭＩＳＦＥＴ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態とし、読み出し期間終了後においては、ｎチャネル型ＭＩＳＦＥＴ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とする。
【０１２３】
以上詳細に説明した本実施の形態における効果を以下の<1>〜<3>に示す。
【０１２４】
<1>図２９は、本発明者が検討した比較例のヒューズ素子の写真である。図３０は、図２９の写真の一部を模写した図である。図３１は、比較例の回路図である。
【０１２５】
本実施の形態のようにヒューズ素子Ｆの他端（ノードｎ２）と接地電位（ＧＮＤ、接地電位配線）との間にトランジスタ（スイッチング素子）Ｔｓを設けていない比較例(図３１参照)について、本発明者が検討した。この場合、図２９および図３０に示すように、ヒューズ素子Ｆの端部において、導電性膜の変質が確認された。図３０において、変質領域をｚで示す。この変質領域ｚは、図２９および図３０に示すように、電源電位（ＶＤＤ、Ｖｃｃ）が印加されている側で確認された。
【０１２６】
上記変質は、具体的には、残存するバリア膜と半導体装置中の水分との反応による酸化が原因である。Ｔｉ膜やＴｉＮ膜中のＴｉの酸化反応により、ＴｉＯｘが生じ、体積膨張が起こる。このため、Ｔｉ膜やＴｉＮ膜自体や周辺の膜に対する応力が生じ、クラックが生じる。このクラックにより、膜の剥離が生じる。さらに、クラックが生じると、クラックを介して水分や不純物質が供給され、更なる、変質が生じ、半導体装置（半導体チップ）に欠陥が生じ得ると考えられる。前述したように、この変質は、特に、電源電位（ＶＤＤ）側で生じている。これは、図３１に示すように、比較例の回路では、ヒューズ素子Ｆの両端（ノードｎ１とノードｎ２との間）に電位差(バイアス)が生じ、高電位側（ＶＤＤ側）において、電荷が継続して供給されるので、上記酸化反応が行なわれると考察される。なお、比較例においては、ヒューズ素子Ｆ上に絶縁膜やバリア膜を残存させているため、上記のようにバリア膜の変質にとどまるが、Ａｌ膜が露出している場合には、Ａｌの酸化などの変質も生じ得る。
【０１２７】
さらに、ヒューズ素子Ｆの形成（Ａｌ膜のエッチング）の際には、塩素（Ｃｌ）系のエッチヤント（エッチングガスまたはエッチング液）が用いられることが多い。このため、ヒューズ素子Ｆの周囲には、種々の洗浄工程を経てもＣｌが残存し得る。また、塩素（Ｃｌ）系物質は種々の工程で使用されることもあり、Ａｌ膜のエッチングに上記Ｃｌ系のエッチャントを使用しない場合においても、ヒューズ素子Ｆの周囲には、Ｃｌが存在し得る。
【０１２８】
この場合、Ａｌ膜に電位差が生じていると、陽極側では、Ａｌ膜近傍の水分（水酸化物）がＣｌレベル-イオンと反応して、可溶性の塩を生成してしまう。このときの反応は、Ａｌ(ＯＨ)3＋Ｃｌ-→Ａｌ(ＯＨ)2Ｃｌ＋ＯＨ-となる。さらに、Ａｌ膜はＣｌ-イオンと反応して、Ａｌ＋４Ｃｌ-→ＡｌＣｌ4-＋３ｅ-となる。このＡｌＣｌ4-は、さらなる水分と反応により、ＡｌＣｌ4-＋３Ｈ2Ｏ→Ａｌ(ＯＨ)3＋３Ｈ+＋４Ｃｌ-となる。このＡｌ(ＯＨ)3の生成によりＡｌ膜の体積が膨張し、クッラク等の要因となる。また、再び生じたＣｌ-イオンが再度反応を繰り返すので少量のＣｌ-イオンでも大量の変質が発生し得る。
【０１２９】
これに対し、本実施の形態においては、上記プログラム工程および読み出し工程以外の工程においては、トランジスタ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とし、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ）に接続する。このように、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ）に接続することで、ヒューズ素子Ｆを保護膜（１２、１３、１６）から露出させていても、ヒューズ素子Ｆを構成する各種膜（Ａｌ、Ｔｉ、ＴｉＮ）の変質を低減することができる。よって、半導体装置の信頼性を向上させることができる。
【０１３０】
<2>また、ヒューズ素子Ｆ上の絶縁膜のエッチング制御が容易となる。上記比較例においては、ヒューズ素子Ｆの変質をできるだけ少なくし、品質を向上させるため、ヒューズ素子Ｆ上の絶縁膜を残存させることが多い。しかしながら、この絶縁膜の残存量が多いと、ヒューズ素子Ｆの溶断に要するエネルギーが大きくなるため、この絶縁膜の残存量が所定の膜厚（例えば、膜厚１００〜４００μｍ程度の膜厚）となるよう調整することが望まれる。
【０１３１】
一方、上記工程でも説明したように、ヒューズ素子Ｆ上の絶縁膜のエッチングは、パッド領域Ｐｄの開口と同時に行われる。前述したとおり、パッド領域Ｐｄにおいては、完全な開口が必要であるのに対し、上記ヒューズ素子Ｆ上の絶縁膜は、所定の膜厚を残存させなければならない。よって、エッチング制御性が困難となる。即ち、エッチングばらつきの少ないエッチャントの選択や、エッチング速度を低下させ、その制御性を良くするなどの工夫が必要である。
【０１３２】
これに対し、本実施の形態によれば、ヒューズ素子Ｆを剥き出し構造としたので、ヒューズ素子Ｆ上の絶縁膜の残膜調整が不要となり、エッチングの制御性が向上する。よって、簡易な製造工程で半導体装置を形成することができる。また、半導体装置の製造において、スループットを向上させることができる。また、ヒューズ素子Ｆ上の絶縁膜の薄膜化にも対応することができる。
【０１３３】
また、上記比較例において、ヒューズ素子Ｆの変質は、実装工程の後にも生じ得る。よって、製品出荷時においては、良品であっても、その後の使用中に、上記ヒューズ素子Ｆの変質による品質劣化が生じ得る。これに対し、本実施の形態においては、製品動作時（使用時）においても、上記プログラム工程以外の工程においては、トランジスタ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とし、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ）に接続したので、半導体装置の信頼性を向上させることができる。
【０１３４】
<3>また、本実施の形態においては、ヒューズ素子Ｆの少なくともプログラム領域（切断可能領域）Ｆｐを剥き出し構造としたので、溶断に要するエネルギーを小さくすることができる。また、溶断に要するエネルギーの制御性が向上する。即ち、前述した比較例のように、ヒューズ素子Ｆ上に絶縁膜が残存している場合には、溶断に要するエネルギーが大きくなる。また、ヒューズ素子Ｆ上の絶縁膜の膜厚にはばらつきが生じやすく、残存膜厚の許容範囲を大きくすると、必然的に溶断の際のエネルギーを大きくせざるを得ない。この場合、絶縁膜のばらつきにより、その膜厚が小さい部位においては、余分なエネルギーが加わることとなり、隣り合うヒューズ素子Ｆや下層の配線や素子などにダメージが生じやすく、欠陥の原因となる。また、ヒューズ素子Ｆの上層部の導電性膜の残渣などが残存しやすく、いわゆる、切れ残りが生じやすくなる。
【０１３５】
これに対し、本実施の形態によれば、ヒューズ素子Ｆを剥き出し構造としたので、溶断に要するエネルギーを小さくすることができ、また、溶断に要するエネルギーを最適化することができる。よって、必要部位を的確に切断することができる。また、過剰なエネルギーの印加による欠陥を低減することができる。このように、半導体装置の信頼性を向上させることができる。また、半導体装置の特性を向上させることができる。
【０１３６】
上記<1>〜<3>に示すように、本実施の形態によれば、半導体装置の特性を向上させることができる。
【０１３７】
なお、本実施の形態においては、半導体装置の製造工程の前工程（ダイシング前、ウエハ状態）において、ヒューズ素子Ｆのプログラミングを行ったが(上記［プログラミング工程］の欄参照)、ヒューズ素子Ｆへのプログラミングを行う工程は、かかる段階に限定されず、例えば、実装工程後に行ってもよい。特に、前述のように、電気溶断でヒューズ素子Ｆの切断を行う場合には、製品ユーザーにおいても、ヒューズ素子Ｆのプログラミングを行うことができる。
【０１３８】
また、本実施の形態においては、ワイヤボンディングを例に説明したが、フェイスダウンボンディングを行っても良い。
【０１３９】
例えば、上記プローブテストを行った後、パッド領域Ｐｄ上にバンプ電極を形成し、配線基板上に、バンプ電極形成側（フェース側）を下にして搭載し、樹脂封止してもよい。
【０１４０】
また、本実施の形態においては、第１〜第６層配線（Ｍ１〜Ｍ６）を形成したが、配線総数に限定はない。また、本実施の形態においては、第５層配線Ｍ５と同層にヒューズ素子Ｆを形成したが、これに限られるものではなく、例えば、第６層配線（最上層配線）Ｍ６と同層でヒューズ素子Ｆを形成してもよい。但し、前述したように最上層配線は、幅が大きく、厚い配線が用いられることが多く、当該配線と同様にヒューズ素子Ｆを形成した場合、溶断に要するエネルギーが大きくなる。よって、最上層配線より薄く(例えば、２５０ｎｍ以下)、また、幅狭に形成される、第１〜第５層配線（Ｍ１〜Ｍ５）と同層でヒューズ素子を形成することが好ましい。また、第１〜４層配線（Ｍ１〜Ｍ４）と同層でヒューズ素子Ｆを形成してもよい。但し、下層の配線と同層でヒューズ素子Ｆを形成する場合、ヒューズ素子Ｆを剥き出しにする際のエッチング量が多くなる。よって、最上層配線より下層であって、できるだけ上層部に位置する配線（ここでは、第５層配線Ｍ５）とヒューズ素子Ｆを同層に形成することが好ましい。なお、再配置配線を有する半導体装置の場合、この再配置配線は最上層配線としない。
【０１４１】
また、上記工程においては、半導体素子としてＭＩＳＦＥＴの形成工程を例示したが、これに限られるものではなく、他の素子、例えば、抵抗素子やメモリなど、種々の素子を形成することができる。
【０１４２】
（実施の形態２）
上記実施の形態１においては、ヒューズ素子Ｆの上部の絶縁膜を全て除去し、ヒューズ素子Ｆを露出させたが、ヒューズ素子Ｆ上に絶縁膜を残存させてもよい。
【０１４３】
以下、図面を参照しながら本実施の形態の半導体装置の構成および製造方法について詳細に説明する。図２２は、本実施の形態の半導体装置の構成を示す断面図である。
【０１４４】
[構造説明]
まず、図２２に示す本実施の形態においては、ヒューズ素子（ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉが下側から順に積層された積層導電性膜）Ｆ上に層間絶縁膜ＴＨ６が膜厚Ｙ分だけ残存している。言い換えれば、ヒューズ素子Ｆ上の層間絶縁膜ＴＨ５の膜厚は、第５層配線Ｍ５上の層間絶縁膜ＴＨ５の膜厚より小さい。係る構成以外の構成は、実施の形態１と同様であるため、その詳細な説明を省略する。
【０１４５】
[製造方法説明]
次いで、図２２〜図２７を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図２３〜図２７は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
【０１４６】
図２２に示す半導体素子（ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐ）およびその上方に複数の配線（Ｍ１〜Ｍ４）の形成工程については実施の形態１と同様であるため、その説明を省略する（実施の形態１の[Ｑｎ、Ｑｐ形成工程]および[Ｍ１〜Ｍ４形成工程]の欄参照）。
【０１４７】
[Ｍ５、Ｆ、Ｍ６、Ｐｄ形成工程]
図２２に示す複数の配線（Ｍ１〜Ｍ４）のうち第４層配線Ｍ４を形成した後の工程について以下に説明する。第４層配線Ｍ４形成後、第５層配線Ｍ５、ヒューズ素子Ｆおよび第６層配線（Ａｌ配線）Ｍ６を形成し、その上部を保護膜（１２、１３、１６）で覆った後、その一部を露出させ、パッド領域（Ａｌパッド、パッド、ボンディングパッド、開口部）Ｐｄを形成する。その工程を図２３〜図２７を参照しながら詳細に説明する。なお、図２３〜図２７は、図２２のヒューズ素子およびパッド領域近傍の部分拡大部に対応する。
【０１４８】
まず、図２３に示すように、第４層配線Ｍ４上に、層間絶縁膜ＴＨ５を形成し、この層間絶縁膜ＴＨ５中にプラグＰ５を形成する。層間絶縁膜ＴＨ５を実施の形態１の層間絶縁膜ＴＨ２と同様に形成する。また、プラグＰ５は、実施の形態１のプラグＰ２と同様に形成する。さらに、層間絶縁膜ＴＨ５およびプラグＰ５上に、第５層配線（Ａｌ配線）Ｍ５を実施の形態１の第２層配線（Ａｌ配線）Ｍ２と同様に形成するのであるが、この際、ヒューズ素子Ｆも同時に形成する。
【０１４９】
即ち、層間絶縁膜ＴＨ５およびプラグＰ５上に、バリア膜５ａとして、例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などで成膜する。次いで、バリア膜５ａ上に、Ａｌ膜５ｂをスパッタリング法により成膜し、その上部に、バリア膜５ｃとして例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などにより形成する。次いで、バリア膜５ｃ上に、反射防止膜ＡＲとして、酸窒化シリコン膜（ＳｉＯＮ膜）をＣＶＤ法などにより成膜する。上記工程により、ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉが下側から順に積層された積層導電性膜（５ａ、５ｂ、５ｃ）およびその上部の反射防止膜ＡＲが形成される。
【０１５０】
次いで、上記積層導電性膜（５ａ、５ｂ、５ｃ）および反射防止膜ＡＲの上部に図示しないフォトレジスト膜を塗布し、露光・現像（フォトリソグラフィ）することにより第５層配線Ｍ５の形成領域およびヒューズ素子Ｆの形成領域にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクに上記積層導電性膜（５ａ、５ｂ、５ｃ）および反射防止膜ＡＲをエッチング（パターニング）することにより、第５層配線（Ａｌ配線）Ｍ５およびヒューズ素子Ｆを形成する。
【０１５１】
このヒューズ素子Ｆは、実施の形態１と同様にライン状に形成され（図２参照）、その両端は種々の端子や回路と接続されている(図５参照)。この端子は、配線（Ｍ１〜Ｍ６）または配線の一部であり、また、回路は、配線および複数の素子（例えば、Ｑｎ、Ｑｐなど）により構成される。
【０１５２】
次いで、第５層配線Ｍ５およびヒューズ素子Ｆ上に、絶縁膜として例えば酸化シリコン膜をＣＶＤ法で堆積する。その後、必要に応じて、酸化シリコン膜の表面をＣＭＰ法で研磨してその表面を平坦化することによって層間絶縁膜ＴＨ６を形成する。
【０１５３】
次いで、層間絶縁膜ＴＨ６をエッチングすることにより、第５層配線Ｍ５上に、コンタクトホール（接続孔）を形成する。次いで、コンタクトホール内を含む層間絶縁膜ＴＨ６上に、バリア膜（図示せず）として、例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などを用いて形成した後、Ｗ膜をＣＶＤ法で堆積する。次いで、Ｗ膜等を層間絶縁膜ＴＨ６が露出するまでＣＭＰ法により研磨することによって、コンタクトホール内に導電性膜を埋め込むことにより、プラグＰ６を形成する。
【０１５４】
次いで、層間絶縁膜ＴＨ６およびプラグＰ６上に、バリア膜６ａとして、例えば、ＴｉＮ／Ｔｉ膜をスパッタリング法などで形成する。
【０１５５】
次いで、バリア膜６ａ上に、Ａｌ膜６ｂをスパッタリング法により形成する。次いで、Ａｌ膜６ｂ上に、バリア膜６ｃとして例えば、ＴｉＮ膜（単層膜）をスパッタリング法などにより形成する。
【０１５６】
次いで、バリア膜６ｃ上に、反射防止膜ＡＲとして、酸窒化シリコン膜（ＳｉＯＮ膜）をＣＶＤ法などにより成膜する。
【０１５７】
上記工程により、ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮが下側から順に積層された積層導電性膜およびその上部の反射防止膜ＡＲが形成される。
【０１５８】
次いで、上記積層導電性膜（６ａ、６ｂ、６ｃ）および反射防止膜ＡＲの上部に図示しないフォトレジスト膜を塗布し、露光・現像（フォトリソグラフィ）することにより第６層配線Ｍ６の形成領域にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクに上記積層導電性膜（６ａ、６ｂ、６ｃ）および反射防止膜ＡＲをエッチング（パターニング）することにより、第６層配線（Ａｌ配線）Ｍ６を形成する。この第６層配線（Ａｌ配線）Ｍ６は、最上層配線であり、その膜厚（ＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮよりなる積層導電性膜のトータル膜厚）は、それより下層の配線（Ｍ１〜Ｍ５のＴｉＮ／Ｔｉ／Ａｌ／ＴｉＮ／Ｔｉよりなる積層導電性膜のトータル膜厚）より大きい。特に、第６層配線（Ａｌ配線）Ｍ６を構成するＡｌ膜６ｂの膜厚は、それより下層の配線を構成するＡｌの膜厚より大きい。また、第６層配線（Ａｌ配線）Ｍ６の配線幅は、それより下層の配線（Ｍ１〜Ｍ５）の配線幅より大きい。
【０１５９】
次いで、第６層配線Ｍ６上に第１保護膜（第１絶縁膜）として、例えば、酸化シリコン膜１２および窒化シリコン膜１３の積層膜を形成する。これらの膜は、それぞれプラズマＣＶＤ法により形成することができる。
【０１６０】
次いで、窒化シリコン膜１３上にフォトレジスト膜Ｒを塗布する。次いで、フォトレジスト膜Ｒを、露光・現像することにより開口部ＯＡ1およびＯＡ２のフォトレジスト膜Ｒを除去する。この開口部ＯＡ１は、例えば、上記プログラム領域（切断可能領域）Ｆｐを含む一定の領域である。また、開口部ＯＡ２は、後述のパッド領域Ｐｄと対応する。
【０１６１】
次いで、図２４に示すように、フォトレジスト膜Ｒをマスクに第１保護膜（１２、１３）のうち、窒化シリコン膜１３をエッチングする。次いで、その下層の酸化シリコン膜１２をエッチングする。この際、ヒューズ素子Ｆの上方の酸化シリコン膜１２がエッチングされる。なお、図２４に示すように、層間絶縁膜（酸化シリコン膜）ＴＨ６がエッチングされることもある。ヒューズ素子Ｆの上方に残存する絶縁膜（酸化シリコン膜１２および層間絶縁膜ＴＨ６）の膜厚をＹ１とする。
【０１６２】
次いで、図２５および図２６に示すように、第６層配線Ｍ６上の反射防止膜ＡＲおよび第６層配線（Ａｌ配線）Ｍ６中のバリア膜６ｃを同時にエッチングする。図２５は、第６層配線Ｍ６の表面、即ち、バリア膜（ＴｉＮ膜）６ｃの表面が露出した時点における断面図である。ここまでのエッチングで、ヒューズ素子Ｆの上方に残存する絶縁膜（酸化シリコン膜１２および層間絶縁膜ＴＨ６）がさらにエッチングされる。ヒューズ素子Ｆの上方に残存する絶縁膜（層間絶縁膜ＴＨ６）の膜厚はＹ２＜Ｙ１となる。この後、図２６に示すように、連続して第６層配線（Ａｌ配線）Ｍ６中のバリア膜６ｃをエッチングし、Ａｌ膜６ｂを露出させる。このＡｌ膜６ｂの露出領域がパッド領域Ｐｄとなる。ここまでのエッチングで、開口部ＯＡ１部においても、ヒューズ素子Ｆの上方に残存する絶縁膜（層間絶縁膜ＴＨ６）が、さらにエッチングされ得る。このエッチング工程後のヒューズ素子Ｆの上方に残存する絶縁膜（層間絶縁膜ＴＨ６）の膜厚をＹとする（Ｙ＜Ｙ２＜Ｙ１）。なお、実施の形態１でも説明したように、パッド領域Ｐｄにおいて、オーバーエッチングを行った場合には、ヒューズ素子Ｆの上方に残存する絶縁膜の膜厚がさらに減少する。
【０１６３】
次いで、図２７に示すように、パッド領域Ｐｄを含む第１保護膜上（窒化シリコン膜１３上）に、第２保護膜として、例えば、感光性ポリイミド膜（ＰＩＱ膜：Polyimide- isoindoloquinazolinedion膜）１６を塗布する。次いで、感光性ポリイミド膜１６を、露光・現像することにより開口部ＯＡ１およびＯＡ２の感光性ポリイミド膜１６を除去する。この工程により、開口部ＯＡ２からＡｌ膜６ｂ（パッド領域Ｐｄ）が再び露出する。
【０１６４】
なお、図２７においては、第１保護膜（酸化シリコン膜１２、窒化シリコン膜１３）の開口部ＯＡ２と第２保護膜（感光性ポリイミド膜１６）の開口部ＯＡ２とを同じ大きさとしたが、第２保護膜の開口部を第１保護膜の開口部ＯＡ２より大きくしてもよい。同様に、第１保護膜（酸化シリコン膜１２、窒化シリコン膜１３）および層間絶縁膜ＴＨ６の開口部ＯＡ１と第２保護膜（感光性ポリイミド膜１６）の開口部ＯＡ１とを同じ大きさとしたが、第２保護膜の開口部を第１保護膜の開口部ＯＡ１より大きくしてもよい。次いで、熱処理（キュア処理）を施すことにより、感光性ポリイミド膜（第２保護膜）１６を硬化させる。
【０１６５】
上記工程により、半導体素子（Ｑｎ、Ｑｐ）、その上部の多層配線（Ｍ１〜Ｍ６）およびヒューズ素子Ｆが略完成する。
【０１６６】
以降の工程は、実施の形態１と同様であるためその詳細な説明を省略する。即ち、実施の形態１と同様に、パッド領域Ｐｄを利用して、半導体装置の動作テストを行い、ヒューズ素子Ｆにプログラミングを行う。例えば、プローブテストの結果や、半導体装置の仕様（周波数や対応電圧）に対応して、どのヒューズ素子Ｆを切断するかを決定し、該当のヒューズ素子Ｆを切断する。どのヒューズ素子Ｆを切断するかの情報を、テスト情報という。このテスト情報に基づき、前述の溶断回路（９３、図５）から切断すべきヒューズに過電流を流し、ヒューズ素子Ｆのプログラム領域（切断可能領域）Ｆｐを切断（非導通状態）とする。
【０１６７】
この後、実施の形態１と同様の実装工程を経て、半導体装置が略完成する（実施の形態１の[半導体装置の回路動作説明]の欄参照）。また、この半導体装置の回路動作についても、実施の形態１と同様であるため、その説明を省略する（実施の形態１の[半導体装置の回路動作説明]の欄参照）。
【０１６８】
以上詳細に説明した本実施の形態においても、実施の形態１と同様の効果を奏する（実施の形態１の<1>〜<3>の欄参照）。
【０１６９】
即ち、<1>上記プログラム工程および読み出し工程以外の工程においては、トランジスタ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とし、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ）に接続する。このように、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ）に接続することで、ヒューズ素子Ｆを構成する各種膜（Ａｌ、Ｔｉ、ＴｉＮ）の変質を低減することができる。よって、半導体装置の信頼性を向上させることができる。
【０１７０】
<2>また、ヒューズ素子Ｆ上の絶縁膜のエッチング制御が容易となる。実施の形態１で詳細に説明した比較例においては、ヒューズ素子Ｆの変質をできるだけ少なくし、品質を向上させるため、ヒューズ素子Ｆ上の絶縁膜を残存させることが多い。しかしながら、<1>で説明したように、プログラム工程および読み出し工程以外の工程においては、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ）に接続することで、ヒューズ素子Ｆを構成する各種膜（Ａｌ、Ｔｉ、ＴｉＮ）の変質を低減することができる。よって、ヒューズ素子Ｆ上の残膜にばらつきが生じ、一部のヒューズ素子Ｆが剥き出し構造となっても、ヒューズ素子Ｆを構成する各種膜（Ａｌ、Ｔｉ、ＴｉＮ）の変質を低減することができる。このように、ヒューズ素子Ｆ上の絶縁膜の残膜調整をシビアに行う必要がなくなり、エッチングの制御性が向上する。よって、簡易な製造工程で半導体装置を形成することができる。また、半導体装置の製造において、スループットを向上させることができる。また、ヒューズ素子Ｆ上の絶縁膜の薄膜化にも対応することができる。
【０１７１】
また、上記比較例において、ヒューズ素子Ｆの変質は、実装工程の後にも生じ得る。よって、製品出荷時においては、良品であっても、その後の使用中に、上記ヒューズ素子Ｆの変質による品質劣化が生じ得る。これに対し、本実施の形態においては、製品動作時（使用時）においても、上記プログラム工程以外の工程においては、トランジスタ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とし、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ）に接続したので、半導体装置の信頼性を向上させることができる。
【０１７２】
<3>また、本実施の形態においては、<2>で説明したように、ヒューズ素子Ｆ上の残膜にばらつきが生じ、一部のヒューズ素子Ｆが剥き出し構造となっても、ヒューズ素子Ｆの品質を維持できるため、ヒューズ素子Ｆの上部に残存する絶縁膜を薄く設定でき、溶断に要するエネルギーを小さくすることができる。また、溶断に要するエネルギーの制御性が向上する。よって、必要部位を的確に切断することができる。また、過剰なエネルギーの印加による欠陥を低減することができる。このように、半導体装置の信頼性を向上させることができる。半導体装置の特性を向上させることができる。
【０１７３】
上記<1>〜<3>に示すように、本実施の形態によれば、半導体装置の特性を向上させることができる。
【０１７４】
なお、本実施の形態においては、半導体装置の製造工程の前工程（ダイシング前、ウエハ状態）において、ヒューズ素子Ｆのプログラミングを行ったが(上記［プログラミング工程］の欄参照)、ヒューズ素子Ｆへのプログラミングを行う工程は、かかる段階に限定されず、例えば、実装工程後に行ってもよい。特に、前述のように、電気溶断でヒューズ素子Ｆの切断を行う場合には、製品ユーザーにおいても、ヒューズ素子Ｆのプログラミングを行うことができる。
【０１７５】
また、本実施の形態においても、フェイスダウンボンディングを行っても良い。
【０１７６】
また、本実施の形態においては、第１〜第６層配線（Ｍ１〜Ｍ６）を形成したが、配線総数に限定はない。また、本実施の形態においては、第５層配線Ｍ５と同層にヒューズ素子Ｆを形成したが、これに限られるものではなく、例えば、第６層配線（最上層配線）Ｍ６と同層でヒューズ素子Ｆを形成してもよい。但し、前述したように最上層配線は、幅が大きく、厚い配線が用いられることが多く、当該配線と同様にヒューズ素子Ｆを形成した場合、溶断に要するエネルギーが大きくなる。よって、最上層配線より薄く(例えば、２５０ｎｍ以下)、また、幅狭に形成される、第１〜第５層配線（Ｍ１〜Ｍ５）と同層でヒューズ素子を形成することが好ましい。また、第１〜４層配線（Ｍ１〜Ｍ４）と同層でヒューズ素子Ｆを形成してもよい。但し、下層の配線と同層でヒューズ素子Ｆを形成する場合、ヒューズ素子Ｆを剥き出しにする際のエッチング量が多くなる。よって、最上層配線より下層であって、できるだけ上層部に位置する配線（ここでは、第５層配線Ｍ５）とヒューズ素子Ｆを同層に形成することが好ましい。なお、再配置配線を有する半導体装置の場合、この再配置配線は最上層配線としない。
【０１７７】
また、上記工程においては、半導体素子としてＭＩＳＦＥＴの形成工程を例示したが、これに限られるものではなく、他の素子、例えば、抵抗素子やメモリなど、種々の素子を形成することができる。
【０１７８】
（実施の形態３）
上記実施の形態１および２においては、ヒューズ素子Ｆの切断を溶断回路９３を用いて行ったが、レーザー照射によりヒューズ素子Ｆの切断を行ってもよい。
【０１７９】
なお、ヒューズ素子Ｆの切断工程（プログラミング工程）以外の工程については、実施の形態１、２と同様であるため、上記[プログラミング工程]以外の製造工程の説明および半導体装置の構造説明は省略する。
【０１８０】
[プログラミング工程]
実施の形態１および２で説明した、ウエハテスト工程の後、ヒューズ素子Ｆにプログラミングを行う。即ち、例えば、プローブテストの結果や、半導体装置の仕様（周波数や対応電圧）に対応して、どのヒューズ素子Ｆを切断するかを決定し、該当のヒューズ素子Ｆを切断する。どのヒューズ素子Ｆを切断するかの情報を、テスト情報という。このテスト情報に基づき、切断すべきヒューズにレーザーを照射し、ヒューズ素子Ｆのプログラム領域（切断可能領域）Ｆｐを切断（非導通状態）とする。なお、本実施の形態においては、テスト情報を、実施の形態１、２のように半導体チップＣＨＰ内に保持しておく必要はない（図１４参照）。
【０１８１】
この場合、ヒューズ素子Ｆおよびその周辺の回路は、例えば、図２８に示す構成となる。図２８は、本実施の形態の半導体装置のヒューズ素子が接続される回路を示す回路図である。
【０１８２】
図２８に示すように、ヒューズ素子Ｆの一端（ノードｎ１）は、接地電位（ＧＮＤ、接地電位配線、接地電位端子）に接続され、ヒューズ素子Ｆの他端（ノードｎ２）は、判定回路９５に接続されている。また、ヒューズ素子の他端（ノードｎ２）には、判定回路９５が接続されている。
【０１８３】
ここで、本実施の形態のヒューズ素子Ｆの他端（ノードｎ２）は、トランジスタ（スイッチング素子）Ｔｓを介して（ＧＮＤ、接地電位配線、接地電位端子）に接続されている。
【０１８４】
本実施の形態においては、レーザー照射により所定のヒューズ素子Ｆの切断（溶断）を行う。かかる工程をプラグラム工程という。レーザー溶断を行う場合においては、上記トランジスタ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態とする必要はない。例えば、図２に示す状態のヒューズ素子Ｆのプログラム領域Ｆｐにレーザーを照射し、ヒューズ素子Ｆを切断する（図３参照）。レーザー溶断は、半導体装置の製造工程の前工程（ダイシング前、ウエハ状態）において行われる。
【０１８５】
[半導体装置の回路動作説明]
次いで、上記半導体装置の回路動作について説明する。上記半導体装置は、例えば、ＰＣ（Personal computer）や携帯電話などの各種電子機器に組み込まれる。
【０１８６】
例えば、これらの電子機器に電源が投入された際、初期設定期間に、トリミング情報（各種設定情報）を読み出し、当該情報を、半導体装置内部の所定の領域（例えば、図１４に示す、メモリ領域やアナログ回路領域など）に書き込む（格納する）。その後、所望の動作（通常動作、典型的には画像処理、半導体装置が組み込まれた各種電子機器の制御処理、アナログデジタル変換処理やセンサー出力処理、等）を行う。
【０１８７】
即ち、初期設定期間に、前述の判定回路９５により、ヒューズ素子Ｆに記憶されたデータを読み出す(図５参照)。以下、読み出し工程における半導体装置の回路動作について図１７〜図２１を参照しながら説明する。前述したとおり、この読み出し工程においては、上記トランジスタ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態である。
【０１８８】
図１７は、初期設定期間と通常動作期間との関係を示す図である。図１８は、判定回路の第１例を示す回路図である。図１９は、判定回路の第２例を示す回路図である。図２０は、図１９に示す判定回路のＲＩＮ信号の生成回路の一例を示す回路図である。図２１は、図１９に示す判定回路の動作を説明するためのタイミングチャートである。
【０１８９】
図１７に示すように、半導体装置の動作においては、初期設定期間Ｔ１と、その後の通常動作期間Ｔ２とを有する。この初期設定期間Ｔ１に、上記読み出し動作が行われる。即ち、読み出し期間Ｔｒは、初期設定期間Ｔ１に含まれる。
【０１９０】
<第１例>
図１８に示す判定回路において、ヒューズ素子Ｆの一端（ノードｎ１）は、接地電位（ＧＮＤ）に接続される。また、ヒューズ素子Ｆの他端（ノードｎ２）は、抵抗素子Ｒｅおよびｎチャネル型ＭＩＳＦＥＴＴｎを介して電源電位（ＶＤＤ）に接続される。ヒューズ素子Ｆと抵抗素子Ｒｅとの接続ノードが出力部ＯＵＴとなる。
【０１９１】
例えば、上記図１８に示す判定回路において、ｎチャネル型ＭＩＳＦＥＴＴｎのゲート電極に印加される信号Ｓが立ち上がる、即ち、ＬレベルからＨレベルに変化することにより、読み出し期間が開始する。
【０１９２】
この信号Ｓの立ち上がりにより、ｎチャネル型ＭＩＳＦＥＴＴｎがオン（ＯＮ）状態となる。この際、ヒューズ素子Ｆが、切断状態である場合には、出力部ＯＵＴからはＨレベルの信号が出力される。また、ヒューズ素子Ｆが未切断状態である場合には、出力部ＯＵＴからはＬレベルの信号が出力される。この読み出しデータを、所定の領域（例えば、図１４に示す、メモリ領域やアナログ回路領域など）に書き込んだ（格納した）後、信号Ｓを立ち下げ（Ｈレベル→Ｌレベル）、読み出し期間Ｔｒを終了する。このヒューズ素子Ｆに記録されたデータの読み出しのような初期設定が終了した後、上記通常動作を行う。
【０１９３】
上記読み出し期間（信号Ｓの立ち上がりから立つ下がりの間；Ｔｒ）において、ｎチャネル型ＭＩＳＦＥＴ（スイッチング素子）Ｔｓをオフ（ＯＦＦ）状態とし、読み出し期間終了後においては、ｎチャネル型ＭＩＳＦＥＴ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とする。
【０１９４】
上記半導体装置の回路動作においては、その読み出し工程（期間）において、信号ＳＦにより、トランジスタ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とし、例えば、当該ヒューズ素子Ｆが切断されている場合（Ｆｂ）には、ヒューズ素子Ｆの他端（ノードｎ２）がＨレベル（高電位レベル）となり、これに対応した信号を判定回路９５から出力し、切断を判定する。即ち、“切断状態”を“０”データとした場合、“０”データを認識する。一方、当該ヒューズ素子Ｆが未切断の場合（Ｆａ）には、ヒューズ素子Ｆの他端（ノードｎ２）がＬレベル（低電位レベル）となり、これに対応した信号を判定回路９５から出力し、未切断を判定する。即ち、“未切断状態”を“１”データとした場合、“１”データを認識する。
【０１９５】
ここで、本実施の形態においては、上記半導体装置の回路動作において読み出し工程以外の工程においては、トランジスタ（スイッチング素子）Ｔｓをオン（ＯＮ）状態とし、ヒューズ素子Ｆの両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ、接地電位配線、接地電位端子）に接続する。このように、ヒューズ素子Ｆの切断方法にかかわらず、その読み出し工程において、その両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ、接地電位配線、接地電位端子）に接続することで、ヒューズ素子Ｆを保護膜（１２、１３、１６）から露出させていても、また、保護膜が残存していてもヒューズ素子Ｆの変質を低減することができる。
【０１９６】
よって、実施の形態１および２の<1>〜<3>で説明したように、半導体装置の特性を向上させることができる。
【０１９７】
特に、レーザー溶断を用いた場合には、ビックホール（Big Hole）現象が生じやすい。
【０１９８】
これは、ヒューズ素子Ｆの上部と下部のレーザー吸収の強度比の差に起因する。例えば、ヒューズ素子（配線）Ｆの薄膜化により、上部に対し、下部のエネルギー吸収が大きくなり、上部に対し下部の方が大きくえぐられたような形状となる。さらに、ヒューズ素子Ｆ上の絶縁膜が厚い場合には、レーザーによるエネルギーがこもりやすく、絶縁膜にクラックが生じたり、隣接するヒューズ素子Ｆへのダメージを与えたりする。このような付不具合を、ビックホールという。
【０１９９】
しかしながら、本実施の形態によれば、その読み出し工程において、その両端（ノードｎ１、ノードｎ２）を接地電位（ＧＮＤ、接地電位配線、接地電位端子）に接続することで、ヒューズ素子Ｆの変質を低減することができる。よって、ヒューズ素子Ｆをむき出し構造（実施の形態１）とする、または、ヒューズ素子Ｆ上の絶縁膜を薄膜化することができるため、レーザーの照射エネルギーを最適化でき、上記ビックホールの発生を低減することができる。
【０２００】
なお、上記ビックホールに類する不具合は、電気溶断でも生じ得るため、実施の形態１および２の電気溶断においても、上記ビックホールの発生を低減することができる。
【０２０１】
以上、本発明者によってなされた発明をその実施の形態１〜３に基づき具体的に説明したが、本発明は上記実施の形態１〜３に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０２】
本発明は、半導体装置、特に、ヒューズを有する半導体装置の構成に適用して好適なものである。
【符号の説明】
【０２０３】
１    半導体基板
２    素子分離領域
３ｎ    ソース、ドレイン領域
３ｐ    ソース、ドレイン領域
５ａ    バリア膜
５ｂ    Ａｌ膜
５ｃ    バリア膜
６ａ    バリア膜
６ｂ    Ａｌ膜
６ｃ    バリア膜
１２    酸化シリコン膜
１３    窒化シリコン膜
１６    感光性ポリイミド膜
５０    ＣＰＵ領域
６０    メモリ領域
７０    アナログ回路領域
８０    トリミング領域
９１    トランジスタ
９３    溶断回路
９５    判定回路
９７    抵抗素子
ＡＲ    反射防止膜
ＢＵ１    バッファ
ＢＵ２    バッファ
ＢＵ３    バッファ
ＢＵ４    バッファ
ＣＨＰ    半導体チップ
Ｄ１    第１遅延回路
Ｄ２    第２遅延回路
Ｆ    ヒューズ素子
ＦＯＵＴ    出力部
Ｆｐ    プログラム領域
Ｇ    ゲート電極
ＧＮＤ    接地電位
ＩＮＶ１〜ＩＮＶ６    インバータ
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｍ３    第３層配線
Ｍ４    第４層配線
Ｍ５    第５層配線
Ｍ６    第６層配線
ＭＲ    封止樹脂
Ｎｏｕｔ    出力ノード
ＯＡ１    開口部
ＯＡ２    開口部
ＯＵＴ    出力部
Ｐ１〜Ｐ６    プラグ
Ｐｄ    パッド領域
Ｑｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ    ｐチャネル型ＭＩＳＦＥＴ
Ｒ    フォトレジスト膜
Ｒｅ    抵抗素子
Ｓ    信号
ＳＢ    半田ボール
ＳＦ    信号
Ｔ１    初期設定期間
Ｔ２    通常動作期間
ＴＣ    テスト情報回路
ＴＥ    端子
ＴＨ１〜ＴＨ６    層間絶縁膜
Ｔｎ    ｎチャネル型ＭＩＳＦＥＴ
Ｔｎ３    ｎチャネル型ＭＩＳＦＥＴ
Ｔｎ４    ｎチャネル型ＭＩＳＦＥＴ
Ｔｎ７    ｎチャネル型ＭＩＳＦＥＴ
Ｔｎ８    ｎチャネル型ＭＩＳＦＥＴ
Ｔｎ９    ｎチャネル型ＭＩＳＦＥＴ
Ｔｐ１    ｐチャネル型ＭＩＳＦＥＴ
Ｔｐ２    ｐチャネル型ＭＩＳＦＥＴ
Ｔｐ５    ｐチャネル型ＭＩＳＦＥＴ
Ｔｐ６    ｐチャネル型ＭＩＳＦＥＴ
Ｔｒ    読み出し期間
Ｔｓ    ｎチャネル型ＭＩＳＦＥＴ
ＶＤＤ    電源電位
Ｗ    ワイヤ
ＷＢ    配線基板
Ｙ    膜厚
ｎ１〜ｎ３    ノード
ｚ    変質領域
【図１】
0005743535.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005743535.tif 000007
【図７】
0005743535.tif 000008
【図８】
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【図９】
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【図１０】
0005743535.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005743535.tif 000017
【図１７】
0005743535.tif 000018
【図１８】
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【図１９】
0005743535.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
0005743535.tif 000028
【図２８】
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【図３０】
0005743535.tif 000030
【図３１】
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【図２９】
0005743535.tif 000032