(57)【特許請求の範囲】
【請求項１】
夫々が、システムクロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、
前記複数の機能モジュールの内の１の機能モジュールでは、前記システムリセット信号に応じて前記１の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットした後に前記１の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記１の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を前記１の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第２の起動状態信号を前記他の機能モジュールに供給すると共に前記１の機能モジュールに含まれる前記信号処理部に対するリセットを解除し、
前記他の機能モジュールでは、前記第１の起動状態信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットし、前記第２の起動状態信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記他の機能モジュールに含まれるＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックした場合に前記他の機能モジュールに含まれる前記信号処理部に対するリセットを解除することを特徴とする情報処理システム。
【請求項２】
前記１の機能モジュールには、当該機能モジュールの前記ＰＬＬ回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第１ＰＬＬロック信号を生成する第１ロック検出部と、
前記システムリセット信号がリセットを促す状態にある場合又は前記第１ＰＬＬロック信号が位相ロック状態にないことを示す場合には前記第１の起動状態信号を生成する一方、前記システムリセット信号がリセット解除を促す状態に有り且つ前記第１ＰＬＬロック信号が位相ロック状態を示す場合には前記第２の起動状態信号を生成する第１リセット制御部と、が含まれていることを特徴とする請求項１記載の情報処理システム。
【請求項３】
前記他の機能モジュールには、当該機能モジュールの前記ＰＬＬ回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第２ＰＬＬロック信号を生成する第２ロック検出部と、
前記１の機能モジュールから前記第１の起動状態信号が供給されている場合又は前記第２ＰＬＬロック信号が位相ロック状態にないことを示す場合には前記信号処理部をリセットせしめる一方、前記１の機能モジュールから前記第２の起動状態信号が供給されており且つ前記第２ＰＬＬロック信号が位相ロック状態を示す場合には前記信号処理部に対するリセットを解除せしめる信号を生成する第２リセット制御部と、が含まれていることを特徴とする請求項１又は２記載の情報処理システム。
【請求項４】
前記１の機能モジュール及び前記他の機能モジュールは夫々独立したＩＣチップに構築されており、
前記１の機能モジュールには前記システムリセット信号を入力する為の第１外部端子と、前記起動状態信号を出力する為の第２外部端子と、が設けられており、
前記他の機能モジュールには前記起動状態信号を入力する為の第３外部端子が設けられていることを特徴とする請求項１〜３のいずれか１に記載の情報処理システム。
【請求項５】
前記他の機能モジュールに含まれる前記信号処理部は、プログラムに従って各種制御を実行するプロセッサであり、
前記１の機能モジュールに含まれる前記信号処理部は、前記プロセッサの指令によって各種データ処理を行う周辺機器であることを特徴とする請求項１〜４のいずれか１に記載の情報処理システム。
【請求項６】
夫々が、システムクロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、
前記複数の機能モジュールの内の１の機能モジュールでは、前記システムリセット信号に応じて前記１の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットした後に前記１の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記１の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を前記１の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第２の起動状態信号を前記他の機能モジュールに供給すると共に前記１の機能モジュールに含まれる前記信号処理部に対するリセットを解除し、
前記他の機能モジュールでは、前記第１の起動状態信号に応じて前記他の機能モジュールに含まれる前記信号処理部をリセットすると共に、前記システムリセット信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路をリセットした後に当該ＰＬＬ回路に対するリセットを解除し、このリセット解除後に、前記他の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックし且つ前記第２の起動状態信号が供給されている場合に前記他の機能モジュールに含まれる前記信号処理部に対するリセットを解除することを特徴とする情報処理システム。
【請求項７】
前記１の機能モジュールには、当該機能モジュールの前記ＰＬＬ回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第１ＰＬＬロック信号を生成する第１ロック検出部と、
前記システムリセット信号がリセットを促す状態にある場合又は前記第１ＰＬＬロック信号が位相ロック状態にないことを示す場合には前記第１の起動状態信号を生成する一方、前記システムリセット信号がリセット解除を促す状態に有り且つ前記第１ＰＬＬロック信号が位相ロック状態を示す場合には前記第２の起動状態信号を生成する第１リセット制御部と、が含まれていることを特徴とする請求項６記載の情報処理システム。
【請求項８】
前記他の機能モジュールには、当該機能モジュールの前記ＰＬＬ回路で生成された前記内部クロック信号が前記システムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第２ＰＬＬロック信号を生成する第２ロック検出部と、
前記１の機能モジュールから前記第１の起動状態信号が供給されている場合、前記システムリセット信号がリセットを促す状態にある場合、又は前記第２ＰＬＬロック信号が位相ロック状態にないことを示す場合には前記信号処理部をリセットせしめる一方、前記１の機能モジュールから前記第２の起動状態信号が供給されており且つ前記システムリセット信号がリセット解除を促す状態にあり且つ前記第２ＰＬＬロック信号が位相ロック状態を示す場合には前記信号処理部に対するリセットを解除せしめる信号を生成する第２リセット制御部と、が含まれていることを特徴とする請求項７記載の情報処理システム。
【請求項９】
前記１の機能モジュール及び前記他の機能モジュールは夫々独立したＩＣチップに構築されており、
前記１の機能モジュールには前記システムリセット信号を入力する為の第１外部端子と、前記起動状態信号を出力する為の第２外部端子と、が設けられており、
前記他の機能モジュールには前記起動状態信号を入力する為の第３外部端子と、前記システムリセット信号を入力する為の第４外部端子と、が設けられていることを特徴とする請求項６〜８のいずれか１に記載の情報処理システム。
【請求項１０】
前記他の機能モジュールに含まれる前記信号処理部は、プログラムに従って各種制御を実行するプロセッサであり、
前記１の機能モジュールに含まれる前記信号処理部は、前記プロセッサの指令によって各種データ処理を行う周辺機器であることを特徴とする請求項６〜９のいずれか１に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、夫々が各種情報処理を司る複数の機能モジュールを含む情報処理システムに関する。
【背景技術】
【０００２】
このような情報処理システムとして、プロセッサ、及びこのプロセッサの制御対象となる周辺機器を機能モジュールとして備えたコンピュータシステムが存在する。かかるコンピュータシステムでは、電源投入時において、一旦、プロセッサ及び周辺機器の各々をリセットして夫々の状態を初期化してから通常の動作に移行させるようにしている。この際、リセットを開始してからそのリセット処理が完了するまでの期間（以下、起動時間と称する）は、プロセッサ及び周辺機器各々の間で同一になるとは限らない。そこで、電源投入後にシステム全体を円滑に通常動作に移行させるべく、所定のシーケンスに従った順にプロセッサ及び周辺機器の各々をリセットするようにしている。例えば、先ず、周辺機器のリセットを開始し、この周辺機器の起動時間として想定される想定起動時間の経過後に、プロセッサのリセットを開始するのである。この際、製造上のバラツキ、或いは温度変動等に伴い、プロセッサ及び周辺機器各々の起動時間が想定起動時間よりも長くなる虞がある。そこで、実際には、周辺機器に対してリセットを開始してから、［想定起動時間＋マージン期間］の経過後に、プロセッサに対してリセットを開始するようにしている。
【０００３】
よって、製造上のバラツキ、或いは温度変動等に伴う想定起動時間の増大を考慮したマージン期間を加算した分だけシステム全体の起動時間が長くなってしまうという問題が生じた。
【０００４】
そこで、ウオッチドッグタイマを利用してＣＰＵ（Central Processing Unit）の動作が正常動作状態にあるか否かを監視し、ＣＰＵが正常動作に移行するまでの間に、周辺機器をリセットしておくようにした技術が提案されている（例えば、特許文献１の図２参照）。
【０００５】
しかしながら、ウオッチドッグタイマを利用してＣＰＵ及び周辺機器各々が正常であるか否かを判定させる為には、ウオッチドッグタイマの他に、これらＣＰＵ及び周辺機器各々内にウオッチドッグタイマ用の監視信号を生成する回路を設ける必要があり、システム全体の構成が大規模化してしまうという問題が生じた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１２２２９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、小規模な構成でシステムリセット時の起動時間を短縮させることが可能な情報処理システムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る情報処理システムは、夫々が、システムクロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、前記複数の機能モジュールの内の１の機能モジュールでは、前記システムリセット信号に応じて前記１の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットした後に前記１の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記１の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を前記１の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第２の起動状態信号を前記他の機能モジュールに供給すると共に前記１の機能モジュールに含まれる前記信号処理部に対するリセットを解除し、前記他の機能モジュールでは、前記第１の起動状態信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットし、前記第２の起動状態信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記他の機能モジュールに含まれるＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックした場合に前記他の機能モジュールに含まれる前記信号処理部に対するリセットを解除する。
【０００９】
又、本発明に係る情報処理システムは、夫々が、システムクロック信号に位相同期した内部クロック信号を生成するＰＬＬ回路及び前記内部クロック信号に同期した信号処理を施す信号処理部を含む複数の機能モジュールと、前記機能モジュールの各々をリセットさせるシステムリセット信号を生成するリセット生成部と、を含む情報処理システムであって、前記複数の機能モジュールの内の１の機能モジュールでは、前記システムリセット信号に応じて前記１の機能モジュールに含まれる前記ＰＬＬ回路及び前記信号処理部をリセットした後に前記１の機能モジュールに含まれる前記ＰＬＬ回路に対するリセットを解除し、このリセット解除後に前記１の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号を前記１の機能モジュールとは異なる他の機能モジュールに供給する一方、位相ロックしている場合には起動完了を示す第２の起動状態信号を前記他の機能モジュールに供給すると共に前記１の機能モジュールに含まれる前記信号処理部に対するリセットを解除し、前記他の機能モジュールでは、前記第１の起動状態信号に応じて前記他の機能モジュールに含まれる前記信号処理部をリセットすると共に、前記システムリセット信号に応じて前記他の機能モジュールに含まれる前記ＰＬＬ回路をリセットした後に当該ＰＬＬ回路に対するリセットを解除し、このリセット解除後に、前記他の機能モジュールに含まれる前記ＰＬＬ回路によって生成された前記内部クロック信号が前記システムクロック信号に位相ロックし且つ前記第２の起動状態信号が供給されている場合に前記他の機能モジュールに含まれる前記信号処理部に対するリセットを解除する。
【発明の効果】
【００１０】
本発明による情報処理システムでは、システムリセット信号に応じて各機能モジュール内に形成されているＰＬＬ回路及び中核となる信号処理部を夫々リセットするにあたり、先ず、ＰＬＬ回路のリセットを解除し、そのリセット解除後に、このＰＬＬ回路で生成された内部クロック信号がシステムクロック信号に位相ロックしたときに信号処理部に対するリセットを解除するようにしている。更に、各機能モジュールの内の１の機能モジュール及び他の機能モジュールの順にリセットを実施すべく、この１の機能モジュールでは、自身のＰＬＬ回路で生成された内部クロック信号がシステムクロック信号に位相ロックした時に起動完了を示す起動状態信号を他の機能モジュールに供給するようにしている。この際、他の機能モジュールでは、自身のＰＬＬ回路に対するリセット解除後に、このＰＬＬ回路で生成された内部クロック信号がシステムクロック信号に位相ロックしており且つ起動完了を示す起動状態信号が１の機能モジュールから供給されたときに、信号処理部に対するリセットを解除する。
【００１１】
よって、上記したリセットシーケンスによれば、各機能モジュールの起動時間として想定される想定起動時間にマージン期間を加味した時間経過をもって順次、機能モジュール各々のリセットを解除して行く場合に比して、システム全体の起動期間を短縮させることが可能となる。
【００１２】
更に、本発明においては、各機能モジュール内に位相ロック検出回路及びアンドゲートを付加するだけで、上記した如きリセットシーケンスを実現することができるので、各機能モジュール内にウオッチドッグタイマ及び監視信号生成回路を設ける場合に比してシステム全体を小規模化することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明による情報処理システムの概略構成を示すブロック図である。
【図２】図１に示される周辺機器１及びＣＰＵ２の内部の動作を示すタイムチャートである。
【図３】図１に示される情報処理システムの変形例を示すブロック図である。
【図４】図３に示される周辺機器１及びＣＰＵ２の内部の動作を示すタイムチャートである。
【図５】図１に示される情報処理システムの応用例を示すブロック図である。
【発明を実施するための形態】
【００１４】
本発明においては、夫々がシステムクロック信号（ＣＫS）に位相同期した内部クロック信号（ＣＫ１、ＣＫ２）を生成するＰＬＬ回路（１０、２０）及びこの内部クロック信号に同期した信号処理を実行する信号処理部（１２、２２）を含む複数の機能モジュールを備えた情報処理システムを、システムリセット信号に応じて以下の如くリセットする。
【００１５】
複数の機能モジュールの内の１の機能モジュール（１）では、先ず、システムリセット信号に応じてＰＬＬ回路（１０）及び信号処理部（１２）をリセットした後にこのＰＬＬ回路（１０）に対するリセットのみを解除する。そして、このリセット解除後にＰＬＬ回路（１０）で生成された内部クロック信号（ＣＫ１）がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号（ＢＴ１CL）を他の機能モジュール（２）に供給する。一方、位相ロックしている場合には起動完了を示す第２の起動状態信号（ＢＴ１CL）をこの他の機能モジュールに供給すると共に信号処理部（１２）に対するリセットを解除する。
【００１６】
他の機能モジュール（２）では、起動中を示す第１の起動状態信号（ＢＴ１CL）に応じてＰＬＬ回路（２０）及び信号処理部（２２）をリセットする。そして、起動完了を示す第２の起動状態信号（ＢＴ１CL）に応じてＰＬＬ回路（２０）に対するリセットのみを解除し、このリセット解除後に、当該ＰＬＬ回路によって生成された内部クロック信号（ＣＫ２）がシステムクロック信号に位相ロックしたときに信号処理部（２２）に対するリセットを解除する。
【実施例】
【００１７】
図１は、本発明に係る情報処理システムの一例を示すブロック図である。
【００１８】
図１に示すように、かかる情報処理システムは、夫々が独立したＩＣチップに構築されている機能モジュールとして、周辺機器１、ＣＰＵ（Central Processing Unit）２、リセット信号生成部３、クロック信号発生部４、及びパワーオンリセット部５の各々が基板上に形成されてなるものである。尚、この情報処理システムとしては、図１に示されるが如き機能モジュールによる形態に限定されるものではない。
【００１９】
クロック信号発生部４は、この情報処理システムに電源を投入する電源スイッチ６による電源投入に応じてシステムクロック信号ＣＫSを生成し、これを周辺機器１、ＣＰＵ２及びリセット信号生成部３の各々に供給する。
【００２０】
パワーオンリセット部５は、電源スイッチ６による電源投入に応じて、図２に示す如きパルス状のパワーオンリセット信号ＲONを生成し、これをリセット信号生成部３に供給する。
【００２１】
リセット信号生成部３は、パワーオンリセット信号ＲONに応じて、図２に示す如きパルス幅ＴＲに亘り論理レベル０の状態を維持した後、論理レベル１の状態に遷移してこの論理レベル１の状態を維持するパルス状のシステムリセット信号ＲＳを生成し、これをシステムクロック信号ＣＫSに応じたタイミングで周辺機器１に供給する。尚、システムリセット信号ＲＳにおける論理レベル０はリセット実行を促すものであり、論理レベル１はリセット解除を促すものである。
【００２２】
周辺機器１に設けられているＰＬＬ（Phase-locked loop）回路１０は、パッドＰＤを介して周辺機器１に入力されたシステムリセット信号ＲＳが論理レベル０である間はリセット状態にある。尚、以降、外部端子、中継端子、入力又は出力バッファを含む接続部を「パッド」と称する。その後、かかるシステムリセット信号ＲＳの論理レベル１への遷移に応じて、ＰＬＬ回路１０は、そのリセット状態を解除し、パッドＰＤを介して周辺機器１に入力されたシステムクロック信号ＣＫSに位相同期した内部クロック信号ＣＫ１を生成する為の起動を開始する。この際、ＰＬＬ回路１０の起動中、つまり起動開始直後から図２に示す如き期間Ｔ１NGを経過するまでの間は、内部クロック信号ＣＫ１の位相は不安定な状態にある。そして、この期間Ｔ１NGの経過後、内部クロック信号ＣＫ１の位相は安定してシステムクロック信号ＣＫSの位相に同期した状態、いわゆる位相ロック状態に遷移する。ＰＬＬ回路１０は、かかる内部クロック信号ＣＫ１を位相ロック検出回路１１及び周辺信号処理部１２に供給する。位相ロック検出回路１１は、内部クロック信号ＣＫ１の位相がシステムクロック信号ＣＫSの位相に合致しているか否か、つまり位相ロックしているか否かを検出し、位相ロックしている場合には論理レベル１、位相ロックしていない場合には論理レベル０のＰＬＬロック信号ＰＬ１をアンドゲート１３に供給する。よって、位相ロック検出回路１１は、図２に示す如く、ＰＬＬ回路１０の起動開始直後は論理レベル０、引き続き期間Ｔ１NGが経過した時点で論理レベル０の状態から論理レベル１の状態に遷移するＰＬＬロック信号ＰＬ１をアンドゲート１３に供給する。アンドゲート１３は、ＰＬＬロック信号ＰＬ１及びシステムリセット信号ＲＳの論理積を求め、その論理積結果を起動状態信号ＢＴ１CLとして生成する。すなわち、アンドゲート１３は、ＰＬＬロック信号ＰＬ１又はシステムリセット信号ＲＳが論理レベル０となる場合にはＰＬＬ回路１０が起動中であることを示す論理レベル０の起動状態信号ＢＴ１CL（第１の起動状態信号）を生成する一方、両者が共に論理レベル１である場合には起動完了を示す論理レベル１の起動状態信号ＢＴ１CL（第２の起動状態信号）を生成する。アンドゲート１３は、かかる起動状態信号ＢＴ１CLを周辺信号処理部１２に供給すると共に、これをパッドＰＤを介して外部出力してＣＰＵ２に供給する。周辺信号処理部１２は、データ制御バス７を介してＣＰＵ２側から供給された各種情報データ及び処理命令に基づき、周辺機器１としての主機能を司る信号処理を情報データに施し、得られたデータ処理結果をデータ制御バス７を介してＣＰＵ２側に送出する。尚、周辺信号処理部１２には、このデータ処理を内部クロック信号ＣＫ１に同期させる為のフリップフロップを含む同期化回路（図示せぬ）と、データ処理の途中結果及び最終結果を保持する為のレジスタ（図示せぬ）と、が含まれている。周辺信号処理部１２は、起動状態信号ＢＴ１CLが論理レベル０の状態にある間、つまり図２に示すように、ＰＬＬ回路１０のリセット中及び起動中の期間に亘り、上記した同期化回路及びレジスタに保持されていた内容を初期値にリセットする。そして、起動状態信号ＢＴ１CLが論理レベ���１の状態に遷移すると、そのリセット状態が解除される。つまり、この時点において周辺機器１の起動が完了し、以降、周辺機器１は上記した如きデータ処理が可能な通常動作状態となる。
【００２３】
ＣＰＵ２の内部に設けられているＰＬＬ回路２０は、パッドＰＤを介してＣＰＵ２に入力された起動状態信号ＢＴ１CLが論理レベル０である間はリセット状態にある。その後、かかる起動状態信号ＢＴ１CLの論理レベル１への遷移に応じて、ＰＬＬ回路２０は、そのリセット状態を解除し、パッドＰＤを介してＣＰＵ２に入力されたシステムクロック信号ＣＫSに位相同期した内部クロック信号ＣＫ２を生成する為の起動を開始する。この際、ＰＬＬ回路２０の起動中、つまり起動開始直後から図２に示す如き期間Ｔ２NGを経過するまでの間は、内部クロック信号ＣＫ２の位相は不安定な状態にある。そして、この期間Ｔ２NGの経過後、内部クロック信号ＣＫ２の位相は安定してシステムクロック信号ＣＫSの位相に同期した状態、いわゆるロック状態に遷移する。ＰＬＬ回路２０は、かかる内部クロック信号ＣＫ２を位相ロック検出回路２１及びＣＰＵコア部２２に供給する。位相ロック検出回路２１は、内部クロック信号ＣＫ２の位相がシステムクロック信号ＣＫSの位相に合致しているか否か、つまり位相ロックしているか否かを検出し、位相ロックしている場合には論理レベル１、位相ロックしていない場合には論理レベル０のＰＬＬロック信号ＰＬ２をアンドゲート２３に供給する。例えば、位相ロック検出回路２１は、単位期間毎に、システムクロック信号ＣＫSのクロックパルス数と、内部クロック信号ＣＫ２のクロックパルスの数とを測定し、両クロックパルス数同士の比が所定比率と一致する回数が所定回数以上に亘り連続した場合に、ロックしていることを表す論理レベル１のＰＬＬロック信号ＰＬ２をアンドゲート２３に供給する。よって、位相ロック検出回路２１は、図２に示す如く、ＰＬＬ回路２０の起動開始直後は論理レベル０、引き続き期間Ｔ２NGが経過した時点で論理レベル０の状態から論理レベル１の状態に遷移するＰＬＬロック信号ＰＬ２をアンドゲート２３に供給する。アンドゲート２３は、ＰＬＬロック信号ＰＬ２及びシステムリセット信号ＲＳの論理積を求め、その論理積結果を起動状態信号ＢＴ２CLとして生成する。すなわち、アンドゲート２３は、ＰＬＬロック信号ＰＬ２又は起動状態信号ＢＴ１CLが論理レベル０となる場合にはＰＬＬ回路２０が起動中であることを示す論理レベル０の起動状態信号ＢＴ２CL（第１の起動状態信号）を生成する一方、両者が共に論理レベル１である場合には起動完了を示す論理レベル１の起動状態信号ＢＴ２CL（第２の起動状態信号）を生成する。アンドゲート２３は、かかる起動状態信号ＢＴ２CLをＣＰＵコア部２２に供給する。中央信号処理部としてのＣＰＵコア部２２は、データ制御バス７に接続されているＲＯＭ（図示せぬ）に格納されているプログラムに従った制御を内部クロック信号ＣＫ２に同期したタイミングで実行し、この際得られた各種情報データ及び処理命令を、データ制御バス７を介して周辺機器１に送出する。尚、ＣＰＵコア部２２は、命令デコーダ、プログラムカウンタ、レジスタ、メモリ、演算部及び制御部（図示せぬ）を含み、上記した起動状態信号ＢＴ２CLが論理レベル０の状態にある間、つまりＰＬＬ回路２０のリセット中及び起動中の期間に亘り、上記したプログラムカウンタ、レジスタ及びメモリに保持されていた内容���初期値にリセットする。そして、起動状態信号ＢＴ２CLが論理レベル０から論理レベル１の状態に遷移した時点で、ＣＰＵコア部２２のリセット状態が解除される。つまり、この時点においてＣＰＵ２の起動が完了し、以降、ＣＰＵ２は上記した如き周辺機器１に対する制御が可能な通常動作状態となる。
【００２４】
以下に、図１に示す情報処理システムにおける電源投入時のリセットシーケンスについて、図２を参照しつつ説明する。
【００２５】
周辺機器１内では、先ず、システムリセット信号ＲＳがリセットを促す論理レベル０の状態にある間に亘りＰＬＬ回路１０がリセットされる。その後、システムリセット信号ＲＳが論理レベル１の状態に遷移すると、ＰＬＬ回路１０に対するリセットが解除され、引き続きＰＬＬ回路１０は、外部入力されたシステムクロック信号ＣＫSに位相同期した内部クロック信号ＣＫ１を生成する為の起動を開始する。このＰＬＬ回路１０の起動中（期間Ｔ１NG）は、内部クロック信号ＣＫ１の位相は不安定な状態にあるが、起動完了後、内部クロック信号ＣＫ１の位相は安定してシステムクロック信号ＣＫSの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図２に示す如く、ＰＬＬロック信号ＰＬ１が論理レベル０の状態から、位相ロック状態にあることを示す論理レベル１に遷移する。また、周辺機器１内では、システムリセット信号ＲＳが論理レベル０の状態にある間、又はＰＬＬロック信号ＰＬ１が論理レベル０の状態にある間、つまりＰＬＬ回路１０が起動中（Ｔ１NG）であるが故に内部クロック信号ＣＫ１が位相ロックしていない状態にある間は、論理レベル０の起動状態信号ＢＴ１CLが生成される。この論理レベル０の起動状態信号ＢＴ１CLに応じて周辺機器１の中核となる周辺信号処理部１２がリセットされる。一方、システムリセット信号ＲＳがリセット解除を促す論理レベル１の状態に遷移し、且つＰＬＬロック信号ＰＬ１が論理レベル１の状態にある間、つまり内部クロック信号ＣＫ１が位相ロック状態にある場合には、ＰＬＬ回路１０の起動が完了したことを表す論理レベル１の起動状態信号ＢＴ１CLが生成される。かかる論理レベル１の起動状態信号ＢＴ１CLに応じて上記した周辺信号処理部１２に対するリセットが解除され、周辺信号処理部１２は通常のデータ処理が可能な状態に移行する。よって、周辺信号処理部１２は、例えシステムリセット信号ＲＳがリセットの解除を促す論理レベル１の状態に遷移しても、ＰＬＬ回路１０で生成された内部クロック信号ＣＫ１が不安定な状態にある間（Ｔ１NG）は、リセット状態に維持される。これにより、ＰＬＬ回路１０の起動直後に生成された不安定な内部クロック信号ＣＫ１による、周辺信号処理部１２の誤動作が防止される。
【００２６】
また、図１に示される情報処理システムでは、周辺機器１に搭載されているＰＬＬ回路１０の起動完了状態を示す起動状態信号ＢＴ１CLをＣＰＵ２側に供給し、この起動状態信号ＢＴ１CLによってＣＰＵ２を以下の如くリセットするようにしている。
【００２７】
すなわち、ＣＰＵ２内では、起動状態信号ＢＴ１CLが論理レベル０の状態にある間、つまり、システムリセット信号ＲＳがリセットを促す論理レベル０の状態にある間（ＴＲ）及び周辺機器１の内部クロック信号ＣＫ１が不安定な状態にある間（Ｔ１NG）において、ＰＬＬ回路２０がリセットされる。その後、周辺機器１内の内部クロック信号ＣＫ１が位相ロック状態に遷移すると、図２に示す如く、ＰＬＬ回路２０のリセットが解除され、引き続きＰＬＬ回路２０は、外部入力されたシステムクロック信号ＣＫSに位相同期した内部クロック信号ＣＫ２を生成すべき起動を開始する。このＰＬＬ回路２０の起動中（期間Ｔ２NG）は、内部クロック信号ＣＫ２の位相は不安定な状態にあるが、起動完了後、内部クロック信号ＣＫ２の位相は安定してシステムクロック信号ＣＫSの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図２に示す如く、ＰＬＬロック信号ＰＬ２が論理レベル０の状態から、このＰＬＬ回路２０が位相ロック状態にあることを示す論理レベル１に遷移する。この際、起動状態信号ＢＴ１CLが論理レベル０の状態にある間、又はＰＬＬロック信号ＰＬ２が論理レベル０の状態にある間、つまりＰＬＬ回路２０が起動中（Ｔ２NG）であるが故に内部クロック信号ＣＫ２が位相ロックしていない状態にある間は、論理レベル０の起動状態信号ＢＴ２CLが生成される。この論理レベル０の起動状態信号ＢＴ２CLに応じてＣＰＵ２の中核となるＣＰＵコア部２２がリセットされる。一方、起動状態信号ＢＴ１CLが周辺機器１側のＰＬＬ回路１０の起動完了を表す論理レベル１の状態にあり、且つＰＬＬロック信号ＰＬ２が論理レベル１の状態にある間は、ＰＬＬ回路２０の起動が完了したことを表す論理レベル１の起動状態信号ＢＴ２CLが生成される。かかる論理レベル１の起動状態信号ＢＴ２CLに応じて上記したＣＰＵコア部２２に対するリセットが解除される。
【００２８】
よって、ＣＰＵコア部２２は、例えシステムリセット信号ＲＳがリセットの解除を促す論理レベル１の状態に遷移しても、周辺機器１及びＣＰＵ２各々のＰＬＬ回路（１０、２０）で生成された内部クロック信号（ＣＫ１、ＣＫ２）が不安定な状態にある間（Ｔ１NG＋Ｔ２NG）はリセット状態に維持される。これにより、ＰＬＬ回路２０の起動直後に生成された不安定な内部クロック信号ＣＫ２による、ＣＰＵコア部２２の誤動作が防止される。
【００２９】
また、図１に示す情報処理システムでは、上記した如き起動状態信号ＢＴ１CLに応じて、ＣＰＵ２に搭載されているＰＬＬ回路２０を起動させ、このＰＬＬ回路２０の起動完了後にＣＰＵコア部２２のリセットを解除するようにしている。
【００３０】
よって、システムリセット信号ＲＳに応じて周辺機器１及びＣＰＵ２をリセットするにあたり、図２に示す如く、周辺機器１及びＣＰＵ２の順に且つ夫々のＰＬＬ回路の動作が安定してから順次、リセットを解除することが可能となる。
【００３１】
更に、かかるリセットシーケンスによれば、各ＰＬＬ回路の起動完了をもって直ちに周辺機器１及びＣＰＵ２のリセットが解除されるので、周辺機器及びＣＰＵ夫々の起動時間として想定される想定起動時間にマージン期間を加味した時間経過をもって順次リセットを解除して行く場合に比して、システム全体の起動時間が短縮される。
【００３２】
また、かかるリセットシーケンスを実現する為に、各機能モジュール内に位相ロック検出回路及びアンドゲートを付加するだけで良いので、各機能モジュール内にウオッチドッグタイマ及び監視信号生成回路を設けるようにした情報処理システムに比してシステム全体を小規模化することが可能となる。
【００３３】
図３は、図１に示される情報処理システムの変形例を示すブロック図である。
【００３４】
尚、図３に示す構成では、ＣＰＵ２内に設けられている２入力のアンドゲート２３に代えて３入力のアンドゲート２４を採用し、リセット信号生成部３から送出されたシステムリセット信号ＲＳを外部入力する為のパッドＰＤをＣＰＵ２に設けたものである。この際、周辺機器１で生成された起動状態信号ＢＴ１CLに代えてシステムリセット信号ＲＳで直にＰＬＬ回路２０をリセットすると共に、アンドゲート２４によってシステムリセット信号ＲＳ、起動状態信号ＢＴ１CL及びＰＬＬロック信号ＰＬ２の論理積結果を起動状態信号ＢＴ２CLとする点を除く他の構成は図１に示すものと同一である。
【００３５】
以下に、図３に示す構成による動作について、図４を参照しつつ説明する。
【００３６】
尚、図４に示すように、周辺機器１内での動作及びその作用効果は、図３に示されるものと同一であるので、以下に、ＣＰＵ２内での動作のみ説明する。
【００３７】
すなわち、図３に示される情報処理システムにおけるＣＰＵ２では、周辺機器１で生成された起動状態信号ＢＴ１CLと共に、リセット信号生成部３で生成されたシステムリセット信号ＲＳを外部入力し、両信号に応じてＣＰＵ２を以下の如くリセットするようにしている。
【００３８】
ＣＰＵ２内において、先ず、システムリセット信号ＲＳがリセットを促す論理レベル０の状態にある間（ＴＲ）にＰＬＬ回路２０がリセットされる。その後、図４に示す如くシステムリセット信号ＲＳが論理レベル１の状態に遷移すると、ＰＬＬ回路２０に対するリセットが解除され、引き続きＰＬＬ回路２０は、外部入力されたシステムクロック信号ＣＫSに位相同期した内部クロック信号ＣＫ２を生成すべき起動を開始する。このＰＬＬ回路２０の起動中（期間Ｔ２NG）は、内部クロック信号ＣＫ２の位相は不安定な状態にあるが、起動完了後、内部クロック信号ＣＫ２の位相は安定してシステムクロック信号ＣＫSの位相に同期した状態、いわゆる位相ロック状態に遷移する。これにより、図４に示す如く、ＰＬＬロック信号ＰＬ２が論理レベル０の状態から、位相ロック状態にあることを示す論理レベル１の状態に遷移する。また、ＣＰＵ２内では、システムリセット信号ＲＳが論理レベル０となる場合（ＴＲ）、又は起動状態信号ＢＴ１CLが論理レベル０となる場合（Ｔ１NG）、又はＰＬＬロック信号ＰＬ２が論理レベル０となる場合に、図４に示す如き論理レベル０の起動状態信号ＢＴ２CLが生成される。この論理レベル０の起動状態信号ＢＴ２CLに応じて、ＣＰＵ２の中核となるＣＰＵコア部２２がリセットされる。その後、システムリセット信号ＲＳがリセット解除を促す論理レベル１に遷移し、起動状態信号ＢＴ１CLがＰＬＬ回路１０の起動完了状態を示す論理レベル１となり且つ起動状態信号ＢＴ２CLがＰＬＬ回路２０の起動完了状態を示す論理レベル１となった場合に、図４に示す如く起動状態信号ＢＴ２CLが論理レベル０から論理レベル１に遷移する。かかる論理レベル１の起動状態信号ＢＴ２CLに応じて上記したＣＰＵコア部２２に対するリセットが解除され、ＣＰＵコア部２２は通常動作が可能な状態に移行する。
【００３９】
よって、ＣＰＵコア部２２は、例えシステムリセット信号ＲＳがリセットの解除を促す論理レベル１の状態に遷移しても、周辺機器１及びＣＰＵ２各々のＰＬＬ回路（１０、２０）で生成された内部クロック信号（ＣＫ１、ＣＫ２）が不安定な状態にある間はリセット状態に維持される。これにより、ＰＬＬ回路２０の起動直後に生成された不安定な内部クロック信号ＣＫ２による、ＣＰＵコア部２２の誤動作が防止される。
【００４０】
また、図３に示す情報処理システムでは、図１に示す構成と同様に、周辺機器１及びＣＰＵ２各々内に設けた位相ロック検出回路（１１、２１）によってＰＬＬ回路（１０、２０）の動作が安定しているか否かを検出し、その検出結果に基づいて夫々のリセット状態を解除して行くようにしている。よって、周辺機器及びＣＰＵ各々の起動時間として想定される想定起動時間にマージン期間を加味した時間の経過をもって順次、リセットを解除して行く場合に比して、システム全体の起動期間を短縮させることが可能となる。更に、周辺機器及びＣＰＵ各々内に、ウオッチドッグタイマ及び監視信号生成回路を設ける場合に比して回路規模を小規模化することが可能となる。
【００４１】
更に、図３に示す情報処理システムでは、周辺機器１のＰＬＬ回路１０の起動が完了し、且つＣＰＵ２のＰＬＬ回路２０の起動が完了した場合に、ＣＰＵコア部２２に対するリセットを解除するようにしている。よって、システムリセット信号ＲＳに応じて周辺機器１及びＣＰＵ２をリセットするにあたり、図４に示す如く、必ず周辺機器１及びＣＰＵ２の順に、且つ夫々のＰＬＬ回路の動作が安定してから順次、リセットが解除されることになる。
【００４２】
この際、図３に示す構成では、論理レベル０のシステムリセット信号ＲＳに応じて周辺機器１のＰＬＬ回路１０及びＣＰＵ２のＰＬＬ回路２０を共にリセットし、論理レベル１のシステムリセット信号ＲＳに応じて、これらＰＬＬ回路１０及び２０のリセット状態を同時に解除するようにしている。
【００４３】
よって、図１に示す構成を採用した場合に比して、リセット開始からＰＬＬ回路２０の起動完了までに費やされる時間が短縮されるので、システム全体の起動期間を更に短縮させることが可能となる。
【００４４】
尚、図１及び図３に示す実施例では、情報処理システムに搭載されている機能モジュールとして単一の周辺機器１及びＣＰＵ２を例にとってその接続形態を示しているが、図５に示す如く複数の周辺機器１1〜１n（ｎは２以上の整数）及びＣＰＵ２を直列に多段接続する場合にも同様な効果を奏することができる。
【００４５】
要するに、本発明においては、夫々が、システムクロック信号（ＣＫS）に位相同期した内部クロック信号（ＣＫ１、ＣＫ２）を生成するＰＬＬ回路（１０、２０）及びこの内部クロック信号に同期して動作する信号処理部（１２、２２）を含む複数の機能モジュール（１1〜１n、２）を備えた情報処理システムを、以下の如くリセットするものである。
【００４６】
この際、複数の機能モジュールの内の１の機能モジュール（１）には、ＰＬＬ回路（１０）で生成された内部クロック信号（ＣＫ１）がシステムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第１ＰＬＬロック信号（ＰＬ１）を生成する第１ロック検出部（１１）が含まれている。更に、この１の機能モジュール（１）には、以下の如き第１リセット制御部（アンドゲート１３）が含まれている。第１リセット制御部（１３）は、システムリセット信号がリセットを促す状態にある場合又は第１ＰＬＬロック信号が位相ロック状態にないことを示す場合には起動中を示す第１の起動状態信号（ＢＴ１CL）を生成してこれを他の機能モジュール（２）に供給する。一方、システムリセット信号がリセット解除を促す状態に有り且つ第１ＰＬＬロック信号が位相ロック状態を示す場合には、第１リセット制御部（１３）は、起動完了を示す第２の起動状態信号（ＢＴ１CL）を生成してこれを他の機能モジュール（２）に供給すると共に信号処理部（１２）に対するリセットを解除する。
【００４７】
一方、他の機能モジュール（２）には、ＰＬＬ回路（２０）で生成された内部クロック信号（ＣＫ２）がシステムクロック信号に対して位相ロック状態にあるか否かを検出しその検出結果を示す第２ＰＬＬロック信号（ＣＫ２）を生成する第２ロック検出部（２１）が含まれている。更に、他の機能モジュール（２）には、以下の如き第２リセット制御部（アンドゲート２３、２４）が含まれている。第２リセット制御部（アンドゲート２３、２４）は、上記した１の機能モジュール（１）から起動中を示す第１の起動状態信号が供給されている場合又は第２ＰＬＬロック信号が位相ロック状態にないことを示す場合には信号処理部（２２）をリセットせしめる信号（ＢＴ２CL）を生成する。一方、上記した１の機能モジュールから起動完了を示す第２の起動状態信号が供給されており且つ第２ＰＬＬロック信号が位相ロック状態を示す場合には、第２リセット制御部は、信号処理部（２２）に対するリセットを解除せしめる信号（ＢＴ２CL）を生成する。
【００４８】
かかる構成において、上記した１の機能モジュール（１）では、先ず、システムリセット信号に応じてＰＬＬ回路（１０）及び信号処理部（１２）をリセットした後にこのＰＬＬ回路（１０）に対するリセットのみを解除する。そして、このリセット解除後にＰＬＬ回路（１０）で生成された内部クロック信号（ＣＫ１）がシステムクロック信号に位相ロックしていない場合には起動中を示す第１の起動状態信号（ＢＴ１CL）を他の機能モジュール（２）に供給する。一方、位相ロックしている場合には起動完了を示す第２の起動状態信号（ＢＴ１CL）をこの他の機能モジュールに供給すると共に信号処理部（１２）に対するリセットを解除する。
【００４９】
他の機能モジュール（２）では、起動中を示す第１の起動状態信号（ＢＴ１CL）に応じてＰＬＬ回路（２０）及び信号処理部（２２）をリセットする。そして、起動完了を示す第２の起動状態信号（ＢＴ１CL）に応じてＰＬＬ回路（２０）に対するリセットのみを解除し、このリセット解除後に、当該ＰＬＬ回路によって生成された内部クロック信号（ＣＫ２）がシステムクロック信号に位相ロックしたときに信号処理部（２２）に対するリセットを解除するのである。
【符号の説明】
【００５０】
１          周辺機器
２          ＣＰＵ
３          リセット信号生成部
１０、２０  ＰＬＬ回路
１１、２１  位相ロック検出回路
１２        信号処理部
１３、２３  アンドゲート
２２        ＣＰＵコア部
【図１】
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【図２】
0005743092.tif 000003
【図３】
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【図４】
0005743092.tif 000005
【図５】
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