(57)【特許請求の範囲】
【請求項１】
データ読み出し指令に応じて、メモリから入力されるデータストローブ信号の論理レベルを検出するゲーティング回路と、
前記データ読み出し指令に応じて、前記データストローブ信号を第１論理レベルにクランプするクランプ回路と、
トレーニング期間に発行される前記データ読み出し指令の発行から、前記データストローブ信号の論理レベルが前記第１論理レベルから第２論理レベルに遷移するまでの時間を計時する計時回路と、
前記計時回路により計時される時間よりも所定時間短い時間である遅延時間を有する遅延回路と、
を有し、
前記計時回路と前記遅延回路とは、前記トレーニング期間に発行される前記データ読み出し指令に応答して動作し、
前記データ読み出し指令に応じたデータ読み出し動作において、
前記ゲーティング回路は、前記遅延時間に応じて前記データストローブ信号の論理レベルの検出を開始し、
前記所定時間は、前記データストローブ信号がトグルする期間の前の、前記データストローブ信号の前記第１論理レベルの期間より短い時間である
ことを特徴とするメモリインターフェース回路。
【請求項２】
前記クランプ回路は、前記データ読み出し指令に応じてクランプ動作を開始することを特徴とする請求項１に記載のメモリインターフェース回路。
【請求項３】
前記ゲーティング回路は、前記クランプ回路が前記クランプ動作を開始した後、前記データストローブ信号の論理レベルの検出を開始することを特徴とする請求項２に記載のメモリインターフェース回路。
【請求項４】
前記クランプ回路は、前記ゲーティング回路が前記データストローブ信号の論理レベルの前記第１論理レベルから第２論理レベルへの遷移を検出することに応じて、前記クランプ動作を解除することを特徴とする請求項３に記載のメモリインターフェース回路。
【請求項５】
データ読み出し指令に応じて、メモリから入力されるデータストローブ信号を第１論理レベルにクランプし、
トレーニング期間に発行される前記データ読み出し指令の発行から、前記データストローブ信号の論理レベルが前記第１論理レベルから第２論理レベルに遷移するまでの時間を計時し、
前記データストローブ信号がトグルする期間の前の、前記データストローブ信号の前記第１論理レベルの期間より短い時間である所定時間の長さだけ、前記計時された時間よりも短い遅延時間を記憶しておき、
前記データ読み出し指令に応じたデータ読み出し動作において、前記遅延時間に応じて前記データストローブ信号の論理レベルの検出を開始することを特徴とするメモリインターフェース方法。
【請求項６】
コントローラと、
メモリと、 
前記コントローラと前記メモリとに接続され、前記コントローラからの指令に応じて前記メモリへのアクセス動作を行なうメモリインターフェース回路と、
を有し、
前記メモリインターフェース回路は、
前記コントローラからのデータ読み出し指令に応じて、前記メモリから入力されるデータストローブ信号の論理レベルを検出するゲーティング回路と、
前記データ読み出し指令に応じて、前記データストローブ信号を第１論理レベルにクランプするクランプ回路と、
トレーニング期間に発行される前記データ読み出し指令の発行から、前記データストローブ信号の論理レベルが前記第１論理レベルから第２論理レベルに遷移するまでの時間を計時する計時回路と、
前記計時回路により計時される時間よりも所定時間短い時間である遅延時間を有する遅延回路と、
を有し、
前記計時回路と前記遅延回路とは、前記トレーニング期間に発行される前記データ読み出し指令に応答して動作し、
前記データ読み出し指令に応じたデータ読み出し動作において、
前記ゲーティング回路は、前記遅延時間に応じて前記データストローブ信号の論理レベルの検出を開始し、
前記所定時間は、前記データストローブ信号がトグルする期間の前の、前記データストローブ信号の前記第１論理レベルの期間より短い時間である
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、メモリインターフェース回路、メモリインターフェース方法、および電子機器に関する。
【背景技術】
【０００２】
ＤＤＲ−ＳＤＲＡＭは、クロックの立ち上がり及び立ち下がりの双方でデータを出力するメモリである。ＤＤＲ−ＳＤＲＡＭは、リードデータ信号を出力するとともにリードデータ信号に同期したデータストローブ信号を出力する。これにより、データ転送の要求元であるメモリインターフェース回路は、データストローブ信号の立ち上がりエッジおよび立ち下がりエッジを参照し正確にリードデータ信号の取り込みを行う。
【０００３】
データの読み出し動作を始める際、データストローブ信号を伝えるデータストローブ線はＤＤＲ−ＳＤＲＡＭが出力されていない期間においてハイインピーダンス状態になる。データの読み出しを指令入力後データストローブ線はメモリのデータ出力が行われる約１サイクル前にローレベルになるプリアンブル期間がある。
【０００４】
一般的な技術において、遅延回路は、データストローブ信号を複数に分け、それぞれに異なる遅延幅を与えることにより、異なる時期に入力されたデータストローブ信号を同時に複数獲得できる。Ｌ期間検出回路は、遅延回路にて異なる遅延を付加された複数のデータストローブ信号の位相を判別し、データストローブ信号が１サイクルの期間ローレベルであるとき、このローレベル期間をプリアンブル期間と検出する。このようにして、データストローブ信号のプリアンブル期間を検出する技術が知られている（例えば、特許文献１など）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２９３２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
データストローブ信号がハイインピーダンス中に内部にリードデータ信号の取り込むと、内部回路が誤動作することがある。
本願は、安定的にメモリからデータを読み出すことが可能なメモリインターフェース回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願の一側面によれば、メモリインターフェース回路は、データ読み出し指令に応じて、メモリから入力されるデータストローブ信号の論理レベルを検出するゲーティング回路と、データ読み出し指令に応じて、データストローブ信号を第１論理レベルにクランプするクランプ回路と、トレーニング期間に発行されるデータ読み出し指令の発行から、データストローブ信号の論理レベルが第１論理レベルから第２論理レベルに遷移するまでの時間を計時する計時回路と、計時回路により計時される時間よりも所定時間短い時間である遅延時間を有する遅延回路と、を有する。計時回路と遅延回路とは、トレーニング期間に発行されるデータ読み出し指令に応答して動作し、データ読み出し指令に応じたデータ読み出し動作において、ゲーティング回路は、遅延時間に応じてデータストローブ信号の論理レベルの検出を開始し、所定時間は、データストローブ信号がトグルする期間の前の、データストローブ信号の第１論理レベルの期間より短い時間である。
【発明の効果】
【０００８】
本願の一側面によれば、データストローブ信号がハイインピーダンス状態にある場合に誤ってデータストローブ信号の信号レベルの遷移を検出してしまうことがないので、リードデータ信号の誤取り込みを防止して安定的にメモリからデータを読み出すことができる。
【図面の簡単な説明】
【０００９】
【図１】データストローブ信号検出回路を備える電子機器を示すブロック図である。
【図２】第一実施形態に係るデータストローブ信号検出回路のブロック図である。
【図３】クランプ回路の第１具体例であるクランプ回路１１ａの回路図である。
【図４】クランプ回路の第２具体例であるクランプ回路１１ｂの回路図である。
【図５】クランプ回路の第３具体例であるクランプ回路１１ｃの回路図である。
【図６】第一実施形態に係るタイミングチャートである。
【図７】第二実施形態に係るデータストローブ信号検出回路のブロック図である。
【図８】レベル検出判定回路のブロック図である。
【図９】レベル検出判定回路に係るタイミングチャートである。
【図１０】第二実施形態に係るタイミングチャートである。
【発明を実施するための形態】
【００１０】
図１は、データストローブ信号検出回路を備える電子機器のブロック図である。電子機器１００は、コントローラ２００と、メモリインターフェース回路３００と、ＤＤＲ−ＳＤＲＡＭ４００とを備える。メモリインターフェース回路３００は、制御線ＣｏｎｔＬを介してコントローラ２００と接続される。そのうちの１つが後述するリードイネーブル線ＲＥＮＬである。データの読み出しを指令するための制御線である。コントローラ２００から出力される制御信号Ｃｏｎｔに応じてＤＤＲ−ＳＤＲＡＭ４００を制御する回路である。コントローラ２００から出力される制御信号Ｃｏｎｔうちの１つはリードイネーブル信号ＲＥＮである。データの読み出し指令である。メモリインターフェース回路３００では、コントローラ２００からリードイネーブル信号ＲＥＮが入力されると、メモリインターフェース回路３００はＤＤＲ−ＳＤＲＡＭ４００にデータ読み出し信号（不図示）を発して、ＤＤＲ−ＳＤＲＡＭ４００が読み出し動作を開始する。
【００１１】
メモリインターフェース回路３００は、ＤＤＲ−ＳＤＲＡＭ４００にＤＱ線ＤＱＬ及びＤＱＳ線ＤＱＳＬを介して接続される。ＤＱＳ線ＤＱＳＬを伝播するクロックに同期してＤＱ線ＤＱＬを介してデータが入出力される。ＤＤＲ−ＳＤＲＡＭ４００は、データと同期したクロックの立ち上がり及び立ち下がりの双方でデータの読み出しあるいは書き込みを行う、いわゆるダブルデータレートのＳＤＲＡＭである。メモリインターフェース回路３００がＤＤＲ−ＳＤＲＡＭ４００からデータを読み出す際、ＤＤＲ−ＳＤＲＡＭ４００は、ＤＱＳ線ＤＱＳＬに出力されるデータストローブ信号（以降、ＤＱＳ信号）に同期してリードデータ（以降、ＤＱ信号）をＤＱ線ＤＱＬに出力する。メモリインターフェース回路３００には、ＤＱＳ信号に同期してＤＱ信号が伝播される。メモリインターフェース回路３００は、ＤＱＳ信号を遅延させて立ち上がりエッジおよび立ち下がりエッジをＤＱ信号のデータが確定したタイミングにずらしてＤＱ信号の取り込みを行う。メモリインターフェース回路３００がＤＤＲ−ＳＤＲＡＭ４００にデータを書き込む際、メモリインターフェース回路３００は、ＤＤＲ−ＳＤＲＡＭ４００に、ＤＱＳ線ＤＱＳＬを介してＤＱＳ信号を出力すると共に、ＤＱ線ＤＱＬを介してＤＱＳ信号に同期させてＤＱ信号を出力する。
【００１２】
データストローブ信号検出回路１は、メモリインターフェース回路３００に含まれる回路である。制御線ＣｏｎｔＬに含まれるリードイネーブル線ＲＥＮＬと接続されリードイネーブル信号ＲＥＮが入力され、ＤＱＳ線ＤＱＳＬと接続されＤＱＳ信号が入力される。ＤＱＳ信号の立ち上がりエッジおよび立ち下がりエッジを遅延して内部データストローブ線ＩＤＱＳＬに内部データストローブ信号ＩＤＱＳを出力する。データ信号取込回路２には、内部ＤＱＳ線ＩＤＱＳＬが接続され内部データストローブ信号ＩＤＱＳが入力される。ＤＱ線ＤＱＳＬと接続されＤＱ信号が入力される。メモリインターフェース回路３００は、内部データストローブ信号ＩＤＱＳに基づいて、データ信号取込回路２によりＤＱ信号を取り込む。
【００１３】
ＤＤＲ−ＳＤＲＡＭ４００から転送されてくるＤＱ信号の取り込みを行なうために、ＤＱ信号が同期するＤＱＳ信号の論理レベルを検出する必要がある。具体的には、ＤＱＳ信号は、ＤＱ信号が同期する際のトグル期間に先立ってプリアンブル期間と称するローレベルに維持される期間を有する。このプリアンブル期間からトグル期間に移行するハイレベル遷移を検出することでＤＱ信号の取り込みのタイミングを検出する。検出動作の期間は、一般的にゲーティング期間と称される。データストローブ信号検出回路１では、リードイネーブル信号ＲＥＮのハイレベル遷移によりゲーティング期間が開始される場合である。すなわち、コントローラ２００からのデータ読み出し指令に応じて、ＤＤＲ−ＳＤＲＡＭ４００から転送されるＤＱＳ信号の論理レベルを検出するゲーティング期間が開始される。
【００１４】
データストローブ信号検出回路１では、ゲーティング動作が開始されるタイミングは、リードイネーブル信号ＲＥＮがハイレベルに遷移するデータの読み出し指令に応じたタイミングでありプリアンブル期間が開始される前である。ＤＱＳ線ＤＱＳＬはＤＤＲ−ＳＤＲＡＭ４００から駆動されていない状態にあるが、ＤＱＳ線ＤＱＳＬを接地電位にクランプする回路が備えられているため、ゲーティング期間においてハイインピーダンス状態のＤＱＳ線ＤＱＳＬを検出することはない。ＤＤＲ−ＳＤＲＡＭ４００の製造上のばらつきや、使用温度・動作電源電圧などの使用条件などにより、データ読み出し信号が入力されてからプリアンブル期間が開始されるまでの期間にばらつきが生じることが考えられるが、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態にされることはなく、ＤＱＳ線ＤＱＳＬへのノイズ等の影響による論理レベルの不測の変動を抑止する。
【００１５】
図２は、第一実施形態に係るデータストローブ信号検出回路のブロック図である。データストローブ信号検出回路１ａは、アンド回路１０と、クランプ回路１１と、ＤＬＬ回路１２とを備える。アンド回路１０は、２入力１出力端子を備えた素子である。アンド回路１０の一方の入力端子にはＤＱＳ線ＤＱＳＬが接続されＤＱＳ信号が入力される。アンド回路１０の他方の入力端子にはリードイネーブル線ＲＥＮＬが接続されリードイネーブル信号ＲＥＮが入力される。リードイネーブル信号ＲＥＮがゲーティング動作開始の信号である。アンド回路１０の出力端子はＤＬＬ回路１２に接続される。ＤＱＳ線ＤＱＳＬにはクランプ回路１１が接続される。この場合では、ＤＱＳ信号は差動信号ではないが、差動信号である場合、ＢＤＱＳ線ＢＤＱＳＬを電源にクランプすることでも同様となる。
【００１６】
クランプ回路１１は、ＤＱＳ線ＤＱＳＬを接地電位にクランプする。ＤＱＳ信号の伝播遅延に関わらずクランプが行なわれることにより、リードイネーブル信号ＲＥＮのハイレベル遷移に応じてゲーティング動作が開始され、少なくともゲーティング動作の初期段階ではＤＱＳ線ＤＱＳＬはＤＤＲ−ＳＤＲＡＭ４００から駆動されていない状態であっても、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態になることはない。ＤＬＬ回路１２の出力端子には内部ＤＱＳ線ＩＤＱＳＬが接続され内部データストローブ信号ＩＤＱＳが出力される。内部データストローブ信号ＩＤＱＳは、ＤＱＳ信号に遅延が付与された信号である。ＤＤＲ−ＳＤＲＡＭ４００からデータを読み出す際、ＤＱＳ信号に同期してＤＱ信号が出力される。内部データストローブ信号ＩＤＱＳは、ＤＱＳ信号に同期して伝播するＤＱ信号に対して遅延した信号となる。ＤＬＬ回路１２による遅延を調整することにより、内部データストローブ信号ＩＤＱＳは、メモリインターフェース回路３００がＤＱ信号を取り込む際のトリガ信号となる。すなわち、内部データストローブ信号ＩＤＱＳのエッジに先立ってＤＱ信号の論理レベルが確定する時間すなわちＤＱ信号のセットアップ時間、および内部データストローブ信号ＩＤＱＳのエッジの後ＤＱ信号の論理レベルが保持されている時間すなわちＤＱ信号のホールド時間が確保されるタイミングまで遅延される。
【００１７】
図３は、クランプ回路の第１具体例であるクランプ回路１１ａの回路図である。クランプ回路１１ａは、選択スイッチ回路１３と抵抗Ｒ１とを備える。選択スイッチ回路１３は、一方側に配線される２本の配線の何れかを他方側に配線される１本の配線に接続する。選択端子（ＳＥＬ）にはリードイネーブル線ＲＥＮＬが接続される。リードイネーブル線ＲＥＮＬのリードイネーブル信号ＲＥＮの論理レベルにより２本の配線のいずれを選択するかが決定される。一方側の２本の配線のうちの１の配線は、書き込み時のクロック信号が伝搬するクロック線ＷＣＫＬである。書き込み時のクロック信号は、書き込みデータが同期するクロックである。クロック線ＷＣＫＬがＤＱＳ線ＤＱＳＬに接続されることにより、書き込みデータであるＤＱ信号が書き込み時のＤＱＳ信号に同期して、ＤＤＲ−ＳＤＲＡＭ４００に伝搬される。書き込み時のＤＱＳ信号は、書き込みデータであるＤＱ信号が同期するストローブ信号である。
【００１８】
一方側の２本の配線のうちの他の配線は抵抗Ｒ１を介して接地電位に接続される。他方側に配線される１本の配線はＤＱＳ線ＤＱＳＬである。リードイネーブル信号ＲＥＮがハイレベルであり、ＤＤＲ−ＤＲＡＭ４００からの読み出し動作が行われる場合には、抵抗Ｒ１が選択される。ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。リードイネーブル信号ＲＥＮがローレベルであり、ＤＤＲ−ＤＲＡＭ４００への書き込み動作が行われる場合には、クロック線ＷＣＫＬが接続される。書き込みデータであるＤＱ信号が同期するＤＱＳ信号が出力される。
【００１９】
図４は、クランプ回路の第２具体例であるクランプ回路１１ｂの回路図である。クランプ回路１１ｂは、スイッチＳＷ１と、スイッチＳＷ２と、抵抗Ｒ２と、抵抗Ｒ３とを備える。スイッチＳＷ１は、一端がＤＱＳ線ＤＱＳＬに接続され他端が抵抗Ｒ２を介し電源電圧ＶＤＤに接続される。スイッチＳＷ１のオンオフ制御はイネーブル信号ＥＮ１によって行なわれる。スイッチＳＷ２は、一端がＤＱＳ線ＤＱＳＬに接続され他端が抵抗Ｒ３を介し接地電位に接続される。スイッチＳＷ２のオンオフ制御はリードイネーブル信号ＲＥＮによって行なわれる。
【００２０】
図５は、クランプ回路の第３具体例であるクランプ回路１１ｃの回路図である。クランプ回路１１ｃは、抵抗Ｒ４を備えている。抵抗Ｒ４は、一端がＤＱＳ線ＤＱＳＬに接続され、他端が接地電位に接続される。
【００２１】
以下、第１乃至第３具体例に係るクランプ回路１１ａ〜１１ｃの作用について説明する。
【００２２】
第一実施形態の第１具体例に係るクランプ回路１１ａでは、コントローラ２００から出力されるリードイネーブル信号ＲＥＮがハイレベルに遷移すると、選択スイッチ回路１３では抵抗Ｒ１が選択される。これにより、ＤＱＳ線ＤＱＳＬと接地電位とが抵抗Ｒ１を介し接続され、ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。クランプ状態は、リードイネーブル信号ＲＥＮがハイレベルである期間、すなわちＤＤＲ−ＳＤＲＡＭ４００からの読み出し動作中、継続される。また、リードイネーブル信号ＲＥＮがローレベルに遷移すると、選択スイッチ回路１３ではクロック線ＷＣＫＬが選択される。ＤＱＳ線ＤＱＳＬとクロック線ＷＣＫＬとが接続される。これにより、ＤＤＲ−ＳＤＲＡＭ４００への書き込みデータであるＤＱ信号が同期するＤＱＳ信号が、メモリインターフェース回路３００からＤＱＳ線ＤＱＳＬに送出される。
【００２３】
第一実施形態の第２具体例に係るクランプ回路１１ｂでは、リードイネーブル信号ＲＥＮがハイレベルに遷移すると、スイッチＳＷ２は接続状態となる。これにより、ＤＱＳ線ＤＱＳＬは、抵抗Ｒ３を介し接地電位に接続され、ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。クランプ状態は、リードイネーブル信号ＲＥＮがハイレベルである期間、すなわちＤＤＲ−ＳＤＲＡＭ４００からの読み出し動作中、継続される。また、リードイネーブル信号ＲＥＮがローレベルに遷移すると、スイッチＳＷ２は開放状態となる。これにより、ＤＱＳ線ＤＱＳＬは接地電位へのクランプ状態が解除される。また、必要に応じて、イネーブル信号ＥＮ１によりスイッチＳＷ１を導通する。ＤＱＳ線ＤＱＳＬは、抵抗Ｒ２を介して電源電圧ＶＤＤに接続され、電源電圧ＶＤＤにクランプされる。
【００２４】
第一実施形態の第３具体例に係るクランプ回路１１ｃでは、ＤＱＳ線ＤＱＳＬは、常時、抵抗Ｒ４を介し接地電位に接続され、ＤＱＳ線ＤＱＳＬは接地電位にクランプされている。ＤＱＳ信号が差動信号である場合、ＢＤＱＳ線ＢＤＱＳＬは電源電圧ＶＤＤにクランプされてもよい。
【００２５】
次に、第一実施形態に係るデータストローブ信号検出回路１ａの読み出し動作タイミングについて説明する。図６は、第一実施形態に係るタイミングチャートである。コントローラ２００からデータのアクセス指令が発せられる前の期間ｔ１では、リードイネーブル信号ＲＥＮはローレベルである。また、期間ｔ１の間、ＤＱＳ信号はハイインピーダンス状態である。期間ｔ１では、ＤＱＳ信号の論理状態の如何に関わらず、アンド回路１０の出力信号はローレベルである。リードイネーブル信号ＲＥＮがローレベルであるからである。
【００２６】
コントローラ２００からデータのアクセス指令が発せられリードイネーブル信号ＲＥＮがローレベルからハイレベルに遷移し、期間ｔ２が開始されると、クランプ回路１１がクランプ回路１１ａの場合には、選択スイッチ回路１３により、ＤＱＳ線ＤＱＳＬが抵抗Ｒ１を介して接地電位にクランプされる。クランプ回路１１がクランプ回路１１ｂの場合には、スイッチＳＷ２により、ＤＱＳ線ＤＱＳＬが抵抗Ｒ３を介して接地電位にクランプされる。クランプ回路１１がクランプ回路１１ｃの場合には、ＤＱＳ線ＤＱＳＬは抵抗Ｒ４を介して常時、接地電位にクランプされている。これにより、ＤＱＳ線ＤＱＳＬがＤＤＲ−ＳＤＲＡＭ４００から駆動されていない状態であっても、ＤＱＳ線ＤＱＳＬに存在する電荷は、抵抗Ｒ１、Ｒ３、あるいはＲ４を介して接地電位に排出され、ＤＱＳ線ＤＱＳＬのフローティング状態を防ぐことができる。ＤＱＳ線ＤＱＳＬは接地電位に維持される。ＤＤＲ−ＳＤＲＡＭ４００がＤＱＳ線ＤＱＳＬにローレベルのＤＱＳ信号を出力するプリアンブル期間ｔ３の開始前であってＤＱＳ線ＤＱＳＬが駆動されていない状態である期間ｔ２の間、クランプ回路１１ａ、１１ｂ、あるいは１１ｃによりＤＱＳ信号はローレベルに維持される。一般的な技術においては、期間ｔ２は、ＤＱＳ線ＤＱＳＬがＤＤＲ−ＳＤＲＡＭ４００から駆動されておらずハイインピーダンス状態にある（期間ｔ４）。
【００２７】
ここで、抵抗Ｒ１、Ｒ３、あるいはＲ４がＤＱＳ線ＤＱＳＬの電位を接地電位に引抜く電流を流す能力は、ＤＱＳ信号を駆動するＤＤＲ−ＳＤＲＡＭ４００の電流を流す能力に比べ十分に少ない。このため、ＤＤＲ−ＳＤＲＡＭ４００からＤＱＳ信号を駆動する際、ＤＤＲ−ＳＤＲＡＭ４００はＤＱＳ信号をローレベル、あるいはハイレベルに駆動することができる。ＤＱＳ信号は、その論理レベルがローレベルに維持されるプリアンブル期間の後、ハイレベルに遷移する。ＤＱＳ信号がハイレベルに遷移すると、リードイネーブル信号ＲＥＮはハイレベルであるので、アンド回路１０の出力信号はハイレベルとなる。また、ＤＱＳ信号がローレベルに遷移すれば、アンド回路１０の出力信号はローレベルとなる。ＤＱＳ信号と同相の信号が出力される。アンド回路１０の出力信号は、ＤＬＬ回路１２を介して遅延を付加され、内部データストローブ信号ＩＤＱＳとして出力される。メモリインターフェース回路３００では、内部データストローブ信号ＩＤＱＳの立ち上がりエッジおよび立ち下がりエッジをＤＱ信号の取り込みタイミングとすることができる。
【００２８】
コントローラ２００から出力されるリードイネーブル信号ＲＥＮがハイレベルに遷移した後、ＤＤＲ−ＳＤＲＡＭ４００からの読み出し動作に応じて、ＤＱＳ信号は、駆動されていない状態からローレベルであるプリアンブル状態を経てトグルし、クロック信号として出力される。一方、データストローブ信号検出回路１は、リードイネーブル信号ＲＥＮのハイレベル遷移に応じてゲーティング動作を開始する。ＤＤＲ−ＳＤＲＡＭ４００の製造上のばらつきや、使用温度・動作電源電圧などの使用条件などにより、ＤＤＲ−ＤＡＭ４００の動作特性にばらつきがあってＤＱＳ信号などの信号の伝播遅延時間にはばらつきが生じても、ゲーティング開始と同タイミングでクランプ動作が開始され、あるいは常時クランプされている。
【００２９】
ＤＱＳ線ＤＱＳＬにクランプ回路１１を設けることにより、読み出し動作において、リードイネーブル信号ＲＥＮがハイレベルの間、ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。よって、ＤＱＳ線ＤＱＳＬが駆動されない状態にあっても、クランプ回路１１によりＤＱＳ信号はローレベルに維持される（期間ｔ２）。リードイネーブル信号ＲＥＮがハイレベルに遷移した後に、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態に維持されることはなく、ノイズ等によりＤＱＳ線ＤＱＳＬに不測の立ち上がりエッジまたは立ち下がりエッジが生じる恐れがない。これにより、メモリインターフェース回路３００がＤＱＳ信号の不測のエッジを検出することはなく、ＤＱＳ信号を誤検出することはない。誤ったＤＱ信号を取り込む恐れがない。
【００３０】
また、クランプ回路１１が電流を流す能力は、ＤＱＳ線ＤＱＳＬを駆動するＤＤＲ−ＳＤＲＡＭ４００に備えられる図示しないドライバの電流を流す能力と比べ十分に小さい。このため、ＤＤＲ−ＳＤＲＡＭ４００がＤＱＳ線ＤＱＳＬを駆動する際、ＤＤＲ−ＳＤＲＡＭ４００は充分な駆動能力を持ってＤＱＳ信号をローレベルからハイレベルに遷移することができる。このことにより、クランプ回路１１によるＤＱＳ線ＤＱＳＬの接地電位へのクランプ状態が継続している場合であっても、ＤＱＳ信号の論理レベルの遷移を遅滞なくデータストローブ信号検出回路１ａに取り込むことができる。取り込まれたＤＱＳ信号に基づいて生成される内部データストローブ信号ＩＤＱＳにより、正確にＤＱ信号を取り込むことができる。また、クランプ回路１１は、第１具体例として例示されるクランプ回路１１ａでは選択スイッチ回路１３と抵抗Ｒ１を備える回路であり、第２具体例として例示されるクランプ回路１１ｂではスイッチＳＷ１、ＳＷ２、抵抗Ｒ２、Ｒ３を備える回路であり、第３具体例として例示されるクランプ回路１１ｃでは抵抗Ｒ４を備える回路であり、何れも簡略な回路を備えるものである。回路規模が小さく抑えられると共に、回路の制御は、リードイネーブル信号ＲＥＮによるスイッチの切り替え動作を必要とする程度であり、複雑な制御は必要とされない。
【００３１】
以上の説明では、クランプ回路１１ａ、１１ｂにおける切り替え制御はリードイネーブル信号ＲＥＮにより行われるとして説明した。しかしながら、他の制御に依ることも可能である。例えば、クランプ回路１１ａ、１１ｂにおいて、リードイネーブル線ＲＥＮＬに代えてフリップフロップ回路のＱ出力端子を接続する。フリップフロップ回路のセット端子にはリードイネーブル信号ＲＥＮを入力し、リセット端子にはＤＱＳ信号の最初のハイレベル遷移に応じた信号を入力する。これにより、フリップフロップ回路は、リードイネーブル信号ＲＥＮのハイレベルに応じてセットされ、Ｑ出力端子からハイレベル信号が出力される。そして、ＤＱＳ信号の最初のハイレベル遷移に応じてリセットされ、Ｑ出力端子からローレベル信号が出力される。また、ＤＱＳ信号は単相の信号でなくＤＱＳ信号が差動信号である場合、ＢＤＱＳ線ＢＤＱＳＬは電源電圧ＶＤＤにクランプされることでも、同様の動作となる。
【００３２】
これにより、プリアンブル期間の終了によりＤＱＳ信号がハイレベルに遷移することを検出した後は、クランプ回路１１ａ、１１ｂはＤＱＳ線ＤＱＳＬから切り離される。ＤＤＲ−ＳＤＲＡＭ４００からのデータの読み出し時に、クランプ回路１１ａ、１１ｂがＤＱＳ信号のトグル駆動の際の負荷にはならず、ＤＤＲ−ＳＤＲＡＭ４００からのＤＱＳ線ＤＱＳLの駆動性能を維持することができる。また、クランプ回路１１ａ、１１ｂの接続に伴うリーク電流をなくすことができ、消費電流の増大を抑止することができる。
【００３３】
図７は、第二実施形態に係るデータストローブ信号検出回路のブロック図である。データストローブ信号検出回路１ｂは、レベル検出判定回路２１、遅延回路２２、アンド回路１０、クランプ回路１１、およびＤＬＬ回路１２を備える。
【００３４】
レベル検出判定回路２１は、３入力端子１出力端子を備える回路である。１つ目の入力端子には、リードイネーブル線ＲＥＮＬが接続されリードイネーブル信号ＲＥＮが入力される。２つ目の入力端子であるイネーブル端子（ＥＮ）には、トレーニングイネーブル線ＴＥＮＬが接続されトレーニングイネーブル信号ＴＥＮが入力される。３つ目の入力端子には、ＤＱＳ線ＤＱＳＬが接続されＤＱＳ信号が入力される。出力端子には、遅延値線ＤＮＬが接続され遅延値信号ＤＮが出力される。
【００３５】
ここで、トレーニングイネーブル信号ＴＥＮとは、コントローラ２００から出力される制御信号Ｃｏｎｔうちの１つであり、レベル検出判定回路２１の動作状態と休止状態とを制御する。遅延値信号ＤＮとは、リードイネーブル信号ＲＥＮのハイレベル遷移からＤＱＳ信号のトグル開始時のハイレベル遷移までの時間を示す信号である。レベル検出判定回路２１は、トレーニングイネーブル信号ＴＥＮに応じて動作が開始され、リードイネーブル信号ＲＥＮのハイレベル遷移からＤＱＳ信号のハイレベル遷移間での時間を計時する回路である。
【００３６】
遅延回路２２は、２入力端子１出力端子を備える回路である。１つ目の入力端子であるイネーブル端子（ＥＮ）には、リードイネーブル線ＲＥＮＬが接続されリードイネーブル信号ＲＥＮが入力される。２つ目の入力端子には、遅延値線ＤＮＬが接続され遅延値信号ＤＮが入力される。出力端子には、ゲーティング線ＧＥＮＬが接続されゲーティング信号ＧＥＮが出力される。遅延回路２２は、入力された遅延値信号ＤＮに基づき計時情報を遅延値として記憶する。ゲーティング信号ＧＥＮは、トレーニングイネーブル信号ＴＥＮによりレベル検出判定回路２１が休止状態にある場合、すなわち、通常動作時において、遅延回路２２にリードイネーブル信号ＲＥＮが入力されてから、遅延値に応じて遅延して出力される信号である。
【００３７】
アンド回路１０は、２入力１出力端子を備える回路である。アンド回路１０の一方の入力端子には、ＤＱＳ線ＤＱＳＬが接続されＤＱＳ信号が入力される。他方の入力端子には、ゲーティング線ＧＥＮＬが接続されゲーティング信号ＧＥＮが入力される。出力端子はＤＬＬ回路１２に接続される。ＤＱＳ線ＤＱＳＬにはクランプ回路１１が接続される。ＤＬＬ回路１２の出力端子には内部データストローブ線ＩＤＱＳＬが接続され内部データストローブ信号ＩＤＱＳが出力される。
【００３８】
データストローブ信号検出回路１ｂが備えるアンド回路１０は、ゲーティング動作が行われていない状態ではゲーティング信号ＧＥＮがローレベルであり、ＤＱＳ信号の論理レベルに関わらず出力信号はローレベルに保たれる。ゲーティング信号ＧＥＮがハイレベルに遷移しゲーティング動作の開始が指示されると、アンド回路１０は入力されたＤＱＳ信号と同相の信号をＤＬＬ回路１２に出力する。ＤＬＬ回路１２はこの信号に遅延を付与した内部データストローブ信号ＩＤＱＳを出力する。
【００３９】
電子機器では、一般的に、製造上のばらつきや、使用温度・動作電源電圧などの使用条件などにより動作特性にばらつきが生じ信号の伝播遅延時間がばらつく。
【００４０】
データストローブ信号検出回路１ｂは、こうした信号の伝播遅延時間のばらつきに関わらず、ゲーティング信号ＧＥＮの出力タイミングを調整する。これにより、信号の伝播遅延時間のばらつきに関わらず、ゲーティング動作の開始をプリアンブル期間内に設定する。信号の伝播遅延時間のばらつきに関わらず、プリアンブル期間内にゲーティング動作の開始タイミングが設定されるよう、ＤＤＲ−ＳＤＲＡＭ４００の読み出し動作に先立ってトレーニングイネーブル信号ＴＥＮに応じてトレーニング動作を行い、ゲーティング動作の開始タイミングを設定する。
【００４１】
レベル検出判定回路２１は、トレーニング動作時、リードイネーブル信号ＲＥＮのハイレベル遷移からＤＱＳ信号のハイレベル遷移までの時間からクロック信号ＣＫの１クロックを減じた値が計時される。計時された時間は遅延値信号ＤＮとして遅延回路２２に対して出力される。遅延回路２２は、遅延値信号ＤＮにより指示される計時時間を遅延時間として記憶される。これにより、遅延回路２２から出力されるゲーティング信号ＧＥＮは、信号の伝播遅延時間のばらつきに関わらず、プリアンブル期間にハイレベルに遷移することとなる。ここで、プリアンブル期間より短い時間とは、例えば、プリアンブル期間の略半分の時間である。以上がトレーニング動作として行なわれる。実際のデータ読み出し動作に先立って、あらかじめ、遅延回路２２に遅延時間が設定される。
【００４２】
トレーニング動作により遅延回路２２に遅延時間が記憶された後、通常のデータ読み出し動作が行なわれる。データ読み出し動作では、遅延回路２２は、リードイネーブル信号ＲＥＮのハイレベル遷移に、遅延回路２２に記憶されている遅延時間が付与されて、ゲーティング信号ＧＥＮが出力される。ゲーティング信号ＧＥＮのハイレベル遷移に応じてゲーティング動作が開始される。ゲーティング信号ＧＥＮのハイレベル遷移はプリアンブル期間に行なわれるので、ゲーティング動作は、ＤＱＳ線ＤＱＳＬがローレベルに駆動されるプリアンブル期間に開始される。
【００４３】
図８は、レベル検出判定回路のブロック図である。レベル検出判定回路２１は、タイミング回路２３と、レベル検出回路２４と、クロックカウンタ回路２５とを備える。
【００４４】
タイミング回路２３は、３入力端子２出力端子を備えた素子である。１つ目の入力端子には、リードイネーブル線ＲＥＮＬが接続されリードイネーブル信号ＲＥＮが入力される。２つ目の入力端子であるイネーブル端子（ＥＮ）には、トレーニングイネーブル線ＴＥＮＬが接続されトレーニングイネーブル信号ＴＥＮが入力される。３つ目の入力端子には、制御線ＪＤＧＬが接続され制御信号ＪＤＧが入力される。制御信号ＪＤＧはレベル検出回路２４の出力信号である。１つ目の出力端子には、第１イネーブル線ＲＤＥＮ１Ｌが接続され第１イネーブル信号ＲＤＥＮ１が出力される。２つ目の出力端子には、第２イネーブル線ＲＤＥＮ２Ｌが接続され第２イネーブル信号ＲＥＤＮ２が出力される。
【００４５】
第１イネーブル信号ＲＥＤＮ１は、リードイネーブル信号ＲＥＮがハイレベルに遷移と同相でハイレベル遷移する制御信号である。第１イネーブル信号ＲＤＥＮ１は、クランプ回路１１に入力される。クランプ回路１１ａの場合、リードイネーブル信号ＲＥＮに代えて入力される。第１イネーブル信号ＲＤＥＮ１がハイレベルに遷移した後、ＤＱＳ線ＤＱＳＬは抵抗Ｒ１を介して接地電位にクランプされる。クランプ回路１１ｂの場合、リードイネーブル信号ＲＥＮに代えて入力される。第１イネーブル信号ＲＤＥＮ１がハイレベルに遷移した後、ＤＱＳ線ＤＱＳＬは抵抗Ｒ３を介して接地電位にクランプされる。
【００４６】
第２イネーブル信号ＲＥＤＮ２は、リードイネーブル信号ＲＥＮのハイレベル遷移の１周期後にハイレベル遷移する制御信号である。制御信号ＪＤＧのハイレベル遷移に応じてローレベル遷移する。
【００４７】
レベル検出回路２４は、３入力端子１出力端子を備えた素子である。１つ目の入力端子であるクロック端子（ＣＫ）には、クロック線ＣＫＬが接続されクロック信号ＣＫが入力される。２つ目の入力端子であるイネーブル端子（ＥＮ）には、トレーニングイネーブル線ＴＥＮＬが接続されトレーニングイネーブル信号ＴＥＮが入力される。３つ目の入力端子には、ＤＱＳ線ＤＱＳＬが接続されＤＱＳ信号が入力される。出力端子には、制御線ＪＤＧＬが接続され制御信号ＪＤＧが出力される。
【００４８】
ここで、クロック信号ＣＫは、ＤＤＲ−ＳＤＲＡＭ４００から出力されるＤＱＳ信号の１／２周期のクロックである。制御信号ＪＤＧとは、ＤＱＳ信号のハイレベルの間に、クロック信号のハイレベル遷移を捉えてハイレベル遷移する信号である。
【００４９】
クロックカウンタ回路２５は、３入力端子１出力端子を備えた素子である。１つ目の入力端子であるクロック端子（ＣＫ）には、クロック線ＣＫＬが接続されクロック信号ＣＫが入力される。２つ目の入力端子であるイネーブル端子（ＥＮ）には、第２イネーブル線ＲＤＥＮ２Ｌが接続され第２イネーブル信号ＲＤＥＮ２が入力される。３つ目の入力端子には、制御線ＪＤＧＬが接続され制御信号ＪＤＧが入力される。出力端子には、遅延値線ＤＮＬが接続され遅延値信号ＤＮが出力される。クロックカウンタ回路２５は、第２イネーブル信号ＲＥＤＮ２がハイレベル遷移に応じてクロック信号ＣＫのハイレベル遷移のエッジのカウントが開始される回路である。制御信号ＪＤＧのハイレベル遷移が入力されると、カウントが終了される。カウント回数は遅延値信号ＤＮとして出力される。
【００５０】
次に、第二実施形態に係るレベル検出判定回路２１が、ゲーティング動作開始のタイミングを設定する動作について説明する。トレーニング動作についての説明である。図９は、レベル検出判定回路２１に係るタイミングチャートである。トレーニングイネーブル信号ＴＥＮに応じてトレーニング動作のイネーブル状態となる。コントローラ２００からデータ読み出し指令が発せられる前の状態では、リードイネーブル信号ＲＥＮはローレベルである。また、ＤＱＳ線ＤＱＳＬは駆動されておらずハイインピーダンス状態である。そして、第１イネーブル信号ＲＤＥＮ１、第２イネーブル信号ＲＤＥＮ２と、制御信号ＪＤＧとは、何れもローレベルである。遅延値信号ＤＮは、不定値である。
【００５１】
クロック信号ＣＫのハイレベル遷移に同期してリードイネーブル信号ＲＥＮはハイレベル遷移するものとする。リードイネーブル信号ＲＥＮのハイレベル遷移に応じて、第１イネーブル信号ＲＤＥＮ１がハイレベルに遷移する。
【００５２】
第１イネーブル信号ＲＤＥＮ１がクランプ回路１１に入力される場合、第１イネーブル信号ＲＤＥＮ１は、選択スイッチ回路１３が備える選択端子（ＳＥＬ）に入力される。第１イネーブル信号ＲＤＥＮ１がハイレベルのとき、ＤＱＳ線ＤＱＳＬと接地電位とは、抵抗Ｒ１を介して接続され接地電位にクランプされる。
【００５３】
第１イネーブル信号ＲＤＥＮ１がクランプ回路１１ｂに入力される場合、スイッチＳＷ２のオンオフ制御は、第１イネーブル信号ＲＤＥＮ１によって行なわれる。第１イネーブル信号ＲＤＥＮ１がハイレベルのとき、クランプ回路１１ｂが備えるスイッチＳＷ２により、ＤＱＳ線ＤＱＳＬは抵抗Ｒ３を介して接地電位にクランプされる。
【００５４】
リードイネーブル信号ＲＥＮのハイレベル遷移の１クロック後（期間ｔ５）、第２イネーブル信号ＲＤＥＮ２がハイレベル遷移する。第２イネーブル信号ＲＤＥＮ２のハイレベル遷移に応じて、クロックカウンタ回路２５は、クロック信号ＣＫのハイレベル遷移のエッジのカウントを開始する。レベル検出回路２４は、ＤＱＳ信号のハイレベル期間にクロック信号のハイレベル遷移を検出すると、制御信号ＪＤＧをハイレベルに遷移する。リードイネーブル信号ＲＥＮのハイレベル遷移から制御信号ＪＤＧをハイレベルに遷移までが期間ｔ６である。クロックカウンタ回路２５は、制御信号ＪＤＧのハイレベル遷移により、クロック信号ＣＫのハイレベル遷移のエッジのカウントを終了する。クロックカウンタ回路２５によってカウントされた値は遅延値信号ＤＮとして出力される。
【００５５】
図９において、クロックカウンタ回路２５はクロック信号ＣＫのハイレベル遷移のエッジを４回カウントする。期間ｔ６の時間からクロック信号ＣＫの１クロック（期間ｔ５）を減じた時間を計時する。遅延値信号ＤＮの値は４となる。タイミング回路２３は制御信号ＪＤＧのハイレベル遷移が入力されると、第２イネーブル信号ＲＤＥＮ２は、ローレベルに遷移する。
【００５６】
次に、第二実施形態に係るデータストローブ信号検出回路１ｂの読み出し動作について説明する。図１０は、第二実施形態に係る読み出し動作のタイミングチャートである。読み出し動作では、トレーニングイネーブル信号ＴＥＮはディスネーブル状態である。この間、タイミング回路２３は動作休止状態である。リードイネーブル信号ＲＥＮがハイレベルに遷移しても、第１イネーブル信号ＲＤＥＮ１および第２イネーブル信号ＲＤＥＮ２はローレベルに維持される。同様に、レベル検出回路２４は動作休止状態である。ＤＱＳ信号のハイレベル遷移に対しても制御信号ＪＤＧはローレベルに維持される。一方、トレーニング動作時に遅延回路２２に記憶された遅延値信号ＤＮは保持されている。
【００５７】
コントローラ２００からデータ読み出し指令が発せられる前の状態では、リードイネーブル信号ＲＥＮはローレベルであり、ＤＱＳ線ＤＱＳＬは駆動されておらずハイインピーダンス状態である。
【００５８】
図１０において、コントローラ２００からデータ読み出し指令が発せられリードイネーブル信号ＲＥＮがハイレベルに遷移すると、ＤＤＲ−ＳＤＲＡＭ４００からの読み出し動作が開始される。また、リードイネーブル信号ＲＥＮは遅延回路２２に入力される。遅延回路２２は、トレーニング動作時に記憶された遅延時間で、ハイレベル遷移されたリードイネーブル信号ＲＥＮを遅延する。遅延時間は、トレーニング動作時にレベル検出回路２４から出力された遅延値信号ＤＮの値として４である。
【００５９】
遅延回路２２では、リードイネーブル信号ＲＥＮのハイレベル遷移から遅延値信号ＤＮの値４の遅延期間ｔ７が計時される。具体的には、クロック信号ＣＫのハイレベル遷移のエッジ回数が４回を数えると遅延期間ｔ７は終了し、ゲーティング信号ＧＥＮがハイレベルに遷移する。
【００６０】
遅延時間は、トレーニング動作で計時された遅延値信号ＤＮ値であり、リードイネーブル信号ＲＥＮのハイレベル遷移からＤＱＳ信号のハイレベル遷移までの時間からクロック信号ＣＫの１クロックを減じた値である。したがって、読み出し動作時にゲーティング信号ＧＥＮがハイレベルに遷移するタイミングは、トレーニング動作においてＤＱＳ信号がハイレベルに遷移した後のクロック信号ＣＫのハイレベル遷移（図９の期間ｔ６の終了タイミング）より、クロック信号ＣＫで１クロック前のタイミングである。
【００６１】
ここで、クロック信号ＣＫの周期はＤＱＳ信号のトグル周期の１／２であるので、ＤＱＳ信号がハイレベル期間は、クロック信号ＣＫの１周期に対応する。これにより、ゲーティング信号ＧＥＮのハイレベル遷移によるゲーティング動作の開始とＤＱＳ信号がプリアンブル期間を終了してハイレベル遷移するタイミングとの間（期間ｔ８）は、ＤＱＳ信号のトグルが開始される前であって、最大でクロック信号ＣＫの１クロック長の時間が確保される。
【００６２】
これにより、ゲーティング動作の開始するタイミングはプリアンブル期間ｔ９の後半となる。製造上のばらつきや、使用温度・動作電源電圧などの使用条件などによる動作特性にばらつきにより信号の伝播遅延時間がばらつく場合にも、ゲーティング動作の開始タイミングをＤＱＳ信号のプリアンブル期間とすることができる。
【００６３】
コントローラ２００から出力されるリードイネーブル信号ＲＥＮがハイレベルに遷移した後、ＤＤＲ−ＳＤＲＡＭ４００からの読み出し動作が開始される。信号の伝播遅延時間のばらつきがある場合、ゲーティング動作の開始のタイミングを固定したタイミングにしてしまうと、ＤＱＳ線ＤＱＳＬが駆動されていないハイインピーダンス状態でゲーティング動作が開始されてしまう恐れがある。ハイインピーダンス期間中のＤＱＳ信号を取り込むことを防ぐため、ゲーティング動作の開始タイミングは、ＤＱＳ信号がローレベルであるプリアンブル期間に設定される必要がある。
【００６４】
そこで、ＤＤＲ−ＳＤＲＡＭ４００の読み出し動作前にあらかじめ、ゲーティング動作の開始のタイミングを設定するトレーニング動作を行なう。トレーニング動作によって、レベル検出判定回路２１は、リードイネーブル信号ＲＥＮのハイレベル遷移にクロック信号ＣＫで１クロック遅延したタイミングから最初のＤＱＳ信号ハイレベル遷移までの期間を検出し、検出結果に応じた遅延値信号ＤＮを遅延回路２２に出力する。遅延値信号ＤＮは、リードイネーブル信号ＲＥＮのハイレベル遷移からＤＱＳ信号のハイレベル遷移までの時間から、最大でクロック信号ＣＫの１クロックを減じた時間である。遅延回路２２は、遅延値信号ＤＮの値を記憶する。
【００６５】
このことにより、ゲーティング動作の開始のタイミングは、ＤＱＳ信号のハイレベル遷移のタイミングからＤＱＳ信号のトグル周期の１／２周期前のタイミングを最大としてプリアンブル期間に設定される。読み出し動作において、ゲーティング動作の開始のタイミングをプリアンブル期間内に設定することができる。
【００６６】
この結果、信号の伝播遅延時間にばらつきによって、読み出し動作において、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態である期間にゲーティング動作が開始されることはない。ハイインピーダンス状態においてノイズ等によりＤＱＳ線ＤＱＳＬの論理レベルを誤検出することはない。
【００６７】
プリアンブル期間内にゲーティング信号ＧＥＮがハイレベル遷移することにより、プリアンブル期間の終了後のＤＱＳ信号ハイレベル遷移から、ＤＱＳ信号のトグル信号を正確にメモリインターフェース回路３００の内部に取り込むことができる。
【００６８】
また、一度トレーニング動作を行なうことで遅延値が記憶されるので、その後の読み出し動作においては、的確なタイミングでゲーティング動作を行うことができる。
【００６９】
以上の説明では、トレーニング動作において、クランプ回路１１ａ、１１ｂにおける切り替え制御は第１イネーブル信号ＲＤＥＮ１により行われるとして説明した。しかしながら、他の制御に依ることも可能である。例えば、クランプ回路１１ａ、１１ｂにおいて、区ランプ用の抵抗Ｒ１またはＲ３を接続制御する選択スイッチ回路１３またはスイッチＳＷ２の制御線としてフリップフロップ回路のＱ出力端子を接続する。フリップフロップ回路のセット端子には、リードイネーブル線ＲＥＮＬまたは第１イネーブル信号ＲＤＥＮ１を入力し、リセット端子にはＤＱＳ信号のプリアンブル期間の終了に応じたハイレベル遷移に応じた信号を入力する。これにより、フリップフロップ回路は、リードイネーブル信号ＲＥＮまたは第１イネーブル信号ＲＤＥＮ１のハイレベルに応じてセットされ、Ｑ出力端子からハイレベル信号が出力される。そして、ＤＱＳ信号の最初のハイレベル遷移に応じてリセットされ、Ｑ出力端子からローレベル信号が出力される。
【００７０】
これにより、プリアンブル期間の終了によりＤＱＳ信号がハイレベルに遷移することを検出した後は、クランプ回路１１ａ、１１ｂはＤＱＳ線ＤＱＳＬから切り離される。ＤＤＲ−ＳＤＲＡＭ４００からのデータの読み出し時に、クランプ回路１１ａ、１１ｂがＤＱＳ信号のトグル駆動の際の負荷にはならず、ＤＤＲ−ＳＤＲＡＭ４００からのＤＱＳ線ＤＱＳLの駆動性能を維持することができる。また、クランプ回路１１ａ、１１ｂの接続に伴うリーク電流をなくすことができ、トレーニング動作時における消費電流の増大を抑止することができる。
【００７１】
以上、詳細に説明したように、本発明の第一実施形態によれば、ＤＱＳ線ＤＱＳＬにクランプ回路１１を設けることにより、読み出し動作において、ＤＱＳ線ＤＱＳＬは接地電位にクランプされる。よって、ＤＱＳ線ＤＱＳＬがハイインピーダンス状態に維持されることはなく、ノイズ等によりＤＱＳ線ＤＱＳＬに生じる不測のエッジを検出することはない。ＤＱＳ信号を誤検出することはなく、誤ったＤＱ信号を取り込む恐れがない。
【００７２】
また、クランプ回路１１は、第１具体例ないし第３具体例として例示されるクランプ回路１１は何れも簡略な回路を備えるものである。これにより、データストローブ信号検出回路１を備えるメモリインターフェース回路３００は回路規模を小さく抑えられると共に、コントローラ２００による制御は、リードイネーブル信号ＲＥＮによるスイッチの切り替え動作を必要とする程度であり、複雑な制御は必要とされない。
【００７３】
また、本発明の第二実施形態は、ＤＤＲ−ＳＤＲＡＭ４００の読み出し動作前にあらかじめ、ゲーティング動作の開始のタイミングを設定するトレーニング動作を行なう。リードイネーブル信号ＲＥＮのハイレベル遷移からＤＱＳ信号のハイレベル遷移までの期間におけるクロック信号ＣＫのクロック数から、１クロックを減じた時間を計時して、遅延値信号ＤＮを求める。遅延回路２２は、遅延値信号ＤＮの値を記憶する。このことにより、ゲーティング動作の開始のタイミングをプリアンブル期間内に設定することができる。また、一度トレーニング動作を行なうことで遅延値が記憶されるので、その後の読み出し動作においては、的確なタイミングでゲーティング動作を行うことができる。その他の作用・効果については、第一実施形態の場合と同様である。
【００７４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、データストローブ信号としてＤＱＳ信号、およびＤＱＳ信号と位相が１８０°異なるＢＤＱＳ信号とを用いるディファレンシャル・クロックを採用したメモリ装置において使用することも可能である。この場合、ＢＤＱＳ信号を出力するＢＤＱＳ線ＢＤＱＳＬはクランプ回路１１により電源電圧ＶＤＤにクランプされる。
また、レベル検出回路２４は、ＤＱＳ信号のハイレベル遷移を検出できる回路であれば、クロック信号ＣＫと非同期で動作しても構わない。この場合、レベル検出回路２４はＤＱＳ信号のハイレベル遷移のエッジを検出すると、制御信号ＪＤＧがハイレベル遷移する。クロックカウンタ回路２５は、制御信号ＪＤＧのハイレベル遷移により、クロック信号ＣＫのハイレベル遷移のエッジのカウントを終了する。遅延値信号ＤＮの値は、第二実施形態の場合と比較し、「１」少ない値となる。この減少分を補正するために、クロックカウンタ回路２５の初期値に「１」を付与した状態からカウントを開始し対処する方法と、遅延回路２２に遅延値信号ＤＮの値を記憶する際「１」を付与し対処する方法とが挙げられる。また、プリアンブル期間中にゲーティング動作の開始がなされれば他の方法でも良いことも言うまでもない。
【００７５】
ここで、ＤＤＲ−ＳＤＲＡＭ４００はメモリの一例、リードイネーブル信号ＲＥＮはデータ読み出し指令の一例、ＤＱＳ信号はデータストローブ信号の一例、ローレベルは第１論理レベルの一例、ハイレベルは第２論理レベルの一例、データ信号取込回路２は検出回路の一例である、レベル検出判定回路２１は計時回路の一例である、アンド回路１０およびＤＬＬ回路１２はゲーティング回路の一例である。
【符号の説明】
【００７６】
１、１ａ、１ｂ    データストローブ信号検出回路
２    データ信号取込回路
１０    アンド回路
１１、１１ａ、１１ｂ、１１ｃ    クランプ回路
１２    ＤＬＬ回路
２１    レベル検出判定回路
２２    遅延回路
２３    タイミング回路
２４    レベル検出回路
２５    クロックカウンタ回路
１００    電子機器
２００    コントローラ
３００    メモリインターフェース回路
４００    ＤＤＲ−ＳＤＲＡＭ
Ｃｏｎｔ    制御信号
ＲＥＮ    リードイネーブル信号
【図１】
0005655555.tif 000002
【図２】
0005655555.tif 000003
【図３】
0005655555.tif 000004
【図４】
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【図５】
0005655555.tif 000006
【図６】
0005655555.tif 000007
【図７】
0005655555.tif 000008
【図８】
0005655555.tif 000009
【図９】
0005655555.tif 000010
【図１０】
0005655555.tif 000011