(57)【特許請求の範囲】
【請求項１】
第１の電極と第２の電極と、前記第１、第２の電極に挟まれ２値以上の抵抗変化を記憶出来る抵抗変化素子と、第１のセルトランジスタと第２のセルトランジスタと、前記第１のセルトランジスタのソース端子と前記第２のセルトランジスタのソース端子が前記第１の電極に接続されて１個のメモリセルが構成され、
前記第２のセルトランジスタのゲート端子は、ワード線に接続され、
前記第１のセルトランジスタのドレイン端子は、ビット線に接続され、
前記第２のセルトランジスタのドレイン端子は、データ線に接続され、
前記抵抗変化素子の第２の電極は、ソース線に接続され、
これを複数配置してメモリセルアレイが構成され、
前記メモリセルからのデータの読み出し動作時、前記第１、第２のセルトランジスタをオン状態にし、前記ビット線から前記メモリセルを介して前記ソース線に電流を流し、前記データ線と前記ソース線の電位差から、前記メモリセルに書き込まれたデータを読み出す
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
【請求項２】
請求項１記載の抵抗変化型不揮発性半導体記憶装置において、
メモリセルデータの書き込み動作時、前記第１、第２のセルトランジスタをオン状態にし、前記ビット線と前記データ線を同電位にし、前記ビット線及び前記データ線と前記ソース線間に電圧を印加して前記抵抗変化素子に電流を流し、該電流の量及び該電流の極性を変えて、２値以上のデータを前記抵抗変化素子に記憶する
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
【請求項３】
請求項１記載の抵抗変化型不揮発性半導体記憶装置において、
メモリセルデータの書き込み動作時、前記第１、第２のセルトランジスタをオン状態にし、前記ビット線と前記ソース線間に電圧を印加して前記抵抗変化素子に電流を流し、該電流の量及び該電流の極性を変えて、２値以上のデータを前記抵抗変化素子に記憶し、
前記データ線の電位から、前記抵抗変化素子の前記第１の電極と前記第２の電極間の書き込み電位差が一定になるように、前記ビット線に印加する電圧を制御する
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
【請求項４】
請求項１記載の抵抗変化型不揮発性半導体記憶装置において、
前記データ線及び前記ソース線は、前記メモリセルアレイの両端にまで配設され、前記ソース線が前記メモリセルアレイの一端でシンカー回路で一定電圧に引き落とされ、前記データ線と前記ソース線は前記メモリセルアレイの他端で、データを読み出す増幅回路に接続される
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
【請求項５】
請求項３記載の抵抗変化型不揮発性半導体記憶装置において、
前記ビット線は、第１の書き込み回路に接続され、
前記データ線及び前記ソース線は、前記メモリセルアレイの両端にまで配設され、
前記ソース線が前記メモリセルアレイの一端で第２の書き込み回路に接続され、
前記データ線と前記ソース線は前記メモリセルアレイの他端で、前記抵抗変化素子に印加される電圧をモニターし、
前記抵抗変化素子に印加される電圧が一定になるように、前記第１、第２の書き込み回路から発生される前記ビット線及び前記ソース線間の電位差を制御する
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
【請求項６】
請求項１乃至５いずれか１項記載の抵抗変化型不揮発性半導体記憶装置において、
前記抵抗変化素子は、トンネル膜を異なる磁性材料で挟む構造で構成される
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
【請求項７】
請求項１乃至５いずれか１項記載の抵抗変化型不揮発性半導体記憶装置において、
前記抵抗変化素子は、Ｇｅ、Ｓｂ、Ｔｅ原子等を含むカルコゲナイド材料に、ヒーター素子を直列接続したもので構成される
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
【請求項８】
請求項１乃至５いずれか１項記載の抵抗変化型不揮発性半導体記憶装置において、
前記抵抗変化素子は、２元系金属酸化物、或いは３元系金属酸化物、或いは、カルコゲナイド材料に金属電子を混在させた材料、或いはぺロブスカイト系酸化物を金属電極で挟んだ構造で構成される
ことを特徴とする抵抗変化型不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は抵抗変化型不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、メモリ素子の状態を変化させ、素子の抵抗が変化する特徴を生かして、データを読み出す不揮発性の抵抗変化型半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５，８９４，４４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作信頼性を向上出来る抵抗変化型不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態の抵抗変化型不揮発性半導体記憶装置は、第１の電極と第２の電極と、前記第１、第２の電極に挟まれ２値以上の抵抗変化を記憶出来る抵抗変化素子と、第１のセルトランジスタと第２のセルトランジスタと、前記第１のセルトランジスタのソース端子と前記第２のセルトランジスタのソース端子が前記第１の電極に接続されて１個のメモリセルが構成され、前記第２のセルトランジスタのゲート端子は、ワード線に接続され、前記第１のセルトランジスタのドレイン端子は、ビット線に接続され、前記第２のセルトランジスタのドレイン端子は、データ線に接続され、前記抵抗変化素子の第２の電極は、ソース線に接続され、これを複数配置してメモリセルアレイが構成され、前記メモリセルからのデータの読み出し動作時、前記第１、第２のセルトランジスタをオン状態にし、前記ビット線から前記メモリセルを介して前記ソース線に電流を流し、前記データ線と前記ソース線の電位差から、前記メモリセルに書き込まれたデータを読み出す。
【図面の簡単な説明】
【０００６】
【図１】実施形態の動作原理の元となる４端子読み出し方法を示す。
【図２】従来のＭＲＡＭの読み出し例を示す。
【図３】第１実施形態を示す、メモリセルアレイの回路図を示す。
【図４】第１実施形態の動作例を示す。
【図５】第１実施形態を示す、メモリセルの平面Layout図を示す。
【図６】第１実施形態を示す、メモリセルの断面図を示す。
【図７】第１実施形態を示す、メモリセルの断面図を示す。
【図８】第１実施形態を示す、メモリセルアレイの平面Layout図を示す。
【図９】第１実施形態に適用出来るメモリセルの種類を示す。
【図１０】第１実施形態を示す、メモリセルとその駆動回路を示し、メモリセルと読み出し回路の等価回路を示す。
【図１１】第１実施形態の動作例を示す。
【図１２】第１実施形態を示す、メモリセルとその駆動回路を示し、メモリセルと書き込み回路の等価回路を示す。
【図１３】第１実施形態の動作例を示す。
【図１４】第１実施形態を示す、メモリセルとその駆動回路を示し、メモリセルと書き込み回路の等価回路を示す。
【図１５】第１実施形態の動作例を示す。
【図１６】第１実施形態を示すメモリセルと書き込み回路の等価回路を示す。
【図１７】第１実施形態の動作例を示す。
【図１８】第１実施形態を示すメモリセルアレイと制御回路ブロックを示す。
【図１９】第１実施形態の効果を示す。
【図２０】第１実施形態の効果を示す。
【図２１】第１実施形態の効果を示す。
【図２２】第２実施形態を示す、メモリセルアレイの回路図を示す。
【図２３】第２実施形態を示す、メモリセルの平面Layout図を示す。
【図２４】第２実施形態を示す、メモリセルの断面図を示す。
【図２５】第２実施形態を示す、メモリセルの断面図を示す。
【図２６】第２実施形態を示す、メモリセルアレイの平面Layout図を示す。
【図２７】従来の抵抗変化型不揮発性メモリの種類と特徴を示す。
【図２８】従来の抵抗変化型メモリでの読み出し動作での問題点を示す。
【図２９】従来の抵抗変化型メモリでの書き込み動作での問題点を示す。
【図３０】従来のSpin注入型磁性メモリ例を示す。
【図３１】従来のSpin注入型磁性メモリ例を示す。
【図３２】従来のSpin注入型磁性メモリの動作点例を示す。
【図３３】従来のSpin注入型磁性メモリの書き込み電圧と破壊電圧の分布を示す。
【図３４】従来のSpin注入型磁性メモリの書き込み時間と必要書き込み電圧の相関図を示す。
【図３５】従来の相変化メモリ例を示す。
【図３６】従来の相変化メモリ例を示す。
【図３７】従来の相変化メモリ例を示す。
【図３８】従来の相変化メモリ例を示す。
【図３９】従来の抵抗変化メモリ例を示す。
【図４０】各種抵抗変化メモリのセルの１，０の抵抗比のトレンドを示す。
【発明を実施するための形態】
【０００７】
以下、図面を参照として、本発明の第１実施形態を示す前、本願の概念的なものを図１に示す。これは４端子測定法を単純に抵抗変化メモリに適用した例を示す。
【０００８】
ビット線ＢＬｓ１，２間に電流を流し、セル抵抗変化素子ＶＲの電位を別のＢＬｒ０、ＢＬｒ１経由で読みだす。このときセンスアンプには電流が流れないようにする。これにより、ＢＬｓ１，０側のセルトランジスタＴ１、Ｔ０に電流が流れ、このトランジスタＴ１、Ｔ０のソース−ドレイン間電圧がばらついても、ＢＬｒ１，０側は電流が流れないため、影響なくセル抵抗変化素子間の電圧が読み出せる。しかしながら、本例では、１個のセル当たり４つのセルトランジスタＴ０〜Ｔ３が必要になり、セルサイズが大きくなってしまう。図２はその問題を解消した筆者の公知例特許を示す。Ｖｉｎｔ−Ｖｓｓ間に電流を流し、ＤＬｉ線から電圧を読み出す方式である。しかしながらセル１個当たりのトランジスタ数を減らすためには、セルを直列接続する必要があり、低電圧動作のメモリには向かない大きな欠点があった。
【０００９】
これに対して、図３は第１実施形態であり、メモリセルの２×２個の例の回路例を示す。
【００１０】
抵抗変化素子ＶＲの一端はソース線ＳＬ、他端は、第１のセルトランジスタＣＴ１を介してビット線ＢＬ、第２のセルトランジスタＣＴ２を介してデータ線ＤＬに接続され、第１，２のセルトランジスタＣＴ１、ＣＴ２のゲートはワード線ＷＬに接続される。この例ではソース線ＳＬが、データ線ＤＬ、ビット線ＢＬと平行に配置した例を示している。Read時はビット線ＢＬ−ソース線ＳＬ間に電流を流し、データ線ＤＬ−ソース線ＳＬ間の電位を読み出す。これにより、電流が流れる第１のセルトランジスタＣＴ１がばらつき、セルトランジスタＣＴ１のソース−ドレイン間電圧がばらついてもデータ線ＤＬに影響は無く、正しい電圧がデータ線ＤＬによみだされ、セルトランジスタばらつき起因や、ビット線ＢＬの配線抵抗がセルアレイ位置や、プロセスばらつきにより変動しても、正しいセルの抵抗変化素子ＶＲの抵抗値（電流流した場合の電圧値）がデータ線ＤＬから読み出される。この時データ線ＤＬはHi-Impedance状態にあり、第２のセルトランジスタＣＴ２の抵抗がばらついても抵抗による電圧降下が発生しない。これにより、本来のセル抵抗変化素子ＶＲの特性が正しく読みだされるだけでなく、第１、２のセルトランジスタＣＴ１、ＣＴ２の抵抗ばらつきが無視できるので、これらサイズを小さく出来き、セルサイズの縮小も可能となる。
【００１１】
図４にこのRead時の波形例を示す。この例ではＷＬ０を選択し、セルＣＮ００のデータを読み出す場合を示している。ＷＬ０を選択し、ＢＬ０に電流を流すと、ＢＬ０の寄生抵抗により、ＢＬ０の駆動元の電位（図４の“BL0(far from Cell)”）に対して、セル近くのＢＬ０の電位（図４の“BL0(near Cell)”）は降下する。更に、第１のセルトランジスタＣＴ１のソース−ドレイン間にも電圧が発生している（図中(BL0（near Cell）- CN00）)。この寄生抵抗は場所により変化するし、ばらつきも発生する。また、第１のセルトランジスタＣＴ１のソース−ドレイン間電圧もばらつく。これに対して、第２のトランジスタＣＴ２を介してＣＮ００の電位をデータ線ＤＬ０に読み出す際、ＤＬ０には電流源を接続せず、単純に増幅回路への入力として用いることにより、最初は電位安定するまでは、過渡的に電流が流れるが、最終的には電流が流れず、第１のセルトランジスタＣＴ１の抵抗が存在しても、ＤＬ０に寄生抵抗が存在しても電圧降下は発生しない（図４において、“DL0(near Cell)”と“DL0(far from Cell)”は同電位である）。これにより、ＢＬ０線、第１のセルトランジスタＣＴ１の抵抗ばらつきの影響を完全に排除出来、純粋に抵抗変化素子ＶＲに発生する電圧だけをＤＬ０から読み出せるわけでる。同様にこの例では、ソース線ＳＬの寄生抵抗により、駆動元よりセルに近づくと電位が上昇する、この例では、例外的にこの電圧上昇の影響が、セルＣＮ００電位を上昇させノイズとして見えるが、全体で見ると従来に比べて大幅にノイズを低減出来ている。
【００１２】
書き込み動作は、ビット線ＢＬとソース線ＳＬとの間に印加する電圧値を変えたり、電圧の極性を変えたりして書き込むが、この場合でも、データ線ＤＬ−ソース線ＳＬ間の電位をモニターし、セルに一定の書き込み電圧を印加できるように、ビット線ＢＬ−ソース線ＳＬ間電圧を制御、フィードバックできる。これにより、書き込み電圧のばらつきがなくなり、書き込み電圧と絶縁破壊電圧間のマージンをより確保できる。又、書き込み電圧にばらつきが無いので、書き込み速度のばらつきもより小さく出来る。
【００１３】
図５−７は、メモリセルのlayout、セル構造例を示す。図５はセルLayoutを示す平面図であり、図６及び図７は図５のＡ−Ａ’、Ｂ−Ｂ’部で切った所の断面図を示す。配線のＬ／Ｓ（line and space）を各々Ｆ、Ｆとすると、最小でワード線ＧＣ方向に３Ｆ、ビット線方向に４Ｆの１２Ｆ２の小さいセルが実現出来る。セル抵抗材料ＣＭ（図３のＶＲに相当）は下部電極がＡＡへのコンタクトを介して、第１、第２のセルトランジスタＣＴ１、ＣＴ２に接続され、このトランジスタＣＴ１、ＣＴ２らは第２層目の金属配線Ｍ２へのコンタクトを介してビット線ＢＬ、データ線ＤＬに接続される。セル抵抗抵抗ＣＭの上部電極は第１層目の金属配線Ｍ１へのコンタクトを介してソース線ＳＬであるＭ１配線に接続される。
【００１４】
より具体的には、図５に示すように、第１方向Ｄ１に沿った矩形状の２つの素子領域ＡＡが平行に配置される。素子領域の周囲には素子分離領域が形成される。この２つの素子領域ＡＡを跨ぐようにして、第１方向Ｄ１に直交する第２方向Ｄ２に沿ったワード線ＧＣが形成される。素子領域ＡＡ内には、ソースまたはドレイン領域として機能する不純物拡散層ＩＤＬが形成され、これらとワード線ＧＣにより、第１、第２のセルトランジスタＣＴ１、ＣＴ２が形成されている（図６参照）。
【００１５】
また半導体基板内には、第１セルトランジスタＣＴ１、ＣＴ２のソースを共通に接続するようにして素子領域ＡＡが形成され、この領域に、第１セルトランジスタＣＴ１、ＣＴ２のソースとして機能する不純物拡散層ＩＤＬが形成されている（図７参照）。更に本領域上にはコンタクトプラグＣＰ１が形成され、コンタクトプラグＣＰ１上に、セル抵抗材料ＣＭが形成され、セル抵抗材料ＣＭ上にコンタクトプラグＣ（ＣＭ−Ｍ１）が形成され、更にコンタクトプラグＣ（ＣＭ−Ｍ１）は、第１層目の金属配線層によって第１方向Ｄ１に沿って形成されたソース線ＳＬに接続される。また、第１、第２のセルトランジスタＣＴ１、ＣＴ２のドレインはそれぞれ、コンタクトプラグＣ（ＡＡ−Ｍ２）を介して、第２層目の金属配線層によって第１方向Ｄ１に沿って形成されたビット線ＢＬ及びデータ線ＤＬに接続されている。
【００１６】
図８は、第１実施形態例を示す、メモリセルのlayout、セル構造例を示す。この例は、図５−７のセルを4個並べた例を示す。Ｍ２−ＡＡ間コンタクトＣ（ＡＡ−Ｍ２）が左右のセルで共有化できる。
【００１７】
図９は図３、５−８のセル抵抗変化材料ＣＭに適用できるメモリとその材料例を示している。図３、５−８で説明した構成は、Ｇｅ、Ｓｂ、Ｔｅ等を用いたカルコゲナイド材料での相変化メモリに適用出来るし、磁気トンネル膜を磁性材料で挟んだ、Spin-transfer Torque型の磁気メモリにも適用出来るし、２元系金属酸化物、或いは３元系金属酸化物、或いは、カルコゲナイド材料に金属電子を混在させた材料、或いはぺロブスカイト系酸化物を金属電極で挟んだ構造の抵抗変化メモリにも適用出来る。可能な主な材料としては、TiOx, NiO, WOx, HfO2, ZnO2, TiON, PrCaMnO, Ag-GeSe, Cu-GeSe, TaOx, FeO, GeO, STO, CuSiO等を同一金属または、異なる金属電極で挟んだものが適用できるし、酸化還元作用、酸素Vacancyの移動で、抵抗値が変わる全ての素子に適用できる。
【００１８】
図１０は、読み出し動作を示す、メモリセルとその駆動制御回路の等価回路、ブロック例をしめす。Read時はビット線ＢＬ−ソース線ＳＬ間に電流を流し、データ線ＤＬ−ソース線ＳＬ間の電位を読み出す。これにより、電流が流れる第１のセルトランジスタＣＴ１がばらつきソース−ドレイン間電圧がばらついてもデータ線ＤＬに影響は無く、正しい電圧がデータ線ＤＬによみだされ、セルトランジスタＣＴ１、ＣＴ２ばらつき起因や、ビット線ＢＬの配線抵抗がセルアレイ位置や、プロセスばらつきにより変動しても、正しいセルの抵抗変化素子の抵抗値（電流流した場合の電圧値）がデータ線ＤＬから読み出される。この時データ線ＤＬはHi-impedance状態にあり、第２のセルトランジスタＣＴ２の抵抗がばらついても抵抗による電圧降下が発生しない。これにより、本来のセル抵抗変化素子ＶＲの特性が正しく読みだされるだけでなく、第１、２のセルトランジスタＣＴ１、ＣＴ２の抵抗ばらつきが無視できるので、これらサイズを小さく出来き、セルサイズの縮小も可能となる。このとき、ソース線ＳＬはセル左側のSinkerで電流が引き込まれれ、ソース線ＳＬの抵抗で電圧降下が起こるが、セル右側のソース線ＳＬは抵抗が有っても、Hi-impedanceなので電圧降下が見えない。よって、このソース線ＳＬ右側の電位を基準として、参照回路の参照電位ＤＤＬと、データ線の電位ＤＬを比較して０，１判定すれば、データ線ＤＬ、ソース線ＳＬの抵抗の影響無く電位が読める。結果として、セルトランジスタＣＴ１、ＣＴ２ばらつき、信号線抵抗電圧降下が無く、正しいセル抵抗変化素子の電圧が読み出され、セル信号劣化抑制はもちろんだが、セルトランジスタの縮小も可能になる。
【００１９】
より具体的には、本実施形態に係る読み出しに関わる構成は、電流源ＩＲ、プリチャージ用トランジスタＰＴ、センスアンプＳＡ、ソース線接地トランジスタＳＴ、及び読み出し参照回路ＲＲを備えている。データ線ＤＬには寄生抵抗Ｒparas1が存在し、また抵抗変化素子ＶＲと参照回路ＲＲとの間のソース線ＳＬにはＲparas2が存在する。
【００２０】
電流源ＩＲは、読み出し時においてビット線ＢＬに電流を供給する。参照回路ＲＲは、読み出しの基準となる電位ＤＤＬを生成する。参照回路ＲＲは、電位ＤＤＬをソース線ＳＬの電位を基準にして生成する。つまり、ソース線ＳＬの電位がノイズによって上昇すれば、電位ＤＤＬもそれに応じた値だけ上昇させる。センスアンプＳＡは、参照回路ＲＲの出力する参照電位ＤＤＬと、データ線ＤＬの電位とを比較し、比較結果に基づいてデータが０であるか１であるかを判別する。トランジスタＳＴは、信号ＲＳによって制御され、データの読み出し時にオン状態とされる。トランジスタＰＴは、信号ＤＬpreによって制御され、データの読み出し時の初期段階において、データ線ＤＬを所定の電位にプリチャージする。
【００２１】
図１１にこのRead時の波形例を示す。この例ではＷＬを選択し、セルＣＮのデータを読み出す場合を示している。ＷＬを選択し、ＢＬに電流を流すと、ＢＬの寄生抵抗により、ＢＬの電流駆動源（電圧駆動減での可能）の電位(A)に対して、セル近くのＢＬの電位(B)は降下する。更に、第１のセルトランジスタＣＴ１のソース−ドレイン間にも電圧が発生している（図中(B)−(CN))。この寄生抵抗は場所により変化するし、ばらつきも発生する。また、第１のセルトランジスタＣＴ１のソース−ドレイン間電圧もばらつく。これに対して、第２のトランジスタＣＴ２を介してCNの電位をデータ線ＤＬ０に読み出す際、ＤＬには電流源ＩＲを接続せず、単純に増幅回路ＳＡへの入力として用いることにより、最初は電位安定するまでは、過渡的に電流が流れるが、最終的には電流が流れず、第１のセルトランジスタＣＴ１の抵抗が存在しても、CN−(C)間に電位差が発生せず、ＤＬ０に寄生抵抗Ｒparas１が存在しても電圧降下(C)−(D)は発生しない。これにより、ＢＬ線、第１のセルトランジスタＣＴ１の抵抗ばらつきの影響を完全に排除出来、純粋に抵抗変化素子ＶＲに発生する電圧だけをＤＬから読み出せるわけでる。同様にこの例では、ソース線Ｓｌの寄生抵抗により、駆動元(F)よりセル付近では電位が上昇する(E)。しかしながら、選択セル部分で、例えば左端のアレイから電流を駆動し、右端のアレイでソース線の電圧を読み出せば、右端側はHigh-Impedanceある為、電圧降下は発生せず。セルの端子(E)とソース線の右端子(G)の電位差は、過渡期を除いて発生しないことが可能となる。この(G)端子の電位を基準電圧として、読み出し電位の信号判定の参照電圧となるＤＤＬ線の電位を発生させ、ＤＬとＤＤＬの電圧の大小から０，１データの判定を行えば、ソース線ＳＬ、データ線ＤＬ、ビット線ＢＬ、第１，２のセルトランジスタＣＴ１、ＣＴ２の電圧降下をすべて取り除けて、セルの抵抗素子ＶＲの2端子間の電圧だけを純粋に読み出すことが可能となり、従来のノイズを無くすることが出来る。なお、データ線の電位は安定するまでは、ビット線からの電流の分岐電流が過渡的に流れるだけであるため、安定化するまでの時間が長くなる場合があり得るが、アクセス初期にＤＬpre信号を一定期間だけLowにして、データ線ＤＬの電位をある程度セル信号に近いところまでにPrechargeしておくと、安定化までに要する時間を大幅に短縮出来る。
【００２２】
図１２は書き込み動作例を示す。図１３はその動作波形例を示す。書き込み動作は、ビット線ＢＬ、ソース線ＳＬ間に印加する電圧値を変えたり、電圧の極性を変えたりして書き込むが、この例では、ビット線ＢＬばかりでなく、Readで読み出し用に使用しているデータ線ＤＬも書き込み線として利用して、第１、２の２つのセルトランジスタＣＴ１、ＣＴ２の駆動電流でセル電流を流している。これにより、ReadよりWriteにより多くの電流がながれ安定動作する。もちろん図１３に示すように、ＢＬ、ＤＬのセルに近い位置(B),(C)は、駆動回路Ｄ１の近くの位置(A),(D)に対して寄生抵抗の効果で、電圧降下しているが、一方のセルトランジスタＣＴ１またはＣＴ２を介して駆動する場合を比べて、電圧降下は小さくなる。ただしこの例では、ソース線ＳＬの寄生抵抗による電圧降下(E)-(F)は残る。
【００２３】
より具体的には、本実施形態においてデータの書き込みに関わる構成は、書き込みドライバ（及びシンカー）Ｄ１、Ｄ２及び書き込み用トランジスタＷＴを備えている。トランジスタＷＴは、信号ＷＳによって制御され、書き込み時においてソース線ＳＬをドライバＤ２に接続する。ドライバＤ１は、ビット線ＢＬ及びデータ線ＤＬに接続する。
【００２４】
あるケースにおいては、ドライバＤ１が電流供給源となり、ビット線ＢＬ及びデータ線ＤＬに電流を供給する。この供給電流は、抵抗変化素子ＶＲ及びソース線ＳＬを介してドライバＤ２に流れ込む。別のケースでは、ドライバＤ２が電流供給源となり、ソース線ＳＬに電流を供給する。この供給電流は、抵抗変化素子ＶＲ、並びにビット線ＢＬ及びデータ線ＤＬを介してドライバＤ１に流れ込む。
【００２５】
図１４は、他の書き込み動作例を示す。書き込み動作は、ビット線ＢＬ−ソース線ＳＬ間に印加する電圧値を変えたり、電圧の極性を変えたりして書き込むが、この例では、データ線ＤＬ−ソース線ＳＬ間の電位をモニターし、セルに一定の書き込み電圧を印加できるように、ビット線ＢＬ−ソース線ＳＬ間電圧を制御、フィードバックできる。動作例を図１５に示す。具体的には、Hi-impedanceのソース線ＳＬとデータ線ＤＬからセル抵抗素子ＶＲの電圧を読み出し、これと、ソース線ＳＬを基準し、必要な書き込み電圧ＶＷＢを発生する回路と電圧差を比較し、データ線電圧が不十分ならば、Write Driver Ｄ１のＰｃｈ電位を下げビット線ＢＬ電位を上げ、結果としてセルの抵抗変化素子ＶＲ自身に所望のＶＷＢを印加するようにしている。
【００２６】
この時、Readと同様に、セル抵抗素子ＶＲの2端子間電圧CN−(E)が、動作過渡期は除いて、第１のセルトランジスタＣＴ１とでデータ線ＤＬ、ソース線ＳＬのセルより右側のパスには電流が流れず、(D)−(G)電位差と一致する。VWB−(G)間電圧を一定に保てば、VWB−(G)間電圧と(D)−(G)間電圧が一致するように、WriteDriver D1は動作しビット線(A)から電流を(B)、CNに向かって流れ安定する。即ちCN-(E)電圧が所望の値より大きくなると、WriteDriver D1の電流が減り均衡を保つようにFeedbackされる。これにより、データ線ＤＬ、ビット線ＢＬ、ソース線ＳＬはもちろん第１、２のセルトランジスタＣＴ１、ＣＴ２の抵抗が存在しても、セル抵抗素子ＶＲに一定に書き込み電圧が印加されるように動作する。よって、書き込み電圧のばらつきがなくなり、書き込み電圧と絶縁破壊電圧間のマージンをより確保できる。又、書き込み電圧にばらつきが無いので、書き込み時間のバラツキも抑制できる。なお書き込みにおいてもデータ線の電位上昇が遅いため、Precharge回路を動作させて高速化している。
【００２７】
又、セルの第１のトランジスタＣＴ１のソース−ドレイン間電圧を高くしても、トランジスタばらつきがセル抵抗変化素子ＶＲに影響が無いため、より大きな電流を第１のセルトランジスタＣＴ１に流せるので、第１のセルトランジスタＣＴ１のサイズをより小さくでき、セルサイズを小さく出来る。
【００２８】
より具体的には、本実施形態に係る書き込みに関わる構成は、図１２で説明した構成において、プリチャージ用トランジスタＰＴ、センスアンプＳＡ、ドライバ制御トランジスタＤＴ、及び書き込み参照回路ＷＲを備えている。
【００２９】
書き込み回路ＷＲは、抵抗変化素子ＶＲの両端に印加すべき書き込み電圧ＶＷＢを生成する。参照回路ＷＲは、電位ＶＷＢをソース線ＳＬの電位を基準にして生成する。つまり、ソース線ＳＬの電位がノイズによって上昇すれば、電位ＶＷＢもそれに応じた値だけ上昇させる。センスアンプＳＡは、参照回路ＷＲの出力する参照電位ＶＷＢと、データ線ＤＬの電位とを比較し、比較結果に基づいてトランジスタＤＴを制御する。すなわち、データ線ＤＬの電位がＶＷＢよりも小さければ、トランジスタＤＴがより多くの電流を流せるよう、そのゲート電位を制御する。トランジスタＰＴは、信号ＤＬpreによって制御され、データの書き込み時の初期段階において、データ線ＤＬを所定の電位にプリチャージする。本構成により、ビット線ＢＬの電位はＶＷＢ＋αに維持され、その結果可変抵抗素子ＶＲの両端には電位ＶＷＢが印加される。
【００３０】
なお、同一のセンスアンプＳＡ及びトランジスタＰＴを、読み出し時と書き込み時とで共用しても良い。
【００３１】
図１６は他の書き込み動作例を示す。図１７はその動作例を示す。図１４より簡易化して、回路を小さくしている。この場合ソース線ＳＬの電圧降下（E)-(F)が発生するが、他の部分の電圧降下はFeedbackでキャンセル出来るので、ほぼ一定の書き込み電圧がセル抵抗素子に印加できる。動作はほぼ図１４と同じで、データ線ＤＬと必要な書き込み電圧を直接比較して、それで、セル抵抗変化素子に一定電圧が印加されるようにビット線電圧を制御している。
【００３２】
図１８は、セルアレイと制御回路例をしめしている。
【００３３】
複数のカラムから１つのカラムを選択して読み書きするMultiplexer（ＭＵＸ）と、アレイ左側にRead時の電流を流すDriver、又は流入させるSinker１０を配置している。これにより、Read時に電流が流れる系は選択セルの左側だけになり、セル右側のソース線ＳＬ、データ線ＤＬはHi-impedanceの状態に出来、配線抵抗の電圧Drop無く、アレイ右端のRead AMP１１で正しい電圧検知出来る。
【００３４】
この例では、Write時のデータ線ＤＬ、ソース線ＳＬの電圧を検知するWrite Level Detector and Write Driver １２はアレイ右端、Sinkerは左端にあるため、Readと同様電圧降下無く、セルトランジスタばらつき影響なく、セルの抵抗変化素子ＶＲに印加される電圧をモニターでき、WriteDriver １２へのFeedBackにより所望のビット線電圧を発生できる。Read動作波形は、図１１と同じに出来、Write動作波形は、図１３、１５、１７から選択出来る。ノードの位置(A),(B),(C),(D),(E),(F),(G)も図１０、１２、１４、１６と一致する。ことなる点は、図１８においては、ビット線ＢＬ、ソース線ＳＬ、データ線ＤＬがMultiplexerを介してアンプやドライバに接続されており、１つのアンプやドライバを複数のArrayのセルで共有化して、これら回路の面積削減を実現している。これにより、Multiplexerのトランジスタの抵抗成分による電圧降下が発生するが、本実施形態では、これらは、ビット線ＢＬ、ソース線ＳＬ、データ線ＤＬの経路に配置されているため、抵抗のよる電圧変動をキャンセル出来る。
【００３５】
図１９−２１は、本実施形態の効果をしめしている。
【００３６】
図１９は、従来のセルトランジスタが１個の場合と２個の場合と本実施形態の場合のセルの抵抗変化率ＭＲとそのときのセルばらつき、配線抵抗電圧降下後のセル信号を比較している。実線は配線抵抗電圧降下無視（無し）の場合、点線は配線抵抗電圧降下ありの場合を示す。
【００３７】
従来の２つの例は、たとえ配線抵抗電圧降下による劣化を無視してもセルトランジスタのばらつきによる信号劣化が大きく、１トランジスタの場合ではＭＲ＝２００％、２トランジスタの場合ではＭＲ＝１００％を超えないと５０ｍＶのセル信号さえ得られない。これに対して、本実施形態では、ＭＲ＝７０％程度で５０ｍＶのセル信号がえられる。
【００３８】
図２０は同様に、従来のセルトランジスタが１個の場合と２個の場合と本実施形態の場合のセルの必要セル書き込み電流に対するセルばらつき、配線抵抗電圧降下による書き込み電圧バラツキによる破壊電圧との電圧マージンの劣化量を示している。本実施形態は、セル抵抗変化素子ＶＲへのWrite電圧ばらつきを無くせるので、このマージン劣化がほぼ０ｍＶであり、従来方式は、Write電流が増えるほど、セルトランジスタのソースドレイン電圧が大きくなり、このばらつき影響が大きくなり、マージンがなくなっている。
【００３９】
図２１は、同様に、従来のセルトランジスタが１個の場合と本発明の場合で、セルトランジスタのソース−ドレイン間に印加できる電位差Ｖdsを示している。従来の方式は、セルトランジスタ大きな電流を流すとソース−ドレイン間電圧が大きくなり、ばらつきの影響が大きくなるので、あまり電流を流せなかった。これに対して、本実施形態は、流す電流を増やしてもセルトランジスタのばらつきの影響が出ないので、ソース−ドレイン電圧を大きくして、より大きな電流が流せる。これにより、セル動作マージンの安定や、より小さいセルトランジスタの設計が可能になる。
【００４０】
図２２−２６は第２実施形態を示し、図２２はメモリセルの等価回路、図２３−２５は、セルLayoutとセル構造、図２６は（２×２）個のセルアレイ例を示している。図２４及び図２５は、図２３におけるＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。本実施形態は第１実施形態とほぼ同様で、動作例や効果もほぼ同様である。第２実施形態が上記第１実施形態と異なる点は、ソース線ＳＬをワード線ＷＬ方向に配置した点である。ソース線のDriver、SinkerはRowDecoderと同じアレイ上下のいずれかに配置される。
【００４１】
以上のように、上記第１、第２実施形態によれば、動作信頼性を向上出来る抵抗変化型不揮発性半導体記憶装置を提供出来る。すなわち、上記実施形態は、メモリ素子の状態を変化させ、素子の抵抗が変化する特徴を生かして、データを読み出す不揮発性の抵抗変化型半導体記憶装置にかかわり、特に、磁気抵抗変化メモリ（Magnetic RAM, MRAM, Spin-Transfer Torque MRAM）、相変化メモリ（Phase Change RAM, Phase Change Memory, PRAM, PCM）や、抵抗変化メモリ(Resistive RAM, Resistance Change Memory, RRAM（登録商標）, ReRAM)において、記憶素子に接続され、セル書き込み、セル読み出し電流を流すセルトランジスタ（Tr）のバラツキや、読み出し、書き込み線の抵抗電圧降下によるセル信号劣化を防ぎ、セルTrサイズを抑えつつ大きなセル信号得たり、セルトランジスタ（Tr）のバラツキや、読み出し、書き込み線の抵抗電圧降下により、実際のセル素子に印加される書き込み電圧がばらつくを防ぎ、記憶素子の破壊電圧とマージン差を拡大し、信頼性向上や、書き込み電圧の増加による書き込み安定性を向上することを可能にする。
【００４２】
本効果につき、以下、詳細に説明する。今日、半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータＰＣ、家電製品、携帯電話等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）、不揮発性のＭＲＯＭ（Mask ROM）、NAND flashメモリやNOR flashメモリ等のFlash EEPROM等が市場に出まわっている。ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４未満）、高速性（Flash EEPROMより速い）の点で優れており、ＰＣ市場、携帯市場で大きなマーケットを有する。一方、書き換え可能で電源を切ることが可能な不揮発性のFlash EEPROMは、近年、携帯電話や、各種カード、ＳＳＤ等で市場が非常に大きくなりつつある。しかし、書き換え回数（Ｗ／Ｅ回数）が１０の６乗から３乗回程度しかなく、書き込む時間がマイクロ秒、ミリ秒程度必要で、しかも高い１２Ｖ〜２２Ｖの電圧が必要で、微細化の点、性能の点で問題がある。
【００４３】
これに対して、Emergingメモリ（新規メモリ）として、図２７に示すように、近年、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、相変化メモリ（ＰＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ）等の開発が盛んである。この内、ＭＲＡＭ、ＲＲＡＭのＢｉｐｏｌａｒ動作するメモリは、メモリセルに書き込む電流、電圧量の極性を変化させ、メモリセルに１、０情報を書き込み、読み出し動作は、抵抗記憶素子に電流を流し、抵抗変化量を検出して、１、０情報を読み出す。又、ＰＲＡＭ、ＲＲＡＭのUnipolar動作するメモリは、モリセルに書き込む電流、電圧量を変化させ、メモリセルに１、０情報を書き込み、読み出し動作は、抵抗記憶素子に電流を流し、抵抗変化量を検出して、１、０情報を読み出す。
【００４４】
これらのメモリは従来、次のような問題点が存在した。図２８に読み出し動作時の等価回路、図２９に書き込み動作時の等価回路を示す。抵抗変化素子はＲｃの抵抗を持ち、この図における抵抗変化素子は、ＭＲＡＭ、ＲＲＡＭ、ＰＲＡＭのどれにでも当てはまる。読み出し動作時、ビット線ＢＬに電流ＩＲを流すと、抵抗変化素子の記憶情報に応じて、Ｒｃの値が変化するため、その抵抗変化素子の両端の電位差が異なり、これを読み出すわけであるが、セルトランジスタの抵抗ＲａはバラツキΔＲａを持ち、セルトランジスタのソースドレイン端に電圧が発生し、ばらつく。これにより、ビット線には、抵抗変化素子の電位以外のノイズが発生し、信号が大幅に劣化してしまう。さらに、セルアレイのメモリセルの位置が異なったり、プロセスばらつきがあると、ビット線ＢＬ、ソース線ＳＬの抵抗による電圧降下量が変化し、これもノイズとなる。このＢＬと参照Ｒｅｆとの電位差が小さくなる問題が発生する。一方、図２９の書き込み動作においても、ＢＬと、ＳＬ間に書き込み回路（ＷＤ）から一定電圧を発生しても、セルトランジスタの駆動電流ばらつき、配線抵抗ばらつきが発生し、実際の抵抗変化素子に印加される電圧がばらついてします。これは書き込み時間のばらつきを発生する。更に、ばらつきにより、書き込み電圧が小さいものに合わせて、書き込み電圧が大きな抵抗変化素子の書き込み電圧を決めてしまうと、書き込み電圧が大きなセルが存在し、抵抗変化素子の信頼性的に可能な耐圧を超える又は、この間のマージンが減る問題が発生していた。
【００４５】
図３０及び３１は、スピン注入形のＭＲＡＭ例を示している。セルトランジスタのバラツキによる信号劣化を減らすためには、セルトランジスタのサイズを大きくして、セルトランジスタのドレインソース電圧を減らすしかない。図３０及び３１の例は、これを実現するため、セルトランジスタを２つ並列接続して、駆動電流を増やし、この問題を低減している。
【００４６】
図３２は、ビット線ＢＬとソース線ＳＬに１．５Ｖの電圧を印加した場合の、ＭＲＡＭ素子に印加される電圧と、セルトランジスタ側に印加される電圧の関係を示している。この例では全体の半分くらいの電圧がセルトランジスタ側に印加されていることがわかる。
【００４７】
このようにソースドレイン間の電圧が高いと、セルトランジスタがばらつくと、読み出し時のセルの抵抗変化素子の１，０の抵抗比が非常に高くないと正しいデータが読み出せないし、書き込み時、セルトランジスタがばらつくと、セルの抵抗変化素子に印加される電圧が大きくばらついてしまう。
【００４８】
図３３はSpin注入ＭＲＡＭの１，０データ各々の書き込み電圧分布と、破壊電圧分布を示している。特にSpinが平行（P）から反並行（AP）に変化させる書き込みにおいて、書き込み電圧と破壊電圧（Break電圧Ｖdc）のマージンが無く、セルトランジスタのバラツキがあると、書き込み電圧分布はブロードになり、破壊電圧と重なってしまって動作解が無くなってしまう。
【００４９】
更に、図３４に示すように、Spin注入ＭＲＡＭにおいては、書き込み電圧と書き込み電圧には強い相関があり、結果として、高速に書くには、書き込み電圧が高くなり、結果として、更に破壊電圧とのマージンが無くなってしまう。
【００５０】
図３５は、カルコゲナイド材料を用いたＰＲＡＭ素子構造、図３６は書き込み動作タイミング、図３７はセル構造例を示す。ＰＲＡＭにおいても、書き込みセル電流、読み出しセル電流は現状１００μＡ程度と大きくＭＲＡＭと同様の問題が発生する。一つの解として、図３８に示すように、トランジスタより駆動電流が大きいBipolarトランジスタを用いた例が多く発表されている。勿論、Bipolarトランジスタにおいても、Base-Emitter間ばらつきの問題が発生するし、Bipolarを用いると混載メモリ等の実現する上で、プロセスコストが上昇してしまう。図３９は同様にＲＲＡＭにおいても、セルの選択素子の駆動電流を稼ぐためBipolarトランジスタを適用した例を示している。
【００５１】
図４０はセルの抵抗記憶素子の１，０データの抵抗比のトレンドを示す。ＭＲＡＭが最も０の抵抗比が小さく、セルトランジスタばらつき、配線抵抗による信号劣化の影響が大きいといえる。又、破壊電圧と書き込み電圧のマージンの問題は、ＭＲＡＭばかりでなく、ＲＲＡＭ、ＰＲＡＭでも発生する問題といえる。
【００５２】
このように、従来の抵抗変化素子を用いた不揮発性メモリ（ＭＲＡＭ、ＲＲＡＭ、ＰＲＡＭ）においては、セルトランジスタのバラツキ、配線抵抗による電圧降下により、抵抗変化素子からの読み出し電圧、電流が劣化して見える問題が発生した。これを出来るだけ回避するため、従来は、セルトランジスタサイズが大きくなる問題も発生していた。更に、セルトランジスタのバラツキ、配線抵抗による電圧降下により、抵抗変化素子に印加される電圧がばらつき、破壊電圧とのマージンが低下する問題、書き込み時間のばらつきが大きくなる問題が発生していた。
【００５３】
本実施形態に係る構成であると、上記問題点を解決出来る。上記課題を解決するために本実施形態においては、次のような構成を採用している。すなわち、
（１）本実施形態に係る抵抗変化型不揮発性半導体記憶装置は、第１の電極と第２の電極と、前記第１，２の電極に挟まれ、２値以上の抵抗変化を記憶出来る抵抗変化素子ＶＲと、第１のセルトランジスタＣＴ１と第２のセルトランジスタＣＴ２と、第１のトランジスタＣＴ１のソース端子と第２のセルトランジスタＣＴ２のソース端子は第１の電極に接続され１個のメモリセルを構成し、  
第１、第２のセルトランジスタＣＴ１、ＣＴ２のゲート端子は、ワード線ＷＬに接続され、  
第１のセルトランジスタＣＴ１のドレイン端子は、ビット線ＢＬに接続され、  
第２のセルトランジスタＣＴ２のドレイン端子は、データ線ＤＬに接続され、  
抵抗変化素子ＶＲの第２の電極は、ソース線ＳＬに接続され、  
これを複数配置してメモリセルアレイを構成し、  
メモリセルデータの読み出し動作時、第１、第２のセルトランジスタＣＴ１、ＣＴ２をオン状態にし、  
ビット線ＢＬからメモリセルを介してソース線ＳＬに電流を流し、データ線ＤＬとソース線の電位差から、メモリセルに書き込まれたデータを読み出す（図１０−１１）。  
（２）上記（１）の構成において、メモリセルデータの書き込み動作時、第１、第２のセルトランジスタＣＴ１、ＣＴ２をオン状態にし、ビット線ＢＬとデータ線ＤＬを同電位にし、ビット線ＢＬ及びデータ線ＤＬとソース線ＳＬ間に電圧を印加し、抵抗変化素子ＶＲに電流を流し、電流量及び電流の極性を変えて、２値以上のデータを抵抗変化素子に記憶する（図１２−１３）。  
（３）上記（１）の構成において、メモリセルデータの書き込み動作時、第１、第２のセルトランジスタＣＴ１、ＣＴ２をオン状態にし、ビット線ＢＬとソース線ＳＬ間に電圧を印加し、抵抗変化素子ＶＲに電流を流し、電流量及び電流の極性を変えて、２値以上のデータを抵抗変化素子ＶＲに記憶し、データ線の電位から、抵抗変化素子ＶＲの第１の電極と第２の電極間の書き込み電位差が一定になるように、ビット線ＢＬに印加する電圧を制御する（図１４−１５）。  
（４）上記（１）の構成において、データ線ＤＬ、ソース線ＳＬは、セルアレイの両端にまで配設され、ソース線ＳＬがセルアレイの一端でシンカー回路で一定電圧に引き落とされ、データ線ＤＬとソース線ＳＬはセルアレイの他端で、データを読み出す増幅回路に接続される（図１８）。  
（５）上記（３）の構成において、ビット線ＢＬは、第１の書き込み回路Ｄ１に接続され、データ線ＤＬ、ソース線ＳＬは、セルアレイの両端にまで配設され、ソース線ＳＬがセルアレイの一端で第２の書き込み回路Ｄ２に接続され、データ線ＤＬとソース線ＳＬはセルアレイの他端で、抵抗変化素子ＶＲに印加される電圧をモニターし、抵抗変化素子ＶＲに印加される電圧が一定になるように、第１、第２の書き込み回路Ｄ１、Ｄ２から発生されるビット線ＢＬ、ソース線ＳＬ間の電位差を制御する（図１４−１７）。  
（６）上記（１）〜（５）の構成において、抵抗変化素子ＶＲは、トンネル膜を異なる磁性材料で挟む構造で構成される。  
（７）上記（１）〜（５）の構成において、抵抗変化素子ＶＲは、Ｇｅ、Ｓｂ、Ｔｅ原子等を含むカルコゲナイド材料に、ヒーター素子を直列接続したもので構成される。  
（８）上記（１）〜（５）の構成において、抵抗変化素子ＶＲは、２元系金属酸化物、或いは３元系金属酸化物、或いは、カルコゲナイド材料に金属電子を混在させた材料、或いはぺロブスカイト系酸化物を金属電極で挟んだ構造で構成される。
【００５４】
上記（１）の構成によれば、ビット線ＢＬとソースＳＬ線間に電流を流し、抵抗変化素子ＶＲの両端の電位はデータ線ＤＬと、ソース線ＳＬ間の電圧で読み出すだめ、電流が流れる第１のセルトランジスタＣＴ１のソース−ドレイン間の電圧がばらついても問題無い。一方データ線ＤＬは、信号検知回路ＳＡに接続され、High-Impedanceな状態に保てるため、データ線ＤＬの電位が安定すると、第２のセルトランジスタＣＴ２には、電流が流れず、電圧降下が発生しない。これにより、セルの抵抗変化素子ＶＲの両端の電圧をデータ線ＤＬ−ソース線ＳＬ間電圧として、セルトランジスタＣＴ１、ＣＴ２のばらつきの影響無く読み出せる。
【００５５】
上記（２）の構成によれば、書き込み動作においては、第１のセルトランジスタＣＴ１と第２のセルトランジスタＣＴ２の両方の駆動でセルにデータを書き込める。
【００５６】
上記（３）の構成によれば、ビット線ＢＬとソースＳＬ線との間に電流を流し、抵抗変化素子ＶＲにデータを書きつつ、抵抗変化素子ＶＲの両端の電位をデータ線ＤＬと、ソース線ＳＬとの間の電圧で読み出すことが出来、この電圧が小さければ、より大きな電圧をビット線ＢＬに印加し、この電圧が所望の電圧に達すれば、ビット線ＢＬの印加電圧を一定に保つことにより、電流が流れる第１のセルトランジスタＣＴ１のソース−ドレイン間の電圧がばらついでも、ビット線ＢＬの抵抗が変わっても、セルの抵抗変化素子ＶＲに一定の電圧を印加出来、書き込み速度のばらつきを抑え、セルの抵抗変化素子の信頼性耐圧に対してより大きなマージンを保つことが出来る。
【００５７】
上記（４）、（５）の構成によれば、ソース線ＳＬに電流が流れても、その電流は駆動回路側にながれ、セルアレイの選択セルに対して反対側のソース線ＳＬには電流が流れず、セル端の電位を正しく読み出すことが出来、読み出し動作でのセル信号、書き込み動作でのセル抵抗変化素子の印加電圧を正確に読み出すことが出来、ソース線の抵抗による電圧降下を防ぐことが出来る。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
ＷＬｉ…ワード線、ＢＬｉ…ビット線、ＳＬｉ…ソース線、ＤＬｉ…データ線、ＡＡ…素子領域、ＩＤＬ…拡散層、ＧＣ…ゲート電極配線、ＣＭ…セル抵抗変化材料、Ｍ１…第１の金属配線層、Ｍ２…第２の金属配線層、Ｃ（ＡＡ−Ｍ２）…拡散層−Ｍ２間コンタクト、Ｃ（ＡＡ−ＣＭ）…拡散層−セル抵抗変化材料間コンタクト、Ｃ（ＣＭ−Ｍ１）…セル抵抗変化材料―Ｍ１間コンタクト、ＲＳ…Read時シンカー信号、ＷＳ…Write時人カー信号、ＶＷＢ…書き込み時のセル抵抗変化素子への印加電圧、ＢＬＸ、ＳＬＸ、ＤＬＸ、ＳＬＸ’、ＢＬＸ’…Multiple後のセル配線信号、ＩＲ…Read時のセルへの供給電流、ＩＷ…Write時のセルへの供給電流、Reset…リセット動作（アモルファス化動作）、Set…セット動作（結晶化動作）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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