(57)【特許請求の範囲】
【請求項１】
半導体素子を形成する基板と、
前記基板の上方に設けられた第１選択線と、
前記第１選択線の上に設けられ、ドレイン−ソース間の電流が前記基板に垂直に流れる選択素子と、
複数の半導体層が積層された構造を有し、前記選択素子より上方に設けられた第１積層体と、
前記第１選択線と交差する方向に配置され、前記第１積層体より上方に設けられた第２選択線と、
前記第１積層体の側面に沿って設けられるゲート絶縁層と、
前記ゲート絶縁層の側面に沿って設けられるチャネル層と、
前記チャネル層の側面に沿って設けられ、電流によって抵抗値が変化する抵抗変化材料を含む抵抗変化材料層と、
前記半導体層に電流を印加する電流印加回路と、
を備え、
前記チャネル層、前記抵抗変化材料層、および前記選択素子は、前記第１選択線と前記第２選択線が交差する領域に設けられ、
前記電流印加回路は、
前記複数の半導体層のうち第１の半導体層の側面に位置する前記抵抗変化材料層に第１の電流を印加し、前記第１の半導体層の側壁以外に位置する前記抵抗変化材料層を第１の抵抗状態とし、
その後、前記複数の半導体層のうち前記第１の電流を印加することによって前記第１の抵抗状態となった前記第１の半導体層以外の半導体層のいずれかの側面に位置する前記抵抗変化材料層に、前記第１の電流よりも印加時間の短い第２の電流を印加することにより第２の抵抗状態とする
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１において、
前記第１の電流の電流値は、前記第２の電流の電流値よりも小さい
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１において、
隣接する前記半導体層間にはゲート間絶縁層が形成されており、
前記半導体層は、
前記ゲート絶縁層、前記チャネル層、および前記半導体層を用いて構成されるトランジスタのゲート電極として構成されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３において、
前記トランジスタは、
ゲート電極に第１の電位が印加されて導通状態になると、前記トランジスタの抵抗値が前記抵抗変化材料層の抵抗値よりも低い状態となり、
ゲート電極に第２の電位が印加されて非導通状態になると、前記抵抗変化材料層の抵抗値が前記トランジスタの抵抗値よりも低い状態となる
ことを特徴とする半導体記憶装置。
【請求項５】
請求項４において、
前記電流印加回路は、
前記第１の電流を前記第１の半導体層の側面に位置する前記抵抗変化材料層に印加した後、
前記第１の半導体層で構成される記憶素子における前記トランジスタのゲート電極に前記第１の電位を印加して導通状態とし、
前記複数の半導体層のうち、前記第１の半導体層以外の半導体層で構成される記憶素子における前記トランジスタのゲート電極に前記第２の電位を印加して非導通状態とした上で、前記第２の電流を印加する
ことを特徴とする半導体記憶装置。
【請求項６】
請求項１において、
前記半導体記憶装置は、第１の電流を印加する回数をカウントする制御装置を有し、
前記電流印加回路は、
前記第１の半導体層の側面に位置する前記抵抗変化材料層に印加した回数が所定回数に達すると、前記第１の電流を印加する前記抵抗変化材料層を、前記複数の半導体層のうち、前記第１の半導体層以外の半導体層で構成される記憶素子における前記抵抗変化材料層に切り替える
ことを特徴とする半導体記憶装置。
【請求項７】
請求項６において、
前記電流印加回路は、
前記第１の半導体層を含む前記トランジスタの前記チャネル層の電気抵抗を、前記複数の半導体層のうち、前記第１の半導体層以外の半導体層で構成される記憶素子における前記トランジスタの前記チャネル層の電気抵抗よりも高くするような電位を前記第１の半導体層に印加することにより、前記第１の電流を印加する記憶素子を選択し、
前記第１の半導体層に印加する前記電位を切り替えることにより、前記第１の電流を印加する半導体層を、前記複数の半導体層のうち、前記第１の半導体層以外の前記半導体層に切り替える
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１において、
複数の半導体層が積層された構造を有し、前記選択素子より上方に設けられた第２積層体とを備え、
前記第１積層体と前記第２積層体の各々は、選択するセルチェイン選択スイッチを有し、
前記ゲート絶縁層、前記チャネル層、および前記抵抗変化材料層は、
それぞれ前記第１積層体の側面と前記第２積層体の側面に沿って形成され、絶縁層によって前記第１積層体の側と前記第２積層体の側に分離されている
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１において、
前記選択素子として、トランジスタを設けたことを特徴とする半導体記憶装置。
【請求項１０】
請求項１において、
前記選択素子として、Ｐ型不純物半導体とＮ型不純物半導体とを積層したダイオードを設けたことを特徴とする半導体記憶装置。
【請求項１１】
請求項１において、前記抵抗変化材料はカルコゲナイド材料であり、
前記第１の電流は、前記カルコゲナイド材料を結晶状態にする電流であり、
前記第２の電流は、前記カルコゲナイド材料を非結晶状態にする電流である
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
相変化メモリを含む半導体記憶装置において、記憶素子は、少なくともアンチモン（Ｓｂ）とテルル（Ｔｅ）を含むＧｅ−Ｓｂ−Ｔｅ系のカルコゲナイド材料（または、相変化材料）を記録層の材料として用いる。また、メモリセルを選択する素子は、縦型のＭＯＳトランジスタを用いて構成されている。
【０００３】
下記特許文献１には、カルコゲナイド材料と縦型ＭＯＳトランジスタを用いた相変化メモリセルを積層したアレー構成が記載されている。同文献の図３によれば、ワード線ＷＬとビット線ＢＬおよびソース線ＳＬとの交点に、４つのメモリセルと縦型トランジスタＴＲ５が形成される。４つのメモリセルの各々は、相変化素子と縦型トランジスタが並列接続された構成を有し、積層膜に形成した孔（以下、本明細書では、「接続孔」と呼ぶ。）の側壁に形成される。これら４つのメモリセルは、縦型トランジスタＴＲ５に直列接続される。縦型トランジスタＴＲ５のゲート電極には、ワード線ＷＬが接続される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６０００４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本願発明者等は、本願に先立ち、相変化メモリの高集積化について検討して、次の課題があることを見出した。
【０００６】
特許文献１に記載されているメモリアレーでは、ホトリソ技術の発達により、ワード線ＷＬとビット線ＢＬとソース線ＳＬの交点に形成される構造体の底面積を縮小することができる。これに合わせて、半導体基板に垂直な方向の長さを縮小することにより接続孔のアスペクト比を抑制して、立体加工を容易にすることが望まれる。
【０００７】
ところが、上下のメモリセルの間隔が狭くなると、電流印加時間の長いセット動作（ここでは、相変化素子の結晶化）の間に、前述の構造体に含まれる全てのメモリセルが結晶化温度に上昇してしまうおそれがある。すなわち、選択セルで発生したジュール熱が、メモリセル選択用の縦型トランジスタのチャネルとなるシリコン膜を伝って、選択セルの上下に位置するメモリセル（以下では、非選択セルと呼ぶ）に達することによって、非選択セル内の相変化素子も結晶化されてしまうおそれがある。これは、非選択セルの記憶情報が誤って反転されてしまう、誤ライト動作が発生する可能性があることを意味する。
【０００８】
本発明は、上記のような課題を解決するためになされたものであり、ジュール熱を利用して情報を記憶する相変化メモリを採用した半導体記憶装置において、誤ライト動作を起こす可能性を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体記憶装置は、積層体内のいずれかの半導体層に第１の電流を印加して積層体内の複数の半導体層の側面に配置されている抵抗変化材料層を一括して結晶化した後、第１の電流を印加した半導体層以外の半導体層に第２の電流を印加する。
【発明の効果】
【００１０】
本発明に係る半導体記憶装置によれば、高集積かつ高信頼な大容量相変化メモリを採用した半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態１に係る半導体記憶装置が備える相変化メモリチップＰＣＭＣＰの要部ブロック図である。
【図２】図１に示した相変化メモリチップＰＣＭＣＰが備えるメモリアレー回路ＭＡＣＫＴの構成を示す図である。
【図３】ワード線ＷＬ０とビット線ＢＬ０との交点に形成されたメモリブロックＭＢ００の構成例を示す図である。
【図４】層間絶縁膜１２１において半導体基板に平行にセルアレーＭＣＡを切った断面図である。
【図５】ビット線ＢＬ０に接続されたメモリブロックＭＢ００およびＭＢ１０の断面図である。
【図６】ワード線ＷＬ１に接続されたメモリブロックＭＢ１１およびＭＢ１０の断面図である。
【図７】セットパルス電流とリセットパルス電流の違いを説明する図である。
【図８】ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬにおける駆動電圧の関係を示す図である。
【図９】メモリブロックＭＢ００に情報を書き込む際に各メモリセルＭＣ０〜ＭＣ４が記憶している情報が時間経過にともなって変化する様子を説明する図である。
【図１０】図９の動作における各部の動作を示すタイムチャートである。
【図１１】選択トランジスタ駆動回路群ＴＲＤＢＫ内の選択トランジスタ駆動回路ＴＲＤ０の構成図である。
【図１２】ワードドライバ群ＷＤＢＫ内のワードドライバＷＤ０の構成図である。
【図１３】選択トランジスタ駆動回路群ＴＲＤＢＫ内の選択トランジスタ駆動回路ＴＲＤ１〜ＴＲＤ４の構成図である。
【図１４】図９〜図１０で説明した動作において、選択ゲート制御線Ｇ０〜Ｇ４に印加される電圧をまとめた図である。
【図１５】実施形態２に係る半導体記憶装置が備えるメモリモジュールの構成例を示す図である。
【図１６】実施形態２におけるメモリブロックＭＢ００の構成例を示す図である。
【図１７】図１５に示した選択トランジスタ駆動回路群ＴＲＤＢＫ内の選択トランジスタ駆動回路ＴＲＤｙ（ｙ＝１〜４）の構成例を示す図である。
【図１８】実施形態２に係る半導体記憶装置がライト動作を実施するときの各部の動作を示すタイムチャートである。
【図１９】実施形態３におけるセルアレーＭＣＡと直接周辺回路を示す図である。
【図２０】図１９に示したメモリアレーにおいて、アノード線ＡＮＬ１とビット線ＢＬ０との交点におけるメモリブロックＭＢ１０の回路構成の詳細を示す図である。
【図２１】前述した図１９のうち、特にセルアレーＭＣＡの一部分を抜き出して示した鳥瞰図である。
【図２２】図２１に示すＡＡ’断面を含むセルアレーＭＣＡの全体構造を示す断面図である。
【図２３】ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）の配置関係を、ビット線３の側から見た図である。
【図２４】セル選択ゲート線ＣＧＬ０〜ＣＧＬ４の配置関係を同じくビット線３の側から見た図である。
【図２５】セルチェイン選択線ＣＳＬ０〜ＣＳＬｍの配置関係を、ビット線３の側から見た図である。
【図２６】アノード線ＡＮＬ、ビット線ＢＬにおける駆動電圧の関係を示す図である。
【図２７】セルチェイン選択線ＣＳＬの駆動電圧を示す図である。
【図２８】セル選択ゲート線ＣＧＬ０〜ＣＧＬ４の駆動電圧を示す図である。
【図２９】図２０に示した回路構成に対応する、メモリブロックＭＢ１０の断面図である。
【図３０】図２０に示した回路構成に対応する、メモリブロックＭＢ１０の断面図である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されない限り、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
【００１３】
＜実施の形態１＞
本発明の実施形態１では、記憶素子にカルコゲナイド材料を用いた相変化メモリのメモリアレー回路について説明する。本メモリアレー回路の中核をなすセルアレーは、複数のメモリセルが直列接続されたメモリブロックが行列状に配置された構造を有する。各メモリブロックは、セット動作専用のメモリセルを備え、このメモリセルにおいて発生したジュール熱を用いて、メモリブロック内の全てのメモリセルをセット状態、すなわち記憶素子を結晶状態とする点に特徴がある。
【００１４】
なお、本明細書では、セット状態のメモリセルは、情報‘１’を記憶するものとする。また、リセット動作が実施されたメモリセルは、記憶素子が非晶質状態となり、情報‘０’を記憶するものとする。メモリセルに対してセットパルス電流を印加するとセット動作が実施され、リセットパルス電流を印加するとリセット動作が実施される。これら電流の違いについては後述する。
【００１５】
＜実施の形態１：メモリチップの構成＞
図１は、本実施形態１に係る半導体記憶装置が備える相変化メモリチップＰＣＭＣＰの要部ブロック図である。相変化メモリチップＰＣＭＣＰは、メモリアレー回路ＭＡＣＫＴ、周辺回路ＰＥＲＩ、入出力回路ＩＯＣＫＴ、電圧発生回路ＶＲＧを備える。
【００１６】
メモリアレー回路ＭＡＣＫＴは、後述するセルアレーを用いて情報を読み書きする。周辺回路ＰＥＲＩは、アドレスデコーダＡＤＥＣ、制御論理回路ＣＴＬＬＧを備え、入力された内部アドレス信号ＩＡＤＤ、内部コマンド信号ＩＣＭＤ、内部クロックＩＣＬＫに基づいて、プリデコードアドレスＰＤＡＳＩＧ、内部制御信号ＩＣＬＴＳＩＧを生成する。入出力回路ＩＯＣＫＴは、相変化メモリチップＰＣＭＣＰの外部から入力された外部アドレス信号ＥＡＤＤ、外部コマンド信号ＥＣＭＤ、システムクロックＳＹＳＣＬＫを、内部アドレス信号ＩＡＤＤ、内部コマンド信号ＩＣＭＤ、内部クロックＩＣＬＫとして相変化メモリチップＰＣＭＣＰ内部に転送する。また、外部入出力線ＥＩＯと内部入出力線ＩＩＯとの間で記憶情報を授受する。電圧発生回路ＶＲＧは、同図では省略されている外部電源を用いて、メモリアレー回路ＭＡＣＫＴにおける制御線に対する印加電圧を生成する。
【００１７】
＜実施の形態１：メモリアレー回路の構成＞
図２は、図１に示した相変化メモリチップＰＣＭＣＰが備えるメモリアレー回路ＭＡＣＫＴの構成を示す図である。メモリアレー回路ＭＡＣＫＴは、セルアレーＭＣＡと、その直接周辺回路を備える。セルアレーＭＣＡは、１例として、ｍ本のワード線ＷＬ０〜ＷＬ（ｍ−１）とｎ本のビット線ＢＬ０〜ＢＬ（ｎ−１）との交点に配置された（ｍ×ｎ）個のメモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）を備える。後述するように、メモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）は、複数のメモリセルを有する。また、ソース線ＳＬ０〜ＳＬ（ｎ−１）が、ビット線ＢＬ０〜ＢＬ（ｎ−１）と対になるように配置される。
【００１８】
直接周辺回路は、セルアレーＭＣＡの周囲に配置されたセンスアンプＳＡ、ライト回路ＷＣ、ビット線選択回路ＢＳＬＣ、ワードドライバ群ＷＤＢＫ、選択トランジスタ駆動回路群ＴＲＤＢＫを備える。これら回路および後述するドライバ群は、本実施形態１における「電流印加回路」に相当する。
【００１９】
センスアンプＳＡとライト回路ＷＣは、共通データ線ＣＤＬおよびビット線選択回路ＢＳＬＣを介して、ビット線ＢＬ０〜ＢＬ（ｎ−１）の中の任意のビット線と接続される。ビット線選択回路ＢＳＬＣはさらに、選択されたビット線と対になるソース線を駆動する機能も有する。
【００２０】
ワードドライバ群ＷＤＢＫは、ワード線ＷＬ０〜ＷＬ（ｍ−１）の中の任意の一本を活性化するための回路ブロックである。選択トランジスタ駆動回路群ＴＲＤＢＫは、（ｍ×ｎ）個のメモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）に共通のドライバであり、選択ゲート信号線群ＭＧＳＩＧを介してセルアレーＭＣＡと接続される。
【００２１】
図３は、ワード線ＷＬ０とビット線ＢＬ０との交点に形成されたメモリブロックＭＢ００の構成例を示す図である。メモリブロックＭＢ００は、ブロック選択トランジスタＢＴＲと５つのメモリセルＭＣ０〜ＭＣ４を備える。
【００２２】
ブロック選択トランジスタＢＴＲは、ソース電極がソース線ＳＬ０、ドレイン電極がメモリセルＭＣ１、ゲート電極がワード線ＷＬ０に、それぞれ接続される。本実施形態１における「第１選択線」は、ワード線ＷＬが相当する。「選択素子」は、ブロック選択トランジスタＢＴＲが相当する。「第２選択線」は、ビット線ＢＬが相当する。
【００２３】
メモリセルＭＣ０は、カルコゲナイド材料で形成された可変抵抗ＨＲ０と選択トランジスタＴＲ０で構成される。メモリセルＭＣ１は、カルコゲナイド材料で形成された可変抵抗ＨＲ１と選択トランジスタＴＲ１で構成される。メモリセルＭＣ２は、カルコゲナイド材料で形成された可変抵抗ＨＲ２と選択トランジスタＴＲ２で構成される。メモリセルＭＣ３は、カルコゲナイド材料で形成された可変抵抗ＨＲ３と選択トランジスタＴＲ３で構成される。メモリセルＭＣ４は、カルコゲナイド材料で形成された可変抵抗ＨＲ４と選択トランジスタＴＲ４で構成される。メモリセルＭＣ４は、ビット線ＢＬ０に直接接続されている。
【００２４】
選択トランジスタＴＲ０のゲート電極は選択ゲート制御線Ｇ０に、選択トランジスタＴＲ１のゲート電極は選択ゲート制御線Ｇ１に、選択トランジスタＴＲ２のゲート電極は選択ゲート制御線Ｇ２に、選択トランジスタＴＲ３のゲート電極は選択ゲート制御線Ｇ３に、選択トランジスタＴＲ４のゲート電極は選択ゲート制御線Ｇ４に、それぞれ接続される。なお、選択ゲート制御線Ｇ０〜Ｇ４は、図２に示した選択ゲート制御線群ＭＧＳＩＧの構成要素である。選択トランジスタ駆動回路群ＴＲＤＢＫは、メモリセルに対する読み書き動作に応じて、選択ゲート制御線Ｇ１〜Ｇ４を駆動する。
【００２５】
図３におけるいずれかのメモリセルＭＣ０〜ＭＣ４を選択する場合は、ビット線ＢＬ０とソース線ＳＬ０の間に電位差がある状態で、ワード線ＷＬ０をＯＮにすることによってブロック選択トランジスタＢＴＲを導通させ、選択ゲート制御線Ｇ１〜Ｇ４をＯＮ／ＯＦＦ駆動する。
【００２６】
＜実施の形態１：セルアレーの構造＞
次に、図４〜図６にしたがって、本実施形態１に係る半導体記憶装置におけるセルアレーの構造例を説明する。
【００２７】
図４は、層間絶縁膜１２１において半導体基板に平行にセルアレーＭＣＡを切った断面図である。図４は、後述する図５および図６におけるＡＡ’断面図に相当する。層間絶縁膜１２１は、メモリセルＭＣ３の選択トランジスタＴＲ３と、メモリセルＭＣ４の選択トランジスタＴＲ４とを分離する膜である。図４では、記載の簡単のため、４つのメモリブロックＭＢ００〜ＭＢ１１が示されている。層間絶縁膜１２１は、本実施形態１における「ゲート間絶縁層」に相当する。
【００２８】
シリコン膜１３２は、メモリセル選択用の縦型トランジスタのチャネルとなる。反応防止膜１３３は、シリコンとカルコゲナイド材料との反応を抑止する。相変化膜１３４は、カルコゲナイド材料を用いた可変抵抗となる。絶縁膜１３５は、絶縁のために設けられた膜である。放熱膜１３６は、相変化膜１３５で発生する熱を輻射し、熱分散させるために設けられた金属性の膜である。
【００２９】
図５は、ビット線ＢＬ０に接続されたメモリブロックＭＢ００およびＭＢ１０の断面図である。図６は、ワード線ＷＬ１に接続されたメモリブロックＭＢ１１およびＭＢ１０の断面図である。半導体基板１０１の上に、シリコン酸化物からなる層間絶縁膜１０２が形成され、さらにその上にソース線ＳＬ０となる金属配線層１０３が形成されている。
【００３０】
金属配線層１０３の上に、まずブロック選択トランジスタＢＴＲが形成される。１０５は、シリコン窒化膜からなる層間絶縁膜である。１０６および１０８は、シリコン酸化物からなる層間絶縁膜である。１０７は、Ｎ型不純物が添加されたシリコン膜であり、ワード線ＷＬ１となる。１０９は、ブロック選択トランジスタＢＴＲのゲート絶縁膜である。１１０はシリコン膜であり、ブロック選択トランジスタＢＴＲのチャネルとなる。１１１はシリコン酸化物からなる層間絶縁膜であり、ブロック選択トランジスタを分離するために存在する。
【００３１】
ブロック選択トランジスタＢＴＲの上に、メモリセルＭＣ０〜ＭＣ４が形成される。１１２はシリコン窒化膜である。１１３、１１５、１１７、１１９、１２１、１２３、１３７は、シリコン酸化物からなる層間絶縁膜である。１１４、１１６、１１８、１２０、１２２は、Ｎ型不純物が添加されたシリコン膜であり、選択ゲート制御線Ｇ０、Ｇ１、Ｇ２、Ｇ３、Ｇ４となる。１２８は、ビット線ＢＬ０となる金属配線層である。
【００３２】
本実施形態１における「半導体層」は、選択ゲート制御線Ｇ１、Ｇ２、Ｇ３、Ｇ４となるシリコン膜１１４、１１８、１２２が相当する。「第１積層体」は、これらシリコン膜が積層して構成された構造体が相当する。
【００３３】
以上、本実施形態１に係る半導体記憶装置の構成について説明した。次に、セットパルス電流とリセットパルス電流の違いを説明した後、本実施形態１に係る半導体記憶装置の動作を説明する。
【００３４】
＜実施の形態１：セットパルスとリセットパルスの違い＞
図７は、セットパルス電流とリセットパルス電流の違いを説明する図である。セットパルス電流ＳＥＴＰＬＳは、メモリセルＭＣを構成する相変化膜が結晶化した温度（例えば３００℃程度）を保つために印加される電流である。リセットパルス電流ＲＳＴＰＬＳは、メモリセルを構成する相変化膜の温度を融点（例えば６００℃程度）以上にするために印加される電流である。
【００３５】
セットパルス電流ＳＥＴＰＬＳの印加時間ｔ１はリセットパルス電流ＲＳＴＰＬＳの印加時間ｔ２よりも長く設定され、相変化膜が結晶化する温度を長時間維持してメモリセルＭＣを結晶化する役割を有する。
【００３６】
セットパルス電流ＳＥＴＰＬＳの電流値ＩＳＥＴはリセットパルス電流ＲＳＴＰＬＳの電流値ＩＲＳＴよりも小さい。リセットパルス電流ＲＳＴＰＬＳは、急峻な立ち下がり時間を有し、メモリセルＭＣを非晶質状態にする役割を有する。
【００３７】
メモリセルＭＣの上下方向の間隔が小さいと、セットパルス電流ＳＥＴＰＬＳをいずれかのメモリセルに印加することによって生じるジュール熱が上下のメモリセルＭＣにも伝搬する。そのため、セットパルス電流ＳＥＴＰＬＳをあるメモリセルＭＣに印加して情報を書き込むと、同一のメモリブロックＭＢに含まれる他のメモリセルＭＣにも同じ情報が書き込まれる。したがって、誤書き込みを防止するためには、メモリセルＭＣ間の間隔をある程度確保する必要がある。これは、立体加工を容易にするため接続孔のアスペクト比を下げることの妨げとなる。
【００３８】
本実施形態１では、上記課題を解決するため、セットパルス電流ＳＥＴＰＬＳによっていったん全てのメモリセルＭＣに情報を書き込んだ後、情報を記憶させないメモリセルＭＣにリセットパルス電流ＲＳＴＰＬＳを印加し、セットパルス電流ＳＥＴＰＬＳによって書き込まれた不要な情報をリセットする。リセットパルス電流ＲＳＴＰＬＳは印加時間が短いので、周辺のメモリセルＭＣにジュール熱があまり伝わらず、特定のメモリセルＭＣのみをリセットすることができる。本実施形態１では、上記手法により、メモリセルＭＣ間の間隔が小さい場合でも誤書き込みを防止することを図っている。
【００３９】
以上、セットパルス電流とリセットパルス電流の違い、および本実施形態１に係る半導体記憶装置の原理を説明した。次に、本実施形態１に係る半導体記憶装置の動作について説明する。
【００４０】
＜実施の形態１：メモリアレー回路の動作＞
以下では、図８〜図１０にしたがって、本実施形態１に係る半導体記憶装置におけるセルアレーの動作例を説明する。以下では、１例として、メモリブロックＭＢ００におけるメモリセルＭＣ０を選択する場合を示す。
【００４１】
図８は、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬにおける駆動電圧の関係を示す図である。同図では省略しているが、待機時において、ワード線ＷＬ０〜ＷＬ（ｍ−１）、ビット線ＢＬ０〜ＢＬ（ｎ−１）、ソース線ＳＬ０〜ＳＬ（ｎ−１）の各々は接地電圧０Ｖに駆動されている。選択ゲート制御線Ｇ０〜Ｇ４は、５Ｖに保持されている。
【００４２】
ビット線選択回路ＢＳＬＣは、選択ビット線ＢＬ０を動作に応じた電圧に駆動する。リセット動作におけるビット線ＢＬ０の電圧は５Ｖ、セット動作では４Ｖ、リード動作では２Ｖである。同時に、０Ｖとなっているワード線ＷＬ０を５Ｖに駆動することにより、ブロック選択トランジスタＢＴＲを導通状態として、メモリブロックＭＢ００に動作に応じた電流を印加する。以上のメモリブロック選択動作と並行して、次に説明するメモリセル選択動作が実行されることにより、ライト動作およびリード動作が実施される。
【００４３】
図９は、メモリブロックＭＢ００に情報を書き込む際に各メモリセルＭＣ０〜ＭＣ４が記憶している情報が時間経過にともなって変化する様子を説明する図である。ここでは、メモリセルＭＣ１〜ＭＣ４が何らかの情報（ビット「０」でも「１」でもよい）を記憶している状態において、メモリセルＭＣ１〜ＭＣ４にビット「０」を書き込む動作例を説明する。
【００４４】
時刻Ｔ１において、メモリセルＭＣ１〜ＭＣ４は過去に記録された情報（すなわち前値）を保持している。メモリセルＭＣ０は、情報を記憶するためのメモリセルではなく、セットパルス電流ＳＥＴＰＬＳを印加してメモリセルＭＣ１〜ＭＣ４に一括して同じ情報を書き込むためのメモリセルである。したがってメモリセルＭＣ０は常にビット「１」を記憶している。
【００４５】
時刻Ｔ２において、メモリセルＭＣ０が選択された上でメモリセルＭＣ０にセットパルス電流ＳＥＴＰＬＳが印加される。このときメモリセルＭＣ０で発生されたジュール熱によって、メモリセルＭＣ１〜ＭＣ４の可変抵抗ＨＲ１〜ＨＲ４が結晶化され、メモリセルＭＣ１〜ＭＣ４に一括してビット「１」が書き込まれる。
【００４６】
時刻Ｔ３〜Ｔ６では、メモリセルＭＣ１〜ＭＣ４が順に選択され、それぞれにリセットパルス電流ＲＳＴＰＬＳが印加される。これにより、メモリセルＭＣ１〜ＭＣ４の可変抵抗ＨＲ１〜ＨＲ４が非晶質状態となり、ビット「０」が順に書き込まれる。
【００４７】
図１０は、図９の動作における各部の動作を示すタイムチャートである。以下、図１０の各時刻における動作について説明する。
【００４８】
時刻Ｔ２において、メモリセルＭＣ１〜ＭＣ４に一括してビット「１」を書き込む動作が実施される。すなわち、内部コマンド信号ＩＣＭＤ上に消去コマンドＥＲＳが生成されると、セットパルス信号ＳＥＴＰＬＳが発生される。このとき、５Ｖに保持されている選択ゲート制御線Ｇ０を接地電圧０Ｖに駆動して、メモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）におけるメモリセルＭＣ０の選択トランジスタＴＲ０をカットオフする。メモリセルＭＣ００を選択する動作と並行して、メモリブロックＭＢ００が選択されている。すなわち、ワード線ＷＬ０が５Ｖ、ビット線ＢＬ０が４Ｖにそれぞれ駆動されている。以上の動作により、メモリブロックＭＢ００とメモリセルＭＣ０が選択され、メモリセルＭＣ０の可変抵抗ＨＲ０にセットパルス電流ＳＥＴＰＬＳが印加される。
【００４９】
時刻Ｔ３において、メモリセルＭＣ１に対してビット「０」を書き込む動作（リセット動作）が実施される。すなわち、内部コマンド信号ＩＣＭＤ上に記録コマンドＰＲＧＭが生成されると、リセットパルス信号ＲＳＴＰＬＳが発生される。このとき、５Ｖに保持されている選択ゲート制御線Ｇ１を接地電圧０Ｖに駆動して、メモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）におけるメモリセルＭＣ１の選択トランジスタＴＲ１をカットオフする。メモリセルＭＣ００を選択する動作と並行して、メモリブロックＭＢ００が選択されている。すなわち、ワード線ＷＬ０とビット線ＢＬ０の各々が５Ｖに駆動されている。以上の動作により、メモリブロックＭＢ００とメモリセルＭＣ１が選択され、メモリセルＭＣ１の可変抵抗ＨＲ１にリセットパルス電流ＲＳＴＰＬＳが印加される。
【００５０】
メモリセルＭＣ１にリセットパルス電流ＲＳＴＰＬＳが印加されると、メモリセルＭＣ１で発生したジュール熱によって、メモリセルＭＣ１の可変抵抗ＨＲ１が非晶質状態となる。すなわち、メモリセルＭＣ１が記憶している情報が「０」となる。リセットパルス電流ＲＳＴＰＬＳの印加時間はセットパルス電流ＳＥＴＰＬＳの印加時間よりも十分に短いので、ジュール熱はメモリセルＭＣ１近傍に留まり、周辺のメモリセルには拡散しない。よって、メモリセルＭＣ１に選択的に情報「０」を記録することができる。
【００５１】
時刻Ｔ４〜Ｔ６では、メモリセルＭＣ２〜ＭＣ４に対して同様の処理を実施し、各メモリセルに情報「０」を書き込むことができる。なお、ここではメモリセルＭＣ１〜ＭＣ４に情報「０」を書き込む例を説明したが、情報「１」を書き込む場合は、リセットパルス電流ＲＳＴＰＬＳを印加しなければよい。すなわち、ビット線ＢＬ０の電圧を０Ｖに保持して、メモリセルを結晶状態に保つ。
【００５２】
図１１は、選択トランジスタ駆動回路群ＴＲＤＢＫ内の選択トランジスタ駆動回路ＴＲＤ０の構成図である。選択ゲート制御線Ｇ０は、図３に示した選択トランジスタ駆動回路群ＴＲＤＢＫ内の選択トランジスタ駆動回路ＴＲＤ０によって駆動される。
【００５３】
選択トランジスタ駆動回路ＴＲＤ０は、２入力ＮＡＮＤ回路ＮＤ１００を備える。２入力ＮＡＮＤ回路ＮＤ１００の一方の入力端子には、消去コマンドＥＲＳに応じて活性化されたプリデコードアドレスＰＤＡＳＩＧ内のプリデコード信号ＰＤＡＺ０が接続される。他方の入力端子には、セットパルス信号ＳＥＴＰＬＳが接続される。選択トランジスタ駆動回路ＴＲＤ０の出力端子は、選択ゲート制御線Ｇ０に接続される。
【００５４】
図１２は、ワードドライバ群ＷＤＢＫ内のワードドライバＷＤ０の構成図である。ワード線ＷＬ０は、図３に示したワードドライバ群ＷＤＢＫ内のワードドライバＷＤ０によって駆動される。
【００５５】
ワードドライバＷＤ０は、ＯＲ回路ＯＲ１１０とＡＮＤ回路ＡＤ１１０を備える。ＯＲ回路ＯＲ１１０の入力端子には、セットパルス電流ＳＥＴＰＬＳとリセットパルス電流ＲＳＴＰＬＳがそれぞれ接続される。ＡＮＤ回路ＡＤ１１０の入力端子には、ＯＲ回路ＯＲ１１０の出力信号とプリデコードアドレスＰＤＡＳＩＧ内のプリデコード信号ＰＤＡＸ０がそれぞれ接続される。ＡＮＤ回路ＡＤ１１０の出力端子は、ワード線ＷＬ０に接続される。
【００５６】
図１３は、選択トランジスタ駆動回路群ＴＲＤＢＫ内の選択トランジスタ駆動回路ＴＲＤ１〜ＴＲＤ４の構成図である。選択ゲート制御線Ｇ１〜Ｇ４は、図３に示した選択トランジスタ駆動回路群ＴＲＤＢＫ内の選択トランジスタ駆動回路ＴＲＤ１〜ＴＲＤ４によって駆動される。以下では選択トランジスタ駆動回路ＴＲＤ１の構成を例示する。
【００５７】
選択トランジスタ駆動回路ＴＲＤ１は、ＮＡＮＤ回路ＮＤ１２０を備える。ＮＡＮＤ回路ＮＤ１２０の入力端子には、プリデコードアドレスＰＤＡＳＩＧ内のプリデコード信号ＰＤＡＺ１とリセットパルス電流ＲＳＴＰＬＳが接続される。ＮＡＮＤ回路ＮＤ１２０の出力端子は、選択ゲート制御線Ｇ１に接続される。
【００５８】
図１４は、図９〜図１０で説明した動作において、選択ゲート制御線Ｇ０〜Ｇ４に印加される電圧をまとめた図である。メモリセルＭＣ０にはセットパルス電流ＳＥＴＰＬＳが印加されるため、選択ゲート制御線Ｇ０についてはセット動作時の印加電圧のみが定義されている。メモリセルＭＣ１〜ＭＣ４にはリセットパルス電流ＲＳＴＰＬＳが印加されるため、選択ゲート制御線Ｇ１〜Ｇ４についてはリセット動作時（およびリード動作時）の印加電圧のみが定義されている。
【００５９】
＜実施の形態１：まとめ＞
以上のように、本実施形態１に係る半導体記憶装置は、メモリブロックＭＢ内にセット動作専用のメモリセルＭＣ０を備える。メモリセルＭＣ０にセットパルス電流ＳＥＴＰＬＳを印加することによって発生したジュール熱を利用して、同じメモリブロックＭＢ内のメモリセルＭＣ１〜ＭＣ４に対して一括していったん同じ情報を書き込んだ後、メモリセルＭＣ１〜ＭＣ４のうち情報を記憶させないものに対してリセット動作を実施する。リセット動作時間はセット動作時間よりも短いので、リセットパルス電流を印加することによって発生するジュール熱が周辺のメモリセルに拡散することが抑制され、情報「０」を選択的に書き込むことができる。
【００６０】
すなわち、本実施形態１に係る半導体記憶装置によれば、メモリセルＭＣ０にセットパルス電流ＳＥＴＰＬＳを印加することによって発生するジュール熱が周辺のメモリセルに伝搬する程度にメモリセルの間隔を小さくした場合でも、誤書き込みを防止することができる。また、メモリセルＭＣ１〜ＭＣ４を同時に消去することにより、メモリブロックＭＢに対するライト動作時間を短縮することができる。特に、情報「１」を記憶するメモリセルが多い場合には、リセットパルス電流ＲＳＴＰＬＳを印加する回数が少なくなるのでライト動作時間をより短縮することができる。
【００６１】
また、本実施形態１に係る半導体記憶装置によれば、セット動作専用のメモリセルＭＣ０を情報記憶用のメモリセルＭＣ１〜ＭＣ４と同じ構造としているので、プロセスコストを抑制することができる。
【００６２】
本実施形態１ではメモリセルＭＣ０をセット動作専用としたが、２つ以上のメモリセルをセット動作専用としてもよい。セット動作専用のメモリセル数を増やすことにより、情報記憶用メモリセルＭＣ１〜ＭＣ４に対するセットパルス電流ＳＥＴＰＬＳの印加時間を短縮することができる。この結果、情報記憶用のメモリセルにおける電気特性の劣化を抑制することができる。なお、セット動作専用のメモリセルでは、情報書換は不要であり、記憶素子は常に安定な結晶状態に保たれるので、電気特性の劣化の度合いは低い。
【００６３】
本実施形態１ではメモリブロック内の最下層のメモリセルＭＣ０をセット動作専用としたが、必ずしも最下層のメモリセルをセット動作専用とする必要はない。例えば、メモリセルＭＣ０とＭＣ１の役割を入れ替えたとしても、本実施形態１と同様の効果を発揮することができる。
【００６４】
＜実施の形態２＞
本発明の実施形態２では、所定回数書き込みを実施する毎にセット動作専用のメモリセルを入れ替える構成例について説明する。
【００６５】
＜実施の形態２：メモリモジュールの構成＞
図１５は、本実施形態２に係る半導体記憶装置が備えるメモリモジュールの構成例を示す図である。メモリモジュールは、相変化メモリチップＰＣＭＣＰとコントローラチップＣＴＬＣＰを備える。これら回路は、本実施形態２における「電流印加回路」に相当する。
【００６６】
コントローラチップＣＴＬＣＰは、相変化メモリチップＰＣＭＣＰの読み書き動作を制御する。すなわち、入出力データの授受、外部アドレス信号ＥＡＤＤ、外部コマンド信号、システムクロックＳＹＳＣＬＫの制御などを実施する。
【００６７】
コントローラチップＣＴＬＣＰは、テーブルＥＰＣＴＢＬとアドレス生成器ＡＧＥＮを備える。
【００６８】
テーブルＥＰＣＴＢＬは、相変化メモリチップＰＣＭＣＰ内のメモリブロックに対して実施した消去回数（セットパルス電流によって情報「１」を一括書込した回数）および記録回数（リセットパルス電流によって情報「０」を書き込んだ回数）を記憶する。
【００６９】
アドレス生成器ＡＧＥＮは、テーブルＥＰＴＢＬに記憶された消去回数および記録回数に応じたアドレスを生成する。すなわち、消去回数および記録回数に応じて異なるアドレスを生成することにより、消去回数および記録回数に応じて情報書込を実施するメモリセルを切り替えることができる。
【００７０】
＜実施の形態２：メモリアレー回路の構成と動作＞
以下では、メモリアレー回路の構成と動作について説明する。本実施形態２におけるメモリアレー回路の特徴は、セルアレーに用いるメモリブロックの構成と、その消去動作（ここでは、情報「１」を書き込む動作）にある。
【００７１】
図１６は、本実施形態２におけるメモリブロックＭＢ００の構成例を示す図である。本実施形態２におけるメモリブロックＭＢ００は、実施形態１のようなセット動作専用のメモリセルＭＣ０を持たず、情報記憶用のメモリセルＭＣ１〜ＭＣ４のみを備える。コントローラチップＣＴＬＣＰは、メモリセルＭＣ１〜ＭＣ４の中から、セット動作に用いるメモリセルを１つ選択する。また、コントローラチップＣＴＬＣＰは、メモリブロックＭＣ１〜ＭＣ４に対して実施した消去回数および記録回数に応じて、セット動作に用いるメモリセルを切り替える。
【００７２】
図１７は、図１５に示した選択トランジスタ駆動回路群ＴＲＤＢＫ内の選択トランジスタ駆動回路ＴＲＤｙ（ｙ＝１〜４）の構成例を示す図である。
【００７３】
駆動回路ＴＲＤｙ（ｙ＝１〜４）は、２つのＡＮＤ回路ＡＤ１６０、ＡＤ１６１とＮＯＲ回路ＮＲ１６０を備える。ＡＮＤ回路ＡＤ１６０の入力端子には、プリデコードアドレスＰＤＡＳＩＧ内のプリデコード信号ＰＤＡＺｙとセットパルス電流ＳＥＴＰＬＳが接続される。ＡＮＤ回路ＡＤ１６１の入力端子には、セットパルス電流ＳＥＴＰＬＳとリセットパルス電流ＲＳＴＰＬＳが接続される。ＮＯＲ回路ＮＲ１６０の入力端子には、ＡＮＤ回路ＡＤ１６０の出力信号とＡＮＤ回路ＡＤ１６１の出力信号が接続される。ＮＯＲ回路ＮＲ１６０の出力端子は、選択ゲート制御線Ｇｙに接続される。
【００７４】
図１８は、本実施形態２に係る半導体記憶装置がライト動作を実施するときの各部の動作を示すタイムチャートである。ここでは１例として、メモリセルＭＣ１をセット動作用として用いる場合の動作例を示した。
【００７５】
図１０と同様に、内部コマンド信号ＩＣＭＤ上に消去コマンドＥＲＳが生成されると、セットパルス信号ＳＥＴＰＬＳが発生される。一方、図１５に示したコントローラチップＣＴＬＣＰは、メモリブロックＭＢ００における消去回数および記録回数に応じた外部アドレスを生成することにより、プリデコードアドレスＰＤＡＺ１を活性化する。
【００７６】
この結果、図１７に示した選択トランジスタ駆動回路ＴＲＤ１は、５Ｖに保持されている選択ゲート制御線Ｇ０を接地電圧０Ｖに駆動して、メモリブロックＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）におけるメモリセルＭＣ１の選択トランジスタＴＲ１をカットオフする。同時に、接地電圧０Ｖとなっているワード線ＷＬ０が５Ｖに駆動されて、メモリブロックＭＢ００におけるブロック選択トランジスタＢＴＲが導通することにより、メモリブロックＭＢ００におけるメモリセルＭＣ１の可変抵抗ＨＲ１に、セットパルス電流ＳＥＴＰＬＳが印加される。
【００７７】
メモリセルＭＣ１にセットパルス電流ＳＥＴＰＬＳが印加されると、メモリセルＭＣ１で発生されたジュール熱によって、メモリセルＭＣ１〜ＭＣ４の可変抵抗ＨＲ１〜ＨＲ４が結晶化される。すなわち、メモリセルＭＣ１〜ＭＣ４が記憶している情報が「１」となる。時刻Ｔ３〜Ｔ６において、図１０と同様にメモリセルＭＣ１〜ＭＣ４に対して情報を記録する動作（ここでは、リセットパルス電流ＲＳＴＰＬＳによって情報「０」を書き込むリセット動作）が実施される。
【００７８】
コントローラチップＣＴＬＣＰは、セット動作用として用いるメモリセルを決定する際に、以下のような手法を用いることができる。例えば、あるメモリセルをセット動作用として所定回数用いた時点で、セット動作用に用いるメモリセルを次のメモリセルに切り替えることが考えられる。あるいは、セット動作用に用いるメモリセルをランダムに選択することが考えられる。ただし、情報書込を実施する毎にセット動作用のメモリセルを切り替えるのは効率が悪いため、セットト動作用に用いるメモリセルをランダムに選択するとしても、所定回数連続して同じメモリセルを用いることが望ましいと考えられる。
【００７９】
＜実施の形態２：まとめ＞
以上のように、本実施形態２に係る半導体記憶装置は、セット動作専用のメモリセルを有さず、メモリセルＭＣ１〜ＭＣ４いずれかを用いてセット動作を実施することにより、メモリブロック内の全てのメモリセルに対して一括して情報を書き込む。その後、メモリセルＭＣ１〜ＭＣ４のうちビット「０」を記憶するものに対してリセットパルス電流ＲＳＴＰＬＳを印加する。これにより、実施形態１と同様の動作を実現することができる。
【００８０】
また、本実施形態２に係る半導体記憶装置は、テーブルＥＰＣＴＢＬに記憶されている消去回数および記録回数に応じて、セット動作用のメモリセルを選択する。これにより、特定のメモリセルに集中してセットパルス電流ＳＥＴＰＬＳが印加されることを回避することができる。すなわち、セットパルス電流ＳＥＴＰＬＳが印加されるメモリセルの電気特性の劣化を抑制することができる。
【００８１】
また、本実施形態２に係る半導体記憶装置は、セット動作専用のメモリセルを有さず、メモリセルＭＣ１〜ＭＣ４いずれかを用いてセット動作を実施することにより、セット動作専用のメモリセルを除去することができる。これにより、相変化メモリチップＰＣＭＣＰのプロセスコストを削減することができる。よって、本実施形態２に係る半導体記憶装置は、信頼性よりも低コストが求められるアプリケーションに用いられる相変化メモリにおいて用いると好適である。
【００８２】
なお、本実施形態２では、コントローラチップＣＴＬＣＰを用いて、メモリセルに対する消去回数および記録回数を記憶する機能と、その回数に応じてアドレスを生成する機能とを実現した。これらの機能は、コントローラチップＣＴＬＣＰ以外の構成要素を用いて実現してもよい。例えば、相変化メモリチップＰＣＭＣＰ内に同機能を実装すれば、コントローラチップＣＴＬＣＰの機能を削減することによりコントローラチップＣＴＬＣＰのコストを低減して、さらに低コストのメモリモジュールを実現することができる。
【００８３】
＜実施の形態３＞
本発明の実施形態３では、メモリアレー回路ＭＡＣＫＴの別構成例を説明する。本実施形態３では実施形態１と同様の構造を有する２つのセルチェインをペアにして構成し、１つの接続孔が記憶することができるビット数を２倍にすることを図る。なお、本実施形態３では、各セルチェインが実施形態１と同様にセット動作専用メモリセルを有する構成例を説明するが、実施形態２と同様にセット動作専用のメモリセルを設けない構成を採用することもできる。
【００８４】
＜実施の形態３：メモリアレー回路の構成＞
図１９は、本実施形態３におけるセルアレーＭＣＡと直接周辺回路を示す図である。まず、セルアレーＭＣＡの構成について以下に説明する。
【００８５】
セルアレーＭＣＡは、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）と、ｎ本のビット線ＢＬ０〜ＢＬ（ｎ−１）によって、ｍ行ｎ列の行列を構成する（ｍ、ｎは自然数）。そして、ｍ行ｎ列の行列の各交点に、メモリセル群ＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）を配置する（このメモリセル群ＭＢを以後、「メモリブロック」と呼ぶ）。
【００８６】
各メモリブロックＭＢは、１対のセルチェインを含む。セルチェインについては後述する。図１９においては、アノード線ＡＮＬとビット線ＢＬの各交点に設けられた２つの楕円それぞれが、１つのセルチェインに対応し、２つの楕円を一組としたものがメモリブロックＭＢである。図１９では、アノード線ＡＮＬ０とビット線ＢＬ０との交点に設けられたメモリブロックＭＢ００が、代表例として明示されている。
【００８７】
次に、各メモリブロックＭＢの詳細について説明する。まず、ｍ本のアノード線のそれぞれにダイオードＰＤが接続される（後述する図２０参照）。そして、ダイオードＰＤに直列に、１対のセルチェインが接続される。
【００８８】
本実施形態３において、セルチェインとは、ｚ軸方向に５個のメモリセルＭＣ０〜ＭＣ４が直列に接続された構造を指す。ｚ軸方向とは、半導体基板に対する高さ方向であり、アノード線ＡＮＬとビット線ＢＬの両方に垂直な方向である。したがって、ｍ×ｎ個のメモリブロックＭＢのそれぞれにおいて、１対のセルチェインに対応する１０（＝５×２）個のメモリセルが、上述したダイオードＰＤに対して直列に接続されることになる。その結果、本実施形態３におけるセルアレーＭＣＡは、ｍ×ｎ×５×２個のメモリセルを有することになる。
【００８９】
ビット線ＢＬ０〜ＢＬ（ｎ−１）の両端には、ビット線選択回路ＢＳＬＣと非選択ビット線電圧給電回路ＵＳＢＶＳがそれぞれ接続される。ビット線選択回路ＢＳＬＣは、ビット線ＢＬ０〜ＢＬ（ｎ−１）の中から任意の一本を選択して、共通データ線ＣＢＬに電気的に接続する。共通データ線ＣＤＬには、上記メモリアレーＭＡから選択されたメモリセルの情報を書き換えたり、その情報を読み出したりする書換え回路ＷＣおよびセンスアンプＳＡが接続されている。非選択ビット線電圧給電回路ＵＳＢＶＳは、待機状態においては全ビット線に、読み書き動作においては選択ビット線を除く（ｎ−１）本のビット線にそれぞれ非選択電圧を給電する。詳しくはメモリアレー回路の動作を説明する際に述べる。この給電機構によって、選択セルチェイン以外への誤書込みを回避することができる。これら回路および後述するドライバ群は、本実施形態３における「電流印加回路」に相当する。
【００９０】
＜実施の形態３：セルチェインの回路構成＞
図２０は、図１９に示したメモリアレーにおいて、アノード線ＡＮＬ１とビット線ＢＬ０との交点におけるメモリブロックＭＢ１０の回路構成の詳細を示す図である。この回路構成は、アノード線ＡＮＬ１に接続されたポリシリコンダイオードＰＤに、平行に並んだ２つのセルチェインＣＣＥとＣＣＯが直列接続された構成である。
【００９１】
セルチェインＣＣＥとＣＣＯは、５個のメモリセルＭＣ０〜ＭＣ４とセルチェイン選択トランジスタＣＣＧが直列接続された構成を有する。
【００９２】
メモリセルＭＣ０〜ＭＣ４は、伝達ゲートとなるＭＯＳトランジスタＴＧと可変抵抗型の記憶素子ＳＴＤとで構成される。各メモリセルＭＣにおいて、ＭＯＳトランジスタＴＧのソース−ドレイン経路と、記憶素子ＳＴＤとは、互いに並列に接続されている。これらメモリセルＭＣの伝達ゲートとなるＭＯＳトランジスタＴＧのゲート電極には、セル選択ゲート線群ＭＣＧＬの中の一本が接続される。また、セルチェイン選択トランジスタＣＣＧには、セルチェイン選択線ＣＳＬが接続される。
【００９３】
セルチェインＣＣＯにおいて、メモリセルＭＣ０〜ＭＣ４は、セル選択ゲート線群ＭＣＧＬの構成要素であるセル選択ゲート線ＣＧＬ０〜ＣＧＬ４によって駆動制御される。セルチェイン選択ＭＯＳトランジスタＣＣＧは、セルチェイン選択線ＣＳＬ１によって駆動制御される。同様に、セルチェインＣＣＥにおいて、メモリセルＭＣ０〜ＭＣ４は、セル選択ゲート線群ＭＣＧＬの構成要素であるセル選択ゲート線ＣＧＬ０〜ＣＧＬ４によって駆動制御される。セルチェイン選択ＭＯＳトランジスタＣＣＧは、セルチェイン選択線ＣＳＬ２によって駆動制御される。
【００９４】
次に、セルチェイン選択線ＣＳＬ、セル選択ゲート線群ＭＣＧＬについて説明する。上述の通り、本実施形態３におけるセルアレーＭＣＡは、ｍ行ｎ列の行列のそれぞれに１対のセルチェイン（すなわち、１０個のメモリセル）を有するため、ｍ行とｎ列を特定するだけでは、メモリセルＭＣの選択／非選択を特定することができない。これを特定するための配線群が、セルチェイン選択線ＣＳＬおよび選択セルゲート線群ＭＣＧＬである。
【００９５】
まず、セルチェイン選択線ＣＳＬによって、１対のセルチェインのどちらか一方を選択する。図１９では、セルチェイン選択線ＣＳＬのそれぞれから、２つの楕円の一方に対して矢印が表記されている。この矢印は、１対のセルチェインのうちいずれか一方を選択することを示している。
【００９６】
なお、図１９において、セルチェイン選択線ＣＳＬは、隣接する２つのセルチェインに共通に接続されている。例えば、ｘ本目のセルチェイン選択線ＣＳＬｘは、アノード線ＡＮＬ（ｘ−１）に接続されたセルチェインと、アノード線ＡＮＬｘに接続されたセルチェインの両方を選択している。すなわち、ｘが偶数の場合のセルチェイン選択線ＣＳＬｘは、アノード線ＡＮＬ（ｘ−１）に接続されるセルチェインＣＣＥに含まれるセルチェイン選択トランジスタＣＣＧと、アノード線ＡＮＬｘに接続されるセルチェインＣＣＥに含まれるセルチェイン選択トランジスタＣＣＧの双方に接続されることとなる。また、ｘが奇数の場合のセルチェイン選択線ＣＳＬｘは、アノード線ＡＮＬ（ｘ−１）に接続されるセルチェインＣＣＯに含まれるセルチェイン選択トランジスタＣＣＧと、アノード線ＡＮＬｘに接続されるセルチェインＣＣＯに含まれるセルチェイン選択トランジスタＣＣＧの双方に接続されることとなる。
【００９７】
１対のセルチェインのうち一方を選択しても、セルチェインにはさらに５個のメモリセルＭＣが含まれているので、いずれのメモリセルＭＣを選択するかを特定する必要がある。そこで、セルチェインに含まれる５個のメモリセルからどのメモリセルを選択するかを、選択セルゲート線群ＭＣＧＬによって特定する。図１９では、選択セルゲート線群ＭＣＧＬは、それぞれ１本の配線ＣＧＬとして表記されている。しかし、これは簡単のための表記であり、実際には図２０に示すように、５本の配線群である。この５本の配線のそれぞれについて、選択または非選択の電圧を印加することにより、メモリセルを選択／非選択することができる。
【００９８】
図１９では、各選択セルゲート線群ＭＣＧＬから、２つの楕円の一方に対して矢印が表記されているが、この矢印は、セルチェイン内における５個のメモリセルのうちどれを選択／非選択とするかを示すものである。セル選択ゲート線群ＭＣＧＬに含まれるセル選択ゲート線ＣＧＬ０〜ＣＧＬ４は、（ｍ×ｎ）個のメモリブロックＭＢに共通の制御線である。すなわち、セル選択ゲート線ＣＧＬ０は、セルチェインＣＣＥ、ＣＣＯに含まれるメモリセルＭＣ０のトランジスタＴＧのゲート電極に接続される。同様に、セル選択ゲート線ＣＧＬ１は、セルチェインＣＣＥ、ＣＣＯに含まれるメモリセルＭＣ１のトランジスタＴＧのゲート電極に接続される。セル選択ゲート線ＣＧＬ２は、セルチェインＣＣＥ、ＣＣＯに含まれるメモリセルＭＣ２のトランジスタＴＧのゲート電極に接続される。セル選択ゲート線ＣＧＬ３は、セルチェインＣＣＥ、ＣＣＯに含まれるメモリセルＭＣ３のトランジスタＴＧのゲート電極に接続される。セル選択ゲート線ＣＧＬ４は、セルチェインＣＣＥ、ＣＣＯに含まれるメモリセルＭＣ４のトランジスタＴＧのゲート電極に接続される。
【００９９】
アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）は、アノードドライバ群ＡＮＤＢＫによって駆動される。セル選択ゲート線群ＭＣＧＬは、セル選択ＭＯＳトランジスタドライバ群ＭＣＧＤＢＫによって駆動される。セルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、セルチェイン選択ドライバ群ＣＳＤＢＫによって駆動される。
【０１００】
各アノード線ＡＮＬには、互いに異なるアノードドライバＡＮＤが接続されている。セルチェイン選択線ＣＳＬについても同様である。セル選択ゲート線群ＭＣＧＬには、セルアレーＭＣＡの両端に配置したセル選択ＭＯＳトランジスタドライバＭＣＧＤ０、ＭＣＧＤ１が接続されている。セルアレーＭＣＡの両端から、セル選択ゲート線ＣＳＬを駆動することによって、セル選択ゲート線ＣＳＬの充放電時間を短縮することができる。
【０１０１】
詳細は後述するが、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、最小加工寸法Ｆの幅と間隔を有する形状にパターニングされた配線構造を有する。シリコン基板上に、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍの順に形成される。
【０１０２】
＜実施の形態３：セルアレーの構造＞
図２１は、前述した図１９のうち、特にセルアレーＭＣＡの一部分を抜き出して示した鳥瞰図である。図２１において、金属膜を最小加工寸法Ｆの２倍のピッチでパターニングして形成した複数のアノード線２の上に、ポリシリコンダイオードＰＤがアノード線２の延在方向に周期的に形成されている。ここで、同図では省略されているが、アノード線２を形成する金属膜は、シリコン基板上に堆積された絶縁膜上に成膜されている。ポリシリコンダイオードＰＤは、ｐ型不純物がドープされたポリシリコン層４ｐと低濃度の不純物がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層６ｐが積層された構造を有する。
【０１０３】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、７１の積層膜は、アノード線２と平行な方向にストライプ状にパターニングされている。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、７１の積層膜それぞれのストライプライン部分がアノード線２間のスペースの直上に配置される。ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、７１の積層膜それぞれのストライプスペース部分がアノード線２の直上に形成されている。
【０１０４】
ビット線３は、金属膜を最小加工寸法Ｆの２倍のピッチでパターニングして形成された、アノード線２と垂直な方向に延在するストライプ形状を有し、絶縁膜７１上にｎ型ポリシリコン３８ｐを介して配置されている。
【０１０５】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、７１の積層膜のスペース部分におけるビット線３の下方には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐの側壁が積層される。絶縁膜層１１、１２、１３、１４、１５の側壁と絶縁膜１６の側壁の下部には、ゲート絶縁膜９、チャネルポリシリコン層８ｐ、拡散防止膜１０、相変化材料層７がこの順に積層される。
【０１０６】
拡散防止膜１０は、相変化材料層７とチャネルポリシリコン層８ｐの間の拡散を防止するための層である。対向する相変化材料層７の間には、絶縁膜層９１が埋め込まれている。絶縁膜層１６の側壁の上部とゲートポリシリコン層６１ｐ、絶縁膜層７１それぞれの側壁の下部には、ゲート絶縁膜層９、チャネルポリシリコン層８ｐが積層されている。対向するチャネルポリシリコン層８ｐ間には、絶縁膜層９２が埋め込まれている。絶縁膜層７１の上部にはゲート絶縁膜層９、ポリシリコン層３８ｐが積層されている。
【０１０７】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、７１の積層膜のスペース部分におけるビット線３の下方の底部では、ポリシリコン層６ｐの上表面とチャネルポリシリコン層８ｐが接触している。
【０１０８】
ビット線３となる金属配線層３とポリシリコンダイオードＰＤは、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、６１ｐと絶縁膜層１１、１２、１３、１４、１５、１６、７１で形成された積層膜対の対向する側面に形成された、ポリシリコン層３８ｐとチャネルポリシリコン層８ｐを介して接続されている。
【０１０９】
ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、６１ｐの積層膜と絶縁膜層１１、１２、１３、１４、１５、１６、７１の積層膜のスペース部分、かつ、ビット線３となる金属配線３のスペース部分の下部では、チャネルポリシリコン層８ｐ、ポリシリコン層３８ｐ、相変化材料層７、拡散防止膜１０は除去されている。このスペース部分は、アノード線２となる金属配線層２上のポリシリコンダイオードＰＤのスペース部分になっている。このスペース部分には、絶縁膜３３が埋め込まれる。すなわち、ポリシリコン層８ｐ、３８ｐ、相変化材料層７、拡散防止膜１０は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、６１ｐの積層膜、絶縁膜層１１、１２、１３、１４、１５、１６、７１の積層膜、および絶縁層３３で囲まれた領域、すなわち接続孔の側面に形成される。
【０１１０】
上記のような構造の下、接続孔の一方の側壁に形成されたデバイス群が、図２０に示したセルチェインＣＣＥまたはＣＣＯに相当する。すなわち、メモリセルＭＣ０〜ＭＣ４の伝達ゲートとなるＭＯＳトランジスタＴＧのゲート電極は、図２１に示されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐによってそれぞれ形成される。よって、メモリセルＭＣ０〜ＭＣ４は、これらゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐの側壁に形成される。
【０１１１】
より具体的には、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐの側壁、絶縁膜層１１、１２、１３、１４、１５の側壁、および絶縁膜１６の側壁の下部に堆積されたゲート絶縁膜９とチャネルポリシリコン層８ｐによって、伝達ゲートとなるＭＯＳトランジスタＴＧが形成される。また、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐと同じ高さの位置において、チャネルポリシリコン層８ｐは、メモリセルＭＣ０〜ＭＣ４における伝達ゲートとなるＭＯＳトランジスタＴＧのチャネルとなる。さらに、絶縁膜層１１、１２、１３、１４、１５の側壁および絶縁膜１６の側壁の下部と同じ高さの位置において、チャネルポリシリコン層８ｐは、各ＭＯＳトランジスタＴＧのドレイン電極もしくはソース電極となる。
【０１１２】
ＭＯＳトランジスタＴＧが形成される位置に対応させれば、記憶素子ＳＴＤが形成される位置も容易に理解できる。すなわち、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐと同じ高さの位置に対応する領域の拡散防止膜１０と相変化材料層７によって、メモリセルＭＣ０〜ＭＣ４の記憶素子ＳＴＤが形成される。したがって、記憶素子ＳＴＤとして機能する部分は、ゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐと同じ高さの領域である。よって、記憶素子ＳＴＤを流れる電流経路は、ＭＯＳトランジスタＴＧのドレイン電極−ソース電極間において、拡散防止膜１０→相変化材料層７→拡散防止膜１０の順となる。
【０１１３】
セルチェイン選択ＭＯＳトランジスタＣＣＧのゲート電極は、図２１に示すゲートポリシリコン層６１ｐによって形成される。よって、セルチェイン選択ＭＯＳトランジスタＣＣＧは、ゲートポリシリコン層６１ｐの側壁に形成される。より具体的には、ゲートポリシリコン層６１ｐと同じ高さの位置において、チャネルポリシリコン層８ｐは、セルチェイン選択ＭＯＳトランジスタＣＣＧのチャネルとなる。さらに、絶縁膜層７１の側壁および絶縁膜１６の側壁の上部と同じ高さの位置において、チャネルポリシリコン層８ｐは、セルチェイン選択ＭＯＳトランジスタＣＣＧのソース電極もしくはドレイン電極となる。
【０１１４】
なお、ソース電極となるポリシリコン層３８ｐは、ビット線３となる金属膜３との間の接触抵抗を抑制するため、リンなどの不純物を拡散することにより、ｎ型の導電性を示すように構成される。
【０１１５】
図２２は、図２１に示すＡＡ’断面を含むセルアレーＭＣＡの全体構造を示す断面図である。本構造の特徴は、図２１に示したセルアレーＭＣＡが、半導体基板１上に形成されたＭＯＳトランジスタの上に積み重ねられている点にある。このトランジスタは、セルアレーＭＣＡにおけるビット線３となる金属配線層３と共通データ線ＣＤＬを接続するために用いられるものである。
【０１１６】
図２２では、ＭＯＳトランジスタに関して、素子分離溝ＳＴＩ、トランジスタのゲートＧＡＴＥ、ゲート絶縁膜ＧＯＸ、拡散層ＤＩＦが示されている。また、トランジスタとビット線３となる金属配線層３を接続するための構造体として、層間絶縁膜ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５、配線層Ｍ１、Ｍ２、半導体基板上のデバイスとＭ１とを接続するコンタクト孔Ｃ１、Ｍ１とＭ２を接続するコンタクト孔Ｃ２、ビット線３となる金属配線層３と半導体基板１上に形成されたＭＯＳトランジスタとを接続するコンタクト孔ＢＬＣ、ポリシリコンダイオードＰＤ間に埋め込まれた層間絶縁膜３１が示されている。
【０１１７】
以上の構成により、最小加工寸法をＦとすると、４Ｆ２（＝２Ｆ×２Ｆ）の断面積内に形成された接続孔の側壁に、対向配置された２つの相変化型セルチェインが形成される。よって、相変化型セルチェインを形成するのに必要な断面積は２Ｆ２とすることができる。したがって、セルチェインは１個のセット動作専用メモリセルを有することを考慮しても、１つのメモリセルを形成するのに必要な底面積は従来よりも小さく、２Ｆ２の（ｋ−１）分の１とすることができる。ここで、ｋの値は積層したメモリセル数と同数であり、図２２の場合はｋ＝５である。
【０１１８】
＜実施の形態３：セルアレーの配線構造＞
次に、セルアレーＭＣＡの配線構造について説明する。図１９〜図２２を参照すれば、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）とビット線ＢＬ０〜ＢＬ（ｎ−１）とは、交差配置されている。ここで、１つのメモリブロックＭＢ００に注目すると、セルチェインＣＣＥとＣＣＯを構成するメモリセルＭＣ０〜ＭＣ４における各ＭＯＳトランジスタＴＧのゲート電極は、アノード線２が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐで形成される。
【０１１９】
図２３は、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）の配置関係を、ビット線３の側から見た図である。図２４は、セル選択ゲート線ＣＧＬ０〜ＣＧＬ４の配置関係を同じくビット線３の側から見た図である。
【０１２０】
ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）が延伸する方向をＹ方向、ビット線３が延伸する方向をＸ方向とすると、第１層のメモリセルＭＣ０におけるＭＯＳトランジスタＴＧのゲート電極が接続される（ｍ＋１）本のセル選択ゲート線ＣＧＬ０は、図２４に示すようにＹ方向に延伸されて、各々の両端で短絡される。また、第２層〜第５層のメモリセルＭＣ１〜ＭＣ４におけるＭＯＳトランジスタＴＧのゲート電極が接続されるセル選択ゲート線ＣＧＬ１、ＣＧＬ２、ＣＧＬ３、ＣＧＬ４も、図２４と同様の配線構造をなす。
【０１２１】
図２５は、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍの配置関係を、ビット線３の側から見た図である。セルチェイン選択ＭＯＳトランジスタＣＣＧのゲート電極も、アノード線２が延伸する方向に、個別にストライプ状に堆積されたゲートポリシリコン層６１ｐによって形成される。すなわち、セルチェイン選択ＭＯＳトランジスタＣＣＧのゲート電極が接続される（ｍ＋１）本のセルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、図２５に示すようにＹ方向に延伸される。
【０１２２】
以上説明したように、接続孔内におけるポリシリコン層８ｐ、相変化材料層７、絶縁層９、拡散防止膜１０は、それぞれ単一工程で形成される。すなわち、接続孔内に複数のメモリセルＭＣ（ここでは、４個の情報記憶用メモリセルと１個のセット動作専用メモリセル）を一度に形成することができる。したがって、従来よりも少ない工程あるいは製造費用で、三次元積層形半導体記憶装置を実現することができ、ビット当たりのコストを低減することができる。
【０１２３】
なお、セルアレーＭＣＡにおけるメモリブロックＭＢの数およびセルチェインの数と、配線本数との関係は次の通りである。ビット線３が延伸する方向（すなわち、Ｘ方向）にｍ個（ここで、ｍは１以上の整数）のメモリブロックＭＢを配置する場合は、図２３に示すように、ｍ本のアノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）となる金属層２の配線パターンが必要である。１つのメモリブロックＭＢは２つのセルチェインを有するので、各アノード線２の真上に、セルチェインＣＣＥ、ＣＣＯが形成される。
【０１２４】
ただし、セル選択ゲート線ＣＧＬ０〜ＣＧＬ４およびセルチェイン選択線ＣＳＬ１〜ＣＳＬ（ｍ−１）は、ビット線３に沿った方向に隣接する２つのメモリブロックＭＢに接続されるので、セルチェインＣＣＥとＣＣＯは、１つおきに配置されることになる。例えば、図２３〜図２５に示すように、ｙ列目のビット線３に注目すると、メモリブロックＭＢ０ｙおよびＭＢ１ｙのセルチェインＣＣＯが隣り合わせに配置され、メモリブロックＭＢ１ｙおよびＭＢ２ｙのセルチェインＣＣＥが隣り合わせに配置される。
【０１２５】
セルチェインに接続されるセル選択ゲート線ＣＧＬ０〜ＣＧＬ４、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍは、図２４〜図２５に示すように（ｍ＋１）本ずつ必要である。なぜならば、セル選択ゲート線ＣＧＬ０〜ＣＧＬ４となるポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍとなるポリシリコン６１ｐは、図２４〜図２５で説明したように、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）となる金属層２の配線パターンのスペース部の真上に形成されるからである。
【０１２６】
セル選択ゲート線ＣＧＬ０〜ＣＧＬ４となるポリシリコン２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐの双方の側壁には、メモリセルＭＣが形成される。このうち、セルアレーＭＣＡの外周部に形成されるセル選択ゲート線ＣＧＬ０〜ＣＧＬ４については、図２４に示すように、セルアレーＭＣＡの内側の側壁に形成されたメモリセルＭＣを使用する。これらのメモリセルＭＣは、例えば図２４のようにｙ列目のビット線に注目すると、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＥの構成要素である。その他のセル選択ゲート線ＣＧＬ０〜ＣＧＬ４については、双方の側壁に形成されたメモリセルＭＣが、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＯ、またはメモリブロックＭＢ１ｙおよびＭＢ（ｍ−２）ｙにおけるセルチェインＣＣＥ、ＣＣＯの構成要素として使用される。
【０１２７】
セルチェイン選択線ＣＳＬ０〜ＣＳＬｍとなるポリシリコン６１ｐの双方の側壁には、セルチェイン選択ＭＯＳトランジスタＣＣＧが形成される。このうち、セルアレーＭＣＡの外周部に形成されるセルチェイン選択線ＣＳＬ０、ＣＧＬｍについては、図２５に示すように、セルアレーＭＣＡの内側の側壁に形成されたＭＯＳトランジスタを使用する。これらのＭＯＳトランジスタは、例えば図２５のようにｙ列目のビット線に注目すると、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＥのセルチェイン選択ＭＯＳトランジスタＣＣＧである。その他のセルチェイン選択線ＣＳＬ１〜ＣＳＬ（ｍ−１）については、双方の側壁に形成されたＭＯＳトランジスタが、メモリブロックＭＢ０ｙおよびＭＢ（ｍ−１）ｙにおけるセルチェインＣＣＯ、またはメモリブロックＭＢ１ｙおよびＭＢ（ｍ−２）ｙにおけるセルチェインＣＣＥ、ＣＣＯのセルチェイン選択ＭＯＳトランジスタＣＣＧとして使用される。
【０１２８】
これまで説明してきたように、本実施形態３におけるセルアレーＭＣＡは、Ｙ方向に延伸する３つの系統の制御線を有する。これらの制御線を機能の観点で区別するために、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍと称した。これら制御線は、ビット線３と直交する。そこで特に、アノード線ＡＮＬ０〜ＡＮＬ（ｍ−１）、セル選択ゲート線群ＭＣＧＬ、セルチェイン選択線ＣＳＬ０〜ＣＳＬｍのいずれか１つの系統を、従来のメモリと同様にワード線と呼んでもよい。
【０１２９】
＜実施の形態３：メモリアレー回路の動作＞
以下ではメモリブロックＭＢ１０におけるライト動作とリード動作について説明する。本動作では、セット動作において、メモリブロックＭＢ１０内の一対のセルチェインを導通させ、双方のセルチェインに配置されたメモリセルＭＣ０にセットパルス電流ＳＥＴＰＬＳを印加して、一対のセルチェインに対して一括して情報を書き込む。
【０１３０】
図２６は、アノード線ＡＮＬ、ビット線ＢＬにおける駆動電圧の関係を示す図である。選択すべきビット線ＢＬ０と非選択状態に保持するアノード線ＡＮＬ０、ＡＮＬ２〜ＡＮＬ（ｍ−１）を、いずれの動作においても０Ｖとする。また、選択すべきアノード線ＡＮＬ１と非選択状態に保持するビット線ＢＬ１〜ＢＬ（ｎー１）を、リセット動作の時は５Ｖ、セット動作の時は４Ｖ、リード動作の時は２Ｖに駆動する。
【０１３１】
このような電圧印加状態において、メモリブロックＭＢ内のダイオードＰＤに対するアノード線２とビット線３の電位差に着目すると、アノード線ＡＮＬ１が正の電圧に駆動され、ビット線ＢＬ０が接地電圧に保持されることによって、メモリブロックＭＢ１０のみが順バイアス状態となる。すなわち、メモリブロックＭＢ１０が選択される。
【０１３２】
アノード線ＡＮＬ０、ＡＮＬ２〜ＡＮＬ（ｍ−１）とビット線ＢＬ０の双方が接地電圧（０Ｖ）に保持されるメモリブロックＭＢ００、ＭＢ２０〜ＭＢ（ｍ−１）０は、電位差がゼロである。したがって、非選択状態に保たれる。アノード線ＡＮＬ１とビット線ＢＬ１〜ＢＬ（ｎ−１）の双方が正の同じ電圧に駆動されるメモリブロックＭＢ１１〜ＭＢ１（ｎ−１）も、電位差がゼロである。したがって、非選択状態に保たれる。
【０１３３】
アノード線ＡＮＬ０、ＡＮＬ２〜ＡＮＬ（ｍ−１）が接地電圧に保持され、ビット線ＢＬ１〜ＢＬ（ｎ−１）が正の電圧に駆動されるメモリブロックＭＢ０１〜ＭＢ０、ＭＢ２１〜ＭＢ（ｍ−１）（ｎ−１）は、逆バイアス状態となる。ポリシリコンダイオードＰＤの耐圧は、５Ｖより大きくすることができる。したがって、いずれかのセルチェインが導通したとしても、ダイオードＰＤを流れる電流は抑制される。よって、これらのメモリブロックＭＢ０１〜ＭＢ０、ＭＢ２１〜ＭＢ（ｍ−１）（ｎ−１）も非選択状態に保たれる。
【０１３４】
図２７は、セルチェイン選択線ＣＳＬの駆動電圧を示す図である。セット動作では、セルチェイン選択線ＣＳＬ１、ＣＳＬ２を５Ｖ、他のセルチェイン選択線ＣＳＬ０、ＣＳＬ２〜ＣＳＬｍを０Ｖに駆動することにより、メモリブロックＭＢ１０内のセルチェインＣＣＥ、ＣＣＯを選択することができる。一方、リセット動作およびリード動作では、セルチェイン選択線ＣＳＬ１、ＣＳＬ２の何れか一方を５Ｖ、他のセルチェイン選択線を０Ｖに駆動することにより、メモリブロックＭＢ１０内のセルチェインＣＣＥ、ＣＣＯのいずれか一方を選択することができる。
【０１３５】
図２８は、セル選択ゲート線ＣＧＬ０〜ＣＧＬ４の駆動電圧を示す図である。セット動作において、セル選択ゲート線ＣＧＬ０を０Ｖ、他のセル選択ゲート線ＣＧＬ１〜ＣＧＬ４を５Ｖに駆動することにより、メモリブロックＭＢ１０のセルチェインＣＣＥ、ＣＣＯにおける最下層のメモリセルＭＣ０のみを選択することができる。
【０１３６】
図２９〜図３０は、図２０に示した回路構成に対応する、メモリブロックＭＢ１０の断面図である。以下、図２９を用いて、セット動作において選択されたメモリブロックＭＢ１０における各素子の状態を詳細に説明する。図２９には、各端子の動作電圧が示されている。また、絶縁膜層３２は、図２１〜図２２では記載の簡易のために省いていたが、隣接するポリシリコンダイオードＰＤの間に埋め込まれた絶縁膜である。
【０１３７】
まず、ビット線ＢＬ０には０Ｖ、アノード線ＡＮＬ１には４Ｖが印加される。セルチェインＣＣＥ、ＣＣＯでは、セット動作専用メモリセルＭＣ０が接続されているセル選択ゲート線ＣＧＬ０に０Ｖを印加し、ポリシリコン層８ｐをチャネルとするトランジスタをカットオフする。他のメモリセルＭＣ１〜ＭＣ４が接続されているセル選択ゲート線ＣＧＬ１〜ＣＧＬ４には５Ｖを印加し、トランジスタを導通状態にする。セルチェイン選択線ＣＳＬ１、ＣＳＬ２となるポリシリコン６１ｐには５Ｖを印加し、セルチェイン選択ゲートＣＣＧを導通状態にする。
【０１３８】
このような制御により、セルチェインＣＣＥ、ＣＣＯでは、非選択状態にあるメモリセルＭＣ１〜ＭＣ４における伝達ゲートとなるＭＯＳトランジスタＴＧが導通状態となって、チャネルの抵抗が低くなる。また、セルチェイン選択ＭＯＳトランジスタＣＣＧも導通状態となるので、同ＭＯＳトランジスタにおけるポリシリコン層８ｐも抵抗が低くなっている。したがって、メモリセルＭＣ１〜ＭＣ４では、相変化材料層７の状態によらず、ＭＯＳトランジスタＴＧを介して、ほぼ同じ電流が流れるようにすることができる。
【０１３９】
選択状態にあるメモリセルＭＣ０では、ＭＯＳトランジスタＴＧがカットオフされるので、相変化材料層７に電流が流れる。すなわち、相変化材料層７自身に流れるセット電流によって発生するジュール熱を利用して、セルチェイン全体の相変化材料７の抵抗値を低下させ、メモリブロックＭＢ１０内の全メモリセルに記憶された情報を、一括して消去、すなわち情報「１」に書き換える。
【０１４０】
次に、図３０を用いて、リセット動作においてメモリブロックＭＢ１０のセルチェインＣＣＯ内のメモリセルＭＣ１が選択された場合における各素子の状態を詳細に説明する。同図には、各端子の動作電圧が示されている。
【０１４１】
まず、ビット線ＢＬ０には０Ｖ、アノード線ＡＮＬ１には５Ｖが印加される。セルチェインＣＣＥ、ＣＣＯでは、メモリセルＭＣ１が接続されているセル選択ゲート線ＣＧＬ１に０Ｖを印加し、ポリシリコン層８ｐをチャネルとするトランジスタをカットオフする。他のメモリセルＭＣ０、ＭＣ２〜ＭＣ４が接続されているセル選択ゲート線ＣＧＬ０、ＣＧＬ２〜ＣＧＬ４には５Ｖを印加し、トランジスタを導通状態にする。
【０１４２】
セルチェイン選択線ＣＳＬ１となるポリシリコン６１ｐには５Ｖ、セルチェイン選択線ＣＳＬ２となるポリシリコン６１ｐには０Ｖを印加して、セルチェインＣＣＯにおけるセルチェイン選択ゲートＣＣＧを導通状態にする。この時、セルチェインＣＣＥにおけるセルチェイン選択ゲートＣＣＧはカットオフ状態にある。
【０１４３】
このような制御により、セルチェインＣＣＯでは、非選択状態にあるメモリセルＭＣ０、ＭＣ２〜ＭＣ４における伝達ゲートとなるＭＯＳトランジスタＴＧが導通状態となって、チャネルの抵抗が低くなる。また、セルチェイン選択ＭＯＳトランジスタＣＣＧも導通状態となるので、同ＭＯＳトランジスタにおけるポリシリコン層８ｐも抵抗が低くなっている。したがって、メモリセルＭＣ０、ＭＣ２〜ＭＣ４では、相変化材料層７の状態によらず、ＭＯＳトランジスタＴＧを介して、ほぼ同じ電流が流れるようにすることができる。
【０１４４】
選択状態にあるメモリセルＭＣ１では、ＭＯＳトランジスタＴＧがカットオフされるので、相変化材料層７に電流が流れる。すなわち、相変化材料層７自身に流れるリセット電流によって発生するジュール熱を利用して、メモリセルＭＣ１における相変化材料７の抵抗値を上昇させ、情報「０」を記録する。リセット動作時間は、セット動作時間よりも短いので、メモリセルＭＣ１において発生したジュール熱の拡散範囲はメモリセルＭＣ１に限定される。メモリセルＭＣ２〜ＭＣ４に対しても同様のリセット動作を行えば、所望のメモリセルに情報「０」を記録することができる。
【０１４５】
なお、読出し動作においては、アノード線ＡＮＬ１にセット動作やリセット動作よりも低い２Ｖを印加しつつ、リセット動作と同様の選択動作を実施し、所望のメモリセルにおける相変化材料層７自身に流れる電流値を検出することによって、記憶情報を弁別する。
【０１４６】
＜実施の形態３：まとめ＞
以上のように、本実施形態３に係る半導体記憶装置は、実施形態１で説明したメモリセルと比べて、実効的なメモリセル面積が半減されることにより、接続孔内のメモリセル間隔が狭まる。しかし、セット専用メモリセルを用いて一対のセルチェインを一括消去（ここでは、セット動作）した後に、情報記録用メモリセルへの逐次リセット動作を行うことによって、メモリブロックＭＢ１０内のメモリセルに選択的に電流を印加して、情報を記録することができる。
【０１４７】
なお、実施形態１〜２におけるブロック選択トランジスタＢＴＲに代えて、本実施形態３におけるポリシリコンダイオードＰＤを設けることもできる。ポリシリコンダイオードＰＤを用いれば、実装面積をブロック選択トランジスタＢＴＲよりも低減することができる。
【０１４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４９】
ＰＣＭＣＰ：相変化メモリチップ
ＣＴＬＣＰ：コントローラチップ
ＰＥＲＩ：周辺回路
ＡＤＥＣ：アドレスデコーダ
ＣＴＬＬＧ：制御論理回路
ＩＯＣＫＴ：入出力回路
ＶＲＧ：電圧発生回路
ＩＡＤＤ：内部アドレス信号
ＩＣＭＤ：内部コマンド信号
ＩＣＬＫ：内部クロック
ＰＤＡＳＩＧ：プリデコードアドレス
ＩＣＬＴＳＩＧ：内部制御信号
ＥＡＤＤ：外部アドレス信号
ＥＣＭＤ：外部コマンド信号
ＳＹＳＣＬＫ：システムクロック
ＭＡＣＫＴ：メモリアレー回路
ＭＣＡ：セルアレー
ＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）：メモリブロック
ＷＬ０〜ＷＬ（ｍ−１）：ワード線
ＢＬ０〜ＢＬ（ｎ−１）：ビット線
ＳＬ０〜ＳＬ（ｎ−１）：ソース線
Ｇｙ（ｙ＝０〜４）：選択ゲート制御線
ＣＤＬ：共通データ線
ＭＣｙ（ｙ＝０〜４）：メモリセル
ＴＲｙ（ｙ＝０〜４）：ＭＯＳトランジスタ
ＨＲｙ（ｙ＝０〜４）：記憶素子
ＢＴＲ：ブロック選択トランジスタ
ＳＡ：センスアンプ
ＷＣ：書換え回路
ＢＳＬＣ：ビット線選択回路
ＵＳＢＶＳ：非選択ビット線電圧給電回路
ＡＮＤＢＫ：アノードライバ群
ＭＣＧＤＢＫ：セル選択ＭＯＳトランジスタドライバ群
ＣＳＤＢＫ：セルチェイン選択ドライバ群
ＣＣＧ：セルチェイン選択ＭＯＳトランジスタ
ＭＢ００〜ＭＢ（ｍ−１）（ｎ−１）：メモリブロック
ＣＣＥ、ＣＣＯ：セルチェイン
ＢＬ０〜ＢＬ（ｎ−１）：ビット線
ＡＮＬ０〜ＡＮＬ（ｍ−１）：アノード線
ＣＧＬ０〜ＣＧＬ４：セル選択ゲート線
ＭＣＧＬ：セル選択ゲート線群
ＣＳＬ０〜ＣＳＬ（ｍ−１）：セルチェイン選択線
Ｇ１、Ｇ２、Ｇ３、Ｇ４：選択ゲート制御線
１３１：ゲート絶縁層
１３２：シリコン膜
１３３：反応防止膜
１３４：相変化膜
１３５：絶縁膜
１３６：放熱膜
１０１：半導体基板
１０３、１２８：金属配線層
１０５、１１２：シリコン窒化膜からなる層間絶縁膜
１０２、１０６、１０８、１１１、１１３、１１５、１１７、１１９、１２１、１２３１３７：シリコン酸化物からなる層間絶縁膜
１０７、１１０、１１４、１１６、１１８、１２０、１２２：Ｎ型不純物が添加されたシリコン膜
１０９：ゲート絶縁膜
１２８：ビット線ＢＬ０となる金属配線層
ＰＤ：ポリシリコンダイオード
４ａ：ｐ型不純物がドープされたアモルファスシリコン層
５ａ：低濃度の不純物がドープされたアモルファスシリコン層
６ａ：ｎ型不純物がドープされたアモルファスシリコン層
４ｐ：ｐ型不純物がドープされたポリシリコン層
５ｐ：低濃度の不純物がドープされたポリシリコン層
６ｐ：ｎ型不純物がドープされたポリシリコン層
７：相変化材料層
８ａ：アモルファスシリコン層
８ｐ：チャネルポリシリコン層
９：ゲート絶縁膜
１０：拡散防止膜
１１、１２、１３、１４、１５、１６：絶縁膜
２１ｐ、２２ｐ、２３ｐ、２４ｐ、２５ｐ：ポリシリコン層
３１、３２、３３：絶縁膜
３８ｐ：ｎ型不純物がドープされたポリシリコン層
６１ｐ：ポリシリコン層
７１：絶縁膜
９１、９２：絶縁膜
ＳＴＩ：素子分離溝
ＧＡＴＥ：トランジスタのゲート
ＧＯＸ：ゲート絶縁膜
ＤＩＦ：拡散層
ＩＬＤ１、ＩＬＤ２、ＩＬＤ３、ＩＬＤ４、ＩＬＤ５：層間絶縁膜
Ｍ１、Ｍ２：配線層
Ｃ１、Ｃ２、ＢＬＣ：コンタクト孔
【図１】
0005662237.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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