(57)【特許請求の範囲】
【請求項１】
基板の上方に第１の導電膜を形成する工程と、
前記第１の導電膜の上方に、第１の誘電体膜を形成する工程と、
前記第１の誘電体膜の上に、ドーパント元素としてチタン元素を含有するドーパント層を形成する工程と、
前記チタン元素を含有する前記ドーパント層の上に、第２の誘電体膜を形成する工程と、
熱処理によって前記ドーパント元素を前記第１の誘電体膜中及び前記第２の誘電体膜中に拡散させ、前記ドーパント元素の含有量が膜厚方向の中央部分が最も多く、前記中央部分から上下方向のそれぞれに向けて徐々に少なくなる誘電体膜を形成する工程と、
前記誘電体膜の上方に、第２の導電膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ドーパント層の膜厚が０．１ｎｍ以上３ｎｍ以下であることを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項３】
前記第１の導電膜の上に、下部ドーパント元素として、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ、Ｒｕ、Ｂｉから選択された少なくとも１種類の元素を有する下部ドーパント層を形成する工程を含み、
前記誘電体膜を形成する工程は、前記下部ドーパント元素を前記第１の誘電体膜中に拡散させることを含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の誘電体膜の上に、上部ドーパント元素として、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｒｕ及びＢｉから選択された少なくとも１種類の元素を有する上部ドーパント層を形成する工程を含み、
前記誘電体膜を形成する工程は、前記上部ドーパント元素を前記第２の誘電体膜中に拡散させることを含むことを特徴とする請求項２乃至請求項３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する需要が高まっている。従って、電子機器に使用される半導体装置には、高集積化及び高性能化が要求されている。
【０００３】
半導体装置に関しては、例えばＤＲＡＭの高集積化を実現することを目的とし、ＤＲＡＭを構成するキャパシタのキャパシタ絶縁膜として、従来のシリコン酸化物又はシリコン窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が研究開発されている。また、より低電圧、且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭを実現するため、キャパシタ絶縁膜として、自発分極特性を有する強誘電体膜を用いる技術も開発されている。このような半導体装置は、強誘電体メモリ（ＦｅＲＡＭ）とよばれる。強誘電体メモリは、高速動作が可能、低消費電力による動作が可能、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。
【０００４】
強誘電体メモリに用いられる強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転するので、この自発分極を検出すれば情報を読み出すことができる。
【０００５】
強誘電体キャパシタは、下部電極と上部電極の間に強誘電体膜を配した構成を有する。下部電極としては、例えばＰｔが用いられ、強誘電体膜には、例えばチタン酸ジルコン酸鉛（ＰＺＴ）が用いられる。さらに、上部電極には、例えばＩｒＯｘが用いられる。
【０００６】
ここで、従来の強誘電体メモリの製造方法では、強誘電体メモリの反転電荷量（スイッチング電荷量）を増大させるために、強誘電体膜を第１の誘電体膜と、Ｉｒを含有する第２の強誘電体膜とから形成することがある。この強誘電体メモリの製造方法では、強誘電体膜を結晶化する際に、第２の強誘電体膜から第１の強誘電体膜にＩｒを拡散させることで、Ｉｒが強誘電体膜の結晶粒に結合する。これにより、反転電荷量が増大し、リーク電流が低下する。
【０００７】
また、従来の強誘電体メモリの別の製造方法では、強誘電体膜であるＰＺＴ膜上に、上部電極としてＩｒＯｘ膜を形成し、ＩｒＯｘ膜からＰＺＴ層中へＩｒを拡散させている。ＩｒＯｘ膜とＰＺＴ膜との界面及びＰＺＴ膜内の結晶粒界においてＩｒ濃度が上昇し、強誘電体メモリの疲労耐性が改善される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開ＷＯ２００７−１１６４４２号公報
【特許文献２】特開ＷＯ２００４−０５３９９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、近年では、強誘電体メモリにさらなる微細化や、低電圧での動作が要求されている。しかしながら、従来の製造方法で製造された強誘電体メモリは、誘電体膜の薄膜
化に伴って反転電荷量の立ち上がりは速くなるが、飽和反転電荷量（最大電荷量）が小さかった。また、従来の強誘電体メモリでは、電荷分布の偏りを変化させるために必要な抗電圧を低下させ難かった。
【００１０】
本発明は、上記の課題に鑑みてなされたものであり、強誘電体膜を薄膜化して低電圧の動作を可能にしても、飽和反転電荷量を大きくできる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
また、実施形態の一観点によれば、基板の上方に第１の導電膜を形成する工程と、前記第１の導電膜の上方に、第１の誘電体膜を形成する工程と、前記第１の誘電体膜の上に、ドーパント元素としてチタン元素を含有するドーパント層を形成する工程と、前記チタン元素を含有する前記ドーパント層の上に、第２の誘電体膜を形成する工程と、熱処理によって前記ドーパント元素を前記第１の誘電体膜中及び前記第２の誘電体膜中に拡散させ、前記ドーパント元素の含有量が膜厚方向の中央部分が最も多く、前記中央部分から上下方向のそれぞれに向けて徐々に少なくなる誘電体膜を形成する工程と、前記誘電体膜の上方に、第２の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１３】
強誘電体膜の膜厚方向の中央部分のチタン元素の含有量が多くなるので、飽和反転電荷量が大きくなる。さらに、ここから強誘電体膜の膜厚方向の上下に向かうにつれてチタン元素の含有量が減少するので、反転電荷量の立ち上がりの遅延を防止できる。
【図面の簡単な説明】
【００１４】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。
【図２】図２は、本発明の第１の実施の形態に係る半導体装置のキャパシタの構成と強誘電体膜の構成元素のプロファイルイメージを模式的に示す図である。
【図３Ａ】図３Ａは、本発明の第１の実施の形態に係る半導体装置のキャパシタの強誘電体膜の結晶性を評価する図であって、（１１１）面の配向を調べた図である。
【図３Ｂ】図３Ｂは、本発明の第１の実施の形態に係る半導体装置のキャパシタの強誘電体膜の結晶性を評価する図であって、（２２２）面の配向を調べた図である。
【図４】図４は、本発明の第１の実施の形態に係る半導体装置のキャパシタの反転電荷量と印加電圧の関係を調べた図である。
【図５】図５は、本発明の第１の実施の形態の変形例に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図６】図６は、本発明の第２の実施の形態に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図７】図７は、本発明の第２の実施の形態に係る半導体装置のキャパシタの断面構造のイメージを示す図である。
【図８】図８は、本発明の第２の実施の形態に係る半導体装置のキャパシタの構成と強誘電体膜の構成元素のプロファイルイメージを模式的に示す図である。
【図９】図９は、本発明の第２の実施の形態の変形例に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図１０】図１０は、本発明の第３の実施の形態に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図１１】図１１は、本発明の第３の実施の形態に係る半導体装置のキャパシタの断面構造のイメージを示す図である。
【図１２】図１２は、本発明の第３の実施の形態に係る半導体装置のキャパシタの構成と強誘電体膜の構成元素のプロファイルイメージを模式的に示す図である。
【図１３】図１３は、本発明の第３の実施の形態に係る半導体装置のキャパシタと従来のキャパシタの耐疲労特性を比較した図である。
【図１４】図１４は、本発明の第３の実施の形態の変形例に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図１５】図１５は、本発明の第４の実施の形態に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図１６】図１６は、本発明の第４の実施の形態に係る半導体装置のキャパシタの断面構造のイメージを示す図である。
【図１７】図１７は、本発明の第４の実施の形態に係る半導体装置のキャパシタの構成と強誘電体膜の構成元素のプロファイルイメージを模式的に示す図である。
【図１８】図１８は、本発明の第４の実施の形態の変形例に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図１９】図１９は、本発明の第５の実施の形態に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図２０】図２０は、本発明の第５の実施の形態に係る半導体装置のキャパシタの断面構造のイメージを示す図である。
【図２１】図２１は、本発明の第５の実施の形態の変形例に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図２２】図２２は、本発明の第６の実施の形態に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図２３】図２３は、本発明の第６の実施の形態に係る半導体装置のキャパシタの構成と強誘電体膜の構成元素のプロファイルイメージを模式的に示す図である。
【図２４】図２４は、本発明の第６の実施の形態の変形例に係る半導体装置のキャパシタの断面構造を模式的に示す図である。
【図２５Ａ】図２５Ａは、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図２５Ｂ】図２５Ｂは、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図２５Ｃ】図２５Ｃは、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図２５Ｄ】図２５Ｄは、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図２５Ｅ】図２５Ｅは、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図２５Ｆ】図２５Ｆは、本発明の第７の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【発明を実施するための最良の形態】
【００１５】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
【００１６】
（第１の実施の形態）
第１実施形態による半導体装置及びその製造方法について図面を参照して詳細に説明する。本実施形態による半導体装置は、メモリセルの構造がプレーナ型であることを特徴とする。
【００１７】
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、ｎ型又はｐ型のシリコン（半導体）シリコン基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造は、ＬＯＣＯＳ(Local Oxidation of Silicon)と呼ばれる。素子分離領域には、ＳＴＩ(Shallow Trench Isolation)を用いても良い。
【００１８】
次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板１にpウェル３が形成される。ｐウェル３を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜５として熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。以下においては、ｐウェル３を形成した場合について説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。
【００１９】
続いて、シリコン基板１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板１上にゲート電極６を形成する。ゲート電極６は、ｐウェル３上に互いに平行に複数形成され、その各々はワード線の一部を構成する。
【００２０】
さらに、ゲート電極６をマスクにしてｐウェル３にイオンを注入し、ゲート電極６の横のｐウェル３にｎ型不純物としてリンを導入する。これにより、エクステンションソース／ドレイン領域の浅い領域を構成する第１、第２ソース／ドレインエクステンション８が形成される。その後に、シリコン基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて３００ｎｍ形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極６の側部に絶縁性サイドウォール１０が形成される。
【００２１】
続いて、絶縁性サイドウォール１０とゲート電極６をマスクとして用い、シリコン基板１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極６の側方のｐウェル３に、エクステンションソース／ドレインの深い領域を構成するソース／ドレイン拡散層１１が形成される。
さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１１におけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えばウエットエッチングにより除去する。これにより、ソース／ドレイン拡散層１１上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される。
【００２２】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極６、及びソース／ドレイン電極１２Ａ等によって構成されるＭＯＳトランジスタＴ１，Ｔ２が形成される。
【００２３】
さらに、シリコン基板１の上側の全面に、酸化防止絶縁膜１３として酸窒化シリコン(ＳｉＯＮ)膜をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。
さらに、酸化防止絶縁膜１３の上に、第１層間絶縁膜１４として酸化シリコン(ＳｉＯ２)膜をＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、約１０００ｎｍの厚さに形成する。この後、第１層間絶縁膜１４を例えばＣＭＰ(Chemical Mechanical Polishing)法で研磨し、その上面を平坦化する。この研磨により、シリコン基板１の表面から第１層間絶縁膜１４の表面までの膜厚が例えば７８５ｎｍになる。
【００２４】
続いて、不図示のレジスト膜をマスクに用いて酸化防止絶縁膜１３と第１層間絶縁膜１４とをエッチングして、コンタクトホール１５を形成する。コンタクトホール１５の径は、例えば０．２５μｍとし、ソース／ドレイン拡散層１１のソース／ドレイン電極１２Ａに到達する深さまで形成する。
【００２５】
さらに、コンタクトホール１５を用いてソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。具体的には、コンタクトホール１５の内面に厚さが３０ｎｍのチタン（Ｔｉ）膜と、厚さが２０ｎｍの窒化チタン（ＴｉＮ）膜とを順番にスパッタリング法等により形成し、２層の積層構造を有する密着膜（グルー膜）を作製する。さらに、密着膜上にタングステン（Ｗ）膜をＣＶＤ法により成長させる。この膜厚は、第１層間絶縁膜１４上で例えば３００ｎｍに達する厚さとする。これにより、Ｗ膜でコンタクトホール１５の空隙が埋まる。この後、第１層間絶縁膜１４の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトホール１５に、導電性プラグ１６が１つずつ形成される。
【００２６】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
まず、第１層間絶縁膜１４及び導電性プラグ１６の全面に、第２層間絶縁膜１９を形成する。第２層間絶縁膜１９は、後の強誘電体キャパシタを形成する工程において、酸化性ガスを用いた酸素雰囲気中でアニールしたときに導電性プラグ１６が酸化することを防ぐために成膜される。この実施形態では、第２層間絶縁膜１９として、最初にシリコン窒化酸化膜１９Ａを例えばプラズマＣＶＤ法を用いて形成する。シリコン窒化酸化膜１９Ａの膜厚は、例えば１００ｎｍとする。さらに、シリコン窒化酸化膜１９Ａの全面に、シリコン酸化膜１９Ｂを例えばプラズマＴＥＯＳガスを用いたＣＶＤ法により形成する。シリコン酸化膜１９Ｂの膜厚は、例えば１３０ｎｍとする。酸化防止膜として機能する第２層間絶縁膜１９は、シリコン窒化酸化膜１９Ａとシリコン酸化膜１９Ｂの積層膜に限定されない。第２層間絶縁膜１９は、例えば、シリコン窒化膜や酸化アルミニウム膜を用いて形成しても良い。
【００２７】
続いて、窒素雰囲気中で、シリコン基板１を熱処理する。この熱処理は、第２層間絶縁膜１９中に含まれているガスを放出するもので、脱ガス処理とも呼ばれる。熱処理の基板温度は、例えば６５０℃とする。熱処理時間は、例えば３０分とする。この熱処理は、Ａｒガスなどを用いた不活性雰囲気で実施しても良い。
【００２８】
次に、第２層間絶縁膜１９の上に、密着膜２３として酸化アルミニウム膜をスパッタリング法により２０ｎｍ程度の厚さに形成する。密着膜２３は、後述するキャパシタの下部電極と第２層間絶縁膜１９の密着性を向上させるために形成される。
【００２９】
さらに、密着膜２３の上に、第１導電膜２５として貴金属膜、例えばプラチナ膜をスパッタリング法により５０ｎｍ〜１５０ｎｍの膜厚に形成する。プラチナ膜の成膜条件は、例えば、成膜室を内圧１ＰａのＡｒ雰囲気とし、基板温度を３５０℃、スパッタパワーを０．３ｋＷとする。
【００３０】
第１導電膜２５は、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、及びこれらの酸化物から選択された１種類の膜や、例えば酸化ルテニウム（ＲｕＯ２）膜、及びＳｒＲｕＯ３膜のいずれかの単層膜、或いはこれらの積層膜で構成しても良い。第１導電膜２５を形成する前に密着膜２３を形成しているので、第２層間絶縁膜１９に対して高い密着力が得られる。
【００３１】
次に、図１Ｃに示す断面構造を得るまでの工程について説明する。
最初に、第１導電膜２５の全面に、第１のドーパント層２６（下部ドーパント層）を形成する。第１のドーパント層２６は、第１のドーパント元素（下部ドーパント元素）として、Ｌａ、Ｓｒ、Ｃａ、Ｒｕ、Ｉｒ、Ｎｂ、Ｂｉなどを１種類又は複数種類含んで形成されている。
【００３２】
第１のドーパント層２６は、１ｎｍ以上１０ｎｍ以下の非常に薄い膜であることが望ましい。第１のドーパント層２６の膜厚が、１０ｎｍを越えると、この後に成膜する誘電体膜の結晶性に与える影響が大きくなると共に、誘電体膜中への第１のドーパント元素の拡散量が多くなり過ぎる。また、第１のドーパント元素の添加量が多くなると、キャパシタの反転電荷量が低下する。さらに、第１のドーパント層２６の膜厚が１ｎｍより薄くなると、均一な膜を得難くなり、誘電体膜中への第１のドーパント元素の拡散量が不均一になる。
【００３３】
このように、第１のドーパント層２６は、膜厚の薄い膜として形成されるので、その形成方法としては、直流（ＤＣ）スパッタリング法を用いることが好ましい。直流スパッタリング法では、例えば、第１のドーパント元素を含む金属ターゲットや合金ターゲットを用い、その成膜条件は成膜室を内圧１ＰａのＡｒガス雰囲気とし、基板温度を１００℃、スパッタパワーを０．３ｋＷとする。
【００３４】
また、キャパシタの酸素欠陥をさらに低減する観点からは、第１のドーパント元素を含む酸化物ターゲットを用いて第１のドーパント層２６を形成しても良い。ターゲットに用いられる酸化物が導電性物質の場合は、直流スパッタリング法を採用できる。ターゲットに用いられる酸化物が絶縁性物質の場合は、高周波（ＲＦ）スパッタリング法が用いられる。成膜条件は、たとえば、成膜室を内圧１ＰａのＡｒガス雰囲気とし、成膜温度１００℃以下で、スパッタパワーを０．５ｋＷとする。
【００３５】
酸化物ターゲットとしては、Ｌａ２Ｏ３、Ｎｂ２Ｏ５、ＣａＯ、ＳｒＯ、Ｂｉ２Ｏ３、ＳｒＲｕＯ３、ＬａＳｒＣｏＯ３、（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ３，Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｎｂ，Ｔｉ
）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ）（Ｚｒ，Ｎｂ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ，Ｂｉ）（Ｚｒ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ，Ｂｉ）（Ｚｒ，Ｎｂ，Ｔｉ）Ｏ３、（Ｐｂ，Ｌａ，Ｃａ，Ｓｒ）（Ｚｒ，Ｉｒ，Ｔｉ）Ｏ３などが用いられる
【００３６】
ここで、誘電体材料に第１のドーパント元素としてＬａ或いはＮｂを添加すると、キャパシタのリーク電流を低減でき、耐疲労特性を向上できる。第１のドーパント元素としてＣａ、Ｂｉを添加すると、キャパシタを低電圧で動作させることが可能になる。第１のドーパント元素としてＳｒを添加すると、強誘電体メモリの電荷の保持特性（リテンション特性）を向上できる。第１のドーパント元素としてＲｕ、Ｉｒを添加すると、電極との界面が改善され、耐疲労特性及びインプリント特性が向上する。従って、強誘電体メモリに要求される特性に応じて第１のドーパント元素を選択して、セラミックス酸化物ターゲットを作成する。第１のドーパント層２６をアモルファス酸化物からなるシート層として形成すると、キャパシタの下部電極及び誘電体膜の結晶性を向上できる。
【００３７】
次に、第１のドーパント層２６の上に、第１の誘電体膜２７を、例えば高周波スパッタリング法を用いて形成する。
第１の誘電体膜２７としては、例えば、チタン酸ジルコン酸鉛（ＰＺＴ；ＰｂＺｒｘＴｉ１−ｘＯ３）膜（０≦ｘ≦１）が用いられる。又は、Ｃａ、Ｓｒ、Ｌａが少なくともに一つ元素添加されたチタン酸ジルコン酸鉛や、ビスマス層状結晶構造を持つ（Ｂｉ，Ｓｒ）ＴｉＯ３、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２膜を用いても良い。
【００３８】
以下においては、第１の誘電体膜２７として、ＰＺＴ膜を用いた場合について説明する。第１の誘電体膜２７の膜厚は、例えば３０ｎｍ〜９０ｎｍ程度とする。より好ましくは、誘電体膜２７の膜厚を、例えば３０ｎｍ〜７０ｎｍ程度とする。ここでは、第１の誘電体膜２７の膜厚を、例えば３０ｎｍとする。
【００３９】
第１の誘電体膜２７の成膜温度は、例えば３０℃以上１００℃以下とすることが好ましい。第１の誘電体膜２７の成膜温度を３０℃より低く設定した場合には、基板面内において膜厚及び結晶性が不均一となってしまう場合がある。一方、第１の誘電体膜２７の成膜温度を１００℃より高く設定した場合には、第１の誘電体膜２７において、（１０１）配向及び（１００）配向が多くなり、（１１１）配向が少なくなる。これにより、良好な電気的特性のキャパシタを得ることが困難になることがある。ここでは、第１の誘電体膜２７の成膜温度を、例えば５０℃とする。
【００４０】
続いて、第１の誘電体膜２７の上面に、第２のドーパント層２８を例えばスパッタリング法を用いて１ｎｍ〜３ｎｍの膜厚に形成する。第２のドーパント層２８に含まれる第２のドーパント元素としては、Ｔｉが用いられる。第２のドーパント層２８のスパッタ条件は、例えば、成膜室を内圧１ＰａのＡｒガス雰囲気とし、基板温度を５０℃、スパッタパワーを０．３ｋＷとする。ターゲットには、金属Ｔｉターゲットが用いられる。スパッタ時の基板温度が高くなると、第１の誘電体膜２７の結晶性が悪くなるので、基板温度は、例えば１００℃以下であることが望ましい。第２のドーパント層２８は、金属Ｔｉ膜でも良いし、ＴｉＯｘ膜でも良い。ＴｉＯｘ膜を用いるときは、ＴｉＯ２のターゲットを用いて、ＲＦスパッタで形成する。スパッタ条件は、例えば、成膜室を内圧１ＰａのＡｒガス雰囲気とし、基板温度を５０℃、スパッタパワーを０．５ｋＷとする。このとき、第２のドーパント層２８として、アモルファスＴｉＯ２膜が１ｎｍ〜３ｎｍの膜厚に形成される。
【００４１】
さらに、第２のドーパント膜４６の上面に、第２の誘電体膜２９としてＰＺＴ膜を、第１の誘電体膜２７と同様の方法で、３０ｎｍの膜厚に形成する。
誘電体膜２７，２９の成膜方法は、スパッタリング法に限定されない。例えば、ＭＯＣ
ＶＤ（Metal Organic Chemical Vapor Deposition、有機金属化学気相成長）法、ゾル・ゲル法、有機金属分解（ＭＯＤ、Metal-Organic Decomposition）法、化学溶液堆積（ＣＳＤ、Chemical Solution Deposition）法、ＣＶＤ法、等により、アモルファス状の誘電体膜２７，２９を形成しても良い。これらの方法で第１の誘電体膜２７を例えば３０ｎｍの厚さに形成し、第２のドーパント層２８を形成した後、第２の誘電体膜２９を例えば３０ｎｍの膜厚に形成する。
【００４２】
次に、第２の誘電体膜２９を例えば急速熱処理（ＲＴＡ）法を用いて酸素を含む雰囲気中で結晶化する。より具体的には、不活性ガス（例えばアルゴン）と酸素ガスとを含む混合ガスの雰囲気中で、第２の誘電体膜２９を熱処理する。熱処理時間は、例えば９０ｓｅｃとする。第２の誘電体膜２９の結晶性が向上するために、Ｏ２ガスの流量を１０ｓｃｃｍ〜７０ｓｃｃｍとすることが好ましい。ここでは、酸素ガスの流量を、例えば２５ｓｃｃｍとする。
【００４３】
第２の誘電体膜２９の材料としてＰＺＴが用いられている場合には、熱処理温度（基板温度）は、例えば５５０℃〜６５０℃とする。ここでは、誘電体膜２９を結晶化する際の熱処理温度を、例えば６００℃とする。適切な熱処理温度は、強誘電体材料の種類により異なる。例えば、ＰＺＴの熱処理温度は６３０℃以下、ＢＬＴ（チタン酸ビスマスランタン）は７００℃以下、ＳＢＴ（タンタル酸ビスマス ストロンチウム）は８００℃以下が望ましい。
【００４４】
この熱処理によって、図１Ｄに示すように、誘電体膜２７，２９中にドーパント元素が拡散した誘電体膜３０が形成される。これは、熱処理によって、誘電体膜２７，２９が結晶化すると共に、ＰＺＴ中のＴｉや、第２のドーパント層２８のＴｉが誘電体膜２７，２９中に拡散するためである。さらに、第１導電膜２５の上の第１のドーパント層２６の第１のドーパント元素が第１の誘電体膜２７に拡散するためである。ドーパント元素を含む誘電体膜３０の膜厚は、３０ｎｍ〜１００ｎｍの膜厚に形成される。
【００４５】
これにより、誘電体膜３０の縦（膜厚）方向の中央部分のＴｉ含有量が最も多くなり、下側（第１導電膜２５側）、及び上側（誘電体膜３０の上表面側）のそれぞれに向かうにつれて膜中のＴｉの含有量が少なくなるような分布が形成される。
また、第１のドーパント層２６のＬａ，Ｓｒ，Ｒｕ，Ｉｒ，Ｎｂ，Ｂｉ，Ｃａなどの第１のドーパント元素が、熱処理によって第１の誘電体膜２７中に拡散すると共に、第１の誘電体膜２７と第１導電膜２５との界面が良好になる。
また、第１導電膜２５が酸化膜である場合には、熱処理の際に第１の導電膜２５中から酸素が放出される。第１導電膜２５から放出される酸素は、第１の誘電体膜２７における酸素欠損を補償する。その結果、結晶性の良好な第１誘電体膜２７が得られる。さらに、第１の誘電体膜２７と第１導電膜２５の界面がフラットに形成される。
【００４６】
次に、図１Ｅに示す断面構造を得るまでの工程について説明する。
最初に、誘電体膜３０の全面に、アモルファス誘電体膜３１を例えばスパッタリング法により、１ｎｍ〜３０ｎｍ（例えば１０ｎｍ）の膜厚に形成する。
【００４７】
次に、アモルファス誘電体膜３１の全面に導電性酸化膜３２を形成する。導電性酸化膜３２の形成時には、最初にアモルファス誘電体膜３１上に、例えば、ＩｒＯｘ膜をスパッタリング法により２０ｎｍ〜７０ｎｍ、例えば、２５ｎｍの膜厚に形成する。ＩｒＯｘは、成膜時に結晶化しているものとする。成膜条件は、例えば、３００℃の温度で、Ａｒガスを１４０ｓｃｃｍの流量で、Ｏ２ガスを６０ｓｃｃｍの流量でそれぞれ流し、スパッタパワーを１ｋＷとする。
【００４８】
続いて、ＲＴＡ法で７２５℃、Ａｒガスを２０００ｓｃｃｍの流量で、Ｏ２ガスを２０ｓｃｃｍの流量でそれぞれ流し、６０ｓｅｃ間熱処理する。この熱処理によって、誘電体膜３０の結晶性が更に向上し、アモルファス誘電体膜３１が結晶化して誘電体膜３１Ａが形成される。これにより、誘電体膜３０、３１Ａが完全に結晶化すると共に、誘電体膜３０，３１Ａ中の酸素欠損を補償され、連続的な柱状結晶が形成される。これと同時に、導電性酸化膜３２のプラズマダメージも回復する。
【００４９】
次に、導電性酸化膜３２の上面に、第２導電膜３３を例えばスパッタリング法を用いて形成する。第２導電膜３３は、キャパシタの上部電極の一部となるものである。第２導電膜３３としては、例えば酸化イリジウム膜（ＩｒＯｙ膜）を形成する。酸化イリジウム膜における酸素の組成比ｙは、例えば０＜ｙ≦２とする。酸素の組成比ｙは、導電性酸化膜３２として形成される酸化イリジウム膜（ＩｒＯｘ膜）における酸素の組成比ｘより大きいことが好ましい。
【００５０】
ここで、第２導電膜３３における酸素の組成比ｙを第１導電性酸化膜３２における酸素の組成比ｘより大きく設定するのは、酸素の組成比を大きく設定すると、水素の拡散を防止する機能が大きくなるためである。このように、第２導電膜３３の酸素の組成比ｙを大きくするとことで、第２導電膜３３が水素バリア膜として機能させることが可能になり、後工程において誘電体膜３０，３１Ａが水素により還元されることを防止する。第２導電膜３３の膜厚は、例えば７０〜２００ｎｍ程度とすることが好ましい。ここでは、第２導電膜３３の膜厚を、例えば１５０ｎｍ程度とする。
【００５１】
第２導電膜３３を成膜する際の成膜条件は、例えば、成膜室の内圧を０．８Ｐａとし、Ａｒガスを１００ｓｃｃｍの流量で、酸素ガスを１００ｓｃｃｍの流量でそれぞれ流し、スパッタパワーは１．０ｋＷとする。さらに、成膜時間は、例えば５９ｓｅｃとする。このような成膜条件で第２導電膜３３を成膜すると、第２導電膜３３の膜厚は、例えば１５０ｎｍになる。
【００５２】
次に、シリコン基板１の下面（背面）を洗浄する。この洗浄工程によって、シリコン基板１の背面に付着した誘電体膜３０，３１Ａなどが除去される。
【００５３】
次に、第２導電膜３３の全面に、保護膜３４を例えばスパッタリング法を用いて形成する。保護膜３４としては、例えば膜厚が３４ｎｍのＴｉＮ膜を形成する。保護膜３４を形成する際には、例えばＴｉのターゲットを用いる。保護膜３４を形成する際の基板温度は、例えば１５０℃とする。成膜室には、例えば５０ｓｃｃｍの流量でＡｒガスを流すと共に、９０ｓｃｃｍの流量でＮ２ガスを流しながらスパッタする。保護膜３４は、還元性物質をバリアする機能を有するものであり、導電性酸化膜３２及び第２導電膜３３をパターニングする際のハードマスクとしても機能する。
【００５４】
ここでは、保護膜３４としてＴｉＮ膜を形成する場合を例に説明したが、保護膜３４はＴｉＮ膜に限定されるものではない。保護膜３４として、例えば、ＴａＮ膜、ＴｉＯＮ膜、ＴｉＯｘ膜、ＴａＯｘ膜、ＴａＯＮ膜、ＴｉＡｌＯｘ膜、ＴａＡｌＯｘ膜、ＴｉＡｌＯＮ膜、ＴａＡｌＯＮ膜、ＴｉＳｉＯＮ膜、ＴａＳｉＯＮ膜、ＴｉＳｉＯｘ膜、ＴａＳｉＯｘ膜、ＡｌＯｘ膜、ＺｒＯｘ膜等を形成しても良い。
【００５５】
さらに、保護膜３４の全面に、フォトレジスト膜３４Ａを例えばスピンコート法を用いて形成する。続いて、フォトリソグラフィ技術を用い、フォトレジスト膜３４Ａをキャパシタの上部電極の平面形状にパターニングする。
【００５６】
次に、図１Ｆに示す断面構造を得るまでの工程について説明する。
最初に、フォトレジスト膜３４Ａをマスクとして、保護膜３４、第２導電膜３３、及び導電性酸化膜３２をエッチングする。これにより、導電性酸化膜３２と第２導電膜３３とを有するキャパシタの上部電極３５が形成される。エッチング後は、フォトレジスト膜３４Ａをアッシングなどにより剥離する。続いて、例えば、ドライエッチングにより保護膜３４を除去する。
【００５７】
この後、酸素を含有する雰囲気中においてシリコン基板１を熱処理する。熱処理の温度は、６００℃〜７００℃とする。この実施形態では、６５０℃で４０分間熱処理を行う。この熱処理は、ここまでの工程で誘電体膜３０，３１Ａが受けたダメージを回復させるもので、このようなアニールは回復アニールとも呼ばれる。
【００５８】
次に、誘電体膜３１Ａ及び上部電極３５の上に不図示のフォトレジスト膜を例えばスピンコート法により形成する。続いて、フォトリソグラフィ技術を用い、フォトレジスト膜を所定の平面形状にパターニングする。この後、フォトレジスト膜をマスクとして、誘電体膜３０，３１Ａをエッチングする。これにより、誘電体膜３０，３１Ａを有する強誘電体膜３６が形成される。強誘電体膜３６のパターニングが終了したら、フォトレジスト膜をアッシング等により除去する。この後、酸素雰囲気中にてシリコン基板１を熱処理する。熱処理条件は、例えば３００〜６５０℃とする。熱処理時間は、例えば３０分〜１２０分とする。
【００５９】
さらに、強誘電体膜３６及び第１導電膜２５の全面に第１保護膜３８を例えばスパッタリング法又はＣＶＤ法により形成する。第１保護膜３８としては、例えば酸化アルミニウム膜を形成する。第１保護膜３８の膜厚は、例えば２０ｎｍ〜５０ｎｍ程度とする。成膜装置としては、例えば、反応性ＲＦスパッタリング装置を用いる。ターゲットとしては、直径３００ｍｍのＡｌＯセラミックターゲットを用いる。
酸化アルミニウム膜６４の成膜条件は、成膜室を内圧１ＰａのＡｒガス雰囲気とし、スパッタパワーは２．０ｋＷとする。ＲＦマグネトロンスパッタリングを４０ｓｅｃ〜１００ｓｅｃ行い、膜厚２０〜５０ｎｍが酸化アルミニウム膜６４を形成する。
【００６０】
第１保護膜３８として、酸化アルミニウム膜を用いた場合を説明したが、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化タンタル膜、窒化アルミニウム膜及び酸窒化アルミニウム膜から選択する膜を使用しても良い。
【００６１】
続いて、酸素雰囲気中にてシリコン基板１に熱処理する。熱処理条件は、例えば４００〜６００℃とする。熱処理時間は、例えば３０分〜１２０分とする。
【００６２】
次に、図１Ｇに示す断面構造を得るまでの工程について説明する。
第１保護膜３８の全面に、不図示のフォトレジスト膜を例えばスピンコート法により形成する。続いて、フォトリソグラフィ技術を用い、フォトレジスト膜を下部電極の平面形状にパターニングする。
【００６３】
次に、フォトレジスト膜をマスクとして、第１保護膜３８、第１の導電膜２５、密着膜２３をエッチングし、第１の導電膜２５から下部電極４１を形成する。これにより、下部電極４１と強誘電体膜３６と上部電極３５とを有するキャパシタ４２が形成される。第１保護膜３８は、上部電極６０及び強誘電体膜５０を覆うように残る。この後、フォトレジスト膜をアッシング等により剥離する。
【００６４】
次いで、シリコン基板１を酸素雰囲気にて、例えば３００℃〜４００℃、３０分間〜１２０分間、熱処理する。この熱処理によって、キャパシタ４２をパターニング工程に吸着した水分や不純物が飛ばされる。これにより、キャパシタ４２内に水分が残っていたとき
に生じる蒸し焼きを防げる。酸素を含有する雰囲気としては、酸素のみの雰囲気、アルゴン及び酸素を含有する雰囲気、並びに、窒素及び酸素を含有する雰囲気等が挙げられる。
【００６５】
次に、シリコン基板１の全面に、非晶質の第２保護膜４５を例えばスパッタリング法又はＣＶＤ法により形成する。第２保護膜４５は、前記の熱処理の効果として、キャパシタ４２に高い強度で密着する。第２保護膜４５としては、例えば酸化アルミニウム膜が形成される。また、第２保護膜４５は、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化タンタル膜、窒化アルミニウム膜及び酸窒化アルミニウム膜から選択する膜でも良い。第２保護膜４５の膜厚は、スパッタリング法で形成する場合は、１０ｎｍ以上３０ｎｍ以下で、例えば２０ｎｍ程度とする。ＣＶＤ法で形成する場合は、１ｎｍ以上３ｎｍ以下で、例えば２ｎｍ程度とする。
【００６６】
この実施の形態で第２保護膜４５は、ＲＦマグネトロンスパッタリング法を用いて形成し、その成膜条件は成膜室を内圧１．０Ｐａのアルゴンガス雰囲気、スパッタパワーを２．０ｋＷとする。これにより、例えば、４０ｓｅｃの成膜時間で、膜厚が約２０ｎｍの緻密性が高い非晶質膜酸化アルミニウム膜が形成される。
【００６７】
続いて、酸素を含有する雰囲気にてシリコン基板１を熱処理する。この熱処理によって、強誘電体膜３６に酸素が供給され、スパッタリングにより損傷しているキャパシタ４２のダメージが回復する。これにより、キャパシタ４２の電気的特性が向上する。熱処理条件は、例えば５００℃〜７００℃とする。熱処理時間は、例えば３０分〜１２０分とする。
【００６８】
次に、図１Ｈに示す断面構造を得るまでの工程について説明する。
まず、第２保護膜４５の全面に、第３層間絶縁膜４８を例えばＴＥＯＳガスを用いたプラズマＣＶＤ法により形成する。第３層間絶縁膜４８としては、例えばシリコン酸化膜を形成する。第３層間絶縁膜４８の膜厚は、例えば１４００ｎｍ程度とする。この後、第３層間絶縁膜４８の表面を例えばＣＭＰ法を用いて平坦化する。
【００６９】
続いて、第３層間絶縁膜４８の全面に、第３保護膜４９を例えばスパッタリング法又はＣＶＤ法により形成する。第３保護膜４９としては、例えば酸化アルミニウム膜を形成する。第３保護膜４９の膜厚は、例えば２０ｎｎ〜５０ｎｍ程度とする。この後、第３保護膜４９の全面に、第４層間絶縁膜５０を例えばＴＥＯＳガスを用いたプラズマＣＶＤ法により形成する。第４層間絶縁膜５０としては、例えばシリコン酸化膜を形成する。第４層間絶縁膜５０の膜厚は、例えば３００ｎｍ程度とする。
【００７０】
さらに、フォトリソグラフィ技術を用い、第４層間絶縁膜５０、第３保護膜４９、第３層間絶縁膜４８、保護膜３８、４５をエッチングする。これにより、下部電極４１に達するコンタクトホール５１Ａが形成される。さらに、これと同時に、上部電極３５に達するコンタクトホール５１Ｂが形成される。この後、シリコン基板１を酸素雰囲気中にて熱処理する。この熱処理は、強誘電体膜３６に酸素を供給し、キャパシタ４２の電気的特性を向上させるためのものである。熱処理条件は、例えば４００〜６００℃（例えば４５０℃）とする。熱処理時間は、例えば３０分〜１２０分とする。
【００７１】
次に、フォトリソグラフィ技術を用い、第４層間絶縁膜５０、第３保護膜４９、第３層間絶縁膜４８、保護膜３８、４５及び第１層間絶縁膜１９をエッチングする。これにより、導電性プラグ１６に達するスルーホール５２が形成される。この後、シリコン基板１を不活性ガス雰囲気中又は真空中にて熱処理する。この熱処理は、各層間絶縁膜１９，４８，５０中からガスを放出するためのもので、脱ガス処理と呼ばれる。この後、コンタクトホール５１Ａ、５１Ｂ、５２の内壁面に対して表面処理を、例えば、ＲＦエッチングによ
り行う。
【００７２】
次に、図１Ｉに示す断面構造を得るまでの工程について説明する。
最初に、各コンタクトホール５１Ａ，５１Ｂに導電性プラグ５４Ａ，５４Ｂを形成すると共に、各スルーホール５２に導電性プラグ５５を形成する。導電性プラグ５４Ａ，５４Ｂ，５５の形成方法は、前記と同様である。この後、導電性プラグ５３，５４Ａ，５４Ｂをプラズマ洗浄する。プラズマ洗浄に用いるガスは、例えばＡｒガスとする。これにより、導電性プラグ５４Ａ，５４Ｂ，５５の表面に存在する自然酸化膜等が除去される。
【００７３】
次に、第４層間絶縁膜５０及び導電性プラグ５４Ａ，５４Ｂ，５５の上面に、例えばＴｉＮ膜５７と、ＡｌＣｕ合金膜５８と、Ｔｉ膜５９と、ＴｉＮ膜６０とをスパッタリング法を用いて順次積層して、積層膜を形成する。ＴｉＮ膜５７の膜厚は、例えば５０ｎｍとする。ＡｌＣｕ合金膜５８の膜厚は、例えば膜厚５５０ｎｍとする。Ｔｉ膜５９の膜厚は、例えば５ｎｍとする。ＴｉＮ膜６０の膜厚は、例えば膜厚５０ｎｍとする。続いて、フォトリソグラフィ技術を用い、積層膜をエッチングする。こうして、積層膜により配線６１が形成される。
【００７４】
この後、第４層間絶縁膜５０、導電性プラグ５４Ａ，５４Ｂ，５５、配線６１等を複数層に亘って形成する。配線層（金属配線層）は、例えば、５層に亘って形成される。このような多層配線を形成することで、本実施の形態の半導体装置が形成される。
【００７５】
ここで、図２にキャパシタ４２の構成と強誘電体膜の構成元素のプロファイルイメージを模式的に示す。図２Ａは、左側から下部電極４１、強誘電体膜３６、上部電極３５を配置した図を示している。
【００７６】
キャパシタ４２の強誘電体膜３６は、第１のドーパント層２６、第１の誘電体膜２７、第２のドーパント層２８、第２の誘電体膜２９、アモルファス誘電体膜３１を積層し、この積層膜を熱処理することで形成されている。従って、強誘電体膜３６は、ＰＺＴを主成分とし、下部電極４１との界面に、第１のドーパント層２６に由来する第１のドーパント元素の含有量が他の領域に比べて最も多く分布している。第１のドーパント元素は、熱処理によって強誘電体膜３６中に拡散したもので、下部電極４１との界面から強誘電体膜３６の中央にかけて徐々に含有量が減少する分布を有している。第１のドーパント元素のような不純物が下部電極４１と強誘電体膜３６の界面に多く存在することによって、下部電極４１と強誘電体膜３６との界面が従来のキャパシタに比べて改善され、キャパシタの耐疲労特性及び耐インプリント特性が向上する。
【００７７】
また、強誘電体膜３６は、ＰＺＴを主成分とし、膜厚（積層）方向の中央部分のＴｉ含有量が最も多く、中央部分から上部電極３５の界面、又は下部電極４１の界面にかけて、Ｔｉの含有量が徐々に減少している。このＴｉの含有量の増加は、第２のドーパント層２８に起因しており、Ｔｉの含有量の分布は熱処理による拡散によって形成されている。ＰＺＴ膜中では、ＺｒとＴｉの総量が一定なので、強誘電体膜３６のＺｒの含有量のプロファイルは、Ｔｉの含有量のプロファイルと逆になる。このようなキャパシタ４２では、誘電体膜３０の膜厚方向の中央のＴｉ含有量が多いので、飽和反転電荷量が大きくなる。また、上下の電極３５，４１と強誘電体膜３６との界面付近におけるＺｒ／Ｔｉ比が相対的に低くなり、反転電荷量の立ち上がりの遅延が防止される。
【００７８】
さらに、強誘電体膜３６を形成する過程で、誘電体膜３０の上にアモルファス誘電体膜３１を形成し、その後に熱処理している。この熱処理の際に、アモルファス誘電体膜３１を誘電体膜３０の結晶粒子から連続的に成長させることができるので、アモルファス誘電体膜３１と上部電極３５との界面が良好になる。また、熱処理によって強誘電体膜３６中
の欠陥が少なくなるので、キャパシタ４２のリーク電流も小さくなる。
【００７９】
次に、キャパシタ４２の強誘電体膜３６の結晶性及びキャパシタ４２の特性について評価した結果を図３Ａ、図３Ｂ及び図４を参照して説明する。図３Ａ及び図３Ｂの横軸は、第２のドーパント層２８の膜厚を０ｎｍ、１ｎｍ、２ｎｍ、３ｎｍと変化させた場合を示す。図３Ａの縦軸は、ＰＺＴの（１１１）面の配向性を示し、図３Ｂの縦軸は、ＰＺＴの（２２２）面の配向性を示す。また、図４は、横軸が印加電圧を示し、縦軸が反転電荷量を示す。
【００８０】
最初に、測定に使用したサンプルの製造方法について説明する。サンプルは、シリコン基板１の上方に下部電極４１としてＰｔを形成し、さらにその上に、第１の誘電体膜２７としてＰＺＴを３０ｎｍの膜厚に形成した。その後、Ｔｉターゲットを用いて、それぞれのシリコン基板１に０ｎｍ、１ｎｍ、２ｎｍ、３ｎｍのＴｉ膜を形成し、第２のドーパント層２８とした。さらに、その上に、第２の誘電体膜２９としてＰＺＴを３０ｎｍの膜厚に形成した。これらのシリコン基板１をＲＴＡ装置に導入し、Ａｒガスを２０００ｓｃｃｍの流量で流すと共に、Ｏ２ガスを１５ｓｃｃｍの流量で流した混合雰囲気中にて、６００℃で９０ｓｅｃ熱処理した。この熱処理により、誘電体膜２７，２９のＰＺＴが結晶化する同時に、第２のドーパント層２８のＴｉが両側のＰＺＴに拡散して誘電体膜３０が形成される。その後、誘電体膜３０の上にアモルファス誘電体膜３１としてＰＺＴを１０ｎｍの膜厚に形成する。アモルファス誘電体膜３１の上に、導電性酸化膜３２としてＩｒＯｘを２５ｎｍの膜厚に形成した。この後、シリコン基板１をＲＴＡ装置に導入し、Ａｒガスを２０００ｓｃｃｍの流量で流すと共に、Ｏ２ガスを２５ｓｃｃｍの流量で流した混合雰囲気中にて、７２５℃で１２０ｓｅｃの条件で熱処理した。この熱処理によって、アモルファス誘電体膜３１が結晶化すると共に、アモルファス誘電体膜３１と導電性酸化膜３２の界面がフラットになる。
【００８１】
このようにして形成したサンプルを用いて、ＰＺＴの結晶性を測定したところ、多結晶ＰＺＴは、ＰＺＴの（１００）、（１０１）、（１１１）、（２２２）面に配向していることがわかった。ここで、キャパシタ４２の特性を向上させる観点からは、ＰＺＴの（１００）面及び（１０１）面の配向強度が小さく、（１１１）面や（２２２）面の配向強度が強いことが望ましい。各サンプルのＰＺＴの（１１１）面の配向強度と、（２２２）面の配向強度から配向率（＝ＰＺＴ（２２２）／（ＰＺＴ（１００）＋（１０１）＋（２２２））を測定した。
【００８２】
図３Ａに示すように、第２のドーパント層２８の膜厚が１ｎｍ、２ｎｍ、３ｎｍの各基板１のＰＺＴ膜の（１１１）配向強度は、第２のドーパント層２８が０ｎｍのサンプルより若干高くなっている。従って、第２のドーパント層２８を形成した方が、ＰＺＴ膜の（１１１）配向強度が強くなることがわかる。また、図３Ｂに示すように、各サンプルのＰＺＴ（２２２）配向率は、すべて９５％以上であるので、強誘電体膜３６のＰＺＴの結晶は、連続的な柱状構造であることがわかる。
【００８３】
また、図４に、キャパシタ４２の反転電荷量と印可電圧の依存関係を示す。Ｔｉ＝０ｎｍ、即ち第２のドーパント層２８を形成しない場合に比べて、第２のドーパント層２８を１ｎｍ又は２ｎｍの膜厚に形成した方が、反転電荷量の立ち上がりが早く、飽和反転電荷量が高いことがわかった。また、第２のドーパント層２８が３ｎｍの場合、反転電荷量の立ち上がりは、Ｔｉ＝０ｎｍのサンプルより遅くなるが、飽和反転電荷量が大きくなった。
【００８４】
この結果からは、第２のドーパント層２８の厚さを１ｎｍから２ｎｍにすれば、第２のドーパント層２８が０ｎｍの場合に比べて、キャパシタ４２の飽和反転電荷量が大きくな
り、反転電荷量の立ち上がりを速くなった。
【００８５】
ここで、強誘電体膜中に不純物を添加すると、強誘電体膜と電極の界面が改善され、強誘電体メモリの耐疲労特性や、インプリント特性が向上することが知られている。しかしながら、強誘電体膜中に不純物を添加すると、強誘電体メモリの反転電荷量が低下してしまう。例えば、強誘電体膜をＰＺＴで形成し、Ｔｉを添加した場合、正方体構造を持つＰＺＴの組成に対してＴｉの含有量が多くなると、飽和反転電荷量は高くなるが、反転電荷量の立ち上がりが遅くなり、耐疲労及びインプリント特性が悪くなる。一方、Ｔｉの含有量が少なくなると、反転電荷量の立ち上がりが速くなるが、飽和反転電荷量は低くなる。
【００８６】
これに対し、この実施の形態のキャパシタ４２では、強誘電体膜３６の膜厚方向の中央部分においてＴｉ／Ｚｒの値が大きくなるので、飽和反転電荷量が大きくなる。その一方で、上部電極３５及び下部電極４１と、強誘電体膜３６の界面付近では、Ｔｉの拡散量が少ないので、Ｔｉ／Ｚｒの値が第２のドーパント層２８の膜厚が０ｎｍの場合とほぼ同程度になっている。これにより、Ｔｉが反転電荷量の立ち上がりを阻害する要因になっていない。従って、飽和反転電荷量を大きくしつつ、反転電荷の立ち上がりの遅延が防止されている。
【００８７】
また、第２のドーパント層２８の膜厚が３ｎｍの場合、反転電荷量の立ち上がりが遅くなり、飽和反転電荷量が大きくなった。これは、Ｔｉが大量に誘電体膜３６へ拡散されて、強誘電体膜３６の膜厚方法の中央部分だけでなく上下の電極３５，４１との界面にも拡散し、界面におけるＴｉ／Ｚｒの値が大きくなったためであると考えられる。
これらの結果から、キャパシタ４２をより低電圧に動作させるためには、第２のドーパント層２８の膜厚を３ｎｍ以下にすることが望ましい。また、シリコン基板１の面内分布を均一に成膜する観点からは、第２のドーパント層２８の膜厚は０．１ｎｍ以上であることが好ましい。
【００８８】
以上、説明したように、この実施の形態では、強誘電体膜３６に添加するドーパント元素の分布を制御することで、キャパシタ４２の特性を改善させることが可能になった。特に、強誘電体膜３６の膜厚方向の中央部分のＴｉの含有量が多く、ここから上下の電極３５，４１に向かうにつれてＴｉの含有量が減少するようにした。これにより、強誘電体膜３６が薄くなっても、反転電荷量の立ち上がりの遅延が防止され、飽和反転電荷量を増大できる。
【００８９】
また、キャパシタ４２の製造工程において、第１、第２のドーパント元素を含むドーパント層２６，２８を形成し、熱処理工程で、第１、第２のドーパント元素を誘電体膜３０中に拡散させるようにしたので、最初からドーパント元素を含有した誘電体膜を形成する場合に比べて製造工程が簡単になる。さらに、ドーパント層２６，２８の膜厚や、熱処理条件によって、誘電体膜３０中の第１、第２のドーパント元素の分布を適切にコントロールできる。
【００９０】
ここで、図５に示すキャパシタ４２Ａのように、アモルファス誘電体膜３１を形成しなくても良い。この場合のキャパシタ４２Ａの特性は、図３Ａ、３Ｂ及び図４と同様になる。また、キャパシタ４２Ａを含む半導体装置の製造方法は、誘電体膜３０を形成した後、アモルファス誘電体膜３１を形成せずに、導電性酸化膜３２を形成する。その他の製造方法及び効果は、前記と同様になる。
【００９１】
（第２の実施の形態）
本発明の第２の実施の形態について図面を参照して詳細に説明する。第１の実施の形態と同様の構成要素には同一の符号を付してある。また、第１の実施の形態と重複する説明
は省略する。
【００９２】
この実施の形態に係る半導体装置及びその製造方法は、第１のドーパント層２６を形成せずに、キャパシタ４２Ｂを形成することを特徴とする。
【００９３】
図６に示すように、第１導電膜２５としてＰｔ膜を形成し、その上に第１の誘電体膜２７としてＰＺＴ膜を形成する。さらに、第２のドーパント層２８を形成した後、第２の誘電体膜２９としてＰＺＴ膜を形成する。この積層膜に対して熱処理することにより、第１、第２の誘電体膜２７，２９のＰＺＴ膜内に第２のドーパント層２８の第２のドーパント元素が拡散した誘電体膜３０が形成される。さらに、誘電体膜３０の上に、アモルファス誘電体膜３１を形成し、酸素を含むガス雰囲気中での熱処理によって誘電体膜３０及びアモルファス誘電体膜３１を結晶させる。続いて、その上に導電性酸化膜３２を形成する。その後、積層膜をパターニングすることにより、上部電極３５と、強誘電体膜３６と、下部電極４１とを有するキャパシタ４２Ｂが形成される。
【００９４】
このキャパシタ４２Ｂの断面のイメージ図及び元素のプロファイルを図７及び図８にそれぞれ示す。図７に示すように、キャパシタ４２Ｂは、下部電極４１の上に、強誘電体膜３６が連続的に成長して、上部電極３５との強誘電体膜３６の界面に欠陥は殆ど無い。また、上部電極３５のＩｒが強誘電体膜３６中に拡散している。図８に示すように、強誘電体膜３６では、膜厚方向の中央部分のＴｉの含有量が最も多く、膜厚方向の上側と下側のＴｉの含有量は少なくなる。また、強誘電体膜３６中のＺｒのプロファイルは、Ｔｉのプロファイルと逆になる。
【００９５】
このような、キャパシタ４２Ｂでは、強誘電体膜３６中のＴｉの分布によって反転電荷量の立ち上がりの遅延を防止し、飽和反転電荷量を増大させる。
【００９６】
また、キャパシタ４２の製造工程において、第２のドーパント層２８を形成し、熱処理工程で、第２のドーパント元素を誘電体膜３０中に拡散させるようにしたので、最初からドーパント元素を含有した誘電体膜を形成する場合に比べて製造工程が簡単になる。さらに、第２のドーパント層２８の膜厚や、熱処理条件によって、誘電体膜３０中の第２のドーパント元素の分布を適切にコントロールできる。
【００９７】
ここで、図９に示すキャパシタ４２Ｃのように、アモルファス誘電体膜３１を形成しなくても良い。この場合のキャパシタ４２Ｃの特性は、前記のキャパシタ４２Ｂと同様である。また、キャパシタ４２Ｃを含む半導体装置の製造方法は、誘電体膜３０の上に、アモルファス誘電体膜３１を形成せずに、導電性酸化膜３２を形成する。その他の製造方法及び効果は、キャパシタ４２Ｂと同様になる。
【００９８】
（第３の実施の形態）
本発明の第３の実施の形態について図面を参照して詳細に説明する。第１、第２の実施の形態と同様の構成要素には同一の符号を付してある。また、第１、第２の実施の形態と重複する説明は省略する。
【００９９】
この実施の形態に係る半導体装置及びその製造方法は、第２のドーパント層２８を形成せずに、キャパシタ４２Ｄを形成することを特徴とする。
【０１００】
図１０に示すように、第１導電膜２５としてＰｔ膜を形成し、その上にＬａ，Ｓｒ，Ｒｕ，Ｉｒ，Ｎｂ，Ｂｉ，Ｃａなどの第１のドーパント元素を含む第１のドーパント層２６を形成する。続いて、第１のドーパント層２６の上に、第１の誘電体膜２７としてＰＺＴ膜を形成した後、酸素を含むガス雰囲気中で熱処理する。これにより、第１の誘電体膜２
７のＰＺＴ膜内に第１のドーパント層２６のドーパント元素が拡散する。続いて、第２の誘電体膜２９としてＰＺＴ膜を形成し、その上に導電性酸化膜３２を形成する。その後、積層膜をパターニングすることにより、上部電極３５と、強誘電体膜３６と、下部電極４１とを有するキャパシタ４２Ｄが形成される。
【０１０１】
このキャパシタ４２Ｄの断面のイメージ図及び元素のプロファイルを図１１及び図１２にそれぞれ示す。図１１に示すように、下部電極４１の上に、強誘電体膜３６が連続的に成長して、上部電極３５との強誘電体膜３６の界面に欠陥は殆ど無い。上部電極３５のＩｒが強誘電体膜３６中に拡散している。図１２に示すように、強誘電体膜３６中では、第１のドーパント元素は、下部電極４１の界面に最も多く、膜厚方向の上側、即ち上部電極３５に向かうに従って減少する。Ｔｉ及びＺｒのプロファイルは、強誘電体膜３６の膜厚方向の場所に依らずに一定である。
【０１０２】
ここで、図１３に、従来のキャパシタと、キャパシタ４２Ｄの耐疲労特性の比較を示す。従来のキャパシタは、第１のドーパント層２６を有しない他は、キャパシタ４２Ｄと同様の方法で製造した。これに対し、キャパシタ４２Ｄは、第１のドーパント層２６として、Ｌａ、Ｓｒ、Ｒｕを含む薄膜を１０Åの膜厚に形成した。耐疲労特性の測定条件は、測定及び加速時の温度を９０℃、反転電荷量測定の印可電圧を１．８Ｖとし、ストレス印加電圧は５Ｖにした。
【０１０３】
図１３に示すように、Ｌａ、Ｓｒ、Ｒｕが添加されたキャパシタ４２Ｄのイニシャル反転電荷量は、不純物を添加しない従来のキャパシタより若干低くなるが、耐疲労特性が非常に良くなっている。従来のキャパシタの耐疲労特性は、１×１０７回から劣化の発生が始まって、徐々に劣化した。
キャパシタ４２Ｄは、Ｌａ、Ｓｒ、Ｒｕが下部電極４１と強誘電体膜３６の界面に最も多く、膜厚方向の上側に向かうに従って徐々に減衰するので、強誘電体膜３６と下部電極４１の界面が改善され、キャパシタ４２Ｄの耐疲労特性が向上した。強誘電体膜３６と下部電極４１の界面が改善されたので、キャパシタ４２Ｄの耐インプリント特性が向上した。
【０１０４】
以上のことから、この実施の形態では、強誘電体膜３６と下部電極４１の界面付近に第１のドーパント元素を添加し、下部電極４１と強誘電体膜３６の界面の平坦さをコントロールした。従って、キャパシタ４２Ｄの強誘電体膜３６を薄膜化しても、飽和反転電荷量を保ちながら、低電圧で動作でき、耐疲労及びインプリント特性を向上させることができる。
【０１０５】
また、キャパシタ４２Ｄの製造工程において、第１のドーパント元素を含むドーパント層２６を形成し、熱処理工程で、第１のドーパント元素を誘電体膜３０中に拡散させるようにしたので、最初からドーパント元素を含有した誘電体膜を形成する場合に比べて製造工程が簡単になる。さらに、第１のドーパント層２６の膜厚や、熱処理条件によって、誘電体膜３０中の第１のドーパント元素の分布を適切にコントロールできる。
【０１０６】
図１３を用いて説明した、第１のドーパント元素による効果は、第１の実施の形態においても同様に得られる。
【０１０７】
ここで、図１４に示すキャパシタ４２Ｅのように、第２の誘電体膜２９を形成しなくても良い。この場合のキャパシタ４２Ｅの特性は、前記のキャパシタ４２Ｄと同様である。また、キャパシタ４２Ｅを含む半導体装置の製造方法は、誘電体膜を１回のみ形成する他は、前記と同様になる。
【０１０８】
（第４の実施の形態）
本発明の第４の実施の形態について図面を参照して詳細に説明する。第１から第３の実施の形態と同様の構成要素には同一の符号を付してある。また、第１から第３の実施の形態と重複する説明は省略する。
【０１０９】
この実施の形態に係る半導体装置及びその製造方法は、第２の強誘電体膜２９の上に、第３のドーパント層２６Ａ（上部ドーパント層）として第２のドーパント層２８と同様の薄膜を形成することを特徴とする。
【０１１０】
図１５に示すように、第１導電膜２５としてＰｔ膜を形成し、第１、第２の誘電体膜２７，２９としてＰＺＴを形成する。さらに、第２の誘電体膜２９の上に、Ｌａ，Ｓｒ，Ｒｕ，Ｉｒ，Ｎｂ，Ｂｉ，Ｃａなどの第３のドーパント元素（上部ドーパント元素）を少なくとも１種類含む第３のドーパント層２６Ａを形成し、その後、酸素を含むガスの雰囲気中で熱処理する。第１の誘電体膜２７を結晶化させると共に、第３のドーパント層２６Ａの元素が第１の誘電体膜２７中に拡散する。第３のドーパント層２６Ａの種類や、成膜条件、膜厚は、第１のドーパント層２６と同様とする。この後、導電性酸化膜３２を形成する。その後、積層膜をパターニングすることにより、上部電極３５と、強誘電体膜３６と、下部電極４１とを有するキャパシタ４２Ｆが形成される。
【０１１１】
このキャパシタ４２Ｆの断面のイメージ図及び元素のプロファイルを図１６及び図１７にそれぞれ示す。図１６に示すように、下部電極４１の上に、柱状の強誘電体膜３６が連続的に成長している。また、上部電極３５との強誘電体膜３６の界面には、欠陥は殆ど無い。さらに、上部電極３５のＩｒが、強誘電体膜３６中に拡散している。図１７に示すように、強誘電体膜３６では、第１のドーパント元素であるＬａ，Ｓｒ，Ｒｕ，Ｉｒ，Ｎｂ，Ｂｉ，Ｃａなど元素は、上部電極３５の界面に最も多く、膜厚方向の下側、即ち下部電極４１に向かうに従って減少する。Ｔｉ及びＺｒのプロファイルは、強誘電体膜３６の膜厚方向の場所に依らずに一定である。
【０１１２】
このキャパシタ４２Ｆでは、強誘電体膜３６と上部電極３５の界面付近に第１のドーパント元素を添加し、強誘電体膜３６と上部電極３５の界面の平坦さをコントロールした。従って、キャパシタ４２Ｆの強誘電体膜３６を薄膜化しても、飽和反転電荷量を保ちながら、低電圧で動作でき、耐疲労及びインプリント特性を向上させることができる。その他の作用及び効果は、第３の実施の形態と同様である。
【０１１３】
第１、第２の誘電体膜２７，２９は、アモルファス誘電体膜として形成し、酸化雰囲気中で熱処理することで結晶化させても良い。この場合、第１の誘電体膜２７を結晶化させた後、第２の誘電体膜２９としてアモルファス誘電体膜を形成し、第２の誘電体膜の上に第３のドーパント層２６Ａを形成した後、酸素雰囲気の熱処理によって第２の誘電体膜２９を結晶化させると共に、第３のドーパント層２６Ａのドーパント元素を第２の誘電体膜２９中に拡散させる。このような、第１、第２の誘電体膜２７，２９をアモルファス誘電体膜として形成する方法は、他の実施の形態において実施することも可能である。
【０１１４】
また、図１８に示すキャパシタ４２Ｇのように、第２の誘電体膜２９を形成しなくても良い。この場合のキャパシタ４２Ｇの特性は、前記のキャパシタ４２Ｆと同様である。また、キャパシタ４２Ｇを含む半導体装置の製造方法は、誘電体膜を１回のみ形成する他は、前記と同様になる
【０１１５】
（第５の実施の形態）
本発明の第５の実施の形態について図面を参照して詳細に説明する。第１から第４の実施の形態と同様の構成要素には同一の符号を付してある。また、第１から第４の実施の形
態と重複する説明は省略する。
【０１１６】
この実施の形態に係る半導体装置及びその製造方法は、第２のドーパント層２８を形成すると共に、アモルファス誘電体膜３１を形成した後、第３のドーパント層２６Ａを形成することを特徴とする。
【０１１７】
図１９に示すように、第１導電膜２５としてＰｔ膜を形成し、その上に第１の誘電体膜２７としてＰＺＴ膜を形成する。さらに、第２のドーパント層２８を形成した後、第２の誘電体膜２９としてＰＺＴ膜を形成する。この積層膜に対して熱処理することにより、第１、第２の誘電体膜２７，２９のＰＺＴ膜内に第２のドーパント層２８のドーパント元素が拡散した誘電体膜３０が形成される。さらに、誘電体膜３０の上に、アモルファス誘電体膜３１を形成し、続いて、第３のドーパント層２６Ａを形成する。この後、酸素を含むガス雰囲気中での熱処理によって誘電体膜３０及びアモルファス誘電体膜３１を結晶させる。これと同時に、第３のドーパント層２６Ａの第１のドーパント元素がアモルファス誘電体膜３１中に拡散する。続いて、その上に導電性酸化膜３２及び第２導電膜３３を形成する。その後、積層膜をパターニングすることにより、上部電極３５と、強誘電体膜３６と、下部電極４１とを有するキャパシタ４２Ｈが形成される。
【０１１８】
このキャパシタ４２Ｈの断面のイメージ図及び元素のプロファイルを図２０に示す。強誘電体膜３６では、膜厚方向の中央部分のＴｉの含有量が最も多く、膜厚方向の上側と下側のＴｉの含有量は少なくなる。強誘電体膜３６中のＺｒのプロファイルは、Ｔｉのプロファイルと逆になる。また、強誘電体膜３６では、第３のドーパント層２６Ａに由来する第１のドーパント元素が、上部電極３５の界面に最も多く、膜厚方向の下側、即ち下部電極４１に向かうに従って減少する。
【０１１９】
このキャパシタ４２Ｈでは、第２のドーパント層２８を形成することで、第１の実施の形態と同様の作用及び効果が得られる。さらに、第３のドーパント層２６Ａを形成することで、第４の実施の形態と同様の作及び効果が得られる。
【０１２０】
ここで、図２１に示すキャパシタ４２Ｉのように、アモルファス誘電体膜３１を形成しなくても良い。この場合のキャパシタ４２Ｉの特性は、前記のキャパシタ４２Ｈと同様である。また、キャパシタ４２Ｉを含む半導体装置の製造方法は、誘電体膜３０の上に、アモルファス誘電体膜３１を形成せずに、導電性酸化膜３２を形成する。その他の製造方法及び効果は、前記と同様になる。
また、第２の誘電体膜２９を形成した後で、熱処理をせずに、アモルファス誘電体膜３１及び第３のドーパント層２６Ａを形成しても良い。第３のドーパント層２６Ａを形成した後の熱処理において、第２のドーパント層２８のＴｉが誘電体膜２７，２９中に拡散する。
【０１２１】
（第６の実施の形態）
本発明の第６の実施の形態について図面を参照して詳細に説明する。第１から第５の実施の形態と同様の構成要素には同一の符号を付してある。また、第１から第５の実施の形態と重複する説明は省略する。
【０１２２】
この実施の形態に係る半導体装置及びその製造方法は、第１、第２、第３のドーパント層２６，２６Ａ、２８を有することを特徴とする。
【０１２３】
図２２に示すように、第１導電膜２５としてＰｔ膜を形成し、続いて第１のドーパント層２６を形成する。その上に第１の誘電体膜２７としてＰＺＴ膜を形成する。さらに、第１の誘電体膜２７上に第２のドーパント層２８を形成した後、第２の誘電体膜２９として
ＰＺＴ膜を形成する。この積層膜に対して熱処理することにより、第１の誘電体膜２７のＰＺＴ膜内に第１のドーパント元素が拡散する。さらに、第１、第２の誘電体膜２７，２９のＰＺＴ膜内に第２のドーパント元素が拡散する。
【０１２４】
続いて、誘電体膜３０の上に、アモルファス誘電体膜３１を形成し、その上に第３のドーパント層２６Ａを形成する。第３のドーパント層２６Ａは、第１のドーパント層２６と同様に形成される。その上に導電性酸化膜３２を形成してから、酸素を含むガス雰囲気中で熱処理し、誘電体膜３０及びアモルファス誘電体膜３１を結晶させる。これと同時に、第３のドーパント層２６Ａの第１のドーパント元素がアモルファス誘電体膜３１中に拡散する。さらに、導電性酸化膜３２の上に第２導電膜３３を形成する。その後、積層膜をパターニングすることにより、上部電極３５と、強誘電体膜３６と、下部電極４１とを有するキャパシタ４２Ｊが形成される。
【０１２５】
このキャパシタ４２Ｊの断面のイメージ図及び元素のプロファイルを図２３に示す。強誘電体膜３６の下部では、第１のドーパント元素は、下部電極４１の界面に最も多く存在し、膜厚方向の上側、即ち上部電極３５に向かうに従って減少する。また、強誘電体膜３６中の膜厚方向の中央部分のＴｉの含有量が最も多く、膜厚方向の上側と下側のＴｉの含有量は少なくなる。強誘電体膜３６中のＺｒのプロファイルは、Ｔｉのプロファイルと逆になる。さらに、強誘電体膜３６の上部では、第１のドーパント元素が、上部電極３５の界面に最も多く存在し、膜厚方向の下側、即ち下部電極４１に向かうに従って減少する。
【０１２６】
このキャパシタ４２Ｊでは、第１のドーパント層２６を形成することで、第３の実施の形態と同様の作用及び効果が得られる。さらに、第２のドーパント層２８を形成することで、第１の実施の形態と同様の作用及び効果が得られる。さらに、第３のドーパント層２６Ａを形成することで、第４の実施の形態と同様の作及び効果が得られる。
【０１２７】
ここで、図２４に示すキャパシタ４２Ｋのように、アモルファス誘電体膜３１を形成しなくても良い。この場合、第２の誘電体膜２９の上に第３のドーパント層２６Ａが形成される。キャパシタ４２Ｉの特性は、前記のキャパシタ４２Ｊと同様である。また、キャパシタ４２Ｋを含む半導体装置のその他の製造及び効果は、前記と同様になる。
また、第２の誘電体膜２９を形成した後で、熱処理をせずに、アモルファス誘電体膜３１及び第３のドーパント層２６Ａを形成しても良い。熱処理は、第２の誘電体膜２９を形成した後と第３のドーパント層２６Ａを形成した後の２回実施しても良いし、第３のドーパント層２６Ａを形成した後の１回のみでも良い。
【０１２８】
（第７の実施の形態）
本発明の第７の実施の形態について図面を参照して詳細に説明する。本実施形態による半導体装置は、メモリセルの構造がスタック型であることを特徴とする。第１から第６の実施の形態と同様の構成要素には同一の符号を付してある。また、第１から第６の実施の形態と重複する説明は省略する。
【０１２９】
図２５Ａに示すように、シリコン基板１のｐウェル３に２つトランジスタＴ１，Ｔ２を形成し、各ソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。ここまでの工程は、第１の実施の形態と同様である。
【０１３０】
続いて、第１層間絶縁膜１４及び導電性プラグ１６の全面に、第２層間絶縁膜１０４を例えば、プラズマＣＶＤ法により形成する。第２層間絶縁膜１０４は、例えば、シリコン窒化酸化膜１００を１３０ｎｍの厚さに形成し、さらにその上にシリコン酸化膜１０１を３００ｎｍの厚さで堆積させることにより形成される。
次に、フォトリソグラフィ技術を用い、第２層間絶縁膜１０４に導電性プラグ１６に達
するコンタクトホール１０５を形成する。
【０１３１】
次に、コンタクトホール１０５に導電性プラグ１０６を埋め込む。導電性プラグ１０６を形成する際には、最初に、第２層間絶縁膜１０４の全面及びコンタクトホール１０５の内面に、スパッタリング法を用いて、Ｔｉ膜を例えば３０ｎｍの厚さに形成する。さらにその上にＴｉＮ膜を例えば２０ｎｍの厚さに形成する。このようにして積層されたＴｉ膜とＴｉＮ膜とにより密着膜が形成される。次に、第２層間絶縁膜１０４及び密着膜に、導電膜として、例えばタングステン膜をＣＶＤ法により３００ｎｍの厚さに形成する。この後、例えば、ＣＭＰ法により、第２層間絶縁膜１０４の表面が露出するまで導電膜及び密着膜を研磨する。これにより、コンタクトホール１０５内に導電性プラグ１０６が埋め込まれる。ここで、導電性プラグ１０６は、その上面の高さが第２層間絶縁膜１０４の上面の高さより低くなる場合がある。凹部１１０の深さは、例えば２０〜５０ｎｍ程度である。
【０１３２】
次に、図２５Ｂに示す断面形状を得るまでの工程について説明する。
まず、第２層間絶縁膜１０４全面に、下地膜１１５を形成する。下地膜１１５は、最初にＴｉ膜を例えばスパッタリング法により１００〜３００ｎｍの膜厚に形成する。ここでは、Ｔｉ膜の膜厚を１００ｎｍ程度とする。次に、例えばＲＴＡ法により、窒素雰囲気中にて熱処理を行う。熱処理温度は、例えば６５０℃とする。熱処理時間は、例えば６０ｓｅｃとする。この熱処理により、Ｔｉ膜からＴｉＮ膜が形成され、下地膜１１５となる。下地膜１１５によって、導電性プラグ１０６の凹部１１０が埋められる。
【０１３３】
続いて、ＣＭＰ法により、下地膜１１５の表面を研磨する。平坦化層となる下地膜１１５の膜厚は、例えば５０〜１００ｎｍ程度とする。ここでは、研磨後における下地膜１１５の膜厚を５０ｎｍ程度とする。この後、例えばＮＨ３ガスを用いて発生させたプラズマ雰囲気に下地膜１１５の表面を暴露することにより、下地膜１１５の表面をプラズマ処理する。
【０１３４】
次に、下地膜１１５の全面に、密着膜１１６を形成する。最初に、下地膜１１５の全面に、Ｔｉ膜を例えばスパッタリング法により形成する。Ｔｉ膜の膜厚は、例えば２０ｎｍ程度とする。プラズマ処理が行われた下地膜１１５上にＴｉ膜を形成するため、良質なＴｉ膜が形成される。続いて、例えばＲＴＡ法により、６５０℃の窒素雰囲気中にて６０ｓｅｃ、熱処理してＴｉ膜をＴｉＮ膜にする。こうして、（１１１）配向のＴｉＮ膜からなる密着膜１１６が形成される。
【０１３５】
続いて、密着膜１１６の全面に、酸化防止膜（酸素拡散防止膜）１１８として、例えばＴｉＡｌＮ膜を反応性スパッタリング法により１００ｎｍの膜厚に形成する。酸化防止膜１１８は、第２層間絶縁膜１０４に導電性プラグ１０６を埋め込んだ後に、導電性プラグ１０６の上面が酸化されるのを防止するためのものである。
【０１３６】
さらに、酸化防止膜１１８の全面に、第１導電膜（貴金属膜）１１９を例えばスパッタリング法により形成する。第１導電膜１１９としては、例えば１００ｎｍ程度のＩｒ膜を形成する。続いて、例えばＲＴＡ法により、６５０℃のアルゴン雰囲気中にて６０ｓｅｃの熱処理を行う。この熱処理は、第１導電膜１１９中の結晶粒を成長させると共に、第１導電膜１１９中の結晶粒のサイズを均一化させる。
【０１３７】
次に、第１導電膜１１９の全面に、非晶質（アモルファス状態）の貴金属酸化物膜１２０を例えばスパッタリング法により形成する。非晶質の貴金属酸化物膜１２０としては、例えば２５ｎｍ程度の酸化イリジウム膜（ＩｒＯｘ膜）を形成する。
【０１３８】
次に、貴金属酸化物膜１２０の全面に、第１のドーパント層１２６を例えばスパッタリング法により形成する。第１のドーパント元素としては、Ｌａ、Ｓｒ、Ｃａ、Ｒｕ、Ｉｒ、Ｎｂ、Ｂｉなどを挙げられる。第１のドーパント層１２６の製造方法や、膜厚は第１の実施の形態と同様である。
【０１３９】
続いて、第１のドーパント層１２６の全面に、第１の誘電体膜１２７を例えばＭＯＣＶＤ法により形成する。第１の誘電体膜１２７としては、ＰＺＴ膜が用いられる。第１の誘電体膜１２７の膜厚は、例えば３０ｎｍ〜１００ｎｍ程度とする。ここでは、第１の誘電体膜１２７の膜厚を、例えば３０ｎｍ＋３０ｎｍの２回に分けて形成する。
第１の誘電体膜１２７として、ＰＺＴをＭＯＣＶＤ法により形成する際には、Ｐｂ、Ｚｒ、Ｔｉの各液体原料を気化することにより原料ガスを生成し、かかる原料ガスを用いてＰＺＴ膜を形成する。
【０１４０】
Ｐｂ、Ｚｒ、Ｔｉの各液体原料は以下のようにして形成される。Ｐｂの液体原料は、例えばＰｂ（ＤＰＭ）２を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦ（テトラヒドロフラン）が用いられる。Ｐｂの液体原料におけるＰｂ（ＤＰＭ）２の濃度は、例えば０．３ｍｏｌ／ｌとする。Ｚｒの液体原料は、例えばＺｒ（ｄｍｈｄ）４を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦが用いられる。Ｚｒの液体原料におけるＺｒ（ｄｍｈｄ）４の濃度は、例えば０．３ｍｏｌ／ｌとする。Ｔｉの液体原料は、例えば［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］を溶媒中に溶解することにより形成される。溶媒としては、例えばＴＨＦが用いられる。Ｔｉの液体原料における［Ｔｉ（Ｏ−ｉＯｒ）２（ＤＰＭ）２］の濃度は、例えば０．３ｍｏｌ／ｌとする。溶媒としては、例えばＴＨＦが用いられる。
【０１４１】
ＰＺＴの原料ガスは、Ｐｂの液体原料、Ｚｒの液体原料及びＴｉの液体原料を、溶媒とともに気化器に導入し、液体原料を気化器により気化させることにより生成される。溶媒としては、例えばＴＨＦが用いられる。溶媒の供給量は、例えば０．４７４ｍｌ／分とする。Ｐｂの液体原料の供給量は、例えば０．３２６ｍｌ／分とする。Ｚｒの液体原料の供給量は、例えば０．２００ｍｌ／分とする。Ｔｉの液体原料の供給量は、例えば０．２００ｍｌ／分とする。
第１の誘電体膜２７をＭＯＣＶＤ法により形成する際の条件は、以下の通りとする。即ち、成膜室内の圧力は、例えば６６５Ｐａとする。基板温度は、例えば４１０℃とする。成膜時間は、例えば２１０ｓｅｃとする。
【０１４２】
次に、第１の誘電体膜１２７の全面に、第２のドーパント層１２８を第１の実施の形態と同様に形成する。第２のドーパント層１２８は、第２のドーパント元素としてＴｉを含む膜である。第２のドーパント層１２８の製造方法や、膜厚は第１の実施の形態と同様である。
【０１４３】
続いて、第２のドーパント層１２８の全面に第２の誘電体膜１２９を形成する。第２の誘電体膜１２９は、第１の誘電体膜１２７と同様にして形成され、その膜厚は例えば３０ｎｍとする。
【０１４４】
上記の例では、誘電体膜１２７，１２９をＭＯＣＶＤ法により形成する場合を例に説明したが、第１の誘電体膜１２７，１２９をその他の方法で形成しても良い。例えば、スパッタリング法、ゾル・ゲル法、有機金属分解法、化学溶液堆積法、ＣＶＤ法、等により、誘電体膜１２７，１２９を形成しても良い。また、第１の誘電体膜１２７と第２の誘電体膜１２９を違う方法で形成しても良い。
【０１４５】
例えば、ＲＴＡ法により、酸素を含む雰囲気中にて、第１のドーパント層１２６、第１
の誘電体膜１２７、第２のドーパント層１２８、第２の誘電体膜１２９の積層膜を熱処理して誘電体膜１２７，１２９を結晶化する。より具体的には、不活性ガス（例えばアルゴン）と酸素ガスとを含む混合ガスの雰囲気中にて、誘電体膜１２７，１２９を熱処理する。熱処理時間は、例えば９０ｓｅｃとする。Ｏ２ガスの流量を２０ｓｃｃｍ〜７０ｓｃｃｍにすると、誘電体膜５０の結晶性が向上する。ここでは、酸素ガスの流量を、例えば２５ｓｃｃｍとする。また、熱処理温度は、例えば６００℃とする。この熱処理は、誘電体膜１２７，１２９を結晶化すると共に、第１、第２のドーパント層１２６，１２８のドーパント元素が誘電体膜１２７，１２９中に拡散する。第１のドーパント層１２６の第１のドーパント元素が第１の誘電体膜１２７中に拡散する。第２のドーパント層１２８のＴｉは、誘電体膜１２７，１２８のそれぞれに拡散する。
【０１４６】
これにより、図２５Ｃに断面形状を示すように、第１、第２の誘電体膜１２７，１２９が結晶化すると共に、膜内にＴｉの分布と、Ｌａなどの第１のドーパント元素の分布とを有する誘電体膜１３０が形成される。さらに、この熱処理の際には、貴金属酸化物膜１２０中から酸素が放出され、導電膜１２０Ａが形成される。貴金属酸化物膜１２０から放出される酸素は、誘電体膜１２７，１２９における酸素欠損を補償する。従って、結晶性の良好な誘電体膜１３０が得られる。従って、誘電体膜１３０と導電膜１２０Ａとの界面もフラットにコントロールされる。
【０１４７】
次に、図２５Ｄに示す断面形状を得るまでの工程について説明する。
最初に、誘電体膜１３０の全面に、アモルファス誘電体膜１３１を例えばスパッタリング法により形成する。アモルファス誘電体膜１３１の膜厚は、例えば１ｎｍ〜３０ｎｍ（例えば１０ｎｍ）とする。
【０１４８】
続いて、アモルファス誘電体膜１３１上に導電性酸化膜１３２を形成する。最初に、アモルファス誘電体膜１３１上に、結晶性のＩｒＯｘ膜を例えば、スパッタリング法により２０ｎｍ〜７０ｎｍ、例えば２５ｎｍの膜厚に形成する。このときの成膜温度は３００℃とし、Ａｒガスを１４０ｓｃｃｍの流量で、Ｏ２ガスを６０ｓｃｃｍの流量でそれぞれ流しながら成膜する。スパッタパワーは、例えば１ｋＷとする。続いて、ＲＴＡ法で７２５℃、Ａｒガスを２０００ｓｃｃｍの流量で、Ｏ２ガスを２０ｓｃｃｍの流量でそれぞれ流した雰囲気中で６０ｓｅｃ加熱する。この熱処理は、誘電体膜１３０の結晶性を更に向上させる。さらに、アモルファス誘電体膜１３１が結晶化して誘電体膜１３１Ａが形成される。これにより、誘電体膜１３０、１３１Ａが完全に結晶化すると共に、導電性酸化膜１３２のプラズマダメージを回復する。誘電体膜１３０、１３１Ａは、連続的な柱状結晶を形成し、膜中の酸素欠損が補償される。
【０１４９】
次に、導電性酸化膜１３２の全面に、第２導電膜１３３を例えばスパッタリング法により形成する。第２導電膜１３３としては、例えば酸化イリジウム（ＩｒＯｙ）膜（０＜ｙ≦２）を形成する。第２導電膜１３３として形成される酸化イリジウム膜（ＩｒＯｙ膜）における酸素の組成比ｙは、導電性酸化膜１３２である酸化イリジウム膜（ＩｒＯｘ膜）における酸素の組成比ｘより大きいことが好ましい。第２導電膜１３３の膜厚は、例えば７５ｎｍ〜２００ｎｍとする。ここでは、第２導電膜１３３の膜厚を１５０ｎｍ程度とする。
【０１５０】
続いて、第２導電膜１３３の全面に、水素バリア膜１３４としてイリジウム膜を例えばスパッタリング法により５０ｎｍの膜厚に形成する。水素バリア膜１３４は、イリジウム膜に限定されるものではない。例えば、ＳｒＲｕＯ３膜等を水素バリア膜１３４として用いても良い。この後、シリコン基板１の背面を洗浄し、シリコン基板１の背面に付着しているＰｂなどを除去する。
【０１５１】
続いて、水素バリア膜１３４の全面に、第１保護膜１３５として、例えばＴｉＮ膜をスパッタリング法により形成する。第１保護膜１３５は、ハードマスクの一部として機能する。ここでは、第１保護膜１３５としてＴｉＮ膜を形成する場合を例に説明したが、第１保護膜１３５はＴｉＮ膜に限定されるものではない。第１保護膜１３５として、例えば、ＴｉＡｌＮ膜、ＴａＡｌＮ膜、ＴａＮ膜等を用いても良い。また、これらの積層膜により第１保護膜１３５を形成しても良い。
【０１５２】
さらに、第１保護膜１３５の全面に、第２保護膜１３６を例えばプラズマＴＥＯＳＣＶＤ法により形成する。第２保護膜１３６は、第１保護膜１３５と共にハードマスクとして機能する。
次に、第２保護膜１３６の全面に、例えばスピンコート法により、フォトレジスト膜１３７を形成する。続いて、フォトリソグラフィ技術を用い、フォトレジスト膜１３７をキャパシタの平面形状にパターニングする。
【０１５３】
次に、図２５Ｅに示す断面形状を得るまでの工程について説明する。
最初に、フォトレジスト膜１３７をマスクとして、第２保護膜１３６をエッチングする。さらに、エッチングされた第２保護膜１３６をマスクとして、第１保護膜１３５をエッチングする。このようにエッチングされた保護膜１３５，１３６によって、ハードマスクが形成される。
【０１５４】
次に、保護膜１３５，１３６から作成したハードマスクをマスクとして、例えばプラズマエッチング法を用いて、水素バリア膜１３４、第２導電膜１３３、導電性酸化膜１３２、誘電体膜１３０，１３１Ａ、導電膜１２０Ａ、第１導電膜１１９をエッチングする。エッチングガスとしては、例えば、ＨＢｒガスと、Ｏ２ガスと、Ａｒガスと、Ｃ４Ｆ８ガスの混合ガスを用いる。
【０１５５】
このエッチングによって、導電性酸化膜１３２と第２導電膜１３３と水素バリア膜１３４がパターニングされて上部電極１４１が形成される。また、誘電体膜１３０，１３１Ａがパターニングされて強誘電体膜１４２が形成される。さらに、第１導電膜１１９と導電膜１２０Ａとがパターニングされて下部電極１４３が形成される。これにより、下部電極１４３と強誘電体膜１４２と上部電極１４１とが積層されたキャパシタ１４３が形成される。
【０１５６】
次に、例えばドライエッチング又はウエットエッチングにより、第２保護膜１３６を除去する。続いて、例えばドライエッチングにより、酸化防止膜１１８、密着膜１１６及び下地膜１１５をエッチングする。この際、第１保護膜１３５もエッチング除去される。エッチングを行う際には、例えばダウンフロー型のプラズマエッチング装置を用いる。チャンバ内に導入するガスは、例えばＣＦ４ガス（５％）とＯ２ガス（９５％）との混合ガスとする。チャンバ内の上部電極に印加する高周波電力は、例えば２．４５ＧＨｚ、１４００Ｗとする。基板温度は、例えば２００℃とする。
【０１５７】
さらに、エッチング後のシリコン基板１の全面に、非晶質の第１保護膜１４５を形成する。第１保護膜１４５は、水素や水分等により強誘電体膜１４２が還元されるのを防止する。第１保護膜１４５としては、例えば酸化アルミニウム膜を形成する。第１保護膜１４５の膜厚は、スパッタリング法で形成する場合は、１０ｎｍ以上３０ｎｍ以下であることが望ましく、例えば２０ｎｍとする。第１保護膜１４５をＣＶＤ法で形成する場合の膜厚は、１ｎｍ以上３ｎｍ以下が望ましく、例えば２ｎｍとする。
【０１５８】
この後、酸素を含有する雰囲気にてシリコン基板１を熱処理する。この熱処理は、強誘電体膜１４２に酸素を供給し、スパッタリングにより損傷しているキャパシタ１４４のダ
メージを回復させ、キャパシタ１４４の電気的特性を向上するためのものである。熱処理条件は、例えば５００℃〜７００℃とする。熱処理時間は、例えば３０分〜１２０分とする。
続いて、第１保護膜１４５の上を覆うように、第２保護膜１４６としてステップカバレッジが良好な酸化アルミニウム膜を第１の実施の形態の第２保護膜４５と同様に形成する。この後、シリコン基板１は、オゾンを含む雰囲気中と、酸素を含む雰囲気中のそれぞれで熱処理される。
【０１５９】
次に、図２５Ｆに示す断面形状を得るまでの工程について説明する。
最初に、第２保護膜１４６の全面に、第３層間絶縁膜１５１としてシリコン酸化膜を例えばプラズマＴＥＯＳＣＶＤ法により１．５μｍの膜厚に形成する。その後、第３層間絶縁膜１５１の表面を例えばＣＭＰ法により平坦化する。
【０１６０】
続いて、例えばＮ２Ｏガス又はＮ２ガスを用いて発生させたプラズマ雰囲気にて、シリコン基板１を熱処理する。この熱処理は、第３層間絶縁膜１５１中の水分を除去すると共に、第３層間絶縁膜１５１の膜質を変化させ、第３層間絶縁膜１５１中に水分を入り難くさせるためのものである。熱処理温度は、例えば３５０℃とする。熱処理時間は、例えば２分間とする。この熱処理の際に第３層間絶縁膜１５１の表面が窒化され、第３層間絶縁膜１５１の表面にはシリコン窒化酸化膜が形成される。
【０１６１】
この後、第３層間絶縁膜１５１の全面に、第３保護膜１５２を例えばスパッタリング法又はＣＶＤ法により形成する。第３保護膜１５２としては、例えば酸化アルミニウム膜を形成する。第３保護膜１５２の膜厚は、例えば２０〜１００ｎｍ程度とする。第３保護膜１５２は、水素や水分等により強誘電体膜１４２が還元されるのを防止するためのものである。表面が平坦な第３層間絶縁膜１５１上に形成されるため、第３保護膜１５２は平坦となる。
さらに、第３保護膜１５２の全面に、第４層間絶縁膜１５３として、例えばシリコン酸化膜をプラズマＴＥＯＳＣＶＤ法により８００ｎｍ〜１μｍの膜厚に形成する。この後、例えばＣＭＰ法により、第４層間絶縁膜１５３の表面を平坦化する。
【０１６２】
次に、フォトリソグラフィ技術を用い、第４層間絶縁膜１５３、第３保護膜１５２、第３層間絶縁膜１５１、保護膜１４５，１４６及び第２層間絶縁膜１０４をエッチングする。これにより、導電性プラグ１０６に達するコンタクトホール１５５が形成される。また、フォトリソグラフィ技術を用い、第４層間絶縁膜５０、第３保護膜１５２、第３層間絶縁膜１５１、保護膜１４５，１４６をエッチングすることにより、上部電極１４１に達するコンタクトホール１５６を形成する。この後、シリコン基板１を酸素雰囲気中にて熱処理する。この熱処理は、強誘電体膜１４２に酸素を供給し、強誘電体膜１４２における酸素欠損を補償する。これにより、キャパシタ１４４の電気的特性が回復する。熱処理の基板温度は、例えば４５０℃とする。
【０１６３】
次に、不活性ガス雰囲気中、又は真空中にてシリコン基板１を熱処理する。この熱処理は、強誘電体膜１４２、第３、第４層間絶縁膜１５１，１５２中からガスを放出するためのものである。続いて、高周波エッチングにより、コンタクトホール１５５、１５６の内壁面に対して表面処理を行う。
さらに、コンタクトホール１５５に導電性プラグ１５７を形成すると共に、コンタクトホール１５６に導電性プラグ１５８を形成する。導電性プラグ１５７，１５８の形成方法は、導電性プラグ１６の形成方法と同様である。その後、シリコン基板１をプラズマ洗浄する。プラズマ洗浄に用いるガスは、例えばＡｒガスとする。これにより、導電性プラグ１５７、１５８の表面に存在する自然酸化膜等が除去される。
【０１６４】
続いて、各導電性プラグ１５７，１５８の上に、例えばＴｉＮ膜５７と、ＡｌＣｕ合金膜５８と、Ｔｉ膜５９と、ＴｉＮ膜６０とを例えばスパッタリング法により順次積層してからパターニングして配線６１を形成する。この後、層間絶縁膜、導電性プラグ、配線等を複数層に亘って形成し、多層の配線構造を形成する。これにより、本実施形態による半導体装置が製造される。
【０１６５】
図２に示すように、キャパシタ１４４は、強誘電体膜１４７内では、膜厚方向の中央部分のＴｉ量が最も多く、下部電極１４３（膜厚方向の下側）及び上部電極１４１（膜厚方向の上側）に向かうに従って、Ｔｉの含有量が少なくなる。また、Ｌａなどの第１のドーパント元素の組成は、下部電極１４３との界面部分が最も高く、上方に向かって徐々に減少する。
【０１６６】
以上、説明したように、この実施の形態では、スタック型のメモリ構造を有する強誘電体キャパシタ（半導体装置）において、第１の実施の形態と同様の作用及び効果が得られる。
また、キャパシタ１４４の構成は、第２から第６の実施の形態のいずれかであっても良い。この場合の半導体装置の製造方法、作用及び効果は、第２から第６の実施の形態と同様である。
【０１６７】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【０１６８】
以下、実施形態の特徴を付記する。
（付記１）  基板の上方に形成された下部電極と、前記基板の上方に形成された上部電極と、前記上部電極と前記下部電極の間に形成され、チタン元素を含有し、前記チタン元素の含有量が膜厚方向の中央部分から前記上部電極及び前記下部電極に向けて減少する強誘電体膜と、を含むことを特徴とする半導体装置。
（付記２）  前記強誘電体膜は、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ、Ｒｕ、Ｂｉから選択された少なくとも１種類の元素を第１のドーパント元素として含み、前記強誘電体膜中の前記第１のドーパント元素の含有量は、前記下部電極と前記上部電極の少なくとも一方と前記強誘電体膜との界面から、前記強誘電体膜の膜厚方向の中央部分に向けて減少していることを特徴とする付記１に記載の半導体装置。
（付記３）  基板の上方に形成された下部電極と、前記基板の上方に形成された上部電極と、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｒｕ、Ｂｉから選択された少なくとも１種類の元素の含有量が前記上部電極との界面から前記下部電極に向けて減少する強誘電体と、を含むことを特徴とする半導体装置。
（付記４）  基板の上方に形成された下部電極と、前記基板の上方に形成された上部電極と、前記上部電極と前記下部電極の間に形成され、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ、Ｒｕ、Ｂｉから選択された少なくとも１種の元素の含有量が前記下部電極との界面から前記上部電極に向けて減少する強誘電体と、を含むことを特徴とする半導体装置。
（付記５）  基板の上方に形成された下部電極と、前記基板の上方に形成された上部電極と、前記上部電極と前記下部電極の間に形成され、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ、Ｒｕ、Ｂｉから選択された少なくとも１種の元素の含有量が、前記下部電極との界面、及び前記上部電極との界面のそれぞれから膜厚方向の中央部分に向けて減少する強誘電体膜と、を含むことを特徴とする半導体装置。
（付記６）  基板の上方に第１の導電膜を形成する工程と、前記第１の導電膜の上方に、
第１の誘電体膜を形成する工程と、前記第１の誘電体膜の上に、ドーパント元素としてチタン元素を含有するドーパント層を形成する工程と、前記チタン元素を含有するドーパント層の上に、第２の誘電体膜を形成する工程と、熱処理によってドーパント元素を前記第１の誘電体膜中及び前記第２の誘電体膜中に拡散させ、ドーパント元素の含有量を膜厚方向で変化させる工程と、前記ドーパント元素の含有量を膜厚方向で変化させた誘電体膜の上方に、第２の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記７）  前記チタン元素を含有するドーパント層は、１ｎｍから３ｎｍの膜厚に形成することを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）  ドーパント元素を前記第１の誘電体膜中及び前記第２の誘電体膜中に拡散させた後、前記第２の誘電体膜の上にアモルファス誘電体膜を形成する工程を有し、前記アモルファス誘電体膜の上に前記第２の誘電体膜を形成した後、熱処理で前記アモルファス誘電体膜を結晶化させることを特徴とする付記６に記載の半導体装置の製造方法。
（付記９）  前記第１の導電膜の上に、下部ドーパント元素として、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ、Ｒｕ、Ｂｉから選択された少なくとも１種類の元素を有する下部ドーパント層を形成する工程を含み、前記ドーパント元素の含有量を膜厚方向で変化させる工程は、前記下部ドーパント元素を前記第１の誘電体膜中に拡散させることを含むことを特徴とする付記６乃至付記８のいずれか一項に記載の半導体装置の製造方法。
（付記１０）  前記第２の誘電体膜の上に、上部ドーパント元素として、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ、Ｒｕ及びＢｉから選択された少なくとも１種類の元素を有する上部ドーパント層を形成する工程を含み、前記ドーパント元素の含有量を膜厚方向で変化させる工程は、前記上部ドーパント元素を前記第２の誘電体膜中に拡散させることを含むことを特徴とする付記６乃至付記９のいずれか一項に記載の半導体装置の製造方法。
（付記１１）  基板の上方に第１の導電膜を形成する工程と、前記第１の導電膜の上に、ドーパント元素として、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｉｒ、Ｒｕ、Ｂｉから選択された少なくとも１種類の元素を有する下部ドーパント層を形成する工程と、前記下部ドーパント層の上に、誘電体膜を形成する工程と、熱処理によって前記下部ドーパント層のドーパント元素を前記誘電体膜中に拡散させ、ドーパント元素の含有量を膜厚方向で変化させる工程と、前記ドーパント元素の含有量を膜厚方向で変化させた誘電体膜の上方に、第２の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１２）  前記下部ドーパント層は、０．１ｎｍから３ｎｍの膜厚に形成することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）  基板の上方に第１の導電膜を形成する工程と、前記第１の導電膜の上方に、誘電体膜を形成する工程と、前記誘電体膜の上に、ドーパント元素として、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｒｕ、Ｂｉから選択された少なくとも１種類の元素を有する上部ドーパント層を形成する工程と、熱処理によって前記上部ドーパント層のドーパント元素を前記誘電体膜中に拡散させ、ドーパント元素の含有量を膜厚方向で変化させる工程と、前記ドーパント元素の含有量を膜厚方向で変化させた誘電体膜の上方に、第２の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１４）  基板の上方に第１の導電膜を形成する工程と、前記第１の導電膜の上方に、第１の誘電体膜としてアモルファス誘電体膜を形成する工程と、前記第１の誘電体膜を熱処理によって結晶化する工程と、結晶化させた前記第１の誘電体膜の上に、第２の誘電体膜としてアモルファス誘電体膜を形成する工程と、前記第２の誘電体膜の上に、ドーパント元素として、Ｌａ、Ｓｒ、Ｃａ、Ｎｂ、Ｒｕ、Ｂｉから選択された少なくとも１種類の元素を有する上部ドーパント層を形成する工程と、熱処理によって前記第２の誘電体膜を結晶化すると共に、前記上部ドーパント層のドーパント元素を前記誘電体膜中に拡散させ、ドーパント元素の含有量を膜厚方向で変化させる工程と、前記第２の誘電体膜の上方に、第２の導電膜を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１５）  前記上部ドーパント層は、０．１ｎｍから３ｎｍの膜厚に形成することを特徴とする付記１０、付記１３び付記１４に記載の半導体装置の製造方法。
（付記１６）  前記ドーパント元素を含む誘電体膜の総膜厚を３０ｎｍ以上１００ｎｍ以下に形成することを特徴とする付記６乃至付記１５のいずれか一項に記載の半導体装置の製造方法。
【符号の説明】
【０１６９】
１  シリコン基板
２５，１１９  第１導電膜
２６，１２６  第１のドーパント層（下部ドーパント層）
２６Ａ  第３のドーパント層（上部ドーパント層）
２７，１２７  第１の誘電体膜
２８，１２８  第２のドーパント層
２９，１２９  第２の誘電体膜
３３  第２導電膜
３５，１４１  上部電極
３６，１４２  強誘電体膜
４１，１４３  下部電極
４２，４２Ａ，４２Ｂ，４２Ｃ，４２Ｄ，４２Ｅ，４２Ｆ，４２Ｇ，４２Ｇ，４２Ｈ，４２Ｉ，４２Ｊ，４２Ｋ，１４４  キャパシタ
【図１Ａ】
0005655585.tif 000002
【図１Ｂ】
0005655585.tif 000003
【図１Ｃ】
0005655585.tif 000004
【図１Ｄ】
0005655585.tif 000005
【図１Ｅ】
0005655585.tif 000006
【図１Ｆ】
0005655585.tif 000007
【図１Ｇ】
0005655585.tif 000008
【図１Ｈ】
0005655585.tif 000009
【図１Ｉ】
0005655585.tif 000010
【図２】
0005655585.tif 000011
【図３Ａ】
0005655585.tif 000012
【図３Ｂ】
0005655585.tif 000013
【図４】
0005655585.tif 000014
【図５】
0005655585.tif 000015
【図６】
0005655585.tif 000016
【図７】
0005655585.tif 000017
【図８】
0005655585.tif 000018
【図９】
0005655585.tif 000019
【図１０】
0005655585.tif 000020
【図１１】
0005655585.tif 000021
【図１２】
0005655585.tif 000022
【図１３】
0005655585.tif 000023
【図１４】
0005655585.tif 000024
【図１５】
0005655585.tif 000025
【図１６】
0005655585.tif 000026
【図１７】
0005655585.tif 000027
【図１８】
0005655585.tif 000028
【図１９】
0005655585.tif 000029
【図２０】
0005655585.tif 000030
【図２１】
0005655585.tif 000031
【図２２】
0005655585.tif 000032
【図２３】
0005655585.tif 000033
【図２４】
0005655585.tif 000034
【図２５Ａ】
0005655585.tif 000035
【図２５Ｂ】
0005655585.tif 000036
【図２５Ｃ】
0005655585.tif 000037
【図２５Ｄ】
0005655585.tif 000038
【図２５Ｅ】
0005655585.tif 000039
【図２５Ｆ】
0005655585.tif 000040