(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１配線層と、前記第１配線層上に位置する第２配線層とを含む多層配線層と、
前記第１配線層に埋め込まれた第１配線と、
前記第１配線層に埋め込まれたゲート電極と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、
前記第１配線層と前記第２配線層の間に形成され、前記第１配線上に位置する拡散防止膜と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体層に接続するビアと、
を備え、
前記ゲート絶縁膜は、前記拡散防止膜よりも薄く、
前記拡散防止膜及び前記ゲート絶縁膜は同一の絶縁膜であり、
前記拡散防止膜は、前記ゲート絶縁膜となる部分に凹部を有しており、
前記拡散防止膜のうち前記ゲート絶縁膜以外の部分の上に位置する第１ハードマスク膜を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記拡散防止膜は、ＳｉＮ、ＳｉＣＮ、又はＳｉＣにより形成されている半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１ハードマスク膜は、ＳｉＯ２膜又はＳｉＣＯＨ膜である半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成され、第１配線層と、前記第１配線層上に位置する第２配線層とを含む多層配線層と、
前記第１配線層に埋め込まれた第１配線と、
前記第１配線層に埋め込まれたゲート電極と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、
前記第１配線層と前記第２配線層の間に形成され、前記第１配線上に位置する拡散防止膜と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体層に接続するビアと、
を備え、
前記ゲート絶縁膜は、前記拡散防止膜とは異なる材料により形成されている絶縁材料層を有しており、
前記拡散防止膜は前記ゲート電極上にも形成されており、かつ前記ゲート電極上に位置する前記拡散防止膜は、前記第１配線上に位置する前記拡散防止膜よりも薄く、
前記絶縁材料層は、前記ゲート電極上に位置する前記拡散防止膜上に形成されており、
前記ゲート絶縁膜は、前記ゲート電極上に位置する前記拡散防止膜、及び前記絶縁材料層を有している半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記絶縁材料層は、前記拡散防止膜よりも誘電率が高い材料により形成されている半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記絶縁材料層は、ＳｉＮ層、ペロブスカイト構造を有する複合金属酸化物層、またはＳｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉから選ばれた一種類以上の金属の酸化物層を含む半導体装置。
【請求項７】
請求項４〜６のいずれか一項に記載の半導体装置において、
平面視で前記半導体層と前記ゲート絶縁膜の形状は同一である半導体装置。
【請求項８】
請求項４〜７のいずれか一項に記載の半導体装置において、
前記拡散防止膜の上に位置する第１ハードマスク膜を備える半導体装置。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置において、
前記第１配線と前記ゲート電極は同一の材料により形成されている半導体装置。
【請求項１０】
請求項１〜９のいずれか一項に記載の半導体装置において、
前記半導体基板に形成された第１トランジスタを備える半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
平面視において、前記第１トランジスタは、前記半導体層と重なっている半導体装置。
【請求項１２】
請求項１〜１１のいずれか一項に記載の半導体装置において、
前記ゲート絶縁膜、前記ゲート電極、及び前記半導体層は第２トランジスタを形成している半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
内部回路と、
前記多層配線層の最上層の配線層に形成され、前記内部回路に電源電圧を供給する電源パッドと、
を備え、
前記内部回路は、前記第２トランジスタを介して前記電源パッドに接続している半導体装置。
【請求項１４】
請求項１〜１１のいずれか一項に記載の半導体装置において、
前記半導体層は、ソース及びドレインを有しており、
前記ソースは、前記ゲート電極に短絡しており、
前記ソース、前記ドレイン、前記ゲート絶縁膜、及び前記ゲート電極は、ダイオードを形成している半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
内部回路と、
前記多層配線層の最上層の配線層に形成され、前記内部回路に信号を供給するＩ／Ｏパッドと、
前記最上層の配線層に形成され、前記内部回路に接地電位を供給する接地パッドと、
を備え、
前記ダイオードは、前記Ｉ／Ｏパッドと前記接地パッドの間に、前記Ｉ／Ｏパッドから前記接地パッドに向かう方向が順方向となる向きに接続されている半導体装置。
【請求項１６】
請求項１〜１１のいずれか一項に記載の半導体装置において、
前記ゲート電極、前記ゲート絶縁膜、及び前記半導体層は容量素子を形成している半導体装置。
【請求項１７】
請求項１〜１６のいずれか一項に記載の半導体装置において、
前記半導体層は、酸化物半導体層である半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記酸化物半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ、ＳｎＯ、またはＣｕＯである半導体装置。
【請求項１９】
請求項１〜１８のいずれか一項に記載の半導体装置において、
前記半導体層上に形成され、平面形状が前記半導体層と同一である第２ハードマスク膜を備える半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第２ハードマスク膜は、前記拡散防止膜と同一材料であり、かつ前記拡散防止膜と同一の厚さの層を有している半導体装置。
【請求項２１】
半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、第１配線、及びゲート電極を埋め込む工程と、
前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、
前記ゲート電極上に位置する拡散防止膜を薄くする工程と、
前記ゲート電極上の前記拡散防止膜上に、半導体膜を形成する工程と、
前記拡散防止膜上及び前記半導体膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、
を備え、
前記拡散防止膜を薄くする工程と、前記半導体膜を形成する工程の間に、前記ゲート電極上の前記拡散防止膜の上に、前記拡散防止膜とは異なる絶縁材料により形成されている絶縁材料層を形成する工程を備え、
前記半導体膜を形成する工程において、前記半導体膜を、前記絶縁材料層上に形成する半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記絶縁材料層を形成する工程において、前記絶縁材料層を、前記拡散防止膜を介して、前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に形成し、
前記半導体膜を形成する工程において、前記半導体膜を、前記絶縁材料層及び前記拡散防止膜を介して、前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に形成し、
前記半導体膜を形成する工程の後、前記第２層間絶縁膜を形成する工程の前に、
前記半導体膜上にハードマスクパターンを形成する工程と、
前記ハードマスクパターンをマスクとして前記絶縁材料層及び前記半導体膜を選択的に除去することにより、前記第１配線上に位置する前記絶縁材料層及び前記第１配線上に位置する前記半導体膜を除去する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線層中に半導体素子を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタの一つに、化合物半導体の薄膜を用いたものがある。例えば特許文献１，２には、基板上に化合物半導体の薄膜を形成し、この薄膜を用いてトランジスタを形成することが記載されている。
【０００３】
また特許文献３には、配線層中に半導体膜を形成し、この半導体膜及び配線層の配線を用いてトランジスタを形成することが記載されている。このトランジスタでは、半導体膜の下に位置する配線をゲート電極として使用し、かつ、配線層間の拡散防止膜をゲート絶縁膜として使用している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−９６０５５号公報
【特許文献２】特開２００７−１２３８６１号公報
【特許文献３】特開２０１０−１４１２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
トランジスタなどの半導体素子に求められる特性に、オン抵抗を低くすることがある。本発明者は、特許文献３に記載の技術では以下の問題があることを見出した。拡散防止膜には、拡散防止機能を維持するために、一定の厚さが必要になる。このため、単純に拡散防止膜をゲート絶縁膜として使用するのみでは、ゲート絶縁膜の厚さが一定以上になる。この場合、半導体装置のオン抵抗の低減には限界が出てきてしまう。
【課題を解決するための手段】
【０００６】
本発明によれば、第１配線層と、前記第１配線層上に位置する第２配線層とを含む多層配線層と、
前記第１配線層に埋め込まれた第１配線と、
前記第１配線層に埋め込まれたゲート電極と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、
前記第１配線層と前記第２配線層の間に形成され、前記第１配線上に位置する拡散防止膜と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体層に接続するビアと、
を備え、
前記ゲート絶縁膜は、前記拡散防止膜よりも薄い半導体装置が提供される。
【０００７】
この発明によれば、ゲート絶縁膜は、拡散防止膜と同一層に形成されているが、拡散防止膜よりも薄い。従って、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。
【０００８】
本発明によれば、第１配線層と、前記第１配線層上に位置する第２配線層とを含む多層配線層と、
前記第１配線層に埋め込まれた第１配線と、
前記第１配線層に埋め込まれたゲート電極と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート電極上に位置するゲート絶縁膜と、
前記第１配線層と前記第２配線層の間に形成され、前記第１配線上に位置する拡散防止膜と、
前記第１配線層と前記第２配線層の間に形成され、前記ゲート絶縁膜上に位置する半導体層と、
前記第２配線層に埋め込まれ、前記半導体装置に接続するビアと、
を備え、
前記ゲート絶縁膜は、前記拡散防止膜とは異なる材料により形成されている絶縁材料層を有している半導体装置が提供される。
【０００９】
この発明によれば、ゲート絶縁膜は、拡散防止膜と同一層に形成されているが、拡散防止膜とは異なる材料により形成されている。従って、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。
【００１０】
本発明によれば、第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、第１配線、及びゲート電極を埋め込む工程と、
前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、
前記ゲート電極上に位置する拡散防止膜を薄くする工程と、
前記ゲート絶縁膜上の前記拡散防止膜上に、半導体膜を形成する工程と、
前記拡散防止膜上及び前記半導体膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１１】
本発明によれば、第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜に、第１配線、及びゲート電極を埋め込む工程と、
前記第１層間絶縁膜上、前記第１配線上、及び前記ゲート電極上に、拡散防止膜を形成する工程と、
前記ゲート電極上に位置する拡散防止膜を除去する工程と、
前記ゲート絶縁膜上に、前記拡散防止膜とは異なる絶縁材料により形成されている絶縁材料層を形成する工程と、
前記絶縁材料層上に半導体膜を形成する工程と、
前記拡散防止膜上及び前記半導体膜上に、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜に、前記半導体膜に接続するビアを形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１２】
本発明によれば、配線層中の配線をゲート電極として使用し、かつ拡散防止膜と同一層にゲート絶縁膜を有している半導体素子を有する半導体装置において、拡散防止膜の機能を損なうことなく、半導体素子のオン抵抗を低くすることができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１に示したトランジスタ２００の平面図である。
【図３】図１に示した半導体装置の製造方法を示す断面図である。
【図４】図１に示した半導体装置の製造方法を示す断面図である。
【図５】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図６】図５に示した半導体装置の製造方法を示す断面図である。
【図７】図５に示した半導体装置の製造方法を示す断面図である。
【図８】第３の実施形態に係る半導体装置の構成を示す断面図である。
【図９】図８に示した半導体装置の製造方法を示す断面図である。
【図１０】図８に示した半導体装置の製造方法を示す断面図である。
【図１１】第４の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】図１１に示した半導体装置の製造方法を示す断面図である。
【図１３】図１１に示した半導体装置の製造方法を示す断面図である。
【図１４】第５の実施形態に係る半導体装置の構成を示す断面図である。
【図１５】図１４に示した半導体装置の製造方法を示す断面図である。
【図１６】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図１７】図１６に示した半導体装置の製造方法を示す断面図である。
【図１８】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１９】図１８に示した半導体装置の平面図である。
【図２０】第８の実施形態に係る半導体装置の構成を示す断面図である。
【図２１】第９の実施形態に係る半導体装置の構成を示す断面図である。
【図２２】第１０の実施形態に係る半導体装置の構成を示す断面図である。
【図２３】図２２に示した半導体装置の回路図である。
【図２４】図２２及び図２３に示した半導体装置の全体の構成を示す平面図である。
【図２５】図２２の変形例を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１配線層１５０、第２配線層１７０、第１配線１５４、ゲート電極２１０、ゲート絶縁膜２３０、拡散防止膜１６０、半導体膜２２０、及びビア１８４を備えている。第２配線層１７０は、第１配線層１５０上に位置している。第１配線層１５０及び第２配線層１７０は、多層配線層の少なくとも一部を構成している。この多層配線層は、シリコン基板などの半導体基板（本図では図示せず）上に形成されている。この半導体基板には、トランジスタなどの素子が形成されている。これら半導体基板及びトランジスタについては、別の実施形態を用いて後述する。
【００１６】
第１配線層１５０を構成する絶縁膜、及び第２配線層１７０を構成する絶縁膜は、例えば酸化シリコン又は酸化シリコンより誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁層である。低誘電率絶縁層は、例えばＳｉＯＣ膜、ＳｉＯＣＨ膜、もしくはＳｉＬＫ（登録商標）等の炭素含有膜、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、またはこれらの多孔質膜である。
【００１７】
第１配線層１５０は、拡散防止膜１４０上に形成されている。拡散防止膜１４０は、拡散防止膜１６０と同様の材料（詳細は後述）により形成されている。第１配線層１５０を構成する絶縁層の表層には、第１配線１５４及びゲート電極２１０が埋め込まれている。本実施形態において、第１配線１５４及びゲート電極２１０は同一工程で形成されている。このため、第１配線１５４及びゲート電極２１０は、同一の深さを有しており、かつ同一の材料、例えば銅を主成分（９５％以上）とする金属材料により形成されている。
【００１８】
第１配線層１５０と第２配線層１７０の間には、拡散防止膜１６０が形成されている。拡散防止膜１６０は、Ｓｉ、Ｃ、及びＮのうち少なくとも２種の元素を含む絶縁材料により形成されている。例えば拡散防止膜１６０は、ＳｉＮ膜、ＳｉＣＮ膜、又はＳｉＣ膜である。なお、拡散防止膜１６０は、これらの少なくとも２つを積層した積層膜であってもよい。拡散防止膜１６０の厚さは、例えば１０ｎｍ以上１５０ｎｍ以下である。
【００１９】
拡散防止膜１６０と同一層には、ゲート絶縁膜２３０が設けられている。ゲート絶縁膜２３０は、平面視でゲート電極２１０と重なっている。ゲート絶縁膜２３０は、拡散防止膜１６０よりも薄い。本実施形態では、拡散防止膜１６０のうちゲート電極２１０と重なる領域及びその周囲の上面に凹部を形成し、この部分を薄くすることにより、ゲート絶縁膜２３０を形成している。ゲート絶縁膜２３０の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。
【００２０】
ゲート絶縁膜２３０及びその周囲に位置する拡散防止膜１６０上には、半導体膜２２０が形成されている。半導体膜２２０は、厚さが例えば１０ｎｍ以上３００ｎｍ以下である。半導体膜２２０は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、ＺｎＣｕＯ層、ＮｉＯ層、ＳｎＯ層、ＣｕＯなどの酸化物半導体層を有している。半導体膜２２０は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層膜がある。また半導体膜２２０はポリシリコン層又はアモルファスシリコン層であってもよい。
【００２１】
半導体膜２２０には、ソース及びドレインが設けられている。半導体膜２２０が酸化物半導体層である場合、ソース及びドレインは、例えば酸素欠陥を導入することにより形成されるが、不純物を導入することにより形成されても良い。半導体膜２２０がポリシリコン層やアモルファスシリコン層である場合、ソース及びドレインは不純物を導入することにより形成される。ソース及びドレインの幅は、例えば５０ｎｍ以上５００ｎｍ以下である。
【００２２】
半導体膜２２０のうちソース及びドレインに挟まれている領域は、チャネル領域となる。平面視において、このチャネル領域は、ゲート電極２１０及びゲート絶縁膜２３０と重なっている。また、平面視において、拡散防止膜１６０のうちゲート絶縁膜２３０を形成するための凹部が形成されている領域は、半導体膜２２０のうちソース及びドレインとなる領域、及びビア１８４にも重なっている。
【００２３】
また半導体膜２２０の上には、ハードマスク膜２４０（第２ハードマスク膜）が設けられている。ハードマスク膜２４０は、半導体膜２２０をエッチングにより選択的に残す際に用いられる。このため、ハードマスク膜２４０と半導体膜２２０の平面形状は同一である。ハードマスク膜２４０は、半導体膜２２０に対してエッチング選択比が取れる材料であれば良い。ハードマスク膜２４０は、例えば、拡散防止膜１６０と同一材料の層を有している。この層は、例えば、拡散防止膜１６０と同一の厚さを有している。またハードマスク膜２４０は、拡散防止膜１６０と同一材料の層と、この層の上に他の層（例えばＳｉＯ２層又はＳｉＯＣＨ層）をこの順に積層した積層膜であってもよい。この場合、他の層の厚さは、例えば１０ｎｍ以上２００ｎｍ以下である。
【００２４】
第２配線層１７０には、配線１８８及び２つの配線１８６が形成されている。配線１８８は、ビア１８９を介して第１配線１５４に接続しており、２つの配線１８６は、それぞれビア１８４を介して半導体膜２２０のソース／ドレインに接続している。配線１８６及び配線１８８は、互いに同一の工程で形成されている。このため、配線１８６及び配線１８８は、互いに同一の材料、例えば銅を主成分（９５％以上）とする金属材料により形成されている。
【００２５】
本図に示す例において、各配線及びビアは、デュアルダマシン構造を有している。ただし少なくとも一つの層の配線及びビアは、シングルダマシン構造を有していても良い。また各配線及びビアを埋め込むための溝又は孔の側壁には、バリアメタル膜１５６，１８５，１８７，２１２が形成されている。これらバリアメタル膜１５６，１８５，１８７，２１２は、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物などにより形成されている。なお、バリアメタル膜１５６，１８５，１８７，２１２は、これらの材料で構成された単層であってもよいし、２つ以上の層が積層したものであってもよい。積層構造の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、Ｔａ（上層）／ＴａＮ（下 層）の積層構造がある。
【００２６】
なお、各配線の材料と、各バリアメタル膜の材料の組み合わせは、上記した例に限定されない。例えば少なくとも一つの配線層は、Ａｌにより形成されていても良い。
【００２７】
上記した構成において、ゲート電極２１０、ゲート絶縁膜２３０、及び半導体膜２２０は、トランジスタ２００（第２トランジスタ）を構成している。すなわち本実施形態では、多層配線層中に能動素子が形成されている。
【００２８】
図２は、図１に示したトランジスタ２００の平面図である。本図に示す例において、半導体膜２２０のうち一つのトランジスタ２００を形成している領域は、長方形を有している。２つのビア１８４は、半導体膜２２０の２つの短辺の近傍に接続している。
【００２９】
図３及び図４は、図１に示した半導体装置の製造方法を示す断面図である。まず、図３（ａ）に示すように、半導体基板（図示せず）にトランジスタ等を形成し、さらに半導体基板上に下層の配線層（図示せず）を形成する。ついで、この配線層の上に拡散防止膜１４０を形成する。次いで、拡散防止膜１４０上に、第１配線層１５０となる絶縁膜を形成する。次いで、この絶縁膜に、ビアホール及び配線溝を形成する。
【００３０】
次いで、ビアホール及び配線溝の底面及び側壁、ならびに第１配線層１５０となる絶縁膜上に、バリアメタル膜１５６，２１２を形成する。バリアメタル膜１５６，２１２は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに第１配線層１５０となる絶縁膜上に、金属膜を例えばめっき法を用いて形成する。次いで、第１配線層１５０となる絶縁膜上の金属膜及びバリアメタル膜を、例えばＣＭＰ法を用いて除去する。これにより、第１配線層１５０が形成される。第１配線層１５０には、第１配線１５４、ビア１５２、及びゲート電極２１０が含まれている。
【００３１】
次いで、第１配線層１５０上に、拡散防止膜１６０を形成する。拡散防止膜１６０は、例えばＣＶＤ法を用いて形成される。
【００３２】
次いで図３（ｂ）に示すように、拡散防止膜１６０上にレジストパターン５０を形成する。レジストパターン５０は、開口を有している。この開口は、ゲート絶縁膜２３０が形成される領域上に位置している。次いで、レジストパターン５０をマスクとして拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には凹部が形成される。そして、この凹部の底部が、ゲート絶縁膜２３０となる。
【００３３】
その後、図４（ａ）に示すように、レジストパターン５０を除去する。次いで、ゲート絶縁膜２３０上を含む拡散防止膜１６０の全面上に、半導体膜２２２を形成する。半導体膜２２２がＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、ＺｎＣｕＯ、ＮｉＯ、ＳｎＯ、ＣｕＯなどの酸化物半導体層を含んでいる場合、半導体膜２２２は、例えばスパッタリング法により形成される。このとき半導体基板１００は、４００℃以下の温度に加熱される。また半導体膜２２２がポリシリコン層やアモルファスシリコン層である場合、半導体膜２２２は、例えばプラズマＣＶＤ法により形成される。
【００３４】
次いで、半導体膜２２２上にハードマスク膜２４０となる絶縁層を形成する。例えばハードマスク膜２４０が拡散防止膜１６０と同一層を有している場合、この層は、拡散防止膜１６０と同一の方法により形成される。また、ハードマスク膜２４０がさらに酸化シリコン層を有している場合、この酸化シリコン層は、例えばＣＶＤ法を用いて形成される。次いで、この絶縁層上にレジストパターンを形成し、このレジストパターンをマスクとして、絶縁層をエッチングする。これにより、ハードマスク膜２４０が形成される。その後、必要に応じてレジストパターンを除去する。
【００３５】
次いで、図４（ｂ）に示すように、ハードマスク膜２４０をマスクとして、半導体膜２２２をエッチングする。これにより、半導体膜２２０が形成される。半導体膜２２０は、ゲート絶縁膜２３０上、及びゲート絶縁膜２３０の周囲に位置する拡散防止膜１６０上にも形成される。またこの工程において、第１配線１５４上に位置する半導体膜２２２も除去される。
【００３６】
その後、半導体膜２２０にソース及びドレインを形成する。次いで、拡散防止膜１６０上及びハードマスク膜２４０上に、第２配線層１７０となる絶縁膜を形成する。次いで、この絶縁膜に、ビアホール及び配線溝を形成する。第２配線層１７０となる絶縁膜にビアホールを形成する工程において、ハードマスク膜２４０及び拡散防止膜１６０は、エッチングストッパーとしても機能する。特にハードマスク膜２４０が拡散防止膜１６０と同一の材料の膜を同一の厚さで有している場合、ビアの底面に位置するハードマスク膜２４０及び拡散防止膜１６０を貫通させる工程の条件出しを容易に行える。
【００３７】
次いで、半導体膜２２０のうちビアホールの底面に露出している領域には、還元性プラズマ（例：水素プラズマ）による処理、又は窒素含有プラズマ（例：アンモニアプラズマ）による処理が行われる。これにより、半導体膜２２０にソース及びドレインが形成される。
【００３８】
次いで、ビアホール及び配線溝の底面及び側壁、ならびに第２配線層１７０となる絶縁膜上に、バリアメタル膜１８５，１８７を形成する。バリアメタル膜１８５，１８７は、例えばスパッタリング法を用いて形成される。次いで、ビアホール及び配線溝内、ならびに第２配線層１７０となる絶縁膜上に、金属膜を例えばめっき法を用いて形成する。次いで、第１配線層１５０となる絶縁膜上の金属膜及びバリアメタル膜を、例えばＣＭＰ法を用いて除去する。これにより、第２配線層１７０が形成される。第２配線層１７０には、配線１８６，１８８、及びビア１８４，１８９が含まれている。
このようにして、図１に示す半導体装置が形成される。
【００３９】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、トランジスタ２００のゲート絶縁膜２３０は、拡散防止膜１６０よりも薄い。このため、拡散防止膜１６０の拡散防止機能を維持しつつ、トランジスタ２００のオン抵抗を低くすることができる。特に本実施形態では、拡散防止膜１６０を薄くすることにより、ゲート絶縁膜２３０が形成されている。このため、ゲート絶縁膜２３０を形成するための追加工程数が少なくて済む。
【００４０】
（第２の実施形態）
図５は、第２の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に対応している。この半導体装置は、ハードマスク膜１７２（第１ハードマスク膜）を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００４１】
本実施形態において、ハードマスク膜１７２は、第２配線層１７０と拡散防止膜１６０の間に位置している。平面視において、ハードマスク膜１７２は、拡散防止膜１６０のうちゲート絶縁膜２３０以外の部分を覆っている。すなわち、ハードマスク膜１７２は、拡散防止膜１６０に凹部を形成してゲート絶縁膜２３０を形成するときに、ハードマスクとして機能する。ハードマスク膜１７２は、第２配線層１７０を構成する材料と同種の材料、例えばＳｉＯ２膜又はＳｉＯＣＨ膜である。ハードマスク膜１７２の厚さは、例えば１０ｎｍ以上１００ｎｍ以下である。
【００４２】
図６及び図７の各図は、図５に示した半導体装置の製造方法を示す断面図である。まず図６（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０を形成する。これらの形成方法は、第１の実施形態と同様である。次いで、拡散防止膜１６０の上にハードマスク膜１７２となる絶縁膜を、例えばＣＶＤ法を用いて形成する。次いで、この絶縁膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして絶縁膜をエッチングする。これにより、ハードマスク膜１７２が形成される。ハードマスク膜１７２は、開口を有している。この開口は、ゲート絶縁膜２３０が形成される領域上に位置している。
【００４３】
次いで図６（ｂ）に示すように、ハードマスク膜１７２をマスクとして、拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には凹部が形成される。そしてこの凹部の底部が、ゲート絶縁膜２３０になる。
【００４４】
次いで図７に示すように、ゲート絶縁膜２３０上、及びハードマスク膜１７２上に、図４（ａ）に示した半導体膜２２２、及びハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０をマスクとして、半導体膜２２２をエッチングする。これにより、半導体膜２２０が形成される。半導体膜２２０は、ゲート絶縁膜２３０上、及びゲート絶縁膜２３０の周囲に位置するハードマスク膜１７２上にも形成される。
【００４５】
その後の工程は、第１の実施形態と同様である。
【００４６】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、半導体膜２２０を形成するときのマスクとして、ハードマスク膜１７２を用いている。このため、確実に半導体膜２２０を所望の形状にパターニングすることができる。
【００４７】
また、ハードマスク膜１７２は、第２配線層１７０を構成する絶縁膜と同種の材料により形成されている。このため、ハードマスク膜１７２を除去しなくても、ハードマスク膜１７２を第２配線層１７０の一部と見なすことができるため、ハードマスク膜１７２が半導体装置の特性（例えば配線間の寄生容量など）に影響を与えることを抑制できる。
【００４８】
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置の構成を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置は、ゲート絶縁膜２３０の構成を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００４９】
本実施形態において、ゲート絶縁膜２３０は、拡散防止膜１６０とは別の膜として、拡散防止膜１６０とは別の材料により形成されている。すなわちゲート電極２１０上からは拡散防止膜１６０の全層が除去されており、その代わりに、絶縁材料層が、ゲート絶縁膜２３０として形成されている。ゲート絶縁膜２３０を形成する材料は、拡散防止膜１６０を形成する材料よりも、比誘電率が高い。例えばゲート絶縁膜２３０は、ＳｉＮ層、ペロブスカイト構造を有する複合金属酸化物層、またはＳｉ，Ａｌ、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉから選ばれた一種類以上の金属の酸化物層を含んでいる。また、ゲート絶縁膜２３０は、拡散防止膜１６０よりも薄い。ゲート絶縁膜２３０の厚さは、例えば５ｎｍ以上１００ｎｍ以下である。
【００５０】
平面視で、ゲート絶縁膜２３０は半導体膜２２０と同一の形状を有している。すなわちゲート絶縁膜２３０は、半導体膜２２０と同一工程でその平面形状が形成されている。詳細には、拡散防止膜１６０には開口が形成されている。この開口は、ゲート電極２１０の上及びその周囲に位置している。ゲート絶縁膜２３０及び半導体膜２２０は、拡散防止膜１６０に形成された開口内、及びこの開口の周囲に位置する拡散防止膜１６０上に形成されている。そして半導体膜２２０の上には、ハードマスク膜２４０が形成されている。
【００５１】
図９及び図１０の各図は、図８に示した半導体装置の製造方法を示す断面図である。まず図９（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、拡散防止膜１６０、及びレジストパターン５０を形成する。これらの形成方法は、第１の実施形態と同様である。次いで、レジストパターン５０をマスクとして拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には開口が形成される。
【００５２】
その後、図９（ｂ）に示すように、レジストパターン５０を除去する。次いで、ゲート電極２１０上を含む開口部と、拡散防止膜１６０の全面上に、絶縁材料層２３２及び半導体膜２２２を、この順に形成する。次いで、半導体膜２２２上に、ハードマスク膜２４０を形成する。
【００５３】
次いで、図１０に示すように、ハードマスク膜２４０をマスクとして、半導体膜２２２及び絶縁材料層２３２をエッチングする。これにより、半導体膜２２０及びゲート絶縁膜２３０が形成される。
【００５４】
その後の工程は、第１の実施形態と同様である。
【００５５】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２３０を拡散防止膜１６０とは異なる材料により形成しているため、ゲート絶縁膜２３０の誘電率の調整幅が広くなる。
【００５６】
（第４の実施形態）
図１１は、第４の実施形態に係る半導体装置の構成を示す断面図であり、第３の実施形態に係る図８に対応している。この半導体装置は、ハードマスク膜１７２を備えている点を除いて、第３の実施形態に係る半導体装置と同様である。ハードマスク膜１７２は、第２の実施形態で説明したように、拡散防止膜１６０と第２配線層１７０と拡散防止膜１６０の間に位置しており、拡散防止膜１６０にゲート絶縁膜２３０を埋め込むための開口を形成するときに、ハードマスクとして機能する。なお、ゲート絶縁膜２３０、半導体膜２２０、及びハードマスク膜２４０は、ハードマスク膜１７２のうち開口の周囲に位置する部分の上にも形成されている。
【００５７】
図１２及び図１３は、図１１に示した半導体装置の製造方法を示す断面図である。まず、図１２（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０を形成する。これらの形成方法は、第３の実施形態と同様である。次いで、拡散防止膜１６０の上にハードマスク膜１７２となる絶縁膜を、例えばＣＶＤ法を用いて形成する。次いで、この絶縁膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして絶縁膜をエッチングする。これにより、ハードマスク膜１７２が形成される。ハードマスク膜１７２は、開口を有している。
【００５８】
次いで図１２（ｂ）に示すように、ハードマスク膜１７２をマスクとして、拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６０には開口が形成される。この開口は、ゲート電極２１０上に位置している。
【００５９】
次いで図１３に示すように、ゲート電極２１０を含む開口部上、及びハードマスク膜１７２上に、図９（ｂ）に示した絶縁材料層２３２、半導体膜２２２、及びハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０をマスクとして、半導体膜２２２及び絶縁材料層２３２をエッチングする。これにより、半導体膜２２０及びゲート絶縁膜２３０が形成される。
【００６０】
その後の工程は、第３の実施形態と同様である。
【００６１】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２３０及び半導体膜２２０を形成するときのマスクとして、ハードマスク膜１７２を用いている。このため、確実にゲート絶縁膜２３０及び半導体膜２２０を所望の形状にパターニングすることができる。
【００６２】
（第５の実施形態）
図１４は、第５の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ゲート絶縁膜２３０が拡散防止膜１６２と絶縁材料膜２３３の積層構造を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００６３】
拡散防止膜１６２は、拡散防止膜１６０のうちゲート電極２１０上に位置する部分を薄くすることにより、形成されている。また絶縁材料膜２３３は、第３の実施形態におけるゲート絶縁膜２３０と同様の材料により形成されており、その周縁部は、拡散防止膜１６２の周囲に位置する拡散防止膜１６０の上に位置している。また半導体膜２２０及びハードマスク膜２４０は、平面視で絶縁材料膜２３３と同一形状を有している。
【００６４】
図１５は、図１４に示した半導体装置の製造方法を示す断面図である。まず図１５（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０を形成する。拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０の形成方法は、第１の実施形態と同様である。次いで、拡散防止膜１６０上にレジストパターン５０を形成し、レジストパターン５０をマスクとして拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６２が形成される。
【００６５】
次いで図１５（ｂ）に示すように、レジストパターン５０を除去する。拡散防止膜１６２上を含む拡散防止膜１６０の全面上に、絶縁材料層及び半導体膜を、この順に形成する。次いで、半導体膜上に、ハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０をマスクとして、半導体膜及び絶縁材料層をエッチングする。これにより、半導体膜２２０及び絶縁材料膜２３３が形成される。
【００６６】
その後の工程は、第１の実施形態と同様である。
【００６７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２３０を拡散防止膜１６２と絶縁材料膜２３３の積層構造にしているため、ゲート絶縁膜２３０に拡散防止機能を持たせつつ、ゲート絶縁膜２３０の比誘電率の調整幅を広くすることができる。
【００６８】
（第６の実施形態）
図１６は、第６の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ハードマスク膜１７２を備えている点を除いて、第５の実施形態に係る半導体装置と同様の構成である。本実施形態では、絶縁材料膜２３３の周縁部は、ハードマスク膜１７２の上に位置している。
【００６９】
図１７は、図１６に示した半導体装置の製造方法を示す断面図である。本図に示す西方は、レジストパターン５０の代わりにハードマスク膜１７２を用いる点を除いて、第５の実施形態に係る半導体装置の製造方法と同様である。具体的には、まず図１７（ａ）に示すように、拡散防止膜１４０、第１配線層１５０、及び拡散防止膜１６０を形成する。次いで、拡散防止膜１６０上にハードマスク膜１７２を形成し、ハードマスク膜１７２をマスクとして拡散防止膜１６０をエッチングする。これにより、拡散防止膜１６２が形成される。
【００７０】
次いで、ハードマスク膜１７２上及び拡散防止膜１６２上に、絶縁材料層及び半導体膜を、この順に形成する。次いで、半導体膜上に、ハードマスク膜２４０を形成する。次いで、ハードマスク膜２４０をマスクとして、半導体膜及び絶縁材料層をエッチングする。これにより、半導体膜２２０及び絶縁材料膜２３３が形成される。
【００７１】
その後の工程は、第５の実施形態と同様である。
【００７２】
本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、ゲート絶縁膜２３０及び半導体膜２２０を形成するときのマスクとして、ハードマスク膜１７２を用いている。このため、確実にゲート絶縁膜２３０及び半導体膜２２０を所望の形状にパターニングすることができる。
【００７３】
（第７の実施形態）
図１８は、第７の実施形態に係る半導体装置の構成を示す断面図である。図１９は、図１８に示した半導体装置の平面図である。この半導体装置において、トランジスタ２００を構成する各層の積層構造は、第１の実施形態と同様である。ただし、ゲート電極２１０の平面レイアウトは櫛歯形状である。そして半導体膜２２０のうち各ゲート電極２１０に挟まれている部分の上には、ソース配線となる配線１８６（１８６ｂ）と、ドレイン配線となる配線１８６（１８６ａ）が、交互に延伸している。そして一つの配線１８６について、複数のビア１８４が形成されている。これら２つの配線１８６の平面レイアウトも、櫛歯形状である。すなわち、本実施形態に係るトランジスタ２００は、櫛歯型のレイアウトを有している。
【００７４】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、トランジスタ２００が櫛歯型のレイアウトを有しており、実効的なチャネル幅を広く確保できるため、トランジスタ２００のオン電流を大きくすることができる。
【００７５】
なお、本実施形態において、トランジスタ２００を構成する各層の積層構造は、第２〜第６の実施形態のいずれかに示した構造であっても良い。
【００７６】
（第８の実施形態）
図２０は、第８の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ２００の代わりに容量素子２０２を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００７７】
容量素子２０２はＭＩＳ型の容量素子であり、トランジスタ２００におけるソース、チャネル領域、及びドレインそれぞれに接続するビア１８４を、同一の配線１８６に接続した構成を有している。このため、容量素子２０２は、トランジスタ２００と同一の方法により形成することができる。
【００７８】
本実施形態によれば、多層配線層中に、ＭＩＳ型の容量素子２０２を形成することができる。そして、第１の実施形態に示したトランジスタ２００と、本実施形態に係る容量素子２０２を、同一層に、同一工程で形成することができる。
【００７９】
なお、本実施形態において、容量素子２０２を構成する各層の積層構造は、第２〜第６の実施形態のいずれかに示した構造であっても良い。
【００８０】
（第９の実施形態）
図２１は、第９の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、トランジスタ２００の代わりにダイオード２０４を有している点を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００８１】
ダイオード２０４は、第１の実施形態におけるトランジスタ２００のゲート電極２１０と、半導体膜２２０のソースに接続する配線１８２とを、ビア１８３を介して互いに短絡した構成を有している。ビア１８３は、ビア１８１と同一工程で形成されている。すなわちビア１８１，１８３及び配線１８２は、デュアルダマシン構造を有している。
【００８２】
本実施形態によれば、多層配線層中に、ダイオード２０４を形成することができる。そして、第１の実施形態に示したトランジスタ２００及び第８の実施形態に示した容量素子２０２の少なくとも一方と、本実施形態に係るダイオード２０４を、同一層に、同一工程で形成することができる。
【００８３】
なお、本実施形態において、ダイオード２０４を構成する各層の積層構造は、第２〜第６の実施形態のいずれかに示した構造であっても良い。
【００８４】
（第１０の実施形態）
図２２は、第１０の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１０及び多層配線層１００を備えている。
【００８５】
半導体基板１０には、素子分離膜２０及びトランジスタ１２，１４が形成されている。さらに、素子分離膜２０上には、受動素子（例えば抵抗素子）１６が形成されている。受動素子１６は、トランジスタ１２のゲート電極と同一工程で形成されている。
【００８６】
多層配線層１００には、第１〜第７の実施形態に示したトランジスタ２００、第８の実施形態に示した容量素子２０２、及び第９の実施形態に示したダイオード２０４の少なくとも一つが形成されている。本図に示す例では、第４の実施形態（図１１）に示したトランジスタ２００が形成されている。トランジスタ２００の平面形状は、トランジスタ１２，１４の平面形状よりも大きい。なお、図示していないが、この半導体装置は、トランジスタ２００と同一層に、ダイオード２０４を有している。
【００８７】
本図に示す例では、第１配線層１５０は、回路を形成するための配線層であるローカル配線層１０２の最上層に位置しており、第２配線層１７０は、電源配線及び接地配線を引き回すための配線であるグローバル配線層１０４の最下層に位置している。第２配線層１７０の上には、層間絶縁膜１９０を介して配線１９４が形成されている。配線１９４はＡｌ配線であり、ビア１９２を介して第２配線層１７０の配線（例えば配線１８８）に接続している。配線１９４は、下面及び上面に、バリアメタル膜が形成されている。このバリアメタル膜は、Ｔｉを主成分とする金属膜、この金属の窒化膜、又はこれら金属膜及び窒化膜の積層膜である。なお、配線１９４と同一層には、電極パッド（後述する電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０）が形成されている。
【００８８】
なお、ローカル配線層１０２を構成する各配線層は、グローバル配線層１０４を構成する配線層よりも薄い。そしてローカル配線層１０２の各配線も、グローバル配線層１０４の各配線よりも薄い。
【００８９】
トランジスタ１２のドレイン（又はソース）は、ローカル配線層１０２に形成された配線及びビアを介して、第１配線１５４に接続している。トランジスタ１４のドレインは、ローカル配線層１０２に形成された配線及びビアを介して、ゲート電極２１０に接続している。トランジスタ１２，１４は、後述する内部回路３００，３０２を構成している。なお、トランジスタ１４は、平面視においてトランジスタ２００の半導体膜２２０と重なっている。
【００９０】
図２３は、図２２に示した半導体装置の回路図である。本実施形態において、半導体装置は電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０を有している。電源パッド４００は半導体装置に電源電圧（Ｖｄｄ）を供給するためのパッドであり、接地パッド４０２は、半導体装置に接地電位を供給するためのパッドである。Ｉ／Ｏパッド４１０は、半導体装置に対する信号の入出力を行うためのパッドである。
【００９１】
半導体装置には、内部回路３００，３０２が形成されている。内部回路３００及び内部回路３０２は、いずれもトランジスタ２００を介して電源パッド４００に接続している。すなわちトランジスタ２００は、電源回路の一部を構成している。本実施形態では、内部回路３００，３０２は互いに異なる電源電圧が供給されるため、互いに異なるトランジスタ２００を介して、互いに異なる電源パッド４００に接続している。
【００９２】
また内部回路３００，３０２は、Ｉ／Ｏパッド４１０に接続しており、Ｉ／Ｏパッド４１０を介して外部との間で信号の入出力を行う。内部回路３００，３０２は、いずれも接地パッド４０２に接続している。そしてダイオード２０４は、Ｉ／Ｏパッド４１０と接地パッド４０２の間に、Ｉ／Ｏパッド４１０から接地パッド４０２に向かう方向が順方向となる向きに接続されている。すなわち、ダイオード２０４は内部回路３００をＥＳＤ等から保護するための保護素子であり、内部回路３００に対して並列に接続されている。
【００９３】
図２４は、図２２及び図２３に示した半導体装置の全体の構成を示す平面図である。本図に示すように、半導体装置は、矩形を有している。そして各辺に沿って、複数の電源パッドが配置されている。これら電源パッドは、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０のいずれかである。
【００９４】
また、平面視で、内部回路３００、トランジスタ２００、及び容量素子２０２が形成されている領域は、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０で囲まれている領域を内側に含んでいる。すなわち、電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０は、内部回路３００、トランジスタ２００、及び容量素子２０２と重なっている。
【００９５】
図２５は、図２２の変形例を示す図である。この図において、第１配線層１５０及び第２配線層１７０は、いずれもグローバル配線層１０４に形成されている。そして配線１８８及び配線１８６は、Ａｌ配線により形成されている。電源パッド４００、接地パッド４０２、及びＩ／Ｏパッド４１０は、配線１８６，１８８と同一層に形成されている。
【００９６】
本実施形態によれば、トランジスタ２００を用いて内部回路３００，３０２の電源回路を構成し、またダイオード２０４を内部回路３００，３０２の保護素子として使用している。このため、内部回路３００，３０２と、これらの電源回路及び保護素子を、平面視で重ねることができる。従って、半導体装置をさらに小型化することができる。
【００９７】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００９８】
１０ 半導体基板
１２ トランジスタ
１４ トランジスタ
１６ 受動素子
２０ 素子分離膜
５０ レジストパターン
１００ 多層配線層
１０２ ローカル配線層
１０４ グローバル配線層
１４０ 拡散防止膜
１５０ 第１配線層
１５２ ビア
１５４ 第１配線
１５６ バリアメタル膜
１６０ 拡散防止膜
１６２ 拡散防止膜
１７０ 第２配線層
１７２ ハードマスク膜
１８１ ビア
１８２ 配線
１８３ ビア
１８４ ビア
１８５ バリアメタル膜
１８６ 配線
１８６ａ 配線
１８６ｂ 配線
１８７ バリアメタル膜
１８８ 配線
１８９ ビア
１９０ 層間絶縁膜
１９２ ビア
１９４ 配線
２００ トランジスタ
２０２ 容量素子
２０４ ダイオード
２１０ ゲート電極
２１２ バリアメタル膜
２２０ 半導体膜
２２２ 半導体膜
２３０ ゲート絶縁膜
２３２ 絶縁材料層
２３３ 絶縁材料膜
２４０ ハードマスク膜
３００ 内部回路
３０２ 内部回路
４００ 電源パッド
４０２ 接地パッド
４１０ Ｉ／Ｏパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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