(57)【特許請求の範囲】
【請求項１】
シリアル・データ構成の受信データからそれに同期した受信クロックを生成するシリアル・データ通信装置のＤＰＬＬ回路であって、
複数のデータシフト回路を縦続接続した構成で、データシフト回路に入力される受信データをソースクロックによるサンプリングで同期をとったシリアル・データを生成し、初段のデータシフト回路でのシリアル・データはメタステーブル除去用とし、後段のデータシフト回路で同期化した受信データを生成すると共に、
前記縦続接続したデータシフト回路のうち、後段のデータシフト回路の入力側と出力側のシリアル・データを入力して受信データの変化点を検出する排他的論理和回路と、
受信データの変化点から次の変化点までを最大カウント値としてソースクロックをカウントするカウンタと、
前記カウンタのカウント値が予め設定したカウント値に一致したときにソースクロックの１周期期間の一致判定パルスを受信クロックとして出力する一致判定回路を備えたことを特徴とするシリアル・データ通信装置のＤＰＬＬ回路。
【請求項２】
前記データシフト回路、排他的論理和回路、カウンタおよび一致判定回路をＰＬＣ（プログラマブル・ロジック・コントローラ）で設計・構成し、
前記カウンタの最大カウント値および一致判定回路に予め設定するカウント値をシリアル・データ通信装置の通信速度とソースクロックの関係で設計・構成することを特徴とする請求項１に記載のシリアル・データ通信装置のＤＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル・データ構成の受信データからそれに同期した受信クロックを生成するシリアル・データ通信装置のＤＰＬＬ回路に係り、特にＰＬＣ（プログラマブル・ロジック・コントローラ）で設計・構成するシリアル・データ通信装置のＤＰＬＬ回路に関する。
【背景技術】
【０００２】
ＤＰＬＬ（Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の機能は、受信データに同期したＤＰＬＬクロック（受信クロック）を生成することで、受信データの同期化や再生転送を可能にする。
【０００３】
従来のＤＰＬＬ回路の構成は、受信データをソースクロックによってサンプリングし、このサンプリングした受信データに変化点が発生したかどうかを監視し、この変化点の発生がどの領域にあったかを判断することで、生成するＤＰＬＬクロックの補正を行うようにしている。このＤＰＬＬクロックの補正には、受信データのジッタに追従できるよう、受信データのボーレートより十分に高い周波数（通常３２倍又は１６倍）のソースクロックが使用される（例えば、特許文献１または２参照）。
【０００４】
図６は従来のＤＰＬＬ回路を示し、ソースクロックを用いて受信データＲＸＤの変化点ＤＥＴＥＣＴを検出する変化点検出回路１と、ソースクロックＣＬＫをカウントする同期式バイナリカウンタ２と、このカウンタの２進出力Ｑ０〜Ｑ４とソースクロック及び変化点検出信号を入力し、カウント値が所定の値より大きい場合又は小さい場合にクロック位相の遅れ又は進みを示す信号ＤＬＹ、ＦＷＤがセットされ、これによりバイナリカウンタ２のフルカウント数を減少又は増加させて受信データと同期した受信クロックＲＸＣを出力する位相調整回路３で構成される。
【０００５】
受信データのボーレートの３２倍のソースクロック（×３２ＣＬＫ）を使用したＰＬＬ回路の動作例を説明する。変化点検出回路１が受信データの変化点を検出したとき、カウンタ２のカウント値が１〜１５の場合（受信データに対して出力する受信クロックの位相が進んでいることになる）、位相調整回路３はカウンタ２のフルカウント値が３３又は３４に増加するように受信クロック位相の進みを示す信号ＦＷＤをセットして次の受信クロックの位相を遅らせる。逆に、受信データの変化点が検出されたときカウンタ２のカウント値が１６〜３１の場合（受信データに対して出力する受信クロックの位相が遅れていることになる）、位相調整回路３はカウンタ２のフルカウント値が３１又は３０に減小するように受信クロック位相の遅れを示す信号ＤＬＹをセットして次の受信クロックの位相を進める。また、カウント値が０の時は、受信データと受信クロックの位相が最適であるため、位相の補正は行わない。以上のようにして位相ずれのない受信クロックを出力する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０９−２２４０２１号公報
【特許文献２】特開平０９−８３３５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のＤＰＬＬ回路において、受信データをサンプリングしてデータの中心点に受信クロックが正確に位置する補正（微調整）を得るには、受信データを十分に高い周波数のクロックでサンプリングする必要がある。このため、前記のように、ＤＰＬＬ回路のソースクロックには、例えば、受信データのボーレートの１６倍などのものが必要となるため、シリアル・データの通信速度が１００Ｍｂｐｓなどの高速の場合にそれに対応できるＤＰＬＬ回路の実現が難しくなる。特に、ＰＬＣ（プログラマブル・ロジック・コントローラ）で設計・構成するシリアル・データ通信装置ではソースクロック生成回路などの高速回路の設計が難しくなる。
【０００８】
また、従来のＤＰＬＬ回路は、カウンタ２と位相調整回路３を使った受信クロックの補正制御が複雑になってＰＬＣによる回路設計を難しくし、さらには、受信データのジッタをどこまで許容できるかを明確にすることが難しくなる。
【０００９】
本発明の目的は、ＰＬＣで設計・構成するシリアル・データ通信の高速化を容易にし、しかも受信データのジッタ許容範囲を明確にできるシリアル・データ通信装置のＤＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、前記の課題を解決するため、受信データからソースクロックで同期を取った複数段のシリアル・データを生成し、一対のシリアル・データから受信データの変化点を検出し、変化点から次の変化点までをソースクロックをカウントし、カウンタのカウント値が予め設定したカウント値に一致したときに受信クロックとして出力するようにしたもので、以下の構成を特徴とする。
【００１１】
シリアル・データ構成の受信データからそれに同期した受信クロックを生成するシリアル・データ通信装置のＤＰＬＬ回路であって、
複数のデータシフト回路を縦続接続した構成で、データシフト回路に入力される受信データをソースクロックによるサンプリングで同期をとってシリアル・データを生成し、初段のデータシフト回路におけるシリアル・データはメタステーブル除去用とし、後段のデータシフト回路で同期化した受信データを生成すると共に、
前記縦続接続したデータシフト回路のうち、後段のデータシフト回路の入力側と出力側のシリアル・データを入力して受信データの変化点を検出する排他的論理和回路と、
受信データの変化点から次の変化点までを最大カウント値としてソースクロックをカウントするカウンタと、
前記カウンタのカウント値が予め設定したカウント値に一致したときにソースクロックの１周期期間の一致判定パルスを受信クロックとして出力する一致判定回路を備えたことを特徴とする。
【００１２】
（２）前記データシフト回路、排他的論理和回路、カウンタおよび一致判定回路をＰＬＣ（プログラマブル・ロジック・コントローラ）で設計・構成し、
前記カウンタの最大カウント値および一致判定回路に予め設定するカウント値をシリアル・データ通信装置の通信速度とソースクロックの関係で設計・構成することを特徴とする。
【発明の効果】
【００１３】
以上のとおり、本発明によれば、受信データからソースクロックで同期を取った複数段のシリアル・データを生成し、一対のシリアル・データから受信データの変化点を検出し、変化点から次の変化点までをソースクロックをカウントし、カウンタのカウント値が予め設定したカウント値に一致したときに受信クロックとして出力するようにしたため、ＰＬＣで設計・構成するシリアル・データ通信の高速化を容易にし、しかも受信データのジッタ許容範囲を明確にできる。
【００１４】
具体的には、
・受信クロックの同期化にはカウンタの計数動作と論理判定のみになり、ＰＬＣで設計・構成するシリアル・データ通信の高速化が容易になる。
【００１５】
・受信データのボーレートに対して周波数を下げたソースクロックによって受信クロックの同期化が可能となり、シンプルなＤＰＬＬ回路で従来回路以上の性能を実現できる。
【００１６】
・ＤＰＬＬ回路をシンプルにしたことで、ジッタ許容値のワーストケースを明確に数値化することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態を示すＤＰＬＬ回路の構成図。
【図２】図１の各回路の信号波形例。
【図３】受信データＲＸＤに歪みが無い場合の動作タイムチャート。
【図４】受信データＲＸＤが±４０％歪んだ場合の動作タイムチャート。
【図５】ジッタ許容値を２５％に設定した場合の動作タイムチャート。
【図６】従来のＤＰＬＬ回路図。
【発明を実施するための形態】
【００１８】
（１）ＤＰＬＬ回路の構成
図１は、本発明の実施形態を示すＤＰＬＬ回路の構成図である。同図は、トランスミッタ（ＴＭ）から受信する受信データＲＸＤをサンプリングしたシリアル・データＲＸＤ＿Ｓ３、およびシリアル・データＲＸＤ＿Ｓ３と同期した受信クロックＳＰＸＣを生成するＤＰＬＬ回路１０と、このシリアル・データの転送制御を行うハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）２０で構成する。これらのＤＰＬＬ回路１０とＨＤＬＣ−ＩＰ２０は、ＰＬＣ（プログラマブル・ロジック・コントローラ）で設計・構成することができる。
【００１９】
ＤＰＬＬ回路１０は、受信データＲＸＤを入力とする３回路縦続接続のデータシフト回路ＤＳ１〜ＤＳ３によってソースクロックＣＬＫで同期を取ったシリアル・データＲＸＤ＿Ｓ１、ＲＸＤ＿Ｓ２、ＲＸＤ＿Ｓ３を生成し、シリアル・データＲＸＤ＿Ｓ１はメタステーブル除去用とし、シリアル・データＲＸＤ＿Ｓ２とＲＸＤ＿Ｓ３は受信データＲＸＤの変化点ＥＶＥＮＴ＿ＤＥＴの検出用とし、さらにシリアル・データＲＸＤ＿Ｓ３はＤＰＬＬ回路１０の受信データ出力とする。
【００２０】
排他的論理和回路ＥＸ＿ＯＲは、一対のデータシフト回路からのシリアル・データＲＸＤ＿Ｓ２とＲＸＤ＿Ｓ３から受信データの変化点ＥＶＥＮＴ＿ＤＥＴを検出する。
【００２１】
カウンタＤＰＬＣＮＴは、変化点ＥＶＥＮＴ＿ＤＥＴが変化した時点から次の変化点までを最大カウント値ｎとして以下の条件でソースクロックＣＬＫをカウントする。
【００２２】
（ａ）ＣＬＫによりカウンタ値をインクリメント
（ｂ）ＥＶＥＮＴ＿ＤＥＴが検出された場合にカウント値をクリア
（ｃ）ＤＰＬＣＮＴが最大カウント値ｎに達した場合にカウント値をクリア
一致判定回路ＡＮＤは、カウンタＤＰＬＣＮＴのカウント値が予め設定した値ｎ／２に一致したときに、ソースクロックＣＬＫの１周期期間の一致判定パルス出力を得、このパルス出力を受信クロックＳＲＸＣとして出力する。
【００２３】
ＨＤＬＣ−ＩＰ２０は、例えば、２０Ｍｂｐｓのデータ転送速度を有し、シリアル・データＲＸＤ＿Ｓ３をこれと同期したＤＰＬＬクロック（受信クロック）のタイミングで取得し、その受信データの同期化や再生転送をする。なお、ＨＤＬＣ−ＩＰ２０は、必要に応じて、２種類のＣＲＣチェックのサポートや各種符号（ＮＲＺ／ＮＲＺＩ／ＦＭ０／ＦＭ１）にも対応可能とし、各種エラーの割込み要求、および、ＤＭＡインタフェース機能を設ける。
【００２４】
したがって、受信クロックの同期化にはカウンタの計数動作と論理判定のみになり、ＰＬＣで設計・構成するシリアル・データ通信の高速化が容易になる。
【００２５】
（２）受信クロックの生成動作
図２は、図１における各回路の信号波形例を示し、最大カウント値ｎの場合である。受信データＲＸＤに対し、シリアル・データＲＸＤ＿Ｓ１〜ＲＸＤ＿Ｓ３は前段のものから順次１クロックだけシフトして追従し、カウンタＤＰＬＣＮＴのカウント値ｎで、シリアル・データＲＸＤ＿Ｓ２が“Ｈ”レベルに立ち上がった時点からシリアル・データＲＸＤ＿Ｓ３が立ち上がる時点までを受信データＲＸＤの変化点ＥＶＥＮＴ＿ＤＥＴとして検出する。このタイミングを最大カウント値ｎとしてカウントを開始するカウンタＤＰＬＣＮＴの２進出力Ｑ０〜ＱＸが予め設定するカウント値ｎ／２に達したときに、一致判定回路ＡＮＤに一致判定を得、この判定信号として受信クロックＳＲＸＣを得る。
【００２６】
なお、カウンタＤＰＬＣＮＴは、下記の表で示すように、その最大カウント値ｎをシリアル・データ通信装置の通信速度とソースクロックＣＬＫの関係で回路設計者が決定する。
【００２７】
【表１】
0005742456.tif 000002
【００２８】
したがって、受信データのボーレートに対して周波数を下げたソースクロックによって受信クロックの同期化が可能となり、シンプルなＤＰＬＬ回路で従来回路以上の性能を実現できる。
【００２９】
（３）ＤＰＬＬ動作の具体例
図３は、通信速度１０Ｍｂｐｓ，ソースクロック１００ＭＨｚの場合で、受信データＲＸＤに歪みが無い場合の動作タイムチャートを示す。
【００３０】
この場合、最大カウント値ｎ＝１０であるため、受信クロックＳＲＸＣはカウント値ｎ＝５のときに“Ｈ”レベルとなり、カウント値ｎ＝１０またはＥＶＥＮＴ＿ＤＥＴが“Ｈ”レベルの場合にＤＰＬＣＮＴがクリアされる。
【００３１】
（４）受信データのジッタ許容値
図１のＤＰＬＬ回路は、受信データＲＸＤが歪んだ場合についても問題なく受信データＲＸＤ＿Ｓ３と受信クロックＳＲＸＣの抽出が可能である。最大カウント値ｎとすると、許容できるジッタの最大値、最小値は以下の式（１）で求められる。
【００３２】
【数１】
0005742456.tif 000003
【００３３】
例えば、図３の条件（通信速度：１０Ｍｂｐｓ、ＣＬＫ：１００ＭＨｚ、ｎ＝１０）の場合、上記の（１）式より±４０％のジッタが許容される。受信データＲＸＤが±４０％歪んだ場合について動作タイムチャート例を図４に示す。
【００３４】
（５）高速通信の実現
前記のように、図１のＤＰＬＬ回路で実現される通信速度は、ソースクロックとジッタの許容値によって定まる。ソースクロックＣＬＫは回路の最大動作周波数（ｆｍａｘ）によって上限が異なるため、適用するシステムに依存する。
【００３５】
ジッタの許容値もシステムごとに異なるが、一般的には５％、１０％、または２０％が使用され、実用的な上限値としては２０％ジッタが通常使用される。
【００３６】
したがって、一概にどこまでの高速通信が可能かを明示するのは困難であるが、ジッタ許容値を２５％に設定した場合、本方式では、（１）式より最大カウント値ｎ＝４とすることが可能であると言える。この時の動作を図５に示す。
【００３７】
このことから、従来の方式が通常ボーレートの１６倍から３２倍のソースクロックを必要としたのに対し、本実施形態では４倍の高速化が実現可能となる。
【符号の説明】
【００３８】
１０  ＤＰＬＬ回路
２０  ハイレベル・データ・リンク・コントローラ・モジュール（ＨＤＬＣ−ＩＰ）
ＤＳ１〜ＤＳ３  データシフト回路
ＥＸ＿ＯＲ  排他的論理和回路
ＤＰＬＣＮＴ  カウンタ
ＡＮＤ  一致判定回路
【図１】
0005742456.tif 000004
【図２】
0005742456.tif 000005
【図３】
0005742456.tif 000006
【図４】
0005742456.tif 000007
【図５】
0005742456.tif 000008
【図６】
0005742456.tif 000009