(57)【特許請求の範囲】
【請求項１】
一端が第1電源に接続された電流源と、
一端が前記電流源の他端に接続され、互いに差動動作する第1および第2スイッチトランジスタと、
を含む、N（Nは1以上の整数）個の電流スイッチセルと、
前記N個の電流スイッチセルの第1スイッチトランジスタの他端から出力される電流を合成する第1合成ノードと、
前記N個の電流スイッチセルの第2スイッチトランジスタの他端から出力される電流を合成する第2合成ノードと、
一端が前記第1合成ノードに接続され、他端が第2電源に接続された第1出力インピーダンス素子と、
一端が前記第2合成ノードに接続され、他端が前記第2電源に接続された第2出力インピーダンス素子と、
前記第1電源から流れる電流量の変化を抑制するように、前記N個の電流スイッチセルの前記電流源を制御する制御部と、を備え、
前記制御部は、前記第1スイッチトランジスタの他端から出力される電流を検出する第1電流検出器と、前記第2スイッチトランジスタの他端から出力される電流を検出する第2電流検出器と、前記第1および第2電流検出器で検出した電流を総和する加算器とを含み、前記加算器で得られた電流と参照電流との差分に応じて、前記電流源を制御する
DAコンバータ。
【請求項２】
一端が第1電源に接続された電流源と、
一端が前記電流源の他端に接続され、互いに差動動作する第1および第2スイッチトランジスタと、
を含む、N（Nは1以上の整数）個の電流スイッチセルと、
前記N個の電流スイッチセルの第1スイッチトランジスタの他端から出力される電流を合成する第1合成ノードと、
前記N個の電流スイッチセルの第2スイッチトランジスタの他端から出力される電流を合成する第2合成ノードと、
一端が前記第1合成ノードに接続され、他端が第2電源に接続された第1出力インピーダンス素子と、
一端が前記第2合成ノードに接続され、他端が前記第2電源に接続された第2出力インピーダンス素子と、
前記第1電源から流れる電流量の変化を抑制するように、前記N個の電流スイッチセルの前記電流源を制御する制御部と、
前記制御部は、前記電流源から流れる電流の一部を取り出す電流分配回路と、前記電流分配回路で取り出した電流を合成するノードとを含み、前記ノードで得られた電流と、参照電流との差分に応じて、前記電流源を制御する
DAコンバータ。
【請求項３】
一端が第1電源に接続された電流源と、
一端が前記電流源の他端に接続され、互いに差動動作する第1および第2スイッチトランジスタと、
を含む、N（Nは1以上の整数）個の電流スイッチセルと、
前記N個の電流スイッチセルの第1スイッチトランジスタの他端から出力される電流を合成する第1合成ノードと、
前記N個の電流スイッチセルの第2スイッチトランジスタの他端から出力される電流を合成する第2合成ノードと、
一端が前記第1合成ノードに接続され、他端が第2電源に接続された第1出力インピーダンス素子と、
一端が前記第2合成ノードに接続され、他端が前記第2電源に接続された第2出力インピーダンス素子と、
前記第1電源から流れる電流量の変化を抑制するように、前記N個の電流スイッチセルの前記電流源を制御する制御部と、
前記制御部は、前記第1および第2スイッチトランジスタの他端から出力される電流の一部を取り出す電流分配回路と、前記電流分配回路で取り出した電流を合成するノードとを含み、前記ノードで得られた電流と、参照電流との差分に応じて、前記電流源を制御する
DAコンバータ。
【請求項４】
一端が第1電源に接続された電流源と、
一端が前記電流源の他端に接続され、互いに差動動作する第1および第2スイッチトランジスタと、
を含む、N（Nは1以上の整数）個の電流スイッチセルと、
前記N個の電流スイッチセルの第1スイッチトランジスタの他端から出力される電流を合成する第1合成ノードと、
前記N個の電流スイッチセルの第2スイッチトランジスタの他端から出力される電流を合成する第2合成ノードと、
一端が前記第1合成ノードに接続され、他端が第2電源に接続された第1出力インピーダンス素子と、
一端が前記第2合成ノードに接続され、他端が前記第2電源に接続された第2出力インピーダンス素子と、
前記第1電源から流れる電流量の変化を抑制するように、前記N個の電流スイッチセルの前記電流源を制御する制御部と、を備え、
前記制御部は、前記第1出力インピーダンス素子を流れる電流を検出する第1電流検出器と、前記第2出力インピーダンス素子を流れる電流を検出する第2電流検出器と、前記第1および第2電流検出器により検出された電流を合計する加算器とを含み、前記加算器で得られた電流と、参照電流との差分に応じて、前記電流源を制御する
DAコンバータ。
【請求項５】
一端が第1電源に接続された電流源と、
一端が前記電流源の他端に接続され、互いに差動動作する第1および第2スイッチトランジスタと、
を含む、N（Nは1以上の整数）個の電流スイッチセルと、
前記N個の電流スイッチセルの第1スイッチトランジスタの他端から出力される電流を合成する第1合成ノードと、
前記N個の電流スイッチセルの第2スイッチトランジスタの他端から出力される電流を合成する第2合成ノードと、
一端が前記第1合成ノードに接続され、他端が第2電源に接続された第1出力インピーダンス素子と、
一端が前記第2合成ノードに接続され、他端が前記第2電源に接続された第2出力インピーダンス素子と、
前記第1電源から流れる電流量の変化を抑制するように、前記N個の電流スイッチセルの前記電流源を制御する制御部と、を備え、
前記制御部は、前記第1および第2出力インピーダンス素子を流れる電流を合成するノードを含み、前記ノードで得られた電流と、参照電流との差分に応じて、前記電流源を制御する
DAコンバータ。
【請求項６】
一端が第1電源に接続された電流源と、
一端が前記電流源の他端に接続され、互いに差動動作する第1および第2スイッチトランジスタと、
を含む、N（Nは1以上の整数）個の電流スイッチセルと、
前記N個の電流スイッチセルの第1スイッチトランジスタの他端から出力される電流を合成する第1合成ノードと、
前記N個の電流スイッチセルの第2スイッチトランジスタの他端から出力される電流を合成する第2合成ノードと、
一端が前記第1合成ノードに接続され、他端が第2電源に接続された第1出力インピーダンス素子と、
一端が前記第2合成ノードに接続され、他端が前記第2電源に接続された第2出力インピーダンス素子と、
前記第1電源から流れる電流量の変化を抑制するように、前記N個の電流スイッチセルの前記電流源を制御する制御部と、を備え、
前記制御部は、前記第1および第2出力インピーダンス素子を流れる電流の一部を取り出す電流分配回路と、前記電流分配回路で取り出された電流を合成するノードとを含み、前記ノードで得られた電流と、参照電流との差分に応じて、前記電流源を制御する
DAコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、DA（Digital/Analog：ディジタル/アナログ）コンバータに関する。
【背景技術】
【０００２】
ディジタル回路とDACを搭載したチップにおいて、通常、ディジタル部のグランドVSSCと、DACのグランドVSSAは、ボンディングワイヤを介して基板に接続される。このボンディングワイヤはインダクタンス成分を含むため、AC電流が流れるたびに両端にかかる電圧が変動する。たとえば、ディジタル部の動作時にディジタル回路内に流れる電流が、ボンディングワイヤのインダクタンスに流れ、このため、VSSCの電圧が変動する。この電圧変動がチップ内のback-to-backダイオードを介して、DACのグランドVSSAに伝搬される。
【０００３】
従来、カレント・ステアリングDAC では、DACへ伝搬した電圧変動（雑音）がキャンセルされず、出力アナログ信号に雑音成分が含まれてしまう問題があった。
【０００４】
この問題に対する過去の対策例として、次のものが知られている。この方法では、メインパスに加えてダミーパスを設ける。メインパスでグランドの雑音がエミッタフォロワを介して伝搬して、出力信号に雑音が付加される場合に、ダミーパスでも同様にエミッタフォロワを形成して、メインパスと同じ雑音電流を生成する。メインパスとダミーパスのそれぞれの差動の出力電流を、極性を反転させて接続する。すると、メインパスを流れる雑音電流と、ダミーパスを流れる雑音電流が、差動でキャンセルし合う。これにより、雑音が低減される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第2006/0092062号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の過去の対策例では、メインパスとダミーパスのマッチングが非常に重要となる。このため、素子バラツキを小さく抑えなければならない問題がある。メインパスに含まれる寄生容量値Cdpと、ダミーパスに含まれる寄生容量C’dpにミスマッチがある場合、雑音の抑制効果が低減してしまう。
【０００７】
本発明の一側面は、出力信号に含まれる雑音成分を簡易な構成で確実に抑圧することを目的とする。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に従ったカレント・ステアリングDACを示す回路図。
【図２】電源から流れる電流を検出する構成例を示す回路図。
【図３】抵抗素子により電流量を検出する構成例を示す回路図。
【図４】各電流スイッチセル内で電流検出を行う構成例を示す回路図。
【図５】電流検出を2本の電流分配回路によって行う構成例を示す回路図。
【図６】電流検出を1本の電流分配回路によって行う構成例を示す回路図。
【図７】カスコードトランジスタを用いて電流検出を行う構成例を示す回路図。
【図８】出力抵抗に流れる電流を検出する構成例を示す回路図。
【図９】出力抵抗に流れる電流をゲート接地増幅段により増幅する構成を示す回路図。
【図１０】電流検出を電流分配回路によって行う他の構成例を示す回路図。
【図１１】電流スイッチセルの電流源に比例した電流を流すダミー回路を用いた構成例を示す回路図。
【図１２】アナログ・ディジタル混載回路を示す回路図。
【発明を実施するための形態】
【０００９】
本発明の一態様としてのDAコンバータは、N（Nは1以上の整数）個の電流スイッチセルと、第1合成ノードと、第2合成ノードと、第1出力インピーダンス素子と、第2出力インピーダンス素子と、制御部とを備える。
【００１０】
前記N（Nは1以上の整数）個の電流スイッチセルは一端が第1電源に接続され、制御可能な電流を生成する電流源と、一端が前記電流源の他端に接続され、ディジタル信号が入力される制御端子を有し、互いに差動動作する第1および第2スイッチトランジスタとを備える。
【００１１】
前記第1合成ノードは、前記N個の電流スイッチセルの第1スイッチトランジスタの他端から出力される電流を合成する。
【００１２】
前記第2合成ノードは、前記N個の電流スイッチセルの第2スイッチトランジスタの他端から出力される電流を合成する。
【００１３】
前記第1出力インピーダンス素子は、一端が前記第1合成ノードに接続され、他端が第2電源に接続される。
【００１４】
前記第2出力インピーダンス素子は、一端が前記第2合成ノードに接続され、他端が前記第2電源に接続される。
【００１５】
前記制御部は、前記第1電源から流れる電流量の変化を抑制するように、前記N個の電流スイッチセルの前記電流源を制御する。
【００１６】
以下、図面を参照しながら、本実施の形態について詳細に説明する。
【００１７】
（第1の実施形態）
図1に第1の実施形態にかかるカレント・ステアリングDACを示す。図12に、図1のDACを搭載したチップの一例を示す。図1のDACの代わりに、後述する他の実施形態のDACを搭載してもよい。
【００１８】
図12のチップは、DAC2にディジタル信号を入力するディジタル部1を備えたアナログ・ディジタル混載回路である。
【００１９】
ディジタル部1のグランドVSSC、およびDAC2のグランドVSSAは、ボンディングワイヤ3、4を介して、基板に接続される。ディジタル部1のグランド線と、DAC2のグランド線は、back-to-backダイオード7により接続されている。back-to-backダイオードは、逆向きのダイオード素子を並列に接続したものである。back-to-backダイオードは、静電気対策に設けられ、たとえば基板からボンディングワイヤ4を介してDAC2に静電気が入るのを阻止する。
【００２０】
また、ディジタル部1の電源端子VDDC、およびDAC2の電源端子VDDAは、ボンディングワイヤ5、6を介して、同一の電源に接続される。ただし、別個の電源に接続されてもよい。ディジタル部1の電源線と、DAC2の電源線は、back-to-backダイオード8により接続されている。
【００２１】
ディジタル部1は、外部からのディジタル入力に応じて、差動のディジタル信号を生成し、DAC2に与える。DAC2は、1つ以上の電源スイッチセル（図1参照）を備える。ディジタル部1は、電源スイッチセルのそれぞれに含まれる一対の差動トランジスタに、差動のディジタル信号を与える。差動のディジタル信号は相補信号であり、一方の信号が第1電源（VDDA）のとき、他方の信号は第2電源（VSSA）となる。実際には、ディジタル部1からの差動信号は、スイッチ（図示せず）を介して、電源スイッチセル内の一対の差動トランジスタのゲートに接続されている。つまり、入力信号に応じて、第1電源と第2電源が切り換えられる。DAC2は、ディジタル部1から与えられたディジタル信号を、DA変換して、アナログ信号を出力する。
【００２２】
ここで、ボンディングワイヤ3、4はインダクタンス成分を含むため、AC電流が流れるたびに、両端にかかる電圧が変動する。図12の構成の場合、ディジタル部1の動作時に、ディジタル回路内に流れる電流が、ボンディングワイヤ3のインダクタンスに流れるため、VSSCの電圧が変動する。この電圧変動が、雑音として、チップ内のback-to-backダイオード7を介して、DAC2のグランドVSSAに伝搬される。従来は、この雑音成分がDACで除去されず、出力信号に含まれる問題があったのは、上述した通りである。
【００２３】
本実施形態のDAC2は、この雑音を有効に抑圧して、雑音成分を除去もしくは低減してアナログ信号を出力することを特徴とする。以下、図1のDAC2について詳細に説明する。
【００２４】
図1に示すように、電流スイッチセルがN（Nは1以上の整数）個並列に接続されている。N個の電源スイッチセルは、電流源MB1〜MBNと、スイッチトランジスタM1P〜MNP、M1N〜MNNで構成される。
【００２５】
電流源MB1〜MBNは、入力電圧信号によって電流量を制御できる制御端子を有する。電流源MB1〜MBNの一端は、第1電源（VDDA）に接続されている。
【００２６】
スイッチトランジスタM1P〜MNP、M1N〜MNNは、互いのソース端子が、電流源MB1〜MBNの他端に接続されている。
【００２７】
スイッチトランジスタM1P〜MNP、M1N〜MNNのゲート端子には、ディジタル部1からの差動のディジタル信号Di1+〜DiN+、Di1-〜DiN-が入力される。たとえばスイッチトランジスタM1Pに、第1電源（VDDA）の信号が入力されるとき、M1Nには、第2電源（VSSA）の信号が入力される。スイッチトランジスタM1P〜MNP、M1N〜MNNは、それぞれ一対の差動トランジスタとして動作する。
【００２８】
スイッチトランジスタM1P〜MNPのドレイン端子は、第1合成ノードで接続される。第1合成ノードでは、スイッチトランジスタM1P〜MNPのドレイン電流が合成される。なお後述する他の実施形態のように、ドレイン端子は第1合成ノードに他の素子（トランジスタ等）を介して、接続されてもよい。合成電流は、出力インピーダンス素子RoutPに応じた第1信号として、差動出力端子Vo+（第1出力端子）から出力される。出力インピーダンス素子RoutPの一端は、差動出力端子Vo+に接続され、他端がVSSAに接続されている。ここでは、出力インピーダンス素子RoutPとして、抵抗が用いられている。ただし、ローパスフィルタ、またはトランスインピーダンスアンプなど、その他の素子が接続されてもよい。
【００２９】
同様に、スイッチトランジスタM1N〜MNNのドレイン端子は、第2合成ノードで接続される。第2合成ノードでは、スイッチトランジスタM1N〜MNNのドレイン電流が合成される。なお後述する他の実施形態のように、ドレイン端子は第2合成ノードに他の素子（トランジスタ等）を介して、接続されてもよい。合成電流は、出力インピーダンス素子RoutNに応じた第2信号として、差動出力端子Vo-（第2出力端子）から出力される。出力インピーダンス素子RoutNの一端は、差動出力端子Vo-に接続されて、他端がVSSAに接続されている。ここでは、出力インピーダンス素子RoutNとして、抵抗が用いられている。ただし、ローパスフィルタ、またはトランスインピーダンスアンプなど、その他の素子が接続されてもよい。
【００３０】
差動出力端子Vo+、Vo-から出力される第１信号および第2信号が、AD変換結果としてのアナログ出力信号（差動信号）となる。
【００３１】
雑音検出器13および差分器14からなる制御部は、電源（第1電源）VDDAから流れ出す電流の変化を抑制するように、各電流源を制御する。具体的に、第1電源から流れ出す電流が一定値になるように、即ち、基準電流Irefとの差がゼロになるように、電流源MB1〜MBNに負帰還をかける。つまり、雑音検出器13は、電源VDDAから流れ出る電流を表す信号を生成し、差分器14は、雑音検出器13の出力と、基準電流Irefとの差分を計算して、電流源MB1〜MBNの制御端子に入力する。このようにすることで、出力信号に雑音成分が混入するのを抑制できる。
【００３２】
以下、制御部（雑音検出器13、差分器14）によるフィードバックがない場合の回路動作と、制御部によるフィードバックを用いた雑音低減動作について説明する。先に、フィードバックがない場合の動作を説明する。
【００３３】
電流源MB1に流れる電流が、2つのスイッチトランジスタM1P、M1Nによって、差動出力端子Vo+、Vo-のどちらかに分配される。他の電流スイッチセルにおいても同様の動作が行われる。差動出力端子Vo+、Vo-で、各電流スイッチセルからの電流を加算することにより、電流量によるアナログ信号を発生する。その電流量を出力抵抗RoutP、RoutNよって電圧に変換する。これによりDACにディジタル値として入力される信号を、アナログ信号に変換する。
【００３４】
ここでディジタル信号Di1+がVSSA（第2電源）に、ディジタル信号Di1-がVDDA（第1電源）に接続されている場合を仮定する。
【００３５】
back-to-backダイオード7（図12参照）を介して、ディジタル部1からVSSAに雑音が伝搬されると、この雑音は、スイッチトランジスタM1Pのゲートに入力される。
【００３６】
このとき、スイッチトランジスタM1Pと電流源MB1によって、M1Pのゲート入力のソースフォロワが形成され(このときスイッチトランジスタM1NはOFF)、スイッチトランジスタM1Pのゲートに入力された雑音は、ほぼ利得1倍で、スイッチトランジスタM1P、M1Nのソース端子の接続点であるノードX1に出力される。
【００３７】
そのため、ノードX1とVDDAとの電位差が変化し、ノードX1とVDDAとの間の寄生容量Cdb1を介して、雑音電流Ic1が供給される。したがって、Vo+側に流れる電流は、IB1+Ic1となり、雑音電流を含んだ値となる。一方、スイッチトランジスタM1NはOFFであるため、Vo-側に流れる電流は0となる。したがって、雑音電流Ic1は差動でキャンセルされない。ディジタル入力信号Di1+、Di1-は、別の周波数を持った信号となるため、出力信号Vo+、Vo-では、雑音を含んだ信号の周波数と、ディジタル入力信号の周波数がミキシングされた信号が、出力される。すなわち出力信号に雑音成分が含まれてしまう。
【００３８】
ここでは、1番目の電流スイッチセルを例に説明をしたが、他のセルの場合も同様である。
【００３９】
そこで本実施形態では、雑音検出器13と差分器14により、VDDAから流れる全電流、即ち
【数１】
0005743924.tif 000002
の変動を抑制する（つまり一定にする）ように、電流源MB1〜MBNを制御する。
【００４０】
具体的に、上記全電流と、基準電流Irefとの差分をゼロにする、もしくはゼロに近づけるように、各電流源を制御する。基準電流Irefは、たとえば、寄生容量がまったく存在しないとした場合に、電流源MB1〜MBNから流すべき電流の合計に相当する。
【００４１】
このようにすることで、雑音の伝搬に起因して出力電圧端子側に流れる電流が変動することが阻止される。よって、出力電圧端子Vo+、Vo-に現れる雑音の影響を、低減することができる。
【００４２】
従来では、ディジタル部とカレント・ステアリングDACがワンチップ化されると、ディジタル部が動作する際に発する雑音により、DACの出力にスプリアスが発生してしまい、分解能が劣化してしまうが、この手法を用いることにより、分解能の劣化を防ぐことができる。
【００４３】
本実施形態は、フィードバックの原理を用いているため、素子間のマッチングに依存しない。ループ利得が十分に確保できれば、電源雑音の影響を抑圧することが可能である。よって、本実施形態によれば、簡易な構成で、確実に雑音成分を抑制することができる。
【００４４】
（第2の実施形態）
図2は、第2の実施形態にかかるDACを示し、図1に示した制御部（雑音検出器、差分器）を具体化した構成を示す図である。
【００４５】
先に述べたように、トランジスタM1PかM1NのどちらかがVSSAに接続されているため、ソースフォロワの原理で、VSSAのAC成分が、ノードX1に伝わる。VDDAとノードX1の間に生じるAC的な電位差によって、雑音電流Ic1が流れる。
【００４６】
そこで、VDDAから流れだす電流を、雑音検出器21の電流検出器22により検出し、減算器23で参照DC電流Irefを差し引く。これにより、VDDAとVSSAの間に生じる雑音電圧に起因する雑音電流を検出する。この雑音電流で各電流源MB1〜MBNに負帰還をかける。これにより電源VDDAから流れだす電流の総和が
【数２】
0005743924.tif 000003
となるようにフィードバックをかける。このようにVDDAから出力される電流を検出することで、VDDAとVSSAの間に生じる雑音を検出することができ、Vo+、Vo-に現れる雑音の影響を低減することができる。
【００４７】
図2に示される回路の中で、電流検出器22を具体化した構成の回路図を図3に示す。電源VDDAと電流源MB1〜MBNの間に抵抗素子Rsenseを挿入する。比較器32で、抵抗素子の両端にかかる電位差を測定し、これを基に、電源VDDAから流れ出す電流量を測定する。この比較器32によって得られた電流量を、参照電流Irefと比較することで、上記と同様の制御を行う。
【００４８】
（第3の実施形態）
図4に、第3の実施形態にかかるDACを示す。電流検出を各電流スイッチセル内で行う場合の構成を示す。
【００４９】
スイッチトランジスタM1P〜MNP、M1N〜MNNを流れる電流を、それぞれ電流検出器41a〜42a（第1電流検出器）、41b〜42b（第2電流検出器）で測定する。各電流スイッチセルにおいて、差動スイッチトランジスタに流れる電流の和、即ちM1P+M1N、M2P+M2N、…を、加算部41c〜42cで、測定する。それを電流スイッチセル外の加算器44（第1加算器）で加算し、比較器45で、加算器44の出力と、参照電流Irefと比較する。これにより電源VDDAから流れだす電流の総和が
【数３】
0005743924.tif 000004
となるようにフィードバックをかける。これにより、Vo+、Vo-に現れる雑音の影響を低減することができる。図5、図6および図7に、より具体的な構成例を示す。
【００５０】
図5は、電流分配回路により電流検出を行う構成例を示す。
【００５１】
ダミーのトランジスタM15〜MN5、M16〜MN6が、電流分配回路（第1電流分配回路）として、新たに追加されている。
【００５２】
また、電流源51a〜52aを、トランジスタM11〜MN1とM12〜MN2のカスコード構成で構成している。トランジスタM12〜MN2のゲート端子には、出力インピーダンスを高めるためのバイアス電圧Vbias2が共通に印加されている。
【００５３】
トランジスタサイズは、M13:M15:M16:M14 = K:1:1:Kとなるようにアスペクト比が決定されている。Kの値は任意でよい。これにより、トランジスタM15に流れる電流の1/KがトランジスタM13に、トランジスタM16に流れる電流の1/Kが、トランジスタM14に流れる。2番目以降の電流スイッチセルについても同様にして、アスペクト比が決定される。
【００５４】
ノードY1〜YNにおいて、各電流スイッチセルにおける差動の電流量（トランジスタM15〜MN5、M16〜MN6を流れる電流量）の和をそれぞれ計算する。そして、ノードZ（第1ノード）において、ノードY1〜YNにおける電流量を加算する。
【００５５】
電流源MB2とトランジスタMd1でゲート接地増幅段（ゲート接地増幅器）が構成される。ノードZで得られた電流量と、電流源MB1の電流IBd1との差を、このゲート接地増幅器によって増幅して、各電流源のトランジスタM11〜MN1のトランジスタのゲートに入力する。ゲート接地増幅器の出力電圧（電流源MB2とトランジスタのドレイン端子の接続点の電圧）が各電流源のトランジスタM11〜MN1に印加される。雑音が増えると、出力電圧が上昇し、トランジスタM11〜MN1を流れる電流は減少する。
【００５６】
このように増幅を行うことにより、ループ利得を向上させることができ、雑音の抑圧量を高めることができる。これにより、各電流スイッチセルに流れる電流の総和を、電流源MB1とMB2で決定される参照電流に一致させるように制御する。即ち、
【数４】
0005743924.tif 000005
となるように制御をかける。これにより、電源雑音の出力端子Vo+、Vo-に与える影響は低減される。
【００５７】
図6に、電流分配回路で電流検出を行う構成の他の例を示す。
【００５８】
図5に示した構成では、トランジスタM13とM14のどちらかはOFFであるため、トランジスタM15とM16のどちらかもOFFとなる。これに対し、図6に示した構成では、ゲート端子をVSSAに接続したトランジスタM15より電流検出を行っている。そのため、トランジスタひとつで、図5と同等の動作が可能である。このとき、トランジスタサイズはM13:M15:M14 = K:1:Kとなるようにアスペクト比を決定している。Kは任意の値でよい。なお、ここでは1番目のセルについて述べたが、他のセルについても同様である。トランジスタM15〜MN5で取り出した電流を、ノードZで加算する。以降の動作は、図5と同様である。
【００５９】
図7では、電流分配回路をカスコードトランジスタで構成した例を示す。
【００６０】
この回路では、スイッチトランジスタM13、M14のドレイン端子にカスコードトランジスタM15、M16が接続され、それぞれのゲート端子はVSSAに接続されている。また、トランジスタM15、M16と並列に、トランジスタM17、M18が接続され、ゲート端子はVSSAに接続されている。このとき、トランジスタサイズをM15:M17:M18:M16 = K:1:1:Kとなるようにアスペクト比を決定する。ここでは1番目のセルについて説明したが、他のセルも同様の構成を有する。ノードY1〜YNにおいて、各電流スイッチセルにおけるトランジスタM17〜M18、MN7〜MN8を流れる電流量の和をそれぞれ計算する。ノードZ（第2ノード）において、ノードY1〜YNにおける電流量を加算する。以降の動作は、図5と同様である。
【００６１】
（第4の実施形態）
図8に、出力抵抗RoutP、RoutNに流れる電流を検出する構成を示す。
【００６２】
ここでは、出力抵抗RoutP、RoutNに流れる電流を電流ループ84,85（第4電流検出器、第5電流検出器）で検出する。検出した電流の和を、加算器86（第2加算器）で計算する。加算器86で加算された電流を、比較器87で、参照電流Irefと比較し、差分電流を得る。差分電流に応じた信号で、電流源MB1〜MBNに負帰還をかける。これにより、加算電流が、参照電流Irefとなるように制御される。これにより、電源雑音の出力端子Vo+、Vo-に与える影響は低減される。
【００６３】
図9に、出力抵抗RoutP、RoutNのVSSA側の端子に電流源MBd2を接続することで電流雑音を検出する構成を示す。
【００６４】
電流源MBd3とトランジスタM9でゲート接地増幅段が構成されている。出力抵抗RoutP、RoutNに流れる電流の和を、出力抵抗RoutP、RoutNの他端同士の接続点（第3ノード）で取り、当該電流の和と、電流源MBd2から流れる電流IBd2との差分が、ゲート接地増幅段に入力される。ゲート接地増幅段の出力電圧が、電流源MB1〜MBNの制御端子に入力される。これにより、出力抵抗RoutP、RoutNに流れる電流の和が、IBd2-IBd3となるように制御される。よって、電源雑音の出力端子Vo+、Vo-に与える影響は低減される。
【００６５】
図10に、電流分配回路で電流検出を行う構成の回路を示す。図5、図6および図7に示した構成では、電流スイッチセルごとに電流分配回路を設けたが、図10に示した構成では、各電流スイッチセルに共通の電流分配回路を設ける。
【００６６】
各電流スイッチセルに含まれるスイッチトランジスタM13〜M23、M14〜M24のドレイン端子をそれぞれ短絡し、カスコードトランジスタM5、M6のソースに接続する。また、トランジスタM5、M6と並列にトランジスタM7、M8を並列に接続する。これにより、トランジスタM5、M6に流れる電流の一部を、トランジスタM7、M8に流す。トランジスタサイズはM5:M7:M8:M6 = K:1:1:Kにアスペクト比を調整する。Kは、任意の値でよい。トランジスタM7、M8は、出力抵抗RoutP、RoutNを流れる電流の一部を取り出す第3電流分配回路を形成する。
【００６７】
トランジスタM7、M8を流れる電流を、トランジスタM7、M8のドレイン端子の接続点（第4ノード）で合計し、合計した電流を、電流源MBd2とトランジスタM9で構成されるゲート接地増幅段で増幅する。そして、ゲート接地増幅段の出力を、各電流源にフィードバックする。これにより、トランジスタM7、M8を流れる電流の合計が、IBd1-IBd2となるように制御される。これにより、電源雑音の出力端子Vo+、Vo-に与える影響は低減される。
【００６８】
（第5の実施形態）
図11は、第5の実施形態にかかるDACを示す。
【００６９】
各スイッチセル内の電流源は、トランジスタM11〜MN1、M12〜MN2のカスコード構成からなる。
【００７０】
ダミー雑音検出器115の電流源（ダミー電流源）は、トランジスタMd1、Md2のカスコード構成からなる。ダミー電流源にトランジスタ（ダミー電流検出器）Md3のソースが接続される。接続点は、ノードXdに相当する。トランジスタMd3はゲート端子がVSSAに接続され、ノードXdの電流、すなわち、ダミー電流源の電流を検出する。検出した電流と、電流源MBd2の電流IBd2との差分を、増幅器114に与える。
【００７１】
増幅器114は、電流源MB3およびトランジスタMd5で構成されるゲート接地増幅器である。増幅器114は、ダミー雑音検出器115から与えられた電流を増幅して、各電流スイッチセルの電流源およびダミー電流源に、フィードバックする。つまり、ノードXdに流れる電流が、参照電流(MBd2-MBd3)になるように制御をかける。このとき、トランジスタのアスペクト比は、M11:Md1 = K:1、M12:Md2 = K:1、M13(=M14):Md3 = K:1となるように設定する。他の電源スイッチセルについても同様にアスペクト比を設定する。なお、電流スイッチセルごとに、Kの値は異なってもよいし、同じでもよい。この結果、各電源スイッチセル内のノードX1〜XNに流れる電流は、K(IBd2-IBd3)となるように制御される。これにより、電源雑音の出力端子Vo+、Vo-に与える影響を低減できる。
【００７２】
上記各実施形態では、MOSFETの例で説明したが、MOSFETに代えて、多種多様なトランジスタが使用可能である。たとえばバイポーラトランジスタを用いてもよい。この場合、MOSFETのゲート、ソース、ドレインの接続箇所を、それぞれバイポーラトランジスタのベース、エミッタ、コレクタの接続箇所とすればよい。その他のトランジスタでは、MOSFETのゲート、ソース、ドレインの接続箇所を、制御端子、一端、他端の接続箇所とすればよい。
【００７３】
使用するトランジスタの種類に応じて、制御端子は、MOSFETのゲート、バイポーラトランジスタのベースに対応し、一端は、MOSFETのソース、バイポーラトランジスタのエミッタに対応し、他端は、MOSFETのドレイン、バイポーラトランジスタのコレクタに対応する。
【００７４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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