(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に選択的に設けられた複数層からなる絶縁膜と、前記絶縁膜の最上層絶縁膜上より、前記最上層絶縁膜が設けられていない、前記絶縁膜の上から２層目の絶縁膜上に延在して選択的に設けられた半導体層と、前記半導体層の一部の全周囲にゲート絶縁膜を介し、前記上から２層目の絶縁膜直上に選択的に設けられた包囲構造のゲート電極と、前記ゲート電極に自己整合し、前記半導体層に設けられた、直下に空孔を有するドレイン領域（あるいはソース領域）と、前記ゲート電極に自己整合し、残りの前記半導体層に設けられた、ソース領域（あるいはドレイン領域）とからなるＭＩＳ電界効果トランジスタと、前記ソース領域（あるいはドレイン領域）の側面に一部を接し、前記絶縁膜中に設けられたトレンチと、少なくとも前記ソース領域（あるいはドレイン領域）の側面に一部を接し、前記トレンチの側面に設けられた導電膜からなる電荷蓄積電極と、前記電荷蓄積電極の側面及び上部にキャパシタ絶縁膜を介して設けられたセルプレート電極(対向電極)とからなるトレンチ型キャパシタと、を備えてなることを特徴とする半導体記憶装置。
【請求項２】
前記半導体層が歪み構造を有していることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記トレンチ型キャパシタがフィン構造を有し、前記ゲート電極下部にまで延在して設けられていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体記憶装置に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なメモリーセルを構成したＤＲＡＭ(ダイナミックランダムアクセスメモリー)に関する。
【背景技術】
【０００２】
図３０は従来の半導体記憶装置（ＤＲＡＭ）のビット線に沿う方向の模式側断面図で、ｐ型のシリコン基板を使用して形成した慣例的な横型のＮチャネルのＭＩＳ電界効果トランジスタ及びトレンチ型キャパシタからなるメモリーセルの一部を示しており、５１はｐ型のシリコン基板、５２はｐ型不純物ウエル領域、５３は素子分離領域形成用トレンチ及び埋め込み酸化膜、５４はｎ＋型ソース領域、５５はｎ型ソース領域、５６はｎ＋型ドレイン領域、５７はｎ型ドレイン領域、５８はゲート酸化膜（ＳｉＯ２）、５９はゲート電極、６０はサイドウォール、６１はｎ＋型電荷蓄積電極、６２はキャパシタ絶縁膜、６３はセルプレート電極（対向電極）、６４はＰＳＧ膜、６５は導電プラグ、６６はバリアメタル、６７はバリアメタル、６８はＡｌ配線、６９はバリアメタルを示している。
同図においては、ｐ型のシリコン基板５１に選択的に形成されたｐ型不純物ウエル領域５２上にゲート酸化膜５８を介してゲート電極５９が設けられ、ゲート電極５９に自己整合してサイドウォール６０が設けられており、ｐ型のシリコン基板５１にはゲート電極５９に自己整合してｎ型ソース領域５５及びｎ型ドレイン領域５７が、サイドウォール６０に自己整合してｎ＋型ソース領域５４及び共通のｎ＋型ドレイン領域５６が、それぞれ設けられている慣例的な横型のＭＩＳ電界効果トランジスタが形成されている。またこのＭＩＳ電界効果トランジスタのｎ＋型ソース領域５４に接して、ｐ型のシリコン基板５１に選択的に設けられたトレンチ(溝)の側面及び底面にｎ＋型電荷蓄積電極６１が設けられ、トレンチの側壁および底部に設けられたキャパシタ絶縁膜６２を介してトレンチを埋め込んだセルプレート電極６３が設けられているトレンチ型キャパシタが形成されている。慣例的な横型のＭＩＳ電界効果トランジスタ及びトレンチ型キャパシタとによりＤＲＡＭのメモリーセルを構成している。
それぞれの領域を微細化すること、ｎ＋型ソース領域の一部下に深いトレンチ型キャパシタを形成すること及び隣接する２メモリーセルに共通なｎ＋型ドレイン領域を設けること等により、キャパシタ容量の増加及びビット線容量の低減を目指した高集積化を計っているが、半導体基板にＰＮ接合を有するＭＩＳ電界効果トランジスタを形成しているため、接続するメモリーセル数に伴い、大きなＰＮ接合容量がつくので、ビット線容量を低減できないことにより、キャパシタの蓄積電荷量を検出するセンスアンプの検出能力の向上が難しかったこと（センスアンプで感知できる信号量を増加するためには、キャパシタ容量に対するビット線容量比を低く抑えることが必要）、局所的なα線照射により大きな半導体基板に電子正孔対をつくりやすく、発生した電子をキャパシタに取り込むため、蓄積電荷量を変化させることによるα線ソフトエラー耐性が低かったこと、ＰＮ接合リーク及びサブスレッショルドリークを防止しにくいことにより、電荷保持特性が悪いため、データーを再書き込みするリフレッシュ動作を短時間で繰り返さなければならなかったこと、ビット線に大きなＰＮ接合容量がつくため、１本のビット線に接続するメモリーセル数を増加させられないことによる高集積化が難しかったこと等の問題点が顕著になりつつある。
上記問題点の解決手段として、ＳＯＩ構造のＤＲＡＭに関する試みもあるが、安価な半導体基板を使用して、容易なプロセスにより、絶縁膜上に単結晶半導体層を形成し、単結晶半導体層の下面に存在してしまうバックチャネルを完全に制御できるＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できる技術に乏しかったことである。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】応用物理  第６５巻  第１１号  （１９９６）１１０６〜１１１３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、従来例に示されるように、半導体基板にＰＮ接合を有するＭＩＳ電界効果トランジスタ（トランスファーゲート）を形成しているため
（１）接続するメモリーセル数に伴い、大きなＰＮ接合容量がつくので、ビット線容量を低減できないことによるセンスアンプの検出能力の向上が難しかったこと。
（２）局所的なα線照射により、大きな半導体基板に電子正孔対をつくりやすいことによるα線ソフトエラー耐性が低かったこと。
（３）ＰＮ接合リーク及びサブスレッショルドリークを防止しにくいことにより、電荷保持特性が悪いため、データーを再書き込みするリフレッシュ動作を短時間で繰り返さなければならなかったこと。
（４）ビット線に大きなＰＮ接合容量がつくため、１本のビット線に接続するメモリーセル数を増加させられないことによる高集積化が難しかったこと。
及び従来例には示されていないが、
（５）安価な半導体基板を使用して、容易なプロセスにより、絶縁膜上に単結晶半導体層を形成し、単結晶半導体層の下面に存在してしまうバックチャネルを完全に制御できるＳＯＩ構造のＭＩＳ電界効果トランジスタを形成できる技術に乏しかったこと。
（６）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術によるメモリーセルの微細化及びキャパシタ容量の減少防止（キャパシタ絶縁膜の薄膜化及び高誘電率材料の導入）だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に選択的に設けられた複数層からなる絶縁膜と、前記絶縁膜の最上層絶縁膜上より、前記最上層絶縁膜が設けられていない、前記絶縁膜の上から２層目の絶縁膜上に延在して選択的に設けられた半導体層と、前記半導体層の一部の全周囲にゲート絶縁膜を介し、前記上から２層目の絶縁膜直上に選択的に設けられた包囲構造のゲート電極と、前記ゲート電極に自己整合し、前記半導体層に設けられた、直下に空孔を有するドレイン領域（あるいはソース領域）と、前記ゲート電極に自己整合し、残りの前記半導体層に設けられた、ソース領域（あるいはドレイン領域）とからなるＭＩＳ電界効果トランジスタと、前記ソース領域（あるいはドレイン領域）の側面に一部を接し、前記絶縁膜中に設けられたトレンチと、少なくとも前記ソース領域（あるいはドレイン領域）の側面に一部を接し、前記トレンチの側面に設けられた導電膜からなる電荷蓄積電極と、前記電荷蓄積電極の側面及び上部にキャパシタ絶縁膜を介して設けられたセルプレート電極(対向電極)とからなるトレンチ型キャパシタとを備え、前記ＭＩＳ電界効果トランジスタ及び前記トレンチ型キャパシタにより構成した本発明の半導体記憶装置（ＤＲＡＭ）によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層（Ｓｉ）を設け、一部の半導体層の周囲にゲート酸化膜を介して包囲型ゲート電極を有するチャネル領域を設け、残りの半導体層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを有するＤＲＡＭを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）及び空乏層容量の低減によりビット線容量の低減化によるセンスアンプの検出能力の向上、薄膜の完全空乏型の半導体層にソースドレイン領域を形成できることによるα線ソフトエラー耐性の強化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また成長するシリコン酸化膜（ＳｉＯ２）の膜厚により、３段階形成する半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な半導体層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により半導体層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能で、電流リーク（特にバックチャネルリーク）を防止でき、蓄積電荷の消失を低減できることによる保持特性の改善（リフレッシュ動作の緩和）、また４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またＳＯＩ構造の半導体層に形成したドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのドレイン領域と半導体基板間の容量を、空孔を設けることにより低減でき（一般に、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）、さらなるビット線容量の低減によるセンスアンプの検出能力の向上あるいは１本のビット線に接続できるメモリーセルを増加させることによる高集積化が可能である。
またサイドウォール直下の微細なソース領域に自己整合して、絶縁膜中にトレンチを形成でき、トレンチの側面に電荷蓄積電極を形成できるため、蓄積電荷の保持特性の良好なＳＯＩ構造のトレンチ型キャパシタを形成できることによる高性能化が可能である。
またチャネル領域を形成する微細な半導体層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用且つビット線容量低減の空孔を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成することもできるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、ＭＩＳ電界効果トランジスタの高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またトレンチ型キャパシタをフィン構造に形成することも可能で、表面上の占有面積を増やすことなく、キャパシタ容量を増加できるため、センスアンプの検出能力を向上させることによる高性能化あるいは高集積化が可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ包囲型ゲート電極及び空孔を有するＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを得ることができる。
本発明者は当該技術を、３段階横（水平）方向エピタキシャル成長を利用した、絶縁膜上の包囲型ゲート電極及び空孔付きトレンチキャパシタ型ＤＲＡＭ（Ｔｒｅｎｃｈ  Ｃａｐａｓｉｔｏｒ  Ｔｙｐｅ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ａｎｄ  Ｃａｖｉｔｙ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＴＤＲＡＭＳＵＧＣＯＩＮ（ティーディーラムサッグコイン）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体記憶装置における第１の実施例の模式平面図
【図２】本発明の半導体記憶装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体記憶装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体記憶装置における第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）
【図５】本発明の半導体記憶装置における第１の実施例の模式側断面図（ｓ−ｓ矢視断面図）
【図６】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１１】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１３】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１５】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図１７】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１８】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図１９】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２０】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２１】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２２】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２３】本発明の半導体記憶装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２４】本発明の半導体記憶装置における第２の実施例の模式側断面図（ビット線に沿う方向）
【図２５】本発明の半導体記憶装置における第３の実施例の模式側断面図（ビット線に沿う方向）
【図２６】本発明の半導体記憶装置における第４の実施例の模式側断面図（ビット線に沿う方向）
【図２７】本発明の半導体記憶装置における第４の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図２８】本発明の半導体記憶装置における第４の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図２９】本発明の半導体記憶装置における第４の実施例の製造方法の工程断面図（ビット線に沿う方向）
【図３０】従来の半導体記憶装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に選択的にＳｉ層を縦（垂直）方向にエピタキシャル成長させる。
（２）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（第１段階の横（水平）方向エピタキシャル成長）
（３）チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（４）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（第２段階の横（水平）方向エピタキシャル成長）
（５）チャネル形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。
（６）包囲型ゲート電極に自己整合してドレイン領域形成用のＳｉ層及び直下の絶縁膜を除去する開孔部を形成する。
（７）露出した１対のチャネル領域形成用のＳｉ層の側面間に再度ドレイン領域形成用のＳｉ層を成長し、直下部に空孔を形成する。（第３段階の横（水平）方向エピタキシャル成長）
（８）包囲型ゲート電極に自己整合してソースドレイン領域を形成する。
等によりＭＩＳ電界効果トランジスタ（トランスファーゲート）を形成する。
（９）包囲型ゲート電極の側壁に形成されたサイドウォールに自己整合して、サイドウォール直下のＳｉ層に形成した微細なソース領域以外のソース領域が形成されたＳｉ層及び下部の絶縁膜を除去し、絶縁膜中にトレンチを形成する。
（１０）微細なソース領域の側面に接して、トレンチの側面に電荷蓄積電極を形成する。
（１１）電荷蓄積電極の全側面及びトレンチの底面にキャパシタ絶縁膜を成長する。
（１２）キャパシタ絶縁膜を介して電荷蓄積電極に対向するセルプレート電極(対向電極)を形成する。
等の技術を使用して、
シリコン基板上に複数層の絶縁膜（複数層のシリコン酸化膜及びシリコン窒化膜）が選択的に設けられ、最上層絶縁膜（シリコン窒化膜）上より、最上層絶縁膜（シリコン窒化膜）が設けられていない領域上に延在して選択的に半導体層（第１、第２及び第３段階の横（水平）方向エピタキシャルＳｉ層からなる半導体層）が設けられ、第２段階成長のＳｉ層の全周囲にはゲート酸化膜を介して、シリコン酸化膜上に包囲型ゲート電極（ワード線）が設けられ、包囲型ゲート電極の上面部の側壁にはサイドウォールが設けられ、直下に空孔を有する第３段階成長のＳｉ層には、概略ｎ型及びｎ＋型ドレイン領域が設けられ、サイドウォール直下の第１段階成長のＳｉ層には、概略ｎ型及びｎ＋型ソース領域が設けられている構造のＭＩＳ電界効果トランジスタが形成され、ｎ＋型ソース領域の一部に接して、シリコン窒化膜中にトレンチが設けられ、ｎ＋型ソース領域の一部に接して、トレンチの全側面に電荷蓄積電極が設けられ、電荷蓄積電極の全側面にはキャパシタ絶縁膜を介してトレンチを埋め込み、シリコン酸化膜上に延在したセルプレート電極(対向電極)が設けられているトレンチ型キャパシタが形成され、１つのＭＩＳ電界効果トランジスタ及び１つのトレンチ型キャパシタによりＤＲＡＭの１メモリーセルを構成し、ミラー反転した隣接する１メモリーセルとともに２メモリーセルを形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２３は本発明の半導体記憶装置の第１の実施例で、図１はＤＲＡＭのメモリーセルの模式平面図(一点鎖線で囲んだものがメモリーセル１つ分)、図２はビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、図３はワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)、図４はワード線に平行方向で、ビット線の接続部の模式側断面図(ｒ−ｒ矢視断面図)、図５はワード線に平行方向で、キャパシタの模式側断面図(ｓ−ｓ矢視断面図)、 図６〜図２３は製造方法の工程断面図である。
【００１０】
図１〜図５はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は３００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、４は５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）５は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、６は５０ｎｍ程度の素子分離領域のシリコン酸化膜（ＳｉＯ２）、７は空孔、８は１０１７ｃｍ−３程度のｐ型の第１段階の横（水平）方向エピタキシャルＳｉ層、９は１０１７ｃｍ−３程度のｐ型の第２段階の横（水平）方向エピタキシャルＳｉ層、１０は１０１７ｃｍ−３程度のｐ型の第３段階の横（水平）方向エピタキシャルＳｉ層、１１は埋め込みシリコン酸化膜（ＳｉＯ２）（素子分離領域の一部）、１２は１０２０ｃｍ−３程度のｎ＋型ソース領域、１３は５×１０１７ｃｍ−３程度のｎ型ソース領域、１４は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１５は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１６は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１７は長さ３５ｎｍ程度、厚さ１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ、ワード線）、１８は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１９は深さ４５０ｎｍ程度の電荷蓄積電極（ＷＳｉ）、２０は５ｎｍ程度のキャパシタ絶縁膜（Ｔａ２Ｏ５）、２１はセルプレート電極(対向電極、Ｗ)、２２は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２３は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２４は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２５は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２６は導電プラグ（Ｗ）、２７は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２８は１０ｎｍ程度のバリアメタル（ＴａＮ）、２９は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む、ビット線）、３０は２０ｎｍ程度のバリア絶縁膜、ＢＬはビット線、ＷＬはワード線、ＴＣはトレンチ型キャパシタを示している。
【００１１】
図１はマトリックス状に形成されたＤＲＡＭのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル１つ分を示し、一部の太線は、絶縁膜上に形成されたエピタキシャル半導体層、エピタキシャル半導体層に形成されたソースドレイン領域及びトレンチ型キャパシタを明確にするために誇張して示している。
図２〜図５においては、ｐ型のシリコン基板１上にシリコン酸化膜（ＳｉＯ２）２が設けられ、シリコン酸化膜（ＳｉＯ２）２上には、選択的にシリコン窒化膜（Ｓｉ３Ｎ４）３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３上には選択的にシリコン酸化膜（ＳｉＯ２）４が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）４上には選択的にシリコン窒化膜（Ｓｉ３Ｎ４）５が設けられ、シリコン酸化膜（ＳｉＯ２）４の一部上には、空孔７を介してｐ型の第３段階の横（水平）方向エピタキシャルＳｉ層１０が設けられ、Ｓｉ層１０の対向する２側面にそれぞれ１側面を接して１対のｐ型の第２段階の横（水平）方向エピタキシャルＳｉ層９が設けられ、１対のＳｉ層９にはそれぞれ反対側の１側面に接して１対のｐ型の第１段階の横（水平）方向エピタキシャルＳｉ層８が設けられた構造からなる半導体層がシリコン酸化膜（ＳｉＯ２）６により絶縁分離されて設けられている。１対のＳｉ層９の残りの周囲にはゲート酸化膜（ＳｉＯ２）１６を介して包囲型ゲート電極（ＷＳｉ、ワード線）１７が設けられ、包囲型ゲート電極１７の上面部の側壁にはサイドウォール１８が設けられ、Ｓｉ層１０には概略ｎ型及びｎ＋型ドレイン領域（１４、１５）が設けられ、Ｓｉ層８には概略ｎ型及びｎ＋型ソース領域（１２、１３）が設けられているＭＩＳ電界効果トランジスタが形成され、またＭＩＳ電界効果トランジスタのｎ＋型ソース領域１２の一部に接してシリコン酸化膜（ＳｉＯ２）２上に設けられたトレンチの全側面には、電荷蓄積電極（ＷＳｉ）１９が設けられ、電荷蓄積電極（ＷＳｉ）１９の全側面にはキャパシタ絶縁膜（Ｔａ２Ｏ５）を介してトレンチを埋め込み、シリコン酸化膜（ＳｉＯ２）６及びシリコン酸化膜（ＳｉＯ２）１１上に延在したセルプレート電極(対向電極、Ｗ)が設けられているトレンチ型キャパシタが形成されており、１つのＭＩＳ電界効果トランジスタ及び１つのトレンチ型キャパシタによりＤＲＡＭの１メモリーセルが構成され、ミラー反転した隣接する１メモリーセルとともに２メモリーセルが形成されている。２メモリーセルにおいて、ｎ＋型ドレイン領域１５を共通とし、この共通のｎ＋型ドレイン領域１５にはバリアメタル（ＴｉＮ）２５を有する導電プラグ（Ｗ）２６を介してバリアメタル（ＴａＮ）２８を有するＣｕ配線２９からなるビット線が接続されている。また隣り合う包囲型ゲート電極１７どうしは直接接続され、ワード線を形成している。
【００１２】
したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層（Ｓｉ）を設け、一部のＳｉ層の周囲にゲート酸化膜を介して包囲型ゲート電極を有するチャネル領域を設け、残りのＳｉ層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタを有するＤＲＡＭを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）及び空乏層容量の低減によりビット線容量の低減化によるセンスアンプの検出能力の向上、薄膜の完全空乏型の半導体層にソースドレイン領域を形成できることによるα線ソフトエラー耐性の強化、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また成長するシリコン酸化膜（ＳｉＯ２）の膜厚により、３段階形成するＳｉ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好なＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極によりＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能で、電流リーク（特にバックチャネルリーク）を防止でき、蓄積電荷の消失を低減できることによる保持特性の改善（リフレッシュ動作の緩和）、また４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またＳＯＩ構造の半導体層に形成したドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのドレイン領域と半導体基板間の容量を、空孔を設けることにより、低減でき（一般に、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）、さらなるビット線容量の低減によるセンスアンプの検出能力の向上あるいは１本のビット線に接続できるメモリーセルを増加させることによる高集積化が可能である。
またサイドウォール直下の微細なソース領域に自己整合して、絶縁膜中にトレンチを形成でき、トレンチの側面に電荷蓄積電極を形成できるため、蓄積電荷の保持特性の良好なＳＯＩ構造のトレンチ型キャパシタを形成できることによる高性能化が可能である。
またチャネル領域を形成する微細なＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）及び放熱用且つビット線容量低減の空孔を微細に形成することも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ包囲型ゲート電極及び空孔を有するＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを得ることができる。
【００１３】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図２３を参照して説明する。ビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、を用いて説明するが、主要な工程においてはワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)、ワード線に平行方向で、ビット線の接続部の模式側断面図(ｒ−ｒ矢視断面図)及びワード線に平行方向で、キャパシタの模式側断面図(ｓ−ｓ矢視断面図)も適宜追加して説明する。ただし、ここでは本発明の半導体記憶装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１４】
図６（ビット線に沿う方向、ｐ−ｐ矢視断面図)
ｐ型のシリコン基板１を１０００℃程度で熱酸化し、シリコン酸化膜（ＳｉＯ２）２を１００ｎｍ程度成長する。次いで化学気相成長により、３００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を５０ｎｍ程度異方性ドライエッチングし、段差部を形成する。（厳密な段差は必要ない）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）４を５０ｎｍ程度成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３上のシリコン酸化膜（ＳｉＯ２）を除去し、段差部にシリコン酸化膜（ＳｉＯ２）４を平坦に埋め込む。
【００１５】
図７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）５を成長する。次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）６を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）６、シリコン窒化膜（Ｓｉ３Ｎ４）（５、３）及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１６】
図８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３１を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）６の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３１を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）６を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３１の側面にｐ型の横（水平）方向エピタキシャルＳｉ層８（第１段階の横（水平）方向エピタキシャル成長）を成長し、シリコン酸化膜（ＳｉＯ２）６の開孔部を埋め込む。ここで残されたシリコン酸化膜（ＳｉＯ２）６は素子分離領域となる。
【００１８】
図１０（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでｐ型の横（水平）方向エピタキシャルＳｉ層８の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン酸化膜（ＳｉＯ２）６をマスク層として、タングステン膜３２及びｐ型の縦（垂直）方向エピタキシャルＳｉ層３１を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１１を成長する。次いでＳｉ層８の平坦面上のシリコン酸化膜（ＳｉＯ２）１１及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）１１を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
【００１９】
図１１（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１２（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３、ｐ型の横（水平）方向エピタキシャルＳｉ層８、シリコン酸化膜（ＳｉＯ２）６及びシリコン窒化膜（Ｓｉ３Ｎ４）５を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）４の一部を露出する開孔部を形成する。この際シリコン酸化膜（ＳｉＯ２）４がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１２における破線は、紙面の奥のＳｉ層８を示している。）
【００２０】
図１３（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１４（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層８の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層９を成長し、下部に空孔を有するＳｉ層９（第２段階の横（水平）方向エピタキシャル成長）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層９の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１６を成長する。次いでＳｉ層９に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１６の全周囲を含む全面に、開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）１７が形成される。
【００２１】
図１５（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１６（ワード線に平行方向、ｒ−ｒ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３、Ｓｉ層８及びシリコン窒化膜（Ｓｉ３Ｎ４）５を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）４の一部を露出する開孔部を形成する。この際シリコン酸化膜（ＳｉＯ２）４がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１６における破線は、紙面の奥のＳｉ層９を示している。）
【００２２】
図１７（ビット線に沿う方向、ｐ−ｐ矢視断面図) 及び図１８（ワード線に平行方向、ｒ−ｒ矢視断面図)
次いで露出したＳｉ層９の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層１０を成長し、下部に空孔７を有するＳｉ層１０（第３段階の横（水平）方向エピタキシャル成長）を形成する。
【００２３】
図１９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでシリコン窒化膜（Ｓｉ３Ｎ４）３３をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ）１７をマスク層として、ｎ型ソースドレイン領域（１３、１４）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１７の上面部の側壁にのみサイドウォール（ＳｉＯ２）１８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１８及び包囲型ゲート電極（ＷＳｉ）１７をマスク層として、ｎ＋型ソースドレイン領域（１２、１５）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１３、１４）及びｎ＋型ソースドレイン領域（１２、１５）を形成する。
【００２４】
図２０（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３４を選択的に異方性ドライエッチングし、ｎ＋型ドレイン領域１５及び包囲型ゲート電極（ＷＳｉ）１７上にシリコン酸化膜（ＳｉＯ２）３４を残す。次いでレジスト（図示せず）に加え、露出したシリコン酸化膜（ＳｉＯ２）６、サイドウォール（ＳｉＯ２）１８及びシリコン酸化膜（ＳｉＯ２）１１をマスク層として、露出したｎ＋型ソース領域の一部を形成するＳｉ層８及びシリコン窒化膜（Ｓｉ３Ｎ４）（５、３）を選択的に順次異方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）２の一部を露出するトレンチを形成する。この際シリコン酸化膜（ＳｉＯ２）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
【００２５】
図２１（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長法により３０ｎｍ程度のタングステンシリサイド膜１９を成長する。次いで全面異方性ドライエッチングし、トレンチの側面にのみタングステンシリサイド膜１９を残し、一部がｎ＋型ソース領域１２の側面に接する、タングステンシリサイド膜からなる電荷蓄積電極１９を形成する。次いで化学気相成長により、５ｎｍ程度のキャパシタ絶縁膜（Ｔａ２Ｏ５）２０を成長する。次いで化学気相成長により、２００ｎｍ程度のタングステン膜（Ｗ）２１を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）２１、キャパシタ絶縁膜（Ｔａ２Ｏ５）２０及びシリコン酸化膜（ＳｉＯ２）３４を順次異方性ドライエッチングし、トレンチを完全に埋め込んだセルプレート電極(対向電極、Ｗ)２１を形成する。次いでレジスト（図示せず）を除去する。
【００２６】
図２２（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２２を成長する。次いでセルプレート電極(対向電極、Ｗ)２１上のＰＳＧ膜２２を化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２３を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長する。
【００２７】
図２３（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４、ＰＳＧ膜２３及びＰＳＧ膜２２を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２５を成長する。次いで化学気相成長により、タングステン（Ｗ）２６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２５を有する導電プラグ（Ｗ）２６を形成する。
【００２８】
図２（ビット線に沿う方向、ｐ−ｐ矢視断面図)、図３（ワード線に沿う方向、ｑ−ｑ矢視断面図)、図４（ワード線に平行方向、ｒ−ｒ矢視断面図)及び図５（ワード線に平行方向、ｓ−ｓ矢視断面図)
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２８を有するＣｕ配線２９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３０を成長し、本願発明の３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタとにより構成したＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路を完成する。
【実施例２】
【００２９】
図２４はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜３０は図２（ただしビット線に沿う方向の側断面図であるため２７は描かれていない）と同じ物を、３５はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）、３６はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、メタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること及び包囲型ゲート電極の上面はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）が形成されていること以外は図２とほぼ同じ構造の包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域及びゲート電極の抵抗を低減できるため、より高速化が可能である。
【実施例３】
【００３０】
図２５はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜７、１１〜３０は図２（ただしビット線に沿う方向の側断面図であるため２７は描かれていない）と同じ物を、３７はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）、３８はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）、３９はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第３段階成長の半導体層）を示している。
同図においては、Ｓｉ層８及びＳｉ層１０がそれぞれＳｉＧｅ層３７及びＳｉＧｅ層３９に置き換わり、Ｓｉ層９が歪みＳｉ層３８に置き換わって形成されていること以外は図２とほぼ同じ構造の包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。
【実施例４】
【００３１】
図２６はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜３０は図２（ただしビット線に沿う方向の側断面図であるため２７は描かれていない）と同じ物を、４１はシリコン窒化膜（Ｓｉ３Ｎ４）を示している。
同図においては、トレンチ型キャパシタがフィン構造に形成されていること以外は図２とほぼ同じ構造の包囲型ゲート電極及び空孔を有するＮチャネルのＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタからなるＳＯＩ構造のＤＲＡＭのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、表面上の占有面積を増やすことなく、キャパシタ容量を増加できるため、センスアンプの検出能力を向上させることが可能である。
【００３２】
次いで本発明に係る半導体装置における第４の実施例の製造方法について図２６〜図２９を参照して説明する。図６〜図１９の工程をおこなった後、図２７となる。ただし図２７ではシリコン窒化膜（Ｓｉ３Ｎ４）３中に、タングステン膜４０、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びタングステン膜４２の３層構造（フィン構造のトレンチ型キャパシタ形成用）が選択的に形成されている。
【００３３】
図２８（ビット線に沿う方向)
次いで化学気相成長により、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３４を選択的に異方性ドライエッチングし、ｎ＋型ドレイン領域１５及び包囲型ゲート電極（ＷＳｉ）１７上にシリコン酸化膜（ＳｉＯ２）３４を残す。次いでレジスト（図示せず）に加え、露出したシリコン酸化膜（ＳｉＯ２）６、サイドウォール（ＳｉＯ２）１８及びシリコン酸化膜（ＳｉＯ２）１１をマスク層として、露出したｎ＋型ソース領域の一部を形成するＳｉ層８及びシリコン窒化膜（Ｓｉ３Ｎ４）（５、３）、タングステン膜４２、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びタングステン膜４０を選択的に順次異方性ドライエッチングする。連続して残されたタングステン膜４２及びタングステン膜４０を等方性ドライエッチングし、シリコン酸化膜（ＳｉＯ２）２の一部を露出するフィン構造のトレンチ（一部が包囲型ゲート電極１７下に延在するトレンチ）を形成する。次いでレジスト（図示せず）を除去する。
【００３４】
図２９（ビット線に沿う方向)
次いで化学気相成長法により３０ｎｍ程度のタングステンシリサイド膜１９を成長する。次いで全面異方性ドライエッチングし、フィン部の上部、下部及び側面を含むトレンチの側面にタングステンシリサイド膜１９を残し、一部がｎ＋型ソース領域１２の側面に接する、タングステンシリサイド膜からなる電荷蓄積電極１９を形成する。次いで化学気相成長により、５ｎｍ程度のキャパシタ絶縁膜（Ｔａ２Ｏ５）２０を成長する。次いで化学気相成長により、２００ｎｍ程度のタングステン膜（Ｗ）２１を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜（Ｗ）２１、キャパシタ絶縁膜（Ｔａ２Ｏ５）２０及びシリコン酸化膜（ＳｉＯ２）３４を順次異方性ドライエッチングし、フィン構造のトレンチを完全に埋め込んだセルプレート電極(対向電極、Ｗ)２１を形成する。次いでレジスト（図示せず）を除去する。
【００３５】
図２６（ビット線に沿う方向)
次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２２を成長する。次いでセルプレート電極(対向電極、Ｗ)２１上のＰＳＧ膜２２を化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２３を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２４、ＰＳＧ膜２３及びＰＳＧ膜２２を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２５を成長する。次いで化学気相成長により、タングステン（Ｗ）２６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２５を有する導電プラグ（Ｗ）２６を形成する。次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２８を有するＣｕ配線２９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３０を成長し、本願発明の３段階横（水平）方向エピタキシャル成長によるＴＤＲＡＭＳＵＧＣＯＩＮ構造に形成した包囲型ゲート電極及び空孔を有するＮチャネルＭＩＳ電界効果トランジスタ（トランスファーゲート）及びトレンチ型キャパシタとにより構成したＳＯＩ構造のＤＲＡＭのメモリーセルを含む半導体集積回路を完成する。
【００３６】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、電荷蓄積電極、キャパシタ絶縁膜、セルプレート電極(対向電極)、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、ＤＲＡＭのメモリーセルパターン形状に関し、極めて単純な長方形及び、直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。
また上記実施例においては、サイドウォールに自己整合して、半導体層を除去することによりトレンチを形成しているが、これには限定されず、マスク工程を使用することにより、サイドウォールから離れた位置にトレンチを形成してもよい。
また上記実施例においては、２層のフィン構造のトレンチを形成しているが、これには限定されず、さらに多層のフィン構造のトレンチを形成してもよい。
【産業上の利用可能性】
【００３７】
本願発明のＳＯＩ基板に形成したＭＩＳ電界効果トランジスタのチャネル領域は、すべてＳｉ半導体層で形成しているが、化合物半導体層によるＳＯＩ（この場合は、広義のＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒを意味する）構造にＭＩＳ電界効果トランジスタのチャネル領域を形成することも可能である。
また本願発明のトランスファーゲートとしての構造は、ＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
また本発明の半導体記憶装置はＤＲＡＭとしてばかりでなく、システムＬＳＩに搭載される半導体記憶装置として使用することも可能である。
【符号の説明】
【００３８】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン酸化膜（ＳｉＯ２）
３    シリコン窒化膜（Ｓｉ３Ｎ４）
４    シリコン酸化膜（ＳｉＯ２）
５    シリコン窒化膜（Ｓｉ３Ｎ４）
６    素子分離領域のシリコン酸化膜（ＳｉＯ２）
７    空孔
８    ｐ型の横（水平）方向エピタキシャルＳｉ層（第１段階成長の半導体層）
９    ｐ型の横（水平）方向エピタキシャルＳｉ層（第２段階成長の半導体層）
１０  ｐ型の横（水平）方向エピタキシャルＳｉ層（第３段階成長の半導体層）
１１  埋め込みシリコン酸化膜（ＳｉＯ２）
１２  ｎ＋型ソース領域
１３  ｎ型ソース領域
１４  ｎ型ドレイン領域
１５  ｎ＋型ドレイン領域
１６  ゲート酸化膜（ＳｉＯ２）
１７  包囲型ゲート電極（ＷＳｉ）
１８  サイドウォール（ＳｉＯ２）
１９  電荷蓄積電極（ＷＳｉ）
２０  キャパシタ絶縁膜（Ｔａ２Ｏ５）
２１  セルプレート電極(対向電極、Ｗ)
２２  燐珪酸ガラス（ＰＳＧ）膜
２３  燐珪酸ガラス（ＰＳＧ）膜
２４  シリコン窒化膜（Ｓｉ３Ｎ４）
２５  バリアメタル（ＴｉＮ）
２６  導電プラグ（Ｗ）
２７  層間絶縁膜（ＳｉＯＣ）
２８  バリアメタル（ＴａＮ）
２９  Ｃｕ配線（Ｃｕシード層含む）
３０  バリア絶縁膜（Ｓｉ３Ｎ４）
３１  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３２  選択化学気相成長導電膜（Ｗ）
３３  シリコン窒化膜（Ｓｉ３Ｎ４）
３４  シリコン酸化膜（ＳｉＯ２）
３５  サリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）
３６  サリサイド層（ＣｏＳｉ２）
３７  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）
３８  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）
３９  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第３段階成長の半導体層）
４０  タングステン（Ｗ）膜
４１  シリコン窒化膜（Ｓｉ３Ｎ４）
４２  タングステン（Ｗ）膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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