(57)【特許請求の範囲】
【請求項１】
半導体基板上に平行な側壁を有する複数の少なくとも部分的に使い捨ての構造を形成するステップであって、前記複数の少なくとも部分的に使い捨ての構造が前記平行な側壁に垂直な水平方向に一定のピッチを有するステップと、
誘電体材料層を形成し平坦化するステップであって、前記平坦化された誘電体材料層の上面が前記複数の少なくとも部分的に使い捨ての構造の上面と同一平面であるステップと、
前記複数の少なくとも部分的に使い捨ての構造の第１の部分を金属材料で代替することにより金属ゲート導体電極部分を形成するステップと、
前記複数の少なくとも部分的に使い捨ての構造の第２の部分を代替することにより前記金属材料を備える接点バイア構造を形成するステップであって、前記接点バイア構造が、前記半導体基板上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つに導電的に接続されるステップと
を含み、
前記金属ゲート導体電極部分および前記接点バイア構造が、前記複数の少なくとも部分的に使い捨ての構造の少なくとも一部の除去後に形成されたキャビティ内に、前記金属材料を堆積することにより同時に形成される、
半導体構造を形成する方法。
【請求項２】
半導体基板上に平行な側壁を有する複数の少なくとも部分的に使い捨ての構造を形成するステップであって、前記複数の少なくとも部分的に使い捨ての構造が前記平行な側壁に垂直な水平方向に一定のピッチを有するステップと、
誘電体材料層を形成し平坦化するステップであって、前記平坦化された誘電体材料層の上面が前記複数の少なくとも部分的に使い捨ての構造の上面と同一平面であるステップと、
前記複数の少なくとも部分的に使い捨ての構造の第１の部分を金属材料で代替することにより金属ゲート導体電極部分を形成するステップと、
前記複数の少なくとも部分的に使い捨ての構造の第２の部分を代替することにより前記金属材料を備える接点バイア構造を形成するステップであって、前記接点バイア構造が、前記半導体基板上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つに導電的に接続されるステップと
を含み、
前記複数の少なくとも部分的に使い捨ての構造が、前記半導体基板の上面と接触し、前記複数の少なくとも部分的に使い捨ての構造の全体が、前記金属ゲート導体電極部分および前記接点バイア構造の形成前に除去される、
半導体構造を形成する方法。
【請求項３】
前記複数の少なくとも部分的に使い捨ての構造のうちの１つを除去して、キャビティを形成するステップであって、前記半導体基板の上面が前記キャビティ内で露出されるステップと、
前記キャビティ内で誘電体層を形成するステップと、
誘電体層上に仕事関数金属層を形成するステップであって、前記金属ゲート導体電極部分が前記仕事関数金属層上に形成されるステップと
をさらに含む、
請求項２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、ゲート構造に自己整合された局所相互接続構造を含む半導体構造、およびその半導体構造を製造する方法に関する。
【背景技術】
【０００２】
トランジスタの寸法が小さくなるにつれ、正確なオーバレイを有する様々なデバイス要素を形成することが、より重要となっている。特に、正確なオーバレイを有する接点を形成し、短絡または開放が起こる可能性を防ぐことは、非常に重要である。この要件に対処するために、自己整合接点の形成が提案されてきた。従来型の自己整合接点の方式では、ゲート構造および局所相互接続構造用に別個のパターンを画定するために、少なくとも２つの別個のマスクが必要である。したがって、従来型の自己整合の方式では、局所相互接続構造のゲート構造との整合は、本質的にゼロとならないオーバレイのばらつきが生じやすい。
【０００３】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスでは、従来型のＳＲＡＭセルは、Ｌ字型接点構造を使用して、面積を最小化している。しかし、寸法がスケール・ダウンするにつれ、かかる構造を印刷することが、より困難となっている。現在採用されている現況技術の製造プロセスでは、Ｌ字型構造を形成するために、複数回の露光が必要である。その上、Ｌ字型構造という不規則な形状によって、従来型のリソグラフィよりも将来の技術ノードに適している側壁像転写（ＳＩＴ）または指向性自己組織化を使用することが妨げられている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数の平行な導電材料含有構造を備える半導体構造およびスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セル、ならびに半導体構造を形成する方法を提供する。
【課題を解決するための手段】
【０００５】
共通のパターン形成ステップを採用して、ゲート・パターンおよび局所相互接続パターンを画定し、その結果、局所相互接続構造およびゲート構造は、互いに対してオーバレイのばらつきがゼロで形成される。好ましくは、一定の間隔を有する平行線を形成し、次いでカット・マスクおよびリソグラフィ・ステップを使用して平行線の不要な部分を除去するプロセスを用いて、ゲートおよび局所相互接続パターンが画定される。側壁像転写（ＳＩＴ）または指向性自己組織化などの方法は、かかる平行線を形成するのに好適である。局所相互接続構造は、第１の水平方向において、ゲート構造から横方向に離間され、第１の水平方向とは異なる第２の水平方向において、別のゲート構造と接触することができる。さらに、ゲート構造は、ゲート構造に隣接する局所相互接続構造と同一直線上に形成することができる。局所相互接続構造およびゲート構造は、共通のダマシン処理ステップにより形成され、その結果、ゲート構造および局所相互接続構造の上面は、互いに同一平面である。
【０００６】
本開示の態様によれば、平行な側壁を有して半導体基板上に配置され、平行な側壁に垂直な水平方向に一定のピッチを有する、複数の平行な導電材料含有構造を含む半導体構造が提供される。複数の平行な導電材料含有構造のうちの１つは、金属材料を含む金属ゲート導体電極部分を含み、複数の平行な導電材料含有構造のうちの別の構造は、半導体基板上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つに導電的に接続された、金属材料を含む接点バイア構造を含む。
【０００７】
本開示の別の態様によれば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルが提供される。ＳＲＡＭセルは、平行な側壁を有して半導体基板上に配置され、平行な側壁に垂直な水平方向に一定のピッチを有する、複数の平行な導電材料含有構造を含む。複数の平行な導電材料含有構造のうちの１つは、金属材料を含む金属ゲート導体電極部分を含む。複数の平行な導電材料含有構造のうちの別の構造は、半導体基板上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つに導電的に接続された、金属材料を含む接点バイア構造を含む。複数の平行な導電材料含有構造は、一定のピッチで５行に配列される。５行のうちの２行は、４つのアクティブ領域を覆う構造を含む。この構造は、互いに導電的に接続され一体に構築された（すなわち、単一の連続片の）ゲート導体電極および接点バイア構造を含む。
【０００８】
本開示のさらに別の態様によれば、半導体構造を形成する方法が提供される。方法は、半導体基板上に平行な側壁を有する複数の少なくとも部分的に使い捨ての構造を形成するステップであって、複数の少なくとも部分的に使い捨ての構造が平行な側壁に垂直な水平方向に一定のピッチを有するステップと、誘電体材料層を形成し平坦化するステップであって、平坦化された誘電体材料層の上面が複数の少なくとも部分的に使い捨ての構造の上面と同一平面であるステップと、複数の少なくとも部分的に使い捨ての構造の第１の部分を金属材料で置換することにより金属ゲート導体電極部分を形成するステップと、複数の少なくとも部分的に使い捨ての構造の第２の部分を金属材料で置換することにより接点バイア構造を形成するステップであって、接点バイア構造が、半導体基板上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つに導電的に接続されるステップとを含む。
【０００９】
本開示のさらに別の態様によれば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルを含む半導体構造を形成する方法が提供される。方法は、半導体基板上に平行な側壁を有する複数の少なくとも部分的に使い捨ての構造を形成するステップであって、複数の少なくとも部分的に使い捨ての構造が平行な側壁に垂直な水平方向に一定のピッチを有するステップと、誘電体材料層を形成し平坦化するステップであって、平坦化された誘電体材料層の上面が複数の少なくとも部分的に使い捨ての構造の上面と同一平面であるステップと、複数の少なくとも部分的に使い捨ての構造の第１の部分を金属材料で代替することにより金属ゲート導体電極部分を形成するステップと、複数の少なくとも部分的に使い捨ての構造の第２の部分を代替することにより金属材料を含む接点バイア構造を形成するステップとを含む。接点バイア構造は、半導体基板上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つに導電的に接続される。一定のピッチで５行に配列される複数の平行な導電材料含有構造が形成される。５行のうちの２行は、４つのアクティブ領域を覆う構造を含む。この構造は、互いに導電的に接続され一体に構築されたゲート導体電極および接点バイア構造を含む。複数の平行な導電材料含有構造は、ＳＲＡＭセルのゲート電極および局所相互接続構造として機能する。
【００１０】
図１Ａ〜図１６Ｂにおいて、同一の数値接頭辞は、同一の処理ステップに対応する。接尾辞「Ａ」を有する図は、上面図であり、接尾辞「Ｂ」を有する図は、同一の数値接頭辞および接尾辞「Ａ」を有する図内の垂直面Ｘ−Ｘ’に沿った垂直断面図である。
【図面の簡単な説明】
【００１１】
【図１Ａ】本開示の第１の実施形態による、複数の少なくとも部分的に使い捨ての構造の形成後の、第１の例示的な半導体構造を示す図である。
【図１Ｂ】本開示の第１の実施形態による、複数の少なくとも部分的に使い捨ての構造の形成後の、第１の例示的な半導体構造を示す図である。
【図２Ａ】本開示の第１の実施形態による、カット・マスクおよびエッチングを採用する複数の少なくとも部分的に使い捨ての構造のパターン形成後の、第１の例示的な半導体構造を示す図である。
【図２Ｂ】本開示の第１の実施形態による、カット・マスクおよびエッチングを採用する複数の少なくとも部分的に使い捨ての構造のパターン形成後の、第１の例示的な半導体構造を示す図である。
【図３Ａ】本開示の第１の実施形態による、パターン形成されたフォトレジストの除去後の、第１の例示的な半導体構造を示す図である。
【図３Ｂ】本開示の第１の実施形態による、パターン形成されたフォトレジストの除去後の、第１の例示的な半導体構造を示す図である。
【図４Ａ】本開示の第１の実施形態による、ソースおよびドレイン拡張領域の形成後の、第１の例示的な半導体構造を示す図である。
【図４Ｂ】本開示の第１の実施形態による、ソースおよびドレイン拡張領域の形成後の、第１の例示的な半導体構造を示す図である。
【図５Ａ】本開示の第１の実施形態による、コンタクト・レベルの誘電体材料層を形成し平坦化した後の、第１の例示的な半導体構造を示す図である。
【図５Ｂ】本開示の第１の実施形態による、コンタクト・レベルの誘電体材料層を形成し平坦化した後の、第１の例示的な半導体構造を示す図である。
【図６Ａ】本開示の第１の実施形態による、複数の少なくとも部分的に使い捨ての構造のうちの第２のグループを除去し、第１のキャビティを形成した後の、第１の例示的な半導体構造を示す図である。
【図６Ｂ】本開示の第１の実施形態による、複数の少なくとも部分的に使い捨ての構造のうちの第２のグループを除去し、第１のキャビティを形成した後の、第１の例示的な半導体構造を示す図である。
【図７Ａ】本開示の第１の実施形態による、ソースおよびドレイン領域ならびにレイズド・ソース／ドレイン領域の形成後の、第１の例示的な半導体構造を示す図である。
【図７Ｂ】本開示の第１の実施形態による、ソースおよびドレイン領域ならびにレイズド・ソース／ドレイン領域の形成後の、第１の例示的な半導体構造を示す図である。
【図８Ａ】本開示の第１の実施形態による、複数の少なくとも部分的に使い捨ての構造のうちの第１のグループの部分的な除去、ならびにゲート金属半導体合金部分および接点金属半導体合金部分の形成後の、第１の例示的な半導体構造を示す図である。
【図８Ｂ】本開示の第１の実施形態による、複数の少なくとも部分的に使い捨ての構造のうちの第１のグループの部分的な除去、ならびにゲート金属半導体合金部分および接点金属半導体合金部分の形成後の、第１の例示的な半導体構造を示す図である。
【図９Ａ】本開示の第１の実施形態による、複数の平行な導電材料含有構造の形成後の、第１の例示的な半導体構造を示す図である。
【図９Ｂ】本開示の第１の実施形態による、複数の平行な導電材料含有構造の形成後の、第１の例示的な半導体構造を示す図である。
【図１０Ａ】本開示の第２の実施形態による、複数の少なくとも部分的に使い捨ての構造のうちの１つのグループを除去し、キャビティを形成した後の、第２の例示的な半導体構造を示す図である。
【図１０Ｂ】本開示の第２の実施形態による、複数の少なくとも部分的に使い捨ての構造のうちの１つのグループを除去し、キャビティを形成した後の、第２の例示的な半導体構造を示す図である。
【図１１Ａ】本開示の第２の実施形態による、ゲート誘電体層および仕事関数金属層の形成後の、第２の例示的な半導体構造を示す図である。
【図１１Ｂ】本開示の第２の実施形態による、ゲート誘電体層および仕事関数金属層の形成後の、第２の例示的な半導体構造を示す図である。
【図１２Ａ】本開示の第２の実施形態による、複数の少なくとも部分的に使い捨ての構造のうちの別のグループを除去し、追加のキャビティを形成した後の、第２の例示的な半導体構造を示す図である。
【図１２Ｂ】本開示の第２の実施形態による、複数の少なくとも部分的に使い捨ての構造のうちの別のグループを除去し、追加のキャビティを形成した後の、第２の例示的な半導体構造を示す図である。
【図１３Ａ】本開示の第２の実施形態による、ソースおよびドレイン領域の形成後の、第２の例示的な半導体構造を示す図である。
【図１３Ｂ】本開示の第２の実施形態による、ソースおよびドレイン領域の形成後の、第２の例示的な半導体構造を示す図である。
【図１４Ａ】本開示の第２の実施形態による、レイズド・ソース／ドレイン領域の形成後の、第２の例示的な半導体構造を示す図である。
【図１４Ｂ】本開示の第２の実施形態による、レイズド・ソース／ドレイン領域の形成後の、第２の例示的な半導体構造を示す図である。
【図１５Ａ】本開示の第２の実施形態による、接点金属半導体合金部分の形成後の、第２の例示的な半導体構造を示す図である。
【図１５Ｂ】本開示の第２の実施形態による、接点金属半導体合金部分の形成後の、第２の例示的な半導体構造を示す図である。
【図１６Ａ】本開示の第２の実施形態による、複数の平行な導電材料含有構造の形成後の、第２の例示的な半導体構造を示す図である。
【図１６Ｂ】本開示の第２の実施形態による、複数の平行な導電材料含有構造の形成後の、第２の例示的な半導体構造を示す図である。
【図１７】本開示の第３の実施形態による、アクティブ区域およびシャロー・トレンチ・アイソレーション構造のパターン形成後の、第３の例示的な半導体構造の上面図である。
【図１８】本開示の第３の実施形態による、複数の少なくとも部分的に使い捨ての構造の形成後の、第３の例示的な半導体構造の上面図である。
【図１９】本開示の第３の実施形態による、カット・マスクおよびエッチングを採用する複数の少なくとも部分的に使い捨ての構造のパターン形成後の、第３の例示的な半導体構造の上面図である。
【図２０】本開示の第３の実施形態による、図４Ａ〜図９Ｂの処理ステップを採用する複数の平行な導電材料含有構造の形成後の、第３の例示的な半導体構造の上面図である。
【図２１】本開示の第３の実施形態による、図１０Ａ〜図１６Ｂの処理ステップを採用する複数の平行な導電材料含有構造の形成後の、第３の例示的な半導体構造の第１の変形形態の上面図である。
【図２２】本開示の第３の実施形態による、点線が第１のレベルの金属線の位置を示す、図２０の第３の例示的な半導体構造の上面図である。
【図２３】本開示の第３の実施形態による、実線が第１のレベルの金属バイアおよび第２のレベルの金属線の位置を示す、図２０の第３の例示的な半導体構造の上面図である。
【図２４】本開示の第３の実施形態による、点線が第１のレベルの金属線の位置を示し、実線が第１のレベルの金属バイアおよび第２のレベルの金属線の位置を示す、第３の例示的な半導体構造の第２の変形形態の上面図である。
【図２５】本開示の第３の実施形態による、点線が第１のレベルの金属線の位置を示し、実線が第１のレベルの金属バイアおよび第２のレベルの金属線の位置を示す、第３の例示的な半導体構造の第３の変形形態の上面図である。
【図２６】本開示の第３の実施形態による、点線が第１のレベルの金属線の位置を示し、実線が第１のレベルの金属バイアおよび第２のレベルの金属線の位置を示す、第３の例示的な半導体構造の第４の変形形態の上面図である。
【図２７】本開示の第３の実施形態による、点線が第１のレベルの金属線の位置を示し、実線が第１のレベルの金属バイアおよび第２のレベルの金属線の位置を示す、第３の例示的な半導体構造の第５の変形形態の上面図である。
【図２８】複数の平行な導電材料含有構造が一定のピッチで離間される区域内の、下にある構造に対する、第１のレベルの金属線、第１のレベルの金属バイア、および第２のレベルの金属線の垂直位置を示す、例示的な半導体構造の概略垂直断面図である。
【図２９】シャロー・トレンチ・アイソレーション構造が、一定のピッチで離間される複数の平行な導電材料含有構造に隣接して存在する区域内の、下にある構造に対する、第１のレベルの金属線、第１のレベルの金属バイア、および第２のレベルの金属線の垂直位置を示す、例示的な半導体構造の別の概略垂直断面図である。
【発明を実施するための形態】
【００１２】
上記のように、本開示は、ゲート構造に自己整合された局所相互接続構造を含む半導体構造、およびその半導体構造を製造する方法に関し、ここで、添付の図とともに詳細に記載される。本明細書で言及され図面に示される、同様の要素および対応する要素は、同様の参照番号によって参照されることに留意されたい。
【００１３】
図１Ａおよび図２を参照すると、第１の例示的な半導体構造は、半導体層１０および半導体層１０内のシャロー・トレンチ・アイソレーション領域１２を含む半導体基板８を含む。半導体層１０は、シリコン、シリコン含有合金、ゲルマニウム含有合金、ＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＩＶ族半導体などの、半導体材料を含む。好ましくは、半導体層１０の全体が単結晶である。半導体基板８は、バルク基板、絶縁体上半導体（ＳＯＩ）基板、またはバルク部分およびＳＯＩ部分を含むハイブリッド基板であってよい。半導体基板８がＳＯＩ基板またはハイブリッド基板である場合、半導体基板８は、シャロー・トレンチ・アイソレーション領域１２の底面に配置される埋込絶縁体層（図示せず）または埋込絶縁体部分（図示せず）を含み、半導体層１０を、アイソレーション構造２０の上面と底面の間で垂直方向に閉じ込めることができる。
【００１４】
部分的に使い捨ての材料スタックが、半導体基板１０の表面上に形成される。部分的に使い捨ての材料スタックは、底部から上部へ、ゲート誘電体層、ゲート電極層、および誘電体ゲート・キャップ層のスタックを含むことができる。例えば、ゲート誘電体層は、半導体層１０の半導体材料に対し選択的にエッチングすることができる、酸化シリコンまたは別の誘電体材料を含むことができる。ゲート誘電体層の厚さは、１ｎｍから３０ｎｍであってよく、典型的には１ｎｍから５ｎｍであってよいが、より薄い厚さおよびより厚い厚さも採用することができる。ゲート電極層は、ポリシリコンまたはシリコン・ゲルマニウム合金などのシリコン含有半導体合金を含むことができる。あるいは、ゲート電極層は、ＴｉＮ、ＴａＮ、Ｗまたはこれらの材料の組合せなどの金属層、および金属層をオーバレイする任意選択のポリシリコンまたはシリコン含有半導体を含むことができる。ゲート電極層の厚さは、２０ｎｍから２００ｎｍであってよく、典型的には２０ｎｍから１００ｎｍであってよいが、より薄い厚さおよびより厚い厚さも採用することができる。誘電体ゲート・キャップ層は、窒化シリコン、酸化シリコン、酸窒化シリコン、またはこれらの組合せなどの誘電体材料を含むことができる。誘電体ゲート・キャップ層の厚さは、１０ｎｍから３００ｎｍであってよく、典型的には３０ｎｍから１５０ｎｍであってよいが、より薄い厚さおよびより厚い厚さも採用することができる。
【００１５】
部分的に使い捨ての材料スタックをパターン形成して、複数の少なくとも部分的に使い捨ての構造を形成する。少なくとも部分的に使い捨ての構造のそれぞれは、底部から上部へ、ゲート誘電体層の残りの部分、ゲート電極層の残りの部分、および誘電体ゲート・キャップ層の残りの部分のスタックを含む。
【００１６】
複数の少なくとも部分的に使い捨ての構造は、３つのグループに分類することができる。第１のグループは、後で、少なくとも部分的に置換材料で置換され、ゲート電極を形成する、少なくとも部分的に使い捨ての構造を含む。第２のグループは、後で、少なくとも部分的に置換材料で置換され、接点バイア構造を形成する、少なくとも部分的に使い捨ての構造を含む。第３のグループは、ゲート電極の形成にも、接点バイア構造の形成にも採用されない、少なくとも部分的に使い捨ての構造を含む。したがって、複数の少なくとも部分的に使い捨ての構造は、ゲート電極および接点バイア構造の形成に採用されるパターンを含む。図１Ａおよび図１Ｂに示された少なくとも部分的に使い捨ての構造のそれぞれは、任意の他の少なくとも部分的に使い捨ての構造に隣接しない、別個の構造として示されているが、いくつかの実施形態において、同一の連続する少なくとも部分的に使い捨ての構造の様々な部分を、ゲート電極および接点バイア構造を形成するために、採用することができる。かかる実施形態では、単一の少なくとも部分的に使い捨ての構造の第１の部分が第１のグループに属することができ、同じ単一の少なくとも１つの部分的に使い捨ての構造の第２の部分が第２のグループに属することができる。
【００１７】
第１のグループにおける各々の少なくとも部分的に使い捨ての構造は、ゲート誘電体５０Ａ、ゲート電極部分５２Ａ、および誘電体ゲート・キャップ５４Ａの垂直スタックを含む。第２のグループにおける各々の少なくとも部分的に使い捨ての構造は、使い捨ての誘電体部分５０Ｂ、使い捨ての電極部分５２Ｂ、および使い捨ての誘電体キャップ部分５４Ｂの垂直スタックを含む。第３のグループにおける各々の少なくとも１つの部分的に使い捨ての構造は、ダミーの誘電体部分５０Ｃ、ダミーの電極部分５２Ｃ、およびダミーの誘電体キャップ部分５４Ｃの垂直スタックを含む。
【００１８】
複数の少なくとも部分的に使い捨ての構造は、図１Ａを含む平面内（すなわち、図１Ａを示す紙面または電子ディスプレイ・スクリーンの平面内）の垂直方向、かつ図１Ｂを含む平面に垂直な水平方向にある平行な側壁を有する。複数の少なくとも部分的に使い捨ての構造は、平行な側壁に垂直な水平方向に、一定のピッチＰを有する。本明細書で使用するとき、複数の構成要素が１つの方向に周期的であり、周期性の方向に垂直な方向における平行移動では周期性が不変、すなわち一定である領域が存在する場合、構造の複数の構成要素は、「一定のピッチ」を有する。ゲート誘電体５０Ａ、使い捨ての誘電体部分５０Ｂ、およびダミーの誘電体部分５０Ｃのうちの１つの側壁、ゲート電極部分５２Ａ、使い捨ての電極部分５２Ｂ、ダミーの電極部分５２Ｃのうちの１つの側壁、ならびに誘電体ゲート・キャップ５４Ａ、使い捨ての誘電体キャップ部分５４Ｂ、およびダミーの誘電体キャップ部分５４Ｃのうちの１つの側壁は、複数の少なくとも部分的に使い捨ての構造の平行な側壁のそれぞれの中に存在する。複数の少なくとも部分的に使い捨ての構造のそれぞれは、一定のピッチＰの方向に、一定の幅Ｗを有する。本明細書で使用するとき、測定される構成要素の選択と無関係、かつ測定のため選択される位置と無関係に、複数の構成要素のそれぞれが、同一の幅を有する領域が存在する場合、構造の複数の構成要素は、「一定の幅」を有する。複数の少なくとも部分的に使い捨ての構造が同一の一定のピッチＰを有し、複数の少なくとも部分的に使い捨ての構造のそれぞれが同一の幅Ｗを有するので、複数の少なくとも部分的に使い捨ての構造のそれぞれは、１次元配列で、互いに自己整合される。
【００１９】
複数の少なくとも部分的に使い捨ての構造のパターン形成は、１次元の周期的構造をパターン形成するための当技術分野で知られている任意の方法を採用して、実施することができる。例えば、１次元の周期的な線の配列を印刷するための、従来型の回折リソグラフィを、異方性エッチングと組み合わせて採用することができる。代わりに、指向性自己組織化、およびその後の、異方性エッチングによるパターン転写も採用することができる。さらに代わりに、側壁像転写（ＳＩＴ）プロセスまたは当技術分野で知られている任意の他の均等なプロセスも採用することができる。複数の少なくとも部分的に使い捨ての構造は、典型的には、ランダムなパターン用の従来型のリソグラフィで達成可能であるよりも高い線密度を有する、密に詰められた周期的な平行線として形成される。
【００２０】
図２Ａおよび図２Ｂを参照すると、第１のフォトレジスト１７が図１Ａおよび図１Ｂの第１の例示的な半導体構造の上面に塗布され、リソグラフィ的にパターン形成され、複数の少なくとも部分的に使い捨ての構造内に、保護される区域を画定する。パターン形成された第１のフォトレジスト１７によって保護されない複数の少なくとも部分的に使い捨ての構造の部分は、異方性エッチングによって除去される。パターン形成された第１のフォトレジスト１７は、異方性エッチングのためのエッチ・マスクとして採用される。第１のフォトレジスト１７をパターン形成するために採用されるマスクは、「カット・マスク」と呼ばれる。というのは、第１のフォトレジスト１７によって保護されない複数の少なくとも部分的に使い捨ての構造の部分が、反応性イオン・エッチングなどの異方性エッチングによって除去され、複数の少なくとも部分的に使い捨ての構造の残りの部分が、元の複数の少なくとも部分的に使い捨ての構造から多くの部分に「カット」されて現れるからである。第１および第２のグループ内の少なくとも部分的に使い捨ての構造は部分的に除去され、第３のグループ内の少なくとも１つの部分的に使い捨ての構造はすべて除去される。第１のフォトレジスト１７は、後で、例えば、アッシングにより除去される。
【００２１】
図３Ａおよび図３Ｂを参照すると、パターン形成された第１のフォトレジスト１７は、例えば、アッシングにより、第１の例示的な半導体構造から除去される。図１Ａおよび図１Ｂに提供されるような、元の複数の少なくとも部分的に使い捨ての構造の１次元パターンとカット・マスク内のパターン上で、論理「ＡＮＤ」演算を実施することにより得られる複合パターンは、ゲート電極用パターンおよび接点バイア構造用パターンを含む。換言すれば、図２Ａおよび図２Ｂの処理ステップ後、複数の少なくとも部分的に使い捨ての構造の残りの部分は、２つのパターンを含む。一方はゲート電極用パターンであり、他方は接点バイア構造用パターンである。いくつかの場合で、複数のカット・マスクの組合せが、単一のカット・マスクを代替することができる。
【００２２】
図４Ａおよび図４Ｂを参照すると、ソースおよびドレイン拡張領域３２が、例えば、イオン注入またはプラズマ・ドーピングまたは気相ドーピングあるいはその組合せによって形成される。ハロー領域（図示せず）も必要に応じて形成することができる。異なる導電型（例えば、ｐ型およびｎ型）のドーパントを、異なる型の電界効果型トランジスタを形成するために注入する必要がある場合、ブロック・マスク（図示せず）を、任意選択で採用することができる。ブロック・マスクは、イオンの注入が求められない領域を覆うパターン形成されたフォトレジストとすることができる。
【００２３】
図５Ａおよび図５Ｂを参照すると、コンタクト・レベルの誘電体材料層６０が堆積され、後で平坦化される。コンタクト・レベルの誘電体材料層６０は、非ドープのケイ酸塩ガラスまたはケイ酸塩ガラスなどの誘電体材料を含む。好ましくは、コンタクト・レベルの誘電体材料層６０は、共形な層として堆積され、継目におけるボイドの形成を回避する。例えば、コンタクト・レベルの誘電体材料層６０は、低圧化学気相堆積（ＬＰＣＶＤ）、準常圧化学気相堆積（ＳＡＣＶＤ）、高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）、またはスピン・コーティングによって堆積することができる。コンタクト・レベルの誘電体材料層６０は、後で、誘電体ゲート・キャップ５４Ａおよび使い捨ての誘電体キャップ部分５４Ｂの上面を阻止層として採用して平坦化される。したがって、平坦化されたコンタクト・レベルの誘電体材料層６０の上面は、複数の少なくとも部分的に使い捨ての構造の上面と同一平面である。
【００２４】
図６Ａおよび図６Ｂを参照すると、第２のフォトレジスト２７が第１の例示的な半導体構造の上面に塗布され、リソグラフィ的にパターン形成され、複数の少なくとも部分的に使い捨ての構造の第１のグループ、すなわち、ゲート誘電体５０Ａ、ゲート電極部分５２Ａ、および誘電体ゲート・キャップ５４Ａの垂直スタックを含む少なくとも部分的に使い捨ての構造を覆う。したがって、複数の少なくとも部分的に使い捨ての構造の第２のグループは、パターン形成された第２のフォトレジスト２７の区域の外が露出される。第２のフォトレジスト２７とコンタクト・レベルの誘電体材料層６０の組合せをエッチ・マスクとして採用し、複数の少なくとも部分的に使い捨ての構造の第２のグループ、すなわち、使い捨ての誘電体部分５０Ｂ、使い捨ての電極部分５２Ｂ、および使い捨ての誘電体キャップ部分５４Ｂの垂直スタックを含む、少なくとも部分的に使い捨ての構造を除去して、異方性エッチングが実施される。
【００２５】
複数の少なくとも部分的に使い捨ての構造の第２のグループが完全に除去された容積内に、接点キャビティ６３が形成される。半導体層１０の上面は、各接点キャビティ６３内で露出される。第２のフォトレジスト２７は、後で、例えば、アッシングにより除去される。
【００２６】
図７Ａおよび図７Ｂを参照すると、ソースおよびドレイン領域３４は、イオン注入により形成することができる。任意選択で、半導体表面上にのみ半導体材料を堆積し、誘電体ゲート・キャップ５４Ａおよびコンタクト・レベルの誘電体材料層６０の表面などの誘電体表面上には堆積しない選択エピタキシにより、レイズド・ソース／ドレイン領域３６を形成することができる。
【００２７】
図８Ａおよび図８Ｂを参照すると、接点金属半導体合金部分３８は、任意選択で、例えば、金属層（図示せず）を堆積し、摂氏３００度を超える高温で接点金属半導体合金部分３８の形成を誘起し、金属層のすべての未反応部分を除去することにより、形成することができる。
【００２８】
ゲート金属半導体合金部分５８の形成を所望する場合、複数の少なくとも部分的に使い捨ての構造の第１のグループの上部を除去して、複数の少なくとも部分的に使い捨ての構造の第１のグループ内の半導体材料を露出し、その後、接点金属半導体合金部分３８を形成するために採用された金属層を堆積する。詳細には、誘電体ゲート・キャップ５４Ａは、コンタクト・レベルの誘電体材料層６０および接点キャビティ６３の下の半導体材料に対して選択的に除去し、半導体ゲート電極部分５２Ａの上面を露出することができる。金属層は、（存在する場合には）レイズド・ソース／ドレイン領域３６または（レイズド・ソース／ドレイン領域３６が存在しない場合には）ソースおよびドレイン領域３４上ならびに半導体ゲート電極部分５２Ａの上面上に同時に堆積される。金属層の未反応部分のアニールおよび除去後、接点金属半導体合金部分３８およびゲート金属半導体合金部分５８が形成される。接点金属半導体合金部分３８およびゲート金属半導体合金部分５８の上面は、コンタクト・レベルの誘電体材料層６０の上面に対して凹んでいる。（存在する場合）ゲート金属半導体合金部分５８の上または（ゲート金属半導体合金部分が存在しない場合）ゲート電極部分５２Ａの上のキャビティは、本明細書では、ゲート・キャビティ８３と呼ばれる。
【００２９】
図９Ａおよび図９Ｂを参照すると、金属材料が堆積され平坦化されて、ゲート・キャビティ８３および接点キャビティ６３を充填する。金属ゲート導体電極部分７５が各ゲート・キャビティ８３を充填し、接点バイア構造７３が各接点キャビティ６３を充填する。金属ゲート導体電極部分７５は、ゲートの金属化をもたらし、接点バイア構造７３は、ソースおよびドレイン領域３４への電気的接触、およびコンタクト・レベルの誘電体材料層６０内に埋め込まれた局所相互接続をもたらす。
【００３０】
金属ゲート導体電極部分７５は、複数の少なくとも部分的に使い捨ての構造の第１の部分、すなわち複数の少なくとも部分的に使い捨ての構造のうちの第１のグループの部分を、金属材料で置換することにより形成される。複数の少なくとも部分的に使い捨ての構造のうちの第１のグループは、図３Ａおよび図３Ｂの処理ステップで提供したように、部分的にのみ置換される。したがって、複数の少なくとも部分的に使い捨ての構造のサブセットが、金属ゲート導体電極部分７５および接点バイア構造７３の形成後、半導体基板８上に残る。詳細には、少なくとも部分的に使い捨ての構造のサブセットは、ゲート誘電体５０Ａおよびゲート電極部分５２Ａを含む。
【００３１】
接点バイア構造７３は、複数の少なくとも部分的に使い捨ての構造の第２の部分、すなわち複数の少なくとも部分的に使い捨ての構造のうちの第２のグループの部分を金属材料で置換することにより形成される。複数の少なくとも部分的に使い捨ての構造のうちの第２のグループは、図３Ａおよび図３Ｂの処理ステップで提供したように、完全に置換される。接点バイア構造７３のうちの少なくとも１つは、半導体基板８上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つと導電的に接続することができる。本明細書で使用するとき、第１の要素と第２の要素の間に電気的に導電性の経路が存在する場合、第１の要素は、第２の要素に「導電的に接続」される。
【００３２】
金属ゲート導体電極部分７５および接点バイア構造７３は、複数の少なくとも部分的に使い捨ての構造の少なくとも一部の除去後に形成されたキャビティ内に、金属材料を堆積することにより同時に形成される。各ゲート金属半導体合金部分５８は、存在する場合、金属ゲート導体電極部分７５の底面と接触し、各接点金属半導体合金部分３８は、接点バイア構造７３の底面と接触する。さらに、各接点金属半導体合金部分３８は、ゲート金属半導体合金部分５８と同一の幅Ｗを有する。
【００３３】
導電材料含有構造の第１の型は、ゲート誘電体５０Ａ、ゲート電極部分５２Ａ、（存在する場合）任意選択のゲート金属半導体合金部分５８、および金属ゲート導体電極部分７５の垂直スタックを含む。導電材料含有構造の第２の型は、接点バイア構造７３ならびに（レイズド・ソース／ドレイン領域３６が存在しない場合には）接点金属半導体合金部分３８または接点バイア構造７３、接点金属半導体合金部分３８、およびレイズド・ソース／ドレイン領域３６を含む垂直スタックを含む。
【００３４】
導電材料含有構造の第１の型および導電材料含有構造の第２の型は、図３Ａおよび図３Ｂに提供したように、金属材料部分を複数の少なくとも部分的に使い捨ての構造の小部分で代替することにより形成される、複数の平行な導電材料含有構造（５０Ａ、５２Ａ、５８、７５、３６、３８、７３）を、集合的に構成する。複数の平行な導電材料含有構造（５０Ａ、５２Ａ、５８、７５、３６、３８、７３）は、金属ゲート導体電極部分７５および接点バイア構造７３の側壁である、追加の平行な側壁を有する。複数の平行な導電材料含有構造（５０Ａ、５２Ａ、５８、７５、３６、３８、７３）は、平行な側壁に垂直な水平方向に、一定のピッチＰを有する。各第１の型の導電材料含有構造は、ゲート誘電体５０Ａおよび金属ゲート導体電極部分７５を含み、金属ゲート導体電極部分７５の側壁と隣の接点バイア構造７３の側壁の間の横方向の距離は、一定のピッチＰに等しい。複数の平行な導電材料含有構造（５０Ａ、５２Ａ、５８、７５、３６、３８、７３）のそれぞれは、一定のピッチＰの方向に一定の幅Ｗを有する。
【００３５】
各金属ゲート導体電極部分７５は、トランジスタのゲート導体電極の一部である。１つの接点バイア構造７３が、金属ゲート導体電極部分７５から距離（Ｐ−Ｗ）だけ横方向に離間して、トランジスタのソース領域およびドレイン領域のうちの一方と接触することができ、別の接点バイア構造７３が、金属ゲート導体電極部分７５から距離（Ｐ−Ｗ）だけ横方向に離間して、トランジスタのソース領域およびドレイン領域のうちの他方と接触することができる。
【００３６】
図１０Ａおよび図１０Ｂを参照すると、接点ブロック・フォトレジスト３７がコンタクト・レベルの誘電体材料層６０の上面に塗布され、リソグラフィ的にパターン形成されて、複数の少なくとも部分的に使い捨ての構造の第２のグループ、すなわち、使い捨ての誘電体部分５０Ｂ、使い捨ての電極部分５２Ｂ、および使い捨ての誘電体キャップ部分５４Ｂの垂直スタックを含む少なくとも部分的に使い捨ての構造を覆うことにより、図５Ａおよび図５Ｂの第１の例示的な半導体構造から第２の例示的な半導体構造が導出される。したがって、複数の少なくとも部分的に使い捨ての構造の第１のグループは、パターン形成された接点ブロック・フォトレジスト３７の区域の外が露出される。パターン形成された接点ブロック・フォトレジスト３７とコンタクト・レベルの誘電体材料層６０の組合せをエッチ・マスクとして採用し、複数の少なくとも部分的に使い捨ての構造の第１のグループ、すなわち、ゲート誘電体５０Ａ、ゲート電極部分５２Ａ、および誘電体ゲート・キャップ５４Ａを含む、少なくとも部分的に使い捨ての構造を除去して、異方性エッチングが実施される。
【００３７】
複数の少なくとも部分的に使い捨ての構造の第１のグループが完全に除去された容積内に、ゲート・キャビティ８３が形成される。半導体層１０の上面は、各ゲート・キャビティ８３内で露出される。接点ブロック・フォトレジスト３７は、後で、例えば、アッシングにより除去される。
【００３８】
図１１Ａおよび図１１Ｂを参照すると、ゲート誘電体層８０Ｌおよび仕事関数金属層８２Ｌが、ゲート・キャビティ８３内かつコンタクト・レベルの誘電体材料層６０の上に順次堆積される。ゲート誘電体層８０Ｌは、半導体層１０の露出した面の全体、コンタクト・レベルの誘電体材料層６０の側壁および上面、ならびに使い捨ての誘電体キャップ部分５４Ｂを、そこに孔がないように、連続的に覆う、連続材料層であってよい。ゲート誘電体層８０Ｌは、誘電体材料の共形または非共形な堆積により形成することができる。各ゲート・キャビティ８３内で、ゲート誘電体層８０Ｌは、半導体基板８の上面からコンタクト・レベルの誘電体材料層６０の上面にコンタクト・レベルの誘電体材料層６０の垂直の側壁に沿って接触して延在する、Ｕ字型ゲート誘電体部分を含む。例えば、ゲート誘電体層８０Ｌは、誘電体金属酸化物を含み、８．０より大きい比誘電率を有する、高比誘電率（高ｋ）誘電体材料からなることができる。高ｋ誘電体材料は、当技術分野でよく知られている方法により形成することができる。
【００３９】
仕事関数金属層８２Ｌは、形成されるトランジスタのしきい値電圧を調整できる任意の金属材料を含むことができる。例えば、仕事関数金属層８２Ｌは、Ｐｔ、Ｒｈ、Ｉｒ、Ｒｕ、Ｃｕ、Ｏｓ、Ｂｅ、Ｃｏ、Ｐｄ、Ｔｅ、Ｃｒ、Ｎｉ、ＴｉＮ、Ｈｆ、Ｔｉ、Ｚｒ、Ｃｄ、Ｌａ、Ｔｌ、Ｙｂ、Ａｌ、Ｃｅ、Ｅｕ、Ｌｉ、Ｐｂ、Ｔｂ、Ｂｉ、Ｉｎ、Ｌｕ、Ｎｂ、Ｓｍ、Ｖ、Ｚｒ、Ｇａ、Ｍｇ、Ｇｄ、Ｙ、ＴｉＡｌ、Ｗ、Ｔａ、およびその合金などの金属を含むことができる。いくつかの実施形態では、複数の仕事関数金属層８２を任意選択のリソグラフィのパターニングとともに採用し、様々なしきい値電圧を有する様々な型のトランジスタを提供することができる。
【００４０】
図１２Ａおよび図１２Ｂを参照すると、ゲート・ブロック・フォトレジスト４７が第２の例示的な半導体構造の上面に塗布され、リソグラフィ的にパターン形成されて、ゲート・キャビティ８３の領域およびその上の仕事関数金属層８２Ｌの部分を覆う。したがって、複数の少なくとも部分的に使い捨ての構造の第２のグループは、パターン形成されたゲート・ブロック・フォトレジスト４７の区域の外が露出される。
【００４１】
仕事関数金属層８２Ｌおよびゲート誘電体層８０Ｌの露出部分は、例えば、ウェット・エッチングまたは異方性エッチングによってエッチングされる。仕事関数金属層８２Ｌおよびゲート誘電体層８０Ｌの残りの部分は、パターン形成されたゲート・ブロック・フォトレジスト４７のそれぞれの分離された部分の下に、ゲート誘電体８０および仕事関数金属層８２のスタックを形成する。
【００４２】
パターン形成されたゲート・ブロック・フォトレジスト４７とコンタクト・レベルの誘電体材料層６０の組合せをエッチ・マスクとして採用し、複数の少なくとも部分的に使い捨ての構造の第２のグループ、すなわち、使い捨ての誘電体部分５０Ｂ、使い捨ての電極部分５２Ｂ、および使い捨ての誘電体キャップ部分５４Ｂの垂直スタックを含む、少なくとも部分的に使い捨ての構造を除去して、異方性エッチングが実施される。複数の少なくとも部分的に使い捨ての構造の第２のグループが完全に除去された容積内に、接点キャビティ６３が形成される。半導体層１０の上面は、各接点キャビティ６３内で露出される。第２の実施形態では、複数の少なくとも部分的に使い捨ての構造の全体が、図３Ａおよび図３Ｂに提供したように、このステップの最後までに除去される。
【００４３】
図１３Ａおよび図１３Ｂを参照すると、ソースおよびドレイン領域３４は、イオン注入により形成することができる。ゲート・ブロック・フォトレジスト４７は、後で、例えば、アッシングにより除去される。
【００４４】
図１４Ａおよび図１４Ｂを参照すると、レイズド・ソース／ドレイン領域３６は、任意選択で、半導体材料を半導体表面上にのみ堆積し、仕事関数金属層８２およびコンタクト・レベルの誘電体材料層６０の表面などの誘電体表面上には堆積しない選択エピタキシにより、形成することができる。この処理ステップは、任意選択である。
【００４５】
図１５Ａおよび図１５Ｂを参照すると、接点金属半導体合金部分３８は、任意選択で、例えば、金属層（図示せず）を堆積し、摂氏３００度を超える高温で接点金属半導体合金部分３８の形成を誘起し、金属層のすべての未反応部分を除去することにより、形成することができる。この処理ステップは、任意選択である。
【００４６】
図１６Ａおよび図１６Ｂを参照すると、金属材料が堆積され平坦化されて、ゲート・キャビティ８３および接点キャビティ６３を充填する。金属ゲート導体電極部分７６が各ゲート・キャビティ８３を充填し、接点バイア構造７３が各接点キャビティ６３を充填する。金属ゲート導体電極部分７６は、ゲートの金属化をもたらし、接点バイア構造７３は、ソースおよびドレイン領域３４への電気的接触、およびコンタクト・レベルの誘電体材料層６０内に埋め込まれた局所相互接続をもたらす。
【００４７】
金属ゲート導体電極部分７６は、複数の少なくとも部分的に使い捨ての構造の第１の部分、すなわち複数の少なくとも部分的に使い捨ての構造のうちの第１のグループの部分を、金属材料で置換することにより形成される。複数の少なくとも部分的に使い捨ての構造のうちの第１のグループは、図３Ａおよび図３Ｂの処理ステップで提供したように、ゲート誘電体８０、仕事関数金属層８２、および金属ゲート導体電極部分７６を構成する金属材料の組合せで、完全に置換される。
【００４８】
接点バイア構造７３は、複数の少なくとも部分的に使い捨ての構造の第２の部分、すなわち複数の少なくとも部分的に使い捨ての構造のうちの第２のグループの部分を、金属材料で置換することにより形成することができる。複数の少なくとも部分的に使い捨ての構造のうちの第２のグループは、図３Ａおよび図３Ｂの処理ステップで提供したように、接点バイア構造７２で、および任意選択で、（存在する場合には）レイズド・ソース／ドレイン領域３６または（存在する場合には）接点金属半導体合金部分３８あるいはその両方で完全に置換される。接点バイア構造７３のうちの少なくとも１つは、半導体基板８上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つと導電的に接続することができる。
【００４９】
金属ゲート導体電極部分７６および接点バイア構造７３は、複数の少なくとも部分的に使い捨ての構造の少なくとも一部の除去後に形成されたキャビティ内に、金属材料を堆積することにより、同時に形成される。各金属ゲート導体電極部分７６は、仕事関数金属層８２の内側側壁および上面と接触する。
【００５０】
導電材料含有構造の第１の型は、Ｕ字型ゲート誘電体であることができるゲート誘電体８０、金属ゲート導体電極部分７６、およびＵ字型ゲート誘電体の内側側壁および上面ならびに金属ゲート導体電極部分７６の外側側壁および底面と接触する仕事関数金属層８２を含む。導電材料含有構造の第２の型は、（レイズド・ソース／ドレイン領域３６が存在せず、かつ接点金属半導体合金部分３８が存在しない場合には）接点バイア構造７３、または接点バイア構造７３ならびにレイズド・ソース／ドレイン領域３６および接点金属半導体合金部分３８のうちの少なくとも１つを含む垂直スタックを含む。
【００５１】
導電材料含有構造の第１の型および導電材料含有構造の第２の型は、図３Ａおよび図３Ｂに提供したように、金属材料部分を複数の少なくとも部分的に使い捨ての構造の小部分で代替することにより形成される、複数の平行な導電材料含有構造（８０、８２、７６、３６、３８、７３）を、集合的に構成する。複数の平行な導電材料含有構造（８０、８２、７６、３６、３８、７３）は、ゲート誘電体８０および接点バイア構造７３の側壁である、追加の平行な側壁を有する。複数の平行な導電材料含有構造（８０、８２、７６、３６、３８、７３）は、平行な側壁に垂直な水平方向に、一定のピッチＰを有する。各第１の型の導電材料含有構造は、ゲート誘電体８０および金属ゲート導体電極部分７６を含み、ゲート誘電体８０、すなわちＵ字型ゲート誘電体の外側側壁と隣の接点バイア構造７３の側壁の間の横方向の距離は、一定のピッチＰに等しい。複数の平行な導電材料含有構造（８０、８２、７６、または３６、３８、７３）のそれぞれは、一定のピッチＰの方向に一定の幅Ｗを有する。複数の平行な導電材料含有構造（８０、８２、７６、または３６、３８、７３）は、金属材料部分を複数の少なくとも部分的に使い捨ての構造の小部分で代替することにより形成される。
【００５２】
各金属ゲート導体電極部分７６は、トランジスタのゲート導体電極の一部である。１つの接点バイア構造７３が、金属ゲート導体電極部分７６から距離（Ｐ−Ｗ）だけ横方向に離間して、トランジスタのソース領域およびドレイン領域のうちの一方と接触することができ、別の接点バイア構造７３が、金属ゲート導体電極部分７６から距離（Ｐ−Ｗ）だけ横方向に離間して、トランジスタのソース領域およびドレイン領域のうちの他方と接触することができる。
【００５３】
本開示の第３の実施形態によれば、本開示の第１および第２の実施形態の構造および方法は、様々な半導体デバイスの新規なセル・レイアウトで具体化することができる。例えば、一定のピッチで５行に配列される複数の平行な導電材料含有構造を含む、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルが、本開示の構造および方法を採用して形成することができる。第３の実施形態では、複数の平行な導電材料含有構造のうちの１つは、第１または第２の実施形態の、第１の型の導電材料含有構造および第２の型の導電材料含有構造の両方を含むことができる。
【００５４】
第１および第２の実施形態で記載したプロセスが他のプロセスによって代替された場合であっても、複数のリソグラフィのステップを追加することを回避するように、本明細書に記載のＳＲＡＭセルのレイアウトを使用して、局所相互接続レベルにおけるＬ字型構造を回避できることに留意されたい。
【００５５】
図１７を参照すると、本開示の第３の実施形態による第３の例示的な半導体構造は、半導体基板８の中にあることができる、半導体層１０内に埋め込まれたシャロー・トレンチ・アイソレーション構造１２を含む（図１Ｂ参照）。半導体層１０の露出した領域は、本明細書では、「アクティブ区域」と呼ばれる。ＳＲＡＭ用の単位セルＵのための区域は、点線でマークされている。
【００５６】
図１８を参照すると、複数の少なくとも部分的に使い捨ての構造が、第１の実施形態と同一の方法を採用して半導体基板上に形成される。複数の少なくとも部分的に使い捨ての構造は、図１Ａおよび図１Ｂに記載した構造と同一であってよい。図１８における誘電体キャップ５４は、図１Ａおよび図１Ｂにおける誘電体ゲート・キャップ５４Ａ、使い捨ての誘電体キャップ部分５４Ｂ、およびダミーの誘電体キャップ部分５４Ｃの集合に対応する。複数の少なくとも部分的に使い捨ての構造は、半導体基板上に配置された平行な側壁を有する。さらに、複数の少なくとも部分的に使い捨ての構造は、平行な側壁に垂直な水平方向に、一定のピッチＰを有する。複数の少なくとも部分的に使い捨ての構造のそれぞれは、一定のピッチＰの方向に、一定の幅Ｗを有する。
【００５７】
図１９を参照すると、複数の少なくとも部分的に使い捨ての構造は、カット・マスクおよびエッチングを採用してパターン形成される。図２Ａ、図２Ｂ、図３Ａ、および図３Ｂと同一の処理ステップを採用することができる。
【００５８】
図２０を参照すると、図４Ａ〜図９Ｂの処理ステップを採用して、金属材料部分を複数の少なくとも部分的に使い捨ての構造の小部分で代替することにより複数の平行な導電材料含有構造を形成することができる。金属ゲート導体電極部分７３は、複数の少なくとも部分的に使い捨ての構造の第１の部分を、金属材料で置換することにより形成される。接点バイア構造７５は、複数の少なくとも部分的に使い捨ての構造の第２の部分を置換することにより形成される。接点バイア構造７５のうちのいくつかは、半導体基板上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つと導電的に接続することができる。
【００５９】
第１の型の導電材料含有構造を含む区域は、金属ゲート導体電極部分７５が存在する区域に対応する。第２の型の導電材料含有構造を含む区域は、接点バイア構造７３が存在する区域に対応する。金属ゲート導体電極部分７５および接点バイア構造７３の区域内に存在する、複数の平行な導電材料含有構造は、追加の平行な側壁を有し、一定のピッチＰを有する。複数の平行な導電材料含有構造のそれぞれは、一定のピッチＰの方向に、一定の幅Ｗを有する。
【００６０】
図２１を参照すると、第３の例示的な半導体構造の第１の変形形態は、図１０Ａ〜図１６Ｂの処理ステップを採用することにより形成することができる。複数の平行な導電材料含有構造は、金属材料部分を複数の少なくとも部分的に使い捨ての構造の小部分で代替することにより形成される。ゲート誘電体８０、仕事関数金属層８２、および金属ゲート導体電極部分７６は、複数の少なくとも部分的に使い捨ての構造の第１の部分を金属材料で置換することにより形成される。接点バイア構造７５は、複数の少なくとも部分的に使い捨ての構造の第２の部分を置換することにより形成される。接点バイア構造７５のうちのいくつかは、半導体基板上に配置されたトランジスタのソース領域およびドレイン領域のうちの１つと導電的に接続することができる。
【００６１】
第１の型の導電材料含有構造を含む区域は、ゲート誘電体８０、仕事関数金属層８２、および金属ゲート導体電極部分７６が存在する区域に対応する。第２の型の導電材料含有構造を含む区域は、接点バイア構造７３が存在する区域に対応する。ゲート誘電体８０、仕事関数金属層８２、金属ゲート導体電極部分７６、および接点バイア構造７３の区域内に存在する、複数の平行な導電材料含有構造は、追加の平行な側壁を有し、一定のピッチＰを有する。複数の平行な導電材料含有構造のそれぞれは、一定のピッチＰの方向に、一定の幅Ｗを有する。
【００６２】
図２０および図２１に示された、例示的な半導体構造のそれぞれは、一定のピッチＰで５行に配列される複数の平行な導電材料含有構造を含む、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）・セルを含む。５行のうちの２行は、「１０」とマークされた点線により表される４つのアクティブ領域を覆い、互いに導電的に接続されるゲート導体電極および接点バイア構造を含む構造、すなわち図２０および図２１で「ＧＣＥＣＶＳ」と標示される構造を含む。図２０および図２１では、すべてのゲート構造および局所相互接続構造は、１つの方向、すなわち、複数の平行な導電材料含有構造の平行な縁部の方向に沿っている。５行の平行な導電材料含有構造は、単位セルＵが、５つの平行な線および空間のリソグラフィ的な印刷を可能にする十分な幅を有することを必要とするが、平行線の印刷の期間に非平行な線が存在しない（図１８参照）ことによって、非平行な縁部の印刷を必要とする従来型のＳＲＡＭ設計よりも、本開示のＳＲＡＭ設計用のより小さい単位セル・サイズを可能にすることができる。従来型のＳＲＡＭセル構造は、非平行な縁部を有する構造を含むことに留意されたい。対照的に、本開示のＳＲＡＭセルのレイアウトは、平行な縁部を有する構造からなり、すなわち、非平行な縁部を有する構造は、本開示のＳＲＡＭセル内に、ゲート・レベルで完全に存在しない。
【００６３】
図２２を参照すると、点線は、例示的な金属配線方式における複数の平行な導電材料含有構造上に形成される第１のレベルの金属線１１０の縁部を示す。第１のレベルの金属線１１０は、ビット線である。
【００６４】
図２３を参照すると、実線は、第１のレベルの金属線１１０上に形成される第１のレベルの金属バイアおよび第２のレベルの金属線の縁部を示す。第１のレベルの金属バイアとしては、ワード線に接続されるワード線用第１のレベルの金属バイア１１５＿Ｗ、電源電圧を提供する電源用第１のレベルの金属バイア１１５＿Ｖ、および電気的接地を提供する接地用第１のレベルの金属バイア１１５＿Ｇが挙げられる。第２のレベルの金属線としては、ワード線に接続されるワード線用第２のレベルの金属線１２０＿Ｗ、電源電圧を提供する電源用第２のレベルの金属線１２０＿Ｖ、および電気的接地を提供する接地用第２のレベルの金属線１２０＿Ｇが挙げられる。
【００６５】
図２４を参照すると、第３の例示的な半導体構造の第２の変形形態では、電源用第１のレベルの金属バイア１１５＿Ｖおよび接地用第１のレベルの金属バイア１１５＿Ｇは、隣接する単位セル間で共有することができる。
【００６６】
図２５を参照すると、第３の例示的な半導体構造の第３の変形形態では、電源用第１のレベルの金属バイア１１５＿Ｖおよび接地用第１のレベルの金属バイア１１５＿Ｇは、電源用第１のレベルの金属バイア１１５＿Ｖと接地用第１のレベルの金属バイア１１５＿Ｇの対の間の距離を最大化させるために、共有され置き違えられる。
【００６７】
図２６を参照すると、第３の例示的な半導体構造の第４の変形形態では、電源用第２のレベルの金属線１２０＿Ｖは、単位セルＵ内の２つのｐＦＥＴ間で共有され、第２のレベルの金属線（１２０＿Ｗ、１２０＿Ｖ、１２０＿Ｇ）のピッチを緩和させる。
【００６８】
図２７を参照すると、第３の例示的な半導体構造の第５の変形形態では、接地用第２のレベルの金属線１２０＿Ｇは、２つの単位セル間で共有され、第２のレベルの金属線（１２０＿Ｗ、１２０＿Ｖ、１２０＿Ｇ）のピッチを緩和させる。
【００６９】
図２８を参照すると、例示的な半導体構造は、複数の平行な導電材料含有構造が一定のピッチで離間された区域内で下にある構造に対する、第１のレベルの金属線１１０、第１のレベルの金属バイア（１１５＿Ｗ、１１５＿Ｖ、１１５＿Ｇ）、および第２のレベルの金属線（１２０＿Ｗ、１２０＿Ｖ、１２０＿Ｇ）の垂直位置を示す。第１のレベルの金属線１１０は、第１の線レベルの誘電体材料層１０９内に埋め込まれる。図２８に示された第１のレベルの金属バイア１１５は、上に記載した、様々な第１のレベルの金属バイア（１１５＿Ｗ、１１５＿Ｖ、１１５＿Ｇ）のうちのいずれかであることができる。第１のレベルの金属バイア１１５は、第１の線レベルの誘電体材料層１０９および第１のバイア・レベルの誘電体材料層１１９内に埋め込まれる。図２８に示された第２のレベルの金属線１２０は、上に記載した、様々な第２のレベルの金属線（１２０＿Ｗ、１２０＿Ｖ、１２０＿Ｇ）のうちのいずれかであることができる。第２のレベルの金属線１２０は、第２の線レベルの誘電体材料層１１９内に埋め込まれる。
【００７０】
図２９を参照すると、例示的な半導体構造の別の概略垂直断面図は、一定のピッチで離間される複数の平行な導電材料含有構造に隣接してシャロー・トレンチ・アイソレーション構造が存在する区域内の、下にある構造に対する、第１のレベルの金属線、第１のレベルの金属バイア、および第２のレベルの金属線の垂直位置を示す。
【００７１】
本開示は、特定の実施形態に関して記載されたが、上の記載に鑑みて、多数の代替形態、修正形態、および変形形態が当業者に明らかとなることは、明白である。したがって、本開示では、本開示および添付の特許請求の範囲および精神に含まれる、すべてのかかる代替形態、修正形態、および変形形態を包含することが意図される。
【産業上の利用可能性】
【００７２】
本発明は、多種多様な電子装置および電気装置に適用できる、集積回路チップ内に組み込まれる高性能半導体電界効果型トランジスタ（ＦＥＴ）デバイスの設計および製造に、産業上の利用可能性を見出している。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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