(57)【特許請求の範囲】
【請求項１】
ソースが電源電圧ノードに接続され、ドレインが第１の回路の電源電圧端子に接続される第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第１の電界効果トランジスタのゲートに出力するエラーアンプと、
前記第１の回路の負荷変動を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を制御する制御回路と、
前記第１の電界効果トランジスタのゲートを第１の電位ノードに接続することにより前記第１の電界効果トランジスタを完全にオンさせる第１のスイッチとを有し、
前記制御回路は、前記第１の回路の負荷増加を引き起こす論理回路のイベントを検出すると、前記エラーアンプを第１の動作速度で動作させ、前記第１のスイッチをオンし、第２の期間経過後に、前記第１のスイッチをオフし、第３の期間経過後に、前記エラーアンプを前記第１の動作速度より速い第２の動作速度で動作させることを特徴とする電圧レギュレータ回路。
【請求項２】
前記制御回路は、前記第１の回路の無負荷を引き起こす論理回路のイベントを検出すると、前記エラーアンプを前記第１の動作速度で動作させ、前記第１の回路の有負荷を引き起こす論理回路のイベントを検出すると、前記第１のスイッチをオンし、前記第２の期間経過後に、前記第１のスイッチをオフし、前記第３の期間経過後に、前記エラーアンプを前記第２の動作速度で動作させることを特徴とする請求項１記載の電圧レギュレータ回路。
【請求項３】
前記制御回路は、前記第１の回路の負荷減少を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を前記第２の動作速度から前記第１の動作速度に変え、
前記制御回路は、前記第１の回路の負荷が減り、かつ負荷減少後に有負荷を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を前記第２の動作速度から前記第１の動作速度に変え、第１の期間経過後に、前記エラーアンプを前記第２の動作速度で動作させることを特徴とする請求項１記載の電圧レギュレータ回路。
【請求項４】
ソースが電源電圧ノードに接続され、ドレインが第１の回路の電源電圧端子に接続される第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第１の電界効果トランジスタのゲートに出力するエラーアンプと、
前記第１の回路の負荷変動を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を制御する制御回路とを有し、
前記制御回路は、前記第１の回路の負荷減少を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を第２の動作速度から前記第２の動作速度より遅い第１の動作速度に変え、
前記制御回路は、前記第１の回路の負荷が減り、かつ負荷減少後に有負荷を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を前記第２の動作速度から前記第１の動作速度に変え、第１の期間経過後に、前記エラーアンプを前記第２の動作速度で動作させることを特徴とする電圧レギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レギュレータ回路に関する。
【背景技術】
【０００２】
近年、携帯機器の高性能化や機能多様化のため、携帯機器向け半導体集積回路も高性能化・高機能化し、その電力は増加傾向にある。電力が増加すると、バッテリーの稼働時間は減少し、半導体集積回路に放熱部品が必要になる。しかし、携帯機器では、バッテリー稼働時間の増加が求められており、実装基板面積が小さいことから実装部品数に制限がある。それゆえ、半導体集積回路の電力を下げる必要があり、そのために半導体集積回路には電力効率の向上が求められている。
【０００３】
半導体集積回路の電力効率を向上させる方法として、半導体集積回路の動作状況に応じて電源電圧を制御する方法がある。たとえば、高速動作が必要なときは電源電圧を上げるが、低速動作でも十分なときは電源電圧を下げる、待機状態の時は電圧を０Ｖにする、という制御を行う。半導体集積回路に電圧を供給する電源回路として、電圧レギュレータ回路が利用されることが多い。
【０００４】
電圧レギュレータ回路の出力電圧は、負荷電流に依存しないことが望ましい。例えば、プロセッサコアの消費電流が、０Ａから１Ａに変化したとしても、出力は１．２Ｖ一定になっていることが望ましい。しかしながら、電圧レギュレータ回路の出力電圧は、出力トランジスタ抵抗成分で電位差を発生しており、かつ、そのフィードバック制御には一定の時間を要する。このフィードバック制御速度を上回る速さで急峻に負荷電流が増加した場合は、抵抗成分による電圧降下が発生し、出力電圧が低下する。電圧が下がると、半導体集積回路の最大動作周波数が低下し、所定の動作周波数では動作しなくなる（タイミングエラーを起こす）ので、電圧低下は避けなければならない。
【０００５】
また、負荷電流要求の過渡現象の間にその負荷に対し有効に電流をもたらすための電流供給源回路と、負荷電流超過の過渡現象の間に負荷から有効に電流を減少させるための電流減少回路とを含んで構成されるダイナミック・レギュレータが知られている（例えば、特許文献１参照）。
【０００６】
また、低消費電流化を図りながら、異なる消費電流量のモードに切り換えて使用できるとともに、出力電圧の変動を抑えることができるシリーズレギュレータ回路が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−７５３６４号公報
【特許文献２】特開２００８−８３８３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、負荷変動による出力電圧の変動を防止することができる電圧レギュレータ回路を提供することである。
【課題を解決するための手段】
【０００９】
電圧レギュレータ回路は、ソースが電源電圧ノードに接続され、ドレインが第１の回路の電源電圧端子に接続される第１の電界効果トランジスタと、前記第１の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第１の電界効果トランジスタのゲートに出力するエラーアンプと、前記第１の回路の負荷変動を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を制御する制御回路と、前記第１の電界効果トランジスタのゲートを第１の電位ノードに接続することにより前記第１の電界効果トランジスタを完全にオンさせる第１のスイッチとを有し、前記制御回路は、前記第１の回路の負荷増加を引き起こす論理回路のイベントを検出すると、前記エラーアンプを第１の動作速度で動作させ、前記第１のスイッチをオンし、第２の期間経過後に、前記第１のスイッチをオフし、第３の期間経過後に、前記エラーアンプを前記第１の動作速度より速い第２の動作速度で動作させる。
また、電圧レギュレータ回路は、ソースが電源電圧ノードに接続され、ドレインが第１の回路の電源電圧端子に接続される第１の電界効果トランジスタと、前記第１の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第１の電界効果トランジスタのゲートに出力するエラーアンプと、前記第１の回路の負荷変動を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を制御する制御回路とを有し、前記制御回路は、前記第１の回路の負荷減少を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を第２の動作速度から前記第２の動作速度より遅い第１の動作速度に変え、前記制御回路は、前記第１の回路の負荷が減り、かつ負荷減少後に有負荷を引き起こす論理回路のイベントを検出すると、前記エラーアンプの動作速度を前記第２の動作速度から前記第１の動作速度に変え、第１の期間経過後に、前記エラーアンプを前記第２の動作速度で動作させる。
【発明の効果】
【００１０】
負荷変動による出力電圧の変動を防止することができる。
【図面の簡単な説明】
【００１１】
【図１】図１（Ａ）及び（Ｂ）は電圧レギュレータ回路を示す図である。
【図２】エラーアンプの動作速度が速い場合の生成電圧を示す図である。
【図３】実施形態による電圧レギュレータ回路の構成例を示す図である。
【図４】論理回路の負荷が無負荷から有負荷に変動した場合のタイミングチャートである。
【図５】論理回路の負荷が増加する場合のタイミングチャートである。
【図６】周波数スケーリング通知信号による負荷増加の場合のタイミングチャートである。
【図７】ステート通知信号による負荷増加の場合のタイミングチャートである。
【図８】論理回路の負荷が減少する場合のタイミングチャートである。
【図９】周波数スケーリング通知信号による負荷減少の場合のタイミングチャートである。
【図１０】ステート通知信号による負荷減少の場合のタイミングチャートである。
【図１１】論理回路の負荷が有負荷から無負荷に変動した場合のタイミングチャートである。
【図１２】図３のバイアス生成回路の構成例を示す図である。
【図１３】ステート通知信号の生成方法の一例を示す図である。
【図１４】図３の制御回路の構成例を示す図である。
【図１５】図４に対応し、図１４の制御回路の動作例を示すタイミングチャートである。
【図１６】図５に対応し、図１４の制御回路の動作例を示すタイミングチャートである。
【図１７】図６に対応し、図１４の制御回路の動作例を示すタイミングチャートである。
【図１８】図７に対応し、図１４の制御回路の動作例を示すタイミングチャートである。
【図１９】図８に対応し、図１４の制御回路の動作例を示すタイミングチャートである。
【図２０】図９に対応し、図１４の制御回路の動作例を示すタイミングチャートである。
【図２１】図１０に対応し、図１４の制御回路の動作例を示すタイミングチャートである。
【図２２】図１１に対応し、図１４の制御回路の動作例を示すタイミングチャートである。
【図２３】クロックパルス検出回路の構成例を示す図である。
【図２４】図２４（Ａ）及び（Ｂ）は図２３のクロックパルス検出回路の動作例を示すタイミングチャートである。
【図２５】図１４のパルス生成回路の構成例を示す図である。
【図２６】図２５のパルス生成回路の動作例を示すタイミングチャートである。
【図２７】図１４のパルス生成回路の構成例を示す図である。
【図２８】図２７のパルス生成回路の動作例を示すタイミングチャートである。
【図２９】図２７の第１のパルス生成回路の構成例を示す図である。
【図３０】図２９の第１のパルス生成回路の動作例を示すタイミングチャートである。
【図３１】図２７の第２のパルス生成回路の構成例を示す図である。
【図３２】図３１の第２のパルス生成回路の動作例を示すタイミングチャートである。
【図３３】図３３（Ａ）は図１４のポジティブエッジ検出回路の構成例を示す図であり、図３３（Ｂ）はその動作例を示すタイミングチャートである。
【図３４】図３４（Ａ）は図１４のネガティブエッジ検出回路の構成例を示す図であり、図３４（Ｂ）はその動作例を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
図１（Ａ）は、電圧レギュレータ回路の構成例を示す図である。直流電圧源３０１は、電源電圧Ｖｉｎを出力する。ｐチャネル電界効果トランジスタ３０４は、ソースが直流電圧源３０１に接続され、ドレインがノードＮ１１に接続される。抵抗Ｒ１は、ノードＮ１１及びＮ１２間に接続される。抵抗Ｒ２は、ノードＮ１２及びグランド電位ノード間に接続される。容量３０５は、ノードＮ１１及びＮ１２間に接続される。エラーアンプ３０３は、ノードＮ１２の電圧及び参照電圧Ｖｒｅｆを比較し、比較結果の電圧をトランジスタ３０４のゲートに出力する。ノードＮ１１の電圧Ｖｏｕｔは、論理回路３１３に電源電圧として供給される。エラーアンプ３０３の動作により、ノードＮ１２の電圧が参照電圧Ｖｒｅｆと同一になるようにフィードバック制御され、一定値の電圧Ｖｏｕｔが生成される。
【００１３】
図１（Ｂ）は、エラーアンプ３０３の動作速度が遅い場合の生成電圧Ｖｏｕｔを示す図である。論理回路３１３の負荷電流Ｉａが増加すると、電圧Ｖｏｕｔが低下する。すると、エラーアンプ３０３の動作により、電圧Ｖｏｕｔは一定値に戻る。しかし、エラーアンプ３０３の動作速度が遅いと、負荷電流Ｉａの増加時に、電圧Ｖｏｕｔの電圧降下が大きく、電圧Ｖｏｕｔの復帰時間が長くなってしまう問題がある。
【００１４】
図２は、エラーアンプ３０３の動作速度が速い場合の生成電圧Ｖｏｕｔを示す図である。領域２０２において、論理回路３１３の負荷電流Ｉａが増加すると、エラーアンプ３０３は高速で電圧Ｖｏｕｔを一定値に戻すので、電圧Ｖｏｕｔの電圧降下は小さく、電圧Ｖｏｕｔの復帰時間は短くなる。しかし、領域２０３において、論理回路３１３の負荷電流Ｉａが減少すると、電圧Ｖｏｕｔのバウンス変動後、電圧Ｖｏｕｔが戻りすぎて、アンダーシュートが起こる。負荷電流Ｉａが減少するときは、増加するときとは逆に、電圧Ｖｏｕｔが一時的に上昇してしまうが、これが一定値に戻るとき、アンダーシュートが起こる。このアンダーシュートも電圧の低下であり、論理回路３１３の最大動作周波数を低下させる原因となる。また、エラーアンプ３０３の動作速度が速いと、無負荷の時に位相余裕が無くなり、領域２０１において、フィードバック制御が不安定になりやすく、安定化容量が無い場合には、出力電圧Ｖｏｕｔにリップルが出る場合がある。
【００１５】
特に、電圧レギュレータ回路を、その負荷となる論理回路３１３と一緒に半導体集積回路上に実装する場合には（オンチップ電圧レギュレータ回路の場合には）、安定化容量を付けることが出来ない。オンチップ電圧レギュレータ回路の出力に安定化容量を付ける場合には、半導体集積回路にそのための端子が必要になる上に、基板上に安定化容量を配置することになり、基板上の実装部品が増えるので電圧レギュレータ回路をオンチップ化するメリットが無くなる。そのため、負荷過渡応答性を落とさずに、無負荷から最大負荷の範囲で、フィードバック制御を安定にするのは難しい。
【００１６】
図３は、実施形態による電圧レギュレータ回路の構成例を示す図である。直流電圧源３０１は、グランド電位ノードに接続され、電源電圧Ｖｉｎを出力する。ｐチャネル電界効果トランジスタ３０４は、ソースが直流電圧源３０１に接続され、ドレインがノードＮ１１に接続される。抵抗Ｒ１は、ノードＮ１１及びＮ１２間に接続される。抵抗Ｒ２は、ノードＮ１２及びグランド電位ノード間に接続される。容量３０５は、ノードＮ１１及びＮ１２間に接続される。なお、容量３０５は、削除してもよい。直流電圧源３０２は、グランド電位ノードに接続され、参照電圧Ｖｒｅｆを出力する。エラーアンプ３０３は、ノードＮ１２の電圧及び参照電圧Ｖｒｅｆを比較し、比較結果の電圧を出力する。ｎチャネル電界効果トランジスタ３１０は、エラーアンプ３０３の電流源であり、ドレイン及びソースがエラーアンプ３０３及びグランド電位間に接続される。なお、電流源は１個のｎチャネル電界効果トランジスタ３１０で構成されることに限定されず、ｎチャネル電界効果トランジスタ３１０はバイアス電圧Ｖｂにより電流量を制御する電流源を示すものであり、種々の電流源が適用可能である。バイアス生成回路３１１は、制御信号ＣＴＬに応じて、バイアス電圧Ｖｂを生成し、トランジスタ３１０のゲートに出力する。インバータ３０８は、信号ＢＯＯＳＴの論理反転信号を出力する。ｎチャネル電界効果トランジスタ３０６は、ソースがエラーアンプ３０３の出力端子に接続され、ドレインがトランジスタ３０４のゲートに接続され、ゲートがインバータ３０８の出力端子に接続される。ｎチャネルトランジスタ３０７は、ソースがグランド電位ノードに接続され、ドレインがトランジスタ３０４のゲートに接続され、ゲートには信号ＢＯＯＳＴが供給される。ノードＮ１１の電圧Ｖｏｕｔは、論理回路（第１の回路）３１３に電源電圧として供給される。エラーアンプ３０３の動作により、ノードＮ１２の電圧が参照電圧Ｖｒｅｆと同一になるようにフィードバック制御され、一定値の電圧Ｖｏｕｔが生成される。制御回路３１２は、クロック信号ＣＫ１〜ＣＫｎ、周波数スケーリング通知信号ＦＲＥＱ＿ＵＰ，ＦＲＥＱ＿ＤＮ、及びステート通知信号ＳＴＡＴＥを論理回路３１３から入力し、論理回路３１３の負荷の変動に応じて、信号ＢＯＯＳＴ及びＣＴＬを生成する。論理回路３１３は、周波数が増加すると周波数スケーリング通知信号ＦＲＥＱ＿ＵＰを出力し、周波数が減少すると周波数スケーリング通知信号ＦＲＥＱ＿ＤＮを出力する。
【００１７】
トランジスタ３０４は、ソースが電圧源３０１の電源電圧ノードに接続され、ドレインが論理回路３１３の電源電圧端子に接続される。エラーアンプ３０３は、トランジスタ３０４のドレイン電圧又はそれに応じた電圧と参照電圧Ｖｒｅｆとの差電圧をトランジスタ３０４のゲートに出力する。トランジスタ（第１のスイッチ）３０７は、トランジスタ３０４のゲートをグランド電位ノード（第１の電位ノード）に接続する。制御回路３１２は、論理回路３１３の負荷の変動を検出すると、エラーアンプ３０３の動作速度を制御する。
【００１８】
図４は、論理回路３１３の負荷が無負荷から有負荷に変動した場合のタイミングチャートである。制御回路３１２は、領域４０１において、論理回路３１３のすべてのクロック信号ＣＫ１〜ＣＫｎが遮断されているときには、論理回路３１３の負荷が無負荷であると判断する。無負荷であるときには、制御回路３１２は、信号ＢＯＯＳＴ及びＣＴＬをローレベルにする。信号ＢＯＯＳＴがローレベルのとき、トランジスタ３０６がオンし、トランジスタ３０７がオフする。その結果、トランジスタ３０７のゲート電圧Ｖｐは、エラーアンプ３０３の出力電圧と同一になり、電圧Ｖｏｕｔが一定値になる。また、信号ＣＴＬがローレベルのとき、バイアス生成回路３１１は、低いバイアス電圧Ｖｂを出力する。すると、電流源３１０の電流値が小さくなり、エラーアンプ３０３の動作速度が低速の第１の動作速度になる。領域４０２の無負荷時には、エラーアンプ３０３の動作速度を遅くすることにより、電圧Ｖｏｕｔのリップルを防止することができる。
【００１９】
その後、制御回路３１２は、論理回路３１３のクロック信号ＣＫ１〜ＣＫｎのうちの少なくとも一部のクロック信号でパルスが発生していれば有負荷であると判断する。有負荷になると、負荷が増加するので、制御回路３１２は、信号ＢＯＯＳＴをハイレベルにする。信号ＢＯＯＳＴがハイレベルのとき、トランジスタ３０６がオフし、トランジスタ３０７がオンする。その結果、トランジスタ３０７のゲート電圧Ｖｐは０Ｖになり、トランジスタ３０７は完全にオンする。すると、電圧Ｖｏｕｔは、電源電圧Ｖｉｎと同一になり、負荷変動による電圧Ｖｏｕｔの低下を防止できる。その後、第２の期間経過後、制御回路３１２は、信号ＢＯＯＳＴをローレベルにする。すると、トランジスタ３０６はオンし、トランジスタ３０７はオフし、上記の無負荷と同じ動作を行う。この際、信号ＣＴＬはローレベルであり、エラーアンプ３０３の動作速度は遅いので、領域４０４において、電圧Ｖｏｕｔの変化のアンダーシュートを防止することができる。
【００２０】
その後、第３の期間４０３経過後、制御回路３１２は、信号ＣＴＬをハイレベルにする。第３の期間４０３は、電圧Ｖｏｕｔが一定値に戻るのに十分な期間である。信号ＣＴＬがハイレベルになると、バイアス生成回路３１１は、高いバイアス電圧Ｖｂを出力する。すると、電流源３１０の電流値が大きくなり、エラーアンプ３０３の動作速度が高速の第２の動作速度になる。負荷電流Ｉａが流れているときには、エラーアンプ３０３を高速動作させることにより、負荷過渡応答特性を良くし、安定した一定の電圧Ｖｏｕｔを生成することができる。
【００２１】
図５は、論理回路３１３の負荷が増加する場合のタイミングチャートである。制御回路３１２は、論理回路３１３のクロック信号ＣＫ１〜ＣＫｎのうちでパルスが発生しているクロック信号の数が増えると、負荷の増加であると判断する。負荷が増加すると、制御回路３１２は、信号ＢＯＯＳＴをローレベルからハイレベルに変え、信号ＣＴＬをハイレベルからローレベルに変える。図４と同様に、信号ＢＯＯＳＴをハイレベルにすることにより、電圧Ｖｏｕｔを電源電圧Ｖｉｎと同一にし、負荷増加による電圧Ｖｏｕｔの低下を防止できる。また、信号ＣＴＬをローレベルにすることにより、エラーアンプ３０３の動作速度を低速にすることができる。その後の動作は、図４と同様であり、領域４０４における電圧Ｖｏｕｔのアンダーシュートを防止できる。
【００２２】
図６は、周波数スケーリング通知信号ＦＲＥＱ＿ＵＰによる負荷増加の場合のタイミングチャートである。制御回路３１２は、周波数スケーリング通知信号ＦＲＥＱ＿ＵＰにパルスが発生すると、論理回路３１３の動作周波数が高くなると判断し、負荷の増加であると判断する。負荷が増加すると、制御回路３１２は、信号ＢＯＯＳＴをローレベルからハイレベルに変え、信号ＣＴＬをハイレベルからローレベルに変える。図４と同様に、信号ＢＯＯＳＴをハイレベルにすることにより、電圧Ｖｏｕｔを電源電圧Ｖｉｎと同一にし、負荷増加による電圧Ｖｏｕｔの低下を防止できる。また、信号ＣＴＬをローレベルにすることにより、エラーアンプ３０３の動作速度を低速にすることができる。その後の動作は、図４と同様であり、領域４０４における電圧Ｖｏｕｔのアンダーシュートを防止できる。
【００２３】
図７は、ステート通知信号ＳＴＡＴＥによる負荷増加の場合のタイミングチャートである。制御回路３１２は、ステート通知信号ＳＴＡＴＥが論理回路３１３のアイドル（ＩＤＬＥ）状態を示す状態から、ステート通知信号ＳＴＡＴＥが論理回路３１３の非アイドル状態を示す状態に変化すると、論理回路３１３の負荷が増加したと判断する。負荷が増加すると、制御回路３１２は、信号ＢＯＯＳＴをローレベルからハイレベルに変え、信号ＣＴＬをハイレベルからローレベルに変える。図４と同様に、信号ＢＯＯＳＴをハイレベルにすることにより、電圧Ｖｏｕｔを電源電圧Ｖｉｎと同一にし、負荷増加による電圧Ｖｏｕｔの低下を防止できる。また、信号ＣＴＬをローレベルにすることにより、エラーアンプ３０３の動作速度を低速にすることができる。その後の動作は、図４と同様であり、領域４０４における電圧Ｖｏｕｔのアンダーシュートを防止できる。
【００２４】
以上のように、制御回路３１２は、論理回路３１３の負荷が増えると、エラーアンプ３０３を第１の動作速度で動作させ、トランジスタ３０７をオンし、第２の期間経過後に、トランジスタ３０７をオフし、第３の期間経過後に、エラーアンプ３０３を第１の動作速度より速い第２の動作速度で動作させる。
【００２５】
また、図４に示すように、制御回路３１２は、論理回路３１３が無負荷になると、エラーアンプ３０３を低速の第１の動作速度で動作させ、論理回路３１３が有負荷になると、トランジスタ３０７をオンし、第２の期間経過後に、トランジスタ３０７をオフし、第３の期間経過後に、エラーアンプ３０３を高速の第２の動作速度で動作させる。
【００２６】
図８は、論理回路３１３の負荷が減少する場合のタイミングチャートである。制御回路３１２は、論理回路３１３のクロック信号ＣＫ１〜ＣＫｎのうちのパルスが発生しているクロック信号の数が減少すると、論理回路３１３の負荷が減少したと判断する。負荷が減少すると、制御回路３１２は、信号ＢＯＯＳＴのローレベルを維持し、信号ＣＴＬをハイレベルからローレベルに変える。上記と同様に、信号ＣＴＬをローレベルにすることにより、エラーアンプ３０３の動作速度を低速にすることができる。領域８０１において、負荷減少により電圧Ｖｏｕｔのバウンス変動が生じる。この際、エラーアンプ３０３の動作速度は低速であるので、領域８０２において電圧Ｖｏｕｔのアンダーシュートを防止できる。電圧Ｖｏｕｔが一定値に戻った第１の期間経過後、制御回路３１２は、信号ＣＴＬをハイレベルにする。すると、エラーアンプ３０３の動作速度が速くなり、負荷過渡応答特性を良くし、安定した一定値の電圧Ｖｏｕｔを出力することができる。
【００２７】
図９は、周波数スケーリング通知信号ＦＲＥＱ＿ＤＮによる負荷減少の場合のタイミングチャートである。制御回路３１２は、周波数スケーリング通知信号ＦＲＥＱ＿ＤＮにパルスが発生すると、論理回路３１３の動作周波数が低くなると判断し、負荷の減少であると判断する。負荷が減少すると、図８と同様に、制御回路３１２は、信号ＢＯＯＳＴのローレベルを維持し、信号ＣＴＬをハイレベルからローレベルに変える。信号ＣＴＬをローレベルにすることにより、エラーアンプ３０３の動作速度を低速にすることができ、領域８０２における電圧Ｖｏｕｔのアンダーシュートを防止できる。
【００２８】
図１０は、ステート通知信号ＳＴＡＴＥによる負荷減少の場合のタイミングチャートである。制御回路３１２は、ステート通知信号ＳＴＡＴＥが論理回路３１３の非アイドル状態を示す状態からアイドル状態を示す状態に変化すると、論理回路３１３の負荷が減少したと判断する。負荷が減少すると、図８と同様に、制御回路３１２は、信号ＢＯＯＳＴのローレベルを維持し、信号ＣＴＬをハイレベルからローレベルに変える。信号ＣＴＬをローレベルにすることにより、エラーアンプ３０３の動作速度を低速にすることができ、領域８０２における電圧Ｖｏｕｔのアンダーシュートを防止できる。
【００２９】
図１１は、論理回路３１３の負荷が有負荷から無負荷に変動した場合のタイミングチャートである。制御回路３１２は、論理回路３１３のクロック信号ＣＫ１〜ＣＫｎのうちの少なくも一部のクロック信号でパルスが発生している状態から、すべてのクロック信号ＣＫ１〜ＣＫｎが遮断された状態に変化すると、論理回路３１３の負荷が有負荷から無負荷に変動したとして負荷の減少を判断する。制御回路３１２は、有負荷から無負荷に変動すると、図８と同様に、信号ＢＯＯＳＴのローレベルを維持し、信号ＣＴＬをハイレベルからローレベルに変える。ただし、無負荷になった場合には、信号ＣＴＬのローレベルを維持する。これにより、無負荷時の電圧Ｖｏｕｔのリップルを防止することができる。
【００３０】
以上のように、制御回路３１２は、論理回路３１３の負荷が減ると、エラーアンプ３０３の動作速度を第２の動作速度から第２の動作速度より遅い第１の動作速度に変える。
【００３１】
また、図８〜１０に示すように、制御回路３１２は、論理回路３１３の負荷が減り、かつ負荷減少後に有負荷であるときには、エラーアンプ３０３の動作速度を高速の第２の動作速度から低速の第１の動作速度に変え、第１の期間経過後に、エラーアンプ３０３を高速の第２の動作速度で動作させる。
【００３２】
また、図１１に示すように、制御回路３１２は、論理回路３１３の負荷が減り、かつ負荷減少後に無負荷であるときには、エラーアンプ３０３の動作速度を高速の動作速度から低速の第１の動作速度に変えて維持する。
【００３３】
また、制御回路３１２は、論理回路３１３の負荷の増減、論理回路３１３の無負荷若しくは有負荷、論理回路３１３の動作周波数の変動、又は論理回路３１３のアイドル状態若しくは非アイドル状態を検出することにより、論理回路３１３の負荷の変動を検出する。
【００３４】
また、制御回路３１２は、論理回路３１３のクロック信号ＣＫ１〜ＣＫｎ、論理回路３１３の周波数スケーリング通知信号ＦＲＥＱ＿ＵＰ，ＦＲＥＱ＿ＤＮ、又はステート通知信号ＳＴＡＴＥを基に、論理回路３１３の負荷の変動を検出する。
【００３５】
また、制御回路３１２は、エラーアンプ３０３の電流源３１０の電流値を制御することにより、エラーアンプ３０３の動作速度を変える。
【００３６】
図１２は、図３のバイアス生成回路３１１の構成例を示す図である。バンドギャップリファレンス回路１２０１は、バンドギャップ電圧Ｖｂｇを生成する。抵抗Ｒ３、Ｒ４及びＲ５の直列接続回路は、バンドギャップリファレンス回路１２０１及びグランド電位ノード間に接続される。電圧Ｖｂｇを分圧抵抗Ｒ３， Ｒ４， Ｒ５で分圧し、信号ＣＴＬにより出力する電圧を切り替える。インバータ１２０４は、信号ＣＴＬの論理反転信号を出力する。信号ＣＴＬがローレベルのときには、トランジスタ１２０３がオンし、トランジスタ１２０２がオフし、ノードＮ２２の電圧Ｖｂ＝Ｖｂｇ×Ｒ５／（Ｒ３＋Ｒ４＋Ｒ５）が出力される。信号ＣＴＬがハイレベルのときには、トランジスタ１２０３がオフし、トランジスタ１２０２がオンし、ノードＮ２１の電圧Ｖｂ＝Ｖｂｇ×（Ｒ４＋Ｒ５）／（Ｒ３＋Ｒ４＋Ｒ５）が出力される。
【００３７】
図１３は、ステート通知信号ＳＴＡＴＥの生成方法の一例を示す図である。論理回路３１３は、自己のステートマシンのステートを表すレジスタの値がアイドル状態（ＩＤＬＥ）１３０１を表すコードと一致するのであればステート通知信号ＳＴＡＴＥをハイレベルにし、一致しなければ非アイドル状態であるとしてステート通知信号ＳＴＡＴＥをローレベルにする。
【００３８】
図１４は、図３の制御回路３１２の構成例を示す図である。クロックパルス検出回路１４０１は、クロック信号ＣＫ１及びパルス幅Ｔｗ１を入力し、クロック信号ＣＫ１のパルスを検出する。クロックパルス検出回路１４０２〜１４０ｎは、それぞれクロックパルス検出回路１４０１と同様に、クロック信号ＣＫ２〜ＣＫｎのパルスを検出する。ポジティブエッジ検出回路１４１１〜１４１ｎは、それぞれクロックパルス検出回路１４０１〜１４０ｎの出力信号の立ち上がりエッジを検出する。ポジティブエッジ検出回路１４２１は、周波数スケーリング通知信号ＦＲＥＱ＿ＵＰの立ち上がりエッジを検出する。ポジティブエッジ検出回路１４２２は、ステート通知信号ＳＴＡＴＥの立ち上がりエッジを検出する。論理和回路１４２３は、ポジティブエッジ検出回路１４１１〜１４１ｎ、１４２１、１４２２の出力信号の論理和信号Ｎ１を出力する。
【００３９】
ネガティブエッジ検出回路１４３１〜１４３ｎは、それぞれクロックパルス検出回路１４０１〜１４０ｎの出力信号の立ち下がりエッジを検出する。ポジティブエッジ検出回路１４４１は、周波数スケーリング通知信号ＦＲＥＱ＿ＤＮの立ち上がりエッジを検出する。ネガティブエッジ検出回路１４４２は、ステート通知信号ＳＴＡＴＥの立ち下がりエッジを検出する。論理和回路１４４３は、検出回路１４３１〜１４３ｎ、１４４１、１４４２の出力信号の論理和信号Ｎ２を出力する。
【００４０】
論理和回路１４２４は、クロックパルス検出回路１４０１〜１４０ｎの論理和信号Ｎ３を出力する。パルス生成回路１４５１は、パルス幅Ｔｗ２及び信号Ｎ１を入力し、信号ＢＯＯＳＴを出力する。パルス生成回路１４５２は、信号ＢＯＯＳＴ、パルス幅Ｔｗ３，Ｔｗ４、信号Ｎ２，Ｎ３を入力し、信号ＣＴＬを出力する。
【００４１】
図１５は、図４に対応し、図１４の制御回路３１２の動作例を示すタイミングチャートである。クロック信号ＣＫ１〜ＣＫｎの遮断状態（無負荷状態）からクロック信号ＣＫ１，ＣＬ２のパルスが発生すると、負荷が増加し、信号Ｎ１のパルスが発生し、信号Ｎ３がハイレベルになり、信号ＢＯＯＳＴがローレベルからハイレベルになる。信号ＢＯＯＳＴは、パルス幅Ｔｗ２のパルスになる。信号ＢＯＯＳＴがローレベルになると、パルス幅Ｔｗ４の後、信号ＣＴＬはローレベルからハイレベルに変化する。
【００４２】
図１６は、図５に対応し、図１４の制御回路３１２の動作例を示すタイミングチャートである。クロック信号ＣＫ１〜ＣＫｎのうちのパルスが発生するクロック信号の数が増えると、負荷が増加し、信号Ｎ１のパルスが発生し、信号ＢＯＯＳＴがローレベルからハイレベルになり、信号ＣＴＬがハイレベルからローレベルになる。信号ＢＯＯＳＴは、パルス幅Ｔｗ２のパルスになる。信号ＢＯＯＳＴがローレベルになると、パルス幅Ｔｗ４の後、信号ＣＴＬはローレベルからハイレベルに変化する。
【００４３】
図１７は、図６に対応し、図１４の制御回路３１２の動作例を示すタイミングチャートである。周波数スケーリング通知号ＦＲＥＱ＿ＵＰのパルスが発生すると、負荷が増加し、信号Ｎ１のパルスが発生し、信号ＢＯＯＳＴがローレベルからハイレベルになり、信号ＣＴＬがハイレベルからローレベルになる。信号ＢＯＯＳＴは、パルス幅Ｔｗ２のパルスになる。信号ＢＯＯＳＴがローレベルになると、パルス幅Ｔｗ４の後、信号ＣＴＬはローレベルからハイレベルに変化する。
【００４４】
図１８は、図７に対応し、図１４の制御回路３１２の動作例を示すタイミングチャートである。ステート通知号ＳＴＡＴＥがローレベル（アイドル状態）からハイレベル（非アイドル状態）に変化すると、負荷が増加し、信号Ｎ１のパルスが発生し、信号ＢＯＯＳＴがローレベルからハイレベルになり、信号ＣＴＬがハイレベルからローレベルになる。信号ＢＯＯＳＴは、パルス幅Ｔｗ２のパルスになる。信号ＢＯＯＳＴがローレベルになると、パルス幅Ｔｗ４の後、信号ＣＴＬはローレベルからハイレベルに変化する。
【００４５】
図１９は、図８に対応し、図１４の制御回路３１２の動作例を示すタイミングチャートである。クロック信号ＣＫ１〜ＣＫｎのうちのパルスが発生するクロック信号の数が減ると、負荷が減少し、パルス幅Ｔｗ１の後、信号Ｎ２のパルスが発生し、信号ＣＴＬがハイレベルからローレベルになる。パルス幅Ｔｗ１は、連続クロックパルスの停止を判断するために必要は期間である。信号ＣＴＬは、パルス幅Ｔｗ３の後、ハイレベルになる。
【００４６】
図２０は、図９に対応し、図１４の制御回路３１２の動作例を示すタイミングチャートである。周波数スケーリング通知号ＦＲＥＱ＿ＤＮのパルスが発生すると、負荷が減少し、信号Ｎ２のパルスが発生し、信号ＣＴＬがハイレベルからローレベルになる。信号ＣＴＬは、パルス幅Ｔｗ３の後、ハイレベルになる。
【００４７】
図２１は、図１０に対応し、図１４の制御回路３１２の動作例を示すタイミングチャートである。ステート通知号ＳＴＡＴＥがハイレベル（非アイドル状態）からローレベル（アイドル状態）に変化すると、負荷が減少し、信号Ｎ２のパルスが発生し、信号ＣＴＬがハイレベルからローレベルになる。信号ＣＴＬは、パルス幅Ｔｗ３の後、ハイレベルになる。
【００４８】
図２２は、図１１に対応し、図１４の制御回路３１２の動作例を示すタイミングチャートである。クロック信号ＣＫ１、ＣＫ２のパルスが発生している状態からクロック信号ＣＫ１〜ＣＫの遮断状態（無負荷状態）に変化すると、負荷が減少し、パルス幅Ｔｗ１の後、信号Ｎ２のパルスが発生し、信号Ｎ３がハイレベルからローレベルになり、信号ＣＴＬがハイレベルからローレベルになる。信号ＣＴＬは、ローレベルを維持する。
【００４９】
図２３は、クロックパルス検出回路１４０１の構成例を示す図である。ポジティブエッジ検出回路２３０１は、インバータ２３０２及び論理積回路２３０３を有し、クロック信号ＣＫ１の立ち上がりエッジを検出し、信号Ｎ１を出力する。インバータ２３０４は、信号Ｎ１の論理反転信号を出力する。論理積回路２３０５は、インバータ２３０４の出力信号及び信号Ｎ５の論理積信号を出力する。Ｄ型フリップフロップ２３０６は、入力端子に電源電圧Ｖｉｎを入力し、クロック端子に信号Ｎ１を入力し、リセットバー端子ＲＢに信号Ｎ５を入力し、出力端子から信号Ｎ２を出力する。バッファ２３０７は、信号Ｎ２を増幅し、出力端子ＯＵＴに出力する。リング発振器２３０８は、否定論理積回路２３０９、及びインバータ２３１０，２３１１を有し、信号Ｎ２がハイレベルの期間に発振信号Ｎ３を出力する。カウンタ２３１２は、リセットバー端子ＲＢが論理積回路２３０５の出力端子に接続され、信号Ｎ３のパルスをカウントし、ｍビットのカウント値を出力する。比較器２３１３は、入力端子Ｃにカウンタ２３１２のｍビットのカウント値を入力し、入力端子Ｒにｍビットのパルス幅Ｔｗ１を入力し、出力端子ＯＵＴから比較結果の信号Ｎ４を出力する。具体的には、比較器１７０８は、カウント値及びパルス幅Ｔｗ１が同じであればハイレベルの信号Ｎ４を出力し、異なればローレベルの信号Ｎ４を出力する。Ｄ型フリップフロップ２３１４は、入力端子に信号Ｎ４を入力し、クロック端子に信号Ｎ３を入力し、リセットバー端子ＲＢに信号Ｎ５を入力する。Ｄ型フリップフロップ２３１５は、入力端子に電源電圧Ｖｉｎを入力し、クロック端子にＤ型フリップフロップ２３１４の出力信号を入力し、リセットバー端子ＲＢに信号Ｎ５を入力する。インバータ２３１６は、Ｄ型フリップフロップ２３１５の出力信号の論理反転信号を出力する。論理積回路２３１７は、インバータ２３１６の出力信号及びリセット信号ＲＳ１の論理積信号Ｎ５を出力する。
【００５０】
図２４（Ａ）及び（Ｂ）は、図２３のクロックパルス検出回路１４０１の動作例を示すタイミングチャートである。図２４（Ａ）において、クロック信号ＣＫ１のパルスが発生すると、信号Ｎ３の連続パルスが発生し、出力端子ＯＵＴがハイレベルになる。すなわち、クロック信号ＣＫ１の最初の立ち上がりエッジが検出されると、出力端子ＯＵＴがローレベルからハイレベルになる。
【００５１】
図２４（Ｂ）において、クロック信号ＣＫ１のパルスが停止すると、パルス幅Ｔｗ１の経過後に、信号Ｎ４のパルスが発生し、フリップフロップ２３０６，２３１４，２３１５がリセットされる。信号Ｎ４がローレベルからハイレベルになると、出力端子ＯＵＴはハイレベルからローレベルになる。
【００５２】
図２５は、図１４のパルス生成回路１４５１の構成例を示す図である。図２５は、図２３に対して、ポジティブエッジ検出回路２３１０、インバータ２３０４及び論理積回路２３０５を削除したものである。以下、図２５が図２３と異なる点を説明する。フリップフロップ２３０６のクロック端子は、入力端子ＩＮに接続される。カウンタ２３１２のリセットバー端子ＲＢには、信号Ｎ５が入力される。比較器２３１３は、パルス幅Ｔｗ１の代わりにパルス幅Ｔｗ２を入力する。
【００５３】
図２６は、図２５のパルス生成回路１４５１の動作例を示すタイミングチャートである。入力端子ＩＮの信号にパルスが発生すると、パルス幅Ｔｗ２の期間、信号Ｎ３の連続パルスが発生する。入力端子ＩＮの信号の立ち上がりエッジが検出されると、出力端子ＯＵＴはローレベルからハイレベルになる。パルス幅Ｔｗ２の経過後、信号Ｎ４のパルスが発生し、フリップフロップ２３０６，２３１４，２３１５がリセットされる。信号Ｎ４がローレベルからハイレベルになると、出力端子ＯＵＴはハイレベルからローレベルになる。
【００５４】
図２７は、図１４のパルス生成回路１４５２の構成例を示す図である。第１のパルス生成回路２７０１は、入力信号ＩＮ１及びパルス幅Ｔｗ３を入力し、信号Ｎ１を出力する。第２のパルス生成回路２７０２は、信号ＢＯＯＳＴ及びパルス幅Ｔｗ４を入力し、信号Ｎ２を出力する。論理積回路２７０３は、信号Ｎ１、Ｎ２及びＩＮ２の論理積信号を出力端子ＯＵＴに出力する。
【００５５】
図２８は、図２７のパルス生成回路１４５２の動作例を示すタイミングチャートである。領域２８０１は、図４に対応し、無負荷から有負荷に変動する場合を示す。信号ＩＮ２及びＢＯＯＳＴがローレベルからハイレベルになり、信号Ｎ２がハイレベルからローレベルになる。その後、信号ＢＯＯＳＴがローレベルになり、パルス幅Ｔｗ４の後、信号Ｎ２がハイレベルになり、出力端子ＯＵＴがハイレベルになる。
【００５６】
領域２８０２は、図５〜図７に対応し、負荷が増加する場合を示す。信号ＢＯＯＳＴがローレベルからハイレベルになり、信号Ｎ２がハイレベルからローレベルになり、出力端子ＯＵＴがハイレベルからローレベルになる。その後、信号ＢＯＯＳＴがローレベルになり、パルス幅Ｔｗ４の後、信号Ｎ２がハイレベルになり、出力端子ＯＵＴがハイレベルになる。
【００５７】
領域２８０３は、図８〜図１０に対応し、負荷が減少する場合を示す。信号ＩＮ１のパルスが発生し、信号Ｎ１及び出力端子ＯＵＴがハイレベルからローレベルになる。その後、パルス幅Ｔｗ３の後、信号Ｎ１がハイレベルになり、出力端子ＯＵＴがハイレベルになる。
【００５８】
領域２８０４は、図１１に対応し、有負荷から無負荷に変動する場合を示す。信号ＩＮ１のパルスが発生し、信号Ｎ１、ＩＮ２及び出力端子ＯＵＴがハイレベルからローレベルになる。その後、パルス幅Ｔｗ３の後、信号Ｎ１がハイレベルになる。
【００５９】
図２９は、図２７の第１のパルス生成回路２７０１の構成例を示す図である。図２９は、図２５に対して、バッファ２３０７の代わりにインバータ２９０１を設けたものである。以下、図２９が図２５と異なる点を説明する。インバータ２９０１は、信号Ｎ２の論理反転信号を出力端子ＯＵＴに出力する。フリップフロップ２３０６のクロック端子には、入力信号ＩＮ１が入力される。比較器２３１３は、パルス幅Ｔｗ２の代わりにパルス幅Ｔｗ３を入力する。
【００６０】
図３０は、図２９の第１のパルス生成回路２７０１の動作例を示すタイミングチャートである。入力信号ＩＮ１のパルスが発生すると、パルス幅Ｔｗ３の期間、信号Ｎ３の連続パルスが発生する。入力信号ＩＮ１の信号の立ち上がりエッジが検出されると、出力端子ＯＵＴはハイレベルからローレベルになる。パルス幅Ｔｗ３の経過後、信号Ｎ４のパルスが発生し、フリップフロップ２３０６，２３１４，２３１５がリセットされる。信号Ｎ４がローレベルからハイレベルになると、出力端子ＯＵＴはローレベルからハイレベルになる。
【００６１】
図３１は、図２７の第２のパルス生成回路２７０２の構成例を示す図である。図３１は、図２９に対して、インバータ２９０１を削除し、インバータ３１０１，３１０３及びＤ型フリップフロップ３１０２を追加したものである。以下、図３１が図２９と異なる点を説明する。インバータ３１０１は、信号ＢＯＯＳＴの論理反転信号Ｎ１をフリップフロップ２３０６のクロック端子に出力する。フリップフロップ３１０２は、入力端子に電源電圧Ｖｉｎを入力し、クロック端子に信号ＢＯＯＳＴを入力し、リセットバー端子ＲＢに信号Ｎ５を入力する。インバータ３１０３は、フリップフロップ３１０２の出力信号の論理反転信号を出力端子ＯＵＴに出力する。比較器２３１３は、パルス幅Ｔｗ３の代わりにパルス幅Ｔｗ４を入力する。
【００６２】
図３２は、図３１の第２のパルス生成回路２７０２の動作例を示すタイミングチャートである。信号ＢＯＯＳＴがローレベルからハイレベルになると、信号Ｎ１及び出力端子ＯＵＴがハイレベルからローレベルになる。信号ＢＯＯＳＴがハイレベルからローレベルになると、信号Ｎ１がローレベルからハイレベルになり、パルス幅Ｔｗ４の期間、信号Ｎ３の連続パルスが発生する。パルス幅Ｔｗ４の経過後、信号Ｎ４のパルスが発生し、フリップフロップ２３０６，２３１４，２３１５がリセットされる。信号Ｎ４がローレベルからハイレベルになると、出力端子ＯＵＴはローレベルからハイレベルになる。
【００６３】
図３３（Ａ）は図１４のポジティブエッジ検出回路の構成例を示す図であり、図３３（Ｂ）はその動作例を示すタイミングチャートである。インバータ３３０１は、入力端子ＩＮの信号の論理反転信号を出力する。論理積回路３３０２は、インバータ３３０１の出力信号及び入力端子ＩＮの信号の論理積信号を出力端子ＯＵＴに出力する。ポジティブエッジ検出回路は、入力端子ＩＮの信号の立ち上がりエッジを検出すると、出力端子ＯＵＴからパルス信号を出力する。
【００６４】
図３４（Ａ）は図１４のネガティブエッジ検出回路の構成例を示す図であり、図３４（Ｂ）はその動作例を示すタイミングチャートである。インバータ３４０１は、入力端子ＩＮの信号の論理反転信号を出力する。否定論理和回路３４０２は、インバータ３４０１の出力信号及び入力端子ＩＮの信号の否定論理和信号を出力端子ＯＵＴに出力する。ネガティブエッジ検出回路は、入力端子ＩＮの信号の立ち下がりエッジを検出すると、出力端子ＯＵＴからパルス信号を出力する。
【００６５】
上記のように、負荷電流Ｉａの状態を判定することで、安定化容量無しで電圧レギュレータ回路のフィードバック制御を安定にすることができる。また、負荷電流Ｉａの変化を判定することで、電圧レギュレータ回路の負荷過渡応答性を一時的に落とすだけで、出力電圧Ｖｏｕｔのバウンス時にアンダーシュートを抑えることができる。
【００６６】
図４に示すように、最初、無負荷の時は、負荷過渡応答（フィードバック制御の速度）を遅くしておく。こうしておくことで、安定化容量無しでも無負荷時に出力電圧Ｖｏｕｔにリップルが出ない。無負荷の状態から負荷電流Ｉａが流れ出すことを、全クロックドメインのクロックが遮断された状態から、一部もしくは全クロックドメインのクロック供給が開始されることを以て判定する。このとき、負荷電流Ｉａが増加するので、出力電圧ブースト信号ＢＯＯＳＴが発動される。出力電圧ブースト信号ＢＯＯＳＴの解除後、一定時間経過後に、出力電圧Ｖｏｕｔがレギュレーション電圧に落ち着いたら、負荷過渡応答を速くする。出力電圧Ｖｏｕｔがレギュレーション電圧に落ち着いてから、負荷過渡応答が速くなるので、出力電圧Ｖｏｕｔの戻りすぎによるアンダーシュートが抑えられる。
【００６７】
図５〜図７に示すように、負荷電流Ｉａが流れている状態で、負荷電流Ｉａが増加することを検知すれば、出力電圧ブースト信号ＢＯＯＳＴが発動され、それと同時に、負荷過渡応答を遅くする。出力電圧ブースト信号ＢＯＯＳＴの解除後、一定時間経過後に、出力電圧Ｖｏｕｔがレギュレーション電圧に落ち着いたら、負荷過渡応答を速くする。出力電圧Ｖｏｕｔがレギュレーション電圧に落ち着いてから、負荷過渡応答が速くなるので、出力電圧Ｖｏｕｔの戻りすぎによるアンダーシュートが抑えられる。
【００６８】
図８〜図１０に示すように、負荷電流Ｉａが流れている状態で、負荷電流Ｉａが減少することを検知すれば、負荷過渡応答を遅くし、一定時間経過後に、出力電圧Ｖｏｕｔがレギュレーション電圧に落ち着いたら、負荷過渡応答を速くする。出力電圧Ｖｏｕｔがレギュレーション電圧に落ち着いてから、負荷過渡応答が速くなるので、出力電圧Ｖｏｕｔの戻りすぎによるアンダーシュートが抑えられる。
【００６９】
図１１に示すように、負荷電流Ｉａが流れている状態から無負荷になることを、クロックドメインにクロックが供給されている状態から全クロックドメインのクロックが遮断された状態になることを以て判定する。このとき、負荷電流Ｉａが減少するので、負荷過渡応答性を遅くするが、一定時間経過後も、負荷過渡応答は遅いままに維持する。負荷過渡応答が遅い状態なので、アンダーシュートが抑えられ、無負荷時もフィードバック制御が安定し、出力電圧Ｖｏｕｔにリップルが出ない。
【００７０】
以上のように、安定化容量無しで電圧レギュレータ回路のフィードバック制御を安定にすることができる。オンチップ電圧レギュレータ回路で安定化容量をつける場合には、半導体集積回路にそのための端子が必要になり、実装部品として安定化容量を基板上に配置することになるが、安定化容量が不要であれば、このための端子が不要になる。また、実装面積に制限がある携帯機器の基板では、実装部品である安定化容量が不要になることは実装面積の削減というメリットがある。出力電圧Ｖｏｕｔのバウンス後、ならびに、出力電圧ブースト信号ＢＯＯＳＴの解除後のアンダーシュートを抑えることができ、その結果として最大動作周波数の低下を抑えることができる。
【００７１】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７２】
以上の実施形態に関し、さらに以下の付記を開示する。
【００７３】
（付記１）
ソースが電源電圧ノードに接続され、ドレインが第１の回路の電源電圧端子に接続される第１の電界効果トランジスタと、
前記第１の電界効果トランジスタのドレイン電圧又はそれに応じた電圧と参照電圧との差電圧を前記第１の電界効果トランジスタのゲートに出力するエラーアンプと、
前記第１の回路の負荷の変動を検出すると、前記エラーアンプの動作速度を制御する制御回路と
を有することを特徴とする電圧レギュレータ回路。
（付記２）
さらに、前記第１の電界効果トランジスタのゲートを第１の電位ノードに接続することにより前記第１の電界効果トランジスタを完全にオンさせる第１のスイッチを有し、
前記制御回路は、前記第１の回路の負荷が増えると、前記エラーアンプを第１の動作速度で動作させ、前記第１のスイッチをオンし、第２の期間経過後に、前記第１のスイッチをオフし、第３の期間経過後に、前記エラーアンプを前記第１の動作速度より速い第２の動作速度で動作させることを特徴とする付記１記載の電圧レギュレータ回路。
（付記３）
前記制御回路は、前記第１の回路の負荷が減ると、前記エラーアンプの動作速度を第２の動作速度から前記第２の動作速度より遅い第１の動作速度に変えることを特徴とする付記１又は２記載の電圧レギュレータ回路。
（付記４）
前記制御回路は、前記第１の回路が無負荷になると、前記エラーアンプを前記第１の動作速度で動作させ、前記第１の回路が有負荷になると、前記第１のスイッチをオンし、前記第２の期間経過後に、前記第１のスイッチをオフし、前記第３の期間経過後に、前記エラーアンプを前記第２の動作速度で動作させることを特徴とする付記２記載の電圧レギュレータ回路。
（付記５）
前記制御回路は、前記第１の回路の負荷が減り、かつ負荷減少後に有負荷であるときには、前記エラーアンプの動作速度を前記第２の動作速度から前記第１の動作速度に変え、前記第１の期間経過後に、前記エラーアンプを前記第２の動作速度で動作させることを特徴とする付記３記載の電圧レギュレータ回路。
（付記６）
前記制御回路は、前記第１の回路の負荷が減り、かつ負荷減少後に無負荷であるときには、前記エラーアンプの動作速度を前記第２の動作速度から前記第１の動作速度に変えて維持することを特徴とする付記３記載の電圧レギュレータ回路。
（付記７）
前記制御回路は、前記第１の回路の負荷の増減、前記第１の回路の無負荷若しくは有負荷、前記第１の回路の動作周波数の変動、又は前記第１の回路のアイドル状態若しくは非アイドル状態を検出することにより、前記第１の回路の負荷の変動を検出することを特徴とする付記１〜６のいずれか１項に記載の電圧レギュレータ回路。
（付記８）
前記制御回路は、前記第１の回路のクロック信号、前記第１の回路の周波数スケーリング通知信号、又はステート通知信号を基に、前記第１の回路の負荷の変動を検出することを特徴とする付記１〜７のいずれか１項に記載の電圧レギュレータ回路。
（付記９）
前記制御回路は、前記エラーアンプの電流源の電流値を制御することにより、前記エラーアンプの動作速度を変えることを特徴とする付記１〜８のいずれか１項に記載の電圧レギュレータ回路。
【符号の説明】
【００７４】
３０１，３０２  直流電圧源
３０３  エラーアンプ
３０４，３０６，３０７  トランジスタ
３０５  容量
３０８  インバータ
３１１  バイアス生成回路
３１２  制御回路
３１３  論理回路
【図１】
0005742132.tif 000002
【図２】
0005742132.tif 000003
【図３】
0005742132.tif 000004
【図４】
0005742132.tif 000005
【図５】
0005742132.tif 000006
【図６】
0005742132.tif 000007
【図７】
0005742132.tif 000008
【図８】
0005742132.tif 000009
【図９】
0005742132.tif 000010
【図１０】
0005742132.tif 000011
【図１１】
0005742132.tif 000012
【図１２】
0005742132.tif 000013
【図１３】
0005742132.tif 000014
【図１４】
0005742132.tif 000015
【図１５】
0005742132.tif 000016
【図１６】
0005742132.tif 000017
【図１７】
0005742132.tif 000018
【図１８】
0005742132.tif 000019
【図１９】
0005742132.tif 000020
【図２０】
0005742132.tif 000021
【図２１】
0005742132.tif 000022
【図２２】
0005742132.tif 000023
【図２３】
0005742132.tif 000024
【図２４】
0005742132.tif 000025
【図２５】
0005742132.tif 000026
【図２６】
0005742132.tif 000027
【図２７】
0005742132.tif 000028
【図２８】
0005742132.tif 000029
【図２９】
0005742132.tif 000030
【図３０】
0005742132.tif 000031
【図３１】
0005742132.tif 000032
【図３２】
0005742132.tif 000033
【図３３】
0005742132.tif 000034
【図３４】
0005742132.tif 000035