(57)【特許請求の範囲】
【請求項１】
第１のシリコン含有結晶性半導体領域及び第２のシリコン含有結晶性半導体領域上にシリコン含有半導体合金の層を形成することと、
前記第２のシリコン含有結晶性半導体領域から前記シリコン含有半導体合金の層を選択的に除去することと、
第１のトランジスタの第１のゲート電極構造であって、高ｋ誘電体ゲート絶縁層及び前記高ｋ誘電体ゲート絶縁層上に形成される金属含有ゲート電極材質を備えている第１のゲート電極構造を前記シリコン含有半導体合金の層上に形成することと、
第２のトランジスタの第２のゲート電極構造であって、高ｋ誘電体ゲート絶縁層及び第２のゲート電極構造の前記高ｋ誘電体ゲート絶縁層上に形成される金属含有ゲート電極材質を備えている第２のゲート電極構造を前記第２のシリコン含有結晶性半導体領域の上方に形成することと、
前記第１及び第２のトランジスタのドレイン及びソース領域の各々を、前記第１及び第２のシリコン含有結晶性半導体領域の各々に形成することと、を備え、
前記シリコン含有半導体合金の層を形成した後に前記第１のシリコン含有結晶性半導体領域内に第１のドーパント種を導入すると共に前記第２のシリコン含有結晶性半導体領域内に第２のドーパント種を導入することと、
前記第１及び第２のドーパント種を導入するのに先立ち前記シリコン含有半導体合金の層の上方にマスク層を形成することと、
前記第１のドーパント種を導入するために用いられる注入マスクを通じて前記マスク層をエッチングすることによって、前記第２のシリコン含有結晶性半導体領域の上方から前記マスク層を除去することと、を更に備えた方法。
【請求項２】
前記シリコン含有半導体合金の層を除去することは、前記第１のシリコン含有結晶性半導体領域の上方にハードマスク層を選択的に形成することと、前記ハードマスク層に基きエッチングプロセスを実行することとを備えている請求項１の方法。
【請求項３】
前記エッチングプロセスを実行することはウエット化学的エッチングレシピを適用することを備えている請求項２の方法。
【請求項４】
前記エッチングプロセスを実行することはテトラメチルアンモニアヒドロキシド（ＴＭＡＨ）に基いてウエット化学的エッチングレシピを適用することを備えている請求項３の方法。
【請求項５】
前記ハードマスク層を除去するように更なるエッチングプロセスを実行することを更に備えた請求項２の方法。
【請求項６】
前記シリコン含有半導体合金の層を形成することは、前記第１及び第２のシリコン含有結晶性半導体領域を横方向に分離する分離構造上の材質堆積を抑制するように選択的エピタキシャル成長プロセスを実行することを備えている請求項１の方法。
【請求項７】
前記シリコン含有半導体合金の層を形成するのに先立ち分離構造を形成することを更に備え、前記分離構造は前記第１及び第２のシリコン含有結晶性半導体領域を横方向に分離する請求項１の方法。
【請求項８】
前記シリコン含有半導体合金の層を形成した後に分離構造を形成することを更に備え、前記分離構造は前記第１及び第２のシリコン含有結晶性半導体領域を横方向に分離する請求項１の方法。
【請求項９】
前記シリコン含有半導体合金の層を形成するのに先立ち、前記第１及び第２のシリコン含有結晶性半導体領域の横方向の間に分離構造を形成することを更に備えた請求項１の方法。
【請求項１０】
前記シリコン含有半導体合金の層を形成した後に、前記第１及び第２のシリコン含有結晶性半導体領域の横方向の間に分離構造を形成することを更に備えた請求項１の方法。
【請求項１１】
前記半導体合金はシリコン／ゲルマニウム合金を備えている請求項１の方法。
【請求項１２】
第１及び第２のシリコン含有半導体領域上にスレッショルド調節半導体材質を形成することと、
前記第１のシリコン含有半導体領域を覆う注入マスクを用いることによって、前記第２のシリコン含有半導体領域内にドーパント種を導入することと、
前記注入マスクを通じて前記スレッショルド調節半導体材質をエッチングすることによって、前記第２のシリコン含有半導体領域から選択的に前記スレッショルド調節半導体材質を除去することと、
前記スレッショルド調節半導体材質上の第１のトランジスタの第１のゲート電極構造及び前記第２のシリコン含有半導体領域上の第２のトランジスタの第２のゲート電極構造を形成することと、
前記第１及び第２のトランジスタのドレイン及びソース領域の各々を、前記第１及び第２のシリコン含有結晶性半導体領域の各々に形成することと、を備えた方法であって、
前記第１及び第２のゲート電極構造は高ｋ誘電体材質と前記高ｋ誘電体材質上に形成される金属含有電極材質とを備えている方法。
【請求項１３】
前記第２のシリコン含有半導体領域から選択的に前記スレッショルド調節半導体材質を除去することは、マスク層を形成することと、前記注入マスクを用いることによって前記マスク層をパターニングすることと、前記パターニングされたマスク層をエッチングマスクとして用いることによって前記スレッショルド調節半導体合金をエッチングすることとを備えている請求項１２の方法。
【請求項１４】
前記スレッショルド調節半導体材質をエッチングすることはウエット化学的エッチングプロセスを実行することを備えている請求項１３の方法。
【請求項１５】
前記ウエット化学的エッチングプロセスはテトラメチルアンモニアヒドロキシド（ＴＭＡＨ）に基いて実行される請求項１４の方法。
【請求項１６】
前記スレッショルド調節半導体材質を形成するのに先立ち前記第１及び第２のシリコン含有半導体領域の横方向の間に分離構造を形成することを更に備えた請求項１２の方法。
【請求項１７】
前記スレッショルド調節半導体材質を形成した後に前記第１及び第２のシリコン含有半導体領域の横方向の間に分離構造を形成することを更に備えた請求項１２の方法。
【請求項１８】
前記スレッショルド調節半導体材質はシリコン／ゲルマニウム合金を備えている請求項１２の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本開示は、金属含有電極と二酸化シリコン及びシリコン窒化物のようなゲート誘電体に比べて大きな誘電率の高ｋ誘電体とを含む高容量性ゲート構造を備えた進歩的なトランジスタ要素を含む洗練された集積回路に関する。
【背景技術】
【０００２】
ＣＰＵ、記憶デバイス、ＡＳＩＣ（特定用途向け集積回路）等の高度な集積回路の製造は、指定された回路レイアウトに従い所与のチップ区域上に形成されるべき多数の回路要素を必要とし、電界効果トランジスタは、集積回路の性能を実質的に決定する回路要素の１つの重要な種類を代表する。概して多くのプロセス技術が現在のところ実施されており、電界効果トランジスタを含め多くの種類の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＭＯＳ技術が最も有望な手法の１つである。例えばＭＯＳ技術を用いた複雑な集積回路の製造においては、何百万のトランジスタ、例えばｎチャネルトランジスタ及び／又はｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。電界効果トランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、典型的には複数の所謂ｐｎ接合を備えており、ｐｎ接合は、ドレイン及びソース領域と称される高濃度にドープされた領域とその高濃度にドープされた領域に隣接して配置される低濃度にドープされた又は非ドープの領域、例えばチャネル領域との界面によって形成されている。電界効果トランジスタにおいては、チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域に隣接して形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加による伝導性チャネルが形成されている場合、チャネル領域の伝導性は、ドーパント濃度、電荷キャリアの移動度に依存し、そしてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極に制御電圧が印加されている場合に絶縁層の下方に伝導性チャネルを急速に生成する能力と共に、チャネル領域の伝導性は、ＭＯＳトランジスタの性能に大きな影響を与える。このように、ゲート電極の伝導性に依存するチャネルを生成する速度、及びチャネル抵抗率がトランジスタ特性を実質的に決定するので、チャネル長のスケーリング(scaling)並びにそれに関連してチャネル抵抗率の減少及びゲート抵抗率の減少は、集積回路の動作速度の増大を達成するための支配的な設計基準である。
【０００３】
現在、シリコンの実質的に無制限な入手可能性、シリコン並びに関連する材質及びプロセスの十分に理解された特性、並びにこの５０年を超えて蓄積されてきた経験により、集積回路の大半はシリコンに基いて製造されている。従っておそらくシリコンは、大量生産品に対して設計される回路世代のための予測可能な将来において選択される材質であり続けるであろう。半導体デバイスを製造する場合におけるシリコンの重要性に対する１つの理由は、互いに異なる領域の信頼性のある電気的絶縁を可能にするシリコン／二酸化シリコン界面の優れた特性にあった。シリコン／二酸化シリコン界面は高温で安定であり従って、例えば界面の電気的特性を犠牲にすることなくドーパントを活性化し且つ結晶損傷を取り除くための焼鈍サイクルに対して要求されるような後続の高温処理の実行を可能にする。
【０００４】
上述した理由のため、二酸化シリコンは、大抵は多結晶シリコン又は他の金属含有材質からなるゲート電極をシリコンチャネル領域から隔てるゲート絶縁層として、電界効果トランジスタにおいて好適に用いられる。電界効果トランジスタのデバイス性能を着実に向上させることにおいて、スイッチング速度及び駆動電流能力を改善するために、チャネル領域の長さが絶えず減少させられてきた。トランジスタの動作は、所与の供給電圧に対して望ましい駆動電流を供給するのに十分高い電荷密度にまでチャネル領域の表面を反転させるためにゲート電極に供給される電圧によって制御されるので、ゲート電極、チャネル領域及びそれらの間に配置される二酸化シリコンにより形成されるキャパシタによって提供されるある程度の容量性結合は維持される必要がある。チャネル長を減少させることは、トランジスタ動作の間の所謂短チャネル挙動を避けるために大きな容量性結合を必要とすることが判明している。短チャネル挙動は、漏れ電流の増大とスレッショルド電圧のチャネル長への明白な依存とをもたらす可能性がある。比較的低い供給電圧及びそれにより低下させられたスレッショルド電圧を有する積極的に縮小化されたトランジスタデバイスは、漏れ電流の指数関数的な増大に悩まされることがある一方で、ゲート電極のチャネル領域に対する強化された容量性結合を必要とする。このように二酸化シリコン層の厚みは、ゲートとチャネル領域の間で要求される容量を提供するためにこれに対応して減少させられる必要がある。例えば約０．０８μｍのチャネル長は、約１．２ｎｍの薄さの二酸化シリコンからなるゲート絶縁体を必要とする。一般的に極めて短いチャネルを有する高速トランジスタ要素の使用は高速な応用に限定されるであろう一方で、より長いチャネルを有するトランジスタ要素は記憶トランジスタ要素のようにそれほど臨界的でない応用のために用いられるであろうが、極薄の二酸化シリコンゲート絶縁層を通っての電荷キャリアの直接的なトンネリングに起因する比較的大きな漏れ電流は、性能重視の回路(performance driven circuits)に対する要求にもはや適合し得ない１〜２ｎｍの範囲の酸化物厚に対する値に達する可能性がある。
【０００５】
そこで、特に極めて薄い二酸化シリコンゲート層に対して、二酸化シリコン又は少なくともその一部に代わるゲート絶縁層のための材質が検討されてきた。有望な代替的誘電体は、対応して形成されるゲート絶縁層の物理的により大きな厚みが、その大きな厚みにもかかわらず、極めて薄い二酸化シリコン層によって得られたであろうような容量性結合を提供するように、顕著に高い誘電率を呈する材質を含む。一般に、二酸化シリコンとの特定の容量性結合を達成するために要求される厚みは、容量等価厚み(capacitance equivalent thickness)（ＣＥＴ）と称される。従って、一見すると、二酸化シリコンを単純に高ｋ材質で置換することは、１ｎｍ以下の範囲の容量性等価厚みを得るための簡単な方法であるようには思える。
【０００６】
このように二酸化シリコンに代わる高誘電率材質として、ｋが約２５のタンタル酸化物（Ｔａ２Ｏ５）、ｋが約１５０のストロンチウム・チタン酸化物（ＳｒＴｉＯ３）、ハフニウム酸化物（ＨｆＯ２）、ＨｆＳｉＯ、ジルコニウム酸化物（ＺｒＯ２）等が提案されてきた。
【０００７】
高ｋ誘電体にも基いて洗練されたゲートアーキテクチャへ進む場合、多結晶シリコンはゲート誘電体との界面の近傍での電荷キャリア枯渇(charge carrier depletion)に悩まされる可能性があり、それによりチャネル領域とゲート電極の間の実効容量を減少させることがあるので、通常用いられる多結晶シリコン材質と置換するようにゲート電極のための適切な伝導性材質を設けることによってもまた、トランジスタ性能を高めることができる。従って、二酸化シリコン層と比べてそれほど臨界的でない厚みであってさえも高ｋ誘電体材質が高い容量をもたらすことに加えて漏れ電流を許容レベルに維持するゲート積層物(gate stack)が提案されてきた。一方、チタン窒化物、アルミニウム酸化物等のような金属含有非多結晶シリコン材質は、高ｋ誘電体材質と直接的に接続するように形成され得るので、枯渇領域(depletion zone)の存在を実質的に回避することができる。チャネル領域内に伝導性チャネルが形成される電圧を表すトランジスタの低いスレッショルド電圧は、典型的には大きな駆動電流を得ることが望ましいので、通常は、それぞれのチャネルの可制御性は、少なくともｐｎ接合の近傍において洗練された横方向のドーパントプロファイル及びドーパント勾配を必要とする。従って、通常は所謂ハロ領域(halo regions)が、残りのチャネル及び半導体領域の伝導性タイプに対応する伝導性タイプのドーパント種を導入するために、イオン注入によって形成され、その結果、それぞれの拡張並びに深いドレイン及びソース領域の形成の後に結果として得られるｐｎ接合ドーパント勾配が「補強」される。このように、トランジスタのスレッショルド電圧はチャネルの可制御性を有意に決定し、この場合、減少させられたゲート長に対してスレッショルド電圧の顕著な分散(variance)が観察され得る。従って、適切なハロ注入領域を設けることによって、チャネルの可制御性を高めることができ、それにより、スレッショルドロールオフとも称されるスレッショルド電圧の分散を低減すると共に、ゲート長のばらつきを伴うトランジスタ性能の顕著なばらつきを低減することができる。トランジスタのスレッショルド電圧は、ゲート誘電体材質に接触しているゲート材質の仕事関数に大きく影響されるので、考慮中のトランジスタの伝導性タイプに対して実効仕事関数の適切な調節が保証される必要がある。
【０００８】
例えば、チタン窒化物、アルミニウム酸化物等のような適切な金属含有ゲート電極材質がしばしば用いられ、この場合、対応する仕事関数は、ｎチャネルトランジスタのようなトランジスタの１つのタイプに対して適切であるように調節することができる一方で、ｐチャネルトランジスタは、所望のスレッショルド電圧を得るために異なる仕事関数を必要とするであろうし、従って異なる処理をされた金属含有電極材質を必要とするであろう。この場合、異なるトランジスタタイプの要求に適合するために異なるゲート電極材質を提供するように、複雑で且つ洗練された製造レジームが必要にあるであろう。この理由により、特定的に設計された半導体材質のバンドギャップを金属含有ゲート電極材質の仕事関数に適切に「適合させ(adapt)」て、それにより考慮中のトランジスタの所望の低いスレッショルド電圧を得るために、トランジスタデバイスの高ｋ誘電体材質とチャネル領域の間の界面に、特定的に設計された半導体材質を設けることによって、トランジスタデバイスのスレッショルド電圧を適切に調節することが提案されてきた。典型的には、シリコン／ゲルマニウム等のような対応する特定的に設計された半導体材質は、追加的な複雑なプロセスステップをももたらし得るエピタキシャル成長技術によって設けることができるが、エピタキシャル成長技術は、異なる金属含有ゲート電極材質を設けることに比べれば低減された全体的なプロセス複雑性を提供し得るし、あるいは適切なトランジスタ特性を得ることにおいて高い柔軟性を提供し得る。
【０００９】
しかし、スレッショルド調節半導体合金を設けるための製造シーケンスは、半導体ダイ又は基板にわたるスレッショルドばらつきに大きな影響を有し得ることが判明しており、図１Ａ〜１Ｄを参照してこれを更に詳細に説明する。
【００１０】
図１Ａは基板１０１を備えた半導体デバイス１００の断面図を模式的に示しており、基板１０１の上方には、その内部及びその上方に複数のトランジスタ要素を形成するために適切な厚みを有するシリコン含有半導体材質１０３が形成されている。図示される例では、例えば二酸化シリコン材質の形態にある埋め込み絶縁層１０２が基板１０１とシリコン含有半導体材質１０３の間に配置されている。また、第１の結晶性「能動(active)」領域１０３Ａと第２の能動領域１０３Ｂを画定するように、浅い溝分離(shallow trench isolation)のような分離構造１０４が半導体層１０３内に形成されている。この関連において、能動領域は、１つ以上のトランジスタ要素に対してｐｎ接合を形成するように適切なドーパントプロファイルがその内部に生成されることになる半導体材質として理解されるべきである。図示される例では、第１の能動領域１０３Ａはｐチャネルトランジスタに対応しているであろう一方、第２の能動領域１０３Ｂはｎチャネルトランジスタに対応しているであろう。更に、例えば二酸化シリコン材質等の形態にあるマスク層１０５が、少なくとも第１及び第２の能動領域１０３Ａ，１０３Ｂを覆うように形成されるであろう一方で、マスク層１０５を形成するためのプロセスに応じて分離構造１０４は露出させられているであろう。加えて、例えばレジストマスクの形態にあるエッチングマスク１０６が設けられており、エッチングマスク１０６は第２の能動領域１０３Ｂを覆うと共に第１の能動領域１０３Ａは露出させる。
【００１１】
図１Ａに示される半導体デバイス１００は、典型的には以下のプロセス技術に基いて形成され得る。先ず、分離構造１０４が十分に確立されたリソグラフィ、エッチング、堆積、平坦化、及び焼鈍の技術に基いて形成され、この場合、例えばリソグラフィプロセスに基いて半導体層１０３内に溝が形成され、その溝は次いで二酸化シリコン、シリコン窒化物等のような適切な絶縁材質で充填されることになる。過剰な材質を除去すると共に表面形状(surface topography)を平坦化した後、能動領域１０３Ａ，１０３Ｂ内にその内部及びその上方に形成されるべきトランジスタのタイプに対応して基本ドーパント濃度を生成するための対応するドーパント種を導入するために、適切なマスクレジームを用いて活性注入シーケンス(active implantation sequences)を実行することによって、更なる処理が典型的には継続する。ドーパント種を活性化すると共に注入誘起損傷を再結晶化させた後、マスク層１０５を例えば酸化プロセス等に基いて形成することによって更なる処理が継続され得る。次いで、エッチングプロセス１０７の間に除去されるべきマスク層１０５の一部分を露出させるためにエッチングマスク１０６が形成され、エッチングプロセス１０７は、例えばマスク層１０５が二酸化シリコンから構成される場合にはフッ酸（ＨＦ）を用いるウエット化学的エッチングステップとして実行され得る。更に、エッチングマスク１０６を除去した後、後の製造段階において形成されることになる金属含有電極材質との組み合わせにおいてスレッショルド電圧又はバンドギャップエネルギを調節するために適切に設計されたシリコン／ゲルマニウム合金の選択的な堆積に対して第１の能動領域１０３Ａを準備するために、露出された表面が処理され得る。
【００１２】
図１Ｂは選択的エピタキシャル成長プロセス１０８の間における半導体デバイス１００を模式的に示しており、選択的エピタキシャル成長プロセス１０８においては、露出させられた能動領域１０３Ａに対しては顕著な材質堆積が制限され得る一方で誘電体表面区域上の材質堆積は無視し得るように、十分に確立されたレシピに従ってプロセスパラメータが選択される。その結果、選択的エピタキシャル成長プロセス１０８の間、シリコン／ゲルマニウム合金１０９が選択的に能動領域１０３Ａ上に形成され得るが、分離構造１０４上及びマスク層１０５上へのその堆積は抑制され得る。例えば洗練された応用においては、シリコン／ゲルマニウム合金１０９は概ね１０ｎｍ以下の厚みで設けられるであろう一方で、ゲルマニウム濃度は概ね２５原子パーセントであろう。シリコン／ゲルマニウム合金１０９の組成及びその厚みは、最終的に得られるスレッショルド電圧及びそれに伴い最終的に得られるトランジスタ特性に大きな影響を有し得ることが理解されるべきである。
【００１３】
図１Ｃは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、デバイス１００は例えばウエット化学的エッチング環境の形態にあるエッチング環境１１０に曝され、エッチング環境１１２においては、マスク層１０５（図１Ｂ参照）は、能動領域１０３Ｂの材質及び先に堆積させられたシリコン／ゲルマニウム合金１０９に対して選択的に除去される。例えば、エッチング環境１１０はフッ酸に基いて実行され、フッ酸は材質１０３Ｂ及び１０９に対して高度な選択性で二酸化シリコン材質を除去することができる。その後、更なる処理が継続されて、ゲート電極を形成すると共に基本的トランジスタ構造を完成することができる。
【００１４】
図１Ｄは進んだ製造段階における半導体デバイス１００を模式的に示している。この段階においては、ｐチャネルトランジスタ１５０Ａが能動領域１０３Ａの内部及び上方に形成され、またｎチャネルトランジスタ１５０Ｂが能動領域１０３Ｂの内部及び上方に形成される。トランジスタ１５０Ａ，１５０Ｂは両方とも前述したように高ｋ誘電体材質を備えたゲート絶縁層１５１Ｂを含む電極構造１５１を備えている。更に、アルミニウム酸化物、チタン窒化物等のような金属含有電極材質がゲート絶縁層１５１Ｂ上に形成されるであろうし、次いで多結晶シリコン１５１Ｃのような更なる電極材質が形成されるであろう。図示されるように、ｐチャネルトランジスタ１５０Ａにおいては、トランジスタ１５０Ａのスレッショルド電圧、即ち伝導性チャネルがチャネル領域１５３内に形成される電圧が、合金１０９並びに材質１５１Ｂ及び１５１Ａの特性と、前述したように洗練されたドーパントプロファイルに基いて形成されるであろうドレイン及びソース領域１５４の対応する特性との組み合わせによって決定され得るように、ゲート絶縁層１５１Ｂがシリコン／ゲルマニウム合金１０９上に形成されている。一方、トランジスタ１５０Ｂのチャネル領域１５３のバンドギャップ構造は、結合材質１５１Ｂ，１５１Ａに対して適切である。
【００１５】
トランジスタ１５０Ａ，１５０Ｂは、ゲート絶縁層１５１Ｂ、電極材質１５１Ａ及び多結晶シリコン材質１５１Ｃの堆積と洗練されたリソグラフィ及びエッチングの技術を用いるそれらのパターニングとを含む十分に確立された製造技術に基いて形成され得る。その後、ドレイン及びソース領域１５４に対する縦方向及び横方向のドーパントプロファイルを適切に画定するために、スペーサ構造１５２を形成するための製造シーケンスとの組み合わせにおいて、対応する注入シーケンスが実行され得る。ドーパントを活性化すると共に注入誘起損傷を再結晶化するための対応する焼鈍プロセスの後、必要であればドレイン及びソース領域１５４並びに多結晶シリコン材質１５１Ｃの内部に金属シリサイド領域（図示せず）を形成することによって、基本的トランジスタ構造が完成され得る。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
ｐチャネルトランジスタ１５０Ａのスレッショルド電圧は、シリコン／ゲルマニウム合金１０９を設けることによって効果的に調節することができるが、ｐチャネルトランジスタのスレッショルド電圧の大きなばらつきが観察されることがあり、特に密にパッキングされたデバイス領域及びデバイス区域(densely packed device regions and the device areas)におけるｐチャネルトランジスタのスレッショルド電圧の著しい偏差が観察されることがある。従って、５０ｎｍ以下のゲート長を有する高度に縮小化されたトランジスタ要素を必要とする洗練された応用に対しては、洗練された高ｋ金属ゲート電極構造を備えたトランジスタのスレッショルド電圧を調節するための従来の戦略は、従来のプロセスフローにおいて生じる大きなスレッショルドばらつきに起因して、それほど望ましくはないであろう。
【００１７】
上述した状況に鑑み、本開示は、チャネル領域内に設けられる半導体合金に基いて効果的なスレッショルド調節が達成され得る一方で、上で特定した１つ以上の問題の影響を回避し又は少なくとも低減することができる製造技術及び半導体デバイスに関連している。
【課題を解決するための手段】
【００１８】
概して、本開示は、スレッショルド調節半導体材質の堆積の間におけるプロセス不均一性を低減することによって、スレッショルド調節半導体合金を含むトランジスタのスレッショルドばらつきを大幅に低減し得る半導体デバイス及び製造技術を提供する。この目的のために、スレッショルド調節半導体材質を堆積させるためのエピタキシャル成長プロセスの間における「パターンローディング(pattern loading)」の程度が減少させられてよく、それにより、個々の半導体ダイ及び全体的な基板にわたる高度な均一性を得ることができる。この点において、「パターンローディング」の用語は、対応する材質がその上に堆積させられることになる区域の「近隣(neighborhood)」に依存する堆積プロセスの間における層厚及び／又は材質組成のばらつきの影響として理解することができる。即ち、典型的には、堆積挙動は局所的な堆積条件に依存するであろうし、同時に堆積条件は堆積区域の近隣によって決定されるであろうし、この場合、特に密にパッキングされたデバイス領域と密でなくパッキングされたデバイス領域の間での顕著な差が観察されることがある。従って、ここに開示される原理に従うと、スレッショルド調節材質をより「グローバルな(global)」様態で堆積させると共に後続の均一で且つ十分に可制御なパターニングシーケンスでこれをパターニングすることによって、対応する局所的堆積条件はより均一になり得る。
【００１９】
ここに開示される１つの例示的な方法は、第１のシリコン含有結晶性半導体領域及び第２のシリコン含有結晶性半導体領域上にシリコン含有半導体合金の層を形成することを備えている。方法はまた、第２のシリコン含有結晶性半導体領域からシリコン含有半導体合金の層を選択的に除去することを備えている。更に、方法は、第１のトランジスタの第１のゲート電極構造をシリコン含有半導体合金の層上に形成することを備えており、ここでは、第１のゲート電極構造は、高ｋ誘電体ゲート絶縁層及び高ｋ誘電体ゲート絶縁層上に形成される金属含有ゲート電極材質を備えている。最後に、方法は、第２のトランジスタの第２のゲート電極構造を第２のシリコン含有結晶性半導体領域の上方に形成することとを備えており、ここでは、第２のゲート電極構造は、高ｋ誘電体ゲート絶縁層及びその上に形成される金属含有ゲート電極材質を備えている。
【００２０】
ここに開示される更なる例示的な方法は、第１及び第２のシリコン含有半導体領域上にスレッショルド調節半導体材質を形成することを備えている。また、第１のシリコン含有半導体領域を覆う注入マスクを用いることによって、第２のシリコン含有半導体領域内にドーパント種が導入される。方法は更に、注入マスクに基いて第２のシリコン含有半導体領域から選択的にスレッショルド調節半導体材質を除去することを備えている。最後に、方法は、スレッショルド調節半導体材質上の第１のトランジスタの第１のゲート電極構造及び第２のシリコン含有半導体領域上の第２のトランジスタの第２のゲート電極構造を形成することとを備えており、第１及び第２のゲート電極構造は、高ｋ誘電体材質と高ｋ誘電体材質上に形成される金属含有電極材質とを備えている。
【００２１】
ここに開示される１つの例示的な半導体デバイスは、概ね１００ナノメートル以下のピッチを規定する複数の密にパッキングされた第１のｐチャネルトランジスタを備えた第１のデバイス領域を備えている。第１のｐチャネルトランジスタの各々は、第１のシリコン含有半導体領域の内部及び上方に形成されると共に、第１のｐチャネルトランジスタの各々のチャネル領域内のスレッショルド調節半導体合金の第１の層を備えている、半導体デバイスは更に、１００ナノメートルを超えるピッチを規定する複数の第２のｐチャネルトランジスタを備えた第２のデバイス領域を備えており、第２のｐチャネルトランジスタの各々は、第２のシリコン含有半導体領域の内部及び上方に形成されると共に、第２のｐチャネルトランジスタの各々のチャネル領域内のスレッショルド調節半導体合金の第２の層を備えている。また、スレッショルド調節半導体合金の第１及び第２の層の材質組成及び／又は層厚の均一性の程度は、概ね±２パーセントである。
【図面の簡単な説明】
【００２２】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００２３】
【図１Ａ】図１Ａは従来の戦略に従いスレッショルド調節シリコン／ゲルマニウム合金を設けることにおける種々の製造段階の間のｐチャネル及びｎチャネルトランジスタを含む洗練された半導体デバイスを模式的に示す断面図（その１）である。
【図１Ｂ】図１Ｂは従来の戦略に従いスレッショルド調節シリコン／ゲルマニウム合金を設けることにおける種々の製造段階の間のｐチャネル及びｎチャネルトランジスタを含む洗練された半導体デバイスを模式的に示す断面図（その２）である。
【図１Ｃ】図１Ｃは従来の戦略に従いスレッショルド調節シリコン／ゲルマニウム合金を設けることにおける種々の製造段階の間のｐチャネル及びｎチャネルトランジスタを含む洗練された半導体デバイスを模式的に示す断面図（その３）である。
【図１Ｄ】図１Ｄは従来の戦略に従いスレッショルド調節シリコン／ゲルマニウム合金を設けることにおける種々の製造段階の間のｐチャネル及びｎチャネルトランジスタを含む洗練された半導体デバイスを模式的に示す断面図（その４）である。
【図２Ａ】図２Ａは例示的な実施形態に従い高い均一性の対応する半導体領域の上方にスレッショルド調節半導体合金を選択的に形成する種々の製造段階の間の半導体デバイスを模式的に示す断面図（その１）である。
【図２Ｂ】図２Ｂは例示的な実施形態に従い高い均一性の対応する半導体領域の上方にスレッショルド調節半導体合金を選択的に形成する種々の製造段階の間の半導体デバイスを模式的に示す断面図（その２）である。
【図２Ｃ】図２Ｃは例示的な実施形態に従い高い均一性の対応する半導体領域の上方にスレッショルド調節半導体合金を選択的に形成する種々の製造段階の間の半導体デバイスを模式的に示す断面図（その３）である。
【図２Ｄ】図２Ｄは例示的な実施形態に従い高い均一性の対応する半導体領域の上方にスレッショルド調節半導体合金を選択的に形成する種々の製造段階の間の半導体デバイスを模式的に示す断面図（その４）である。
【図２Ｅ】図２Ｅは例示的な実施形態に従い高い均一性の対応する半導体領域の上方にスレッショルド調節半導体合金を選択的に形成する種々の製造段階の間の半導体デバイスを模式的に示す断面図（その５）である。
【図２Ｆ】図２Ｆは更なる例示的な実施形態に従い対応する分離構造を形成するのに先立ちスレッショルド調節半導体合金が形成され得る半導体デバイスを模式的に示す断面図である。
【図２Ｇ】図２Ｇは例示的な実施形態に従い能動領域内に基本的ドーピングを画定するために用いられる注入マスクに基いてスレッショルド調節半導体合金が形成され得る種々の製造段階の間の半導体デバイスを模式的に示す断面図（その１）である。
【図２Ｈ】図２Ｈは例示的な実施形態に従い能動領域内に基本的ドーピングを画定するために用いられる注入マスクに基いてスレッショルド調節半導体合金が形成され得る種々の製造段階の間の半導体デバイスを模式的に示す断面図（その２）である。
【図２Ｉ】図２Ｉは例示的な実施形態に従い能動領域内に基本的ドーピングを画定するために用いられる注入マスクに基いてスレッショルド調節半導体合金が形成され得る種々の製造段階の間の半導体デバイスを模式的に示す断面図（その３）である。
【図２Ｊ】図２Ｊは例示的な実施形態に従い能動領域内に基本的ドーピングを画定するために用いられる注入マスクに基いてスレッショルド調節半導体合金が形成され得る種々の製造段階の間の半導体デバイスを模式的に示す断面図（その４）である。
【図２Ｋ】図２Ｋは例示的な実施形態に従い能動領域内に基本的ドーピングを画定するために用いられる注入マスクに基いてスレッショルド調節半導体合金が形成され得る種々の製造段階の間の半導体デバイスを模式的に示す断面図（その５）である。
【図２Ｌ】図２Ｌはスレッショルド調節半導体合金を設けた後に分離構造が形成され得る例示的な実施形態に従う半導体デバイスを模式的に示す図である。
【図２Ｍ】図２Ｍは例示的な実施形態に従い材質組成及び／又は層厚に関して低減された程度のばらつきでスレッショルド調節半導体合金を複数のｐチャネルトランジスタが有し得る更に進んだ製造段階における半導体デバイスを模式的に示す断面図である。
【発明を実施するための形態】
【００２４】
以下の詳細な説明及び図面に説明される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は、ここに開示される主題を特定の開示される例示的な実施形態に限定することを意図するものではない一方で、むしろ説明されている例示的な実施形態は、本開示の種々の側面を単に例示するものであり、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００２５】
概して、本開示は、高ｋ誘電体材質及び金属含有電極構造に基き初期の製造段階において洗練されたゲート電極構造が形成され得る半導体デバイス及び技術を提供する。この場合、１つのタイプのトランジスタのスレッショルド電圧は、対応するトランジスタのチャネル領域内に適切な半導体材質を設けることによって調節することができ、このことは高い均一性の製造プロセスに基いて達成することができ、それにより、層厚及び／又は材質組成の概ね±５％程度の小さい偏差に基いてスレッショルドばらつきを低減することができる。即ち、半導体デバイス１００を参照して既に説明したように、従来の製造戦略においては、対応する目標値に対して層厚及び／又はゲルマニウム濃度に関して概ね５％のばらつきでシリコン／ゲルマニウム合金を設けることは、顕著なスレッショルドばらつきをもたらし、このスレッショルドばらつきは、概ね５０ｎｍ以下の臨界寸法に基いてトランジスタが形成されるであろう洗練された集積回路の要求に適合し得ないであろう。スレッショルド調節半導体合金を形成するための堆積プロセスの間におけるパターン関連の不均一性は、特に密にパッキングされたトランジスタ要素を含むデバイス区域及びそれほど臨界的ではないパッキング密度のデバイス区域に関して、結果として得られるスレッショルドばらつきに大きな影響を有するであろうことが認識されてきた。従って、幾つかの例示的な実施形態によると、スレッショルド調節半導体合金を形成するための臨界的なエピタキシャル堆積プロセスは、進歩した表面状態に基いて実行されてよく、つまり、半導体合金の均一性の程度が結果として高められ得るように、堆積表面区域及び非堆積区域に関して増大された程度の均一性で実行されてよい。この点において、均一性の程度は、対応するパラメータの所与の目標値の概ね３％の偏差として理解することができる。例えば、スレッショルド調節半導体材質の材質組成は、概ね３％以下で、即ち目標値と比較して±３％で変化してよく、目標値は多数の対応する材質サンプルから取られる平均値によって定義され得る。他の場合には、層厚は対応する目標厚みに対して概ね±３％以下で偏位してよい。
【００２６】
高められた程度の均一性は、幾つかの例示的な実施形態では、スレッショルド調節半導体合金を「非選択的な(non-selective)」様態で堆積させることによって達成することができ、ここでは、半導体合金は、任意のタイプのトランジスタの能動領域上に堆積させられてよく、そして十分に可制御なエッチングプロセスに基いてｎチャネルトランジスタのような１つのタイプのトランジスタから次いで除去されてよい。「非選択的な」堆積という用語は、それにもかかわらず、ある程度の選択性が結晶性半導体表面と誘電体表面区域との間で達成され得る場合についても参照し得ることが理解されるべきであり、誘電体表面区域は分離構造等の形態で設けられるであろう。このように、半導体合金の堆積が結晶性半導体表面に限定されているであろう場合であっても、密にパッキングされたデバイス領域が考慮されているか密でなくパッキングされたデバイス領域が考慮されているかにかかわらず、典型的には両タイプのトランジスタは近接して配置されるであろうという理由で局所的スケールでは極めて類似した堆積条件が達成され得るので、全体的な半導体ダイ又は複数の半導体ダイを含む基板にわたって大幅に改善された堆積条件を達成することができる。他の例示的な実施形態においては、分離構造は半導体合金を高度に非選択的な様態で堆積させた後に形成することができ、それにより堆積条件の均一性を更に高めることができる。ここに開示される幾つかの例示的な実施形態では、半導体合金のパターニングは追加的なリソグラフィステップを必要とすることなしに達成され得るので、高度に効率的な全体的な製造フローを提供することができる。
【００２７】
図２Ａ〜２Ｍを参照して更なる例示的な実施形態をより詳細に以下に説明し、必要である場合には図１Ａ〜１Ｄが再び参照されることがある。
【００２８】
図２Ａは基板２０１及びシリコン含有半導体層２０３を備えた半導体デバイス２００の断面図を模式的に示している。また、幾つかの例示的な実施形態では、例えば図２Ａに示されるように、デバイス２００の少なくとも一部分はＳＯＩアーキテクチャを備えていてよく、ＳＯＩアーキテクチャにおいては、埋め込み絶縁層２０２が基板２０１とシリコン含有半導体層２０３の間に配置されていてよい。しかし、ここに開示される原理は「バルク(bulk)」構造にも容易に適用することができ、バルク構造においては、少なくともデバイス２００の幾つかの部分において埋め込み絶縁層２０２は除かれていてよいことが理解されるべきである。更に、半導体層２０３内には浅い溝分離(shallow trench isolation)のような分離構造２０４が設けられていてよく、それにより第１の能動領域２０３Ａ及び第２の能動領域２０３Ｂが画定され得る。図示される実施形態においては、能動領域２０３Ａ，２０３Ｂは、能動領域２０３Ａ，２０３Ｂの内部及び上方に更に形成されることになる対応するトランジスタの伝導性タイプを規定するための基本的ドーピングを備えていてよい。１つの例示的な実施形態では、能動領域２０３Ａはｐチャネルトランジスタを形成するためにｎドープ領域を代表してよい。同様に能動領域２０３Ｂは、ｎチャネルトランジスタの能動領域を代表してよい。以下、製造シーケンスが論じられ、その製造シーケンスにおいては、能動領域２０３Ａ内に形成されることになるトランジスタのための対応するスレッショルド電圧をもたらすために、スレッショルド調節半導体合金が能動領域２０３Ａ上に選択的に形成されてよい。一方、全体的なデバイス要求及びプロセス要求に応じて、スレッショルド電圧を調節するための対応するメカニズムはまた、能動領域２０３Ｂ内に形成されることになるトランジスタ又は両方のトランジスタに適用され得ることが理解されるべきである。
【００２９】
また、これまでに説明された構成要素に関して、そしてそれらを形成するための製造技術に関して、半導体デバイス１００を参照して既に説明されたのと同じ基準を適用し得る。図示される実施形態では、分離構造２０４を形成し、そして能動領域２０３Ａ，２０３Ｂ内に基本的ドーピングを画定した後、デバイス２００は、十分に確立されたウエット化学的レシピに基づいて実行され得る洗浄プロセス２１１にさらされてよい。例えば、先行する製造ステップの間に形成されたであろう任意の自然酸化物が除去され得る。
【００３０】
図２Ｂはエピタキシャル成長プロセス２０８の間における半導体デバイス２００を模式的に示しており、エピタキシャル成長プロセス２０８においては、例えばシリコン／ゲルマニウム材質等の形態にある半導体合金２０９が、従来の戦略と比べて表面状態の高い均一性に基いて堆積され得る。即ち、１つの例示的な実施形態では、エピタキシャル成長プロセス２０８は、「選択的(selective)」堆積レシピのような十分に確立されたプロセスパラメータに基いて実行することができ、この場合、材質密着は実質的に領域２０３Ａ，２０３Ｂのような露出させられた結晶性表面区域上で生じ得る一方で、分離構造２０４のような誘電体表面区域上での明白な材質堆積は抑制され得る。この意味において、プロセス２０８は選択的エピタキシャル成長プロセスと称されてよいが、半導体合金２０９は、能動領域２０３Ａ，２０３Ｂに対して非選択的な様態で形成されてもよい。つまり、その上への材質２０９の堆積が従来どおり抑制される領域２０３Ｂのような１つ以上の更なるトランジスタ要素又は能動領域が領域２０３Ａに極く接近して典型的には配置されるという理由で、対応するデバイス領域内の全体的なパッキング密度にかかわらず能動領域２０３Ａの堆積に対する局所的近傍は類似しているであろうから、従来の手法とは対照的に、領域２０３Ａ，２０３Ｂの表面区域のすぐ上での堆積速度及び／又は任意の前駆体の存在は、全体的な基板２０１においてさえも極めて類似しているであろう。従って、対応する「エッジ状態(edge conditions)」は、材質２０９の堆積が必要になるトランジスタタイプに対応する任意の能動領域に対して同様であり得る。その結果、材質２０９の厚み２０９Ｔは、高度な均一性を有することができ、また、全体的な基板２０１にわたってとり得る対応する代表的な平均値に対して概ね±３％以下で変化するであろう。他の例示的な実施形態においては、厚みばらつきは実に概ね２％以下であり得る。例えば、対応する金属含有電極材質との組み合わせにおいて設けられることになるダイオードバンドギャップオフセットに応じて、半導体合金２０９は、概ね１０ｎｍ以下、例えば９ｎｍの厚みを有するシリコン／ゲルマニウム合金を代表してよく、ゲルマニウム濃度は概ね２５原子％以下であってよい。従って、堆積プロセス２０８の間におけるガス流量の高い均一性に起因して、材質組成のばらつきもまた強化され、即ち、用いられる半導体合金２０９のタイプに応じてシリコン、ゲルマニウム等の種々の成分の（変動の）割合は低減されるであろうし、また代表的な平均値又は目標値に対して概ね±３％以下の範囲内になり得る。
【００３１】
図２Ｃは更に進んだ製造段階における半導体デバイス２００の断面図を模式的に示している。図示されるように、マスク層２０５が半導体合金２０９上に形成され、マスク層２０５は、二酸化シリコン、シリコン窒化物、等のような任意の適切な材質から構成され得る。幾つかの例示的な実施形態では、マスク層２０５は材質２０９の酸化物から形成されていてよく、従って対応する成分がマスク層２０５内でも得られる。層２０５は、プラズマ支援ＣＶＤ（化学的気相堆積）、熱的に活性化されたＣＶＤ、等のような十分に確立された堆積技術に基いて形成することができる。他の場合には、酸化プロセス、例えば熱酸化、プラズマ支援酸化、ウエット化学的酸化、等が実行されてよく、この場合、対応する酸化プロセスの高度な可制御性が、初期層２０９の材質消費の正確な制御を可能にし得る。即ち、多数の酸化レシピに対する十分に知られ且つ安定な酸化速度により、材質消費の程度は予め決定され得るし、そして層２０９を堆積させるに際して適切な初期厚みと共に考慮に入れられ得る。対応する酸化プロセスの高度な均一性により、これらの酸化プロセスに基くマスク層２０５の酸化は、付加的な全体的プロセス不均一性の一因には実質上ならないであろう。
【００３２】
図２Ｄはある製造段階における半導体デバイス２００を模式的に示しており、その製造段階においては、能動領域２０３Ａ並びにその上に形成された対応する材質層２０９及び２０５を覆う一方で、能動領域２０３Ｂ及びその上に形成される対応する材質を、少なくともマスク層２０５の材質を除去するように設計されるエッチング環境２０７に曝すように、マスク２０６が設けられてよい。図示される実施形態においては、エッチングプロセス２０７は、材質２０９に対して材質２０５を選択的に除去するように実行されてよく、このことは、マスク層２０５が二酸化シリコンから構成される場合には、例えばフッ酸に基いて達成され得る。他の場合には、層２０５の露出させられた部分を選択的に除去するために、任意の他の選択的エッチングレシピが用いられてよい。
【００３３】
図２Ｅは更なるエッチング環境２１２に曝されるときの半導体デバイス２００を模式的に示しており、エッチング環境２１２は、少なくともマスク層２０５に対して層２０９の材質を選択的に除去するための適切なエッチング薬品に基いて確立され得る。１つの例示的な実施形態では、エッチング環境２１２は、二酸化シリコン、シリコン窒化物等から構成され得るマスク層２０５に対して選択的なシリコン／ゲルマニウム合金のような材質２０９の除去を可能にする化学薬品に基くウエット化学的エッチングプロセスとして実行されてよい。エッチングプロセス２１２の間、化学薬品の濃度、プロセス時間等のようなパラメータが、能動領域２０３Ｂの材質を過度に消費しないように適切に選択されてよい。１つの例示的な実施形態では、エッチングプロセス２１２はテトラメチルアンモニウムヒロドキシド（ＴＭＡＨ）に基いて実行されてよく、ＴＭＡＨはレジスト材質を除去するためのよく知られた薬品であるが、高濃度且つ高温ではシリコンベースの材質を効果的に除去することもできる。更に、ＴＭＡＨはまた、二酸化シリコン及びシリコン窒化物材質に対して明白な選択性を呈し得る。従って、レジストマスク２０６（図２Ｄ参照）がエッチングプロセス２１２の間に除去されるであろうとしても、能動領域２０３Ａの上方の材質層２０９の完全性を損なうことなしに、高度な可制御性で層２０９を除去することができる。他の場合には、全体的なプロセス均一性を更に高めるために、エッチングプロセス２１２を開始するのに先立ちレジストマスクが除去されてよい。その結果、能動領域２０３Ｂを露出させるためのパターニングシーケンスの間における材質２０９の全体的な完全性は、マスク層２０５によって維持され得る。その後、マスク層２０５は能動領域２０３Ａの上方から除去されてよく、ここでは、エッチングプロセス１１０（図１Ｃ）を参照したときの半導体デバイス１００に関して既に説明したのと同様なプロセス技術を適用することができる。半導体合金２０９を露出させた後、前述したように洗練されたゲート電極構造を形成するために、十分に確立されたプロセス技術に基いて更なる処理が継続されてよい。
【００３４】
図２Ｆは更なる例示的な実施形態に従う半導体デバイス２００を模式的に示しており、その実施形態においては、分離構造を形成するのに先立ち、領域２０３Ａ，２０３Ｂのための基本的なドーピングが既に確立されていてよい。また、任意の適切な堆積レシピに基いて半導体合金２０９を形成するために、デバイス２００はエピタキシャル成長プロセス２０８に曝されてよく、ここでは、分離構造がないことに起因して、更に強化された程度の堆積条件が達成され得る。その結果、この場合にもまた、前述したように、材質組成及び層厚に関する高度な均一性で材質２０９を設けることができる。半導体合金２０９を形成した後、層２０９をパターニングすると共に分離構造を形成することによって更なる処理が継続されてよく、ここでは、高められたプロセス均一性を維持するための適切な製造戦略は、図２Ｌを参照して後で説明される。
【００３５】
図２Ｇ〜２Ｊを参照して更なる例示的な実施形態が以下に説明されることになり、その実施形態においては、一方の能動領域内の基本的なドーパント濃度を規定するために用いられる注入マスクに基いて、スレッショルド調節半導体合金のパターニングが達成され得る。
【００３６】
図２Ｇはある製造段階における半導体デバイス２００を模式的に示しており、１つの例示的な実施形態では、能動領域２０３Ａ，２０３Ｂを分離するように分離構造２０４が形成されてよいが、対応する基本的ドーピングレベルは未だ確立されていなくてよい。他の例示的な実施形態においては、分離構造２０４はこの製造段階では破線によって示されるようには形成されなくてよく、そして図２Ｆを参照して既に説明されたように、また図２Ｌを参照して更に詳細に説明されもするように、分離構造２０４は後の製造段階において形成されてよい。更に、デバイス２００は、既に説明したように、半導体合金２０９を優れた均一性で形成するために、プロセス２０８の堆積環境に曝される。この製造段階において分離構造２０４が既に存在している場合には、半導体合金２０９は分離構造２０４の上方に形成されなくてよいことが理解されるべきである。
【００３７】
図２Ｈは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、マスク層２０５が半導体合金２０９上に形成されてよく、ここでは、マスク層２０５は前述したような任意の適切な材質から構成されていてよい。また、能動領域２０３Ａを曝す、即ちその上に形成されるマスク層２０５を露出させる一方で、能動領域２０３Ｂを覆うように、注入マスク２１４Ａがレジストマスクの形態で設けられてよい。更に、デバイス２００は、能動領域２０３Ａ内へドーパント種を導入するように設計されたイオン注入プロセス２１３Ａを受け、このことは十分に確立された注入レシピに基いて達成され得るが、注入エネルギ等のような対応するプロセスパラメータは、半導体合金２０９及びマスク層２０５の存在に対して適切に調節されてよい。しかし、両材質層は典型的には適度に小さい層厚で設けられているであろうから、従来の戦略に基いて対応する適合を容易に達成することができる。
【００３８】
図２Ｉは更に進んだ製造段階における半導体デバイス２００を模式的に示しており、その製造段階においては、注入マスク２１４Ａ（図２Ｈ参照）の除去の後、更なる注入マスク２１４Ｂが能動領域２０３Ｂを曝す、即ちその上に形成される材質層２０５，２０９を露出させてよい一方で、能動領域２０３Ａの上方に形成される対応する材質層を覆ってよい。また、全体的なデバイス要求に従って能動領域２０３Ｂ内へドーパント種を導入するために、注入プロセス２１３Ｂが実行されてよい。
【００３９】
図２Ｊはエッチング環境２０７に曝されるときの半導体デバイス２００を模式的に示しており、エッチング環境２０７は、例えば、マスク層２０５が注入マスク２１４Ｂに基いてパターニングされ得るウエット化学的エッチング環境の形態で提供される。従って、マスク層２０５をパターニングするための任意の追加的なリソグラフィステップが回避され得るので、極めて効率的な全体的プロセスフローに寄与することができる。
【００４０】
図２Ｋはマスク層２０５に基き半導体合金２０９の露出された部分を能動領域２０３Ｂの上方から除去するためのエッチング環境２１２に曝されるときの半導体デバイス２００を模式的に示している。エッチングプロセス２１２のための任意のプロセスレシピに関して、前述したのと同じ基準を適用し得る。この場合にもまた、任意の追加的なリソグラフィステップを必要とすることなしに、高度に効率的な製造フローに基いて高度な均一性で半導体合金２０９を設けることができる。エッチングプロセス２１２の後、前述したように更なる処理が継続してよく、即ち、マスク層２０５が除去されてよく、そしてトランジスタ要素１５０Ａ，１５０Ｂ（図１Ｄ参照）を参照して既に説明したように、洗練されたゲート電極構造を形成することによって更なる処理が継続してよい。
【００４１】
図２Ｌは更なる例示的な実施形態に従う半導体デバイス２００を模式的に示しており、その実施形態においては、半導体合金２０９をパターニングした後に分離構造２０４が形成されてよい。例えば、図２Ｇ〜図２Ｋを参照して上述したプロセスシーケンスにおいては、分離構造を形成するのに先立ち注入マスクに基いて半導体合金２０９がパターニングされてよい一方で、他の場合には、図２Ｆを参照して説明されているように、領域２０３Ａ，２０３Ｂ内の基本的なドーパント濃度を形成した後で半導体合金２０９がパターニングされてよい。いずれの場合においても、半導体合金２０９及びマスク層２０５の残りの部分に基いて更なる処理が継続してよく、これらは、材質２０９の完全性を高め、分離構造２０４を提供するための製造シーケンスの間に存在し得る任意のプロセス不均一性を低減するように維持されてよい。１つの例示的な実施形態では、図２Ｌに示されるように、停止層２１５、即ち任意の適切な堆積レシピに基いて堆積させられ得るシリコン窒化物材質のようなエッチング停止材質及び／又はＣＭＰ（化学的機械的研磨）停止材質が形成されてよい。全体的なプロセス戦略に応じて、必要であればデバイス２００の表面形状が平坦化されてよく、他の場合には、更なる表面処理なしに層２１５に基いて更なる処理が継続してよい。従って、層２１５は、更なる処理のためのプラットフォーム、つまりエッチングマスクを画定すると共に半導体層２０３内へ溝をエッチングするためのシーケンス及び十分に確立された堆積レシピに基いてこれを充填することのためのプラットフォームとして用いられ得る。その後、任意の過剰な材質が例えばＣＭＰによって除去されてよく、ここでは層２１５は停止層として機能する。その後、層２１５の残留物は除去されてよく、ここではマスク層２０５は依然として半導体合金２０９の完全性を維持し得る。その後、例えば前述したような任意のプロセス技術に基いてマスク層２０５は除去されてよく、次いで更なる処理が継続させられて洗練されたゲート電極構造が形成されてよい。
【００４２】
図２Ｍは進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、デバイス２００は、ｐチャネルトランジスタのような複数の第１のトランジスタ２５０Ａと１つ以上のｎチャネルトランジスタ２５０Ｂとを含む第１のデバイス領域２７０Ａを備えていてよい。更に、第２のデバイス領域２７０Ｂが設けられていてよく、第２のデバイス領域２７０Ｂ内には、ｐチャネルトランジスタのような複数の第３のトランジスタ２５０Ｃが場合によっては１つ以上のｎチャネルトランジスタ（図示せず）と組み合わされて設けられていてよい。図示される実施形態においては、トランジスタ２５０Ａ，２５０Ｃは、既に論じられたように所望のトランジスタ特性を提供するためにスレッショルド調節半導体合金２０９がその内部に形成された洗練されたトランジスタ要素を代表し得る。一方、トランジスタ２５０Ｂは、半導体合金に基く対応するスレッショルド調節が不要であってよいトランジスタを代表し得る。トランジスタ２５０Ａ，２５０Ｂ及び２５０Ｃは各々ゲート電極構造２５１を備えていてよく、ゲート電極構造２５１は、前述したように高ｋ誘電体材質に基いて形成されるゲート絶縁層２５１Ｂを備えていてよい。また、アルミニウム酸化物、チタン窒化物等のような金属含有電極材質２５１Ａが、対応するゲート絶縁層２５１Ｂ上に形成されてよく、ここでは、必要であれば、多結晶シリコン材質等２５１Ｃのような追加的な電極材質が電極材質２５１Ａ上に形成されてよい。更に、これも前述したように、所望の全体的なトランジスタ特性を得るために、洗練されたドレイン及びソース領域２５４が設けられてよい。
【００４３】
トランジスタ２５０Ａ，２５０Ｂ及び２５０Ｃは、例えば既に論じられたような任意の適切な製造戦略に基いて形成することができ、ここでは、トランジスタ２５０Ａ，２５０Ｃの各々内の半導体合金２０９の強化された均一性は、結果として得られるトランジスタ特性の優れた均一性を提供することができる。例えばデバイス２７０Ａにおいては、隣接するトランジスタ２５０Ａ間の距離又はピッチ２５０Ｐは、所望の高いパッキング密度を得るために最小臨界距離に対応していてよい。例えば洗練された応用においては、ピッチ２５０Ｐは概ね１００ｎｍ以下であってよい一方、ゲート長、即ち図２Ｍにおける電極材質２５１Ａの水平方向の拡張は概ね５０ｎｍ以下であってよい。一方、隣接するトランジスタ２５０Ｃ間の対応する距離又はピッチは、全体的なデバイス要求に応じて大幅に大きくてよいにもかかわらず、対応する半導体合金２０９の強化された程度の均一性が、対応する距離２５０Ｐ，２５０Ｑとは関係なく、トランジスタばらつきの低減をもたらすことができる。既に説明したように、このことは半導体合金２０９の堆積の間に強化されるプロセス条件に基いて達成することができ、その理由は、局所的な意味においては、トランジスタ２５０Ｃ，２５０Ａの各々に対する極めて類似した近隣(neighborhood)が達成され得るところにある。例えば、トランジスタ２５０Ｂはトランジスタ２５０Ａ，２５０Ｃのそれぞれに対する「次の(next)」近隣を代表することができ、それにより、前述したように、材質２０９を形成する堆積プロセスの間に類似の局所的近隣を提供することができる。
【００４４】
結果として、本開示は半導体デバイス及び製造技術を提供し、本開示においては、スレッショルド調節半導体合金を形成することに対する堆積関連の不均一性は、各タイプのトランジスタのための能動領域上に当該材質を堆積させると共に次いで高度に可制御なパターニングシーケンスに基いて当該半導体合金をパターニングすることによって、低減され得る。その結果、シリコン／ゲルマニウム材質のようなスレッショルド調節半導体合金に基いて、早い製造段階において、即ちドレイン及びソース領域を形成するのに先立ち、高ｋ誘電体材質及び金属含有電極材質を含む洗練されたゲート電極構造を形成することができ、ここでは、極度に縮小化された半導体デバイスが考慮されているとしても、スレッショルド調節材質の選択的な形成の間における強化された均一性が、スレッショルドばらつきの低減をもたらすことができる。
【００４５】
この明細書を考慮することで本開示の更なる修正及び変形が当業者には明らかであろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、そしてここに提供されている教示を実施する一般的な様態を当業者に教示することを目的とするものである。ここに示されそして説明される主題の形態は、目下のところ望ましい実施形態として受け止められるべきであるとして理解されるべきである。
【図１Ａ】
0005669752.tif 000002
【図１Ｂ】
0005669752.tif 000003
【図１Ｃ】
0005669752.tif 000004
【図１Ｄ】
0005669752.tif 000005
【図２ａ】
0005669752.tif 000006
【図２ｂ】
0005669752.tif 000007
【図２ｃ】
0005669752.tif 000008
【図２ｄ】
0005669752.tif 000009
【図２ｅ】
0005669752.tif 000010
【図２ｆ】
0005669752.tif 000011
【図２ｇ】
0005669752.tif 000012
【図２ｈ】
0005669752.tif 000013
【図２ｉ】
0005669752.tif 000014
【図２ｊ】
0005669752.tif 000015
【図２ｋ】
0005669752.tif 000016
【図２ｌ】
0005669752.tif 000017
【図２ｍ】
0005669752.tif 000018