(57)【特許請求の範囲】
【請求項１】
キャリア供給層、及び前記キャリア供給層との界面近傍において二次元キャリアガス層が形成されるキャリア走行層を有する化合物半導体層と、
前記化合物半導体層の主面上に配置されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極間で前記主面上に配置されたゲート電極と、
前記ゲート電極と前記ドレイン電極間で前記主面上方に配置されたフィールドプレートと、
前記フィールドプレート直下の前記二次元キャリアガス層が形成される領域内に配置された、上方に前記フィールドプレート若しくは前記ゲート電極が配置されていない前記二次元キャリアガス層が形成される領域よりも導電率が低い低導電性領域と
を備え、
オフ状態においては、前記低導電性領域によって前記ゲート電極のドレイン側端部におけるバイアス電界の集中が緩和され、
オン状態においては、前記フィールドプレートにバイアス電圧を印加することによって前記低導電性領域のキャリア濃度が上昇し、前記低導電性領域の導電性がオフ状態よりも向上する
ことを特徴とする化合物半導体装置。
【請求項２】
前記ゲート電極が、前記化合物半導体層の前記主面に接するゲート絶縁膜を備えることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記化合物半導体層の前記主面に形成された凹部の底面に前記ゲート電極が配置されていることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記ゲート電極直下の前記二次元キャリアガス層が形成される領域内に、前記低導電性領域を有することを特徴とする請求項１乃至３のいずれか１項に記載の化合物半導体装置。
【請求項５】
前記ゲート電極と前記フィールドプレートが連接していることを特徴とする請求項１乃至４のいずれか１項に記載の化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、二次元キャリアガス層が形成される化合物半導体装置に関する。
【背景技術】
【０００２】
半導体レーザや発光ダイオード（ＬＥＤ）等の発光素子やフォトダイオード等の受光素子、或いは高耐圧パワーデバイス等に、例えばIII−Ｖ族窒化物半導体等からなる、化合物半導体装置が使用されている。代表的なIII−Ｖ族窒化物半導体は、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表され、例えば窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）等である。バンドギャップエネルギーが互いに異なる窒化物半導体からなるキャリア走行層とキャリア供給層間の界面にヘテロ接合面が形成される。ヘテロ接合面近傍のキャリア走行層に、電流通路（チャネル）としての二次元キャリアガス層が形成される。
【０００３】
化合物半導体装置のドレイン電極とソース電極間に電圧を印加した場合に発生するバイアス電界は、ゲート電極のドレイン電極側の端部に集中する。このバイアス電界の集中を緩和することにより、化合物半導体装置の耐圧を向上することができる。例えば、二次元キャリアガス層に電荷低減領域を形成し、ゲート電極とドレイン電極間でのバイアス電界の集中を緩和する方法が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００９−５３０８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の電荷低減領域は、ソース電極とドレイン電極との間に接続された抵抗成分とみなされる。このため、化合物半導体装置の動作時のオン抵抗が高くなるという問題があった。
【０００６】
上記問題点に鑑み、本発明は、ゲート電極の端部でのバイアス電界集中が緩和され、且つ動作時のオン抵抗の増大が抑制された化合物半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、（イ）キャリア供給層、及びキャリア供給層との界面近傍において二次元キャリアガス層が形成されるキャリア走行層を有する化合物半導体層と、（ロ）化合物半導体層の主面上に配置されたソース電極及びドレイン電極と、（ハ）ソース電極とドレイン電極間で主面上に配置されたゲート電極と、（ニ）ゲート電極とドレイン電極間で主面上方に配置されたフィールドプレートと、（ホ）フィールドプレート直下の二次元キャリアガス層が形成される領域内に配置された、上方にフィールドプレート若しくはゲート電極が配置されていない二次元キャリアガス層が形成される領域よりも導電率が低い低導電性領域とを備え、オフ状態においては、低導電性領域によってゲート電極のドレイン側端部におけるバイアス電界の集中が緩和され、オン状態においては、フィールドプレートにバイアス電圧を印加することによって低導電性領域のキャリア濃度が上昇し、低導電性領域の導電性がオフ状態よりも向上する化合物半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ゲート電極の端部でのバイアス電界集中が緩和され、且つ動作時のオン抵抗の増大が抑制された化合物半導体装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る化合物半導体装置の構造を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】本発明の第１の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その２）。
【図４】本発明の第１の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その３）。
【図５】本発明の第１の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その４）。
【図６】本発明の第１の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その５）。
【図７】本発明の第１の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その６）。
【図８】本発明の第１の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その７）。
【図９】本発明の第１の実施形態の変形例に係る化合物半導体装置の構造を示す模式的な断面図である。
【図１０】本発明の第１の実施形態の変形例に係る化合物半導体装置の構造を示す模式的な断面図である。
【図１１】図１０に示した化合物半導体装置の製造方法を説明するための工程断面図である。
【図１２】本発明の第１の実施形態の変形例に係る化合物半導体装置の構造を示す模式的な断面図である。
【図１３】本発明の第２の実施形態に係る化合物半導体装置の構造を示す模式的な断面図である。
【図１４】本発明の第２の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１５】本発明の第２の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１６】本発明の第２の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その３）。
【図１７】本発明の第２の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その４）。
【図１８】本発明の第２の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その５）。
【図１９】本発明の第２の実施形態に係る化合物半導体装置の製造方法を説明するための工程断面図である（その６）。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す第１及び第２の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る化合物半導体装置１は、図１に示すように、化合物半導体層２０と、化合物半導体層２０の主面２００上に配置されたソース電極３及びドレイン電極４と、ソース電極３とドレイン電極４間で主面２００上に配置されたゲート電極５と、ゲート電極５とドレイン電極４間で主面２００上にフィールド絶縁膜６０を介して配置されたフィールドプレート６とを備える。
【００１３】
化合物半導体層２０は、第１の窒化物化合物半導体からなるキャリア供給層２２、及び第１の窒化物化合物半導体と異なるバンドギャップエネルギーを有する第２の窒化物化合物半導体からなるキャリア走行層２１を有する。キャリア走行層２１とキャリア供給層２２間のヘテロ接合面近傍のキャリア走行層２１に、電流通路（チャネル）としての二次元キャリアガス層２３が形成される。
【００１４】
化合物半導体装置１において、キャリア走行層２１の二次元キャリアガス層２３が形成される領域のうちのフィールドプレート６直下の領域内に、上方にフィールドプレート６若しくはゲート電極５が配置されていない領域よりも導電率が低い低導電性領域２１０が配置されている。更に、ゲート電極５下方の二次元キャリアガス層２３が形成される領域内にも、低導電性領域２１０が配置されている。低導電性領域２１０のキャリア濃度は、１×１０17個／ｃｍ3〜１×１０20個／ｃｍ3程度である。一方、低導電性領域２１０以外の二次元キャリアガス層２３が形成される領域のキャリア濃度は低導電性領域２１０のキャリア濃度の２倍程度以上であり、例えば２×１０20個／ｃｍ3以上である。
【００１５】
フィールドプレート６の下方で低導電性領域２１０が形成される領域は、フィールドプレート６のゲート側端部６０１下方からドレイン側端部６０２下方の間の領域である。また、ゲート電極５の下方で低導電性領域２１０が形成される領域は、ゲート電極５のソース側端部５０１下方からドレイン側端部５０２下方の間の領域である。
【００１６】
図１に示した化合物半導体装置１ではゲート電極５とフィールドプレート６が連接している。このため、低導電性領域２１０が形成される領域は、ゲート電極５のソース側端部５０１下方からフィールドプレート６のドレイン側端部６０２下方の間の二次元キャリアガス層２３の形成領域である。
【００１７】
また、図１に示したように、基板１０上にバッファ層１１が配置され、バッファ層１１上に化合物半導体層２０が配置されている。また、ゲート電極５は、化合物半導体層２０の主面２００に接するゲート絶縁膜５０とメタル層５１とを積層した構造である。つまり、図１に示した化合物半導体装置１のゲート電極構造は、ＭＩＳ構造である。
【００１８】
基板１０には、シリコン（Ｓｉ）基板、シリコンカーバイト（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板等の半導体基板や、サファイア基板、セラミック基板等の絶縁体基板を採用可能である。例えば、基板１０に大口径化が容易なシリコン基板を採用することにより、化合物半導体装置１の製造コストを低減できる。
【００１９】
バッファ層１１は、周知の有機金属気相成長（ＭＯＣＶＤ）法等のエピタキシャル成長法で形成できる。図１では、バッファ層１１を１つの層として図示しているが、バッファ層１１を複数の層で形成してもよい。例えば、バッファ層１１を窒化アルミニウム（ＡｌＮ）からなる第１のサブレイヤー（第１の副層）と窒化ガリウム（ＧａＮ）からなる第２のサブレイヤー（第２の副層）とを交互に積層した多層構造バッファとしてもよい。また、化合物半導体装置１が高電子移動度トランジスタ（ＨＥＭＴ）として動作する場合、バッファ層１１はＨＥＭＴの動作に直接には関係しないため、バッファ層１１を省いてもよい。また、バッファ層１１の材料として、ＡｌＮ、ＧａＮ以外の窒化物半導体、又はIII−Ｖ族化合物半導体を採用してもよい。基板１０とバッファ層１１とを組み合わせた構造
を基板とみなすこともできる。バッファ層１１の構造、配置は、基板１０の材料等に応じて決定される。
【００２０】
バッファ層１１上に配置されたキャリア走行層２１は、例えば不純物が添加されていないアンドープＧａＮを０．３〜１０μｍ程度の厚みに、ＭＯＣＶＤ法等によりエピタキシャル成長させて形成する。ここでノンドープとは、不純物が意図的に添加されていないことを意味する。
【００２１】
キャリア走行層２１上に配置されたキャリア供給層２２は、キャリア走行層２１よりもバンドギャップが大きく、且つキャリア走行層２１と格子定数の異なる窒化物半導体からなる。キャリア供給層２２は、例えばＡｌxＭyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ≦１、Ｍはインジウム（Ｉｎ）或いはボロン（Ｂ）等）で表される窒化物半導体、或いは他の化合物半導体である。キャリア供給層２２がＡｌxＭyＧａ1-x-yＮである場合、組成比ｘは０．１〜０．４が好ましく、より好ましくは０．３である。また、キャリア供給層２２としてアンドープのＡｌxＧａ1-xＮも採用可能である。更に、ｎ型不純物を添加したＡｌxＧａ1-xＮからなる窒化物半導体もキャリア供給層２２に採用可能である。
【００２２】
キャリア供給層２２は、ＭＯＣＶＤ法等によるエピタキシャル成長によってキャリア走行層２１上に形成される。キャリア供給層２２とキャリア走行層２１は格子定数が異なるため、格子歪みによるピエゾ分極が生じる。このピエゾ分極とキャリア供給層２２の結晶が有する自発分極によりヘテロ接合付近に高密度のキャリアが生じ、二次元キャリアガス層２３が形成される。キャリア供給層２２の膜厚は、キャリア走行層２１よりも薄く、１０〜５０ｎｍ程度、例えば２５ｎｍ程度である。
【００２３】
ゲート絶縁膜５０は化合物半導体層２０の主面２００上に配置され、ゲート絶縁膜５０にそれぞれ形成された開口部において、ソース電極３及びドレイン電極４が化合物半導体層２０の主面２００に接している。ソース電極３及びドレイン電極４は、化合物半導体層２０と低抵抗接触（オーミック接触）可能な金属により形成される。例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層体等として、ソース電極３及びドレイン電極４は形成される。
【００２４】
フィールド絶縁膜６０は、ゲート絶縁膜５０、ソース電極３及びドレイン電極４上に配置されている。ゲート電極５のメタル層５１は、フィールド絶縁膜６０に形成された開口部においてゲート絶縁膜５０に接している。メタル層５１は、例えばニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層構造からなる。即ち、ゲート絶縁膜５０に接してＮｉ膜が配置され、Ｎｉ膜上にＡｕ膜が配置されてゲート電極５が形成されている。
【００２５】
以下に、図１に示した化合物半導体装置１の導通（オン）時と非導通（オフ）時での動作について説明する。
【００２６】
先ず、化合物半導体装置１が非導通（オフ）状態、即ち、チャネル遮断状態である場合について説明する。例えば、ドレイン電極４に６００Ｖを印加し、ソース電極３に０Ｖ、ゲート電極５に０Ｖ〜−数Ｖ程度を印加するバイアス条件（以下において「非導通バイアス条件」という。）の場合を考える。このとき、フィールドプレート６にはゲート電極５と同じ電圧が印加される。
【００２７】
フィールドプレート６及びゲート電極５の下方のチャネル領域に低導電性領域２１０が配置されているため、非導通バイアス条件においてゲート電極５のドレイン側端部５０２におけるバイアス電界の集中を緩和することができる。これにより、化合物半導体装置１の耐圧を向上することができる。
【００２８】
更に、フィールドプレート６がゲート電極５とドレイン電極４間に配置されていることにより、ゲート電極５のドレイン側端部５０２の空乏層の曲率が制御されて、ドレイン側端部５０２に集中するバイアス電界が緩和される。
【００２９】
次に、化合物半導体装置１が導通（オン）状態、即ち、チャネル導通状態である場合について説明する。例えば、ドレイン電極４に６００Ｖを印加し、ソース電極３に０Ｖ、ゲート電極５に＋３Ｖ〜＋１０Ｖ程度を印加するバイアス条件（以下において「導通バイアス条件」という。）の場合を考える。このとき、フィールドプレート６にはゲート電極５と同じバイアス電圧が印加される。
【００３０】
導通バイアス条件においては、フィールドプレート６に＋３Ｖ〜＋１０Ｖ程度のバイアス電圧が印加されるため、低導電性領域２１０のキャリア濃度が上昇する。このため、低導電性領域２１０の導電性が向上し、化合物半導体装置１のオン抵抗の増大が抑制される。
【００３１】
フィールドプレート６にバイアス電圧を印加して低導電性領域２１０のキャリア濃度を増大させるには、二次元キャリアガス層２３における低導電性領域２１０が形成される領域が、フィールドプレート６直下に配置されている必要がある。フィールドプレート６に印加されるバイアス電圧と同程度のゲート電圧がゲート電極５に印加される導通バイアス条件の場合は、ゲート電極５直下の二次元キャリアガス層２３にも低導電性領域２１０を形成してもよい。したがって、図１に示したようにゲート電極５とフィールドプレート６が連接されている場合には、フィールドプレート６及びゲート電極５の下方に、低導電性領域２１０を形成できる。
【００３２】
一方、上方にフィールドプレート６がない低導電性領域では、導通バイアス条件においてもキャリア濃度を増大させることができない。その結果、この低導電性領域はソース電極とドレイン電極との間に接続された抵抗成分とみなされ、図１に示した化合物半導体装置１に比べてオン抵抗が高い。
【００３３】
以上に説明したように、本発明の第１の実施形態に係る化合物半導体装置１によれば、フィールドプレート６直下の二次元キャリアガス層２３に低導電性領域２１０が配置されているため、非導通バイアス条件においてゲート電極５のドレイン側端部５０２におけるバイアス電界の集中が緩和される。その結果、化合物半導体装置１の耐圧を向上することができる。更に、導通バイアス条件において、フィールドプレート６にバイアス電圧を印加することにより、低導電性領域２１０のキャリア濃度が上昇する。このため、低導電性領域２１０の導電性が向上し、化合物半導体装置１のオン抵抗の増大が抑制される。
【００３４】
したがって、図１に示した化合物半導体装置１によれば、ゲート電極５の端部でのバイアス電界集中が緩和され、且つ動作時のオン抵抗の増大が抑制された化合物半導体装置を提供することができる。
【００３５】
以下に、図２〜図９を用いて、本発明の第１の実施形態に係る化合物半導体装置の製造方法を説明する。なお、以下に述べる化合物半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００３６】
（イ）図２に示すように、基板１０上に、ＭＯＣＶＤ法等によりバッファ層１１、キャリア走行層２１及びキャリア供給層２２をこの順にエピタキシャル成長させる。バッファ層１１は、例えばＡｌＮ層とＧａＮ層を交互に積層した構造である。キャリア走行層２１は、例えばアンドープＧａＮ膜である。キャリア供給層２２は、キャリア走行層２１よりもバンドギャップが大きく、且つ格子定数の異なる窒化物半導体からなり、例えばアンドープのＡｌＧａＮ膜が採用可能である。
【００３７】
（ロ）図３に示すように、キャリア供給層２２上に、酸化シリコン（ＳｉＯ2）膜、窒化シリコン（ＳｉＮ）膜、又は酸化アルミニウム（Ａｌ2Ｏ3）膜などからなるゲート絶縁膜５０を形成する。例えばゲート絶縁膜５０は、膜厚１０ｎｍのＡｌ2Ｏ3膜である。
【００３８】
（ハ）フォトリソグラフィ技術を用いて、ゲート絶縁膜５０の所定の位置に開口部を形成する。具体的には、ソース電極３及びドレイン電極４を配置する位置のゲート絶縁膜５０を、フォトレジスト膜をマスクにしてエッチング除去する。
【００３９】
（ニ）スパッタ法により、膜厚２５ｎｍ程度のＴｉ膜と膜厚３００ｎｍ程度のＡｌ膜の積層膜を、ゲート絶縁膜５０の開口部を埋め込むようにしてフォトレジスト膜上に形成する。その後、フォトレジスト膜を除去するリフトオフ法により、Ｔｉ膜とＡｌ膜の積層膜の一部を除去する。これにより、図４に示すように、Ｔｉ膜とＡｌ膜を積層した構造のソース電極３及びドレイン電極４が形成される。
【００４０】
（ホ）ソース電極３及びドレイン電極４が二次元キャリアガス層２３と低抵抗接触するように、オーミックシンターを行う。
【００４１】
（ヘ）図５に示すように、ゲート絶縁膜５０、ソース電極３及びドレイン電極４上に、例えば酸化シリコン（ＳｉＯ）からなるフィールド絶縁膜６０を形成する。フィールド絶縁膜６０の膜厚は、例えば１０ｎｍ程度である。
【００４２】
（ト）フォトリソグラフィ技術を用いて、フィールド絶縁膜６０の所定の位置に開口部を形成する。具体的には、図６に示すように、ゲート電極５を配置する位置のフィールド絶縁膜６０を、フォトレジスト膜７０をマスクにしてエッチング除去する。このとき、ゲート絶縁膜５０はエッチングストッパとして機能する。
【００４３】
（チ）フォトレジスト膜７０を除去した後、新たなフォトレジスト膜８０をフィールド絶縁膜６０上に形成する。ゲート電極５及びフィールドプレート６を配置する位置のフォトレジスト膜８０を選択的に除去した後、図７に示すように、フォトレジスト膜８０をマスクにして、窒素（Ｎ）イオンをキャリア走行層２１に注入する。窒素（Ｎ）イオンの注入条件は、例えば注入エネルギーが２０〜４０ｋｅＶ、ドーズ量が１×１０11イオン／ｃｍ2〜１×１０13イオン／ｃｍ2である。これにより、二次元キャリアガス層２３が形成される領域のうち、フィールドプレート６及びゲート電極５直下の領域内に低導電性領域２１０が形成される。
【００４４】
（リ）フォトレジスト膜８０上、及びフォトレジスト膜８０に形成された開口部の底面に露出したゲート絶縁膜５０及びフィールド絶縁膜６０上に、膜厚１００ｎｍ程度のＮｉ膜をスパッタ法により形成する。更に、Ｎｉ膜上に膜厚２００ｎｍ程度のＡｕ膜をスパッタ法により形成する。これにより、図８に示すように、Ｎｉ膜とＡｕ膜を積層した導電体層５００が形成される。ゲート絶縁膜５０上に形成された導電体層５００はゲート電極５のメタル層５１であり、フィールド絶縁膜６０上に形成された導電体層５００はフィールドプレート６である。フォトレジスト膜８０を除去することにより、図１に示した化合物半導体装置が完成する。
【００４５】
以上に説明したように、本発明の実施形態に係る化合物半導体装置の製造方法によれば、キャリア走行層２１の二次元キャリアガス層２３が形成される領域のうちのフィールドプレート６及びゲート電極５直下の領域内に、上方にフィールドプレート６及びゲート電極５が配置されていない領域よりも導電率が低い低導電性領域２１０を有する化合物半導体装置１を得られる。これにより、ゲート電極５の端部でのバイアス電界集中が緩和され、且つ動作時のオン抵抗の増大が抑制された化合物半導体装置１を提供することができる。
【００４６】
＜変形例＞
図１に示した化合物半導体装置１のゲート電極構造はＭＩＳ構造である。しかし、化合物半導体装置１のゲート電極構造が、ゲート電極５と化合物半導体層２０とがショットキー接合するＭＥＳ構造であってもよい。ゲート電極５の構造が、ゲート絶縁膜がなくメタル層５１のみの構造である例を、図９に示す。
【００４７】
また、図１０に示すように、ゲート電極５直下には低導電性領域２１０が存在せず、フィールドプレート６直下にのみ低導電性領域２１０が存在するように、化合物半導体装置１を構成してもよい。つまり、上方にフィールドプレート６が配置されていない領域には、低導電性領域２１０が形成されない。図１０に示した化合物半導体装置１においても、ゲート電極５のドレイン側端部５０２におけるバイアス電界の集中を緩和できる。そして、フィールドプレート６に適切なバイアス電圧を印加することにより、低導電性領域２１０のキャリア濃度を上昇させて、化合物半導体装置１のオン抵抗の増大を抑制できる。
【００４８】
例えば、図７に示したゲート電極５及びフィールドプレート６を形成するためのフォトレジスト膜８０以外に、図１１に示すようなイオン注入用マスクとしてのフォトレジスト膜９０を使用することにより、図１０に示した化合物半導体装置１を形成することができる。
【００４９】
更に、図１２に示すように、ゲート電極５とフィールドプレート６が連接していないように、化合物半導体装置１を構成してもよい。図１２に示した化合物半導体装置１において、ゲート電極５とフィールドプレート６に同一の電圧を印加してもよいし、ゲート電極５に印加するゲート電圧と異なるバイアス電圧をフィールドプレート６に印加してもよい。
【００５０】
例えば、低導電性領域２１０の導電性を向上させるために必要なフィールドプレート６に印加するバイアス電圧が、化合物半導体装置１を導通状態にするために必要なゲート電圧よりも大きな場合がある。図１２に示したようにゲート電極５とフィールドプレート６に異なる電圧を印加できるようにすることにより、ゲート電極５に不必要に大きなゲート電圧を印加することなく、低導電性領域２１０の導電性を向上させるために必要なバイアス電圧をフィールドプレート６に印加することができる。
【００５１】
図１１に示したイオン注入用のフォトレジスト膜９０を使用することにより、図１２に示したように、フィールドプレート６直下にのみ低導電性領域２１０を形成することができる。更に、図７、図８に示したフォトレジスト膜８０において、ゲート電極５を形成する位置とフィールドプレート６を形成する位置とにそれぞれ開口部を設けることにより、ゲート電極５とフィールドプレート６とが離間して配置された図１２に示す化合物半導体装置１を製造することができる。
【００５２】
（第２の実施形態）
本発明の第２の実施形態に係る化合物半導体装置１は、図１３に示すように、化合物半導体層２０の主面２００に形成された凹部（リセス）７の底面にゲート電極５が配置されていることが、図１と異なる点である。また、フィールドプレート６下方のゲート絶縁膜５０が、フィールド絶縁膜として作用する。その他の構成については、図１に示す第１の実施形態と同様である。
【００５３】
図１３に示すように、キャリア供給層２２の上面の一部がエッチングされて、凹部７が形成されている。凹部７の深さはキャリア供給層２２の厚みより浅く形成されている。例えば、キャリア供給層２２の厚みが２０μｍ程度である場合、凹部７の深さは５〜１０μｍ程度である。
【００５４】
図１３に示した化合物半導体装置１においても、フィールドプレート６及びゲート電極５直下の二次元キャリアガス層２３に低導電性領域２１０が配置されているため、非導通バイアス条件においてゲート電極５のドレイン側端部５０２におけるバイアス電界の集中を緩和することができる。これにより、化合物半導体装置１の耐圧を向上することができる。更に、フィールドプレート６がゲート電極５とドレイン電極４間に配置されていることにより、ゲート電極５のドレイン側端部５０２の空乏層の曲率が制御されて、ドレイン側端部５０２に集中するバイアス電界が緩和される。
【００５５】
また、導通バイアス条件において、フィールドプレート６にバイアス電圧を印加することにより、低導電性領域２１０のキャリア濃度が上昇する。このため、低導電性領域２１０の導電性が向上し、化合物半導体装置１のオン抵抗の増大が抑制される。
【００５６】
他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。例えば、化合物半導体装置１のゲート電極構造がＭＩＳ構造ではなく、ＭＥＳ構造であってもよい。また、図１０に示した化合物半導体装置１と同様に、ゲート電極５直下には低導電性領域２１０が存在しなくてもよい。更に、図１２に示した化合物半導体装置１と同様に、ゲート電極５とフィールドプレート６が連接していなくてもよい。
【００５７】
図１４〜図１９を参照して、本発明の第２の実施形態に係る化合物半導体装置１の製造方法を説明する。なお、以下に述べる化合物半導体装置１の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
【００５８】
（イ）図１４に示すように、基板１０上に、ＭＯＣＶＤ法等によりバッファ層１１、キャリア走行層２１及びキャリア供給層２２をこの順にエピタキシャル成長させる。キャリア供給層２２は、キャリア走行層２１よりもバンドギャップが大きく、且つ格子定数の異なる窒化物半導体からなる。
【００５９】
（ロ）キャリア供給層２２上にフォトレジスト膜１００を形成した後、ゲート電極５を配置する位置のフォトレジスト膜１００をエッチング除去する。その後、フォトレジスト膜１００をエッチングマスクに用いて、キャリア供給層２２の上部の一部を選択的にエッチング除去し、図１５に示すように、凹部７を形成する。
【００６０】
（ハ）フォトレジスト膜１００を除去した後、図１６に示すように、凹部７の底面及び内壁を覆うように、キャリア供給層２２上にゲート絶縁膜５０を形成する。
【００６１】
（ニ）ゲート絶縁膜５０上にフォトレジスト膜１１０を形成した後、ゲート電極５及びフィールドプレート６を配置する位置のフォトレジスト膜１１０をエッチング除去する。その後、図１７に示すように、フォトレジスト膜１１０上、及びフォトレジスト膜１１０の開口部の底面に露出したゲート絶縁膜５０上に、導電体層５００を形成する。導電体層５００は、例えばＮｉ膜とＡｕ膜との積層体である。フォトレジスト膜１１０を除去することにより、ゲート電極５のメタル層５１及びフィールドプレート６が形成される。
【００６２】
（ホ）フォトレジスト膜１１０を除去した後、図１８に示すように、ゲート電極５及びフィールドプレート６をマスクにして、シリコン（Ｓｉ）イオンをキャリア供給層２２に注入する。シリコン（Ｓｉ）イオンの注入条件は、例えば注入エネルギーが１０〜３０ｋｅＶ、ドーズ量が１×１０14イオン／ｃｍ2〜１×１０16イオン／ｃｍ2である。これにより、ゲート電極５及びフィールドプレート６直下の二次元キャリアガス層２３が形成される領域の導電性が隣接する領域よりも低くなる。つまり、フィールドプレート６及びゲート電極５直下に低導電性領域２１０が形成される。
【００６３】
（ヘ）新たなフォトレジスト膜１２０を形成した後、ソース電極３及びドレイン電極４を配置する位置のフォトレジスト膜１２０を除去する。そして、ソース電極３及びドレイン電極４を配置する位置のゲート絶縁膜５０を、フォトレジスト膜１２０をマスクにしてエッチング除去する。
【００６４】
（ト）図１９に示すように、Ｔｉ膜とＡｌ膜の積層膜３００を、ゲート絶縁膜５０の開口部を埋め込むようにしてフォトレジスト膜１２０上に形成する。その後、フォトレジスト膜を除去するリフトオフ法により、Ｔｉ膜とＡｌ膜の積層膜３００の一部を除去する。これにより、Ｔｉ膜とＡｌ膜を積層した構造のソース電極３及びドレイン電極４が形成される。
【００６５】
（チ）ソース電極３及びドレイン電極４が二次元キャリアガス層２３と低抵抗接触するように、オーミックシンターを行う。以上により、図１３に示した化合物半導体装置１が得られる。
【００６６】
（その他の実施形態）
上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。例えば、化合物半導体装置１がノーマリオフ型トランジスタであっても、ノーマリオン型トランジスタであってもよい。
【００６７】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６８】
１…化合物半導体装置
３…ソース電極
４…ドレイン電極
５…ゲート電極
６…フィールドプレート
７…凹部
１０…基板
１１…バッファ層
２０…化合物半導体層
２１…キャリア走行層
２２…キャリア供給層
２３…二次元キャリアガス層
５０…ゲート絶縁膜
５１…メタル層
６０…フィールド絶縁膜
２１０…低導電性領域
５０２…ドレイン側端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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