(57)【特許請求の範囲】
【請求項１】
ＤＡ変換回路、増幅回路、ＡＤ変換回路及び制御回路を有し、
前記制御回路は目的ゲイン２ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理と、アナログ信号を前記増幅回路で増幅してから前記ＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理とを制御し、
前記拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに前記実測ゲインに対する前記目的ゲイン２ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺し、
前記ゲインキャリブレーション処理において、前記制御回路が校正データをＮ（Ｎは正の整数）倍して前記ＤＡ変換回路で変換した第１の校正信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換し、その変換データを１／Ｎ倍にした第１のデータと、前記校正データを前記ＤＡ変換回路で変換した第２の校正信号を前記増幅回路により前記目的ゲイン２ｎ倍で増幅してから前記ＡＤ変換回路で変換した第２のデータと、の比に基づいて前記増幅回路の実測ゲインを求め、
前記Ｎは２ｎに等しい値である、データ処理装置。
【請求項２】
前記操作は、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに対する、前記目的ゲイン２ｎ倍の乗算と、前記実測ゲインによる除算とである、請求項１記載のデータ処理装置。
【請求項３】
前記２ｎ倍の乗算は下位側にｎビット分のゼロ拡張を行うシフト演算である、請求項２記載のデータ処理装置。
【請求項４】
前記制御回路は前記シフト演算を行った結果に対して前記実測ゲインによる除算を行う、請求項３記載のデータ処理装置。
【請求項５】
前記増幅回路は前記制御回路によってゲインが可変に設定されるプログラマブルゲインアンプである、請求項１記載のデータ処理装置。
【請求項６】
前記制御回路はＣＰＵと前記ＣＰＵが実行するプログラムを格納したメモリとを有する、請求項１記載のデータ処理装置。
【請求項７】
１個の半導体基板上に形成された１チップマイクロコンピュータである、請求項６記載のデータ処理装置。
【請求項８】
マイクロコンピュータと、前記マイクロコンピュータにアナログ信号を出力するアナログ回路と、前記マイクロコンピュータの出力に基づいて制御されるデジタル回路とを有するデータ処理システムであって、
前記マイクロコンピュータは、ＤＡ変換回路、増幅回路、ＡＤ変換回路及び制御回路を有し、
前記制御回路は目的ゲイン２ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理と、アナログ信号を前記増幅回路で増幅してから前記ＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理とを制御し、
前記拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに前記実測ゲインに対する前記目的ゲイン２ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺し、
前記ゲインキャリブレーション処理において、前記制御回路が校正データをＮ（Ｎは正の整数）倍して前記ＤＡ変換回路で変換した第１の校正信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換し、その変換データを１／Ｎ倍にした第１のデータと、前記校正データを前記ＤＡ変換回路で変換した第２の校正信号を前記増幅回路により前記目的ゲイン２ｎ倍で増幅してから前記ＡＤ変換回路で変換した第２のデータと、の比に基づいて前記増幅回路の実測ゲインを求め、
前記Ｎは２ｎに等しい値である、データ処理システム。
【請求項９】
前記操作は、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに対する、前記目的ゲイン２ｎ倍の乗算と、前記実測ゲインによる除算とである、請求項８記載のデータ処理システム。
【請求項１０】
前記２ｎ倍の乗算は下位側にｎビット分のゼロ拡張を行うシフト演算である、請求項９記載のデータ処理システム。
【請求項１１】
前記制御回路は前記シフト演算を行った結果に対して前記実測ゲインによる除算を行う、請求項１０記載のデータ処理システム。
【請求項１２】
前記増幅回路は前記制御回路によってゲインが可変に設定されるプログラマブルゲインアンプである、請求項８記載のデータ処理システム。
【請求項１３】
前記制御回路はＣＰＵと前記ＣＰＵが実行するプログラムを格納したメモリとを有する、請求項１２記載のデータ処理システム。
【請求項１４】
負荷電圧を入力して低い電圧に変換する電圧変換部と、負荷電流を入力して小さな電流に変換する電流変換部と、前記電圧変換部の出力電圧と前記電流変換部の出力電流とに基づいて負荷の電力量の演算制御を行う電力演算制御部と、前記電力演算制御部で演算された電力量を表示する表示部とを有する電力量計であって、
前記電力演算制御部は、ＤＡ変換回路、増幅回路、前記電流変換部の出力電流に応ずるアナログ信号を入力するＡＤ変換回路及び制御回路を有し、
前記制御回路は目的ゲイン２ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理と、アナログ信号を前記増幅回路で増幅してから前記ＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理とを制御し、
前記拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに前記実測ゲインに対する前記目的ゲイン２ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺し、
前記ゲインキャリブレーション処理において、前記制御回路が校正データをＮ（Ｎは正の整数）倍して前記ＤＡ変換回路で変換した第１の校正信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換し、その変換データを１／Ｎ倍にした第１のデータと、前記校正データを前記ＤＡ変換回路で変換した第２の校正信号を前記増幅回路により前記目的ゲイン２ｎ倍で増幅してから前記ＡＤ変換回路で変換した第２のデータと、の比に基づいて前記増幅回路の実測ゲインを求め、
前記Ｎは２ｎに等しい値である、電力量計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ（Analog to Digital）変換機能を有するデータ処理装置に関し、特にＡＤ変換レンジに対する小信号の変換ビット精度（分解能）を高くするためにＡＤ変換の前段でアナログ信号を増幅するＡＤ変換技術の改良に関し、例えば電力量計に適用して有効な技術に関する。
【背景技術】
【０００２】
ＡＤ変換の被測定電圧が小レベルのときに増幅回路を使って入力信号を増幅してからＡＤ変換を行ってビット拡張することにより高い変換精度を得ようとすることができる。例えば本出願人による先行出願である特許文献１では、増幅回路の目的ゲインに対して実際のゲインに誤差があると、増幅回路で増幅してＡＤ変換したときと増幅回路を用いずにダイレクトにＡＤ変換したときとの間で変換結果にデータの連続性を確保することができないので、これを解消するために、増幅回路のゲインを実測し、増幅回路で増幅した被計測アナログ信号のＡＤ変換結果に対してその実測ゲインを用いて目的ゲインとの誤差を相殺する技術を開示する。即ち、校正信号を増幅回路で増幅してＡＤ変換したデータと増幅しないでＡＤ変換したデータとに基づいて増幅回路のゲインを実測し、実際の被計測アナログ信号を前記増幅回路で増幅してＡＤ変換回路で変換した結果にたいして、オフセットがあるときはこれを減算した後に、前記実測したゲインに対する前記目的ゲインの比率を乗算してゲインの誤差を相殺し、必要なビット拡張を行った変換データを取得するものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２５９０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者は、増幅回路で増幅した被計測アナログ信号のＡＤ変換結果に対してその実測ゲインを用いて目的ゲインとの誤差を相殺する技術において、増幅回路のゲインを実測するときの測定精度について更に検討した。例えば電力量計が必要とするＡＤ変換回路のダイナミックレンジについて着目する。一例として、０．２％精度の電力量計として、電流測定範囲が２Ａから２００Ａのように広く(１００倍：７ビット相当）、かつ全ての測定レンジで０．２％即ち９ビットの実質精度を必要とするものとすると、実質１６ビット精度のダイナミックレンジが必要となる。一般には２乃至３ビットのマージンを採るので１８乃至１９ビットのＡＤ変換回路が要求とされる。このようなＡＤ変換回路は、特許文献１の技術を適用することにより、例えばゲイン３２倍の増幅回路（５ビット相当）と１４ビット精度のＡＤ変換回路を用いることによって実現する事ができる。
【０００５】
しかしながら、増幅回路の目的ゲインが大きいと、校正信号のＡＤ変換におけるダイナミックレンジが低下して、実際のゲインを正確に取得できないことが明らかになった。すなわち、ＡＤ変換による分解能（ビット精度）をより大きくしようとすると増幅回路のゲインをより大きくする必要がある。このため、増幅回路のゲインを校正するとき増幅回路を通さずにＡＤ変換回路に入力される校正信号の振幅がＡＤ変換回路のダイナミックレンジに対して極めて小さくなり、その測定精度を低下させてしまう。結果としてゲインの校正精度を劣化させてしまうという問題を生ずる。
【０００６】
本発明の目的は、増幅回路を用いてＡＤ変換の分解能を拡大するＡＤ変換技術において増幅回路のゲインに対する校正精度を向上させることにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、目的ゲイン２ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理を行い、アナログ信号を増幅回路で増幅してからＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに前記実測ゲインに対する前記目的ゲイン２ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺する。前記ゲインキャリブレーション処理では、デジタル的に既知の校正データに応ずる校正信号を目的ゲイン２ｎ倍した信号のＡＤ変換結果に対して、上記校正データをＮ倍した信号を増幅せずにＡＤ変換して当該変換結果の１／Ｎの値を用いて、前記実測ゲインを求める。
【００１０】
これによれば、実測ゲインを求めるとき、増幅回路を用いず校正信号をＡＤ変換する場合にもＡＤ変換回路のダイナミックレンジに対して入力が極端に小さくなって変換精度が低下することはない。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、増幅回路を用いてＡＤ変換の分解能を拡大するＡＤ変換技術において増幅回路のゲインに対する校正精度を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】図１は本発明に係るデータ処理装置の一実施の形態であるマイクロコンピュータを例示するブロック図である。
【図２】図２は電力量計に代表されるようにダイナミックレンジの広いＡＤ変換に適用される場合に要求されるＡＤ変換のダイナミックレンジについて示した説明図である。
【図３】図３はゲインキャリブレーション処理におけるアナログ信号波形を例示する波形図である。
【図４】図４はゲインキャリブレーション処理において第１のデータを取得するときの信号波形を例示する波形図である。
【図５】図５はゲインキャリブレーション処理の詳細な一例を示すフローチャートである。
【図６】図６は本発明に係るデータ処理装置を適用した電力量計の一例を示すブロック図である。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕＜アンプを用いたビット拡張ＡＤ変換の高精度ゲインキャリブレーション＞
本発明の代表的な実施の形態に係るデータ処理装置（１，１Ａ）は、ＤＡ変換回路（４）、増幅回路（５，５Ａ，５Ｂ）、ＡＤ変換回路（３，３Ａ，３Ｂ）及び制御回路（２，９）を有する。前記制御回路は目的ゲイン２ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理と、アナログ信号を前記増幅回路で増幅してから前記ＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理とを制御する。前記拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータ（オフセットの減算が必要な場合にはオフセットが減算されたデータ）に前記実測ゲインに対する前記目的ゲイン２ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺する。前記ゲインキャリブレーション処理において、前記制御回路が校正データをＮ（Ｎは正の整数）倍して前記ＤＡ変換回路で変換した第１の校正信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換し、その変換データを１／Ｎ倍にした第１のデータと、前記校正データを前記ＤＡ変換回路で変換した第２の校正信号を前記増幅回路により前記目的ゲイン２ｎ倍で増幅してから前記ＡＤ変換回路で変換した第２のデータと、の比に基づいて前記増幅回路の実測ゲインを求める。
【００１６】
これによれば、実測ゲインを求めるとき、デジタル的に既知の校正データをＮ倍したデータに応ずる校正信号に対してＡＤ変換を行うから、ＡＤＣ３のダイナミックレンジに対して入力が極端に小さくなって変換精度が低下することはない。そのようにしてＡＤ変換されたデータを１／Ｎにすれば、精度よく前記校正データに対するＡＤ変換値を得ることができる。したがって、増幅回路を用いてＡＤ変換の分解能を拡大するＡＤ変換技術において増幅回路のゲインに対する校正精度を向上させることができる。
【００１７】
〔２〕＜Ｎ＝２ｎ＞
項１のデータ処理装置において、前記Ｎは２ｎに等しい値である。
【００１８】
これによれば、増幅回路で増幅しない校正信号（第１校正信号）に対して、増幅回路で増幅した校正信号（第２校正信号）をＡＤ変換する場合と同じＡＤ変換精度で変換結果を得ることができ、増幅回路の目的ゲインが極端に大きくなっても高い校正精度を維持することができる。
【００１９】
〔３〕＜前記実測ゲインに対する前記目的ゲイン２ｎの比を用いた操作＞
項１又は２のデータ処理装置において、前記操作は、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに対する、前記目的ゲイン２ｎ倍の乗算と、前記実測ゲインによる除算とである。
【００２０】
これにより、ゲインに起因するＡＤ変換の誤差を確実に相殺することができる。
【００２１】
〔４〕＜シフト演算による乗算＞
項３のデータ処理装置において、前記２ｎ倍の乗算は下位側にｎビット分のゼロ拡張を行うシフト演算である。
【００２２】
これによれば、シフト演算によって容易に乗算結果を得ることができる。
【００２３】
〔５〕＜シフト演算後に除算を行う＞
項４のデータ処置装置において、前記制御回路は前記シフト演算を行った結果に対して前記実測ゲインによる除算を行う。
【００２４】
これによれば、演算順序が逆の場合に比べて誤差の相殺が良好になる。
【００２５】
〔６〕＜増幅回路：プログラマブルゲインアンプ＞
項１乃至５のいずれかのデータ処理装置において、前記増幅回路は前記制御回路によってゲインが可変に設定されるプログラマブルゲインアンプである。
【００２６】
これによれば、ゲインの設定に応じてＡＤ変換のビット精度を可変にすることができる。
【００２７】
〔７〕＜制御回路：ＣＰＵとプログラムメモリ＞
項１乃至５のいずれかのデータ処理装置において、前記制御回路はＣＰＵと前記ＣＰＵが実行するプログラムを格納したメモリとを有する。
【００２８】
これによれば、ＡＤ変換回路の分解能に比べてビット精度を拡張したＡＤ変換機能をプログラム制御を用いて容易に実現できる。
【００２９】
〔８〕＜1チップマイクロコンピュータ＞
項７のデータ処理装置は、１個の半導体基板上に形成された1チップマイクロコンピュータである。
【００３０】
プログラム制御機能とＡＤ変換機能を備えたマイクロコンピュータにおけるＡＤ変換機能のビット精度の拡張が容易であることからマイクロコンピュータにオンチップされたＡＤ変換機能の用途が広がる。
【００３１】
〔９〕＜高精度ゲインキャリブレーションを適用したデータ処理システム＞
本発明の別の実施の形態に係るデータ処理システムは、マイクロコンピュータ（１，１Ａ）と、前記マイクロコンピュータにアナログ信号を出力するアナログ回路（３０，３１）と、前記マイクロコンピュータの出力に基づいて制御されるデジタル回路（３２）とを有する。前記マイクロコンピュータは、DＡ変換回路、増幅回路、ＡＤ変換回路及び制御回路を有する。前記制御回路は目的ゲイン２ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理と、アナログ信号を前記増幅回路で増幅してから前記ＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理とを制御する。前記拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに前記実測ゲインに対する前記目的ゲイン２ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺する。前記ゲインキャリブレーション処理において、前記制御回路が校正データをＮ（Ｎは正の整数）倍して前記ＤＡ変換回路で変換した第１の校正信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換し、その変換データを１／Ｎ倍にした第１のデータと、前記校正データを前記ＤＡ変換回路で変換した第２の校正信号を前記増幅回路により前記目的ゲイン２ｎ倍で増幅してから前記ＡＤ変換回路で変換した第２のデータと、の比に基づいて前記増幅回路の実測ゲインを求める。
【００３２】
これによれば、データ処理システムに含まれるマイクロコンピュータにおけるＡＤ変換の分解能を拡大するＡＤ変換技術について項１と同様の作用効果を奏する。したがって、アナログ回路の出力に基づいてデジタル回路を制御するマイクロコンピュータのＡＤ変換機能を用途に応じて容易に拡張可能になる。
【００３３】
〔１０〕＜Ｎ＝２ｎ＞
項９のデータ処理システムにおいて、前記Ｎは２ｎに等しい値である。
【００３４】
これによれば、増幅回路で増幅しない校正信号（第１校正信号）に対して、増幅回路で増幅した校正信号（第２校正信号）をＡＤ変換する場合と同じＡＤ変換精度で変換結果を得ることができ、増幅回路の目的ゲインが極端に大きくなっても高い校正精度を維持することができる。
【００３５】
〔１１〕＜前記実測ゲインに対する前記目的ゲイン２ｎの比を用いた操作＞
項９又は１０のデータ処理システムにおいて、前記操作は、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに対する、前記目的ゲイン２ｎ倍の乗算と、前記実測ゲインによる除算とである。
【００３６】
これにより、ゲインに起因するＡＤ変換の誤差を確実に相殺することができる。
【００３７】
〔１２〕＜シフト演算による乗算＞
項１１のデータ処理システムにおいて、前記２ｎ倍の乗算は下位側にｎビット分のゼロ拡張を行うシフト演算である。
【００３８】
これによれば、シフト演算によって容易に乗算結果を得ることができる。
【００３９】
〔１３〕＜シフト演算後に除算を行う＞
項１２のデータ処理システムにおいて、前記制御回路は前記シフト演算を行った結果に対して前記実測ゲインによる除算を行う。
【００４０】
これによれば、演算順序が逆の場合に比べて誤差の相殺が良好になる。
【００４１】
〔１４〕＜増幅回路：プログラマブルゲインアンプ＞
項９乃至１３のいずれかのデータ処理システムにおいて、前記増幅回路は前記制御回路によってゲインが可変に設定されるプログラマブルゲインアンプである。
【００４２】
これによれば、ゲインの設定に応じてＡＤ変換のビット精度を可変にすることができる。
【００４３】
〔１５〕＜制御回路：ＣＰＵとプログラムメモリ＞
項１４のデータ処理システムにおいて、前記制御回路はＣＰＵと前記ＣＰＵが実行するプログラムを格納したメモリとを有する。
ＡＤ変換回路の分解能に比べてビット精度を拡張したＡＤ変換機能をプログラム制御を用いて容易に実現できる。
【００４４】
〔１６〕＜電力量計、アンプを用いたビット拡張ＡＤ変換の高精度ゲインキャリブレーション＞
本発明の更に別の実施の形態に係る電力量計は、負荷電圧を入力して低い電圧に変換する電圧変換部（３０）と、負荷電流を入力して小さな電流に変換する電流変換部（３１）と、前記電圧変換部の出力電圧と前記電流変換部の出力電流とに基づいて負荷の電力量の演算制御を行う電力演算制御部（１Ａ）と、前記電力演算制御部で演算された電力量を表示する表示部（３２）とを有する。前記電力演算制御部は、ＤＡ変換回路、増幅回路、前記電流変換部の出力電流に応ずるアナログ信号を入力するＡＤ変換回路及び制御回路を有する。前記制御回路は目的ゲイン２ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理と、アナログ信号を前記増幅回路で増幅してから前記ＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理とを制御する。前記拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに前記実測ゲインに対する前記目的ゲイン２ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺する。前記ゲインキャリブレーション処理において、前記制御回路が校正データをＮ（Ｎは正の整数）倍して前記ＤＡ変換回路で変換した第１の校正信号を前記増幅回路で増幅せずに前記ＡＤ変換回路で変換し、その変換データを１／Ｎ倍にした第１のデータと、前記校正データを前記ＤＡ変換回路で変換した第２の校正信号を前記増幅回路により前記目的ゲイン２ｎ倍で増幅してから前記ＡＤ変換回路で変換した第２のデータと、の比に基づいて前記増幅回路の実測ゲインを求める。
【００４５】
これによれば、データ処理システムに含まれるマイクロコンピュータにおけるＡＤ変換の分解能を拡大するＡＤ変換技術について項１と同様の作用効果を奏する。したがって、計測のダイナミックレンジが広く且つ各レンジで高い計測精度が要求される電力量計用途の高分解能のＡＤ変換機能を低コストで実現することができる。
【００４６】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４７】
図１には本発明のデータ処理装置の一実施の形態であるマイクロコンピュータが示される。同図に示されるマイクロコンピュータ（ＭＣＵ）１はＡＤ変換機能を搭載する。マイクロコンピュータ１は、特に制限されないが、相補型ＭＯＳ集積回路製造技術などにより単結晶シリコンなどの１個の半導体基板に形成される。このマイクロコンピュータ１は、プログラムを実行する中央処理装置（ＣＰＵ）２、電気的に書き換え可能にプログラムやデータを格納するフラッシュメモリなどの不揮発性メモリ（ＦＬＡＳＨ）９、ＣＰＵ２のワーク領域などに利用されるＲＡＭ８、アナログ信号をデジタル信号に変換するＡＤ変換回路（ＡＤＣ）３、デジタル信号をアナログ信号に変換するＤＡ変換回路（ＤＡＣ）４、デジタル入出力ポート１２、アナログ入力ポート１１、及びタイマカウンタやシリアルインタフェースなどの他の周辺回路モジュール(ＰＲＰＨ)１０を備える。このマイクロコンピュータ１は更に、被測定電圧を増幅してＡＤ変換することにより変換ビット精度を可変可能にするために、増幅回路として、特に制限されないが、ゲイン設定が可変可能なプログラマブルゲインアンプ（ＰＧＡ）５を備える。更に、セレクタ（ＳＷ１）６及びセレクタ（ＳＷＳ２）７を備え、ＡＤ変換に際してそれらと共に前記ＡＤＣ３及びＤＡＣ４を用いてＣＰＵ２が変換動作をプログラム制御するようになっている。以下、変換ビット精度を可変可能とするＡＤ変換機能について詳述する。
【００４８】
セレクタ６はアナログ入力ポート１１から入力される被計測アナログ信号ＡＬＧ１又はＤＡＣ４から出力されるアナログ信号ＡＬＧ２をＣＰＵ２の制御によって選択する。ＰＧＡ５はセレクタ６の出力を増幅して出力し、そのゲインはＣＰＵ２によって制御される。セレクタ７はセレクタ６の出力又はＰＧＡ５の出力をＣＰＵ２の制御によって選択する。ＡＤＣ３はセレクタ７の出力を入力してＡＤ変換する。ＡＤＣ２によるＡＤ変換結果に対する演算とＡＤ変換制御、及びＤＡＣ４によるＤＡ変換用のデータ生成とＤＡ変換制御はＣＰＵ２のプログラム制御によって行われる。
【００４９】
ＣＰＵ２はＡＤ変換のための制御として、ＰＧＡ５のゲインキャリブレーション処理の制御と拡張ＡＤ変換処理の制御を行う。ゲインキャリブレーション処理は、目的ゲイン２ｎ（ｎは正の整数）、この例ではＣＰＵ２がＰＧＡ５に設定するゲインの期待値としての目的ゲイン、に対する前記ＰＧＡ５の実際のゲインを実測ゲインとして計測する処理である。拡張ＡＤ変換処理は、アナログ信号を前記ＰＧＡ２で増幅してから前記ＡＤＣ３で変換してビット拡張された変換データを取得する処理である。この拡張ＡＤ変換処理には例えば前記特許文献１などに記載の技術を適用することができ、このときＰＧＡ５のゲインを校正するゲインキャリブレーション処理に新規な特徴がある。
【００５０】
先ず、拡張ＡＤ変換処理について簡単に説明する。ここでは、電力量計に代表されるようにダイナミックレンジの広いＡＤ変換に適用される場合を一例とする。例えば、図２に例示されるように、０．２％精度の電力量計として、電流測定範囲が２Ａから２００Ａのように広く(１００倍：７ビット相当）、かつ全ての測定レンジで０．２％即ち９ビットの実質精度を必要とするものとすると、実質１６ビット精度のダイナミックレンジが必要となる。３ビットのマージンを採れば１９ビットのＡＤ変換回路が要求とされる。このような用途において、１４ビット精度のＡＤＣ３を用いても、ＰＧＡ５のゲインを３２倍（２５倍、５ビット相当）とすることによって、分解能１９ビット相当のＡＤ変換機能を実現することができる。具体的には、ＣＰＵ２によってＰＧＡ５に目的ゲインとして３２倍を設定し、アナログポート１１から入力される被計測アナログ信号ＡＬＧ１に対してＰＧＡ５で増幅した信号をＡＤＣ３でＡＤ変換する。このときスイッチ６が端子ｂ側が選択さて、スイッチ7は端子ｃ側が選択される。ＣＰＵ２はそのＡＤ変換結果からＰＧＡ５のオフセットを減算し、減算結果を目的ゲイン倍し、目的ゲイン倍した値を実測ゲインで除算して、ＰＧＡ５のオフセットとゲインの誤差を相殺したＡＤ変換結果を取得する。上記目的ゲイン倍（２ｎ倍）の演算処理は例えば被乗数の下位側にｎビット分のゼロ拡張を行うシフト演算によって簡単に実現することができる。このように、ＡＤＣ３のＡＤ変換によって得られたデータに対して”目的ゲイン／実測ゲイン”の比を乗算することによって、最終的に得られるＡＤ変換結果においてＰＧＡ５における目的ゲインと実際のゲインとの誤差の影響を小さくすることができる。
【００５１】
前記オフセットは例えば以下の処理によって求めることができる。例えば、ＰＧＡ５に目的ゲインを設定し、所定のデジタル値（校正データ）を前記ＤＡＣ４でアナログ信号ＡＬＧ２に変換し、これをＰＧＡ５で増幅して、その出力を前記ＡＤＣ３で変換し、変換されたデジタル値と最初の校正データとの差によって求める事ができる。例えばＡＤ変換の分解能に対してＬＳＢ幾つ分の誤差があるかを求めることができる。
【００５２】
前記実測ゲインはゲインキャリブレーション処理によって求める。例えば、ＣＰＵ２が校正データをＮ倍して前記ＤＡＣ４に与えて第１の校正信号を生成し、この第１の構成信号をＰＧＡ５で増幅せずにＡＤＣ３で変換し、その変換データをＣＰＵ２が１／Ｎ倍にした第１のデータを取得する。さらに前記校正データを前記ＤＡＣ４に与えて第２の校正信号を生成し、今度はこの第２の構成信号をＰＧＡ５で目的ゲイン２ｎ倍で増幅してから前記ＡＤＣ３で変換した第２のデータを取得する。取得した第１のデータと第２のデータとの比に基づいて、目的ゲインを設定したＰＧＡ５の実際のゲインである実測ゲインを求める。
【００５３】
図３には上記ゲインキャリブレーション処理におけるアナログ信号波形が例示される。第２のデータを取得するときにスイッチ６の端子ａには信号Ａが与えられ、スイッチ７の端子ｃには信号ＡをＰＧＡ５でＧ倍（目的ゲイン倍）した信号が与えられる。第１のデータを取得するときはスイッチ６の端子ａにはデジタル的にＮ倍された信号Ａ×Ｎが与えられ、スイッチ７の端子ｄにはその信号Ａ×Ｎがそのまま出力される。
【００５４】
図４には上記ゲインキャリブレーション処理において第１のデータを取得するときの信号波形が例示される。ここではグランドＧＮＤと電源電圧ＶＣＣとの間のパルス信号の信号振幅を一例として考える。”ＶＣＣ／２）±ＲＥＦＶｐｐ”に相当する小振幅の校正データをデジタル的にＮ倍した、”（ＶＣＣ／２）±Ｎ×ＲＥＦＶｐｐ”に相当するデータを生成してＤＡＣ４でＤＡ変換する。ＤＡ変換された校正信号はＡＤＣ３でＡＤ変換され、ＡＤ変換されたデータは１／Ｎ倍される。１／Ｎ倍された検出データと校正データとの比に基づいて目的ゲインに対する実ゲインをもとめることができる。
【００５５】
ここで、ＰＧＡ５に対するゲイン校正値の許容誤差について説明する。理論的には拡張ＡＤ変換処理によるＡＤ変換結果がＡＤ変換回路の量子化誤差以内であればよい。これは下記式
Ｖｐｐ×（１−Ｇ／Ｇｉ）≦Ｖｅｒｒ…（１）
を満足すればよい。式（１）において左辺はゲイン誤差を含む拡張ＡＤ変換処理結果、右辺はＡＤＣの量子化誤差、ＧはＰＧＡ５の実際のゲイン（実測ゲイン）、ＧｉはＰＧＡ５の目的ゲイン（２ｎ）、ＶｐｐはＰＧＡ５の入力電圧範囲、ＶｅｒｒはＡＤＣ３の量子化誤差の電圧（ＬＳＢ／２）である。
【００５６】
式（１）において、
Ｇｅｒｒ＝（１−Ｇ／Ｇｉ）、
Ｖｐｐ＝Ｖｒｅｆ／Ｇｉ、
Ｖｅｒｒ＝（１／２）×（Ｖｒｅｆ／ＡＤＦＳ）、
とすると、式（１）から下記式
Ｇｅｒｒ≦（１／２）×（Ｇｉ／ＡＤＦＳ）…（２）
を導くことができる。ＶｒｅｆはＡＤＣ３の入力電圧範囲、ＡＤＦＳはＡＤＣ３のフルスケール値である。
【００５７】
式（２）によれば、最終的に許容されるゲインエラーＧｅｒｒはＰＧＡ５の目的ゲインＧｉとＡＤＣ３のフルスケール値で決まることになる。例えばＡＤＣ３を１６ビット、ＰＧＡ５の目的ゲインを３２倍（２５）にして５ビット拡張を行う場合、式（２）より、
Ｇｅｒｒ＝（１／２）×（３２／６５５３６）＝０．０２４４％
とされる。したがって、ＰＧＡ５の目的ゲインが３２倍のとき、実測ゲインが３１．９９２２〜３２．００７８ならば、ＡＤ変換結果をＡＤＣ３の量子化誤差範囲内に抑えることができる。要するに、ＡＤ変換結果をＡＤＣ３の量子化誤差範囲内に抑えるには（さらにはＰＧＡ５を用いた拡張ＡＤ変換による変換結果とＰＧＡ５を用いないＡＤ変換結果との間の変換値の連続性を保証するには）ＰＧＡ５の実測ゲインの測定に高精度が必用になる。
【００５８】
以上の説明から明らかなように、実測ゲインを求めるとき、デジタル的に既知の校正データをＮ倍したデータに応ずる校正信号に対してＡＤ変換を行うから、ＡＤＣ３のダイナミックレンジに対して入力が極端に小さくなって変換精度が低下することはない。そのようにしてＡＤ変換されたデータを１／Ｎにすれば、精度よく前記校正データに対するＡＤ変換値を得ることができる。したがって、増幅回路を用いてＡＤ変換の分解能を拡大するＡＤ変換技術において増幅回路のゲインに対する校正精度を向上させることができる。
【００５９】
特に、図４に例示されるように、前記Ｎの値をＰＧＡ５の目的ゲイン（２ｎ）に等しい値にすれば、ＰＧＡ５で増幅しない校正信号（第１校正信号）に対して、ＰＧＡ５で増幅した校正信号（第２校正信号）をＡＤ変換する場合と同じＡＤ変換精度で変換結果を得ることができ、ＰＧＡ５の目的ゲインが極端に大きくいなっても高い校正精度を維持することができる。
【００６０】
図５にはゲインキャリブレーション処理の詳細なフローチャーチが例示される。ゲインキャリブレーション処理が指示されると、ＣＰＵ２はスイッチ６に端子ａを選択し、スイッチ７に端子ｄを選択する（Ｓ１）。ＣＰＵ２は”（ＶＣＣ／２）±ＲＥＦＶｐｐ”に相当する校正データをＮ倍した、”（ＶＣＣ／２）±Ｎ×ＲＥＦＶｐｐ”に相当するデータをＤＡＶＣ４に与えてアナログ信号に変換する（Ｓ２）。ＤＡＣ４から出力されるアナログ信号はＡＤＣ３でデジタル信号に変換され（Ｓ３）、変換結果は増幅無しの振幅データＮＶＰＰ＿１としてＲＡＭ８に保管され（Ｓ４）。ＣＰＵ２は保管されたデータＮＶＰＰ＿１をＮで除算し、除算されたデータＶＰＰ＿１をＲＡＭ８に保持する（Ｓ５）。データＶＰＰ＿１はゲイン１倍としたときの校正信号の振幅に相当する。
【００６１】
次に、ＣＰＵ２はスイッチ６に端子ａを選択し、スイッチ７に端子ｃを選択する（Ｓ６）。ＣＰＵ２は”（ＶＣＣ／２）±ＲＥＦＶｐｐ”に相当する校正データをＤＡＶＣ４に与えてアナログ信号に変換する（Ｓ７）。ＤＡＣ４から出力されるアナログ信号をＰＧＡ５で目的ゲインＧ倍に増幅する（Ｓ８）。増幅されたアナログ信号は、”（ＶＣＣ／２）±Ｇ×ＲＥＦＶｐｐ”に相当し、ＡＤＣ３でデジタル信号に変換される（Ｓ９）。変換結果は増幅有りの振幅データＶＰＰ＿ＧとしてＲＡＭ８に保管され（Ｓ１０）。データＶＰＰ＿ＧはゲインＧ倍としたときの校正信号の振幅に相当する。ＣＰＵ２は保管されたデータＶＰＰ＿Ｇと前記データＶＰＰ＿１との比に基づいて目的ゲインＧに対する実測ゲインＧｃを算出し（Ｓ１１）、算出した実測ゲインＧｃをフラッシュメモリ９の所定にエリアに記憶する（Ｓ１２）。
【００６２】
図６にはマイクロコンピュータ１を適用した電力量計の一例が示される。電力量計は、負荷電圧を入力して低い電圧に変換する電圧変換部３０と、負荷電流を入力して小さな電流に変換する電流変換部３１と、前記電圧変換部３０の出力電圧と前記電流変換部３１の出力電流とに基づいて負荷の電力量の演算制御を行う電力演算制御部１Ａと、前記電力演算制御部で演算された電力量を表示する表示部３２とを有する。表示部３２は例えば液晶ディスプレイパネルによって構成される。前記電力演算制御部は例えばマイクロコンピュータ１Ａによって構成され、ＤＡＣ４、ＰＧＡ５Ａ，５Ｂ、ＡＤＣ３Ａ，３Ｂ、ＣＰＵ２、ＲＡＭ８を有し、更に、ＲＯＭ２０、ＢＧＲ（バンドギャップリファレンス回路）２１、ディジタル入出力ポート（ＤＩＯＰ）２２、アナログＩＯポート（ＡＩＯＰ）２３を備える。ＰＧＡ５Ａ，５Ｂのそれぞれは前記ＰＧＡ５に相当する回路で構成され、ＡＤＣ３Ａ、３Ｂのそれぞれは前記ＡＤＣ３に相当する回路で構成される。ＢＧＲ２１は例えばＡＤＣ，３Ａ，３Ｂが逐次比較型で構成される場合の比較基準電圧を生成する。ＤＩＯＰはデジタル入出力ポートの機能を備える。アナログ入出力ポート２３はアナログ入力ポート１１及びスイッチ６，７などの機能を備える。ＰＧＡ５ＡはＤＡＣ４の出力又は電圧変換部３０の出力を受けて増幅動作を行う。ＰＧＡ５ＢはＤＡＣ４の出力又は電流変換部３１の出力を受けて増幅動作を行う。ＡＤＣ３ＡはＤＡＣ４又はＰＧＡ５Ａの出力を受けて増幅動作を行う。ＡＤＣ３ＢはＤＡＣ４又はＰＧＡ５Ａの出力を受けて増幅動作を行う。
【００６３】
マイクロコンピュータ１Ａは、電流変換部３１から出力される電流信号に対してＰＧＡ５Ｂの増幅動作を用いてビット精度を拡張した拡張ＡＤ変換処理を行い、また、ＰＧＡ５Ｂのゲインに関する誤差を低減するためのゲインキャリブレーション処理を行う。電圧変換部３０から出力される電圧信号に対してＰＧＡ５Ａの増幅動作を用いた拡張ＡＤ変換処理、ＰＧＡ５Ａのゲインに関するゲインキャリブレーション処理を行ってもよい。
【００６４】
電力量計に前記拡張ＡＤ変換処理と前記ゲインキャリブレーション処理をサポートするマイクロコンピュータ１Ａを作用することにより、マイクロコンピュータ１Ａが備えるＡＤ変換の分解能を拡大するＡＤ変換技術についてマイクロコンピュータ１を用いた場合と同様の作用効果を奏する。したがって、計測のダイナミックレンジが広く且つ各レンジで高い計測精度が要求される電力量計用途の高分解能のＡＤ変換機能を低コストで実現することができる。
【００６５】
特に図示はしないが、高精度ゲインキャリブレーションを制御可能なマイクロコンピュータ１，１Ａは電力量計以外のデータ処理システムに広く適用することができる。例えばそのようなデータ処理システムは、１又は１Ａで参照されるようなマイクロコンピュータと、前記マイクロコンピュータにアナログ信号を出力するアナログ回路と、前記マイクロコンピュータの出力に基づいて制御されるデジタル回路とを備えて構成することができる。そのようなマイクロコンピュータ１，１Ａを用いることによって、アナログ回路の出力に基づいてデジタル回路を制御するマイクロコンピュータのＡＤ変換機能を用途に応じて容易に拡張可能になる。
【００６６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６７】
例えば、ＡＤＣのオフセットは増幅回路それ自体が備える回路構成を用いてキャンセルしてもよい。この場合にはステップＳ３５に示される“（測定値−Ｏst）×Ｇexp／Ｇin”の演算を、“（測定値）×Ｇexp／Ｇin”とすればよい。また、増幅回路はＰＧＡに限定されず、ゲイン固定のアンプであってもよい。
【００６８】
また、ゲインキャリブレーションで行う演算処理は、予め必要なルックアップテーブルを用意し、必要に応じてそのルックアップテーブルを参照する処理によって実現してもよい。
【００６９】
減衰器を用いる場合にも当然マルチサンプリングを行うことは可能である。マルチサンプリングはデュアルサンプリングに限定されず、２個以上の増幅回路や減衰器を用いる場合にも適用可能である。
【００７０】
また、ゲインキャリブレーション処理で取得した実測ゲインの値などを不揮発性メモリ９に保管することによってゲインキャリブレーション処理をパワーオン毎に行わなくても済むようになる。キャリブレーション処理をマイクロコンピュータのパワーオンリセット処理に際して行ってもよく、更に、その後、定期的にキャリブレーション処理を行ってオフセット及び測定されたゲインの値を更新することにより、温度変化などに追従した最適化された実測ゲインを用いることが可能になる。
【符号の説明】
【００７１】
１  マイクロコンピュータ（ＭＣＵ）
２  中央処理装置（ＣＰＵ）
３  ＡＤ変換回路（ＡＤＣ）
４  ＤＡ変換回路（ＤＡＣ）
５  プログラマブルゲインアンプ（ＰＧＡ）
６，７  セレクタ（ＳＷ１，ＳＷＳ２）
８  ＲＡＭ
９  不揮発性メモリ（ＦＬＡＳＨ）
１１  アナログ入力ポート
１２  デジタル入出力ポート
３０  電圧変換部
３１  電流変換部
１Ａ  マイクロコンピュータ（電力演算制御部）
３２  表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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