(57)【特許請求の範囲】
【請求項１】
互いに交差するゲート配線とデータ配線とに接続された第１スイッチング素子を含む薄膜トランジスタ層と、
前記薄膜トランジスタ層上の画素領域に形成された制御電極と、
前記制御電極上に形成された絶縁層と、
マイクロスリットパターンを含み、前記絶縁層上に前記制御電極とオーバーラップするように形成される画素電極とを含み、
前記画素電極は、前記制御電極よりも小さいサイズを有し、
前記制御電極は、前記第１スイッチング素子のドレイン電極と電気的に接続され、
前記制御電極は、前記画素電極と電気的に接続され、
前記絶縁層の厚さは、前記制御電極と前記画素電極との有効電圧差が生じる厚さである
ことを特徴とするアレイ基板。
【請求項２】
前記マイクロスリットパターンは、電極部と互いに隣接する電極部同士の間に形成された離隔部とを含み、前記電極部と前記離隔部との幅は、それぞれ２μｍ〜１０μｍであることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記マイクロスリットパターンの前記電極部の幅と前記離隔部の幅とは、実質的に同一であることを特徴とする請求項２に記載のアレイ基板。
【請求項４】
前記絶縁層には、前記制御電極を露出させるホールが形成され、前記制御電極は、前記ホールを通じて画素電極と電極的に接続されることを特徴とする請求項１に記載のアレイ基板。
【請求項５】
互いに交差するゲート配線とデータ配線とに接続された第１スイッチング素子を含む薄膜トランジスタ層と、前記薄膜トランジスタ層上に形成された制御電極と、前記制御電極上に形成された絶縁層と、マイクロスリットパターンを含み、前記絶縁層上に前記制御電極とオーバーラップするように形成された画素電極と、を含むアレイ基板と、
前記アレイ基板と結合し、前記アレイ基板との間に液晶層を収容し、前記画素電極と向い合う共通電極を含む対向基板とを含み、
前記画素電極は、前記制御電極よりも小さいサイズを有し、
前記制御電極は、前記第１スイッチング素子のドレイン電極と電気的に接続され、
前記制御電極は、前記画素電極と電気的に接続され、
前記絶縁層の厚さは、前記制御電極と前記画素電極との有効電圧差が生じる厚さである
ことを特徴とする表示パネル。
【請求項６】
前記共通電極は、前記対向基板上に均一の厚さに平坦に形成されることを特徴とする請求項５に記載の表示パネル。
【請求項７】
前記マイクロスリットパターンは、電極部と互いに隣接する電極部同士の間に形成された離隔部とを含み、前記電極部と前記離隔部との幅はそれぞれ２μｍ〜１０μｍであることを特徴とする請求項５に記載の表示パネル。
【請求項８】
前記マイクロスリットパターンの前記電極部の幅と前記離隔部の幅とは、実質的に同一であることを特徴とする請求項７に記載の表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板及びこれを具備する表示パネルに係り、より詳細には向上した透過率を有するアレイ基板及びこれを具備する表示パネルに関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は、画面を眺める位置、即ち、視野角によっては表示された画像が歪曲されて見えるという短所を有する。ＰＶＡ（Ｐａｔｔｅｒｎｅｄ−ＩＴＯ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）は、視野角の限界点を改善するために開発された技術の一つである。
【０００３】
ＰＶＡは、下板の画素電極と上板の共通電極とに一定様態のパターンを形成して、液晶セルに電圧が印加されるときにパターニングされた画素電極及び共通電極のエッジで発生するフリンジ電界（ｆｒｉｎｇｅ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）を用いて液晶分子を多様な方向に配列させる技術である。
【０００４】
最近、ＰＶＡモードの一種として、下板の画素電極にマイクロスリットを形成し、上板の共通電極にはパターンを形成しないマイクロスリット構造が開発されている。前記マイクロスリット構造においけるマイクロスリットは、液晶表示パネルの透過率を上昇させるために微細に形成される。しかし、マイクロスリットを微細に形成することは工程技術上の限界を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的な課題は、このような従来の問題点を解決するためのものであって、本発明の目的は、向上した透過率を有するアレイ基板を提供することにある。また、本発明の他の目的は、アレイ基板を具備する表示パネルを提供することにある。
【課題を解決するための手段】
【０００６】
前記本発明の目的を実現するための実施形態によるアレイ基板は、互いに交差するゲート配線とデータ配線とに接続された第１スイッチング素子を含む薄膜トランジスタ層と、前記薄膜トランジスタ層上の画素領域に形成された制御電極と、前記制御電極上に形成された絶縁層と、マイクロスリットパターンを含み、前記絶縁層上に前記制御電極とオーバーラップするように形成される画素電極とを含み、前記画素電極は、前記制御電極よりも小さいサイズを有し、前記制御電極は、前記第１スイッチング素子のドレイン電極と電気的に接続され、前記制御電極は、前記画素電極と電気的に接続され、前記絶縁層の厚さは、前記制御電極と前記画素電極との有効電圧差が生じる厚さであることを特徴とする。
【０００７】
前記本発明の他の目的を実現するための実施形態による表示パネルは、アレイ基板及び対向基板を含み、アレイ基板は、互いに交差するゲート配線とデータ配線とに接続された第１スイッチング素子を含む薄膜トランジスタ層と、前記薄膜トランジスタ層上に形成された制御電極と、前記制御電極上に形成された絶縁層と、マイクロスリットパターンを含み、前記絶縁層上に前記制御電極とオーバーラップするように形成された画素電極と、を含むアレイ基板と、前記アレイ基板と結合し、前記アレイ基板との間に液晶層を収容し、前記画素電極と向い合う共通電極を含む対向基板とを含み、前記画素電極は、前記制御電極よりも小さいサイズを有し、前記制御電極は、前記第１スイッチング素子のドレイン電極と電気的に接続され、前記制御電極は、前記画素電極と電気的に接続され、前記絶縁層の厚さは、前記制御電極と前記画素電極との有効電圧差が生じる厚さであることを特徴とする。
【発明の効果】
【０００８】
このようなアレイ基板及びこれを具備する表示パネルによると、マイクロスリットパターンが形成された画素電極と、有効電圧差を有する制御電極とを形成することで、液晶の方向性を制御して透過率を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して、本発明をより詳細に説明する。図１は、参考発明の参考形態による表示パネルの概略平面図である。図２は、図１のＩ−Ｉ’に沿って見た断面図である。図１及び図２を参照すると、表示パネルはアレイ基板１００、対向基板２００、及び液晶層３００を含む。
【００１０】
アレイ基板１００は、第１ベース基板１０１、第１ベース基板１１０上に形成された薄膜トランジスタ層１５０、制御電極１７０、絶縁層１８０、及び画素電極１９０を含む。薄膜トランジスタ層１５０は、ゲート配線（ＧＬ）、データ配線（ＤＬ）、制御配線（ＣＬ）、ストレージ配線（ＳＣＬ）、第１スイッチング素子（ＴＲ１）、及び第２スイッチング素子（ＴＲ２）を含む。
【００１１】
例えば、第１ベース基板１０１上にはゲート金属パターンが形成される。ゲート金属パターンは、第１方向に延長されたゲート配線（ＧＬ）及びストレージ配線（ＳＣＬ）、ゲート配線（ＧＬ）と接続された第１スイッチング素子（ＴＲ１）の第１ゲート電極（ＧＥ１）、及びゲート配線（ＧＬ）と接続された第２スッチング素子（ＴＲ２）の第２ゲート電極（ＧＥ２）を含む。
【００１２】
ゲート金属パターンが形成された第１ベース基板１０１上にはゲート絶縁層１１０が形成される。ゲート絶縁層１１０上に半導体層１２１及びオーミックコンタクト層１２２を含むチャネル層が形成される。チャネル層は、第１スイッチング素子（ＴＲ１）の第１チャネル部（ＣＨ１）と第２スイッチング素子（ＴＲ２）の第２チャネル部（ＣＨ２）とを含む。
【００１３】
チャネル層上には、ソース金属パターンが形成される。ソース金属パターンは、第１方向と交差する第２方向に延長されたデータ配線（ＤＬ）及び制御配線（ＣＬ）、データ配線（ＤＬ）と接続された第１スイッチング素子（ＴＲ１）の第１ソース電極（ＳＥ１）、及び制御配線（ＣＬ）と接続された第２スイッチング素子（ＴＲ２）の第２ソース電極（ＳＥ２）を含む。また、ソース金属パターンは、第１スイッチング素子（ＴＲ１）の第１ドレイン電極（ＤＥ１）と第２スイッチング素子（ＴＲ２）の第２ドレイン電極（ＤＥ２）とを更に含む。
【００１４】
ソース金属パターンの形成された第１ベース基板１０１上にはパッシベーション層１２０が形成される。パッシベーション１２０には、第１スイッチング素子（ＴＲ１）の第１ドレイン電極（ＤＥ１）を露出させる第１ホール（Ｈ１）と、第２スイッチング素子（ＴＲ２）の第２ドレイン電極（ＤＥ２）を露出させる第２ホール（Ｈ２）とが形成される。
【００１５】
パッシベーション層１２０上には、透明導電性物質で形成された制御電極１７０が形成される。制御電極１７０は、単位画素に対応する画素領域に形成される。画素電極は図示したように四角形状に形成してもよく、折り曲げられたＶ字形状などのように多様に形成してもよい。
【００１６】
制御電極１７０は、第２ホール（Ｈ２）を通じて第２スイッチング素子（ＴＲ２）の第２ドレイン電極（ＤＥ２）と電気的に接続される。制御電極１７０には、ストレージ配線（ＳＣＬ）が形成された領域に対応して透明導電性物質が除去された開口部１７１が形成される。第２スイッチング素子（ＴＲ２）がオンすると、制御電極１７０には制御配線（ＣＬ）から伝達された制御電圧（Ｖｃ）が印加される。制御電圧（Ｖｃ）は、データ電圧（Ｖｄ）よりは小さく、対向基板２００の共通電極２３０に印加される共通電圧（Ｖｃｏｍ）よりは大きい。
【００１７】
制御電極１７０上には絶縁層１８０が形成され、絶縁層１８０には第１ホール（Ｈ１）に対応してパターニングされたホールが形成される。絶縁層１８０上には、透明導電性物質で形成された画素電極１９０が形成される。画素電極１９０は、第１ホール（Ｈ１）を通じて第１スイッチング素子（ＴＲ１）の第１ドレイン電極（ＤＥ１）と電気的に接続される。画素電極１９０は、制御電極１７０と同一のサイズを有するか、制御電極１７０より小さいサイズを有する。
【００１８】
具体的に、画素電極１９０は、画素領域に形成される。画素電極１９０は、画素領域において制御電極１７０と同一のサイズに形成されるか、画素領域において制御電極１７０より小さいサイズに形成される。例えば、図示したように、画素領域が四角形状である場合、画素電極１９０及び制御電極１７０の横および縦の長さが互いに同一に形成されるか、画素電極１９０の横および縦の長さが制御電極１７０の横および縦の長さより小さく形成される。
【００１９】
画素電極１９０は、マイクロスリットパターン（ＭＳ）を含み、マイクロスリットパターン（ＭＳ）は、透明導電性物質で形成された電極部１９１と互いに隣接する電極部１９１同士の間に絶縁層１８０を露出させる離隔部１９３とを含む。電極部１９１及び離隔部１９３の幅は約２μｍ〜１０μｍにそれぞれ形成される。望ましくは、電極部１９１及び離隔部１９３の幅は互いに同一に形成される。
【００２０】
第１スッチング素子（ＴＲ１）がオンすると、画素電極１９０にはデータ配線（ＤＬ）から伝達されたデータ電圧（Ｖｄ）が印加される。画素電極１９０に印加されたデータ電圧（Ｖｄ）と制御電極１７０に印加された制御電圧（Ｖｃ）との有効電圧差（ΔＶ）は０Ｖより大きく設定されてもよい。
【００２１】
これによって、マイクロスリットパターン（ＭＳ）の電極部１９１と離隔部１９３との間に有効電圧差（ΔＶ）が発生して、液晶分子の方向を制御する。マイクロスリットパターンのフリンジ部分で透過率が向上され、全体的な透過率を向上させることができる。
【００２２】
画素電極１９０上には第１配向膜（ＰＩ１）が形成される。対向基板２００は、第２ベース基板２０１、第２ベース基板２０１上に形成されたカラーフィルタ層２１０、及び共通電極２３０を含む。
【００２３】
カラーフィルタ層２１０は、画素電極１９０の形成された領域に対応して形成される。共通電極２３０は、カラーフィルタ層２１０上に透明導電性物質で形成される。共通電極２３０はパターニングされず、第２ベース基板２０１上に均一の厚さに平坦に形成される。共通電極２３０上には第２配向膜（ＰＩ２）が形成される。
【００２４】
図３及び図４は、図２に示したアレイ基板の製造方法を説明するための断面図である。図１及び図３を参照すると、第１ベース基板１０１上にゲート金属層が形成され、ゲート金属層をパターニングしてゲート金属パターンが形成される。
【００２５】
ゲート金属パターンは、第１方向に延長されたゲート配線（ＧＬ）及びストレージ配線（ＳＣＬ）と、ゲート配線（ＧＬ）と接続された第１スイッチング素子（ＴＲ１）の第１ゲート電極（ＧＥ１）と、ゲート配線（ＧＬ）に接続された第２スイッチング素子（ＴＲ２）の第２ゲート電極（ＧＥ２）とを含む。
【００２６】
ゲート金属パターンの形成された第１ベース基板１０１上にシリコン窒化膜（ＳｉＮｘ）またはシリコン酸化膜（ＳｉＯｘ）からなるゲート絶縁層１１０が形成される。ゲート絶縁層１１０は約０．４μｍの厚さに形成する。
【００２７】
ゲート絶縁層１１０の形成された第１ベース基板１０１上にアモルファスシリコン（ａ−Ｓｉ）を含む半導体層１２１及びｎ＋イオンが高濃度でドープされたオーミックコンタクト層（ｎ＋ａ−Ｓｉ）１２２を含むチャネル層が形成される。チャネル層をパターニングして、第１及び第２ゲート電極（ＧＥ１、ＧＥ２）が形成された領域のゲート絶縁層１１０上に第１チャネル部（ＣＨ１）及び第２チャネル部（ＣＨ２）がそれぞれ形成される。
【００２８】
第１及び第２チャネル部（ＣＨ１、ＣＨ２）が形成された第１ベース基板１０１上にソース金属層が形成され、ソース金属層がパターニングされてソース金属パターンが形成される。ソース金属パターンは、第１方向と交差する第２方向に延長されたデータ配線（ＤＬ）及び制御配線（ＣＬ）と、データ配線（ＤＬ）と接続された第１スッチング素子（ＴＲ１）の第１ソース電極（ＳＥ１）と、制御配線（ＣＬ）と接続された第２スイッチング素子（ＴＲ２）の第２ソース電極（ＳＥ２）とを含む。また、ソース金属パターンは、第１スッチング素子（ＴＲ１）の第１ドレイン電極（ＤＥ１）と第２スッチング素子（ＴＲ２）の第２ドレイン電極（ＤＥ２）とを更に含む。
【００２９】
ソース金属パターンが形成された第１ベース基板１０１上にパッシベーション層１２０が形成される。パッシベーション層１２０は、シリコン窒化膜（ＳｉＮｘ）を含み、約２００ｎｍの厚さを有する。パッシベーション層１２０はエッチングされて、第２ドレイン電極（ＤＥ２）を露出させる第２ホール（Ｈ２）が形成される。
【００３０】
前記のような工程を通じて第１ベース基板１０１上には薄膜トランジスタ層１５０が形成される。
【００３１】
薄膜トランジスタ層１５０が形成された第１ベース基板１０１上に透明導電性物質が形成され、透明導電性物質がパターニングされて制御電極１７０が形成される。制御電極１７０は、ストレージ配線（ＳＣＬ）が形成された領域に対応してパターニングされた開口部１７１と第１ドレイン電極（ＤＥ１）が形成された領域に対応してパターニングされたホールパターン１７３とを含む。
【００３２】
制御電極１７０は、第２ホール（Ｈ２）を通じて第２ドレイン電極（ＤＥ２）と接触して、第２スッチング素子（ＴＲ２）と電気的に接続される。制御電極１７０は、ストレージ配線（ＳＣＬ）の一部分とオーバーラップし、これによって第２ストレージキャパシタ（ＣＳＴｃ）が定義される。第２ストレージキャパシタ（ＣＳＴｃ）は、制御電極１７０に印加される制御電圧（Ｖｃ）とストレージ配線（ＳＣＬ）に印加される共通電圧（Ｖｃｏｍ）とに応じて一定の電荷を充電する。
【００３３】
図１及び図４を参照すると、制御電極１７０が形成された第１ベース基板１０１上に絶縁層が形成される。絶縁層１８０は、有機絶縁物質からなり、約２００ｎｍの厚さを有してもよい。制御電極１７０のホールパターン１７３に対応する絶縁層１８０及びパッシベーション層１２０はエッチングされ、第１ドレイン電極（ＤＥ１）を露出させる第１ホール（Ｈ１）が形成される。
【００３４】
第１ホール（Ｈ１）が形成された第１ベース基板１０１上に透明導電性物質が形成され、透明導電性物質がパターニングされて画素電極１９０が形成される。ここで、画素電極１９０は、マイクロスリットパターン（ＭＳ）を含む。マイクロスリットパターン（ＭＳ）は、電極部１９１と、互いに隣接する電極部１９１の間の離隔された領域である離隔部１９３とを含む。電極部１９１と離隔部１９３との幅は互いに同一であり、約２μｍ〜６μｍである。
【００３５】
画素電極１９０は、第１ホール（Ｈ１）を通じて第１ドレイン電極（ＤＥ１）と接触して、第１スイッチング素子（ＴＲ１）と電気的に接続される。画素電極１９０は、制御電極１７０の開口部１７１を通じてパッシベーション層１２０と接触する。これによって、ストレージ配線（ＳＣＬ）と画素電極１９０との間に第１ストレージキャパシタ（ＣＳＴｐ）が定義される。第１ストレージキャパシタ（ＣＳＴｐ）は、画素電極１９０に印加されるデータ電圧（Ｖｄ）とストレージ配線（ＳＣＬ）に印加される共通電圧（Ｖｃｏｍ）とに応じて一定の電荷を充電する。
【００３６】
画素電極１９０が形成された第１ベース基板１０１上に第１配向膜（ＰＩ１）が形成される。本参考形態において、薄膜トランジスタ層１５０を形成するために、４枚のマスクを用いてゲート金属層、チャネル層、ソース金属層、及びパッシベーション層をそれぞれパターニングする工程を例に説明した。しかし、薄膜トランジスタ層１５０は、３枚のマスクを用いて形成してもよい。即ち、３枚のマスクが使用される場合、チャネル層とソース金属層とは、一枚のマスクでパターニングしてもよい。
【００３７】
図５は、本発明の実施形態による表示パネルの平面図である。図６は、図５のＩＩ−ＩＩ’線に沿って見た断面図である。
【００３８】
図５及び図６を参照すると、表示パネルは、アレイ基板４００、対向基板２００、及び液晶層３００を含む。実施形態による表示パネルは、図１及び図２で説明した参考形態の表示パネルと比較すると、対向基板２００及び液晶層３００はいずれも同一であり、アレイ基板４００が異なる。以下では、重複する説明は省略し、アレイ基板４００について説明する。
【００３９】
アレイ基板４００は、第１ベース基板４０１と、第１ベース基板４０１上に形成された薄膜トランジスタ層４５０、制御電極４７０、絶縁層４８０、及び画素電極４９０を含む。薄膜トランジスタ層４５０は、ゲート配線（ＧＬ）、データ配線（ＤＬ）、ストレージ配線（ＳＣＬ）、及びスイッチング素子（ＴＲ）を含む。
【００４０】
第１ベース基板４０１上にはゲート金属パターンが形成される。ゲート金属パターンは第１方向に延長されたゲート配線（ＧＬ）及びストレージ配線（ＳＣＬ）と、ゲート配線（ＧＬ）と接続されたスイッチング素子（Ｔ１）のゲート電極（ＧＥ）とを含む。
【００４１】
ゲート金属パターンが形成された第１ベース基板４０１上には、ゲート絶縁層４１０が形成される。ゲート絶縁層４１０上に半導体層４２１及びオーミックコンタタクト層４２２を含むチャネル層が形成される。チャネル層は、スイッチング素子（ＴＲ）のチャネル部（ＣＨ）を含む。
【００４２】
チャネル層上にはソース金属パターンが形成される。ソース金属パターンは、第１方向と交差する第２方向に延長されたデータ配線（ＤＬ）と、データ配線（ＤＬ）と接続されたスッチング素子（ＴＲ）のソース電極（ＳＥ）と、ソース電極（ＳＥ）と離隔されたドレイン電極（ＤＥ）とを含む。
【００４３】
ソース金属パターンが形成された第１ベース基板４０１上には、パッシベーション層４２０が形成される。パッシベーション層４２０には、スイッチング素子（ＴＲ）のドレイン電極（ＤＥ）を露出させる第１ホール（Ｈ１）が形成される。
【００４４】
パッシベーション層４２０上には、透明導電性物質で形成された制御電極４７０が形成される。制御電極４７０は、第１ホール（Ｈ１）を通じてスイッチング素子（ＴＲ）のドレイン電極（ＤＥ）と電気的に接続される。スイッチング素子（ＴＲ）がオンすると、制御電極４７０にはデータ配線（ＤＬ）から伝達されたデータ電圧（Ｖｄ）が印加される。
【００４５】
制御電極４７０上には、絶縁層４８０が形成され、絶縁層４８０には制御電極４７０を露出させる第２ホール（Ｈ２）が形成される。
【００４６】
絶縁層４８０上には透明導電性物質で形成された画素電極４９０が形成される。画素電極４９０は、第２ホール（Ｈ２）を通じて制御電極４７０と電気的に接続され、制御電極４７０と同一の電圧が印加される。絶縁層４８０は、有機絶縁物質からなり、約４μｍの厚さを有してもよい。
【００４７】
画素電極４９０は、制御電極４７０と同一のサイズを有してもよく、図示したように、制御電極４７０より小さいサイズを有してもよい。例えば、画素電極４９０は、画素領域に形成される。画素電極４９０は、制御電極４７０が形成された画素領域に制御電極４７０と同一のサイズで形成されてもよく、制御電極４７０より小さいサイズで形成されてもよい。
【００４８】
図示したように、画素電極４９０が制御電極４７０より小さく形成される場合、画素電極４９０は、画素電極４９０のエッジで制御電極４７０との有効電圧差を発生させて、画素電極４９０のエッジでの透過率を向上させることができる。
【００４９】
画素電極４９０は、マイクロスリットパターン（ＭＳ）を含み、マイクロスリットパターン（ＭＳ）は、透明導電性物質で形成された電極部４９１と互いに隣接する電極部４９１同士の間に絶縁層４８０を露出させる離隔部４９３とを含む。電極部４９１と離隔部４９３との幅は互いに同一であり、約２μｍ〜６μｍである。
【００５０】
画素電極４９０上には第１配向膜（ＰＩ１）が形成される。スイッチング素子（ＴＲ）がオンすると、画素電極４９０にはデータ配線（ＤＬ）から伝達された画素電圧（Ｖｄ）が印加される。
【００５１】
スイッチング素子（ＴＲ）がオンすると、制御電極４７０と画素電極４９０とにはデータ配線（ＤＬ）から伝達されたデータ電圧（Ｖｄ）がそれぞれに印加される。この場合、制御電極４７０に印加された電圧には、画素電極４９０に印加される電圧に対して絶縁層４８０の厚さに応じて電圧降下が発生する。即ち、制御電極４７０に印加される制御電圧（Ｖｃ０）は、データ電圧（Ｖｄ）よりも小さく、共通電極２３０に印加される共通電圧（Ｖｃｏｍ）よりは大きい。
【００５２】
例えば、画素電極４９０及び制御電極４７０に入力電圧（Ｖｉｎｐｕｔ）が印加される場合、液晶層３００に印加される画素電極４９０の第１有効電圧（Ｖｄｏｍａｉｎ１）は、入力電圧（Ｖｉｎｐｕｔ）であることに対し、液晶３００に印加される制御電極４７０の第２有効電圧（Ｖｄｏｍａｉｎ２）は、下記の式１のように定義される。
【００５３】
【数１】
0005666083.tif 000002
【００５４】
ここで、εＯＬは有機膜の誘電率であり、ｄＯＬは、有機膜の厚さであり、εＬＣは液晶の誘電率であり、ｄＬＣは液晶層のセルギャップである。
【００５５】
このように、制御電極４７０及び画素電極４９０に同一のデータ電圧が印加されても、絶縁層４８０の厚さによって有効電圧差（ΔＶ）が発生する。望ましくは、有効電圧差（ΔＶ）が０Ｖより大きく設定されるよう絶縁層４８０の厚さを調節する。マイクロスリットパターン（ＭＳ）の電極部４９１と離隔部４９３との間に前記有効電圧差（ΔＶ）が発生して、液晶分子の方向が制御される。したがって、マイクロスリットパターンと画素電極４９０の外郭部分とのフリンジ部分で透過率が向上するため、液晶パネル全体の透過率を向上させることができる。
【００５６】
以下では、多様な比較例及び参考例並びに本発明による実施例を例にして本発明によって透過率が向上する過程を説明する。
【００５７】
比較例１は、本発明の参考形態（図２に図示）による表示パネルにおいて、制御電極１７０及び絶縁層１８０が形成されない場合を示す。即ち、画素電極１９０上のみに４μｍのマイクロスリットパターン（ＭＳ）が形成される。比較例２は、比較例１と比較すると、マイクロスリットパターン（ＭＳ）のサイズを５μｍに形成し、その他の条件は比較例１と同一である。
【００５８】
一方、参考例１は、参考形態（図２に図示）の表示パネルに対応し、制御電極１７０と画素電極１９０とのサイズは同一であり、絶縁層１８０の厚さは、２００ｎｍ（０．２μｍ）にし、マイクロスリットパターン（ＭＳ）のサイズは５μｍに形成した。参考例２は、参考例１と比較すると、制御電極４７０と画素電極４９０のサイズを同一に形成し、マイクロスリットパターン（ＭＳ）のサイズを４μｍに形成した。
【００５９】
実施例は、参考例１と比較すると、マイクロスリットパターン（ＭＳ）のサイズを４μｍに形成し、制御電極４７０を画素電極４９０よりも大きなサイズに形成した。
【００６０】
参考例３は、本発明の実施形態（図６に図示）の表示パネルに対応し、制御電極４７０と画素電極４９０との間に形成された絶縁層４８０の厚さを４μｍに形成した。ただし、実施形態（図６に図示）とは異なり、参考例３では、制御電極４７０と画素電極４９０とのサイズは、同一に形成した。マイクロスリットパターン（ＭＳ）のサイズは４μｍにした。
【００６１】
次の（表１）は、比較例、参考例及び実施例の透過率を比較したデータである。
【００６２】
【表１】
0005666083.tif 000003
【００６３】
（表１）を参照すると、比較例１と比較例２とを比較すると、マイクロスリットパターンが４μｍである場合、透過率は１６．５１％であり、マイクロスリットパターンが５μｍである場合、透過率は１４．９９％であって、マイクロスリットパターンが小さいほど透過率は増加した。
【００６４】
一方、参考例１は、マイクロスリットパターンは５μｍであり、制御電極と画素電極とのサイズは同一であり、絶縁層は厚さ０．２μｍの場合である。この場合の透過率は、１７．７６％でありマイクロスリットパターンが４μｍである比較例１の透過率より増加した。
【００６５】
一方、参考例２と実施例とを比較すると、それぞれマイクロスリットパターン４μｍ、絶縁層の厚さ０．２μｍの状態であり、参考例２は、制御電極と画素電極のサイズを同一に形成した場合であって、この場合の透過率は１８．７５％であった。実施例は、制御電極のサイズを画素電極のサイズより大きく形成した場合であって、この場合の透過率は２２．１３％であった。即ち、制御電極のサイズを画素電極のサイズより大きく形成する場合、透過率が増加した。
【００６６】
参考例３は、マイクロスリットパターンを４μｍにし、制御電極と画素電極とのサイズを同一にし、絶縁層の厚さを４μｍに形成した場合である。この場合の透過率は２１．１１％であって、比較例１、２に比べて透過率が増加した。
【００６７】
結果的に、既存の構造においては、マイクロスリットパターンのサイズを小さくするほど透過率は向上した。しかし、既存の構造は、制御電極を形成する場合よりは透過率が低いことが前記実施例によってわかる。
【００６８】
よって、制御電極を形成することでマイクロスリットパターンのサイズを微細にする技術工程の限界を克服し、透過率を著しく向上させることができる。
【産業上の利用可能性】
【００６９】
以上説明したように、本発明によるとマイクロスリットパターンが形成された画素電極の下に画素電極よりも小さい有効電圧を有する制御電極を形成することによって、液晶の方向性を制御して透過率を向上させることができる。
【００７０】
以上、本発明の実施形態について詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の参考形態による表示パネルの平面図である。
【図２】図１のＩ−Ｉ’に沿って見た断面図である。
【図３】図２のアレイ基板の製造方法を説明するための断面図である。
【図４】図２のアレイ基板の製造方法を説明するための断面図である。
【図５】本発明の実施形態による表示パネルの平面図である。
【図６】図５のＩＩ−ＩＩ’に沿って見た断面図である。
【符号の説明】
【００７２】
１００、４００ アレイ基板
１７０ 制御電極
１９０ 画素電極
１９１ 電極部
１９３ 離隔部
２００ 対向基板
３００ 液晶層
【図１】
0005666083.tif 000004
【図２】
0005666083.tif 000005
【図３】
0005666083.tif 000006
【図４】
0005666083.tif 000007
【図５】
0005666083.tif 000008
【図６】
0005666083.tif 000009