(57)【特許請求の範囲】
【請求項１】
第１半導体部品搭載領域に形成された複数の第１端子、第２半導体部品搭載領域に形成された複数の第２端子、および前記複数の第１端子と前記複数の第２端子とをそれぞれ繋ぐ複数の伝送経路、を有する基板と、
前記第１半導体部品搭載領域に搭載された第１半導体部品と、
前記第２半導体部品搭載領域に搭載された第２半導体部品と、
を含み、
前記第２半導体部品は、クロック信号に同期動作される複数のメモリデバイスを有し、
前記第１半導体部品は、前記第２半導体部品を制御するメモリコントローラを有し、
前記複数の伝送経路は、前記第１半導体部品から前記第２半導体部品に前記クロック信号を供給するクロック伝送経路、前記第１半導体部品から前記第２半導体部品にコマンド及びアドレス信号を供給するコマンドアドレス伝送経路、前記第１半導体部品と前記第２半導体部品との間でデータ伝送を行うためのデータ系伝送経路、及び前記クロック信号と前記コマンド及びアドレス信号の有効性を示すための第１コントロール系信号を前記第１半導体部品から前記第２半導体部品に伝送する第１コントロール系伝送経路とを含み、
前記基板は更に、グランドプレーンと、前記第１コントロール系伝送経路の途中から分岐してグランドプレーンに至る第１特定伝送経路と、前記第１特定伝送経路に直列配置された第１容量素子とを有し、
前記第１容量素子は前記第１コントロール系伝送経路の信号伝送方向基端から前記第１特定伝送経路への分岐点までの経路の寄生容量よりも大きな容量値を持ち、
前記第２半導体部品は、モジュール基板に前記複数のメモリデバイスが搭載されたメモリモジュールであり、
前記クロック伝送経路から供給される前記クロック信号を受ける前記モジュール基板内のクロック配線、前記コマンドアドレス伝送経路から供給される前記コマンド及びアドレス信号を受ける前記モジュール基板内の信号線、及び前記第１コントロール系伝送経路から供給される前記第１コントロール系信号を受ける前記モジュール基板内の信号線に、前記複数のメモリデバイスの対応端子がフライ・バイ形態で接続されており、
前記第１コントロール系伝送経路から供給される前記第１コントロール系信号を受ける前記モジュール基板内の前記信号線の端部には、終端抵抗が接続されている、電子機器。
【請求項２】
請求項１記載の電子機器において、
前記第１コントロール系伝送経路上における前記第１半導体部品から前記第１特定伝送経路への分岐点までの距離は、前記第１コントロール系伝送経路上における前記分岐点から第２半導体部品までの距離よりも短い、電子機器。
【請求項３】
請求項１記載の電子機器において、
前記メモリデバイスはＤＤＲ３−ＳＤＲＡＭであり、
前記第１コントロール系信号は、前記ＤＤＲ３−ＳＤＲＡＭにおけるチップ選択信号及びクロックイネーブル信号である、電子機器。
【請求項４】
請求項１記載の電子機器において、
前記複数の伝送経路は更に、前記データ系伝送経路の伝送特性を選択的に切り換えるための第２コントロール系信号を前記第１半導体部品から前記第２半導体部品に伝送する第２コントロール系伝送経路を含み、
前記基板は更に、前記第２コントロール系伝送経路の途中から分岐してグランドプレーンに至る第２特定伝送経路と、前記第２特定伝送経路に直列配置された第２容量素子とを有し、
前記第２容量素子は前記第２コントロール系伝送経路の信号伝送方向基端から前記第２特定伝送経路への分岐点までの経路の寄生容量よりも大きな容量値を持つ、電子機器。
【請求項５】
請求項４記載の電子機器において、
前記第２コントロール系伝送経路上における前記第１半導体部品から前記第２特定伝送経路への分岐点までの距離は、前記第２コントロール系伝送経路上における前記分岐点から第２半導体部品までの距離よりも短い、電子機器。
【請求項６】
請求項４記載の電子機器において、
前記クロック伝送経路から供給される前記クロック信号を受ける前記モジュール基板内のクロック配線、前記コマンドアドレス伝送経路から供給される前記コマンド及びアドレス信号を受ける前記モジュール基板内の信号線、前記第１コントロール系伝送経路からの前記第１コントロール系信号を受ける前記モジュール基板内の信号線、及び前記第２コントロール系伝送経路から供給される前記第２コントロール系信号を受ける前記モジュール基板内の信号線に、前記複数のメモリデバイスの対応端子がフライ・バイ形態で接続されている、電子機器。
【請求項７】
請求項６記載の電子機器において、
前記第２半導体部品はＤＤＲ３−ＳＤＲＡＭであり、
前記メモリデバイスは、前記データ系伝送経路に対応する終端抵抗として利用可能なオンダイターミネーションを有し、
前記第２コントロール系信号は、前記オンダイターミネーションの有効又は無効を指示するオンダイターミネーション指示信号である、電子機器。
【請求項８】
請求項４記載の電子機器において、
前記基板は複数の配線層を有し、
前記第１コントロール系伝送経路及び第２コントロール系伝送経路は、前記複数の配線層のうちの最上層および最下層のそれぞれの配線層に形成され、
前記複数の第１端子及び第２端子のそれぞれは前記複数の配線層のうちの最上層に形成されている、電子機器。
【請求項９】
請求項８記載の電子機器において、
前記グランドプレーンは、前記複数の配線層のうちの最上層と最下層との間の内層の配線層に形成され、
前記第１特定伝送経路及び前記第２特定伝送経路は、前記基板に形成されたスルーホールに設けられたビア配線を介して前記グランドプレーンとそれぞれ電気的に接続され、
前記ビア配線のそれぞれは、平面視において、前記第１コントロール系伝送経路及び第２コントロール系伝送経路に含まれる互いに隣り合う配線に共通接続される、電子機器。
【請求項１０】
基板に第１半導体部品と前記第１半導体部品が制御する第２半導体部品が搭載された電子機器であって、
前記第２半導体部品はクロック信号に同期動作される複数のメモリデバイスを有し、
前記基板は前記第２半導体部品を前記第１の半導体部品に接続するための複数の伝送経路を有し、
前記複数の伝送経路は、前記第１半導体部品から前記第２半導体部品に前記クロック信号を供給するクロック伝送経路、前記第１半導体部品から前記第２半導体部品にコマンド及びアドレス信号を供給するコマンドアドレス伝送経路、前記第１半導体部品と前記第２半導体部品との間でデータ伝送を行うためのデータ系伝送経路、及び前記クロック信号と前記コマンド及びアドレス信号の有効性を示すための第１コントロール系信号を前記第１半導体部品から前記第２半導体部品に伝送する第１コントロール系伝送経路とを含み、
前記基板は更に、グランドプレーンと、前記第１コントロール系伝送経路の途中から分岐してグランドプレーンに至る特定伝送経路と、前記特定伝送経路に直列配置された容量素子とを有し、
前記容量素子は、それがない場合に比べて前記第１コントロール系信号のスルーレートを小さくし且つタイミングウインドウを大きくし、
前記第２半導体部品は、モジュール基板に前記複数のメモリデバイスが搭載されたメモリモジュールであり、
前記クロック伝送経路から供給される前記クロック信号を受ける前記モジュール基板内のクロック配線、前記コマンドアドレス伝送経路から供給される前記コマンド及びアドレス信号を受ける前記モジュール基板内の信号線、及び前記第１コントロール系伝送経路から供給される前記第１コントロール系信号を受ける前記モジュール基板内の信号線に、前記複数のメモリデバイスの対応端子がフライ・バイ形態で接続されており、
前記第１コントロール系伝送経路から供給される前記第１コントロール系信号を受ける前記モジュール基板内の前記信号線の端部には、終端抵抗が接続されている、電子機器。
【請求項１１】
請求項１０記載の電子機器において、
前記複数の伝送経路は更に、前記データ系伝送経路の伝送特性を選択的に切り換えるための第２コントロール系信号を前記第１半導体部品から前記第２半導体部品に伝送する第２コントロール系伝送経路を含み、
前記基板は更に、前記第２コントロール系伝送経路の途中から分岐してグランドプレーンに至る第２特定伝送経路と、前記第２特定伝送経路の途中に直列配置された第２容量素子を有し、
前記第２容量素子は、それがない場合に比べて前記第２コントロール系信号のスルーレートを小さくし且つタイミングウインドウを大きくする、電子機器。
【請求項１２】
請求項１０記載の電子機器において、
前記第２半導体部品は、前記第２コントロール系伝送経路から供給される第２コントロール系信号を受けるモジュール基板内の信号線に前記複数のメモリデバイスの対応端子がフライ・バイ形態で接続されている、電子機器。
【請求項１３】
請求項１２記載の電子機器において、
前記メモリデバイスはＤＤＲ３−ＳＤＲＡＭであり、
前記第１コントロール系信号は、ＤＤＲ３−ＳＤＲＡＭにおけるチップ選択信号及びクロックイネーブル信号である、電子機器。
【請求項１４】
請求項１３記載の電子機器において、
前記メモリデバイスは、前記データ系伝送経路に対応する終端抵抗として利用可能なオンダイターミネーションを有し、
前記第２コントロール系信号は、前記オンダイターミネーションの有効又は無効を指示するオンダイターミネーション指示信号である、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線層を持つ基板にアクセスされる半導体部品とアクセスする半導体部品を搭載した電子機器におけるアクセス制御信号の波形改善に係り、例えばＤＤＲ３−ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を搭載したＤＩＭＭ（Ｄｕａｌ  Ｉｎｌｉｎｅ  Ｍｅｍｏｒｙ  Ｍｏｄｕｌｅ）が装着されるプロセッサボード若しくはコントロールボードなどに適用して有効な技術に関する。
【背景技術】
【０００２】
ＤＤＲ３−ＳＤＲＡＭに代表されるようなクロック信号に同期動作されるクロック同期メモリは、これに供給されるクロック信号やコマンド及びアドレス信号が有効であることを示すためのイネーブル制御信号を、当該クロック信号やコマンド及びアドレス信号と共に入力することになる。これらイネーブル制御信号によってクロック信号やコマンド及びアドレス信号が有効であることが指示されると、それに同期してクロック同期メモリは内部ロジックによるタイミングシーケンスに従ってアクセス動作を行う。アクセス動作におけるリードデータやライトデータの確定した状態はデータストローブ信号によって通知される。
【０００３】
例えばＤＩＭＭのようなメモリモジュールには複数のクロック同期メモリが搭載され、それら複数のクロック同期メモリは同期的に並列動作される。この同期的並列動作のために非特許文献１ではＤＩＭＭに搭載される複数個のＤＤＲ２−ＳＤＲＡＭに共通に供給されるクロック信号やコマンド及びアドレス信号などのためのモジュール基板上の配線をＴ分岐構造とすることが記載される。Ｔ分岐構造によってＤＩＭＭのモジュール端子から夫々のＤＤＲ２−ＳＤＲＡＭのクロック端子やコマンド及びアドレス端子までの信号配線を等長化することが容易になる。一方、ＤＤＲ３−ＳＤＲＡＭを搭載したＤＩＭＭについての規格に言及した非特許文献２ではモジュール基板上のクロック信号やコマンド及びアドレス信号のための配線構造にはＴ分岐構造ではなくフライ・バイ構造を採用することが記載される。フライ・バイ構造は一筆書きされる信号線に複数のＤＤＲ３−ＳＤＲＡＭの外部端子を順次数珠繋ぎの形態で接続する構造であって、配線の等長化を優先させずにＤＤＲ３−ＳＤＲＡＭを最短距離で接続することを優先させようとするものである。動作の高速化にしたがって配線の等長化が厳しくなってくると等長化のための配線の引き回しが多くなって結局信号の波形品質の劣化を招くことになるからである。フライ・バイ構造によって生ずる配線の非等長化に対しては、フライ・バイ構造の配線で供給されるクロック信号などの伝播遅延に合わせてデータストローブ信号の入力タイミングなどを遅延させるレベリング制御が行われることになっている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】JEDEC Standard No. 21C, Revision 1.0 Release 18A, 4.20.18 - 204-Pin DDR3 SDRAM Unbuffered SO-DIMM Design Specification, page 4.20.18-01 - 4.20.11-60.
【非特許文献２】JEDEC Standard No. 21C, Revision 2.5 Release 18, 4.20.11 - 200-Pin DDR2 SDRAM Unbuffered SO-DIMM Design Specification, page 4.20.11-01 - 4.20.11-66.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＩＭＭなどのメモリモジュールは各種コンピュータシステムのメインメモリなどに広く適用され、ＤＩＭＭに搭載されたＤＤＲ形態のＳＤＲＡＭに対するメモリインタフェース制御及びタイミング制御などはプロセッサコアなどからのアクセス要求にしたがってメモリコントローラが行う。メモリコントローラはその動作モードに応じてＤＤＲ２−ＳＤＲＡＭ搭載のＤＩＭＭとＤＤＲ３−ＳＤＲＡ搭載のＤＩＭＭというように規格の異なる複数種類のメモリモジュールの制御に適用できることがコスト並びに汎用性という点で望ましい。
【０００６】
しかしながら、一つのメモリコントローラが制御対象とする複数種類のＤＩＭＭにおけるモジュール内配線構造の性質が本質的に異なるとき、レベリング制御のような出力する信号のタイミング制御だけでは対処できない場合のあることが本発明者によって明らかにされた。例えばモジュール内配線がＴ分岐構造の場合とフライ・バイ構造との場合では、信号線で生ずる信号反射の状況が大きく異なり、データストローブ信号のレベリング制御で全て解決できるというわけではない。すなわち、フライ・バイ構造のモジュール内配線では入力信号の上流側のメモリデバイスは、それよりも下流側のメモリデバイスの入力容量成分を介して反射されるノイズを重畳的に受ける結果、信号入力端に近いメモリデバイス（入力信号の上流側のメモリデバイス）ほど、入力信号波形が歪む。このような歪みは信号のハイレベル期間やローレベル期間若しくは信号周期に影響を及ぼすことになり、その信号が規定するタイミング上の有効期間（タイミングウインドウ）を狭める結果になる。
【０００７】
このような信号反射による影響を緩和するにはモジュール内配線の終端抵抗とシリーズ抵抗の値を調整して対処することも可能であるが、メモリ動作周波数が高くなるにしたがって信号波形に重畳される高調波成分（高周波成分）が多くなり、その高調波成分に反射波が重畳されて十分対処できない場合が想定される。さらに、ＤＤＲ３−ＳＤＲＡＭを搭載するＤＩＭＭは非特許文献２に記載されるように予め決まった終端抵抗がモジュール基板に実装されるため、上述の終端抵抗とシリーズ抵抗の値を相互に調整して対処することすらできない。
【０００８】
高調波成分を抑制するには信号のスルーレートすなわち変化速度を遅くすればよいが、メモリコントローラの出力バッファのスルーレートを低くするとＤＤＲ２−ＳＤＲＡＭ搭載の等長化配線を採用したＤＩＭＭの場合に駆動能力が低下する虞を生ずる。これに対し、動作モードによって前記出力バッファの駆動能力を可変にすると、メモリコントローラの回路規模が増大して、ＤＩＭＭの構造ごとにメモリコントローラを分けるのと同様にコストが上昇してしまう。ＤＩＭＭとメモリコントローラを接続する配線に挿入されたシリーズ抵抗だけでは高調波成分を抑圧には効果的ではない。
【０００９】
本発明の目的は、アクセスを制御する半導体部品に負担をかけることなく当該半導体部品が出力する信号の高調波成分によって当該信号によるタイミングウインドウが不所望に狭められことを抑制することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、基板上でアクセスを制御する半導体部品が出力するクロック信号やコマンド及びアドレス信号の有効性を示すイネーブル制御信号を基板上でアクセスされる別の半導体部品に供給する信号伝送経路の所定ノードから分岐してグランドプレーンに至る特定伝送経路に容量素子を直列配置する。前記容量素子は、イネーブル制御信号の高調波成分に対してグランドプレーンへのショート経路として機能し、当該容量素子がない場合に比べて前記イネーブル制御信号のスルーレートを小さくし且つそのタイミングウインドウを大きくする。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、アクセスを制御する半導体部品に負担をかけることなく当該半導体部品が出力する信号の高調波成分によって当該信号によるタイミングウインドウが不所望に狭められことを抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】図１はＤＤＲ３−ＳＤＲＡＭから成るフライ・バイ構造のＤＩＭＭを搭載したコントロールボードを例示するブロック図である。
【図２】図２はＤＤＲ２−ＳＤＲＡＭから成るＴ分岐構造のＤＩＭＭを搭載したコントロールボードを比較例として示すブロック図である。
【図３】図３は容量素子Ｃｓを採用しない場合の比較例に係るシミュレーション波形を示し、特にモジュール内配線の最も下流（終端抵抗最も近い位置）のＤＤＲ３−ＳＤＲＡＭ近傍におけるパルス信号のシミュレーション波形を例示する波形図である。
【図４】図４は容量素子Ｃｓを採用しない場合の比較例に係るシミュレーション波形を示し、特にモジュール内配線の最も上流（終端抵抗から最も遠い位置）のＤＤＲ３−ＳＤＲＡＭ近傍におけるパルス信号のシミュレーション波形を例示する波形図である。
【図５】図５はコントロール系伝送経路ＣＮＬの信号線に対する容量素子Ｃｓの接続状態がを模式的に示す回路図である。
【図６】図６は容量素子Ｃｓを採用した場合のシミュレーション波形を示し、特にモジュール内配線の最も下流（終端抵抗に最も近い位置）のＤＤＲ３−ＳＤＲＡＭ近傍におけるパルス信号のシミュレーション波形を例示する波形図である。
【図７】図７は容量素子Ｃｓを採用した場合のシミュレーション波形を示し、特にモジュール内配線の最も上流（終端抵抗から最も遠い位置）のＤＤＲ３−ＳＤＲＡＭ近傍におけるパルス信号のシミュレーション波形を例示する波形図である。
【図８】図８はコマンド及びアドレス信号の有効期間をクロック信号の１サイクルとする場合のリード動作タイミングを例示するタイミングチャートである。
【図９】図９はコマンド及びアドレス信号の有効期間をクロック信号の２サイクルとする場合のリード動作タイミングを例示するタイミングチャートである。
【図１０】図１０はコマンド及びアドレス信号のタイミングウインドウが狭くなった場合の波形を例示する波形図である。
【図１１】図１１は図１のコントロールボードの縦断面構造を詳細に示す縦断面図である。
【図１２】図１２は図１のコントロールボードの平面構造を詳細に示す平面図である。
【図１３】図１３はＳＯＣやＤＩＭＭを実装する回路基板上の実装面（表面）における容量素子近傍の配線パターンを詳細に例示する平面図である。
【図１４】図１４は回路基板の裏面における容量素子近傍の配線パターンを詳細に例示する平面図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕＜コントロール系配線とＧｎｄ間に特定容量を配置＞
本発明の代表的な実施の形態に係る電子機器（ＣＮＴＢ）は、第１半導体部品搭載領域（２M）に形成された複数の第１端子（１２）、第２半導体部品搭載領域（３Ｍ，４Ｍ）に形成された複数の第２端子（１１）、および前記複数の第１端子（１２）と前記複数の第２端子（１１）とをそれぞれ繋ぐ伝送経路（ＣＮＬ）を有する基板（１）と、前記第1半導体部品搭載領域に搭載された第１半導体部品（２）と、前記第２半導体部品搭載領域に搭載された第２半導体部品（３，４）と、を含む。前記第２半導体部品は、クロック信号に同期動作される複数のメモリデバイス（３１）を有し、前記第１半導体部品は、前記第２半導体部品を制御するメモリコントローラ（２２）を有する。前記複数の伝送経路は、前記第１半導体部品から前記第２半導体部品に前記クロック信号（ＣＫ）を供給するクロック伝送経路（ＣＫＬ）、前記第１半導体部品から前記第２半導体部品にコマンド（ＣＭＤ）及びアドレス信号（ＡＤＲ）を供給するコマンドアドレス伝送経路（ＣＡＬ）、前記第１半導体部品と前記第２半導体部品との間でデータ伝送を行うためのデータ系伝送経路（ＤＴＬ）、及び前記クロック信号と前記コマンド及びアドレス信号の有効性を示すための第１コントロール系信号（ＣＫＥ，ＣＳ）を前記第１半導体部品から前記第２半導体部品に伝送する第１コントロール系伝送経路（ＣＮＬ（ＣＳ，ＣＫＥ））とを含む。前記基板は更に、グランドプレーン（Ｌ２（ＧＮＤ））と、前記第１コントロール系伝送経路の途中から分岐してグランドプレーンに至る第１特定伝送経路（Ｖｉ（Ｃｓ））と、前記第１特定伝送経路に直列配置された第１容量素子（Ｃｓ（ＣＳ），Ｃｓ（ＣＫＥ））とを有する。前記第１容量素子は前記第１コントロール系伝送経路の信号伝送方向基端（ＣＮＬ＿Ｂ）から前記第１特定伝送経路への分岐点までの経路の寄生容量よりも大きな容量値を持つ。
【００１８】
前記第１容量素子は、第１コントロール系伝送経路における寄生容量成分とは区別できる大きさを有し、第１コントロール系信号に重畳されている高調波成分に対してグランドプレーンへのショート経路として機能し、当該容量素子がない場合に比べて前記第１コントロール系信号のスルーレートを小さくし且つそのタイミングウインドウを大きくする。
【００１９】
第１コントロール系信号はその性質上前記クロック信号と前記コマンド及びアドレス信号の有効性を示すための信号であり、第１コントロール系信号の信号波形の品質劣化すなわちタイミングウインドウの狭小化が抑制される結果、第１半導体部品のメモリコントローラが第１コントロール系信号を活性化したクロック信号サイクル内で第２半導体部品はコマンド及びアドレス信号を取り込んでメモリ動作を開始することができる。換言すれば、第１半導体デバイスは第１コントロール系信号を活性化したクロックサイクルから正規のレイテンシを待ってメモリ動作の確定を得ることができる。
【００２０】
コマンド及びアドレス信号それ自体の信号伝達経路には高調波成分を抑圧する容量素子を採用しない。コマンド及びアドレス信号は第１コントロール系信号の変化タイミングに従ってその有効性が判別される側の信号であるからその変化タイミングを包含するクロック信号サイクルの単位で信号値が確定されていれば十分であり、第１コントロール系信号ほど厳しいタイミングウインドウは要求されない。このような性質のコマンド及びアドレス信号に対しては高調波成分を抑圧する容量素子を採用しないから、過剰な回路素子による回路規模の増大やコスト上昇が抑制される。
【００２１】
〔２〕＜メモリコントローラ寄りに第１容量を配置＞
項１記載の電子装置において、前記第１コントロール系伝送経路上における前記第１半導体部品から前記第１特定伝送経路への分岐点までの距離は、前記第１コントロール系伝送経路上における前記分岐点から第２半導体部品までの距離よりも短い。
【００２２】
第１半導体部品に近い位置に前記第１容量素子を配置するほど高調波成分による影響を小さくすることができる。
【００２３】
〔３〕＜フライ・バイ構造＞
項１記載の電子機器において、前記第２半導体部品は、モジュール基板（３０）に前記複数のメモリデバイス（３１）が搭載されたメモリモジュールであり、前記クロック伝送経路から供給されるクロック信号を受けるモジュール基板内のクロック配線（３３）、前記コマンドアドレス伝送経路から供給されるコマンド及びアドレス信号を受けるモジュール基板内の信号線（３３）、及び第１コントロール系伝送経路からの第１コントロール系信号を受けるモジュール基板内の信号線（３４）に、前記複数のメモリデバイスの対応端子がフライ・バイ形態で接続されている。
【００２４】
Ｔ分岐構造のモジュール内配線を有するメモリモジュールを用いる場合に比べてフライ・バイ構造のモジュール内配線を有するメモリモジュールを用いるほうが高調波成分の悪影響を強く受けるからである。
【００２５】
〔４〕＜ＤＤＲ３＞
項３記載の電子装置において、前記メモリデバイスはＤＤＲ３−ＳＤＲＡＭである。前記第１コントロール系信号は、前記ＤＤＲ３−ＳＤＲＡＭにおけるチップ選択信号（ＣＳ）及びクロックイネーブル信号（ＣＫＥ）である。
【００２６】
ＤＤＲ３−ＳＤＲＡＭを用いたメモリモジュールを採用したときチップ選択信号及びクロックイネーブル信号で顕在化する問題に対処することができる。
【００２７】
〔５〕＜ＯＤＴ配線とＧｎｄ間に特定容量を配置＞
項１記載の電子機器において、前記複数の伝送経路は更に、前記データ系伝送経路の伝送特性を選択的に切り換えるための第２コントロール系信号（ＯＤＴ）を前記第１半導体部品から前記第２半導体部品に伝送する第２コントロール系伝送経路ＣＮＬ（ＯＤＴ）を含む。前記基板は更に、前記第２コントロール系伝送経路の途中から分岐してグランドプレーンに至る第２特定伝送経路（Ｖｉ（Ｃｓ））と、前記第２特定伝送経路の途中に直列配置された第２容量素子（Ｃｓ（ＯＤＴ））とを有する。前記第２容量素子は前記第２コントロール系伝送経路の信号伝送方向基端から前記第２特定伝送経路への分岐点までの経路の寄生容量よりも大きな容量値を持つ。
【００２８】
前記第２容量素子は、第２コントロール系伝送経路における寄生容量成分とは区別できる大きさを有し、第２コントロール系信号に重畳されている高調波成分に対してグランドプレーンへのショート経路として機能し、当該容量素子がない場合に比べて前記イネーブル制御信号のスルーレートを小さくし且つそのタイミングウインドウを大きくする。
【００２９】
第２コントロール系信号はデータ系伝送経路の伝送特性を選択的に切り換えるための信号であり、この信号の信号波形の品質劣化すなわちタイミングウインドウの狭小化が抑制される結果、第１半導体部品のメモリコントローラが第２コントロール系信号を活性化したクロック信号サイクル内で第２半導体部品はデータ伝送系の伝送特性を切り換えることができる。
【００３０】
〔６〕＜メモリコントローラ寄りに第２容量を配置＞
項５記載の電子装置において、前記第２コントロール系伝送経路上における前記第１半導体部品から前記第２特定伝送経路への分岐点までの距離は、前記第２コントロール系伝送経路上における前記分岐点から第２半導体部品までの距離よりも短い。
【００３１】
第１半導体部品に近い位置に前記第２容量素子を配置するほど高調波成分による影響を小さくすることができる。
【００３２】
〔７〕＜フライ・バイ構造＞
項５記載の電子機器において、前記第２半導体部品は、モジュール基板に前記複数のメモリデバイスが搭載されたメモリモジュールであり、前記クロック伝送経路から供給されるクロック信号を受けるモジュール基板内のクロック配線、前記コマンドアドレス伝送経路から供給されるコマンド及びアドレス信号を受けるモジュール基板内の信号線、第１コントロール系伝送経路からの第１コントロール系信号を受けるモジュール基板内の信号線、及び前記第２コントロール系伝送経路から供給される第２コントロール系信号を受けるモジュール基板内の信号線に、前記複数のメモリデバイスの対応端子がフライ・バイ形態で接続されている。
【００３３】
Ｔ分岐構造のモジュール内配線を有するメモリモジュールを用いる場合に比べてフライ・バイ構造のモジュール内配線を有するメモリモジュールを用いるほうが高調波成分の悪影響を強く受けるからである。
【００３４】
〔８〕＜ＤＤＲ３＞
項７記載の電子装置において、前記第２半導体部品はＤＤＲ３−ＳＤＲＡＭであり、前記メモリデバイスは、前記データ系伝送経路に対応する終端抵抗として利用可能なオンダイターミネーションを有し、前記入力端子から入力される選択信号は、前記オンダイターミネーションの有効又は無効を指示するオンダイターミネーション指示信号である。
【００３５】
ＤＤＲ３−ＳＤＲＡＭを用いたメモリモジュールを採用したときオンダイターミネーション指示信号で顕在化する問題に対処することができる。
【００３６】
〔９〕＜コントロール系伝送経路は多層配線基板の最上層、最下層において引き回し＞
項５記載の電子装置において、前記基板は複数の配線層（Ｌ１〜Ｌ６）を有し、前記第１コントロール系伝送経路及び第２コントロール系伝送経路は、前記複数の配線層のうちの最上層（Ｌ１）および最下層（Ｌ６）のそれぞれの配線層に形成され、前記複数の第１端子及び第２端子のそれぞれは前記複数の配線層のうちの最上層に形成されている。
【００３７】
基板に第１半導体部品及び第２半導体部品を搭載するのに有利である。
【００３８】
〔１０〕＜複数の容量素子をグランドプレーンに接続するビア配線の共通化＞
項９記載の電子装置において、前記グランドプレーンは、前記複数の配線層のうちの最上層と最下層との間の内層の配線層に形成される。前記特定電層経路は、前記基板に形成されたスルーホールに設けられたビア配線（Ｖｉｃｏｍ）を介して前記グランドプレーンとそれぞれ電気的に接続される。前記ビア配線のそれぞれは、平面視において、前記第１コントロール系伝送経路及び第２コントロール系伝送経路に含まれる互いに隣り合う配線に共通接続される。
【００３９】
〔１１〕＜フライ・バイ構造のコントロール系配線とＧｎｄ間に特定容量を配置＞
本発明の別の実施の形態に係る電子機器は、基板に第１半導体部品と前記第１半導体部品が制御する第２半導体部品が搭載された機器であって、前記第２半導体部品はクロック信号に同期動作される複数のメモリデバイスを有する。前記基板は前記第２半導体部品を前記第１の半導体部品に接続するための複数の信号経路を有する。前記複数の信号経路は、前記第１半導体部品から前記第２半導体部品に前記クロック信号を供給するクロック伝送経路、前記第１半導体部品から前記第２半導体部品にコマンド及びアドレス信号を供給するコマンドアドレス伝送経路、前記第１半導体部品と前記第２半導体部品との間でデータ伝送を行うためのデータ系伝送経路、及び前記クロック信号と前記コマンド及びアドレス信号の有効性を示すための第１コントロール系信号を前記第１半導体部品から前記第２半導体部品に伝送する第１コントロール系伝送経路とを含む。前記基板は更に、グランドプレーンと、前記第１コントロール系伝送経路の途中から分岐してグランドプレーンに至る特定伝送経路と、前記特定伝送経路に直列配置された容量素子とを有する。前記容量素子は、それがない場合に比べて前記第１コントロール系信号のスルーレートを小さくし且つタイミングウインドウを大きくする。
【００４０】
前記第１容量素子は、第１コントロール系信号に重畳されている高調波成分に対してグランドプレーンへのショート経路として機能し、当該容量素子がない場合に比べて前記第１コントロール系信号のスルーレートを小さくし且つそのタイミングウインドウを大きくする。
【００４１】
第１コントロール系信号の信号波形の品質劣化すなわちタイミングウインドウの狭小化が抑制される結果、第１半導体部品のメモリコントローラが第１コントロール系信号を活性化したクロック信号サイクル内で第２半導体部品はコマンド及びアドレス信号を取り込んでメモリ動作を開始することができる。換言すれば、第１半導体デバイスは第１コントロール系信号を活性化したクロックサイクルから正規のレイテンシを待ってメモリ動作の確定を得ることができる。
【００４２】
コマンド及びアドレス信号それ自体の信号伝達経路には高調波成分を抑圧する容量素子を採用しないから、過剰な回路素子による回路規模の増大やコスト上昇が抑制される。
【００４３】
〔１２〕＜ＯＤＴ配線とＧｎｄ間に特定容量を配置＞
項１１記載の電子機器において、前記複数の伝送経路は更に、前記データ系伝送経路の伝送特性を選択的に切り換えるための前記第２コントロール系信号を前記第１半導体部品から前記第２半導体部品に伝送する第２コントロール系伝送経路を含む。前記基板は更に、前記第２コントロール系伝送経路の途中から分岐してグランドプレーンに至る第２特定伝送経路と、前記第２特定伝送経路の途中に直列配置された第２容量素子を有する。前記第２容量素子は、それがない場合に比べて前記第２コントロール系信号のスルーレートを小さくし且つタイミングウインドウを大きくする。
【００４４】
前記第２容量素子は、第２コントロール系信号に重畳されている高調波成分に対してグランドプレーンへのショート経路として機能し、当該容量素子がない場合に比べて前記イネーブル制御信号のスルーレートを小さくし且つそのタイミングウインドウを大きくする。
【００４５】
第２コントロール系信号はデータ系伝送経路の伝送特性を選択的に切り換えるための信号であり、この信号の信号波形の品質劣化すなわちタイミングウインドウの狭小化が抑制される結果、第１半導体部品のメモリコントローラが第２コントロール系信号を活性化したクロック信号サイクル内で第２半導体部品はデータ伝送系の伝送特性を切り換えることができる。
【００４６】
〔１３〕＜フライ・バイ構造＞
項１２記載の電子機器において、前記クロック伝送経路から供給されるクロック信号を受けるモジュール基板内のクロック配線、前記コマンドアドレス伝送経路から供給されるコマンド及びアドレス信号を受けるモジュール基板内の信号線、及び第１コントロール系伝送経路からの第１コントロール系信号を受けるモジュール基板内の信号線に、前記複数のメモリデバイスの対応端子がフライ・バイ形態で接続されている。
【００４７】
Ｔ分岐構造のモジュール内配線を有するメモリモジュールを用いる場合に比べてフライ・バイ構造のモジュール内配線を有するメモリモジュールを用いるほうが高調波成分の悪影響を強く受けるからである。
【００４８】
〔１４〕＜フライ・バイ構造＞
項１３記載の電子機器において、前記第２半導体部品は、前記第２コントロール系伝送経路から供給される第２コントロール系信号を受けるモジュール基板内の信号線に前記複数のメモリデバイスの対応端子がフライ・バイ形態で接続されている。
【００４９】
Ｔ分岐構造のモジュール内配線を有するメモリモジュールを用いる場合に比べてフライ・バイ構造のモジュール内配線を有するメモリモジュールを用いるほうが高調波成分の悪影響を強く受けるからである。
【００５０】
〔１５〕＜ＤＤＲ３＞
項１４記載の電子装置において、前記メモリデバイスはＤＤＲ３−ＳＤＲＡＭであり、前記第１コントロール系信号は、ＤＤＲ３−ＳＤＲＡＭにおけるチップ選択信号及びクロックイネーブル信号である。
【００５１】
ＤＤＲ３−ＳＤＲＡＭを用いたメモリモジュールを採用したときチップ選択信号及びクロックイネーブル信号で顕在化する問題に対処することができる。
【００５２】
〔１６〕＜ＤＤＲ３＞
項１５記載の電子装置において、前記メモリデバイスは、前記データ系伝送経路に対応する終端抵抗として利用可能なオンダイターミネーションを有し、前記入力端子から入力される選択信号は、前記オンダイターミネーションの有効又は無効を指示するオンダイターミネーション指示信号である。
【００５３】
ＤＤＲ３−ＳＤＲＡＭを用いたメモリモジュールを採用したときオンダイターミネーション指示信号で顕在化する問題に対処することができる。
【００５４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５５】
《ＤＩＭＭを搭載したコントロールボード》
図１には本発明に係る電子機器の一実施の形態がブロック図によって示される。同図には、特に制限されないが、プリンタやイメージスキャナなどの機器に搭載されてその動作を制御するコントロールボードが示される。同図に示されるコントロールボードＣＮＴＢは、制御対象機器に応じた制御機能を実現するためのシステムオンチップのマイクロコンピュータ（ＳＯＣ、半導体部品）２と、マイクロコンピュータ２のワーク領域などに用いられるメモリモジュールとしてのＤＩＭＭ（半導体部品）３，４などが配線基板１に実装されて成る。図示は省略するが配線基板１にはその他の半導体部品が実施されてよいことは言うまでもない。マイクロコンピュータ２は第１半導体部品の一例であり、ＤＩＭＭ３，４は第２半導体部品の一例である。
【００５６】
マイクロコンピュータ２は、特に制限されないが、中央処理装置（ＣＰＵ）２１と共にメモリコントローラ（ＭＣＯＮＴ）２２や図示を省略する周辺回路モジュールなどが内部バス２３に接続されて構成され、ＣＰＵ２１がプログラムにしたがって命令を実行することによって機器制御を行う。メモリコントローラ２２は、特に制限されないが、ＤＤＲ３−ＳＤＲＡＭやＤＤＲ２−ＳＤＲＡＭに対するメモリインタフェース制御機能を備える。ここでは、ＤＩＭＭ３，４はＤＤＲ３−ＳＤＲＡＭを搭載して構成されるものとする。ＣＰＵ２１などによるアクセス対象がＤＩＭＭ３，４であるとき、メモリコントローラ２２は内部バス２３から供給されるアクセスアドレスにしたがってＤＩＭＭ３，４のＤＤＲ３−ＳＤＲＡＭをアクセスするために必要なタイミングでインタフェース信号を生成してＤＩＭＭ３，４を制御する。
【００５７】
マイクロコンピュータ２とＤＩＭＭ３，４との接続は配線基板１上の配線などによって構成される伝送経路によって接続される。伝送経路は、前記マイクロコンピュータ１からＤＩＭＭ３，４にクロック信号ＣＫを供給するクロック伝送経路ＣＫＬ、マイクロコンピュータ２からＤＩＭＭ３，４にコマンドＣＭＤ及びアドレス信号ＡＤＲを供給するコマンドアドレス伝送経路ＣＡＬ、マイクロコンピュータ２とＤＩＭＭ３，４との間でデータＤＱ及びデータストローブ信号ＤＱＳなどの伝送を行うためのデータ系伝送経路ＤＴＬ、及びマイクロコンピュータ２からＤＩＭＭ３，４にコントロール信号としてチップ選択信号ＣＳ，クロックイネーブル信号ＣＫＥ及びオンダイターミネーション信号ＯＤＴを供給するためのコントロール系伝送経路ＣＮＬからなる。ここではクロック信号ＣＫは差動クロック信号である。コマンドＣＭＤはローアドレスストローブ信号（ＲＡＳ）、カラムアドレスストローブ信号（ＣＡＳ）、及びライトイネーブル信号（ＷＥ）などのストローブ信号のレベルの組み合わせに応じてコマンドを指示するクロック信号ＣＫはクロックイネーブル信号ＣＫＥのアサートによって有意とされ、ＤＤＲ３−ＳＤＲＡＭはクロック信号ＣＫの立ち上がりと立下りの夫々のタイミングに同期して外部へのデータの読出し及び書き込みが可能にされる。ＤＤＲ３−ＳＤＲＡＭに対するコマンド入力はチップセレクト信号（ＣＳ）がイネーブルレベルのときに有効とされ、コマンドは信号ＲＡＳ、ＣＡＳ、ＷＥのレベルの組合せ等によって指示される。コマンドにはローアドレス系のアクティブコマンド（ＡＣＴ）、カラムアドレス系コマンドとしてのリードコマンド（ＲＤ）及びライトコマンド（ＷＲ）等がある。アクティブコマンドはローアドレスを指示してローアドレス系をアクティブにするためのコマンドである。リードコマンドは、ローアドレス系がアクティブにされた後にカラムアドレスを指示してカラム系をリード動作させるコマンドである。ライトコマンドはローアドレス系がアクティブにされた後にカラムアドレスを指示してカラム系をライト動作させるコマンドである。ライトコマンド及びリードコマンドで指示されるカラム系動作はバーストアクセス動作とされ、カラムアドレスで指示されたアドレスを基点にバースト数分のデータを連続的にリード又はライトする。ＤＤＲ３−ＳＤＲＡＭはバースト数８を基本とする。ライトコマンド及びリードコマンドで指示されるカラム系動作によって最初の読出しデータが確定し、あるいは最初に書き込みデータを入力可能になるまでには、カラム系回路の動作が所定の状態に到達するのを待たなければならない。リード動作におけるそのような遅延時間をリードレイテンシ、ライト動作におけるそのような遅延時間をライトレイテンシと称し、回路構成上クロック信号ＣＫの複数周期分の時間として決められる。オンダイターミネーション信号ＯＤＴはＤＤＲ３−ＳＤＲＡＭが内蔵するデータ系配線の終端に配置された終端抵抗を有効にするか否かを指示する信号であり、ＤＱ，ＤＱＳなどのデータ系信号のチップ内配線に対してだけ有意とされる。
【００５８】
前記チップ選択信号ＣＳはコマンド及びアドレス信号の有効性を示すための第１コントロール系信号、クロックイネーブル信号ＣＫＥはクロック信号の有効性を示すための第１コントロール系信号の一例とされ、オンダイターミネーション信号ＯＤＴはデータ系伝送経路の伝送特性を選択的に切り換えるための第２コントロール系信号の一例とされる。
【００５９】
ＤＤＲ３−ＳＤＲＡＭを搭載したＤＩＭＭ３，４の構成は非特許文献２に示される仕様に準拠して構成される。例えばその詳細が代表的に示されたＤＩＭＭ３は、モジュール内配線が形成されたモジュール基板３０に搭載された複数個のＤＤＲ３−ＳＤＲＡＭ３１を有し、モジュール基板３０の一長手辺にはモジュールインタフェース端子列３２が形成され、このモジュールインタフェース端子列３２を介して配線基板１の装着コネクタに結合される。上記非特許文献２の記載からも明らかなように、ＤＩＭＭ３，４において、モジュールインタフェース端子列３２とＤＤＲ３−ＳＤＲＡＭ３１の対応端子とを接続する一部のモジュール内配線にはフライ・バイ構造を採用する。すなわち、クロック信号ＣＫ、コマンドＣＭＤ及びアドレス信号ＡＤＲの夫々のモジュール内配線３３と、コントロール信号ＣＳ，ＣＫＥ，ＯＤＴの夫々のモジュール内配線３４には、一筆書きされる信号線に複数のＤＤＲ３−ＳＤＲＡＭ３１の対応外部端子を順次数珠繋ぎの形態で接続する構造が採用される。更に、夫々のモジュール内配線３３，３４の信号線にはモジュール基板３０上に予め設けられた終端抵抗（Ｒｔｔ）３５が接続される。図１においてモジュール内配線３３，３４及び終端抵抗３５は便宜上夫々一個を代表的に図示しているが、実際には信号ごとに設けられている。データＤＱ及びデータストローブ信号ＤＱＳに対応するモジュール内配線３６は信号ごとに個別化されている。
【００６０】
ＤＩＭＭ３，４のモジュール内配線３３，３４に採用したフライ・バイ構造に対し、図２の比較例に示されるようにＤＤＲ２−ＳＤＲＡＭ３７を搭載したＤＩＭＭのモジュール内配線のうち、クロック信号ＣＫ、コマンドＣＭＤ、アドレス信号ＡＤＲ、コントロール信号ＣＳ，ＣＫＥの夫々のモジュール内配線３６には等長化を目的としたＴ分岐構造が採用される。
【００６１】
ＤＩＭＭ３，４ではモジュール内配線３３，３４がフライ・バイ構造で短配線にされ、Ｔ分岐構造を採用したときのように無理に配線の等長化を行うことによって逆に配線の引き回しが多くなって信号の波形品質が劣化する虞はない。ＤＩＭＭ３，４における配線の非等長化に対してはクロック信号ＣＫなどの伝播遅延に合わせてデータストローブ信号ＤＱＳの入力タイミングなどを遅延させるレベリング制御で対処することになっている。レベリング制御の対象にならないフライ・バイ構造のモジュール内配線３３，３４では入力信号の上流側のＤＤＲ３−ＳＤＳＲＡＭはそれよりも下流側のＤＤＲ３−ＳＤＲＡＭの入力容量成分を介して反射されるノイズを重畳的に受ける結果、信号経路の上流に近いＤＤＲ３−ＳＤＲＡＭの入力信号波形ほど歪むことなる。このような歪みを緩和してタイミングウインドウが不所望に狭くならないようにするために、コントロール系伝送経路ＣＮＬのチップ選択信号ＣＳ，クロックイネーブル信号ＣＫＥ及びオンダイターミネーション信号ＯＤＴの各信号線には配線基板１のグランドパターンとの間に容量素子Ｃｓを直列配置する。
【００６２】
《Ｃｓによる波形改善作用》
容量素子Ｃｓによる波形改善作用をシミュレーション波形などを用いて説明する。
【００６３】
図３、図４は容量素子Ｃｓを採用しない場合の比較例に係るシミュレーション波形を示す。図３にはモジュール内配線３３，３４の最も下流（終端抵抗３５に最も近い位置）のＤＤＲ３−ＳＤＲＡＭ近傍におけるパルス信号のシミュレーション波形が例示され、図４にモジュール内配線３３，３４の最も上流（終端抵抗３５から最も遠い位置）のＤＤＲ３−ＳＤＲＡＭ近傍におけるパルス信号のシミュレーション波形が例示される。各シミュレーション波形は基板上１における対応するシリーズ抵抗（ＳＲ）の値を０Ω乃至３３Ωで調整したときに対応される。伝送線の信号反射による影響を緩和するには伝送線の終端抵抗とシリーズ抵抗の値を調整して対処することが望ましいが、ＤＩＭＭ３，４の終端抵抗３５の値はＤＩＭＭ３，４のモジュール基板３０で予め決められていて調整対象にはならず、シリーズ抵抗ＳＲの値だけを調整しても良好な波形改善を得ることは難しい。その上、メモリ動作周波数（クロック信号ＣＫの周波数）が高くなるにしたがって信号波形に重畳される高調波成分（高周波成分）が多くなり、その高調波成分に反射波が重畳され、波形改善を更に困難にしている。特に、モジュール内配線３３，３４はフライ・バイ構造であるが故に、図４のように終端抵抗３５から最も遠いＤＤＲ３−ＳＤＳＲＡＭへの入力波形の歪が最も大きくなり、ハイレベルの信号波形の立ち上がり直後にそのレベルがハイレベルの閾値電圧ＶｉＨ（ＤＣ）よりも低くなる期間を生じ、また、ローレベルの信号波形の立ち下がり直後にそのレベルがローレベルの閾値電圧ＶｉＬ（ＤＣ）よりも高くなる期間を生じ、ハイレベルのタイミングウインドウＴＷＨとローレベルのタイミングウインドウＴＷＬが狭くなる。
【００６４】
図５にはコントロール系伝送経路ＣＮＬの信号線に対する容量素子Ｃｓの接続状態が模式的な回路図で例示される。ここではクロックイネーブル信号ＣＫＥの信号線ＣＮＬ１を代表的に示す。信号線ＣＮＬ１はＣＮＬ１ａとＣＮＬ１ｂの部分に分けて図示してある。Ｐｉｎ（ＳＯＣ）はマイクロコンピュータ１におけるクロックイネーブル信号ＣＫＥの出力端子、Ｐｉｎ（ＤＩＭＭ）はＤＩＭＭ３におけるクロックイネーブル信号ＣＫＥの入力端子である。容量素子Ｃｓの一端はＣＮＬ１ａとＣＮＬ１ｂの接続点ＮＤに結合され、容量素子Ｃｓの他端は回路基板の回路基板のグランドプレーン、すなわちグランド電圧ＧＮＧに接続される。出力端子Ｐｉｎ（ＳＯＣ）から接続点ＮＤまでの配線経路長は。接続点ＮＤから入力端子Ｐｉｎ（ＤＩＭＭ）までの配線経路長よりも短く、接続点ＮＤは極力入力端子Ｐｉｎ（ＳＯＣ）の近傍にされる。
【００６５】
容量素子Ｃｓはクロックイネーブル信号ＣＫＥに重畳されて出力される高調波成分、すなわち高周波成分に対してショート、それよりも低周波成分に対してはオープンとして機能するから、接続ノードＮＤを超えて信号配線ＣＮＬ１ｂに至るクロックイネーブル信号ＣＫＥから高調波成分が抑圧される。この結果、ＤＩＭＭ３のモジュール内配線の最上流に位置するＤＤＲ３−ＳＤＲＡＭのクロックイネーブル信号ＣＫＥの入力端子近傍の信号波形がそれよりも下流のＤＤＲ３−ＳＤＲＡＭの入力容量などからの反射波の影響を受けても前述の高調波成分による影響が少なくなり、その結果、信号反射の影響による信号波形の歪みは小さくされる。容量素子Ｃｓが出力端子Ｐｉｎ（ＳＯＣ）の近傍であればあるほど信号反射に対する高調波成分の関与を小さくすることができる。
【００６６】
図６、図７は容量素子Ｃｓを採用した場合のシミュレーション波形を示す。図６にはモジュール内配線３３，３４の最も下流（終端抵抗３５に最も近い位置）のＤＤＲ３−ＳＤＲＡＭ近傍におけるパルス信号のシミュレーション波形が例示され、図７にモジュール内配線３３，３４の最も上流（終端抵抗３５から最も遠い位置）のＤＤＲ３−ＳＤＲＡＭ近傍におけるパルス信号のシミュレーション波形が例示される。各図には、基板上１において、対応する容量素子Ｃｓの値を２ｐＦ，１０ｐＦ，２０ｐＦとしたときのシミュレーション波形を示す。図６及び図７のいずれにおいても容量素子Ｃｓの容量値が１０ｐＦのとき最も良好な波形改善効果を得ることができる。容量素子Ｃｓの容量値が２０ｐＦの場合には波形の鈍りが大きくなりすぎる。図６，７のシミュレーション波形から明らかなように、容量素子Ｃｓは周波数の高いパルス状信号に重畳された高調波成分を伝送線路の上流端近傍で抑圧して、当該パルス状信号のスルーレートを小さくするように作用する。スルーレートが小さくなりすぎると逆にタイミングウインドウも小さくなってしまうので、容量素子Ｃｓの容量値は１０ｐＦのような特定値でタイミングウインドウを最大とする最適値が存在するが、具体的な値は伝送条件によって相違され、例えば、ＤＤＲ３−ＳＤＲＡＭの外部入力端子の入力容量である１．５ｐＦの２乃至２０倍の範囲で決定すればよいと考えられる。この容量素子Ｃｓを機能的に規定すれば、前記容量素子Ｃｓは、それがない場合に比べてクロックイネーブル信号ＣＫＥのようなコントロール系信号のスルーレートを小さくし且つタイミングウインドウを大きくするものとされる。また、この容量素子Ｃｓは、端子Ｐｉｎ（ＳＯＣ）からノードＮＤに至る配線の寄生容量よりも大きな容量値として規定される。信号のスルーレートを緩和させるという作用は抵抗素子を用いても行うことができるが、ＤＤＲ３−ＤｉＭＭのように終端抵抗の値が一定の場合には、振幅が小さくなってしまい、容量素子Ｃｓを用いたときのような高調波成分の吸収というような作用を期待することはできず、ＤＲＡＭスペックを満足できない。容量素子Ｃｓの採用は、一見するとデバイスの入力容量と同じく信号反射に悪影響を及ぼすと懸念されるであろうが、高調波成分を吸収することによって得られる信号波形歪の抑圧効果の方が、ＤＤＲ３−ＳＤＲＡＭに対する良好なアクセス制御上優位となる。
【００６７】
特に図示はしないが、コントロール系伝送経路ＣＮＬのチップ選択信号ＣＳ及びオンダイターミネーション信号ＯＤＴの各信号線の容量素子Ｃｓについても同様であるからその詳細な説明は省略する。
【００６８】
コントロール系伝送経路ＣＮＬのクロックイネーブル信号ＣＫＥ及びチップ選択信号ＣＳはその性質上前記クロック信号と前記コマンド及びアドレス信号の有効性を示すための信号であり、クロックイネーブル信号ＣＫＥ及びチップ選択信号ＣＳの信号波形の品質劣化すなわちタイミングウインドウの狭小化を前記容量素子Ｃｓの採用によって抑制する結果、マイクロコンピュータ２のメモリコントローラ２２がクロックイネーブル信号ＣＫＥやチップ選択信号ＣＳを活性化したクロック信号サイクル内でＤＩＭＭ３，４はコマンド及びアドレス信号を取り込んでメモリ動作を開始することができる。換言すれば、マイクロコンピュータ２はクロックイネーブル信号ＣＫＥやチップ選択信号ＣＳを活性化したクロックサイクルから正規のレイテンシを待ってメモリ動作の確定を得ることができる。
【００６９】
ＤＤＲ３−ＳＤＳＲＡＭにオンチップされているオンダイターミネーションによるデータ系伝送経路の伝送特性を選択的に切り換えるための信号であるオンダイターミネーション信号ＯＤＴのコントロール系伝送経路ＣＮＬに対しても容量素子Ｃｓを設けることにより、上記同様にオンダイターミネーション信号ＯＤＴの信号波形のタイミングウインドウの狭小化を抑制することができるから、マイクロコンピュータ２のメモリコントローラ２２がオンダイターミネーション信号ＯＤＴを活性化したクロック信号サイクル内でＤＩＭＭ３，４はデータ系伝送系の伝送特性を切り換えることができる。クロック信号サイクル内でデータ系伝送系の伝送特性を切り換えることができない場合には、それによって切換えが遅れたサイクルでデータ系信号配線における不所望な信号反射の影響を強く受ける虞を生ずる。
【００７０】
コマンドアドレス伝送経路ＣＡＬに接続するモジュール内配線３３についてもフライ・バイ構造が採用されているので、図４など説明したと同様に高調波によりタイミングウインドウが狭小化される。しかしながら、以下の理由により、コマンドアドレス伝送経路ＣＡＬには容量素子Ｃｓを設けることはしない。
【００７１】
第１には、コマンド及びアドレス信号は、コントロール系信号のひとつであるチップ選択信号ＣＳの変化タイミングに従ってその有効性が判別される側の信号であるから、その変化タイミングを包含するクロック信号サイクルの単位で信号値が確定されていれば十分であり、チップ選択信号のような信号コントロール系信号ほど厳しいタイミングウインドウは要求されない。このような性質のコマンド及びアドレス信号に対しては高調波成分を抑圧する容量素子Ｃｓを採用しないから、容量素子Ｃｓによる回路規模の増大やコスト上昇を最小限に抑えることができる。
【００７２】
第２には、ＤＤＲ３−ＳＤＳＲＡＭの規格上、コマンド及びアドレス信号の有効サイクルをクロック信号の２サイクルに拡大することが可能であるから、そうすることにより、当該信号のタイミングウインドウが多少狭くなっても実質的な支障を生じ難い。すなわち、チップセレクト信号ＣＳに代表されるコントロール信号（アクセスストローブ信号）はクロック信号ＣＫのサイクル時間と同じ時間でイネーブルレベルに制御され、チップセレクト信号ＣＳのローレベル期間で有効にされるコマンド及びアドレス信号はクロック信号の２サイクル単位で変化させることが許容される。例えば、図８にはコマンド及びアドレス信号の有効期間をクロック信号ＣＫの１サイクル（１クロックサイクル）とする場合のリード動作タイミングが例示され、図９にはコマンド及びアドレス信号の有効期間をクロック信号の２サイクル（２クロックサイクル）とする場合のリード動作タイミングが例示される。何れの場合にもリードレイテンシ（ＲＬ）は５クロックサイクルとされ、また、カラム系コマンドの間は最小で３クロックサイクル分空けることが必要とされるものとする。図８においてアドレス・コマンド信号の有効期間を１クロックサイクルとする場合、カラム系コマンドの間にはＡの部分で示されるように最低３クロックサイクル空く。この３クロックサイクルの空きに着目すると、図９のようにコマンド及びアドレス信号の有効期間を２クロックサイクルにしても読み込み動作のデータレートとタイミングは図８と同じになる。したがって、図１０に例示されるようにコマンド及びアドレス信号にタイミングウインドウがＴＷＣＡのように狭くなっても実質的な支障を生じ難い。なお、図示はしないが、書き込みの場合も同様である。
【００７３】
《Ｃｓのレイアウト構成》
図１１は図１のコントロールボードの縦断面構造を詳細に示す。
【００７４】
コントロールボードＣＮＴＢの配線基板１は、特に制限されないが、ガラスエポキシ樹脂基板に６層の配線層Ｌ１〜Ｌ６が夫々絶縁されて形成され、配線層Ｌ１〜Ｌ６の間の電気的な接続は、配線基板１の表裏方向にスルーホールを設け、スルーホールに金属を充填したビア配線Ｖｉを導電接続の対象とする配線層の配線に結合することによって行われる。配線層Ｌ２には回路のグランド電位ＧＮＤが与えられるグランドプレーンが形成され、配線層Ｌ５には電源電圧ＶＤＤが与えられる電源プレーンが形成される。配線層Ｌ１，Ｌ３，Ｌ４，Ｌ６には所望の信号配線、電源配線、及びグランド配線などが形成される。
【００７５】
上記ＤＩＭＭ３，４はメモリモジュールコネクタ１０に着脱自在に搭載され、ＤＩＭＭ３，４の前記モジュールインタフェース端子列の端子はメモリモジュールコネクタ１０の対応端子に接触されて、配線層Ｌ１，Ｋ４，Ｌ６の信号配線、電源配線及びグランド配線に接続される。
【００７６】
マイクロコンピュータ２は底面に実装用の半田バンプ電極２７を有するパッケージ２６と、パッケージ２６の表面の電極パッド（図示せず）に搭載したマイクロコンピュータチップ２５とから成る。パッケージ２６には半田バンプ電極２７を対応する電極パッドに接続するパッケージ配線が形成されている。マイクロコンピュータ２の半田バンプ２７は配線層Ｌ１に形成された対応する電極パッド１２の上に載置されて結合固定される。Ｃｐは電源安定化のためのバイパスコンデンサであり、一例として回路基板１の裏面に配置され、ビア配線Ｖｉ（Ｃｐ）を介してマイクロコンピュータ１に接続される。２Ｍはマイクロコンピュータ２の搭載領域を概念的に示し、３ＭはＤＩＭＭ３の搭載領域を概念的に示し、４ＭはＤＩＭＭ４の搭載領域を概念的に示したものである。
【００７７】
図１１にはコントロール系伝送経路ＣＮＬの配線としてコントロール配線ＣＮＬ（Ｌ１）、ＣＮＬ（Ｌ６）が例示される。コントロール配線ＣＮＬ（Ｌ１）は配線層Ｌ１に形成され、コントロール配線ＣＮＬ（Ｌ６）は配線層Ｌ６に形成される。コントロール配線ＣＮＬ（Ｌ１）、ＣＮＬ（Ｌ６）のマイクロコンピュータ２寄りの位置には夫々容量素子Ｃｓの一方の容量電極が結合され、双方の容量素子Ｃｓの他方の容量電極は共通のビア配線Ｖｉ（Ｃｓ）に接続され、当該ビア配線Ｖｉ（Ｃｓ）は配線層のグランドプレーンＬ２（ＧＮＤ）に接続される。
【００７８】
図１２は図１のコントロールボードの平面構造を詳細に示す。
【００７９】
同図にはクロック伝送経路ＣＫＬとして配線層Ｌ３に形成されたクロック配線ＣＫＬ（Ｌ３）、配線層Ｌ４に形成されたクロック配線ＣＬＫ（Ｌ４）が代表的に示される。コマンドアドレス伝送経路ＣＡＬとして配線層Ｌ１に形成されたコマンドアドレス配線ＣＡＬ（Ｌ１）、配線層Ｌ６に形成されたコマンドアドレス配線ＣＡＬ（Ｌ６）などが代表的に示される。データ系伝送経路ＤＴＬとして配線層Ｌ６に形成されたデータ系配線ＤＴＬ（Ｌ１）、配線層Ｌ６に形成されたデータ系配線ＤＴＬ（Ｌ６）などが代表的に示される。コントロール系伝送経路ＣＮＬとして配線層Ｌ６に形成されたコントロール系配線ＣＮＬ（Ｌ１）、配線層Ｌ６に形成されたコントロール系配線ＣＮＬ（Ｌ６）などが代表的に示される。
【００８０】
マイクロコンピュータ２の近傍においてコントロール系配線ＣＮＬ（Ｌ１），ＣＮＬ（Ｌ６）には前記容量素子Ｃｓが接続されている。
【００８１】
図１３にはＳＯＣやＤＩＭＭを実装する回路基板上の実装面（表面）における容量素子近傍の配線パターンが詳細に例示される。
【００８２】
ＴＰａの部分に例示される容量素子Ｃｓ（ＣＫＥ）はコントロール系配線ＣＮＬ（Ｌ１）に接続される容量素子であり、例えばここではコントロール系配線ＣＮＬ（Ｌ１）に伝達されるクロックイネーブル信号ＣＫＥのスルーレートを緩和するために用いられる。Ｐｓは当該コントロール系配線ＣＮＬ（Ｌ１）に結合する電極パッド、Ｐｇはビア配線Ｖｉを介してグランドプレーンＬ２（ＧＮＤ）に結合する電極パッドであり、容量素子Ｃｓ（ＣＫＥ）の夫々の容量電極は対応する電極パッドＰｓ，Ｐｇに半田などで固定される。容量素子Ｃｓ（ＣＫＥ）にはチップコンデンサなどを用いればよい。ＴＰｂで示される部分についても同様である。
【００８３】
図１４はＳＯＣやＤＩＭＭを実装する回路基板上の裏面における容量素子近傍の配線パターンが詳細に例示される。
【００８４】
ＢＴａの部分に例示される容量素子Ｃｓ（ＣＳ）はコントロール系配線ＣＮＬ（Ｌ６）に接続される容量素子であり、例えばここではコントロール系配線ＣＮＬ（Ｌ６）に伝達されるチップ選択信号ＣＳのスルーレートを緩和するために用いられる。Ｐｓは当該コントロール系配線ＣＮＬ（Ｌ６）に結合する電極パッド、Ｐｇはビア配線Ｖｉｃｏｍを介してグランドプレーンＬ２（ＧＮＤ）に結合する電極パッドである。ここでは容量素子Ｃｓ（ＣＳ）を接続すべきコントロール系配線ＣＮＬ（Ｌ６）が比較的密集しているため、２個の電極パッドＰｇを１個のビア配線Ｖｉｃｏｍに共通接続して面積の利用効率を高めるように考慮されている。
【００８５】
ＢＴｂの部分に例示される容量素子Ｃｓ（ＯＤＴ）はコントロール系配線ＣＮＬ（Ｌ６）に接続される容量素子であり、例えばここではコントロール系配線ＣＮＬ（Ｌ６）に伝達されるオンダイターミネーション信号ＯＤＴのスルーレートを緩和するために用いられる。Ｐｓは当該コントロール系配線ＣＮＬ（Ｌ６）に結合する電極パッド、Ｐｇはビア配線Ｖｉｃｏｍを介してグランドプレーンＬ２（ＧＮＤ）に結合する電極パッドである。上記同様に、ここでも容量素子Ｃｓ（ＯＤＴ）を接続すべきコントロール系配線ＣＮＬ（Ｌ６）が比較的密集しているため、２個の電極パッドＰｇを１個のビア配線Ｖｉｃｏｍに共通接続して面積の利用効率を高めるように考慮されている。
【００８６】
なお、図１１及び図１３においてＣＮＬ＿Ｂはコントロール系配線ＣＮＬ（Ｌ１）、ＣＮＬ（Ｌ６）の信号伝送方向基端を示している。この信号伝送方向基端ＣＮＬ＿Ｂは、マイクロコンピュータ２の一部である半田バンプ２７が搭載される端子である電極パッド１２とコントロール系配線ＣＮＬ（Ｌ１）、ＣＮＬ（Ｌ６）との接続端部に相等する。
【００８７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８８】
例えば、配線基板の配線総数は６層に限定されず、８層、あるいはそれ以上であってもよい。
【００８９】
また、上記実施の形態では、複数のＤＩＭＭが配線基板（基板）１に搭載されていることについて説明したが、１つのマイクロコンピュータ2に対して、ＤＩＭＭは１つしか搭載されていなくてもよい。
【００９０】
また、上記実施の形態では、回路基板にパッケージされた半導体部品とモジュール化された半導体部品を搭載したコントロールボード若しくはシステムボードを一例としたが、本発明はそれに限定されず、１つのインタポーザ基板（配線基板）上にコントロールチップのような半導体部品と複数のメモリチップを有するメモリ系の半導体部品とを搭載する、所謂、ＳＩＰ（System In Package）型の半導体装置としての電子機器にも適用することが可能である。電子機器の適用範囲はプリンタやイメージスキャナに限定されず、ビデオカメラ、ディジタルスチルカメラ、携帯端末などにも適用可能である。
【００９１】
上記実施の形態では、容量素子Ｃｓをチップコンデンサなどのチップ部品で構成する場合について説明したが、回路基板の配線層の配線パターンを用いて容量素子を構成することも可能であるが、高周波成分の除去によって信号のスルーレートを緩和するためには少なくとも３ｐＦ以上の容量値が必要であり、これを配線パターンで形成する場合には、非常に大きな配線パターンを形成しなければならず、現実的ではなく、電子機器の小型化という観点からは、上記実施の形態のように、チップ部品を使用することが好ましい。
【符号の説明】
【００９２】
ＣＮＴＢ  コントロールボード
２  マイクロコンピュータ（ＳＯＣ）
３，４  ＤＩＭＭ（メモリモジュール）
１  配線基板
２１  中央処理装置（ＣＰＵ）
２２  メモリコントローラ（ＭＣＮＴ）
ＣＫ  クロック信号
ＣＫＬ  クロック伝送経路
ＡＤＲ  コマンドＣＭＤ及びアドレス信号
ＣＡＬ  コマンドアドレス伝送経路
ＤＱ  データ
ＤＱＳ  データストローブ信号
ＤＴＬ  データ系伝送経路
ＣＳ  チップ選択信号
ＣＫＥ  クロックイネーブル信号
ＯＤＴ  オンダイターミネーション信号
ＣＮＬ  コントロール系伝送経路
３０  モジュール基板
３１  ＤＤＲ３−ＳＤＲＡＭ
３２  モジュールインタフェース端子列
３３  ＣＫ、ＣＭＤ、ＡＤＲのモジュール内配線
３４  ＣＳ，ＣＫＥ，ＯＤＴのモジュール内配線
３５  終端抵抗
３６  ＤＱ、ＤＱＳのモジュール内配線
ＣＮＬ１  クロックイネーブル信号配線
ＣＮＬ１ａ、ＣＮＬ１ｂ  ＣＮＬ１の部分配線
Ｐｉｎ（ＤＩＭＭ）  クロックイネーブル信号ＣＫＥの入力端子
Ｐｉｎ（ＳＯＣ）  クロックイネーブル信号ＣＫＥの出力端子
Ｃｓ  容量素子
ＮＤ  ＣＮＬ１ａとＣＮＬ１ｂの接続点
Ｌ１〜Ｌ６  配線層
Ｖｉ  ビア配線
ＣＮＬ（Ｌ１）  コントロール配線
Ｌ２（ＧＮＤ）  グランドプレーン
ＣＫＬ（Ｌ３）、ＣＬＫ（Ｌ４）  クロック配線
Ｃｓ（ＣＫＥ）  容量素子
Ｖｉｃｏｍ  ビア配線
Ｃｓ（ＣＳ）  容量素子
ＣＮＬ（Ｌ６）  コントロール系配線
Ｃｓ（ＯＤＴ）  容量素子
ＣＮＬ＿Ｂ  信号伝送方向基端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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