(57)【特許請求の範囲】
【請求項１】
複数段の増幅素子が多段接続され、前記増幅素子の出力端子にバイアス電圧を印加する出力整合回路を具備し、各段の前記出力整合回路を介してバイアスループが形成される多段増幅器であって、
前記出力整合回路は、
前記バイアスループに直列接続されたインダクタおよび当該インダクタに並列に接続された第１コンデンサを含み構成される並列回路と、
抵抗および第２コンデンサを含み構成され、一端が前記並列回路の一端に接続され他端が接地された直列回路と、
を備え、
前記並列回路により低周波帯域遮断回路が形成され、前記インダクタのインダクタンス値、前記第１コンデンサならびに前記第２コンデンサのキャパシタンス値、および前記抵抗の抵抗値は、前記増幅素子の動作周波数よりも低い周波数帯域において、前記バイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定された
ことを特徴とする多段増幅器。
【請求項２】
複数段の増幅素子が多段接続され、前記増幅素子の出力端子にバイアス電圧を印加する出力整合回路を具備し、各段の前記出力整合回路を介してバイアスループが形成される多段増幅器であって、
前記出力整合回路は、
前記バイアスループに直列接続されたインダクタおよび当該インダクタに並列に接続された第１コンデンサを含み構成される並列回路と、
第２インダクタ、抵抗、および第２コンデンサを含み構成され、一端が前記並列回路の一端に接続され他端が接地された直列回路と、
を備え、
前記並列回路および前記直列回路によりバンドリジェクションフィルタが形成され、前記第１インダクタならびに前記第２インダクタのインダクタンス値、前記第１コンデンサならびに前記第２コンデンサのキャパシタンス値、および前記抵抗の抵抗値は、前記増幅素子の動作周波数よりも低い周波数帯域において、前記バイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定された
ことを特徴とする多段増幅器。
【請求項３】
複数段の前記各増幅素子の少なくとも１つ以上は、ワイドバンドギャップ半導体ＦＥＴであることを特徴とする請求項１または２に記載の多段増幅器。
【請求項４】
前記ワイドバンドギャップ半導体ＦＥＴは、窒化ガリウム系材料、炭化珪素、あるいはダイヤモンドによって形成されたことを特徴とする請求項３に記載の多段増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の増幅に用いられる多段増幅器に関する。
【背景技術】
【０００２】
従来の一般的な高周波信号の増幅に用いられる多段増幅器においては、増幅素子である電界効果トランジスタ（以下、ＦＥＴと略称する）へのバイアス電圧が隣接する他ＦＥＴへ漏洩しないように、直流成分遮断用のコンデンサを入力整合回路および出力整合回路の各間に各々直列に装荷している。
【０００３】
近年、新たに開発されたＧａＮ（窒化ガリウム）等のワイドバンドギャップ半導体ＦＥＴは、低周波数帯域（数百ＭＨｚ以下）の利得が一般的に用いられているＧａＡｓ（砒化ガリウム）ＦＥＴに比較して高いため、低周波数帯域におけるドレインバイアスループの損失を上昇させる有効な解決手法が望まれている。
【０００４】
一般に、多段増幅器においては、ＦＥＴのドレインに各段共通のバイアス電源からバイアス電圧を印加する。このとき、２段目以降のＦＥＴのドレインとゲートとの間には、当該ＦＥＴに対する出力整合回路と前段のＦＥＴに対する出力整合回路と直流成分遮断用のコンデンサとを介してドレインバイアスループが形成される。このドレインバイアスループの損失がＦＥＴの利得よりも小さい場合には、ドレインバイアスループに漏洩した信号が無限に大きくなり発振する可能性がある。
【０００５】
ドレインバイアスループを構成する出力整合回路は、直流のバイアス電圧を含む低周波数帯域成分を通過させ、ＦＥＴの動作周波数を含む高周波数帯域成分を遮断する。したがって、この高周波数帯域成分に対しては、ドレインバイアスループの損失が大きくなる。一方、ＦＥＴの動作周波数が重畳するパルス成分の基本波は、ＦＥＴの動作周波数に対して十分に低いため、このような低周波数帯域成分に対しては、ドレインバイアスループの損失が小さくなる。
【０００６】
なお、低周波数帯域成分を遮断する技術としては、例えば、一端がバイアス供給端子に接続された抵抗と、その抵抗の他端に一端が接続され他端が接地されたコンデンサとからなるＲＣ直列回路により、低周波数帯域遮断回路を構成する技術が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−１３６０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来技術では、低周波数帯域遮断回路の遮断周波数を任意に設定することができないため、ＦＥＴの利得やその周波数特性によっては、低周波数帯域においてドレインバイアスループの損失がＦＥＴの利得よりも小さくなり、低周波数帯域成分を十分に減衰させることができず、発振の発生を十分に抑制することができない場合がある、という問題があった。
【０００９】
本発明は、上記に鑑みてなされたものであって、低周波数帯域におけるドレインバイアスループの損失を上昇させ、低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することを可能とする多段増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、本発明にかかる多段増幅器は、複数段の増幅素子が多段接続され、前記増幅素子の出力端子にバイアス電圧を印加する出力整合回路を具備し、各段の前記出力整合回路を介してバイアスループが形成される多段増幅器であって、前記出力整合回路は、前記バイアスループに直列接続されたインダクタおよび当該インダクタに並列に接続された第１コンデンサを含み構成される並列回路と、抵抗および第２コンデンサを含み構成され、一端が前記並列回路の一端に接続され他端が接地された直列回路と、を備え、前記並列回路により共振回路が形成され、前記インダクタのインダクタンス値、前記第１コンデンサならびに前記第２コンデンサのキャパシタンス値、および前記抵抗の抵抗値は、前記増幅素子の動作周波数よりも低い周波数帯域において、前記バイアスループの損失が、前記増幅素子の利得よりも大きくなるように設定されたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、低周波数帯域におけるドレインバイアスループの損失を上昇させ、低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる、という効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、実施の形態１にかかる多段増幅器の一構成例を示す図である。
【図２】図２は、実施の形態１にかかる多段増幅器のドレインバイアスループ損失特性の一例を示す図である。
【図３】図３は、実施の形態２にかかる多段増幅器の一構成例を示す図である。
【図４】図４は、実施の形態２にかかる多段増幅器のドレインバイアスループ損失特性の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照し、本発明の実施の形態にかかる多段増幅器について説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
【００１４】
実施の形態１．
図１は、実施の形態１にかかる多段増幅器の一構成例を示す図である。図１に示すように、実施の形態１にかかる多段増幅器は、増幅素子１と、増幅素子２と、増幅素子１に対する入力整合回路３と、増幅素子１に対する出力整合回路４と、増幅素子２に対する入力整合回路５と、増幅素子２に対する出力整合回路６と、直流成分遮断コンデンサ７，８，９とを備えている。なお、各増幅素子１，２としては、一般に、ＧａＡｓ（砒化ガリウム）ＦＥＴが用いられるが、特に、低周波数帯域（数百ＭＨｚ以下）の利得がＧａＡｓＦＥＴに比較して高いＧａＮ（窒化ガリウム）等のワイドバンドギャップ半導体ＦＥＴを用いる場合に、低周波数帯域におけるドレインバイアスループの損失を上昇させる有効な解決手法が望まれており、本実施の形態では、ワイドバンドギャップ半導体ＦＥＴを用いる例について説明する。
【００１５】
増幅素子１は、ソース端子（図示せず）が接地されており、増幅素子１のゲート（入力）端子（Ｇ）は、増幅素子１から多段増幅器の入力端子側を見たインピーダンスが増幅素子１に対して最適なインピーダンスとなるように入力インピーダンス整合をとる入力整合回路３が接続され、直流成分遮断コンデンサ７を介して多段増幅器の入力端子に接続されている。
【００１６】
増幅素子２は、増幅素子１と同様にソース端子（図示せず）が接地されており、増幅素子２のドレイン（出力）端子（Ｄ）は、増幅素子２から多段増幅器の出力端子側を見たインピーダンスが増幅素子２に対して最適になるように出力インピーダンス整合をとる出力整合回路６に接続され、直流成分遮断コンデンサ９を介して多段増幅器の出力端子に接続されている。
【００１７】
増幅素子１のドレイン（出力）端子（Ｄ）と増幅素子２のゲート（入力）端子（Ｇ）との間は、直流成分遮断コンデンサ８を介して接続され、増幅素子１と増幅素子２とのインピーダンス関係が最適になるように、増幅素子１のドレイン（出力）端子（Ｄ）と直流成分遮断コンデンサ８との接続点に出力整合回路４が接続され、増幅素子２のゲート（入力）端子（Ｇ）と直流成分遮断コンデンサ８との接続点に入力整合回路５が接続されている。
【００１８】
各入力整合回路３，５は、各増幅素子１，２のゲート（入力）端子（Ｇ）へのバイアス回路も兼ねており、一端が各増幅素子１，２のゲート（入力）端子（Ｇ）に接続されたインダクタ１０と、一端がインダクタ１０の他端に接続され、他端が接地されたコンデンサ１１とを備え、インダクタ１０とコンデンサ１１との接続点Ｖｇ１，Ｖｇ２がゲート電源（図示せず）に接続され、それぞれゲートバイアス電圧が印加される。
【００１９】
また、各出力整合回路４，６は、各増幅素子１，２のドレイン（出力）端子（Ｄ）へのバイアス回路も兼ねており、一端が各増幅素子１，２のゲート（入力）端子（Ｇ）に接続されたインダクタ１２と、一端がインダクタ１２の他端に接続され、他端が接地されたコンデンサ１３と、一端がインダクタ１２とコンデンサ１３との接続点に接続された低周波帯域遮断回路１４と、一端が低周波帯域遮断回路１４の他端に接続され、他端が接地されたコンデンサ１５とを備え、低周波帯域遮断回路１４とコンデンサ１５との接続点Ｖｄ１，Ｖｄ２がドレイン電源１６に接続され、それぞれドレインバイアス電圧が印加される。
【００２０】
つぎに、実施の形態にかかる多段増幅器の各部動作について説明する。各入力整合回路３，５および各出力整合回路４，６は、それぞれドレイン電源１６あるいはゲート電源からの直流バイアス電圧を通過させ、ドレイン電源１６あるいはゲート電源への各増幅素子１，２の所望の動作周波数を含む高周波数帯域成分を遮断する。
【００２１】
ここで、増幅素子２に着目すると、増幅素子２のドレイン（出力）端子（Ｄ）とゲート（入力）端子（Ｇ）との間に、出力整合回路６と出力整合回路４と直流成分遮断コンデンサ８とを介してドレインバイアスループ（以下、単に「バイアスループ」という）１７が形成される。前述のように、このバイアスループ１７の損失が増幅素子２の利得よりも小さい場合には、バイアスループ１７に漏洩した低周波数帯域成分が無限に大きくなり発振する可能性がある。特に、各増幅素子１，２としてＧａＮ等のワイドバンドギャップ半導体ＦＥＴを用いた場合には、低周波数帯域（数百ＭＨｚ以下）の利得が大きいため、各増幅素子１，２の所望の動作周波数よりも低い周波数帯域において、バイアスループの損失を上昇させる有効な解決手段が望まれている。
【００２２】
したがって、本実施の形態では、低周波数帯域におけるバイアスループ１７の損失を上昇させる有効な解決手段として、バイアスループ１７を形成する出力整合回路４，６に低周波帯域遮断回路１４を設けている。以下、この低周波帯域遮断回路１４について説明する。
【００２３】
低周波帯域遮断回路１４は、バイアスループ１７に直列に接続されたインダクタ１８，１９およびこれら２つのインダクタ１８，１９にそれぞれ並列に接続された第１コンデンサ２０，２１により構成された２つの並列回路２５，２６と、抵抗２２および第２コンデンサ２３を含み構成されて一端がインダクタ１８，１９の接続点に接続され他端が接地された直列回路２４とを備えている。
【００２４】
本実施の形態では、並列回路２５，２６を、任意の低周波数で共振する共振回路として構成して機能させる。なお、この共振回路の共振周波数ｆｃの算出式は、インダクタ１８，１９のインダクタンス値をＬとし、第１コンデンサ２０，２１のキャパシタンス値をＣとすると、下記（１）式で表される。
【００２５】
ｆｃ＝１／（２π（√ＬＣ））  …（１）
【００２６】
そして、増幅素子２の低周波利得の周波数特性に応じて、低周波数帯域におけるバイアスループ１７の損失が増幅素子２の利得を上回るように、インダクタ１８，１９のインダクタンス値、第１コンデンサ２０，２１のキャパシタンス値、第２コンデンサ２３のキャパシタンス値、および抵抗２２の抵抗値を設定する。これにより、多段増幅器全体としての低周波数帯域の利得が効果的に抑圧され、発振の発生が抑制される。
【００２７】
なお、各入力整合回路３，５のコンデンサ１１は、例えば、所望の動作周波数を含む高周波数帯域を抑圧する値とする等、任意に設定すればよく、また、各出力整合回路４，６の各コンデンサ１３，１５は、例えば、何れか一方を所望の動作周波数を含む高周波数帯域を抑圧する値とし、他方を数ＭＨｚ以上の周波数帯域を抑圧する値とする等、任意に設定すればよい。これら各コンデンサ１１，１３，１５のキャパシタンス値の設定手法により、本発明が限定されるものではない。
【００２８】
図２は、実施の形態１にかかる多段増幅器のドレインバイアスループ損失特性の一例を示す図である。図２において、横軸は周波数を示し、縦軸はドレインバイアスループ損失を示している。図２に示す例では、増幅素子１，２として、ワイドバンドギャップ半導体ＦＥＴを用いた場合の例を示している。また、図２に示す例では、２つの並列回路２５，２６の共振点をそれぞれ異なる低周波数とした例を示している。なお、図２において、図中に示す点線より上方の斜線で示した領域は、ドレインバイアスループ損失が増幅素子２の利得より小さくなる領域、つまり、発振が発生する発振領域を示している。この発振領域とそれ以下の領域とを隔てる点線を、以下「発振境界線」という。
【００２９】
図２に示すように、本実施の形態にかかる構成を適用した場合には、低周波数帯域においてもドレインバイアスループ損失を増幅素子２の利得より大きくすることができ、ドレインバイアスループ損失特性線が発振境界線を下回っている。
【００３０】
このように、本実施の形態にかかる構成では、ワイドバンドギャップ半導体ＦＥＴを用いた場合でも、低周波数帯域におけるドレインバイアスループ損失を効果的に上昇させることができ、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる。
【００３１】
なお、図１に示す例では、インダクタ１８，１９と、これら２つのインダクタ１８，１９にそれぞれ並列に接続された第１コンデンサ２０，２１とにより、２つの並列回路２５，２６を形成し、これら２つの並列回路２５，２６をそれぞれ共振回路として機能させる例について説明したが、共振回路として機能させる並列回路の数はこれに限らず、増幅素子２の低周波利得の周波数特性に応じて、１つあるいは３つ以上の複数であってもよい。また、図２に示す例では、２つの並列回路２５，２６の共振点をそれぞれ異なる低周波数とした例について説明したが、複数の並列回路の共振点を同一にすることも可能であるし、３つ以上の並列回路を備える場合に、それぞれ異なる低周波数を共振点としてもよい。
【００３２】
以上説明したように、実施の形態１の多段増幅器によれば、複数の各増幅素子の出力端子にバイアス電圧を印加する出力整合回路を介してバイアスループが形成される場合に、この出力整合回路に、バイアスループに直列接続されたインダクタおよびこのインダクタに並列接続された第１コンデンサを含み構成される並列回路と、抵抗および第２コンデンサを含み構成されて一端がインダクタの一端に接続され他端が接地された直列回路とを備え、インダクタおよび第１コンデンサにより構成される並列回路を共振回路として機能させ、増幅素子の動作周波数よりも低い周波数帯域において、バイアスループの損失が増幅素子の利得よりも大きくなるように、インダクタのインダクタンス値、第１コンデンサならびに第２コンデンサのキャパシタンス値、および抵抗の抵抗値を設定するようにしたので、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができる。
【００３３】
実施の形態２．
図３は、実施の形態２にかかる多段増幅器の一構成例を示す図である。なお、実施の形態１と同一または同等の構成部には同一符号を付して、その詳細な説明は省略する。
【００３４】
図３に示すように、実施の形態２にかかる多段増幅器は、実施の形態１において説明した並列回路２５，２６のインダクタ１８，１９を第１インダクタ１８，１９と称し、直列回路２４に代えて、第２インダクタ２７、抵抗２２、および第２コンデンサ２３を含み構成されて一端が第１インダクタ１８，１９の接続点に接続され他端が接地された直列回路２８を備え、これら並列回路２５，２６および直列回路２８により形成される低周波帯域遮断回路２９を、任意の低周波数を除去するバンドリジェクションフィルタとして構成して機能させる。
【００３５】
そして、増幅素子２の低周波利得の周波数特性に応じて、低周波数帯域におけるバイアスループ１７の損失が増幅素子２の利得を上回るように、第１インダクタ１８，１９のインダクタンス値、第２インダクタ２７のインダクタンス値、第１コンデンサ２０，２１のキャパシタンス値、第２コンデンサ２３のキャパシタンス値、および抵抗２２の抵抗値を、バンドリジェクションフィルタの特性算出式に基づき算出して設定する。これにより、第１インダクタ１８，１９、第２インダクタ２７、第１コンデンサ２０，２１、第２コンデンサ２３、および抵抗２２の不要な共振を避けることができ、実施の形態１に比べて、広帯域で良好な特性を得ることができる。
【００３６】
なお、各入力整合回路３，５のコンデンサ１１は、実施の形態１と同様に、例えば、所望の動作周波数を含む高周波数帯域を抑圧する値とする等、任意に設定すればよく、また、各出力整合回路４，６の各コンデンサ１３，１５についても、実施の形態１と同様に、例えば、何れか一方を所望の動作周波数を含む高周波数帯域を抑圧する値とし、他方を数ＭＨｚ以上の周波数帯域を抑圧する値とする等、任意に設定すればよい。これら各コンデンサ１１，１３，１５のキャパシタンス値の設定手法により、本発明が限定されるものではない。
【００３７】
図４は、実施の形態２にかかる多段増幅器のドレインバイアスループ損失特性の一例を示す図である。図４において、横軸は周波数を示し、縦軸はドレインバイアスループ損失を示している。図４に示す例では、増幅素子１，２として、ワイドバンドギャップ半導体ＦＥＴを用いた場合の例を示している。なお、図４においても、実施の形態１において図２に示した例と同様に、図中に点線で示した発振境界線より上方の斜線で示した領域は、ドレインバイアスループ損失が増幅素子２の利得より小さくなる領域、つまり、発振が発生する発振領域を示している。
【００３８】
図４に示すように、本実施の形態にかかる構成を適用した場合には、実施の形態１にかかる構成を適用した場合（図２参照）よりも、低周波数帯域におけるドレインバイアスループ損失を増幅素子２の利得より十分に大きくすることができ、ドレインバイアスループ損失特性線が発振境界線を大きく下回っている。
【００３９】
このように、本実施の形態にかかる構成では、ワイドバンドギャップ半導体ＦＥＴを用いた場合でも、低周波帯域遮断回路２９を形成する各構成要素の不要な共振を避けることができ、実施の形態１に比べて、広帯域で良好な特性を得ることができる。
【００４０】
なお、図３に示す例では、第１インダクタ１８，１９と、これら２つの第１インダクタ１８，１９にそれぞれ並列に接続された第１コンデンサ２０，２１とにより、２つの並列回路２５，２６を形成する例について説明したが、並列回路の数はこれに限らず、増幅素子２の低周波利得の周波数特性に応じて、１つあるいは３つ以上の複数であってもよい。
【００４１】
また、図３に示す例では、バンドリジェクションフィルタとして機能させる低周波帯域遮断回路２９が１つである例について説明したが、低周波帯域遮断回路２９の数はこれに限らず、２つ以上の複数であってもよいし、これら複数の低周波帯域遮断回路２９により構成される各バンドリジェクションフィルタの除去周波数を同一にすることも可能であるし、それぞれ異なる除去周波数を設定することも可能である。
【００４２】
以上説明したように、実施の形態２の多段増幅器によれば、複数の各増幅素子の出力端子にバイアス電圧を印加する出力整合回路を介してバイアスループが形成される場合に、この出力整合回路に、バイアスループに直列接続された第１インダクタおよびこのインダクタに並列接続された第１コンデンサを含み構成される並列回路と、第２インダクタ、抵抗、および第２コンデンサを含み構成されて一端が第１インダクタの一端に接続され他端が接地された直列回路とを備え、並列回路および直列回路により形成される低周波帯域遮断回路をバンドリジェクションフィルタとして機能させ、増幅素子の動作周波数よりも低い周波数帯域において、バイアスループの損失が増幅素子の利得よりも大きくなるように、第１インダクタならびに第２インダクタのインダクタンス値、第１コンデンサならびに第２コンデンサのキャパシタンス値、および抵抗の抵抗値を、バンドリジェクションフィルタの特性算出式に基づき算出して設定するようにしたので、低周波帯域遮断回路を形成する各構成要素の不要な共振を避けることができ、実施の形態１に比べて、広帯域で良好な特性を得ることができ、多段増幅器全体としての低周波数帯域の利得をより効果的に抑圧して発振の発生をさらに抑制することができる。
【００４３】
なお、上述した実施の形態にかかる構成は、多段増幅器全体としての低周波数帯域の利得を効果的に抑圧して発振の発生を抑制することができるため、低周波数帯域の利得が高いＧａＮ等のワイドバンドギャップ半導体ＦＥＴを適用する多段増幅器に用いて好適である。ワイドバンドギャップ半導体によって形成されたＦＥＴは、耐電圧性が高く、許容電流密度も高いため、増幅素子の小型化が可能である。さらに、ワイドバンドギャップ半導体は、電力効率が高いという特性も有している。つまり、実施の形態にかかる多段増幅器の増幅素子をワイドバンドギャップ半導体ＦＥＴにより構成することにより、更なる回路の高密度実装や多段増幅器の小型化、高効率化が可能となる。
【００４４】
なお、多段増幅器の全ての増幅素子がワイドバンドギャップ半導体ＦＥＴによって構成されていることが好ましいが、多段増幅器を構成する何れかの増幅素子がワイドバンドギャップ半導体ＦＥＴによって構成されていてもよい。また、ワイドバンドギャップ半導体ＦＥＴの材料として窒化ガリウムを一例として説明したが、炭化珪素、あるいはダイヤモンドであってもよく、実施の形態に記載の効果を得ることができる。
【００４５】
また、上述した実施の形態における各コンデンサ、各インダクタ、抵抗等は、それぞれチップ部品等を用いて構成してもよいし、基板上のパターンを用いて形成してもよい。なお、各コンデンサを基板上のパターンを用いて形成すると、回路規模が大型化し、また、インダクタをチップ部品等により構成すると、許容電流量が小さいため、ワイドバンドギャップ半導体ＦＥＴを用いる場合に許容電流量を満たさない場合がある。したがって、各コンデンサはチップ部品等により構成し、各インダクタは基板上のパターンを用いて誘導性線路を形成する構成とするのが好ましい。
【００４６】
また、各インダクタをワイヤ、リボン線、あるいはテフロン（登録商標）線等の各種配線材を用いて構成することも可能である。
【００４７】
なお、ドレインバイアスループに直列に接続されるコンデンサ（実施の形態１の図１に示す例では、例えば直流成分遮断コンデンサ８）をチップ部品等により構成すれば、このコンデンサの電極を接地する必要がなく、直接バイアス電圧が印加されないので、低耐圧で小型のチップ部品で構成することが可能である。
【００４８】
また、ドレインバイアスループに直列に接続されるインダクタ（実施の形態１の図１に示す例では、インダクタ１８，１９）を基板上のパターンを用いて形成し、数百ＭＨｚ程度で共振させる場合には、例えば、比誘電率εｒ＝９．８のセラミックス基板を用いた場合、長さ２０ｍｍ程度の誘導性線路により形成することができる。また線路幅に関しても、１ｍｍ厚のセラミックス基板を用いれば、線路幅０．４ｍｍで７０Ω超のインピーダンスを得ることができる。このため、増幅素子として、例えば、ドレイン電圧が高く、高効率化のために例えばＦ級動作させてドレイン電流を絞って動作させるＧａＮ等のワイドバンドギャップ半導体ＦＥＴを用いて、上述した実施の形態の多段増幅器を構成する場合には、上述したような細い誘導性線路を形成して構成することが可能である。
【００４９】
なお、以上の実施の形態に示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能であることは言うまでもない。
【符号の説明】
【００５０】
１，２  増幅素子（ＦＥＴ）
３  入力整合回路（増幅素子１用）
４  出力整合回路（増幅素子１用）
５  入力整合回路（増幅素子２用）
６  出力整合回路（増幅素子２用）
７，８，９  直流成分遮断コンデンサ
１０，１２  インダクタ
１１，１３，１５  コンデンサ
１４  低周波帯域遮断回路
１６  ドレイン電源
１７  バイアスループ（ドレインバイアスループ）
１８，１９  インダクタ（第１インダクタ）
２０，２１  第１コンデンサ
２２  抵抗
２３  第２コンデンサ
２４，２８  直列回路
２５，２６  並列回路
２７  第２インダクタ
【図１】
0005680004.tif 000002
【図２】
0005680004.tif 000003
【図３】
0005680004.tif 000004
【図４】
0005680004.tif 000005