(57)【特許請求の範囲】
【請求項１】
入力信号をそれぞれ受ける一対の入力端子に接続される一対のキャパシタと、
前記キャパシタを介して前記入力信号を受ける一対の入力ノードと、前記入力信号の電圧差を示す出力信号を出力する出力ノードとを有する少なくとも１つのコンパレータと、
前記一対の入力ノードにコモン電圧を設定する第１制御回路と、
前記出力ノードに接続される負荷の量を設定する第２制御回路と、
前記コンパレータの閾値を補正する補正期間に、所定量の負荷が基準のコンパレータの出力ノードに接続されるときの閾値の変動量に対応する電圧差を有する第１電圧および第２電圧を前記一対の入力端子にそれぞれ供給する第３制御回路と
を備え、
前記第１制御回路は、前記補正期間に、前記所定量の負荷が前記出力ノードに接続された状態で、前記出力信号の論理が反転するまで前記コモン電圧を変更し、前記出力信号の論理が反転するときの前記コモン電圧を前記補正期間後の通常動作期間に使用すること
を特徴とするコンパレータシステム。
【請求項２】
前記第２制御回路は、前記補正期間の前の検出期間に、前記所定量の負荷を前記コンパレータの１つである前記基準のコンパレータの前記出力ノードに接続し、
前記第３制御回路は、前記検出期間に、前記第１電圧および前記第２電圧の電圧差を変更し、前記出力信号の論理が反転するときの前記第１電圧および前記第２電圧の電圧差を、所定量の負荷が前記基準のコンパレータの出力ノードに接続されているときの閾値の変動量として検出し、前記出力信号の論理が反転するときの前記第１電圧および前記第２電圧を、前記補正期間において前記基準のコンパレータを除くコンパレータに使用すること
を特徴とする請求項１記載のコンパレータシステム。
【請求項３】
前記第１制御回路は、前記補正期間に、前記基準のコンパレータを除くコンパレータ毎に、前記出力信号の論理が反転するときの前記コモン電圧の値を求め、求めた前記コモン電圧を前記補正期間後の通常動作期間にそれぞれ使用すること
を特徴とする請求項２記載のコンパレータシステム。
【請求項４】
前記第１制御回路は、前記コンパレータ毎に前記コモン電圧を生成するコモン電圧生成回路を備えていること
を特徴とする請求項３記載のコンパレータシステム。
【請求項５】
前記所定量の負荷は、前記出力ノードに接続可能な最大量の負荷であること
を特徴とする請求項１ないし請求項４のいずれか１項に記載のコンパレータシステム。
【請求項６】
請求項１ないし請求項５のいずれか１項に記載のコンパレータシステムと、
前記コンパレータシステムからの出力信号の論理に基づいて、前記入力信号の電圧差を示すデジタル値を生成するエンコーダと
を備え、
前記第２制御回路は、通常動作期間中に前記出力ノードにそれぞれ接続する負荷の量を、複数の前記コンパレータで互いに相違させることを特徴とするアナログデジタルコンバータ。
【請求項７】
入力信号をそれぞれ受ける一対の入力端子に一対のキャパシタを介してそれぞれ接続される一対の入力ノードと、前記入力信号の電圧差を示す出力信号を出力する出力ノードとを有するコンパレータの閾値調整方法であって、
前記コンパレータの閾値を補正する補正期間に、
前記出力ノードに所定量の負荷を接続し、
前記所定量の負荷が基準のコンパレータの出力ノードに接続されるときの閾値の変動量に対応する電圧差を有する第１電圧および第２電圧を前記一対の入力端子にそれぞれ供給し、
前記所定量の負荷が前記出力ノードに接続された状態で、前記出力信号の論理が反転するまで前記コモン電圧を変更し、
前記出力信号の論理が反転するときの前記コモン電圧を前記補正期間後の通常動作期間に使用すること
を特徴とするコンパレータの閾値補正方法。
【請求項８】
前記補正期間の前の検出期間に、
前記所定量の負荷を前記コンパレータの１つである基準のコンパレータの前記出力ノードに接続し、
前記第１電圧および前記第２電圧の電圧差を変更し、
前記出力信号の論理が反転するときの前記第１電圧および前記第２電圧の電圧差を、所定量の負荷が前記基準のコンパレータの出力ノードに接続されているときの閾値の変動量として検出し、前記出力信号の論理が反転するときの前記第１電圧および前記第２電圧を前記補正期間において前記基準のコンパレータを除くコンパレータに使用すること
を特徴とする請求項７記載のコンパレータの閾値補正方法。
【請求項９】
前記補正期間に、前記基準のコンパレータを除くコンパレータ毎に、前記出力信号の論理が反転するときの前記コモン電圧の値を求め、求めた前記コモン電圧を前記補正期間後の通常動作期間にそれぞれ使用すること
を特徴とする請求項８記載のコンパレータの閾値補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータを有するコンパレータシステム、コンパレータシステムを有するアナログデジタルコンバータおよびコンパレータの閾値補正方法に関する。
【背景技術】
【０００２】
アナログデジタルコンバータ等に搭載されるコンパレータは、一対の入力信号を入力端子で受け、入力信号の電圧差を示す信号を出力端子から出力する。例えば、オフセット電圧を調整するために、出力ノードに可変容量回路を接続することが提案されている（例えば、特許文献１参照。）。また、オフセット電圧を入力信号の電圧に応じて動的に変更する手法が提案されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１３０４２号公報
【特許文献２】特開平８−１１６２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
コンパレータに形成されるトランジスタ等の製造条件の変動あるいは温度変動等によりコンパレータの電気的特性が変化すると、出力信号の論理が反転するときの入力信号の電圧差であるオフセット電圧やコンパレータの閾値は、標準値に対してずれてしまう。特に、出力ノードに接続される負荷の量に応じて閾値を変更可能なコンパレータシステムにおいて、製造条件の変動等による閾値のずれを補正する手法は提案されていない。
【０００５】
本発明の目的は、閾値のずれを補正できるコンパレータシステムを提供することである。
【課題を解決するための手段】
【０００６】
本発明の一形態におけるコンパレータシステムは、入力信号をそれぞれ受ける一対の入力端子に接続される一対のキャパシタと、キャパシタを介して入力信号を受ける一対の入力ノードと、入力信号の電圧差を示す出力信号を出力する出力ノードとを有する少なくとも１つのコンパレータと、一対の入力ノードにコモン電圧を設定する第１制御回路と、出力ノードに接続される負荷の量を設定する第２制御回路と、コンパレータの閾値を補正する補正期間に、所定量の負荷が基準のコンパレータの出力ノードに接続されるときの閾値の変動量に対応する電圧差を有する第１電圧および第２電圧を一対の入力端子にそれぞれ供給する第３制御回路とを備え、第１制御回路は、補正期間に、所定量の負荷が出力ノードに接続された状態で、出力信号の論理が反転するまでコモン電圧を変更し、出力信号の論理が反転するときのコモン電圧を補正期間後の通常動作期間に使用する。
【発明の効果】
【０００７】
出力ノードに接続される負荷の量に応じて閾値を変更可能なコンパレータシステムにおいて、製造条件の変動等による閾値のずれを補正できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態におけるコンパレータシステムの例を示している。
【図２】別の実施形態におけるコンパレータシステムの例を示している。
【図３】別の実施形態におけるコンパレータシステムの例を示している。
【図４】図３に示したコンパレータの例を示している。
【図５】図４に示したコンパレータの動作の例を示している。
【図６】図４に示したコンパレータにおいて、出力ノードに接続される負荷の量と閾値の変動量との関係の例を示している。
【図７】図４に示したコンパレータにおいて、コモン電圧と閾値の変動量との関係の例を示している。
【図８】図４に示したコンパレータにおいて、コモン電圧と閾値の変動量との関係の別の例を示している。
【図９】図３に示したコンパレータシステムの動作の例を示している。
【図１０】図９に示したステップＳ１００の動作の例を示している。
【図１１】図９に示したステップＳ１００を実行するコンパレータシステムの動作波形の例を示している。
【図１２】図９に示したステップＳ２００の動作の例を示している。
【図１３】図９に示したステップＳ２００を実行するコンパレータシステムの動作波形の例を示している。
【図１４】図９に示したステップＳ２００を実行するコンパレータシステムの動作波形の別の例を示している。
【図１５】図３に示したコンパレータシステムを応用したアナログデジタルコンバータの例を示している。
【図１６】図１５に示したコンパレータの通常動作時の閾値の設定例を示している。
【図１７】図１５に示したアナログデジタルコンバータの動作の例を示している。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１０】
図１は、一実施形態におけるコンパレータシステムＣＳＹＳの例を示している。コンパレータシステムＣＳＹＳは、コンパレータＣＯＭＰａ、キャパシタＣＰａ、ＣＮａおよび制御回路ＣＮＴ１、ＣＮＴ２、ＣＮＴ３を有している。
【００１１】
コンパレータＣＯＭＰａの“＋”側の入力ノードＶＩＰａは、キャパシタＣＰａを介して入力信号ＶＩＰを受ける入力端子ＶＩＰに接続されている。コンパレータＣＯＭＰａの“−”側の入力ノードＶＩＮａは、キャパシタＣＮａを介して入力信号ＶＩＮを受ける入力端子ＶＩＮに接続されている。コンパレータＣＯＭＰａの出力ノードＯＰａは、出力端子ＯＵＴａに接続され、入力信号ＶＩＰ、ＶＩＮの電圧差を示す出力信号ＯＵＴａを出力する。
【００１２】
制御回路ＣＮＴ１は、入力ノードＶＩＰａ、ＶＩＮａにコモン電圧ＶＣＭａを設定する。入力信号ＶＩＰ、ＶＩＮの直流成分は、キャパシタＣＰａ、ＣＮａにより入力ノードＶＩＰａ、ＶＩＮａに伝達されない。これにより、制御回路ＣＮＴ１を用いて、入力ノードＶＩＰａ、ＶＩＮａを任意のコモン電圧ＶＣＭａに初期設定できる。換言すれば、入力信号ＶＩＰ、ＶＩＮの電圧を、コンパレータＣＯＭＰａが正常に動作する入力電圧の範囲にシフトできる。なお、制御回路ＣＮＴ１は、コンパレータシステムＣＳＹＳの外部（例えば、コンパレータシステムＣＳＹＳが搭載されるチップの外部）に配置されてもよい。
【００１３】
制御回路ＣＮＴ２は、出力ノードＯＰａに接続される負荷の量を設定する。この実施形態では、出力ノードＯＰａに接続される負荷の量に応じて、コンパレータＣＯＭＰａの閾値が切り換えられる。閾値は、出力ノードＯＰａの論理が論理０から論理１または論理１から論理０に変化するときの入力電圧ＶＩＰ、ＶＩＮの差ＶＩＰ−ＶＩＮである。ここで、論理１は、高い側の電圧（ハイレベル）を示し、論理０は、低い側の電圧（ロウレベル）を示す。なお、制御回路ＣＮＴ２は、コンパレータＣＯＭＰａの内部に形成されてもよい。
【００１４】
制御回路ＣＮＴ２により閾値がゼロに設定されているとき、コンパレータＣＯＭＰａは、入力電圧ＶＩＰが入力電圧ＶＩＮより高いときに出力ノードＯＰａに論理０を出力し、入力電圧ＶＩＰが入力電圧ＶＩＮより低いときに出力ノードＯＰａに論理１を出力する。例えば、制御回路ＣＮＴ２により閾値が＋１００ｍＶに設定されているとき、出力信号ＯＵＴａは、入力電圧ＶＩＰと入力電圧ＶＩＮの差“ＶＩＰ−ＶＩＮ”が１００ｍＶ以上高いとき論理０になり、電圧差“ＶＩＰ−ＶＩＮ”が１００ｍＶより低いとき論理１になる。制御回路ＣＮＴ２により閾値が−１００ｍＶが設定されているとき、出力信号ＯＵＴａは、電圧差“ＶＩＰ−ＶＩＮ”が−１００ｍＶ以上のとき（例えば、−８０ｍＶや＋２０ｍＶ）、論理０になり、電圧差“ＶＩＰ−ＶＩＮ”が−１００ｍＶより低いとき（例えば、−１１０ｍＶ）、論理１になる。
【００１５】
制御回路ＣＮＴ３は、コンパレータＣＯＭＰａの閾値を補正する補正期間に、所定の電圧差を有する電圧ＶＰ、ＶＮを入力端子ＶＩＰ、ＶＩＮにそれぞれ供給する。なお、電圧ＶＰ、ＶＮは、通常動作期間に入力信号ＶＩＰ、ＶＩＮを生成する信号生成回路を用いて生成されてもよい。補正期間は、コンパレータＣＯＭＰａが入力信号ＶＩＰ、ＶＩＮの電圧の比較動作を実施する通常動作期間の前に設定される。
【００１６】
電圧ＶＰ、ＶＮの所定の電圧差は、所定量の負荷が基準のコンパレータの出力ノードに接続されているときの基準のコンパレータの閾値の変動量に対応する。例えば、基準のコンパレータは、コンパレータＣＯＭＰａと同じ回路であり、コンパレータシステムＣＳＹＳ内に形成される別のコンパレータである。あるいは、基準のコンパレータは、電気的特性が標準のコンパレータである。標準のコンパレータに形成されるトランジスタの電気的特性（閾値電圧等）は、例えば標準値（Typical）を示す。この場合、標準のコンパレータの閾値の変動量は、コンパレータシステムＣＳＹＳの設計時や製造時に予め求められてもよい。
【００１７】
例えば、所定量の負荷を基準のコンパレータの出力ノードに接続する前と接続した後とで、基準のコンパレータの閾値が１００ｍＶ変化するとき、制御回路ＣＮＴ３は、１００ｍＶの電圧差を有する電圧ＶＰ、ＶＮを入力端子ＶＩＰ、ＶＩＮに出力する。これにより、所定量の負荷の接続により変化する閾値の変動量を、所定の電圧差を有する電圧ＶＰ、ＶＮにより相殺できる。換言すれば、所定量の負荷を出力ノードＯＰａに接続し、所定の電圧差を有する電圧ＶＰ、ＶＮを入力端子ＶＩＰ、ＶＩＮに供給し、コモン電圧ＶＣＭａを変化させて出力信号ＯＵＴａの論理をモニタすることで、コンパレータＣＯＭＰと基準のコンパレータとの閾値のずれを検出できる。
【００１８】
制御回路ＣＮＴ１は、補正期間に、所定量の負荷が出力ノードＯＰａに接続された状態で、出力信号ＯＵＴａの論理が反転するまでコモン電圧ＶＣＭａを徐々に変更する。制御回路ＣＮＴ１は、出力信号ＯＵＴａの論理が反転するときのコモン電圧ＶＣＭａと基準のコモン電圧との差を、コンパレータＣＯＭＰと基準のコンパレータとの閾値のずれとして検出する。換言すれば、出力信号ＯＵＴａの論理が反転するときのコモン電圧ＶＣＭａにより、閾値のずれが相殺され、閾値が基準のコンパレータの閾値と同じ値に補正される。そして、制御回路ＣＮＴ１は、出力信号ＯＵＴａの論理が反転するときのコモン電圧ＶＣＭａを補正期間後の通常動作期間に使用する。
【００１９】
閾値は、コンパレータＣＯＭＰａを形成するトランジスタや抵抗等の素子の電気的特性のばらつきに応じて変動する。素子の電気的特性は、コンパレータシステムＣＳＹＳの製造工程での製造条件のばらつきにより変動する。コンパレータシステムＣＳＹＳが複数のコンパレータＣＯＭＰａを有するときも、コンパレータＣＯＭＰａの閾値は互いにずれる場合がある。
【００２０】
なお、コモン電圧ＶＣＭａを所定の範囲で変化させても出力信号ＯＵＴａの論理が反転しないとき、制御回路ＣＮＴ１は、コンパレータＣＯＭＰａの閾値が基準のコンパレータの閾値に等しいと判断し、基準のコモン電圧ＶＣＭａを通常動作期間に使用する。例えば、基準のコモン電圧ＶＣＭａは、基準のコンパレータの閾値の変動量の評価時に使用したコモン電圧である。
【００２１】
以上、この実施形態では、出力ノードＯＰａに接続される負荷の量に応じて閾値を変更可能なコンパレータシステムＣＳＹＳにおいて、制御回路ＣＮＴ１によりコモン電圧ＶＣＭａの値を調整することで、コンパレータＣＯＭＰａの閾値のずれを基準のコンパレータの閾値に合わせて補正できる。この結果、入力電圧ＶＩＰ、ＶＩＮの差を高い精度で比較できるコンパレータシステムＣＳＹＳを提供できる。
【００２２】
図２は、別の実施形態におけるコンパレータシステムＣＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のコンパレータシステムＣＳＹＳは、コンパレータＣＯＭＰ（ＣＯＭＰａ、ＣＯＭＰｂ）、制御回路ＣＮＴ１、ＣＮＴ２、ＣＮＴ３およびキャパシタＣＰａ、ＣＮａ、ＣＰｂ、ＣＮｂを有している。
【００２３】
コンパレータＣＯＭＰａ、ＣＯＭＰｂは、互いに同じ回路であり、例えば、図１のコンパレータＣＯＭＰａと同じ回路である。コンパレータＣＯＭＰｂの入力ノードＶＩＰｂは、キャパシタＣＰｂを介して入力端子ＶＩＰに接続されている。コンパレータＣＯＭＰｂの入力ノードＶＩＮｂは、キャパシタＣＮｂを介して入力端子ＶＩＮに接続されている。コンパレータＣＯＭＰｂの出力ノードＯＰｂは、出力端子ＯＵＴｂに接続され、入力信号ＶＩＰ、ＶＩＮの電圧差を示す出力信号ＯＵＴｂを出力する。コンパレータＣＯＭＰａ、ＣＯＭＰｂの動作は、図１のコンパレータＣＯＭＰａの動作と同じである。
【００２４】
この実施形態では、コンパレータＣＯＭＰａ、ＣＯＭＰｂの一方の閾値が、閾値の変動量として補正期間の前の検出期間に求められ、コンパレータＣＯＭＰａ、ＣＯＭＰｂの他方の閾値が、検出期間に求められた閾値と同じ値に補正される。以下の説明では、検出期間にコンパレータＣＯＭＰａ（基準のコンパレータ）の閾値の変動量が求められ、補正期間に基準のコンパレータを除くコンパレータＣＯＭＰｂの閾値が補正される例を述べる。
【００２５】
制御回路ＣＮＴ１は、入力ノードＶＩＰｂ、ＶＩＮｂにコモン電圧ＶＣＭｂを設定する機能を、図１の制御回路ＣＮＴ１に追加している。なお、制御回路ＣＮＴ１は、コンパレータシステムＣＳＹＳの外部（例えば、コンパレータシステムＣＳＹＳが搭載されるチップの外部）に配置されてもよい。制御回路ＣＮＴ２は、コンパレータＣＯＭＰｂの出力ノードＯＰｂに接続される負荷の量を設定する機能を、図１の制御回路ＣＮＴ２に追加している。
【００２６】
制御回路ＣＮＴ３は、検出期間に、所定量の負荷がコンパレータＣＯＭＰａの出力ノードＯＰａに接続されている状態で、電圧ＶＰ、ＶＮの電圧差を徐々に変更する。そして、制御回路ＣＮＴ３は、コンパレータＣＯＭＰａの出力信号ＯＵＴａの論理が反転するときの電圧ＶＰ、ＶＮの電圧差を、制御回路ＣＮＴ２により所定量の負荷がコンパレータＣＯＭＰａの出力ノードＯＰａに接続されたときの閾値の変動量として検出する。
【００２７】
制御回路ＣＮＴ３は、補正期間において、検出期間に検出された電圧差を有する電圧ＶＰ、ＶＮを入力端子ＶＩＰ、ＶＩＮにそれぞれ供給する。なお、検出期間および補正期間に、電圧ＶＰ、ＶＮは、通常動作期間に入力信号ＶＩＰ、ＶＩＮを生成する信号生成回路を用いて生成されてもよい。制御回路ＣＮＴ２は、検出期間中にコンパレータＣＯＭＰａの出力ノードＯＰａに接続した所定量の負荷と同量の負荷をコンパレータＣＯＭＰｂの出力ノードＯＰｂに接続する。
【００２８】
そして、制御回路１は、図１の動作と同様に、所定量の負荷が出力ノードＯＰｂに接続された状態で、出力信号ＯＵＴｂの論理が反転するまでコモン電圧ＶＣＭｂを徐々に変更する。制御回路ＣＮＴ１は、出力信号ＯＵＴｂの論理が反転するときのコモン電圧ＶＣＭｂと、検出期間に使用した基準のコモン電圧との差を、コンパレータＣＯＭＰｂと基準のコンパレータＣＯＭＰａとの閾値のずれとして検出する。換言すれば、出力信号ＯＵＴｂの論理が反転するときのコモン電圧ＶＣＭｂにより、コンパレータＣＯＭＰａ、ＣＯＭＰｂの閾値のずれが相殺され、閾値は同じ値に設定される。制御回路ＣＮＴ１は、補正期間後の通常動作期間に、補正期間に求めたコモン電圧ＶＣＭｂをコンパレータＣＯＭＰｂの入力ノードＶＩＰｂ、ＶＩＮｂに設定し、基準のコモン電圧をコモン電圧ＶＣＭａとしてコンパレータＣＯＭＰａの入力ノードＶＩＰａ、ＶＩＮａに使用する。
【００２９】
なお、図１のコンパレータシステムＣＳＹＳと同様に、制御回路ＣＮＴ３は、コンパレータシステムＣＳＹＳのコンパレータＣＯＭＰａ、ＣＯＭＰｂ以外の基準のコンパレータに所定量の負荷が接続されるときの閾値の変動量（予め求められている）に対応する電圧差を有する電圧ＶＰ、ＶＮを生成してもよい。この場合、上述した検出期間は不要であり、補正期間では、コンパレータＣＯＭＰａ、ＣＯＭＰｂの閾値は、基準のコンパレータの閾値に合わせられる。
【００３０】
図２では、コンパレータシステムＣＳＹＳが２つのコンパレータＣＯＭＰ（ＣＯＭＰａ、ＣＯＭＰｂ）を有する例について述べたが、コンパレータシステムＣＳＹＳは、３つ以上のコンパレータＣＯＭＰを有していてもよい。この場合、コンパレータＣＯＭＰの１つが基準のコンパレータとして扱われ、基準のコンパレータを除くコンパレータＣＯＭＰの閾値が基準のコンパレータの閾値に合わせられる。
【００３１】
例えば、３個のコンパレータＣＯＭＰにより２ビットのフラッシュ型アナログデジタルコンバータを形成でき、１５個のコンパレータＣＯＭＰにより４ビットのフラッシュ型アナログデジタルコンバータを形成できる。フラッシュ型アナログデジタルコンバータでは、複数のコンパレータＣＯＭＰの閾値は、制御回路ＣＮＴ２により互いに異なる値に設定され、各コンパレータＣＯＭＰの出力信号の論理に応じて、入力信号ＶＩＰ、ＶＩＮの電圧差を示すデジタル値が生成される。
【００３２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、複数のコンパレータＣＯＭＰａ、ＣＯＭＰｂの出力ノードＯＰａ、ＯＰｂに接続される負荷の量に応じて閾値をそれぞれ変更可能なコンパレータシステムＣＳＹＳにおいて、コンパレータＣＯＭＰａ、ＣＯＭＰｂの閾値を互いに合わせることができる。
【００３３】
図３は、別の実施形態におけるコンパレータシステムＣＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３４】
この実施形態のコンパレータシステムＣＳＹＳは、コンパレータＣＯＭＰ（ＣＯＭＰａ、ＣＯＭＰｂ、ＣＯＭＰｃ）、入力電圧生成回路ＶＩＧＥＮ、コモン電圧生成回路ＶＣＭＧＥＮ、キャパシタＣＰａ、ＣＮａ、ＣＰｂ、ＣＮｂ、ＣＰｃ、ＣＮｃ、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３および制御回路ＣＮＴを有している。コンパレータＣＯＭＰａ、ＣＯＭＰｂ、ＣＯＭＰｃは、互いに同じ回路であり、コンパレータＣＯＭＰａ、ＣＯＭＰｂ、ＣＯＭＰｃの動作は、図１のコンパレータＣＯＭＰａと同じである。
【００３５】
各コンパレータＣＯＭＰは、出力ノードＯＰ（ＯＰａ、ＯＰｂ、ＯＰｃ）、ＯＮ（ＯＮａ、ＯＮｂ、ＯＮｃ）に所定量の負荷を接続する機能を含んでいる。すなわち、各コンパレータＣＯＭＰは、図１および図２に示した制御回路ＣＮＴ２の機能の一部を含んでいる。各コンパレータＣＯＭＰは、所定量の負荷を接続する機能を含んでいる点、クロックＣＬＫに同期して動作する点、および差動の出力ノードＯＰ（ＯＰａ、ＯＰｂ、ＯＰｃ）、ＯＮ（ＯＮａ、ＯＮｂ、ＯＮｃ）を有することを除き、図１に示したコンパレータＣＯＭＰａおよび図２に示したコンパレータＣＯＭＰｂと同様の回路である。
【００３６】
コンパレータＣＯＭＰｃの入力ノードＶＩＰｃは、キャパシタＣＰｃを介して入力端子ＶＩＰに接続されている。コンパレータＣＯＭＰｃの入力ノードＶＩＮｃは、キャパシタＣＮｃを介して入力端子ＶＩＮに接続されている。各コンパレータＣＯＭＰの出力ノードＯＰ、ＯＮは、設定されている閾値に応じて、入力信号ＶＩＰ、ＶＩＮの電圧差を示す相補の出力信号を出力する。
【００３７】
入力電圧生成回路ＶＩＧＥＮは、図２に示した制御回路ＣＮＴ３の機能の一部を含んでいる。入力電圧生成回路ＶＩＧＥＮは、制御回路ＣＮＴのレジスタＲＥＧに設定される制御信号ＶＣＮＴの値に応じて、電圧ＶＰ、ＶＮを生成する。なお、電圧ＶＰ、ＶＮは、入力電圧生成回路ＶＩＧＥＮを形成することなく、通常動作期間に入力信号ＶＩＰ、ＶＩＮを生成する信号生成回路を用いて生成されてもよい。
【００３８】
コモン電圧生成回路ＶＣＭＧＥＮは、入力ノードＶＩＰａ、ＶＩＮａに設定されるコモン電圧ＶＣＭａを制御信号ＣＮＴ１ａの値に応じて生成し、入力ノードＶＩＰｂ、ＶＩＮｂに設定されるコモン電圧ＶＣＭｂを制御信号ＣＮＴ１ｂの値に応じて生成する。また、コモン電圧生成回路ＶＣＭＧＥＮは、入力ノードＶＩＰｃ、ＶＩＮｃに設定されるコモン電圧ＶＣＭｃを制御信号ＣＮＴ１ｃの値に応じて生成する。例えば、コモン電圧生成回路ＶＣＭＧＥＮは、抵抗型デジタルアナログコンバータや容量型デジタルアナログコンバータを用いて形成される。なお、コモン電圧生成回路ＶＣＭＧＥＮは、コンパレータシステムＣＳＹＳの外部（例えば、コンパレータシステムＣＳＹＳが搭載されるチップの外部）に配置されてもよい。
【００３９】
制御回路ＣＮＴは、制御信号ＶＣＮＴ、ＣＮＴ１ａ、ＣＮＴ１ｂ、ＣＮＴ１ｃ、制御信号ＣＰａ（ＣＰａ１−ＣＰａ１６）、ＣＮａ（ＣＮａ１−ＣＮａ１６）、ＣＰｂ（ＣＰｂ１−ＣＰｂ１６）、ＣＮｂ（ＣＮｂ１−ＣＮｂ１６）、ＣＰｃ（ＣＰｃ１−ＣＰｃ１６）、ＣＮｃ（ＣＮｃ１−ＣＮｃ１６）として出力する値を保持するレジスタＲＥＧを有している。制御信号ＣＰａ、ＣＮａは、コンパレータＣＯＭＰａ内に形成される負荷生成回路の動作を制御する。制御信号ＣＰｂ、ＣＮｂは、コンパレータＣＯＭＰｂ内に形成される負荷生成回路の動作を制御する。制御信号ＣＰｃ、ＣＮｃは、コンパレータＣＯＭＰｃ内に形成される負荷生成回路の動作を制御する。また、制御回路ＣＮＴは、スイッチ制御信号ＳＣＮＴ１、ＳＣＮＴ２、ＳＣＮＴ３を出力する機能を有している。
【００４０】
スイッチ回路ＳＷ１は、入力端子ＶＩＰをキャパシタＣＰａ、ＣＰｂ、ＣＰｃの一端であるノードＶＩＰ０ａ、ＶＩＰ０ｂ、ＶＩＰ０ｃにそれぞれ接続するスイッチを有している。また、スイッチ回路ＳＷ１は、入力端子ＶＩＮをキャパシタＣＮａ、ＣＮｂ、ＣＮｃの一端であるノードＶＩＮ０ａ、ＶＩＮ０ｂ、ＶＩＮ０ｃにそれぞれ接続するスイッチとを有している。スイッチ回路ＳＷ１の各スイッチは、例えば、ＣＭＯＳトランスミッションゲートにより形成されており、制御回路ＣＮＴにより生成されるスイッチ制御信号ＳＣＮＴ１によりオンまたはオフされる。
【００４１】
スイッチ回路ＳＷ２は、ノードＶＩＰ０ａ、ＶＩＮ０ａ、ＶＩＰ０ｂ、ＶＩＮ０ｂ、ＶＩＰ０ｃ、ＶＩＮ０ｃを接地線ＶＳＳにそれぞれ接続するスイッチを有している。スイッチ回路ＳＷ２の各スイッチは、例えば、ｎＭＯＳトランジスタにより形成されており、制御回路ＣＮＴにより生成されるスイッチ制御信号ＳＣＮＴ２によりオンまたはオフされる。
【００４２】
スイッチ回路ＳＷ３は、入力ノードＶＩＰａ、ＶＩＮａをコモン電圧線ＶＣＭａに接続するスイッチ、入力ノードＶＩＰｂ、ＶＩＮｂをコモン電圧線ＶＣＭｂに接続するスイッチ、および入力ノードＶＩＰｃ、ＶＩＮｃをコモン電圧線ＶＣＭｃに接続するスイッチを有している。スイッチ回路ＳＷ３の各スイッチは、例えば、ＣＭＯＳトランスミッションゲートにより形成されており、制御回路ＣＮＴにより生成されるスイッチ制御信号ＳＣＮＴ３によりオンまたはオフされる。例えば、制御回路ＣＮＴは、クロックＣＬＫに同期してスイッチ制御信号ＳＣＮＴ１、ＳＣＮＴ２、ＳＣＮＴ３を生成する。
【００４３】
制御回路ＣＮＴ、コモン電圧生成回路ＶＣＭＧＥＮ、スイッチ回路ＳＷ３は、コンパレータＣＯＭＰの一対の入力ノード（ＶＩＰａ、ＶＩＮａ等）にコモン電圧（ＶＣＭａ等）を設定する第１制御回路の一例である。制御回路ＣＮＴ、入力電圧生成回路ＶＩＧＥＮおよびスイッチ回路ＳＷ１は、電圧ＶＰ、ＶＮを入力端子ＶＩＰ、ＶＩＮにそれぞれ供給する第３制御回路の一例である。
【００４４】
図４は、図３に示したコンパレータＣＯＭＰａの例を示している。コンパレータＣＯＭＰｂ、ＣＯＭＰｃは、図４に示す符号中の“ａ”が“ｂ”または“ｃ”に変わることを除き、コンパレータＣＯＭＰａと同じである。
【００４５】
コンパレータＣＯＭＰａは、ｐＭＯＳトランジスタＰ１、Ｐ２、ｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４、スイッチ回路ＳＷ４、ＳＷ５および負荷生成回路ＬＤＧＥＮ−Ｐａ、ＬＤＧＥＮ−Ｎａを有している。ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１、Ｎ３は、電源線ＶＤＤとノードＳＳとの間に直列に接続されている。ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２、Ｎ４は、電源線ＶＤＤとノードＳＳとの間に直列に接続されている。
【００４６】
ｐＭＯＳトランジスタＰ１、Ｐ２およびｎＭＯＳトランジスタＮ１、Ｎ２により、一方の入力が他方の出力に接続されたラッチ回路が形成されている。ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１のドレインおよびｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２のゲートは、出力ノードＯＰａに接続されている。ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２のドレインおよびｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１のゲートは、出力ノードＯＰｂに接続されている。ｎＭＯＳトランジスタＮ３は、ゲートを入力ノードＶＩＰａに接続し、ドレインをノードＤＰを介してｎＭＯＳトランジスタＮ１のソースに接続している。ｎＭＯＳトランジスタＮ４は、ゲートを入力ノードＶＩＮａに接続し、ドレインをノードＤＮを介してｎＭＯＳトランジスタＮ２のソースに接続している。
【００４７】
スイッチ回路ＳＷ４は、クロックＣＬＫのハイレベル期間にオンしてノードＳＳを接地線ＶＳＳに接続し、クロックＣＬＫのロウレベル期間にオフするスイッチを有している。例えば、スイッチ回路ＳＷ４は、クロックＣＬＫをゲートで受けるｎＭＯＳトランジスタにより形成されている。スイッチ回路ＳＷ５は、電源線ＶＤＤと出力ノードＯＰａ、ＯＮａおよびノードＤＰ、ＤＮとをそれぞれ接続するスイッチを有している。例えば、スイッチ回路ＳＷ５の各スイッチは、クロックＣＬＫをゲートで受けるｐＭＯＳトランジスタにより形成されており、クロックＣＬＫのロウレベル期間にオンし、クロックＣＬＫのハイレベル期間にオフする。
【００４８】
負荷生成回路ＬＤＧＥＮ−Ｐａは、出力ノードＯＰａに接続された１６個のキャパシタＣＰと、各キャパシタＣＰと接地線ＶＳＳとの間に配置された１６個のスイッチＳＰ（ＳＰ１、ＳＰ２、...、ＳＰ１６）とを有している。各スイッチＳＰは、例えば、制御信号ＣＰａ（ＣＰａ１、ＣＰａ２、...、ＣＰａ１６）をゲートで受けるｎＭＯＳトランジスタにより形成されている。各スイッチＳＰは、対応する制御信号ＣＰａが論理１のときにオンし、対応する制御信号ＣＰａが論理０のときにオフする。キャパシタＣＰの容量値は、互いに同じに設計されている。負荷生成回路ＬＤＧＥＮ−Ｐａは、論理１に設定される制御信号ＣＰａの数に応じて、出力ノードＯＰａに接続される負荷の量を変更する。
【００４９】
負荷生成回路ＬＤＧＥＮ−Ｎａは、出力ノードＯＮａに接続された１６個のキャパシタＣＮと、各キャパシタＣＮと接地線ＶＳＳとの間に配置された１６個のスイッチＳＮ（ＳＮ１、ＳＮ２、...、ＳＮ１６）とを有している。各スイッチＳＮは、例えば、制御信号ＣＮａ（ＣＮａ１、ＣＮａ２、...、ＣＮａ１６）をゲートで受けるｎＭＯＳトランジスタにより形成されている。各スイッチＳＮは、対応する制御信号ＣＮａが論理１のときにオンし、対応する制御信号ＣＮａが論理０のときにオフする。キャパシタＣＮの容量値は、互いに同じに設計されており、キャパシタＣＰの容量値と同じである。負荷生成回路ＬＤＧＥＮ−Ｎａは、論理１の制御信号ＣＮａの数に応じて、出力ノードＯＮａに接続される負荷の量を変更する。
【００５０】
図３に示した制御回路ＣＮＴおよび図４に示した負荷生成回路ＬＤＧＥＮ−Ｐａ、ＬＤＧＥＮ−Ｎａは、各コンパレータＣＯＭＰの出力ノードに接続される負荷の量を設定する第２制御回路の一例である。なお、負荷生成回路ＬＤＧＥＮ−Ｐａ、ＬＤＧＥＮ−Ｎａは、ノードＤＰ、ＤＮにそれぞれ接続されてもよい。あるいは、負荷生成回路ＬＤＧＥＮ−Ｐａ、ＬＤＧＥＮ−Ｎａは、各コンパレータＣＯＭＰの外部に形成されてもよい。
【００５１】
また、スイッチＳＰの数およびスイッチＳＮの数は、１６個に限定されない。例えば、各キャパシタＣＰ、ＣＮの容量値を半分にしてキャパシタＣＰ、ＣＮの数を２倍にし、スイッチＳＰ、ＳＮの数を２倍にしてもよい。また、負荷生成回路ＬＤＧＥＮ−Ｐａにおいて、各キャパシタＣＰは、スイッチＳＰと接地線ＶＳＳとの間に配置されてもよい。負荷生成回路ＬＤＧＥＮ−Ｎａにおいて、各キャパシタＣＮは、スイッチＳＮと接地線ＶＳＳとの間に配置されてもよい。
【００５２】
さらに、負荷生成回路ＬＤＧＥＮ−Ｐａは、キャパシタＣＰの代わりに電流源を配置し、制御信号ＣＰａの反転論理を各スイッチＳＰ１−ＳＰ１６で受けてもよい。この場合にも、制御信号ＣＰａに応じて出力ノードＯＮａに接続される負荷の量を変更できる。同様に、負荷生成回路ＬＤＧＥＮ−Ｎａは、キャパシタＣＮの代わりに電流源を配置し、制御信号ＣＮａの反転論理を各スイッチＳＮ１−ＳＮ１６で受けてもよい。
【００５３】
図５は、図４に示したコンパレータＣＯＭＰａの動作の例を示している。コンパレータＣＯＭＰｂ、ＣＯＭＰｃの動作は、図５の符号ＯＰａ、ＯＮａを、符号ＯＰｂ、ＯＮｂまたは符号ＯＰｃ、ＯＮｃに置き換えることで表される。コンパレータＣＯＭＰａは、入力電圧ＶＩＰが入力電圧ＶＩＮより高いとき（図５の符号＋の向き）、出力ノードＯＰａに論理０を出力し、出力ノードＯＮａに論理１を出力する。コンパレータＣＯＭＰａは、入力電圧ＶＩＰが入力電圧ＶＩＮより低いとき（図５の符号−の向き）、出力ノードＯＰａに論理１を出力し、出力ノードＯＮａに論理０を出力する。
【００５４】
図６は、図４に示したコンパレータＣＯＭＰａにおいて、出力ノードＯＰａ、ＯＮａに接続される負荷の量と閾値の変動量との関係の例を示している。図６は、コモン電圧ＶＣＭａが６００ｍＶに設定されるときの特性の例を示している。コンパレータＣＯＭＰｂ、ＣＯＭＰｃの特性も図６と同様である。
【００５５】
図６において、“ｆａｓｔ”の電気的特性を示すコンパレータＣＯＭＰａは、“ｔｙｐ”の電気的特性を示すコンパレータＣＯＭＰａより動作電流が多い。“ｓｌｏｗ”の電気的特性を示すコンパレータＣＯＭＰａは、“ｔｙｐ”の電気的特性を示すコンパレータＣＯＭＰａより動作電流が少ない。例えば、“ｆａｓｔ”は、コンパレータＣＯＭＰａ内のｐＭＯＳトランジスタ閾値電圧（絶対値）およびｎＭＯＳトランジスタの閾値電圧が相対的に低いときの特性、あるいは、動作温度が相対的に低いときの特性である。“ｓｌｏｗ”は、コンパレータＣＯＭＰａ内のｐＭＯＳトランジスタ閾値電圧（絶対値）およびｎＭＯＳトランジスタの閾値電圧が相対的に高いときの特性、あるいは、動作温度が相対的に高いときの特性である。
【００５６】
この実施形態では、スイッチＳＰ１−ＳＰ１６の少なくとも１つがオンされるとき、全てのスイッチＳＮ１−ＳＮ１６はオフされる。スイッチＳＮ１−ＳＮ１６の少なくとも１つがオンされるとき、全てのスイッチＳＰ１−ＳＰ１６はオフされる。図６では、スイッチＳＮ１−ＳＮ１６のオンの数を負の値で示している。
【００５７】
オンされるスイッチＳＰ１−ＳＰ１６の数が増え、出力ノードＯＰａに接続される負荷の量が増えると、コンパレータＣＯＭＰａの閾値は増加する。一方、オンされるスイッチＳＮ１−ＳＮ１６の数が増え、出力ノードＯＮａに接続される負荷の量が増えると、コンパレータＣＯＭＰａの閾値は減少し、負の値を示す。
【００５８】
“ｆａｓｔ”の特性では、オンされるスイッチＳＰ、ＳＮの数の変化に伴う閾値の変動量は、“ｔｙｐ”での閾値の変動量に比べて大きい。反対に、“ｓｌｏｗ” の特性では、オンされるスイッチＳＰ、ＳＮの数の変化に伴う閾値の変動量は、“ｔｙｐ”での閾値の変動量に比べて小さい。この実施形態では、例えば、コンパレータＣＯＭＰａ、ＣＯＭＰｂ、ＣＯＭＰｃの動作電流等の電気的特性がばらつき、閾値が互いに異なるときに、コンパレータＣＯＭＰａ、ＣＯＭＰｃの閾値をコンパレータＣＯＭＰｂの閾値に合わせるために、図３に示したコモン電圧ＶＣＭｂ、ＶＣＭｃが調整される。
【００５９】
図７は、図４に示したコンパレータＣＯＭＰａにおいて、コモン電圧ＶＣＭａと閾値の変動量との関係の例を示している。図７では、コモン電圧ＶＣＭａの符号を“Ｖｃｍ”と表記している。コンパレータＣＯＭＰｂ、ＣＯＭＰｃの特性も図７と同様である。
【００６０】
図７中の菱形の記号は、図６と同様に、“ｔｙｐ”の特性を示すコンパレータＣＯＭＰａにおいて、コモン電圧ＶＣＭａが６００ｍＶに設定されるときの特性を示している。菱形以外の記号は、特性が“ｆａｓｔ”のコンパレータＣＯＭＰａにおいて、コモン電圧ＶＣＭａを変えたときの特性を示している。
【００６１】
コンパレータＣＯＭＰａの閾値は、コモン電圧ＶＣＭａを下げることで低くなり、コモン電圧ＶＣＭａを上げることで高くなる。例えば、特性が“ｆａｓｔ”のコンパレータＣＯＭＰａの閾値は、コモン電圧ＶＣＭが基準値（６００ｍＶ）より低い５４５ｍＶに設定されることで、特性が“ｔｙｐ”のコンパレータＣＯＭＰａの閾値に合わせられる。
【００６２】
図８は、図４に示したコンパレータＣＯＭＰａにおいて、コモン電圧ＶＣＭａと閾値の変動量との関係の別の例を示している。図８では、コモン電圧ＶＣＭａの符号を“Ｖｃｍ”と表記している。コンパレータＣＯＭＰｂ、ＣＯＭＰｃの特性も図８と同様である。
【００６３】
図８中の菱形の記号は、図６と同様に、特性が“ｔｙｐ”のコンパレータＣＯＭＰａにおいて、コモン電圧ＶＣＭａが６００ｍＶに設定されるときの特性を示している。菱形以外の記号は、特性が“ｓｌｏｗ”のコンパレータＣＯＭＰａにおいて、コモン電圧ＶＣＭａを変えたときの特性を示している。
【００６４】
図７と同様に、コンパレータＣＯＭＰａの閾値は、コモン電圧ＶＣＭａを下げることで低くなり、コモン電圧ＶＣＭａを上げることで高くなる。例えば、特性が“ｓｌｏｗ”のコンパレータＣＯＭＰａの閾値は、コモン電圧ＶＣＭａが基準値（６００ｍＶ）より高い６６５ｍＶに設定されることで、特性が“ｔｙｐ”のコンパレータＣＯＭＰａの閾値に合わせられる。
【００６５】
図９は、図３に示したコンパレータシステムＣＳＹＳの動作の例を示している。例えば、コンパレータシステムＣＳＹＳは、パワーオン後に、検出期間および補正期間を含む初期化期間を経て通常動作期間に移行する。図９に示すステップＳ１００−Ｓ３００は、説明を分かりやすくするための便宜上の区分けであり、実際には、コンパレータシステムＣＳＹＳの回路により、図９に示す動作が連続的に実施される。なお、初期化期間は、例えば、通常動作期間中に温度が変化したときに実施されてもよく、通常動作期間中に所定の頻度で実施されてもよい。
【００６６】
ステップＳ１００は、検出期間に実施される。ステップＳ１００では、複数のコンパレータＣＯＭＰのうちの１つ（例えば、基準となるコンパレータＣＯＭＰｂ）について、所定量の負荷が出力ノードＯＰｂに接続されたときの閾値の変動量が検出される。ステップＳ１００の具体例は、図１０および図１１に示す。
【００６７】
ステップＳ２００は、補正期間に実施される。ステップＳ２００では、検出期間に使用される基準のコンパレータを除くコンパレータ（例えば、コンパレータＣＯＭＰａ、ＣＯＭＰｃ）の閾値をコンパレータＣＯＭＰｂの閾値に合わせるために、コモン電圧ＶＣＭ（例えば、ＶＣＭａ、ＶＣＭｃ）が求められる。ステップＳ２００の具体例は、図１２から図１４に示す。
【００６８】
ステップＳ３００では、各コンパレータＣＯＭＰａ、ＣＯＭＰｂ、ＣＯＭＰｃの負荷生成回路ＬＤＧＥＮ（ＬＤＧＥＮ−Ｐａ、ＬＤＧＥＮ−Ｎａ等）を用いて、閾値が設定される。例えば、フラッシュ型アナログデジタルコンバータに内蔵されるコンパレータシステムＣＳＹＳでは、コンパレータＣＯＭＰａ、ＣＯＭＰｂ、ＣＯＭＰｃの閾値は、互いに異なる値に設定される。
【００６９】
この後、コンパレータシステムＣＳＹＳは、通常動作期間に移行し、ステップＳ４００において、コンパレータＣＯＭＰａ、ＣＯＭＰｂ、ＣＯＭＰｃを用いて、入力信号ＶＩＰ、ＶＩＮの電圧の比較動作を実施する。
【００７０】
図１０は、図９に示したステップＳ１００の動作の例を示している。なお、図１０では、説明を簡単にするために、図３に示したスイッチ回路ＳＷ１、ＳＷ２、ＳＷ３の動作説明は省略する。スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３の動作は、図１１で説明する。
【００７１】
先ず、ステップＳ１０２において、図３に示した制御回路ＣＮＴは、コモン電圧生成回路ＶＣＭＧＥＮに制御信号ＣＮＴ１ｂを出力し、コンパレータＣＯＭＰｂの入力ノードＶＩＰｂ、ＶＩＮｂに設定するコモン電圧ＶＣＭｂを値Ｖ１に設定する。電圧値Ｖ１は、入力ノードＶＩＰｂ、ＶＩＮｂの電圧差を正しく判定するための基準のコモン電圧（例えば６００ｍＶ）であり、コンパレータＣＯＭＰａ、ＣＯＭＰｂ、ＣＯＭＰｃの電気的特性に応じて予め決められる。
【００７２】
ステップＳ１０４において、制御回路ＣＮＴは、制御信号ＣＰｂ１−ＣＰｂ１６を論理１に設定し、制御信号ＣＮｂ１−ＣＮｂ１６を論理０に設定する。これにより、コンパレータＣＯＭＰｂにおいて、負荷生成回路ＬＤＧＥＮ−Ｐｂの全てのスイッチＣＰ（図４）はオンし、負荷生成回路ＬＤＧＥＮ−Ｎｂの全てのスイッチＣＮ（図４）はオフする。
【００７３】
コンパレータＣＯＭＰｂは、出力ノードＯＰｂに接続可能な最大量の負荷が接続された状態になり、図６に示したように、閾値は正側にシフトする。例えば、コンパレータＣＯＭＰｂの電気的特性が“ｔｙｐ”のとき、閾値の変動量は＋１６０ｍＶである。この状態では、出力ノードＯＰｂは、入力ノードＶＩＰｂ、ＶＩＮｂの電圧差（ＶＩＰｂ−ＶＩＮｂ）が１６０ｍＶ以上のとき論理０になり、電圧差が１６０ｍＶより小さいとき論理１になる。
【００７４】
制御回路ＣＮＴは、入力電圧生成回路ＶＩＧＥＮにより生成される電圧ＶＰ、ＶＮを互いに等しくするために、制御信号ＶＣＮＴを出力する。これにより、入力ノードＶＩＰｂ、ＶＩＮｂの電圧は互いに等しくなり、出力ノードＯＰｂは論理１になる。
【００７５】
次に、ステップＳ１０６において、制御回路ＣＮＴは、電圧ＶＰを１ステップ上げ、電圧ＶＮを１ステップ下げるために、制御信号ＶＣＮＴの値を変化する。例えば、１ステップは５ｍＶである。ステップＳ１０８において、制御回路ＣＮＴは、出力ノードＯＰｂが論理０に変化したか否かを判定する。
【００７６】
制御回路ＣＮＴは、出力ノードＯＰｂが論理１に保持されているとき、電圧ＶＰ、ＶＮの差が、出力ノードＯＰｂに接続された負荷による閾値の変動量に達していないと判断し、ステップＳ１０６に戻る。制御回路ＣＮＴは、出力ノードＯＰｂが論理０に変化したとき、電圧ＶＰ、ＶＮの差ＶＰ−ＶＮが、出力ノードＯＰｂに接続された負荷による閾値の変動量（この例では、１６０ｍＶ）と等しくなったと判断し、ステップＳ１１０に移行する。
【００７７】
ステップＳ１１０では、現在の電圧ＶＰ、ＶＮの値と、オンしているスイッチＣＰの数とが、レジスタＲＥＧに保持される。例えば、電圧ＶＰ、ＶＮの値およびオンしているスイッチＣＰの数は、制御信号ＶＣＮＴの値および制御信号ＣＰｂ１−ＣＰｂ１６の値としてレジスタＲＥＧに保持される。レジスタＲＥＧに保持される電圧ＶＰ、ＶＮの差は、負荷の接続により変化する閾値の変動量を相殺するための値である。なお、レジスタＲＥＧに設定されている値を用いて、オンするスイッチＣＰの数および電圧ＶＰ、ＶＮの値が設定される場合、レジスタＲＥＧは、ステップＳ１０２、Ｓ１０６が実施されるときに、オンするスイッチＣＰの数および電圧ＶＰ、ＶＮの値をそれぞれ保持する。
【００７８】
この実施形態では、閾値の変動量に対応する電圧差ＶＰ−ＶＮは、出力ノードＯＰｂに接続可能な最大量の負荷が接続された状態のコンパレータＣＯＭＰｂにより求められる。図６に示したように、閾値の変動量は、出力ノードに接続される負荷量が大きいほど大きくなる。求める電圧差ＶＰ−ＶＮは、閾値の変動量に追従して大きくなる。このため、出力ノードＯＰｂに最大量の負荷を接続することにより、閾値の変動量と、閾値の変動量に対応する電圧差ＶＰ−ＶＮとの誤差を小さくできる。すなわち、出力ノードＯＰｂに最大量の負荷を接続することにより、閾値の変動量を正確に求めることができる。
【００７９】
なお、ステップＳ１００の動作として、負荷生成回路ＬＤＧＥＮ−Ｎｂの全てのスイッチＣＮをオンし、負荷生成回路ＬＤＧＥＮ−Ｐｂ全てのスイッチＣＰをオフしてもよい。この場合、コンパレータＣＯＭＰｂの閾値は負側にシフトし、電圧ＶＰ、ＶＮが互いに等しいとき、出力ノードＯＰｂは論理０を出力する。そして、出力ノードＯＰｂが論理１に変化するまで、電圧ＶＰが順に下げられ、電圧ＶＮが順に上げられる。制御回路ＣＮＴは、出力ノードＯＰｂが論理１に変化したときに、電圧ＶＰ、ＶＮの差が、出力ノードＯＮｂに接続された負荷による閾値の変動量（この例では、−１６０ｍＶ）と等しくなったと判断する。そして、このときの電圧ＶＰ、ＶＮの値と、オンしているスイッチＣＮの数とがレジスタＲＥＧに保持される。
【００８０】
図１１は、図９に示したステップＳ１００を実行するコンパレータシステムＣＳＹＳの動作波形の例を示している。制御回路ＣＮＴは、クロックＣＬＫのハイレベル期間にスイッチ回路ＳＷ２、ＳＷ３のスイッチをオンするために、スイッチ制御信号ＳＣＮＴ２、ＳＣＮＴ３を論理１に設定する。スイッチ回路ＳＷ２のスイッチのオンにより、図３に示したノードＶＩＰ０ｂ、ＶＩＮ０ｂは、接地電圧ＶＳＳに設定される。スイッチ回路ＳＷ３のスイッチのオンにより、図３に示したキャパシタＣＰｂ、ＣＮｂにコモン電圧ＶＣＭｂが充電され、入力ノードＶＩＰｂ、ＶＩＮｂはコモン電圧ＶＣＭｂに設定される。例えば、コモン電圧ＶＣＭｂの値Ｖ１は、基準値（６００ｍＶ）である。
【００８１】
ステップＳ１００の実行の開始時に、制御回路ＣＮＴは、制御信号ＣＰｂ１−ＣＰｂ１６を論理１に設定し、制御信号ＣＮｂ１−ＣＮｂ１６を論理０に設定する。この例では、入力ノードＶＩＰｂ、ＶＩＮｂの初期電圧が互いに等しいため、出力ノードＯＰｂは論理１に変化する。
【００８２】
制御回路ＣＮＴは、クロックＣＬＫのロウレベル期間にスイッチ回路ＳＷ１のスイッチをオンするために、スイッチ制御信号ＳＣＮＴ１を論理１に設定する。また、制御回路ＣＮＴは、クロックサイクル毎に、電圧ＶＰを順に上げ、電圧ＶＮを順に下げる。そして、各クロックサイクルにおいて、クロックＣＬＫのハイレベル期間に入力ノードＶＩＰｂ、ＶＩＮｂがコモン電圧ＶＣＭｂ（＝Ｖ１）に設定され、クロックＣＬＫのロウレベル期間に電圧ＶＰ、ＶＮの差が、入力ノードＶＩＰｂ、ＶＩＮｂの電圧差として現れる。
【００８３】
この例では、入力ノードＶＩＰｂ、ＶＩＮｂの電圧差が値ＶＴになったとき、出力ノードＯＰｂが論理１から論理０に変化する。電圧差ＶＴは、出力ノードＯＮｂに接続された負荷による閾値の変動量と等しい。制御回路ＣＮＴは、出力ノードＯＰｂが論理０に変化したときの電圧ＶＰ、ＶＮの値を示す制御信号ＶＣＮＴの値と、オンしているスイッチＣＰの数を示す制御信号ＣＰｂ１−ＣＰｂ１６の値とをレジスタＲＥＧに保持する。
【００８４】
図１２は、図９に示したステップＳ２００の動作の例を示している。図１２は、コンパレータＣＯＭＰａの閾値をコンパレータＣＯＭＰｂの閾値に合わせる動作を示している。コンパレータＣＯＭＰｃの閾値をコンパレータＣＯＭＰｂの閾値に合わせる動作は、コンパレータＣＯＭＰｂの閾値に合わせる動作に続いて実施される。コンパレータＣＯＭＰｃの閾値に合わせる動作は、図１２に示す符号中の“ａ”を“ｃ”に変えることにより実現される。スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３の動作は、図１３および図１４で説明する。
【００８５】
以降の説明を簡単にするために、コンパレータＣＯＭＰｂの特性は“ｔｙｐ”であり、コンパレータＣＯＭＰａの特性は、“ｆａｓｔ”であり、コンパレータＣＯＭＰｃの特性は、“ｓｌｏｗ”であるとする。
【００８６】
先ず、ステップＳ２０２において、制御回路ＣＮＴは、レジスタＲＥＧに保持している負荷生成回路ＬＤＧＥＮ−ＰｂのスイッチＣＰのオンの数と同じ数（例えば１６個）を、負荷生成回路ＬＤＧＥＮ−ＰａのスイッチＣＰのオンの数としてレジスタＲＥＧに設定する。また、制御回路ＣＮＴは、電圧ＶＰ、ＶＮを設定するために、レジスタＲＥＧに保持している電圧ＶＰ、ＶＮの値を示す制御信号ＶＣＮＴを出力する。
【００８７】
ステップＳ２０４において、制御回路ＣＮＴは、コモン電圧生成回路ＶＣＭＧＥＮに制御信号ＣＮＴ１ａを出力し、コンパレータＣＯＭＰａの入力ノードＶＩＰａ、ＶＩＮａに設定するコモン電圧ＶＣＭａを基準値Ｖ１（例えば、６００ｍＶ）に設定する。コンパレータＣＯＭＰａにおいて、スイッチＣＰのオンによる閾値の増加量は、増加量に対応する電圧ＶＰ、ＶＮの印加により相殺される。換言すれば、コンパレータＣＯＭＰａは、入力ノードＶＩＰａ、ＶＩＮａの電圧が等しいときと同じ状態になる。
【００８８】
この例では、コンパレータＣＯＭＰａの特性は“ｆａｓｔ”である。このため、スイッチＣＰがオンしているときのコンパレータＣＯＭＰａの閾値の変動量は、図７に正方形の記号で示したように、電気的特性が“ｔｙｐ”のコンパレータＣＯＭＰｂの閾値に比べて高い側にシフトする。コンパレータＣＯＭＰａは、入力ノードＶＩＰａ、ＶＩＮａの電圧が等しいときと同じ状態であるため、ステップＳ２０４の処理後に、閾値が相対的に高いコンパレータＣＯＭＰａの出力ノードＯＰａは、論理１になる。
【００８９】
ステップＳ２０６において、出力ノードＯＰａが論理１のとき、処理はステップＳ２０８に移行し、出力ノードＯＰａが論理０のとき、処理はステップＳ２１２に移行する。ステップＳ２０８において、制御回路ＣＮＴは、コンパレータＣＯＭＰａの閾値をコンパレータＣＯＭＰｂの閾値に近づけるために、制御信号ＣＮＴ１ａの値を変化し、コモン電圧ＶＣＭａを下げる。
【００９０】
ステップＳ２１０において、制御回路ＣＮＴは、出力ノードＯＰａが論理０に変化したか否かを判定する。制御回路ＣＮＴは、出力ノードＯＰａが論理１を維持しているとき、コモン電圧ＶＣＭａの調整による閾値の補正が完了していないと判断し、ステップＳ２０８に戻る。
【００９１】
制御回路ＣＮＴは、出力ノードＯＰａが論理０に変化したとき、コモン電圧ＶＣＭａの調整による閾値の補正が完了し、コンパレータＣＯＭＰａの閾値がコンパレータＣＯＭＰｂの閾値と等しくなったと判断し、ステップＳ２１６に移行する。例えば、図７に示したように、コモン電圧Ｖｃｍ（ＶＣＭａ）が５４５ｍＶになったときに、ステップＳ２１０の判定は“Ｙｅｓ”になる。そして、ステップＳ２１６において、制御回路ＣＮＴは、現在のコモン電圧ＶＣＭａを設定するための制御信号ＣＮＴ１ａの値をレジスタＲＥＧに保持する。
【００９２】
一方、コンパレータＣＯＭＰａの電気的特性が“ｓｌｏｗ”のとき、コンパレータＣＯＭＰａの閾値は、図８に正方形の記号で示したように、電気的特性が“ｔｙｐ”のコンパレータＣＯＭＰｂの閾値に比べて低い側にシフトする。コンパレータＣＯＭＰａは、入力ノードＶＩＰａ、ＶＩＮａの電圧が等しいときと同じ状態であるため、ステップＳ２０４の処理後に、閾値が相対的に低いコンパレータＣＯＭＰａの出力ノードＯＰａは、論理０になり、ステップＳ２１２、Ｓ２１４が実行される。なお、ステップＳ２１４、Ｓ２１６の処理は、電気的特性が“ｓｌｏｗ”のコンパレータＣＯＭＰｃのコモン電圧ＶＣＭｃを設定するための処理も示している。
【００９３】
ステップＳ２１２において、制御回路ＣＮＴは、コンパレータＣＯＭＰａの閾値をコンパレータＣＯＭＰｂの閾値に近づけるために、制御信号ＣＮＴ１ａの値を変化し、コモン電圧ＶＣＭａを上げる。ステップＳ２１４において、制御回路ＣＮＴは、出力ノードＯＰａが論理１に変化したか否かを判定する。制御回路ＣＮＴは、出力ノードＯＰａが論理０を維持しているとき、コモン電圧ＶＣＭａの調整による閾値の補正が完了していないと判断し、ステップＳ２１２に戻る。
【００９４】
制御回路ＣＮＴは、出力ノードＯＰａが論理１に変化したとき、コモン電圧ＶＣＭａの調整による閾値の補正が完了し、コンパレータＣＯＭＰａの閾値がコンパレータＣＯＭＰｂの閾値と等しくなったと判断し、ステップＳ２１６に移行する。例えば、図８に示したように、コモン電圧Ｖｃｍ（ＶＣＭａ）が６６５ｍＶになったときに、ステップＳ２１４の判定は“Ｙｅｓ”になる。
【００９５】
図１３は、図９に示したステップＳ２００を実行するコンパレータシステムＣＳＹＳの動作波形の例を示している。図１３は、電気的特性が“ｆａｓｔ”のコンパレータＣＯＭＰａのコモン電圧ＶＣＭａを設定するための動作波形を示している。すなわち、図１３は、図１２に示したステップＳ２０２−Ｓ２１０、Ｓ２１６の動作を示している。図１１と同じ動作については、詳細な説明は省略する。スイッチ制御信号ＳＣＮＴ１、ＳＣＮＴ２、ＳＣＮＴ３の波形は、図１１と同じである。
【００９６】
先ず、制御回路ＣＮＴは、制御信号ＣＰａ１−ＣＰａ１６を論理１に設定し、制御信号ＣＮａ１−ＣＮａ１６を論理０に設定する。制御回路ＣＮＴは、コンパレータＣＯＭＰａの入力ノードＶＩＰａ、ＶＩＮａに設定するコモン電圧ＶＣＭａを基準値Ｖ１（例えば、６００ｍＶ）に設定するために、制御信号ＣＮＴ１ａを出力する。この例では、入力ノードＶＩＰａ、ＶＩＮａの初期電圧は互いに等しいため、出力ノードＯＰａは論理１に設定される。
【００９７】
次に、制御回路ＣＮＴは、最初のクロックサイクルにおいて、図１０のステップＳ１１０でレジスタＲＥＧに保持した制御信号ＶＣＮＴの値を出力する。入力電圧生成回路ＶＩＧＥＮは、制御信号ＶＣＮＴに応じて電圧ＶＰを上げ、電圧ＶＮを下げ、電圧差ＶＴ（例えば、１６０ｍＶ）を有する電圧ＶＰ、ＶＮを生成する。電圧ＶＰ、ＶＮの電圧差は、スイッチ制御信号ＳＣＮＴ１のハイレベル期間に入力ノードＶＩＰａ、ＶＩＮａに伝達される。コンパレータＣＯＭＰａの特性は、“ｆａｓｔ”のため、最初のクロックサイクルにおいて、出力ノードＯＰａは論理１を維持する。
【００９８】
この後、制御回路ＣＮＴは、出力ノードＯＰａの論理が反転するまで、クロックサイクル毎にコモン電圧ＶＣＭａを順に下げる。例えば、制御回路ＣＮＴは、クロックＣＬＫの立ち上がりエッジに同期して出力ノードＯＰａの論理を判定する。そして、制御回路ＣＮＴは、出力ノードＯＰａが論理０に変化したときのコモン電圧ＶＣＭａの値ＶＳＥＴａを示す制御信号ＣＮＴ１ａの値をレジスタＲＥＧに保持する。保持したコモン電圧ＶＳＥＴａは、図９に示した初期化期間後の通常動作期間に使用される。
【００９９】
図１４は、図９に示したステップＳ２００を実行するコンパレータシステムＣＳＹＳの動作波形の別の例を示している。図１４は、電気的特性が“ｓｌｏｗ”のコンパレータＣＯＭＰｃのコモン電圧ＶＣＭｃを設定するための動作波形を示している。すなわち、図１４は、図１２に示したステップＳ２０２−Ｓ２０６、Ｓ２１２−Ｓ２１６の動作を示している。図１１および図１３と同じ動作については、詳細な説明は省略する。スイッチ制御信号ＳＣＮＴ１、ＳＣＮＴ２、ＳＣＮＴ３の波形は、図１１と同じである。
【０１００】
先ず、制御回路ＣＮＴは、図１２と同様に、制御信号ＣＰｃ１−ＣＰｃ１６を論理１に設定し、制御信号ＣＮｃ１−ＣＮｃ１６を論理０に設定する。制御回路ＣＮＴは、コンパレータＣＯＭＰｃの入力ノードＶＩＰｃ、ＶＩＮｃに設定するコモン電圧ＶＣＭｃを基準値Ｖ１（例えば、６００ｍＶ）に設定するために、制御信号ＣＮＴ１ｃを出力する。この例では、入力ノードＶＩＰｃ、ＶＩＮｃの初期電圧が互いに等しいため、出力ノードＯＰｃは論理１に設定される。
【０１０１】
次に、制御回路ＣＮＴは、図１３と同様に、電圧差ＶＴ（例えば、１６０ｍＶ）を有する電圧ＶＰ、ＶＮを生成するために、最初のクロックサイクルにおいて、図１０のステップＳ１１０でレジスタＲＥＧに保持した制御信号ＶＣＮＴの値を出力する。電圧ＶＰ、ＶＮの電圧差は、スイッチ制御信号ＳＣＮＴ１のハイレベル期間に入力ノードＶＩＰｃ、ＶＩＮｃに伝達される。コンパレータＣＯＭＰｃの電気的特性は、“ｓｌｏｗ”のため、最初のクロックサイクルにおいて、出力ノードＯＰｃは論理０に変化する。
【０１０２】
この後、制御回路ＣＮＴは、出力ノードＯＰｃの論理が反転するまで、クロックサイクル毎にコモン電圧ＶＣＭｃを順に上げる。例えば、制御回路ＣＮＴは、クロックＣＬＫの立ち上がりエッジに同期して出力ノードＯＰｃの論理を判定する。そして、制御回路ＣＮＴは、出力ノードＯＰｃが論理１に変化したときのコモン電圧ＶＣＭｃの値ＶＳＥＴｃを示す制御信号ＣＮＴ１ｃの値をレジスタＲＥＧに保持する。
【０１０３】
図１５は、図３に示したコンパレータシステムＣＳＹＳを応用したアナログデジタルコンバータＡＤＣの例を示している。例えば、アナログデジタルコンバータＡＤＣは、４ビットのフラッシュ型アナログデジタルコンバータであり、コンパレータシステムＣＳＹＳおよびエンコーダＥＮＣを有している。
【０１０４】
例えば、コンパレータシステムＣＳＹＳは、１５個のコンパレータＣＯＭＰ（ＣＯＭＰａ−ＣＯＭＰｏ）を有しており、増加したコンパレータＣＯＭＰに対応する回路および信号線が、図３に比べて増えている。各スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３は、図３と同様に、コンパレータＣＯＭＰａ−ＣＯＭＰｏに対応するスイッチを有している。スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３の他の要素との接続関係は、図３と同様である。
【０１０５】
入力電圧生成回路ＶＩＧＥＮは、レジスタＲＥＧに設定される制御信号ＶＣＮＴの値に応じて、電圧ＶＰ、ＶＮを生成する。コモン電圧生成回路ＶＣＭＧＥＮは、コンパレータＣＯＭＰａ−ＣＯＭＰｏにそれぞれ対応する制御信号ＣＮＴ１ａ−ＣＮＴ１ｏに応じて、１５種類のコモン電圧ＶＣＭａ−ＶＣＭｏを生成する。制御信号ＣＮＴ１ａ−ＣＮＴ１ｏの値は、レジスタＲＥＧに保持される。生成されたコモン電圧ＶＣＭａ、ＶＣＭｂ、ＶＣＭｃ、...、ＶＣＭｏは、スイッチ回路ＳＷ３を介して入力ノードＶＩＰａ／ＶＩＮａ、ＶＩＰｂ／ＶＩＮｂ、ＶＩＰｃ／ＶＩＮｃ、...、ＶＩＰｏ／ＶＩＮｏにそれぞれ伝達される。
【０１０６】
各コンパレータＣＯＭＰａ−ＣＯＭＰｏは、図４と同様に、一対の負荷生成回路ＬＤＧＥＮ−Ｐａ、ＬＤＧＥＮ−Ｎａを有している。各コンパレータＣＯＭＰａ−ＣＯＭＰｏの負荷生成回路ＬＤＧＥＮ−ＰａのスイッチＳＰ１−ＳＰ１６を制御する制御信号（ＣＰａ１−ＣＰａ１６等）の値は、レジスタＲＥＧに保持される。各コンパレータＣＯＭＰａ−ＣＯＭＰｏの負荷生成回路ＬＤＧＥＮ−ＮａのスイッチＳＮ１−ＳＮ１６を制御する制御信号（ＣＮａ１−ＣＮａ１６等）の値は、レジスタＲＥＧに保持される。そして、レジスタＲＥＧに保持されている値に応じてスイッチＳＰ、ＳＮのオン／オフを制御する制御信号（ＣＰａ１−ＣＰａ１６、ＣＮａ１−ＣＮａ１６等）が出力される。
【０１０７】
制御回路ＣＮＴは、図３と同様に、スイッチ回路ＳＷ１、ＳＷ２、ＳＷ３をそれぞれ制御するスイッチ制御信号ＳＣＮＴ１、ＳＣＮＴ２、ＳＣＮＴ３をクロックＣＬＫに同期して生成する。制御回路ＣＮＴは、各コンパレータＣＯＭＰａ−ＣＯＭＰｏの閾値を判定するために、図７に示したステップＳ１００、Ｓ２００の処理中に、各コンパレータＣＯＭＰａ−ＣＯＭＰｏの出力信号ＯＰａ、ＯＰｂ、ＯＰｃ、...、ＯＰｏを受ける。
【０１０８】
図１５に示すコンパレータシステムＣＳＹＳでは、図７に示したステップＳ１００を実施することにより、コンパレータＣＯＭＰａ−ＣＯＭＰｏの１つである基準のコンパレータＣＯＭＰの出力ノードに所定量の負荷を接続したときの閾値の変動量が、電圧ＶＰ、ＶＮの差として求められる。次に、図７に示したＳ２００を基準のコンパレータＣＯＭＰを除くコンパレータＣＯＭＰ毎に実施することにより、各コンパレータＣＯＭＰａ−ＣＯＭＰｏの閾値を互いに等しくするためのコモン電圧ＶＣＭ（基準のコンパレータＣＯＭＰの顧問電圧を除く）が求められる。
【０１０９】
この後、図７に示したステップＳ３００を実施することにより、負荷生成回路ＬＤＧＥＮ−Ｐａ、ＬＤＧＥＮ−Ｎａを用いて、コンパレータＣＯＭＰａ−ＣＯＭＰｏの閾値が所定の値に切り換えられる。そして、通常動作期間中に、ステップＳ２００で求められたコモン電圧ＶＣＭａ−ＶＣＭｏを用いてステップＳ４００が実施される。各コンパレータＣＯＭＰａ−ＣＯＭＰｏは、入力信号ＶＩＰ、ＶＩＮの電圧差に応じて、論理０または論理１の出力信号ＯＰ（ＯＰａ、ＯＰｂ、ＯＰｃ、...、ＯＰｏ）、ＯＮ（ＯＮａ、ＯＮｂ、ＯＮｃ、...、ＯＮｏ）を出力する。
【０１１０】
例えば、エンコーダＥＮＣは、出力ノードＯＮａ、ＯＮｂ、ＯＮｃ、...、ＯＮｏの論理を出力値ＶＯ１５、ＶＯ１４、ＶＯ１３、...、ＶＯ１として受け、入力信号ＶＩＰ、ＶＩＮの電圧差を示すデジタル値Ｄ３−Ｄ０を出力する。
【０１１１】
図１６は、図１５に示したコンパレータＣＯＭＰａ−ＣＯＭＰｏの通常動作時の閾値の設定例を示している。図１６に示した閾値の設定は、図９に示したステップＳ３００により実施される。
【０１１２】
例えば、コンパレータＣＯＭＰａ−ＣＯＭＰｇでは、オンするスイッチＳＰ１−ＳＰ１６（図４）の数が順に減らされ、コンパレータＣＯＭＰｉ−ＣＯＭＰｏでは、オンするスイッチＳＮ１−ＳＮ１６（図４）の数が順に増やされる。コンパレータＣＯＭＰａ−ＣＯＭＰｈでは、全てのスイッチＳＮ１−ＳＮ１６はオフされ、コンパレータＣＯＭＰｈ−ＣＯＭＰｏでは、全てのスイッチＳＰ１−ＳＰ１６はオフされる。
【０１１３】
これにより、図６に示した特性にしたがって、コンパレータＣＯＭＰａ１−ＣＯＭＰｏの閾値は、図１６の下から上に向けて順に高くなる。コンパレータＣＯＭＰａ−ＣＯＭＰｇの閾値は正になり、コンパレータＣＯＭＰｉ−ＣＯＭＰｏの閾値は負になる。なお、図１６では、オンするスイッチＳＰ、ＳＮの数を２個ずつ変化しているが、コンパレータＣＯＭＰｈを中心として、１個ずつ変化させてもよい。このとき、コンパレータＣＯＭＰａ内でオンするスイッチＳＰの数およびコンパレータＣＯＭＰｏ内でオンするスイッチＳＮの数は、それぞれ７個になる。
【０１１４】
図１７は、図１５に示したアナログデジタルコンバータＡＤＣの動作の例を示している。例えば、コンパレータＣＯＭＰａ−ＣＯＭＰｏの閾値は、図１６に示す状態に設定されている。アナログデジタルコンバータＡＤＣは、通常動作期間に差動の入力信号ＶＩＰ、ＶＩＮを受ける。
【０１１５】
入力信号ＶＩＰ、ＶＩＮの電圧差ＶＩＰ−ＶＩＮが大きいほど、コンパレータＣＯＭＰａ１−ＣＯＭＰｏの出力ノードＯＮａ−ＯＮｏから出力される論理１の数は増える。一方、入力信号ＶＩＰ、ＶＩＮの電圧差ＶＩＰ−ＶＩＮが小さいほど、コンパレータＣＯＭＰａ１−ＣＯＭＰｏの出力ノードＯＮａ−ＯＮｏから出力される論理０の数は増える。
【０１１６】
エンコーダＥＮＣは、論理０と論理１を出力する出力ノードＯＮの境界に基づいてデジタル値Ｄ３−Ｄ０を求め、求めた値を出力する。但し、エンコーダＥＮＣは、全ての出力ノードＯＮａ−ＯＮｏが論理０のとき、デジタル値Ｄ３−Ｄ０＝“０”を出力し、全ての出力ノードＯＮａ−ＯＮｏが論理１のとき、デジタル値Ｄ３−Ｄ０＝“１５”を出力する。
【０１１７】
デジタル値Ｄ３−Ｄ０は、電圧差ＶＩＰ−ＶＩＮが小さいほど小さくなり、電圧差ＶＩＰ−ＶＩＮが大きいほど大きくなる。“０”から“７”のデジタル値Ｄ３−Ｄ０は、電圧差ＶＩＰ−ＶＩＮが負のときに出力される。“８”から“１５”のデジタル値Ｄ３−Ｄ０は、電圧差ＶＩＰ−ＶＩＮが正のときに出力される。このようにして、入力信号ＶＩＰ、ＶＩＮの電圧差ＶＩＰ−ＶＩＮは、４ビットのデジタル値Ｄ４−Ｄ０に変換される。
【０１１８】
なお、図１５に示したアナログデジタルコンバータＡＤＣにおいて、入力端子ＶＩＮで基準電圧を受け、入力端子ＶＩＰで基準電圧に対して正および負に変化する信号を受けてもよい。また、図１５に示したコンパレータシステムＣＳＹＳに３１個のコンパレータＣＯＭＰを形成し、通常動作期間に、３１個のコンパレータＣＯＭＰ内のオンするスイッチＳＰ、ＳＮの数を１個ずつ変えることで、入力信号ＶＩＰ、ＶＩＮの電圧差ＶＩＰ−ＶＩＮを５ビットのデジタル値Ｄ４−Ｄ０に変換できる。
【０１１９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、図１２に示したステップＳ２００の処理をコンパレータシステムＣＳＹＳ内に形成されるコンパレータＣＯＭＰａ１−ＣＯＭＰｃ毎に実施することで、コンパレータＣＯＭＰａ１−ＣＯＭＰｃの閾値を互いに合わせることができる。
【０１２０】
コモン電圧生成回路ＶＣＭＧＥＮにより、コンパレータＣＯＭＰ毎にコモン電圧ＶＣＭを生成することで、補正期間に閾値を補正するためのコモン電圧ＶＣＭをコンパレータＣＯＭＰ毎に求めることができ、互いに異なるコモン電圧ＶＣＭを用いてコンパレータＣＯＭＰａ１−ＣＯＭＰｃの閾値を互いに合わせることができる。
【０１２１】
検出期間において、出力ノードＯＰｂに最大量の負荷を接続することにより、閾値の変動量と、閾値の変動量に対応する電圧差ＶＰ−ＶＮとの誤差を小さくでき、閾値の変動量を正確に求めることができる。
【０１２２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
入力信号をそれぞれ受ける一対の入力端子に接続される一対のキャパシタと、
前記キャパシタを介して前記入力信号を受ける一対の入力ノードと、前記入力信号の電圧差を示す出力信号を出力する出力ノードとを有する少なくとも１つのコンパレータと、
前記一対の入力ノードにコモン電圧を設定する第１制御回路と、
前記出力ノードに接続される負荷の量を設定する第２制御回路と、
前記コンパレータの閾値を補正する補正期間に、所定量の負荷が基準のコンパレータの出力ノードに接続されるときの閾値の変動量に対応する電圧差を有する第１電圧および第２電圧を前記一対の入力端子にそれぞれ供給する第３制御回路と
を備え、
前記第１制御回路は、前記補正期間に、前記所定量の負荷が前記出力ノードに接続された状態で、前記出力信号の論理が反転するまで前記コモン電圧を変更し、前記出力信号の論理が反転するときの前記コモン電圧を前記補正期間後の通常動作期間に使用すること
を特徴とするコンパレータシステム。
（付記２）
前記第２制御回路は、前記補正期間の前の検出期間に、前記所定量の負荷を前記コンパレータの１つである前記基準のコンパレータの前記出力ノードに接続し、
前記第３制御回路は、前記検出期間に、前記第１電圧および前記第２電圧の電圧差を変更し、前記出力信号の論理が反転するときの前記第１電圧および前記第２電圧の電圧差を、所定量の負荷が前記基準のコンパレータの出力ノードに接続されているときの閾値の変動量として検出し、前記出力信号の論理が反転するときの前記第１電圧および前記第２電圧を、前記補正期間において前記基準のコンパレータを除くコンパレータに使用すること
を特徴とする付記１記載のコンパレータシステム。
（付記３）
前記第１制御回路は、前記補正期間に、前記基準のコンパレータを除くコンパレータ毎に、前記出力信号の論理が反転するときの前記コモン電圧の値を求め、求めた前記コモン電圧を前記補正期間後の通常動作期間にそれぞれ使用すること
を特徴とする付記２記載のコンパレータシステム。
（付記４）
前記第１制御回路は、前記コンパレータ毎に前記コモン電圧を生成するコモン電圧生成回路を備えていること
を特徴とする付記３記載のコンパレータシステム。
（付記５）
前記所定量の負荷は、前記出力ノードに接続可能な最大量の負荷であること
を特徴とする付記１ないし付記４のいずれか１項に記載のコンパレータシステム。
（付記６）
前記入力端子と前記キャパシタとの間の第１ノードにそれぞれ配置され、前記入力信号を前記入力ノードに供給するときにオンされる第１スイッチと、
前記第１ノードと接地線との間にそれぞれ配置され、前記入力ノードを前記コモン電圧に設定するときにオンされる第２スイッチと、
前記入力ノードと前記第１制御回路との間にそれぞれ配置され、前記入力ノードを前記コモン電圧に設定するときにオンされる第３スイッチと
を備えていることを特徴とする付記１ないし付記５のいずれか１項に記載のコンパレータシステム。
（付記７）
前記第２制御回路は、前記出力ノードに接続される可変容量回路を含むこと
を特徴とする付記１ないし付記６のいずれか１項に記載のコンパレータシステム。
（付記８）
付記１ないし付記７のいずれか１項に記載のコンパレータシステムと、
前記コンパレータシステムからの出力信号の論理に基づいて、前記入力信号の電圧差を示すデジタル値を生成するエンコーダと
を備え、
前記第２制御回路は、通常動作期間中に前記出力ノードにそれぞれ接続する負荷の量を、複数の前記コンパレータで互いに相違させることを特徴とするアナログデジタルコンバータ。
（付記９）
入力信号をそれぞれ受ける一対の入力端子に一対のキャパシタを介してそれぞれ接続される一対の入力ノードと、前記入力信号の電圧差を示す出力信号を出力する出力ノードとを有するコンパレータの閾値調整方法であって、
前記コンパレータの閾値を補正する補正期間に、
前記出力ノードに所定量の負荷を接続し、
前記所定量の負荷が基準のコンパレータの出力ノードに接続されるときの閾値の変動量に対応する電圧差を有する第１電圧および第２電圧を前記一対の入力端子にそれぞれ供給し、
前記所定量の負荷が前記出力ノードに接続された状態で、前記出力信号の論理が反転するまで前記コモン電圧を変更し、
前記出力信号の論理が反転するときの前記コモン電圧を前記補正期間後の通常動作期間に使用すること
を特徴とするコンパレータの閾値補正方法。
（付記１０）
前記補正期間の前の検出期間に、
前記所定量の負荷を前記コンパレータの１つである基準のコンパレータの前記出力ノードに接続し、
前記第１電圧および前記第２電圧の電圧差を変更し、
前記出力信号の論理が反転するときの前記第１電圧および前記第２電圧の電圧差を、所定量の負荷が前記基準のコンパレータの出力ノードに接続されているときの閾値の変動量として検出し、前記出力信号の論理が反転するときの前記第１電圧および前記第２電圧を前記補正期間において前記基準のコンパレータを除くコンパレータに使用すること
を特徴とする付記９記載のコンパレータの閾値補正方法。
（付記１１）
前記補正期間に、前記基準のコンパレータを除くコンパレータ毎に、前記出力信号の論理が反転するときの前記コモン電圧の値を求め、求めた前記コモン電圧を前記補正期間後の通常動作期間にそれぞれ使用すること
を特徴とする付記１０記載のコンパレータの閾値補正方法。
【０１２３】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１２４】
ＣＮＴ、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３‥制御回路；ＣＮａ−ＣＮｏ‥キャパシタ；ＣＯＭＰａ−ＣＯＭＰｏ‥コンパレータ；ＣＰａ−ＣＰｏ‥キャパシタ；ＣＳＹＳ‥コンパレータシステム；ＥＮＣ‥エンコーダ；ＬＤＧＥＮ−Ｐａ、ＬＤＧＥＮ−Ｎａ‥負荷生成回路；ＯＰａ−ＯＰｏ‥出力ノード；ＲＥＧ‥レジスタ；ＳＷ１−ＳＷ５‥スイッチ回路；ＶＣＭａ−ＶＣＭｏ‥コモン電圧；ＶＣＭＧＥＮ‥コモン電圧生成回路；ＶＩＧＥＮ‥入力電圧生成回路；ＶＩＰ、ＶＩＮ‥入力端子；ＶＩＰａ−ＶＩＰｏ、ＶＩＮａ−ＶＩＮｏ‥入力ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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