(57)【特許請求の範囲】
【請求項１】
第１の入力端子または第２の入力端子に入力される入力信号によって生じる電荷を蓄積するための第１のサンプリングキャパシタ、第２のサンプリングキャパシタ、第３のサンプリングキャパシタおよび第４のサンプリングキャパシタと、
前記第１のサンプリングキャパシタの充放電を行う第１のスイッチ群と、
前記第２のサンプリングキャパシタの充放電を行う第２のスイッチ群と、
前記第３のサンプリングキャパシタの充放電を行う第３のスイッチ群と、
前記第４のサンプリングキャパシタの充放電を行う第４のスイッチ群と、
負入力端子および正入力端子を有する全差動オペアンプと、を備え、
前記第１のスイッチ群は、前記第１のサンプリングキャパシタを、第１のタイミングでは前記第１の入力端子と基準電圧源との間に接続し、第２のタイミングでは前記第２の入力端子と前記全差動オペアンプの負入力端子との間に接続し、
前記第２のスイッチ群は、前記第２のサンプリングキャパシタを、前記第１のタイミングでは前記第２の入力端子と前記基準電圧源との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続し、
前記第３のスイッチ群は、前記第３のサンプリングキャパシタを、前記第１のタイミングでは前記第２の入力端子と前記全差動オペアンプの負入力端子との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記基準電圧源との間に接続し、
前記第４のスイッチ群は、前記第４のサンプリングキャパシタを、前記第１のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続し、前記第２のタイミングでは前記第２の入力端子と前記基準電圧源との間に接続し、
前記第１のタイミングおよび前記第２のタイミングは交互に生じることを特徴とすることを特徴とするサンプリング回路。
【請求項２】
請求項１に記載のサンプリング回路と、
前記全差動オペアンプの負入力端子と正出力端子との間に接続される第１の積分キャパシタと、
前記全差動オペアンプの正入力端子と負出力端子との間に接続される第２の積分キャパシタと、
を備えることを特徴とする積分回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプリング回路およびこれを用いた積分回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路にてアナログ信号を扱う場合には、連続時間系のアナログ信号をそのままオペアンプと抵抗とキャパシタで扱う場合と、アナログ信号を所定のサンプリングレートにてサンプリングしてサンプリング時間系で処理する場合とがある。
後者の場合には、入力差動対がＭＯＳトランジスタで構成されている為に入力リーク電流が存在しないＭＯＳオペアンプが開発されてから、このＭＯＳオペアンプとＭＯＳスイッチ及びキャパシタで構成されるいわゆるスイッチトキャパシタ回路が登場し、最近までのアナログ信号処理の中心技術になっている。
【０００３】
このスイッチトキャパシタ回路技術は、単なるスイッチトキャパシタフィルタだけでなく、多段のインテグレータ（積分器）と少数ビットのＡ／Ｄ変換器とを組み合わせ、そのＡ／Ｄ変換の結果を初段へフィードバックする、いわゆるデルタシグマ変調器に適用可能であり、最近のオーディオ帯域で主流となっているオーバーサンプリング・デルタシグマ型Ａ／Ｄコンバータにも使用されている。
【０００４】
このようなスイッチトキャパシタ回路は、当初は信号パスが１系統のみである、いわゆるシングルエンド型で登場してきた。しかし、近年のファインプロセス化の進展による高速デジタル回路との１チップ化とそのノイズ対策の要請とに対して、信号パスを正側と負側の２系統に分けてこれらの差を信号レベルとすることにより、高速デジタルノイズを同相ノイズとしてキャンセルさせることが可能な、いわゆる全差動型スイッチトキャパシタ回路が主流になってきた。
【０００５】
図４に、特許文献１の図１で引用されている一般的な差動サンプリング回路を具備した積分回路の一例を示す。
図４において、サンプリングキャパシタ１１７、１１８、１１９、１２０は全て同じ容量値を有する。ここでは、これらサンプリングキャパシタ１１７〜１２０の容量値を「（１／２）Ｃｓ」と表す。
【０００６】
積分キャパシタ１２１、１２２の容量値は、積分器のカットオフを適切に設定するよう任意の大きさに設定される。ここでは積分キャパシタ１２１、１２２の容量値をＣｉと表す。
スイッチ４０１、４０３、４０６、４０８、４１０、４１２、４１４、４１６は図示しないクロック発生器により供給されるクロック信号Φ１により駆動され、スイッチ４０２、４０４、４０５、４０７、４０９、４１１、４１３、４１５は図示しないクロック発生器により供給されるクロック信号Φ２により駆動される。サンプリングキャパシタ１１７〜１２０は、クロック信号Φ１およびΦ２に応じてスイッチ４０１〜４１６が動作することによって、電圧信号からなる正入力信号Ｖｉｐが入力される正信号入力端子１１または電圧信号からなる負入力信号Ｖｉｎが入力される負信号入力端子１２と、全差動オペアンプ１２３またはアナログコモン電圧Ｖｃｏｍが供給される端子１５との間に接続される。
【０００７】
すなわち、サンプリングキャパシタ１１７および１１８は、クロック信号Φ１がＨレベルである区間に正入力信号Ｖｉｐとアナログコモン電圧Ｖｃｏｍとの電位差「Ｖｉｐ−Ｖｃｏｍ」をサンプリングし、クロック信号Φ２がＨレベルである区間に「Ｖｃｏｍ−Ｖｉｎ」の電圧で積分キャパシタ１２１へ電荷を転送する。
また、サンプリングキャパシタ１１９および１２０は、クロック信号Φ１がＨレベルである区間に電位差「Ｖｉｎ−Ｖｃｏｍ」をサンプリングし、クロック信号Φ２がＨレベルである区間に「Ｖｃｏｍ−Ｖｉｐ」の電圧で積分キャパシタ１２２へ電荷を転送する。
【０００８】
以上のようにサンプリングキャパシタ１１７、スイッチ４０１、４０２、４０９および４１０の接続関係と、サンプリングキャパシタ１１８、スイッチ４０３、４０４、４１１および４１２の接続関係とは等価であり、サンプリング容量（１／２）Ｃｓ×２＝Ｃｓのサンプリング容量一つと置き換えることと等価である。また、サンプリングキャパシタ１１９、スイッチ４０５、４０６、４１３および４１４の接続関係と、サンプリングキャパシタ１２０、スイッチ４０７、４０８、４１５および４１６の接続関係とは等価であり、サンプリング容量（１／２）Ｃｓ×２＝Ｃｓのサンプリング容量一つと置き換えることと等価である。
【０００９】
ここで、図４に示す積分回路のＺ領域における伝達関数は次式（１）および（２）で表される。
Ｖｏｐ（０）−Ｖｏｎ（０）
＝Ｃｓ／Ｃｉ［｛Ｖｉｐ（０）−Ｖｉｎ（−１／２）｝
−｛Ｖｉｎ（０）−Ｖｉｐ（−１／２）｝］      ……（１）
Ｖｏｐ−Ｖｏｎ
＝Ｃｓ／Ｃｉ｛１＋Ｚ（−１／２）｝（Ｖｉｐ−Ｖｉｎ）          ……（２）
式（２）の周波数特性を図示したものが図５である。図５において、横軸は正規化周波数（×πｒａｄ／ｓａｍｐｌｅ）、縦軸はゲイン（ｄＢ）である。図５は、サンプリング周波数ＦＳに対し、２・ＦＳ＝１．０となるように、横軸を規格化している。
【００１０】
（２）式からわかる通り、図４に示すサンプリング方法を用いることにより、サンプリング定理により折り返るＦＳ近傍の信号に対し、１次のＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を形成することができる。
なお、図４に示すサンプリング回路において、各クロック信号Φ１およびΦ２は、例えば図２に示すタイミングチャートに示すタイミングでオン・オフ変化する信号であって、クロック信号Φ１およびΦ２は共にＨレベルとなる期間のない、ノンオーバーラップクロック信号である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−２６１６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来技術に示した差動サンプリング回路を具備した積分回路を用いると、上述のように、サンプリングの周波数特性から１次のＬＰＦが形成される。
しかしながら、サンプリング周波数ＦＳ近傍に大きな妨害波を持つ信号が入力された場合、折り返し定理によるノイズ混入を防止するためには、前記妨害波を抑制するためのアンチエイリアシングフィルタを入力部に挿入する必要があり、回路規模・消費電力の増大が避けて通れない。
【００１３】
本発明は上記に鑑みてなされたものであり、回路規模の増大などを伴うことなく、折り返し定理によるノイズ混入を防止することの可能なサンプリング回路およびこれを具備した積分回路を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の請求項１にかかるサンプリング回路は、第１の入力端子または第２の入力端子に入力される入力信号によって生じる電荷を蓄積するための第１のサンプリングキャパシタ、第２のサンプリングキャパシタ、第３のサンプリングキャパシタおよび第４のサンプリングキャパシタと、前記第１のサンプリングキャパシタの充放電を行う第１のスイッチ群と、前記第２のサンプリングキャパシタの充放電を行う第２のスイッチ群と、前記第３のサンプリングキャパシタの充放電を行う第３のスイッチ群と、前記第４のサンプリングキャパシタの充放電を行う第４のスイッチ群と、負入力端子および正入力端子を有する全差動オペアンプと、を備え、前記第１のスイッチ群（スイッチ１０１、１０２、１０９および１１０）は、前記第１のサンプリングキャパシタ（サンプリングキャパシタ１１７）を、第１のタイミングでは前記第１の入力端子と基準電圧源との間に接続し、第２のタイミングでは前記第２の入力端子と前記全差動オペアンプの負入力端子との間に接続し、前記第２のスイッチ群（スイッチ１０５、１０６、１１３および１１４）は、前記第２のサンプリングキャパシタ（サンプリングキャパシタ１１９）を、前記第１のタイミングでは前記第２の入力端子と前記基準電圧源との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続し、前記第３のスイッチ群（スイッチ１０３、１０４、１１１および１１２）は、前記第３のサンプリングキャパシタ（サンプリングキャパシタ１１８）を、前記第１のタイミングでは前記第２の入力端子と前記全差動オペアンプの負入力端子との間に接続し、前記第２のタイミングでは前記第１の入力端子と前記基準電圧源との間に接続し、前記第４のスイッチ群（スイッチ１０７、１０８、１１５および１１６）は、前記第４のサンプリングキャパシタ（サンプリングキャパシタ１２０）を、前記第１のタイミングでは前記第１の入力端子と前記全差動オペアンプの正入力端子との間に接続し、前記第２のタイミングでは前記第２の入力端子と前記基準電圧源との間に接続し、前記第１のタイミングおよび前記第２のタイミングは交互に生じることを特徴としている。
【００１５】
また、本発明の請求項２にかかる積分回路は、請求項１に記載のサンプリング回路と、前記全差動オペアンプの負入力端子と正出力端子との間に接続される第１の積分キャパシタと、前記全差動オペアンプの正入力端子と負出力端子との間に接続される第２の積分キャパシタと、を備えることを特徴としている。
【発明の効果】
【００１６】
本発明によれば、正負の入力信号が入力される第１および第２の入力端子と、全差動オペアンプの正入力端子、負入力端子または基準電圧源との間に、第１〜第４のサンプリングキャパシタを接続する際の接続パターンを調整し、サンプリング周波数近傍の入力信号に対して２次のＬＰＦ特性を有するサンプリング回路を構成した。そのため、サンプリング回路により、折り返し定理によるノイズの混入の防止を図ることができる。したがって、このようなサンプリング回路を備えた積分回路を構成することによって、回路規模や消費電力の増大を抑制しつつ、折り返し定理によるノイズの混入を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明によるサンプリング回路を積分回路に適用した場合の一例を示す回路図である。
【図２】クロック信号Φ１およびΦ２のタイミングチャートの一例である。
【図３】図１に示すサンプリング回路の周波数特性を表す特性図である。
【図４】従来のサンプリング回路を具備した積分回路の一例である。
【図５】図４に示す従来のサンプリング回路の周波数特性を表す特性図である。
【発明を実施するための形態】
【００１８】
以下、本発明のサンプリング回路の一例を、図面を参照して説明する。
図１は、本発明のサンプリング回路２を具備した積分回路１の一例を示したものである。
図１に示す積分回路１は、差動サンプリング方式を用いた全差動型の積分回路である。
本発明による全差動型の積分回路１は、図１に示すように、サンプリングキャパシタ１１７、１１８、１１９および１２０と、これらサンプリングキャパシタ１１７〜１２０の充放電を行うためのスイッチ１０１〜１０８と、１０９〜１１６と、積分キャパシタ１２１および１２２を含む全差動オペアンプ１２３と、を備える。サンプリングキャパシタ１１７〜１２０、スイッチ１０１〜１１６および全差動オペアンプがサンプリング回路２を構成している。
【００１９】
なお、図１において、１１は、電圧信号からなる正入力信号Ｖｉｐが入力される正信号入力端子、１２は、電圧信号からなる負入力信号Ｖｉｎが入力される負信号入力端子、１３は、電圧信号からなる正出力信号Ｖｏｐが出力される正信号出力端子、１４は、電圧信号からなる負出力信号Ｖｏｎが出力される負信号出力端子である。
つまり、このサンプリング回路２は、正信号入力端子１１に入力される正入力信号Ｖｉｐと負信号入力端子１２に入力される負入力信号Ｖｉｎとの差である全差動入力信号をサンプリングし、サンプリング回路２で所定のサンプリング動作を実施して、正信号出力端子１３から正出力信号Ｖｏｐ、負信号出力端子１４から負出力信号Ｖｏｎをそれぞれ出力し、これら正負の出力信号ＶｏｐおよびＶｏｎの差を全差動出力信号として出力する。
【００２０】
全差動オペアンプ１２３は、負入力端子１２３ｉｎおよび正入力端子１２３ｉｐと、正出力端子１２３ｏｐおよび負出力端子１２３ｏｎとを備える。
積分キャパシタ１２１は、負入力端子１２３ｉｎと正出力端子１２３ｏｐとの間に接続され、積分キャパシタ１２２は、正入力端子１２３ｉｐと負出力端子１２３ｏｎとの間に接続される。
【００２１】
スイッチ１０１、１０２、１０９および１１０は、サンプリングキャパシタ１１７の充放電を行うスイッチであって、サンプリングキャパシタ１１７の一端は、スイッチ１０１を介して正信号入力端子１１に接続されるとともに、スイッチ１０２を介して負信号入力端子１２に接続される。サンプリングキャパシタ１１７の他端は、スイッチ１０９を介して全差動オペアンプ１２３の負入力端子１２３ｉｎおよび積分キャパシタ１２１の一端に接続されるとともに、スイッチ１１０を介してアナログコモン電圧Ｖｃｏｍが印加される端子１５に接続される。
【００２２】
スイッチ１０３、１０４、１１１および１１２は、サンプリングキャパシタ１１８の充放電を行うスイッチであって、サンプリングキャパシタ１１８の一端は、スイッチ１０３を介して正信号入力端子１１に接続されるとともに、スイッチ１０４を介して負信号入力端子１２に接続される。サンプリングキャパシタ１１８の他端は、スイッチ１１１を介して全差動オペアンプ１２３の負入力端子１２３ｉｎおよび積分キャパシタ１２１の一端に接続されるとともに、スイッチ１１２を介して端子１５に接続される。
【００２３】
スイッチ１０５、１０６、１１３および１１４は、サンプリングキャパシタ１１９の充放電を行うスイッチであって、サンプリングキャパシタ１１９の一端は、スイッチ１０５を介して正信号入力端子１１に接続されるとともに、スイッチ１０６を介して負信号入力端子１２に接続される。サンプリングキャパシタ１１９の他端は、スイッチ１１３を介して全差動オペアンプ１２３の正入力端子１２３ｉｐおよび積分キャパシタ１２２の一端に接続されるとともに、スイッチ１１４を介して端子１５に接続される。
【００２４】
スイッチ１０７、１０８、１１５および１１６は、サンプリングキャパシタ１２０の充放電を行うスイッチであって、サンプリングキャパシタ１２０の一端は、スイッチ１０７を介して正信号入力端子１１に接続されるとともに、スイッチ１０８を介して負信号入力端子１２に接続される。サンプリングキャパシタ１２０の他端は、スイッチ１１５を介して全差動オペアンプ１２３の正入力端子１２３ｉｐおよび積分キャパシタ１２２の一端に接続されるとともに、スイッチ１１６を介して端子１５に接続される。
【００２５】
そして、積分キャパシタ１２１の他端と全差動オペアンプ１２３の出力端子１２３ｏｐとが正信号出力端子１３に接続される。同様に、積分キャパシタ１２２の他端と全差動オペアンプ１２３の出力端子１２３ｏｎとが負信号出力端子１４に接続される。
このような構成のサンプリング回路２において、サンプリングキャパシタ１１７〜１２０は容量値が同一であって、ここでは、容量値を（１／２）Ｃｓと表す。積分キャパシタ１２１および１２２は同一の容量値を有し、積分回路１のカットオフを適切に設定するよう任意の大きさに設定される。ここでは、積分キャパシタ１２１および１２２の容量値をＣｉと表す。
【００２６】
スイッチ１０１、１０４、１０６、１０７、１１０、１１１、１１４および１１５は図示しないクロック発生器により供給されるクロック信号Φ１により駆動される。また、スイッチ１０２、１０３、１０５、１０８、１０９、１１２、１１３、１１６は図示しないクロック発生器により供給されるクロック信号Φ２により駆動される。
図２は、スイッチ１０１〜１１６に供給されるクロック信号Φ１およびΦ２のタイミングチャートを示す。図２からわかるようにクロック信号Φ１およびΦ２は交互にＨレベルとなる信号であって、Ｈレベルとなる期間が同一であり且つ共にＨレベルとなる期間のない、ノンオーバーラップクロック信号である。
【００２７】
なお、図２において、（ａ）はクロック信号Φ１、（ｂ）はクロック信号Φ２のタイミングを表す。
サンプリングキャパシタ１１７は、クロック信号Φ１がＨレベルである区間に「Ｖｉｐ−Ｖｃｏｍ」の電位差をサンプリングし、クロック信号Φ２がＨレベルである区間に「Ｖｃｏｍ−Ｖｉｎ」の電圧で積分キャパシタ１２１へ電荷を転送する。サンプリングキャパシタ１１８は、クロック信号Φ２がＨレベルである区間に「Ｖｉｐ−Ｖｃｏｍ」の電位差をサンプリングし、クロック信号Φ１がＨレベルである区間に「Ｖｃｏｍ−Ｖｉｎ」の電圧で積分キャパシタ１２１へ電荷を転送する。
【００２８】
また、サンプリングキャパシタ１１９は、クロック信号Φ１がＨレベルである区間に「Ｖｉｎ−Ｖｃｏｍ」の電位差をサンプリングし、クロック信号Φ２がＨレベルである区間に「Ｖｃｏｍ−Ｖｉｐ」の電圧で積分キャパシタ１２２へ電荷を転送する。
サンプリングキャパシタ１２０は、クロック信号Φ２がＨレベルである区間に「Ｖｉｎ−Ｖｃｏｍ」の電位差をサンプリングし、クロック信号Φ１がＨレベルである区間に「Ｖｃｏｍ−Ｖｉｐ」の電圧で積分キャパシタ１２２へ電荷を転送する。
【００２９】
ここで、図１に示す積分回路１のＺ領域における伝達関数を次式（３）および（４）に示す。
Ｖｏｐ（０）−Ｖｏｎ（０）
＝Ｃｓ／２Ｃｉ［｛Ｖｉｐ（０）＋２Ｖｉｐ（−１／２）−Ｖｉｐ（−１）｝
−｛Ｖｉｎ（０）＋２Ｖｉｎ（−１／２）−Ｖｉｎ（−１）｝］……（３）
Ｖｏｐ−Ｖｏｎ
＝Ｃｓ／２Ｃｉ（１＋２Ｚ−１／２＋１Ｚ−１）（Ｖｉｐ−Ｖｉｎ）
＝Ｃｓ／２Ｃｉ（１＋Ｚ−１／２）２（Ｖｉｐ−Ｖｉｎ）          ……（４）
（４）式で表される伝達関数の周波数特性を図示したものが図３である。図３において、横軸は正規化周波数（×πｒａｄ／ｓａｍｐｌｅ）、縦軸はゲイン（ｄＢ）である。図３は、サンプリング周波数ＦＳに対し、２・ＦＳ＝１．０となるように、横軸を規格化している。
【００３０】
（４）式からわかる通り、図４に示すサンプリング方法を用いることにより、サンプリング定理により折り返るサンプリング周波数ＦＳ近傍の信号に対し、２次のＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）を形成できることがわかる。つまり、図４に示すように、サンプリング周波数ＦＳ近傍における減衰効果を向上させることができる。
以上説明したように、図１に示すサンプリング回路２を用いることにより、サンプリング時には、従来の１次のＬＰＦに対し、２次のＬＰＦを形成させることができる。このため、サンプリング周波数ＦＳ近傍に大きな妨害波を持つ信号が入力された場合、折り返し定理によるノイズ混入を防止するためには、前記妨害波を抑制するためにアンチエイリアシングフィルタを入力部に挿入する必要があるが、上述のように、サンプリング回路２を用いることにより、サンプリング周波数ＦＳ近傍における減衰効果を向上させることができるため、アンチエイリアシングフィルタに対して要求される妨害波減衰のための性能を緩和することができる。
【００３１】
したがって、アンチエイリアシングフィルタの、回路規模や消費電力を大きく削減することができ、結果的に、サンプリング回路２全体、さらには、積分回路１全体の回路規模や消費電力を削減することができる。
また、サンプリング回路２において、サンプリングキャパシタ１１７〜１２０によるサンプリングタイミングを変更することにより、２次のＬＰＦを構成することができる。そのため、サンプリング回路２の用途に応じてサンプリングタイミングを変更することにより、１次のＬＰＦと２次のＬＰＦとを形成することができる。
【００３２】
なお、上記実施形態において、正信号入力端子１１が第１の入力端子に対応し、負信号入力端子１２が第２の入力端子に対応し、サンプリングキャパシタ１１７が第１のサンプリングキャパシタに対応し、サンプリングキャパシタ１１９が第２のサンプリングキャパシタに対応し、サンプリングキャパシタ１１８が第３のサンプリングキャパシタに対応し、サンプリングキャパシタ１２０が第４のサンプリングキャパシタに対応している。
【００３３】
また、スイッチ１０１、１０２、１０９および１１０が第１のスイッチ群に対応し、スイッチ１０５、１０６、１１３および１１４が第２のスイッチ群に対応し、スイッチ１０３、１０４、１１１および１１２が第３のスイッチ群に対応し、スイッチ１０７、１０８、１１５および１１６が第４のスイッチ群に対応している。
また、クロック信号Φ１がＨレベルになるタイミングが第１のタイミングに対応し、クロック信号Φ２がＨレベルになるタイミングが第２のタイミングに対応し、アナログコモン電圧Ｖｃｏｍが供給される端子１５が基準電圧源に対応し、積分キャパシタ１２１が第１の積分キャパシタに対応し、積分キャパシタ１２２が第２の積分キャパシタに対応している。
【符号の説明】
【００３４】
１１、１２  入力端子
１３、１４  出力端子
１０１〜１１６  スイッチ
１１７〜１２０  サンプリングキャパシタ
１２１、１２２  積分キャパシタ
１２３  全差動オペアンプ
【図１】
0005655033.tif 000002
【図２】
0005655033.tif 000003
【図３】
0005655033.tif 000004
【図４】
0005655033.tif 000005
【図５】
0005655033.tif 000006