(57)【特許請求の範囲】
【請求項１】
シリコン基板内のビア内に高純度の銅を電着し、スルーシリコンビア（ＴＳＶ）を形成するプロセスであって、
１．５ミクロン〜３０ミクロンの範囲の内部幅寸法、５ミクロン〜４５０ミクロンの深さ、及び少なくとも３：１の深さ：幅アスペクト比を有する内面を備える、少なくとも１つのビアを含むシリコン基板を設けるステップ、
オプションで、前記ビアの前記内面上に誘電体層を形成するステップ、
前記ビアの前記内面上に、又は前記誘電体層が存在するときには前記誘電体層上に、銅が前記シリコン基板内に拡散することを阻止する障壁層を形成するステップ、
前記障壁層上に、後続の銅の電解析出のための十分なコンダクタンスを得るように、前記ビアの前記内面に十分な厚さ及びカバレッジの基礎金属層を形成するステップ、
不溶性の寸法的に安定な陽極及び銅金属の材料源を備え、前記基礎金属層が陰極として接続される電解銅めっきシステムにおいて、酸、銅イオンの発生源、第一鉄イオン及び／又は第二鉄イオンの発生源、及び析出した銅の物理−機械的特性を制御するための少なくとも１つの添加剤を含む電解槽内に、前記シリコン基板を浸漬するステップ、及び
前記不溶性の寸法的に安定な陽極と前記基礎金属層との間を、高純度の銅を電着してＴＳＶを形成するのに十分な時間の間電流が流れるように、前記陽極と前記基礎金属層との間に電圧を印加するステップを含み、
前記電圧が、パルス電流又はパルス電圧で印加され、
前記電圧が、順方向電流パルス及び逆方向電流パルスを含む両極性パルスの形で印加され、
前記逆方向電流パルスの持続時間が、１ミリ秒〜２０ミリ秒に調整され、
前記順方向電流パルスの持続時間が、１０ミリ秒〜２００ミリ秒に調整され、
加工物表面における前記順方向電流パルスのピーク電流密度が、最大１５Ａ／ｄｍ２までに調整され、
加工物表面における前記逆方向電流パルスのピーク電流密度が、最大６０Ａ／ｄｍ２までに調整され、
順方向電流パルスが、逆方向電流パルスに対して１８０°だけシフトされ、かつ
前記銅金属の材料源からの銅イオンを溶解することによって電着されることになる付加的な銅イオンを提供するために、前記槽内でＦｅ２＋／Ｆｅ３＋レドックス系が確立される、シリコン基板内のビア内に高純度の銅を電着し、スルーシリコンビアを形成するプロセス。
【請求項２】
前記電圧を印加するステップが、前記高純度の銅を電着し、前記ビアを完全に充填するのに有効である、請求項１に記載のプロセス。
【請求項３】
前記電圧を印加するステップが、前記高純度の銅を電着し、前記ビアの内側を、ＴＳＶとしての役割を果たすことができるのに十分な厚みで覆う銅を形成するのに有効である、請求項１に記載のプロセス。
【請求項４】
前記析出した高純度の銅が、内部応力がないか、又は後続の加熱時において結果として前記シリコン基板の撓みを生じないレベルの内部応力を含む、請求項１〜３のいずれか一項に記載のプロセス。
【請求項５】
前記析出した銅が、実質的に空隙がなく、かつ銅以外の含有物を含まない、請求項１〜４のいずれか一項に記載のプロセス。
【請求項６】
前記基礎金属層が、無電解めっき法、物理気相堆積法、化学気相成長法、又はプラズマ化学気相成長法のうちの１つ又は複数によって前記障壁層上に形成される、請求項１〜５のいずれか一項に記載のプロセス。
【請求項７】
前記基礎金属層が、０．０２ミクロン〜０．５ミクロンの範囲内の厚みを有する、請求項１〜６のいずれか一項に記載のプロセス。
【請求項８】
前記電解槽において、
前記酸が、５０ｇ／ｌ〜３５０ｇ／ｌの範囲内の濃度の硫酸であり、
前記銅イオンの発生源が、２０ｇ／ｌ〜２５０ｇ／ｌの範囲内の濃度の硫酸銅五水和物であり、
前記第一鉄イオン及び／又は前記第二鉄イオンの発生源が、１ｇ／ｌ〜１２０ｇ／ｌの範囲内の濃度の硫酸第一鉄七水和物及び／又は硫酸第二鉄九水和物であり、
前記少なくとも１つの添加物が、酸素含有高分子化合物、有機硫黄化合物、チオ尿素化合物及び高分子フェナゾニウム化合物のうちの１つ又は複数を含む、請求項１〜７のいずれか一項に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高純度の銅から導体構造を電解により形成するプロセスに関し、より具体的には、ＭＥＭＳ又は半導体デバイスのようなデバイスを製造するときに、スルーシリコンビア（ＴＳＶ）内に、高純度の銅から導体構造を電解により形成することに関する。そのようなＴＳＶは、たとえば、スタック配置又は３Ｄ配置の集積回路において有用であり、そのような配置において、ＴＳＶはデバイスの個々の層間の電気的接続を提供し、ＴＳＶは相対的に大きな直径、相対的に大きな深さ及び高いアスペクト比を有する。
【０００２】
より良好な性能及びより多くの機能を提供する、より安価で、小型、軽量の電子製品を製作するという要求が絶えず高まっている。単一のチップ上の電子デバイスの数は依然として急速に増えつつあり、これらの要求に対応するための２Ｄレイアウトの能力は、限界を超えつつある。業界ロードマップによれば、集積回路（ＩＤ）チップサイズは、２０１０年までに約３０ｎｍになるであろう。そのような小さなチップが１億個よりも多くのトランジスタを担持しなければならず、次の段階のパッケージングの場合に１００，０００よりも多くのＩ／Ｏを必要とするであろう。結果として、チップ設計者及びＭＥＭＳ設計者は３次元（３−Ｄ）スタッキングと呼ばれてきた多層相互接続に取り組んでいる。３−Ｄウェハースタッキングは、ウェハーレベルのパッケージング技法を表しており、ロジック、メモリ、センサー、Ａ／Ｄコンバーター等の特定の構成要素が別々のウェハープラットフォーム上に製作され、その後、３−Ｄスタックの要素間の電気的相互接続を提供するスルーシリコンビア（ＴＳＶ）を用いて、単一のウェハースケールパッケージに統合される。これらのデバイスは垂直軸において相互接続されるので、構成要素間の電気信号経路が短くなり、結果として寄生損失が小さくなり、消費電力が小さくなり、システム性能が良好になる。電着及び他の技法によってＴＳＶを製作することが報告されている。インターコネクト材料として、金、ポリシリコン及び錫−鉛（Ｓｎ−Ｐｂ）はんだのようないくつかの導電性材料が用いられてきたが、その高い導電率及びエレクトロマイグレーション抵抗に起因して、銅が最も良好であり、最も好ましい選択肢である。深いスルーホール、たとえば、ＴＳＶ内に金属を析出させるために、電気めっきが最も広く用いられるプロセスである。
【０００３】
ＴＳＶは、ＭＥＭＳ及び半導体デバイスのようなデバイスにおいてスタック配置又は３Ｄ配置内の個々の層間に電気的接続を形成するために用いられてきたが、少なくとも１つには、高純度の銅をＴＳＶ内の非常に大きく、高いアスペクト比のビア内に電気めっきすることが難しいことに起因して、種々の欠陥が生じるという難点がある。たとえば、通常のＴＳＶは（より大きな直径のＴＳＶが用いられる場合もあるが）約１．５ミクロン〜約１０ミクロンの範囲内の内径と、約５ミクロン〜約４５０ミクロンの範囲内の深さ、又はさらに大きな深さとを有する（応用例によるが、ウェハー厚は５〜２５ミクロン、又は１００ミクロンが一般的である）。将来の内径は、たとえば、約１ミクロンになると予想される。通常のＴＳＶのアスペクト比（深さ／幅）は約３：１以上にすることができ、現在は、アスペクト比は約５：１とすること、又は約１０：１とすることができ、さらにアスペクト比は５０：１程度に大きくすることもでき、将来のアスペクト比は、一般的に約１０：１〜約２０：１になると予想される。高純度の銅をそのような高いアスペクト比のＴＳＶの中に電着しようとする試みは一部では成功しているものの、（ａ）銅析出物内の内部応力があり、結果として後続の加熱時にウェハーの撓み又は変形が生じる可能性があること、（ｂ）不均一な析出物（すなわち、結晶粒界、結晶構造欠陥等）、（ｃ）電着された銅の内部にガス（空隙）及び／又は電気めっき槽液が含まれ、結果としてウェハーの撓み、さらには蒸気の爆発的放出が生じる可能性があること、並びに（ｄ）ＴＳＶスルーホールの入口及び出口において余分な金属が析出することから生じる問題を抱えている。
【０００４】
これらの問題のうち、内部応力問題（ａ）が最も厄介である可能性がある。その理由は、内部応力がある結果として、ＴＳＶが形成されたシリコン基板の撓み及び変形が生じ、これにより、３Ｄ配置全体の障害を引き起こす可能性があるからである。この障害は、デバイス全体が製作された後になるまで生じない場合があるので、結果として、障害したシリコン基板を失うだけでなく、障害時にその基板が組み込まれていたデバイス全体を失うことになる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
その種々の実施の形態において、本発明は既知のプロセスの不都合な点を回避し、より詳細には、電着によって高純度の銅をＴＳＶに最大限に充填すると同時に、応力を最小限に抑え、含有物及び空隙のような欠陥、及び従来技術のＴＳＶにおいて見られていた他の欠陥を回避する。
【課題を解決するための手段】
【０００６】
本発明は、たとえば、半導体デバイスにおいて用いられるシリコンウェハーのようなシリコン基板内に形成されるスルーシリコンビア（ＴＳＶ）内に、高純度の銅から導体構造を電解形成するプロセスに関する。本発明の一実施の形態によるプロセスは、以下のように要約することができる。
【０００７】
シリコン基板内のビア内に高純度の銅を電着し、スルーシリコンビア（ＴＳＶ）を形成するプロセスであって、
約１．５ミクロン〜約３０ミクロンの範囲の内部幅寸法と、約５ミクロン〜約４５０ミクロンの深さと、少なくとも３：１の深さ：幅アスペクト比とを有する内面を備える、少なくとも１つのビアを含むシリコン基板を配設するステップ、
オプションで、前記ビアの前記内面上に誘電体層を形成するステップ、
銅が前記シリコン基板内に拡散するのを阻止し、又はこの阻止機能を提供する材料で形成されるか又は該材料を含む障壁層を、前記誘電体層上に形成する、又は該誘電体層が存在しない場合には、前記ビアの前記内面上に形成するステップ、
後続の銅の電解析出に十分なコンダクタンスを得るために、前記障壁層上に、前記ビアの前記内面の十分な厚さ及びカバレッジの基礎金属層を形成するステップ、
不溶性の寸法安定性陽極と銅金属の材料源とを備え、前記基礎金属層は陰極として接続される電解銅めっきシステム内の電解槽内に前記シリコン基板を浸漬するステップ、及び
高純度の銅を電着してＴＳＶを形成するのに十分な時間の間、電流が前記不溶性の寸法安定な陽極と前記基礎金属層との間を流れるように、前記陽極と前記基礎金属層との間に電圧を印加するステップを含み、
該電解槽が、酸、銅イオンの発生源、第一鉄イオン及び／又は第二鉄イオンの発生源、及び析出した銅の物理−機械的特性を制御するための少なくとも１つの添加剤とを含み
前記銅金属の発生源からの銅イオンを溶解することによって電着されることになる付加的な銅イオンを与えるために、前記槽内でＦｅ２＋／Ｆｅ３＋レドックス系が、確立されることを特徴とする。
【０００８】
一実施形態では、前記電圧を印加することは、前記高純度の銅を電着し、前記ビアを完全に充填して、完成したデバイスにおいてその機能を妨げる空隙及び欠陥をなくすのに有効である。別の実施形態では、前記電圧を印加することは、前記高純度の銅を電着し、前記ビアの内側を、ＴＳＶとしての役割を果たすことができるだけの十分な厚みで覆う銅を形成するのに有効である。
【０００９】
一実施形態では、前記析出した高純度の銅は、実質的に内部応力がないか、又は後続の処理において結果として前記シリコン基板の撓みを生じないレベルの内部応力を含む。
【００１０】
一実施形態では、前記析出した銅は、実質的に空隙がないか、又は銅以外の含有物を含まない。
【００１１】
一実施形態では、前記基礎金属層は、無電解めっき法、物理堆積法、化学気相成長法、又はプラズマ化学気相成長法のうちの１つ又は複数によって前記障壁層上に形成される。
【００１２】
一実施形態では、前記基礎金属層は、約０．０２μｍ〜約０．５μｍの範囲内の厚みを有する。
【００１５】
一実施形態では、障壁層は、障壁層としての役割を果たすことに加えて、誘電体の役割もする誘電体材料でもある材料である。
【００１６】
一実施形態では、前記電解槽において、
前記酸は、約５０ｇ／ｌ〜約３５０ｇ／ｌの範囲内の濃度にある硫酸であり、
前記銅イオンの前記発生源は、約２０ｇ／ｌ〜約２５０ｇ／ｌの範囲内の濃度にある硫酸銅五水和物であり、
前記第一鉄イオン及び／又は前記第二鉄イオンの前記発生源は、約１ｇ／ｌ〜約１２０ｇ／ｌの範囲内の濃度にある硫酸第一鉄七水和物及び／又は硫酸第二鉄九水和物であり、
前記少なくとも１つの添加物は、酸素含有高分子化合物、有機硫黄化合物、チオ尿素化合物及び高分子フェナゾニウム化合物のうちの１つ又は複数を含む。
【００１７】
一実施形態では、前記電圧はパルス電流又はパルス電圧で印加される。
【００１８】
一実施形態では、前記電圧は、両極性パルスによって形成された逆パルスの形で印加される。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るプロセスによって電着された銅充填ＴＳＶを含む２つのウェハーがその上に実装されている基板を含む３Ｄデバイスの概略的な断面図である。
【図２】本発明の一実施形態に係る、図１に示されるような３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図３】本発明の一実施形態に係る、図１に示されるような３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図４】本発明の一実施形態に係る、図１に示されるような３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図５】本発明の一実施形態に係る、図１に示されるような３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図６】本発明の一実施形態に係る、図１に示されるような３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図７】本発明の一実施形態に係る、図１に示されるような３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図８】本発明の一実施形態に係る、図１に示されるような３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図９】本発明の一実施形態に係る、図１に示されるような３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図１０】本発明の別の実施形態に係る、３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図１１】本発明の別の実施形態に係る、３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【図１２】本発明の別の実施形態に係る、３Ｄデバイスの一部を形成するためにウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【発明を実施するための形態】
【００２０】
本明細書において用いられるときに、本発明に従って電着される銅を参照する用語「高純度の銅」は、標準的な化学的／機器分析的方法によって特定されるような、少なくとも９９％の純度を有する銅を指しており、一実施形態では、少なくとも９９．５％の純度を有する銅を指しており、別の実施形態では、少なくとも９９．９％の純度を有する銅を指しており、さらに別の実施形態では、少なくとも９９．９９％の純度を有する銅を指している。一実施形態において、銅原料を分析するために、ＩＣＰ−ＭＳ（誘導結合プラズマ質量分析）が用いられる。理解されるように、銅析出物の純度は、本明細書において開示されるプロセス及びシステムに加えて、銅原料の純度によって主に決定される。
【００２１】
本明細書において用いられるときに、本発明に係る電着される金属層に適用されるときの用語「物理−機械的特性」は、明度、延性、粒径、硬度、抵抗率、接触抵抗及び信頼性性能のうちの１つ又は複数を指している。
【００２２】
ＴＳＶの形成
ＴＳＶを利用する３Ｄデバイスを製作する際に、シリコン基板内に滑らかな側壁を有するビアを形成することが１つの重要なステップである。既知のように、側壁角を制御可能にし、マスクアンダーカットを最小限に抑えながら、高いエッチング速度で、滑らかな側壁を有するビアを形成することが望ましい。ウエットエッチング、電気化学エッチング、レーザドリリング及び深掘り反応性イオンエッチング（Ｄｅｅｐ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ、ＤＲＩＥ）を含む、複数の方法が用いられており、本発明との関連において、それらの方法のうちのいずれか１つを用いることができる。現在、最適な特徴を有するＴＳＶを形成するのに、ＤＲＩＥが最も適した方法のようである。ＤＲＩＥは、高いエッチング速度で、比較的滑らかな表面を有する概ね垂直なスルーホールを形成する。したがって、一実施形態では、ＤＲＩＥを用いて、本発明のＴＳＶが形成されることになる初期ビアを形成する。
【００２３】
ＴＳＶは製造の流れの種々の時点、たとえば、前工程ウェハーファブ（ＦＥＯＬプロセスの前又は後）、又はＢＥＯＬ後の組立及びパッケージング設備（ボンディングの前又は後）において形成することができる。このように見るとき、考慮中の集積方式は、ビアが形成される時点に応じて、ビアファースト又はビアラストと分類することができる。プロセス内の種々の時点において形成されるビアの目的又は用途は異なる場合があるので、ＴＳＶのサイズは、ビア形成のタイミングと共に、若干変化する。以下はＴＳＶ形成の種々のタイミングの場合のＴＳＶの例示的なサイズである。ＦＥＯＬ前のビアファーストでは、ＴＳＶは、より高密度のインターコネクトのために用いられる場合があるので、相対的に小さく、直径が約１μｍ〜約５μｍ、深さが約５μｍ〜５０μｍの範囲にあり、高いアスペクト比を有する。ＦＥＯＬ後のビアファーストでは、ＴＳＶは通常若干大きく、直径は２μｍ〜２０μｍであり、深さが約１０μｍ〜約１５０μｍである。ビアファーストの応用例では、ＴＳＶの数及び密度は非常に高い場合がある。ビアラストの応用例では、前工程のウェハーファブの処理が完了しており、一般的に、ビアはシリコン基板に加えて、ＢＥＯＬ絶縁体及び導体のスタック全体を貫通する。ボンディング前のビアラストでは、約５μｍ〜約５０μｍの直径及び約２０μｍ〜約４００μｍの深さを有する最も大きなＴＳＶが形成される。インターコネクト密度はビームファーストの応用例の場合よりも低い場合があり、たとえば、ダイ当たり約１００ＴＳＶの場合がある。最後に、ボンディング後のビアラストでは、ＴＳＶはボンディング前のビアラストよりも小さい場合があるが、それでもビアファーストよりも大きくすることができ、約２μｍ〜約５０μｍの範囲の直径及び約１０μｍ〜約１５０μｍの範囲の深さを有する場合がある。上記の直径及び深さは近似であり、例示にすぎず、将来大きく変わる可能性がある。ボンディング後ビアラストにおいて用いるためのＴＳＶの密度は、ダイ当たり約１００以上とすることができる。ボンディング後ビアラストのＴＳＶは、既に薄片化されているウェハーの背面からエッチングすることができる。
【００２４】
ＴＳＶ形成及び充填の流れ及びタイミングは、以下の表に示されるように要約することができる。
【００２５】
【表１】
0005743907.tif 000002
【００２６】
本発明の一実施形態によれば、この表に示されるプロセスの流れにおいて、「充填」ステップは、後にさらに詳細に説明されるように、鉄イオンに基づくレドックス系を用いて、電着によってＴＳＶを充填するプロセスを含む。
【００２７】
電着によるＴＳＶの充填
ＴＳＶを組み込むデバイスの製造において、高純度の銅を用いて、ＴＳＶを完全に、空隙も含有物もなく充填することは、非常に重要なステップである。ＴＳＶ内の金属充填が不完全であり、たとえば、充填時に空隙が形成されるか、又は含有物が形成されると、短絡が生じる可能性があり、デバイス全体の電気的性能に影響を及ぼすことになる。粒が粗いと、ＴＳＶの電気抵抗率、エレクトロマイグレーション抵抗及び内部応力のような電気的特性に直に影響を及ぼす可能性があるので、析出する銅の粒径は非常に重要である。本明細書において言及されるように、ＴＳＶ内に内部応力がある結果として、ＴＳＶが形成されるウェハー又はシリコン基板の撓み又は変形を引き起こす場合には、深刻な問題を生じる可能性がある。その応力は、たとえば、粗い粒子又は他の欠陥から生じる可能性があり、結果として生じる変形又は撓みによって、デバイス全体が機械的に故障する可能性がある。したがって、高アスペクト比のＴＳＶにおいて、滑らかで、空隙や含有物がなく、細かい粒径の金属を析出させることが不可欠である。本発明は、高純度の銅のそのような析出物を提供する。
【００２８】
したがって、本発明によれば、たとえば、半導体基板（ウェハー）を貫通して形成されるスルーシリコンビア（ＴＳＶ）において高純度の銅の充填を実現するプロセスを提供し、それを実施することができる。
【００２９】
上記プロセスは、本発明による１つの実施形態によれば、シリコン基板内のビア内に高純度の銅を電着し、スルーシリコンビア（ＴＳＶ）を形成することを提供し、該プロセスは以下のステップ（１）〜（６）（後述するようにステップ（２）はオプションであることに留意されたい）を含む。
（１）少なくとも１つのビアを含むシリコン基板を設けることであって、該ビアは、約１．５ミクロン〜約３０ミクロンの範囲の内部幅寸法と、約５ミクロン〜約４５０ミクロンの深さと、少なくとも３：１の深さ：幅アスペクト比とを有する内面を含むこと、
（２）オプションで、上記ビアの上記内面上に誘電体層を形成すること、
（３）上記誘電体層が存在するときには上記誘電体層上に、又は上記ビアの上記内面上に障壁層を形成することであって、該障壁層は、銅が上記シリコン基板内に拡散するのを阻止する材料であるか又は該材料を含むこと、
（４）後続の銅の電解析出に十分なコンダクタンスを得るために、上記障壁層上に、上記ビアの上記内面の十分な厚さ及びカバレッジの基礎金属層を形成すること、
（５）電解銅めっきシステム内の電解槽内に上記シリコン基板を浸漬することであって、上記基礎金属層は陰極として接続され、上記システムは、不溶性の寸法的に安定な陽極(dimensionally stable anode)と、銅金属の材料源とをさらに備え、該電解槽は酸、銅イオンの発生源、第一鉄イオン及び／又は第二鉄イオンの発生源、及び析出した銅の物理−機械的特性を制御するための少なくとも１つの添加剤とを含むこと、並びに
（６）上記不溶性の寸法安定な陽極と上記基礎金属層との間に電圧を印加することであって、それにより、電流がその間を、高純度の銅を電着してＴＳＶを形成するのに十分な時間の間流れ、上記銅金属の発生源からの銅イオンを溶解することによって電着されることになる付加的な銅イオンを提供するために、上記槽内でＦｅ２＋／Ｆｅ３＋レドックス系が確立されること。
【００３０】
一実施形態では、そのプロセスのステップ（１）において、既にビアが形成されているシリコン基板が配設される。上記で言及されたように、ビアは任意の適切な方法によって形成されることができ、大抵の場合には、反応性イオンエッチングによって形成される。シリコン基板が配設される、プロセスのその時点において、数百個、さらには数千個のビアが既に形成されている場合がある。これは当然、プロセスのどの時点においてビアが充填されることになるか、及び基板タイプ、基板が使用されることになる用途等の容易に認識される他の要因に依存する。一般的に、ビアの内面はシリコン基板のシリコンから形成されるか、又は反応性イオンエッチングから生じる反応生成物から形成される場合がある。したがって、たとえば、反応性イオンエッチングがフッ化物のようなハロゲンが存在する中で実行された場合、ビアの内面は、六フッ化シリコンのような、ハロゲン化シリコンを含むか、又はハロゲン化シリコンから構成される場合がある。同様に、反応性イオンエッチングが、酸素が存在する中で実行された場合、そのビアの内面は二酸化シリコンを含むか、又は二酸化シリコンから構成される。したがって、そのような実施形態では、プロセスの後続のステップを開始する前に、誘電体層を形成する必要はないであろう。
【００３１】
一実施形態では、障壁層は、窒化シリコンのような材料から形成され、その場合、障壁層は上記のような障壁として、かつ誘電体としての両方の役割を果たし、別の誘電体層を設ける必要はなく、上記のステップ（２）は省くことができる。当然、障壁層が誘電体であるか、又は誘電体としての役割を果たす場合であっても、別の誘電体層を形成することが望ましい場合もある。一部の実施の形態では、ビアが形成される方法にもよるが、いくつかの実施形態では、ビアは、誘電体層が存在する状況で形成することができる。たとえば、ビア形成ステップにおいて、シリコンと反応するときに誘電性シリコン化合物を形成するガスが存在する場合には、ビアは、誘電体層が存在する状況で形成することができる。
【００３２】
一実施形態では、印加するステップは、高純度の銅を電着し、ビアを完全に充填するのに有効である。したがって、この実施形態では、不溶性で寸法安定な陽極と基礎金属層との間に電流が流れるように、その間に電圧を印加するステップは、高純度の銅を電着して、ビアを完全に充填し、かつ内部空隙のないＴＳＶを形成するのに十分な時間にわたって実行される。
【００３３】
一実施形態では、印加するステップは、高純度の銅を電着し、ビアの内側を、ＴＳＶとしての役割を果たすことができるだけの十分な厚みで覆う銅を形成するのに有効である。したがって、この実施形態では、不溶性で寸法安定な陽極と基礎金属層との間に電流が流れるように、その間に電圧を印加するステップは、高純度の銅を電着して、ビアの内側を、必要とされるコンダクタンスを与えるのに十分な高純度の銅の層で覆うのに十分な時間にわたって実行される。この実施形態では、内部空洞(Inner Cavity)を有するビアが形成され、ビアが十分な銅で電気めっきされた後に、どのサイズの内部空洞も残存する。
【００３４】
一実施形態では、上記析出した高純度の銅は、実質的に内部応力がないか、又は後続の処理において結果として上記シリコン基板の撓みを生じないレベルの内部応力を含む。析出した高純度の銅内に内部応力が存在する結果として、後続のプロセスステップ中の加熱時に基板の撓み又は変形が生じる可能性がある。一般的に、高純度の銅析出物は内部応力が概ねないことが望ましい。全ての内部応力の存在を完全に避けることはできない場合があるので、内部応力のレベルが、後続の処理中に基板の撓み又は変形が生じないほど十分に低い限り、その応力のレベルは許容可能である。
【００３５】
一実施形態では、上記析出した銅は、実質的に空隙(Void)がないか、又は銅以外の含有物を含まない。析出した高純度の銅は空隙がなく、銅以外の含有物を含まないことが非常に望ましい。空隙が存在する場合には、後続の加熱時に、空隙が変形を引き起こす可能性があるか、又は場合によっては、結果としてガス圧の爆発的放出を引き起こす可能性がある。変形及び爆発的放出はいずれも、満足のいかない状況を引き起こすであろう。銅以外の含有物が存在する可能性がある結果として、銅の導電率が変化し、それゆえ、ＴＳＶの機能を妨げることになるであろう。これらの理由から、高純度の銅析出物は、銅以外の含有物を大量に含むべきではない。
【００３６】
一実施形態では、基礎金属層は、無電解めっき法、物理堆積法、化学気相成長法、プラズマ化学気相成長法のうちの１つ又は複数によって障壁層上に形成される。基礎金属層は高純度の銅の電着のために適した導電性表面を与えるために、ビアの表面に被着される。したがって、ビアの内面を完全に覆うようにして、基礎金属層をさせることが非常に望ましい。このため、化学気相成長法及びプラズマ化学気相成長法は、スパッタリング又は無電解めっき法のような、物理堆積法よりも好ましい場合がある。しかしながら、理解されるように、物理堆積方法及び無電解めっき法はいずれも、適切に適用されるときに使用するのに適している。
【００３７】
基礎金属層は、後続のステップにおいて、銅を電着することができる導電性表面を与えるのに十分な厚みがありさえすればよい。この厚みは、数ナノメートル程度に、たとえば、約１ｎｍ〜約１０ｎｍまで薄くすることができる。しかしながら、十分に覆われた状態を確保するために、やや厚みのある基礎金属の層を被着することが望ましい場合がある。したがって、一実施形態では、基礎金属層は、約０．０１ミクロン〜約０．５ミクロン（約１０ｎｍ〜約５００ｎｍ）の範囲の厚みを有する。別の実施形態では、基礎金属層は、約０．０２ミクロン〜約０．２５ミクロンの範囲の厚みを有し、さらに別の実施形態では、基礎金属層は、約０．０５ミクロン〜約０．２ミクロンの範囲の厚みを有する。
【００３８】
一実施形態では、基礎金属層は銅を含む。別の実施形態では、基礎金属層は高純度の銅を含み、その銅は、ビアを充填するために用いられる後に析出する銅と概ね同じ純度である。基礎金属層は、その金属がビアの内壁に十分なカバレッジを提供し、また、電着される銅が接着するのに十分な導電率を提供するという条件で、銅以外の金属を含むこともできる。したがって、たとえば、種々の実施形態において、銅以外の金属には、金、銀、プラチナ、パラジウム、アルミニウム、又は遷移金属のいずれかが含まれ得る。しかしながら、当業者に容易に理解できる理由から、銅が、基礎金属層に用いるのに最も好ましい金属である。
【００３９】
上記で言及されたように、ビア内に障壁層が形成される。障壁層は、ＴＳＶの高純度の銅が、ＴＳＶが配置された基板のシリコンの中に拡散するのを防ぐために必要とされる。障壁層は、銅が基板内に拡散しないようにするのに十分な障壁を提供する任意の材料から作製することができる。障壁層は、銅原子が基板内に拡散するのを防ぐか、又は障壁層が全体としてそのような拡散を阻止できるようにする、任意の適切な材料から構成することができる。たとえば、障壁層は、タンタル、窒化タンタル、チタン、窒化チタン及び／又は他の適切な材料を含む、１つ又は複数の層から構成することができる。したがって、障壁層は、銅が、ＴＳＶが形成された基板内に拡散するのを阻止する材料であるか、若しくはそのような材料を含むか、又は障壁層は、そのような銅の拡散を阻止する材料又は副層を含む。一実施形態では、障壁層はタンタルである。一実施形態では、障壁層は、窒化シリコン、炭化シリコン、又は窒化炭化シリコンのような材料から形成することができる。通常、障壁層は、デバイス及びプロセスの要件に応じて、高度な十分確立されたスパッタ堆積法によって、又は原子層堆積（ＡＬＤ）法によって形成することができる。
【００４０】
一実施形態では、誘電体層が存在し、二酸化シリコンを含む。一実施形態では、誘電体層が存在し、窒化シリコンを含む。この実施形態では、窒化シリコンは、銅マイグレーションに対する障壁、及び電流漏れを防ぐための誘電体層の両方を形成することによって、二重の役目を果たすことができる。そのような場合、言及されたように、障壁層は、電気的絶縁を与えるための誘電体としての役割、及び、銅（あるいはビアを充填するために用いられる他の金属）のマイグレーションに対する障壁としての役割の両方を果たすことができる。
【００４１】
少なくとも１つの銅イオン源、好ましくは、無機又は有機アニオンを有する銅塩、たとえば、硫酸銅、メタンスルホン酸銅、二リン酸銅、フルオロホウ酸銅及びスルファミン酸銅を含むことに加えて、銅析出のために用いられる槽はさらに、槽のコンダクタンスを高めるための少なくとも１つの物質、たとえば、硫酸、メタンスルホン酸、二リン酸、フルオロホウ酸又はアミド硫酸を含む。
【００４２】
一実施形態では、電解槽内では、
酸は、約５０ｇ／ｌ〜約３５０ｇ／ｌ、又は約１８０ｇ／ｌ〜約２８０ｇ／ｌ、又は約１００ｇ／ｌ〜約２５０ｇ／ｌ、又は約５０ｇ／ｌ〜約９０ｇ／ｌの範囲内の槽濃度にある濃硫酸であり、
銅イオン源は、約２０ｇ／ｌ〜約２５０ｇ／ｌ、又は約８０ｇ／ｌ〜約１４０ｇ／ｌ、又は約１８０ｇ／ｌ〜約２２０ｇ／ｌの範囲内の槽濃度にある硫酸銅五水和物（ＣｕＳＯ４・５Ｈ２Ｏ）であり、
第一鉄及び／又は第二鉄イオン源は、約１ｇ／ｌ〜約１２０ｇ／ｌ、又は約１ｇ／ｌ〜約２０ｇ／ｌの範囲内の槽濃度にある硫酸第一鉄七水和物及び／又は硫酸第二鉄九水和物であり、
少なくとも１つの添加物は、酸素含有高分子化合物、有機硫黄化合物、チオ尿素化合物、又は高分子フェナゾニウム化合物のうちの１つ又は複数を含む。
【００４３】
槽及びプロセスに関するさらに細かい事柄は、以下のように与えられる。
【００４４】
本発明による電気めっき槽は、銅層の物理−機械的特性を制御するための少なくとも１つの添加化合物を含む。適切な添加化合物は、たとえば、酸素含有高分子化合物、有機硫黄化合物、チオ尿素化合物、高分子フェナゾニウム化合物、及び高分子窒素化合物、並びにこれらの添加化合物のいずれかの任意の２つ以上の混合物又は組み合わせである。
【００４５】
好適で例示的な、ポリマー性酸素含有化合物（酸素含有高分子化合物）は、以下のうちの１つ又は複数を含む：
カルボキシメチルセルロース
ノニルフェノール−ポリグリコールエーテル
オクタンジオール−ビス−（ポリアルキレングリコールエーテル）
オクタノールポリアルキレングリコールエーテル
オレイン酸ポリグリコールエステル
ポリエチレン−プロピレングリコールコポリマー
ポリエチレングリコール
ポリエチレングリコール−ジメチルエーテル
ポリオキシプロピレングリコール
ポリプロピレングリコール
ポリビニルアルコール
ステアリン酸ポリグリコールエステル
ステアリルアルコールポリグリコールエーテル
β−ナフトールポリグリコールエーテル。
【００４６】
酸素含有高分子化合物添加化合物は、約０．００５ｇ／ｌ〜約２０ｇ／ｌ、及び一実施形態では、約０．０１ｇ／ｌ〜約５ｇ／ｌの範囲内の濃度で電着槽内に含まれる場合がある。
【００４７】
好適で例示的な、水溶性をもたらすのに好適な官能基を有する硫黄化合物は、以下のうちの１つ又は複数を含む：
３−（ベンゾチアゾリル−２−チオ）−プロピルスルホン酸ナトリウム塩
３−メルカプトプロパン−１-スルホン酸ナトリウム塩
エチレンジチオジプロピルスルホン酸ナトリウム塩
ビス−（ｐ−スルホフェニル）−ジスルフィド二ナトリウム塩
ビス−（ω−スルホブチル）−ジスルフィド二ナトリウム塩
ビス−（ω−スルホヒドロキシプロピル）−ジスルフィド二ナトリウム塩
ビス−（ω−スルホプロピル）−ジスルフィド二ナトリウム塩
ビス−（ω−スルホプロピル）−スルフィド二ナトリウム塩
メチル−（ω−スルホプロピル）−ジスルフィド二ナトリウム塩
メチル−（ω−スルホプロピル）−トリスルフィド二ナトリウム塩
O−エチル−ジチオカルボン酸−S−（ω−スルホプロピル）−エステルカリウム塩
チオグリコール酸
チオホスホン酸−O−エチル−ビス−（ω−スルホプロピル）−エステル二ナトリウム塩
チオホスホン酸−トリス−（ω−スルホプロピル）−エステル三ナトリウム塩。
【００４８】
水溶性有機硫黄添加化合物は、約０．０００５ｇ／ｌ〜約０．４ｇ／ｌ、及び一実施形態では、約０．００１ｇ／ｌ〜約０．１５ｇ／ｌの範囲内の濃度で電着槽内に含まれる場合がある。
【００４９】
好適で例示的な、チオウレア（チオ尿素）系化合物は、以下のうちの１つ又は複数を含む：
チオウレア
Ｎ−アセチルチオウレア
Ｎ−トリフルオロアセチルチオウレア
Ｎ−エチルチオウレア
Ｎ−シアノアセチルチオウレア
Ｎ−アリルチオウレア
ｏ−トリルチオウレア
Ｎ，Ｎ’−ブチレンチオウレア
チアゾリジンチオール
４−チアゾリンチオール
イミダゾリジンチオール（Ｎ，Ｎ’−エチレンチオウレア）
４−メチル−２−ピリミジンチオール
２−チオウラシル。
【００５０】
好適で例示的な、フェナゾリウム化合物は、以下のうちの１つ又は複数を含む：
ポリ（６−メチル−７−ジメチルアミノ−５−フェニルフェナゾリウムスルフェート）
ポリ（２−メチル−７−ジエチルアミノ−５−フェニルフェナゾリウムクロリド）
ポリ（２−メチル−７−ジメチルアミノ−５−フェニルフェナゾリウムスルフェート）
ポリ（５−メチル−７−ジメチルアミノフェナゾリウムアセテート）
ポリ（２−メチル−７−アニリノ−５−フェニルフェナゾリウムスルフェート）
ポリ（２−メチル−７−ジメチルアミノフェナゾリウムスルフェート）
ポリ（７−メチルアミノ−５−フェニルフェナゾリウムアセテート）
ポリ（７−エチルアミノ−２，５−ジフェニルフェナゾリウムクロリド）
ポリ（２，８−ジメチル−７−ジエチルアミノ−５−ｐ−トリル−フェナゾリウムクロリド）
ポリ（２，５，８−トリフェニル−７−ジメチルアミノフェナゾリウムスルフェート）
ポリ（２，８−ジメチル−７−アミノ−５−フェニルフェナゾリウムスルフェート）
ポリ（７−ジメチルアミノ−５−フェニルフェナゾリウムクロリド）。
【００５１】
好適で例示的な、ポリマー性窒素含有化合物は、以下のうちの１つ又は複数を含む：
ポリエチレンイミン
ポリエチレンイミド
ポリアクリル酸アミド
ポリプロピレンイミン
ポリブチレンイミン
Ｎ−メチルポリエチレンイミン
Ｎ−アセチルポリエチレンイミン
Ｎ−ブチルポリエチレンイミン。
【００５２】
添加化合物としてのチオ尿酸タイプ化合物、高分子フェナゾニウム化合物及び窒素含有高分子化合物は、約０．０００１ｇ／ｌ〜約０．５０ｇ／ｌ、及び一実施形態では、約０．０００５ｇ／ｌ〜約０．０４ｇ／ｌの範囲内の濃度で用いられる場合がある。
【００５３】
上記で言及されたように、その効果を達成するために、本発明によれば、特許請求されるプロセスを用いるときに、Ｆｅ（ＩＩ）及び／又はＦｅ（ＩＩＩ）化合物が槽内に含有される。適切なイオン塩は、硫酸鉄（ＩＩ）七水和物及び硫酸鉄（ＩＩＩ）九水和物の両方であり、その一方又は両方から、短い動作時間後に、有効なＦｅ２＋／Ｆｅ３＋（Ｆｅ（ＩＩ）／ＦＥ（ＩＩＩ））レドックス系が形成される。これらの塩は、水性酸性銅槽の場合に主に適している。他の水溶性イオン塩、たとえば、過塩素酸鉄を用いることもできる。錯体形成剤を全く（ほとんど）含まない塩が好都合である。そのような錯体形成剤は、生物学的に分解不可能である場合があるか、又は分解するのに困難を伴う場合があり、それゆえ、そのような塩は、すすぎ水を廃棄するときに問題を引き起こす場合がある（たとえば、鉄アンモニウムミョウバン）。たとえば、塩化物又は硝酸塩のような銅析出溶液の場合に望ましくない二次反応に繋がるアニオンを有する鉄化合物は、できる限り用いるべきではない。それゆえ、酢酸塩、プロピオン酸塩及び安息香酸塩のような、鉄イオンのカルボン酸塩、並びにヘキサフルオロケイ酸塩も好都合である。Ｆｅ２＋／Ｆｅ３＋レドックス系を用いる適切なシステムが、たとえば、米国特許第５，９７６，３４１号及び同第６，０９９，７１１号において開示されており、それらの開示はこのシステムに関するさらに細かい事柄を得るために参考にされる場合がある。Ｆｅ２＋／Ｆｅ３＋レドックス系の使用に関連するこれらの米国特許のいずれの開示も参照により本明細書に組み込まれる。
【００５４】
鉄イオン物質（複数の場合もある）の濃縮は以下のように行なうことができる。一実施形態では、鉄イオンが、約１ｇ／ｌ〜約１２０ｇ／ｌ、及び一実施形態では、約２０ｇ／ｌ〜約８０ｇ／ｌの範囲内の濃度において硫酸鉄（ＩＩ）（ＦｅＳＯ４・７Ｈ２Ｏ）として追加される。一実施形態では、槽は、約１ｇ／ｌ〜約３０ｇ／ｌの第一鉄イオン（たとえば、硫酸第一鉄七水和物として添加される実際のＦｅ２＋含量に基づく）、及び約１ｇ／ｌ〜約３０ｇ／ｌの第二鉄イオン、一実施形態では、約２ｇ／ｌ〜約１０ｇ／ｌ、また、別の実施形態では、約３ｇ／ｌ〜約５ｇ／ｌの第二鉄イオン（たとえば、硫酸第二鉄九水和物として追加される実際のＦｅ＋３含量に基づく）を最初に含むように準備される。一実施形態では、槽は、約２ｇ／〜約２０ｇ／ｌの第一鉄イオン（たとえば、硫酸第一鉄七水和物として添加される実際のＦｅ２＋含量に基づく）、及び約４ｇ／ｌ〜約２０ｇ／ｌの第二鉄イオン（たとえば、硫酸第二鉄九水和物として追加される実際のＦｅ＋３含量に基づく）を最初に含むように準備される。一実施形態では、槽は、約３ｇ／ｌ〜約１０ｇ／ｌの第一鉄イオン（たとえば、硫酸第一鉄七水和物として付加される実際のＦｅ２＋含量に基づく）、及び約５ｇ／ｌ〜約２０ｇ／ｌの第二鉄イオン（たとえば、硫酸第二鉄九水和物として追加される実際のＦｅ＋３含量に基づく）を最初に含むように準備される。認識されるように、そのレドックス系において第一鉄及び第二鉄イオンの連続したサイクルが存在するので、両方のイオンの実際の濃度は初期濃度とは異なる場合がある。
【００５５】
析出溶液からの析出中に消費される銅イオンは、不溶性の陽極が用いられるときに溶解により陽極によって直に供給されることができないので、これらの銅イオンは、対応する銅断片又は銅含有成形体を化学的に溶解することによって補充される。そのレドックス系では、銅イオンは、析出溶液内に含まれるＦｅ（ＩＩＩ）化合物の酸化作用によってレドックス反応において銅断片又は成形体から形成され、その反応では、上記のように、Ｆｅ（ＩＩＩ）イオンは、電気めっき槽において、Ｃｕ（ＩＩ）イオンを形成するように酸化されている銅金属によってＦｅ（ＩＩ）イオンに還元される。銅イオンのこの形成によって、析出溶液内に含まれる銅イオンの全濃度は相対的に一定に保持され、陽極は同じ均一なサイズのままである。析出溶液は、銅イオン発生器から、ウェハー及び陽極と接触している電解液室に戻る。認識されるように、以下の反応が行なわれる。
陽極において、
Ｆｅ２＋→Ｆｅ３＋＋ｅ−
銅発生源において、
Ｃｕ０＋２Ｆｅ３＋→Ｃｕ２＋＋２Ｆｅ２＋
陰極（たとえば、半導体基板）において、
Ｃｕ２＋＋２ｅ−→Ｃｕ０（主反応）
Ｆｅ３＋＋ｅ−→Ｆｅ２＋（副次反応）
【００５６】
したがって、その過程が進むにつれて、レドックス反応は第一鉄及び第二鉄のイオンを互いに変換するので、その系は第一鉄イオンの発生源又は第二鉄イオンの発生源の一方又は両方によって初期化されることができる。一実施形態では、その系は、第一鉄イオンの発生源及び第二鉄イオンの発生源の両方によって初期化される。この過程の結果として、析出溶液内の銅イオンの濃度は極めて容易に一定に保持することができ、それは、銅析出物の均一性を維持するのを助ける。
【００５７】
一実施形態では、電着槽は、付加的な塩化物、たとえば、塩化ナトリウム又は塩化水素酸を概ね含まない。同様な電気めっき槽には塩化物が用いられてきたが、本発明のこの実施形態によれば、塩化物は省かれる。本明細書において用いられるときに、可能な槽成分が槽から省かれるとき、又は槽がある成分を「含まない」と言うとき、それは、その成分が槽に故意に追加されないことを意味する。そのような少量の成分が不純物として存在する場合があるが、それらの成分は故意には追加されない。
【００５８】
本発明の電解による銅析出の場合、半導体基板と陽極との間に電圧が印加され、その電圧は、０．０５アンペア／ｄｍ２（Ａ／ｄｍ２）〜２０Ａ／ｄｍ２の電流、一実施形態では、０．２Ａ／ｄｍ２〜１０Ａ／ｄｍ２の電流、そして別の実施形態では、０．５Ａ／ｄｍ２〜５Ａ／ｄｍ２の電流が流れるように選択され、ただし、めっきが基板の表面全体に施されると仮定して、その電流は、たとえば、半導体基板表面の１ｄｍ２当たりのアンペアとして表される。
【００５９】
一実施形態では、パルス電流又はパルス電圧法が用いられる。パルス電流法では、陰極として分極された加工物と陽極との間の電流が、定電流に設定され、適切な手段によって単位時間毎に調節される。パルス電圧法では、陰極としてのウェハーと、陽極としての対向電極との間の電圧が定電圧に設定され、単位時間毎に可変の電流が設定されるように、電圧が単位時間毎に調節される。
【００６０】
一実施形態では、逆パルス法として知られる方法が両極性パルスと共に用いられる。それらの方法は、両極性パルスが２０ミリ秒から１００ミリ秒まで続く陰極パルス、及び０．３ミリ秒から１０ミリ秒まで続く陽極パルスのシーケンスを含む場合に特に適している。一実施形態では、陽極パルスのピーク電流は陰極パルスのピーク電流と少なくとも同じ値に設定される。一実施形態では、陽極パルスのピーク電流は、陰極パルスのピーク電流の２〜３倍程度大きく設定される。
【００６１】
一実施形態では、パルス電流又はパルス電圧において電圧が印加される。一実施形態では、電圧は、両極性パルスより形成された逆パルスの形で印加される。これらの過程は当該技術分野において周知であり、本発明のいくつかの実施形態と共に用いるための詳細なパラメーターが後にさらに詳細に説明される。
【００６２】
一実施形態では、電圧は、順方向電流パルス及び逆方向電流パルスを含む、両極性パルスより形成された逆パルスの形で印加される。一実施形態では、逆方向電流パルスの持続時間は、約１ミリ秒〜約２０ミリ秒に調整され、別の実施形態では、逆方向電流パルスの持続時間は、約２ミリ秒〜約１０ミリ秒に調整される。一実施形態では、順方向電流パルスの持続時間は、約１０ミリ秒〜約２００ミリ秒に調整され、別の実施形態では、順方向電流パルスの持続時間は、約２０ミリ秒〜約１００ミリ秒に調整される。
【００６３】
一実施形態では、加工物表面における順方向電流パルスのピーク電流密度は、最大約１５アンペア／平方デシメートル（Ａ／ｄｍ２）に設定され、別の実施形態では、加工物表面における順方向電流パルスのピーク電流密度は、最大約１．５Ａ／ｄｍ２〜約８Ａ／ｄｍ２に設定される。一実施形態では、工作物表面における逆方向電流パルスのピーク電流密度は、最大約６０Ａ／ｄｍ２に設定され、別の実施形態では、工作物表面における逆方向電流パルスのピーク電流密度は、最大約３０Ａ／ｄｍ２〜５０Ａ／ｄｍ２に設定される。
【００６４】
一実施形態では、第１の電流パルスが第２の電流パルスに対して約１８０度だけシフトされる。第１の電流パルスと第２の電流パルスとの間に、適切な持続時間の休止を含めることができる。適切な持続時間は、たとえば、約１ミリ秒〜約５ミリ秒の範囲とすることができ、一実施形態では、約２ミリ秒〜約４ミリ秒であり、また、一実施形態では、約４ミリ秒である。
【００６５】
一実施形態では、本発明のレドックス系が用いられないか、又は存在しない銅電着システムと比べられるとき、本発明によるレドックス系は、消費される有機添加物が少ない。この思いもよらない利点は、陽極における有機添加物の酸化が少ないことから生じると考えられる。一実施形態では、本発明のレドックス系が用いられないか、又は存在しない銅電着システムと比べられるとき、本発明によるレドックス系は、非レドックス系によって消費される有機添加物の約３０％しか消費しない。
【００６６】
一実施形態では、銅から作製される可溶性の陽極が、陽極として用いられない。むしろ、寸法的に安定な不溶性の陽極が用いられる。寸法的に安定な不溶性の陽極を用いることによって、陽極とウェハーとの間に一定の間隔を設定することができる。陽極は、その幾何学的形状のためウェハーに容易に適応可能であり、可溶性陽極とは対照的に、それらの陽極はその幾何学的な外側寸法を概ね変更しない。それゆえ、ウェハーの表面上の層厚の分布に影響を及ぼす可能性がある、陽極とウェハーとの間の間隔は一定のままである。そのような一定の間隔を有しない場合、層厚及び品質が変化する結果として、銅析出物が不均一になる可能性がある。
【００６７】
不溶性の陽極を形成するために、たとえば、ステンレス鋼又は鉛のような、電解液に対して耐性がある（不活性）材料が用いられる。基礎材料としてチタン又はタンタルを含む陽極を用いることができ、その材料は貴金属又は貴金属の酸化物でコーティングすることができる。たとえば、陽極コーティングとして、プラチナ、イリジウム又はルテニウム、及びこれらの金属の酸化物又は混合酸化物を用いることができる。プラチナ、イリジウム又はルテニウムに加えて、陽極コーティングのために、ロジウム、パラジウム、オスミウム、銀及び金、並びにそれぞれの酸化物又は混合酸化物を用いることもできる。たとえば、酸化イリジウム表面を有するチタン陽極において、電解条件に対して特に高い耐性を得ることができ、その表面は、細かい粒子、たとえば、球体によって照射され、それにより、細孔がなくなるように圧縮される。一実施形態では、貴金属、たとえば、プラチナ、金若しくはロジウム、又はこれらの金属の合金から形成される陽極を用いることができる。炭素（グラファイト）のような、他の不活性の導電性材料を用いることもできる。
【００６８】
一実施形態では、ウェハーは、銅を析出させるために水平な向きにおいて処理される。同じく水平に保持される、析出槽内の陽極が、ウェハーの真正面に配置される。寸法的に安定な不溶性電極が用いられるので、陽極と、ウェハー又は半導体デバイスの陰極部分との間の距離は概ね一定に保持される。
【００６９】
本発明によるプロセスは、たとえば、半導体デバイス、シリコンウェハー及びＭＥＭＳデバイス内のシリコン基板内にＴＳＶを形成するためにビアを充填するのに特に適している。
【００７０】
一実施形態では、初期ビアを形成するためのエッチングのステップ中に、又はそのステップの後に、ビアの内面上に誘電体層が形成される。シリコンが酸化する結果として、二酸化シリコンが形成され、この誘電体材料を用いて、ＴＳＶを周囲のシリコン基板、チップ又はウェハーから電気的に絶縁することができる。任意の適切なプロセスによって、誘電体層を形成することができる。別の実施形態では、たとえば、ＴＥＯＳプロセスによって、又はビアのシリコン側壁の酸化によって、二酸化シリコン層が形成される。そのような誘電体材料の層を形成するのに適している方法は、当該技術分野において知られており、必要に応じて、当業者が選択することができる。
【００７１】
本発明によれば、ＴＳＶが高純度の銅で充填されることになるので、ＴＳＶに隣接して配置されるシリコン基板内に銅原子が拡散するのを防ぐために、適切な措置が講じられるべきである。したがって、一実施形態では、後に析出される銅が、ＴＳＶが形成された基板のシリコンの中に拡散するのを防ぐ障壁を設けるために、ＴＳＶの内側側壁に障壁層が形成される。一実施形態では、障壁層は、その中を通って銅が拡散するのを低減するか、又は阻止することができるタンタル含有材料である。それゆえ、一実施形態では、銅層とシリコン基板との間に拡散障壁を形成するために、たとえば、スパッタリング法によって、窒化物層（たとえば、窒化タンタル層）が形成される。そのような障壁材料の層を形成するのに適している方法は、当該技術分野において知られており、必要に応じて、当業者が選択することができる。
【００７２】
障壁層の誘電体表面上に銅を電解によって析出できるようにするために、障壁層上に適切な基礎金属層を堆積することによって、障壁層を導電性にすることができる。一実施形態では、基礎金属層が後に被着され、後続の電解による金属被覆のための導電性支持層を形成する。一実施形態では、約０．０２μｍ〜約０．３μｍの範囲内の厚みを有する全面層が基礎金属層として被着される。一実施形態では、基礎金属層は、物理的な金属堆積法によって、及び／又はＣＶＤ法によって、及び／又はＰＥＣＶＤ法によって被着される。それに加えて、又はそれとは別に、めっき法、たとえば、無電解金属析出法を用いることもできる。たとえば、銅から形成される基礎金属層を析出することができる。他の導電層も適している場合があり、それは一般的には金属層である。そのような導電層は、たとえば、タングステン、銀、金、プラチナ、亜鉛、錫若しくは任意の他の金属のような金属、又は、非導電性基板上に銅を電着するためのシード層として用いるために知られているケイ化物を含むことができる。
【００７３】
基礎金属層が形成された後に、上記のプロセスに従って、ＴＳＶのための銅充填物を電解によって析出させる。
【００７４】
一実施形態では、本発明のプロセスは半導体製造プロセスの中に組み込まれ、それは
エッチングプロセスのためのリソグラフィ及びマスキング、
ＴＳＶを形成するためのＤＲＩＥ又はレーザーエッチング、
酸化による誘電体絶縁層の形成、
物理気相成長、熱及び／又はＣＶＤによる障壁層の形成、
銅無電解プロセスのような、適切な方法による基礎金属層又はシード層の形成、
本明細書において詳細に説明されるようなＴＳＶの銅電着充填、
充填されたＴＳＶの形成を完了するための、ＣＭＰ及びクリーニングのような適切な処理を含む。
【００７５】
その後、そのウェハー又は半導体デバイスは、ＣＭＯＳのような標準的な技術を用いて処理することができ、後に、種々の既知の方法による、薄片化、リソグラフィ、はんだバンプ、ダイシング、そしてその後、ダイ間、ダイ−ウェハー間、ウェハー間又は他の適切な３Ｄ構成のようなプロセスにかけられる。一般的に、ＴＳＶに関連する製造態様は、ビア形成、金属被覆、ウェハー薄片化、位置合わせ及びボンディングを含む場合がある。
【００７６】
以下の非制限的な実施例は、本発明の実施形態を例示し、本発明を理解しやすくするために提供されるが、本発明の範囲を制限することを意図するものではなく、本発明の範囲は、添付の特許請求の範囲によって規定される。
【００７７】
実施例１
高純度の銅析出物で充填されたＴＳＶを形成するために、約１０ミクロンの直径及び約５０ミクロンの深さを有するビアが設けられたウェハーを用意する。ビアは最初に、ビアの内側側壁の高温酸化によって形成される二酸化シリコンの誘電体層でコーティングされる。ビアの内側側壁上の誘電体層は、次に、スパッタリングによって被着される窒化タンタルから形成される拡散障壁層でコーティングされる。次に、拡散障壁層はスパッタリングプロセスによって銅基礎金属層でコーティングされ、銅基礎金属層は約０．１ミクロンの厚みを有する。その後、ウェハーは以下に説明される銅析出槽内に浸漬され、その槽内で、ウェハーは陰極として接続され、不溶性の陽極が含まれている。本発明によるＴＳＶを形成するために、以下の成分を有する槽での電着によって、ビアは高純度の銅で充填される。水中に、
Ｈ２ＳＯ４、重量比で９８％      １３０ｇ／ｌ
ＣｕＳＯ４・５Ｈ２Ｏ              ７０ｇ／ｌ
ＦｅＳＯ４・７Ｈ２Ｏ              １５ｇ／ｌ
ポリエチレングリコール              ８ｇ／ｌ
高純度の銅は以下の条件下で電着される。室温において、
陰極電流密度  ４Ａ／ｄｍ２
槽の循環  ５ｌ／分
以下の表に示されるパラメーターを有するパルス電流が加えられる。
【００７８】
実施例２
本発明による上記で開示された槽を用い、Ｆｅ２＋／Ｆｅ３＋イオンを追加しない類似の槽を用い、又は可溶性の銅陽極を用いる類似の槽を用い、種々のめっき方法よって析出されるＴＳＶ内の銅応力は以下のとおりであり、以下の表に示されるパラメーターを有するパルス電流が加えられる。
【００７９】
【表２】
0005743907.tif 000003
【００８０】
電着方法                              応力
可溶性銅陽極（従来技術）              １６３．２±３４．３ＭＰａ
Ｆｅ２＋／Ｆｅ３＋レドックスを用いる可溶性銅陽極（従来技術）
１１３．４±４０．１ＭＰａ
Ｃｕ／Ｃｕ２＋／Ｆｅ２＋／Ｆｅ３＋レドックスを用いる不活性陽極（本発明）
６６．９±９．８ＭＰａ
【００８１】
その内部応力は、ポストアニーリングステップを用いることなく、析出したままの状態で測定された。測定はビアウェハーの反り及び曲がりである（ＬＡＳＥＲ測定）。用いられた装置は、ＫＬＡ−ＴＥＮＣＯＲ  ＦＬＸ−２３２０薄膜応力測定システム、銅薄膜厚１ミクロン、ウェハー厚７５０ミクロンであった。
【００８２】
実施例２からのデータによって明らかに示されるように、本発明に従ってＴＳＶが充填されるとき、ＴＳＶにおいて、著しく低く、かつ著しくばらつきの小さい応力レベルが得られる。
【００８３】
図１は、その上に２つのウェハー１０４及び１０６が実装されている基板１０２を含む３Ｄデバイス１００の概略的な断面図であり、それらのウェハーは銅充填ＴＳＶ１０８ａ、１０８ｂ、１０８ｃ、１１０ａ、１１０ｂ及び１１０ｃを含み、ＴＳＶは本発明の実施形態によるプロセスによって電着されている。基板１０２は、チップ、ウェハー、あるいはその上に１つ若しくは複数のチップ若しくはウェハーが取り付けられて図１に示されている３Ｄデバイス１００のような３Ｄデバイスを形成するいくつかの他の基板のような任意の適切な基板であってもよい。図１に示されているように、３Ｄデバイス１００は、はんだバンプ１１２ａ、１１２ｂ、１１２ｃ、１１４ａ、１１４ｂ及び１１４ｃをさらに含み、それらのはんだバンプによって、それぞれ充填されたＴＳＶ１０８ａ、１０８ｂ、１０８ｃ、１１０ａ、１１０ｂ及び１１０ｃが互いに、かつ基板１０２内の電気配線１１６に電気的に相互接続される。最後に、図１に示されるように、３Ｄデバイス１００は、ウェハー１０４と基板１０２との間に、及びウェハー１０４とウェハー１０６との間に、アンダーフィル材料１１８をさらに含む。図１は、３Ｄデバイスの極めて概略的な図であり、明確にするために、かつ簡単に説明するために、本発明の種々の実施形態を含むプロセスによって形成することができる３Ｄデバイスの重要な要素をより明確に図示できるように、３Ｄデバイスの種々の要素内に存在することになる種々の機能要素を省いていることに留意されたい。
【００８４】
図２〜図９は、本発明の一実施形態による、図１に示される３Ｄデバイス１００のような、３Ｄデバイスの一部を形成するために、ウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。図２〜図９に示されているプロセスは、概略的に提示されており、理解されるように、ＦＥＯＬ前又は後、及びボンディング前又は後の「ビアファースト」又は「ビアラスト」に関して上記で説明されたような適切に選択された順序で実行することができる。
【００８５】
図２は、たとえば、半導体デバイス内で用いられるウェハー、チップ又は他のシリコン基板のようなシリコン基板を示しており、この基板にＴＳＶが形成されることになる。
【００８６】
本発明の一実施形態によるプロセスの次のステップでは、シリコン基板１０４内にＴＳＶが形成される。上記で開示されたように、ＴＳＶを形成する任意の適切な方法が用いられ、一実施形態では、その方法はＤＲＩＥである。この形成は、図２から図３への矢印によって示される。
【００８７】
図３は、シリコン基板１０４の厚みの大部分を通してＴＳＶ１２０ａ、１２０ｂ及び１２０ｃが形成された後の図２のシリコン基板を示す。簡単にするために、図１〜図８には３つのＴＳＶ１２０ａ、１２０ｂ及び１２０ｃだけが示されるが、上記で開示されたように、所定のウェハー又は半導体デバイスは、そのようなＴＳＶを数百又は数千含むこともできることに留意されたい。簡単にするために、図３、並びに図１及び図３〜図９の全てにおけるＴＳＶ１２０ａ〜１２０ｃは、垂直で平行な側壁を有するように示されるが、これは例示を容易にするためであり、要求される状況を図示することは意図していないことにさらに留意されたい。知られているように、いくつかの実施形態では、側壁は垂直、又は概ね垂直とすることができるが、ＴＳＶの側壁は一般的には、上から下に向かって、すなわち、ビアの開口部からビアの底面に向かってわずかに先細りであり、ビアの底面における直径が、ビアの上側開口部又は口における直径よりもわずかに小さくなるようにする。
【００８８】
ＴＳＶ１２０ａ〜１２０ｃを形成した後に、本発明の一実施形態によるプロセスの次のステップでは、図４及び図４ａに示されるように、各ＴＳＶ１２０の側壁の内面全体にオプションで誘電体層１２２を堆積することができる。図４は縮小されているので、ＴＳＶ１２０ｃ及び後続の被着される層の一部の拡大図が図４ａ、図４ｂ、及び図４ｃにおいて示される。上記のように、誘電体層１２２は、ＴＳＶの後に形成される導電性充填物と隣接するシリコン基板１０４との間の絶縁層として設けられる。各ＴＳＶ１２０ａ〜１２０ｃの内面全体が誘電体層１２２で覆われるべきである。理解されるように、層及び基板１０４の相対的な比率は縮尺通りではない。上記で言及されたように、誘電体層はオプションであり、適切な実施形態では、たとえば、後に形成される障壁層が誘電体としての役割も果たすとき、図４ａに示されているステップは省くことができる。
【００８９】
次に、図４ｂに示されるように、誘電体層１２２上に障壁層が堆積されるか、又は形成される。障壁層は、たとえば、タンタル（Ｔａ）、タンタル／タングステン（ＴａＷ）若しくは窒化タンタル（ＴａＮ）、又は銅マイグレーションに対する障壁としての役割を果たすことが知られている他の材料のような材料から形成することができる。障壁層１２４は、隣接するシリコン基板１０４への銅のマイグレーションを防ぐために設けられる。障壁層は、そのような層を堆積するために当該技術分野において知られている任意の適切な方法によって堆積することができる。
【００９０】
障壁層１２４を形成した後に、図４ｃに示されるように、本発明の一実施形態によるプロセスの次のステップにおいて、障壁層２４の表面上に、ＴＳＶ１２０ａ〜１２０ｃを覆う導電性基礎金属又はシード層１２６が堆積される。上記のように、導電性金属層１２６は、任意の適切な導電性金属層とすることができ、一実施形態では銅であり、別の実施形態では、高純度の銅である。基礎金属層１２６は、そのような層を堆積するために当該技術分野において知られている任意の適切な方法によって堆積することができる。基礎金属層１２６は、その上にＴＳＶ充填金属の電着を行なうことができる導電性表面を提供する。
【００９１】
本発明の実施形態によるプロセスの次のステップは、図５に示されるように、充填されたＴＳＶ１０８ａ〜１０８ｃを形成するために、ＴＳＶ１２０ａ〜１２０ｃがそれぞれ、上記のような電着プロセスによって高純度の銅を充填される。本発明の実施形態に従って、基礎金属層１２６上に銅が析出し、概ね空隙又は含有物を生じることなく、高純度の銅がＴＳＶを完全に充填するように、上記のレドックス系を用いて、高純度の銅を電着する。
【００９２】
図１及び図５〜図９において、誘電体層１２２、障壁層１２４及び導電層１２６は、図の縮尺に起因して明確には示されていないが、それらの層は、上記のように形成されており、図４ａ、図４ｂ及び図４ｃに示されるように存在すると見なされることに留意されたい。
【００９３】
図６〜図９は、充填されたＴＳＶ１０８ａ〜１０８ｃを含むシリコン基板１０４を基板１０２に取り付けるプロセスにおける所定のステップを説明する概略図である。また、この時点において、ウェハーの他の表面から種々の堆積された層を必要に応じて除去することが実行される場合がある。たとえば、銅電着はウェハーの上側表面全体を覆い、この場合、たとえば、化学機械研磨（ＣＭＰ）によって除去することができる。本明細書において記述されるプロセスを実行する過程において堆積された余分な材料を除去するのに適した方法は、当業者が必要に応じて選択することができる。これらの層、及びそれらの層を除去するためのステップは、図には示されていないが、当業者であれば容易に理解し、認識するであろう。
【００９４】
図６では、新たに形成されたＴＳＶ１０８ａ〜１０８ｃを含むウェハーが薄片化されており、それにより、ＴＳＶ１０８ａ〜１０８ｃの下端又は底端を露出し、後続のステップにおいてＴＳＶ１０８ａ〜１０８ｃを電気的に接続できるようにする。薄片化は、半導体ウェハー、チップ等を薄くするための任意の既知の方法によって実行することができる。
【００９５】
図７では、充填されたＴＳＶ１０８ａ〜１０ｃを含むシリコン基板１０４が、基板１０２上に、又は基板１０２に隣接して配置される。図示されるように、基板１０２は、図１に示される配線に類似の電気配線層１１６を含む。図示されるように、図７では、ＴＳＶ１０８ａ〜１０ｃが電気配線１１６の露出した部分と接触することになる箇所に、はんだビード又はボール１１２ａ、１１２ｂ及び１１２ｃが配置されている。はんだビード１１２ａ〜１１２ｃは、錫−鉛はんだ、又はそのように取り付けるために用いられる任意の他の既知のはんだ材料のような任意の適切な材料から形成することができ、任意の既知の方法によって堆積することができる。
【００９６】
図８に示されるように、次のステップは、基板１０２内の電気配線１１６と接触しているはんだビード１１２ａ〜１１２ｃにＴＳＶ１０８ａ〜１０８ｃをそれぞれ接触させることであり、それによって、それぞれのはんだビード１１２ａ〜１１２ｃを介して、個々のＴＳＶ１０８ａ〜１０８ｃと電気配線１１６との間に電気的接続が形成される。その接触は、任意の既知の方法によって行なうことができる。
【００９７】
図９に示されるように、シリコン基板１０４と基板１０２との間に残った任意の空間を充填するために、アンダーフィル材料１１８ａを追加することができる。一実施形態では、アンダーフィル材料は、ＴＳＶをはんだビードに接触させるステップの後に配置され、別の実施形態では、アンダーフィル材料１１８ａは、接触させる前に基板に被着される。理解されるように、アンダーフィル材料１１８ａは、はんだビードの前又は後に被着することができる。
【００９８】
「ビアラスト」手法においてボンディング後にＴＳＶが形成される実施形態では、エッチングのステップは、シリコン基板（図示せず）の全厚を貫通するＴＳＶを形成することができることに留意されたい。いくつかのそのような場合には、ウェハーが既にボンディングされている下側層は、エッチストップ層としての役割を果たすことができる。
【００９９】
別の実施形態では、ＴＳＶが非常に大きい、すなわち、約２０μｍ〜約５０μｍの直径を有するいくつかの応用例では、ＴＳＶを完全に充填する必要はない場合があり、代わりに、内側が厚く覆われる限り、銅の高い導電率が、ＴＳＶの必要とされる導電率を十分に与えることができる。
【０１００】
図１０〜図１２は、本発明の別の実施形態による、３Ｄデバイスの一部を形成するために、ウェハー内にＴＳＶを形成し、そのウェハーを基板上に実装するプロセスのステップを説明する概略的な断面図である。
【０１０１】
図１０は、ビア２２０が形成された後の、図４ｃに対応するプロセスの時点におけるＴＳＶが形成されているウェハーを示しており、誘電体層２２２、障壁層２２４及び基礎金属導電層２２６が図４、図４ａ、図４ｂ及び図４ｃの実施形態に示されるような順序で側壁上に堆積されており、それゆえ、堆積される材料及び方法は、上記で説明されたのと同じである。
【０１０２】
本発明のこの実施形態によるプロセスの次のステップは、ウェハー２００において、上記のような電着プロセスによって、ビア２２０の内側が相対的に厚くかつ均一な高純度の銅層でそれぞれ覆われるが、完全には充填されず、図１１に示されるように、内側が覆われたＴＳＶ２０８を形成する。銅が基礎金属層２２６上に析出し、ＴＳＶの内壁が高純度の銅の厚い層によって完全に覆われるように、高純度の銅が上記のレドックス系を用いて電着される。本発明の実施形態によれば、高純度の銅層自体は、空隙又は含有物を概ね含まない。その層は、相対的に大きなサイズのＴＳＶと結合されるときに、ＴＳＶ２０８を完全に充填することを必要とせずに、十分な導電率を与える厚みを有する。したがって、この実施形態では、図１１に概略的に示されているように、ＴＳＶ２０８は、１つの大きな中央開口部２２８を含み、本発明のこの実施形態によるプロセスによって、ビア２２０は完全に充填されるのではなく、代わりに、高純度の銅の均一な厚い層で覆われる。
【０１０３】
ＴＳＶ２０８を形成した後に、ウェハー２００を薄片化して、図１２に示される段階におけるウェハーを提供する。図１２では、新たに形成されたＴＳＶ２０８を含むウェハーが薄片化されており、それによって、ＴＳＶ２０８の下端又は底端を露出させ、後続のステップにおいてＴＳＶ２０８を電気的に接続できるようにする。薄片化は、半導体ウェハー、チップ等を薄くするための任意の既知の方法によって実行することができる。
【０１０４】
図１２に示される実施形態では、誘電体層２２２、障壁層２２４、基礎金属層２２６及び高純度の銅層２０８を含む層が、ウェハー２００の上側表面から未だ除去されていないことに留意されたい。これらの層は、図２〜図９に関して説明された本発明の実施形態においても存在するが、その実施形態を説明する際に、これらの層を除去するステップは具体的に示されなかった。そのようなステップは、本発明による高純度の銅を電気めっきするステップの後に実行されることになっており、図５に示されているプロセスの時点では既に完了している。その実施形態では、及び図１２に関して説明される実施形態では、銅層は、たとえば、ＣＭＰによって単に除去することができるか、又はパターニングして、ウェハーのその表面上に電気回路を形成することができる。後者の場合に、パターニングされた電気回路が望まれる場合、そのパターンは、高純度の銅を電着するステップの前に、フォトレジストプロセスによって形成することができる。高純度の銅を電着するステップの後にパターン形成ステップを実行することもできるが、高純度の銅を電着するステップの前に、たとえば、フォトレジストプロセスによってパターンを形成する方が、より効率的であると考えられる。
【０１０５】
本明細書及び特許請求の範囲全体を通して、開示される範囲及び比の数値的な限界は組み合わせることができ、間に入る全ての値を含むものと見なされることに留意されたい。したがって、たとえば、１〜１００及び１０〜５０の範囲が具体的に開示された場合、１〜１０、１〜５０、１０〜１００及び５０〜１００の範囲は、間に入る整数値であるので、本開示の範囲内にあると見なされる。さらに、全ての数値は、「約」という修飾語が具体的に示される、示されないにかかわらず、「約」という語句が前置されると見なされる。最後に、開示される要素及び構成要素の全ての取り得る組み合わせは、具体的に言及される、言及されないにかわらず、開示の範囲内にあると見なされる。すなわち、「一実施形態において」のような用語は、そのような実施形態が本明細書において開示されるありとあらゆる他の実施形態と組み合わせることができることを当業者に明白に開示していると見なされる。
【０１０６】
本発明の原理が特定の実施形態との関連で説明され、実施形態は例示のために提供されるが、その種々の変更が、本明細書を読んだ当業者には明らかになることを理解されたい。それゆえ、本明細書において開示される発明は、添付の特許請求の範囲内に入るような変更を包含することを意図するものと理解されたい。本発明の範囲は、添付の特許請求の範囲によってのみ制限される。
【図１】
0005743907.tif 000004
【図２】
0005743907.tif 000005
【図３】
0005743907.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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