(57)【特許請求の範囲】
【請求項１】
デジタル信号を入力するデジタル部と、該デジタル部によって入力されたデジタル信号に基づく第１および第２の参照信号を第１クロックにしたがってサンプリングし、サンプリングされた前記第１および第２の参照信号を第２クロックにしたがって保持して転送するサンプル・ホールド部と、該サンプル・ホールド部によって転送された信号をアナログ信号として出力するコンテニアス部とを備えたサンプリング回路と、
前記コンテニアス部に対しては、前記第２クロック信号にジッタを加えることなく供給し、少なくとも前記サンプル・ホールド部に対しては、ジッタを付加した前記第１クロック信号を供給するクロック信号供給部とを備え、
前記サンプル・ホールド部の前記第１の参照信号に電源電圧を印加し、前記第２の参照信号にチャージポンプ回路で生成した負電源電圧を印加することを特徴とするＤ／Ａ変換器。
【請求項２】
前記サンプル・ホールド部が、前記第１および第２の参照信号によって生じる電荷を蓄積するキャパシタと、該キャパシタに電荷をサンプリングするスイッチング素子とを備え、該スイッチング素子は、ジッタが加えられた前記第１クロック信号にしたがってオン・オフ動作をすることを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
量子化回路から出力された出力信号をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするΔΣ型Ａ／Ｄ変換器。
【請求項４】
複数段カスケード接続された残差演算ステージにおいて、サブＡ／Ｄ変換器により変換されたデジタル信号を再びアナログ信号に変換する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするパイプライン型Ａ／Ｄ変換器。
【請求項５】
逐次比較レジスタのビット列をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とする逐次比較型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器に関し、より詳細には、チャージポンプ回路の出力電圧のノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
現在、電子機器に対する小型化の要求はますます強くなっている。プリント基板上の実装面積の削減や部品コストを抑えるため、電子機器に搭載される電子部品において、負電源電圧を生成するチャージポンプ回路を内蔵することによって、出力信号及び入力信号のＤＣカット用コンデンサを不要としたＤ／Ａ（デジタル／アナログ）変換器及びＡ／Ｄ（アナログ／デジタル）変換器がある。
【０００３】
チャージポンプ（Ｃｈａｒｇｅ  ｐｕｍｐ）回路は、複数のコンデンサとスイッチで構成され入力電圧によってあるコンデンサ（フライングコンデンサともいう）を充電し、フライングコンデンサに蓄えられた電荷を別のコンデンサ（出力コンデンサともいう）に転送することにより、入力電圧を昇圧、降圧、もしくは極性反転した電圧を発生するための電子回路である。スイッチングによって電圧生成の動作をする電源生成回路としては、スイッチング電源、ＤＣＤＣコンバータ等もここでいうチャージポンプ回路に含まれる。
【０００４】
Ｄ／Ａ変換器及びＡ／Ｄ変換器は、電子機器のオーディオの機能などに多く利用される電子部品であり、特に、ノイズ対策が必要とされる電子部品であるが、チャージポンプ回路は、このチャージポンプ回路内で充放電するコンデンサにスイッチング操作による急峻なオン／オフ電流が流れることによって、周期的なスイッチングノイズを発生することが知られている。
【０００５】
Ａ／Ｄ変換器は、アナログ信号をデジタル信号に変換する電子回路で、Ａ／Ｄコンバータ（ＡＤＣ）ともいう。この逆がＤ／Ａ変換回路である。変換方式の一種として見た場合は、Ａ／Ｄ変換はパルス符号変調で、Ａ／Ｄ変換のような操作をより一般にはデジタイズという。
基本的なＡ／Ｄ変換の操作は、まず、サンプリング周波数で入力を標本化し、それを量子化することで行われる。標本化にともなう折り返し雑音は、重要な問題である。また、量子化にともなう量子化誤差による量子化雑音もある。Ａ／Ｄ変換の操作によって種々の型に分類されている。以下に、その代表的な例について説明する。
【０００６】
まず、逐次比較型及びパイプライン型は、比較器の他にＤ／Ａ変換器も用意し、入力とＤ／Ａ変換器の出力とを比較しながら１ｂｉｔずつ精度を上げていく。したがって、ｎｂｉｔの場合は、ｎ回の比較を行う必要があるが、比較器１つを用いてループ状にｎ回の操作を行う場合が逐次比較型である。つまり、Ａ／Ｄ変換器の一種で、一つのコンパレータ（比較器）で大小比較を何度も繰り返し実行する手法が逐次比較型である。この逐次比較型のＡ／Ｄ変換器は、コンパレータと逐次比較レジスタとＤ／Ａ変換器でと構成されている。回路構成はシンプルであるが、分解能を高めるほど比較回数が増えるため高速動作は苦手である。
【０００７】
これに対して、パイプライン処理のように、ｎ段階の回路構成で処理する場合がパイプラン型である。Ａ／Ｄ変換器の一種で、各ケタの判定用に１ビット〜１．５ビットといった低分解能のＡ／Ｄ変換回路を多段用意してパイプライン動作で行うことで，１クロックで複数の処理を進める。パイプラインの各ステージには，Ｄ／Ａ変換器とサブＡＤＣ（比較器）が集積されている。
【０００８】
パイプライン型Ａ／Ｄ変換器では，各段で入力レベルの位置を判定する。「１」の場合は、その分だけ入力レベルを差し引いた後で増幅（１ビットの場合は２倍）し、次段で次のケタの値を判定する。このため常に演算増幅が必要になる。この演算増幅の精度が悪いと、後段のＡ／Ｄ変換の精度が悪化するため、オペアンプと負帰還回路を用いて精度を高めている。例えば、サンプル・ホールド回路と第１ステージのＤ／Ａ変換器で構成される初段は、１０ビット分解能であれば出力電圧の誤差の許容値が１／２１０以下と非常に厳しい値が求められる。
【０００９】
次に、ΔΣ（デルタ・シグマ）型は、アナログ信号をデジタル符号に変換する際に、高速で標本化した量子化雑音のパワースペクトル密度（ＰＳＤ）分布の形状を整形し、通過帯域のダイナミックレンジを向上させることによって、より小さな量子化語長数で符号化する回路形式全体を指す場合と、量子化雑音を整形する部分（ノイズシェーピング）を指す場合とがある。近年の半導体技術の発達や精度の必要なアナログ的な部分が少ないなどの点から音声処理用のＡ／Ｄ変換（ＡＤＣ）及びＤ／Ａ変換（ＤＡＣ）で多用されている。
【００１０】
図１は、従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＥＥ）を説明するための回路構成図で、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）にチャージポンプ回路で生成した負電源電圧ＶＥＥを印加したＤ／Ａ変換器を説明するための回路構成図である。このＤ／Ａ変換器は、後述するサンプリング回路１６０と制御回路（クロック信号供給部）１５９とを備えており、サンプリング回路１６０の上側参照信号Ｖｒｅｆ＿Ｈ（第１の参照信号）には、電源電圧ＶＤＤを印加し、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）には、チャージポンプ回路（図中に“ＣＰ”で示す）１７０で生成した負電源電圧ＶＥＥを印加している。
【００１１】
例えば、ＶＥＥは（ＶＳＳ−ＶＤＤ）の電位で表される。サンプリング回路１６０において、キャパシタ１１１ｐには、スイッチ１５１ｐ〜１５５ｐによってサンプリングされた参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが加えられ、ＶＳＳ基準で電荷が蓄積される。キャパシタ１１１ｐに蓄積された電荷は、スイッチ１５１ｐ〜１５５ｐの切り替えにしたがって演算増幅器１５０１の反転入力端子に入力される。
【００１２】
同様に、キャパシタ１１１ｎには、スイッチ１５１ｎ〜１５５ｎによってサンプリングされた参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが加えられ、接地電圧ＶＳＳ基準で電荷が蓄積される。キャパシタ１１１ｎに蓄積された電荷は、スイッチ１５１ｎ〜１５５ｎの切り替えにしたがって演算増幅器１５０１の非反転入力端子に入力される。演算増幅器１５０１は、反転入力端子と非反転入力端子とから入力された信号をアナログの出力信号Ｐｏｕｔ，Ｎｏｕｔとして出力する。
【００１３】
図２（ａ），（ｂ）は、図１に示したＤ／Ａ変換器のレベルダイヤを説明するための図である。図１に示したＤ／Ａ変換器の出力信号は、ＶＳＳ基準にＶＤＤ〜ＶＥＥの範囲で出力される。また、Ｄ／Ａ変換器１４０の後段には、一般に出力波形の平滑化のためにスムージングフィルタ回路（図中に“ＳＭＦ”で示す）１４１が設けられている。このＤ／Ａ変換器１４０は、デジタル部１５０ｃと、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとからなるサンプリング回路１６０と、制御回路（クロック信号供給部）１５９とで構成されている。サンプリング回路１６０の下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）には、チャージポンプ回路（図中に“ＣＰ”で示す）１７０で生成した負電源電圧ＶＥＥを印加している。
【００１４】
しかしながら、上述したチャージポンプ回路で生成した負電源電圧ＶＥＥをＤ／Ａ変換器の下側参照信号Ｖｒｅｆ＿Ｌとして使用すると、チャージポンプ回路の出力電圧にはスイッチング動作に起因する周期ノイズが重畳しているため、後述するように、参照信号に重畳したノイズがサンプリング動作により折り返されてＤ／Ａ変換器の出力信号に現れる。
【００１５】
Ｄ／Ａ変換器のノイズ対策の従来例としては、例えば、特許文献１に記載されたＤ／Ａ変換器のように、下側参照信号Ｖｒｅｆ＿ＬにＶＳＳを使用し、Ｄ／Ａ変換器を電源電圧ＶＤＤ〜ＶＳＳの範囲で動作させることで負電源電圧ＶＥＥのノイズを回避する方法がある。
図３は、従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＳＳ）を説明するための回路構成図である。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
【００１６】
図４（ａ），（ｂ）は、図３に示したＤ／Ａ変換器のレベルダイヤを説明するための図で、上側参照信号Ｖｒｅｆ＿Ｈに電源電圧ＶＤＤを印加し、下側参照信号Ｖｒｅｆ＿ＬにＶＳＳを印加したＤ／Ａ変換器とレベルダイヤグラムを説明するための図である。なお、図２と同じ機能を有する構成要素には同一の符号を付してある。
図３に示すＤ／Ａ変換器は、基準電圧Ｖｃｏｍ基準で入力信号をサンプリングすることで、出力信号はＶｃｏｍ信号基準にＶＤＤ〜ＶＳＳの範囲で出力される。ただし、Ｄ／Ａ変換後の出力信号をＶＳＳ基準に出力するためには、後段のＳＭＦでレベルシフトする必要がある。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０１２−２３６１６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述したように、従来のＤ／Ａ変換器は、電源電圧ＶＤＤ〜ＶＳＳの範囲で動作させることで、チャージポンプ回路の出力電圧に重畳しているノイズを回避して、Ｄ／Ａ変換器の後段でレベルシフトすることでＶＳＳ基準の信号を出力している。そのため、従来例では、新たに基準信号Ｖｃｏｍを生成する必要がある。また、Ｄ／Ａ変換器の出力信号はＶｃｏｍ電圧基準であるため、出力信号をＶＳＳ基準で出力させるためにはＤ／Ａ変換器の後段にレベルシフト回路を追加する必要もある。
【００１９】
図４（ｂ）に示すように、従来のＤ／Ａ変換器では、基準信号Ｖｃｏｍで入力信号をサンプリングすると、信号範囲がＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＤ／Ａ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るという問題がある。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、チャージポンプ回路で生成した負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌとして使用して信号範囲をＶＤＤ〜ＶＥＥとするため、チャージポンプ回路の出力電圧のノイズの影響を低減することができるＤ／Ａ変換器及びそのＤ／Ａ変換器を用いたＡ／Ｄ変換器を提供することにある。
【課題を解決するための手段】
【００２０】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、デジタル信号を入力するデジタル部と、該デジタル部によって入力されたデジタル信号に基づく第１および第２の参照信号を第１クロック（φ１’）にしたがってサンプリングし、サンプリングされた前記第１および第２の参照信号を第２クロック（φ２）にしたがって保持して転送するサンプル・ホールド部（１５０ｂ）と、該サンプル・ホールド部によって転送された信号をアナログ信号として出力するコンテニアス部（１５０ａ）とを備えたサンプリング回路（１６０）と、前記コンテニアス部に対しては、前記第２クロック信号（φ２）にジッタを加えることなく供給し、少なくとも前記サンプル・ホールド部に対しては、ジッタを付加した前記第１クロック信号（φ１’）を供給するクロック信号供給部（１５９）とを備え、前記サンプル・ホールド部の前記第１の参照信号（Ｖｒｅｆ＿Ｈ）に電源電圧ＶＤＤを印加し、前記第２の参照信号（Ｖｒｅｆ＿Ｌ）にチャージポンプ回路で生成した負電源電圧（ＶＥＥ）を印加することを特徴とする。（図１１；実施例１）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記サンプル・ホールド部が、前記第１および第２の参照信号によって生じる電荷を蓄積するキャパシタ（１１１ｐ，１１１ｎ）と、該キャパシタに電荷をサンプリングするスイッチング素子（１５１ｐ，１５１ｎ，１５２ｐ，１５２ｎ，１５３ｐ，１５３ｎ）とを備え、該スイッチング素子は、ジッタが加えられた前記第１クロック信号にしたがってオン・オフ動作をすることを特徴とする。
【００２１】
また、請求項３に記載の発明は、量子化回路から出力された出力信号をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするΔΣ型Ａ／Ｄ変換器である。（図１２；実施例２）
また、請求項４に記載の発明は、複数段カスケード接続された残差演算ステージにおいて、サブＡ／Ｄ変換器により変換されたデジタル信号を再びアナログ信号に変換する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とするパイプライン型Ａ／Ｄ変換器である。（図１３；実施例３）
また、請求項５に記載の発明は、逐次比較レジスタのビット列をアナログ変換して演算回路にフィードバック信号を出力する請求項１又は２に記載のＤ／Ａ変換器を備えていることを特徴とする逐次比較型Ａ／Ｄ変換器である。（図１４；実施例４）
【発明の効果】
【００２２】
本発明によれば、チャージポンプ回路で生成した負電源電圧ＶＥＥに重畳したノイズの影響を低減し、負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌに使用し、信号範囲をＶＤＤ〜ＶＥＥとしてＶｃｏｍ信号の追加を不要としたＤ／Ａ変換器を提供することができる。そして、このような効果を、ジッタが加えられていない第１クロック信号に基づいてコンテニアス部を動作させ、ジッタが加えられた第２クロック信号に基づいてサンプル・ホールド部を動作させることによって得られる。
【００２３】
また、本発明のＤ／Ａ変換器をΔΣ型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器、逐次比較型Ａ／Ｄ変換器のそれぞれのローカルＤ／Ａ変換器として用いることにより、チャージポンプ回路で生成した負電源電圧ＶＥＥを下側参照信号Ｖｒｅｆ＿Ｌとして使用して信号範囲をＶＤＤ〜ＶＥＥとしてＶｃｏｍ信号の追加を不要としたＡ／Ｄ変換器を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＥＥ）を説明するための回路構成図である。
【図２】（ａ），（ｂ）は、図１に示したＤ／Ａ変換器のレベルダイヤを説明するための図である。
【図３】従来のＤ／Ａ変換器（信号範囲；ＶＤＤ〜ＶＳＳ）を説明するための回路構成図である。
【図４】（ａ），（ｂ）は、図３に示したＤ／Ａ変換器のレベルダイヤを説明するための図である。
【図５】各実施例の基礎となるサンプリング回路を説明するための回路構成図である。
【図６】（ａ）〜（ｄ）は、参照信号Ｖｒｅｆに周期ノイズがない場合の、各実施例のサンプリング回路の動作を説明するための図である。
【図７】（ａ）〜（ｃ）は、図６に示した動作において出力される信号を説明するための図である。
【図８】（ａ）〜（ｄ）は、図５に示したサンプリング回路の参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。
【図９】（ａ）〜（ｃ）は、図８に示した周期ノイズについて説明するための図である。
【図１０】（ａ）〜（ｃ）は、サンプリング回路において、サンプル・ホールド部のクロック信号にジッタを加えた場合の周期ノイズについて説明するための図である。
【図１１】本発明の実施例１に係るＤ／Ａ変換器を説明するための回路構成図である。
【図１２】本発明の実施例２に係るＤ／Ａ変換器を用いたΔΣＡ／Ｄ変換器を説明するためのブロック図である。
【図１３】本発明の実施例３に係るＤ／Ａ変換器を用いたパイプランＡ／Ｄ変換器を説明するためのブロック図である。
【図１４】本発明の実施例４に係るＤ／Ａ変換器を用いた逐次比較Ａ／Ｄ変換器のブロック図である。
【発明を実施するための形態】
【００２５】
以下、本発明の各実施例の説明に先立って、本発明のサンプリング回路及びこのサンプリング回路を用いたＤ／Ａ変換器の考え方について説明する。
以下に説明するサンプリング回路は、各実施例の基礎となるサンプリング回路である。このサンプリング回路は、デジタル部とサンプル・ホールド部とコンテニアス部とによって構成されている。このような構成のうち、デジタル部は、一般的なデジタル回路で構成され、量子化され、離散化された信号を伝達する構成である。サンプル・ホールド部は、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、離散化された信号を伝達する構成である。また、コンテニアス部は、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、離散化されていない信号を伝達する構成である。
【００２６】
なお、上述した信号の「伝達」とは、信号を他の回路に出力することを意味するものとする。また、本明細書では、標本化とは、連続信号（アナログ信号）を時間的に区切る、所謂サンプリング処理することをいい、量子化とは、信号を振幅値で区切る処理をいうものとする。
各実施例の基礎となるサンプリング回路を説明するにあたっては、説明を分かり易くするためにシングルエンドのサンプリング回路を例に挙げる。
【００２７】
図５は、各実施例の基礎となるサンプリング回路を説明するための回路構成図である。このサンプリング回路は、信号をサンプル、ホールドするサンプル・ホールド部とアナログ信号を処理するコンテニアス部として機能する。なお、図５において、デジタル信号を扱うデジタル部は図示していない。デジタル部は、図５に示したサンプリング回路のさらに前段に設けられている。
【００２８】
図５に示したサンプリング回路は、キャパシタ１１１，１１２，１１３と、演算増幅器１２１とを備えている。キャパシタ１１１には、スイッチ１０１，１０２によってサンプリングされた参照信号Ｖｒｅｆ（サンプリング後の参照信号Ｖｒｅｆを入力信号Ｖｉｎという）が加えられ、電荷が蓄積される。キャパシタ１１１に蓄積された電荷は、スイッチ１０１，１０２の切り替えにしたがって演算増幅器１２１の反転入力端子に入力される。演算増幅器１２１は、基準信号Ｖｃｏｍ１を非反転入力端子から入力し、出力信号の振幅の中心レベルをＶｃｏｍ１としたアナログの出力信号Ｖｏｕｔを出力する。
【００２９】
ここで、図５に示した参照信号Ｖｒｅｆは、図１及び図３に示したＶｒｅｆ＿Ｈ／Ｖｒｅｆ＿Ｌを意味し、図示していないが、デジタル部から供給されるデジタル信号に基づいてＶｒｅｒ＿Ｈ／Ｖｒｅｆ＿Ｌが選択される。
ここで、図５に示す回路構成では、参照信号Ｖｒｅｆと基準信号Ｖｃｏｍ１にノイズが重畳した場合、ゲイン０ｄＢで出力波形に現れるためノイズに対する感度が最も高い。各実施例では、参照信号Ｖｒｅｆにノイズが重畳した場合について説明するが、参照信号Ｖｒｅｆ以外にノイズが重畳した場合でも同様の考察が適用できる。参照信号Ｖｒｅｆ以外のノイズが重畳し得る信号の一例としては、例えば、基準信号Ｖｃｏｍ１が挙げられる。
【００３０】
（ｉ）周期ノイズが重畳されていない場合
図６（ａ）〜（ｄ）は、図５に示したサンプリング回路の参照信号Ｖｒｅｆに周期ノイズがない場合の動作を説明するための図である。
図６（ａ）は、参照信号Ｖｒｅｆのサンプリングタイミングを示している。図６（ｂ）は、キャパシタ１１１が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを示し、図６（ｃ）は、直流電圧である参照信号Ｖｒｅｆを示し、図６（ｄ）は、演算増幅器１２１から出力される、アナログ信号である出力信号Ｖｏｕｔを示している。
【００３１】
なお、図６（ｄ）において、実線で示した信号がキャパシタ１１１から転送されてきた電荷によって生じる入力信号Ｖｉｎであり、キャパシタ１１２を介したフィードバックによって破線で示した出力信号Ｖｏｕｔが生成される。
図７（ａ）〜（ｃ）は、図６に示した動作において出力される信号を説明するための図である。図７（ａ）に示したグラフは、図５に示したキャパシタ１１１から出力される信号を説明するための図で、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示している。図７（ｃ）に示したグラフは、出力信号Ｖｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。
【００３２】
図７（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図７（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図７（ａ）に示したように、キャパシタ１１１から出力された信号（図中にスペクトルｐで示す）は一定の周波数を有している。スペクトルｑは、入力信号Ｖｉｎにおけるノイズシェープされたフロアノイズを示す。スペクトルｐ，ｑがスイッチ１０１，１０２によってサンプリングされ、ホールド、放出されると、畳み込みによって、図７（ｃ）に示す出力信号Ｖｏｕｔが生成される。出力信号Ｖｏｕｔにおいて、スペクトルｐ，ｑが対称にミラーされている。
【００３３】
（ｉｉ）周期ノイズが重畳されている場合
次に、参照信号Ｖｒｅｆに周期ノイズがある場合について説明する。  
図８（ａ）〜（ｄ）は、図５に示したサンプリング回路の参照信号Ｖｒｅｆに周期ノイズがある場合の動作を説明するための図である。
図８（ａ）は、参照信号Ｖｒｅｆのサンプリングタイミングを示している。図８（ｂ）は、キャパシタ１１１が参照信号Ｖｒｅｆによって蓄積された電荷をホールド、放出するタイミングを示している。図８（ｃ）は、直流電圧である参照信号Ｖｒｅｆを示している。図８（ｄ）は、演算増幅器１２１から出力される、アナログ信号である出力信号Ｖｏｕｔを示している。
【００３４】
図８（ｃ）に示す周期ノイズＮ１が参照信号Ｖｒｅｆに発生している場合、サンプリング回路では、出力信号Ｖｏｕｔにも周期ノイズＮ１に対応する周期ノイズＮ２が発生することになる。
図８（ｃ），（ｄ）に示した周期ノイズを、図９（ａ）〜（ｃ）を使って説明する。
図９（ａ）〜（ｃ）は、図８に示した周期ノイズについて説明するための図である。図９（ａ）に示したグラフは、図９に示したキャパシタ１１１から出力される信号を説明するための図で、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示している。図９（ｃ）に示したグラフは、出力信号Ｖｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。
【００３５】
図９（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図９（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図９（ａ）で示したスペクトルを図５に示したスイッチ１０１，１０２でサンプリングし、ホールド、放出すると、周期ノイズＮ２は折り返され、周期ノイズＮ２’がＤＣ付近に現れる。そして、図９（ｃ）のグラフのように、畳み込みによって周期ノイズＮ２’が対称にミラーされ出力信号Ｖｏｕｔが生成される。周期ノイズＮ２’は、Ｄ／Ａ変換器が、例えば、オーディオ機器に用いられる場合、出力音声に使用される周波数領域（以下、ｉｎ−ｂａｎｄともいう）内に現れる。
【００３６】
本発明は、サンプリング回路などの機器を動作させるクロック信号にジッタを加えることにより、他の機器が出力する信号によってｉｎ−ｂａｎｄ内に現れる周期ノイズを拡散し、音声等の出力信号の信号品質が損なわれることを防ぐという技術思想に基づいてなされたものである。
本発明は、上述した目的を実現するため、Ｄ／Ａ変換器のサンプル・ホールド部のクロック信号にジッタを加えるようにしたものである。
【００３７】
図１０（ａ）〜（ｃ）は、サンプリング回路において、サンプル・ホールド部のクロック信号にジッタを加えた場合の周期ノイズについて説明するための図である。
図１０（ａ）に示したグラフは、図５に示したキャパシタ１１１から出力される信号を説明するための図で、入力信号Ｖｉｎをフーリエ変換により周波数軸に変換したスペクトルを示している。図１０（ｂ）に示したグラフは、キャパシタ１１１が入力信号Ｖｉｎによって蓄積された電荷をホールド、放出するタイミングを律するクロック信号をフーリエ変換により周波数軸に変換したスペクトルを示している。図１０（ｃ）のグラフは、出力信号Ｖｏｕｔをフーリエ変換により周波数軸に変換したスペクトルを示している。
【００３８】
図１０（ａ）〜（ｃ）に示したグラフのいずれにおいても、縦軸は信号のスペクトルの強度を示し、横軸は周波数を示している。図１０（ａ）〜（ｃ）のグラフ中に矢線で示した縦軸の位置は、周波数の基準（「０」）を示している。
図１０（ａ）に示したように、サンプル・ホールド部にジッタを加えたクロック信号を加えると、折り返し時に変調がかかり、周期ノイズＮ３’のスペクトルのピークが、周期ノイズＮ３のスペクトルのピークよりも小さくなっている。このことから、各実施例は、ｉｎ−ｂａｎｄ内に発生する周期ノイズを従来例よりも低減できることが明らかである。
【００３９】
このように、図１０に示した周期ノイズＮ３から周期ノイズＮ３’への変調において周波数拡散効果が得られるため、Ｄ／Ａ変換器においてｉｎ−ｂａｎｄ内に発生する周期ノイズを小さくすることができる。この周期ノイズは一例としては、チャージポンプ回路のスイッチング動作に起因する周期ノイズなどが挙げられる。このため、特に周期ノイズが動作に影響する電子部品に、後述する本発明の各実施例を適用し、この電子部品の周期ノイズを低減することができ、電子機器の小型化、構成の簡易化において有利である。
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００４０】
図１１は、本発明の実施例１に係るＤ／Ａ変換器を説明するための回路構成図である。なお、図１と同じ機能を有する構成要素には同一の符号を付してある。
本実施例１は、サンプリング回路をＤ／Ａ変換器に適用したものである。本実施例１のＤ／Ａ変換器は、サンプリング回路１６０と制御回路（クロック信号供給部）１５９とを備えている。サンプリング回路１６０は、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとを備え、チャージポンプ回路１７０は、サンプル・ホールド部１５０ｂに接続されている。
【００４１】
つまり、本発明の実施例１に係るＤ／Ａ変換器は、デジタル信号を入力するデジタル部と、このデジタル部によって入力されたデジタル信号に基づく入力信号をサンプリングし、サンプリングされた入力信号を保持して転送するサンプル・ホールド部１５０ｂと、このサンプル・ホールド部１５０ｂによって転送された信号をアナログ信号として出力するコンテニアス部１５０ａとを備えたサンプリング回路１６０と、コンテニアス部１５０ａに対しては、第１クロック信号φ２にジッタを加えることなく供給し、少なくともサンプル・ホールド部１５０ｂに対しては、ジッタを付加した第２クロック信号φ１’を供給するクロック信号供給部１５９とを備え、サンプル・ホールド部１５０ｂの第１の参照信号Ｖｒｅｆ＿Ｈに電源電圧ＶＤＤを印加し、第２の参照信号Ｖｒｅｆ＿Ｌにチャージポンプ回路１７０で生成した負電源電圧ＶＥＥを印加するように構成されている。
【００４２】
図１１に示したサンプリング回路１６０は、Ｖｒｅｆ＿Ｈの信号パスと、Ｖｒｅｆ＿Ｌの信号パスとを同時に示し、さらに全差動構成としたものであるが、図５乃至図１０で示したシングルエンド構成のサンプリング回路におけるノイズ重畳と同様の考察が適用できる。図１１に示したサンプリング回路１６０は、デジタル部（図示せず）とサンプル・ホールド部１５０ｂとコンテニアス部１５０ａとによって構成されている。
【００４３】
デジタル部は、一般的なデジタル回路で構成され、量子化され、標本化された信号を伝達する構成である。サンプル・ホールド部１５０ｂは、一般的なスイッチトキャパシタ回路（ＳＣ回路）で構成され、量子化されず、標本化された信号を伝達する構成である。コンテニアス部１５０ａは、一般的な連続信号回路（Ｃｏｎｔｉｎｕｏｕｓ回路）で構成され、量子化されず、標本化されていない信号を伝達する構成である。
【００４４】
図１１では、上述した構成のうち、デジタル信号を扱うデジタル部は、図示されておらず、コンテニアス部１５０ａとサンプル・ホールド部１５０ｂとが示されている。デジタル部は、図１１に示したサンプル・ホールド部１５０ｂのさらに前段に設けられている。つまり、図２及び図４に示したデジタル部１５０ｃに相当している。
サンプリング回路１６０は、入力されたデジタル信号に基づく入力信号（デジタル信号に基づいてＶｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌが選択され、キャパシタ１１１ｐにサンプリングされた参照信号Ｖｒｅｆ＿Ｈ、あるいはＶｒｅｆ＿Ｌを入力信号Ｖｉｎ＿ｐ１、キャパシタ１１１ｎにサンプリングされた参照信号Ｖｒｅｆ＿Ｈ、あるいはＶｒｅｆ＿Ｌを入力信号Ｖｉｎ＿ｎ１という）を間欠的にサンプリングし、サンプリングされた信号をホールド、転送するサンプル・ホールド部１５０ｂと、このサンプル・ホールド部１５０ｂによって転送された信号を、アナログ信号Ａｏｕｔとして出力するコンテニアス部１５０ａとを備えている。
【００４５】
制御回路１５９は、ジッタを含まないクロック信号φ１，φ２、ジッタが加えられたクロック信号φ１’，φ２’を生成して出力する。クロック信号φ１は、クロック信号φ２と同時にＨにならない、ノンオーバーラップ信号である。ジッタが加えられていないクロック信号φ２は、コンテニアス部１５０ａに入力され、ジッタが加えられたクロック信号φ１’は、サンプル・ホールド部１５０ｂに入力される。
【００４６】
サンプル・ホールド部１５０ｂは、入力信号Ｖｉｎ＿ｐ１及びＶｉｎ＿ｎ１によって生じる電荷を蓄積するキャパシタ１１１ｐ，１１１ｎと、キャパシタ１１１ｐ，１１１ｎに蓄積するスイッチ１５１ｐ，１５２ｐ，１５３ｐ，１５１ｎ，１５２ｎ，１５３ｎとを備えている。
つまり、サンプル・ホールド部１５０ｂは、入力信号によって生じる電荷を蓄積するキャパシタ１１１ｐ，１１１ｎと、このキャパシタ１１１ｐ，１１１ｎに電荷をサンプリングするスイッチング素子１５１ｐ，１５１ｎ，１５２ｐ，１５２ｎ，１５３ｐ，１５３ｎとを備え、このスイッチング素子１５１ｐ，１５１ｎ，１５２ｐ，１５２ｎ，１５３ｐ，１５３ｎは、ジッタが加えられた第２クロック信号φ１’にしたがってオン・オフ動作をする。
【００４７】
スイッチ１５１ｐ及び１５２ｎ、キャパシタ１１１ｐ、スイッチ１５３ｐは、互いに直列に接続されていて、スイッチ１５１ｎ及び１５２ｐ、キャパシタ１１１ｎ、スイッチ１５３ｎは互いに直列に接続されている。スイッチ１５１ｐ，１５２ｐ，１５３ｐ，１５１ｎ，１５２ｎ，１５３ｎは、クロック信号φ１’にしたがってスイッチング動作を行っている。
【００４８】
コンテニアス部１５０ａは、キャパシタ１１１ｐと直列に接続されたスイッチ１５５ｐ、スイッチ１５５ｐの一端に反転入力端子が接続された演算増幅器１５０１と、演算増幅器１５０１の非反転出力端子Ｐｏｕｔとスイッチ１５１ｐ、キャパシタ１１１ｐ間とに接続されたスイッチ１５４ｐと、演算増幅器１５０１の非反転出力端子Ｐｏｕｔと反転入力端子との間に接続されたキャパシタ１１２ｐと、キャパシタ１１１ｎと直列に接続されたスイッチ１５５ｎ、スイッチ１５５ｎの一端に非反転入力端子が接続された演算増幅器１５０１と、演算増幅器１５０１の反転出力端子Ｎｏｕｔとスイッチ１５１ｎ、キャパシタ１１１ｎ間とに接続されたスイッチ１５４ｎと、演算増幅器１５０１の反転出力端子Ｎｏｕｔと非反転入力端子との間に接続されたキャパシタ１１２ｎとを備えている。コンテニアス部１５０ａのスイッチ１５４ｐ，１５５ｐ，１５４ｎ，１５５ｎは、ジッタがないクロック信号φ２にしたがってスイッチング動作を行っている。
【００４９】
図１１に示したサンプリング回路１６０では、サンプル・ホールド部１５０ｂとコンテニアス部１５０ａとがキャパシタ１１１ｐ，１１１ｎを共有している。つまり、キャパシタ１１１ｐ，１１１ｎは、サンプル・ホールド部１５０ｂとしても、コンテニアス部１５０ａとしても機能する。
なお、キャパシタ１１２ｐ，１１２ｎを有することによって、コンテニアス部１５０ａにはＬＰＦ（Ｌｏｗ−ｐａｓｓ  ｆｉｌｔｅｒ）が形成され、キャパシタ１１２ｐとキャパシタ１１１ｐの容量比及びキャパシタ１１２ｎとキャパシタ１１１ｎの容量比、とスイッチング周波数によってＬＰＦのカットオフ周波数が決まる。なお、このようなキャパシタ１１２ｐ、１１２ｎは、本実施例１のサンプリング回路に必須の構成ではない。
【００５０】
本実施例１のサンプリング回路１６０には、上側参照信号Ｖｒｅｆ＿Ｈ（第１の参照信号）に電源電圧ＶＤＤが印加され、下側参照信号Ｖｒｅｆ＿Ｌ（第２の参照信号）にチャージポンプ回路１７０で生成した負電源電圧ＶＥＥが印加される。サンプル・ホールド部１５０ｂでは、参照信号Ｖｒｅｆ＿Ｈ，Ｖｒｅｆ＿Ｌをキャパシタ１５１ｐ及び１５１ｎにＶＳＳ基準で入力信号Ｖｉｎ＿ｎ１，Ｖｉｎ＿ｐ１としてサンプリングし、コンテニアス部１５０ａにおいてキャパシタ１５２ｐ，１５１ｎに蓄積された電荷をアナログ出力信号Ｐｏｕｔ，ＮｏｕｔとしてＶＳＳ基準で出力する。
【００５１】
このような本実施例１によれば、サンプル・ホールド部１５０ｂは離散化された信号を伝達することを特徴としており、信号成分はＤＣ成分であるため、動作クロックに加えられたジッタにより信号成分は変調がかからない。しかし、チャージポンプ回路で生成した負電源電圧ＶＥＥを参照信号Ｖｒｅｆ＿Ｌとして使用した場合、ＶＥＥにはチャージポンプ回路のスイッチング動作に起因する周期ノイズが重畳しているがＡＣ成分であるため、動作クロックに加えられたジッタによりノイズ成分には変調がかかり、ノイズ拡散効果が得られる。
【００５２】
つまり、ＳＴＦ（Ｓｉｇｎａｌ  Ｔｒａｎｓｆｅｒ  Ｆｕｎｃｔｉｏｎ）には変化せず、ＮＴＦ（Ｎｏｉｓｅ  Ｔｒａｎｓｆｅｒ  Ｆｕｎｃｔｉｏｎ）のみにジッタによる変調をかけることができ、混入する周期ノイズを信号成分と効率的に分離することができる。
このため、伝達すべき信号にノイズを加えることなく、ｉｎ−ｂａｎｄ内のノイズだけを分散し、そのスペクトルのピークを低減することができる。
【００５３】
上述した本実施例１によれば、チャージポンプ回路等のＤ／Ａ変換器周辺の機器から発生するノイズを低減するのではなく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化することができる。このため、Ｄ／Ａ変換器周辺の他の機器の構成を変更することなく、Ｄ／Ａ変換器のみを変更してＤ／Ａ変換器に対するノイズの影響を低減することができる。これにより、Ｄ／Ａ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができ、内部信号範囲の制限がなくなり、さらに基準信号Ｖｃｏｍの生成を不要とすることができる。
【００５４】
また、本実施例１は、デジタル部には、ジッタが加えられたクロック信号φ１’，φ２’を入力するようにしても、ジッタを加えないクロック信号φ１，φ２を入力するようにしてもよく、Ｄ／Ａ変換器自身のノイズに対する耐性を強化する効果は全く損なわれることはない。
さらに、本実施例１は、Ｄ／Ａ変換器を単体の構成とする場合、図１１に示した制御回路１５９が１つのサンプリング回路に対応付けて設けられる。また、本実施例１は、図１１に示したＤ／Ａ変換器のサンプリング回路を他の機器として構成する場合、制御回路１５９を機器の外部に設けるものであってもよい。
【実施例２】
【００５５】
図１２は、本発明の実施例２に係るＤ／Ａ変換器を用いたΔΣ型Ａ／Ｄ変換器を説明するためのブロック図である。本実施例２のΔΣ型Ａ／Ｄ変換器２００は、量子化回路から出力された出力信号をアナログ変換して演算回路にフィードバック信号を出力するＤ／Ａ変換器を備えている。つまり、アナログ信号の入力信号ＩＮとＤ／Ａ変換器（図中に“ＤＡＣ”で示す）２４０からのフィードバック後の差分信号を出力する演算回路２１０と、この演算回路２１０からの差分信号を積分するフィルタ回路２２０と、このフィルタ回路２２０の出力信号を量子化によりデジタル変換して出力信号ＯＵＴを出力する量子化回路２３０と、この量子化回路２３０から出力された出力信号ＯＵＴをアナログ変換して演算回路２１０にフィードバック信号を出力するＤ／Ａ変換器２４０とを備えて構成されている。
【００５６】
ここで、Ｄ／Ａ変換器２４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１２に示したΔΣＡ／Ｄ変換器におけるＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路２１０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。
【００５７】
そこで、上述した本実施例１に示したＤ／Ａ変換器を用いることにより、チャージポンプ回路の出力信号ＶＥＥに重畳するノイズの影響を低減することができ、Ａ／Ｄ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができる。これより、内部信号範囲の制限がなくなり、基準信号Ｖｃｏｍの生成を不要とすることができる。
【実施例３】
【００５８】
図１３は、本発明の実施例３に係るＤ／Ａ変換器を用いたパイプラン型Ａ／Ｄ変換器を説明するためのブロック図である。本実施例３のパイプライン型Ａ／Ｄ変換器３００は、複数段カスケード接続された残差演算ステージにおいて、サブＡ／Ｄ変換器により変換されたデジタル信号を再びアナログ信号に変換するＤ／Ａ変換器を備えている。つまり、複数段カスケード接続された残差演算ステージ３１０とデジタル回路３２０によって主に構成されている。このうち、残差演算ステージ３１０は、サブＡ／Ｄ変換器３３０（図中に“ＳＡＤＣ”で示す）とＤ／Ａ変換器３４０（図中に“ＤＡＣ”で示す）と演算回路３５０と残差演算増幅器３６０とによって構成されている。
【００５９】
残差演算ステージ３１０において、入力されたアナログ信号ＩＮは、それぞれのサブＡ／Ｄ変換器３１０によりデジタル信号に変換される。その後、変換結果をＤ／Ａ変換器３４０により再びアナログ信号に変換したものと、入力信号ＩＮとの差分を取り、これを残差演算増幅器３６０で増幅する。この一連の演算動作を複数段繰り返し、最後にデジタル回路３２０で各ステージの出力を演算することで、アナログ入力信号ＩＮに対応したデジタル出力信号ＯＵＴとして出力される。
【００６０】
ここで、上述したＤ／Ａ変換器３４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１３に示したパイプラインＡ／Ｄ変換器においてＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路３５０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。
【００６１】
そこで、上述した本実施例１に示したＤ／Ａ変換器を用いることにより、チャージポンプ回路の出力信号ＶＥＥに重畳するノイズの影響を低減することができ、Ａ／Ｄ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができる。これより、内部信号範囲の制限がなくなり、基準信号Ｖｃｏｍの生成を不要とすることができる。
【実施例４】
【００６２】
図１４は、本発明の実施例４に係るＤ／Ａ変換器を用いた逐次比較型Ａ／Ｄ変換器のブロック図である。本実施例４の逐次比較型Ａ／Ｄ変換器は、逐次比較レジスタのビット列をアナログ変換して演算回路にフィードバック信号を出力するＤ／Ａ変換器を備えている。つまり、演算回路４１０と量子化回路４２０と逐次比較レジスタ４３０とＤ／Ａ変換器４４０とによって主に構成されている。
【００６３】
逐次比較Ａ／Ｄ変換器では、所定ビット数のビット列を持つ逐次比較レジスタ４３０の各ビットに対して、ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）からＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の順に“１”が設定される。逐次比較レジスタ４３０の１ビットに“１”が設定される毎に、量子化回路４２０の結果によって当該１ビットの内容が“０”又は“１”のいずれか一方に確定される。
【００６４】
例えば、逐次比較レジスタ４３０のある１ビットに“１”が設定される毎に、Ｄ／Ａ変換器４４０は、逐次比較レジスタ４３０のビット列をアナログ出力信号に変換する。そして、Ｄ／Ａ変換器４４０より出力される逐次比較レジスタ４３０のビット列に応じたアナログ出力信号とアナログ入力信号ＩＮとの差分信号を演算回路４１０で演算し量子化回路４２０へ入力する。この結果、アナログ入力信号ＩＮがＤ／Ａ変換器４４０からのアナログ出力信号よりも大きい場合には前記１ビットは“１”に確定され、アナログ入力信号ＩＮがアナログ出力信号よりも小さい場合には前記１ビットは“０”に確定される。
【００６５】
以上の動作が、逐次比較レジスタ４３０のビット列の全ビットを対象に行われ、当該全ビットの内容が確定されたときの逐次比較レジスタ４３０のビット列が、アナログ入力信号ＩＮに対応したデジタル出力信号ＯＵＴとして出力される。
ここで、上述したＤ／Ａ変換器４４０は、上述した本実施例１で説明したＤ／Ａ変換器で構成されている。図１４に示した逐次比較Ａ／Ｄ変換器におけるＤ／Ａ変換器の出力信号範囲がＶＤＤ〜ＶＳＳの場合、演算回路４１０において入力信号ＩＮの信号範囲もＶＤＤ〜ＶＳＳとしなければならない。そのため、入力信号のＤＣカットコンデンサを不要とするためにチャージポンプ回路を内蔵してＶＤＤ〜ＶＥＥの信号範囲の入力信号を入力できるＡ／Ｄ変換器であっても、内部信号範囲はＶＤＤ〜ＶＳＳに制限される。これは、信号範囲がＶＤＤ〜ＶＥＥのＡ／Ｄ変換器と比較すると、信号範囲が１／２となり単純計算で信号対ノイズ比では６ｄＢ劣るといえる。また、ＶＤＤ〜ＶＥＥの入力信号をＶＤＤ〜ＶＳＳにレベルシフトする際に、新たに基準信号Ｖｃｏｍを生成する必要がある。
【００６６】
そこで、上述した本実施例１に示したＤ／Ａ変換器を用いることにより、チャージンプ回路の出力信号ＶＥＥに重畳するノイズの影響を低減することができ、Ａ／Ｄ変換器の内部信号範囲をＶＤＤ〜ＶＥＥとすることができる。これより、内部信号範囲の制限がなくなり、基準信号Ｖｃｏｍの生成を不要とすることができる。
また、本発明の技術的範囲は、図面及び上述した各実施例に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施例をも含んでいる。さらに、本発明の技術的範囲は、特許請求の範囲による発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせも含むものである。
【産業上の利用可能性】
【００６７】
本発明は、Ｄ／Ａ変換器やＡ／Ｄ変換器の他に、Ｄ／Ａ変換やＡ／Ｄ変換器の機能を持った電子機器全般に利用することができる。
【符号の説明】
【００６８】
１０１，１０２  スイッチ
１１１，１１２，１１３  キャパシタ
１１１ｐ，１１１ｎ，１１２ｐ，１１２ｎ  キャパシタ
１２１  演算増幅器
１４０，２４０，３４０，４４０  Ｄ／Ａ変換器
１４１  スムージングフィルタ回路（ＳＭＦ）
１５０ａ  コンテニアス部
１５０ｂ  サンプル・ホールド部
１５０ｃ  デジタル部
１５１ｐ，１５２ｐ，１５３ｐ，１５４ｐ，１５５ｐ，１５１ｎ，１５２ｎ，１５３ｎ，１５４ｎ，１５５ｎ  スイッチ
１５９  制御回路
１６０  サンプリング回路
１７０  チャージポンプ回路（ＣＰ）
２００  ΔΣＡ／Ｄ変換器
２１０，３５０，４１０  演算回路
２２０  フィルタ回路
２３０，４２０  量子化回路
３００  パイプラインＡ／Ｄ変換器
３１０  残差演算ステージ
３２０  デジタル回路
３３０  サブＡ／Ｄ変換器
３６０  残差演算増幅器
４００  逐次比較Ａ／Ｄ変換器
４３０  逐次比較レジスタ
１５０１  演算増幅器
【図１】
0005655034.tif 000002
【図２】
0005655034.tif 000003
【図３】
0005655034.tif 000004
【図４】
0005655034.tif 000005
【図５】
0005655034.tif 000006
【図６】
0005655034.tif 000007
【図７】
0005655034.tif 000008
【図８】
0005655034.tif 000009
【図９】
0005655034.tif 000010
【図１０】
0005655034.tif 000011
【図１１】
0005655034.tif 000012
【図１２】
0005655034.tif 000013
【図１３】
0005655034.tif 000014
【図１４】
0005655034.tif 000015