(57)【特許請求の範囲】
【請求項１】
方法であって、
Ｎは２以上の整数であるとして、Ｎ個の入力データ・ビットストリームを一次ループによって受け取る工程であって、前記Ｎ個の入力データ・ビットストリームのうちのそれぞれの入力データ・ビットストリームが、入力データ・レートにおける入力データ・ビットを含む工程と、
前記Ｎ個の入力データ・ビットストリームにおける前記入力データ・ビットに基づいて、回復されたクロック信号を前記一次ループによって生成する工程であって、前記回復されたクロック信号はクロック周波数及び回復されたクロック位相を有する工程と、
前記回復されたクロック信号の回復された位相が、Ｎ個のそれぞれのサブループによって生成されたＮ個のクロック信号のうちのＮ個の位相の平均であるように、かつ、前記回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及び前記クロック周波数を有する前記回復されたクロック信号に基づいて前記Ｎ個の入力データ・ビットストリームのうちの対応する一入力データ・ビットストリームに対するクロック信号をＮ個のサブループそれぞれによって生成する工程と、
前記Ｎ個のサブループのうちの対応するサブループによって生成される前記Ｎ個のクロック信号のうちの個別のクロック信号と、前記Ｎ個の入力データ・ビットストリームそれぞれとの間の位相差を前記一次ループによって検出する工程と、
それぞれの位相差を実質的になくすよう前記Ｎ個のクロック信号の位相を調節する工程であって、前記調節する工程は、前記Ｎ個の入力データ・ビットストリームのうちの個別の入力データ・ビットストリームにおける入力データ・ビットに前記Ｎ個のクロック信号それぞれがロックされるように前記Ｎ個のクロック信号のうちのＮ個のそれぞれのクロック位相オフセットのうちの１つ又は複数を移動させる工程を備える工程と
を含む方法。
【請求項２】
請求項１記載の方法であって、
Ｎの値は２であり、
前記Ｎ個の入力データ・ビットストリームのうちの第１の入力データ・ビットストリームは第１のクロック位相、及び前記回復されたクロック位相に対する第１のクロック位相オフセットを有し、
前記Ｎ個の入力データ・ビットストリームのうちの第２の入力データ・ビットストリームは第２のクロック位相、及び前記回復されたクロック位相に対する第２のクロック位相オフセットを有し、
第２の位相オフセットは第１の位相オフセットと逆の方向であり、前記回復されたクロック信号の前記回復された位相が、第１のクロック信号の位相及び第２のクロック信号の位相の平均であるように前記第１の位相オフセットと同じ振幅を有し、
第１の位相差及び第２の位相差を実質的になくすよう前記第１のクロック信号の第１の位相及び前記第２のクロック信号の第２の位相を調節する工程は、前記第１のクロック信号が入力データ・ビットストリームのうちの前記第１の入力データ・ビットストリームにおける入力データ・ビットにロックされ、前記第２のクロック信号が入力データ・ビットストリームのうちの前記第２の入力データ・ビットストリームにおける入力データ・ビットにロックされるように、前記第１の位相オフセットが、前記第２の位相オフセットが移動させられる振幅と同じ振幅であるが、前記第２の位相オフセットが移動させられる方向と反対の方向に移動させられるように前記第１の位相オフセット及び前記第２の位相オフセットを移動させる工程を含む方法。
【請求項３】
請求項１又は２記載の方法であって、Ｋは１、２、４、又は特定の他の所望の数であるとして、Ｋ個の逆多重化されたデータ・ビットストリームに前記Ｎ個の入力データ・ビットストリームそれぞれを逆多重化する工程を更に含む方法。
【請求項４】
請求項３記載の方法であって、前記回復されたクロック信号、及び前記Ｎ個のサブループによって生成されたＮ個のクロック信号はＫ位相クロック信号であり、前記Ｎ個の生成されたクロック信号それぞれの各位相は、前記Ｎ個の入力データ・ビットストリームのうちの個別の入力データ・ビットストリームからの前記Ｋ個の逆多重化されたデータ・ビットストリームのうちの対応するデータ・ビットストリームをサンプリングするために使用される方法。
【請求項５】
方法であって、
入力データ・レートにおける第１の入力データ・ビットを含む第１の入力データ・ビットストリームを第１の位相検出回路によって受け取る工程と、
ベース・クロック信号及び第１の位相補間器制御信号に基づいて第１のクロック位相及びクロック周波数を有する第１のクロック信号を第１の位相補間器回路によって生成する工程であって、前記ベース・クロック信号は前記クロック周波数及びベース・クロック位相を有する工程と、
それぞれの第１の入力データ・ビットをサンプリングすることによって回復された第１の回復データ・ビットを含む第１の回復データ・ビットストリームを生成するよう、前記第１のクロック信号に基づいて第１の入力データ・ストリームを前記第１の位相検出回路によってサンプリングする工程と、
前記第１の入力データ・ビットと前記第１のクロック信号との間の第１の位相差を前記第１の位相検出回路によって検出する工程と、
前記入力データ・レートにおける第２の入力データ・ビットを含む第２の入力データ・ビットストリームを第２の位相検出回路によって受け取る工程と、
前記ベース・クロック信号及び第２の位相補間器制御信号に基づいて第２のクロック位相及び前記クロック周波数を有する第２のクロック信号を第２の位相補間器回路によって生成する工程と、
それぞれの第２の入力データ・ビットをサンプリングすることによって回復された第２の回復データ・ビットを含む第２の回復データ・ビットストリームを生成するよう、前記第２のクロック信号に基づいて第２の入力データ・ストリームを前記第２の位相検出回路によってサンプリングする工程と、
前記第２の入力データ・ビットと前記第２のクロック信号との間の第２の位相差を前記第２の位相検出回路によって検出する工程と、
前記第１の位相差及び前記第２の位相差を実質的になくすよう前記第１のクロック信号及び前記第２のクロック信号の第１の位相及び第２の位相それぞれを調節する工程と
を含み、前記調節する工程は、
前記第１の位相差に基づいて１つ又は複数の第１の位相補正信号を前記第１の位相検出回路によって生成する工程と、
前記第２の位相差に基づいて１つ又は複数の第２の位相補正信号を前記第２の位相検出回路によって生成する工程と、
前記１つ又は複数の第１の位相補正信号及び前記１つ又は複数の第２の位相補正信号に基づいて電流を１つ又は複数のチャージ・ポンプによって発生させる工程と、
前記１つ又は複数のチャージ・ポンプによって発生した電流に基づいて制御信号を第１のフィルタによって生成する工程と、
前記制御信号に基づいて前記ベース・クロック信号をクロック信号生成器回路によって生成する工程と、
前記第１の位相補正信号及び前記第２の位相補正信号の機能に基づいて前記第１の位相補間器回路及び前記第２の位相補間器回路それぞれの前記第１の位相補間器制御信号及び前記第２の位相補間器制御信号を第２のフィルタによって生成する工程と
を含み、
前記第１の位相補間器制御信号は、前記第１の位相と前記第１の入力データ・ビットストリームとの間の位相オフセットを実質的になくすために、前記第１の位相補間器回路に、前記第１のクロック信号の前記第１の位相を進めるか、又は遅延させるよう前記第１のクロック信号の位相を歪ませ、
前記第２の位相補間器制御信号は、前記第２の位相と前記第２の入力データ・ビットストリームとの間の位相オフセットを実質的になくすために、前記第２の位相補間器回路に、前記第２のクロック信号の前記第２の位相を進めるか、又は遅延させるよう前記第２のクロック信号の位相を歪ませる方法。
【請求項６】
請求項５記載の方法であって、
前記第２の位相補間器制御信号が前記第２の位相補間器回路に前記第２のクロック信号の前記第２の位相を反対方向にではあるが歪ませる量と等しい量だけ、前記第１の位相補間器制御信号が前記第１の位相補間器回路に前記第１のクロック信号の前記第１の位相を歪ませるように、前記第１の位相補間器制御信号は、前記第２の位相補間器制御信号に対して相補的であり、
前記ベース・クロック信号のべース位相は、前記第１の位相及び前記第２の位相の平均である方法。
【請求項７】
請求項６記載の方法であって、前記第１の入力データ・ビットストリームにおける前記第１の入力データ・ビット及び前記第２の入力データ・ビットストリームにおける前記第２の入力データ・ビットは先行して、単一のシンボル・ストリームから復号化されており、前記シンボル・ストリームにおけるシンボルはそれぞれ、少なくとも第１のシンボル・ビット及び第２のシンボル・ビットを含み、第１の入力データ・ビットはそれぞれ、前記第１のシンボル・ビットのうちの１つを含み、第２のシンボル・ビットはそれぞれ、前記第２のシンボル・ビットのうちの１つを含む方法。
【請求項８】
請求項７記載の方法であって、前記第１のシンボル・ビット及び前記第２のシンボル・ビットは、差動４位相偏移（ＤＰＱＳＫ）変調されたデータ・ビットを含む方法。
【請求項９】
請求項７記載の方法であって、前記第１の回復データ・ビットストリーム及び前記第２の回復データ・ビットストリームを合成して前記シンボル・ストリームを再構成する工程を更に備える方法。
【請求項１０】
請求項５記載の方法であって、Ｋは１、２、４、又は特定の他の所望の数であるとして、前記第１の入力データ・ビットストリームをＫ個の第１の逆多重化データ・ビットストリームに逆多重化する工程、及び前記第２の入力データ・ビットストリームをＫ個の第２の逆多重化データ・ビットストリームに逆多重化する工程を更に含む方法。
【請求項１１】
請求項１０記載の方法であって、
前記ベース・クロック信号、前記第１のクロック信号、及び前記第２のクロック信号はそれぞれ、Ｋ位相クロック信号であり、前記第１のクロック信号の各位相は、前記Ｋ個の第１の逆多重化データ・ビットストリームのうちの対応する第１の逆多重化データ・ビットストリームをサンプリングするよう使用され、前記第２のクロック信号の各位相は、前記Ｋ個の第２の逆多重化データ・ビットストリームのうちの対応する第２の逆多重化データ・ビットストリームをサンプリングするよう使用され、
前記Ｋ個の第１の逆多重化データ・ビットストリーム及び前記Ｋ個の第２の逆多重化データ・ビットストリームはそれぞれ、前記入力データ・レートの１／Ｋであり、前記クロック周波数は前記入力データ・レートの１／Ｋである方法。  
【請求項１２】
請求項１１記載の方法であって、前記第１の回復データ・ビットストリーム及び前記第２の回復データ・ビットストリームはそれぞれ、前記Ｋ個の第１の逆多重化データ・ビットストリーム及び前記Ｋ個の第２の逆多重化データ・ビットストリームのうちの対応する第１の逆多重化データ・ビットストリーム及び第２の逆多重化データ・ビットストリームをサンプリングすることによって得られるＫ個のデータ・ビットストリームを含む方法。
【請求項１３】
請求項５記載の方法であって、
位相補間器回路はそれぞれ、±ＵＩ／４未満の位相補間範囲を有するよう構成され、ＵＩは、前記入力データ・ビットストリームにおける前記入力データ・ビットの単位間隔であり、
前記第１の位相と前記第２の位相との間の合計相対位相オフセットは±ＵＩ／２未満である方法。
【請求項１４】
回路であって、
Ｎは２以上の整数であるとして、Ｎ個の入力データ・ビットストリームを受け取り、前記Ｎ個の入力データ・ビットストリームのうちの入力データ・ビットストリームそれぞれが、入力データ・レートにおける入力データ・ビットを含む機能と、
前記Ｎ個の入力データ・ビットストリームにおける入力データ・ビットに基づいて、回復されたクロック信号を生成する機能であって、前記回復されたクロック信号が、クロック周波数及び回復されたクロック位相を有する機能
とを行うよう構成された一次ループと、
Ｎ個のサブループと
を備え、前記Ｎ個のサブループはそれぞれ、前記回復されたクロック信号の回復された位相が、Ｎ個のそれぞれのサブループによって生成されたＮ個のクロック信号のうちのＮ個の位相の平均であるように、かつ、前記回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及び前記クロック周波数を有する前記回復されたクロック信号に基づいて前記Ｎ個の入力データ・ビットストリームのうちの対応する一入力データ・ビットストリームに対するクロック信号を生成するよう構成され、
前記一次ループは更に、
前記Ｎ個のサブループのうちの対応するサブループによって生成される前記Ｎ個のクロック信号のうちの個別のクロック信号と、前記Ｎ個の入力データ・ビットストリームそれぞれとの間の位相差を検出する機能と、
前記Ｎ個の入力データ・ビットストリームのうちの個別の入力データ・ビットストリームにおける入力データ・ビットに前記Ｎ個のクロック信号それぞれがロックされるように  前記Ｎ個のクロック信号のうちのＮ個のそれぞれのクロック位相オフセットのうちの１つ又は複数を移動させることにより、前記位相差を実質的になくすよう前記N個のクロック信号の位相を調節する機能と
を行うよう更に構成された回路。
【請求項１５】
請求項１４記載の回路であって、
Ｎの値は２であり、
前記Ｎ個の入力データ・ビットストリームのうちの第１の入力データ・ビットストリームは第１のクロック位相、及び前記回復されたクロック位相に対する第１のクロック位相オフセットを有し、
前記Ｎ個の入力データ・ビットストリームのうちの第２の入力データ・ビットストリームは第２のクロック位相、及び前記回復されたクロック位相に対する第２のクロック位相オフセットを有し、
第２の位相オフセットは第１の位相オフセットと逆の方向であり、前記回復されたクロック信号が、第１のクロック信号及び第２のクロック信号の位相の平均であるように前記第１の位相オフセットと同じ振幅を有し、
第１の位相差及び第２の位相差を実質的になくすよう前記第１のクロック信号の第１の位相及び前記第２のクロック信号の第２の位相を調節するために、前記回路は、前記第１のクロック信号が入力データ・ビットストリームのうちの前記第１の入力データ・ビットストリームにおける入力データ・ビットにロックされ、前記第２のクロック信号が入力データ・ビットストリームのうちの前記第２の入力データ・ビットストリームにおける入力データ・ビットにロックされるように、前記第１の位相オフセットが、前記第２の位相オフセットが移動させられる振幅と同じ振幅であるが、第２の位相オフセットが移動させられる方向と反対の方向に移動させられるように前記第１の位相オフセット及び前記第２の位相オフセットを移動させるよう構成される回路。
【請求項１６】
請求項１４又は１５記載の回路であって、前記回路は、Ｋは１、２、４、又は特定の他の所望の数であるとして、前記Ｎ個の入力データ・ビットストリームそれぞれをＫ個の逆多重化データ・ビットストリームに逆多重化するよう構成された１つ又は複数の逆多重化器を備える回路。
【請求項１７】
請求項１６記載の回路であって、前記回復されたクロック信号、及び前記Ｎ個のサブループによって生成された前記Ｎ個のクロック信号はそれぞれ、Ｋ位相クロック信号であり、前記Ｎ個の生成されたクロック信号それぞれの各位相は、前記Ｎ個の入力データ・ビットストリームのうちの個別の入力データ・ビットストリームから前記Ｋ個の逆多重化データ・ビットストリームのうちの対応する逆多重化データ・ビットストリームをサンプリングするために使用される回路。
【請求項１８】
回路であって、
ベース・クロック信号及び第１の位相補間器制御信号に基づいて第１のクロック位相及びクロック周波数を有する第１のクロック信号を生成するよう構成された第１の位相補間器回路であって、前記ベース・クロック信号は前記クロック周波数及びベース・クロック位相を有する第１の位相補間器回路と、
前記ベース・クロック信号及び第２の位相補間器制御信号に基づいて第２のクロック位相及び前記クロック周波数を有する第２のクロック信号を生成するよう構成された第２の位相補間器回路と、
入力データ・レートにおける第１の入力データ・ビットを含む第１の入力データ・ビットストリームを受け取る機能と、
それぞれの第１の入力データ・ビットをサンプリングすることによって回復された第１の回復データ・ビットを含む第１の回復データ・ビットストリームを生成するよう、前記第１のクロック信号に基づいて第１の入力データ・ストリームをサンプリングする機能と、
前記第１の入力データ・ビットと前記第１のクロック信号との間の第１の位相差を検出する機能と、
前記第１の位相差に基づいて１つ又は複数の第１の位相補正信号を生成する機能と
を行うよう構成された第１の位相検出回路と、
前記入力データ・レートにおける第２の入力データ・ビットを含む第２の入力データ・ビットストリームを受け取る機能と、
それぞれの第２の入力データ・ビットをサンプリングすることによって回復された第２の回復データ・ビットを含む第２の回復データ・ビットストリームを生成するよう、前記第２のクロック信号に基づいて第２の入力データ・ストリームをサンプリングする機能と、
前記第２の入力データ・ビットと前記第２のクロック信号との間の第２の位相差を検出する機能と、
前記第２の位相差に基づいて１つ又は複数の第２の位相補正信号を生成する機能と
を行うよう構成された第２の位相検出回路と、
前記１つ又は複数の第１の位相補正信号及び前記１つ又は複数の第２の位相補正信号に基づいて電流を発生させるよう構成された１つ又は複数のチャージ・ポンプと、
前記１つ又は複数のチャージ・ポンプによって発生した前記電流に基づいて制御信号を生成するよう構成された第１のフィルタと、
前記制御信号に基づいて前記ベース・クロック信号を生成するよう構成されたクロック信号生成器と、
前記第１の位相補正信号及び前記第２の位相補正信号の機能に基づいて前記第１の位相補間器回路及び前記第２の位相補間器回路それぞれの前記第１の位相補間器制御信号及び前記第２の位相補間器制御信号を生成するよう構成された第２のフィルタと
を備え、
前記第１の位相補間器制御信号は、第１の位相と前記第１の入力データ・ビットストリームとの間の位相オフセットを実質的になくすために、前記第１の位相補間器回路に、前記第１のクロック信号の前記第１の位相を進めるか、又は遅延させるよう前記第１のクロック信号の位相を歪ませ、
前記第２の位相補間器制御信号は、第２の位相と前記第２の入力データ・ビットストリームとの間の位相オフセットを実質的になくすために、前記第２の位相補間器回路に、前記第２のクロック信号の前記第２の位相を進めるか、又は遅延させるよう前記第２のクロック信号の位相を歪ませる回路。
【請求項１９】
請求項１８記載の回路であって、
前記第２の位相補間器制御信号が前記第２の位相補間器回路に前記第２のクロック信号の前記第２の位相を反対方向にではあるが歪ませる量と等しい量で、前記第１の位相補間器制御信号が前記第１の位相補間器回路に前記第１のクロック信号の前記第１の位相を歪ませるように、前記第１の位相補間器制御信号は、前記第２の位相補間器制御信号に対して相補的であり、
前記ベース・クロック信号のべース位相は、前記第１の位相及び前記第２の位相の平均である回路。
【請求項２０】
請求項１９記載の回路であって、前記第１の入力データ・ビットストリームにおける前記第１の入力データ・ビット及び前記第２の入力データ・ビットストリームにおける前記第２の入力データ・ビットは先行して、単一のシンボル・ストリームから復号化されており、前記シンボル・ストリームにおけるシンボルはそれぞれ、少なくとも第１のシンボル・ビット及び第２のシンボル・ビットを含み、第１の入力データ・ビットはそれぞれ、前記第１のシンボル・ビットのうちの１つを含み、第２のシンボル・ビットはそれぞれ、前記第２のシンボル・ビットのうちの１つを含む回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に、クロック及びデータ回復（ＣＤＲ）に関する。
【背景技術】
【０００２】
ＣＤＲ回路（又はシステム）は一般に、着信データ信号をサンプリングし、着信データ信号からクロックを抽出し（又は回復し）、１つ又は複数の回復データ・ビットストリームを生成するよう、サンプリングされたデータを時間変更するために使用される。位相ロック・ループ（ＰＬＬ）ベースのＣＤＲ回路は従来タイプのＣＤＲ回路である。ＰＬＬ回路は、別の信号の位相及び周波数にロックされた一信号を生成又は維持するために一部又は全部を使用し得る電子制御システムである。例として、従来のＰＬＬベースのＣＤＲでは、位相検出器は、シリアル入力データ・ストリームからの入力データ・ビットと、電圧制御発振器（ＶＣＯ）によって生成されたクロック信号との間で位相を比較する。入力データとクロックとの間の位相差に応じて、位相検出器は、位相又は周波数の補正信号を生成する。チャージ・ポンプは、補正信号に応じてループ・フィルタとの間の電流を駆動させる。ループ・フィルタは、チャージ・ポンプによって駆動される電流に基づいてＶＣＯの制御電圧ＶＣＴＲＬを出力する。ループは、入力データ・ストリームの位相及び周波数を、ループが生成するクロックの位相及び周波数にたどらせるフィードバック制御システムとしてふるまう。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
それぞれが個別の入力データ・ビットストリームを受け取る２つのＣＤＲ回路を備える従来のＣＤＲシステムの重大な問題点の１つには、前述のＣＤＲシステムが、データ逆多重化なしで個々のＣＤＲ回路それぞれにおけるフルレートＣＤＲのみに適しているという点がある。すなわち、入力データ・ビットストリーム毎に生成される回復データ・ビットストリームのデータ・レート（又は周波数）及び入力データ・ビットストリーム毎に生成される回復クロック信号の周波数は、それぞれの入力データ・ビットストリームと同じ周波数又はレートを共有する。さもなければ、各ＣＤＲ回路からの相対的なクロック及びデータ位相における不確実性が存在しており、システムは誤動作し得る。残念ながら、例えば高速光通信アプリケーションにおける実用的なＣＤＲシステムの多く又は大半は、例えば高い入力データ・レートに対処するために、２つ、４つ、又は５つ以上の個々のストリームに入力データ・ビットストリームそれぞれを逆多重化するか、又は、１／２速度若しくは１／４速度のＣＤＲアーキテクチャを使用する。
【課題を解決するための手段】
【０００４】
特定の実施例は、シリアル通信システム・アプリケーションのクロック及びデータ回復（ＣＤＲ）の電子回路、装置、システム、又は方法に関する。より具体的には、本願の開示は、２つ以上の入力データ・ビットストリームを受け取り、入力データ・ビットストリームにおける入力データ・ビットに基づいて入力データ・ビットストリーム毎にクロック信号を生成し、入力データ・ビットストリームそれぞれにおけるデータ・ビットを回復し、個別の入力データ・ビットストリームからの回復されたビットとともに、入力データ・ビットストリーム毎の回復されたデータ・ビットストリームを出力するＣＤＲアーキテクチャの例を提供する。一部の実施例では、ＣＤＲアーキテクチャは次いで、回復されたデータ・ビットストリームからの回復されたデータ・ビットを合成し、２つ以上の入力データ・ビットストリームからの回復されたデータ・ビットがインターリーブされる１つ又は複数の出力データ・ビットストリームを出力する。例として、１つの例示的な実施例では、各シンボルが２つのデータ・ビットを符号化する差動４位相偏移（ＤＱＰＳＫ）変調されたシンボル・ストリームなどの単一のシンボル・ストリームを復調又は復号化することによってそれぞれが生成される２つの入力データ・ビットストリームを受け取る。前述の例示的な実施例では、ＣＤＲアーキテクチャは、２つの入力データ・ビットストリームが生成された元のＤＱＰＳＫ変調されたシンボル・ストリームにおけるビットの配列及び値を再構成する１つ又は複数の出力データ・ビットストリームを出力するよう、入力データ・ビットストリームからの回復されたデータ・ビットを再合成し得る。
【図面の簡単な説明】
【０００５】
【図１】例示的なＣＤＲアーキテクチャを示す図である。
【図２】例示的な差動４位相偏移（ＤＱＰＳＫ）変調手法を示す図である。
【図３】ＤＱＰＳＫ変調入力信号を復調することによって得られる２つの例示的な入力データ・ストリームを示す図である。
【図４Ａ】図１のＣＤＲアーキテクチャが図３の例示的な入力データ・ストリームに対してクロック及びデータ回復を行う場合に生じ得る例示的なロック状態を示す図である。
【図４Ｂ】図１のＣＤＲアーキテクチャが図３の例示的な入力データ・ストリームに対してクロック及びデータ回復を行う場合に生じ得る例示的なロック状態を示す図である。
【図４Ｃ】図１のＣＤＲアーキテクチャが図３の例示的な入力データ・ストリームに対してクロック及びデータ回復を行う場合に生じ得る例示的なロック状態を示す図である。
【図５】Ｎ個の入力データ・ストリームに一般化された図１のＣＤＲアーキテクチャの例示的な変形を示す図である。
【図６】図５のＣＤＲアーキテクチャにおける使用に適した例示的な低域通過フィルタ・アーキテクチャを示す図である。
【発明を実施するための形態】
【０００６】
一般に、説明する種々の実施例は、何れのＮ入力のＣＤＲアプリケーションにも使用することが可能である。しかし、特定の実施例は、光通信において利用される直並列変換器内のＣＤＲアーキテクチャの使用に関する。例として、特定の実施例は、ＤＱＰＳＫ光トランスポンダにおいて利用し得る。２入力ＣＤＲアーキテクチャを参照して以下に説明した特定の実施例では、２つの入力データ・ビットストリームは同じデータ・レートを有し、それぞれ、ＤＱＰＳＫシンボル・ストリームの各シンボルが２つのデータ・ビット（例えば、２進データ・ビット）を符号化するＤＱＰＳＫ変調シンボル・ストリームを復調又は復号化することによって生成される。しかし、代替的な実施例を他の特定のアプリケーションにおいて、かつ、非光通信（例えば、電子を使用した有線通信）の場合に、適宜、利用し得る。特定の実施例は、高速通信システム（例えば、１０ギガビット／秒（Ｇｂ／ｓ）よりも大きなデータ・ビットレート）において利用することができ、より特定の実施例では、２０Ｇｂ／ｓ又は４０Ｇｂ／ｓ以上のデータ・レートを有する通信システムにおいて利用することができる。特定の実施例は、相補性金属酸化膜半導体（ＣＭＯＳ）アーキテクチャによって実現し得る。本明細書及び特許請求の範囲記載の一ストリームは、適宜、一本の電線を表し得、逆も同様であり、又は、あるいは、一ストリームは一バス（例えば、複数本の電線又は通信回線）を表し得、逆も同様である。更に、本明細書及び特許請求の範囲記載の「ｏｒ」は、「ａｎｄ」及び「ｏｒ」を示唆し得る。すなわち、「ｏｒ」は、明示しているか、又は暗黙的に示唆していることがない限り、必ずしも「ａｎｄ」を排除している訳でない。
【実施例】
【０００７】
図１は、例示的なＣＤＲアーキテクチャ、システム、装置、又は回路１００（「ＣＤＲ１００」）を示す。ＣＤＲ１００は、第１の入力データ・ビットストリームｄｉｎ１から第１の入力データ・ビットを受け取り、第２の入力データ・ビットストリームｄｉｎ２から第２の入力データ・ビットを受け取るよう構成される。特定の実施例では、第１の入力データ・ビットストリームｄｉｎ１及びｄｉｎ２は、単一のシンボル・ストリームを復調又は復号化することによって生成され、それぞれは、入力データ・ビット周波数における入力データ・ビットを含む（この例では、入力データ・ビット周波数は、２つの入力データ・ビットストリームが生成されたストリームのシンボル周波数の半分である）。特定の実施例では、シンボル・ストリームはＤＱＰＳＫ変調されたデータ・ストリームである。特定の実施例において、かつ、本開示において説明するように、第１の入力データ・ビットストリームｄｉｎ１における第１の入力データ・ビットはＤＱＰＳＫシンボル・ストリームからの偶数ビットであり得る一方、第２の入力データ・ビットストリームｄｉｎ２における第２の入力データ・ビットはＤＱＰＳＫシンボル・ストリームからの奇数ビットであり得る（逆も同様であり得る）。すなわち、例えば、ＤＱＰＳＫシンボル・ストリームからの復調シンボルそれぞれの第１のビットは、第１の入力データ・ビットストリームｄｉｎ１に出力し得る一方、ＤＱＰＳＫシンボル・ストリームからの復調シンボルそれぞれの第２のビットは、第２の入力データ・ビットストリームｄｉｎ２に出力し得る。特定の実施例では、第１の入力データ・ビットストリームｄｉｎ１及び第２の入力データ・ビットストリームｄｉｎ２はそれぞれ、差動信号（例えば、データ信号及びそのコンプリメントの差で形成される信号）の形式で送信される。
【０００８】
ＤＱＰＳＫは、一度に２ビットがグループ化され、出力を位相変調するために使用される変調手法である。例として、例示的な実現形態では、シンボル毎に２ビットが光の位相において符号化される。変調は差動的であり、これは、入力シンボル（２ビット）が、出力の特定の位相に対応する訳でない一方、先行するシンボルの位相に対する位相の変動に対応する。図２は、例示的なＤＱＰＳＫ変調手法を示す。図２に示す例では、シンボル００は出力位相におけるゼロ変動をもたらし、シンボル０１は位相変動π／２をもたらし、シンボル１１は位相変動πをもたらし、シンボル１０は位相変動３π／２をもたらす。このようにして、復調は、通信媒体における位相シフトに対して無感応にされ得る。
【０００９】
ＤＱＰＳＫ受信器は、ＤＱＰＳＫシンボル・ストリームを復調してシンボル毎に２ビットを取得し、よって、２つの２進データのストリームｄｉｎ１及びｄｉｎ２を取得し、前述のストリームは次いで、増幅し、ＣＤＲに送出し得る。例を、（各ビットが文字で表される）教示の目的で図３に示す２つの入力ストリームｄｉｎ１及びｄｉｎ２は、同じデータ・レート（入力データ・ビット周波数）を有するが、２つの入力データ・ストリームｄｉｎ１及びｄｉｎ２間の厳密な位相関係は、例えば、ＤＱＰＳＫ復調器からＣＤＲ１００までの経路内のミスマッチによって未知である。適切なＣＤＲ回路は、入力データ・ビットストリームからクロック及び個々のデータを回復するのみならず、２つの入力データ・ビットストリームから、回復されたビットを正しく再合成する、すなわち、特定の実施例では、ＤＱＰＳＫシンボル・ストリームからの同じ対応するシンボルにｄｉｎ１及びｄｉｎ２からのどのビットが対応するかを判定し、ＤＱＰＳＫシンボル・ストリームから受け取られたように適切な順序で前述のビットを出力する。例として、図３に示す例示的なデータ・ビットを参照すれば、回復され、再合成されたビットはａ，  ｂ，  ｃ，  ｄ，  ｅ，  ｆ，  ｇ等として配列すべきである。
【００１０】
図１に示す実施例では、ＣＤＲ１００は、位相補間器（ＰＩ）１１４及び１１６、電圧制御発振器（ＶＣＯ）１１２、ループ・フィルタ１１０、チャージ・ポンプ（ＣＰ）１０６及び１０８、並びに、位相検出器（ＰＤ）１０２及び１０４を備える一次フィードバック・ループを含む。特定の実施例では、ＣＤＲ１００は更に、クロック信号Ｃｌｋ１及びＣｌｋ２それぞれを生成するそれぞれの位相補間器１１４及び１１６の制御を設定する位相補間器１１４又は１１６のうちの個別の位相補間器に対する入力毎に１つの相補出力をそれぞれが備える２つの局所ループを含む。特定の実施例では、いくつかの反復又は短期間の後、回復されたデータ・ビットストリームｄｏｕｔ１及びｄｏｕｔ２における回復されたデータは、局所クロック信号Ｃｌｋ１及びＣｌｋ２それぞれと同期しており、よって、後述するようにＣｌｋ１、Ｃｌｋ２、又はＣｌｋ０であり得る大局クロック信号とその後、同期させる。特に、図１を参照して例証し、説明した実施例は、ＣＤ１００のレートを制限しない。すなわち、一般に、ＣＤＲ１００は、１／２ＫレートのＣＤＲ（例えば、Ｋは１、２、４、又は特定の他の所望の数である）であり得、位相検出器１０２及び１０４それぞれは入力データ・ビットストリームｄｉｎ１及びｄｉｎ２それぞれをＫ個の個別ストリームに逆多重化する。前述の実施例では、個別の入力データ・ビットストリームｄｉｎ１又はｄｉｎ２を逆多重化することによって生成されるＫ個のデータ・ビットストリームそれぞれは、個別の入力データ・ビットストリームｄｉｎ１又はｄｉｎ２のデータ・レ―トの１／Ｋのものであり、回復された入力クロック（Ｃｌｋ０、Ｃｌｋ１及びＣｌｋ２）それぞれの周波数は、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２それぞれの周波数又はデータ・レートの１／Ｋのものである。更に、前述の実施例では、回復されたデータ・ビットストリームｄｏｕｔ１及びｄｏｕｔ２は、その場合、個別の入力データ・ビットストリームｄｉｎ１又はｄｉｎ２のデータ・レートの１／Ｋの、逆多重化された入力データ・ビットストリームｄｉｎ１及びｄｉｎ２それぞれからの回復されたビットのうちの選択されたビットをそれぞれが含むＫ個の個々のストリームを含み得る。別の表記では、回復されたデータ・ビットストリームｄｏｕｔ１は、Ｄｏｕｔ１［１，３，５，…２Ｋ−１］と記載し得る。ここで、括弧内の各数字は、ｄｏｕｔ１を併せて含むＫ個の回復されたデータ・ビットストリームのうちの対応する個別のデータ・ビットストリームからの（ｄｉｎ１のＫビットのデータ・サイクル毎、及び、よって、ｄｉｎ１が生成された元のシンボル・ストリームの２Ｋビット・サイクル毎の）回復されたＫビットのうちの対応するものに対応している。同様に、別の表記では、回復されたデータ・ビットストリームｄｏｕｔ２は、Ｄｏｕｔ２［２，４，６，…２Ｋ］と記載し得る。ここで、括弧内の各数字は、ｄｏｕｔ２を併せて含むＫ個の回復されたデータ・ビットストリームのうちの対応する個別のデータ・ビットストリームからの（ｄｉｎ２のＫビットのデータ・サイクル毎、及び、よって、ｄｉｎ２が生成された元のシンボル・ストリームの２Ｋビット・サイクル毎の）回復されたＫビットのうちの対応するものに対応している。
【００１１】
例示的な一実施例では、位相検出器１０２及び１０４はそれぞれ、生成されたクロック信号Ｃｌｋ１及びＣｌｋ２それぞれに基づいて、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２から受け取られた入力データ・ビットそれぞれをサンプリングするためのサンプラ又はサンプリング回路を備える。位相検出器１０２及び１０４は次いで、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２それぞれからのサンプリングされたビットに基づいて、回復されたデータ・ビットストリームｄｏｕｔ１及びｄｏｕｔ２それぞれを出力する。一実施例では、位相検出器１０２及び１０４はそれぞれ、ｎ倍だけ、個別のデータ・ビットストリームｄｉｎ１又はｄｉｎ２をオーバサンプリングする。前述の実施例では、（例えば、個別のデータ・ビットの眼の中心に最もうまく対応するサンプルである）回復された出力ビットストリームｄｏｕｔ１又はｄｏｕｔ２に対する出力のために個別のサンプラによってサンプリングされるオーバサンプリングされたビットのうちの１つを選択するための選択器又は選択回路を備え得る。更に、位相検出器１０２及び１０４はそれぞれ、単一の回路ブロック又はエレメントとして示すが、位相検出器１０２及び１０４はそれぞれ、一般に、個々の１つ又は複数の回路又は回路エレメントそれぞれを含み得る。より一般に、位相検出器１０２及び１０４それぞれ、並びに、本明細書及び特許請求の範囲記載のＣＤＲ１００の何れかの他の構成部分は、本明細書及び特許請求の範囲記載の実施例を行うよう動作可能な当該２つ以上の構成部分若しくは装置の組み合わせ、ロジック又はハードウェアの何れかの適した構成部分若しくは装置を含み得る。
【００１２】
特定の実施例では、位相検出器１０２及び１０４は、図１が示すように、クロック信号Ｃｌｋ１又はＣｌｋ２それぞれ、及びｄｉｎ１又はｄｉｎ２それぞれの間の位相差を検出（又は判定）する。入力データ・ビットストリームｄｉｎ１及びｄｉｎ２それぞれがＫ個の個々のストリームに逆多重化される実施例では、クロック信号Ｃｌｋ１及びＣｌｋ２はそれぞれ、マルチ位相クロック信号（例えば、それぞれ、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２それぞれの周波数又はデータ・レートの１／Ｋの周波数又はデータ・レートを有するが、入力データ・ビットストリームｄｉｎ１又はｄｉｎ２のうちの個別の入力データ・ビットストリームを逆多重化することによって得られるその他のＫ個の個別のストリームそれぞれと同じ周波数又はデータ・レートを有するＫ位相クロック信号）であり得、特定のクロック・サイクル内の各クロック信号の各位相は、個別の入力データ・ビットストリームｄｉｎ１又はｄｉｎ２を逆多重化することによって得られるＫ個の個々のデータ・ビットストリームのうちの対応するデータ・ビットストリームからの対応するビットをサンプリングするよう、対応するサンプラをトリガする。（ｄｉｎ１とＣｌｋ１との間の検出された位相差が存在する場合、）上記ｄｉｎ１とＣｌｋ１との間の検出された位相差に基づいて、位相検出器１０２により、１つ又は複数の位相補正信号が生成され、上記生成された補正信号はチャージ・ポンプ１０６に出力され得る。同様に、（ｄｉｎ２とＣｌｋ２との間の検出された位相差が存在する場合、）上記ｄｉｎ２とＣｌｋ２との間の検出された位相差に基づいて、位相検出器１０４により、１つ又は複数の位相補正信号が生成され、上記生成された補正信号はチャージ・ポンプ１０８に出力され得る。特定の実施例では、位相検出器１０２及び１０４から受け取られた位相補正信号に基づいて、チャージ・ポンプ１０６及び１０８は、ループ・フィルタ１１０によってフィルタリングされる応答する電流ＩＣＰの上昇、低下、又は維持をもたらす。ループ・フィルタ１１０は一般に、フィードバック・ループの動的挙動に影響を及ぼし、チャージ・ポンプ１０６及び１０８からの電流ＩＣＰ出力に関連付けられた高周波雑音が存在する場合、上記高周波雑音を除去する。ループ・フィルタ１１０は、（上記一次フィードバック・ループを形成する）ＶＣＯ１１２から出力されるクロックＣｌｋ１及びＣｌｋ２、並びに、クロック信号Ｃｌｋ０の周波数及び位相を制御するＩＣＰに基づいて制御電圧ＶＣＴＲＬを出力する。前述のように、ＣＤＲ１００は、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２を受け取り、いくつかの反復にわたり、以下に更に詳細に説明するように、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２（又はそれらから生成される逆多重化されたストリーム）の周波数及び位相に一致するクロック信号Ｃｌｋ１及びＣｌｋ２を生成するよう構成される。
【００１３】
特定の実施例では、位相検出器１０２及び１０４は、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２それぞれを受け取り、事実上、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２におけるデータ・ビットの位相をそれぞれ、クロック信号Ｃｌｋ１及びＣｌｋ２の位相と比較する。例えば、位相検出器１０２は、入力データ・ビットストリームｄｉｎ１とクロック信号Ｃｌｋ１との間の位相差（又は、ｄｉｎ１がＫ個の個別のストリームに逆多重化される実施例では、ｄｉｎ１の逆多重化によって得られるＫ個の個々のストリームとＫ位相クロック信号Ｃｌｋ１との間の位相差）を検出した場合、クロック信号Ｃｌｋ１の位相において最終的に調節をもたらすよう位相補正信号を生成し得る。位相検出器１０２によって生成される位相補正信号は、アップ信号（「ＵＰ１」）及びダウン信号（「ＤＮ１」）という２つの信号のうちの一方を送信するか、又はアサートすることによって実現し得、ここで、ＵＰ１信号は、電流ＩＣＰを増加させ、それにより、クロック信号Ｃｌｋ１の位相又は周波数を増加させるために使用され、ＤＮ１信号は、電流ＩＣＰを低減させ、それにより、クロック信号Ｃｌｋ１の位相又は周波数を低減させるために使用される。一般に、位相補正信号ＵＰ１及びＤＮ１は、電流ＩＣＰに対して同等であるが、逆の影響を及ぼす。すなわち、ＵＰ１は、電流ＩＣＰを、ＤＮ１が低減させる振幅と同じ振幅だけ低減させ得る。同様に、位相検出器１０４は、入力データ・ビットストリームｄｉｎ２とクロック信号Ｃｌｋ２との間の位相差（又は、ｄｉｎ２がＫ個の個別のストリームに逆多重化される実施例では、ｄｉｎ２の逆多重化によって得られるＫ個の個々のストリームとＫ位相クロック信号Ｃｌｋ２との間の位相差）を検出した場合、クロック信号Ｃｌｋ２の位相において最終的に調節をもたらすよう位相補正信号を生成し得る。位相検出器１０４によって生成される位相補正信号は、アップ信号（「ＵＰ２」）及びダウン信号（「ＤＮ２」）という２つの信号のうちの一方を送信するか、又はアサートすることによって実現し得、ここで、ＵＰ２信号は、電流ＩＣＰを増加させて、それにより、クロック信号Ｃｌｋ２の位相又は周波数を増加させるために使用され、ＤＮ２信号は、電流ＩＣＰを低減させ、それにより、クロック信号Ｃｌｋ２の位相又は周波数を低減させるために使用される。この場合も、一般に、位相補正信号ＵＰ２及びＤＮ２は、電流ＩＣＰに対して同等であるが、逆の影響を及ぼす、すなわち、ＵＰ２は、ＤＮ２が電流ＩＣＰを低減させる振幅と同じ振幅だけ電流ＩＣＰを増加させ得る。以下に更に詳細に説明するように、位相検出器１０２及び位相検出器１０４が、反対の信号を送信する時点が存在し得る。例えば、位相検出器１０４がＤＮ２信号を出力する一方で位相検出器１０２はＵＰ１信号を出力し得、逆に、位相検出器１０４がＵＰ２信号を出力する一方で位相検出器１０２がＤＮ１信号を出力する。特定の実施例では、位相補正信号ＵＰ１及びＵＰ２は電流ＩＣＰに対して同等の影響を及ぼす。同様に、位相補正信号ＤＮ１及びＤＮ２は、電流ＩＣＰに対して同等の影響を及ぼす。よって、位相検出器１０４がＤＮ２をアサートする一方で位相検出器１０２がＵＰ１をアサートするか、又は、同様に、位相検出器１０４がＵＰ２をアサートする一方で位相検出器１０２がＤＮ１をアサートする場合、ＩＣＰには純増加又は純減少はなくなる（このようにして、高周波雑音からもたらされる位相の差異が平均される）。同様に、位相検出器１０２がＵＰ１をアサートし、位相検出器１０４がＵＰ２をアサートする場合、ＵＰ１及びＵＰ２の一方のみがアサートされた場合（、かつ、ＤＮ１もＤＮ２もアサートされなかった場合）の増加の２倍であり得、同様に、位相検出器１０４がＤＮ２をアサートする一方で位相検出器１０２がＤＮ１をアサートする場合、ＩＣＰにおける純低減は、ＤＮ１及びＤＮ２の一方のみがアサートされた場合（、及び、ＵＰ１もＵＰ２もアサートされなかった場合）の低減の２倍であり得る。特定の実施例では、位相検出器１０２は、何れかの特定の時点における位相補正信号ＵＰ１及びＤＮ１の一方のみをアサートするか、何れもアサートしない。同様に、特定の実施例では、位相検出器１０４は、何れかの特定の時点における位相補正信号ＵＰ２及びＤＮ２の一方のみをアサートするか、何れもアサートしない。
【００１４】
ループ・フィルタ１１０から出力された制御電圧ＶＣＴＲＬ出力に基づいて、ＶＣＯ１１２は、一部の実施例ではマルチ位相（例えば、Ｋ位相）のクロック信号であり得るクロック信号Ｃｌｋ０を生成する。特定の実施例では、クロック信号Ｃｌｋ０の位相は、事実上、位相ｄｉｎ１と位相ｄｉｎ２との間の位相オフセットの中央にロックされる。特定の実施例では、ループ・フィルタ１１０は、低域通過フィルタ（若しくは低域通過フィルタ回路）であるか、又は低域通過フィルタ（若しくは低域通過フィルタ回路）を備える。特定の実施例では、クロック信号Ｃｌｋ０は位相補間器１１４及び１１６それぞれに出力される。
【００１５】
例示的な一部の実施例では、位相補間器１１４及び１１６それぞれはアナログ位相補間器であり、この場合、位相補間器１１４及び１１６それぞれはアナログ電圧ＶＰＩ又は−ＶＰＩによって制御される（すなわち、−ＶＰＩはＶＰＩの補数である）。他の例示的な実施例では、位相補間器１１４及び１１６それぞれがディジタル位相補間器であり、この場合、位相補間器１１４及び１１６それぞれは、ＬＰＦ１１８から出力されるディジタル符号ＰＩＣＯＤＥ又は−ＰＩＣＯＤＥによって制御される。いずれにせよ（アナログであってもディジタルであっても）、制御（ＶＰＩ及び−ＶＰＩ又はＰＩＣＯＤＥ及び−ＰＩＣＯＤＥ）は、それぞれの位相補間器１１４又は１１６に、同じ振幅だけＣｌｋ０の位相を、反対方向であるが歪めさせてそれぞれのクロック信号Ｃｌｋ１及びＣｌｋ２を生成させる。すなわち、例えば、ＶＰＩの値が、（例えば、ｄｉｎ１に対してＣｌｋ１の位相を進めるために）Ｃｌｋ１を生成するようＣｌｋ０の一位相（又は、Ｃｌｋ０及びＣｌｋ１がマルチ位相クロック信号の場合、複数の位相）を位相補間器１１４に、順方向に向けさせるようなものである場合、−ＶＰＩの値は、よって、同じ位相振幅だけ、（例えば、ｄｉｎ２に対してＣｌｋ２の位相を遅延させるために）Ｃｌｋ２を生成するよう、Ｃｌｋ０の一位相（又は、Ｃｌｋ０及びＣｌｋ２がマルチ位相クロック信号の場合、複数の位相）を位相補間器１１６に、逆方向に向けさせ、逆も同様である。
【００１６】
特定の実施例では、局所ループそれぞれの収束間の相互依存を避けるために、ＣＤＲ１００に対する入力のうちの１つは、一次ループが収束した後にのみイネーブルされる。例として、このことは、一次ループが収束した後にのみ（すなわち、クロック信号Ｃｌｋ１の位相が入力データ・ビットストリームｄｉｎ１の位相に一致する場合にのみ（又は、ｄｉｎ１がＫ個の個々のストリームに逆多重化される実施例では、Ｋ位相クロック信号Ｃｌｋ１の位相が、ｄｉｎ１の逆多重化から得られるＫ個の個々のストリームにおけるデータ・ビットの位相に一致する場合にのみ）、位相検出器１０４（又は、あるいは、位相検出器１０２）をイネーブルすることによって実現し得る。
【００１７】
特定の実施例では、ＬＰＦ１１８は、位相検出器１０２及び１０４からのＵＰ１、ＤＮ１、ＵＰ２、及びＤＮ２出力を入力として受け取り、位相補間器１１４及び１１６がアナログであるかディジタルであるかに応じて相補的なアナログ電圧ＶＰＩ及び−ＶＰＩ、又は相補的なディジタル符号ＰＩＣＯＤＥ及び−ＰＩＣＯＤＥを生成する。より具体的には、例示的な一実施例において、ＬＰＦ１１８は、２つの差（ＵＰ１−ＤＮ１及びＵＰ２−ＤＮ２）を平均する。すなわち、ＬＰＦ１１８は、
ＵＰ１＋ＵＰ２−ＤＮ１−ＤＮ２                            （１）
という式（１）を平均する。
【００１８】
このようにして、前述の実施例では、ＶＰＩ及び−ＶＰＩ、又はディジタル符号ＰＩＣＯＤＥ及び−ＰＩＣＯＤＥ）に対する位相補間器１１４及び１１６の対称性を使用することにより、ＶＣＯ１１２によって生成されるクロック信号Ｃｌｋ０の位相は、クロック信号Ｃｌｋ１及びＣｌｋ２の位相の平均であることが保証される。更に、Ｃｌｋ１とＣｌｋ２との間の位相オフセットは、ループが収束すると、ｄｉｎ１とｄｉｎ２との間の位相オフセットに等しく、よって、ｄｉｎ１とｄｉｎ２との間の位相オフセットを補償するよう保証される。
【００１９】
特定の実施例では、位相補間器１１４及び１１６はそれぞれ、±ＵＩ／４未満の位相補間範囲を有するよう構成される（ここで、ＵＩは、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２における入力データ・ビットの単位間隔である）。前述の実施例では、Ｃｌｋ１とＣｌｋ２との間の合計相対位相オフセットは±ＵＩ／２未満である。±ＵＩ／４未満の範囲を有するよう位相補間器１１４及び１１６を構成することは、回復された出力データ・ビットストリームｄｏｕｔ１及びｄｏｕｔ２におけるビットの誤った配列を避けるために特定の実施例において行われる。上記誤った配列を避けることが上記特定の実施例によって行われない場合、ＣＤＲロック（すなわち、入力ビットストリームｄｉｎ１及びｄｉｎ２それぞれへのクロック信号Ｃｌｋ１及びＣｌｋ２の位相のループ収束及びロック）の処理中に、位相補間器１１４及び１１６が、図４Ｂ及び図４Ｃに示すケース２及び３と同様に、隣接する入力ビットにロックした場合に、上記誤った配列は、一部の実現形態において生じ得る。前述の別々のケース（即ち、ケース２及び３）が存在することが認められた場合、ケース２又は３の発生を検出し、ＣＤＲ１００をリセットして、図４Ａが示すケース１と同様に適切なロックを保証するために、相対的に複雑な制御回路が必要になる。更に、構成により、回復されたビットストリームそれぞれにおける回復されたビットの配列は、その他の回復されたビットストリームに対して知られており、よって、回復されたビットの再合成は些細なことである。
【００２０】
上述の通り、特定の実施例では、ＣＤＲ１００は、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２からのクロック及び個々のデータを回復するのみならず、更に、２つの入力データ・ビットストリームｄｉｎ１及びｄｉｎ２からの回復されたビットを再合成する（すなわち、入力データ・ビットストリームｄｉｎ１及びｄｉｎ２内のビットが得られたＤＱＰＳＫシンボル・ストリームからの同じ対応するシンボルにｄｉｎ１及びｄｉｎ２からのどのビットが対応するかを判定し、ＤＱＰＳＫシンボル・ストリームにおいて配列されていたような適切な順序（例えば、a、b、c、d、e、f、g等）で前述のビットを出力する。よって、特定の実施例では、ＣＤＲ１００は更に、回復されたデータ・ビットストリームｄｏｕｔ１及びｄｏｕｔ２からのビットをインターリーブするか、又は合成し、１つ又は複数の出力ストリームにおけるビットの値及び配列がＤＱＰＳＫシンボル・ストリームにおけるビットの値及び配列に対応する１つ又は複数の出力ストリームを生成する。例として、データ合成器は、回復されたデータ・ビットストリームｄｏｕｔ１及びｄｏｕｔ２を合成し、合成された回復データ・ビットストリームｄｏｕｔ１及びｄｏｕｔ２からのそれぞれのビットを含む出力ストリームをそれぞれが搬送する何れかの数（例えば、１、２、４、８等）の電線を有する出力バス上に、合成されたビットを出力し得る。例示的な一実施例では、データ合成器は、実際のハードウェアを必要としないが、ｉ＝１．．Ｋの場合、ｄｏｕｔ［２ｉ−１］＝ｄｏｕｔ１［ｉ］であり、ｄｏｕｔ［２ｉ］＝ｄｏｕｔ２［ｉ］であるように、回復されたデータｄｏｕｔ１［Ｋ：１］及びｄｏｕｔ２［Ｋ：１］を単一のストリーム又はバスｄｏｕｔ［２Ｋ：１］にバンドリングする。
【００２１】
図５は、Ｎ個の入力データ・ストリームｄｉｎ１、ｄｉｎ２、…ｄｉｎＮに一般化された図１のＣＤＲアーキテクチャの変形である例示的なＣＤＲ５００を示す。ＣＤＲ５００は、位相検出器それぞれが、Ｎ個の入力データ・ビットストリームのうちの対応する一入力データ・ビットストリームを受け取り、Ｎ個の入力データ・ビットストリームのうちの個別の一入力データ・ビットストリームにおけるそれぞれのデータ・ビットを回復して、回復されたデータ・ビットストリームｄｏｕｔ１、ｄｏｕｔ２、…ｄｏｕｔＮのうちの個別の一データ・ビットストリームを生成するＮ個の位相検出器５０２１乃至５０２Ｎを備える。上述の通り、位相検出器５０２１乃至５０２Ｎはそれぞれ、受け取る入力データ・ビットストリームのうちの個別の一入力データ・ビットストリームをＫ個の個々のストリームに逆多重化し得る。よって、別の表記では、例えば、ｄｏｕｔ１をＤｏｕｔ１［１，Ｎ＋１，２Ｎ＋１，…（Ｋ−１）Ｎ＋１］として記述し得る一方、ｄｏｕｔ２は、Ｄｏｕｔ２［２，Ｎ＋２，２Ｎ＋２，…（Ｋ−１）Ｎ＋２］等として記述し得、ｄｏｕｔＮは、ＤｏｕｔＮ［Ｎ，２Ｎ，３Ｎ，…ＫＮ］として記述し得る。ＣＤＲ５００は更に、それぞれを上述と同様に構成し、しかし、図５に示し、以下に説明するように修正し得る低域通過フィルタ５１２、位相補間器５１０１乃至５１０Ｎ、ＶＣＯ５０８、ループ・フィルタ５０６、及びチャージ・ポンプ５０４１乃至５０４Ｎを更に備える。
【００２２】
特定の実施例では、位相補間器５１０１乃至５１０Ｎそれぞれの制御ＶＰＩ１乃至ＶＰＩＮ（アナログ位相補間器の場合）又はＰＩＣＯＤＥ１乃至ＰＩＣＯＤＥＮ（ディジタル位相補間器の場合）は、位相検出器５０２１乃至５０２Ｎ全てからＬＰＦ５１２によって受け取られたＵＰ位相補正信号及びＤＮ位相補正信号の差の平均によって減衰させた、位相検出器５０２１乃至５０２Ｎのうちの個別の位相検出器によって生成される対応するＵＰ位相補正信号及びＤＮ位相補正信号の差（例えば、位相補間器５１０１の場合のＵＰ１−ＤＮ１）をフィルタリングすることにより、ＬＰＦ５１２によって得られる。例として、図６は、前述のフィルタリング機能を行うためにＬＰＦ５１２としての使用に適した例示的なＮ入力Ｎ出力の低域通過フィルタリング・アーキテクチャ又は回路を示す。図６に示す実施例では、ＬＰＦ５１２は、個別の位相検出器５０２１乃至５０２Ｎからそれぞれの位相補正信号差を受け取る加算器６１４１乃至６１４Ｎを含む。ＬＰＦ５１２は、上記位相補正信号差全てを受け取り、和を除算器６１８に出力する加算器６１６を更に含む。除算器６１８は和をＮで除算する。加算器６１４１乃至６１４Ｎそれぞれは次いで、位相検出器のうちの個別の一位相検出器から受け取られた個別の位相補正信号差から、除算された和（平均）を減算する。加算器６１４１乃至６１４Ｎそれぞれは次いで、結果を低域通過フィルタ６２０１乃至６２０Ｎのうちの対応する一低域通過フィルタに出力する。上記一低域通過フィルタは、それぞれのアナログ又はディジタルの制御をそれぞれの位相補間器５１０１乃至５１０Ｎに出力する。このようにして、個々のチャンネル全てに対する入力の共通モードは、ゼロであることが保証される。したがって、個々のフィルタ６２０１乃至６２０Ｎが、ＤＣにおいて極を有しないか、又は、前述のフィルタのうちの１つ又は複数がＤＣにおける極を有する場合に、適切な初期化が施されるか、又は、位相補間器のアナログ又はディジタル制御が同じ特性を維持する。このようにして、ＶＣＯ５０８によって生成されるクロック信号Ｃｌｋ０の位相は、この場合も、それぞれの位相補間器５１０１乃至５１０Ｎから出力されたクロック信号Ｃｌｋ１乃至ＣｌｋＮ全ての平均になることが保証される。
【００２３】
前述の実施例は、従来のＣＤＲ回路に対して１つ又は複数の利点を提供する。特に、上述した実施例は、フルレート・アーキテクチャを必要としない。更に、上述した実施例は、単一のＶＣＯを利用し得る。これは、ＣＤＲアーキテクチャが必要とする電力消費及び面積を削減し、複数のＶＣＯを利用するＣＤＲアーキテクチャにおけるＶＣＯ間で、上記削減がなければ生じ得る潜在的に損害を与える結合をなくし得る。
【００２４】
本開示は、当業者が理解するであろう、本明細書及び特許請求の範囲に記載の実施例に対する変更、置換、変形、改変、及び修正全てを包含する。同様に、本願の特許請求の範囲は、適宜、当業者が理解するであろう、本明細書及び特許請求の範囲に記載の実施例に対する変更、置換、変形、改変、及び修正全てを包含する。
【００２５】
（付記１）
Ｎ個の入力データ・ビットストリームを一次ループによって受け取る工程であって、前記Ｎ個の入力データ・ビットストリームのうちのそれぞれの入力データ・ビットストリームが、入力データ・レートにおける入力データ・ビットを含む工程と、
前記Ｎ個の入力データ・ビットストリームにおける前記入力データ・ビットに基づいて、回復されたクロック信号を前記一次ループによって生成する工程であって、前記回復されたクロック信号はクロック周波数及び回復されたクロック位相を有する工程と、
前記回復されたクロック信号の回復された位相が、Ｎ個のそれぞれのサブループによって生成されたＮ個のクロック信号のうちのＮ個の位相の平均であるように、かつ、前記回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及び前記クロック周波数を有する前記回復されたクロック信号に基づいて前記Ｎ個の入力データ・ビットストリームのうちの対応する一入力データ・ビットストリームに対するクロック信号をＮ個のサブループそれぞれによって生成する工程と、
前記Ｎ個のサブループのうちの対応するサブループによって生成される前記Ｎ個のクロック信号のうちの個別のクロック信号と、前記Ｎ個の入力データ・ビットストリームそれぞれとの間の位相差を前記一次ループによって検出する工程と、
それぞれの位相差を実質的になくすよう前記Ｎ個のクロック信号の位相を調節する工程であって、前記調節する工程は、前記Ｎ個の入力データ・ビットストリームのうちの個別の入力データ・ビットストリームにおける入力データ・ビットに前記Ｎ個のクロック信号それぞれがロックされるように前記Ｎ個のクロック信号のうちのＮ個のそれぞれのクロック位相オフセットのうちの１つ又は複数を移動させる工程を備える工程と
を含むことを特徴とする方法。
【００２６】
（付記２）
Ｎの値は２であり、
前記Ｎ個の入力データ・ビットストリームのうちの第１の入力データ・ビットストリームは第１のクロック位相、及び前記回復されたクロック位相に対する第１のクロック位相オフセットを有し、
前記Ｎ個の入力データ・ビットストリームのうちの第２の入力データ・ビットストリームは第２のクロック位相、及び前記回復されたクロック位相に対する第２のクロック位相オフセットを有し、
第２の位相オフセットは第１の位相オフセットと逆の方向であり、前記回復されたクロック信号の前記回復された位相が、第１のクロック信号の位相及び第２のクロック信号の位相の平均であるように前記第１の位相オフセットと同じ振幅を有し、
第１の位相差及び第２の位相差を実質的になくすよう前記第１のクロック信号の第１の位相及び前記第２のクロック信号の第２の位相を調節する工程は、前記第１のクロック信号が入力データ・ビットストリームのうちの前記第１の入力データ・ビットストリームにおける入力データ・ビットにロックされ、前記第２のクロック信号が入力データ・ビットストリームのうちの前記第２の入力データ・ビットストリームにおける入力データ・ビットにロックされるように、前記第１の位相オフセットが、前記第２の位相オフセットが移動させられる振幅と同じ振幅であるが、前記第２の位相オフセットが移動させられる方向と反対の方向に移動させられるように前記第１の位相オフセット及び前記第２の位相オフセットを移動させる工程を含むことを特徴とする付記１に記載の方法。
【００２７】
（付記３）
Ｋ個の逆多重化されたデータ・ビットストリームに前記Ｎ個の入力データ・ビットストリームそれぞれを逆多重化する工程を更に含むことを特徴とする付記１に記載の方法。
【００２８】
（付記４）
前記回復されたクロック信号、及び前記Ｎ個のサブループによって生成されたＮ個のクロック信号はＫ位相クロック信号であり、前記Ｎ個の生成されたクロック信号それぞれの各位相は、前記Ｎ個の入力データ・ビットストリームのうちの個別の入力データ・ビットストリームからの前記Ｋ個の逆多重化されたデータ・ビットストリームのうちの対応するデータ・ビットストリームをサンプリングするために使用されることを特徴とする付記３に記載の方法。
【００２９】
（付記５）
入力データ・レートにおける第１の入力データ・ビットを含む第１の入力データ・ビットストリームを第１の位相検出回路によって受け取る工程と、
ベース・クロック信号及び第１の位相補間器制御信号に基づいて第１のクロック位相及びクロック周波数を有する第１のクロック信号を第１の位相補間器回路によって生成する工程であって、前記ベース・クロック信号は前記クロック周波数及びベース・クロック位相を有する工程と、
それぞれの第１の入力データ・ビットをサンプリングすることによって回復された第１の回復データ・ビットを含む第１の回復データ・ビットストリームを生成するよう、前記第１のクロック信号に基づいて第１の入力データ・ストリームを前記第１の位相検出回路によってサンプリングする工程と、
前記第１の入力データ・ビットと前記第１のクロック信号との間の第１の位相差を前記第１の位相検出回路によって検出する工程と、
前記入力データ・レートにおける第２の入力データ・ビットを含む第２の入力データ・ビットストリームを第２の位相検出回路によって受け取る工程と、
前記ベース・クロック信号及び第２の位相補間器制御信号に基づいて第２のクロック位相及び前記クロック周波数を有する第２のクロック信号を第２の位相補間器回路によって生成する工程と、
それぞれの第２の入力データ・ビットをサンプリングすることによって回復された第２の回復データ・ビットを含む第２の回復データ・ビットストリームを生成するよう、前記第２のクロック信号に基づいて第２の入力データ・ストリームを前記第２の位相検出回路によってサンプリングする工程と、
前記第２の入力データ・ビットと前記第２のクロック信号との間の第２の位相差を前記第２の位相検出回路によって検出する工程と、
前記第１の位相差及び前記第２の位相差を実質的になくすよう前記第１のクロック信号及び前記第２のクロック信号の第１の位相及び第２の位相それぞれを調節する工程と
を含み、前記調節する工程は、
前記第１の位相差に基づいて１つ又は複数の第１の位相補正信号を前記第１の位相検出回路によって生成する工程と、
前記第２の位相差に基づいて１つ又は複数の第２の位相補正信号を前記第２の位相検出回路によって生成する工程と、
前記１つ又は複数の第１の位相補正信号及び前記１つ又は複数の第２の位相補正信号に基づいて電流を１つ又は複数のチャージ・ポンプによって発生させる工程と、
前記１つ又は複数のチャージ・ポンプによって発生した電流に基づいて制御信号を第１のフィルタによって生成する工程と、
前記制御信号に基づいて前記ベース・クロック信号をクロック信号生成器回路によって生成する工程と、
前記第１の位相補正信号及び前記第２の位相補正信号の機能に基づいて前記第１の位相補間器回路及び前記第２の位相補間器回路それぞれの前記第１の位相補間器制御信号及び前記第２の位相補間器制御信号を第２のフィルタによって生成する工程と
を含み、
前記第１の位相補間器制御信号は、前記第１の位相と前記第１の入力データ・ビットストリームとの間の位相オフセットを実質的になくすために、前記第１の位相補間器回路に、前記第１のクロック信号の前記第１の位相を進めるか、又は遅延させるよう前記第１のクロック信号の位相を歪ませ、
前記第２の位相補間器制御信号は、前記第２の位相と前記第２の入力データ・ビットストリームとの間の位相オフセットを実質的になくすために、前記第２の位相補間器回路に、前記第２のクロック信号の前記第２の位相を進めるか、又は遅延させるよう前記第２のクロック信号の位相を歪ませることを特徴とする方法。
【００３０】
（付記６）
前記第２の位相補間器制御信号が前記第２の位相補間器に前記第２のクロック信号の前記第２の位相を反対方向にではあるが歪ませる量と等しい量だけ、前記第１の位相補間器制御信号が前記第１の位相補間器に前記第１のクロック信号の前記第１の位相を歪ませるように、前記第１の位相補間器制御信号は、前記第２の位相補間器制御信号に対して相補的であり、
前記ベース・クロック信号のべース位相は、前記第１の位相及び前記第２の位相の平均であることを特徴とする付記５に記載の方法。
【００３１】
（付記７）
前記第１の入力データ・ビットストリームにおける前記第１の入力データ・ビット及び前記第２の入力データ・ビットストリームにおける前記第２の入力データ・ビットは先行して、単一のシンボル・ストリームから復号化されており、前記シンボル・ストリームにおけるシンボルはそれぞれ、少なくとも第１のシンボル・ビット及び第２のシンボル・ビットを含み、第１の入力データ・ビットはそれぞれ、前記第１のシンボル・ビットのうちの１つを含み、第２のシンボル・ビットはそれぞれ、前記第２のシンボル・ビットのうちの１つを含むことを特徴とする付記６に記載の方法。
（付記８）
前記第１のシンボル・ビット及び前記第２のシンボル・ビットは、差動４位相偏移（ＤＰＱＳＫ）変調されたデータ・ビットを含むことを特徴とする付記７に記載の方法。
【００３２】
（付記９）
前記第１の回復データ・ビットストリーム及び前記第２の回復データ・ビットストリームを合成して前記シンボル・ストリームを再構成する工程を更に備えることを特徴とする付記７に記載の方法。
【００３３】
（付記１０）
前記第１の入力データ・ビットストリームをＫ個の第１の逆多重化データ・ビットストリームに逆多重化する工程、及び前記第２の入力データ・ビットストリームをＫ個の第２の逆多重化データ・ビットストリームに逆多重化する工程を更に含むことを特徴とする付記５に記載の方法。
【００３４】
（付記１１）
前記ベース・クロック信号、前記第１のクロック信号、及び前記第２のクロック信号はそれぞれ、Ｋ位相クロック信号であり、前記第１のクロック信号の各位相は、前記Ｋ個の第１の逆多重化データ・ビットストリームのうちの対応する第１の逆多重化データ・ビットストリームをサンプリングするよう使用され、前記第２のクロック信号の各位相は、前記Ｋ個の第２の逆多重化データ・ビットストリームのうちの対応する第２の逆多重化データ・ビットストリームをサンプリングするよう使用され、
前記Ｋ個の第１の逆多重化データ・ビットストリーム及び前記Ｋ個の第２の逆多重化データ・ビットストリームはそれぞれ、前記入力データ・レートの１／Ｋであり、前記クロック周波数は前記入力データ・レートの１／Ｋであることを特徴とする付記１０に記載の方法。
【００３５】
（付記１２）
前記第１の回復データ・ビットストリーム及び前記第２の回復データ・ビットストリームはそれぞれ、前記Ｋ個の第１の逆多重化データ・ビットストリーム及び前記Ｋ個の第２の逆多重化データ・ビットストリームのうちの対応する第１の逆多重化データ・ビットストリーム及び第２の逆多重化データ・ビットストリームをサンプリングすることによって得られるＫ個のデータ・ビットストリームを含むことを特徴とする付記１１に記載の方法。
【００３６】
（付記１３）
位相補間器回路はそれぞれ、±ＵＩ／４未満の位相補間範囲を有するよう構成され、ＵＩは、前記入力データ・ビットストリームにおける前記入力データ・ビットの単位間隔であり、
前記第１の位相と前記第２の位相との間の合計相対位相オフセットは±ＵＩ／２未満であることを特徴とする付記５に記載の方法。
【００３７】
（付記１４）
Ｎ個の入力データ・ビットストリームを受け取り、前記Ｎ個の入力データ・ビットストリームのうちの入力データ・ビットストリームそれぞれが、入力データ・レートにおける入力データ・ビットを含む機能と、
前記Ｎ個の入力データ・ビットストリームにおける入力データ・ビットに基づいて、回復されたクロック信号を生成する機能であって、前記回復されたクロック信号が、クロック周波数及び回復されたクロック位相を有する機能
とを行うよう構成された一次ループと、
Ｎ個のサブループと
を備え、前記Ｎ個のサブループはそれぞれ、前記回復されたクロック信号の回復された位相が、Ｎ個のそれぞれのサブループによって生成されたＮ個のクロック信号のうちのＮ個の位相の平均であるように、かつ、前記回復されたクロック位相に対する個別の位相オフセットにおける個別の位相及び前記クロック周波数を有する前記回復されたクロック信号に基づいて前記Ｎ個の入力データ・ビットストリームのうちの対応する一入力データ・ビットストリームに対するクロック信号を生成するよう構成され、
前記一次ループは更に、
前記Ｎ個のサブループのうちの対応するサブループによって生成される前記Ｎ個のクロック信号のうちの個別のクロック信号と、前記Ｎ個の入力データ・ビットストリームそれぞれとの間の位相差を検出する機能と、
前記Ｎ個の入力データ・ビットストリームのうちの個別の入力データ・ビットストリームにおける入力データ・ビットに前記Ｎ個のクロック信号それぞれがロックされるように前記Ｎ個のクロック信号のうちのＮ個のそれぞれのクロック位相オフセットのうちの１つ又は複数を移動させることにより、前記位相差を実質的になくすよう前記N個のクロック信号の位相を調節する機能と
を行うよう更に構成されたことを特徴とする回路。
【００３８】
（付記１５）
Ｎの値は２であり、
前記Ｎ個の入力データ・ビットストリームのうちの第１の入力データ・ビットストリームは第１のクロック位相、及び前記回復されたクロック位相に対する第１のクロック位相オフセットを有し、
前記Ｎ個の入力データ・ビットストリームのうちの第２の入力データ・ビットストリームは第２のクロック位相、及び前記回復されたクロック位相に対する第２のクロック位相オフセットを有し、
第２の位相オフセットは第１の位相オフセットと逆の方向であり、前記回復されたクロック信号が、第１のクロック信号及び第２のクロック信号の位相の平均であるように前記第１の位相オフセットと同じ振幅を有し、
第１の位相差及び第２の位相差を実質的になくすよう前記第１のクロック信号の前記第１の位相及び前記第２のクロック信号の前記第２の位相を調節するために、前記回路は、前記第１のクロック信号が入力データ・ビットストリームのうちの前記第１の入力データ・ビットストリームにおける入力データ・ビットにロックされ、前記第２のクロック信号が入力データ・ビットストリームのうちの前記第２の入力データ・ビットストリームにおける入力データ・ビットにロックされるように、前記第１の位相オフセットが、前記第２の位相オフセットが移動させられる振幅と同じ振幅であるが、第２の位相オフセットが移動させられる方向と反対の方向に移動させられるように前記第１の位相オフセット及び前記第２の位相オフセットを移動させるよう構成されることを特徴とする付記１４に記載の回路。
【００３９】
（付記１６）
前記回路は、前記Ｎ個の入力データ・ビットストリームそれぞれをＫ個の逆多重化データ・ビットストリームに逆多重化するよう構成された１つ又は複数の逆多重化器を備えることを特徴とする付記１４に記載の回路。
【００４０】
（付記１７）
前記回復されたクロック信号、及び前記Ｎ個のサブループによって生成された前記Ｎ個のクロック信号はそれぞれ、Ｋ位相クロック信号であり、前記Ｎ個の生成されたクロック信号それぞれの各位相は、前記Ｎ個の入力データ・ビットストリームのうちの個別の入力データ・ビットストリームから前記Ｋ個の逆多重化データ・ビットストリームのうちの対応する逆多重化データ・ビットストリームをサンプリングするために使用されることを特徴とする付記１６に記載の回路。
【００４１】
（付記１８）
ベース・クロック信号及び第１の位相補間器制御信号に基づいて第１のクロック位相及びクロック周波数を有する第１のクロック信号を生成するよう構成された第１の位相補間器回路であって、前記ベース・クロック信号は前記クロック周波数及びベース・クロック位相を有する第１の位相補間器回路と、
前記ベース・クロック信号及び第２の位相補間器制御信号に基づいて第２のクロック位相及び前記クロック周波数を有する第２のクロック信号を生成するよう構成された第２の位相補間器回路と、
入力データ・レートにおける第１の入力データ・ビットを含む第１の入力データ・ビットストリームを受け取る機能と、
それぞれの第１の入力データ・ビットをサンプリングすることによって回復された第１の回復データ・ビットを含む第１の回復データ・ビットストリームを生成するよう、前記第１のクロック信号に基づいて第１の入力データ・ストリームをサンプリングする機能と、
前記第１の入力データ・ビットと前記第１のクロック信号との間の第１の位相差を検出する機能と、
前記第１の位相差に基づいて１つ又は複数の第１の位相補正信号を生成する機能と
を行うよう構成された第１の位相検出回路と、
前記入力データ・レートにおける第２の入力データ・ビットを含む第２の入力データ・ビットストリームを受け取る機能と、
それぞれの第２の入力データ・ビットをサンプリングすることによって回復された第２の回復データ・ビットを含む第２の回復データ・ビットストリームを生成するよう、前記第２のクロック信号に基づいて第２の入力データ・ストリームをサンプリングする機能と、
前記第２の入力データ・ビットと前記第２のクロック信号との間の第２の位相差を検出する機能と、
前記第２の位相差に基づいて１つ又は複数の第２の位相補正信号を生成する機能と
を行うよう構成された第２の位相検出回路と、
前記１つ又は複数の第１の位相補正信号及び前記１つ又は複数の第２の位相補正信号に基づいて電流を発生させるよう構成された１つ又は複数のチャージ・ポンプと、
前記１つ又は複数のチャージ・ポンプによって発生した前記電流に基づいて制御信号を生成するよう構成された第１のフィルタと、
前記制御信号に基づいて前記ベース・クロック信号を生成するよう構成されたクロック信号生成器と、
前記第１の位相補正信号及び前記第２の位相補正信号の機能に基づいて前記第１の位相補間器回路及び前記第２の位相補間器回路それぞれの前記第１の位相補間器制御信号及び前記第２の位相補間器制御信号を生成するよう構成された第２のフィルタと
を備え、
前記第１の位相補間器制御信号は、第１の位相と前記第１の入力データ・ビットストリームとの間の位相オフセットを実質的になくすために、前記第１の位相補間器回路に、前記第１のクロック信号の前記第１の位相を進めるか、又は遅延させるよう前記第１のクロック信号の位相を歪ませ、
前記第２の位相補間器制御信号は、第２の位相と前記第２の入力データ・ビットストリームとの間の位相オフセットを実質的になくすために、前記第２の位相補間器回路に、前記第２のクロック信号の前記第２の位相を進めるか、又は遅延させるよう前記第２のクロック信号の位相を歪ませることを特徴とする回路。
【００４２】
（付記１９）
前記第２の位相補間器制御信号が前記第２の位相補間器に前記第２のクロック信号の前記第２の位相を反対方向にではあるが歪ませる量と等しい量で、前記第１の位相補間器制御信号が前記第１の位相補間器に前記第１のクロック信号の前記第１の位相を歪ませるように、前記第１の位相補間器制御信号は、前記第２の位相補間器制御信号に対して相補的であり、
前記ベース・クロック信号のべース位相は、前記第１の位相及び前記第２の位相の平均であることを特徴とする付記１８に記載の回路。
【００４３】
（付記２０）
前記第１の入力データ・ビットストリームにおける前記第１の入力データ・ビット及び前記第２の入力データ・ビットストリームにおける前記第２の入力データ・ビットは先行して、単一のシンボル・ストリームから復号化されており、前記シンボル・ストリームにおけるシンボルはそれぞれ、少なくとも第１のシンボル・ビット及び第２のシンボル・ビットを含み、第１の入力データ・ビットはそれぞれ、前記第１のシンボル・ビットのうちの１つを含み、第２のシンボル・ビットはそれぞれ、前記第２のシンボル・ビットのうちの１つを含むことを特徴とする付記１９記載の回路。
【００４４】
（付記２１）
前記第１のシンボル・ビット及び前記第２のシンボル・ビットは、差動４位相偏移（ＤＰＱＳＫ）変調データ・ビットを含むことを特徴とする付記２０記載の回路。
【００４５】
（付記２２）
前記第１の回復データ・ビットストリーム及び前記第２の回復データ・ビットストリームを合成して前記シンボル・ストリームを再構成するよう構成されたデータ合成器を更に備えることを特徴とする付記２０記載の回路。
【００４６】
（付記２３）
前記第１の入力データ・ビットストリームをＫ個の第１の逆多重化データ・ビットストリームに逆多重化する工程、及び前記第２の入力データ・ビットストリームをＫ個の第２の逆多重化データ・ビットストリームに逆多重化するよう構成された１つ又は複数の逆多重化器を更に含むことを特徴とする付記１８記載の回路。
【００４７】
（付記２４）
前記ベース・クロック信号、前記第１のクロック信号、及び前記第２のクロック信号はそれぞれ、Ｋ位相クロック信号であり、前記第１のクロック信号の各位相は、前記Ｋ個の第１の逆多重化データ・ビットストリームのうちの対応する第１の逆多重化データ・ビットストリームをサンプリングするよう使用され、前記第２のクロック信号の各位相は、前記Ｋ個の第２の逆多重化データ・ビットストリームのうちの対応する第２の逆多重化データ・ビットストリームをサンプリングするよう使用され、
前記Ｋ個の第１の逆多重化データ・ビットストリーム及び前記Ｋ個の第２の逆多重化データ・ビットストリームはそれぞれ、入力データ・レートの１／Ｋであり、クロック周波数は前記入力データ・レートの１／Ｋであることを特徴とする付記２３記載の回路。
【００４８】
（付記２５）
前記第１の回復データ・ビットストリーム及び前記第２の回復データ・ビットストリームはそれぞれ、前記Ｋ個の第１の逆多重化データ・ビットストリーム及びＫ個の第２の逆多重化データ・ビットストリームのうちの対応する第１の逆多重化データ・ビットストリーム及び第２の逆多重化データ・ビットストリームをサンプリングすることによって得られるＫ個のデータ・ビットストリームを含むことを特徴とする付記２４記載の回路。
【００４９】
（付記２６）
前記位相補間器回路はそれぞれ、±ＵＩ／４未満の位相補間範囲を有するよう構成され、ＵＩは、前記入力データ・ビットストリームにおける前記入力データ・ビットの単位間隔であり、
前記第１の位相と前記第２の位相との間の合計相対位相オフセットは±ＵＩ／２未満であることを特徴とする付記１８記載の回路。
【符号の説明】
【００５０】
５００  ＣＤＲ
５０２  位相検出器
５０４  チャージ・ポンプ
【図１】
0005760823.tif 000002
【図２】
0005760823.tif 000003
【図３】
0005760823.tif 000004
【図４Ａ】
0005760823.tif 000005
【図４Ｂ】
0005760823.tif 000006
【図４Ｃ】
0005760823.tif 000007
【図５】
0005760823.tif 000008
【図６】
0005760823.tif 000009