(57)【特許請求の範囲】
【請求項１】
第１、第２及び第３の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
前記第３の入出力端子と接地点との間に接続された第２のスイッチング素子と、
前記第１の入出力端子と前記第３の入出力端子との間に接続された第３のスイッチング素子と、
前記第２の入出力端子と接地点との間に接続された第４のスイッチング素子と、
前記第１及び第２のスイッチング素子の制御端子に接続された第１の制御電圧印加端子と、
前記第３及び第４のスイッチング素子の制御端子に接続された第２の制御電圧印加端子と、
前記第１及び第２のスイッチング素子の前記制御端子と前記第１の制御電圧印加端子との間にそれぞれ接続された第１及び第２の抵抗と、
前記第１及び第２の抵抗にそれぞれ並列に接続され、カソードが前記第１の制御電圧印加端子に接続された第１及び第２のダイオードと、
前記第１及び第２の抵抗にそれぞれ並列に接続され、前記第１及び第２のダイオードにそれぞれ直列に接続された第１及び第２のインダクタとを備えることを特徴とするスイッチ回路。
【請求項２】
第１、第２及び第３の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
前記第３の入出力端子と接地点との間に接続された第２のスイッチング素子と、
前記第１の入出力端子と前記第３の入出力端子との間に接続された第３のスイッチング素子と、
前記第２の入出力端子と接地点との間に接続された第４のスイッチング素子と、
前記第１及び第２のスイッチング素子の制御端子に接続された第１の制御電圧印加端子と、
前記第３及び第４のスイッチング素子の制御端子に接続された第２の制御電圧印加端子と、
前記第１及び第２のスイッチング素子の前記制御端子と前記第１の制御電圧印加端子との間にそれぞれ接続された第１及び第２の抵抗と、
前記第１及び第２の抵抗にそれぞれ並列に接続され、カソードが前記第１の制御電圧印加端子に接続された第１及び第２のダイオードと、
前記第３及び第４のスイッチング素子の前記制御端子と前記第２の制御電圧印加端子との間にそれぞれ接続された第３及び第４の抵抗と、
前記第３及び第４の抵抗にそれぞれ並列に接続され、カソードが前記第２の制御電圧印加端子に接続された第３及び第４のダイオードと、
前記第１、第２、第３及び第４の抵抗にそれぞれ並列に接続され、前記第１、第２、第３及び第４のダイオードにそれぞれ直列に接続された前記第１、第２、第３及び第４のインダクタとを備えることを特徴とするスイッチ回路。
【請求項３】
第１、第２及び第３の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
前記第３の入出力端子と接地点との間に接続された第２のスイッチング素子と、
前記第１の入出力端子と前記第３の入出力端子との間に接続された第３のスイッチング素子と、
前記第２の入出力端子と接地点との間に接続された第４のスイッチング素子と、
前記第１及び第２のスイッチング素子の制御端子に接続された第１の制御電圧印加端子と、
前記第３及び第４のスイッチング素子の制御端子に接続された第２の制御電圧印加端子と、
前記第１及び第２のスイッチング素子の前記制御端子と前記第１の制御電圧印加端子との間にそれぞれ接続された第１及び第２の抵抗と、
前記第１及び第２の抵抗にそれぞれ並列に接続され、カソードが前記第１の制御電圧印加端子に接続された第１及び第２のダイオードと、
前記第１及び第２のダイオードと接地点との間にそれぞれ直列に接続され、前記スイッチ回路を通る信号の１／４波長の長さを持つ第１及び第２の伝送線路と、
前記第１及び第２の伝送線路にそれぞれ直列に接続された第１及び第２の容量とを備えることを特徴とするスイッチ回路。
【請求項４】
第１、第２及び第３の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
前記第３の入出力端子と接地点との間に接続された第２のスイッチング素子と、
前記第１の入出力端子と前記第３の入出力端子との間に接続された第３のスイッチング素子と、
前記第２の入出力端子と接地点との間に接続された第４のスイッチング素子と、
前記第１及び第２のスイッチング素子の制御端子に接続された第１の制御電圧印加端子と、
前記第３及び第４のスイッチング素子の制御端子に接続された第２の制御電圧印加端子と、
前記第１及び第２のスイッチング素子の前記制御端子と前記第１の制御電圧印加端子との間にそれぞれ接続された第１及び第２の抵抗と、
前記第１及び第２の抵抗にそれぞれ並列に接続され、カソードが前記第１の制御電圧印加端子に接続された第１及び第２のダイオードと、
前記第３及び第４のスイッチング素子の前記制御端子と前記第２の制御電圧印加端子との間にそれぞれ接続された第３及び第４の抵抗と、
前記第３及び第４の抵抗にそれぞれ並列に接続され、カソードが前記第２の制御電圧印加端子に接続された第３及び第４のダイオードと、
前記第１、第２、第３及び第４のダイオードと接地点との間にそれぞれ直列に接続され、前記スイッチ回路を通る信号の１／４波長の長さを持つ第１、第２、第３及び第４の伝送線路と、
前記第１、第２、第３及び第４の伝送線路にそれぞれ直列に接続された第１、第２、第３及び第４の容量とを備えることを特徴とするスイッチ回路。
【請求項５】
第１、第２及び第３の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
前記第３の入出力端子と接地点との間に接続された第２のスイッチング素子と、
前記第１の入出力端子と前記第３の入出力端子との間に接続された第３のスイッチング素子と、
前記第２の入出力端子と接地点との間に接続された第４のスイッチング素子と、
前記第１及び第２のスイッチング素子の制御端子に接続された第１の制御電圧印加端子と、
前記第３及び第４のスイッチング素子の制御端子に接続された第２の制御電圧印加端子と、
前記第１及び第２のスイッチング素子の前記制御端子の接続点と前記第１の制御電圧印加端子との間に接続された第１の抵抗と、
前記第１の抵抗に並列に接続され、カソードが前記第１の制御電圧印加端子に接続された第１のダイオードと、
前記第１の抵抗に並列に接続され、前記第１のダイオードに直列に接続されたインダクタとを備えることを特徴とするスイッチ回路。
【請求項６】
第１、第２及び第３の入出力端子と、
前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、
前記第３の入出力端子と接地点との間に接続された第２のスイッチング素子と、
前記第１の入出力端子と前記第３の入出力端子との間に接続された第３のスイッチング素子と、
前記第２の入出力端子と接地点との間に接続された第４のスイッチング素子と、
前記第１及び第２のスイッチング素子の制御端子に接続された第１の制御電圧印加端子と、
前記第３及び第４のスイッチング素子の制御端子に接続された第２の制御電圧印加端子と、
前記第１及び第２のスイッチング素子の前記制御端子の接続点と前記第１の制御電圧印加端子との間に接続された第１の抵抗と、
前記第１の抵抗に並列に接続され、カソードが前記第１の制御電圧印加端子に接続された第１のダイオードと、
前記第３及び第４のスイッチング素子の前記制御端子の接続点と前記第２の制御電圧印加端子との間に接続された第２の抵抗と、
前記第２の抵抗に並列に接続され、カソードが前記第２の制御電圧印加端子に接続された第２のダイオードと、
前記第１及び第２の抵抗にそれぞれ並列に接続され、前記第１及び第２のダイオードにそれぞれ直列に接続された第１及び第２のインダクタとを備えることを特徴とするスイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に高周波帯無線通信機器や高周波帯レーダ機器等で使用するスイッチ回路に関する。
【背景技術】
【０００２】
マイクロ波帯やミリ波帯などの高周波帯域の信号を伝送するシステムにおいてスイッチ回路が用いられる。図１７、図１８、及び図１９は、スイッチ回路を用いたシステムを示す図である。
【０００３】
図１７では信号の送信と受信の切り替えにスイッチＳＷが用いられている。図１８では、２つのアンテナＡＮＴからの信号の切り替えにスイッチＳＷが用いられている。図１９では、サーキュレータＣＩＲを用いたシステムにおいて送信器Ｓ１から高い電力の信号を送信する際に、信号がアンテナＡＮＴから反射されて受信器Ｊ１に入力されるのを防ぐためにスイッチＳＷが用いられている。これにより、低雑音増幅器を含む受信器Ｊ１を保護することができる。これらシステムにおいて、スイッチング素子を直並列型に用いたスイッチ回路が用いられる（例えば、特許文献２の図１１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３７１１１９３号公報
【特許文献２】特許第４５３８０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スイッチＳＷの耐電力が低いと以下のような問題が生じる。即ち、図１７において送信器Ｓ１から高い電力がスイッチＳＷの端子Ｐ３へ入力される場合、スイッチＳＷのオフ側の端子Ｐ１，Ｐ２を介して送信信号が受信器Ｊ１へ入力される。このため、送信電力が低下し、かつスイッチＳＷによる受信器Ｊ１の保護機能が低下する。同様に、図１８ではスイッチＳＷによる信号切替精度が低下し、図１９では受信器Ｊ１の保護機能が低下する。また、各システムにおいてスイッチＳＷの機能自体を低下させる恐れがある。
【０００６】
各スイッチング素子を多段に接続し、その素子間の電位を制御することにより、耐電力を向上させたスイッチも提案されている（例えば、特許文献２参照）。しかし、回路規模が大きくなり、回路構成が複雑になるという問題があった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は簡易な回路構成によりオフ側の耐電力を向上させることができるスイッチ回路を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係るスイッチ回路は、第１、第２及び第３の入出力端子と、前記第１の入出力端子と前記第２の入出力端子との間に接続された第１のスイッチング素子と、前記第３の入出力端子と接地点との間に接続された第２のスイッチング素子と、前記第１の入出力端子と前記第３の入出力端子との間に接続された第３のスイッチング素子と、前記第２の入出力端子と接地点との間に接続された第４のスイッチング素子と、前記第１及び第２のスイッチング素子の制御端子に接続された第１の制御電圧印加端子と、前記第３及び第４のスイッチング素子の制御端子に接続された第２の制御電圧印加端子と、前記第１及び第２のスイッチング素子の前記制御端子と前記第１の制御電圧印加端子との間にそれぞれ接続された第１及び第２の抵抗と、前記第１及び第２の抵抗にそれぞれ並列に接続され、カソードが前記第１の制御電圧印加端子に接続された第１及び第２のダイオードと、前記第１及び第２の抵抗にそれぞれ並列に接続され、前記第１及び第２のダイオードにそれぞれ直列に接続された第１及び第２のインダクタとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明により、簡易な回路構成によりオフ側の耐電力を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係るスイッチ回路を示す図である。
【図２】比較例に係るスイッチ回路を示す図である。
【図３】電力の大きい信号が入力した場合の比較例に係るスイッチ回路の動作を示す図である。
【図４】電力の大きい信号が入力した場合の本発明の実施の形態１に係るスイッチ回路の動作を示す図である。
【図５】実施の形態１と比較例のスイッチ回路について耐電力を計算した結果を示す図である。
【図６】本発明の実施の形態１に係るスイッチ回路の変形例を示す図である。
【図７】本発明の実施の形態２に係るスイッチ回路を示す図である。
【図８】本発明の実施の形態２に係るスイッチ回路の変形例を示す図である。
【図９】本発明の実施の形態３に係るスイッチ回路を示す図である。
【図１０】本発明の実施の形態４に係るスイッチ回路を示す図である。
【図１１】本発明の実施の形態５に係るスイッチ回路を示す図である。
【図１２】本発明の実施の形態６に係るスイッチ回路を示す図である。
【図１３】本発明の実施の形態７に係るスイッチ回路を示す図である。
【図１４】本発明の実施の形態８に係るスイッチ回路を示す図である。
【図１５】本発明の実施の形態９に係るスイッチ回路を示す図である。
【図１６】本発明の実施の形態１０に係るスイッチ回路を示す図である。
【図１７】スイッチ回路を用いたシステムを示す図である。
【図１８】スイッチ回路を用いたシステムを示す図である。
【図１９】スイッチ回路を用いたシステムを示す図である。
【発明を実施するための形態】
【００１１】
本発明の実施の形態に係るスイッチ回路について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係るスイッチ回路を示す図である。トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４はスイッチング素子として用いられる電界効果トランジスタである。制御電圧印加端子Ｖ１，Ｖ２はスイッチを切り換える制御電圧を印加する端子である。抵抗Ｒ１ａ，Ｒ１ｂ，Ｒ２ａ，Ｒ２ｂ，Ｒ３ａ，Ｒ４ａは各トランジスタのゲートに接続される数ｋΩ以上のアイソレーション抵抗である。
【００１３】
トランジスタＴ１が入出力端子Ｐ１と入出力端子Ｐ２との間に接続されている。トランジスタＴ２が入出力端子Ｐ３と接地点との間に接続されている。トランジスタＴ３が入出力端子Ｐ１と入出力端子Ｐ３との間に接続されている。トランジスタＴ４が入出力端子Ｐ２と接地点との間に接続されている。制御電圧印加端子Ｖ１がトランジスタＴ１，Ｔ２のゲートに接続されている。制御電圧印加端子Ｖ２がトランジスタＴ３，Ｔ４のゲートに接続されている。
【００１４】
抵抗Ｒ１ａ，Ｒ１ｂがトランジスタＴ１のゲートと制御電圧印加端子Ｖ１との間に直列に接続されている。抵抗Ｒ２ａ，Ｒ２ｂがトランジスタＴ２のゲートと制御電圧印加端子Ｖ１との間に直列に接続されている。抵抗Ｒ３ａがトランジスタＴ３のゲートと制御電圧印加端子Ｖ２との間に接続され、抵抗Ｒ４ａがトランジスタＴ４のゲートと制御電圧印加端子Ｖ２との間に接続されている。ダイオードＤ１，Ｄ２が抵抗Ｒ１ｂ，Ｒ２ｂにそれぞれ並列に接続され、ダイオードＤ１，Ｄ２のカソードが制御電圧印加端子Ｖ１に接続されている。
【００１５】
続いてスイッチ回路の動作を説明する。スイッチ回路を図１７のシステムに使用する場合、入出力端子Ｐ１はアンテナＡＮＴに接続され、入出力端子Ｐ２は受信器Ｊ１に接続され、入出力端子Ｐ３は送信器Ｓ１に接続される。送信時には制御電圧印加端子Ｖ２に０Ｖ、制御電圧印加端子Ｖ１にトランジスタのピンチオフ電圧Ｖｐ以下となるオフ電圧Ｖｃを印加し、トランジスタＴ３，Ｔ４をオン、トランジスタＴ１、Ｔ２をオフとし、入出力端子Ｐ３から入出力端子Ｐ１へ信号を通過させる。
【００１６】
スイッチ回路を図１８のシステムに使用する場合、入出力端子Ｐ１は受信器Ｊ１に接続され、入出力端子Ｐ２，Ｐ３はアンテナＡＮＴに接続される。制御電圧印加端子Ｖ１，Ｖ２に印加する電圧によりトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４をオン、オフさせることによりアンテナＡＮＴからの信号を切替える。
【００１７】
スイッチ回路を図１９のシステムに使用する場合、入出力端子Ｐ１がサーキュレータＣＩＲに接続され、入出力端子Ｐ２は受信器Ｊ１に接続され、入出力端子Ｐ３は送信器Ｓ１に接続される。送信時には制御電圧印加端子Ｖ２に０Ｖ、制御電圧印加端子Ｖ１にオフ電圧Ｖｃを印加することにより、入出力端子Ｐ１から入出力端子Ｐ３へ信号を通過させ、受信器Ｊ１を保護する。
【００１８】
続いて本実施の形態の効果を比較例と比較して説明する。図２は、比較例に係るスイッチ回路を示す図である。実施の形態１の抵抗Ｒ１ｂ，Ｒ２ｂ及びダイオードＤ１，Ｄ２が存在しない。
【００１９】
比較例に係るスイッチ回路の耐電力Ｐｍａｘは次式で示される。
Ｐｍａｘ＝２＊（Ｖｃ−Ｖｐ）２／Ｚｏ      （１）
ここで、特性インピーダンスＺｏは通常は５０Ωである。
【００２０】
ここで、スイッチ回路に入力された信号の電力が小さい場合、オフ状態のトランジスタＴ１，Ｔ２にゲート電流Ｉｇはほとんど流れることなく、制御電圧印加端子Ｖ１に印加したオフ電圧Ｖｃとほぼ等しい電圧がトランジスタＴ１，Ｔ２のゲートに印加される。
【００２１】
図３は、電力の大きい信号が入力した場合の比較例に係るスイッチ回路の動作を示す図である。スイッチ回路に入力された信号の電力が大きい場合、オフ状態のトランジスタＴ１，Ｔ２のゲート電流Ｉｇが増大し、ゲート部の抵抗Ｒ１ａ，Ｒ２ａに流れるため、トランジスタＴ１，Ｔ２のゲートに印加される制御電圧Ｖｃ’が変動する。制御電圧Ｖｃ’は次式で示される。
Ｖｃ’＝Ｖｃ−Ｒ＊Ｉｇ      （２）
ここでＲは抵抗Ｒ１ａ，Ｒ２ａの抵抗値である。この制御電圧Ｖｃ’の変動のため、スイッチ回路の耐電力が低下してしまう。
【００２２】
図４は、電力の大きい信号が入力した場合の本発明の実施の形態１に係るスイッチ回路の動作を示す図である。Ａ点の電圧は制御電圧Ｖｃと等しい。ゲート電流Ｉｇの増加により、抵抗Ｒ１ｂの両端（Ａ点とＣ点の間）に電圧降下が発生する。この電圧がダイオードＤ１の順方向電圧を超えると、ゲート電流ＩｇがダイオードＤ１を流れるため、それ以上の電圧降下は生じない。ゆえに、トランジスタＴ１の制御電圧（点Ｂの電圧）は次式で示される。
Ｖｃ＋（Ｒ１ａ＋Ｒ１ｂ）＊Ｉｇ＞Ｖｃ＋Ｒ１ａ＊Ｉｇ＋φｂ    （３）
ここで、φｂはダイオードＤ１の順方向電圧である。
上式（３）を満たすように抵抗Ｒ１ｂの抵抗値を選択すれば、トランジスタＴ１の制御電圧の変動を小さくすることができる。よって、簡易な回路構成によりオフ側の耐電力を向上させることができる。
【００２３】
図５は、実施の形態１と比較例のスイッチ回路について耐電力を計算した結果を示す図である。トランジスタとしてＳｉＣ基板上に形成したＧａＮトランジスタを用い、Ｒ１ａ＝０．５ｋΩ、Ｒ１ｂ＝１．５ｋΩ、φｂ＝０．８Ｖ、Ｖｃ＝−３０Ｖ、Ｖｐ＝−２Ｖとした。比較例の耐電力は４３ｄＢｍであるのに対して、本実施の形態の耐電力は４４．５ｄＢｍに向上した。
【００２４】
図６は、本発明の実施の形態１に係るスイッチ回路の変形例を示す図である。ダイオードＤ１の代わりに直列に接続されたダイオードＤ１ａ，Ｄ１ｂを用い、ダイオードＤ２の代わりに直列に接続されたダイオードＤ２ａ，Ｄ２ｂを用いている。このようにダイオードを２段とすることにより、ダイオードの順方向電圧が２倍となり、システムに対応した耐電力値の調整が可能となる。なお、ダイオードを３段以上にしてもよい。
【００２５】
実施の形態２．
図７は、本発明の実施の形態２に係るスイッチ回路を示す図である。実施の形態１の構成に加えて、抵抗Ｒ３ｂ，Ｒ４ｂがトランジスタＴ３，Ｔ４のゲートと制御電圧印加端子Ｖ２との間にそれぞれ接続されている。ダイオードＤ３，Ｄ４が抵抗Ｒ３ｂ，Ｒ４ｂにそれぞれ並列に接続され、ダイオードＤ３，Ｄ４のカソードが制御電圧印加端子Ｖ２に接続されている。
【００２６】
本実施の形態では、スイッチの両方のパスのトランジスタのゲート抵抗の一部に並列にダイオードを配置している。このスイッチ回路を図１８のシステムに使用した場合、受信時の複数のアンテナからの高電力信号に対して耐電力性が向上する。この結果、スイッチ回路による信号切替精度の低下を防ぐことができる。
【００２７】
図８は、本発明の実施の形態２に係るスイッチ回路の変形例を示す図である。ダイオードＤ３の代わりに直列に接続されたダイオードＤ３ａ，Ｄ３ｂを用い、ダイオードＤ４の代わりに直列に接続されたダイオードＤ４ａ，Ｄ４ｂを用いている。このようにダイオードを２段とすることにより、ダイオードの順方向電圧が２倍となり、システムに対応した耐電力値の調整が可能となる。なお、ダイオードを３段以上にしてもよい。
【００２８】
実施の形態３．
図９は、本発明の実施の形態３に係るスイッチ回路を示す図である。実施の形態１の構成に加えて、チョークインダクタＬ１，Ｌ２が抵抗Ｒ１ｂ，Ｒ２ｂにそれぞれ並列に接続され、ダイオードＤ１，Ｄ２にそれぞれ直列に接続されている。ここで、ゲート電流がダイオードＤ１，Ｄ２に流れることにより、並列に接続されている抵抗Ｒ１ｂ，Ｒ２ｂがショートする。この際のインピーダンスの低下をチョークインダクタＬ１，Ｌ２が防ぐため、アイソレーション機能を保持することができる。
【００２９】
実施の形態４．
図１０は、本発明の実施の形態４に係るスイッチ回路を示す図である。実施の形態２の構成に加えて、チョークインダクタＬ１，Ｌ２，Ｌ３，Ｌ４が抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４にそれぞれ並列に接続され、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４にそれぞれ直列に接続されている。これにより、実施の形態２，３の効果を得ることができる。
【００３０】
実施の形態５．
図１１は、本発明の実施の形態５に係るスイッチ回路を示す図である。スイッチ回路を通る信号の１／４波長の長さを持つ伝送線路ＴＬ１，ＴＬ２が、ダイオードＤ１，Ｄ２と接地点との間にそれぞれ直列に接続されている。容量Ｃ１，Ｃ２が伝送線路ＴＬ１，ＴＬ２にそれぞれ直列に接続されている。即ち、本実施の形態では、実施の形態３のインダクタを、送信信号の１／４波長の伝送線路と容量で置換えている。これにより、回路の小型化が図れる。
【００３１】
実施の形態６．
図１２は、本発明の実施の形態６に係るスイッチ回路を示す図である。スイッチ回路を通る信号の１／４波長の長さを持つ伝送線路ＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４が、ダイオードＤ１，Ｄ２，Ｄ３，Ｄ４と接地点との間にそれぞれ直列に接続されている。容量Ｃ１，Ｃ２，Ｃ３，Ｃ４が伝送線路ＴＬ１，ＴＬ２，ＴＬ３，ＴＬ４にそれぞれ直列に接続されている。即ち、本実施の形態では、実施の形態４のインダクタを、送信信号の１／４波長の伝送線路と容量で置換えている。これにより、回路の小型化が図れる。
【００３２】
実施の形態７．
図１３は、本発明の実施の形態７に係るスイッチ回路を示す図である。実施の形態１の抵抗Ｒ１ｂ，Ｒ２ｂ及びダイオードＤ１，Ｄ２の代わりに、抵抗Ｒ１２及びダイオードＤ１２が設けられている。抵抗Ｒ１２は、トランジスタＴ１，Ｔ２のゲートの接続点と制御電圧印加端子Ｖ１との間に接続されている。ダイオードＤ１２は、抵抗Ｒ１２に並列に接続され、ダイオードＤ１２のカソードが制御電圧印加端子Ｖ１に接続されている。
【００３３】
これにより、ゲート抵抗の一部に流れる高入力電力時のゲート電流が２倍（共通に接続したトランジスタの数）となるため、高入力電力に対して制御電圧の変動を更に抑制することができる。
【００３４】
実施の形態８．
図１４は、本発明の実施の形態８に係るスイッチ回路を示す図である。実施の形態７の構成に加えて、抵抗Ｒ３４及びダイオードＤ３４が設けられている。抵抗Ｒ３４は、トランジスタＴ３，Ｔ４のゲートの接続点と制御電圧印加端子Ｖ２との間に接続されている。ダイオードＤ３４は、抵抗Ｒ３４に並列に接続され、ダイオードＤ３４のカソードが制御電圧印加端子Ｖ２に接続されている。
【００３５】
本実施の形態では、スイッチの両方のパスのトランジスタのゲート抵抗の一部に並列にダイオードを配置している。このスイッチ回路を図１８のシステムに使用した場合、受信時の複数のアンテナからの高電力信号に対して耐電力性が向上する。この結果、スイッチ回路による信号切替精度の低下を防ぐことができる。また、実施の形態７の効果も得ることができる。
【００３６】
実施の形態９．
図１５は、本発明の実施の形態９に係るスイッチ回路を示す図である。実施の形態７の構成に加えて、チョークインダクタＬ１２が、抵抗Ｒ１２に並列に接続され、ダイオードＤ１２に直列に接続されている。抵抗Ｒ１２がショートする際のインピーダンスの低下をチョークインダクタＬ１２が防ぐため、アイソレーション機能を保持することができる。
【００３７】
実施の形態１０．
図１６は、本発明の実施の形態１０に係るスイッチ回路を示す図である。実施の形態８の構成に加えて、チョークインダクタＬ１２，Ｌ３４が、抵抗Ｒ１２，Ｒ３４にそれぞれ並列に接続され、ダイオードＤ１２，Ｄ３４にそれぞれ直列に接続されている。抵抗Ｒ１２，Ｒ３４がショートする際のインピーダンスの低下をチョークインダクタＬ１２，Ｌ３４が防ぐため、アイソレーション機能を保持することができる。
【００３８】
上記の実施の形態１〜１０において、トランジスタは、ＧａＡｓ基板、Ｓｉ基板、ＧａＮ  ｏｎ  ＳｉＣ基板、又はＧａＮ  ｏｎ  Ｓｉ基板などの半絶縁基板上に形成することができる。
【００３９】
また、実施の形態１〜１０のスイッチ回路は、トランジスタのみならず、整合回路、ゲート抵抗、ダイオード、チョークインダクタ、伝送線路、ＭＩＭ容量を半絶縁基板上に形成したモノリシックマイクロ波集積回路（ＭＭＩＣ）としてもよい。これにより更に小型・集積化が可能となる。また、実施の形態１〜１０のスイッチ回路は送受信モジュールに適用することができる。
【符号の説明】
【００４０】
Ｃ１  容量（第１の容量）、Ｃ２  容量（第２の容量）、Ｃ３  容量（第３の容量）、Ｃ４  容量（第４の容量）
Ｄ１，Ｄ１２  ダイオード（第１のダイオード）、Ｄ２，Ｄ３４  ダイオード（第２のダイオード）、Ｄ３  ダイオード（第３のダイオード）、Ｄ４  ダイオード（第４のダイオード）
Ｌ１，Ｌ１２  チョークインダクタ（第１のインダクタ）、Ｌ２，Ｌ３４  チョークインダクタ（第２のインダクタ）、Ｌ３  チョークインダクタ（第３のインダクタ）、Ｌ４  チョークインダクタ（第４のインダクタ）
Ｐ１  入出力端子（第１の入出力端子）、Ｐ２  入出力端子（第２の入出力端子）、Ｐ３  入出力端子（第３の入出力端子）
Ｒ１ｂ，Ｒ１２  抵抗（第１の抵抗）、Ｒ２ｂ，Ｒ３４  抵抗（第２の抵抗）、Ｒ３ｂ  抵抗（第３の抵抗）、Ｒ４ｂ  抵抗（第４の抵抗）
Ｔ１  トランジスタ（第１のスイッチング素子）、Ｔ２  トランジスタ（第２のスイッチング素子）、Ｔ３  トランジスタ（第３のスイッチング素子）、Ｔ４  トランジスタ（第４のスイッチング素子）
ＴＬ１  伝送線路（第１の伝送線路）、ＴＬ２  伝送線路（第２の伝送線路）、ＴＬ３  伝送線路（第３の伝送線路）、ＴＬ４  伝送線路（第４の伝送線路）
Ｖ１  制御電圧印加端子（第１の制御電圧印加端子）、Ｖ２  制御電圧印加端子（第２の制御電圧印加端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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