(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一方の主面上に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、
、前記溝の底部に形成され、前記ドリフト領域と異なる材料からなる異種材領域と、
前記異種材領域の上面と前記溝の上部側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記溝の上部に形成されたゲート電極と、
前記ウェル領域および前記ソース領域に接続されたソース電極と、
前記半導体基板の他方の主面に接続されたドレイン電極と
を備えた半導体装置の製造方法において、
前記ドリフト領域よりも熱酸化速度が速い埋め込み材を前記溝に埋設する第１の工程と、
前記溝に埋設された前記埋め込み材を熱酸化して、前記溝に前記埋め込み材の酸化膜を形成する第２の工程と、
前記埋め込み材の酸化膜を選択的に除去して、前記溝の底部に埋め込み材の酸化膜を残し、前記埋め込み材の酸化膜で前記異種材領域を形成する第３の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板と、
前記半導体基板の一方の主面上に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に形成された第２導電型のウェル領域と、
前記ウェル領域内に形成された第１導電型のソース領域と、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に至る深さの溝と、
、前記溝の底部に形成され、前記ドリフト領域と異なる材料からなる異種材領域と、
前記異種材領域の上面と前記溝の上部側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記溝の上部に形成されたゲート電極と、
前記ウェル領域および前記ソース領域に接続されたソース電極と、
前記半導体基板の他方の主面に接続されたドレイン電極と
を備えた半導体装置の製造方法において、
前記ドリフト領域よりも熱酸化速度が速い埋め込み材を前記溝に埋設する第１の工程と、
前記溝の開口部よりも狭く前記溝の開口部の内側に位置合わせされた開口部を有するマスクを前記埋め込み材の上面に形成する第２の工程と、
前記マスクを介して前記埋め込み材を選択的に除去する第３の工程と、
前記溝の上部に埋設された前記埋め込み材を選択的に熱酸化して、前記溝の上部に前記埋め込み材の酸化膜を形成する第４の工程と、
前記埋め込み材の酸化膜を除去して前記溝の底部に埋め込み材を残し、前記埋め込み材で前記異種材領域を形成する第５の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第３の工程は、ウェットエッチングにより埋め込み材の酸化膜を除去する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第５の工程は、ウェットエッチングにより埋め込み材の酸化膜を除去する
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記溝の開口部の幅と前記マスクの開口部の幅との差は、前記第５の工程で前記溝の底部に残る前記埋め込み材の高さよりも小さい
ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
前記第３の工程は、異方性エッチングにより埋め込み材を選択的に除去する
ことを特徴とする請求項２または５に記載の半導体装置の製造方法。
【請求項７】
前記埋め込み材は、前記ドリフト領域との接合面でヘテロ接合を形成する材料で構成される
ことを特徴とする請求項２，４〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記埋め込み材の熱酸化速度は、前記ドリフト領域の熱酸化速度よりも１０倍以上速い
ことを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記ドリフト領域は、炭化珪素で構成され、前記埋め込み材は、多結晶シリコンで構成されている
ことを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、溝の底部に電界緩和領域を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。この文献には、溝の底部にポリシリコンからなるヘテロ半導体層の電界緩和領域を形成する技術が記載されている。この技術では、溝の内部にポリシリコン層を堆積した後ポリシリコン層に不純物を導入し、エッチングにより溝の底部にのみポリシリコン層を選択的に残してヘテロ半導体層を形成している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−３１８３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記従来の半導体装置の製造方法において、溝の底部にのみ選択的にポリシリコンを残存させる手法としては、単にエッチングとしか記載されておらず、より詳しくは記載されていない。
【０００５】
半導体装置の製造工程において、ドライエッチングによりポリシリコンを選択的にエッチング除去してパターニングした場合に、ポリシリコンと接している溝の側面がエッチングにより荒れて損傷するおそれがあった。溝の側面が損傷すると、半導体装置を構成するトランジスタのチャネル移動度が低下してオン抵抗が増大するといった不具合を招くおそれがあった。
【０００６】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、溝側面の損傷を抑制して、チャネル移動度の低下によるオン抵抗の増大を回避した半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明は、ドリフト領域に形成された溝に、ドリフト領域よりも熱酸化速度が速い埋め込み材を埋め込み、溝の上部に埋め込まれた埋め込み材を選択的に熱酸化して酸化膜を形成した後この酸化膜を除去して溝の底部に埋め込み材を残し、溝の底部にドリフト領域とは異なる材料からなる異種材領域を形成することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、溝の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域が形成されるので、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態１に係る半導体装置の製造方法で製造される半導体装置のの構成を示す断面図である。
【図２Ａ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｂ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｃ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｄ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｅ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｆ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｇ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図２Ｈ】本発明の実施形態１に係る半導体装置の製造方法を示す工程断面図である。
【図３】埋め込み材の酸化速度とドリフト領域の酸化速度との比と、溝の形状変化との関係を示す半導体装置の断面図である。
【図４】埋め込み材の酸化速度とドリフト領域の酸化速度との比と、溝の深さの変化割合との関係を示す図である。
【図５】本発明の実施形態２に係る半導体装置の製造方法で製造される半導体装置のの構成を示す断面図である。
【図６Ａ】本発明の実施形態２に係る半導体装置の製造方法を示す工程断面図である。
【図６Ｂ】本発明の実施形態２に係る半導体装置の製造方法を示す工程断面図である。
【図７】本発明の実施形態３に係る半導体装置の製造方法で製造される半導体装置のの構成を示す断面図である。
【図８Ａ】本発明の実施形態３に係る半導体装置の製造方法を示す工程断面図である。
【図８Ｂ】本発明の実施形態３に係る半導体装置の製造方法を示す工程断面図である。
【図８Ｃ】本発明の実施形態３に係る半導体装置の製造方法を示す工程断面図である。
【図９Ａ】本発明の実施形態３の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図９Ｂ】本発明の実施形態３の変形例に係る半導体装置の製造方法を示す工程断面図である。
【図９Ｃ】本発明の実施形態３の変形例に係る半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１０】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１１】
（実施形態１）
図１は本発明の実施形態１に係る半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。図１に示す半導体装置は、炭化珪素の半導体基板を用いたＭＯＳＦＥＴで構成されている。図１において、炭化珪素のＮ型高濃度（Ｎ＋  型）の半導体基板１０１の一方の主面には、炭化珪素からなるＮ型低濃度（Ｎ−  型）のエピタキシャル層で構成されたドリフト領域１０２が形成されている。
【００１２】
ドリフト領域１０２の主面側には、Ｐ型のウェル領域１０３およびＮ＋  型のソース領域１０４が形成されている。、さらに、Ｐ型のウェル領域１０３およびＮ＋  型のソース領域１０４を貫通してドリフト領域１０２に至る深さの溝１０５が形成されている。溝１０５の底部には、ドリフト領域１０２を構成する炭化珪素とは異種の半導体材料となる、例えば多結晶シリコン（ポリシリコン）からなる異種材領域１０６が埋設されている。この異種材領域１０６は、後述するように電界緩和領域として機能する。
【００１３】
ドリフト領域１０２、ウェル領域１０３、ソース領域１０４ならびに異種材領域１０６に接するように異種材領域１０６の上部および溝１０５の側面にゲート絶縁膜１０７が形成されている。溝１０５の上部には、ゲート絶縁膜１０７に囲まれるようにしてゲート電極１０８が埋設されている。ゲート電極１０８ならびにソース領域１０４の上面には、層間絶縁膜１０９が形成されて半導体装置が被覆されている。層間絶縁膜１０９に開口されたコンタクトホールを介してソース電極１１０がソース領域１０４およびウェル領域１０３にオーミック接続されている。なお、図１ではウェル領域１０３とソース電極１１０との接続は図示されていない。半導体基板１０１の他方の主面には、ドレイン電極１１１が電気的に低抵抗でオーミック接続されている。
【００１４】
次に、図１に示す構成の半導体装置における基本的な動作について説明する。
【００１５】
図１に示す構成のトランジスタは、ソース電極１１０の電位を基準として、ドレイン電極１１１に所定の正の電位を印加した状態でゲート電極１０８の電位を制御することで、トランジスタとして機能する。すなわち、ゲート電極１０８とソース電極１１０との間の電圧を所定の閾値電圧以上にすると、ゲート電極１０８近傍のウェル領域１０３のチャネル領域に反転層が形成される。これにより、トランジスタはオン状態となり、ドレイン電極１１１からソース電極１１０へ電流が流れる。
【００１６】
一方、ゲート電極１０８とソース電極１１０との間の電圧を所定の閾値電圧以下にすると、反転層が消滅してトランジスタはオフ状態となり、電流が遮断される。このような状態では、ドレイン−ソース間には数百から数千ボルト程度の高電圧が印加される。この高電圧により溝１０５の底部は高電界にさらされる。このとき、異種材領域１０６からなる電界緩和領域が形成されているため、ドリフト領域１０２と異種材領域１０６との接合面で形成されるヘテロ接合界面からドリフト領域１０２側に空乏層が伸びる。この空乏層によりドリフト領域１０２からゲート絶縁膜１０７への電界の集中が緩和される。この結果、ヘテロ接合でアバランシェ降伏が生じる前にゲート絶縁膜１０７の底部が高電界により絶縁破壊することを抑制することができ、素子耐圧を向上することが可能となる。
【００１７】
なお、本発明にかかる各実施形態においては、ＭＯＳ型のＦＥＴを用いているが、ドレイン電極側にＰ型の領域を有する所謂ＩＧＢＴ構造であっても、異種材領域１０６による電界緩和効果は同様に発揮することができる。
【００１８】
ソース電極１１０の電位を基準として、ドレイン電極１１１に所定の負の電位を印加した場合には、Ｐ型のウェル領域１０３をアノード、Ｎ型のドリフト領域１０２をカソードとしたＰＮ接合ダイオードに還流電流が流れる。
【００１９】
さらに、図１に半導体装置においては、多結晶シリコンからなる異種材領域１０６をソース電極１１０と接続する（図示せず）ことで、異種材領域１０６とドリフト領域１０２との接合面には、異種材領域１０６をアノード、ドリフト領域１０２をカソードとするヘテロ接合ダイオード（ＨＪＤ）を構成することができる。バンドギャップが異なる多結晶シリコンと炭化珪素とで構成されるヘテロ接合ダイオードはユニポーラ型のダイオードとして機能する。これにより、ヘテロ接合ダイオードは、ＰＮ接合ダイオードに比べて逆回復電荷を低減することができ、より低損失な半導体装置を構成することができる。
【００２０】
次に、図２Ａ〜同図Ｈに示す製造工程断面図を用いて本実施形態１に係る半導体装置の製造方法を説明する。
【００２１】
まず、図２Ａに示す工程においては、Ｎ＋  型の半導体基板１０１の一方の主面に、
Ｎ−  型の炭化珪素のエピタキシャル層からなるドリフト領域１０２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。半導体基板１０１は、数十から数百μｍ程度の厚みを有する。ドリフト領域１０２は、例えば不純物濃度が１Ｅ１４〜１Ｅ１８ｃｍ−３、厚さが数μｍ〜数十μｍとして形成される。
【００２２】
次に、図２Ｂに示す工程においては、イオン注入によってドリフト領域１０２にＰ型のウェル領域１０３およびＮ＋  型のソース領域１０４を形成する。イオン注入領域をパターニングするために、下記に示す工程によりドリフト領域１０２上にマスク材を形成してもよい。マスク材としては例えばシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
【００２３】
続いて、マスク材上にレジストをパターニングする（図示せず）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材を選択的にエッチング除去する。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
【００２４】
マスク材を選択的にエッチング除去した後、レジストを酸素プラズマや硫酸等で除去する。パターニングされたマスク材をマスクにして、Ｐ型およびＮ型の不純物をイオン注入し、Ｐ型のウェル領域１０３およびＮ＋  型のソース領域１０４を形成する。Ｐ型の不純物としては、例えばアルミやボロンを用いることができる。Ｎ型の不純物としては、例えば窒素を用いることができる。このときに、半導体基板１０１の温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。
【００２５】
イオン注入後、マスク材を例えばフッ酸を用いたウエッチエッチングによって除去する。その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴンや窒素を好適に用いることができる。この熱処理工程は、次に説明する図２Ｃに示す工程後に実施してもよい。
【００２６】
次に、図２Ｃに示す工程においては、ドリフト領域１０２に溝１０５を形成する。まず、ソース領域１０４上にマスク材（図示せず）を形成する。マスク材としては、先の図２Ｂに示す工程と同様にパターニングされた絶縁膜でもよいし、レジスト材でもよい。続いて、マスク材をマスクにして溝１０５を形成する。溝を形成する方法としては、ドライエッチング法が好適に用いられる。溝１０５の深さは、ウェル領域１０３ならびにソース領域１０４を貫通してドリフト領域１０２に至るまでの深さにする。
【００２７】
次に、図２Ｄに示す工程においては、溝１０５の内部ならびにソース領域１０４上に多結晶シリコンからなる埋め込み材２０１を埋設形成する。
【００２８】
次に、図２Ｅに示す工程においては、埋め込み材２０１を選択的に熱酸化して、溝１０５の上部に多結晶シリコンの酸化膜２０２を形成し、溝１０５の底部に酸化を免れた埋め込み材２０１を残存させる。このときに、本実施形態１においては、溝１０５の底部に酸化されない埋め込み材２０１が残るように、主に酸化時間などの熱酸化条件を調整制御する。
【００２９】
次に、図２Ｆに示す工程においては、酸化膜２０２をエッチングにより選択的に除去し、溝１０５の底部に多結晶シリコンの埋め込み材２０１を残し、多結晶シリコンの埋め込み材２０１からなる異種材領域１０６を形成する。エッチング方法としては、フッ酸を用いたウエットエッチングを好適に用いることができる。あるいは、プラズマを使用しない低ダメージのガスエッチングを用いることもできる。
【００３０】
次に、図２Ｇに示す工程においては、異種材領域１０６の上面、溝１０５の側壁およびソース領域１０４の上に、ゲート絶縁膜１０７を例えば１００〜１０００Å程度堆積する。ゲート絶縁膜１０７としては、例えばシリコン酸化膜が好適に用いられ、堆積方法としては熱酸化法、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などが用いられる。
【００３１】
ゲート絶縁膜１０７を堆積した後、ウェル領域１０３とゲート絶縁膜１０７の界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ 等の雰囲気中で１０００℃程度のアニールを行ってもよい。続いて、ゲート電極１０８となる、例えば不純物を導入した多結晶シリコン２０３を少なくとも溝１０５内の上部に埋め込まれるように全面に堆積形成する。堆積方法としては、一般的な低圧ＣＶＤ法を用いることができる。
【００３２】
次に、図２Ｈに示す工程においては、全面をエッチバックして、先の図２Ｇに示す工程で堆積形成した多結晶シリコン２０３の内、溝１０５の内部以外の多結晶シリコン２０３を選択的に除去する。または、多結晶シリコン上にレジストパターンを形成し、このレジストパターンをマスクにして例えばドライエッチングを用いて多結晶シリコンを選択的にパターニングする。これにより、溝１０５の内部以外の多結晶シリコンを除去する。このようにして、溝１０５内に多結晶シリコンからなるゲート電極１０８を形成する。
【００３３】
続いて、ゲート電極１０８上に層間絶縁膜１０９を形成する。層間絶縁膜１０９としては、シリコン酸化膜が好適に用いられる。形成方法としては、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いることができる。堆積した層間絶縁膜１０９上にレジストパターンを形成し、このレジストパターンをマスクにして層間絶縁膜１０９にソース領域１０４に至るコンタクトホールを開口形成する。
【００３４】
コンタクトホールを開口した後、ウェル領域１０３およびソース領域１０４に電気的に低抵抗でオーミック接続するようにソース電極１１０を形成する。ソース電極１１０としては、ニッケルシリサイドが好適に用いられるが、コバルトシリサイド、チタンシリサイドなどの合金でも構わない。ニッケルシリサイドを採用した場合には、ニッケルをウェル領域１０３より内側の領域に堆積してパターニングする。堆積方法としては蒸着法、スパッタ法、ＣＶＤ法などを用いることができる。パターニング方法としては、リフトオフ法を好適に用いることができるが、ドライエッチング法、ウエットエッチング法を用いても構わない。
【００３５】
引き続いて、半導体基板１０１の他方の主面に、上記と同様にニッケルを堆積する。その後、１０００℃程度の温度でアニール処理を施して炭化珪素とニッケルを合金化させてニッケルシリサイドを形成し、ソース電極１１０およびドレイン電極１１１を形成する。
【００３６】
以上の工程を経て、本実施形態１に係る半導体装置の製造方法で製造される、図１に示す半導体装置が完成する。
【００３７】
このように、上記実施形態１においては、第１の工程〜第３の工程を経て溝１０５の底部に埋め込み材２０１からなる異種材領域１０６を形成している。第１の工程は、ドリフト領域１０２よりも熱酸化速度が速い埋め込み材２０１を溝１０５に埋設する工程である。第２の工程は、溝１０５の上部に埋設された埋め込み材２０１を選択的に熱酸化して、溝１０５の上部に埋め込み材２０１の酸化膜２０２を形成する工程である。第３の工程は、埋め込み材２０１の酸化膜２０２を除去して溝１０５の底部に埋め込み材２０１を残し、埋め込み材２０１で異種材領域１０６を形成する工程である。
【００３８】
これにより、溝１０５の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域１０６を形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【００３９】
ドリフト領域１０２にイオン注入を行うことなくゲート絶縁膜１０７の底部の電界を緩和することができる。これにより、溝側面の荒れを抑制しチャネル移動度の低下によるオン抵抗の増加を抑制し、かつ高電界によるゲート絶縁膜の絶縁破壊を抑制することができる。
【００４０】
ドリフト領域１０２を構成する炭化珪素と、炭化珪素とバンドギャップが異なる埋め込み材２０１を構成する多結晶シリコンとの接合面でヘテロ接合を形成して、ユニポーラ型のダイオードを構成することが可能となる。これにより、トランジスタのスイッチング時の逆回復電荷を抑制した低損失な半導体装置を提供することができる。
【００４１】
上記第３の工程において、フッ酸によるウエットエッチングを用いることで、溝１０５の側面にプラズマダメージが生じるのを抑制することができる。これにより、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【００４２】
図３は先の図２Ｄに示す状態から埋め込み材２０１を熱酸化して図２Ｅに示す状態にする際に、埋め込み材２０１の熱酸化速度とドリフト領域１０２の熱酸化速度との比によって、溝１０５の形状がどのように変化するかを模式的に表した断面図である。
【００４３】
図３において、熱酸化速度の比が１０（埋め込み材２０１の熱酸化速度）：１（ドリフト領域１０２の熱酸化速度）の場合は、溝１０５の形状にほとんど変化はない。一方、熱酸化速度の比が、１０：１以下になると大きく形状が変化し、１：１では溝は消失してしまう。
【００４４】
この関係を表したのが図４である。図４は埋め込み材２０１の熱酸化速／ドリフト領域１０２の熱酸化速度（横軸）と溝１０５の深さの変化割合（縦軸）との関係を示す図である。図４において、埋め込み材２０１の熱酸化速度／ドリフト領域１０２の熱酸化速度が１０以上であれば、溝１０５の深さの変化率を１０％程度以下に抑制することができる。これにより、製造バラツキの少ない半導体装置を提供することができる。
【００４５】
この実施形態１では、埋め込み材２０１を多結晶シリコンで形成し、ドリフト領域１０２を炭化珪素で形成している。これにより、炭化珪素の熱酸化速度は結晶面により異なるが、１０００℃程度の温度では多結晶シリコンに対して１０倍以上の熱酸化速度の違いを有している。この結果、上記熱酸化速度の要件を満足させることができ、製造バラツキの少ない半導体装置を提供することができる。
【００４６】
（実施形態２）
図５は本発明の実施形態２に係る半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。実施形態２において、実施形態例１と異なる点は、溝１０５の底部の異種材領域１０６を、実施形態１で採用した多結晶シリコンに代えて酸化膜で構成したことである。その他の構成に関しては実施形態１と同様であり、また基本的な動作についても実施形態１と同様であるのでここでは省略する。
【００４７】
次に、図６Ａ〜同図Ｂの製造工程断面図を用いて本実施形態２に係る半導体装置の製造方法について説明する。
【００４８】
なお、図６Ａに示す工程以前の工程については、先の実施形態１の図２Ａ〜図２Ｄに示す工程と同様である。
【００４９】
図２Ｄに示す工程が終了した後、図６Ａに示す工程においては、図２Ｄに示す工程で堆積形成した多結晶シリコンからなる埋め込み材２０１を熱酸化して多結晶シリコンの酸化膜６０１を形成する。本実施形態２においては、埋め込み材２０１の多結晶シリコンが残らないように埋め込み材２０１をすべて酸化して酸化膜６０１とする。
【００５０】
次に、図６Ｂに示す工程においては、酸化膜６０１をエッチングにより選択的に除去する。エッチング方法としては、フッ酸を用いたウエットエッチングを好適に用いることができる。あるいは、プラズマを使用しない低ダメージのガスエッチングを用いることもできる。このときに、エッチング時間を調整制御することにより溝１０５の底部にのみ酸化膜６０１を残存させ、多結晶シリコンの酸化膜６０１からなる異種材領域１０６を形成する。
【００５１】
この後、先の実施形態１の図２Ｇ〜同図Ｈに示す工程を実施し、図５に示す本実施形態２に係る半導体装置の製造方法で製造される半導体装置が完成する。
【００５２】
この実施形態２においては、第１の工程〜第３の工程を経て溝１０５の底部に埋め込み材２０１の酸化膜６０１からなる異種材領域１０６を形成している。第１の工程は、ドリフト領域１０２よりも熱酸化速度が速い埋め込み材２０１を溝１０５に埋設する工程である。第２の工程は、溝１０５に埋設された埋め込み材２０１を熱酸化して、溝１０５に埋め込み材２０１の酸化膜６０１を形成する工程である。第３の工程は、埋め込み材２０１の酸化膜６０１を選択的に除去して、溝１０５の底部に埋め込み材２０１の酸化膜６０１を残し、埋め込み材２０１の酸化膜６０１で異種材領域１０６を形成する工程である。
【００５３】
これにより、溝１０５の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域１０６を形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【００５４】
溝１０５の底部に酸化膜６０１からなる異種材領域１０６を形成することで、酸化膜６０１が絶縁膜として機能する。これにより、ソース−ドレイン間のリーク電流を抑制することが可能となり、低損失な半導体装置を提供することができる。
【００５５】
上記第３の工程において、フッ酸によるウエットエッチングを用いることで、溝１０５の側面にプラズマダメージが生じるのを抑制することができる。これにより、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【００５６】
図３ならびに図４を参照して先の実施形態１のところで説明したように、ドリフト領域１０２と埋め込み材２０１との熱酸化速度の比を前述したと同様に満足させることができる。これにより、溝１０５の形状変化を１０％程度以下に抑制することが可能となり、製造バラツキの少ない半導体装置を提供することができる。
【００５７】
（実施形態３）
図７は本発明の実施形態３に係る半導体装置の製造方法によって製造される半導体装置の構成を示す断面図である。実施形態３において、実施形態例２と異なる点は、溝１０５の幅が実施形態２に比べて広く形成されていることである。その他の構成に関しては実施形態２と同様であり、また基本的な動作についても実施形態１と同様であるのでここでは省略する。
【００５８】
次に、図８Ａ〜同図Ｃの製造工程断面図を用いて本実施形態３に係る半導体装置の製造方法について説明する。なお、図８Ａに示す工程以前の工程については、先の実施形態１の図２Ａ〜図２Ｄに示す工程と同様である。
【００５９】
図２Ｄに示す工程が終了した後、図８Ａに示す工程においては、埋め込み材２０１上に溝１０５の上方が開口したマスク層８０１を形成する。マスク層８０１としては、フォトリソグラフィーによりパターニングしたレジストを用いてもよいし、あるいはシリコン酸化膜やシリコン窒化膜をパターニングした所謂ハードマスクを用いてもよい。マスク層８０１の開口部（開口面積）は、溝１０５の開口部（開口面積）よりも狭く、マスク層８０１の開口部は溝１０５の開口部の内側に位置するように形成する。
【００６０】
次に、図８Ｂに示す工程において、マスク層８０１をマスクとして、溝１０５の側壁が露出しない程度に埋め込み材２０１を選択的にエッチングして除去する。エッチング方法としては、異方性ドライエッチングを好適に用いることができる。このときに、溝１０５の開口部の幅（Ｗ１）とマスク層８０１の開口部の幅（Ｗ２）の差（Ｗ１−Ｗ２）を、ドライエッチング後の溝１０５の底部に残存する埋め込み材２０１の残高（Ｈ）さよりも小さく（Ｗ１−Ｗ２＜Ｈ）することができる。
【００６１】
次に、図８Ｃに示す工程において、マスク層８０１を除去した後、先の実施形態１と同様に、埋め込み材２０１を選択的に熱酸化して、溝１０５の上部に多結晶シリコンの酸化膜を形成し、溝１０５の底部に酸化を免れた埋め込み材２０１を残存させる。続いて、酸化膜をエッチングにより除去し、溝１０５の底部に、多結晶シリコンの埋め込み材２０１からなる異種材領域１０６を形成する。エッチング方法としては、フッ酸を用いたウエットエッチングを好適に用いることができる。あるいは、プラズマを使用しない低ダメージのガスエッチングを用いることもできる。
【００６２】
この後、先の実施形態１の図２Ｇ〜同図Ｈに示す工程を実施し、図７に示す本実施形態３に係る半導体装置の製造方法で製造される半導体装置が完成する。
【００６３】
この実施形態３においては、先の実施形態１と同様の効果に加えて、以下に説明する効果を得ることができる。
【００６４】
図８Ａに示すように、溝１０５の幅が先の実施形態１に比べて広い場合には、埋め込み材２０１を溝１０５に埋設形成した際に埋め込み材２０１の上面の凹部８０２のへこみが大きくなる。埋め込み材２０１の熱酸化はほぼ等方的に進行するため、この状態で熱酸化を実施すると凹部８０２の形状を維持したまま酸化が進行する。その結果、溝１０５の側面の埋め込み材２０１が多く残った状態で、溝１０５の中央部の埋め込み材２０１が除去されて消失してしまう。
【００６５】
このような状態を回避するために、この実施形態３においては、第１の工程〜第５の工程を経て溝１０５の底部に埋め込み材２０１からなる異種材領域１０６を形成している。第１の工程は、ドリフト領域１０２よりも熱酸化速度が速い埋め込み材２０１を溝１０５に埋設する工程である。第２の工程は、溝１０５の開口部よりも狭く溝１０５の開口部の内側に位置合わせされた開口部を有するマスク層８０１を埋め込み材２０１の上面に形成する工程である。第３の工程は、マスク層８０１を介して埋め込み材２０１を選択的に除去する工程である。第４の工程は、溝１０５の上部に埋設された埋め込み材２０１を選択的に熱酸化して、溝１０５の上部に埋め込み材２０１の酸化膜を形成する工程である。第５の工程は、埋め込み材２０１の酸化膜を除去して溝１０５の底部に埋め込み材２０１を残し、埋め込み材２０１で異種材領域１０６を形成する工程である。
【００６６】
上記第３の工程において、ドライエッチングを用いて埋め込み材２０１を選択的に除去する。このときに、ドライエッチングのエッチング条件を制御することでエッチング面の形状を制御することができる。これにより、埋め込み材２０１の上面に凹部８０２が形成されていても、埋め込み材２０１のエッチング面を比較的平坦化することができる。
【００６７】
したがって、溝１０５の幅が広い場合でも溝１０５の底部に埋め込み材２０１を制御性よく残存させて形成することができる。その結果、溝１０５の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域１０６を制御性よく形成することができる、これにより、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【００６８】
図９Ａ〜図９Ｃは、本実施形態３の変形例として、マスク層８０１が理想的な位置からずれた場合の実施形態について示した断面図であり、図８Ａ〜図８Ｃに対応した図である。
【００６９】
図９Ａに示すように、マスク層８０１が理想的な位置からずれた場合には、図９Ｂに示すように、マスク層８０１を介して埋め込み材２０１を除去する工程後に埋め込み材２０１に形成される溝１０５も理想的な位置からずれることになる。
【００７０】
しかし、本実施形態３においては、ドリフト領域１０２、ウェル領域１０３ならびにソース領域１０４よりも埋め込み材２０１の熱酸化速度は速い。すなわち、溝１０５の側壁のドリフト領域１０２、ウェル領域１０３ならびにソース領域１０４をほとんど酸化させることなく溝１０５の上部の埋め込み材２０１を選択的に酸化させることができる。このため、埋め込み材２０１の熱酸化および酸化膜を除去して溝１０５の底部に埋め込み材２０１を形成した後の形状は、図９Ｃに示すように理想的な形状とすることができる。このように、マスク層８０１が理想的な位置からずれた場合でも、先の図８Ｃと同様に埋め込み材２０１からなる異種材領域１０６を形成することができる。このときに、溝１０５の側面にイオン注入ダメージやプラズマダメージを与えずに溝１０５の底部に電界緩和効果を有する異種材領域１０６を自己整合的に制御性よく形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【００７１】
溝１０５の開口部の幅とマスク層８０１の開口部の幅との差を、溝１０５の底部の埋め込み材２０１の残高よりも小さくする。これにより、溝１０５の側面の埋め込み材２０１が完全に熱酸化された状態でも溝１０５の底部に埋め込み材２０１を制御性よく残すことができる。したがって、溝１０５の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域１０６を制御性よく形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【００７２】
図８Ｂに示す工程において、マスク層８０１をマスクとして埋め込み材２０１を除去する際に異方性ドライエッチングを用いることで、埋め込み材２０１表面に凹部８０２があった場合でも、埋め込み材２０１のエッチング面を比較的平らにすることができる。これにより、溝１０５の側面にイオン注入ダメージやプラズマダメージを与えずに電界緩和効果を有する異種材領域１０６を制御性よく形成することができる。この結果、チャネル移動度の低下によるオン抵抗の増加を抑制した低損失な半導体装置を提供することができる。
【００７３】
（実施形態４）
次に、本発明の実施形態４に係る半導体装置の製造方法について説明する。実施形態４において、実施形態２と異なる点は、多結晶シリコンの酸化膜からなる異種材領域１０６の形成方法である。その他は実施形態２と同様であり、また基本的な動作についても実施形態２と同様であるのでここでは省略する。
【００７４】
この実施形態４では、先ず先の実施形態１の図２Ａ〜同図Ｅに示す工程を実施した後、図２Ｆに示す工程において、先の実施例１と同様にして溝１０５の底部に多結晶シリコンの埋め込み材２０１を形成する。その後、埋め込み材２０１の多結晶シリコンを酸化して、多結晶シリコンの酸化膜を形成し、酸化膜からなる異種材領域１０６を形成する。その結果、実施形態２の図６Ｂに示す構造が得られる。
【００７５】
このように、この実施形態４においては、第１の工程〜第４の工程を経て溝１０５の底部に埋め込み材２０１の酸化膜からなる異種材領域１０６を形成している。第１の工程は、ドリフト領域１０２よりも熱酸化速度が速い埋め込み材２０１を溝１０５に埋設する工程である。第２の工程は、溝１０５の上部に埋設された埋め込み材２０１を選択的に熱酸化して、溝１０５の上部に埋め込み材２０１の酸化膜を形成する工程である。第３の工程は、埋め込み材２０１の酸化膜を除去して溝１０５の底部に埋め込み材２０１を残存させる工程である。第４の工程は、溝１０５の底部に残存する埋め込み材２０１を熱酸化して、埋め込み材の酸化膜を形成し、埋め込み材２０１の酸化膜で異種材領域１０６を形成する工程である。
【００７６】
このような工程を採用することで、先の実施形態２で得られる効果に加えて、以下に示す効果を得ることが可能となる。
【００７７】
先の実施形態２においては、図６Ａから図６Ｂに工程を進めるにあたって、酸化膜６０１を選択的に除去する際に時間を制御ファクタとするウエットエッチングを用いている。
【００７８】
一方、本実施形態４においては、溝１０５の底部に異種材領域１０６を形成する際に、ウエットエッチングより制御性のよい熱酸化を用いている。このため、溝１０５の底部に残存する多結晶シリコンの高さを実施形態２に比べて精度よく制御することができる。その結果、溝１０５の底部に残存する多結晶シリコンを酸化して最終的に形成される多結晶シリコンの酸化膜からなる異種材領域１０６の高さも精度よく制御することができる。
【００７９】
以上説明した実施形態１〜４においては、半導体基板１０１およびドリフト領域１０２に炭化珪素を用い、埋め込み材２０１に多結晶シリコンを用いた場合について説明したが、半導体基板１０１およびドリフト領域１０２に比べて酸化速度が速い埋め込み材２０１を用いれば同様の効果を得ることが可能となる。
【００８０】
また、半導体装置の断面図においては、トランジスタの単位セルについて図示しているが、単位セルを繰り返した並列接続構造になっていてもよい。
【００８１】
また、トランジスタの最外周部には、ガードリングや終端構造からなる電解緩和構造を有していてもよい。
【符号の説明】
【００８２】
１０１…半導体基板
１０２…ドリフト領域
１０３…ウェル領域
１０４…ソース領域
１０５…溝
１０６…異種材領域
１０７…ゲート絶縁膜
１０８…ゲート電極
１０９…層間絶縁膜
１１０…ソース電極
１１１…ドレイン電極
２０１…埋め込み材
２０２，６０１…酸化膜
２０３…多結晶シリコン
８０１…マスク層
８０２…凹部
【図１】
0005772177.tif 000002
【図２Ａ】
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【図２Ｂ】
0005772177.tif 000004
【図２Ｃ】
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【図２Ｄ】
0005772177.tif 000006
【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
0005772177.tif 000009
【図２Ｈ】
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【図３】
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【図４】
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【図５】
0005772177.tif 000013
【図６Ａ】
0005772177.tif 000014
【図６Ｂ】
0005772177.tif 000015
【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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