(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層と、
前記ドリフト層上に位置し、該第１導電型とは反対型の第２導電型のボディ層と、
前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、
前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型のソース領域と、
前記溝の内周面に形成してなるゲート絶縁膜と、
前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、
前記ゲート電極層と絶縁されるとともに、前記ソース領域と接して形成してなるソース電極層とを備え、
前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ソース領域の最下面よりも深い位置にあるトレンチゲート型パワー半導体装置を製造するためのトレンチゲート型パワー半導体装置の製造方法であって、
前記ドリフト層となる第１導電型の第１半導体層及び前記ボディ層となる第２導電型の第２半導体層を備え、前記第１半導体層上に前記第２半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、
前記第２半導体層の表面から前記第１半導体層に達するように溝を形成する溝形成工程と、
前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、
前記第２半導体層内に、少なくとも一部が前記溝の内周面に露出するように第１導電型のソース領域を形成するソース領域形成工程と、
前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、
前記第２半導体層及び前記保護絶縁膜を覆うようにソース電極を形成するソース電極形成工程とをこの順序で含み、
前記半導体基体準備工程においては、第１導電型のエピタキシャル層の表面側から第２導電型不純物を第１加速電圧Ｖ１でかつ第１ドーズ量Ｄ１だけイオン注入する工程と、第２導電型不純物を前記第１加速電圧Ｖ１よりも高い第２加速電圧Ｖ２でかつ前記第１ドーズ量Ｄ１よりも多い第２ドーズ量Ｄ２だけイオン注入する工程と、第２導電型不純物を前記第２加速電圧Ｖ２よりも高い第３加速電圧Ｖ３でかつ前記第２ドーズ量Ｄ２よりも少ない第３ドーズ量Ｄ３だけイオン注入する工程とを実施し、その後、前記エピタキシャル層に熱処理を施すことにより形成された半導体基体であって、前記第１半導体層上に前記第２半導体層が積層された構造を有し、かつ、前記第２半導体層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記第２半導体層の表面と前記第２半導体層の底面との間に存在する半導体基体を準備するトレンチゲート型パワー半導体装置の製造方法。
【請求項２】
請求項１に記載のトレンチゲート型パワー半導体装置の製造方法において、
前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ソース領域の最下面から２μｍ以上深い位置にあるトレンチゲート型パワー半導体装置の製造方法。
【請求項３】
請求項１又は２に記載のトレンチゲート型パワー半導体装置の製造方法において、
前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面から４μｍ以上深い位置にあるトレンチゲート型パワー半導体装置の製造方法。
【請求項４】
請求項１〜３のいずれかに記載のトレンチゲート型パワー半導体装置の製造方法において、
前記トレンチゲート型パワー半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴであり、
前記半導体基体準備工程においては、前記ドレイン層となる第１導電型の第３半導体層、前記第１半導体層及び前記第２半導体層を備え、前記第３半導体層上に、第１半導体層及び前記第２半導体層がこの順序で積層された構造の半導体基体を準備するトレンチゲート型パワー半導体装置の製造方法。
【請求項５】
請求項１〜３のいずれかに記載のトレンチゲート型パワー半導体装置の製造方法において、
前記トレンチゲート型パワー半導体装置は、トレンチゲート型ＩＧＢＴであり、
前記半導体基体準備工程においては、前記コレクタ層となる第２導電型の第４半導体層、前記第１半導体層及び前記第２半導体層を備え、前記第４半導体層上に、第１半導体層及び前記第２半導体層がこの順序で積層された構造の半導体基体を準備するトレンチゲート型パワー半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型パワー半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、トレンチゲート型パワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバーターなど各種電源装置に広く用いられている（例えば、特許文献１参照。）。図１４は、従来のトレンチゲート型パワーＭＯＳＦＥＴ９００の断面図である。
【０００３】
従来のトレンチゲート型パワーＭＯＳＦＥＴ９００は、図１４に示すように、ｎ＋型ドレイン層９１２と、ｎ＋型ドレイン層９１２上に位置するｎ−型ドリフト層９１４と、ｎ−型ドリフト層９１４上に位置するｐ型ボディ層９２０と、ｐ型ボディ層９２０を開口し、ｎ−型ドリフト層９１４に達して形成してなる溝９３０と、ｐ型ボディ層９２０内に配置されるとともに、少なくとも一部を溝９３０の内周面に露出させて形成してなるｎ＋型ソース領域９４０と、溝９３０の内周面に形成してなるゲート絶縁膜９３２と、ゲート絶縁膜９３２の内周面に形成してなるゲート電極層９３４と、ゲート電極層９３４と絶縁されるとともに、ｎ＋型ソース領域９４０と接して形成してなるソース電極層９５０とを備える。なお、図１４中、符号９１０は半導体基体を示し、符号９３６は保護絶縁膜を示し、符号９４２はｐ＋型コンタクト領域を示し、符号９６０はドレイン電極層を示す。
【０００４】
従来のトレンチゲート型パワーＭＯＳＦＥＴ９００によれば、通常のプレーナゲート型パワーＭＯＳＦＥＴの場合よりも単位セル面積を縮小することが可能であるため、通常のプレーナゲート型パワーＭＯＳＦＥＴの場合よりもオン抵抗を低減することが可能となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２９９６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のトレンチゲート型パワーＭＯＳＦＥＴ９００においては、以下に示すような問題がある。図１５は、ｐ型ボディ層９２０における不純物の濃度プロファイルを示す図である。すなわち、従来のトレンチゲート型パワーＭＯＳＦＥＴ９００においては、図１５に示すように、ｎ＋型ソース領域を形成する際にｎ型不純物の拡散深さがばらつくことに起因して、ｐ型ボディ層９２０におけるｐ型不純物の濃度が最大値を示す深さ位置がばらつく。その結果、ｐ型ボディ層９２０におけるｐ型不純物の最大濃度がばらつくようになり、トレンチゲート型パワーＭＯＳＦＥＴの閾値がばらつくという問題がある。なお、このような問題は、ｐ型とｎ型とを逆にしたトレンチゲート型パワーＭＯＳＦＥＴの場合にも同様に見られる問題である。また、このような問題はトレンチゲート型パワーＭＯＳＦＥＴの場合だけに存在する問題ではなく、トレンチゲート型ＩＧＢＴその他のトレンチゲート型パワー半導体装置全般に見られる問題でもある。
【０００７】
そこで、本発明は、上記した問題を解決するためになされたもので、第１導電型のソース領域を形成する際に第１導電型不純物の拡散深さがばらついたとしてもトレンチゲート型パワー半導体装置の閾値がばらつくという問題を抑制することが可能なトレンチゲート型パワー半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
［１］本発明のトレンチゲート型パワー半導体装置は、第１導電型のドリフト層と、前記ドリフト層上に配置され、該第１導電型とは反対型の第２導電型のボディ層と、前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第１導電型のソース領域と、前記溝の内周面に形成してなるゲート絶縁膜と、前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、前記ゲート電極層と絶縁されるとともに、前記ソース領域と接して形成してなるソース電極層とを備え、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ソース領域の最下面よりも深い位置にあることを特徴とする。
【０００９】
本発明のトレンチゲート型パワー半導体装置によれば、後述する図２に示すように、ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置は、ソース領域の最下面よりも深い位置にあるため、ソース領域を形成する際にｎ型不純物の拡散深さがばらついたとしても、ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したボディ層における第２導電型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型パワー半導体装置の閾値がばらつくという問題を抑制することが可能となる。
【００１０】
また、本発明のトレンチゲート型パワー半導体装置によれば、ボディ層及びソース領域の深さを浅くできるため、入力容量Ｃｉｓｓ及びチャネル抵抗を低減することが可能となるという効果も得られる。
【００１１】
すなわち、本発明のトレンチゲート型パワーＭＯＳＦＥＴによれば、後述する図３に示すように、ボディ層における表面不純物濃度を低くすることなく、ボディ層及びソース領域を浅くすることが可能となる。この理由は、ボディ層における表面不純物濃度を低くすることなくボディ層及びソース領域を浅くした場合であってもボディ層における第２導電型不純物の最大濃度が高くなることがないため、従来のトレンチゲート型パワーＭＯＳＦＥＴ９００の場合のようにパンチスルーを抑制するためにボディ層における表面不純物濃度を低くする必要がなくなるためである。その結果、本発明のトレンチゲート型パワー半導体装置によれば、従来のトレンチゲート型パワーＭＯＳＦＥＴ９００の場合よりもボディ層及びソース領域を浅くすることが可能となるため、ゲート面積を小さくして入力容量Ｃｉｓｓを低減することが可能となり、チャネル長を短くしてチャネル抵抗を低減することが可能となる。
【００１２】
［２］本発明のトレンチゲート型パワー半導体装置においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ソース領域の最下面から２μｍ以上深い位置にあることが好ましい。
【００１３】
このような構成とすることにより、ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したボディ層における第２導電型不純物の最大濃度のばらつきがより一層確実に抑制されるようになる。その結果、トレンチゲート型パワー半導体装置の閾値がばらつくという問題を確実に抑制することが可能となる。
【００１４】
［３］本発明のトレンチゲート型パワー半導体装置においては、前記トレンチゲート型パワー半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴであり、前記第１導電型のドリフト層は、第１導電型のドレイン層上に配置されていることが好ましい。
【００１５】
このような構成とすることにより、トレンチゲート型パワーＭＯＳＦＥＴにおいて、本発明の効果を得ることができる。
【００１６】
［４］本発明のトレンチゲート型パワー半導体装置においては、前記トレンチゲート型パワー半導体装置は、トレンチゲート型ＩＧＢＴであり、前記第１導電型のドリフト層は、第２導電型のコレクタ層上に配置されていることが好ましい。
【００１７】
このような構成とすることにより、トレンチゲート型ＩＧＢＴにおいて、本発明の効果を得ることができる。
【００１８】
［５］本発明のトレンチゲート型パワー半導体装置の製造方法は、本発明のトレンチゲート型パワー半導体装置を製造するためのトレンチゲート型パワー半導体装置の製造方法であって、前記ドリフト層となる第１導電型の第１半導体層及び前記ボディ層となる第２導電型の第２半導体層を備え、前記第１半導体層上に前記第２半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、前記第２半導体層の表面から前記第１半導体層に達するように溝を形成する溝形成工程と、前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、前記第２半導体層内に、少なくとも一部が前記溝の内周面に露出するように第１導電型のソース領域を形成するソース領域形成工程と、前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、前記第２半導体層及び前記保護絶縁膜を覆うようにソース電極を形成するソース電極形成工程とをこの順序で含み、前記半導体基体準備工程においては、前記第２半導体層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記第２半導体層の表面と前記第２半導体層の底面との間に存在する半導体基体を準備することを特徴とする。
【００１９】
本発明のトレンチゲート型パワー半導体装置の製造方法によれば、上記したように優れた本発明のトレンチゲート型パワー半導体装置を製造することが可能となる。
【００２０】
［６］本発明のトレンチゲート型パワー半導体装置の製造方法においては、前記ボディ層における第２導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面から４μｍ以上深い位置にあることが好ましい。
【００２１】
このような方法とすることにより、素子の閾値がばらつくという問題をより一層確実に抑制することが可能なトレンチゲート型パワー半導体装置を製造することが可能となる。
【００２２】
［７］本発明のトレンチゲート型パワー半導体装置の製造方法においては、前記トレンチゲート型パワー半導体装置は、トレンチゲート型パワーＭＯＳＦＥＴであり、前記半導体基体準備工程においては、前記ドレイン層となる第１導電型の第３半導体層、前記第１半導体層及び前記第２半導体層を備え、前記第３半導体層上に、第１半導体層及び前記第２半導体層がこの順序で積層された構造の半導体基体を準備することが好ましい。
【００２３】
このような方法とすることにより、本発明の効果を有するトレンチゲート型パワーＭＯＳＦＥＴを製造することができる。
【００２４】
［８］本発明のトレンチゲート型パワー半導体装置の製造方法においては、前記トレンチゲート型パワー半導体装置は、トレンチゲート型ＩＧＢＴであり、前記半導体基体準備工程においては、前記コレクタ層となる第２導電型の第４半導体層、前記第１半導体層及び前記第２半導体層を備え、前記第４半導体層上に、第１半導体層及び前記第２半導体層がこの順序で積層された構造の半導体基体を準備することが好ましい。
【００２５】
このような方法とすることにより、本発明の効果を有するトレンチゲート型ＩＧＢＴを製造することができる。
【図面の簡単な説明】
【００２６】
【図１】実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００の断面図である。
【図２】ｐ型ボディ層１２０における不純物の濃度プロファイルを示す図である。
【図３】ｐ型ボディ層及びソース領域の深さを浅くできる理由を説明するために示す図である。
【図４】実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【図５】実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【図６】実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【図７】実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【図８】実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【図９】実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【図１０】ｐ型不純物の拡散深さがばらついたとしてもトレンチゲート型パワーＭＯＳＦＥＴの閾値がばらつくという問題を抑制することが可能となる理由を説明するために示す図である。
【図１１】実施形態２に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【図１２】実施形態３に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【図１３】実施形態４に係るトレンチゲート型ＩＧＢＴの断面図である。
【図１４】従来のトレンチゲート型パワーＭＯＳＦＥＴ９００の断面図である。
【図１５】ｐ型ボディ層９２０における不純物の濃度プロファイルを示す図である。
【発明を実施するための形態】
【００２７】
以下、本発明のトレンチゲート型パワー半導体装置及びその製造方法について、図に示す実施の形態に基づいて説明する。
【００２８】
［実施形態１］
１．実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００
図１は、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００の断面図である。図２は、ｐ型ボディ層１２０における不純物の濃度プロファイルを示す図である。
【００２９】
実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００は、図１に示すように、ｎ＋型ドレイン層１１２と、ｎ＋型ドレイン層１１２上に位置するｎ−型ドリフト層（第１導電型のドリフト層）１１４と、ｎ−型ドリフト層１１４上に位置するｐ型ボディ層（第２導電型のボディ層）１２０と、ｐ型ボディ層１２０を開口し、ｎ−型ドリフト層１１４に達して形成してなる溝１３０と、ｐ型ボディ層１２０内に配置されるとともに、少なくとも一部を溝１３０の内周面に露出させて形成してなるｎ＋型ソース領域（第１導電型のソース領域）１４０と、溝１３０の内周面に形成してなるゲート絶縁膜１３２と、ゲート絶縁膜１３２の内周面に形成してなるゲート電極層１３４と、ゲート電極層１３４と絶縁されるとともに、ｎ＋型ソース領域１４０と接して形成してなるソース電極層１５０と、ｎ＋型ドレイン層１１２と接して形成してなるドレイン電極層１６０とを備える。そして、図２に示すように、ｐ型ボディ１２０におけるｐ型不純物の濃度が最大値を示す深さ位置は、ｎ＋型ソース領域１４０の最下面よりも深い位置にある。なお、図１中、符号１１０は半導体基体を示し、符号１２２はｐ型ボディ層１２０の表面側に位置するｐ−型半導体領域を示し、符号１２４はｐ型ボディ層１２０の中央部に位置するｐ型半導体領域を示し、符号１２６はｐ型ボディ層１２０の底面側に位置するｐ−型半導体領域を示し、符号１４２はｐ＋型コンタクト領域を示す。
【００３０】
ｎ＋型ドレイン層１１２の厚さは例えば３００μｍであり、ｎ＋型ドレイン層１１２の不純物濃度は例えば２×１０１９ｃｍ−３である。また、ｎ−型ドリフト層１１４の厚さは例えば５０μｍであり、ｎ−型ドリフト層１１４の不純物濃度は例えば１×１０１４ｃｍ−３である。また、ｐ型ボディ層１２０の厚さは例えば１０μｍであり、ｐ型ボディ層１２０の不純物濃度は、表面（ｐ−型不純物領域１２２の部分）において例えば１×１０１５ｃｍ−３であり、底面（ｐ−型不純物領域１２６の部分）において例えば１×１０１４ｃｍ−３であり、表面と底面との間（ｐ型不純物領域１２４の部分）において例えば１×１０１６ｃｍ−３である。
【００３１】
溝の深さは例えば１１μｍであり、ｎ＋型ソース領域１４０の深さは例えば２μｍであり、ｎ＋型ソース領域１４０の不純物濃度は例えば２×１０１９ｃｍ−３である。ゲート絶縁膜１３２の厚さは、溝の１３０の底面部分で例えば２μｍであり、溝１３０の側面部で例えば０．１μｍである。ゲート電極層１３４は例えばリンをドープしたポリシリコンからなる。ソース電極層１５０は、例えばアルミニウムからなり、厚さが例えば２μｍである。ソース電極層１５０は、保護絶縁膜１３６によりゲート電極層１３４と絶縁されている。ドレイン電極層１６０は、例えばニッケルからなり、厚さが例えば２μｍである。
【００３２】
ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置は、図２に示すように、ｎ＋型ソース領域１４０の最下面から３μｍ深い位置にある。また、ｐ型ボディ層１２０の表面から５μｍの深さ位置にある。
【００３３】
２．実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００の効果
実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００によれば、上記したように、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置が、ｎ＋型ソース領域１４０の最下面よりも深い位置にあるため、ｎ＋型ソース領域１４０を形成する際にｎ型不純物の拡散深さがばらついたとしても、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したｐ型ボディ層１２０におけるｐ型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型パワーＭＯＳＦＥＴの閾値がばらつくという問題を抑制することが可能となる。
【００３４】
また、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００によれば、ｐ型ボディ層１２０及びｎ＋型ソース領域１４０の深さを浅くできるため、入力容量Ｃｉｓｓ及びチャネル抵抗を低減することが可能となるという効果も得られる。
【００３５】
図３は、ｐ型ボディ層１２０及びｎ＋型ソース領域１４０の深さを浅くできる理由を説明するために示す図である。図３（ａ）は実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００においてｐ型ボディ層１２０及びｎ＋型ソース領域１４０の深さを浅くした場合に問題が抑制されていることを示す図であり、図３（ｂ）は従来のトレンチゲート型パワーＭＯＳＦＥＴ９００においてｐ型ボディ層９２０及びｎ＋型ソース領域９４０の深さを浅くした場合の問題点を示す図である。
【００３６】
すなわち、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００によれば、図３（ａ）に示すように、ｐ型ボディ層１２０における表面不純物濃度を低くすることなく、ｐ型ボディ層１２０及びｎ＋型ソース領域１４０を浅くすることが可能となる。この理由は、ｐ型ボディ層１２０における表面不純物濃度を低くすることなくｐ型ボディ層１２０及びｎ＋型ソース領域１４０を浅くした場合であってもｐ型ボディ領域におけるｐ型不純物の最大濃度が高くなることがないため、従来のトレンチゲート型パワーＭＯＳＦＥＴ９００の場合のようにパンチスルーを抑制するためにｐ型ボディ層における表面不純物濃度を低くする必要がなくなるためである。その結果、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００によれば、従来のトレンチゲート型パワーＭＯＳＦＥＴ９００の場合よりもｐ型ボディ層及びｎ＋型ソース領域を浅くすることが可能となるため、ゲート面積を小さくして入力容量Ｃｉｓｓを低減することが可能となり、チャネル長を短くしてチャネル抵抗を低減することが可能となる。
【００３７】
３．実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法
実施形態１に係るトレンチゲートパワーＭＯＳＦＥＴ１００は、以下のような方法により製造することができる。
【００３８】
図４〜図９は、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）、図７（ａ）〜図７（ｃ）、図８（ａ）〜図８（ｃ）及び図９（ａ）〜図９（ｃ）は各工程図である。
【００３９】
（１）半導体基体準備工程
図４（ａ）に示すように、ｎ＋型ドレイン層１１２となる第３半導体層、ｎ−型ドリフト層１１４となる第１半導体層及びｐ型ボディ層１２０となる第２半導体層１２０’を備え、第３半導体層上に、第１半導体層及び第２半導体層１２０’がこの順序でエピタキシャル成長された構造の半導体基体を準備する。
【００４０】
その後、図４（ｂ）に示すように、第２半導体層１２０’の表面からｐ型不純物（例えばボロンイオン）を第２半導体層１２０’中に高加速電圧（例えば１３０ｋｅＶ）、１×１０１２ｃｍ−２のドーズ量でイオン注入し、その後半導体基体に熱処理（例えば４００℃）を施して、ｐ型不純物を活性化させる。これにより、図４（ｃ）に示すように、半導体基体が、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置（ｐ型半導体層１２４）が、ｐ型ボディ層１２０の表面（ｐ−型半導体層１２２）とｐ型ボディ層１２０の底面（ｐ−型半導体層１２６）との間に存在する半導体基体となる。
【００４１】
（２）溝形成工程
その後、図５（ａ）及び図５（ｂ）に示すように、ｐ型ボディ層１２０の表面からｎ−型ドリフト層１１４に達するように溝１３０を形成する。溝の深さは例えば１１μｍとする。
【００４２】
（３）ゲート絶縁膜形成工程
その後、図５（ｃ）に示すように、気相法により、ｐ型ボディ層１２０の表面側から溝１３０を埋めるようにシリコン酸化膜１３１を形成する。
その後、図６（ａ）に示すように、シリコン酸化膜１３１のエッチバックを行い、溝１３０の底部にのみシリコン酸化膜１３１を残した状態でシリコン酸化膜１３１を除去する。
その後、図６（ｂ）に示すように、酸化性雰囲気の下で半導体基体に熱処理を施して、溝１３０の内面に熱酸化膜１３１’を形成する。
これにより、に示すように、溝１３０の内周面にゲート絶縁膜１３２（１３１，１３１’）が形成される。
【００４３】
（４）ゲート電極層形成工程
その後、図６（ｃ）に示すように、ｐ型ボディ層１２０の表面側から、溝１３０を埋めるようにドープトポリシリコン膜１３３を形成する。
その後、図７（ａ）に示すように、ポリシリコン膜１３３のエッチバックを行い、溝１３０の内部にのみポリシリコン膜１３３を残した状態でポリシリコン膜１３３を除去する。これにより、溝１３０の内周面にゲート電極層１３４が形成される。
【００４４】
（５）ｎ＋型ソース領域形成工程
その後、図７（ｂ）に示すように、ｐ型ボディ層１２０の表面における所定領域にマスクＭ１を形成した後、当該マスクＭ１を介してｎ型不純物（例えばリンイオン）のイオン注入を行い、さらにその後、半導体基体に熱処理を施してｎ型不純物を活性化させる。これにより、ｐ型ボディ層１２０内に、少なくとも一部が溝１３０の内周面に露出するようにｎ＋型ソース領域１４０が形成される。
【００４５】
（６）ｐ＋型コンタクト領域形成工程
その後、図７（ｃ）に示すように、ｐ型ボディ層１２０の表面における所定領域にマスクＭ２を形成した後、当該マスクＭ２を介してｐ型不純物（例えばボロンイオン）のイオン注入を行い、さらにその後、半導体基体に熱処理を施してｐ型不純物を活性化させる。これにより、ｐ型ボディ層１２０の表面にｐ＋型コンタクト領域１４２が形成される。
【００４６】
（７）保護絶縁膜形成工程
その後、図８（ａ）に示すように、ｐ型ボディ層１２０の表面における熱酸化膜１３１を除去した後、図８（ｂ）に示すように、半導体基体に熱処理を施してｐ型ボディ層１２０の表面及び溝１３０上部の内周面にシリコンの熱酸化膜１３５を形成し、その後、図８（ｃ）に示すように、ｐ型ボディ層１２０の表面側から気相法によりＰＳＧ膜１３５’を形成し、さらにその後、ゲート電極層１３４の上部を残してシリコンの熱酸化膜１３５及びＰＳＧ膜１３５’をエッチングにより除去する。これにより、図９（ａ）に示すように、ゲート電極層１３４の上部に保護絶縁膜１３６が形成される。
【００４７】
（８）ソース電極層形成工程
その後、図９（ｂ）に示すように、ｐ型ボディ層１２０及び保護絶縁膜１３６を覆うようにソース電極層１５０を形成する。
【００４８】
（９）ドレイン電極層形成工程
その後、図９（ｃ）に示すように、ｎ＋型ドレイン層の表面にドレイン電極層１６０を形成する。
【００４９】
以上のようにして、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００を製造することができる。
【００５０】
図１０は、ｎ＋型ソース領域を形成する際にｎ型不純物の拡散深さがばらついたとしてもトレンチゲート型パワーＭＯＳＦＥＴの閾値がばらつくという問題を抑制することが可能となる理由を説明するために示す図である。図１０（ａ）は実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００を製造する過程におけるｎ＋型ソース領域形成工程を示す図であり、図１０（ｂ）は比較例としての従来のトレンチゲート型パワーＭＯＳＦＥＴ９００を製造する過程におけるｎ＋型ソース領域形成工程を示す図である。
【００５１】
図１０からもわかるように、ｎ＋型ソース領域形成工程中においては、ｎ型不純物が、溝１３０中のゲート電極層１３４が埋まっていない部分（プラグロスの部分）においても溝１３０の内周面を介してｐ型ボディ層に注入されるため、そのプラグロスの程度により、ｎ型不純物の拡散深さがばらつくことになる。このとき、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴ１００においては、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置が、ｎ＋ソース領域１４０の最下面よりも深い位置にあるため、図２に示すように、ｎ＋型ソース領域を形成する際にｎ型不純物の拡散深さがばらついたとしてもトレンチゲート型パワーＭＯＳＦＥＴの閾値がばらつくという問題を抑制することが可能となる。これに対して、比較例としての従来のトレンチゲート型パワーＭＯＳＦＥＴ９００においては、ｐ型ボディ層９２０におけるｐ型不純物の濃度が最大値を示す深さ位置が、ｐ型ボディ層９２０の表面にあるため、図１５に示すように、ｎ＋型ソース領域を形成する際にｎ型不純物の拡散深さがばらつくことに起因してトレンチゲート型パワーＭＯＳＦＥＴの閾値がばらついてしまう。
【００５２】
［実施形態２］
図１１は、実施形態２に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法を説明するために示す図である。図１１（ａ）〜図１１（ｃ）は各工程図である。
【００５３】
実施形態２に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法は、基本的には実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法と同様の工程を含むが、半導体基体準備工程の内容が実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法の場合とは異なる。
【００５４】
すなわち、実施形態２に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法においては、図１１に示すように、ｎ−型エピタキシャル層１１４’の表面から、ｐ型不純物を第１加速電圧Ｖ１でかつ第１ドーズ量Ｄ１だけイオン注入する工程と、ｐ型不純物を第１加速電圧Ｖ１よりも高い第２加速電圧Ｖ２でかつ第１ドーズ量Ｄ１よりも多い第２ドーズ量Ｄ２だけイオン注入する工程と、ｐ型不純物を第２加速電圧よりも高い第３加速電圧Ｖ３でかつ第２ドーズ量よりも少ない第３ドーズ量Ｄ３だけイオン注入する工程とを実施するとともに、その後半導体基体に熱処理を施すことにより、当該半導体基体を、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置が、ｐ型ボディ層１２０の表面とｐ型ボディ層の底面との間に存在する半導体基体としている。
【００５５】
このように、実施形態２に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法は、半導体基体準備工程の内容が実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法の場合とは異なるが、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの場合と同様に、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置が、ｎ＋型ソース領域１４０の最下面よりも深い位置にあるため、ｎ＋型ソース領域１４０を形成する際にｎ型不純物の拡散深さがばらついたとしても、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したボディ層におけるｐ型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型パワーＭＯＳＦＥＴの閾値がばらつくという問題を抑制することが可能となる。また、ｐ型ボディ層１２０及びｎ＋型ソース領域１４０の深さを浅くできるため、入力容量Ｃｉｓｓ及びチャネル抵抗を低減することが可能となるという効果も得られる。
【００５６】
なお、実施形態２に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法は、半導体基体準備工程の内容以外の内容は実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法の場合と同様であるため、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法が有する効果のうち該当する効果を有する。
【００５７】
［実施形態３］
図１２は、実施形態３に係るパワーＭＯＳＦＥＴの製造方法を説明するために示す図である。
【００５８】
実施形態３に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法も、基本的には実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法と同様の工程を含むが、半導体基体準備工程の内容が実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法の場合とは異なる。
【００５９】
すなわち、実施形態３に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法においては、図１２に示すように、ｎ−型エピタキシャル層１１４上にｐ−型エピタキシャル層１２６、ｐ型エピタキシャル層１２４及びｐ−型エピタキシャル層１２２が順次積積層された構造を有する半導体基体を用いてトレンチゲート型パワーＭＯＳＦＥＴを製造することとしている。
【００６０】
このように、実施形態３に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法は、半導体基体準備工程の内容が実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法の場合とは異なるが、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの場合と同様に、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置が、ｎ＋型ソース領域１４０の最下面よりも深い位置にあるため、ｎ＋型ソース領域１４０を形成する際にｎ型不純物の拡散深さがばらついたとしても、ｐ型ボディ層１２０におけるｐ型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したボディ層におけるｐ型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型パワーＭＯＳＦＥＴの閾値がばらつくという問題を抑制することが可能となる。また、ｐ型ボディ層１２０及びｎ＋型ソース領域１４０の深さを浅くできるため、入力容量Ｃｉｓｓ及びチャネル抵抗を低減することが可能となるという効果も得られる。
【００６１】
なお、実施形態３に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法は、半導体基体準備工程の内容以外の内容は実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法の場合と同様であるため、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの製造方法が有する効果のうち該当する効果を有する。
【００６２】
［実施形態４］
図１３は、実施形態４に係るトレンチゲート型ＩＧＢＴ２００を説明するために示す図である。
【００６３】
上記した実施形態１〜３においては、トレンチゲート型パワーＭＯＳＦＥＴを例にとって本発明のトレンチゲート型パワー半導体装置を説明したが、本発明はこれに限定されるものではない。本発明は、例えばトレンチゲート型ＩＧＢＴにも適用可能である。
【００６４】
すなわち、実施形態４に係るトレンチゲート型ＩＧＢＴ２００においても、図１３に示すように、実施形態１に係るトレンチゲート型パワーＭＯＳＦＥＴの場合と同様に、ｐ型ボディ層２２０におけるｐ型不純物の濃度が最大値を示す深さ位置を、ｎ＋型ソース領域２４０の最下面よりも深い位置にすることにより、ｎ＋型ソース領域２４０を形成する際にｎ型不純物の拡散深さがばらついたとしても、ｐ型ボディ層２２０におけるｐ型不純物の濃度が最大値を示す深さ位置のばらつき及びこれに起因したｐ型ボディ層におけるｐ型不純物の最大濃度のばらつきが抑制されるようになる。その結果、トレンチゲート型ＩＧＢＴの閾値がばらつくという問題を抑制することが可能となる。また、ｐ型ボディ層２２０及びｎ＋型ソース領域２４０の深さを浅くできるため、入力容量Ｃｉｓｓ及びチャネル抵抗を低減することが可能となるという効果も得られる。
【００６５】
以上、本発明のトレンチゲート型パワー半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
【００６６】
（１）上記した各実施形態においては、第１導電型をｎ型とし第２導電型をｐ型として、本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。例えば、第１導電型をｐ型とし第２導電型をｎ型としてもよい。
【符号の説明】
【００６７】
１００，９００…パワーＭＯＳＦＥＴ、１１０，２１０，９１０…半導体基体、１１２，９１２…ｎ＋型ドレイン層、１１４，２１４，９１４…ｎ−型ドリフト層、１１４’…ｎ−型エピタキシャル層、１２０，２２０，９２０…ｐ型ボディ層、１２０’…ｐ−型エピタキシャル層、１２２，２２２…ｐ−型半導体層、１２２’…ｐ型不純物導入領域、１２４，２２４…ｐ型半導体層、１２４’…ｐ型不純物導入領域、１２６，２２６…ｐ−型半導体層、１２６’…ｐ型不純物導入領域、１３０，２３０，９３０…溝、１３１…シリコン酸化膜、１３２，２３２，９３２…ゲート絶縁膜、１３３…ポリシリコン層、１３４，９３４…ゲート電極層、１３６，９３６…保護絶縁膜、１４０，９４０…ｎ＋型ソース領域、１４２，２４２，９４２…ｐ＋型コンタクト領域、１５０，９５０…ソース電極層、１６０，９６０…ドレイン電極層、２００…ＩＧＢＴ、２１２…ｐ＋型コレクタ層（ｐ＋型ドレイン層）、２４０…ｎ＋型エミッタ領域（ｎ＋型ソース領域）、２５０…エミッタ電極層（ソース電極層）、２６０…コレクタ電極層（ドレイン電極層）、Ｍ１，Ｍ２…マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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