(57)【特許請求の範囲】
【請求項１】
複数のノーマルセルからなる第１メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、
前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第２メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、
を備え、
前記第１メモリ領域は、複数のメモリバンクで区分され、
前記第２メモリ領域は、前記複数のメモリバンクと同一の数だけ区分され、区分された各々はランク単位で区分されることを特徴とする半導体集積回路。
【請求項２】
複数のノーマルセルからなる第１メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、
前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第２メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、
を備え、
前記マスターは、前記ローアドレス信号とリペアアドレス信号とが一致することを定義するリペアフラグ信号を前記スレーブに提供するように構成され、
前記マスターは、アクティブ信号及びリフレッシュ信号に応答して、外部アドレス信号及びカウンターアドレス信号のうちの一つを前記ローアドレス信号として出力するように構成されたアドレススイチング部と、
前記ローアドレス信号及びランクリフレッシュ信号に応答して、前記第２メモリ領域のリダンダントワードラインを選択的に駆動して、前記リペアフラグ信号を生成するように構成されたリダンダンシーブロックと、
を備えたことを特徴とする半導体集積回路。
【請求項３】
前記リダンダンシーブロックは、前記ローアドレス信号と各々保存された前記リペアアドレス信号とを比較して、比較信号を生成するように構成された複数のフューズブロックと、
前記比較信号及び前記ランクリフレッシュ信号に応答して、リペア判断信号を生成するように構成された判断部と、
前記リダンダントワードラインのうちの前記リペア判断信号に該当するリダンダントワードラインを駆動するように構成されたドライバーブロックと、
を備えたことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記判断部は、前記ランクリフレッシュ信号がアクティブにされると、前記リペア判断信号を非活性化させるように構成されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
複数のノーマルセルからなる第１メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、
前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第２メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、
を備え、
前記マスターは、前記ローアドレス信号とリペアアドレス信号とが一致することを定義するリペアフラグ信号を前記スレーブに提供するように構成され、
前記マスターは、アクティブ信号及びリフレッシュ信号に応答して、外部アドレス信号及びカウンターアドレス信号のうちの一つを前記ローアドレス信号として出力するように構成されたアドレススイチング部と、
前記ローアドレス信号、ランクリフレッシュ信号及びデコーディング信号に応答して、前記第２メモリ領域のリダンダントワードラインを選択的に駆動し、前記リペアフラグ信号を生成するように構成されたリダンダンシーブロックと、
ランク信号に応答してランクローアクティブ信号をデコードして、前記デコーディング信号を生成するように構成されたランクスイチング部を含むことを特徴とする半導体集積回路。
【請求項６】
前記リダンダンシーブロックは、前記ローアドレス信号と各々保存された前記リペアアドレス信号とを比較して、比較信号を生成するように構成された複数のフューズブロックと、
前記比較信号、前記ランクリフレッシュ信号及び前記デコーディング信号に応答して、リペア判断信号を生成するように構成された判断部と、
前記リダンダントワードラインのうちの前記リペア判断信号に該当するリダンダントワードラインを駆動するように構成されたドライバーブロックを含むことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記判断部は、前記ランクリフレッシュ信号がアクティブにされると、前記リペア判断信号を非活性化させるように構成されることを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
第１メモリ領域が形成されたスレーブ及び第２メモリ領域が形成されたマスターを備えた半導体集積回路の制御方法であって、
前記マスターが、外部アドレス信号のリペアの可否を判断する段階と、
前記マスターが、前記リペアの可否の判断結果を前記スレーブに知らせて、前記判断結果に応答して前記第２メモリ領域のメモリセルをアクティブさせる段階と、
前記スレーブが、前記リペアの可否の判断結果に応答して、前記第１メモリ領域のメモリセルの活性化を遮断する段階と、
を含み、
前記スレーブは、前記第１メモリ領域をメモリバンク単位で区分して制御し、
前記マスターは、前記第２メモリ領域を前記第１メモリ領域と同一のメモリバンク単位に区分して、区分されたそれぞれのメモリバンクをランク方式に合うように区分して制御することを特徴とする半導体集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、半導体集積回路及びその制御方法に関する。
【背景技術】
【０００２】
半導体集積回路は、集積度の向上を目的に、２つ以上のチップ（Ｃｈｉｐ）でパッケージを構成したマルチチップパッケージ（ＭｕｌｔｉＣｈｉｐ  Ｐａｃｋａｇｅ）形態が主に使われている。
【０００３】
図１に示されるように、従来の技術による半導体集積回路１は、ＴＳＶ（シリコン貫通ビア；Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を利用してマスターチップ（Ｍａｓｔｅｒ  Ｃｈｉｐ）（以下、マスター）とスレーブチップ（Ｓｌａｖｅ  Ｃｈｉｐ）（以下、スレーブ）を積層した構造である。
【０００４】
マスターは、周辺領域と、信号伝達のためのＴＳＶ領域Ａと、物理的な支持や電源供給のためのＴＳＶ領域Ｂとを備える。マスターは、メモリ領域を具備しない。
【０００５】
スレーブは、周辺領域と、信号伝達のためのＴＳＶ領域Ａ’と、物理的な支持や電源供給のためのＴＳＶ領域Ｂ’と、メモリ領域とを含む。この時、スレーブのメモリ領域は、例えば、ＤＲＡＭを使用することができ、８個のメモリバンクＢＫ０〜ＢＫ７で区分されることができる。
【０００６】
スレーブの各メモリバンクは、リペア動作のための、すなわち、ノーマルセル（Ｎｏｒｍａｌ  Ｃｅｌｌｓ）のうちの不良が発生したノーマルセル（Ｎｏｒｍａｌ  Ｃｅｌｌ）を切り替えるためのリダンダントセル（Ｒｅｄｕｎｄａｎｔ  Ｃｅｌｌｓ）を備える。
【０００７】
また、リペア動作と関連したフューズセット及び制御ロジック回路などが、メモリバンクの間、メモリバンクと周辺領域の間またはメモリバンクとＴＳＶ領域との間等に位置するようになっている。
【０００８】
図２に示されるように、マスターは、ローアクティブ信号ＲＡＣＴを生成するための回路構成を備え、複数のナンドゲートＮＤ１、ＮＤ２と、複数のトランジスタＭ１、Ｍ２と、複数のインバータＩＶ１〜ＩＶ４とで構成され得る。
【０００９】
この時、ローアクティブ信号ＲＡＣＴは、メモリバンクの数だけ必要である。したがって、図２の回路は、メモリバンクの数だけ備えられる。
【００１０】
図２の回路は、アクティブパルスＡＣＴＰ、スライスアドレス信号ＳＬＩＣＥ、ローアクティブ信号ＲＡＣＴ及びプリチャージパルスＰＲＥＰに応答して、ローアクティブ信号ＲＡＣＴを生成する。
【００１１】
図３に示されるように、スレーブは、ワードラインを駆動するためのワードライン駆動回路１０を備え、複数のフューズブロック１１と、判断部１３と、複数のドライバブロック１４、１６、１８と、マット選択部１５と、デコーダー１７とを備える。
【００１２】
フューズブロック１１は、ローアドレス信号ＲＡとリペアアドレス信号とを比較して、信号ＨＩＴＢ＜０：Ｎ＞を生成する。
【００１３】
この時、リペアアドレス信号は、フューズブロックのフューズを選択的にカットして保存される。
【００１４】
判断部１３は、ローアクティブ信号ＲＡＣＴと信号ＨＩＴＢ＜０：Ｎ＞を組み合わせて、各種信号ＸＨＩＴＢ＜０：Ｍ＞、ＮＸＥＢ、ＲＡＸ２＜０：１＞を生成する。
【００１５】
この時、信号ＸＨＩＴＢ＜０：Ｍ＞は、リダンダントワードライン（Ｒｅｄｕｎｄａｎｔ  Ｍａｉｎ  Ｗｏｒｄ  Ｌｉｎｅ）ＲＭＷＬ＜０：Ｍ＞の活性化を定義する信号である。信号（ＮＸＥＢ）は、リペアアドレス信号、すなわち、フューズデータが定義するノーマルワードラインの活性化を防止する信号である。信号ＲＡＸ２＜０：１＞は、サブワードラインを指定するためのアドレス信号として、メインワードラインとサブワードラインが１：４コーディングされた場合の例を上げたものである。
【００１６】
マット選択部１５は、信号ＸＨＩＴＢ＜０：Ｍ＞、ＮＸＥＢに応答してノーマルワードラインの活性化を防ぎ、セルマット（２０）のリダンダントセルアレイに該当するサブワードラインを選択するためのイネーブル信号ＥＮを生成する。
【００１７】
デコーダー１７は、ローアドレス信号ＲＡをデコードして、アドレス信号ＬＡＸを生成する。
【００１８】
ドライバブロック１４は、信号ＸＨＩＴＢ＜０：Ｍ＞に該当するリダンダントワードライン（ＲＭＷＬ＜０：Ｍ＞）を駆動する。
【００１９】
ドライバーブロック１６は、アドレス信号ＲＡＸ２＜０：１＞を駆動して、アドレス信号ＢＡＸを生成する。
【００２０】
ドライバーブロック１８は、アドレス信号ＢＡＸを駆動して、サブワードライン駆動信号ＦＸを生成する。
【００２１】
判断部（１３）は、図４に示されるように、複数のロジック回路１３−１〜１３−３を備える。
【００２２】
ロジック回路１３−１は、フューズブロック１１の出力信号ＨＩＴＢ＜０：Ｎ＞とローアクティブ信号ＲＡＣＴとを組み合わせて、信号ＸＨＩＴＢ＜０：Ｍ＞を生成する。
【００２３】
この時、ロジック回路１３−１は、信号ＸＨＩＴＢ＜０＞を生成する構成のみ図示したもので、信号ＸＨＩＴＢ＜０：Ｍ＞を生成するために、ロジック回路（１３−１）は、Ｍ＋１個だけ備えられる。
【００２４】
ロジック回路１３−２は、フューズブロック１１の出力信号ＨＩＴＢ＜０：Ｎ＞のうちの偶数番号に該当する信号同士及び奇数番号に該当する信号同士をそれぞれ組み合わせて、信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤを生成する。
【００２５】
ロジック回路１３−３は、複数の信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤ、ＲＡＣＴを組み合わせて、アドレス信号ＲＡＸ２＜０：１＞及び信号ＮＸＥＢを生成する。
【００２６】
上述した従来技術では、スレーブは、メモリ領域を具備しているが、マスターは、メモリ領域を具備していないので、マスターとスレーブとのチップサイズが異なることになる。
【００２７】
したがって、単純にＴＳＶを連結するためには、マスターのチップサイズを大きくしければならなかった。
【００２８】
上述した通り、従来の半導体集積回路には、非効率的なマスターのチップサイズを大きくすることによってネットダイ（Ｎｅｔ  Ｄｉｅ）が減少する点に問題があった。
【００２９】
また、従来の半導体集積回路では、スレーブにノーマルセルとリダンダントセルとが備えられており、リペア動作、すなわち、アクセス（Ａｃｃｅｓｓ）するメモリセルのリペアの可否を判断するための関連動作が自主的に行われる。
【００３０】
したがって、リペア動作のために、フューズデータと外部から入力されたアドレス信号とを比較する等の動作のための時間が必要になるので、非同期パラメータ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｐａｒａｍｅｔｅｒ）が増加するようになる。
【先行技術文献】
【特許文献】
【００３１】
【特許文献１】米国特許第７９４００７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００３２】
本発明の実施形態では、積層されたチップの面積を効率的に使用することができるようにした半導体集積回路及びその制御方法を提供する。
【００３３】
また、本発明の実施形態では、リペア動作のための非同期パラメータを減少させることができるようにした半導体集積回路及びその制御方法を提供する。
【課題を解決するための手段】
【００３４】
本発明の実施形態において、第１チップと、該第１チップに積層された第２チップと、を備え、該第２チップに第１メモリ領域が形成されるとともに、第１チップに前記第１メモリ領域の不良をリペアするための第２メモリ領域が形成されることを特徴とする。
【００３５】
本発明の実施形態において、第１メモリ領域を備えたスレーブと、第２メモリ領域を備え、第１メモリ領域の不良の可否を判断して、その判断結果によって第１メモリ領域の不良のメモリセルを第２メモリ領域のメモリセルで切り替えるように構成されるマスターと、を備えたことを異なる特徴とする。
【００３６】
本発明の実施形態において、スレーブは、リペアフラグ信号に応答して、第１メモリ領域の不良のメモリセルの活性化を遮断するように構成されることをもう一つの異なる特徴とする。
【００３７】
本発明の実施形態において、マスターは、リフレッシュ動作時に、第１メモリ領域の活性化を遮断するように構成されることをもう一つの異なる特徴とする。
【００３８】
本発明の実施形態において、第１メモリ領域と第２メモリ領域とは互いに異なる種類のメモリで構成されることをもう一つの異なる特徴とする。
【００３９】
本発明の実施形態において、第２メモリ領域はＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成されることをもう一つの異なる特徴とする。
【００４０】
本発明の実施形態において、複数のノーマルセルからなる第１メモリ領域を備え、前記複数のノーマルセルのうちのローアドレス信号に該当するノーマルセルをアクティブさせるように構成されたスレーブと、前記複数のノーマルセルを切り替えるための複数のリダンダントセルからなる第２メモリ領域を備え、前記複数のリダンダントセルのうちの前記ローアドレス信号とリペアアドレス信号との比較結果に該当するリダンダントセルをアクティブさせるように構成されたマスターと、を備えたことをもう一つの異なる特徴とする。
【００４１】
本発明の実施形態において、第１メモリ領域が形成されたスレーブ及び第２メモリ領域が形成されたマスターを備えた半導体集積回路の制御方法であって、前記マスターが、外部アドレス信号のリペアの可否を判断する段階と、前記マスターが、前記リペアの可否の判断結果を前記スレーブに知らせて、前記判断結果に応答して前記第２メモリ領域のメモリセルをアクティブさせる段階と、前記スレーブが、前記リペアの可否の判断結果に応答して、前記第１メモリ領域のメモリセルの活性化を遮断する段階と、を含むことをもう一つの異なる特徴とする。
【発明の効果】
【００４２】
本発明の実施形態において、マスターにリペア動作と関連したフューズセット及び制御ロジック回路などからなるリダンダンシー領域及びリダンダントセルを含むメモリ領域を形成することによってマスターとスレーブとの回路面積の不均衡を解消した。したがって、マスターとスレーブとの回路面積効率を同時に増加させることによってネットダイを増加させることができる。
【００４３】
また、マスターのメモリ領域をＳＲＡＭで構成することによってリフレッシュの必要がないので、リダンダンシーのための動作時間を最小化して非同期パラメータを減少させることによって半導体集積回路の動作速度を向上させることができる。
【図面の簡単な説明】
【００４４】
【図１】従来技術における半導体集積回路１のレイアウト図である。
【図２】図１のマスターのローアクティブ信号の生成回路の回路図である。
【図３】図１のスレーブのワードライン駆動回路１０のブロック図である。
【図４】図３の判断部１３の回路図である。
【図５】本発明の実施形態における半導体集積回路１００の斜視図である。
【図６】本発明の実施形態における半導体集積回路１００のレイアウト図である。
【図７】本発明の異なる実施形態における半導体集積回路１０１のレイアウト図である。
【図８】本発明の実施形態によるマスター及びスレーブ０とのブロック図である。
【図９】図８のリダンダントワードライン駆動部１５０のブロック図である。
【図１０】図９の判断部１５３の回路図である。
【図１１】図８のパルス生成部２６０の回路図である。
【図１２】図８のローアクティブ信号生成部２４０の回路図である。
【図１３】図８のランクスイッチング部１７０の動作を説明するためのブロック図である。
【図１４】本発明の実施形態のリダンダントセルをそれぞれのランク方式に合うように構成した例を表した図である。
【図１５】本発明の実施形態のリダンダントセルをそれぞれのランク方式に合うように構成した例を表した図である。
【図１６】本発明の実施形態のリダンダントセルをそれぞれのランク方式に合うように構成した例を表した図である。
【図１７】本発明の実施形態のリダンダントセルをそれぞれのランク方式に合うように構成した例を表した図である。
【発明を実施するための形態】
【００４５】
以下で添付された図を参照して本発明の実施形態をより詳細に説明する。
【００４６】
本発明の実施形態は、マスターチップ（Ｍａｓｔｅｒ  Ｃｈｉｐ）（以下、マスター）とひとつまたはそれ以上のスレーブチップ（Ｓｌａｖｅ  Ｃｈｉｐ）（以下、スレーブ）とをシリコン貫通ビア（ＴＳＶ：Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を利用して積層した形態の半導体集積回路を図示したものである。
【００４７】
マスターは、外部信号及び電源などをＴＳＶを通してスレーブに提供して、スレーブとの信号の送信／受信を遂行するための構成である。
【００４８】
図５は、マスターとスレーブ０及びスレーブ１とをＴＳＶを利用して積層した形態の半導体集積回路１００を図示する。
【００４９】
本発明の実施形態において、スレーブ０及びスレーブ１が、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）からなるメモリ領域を具備し、マスターは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）からなるメモリ領域を具備する。
【００５０】
この時、スレーブ０及びスレーブ１のＤＲＡＭはノーマルセルのみからなり、マスターのＳＲＡＭは前記ノーマルセル等のリペアのためのリダンダントセルで構成される。
【００５１】
積層構造を基準に、マスターのメモリ領域とスレーブ等のメモリ領域とは互いに対応になる位置、すなわち、互いに向かい合う位置に形成される。
【００５２】
前述した通り、マスターにメモリ領域が形成されることによって、マスターとスレーブのチップサイズとを実質的に同一にすることができる。
【００５３】
図６に示されるように、本発明の実施形態において、スレーブ０とスレーブ１とは同一に構成することができる。
【００５４】
スレーブ０は、周辺領域と、信号伝達のためのＴＳＶ領域Ａ’と、物理的な支持や電源供給のためのＴＳＶ領域Ｂ’と、メモリ領域とを備えている。
【００５５】
この時、スレーブ０のメモリ領域は、各々ＤＲＡＭからなる複数のメモリバンクＢＫ０〜ＢＫ７で区分されることができる。
【００５６】
スレーブ０は、図１に示される従来技術と比較した時、複数のメモリバンクＢＫ０〜ＢＫ７がノーマルセルのみからなり、リペア動作と関連したフューズセット及び制御ロジック回路などが形成されていない。また、図示は省略されたが、複数のメモリバンクＢＫ０〜ＢＫ７は、ノーマルメインワードライン及びノーマルサブワードラインを備えている。
【００５７】
一方、マスターは、周辺領域と、信号伝達のためのＴＳＶ領域Ａと、物理的な支持や電源供給のためのＴＳＶ領域Ｂと、リダンダンシー領域と、メモリ領域とを備えている。
【００５８】
この時、リダンダンシー領域は、リペア動作と関連したフューズセット及び制御ロジック回路などからなるリダンダンシーブロックを備えている。マスターのメモリ領域は、各々ＳＲＡＭからなる複数のメモリバンクＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭで区分されることができる。
【００５９】
この時、図示は省略されたが、複数のメモリバンクＢＫ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭは、リダンダントメインワードライン及びリダンダントサブワードラインを備えている。
【００６０】
図７に示されるように、本発明の実施形態はランク（ＲＡＮＫ）方式を支援できるように、マスターのメモリ領域を複数のランクＲＫ０ＳＲＡＭ〜ＲＫ７ＳＲＡＭで区分した半導体集積回路１０１を提供することができる。
【００６１】
ランク方式の種類には、８ランク、４ランク、２ランク及び１ランクがある。
【００６２】
あらゆるスレーブ等のメモリバンクを８個で認識するランク方式を８ランク、４個で認識するランク方式を４ランク、２個で認識するランク方式を２ランク、同じランクで認識するランク方式を１ランクとする。
【００６３】
図８は、マスターとスレーブ０のそれぞれのワードライン駆動に関連した回路を図示したものである。
【００６４】
図８に示されるように、マスターとスレーブ０とは複数のＴＳＶを通して連結される。
【００６５】
図８に示されるように、マスターは、アドレス信号スイチング部１１０と、送信部（ＴＸ）１２０と、リダンダンシーブロック１５０と、メモリ領域１６０と、ランクスイチング部１７０とを備えている。
【００６６】
アドレス信号スイチング部１１０は、アクティブ信号ＡＣＴとリフレッシュ信号ＲＥＦとに応答して、外部アドレス信号ＡＤＤ＿ＥＸＴまたはカウントアドレス信号ＡＤＤ＿ＣＮＴをローアドレス信号ＲＡとして出力するように構成されている。
【００６７】
この時、アクティブ信号ＡＣＴは、バンク／ランク区分なしでアクティブ命令によって発生される信号である。
【００６８】
リフレッシュ信号ＲＥＦは、バンク／ランク区分なしでリフレッシュ命令によって発生される信号である。
【００６９】
カウントアドレス信号ＡＤＤ＿ＣＮＴは、半導体集積回路１００の内部のリフレッシュカウンタ（図示省略）でリフレッシュ動作のために生成されるアドレス信号である。
【００７０】
アドレス信号スイチング部１１０は、アクティブ信号ＡＣＴが入力されると、外部アドレス信号（ＡＤＤ＿ＥＸＴ）をローアドレス信号ＲＡとして出力する。
【００７１】
アドレス信号スイチング部１１０は、リフレッシュ信号ＲＥＦが入力されると、カウントアドレス信号ＡＤＤ＿ＣＮＴをローアドレス信号ＲＡとして出力する。
【００７２】
送信部１２０は、ローアドレス信号ＲＡ、アクティブパルスＡＣＴＰ、プリチャージパルスＰＲＥＰ、スライスアドレス信号ＳＬＩＣＥ及びリペアフラッグＨＩＴＳＵＭＢをスレーブ０へ伝送する。
【００７３】
この時、スライスアドレス信号ＳＬＩＣＥは、複数のスレーブを区分するための信号である。本発明の実施形態、すなわち、図５を基準に、スライスアドレス信号ＳＬＩＣＥは、スレーブ０とスレーブ１とを区分するための信号である。
【００７４】
アクティブパルスＡＣＴＰは、メモリバンク別に区分されて該当メモリバンクの活性化を指定する信号である。
【００７５】
メモリ領域１６０は、ＳＲＡＭで構成することができ、図６のように複数のメモリバンク（Ｋ０ＳＲＡＭ〜ＢＫ７ＳＲＡＭで構成したり、図７のように、複数のランクＲＫ０ＳＲＡＭ〜ＲＫ７ＳＲＡＭで構成することができる。
【００７６】
メモリ領域１６０は、ＳＲＡＭで構成されるので、リフレッシュの必要がない。
【００７７】
ランクスイチング部１７０は、リダンダンシーブロック１５０がランク方式（例えば、８ランク、４ランク、２ランク、１ランク）に合うリダンダントワードラインを選択するようにするための信号を生成する構成である。
【００７８】
ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＿ＲＡＣＴをランク信号ＲＫ２／ＲＫ４によって定義されたランク方式に合うようにデコードしてデコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣを生成するように構成される。
【００７９】
ランクスイチング部１７０は、図１３を参照して説明されるが、設定された割当方式に合うようにデコーディング動作を遂行するデコーダー形態で構成してもよい。
【００８０】
リダンダンシーブロック１５０は、ローアドレス信号ＲＡ、ランクリフレッシュ信号ＲＥＦ＿ＲＫ及びデコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣに応答して、リダンダントワードラインＲＭＷＬ＜０：Ｍ＞及びサブワードラインＦＸをアクティブにして、リペアフラグＨＩＴＳＵＭＢを生成する。
【００８１】
この時、リペアフラグＨＩＴＳＵＭＢは、ローアドレス信号ＲＡとリペアアドレス信号とが一致してリペア動作がなされることをスレーブに知らせるための信号である。
【００８２】
図８に示されるように、スレーブ０は、受信部（ＲＸ）２１０と、ワードライン駆動部２２０と、ローアクティブ信号生成部２４０と、パルス生成部２６０とを備えている。
【００８３】
受信部２１０は、マスターから送信されたローアドレス信号ＲＡ、アクティブパルスＡＣＴＰ、プリチャージパルスＰＲＥＰ、スライスアドレス信号ＳＬＩＣＥ及びリペアフラグＨＩＴＳＵＭＢを受信する。
【００８４】
ワードライン駆動部２２０は、メモリ領域ＢＫ０〜ＢＫ７（図６参照）のノーマルメインワードラインのうちのローアドレス信号ＲＡ及びローアクティブ信号ＲＡＣＴ＜０：７＞に該当するノーマルメインワードラインをアクティブにする。
【００８５】
パルス生成部２６０は、リペアフラグＨＩＴＳＵＭＢに応答して、リペアフラグパルスＨＩＴＳＵＭＰを生成する。
【００８６】
ローアクティブ信号生成部２４０は、アクティブパルスＡＣＴＰ、プリチャージパルスＰＲＥＰ、スライスアドレス信号ＳＬＩＣＥ及びリペアフラグパルスＨＩＴＳＵＭＰに応答して、ローアクティブ信号ＲＡＣＴ＜０：７＞を生成する。
【００８７】
図９に示されるように、リダンダンシーブロック１５０は、複数のフューズブロック１５１と、判断部１５３と、第１ドライバーブロック１５４と、第２ドライバーブロック１５５と、第３ドライバーブロック１５６と、デコーダー１５７とを備えている。
【００８８】
複数のフューズブロック１５１は、ローアドレス信号ＲＡと各々保存されたリペアアドレス信号とを比較して比較信号ＨＩＴＢ＜０：Ｎ＞を生成する。
【００８９】
この時、リペアアドレス信号は、フューズブロックのフューズを選択的にカットして保存される。
【００９０】
判断部１５３は、比較信号ＨＩＴＢ＜０：Ｎ＞、デコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣ及びランクリフレッシュ信号ＲＥＦ＿ＲＫに応答して、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞及びアドレス信号ＲＡＸ２＜０：１＞を生成する。
【００９１】
この時、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞は、リダンダントワードライン（Ｒｅｄｕｎｄａｎｔ  Ｍａｉｎ  Ｗｏｒｄ  Ｌｉｎｅ）ＲＭＷＬ＜０：Ｍ＞のうちのアクティブになるリダンダントワードラインを定義する信号である。アドレス信号ＲＡＸ２＜０：１＞は、サブワードラインを選択するためのアドレス信号として、メインワードラインとサブワードラインとが１：８コーディングされた場合の例を挙げたものである。
【００９２】
デコーダー１５７は、ローアドレス信号ＲＡをデコードしてアドレス信号ＬＡＸを生成する。
【００９３】
この時、アドレス信号ＬＡＸは、一つのワードラインが不良の時、それと隣接したワードラインをリダンダントワードラインで切り替えるために必要な信号である。
【００９４】
万一、一つのワードラインが不良の時、該当ワードラインのみリダンダントワードラインで切り替えるように決まった場合には、アドレス信号ＬＡＸは必要なく、そのため、デコーダー１５７も必要ない。
【００９５】
第１ドライバブロック（ＲＭＷＬＤＲＶ）１５４は、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞に該当するリダンダントワードラインＲＭＷＬ＜０：Ｍ＞を駆動する。
【００９６】
第２ドライバブロック（ＢＡＸＤＲＶ）１５５は、アドレス信号ＲＡＸ２＜０：１＞またはアドレス信号ＲＡＸ２＜０：１＞、ＬＡＸを駆動してアドレス信号ＢＡＸを生成する。
【００９７】
第３ドライバーブロック１５６は、アドレス信号ＢＡＸを駆動してサブワードライン駆動信号ＦＸを生成する。
【００９８】
そして、メモリ領域１６０は、リダンダントセルアレイＲＫ０＿ＢＫ０、ＲＫ１＿ＢＫ０などを備えている。この時、メモリ領域１６０は、リダンダントセルアレイをバンク及びランクに対応になるように区分して割り当てした例を挙げたものである。
【００９９】
図１０に示されるように、判断部１５３は、複数のロジック回路１５３−１〜１５３−３を備えている。
【０１００】
ロジック回路１５３−１は、フューズブロック１５１の出力信号ＨＩＴＢ＜０：Ｎ＞、デコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣ及びランクリフレッシュ信号ＲＥＦ＿ＲＫを組み合わせて、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞を生成する。
【０１０１】
この時、ロジック回路１５３−１は、信号ＸＨＩＴＢ＜０＞を生成する構成だけを図示したものであり、リペア判断信号ＸＨＩＴＢ＜０：Ｍ＞を生成するためにロジック回路１５３−１がＭ＋１個だけ備えられている。
【０１０２】
ロジック回路１５３−１は、出力信号ＨＩＴＢ＜０：Ｎ＞のうちのいずれか一つでもアクティブにされて、デコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣがアクティブにされると、信号ＸＨＩＴＢ＜０＞をアクティブにさせる。
【０１０３】
ロジック回路１５３−１は、ランクリフレッシュ信号ＲＥＦ＿ＲＫがアクティブにされると、異なる入力信号等の活性化の可否と関係なしで信号ＸＨＩＴＢ＜０＞を非活性化させる。
【０１０４】
ロジック回路１５３−２は、フューズブロック１５１の出力信号ＨＩＴＢ＜０：Ｎ＞のうちの偶数番号に該当する信号同士及び奇数番号に該当する信号同士をそれぞれ組み合わせて、信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤを生成する。
【０１０５】
ロジック回路１５３−２は、信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤのうちのいずれか一つでもアクティブにされ、デコーディング信号ＲＫ＿ＲＡＣＴ＿ＤＥＣがアクティブにされると、リペアフラグＨＩＴＳＵＭＢをアクティブさせる。
【０１０６】
ロジック回路１５３−３は、複数の信号ＨＩＴＳＵＭ＿ＥＶＥＮ、ＨＩＴＳＵＭ＿ＯＤＤ、ＲＫ＿ＲＡＣＴ＿ＤＥＣを組み合わせてアドレス信号ＲＡＸ２＜０：１＞を生成する。
【０１０７】
図１１に示されるように、パルス生成部２６０は、複数のインバータＩＶ１１、ＩＶ１２と、遅延器ＤＬＹと、ナンドゲートＮＤ１１とを備えている。
【０１０８】
パルス生成部２６０は、リペアフラグＨＩＴＳＵＭＢの活性化タイミング（フォーリングＥＳＪＩ）を感知して遅延器ＤＬＹの遅延時間だけ幅を持つリペアフラグパルスＨＩＴＳＵＭＰを生成する。
【０１０９】
図１２に示されるように、ローアクティブ信号生成部２４０は、複数のナンドゲートＮＤ２１〜ＮＤ２４と、複数のトランジスタＭ２１、Ｍ２２と、複数のインバータＩＶ２１〜ＩＶ２３とを備えている。
【０１１０】
この時、ローアクティブ信号生成部２４０は、ローアクティブ信号ＲＡＣＴ＜０＞を生成する構成のみ図示したものであり、ローアクティブ信号ＲＡＣＴ＜０：７＞信号をすべて生成するために図１２のような回路の構成が８個具備されている。
【０１１１】
ローアクティブ信号生成部２４０は、アクティブパルスＡＣＴＰ及びスライスアドレス信号ＳＬＩＣＥの活性化に応答して、ローアクティブ信号ＲＡＣＴ＜０＞をアクティブにさせる。
【０１１２】
ローアクティブ信号生成部２４０は、ローアクティブ信号ＲＡＣＴ＜０＞がアクティブにされた状態でプリチャージパルスＰＲＥＰが発生されると、ローアクティブ信号ＲＡＣＴ＜０＞を非活性化させる。
【０１１３】
ローアクティブ信号生成部２４０は、ローアクティブ信号ＲＡＣＴ＜０＞がアクティブにされた状態でリペアフラッグパルスＨＩＴＳＵＭＰが発生されると、ローアクティブ信号ＲＡＣＴ＜０＞を非活性化させる。
【０１１４】
図１３は、ランク方式（８ランク、４ランク、２ランク及び１ランク）をすべて支援できるようにマスターのメモリ領域１６０のセルマットにランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞を割り当てる方法を示している。
【０１１５】
この時、ランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞は、８ランクを支援して０番バンクに関連したランクローアクティブ信号を表したものである。
【０１１６】
ランク信号ＲＡＮＫ２／ＲＡＮＫ４は、ランク方式を定義するための信号である。図示されるように、ランク信号ＲＡＮＫ２／ＲＡＮＫ４のロジックレベルを組み合わせて、８ランク、４ランク、２ランク及び１ランクを定義することができる。
【０１１７】
ランク方式は、フューズセットまたはテストモードなどを利用してランク信号ＲＡＮＫ２／ＲＡＮＫ４のロジックレベルを可変させることによって設定できる。
【０１１８】
複数のセルマット（０番ＳＲＡＭ  ＭＡＴ〜７番ＳＲＡＭ  ＭＡＴ）には、ランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞がランク方式（８ランク、４ランク、２ランク及び１ランク）別に割り当てられる。
【０１１９】
この時、ランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞をランク方式（８ランク、４ランク、２ランク及び１ランク）別に割り当てるための規則が決まる。
【０１２０】
その規則として、０番ＳＲＡＭ  ＭＡＴには‘００００’、１番ＳＲＡＭ  ＭＡＴには‘１０００’、２番ＳＲＡＭ  ＭＡＴには‘２１００’、３番ＳＲＡＭ  ＭＡＴには‘３１００’、４番ＳＲＡＭ  ＭＡＴには‘４２１０’、５番ＳＲＡＭ  ＭＡＴには‘５２１０’、６番ＳＲＡＭ  ＭＡＴには‘６３１０’そして７番ＳＲＡＭ  ＭＡＴには‘７３１０’が指定される。
【０１２１】
例えば、‘６３１０’が指定された６番ＳＲＡＭ  ＭＡＴは８ランクの場合ＲＫ＜６＞＿ＲＡＣＴ＜０＞、４ランクの場合ＲＫ＜３＞＿ＲＡＣＴ＜０＞、２ランクの場合ＲＫ＜１＞＿ＲＡＣＴ＜０＞そして１ランクの場合ＲＫ＜０＞＿ＲＡＣＴ＜０＞が割り当てられる。
【０１２２】
したがって、ランクスイチング部１７０は、ランク信号ＲＡＮＫ２／ＲＡＮＫ４に応答してランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞を割り当てられた複数のセルマット（０番ＳＲＡＭ  ＭＡＴ〜７番ＳＲＡＭ  ＭＡＴ）に提供する。
【０１２３】
例えば、ランク信号ＲＡＮＫ２／ＲＡＮＫ４が８ランクを定義して、ランクローアクティブ信号ＲＫ＜７＞＿ＲＡＣＴ＜０＞がアクティブにされたと仮定すれば、ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＜７＞＿ＲＡＣＴ＜０＞を７番ＳＲＡＭ  ＭＡＴに提供する。
【０１２４】
ランク信号ＲＡＮＫ２／ＲＡＮＫ４が４ランクを定義して、ランクローアクティブ信号ＲＫ＜３＞＿ＲＡＣＴ＜０＞がアクティブにされたと仮定すれば、ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＜３＞＿ＲＡＣＴ＜０＞をセルマット（６番ＳＲＡＭ  ＭＡＴと７番ＳＲＡＭ  ＭＡＴ）に提供する。
【０１２５】
ランク信号ＲＡＮＫ２／ＲＡＮＫ４が２ランクを定義して、ランクローアクティブ信号ＲＫ＜１＞＿ＲＡＣＴ＜０＞がアクティブされたと仮定すれば、ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＜１＞＿ＲＡＣＴ＜０＞を複数のセルマット（４番ＳＲＡＭ  ＭＡＴ〜７番ＳＲＡＭ  ＭＡＴ）に提供する。
【０１２６】
ランク信号ＲＡＮＫ２／ＲＡＮＫ４が１ランクを定義して、ランクローアクティブ信号ＲＫ＜０＞＿ＲＡＣＴ＜０＞がアクティブされたと仮定すれば、ランクスイチング部１７０は、ランクローアクティブ信号ＲＫ＜０＞＿ＲＡＣＴ＜０＞をあらゆる複数のセルマット（０番ＳＲＡＭ  ＭＡＴ〜７番ＳＲＡＭ  ＭＡＴ）に提供する。
【０１２７】
ランクスイチング部１７０は、図１３を参照して説明したランクローアクティブ信号の割当方式に合うようにデコーディング動作を遂行するデコーダー形態で構成することができる。
【０１２８】
図１４ないし図１７は、図１３を参照して説明したランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０：７＞の割当方式に合うようにメモリ領域１６０のリダンダントセルなどを構成した例を挙げたものである。
【０１２９】
本発明の実施形態は、メモリ領域１６０をメモリバンク単位で区分して、区分された各々を再びランク単位で区分する。
【０１３０】
８ランク、８バンクの場合、図１４のように、複数のセルマットに対して、ランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０：７＞が割り当てられる。すなわち、セルマットの各々に対して８個ずつのランクローアクティブ信号ＲＫ＜０：７＞＿ＲＡＣＴ＜０＞〜ＲＫ＜０：７＞＿ＲＡＣＴ＜７＞が割り当てられる。
【０１３１】
４ランク、８バンクの場合、図１５のように、ランクローアクティブ信号ＲＫ＜０：３＞＿ＲＡＣＴ＜０：７＞が割り当てられる。すなわち、セルマットの各々に対して４個ずつのランクローアクティブ信号ＲＫ＜０：３＞＿ＲＡＣＴ＜０＞〜ＲＫ＜０：３＞＿ＲＡＣＴ＜７＞が割り当てられる。したがって、４ランクの場合、８ランクに比べて２倍のリダンダントワードラインを割り当てられるようになる。
【０１３２】
２ランク、８バンクの場合、図１６のように、ランクローアクティブ信号ＲＫ＜０：１＞＿ＲＡＣＴ＜０：７＞が割り当てられる。すなわち、セルマットの各々に対して２個ずつのランクローアクティブ信号ＲＫ＜０：１＞＿ＲＡＣＴ＜０＞〜ＲＫ＜０：１＞＿ＲＡＣＴ＜７＞が割り当てられる。したがって、２ランクの場合、４ランクに比べて２倍のリダンダントワードラインを割り当てられるようになる。
【０１３３】
１ランク、８バンクの場合、図１７のように、ランクローアクティブ信号ＲＫ＜０＞＿ＲＡＣＴ＜０：７＞が割り当てられる。すなわち、セルマットの各々に対して１個ずつのランクローアクティブ信号ＲＫ＜０＞＿ＲＡＣＴ＜０＞〜ＲＫ＜０＞＿ＲＡＣＴ＜７＞が割り当てられる。したがって、１ランクの場合、２ランクに比べて２倍のリダンダントワードラインを割り当てられるようになる。
【０１３４】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【０１３５】
１０  ワードライン駆動回路
１３、１５３  判断部
２０  セルマット
１５０  リダンダンシーブロック
１６０  メモリ領域
２４０  ローアクティブ信号生成部
２６０  パルス生成部
【図１】
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【図２】
0005723737.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005723737.tif 000008
【図８】
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【図９】
0005723737.tif 000010
【図１０】
0005723737.tif 000011
【図１１】
0005723737.tif 000012
【図１２】
0005723737.tif 000013
【図１３】
0005723737.tif 000014
【図１４】
0005723737.tif 000015
【図１５】
0005723737.tif 000016
【図１６】
0005723737.tif 000017
【図１７】
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