(57)【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に、下部電極、強誘電体材料を含むキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
前記キャパシタの側面と上面に、スパッタ法でアモルファス状態の第１の保護絶縁膜を形成する工程と、
前記第１の保護膜を形成後に、酸化性ガスを含む雰囲気中で前記第１の保護絶縁膜に対して第１のアニールを行う工程と、
前記第１のアニールを行った前記第１の保護絶縁膜の上に、原子層堆積法により第２の保護絶縁膜を形成する工程と、
前記第２の保護絶縁膜を形成した後、前記第２の保護絶縁膜を大気に曝すことなしに、前記第２の保護絶縁膜を形成したのと同一のチャンバ内で、酸化性ガスを含む雰囲気中で前記第２の保護絶縁膜に対して第２のアニールを行う工程と、
前記第２のアニールに次いで、前記第２の保護絶縁膜上に成膜を行わずに、酸素含有雰囲気中で、前記第２の保護絶縁膜中の不純物を蒸散させる第３のアニールを行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の保護絶縁膜を形成する工程において、基板温度を２０℃以上５０℃以下にすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の保護絶縁膜を形成する工程において、アモルファス状態の第２の保護絶縁膜を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第３のアニールは、５００℃以上６００℃以下の基板温度で行われることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報が消失しない不揮発性メモリとしては、フラッシュメモリの他にFeRAM(Ferroelectric Random Access Memory)のような強誘電体メモリが知られている。
【０００３】
強誘電体メモリは、強誘電体膜をキャパシタ誘電体膜とするキャパシタを備えており、その強誘電体膜の分極の方向を「０」、「１」に対応させることで情報が記憶され、フラッシュメモリと比較して低消費電力で高速動作が可能という利点がある。
【０００４】
強誘電体膜の材料としては、PZT(Lead Zirconium Titanate)等の酸化物強誘電体が使用されることが多い。
【０００５】
ところが、酸化物強誘電体は、水や水素等の還元性物質によって容易に還元し、スイッチング電荷量等の強誘電体特性が著しく劣化してしまう。そのような還元性物質からキャパシタを保護するため、アルミナ膜等の保護膜によりキャパシタを覆い、還元性物質がキャパシタに進入するのを防止する構造が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１８３８４３号公報
【特許文献２】特開２００５−３２７８４７号公報
【特許文献３】特開２００８−８４８８０号公報
【特許文献４】特開２００９−１０５０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置とその製造方法において、キャパシタ誘電体膜の劣化を防止することを目的とする。
【課題を解決するための手段】
【０００８】
以下の開示の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に、下部電極、強誘電体材料を含むキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、前記キャパシタの側面と上面に、スパッタ法でアモルファス状態の第１の保護絶縁膜を形成する工程と、前記第１の保護膜を形成後に、酸化性ガスを含む雰囲気中で前記第１の保護絶縁膜に対して第１のアニールを行う工程と、前記第１のアニールを行った前記第１の保護絶縁膜の上に、原子層堆積法により第２の保護絶縁膜を形成する工程と、前記第２の保護絶縁膜を形成した後、前記第２の保護絶縁膜を大気に曝すことなしに、前記第２の保護絶縁膜を形成したのと同一のチャンバ内で、酸化性ガスを含む雰囲気中で前記第２の保護絶縁膜に対して第２のアニールを行う工程と、前記第２のアニールに次いで、前記第２の保護絶縁膜上に成膜を行わずに、酸素含有雰囲気中で、前記第２の保護絶縁膜中の不純物を蒸散させる第３のアニールを行う工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
以下の開示によれば、スパッタ法で第１の保護絶縁膜を形成するので、ALD法で第１の保護絶縁膜を形成する場合と比較して、第１の保護絶縁膜の材料がキャパシタ誘電体膜の粒界に入り難くなる。その結果、キャパシタ誘電体膜の組成変動を抑制でき、キャパシタ誘電体膜の劣化が防止される。
【００１１】
しかも、第１の保護絶縁膜の上にカバレッジが良好なALD法で第２の保護絶縁膜を形成するので、キャパシタの側方で薄くなりがちな第１の保護絶縁膜の膜厚を第２の保護絶縁膜で補うことができる。これにより、キャパシタの側方からキャパシタ誘電体膜に還元性物質が侵入するのを第１の保護絶縁膜と第２の保護絶縁膜とで防止でき、還元性物質によってキャパシタ誘電体膜が劣化するのを抑制できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、調査で使用したサンプルの断面図である。
【図２】図２（ａ）、（ｂ）は、PZT膜の断面TEM像を基にして描いた図である。
【図３】図３（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図４】図４（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図５】図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１１】図１１（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１２】図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１３】図１３は、サンプルの作製方法について示す模式図（その１）である。
【図１４】図１４は、サンプルの作製方法について示す模式図（その２）である。
【図１５】図１５（ａ）はQtv特性の調査結果を示す図（その１）であり、図１５（ｂ）はインプリント特性の調査結果を示す図（その１）である。
【図１６】図１６（ａ）は疲労特性の調査結果を示す図（その１）であり、図１６（ｂ）は疲労損失の調査結果を示す図（その１）である。
【図１７】図１７（ａ）はQtv特性の調査結果を示す図（その２）であり、図１７（ｂ）はインプリント特性の調査結果を示す図（その２）である。
【図１８】図１８（ａ）は疲労特性の調査結果を示す図（その２）であり、図１８（ｂ）は疲労損失の調査結果を示す図（その２）である。
【図１９】図１９（ａ）はQtv特性の調査結果を示す図（その３）であり、図１９（ｂ）はインプリント特性の調査結果を示す図（その３）である。
【図２０】図２０（ａ）は疲労特性の調査結果を示す図（その３）であり、図２０（ｂ）は疲労損失の調査結果を示す図（その３）である。
【図２１】図２１（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２２】図２２（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２３】図２３（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２４】図２４（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２５】図２５（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２６】図２６（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図２７】図２７（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図２８】図２８（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図２９】図２９（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【発明を実施するための形態】
【００１３】
本実施形態の説明に先立ち、本願発明者が行った調査について説明する。
【００１４】
水素等の還元性物質から強誘電体キャパシタを保護する保護膜としてアルミナ膜を形成することがある。アルミナ膜は、水素の透過を阻止する能力に優れているが、その成膜時に強誘電体キャパシタが受ける影響については調査の余地がある。
【００１５】
本願発明者は、アルミナ膜が強誘電体キャパシタに与える影響を調べるため、以下のような調査を行った。
【００１６】
図１は、調査で使用したサンプルの断面図である。
【００１７】
このサンプルは、酸化シリコン膜等の絶縁膜１の上に、下部電極２、PZT膜３、及び上部電極４を積層してなる強誘電体キャパシタQを有する。
【００１８】
そのキャパシタQの上には、外部雰囲気中の水素等の還元性物質がPZT膜３に侵入するのを阻止するためのアルミナ膜５が形成される。
【００１９】
アルミナ膜５の方法としては種々の成膜方法がある。この調査では、キャパシタQの側面でのカバレッジが良好なALD法（原子層堆積法）によりアモルファス状態のアルミナ膜５を形成する。ALD法によれば、スパッタ法と比較してキャパシタQの側面にアルミナ膜５を厚く形成できるので、当該側面をアルミナ膜５で良好に保護できると期待される。
【００２０】
また、アルミナ膜５の上にはホール６ａを備えた酸化シリコン膜等の層間絶縁膜６が形成される。ホール６ａ内にはタングステンを含む導電性プラグ７が形成され、その導電性プラグ７により上部電極５が外部に電気的に引き出される。
【００２１】
このようなサンプルでは、上記のようにアルミナ膜５の成膜方法としてALD法を用いる。ALD法は、スパッタ法と比較してカバレッジに優れたアルミナ膜５を形成できるので、デバイスの微細化が進んでも強誘電体キャパシタQの側面に十分に厚いアルミナ膜５を形成でき、アルミナ膜５による還元性物質の阻止能力を維持することができる。
【００２２】
また、そのアルミナ膜５はアモルファス状態であるため、膜中にアルミナの明確な結晶粒界が存在しない。よって、外部雰囲気中の水素等の還元性物質がアルミナの結晶粒界に沿ってアルミナ膜５に侵入する危険性が少なく、還元性物質の阻止能力に優れたアルミナ膜５を得ることができる。
【００２３】
ところで、このようなサンプルでは、ALD法により形成されたアルミナ膜５がPZT膜３の側面３ｘに直接接触する。
【００２４】
本願発明者は、側面３ｘの近傍におけるPZT膜３の構造を調べるべく、図１の点線円AにおけるPZT膜３をTEMで観察した。
【００２５】
その結果を図２（ａ）に示す。図２（ａ）は、上記の点線円Aにおける断面TEM(Transmission Electron Microscope)像を基にして描いた図である。また、図２（ｂ）は図２（ａ）の拡大図である。
【００２６】
なお、この例では、ALD法によりアルミナ膜５を２nmの厚さに形成した後、キャパシタに対してアニールを行っている。
【００２７】
図２（ａ）に示されるように、PZT膜３の膜中には多数のPZT結晶粒３ａが存在する。そして、側面３ｘにおいては、PZT結晶粒３ａの粒界に沿ってアルミナ膜５がPZT膜３に侵入している。
【００２８】
これは、ALD法で使用する成膜ガスがPZT結晶粒３ａの粒界に侵入したためと考えら得る。特に、ALD法は、アルミナの単原子層を積層してアルミナ膜５を形成する手法であるため、隣接するPZT結晶粒３ａの僅かな隙間にアルミナ原子が入り込みやすい性質がある。そのような性質は、アルミナ原子よりもはるかに大きなアルミナ粒塊を堆積してアルミナ膜を形成するスパッタ法では見られないものであって、ALD法に特有のものであると考えられる。
【００２９】
しかしながら、このようにPZT膜３にアルミナが侵入した部分では、他の部分と比較してPZTの組成が変動し、スイッチング電荷量等の強誘電体特性が劣化するおそれがある。その結果、強誘電体キャパシタQの電気的特性が劣化し、ひいては強誘電体キャパシタQを備えた半導体装置の信頼性が低下するおそれがある。
【００３０】
本願発明者は、このような知見に鑑み、以下のような実施形態に想到した。
【００３１】
（第１実施形態）
図３〜図１２は、本実施形態に係る半導体装置の製造途中の断面図である。
【００３２】
この半導体装置は、プレーナ型のFeRAMであって、以下のようにして製造される。
【００３３】
最初に、図３（ａ）に示す断面構造を得るまでの工程について説明する。
【００３４】
まず、n型又はp型のシリコン（半導体）基板１０表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜１１とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜１１を形成してもよい。
【００３５】
次いで、シリコン基板１０の活性領域にp型不純物を導入してpウェル１２を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜１４となる熱酸化膜を形成する。
【００３６】
続いて、シリコン基板１０の上側全面に多結晶シリコン膜を約２００nmの厚さに形成し、それをフォトリソグラフィによりパターニングしてゲート電極１５を形成する。
【００３７】
pウェル１２上には２つのゲート電極１５が間隔をおいてほぼ平行に配置され、それらのゲート電極１５はワード線の一部を構成する。
【００３８】
なお、ゲート電極１５の材料は多結晶シリコン膜に限定されない。多結晶シリコン膜に代えて、厚さが約５０nmのアモルファスシリコン膜と厚さが約１５０nmのタングステンシリサイド膜をこの順に形成してもよい。
【００３９】
次いで、ゲート電極１５をマスクにするイオン注入により、各ゲート電極１５の横のシリコン基板１０にリン等のn型不純物を導入し、第１〜第３ソースドレインエクステンション１６ａ〜１６ｃを形成する。
【００４０】
その後に、シリコン基板１０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極１５の横に絶縁性サイドウォール１７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【００４１】
続いて、絶縁性サイドウォール１７とゲート電極１５をマスクにしながら、シリコン基板１０に砒素等のn型不純物を再度イオン注入することにより、ゲート電極１５の側方のシリコン基板１０に第１〜第３ソースドレイン領域１８ａ〜１８ｃを形成する。
【００４２】
ここまでの工程により、シリコン基板１０の活性領域には、ゲート絶縁膜１４、ゲート電極１５、及び第１〜第３ソースドレイン領域１８ａ〜１８ｃ等を備えたMOSトランジスタTRが形成されたことになる。
【００４３】
次に、シリコン基板１０の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１０上に高融点金属シリサイド層１９を形成する。その高融点金属シリサイド層１９はゲート電極１５の表層部分にも形成され、それによりゲート電極１５が低抵抗化されることになる。
【００４４】
その後、素子分離絶縁膜１１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００４５】
続いて、シリコン基板１０の上側全面に、カバー絶縁膜２１として酸窒化シリコン膜を約２００nmの厚さに形成する。
【００４６】
次いで、このカバー絶縁膜２１の上にTEOSガスを使用するプラズマCVD法により第１の層間絶縁膜２２として酸化シリコン膜を約１０００nmに形成した後、第１の層間絶縁膜２２の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化して平坦化する。このように研磨した後の第１の層間絶縁膜２２の厚さは、シリコン基板１０の平坦面上で約７８５nmとなる。
【００４７】
次に、フォトリソグラフィにより第１層間絶縁膜２１をパターニングして第１〜第３ソースドレイン領域１８ａ〜１８ｃのそれぞれの上にコンタクトホールを形成し、そのコンタクトホール内に第１〜第３のコンタクトプラグ２３ａ〜２３ｃを形成する。
【００４８】
第１〜第３のコンタクトプラグ２３ａ〜２３ｃの形成方法は特に限定されない。本実施形態では、コンタクトホールの内面と第１の層間絶縁膜２２の上面にスパッタ法により厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順にグルー膜として形成する。そして、六フッ化タングステンガスを使用するCVD法により、上記のグルー膜の上にタングステン膜を形成し、そのタングステン膜でコンタクトホールを完全に埋め込む。その後に、第１の層間絶縁膜２２上の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール中に第１〜第３のコンタクトプラグ２３ａ〜２３ｃとして残す。
【００４９】
これら第１〜第３コンタクトプラグ２３ａ〜２３ｃは、その下の第１〜第３のソースドレイン領域１８ａ〜１８ｃと電気的に接続されることになる。
【００５０】
ところで、第１〜第３のコンタクトプラグ２３ａ〜２３ｃの材料には上記のようにタングステンが含まれるが、タングステンは非常に酸化され易く、プロセス中で酸化されるとコンタクト不良を引き起こす。
【００５１】
そこで、次の工程では、図３（ｂ）に示すように、上記の第１〜第３のコンタクトプラグ２３ａ〜２３ｃを酸化雰囲気から保護するための酸化防止絶縁膜２５として、プラズマCVD法により酸窒化シリコン膜を形成する。その酸窒化シリコン膜は第１の層間絶縁膜２２と各プラグ２３ａ〜２３ｃの上に形成され、その厚さは約１００nmである。
【００５２】
更に、この酸化防止絶縁膜２５の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約１３０nmに形成し、それを第１の絶縁性密着膜２６とする。
【００５３】
なお、酸化シリコン膜に代えて窒化シリコン膜を第１の絶縁性密着膜２６として形成してもよい。
【００５４】
その後、第１の絶縁性密着膜２６に対して脱ガスを行うため、基板温度を６５０℃、処理時間を３０分とする条件で、窒素雰囲気中において第１の絶縁性密着膜２６をアニールする。
【００５５】
そして、このアニールを終了した後、第１の絶縁性密着膜２６の上に第２の絶縁性密着膜２７としてスパッタ法によりアルミナ膜を約２０nmの厚さに形成する。
【００５６】
次に、図３（ｃ）に示す断面構造を得るまでの工程について説明する。
【００５７】
まず、スパッタ法によりプラチナ膜等の貴金属膜を５０nm〜１５０nmの厚さに形成し、それを第１の導電膜３１とする。
【００５８】
第１の導電膜３１の成膜条件は特に限定されない。本実施形態では、基板温度を３５０℃に保持しながら成膜雰囲気中にスパッタガスとしてアルゴンガスを導入し、約１Paの圧力下で投入電力を０．３kWとして第１の導電膜３１を形成する。
【００５９】
なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化イリジウム（IrO2）膜、酸化ルテニウム（RuO2）膜、酸化プラチナ膜（PtOx）膜、SrRuO3膜、及びLaSrCoO3膜のいずれかの単層膜、或いはこれらの積層膜を形成してもよい。
【００６０】
次いで、第１の導電膜３１の上に強誘電体膜３２としてPZT膜を形成する。そのPZT膜は下層と上層とに分けて形成され、下層についてはスパッタ法で約３０nm〜１５０nm、例えば７０nmの厚さに形成した後、酸素含有雰囲気中でアニールを行ってPZTを結晶化させる。そのようなアニールは結晶化アニールとも呼ばれ、本実施形態では基板温度を約６２０℃、処理時間を約９０秒としてこの結晶化アニールを行う。その後、スパッタ法でPZT膜の上層を５nm〜２０nmの厚さに形成する。
【００６１】
なお、強誘電体膜３２の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法、ゾル・ゲル法、MOD(Metal-Organic Decomposition)法、CSD(Chemical Solution deposition)、CVD法、エピタキシャル成長法もある。
【００６２】
更に、強誘電体膜３２の材料は上記のPZTに限定されず、SrBi2Ta2O9、SrBi2(Ta, Nb)2O9等のBi層状構造化合物や、PZTにランタンをドープしたPLZTもある。更に、PZTにカルシウム、ストロンチウム、及びランタンをドープしたCSPLZTを強誘電体膜３２の材料として使用してもよい。
【００６３】
その後に、強誘電体膜３２の上に、スパッタ法により酸化イリジウム(IrO2)膜を厚さ９０nm〜２５０nmに形成し、それを第２の導電膜３３とする。なお、第２導電膜３３は貴金属膜又は酸化貴金属膜であればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を第２の導電膜３３として形成してもよい。
【００６４】
更に、第２の導電膜３３として二層構造の酸化イリジウム膜を形成してもよい。この場合、一層目の酸化イリジウムの化学式がIrOxで二層目の酸化イリジウムの化学式がIrOyのとき、y>xとするのが好ましい。このように二層目の酸化イリジウムの酸素の組成比yを一層目における組成比xよりも大きくすると、二層目の酸化イリジウム膜の水素拡散防止能力が増大し、強誘電体膜３２が水素によって還元されるのを防止できる。
【００６５】
なお、一層目の酸化イリジウム膜の膜厚は例えば２０nm〜５０nmであり、二層目の酸化イリジウム膜の膜厚は例えば７０nm〜２００nmである。
【００６６】
また、二層目の酸化イリジウム膜を形成する前に、一層目の酸化イリジウム膜に対して酸素含有雰囲気中でRTA(Rapid Thermal Anneal)を行ってもよい。そのRTAにより強誘電体膜３２の結晶性が向上する。更に、強誘電体膜３２と第２の導電膜３３との界面が平坦化され、後述の強誘電体キャパシタの電気的特性も向上する。
【００６７】
そのRTAの条件は、例えば、基板温度が７００℃〜７５０℃、処理時間が約１２０秒である。また、RTAの雰囲気は、流量が１５００sccm〜３０００sccmのアルゴンガスと、流量が１０sccm〜１００sccmの酸素ガスとの混合ガスである。
【００６８】
次に、図４（ａ）に示すように、第２の導電膜３３の上にハードマスク３５としてスパッタ法で窒化チタン膜を約３４nmの厚さに形成する。
【００６９】
ハードマスク３５は、レジストよりもエッチレートが低い膜であれば特に限定されない。例えば、窒化チタン膜に代えて、TiON膜、TiOx膜、TaOx膜、TaON膜、TiAlOx膜、TaAlOx膜、TiAlON膜、TaAlON膜、TiSiON膜、TaSiON膜、TiSiOx膜、TaSiOx膜、AlOx膜、ZrOx膜等をハードマスク３５として形成してもよい。
【００７０】
更に、このハードマスク３５の上にフォトレジストを塗布し、それを露光、現像してキャパシタ上部電極形状の第１のレジストパターン３６を形成する。
【００７１】
そして、図４（ｂ）に示すように、第１のレジストパターン３６をマスクにしてハードマスク３５をドライエッチングすることにより、ハードマスク３５をキャパシタ上部電極形状にパターニングする。
【００７２】
そのドライエッチングは、不図示のICP(Inductively Coupled Plasma)エッチングチャンバ内で行われ、そのチャンバ内にはエッチングガスとして塩素ガスとアルゴンガスの混合ガスが供給される。
【００７３】
次に、図５（ａ）に示すように、上記のICPエッチングチャンバを引き続き用いて、ハードマスク３５と第１のレジストパターン３６とをマスクにしながら第２の導電膜３３をドライエッチングすることにより上部電極３３ａを形成する。
【００７４】
そのドライエッチングのエッチングガスとしては、ハードマスク３５をエッチングしたときと同様に、塩素ガスとアルゴンガスとの混合ガスが使用される。
【００７５】
この後に、第１のレジストパターン３６をアッシングして除去する。
【００７６】
なお、ハードマスク３５は、ドライエッチングにより除去する。
【００７７】
続いて、図５（ｂ）に示すように、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して、キャパシタ誘電体膜形状の第２のレジストパターン３８を形成する。
【００７８】
更に、その第２のレジストパターン３８をマスクにして強誘電体膜３２をドライエッチングすることにより、残された強誘電体膜３２をキャパシタ誘電体膜３２ａとする。
【００７９】
その後に、第２のレジストパターン３８をアッシングにより除去する。
【００８０】
なお、第２のレジストパターン３８を除去した後に、ここまでの工程でキャパシタ誘電体膜３２ａが受けたダメージを回復させるために、酸素含有雰囲気中でキャパシタ誘電体膜３２ａに対してアニールを行ってもよい。そのようなアニールは、回復アニールとも呼ばれる。
【００８１】
本実施形態では、基板温度を６００℃〜７００℃とする条件でこの回復アニールを約４０分間行う。
【００８２】
次に、図６（ａ）に示すように、水素等の還元性雰囲気からキャパシタ誘電体膜５４を保護するための第１の保護絶縁膜４０として、RFマグネトロンスパッタ法でアルミナ膜２０nm〜５０nmの厚さに形成する。
【００８３】
第１の保護絶縁膜４０の成膜条件は特に限定されない。例えば、スパッタガスとしてアルゴンの単一ガスを使用し、成膜圧力を約１．０Pa、成膜時間を４０秒〜１００秒、投入電力を２．０kWとして第１の保護絶縁膜４０を形成し得る。また、スパッタターゲットとしては、直径が約３００mmのアルミナセラミックターゲットを使用する。
【００８４】
そのスパッタ法では、アルミナターゲットから飛散したアルミナ粒塊がキャパシタ誘電体膜３２ａの側面３２ｘに堆積することでアルミナ膜が形成される。アルミナ粒塊は、ALD法の成膜ガスと比較して隙間に入り込み難いので、本実施形態ではキャパシタ誘電体膜３２ａのPZT結晶粒の粒界にアルミナ膜が形成されず、側面３２ｘ付近のPZTの組成比がアルミナによって変動するのを抑制することができる。
【００８５】
また、アルミナ膜が結晶化していると、アルミナの結晶粒界に沿って外部の水素等がキャパシタ誘電体膜３２ａに侵入するおそれがあるので、第１の保護絶縁膜４０としてはアモルファス状態のアルミナ膜を形成するのが好ましい。
【００８６】
アルミナ膜の結晶性は成膜温度によりコントロールできる。例えば、３５０℃以上の基板温度でアルミナ膜を形成すると、成膜の時点でアルミナ膜が結晶化してしまう。これに対し、基板温度を２０℃〜５０℃程度の低温にすると、アモルファス状態のアルミナ膜を形成することができ、第１の保護絶縁膜４０の還元性物質の阻止能力を高めることができる。
【００８７】
更に、上記のようにスパッタガスとしてアルゴンの単一ガスを使用することで、酸素とアルゴンとの混合ガスをスパッタガスとして使用する場合と比較して、第１の保護絶縁膜４０の成膜速度を速めることができるという利点も得られる。
【００８８】
なお、第１の保護絶縁膜４０はアルミナ膜に限定されない。第１の保護絶縁膜４０としては、アルミナ膜、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、及び酸窒化アルミニウム膜のいずれかを形成し得る。
【００８９】
次いで、図６（ｂ）に示すように、キャパシタ誘電体膜３２ａに対して酸素含有雰囲気中で回復アニールを行い、上記の第１の保護絶縁膜４０の形成時にキャパシタ誘電体膜３２ａが受けたダメージを回復させる。
【００９０】
その回復アニールは、例えば、基板温度を４００℃〜６００℃、処理時間を３０分〜１２０分とする条件で行われる。
【００９１】
次に、図７（ａ）に示すように、第１の保護絶縁膜４０の上にフォトレジストを塗布し、それを露光、現像することにより、キャパシタ下部電極形状の第３のレジストパターン４２を形成する。
【００９２】
そして、この第３のレジストパターン４２をマスクにして第１の保護絶縁膜４０と第１の導電膜３１をドライエッチングし、残された第１の導電膜３１を下部電極３１ａとする。また、第１の保護絶縁膜４０は、キャパシタ誘電体膜３２ａと上部電極３３ａとを覆うように残される。
【００９３】
このとき、第１の保護絶縁膜４０は、第１の導電膜３１に対するハードマスクとして機能する。そのため、エッチング中に第３のレジストパターン４２の側面が後退しても、第１の保護絶縁膜４０がマスクとなって第１の導電膜３１がエッチングされ、第３のレジストパターン４２の後退が原因で下部電極３１ａの形状が崩れるのを抑制できる。
【００９４】
なお、このように第１の保護絶縁膜４０をハードマスクとして機能させるために、第１の保護絶縁膜４０は１０nm以上の厚さに形成するのが好ましい。
【００９５】
また、このエッチングでは、下部電極３１ａで覆われていない部分の第２の絶縁性密着膜２７も除去される。
【００９６】
この後に、第３のレジストパターン４２をアッシングして除去する。
【００９７】
ここまでの工程により、シリコン基板１の上方に下部電極３１ａ、キャパシタ誘電体膜３２ａ、及び上部電極３３ａをこの順に積層してなる強誘電体キャパシタQが形成されたことになる。
【００９８】
続いて、図７（ｂ）に示すように、第１の保護絶縁膜４０に対してアニールを行い、第１の保護絶縁膜４０に付着している水分や第３のレジストパターン４２の残渣等の不純物を蒸散させる。
【００９９】
このように水分を蒸散させることで、本工程以降に行われるアニールの際に第１保護絶縁膜４０から発生する水分量を低減でき、その水分が原因でキャパシタ誘電体膜３２ａが還元されるのを防止できる。
【０１００】
また、このアニールにより、次の工程でキャパシタQの上に形成されるアルミナ膜の剥がれを防止できるという利点も得られる。
【０１０１】
このアニールの条件は特に限定されないが、本実施形態では基板温度を２００℃〜４００℃、処理時間を３０分〜１２０分とする条件でこのアニールを行う。また、キャパシタ誘電体膜３２ａの酸素欠損を補う目的をこのアニールに兼ねさせるため、アニール雰囲気は酸素含有雰囲気とするのが好ましい。そのような雰囲気としては、例えば、酸素のみの雰囲気、アルゴンと酸素との混合雰囲気、及び窒素と酸素との混合雰囲気がある。
【０１０２】
ところで、上記の第１の保護絶縁膜４０は、下部電極３１ａを形成する工程（図７（ａ））において第３のレジストパターン４２の側面が後退すると、キャパシタ誘電体膜３２ａの側面３２ｘにおいてエッチング雰囲気に曝されることになる。こうなると、側面３２ｘ上における第１の保護絶縁膜４０が膜減りし、側面３２ｘにおける第１の保護絶縁膜４０の還元性物質の阻止能力が低下するおそれがある。
【０１０３】
そこで、次の工程では、図８（ａ）に示すように、シリコン基板１の上側全面に第２の保護絶縁膜４３としてアルミナ膜を再び形成することで、キャパシタ誘電体膜３２ａの側面３２ｘが還元性物質に曝される危険性を低減する。
【０１０４】
第２の保護絶縁膜４３の成膜方法は特に限定されない。但し、上記した第３のレジストパターン４２の後退が原因で側面３２ｘにおいて第１の保護絶縁膜４０が残存していない場合がある。この場合にALD法で第２の保護絶縁膜４３を形成すると、図２（ａ）、（ｂ）に示したように、第２の保護絶縁膜４３中のアルミナがキャパシタ誘電体膜３２ａのPZT結晶粒界に侵入し、キャパシタ誘電体膜３２ａの強誘電体特性が変動するおそれがある。
【０１０５】
そのため、ALD法は、第２の保護絶縁膜４３の成膜方法としては避けた方がよい。本実施形態では、PZT結晶粒界にアルミナが侵入する危険性が少ないRFマグネトロンスパッタ法により、第２の保護絶縁膜４３を１０nm〜３０nm程度の厚さに形成する。
【０１０６】
そのスパッタ法の成膜条件は、アルゴンの単一ガスをスパッタガスで使用する場合、投入電力が２．０kW、成膜圧力が１．０Paである。この条件で約４０秒間成膜を行うと、約２０nmの厚さに第２の保護絶縁膜４３を形成することができる。
【０１０７】
更に、既述のように、基板温度を３５０℃以下の低温にすることで第２の保護絶縁膜４３をアモルファス状態にすることができ、第２の保護絶縁膜４３のアルミナ結晶粒界に沿って外部雰囲気の還元性物質がキャパシタQに侵入するのを抑制できる。
【０１０８】
特に、２０℃〜５０℃程度の低温の基板温度で第２の保護絶縁膜４３を形成すると、第２の保護絶縁膜４３の結晶状態を確実にアモルファス状態にすることができる。
【０１０９】
また、このような低温とすることで、スパッタチャンバ内においてアルミナ粒塊が集合してパーティクルになる危険性が少なくなるという利点が得られることも明らかとなった。
【０１１０】
なお、キャパシタ誘電体膜３２ａのPZT結晶粒界へのアルミナの侵入を防止できる成膜方法としては、上記のスパッタ法以外にCVD法もある。
【０１１１】
CVD法では、スパッタ法と比較して緻密なアルミナ膜を形成できるので、１nm〜３nm程度の薄い厚さに第２の保護絶縁膜４３を形成しても、第２の保護絶縁膜４３による還元性物質の阻止能力を維持することができる。
【０１１２】
また、第２の保護絶縁膜４３はアルミナ膜に限定されない。第２の保護絶縁膜４３としては、アルミナ膜、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、及び酸窒化アルミニウム膜のいずれかを形成し得る。
【０１１３】
ここで、上記のようにスパッタ法で第２の保護絶縁膜４３を成膜すると、第２の保護絶縁膜４３の成膜時にキャパシタ誘電体膜３２ａがダメージを受ける可能性がある。
【０１１４】
そこで、次の工程では、図８（ｂ）に示すように、酸化性ガスの雰囲気中でキャパシタ誘電体膜３２ａに対して回復アニールを行うことで、キャパシタ誘電体膜３２ａのダメージを回復させる。
【０１１５】
その回復アニールの条件は特に限定されない。例えば、酸化性ガスとして酸素を用いて、基板温度を５００℃〜７００℃とし、処理時間を３０分〜１２０分としてこの回復アニールを行う。
【０１１６】
基板温度の下限を５００℃としたのは、これより低い温度だとキャパシタ誘電体膜３２ａのダメージを十分に回復できない可能性があるからである。
【０１１７】
また、基板温度の上限を７００℃としたのは、これより高い温度だとアモルファス状態の第２の保護絶縁膜４３が結晶化してしまい、第２の保護絶縁膜４３中の結晶粒界に沿って還元性物質がキャパシタ誘電体膜３２ａに到達する危険性が高くなるからである。その他に、第２の保護絶縁膜４３が結晶化すると、その結晶粒界に沿ってキャパシタ誘電体膜３２ａ中の鉛等の材料が外部に抜けてしまうという不都合も生じる。
【０１１８】
なお、アニール雰囲気中の酸素濃度は、例えば１％〜１００％程度である。
【０１１９】
更に、このように回復アニールを行うと、第２の保護絶縁膜４３の表面に吸着していた大気中の水分等の不純物を蒸散させることができるという利点も得られる。
【０１２０】
なお、このアニールで使用される酸化性ガスとしては、酸素の他に、オゾンと亜酸化窒素もある。
【０１２１】
次いで、図９（ａ）に示すように、第２の保護絶縁膜４３の上にALD法により第３の保護絶縁膜４４としてアモルファス状態のアルミナ膜を形成する。
【０１２２】
ALD法で形成された第３の保護絶縁膜４４はカバレッジが良好となる。そのため、キャパシタQの側面において十分な厚さの第３の保護絶縁膜４４を形成することができ、キャパシタQの側面で不足しがちな第２の保護絶縁膜４３の膜厚を補うことが可能となる。
【０１２３】
また、ALD法とスパッタ法とでは、形成されるアルミナ膜の密度が異なり、スパッタ法で形成した方が密度が小さくなる。
【０１２４】
例えば、スパッタ法で形成したアルミナ膜の密度の平均値は３．１８g/cm3であり、ALDで形成したアルミナ膜の密度の平均値は３．２２g/cm3である。
【０１２５】
そのため、スパッタ法で形成された第２の保護絶縁膜４３におけるアルミナの密度は、ALD法で形成された第３の保護絶縁膜４４におけるアルミナの密度よりも小さくなる。
【０１２６】
ALD法による成膜条件は特に限定されない。本実施形態では、不図示のチャンバ内にTMA（トリメチルアルミニウム）を供給する堆積ステップと、チャンバ内に酸素とオゾンとを供給する酸化ステップとを交互に切り替え、これを２１０サイクル程度繰り返して第３の保護絶縁膜４４を形成する。なお、堆積ステップと酸化ステップの間では真空パージを行う。
【０１２７】
上記の堆積ステップは、基板温度３００℃、ガス圧力４０Pa、TMAのガス流量１００sccm、堆積時間５秒の条件で行う。TMAは、４０℃に加熱して気化してチャンバ内に供給する。
【０１２８】
また、酸化ステップは、基板温度３００℃、ガス圧力１３３Pa、酸化時間１５秒の条件で行う。なお、酸素とオゾンとを合わせたガス流量は１０slm、オゾン濃度は２００g/Nm3とする。また、オゾンのみをチャンバ内に供給して酸化ステップを行ってもよい。
【０１２９】
このような条件を採用し、本実施形態では第３の保護絶縁膜４４を１０nm〜１００nmの厚さに形成する。膜厚の下限を１０nmとしたのは、これよりも薄いと還元性物質の阻止能力が低下するからである。また、膜厚の上限を１００nmとしたのは、これよりも厚いと後で第３の保護絶縁膜４４にホールを形成するのが困難になるからである。
【０１３０】
また、上記では堆積ステップと酸化ステップの各々の基板温度を３００℃としたが、２００℃〜３５０℃の基板温度でこれらのステップを行ってもよい。
【０１３１】
基板温度の下限を２００℃としたのは、これよりも低い温度だとアルミナ膜の緻密性が低下し、第３の保護絶縁膜４４が有する還元性物質の阻止能力が低下するためである。また、基板温度の上限を３５０℃としたのは、これよりも高い温度だとアルミナ膜が結晶化してしまい、その結晶粒界に沿って外部雰囲気中の水素等の還元性物質がキャパシタ誘電体膜３２ａに侵入するおそれがあるからである。
【０１３２】
更に、第３の保護絶縁膜４４はアルミナ膜に限定されない。第３の保護絶縁膜４４としては、アルミナ膜、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、及び酸窒化アルミニウム膜のいずれかを形成し得る。
【０１３３】
次に、図９（ｂ）に示すように、上記の第３の保護絶縁膜４４を形成したのと同じチャンバを引き続き用いて、シリコン基板１０を大気に曝すことなしに、第３の保護絶縁膜４４に対して酸化性ガスを含む雰囲気中でアニールを行う。
【０１３４】
このアニールにより、第３の保護絶縁膜４４として形成されたアルミナ膜の酸素欠損が補われる。その結果、アルミナ膜の組成が化学量論的組成であるAl2O3に近づいて第３の保護絶縁膜４４が緻密になると共に、酸素欠損に伴うアルミナ膜の不安定さが解消される。
【０１３５】
更に、ALD法で形成された第３の保護絶縁膜４４に残存するOH基がこのアニールによって蒸散し、そのOH基に由来する水分によってキャパシタ誘電体膜３２ａが劣化するのを抑制することも可能となる。
【０１３６】
また、上記のように第３の保護絶縁膜４４を形成してから大気にシリコン基板１０を曝さずにこのアニールを行うことで、第３の保護絶縁膜４４に大気中の水分が吸着する機会が無くなり、その水分が原因のキャパシタ誘電体膜３２ａの劣化を防止できる。
【０１３７】
アニール条件は特に限定されないが、本実施形態では酸素とオゾンとの混合ガスを酸化性ガスとして使用し、このアニールを行う。なお、酸素とオゾンのいずれか一方のみのを酸化性ガスとして使用してもよい。
【０１３８】
そして、酸素とオゾンとを合わせた流量を１０slm、オゾン濃度を２００g/Nm3とする。また、昇温速度は１０℃／分程度とし、基板温度は４００℃〜７００℃とする。
【０１３９】
ここで、基板温度の下限を４００℃としたのは、これよりも低い温度だと第３の保護絶縁膜４４の緻密化の効果が低減するからである。また、基板温度の上限を７００℃としたのは、これよりも高温にすると各保護絶縁膜４３、４４中のアルミナが結晶化し、その結晶粒界に沿って外部から還元性物質が侵入する危険性が高まるからである。
【０１４０】
次いで、図１０（ａ）に示すように、第３の保護絶縁膜４４中の不純物を蒸散させてその緻密性を更に向上させるために、酸素含有雰囲気中でアニールを行う。そのアニールは、例えば、基板温度を５００℃〜６００℃、処理時間を３０分〜９０分として行われる。
【０１４１】
なお、アニール雰囲気中の酸素濃度は、例えば１％〜１００％程度である。
【０１４２】
次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４３】
まず、TEOSガスを反応ガスとするプラズマCVD法により、第３の保護絶縁膜４４の上に第２の層間絶縁膜４７として酸化シリコン膜を厚さ約１４００nmに形成する。その第２の層間絶縁膜４７の上面には、キャパシタQの形状を反映した凹凸が形成される。そこで、この凹凸を無くすために、第２の層間絶縁膜４７の上面をCMP法により研磨して平坦化する。
【０１４４】
更に、基板温度を３５０℃、処理時間を２分間とする条件で、N2Oプラズマ雰囲気において第２の層間絶縁膜４７に対してアニールを行うことにより、第２の層間絶縁膜４７を脱水すると共に、第２の層間絶縁膜４７の表面を窒化して水分の際吸着を防止する。
【０１４５】
なお、N2Oプラズマに代えて、N2プラズマ雰囲気中においてこのアニールを行ってもよい。
【０１４６】
そして、後の工程で発生する水素や水分からキャパシタQを保護するための第４の保護絶縁膜４８として、第２の層間絶縁膜４７の上にスパッタ法又はCVD法でアルミナ膜を２０nm〜５０nmの厚さに形成する。
【０１４７】
更に、この第４の保護絶縁膜４８の上に、TEOSガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約３００nmに形成し、その酸化シリコン膜をキャップ絶縁膜４９とする。
【０１４８】
次に、キャップ絶縁膜４９の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１及び第２の窓５０ａ、５０ｂを備えた第４のレジストパターン５０を形成する。
【０１４９】
そして、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとして用いながら、窓５０ａ、５０ｂを通じて各膜４０、４３、４４、４７〜４９をドライエッチングする。これにより、上部電極３３ａの上に第１のホール４７ａが形成されると共に、下部電極３１ａのコンタクト領域上に第２のホール４７ｂが形成される。
【０１５０】
このエッチングを終了後、第４のレジストパターン５０は除去される。
【０１５１】
次に、図１１（ａ）に示すように、キャップ絶縁膜４９の上にフォトレジストを塗布し、それを露光、現像して、第１〜第３のコンタクトプラグ２３ａ〜２３ｃのそれぞれの上にホール形状の第３の窓５２ａを備えた第５のレジストパターン５２を形成する。なお、第１及び第２のホール４７ａ、４７ｂは、この第５のレジストパターン５２により覆われる。
【０１５２】
そして、第３の窓５２ａを通じて各膜２５、２６、４３、４４、４７〜４９をドライエッチングすることにより、各コンタクトプラグ２３ａ〜２３ｃの上に第３〜第５のホール４７ｃ〜４７ｅを形成する。
【０１５３】
このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとするプラズマエッチング装置で行われ、酸化防止絶縁膜２５がこのエッチングにおけるストッパ膜となり、酸化防止絶縁膜２５上でエッチングは停止する。
【０１５４】
そして、酸化防止絶縁膜２５に対するエッチングガスとしては、CHF3、Ar、及びO2の混合ガスを使用する。
【０１５５】
この後に、第５のレジストパターン５２は除去される。
【０１５６】
次に、図１１（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１５７】
まず、第１〜第５のホール４７ａ〜４７ｅの内面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気に各ホール４７ａ〜４７ｅの内面を曝し、その内面をスパッタエッチングする。
【０１５８】
次いで、第１〜第５のホール４７ａ〜４７ｅの内面とキャップ絶縁膜４９の上面とに、スパッタ法によりグルー膜として窒化チタン膜を５０nm〜１５０nmの厚さに形成する。
【０１５９】
そして、CVD法によりグルー膜の上にタングステン膜を形成し、そのタングステン膜で第１〜第５のホール４７ａ〜４７ｅを完全に埋め込む。
【０１６０】
その後に、キャップ絶縁膜４９の上面上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール４７ａ〜４７ｅの中にのみ残す。第１及び第２のホール４７ａ、４７ｂ内に残されたこれらの膜は、それぞれ上部電極３３ａと下部電極３１ａに電気的に接続される第１及び第２の導電性プラグ５４ａ、５４ｂとされる。また、第３〜第５のホール４７ｃ〜４７ｅ内に残されたこれらの膜は、第１〜第３コンタクトプラグ２３ａ〜２３ｃと電気的に接続される第３〜第５の導電性プラグ５４ｃ〜５４ｅとされる。
【０１６１】
次に、図１２に示すように、各導電性プラグ５４ａ〜５４ｅとキャップ絶縁膜４９の各々の上面にスパッタ法で金属積層膜を形成した後、その金属積層膜をパターニングして金属配線５５を形成する。
【０１６２】
その金属積層膜は、下から順に、厚さ５０nmのTiN膜、厚さ５５０nmの銅含有アルミニウム膜、厚さ５nmのTi膜、厚さ５０nmのTi膜である。
【０１６３】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０１６４】
上記した本実施形態によれば、図８（ａ）に示したように、キャパシタ誘電体膜３２ａの粒界にアルミナが侵入し難いスパッタ法で第２の保護絶縁膜４３を形成するので、キャパシタ誘電体膜３２ａの組成が変動するのを抑制できる。
【０１６５】
更に、スパッタ法では薄くなりがちなキャパシタ誘電体膜３２ａの側面３２ｘでの第２の保護絶縁膜４３の膜厚を補うために、図９（ａ）のように第２の保護絶縁膜４３の上にALD法により第３の保護絶縁膜４４を形成する。これにより、キャパシタ誘電体膜３２ａの側方から外部雰囲気中の水素等の還元性物質が侵入するのを防止でき、還元性物質が原因でキャパシタ誘電体膜３２ａの強誘電体特性が劣化するのを抑制できる。
【０１６６】
本願発明者は、各保護絶縁膜４３、４４をこのように形成することでキャパシタQの電気的特性がどの程度改善されるかについて以下のような調査を行った。
【０１６７】
図１３及び図１４は、そのサンプルの作製方法について示す模式図である。
【０１６８】
図１３及び図１４に示すように、その調査では、比較例、本実施形態（１）〜（５）、及び参考例（１）、（２）に係るサンプルを作製した。
【０１６９】
各サンプルにおける膜厚、アニール温度、及びアニール時間は、図１３及び図１４に示される通りである。
【０１７０】
このうち、比較例においては、本実施形態と異なり、第３の保護絶縁膜４４を形成しなかった。
【０１７１】
また、本実施形態（１）〜（３）は、第２の保護絶縁膜４３の厚さを除いて全て同じ条件で作製した。第２の保護絶縁膜４３の厚さは、本実施形態（１）が最も薄い１０nmであり、本実施形態（２）が１５nm、本実施形態（３）が２０nmである。
【０１７２】
なお、これら本実施形態（１）〜（３）に対しては、図１０（ａ）に示したアニールを行っていない。
【０１７３】
一方、図１４の本実施形態（４）、（５）に対しては図１０（ａ）のアニールを行った。そのアニール温度は本実施形態（４）、（５）で異なり、本実施形態（４）では５５０℃、本実施形態（５）では６５０℃とした。
【０１７４】
そして、参考例（１）、（２）では、スパッタ法で第２の保護絶縁膜４３を形成する本実施形態と異なり、ALD法で第２の保護絶縁膜４３を形成した。
【０１７５】
なお、各々のサンプルにおいては、キャパシタ誘電体膜３２ａを下層と上層の二層構造とし、一層目は厚さ９０nmのPZT膜、二層目は厚さ１５nmのPZT膜とした。
【０１７６】
これらのサンプルにおけるセル領域は１．０μm×１．４μmの矩形状であり、そのセル領域内に１７８６個のキャパシタを形成した。
【０１７７】
評価項目は、（Ａ）キャパシタのQtv特性、（Ｂ）キャパシタのインプリント特性、（Ｃ）キャパシタの疲労特性、及び（Ｄ）キャパシタの疲労損失である。
【０１７８】
（Ａ）Qtv特性
Qtv特性とは、キャパシタへの印加電圧とスイッチング電荷量（Qsw）との関係をいう。
【０１７９】
図１５（ａ）にその結果を示す。
【０１８０】
図１５（ａ）に示されるように、本実施形態（１）〜（３）のいずれにおいても比較例と同じ程度のQtv特性が得られる。
【０１８１】
（Ｂ）インプリント特性
インプリントとは、キャパシタに書き込んだ情報が固定化され、キャパシタ誘電体膜の分極方向が反転し難くなる現象のことである。このような現象は、キャパシタ誘電体膜に情報を書き込んでそれを長期間放置した場合に発生する。
【０１８２】
そして、そのようなインプリントが進行すると、キャパシタ誘電体膜のヒステリシスループが横軸（電圧軸）方向にシフトし、強誘電体キャパシタに新たな情報を書き込み難くなってしまう。
【０１８３】
インプリント特性を示す指標にQ3 Rateがある。Q3 Rateは、単位時間当たりに消失する分極反転電荷量の百分率であって、その絶対値が小さいほど耐インプリント特性に優れていることが知られている。
【０１８４】
Q3 Rateは、二つのキャパシタにおける分極の向きが常に互いに反対になるように、当該二つのキャパシタに情報を書き込んで測定される。書き込み電圧は１．８Ｖであり、書き込み時の基板温度は９０℃である。また、キャパシタの劣化を加速させるために、情報を書き込んだ後に各キャパシタを１５０℃でベークする。その後、ベーク時間が１６８時間、３３４時間、５０４時間、及び１００８時間の各時点でキャパシタの分極量を測定する。そして、これらの測定値に基づき、単位時間あたりの分極反転電荷量の低減率を求め、Q3 Rateを算出した。
【０１８５】
Q3 Rateの評価結果を図１５（ｂ）に示す。
【０１８６】
図１５（ｂ）に示すように、本実施形態（１）〜（３）のQ3 Rateは、いずれもその絶対値が比較例のそれよりも小さく、比較例よりもインプリント特性が改善されることが明らかとなった。
【０１８７】
また、本実施形態（１）〜（３）の各々についてQ3 Rateを比較すると、本実施形態（１）、本実施形態（２）、本実施形態（３）の順にQ3 Rateが改善されている。これは、これらの順に第２の保護絶縁膜４３の膜厚が厚くなるため、その膜厚が厚いほど第２の保護絶縁膜４３による還元性物質の阻止能力が向上するためと考えられる。
【０１８８】
特に、スパッタ法で形成される第２の保護絶縁膜４３の膜厚を２０nmと厚くした本実施形態（３）では、比較例と比べて約２．１％もQ3 Rateが改善される。
【０１８９】
（Ｃ）疲労特性
キャパシタQの疲労特性は、キャパシタQに印加する電圧の向きを繰り返し反転させ、電圧を印加する前と比較してスイッチング電荷量がどの程度減少するかで把握することができる。
【０１９０】
その調査結果を図１６（ａ）に示す。
【０１９１】
この調査では、キャパシタQの温度を９０℃に維持しながら、実使用下での使用電圧よりも高い５Vの電圧をキャパシタQに印加した。そして、その電圧の向きを複数回反転させ、キャパシタQに１．８Vの電圧を印加したときに現れるスイッチング電荷量を測定した。なお、電圧の反転回数のことを本例ではストレスサイクルと称することにする。
【０１９２】
図１６（ａ）に示すように、本実施形態（１）〜（３）のいずれにおいても、比較例と比較してスイッチング電荷量の減少が抑えられている。
【０１９３】
（Ｄ）キャパシタの疲労損失
疲労損失（Fatigue Loss）は、キャパシタQを加熱しながら、キャパシタQに印加する電圧の向きを繰り返し反転させてキャパシタに加速試験を行うことで測定される。そして、その試験中におけるスイッチング電荷量Qswの最大値を「最大のQsw」としたとき、疲労損失は次の式で計算される。
【０１９４】
疲労損失＝１００×｛（（最大のQsw）−（加速後のQsw））／（最大のQsw）｝
疲労損失の測定結果を図１６（ｂ）に示す。この例では、キャパシタに印加する電圧を５Vにし、その電圧を反転させる回数を１×１０10回とした。
【０１９５】
図１６（ｂ）に示されるように、比較例と比べて本実施形態（１）〜（３）の疲労損失は少なく、キャパシタQの電気的特性が改善されているのが分かる。
【０１９６】
特に、本実施形態（１）〜（３）の中で、スパッタ法で形成される第２の絶縁膜４３の膜厚が最も厚い本実施形態（３）では、比較例と比べて疲労損失が約５％も改善されている。
【０１９７】
上記では、第２の保護絶縁膜４３の厚さを変えた本実施形態（１）〜（３）に対する調査結果について説明した。
【０１９８】
以下に、図１０（ａ）のアニール温度を変えた本実施形態（４）、（５）に対する調査結果について説明する。なお、以下では、比較のために、上記した本実施形態（３）と比較例の調査結果についても併記する。
【０１９９】
（Ａ）Qtv特性
図１７（ａ）にQtv特性の測定結果を示す。
【０２００】
図１７（ａ）に示されるように、本実施形態（４）、（５）のいずれにおいても、比較例や本実施形態（３）と同じ程度のQtv特性が得られる。
【０２０１】
（Ｂ）インプリント特性
図１７（ｂ）にQ3 Rateの測定結果を示す。
【０２０２】
図１７（ｂ）に示すように、本実施形態（５）のQ3 Rateは、比較例や本実施形態（３）、（４）と比べて悪化している。
【０２０３】
これは、本実施形態（５）のように図１０（ａ）のアニールを６５０℃の高温で行うと、第３の保護絶縁膜４４に吸着していた大気中の水分等の不純物によってキャパシタ誘電体膜３２ａが蒸し焼きになって劣化するためと考えられる。
【０２０４】
これとは対照的に、図１０（ａ）のアニールを５５０℃で行った本実施形態（４）では、本実施形態（３）におけるよりも更にQ3 Rateが改善されている。
【０２０５】
これらの結果から、図１０（ａ）のアニール時の基板温度はキャパシタのQ3 Rateに影響を与え、Q3 Rateの改善を図るには上記の基板温度を６５０℃以下の温度、例えば５００℃〜６００℃の温度で行うのが好適であることが明らかになった。
【０２０６】
（Ｃ）キャパシタの疲労特性
疲労特性の調査結果を図１８（ａ）に示す。
【０２０７】
図１８（ａ）に示すように、本実施形態（４）、（５）のいずれにおいても、比較例や本実施形態（３）と同程度のスイッチング電荷量を維持できている。
【０２０８】
（Ｄ）キャパシタの疲労損失
キャパシタの疲労損失の調査結果を図１８（ｂ）に示す。
【０２０９】
図１８（ｂ）に示されるように、本実施形態（５）の疲労損失は、比較例や本実施形態（３）、（４）と比べて悪化している。
【０２１０】
これは、インプリント特性の場合と同様に、本実施形態（５）のように図１０（ａ）のアニールを６５０℃の高温で行うと、第３の保護絶縁膜４４に吸着していた大気中の水分等の不純物によってキャパシタ誘電体膜３２ａが蒸し焼きになるためと考えられる。
【０２１１】
一方、図１０（ａ）のアニールを５５０℃の低温で行った本実施形態（４）では、本実施形態（３）と同程度に疲労損失が抑えられている。
【０２１２】
これらの結果から、図１０（ａ）のアニール時の基板温度はキャパシタの疲労損失にも影響を与え、疲労損失の改善を図るには上記の基板温度を６５０℃以下の温度、例えば５００℃〜６００℃の温度で行うのが好適であることが明らかになった。
【０２１３】
上記では、スパッタ法により第２の保護絶縁膜４３を形成した本実施形態（１）〜（５）に対する調査結果について説明した。
【０２１４】
以下に、ALDにより第２の保護絶縁膜４３を形成した参考例（１）、（２）に対する調査結果について説明する。なお、以下では、比較のために、上記した本実施形態（３）と比較例の調査結果についても併記する。
【０２１５】
（Ａ）Qtv特性
図１９（ａ）にQtv特性の測定結果を示す。
【０２１６】
図１９（ａ）に示されるように、参考例（１）、（２）のいずれにおいても、比較例や本実施形態（３）と同じ程度のQtv特性が得られる。
【０２１７】
（Ｂ）インプリント特性
図１９（ｂ）にQ3 Rateの測定結果を示す。
【０２１８】
図１９（ｂ）に示すように、参考例（１）、（２）のQ3 Rateは、いずれも本実施形態（３）のそれよりも悪化している。
【０２１９】
これは、既述のように、ALD法で第２の保護絶縁膜４３を形成すると、キャパシタQの側面において第２の保護絶縁膜４３中のアルミナがキャパシタ誘電体膜３２ａに侵入し、キャパシタ誘電体膜３２ａの組成が変動したためと考えられる。
【０２２０】
（Ｃ）キャパシタの疲労特性
疲労特性の調査結果を図２０（ａ）に示す。
【０２２１】
図２０（ａ）に示すように、参考例（１）、（２）のスイッチング電荷量は、本実施形態（３）や比較例のそれと比べて低下してしまっている。
【０２２２】
これは、上記で説明したように、ALD法により第２の保護絶縁膜４３を形成したことでキャパシタ誘電体膜３２ａの組成が変動したためと考えられる。
【０２２３】
（Ｄ）キャパシタの疲労損失
疲労損失の調査結果を図２０（ｂ）に示す。
【０２２４】
図２０（ｂ）に示すように、参考例（１）、（２）の疲労損失は、本実施形態（３）や比較例と比べて悪化している。この原因も、上記と同様に、ALD法で第２の保護絶縁膜４３を形成したことに伴い、キャパシタ誘電体膜３２ａ中にアルミナが侵入してキャパシタ誘電体膜３２ａの組成が変動したことにあると考えられる。
【０２２５】
以上のように、第２の保護絶縁膜４３の成膜方法としてALDを用いる参考例（１）、（２）では、スパッタ法で第２の保護絶縁膜４３を形成する本実施形態（３）と比較して、インプリント特性、疲労特性、及び疲労損失のいずれも劣る。この結果から、これらの電気的特性の改善を図るには、スパッタ法で第２の保護絶縁膜４３を形成するのが好適であることが明らかとなった。
【０２２６】
（第２実施形態）
第１実施形態ではプレーナ型のFeRAMについて説明した。これに対し、本実施形態では、下部電極の直下に導電性プラグが形成されるスタック型のFeRAMについて説明する。スタック型のFeRAMは、プレーナ型と比較してキャパシタの占有面積が少なく、高集積化に有利である。
【０２２７】
図２１〜図２９は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態と同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０２２８】
この半導体装置は以下のようにして製造される。
【０２２９】
まず、図２１（ａ）に示すように、第１実施形態の図３（ａ）の工程に従い、MOSトランジスタTRやコンタクトプラグ２３ａ〜２３ｃを形成する。
【０２３０】
次に、図２１（ｂ）に示すように、コンタクトプラグ２３ａ〜２３ｃを酸化雰囲気から保護するための酸化防止絶縁膜２５として、第１の層間絶縁膜２２と各プラグ２３ａ〜２３ｃの上にプラズマCVD法により酸窒化シリコン膜を約１３０nmの厚さに形成する。
【０２３１】
更に、この酸化防止絶縁膜２５の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約３００nmに形成し、それを絶縁性密着膜５９とする。
【０２３２】
その後に、酸化防止絶縁膜２５と絶縁性密着膜５９のそれぞれをパターニングし、第１のコンタクトプラグ２３ａと第３のコンタクトプラグ２３ｃの各々の上に第１のホール５９ａを形成する。
【０２３３】
次いで、図２１（ｃ）に示すように、第１のホール５９ａ内に第１のコンタクトプラグ２３ａと第２のコンタクトプラグ２３ｃに接続された第１の導電性プラグ６０を形成する。
【０２３４】
第１の導電性プラグ６０の形成方法は特に限定されない。
【０２３５】
本実施形態では、絶縁性密着膜５９の上面と第１のホール５９ａの内面にチタン膜と窒化チタン膜とタングステン膜とをこの順に形成し、これらをCMP法により研磨して第１のホール５９ａ内にのみ第１の導電性プラグ６０として残す。
【０２３６】
なお、そのチタン膜の膜厚は約３０nmであり、窒化チタン膜の膜厚は２０nmである。
【０２３７】
また、このCMPでは、研磨対象であるチタン膜、窒化チタン膜、及びタングステン膜の研磨速度が下地の絶縁性密着膜５９の研磨速度よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のSSW2000を使用する。
【０２３８】
そして、絶縁性密着膜５９の上に研磨残を残さないために、このCMPの研磨量はチタン膜、窒化チタン膜、及びタングステン膜の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【０２３９】
その結果、第１の導電性プラグ６０の上面の高さが絶縁性密着膜５９のそれよりも低くなり、第１の導電性プラグ６０の周囲の絶縁性密着膜５９にリセスが形成されることがある。そのリセスの深さは２０nm〜５０nmである。
【０２４０】
次に、図２２（ａ）に示すように、絶縁性密着膜５９と第１の導電性プラグ６０のそれぞれの上に下地導電膜６１としてスパッタ法によりチタン膜を厚さ１００nm〜３００nm、例えば１００nmに形成する。
【０２４１】
なお、下地導電膜６１を形成する前に、絶縁性密着膜５９に対してNH3プラズマ処理を行ってもよい。そのようなNH3プラズマ処理により絶縁性密着膜５９の表面の酸素原子にNH基が結合し、下地導電膜６１のチタンが酸素原子に捕獲され難くなる。そのため、チタンが絶縁性密着膜５９の表面を自在に移動でき、（００２）方向に自己組織化されたチタンを含む下地導電膜６１が得られる。
【０２４２】
この後に、窒素雰囲気中で下地導電膜６１に対してアニールをし、下地導電膜６１のチタンを窒化する。このように窒化により得られた窒化チタンは、後述のPZTを（１１１）方向に揃えるのに好適な（１１１）配向となる。
【０２４３】
続いて、図２２（ｂ）に示すように、CMP法により下地導電膜６１の上面を研磨して平坦化する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【０２４４】
このように下地導電膜６１の上面を平坦化することで、下地導電膜６１の上方に後で形成される強誘電体膜の結晶性を向上させることができる。
【０２４５】
なお、研磨後の下地導電膜６１の厚さは、５０nm〜１００nm、例えば５０nmとなる。
【０２４６】
また、研磨を行った後に、下地導電膜６１に対してNH3プラズマ処理を行うことにより、研磨時に発生した下地導電膜６１の結晶の歪を解消し、その下地導電膜６１の上に後で形成される下部電極の結晶性の劣化を防止してもよい。
【０２４７】
続いて、図２２（ｃ）に示すように、下地導電膜６１の上に結晶性導電膜６２としてスパッタ法によりチタン膜を厚さ約２０nmに形成する。更に、窒素雰囲気中で基板温度を６５０℃、処理時間を６０秒とするRTAを結晶性導電膜６２に対して行い、結晶性導電膜６２を窒化する。
【０２４８】
これにより、（１１１）方向に配向した窒化チタンを含む結晶性導電膜６２が得られる。
【０２４９】
結晶性導電膜６２は、自身の配向の作用によってその上に後で形成される膜の配向を高める機能の他に、密着膜としての機能も有する。
【０２５０】
更に、この結晶性導電膜６２の上に、導電性酸素バリア膜６３としてスパッタ法で窒化チタンアルミニウム（TiAlN）膜を厚さ約１００nmに形成する。
【０２５１】
次に、図２３に示す断面構造を得るまでの工程について説明する。
【０２５２】
まず、導電性酸素バリア膜６３の上に、第１の導電膜６４として、スパッタ法で厚さ約１００nmのイリジウム膜と厚さ約２５nmの酸化イリジウム膜を形成する。
【０２５３】
そして、この第１の導電膜６４の上に強誘電体膜６５としてMOCVD法によりPZT膜を厚さ３０nm〜１５０nm、例えば９０nmに形成する。
【０２５４】
そのMOCVD法は次のようにして行われる。
【０２５５】
まず、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を作成する。次いで、これらの液体原料をMOCVD装置の気化器にそれぞれ０．３２６ml／分、０．２００ml／分、および０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。なお、上記の気化器には、各液体原料と共に、流量が０．４７４ml／分のTHF溶媒も供給される。
【０２５６】
更に、上記の原料ガスをチャンバに供給しながら、チャンバ内の圧力を６６５Paにし、基板温度を６２０℃に維持する。そして、このような状態を所定時間維持することにより、上記したPZT膜が９０nmの厚さに形成される。
【０２５７】
MOCVD法により形成された強誘電体膜６５は、成膜の時点で結晶化しているので、結晶化アニールは不要である。
【０２５８】
なお、強誘電体膜６５の成膜方法はMOCVD法に限定されず、スパッタ法で強誘電体膜６５を形成してもよい。その場合、強誘電体膜６５は成膜の時点では結晶化していないので、その成膜の後に結晶化アニールを行うことになる。
【０２５９】
更に、MOCVD法で形成されたPZT膜とその上にスパッタ法で形成されたPZT膜との二層構造の強誘電体膜６５としてもよい。
【０２６０】
その後、強誘電体膜６５の上に、第２の導電膜６６としてスパッタ法により酸化イリジウム膜とイリジウム膜とをこの順に形成する。
【０２６１】
第２の導電膜６６の膜厚は特に限定されない。本実施形態では、酸化イリジウム膜を下層と上層とに分けて形成し、下層の膜厚を２０nm〜５０nmとし、上層の膜厚を７５nm〜２００nmとする。また、イリジウム膜の膜厚については５０nm程度とする。
【０２６２】
なお、上記の酸化イリジウム膜に代えて、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの酸化膜を形成してもよい。また、イリジウム膜に代えて、プラチナ膜やSrRuO3膜を形成してもよい。
【０２６３】
この後に、強誘電体膜６５を形成したときにシリコン基板３０の裏面に付着したPZTを洗浄して除去する。
【０２６４】
続いて、図２３（ｂ）に示すように、第２の導電膜６６の上にスパッタ法で窒化チタン膜を形成し、その窒化チタン膜を第１のハードマスク膜７１とする。
【０２６５】
第１のハードマスク７１は窒化チタン膜に限定されない。窒化チタンアルミニウム膜、窒化タンタルアルミニウム膜、窒化タンタル膜のいずれかの単層膜或いはこれらの積層膜を第１のハードマスク７１として形成してもよい。
【０２６６】
そして、TEOSガスを使用するプラズマCVD法により、第１のハードマスク７１の上に第２のハードマスク７２として酸化シリコン膜を形成する。
【０２６７】
その後、図２４（ａ）に示すように、第１及び第２のハードマスク７１、７２をパターニングし、これらのマスクの平面形状を島状とする。
【０２６８】
次いで、図２４（ｂ）に示すように、HBr、O2、Ar、及びC4F8の混合ガスをエッチングガスとするプラズマエッチングにより、第１及び第２のハードマスク７１、７２で覆われていない部分の各膜６４〜６６をドライエッチングする。
【０２６９】
これにより、第１の導電膜６４と第２の導電膜６６がそれぞれ下部電極６４ａ及び上部電極６６ａとなり、強誘電体膜６５がキャパシタ誘電体膜６５ａとなる。
【０２７０】
ここまでの工程により、シリコン基板１０のセル領域に、下部電極６４ａ、キャパシタ誘電体膜６５ａ、及び上部電極６６ａを備えた強誘電体キャパシタQが形成されたことになる。
【０２７１】
次いで、図２５（ａ）に示す断面構造を得るまでの工程について説明する。
【０２７２】
まず、ドライエッチング又はウエットエッチングにより第２のハードマスク７２を除去する。
【０２７３】
そして、CF4ガスとO2ガスとの混合ガスをエッチングガスとして使用し、キャパシタQで覆われていない部分の下地導電膜６１、結晶性導電膜６２、及び導電性酸素バリア膜６３をドライエッチングして除去する。
【０２７４】
なお、このドライエッチングにより、キャパシタQの上に残存していた第１のハードマスク７１も除去される。
【０２７５】
次に、図２５（ｂ）に示すように、キャパシタQと絶縁性密着膜５９のそれぞれの上にRFマグネトロンスパッタ法でアモルファス状態のアルミナ膜を１０nm〜３０nm以下の厚さ、例えば２０nmに形成し、そのアルミナ膜を第１の保護絶縁膜７５とする。
【０２７６】
そのアルミナ膜の成膜条件は特に限定されない。本実施形態では、スパッタガスとしてアルゴンガスを用い、投入電力を２．０kW、成膜圧力を１．０Paとする。この条件で約４０秒間成膜を行うと、約２０nmの厚さに第２の保護絶縁膜４３を形成することができる。
【０２７７】
また、このようにスパッタガスとしてアルゴンの単一ガスを使用すると、アルゴンガスと酸素ガスとの混合ガスを使用する場合と比較して、アルミナ膜の成長速度を速めることができるという利点が得られる。
【０２７８】
なお、アルミナ膜の成膜温度が３５０℃を越えるとアルミナ膜が柱状に結晶化するおそれがある。
【０２７９】
このように結晶化すると、後の工程でキャパシタ誘電体膜６５ａに対して回復アニール等の熱処理を行う際、キャパシタ誘電体膜６５ａに含まれる鉛等の材料が結晶粒界に沿って外部に逃げ、キャパシタ誘電体膜６５ａの強誘電体特性が低下する。
【０２８０】
また、その結晶粒界に沿って外部雰囲気中の水素等の還元性物質がキャパシタ誘電体膜６５ａに侵入し、キャパシタ誘電体膜６５ａが還元して劣化するおそれもある。
【０２８１】
そのため、このスパッタ法における基板温度を２０℃〜５０℃程度の低温、例えば室温にすることで、結晶化していないアモルファス状態の緻密なアルミナ膜を形成するのが好ましい。更に、このように低温でアルミナ膜を形成すると、高温で成膜する場合のようにスパッタチャンバ内にパーティクルが発生するのを抑制できるという効果も得られる。
【０２８２】
しかも、第１実施形態で説明したように、このようにスパッタ法でアルミナ膜を形成することで、ALD法でアルミナ膜を形成する場合と比較して、キャパシタ誘電体膜６５ａにアルミナが侵入し難くなる。これにより、キャパシタ誘電体膜６５ａの組成変動が抑制され、キャパシタ誘電体膜６５ａのスイッチング電荷量等の強誘電体特性の劣化を防止できる。
【０２８３】
なお、スパッタ法に代えてCVD法で第１の保護絶縁膜７５を形成してもよい。その場合、第１の保護絶縁膜７５の膜厚は１nm〜３nm、例えば２nmとするのが好ましい。
【０２８４】
第１の保護絶縁膜７５はアルミナ膜に限定されない。第１の保護絶縁膜７５としては、アルミナ膜、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、及び酸窒化アルミニウム膜のいずれかを形成し得る。
【０２８５】
続いて、図２６（ａ）に示すように、第１の保護絶縁膜７５の成膜時にキャパシタ誘電体膜６５ａが受けたダメージを回復させるため、酸化性ガスの雰囲気中においてキャパシタ誘電体膜６５ａに対して回復アニールを行う。
【０２８６】
本実施形態では、酸化性ガスとして酸素を用い、基板温度を５００℃〜７００℃、例えば６００℃とする。また、アニール時間は３０分〜１２０分、例えば６０分とする。
【０２８７】
なお、アニール雰囲気中の酸素濃度は、例えば１％〜１００％程度である。
【０２８８】
また、このアニールで使用される酸化性ガスとしては、酸素の他に、オゾンと亜酸化窒素もある。
【０２８９】
次に、図２６（ｂ）に示すように、第１の保護絶縁膜７５の上に第２の保護絶縁膜７６としてALD法によりアルミナ膜を形成する。
【０２９０】
ALD法で形成された第２の保護絶縁膜７６はカバレッジが良好となる。そのため、キャパシタQの側方において十分な厚さの第２の保護絶縁膜７６を形成することができ、キャパシタQの側面で不足しがちな第１の保護絶縁膜７５の膜厚を補うことが可能となる。
【０２９１】
また、第１実施形態で説明したように、スパッタ法で形成された第１の保護絶縁膜７５におけるアルミナの密度は、ALD法で形成された第２の保護絶縁膜７６におけるアルミナの密度よりも小さくなる。
【０２９２】
ALD法による成膜条件は特に限定されない。本実施形態では、不図示のチャンバ内にTMAを供給する堆積ステップと、チャンバ内に酸素とオゾンとを供給する酸化ステップとを、各ステップ間で真空パージを行いつつ交互に切り替え、これを２１０サイクル程度繰り返して第２の保護絶縁膜７６を形成する。
【０２９３】
上記の堆積ステップは、基板温度３００℃、ガス圧力４０Pa、TMAのガス流量１００sccm、堆積時間５秒の条件で行う。TMAは、４０℃に加熱して気化してチャンバ内に供給する。
【０２９４】
また、酸化ステップは、基板温度３００℃、ガス圧力１３３Pa、酸化時間１５秒の条件で行う。なお、酸素とオゾンとを合わせたガス流量は１０slm、オゾン濃度は２００g/Nm3とする。
【０２９５】
このような条件を採用し、本実施形態では第２の保護絶縁膜７６を１０nm〜１００nmの厚さに形成する。膜厚の下限を１０nmとしたのは、これよりも薄いと還元性物質の阻止能力が低下するからである。また、膜厚の上限を１００nmとしたのは、後で第２の保護絶縁膜７６にホールを形成するのが困難になるからである。
【０２９６】
また、上記では堆積ステップと酸化ステップの各々の基板温度を３００℃としたが、２００℃〜３５０℃の基板温度でこれらのステップを行ってもよい。
【０２９７】
基板温度の下限を２００℃としたのは、これよりも低い温度だとアルミナ膜の緻密性が低下し、第２の保護絶縁膜７６が有する還元性物質の阻止能力が低下するためである。また、基板温度の上限を３５０℃としたのは、これよりも高い温度だとアルミナ膜が結晶化してしまい、その結晶粒界に沿って外部雰囲気中の水素等の還元性物質がキャパシタ誘電体膜６５ａに侵入するおそれがあるからである。
【０２９８】
更に、第２の保護絶縁膜７６はアルミナ膜に限定されない。第２の保護絶縁膜７６としては、アルミナ膜、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、及び酸窒化アルミニウム膜のいずれかを形成し得る。
【０２９９】
次に、図２７（ａ）に示すように、上記の第２の保護絶縁膜７６を形成したのと同じチャンバを引き続き用いて、シリコン基板１０を大気に曝すことなしに、第２の保護絶縁膜７６に対して酸化性ガスを含む雰囲気中でアニールを行う。
【０３００】
このアニールにより、第２の保護絶縁膜７６として形成されたアルミナ膜の酸素欠損が補われる。その結果、アルミナ膜の組成が化学量論的組成であるAl2O3に近づいて第２の保護絶縁膜７６が緻密になると共に、酸素欠損に伴うアルミナ膜の不安定さが解消される。
【０３０１】
更に、ALD法で形成された第２の保護絶縁膜７６に残存するOH基がこのアニールによって蒸散し、そのOH基に由来する水分によってキャパシタ誘電体膜６５ａが劣化するのを抑制することも可能となる。
【０３０２】
また、上記のように第２の保護絶縁膜７６を形成してから大気にシリコン基板１０を曝さずにこのアニールを行うことで、第２の保護絶縁膜７６に大気中の水分が吸着する機会が無くなり、その水分が原因のキャパシタ誘電体膜６５ａの劣化を防止できる。
【０３０３】
アニール条件は特に限定されないが、本実施形態では酸素とオゾンとの混合雰囲気中でこのアニールを行う。そして、酸素とオゾンとを合わせた流量を１０slm、オゾン濃度を２００g/Nm3とする。また、昇温速度は１０℃／分程度とし、基板温度は４００℃〜７００℃とする。
【０３０４】
ここで、基板温度の下限を４００℃としたのは、これよりも低い温度だと第３の保護絶縁膜４４の緻密化の効果が低減するからである。また、基板温度の上限を７００℃としたのは、これよりも高温にすると各保護絶縁膜７５、７６中のアルミナが結晶化し、その結晶粒界に沿って外部から還元性物質が侵入する危険性が高まるからである。
【０３０５】
また、第１実施形態で説明したように、酸素とオゾンのいずれか一方のみを酸化性ガスとして使用してもよい。
【０３０６】
次いで、図２７（ｂ）に示すように、第２の保護絶縁膜７６中の不純物を蒸散させてその緻密性を更に向上させるために、酸素含有雰囲気中でアニールを行う。そのアニールは、例えば、基板温度を５００℃〜６００℃、処理時間を３０分〜９０分として行われる。
【０３０７】
また、アニール雰囲気中の酸素濃度は、例えば１％〜１００％程度である。
【０３０８】
第１実施形態において図１７、図１８を参照して説明したように、このアニールを６００℃以下の温度で行うことで、アニールが原因で強誘電体キャパシタのインプリント特性や疲労損失が劣化するのを防止できる。
【０３０９】
次に、図２８（ａ）に示す断面構造を得るまでの工程について説明する。
【０３１０】
まず、第２の保護絶縁膜７６の上にプラズマCVD法により酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２の層間絶縁膜７７とする。そのプラズマCVD法では、例えば、TEOSガスと酸素ガスとヘリウムガスとの混合ガスが成膜ガスとして使用される。
【０３１１】
その後に、この第２の層間絶縁膜７７の上面をCMP法により研磨して平坦化する。
【０３１２】
次いで、N2Oプラズマ又はN2プラズマの雰囲気において第２の層間絶縁膜７７をアニールすることにより、第２の層間絶縁膜７７を脱水すると共に、その上面を窒化して水分の再吸着を防止する。
【０３１３】
次に、水素等の還元性物質からキャパシタ誘電体膜６５ａを保護するために、第２の層間絶縁膜７７の上にスパッタ法又はMOCVD法により第４の保護絶縁膜７８としてアルミナ膜を厚さ約２０〜１００nmに形成する。
【０３１４】
更に、TEOSガスを使用するプラズマCVD法により、この第４の保護絶縁膜７８の上に酸化シリコン膜を厚さ約８００〜１０００nmに形成し、この酸化シリコン膜をキャップ絶縁膜７９とする。
【０３１５】
なお、酸化シリコン膜に代えて、酸窒化シリコン膜又は窒化シリコン膜をキャップ絶縁膜７９として形成してもよい。
【０３１６】
次いで、図２８（ｂ）に示すように、各絶縁膜７５〜７９をパターニングし、上部電極６６ａの上方のこれらの絶縁膜に第２のホール７７ａを形成する。
【０３１７】
その第２のホール７７ａを形成した後、ここまでの工程でキャパシタ誘電体膜６５ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を約４５０℃として回復アニールを行う。
【０３１８】
そして、第２のコンタクトプラグ２３ｂの上の各絶縁膜２５、５９、７５〜７９をパターニングし、これらの絶縁膜に第３のホール７７ｂを形成した後、アニールにより第２の層間絶縁膜７７等を脱水する。
【０３１９】
その後に、各ホール７７ａ、７７ｂ内に第２の導電性プラグ８１と第３の導電性プラグ８２を形成する。
【０３２０】
各導電性プラグ８１、８２の形成にあたっては、各ホール７７ａ、７７ｂの内面とキャップ絶縁膜７９の上面にスパッタ法で窒化チタン膜を形成した後、その窒化チタン膜の上にCVD法でタングステン膜を形成して各ホール７７ａ、７７ｂを完全に埋め込む。そして、キャップ絶縁膜７９の上の余分な窒化チタン膜とタングステン膜をCMP法で除去し、これらの膜を各ホール７７ａ、７７ｂ内に導電性プラグ８１、８２として残す。
【０３２１】
なお、導電性プラグ８１、８２の形成前に、アルゴンプラズマを用いるRFエッチングで各ホール７７ａ、７７ｂから露出している上部電極６６ａと第２のコンタクトプラグ２３ｂの上面の自然酸化膜を除去してもよい。これにより、各導電性プラグ８１、８２のコンタクト不良を防止することができる。
【０３２２】
次に、図２９に示すように、各導電性プラグ８１、８２とキャップ絶縁膜７９のそれぞれの上にスパッタ法で金属積層膜を形成し、それをパターニングして金属配線８４を形成する。
【０３２３】
その金属積層膜として、例えば、厚さ約５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約５０nmの窒化チタン膜をこの順に形成する。
【０３２４】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０３２５】
上記した本実施形態によれば、図２５（ｂ）に示したように、キャパシタ誘電体膜６５ａの結晶粒界にアルミナが侵入し難いスパッタ法で第１の保護絶縁膜７５を形成するので、キャパシタ誘電体膜６５ａの組成が変動するのを抑制できる。
【０３２６】
更に、スパッタ法では薄くなりがちなキャパシタ誘電体膜６５ａの側面での第１の保護絶縁膜７５の膜厚を補うために、図２６（ｂ）のように第１の保護絶縁膜７５の上にALD法により第２の保護絶縁膜７６を形成する。これにより、キャパシタ誘電体膜６５ａの側方から外部雰囲気中の水素等の還元性物質が侵入するのを防止でき、還元性物質が原因でキャパシタ誘電体膜６５ａの強誘電体特性が劣化するのを抑制できる。
【０３２７】
（付記１）  半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に、下部電極、強誘電体材料を含むキャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
前記キャパシタの側面と上面に、スパッタ法で第１の保護絶縁膜を形成する工程と、
前記第１の保護絶縁膜の上に、原子層堆積法により第２の保護絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０３２８】
（付記２）  前記第１の保護絶縁膜を形成する工程において、アモルファス状態の第１の保護絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３２９】
（付記３）  前記第１の保護絶縁膜を形成する工程において、基板温度を２０℃以上５０℃以下にすることを特徴とする付記２に記載の半導体装置の製造方法。
【０３３０】
（付記４）  前記第２の保護絶縁膜を形成する工程において、アモルファス状態の第２の保護絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３３１】
（付記５）  前記第２の保護絶縁膜を形成する工程において、基板温度を２００℃以上３５０℃以下にすることを特徴とする付記４に記載の半導体装置の製造方法。
【０３３２】
（付記６）  前記第２の保護絶縁膜を形成した後に、酸化性ガスを含む雰囲気中で前記第２の保護絶縁膜に対して第１のアニールを行う工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０３３３】
（付記７）  前記第２の保護絶縁膜を形成する工程と前記第１のアニールを行う工程とを、工程間で前記半導体基板を大気に曝すことなしに、同一のチャンバ内で行うことを特徴とする付記６に記載の半導体装置の製造方法。
【０３３４】
（付記８）  前記酸化性ガスはオゾン又は酸素であることを特徴とする付記６に記載の半導体装置の製造方法。
【０３３５】
（付記９）  前記第１のアニールは、４００℃以上７００℃以下の基板温度で行われることを特徴とする付記６に記載の半導体装置の製造方法。
【０３３６】
（付記１０）  前記第１のアニールの後、酸素含有雰囲気中で前記第２の保護絶縁膜に対して第２のアニールを行う工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
【０３３７】
（付記１１）  前記第２のアニールは、５００℃以上６００℃以下の基板温度で行われることを特徴とする付記１０に記載の半導体装置の製造方法。
【０３３８】
（付記１２）  前記第１の保護絶縁膜を形成する工程の後、前記第２の保護絶縁膜を形成する工程の前に、酸化性ガスを含む雰囲気中で前記第１の保護絶縁膜に対して第３のアニールを行う工程を更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０３３９】
（付記１３）  前記第３のアニールは、５００℃以上７００℃以下の基板温度で行われることを特徴とする付記１２に記載の半導体装置の製造方法。
【０３４０】
（付記１４）  前記酸化性ガスは、オゾン、酸素、及び亜酸化窒素のいずれかであることを特徴とする付記１２に記載の半導体装置の製造方法。
【０３４１】
（付記１５）  前記第１の保護絶縁膜と前記第２の保護絶縁膜の少なくとも一方は、アルミナ膜、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、及び酸窒化アルミニウム膜のいずれかであることを特徴とする付記１に記載の半導体装置の製造方法。
【０３４２】
（付記１６）  前記第１の保護絶縁膜を形成する前に、前記キャパシタ誘電体膜と前記上部電極とを覆う第３の保護絶縁膜を形成する工程を更に有し、
前記第１の保護絶縁膜を形成する工程において、前記第３の保護絶縁膜の上に前記第１の保護絶縁膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
【０３４３】
（付記１７）  前記第２の保護絶縁膜の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面を平坦化する工程と、
前記平坦化の後、前記層間絶縁膜の上に第４の保護絶縁膜を形成する工程とを更に有することを特徴とする付記１に記載の半導体装置の製造方法。
【０３４４】
（付記１８）  半導体基板の上方に形成された絶縁膜と、
前記絶縁膜の上に形成され、下部電極、強誘電体材料を含むキャパシタ誘電体膜、及び上部電極を備えたキャパシタと、
前記キャパシタの側面と上面に形成されたアルミナからなる第１の保護絶縁膜と、
前記第１の保護絶縁膜の上に形成されたアルミナからなる第２の保護絶縁膜とを有し、
前記第１の保護絶縁膜における前記アルミナの密度は、前記第２の保護絶縁膜における前記アルミナの密度よりも小さいことを特徴とする半導体装置。
【０３４５】
（付記１９）  前記第１の保護絶縁膜はアモルファス状態であることを特徴とする付記１８に記載の半導体装置。
【０３４６】
（付記２０）  前記第２の保護絶縁膜はアモルファス状態であることを特徴とする付記１８に記載の半導体装置。
【符号の説明】
【０３４７】
１…絶縁膜、２…下部電極、３…PZT膜、３ａ…PZT結晶粒、４…上部電極、５…アルミナ膜、６…層間絶縁膜、６ａ…ホール、７…導電性プラグ、１０…シリコン基板、１１…素子分離絶縁膜、１２…pウェル、１４…ゲート絶縁膜、１５…ゲート電極、１６ａ〜１６…第１〜第３ソースドレインエクステンション、１７…絶縁性サイドウォール、１８ａ〜１８ｃ…第１〜第３ソースドレイン領域、１９…高融点金属シリサイド層、２１…カバー絶縁膜、２２…第１の層間絶縁膜、２３ａ〜２３ｃ…第１〜第３のコンタクトプラグ、２５…酸化防止絶縁膜、２６…第１の絶縁性密着膜、２７…第２の絶縁性密着膜、３１、６４…第１の導電膜、３１ａ、６４ａ…下部電極、３２、６５…強誘電体膜、３２ａ、６５ａ…キャパシタ誘電体膜、３３、６６…第２の導電膜、３３ａ、６６ａ…上部電極、３５…ハードマスク、３６…第１のレジストパターン、３８…第２のレジストパターン、４０…第１の保護絶縁膜、４２…第３のレジストパターン、４３…第２の保護絶縁膜、４４…第３の保護絶縁膜、４７…第２の層間絶縁膜、４７ａ〜４７ｅ…第１〜第５のホール、４８…第４の保護絶縁膜、４９…キャップ絶縁膜、５０…第４のレジストパターン、５０ａ、５０ｂ…第１及び第２の窓、５２…第５のレジストパターン、５２ａ…第３の窓、５４ａ〜５４ｅ…第１〜第５の導電性プラグ、５５…金属配線、５９…絶縁性密着膜、５９ａ…第１のホール、６０…第１の導電性プラグ、６１…下地導電膜、６２…結晶性導電膜、６３…導電性酸素バリア膜、７１…第１のハードマスク膜、７２…第２のハードマスク、７５…第１の保護絶縁膜、７６…第２の保護絶縁膜、７７…第２の層間絶縁膜、７７ａ…第２のホール、７７ｂ…第３のホール、７８…第４の保護絶縁膜、７９…キャップ絶縁膜、８１…第２の導電性プラグ、８２…第３の導電性プラグ、８４…金属配線、Q…強誘電体キャパシタ、TR…MOSトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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