(57)【特許請求の範囲】
【請求項１】
複数の第１ワード線と、
複数の第２ワード線と、
それぞれが、前記複数の第１ワード線のうちの対応第１ワード線と前記複数の第２ワード線のうちの対応第２ワード線とに接続され、前記対応第１ワード線と前記対応第２ワード線の少なくとも一方が活性化された時にアクセス可能に構成された複数のメモリセルと、
読み出し動作時に、前記複数の第１ワード線のうちの一である選択第１ワード線を活性化する第１ワード線選択部と、
書き込み動作時に、前記複数の第２ワード線のうちの一である選択第２ワード線を活性化する第２ワード線選択部
とを具備し、
前記読み出し動作と前記書き込み動作の両方がクロック信号のエッジから次のクロック信号のエッジまでの期間に行われる動作サイクルにおいて、前記選択第１ワード線が活性化された後、前記選択第１ワード線が非活性化されるよりも前に、前記選択第２ワード線が活性化される
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
更に、前記選択第１ワード線に接続されたメモリセルに記憶されたデータを識別するセンスアンプを備えており、
前記選択第２ワード線が活性化されるタイミングが、前記センスアンプが活性化されるタイミング以後である
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記選択第２ワード線が活性化されるタイミングが、前記選択第１ワード線が非活性化されるタイミングよりも前である
半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置であって、
更に、
複数のビット線と、
駆動回路
とを備え、
前記複数のメモリセルのそれぞれは、前記複数のビット線のうちの対応ビット線に接続されており、
前記駆動回路は、書き込み動作時に、前記複数のビット線のうちから選択された選択ビット線を駆動し、
前記駆動回路が前記選択ビット線を駆動するタイミングが、前記選択第２ワード線が活性化されるタイミングよりも前である
半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
更に、前記選択第１ワード線に接続されたメモリセルに記憶されたデータを識別するセンスアンプを備えており、
前記ビット線を駆動するタイミングが、前記センスアンプが活性化されるタイミングよりも前である
半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
更に、
クロック信号に応答して、前記選択第１ワード線を活性化するタイミングに同期する第１タイミング制御信号と、前記選択第２ワード線を活性化するタイミングを制御する第２タイミング制御信号とを生成するタイミング生成部を備え、
前記タイミング生成部は、前記第１タイミング制御信号を遅延して遅延信号を生成する遅延回路を備えており、前記遅延信号から前記第２タイミング制御信号を生成する
半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
更に、前記選択第１ワード線に接続されたメモリセルに記憶されたデータを識別するセンスアンプを備えており、
前記タイミング生成部は、前記遅延信号から前記センスアンプが活性化されるタイミングを制御する第３タイミング制御信号を生成し、
前記第３タイミング制御信号は、前記選択第２ワード線が活性化されるタイミングが、前記センスアンプが活性化されるタイミング以後であるように生成される
半導体装置。
【請求項８】
請求項６又は７に記載の半導体装置であって、
更に、
複数のビット線と、
駆動回路
とを備え、
前記複数のメモリセルのそれぞれは、前記複数のビット線のうちの対応ビット線に接続されており、
前記駆動回路は、書き込み動作時に、前記複数のビット線のうちから選択された選択ビット線を駆動し、
前記タイミング生成部は、前記第１タイミング制御信号から前記駆動回路が前記選択ビット線を駆動するタイミングを制御する第４タイミング制御信号を生成し、
前記第４タイミング制御信号は、前記駆動回路が前記選択ビット線を駆動するタイミングが、前記選択第２ワード線が活性化されるタイミングよりも前であるように生成される
半導体装置。
【請求項９】
請求項１乃至８のいずれかに記載の半導体装置であって、
前記選択第１ワード線が活性化されている期間の長さをｔＲとしたとき、前記選択第２ワード線が活性化されるタイミングは、前記選択第１ワード線が非活性化されるタイミングよりも前であり、且つ、前記選択第１ワード線が活性化されるタイミングから時間ｔＲ／２が経過したタイミングより後である
半導体装置。
【請求項１０】
複数の第１ワード線と、
複数の第２ワード線と、
それぞれが、前記複数の第１ワード線のうちの対応第１ワード線と前記複数の第２ワード線のうちの対応第２ワード線とに接続され、前記対応第１ワード線と前記対応第２ワード線の少なくとも一方が活性化された時にアクセス可能に構成された複数のメモリセルと、
読み出し動作時に、前記複数の第１ワード線のうちの一である選択第１ワード線を活性化する第１ワード線選択部と、
書き込み動作時に、前記複数の第２ワード線のうちの一である選択第２ワード線を活性化する第２ワード線選択部
と、
複数のビット線と、
駆動回路と
を具備し、
前記複数のメモリセルのそれぞれは、前記複数のビット線のうちの対応ビット線に接続されており、
前記読み出し動作と前記書き込み動作の両方が行われる動作サイクルにおいて、前記選択第１ワード線が活性化された後、前記選択第１ワード線が非活性化されるよりも前に、前記選択第２ワード線が活性化され、
前記駆動回路は、前記書き込み動作時に、前記複数のビット線のうちから選択された選択ビット線を駆動し、
前記駆動回路が前記選択ビット線を駆動するタイミングが、前記選択第２ワード線が活性化されるタイミングよりも前である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関しており、特に、ＤＰ−ＳＲＡＭ（dual port static random
access memory）セル、又は、２Ｐ−ＳＲＡＭ（two port static random
access memory）セルを備えた半導体装置に関している。
【背景技術】
【０００２】
高速通信用や画像処理用のＳＯＣ（system on chip）、ＡＳＩＣ（application specific integrated circuit）、マイコンでは、２つの入出力ポートを持つＤＰ−ＳＲＡＭ又は２Ｐ−ＳＲＡＭが広く用いられる。
【０００３】
一般に、ＤＰ−ＳＲＡＭ又は２Ｐ−ＳＲＡＭは２つの入出力ポートを持っており、各々のポートが、独立にクロック端子やタイミング生成回路を備えている。図１は、ライトポートとして使用されるポートＡと、リードポートとして使用されるポートＢを有している２Ｐ−ＳＲＡＭ１０１の構成の例を示すブロック図である。２Ｐ−ＳＲＡＭ１０１は、メモリセル１０３が行列に配置されたメモリセルアレイ１０２と、Ｉ／Ｏ回路１０４と、ポートＡ側周辺回路１２０Ａと、ポートＢ側周辺回路１２０Ｂを備えている。メモリセル１０３は、ＤＰ−ＳＲＡＭセルとして構成されている。メモリセルアレイ１０２には、ポートＡ側ワード線ＷＬＡと、ポートＢ側ワード線ＷＬＢと、ポートＡ側ビット線対ＢＬＡ、／ＢＬＡと、ポートＢ側ビット線対ＢＬＢ、／ＢＬＢとが設けられており、各メモリセル１０３に接続されている。
【０００４】
Ｉ／Ｏ回路１０４は、入力ラッチ１０５と、ライトドライバ１０６と、マルチプレクサ１０７、１０８と、センスアンプ１０９と、出力ラッチ１１０とを備えている。
【０００５】
ポートＡ側周辺回路１２０Ａは、タイミング生成回路１１１Ａ、アドレスプリデコーダ１１２Ａ、ラッチ回路１１３Ａ、１１４Ａ、及びワード線ドライバ１１５Ａを備えている。同様に、ポートＢ側周辺回路１２０Ｂは、タイミング生成回路１１１Ｂ、アドレスプリデコーダ１１２Ｂ、ラッチ回路１１３Ｂ、１１４Ｂ、及びワード線ドライバ１１５Ｂを備えている。
【０００６】
図１の２Ｐ−ＳＲＡＭ１０１では、ライトポートとして使用されるポートＡが入力ラッチ１０５とライトドライバ１０６とマルチプレクサ１０７とポートＡ側周辺回路１２０Ａとで構成され、リードポートとして使用されるポートＢがマルチプレクサ１０８とセンスアンプ１０９と出力ラッチ１１０とポートＢ側周辺回路１２０Ｂとで構成される。ポートＡ、Ｂには別々のクロック信号が供給されており、ポートＡ、Ｂは非同期的に動作する。具体的には、ポートＡのタイミング生成回路１１１Ａには、クロック信号ＣＬ＿Ａが供給され、ポートＢのタイミング生成回路１１１Ｂには、クロック信号ＣＬ＿Ｂが供給されている。ポートＡの各回路はクロック信号ＣＬ＿Ａに同期して動作し、ポートＢの各回路はクロック信号ＣＬ＿Ｂに同期して動作する。
【０００７】
他方、ＤＰ−ＳＲＡＭについては、例えば、Y. Ishii, et al., “A 28 nm
dual-port SRAM macro with screening circuitry against write‐read disturb failure issues”, A-SSCC 2010 論文番号 Industry1-2に開示されている。
【０００８】
図２Ａは、図１の２Ｐ−ＳＲＡＭ１０１が使用されているシステムの構成の例を示すブロック図である。２つのＣＰＵ１３０Ａ、１３０Ｂが、２Ｐ−ＳＲＡＭ１０１に接続されている。２つのＣＰＵ１３０Ａ、１３０Ｂは、異なるクロック信号を供給されて動作する。詳細には、ＣＰＵ１３０Ａは、（２Ｐ−ＳＲＡＭ１０１のポートＡに供給される）クロック信号ＣＬ＿Ａと同期して動作し、ＣＰＵ１３０Ｂは、（ポートＢに供給される）クロック信号ＣＬ＿Ｂと同期して動作する。ＣＰＵ１３０Ａは、２Ｐ−ＳＲＡＭ１０１のポートＡにアドレスＡＤＤ＿Ａ、チップ選択信号ＣＥ＿Ａを供給し、ＣＰＵ１３０Ｂは、２Ｐ−ＳＲＡＭ１０１のポートＢにアドレスＡＤＤ＿Ｂ、チップ選択信号ＣＥ＿Ｂを供給する。
【０００９】
アプリケーションによっては、ポートＡ、Ｂに供給されるクロックが共通であることがある。図２Ｂは、そのような構成のシステムを示すブロック図である。図２Ｂのシステムでは、クロック信号ＣＬがＣＰＵ１３０Ａ、１３０Ｂ及び２Ｐ−ＳＲＡＭ１０１のポートＡ、Ｂに共通に供給され、システムの全体がクロック信号ＣＬに同期して動作する。
【００１０】
また、特開２０１０−１３５０２５号公報は、ＳＴＳ（super time sharing）方式によって１ポートＳＲＡＭをマルチポートＳＲＡＭとして動作させる技術を開示している。この公報に開示されているマルチポートＳＲＡＭでは、一のクロック信号に同期して読み出し用ポートと書き込み用ポートとが動作している。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１０−１３５０２５号公報
【非特許文献】
【００１２】
【非特許文献１】Y. Ishii, et al., “A 28 nm dual-port SRAMmacro with screening circuitry against write‐read disturbfailure issues”, A-SSCC 2010 論文番号 Industry1-2
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ＤＰ−ＳＲＡＭセル又は２Ｐ−ＳＲＡＭセルにおける一つの問題は、複数のポートが同一行の２つのメモリセル（同一のポートＡ側ワード線ＷＬＡ及びポートＢ側ワード線ＷＬＢに接続されているメモリセル）にアクセスすると、データの読み出し特性又は書き込み特性が劣化する、いわゆる、「ディスターブ」が発生することである。同一行の２つのメモリセルにアクセスがあると、動作下限電圧が劣化する。
【００１４】
更に、複数のポートが同一のメモリセルにアクセスすると、データの書き込み動作と読み出し動作とが衝突し、読み出しデータの正確性は保障されない。
【００１５】
「ディスターブ」の問題や書き込み動作と読み出し動作の衝突の問題は、複数のポートが同期して動作する図２Ｂのような構成のシステムにおいて一層に顕著になる。このような問題は、解決されることが望ましい。
【課題を解決するための手段】
【００１６】
一実施形態の半導体装置では、各メモリセルに第１ワード線と第２ワード線が接続されている。読み出し動作時には、選択されたメモリセルに対応する第１ワード線が活性化され、書き込み動作時には、選択されたメモリセルに対応する第２ワード線が活性化される。読み出し動作と読み出し動作の両方が行われる動作サイクルにおいては、選択された第１ワード線が活性化された後、選択された第２ワード線が活性化される。
【発明の効果】
【００１７】
本実施形態によれば、ＤＰ−ＳＲＡＭセル又は２Ｐ−ＳＲＡＭセルを備えた半導体装置における「ディスターブ」の問題及び書き込み動作と読み出し動作との衝突の問題を回避することができる。
【図面の簡単な説明】
【００１８】
【図１】２Ｐ−ＳＲＡＭの構成の例を示すブロック図である。
【図２Ａ】図１の２Ｐ−ＳＲＡＭを用いるシステムの例を示すブロック図である。
【図２Ｂ】図１の２Ｐ−ＳＲＡＭを用いるシステムの他の例を示すブロック図である。
【図３Ａ】ＤＰ−ＳＲＡＭセルの構成を示す回路図である。
【図３Ｂ】２Ｐ−ＳＲＡＭセルの構成を示す回路図である。
【図４Ａ】書き込み先のメモリセルと読み出し元のメモリセルが同一行に位置する場合の２Ｐ−ＳＲＡＭの動作を示す概念図である。
【図４Ｂ】ＤＰ−ＳＲＡＭセルの「ディスターブ」を説明する回路図である。
【図４Ｃ】２Ｐ−ＳＲＡＭセルの「ディスターブ」を説明する回路図である。
【図５】２Ｐ−ＳＲＡＭにおいて同一のメモリセルに書き込み及び読み出しが行われる場合の動作を示すタイミングチャートである。
【図６】一実施形態の半導体装置の構成を示すブロック図である。
【図７Ａ】一実施形態の半導体装置の構成の詳細を示す回路図である。
【図７Ｂ】一実施形態の半導体装置の構成の詳細を示す回路図である。
【図７Ｃ】一実施形態の半導体装置の構成の詳細を示す回路図である。
【図８】一実施形態の半導体装置の動作を示すタイミングチャートである。
【図９】一実施形態の半導体装置の動作を示すタイミングチャートである。
【図１０】図６の半導体装置を用いるシステムの例を示すブロック図である。
【発明を実施するための形態】
【００１９】
以下に述べられる実施形態の技術的意義の理解を容易にするために、以下では、まず、従来のＤＰ−ＳＲＡＭセル及び２Ｐ−ＳＲＡＭセルにおいて発生する「ディスターブ」の問題、及び、書き込み動作と読み出し動作との衝突の問題について説明する。
【００２０】
図３Ａは、８つのトランジスタで構成される８Ｔ  ＤＰ−ＳＲＡＭセルの構成の典型例を示しており、図３Ｂは、８Ｔ  ２Ｐ−ＳＲＡＭセルの構成の典型例を示している。
【００２１】
図３Ａに図示されているように、８Ｔ  ＤＰ−ＳＲＡＭセルは、ＮＭＯＳトランジスタＭＮ１−ＭＮ６と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２とで構成される。ＮＭＯＳトランジスタＭＮ１、ＭＮ２及びＰＭＯＳトランジスタＭＰ１、ＭＰ２は、クロスカップルされた２つのインバータを構成している。詳細には、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、それぞれ、ドレインが内部ノードＭＴ、ＭＢに接続されており、ソースが共通に接地されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、それぞれ、ドレインが内部ノードＭＴ、ＭＢに接続されており、ソースが共通に電源ＶＤＤに接続されている。ＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１のゲートは、内部ノードＭＢに共通に接続されており、ＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２のゲートは、内部ノードＭＴに共通に接続されている。
【００２２】
ＮＭＯＳトランジスタＭＮ３、ＭＮ４は、内部ノードＭＴ、ＭＢと、ポートＡ側ビット線対ＢＬＡ、／ＢＬＡの間に設けられたアクセストランジスタである。ＮＭＯＳトランジスタＭＮ３は、内部ノードＭＴとポートＡ側ビット線ＢＬＡの間に接続され、ＮＭＯＳトランジスタＭＮ４は、内部ノードＭＢとポートＡ側ビット線／ＢＬＡの間に接続されている。ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲートは、ポートＡ側ワード線ＷＬＡに共通に接続されている。
【００２３】
ＮＭＯＳトランジスタＭＮ５、ＭＮ６は、内部ノードＭＴ、ＭＢと、ポートＢ側ビット線対ＢＬＢ、／ＢＬＢの間に設けられたアクセストランジスタである。ＮＭＯＳトランジスタＭＮ５は、内部ノードＭＴとポートＢ側ビット線ＢＬＢの間に接続され、ＮＭＯＳトランジスタＭＮ６は、内部ノードＭＢとポートＢ側ビット線／ＢＬＢの間に接続されている。ＮＭＯＳトランジスタＭＮ５、ＭＮ６のゲートは、ポートＢ側ワード線ＷＬＢに共通に接続されている。
【００２４】
一方、図３Ｂに図示されているように、８Ｔ  ２Ｐ−ＳＲＡＭセルは、図３Ａの８Ｔ  ＤＰ−ＳＲＡＭセルの構成と類似しているが、アクセストランジスタとビット線との間の接続関係において相違している。ＮＭＯＳトランジスタＭＮ３は、内部ノードＭＴとポートＡ側ビット線ＢＬＡの間に接続されており、ＮＭＯＳトランジスタＭＮ４は、内部ノードＭＢとポートＡ側ビット線／ＢＬＡの間に接続されている。ＮＭＯＳトランジスタＭＮ７は、ソースが接地され、ゲートが内部ノードＭＢに接続されている。ＮＭＯＳトランジスタＭＮ８は、ＮＭＯＳトランジスタＭＮ７のドレインとポートＢ側ビット線ＢＬＢの間に接続されている。ＮＭＯＳトランジスタＭＮ８のゲートは、ポートＢ側ワード線ＷＬＢに接続されている。
【００２５】
まず、図３Ａに図示されているＤＰ−ＳＲＡＭセルにおける「ディスターブ」の問題について説明する。図４Ａに図示されているように、図３Ａに図示されている構成の２つのメモリセル３−１、３−２が同一行に配置されており、且つ、ポートＡがメモリセル３−１にデータ書き込みを行い、ポートＢがメモリセル３−２からデータ読み出しを行うとする。ここで、データ読み出しが行われるメモリセル３−２は、“０”データを記憶している、即ち、内部ノードＭＴが“Ｌ”レベル（接地電位ＧＮＤ）であり、内部ノードＭＢが“Ｈ”レベル（電源電位ＶＤＤ）とする。
【００２６】
図４Ｂは、このような動作が行われる場合のメモリセル３−２（ＤＰ−ＳＲＡＭセル）の状態を示す図である。メモリセル３−２の読み出し動作時にポートＢ側ワード線ＷＬＢが活性化されると（“Ｈ”レベルになると）、内部ノードＭＴが“Ｌ”レベルであるために、ポートＢ側ビット線ＢＬＢの電荷が引き抜かれて“０”データが読みだされる。一方で、ポートＡによるメモリセル３−１への書き込み動作によってポートＡ側ワード線ＷＬＡが活性化される。ポートＡの書き込み先は（メモリセル３−２ではなく）メモリセル３−１なので、メモリセル３−２においていわゆるダミーリード動作が行われることになる。このとき、ポートＡ側ワード線ＷＬＡが活性化されるため、プリチャージされたポートＡ側ビット線ＢＬＡから内部ノードＭＴに電荷が流れ込み、内部ノードＭＴの電位を浮き上がらせる。これにより、ＮＭＯＳトランジスタＭＮ５のソース−ドレイン間電圧が低下し、ポートＢ側ビット線ＢＬＢから内部ノードＭＴに電荷を引き抜く電流が減少してしまう。これは、センスアンプで得られるビット線対電位差を低下させ、動作下限電圧の増大につながる。この現象は、ＤＰ−ＳＲＡＭセルにおける「リードディスターブ」と呼ばれている。
【００２７】
一方、図３Ｂに図示されている２Ｐ−ＳＲＡＭセルにおいても、異なるメカニズムで「ディスターブ」の問題が発生する。以下では、ＤＰ−ＳＲＡＭセルについて検討したのと同様に、ポートＡがメモリセル３−１にデータ書き込みを行い、ポートＢがメモリセル３−２からデータ読み出しを行う場合を考える。メモリセル３−１、３−２は、いずれも、図３Ｂに図示されている構成の２Ｐ−ＳＲＡＭセルである。ただし、データ読み出しが行われるメモリセル３−２は、“１”データを記憶している、即ち、内部ノードＭＴが“Ｈ”レベルであり、内部ノードＭＢが“Ｌ”レベルとする。
【００２８】
図４Ｃは、このような動作が行われる場合のメモリセル３−２（２Ｐ−ＳＲＡＭセル）の状態を示す図である。ポートＢによるメモリセル３−２の読み出し動作においてポートＢ側ワード線ＷＬＢが活性化されると（“Ｈ”レベルになると）、ＮＭＯＳトランジスタＭＮ８がオン状態になる。しかしながら、内部ノードＭＢが“Ｌ”レベルであるので、本来は、ＮＭＯＳトランジスタＭＮ７はオンにならず、セル電流は流れないはずである。しかしながら、ポートＡによるメモリセル３−１への書き込み動作によってポートＡ側ワード線ＷＬＡが活性化されると、プリチャージされたポートＡ側ビット線／ＢＬＡから内部ノードＭＢに電荷が流れ込んで内部ノードＭＢの電位が浮き上がる。これにより、ＮＭＯＳトランジスタＭＮ７がオンしてしまい、本来流れるべきでないセル電流が流れる。通常、２Ｐ−ＳＲＡＭセルはリードビット線が相補ではないため、センスアンプではリファレンスビット線（“１”読み出しの場合と“０”読み出しの場合のちょうど中間の引き抜き速度で駆動される）とビット線の電位差を読み出す。セル電流が流れることでポートＢ側ビット線ＢＬＢの電荷が誤って引き抜かれるので、センスアンプで得られるリファレンスビット線との電位差が低下し、動作下限電圧の増大につながる。このような現象は、２Ｐ−ＳＲＡＭセルにおける「リードディスターブ」と呼ばれている。
【００２９】
更には、同一のメモリセルに対して、ポートＡ、ポートＢの一方が読み出し動作、他方が書き込み動作を行う場合には、読み出し動作と書き込み動作が衝突し、読み出しデータが不定になる。図５は、このような場合の２Ｐ−ＳＲＡＭの動作の例を示すタイミングチャートである。図５の例では、ポートＡが書き込み動作、ポートＢが読み出し動作を行うとしている。データ書き換えがある場合にポートＡ側ワード線ＷＬＡを活性化し、更に、書き込みデータに応じてポートＡ側ビット線ＢＬＡ、／ＢＬＡの一方を接地電位に、他方を電源電位に設定すると、ある程度の遅延の後に内部ノードＭＴ、ＭＢの電位が反転する。
【００３０】
読み出しデータは、ポートＢの読み出し動作においてセンスアンプを活性化するタイミングと内部ノードＭＴ、ＭＢの電位の反転のタイミングの先後に依存する。センスアンプによるデータ読み出しの前に内部ノードＭＴ、ＭＢの電位が反転すれば、読み出しデータは書き込みデータに一致する。一方、データ読み出しの後に内部ノードＭＴ、ＭＢの電位が反転すれば、読み出しデータは書き込み前にメモリセル３−２に記憶されていたデータに一致する。内部ノードＭＴ、ＭＴが反転するタイミングは、メモリセル３−２を構成するＭＯＳトランジスタのしきい値電圧のバラツキに依存する。ＭＯＳトランジスタのしきい値電圧のバラツキはメモリセルによって異なるので、読み出しデータが書き込みデータと、書き込み前にメモリセルに記憶されていたデータのいずれであるかは、メモリセルによって異なる。したがって、同一セルに、書き込み動作と読み出し動作を同時に行うと、通常、読み出しデータを保障することはできない。
【００３１】
ここで、以上に述べた問題がＤＰ−ＳＲＡＭセル及び２Ｐ−ＳＲＡＭセルに特有であり、特開２０１０−１３５０２５号公報に開示されているようなＳＴＳ（super time sharing）方式によって１ポートＳＲＡＭをマルチポートＳＲＡＭとして動作させる場合には問題にならないことに留意されたい。特開２０１０−１３５０２５号公報のＳＲＡＭでは、各メモリセルには１本のワード線しか接続されておらず、上述のようなディスターブの問題、及び、書き込み動作と読み出し動作との衝突の問題は発生しない。
【００３２】
上記の問題に対処するために、本実施形態の半導体装置は、各動作サイクルにおける読み出し動作と書き込み動作のタイミングをずらすことで、ディスターブの問題を回避する。更に、本実施形態の半導体装置は、データ書き込みよりも前にデータ読み出しを行うことで、ある特定の動作サイクルにおいて同一メモリセルに書き込み動作、読み出し動作を行うことが要求された場合における読み出しデータを保障し、同時アクセス時のアドレス制約を緩和する。以下、本実施形態の半導体装置を詳細に説明する。
【００３３】
図６は、本実施形態の半導体装置１の構成の例を示すブロック図である。本実施形態の半導体装置１は、ライトポートとリードポートの２つのポートを持つ２Ｐ−ＳＲＡＭとして構成されている。詳細には、半導体装置１は、メモリセルアレイ２と、Ｉ／Ｏ回路４と、タイミング生成回路１１と、ライトポート側周辺回路２０Ａと、リードポート側周辺回路２０Ｂとを備えている。
【００３４】
メモリセルアレイ２には、メモリセル３が行列に配置されていると共に、ライトワード線ＷＬＡと、リードワード線ＷＬＢと、ライトビット線対ＢＬＡ、／ＢＬＡと、リードビット線対ＢＬＢ、／ＢＬＢとが設けられている。なお、図６では、メモリセル３が、図３Ａに図示された構成を有している場合のメモリセルアレイ２の構成が図示されている。ただし、メモリセル３は、図３Ｂに図示された構成を有していてもよい。この場合、メモリセルアレイ２にはリードビット線／ＢＬＢが設けられない。
【００３５】
Ｉ／Ｏ回路４は、入力ラッチ５と、ライトドライバ６と、マルチプレクサ７、８と、センスアンプ９と、出力ラッチ１０とを備えている。入力ラッチ５と、ライトドライバ６と、マルチプレクサ７とは、書き込み動作に関与する回路群である。入力ラッチ５は、入力データＤＱ＿Ａを受け取ってライトドライバ６に供給する。ライトドライバ６は、入力データＤＱ＿Ａに応答して、データの書き込み先であるメモリセル３に接続されたライトビット線対ＢＬＡ、／ＢＬＡを駆動する電圧を出力する。マルチプレクサ７は、データの書き込み先であるメモリセル３に対応するライトビット線対ＢＬＡ、／ＢＬＡを選択する。マルチプレクサ７は、ライトビット線対ＢＬＡ、／ＢＬＡをプリチャージする機能も有している。
【００３６】
一方、マルチプレクサ８と、センスアンプ９と、出力ラッチ１０とは読み出し動作に関与する回路群である。マルチプレクサ８は、データの読み出し元であるメモリセル３に対応するリードビット線対ＢＬＢ、／ＢＬＢを選択する。マルチプレクサ８は、リードビット線対ＢＬＢ、／ＢＬＢをプリチャージする機能も有している。センスアンプ９は、選択されたリードビット線対ＢＬＢ、／ＢＬＢの電位を比較してデータの読み出し元のメモリセル３に書き込まれたデータを判別する。出力ラッチ１０は、センスアンプ９によって判別されたデータを出力データＤＱ＿Ｂとして出力する。
【００３７】
ライトポート側周辺回路２０Ａは、アドレスプリデコーダ１２Ａと、ラッチ回路１３Ａ、１４Ａと、ライトポートワード線ドライバ１５Ａとを備えている。アドレスプリデコーダ１２Ａは、ライトポート用のアドレスＡＤＤ＿Ａをデコードしてプリデコード信号を生成し、プリデコード信号をライトポートワード線ドライバ１５Ａ及びマルチプレクサ７に供給する。ラッチ回路１３Ａは、ライトポート用のチップ選択信号ＣＥ＿Ａをラッチしてタイミング生成回路１１に供給し、ラッチ回路１４Ａは、ライトポート用のアドレスＡＤＤ＿Ａをラッチしてアドレスプリデコーダ１２Ａに供給する。ライトポートワード線ドライバ１５Ａは、アドレスプリデコーダ１２Ａから受け取ったプリデコード信号に応答して動作するアドレスメインデコーダの機能を有しており、受け取ったプリデコード信号をデコードしてデータの書き込み先であるメモリセル３に接続されたライトワード線ＷＬＡを選択する。
【００３８】
リードポート側周辺回路２０Ｂは、アドレスプリデコーダ１２Ｂと、ラッチ回路１３Ｂ、１４Ｂと、リードポートワード線ドライバ１５Ｂとを備えている。アドレスプリデコーダ１２Ｂは、リードポート用のアドレスＡＤＤ＿Ｂに対応するプリデコード信号をリードポートワード線ドライバ１５Ｂ及びマルチプレクサ８に供給する。ラッチ回路１３Ｂは、リードポート用のチップ選択信号ＣＥ＿Ｂをラッチしてタイミング生成回路１１に供給し、ラッチ回路１４Ｂは、リードポート用のアドレスＡＤＤ＿Ｂをラッチしてアドレスプリデコーダ１２Ｂに供給する。リードポートワード線ドライバ１５Ｂは、アドレスプリデコーダ１２Ｂから受け取ったプリデコード信号に応答して動作するアドレスメインデコーダの機能を有しており、受け取ったプリデコード信号をデコードしてデータの読み出し元であるメモリセル３に接続されたリードワード線ＷＬＢを選択する。
【００３９】
タイミング生成回路１１は、半導体装置１の各回路のタイミング制御を行う。タイミング生成回路１１は、クロック信号ＣＬに同期して各種の制御信号（例えば、センスイネーブル信号ＳＥやライトイネーブル信号ＷＥ）を生成する。本実施形態の半導体装置１は、ライトポートとリードポートの両方がクロック信号ＣＬに同期して動作することになる。このような構成は、例えば、図２Ｂに図示されているように、クロック信号ＣＬが２つのＣＰＵに供給され、当該２つのＣＰＵが本実施形態の半導体装置１にアクセスするような構成のシステムにおいて有用である。
【００４０】
本実施形態の半導体装置１では、Ｉ／Ｏ回路４の入力ラッチ５、ライトドライバ６、マルチプレクサ７、及び、ライトポート側周辺回路２０Ａがライトポートとして機能し、マルチプレクサ８、センスアンプ９、出力ラッチ１０、及び、リードポート側周辺回路２０Ｂがリードポートとして機能する。ここで、タイミング生成回路１１は、ライトポートとリードポートとの両方に共有されている。即ち、タイミング生成回路１１は、ライトポートに属する回路群と、リードポートに属する回路群の両方に制御信号を供給してタイミング制御を行う。言い換えれば、共通のクロックに同期して、２つのポートを介してリード及びライトが行われる。このような構成は、例えば図１に図示されているような、各ポートにタイミング生成回路がそれぞれに設けられている構成と比較して、面積を小さくし、消費電力を低減することができる点で好適である。
【００４１】
図７Ａ〜図７Ｃは、本実施形態の半導体装置１の構成の詳細を概念的に示す回路図である。図７Ａに図示されているように、タイミング生成回路１１は、インバータ２１と、遅延回路２４と、ＯＲゲート２５と、ＮＡＮＤゲート２６と、ＲＳラッチ２７と、バッファ２８と、ＡＮＤゲート２９と、インバータ３０と、ＮＯＲゲート３１と、バッファ３２、３３と、ＡＮＤゲート３４と、ライト期間確保用遅延回路３５と、ＮＡＮＤゲート３６と、ＯＲゲート３７と、ＡＮＤゲート３８とを備えている。
【００４２】
このような構成のタイミング生成回路１１は、クロック信号ＣＬ、ライトポート用のチップ選択信号／ＣＥ＿Ａ、及び、リードポート用のチップ選択信号／ＣＥ＿Ｂに応答してライトポートフィードバック信号ＷＦＢ、ライトイネーブル信号ＷＥ、リードポート内部クロックＩＣＬＫ＿Ｒ、及び、センスイネーブル信号ＳＥを生成する。なお、図７Ａ〜図７Ｃの構成では、チップ選択信号／ＣＥ＿Ａ、／ＣＥ＿Ｂは、いずれも、ローアクティブであるとしている。ここで、ライトポートフィードバック信号ＷＦＢとは、ライトワード線ＷＬＡを活性化するタイミングを制御するタイミング制御信号であり、ライトイネーブル信号ＷＥは、ライトドライバ６を活性化するタイミングを制御するタイミング制御信号である。また、リードポート内部クロックＩＣＬＫ＿Ｒは、リードワード線ＷＬＢを活性化するタイミングを制御するタイミング制御信号である。更に、センスイネーブル信号ＳＥは、センスアンプ９を活性化するタイミングを制御するタイミング制御信号である。
【００４３】
タイミング生成回路１１には、レプリカワード線負荷１６と、レプリカビット線負荷１７と、インバータ１８とが接続されている。レプリカワード線負荷１６は、メモリセルアレイ２のリードワード線ＷＬＢを模擬した負荷であり、各リードワード線ＷＬＢに対応する遅延時間を有している。また、レプリカビット線負荷１７は、リードビット線対ＢＬＢ、／ＢＬＢを模擬した負荷であり、各リードビット線対ＢＬＢ、／ＢＬＢに対応する遅延時間を有している。後述されるように、レプリカワード線負荷１６、レプリカビット線負荷１７及びインバータ１８は、遅延回路として機能してライトワード線ＷＬＡ及びセンスイネーブル信号ＳＥの生成に利用される。なお、レプリカワード線負荷１６、レプリカビット線負荷１７、及び、インバータ１８の代わりに、各リードワード線ＷＬＢに対応する遅延時間及び各リードビット線対ＢＬＢ、／ＢＬＢに対応する遅延時間の和に対応する遅延時間を有する遅延回路を使用することも可能である。
【００４４】
タイミング生成回路１１の機能は、概略的には、下記の通りである：チップ選択信号／ＣＥ＿Ａ、／ＣＥ＿Ｂの少なくとも一方が活性化された状態でクロック信号ＣＬが立ち上がるとＲＳラッチ２７がセットされ、ＲＳラッチ２７の出力信号からライトイネーブル信号ＷＥと、リードポート内部クロックＩＣＬＫ＿Ｒと、レプリカ内部クロックＩＣＬ＿ＲＥＰが生成される。即ち、ＲＳラッチ２７の出力信号は、ライトイネーブル信号ＷＥと、リードポート内部クロックＩＣＬＫ＿Ｒと、レプリカ内部クロックＩＣＬ＿ＲＥＰのタイミングを制御するタイミング制御信号として使用される。
【００４５】
更に、レプリカ内部クロックＩＣＬ＿ＲＥＰをレプリカワード線負荷１６、レプリカビット線負荷１７、及び、インバータ１８によって遅延してフィードバック信号ＦＢが生成され、このフィードバック信号ＦＢからセンスイネーブル信号ＳＥ及びライトポートフィードバック信号ＷＦＢが生成される。ＲＳラッチ２７の出力信号からリードポート内部クロックＩＣＬＫ＿Ｒが生成され、フィードバック信号ＦＢからライトポートフィードバック信号ＷＦＢが生成されるから、結果として、ライトワード線ＷＬＡが、リードワード線ＷＬＢよりも遅れて活性化されることになる。
【００４６】
図７Ｂに図示されているように、ラッチ回路１４Ａは、ラッチ５１、５２を備えており、ラッチ回路１４Ｂは、ラッチ５３、５４を備えている。一方、ラッチ回路１４Ａに入力されるライトポート用のアドレスＡＤＤ＿Ａは、ライトポートＸアドレス信号とライトポートＹアドレス信号とを含んでいる。同様に、ラッチ回路１４Ｂに入力されるリードポート用のアドレスＡＤＤ＿Ｂは、リードポートＸアドレス信号とリードポートＹアドレス信号とを含んでいる。ラッチ回路１４Ａのラッチ５１、５２は、それぞれ、ライトポートＸアドレス信号及びライトポートＹアドレス信号をラッチしてライトポート用のアドレスプリデコーダ１２Ａに送る。同様に、ラッチ回路１４Ｂのラッチ５３、５４は、それぞれ、リードポートＸアドレス信号及びリードポートＹアドレス信号をラッチしてリードポート用のアドレスプリデコーダ１２Ｂに送る。
【００４７】
ライトポート用のアドレスプリデコーダ１２Ａは、ＡＮＤゲート群４１〜４４を備えている。ＡＮＤゲート群４１、４２は、ライトポートＸアドレス信号をデコードしてライトポートプリデコード信号を生成し、該ライトポートプリデコード信号をライトポートワード線ドライバ１５Ａに送る。ここで、ＡＮＤゲート群４２がライトポートフィードバック信号ＷＦＢに同期して動作することから、ライトポートプリデコード信号もライトポートフィードバック信号ＷＦＢに同期して生成されることになる。ＡＮＤゲート群４３、４４は、ライトポートＹアドレス信号をデコードし、マルチプレクサ７に供給する。マルチプレクサ７は、ＡＮＤゲート群４４からの出力信号に応答してライトビット線対ＢＬＡ、／ＢＬＡを選択する。ここで、ＡＮＤゲート群４４がライトイネーブル信号ＷＥに応答して動作することから、ライトビット線対ＢＬＡ、／ＢＬＡもライトイネーブル信号ＷＥに応答して選択されることになる。
【００４８】
同様に、リードポート用のアドレスプリデコーダ１２Ｂは、ＡＮＤゲート群４５〜４８を備えている。ＡＮＤゲート群４５、４６は、リードポートＸアドレス信号をデコードしてリードポートプリデコード信号を生成し、該リードポートプリデコード信号をリードポートワード線ドライバ１５Ｂに送る。ここで、ＡＮＤゲート群４６がリードポート内部クロックＩＣＬＫ＿Ｒに同期して動作することから、リードポートプリデコード信号もリードポート内部クロックＩＣＬＫ＿Ｒに同期して生成されることになる。ＡＮＤゲート群４７、４８は、リードポートＹアドレス信号をデコードし、マルチプレクサ８に供給する。マルチプレクサ８は、ＡＮＤゲート群４８からの出力信号に応答してリードビット線対ＢＬＢ、／ＢＬＢを選択する。ここで、ＡＮＤゲート群４８がリードポート内部クロックＩＣＬＫ＿Ｒに応答して動作することから、リードビット線対ＢＬＢ、／ＢＬＢもリードポート内部クロックＩＣＬＫ＿Ｒに応答して選択されることになる。
【００４９】
ライトポートワード線ドライバ１５Ａは、ＡＮＤゲート群４９を備えている。ＡＮＤゲート群４９は、アドレスプリデコーダ１２Ａから受け取ったライトポートプリデコード信号を更にデコードして、書き込み先のメモリセル３に対応するライトワード線ＷＬＡを選択する。
【００５０】
同様に、リードポートワード線ドライバ１５Ｂは、ＡＮＤゲート群５０を備えている。ＡＮＤゲート群５０は、アドレスプリデコーダ１２Ｂから受け取ったリードポートプリデコード信号を更にデコードして、読み出し元のメモリセル３に対応するリードワード線ＷＬＢを選択する。
【００５１】
図７Ｃは、メモリセルアレイ２とＩ／Ｏ回路４の構成を示している。上述のように、メモリセルアレイ２には、行列に配置された複数個のメモリセル３と、メモリセルアレイ２の行毎に設けられたライトワード線ＷＬＡと、メモリセルアレイ２の行毎に設けられたリードワード線ＷＬＢと、メモリセルアレイ２の列毎に設けられたライトビット線対ＢＬＡ、／ＢＬＡと、メモリセルアレイ２の列毎に設けられたリードビット線対ＢＬＢ、／ＢＬＢとが配置されている。各ライトワード線ＷＬＡはライト時に対応行が選択されたときに活性化する。また、Ｉ／Ｏ回路４は、入力ラッチ５と、ライトドライバ６と、マルチプレクサ７、８と、センスアンプ９と、出力ラッチ１０とを備えている。マルチプレクサ７はライト時に選択された列に対応するライトビット線対ＢＬＡ、／ＢＬＡをライトドライバ６に接続し、ライトドライバ６から選択されたライトビット線対ＢＬＡ、／ＢＬＡに書込みデータを転送する。マルチプレクサ８は、リード時に選択された列に対応するライトビット線対ＢＬＡ、／ＢＬＡをライトドライバ６に接続し、選択されたリードビット線対ＢＬＡ，／ＢＬＡから読み出しデータをセンスアンプ９に転送する。
【００５２】
図８は、ある特定の動作サイクル（クロック信号ＣＬの立ち上がりエッジ間の時間間隔として定義される）において、ライト動作とリード動作の両方が行われる場合の本実施形態の半導体装置１の動作を示すタイミングチャートである。
【００５３】
ある動作サイクルでライト動作とリード動作の両方が行われる場合、ライトポート用のチップ選択信号／ＣＥ＿Ａとリードポート用のチップ選択信号／ＣＥ＿Ｂとが活性化される。この状態で、クロック信号ＣＬが“Ｈ”にプルアップされると）、タイミング生成回路１１では、クロック信号ＣＬの立ち上がりエッジを検出してＲＳラッチ２７がセットされる。
【００５４】
ＲＳラッチ２７がセットされると、ＲＳラッチ２７の出力信号から生成されるレプリカ内部クロックＩＣＬ＿ＲＥＰが立ち上がる。これにより、レプリカワード線負荷１６が充電されると共に、レプリカビット線負荷１７の電荷が引き抜かれる。加えて、レプリカ内部クロックＩＣＬ＿ＲＥＰが立ち上がるとほぼ同時にリードポート内部クロックＩＣＬＫ＿Ｒが立ち上がり、リードポート用のアドレスプリデコーダ１２Ｂ及びリードポートワード線ドライバ１５Ｂによって選択されたリードワード線ＷＬＢが活性化される。それに伴い、アドレスプリデコーダ１２Ｂで指定されたリードビット線対ＢＬＢ、／ＢＬＢに、読み出し元のメモリセル３のデータが読み出される。
【００５５】
一方、ライトポートにおいても、ライトイネーブル信号ＷＥが立ち上がり、ライトドライバ６が活性化される。加えて、アドレスプリデコーダ１２Ａで指定されたライトビット線対ＢＬＡ、／ＢＬＡが駆動される。
【００５６】
ここで重要なのは、ライトワード線ＷＬＡがまだ活性化されていないという点である。従って、仮に、書き込み先のメモリセル３と読み出し元のメモリセル３が同一行であったとしても、読み出し元のメモリセル３は、ライト動作によるディスターブを受けず、動作下限電圧も劣化しない。
【００５７】
ある一定時間後、レプリカビット線負荷１７の電荷の引抜きが完了する。レプリカビット線負荷１７とインバータ１８は、この引き抜き動作にデータ読み出しに必要な時間と同じ程度の時間がかかるように、あらかじめ設計される。レプリカビット線負荷１７の電荷の引抜きが完了するとフィードバック信号ＦＢが活性化される。本実施形態では、フィードバック信号ＦＢはローアクティブの信号であることに留意されたい。フィードバック信号ＦＢの活性化に応答してリードポートではセンスイネーブル信号ＳＥが立ち上がってセンスアンプ９が活性化され、データ読み出しが実行される。
【００５８】
このとき、メモリセル３に対するデータ書き込みはまだ実行されていないので、読み出しデータは必ず、読み出し元のメモリセル３にあらかじめ格納されていたデータとなる。つまり、書き込み先のメモリセル３と読み出し元のメモリセル３とが同一であっても、読み出しデータが保障できる。
【００５９】
フィードバック信号ＦＢの活性化を受けて、今度は、ライトポートフィードバック信号ＷＦＢが活性化され、これにより、ライトポート用のアドレスプリデコーダ１２Ａおよびライトポートワード線ドライバ１５Ａで選択されたライトワード線ＷＬＡが活性化される（ここで、本実施形態ではライトポートフィードバック信号ＷＦＢがローアクティブであることに留意されたい）。
【００６０】
このとき、ライトビット線対ＢＬＡ、／ＢＬＡはすでに駆動されているので、選択されたライトワード線ＷＬＡの活性化と同時にメモリセル３にデータが書き込まれる。選択されたライトワード線ＷＬＡの活性化よりも前にライトビット線対ＢＬＡ、／ＢＬＡを駆動しておくことは、書き込み動作に要する時間を短縮し、動作周波数を高くすることために有効である。
【００６１】
ライトワード線ＷＬＡの活性化は、センスイネーブル信号ＳＥの活性化（即ち、センスアンプ９の活性化）のタイミング以後（即ち、同時、又は、それより後）に行われることに留意されたい。これは、読み出しデータの保障の観点から重要である。読み出しデータは、センスイネーブル信号ＳＥが活性化されたタイミングで決定される。よって、ライトワード線ＷＬＡの活性化のタイミングがセンスイネーブル信号ＳＥの活性化のタイミング以後であれば、仮に同一メモリセルに対して書き込み動作と読み出し動作とが行われても、読み出しデータは保障される。
【００６２】
ライトワード線ＷＬＡの活性化のタイミングは、リードワード線ＷＬＢの非活性化のタイミングよりも前でも後でもよい。ただし、リード動作のディスターブによる動作下限電圧の劣化を確実に回避するためには、ライトワード線ＷＬＡの活性化のタイミングは、リードワード線ＷＬＢが活性化されている期間の中間よりも後ろであることが好ましい。即ち、リードワード線ＷＬＢが活性化されている期間の長さをｔＲとして、ライトワード線ＷＬＡが活性化されるタイミングは、リードワード線ＷＬＢが活性化されたタイミングから時間ｔＲ／２が経過した後であることが好ましい。図８には、ライトワード線ＷＬＡの活性化のタイミングは、リードワード線ＷＬＢの非活性化のタイミングよりも前であり、且つ、リードワード線ＷＬＢが活性化されたタイミングから時間ｔＲ／２が経過した後である場合が図示されている。
【００６３】
一方、ライトワード線ＷＬＡの活性化のタイミングが、リードワード線ＷＬＢが非活性化されるタイミングよりも後であってもよい。この場合、ライト動作はリード動作によるディスターブを受けず、ライト動作時における動作下限電圧の劣化も防ぐことができる。
【００６４】
加えて、フィードバック信号ＦＢの活性化に応答してタイミング生成回路１１のＲＳラッチ２７がリセットされる。ＲＳラッチ２７のリセットの後、少しの遅延時間の後にレプリカ内部クロックＩＣＬ＿ＲＥＰが立ち下げられる。またリードポート内部クロックＩＣＬＫ＿Ｒが立ち下げられ、リードワード線ＷＬＢが非活性化される。
【００６５】
その後、レプリカ内部クロックＩＣＬ＿ＲＥＰの立ち下がりによって、レプリカワード線負荷１６が放電されると共にレプリカビット線負荷１７が充電され、フィードバック信号ＦＢが非活性化される（即ち、フィードバック信号ＦＢが立ち上がる）。それにより、ライトポートフィードバック信号ＷＦＢが非活性化され、選択されたライトワード線ＷＬＡも立ち下がる。これにより、書き込み動作が終了する。
【００６６】
なお、書き込みに必要な時間は、主に、ライト期間確保用遅延回路３５によって確保される。ライト期間確保用遅延回路３５は、フィードバック信号ＦＢの非活性化からライトポートフィードバック信号の非活性化（立ち上がり）までに十分な遅延時間を確保する役割を果たしている。後で述べるライトポート非選択動作時の高速化のため、レプリカワード線負荷１６の放電及びレプリカビット線負荷１７の充電にかかる時間は、十分高速に設計されている。
【００６７】
本実施形態では、２Ｐ−ＳＲＡＭに対しリード及びライトが同じサイクルで行われるとき、リードポートによりアクセスされるメモリセルとライトポートによりアクセスされるメモリセルとが（同一メモリセル及び異なるメモリセルのいずれであっても）同一行にある場合、図８に示されるリードポート及びライトポートの動作タイミングによりそれぞれのメモリセルに対しリード及びライトが行われる。リードポートによりアクセスされるメモリセルとライトポートによりアクセスされるメモリセルとが異なる行にある場合は、必ずしもリードワード線の活性化後にライトワード線を活性化させる必要はない（リードワード線の活性化と同時にライトワード線を活性化してもよい）。しかし、本実施形態では、タイミング生成回路の設計簡略化のために、リードポートによりアクセスされるメモリセルとライトポートによりアクセスされるメモリセルとが異なる行にある場合でも図８に示される動作タイミングによりそれぞれリード及びライトが行われるものとする。
【００６８】
図９は、ライトポート非選択動作時、即ち、ある特定の動作サイクルにおいて、リード動作のみが行われ、ライト動作が行われない場合における本実施形態の半導体装置１の動作を示すタイミングチャートである。ライト動作が行われない場合（即ち、チップ選択信号／ＣＥ＿Ａが“Ｈ”レベルである場合）、ＡＮＤゲート３４の出力は常に“Ｌ”レベルである。このため、ライト期間確保用遅延回路３５が非活性化され、図８におけるライトポートフィードバック信号ＷＦＢの活性化以降の動作は行われない。この場合、本実施形態の半導体装置１を、リード動作とライト動作の両方を行う場合よりも高周波数で動作させることができる。
【００６９】
図１０は、本実施形態の半導体装置１が使用されているシステムの構成の例を示すブロック図である。２つのＣＰＵ１３０Ａ、１３０Ｂが、（２Ｐ−ＳＲＡＭとして構成されている）本実施形態の半導体装置１に接続されている。ＣＰＵ１３０Ａは、半導体装置１にアドレスＡＤＤ_Ａ、チップ選択信号ＣＥ＿Ａ、及び、入力データＤＱ＿Ａを供給する。ＣＰＵ１３０Ｂは、半導体装置１にアドレスＡＤＤ_Ｂ、チップ選択信号ＣＥ＿Ｂを供給すると共に、半導体装置１から出力される出力データＤＱ＿Ｂを受け取る。図１０のシステムでは、クロック信号ＣＬがＣＰＵ１３０Ａ、１３０Ｂ及び半導体装置１に共通に供給され、システムの全体がクロック信号ＣＬに同期して動作する。図８、図９に図示されているような、リードワード線ＷＬＢを活性化した後でライトワード線ＷＬＡを活性化する動作は、特に、図１０のシステムのように、システムの全体がクロック信号ＣＬに同期して動作する場合に好適である。
【００７０】
以上に説明されているように、本実施形態の半導体装置１では、リードワード線ＷＬＢを活性化した後でライトワード線ＷＬＡを活性化することで、同一動作サイクルで同一行の異なるメモリセルにライト動作及びリード動作が行われた場合における、動作下限電圧の劣化が防止できる。また、同一動作サイクルで同一メモリセルにライト動作及びリード動作が行われる場合でも、読み出しデータは、かならずメモリセルに格納されていたデータとなることが保障できる。
【００７１】
なお、本実施形態では２Ｐ−ＳＲＡＭについて説明したが、図３Ａに示すメモリセルを有し、その両ポートともリード及びライトが可能なＤＰ−ＳＲＡＭにおいても、同一動作サイクルで同一行にライト動作及びリード動作が行われる場合に、リードする側のワード線を活性化させた後にライトする側のワード線を活性化させることで、上記と同様の効果を得る。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上述の実施形態では、ライトポートとリードポートとを有する半導体装置が記載されているが、本発明は、ライト動作とリード動作の両方に対応した２つのポートを有するような半導体装置でも実施可能である。
【符号の説明】
【００７３】
１：半導体装置
２：メモリセルアレイ
３：メモリセル
４：Ｉ／Ｏ回路
５：入力ラッチ
６：ライトドライバ
７、８：マルチプレクサ
９：センスアンプ
１０：出力ラッチ
１１：タイミング生成回路
１２Ａ、１２Ｂ：アドレスプリデコーダ
１３Ａ、１３Ｂ、１４Ａ、１４Ｂ：ラッチ回路
１５Ａ：ライトポートワード線ドライバ
１５Ｂ：リードポートワード線ドライバ
１６：レプリカワード線負荷
１７：レプリカビット線負荷
１８：インバータ
２１、２２、２３：インバータ
２４：遅延回路
２５：ＯＲゲート
２６：ＮＡＮＤゲート
２７：ＲＳラッチ
２８：バッファ
２９：ＡＮＤゲート
３０：インバータ
３１：ＮＯＲゲート
３２、３３：バッファ
３４：ＡＮＤゲート
３５：ライト期間確保用遅延回路
３６：ＮＡＮＤゲート
３７：ＯＲゲート
３８：ＡＮＤゲート
４１、４２、４３、４４、４５、４６、４７、４８、４９、５０：ＡＮＤゲート群
５１、５２、５３、５４：ラッチ
１０１：ＤＰ−ＳＲＡＭ
１０２：メモリセルアレイ
１０３：メモリセル
１０４：Ｉ／Ｏ回路
１０５：入力ラッチ
１０６：ライトドライバ
１０７、１０８：マルチプレクサ
１０９：センスアンプ
１１０：出力ラッチ
１１１Ａ、１１１Ｂ：タイミング生成回路
１１２Ａ、１１２Ｂ：アドレスプリデコーダ
１１３Ａ、１１３Ｂ、１１４Ａ、１１４Ｂ：ラッチ回路
１１５Ａ、１１５Ｂ：ワード線ドライバ
１３０Ａ、１３０Ｂ：ＣＰＵ
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８：ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２：ＰＭＯＳトランジスタ
ＷＬＡ：ライトワード線（ポートＡ側ワード線）
ＷＬＢ：リードワード線（ポートＢ側ワード線）
ＢＬＡ、／ＢＬＡ：ライトビット線（ポートＡ側ビット線）
ＢＬＢ、／ＢＬＢ：リードビット線（ポートＢ側ビット線）
ＣＬ：クロック信号
ＩＣＬ＿ＲＥＰ：レプリカ内部クロック
ＦＢ：フィードバック信号
ＩＣＬＫ＿Ｒ：リードポート内部クロック
ＷＥ：ライトイネーブル信号
ＳＥ：センスイネーブル信号
ＣＥ＿Ａ、ＣＥ＿Ｂ：チップ選択信号
【図１】
0005809572.tif 000002
【図２Ａ】
0005809572.tif 000003
【図２Ｂ】
0005809572.tif 000004
【図３Ａ】
0005809572.tif 000005
【図３Ｂ】
0005809572.tif 000006
【図４Ａ】
0005809572.tif 000007
【図４Ｂ】
0005809572.tif 000008
【図４Ｃ】
0005809572.tif 000009
【図５】
0005809572.tif 000010
【図６】
0005809572.tif 000011
【図７Ａ】
0005809572.tif 000012
【図７Ｂ】
0005809572.tif 000013
【図７Ｃ】
0005809572.tif 000014
【図８】
0005809572.tif 000015
【図９】
0005809572.tif 000016
【図１０】
0005809572.tif 000017