(57)【特許請求の範囲】
【請求項１】
第１主面およびその裏側の第２主面を持つ半導体基板と、
前記半導体基板の第１主面側に設けられたソース用の半導体領域と、
前記半導体基板の第２主面側に設けられたドレイン用の電極と、
前記半導体基板の前記ソース用の半導体領域と前記ドレイン用の電極との間に設けられたチャネル形成用の半導体領域と、
前記半導体基板の第１主面から、前記チャネル形成用の半導体領域を貫通して延びるトレンチ溝と、
前記トレンチ溝の内部に形成されたゲート絶縁層と、
前記トレンチ溝の内部に前記ゲート絶縁層を介して設けられた第１のゲート電極と、
前記半導体基板の第１主面上の前記ソース用の半導体領域と電気的に接続されるソース電極と、
前記ソース用の半導体領域の端部と前記チャネル形成用の半導体領域の端部以内の間に設けられた遮断溝とを備え、
前記ソース電極は、前記ソース用の半導体領域上から、前記チャネル形成用の半導体領域の端部よりも外側の前記半導体基板上にかけて、絶縁膜のみを介して形成され、
前記遮断溝は、前記ソース電極の下方に設けられ、
前記遮断溝は、前記ソース用の半導体領域と、前記チャネル形成用の半導体領域の端部よりも外側の前記半導体基板との間で、前記チャネル形成用の半導体領域の表層を通って流れるリーク電流を遮断し、
前記トレンチ溝および前記第１のゲート電極は、平面視において、前記ソース用の半導体領域から、前記チャネル形成用の半導体領域の端部よりも外側の前記半導体基板にかけて、第１方向に延在するように設けられ、
前記遮断溝は、平面視において、前記トレンチ溝および前記第１のゲート電極と交差するように設けられている、半導体装置。
【請求項２】
前記遮断溝は、前記ソース用の半導体領域の外側で、前記チャネル形成用の半導体領域の端部よりも内側に設けられた請求項１記載の半導体装置。
【請求項３】
前記トレンチ溝及び前記遮断溝内には前記第１のゲート電極の下部に絶縁層を介して第２のゲート電極が設けられ、
前記第２のゲート電極は前記ソース電極と電気的に接続されている請求項２記載の半導体装置。
【請求項４】
前記第２のゲート電極の周囲の絶縁層は、前記ゲート絶縁層よりも厚い請求項３記載の半導体装置。
【請求項５】
前記遮断溝は、前記チャネル形成用の半導体領域の端部に設けられた請求項１記載の半導体装置。
【請求項６】
前記トレンチ溝及び前記遮断溝内には前記第１のゲート電極の下部に絶縁層を介して第２のゲート電極が設けられ、
前記第２のゲート電極は、前記チャネル形成用の半導体領域の端部よりも外側で、前記ソース電極と電気的に接続されている請求項５記載の半導体装置。
【請求項７】
前記第２のゲート電極の周囲の絶縁層は、前記ゲート絶縁層よりも厚い請求項６記載の半導体装置。
【請求項８】
第１主面およびその裏側の第２主面を持つ半導体基板と、
前記半導体基板の第１主面側に設けられたソース用の半導体領域と、
前記半導体基板の第２主面側に設けられたドレイン用の電極と、
前記半導体基板の前記ソース用の半導体領域と前記ドレイン用の電極との間に設けられたチャネル形成用の半導体領域と、
前記半導体基板の第１主面から、前記チャネル形成用の半導体領域を貫通して延びるトレンチ溝と、
前記トレンチ溝の内部に形成されたゲート絶縁層と、
前記トレンチ溝の内部に前記ゲート絶縁層を介して設けられた第１のゲート電極と、
前記半導体基板の第１主面上の前記ソース用の半導体領域と電気的に接続されるソース電極と、
前記ソース用の半導体領域の外側で、前記チャネル形成用の半導体領域の端部以内の間に設けられた遮断溝とを備え、
前記トレンチ溝及び前記遮断溝内には前記第１のゲート電極の下部に絶縁層を介して第２のゲート電極が設けられ、
前記ソース電極は、前記ソース用の半導体領域上から、前記チャネル形成用の半導体領域の端部よりも外側の前記半導体基板上にかけて、絶縁膜のみを介して形成され、
前記遮断溝は、前記ソース電極の下方に設けられ、
前記第２のゲート電極は、前記チャネル形成用の半導体領域の端部よりも外側で、前記ソース電極と電気的に接続され、
前記遮断溝は、前記ソース用の半導体領域と、前記チャネル形成用の半導体領域の端部よりも外側の前記半導体基板との間で、前記チャネル形成用の半導体領域の表層を通って流れるリーク電流を遮断し、
前記トレンチ溝および前記第１のゲート電極は、平面視において、前記ソース用の半導体領域から、前記チャネル形成用の半導体領域の端部よりも外側の前記半導体基板にかけて、第１方向に延在するように設けられ、
前記遮断溝は、平面視において、前記トレンチ溝および前記第１のゲート電極と交差するように設けられている、半導体装置。
【請求項９】
前記遮断溝は、前記ソース用の半導体領域の外側で、前記チャネル形成用の半導体領域の端部よりも内側に設けられた請求項８記載の半導体装置。
【請求項１０】
前記第２のゲート電極の周囲の絶縁層は、前記ゲート絶縁層よりも厚い請求項９記載の半導体装置。
【請求項１１】
前記遮断溝は、前記チャネル形成用の半導体領域の端部に設けられた請求項８記載の半導体装置。
【請求項１２】
前記第２のゲート電極の周囲の絶縁層は、前記ゲート絶縁層よりも厚い請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、トレンチゲート構成のパワートランジスタを有する半導体装置およびその製造技術に関するものである。
【背景技術】
【０００２】
トレンチゲート構成のパワーＭＯＳ・ＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、半導体基板の主面に対して交差する方向に掘られた溝内にゲート絶縁層を介してゲート電極を設け、上記半導体基板の主面の表層部にソース領域を設け、上記半導体基板の主面の反対側の裏面側にドレイン領域を設け、上記ソース領域と上記ドレイン領域との間であって、上記溝内のゲート電極の側面が対向する半導体基板部分にチャネルを形成する縦型構成のパワートランジスタである。
【０００３】
このようなトレンチゲート構成のパワーＭＯＳ・ＦＥＴについては、例えば特開２００−１９６０７５号公報（特許文献１）に記載がある。この特許文献１の図１９には、半導体基板に形成された溝内に埋め込まれたゲート電極の上部が半導体基板の主面よりも高い位置に突出する構成が開示されている。また、この特許文献１の図２６には、半導体基板の主面表層のソース領域用の第３半導体層２ｃを貫通して第３半導体層２ｃの下層のチャネル形成用の第２半導体層２ｂに達する第１開口部を半導体基板に設け、その第１開口部の上部外周の層間絶縁膜７の一部を選択的にエッチング除去して層間絶縁膜７の端部が第１開口部から遠ざかり上記半導体基板の主面表層のソース領域用の第３半導体層２ｃの表面が露出されるような第２開口部を層間絶縁膜７に設けることにより、上記第１、第２開口部内に埋め込まれたソース電極１０と上記半導体基板の主面表層のソース領域形成用の第３半導体層２ｃとの接触面積を拡大させ、上記ソース電極１０と上記第３半導体層２ｃとの接続抵抗を低減する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１９６０７５号公報（図２６等）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、上記トレンチゲート構成のパワーＭＯＳ・ＦＥＴを有する半導体装置においては、以下の課題があることを本発明者は見出した。
【０００６】
すなわち、パワーＭＯＳ・ＦＥＴのセルピッチは、オン抵抗低減のために年々縮小される傾向にある。パワーＭＯＳ・ＦＥＴのセルピッチが縮小されると、ソース領域とゲート電極との間の長さも縮小されるため、ソース電極とゲート電極との間は益々小さくなる。したがって、パワーＭＯＳ・ＦＥＴのセルピッチの縮小とオン抵抗の低減との要求に如何にして対応するかは重要な課題である。
【０００７】
また、パワーＭＯＳ・ＦＥＴを構成する複数のセル群の外周のソース領域と、さらにその外側の素子分離用絶縁層との間で寄生ＭＯＳ・ＦＥＴが動作し、上記ソース領域から半導体基板の主面表層に沿って上記素子分離用絶縁層側にリーク電流が流れる問題がある。
【０００８】
本発明の目的は、トレンチゲート構成の電界効果トランジスタを有する半導体装置のオン抵抗を低減することのできる技術を提供することにある。
【０００９】
また、本発明の他の目的は、トレンチゲート構成の電界効果トランジスタを有する半導体装置の寄生素子動作を抑制または防止することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板の主面に交差する方向に掘られた溝内にゲート電極を設けたトレンチゲート構成の電界効果トランジスタを有する半導体装置において、前記半導体基板の主面よりも低い位置に上面を持つ前記ゲート電極上に、そのゲート電極と前記半導体基板の主面のソース領域とを分離するように設けられた絶縁層を備え、前記ソース領域の上面の前記絶縁層の端部と前記ソース領域の上面の前記ゲート電極から遠い端部との間の長さをａとし、前記絶縁層と前記ソース領域の上面との重なり部の長さをｂとすると、ｂ≦ａとするものである。
【００１３】
また、本発明は、半導体基板の主面に交差する方向に掘られた溝内にゲート電極を設けたトレンチゲート構成の電界効果トランジスタを有する半導体装置において、前記トレンチゲート構成の電界効果トランジスタの複数のセル群の外周のソース領域の端部と、前記複数のセル群の外周のソース領域の端部よりも外側に設けられた分離用絶縁層の端部との間に、遮断溝を設けたものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
すなわち、前記ソース領域の上面の前記絶縁層の端部と前記ソース領域の上面の前記ゲート電極から遠い端部との間の長さをａとし、前記絶縁層と前記ソース領域の上面との重なり部の長さをｂとすると、ｂ≦ａとすることにより、トレンチゲート構成の電界効果トランジスタを有する半導体装置のオン抵抗を低減することができる。
【００１６】
また、前記トレンチゲート構成の電界効果トランジスタの複数のセル群の外周のソース領域の端部と、前記複数のセル群の外周のソース領域の端部よりも外側に設けられた絶縁層の端部との間に、遮断溝を設けたことにより、トレンチゲート構造の電界効果トランジスタを有する半導体装置の寄生素子動作を抑制または防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態である半導体装置を構成する半導体チップの平面図である。
【図２】図１の半導体チップの平面図である。
【図３】図２の半導体チップの領域ＲＡの拡大平面図である。
【図４】図３のＸ１−Ｘ１線の断面図である。
【図５】図４の半導体チップの要部拡大断面図である。
【図６】図３の半導体チップの要部拡大平面図である。
【図７】図３のＹ１−Ｙ１線の断面図である。
【図８】パワーＭＩＳ・ＦＥＴのオン抵抗とセルピッチのトレンドを示すグラフ図である。
【図９】左側のダミーゲート構造を持たないパワーＭＩＳ・ＦＥＴのセルと、右側のダミーゲート構造を持つパワーＭＩＳ・ＦＥＴのセルとの端子間容量成分を比較した説明図である。
【図１０】図９の左側と右側のパワーＭＩＳ・ＦＥＴの帰還容量―ドレイン電圧依存性を比較したグラフ図である。
【図１１】左側のダミーゲート構造を持たないパワーＭＩＳ・ＦＥＴのセルと、右側のダミーゲート構造を持つパワーＭＩＳ・ＦＥＴのセルとのデバイス内部の電界強度分布のシミュレーション結果を模式的に示す説明図である。
【図１２】（ａ）の本発明者が検討したパワーＭＩＳ・ＦＥＴの構成と、（ｂ）の本実施の形態１のパワーＭＩＳ・ＦＥＴの構成とを比較して示した説明図である。
【図１３】本発明の一実施の形態であるパワーＭＩＳ・ＦＥＴを用いて構成した非絶縁型ＤＣ−ＤＣコンバータの一例の回路図である。
【図１４】図１３の非絶縁型ＤＣ−ＤＣコンバータの一例のタイミングチャート図である。
【図１５】図３のＹ２−Ｙ２線の断面図である。
【図１６】パワーＭＩＳ・ＦＥＴのゲート電圧−ドレイン電流特性を示すグラフ図である。
【図１７】遮断部が無い場合の問題を説明するための図３のＹ２−Ｙ２線に相当する箇所の半導体基板の断面図である。
【図１８】リークは遮断できるが他の問題がある場合を説明するための図３のＹ２−Ｙ２線に相当する箇所の半導体基板の断面図である。
【図１９】遮断部はあるがリークを遮断できない場合を説明するための図３のＹ２−Ｙ２線に相当する箇所の半導体基板の断面図である。
【図２０】本発明の一実施の形態である半導体装置の製造工程中の半導体基板の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の半導体基板の要部断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
図１および図２は本実施の形態１の半導体装置を構成する半導体チップの平面図、図３は図２の半導体チップの領域ＲＡの拡大平面図、図４は図３のＸ１−Ｘ１線の断面図、図５は図４の半導体チップの要部拡大断面図、図６は図３の半導体チップの要部拡大平面図、図７は図３のＹ１−Ｙ１線の断面図である。なお、符号Ｙは第１方向を示し、符号Ｘは第１方向に直交する第２方向を示している。ここで、第１方向Ｙは、半導体チップの短方向であり、パワーＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極の長手（延在）方向でもある。また、第２方向Ｘは、半導体チップの長手方向であり、パワーＭＩＳ・ＦＥＴのゲート電極の短方向でもある。また、図２では説明を分かり易くするために半導体チップの主面（第１主面）を透かして見せている。また、図５のＧはパワーＭＩＳ・ＦＥＴのゲート、ＳはパワーＭＩＳ・ＦＥＴのソース、ＤはパワーＭＩＳ・ＦＥＴのドレインを示している。
【００２０】
平面長方形状に形成された半導体チップ（以下、単にチップという）１の半導体基板（以下、単に基板という）１Ａは、基板部１Ｓと、その主面上に形成されたエピタキシャル層１ＥＰとを有している。基板部１Ｓは、例えばｎ＋型のシリコン（Ｓｉ）単結晶からなり、エピタキシャル層１ＥＰは、基板部１Ｓよりも比抵抗の高いｎ型のシリコン単結晶からなる。この基板１Ａは、互いに反対面となる主面（第１主面）および裏面（第２主面）を有している。基板１Ａの主面は、上記エピタキシャル層１ＥＰの上面であり、基板１Ａの裏面は、上記基板部１Ｓの下面である。
【００２１】
この基板１Ａの主面の最上の配線層には、例えばアルミニウム（Ａｌ）またはアルミニウム合金等を主電極材料とするゲートパッドＧＰ、ゲートフィンガＧＦ１，ＧＦ２、ソースパッド（ソース電極）ＳＰおよびガードリングＧＲが配置されている。一方、基板１Ａの裏面の全面には、例えば金（Ａｕ）等を主電極材料とするドレインパッドＤＰが配置されている。
【００２２】
上記ゲートパッドＧＰは、パワーＭＩＳ・ＦＥＴのゲート電極に電気的に接続される外部端子であり、チップ１の第２方向Ｘの一端側近傍であって第１方向Ｙのほぼ中央に配置されている。このゲートパッドＧＰは、上記ゲートフィンガＧＦ１，ＧＦ２と一体的に形成されている。一方のゲートフィンガＧＦ１は、チップ１を上下に２分するように第１方向Ｙの中央にチップ１の第２方向Ｘの一端側近傍のゲートパッドＧＰからチップ１の第２方向Ｘの他端側に向かって延在している。また、他方のゲートフィンガＧＦ２は、チップ１の第２方向Ｘの一端側近傍のゲートパッドＧＰからチップ１の外周近傍にその外周に沿って延在し、チップ１の第２方向Ｘの他端側で終端している。
【００２３】
上記ソースパッドＳＰは、パワーＭＩＳ・ＦＥＴのソース電極用の外部端子であり、上記ゲートフィンガＧＦ１の上下に１つずつ配置されている。各ソースパッドＳＰは、ゲートパッドＧＰおよびゲートフィンガＧＦ１，ＧＦ２とは絶縁されている。各ソースパッドＳＰの平面形状および寸法は同一となっており、ゲートフィンガＧＦ１を境として対称になるように配置されている。また、各ソースパッドＳＰは、第２方向Ｘに長い矩形状のパターンとされており、その平面寸法はゲートパッドＧＰの平面寸法よりも大きくなるように形成されている。
【００２４】
なお、チップ１の主面の最上の絶縁層には、上記ゲートパッドＧＰ、ゲートフィンガＧＦ１，ＧＦ２、ソースパッドＳＰおよびガードリングＧＲを覆うように表面保護膜が形成されている。この表面保護膜の一部には開口部２が形成されており、その開口部２からゲートパッドＧＰおよびソースパッドＳＰの一部が露出されている。この開口部２から露出されるゲートパッドＧＰおよびソースパッドＳＰにボンディングワイヤ等が接続されるようになっている。
【００２５】
チップ１の主面において上記ゲートフィンガＧＦ１，ＧＦ２に囲まれる素子形成領域には、トレンチゲート構成のパワーＭＩＳ・ＦＥＴＱの複数のセルＱｃが配置されている。このトレインチゲート構成のパワーＭＩＳ・ＦＥＴＱのセルＱｃの構成を説明する。
【００２６】
このセルＱｃは、ｎチャネル型の電界効果トランジスタで形成されており、基板１Ａの主面のエピタキシャル層１ＥＰに設けられたソース用のｎ＋型の半導体領域３と、基板１Ａの裏面側のｎ＋型の基板部１Ｓおよびｎ型のエピタキシャル層１ＥＰで形成されるドレイン用の半導体領域と、それらの領域の間のエピタキシャル層１ＥＰに設けられたチャネル形成用のｐ型の半導体領域４とを有している。半導体領域３には、例えばリン（Ｐ）またはヒ素（Ａｓ）が含有され、半導体領域４には、例えばホウ素（Ｂ）が含有されている。
【００２７】
この基板１Ａの主面には、基板１Ａの主面に対して直交する方向に延在する複数の溝（第１溝）５ａが形成されている。各溝５ａは、基板１Ａの主面からソース用の半導体領域３およびチャネル形成用の半導体領域４を貫通し、ドレイン用の半導体領域（ここではエピタキシャル層１ＥＰの下部）で終端するように形成されている。
【００２８】
この溝５ａの内部下方には、ゲート絶縁層（第１絶縁層）６ａを介してダミーゲート電極７Ｅが設けられている。また、この溝５ａの内部上方には、ゲート絶縁層８を介してゲート電極９Ｅが設けられている。ゲート絶縁層６ａ，８は、共に、例えば酸化シリコン（ＳｉＯ２等）からなるが、ゲート絶縁層６ａの方が、ゲート絶縁層８よりも厚く形成されている。具体的なゲート絶縁層６ａの厚さは、例えば２００ｎｍ程度、ゲート絶縁層８の厚さは、例えば５０ｎｍ程度である。
【００２９】
また、上記ダミーゲート電極７Ｅおよびゲート電極９Ｅは、共に、例えば低抵抗な多結晶シリコンからなるが、ダミーゲート電極７Ｅとゲート電極９Ｅとの間に介在された絶縁層（第２絶縁層）１０により互いに絶縁されている。ダミーゲート電極７Ｅは、上記ソースパッドＳＰに電気的に接続され、基準電位（例えば接地電位で、０Ｖ）が供給されるようになっている。ダミーゲート電極７Ｅの機能については後述する。
【００３０】
ゲート電極９Ｅは、パワーＭＩＳ・ＦＥＴＱの制御電極であり、パワーＭＩＳ・ＦＥＴＱの動作制御用の電圧が印加されるようになっている。ゲート電極９Ｅの上面は、基板１Ａの主面（エピタキシャル層１ＥＰのソース用の半導体領域３の上面）よりも若干低くなっており、その低く窪むゲート電極９Ｅの上面上には、例えば酸化シリコンからなる絶縁層１１が埋め込まれている。パワーＭＩＳ・ＦＥＴＱのセルＱｃのチャネルは、このゲート電極９Ｅの側面に対向するチャネル形成用の半導体領域４に形成される。すなわち、パワーＭＩＳ・ＦＥＴＱのセルＱｃのチャネル電流は、溝５ａの側面に沿って基板１Ａの主面に直交する基板１Ａの厚さ方向に向かって流れるようになっている。
【００３１】
ゲート電極９Ｅ上には、上記絶縁層１１を介して層間絶縁層１２が形成されている。層間絶縁層１２は、例えば酸化シリコンからなり、その外周の一部はソース用の半導体領域３の上面に覆い被さっている。この層間絶縁層１２上には、上記ソースパッドＳＰが形成されている。このソースパッドＳＰは、相対的に薄いバリアメタル層１３ａと、その上に堆積された相対的に厚いメタル層１３ｂとの積層構成とされている。バリアメタル層１３ａは、例えばチタンタングステン（ＴｉＷ）からなり、メタル層１３ｂは、例えばアルミニウムまたはアルミニウム合金からなる。
【００３２】
このソースパッドＳＰは、層間絶縁層１２に穿孔されたコンタクトホール１５ａを通じて、そこから露出するパワーＭＩＳ・ＦＥＴのソース用の半導体領域３の上面と接触され電気的に接続されている。また、このコンタクトホール１５ａの底部の基板１Ａには、基板１Ａの主面に対して直交する方向に延在し、ソース用の半導体領域３を貫通してチャネル形成用の半導体領域４で終端する溝（第２溝）１６が形成されている。ソースパッドＳＰは、その溝１６の側面を通じて上記ソース用の半導体領域３と接触され電気的に接続されているとともに、溝１６の底部のｐ＋型の半導体領域１７と接触され、これを通じてチャネル形成用の半導体領域４と電気的に接続されている。ｐ＋型の半導体領域１７には、例えばホウ素が含有されている。なお、コンタクトホール１５ａの側面は、コンタクトホール１５ａの底部から上部に向かって次第に開口寸法が大きくなるような傾斜面（順テーパ形状）とされている。
【００３３】
ここで、本実施の形態１では、図５および図６に示すように、ソース用の半導体領域３の上面の上記層間絶縁層１２の端部（位置Ｐ１）と上記ソース用の半導体領域３の上面の上記ゲート電極９Ｅから遠い端部（溝１６の外周の位置Ｐ２）との間の長さ（露出長さ）をａとし、上記層間絶縁層１２と上記ソース用の半導体領域３の上面との重なり部の長さ（位置Ｐ１から溝５ａの外周の位置Ｐ３までの長さ：重なり長さまたは被覆長さ）をｂとすると、ｂ≦ａとされている。また、上記長さｂは０（零）でも良い。すなわち、０≦ｂ≦ａとされている。このような構成については後ほど詳細に説明する。
【００３４】
上記ダミーゲート電極７Ｅおよびゲート電極９Ｅの配置は、例えばストライプタイプとされている。すなわち、チップ１の主面には、第１方向Ｙに延在するダミーゲート電極７Ｅおよびゲート電極９Ｅが第２方向Ｘに沿って複数並んで配置されている。このダミーゲート電極７Ｅおよびゲート電極９Ｅの隣接ピッチは、例えば２．２μｍまたはそれよりも小さい（ダミーゲート電極７Ｅおよびゲート電極９Ｅの隣接ピッチの下限は、世代の加工限界により決まる）。これにより、寄生抵抗を小さくでき、また、単位面積当たりのゲート密度を向上させることができる。このため、オン抵抗を低減でき、パワーＭＩＳ・ＦＥＴＱの性能を向上させることができる。
【００３５】
また、上記ダミーゲート電極７Ｅおよびゲート電極９Ｅの第１方向Ｙの両端側の分離領域には、ゲート配線ＧＬ１，ＧＬ２が配置されている。各ゲート配線ＧＬ１，ＧＬ２は、第２方向Ｘに沿って延在する帯状のパターンとされ、同じ平面位置に配置されている。図３の符号ＧＬ１１は、ゲート配線ＧＬ１の端部（すなわち、ゲート配線ＧＬ１の外周位置）を示し、符号ＧＬ２１は、ゲート配線ＧＬ２端部（すなわち、ゲート配線ＧＬ２の外周位置）を示している。
【００３６】
上記ゲート配線ＧＬ１は、基板１Ｓの主面の分離用の絶縁層６ｂ上に形成されている。絶縁層６ｂは、例えば酸化シリコン（ＳｉＯ２等）からなり、上記ゲート絶縁層６ａと同一工程で形成されている。図３の符号６ｂ１は絶縁層６ｂの端部（すなわち、絶縁層６ｂの除去境界位置）を示している。このゲート配線ＧＬ１は、例えば低抵抗な多結晶シリコンからなり、上記ダミーゲート電極７Ｅと一体的に形成され電気的に接続されている。このゲート配線ＧＬ１とダミーゲート電極７Ｅとは、基板１Ａの主面に形成された引き出し溝５ｂを通じて一体的に接続されている（図７参照）。また、このゲート配線ＧＬ１は、分離領域の基板１Ａの主面上の層間絶縁層１２に穿孔されたコンタクトホール１５ｂを通じて上記ソースパッドＳＰと接触され電気的に接続されている。すなわち、ソースパッドＳＰはゲート配線ＧＬ１を通じてダミーゲート電極７Ｅに電気的に接続されている。なお、上記コンタクトホール１５ｂは、ゲート配線ＧＬ１とゲート配線ＧＬ２とがソースパッドＳＰを通じて電気的に接続されないようにゲート配線ＧＬ２に穿孔された開口部１８に配置されている。
【００３７】
上記ゲート配線ＧＬ２は、ゲート配線ＧＬ１上に絶縁層（第２絶縁層）１０を介して形成されている。これにより、ゲート配線ＧＬ１，ＧＬ２は互いに絶縁されている。ゲート配線ＧＬ２は一部を除いて分離領域の層間絶縁層１２により覆われている。このゲート配線ＧＬ２は、例えば低抵抗な多結晶シリコンからなり、上記ゲート電極９Ｅと一体的に形成され電気的に接続されている。このゲート配線ＧＬ２とゲート電極９Ｅとは、基板１Ａの主面に形成された引き出し溝５ｂを通じて一体的に接続されている（図７参照）。また、このゲート配線ＧＬ２は、分離領域の層間絶縁層１２に形成されたコンタクトホール１５ｃを通じて上記ゲートフィンガＧＦ１，ＧＦ２に電気的に接続され、これを通じてゲートパッドＧＰと電気的に接続されている。すなわち、ゲートパッドＧＰは、ゲートフィンガＧＦ１，ＧＦ２およびゲート配線ＧＬ２を通じてゲート電極９Ｅに電気的に接続されている。
【００３８】
また、上記複数のダミーゲート電極７Ｅおよびゲート電極９Ｅの隣接間には、隣接するゲート電極９Ｅ，９Ｅ間を繋ぐように第２方向Ｘに延在する遮断部１９が設けられている。この遮断部１９については後の実施の形態２で説明する。
【００３９】
次に、上記ダミーゲート電極構造について図８〜図１１により説明する。
【００４０】
パワーＭＩＳ・ＦＥＴの重要な性能指標にトランジスタがオンした時の抵抗（オン抵抗）がある。特に大電流が流れる回路では、電力損失を可能な限り小さくするため、オン抵抗をできる限り低減することが要求される。この要求に応えるため、パワーＭＩＳ・ＦＥＴの構造は図８に示すように改良が進められている。図８は、パワーＭＩＳ・ＦＥＴのオン抵抗とセルピッチＣＰのトレンドを示すグラフ図である。すなわち、パワーＭＩＳ・ＦＥＴは、プレーナが、図８の（ａ）で示すＶＤＭＩＳ・ＦＥＴ構造に変わり、さらに、図８の（ｂ）〜（ｅ）に示す、寄生抵抗が小さく、単位面積当たりのゲート密度が大きいトレンチゲート構成のパワーＭＩＳ・ＦＥＴへと改良され、さらなる構造の微細化によってセル密度を上げ、性能向上を図ってきている。
【００４１】
ここで、セル密度が上がるとオン抵抗は低減されるが、デバイス自体の入力容量は大きくなる。また、ゲート−ドレイン間の寄生容量も無視できない大きさとなる。これにより、パワーＭＩＳ・ＦＥＴのスイッチング速度が遅くなる。そこで、ゲート電極９ＥとドレインパッドＤＰとの間にシールド電極（ダミーゲート電極７Ｅ）を設けるようにした。図９は、左側のダミーゲート構造を持たないパワーＭＩＳ・ＦＥＴのセルと、右側のダミーゲート構造を持つパワーＭＩＳ・ＦＥＴのセルとの端子間容量成分を比較した説明図である。図９の右側に示すダミーゲート構造は、特にゲート−ドレイン間の容量（帰還容量）Ｃｇｄを低減するのに有効である。図１０は図９の左側と右側のパワーＭＩＳ・ＦＥＴの帰還容量―ドレイン電圧依存性を比較したグラフ図である。この図１０に示すように、図９の左側のダミーゲート電極７Ｅを持たないパワーＭＩＳ・ＦＥＴに比べて寄生容量Ｃｇｄを約１／３に低減することができる。この結果、ダミーゲート構造を持つパワーＭＩＳ・ＦＥＴでは、ダミーゲート構造を持たないパワーＭＩＳ・ＦＥＴに比べて高速スイッチングを実現することができる。
【００４２】
さらに、ダミーゲート構造ではドレインの高抵抗層（ドリフト層）の抵抗をダミーゲート電極を持たない図９の左側の構造よりも小さくすることができる。図１１は左側のダミーゲート構造を持たないパワーＭＩＳ・ＦＥＴのセルと、右側のダミーゲート構造を持つパワーＭＩＳ・ＦＥＴのセルとのデバイス内部の電界強度分布のシミュレーション結果を模式的に示す説明図である。図１１に示すように、左側のダミーゲート構造を持たない場合は、ソース−ドレイン間に電圧を印加すると溝５ａの底部で最も電界が強くなる。したがって、パワーＭＩＳ・ＦＥＴのソース−ドレイン間の絶縁耐性はゲート電極９Ｅの側面でアバランシェ降伏が起こる電圧となる。ゲート電極９Ｅの側面でアバランシェ電流が流れると即座にゲート電極９Ｅが破壊されてしまう。パワーＭＩＳ・ＦＥＴが降伏しても即座に破壊しないようにするため、図１１の左側のダミーゲート構造を持たない場合はデバイス内部のゲートから離れた場所、例えば、ｐ＋型の半導体領域１７の直下に意図的に耐圧の低い部分を形成し、ゲート電極９Ｅの側面でアバランシェ降伏が起こらないようにする必要がある。このため、デバイスの耐圧は、エピタキシャル層１ＥＰの抵抗率で決まる絶縁耐圧に対して低くなる。これに対して、ダミーゲート構造を持つ場合は、ダミーゲート電極７Ｅによる電界緩和効果（ＲＥＳＵＲＦ）により、ゲート電極９Ｅの側面での電界が弱められ、ゲート電極９Ｅの側面でのアバランシェ降伏が起こり難くすることができる。そのため、ダミーゲート構造を持たない場合のような意図的に耐圧を下げる必要がなくなるため、エピタキシャル層１ＥＰの耐圧がそのままデバイスの耐圧となる。すなわち、ダミーゲート電極７Ｅによる電界緩和効果により高耐圧を確保できるので、エピタキシャル層１ＥＰの不純物濃度を高めることができ、オン抵抗を低減できる。
【００４３】
次に、本実施の形態１のパワーＭＩＳ・ＦＥＴＱの構成と効果について図１２により説明する。
【００４４】
上記のように低抵抗なパワーＭＩＳ・ＦＥＴが実現されつつあるが、抵抗が低減されるについて今まであまり重視されてこなかった寄生抵抗部分が大きな問題となることを本発明者は見出した。その一つがソースコンタクト（ソースパッドＳＰとソース用の半導体領域３との接触部）の接触抵抗である。図１２は、（ａ）の本発明者が検討したパワーＭＩＳ・ＦＥＴの構成と、（ｂ）の本実施の形態１のパワーＭＩＳ・ＦＥＴの構成とを比較して示した説明図である。
【００４５】
図１２（ａ），（ｂ）に示すように、パワーＭＩＳ・ＦＥＴでは、ボディ（チャネル形成用の半導体領域４）のコンタクト抵抗を下げて寄生バイポーラ動作を防止するために、基板１Ａの主面に溝１６を設け、ソースパッドＳＰとチャネル形成用の半導体領域４との接触部を掘り下げた構成としている。ここで、図１２（ａ）の構成のように、層間絶縁層１２がソース用の半導体領域３の上面全面を覆っている場合、ソースパッドＳＰの金属と、ソース用の半導体領域３とは、溝１６の側面で接触することになるが、ソース用の半導体領域３の不純物濃度は上面で最も高く、側面では低いため、ソースパッドＳＰとソース用の半導体領域３との接触抵抗が大きくなる。
【００４６】
そこで、本実施の形態１では、上記のように（図１２（ｂ）に示すように）、層間絶縁層１２の端部を溝１６から遠ざかる方向（すなわち、ゲート電極９Ｅに向かう方向）に後退させて、ソース用の半導体領域３の上面を大きく露出させるようにした。これにより、ソースパッドＳＰとソース用の半導体領域３との接触部（ソース用の半導体領域３の上面と溝１６の側面）の接触面積を増大させることができるので、その接触抵抗を低減できる。また、図１２（ｂ）の構成の場合、層間絶縁層１２の端部（位置Ｐ１）をゲート電極９Ｅの方向に後退させたことにより、ソースパッドＳＰとチャネル形成用の半導体領域４との距離を短くすることができる。このため、図１２（ｂ）の構成の場合、ソースパッドＳＰからチャネル形成用の半導体領域４までの抵抗Ｒ１を、図１２（ａ）の構成のソースパッドＳＰからチャネル形成用の半導体領域４までの抵抗Ｒ０よりも小さくすることができる。これらにより、パワーＭＩＳ・ＦＥＴＱのオン抵抗を低減できる。
【００４７】
ここで、パワーＭＩＳ・ＦＥＴの他の構成としてゲート電極９Ｅの上部を基板１Ａの主面よりも上方に突出させる構成があるが、その場合、本実施の形態１のように、層間絶縁層１２の端部をゲート電極９Ｅの方向に後退させソース用の半導体領域３の上面の露出領域を増大させると、ソースパッドＳＰとゲート電極９Ｅとの間の絶縁層が薄くなり過ぎる危険性がある。そこで、本実施の形態１では、ゲート電極９Ｅの上面を基板１Ａの主面よりも低く窪ませている（リセス構造）。これにより、上記のような危険を生じることなく、層間絶縁層１２の端部をゲート電極９Ｅの方向に後退させてソース用の半導体領域３の上面を大きく露出させることが可能となった。具体的には、上記のように長さ（露出長さ）をａ、長さ（重なり長さまたは被覆長さ）をｂとすると、ｂ≦ａとする、または、上記長さｂ＝０（零）の構造が最もオン抵抗が低減された構成となる。また、上記のようにゲート電極９Ｅをリセス構造としており、上記危険性を低くできるので、層間絶縁層１２の端部の位置Ｐ１をゲート電極９Ｅの上面上に位置させても良い。
【００４８】
次に、本実施の形態１のパワーＭＩＳ・ＦＥＴＱを用いて構成した回路の一例を説明する。図１３は、本実施の形態１のパワーＭＩＳ・ＦＥＴＱを用いて構成した非絶縁型ＤＣ−ＤＣコンバータ２０の一例を示している。この非絶縁型ＤＣ−ＤＣコンバータ２０は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられる電源変換回路であり、制御回路２１、パワーＭＩＳ・ＦＥＴ（第１、第２電界効果トランジスタ）Ｑ１，Ｑ２、ＳＢＤ（Schottky Barrier Diode）Ｄ１、コイルＬ１およびコンデンサＣ１等のような素子を有している。
【００４９】
制御回路２１は、例えばパルス幅変調（Pulse Width Modulation：ＰＷＭ）回路等のようなパワーＭＩＳ・ＦＥＴＱ１，Ｑ２の電圧スイッチオンの幅（オン時間）を制御する信号を供給する回路である。この制御回路２１は、の出力（制御信号用の端子）は、ドライバ回路を介してパワーＭＩＳ・ＦＥＴＱ１，Ｑ２のゲートに電気的に接続されている。ドライバ回路は、制御回路２１から供給された制御信号によって、それぞれパワーＭＩＳ・ＦＥＴＱ１，Ｑ２のゲートの電位を制御し、パワーＭＩＳ・ＦＥＴＱ１，Ｑ２の動作を制御する回路である。ドライバ回路は、例えばＣＭＯＳインバータ回路によって形成されている。
【００５０】
上記パワーＭＩＳ・ＦＥＴＱ１，Ｑ２は、入力用電源電位（第１電源電位）Ｖｉｎ供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２電源電位）ＧＮＤ供給用の端子（第２電源端子）との間に直列に接続されている。すなわち、パワーＭＩＳ・ＦＥＴＱ１は、そのソース・ドレイン経路が、端子ＥＴ１と出力ノード（出力端子）Ｎ１との間に直列に接続されるように設けられ、パワーＭＩＳ・ＦＥＴＱ２は、そのソース・ドレイン経路が出力ノードＮ１と接地電位ＧＮＤ供給用の端子との間に直列に接続されるように設けられている。これらのパワーＭＩＳ・ＦＥＴＱ１，Ｑ２の構成は、本実施の形態１の上記パワーＭＩＳ・ＦＥＴＱの構成とされている。入力電源電位Ｖｉｎは、例えば５〜１２Ｖ程度である。また、基準電位ＧＮＤは、例えば入力用電源電位よりも低い電源電位であり、例えば接地電位で０（零）Ｖである。また、非絶縁型ＤＣ−ＤＣコンバータ２０の動作周波数（パワーＭＩＳＱ１，Ｑ２をオン、オフするときの周期）は、例えば１ＭＨｚ程度である。
【００５１】
パワーＭＩＳ・ＦＥＴＱ１は、ハイサイドスイッチ（高電位側：第１動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ２０の出力（負荷回路２５の入力）に電力を供給するコイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。このパワーＭＩＳ・ＦＥＴＱ１は、そのチャネルがチップの厚さ方向に形成される縦型の電界効果トランジスタにより形成されている。本発明者の検討によれば、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１では、それに付加される寄生容量により、非絶縁型ＤＣ−ＤＣコンバータ２０の動作周波数が高くなるにつれスイッチング損失（ターンオン損失およびターンオフ損失）が大きく見えてくるようになる。従って、通常であれば、スイッチング損失を考慮してハイサイドスイッチ用の電界効果トランジスタとして、チャネルがチップの主面（チップの厚さ方向に対して交差する面）に沿って形成される横型の電界効果トランジスタを適用することが望ましい。この理由は、横型の電界効果トランジスタは、ゲート電極とドレイン領域のオーバーラップ面積が、縦型の電界効果トランジスタに比べて小さいため、ゲートとドレインと間に付加される寄生容量（ゲート寄生容量）を低減できるからである。しかし、横型の電界効果トランジスタの動作時において生じる抵抗（オン抵抗）を縦型の電界効果トランジスタと同程度の値を得ようとすると、横型の電界効果トランジスタのセル面積は縦型の電界効果トランジスタのセル面積の約２．５倍以上と大きくしなければならなくなるため、素子の小型化に不利である。これに対して縦型の電界効果トランジスタの場合、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができる。すなわち、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１を縦型の電界効果トランジスタで形成することにより、素子の小型化を実現することができ、パッケージングを小型化することができる。
【００５２】
一方、パワーＭＩＳ・ＦＥＴＱ２は、ローサイドスイッチ（低電位側：第２動作電圧）用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ２０の整流用のトランジスタであって、制御回路２１からの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。このパワーＭＩＳ・ＦＥＴＱ２は、パワーＭＩＳ・ＦＥＴＱ１と同様にチャネルがチップの厚さ方向に沿って形成される縦型のパワーＭＩＳ・ＦＥＴにより形成されている。これは、例えば次の理由からである。図１４は、非絶縁型ＤＣ−ＤＣコンバータ２０のタイミングチャートの一例を示している。Ｔｏｎはハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１のオン時のパルス幅、Ｔはパルス周期を示している。この図１４に示すように、ローサイド用のパワーＭＩＳ・ＦＥＴＱ２は、そのオン時間（電圧をかけている間の時間）が、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１のオン時間よりも長い。このため、パワーＭＩＳ・ＦＥＴＱ２では、スイッチング損失についてよりもオン抵抗による損失が大きく見えてくるので、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増加できる縦型の電界効果トランジスタを適用することが有利だからである。すなわち、ローサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ２を縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ２０に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図１４のＶＧＳ１は、パワーＭＩＳ・ＦＥＴＱ１のゲート−ソース間電圧、Ｉｄ１はパワーＭＩＳ・ＦＥＴＱ１のドレイン電流（チャネル電流）、ＶＤＳ１はパワーＭＩＳ・ＦＥＴＱ１のソース−ドレイン間電圧、ＶＧＳ２は、パワーＭＩＳ・ＦＥＴＱ２のゲート−ソース間電圧、Ｉｄ２はパワーＭＩＳ・ＦＥＴＱ２のドレイン電流（チャネル電流）、ＶＤＳ２はパワーＭＩＳ・ＦＥＴＱ２のソース−ドレイン間電圧を示している。
【００５３】
また、図１３の非絶縁型ＤＣ−ＤＣコンバータ２０のパワーＭＩＳ・ＦＥＴＱ１のソースと、パワーＭＩＳ・ＦＥＴＱ２のドレインとを結ぶ配線間には、出力用電源電位を外部に供給する上記出力ノードＮ１が設けられている。出力ノードＮ１は、出力配線を介してコイルＬ１と電気的に接続され、さらに出力配線を介して負荷回路２５と電気的に接続されている。
【００５４】
この出力ノードＮ１とコイルＬ１とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間には、上記ＳＢＤＤ１がパワーＭＩＳ・ＦＥＴＱ２と並列になるように電気的に接続されている。このＳＢＤＤ１は、パワーＭＩＳ・ＦＥＴＱ２の寄生ダイオードＤｐよりも順方向電圧Ｖｆが低いダイオードである。ＳＢＤＤ１のアノードは基準電位ＧＮＤ供給用の端子と電気的に接続され、カソードは、上記コイル１と出力ノードＮ１とを結ぶ出力配線に電気的に接続されている。このようにＳＢＤＤ１を接続することにより、パワーＭＩＳ・ＦＥＴＱ２をオフにした時のデットタイム（図１４参照）の電圧降下を小さくし、ダイオードの導通損失の低減ができ、また、逆回復時間（ｔｒｒ）の高速化によりダイオードリカバリー損失の低減ができるようになっている。
【００５５】
上記コイルＬ１と負荷回路２５とを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間には、上記コンデンサＣ１が電気的に接続されている。負荷回路２５は、上記電子機器のＣＰＵ（Central Processing Unit）またはＤＳＰ(Digital Signal Processor)等を例示できる。
【００５６】
このような非絶縁型ＤＣ−ＤＣコンバータ２０では、パワーＭＩＳ・ＦＥＴＱ１，Ｑ２で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１がオンの時、パワーＭＩＳ・ＦＥＴＱ１のドレインに電気的に接続された端子ＥＴ１からパワーＭＩＳ・ＦＥＴＱ１を通じて出力ノードＮ１にドレイン電流（第１電流）Ｉｄ１が流れ、ハイサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ１がオフの時、コイルＬ１の逆起電圧によりドレイン電流Ｉｄ２が流れる。このドレイン電流Ｉｄ２が流れている時にローサイドスイッチ用のパワーＭＩＳ・ＦＥＴＱ２をオンすることで、電圧降下を少なくすることができる。上記ドレイン電流Ｉｄ１は、例えば２０Ａ程度の大電流である。
【００５７】
このような非絶縁型ＤＣ−ＤＣコンバータ２０の損失は、オン抵抗損失が最も大きく、次いでスイッチング損失、ドライブ損失、デットタイムダイオード損失、その他の順になっており、オン抵抗を低減することが高効率化に非常に寄与する。そこで、本実施の形態１では、上記のように非絶縁型ＤＣ−ＤＣコンバータ２０のパワーＭＩＳ・ＦＥＴＱ１，Ｑ２を本実施の形態１のパワーＭＩＳ・ＦＥＴＱの構造とすることにより、オン抵抗を低減できるので、非絶縁型ＤＣ−ＤＣコンバータ２０の電圧変換効率を向上させることができる。
【００５８】
（実施の形態２）
本実施の形態２では、前記遮断部１９について説明する。なお、チップ１の構成は前記実施の形態１の図１〜図７等で説明したのと同じであり、前記実施の形態１で説明したものと同じものには本実施の形態２でも同じ符号を用いて説明する。
【００５９】
図１５は図３のＹ２−Ｙ２線の断面図を示している。本実施の形態２では、上記パワーＭＩＳ・ＦＥＴＱの複数のセルＱｃ群の外周のソース用の半導体領域３の端部（位置Ｐ４）と、そのソース用の半導体領域３の端部（位置Ｐ４）よりも外側に設けられた分離用の絶縁層６ｂの端部６ｂ１との間に遮断部１９が設けられている。遮断部１９は、互いに隣接するゲート電極９Ｅ間に各々のゲート電極９Ｅに直交するように第２方向Ｘに延在した状態で設けられている。第２方向Ｘに沿って隣接する遮断部１９は、千鳥状に配置されている。すなわち、第２方向Ｘに沿って互いに隣接する遮断部１９は、第１方向Ｙにずれて配置されている。遮断部１９を一直線状に配置しないのは、以下の理由による。すなわち、遮断部１９を一直線状に配置すると遮断部１９とゲート電極９Ｅとが十字状に交差する部分ができる。この交差部分の中心は、溝の側面からの距離が、他のストライプの部分での溝の側面から溝の中心までの距離よりも大きい。溝内部にゲート電極７Ｅ，９Ｅを形成する工程（ＣＶＤ法により多結晶シリコンを堆積する工程）では、溝の側面を含めた基板１Ａ（半導体ウエハ）の表面の全方向に均一の速さで多結晶シリコンが堆積されるため、ストライプ部分は多結晶シリコンが完全に充填されても、上記交差部分の中心は完全に多結晶シリコンが充填されない可能性がある。遮断部１９を上記のように千鳥状に配置すると、一直線状の場合よりは溝の側面から交差点中央までの距離が小さくなるため、多結晶シリコンが充填されない可能性を低下させることができる。
【００６０】
この遮断部１９の断面構造は、上記パワーＭＩＳ・ＦＥＴＱのセルＱｃのゲート部分の構成と同じである。すなわち、遮断部１９は、基板１Ａの主面に直交する遮断溝５ｃ内に、ゲート絶縁層６ａ，８を介してダミーゲート電極７Ｅおよびゲート電極９Ｅを有する構成とされている。遮断溝５ｃの深さは、ゲート部の溝５ａの深さと同じく、チャネル形成用の半導体領域４を貫通してドレイン用のエピタキシャル層１ＥＰで終端する程度となっている。また、遮断部１９のダミーゲート電極７Ｅおよびゲート電極９Ｅ同士は、絶縁層１０により電気的に分離されている。遮断部１９のダミーゲート電極７Ｅは、例えば低抵抗の多結晶シリコンからなり、セルＱｃのダミーゲート電極７Ｅと一体的に形成され電気的に接続され、さらにソース電位が供給されるようになっている。遮断部１９のゲート電極９Ｅは、例えば低抵抗の多結晶シリコンからなり、セルＱｃのゲート電極９Ｅと一体的に形成され電気的に接続され、さらにパワーＭＩＳ・ＦＥＴＱの動作制御用の電圧が供給されるようになっている。
【００６１】
次に、このような遮断部１９の効果について説明する。パワーＭＩＳ・ＦＥＴのもう一つ重要な点にデバイスの信頼性がある。パワーＭＩＳ・ＦＥＴのソース−ドレイン間には大きな電圧がかかるため、僅かな不具合でデバイスが完全に破壊してしまう場合がある。
【００６２】
図１６は、パワーＭＩＳ・ＦＥＴのゲート電圧−ドレイン電流特性を示すグラフ図である。実線は上記遮断部が無い場合、破線は遮断部１９がある場合を示している。遮断部が無い場合（実線）、サブスレッショルド領域で電流が大きくなり、コブ状の特性曲線となっている。これは、パワーＭＩＳ・ＦＥＴの周辺部で、ソースとドレイン（基板１Ａ）との間の寄生ＭＩＳ・ＦＥＴがオンしてしまうためと考えられる。すなわち、パワーＭＩＳ・ＦＥＴの周辺部ではデバイス中心部に比べてチャネル形成用の半導体領域４の不純物濃度が低くなり易いため、寄生ＭＩＳ・ＦＥＴのしきい値がデバイス本体のしきい値よりも低くなってしまうからである。図１７は、遮断部が無い場合の問題を説明するための図３のＹ２−Ｙ２線に相当する周辺部の基板１Ａの断面図を示している。寄生ＭＩＳ・ＦＥＴのソースは上記ソース用の半導体領域３で形成され、寄生ＭＩＳ・ＦＥＴのドレインは上記基板１Ａ（エピタキシャル層１ＥＰ）部分で形成され、寄生ＭＩＳ・ＦＥＴのチャネルは上記チャネル形成用の半導体領域４の表層に形成され、寄生ＭＩＳ・ＦＥＴのゲート絶縁膜は上記層間絶縁膜１２で形成され、寄生ＭＩＳ・ＦＥＴのゲート電極は上記ソースパッドＳＰで形成される。上記のように、パワーＭＩＳ・ＦＥＴの周辺部では、デバイス中心部に比べてチャネル形成用の半導体領域４の不純物濃度が低く、寄生ＭＩＳ・ＦＥＴのしきい値がデバイス本体のしきい値よりも低くなってしまう結果、図１７に示すように、基板１Ａの主面表層に、ソース用の半導体領域３から周辺部に向かってリーク電流が流れ（リークパスＬＰが形成され）、その部分で破壊が生じる場合がある。
【００６３】
そこで、本実施の形態２では、上記のように遮断部１９を設けている。ここで、図１８に示すように、遮断部１９の平面位置を絶縁層６ｂの端部６ｂ１の平面位置と一致させるように設けた場合も、上記リークパスＬＰを遮断することはできるが、高い合わせ精度が必要であり現実的でない。また、図１９に示すように、遮断部１９をチャネル形成用の半導体領域４の端部よりも外側に設けた場合は、リークパスＬＰを遮断できない。すなわち、遮断部１９は、その機能から、ソース用の半導体領域３の外側で、かつ、チャネル形成用の半導体領域４の領域内にある必要がある。また、ダミーゲート構造では、チャネル形成用の不純物の打ち込み領域が、ダミーゲート電極７Ｅのゲート絶縁層６ａおよび分離用の絶縁層６ｂの無い領域に限定される。したがって、遮断部１９は、図１５に示したように、ソース用の半導体領域３の端部（位置Ｐ４）と、分離用の絶縁層６ｂの端部６ｂ１との間である必要がある。
【００６４】
このように、本実施の形態２では、前記実施の形態１で得られた効果の他に以下の効果を得ることができる。すなわち、上記パワーＭＩＳ・ＦＥＴＱのセルＱｃ群の外周のソース用の半導体領域３の端部（位置Ｐ４）と、分離用の絶縁層６ｂの端部６ｂ１との間に遮断部１９を設けたことにより、セルＱｃ群の周辺部での寄生ＭＩＳ・ＦＥＴに起因するリーク電流を遮断できるので、そのリーク電流による破壊を防止できる。したがって、パワーＭＩＳ・ＦＥＴＱの信頼性を向上させることができる。すなわち、高性能で信頼性の高いパワーＭＩＳ・ＦＥＴを提供できる。
【００６５】
（実施の形態３）
本実施の形態３では、前記実施の形態１，２で説明したパワーＭＩＳ・ＦＥＴＱの製造方法の一例を図２０〜図３６により説明する。なお、図２０〜図３６の左側は素子形成領域（パワーＭＩＳ・ＦＥＴＱのセルＱｃ群の形成領域）を示し、右側は周辺領域（分離領域を含む領域）を示している。
【００６６】
まず、図２０に示すように、低抵抗なｎ+型のシリコン（Ｓｉ）単結晶からなる基板部１Ｓ上に高抵抗のｎ型のシリコン（Ｓｉ）単結晶からなるエピタキシャル層１ＥＰを成長させた基板１Ａ（この段階では、平面円形状の半導体ウエハ）を用意する。続いて、基板１Ａの主面（エピタキシャル層１ＥＰの上面）上に、例えば酸化シリコンからなる絶縁層３０を形成する。ここでは、酸化シリコン膜を用いるが、窒化シリコン（Ｓｉ３Ｎ４）等のような他の材料を用いても良い。その後、フォトレジスト（以下、単にレジストという）膜の塗布、露光および現像等のような一連のフォトリソグラフィ処理を経て絶縁層３０上にレジストパターンを形成した後、これをエッチングマスクとして絶縁層３０をエッチングし、さらにレジストパターンを除去することにより、図２１に示すように、基板１Ａの主面上に、溝形成用の絶縁層３０のパターンを形成する。この絶縁層３０のパターンは溝形成用のハードマスク膜としての機能を持つ。
【００６７】
次いで、図２２に示すように、絶縁層３０のパターンをエッチングマスクとして、基板１Ａを異方性ドライエッチングによってエッチングし、溝５ａ、引き出し溝５ｂおよび遮断溝５ｃを形成する。溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの深さは同じである。続いて、絶縁層３０を除去することにより、図２３に示すように、基板１Ａ（すなわち、半導体ウエハ）の主面を露出させる。その後、基板１Ａに対して熱酸化処理を施すことにより、図２４に示すように、基板１Ａの主面（溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの内面を含む）上に、例えば酸化シリコンからなる絶縁層６を形成する。絶縁層６の厚さは、例えば２００ｎｍ程度である。
【００６８】
次いで、図２５に示すように、基板１Ａ（すなわち、半導体ウエハ）の主面（溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの内面を含む）の絶縁層６上に、例えば低抵抗な多結晶シリコンからなる導体層（第１導体層）７をＣＶＤ（Chemical Vapor Deposition）法により堆積する。これにより、上記溝５ａ、引き出し溝５ｂおよび遮断溝５ｃ内に導体層７を埋め込む。導体層７は、シリコンに対してドーパントとして働く不純物（例えばリン（Ｐ）、ホウ素（Ｂ）、ヒ素（Ａｓ）またはアンチモン（Ｓｂ））が導入され抵抗が下げられている。
【００６９】
続いて、基板１Ａの分離領域にゲート配線ＧＬ１形成領域（引き出し領域）を覆うレジストパターンを上記フォトリソグラフィ処理により形成した後、導体層７の一部をエッチングする。この時、図２６に示すように、導体層７が溝５ａ、引き出し溝５ｂ（図２の第１方向Ｙに延びる引き出し溝５ｂ、すなわち、引き出し領域：図７参照）および遮断溝５ｃ内に途中の深さまで残されるように導体層７をエッチングする。これにより、溝５ａ、引き出し溝５ｂ（図２の素子形成領域の第１方向Ｙに延びる引き出し溝５ｂ：図７参照）および遮断溝５ｃ内に残された導体層７がダミーゲート電極７Ｅとなる。また、分離領域にゲート配線ＧＬ１を形成する。ダミーゲート電極７Ｅとゲート配線ＧＬ１とは一体的に形成され電気的に接続されている（図７参照）。
【００７０】
次いで、基板１Ａの分離領域に分離用の絶縁層６ｂ形成領域を覆うレジストパターンを上記フォトリソグラフィ処理により形成した後、そのレジストパターンおよびダミーゲート電極７Ｅ（導体層７）をエッチングマスクとして、それらから露出する絶縁層６をエッチングし、さらに絶縁層６ｂ形成領域を覆うレジストパターンを除去することにより、図２７に示すように、溝５ａ、引き出し溝５ｂおよび遮断溝５ｃ内に絶縁層６で形成されるゲート絶縁層６ａを形成するとともに、分離領域の基板１Ａの主面上に絶縁層６で形成される分離用の絶縁層６ｂを形成する。この工程で分離用の絶縁層６ｂを、ゲート絶縁層６ａと同じ絶縁層６で形成することにより、周辺の絶縁層６ｂをゲート絶縁層６ａとは別に形成する必要が無くなるので、工程数を低減することができる。
【００７１】
続いて、基板１Ａ（すなわち、半導体ウエハ）に対して熱酸化処理を施すことにより、図２８に示すように、溝５ａ、引き出し溝５ｂ（図７参照）および遮断溝５ｃの側面を含む基板１Ａの主面上に、ゲート絶縁層８を形成するとともに、ダミーゲート電極７Ｅおよびゲート配線ＧＬ１の表面（露出面）に絶縁層１０を形成する。このゲート絶縁層８および絶縁層１０は、例えば酸化シリコンからなり、上記ゲート絶縁層６ａよりも薄くなるように形成する。これは、パワーＭＩＳ・ＦＥＴの電流駆動能力を向上させ、オン抵抗を下げるために必要である。ゲート絶縁層８の厚さは、例えば５０ｎｍ程度である。
【００７２】
このゲート絶縁層８および絶縁層１０を次にように形成しても良い。まず、基板１Ａに対して熱酸化法により溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの側面およびダミーゲート電極７Ｅの上面上に絶縁層を形成する。このとき、ダミーゲート電極７Ｅの多結晶シリコンの方が溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの側面のシリコンよりも酸化速度が速いため、ダミーゲート電極７Ｅ上に溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの側面よりも厚い絶縁層が形成される。続いて、等方性のエッチング（フッ酸（ＨＦ）によるウエットエッチング等）を施すことにより、溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの側面の絶縁層を除去しつつ、ダミーゲート電極７Ｅ上に絶縁層を残す。その後、ダミーゲート電極７Ｅ上には絶縁層があり、溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの側面は剥き出しの状態で、熱酸化処理することにより、溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの側面にゲート絶縁層８を形成するとともに、ダミーゲート電極７Ｅ上に絶縁層１０を形成する。
【００７３】
また、製品の中には厚いゲート絶縁層を必要とする場合もあるが、その場合に熱酸化法のみでゲート絶縁層を形成しようとすると、シリコンをたくさん酸化することになるため溝５ａ等の幅が広がり、セルサイズが大きくなってしまう。また、酸化量を多くすると溝５ａ等の肩部の形状が尖る。この尖った形状は、電界集中点となるため、ゲートのリーク電流の増大やＴＤＤＢの劣化などの原因となる。また、上記と同様に、ダミーゲート電極７Ｅの形状が尖り、ゲート電極９Ｅとダミーゲート電極７Ｅとの間の絶縁層１０でリーク電流の増大やＴＤＤＢの劣化が生じる原因となる。そこで、厚いゲート絶縁膜を必要とする製品においては、ゲート絶縁層８および絶縁層１０の形成方法としてＣＶＤ法を使用する場合もある。
【００７４】
その後、図２９に示すように、基板１Ａ（すなわち、半導体ウエハ）の主面（溝５ａ、引き出し溝５ｂおよび遮断溝５ｃの内面を含む）のゲート絶縁層８および絶縁層１０上に、例えば低抵抗な多結晶シリコンからなる導体層（第２導体層）９をＣＶＤ法により堆積する。これにより、上記溝５ａ、引き出し溝５ｂおよび遮断溝５ｃ内の上部に導体層９を埋め込む。導体層９は、上記導体層７と同様の不純物が導入され抵抗が下げられている。
【００７５】
次いで、基板１Ａの分離領域にゲート配線ＧＬ２形成領域（引き出し領域）を覆うレジストパターンを上記フォトリソグラフィ処理により形成した後、上記導体層９を異方性のドライエッチング法によりエッチバックし、上記ゲート配線ＧＬ２形成領域を覆うレジトパターンを除去することにより、図３０に示すように、溝５ａおよび引き出し溝５ｂ（図７参照）内にゲート電極９Ｅを形成するとともに、遮断溝５ｃ内にゲート電極９Ｅを形成して遮断部１９を形成する。ゲート電極９Ｅは、その上面が基板１Ａの主面よりも凹むリセス構造とされている。また、上記エッチバックにより、分離領域にゲート配線ＧＬ２を形成する。ゲート電極９Ｅとゲート配線ＧＬ２とは一体的に形成され電気的に接続されている（図７参照）。
【００７６】
続いて、基板１Ａの主面上にチャネル形成領域が露出されるレジストパターンを上記フォトリソグラフィ処理により形成した後、そのレジストパターンおよび上記ゲート配線ＧＬ１，ＧＬ２および分離用の絶縁層６ｂをマスクとして、基板１Ａ（すなわち、半導体ウエハ）の主面に、例えばホウ素等のような不純物をイオン注入法によって導入する。その後、上記チャネル形成領域が露出されるレジストパターンを除去した後、基板１Ａに対して熱拡散処理を施すことにより、図３１に示すように、チャネル形成用の半導体領域４を形成する。チャネル形成用の半導体領域３の外周端部は、絶縁層６ｂの端部６ｂ１でほぼ規定される。チャネル形成用の半導体領域３をゲート酸化工程後に形成することにより、ゲート酸化工程（シリコン酸化）時の表面偏析の影響を受けないようにすることができる。特に、ｎチャネル型のパワーＭＩＳ・ＦＥＴ（チャネルの不純物にホウ素を用いる）の場合、表面偏析によって不純物濃度が変動し易いため、ゲート酸化工程後にチャネル形成用の半導体領域３を形成することが好ましい。
【００７７】
その後、基板１Ａの主面上にソース形成領域が露出されるレジストパターンを上記フォトリソグラフィ処理により形成した後、そのレジストパターンおよび上記ゲート配線ＧＬ１，ＧＬ２および分離用の絶縁層６ｂをマスクとして、基板１Ａ（すなわち、半導体ウエハ）の主面に、例えばリンまたはヒ素等のような不純物をイオン注入法によって導入する。その後、ソース形成領域が露出されるレジストパターンを除去した後、基板１Ａに対して熱拡散処理を施すことにより、図３２に示すように、ソース用の半導体領域３を形成する。ソース用の半導体領域３は、その外周端部と分離用の絶縁層６ｂの端部６ｂ１との間に遮断部１９が配置されるように形成されている。
【００７８】
次いで、図３３に示すように、基板１Ａ（すなわち、半導体ウエハ）の主面上に、例えば酸化シリコンからなる層間絶縁層１２を堆積した後、層間絶縁層１２上にコンタクトホール形成領域が露出されるレジストパターンを上記フォトリソグラフィ処理により形成する。続いて、コンタクトホール形成領域が露出されるレジストパターンをエッチングマスクとして、層間絶縁層１２をエッチングした後、レジストパターンを除去することにより、図３４に示すように、層間絶縁層１２にコンタクトホール１５を形成する。その後、このコンタクトホール１５をエッチングマスクとして、そこから露出する基板１Ａ（エピタキシャル層１ＥＰの上面）の一部をエッチングすることにより、図３５に示すように、溝１６を形成する。溝１６は、ソース用の半導体領域３を貫通しチャネル形成用の半導体領域４で終端している。この段階では、溝１６の外周とコンタクトホール１５の内周との平面位置が一致している。その後、溝１６の底部に、例えばホウ素等のような不純物をイオン注入法等により導入してｐ型の半導体領域１７を形成する。
【００７９】
次いで、層間絶縁層１２に対して等方性のエッチング処理を施し、層間絶縁層１２のコンタクトホール１５の側面を溝１６から遠ざかる方向に後退させて、図３６に示すように、側面が順テーパ形状のコンタクトホール１５ａ，１５ｃを層間絶縁層１２に形成する。これにより、図５および図６に示したように、ソース用の半導体領域３の上面の上記層間絶縁層１２の端部（位置Ｐ１）と上記ソース用の半導体領域３の上面の上記ゲート電極９Ｅから遠い端部（位置Ｐ２）との間の長さをａとし、上記層間絶縁層１２と上記ソース用の半導体領域３の上面との重なり部の長さをｂとすると、０≦ｂ≦ａとする。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８１】
例えば前記実施の形態１〜３では、ゲート電極の配置をストライプタイプとした場合ついて説明したが、これに限定されるものではなく、例えばゲート電極を格子状または網目状に配置する、いわゆるメッシュタイプとしても良い。メッシュタイプとすることにより、ゲート密度を向上できるので、オン抵抗をさらに低減できる。また、ゲート抵抗を低減できるので、スイッチング損失も低減できる。この場合、前記実施の形態１，２で説明した遮断部１９を設ける必要は無いが、最外周の溝５ａの配置は、前記実施の形態２で説明したのと同様に、ソース用の半導体領域３の端部（位置Ｐ４）と、分離用の絶縁層６ｂの端部６ｂ１との間にする必要がある。
【００８２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＰＵやＤＳＰの駆動用の電源回路に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば他の回路の駆動用の電源回路にも適用できる。
【産業上の利用可能性】
【００８３】
本発明は、トレンチゲート構造のパワートランジスタを有する半導体装置の製造業に適用できる。
【符号の説明】
【００８４】
１  半導体チップ
１Ａ  半導体基板
１Ｓ  半導体基板部
１ＥＰ  エピタキシャル層
２  開口部
３  ソース用のｎ＋型の半導体領域
４  チャネル形成用のｐ型の半導体領域
５ａ  溝（第１溝）
５ｂ  引き出し溝
５ｃ  遮断溝
６  ゲート絶縁層（第１絶縁層）
７  導体層（第１導体層）
７Ｅ  ダミーゲート電極
８  ゲート絶縁層
９  導体層（第２導体層）
９Ｅ  ゲート電極
１０  絶縁層
１１  絶縁層
１２  層間絶縁層
１３ａ  バリアメタル層
１３ｂ  メタル層
１５ａ〜１５ｃ  コンタクトホール
１６  溝（第２溝）
１７  ｐ＋型の半導体領域
１８  開口部
１９  遮断部
２０  非絶縁型ＤＣ−ＤＣコンバータ
２１  制御回路
２５  負荷回路
３０  絶縁層
ＧＰ  ゲートパッド
ＧＦ１，ＧＦ２  ゲートフィンガ
ＧＲ  ガードリング
ＳＰ  ソースパッド（ソース電極）
ＤＰ  ドレインパッド
Ｑ  パワーＭＩＳ・ＦＥＴ
Ｑｃ  セル
ＧＬ１，ＧＬ２  ゲート配線
Ｒ１  抵抗
Ｌ１  コイル
Ｃ１  コンデンサ
Ｄ１  ＳＢＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図１１】
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【図１４】
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