(57)【特許請求の範囲】
【請求項１】
アクティブゲートとドレインとの間に配置された少なくとも１つの電界ゲートと、
前記少なくとも１つの電界ゲートを横切る方向に形成された少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップと、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に形成された少なくとも１つのドレイン・アクティブ・ストリップと、
前記アクティブゲートの下に形成されたＰ形またはＮ形ウェルと、
前記アクティブゲートと前記Ｐ形またはＮ形ウェルとの間に形成されたトランジスタゲート酸化物層と、
各電界ゲートと各ドレイン・アクティブ・ストリップとの間に形成されたトランジスタゲート酸化物層と、
を備える、装置。
【請求項２】
前記少なくとも１つの電界ゲートは単一の電界ゲートを備える、請求項１に記載の装置。
【請求項３】
アクティブゲートとドレインとの間に配置された少なくとも１つの電界ゲートと、
前記少なくとも１つの電界ゲートを横切る方向に形成された少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップと、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に形成された少なくとも１つのドレイン・アクティブ・ストリップと、を備え、
前記少なくとも１つの電界ゲートの各々は、前記アクティブゲートの長さと等しいかまたはそれよりも長い長さを有する、装置。
【請求項４】
アクティブゲートとドレインとの間に配置された少なくとも１つの電界ゲートと、
前記少なくとも１つの電界ゲートを横切る方向に形成された少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップと、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に形成された少なくとも１つのドレイン・アクティブ・ストリップと、を備え、
各電界ゲートは、前記アクティブゲートまたは別の電界ゲートから最小ポリ間隔の２倍よりも小さいかまたはそれに等しい間隔で配置される、装置。
【請求項５】
前記少なくとも１つのドレイン・アクティブ・ストリップは、前記アクティブゲートと前記ドレインとの間のドレインアクティブ領域内に形成される、請求項１に記載の装置に記載の装置。
【請求項６】
前記少なくとも１つのＳＴＩストリップは、前記ドレインと前記アクティブゲートとの間に伸びる、請求項１に記載の装置。
【請求項７】
前記少なくとも１つの電界ゲートの各々は、前記アクティブゲートの第１の電圧と前記ドレインの第２の電圧に基づいて決定された異なる電圧を有する、請求項１に記載の装置。
【請求項８】
前記アクティブゲートまたはソースに結合された第１の端部と、前記少なくとも１つの電界ゲートのうちの１つに結合された第２の端部とを有するキャパシタをさらに備える、請求項１に記載の装置。
【請求項９】
前記アクティブゲートが電界効果トランジスタ（ＦＥＴ）を制御し、前記少なくとも１つの電界ゲートが金属酸化物半導体（ＭＯＳ）バラクタ（ＶＡＲ）を制御する、請求項１に記載の装置。
【請求項１０】
前記半導体デバイスは、Ｎ形ソースとＮ形ドレインとを有するＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを備える、請求項１に記載の装置。
【請求項１１】
前記半導体デバイスは、Ｐ形ソースとＰ形ドレインとを有するＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを備える、請求項１に記載の装置。
【請求項１２】
前記半導体デバイスは、シリコンオンインシュレータ（ＳＯＩ）集積回路（ＩＣ）プロセスで埋め込み酸化膜層上に作製される、請求項１に記載の装置。
【請求項１３】
前記半導体デバイスは、バルク相補型金属酸化物半導体（ＣＭＯＳ）集積回路（ＩＣ）プロセスで作製される、請求項１に記載の装置。
【請求項１４】
前記少なくとも１つの電界ゲートと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとを有する半導体デバイスを備えるアクティブ回路をさらに備える、請求項１に記載の装置。
【請求項１５】
前記アクティブ回路は電力増幅器を備える、請求項１４に記載の装置。
【請求項１６】
前記装置は集積回路を備える、請求項１に記載の装置。
【請求項１７】
アクティブゲートとドレインとの間に少なくとも１つの電界ゲートを形成することと、
前記少なくとも１つの電界ゲートを横切る方向に少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップを形成することと、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に、少なくとも１つのドレイン・アクティブ・ストリップを形成することと、
上に前記アクティブゲートが形成されるＰ形またはＮ形ウェルを形成することと、
前記Ｐ形またはＮ形ウェル上にトランジスタゲート酸化物層を形成することと、前記アクティブゲートは、前記トランジスタゲート酸化物層上に形成される、
各ドレイン・アクティブ・ストリップ上にトランジスタゲート酸化物層を形成することと、各電界ゲートは、前記トランジスタゲート酸化物層上に形成される、
を備える、方法。
【請求項１８】
上にソースと前記ドレインと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成される埋め込み酸化膜層を形成することをさらに備える、請求項１７に記載の方法。
【請求項１９】
上にソースと前記アクティブゲートとが形成されるＰ形ウェルを形成することと、
上に前記ドレインと前記少なくとも１つの電界ゲートと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成されるＮ形ウェルを形成することと、
をさらに備える、請求項１７に記載の方法。
【請求項２０】
上にソースと前記アクティブゲートとが形成されるＮ形ウェルを形成することと、
上に前記ドレインと前記少なくとも１つの電界ゲートと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成されるＰ形ウェルを形成することと、
をさらに備える、請求項１７に記載の方法。
【請求項２１】
アクティブゲートとドレインとの間に少なくとも１つの電界ゲートを形成することと、
前記少なくとも１つの電界ゲートを横切る方向に少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップを形成することと、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に、少なくとも１つのドレイン・アクティブ・ストリップを形成することと、を備え、
前記少なくとも１つの電界ゲートの各々は、前記アクティブゲートの長さと等しいかまたはそれよりも長い長さを有する、方法。
【請求項２２】
アクティブゲートとドレインとの間に少なくとも１つの電界ゲートを形成することと、
前記少なくとも１つの電界ゲートを横切る方向に少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップを形成することと、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に、少なくとも１つのドレイン・アクティブ・ストリップを形成することと、を備え、
各電界ゲートは、前記アクティブゲートまたは別の電界ゲートから最小ポリ間隔の２倍よりも小さいかまたはそれに等しい間隔で配置される、方法。
【請求項２３】
アクティブゲートとドレインとの間に少なくとも１つの電界ゲートを形成するための手段と、
前記少なくとも１つの電界ゲートを横切る方向に少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップを形成するための手段と、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に、少なくとも１つのドレイン・アクティブ・ストリップを形成するための手段と、
上に前記アクティブゲートが形成されるＰ形またはＮ形ウェルを形成するための手段と、
前記Ｐ形またはＮ形ウェル上にトランジスタゲート酸化物層を形成するための手段と、前記アクティブゲートは、前記トランジスタゲート酸化物層上に形成される、
各ドレイン・アクティブ・ストリップ上にトランジスタゲート酸化物層を形成するための手段と、各電界ゲートは、前記トランジスタゲート酸化物層上に形成される、
を備える、装置。
【請求項２４】
上にソースと前記ドレインと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成される埋め込み酸化膜層を形成するための手段をさらに備える、請求項２３に記載の装置。
【請求項２５】
上にソースと前記アクティブゲートとが形成されるＰ形ウェルを形成するための手段と、
上に前記ドレインと前記少なくとも１つの電界ゲートと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成されるＮ形ウェルを形成するための手段と、
をさらに備える、請求項２３に記載の装置。
【請求項２６】
アクティブゲートとドレインとの間に少なくとも１つの電界ゲートを形成するための手段と、
前記少なくとも１つの電界ゲートを横切る方向に少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップを形成するための手段と、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に、少なくとも１つのドレイン・アクティブ・ストリップを形成するための手段と、を備え、
前記少なくとも１つの電界ゲートの各々は、前記アクティブゲートの長さと等しいかまたはそれよりも長い長さを有する、装置。
【請求項２７】
アクティブゲートとドレインとの間に少なくとも１つの電界ゲートを形成するための手段と、
前記少なくとも１つの電界ゲートを横切る方向に少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップを形成するための手段と、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に、少なくとも１つのドレイン・アクティブ・ストリップを形成するための手段と、を備え、
各電界ゲートは、前記アクティブゲートまたは別の電界ゲートから最小ポリ間隔の２倍よりも小さいかまたはそれに等しい間隔で配置される、装置。
【発明の詳細な説明】
【米国特許法第１１９条に基づく優先権の主張】
【０００１】
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、２０１１年２月１７日に出願された「ＨＩＧＨ−ＳＰＥＥＤ  ＨＩＧＨ−ＰＯＷＥＲ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＤＥＶＩＣＥＳ」と題する米国仮出願第６１／４４４，０７２号の優先権を主張する。
【技術分野】
【０００２】
本開示は、一般に電子機器に関し、より詳細には半導体デバイスに関する。
【背景技術】
【０００３】
トランジスタなどの半導体デバイスは、電力増幅器などの様々なアクティブ回路において一般的に使用される。電力増幅器は、無線での送信の前に、信号への増幅および高出力電力を提供することができる。したがって、電力増幅器は基地局と同様に、ほとんどすべてのワイヤレス通信システムおよびワイヤレスデバイスにおいて使用される。
【０００４】
無線周波数（ＲＦ）電力増幅器は、電力増幅器を実装するために使用されるトランジスタに、相反する要件を課す場合がある。たとえば、高速ＲＦ電力増幅器は、（ｉ）大きな電圧振幅を処理するために、トランジスタのための高い破壊電圧を必要とし得、（ｉｉ）ＲＦ信号を処理するために高い動作周波数を必要とし得る。相補型金属酸化物半導体（ＣＭＯＳ）集積回路（ＩＣ）プロセスで作製されたトランジスタについては、トランジスタの速度は、ゲートの長さを減らすことによって増大させることができる。しかしながら、ゲートの長さがより短いことはまたトランジスタの破壊電圧をも減らし、それによって、電力増幅のために必要な大きな電圧振幅を処理するためのトランジスタの能力が制限される。したがって、ＣＭＯＳトランジスタのために高い破壊電圧と高い動作周波数とを得ることは難しい。
【０００５】
電力増幅器のために高速および高出力電力を達成するための１つの従来の技法は、カスコード構成でいくつかのトランジスタを積み重ねるものである。その場合、スタックにおける各トランジスタは出力電圧振幅の一部分のみを観測し得る。しかしながら、トランジスタを積み重ねると効率を劣化させる場合があり、トランジスタを適切にバイアスするために難しい回路設計を行うことは、不安定性および振動を回避すると同時に高出力電力および効率を達成する。電力増幅器のために高速および高出力電力を達成するための別の従来の技法は、複雑なデバイスアーキテクチャを使用してトランジスタを構築するものである。しかしながら、そのようなデバイスアーキテクチャはしばしば標準的なＣＭＯＳプロセスフローとの互換性がなく、トランジスタを作製するためにより多くのマスクおよびプロセスステップを必要とする場合があり、従来のＣＭＯＳ集積回路と統合することが難しい場合があり、より高いコストをもたらす場合がある。したがって、作製することが難しくない、低コストのＲＦ電力増幅器が大いに望ましい。
【図面の簡単な説明】
【０００６】
【図１】電力増幅器の概略図。
【図２】従来のＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタを示す図。
【図３】高速高電力ＮＭＯＳトランジスタを示す図。
【図４】図３の高速高電力ＮＭＯＳトランジスタのモデルを示す図。
【図５】シリコンオンインシュレータ（ＳＯＩ）ＩＣプロセスで作製された高速高電力ＮＭＯＳトランジスタを示す図。
【図６】図５のＮＭＯＳトランジスタの平面図。
【図７Ａ】図７Ｂ、図７Ｃの線と異なる線に沿った図５のＮＭＯＳトランジスタの断面図。
【図７Ｂ】図７Ｃ、図７Ａの線と異なる線に沿った図５のＮＭＯＳトランジスタの断面図。
【図７Ｃ】図７Ａ、図７Ｂの線と異なる線に沿った図５のＮＭＯＳトランジスタの断面図。
【図８】図５のＮＭＯＳトランジスタのモデルの概略図。
【図９】オン状態の図５のＮＭＯＳトランジスタの動作を示す（Ａ）とオフ状態の図５のＮＭＯＳトランジスタの動作を示す（Ｂ）の図。
【図１０】２つの電界ゲートを備えた高速高電力ＮＭＯＳトランジスタを示す図。
【図１１】ＳＯＩ  ＩＣプロセスで作製された高速高電力ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタを示す図。
【図１２】標準的なバルクＣＭＯＳプロセスで作製された高速高電力ＮＭＯＳトランジスタを示す図。
【図１３】標準的なバルクＣＭＯＳプロセスで作製された高速高電力ＰＭＯＳトランジスタを示す図。
【図１４】ワイヤレス通信デバイスのブロック図。
【図１５】高速高電力半導体デバイス／ＭＯＳトランジスタを作製するためのプロセスを示す図。
【詳細な説明】
【０００７】
以下に記載する詳細な説明は、本開示の例示的な設計を説明するものであり、本開示が実施され得る唯一の設計を表すものではない。「例示的」という用語は、本明細書では「例、事例、または例示の働きをすること」を意味するために使用する。本明細書で「例示的」として説明されるいかなる設計も、必ずしも他の設計よりも好適または有利であると解釈すべきではない。詳細な説明は、本開示の例示的な設計の十分な理解を与える目的で具体的な詳細を含む。本明細書で説明する例示的な設計はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、本明細書で提示する例示的な設計の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。
【０００８】
本明細書では、高速高電力半導体デバイスについて説明する。これら半導体デバイスは、トランジスタとして動作し得る。したがって「半導体デバイス」、「トランジスタ」および「ＭＯＳトランジスタ」という用語は本明細書では互換的に使用される。高速高電力半導体デバイスは標準的なＣＭＯＳプロセスで作製することができ、高い破壊電圧および高い動作速度などの様々な望ましい特性を有し得る。これらの半導体デバイスは、高速ＲＦ電力増幅器、電力管理集積回路（ＰＭＩＣ）、スイッチ、コーデック、ならびに高速および／または高出力を必要とするその他のアクティブ回路において使用するのに好適であり得る。
【０００９】
図１は、単一のＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ１１０を用いて実装される電力増幅器１００の例示的な設計の概略図を示す。ＮＭＯＳトランジスタ１１０は、入力ＲＦ信号（ＲＦｉｎ）を受信するゲートと、回路接地に結合されたソースと、出力ＲＦ信号（ＲＦｏｕｔ）を提供するドレインとを有する。インダクタ１２０は、電源装置（Ｖｄｄ）に結合された一方の端部と、ＮＭＯＳトランジスタ１１０のドレインに結合された他方の端部とを有する。Ｖｄｄ電源は、バッテリ電源または何らかの他の電源装置であり得る。
【００１０】
電力増幅器１００はまた、図１に示されていない他の回路も含み得る。たとえば、電力増幅器１００は、ＲＦｉｎ信号を受信する一方の端部と、ＮＭＯＳトランジスタ１１０のゲートに結合された他方の端部とを有する入力インピーダンス整合回路を含み得る。この整合回路は、電力増幅器１００のために入力インピーダンス整合を実行することができる。電力増幅器１００はまた、ＮＭＯＳトランジスタ１１０のドレインに結合された一方の端部と、ＲＦｏｕｔ信号を提供する他方の端部とを有する出力インピーダンス整合回路も含み得る。この整合回路は、電力増幅器１００のために出力インピーダンス整合を実行することができる。
【００１１】
図２は、ＣＭＯＳプロセスで作製されたＮＭＯＳトランジスタ２００の断面図を示す。ＮＭＯＳトランジスタ２００は、Ｎ＋領域によって形成されたソース２１０と、Ｎ＋領域によって形成されたドレイン２２０と、ポリ領域によって形成されたゲート２３０とを含む。Ｐ形ウェル（またはＰボディ）２５０は、ソース領域２１０とドレイン領域２２０との間に形成される。トランジスタゲート酸化物２３２は、ゲート領域２３０とＰボディ２５０との間に形成される。チャネルは、ゲート領域２３０に適切な電圧を印加することによって、ソース領域２１０とドレイン領域２２０との間に形成することができる。
【００１２】
ＮＭＯＳトランジスタ２００は、電力増幅器のために使用することができる。たとえば、ＮＭＯＳトランジスタ２００は、図１の電力増幅器１００のＮＭＯＳトランジスタ１１０のために使用することができる。電力増幅器の最大出力電力（Ｐmax）と効率（η）は、以下の式として表される：
【数１】
0005684410.tif 000002
【数２】
0005684410.tif 000003
【００１３】
式中、ＶbdはＮＭＯＳトランジスタ２００の破壊電圧であり、
Ｒonは、オンになっている場合のＮＭＯＳトランジスタ２００の抵抗であり、
ηmaxはＮＭＯＳトランジスタ２００の最大効率であり、
Ｒloadは電力増幅器の負荷抵抗である。
【００１４】
式（１）および式（２）に示すように、Ｒonを減らし、Ｖbdを増やすことによって、電力増幅器のためにより高いＰmaxとより高い効率を得ることができる。標準的なＣＭＯＳプロセスに関して、ゲートの長さ（Ｌｇ）とゲート酸化物の厚さ（ＴＯＸ）は、所望のトランジスタ特性を得るためにともにスケーリングすることができる。ＬｇとＴＯＸの両方を減らすことによって、Ｒonは低くなるが、Ｖbdもまた低くなる。したがって、標準的なＣＭＯＳプロセスでは低いＲonと高いＶbdの両方を得ることは難しい。
【００１５】
ＮＭＯＳトランジスタ２００は、さらなる欠点を有する場合がある。第１に、薄いトランジスタゲート酸化物２３２とドレイン領域２２０の高いドーピングによって、ゲートドレインの端部または境界で高い電界が生じる場合がある。このことは、ＮＭＯＳトランジスタ２００のドレイン対ゲート電圧（Ｖdg）を制限し得る。第２に、ソースとドレインとの間の短いチャネルによってパンチスルーに対する感受性が生じ、このことはＮＭＯＳトランジスタ２００のドレイン対ソース電圧（Ｖds）を制限し得る。
【００１６】
一態様では、Ｒonが低くＶbdが高い高速高電力ＭＯＳトランジスタは、（ｉ）ドレインをソースからより遠くに離して配置して拡張することと、（ｉｉ）「アクティブ（active）」ゲートの隣に１つまたは複数の「電界（field）」ゲートを追加することと、（ｉｉｉ）アクティブゲートとドレインとの間にいくつかの交互に並んだシャロー・トレンチ・アイソレーション（ＳＴＩ：shallow trench isolation）ストリップとドレイン・アクティブ・ストリップ（drain active strip）を形成することによって得ることができる。アクティブゲートは入力信号を受信し、ＭＯＳトランジスタを制御する。１つまたは複数の電界ゲートは、ＭＯＳトランジスタの動作を制御するために自己バイアスされ得る。ＭＯＳトランジスタのこれらの様々な機能について以下でさらに詳細に説明する。
【００１７】
高速高電力ＭＯＳトランジスタは、様々なＩＣプロセス技法で作製することができる。たとえば、高速高電力ＭＯＳトランジスタは、シリコンの薄い層がシリコン酸化物またはガラスなどの絶縁体の上に形成されるシリコンオンインシュレータ（ＳＯＩ：silicon-on-insulator）ＩＣプロセスで作製することができる。その場合ＭＯＳトランジスタは、下部の埋め込み酸化膜層（ＢＯＸ：buried oxide layer）と四方のＳＴＩ壁によって形成されたそれ自体の絶縁酸化槽内のこの薄いシリコン層の上に作製することができる。ＢＯＸとＳＴＩ壁は漏れをブロックして、寄生容量を減らし、このことはＭＯＳトランジスタがより高い周波数で動作すること、および／またはよりよい効率を有することを可能にし得る。高速高電力ＭＯＳトランジスタはまた、標準的なバルクＣＭＯＳプロセスでも作製することができる。
【００１８】
図３は、ＳＯＩ  ＩＣプロセスで作製された高速高電力ＮＭＯＳトランジスタ３００の例示的な設計の断面図を示す。ＮＭＯＳトランジスタ３００は、Ｎ＋ソース３１０と、Ｎ＋ドレイン３２０と、アクティブゲート３３０と、トランジスタゲート酸化物３３２と、アクティブゲート３３０の下のＰボディ３５０とを含む。ドレイン３２０は、図２のＮＭＯＳトランジスタ２００におけるよりも、ＮＭＯＳトランジスタ３００において拡張され、ソース３１０からより遠くに離して配置される。Ｎ-Ｓｉボディ３６０は、Ｐボディ３５０とドレイン３２０との間に形成される。電界ゲート３４０は、アクティブゲート３３０の隣にＮ-Ｓｉボディ３６０上で形成される。電界ゲート３４０は、アクティブゲート３３０とドレイン３２０との間に配置される。トランジスタゲート酸化物３４２は、電界ゲート３４０とＮ-Ｓｉボディ３６０との間に形成される。ＮＭＯＳトランジスタ３００のすべての構成要素は、埋め込み酸化膜層（ＢＯＸ）３６２上に形成される。
【００１９】
ＮＭＯＳトランジスタ３００の動作を制御するために、Ｖgの電圧がアクティブゲート３３０に印加されてもよく、Ｖfの電圧が電界ゲート３４０に印加されてもよい。Ｖsの電圧がソース３１０に提供されてもよく、Ｖdの電圧がドレイン３２０によって供給されてもよい。
【００２０】
図４は、図３の高速高電力ＮＭＯＳトランジスタ３００のモデル３０２の断面図を示す。ＮＭＯＳトランジスタ３００は、（ｉ）増強モードで動作中のアクティブ電界効果トランジスタ（ＦＥＴ）３０４と、（ｉｉ）デプレションモードで動作中のＭＯＳバラクタ３０６から構成されていると見なすことができる。アクティブＦＥＴ３０４は低いＲonを有する。ＭＯＳバラクタ３０６は電界ゲートを含み、高いＶbdと高いドレイン電圧とを有する。アクティブＦＥＴ３０４とＭＯＳバラクタ３０６との組合せは、低いＲonと高いＶbdの両方を供給することができる。
【００２１】
図５は、ＳＯＩ  ＩＣプロセスで作製された高速高電力ＮＭＯＳトランジスタ５００の例示的な設計の３次元（３Ｄ）図を示す。ＮＭＯＳトランジスタ５００はまた、ＳＯＩ  ＮＭＯＳドレイン空乏増強トランジスタ（ｎ−ＤＤＥＴ：NMOS Drain Depletion Enhanced Transistor）と呼ばれてもよい。
【００２２】
ＮＭＯＳトランジスタ５００は、Ｎ＋ソース５１０と、Ｎ＋ドレイン５２０と、ポリ（ＰＯ）アクティブゲート５３０と、ポリ電界ゲート５４０とを含み、これらは図５に示すように形成することができる。アクティブゲート５３０および電界ゲート５４０は、ソース５１０およびドレイン５２０と平行に形成される。誘電体スペーサ５３４は、アクティブゲート５３０の両側に形成され、同じく電界ゲート５４０の両側にも形成される。交互に並んだＳＴＩストリップ５８２とドレイン・アクティブ・ストリップ５８４（図５では「ＮＷ」と標示されている）は、ＮＭＯＳトランジスタ５００のソース５１０、ドレイン５２０、ならびにゲート５３０および５４０を横切る方向に形成される。Ｐボディ５５０は、アクティブゲート５３０の下で埋め込み酸化膜（ＢＯＸ）層５６２上に形成される。Ｎ型低濃度ドープ拡散（Ｎ−ＬＤＤ：N-type lightly doped diffusion）領域５５２は、Ｐボディ５５０の両側に形成される。トランジスタゲート酸化物５３２は、アクティブゲート５３０とＰボディ５５０との間に形成される。ＢＯＸ５６２とＳＴＩ壁５６４とは、ＮＭＯＳトランジスタ５００のための絶縁酸化槽を形成する。
【００２３】
図５に示すように、ＮＭＯＳトランジスタ５００は、垂直の電界ゲート５４０と横方向のＳＴＩ電界効果とを含み得る。ＮＭＯＳトランジスタ５００は、標準的なＣＭＯＳ層とプロセスフローで作製されてもよい。最小のチャネル長と小型のデバイスレイアウト／フットプリントが、ＮＭＯＳトランジスタ５００のために達成可能であり得る。
【００２４】
図６は、図５の高速高電力ＮＭＯＳトランジスタ５００の平面図およびレイアウト設計を示す。ＮＭＯＳトランジスタ５００は、図５に示すようにＢＯＸ５６２と四方のＳＴＩストリップによって形成された絶縁酸化槽内に形成される。Ｐ形ウェル（Ｐ-ウェル）５７２は絶縁酸化槽の一方の側に形成され、Ｎ形ウェル（Ｎ-ウェル）５７４は絶縁酸化槽の他方の側に形成される。Ｐボディ５５０（図６に図示せず）は、Ｐ形ウェル５７２内のアクティブゲート５３０の下に形成される。ＳＴＩストリップ５８２は、ＳＴＩストリップ５８２とドレイン・アクティブ・ストリップ５８４との交互性が得られるように、Ｎ-ウェル５７４の内部にあるドレインアクティブ領域５８０内に形成される。
【００２５】
Ｎ＋領域５７８は絶縁酸化槽内に形成される。ソース５１０はＮ＋領域５７８の一方の側に形成され、ドレイン５２０はＮ＋領域５７８の他方の側に形成される。マーカー５７６は、マーカーエリア内部の電界ゲート５４０とドレイン５２０との間でのＮ＋の注入およびシリサイド化を防止するために使用される。マーカー５７６はドレインの金属化を防止することができ、これによってドレインを電界ゲート空乏に短絡することができ、したがって破壊電圧を増大させることができる。マーカー５７６の幅は、破壊電圧の評価に基づいて選択することができる。接点５９２はソース５１０上に形成され、接点５９４はドレイン５２０上に形成され、接点５９６はアクティブゲート５３０上に形成され、接点５９８は電界ゲート５４０上に形成される。
【００２６】
図６に示すように、アクティブゲートの長さはＬｇであり、電界ゲートの長さはＬｆであり、アクティブゲートと電界ゲートとの間の間隔はＳｐｏである。ゲートの長さはポリのみを含み、ポリの両側の誘電体スペーサは含まない。例示的な設計では、電界ゲートの長さはアクティブゲートの長さと等しいかまたはそれよりも大きく、すなわちＬｆ≧Ｌｇである。アクティブゲートと電界ゲートとは近接して配置するべきである。例示的な設計では、アクティブゲートと電界ゲートとの間の間隔は最小のポリ間隔の２倍未満である。電界ゲートの長さＬｆと間隔Ｓｐｏのために他の値もまた使用されてもよい。ＮＭＯＳトランジスタ５００のレイアウトデザインは標準的なＣＭＯＳマスク層を使用しており、したがって追加のマスクの費用は発生しない。
【００２７】
図７Ａは、図５の１つのドレインのアクティブストリップ５８４の中心に沿って伸びる線Ｃ−Ｃに沿った図５のＮＭＯＳトランジスタ５００の断面図を示す。この図では、Ｎ-ウェル（ＮＷ）５４４は、ドレイン・アクティブ・ストリップ５８４によってＮ−ＬＤＤ領域５５２からドレイン５２０まで形成される。電界ゲート５４０は、電界ゲート５４０の下に形成されたトランジスタゲート酸化物５４２によってＮ-ウェル５４４から絶縁されている。伝導経路は、アクティブゲート５３０の下のＰボディ５５０が反転される場合、Ｎ−ＬＤＤ領域５５２とＮ-ウェル５４４を介してドレイン５２０とソース５１０との間に形成することができる。
【００２８】
図７Ｂは、図５の１つのＳＴＩストリップ５８２の中心に沿って伸びる線Ａ−Ａに沿った図５のＮＭＯＳトランジスタ５００の断面図を示す。この図では、電界ゲート５４０はＳＴＩストリップ５８２上に形成される。
【００２９】
図７Ｃは、図５の電界ゲート５４０の中心に沿って伸びる線Ｂ−Ｂに沿った図５のＮＭＯＳトランジスタ５００の断面図を示す。この図は、ドレイン・アクティブ・ストリップ５８４と交互に並んだＳＴＩストリップ５８２を示す。電界ゲート５４０は、ＳＴＩストリップ５８２とドレイン・アクティブ・ストリップ５８４の上に、それらに対して横切る方向に形成される。ゲート酸化物５４２は、ドレイン・アクティブ・ストリップ５８４から電界ゲート５４０を絶縁する。ＳＴＩストリップ５８２は、高電圧動作の間、ドレイン・アクティブ・ストリップ５８４で電荷空乏を増大させる。
【００３０】
図８は、図５のＮＭＯＳトランジスタ５００のモデル８００の概略図を示す。モデル８００は、ＮＭＯＳトランジスタ５００のソース（Ｖs）とドレイン（Ｖd）とアクティブゲート（Ｖg）と電界ゲート（Ｖf）のための４つのノードを含む。ＮＭＯＳトランジスタ５００は、Ｖsノードとして機能するソースとＶgノードとして機能するゲートとを有するアクティブＦＥＴ８１０を用いてモデル化することができる。可変抵抗器８１２は、アクティブＦＥＴ８１０のドレインとＶdノードに結合される。可変キャパシタ８２２は、ＶfノードとＶdノードとの間で結合され、電界ゲートとドレインアクティブ空乏との間のフリンジングに起因する。より高いドレイン電圧で空乏がより多くなると、可変キャパシタ８２２の容量は小さくなり、可変抵抗器８１２の抵抗はより高くなり、電圧ブロッキング能力は高くなる。可変キャパシタ８２０は、ＶgノードとＶfノードとの間で結合され、アクティブゲートと電界ゲートとの間のフリンジングに起因する。キャパシタ８２０およびキャパシタ８２２はＮＭＯＳトランジスタ５００の寄生キャパシタであり、ＶgノードとＶdノードとの間の電圧分割器を形成する。外部キャパシタ８３０は、Ｖfノードに結合された一方の端部と、（図８に示すように）Ｖgノード、ＶsノードまたはＶdノードに結合された他方の端部とを有し得る。キャパシタ８３０は、電界ゲートで電圧を適切に設定するために使用することができる。抵抗ラダーなどの他の電圧分割器回路もまた、Ｖfノードで電圧を設定するために使用することができる。
【００３１】
例示的な構成では、入力ＲＦ信号は、アクティブＦＥＴ８１０のゲートであるＮＭＯＳトランジスタ５００のアクティブゲートに適用することができる。電界ゲート上の電圧は、キャパシタ８２０およびキャパシタ８２２によって形成される電圧分割器によって決定される。
【００３２】
０ボルトのゲート電圧は、オフ状態のＮＭＯＳトランジスタ５００のアクティブゲート５３０に印加することができる。この場合、電界ゲート５４０の電圧（Ｖf）は、以下の式として表すことができる：
【数３】
0005684410.tif 000004
【００３３】
式中、Ｃf1はキャパシタ８２０の容量であり、
Ｃfdはキャパシタ８２２の容量であり、
ＶdはＮＭＯＳトランジスタ５００のドレイン電圧である。
【００３４】
式（３）に示すように、電界ゲート５４０のＶf電圧は、ドレイン電圧の一部分であり、この一部分はキャパシタ８２０およびキャパシタ８２２の値によって決まる。式（３）は、キャパシタ８３０が存在しないと仮定している。ドレイン電圧は、キャパシタ８２０、８２２および／または８３０の適切な値を選択することによって、電界ゲート５４０の間に分配することができる。
【００３５】
図５のＮＭＯＳトランジスタ５００は、（ｉ）低濃度ドープドレインアクティブ５８０と、（ｉｉ）ドレイン・アクティブ・ストリップ５８４を形成するためのアクティブドレイン領域５８０内の誘電ＳＴＩストリップ５８２と、（ｉｉｉ）ドレインアクティブ領域５８０および誘電ＳＴＩストリップ５８２上の電界ゲート５４０とを作り出すことによって、高速高電力を実現することができる。ＳＴＩストリップ５８２と、ドレイン・アクティブ・ストリップ５８４と、電界ゲート５４０とは３Ｄ空乏電界クランプを形成する。
【００３６】
図９（Ａ）は、たとえば、十分に高い電圧をアクティブゲートに印加することによってオンになった場合の図５のＮＭＯＳトランジスタ５００の動作を示す。たとえば、アクティブゲート５３０のゲート電圧はドレイン電圧に設定することができるので、Ｖｇ＝Ｖｆ＝Ｖｄである。オン状態で、反転チャネルはアクティブゲートの下に形成される。電界ゲートは下に高導電性のドレインアクティブ領域を作り出すように自己バイアスされ、したがってトランジスタをオン-コンダクタンス（on-conductance）に保つ。電界ゲートの下のドレイン・アクティブ・ストリップは、薄いゲート酸化物の下の蓄積導電層を電界ゲートの下に形成し、低いＲonを支持する。
【００３７】
図９（Ｂ）は、たとえば、０ＶをＮＭＯＳトランジスタ５００のアクティブゲートとソースに印加することによってオフになった場合の図５のＮＭＯＳトランジスタ５００の動作を示す。オフ状態で、アクティブゲートの下のＮ拡散領域は十分に空乏化し、アクティブゲートの下に反転チャネルは存在しない。電界ゲートの下の薄いゲート酸化物上のＶｆ−Ｖｄの負電位とＳＴＩストリップによって、十分に空乏化したＮ-ウェル領域が生じる。電界ゲートの下のドレインアクティブ領域は、強い空乏（またはピンチオフ）にある。これは、高電圧を見ることからアクティブゲートを保護し、高Ｖｄｄを支持する。３Ｄ電界空乏クランプはゲート／ドレインの端部で見られる電界を大幅に減らし、この電圧降下をドレイン・アクティブ・ストリップの間で再分配する。このことは、ドレインで実質的により高い電圧が存在することを可能にし、それによってＮＭＯＳトランジスタ５００のために高い破壊電圧を供給する。
【００３８】
簡単にするために、上記の説明は１つの電界ゲートが存在する場合のものである。一般に、高いＶbdは、（ｉ）ドレインをソースからより遠くに離して移動することと、（ｉｉ）ドレインとソースとの間でアクティブゲートに近接して１つまたは複数の電界ゲートを形成することによって得ることができる。電界ゲート（複数可）は自己バイアスされ得る。いくつかのＳＴＩストリップは、１つまたは複数の電界ゲートの下で、拡張されたドレインアクティブ領域に形成することができる。
【００３９】
図１０は、アクティブゲート１０３０と、２つの電界ゲート１０４０と１０４２とを備えた高速高電力ＮＭＯＳトランジスタ１０００の例示的な設計の平面図を示す。２つの電界ゲートは、（図１０に示すように）Ｌｆの同じ長さを有しても、または異なる長さを有してもよい。電界ゲート１０４０は、アクティブゲート１０３０からのＳｐｏの距離に配置することができる。電界ゲート１０４２は、（図１０に示すように）電界ゲート１０４０からの同じＳｐｏの距離に配置されてもよく、または電界ゲート１０４０からの異なる距離に配置されてもよい。
【００４０】
図１０はまた、ＮＭＯＳトランジスタ１０００の様々な寄生キャパシタも示す。Ｃf1の値を備えた寄生キャパシタ１０５２は、アクティブゲート１０３０と電界ゲート１０４０との間に配置される。Ｃf2の値を備えた寄生キャパシタ１０５４は、２つの電界ゲート１０４０と電界ゲート１０４２との間に配置される。Ｃfdの値を備えた寄生キャパシタ１０５６は、電界ゲート１０４２とドレインとの間に配置される。
【００４１】
０ボルトのゲート電圧は、オフ状態のＮＭＯＳトランジスタ１０００のアクティブゲート１０３０に印加することができる。この場合、電界ゲート１０４０の電圧（Ｖf1）と電界ゲート１０４２の電圧（Ｖf2）は、以下の式として表すことができる。
【数４】
0005684410.tif 000005
【数５】
0005684410.tif 000006
【００４２】
式中、Ｃf1＝Ｃf2＝Ｃo、Ｃfd＝Ｃs、ｋ＝Ｃs／Ｃoであり、
ＶdはＮＭＯＳトランジスタ１０００のドレイン電圧である。
【００４３】
式（４）および式（５）に示すように、電界ゲート１０４０のＶf1電圧はドレイン電圧の半分未満であり、電界ゲート１０４２のＶf2電圧はＶf1電圧とドレイン電圧との間にある。一般に、ドレイン電圧は任意の数の電界ゲートの間で分配することができる。電界ゲートの数は、予想される最大ドレイン電圧に基づいて選択することができる。各電界ゲート領域の下にドレイン電圧降下を分割することによって、破壊電圧を増加させるために（したがって、より高い最大ドレイン電圧を処理するために）より多くの電界ゲートを使用することができる。
【００４４】
図１１は、ＳＯＩ  ＩＣプロセスで作製された高速高電力ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ１１００の例示的な設計の３Ｄ図を示す。ＰＭＯＳトランジスタ１１００また、ＳＯＩ  ＰＭＯＳドレイン空乏増強トランジスタ（ｎ−ＤＤＥＴ）呼ばれてもよい。ＰＭＯＳトランジスタ１１００は、Ｐ＋ソース１１１０と、Ｐ＋ドレイン１１２０と、アクティブゲート１１３０と、電界ゲート１１４０とを含み、これらは図１１に示すように形成することができる。アクティブゲート１１３０および電界ゲート１１４０は、ソース１１１０およびドレイン１１２０と平行に形成される。誘電体スペーサ１１３４は、アクティブゲート１１３０の両側に形成され、同じく電界ゲート１１４０の両側にも形成される。Ｎボディ１１５０は、アクティブゲート１１３０の下で埋め込み酸化膜（ＢＯＸ）層１１６２上に形成される。トランジスタゲート酸化物１１３２は、アクティブゲート領域１１３０とＮボディ１１５０との間に形成される。Ｐ形低濃度ドープ拡散（Ｐ−ＬＤＤ）領域１１５２は、Ｎボディ１１５０の両側に形成される。交互に並んだＳＴＩストリップ１１８２とドレイン・アクティブ・ストリップ１１８４（図１１では「ＰＷ」と標示されている）は、ＰＭＯＳトランジスタ１１００のソース１１１０、ドレイン１１２０、ならびにゲート１１３０および１１４０を横切る方向に形成される。
【００４５】
図５および図１１に示すように、ＰＭＯＳトランジスタ１１００は、（ｉ）ＮＭＯＳトランジスタ５００のＮ形拡散をＰＭＯＳトランジスタ１１００のＰ形拡散と置き換えることと、（ｉｉ）ＮＭＯＳトランジスタ５００のＰボディ５５０をＰＭＯＳトランジスタ１１００のＮボディ１１５０と置き換えることと、（ｉｉｉ）ＮＭＯＳトランジスタ５００のＮ−ＬＤＤ領域５５２をＰＭＯＳトランジスタ１１００のＰ−ＬＤＤ領域１１５２と置き換えることによって得ることができる。ＰＭＯＳトランジスタ１１００の動作原理とレイアウト設計の特徴は、逆極性ではあるが、ＮＭＯＳトランジスタ５００のものと同様であってもよい。
【００４６】
図１２は、標準的なバルクＣＭＯＳプロセスで作製された高速高電力ＮＭＯＳトランジスタ１２００の例示的な設計の３Ｄ図を示す。ＮＭＯＳトランジスタ１２００はまた、バルクｎ−ＤＤＥＴと呼ばれてもよい。ＮＭＯＳトランジスタ１２００は、Ｎ＋ソース１２１０と、Ｎ＋ドレイン１２２０と、アクティブゲート１２３０と、電界ゲート１２４０とを含み、これらは図１２に示すように形成することができる。アクティブゲート１２３０および電界ゲート１２４０は、ソース１２１０およびドレイン１２２０と平行に形成される。誘電体スペーサ１２３４は、アクティブゲート１２３０の両側に形成され、同じく電界ゲート１２４０の両側にも形成される。Ｐ形ウェル（ＰＷ）１２５０は、アクティブゲート１２３０の下でＰ形基板１２６２上に形成される。Ｎ形ウェル（ＮＷ）１２６０は電界ゲート１２４０の下に形成され、ＮＭＯＳトランジスタ１２００のためのドレインアクティブ領域として動作する。トランジスタゲート酸化物１２３２は、アクティブゲート１２３０とＰ-ウェル１２５０との間に形成される。Ｎ−ＬＤＤ領域１２５２は、ソース１２１０の隣で、アクティブゲート１２３０のための誘導体スペーサ１２３４の下に形成される。交互に並んだＳＴＩストリップ１２８２とドレイン・アクティブ・ストリップ１２８４は、ＮＭＯＳトランジスタ１２００のソース１２１０、ドレイン１２２０、ならびにゲート１２３０および１２４０を横切る方向に形成される。
【００４７】
図１３は、標準的なバルクＣＭＯＳプロセスで作製された高速高電力ＰＭＯＳトランジスタ１３００の例示的な設計の３Ｄ図を示す。ＰＭＯＳトランジスタ１３００はまた、バルクｐ−ＤＤＥＴと呼ばれてもよい。ＰＭＯＳトランジスタ１３００は、Ｐ＋ソース１３１０と、Ｐ＋ドレイン１３２０と、アクティブゲート１３３０と、電界ゲート１３４０とを含み、これらは図１３に示すように形成することができる。アクティブゲート１３３０および電界ゲート１３４０は、ソース１３１０およびドレイン１３２０と平行に形成される。誘電体スペーサ１３３４は、アクティブゲート１３３０の両側に形成され、同じく電界ゲート１３４０の両側にも形成される。Ｎ形ウェル１３５０はアクティブゲート１３３０の下に形成され、Ｐ形ウェル１３６０は電界ゲート１３４０の下に形成される。Ｎ形ウェル１３５０とＰ形ウェル１３６０は、Ｐ形基板１３６４上に形成された深いＮ形ウェル１３６２上に形成される。Ｎ形ウェル（Ｎ-ウェル）１３６２は、絶縁のためのガードリングを供給する。トランジスタゲート酸化物１３３２は、アクティブゲート１３３０とＮ-ウェル１３５０との間に形成される。Ｐ−ＬＤＤ領域１３５２は、ソース１３１０の隣で、アクティブゲート１３３０のための誘導体スペーサ１３３４の下に形成される。交互に並んだＳＴＩストリップ１３８２とドレイン・アクティブ・ストリップ１３８４は、ＰＭＯＳトランジスタ１３００のソース１３１０、ドレイン１３２０、ならびにゲート１３３０および１３４０を横切る方向に形成される。
【００４８】
図１２および図１３に示すように、ＰＭＯＳトランジスタ１３００の動作原理とレイアウト設計の特徴は、逆極性ではあるが、ＮＭＯＳトランジスタ１２００のものと同様であってもよい。ＮＭＯＳトランジスタ１２００とＰＭＯＳトランジスタ１３００は、標準的なＣＭＯＳ層とプロセスフローを使用して作製されてもよい。最小のチャネル長と小型のデバイスレイアウト／フットプリントが、ＮＭＯＳトランジスタ１２００とＰＭＯＳトランジスタ１３００ために達成可能であり得る。
【００４９】
本明細書で説明する高速高電力ＭＯＳトランジスタは、様々な利点を有し得る。第１に、これらのＭＯＳトランジスタは、標準的なＭＯＳトランジスタよりも高い電力／電圧と速い速度とを有し得る。第２に、これらのＭＯＳトランジスタはコンパクトなレイアウトで実装することができる。第３に、これらのＭＯＳトランジスタは、電力増幅器が単一のトランジスタで設計されることを可能にし得、これによって、しばしば積層トランジスタで実装された電力増幅器に関連するより高度な複雑性とより低い効率を回避することができる。第４に、これらのＭＯＳトランジスタは、標準的なＣＭＯＳプロセスフローと互換性のある層およびＩＣプロセスステップで作製することができ、それによりマスクおよび／または複雑なＩＣプロセスステップを追加することなく、ＣＭＯＳの自己整合およびチャネルスケーリング機能を利用する。したがって、これらのＭＯＳトランジスタはコンパクトなＣＭＯＳロジックＩＣ上で作製され、一体化され得る。第５に、これらのＭＯＳトランジスタは、よりコスト効果的であり得る、マスクまたはＩＣプロセスステップを追加しないコンパクトな電力増幅器のセル設計を可能にし得る。第６に、これらのＭＯＳトランジスタは、１つのＩＣプロセス技法から別の技法への広範なカスタマイゼーションを伴わずに、ＳＯＩとバルクＣＭＯＳプロセスの両方で作製することができる。これらのＭＯＳトランジスタを用いて他の利点を得ることもできる。一般に、これらのＭＯＳトランジスタはより小型でより安価であり得、また従来のＭＯＳトランジスタよりも優れた性能を有し得る。
【００５０】
本明細書で説明する高速高電力ＭＯＳトランジスタは、電力増幅器および他のアクティブ回路のために使用することができる。これらのＭＯＳトランジスタが使用され得るいくつかの例示的な回路について以下で説明する。
【００５１】
図１４は、ワイヤレス通信デバイス１４００の例示的な設計のブロック図を示す。この例示的な設計では、ワイヤレスデバイス１４００は、データプロセッサ１４１０とトランシーバ１４２０とＰＭＩＣ１４８０とを含む。トランシーバ１４２０は、双方向ワイヤレス通信をサポートする送信機１４３０と受信機１４５０とを含む。一般に、ワイヤレスデバイス１４００は、任意の数の通信システムおよび任意の数の周波数帯域のための任意の数の送信機と任意の数の受信機と、任意の数のアンテナとを含み得る。
【００５２】
送信経路で、データプロセッサ１４１０は送信されるべきデータを処理する。デジタルアナログコンバータ（ＤＡＣ）１４１４は処理済みデータを受信し、アナログ出力信号を送信機１４３０に供給する。送信機１４３０内で、アナログ出力信号は、増幅器（Ａｍｐ）１４３２によって増幅され、デジタルアナログ変換によって生じる画像を除去するためにローパスフィルタ１４３４によってフィルタ処理され、可変利得増幅器（ＶＧＡ）１４３６によって増幅され、アップコンバータ１４３８によってベースバンドからＲＦにアップコンバートされる。アップコンバートされた信号は、フィルタ１４４０によってフィルタ処理され、ドライバ増幅器１４４２と電力増幅器１４４４とによってさらに増幅され、スイッチ／デュプレクサ１４４６を介してルーティングされ、アンテナ１４４８を介して送信される。
【００５３】
受信経路では、アンテナ１４４８は、基地局および／または他の送信機局から信号を受信し、受信信号を供給し、その受信信号は、スイッチ／デュプレクサ１４４６を介してルーティングされ、受信機１４５０に供給される。受信機１４５０内で、受信信号は、低雑音増幅器（ＬＮＡ）１４５２によって増幅され、バンドパスフィルタ１４５４によってフィルタ処理され、ダウンコンバータ１４５６によってＲＦからベースバンドにダウンコンバートされる。ダウンコンバートされた信号は、ＶＧＡ１４５８によって増幅され、ローパスフィルタ１４６０によってフィルタ処理され、アナログ入力信号を取得するために増幅器１４６２によって増幅され、そのアナログ入力信号はデータプロセッサ１４１０に供給される。アナログデジタルコンバータ（ＡＤＣ）１４１６はアナログ入力信号をデジタル化し、データプロセッサ１４１０によって処理されるためのサンプルを供給する。
【００５４】
図１４に、１つの段においてＲＦとベースバンドとの間で信号を周波数変換する直接変換アーキテクチャを実装する送信機１４３０と受信機１４５０とを示す。送信機１４３０および／または受信機１４５０は、複数の段においてＲＦとベースバンドとの間で信号を周波数変換するスーパーヘテロダインアーキテクチャをも実装し得る。局部発振器（ＬＯ）発生器１４７０は、送信ＬＯ信号および受信ＬＯ信号を発生させ、それぞれアップコンバータ１４３８およびダウンコンバータ１４５６に供給する。位相ロックループ（ＰＬＬ）１４７２は、データプロセッサ１４１０から制御情報を受信し、ＬＯ発生器１４７０に制御信号を供給して、適切な周波数で送信および受信ＬＯ信号を発生する。ＰＭＩＣ１４８０は、バッテリ電圧（Ｖｂａｔ）および／または電源電圧（Ｖｐｓ）を受信し、データプロセッサ１４１０およびトランシーバ１４２０のために供給電圧を発生する。
【００５５】
図１４に、例示的なトランシーバ設計を示す。概して、送信機１４３０および受信機１４５０中の信号の調節は、増幅器、フィルタ、ミキサなどの１つまたは複数の段によって実行され得る。これらの回路は、図１４に示す構成とは異なって構成され得る。さらに、図１４に示されていない他の回路も送信機および受信機において使用され得る。たとえば、図１４中の様々なアクティブ回路を整合させるために、整合回路が使用され得る。また、図１４中のいくつかの回路が省略され得る。トランシーバ１４２０の全部または一部分が、１つまたは複数のアナログＩＣ、ＲＦ  ＩＣ（ＲＦＩＣ）、混合信号ＩＣなどの上で実装され得る。たとえば、送信機１４３０中の増幅器１４３２から電力増幅器１４４４までがＲＦＩＣ上で実装され得る。また、ドライバ増幅器１４４２および電力増幅器１４４４がＲＦＩＣの外部の別のＩＣ上で実装され得る。
【００５６】
本明細書で説明する高速高電力ＭＯＳトランジスタは、ワイヤレスデバイス１４００内の様々なアクティブ回路のために使用することができる。たとえば、これらのＭＯＳトランジスタは、電力増幅器１４４４、ドライバ増幅器１４４２、ＬＯ発生器１４７０、ＤＡＣ１４１４、ＡＤＣ１４１６、ＰＭＩＣ１４７０などのために使用することができる。
【００５７】
例示的な設計では、装置（たとえば、ＩＣ、ワイヤレスデバイスなど）は、ソースと、出力信号を供給するためのドレインと、入力信号を受信するためのアクティブゲートとを備えた半導体デバイス（たとえば、ＭＯＳトランジスタ）を備え得る。半導体デバイスは、アクティブゲートとドレインとの間に配置された少なくとも１つの電界ゲート（たとえば、図５の電界ゲート５４０）をさらに備え得る。半導体デバイスはまた、（ｉ）少なくとも１つの電界ゲートを横切る方向に形成された少なくとも１つのＳＴＩストリップ（たとえば、図５のＳＴＩストリップ５８２）と、（ｉｉ）少なくとも１つのＳＴＩストリップに平行に、そして交互に形成された少なくとも１つのドレイン・アクティブ・ストリップ（たとえば、図５のドレイン・アクティブ・ストリップ５８４）とを備え得る。半導体デバイスは、たとえば図３および図４に示すように、アクティブＦＥＴとＭＯＳバラクタの組合せによってモデル化することができる。アクティブゲートはアクティブＦＥＴを制御し、少なくとも１つの電界ゲートはＭＯＳバラクタを制御する。半導体デバイスは低オン抵抗を有してもよく、それは入力信号に基づいて決定することができる。半導体デバイスはまた、アクティブＦＥＴとＭＯＳバラクタとの組合せにより高い電圧を処理することができ得る。
【００５８】
例示的な設計では、半導体デバイスは、たとえば図６に示すように単一の電界ゲートを備え得る。別の例示的な設計では、半導体デバイスは、たとえば図１０に示すように複数の電界ゲートを備え得る。例示的な設計では、各電界ゲートはアクティブゲートの長さと等しいかまたはそれよりも長い長さを有し得る。例示的な設計では、各電界ゲートは、アクティブゲートまたは別の電界ゲートから最小ポリ間隔の２倍よりも小さいかまたはそれに等しい間隔で配置することができる。例示的な設計では、各電界ゲートは異なる電圧を有してもよく、それはアクティブゲートの第１の電圧とドレインの第２の電圧に基づいて決定することができる。キャパシタは電界ゲートのゲート電圧を調整するために使用することができ、電界ゲートに結合された第１の端部と、アクティブゲートまたはソースに結合された第２の端部とを有し得る。
【００５９】
例示的な設計では、少なくとも１つのドレイン・アクティブ・ストリップは、アクティブゲートとドレインとの間のドレインアクティブ領域（たとえば、図６のドレインアクティブ領域５８０）内に形成することができる。例示的な設計では、少なくとも１つのＳＴＩストリップは、たとえば図６に示すように、ドレインとアクティブゲートとの間に伸びてもよい。
【００６０】
例示的な設計では、Ｐ形またはＮ形ウェル（たとえば、ＰボディまたはＮボディ）は、たとえば図５、図１１、図１２または図１３に示すようにアクティブゲートの下に形成することができる。トランジスタゲート酸化物層は、アクティブゲートとＰ形またはＮ形ウェルとの間に形成することができる。トランジスタゲート酸化物層はまた、たとえば図７Ｃに示すように、各電界ゲートと各ドレイン・アクティブ・ストリップとの間に形成することができる。
【００６１】
例示的な設計では、半導体デバイスは、たとえば図５または図１２に示すように、Ｎ形ソースとＮ形ドレインとを有するＮＭＯＳトランジスタを備え得る。別の例示的な設計では、半導体デバイスは、たとえば図１１または図１３に示すように、Ｐ形ソースとＰ形ドレインとを有するＰＭＯＳトランジスタを備え得る。例示的な設計では、半導体デバイスは、たとえば図５または図１１に示すように、ＳＯＩ  ＩＣプロセスで、埋め込み酸化膜層上に作製することができる。別の例示的な設計では、半導体デバイスは、たとえば図１２または図１３に示すように、バルクＣＭＯＳ  ＩＣプロセスで作製することができる。
【００６２】
別の例示的な設計では、ＩＣは、ソースとドレインとアクティブゲートとを備えた半導体デバイス（たとえば、ＭＯＳトランジスタ）を備え得る。半導体デバイスは、アクティブゲートとドレインとの間に配置された少なくとも１つの電界ゲートと、少なくとも１つの電界ゲートを横切る方向に形成された少なくとも１つのＳＴＩストリップと、少なくとも１つのＳＴＩストリップに平行に、そして交互に形成された少なくとも１つのドレイン・アクティブ・ストリップとをさらに備え得る。例示的な設計では、ＩＣは、たとえば図５または図１１に示すように、上にソースとドレインと少なくとも１つのＳＴＩストリップと少なくとも１つのドレイン・アクティブ・ストリップとが形成される埋め込み酸化膜層をさらに備え得る。別の例示的な設計では、ＩＣは、たとえば図１２に示すように、（ｉ）上にソースとアクティブゲートが形成されるＰ形ウェル（ＰＷ）と、（ｉｉ）上にドレインと少なくとも１つの電界ゲートと少なくとも１つのＳＴＩストリップと少なくとも１つのドレイン・アクティブ・ストリップとが形成されるＮ形ウェル（ＮＷ）とをさらに備え得る。さらに別の例示的な設計では、ＩＣは、たとえば図１３に示すように、（ｉ）上にソースとアクティブゲートが形成されるＮ形ウェルと、（ｉｉ）上にドレインと少なくとも１つの電界ゲートと少なくとも１つのＳＴＩストリップと少なくとも１つのドレイン・アクティブ・ストリップとが形成されるＰ形ウェルとをさらに備え得る。
【００６３】
さらに別の例示的な設計では、装置（たとえば、ワイヤレスデバイス、ＩＣなど）は、ソースとドレインとアクティブゲートとを有する半導体デバイスを備えたアクティブ回路を備え得る。半導体デバイスは、アクティブゲートとドレインとの間に配置された少なくとも１つの電界ゲートと、少なくとも１つの電界ゲートを横切る方向に形成された少なくとも１つのＳＴＩストリップと、少なくとも１つのＳＴＩストリップに平行に、そして交互に形成された少なくとも１つのドレイン・アクティブ・ストリップとをさらに有し得る。アクティブ回路は電力増幅器、ＰＭＩＣ、スイッチ、ＤＡＣ、ＡＤＣなどを備え得る。
【００６４】
図１５に、高速高電力半導体デバイスを作製するためのプロセス１５００の例示的な設計を示す。半導体デバイスのソースは、たとえばＮ＋領域またはＰ＋領域によって形成することができる。半導体デバイスのドレインは、たとえば別のＮ＋領域または別のＰ＋領域によって形成することができる。半導体デバイスのアクティブゲートは、たとえばソースおよびドレインに対して平行に形成することができる。半導体デバイスの少なくとも１つの電界ゲートは、アクティブゲートとドレインとの間に形成することができる（ブロック１５１２）。少なくとも１つのＳＴＩストリップは、少なくとも１つの電界ゲートを横切る方向に形成することができる（ブロック１５１４）。少なくとも１つのドレイン・アクティブ・ストリップは、少なくとも１つのＳＴＩストリップに平行に、そして交互に形成することができる（ブロック１５１６）。
【００６５】
例示的な設計では、ソースとドレインと少なくとも１つのＳＴＩストリップと少なくとも１つのドレイン・アクティブ・ストリップとは、たとえば図５または図１１に示すように埋め込み酸化膜層上に形成することができる。別の例示的な設計では、たとえば図１２に示すように、ソースとアクティブゲートとはＰ形ウェル上に形成することができ、ドレインと少なくとも１つの電界ゲートと少なくとも１つのＳＴＩストリップと少なくとも１つのドレイン・アクティブ・ストリップとはＮ形ウェル上に形成することができる。さらに別の例示的な設計では、たとえば図１３に示すように、ソースとアクティブゲートとはＮ形ウェル上に形成することができ、ドレインと少なくとも１つの電界ゲートと少なくとも１つのＳＴＩストリップと少なくとも１つのドレイン・アクティブ・ストリップとはＰ形ウェル上に形成することができる。
【００６６】
本明細書で説明する高速高電力半導体デバイスは、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、特定用途向け集積回路（ＡＳＩＣ）、電子デバイスなどの上に実装することができる。高速高電力半導体デバイスはまた、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ：bipolar junction transistor）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ：heterojunction bipolar transistor）、高電子移動度トランジスタ（ＨＥＭＴ：high electron mobility transistor）、ＳＯＩなどの様々なＩＣプロセス技法で作製することもできる。
【００６７】
本明細書で説明する高速高電力半導体デバイスを実装する装置は、スタンドアロンデバイスであり得、またはより大きいデバイスの一部であり得る。装置は、（ｉ）スタンドアロンＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含み得る１つまたは複数のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）などのＲＦＩＣ、（ｉｖ）移動局モデム（ＭＳＭ）などのＡＳＩＣ、（ｖ）他のデバイス内に埋め込まれ得るモジュール、（ｖｉ）受信機、セルラー電話、ワイヤレスデバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他であり得る。
【００６８】
１つまたは複数の例示的な設計では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装することができる。ソフトウェアで実装する場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶するか、あるいはコンピュータ可読媒体を介して送信することができる。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体とコンピュータ通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスできる任意の利用可能な媒体でよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、あるいは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、もしくは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用でき、コンピュータによってアクセスできる任意の他の媒体を備えることができる。さらに、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk）およびディスク（disc）は、通常はディスク（disk）が磁気的にデータを再生し、一方、ディスク（disc）がレーザによって光学的にデータを再生する場合に、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、およびブルーレイディスク（登録商標）を含む。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
【００６９】
本開示の前述の説明は、いかなる当業者でも本開示を作成または使用することができるように提供される。本開示への様々な修正が当業者には容易に明らかになり、本明細書で定義した一般的な原理は、本開示の範囲から逸脱することなく他の変形形態に適用できる。したがって、本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示する原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
アクティブゲートとドレインとの間に配置された少なくとも１つの電界ゲートと、
前記少なくとも１つの電界ゲートを横切る方向に形成された少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップと、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に形成された少なくとも１つのドレイン・アクティブ・ストリップと、
を備える、装置。
［Ｃ２］
前記少なくとも１つの電界ゲートは単一の電界ゲートを備える、Ｃ１に記載の装置。
［Ｃ３］
前記少なくとも１つの電界ゲートの各々は、前記アクティブゲートの長さと等しいかまたはそれよりも長い長さを有する、Ｃ１に記載の装置。
［Ｃ４］
各電界ゲートは、前記アクティブゲートまたは別の電界ゲートから最小ポリ間隔の２倍よりも小さいかまたはそれに等しい間隔で配置される、Ｃ１に記載の装置。
［Ｃ５］
前記少なくとも１つのドレイン・アクティブ・ストリップは、前記アクティブゲートと前記ドレインとの間のドレインアクティブ領域内に形成される、Ｃ１に記載の装置に記載の装置。
［Ｃ６］
前記少なくとも１つのＳＴＩストリップは、前記ドレインと前記アクティブゲートとの間に伸びる、Ｃ１に記載の装置。
［Ｃ７］
前記半導体デバイスは、
前記アクティブゲートの下に形成されたＰ形またはＮ形ウェルと、
前記アクティブゲートと前記Ｐ形またはＮ形ウェルとの間に形成されたトランジスタゲート酸化物層とをさらに備える、Ｃ１に記載の装置。
［Ｃ８］
前記半導体デバイスは、
各電界ゲートと各ドレイン・アクティブ・ストリップとの間に形成されたトランジスタゲート酸化物層をさらに備える、Ｃ１に記載の装置。
［Ｃ９］
前記少なくとも１つの電界ゲートの各々は、前記アクティブゲートの第１の電圧と前記ドレインの第２の電圧に基づいて決定された異なる電圧を有する、Ｃ１に記載の装置。
［Ｃ１０］
前記アクティブゲートまたはソースに結合された第１の端部と、前記少なくとも１つの電界ゲートのうちの１つに結合された第２の端部とを有するキャパシタをさらに備える、Ｃ１に記載の装置。
［Ｃ１１］
前記アクティブゲートが電界効果トランジスタ（ＦＥＴ）を制御し、前記少なくとも１つの電界ゲートが金属酸化物半導体（ＭＯＳ）バラクタ（ＶＡＲ）を制御する、Ｃ１に記載の装置。
［Ｃ１２］
前記半導体デバイスは、Ｎ形ソースとＮ形ドレインとを有するＮチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを備える、Ｃ１に記載の装置。
［Ｃ１３］
前記半導体デバイスは、Ｐ形ソースとＰ形ドレインとを有するＰチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを備える、Ｃ１に記載の装置。
［Ｃ１４］
前記半導体デバイスは、シリコンオンインシュレータ（ＳＯＩ）集積回路（ＩＣ）プロセスで埋め込み酸化膜層上に作製される、Ｃ１に記載の装置。
［Ｃ１５］
前記半導体デバイスは、バルク相補型金属酸化物半導体（ＣＭＯＳ）集積回路（ＩＣ）プロセスで作製される、Ｃ１に記載の装置。
［Ｃ１６］
前記少なくとも１つの電界ゲートと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとを有する半導体デバイスを備えるアクティブ回路をさらに備える、Ｃ１に記載の装置。
［Ｃ１７］
前記アクティブ回路は電力増幅器を備える、Ｃ１６に記載の装置。
［Ｃ１８］
前記装置は集積回路を備える、Ｃ１に記載の装置。
［Ｃ１９］
アクティブゲートとドレインとの間に少なくとも１つの電界ゲートを形成することと、
前記少なくとも１つの電界ゲートを横切る方向に少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップを形成することと、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に、少なくとも１つのドレイン・アクティブ・ストリップを形成することと、
を備える、方法。
［Ｃ２０］
上にソースと前記ドレインと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成される埋め込み酸化膜層を形成することをさらに備える、Ｃ１９に記載の方法。
［Ｃ２１］
上にソースと前記アクティブゲートとが形成されるＰ形ウェルを形成することと、
上に前記ドレインと前記少なくとも１つの電界ゲートと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成されるＮ形ウェルを形成することと、
をさらに備える、Ｃ１９に記載の方法。
［Ｃ２２］
上にソースと前記アクティブゲートとが形成されるＮ形ウェルを形成することと、
上に前記ドレインと前記少なくとも１つの電界ゲートと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成されるＰ形ウェルを形成することと、
をさらに備える、Ｃ１９に記載の方法。
［Ｃ２３］
アクティブゲートとドレインとの間に少なくとも１つの電界ゲートを形成するための手段と、
前記少なくとも１つの電界ゲートを横切る方向に少なくとも１つのシャロー・トレンチ・アイソレーション（ＳＴＩ）ストリップを形成するための手段と、
前記少なくとも１つのＳＴＩストリップに平行に、そして交互に、少なくとも１つのドレイン・アクティブ・ストリップを形成するための手段と、
を備える、装置。
［Ｃ２４］
上にソースと前記ドレインと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成される埋め込み酸化膜層を形成するための手段をさらに備える、Ｃ２３に記載の装置。
［Ｃ２５］
上にソースと前記アクティブゲートとが形成されるＰ形ウェルを形成するための手段と、
上に前記ドレインと前記少なくとも１つの電界ゲートと前記少なくとも１つのＳＴＩストリップと前記少なくとも１つのドレイン・アクティブ・ストリップとが形成されるＮ形ウェルを形成するための手段と、
をさらに備える、Ｃ２３に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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