(57)【特許請求の範囲】
【請求項１】
半導体基板と、その主面上に設けられた再配線層と、第１入出力端子、第２入出力端子およびグランド端子を含む複数の端子電極と、を有し、
前記再配線層に、前記第１入出力端子および前記第２入出力端子にそれぞれ接続された一対のキャパシタ電極と、前記一対のキャパシタ電極間に配置された強誘電体薄膜とで構成される強誘電体薄膜型の可変容量素子部が形成されており、
前記半導体基板に、前記第１入出力端子または第２入出力端子と前記グランド端子との間に接続されたＥＳＤ保護素子が形成されている、
ことを特徴とする、可変容量デバイス。
【請求項２】
前記半導体基板の主面には、前記ＥＳＤ保護素子を前記グランド端子と前記第１入出力端子または前記第２入出力端子とに接続するための電極パッドが設けられており、この電極パッドはWまたはWSiで形成されている、請求項１に記載の可変容量デバイス。
【請求項３】
平面視で、前記可変容量素子部は、前記ＥＳＤ保護素子および前記電極パッドと重ならない位置に設けられている、請求項２に記載の可変容量デバイス。
【請求項４】
前記可変容量素子部と制御電圧印加端子との間に抵抗素子が設けられており、前記抵抗素子は、前記再配線層のうち、前記可変容量素子部が設けられた層に関して前記半導体基板とは反対側の層に形成されている、請求項１〜３のいずれかに記載の可変容量デバイス。
【請求項５】
前記可変容量素子部と前記半導体基板との間には絶縁層が設けられている、請求項１〜４のいずれかに記載の可変容量デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＲＦＩＤ（RadioFrequency Identification）システムや近距離無線通信（ＮＦＣ：Near FieldCommunication）システム等の通信装置に用いられる可変容量デバイスに関するものである。
【背景技術】
【０００２】
従来、特許文献１，２などにおいて、制御電圧の印加により誘電率が変化する可変容量素子が提案されている。これらの可変容量素子は、金属、強誘電体材料、金属の積層構造（ＭＩＭ構造）をとり、低電圧で大きな容量変化量が得られるように薄膜の強誘電体を備えている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第４５０２６０９号公報
【特許文献２】特許第５０００６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
強誘電体膜を備える可変容量素子は、MEMSによる可変容量素子や可変容量ダイオードのような半導体の可変容量素子に比べて、耐ＥＳＤ（Electro-Static Discharge）特性が低いことがその欠点とされてきた。【０００５】
強誘電体膜の膜厚を薄くすると制御感度（制御電圧変化に対する容量値変化の比）が高まるが、強誘電体膜の薄膜化に伴い、耐ＥＳＤ特性が劣化する。すなわち、耐ＥＳＤ特性を超えるＥＳＤが生じると、そのサージが強誘電体膜にかかって、強誘電体膜が絶縁破壊される。そのため、耐ＥＳＤの観点から、強誘電体膜の薄膜化には制約が生じ、したがって、制御感度もその制限を受ける。【０００６】
本発明の目的は、耐ＥＳＤ特性の高い可変容量デバイスを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の可変容量デバイスは、
半導体基板と、その主面上に設けられた再配線層と、第１入出力端子、第２入出力端子およびグランド端子を含む複数の端子電極と、を有し、
前記再配線層に、第１入出力端子および第２入出力端子にそれぞれ接続された一対のキャパシタ電極と、一対のキャパシタ電極間に配置された強誘電体薄膜とで構成される強誘電体薄膜型の可変容量素子部が形成されており、
前記半導体基板に、第１入出力端子または第２入出力端子とグランド端子との間に接続されたＥＳＤ保護素子が形成されている、ことを特徴とする。【０００８】
上記構成により、可変容量素子部は再配線層に、ＥＳＤ保護素子は半導体基板に、それぞれ形成される。これにより、可変容量素子部とＥＳＤ保護素子部とのアイソレーションを確保しやすくなり、耐ＥＳＤ特性に優れ、且つ、制御感度の高い小型の可変容量デバイスを構成できる。【０００９】
前記半導体基板の主面には、ＥＳＤ保護素子をグランド端子と第１入出力端子または第２入出力端子とに接続するための電極パッドが設けられており、この電極パッドはWまたはWSiで形成されていることが好ましい。このことにより、半導体基板のパッド電極の耐熱性が高く、高温での熱処理が必要な強誘電体薄膜層を持つ可変容量素子部を再配線層に組み込むことができる。【００１０】
平面視で、前記可変容量素子部は、ＥＳＤ保護素子およびＥＳＤ保護素子の電極パッドと重ならない位置に設けられていることが好ましい。このことにより、可変容量素子部とＥＳＤ保護素子部とのアイソレーションをさらに確保しやすくなるとともに、可変容量素子部の下地部分の平坦性を確保でき、可変容量素子部の信頼性を高められる。【００１１】
前記可変容量素子部と制御電圧印加端子との間に抵抗素子が設けられており、抵抗素子は、再配線層のうち、可変容量素子部が設けられた層に関して前記半導体基板とは反対側の層に形成されていることが好ましい。このことにより、外部に抵抗素子を設けることが不要となり、素子数を大幅に削減できる。また、この抵抗素子は、可変容量素子部が設けられた層に関して半導体基板とは反対側の層に形成されていることで、可変容量素子部の平坦性に悪影響を与えないし、ＥＳＤ保護素子部と抵抗素子とのアイソレーション性を高めることができる。【００１２】
前記可変容量素子部と前記半導体基板との間には絶縁層が設けられていることが好ましい。つまり、半導体基板とキャパシタ電極との間に絶縁層を形成することで、ＥＳＤ保護部と可変容量素子部とのアイソレーション性をより高めることができる。
【発明の効果】
【００１５】
本発明によれば、制御感度が高く、耐ＥＳＤ性がありながらも、小型の可変容量デバイスが得られる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る可変容量デバイス９１の回路図である。
【図２】可変容量デバイス９１の概略断面図である。
【図３Ａ】可変容量デバイス９１の詳細な構造および製造方法を示す断面図である。
【図３Ｂ】図３Ａに続く、可変容量デバイス９１の詳細な構造および製造方法を示す断面図である。
【図４】可変容量デバイス９１の実装面側を見た平面図である。
【図５Ａ】第２の実施形態に係る可変容量デバイス９２の構造および製造方法を示す断面図である。
【図５Ｂ】図５Ａに続く、可変容量デバイス９２の構造および製造方法を示す断面図である。
【図６】可変容量デバイス９２の内部の素子配置を示す概略図である。図６（Ａ）は概略平面図、図６（Ｂ）は概略正面図である。
【図７】第３の実施形態に係る可変容量デバイス９３の断面図である。
【図８Ａ】可変容量デバイス９３の構造および製造方法を示す断面図である。
【図８Ｂ】図８Ａに続く、可変容量デバイス９３の構造および製造方法を示す断面図である。
【図８Ｃ】図８Ｂに続く、可変容量デバイス９３の構造および製造方法を示す断面図である。
【図８Ｄ】図８Ｃに続く、可変容量デバイス９３の構造および製造方法を示す断面図である。
【図８Ｅ】図８Ｄに続く、可変容量デバイス９３の構造および製造方法を示す断面図である。
【図９】可変容量デバイスを備える、第４の実施形態に係る通信回路の回路図である。
【発明を実施するための形態】
【００１７】
《第１の実施形態》
図１は第１の実施形態に係る可変容量デバイス９１の回路図である。この可変容量デバイス９１は、可変容量素子Ｃ１〜Ｃ６、ＲＦ抵抗素子Ｒ１１〜Ｒ１９およびＥＳＤ保護素子ＥＳＤＰ１，ＥＳＤＰ２を含んでいる。
【００１８】
可変容量素子Ｃ１〜Ｃ６は、制御電圧入力端子Ｖｔとグランド端子ＧＮＤ間に印加される制御電圧に応じて容量値が定まり、これにより、第１入出力端子Ｐ１−第２入出力端子Ｐ２間の容量値が定まる。
【００１９】
可変容量素子Ｃ１〜Ｃ６のそれぞれは、電界によって誘電率が変化する強誘電体膜と、この強誘電体膜を挟んで電圧を印加するキャパシタ電極とで構成される強誘電体キャパシタである。強誘電体膜は印加される電界の強度に応じて分極量が変化することで誘電率が変化するので、制御電圧によって容量値を定められる。各キャパシタ電極にはＲＦ抵抗素子Ｒ１１〜Ｒ１９を介して制御電圧が印加される。ＲＦ抵抗素子Ｒ１１〜Ｒ１９の抵抗値は等しい。これらのＲＦ抵抗素子Ｒ１１〜Ｒ１９は、可変容量素子Ｃ１〜Ｃ６のそれぞれに制御電圧を印加するとともに、端子Ｐ１−Ｐ２間に印加されるＲＦ信号が制御電圧入力端子Ｖｔおよびグランド端子ＧＮＤへ漏れるのを抑制するチョーク抵抗として作用する。
【００２０】
第１入出力端子Ｐ１とグランド端子ＧＮＤとの間にはツェナーダイオードからなるＥＳＤ保護素子ＥＳＤＰ１が接続されていて、第２入出力端子Ｐ２とグランド端子ＧＮＤとの間にはＥＳＤ保護素子ＥＳＤＰ２が接続されている。外部から入出力端子Ｐ１，Ｐ２にＥＳＤによるサージが入っても、ＥＳＤの電流はＥＳＤ保護素子ＥＳＤＰ１，ＥＳＤＰ２を通ってグランドへ落ちる。そのため、可変容量素子Ｃ１〜Ｃ６に過電圧が印加されず、可変容量素子Ｃ１〜Ｃ６は保護される。
【００２１】
図２は可変容量デバイス９１の概略断面図である。図２において基板１０は表面に保護膜が形成されたＳｉ基板である。このＳｉ基板１０の表面にＥＳＤ保護素子ＥＳＤＰ１，ＥＳＤＰ２が形成されている。また、Ｓｉ基板１０上の再配線層５０に可変容量素子部ＶＣおよび抵抗素子部ＲＮが形成されている。再配線層５０の表面には複数の端子電極ＰＥが形成されている。これら端子電極ＰＥは、可変容量デバイス９１をプリント配線板に実装するための実装端子として用いられる。
【００２２】
図３Ａ、図３Ｂは上記可変容量デバイス９１の詳細な構造および製造方法を示す断面図である。以降、この図３Ａ、図３Ｂを参照して、製造順に説明する。
【００２３】
（１）Ｓｉ基板１０に、SiO2膜１２を形成し、ＥＳＤ保護素子を形成すべき領域に、イオン注入法等により不純物拡散による活性領域１１を形成する。続いて、活性領域１１に導通するW（タングステン）による電極パッド１３を形成し、表面の全面に例えばＣＶＤ法によりSiN絶縁膜１４を形成する。
【００２４】
SiO2膜１２およびSiN絶縁膜１４は、次に示すBST膜２１とSi基板１０との相互拡散を防ぐ目的で設ける。
【００２５】
（２）絶縁膜１４上に、(Ba,Sr)TiO3膜（以下、「BST膜」という。）２１、Pt電極膜２２、BST膜２３、Pt電極膜２４、BST膜２５、を順に形成する。これらBST膜はスピンコート工程と焼成工程とにより形成し、Pt膜はスパッタリングにより成膜する。BST膜２１はSiN絶縁膜１４に対する密着層として利用する。このBST膜２１は容量には無関係であるので、SiN絶縁膜１４に対する密着層として作用する膜であればBST膜以外でもよい。また、上記Pt膜には、導電性が良好で耐酸化性に優れた高融点の他の貴金属材料、例えばAuを用いることもできる。
【００２６】
上記BST膜の焼成温度は６００℃〜７００℃であり、この熱によって、上記電極パッド１３のうち、活性領域１１に接する部分がWSi（タングステンシリサイド）になる。
【００２７】
（３）Pt電極膜２２，２４、BST膜２３，２５、を所定回数に亘るフォトリソグラフィによりパターンニングすることで可変容量素子部ＶＣを形成する。
【００２８】
（４）SiO2膜３１をCVD法やスパッタ法により形成し、その上に自動コーターによってPBO（ポリベンゾオキサゾール）膜を塗布し、焼成することで、有機保護層としてのPBO膜３２を形成する。そして、誘導結合型プラズマ反応性イオンエッチング（ICP-RIE）によって開口Ｈを形成する。
【００２９】
（５）スパッタリングにより、開口Ｈ内およびPBO膜３２の表面に例えば0.1μm／1.0μm／0.1μｍのTi/Cu/Ti膜を成膜する。これにより開口Ｈにビア４１を形成する。その後、PBO膜３２の表面のTi/Cu/Ti膜をパターンニングすることで配線パターン４２を形成する。
【００３０】
（６）ソルダーレジスト膜４３を塗布形成する。図３Ｂの断面では表れていないが、このソルダーレジスト層にＲＦ抵抗素子の層を形成する。
【００３１】
（７）ソルダーレジスト膜４３に開口を形成し、その開口内およびソルダーレジスト膜４３の表面にTi/Cu/Ti膜を成膜する。これにより開口にビア４４を形成する。その後、Ti/Cu/Ti膜をパターンニングして配線パターン４５を形成する。さらに、配線パターン４５上に端子電極４６を形成し、再配線層の表面にソルダーレジスト膜４７を形成する。
【００３２】
図４は可変容量デバイス９１の実装面側を見た平面図である。図２、図３Ａ、図３Ｂに示したように、本実施形態の可変容量デバイス９１はCSP（Chip size package）の１チップ素子である。このチップの実装面に入出力端子Ｐ１，Ｐ２、制御電圧入力端子Ｖｔ、およびグランド端子ＧＮＤが配置されている。
【００３３】
本実施形態の特徴的な構成および効果を列挙すると次のとおりである。
【００３４】
・Ｓｉ基板１０の主面に設けられる再配線層５０に強誘電体薄膜型の可変容量素子部ＶＣが形成され、半導体基板の主面に、第１入出力端子および第２入出力端子とグランド端子との間に接続されたＥＳＤ保護素子が形成されている。これにより、可変容量素子部とＥＳＤ保護素子部とのアイソレーションを確保しやすくなり、耐ＥＳＤ特性に優れ、且つ、制御感度の高い小型の可変容量デバイスを構成できる。また、半導体製造プロセスにより、ＥＳＤ保護素子付き強誘電体薄膜型可変容量デバイスが１チップで構成できる。
【００３５】
・ＥＳＤ保護素子をグランド端子および一対の入出力端子に接続するための電極パッドが半導体基板の主面に設けられており、この電極パッドがWまたはWSiで形成されている。そのため、半導体基板のパッド電極の耐熱性が高く、高温での熱処理が必要な強誘電体薄膜層を再配線層に組み込むことができる。
【００３６】
・平面視で、可変容量素子部は、ＥＳＤ保護素子および電極パッド１３と重ならない位置に設けられている。つまり、可変容量素子部の半導体基板側にはＥＳＤ保護素子部を形成しない。そのため、可変容量素子部の下地部分の平坦性を確保でき、BST膜のスピンコートによる塗布厚が均一になるので、均質かつ平坦なBST膜を形成でき、安定した特性が得られ、可変容量素子部の信頼性を高められる。また、可変容量素子部とＥＳＤ保護素子部とのアイソレーションをさらに確保しやすくなる。
【００３７】
・可変容量素子部ＶＣと制御電圧印加端子との間に接続される抵抗素子部ＲＮは、再配線層５０のうち、可変容量素子部ＶＣが設けられた層よりも実装面側に形成されている。そのため、可変容量素子部の平坦性に悪影響を与えない。また、ＥＳＤ保護素子部と抵抗素子とのアイソレーション性を高めることができる。
【００３８】
・可変容量素子部ＶＣと半導体基板１０との間には、SiO2膜１２、SiN絶縁膜１４およびBST膜２１の３層の絶縁層が設けられている。つまり、半導体基板１０とキャパシタ電極２２との間に複数層の絶縁層を形成することで、ＥＳＤ保護部と可変容量素子部とのアイソレーション性をより高めることができる。
【００３９】
なお、W電極以外に、BST膜の焼成温度に耐える金属材料であれば使用できる。例えば電極パッドをMoやPtで形成してもよい。
【００４０】
また、ＥＳＤ保護素子はツェナーダイオードを利用したものの他、例えばＰＮ型ダイオードやＭＯＳ型ダイオードなど、半導体基板を利用した種々の半導体型ダイオードを利用できる。
【００４１】
《第２の実施形態》
図５Ａ、図５Ｂは第２の実施形態に係る可変容量デバイス９２の構造および製造方法を示す断面図である。回路図は第１の実施形態で図１に示したものと同じである。
【００４２】
以降、図５Ａ、図５Ｂを参照して、本実施形態に係る可変容量デバイスの構造および製造方法を順に説明する。
【００４３】
（１）Ｎ型Ｓｉ基板１０に、SiO2膜１２を形成し、ＥＳＤ保護素子の形成領域に、イオン注入法等により不純物拡散による活性領域１１を形成する。
【００４４】
（２）SiO2膜１２上に、BST膜およびPt電極膜を交互に積層形成し、これらをパターンニングすることで可変容量素子部ＶＣを形成する。また、SiO2膜１２表面にSiO2膜３１をＣＶＤ法やスパッタ法により形成する。
【００４５】
（３）ICP-RIE法によってSiO2膜３１に、活性領域１１に達する開口Ｈを形成する。
【００４６】
（４）スパッタリングにより、SiO2膜３１の表面にＡｌ膜を成膜する。これにより開口Ｈにビア４１を形成する。その後、SiO2膜３１表面のＡｌ膜をパターンニングして配線パターン４２を形成する。
【００４７】
（５）SiO2膜３１の上に自動コーターによってPBO（ポリベンゾオキサゾール）膜を塗布し、焼成することで、有機保護層としてのPBO膜３２を形成する。
【００４８】
（６）ICP-RIE法によって、配線パターン４２および可変容量素子部ＶＣの電極膜に達する開口Ｈをそれぞれ形成する。
【００４９】
（７）スパッタリングにより、開口Ｈ内およびPBO膜３２の表面にTi/Cu/Ti膜を成膜する。これにより開口Ｈにビア４１を形成する。その後、PBO膜３２の表面のTi/Cu/Ti膜をパターンニングすることで配線パターン４５を形成する。
【００５０】
その後は、図３Ｂの（６）以降と同様の工程により、端子電極４６を形成する。
【００５１】
図６（Ａ）（Ｂ）は可変容量デバイス９２の内部の素子配置を示す概略図である。図６（Ａ）は平面図、図６（Ｂ）は正面図である。本実施形態の可変容量デバイス９２は、平面視で、可変容量素子部ＶＣはＥＳＤ保護素子ＥＳＤＰ１，ＥＳＤＰ２およびＥＳＤ保護素子の電極パッドと重ならない位置に設けられている。また、可変容量素子部ＶＣと制御電圧印加端子との間に接続される抵抗素子部ＲＮは、再配線層５０のうち、可変容量素子部ＶＣが設けられた層よりも実装面側に形成されている。
【００５２】
本実施形態によれば、可変容量素子部ＶＣのBST膜を焼成した後に配線パターンを形成するので、活性領域１１に接する電極パッドにW（タングステン）を用いる必要がなく、また配線パターンはTi/Cu/TiではなくAlを使用できるので低コスト化が図れる。
【００５３】
《第３の実施形態》
図７は第３の実施形態に係る可変容量デバイス９３の断面図である。この可変容量デバイス９３は、可変容量素子部ＶＣ、抵抗素子部ＲＮおよびＥＳＤ保護素子ＥＳＤＰ２等を含んでいる。図８Ａ〜図８Ｅは、可変容量デバイス９３の構造および製造方法を示す断面図である。
【００５４】
以降、図８Ａ〜図８Ｅを参照して、本実施形態に係る可変容量デバイスの構造および製造方法を順に説明する。
【００５５】
（１）N型Si基板１０を準備する。
【００５６】
（２）N型Si基板１０にSiO2膜１２Ｐを形成し、Si基板１０のＥＳＤ保護素子の形成領域に、イオン注入法等により不純物拡散による活性領域１１Ｐ，１１Ｎを形成する。
【００５７】
（３）SiO2膜１２Ｐを除去する。
【００５８】
（４）再びSiO2膜１２を形成する。
【００５９】
（５）BST膜とPt電極膜とが交互に積層されたMIM層を形成する。これらはスピンコート工程と焼成工程を繰り返すことにより形成する。
【００６０】
（６）Pt電極膜、BST膜、を所定回数に亘るフォトリソグラフィによりパターンニングすることで可変容量素子部ＶＣを形成する。
【００６１】
（７）SiO2膜３１をCVD法やスパッタ法により形成する。
【００６２】
（８）ICP-RIE法によって開口Ｈを形成する。
【００６３】
（９）Alをスパッタリングし、パターンニングすることで電極パッド１３を形成する。
【００６４】
（１０）自動コーターによってPBO（ポリベンゾオキサゾール）膜を塗布し、焼成することで、有機保護層としてのPBO膜３２を形成する。そして、ICP-RIE法によってPBO膜３２に開口Ｈを形成する。
【００６５】
（１１）ICP-RIE法によって、SiO2膜３１および可変容量素子部ＶＣの上面のBST膜に開口Ｈを形成する。
【００６６】
（１２）開口Ｈ内およびPBO膜３２の表面にスパッタリングによりTi/Cu/Ti膜を成膜する。これにより開口Ｈにビア４１を形成する。その後、PBO膜３２の表面のTi/Cu/Ti膜をパターンニングすることで配線パターン４２を形成する。
【００６７】
（１３）PBO膜３２の表面にソルダーレジスト膜４３を形成し、所定位置に開口を形成する。
【００６８】
（１４）ソルダーレジスト膜４３の表面にNiCr/Si膜を成膜し、パターンニングすることで、抵抗素子部ＲＮを形成する。
【００６９】
（１５）ソルダーレジスト膜４３を形成し、所定位置に開口を形成する。
【００７０】
（１６）ソルダーレジスト膜４３の表面にTi/Cu/Ti膜を成膜する。
【００７１】
（１７）Au/Niめっき膜を形成し、パターンニングすることで端子電極４６を形成する。
【００７２】
（１８）Ti/Cu/Ti膜をエッチングすることで配線パターン４５を形成する。
【００７３】
（１９）ソルダーレジスト膜４７を形成し、端子電極４６の位置を開口する。
【００７４】
その後、ウエハーをチップに切断することにより、図７に示した可変容量デバイス９３を得る。
【００７５】
本実施形態においては、可変容量素子部ＶＣと制御電圧印加端子との間に接続される抵抗素子部ＲＮは、再配線層５０のうち、可変容量素子部ＶＣが設けられた層よりも実装面側に形成されていて、且つ可変容量素子部ＶＣおよびＥＳＤ保護素子ＥＳＤＰ１，ＥＳＤＰ２の形成領域に平面視で重なる領域に形成されている。そのため、可変容量素子部の平坦性に悪影響を与えることなく、占有面積の小さな可変容量デバイスが構成できる。
【００７６】
《第４の実施形態》
第４の実施形態では可変容量デバイスを備えた通信回路について示す。
【００７７】
図９は、可変容量デバイスを備える通信回路の回路図である。この通信回路はＮＦＣモジュールの一例である。通信回路は、ＲＦＩＣ１１１、アンテナコイル１１３、および可変容量素子デバイス９１を備えている。図９においてアンテナコイル１１３は、放射素子として機能するものであり、通信相手側コイルアンテナと磁界結合する。
【００７８】
キャパシタＣ２１，Ｃ２２はＲＦＩＣ１１１とアンテナコイル１１３との結合度調整用の素子である。また、インダクタＬ１１，Ｌ１２およびキャパシタＣ１１，Ｃ１２，Ｃ２０は送信フィルタを構成している。例えば通信回路がカードモードで動作する場合、ＲＦＩＣ１１１はパッシブ動作するので、ＲＸ端子への入力信号から電源電圧を生成するとともに受信信号を読み取り、送信時にはＴＸ端子に接続されている回路（負荷）を負荷変調する。また、例えば通信回路がリーダライタモードで動作する場合には、ＲＦＩＣ１１１はアクティブ動作するので、送信時にＲＸ端子を開放してＴＸ端子から送信信号を送信し、受信時にはＴＸ端子を開放してＲＸ端子から受信信号を入力する。ＲＦＩＣ１１１はＤＡコンバータ１１２を介して可変容量素子デバイス９１へ制御電圧を与える。このように、通信回路は動作モードに応じて、ＲＦＩＣ１１１からアンテナコイル１１３側を見たインピーダンスが変化する。動作モードに応じてアンテナ回路の共振周波数が最適となるように、（ＲＦＩＣ１１１からアンテナコイル側を見たインピーダンスが整合するように、）可変容量素子デバイス９１の容量値が制御される。
【符号の説明】
【００７９】
Ｃ１…可変容量素子
Ｃ１１，Ｃ１２，Ｃ２０，Ｃ２１，Ｃ２２…キャパシタ
ＥＳＤＰ１，ＥＳＤＰ２…ＥＳＤ保護素子
ＧＮＤ…グランド端子
Ｈ…開口
Ｌ１１，Ｌ１２…インダクタ
Ｐ１…第１入出力端子
Ｐ２…第２入出力端子
ＰＥ…端子電極
Ｒ１１〜Ｐ１９…ＲＦ抵抗素子
ＲＮ…抵抗素子部
ＶＣ…可変容量素子部
Ｖｔ…制御電圧入力端子
１０…半導体基板
１１，１１Ｐ，１１Ｎ…活性領域
１２，１２Ｐ…SiO2膜
１３…電極パッド
１４…SiN絶縁膜
２１，２３，２５…BST膜
２２，２４…Pt電極膜
３１…SiO2膜
３２…PBO膜
４１，４４…ビア
４２，４５…配線パターン
４３，４７…ソルダーレジスト膜
４６…端子電極
５０…再配線層
９１〜９３…可変容量デバイス
１１１…ＲＦＩＣ
１１２…ＤＡコンバータ
１１３…アンテナコイル
【要約】
半導体基板（１０）と、その主面に設けられた再配線層（５０）と、再配線層（５０）の実装面に設けられ、第１入出力端子、第２入出力端子、グランド端子および制御電圧印加端子を含む複数の端子電極（ＰＥ）と、を有し、再配線層（５０）に、第１入出力端子および第２入出力端子にそれぞれ接続された一対のキャパシタ電極と、一対のキャパシタ電極間に配置された強誘電体薄膜とで構成される強誘電体薄膜型の可変容量素子部（ＶＣ）が形成されており、半導体基板（１０）の主面に、第１入出力端子または第２入出力端子とグランド端子との間に接続されたＥＳＤ保護素子（ＥＳＤＰ１，ＥＳＤＰ２）が形成されている。【図１】
0005812234.tif 000002
【図２】
0005812234.tif 000003
【図３Ａ】
0005812234.tif 000004
【図３Ｂ】
0005812234.tif 000005
【図４】
0005812234.tif 000006
【図５Ａ】
0005812234.tif 000007
【図５Ｂ】
0005812234.tif 000008
【図６】
0005812234.tif 000009
【図７】
0005812234.tif 000010
【図８Ａ】
0005812234.tif 000011
【図８Ｂ】
0005812234.tif 000012
【図８Ｃ】
0005812234.tif 000013
【図８Ｄ】
0005812234.tif 000014
【図８Ｅ】
0005812234.tif 000015
【図９】
0005812234.tif 000016