(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、導電型が同じ第１および第２の素子が直列に接続されてなる半導体装置であって、
前記第１および第２の素子は、各々、
第１主電極と第２主電極を有し、当該第１主電極と当該第２主電極の間でドリフト領域を通じて電流が流れるように構成され、電流のスイッチングを行うトランジスタと、
第１主電極と第２主電極を有し、当該第１主電極と当該第２主電極の間でドリフト領域を通じて電流が流れるように構成され、還流を行うダイオードとを含み、かつ、
前記トランジスタの第１主電極と前記ダイオードの第１主電極が電気的に接続され、前記トランジスタの第２主電極と前記ダイオードの第２主電極が電気的に接続されて、ループ状の素子を構成し、
前記第１の素子および前記第２の素子は、
当該第１の素子における前記トランジスタの前記第１主電極と、当該第２の素子における前記トランジスタの前記第２主電極が電気的に接続され、かつ、
前記半導体基板を平面視したときに、前記第１の素子における前記トランジスタの前記第１主電極と前記ドリフト領域の間の導電性半導体領域と、前記第２の素子における前記トランジスタの前記第２主電極と前記ドリフト領域の間の導電性半導体領域とが対向するように、配置されていることを特徴とする、半導体装置。
【請求項２】
前記半導体基板を平面視したときに、前記第１の素子が前記第２の素子のループの内側に配置されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、直流電流を交流電流に変換する装置であることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記トランジスタと前記ダイオードは、それぞれ、ＬＩＧＢＴとＦＷＤであることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記トランジスタと前記ダイオードは、それぞれ、ＬＤＭＯＳとＦＷＤであることを特徴とする、請求項１に記載の半導体装置。
【請求項６】
前記トランジスタと前記ダイオードは、それぞれ、ＬＩＧＢＴとＬＤＭＯＳであることを特徴とする、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳しくは、インバータ回路を構成するべく直列接続された半導体素子を備える半導体装置において、その直列接続の配線（高電位配線）の影響によって耐圧低下が生じるのを防止することができる半導体装置に関する。
【背景技術】
【０００２】
近年、スイッチング用のトランジスタと還流用のダイオードが１つの半導体層に搭載された半導体素子が開発されている。この種の半導体素子は、用途に応じて様々な電気制御回路に組み込まれて用いられる。例えば、直流電力を交流電力に変換するインバータ回路は、この種の半導体素子の複数個が接続されることによって構成されている。
【０００３】
特許文献１には、電力変換用のインバータ回路（図１参照）に用いられる半導体素子の一例が開示されている。この半導体素子は、横型のＩＧＢＴ（Lateral Insulated Gate Bipolar Transistor：以下、ＬＩＧＢＴという）と還流用ダイオード（Free Wheeling Diode：以下、ＦＷＤという）が１つのＳＯＩ（Semiconductor on Insulator）基板に搭載されることで構成されている。２つの半導体素子が直列接続されることで、インバータ回路が構成される。
【０００４】
図９は、半導体素子の一実施例を示す平面レイアウト図である。図１０は、図９に示されるＬＩＧＢＴ及びＦＷＤの各電極の平面レイアウトを示す図である。
【０００５】
図９に示されるように、第１トレンチ絶縁分離部１２０が、ＳＯＩ基板２０００を平面視したときに四角形状に一巡している。また、第２トレンチ絶縁分離部１４０が、第１トレンチ絶縁分離部１２０から間隔をあけて設けられており、ＳＯＩ基板２０００を平面視したときに第１トレンチ絶縁分離部１２０の周囲を四角形状に一巡している。第１トレンチ絶縁分離部１２０と第２トレンチ絶縁分離部１４０は平行に伸びており、その間隔は一定である。
【０００６】
第１トレンチ絶縁分離部１２０と第２トレンチ絶縁分離部１４０で挟まれた素子領域１６０，１８０は、ＳＯＩ基板２０００を平面視したときに、隣接部１１０において隣接している。
【０００７】
第１素子領域１６０にはＬＩＧＢＴが配置され、第２素子領域１８０にはＦＷＤが配置されている。
【０００８】
この半導体素子では、図１０に示されるように、ＬＩＧＢＴのコレクタ電極４２０とＦＷＤのカソード電極１４２０が接してこれらは１つの共通電極として一体的に構成されており、この共通電極の上にコレクタ・カソード用のボンディングパット１９０が設けられている。このため、コレクタ電極４２０とカソード電極１４２０を接続する接続配線が不要である。さらに、ＬＩＧＢＴのエミッタ電極４８０とＦＷＤのアノード電極１４８０が接してこれらも１つの共通電極として一体的に構成されており、この共通電極の上にエミッタ・アノード用のボンディングパット１５０が設けられている。このため、エミッタ電極４８０とアノード電極１４８０を接続する接続配線も不要である。これにより、ＬＩＧＢＴとＦＷＤを接続する配線がＬＩＧＢＴ及びＦＷＤのドリフト領域の上方で伸びることがない。したがって、この半導体素子では、エミッタ電極４８０とアノード電極１４８０を接続する接続配線、およびコレクタ電極４２０とカソード電極１４２０を接続する接続配線に流れる電流によってドリフト領域の電位分布が不均一化するという事態が発生しない。よって、これらの接続配線に起因する耐圧低下が半導体素子に発生しないという利点がある。なお、符号４４０は、ゲート電極を示している。
【０００９】
しかしながら、インバータ回路（図１参照）の上アームを構成する半導体素子と、下アームを構成する半導体素子を直列接続するために、上アームと下アームとで全く同じ構造の半導体素子を用い、半導体基板に対してこれらを横方向に並べて配置した場合、以下の問題が生じる可能性があった。
【００１０】
すなわち、各半導体素子の外周側には例えばエミッタ領域、内周側には例えばコレクタ領域が形成されている。この場合、上アームにおけるエミッタ領域と下アームにおけるコレクタ領域を接続する配線Ａ（図１参照）が下アームのドリフト領域を跨いでしまう。このため、この接続配線の電位に誘起されてドリフト領域（耐圧保持領域）の表面の電子濃度が増加し、ドリフト領域のチャージバランスが崩れてしまう。この結果、ドリフト領域は、電位分布が不均一となり、逆バイアス時の空乏層の伸びが抑制され、耐圧が低下してしまう可能性がある。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２０１１−６１０５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、このような実情に鑑みてなされたもので、インバータ回路を構成するべく直列接続された半導体素子を備える半導体装置において、その直列接続の配線（高電位配線）の影響によって耐圧低下が生じるのを防止することができる半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１３】
第１の発明は、
半導体基板上に形成され、導電型が同じ第１および第２の素子が直列に接続されてなる半導体装置であって、
上記第１および第２の素子は、各々、
第１主電極と第２主電極を有し、当該第１主電極と当該第２主電極の間でドリフト領域を通じて電流が流れるように構成され、電流のスイッチングを行うトランジスタと、
第１主電極と第２主電極を有し、当該第１主電極と当該第２主電極の間でドリフト領域を通じて電流が流れるように構成され、還流を行うダイオードとを含み、かつ、
上記トランジスタの第１主電極と上記ダイオードの第１主電極が電気的に接続され、上記トランジスタの第２主電極と上記ダイオードの第２主電極が電気的に接続され、
上記第１の素子および上記第２の素子は、
当該第１の素子における上記トランジスタの上記第１主電極と、当該第２の素子における上記トランジスタの上記第２主電極が電気的に接続され、かつ、
上記半導体基板を平面視したときに、上記第１の素子における上記トランジスタの上記第１主電極と上記ドリフト領域の間の導電性半導体領域と、上記第２の素子における上記トランジスタの上記第２主電極と上記ドリフト領域の間の導電性半導体領域とが対向するように、配置されていることを特徴とする、半導体装置である。
【００１４】
第１の発明によれば、半導体基板を平面視したときに、例えば、第１の素子におけるトランジスタのエミッタ領域と、第２の素子におけるトランジスタのコレクタ領域とが対向するように、第１および第２の素子が配置されている。よって、当該エミッタ領域と当該コレクタ領域を接続する配線がドリフト領域を跨がないで済む。これにより、インバータ回路を構成するべく直列接続された半導体素子を備える半導体装置において、その直列接続の配線（高電位配線）の影響によって耐圧低下が生じるのを防止することができる。
【００１５】
第２の発明は、第１の発明において、
上記第１および第２の素子は、ループ状に構成され、
上記半導体基板を平面視したときに、上記第１の素子が上記第２の素子のループの内側に配置されていることを特徴とする。
【００１６】
第２の発明によれば、第１の素子が第２の素子のループの内側に配置されているので、半導体装置全体をコンパクトに構成することができる。
【００１７】
第３の発明は、第１の発明において、
上記半導体装置は、直流電流を交流電流に変換する装置であることを特徴とする。
【００１８】
第３の発明によれば、高電位配線の影響による耐圧低下が生じない、変換装置を得ることができる。
【００１９】
第４の発明は、第１の発明において、
上記トランジスタと上記ダイオードは、それぞれ、ＬＩＧＢＴとＦＷＤであることを特徴とする。
【００２０】
第４の発明によれば、ＬＩＧＢＴとＦＷＤを用いて半導体装置を構成することができる。
【００２１】
第５の発明は、第１の発明において、
上記トランジスタと上記ダイオードは、それぞれ、ＬＤＭＯＳとＦＷＤであることを特徴とする。
【００２２】
第５の発明によれば、ＬＤＭＯＳとＦＷＤを用いて半導体装置を構成することができる。
【００２３】
第６の発明は、第１の発明において、
上記トランジスタと上記ダイオードは、それぞれ、ＬＩＧＢＴとＬＤＭＯＳであることを特徴とする。
【００２４】
第６の発明によれば、ＬＩＧＢＴとＬＤＭＯＳを用いて半導体装置を構成することができる。
【発明の効果】
【００２５】
本発明によれば、インバータ回路を構成するべく直列接続された半導体素子を備える半導体装置において、その直列接続の配線（高電位配線）の影響によって耐圧低下が生じるのを防止することができる半導体装置が得ることができる。
【図面の簡単な説明】
【００２６】
【図１】インバータモジュールに組み込まれているインバータ回路の回路構成の概略を示す図
【図２】第１実施形態に係る半導体装置のレイアウトを示す平面図
【図３】第１実施形態に係る半導体装置に配設される各電極のレイアウトを図２に重ねて示す平面図
【図４】図２のＩ−Ｉ線に対応した断面図であり、ＦＷＤとの隣接部付近におけるＬＩＧＢＴの断面図
【図５】図２のＩＩ−ＩＩ線に対応した断面図であり、ＬＩＧＢＴとの隣接部付近におけるＦＷＤの断面図
【図６】第２実施形態に係る半導体装置のレイアウトを示す平面図
【図７】第２実施形態に係る半導体装置に配設される各電極のレイアウトを図６に重ねて示す平面図
【図８】第３実施形態に係る半導体装置のレイアウトを示す平面図
【図９】特許文献１に記載の半導体素子のレイアウトを示す図
【図１０】特許文献１に記載の半導体素子に配設される各電極のレイアウトを図２に重ねて示す平面図
【発明を実施するための形態】
【００２７】
（第１実施形態）
本発明に係る半導体装置の第１実施形態について、図面を参照しつつ説明する。
第１実施形態に係る半導体装置の構成について説明する前に、まず、当該半導体装置を備えたインバータ回路について説明する。
【００２８】
図１は、インバータモジュールに組み込まれているインバータ回路の回路構成の概略を示す図である。インバータ回路１００，１０１，１０２は、それぞれ、高圧直流電源３００とモータ４００の間に設けられており、高圧直流電源３００から供給される直流電力を交流電力に変換し、その交流電力をモータ４００に供給する。なお、高圧直流電源３００から供給される直流電力は、一般的にコンバータによって昇圧されることが多く、そのコンバータもインバータモジュール内に組み込まれていることが多い。高圧直流電源３００とインバータ回路１００，１０１，１０２の間には、コンデンサ２００が設けられており、直流電力を平滑化している。
【００２９】
図１に示される例では、３つのインバータ回路１００，１０１，１０２が設けられている。以下の説明では、３つのインバータ回路１００，１０１，１０２を総称して、インバータ回路１０００と称することがある。インバータ回路１００は直列に接続された２つの素子１１１，１１２を備え、インバータ回路１０１は直列に接続された２つの素子１１３，１１４を備え、インバータ回路１０２は直列に接続された２つの素子１１５，１１６を備えている。３つのインバータ回路１００，１０１，１０２は、全部で６つの素子１１１〜１１６を備えている。各インバータ回路が、本実施形態に係る半導体装置に相当する。
【００３０】
素子１１１はインバータ回路の上アーム、素子１１２はインバータ回路の下アームを構成している。同様に、素子１１３は上アーム、素子１１４は下アームを構成し、素子１１５は上アーム、素子１１６は下アームを構成している。以下の説明では、素子１１１，１１３，１１５を上アームと称することがある。また、素子１１２，１１４，１１６を下アームと称することがある。後述するように、６つの素子１１１〜１１６は、１つのＳＯＩ基板に搭載されており、１チップで構成されている。なお、６つの素子１１１〜１１６は、それぞれが別個のＳＯＩ基板に搭載されてもよい。各素子１１１〜１１６は、電流のスイッチングを行うトランジスタＴｒ１〜Ｔｒ６と、そのトランジスタＴｒ１〜Ｔｒ６に並列に接続されている還流用のダイオードＤ１〜Ｄ６を備えている。トランジスタＴｒ１〜Ｔｒ６には、横型のＩＧＢＴ（Lateral Insulated Gate Bipolar Transistor：以下、ＬＩＧＢＴという）が採用されている。還流用のダイオードＤ１〜Ｄ６には、還流用のダイオード（Free Whee1ing Diode：以下、ＦＷＤという）が採用されている。各トランジスタＴｒ１〜Ｔｒ６のゲートには、図示しないインバータ駆動回路からゲート制御信号が印加されている。
【００３１】
図１に示されるように、インバータ回路１０００は、高圧直流電源３００の高圧配線１００Ｈと低圧配線１００Ｌの間に並列に接続されているＵ相アーム、Ｖ相アーム及びＷ相アームを備えており、各アームが本実施形態に係る半導体装置に相当する。Ｕ相アームは、上記の如く、中間ノードＮｍ１を介して直列に接続された素子１１１，１１２で構成されている。Ｖ相アームは、上記の如く、中間ノードＮｍ２を介して直列に接続された素子１１３，１１４で構成されている。Ｗ相アームは、上記の如く、中間ノードＮｍ３を介して直列に接続された素子１１５，１１６で構成されている。
【００３２】
各中間ノードＮｍ１〜Ｎｍ３は、各相出力線Ｕｏｕｔ、Ｖｏｕｔ、Ｗｏｕｔに接続されている。各相出力線Ｕｏｕｔ、Ｖｏｕｔ、Ｗｏｕｔは、３相モータ４００の各相コイルの一端に接続されている。各相コイルの他端は、中性点に共通接続される。なお、この例のモータ４００は３相であるが、本明細書で開示される技術は、相数を限定することなく様々な交流電動機に適用可能である。
【００３３】
上記したように、６つの素子１１１〜１１６はいずれも、ＬＩＧＢＴとＦＷＤで構成されており、共通した形態を備えている。以下、図２〜５を参照して、インバータ回路１００（半導体装置）を構成する素子１１１について具体的に説明する。図２は、素子１１１のレイアウトを示す平面図である。図３は、素子１１１に配設される各電極のレイアウトを図２に重ねて示す平面図である。
【００３４】
図１に示されるようなインバータ回路では、通常、上アーム１１１のＬＩＧＢＴと下アーム１１２のＬＩＧＢＴとが交互に駆動し、上アーム１１３のＬＩＧＢＴと下アーム１１４のＬＩＧＢＴとが交互に駆動し、上アーム１１５のＬＩＧＢＴと下アーム１１６のＬＩＧＢＴとが交互に駆動する。しかしながら、駆動が切り替えられる際に、一時的に両者がオン状態となり、高圧配線１００Ｈと低圧配線１００Ｌが短絡する。そうすると、ＬＩＧＢＴがオン状態のときにエミッタ−コレクタ間に高電圧が印加されるため、エミッタ−コレクタ間に短絡による過大電流が流れる。つまり、ＬＩＧＢＴには瞬間的にではあるが、スイッチングの際に大電流が流れる。一方、ＦＷＤは高圧配線１００Ｈ側から低圧配線１００Ｌ側に向けて高抵抗なので、短絡による過大電流が流れる可能性は低い。
【００３５】
本実施形態では、上アーム１１１と下アーム１１２は、同じ構造であるが、大きさが異なっている。具体的には、図２に示されるように、上アーム１１１と下アーム１１２はループ状（四角形状）に構成されている。また、ＳＯＩ基板２０を平面視したときに、上アーム１１１が下アーム１１２のループの内側に間隔をあけて配置されるように、上アーム１１１が下アーム１１２よりも小さく形成されている。図２に示されるように、ＳＯＩ基板２０の半導体層２６には、上アーム１１１と下アーム１１２の各々において、半導体層２６を貫通する第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４が設けられている。第１トレンチ絶縁分離部１２は、ＳＯＩ基板２０を平面視したときに一巡している。第２トレンチ絶縁分離部１４は、第１トレンチ絶縁分離部１２から離れて設けられており、ＳＯＩ基板２０を平面視したときに第１トレンチ絶縁分離部１２の周囲を一巡している。第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４は、平行に伸びており、その間隔は一定である。
【００３６】
上アーム１１１と下アーム１１２の各々において、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた素子領域１６，１８は、周辺の半導体層２６から分離されている。第１素子領域１６と第２素子領域１８は、半導体層２６を平面視したときに、電流が流れる方向（第１トレンチ絶縁分離部１２側から第２トレンチ絶縁分離部１４側の方向）に対して直交する方向に隣接している。第１素子領域１６と第２素子領域１８を含む素子領域は、全体で一巡する形に形成されている。一巡する形は特に限定されるものではないが、図２，３に示される例では、全体として四角形状とされている。
【００３７】
図４は、図２のＩ−Ｉ線に対応した断面図であり、ＦＷＤとの隣接部付近におけるＬＩＧＢＴの断面図である。図４に示されるように、ＳＯＩ基板２０は、半導体支持層２２と埋込み絶縁層２４と半導体層２６を備えている。半導体支持層２２は、ｎ型又はｐ型の不純物が高濃度に導入された単結晶のシリコンで形成されている。埋込み絶縁層２４は、酸化シリコンで形成されている。半導体層２６は、ｎ型の不純物が低濃度に導入された単結晶のシリコンで形成されている。
【００３８】
図４に示されるように、ＬＩＧＢＴは、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた第１素子領域１６に形成されている。第１トレンチ絶縁分離部１２は、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えている。第２トレンチ絶縁分離部１４も同様に、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１４ａとその酸化膜１４ａで被覆されたポリシリコンの芯部１４ｂとを備えている。
【００３９】
図４に示されるように、ＬＩＧＢＴは、ｐ+型のボディコンタクト領域３１と、ｎ+型のエミッタ領域３２と、ｐ型のボディ領域３３と、ｎ-型のドリフト領域３４と、ｎ+型の埋込み領域３５と、ｎ型のバッファ領域３６と、ｐ+型のコレクタ領域３７を備えている。
【００４０】
ボディコンタクト領域３１、エミッタ領域３２及びボディ領域３３は、導電性半導体領域であり、半導体層２６の表層部のうちの第２トレンチ絶縁分離部１４側に設けられている。特に、ボディコンタクト領域３１及びボディ領域３３は、第２トレンチ絶縁分離部１４の側面に接している。エミッタ領域３２は、ボディ領域３３によってドリフト領域３４から隔てられている。ドリフト領域３４は、ボディ領域３３とバッファ領域３６の間に設けられており、ＬＩＧＢＴがオフしたときに電位差を保持する領域である。埋込み領域３５は、半導体層２６の裏層部に設けられており、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４の間に亘って設けられている。バッファ領域３６及びコレクタ領域３７は、半導体層２６の表層部のうちの第１トレンチ絶縁分離部１２側に設けられている、特に、バッファ領域３６及びコレクタ領域３７は、第１トレンチ絶縁分離部１２の側面に接している。コレクタ領域３７は、バッファ領域３６によってドリフト領域３４から隔てられている。なお、これらの断面構造は、第１素子領域１６の全体に亘って共通している。したがって、ボディコンタクト領域３１、エミッタ領域３２及びボディ領域３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って第１素子領域１６の全体に亘って設けられている。同様に、バッファ領域３６とコレクタ領域３７は、導電性半導体領域であり、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って第１素子領域１６の全体に亘って設けられている。上アーム１１１におけるボディコンタクト領域３１、エミッタ領域３２及びボディ領域３３からなる導電性半導体領域と、下アーム１１２におけるバッファ領域３６とコレクタ領域３７からなる導電性半導体領域は、互いに対向する位置に形成されている。
【００４１】
図４に示されるように、ＬＩＧＢＴはさらに、層間絶縁膜４１と、コレクタ電極４２（トランジスタの第１主電極）と、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜４３と、ゲート電極４４と、プレーナゲート部４７と、エミッタ電極４８（トランジスタの第２主電極）を備えている。
【００４２】
層間絶縁膜４１は、ＳＯＩ基板２０の表面を被覆しており、酸化シリコンで形成されている。コレクタ電極４２は、第１トレンチ絶緑分離部１２側の層間絶縁膜４１の表面に配設されている。特に、コレクタ電極４２は、第１トレンチ絶縁分離部１２の上方にも配設されている。コレクタ電極４２は、ＳＯＩ基板２０を平面視したときに、少なくとも第１トレンチ絶縁分離部１２に沿って第１トレンチ絶縁分離部１２の上方に配設されている。さらに、コレクタ電極４２は、一部が層間絶縁膜４１を貫通して伸びているとともにコレクタ領域３７に接触部４２ａを介して接している。接触部４２ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って第１素子領域１６の全体に亘って設けられている。また、コレクタ電極４２は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４の向き（図４の場合、左向き）において、バッファ領域３６を超えて配設されていないのが望ましい。
【００４３】
ＬＯＣＯＳ酸化膜４３は、ドリフト領域３４の表面に設けられており、酸化シリコンで形成されている、ゲート電極４４は、コレクタ電極４２とエミッタ電極４８の間の層間絶縁膜４１の表面に配設されている。ゲート電極４４は、一部が層間絶縁膜４１を貫通して伸びているとともにプレーナゲート部４７に接している。プレーナゲート部４７は、プレーナ電極４５とゲート絶縁膜４６を有しており、エミッタ領域３２とドリフト領域３４を隔てているボディ領域３３の表面に対向している。プレーナ電極４５は、ゲート絶縁膜４６の表面とＬＯＣＯＳ酸化膜４３の表面の一部を被覆しており、不純物が高濃度に導入されたポリシリコンで形成されている。ゲート絶縁膜４６は、酸化シリコンで形成されている。
【００４４】
エミッタ電極４８は、第２トレンチ絶縁分離部１４側の層間絶縁膜４１の表面に配設されている、特に、エミッタ電極４８は、第２トレンチ絶縁分離部１４の上方にも配設されている。エミッタ電極４８は、ＳＯＩ基板２０を平面視したときに、少なくとも第２トレンチ絶縁分離部１４に沿って第２トレンチ絶縁分離部１４の上方に配設されている。さらに、エミッタ電極４８は、一部が層間絶縁膜４１を貫通して伸びているとともにボディコンタクト領域３１及びエミッタ領域３２に接触部４８ａを介して接している。接触部４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って第１素子領域１６の全体に亘って設けられている。隣接部１１において、コレクタ電極４２とエミッタ電極４８はｘ軸方向に間隔を置いて配置されており、ゲート電極４４はその間隔内に配置されている。
【００４５】
図５は、図２のＩＩ−ＩＩ線に対応した断面図であり、ＬＩＧＢＴとの隣接部付近におけるＦＷＤの断面図である。図５に示されるように、ＦＷＤでは、いくつかの構成がＬＩＧＢＴの構成と共通している。以下では、ＬＩＧＢＴと相違する構成のみを説明し、共通する構成には共通の符号を付し、その説明を省略する。ＦＷＤは、ｐ+型のアノードコンタクト領域１３１と、ｐ型のアノード領域１３３と、ｎ型のカソード領域１３６と、ｎ+型のカソードコンタクト領域１３７と、カソード電極１４２（ダイオードの第１主電極）と、アノード電極１４８（ダイオードの第２主電極）を備えている点で、ＬＩＧＢＴと相違する。
【００４６】
アノードコンタクト領域１３１及びアノード領域１３３は、半導体層２６の表層部のうちの第２トレンチ絶縁分離部１４側に設けられている。特に、アノードコンタクト領域１３１及びアノード領域１３３は、第２トレンチ絶縁分離部１４の側面に接している。また、アノード領域１３３は、ＬＩＧＢＴのボディ領域３３と同一の製造工程で作製されており、ボディ領域３３と同一のドーパント、濃度及び拡散深さを有している。カソード領域１３６及びカソードコンタクト領域１３７は、半導体層２６の表層部のうちの第１トレンチ絶縁分離部１２側に設けられている。特に、カソード領域１３６及びカソードコンタクト領域１３７は、第１トレンチ絶縁分離部１２の側面に接している。また、カソード領域１３６は、ＬＩＧＢＴのバッファ領域３６と同一の製造工程で作製されており、バッファ領域３６と同一のドーパント、濃度及び拡散深さを有している。なお、これらの断面構造は、第２素子領域１８の全体に亘って共通している。したがって、アノードコンタクト領域１３１及びアノード領域１３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って第２素子領域１８の全体に亘って設けられている。同様に、カソード領域１３６及びカソードコンタクト領域１３７は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って第２素子領域１８の全体に亘って設けられている。
【００４７】
また、ＬＩＧＢＴのボディ領域３３とＦＷＤのアノード領域１３３は、図２に示される隣接部１１に設けられたトレンチ絶縁分離部を介して接している。このため、これらのｐ型領域３３，１３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って素子領域１６，１８内を一巡している。さらに、ＬＩＧＢＴのバッファ領域３６とＦＷＤのカソード領域１３６も、図２に示される隣接部１１に設けられたトレンチ絶縁分離部を介して接している。このため、これらのｎ型領域３６，１３６も、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って素子領域１６，１８内を一巡している。
【００４８】
カソード電極１４２は、第１トレンチ絶縁分離部１２側の層間絶縁膜４１の表面に配設されている。特に、カソード電極１４２は、第１トレンチ絶縁分離部１２の上方にも配設されている。カソード電極１４２は、ＳＯＩ基板２０を平面視したときに、少なくとも第１トレンチ絶縁分離部１２に沿って第１トレンチ絶縁分離部１２の上方に配設されている。さらに、カソード電極１４２は、一部が層間絶縁膜４１を貫通して伸びているとともにカソードコンタクト領域１３７に接触部１４２ａを介して接している。接触部１４２ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って第２素子領域１８の全体に亘って設けられている。また、カソード電極１４２は、平面視したときに、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４の向き（図５の場合、左向き）において、カソード領域１３６を超えて配設されていないのが望ましい。
【００４９】
アノード電極１４８は、第２トレンチ絶縁分離部１４側の層間絶縁膜４１の表面に配設されている。特に、アノード電極１４８は、第２トレンチ絶縁分離部１４の上方にも配設されている。アノード電極１４８は、ＳＯＩ基板２０を平面視したときに、少なくとも第２トレンチ絶縁分離部１４に沿って第２トレンチ絶縁分離部１４の上方に配設されている。さらに、アノード電極１４８は、一部が層間絶縁膜４１を貫通して伸びているとともにアノードコンタクト領域１３１に接触部１４８ａを介して接している。接触部１４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って第２素子領域１８の全体に亘って設けられている。また、アノード電極１４８は、一部が層間絶縁膜４１を貫通して伸びているとともにプレーナ電極４５にも接しているのが望ましい。さらに、アノード電極１４８は、平面視したときに、第２トレンチ絶縁分離部１４から第１トレンチ絶縁分離部１２の向き（図５の場合、右向き）において、プレーナ電極４５を越えて配設されていないのが望ましい。隣接部１１において、カソード電極１４２とアノード電極１４８はｘ軸方向に間隔を置いて配置されている。
【００５０】
また、ＬＩＧＢＴのエミッタ電極４８の接触部４８ａとＦＷＤのアノード電極１４８の接触部１４８ａは、図２に示される隣接部１１において隣接している。このため、これらの接触部４８ａ，１４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って一巡している。さらに、ＬＩＧＢＴのコレクタ電極４２の接触部４２ａとＦＷＤのカソード電極１４２の接触部１４２ａも、図２に示される隣接部１１において隣接している。このため、これらの接触部４２ａ，１４２ａは、ＳＩＯ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って一巡している。
【００５１】
ＬＩＧＢＴのコレクタ電極４２、ゲート電極４４、エミッタ電極４８、及びＦＷＤのカソード電極１４２、アノード電極１４８は、蒸着技術を利用して、同一の製造工程で作製されている。これら電極の材料には、アルミニウムが用いられている。
【００５２】
図３に示されるように、上アーム１１１のＬＩＧＢＴのコレクタ電極４２と上アーム１１１のＦＷＤのカソード電極１４２は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の内側の範囲に設けられている。すなわち、上アーム１１１のＬＩＧＢＴのコレクタ電極４２と上アーム１１１のＦＷＤのカソード電極１４２は、１つの共通電極である。この１つの共通電極上にコレクタ・カソード用ボンディングパッド１９が設けられている。
【００５３】
また、上アーム１１１のＬＩＧＢＴのエミッタ電極４８と上アーム１１１のＦＷＤのアノード電極１４８、および、下アーム１１２のＬＩＧＢＴのコレクタ電極４２と下アーム１１２のＦＷＤのカソード電極１４２は、上アーム１１１の第２トレンチ絶縁分離部１４の外側で、かつ、下アーム１１２の第１トレンチ絶縁分離部１２の内側の範囲に設けられている。すなわち、上アーム１１１のＬＩＧＢＴのエミッタ電極４８と上アーム１１１のＦＷＤのアノード電極１４８、および、下アーム１１２のＬＩＧＢＴのコレクタ電極４８と下アーム１１２のＦＷＤのカソード電極１４２は、１つの共通電極である。この１つの共通電極上にエミツタ・アノード・コレクタ・カソード用ボンディングパッド５０が設けられている。
【００５４】
また、下アーム１１２のＬＩＧＢＴのエミッタ電極４８と下アーム１１２のＦＷＤのアノード電極１４８は、平面視したときに、下アーム１１２の第２トレンチ絶縁分離部１４の外側の範囲に設けられている。すなわち、下アーム１１２のＬＩＧＢＴのエミッタ電極４８と下アーム１１２のＦＷＤのアノード電極１４８は、１つの共通電極である。この１つの共通電極上にエミッタ・アノード用ボンディングパッド１５が設けられている。
【００５５】
第１実施形態によれば、ＳＯＩ基板２０を平面視したときに、上アーム１１１におけるＬＩＧＢＴのエミッタ領域３２と、下アーム１１２におけるＬＩＧＢＴのコレクタ領域３７とが対向するように、上アーム１１１と下アーム１１２が配置されている。よって、当該エミッタ領域３２と当該コレクタ領域３７を接続する配線がＬＩＧＢＴのドリフト領域を跨がないで済む。これにより、直列接続された上アーム１１１と下アーム１１２を備えた半導体装置において、その直列接続の配線（図示例では電極板）に高電圧が印加されても、ＬＩＧＢＴに耐圧低下が生じない。
【００５６】
また、第１実施形態によれば、ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２は１つの共通電極として構成されている。このため、コレクタ電極４２とカソード電極１４２を接続する接続配線が不要である。さらに、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８も１つの共通電極として構成されている。このため、エミッタ電極４８とアノード電極１４８を接続する接続配線も不要である。これにより、したがって、ＬＩＧＢＴとＦＷＤを接続する配線（図示例では電極板）に高電圧が印加されても、ＬＩＧＢＴやＦＷＤに耐圧低下が生じない。
【００５７】
（第２実施形態）
本発明に係る半導体装置の第２実施形態について、図面を参照しつつ説明する。
図６は、第２実施形態に係る半導体装置のレイアウトを示す平面図である。図７は、第２実施形態に係る半導体装置に配設される各電極のレイアウトを図６に重ねて示す平面図である。なお、第１実施形態と同様の構成については、同一の参照符号を付して、その説明を省略する。
【００５８】
上記第１実施形態においては、上アーム１１１が下アーム１１２のループの内側に配置されていた。これに対し、第２実施形態では、ＳＯＩ基板２０を平面視したときに、上アーム１１１の側方に下アーム１１２Ａを配置している。図示はしないが、他のアームについても同様である。
【００５９】
上記のような配置とするために、第２実施形態の下アーム１１２Ａは、第１実施形態の下アーム１１２に対してループの内周側部分と外周側部分の位置関係が反転している。具体的には、下アーム１１２Ａの内周側にエミッタ領域とアノード領域、外周側にコレクタ領域とカソード領域が位置している。これにより、上アーム１１１内周側にはエミッタ電極とアノード電極が位置し、下アーム１１２Ａの外周側にはコレクタ電極とカソード電極が位置する。そして、上アーム１１１のコレクタ電極とカソード電極は一体に構成される。また、下アーム１１２Ａのエミッタ電極とアノード電極は一体に構成される。また、上アーム１１１のエミッタ電極およびカソード電極と、下アーム１１２Ａのコレクタ電極およびアノード電極とは、一体に構成される（つまり、４種の電極が一体に構成される）。
【００６０】
これにより、第１実施形態と同様、ＬＩＧＢＴおよびＦＷＤの耐圧低下を防止することができる。
【００６１】
なお、上記第２実施形態では、第１実施形態に対して下アームの内周側部分と外周側部分の位置関係を反転させたが、これに代えて、上アームの内周側部分と外周側部分の位置関係を反転させてもよい。
【００６２】
（第３実施形態）
本発明に係る半導体装置の第３実施形態について、図面を参照しつつ説明する。
図８は、第３実施形態に係る半導体装置のレイアウトを示す平面図である。第１実施形態に係る半導体装置と共通する構成要素には共通の符号を付して、その説明を省略する。
【００６３】
第３実施形態に係る半導体装置では、上アーム１１１Ａの第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた素子領域１６,１８の一部が、ＳＯＩ基板２０を平面視したときに、少なくとも２回往復する形となっている（図示例では、ｙ軸方向に沿って４回往復している）。換言すると、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で囲まれた素子領域１６，１８の一部が、ＳＯＩ基板２０を平面視したときに、櫛歯状の形態を有している、ということもできる。また、図示例では、櫛歯状部分において、屈曲部毎にＬＩＧＢＴとＦＷＤが交互に配置され、上アーム１１１Ａ全体として３つのＬＩＧＢＴと３つのＦＷＤが形成されている。このような櫛歯状の形態を採用することにより、半導体層２６に占める素子領域１６，１８の面積を大きくすることができ、実装面積を小さく抑えることができる。
【００６４】
なお、上アーム１１１Ａと下アーム１１２の特性を等しくするために、ＳＯＩ基板２０を平面視したときに、上アーム１１１Ａと下アーム１１２とでＬＩＧＢＴの面積が等しく、上アーム１１１Ａと下アーム１１２とでＦＷＤの面積が等しくなるように形成することが好ましい。
【００６５】
以上、本発明の各実施形態を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した実施形態を様々に変形、変更したものが含まれる。例えば、上記各実施形態では、トランジスタとしてＬＩＧＢＴを使用するとともにダイオードとしてＦＷＤを使用しているが、これに代えて、トランジスタとしてＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）を使用するとともにダイオードとしてＦＷＤを使用してもよい。また、トランジスタとしてＬＩＧＢＴを使用するとともにダイオードとしてＬＤＭＯＳを使用してもよい。ＬＤＭＯＳをダイオードとして使用する場合は、ＬＤＭＯＳの寄生ダイオードを利用する。
【産業上の利用可能性】
【００６６】
本発明は、インバータ回路を構成するべく直列接続された半導体素子を備える半導体装置において、その直列接続の配線（高電位配線）の影響によって耐圧低下が生じるのを防止することができる半導体装置等として、利用可能である。
【符号の説明】
【００６７】
１１    隣接部
１２    第１トレンチ絶縁分離部
１３    第３トレンチ絶縁分離部
１４    第２トレンチ絶縁分離部
１５    エミッタ・アノード用ボンディングパッド
１６    第１素子領域
１８    第２素子領域
１９    コレクタ・カソード用ボンディングパッド
２０    ＳＯＩ基板
２２    半導体支持層
２４    埋込み絶縁層
２６    半導体層
４２    コレクタ電極
４８    エミッタ電極
５０    エミツタ・アノード・コレクタ・カソード用ボンディングパッド
１１１，１１１Ａ    上アーム
１１２，１１２Ａ    下アーム
１４２    カソード電極
１４８    アノード電極
【図１】
0005672500.tif 000002
【図２】
0005672500.tif 000003
【図３】
0005672500.tif 000004
【図４】
0005672500.tif 000005
【図５】
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【図６】
0005672500.tif 000007
【図７】
0005672500.tif 000008
【図８】
0005672500.tif 000009
【図９】
0005672500.tif 000010
【図１０】
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