(57)【特許請求の範囲】
【請求項１】
基準となる入力クロック信号と帰還信号との位相差を検出し、上記位相差に応じた制御電圧を出力する位相比較手段と、
上記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、
出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、上記移相クロック信号を上記帰還信号として上記位相比較手段に送る位相選択手段と、
上記移相クロック信号の周期を上記出力クロック信号の周期から所定の移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記決定された位相を選択するように上記位相選択手段を制御する位相制御手段とを備え、
上記位相制御手段は、上記移相クロック信号の周期が、上記出力クロック信号の周期の整数倍に、予め決められた第１の移相量及び所定の範囲内で周期的に変化する第２の移相量を加算した長さになるように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記第１の移相量によって上記出力クロック信号は上記入力クロック信号に対して有理数の分周比を有し、上記周期的に変化する第２の移相量によって上記出力クロック信号はスペクトラム拡散変調されることを特徴とするスペクトラム拡散クロック発生回路。
【請求項２】
上記位相制御手段は、
上記第２の移相量を離散的に変化させ、
上記第２の移相量を離散的に変化させるとき、変化前の移相量と変化後の移相量との間で繰り返し切り換え、次第に変化後の移相量の時間を長くすることを特徴とする請求項１記載のスペクトラム拡散クロック発生回路。
【請求項３】
上記移相クロック信号を分周して、上記分周された移相クロック信号を上記帰還信号として上記位相比較手段に送る分周器をさらに備えたことを特徴とする請求項１又は２記載のスペクトラム拡散クロック発生回路。
【請求項４】
上記位相制御手段は、上記移相クロック信号の周期を上記出力クロック信号の所定クロック数分の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定することを特徴とする請求項１〜３のいずれか１つに記載のスペクトラム拡散クロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スペクトラム拡散クロック発生（ＳＳＣＧ）回路に関する。
【背景技術】
【０００２】
クロック発生回路の技術分野において、特定の周波数にピークを有するＥＭＩ（放射電磁雑音）の発生を防止するために、クロック信号の周波数をわずかに変調（スペクトラム拡散）することにより、特定の周波数にピークをもっていたＥＭＩのエネルギーを分散させてピーク値を低減させる「スペクトラム拡散クロック発生（ＳＳＣＧ）回路」が知られている。ＳＳＣＧ回路として、例えば特許文献１及び２の発明が知られている。また、クロック発生回路に使用されるＰＬＬ（Phase Locked Loop）回路の技術分野において、例えば特許文献２のように、有理数の分周比を有するフラクショナルＰＬＬ回路が知られている。
【０００３】
図１７は、従来技術のスペクトラム拡散クロック発生（ＳＳＣＧ）回路の構成を示すブロック図である。図１７のＳＳＣＧ回路はフラクショナルＰＬＬ回路として構成されている。基準クロック発生器（図示せず）によって発生された基準クロック信号ｒｅｆ＿ｃｋは入力分周器１１によって分周され、分周後の入力クロック信号ｃｏｍｐ＿ｃｋは位相周波数比較器２１に入力される。位相周波数比較器２１は、入力クロック信号ｃｏｍｐ＿ｃｋと、後述する帰還信号ｆｂ＿ｃｋとの間の位相差を検出してチャージポンプ２２に出力する。チャージポンプ２２は、位相差に応じて増減したチャージポンプ電圧をループフィルタ２３に出力し、ループフィルタ２３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（ＶＣＯ）２４に出力する。電圧制御発振器２４は、制御電圧を制御電流に変換するＶ／Ｉ変換器２４ａと、スペクトラム拡散コントローラ２５の制御下でスペクトラム拡散（ＳＳ）変調された制御電流を生成する電流ＤＡ変換器（ＩＤＡＣ）２４ｂと、ＳＳ変調された制御電流に応じた周波数及び位相を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する電流制御発振器（ＣＣＯ）２４ｃとを含む。出力クロック信号ｖｃｏ＿ｃｋは、他の回路による使用のために、出力分周器１２によってさらに分周される。本明細書では、画像処理装置による使用を想定して、出力分周器１２によって分周された信号を画素クロック信号ｐｉｘ＿ｃｋと呼ぶ。また、出力クロック信号ｖｃｏ＿ｃｋは分周器２６によって分周されて、帰還信号ｆｂ＿ｃｋとして位相周波数比較器２１に入力される。分周器２６の分周比は、入力クロック信号ｃｏｍｐ＿ｃｋをカウントするアキュムレータ２７のカウント値に従って、所定整数ＮとＮ＋１との間で周期的に切り換えられる。フラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。さらに、分周器２６の分周比を切り換えることにより、平均的にはＮとＮ＋１との間の小数である分周比を実現する。
【０００４】
図１８は、図１７の電流ＤＡ変換器２４ｂによるスペクトラム拡散（ＳＳ）変調を説明するための図である。ＳＳ変調を行うことにより、出力クロック信号ｖｃｏ＿ｃｋの周波数は、所定の周波数ｆｃを中心に、最大値ｆｍａｘと最小値ｆｍｉｎとの間の周波数にわたって、変調周期ｓｓｉｎｔで周期的に変化する。スペクトラム拡散コントローラ２５には、出力クロック信号ｖｃｏ＿ｃｋの周波数の最大変化率を示す変調度ｓｓ＿ａｍｐが設定されている。変調度ｓｓ＿ａｍｐは０〜３１の整数値をとり、出力クロック信号ｖｃｏ＿ｃｋの周波数の最大変化率はｓｓ＿ａｍｐ／１０２４（％）で表される。例えばｓｓ＿ａｍｐ＝３１のとき、出力クロック信号ｖｃｏ＿ｃｋの周波数は、その最大値ｆｍａｘにおいて中心周波数ｆｃに対して約３．１％増大し、その最小値ｆｍｉｎにおいて中心周波数ｆｃに対して約３．１％減少する。スペクトラム拡散コントローラ２５は、この最大変化率の範囲内で出力クロック信号ｖｃｏ＿ｃｋの周波数を変化させるように電流ＤＡ変換器２４ｂ内の制御電流を変化させるためのＳＳ変調波形データｄｄｓｄ＿ｏｒｇを生成する。ＳＳ変調波形データｄｄｓｄ＿ｏｒｇは、例えば０〜２５５の整数値をとり、その最大値２５５は周波数の最大値ｆｍａｘに対応し、その最小値０は周波数の最小値ｆｍｉｎに対応し、１２８は中心周波数ｆｃ（すなわち周波数変化なし）に対応する。
【０００５】
以下に、例示的なＳＳ変調波形データｄｄｓｄ＿ｏｒｇの計算を示す。図１８に示すように、出力クロック信号ｖｃｏ＿ｃｋの周波数の変化が三角波になる場合のＳＳ変調波形データｄｄｓｄ＿ｏｒｇについて説明する。ＳＳ変調波形データｄｄｓｄ＿ｏｒｇを計算するために、例えば画素クロック信号ｐｉｘ＿ｃｋのクロック毎に増分するカウント値ｃｏｕｎｔ（ｎ）を用いる。カウント値のステップサイズΔｃｏｕｎｔ、カウント値の初期値ｃｏｕｎｔ（０）、及びカウント値ｃｏｕｎｔ（ｎ）は次式で表される。
【０００６】
［数１］
Δｃｏｕｎｔ＝２×２５５／ｓｓｉｎｔ
［数２］
ｃｏｕｎｔ（０）＝０
［数３］
ｃｏｕｎｔ（ｎ）＝ｃｏｕｎｔ（ｎ−１）＋Δｃｏｕｎｔ，１≦ｎ≦ｓｓｉｎｔ−１
【０００７】
カウント値ｃｏｕｎｔ（ｎ）は、変調周期ｓｓｉｎｔにわたってステップサイズΔｃｏｕｎｔずつ増分する。カウント値ｃｏｕｎｔ（ｎ）に応じて、ＳＳ変調波形データｄｄｓｄ＿ｏｒｇは次式により計算される。
【０００８】
［数４］
０≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜１２８である場合：
ｄｄｓｄ＿ｏｒｇ＝１２８＋ｉｎｔ（ｃｏｕｎｔ（ｎ））
［数５］
１２８≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜３８３である場合：
ｄｄｓｄ＿ｏｒｇ
＝２５５−｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−１２７｝
＝３８２−ｉｎｔ（ｃｏｕｎｔ（ｎ））
［数６］
３８３≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜５１０である場合：
ｄｄｓｄ＿ｏｒｇ
＝１２８＋｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−（２×２５５−０）｝
＝ｉｎｔ（ｃｏｕｎｔ（ｎ））−３８２
【０００９】
ここで、ｉｎｔ（ｃｏｕｎｔ（ｎ））は、カウント値ｃｏｕｎｔ（ｎ）の整数部を示す。
【００１０】
電流ＤＡ変換器２４ｂは、電流制御発振器２４ｃのための制御電流をＳＳ変調波形データｄｄｓｄ＿ｏｒｇに基づいて変化させ、これにより、変調度ｓｓ＿ａｍｐで表される最大変化率の範囲内で出力クロック信号ｖｃｏ＿ｃｋの周波数を変化させる。
【００１１】
電流ＤＡ変換器２４ｂは、ＳＳ変調の振幅の精度を向上させるために、電流制御発振器２４ｃの制御電流の一部を基準電流として使用し、ＳＳ変調波形の振幅を出力クロック信号ｖｃｏ＿ｃｋの平均周波数（すなわち中心周波数ｆｃ）にトラッキングさせてもよい。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このように、従来技術のＳＳＣＧ回路は、電流ＤＡ変換器２４ｂにおいてＳＳ変調された制御電流を生成し、この制御電流により直接、電流制御発振器２４ｃの発振周波数を変化させる。このため、ＰＬＬ回路のループ応答は，ＳＳ変調の変調周期ｓｓｉｎｔに対して充分に低速である必要がある。ループフィルタ２３の帯域が狭いために揺らぎに対する系の補正量を大きく取ることができず、このことはジッタ悪化の原因となる。
【００１３】
また、従来技術のＳＳＣＧ回路は、ＳＳ変調において、例えば画素クロック信号ｐｉｘ＿ｃｋのクロック毎にしか周波数を変化させることができず、周波数変化が粗くなる。
【００１４】
また、分周器２６の分周比を変化させるフラクショナルＰＬＬ回路では、分周比を変化させたときに位相周波数比較器２１において位相の不一致が発生する。この位相の不一致に起因して電圧制御発振器２４の出力クロック信号ｖｃｏ＿ｃｋにスプリアスが混入し、出力クロック信号ｖｃｏ＿ｃｋのジッタ特性が劣化してしまう。
【００１５】
また、従来技術のフラクショナルＰＬＬ回路では、逓倍設定の分解能を上げるためには分周器２６の分周比Ｎを大きくする必要があるので、位相周波数比較器２１に入力される信号の周波数を高くすることができない。そのため、フラクショナルＰＬＬ回路のループ帯域を広くすることもできないので、電圧制御発振器２４の位相雑音が増え、ジッタ特性が劣化してしまう。
【００１６】
本発明の目的は、以上の課題を解決し、分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を含むスペクトラム拡散クロック発生回路であって、出力クロック信号のジッタを低減することができるスペクトラム拡散クロック発生回路を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の態様に係るスペクトラム拡散クロック発生回路によれば、
基準となる入力クロック信号と帰還信号との位相差を検出し、上記位相差に応じた制御電圧を出力する位相比較手段と、
上記制御電圧に応じた周波数を有する出力クロック信号を生成して出力する電圧制御発振手段と、
出力クロック信号のクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号を生成し、上記移相クロック信号を上記帰還信号として上記位相比較手段に送る位相選択手段と、
上記移相クロック信号の周期を上記出力クロック信号の周期から予め決められた第１の移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記決定された位相を選択するように上記位相選択手段を制御する位相制御手段とを備え、
上記位相制御手段は、所定の範囲内で周期的に変化する第２の移相量を生成し、上記第２の移相量を上記第１の移相量に加算するように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定し、上記周期的に変化する第２の移相量によって上記出力クロック信号はスペクトラム拡散変調されることを特徴とする。
【００１８】
上記スペクトラム拡散クロック発生回路において、
上記位相制御手段は、
上記第２の移相量を離散的に変化させ、
上記第２の移相量を離散的に変化させるとき、変化前の移相量と変化後の移相量との間で繰り返し切り換え、次第に変化後の移相量の時間を長くすることを特徴とする。
【００１９】
上記スペクトラム拡散クロック発生回路は、上記移相クロック信号の周期を上記出力クロック信号の周期から上記第１の移相量で変化させることにより、フラクショナルＰＬＬ回路として動作することを特徴とする。
【００２０】
上記スペクトラム拡散クロック発生回路は、上記移相クロック信号を分周して、上記分周された移相クロック信号を上記帰還信号として上記位相比較手段に送る分周器をさらに備えたことを特徴とする。
【００２１】
上記スペクトラム拡散クロック発生回路において、上記位相制御手段は、上記移相クロック信号の周期を上記出力クロック信号の所定クロック数分の周期から予め決められた移相量で変化させた長さにするように、上記位相選択手段によって選択される上記移相クロック信号の立ち上がりエッジの位相を決定することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を含むスペクトラム拡散クロック発生回路であって、出力クロック信号のジッタを低減することができるスペクトラム拡散クロック発生回路を提供することができる。従って、スペクトラム拡散クロック発生回路の精度を向上させることができる。
【００２３】
また、本発明のスペクトラム拡散クロック発生回路によれば、スペクトラム拡散クロック発生回路に含まれるフラクショナルＰＬＬ回路において、動作時において分周器の分周比は固定値であるので、従来技術のように分周器の分周比を変化させたときに生じる位相周波数比較器における位相の不一致を解消し、この位相の不一致に起因する出力クロック信号のスプリアスを防止し、出力クロック信号のジッタを低減することができる。また、本発明のスペクトラム拡散クロック発生回路のフラクショナルＰＬＬ回路によれば、位相選択回路の分解能を向上させることにより分周器の分周比を小さくすることができ、この結果、フラクショナルＰＬＬ回路のループ帯域を増大させ、出力クロック信号のジッタを低減することができる。
【００２４】
また、位相選択回路が出力クロック信号を分周することにより、フラクショナルＰＬＬ回路の分解能を向上させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係るスペクトラム拡散クロック発生回路の構成を示すブロック図である。
【図２】図１の位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。
【図３】図１の位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。
【図４】図１の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。
【図５】図４の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図６】図１の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の、図１の位相選択回路６による位相シフトを示すタイミングチャートである。
【図７】図６の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図８】本発明の第１の実施形態の変形例に係るスペクトラム拡散クロック発生回路の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。
【図９】図８の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。
【図１０】本発明の第１の実施形態の変形例に係るスペクトラム拡散クロック発生回路の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の位相シフトを示すタイミングチャートである。
【図１１】図１０の位相シフトを行う際に位相選択回路６７によって選択される位相を示すグラフである。
【図１２】図１の位相選択回路６によるスペクトラム拡散変調を説明するための図である。
【図１３】図１２の移相量Δｐｈの変化を示す拡大図である。
【図１４】本発明の第２の実施形態に係るスペクトラム拡散クロック発生回路の位相選択回路によるスペクトラム拡散変調を説明するための図である。
【図１５】図１４の移相量Δｐｈの増大を示す拡大図である。
【図１６】図１４の移相量Δｐｈの減少を示す拡大図である。
【図１７】従来技術のスペクトラム拡散クロック発生回路の構成を示すブロック図である。
【図１８】図１７の電流ＤＡ変換器２４ｂによるスペクトラム拡散変調を説明するための図である。
【発明を実施するための形態】
【００２６】
第１の実施形態．
図１は、本発明の第１の実施形態に係るスペクトラム拡散クロック発生（ＳＳＣＧ）回路の構成を示すブロック図である。図１のＳＳＣＧ回路はフラクショナルＰＬＬ回路として構成されている。基準クロック発生器（図示せず）によって発生された基準クロック信号ｒｅｆ＿ｃｋは入力分周器１１によって分周され、分周後の入力クロック信号ｃｏｍｐ＿ｃｋは位相周波数比較器１に入力される。位相周波数比較器１は、入力クロック信号ｃｏｍｐ＿ｃｋと、後述する帰還信号ｆｂ＿ｃｋとの間の位相差を検出してチャージポンプ２に出力する。チャージポンプ２は、位相差に応じて増減したチャージポンプ電圧をループフィルタ３に出力し、ループフィルタ３はチャージポンプ電圧に応じた制御電圧を電圧制御発振器（ＶＣＯ）４に出力する。電圧制御発振器４は、制御電圧に応じた周波数及び位相を有する出力クロック信号ｖｃｏ＿ｃｋを生成して出力する。出力分周器１２は、出力クロック信号ｖｃｏ＿ｃｋを他の回路による使用のために分周し、画素クロック信号ｐｉｘ＿ｃｋとして出力する。電圧制御発振器４から位相周波数比較器１への帰還回路には、位相コントローラ５の制御下で動作する位相選択回路６と、固定された整数の分周比を有する分周器７とが設けられる。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの立ち上がりエッジの位相を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。詳しくは、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を所定個数に等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成して出力する。位相コントローラ５は、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から予め決められた移相量Δｐｈ（上記等分された位相の整数倍）で変化させた長さにするように、位相選択回路６によって選択される移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定して位相選択回路６を制御する。分周器７は移相クロック信号ｐｉ＿ｏｕｔを分周して、帰還信号ｆｂ＿ｃｋとして位相周波数比較器１に入力する。
【００２７】
本実施形態のＳＳＣＧ回路に含まれるフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。さらに、本実施形態のフラクショナルＰＬＬ回路は、位相選択回路６により出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成することにより、分周器７の分周比を変化させることのみを動作原理とせず、有理数の分周比を実現することができる。移相量Δｐｈが正である場合、帰還信号ｆｂ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも高くなり、移相量Δｐｈが負である場合、帰還信号ｆｂ＿ｃｋの周波数は入力クロック信号ｃｏｍｐ＿ｃｋの周波数よりも低くなる。さらに、本実施形態のＳＳＣＧ回路は、位相選択回路６により移相クロック信号ｐｉ＿ｏｕｔの周期を変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周波数をＳＳ変調することができる。
【００２８】
位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋの周期から変化された周期を有する移相クロック信号ｐｉ＿ｏｕｔを生成する際に、さらに、出力クロック信号ｖｃｏ＿ｃｋの分周を行うことができる。本明細書では、位相選択回路６の分周比の設定値をｄｉｖ＿ｐｕｃｋ＝０，１，２，…で表し、ｄｉｖ＿ｐｕｃｋ＝ｎのとき、分周比はｎ＋１であるとする。また、出力分周器１２が２以上の分周比を有する場合には、位相選択回路６はこの分周比を考慮して出力クロック信号ｖｃｏ＿ｃｋをさらに分周する。本明細書では、出力分周器１２の分周比の設定値をｄｉｖ＿ｐｌｌ＝０，１，２，…で表し、ｄｉｖ＿ｐｌｌ＝ｎのとき、分周比はｎ＋１であるとする。また、本明細書では、分周器７の分周比の設定値をｄｉｖ＿ｆｂ＝０，１，２，…で表し、ｄｉｖ＿ｆｂ＝ｎのとき、分周比はｎ＋１であるとする。従って、出力クロック信号ｖｃｏ＿ｃｋに対する帰還信号ｆｂ＿ｃｋの分周比は、位相選択回路６の分周比と、出力分周器１２の分周比と、分周器７の分周比とを乗算したものになる。
【００２９】
出力分周器１２は、例えば６０〜１２０ＭＨｚの周波数を有する出力クロック信号ｖｃｏ＿ｃｋを、５〜４０ＭＨｚの周波数を有する画素クロック信号ｐｉｘ＿ｃｋに分周する。
【００３０】
図２及び図３は、位相選択回路６によって選択される出力クロック信号ｖｃｏ＿ｃｋの位相を説明するための図である。本明細書では、位相選択回路６が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相（図２及び図３において「０」〜「５１１」として示す）のいずれかを選択するものとして説明する。位相選択回路６は、任意の位相に立ち上がりエッジを挿入する位相挿入装置（phase interpolator）として機能する。
【００３１】
まず、図４〜図７を参照して、ＳＳＣＧ回路のフラクショナルＰＬＬ回路としての動作について詳細に説明する。説明の簡単化のため、位相選択回路６、出力分周器１２、及び分周器７の各分周比はいずれも１、すなわち、ｄｉｖ＿ｐｕｃｋ＝０、ｄｉｖ＿ｆｂ＝０、ｄｉｖ＿ｐｌｌ＝０であるとする。
【００３２】
図４は、図１の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。図４の横軸は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相を単位とする（以後の図５〜１１にわたって位相は同じ単位で表す）。図４の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈで増大される（すなわち、５１２＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量Δｐｈずつ増分して遅延される。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量Δｐｈで遅延される。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量Δｐｈの２倍で遅延される。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量Δｐｈのｎ−１倍で遅延される。
【００３３】
図５は、図４の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相「０」〜「５１１」のいずれかを、現在の位相として選択している。図５に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな現在の位相として選択する。なお、移相量Δｐｈで増分しても現在の位相と移相量Δｐｈとの和が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期未満である場合（すなわち、増分後の位相が「５１１」以下である場合）、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相にある。一方、移相量Δｐｈで増分すると現在の位相と移相量Δｐｈとの和が出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期以上になる場合（すなわち、増分後の位相が「５１２」以上である場合）、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックではなく、さらにその次のクロックの周期内の、増分後の位相から「５１２」を減算した位相にある。後者の場合、例えば図４に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第５クロックｖｃｏ＿ｃｋ（４）ではなく、第６クロックｖｃｏ＿ｃｋ（５）の周期内にあり、出力クロック信号の第６クロックｖｃｏ＿ｃｋ（５）の立ち上がりエッジから、ｍｏｄ（４×Δｐｈ，５１２）、すなわち、４×Δｐｈを５１２で割ったときの余りで遅延される。このことを図５では白抜きの矢印で示し、出力クロック信号のクロックｖｃｏ＿ｃｋ（４）、ｖｃｏ＿ｃｋ（８）、ｖｃｏ＿ｃｋ（１２）における点線の丸印で示す位相を選択することに代えて、次のクロックの実線の白丸が選択される。
【００３４】
以上、図４及び図５を参照して説明したように位相を選択することにより、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、ｐｉ＿ｏｕｔ（１）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量Δｐｈで増大された長さ（すなわち５１２＋Δｐｈ）になる。
【００３５】
図６は、図１の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の、図１の位相選択回路６による位相シフトを示すタイミングチャートである。図６の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの周期から移相量｜Δｐｈ｜で減少される（すなわち、５１２−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの対応する各クロックの立ち上がりエッジから、移相量｜Δｐｈ｜ずつ増分して早くなる。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第２クロックｖｃｏ＿ｃｋ（１）の立ち上がりエッジから移相量｜Δｐｈ｜で早くされる。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第３クロックｖｃｏ＿ｃｋ（２）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍で早くされる。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第ｎクロックｖｃｏ＿ｃｋ（ｎ−１）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍で早くされる。
【００３６】
図７は、図６の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。図７に示すように、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ減少させた位相を選択する。なお、移相量｜Δｐｈ｜で減少させても減少後の位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックの周期内の該当する位相にある。一方、移相量｜Δｐｈ｜で減少させると減少後の位相が負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、出力クロック信号ｖｃｏ＿ｃｋの次のクロックではなく現在のクロックの周期内の、減少後の位相に「５１２」を加算した位相にある。後者の場合、例えば図６に示すように、移相クロック信号の第５クロックｐｉ＿ｏｕｔ（４）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）ではなく、第３クロックｖｃｏ＿ｃｋ（２）の周期内にあり、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから、ｍｏｄ（４×｜Δｐｈ｜，５１２）、すなわち、４×｜Δｐｈ｜を５１２で割ったときの余りで早くされる。このことを図７では白抜きの矢印で示し、出力クロック信号のクロックｖｃｏ＿ｃｋ（１）、ｖｃｏ＿ｃｋ（３）、…における点線の丸印で示す位相を選択することに代えて、前のクロックの実線の白丸が選択される。
【００３７】
以上、図６及び図７を参照して説明したように位相を選択することにより、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、ｐｉ＿ｏｕｔ（１）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋのクロックの周期から移相量｜Δｐｈ｜で減少された長さ（すなわち５１２−｜Δｐｈ｜）になる。
【００３８】
位相コントローラ５は、図４〜図７を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。
【００３９】
移相クロック信号ｐｉ＿ｏｕｔの周波数をｆｐｉ＿ｏｕｔとし、出力クロック信号ｖｃｏ＿ｃｋの周波数をｆｖｃｏ＿ｃｋとするとき、次式が成り立つ。
【００４０】
［数７］
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）
【００４１】
このとき、前述したように、本実施形態のフラクショナルＰＬＬ回路は、帰還信号ｆｂ＿ｃｋの周波数及び位相が入力クロック信号ｃｏｍｐ＿ｃｋの周波数及び位相と一致するように、負帰還制御を行う。従って、入力クロック信号ｃｏｍｐ＿ｃｋの周波数をｆｃｏｍｐ＿ｃｋとし、帰還信号ｆｂ＿ｃｋの周波数をｆｆｂ＿ｃｋとするとき、各信号の周波数の間には次式が成り立つ。
【００４２】
［数８］
ｆｆｂ＿ｃｋ＝ｆｐｉ＿ｏｕｔ＝ｆｃｏｍｐ＿ｃｋ
［数９］
ｆｃｏｍｐ＿ｃｋ＝ｆｖｃｏ＿ｃｋ×５１２／（５１２＋Δｐｈ）
［数１０］
ｆｖｃｏ＿ｃｋ＝ｆｃｏｍｐ＿ｃｋ×（１＋Δｐｈ／５１２）
【００４３】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路によれば、位相選択回路６の分解能を向上させることにより非常に小さな逓倍率（例えば１％以下の逓倍率）を実現することができる。説明した実施形態では、最小逓倍率は１／５１２≒０．００２＝０．２％になる。
【００４４】
次に、図８〜図１１を参照して、位相選択回路６、出力分周器１２、及び分周器７の各分周比を考慮した場合、すなわち、ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌのいずれかが１以上になる場合の、ＳＳＣＧ回路のフラクショナルＰＬＬ回路としての動作について説明する。図８〜図１１では、位相選択回路６の分周比の設定値ｄｉｖ＿ｐｕｃｋ＝２、すなわち位相選択回路６の分周比が３である場合を示す。
【００４５】
図８は、本発明の第１の実施形態の変形例に係るスペクトラム拡散クロック発生回路の位相選択回路６による位相シフトであって、移相量Δｐｈが正である場合の位相シフトを示すタイミングチャートである。出力クロック信号ｖｃｏ＿ｃｋの３クロック毎に、位相選択回路６の分周されたクロック信号ｄｉｖ＿ｃｋと呼ぶ。例えば、出力クロック信号の第１０〜第１２クロックｖｃｏ＿ｃｋ（９）、ｖｃｏ＿ｃｋ（１０）、ｖｃｏ＿ｃｋ（１１）は、分周されたクロック信号の第４クロックｄｉｖ＿ｃｋ（３）になる。分周されたクロック信号ｄｉｖ＿ｃｋのクロックのそれぞれにおいて、出力クロック信号ｖｃｏ＿ｃｋの３つのクロックを、第１〜第３サブクロックｖｃｏ＿ｃｋ（０）’、ｖｃｏ＿ｃｋ（１）’、ｖｃｏ＿ｃｋ（２）’と呼ぶ。図８の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期（すなわち分周されたクロック信号ｄｉｖ＿ｃｋの周期）から移相量Δｐｈで増大される（すなわち、５１２×３＋Δｐｈになる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの３クロック後の立ち上がりエッジ（すなわち分周されたクロック信号ｄｉｖ＿ｃｋのクロックの先頭）から、移相量Δｐｈずつ増分して遅延される。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから移相量Δｐｈで遅延される。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから移相量Δｐｈの２倍で遅延される。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第３ｎ−２クロックｖｃｏ＿ｃｋ（３ｎ−３）の立ち上がりエッジから移相量Δｐｈのｎ−１倍で遅延される。
【００４６】
図９は、図８の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋの周期を１５３６個に等分した位相「０」〜「１５３５」のいずれかを、現在の位相として選択している。ただし、位相選択回路６は、実質的には、図２及び図３と同様に、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を５１２個に等分した位相「０」〜「５１１」のいずれかを選択する。図９に示すように、位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋのクロックが進む毎に、移相量Δｐｈずつ増分した位相を新たな現在の位相として選択する。なお、移相量Δｐｈで増分しても現在の位相と移相量Δｐｈとの和が分周されたクロック信号ｄｉｖ＿ｃｋの周期未満である場合（すなわち、増分後の位相が「１５３５」以下である場合）、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの次のクロックの周期内の該当する位相にある。一方、移相量Δｐｈで増分すると現在の位相と移相量Δｐｈとの和が分周されたクロック信号ｄｉｖ＿ｃｋの周期以上になる場合（すなわち、増分後の位相が「１５３５」以上である場合）、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの２クロック後の周期内の、増分後の位相から「１５３６」を減算した位相にある。後者の場合、例えば図８に示すように、移相クロック信号の第８クロックｐｉ＿ｏｕｔ（７）の立ち上がりエッジは、分周されたクロック信号の第７クロックｄｉｖ＿ｃｋ（６）の周期内にあり、分周されたクロック信号の第７クロックｄｉｖ＿ｃｋ（６）の先頭から、ｍｏｄ（５×Δｐｈ，１５３６）、すなわち、５×Δｐｈを１５３６で割ったときの余りで遅延される。
【００４７】
以上、図８及び図９を参照して説明したように位相を選択することにより、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、ｐｉ＿ｏｕｔ（１）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期から移相量Δｐｈで増大された長さ（すなわち５１２×３＋Δｐｈ）になる。
【００４８】
図１０は、本発明の第１の実施形態の変形例に係るスペクトラム拡散クロック発生回路の位相選択回路６による位相シフトであって、移相量Δｐｈが負である場合の位相シフトを示すタイミングチャートである。図１０の場合、移相クロック信号ｐｉ＿ｏｕｔの周期は、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期（すなわち分周されたクロック信号ｄｉｖ＿ｃｋの周期）から移相量Δｐｈで減少される（すなわち、５１２×３−｜Δｐｈ｜になる）。従って、移相クロック信号ｐｉ＿ｏｕｔの各クロックの立ち上がりエッジは、クロックが進む毎に、出力クロック信号ｖｃｏ＿ｃｋの３クロック後の立ち上がりエッジ（すなわち分周されたクロック信号ｄｉｖ＿ｃｋのクロックの先頭）から、移相量｜Δｐｈ｜ずつ増分して早くなる。出力クロック信号の最初のクロックｖｃｏ＿ｃｋ（０）と移相クロック信号の最初のクロックｐｉ＿ｏｕｔ（０）の各立ち上がりエッジは一致しているものとする。移相クロック信号の第２クロックｐｉ＿ｏｕｔ（１）の立ち上がりエッジは、出力クロック信号の第４クロックｖｃｏ＿ｃｋ（３）の立ち上がりエッジから移相量｜Δｐｈ｜で早くされる。移相クロック信号の第３クロックｐｉ＿ｏｕｔ（２）の立ち上がりエッジは、出力クロック信号の第７クロックｖｃｏ＿ｃｋ（６）の立ち上がりエッジから移相量｜Δｐｈ｜の２倍で早くされる。以下同様に、移相クロック信号の第ｎクロックｐｉ＿ｏｕｔ（ｎ−１）の立ち上がりエッジは、出力クロック信号の第３ｎ−２クロックｖｃｏ＿ｃｋ（３ｎ−３）の立ち上がりエッジから移相量｜Δｐｈ｜のｎ−１倍で早くされる。
【００４９】
図１１は、図１０の位相シフトを行う際に位相選択回路６によって選択される位相を示すグラフである。図９に示すように、位相選択回路６は、分周されたクロック信号ｄｉｖ＿ｃｋのクロックが進む毎に、移相量｜Δｐｈ｜ずつ減少させた位相を選択する。なお、移相量｜Δｐｈ｜で減少させても減少後の位相が負にならない場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの次のクロックの周期内の該当する位相にある。一方、移相量｜Δｐｈ｜で減少させると減少後の位相が負になる場合、移相クロック信号ｐｉ＿ｏｕｔの次のクロックの立ち上がりエッジは、分周されたクロック信号ｄｉｖ＿ｃｋの現在のクロックの周期内の、減少後の位相に「１５３６」を加算した位相にある。後者の場合、例えば図１０に示すように、移相クロック信号の第６クロックｐｉ＿ｏｕｔ（５）の立ち上がりエッジは、分周されたクロック信号の第４クロックｄｉｖ＿ｃｋ（３）の周期内にあり、分周されたクロック信号の第５クロックｄｉｖ＿ｃｋ（４）の立ち上がりエッジから、ｍｏｄ（５×｜Δｐｈ｜，１５３６）、すなわち、５×｜Δｐｈ｜を１５３６で割ったときの余りで早くされる。
【００５０】
以上、図１０及び図１１を参照して説明したように位相を選択することにより、移相クロック信号の各クロックｐｉ＿ｏｕｔ（０）、ｐｉ＿ｏｕｔ（１）、…、ｐｉ＿ｏｕｔ（ｎ）の周期は常に、出力クロック信号ｖｃｏ＿ｃｋの３クロック分の周期から移相量｜Δｐｈ｜で減少された長さ（すなわち５１２×３−｜Δｐｈ｜）になる。
【００５１】
位相コントローラ５は、図８〜図１１を参照して説明したように移相クロック信号ｐｉ＿ｏｕｔの立ち上がりエッジの位相を決定し、決定された位相に従って位相選択回路６の動作を制御する。
【００５２】
図８〜図１１の場合（すなわち、ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌのいずれかが１以上になる場合）、数７は次式のように変形される。
【００５３】
［数１１］
ｆｐｉ＿ｏｕｔ＝ｆｖｃｏ＿ｃｋ×５１２／｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝
［数１２］
ｆｃｏｍｐ＿ｃｋ
＝ｆｆｂ＿ｃｋ
＝ｆｐｉ＿ｏｕｔ／（［ｄｉｖ＿ｆｂ］＋１）
＝ｆｖｃｏ＿ｃｋ×５１２／［｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝×（［ｄｉｖ＿ｆｂ］＋１）］
［数１３］
ｆｖｃｏ＿ｃｋ
＝ｆｃｏｍｐ＿ｃｋ×（ｄｉｖ＿ｆｂ＋１）×｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ｝／５１２
＝ｆｃｏｍｐ＿ｃｋ×（ｄｉｖ＿ｆｂ＋１）×｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ／５１２｝
＝ｆｃｏｍｐ＿ｃｋ×｛（ｄｉｖ＿ｆｂ＋１）×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋（ｄｉｖ＿ｆｂ＋１）×Δｐｈ／５１２｝
【００５４】
本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路によれば、位相選択回路６が分周を行うことで、さらに小さな逓倍率を実現することができる。数１１〜数１３のモデルでは、最小逓倍率（％）は次式で表される。
【００５５】
［数１４］
（［ｄｉｖ＿ｆｂ］＋１）×Δｐｈ／５１２
≒０．００２×（［ｄｉｖ＿ｆｂ］＋１）
＝０．２×（［ｄｉｖ＿ｆｂ］＋１）  ［％］
【００５６】
出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋの変化率の最小単位は、次式で表される。
【００５７】
［数１５］
Δｆｖｃｏ＿ｃｋ／ｆｖｃｏ＿ｃｋ
＝｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋Δｐｈ／５１２｝
／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）＋０／５１２｝
＝１＋Δｐｈ／｛５１２×（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
≒１＋０．００２／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
【００５８】
以上説明したように、本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路によれば、動作時において分周器７の分周比は固定値であるので、従来技術のように分周器の分周比を変化させたときに生じる位相周波数比較器１における位相の不一致を解消し、この位相の不一致に起因する出力クロック信号ｖｃｏ＿ｃｋのスプリアスを防止し、出力クロック信号ｖｃｏ＿ｃｋのジッタを低減することができる。また、本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路によれば、位相選択回路６の分解能を向上させることにより分周器７の分周比を小さくすることができ、この結果、フラクショナルＰＬＬ回路のループ帯域を増大させ、出力クロック信号ｖｃｏ＿ｃｋのジッタを低減することができる。このように、本実施形態によれば、分周器の分周比を変化させることを動作原理としない、新規なフラクショナルＰＬＬ回路を含むＳＳＣＧ回路を提供することができる。また、位相選択回路６が分周を行うことで、フラクショナルＰＬＬ回路の分解能を向上させることができる。
【００５９】
以下、図１２及び図１３を参照して、位相選択回路６によるＳＳ変調について説明する。
【００６０】
図１２は、図１の位相選択回路６によるスペクトラム拡散変調を説明するための図である。図１３は、図１２の移相量Δｐｈの変化を示す拡大図である。本実施形態のフラクショナルＰＬＬ回路を含むＳＳＣＧ回路は、図４〜図１１を参照して説明したように、移相クロック信号ｐｉ＿ｏｕｔの周期を出力クロック信号ｖｃｏ＿ｃｋの周期から移相量Δｐｈで変化させるが、このとき、移相量Δｐｈの中心となる移相量ｐｌｌ＿ｆｒａｃ（以下、第１の移相量ｐｌｌ＿ｆｒａｃと呼ぶ。）をさらに第２の移相量ｐｉ＿ｓｓｄによって変化させることによって出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調を行う。出力クロック信号ｖｃｏ＿ｃｋの周波数は、位相選択回路６、出力分周器１２、及び分周器７の各分周比の設定値ｄｉｖ＿ｐｕｃｋ、ｄｉｖ＿ｆｂ、ｄｉｖ＿ｐｌｌ、変調度ｓｓ＿ａｍｐ、及び変調周期ｓｓｉｎｔに応じて、図１８と同様に三角波状に変化する。
【００６１】
まず、ＳＳ変調を行うために移相量Δｐｈを変化させる最小時間単位を、ＳＳ変調クロックｐｕｃｋ（０）、ｐｕｃｋ（１）、…、ｐｕｃｋ（ｎ）とする。ＳＳ変調クロックｐｕｃｋ（ｎ）は、出力クロック信号ｖｃｏ＿ｃｋのクロックを、出力分周器１２の分周比と位相選択回路６の分周比とで分周したものである。従って、ＳＳ変調クロックｐｕｃｋ（ｎ）の周波数ｆｐｕｃｋは、次式により表される。
【００６２】
［数１６］
ｆｐｕｃｋ＝ｆｐｉｘ＿ｃｋ／（ｄｉｖ＿ｐｕｃｋ＋１）
［数１７］
ｆｐｉｘ＿ｃｋ＝ｆｖｃｏ＿ｃｋ／（ｄｉｖ＿ｐｌｌ＋１）
【００６３】
図１２に示すように所定個数のｐｕｃｋ（ｎ）を含む時間区間（以下、ステップ時間区間ｓｔｅｐ＿ｐと呼ぶ。）毎に移相量ΔｐｈをステップサイズΔθで階段型に変化させることで、近似的には移相量Δｐｈを三角波状に変化させる。ステップ時間区間ｓｔｅｐ＿ｐにおけるＳＳ変調クロックｐｕｃｋ（ｎ）のクロック数は、設定に応じて異なる。
【００６４】
次に、第２の移相量ｐｉ＿ｓｓｄの最大値ｐｉ＿ｓｓｄ＿ｍａｘ及び最小値ｐｉ＿ｓｓｄ＿ｍｉｎを、次式により計算する。
【００６５】
［数１８］
ｐｉ＿ｓｓｄ＿ｍａｘ＝ｉｎｔ（［ｓｓ＿ａｍｐ］／１０２４／Δｆ＿ｓｔｅｐ）
［数１９］
ｐｉ＿ｓｓｄ＿ｍｉｎ＝−ｉｎｔ（［ｓｓ＿ａｍｐ］／１０２４／Δｆ＿ｓｔｅｐ）
［数２０］
Δｆ＿ｓｔｅｐ
＝Δｆｖｃｏ＿ｃｋ／ｆｖｃｏ＿ｃｋ−１
＝１／５１２／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）｝
【００６６】
変調度ｓｓ＿ａｍｐの定義は、背景技術の項目で説明したものと同じである。
【００６７】
次に、第２の移相量ｐｉ＿ｓｓｄを計算するために、変調クロックｐｕｃｋ（ｎ）毎に増分するカウント値ｃｏｕｎｔ（ｎ）を導入する。カウント値ｃｏｕｎｔ（ｎ）及びそのステップサイズΔｃｏｕｎｔは、例えば９ビットの整数部と１６ビットの小数部とを含む小数で表される。カウント値のステップサイズΔｃｏｕｎｔ、カウント値の初期値ｃｏｕｎｔ（０）、及びカウント値ｃｏｕｎｔ（ｎ）は次式で表される。
【００６８】
［数２１］
Δｃｏｕｎｔ＝２×（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）／ｓｓｉｎｔ
［数２２］
ｃｏｕｎｔ（０）＝０
［数２３］
ｃｏｕｎｔ（ｎ）＝ｃｏｕｎｔ（ｎ−１）＋Δｃｏｕｎｔ，１≦ｎ≦ｓｓｉｎｔ−１
【００６９】
カウント値ｃｏｕｎｔ（ｎ）は、変調周期ｓｓｉｎｔにわたってステップサイズΔｃｏｕｎｔずつ増分する。カウント値ｃｏｕｎｔ（ｎ）に応じて、第２の移相量ｐｉ＿ｓｓｄは次式により計算される。
【００７０】
［数２４］
０≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜ｐｉ＿ｓｓｄ＿ｍａｘ＋１である場合：
ｐｉ＿ｓｓｄ＝ｉｎｔ（ｃｏｕｎｔ（ｎ））
［数２５］
ｐｉ＿ｓｓｄ＿ｍａｘ＋１≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜ｐｉ＿ｓｓｄ＿ｍａｘ＋１＋（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）である場合：
ｐｉ＿ｓｓｄ＝ｐｉ＿ｓｓｄ＿ｍａｘ−｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−ｐｉ＿ｓｓｄ＿ｍａｘ｝
［数２６］
ｐｉ＿ｓｓｄ＿ｍａｘ＋１＋（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）≦ｉｎｔ（ｃｏｕｎｔ（ｎ））＜２×（ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）である場合：
ｐｉ＿ｓｓｄ＝ｐｉ＿ｓｓｄ＿ｍｉｎ＋｛ｉｎｔ（ｃｏｕｎｔ（ｎ））−（２×ｐｉ＿ｓｓｄ＿ｍａｘ−ｐｉ＿ｓｓｄ＿ｍｉｎ）｝
【００７１】
以上のように計算された第２の移相量ｐｉ＿ｓｓｄを第１の移相量ｐｌｌ＿ｆｒａｃに加算することにより、図１２に示すように、位相選択回路６の移相量Δｐｈが得られる。すなわち、ＳＳ変調を行うときの移相量Δｐｈは、次式で表される。
【００７２】
［数２７］
Δｐｈ＝ｐｌｌ＿ｆｒａｃ＋ｐｉ＿ｓｓｄ
【００７３】
本実施形態のスペクトラム拡散クロック発生回路によれば、このように移相量Δｐｈを変化させることにより、出力クロック信号ｖｃｏ＿ｃｋの周波数を図１８のように変化させることができる。移相量Δｐｈが増大するとき、出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋも増大し、移相量Δｐｈが減少するとき、出力クロック信号ｖｃｏ＿ｃｋの周波数ｆｖｃｏ＿ｃｋも減少する。
【００７４】
なお、移相量Δｐｈを図１３の実線のように変化させるとき、対応して変化する出力クロック信号ｖｃｏ＿ｃｋの周波数は、実際には、ＳＳＣＧ回路の応答の遅延により図１３の破線のように変化する。
【００７５】
なお、フラクショナルＰＬＬ回路のループの応答特性は、ＳＳ変調の周波数に対して充分に高速である必要がある。また、出力クロック信号ｖｃｏ＿ｃｋの周波数が例えば１００ＭＨｚのオーダーであるとき、ＳＳ変調周波数として、例えば１０〜５０ｋＨｚ程度を使用可能である。
【００７６】
第２の実施形態．
図１４は、本発明の第２の実施形態に係るスペクトラム拡散クロック発生回路の位相選択回路によるスペクトラム拡散変調を説明するための図である。第１の実施形態のＳＳＣＧ回路では、ＳＳ変調の分解能が位相選択回路６の分周比に依存する。従って、位相選択回路６の分周比の設定値ｄｉｖ＿ｐｕｃｋが小さく、周波数の最小逓倍率が大きい（粗い）場合に、ＳＳ変調の分解能が粗くなるという問題がある。第２の実施形態のＳＳＣＧ回路では、この問題に対処し、位相選択回路６を用いてＳＳ変調を行う際に、周波数の最小逓倍率が大きい（粗い）場合であっても、出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調の周波数ステップの粗さを補う。ＳＳＣＧ回路の構成は、図１に示すものと同じである。
【００７７】
図１４を参照すると、位相選択回路６は、移相量Δｐｈを変化させるときに、変化前の移相量と変化後の移相量との間で繰り返し切り換え、次第に変化後の移相量の時間を長くする。すなわち、位相選択回路６は、移相量Δｐｈを変化させるときのステップ幅を変調する。
【００７８】
図１５は、図１４の移相量Δｐｈの増大を示す拡大図である。図１５に示す例では、１つのステップ時間区間ｓｔｅｐ＿ｐは、１６個のＳＳ変調クロックｐｕｃｋ（ｎ）を含み、また、１つのステップ時間区間ｓｔｅｐ＿ｐは、４つずつのＳＳ変調クロックｐｕｃｋ（ｎ）をそれぞれ含む４つのサブステップ時間区間ｄｉｖ＿ｐを含む。位相選択回路６は、移相量Δｐｈを変化させるときに、変化前の移相量と変化後の移相量との間で繰り返し切り換え、時間ｔ１、ｔ２、ｔ３として示すように、次第に変化後の移相量の時間を長くする。図１５に示す１つ目のサブステップ時間区間ｄｉｖ＿ｐでは、移相量Δｐｈはすべて変化前の移相量である。２つ目のサブステップ時間区間ｄｉｖ＿ｐでは、移相量Δｐｈは、第１〜第３のＳＳ変調クロックｐｕｃｋ（ｎ）では変化前の移相量であり、第４のＳＳ変調クロックｐｕｃｋ（ｎ）では変化後の移相量である。３つ目のサブステップ時間区間ｄｉｖ＿ｐでは、移相量Δｐｈは、第１〜第２のＳＳ変調クロックｐｕｃｋ（ｎ）では変化前の移相量であり、第３〜第４のＳＳ変調クロックｐｕｃｋ（ｎ）では変化後の移相量である。４つ目のサブステップ時間区間ｄｉｖ＿ｐでは、移相量Δｐｈは、第１のＳＳ変調クロックｐｕｃｋ（ｎ）では変化前の移相量であり、第２〜第４のＳＳ変調クロックｐｕｃｋ（ｎ）では変化後の移相量である。
【００７９】
図１６は、図１４の移相量Δｐｈの減少を示す拡大図である。図１６に示す１つ目のサブステップ時間区間ｄｉｖ＿ｐでは、移相量Δｐｈはすべて変化前の移相量である。２つ目のサブステップ時間区間ｄｉｖ＿ｐでは、移相量Δｐｈは、第１〜第３のＳＳ変調クロックｐｕｃｋ（ｎ）では変化前の移相量であり、第４のＳＳ変調クロックｐｕｃｋ（ｎ）では変化後の移相量である。３つ目のサブステップ時間区間ｄｉｖ＿ｐでは、移相量Δｐｈは、第１〜第２のＳＳ変調クロックｐｕｃｋ（ｎ）では変化前の移相量であり、第３〜第４のＳＳ変調クロックｐｕｃｋ（ｎ）では変化後の移相量である。４つ目のサブステップ時間区間ｄｉｖ＿ｐでは、移相量Δｐｈは、第１のＳＳ変調クロックｐｕｃｋ（ｎ）では変化前の移相量であり、第２〜第４のＳＳ変調クロックｐｕｃｋ（ｎ）では変化後の移相量である。
【００８０】
本実施形態のスペクトラム拡散クロック発生回路によれば、移相量Δｐｈを変化させるときのステップ幅を変調することにより、等価的にＳＳ変調の分解能を向上させることができる。本実施形態のスペクトラム拡散クロック発生回路によれば、位相選択回路６を用いてＳＳ変調を行う際に、周波数の最小逓倍率が大きい（粗い）場合であっても、出力クロック信号ｖｃｏ＿ｃｋのＳＳ変調の周波数ステップの粗さを補うことができる。ＳＳＣＧ回路のフラクショナルＰＬＬ回路のループ応答速度が同じであると想定して図１３に示す場合と比較すると、移相量Δｐｈを図１４の実線のように変化させるとき、対応して変化する出力クロック信号ｖｃｏ＿ｃｋの周波数は図１３の破線のように変化し、周波数の変化は図１３に示すものよりも滑らかになっている。本実施形態のＳＳＣＧ回路は、位相選択回路６の分周比の設定値ｄｉｖ＿ｐｕｃｋが小さく、周波数の最小逓倍率が大きい（粗い）場合に効果を発揮する。
【００８１】
ステップ時間区間ｓｔｅｐ＿ｐの長さ、及びサブステップ時間区間ｄｉｖ＿ｐの長さは、例えばレジスタに設定される。図１５及び図１６に示す例では、ステップ時間区間ｓｔｅｐ＿ｐのそれぞれにおいて次のサブステップ時間区間ｄｉｖ＿ｐに進む毎に、変更後の移相量Δｐｈを設定するＳＳ変調クロックｐｕｃｋ（ｎ）のクロック数を増大させている。従って、ステップ時間区間ｓｔｅｐ＿ｐの長さがサブステップ時間区間ｄｉｖ＿ｐの長さの２乗に等しいときは、ＳＳ変調クロックｐｕｃｋ（ｎ）の過不足が生じることなく、図１５及び図１６を参照して説明した通りに動作する。一方、ステップ時間区間ｓｔｅｐ＿ｐの長さがサブステップ時間区間ｄｉｖ＿ｐの長さの２乗よりも短いときは、現在のステップ時間区間ｓｔｅｐ＿ｐの終了後、そのまま変更後の移相量Δｐｈに切り換える。また、ステップ時間区間ｓｔｅｐ＿ｐの長さがサブステップ時間区間ｄｉｖ＿ｐの長さの２乗よりも長いときは、サブステップ時間区間ｄｉｖ＿ｐの長さの２乗に相当するＳＳ変調クロックｐｕｃｋ（ｎ）以降は、変更後の移相量Δｐｈに切り換える。
【００８２】
また、移相量Δｐｈを変化させるときに、変化前の移相量を設定する長さと変化後の移相量を設定する長さ（すなわち、図１５及び図１６の時間ｔ１、ｔ２、ｔ３）とは、例えば、予め決められた値を用いる。
【００８３】
以下、サブステップ時間区間ｄｉｖ＿ｐの長さを決定する変形例について説明する。
図１５及び図１６の例では、サブステップ時間区間ｄｉｖ＿ｐの長さが予め設定されている場合を想定したが、これを他の設定値から自動的に計算して設定してもよい。
【００８４】
まず、移相量ΔｐｈのステップサイズΔθ（分解能）を、次式により表す。
【００８５】
［数２８］
Δθ
＝１／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）×５１２＋ｐｌｌ＿ｆｒａｃ｝
≒１／｛（ｄｉｖ＿ｐｌｌ＋１）×（ｄｉｖ＿ｐｕｃｋ＋１）×５１２｝
…（ｐｌｌ＿ｆｒａｃ≪５１２） 
【００８６】
ステップ数Δθｓを、次式により表す。
【００８７】
［数２９］
Δθｓ＝２×ｉｎｔ（ｓｓ＿ａｍｐ／１０２４／Δθ）
【００８８】
このとき、ステップ時間区間ｓｔｅｐ＿ｐ及びサブステップ時間区間ｄｉｖ＿ｐは、次式により計算される。
【００８９】
［数３０］
ｓｔｅｐ＿ｐ＝ｉｎｔ（ｓｓｉｎｔ／Δθｓ／２）
［数３１］
ｄｉｖ＿ｐ＝ｉｎｔ（√ｓｔｅｐ＿ｐ）
【００９０】
例えば、設定値として、ｓｓ＿ａｍｐ＝５、ｄｉｖ＿ｐｌｌ＝２、ｄｉｖ＿ｐｕｃｋ＝３、ｄｉｖ＿ｆｂ＝１、ｐｌｌ＿ｆｒａｃ＝０、ｆｐｉｘ＿ｃｋ＝４０ＭＨｚ、及びｓｓｉｎｔ＝１０００を用いるとき、ｄｉｖ＿ｐは以下のように計算される。
【００９１】
［数３２］
Δθ＝１／｛（２＋１）×（３＋１）×５１２｝＝１／（６×１０２４）
［数３３］
Δθｓ＝２×ｉｎｔ｛５／１０２４／（１／（６×１０２４））＝２×ｉｎｔ（５×６）＝６０
［数３４］
ｆｐｕｃｋ＝４０ＭＨｚ／（３＋１）＝１０ＭＨｚ
［数３５］
ｓｔｅｐ＿ｐ＝ｉｎｔ（１０００／６０／２）＝８
［数３６］
ｄｉｖ＿ｐ＝ｉｎｔ（√８）＝２
【００９２】
ＳＳ変調クロックｐｕｃｋ（ｎ）の周波数ｆｐｕｃｋ＝１０ＭＨｚと、変調周期ｓｓｉｎｔ＝１０００により、ＳＳ変調の周波数は１０ＭＨｚ／１０００＝１０ｋＨｚになる。
【００９３】
本実施形態のＳＳＣＧ回路では、複数のステップ時間区間ｓｔｅｐ＿ｐを用いてもよい。この場合、次式により、他のステップ時間区間ｓｔｅｐ＿ｐ’を計算する。
【００９４】
［数３７］
ｓｔｅｐ＿ｐ’＝ｓｔｅｐ＿ｐ＋１
【００９５】
位相選択回路６は、ステップ時間区間ｓｔｅｐ＿ｐ及びｓｔｅｐ＿ｐ’のいずれかを用いることができる。
【００９６】
説明した実施形態の変形例として、位相選択回路６は、出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を、５１２個とは異なる個数の位相に等分してもよい。また、出力クロック信号ｖｃｏ＿ｃｋ及び移相クロック信号ｐｉ＿ｏｕｔのデューティサイクルは、図４、図６、図８、及び図１０に図示したものと異なっていてもよい。
【産業上の利用可能性】
【００９７】
本発明によれば、分周器の分周比を変化させることを動作原理としない新規なフラクショナルＰＬＬ回路を含むスペクトラム拡散クロック発生回路であって、出力クロック信号のジッタを低減することができるスペクトラム拡散クロック発生回路を提供することができる。
【符号の説明】
【００９８】
１…位相周波数比較器、
２…チャージポンプ、
３…ループフィルタ、
４…電圧制御発振器、
５…位相コントローラ、
６…位相選択回路、
７…分周器、
１１…入力分周器、
１２…出力分周器。
【先行技術文献】
【特許文献】
【００９９】
【特許文献１】特開２００４−３２８２８０号公報。
【特許文献２】特開２００７−２８８３７５号公報。
【図１】
0005672092.tif 000002
【図２】
0005672092.tif 000003
【図３】
0005672092.tif 000004
【図４】
0005672092.tif 000005
【図５】
0005672092.tif 000006
【図６】
0005672092.tif 000007
【図７】
0005672092.tif 000008
【図８】
0005672092.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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