(57)【特許請求の範囲】
【請求項１】
ｎチャネル型トランジスタで構成され、第１電源に接続されたドレイン、このトランジスタをＯＮ／ＯＦＦさせる電圧が印加されるゲート、並びに出力部に接続されたソースを有する負荷トランジスタと、
ｎチャネル型トランジスタで構成され、入力電圧が印加されるゲート、第２電源に接続されたソース、並びに前記負荷トランジスタのソースに接続されたドレインを有する駆動トランジスタ部と、
ｎチャネル型トランジスタで構成され、前記第１電源に接続されたドレイン、このトランジスタをＯＮ／ＯＦＦさせる電圧が印加されるゲート、並びに前記負荷トランジスタのゲートに接続されたソースを有する充電用トランジスタと、
一方の電極が前記充電用トランジスタのソース及び前記負荷トランジスタのゲートに接続され、他方の電極が前記負荷トランジスタのソースに接続されたブートストラップ容量と、を具備し、
前記入力電圧の位相を出力部から反転せしめて出力する論理否定型電子回路であって、
入力される電圧の位相を反転させて出力するインバータ回路をさらに設け、
このインバータ回路の入力節点を前記出力部に、出力節点を前記充電用トランジスタのゲートにそれぞれ接続したことを特徴とする論理否定型電子回路。
【請求項２】
前記インバータ回路から出力される電圧がＬｏｗレベルのとき、前記充電用トランジスタのドレイン−ソース電流が遮断されることを特徴とする請求項１に記載の論理否定型電子回路。
【請求項３】
ｐチャネル型トランジスタで構成され、入力電圧が印加されるゲート、第１電源に接続されたソース、並びに出力部に接続されたドレインを有する駆動トランジスタ部と、
ｐチャネル型トランジスタで構成され、第２電源に接続されたドレイン、このトランジスタをＯＮ／ＯＦＦさせる電圧が印加されるゲート、並びに前記駆動トランジスタ部のドレインに接続されたソースを有する負荷トランジスタと、
ｐチャネル型トランジスタで構成され、前記第２電源に接続されたドレイン、このトランジスタをＯＮ／ＯＦＦさせる電圧が印加されるゲート、並びに前記負荷トランジスタのゲートに接続されたソースを有する充電用トランジスタと、
一方の電極が前記充電用トランジスタのソース及び前記負荷トランジスタのゲートに接続され、他方の電極が前記負荷トランジスタのソースに接続されたブートストラップ容量と、を具備し、
前記入力電圧の位相を出力部から反転せしめて出力する論理否定型電子回路であって、
入力される電圧の位相を反転させて出力するインバータ回路をさらに設け、
このインバータ回路の入力節点を前記出力部に、出力節点を前記充電用トランジスタのゲートにそれぞれ接続したことを特徴とする論理否定型電子回路。
【請求項４】
前記インバータ回路から出力される電圧がＨｉｇｈレベルのとき、前記充電用トランジスタのソース−ドレイン電流が遮断されることを特徴とする請求項３に記載の論理否定型電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ブートストラップ機能を有する論理否定型電子回路に関する。
【背景技術】
【０００２】
近年、半導体素子に関する技術の進歩に伴って、家電製品、通信システムまたはコンピュータなど多くの電子機器においては、その用途に合わせて種々の半導体電子回路が用いられている。特に、最近では、機器内部での演算処理または信号処理などの様々な電子機器に論理回路が用いられており、その中でも、ＮＯＴ回路、ＮＯＲ回路及びＮＡＮＤ回路などの論理否定型の電子回路（いわゆる、「論理否定型電子回路」ともいう。）の重要度が増している。
【０００３】
図７は、従来から広く用いられているｎチャネル型トランジスタで構成された基本的なＮＯＴ回路、すなわち、インバータ回路１００を示している。このインバータ回路１００は、負荷部を構成するｎチャネル型トランジスタ１０１と、駆動部を構成するｎチャネル型トランジスタ１０２とが直列接続されている。
【０００４】
ｎチャネル型トランジスタ１０１は、ゲート及びドレインが電源電圧Ｖｄｄの電源に接続され、ソースがｎチャネル型トランジスタ１０２のドレインに接続される。一方、ｎチャネル型トランジスタ１０２は、ドレインがｎチャネル型トランジスタ１０１のソースと接続され、ソースが接地されている。そして、両ｎチャネル型トランジスタ１０１，１０２の節点１０３に出力部が設けられている。これらｎチャネル型トランジスタ１０１，１０２は、ゲートに印加される電圧がＬｏｗレベルのときオフとなり、Ｈｉｇｈレベルのときオンとなる。
【０００５】
このような構成のインバータ回路１００では、入力電圧ＶｉｎがＨｉｇｈレベルのとき出力電圧ＶｏｕｔがＬｏｗレベルとなり、入力電圧ＶｉｎがＬｏｗレベルのとき、出力電圧ＶｏｕｔがＨｉｇｈレベルとなる。出力電圧Ｖｏｕｔは、ｎチャネル型トランジスタ１０１，１０２の抵抗比により分圧される。このため、Ｈｉｇｈレベル出力は、電源電圧Ｖｄｄと同じではなく、電源電圧Ｖｄｄからｎチャネル型トランジスタ１０１の閾値電圧Ｖｔｈ１０１を差し引いた電圧（Ｖｄｄ−Ｖｔｈ１０１）となる。
【０００６】
このように、インバータ回路１００では、出力電圧にトランジスタ１０１の閾値電圧Ｖｔｈ１０１分のロスが生じてしまう。また、このロスが生じることにより、ゲート電圧の印加に対して、出力電圧が出力されるまでに大きな遅延が生じてしまう。
【０００７】
このような不都合な点を改善するために、所謂ブートストラップ回路を用い、負荷部を構成するトランジスタに高い電圧を印加して、閾値電圧分の低下が発生しないようにする回路が知られている（例えば、非特許文献１、特許文献１参照）。
【０００８】
図８は、ブートストラップ回路を使用したインバータ回路の一例を示している。このインバータ回路は、ｎチャネル型トランジスタ１１１，１１２，１１３及びブートストラップ容量Ｃを備える。ｎチャネル型トランジスタ１１１は、ドレインが電源電圧Ｖｄｄの電源に接続され、ソースがｎチャネル型トランジスタ１１２のドレインに接続される。一方、ｎチャネル型トランジスタ１１１のゲートはｎチャネル型トランジスタ１１３のソースに接続されている。ｎチャネル型トランジスタ１１３はブートストラップ容量Ｃを充電するものであり、ゲート及びドレインが電源に接続され、ソースがブートストラップ容量Ｃの一方の電極に接続される。さらに、ソースは、ｎチャネル型トランジスタ１１１のゲートに接続され、他方の電極は、ｎチャネル型トランジスタ１１１のソースに接続されている。そして、ｎチャネル型トランジスタ１１２は、ドレインがｎチャネル型トランジスタ１１１のソースと接続され、ソースが接地されている。なお、両ｎチャネル型トランジスタ１１１，１１２の節点１１４に出力部が設けられている。
【０００９】
このインバータ回路１１０は、次の様に動作する。
【００１０】
入力電圧ＶｉｎがＬｏｗレベルからＨｉｇｈレベルになると、ｎチャネル型トランジスタ１１２がオンとなって、出力電圧ＶｏｕｔがＬｏｗレベルとなる。このとき、トランジスタ１１３のソースとトランジスタ１１１のゲートとを結ぶ配線ＢＣの節点１１５の電位は、（Ｖｄｄ×２−Ｖｔｈ１１３）から電源電圧Ｖｄｄまで低下する。
【００１１】
一方、入力電圧ＶｉｎがＨｉｇｈレベルからＬｏｗレベルになると、ｎチャネル型トランジスタ１１２はオフとなる。すると、節点１１４の電位は電源電圧Ｖｄｄに上昇し、出力電圧ＶｏｕｔはＨｉｇｈレベルとなる。このとき、節点１１５の電位は、ブートストラップ容量Ｃの両端電圧（Ｖｄｄ−Ｖｔｈ１１３）により昇圧される。このため、ｎチャネル型トランジスタ１１１のゲートには（Ｖｄｄ×２−Ｖｔｈ１１３）の高い電圧が印加され、完全なＨｉｇｈレベルの電圧（電源電圧Ｖｄｄと同じ電圧）を出力することができるようになっている。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】武石喜幸・原央  監修、原央  編集、「超ＬＳＩ入門シリーズ５  ＭＯＳ集積回路の基礎」
【特許文献】
【００１３】
【特許文献１】特開２００９−１８８７４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、酸化物半導体ＴＦＴや有機半導体ＴＦＴなど半導体膜の膜質の特性、製造プロセスのばらつき、または、半導体膜に対する紫外線照射などの外的要因によりＦＥＴのゲートにおけるＶｏｎ電圧が、Ｎ型ＦＥＴの場合には通常はプラスのところマイナスとなり、Ｐ型ＦＥＴの場合には通常マイナスのところプラスとなる場合がある。したがって、たとえ、ゲート電圧を０Ｖとした場合であっても、ドレイン電流が微少ながらもリークしてしまう可能性がある。このため、例えば、図８に示したインバータ回路において、ｎチャネル型トランジスタ１１３のゲートにおけるＶｏｎ電圧がマイナスにシフトした場合には出力特性が悪化する不都合が生じてしまう。
【００１５】
具体的には、図８において、ｎチャネル型トランジスタ１１３のソース−ドレイン間で電流のリークが生じると、Ｈｉｇｈレベルが出力された当初は節点１１５の電位は、電源電圧Ｖｄｄより高い状態（具体的には、Ｖｄｄ×２−Ｖｔｈ１１３）であるが、リークに伴い節点１１５の電位が低下し、最終的には昇圧しない場合と同様の電位である電源電圧Ｖｄｄとなることがある。したがって、このような場合には、ｎ型チャネル型トランジスタ１１１の抵抗が増大し、出力電圧ＶｏｕｔのＨｉｇｈレベル出力は、電源電圧Ｖｄｄより低く（Ｖｄｄ−Ｖｔｈ１１１）なってしまう。
【００１６】
また、上記のような場合であって、ブートストラップ回路を設けたにも拘わらず、インバータ回路をある時間以上の長いスパンでスイッチングさせた場合には、すなわち、低速で駆動させた場合には、Ｖｏｎ電圧がマイナスにシフトしたトランジスタにおいては、ゲートにおける閾値電圧Ｖｔｈも小さいため、インバータにおけるノイズマージンが小さくなる。したがって、このようなインバータ回路を多段接続してシフト回路を構成した場合には、一のインバータ回路において出力電圧Ｖｏｕｔが低下すると、次段に接続されたインバータには、ノイズマージンを超えた入力電圧が入力されることになるので、当該次段のインバータ回路が誤動作し、シフト回路全体としても適切に駆動させることができなくなる。したがって、インバータ回路の動作時間を短くすることが必要となり、動作速度及び動作パターンの限定された制御しかできなくなってしまう。また、ゲート電圧がＬｏｗレベルの際に流れてしまうドレイン電流が増加すれば、ブートストラップ容量の放電時間は短くなり、さらに動作速度及び動作パターンは限定されてくる。
【００１７】
なお、以上では、ｎチャネル型トランジスタを使用したインバータ回路を例に不都合な点を指摘したが、同様の不都合はｐチャネル型トランジスタについても、同様に存在する。
【００１８】
本発明は、かかる問題点に鑑みなされたものであり、その目的は、ＮＯＴ回路、ＮＯＲ回路及びＮＡＮＤ回路などのブートストラップ作用を有する論理否定型電子回路において、出力電圧の低下を防止して、より低速で動作させることが可能なインバータ回路を提供することにある。
【課題を解決するための手段】
【００１９】
（１）上記課題を解決するために、本発明の論理否定型電子回路は、ｎチャネル型トランジスタで構成され、第１電源に接続されたドレイン、このトランジスタをＯＮ／ＯＦＦさせる電圧が印加されるゲート、並びに出力部に接続されたソースを有する負荷トランジスタと、ｎチャネル型トランジスタで構成され、入力電圧が印加されるゲート、第２電源に接続されたソース、並びに前記負荷トランジスタのソースに接続されたドレインを有する駆動トランジスタ部と、ｎチャネル型トランジスタで構成され、前記第１電源に接続されたドレイン、このトランジスタをＯＮ／ＯＦＦさせる電圧が印加されるゲート、並びに前記負荷トランジスタのゲートに接続されたソースを有する充電用トランジスタと、一方の電極が前記充電用トランジスタのソース及び前記負荷トランジスタのゲートに接続され、他方の電極が前記負荷トランジスタのソースに接続されたブートストラップ容量と、を具備し、前記入力電圧の位相を出力部から反転せしめて出力する論理否定型電子回路であって、入力される電圧の位相を反転させて出力するインバータ回路をさらに設け、このインバータ回路の入力節点を前記出力部に、出力節点を前記充電用トランジスタのゲートにそれぞれ接続する構成を有している。
【００２０】
（２）また、本発明の論理否定型電子回路では、前記インバータ回路は、出力される電圧のＬｏｗレベルが、前記充電用トランジスタのソース−ドレイン間の電位差が前記第１電源の電圧Ｖｄｄと同値であるときに、これらソース−ドレイン間を流れる電流が１×１０−９Ａ以下となる範囲の電圧に設定されたことを特徴とする。
【００２１】
この場合において、前記充電用トランジスタに形成されるソース−ドレイン間の前記電位差が、負の領域である構成を有している。
【００２２】
（３）また、上記課題を解決するために、本発明の論理否定型電子回路は、ｐチャネル型トランジスタで構成され、入力電圧が印加されるゲート、第１電源に接続されたソース、並びに出力部に接続されたドレインを有する駆動トランジスタ部と、ｐチャネル型トランジスタで構成され、第２電源に接続されたドレイン、このトランジスタをＯＮ／ＯＦＦさせる電圧が印加されるゲート、並びに前記駆動トランジスタ部のドレインに接続されたソースを有する負荷トランジスタと、ｐチャネル型トランジスタで構成され、前記第２電源に接続されたドレイン、このトランジスタをＯＮ／ＯＦＦさせる電圧が印加されるゲート、並びに前記負荷トランジスタのゲートに接続されたソースを有する充電用トランジスタと、一方の電極が前記充電用トランジスタのソース及び前記負荷トランジスタのゲートに接続され、他方の電極が前記負荷トランジスタのソースに接続されたブートストラップ容量と、を具備し、前記入力電圧の位相を出力部から反転せしめて出力する論理否定型電子回路であって、入力される電圧の位相を反転させて出力するインバータ回路をさらに設け、このインバータ回路の入力節点を前記出力部に、出力節点を前記充電用トランジスタのゲートにそれぞれ接続する構成を有している。
【００２３】
（４）また、前記インバータ回路は、出力される電圧のＬｏｗレベルが、前記充電用トランジスタのソース−ドレイン間の電位差が前記第１電源の電圧Ｖｄｄと同値であるときに、これらソース−ドレイン間を流れる電流が１×１０−９Ａ以下となる範囲の電圧に設定された構成を有している。
【００２４】
この場合において、前記充電用トランジスタに形成されるソース−ドレイン間の前記電位差が、正の領域である構成を有している。
【発明の効果】
【００２５】
本発明の論理否定型電子回路は、充電用トランジスタのソース、負荷トランジスタのゲート及びブートストラップ容量によって囲まれた配線の電位を長時間にわたり高い電位に維持すること、すなわち、電源電圧Ｖｄｄと出力端子にドレイン及びソースが接続された負荷トランジスタのゲートに長時間に渡り高電圧を印加することができる。そして、本発明の論理否定型電子回路は、負荷トランジスタの抵抗を抑制することができるとともに、電源電圧Ｖｄｄから低下させることなく出力電圧を的確に出力することができる。
【００２６】
したがって、本発明の論理否定型電子回路は、複数の論理否定型電子回路を接続し、上流側の論理否定型電子回路の出力を下流側の論理否定型電子回路入力として使用する場合、下流側の論理否定型電子回路に確実に所定の電圧を印加させることができるので、誤作動を防止すること、及び、ノイズマージンの小さな論理否定型電子回路においても誤作動を防止することできる。
【００２７】
また、本発明の論理否定型電子回路は、電圧を長時間に渡り高い電位に維持することができるので、論理否定型電子回路の動作時間を長くすること、すなわち、低周波数によって駆動することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係る論理否定型電子回路の第１実施形態の構成を示す回路図である。
【図２】図１に示す論理否定型電子回路に使用されるトランジスタのゲート電圧−ドレイン電流間の特性を示すグラフである。
【図３】シミュレーションに使用した一般的なＮＯＲ回路の回路図である。
【図４】図３に示したＮＯＲ回路の入力電圧、出力電圧及びブートストラップ電圧のシミュレーション結果を示すグラフである。
【図５】図１に示した論理否定型電子回路の入力電圧、出力電圧及びブートストラップ電圧のシミュレーション結果を示すグラフである。
【図６】本発明に係る論理否定型電子回路の第２実施形態の構成を示す回路図である。
【図７】一般的なインバータ回路の構成を示す回路図である。
【図８】一般的なブートストラップ機能を備えた従来技術にかかるインバータ回路の構成を示す回路図である。
【発明を実施するための形態】
【００２９】
以下、本願の実施形態について、図面を参照しながら説明する。
【００３０】
［第１実施形態］
まず、図１及び図２を用いて第１の実施形態にかかる論理否定型電子回路であるＮＯＲ回路１について説明する。なお、図１は、本発明の第１の実施形態にかかる論理否定型電子回路であるＮＯＲ回路１を示す回路図であり、図２は、論理否定型電子回路に使用されるトランジスタのゲート電圧−ドレイン電流間の特性を示すグラフである。また、この第１の実施形態に使用するトランジスタは、いずれもｎチャネル型トランジスタである。
【００３１】
ＮＯＲ回路１は、負荷部を構成するトランジスタＭＬ１と、駆動部を構成する３つのトランジスタＭＤ１，ＭＤ２，ＭＤ３とを備えている。さらに、このＮＯＲ回路１は、出力電圧Ｖｏｕｔを昇圧せしめるブートストラップ機能を得るために、ブートストラップ容量Ｃ１と、このブートストラップ容量Ｃ１を充電する充電用トランジスタＭＬ２を備えている。
【００３２】
駆動部を構成するトランジスタＭＤ１，ＭＤ２，ＭＤ３は、それぞれのソース同士が接続されると共にドレイン同士が接続されて並列接続され、ＯＲ回路を構成している。相互に接続された各トランジスタＭＤ１，ＭＤ２，ＭＤ３のソースは、電源電圧Ｖｓｓに接続されている。また、各トランジスタＭＤ１，ＭＤ２，ＭＤ３のゲートには、パルス状の入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３を印加する入力電源ＩＮ１，ＩＮ２，ＩＮ３がそれぞれ接続され、パルス状の入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３がそれぞれ印加される。そして、相互に接続された各トランジスタＭＤ１，ＭＤ２，ＭＤ３のドレインは、負荷部を構成するトランジスタＭＬ１のソースに接続されている。
【００３３】
これらトランジスタＭＤ１，ＭＤ２，ＭＤ３は、例えば、１００μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。また、電源電圧Ｖｓｓは、ＧＮＤとして構成し、０Ｖとする。また、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３は、例えば、Ｈｉｇｈレベルが１０Ｖ、Ｌｏｗレベルが０Ｖのパルス電圧が印加される。
【００３４】
負荷部を構成するトランジスタＭＬ１のドレインは、電源電圧Ｖｄｄに接続されている一方で、そのソースは、前述のように、トランジスタＭＤ１，ＭＤ２，ＭＤ３のドレインに接続されている。このトランジスタＭＬ１は、例えば、２０μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。また、電源電圧Ｖｄｄは、例えば、１０Ｖを印加するように構成する。
【００３５】
充電用トランジスタＭＬ２は、そのドレインが電源電圧Ｖｄｄに接続される一方で、そのソースは、トランジスタＭＬ１のゲートに接続されている。さらに、この充電用トランジスタＭＬ２のソースは、ブートストラップ容量Ｃ１の一方の電極とも接続されている。そして、充電用トランジスタＭＬ２のゲートは、後に詳細を説明するインバータ回路１０の出力節点Ｎ２に接続されている。
【００３６】
この充電用トランジスタＭＬ２は、例えば、１０μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。
【００３７】
ブートストラップ容量Ｃ１はコンデンサであり、その一方の電極は、既述のように、充電用トランジスタＭＬ２のソース及びトランジスタＭＬ１のゲートに接続されている。他方の電極は、トランジスタＭＬ１のソースとトランジスタＭＤ１，ＭＤ２，ＭＤ３のドレインと接続された節点に接続される。この節点は、このＮＯＲ回路１の出力電圧Ｖｏｕｔが出力される出力部ｏｕｔが接続されている。なお、図１において、出力部ｏｕｔがコンデンサＣ３を介して接地されたものを示しているが、実際には、出力部ｏｕｔの先に、例えば、次段にインバータ回路などの論理ゲートが接続される。図１において示したコンデンサＣ３は、このような論理回路の負荷容量を想定しているものである。
【００３８】
ブートストラップ容量Ｃ１は、例えば、容量１ｐＦのものが使用され、コンデンサＣ２は、例えば容量２ｐＦのものが使用される。そして、このＮＯＲ回路１には、出力部からの出力電圧Ｖｏｕｔの位相を反転させて、充電用トランジスタＭＬ２のゲートに印加させるインバータ回路１０が設けられている。
【００３９】
インバータ回路１０は、ＮＯＲ回路１の出力部ｏｕｔからの出力電圧Ｖｏｕｔを入力節点Ｎ１から印加して、その位相を反転させて出力節点Ｎ２から出力させるもので、負荷部を構成するトランジスタＭＬ３と、駆動部を構成するトランジスタＭＤ４とを備えている。また、出力電圧を昇圧せしめるブートストラップ機能を得るために、インバータ回路１０は、ブートストラップ容量Ｃ２と、このブートストラップ容量Ｃ２を充電する充電用トランジスタＭＬ４を備えている。
【００４０】
一般的に、電界効果トランジスタにおいては、半導体膜の膜質の特性、製造プロセスのばらつき、または、半導体膜に対する紫外線照射などの外的要因により、Ｖｏｎ電圧がマイナスにシフトした場合には、そのゲート電圧−ドレイン電流特性は、ゲート電圧が０Ｖであってもドレイン電流が流れてしまう。例えば、図２に示すトランジスタの特性を有している場合には、ゲート電圧が０Ｖよりも負の領域で既にドレイン電流が流れはじめ、ゲート電圧が０Ｖのときには、約１０ｎＡのドレイン電流が流れてしまう。インバータ回路１０は、このような特性となった電界効果トランジスタであっても、適切にＮＯＲ回路１を動作させるために設けられたものである。なお、図２における横軸は、ゲート電圧を示し、縦軸はドレイン電流を示している。
【００４１】
インバータ回路１０において、トランジスタＭＬ３のソースとトランジスタＭＤ４のドレインとが接続され、トランジスタＭＬ３と、トランジスタＭＤ４とは直列結合されている。トランジスタＭＬ３のドレインは、電源電圧Ｖｄｄに接続される一方で、トランジスタＭＤ４のソースは、電源電圧Ｖｓｓに接続されている。
【００４２】
充電用トランジスタＭＬ４は、そのドレインがトランジスタＭＬ３のドレインに接続されて、電源電圧Ｖｄｄに接続されている。一方、ソースは、トランジスタＭＬ３のゲート及び、ブートスラップ容量Ｃ２の一方の電極と接続されている。また、充電用トランジスタＭＬ４のゲートは、電源電圧Ｖｄｄに接続されている。
【００４３】
そして、トランジスタＭＤ４のゲートは、このＮＯＲ回路１自体の出力部ｏｕｔに接続されている。一方、インバータ回路１０の出力節点Ｎ２は、トランジスタＭＬ３とトランジスタＭＤ４との節点に設けられ、この出力節点Ｎ２はＮＯＲ回路１自体の充電用トランジスタＭＬ２のゲートに接続されている。
【００４４】
このインバータ回路１０においても、トランジスタＭＤ４は、例えば、１００μｍの幅、１０μｍの長さのチャネルが形成されたものが使用され、トランジスタＭＬ３は、例えば、２０μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。また、充電用トランジスタＭＬ４は、例えば、１０μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。さらに、ブートストラップ容量Ｃ２については、例えば、容量１ｐＦのものが使用される。
【００４５】
このインバータ回路１０では、ＮＯＲ回路がＨｉｇｈレベルの出力電圧Ｖｏｕｔを出力し、この電圧がインバータ回路１０に印加されると、位相反転されて出力されるＬｏｗレベルの電圧を出力する。この出力されたＬｏｗレベルの電圧は、ＮＯＲ回路自体の充電用トランジスタＭＬ２のソース−ドレイン間の電位差が電源電圧Ｖｄｄと同値であるときに、これらソース−ドレイン間を流れる電流が１×１０−９Ａ以下となる範囲となるように設定されている。なお、この電圧の範囲は、負の値である。
【００４６】
次にこのＮＯＲ回路１の動作について説明する。
【００４７】
このＮＯＲ回路１は、駆動部を構成するトランジスタＭＤ１，ＭＤ２，ＭＤ３が並列に接続されてＯＲ回路を構成しているので、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のいずれか一つからＨｉｇｈレベルの電圧が印加されると、出力電圧Ｖｏｕｔは、Ｌｏｗレベルとなる。これに対し、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のいずれからもＬｏｗレベルの電圧が印加されると、出力電圧ＶｏｕｔはＨｉｇｈレベルとなる。
【００４８】
例えば、入力ＩＮ１からＨｉｇｈレベルの入力電圧Ｖｉｎ１を印加し、入力ＩＮ２，ＩＮ３からはＬｏｗレベルの電圧を印加したとする。すると、トランジスタＭＤ１がオンとなり、出力電圧Ｖｏｕｔは、位相反転されてＬｏｗレベルとなる。このＬｏｗレベルの電圧がインバータ回路１０に印加されると、インバータ回路の出力節点Ｎ２からは、再度位相反転されたＨｉｇｈレベルの電圧がＮＯＲ回路１の充電用トランジスタＭＬ２のゲートに印加される。ゲートに電圧が印加された充電用トランジスタＭＬ２は、オンとなり、配線ＢＳで接続されている充電用トランジスタＭＬ２のソースとトランジスタＭＬ１のゲートとの節点３は昇圧される。
【００４９】
したがって、このＮＯＲ回路に用いられているトランジスタが、図２に示した特性を有し、ドレイン−ソース間で電流のリークが生じていた場合であっても、節点３が昇圧されても充電用トランジスタＭＬ２はオフにはならず、節点３は昇圧され続けることとなる。
【００５０】
このような様態から次に、入力ＩＮ１の入力電圧Ｖｉｎ１をＬｏｗレベルに切り換えて、駆動部を構成しているトランジスタＭＤ１，ＭＤ２，ＭＤ３のすべてにＬｏｗレベルの入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３を印加する。
【００５１】
すると、トランジスタＭＤ１，ＭＤ２，ＭＤはすべてオフとなり、出力電圧Ｖｏｕｔは、位相反転されてＨｉｇｈレベルとなる。このＨｉｇｈレベルの電圧がインバータ回路１０に印加されると、インバータ回路の出力節点Ｎ２からは、再度位相反転されたＬｏｗレベルの電圧がＮＯＲ回路１の充電用トランジスタＭＬ２のゲートに印加される。ゲートにＬｏｗレベルの電圧が印加されると充電用トランジスタＭＬ２は、オフとなる。充電用トランジスタＭＬ２がオフになると、上記のような特性を有していたとしても、ドレイン−ソースを流れていた電流が遮断され、配線ＢＳにある節点３は、浮遊状態となる。
【００５２】
ここで、インバータ回路１０は、ＮＯＲ回路自体の充電用トランジスタＭＬ２のソース−ドレイン間の電位差が電源電圧Ｖｄｄと同値であるときに、これらソース−ドレイン間を流れる電流が１×１０−９Ａ以下となる範囲となるように、Ｌｏｗレベルの電圧が設定されている。このため、浮遊状態となった節点３からは、充電用トランジスタＭＬ２のソース−ドレインのチャネルを通じてのリークが無く、電位は維持される。
【００５３】
他方、ＮＯＲ回路１のトランジスタＭＬ１とブートストラップ容量Ｃ１の接続部である節点４は、昇圧する。
【００５４】
このため、節点３は、ブートストラップ容量Ｃの両端電圧と節点４の電位が加えられ高い電位に昇圧され、トランジスタＭＬ１のゲートには、高い電圧が印加されることになる（最大で、２×電源電圧Ｖｄｄ−Ｖｔｈｍｌ１）。その結果、トランジスタＭＬ１は、電源電圧Ｖｄｄと同様の値のＨｉｇｈレベルを出力することができる。
【００５５】
このように、充電用トランジスタＭＬ２のゲートにインバータ回路１０からの反転電圧を印加することにより、出力電圧ＶｏｕｔがＨｉｇｈレベルのときは、充電用トランジスタＭＬ２のゲートに十分に低い電位を印加するため、たとえ閾値がばらついていたとしても、十分に充電用トランジスタＭＬ２をオフ状態にすることができる。一方、出力電圧ＶｏｕｔがＬｏｗレベルのときには、電源電圧Ｖｄｄに近い電位（Ｖｄｄ〜Ｖｄｄ−ＶｔｈＭＬ２）を入れるため、ブートストラップの効果を低下させずに、その効果を十分に発揮させることができるのである。
【００５６】
以上、論理否定型電子回路として、駆動用のトランジスタが並列接続されたＮＯＲ回路を例に説明したが、駆動用のトランジスタを一つだけ設けたＮＯＴ回路、駆動用トランジスタを直列接続したＮＡＮＤ回路とすることもできる。
【００５７】
また、インバータ回路の回路構成については、位相反転させることが可能であれば、図示したものには限定されない。もっとも、Ｌｏｗレベルの出力は、ＮＯＲ回路自体の充電用トランジスタのソース−ドレイン間の電位差が電源電圧Ｖｄｄと同値であるときに、これらソース−ドレイン間を流れる電流が１×１０−９Ａ以下となる範囲となるように設定されていることは必要である。
【００５８】
次に、図３を用いてこの第１の実施形態にかかるＮＯＲ回路１と、一般的なブートストラップ機能を有するＮＯＲ回路３０とについて行ったシミュレーションの結果について説明する。なお、図３は、シミュレーションに使用した一般的なＮＯＲ回路３０の回路図を示し、図４は、そのシミュレーション結果を示す。
【００５９】
ＮＯＲ回路３０は、第１実施形態にかかるＮＯＲ回路１とインバータ回路１０が無いことを除き、基本構成はほぼ同様である。なお、このＮＯＲ回路３０に関しても、トランジスタは、いずれもｎチャネル型トランジスタである。
【００６０】
このＮＯＲ回路３０は、負荷部を構成するトランジスタＭＬ１と、駆動部を構成する３つのトランジスタＭＤ１，ＭＤ２，ＭＤ３とを備えている。また、このインバータ回路１は、出力電圧Ｖｏｕｔを昇圧せしめるブートストラップ機能を得るために、ブートストラップ容量Ｃ１と、このブートストラップ容量Ｃ１を充電する充電用トランジスタＭＬ２を備えている。
【００６１】
駆動部は、トランジスタＭＤ１，ＭＤ２，ＭＤ３が並列に接続されＯＲ回路として構成されている。これらトランジスタＭＤ１，ＭＤ２，ＭＤ３ソースはＧＮＤに接地されている。トランジスタＭＬ１は、そのドレインが電源電圧Ｖｄｄに接続され、ソースがトランジスタＭＤ１，ＭＤ２，ＭＤ３のドレインに接続されている。充電用トランジスタＭＬ２は、そのドレイン及びゲートが電源電圧Ｖｄｄに接続されている一方で、ソースはトランジスタＭＬ１のゲートに接続されている。そして、ブートストラップ容量Ｃ１の一方の電極は、充電用トランジスタＭＬ２のソース及びトランジスタＭＬ１のゲートに接続されている。これに対し、他方の電極は、トランジスタＭＬ１のソースとトランジスタＭＤ１，ＭＤ２，ＭＤ３の節点に接続されている。
【００６２】
そして、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３は、トランジスタＭＤ１，ＭＤ２，ＭＤ３のゲートに印加される一方で、出力電圧Ｖｏｕｔは、トランジスタＭＬ１のソース、トランジスタＭＤ１，ＭＤ２，ＭＤ３のドレイン及びブートストラップ容量Ｃ１の接続された節点から出力されるように構成されている。
【００６３】
このＮＯＲ回路３０において、トランジスタＭＬ１は、幅、２０μｍ、長さ１０μｍのチャネルを、トランジスタＭＤ１，ＭＤ２，ＭＤ３は幅１００μｍ、長さ１０μｍのチャネルを、充電用トランジスタＭＬ２は、幅及び長さのいずれもが１０μｍのチャネルをそれぞれ有する。また、ブートストラップ容量Ｃ１の容量は、１ｐＦである。なお、電源電圧Ｖｄｄは１０Ｖである。
【００６４】
シミュレーション結果において図４に示された５つのグラフは、上段から、配線ＢＳにある節点３の電位ＶＢＳ、入力電圧Ｖｉｎ１、入力電圧Ｖｉｎ２、入力電圧Ｖｉｎ３、出力電圧Ｖｏｕｔをそれぞれ示している。各グラフの横軸は時間（秒）を、縦軸は電圧（Ｖ）を表す。
【００６５】
図４の時間０．１秒〜０．１５秒の区間に示されるように、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のいずれかがＨｉｇｈレベルのとき、配線ＢＳにある節点３の電位は１０Ｖとなっている。この１０Ｖというのは、電源電圧Ｖｄｄの電圧と同値である。
【００６６】
次に、時間が０．１５秒の位置で、すべての入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３がＬｏｗレベルに切り換わったことがわかる。このときの節点３の電位は、瞬間的に昇圧さているが、きわめて短時間の間に電位が降下し、再び１０Ｖとなっていることが分かる。対応する出力電圧Ｖｏｕｔを見ると、出力電圧Ｖｏｕｔについても、瞬間的に電源電圧Ｖｄｄの１０Ｖに近い電圧（約９．７９Ｖ）を出力しているが、きわめて短い時間の間に電圧が降下し、８Ｖ付近まで落ちている。
【００６７】
次に、図５を用いて図１に示した第１実施形態にかかるＮＯＲ回路１のシミュレーション結果を説明する。なお、図５は、第１実施形態にかかるＮＯＲ回路１のシミュレーション結果を示す。
【００６８】
本シミュレーションにおいては、ＮＯＲ回路１において、トランジスタＭＬ１，ＭＬ３は、幅、２０μｍ、長さ１０μｍのチャネルを、トランジスタＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４は幅１００μｍ、長さ１０μｍのチャネルを、充電用トランジスタＭＬ２，ＭＬ４は、幅及び長さのいずれもが１０μｍのチャネルをそれぞれ有する。また、ブートストラップ容量Ｃ、Ｃ３の容量は、１ｐＦである。電源電圧Ｖｄｄは１０Ｖ、Ｖｓｓは、ＧＮＤに接地し、０Ｖとしてシミュレーションした。
【００６９】
図５に示された６つのグラフは、上段から、配線ＢＳにある節点３の電位ＶＢＳ、配線ＧＮ２にある測定点５の電位ＶＧＮ２、入力電圧Ｖｉｎ１、入力電圧Ｖｉｎ２、入力電圧Ｖｉｎ３、出力電圧Ｖｏｕｔをそれぞれ示している。各グラフの横軸は時間（秒）を、縦軸は電圧（Ｖ）を表す。
【００７０】
図５において、Ｔ１の区間は、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のいずれかがＨｉｇｈレベルの電圧を印加している区間であり、Ｔ２の区間は、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のいずれもが、Ｌｏｗレベルの電圧を印加している区間である。Ｔ１の区間において、インバータ回路の出力節点Ｎ２と、充電用トランジスタＭＬ２のゲートとを結ぶ配線ＧＮ２にある測定点５の電位は、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のいずれもがＨｉｇｈレベルとなっている当初の区間では、約８．５Ｖとなっている。その後、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のＨｉｇｈレベル−Ｌｏｗレベルの切り換わりに伴って多少上下しているが、測定点５の電位は、Ｈｉｇｈレベルの電位を示しており、その値は約８Ｖ前後となっている。また、配線ＢＳにある節点３の電位は、電源電圧Ｖｄｄと同値の１０Ｖとなっている。
【００７１】
Ｔ２の区間において、配線ＧＮ２にある測定点５の電位は、Ｌｏｗレベルの電位に切り換わり、１Ｖを若干超える値となっている。この値の電圧が充電用トランジスタＭＬ２のゲートに印加されると、充電用トランジスタはオフとなり、節点３は浮遊状態になる。この浮遊状態となった節点３は、ブートストラップ容量Ｃ１により昇圧される。昇圧された値は、１８．３６２Ｖとなっている。そして、この値は、Ｔ２の区間において終始維持されていることが分かる。昇圧された状態が維持されることに伴って、出力電圧Ｖｏｕｔも、Ｔ２の区間において終始電源電圧Ｖｄｄの１０Ｖに近い、約９．８Ｖという電圧を出力していることが分かる。
【００７２】
［第２実施形態］
次に、図６を参照して本発明の第２の実施形態にかかる論理否定型電子回路について説明する。
【００７３】
図６に示した論理否定型電子回路も、ＮＯＲ回路２を示している。なお、この第１の実施形態に使用するトランジスタは、いずれもｐチャネル型トランジスタである。このＮＯＲ回路１は、負荷部を構成するトランジスタＭＬ５と、駆動部を構成する３つのトランジスタＭＤ５，ＭＤ６，ＭＤ７とを備えている。また、このＮＯＲ回路１は、出力電圧Ｖｏｕｔを昇圧せしめるブートストラップ機能を得るために、ブートストラップ容量Ｃ１と、このブートストラップ容量Ｃ１を充電する充電用トランジスタＭＬ６を備えている。
【００７４】
駆動部を構成するトランジスタＭＤ５，ＭＤ６，ＭＤ７は、それぞれのソース同士が接続されると共にドレイン同士が接続されて並列接続され、ＯＲ回路を構成している。相互に接続された各トランジスタＭＤ５，ＭＤ６，ＭＤ７のソースは、電源電圧Ｖｄｄに接続されている。また、各トランジスタＭＤ５，ＭＤ６，ＭＤ７のゲートには、パルス状の入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３を印加する入力電源ＩＮ１，ＩＮ２，ＩＮ３がそれぞれ接続され、パルス状の入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３がそれぞれ印加される。そして、相互に接続された各トランジスタＭＤ５，ＭＤ６，ＭＤ７のドレインは、負荷部を構成するトランジスタＭＬ５のソースに接続されている。なお、トランジスタＭＤ５，ＭＤ６，ＭＤ７のソースと、電源電圧Ｖｄｄの間の位置で、回路はコンデンサＣ３を介してＧＮＤに接地される。
【００７５】
これらトランジスタＭＤ５，ＭＤ６，ＭＤ７は、例えば、１００μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。また、入力電圧Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３は、例えば、Ｈｉｇｈレベルが１０Ｖ、Ｌｏｗレベルが０Ｖのパルス電圧が印加される。なお、コンデンサＣ３は、例えば、容量が２ｐＦのものが使用される。
【００７６】
負荷部を構成するトランジスタＭＬ５のドレインは、ＧＮＤに接地されている一方で、そのソースは、前述のように、トランジスタＭＤ５，ＭＤ６，ＭＤ７のドレインに接続されている。このトランジスタＭＬ５は、例えば、２０μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。
【００７７】
充電用トランジスタＭＬ６は、そのドレインがＧＮＤに接地される一方で、そのソースは、トランジスタＭＬ５のゲートに接続されている。さらに、この充電用トランジスタＭＬ６のソースは、ブートストラップ容量Ｃ１の一方の電極とも接続されている。そして、充電用トランジスタＭＬ６のゲートは、インバータ回路２０の出力節点Ｎ２に接続されている。
【００７８】
この充電用トランジスタＭＬ６は、例えば、１０μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。
【００７９】
ブートストラップ容量Ｃ１はコンデンサであり、その一方の電極は、既述のように、充電用トランジスタＭＬ６のソース及びトランジスタＭＬ５のゲートに接続されている。他方の電極は、トランジスタＭＬ５のソースと接続される。ブートストラップ容量Ｃ１は、例えば、容量１ｐＦのものが使用される。そして、トランジスタＭＬ５のソースと、トランジスタＭＤ５，ＭＤ６，ＭＤ７との節点は、このＮＯＲ回路２の出力電圧Ｖｏｕｔが出力される出力部ｏｕｔが接続されている。
【００８０】
そして、このＮＯＲ回路２には、出力部からの出力電圧Ｖｏｕｔの位相を反転させて、充電用トランジスタＭＬ６のゲートに印加させるインバータ回路２０が設けられている。
【００８１】
このインバータ回路２０は、ＮＯＲ回路２の出力部ｏｕｔからの出力電圧Ｖｏｕｔを入力節点Ｎ１から印加して、その位相を反転させて出力節点Ｎ２から出力させるもので、負荷部を構成するトランジスタＭＬ７と、駆動部を構成するトランジスタＭＤ８とを備えている。また、出力電圧を昇圧せしめるブートストラップ機能を得るために、インバータ回路２０は、ブートストラップ容量Ｃ２と、このブートストラップ容量Ｃ２を充電する充電用トランジスタＭＬ８を備えている。
【００８２】
トランジスタＭＬ７のソースとトランジスタＭＤ８のドレインとが接続され、トランジスタＭＬ７と、トランジスタＭＤ８とは直列結合されている。トランジスタＭＤ８のソースは、電源電圧Ｖｄｄに接続されている一方で、トランジスタＭＬ７のドレインは、ＧＮＤに接地される。
【００８３】
充電用トランジスタＭＬ８は、そのドレインがトランジスタＭＬ７のドレインに接続されて、ＧＮＤに接地されている。一方、ソースは、トランジスタＭＬ７のゲート及びブートスラップ容量Ｃ２の一方の電極と接続されている。
【００８４】
そして、トランジスタＭＤ８のゲートは、このＮＯＲ回路２自体の出力部ｏｕｔに接続されている。一方、インバータ回路２０の出力節点Ｎ２は、トランジスタＭＬ７とトランジスタＭＤ８との節点に設けられ、この出力節点Ｎ２はＮＯＲ回路２自体の充電用トランジスタＭＬ６のゲートに接続されている。
【００８５】
このインバータ回路においても、トランジスタＭＤ８は、例えば、１００μｍの幅、１０μｍの長さのチャネルが形成されたものが使用され、トランジスタＭＬ７は、例えば、２０μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。また、充電用トランジスタＭＬ８は、例えば、１０μｍの幅、１０μｍの長さのチャネルが形成されたものが使用される。さらに、ブートストラップ容量Ｃ２については、例えば、容量１ｐＦのものが使用される。
【００８６】
このインバータ回路２０では、ＮＯＲ回路２がＨｉｇｈレベルの出力電圧Ｖｏｕｔを出力し、この電圧がインバータ回路１０に印加されると、位相反転されて出力されるＬｏｗレベルの電圧を出力する。この出力されたＬｏｗレベルの電圧は、ＮＯＲ回路自体の充電用トランジスタＭＬ６のソース−ドレイン間の電位差が電源電圧Ｖｄｄと同値であるときに、これらソース−ドレイン間を流れる電流が１×１０−９Ａ以下となる範囲となるように設定されている。そして、このＮＯＲ回路２においては、この電圧の範囲が正の値である。
【００８７】
このＮＯＲ回路２についても、充電用トランジスタＭＬ６のゲートにインバータ回路２０からの反転電圧を印加することで、出力電圧ＶｏｕｔがＬｏｗレベルのときには、充電用トランジスタＭＬ６のゲートに十分に高い電位を印加できる。このため、たとえ閾値がばらついていたとしても、十分に充電用トランジスタＭＬ２をオフ状態にすることができる。一方、出力電圧ＶｏｕｔがＨｉｇｈレベルのときには、ＧＮＤに近い電位を入れるため、ブートストラップの効果の低下を防止することができる。
【００８８】
なお、第２の実施形態にかかる論理否定回路についても、駆動用のトランジスタが並列接続されたＮＯＲ回路を例に説明したが、駆動用のトランジスタを一つだけ設けたＮＯＴ回路、駆動用トランジスタを直列接続したＮＡＮＤ回路とすることもできる。
【００８９】
また、インバータ回路の回路構成についても、位相反転させることが可能であれば、図示したものには限定されない。もっとも、Ｌｏｗレベルの出力は、ＮＯＲ回路自体の充電用トランジスタのソース−ドレイン間の電位差が電源電圧Ｖｄｄと同値であるときに、これらソース−ドレイン間を流れる電流が１×１０−９Ａ以下となる範囲となるように設定されていることは必要である。
【符号の説明】
【００９０】
１  …  ＮＯＲ回路
２  …  ＮＯＲ回路
３  …  節点
１０  …  インバータ回路
２０  …  インバータ回路
ＭＬ１〜ＭＬ４  …  ｎチャネル型トランジスタ
ＭＤ１〜ＭＤ４  …  ｎチャネル型トランジスタ
ＭＬ５〜ＭＬ８  …  ｐチャネル型トランジスタ
ＭＤ５〜ＭＤ８  …  ｐチャネル型トランジスタ
Ｃ１，Ｃ２  …  ブートストラップ容量
【図１】
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【図２】
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【図３】
0005672910.tif 000004
【図４】
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【図５】
0005672910.tif 000006
【図６】
0005672910.tif 000007
【図７】
0005672910.tif 000008
【図８】
0005672910.tif 000009