(57)【特許請求の範囲】
【請求項１】
チップに設けられ、電流信号が入力される入力パッドと、
前記チップに設けられ、前記電流信号を電圧信号に変換して出力する変換部と、
前記チップに設けられ、前記入力パッドと前記変換部との間に直列に電気的に接続されたオンチップインダクタと、
前記チップに設けられ、一端が前記オンチップインダクタと前記変換部との間に電気的に接続され、他端がグランドに電気的に接続された蓄電素子と、
を備え、前記蓄電素子は、前記入力パッドに印加された静電気をグランドに流す保護素子であることを特徴とする増幅回路。
【請求項２】
前記保護素子は、
カソードが電源に電気的に接続され、アノードが前記オンチップインダクタと前記変換部との間に電気的に接続された第一ダイオードと、
カソードが前記オンチップインダクタと前記変換部との間に電気的に接続され、アノードがグランドに電気的に接続された第二ダイオードと、
を含むことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記保護素子は、カソードが前記オンチップインダクタと前記変換部との間に電気的に接続され、アノードがグランドに電気的に接続されたツェナーダイオードであることを特徴とする請求項１に記載の増幅回路。
【請求項４】
前記保護素子は、一端が前記オンチップインダクタと前記変換部との間に電気的に接続され、他端がグランドに電気的に接続されたバリスタであることを特徴とする請求項１に記載の増幅回路。
【請求項５】
受光した光に応じた電流信号を出力するフォトダイオードと、
チップに設けられ、前記フォトダイオードによって出力された電流信号が入力される入力パッドと、
前記チップに設けられ、前記電流信号を電圧信号に変換して出力する変換部と、
前記チップに設けられ、前記フォトダイオードと前記変換部との間に直列に電気的に接続されたオンチップインダクタと、
前記チップに設けられ、一端が前記オンチップインダクタと前記変換部との間に電気的に接続され、他端がグランドに電気的に接続された蓄電素子と、
を備え、前記蓄電素子は、前記入力パッドに印加された静電気をグランドに流す保護素子であることを特徴とする受光回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路および受光回路に関する。
【背景技術】
【０００２】
従来、光インタコネクトなどの光通信においては、光信号を受光して電気信号に変換するＰＤ（Ｐｈｏｔｏ  Ｄｉｏｄｅ：フォトダイオード）が用いられている。また、たとえば、ＰＤには、ＰＤから出力される電流信号を電圧信号に変換するＴＩＡ（ＴｒａｎｓＩｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ：インピーダンス変換増幅器）が接続される。
【０００３】
ＰＤの後段の回路においては、ＰＤが有する静電容量により信号の帯域および雑音特性が劣化する。これに対して、ＰＤの後段のＴＩＡにおいて共振回路を形成して広帯域化および低雑音化を図る技術が知られている（たとえば、下記非特許文献１参照。）。共振回路のインダクタには、たとえばＰＤとＴＩＡとの間のボンディングワイヤが用いられる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｚｈｅｎｇｈａｏ  Ｌｕ，Ｋｉａｔ  Ｓｅｎｇ  Ｙｅｏ，Ｊｉａｎｇｕｏ  Ｍａ，Ｍａｎｈ  Ａｎｈ  Ｄｏ，Ｗｅｉ  Ｍｅｎｇ  Ｌｉｍ，ａｎｄ  Ｘｕｅｙｉｎｇ  Ｃｈｅｎ、“Ｂｒｏａｄ−Ｂａｎｄ  Ｄｅｓｉｇｎ  Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｔｒａｎｓｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒｓ”、ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＣＩＲＣＵＩＴＳ  ＡＮＤ  ＳＹＳＴＥＭＳ，ｖｏ．５４，Ｎｏ．３，ｐｐ．５９０−６００，２００７年
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来技術では、ＰＤとＴＩＡとの間のボンディングワイヤを短くすることが困難であるため、ＰＤとＴＩＡとの間の距離が長くなり、回路が大型化するという問題がある。
【０００６】
本発明は、上述した従来技術による問題点を解消するため、回路の小型化を図ることができる増幅回路および受光回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するため、本発明の一側面によれば、チップに設けられ、電流信号が入力される入力パッドと、前記チップに設けられ、前記電流信号を電圧信号に変換して出力する変換部と、前記チップに設けられ、前記入力パッドと前記変換部との間に直列に接続されたオンチップインダクタと、前記チップに設けられ、一端が前記オンチップインダクタと前記変換部との間に接続され、他端がグランドに接続された蓄電素子と、を備える増幅回路および受光回路が提案される。オンチップインダクタは、スパイラルインダクタ、配線インダクタンスにより形成されるインダクタという形をとる。
【発明の効果】
【０００８】
本発明の一側面によれば、回路の小型化を図ることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態１にかかる増幅回路の構成例を示す図である。
【図２】図２は、共振回路における周波数に対する電流の特性の一例を示す図である。
【図３】図３は、共振回路による広帯域化の一例を示す図である。
【図４】図４は、実施の形態２にかかる増幅回路の構成例を示す図である。
【図５】図５は、実施の形態２にかかる増幅回路による広帯域化の一例を示す図である。
【図６】図６は、実施の形態２にかかる増幅回路による低雑音化の一例を示す図である。
【図７】図７は、ＥＳＤ素子の構成例１を示す図である。
【図８】図８は、ＥＳＤ素子の構成例２を示す図である。
【図９】図９は、ＥＳＤ素子の構成例３を示す図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明にかかる増幅回路および受光回路の実施の形態を詳細に説明する。
【００１１】
（実施の形態１）
（実施の形態１にかかる増幅回路の構成）
図１は、実施の形態１にかかる増幅回路の構成例を示す図である。図１に示すフォトダイオード１０１は、受光した光に応じた電流信号を出力する。実施の形態１にかかる増幅回路１００は、たとえば、フォトダイオード１０１から出力される電流信号を電圧信号に変換するＴＩＡを含むＴＩＡチップである。
【００１２】
増幅回路１００は、パッド１１１，１１２と、ＥＳＤ素子１２０と、オンチップインダクタ１３０と、シャント容量１４０と、ＴＩＡ１５０と、出力端子１６１と、接地端子１６２と、を備えている。パッド１１１，１１２、ＥＳＤ素子１２０、オンチップインダクタ１３０、シャント容量１４０およびＴＩＡ１５０は、１つのＩＣチップ１１０に設けられている。
【００１３】
パッド１１１は、電流信号が入力される入力パッドである。具体的には、パッド１１１は、フォトダイオード１０１のアノードに電気的に接続されており、フォトダイオード１０１から出力される電流信号が入力される。また、パッド１１１は、静電容量を有する電極パッドである。パッド１１１は、オンチップインダクタ１３０に電気的に接続されている。パッド１１２は、フォトダイオード１０１のカソードが電気的に接続される電極パッドである。パッド１１２は接地端子１６２に電気的に接続されている。
【００１４】
ＥＳＤ素子１２０は、ＴＩＡ１５０やＴＩＡ１５０の後段の回路を静電気から保護する保護素子である。ＥＳＤ素子１２０は、一端がパッド１１１とオンチップインダクタ１３０との間に設けられ、他端が接地端子１６２に電気的に接続されている。そして、ＥＳＤ素子１２０は、パッド１１１に印加された静電気を、接地端子１６２を介してグランドへ流す。
【００１５】
オンチップインダクタ１３０は、パッド１１１とＴＩＡ１５０との間に直列に電気的に接続されたスパイラルインダクタである。具体的には、オンチップインダクタ１３０は、一端がパッド１１１に電気的に接続され、他端がＴＩＡ１５０に電気的に接続されている。オンチップインダクタ１３０は、たとえば、ＩＣチップ１１０の基板上の配線パターンにより形成される。シャント容量１４０（シャントコンデンサ）は、一端がオンチップインダクタ１３０とＴＩＡ１５０との間に電気的に接続され、他端が接地端子１６２に電気的に接続された蓄電素子である。
【００１６】
ＴＩＡ１５０は、オンチップインダクタ１３０からの電流信号を電圧信号に変換して出力する変換部である。具体的には、ＴＩＡ１５０は、増幅器１５１と、帰還抵抗１５２（Ｒｆ）と、を備えている。増幅器１５１は、入力側がオンチップインダクタ１３０に電気的に接続され、出力側が出力端子１６１に電気的に接続されている。帰還抵抗１５２は、増幅器１５１と並列に設けられている。すなわち、帰還抵抗１５２は、一端が増幅器１５１の入力側に電気的に接続され、他端が増幅器１５１の出力側に電気的に接続されている。
【００１７】
出力端子１６１は、ＴＩＡ１５０によって変換された電圧を出力する（Ｖｏｕｔ）。これにより、フォトダイオード１０１から出力された電流信号が電圧信号に変換されて出力される。接地端子１６２はグランドに接続（接地）されている。図１に示した構成においては、パッド１１１およびＥＳＤ素子１２０による容量と、オンチップインダクタ１３０と、シャント容量１４０と、により共振回路が形成される。
【００１８】
（共振回路における周波数に対する電流の特性）
図２は、共振回路における周波数に対する電流の特性の一例を示す図である。図２において、横軸は信号の周波数［ＧＨｚ］を示し、縦軸は信号の電流［Ａ］を示している。特性２０１は、パッド１１１およびＥＳＤ素子１２０の容量と、オンチップインダクタ１３０と、シャント容量１４０と、により形成される共振回路における信号の周波数に対する電流の特性を示している。特性２０１に示すように、共振回路により、高周波（たとえば１０［ＧＨｚ］付近）における電流の特性を向上させることができる。
【００１９】
（共振回路による広帯域化）
図３は、共振回路による広帯域化の一例を示す図である。図３において、横軸は信号の周波数を示し、縦軸はトランスインピーダンス（電流から電圧への変換効率）を示している。特性３０１は、ＴＩＡ１５０における信号の周波数に対するトランスインピーダンスの特性を示している。特性３０１に示すように、ＴＩＡ１５０においては高周波におけるトランスインピーダンスが低下している。
【００２０】
特性３０２は、パッド１１１およびＥＳＤ素子１２０の容量と、オンチップインダクタ１３０と、シャント容量１４０と、により形成される共振回路における信号の周波数に対するトランスインピーダンスの特性を示している。特性３０２に示すように、共振回路においては高周波におけるトランスインピーダンスが高くなっている（図２参照）。
【００２１】
特性３０３は、増幅回路１００の全体における信号の周波数に対するトランスインピーダンスの特性を示している。特性３０３は、特性３０１と特性３０２を重ね合わせた特性となる。このため、特性３０３においては、高周波におけるトランスインピーダンスの低下が補償され、広い周波数帯域において安定したトランスインピーダンスとなる。
【００２２】
このように、実施の形態１にかかる増幅回路１００によれば、パッド１１１およびＥＳＤ素子１２０の容量と、オンチップインダクタ１３０と、シャント容量１４０と、により共振回路をＴＩＡチップで形成することができる。これにより、フォトダイオード１０１が有する静電容量による影響を抑え、信号特性を向上させることができる。
【００２３】
また、たとえばボンディングワイヤなどを用いて共振回路を形成する構成に比べて回路の大型化を抑えることができる。また、オンチップインダクタ１３０を用いることで、たとえばボンディングワイヤなどを用いる構成に比べて信号特性のバラツキを小さくし、信号特性を向上させることができる。また、フォトダイオード１０１および増幅回路１００を備える受光回路によれば、回路の大型化を抑えつつ信号特性を向上させ、光信号の受信性能を向上させることができる。
【００２４】
（実施の形態２）
（実施の形態２にかかる増幅回路の構成）
図４は、実施の形態２にかかる増幅回路の構成例を示す図である。図４において、図１に示した部分と同様の部分については同一の符号を付して説明を省略する。図４に示すように、実施の形態２にかかる増幅回路１００においては、ＥＳＤ素子１２０がオンチップインダクタ１３０とＴＩＡ１５０との間に電気的に接続されている。
【００２５】
この場合は、図１に示したシャント容量１４０を省いた構成としてもよい。また、パッド１１１とオンチップインダクタ１３０との間には、パッド１１１に印加された静電気をグランドに流す素子が設けられていなくてもよい。図４に示す増幅回路１００においては、パッド１１１の容量と、オンチップインダクタ１３０と、ＥＳＤ素子１２０と、により共振回路が形成される。
【００２６】
これにより、ＥＳＤ素子１２０を、静電気からの保護回路としてだけでなく、共振回路における蓄電素子としても利用することができる。このため、シャント容量１４０を省いた構成とすることができるため、回路のさらなる小型化を図ることができる。
【００２７】
（実施の形態２にかかる増幅回路による広帯域化）
図５は、実施の形態２にかかる増幅回路による広帯域化の一例を示す図である。図５において、横軸は信号の周波数［ＧＨｚ］を示し、縦軸は信号のトランスインピーダンス［ｄＢΩ］を示している。特性５０１は、ＥＳＤ素子を入力パッドの直近に接続した従来構成（たとえば上記非特許文献１）における信号の周波数に対するトランスインピーダンスの特性を参考として示している。特性５０２は、図４に示したようにＥＳＤ素子１２０をオンチップインダクタ１３０とＴＩＡ１５０との間に接続した構成における信号の周波数に対するトランスインピーダンスの特性を示している。
【００２８】
基準値５０３は、低域におけるトランスインピーダンスから３［ｄＢ］低いトランスインピーダンスである。特性５０１，５０２に示すように、ＥＳＤ素子１２０をオンチップインダクタ１３０とＴＩＡ１５０との間に接続することで、トランスインピーダンスが基準値５０３以上となる帯域をたとえば約１０［％］広げることができる。
【００２９】
（実施の形態２にかかる増幅回路による低雑音化）
図６は、実施の形態２にかかる増幅回路による低雑音化の一例を示す図である。図６において、横軸は信号の周波数［ＧＨｚ］を示し、縦軸は信号の入力換算電流密度［ｐＡ／√Ｈｚ］を示している。特性６０１は、ＥＳＤ素子を入力パッドの直近に接続した従来構成（たとえば上記非特許文献１）における信号の周波数に対する入力換算電流密度の特性を参考として示している。
【００３０】
特性６０２は、図４に示したようにＥＳＤ素子１２０をオンチップインダクタ１３０とＴＩＡ１５０との間に接続した構成における信号の周波数に対する入力換算電流密度の特性を示している。特性６０１，６０２に示すように、ＥＳＤ素子１２０をオンチップインダクタ１３０とＴＩＡ１５０との間に接続することで、入力換算電流密度（雑音）を低減することができる。
【００３１】
（ＥＳＤ素子の構成例）
図７は、ＥＳＤ素子の構成例１を示す図である。図４に示したＥＳＤ素子１２０の部分には、たとえば図７に示す構成を適用することができる。入力部７０１は、オンチップインダクタ１３０に電気的に接続された部分である。出力部７０２は、ＴＩＡ１５０に電気的に接続された部分である。ダイオード７０３，７０５はＥＳＤ素子１２０として設けられた素子である。
【００３２】
ダイオード７０３は、アノードが入力部７０１と出力部７０２との間に電気的に接続され、カソードが電源７０４に電気的に接続された第一ダイオードである。ダイオード７０５は、アノードがグランドに電気的に接続されており、カソードが入力部７０１と出力部７０２との間に電気的に接続された第二ダイオードである。ダイオード７０３，７０５は、たとえばＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）である。
【００３３】
入力部７０１に静電気が印加されると、ダイオード７０３，７０５がオンになって静電気がグランドへ流れるため、静電気がＴＩＡ１５０へ流れることを回避することができる。このため、ＴＩＡ１５０およびＴＩＡ１５０の後段の回路を静電気から保護することができる。また、ダイオード７０３，７０５は、容量としても作用するため、パッド１１１の容量と、オンチップインダクタ１３０と、ダイオード７０３，７０５と、により共振回路が形成される。このため、帯域や雑音特性などの信号特性を向上させることができる。
【００３４】
図８は、ＥＳＤ素子の構成例２を示す図である。図８において、図７に示した部分と同様の部分については同一の符号を付して説明を省略する。ツェナーダイオード８０１（定電圧ダイオード）は、ＥＳＤ素子１２０として設けられた素子である。ツェナーダイオード８０１は、アノードが入力部７０１と出力部７０２との間に電気的に接続され、カソードがグランドに電気的に接続されている。
【００３５】
入力部７０１に静電気が印加されると、ツェナーダイオード８０１がオンになって静電気がグランドへ流れるため、静電気がＴＩＡ１５０へ流れることを回避することができる。このため、ＴＩＡ１５０およびＴＩＡ１５０の後段の回路を静電気から保護することができる。また、ツェナーダイオード８０１は、容量としても作用するため、パッド１１１の容量と、オンチップインダクタ１３０と、ツェナーダイオード８０１と、により共振回路が形成される。このため、帯域や雑音特性などの信号特性を向上させることができる。
【００３６】
図９は、ＥＳＤ素子の構成例３を示す図である。図９において、図７に示した部分と同様の部分については同一の符号を付して説明を省略する。バリスタ９０１は、ＥＳＤ素子１２０として設けられた素子である。バリスタ９０１は、一端が入力部７０１と出力部７０２との間に電気的に接続され、他端がグランドに電気的に接続されている。
【００３７】
バリスタ９０１は、両端の電位差が小さい場合は高抵抗になり、両端の電位差が大きい場合は低抵抗になる。このため、入力部７０１に静電気が印加されると、バリスタ９０１が低抵抗となり、静電気がＴＩＡ１５０へ流れることを回避することができる。このため、ＴＩＡ１５０およびＴＩＡ１５０の後段の回路を静電気から保護することができる。
【００３８】
また、バリスタ９０１は、容量としても作用するため、パッド１１１の容量と、オンチップインダクタ１３０と、バリスタ９０１と、により共振回路が形成される。このため、帯域や雑音特性などの信号特性を向上させることができる。
【００３９】
このように、実施の形態２にかかる増幅回路１００によれば、ＥＳＤ素子１２０をオンチップインダクタ１３０の後段に設けることで、共振回路を形成するシャント容量としてもＥＳＤ素子を利用することができる。これにより、たとえば図１に示したシャント容量１４０を省いた構成が可能となり、回路のさらなる小型化を図ることができる。
【００４０】
以上説明したように、増幅回路および受光回路によれば、回路の小型化を図ることができる。
【００４１】
上述した各実施の形態に関し、さらに以下の付記を開示する。
【００４２】
（付記１）チップに設けられ、電流信号が入力される入力パッドと、
前記チップに設けられ、前記電流信号を電圧信号に変換して出力する変換部と、
前記チップに設けられ、前記入力パッドと前記変換部との間に直列に電気的に接続されたオンチップインダクタと、
前記チップに設けられ、一端が前記オンチップインダクタと前記変換部との間に電気的に接続され、他端がグランドに電気的に接続された蓄電素子と、
を備えることを特徴とする増幅回路。
【００４３】
（付記２）前記蓄電素子は、前記入力パッドに印加された静電気をグランドに流す保護素子であることを特徴とする付記１に記載の増幅回路。
【００４４】
（付記３）前記入力パッドと前記オンチップインダクタとの間には、前記入力パッドに印加された静電気をグランドに流す素子が設けられていないことを特徴とする付記２に記載の増幅回路。
【００４５】
（付記４）前記保護素子は、
カソードが電源に電気的に接続され、アノードが前記オンチップインダクタと前記変換部との間に電気的に接続された第一ダイオードと、
カソードが前記オンチップインダクタと前記変換部との間に電気的に接続され、アノードがグランドに電気的に接続された第二ダイオードと、
を含むことを特徴とする付記２または３に記載の増幅回路。
【００４６】
（付記５）前記保護素子は、カソードが前記オンチップインダクタと前記変換部との間に電気的に接続され、アノードがグランドに電気的に接続されたツェナーダイオードであることを特徴とする付記２または３に記載の増幅回路。
【００４７】
（付記６）前記保護素子は、一端が前記オンチップインダクタと前記変換部との間に電気的に接続され、他端がグランドに電気的に接続されたバリスタであることを特徴とする付記２または３に記載の増幅回路。
【００４８】
（付記７）受光した光に応じた電流信号を出力するフォトダイオードと、
チップに設けられ、前記フォトダイオードによって出力された電流信号が入力される入力パッドと、
前記チップに設けられ、前記電流信号を電圧信号に変換して出力する変換部と、
前記チップに設けられ、前記フォトダイオードと前記変換部との間に直列に電気的に接続されたオンチップインダクタと、
前記チップに設けられ、一端が前記オンチップインダクタと前記変換部との間に電気的に接続され、他端がグランドに電気的に接続された蓄電素子と、
を備えることを特徴とする受光回路。
【符号の説明】
【００４９】
１００  増幅回路
１０１  フォトダイオード
１１０  ＩＣチップ
１１１，１１２  パッド
１２０  ＥＳＤ素子
１３０  オンチップインダクタ
１４０  シャント容量
１５０  ＴＩＡ
１５１  増幅器
１５２  帰還抵抗
１６１  出力端子
１６２  接地端子
５０３  基準値
７０１  入力部
７０２  出力部
７０３，７０５  ダイオード
７０４  電源
８０１  ツェナーダイオード
９０１  バリスタ
【図１】
0005772532.tif 000002
【図２】
0005772532.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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