(57)【特許請求の範囲】
【請求項１】
一面（１５）を有する第１導電型の半導体基板（１４）と、
前記半導体基板（１４）のうちの一面（１５）側に形成され、一方向を長手方向としてそれぞれ長手方向に沿って延設された複数本のトレンチ（１６）と、
前記トレンチ（１６）の壁面に形成されたゲート絶縁膜（１７）と、
前記トレンチ（１６）内において、前記ゲート絶縁膜（１７）の上に形成されたゲート電極（１８）と、
前記半導体基板（１４）の表層部のうちの前記トレンチ（１６）と隣のトレンチ（１６）との間の複数の領域に選択的に形成された第２導電型のチャネル層（１９）と、
前記半導体基板（１４）の表層部のうち前記チャネル層（１９）が形成されていない前記トレンチ（１６）と隣のトレンチ（１６）との間の第１領域（２０）において、前記トレンチ（１６）の側面に接するように形成された第１導電型のエミッタ領域（２２）と、
前記第１領域（２０）に前記エミッタ領域（２２）に挟まれるように形成された第２導電型のボディ領域（２４）と、
前記エミッタ領域（２２）および前記ボディ領域（２４）に電気的に接続されたエミッタ電極（２７）と、
前記半導体基板（１４）のうち前記一面（１５）とは反対側の他面（２８）側に形成された第２導電型のコレクタ層（３０）と、
前記コレクタ層（３０）と電気的に接続されたコレクタ電極（３１）と、を備え、
アキュミュレーションモードで動作することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記ボディ領域（２４）は、前記半導体基板（１４）の一面（１５）を基準として当該ボディ領域（２４）の底部が前記エミッタ領域（２２）の底部よりも深く位置するように形成されていることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記ボディ領域（２４）は、前記半導体基板（１４）の一面（１５）を基準として前記トレンチ（１６）の深さに対して１０％以上７０％以下の深さであることを特徴とする請求項１または２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記半導体基板（１４）の表層部のうち、前記トレンチ（１６）における前記長手方向の終端部（１６ａ）側に形成された第２導電型のウェル層（３２）を備えていることを特徴とする請求項１ないし３のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項５】
前記トレンチ（１６）の終端部（１６ａ）は、前記ウェル層（３２）に形成されており、
前記長手方向における前記トレンチ（１６）の全体の長さをセル長さとし、前記長手方向において前記トレンチ（１６）のうち前記ウェル層（３２）に位置する終端部（１６ａ）の長さをウェル長さとすると、前記セル長さの半分の長さは前記ウェル長さの３倍以上の長さであることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項６】
前記半導体基板（１４）の表層部のうち前記チャネル層（１９）が形成された前記トレンチ（１６）と隣のトレンチ（１６）との間の第２領域（２１）において、当該第２領域（２１）に形成された前記チャネル層（１９）は前記エミッタ電極（２７）に電気的に接続されていない層（１９ｂ）を有するフロート層になっていることを特徴とする請求項１ないし５のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項７】
前記トレンチ（１６）の深さ方向に前記フロート層を前記トレンチ（１６）の開口側の第１の層（１９ａ）と前記トレンチ（１６）の底部側の第２の層（１９ｂ）とに分割する第１導電型のホールストッパー層（２５）を備えており、
前記第２の層（１９ｂ）は、前記エミッタ電極（２７）に電気的に接続されていない層（１９ｂ）であり、
前記エミッタ電極（２７）は、前記エミッタ領域（２２）、前記ボディ領域（２４）、および前記第１の層（１９ａ）に電気的に接続されていることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項８】
前記半導体基板（１４）の他面（２８）側に形成された前記コレクタ層（３０）の一部が第１導電型のカソード層（３５）とされており、
前記半導体基板（１４）の一面（１５）の面方向において、前記コレクタ層（３０）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴ領域（３３）とされ、前記カソード層（３５）が形成された領域がダイオード素子として動作するダイオード領域（３４）とされることを特徴とする請求項１ないし７のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項９】
前記トレンチ（１６）とトレンチ（１６）との間に前記チャネル層（１９）が形成されていない各トレンチ（１６）の間隔をＸとし、前記トレンチ（１６）とトレンチ（１６）との間に前記チャネル層（１９）が形成された各トレンチ（１６）の間隔をＹとすると、Ｘ＜Ｙの関係を満たすように前記トレンチ（１６）が形成されていることを特徴とする請求項１ないし８のいずれか１つに記載の絶縁ゲート型半導体装置。
【請求項１０】
前記トレンチ（１６）とトレンチ（１６）との間に前記チャネル層（１９）が形成されていない各トレンチ（１６）の間隔をＸとし、前記トレンチ（１６）とトレンチ（１６）との間に前記チャネル層（１９）が形成された各トレンチ（１６）の間隔をＹとすると、Ｘ＝Ｙの関係を満たすように前記トレンチ（１６）が形成されていることを特徴とする請求項１ないし８のいずれか１つに記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有する絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
従来より、インバータ等に使用されるスイッチング素子として、１２００Ｖクラスでは絶縁ゲート型半導体装置（Insulated Gate Bipolar Transistor；ＩＧＢＴ）が使用されている。このようなＩＧＢＴ素子として代表的なものはセルの間隔を広げたまびき型といわれる構造であり、例えば特許文献１で提案されている。
【０００３】
具体的に、特許文献１では、ｎ型ベース層上にｐ型層が形成され、メインセルとダミーセルとを区画するように間隔をおいて複数のトレンチが形成され、このトレンチにトレンチゲート構造が形成されている。
【０００４】
また、メインセル内ではｐ型層はｐ型ベース層とされ、このｐ型ベース層の表面内にｎ型エミッタ層が形成されている。一方、ダミーセル内ではｐ型層はｐ型バッファ層とされ、ｐ型のフロート層とされている。
【０００５】
このような構造によると、ｎ型ベース層のうちダミーセルにおけるｐ型のフロート層の下部の部分にホールが蓄積される。このため、ｎ型エミッタ層からｎ型ベース層への電子の注入効率が向上し、ｎ型ベース層の伝導度変調が促進されるので、低オン電圧を実現することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１３２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の技術では、ｐ型のフロート層は大きな帰還容量を形成するため、ＩＧＢＴ素子のＳＷ損失やサージが大きいという問題があった。そこで、特許文献１では、ｐ型のフロート層を抵抗で接地する方法が提案されているが、拡散層の分布抵抗の調整は実際には難しく、低オン電圧と低ＳＷサージの両立は困難であった。
【０００８】
また、外付け抵抗を設けたとしても、コンタクト抵抗や配線の影響もあり実現は困難である。さらに、ｐ型ベース層におけるチャネル部の抵抗も反転層では動作領域が非常に狭いため、オン電圧に影響を与えていた。
【０００９】
本発明は上記点に鑑み、チャネル部の抵抗を低減することでより低損失なＩＧＢＴを実現することができる構造を備えた絶縁ゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１に記載の発明では、一面（１５）を有する第１導電型の半導体基板（１４）と、半導体基板（１４）のうちの一面（１５）側に形成され、一方向を長手方向としてそれぞれ長手方向に沿って延設された複数本のトレンチ（１６）と、トレンチ（１６）の壁面に形成されたゲート絶縁膜（１７）と、トレンチ（１６）内において、ゲート絶縁膜（１７）の上に形成されたゲート電極（１８）と、を備えている。
【００１１】
また、半導体基板（１４）の表層部のうちのトレンチ（１６）と隣のトレンチ（１６）との間の複数の領域に選択的に形成された第２導電型のチャネル層（１９）と、半導体基板（１４）の表層部のうちチャネル層（１９）が形成されていないトレンチ（１６）と隣のトレンチ（１６）との間の第１領域（２０）において、トレンチ（１６）の側面に接するように形成された第１導電型のエミッタ領域（２２）と、第１領域（２０）にエミッタ領域（２２）に挟まれるように形成された第２導電型のボディ領域（２４）と、を備えている。
【００１２】
さらに、エミッタ領域（２２）およびボディ領域（２４）に電気的に接続されたエミッタ電極（２７）と、半導体基板（１４）のうち一面（１５）とは反対側の他面（２８）側に形成された第２導電型のコレクタ層（３０）と、コレクタ層（３０）と電気的に接続されたコレクタ電極（３１）と、を備え、アキュミュレーションモードで動作することを特徴とする。
【００１３】
これによると、絶縁ゲート型半導体装置はチャネル部である第１領域（２０）にチャネル層（１９）が形成されていないチャネルレス構造であるので、第１領域（２０）におけるキャリアの通過領域の幅が広がり、ゲート側壁部のチャネル抵抗を低減することができる。したがって、絶縁ゲート型半導体装置のオン電圧を低減することができ、低損失な絶縁ゲート型半導体素子を実現することができる。
【００１４】
請求項２に記載の発明では、ボディ領域（２４）は、半導体基板（１４）の一面（１５）を基準として当該ボディ領域（２４）の底部がエミッタ領域（２２）の底部よりも深く位置するように形成されていることを特徴とする。
【００１５】
これによると、絶縁ゲート型半導体装置に大電流のサージが印加された場合、サージ電流はこのボディ領域（２４）を経由して流すことができるので、エミッタ領域（２２）とボディ領域（２４）とによる寄生のＰＮダイオードの動作を防ぐことができ、ひいては２次降伏のような電圧降下を防ぐことができる。
【００１６】
請求項３に記載の発明では、ボディ領域（２４）は、半導体基板（１４）の一面（１５）を基準としてトレンチ（１６）の深さに対して１０％以上７０％以下の深さであることを特徴とする。
【００１７】
このように、ボディ領域（２４）の深さが上記範囲内に規定されていることで、オン電圧の低減効果を得ることができ、かつ、飽和電流が過剰にならずに負荷短絡破壊防止の効果を得ることができる。
【００１８】
請求項４に記載の発明では、半導体基板（１４）の表層部のうち、トレンチ（１６）における前記長手方向の終端部（１６ａ）側に形成された第２導電型のウェル層（３２）を備えていることを特徴とする。
【００１９】
これにより、ウェル層（３２）によってトレンチ（１６）の終端部（１６ａ）の底部に集中する電界を緩和することができ、耐圧を確保することができる。
【００２０】
請求項５に記載の発明では、トレンチ（１６）の終端部（１６ａ）は、ウェル層（３２）に形成されており、長手方向におけるトレンチ（１６）の全体の長さをセル長さとし、長手方向においてトレンチ（１６）のうちウェル層（３２）に位置する終端部（１６ａ）の長さをウェル長さとすると、セル長さの半分の長さはウェル長さの３倍以上の長さであることを特徴とする。
【００２１】
これによると、セル長さの半分の長さがウェル長さの３倍以下の場合よりもオン電圧が下がり、セル長さの半分の長さをウェル長さの３倍以上とすることでオン電圧が下げ止まると共にオン電圧を一定に保つことができる。
【００２２】
請求項６に記載の発明では、半導体基板（１４）の表層部のうちチャネル層（１９）が形成されたトレンチ（１６）と隣のトレンチ（１６）との間の第２領域（２１）において、当該第２領域（２１）に形成されたチャネル層（１９）はエミッタ電極（２７）に電気的に接続されていない層（１９ｂ）を有するフロート層になっていることを特徴とする。
【００２３】
これによると、半導体基板（１４）のうちフロート層の下部の部分にホールが蓄積されるので、エミッタ領域（２２）から半導体基板（１４）への電子の注入効率が向上する。したがって、半導体基板（１４）の伝導度変調が促進されるので、絶縁ゲート型半導体装置のオン電圧を低減することができる。
【００２４】
請求項７に記載の発明では、トレンチ（１６）の深さ方向にフロート層をトレンチ（１６）の開口側の第１の層（１９ａ）とトレンチ（１６）の底部側の第２の層（１９ｂ）とに分割する第１導電型のホールストッパー層（２５）を備えており、第２の層（１９ｂ）は、エミッタ電極（２７）に電気的に接続されていない層（１９ｂ）であり、エミッタ電極（２７）は、エミッタ領域（２２）、ボディ領域（２４）、および第１の層（１９ａ）に電気的に接続されていることを特徴とする。
【００２５】
これによると、フロート層の一部である第１の層（１９ａ）がエミッタ電極（２７）に接地されるので、コレクタ電極（３１）からフロート層を介してゲート電極（１８）に到達する経路に形成されていたミラー容量を低減できる。したがって、絶縁ゲート型半導体装置のスイッチングの速度を速くすることができ、スイッチング損失を低下させることができる。
【００２６】
また、フロート層に設けられたホールストッパー層（２５）が電位の壁となって機能するため、エミッタ電極（２７）に抜けようとするホールの流れを抑制することができる。したがって、半導体基板（１４）でのホールの蓄積効果を発揮し、ひいてはオン電圧を低減することができる。
【００２７】
請求項８に記載の発明では、半導体基板（１４）の他面（２８）側に形成されたコレクタ層（３０）の一部が第１導電型のカソード層（３５）とされており、半導体基板（１４）の一面（１５）の面方向において、コレクタ層（３０）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴ領域（３３）とされ、カソード層（３５）が形成された領域がダイオード素子として動作するダイオード領域（３４）とされることを特徴とする。これにより、ダイオード機能付きの絶縁ゲート型半導体装置とすることができる。
【００２８】
請求項９に記載の発明では、トレンチ（１６）とトレンチ（１６）との間にチャネル層（１９）が形成されていない各トレンチ（１６）の間隔をＸとし、トレンチ（１６）とトレンチ（１６）との間にチャネル層（１９）が形成された各トレンチ（１６）の間隔をＹとすると、Ｘ＜Ｙの関係を満たすようにトレンチ（１６）が形成されていることを特徴とする。
【００２９】
これによると、ゲート容量が減るので、帰還容量の中に溜まる電荷はほとんど無くなる。したがって、絶縁ゲート型半導体装置の高速スイッチングを実現することができる。
【００３０】
請求項１０記載の発明では、トレンチ（１６）とトレンチ（１６）との間にチャネル層（１９）が形成されていない各トレンチ（１６）の間隔をＸとし、トレンチ（１６）とトレンチ（１６）との間にチャネル層（１９）が形成された各トレンチ（１６）の間隔をＹとすると、Ｘ＝Ｙの関係を満たすようにトレンチ（１６）が形成されていることを特徴とする。
【００３１】
これによると、チャネル層（１９）が形成された幅が、チャネル層（１９）が形成されていない幅よりも広くないので、エミッタ電極（２７）にはき出されるホールが多くなることはない。したがって、半導体基板（１４）のホールの濃度が上昇するので、半導体基板（１４）の抵抗が下がり、低オン電圧化を図ることができる。
【００３２】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係る半導体チップの平面図である。
【図２】図１のＡ−Ａ断面の一部断面図である。
【図３】図１のＡ−Ａ断面に相当する図である。
【図４】ボディ領域の深さに対するオン電圧（Ｖｏｎ）と飽和電流（Ｉｓａｔ）を示した図である。
【図５】セルエリアの一部の平面図である。
【図６】セル長さの半分の長さに対するオン電圧および耐圧を示した図である。
【図７】本発明の第２実施形態に係る半導体チップにおいて、（ａ）はＩＧＢＴ領域におけるＩＧＢＴ素子の最小単位の断面図であり、（ｂ）はダイオード領域におけるダイオード素子の最小単位の断面図である。
【図８】第２実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。
【図９】本発明の第３実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。
【図１０】本発明の第４実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。
【図１１】本発明の第５実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。
【図１２】本発明の第６実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。
【図１３】本発明の第７実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。
【図１４】本発明の第８実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。
【発明を実施するための形態】
【００３４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。
【００３５】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
【００３６】
図１は、本実施形態に係る絶縁ゲート型半導体装置としての半導体チップ１０の平面図である。また、図２は、図１のＡ−Ａ断面の一部断面図である。
【００３７】
図１に示されるように、半導体チップ１０は、セルエリア１１と、このセルエリア１１の外周に位置するガードリング部１２と、複数のパッド１３とを備えて構成されている。
【００３８】
セルエリア１１は、絶縁ゲート型半導体素子（ＩＧＢＴ素子）が形成された領域である。図２に示されるように、ＩＧＢＴ素子は、ドリフト層として機能するＮ−型の半導体基板１４に形成されている。この半導体基板１４のうちの一面１５側には、一方向を長手方向としてそれぞれ長手方向に沿って延設された複数本のトレンチ１６が形成されている。トレンチ１６は例えば複数個等間隔に平行に形成されており、各トレンチ１６の先端部が引き回されることで環状構造とされている。
【００３９】
各トレンチ１６内は、各トレンチ１６の壁面に形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたＰ＋型のポリシリコンにより構成されるゲート電極１８とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極１８は、トレンチ１６の長手方向に沿って形成され、図１に示されるパッド１３のうちゲート用のものに接続されている。
【００４０】
半導体基板１４の表層部のうちのトレンチ１６と隣のトレンチ１６との間の複数の領域、すなわち環状のトレンチ１６で囲まれた複数の領域に所定深さのＰ型のチャネル層１９が選択的に形成されている。ここで、「所定深さ」とはトレンチ１６の底部に達しない深さである。また、「選択的に」とは、本実施形態ではチャネル層１９が形成されている領域と形成されていない領域とが交互に配置されるように、という意味である。
【００４１】
一方、トレンチ１６と隣のトレンチ１６との間にチャネル層１９は形成されていない領域、すなわち環状のトレンチ１６で囲まれていない領域には、半導体基板１４の一部が位置している。このように、半導体基板１４の表層部のうちチャネル層１９が形成されていない環状のトレンチ１６と隣の環状のトレンチ１６との間の領域を第１領域２０という。また、半導体基板１４の表層部のうちチャネル層１９が形成されたトレンチ１６と隣のトレンチ１６との間の領域、すなわち環状のトレンチ１６で囲まれた領域を第２領域２１という。
【００４２】
第１領域２０には、Ｎ＋型のエミッタ領域２２が形成されている。このエミッタ領域２２は、Ｎ−型の半導体基板１４よりも高不純物濃度で構成され、第１領域２０内において終端しており、かつ、トレンチ１６の側面に接するように配置されている。
【００４３】
また、第１領域２０には、エミッタ領域２２よりも深いトレンチ２３が形成されており、このトレンチ２３にＰ＋型のボディ領域２４が埋め込まれている。トレンチ２３は、エミッタ領域２２に挟まれるように形成されている。したがって、ボディ領域２４はエミッタ領域２２に挟まれている。
【００４４】
ボディ領域２４は、Ｐ型のチャネル層１９よりも高不純物濃度で構成され、エミッタ領域２２と同様に、第１領域２０内において終端している。さらに、ボディ領域２４の底部は、エミッタ領域２２よりも深く形成されたトレンチ２３により半導体基板１４の一面１５を基準としてエミッタ領域２２の底部よりも深く形成されている。
【００４５】
エミッタ領域２２は、第１領域２０において、トレンチ１６の長手方向に沿ってトレンチ１６の側面に接するように棒状に延設され、トレンチ１６の先端よりも内側で終端した構造とされている。また、ボディ領域２４は、２つのエミッタ領域２２に挟まれてトレンチ１６の長手方向（つまりエミッタ領域２２）に沿って棒状に延設されている。
【００４６】
そして、環状構造を構成するトレンチ１６に囲まれたチャネル層１９がフロート層として機能する。したがって、セルエリア１１には、ＩＧＢＴ素子（ＩＧＢＴセル）とダミー素子（ダミーセル）とが交互に配置されている。このため、本実施形態に係る絶縁ゲート型半導体装置は、間引き型のＩＧＢＴ素子であると言える。
【００４７】
このフロート層には、トレンチ１６の深さ方向にフロート層をトレンチ１６の開口側の第１の層１９ａとトレンチ１６の底部側の第２の層１９ｂとに分割するＮ型のホールストッパー層２５が形成されている。このホールストッパー層２５により、第１の層１９ａと第２の層１９ｂとは電位的に完全に分離される。
【００４８】
ホールストッパー層２５は、トレンチ１６の深さ方向においてはフロート層の表面側に位置していることが好ましく、例えば、トレンチ１６の深さに対してフロート層の表面からトレンチ１６の深さの約５分の１の深さに位置している。このようなホールストッパー層２５の濃度は、例えば１×１０１６〜１×１０１７（／ｃｍ３）程度である。
【００４９】
さらに、半導体基板１４の一面１５にはＢＰＳＧ等の層間絶縁膜２６が形成されている。そして、層間絶縁膜２６にはコンタクトホール２６ａが形成されており、Ｎ＋型のエミッタ領域２２の一部、Ｐ＋型のボディ領域２４、およびフロート層のうちの第１の層１９ａの一部が層間絶縁膜２６から露出している。
【００５０】
そして、層間絶縁膜２６の上にエミッタ電極２７が形成されると共にコンタクトホール２６ａを通じてエミッタ電極２７がＮ＋型のエミッタ領域２２、Ｐ＋型のボディ領域２４、および第１の層１９ａに電気的に接続されている。
【００５１】
一方、Ｎ−型の半導体基板１４のうち、一面１５とは反対側の他面２８側にＮ型のフィールドストップ層２９が形成されている。また、このフィールドストップ層２９の上にＰ型のコレクタ層３０が形成され、コレクタ層３０の上にコレクタ電極３１が形成されている。
【００５２】
図２に示される構造は、セルエリア１１におけるＩＧＢＴセルおよびダミーセルの最小単位の断面図であり、図２に示される構造は繰り返しミラー反転される。図２に示される構造が繰り返しミラー反転された構造、すなわち図１のＡ−Ａ断面に相当する図を図３に示す。図３に示されるように、第１領域２０と第２領域２１とが交互に配置される。
【００５３】
セルエリア１１の周囲に形成されたガードリング部１２は、図示しないが、例えばＮ−型の半導体基板１４の表層部にセルエリア１１を囲むように環状のＰ型のウェルが形成された構造になっている。
【００５４】
複数のパッド１３は、ＩＧＢＴ素子と外部回路とを電気的に接続するための接続部である。上述のように、ゲート電極１８は半導体チップ１０内に引き回された配線を介してパッド１３に接続される。パッド１３としては、ゲート用の他、温度センス用のパッド１３等が設けられている。
【００５５】
上記構造において、ボディ領域２４は半導体基板１４の一面１５を基準とするトレンチ１６の深さに対して１０％以上７０％以下の深さになっている。このボディ領域２４の深さの根拠について、図４を参照して説明する。
【００５６】
図４は、ボディ領域２４の深さ（Ｐ＋ｂｏｄｙ深さ）に対するオン電圧（Ｖｏｎ）と飽和電流（Ｉｓａｔ）を示した図である。これらの関係は、発明者らがモデルシミュレーションを行った結果である。図４ではボディ領域２４の深さをトレンチ１６の深さに対する割合として表している。したがって、ボディ領域２４の深さが１００％は、トレンチ１６の深さに対応する。
【００５７】
そして、図４に示されるように、オン電圧はボディ領域２４の深さがトレンチ１６の深さに対して７０％を超えると従来と同じオン電圧となるが、７０％以下ではバルクｃｈ効果によりオン電圧は下がる。このように、ボディ領域２４の深さがトレンチ１６の深さに対して７０％以下の深さになっていることで、オン電圧の低減効果を得ることができる。
【００５８】
また、飽和電流はボディ領域２４の深さがトレンチ１６の深さに対して１０％以上となると急激に下がる。このように、ボディ領域２４の深さがトレンチ１６の深さに対して１０％以上の深さになっていることで、飽和電流が過剰にならずに負荷短絡破壊防止の効果を得ることができる。
【００５９】
したがって、ボディ領域２４の深さがトレンチ１６の深さに対して１０％以上７０％以下の深さになっていることで、オン電圧と飽和電流の両方を低減する効果が得られる。
【００６０】
なお、エミッタ領域２２の深さは、トレンチ１６の深さに対して１０％の深さと同じである。したがって、ボディ領域２４の深さはエミッタ領域２２と同等の深さ、もしくはエミッタ領域２２よりも深くトレンチ１６の深さに対して７０％以下の深さである。
【００６１】
さらに、上記構造において、本実施形態では、長手方向におけるトレンチ１６の長さが規定されている。このことについて、図５および図６を参照して説明する。なお、図５ではゲート絶縁膜１７を省略している。
【００６２】
図５は、セルエリア１１の一部の平面図である。この図に示されるように、半導体基板１４の表層部のうち、トレンチ１６における長手方向の終端部１６ａ側にＰ型のウェル層３２が形成されている。言い換えると、トレンチ１６の長手方向の終端部１６ａは、ウェル層３２に形成されている。つまり、ウェル層３２がトレンチ１６の終端部１６ａを潰している。このウェル層３２によってトレンチ１６の終端部１６ａの底部に集中する電界が緩和され、耐圧が確保される。
【００６３】
そして、図５に示されるように、長手方向におけるトレンチ１６の全体の長さをセル長さとし、長手方向においてトレンチ１６のうちウェル層３２に位置する終端部１６ａの長さをウェル長さとする。本実施形態では、ウェル長さを５μｍとしている。このようにセル長さおよびウェル長さを規定した場合の「セル長さの半分の長さ」に対するオン電圧（Ｖｏｎ）および耐圧（ＢＶ）の関係を図６に示す。
【００６４】
図６に示されるように、セル長さの半分の長さに対する耐圧はほぼ一定である。一方、セル長さの半分の長さが長くなるとオン電圧は下がり、セル長さの半分の長さが１５μｍ以上となるとオン電圧は下げ止まり、一定となる。上述のように、ウェル長さは５μｍであるので、セル長さの半分の長さをウェル長さの３倍以上とすると、セル長さの半分の長さがウェル長さの３倍以下の場合よりもオン電圧が下がる。また、セル長さの半分の長さをウェル長さの３倍以上とすることでオン電圧が下げ止まると共にオン電圧を一定に保つことができる。
【００６５】
以上が、本実施形態に係る絶縁ゲート型半導体装置の構成である。本実施形態に係る絶縁ゲート型半導体装置は、アキュミュレーションモードで動作する。具体的には、ゲート電極１８に電圧が印加されていない状態では、各ゲート電極１８の周囲に空乏領域が形成される。このため、第１領域２０では隣同士のゲート電極１８による空乏層が触れ合ったピンチオフの状態になっている。そして、ゲート電極１８にプラスのバイアスを印加すると、ピンチオフが解除され、エミッタ領域２２から第１領域２０における半導体基板１４を介してコレクタ電極３１側に電子が流れる。
【００６６】
次に、上記の絶縁ゲート型半導体装置の製造方法について説明する。まず、Ｎ−型のウェハを用意し、ウェハの表層部のうち各半導体チップ１０となる領域それぞれにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、半導体基板１４にトレンチ１６を形成し、このトレンチ１６の内壁表面にゲート絶縁膜１７とゲート電極１８となるポリシリコンとを形成する。
【００６７】
続いて、チャネル層１９の形成予定位置が開口するマスクをウェハの上に配置した後、そのマスクを用いてＰ型不純物のイオン注入を行う。また、Ｎ＋型のエミッタ領域２２の形成予定領域が開口するマスクをウェハの上に配置した後、そのマスクを用いてＮ型不純物のイオン注入を行う。そして、熱処理にて不純物を活性化させることにより、第１領域２０にＮ＋型のエミッタ領域２２を形成し、第２領域２１にチャネル層１９を形成する。
【００６８】
この後、Ｐ＋型のボディ領域２４を形成する。このため、新たにＰ＋型のボディ領域２４の形成予定領域が開口するマスクをウェハの上に配置し、さらにそのマスクを用いて第１領域２０にトレンチ２３を形成する。そして、トレンチ２３にボディ領域２４としてのＰ＋型のポリシリコンを埋め込む。
【００６９】
次に、マスクを用いたイオン注入と熱処理により、チャネル層１９であるフロート層にホールストッパー層２５を形成する。例えば、０．５ＭｅＶ程度、ドーズ量として１×１０１３／ｃｍ２でドーパントであるＰ（リン）をインプラ、９００℃以上の熱処理で活性化させる。或いは、Ｐ（リン）をインプラ、熱処理した後、Ｂ（ボロン）をインプラ、熱処理する。このようにして、フロート層にホールストッパー層２５を形成する。
【００７０】
この後、チャネル層１９の上に層間絶縁膜２６を形成し、この層間絶縁膜２６にＮ＋型のエミッタ領域２２の一部、Ｐ＋型のボディ領域２４、およびフロート層のうちの第１の層１９ａの一部が露出するようにコンタクトホール２６ａを形成する。そして、コンタクトホール２６ａを埋めるように半導体基板１４の一面１５側にエミッタ電極２７を形成し、エミッタ領域２２、ボディ領域２４、および第１の層１９ａとエミッタ電極２７とを電気的に接続する。なお、エミッタ電極２７の形成と同時に、パッド１３等も形成する。
【００７１】
さらに、ウェハの裏面にＮ型のフィールドストップ層２９を形成し、フィールドストップ層２９の上にＰ型のコレクタ層３０を形成する。そして、コレクタ層３０の上にコレクタ電極３１を形成し、ウェハを個々にダイシングカットすることで半導体チップ１０が完成する。なお、ガードリング部１２やパッド１３等は上記の工程内で、もしくは、専用の工程で形成される。
【００７２】
以上説明したように、本実施形態では、エミッタ領域２２が形成されたチャネル部である第１領域２０にチャネル層１９が形成されていないチャネルレス構造としたことが特徴となっている。これにより、第１領域２０におけるキャリアの通過領域の幅が広がり、ゲート側壁部のチャネル抵抗を低減することができる。このため、ＩＧＢＴ素子のオン電圧を低減することができ、低損失なＩＧＢＴ素子を実現することができる。
【００７３】
また、ダミーセルのフロート層にＮ型のホールストッパー層２５が設けられ、このホールストッパー層２５により分割された第１の層１９ａがエミッタ電極２７に接地されている。これにより、従来では、ＩＧＢＴ素子のスイッチの切り替え時にフロート層に大量に溜まっていた電荷の放電に時間がかかり、スイッチング損が発生していたが、本実施形態ではフロート層がエミッタ電極２７に接地されているので、コレクタ電極３１からフロート層を介してゲート電極１８に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなる。このため、スイッチの切り替え時に放電する電荷がほとんど無いので、スイッチング時間を短縮、ひいてはスイッチング損失を低減することができる。
【００７４】
そして、Ｐ型のフロート層に設けられたＮ型のホールストッパー層２５が電位の壁となって機能するので、フロート層の一部である第１の層１９ａがエミッタ電極２７に接地されたことにより半導体基板１４からフロート層を介してエミッタ電極２７にホールが抜けてしまうことを抑制することができる。つまり、ホールストッパー層２５によりホールの流れを適度に抑制することができる。このため、半導体基板１４を流れるホールがエミッタ電極２７にはき出されにくくなり、半導体基板１４のホールおよび電子の濃度が上昇していわゆる導電率変調が促進されるので、半導体基板１４の抵抗が下がる。したがってＩＧＢＴ素子のオン電圧を下げることができる。
【００７５】
さらに、本実施形態では、ボディ領域２４がエミッタ領域２２よりも深く形成されているので、ＩＧＢＴ素子に大電流のサージが印加された場合にはボディ領域２４を経由してサージ電流をエミッタ領域２２に流すことができる。このため、エミッタ領域２２とボディ領域２４とによる寄生のＰＮダイオードの動作を防止でき、ひいては２次降伏のような電圧降下を防止できる。
【００７６】
このように、トレンチ１６で囲まれたまびき部（つまり第２領域２１）にホールストッパー層２５を入れて接地することで、ミラー容量低減とホール蓄積効果を両立させることでより低損失なＩＧＢＴ素子を実現することができる。
【００７７】
そして、本実施形態では、半導体基板１４の表層部に選択的にチャネル層１９を形成して間引き型のＩＧＢＴ素子としている。このため、ＩＧＢＴ素子が間引き型ではない場合に対して飽和電流を低減できるという利点もある。
【００７８】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。上記第１実施形態では、セルエリア１１にＩＧＢＴ素子のみが形成された構造について説明したが、本実施形態ではセルエリア１１にＩＧＢＴ素子が形成されたＩＧＢＴ領域とダイオード素子が形成されたダイオード領域とが複数交互に設けられた構造となっている。
【００７９】
図７（ａ）はセルエリア１１のうちＩＧＢＴ領域３３におけるＩＧＢＴ素子の最小単位の断面図であり、図７（ｂ）はセルエリア１１のうちダイオード領域３４におけるダイオード素子の最小単位の断面図である。
【００８０】
図７（ａ）に示されるように、ＩＧＢＴ領域３３では、半導体基板１４の他面２８にフィールドストップ層２９が形成され、このフィールドストップ層２９の上にＰ型のコレクタ層３０が形成されている。これにより、ＩＧＢＴ領域３３では、コレクタ層３０からホールが供給される構造となる。
【００８１】
一方、図７（ｂ）に示されるように、ダイオード領域３４では、フィールドストップ層２９の上にＮ型のカソード層３５が形成されている。これにより、ダイオード領域３４では、エミッタ−コレクタ間にダイオード素子が形成された構造となる。
【００８２】
これによると、第１実施形態で示されたＩＧＢＴ素子に対して、半導体基板１４の他面２８側に形成されたコレクタ層３０の一部がＮ型のカソード層３５とされることＩＧＢＴ領域３３の一部がダイオード領域３４とされていると言える。そして、半導体基板１４の一面１５の面方向において、コレクタ層３０が形成されたＩＧＢＴ領域３３がＩＧＢＴ素子として動作し、カソード層３５が形成されたダイオード領域３４がダイオード素子として動作する。
【００８３】
図７に示された構造はＩＧＢＴ素子およびダイオード素子の最小単位であり、これらの最小単位の構造が繰り返しミラー反転された構造となる。この構造の一部の断面図を図８に示す。
【００８４】
図８に示されるように、半導体基板１４の一面１５側の構造については、ＩＧＢＴ領域３３およびダイオード領域３４の全体に、第１領域２０にエミッタ領域２２およびボディ領域２４が形成された構造と第２領域２１のチャネル層１９にホールストッパー層２５が形成された構造とが繰り返し配置されている。そして、半導体基板１４の他面２８側において、フィールドストップ層２９の上に形成される層がコレクタ層３０であるかまたはカソード層３５であるかにより、ＩＧＢＴ領域３３とダイオード領域３４とが区画されている。なお、セルエリア１１では、図８に示される構造がさらに繰り返しミラー反転された構造となっている。以上のように、セルエリア１１をＲＣ−ＩＧＢＴ素子の構造とすることもできる。
【００８５】
（第３実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。図９は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、本実施形態では、ＩＧＢＴ領域３３では、エミッタ領域２２が形成された第１領域２０とホールストッパー層２５が形成された第２領域２１とが繰り返し配置されている。
【００８６】
一方、ダイオード領域３４では、半導体基板１４の表層部にチャネル層１９が形成されているが、エミッタ領域２２やホールストッパー層２５が形成されていない。このような構造によると、ダイオード領域３４ではＩＧＢＴ素子として機能する部分が無いので、ダイオード素子の順方向電圧がＩＧＢＴ素子から受ける影響を低減することが可能となる。
【００８７】
なお、本実施形態では、ＩＧＢＴ領域３３とダイオード領域３４との境界上にはダイオード素子が位置している。
【００８８】
（第４実施形態）
本実施形態では、第３実施形態と異なる部分について説明する。図１０は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、本実施形態では、ダイオード領域３４に設けられたチャネル層１９全体にホールストッパー層２５が形成されている。なお、ＩＧＢＴ領域３３とダイオード領域３４との境界上にはダイオード素子が位置している。
【００８９】
このように、ダイオード領域３４のチャネル層１９それぞれにホールストッパー層２５が設けられているので、半導体基板１４からダイオード領域３４のチャネル層１９へのホールの注入が抑えられてホールの低注入化を図ることができる。
【００９０】
（第５実施形態）
本実施形態では、第４実施形態と異なる部分について説明する。図１１は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、本実施形態では、コレクタ層３０とカソード層３５との境界上に第１領域２０が位置し、この第１領域２０にエミッタ領域２２が形成されている。言い換えると、ＩＧＢＴ領域３３がダイオード領域３４の外縁部にオーバーラップしていると言える。
【００９１】
このように、ＩＧＢＴ素子がＩＧＢＴ領域３３とダイオード領域３４との境界上に位置していても、ダイオード領域３４ではＩＧＢＴ素子として機能する部分がほとんど無いので、ダイオード素子の順方向電圧がＩＧＢＴ素子から受ける影響を低減することができる。
【００９２】
（第６実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図１２は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。この図に示されるように、本実施形態では、図１１に示される構造に対して、ダイオード領域３４のチャネル層１９にホールストッパー層２５が設けられていない構造になっている。このように、ＩＧＢＴ領域３３とダイオード領域３４との境界にＩＧＢＴ素子が存在していても良い。
【００９３】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。上記各実施形態では、トレンチ１６が等間隔に形成されていたので、トレンチ１６の間の第１領域２０の幅と第２領域２１の幅とは同じであった。しかしながら、この幅は一例であり、トレンチ１６を形成する間隔に従って変化する。
【００９４】
例えば、図１３（ａ）〜図１３（ｃ）は、エミッタ領域２２が形成された第１領域２０の幅よりも第２領域２１の幅が広くなるようにトレンチ１６を形成した構造である。すなわち、第１領域２０を形成するトレンチ１６と隣のトレンチ１６との間隔をＸとし、第２領域２１を形成するトレンチ１６と隣のトレンチ１６との間隔をＹとする。言い換えると、チャネル層１９が形成されていないトレンチ１６とトレンチ１６との間隔がＸであり、チャネル層１９が形成されたトレンチ１６とトレンチ１６との間隔がＹである。このようにＸとＹを規定すると、Ｘ＜Ｙの関係を満たすようにトレンチ１６が形成されている。
【００９５】
なお、図１３では最小単位の構造を示しているので、トレンチ１６とトレンチ１６との間の第１領域２０の幅の１／２がＸに相当し、トレンチ１６とトレンチ１６との間の第２領域２１の幅の１／２がＹに相当する。
【００９６】
図１３（ａ）は例えば第１実施形態で示された構造において第２領域２１の幅が広げられた構造である。図１３（ｂ）はＩＧＢＴ領域３３においてチャネル層１９であるフロート層にＰ＋型の第１の層１９ａが形成された構造である。また、図１３（ｃ）はダイオード領域３４の第２領域２１の幅が広げられた構造である。
【００９７】
このように、Ｘ＜Ｙという関係により、ＩＧＢＴ領域３３では当該ＩＧＢＴ領域３３の面積に対してゲートとして機能する領域が小さくなる一方、エミッタ接地される領域が増えるので、帰還容量の中に溜まる電荷はほとんど無くなり、ＩＧＢＴ素子の高速スイッチングを実現することができる。
【００９８】
（第８実施形態）
本実施形態では、上記各実施形態と異なる部分について説明する。上記各実施形態では、チャネル層１９にホールストッパー層２５が設けられていたが、ホールストッパー層２５が設けられていない構造となっている。
【００９９】
図１４（ａ）および図１４（ｂ）は、本実施形態に係るＲＣ−ＩＧＢＴ素子の一部断面図である。これらの図に示されるように、チャネル層１９にはホールストッパー層２５が設けられていない。
【０１００】
そして、図１４（ａ）に示されるように、ＩＧＢＴ領域３３ではチャネル層１９をフロート層とするために層間絶縁膜２６によりチャネル層１９が覆われている。また、図１４（ｂ）に示されるように、ダイオード領域３４ではＩＧＢＴ素子が機能しないように層間絶縁膜２６によりエミッタ領域２２およびボディ領域２４が覆われている。このように、チャネル層１９にホールストッパー層２５が設けられていない構造とすることもできる。
【０１０１】
なお、本実施形態においても、第７実施形態と同様に、第１領域２０を形成するトレンチ１６と隣のトレンチ１６との間隔をＸとし、第２領域２１を形成するトレンチ１６と隣のトレンチ１６との間隔をＹとすると、Ｘ＜Ｙの関係を満たすようにトレンチ１６が形成されていることが好ましい。
【０１０２】
（他の実施形態）
上記各実施形態で示された構造は一例であり、上記で示した構造に限定されることなく、本発明の特徴を含んだ他の構造とすることもできる。例えば、ゲート電極１８をＰ型のポリシリコンとしたが、外部の回路で電圧を制御できれば、ゲート電極１８をＮ＋型のポリシリコンとしても良い。
【０１０３】
また、第１領域２０にトレンチ２３を設けてこのトレンチ２３にＰ＋型のボディ領域２４を埋め込んでいたが、この構造も一例である。すなわち、ボディ領域２４はイオン注入により形成されても良い。
【０１０４】
ボディ領域２４をイオン注入で形成する場合、上述のように、ウェハにトレンチゲート構造を形成し、イオン注入により第１領域２０にエミッタ領域２２を形成すると共に第２領域２１にチャネル層１９を形成した後、高加速多段イオン注入を行う。例えば、０．５ＭｅＶ、１ＭｅＶ、１．５ＭｅＶで３回行う。ドーズ量は１×１０２０／ｃｍ２である。この後、ホールストッパー層２５を形成していく。
【０１０５】
一方、トレンチ２３にボディ領域２４を埋め込む方法において、先にホールストッパー層２５を形成することもできる。この場合、上述のように、ウェハにトレンチゲート構造を形成した後、チャネル層１９であるフロート層にホールストッパー層２５を形成する。この後、エミッタ領域２２を形成する。そして、マスクを用いて第１領域２０にトレンチ２３を形成して、トレンチ２３にボディ領域２４としてのＰ＋型のポリシリコンを埋め込む。このような順序でボディ領域２４を形成しても良い。
【０１０６】
上記各実施形態では、エミッタ領域２２およびボディ領域２４は第１領域２０においてトレンチ１６の長手方向に沿って設けられていたが、トレンチ１６の長手方向にエミッタ領域２２とボディ領域２４とが交互に配置されていても良い。
【０１０７】
また、上記各実施形態では、上述のように、トレンチ１６が等間隔に形成されているので、Ｘ＝Ｙの関係を満たす。この場合、チャネル層１９が形成された幅が広くないので、チャネル層１９に流れるホールの数も少なくなり、さらにホールストッパー層２５によってホールの流れが抑制されるので、低オン電圧化を図ることができる。このように、ＸとＹとの関係によってスイッチング損失とオン電圧とのバランスを調節することができる。
【符号の説明】
【０１０８】
１４  半導体基板
１５  半導体基板の一面
１６  トレンチ
１７  ゲート絶縁膜
１８  ゲート電極
１９  チャネル層
２０  第１領域
２２  エミッタ領域
２４  ボディ領域
２７  エミッタ電極
２８  半導体基板の他面
３０  コレクタ層
３１  コレクタ電極
【図１】
0005672821.tif 000002
【図２】
0005672821.tif 000003
【図３】
0005672821.tif 000004
【図４】
0005672821.tif 000005
【図５】
0005672821.tif 000006
【図６】
0005672821.tif 000007
【図７】
0005672821.tif 000008
【図８】
0005672821.tif 000009
【図９】
0005672821.tif 000010
【図１０】
0005672821.tif 000011
【図１１】
0005672821.tif 000012
【図１２】
0005672821.tif 000013
【図１３】
0005672821.tif 000014
【図１４】
0005672821.tif 000015