(57)【特許請求の範囲】
【請求項１】
入力アナログ電圧をサンプリングしてデジタル値に変換するアナログデジタル変換器において、
基準クロックを源振とし、前記基準クロックより高周波数であり、かつ、前記基準クロックと同期したサンプリングクロックを生成する位相同期ループと、
前記入力アナログ電圧を前記サンプリングクロックを用いてサンプリングし、デジタル値に変換するアナログデジタル変換部と、
前記基準クロックの電圧遷移タイミングに対する前記サンプリングクロックの時間遷移タイミングの時間差を検出し、前記時間差を差分デジタル値に変換する時間デジタル変換器と、
前記差分デジタル値を補間して各サンプリングタイミングに対応する補間値を求め、前記補間値により前記アナログデジタル変換部の生デジタル出力に含まれる前記サンプリングクロックのジッタの影響をデジタル補正するデジタル補正部と
を有することを特徴とするアナログデジタル変換器。
【請求項２】
請求項１に記載のアナログデジタル変換器において、
前記デジタル補正部は、前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と前記補間値に基づいて前記生デジタル出力をデジタル補正する
ことを特徴とするアナログデジタル変換器。
【請求項３】
入力アナログ電圧をサンプリングしてデジタル値に変換するアナログデジタル変換器において、
それぞれが、対応する第１のサンプリングクロックを用いて前記入力アナログ電圧をサンプリングし、デジタル値に変換する複数のアナログデジタル変換部であって、複数の前記第１のサンプリングクロックは、周波数が互いに同一であり、かつ、位相が互いに異なる関係を有する、複数のアナログデジタル変換部と、
各アナログデジタル変換部に対応して設けられ、それぞれが、基準クロックの電圧遷移タイミングに対する前記第１のサンプリングクロックの時間遷移タイミングの時間差を検出し、前記時間差を差分デジタル値に変換する複数の時間デジタル変換器であり、前記第１のサンプリングクロックの周波数は、位相同期ループ用である前記基準クロックの周波数より低周波数である、複数の時間デジタル変換器と、
各アナログデジタル変換部に対応して設けられ、それぞれが、前記差分デジタル値を補間して各サンプリングタイミングに対応する補間値を求め、前記補間値により対応する前記アナログデジタル変換部の生デジタル出力に含まれる前記第１のサンプリングクロックのジッタの影響をデジタル補正する複数のデジタル補正部と
を有することを特徴とするアナログデジタル変換器。
【請求項４】
請求項３に記載のアナログデジタル変換器において、
参照アナログデジタル変換器と
スキュー探索部とを有し、
前記参照アナログデジタル変換器は、各アナログデジタル変換部に対応する複数の第１のサンプリングクロックとサンプリングタイミングを順次同期できる周波数の第２のサンプリングクロックにより前記入力アナログ電圧をサンプリングして参照用デジタル値を生成し、
前記スキュー探索部は、前記参照用デジタル値を用いて、複数の前記第１のサンプリングクロックにそれぞれ含まれるサンプリングタイミングスキューを探索し、得られたサンプリングタイミングスキューをそれぞれ対応する前記デジタル補正部に与え、
前記複数のデジタル補正部は、それぞれが、対応する前記補間値と前記サンプリングタイミングスキューとに基づいて、対応する前記アナログデジタル変換部の生デジタル出力に含まれる前記第１のサンプリングクロックのジッタとスキューの影響をデジタル補正する
ことを特徴とするアナログデジタル変換器。
【請求項５】
請求項３に記載のアナログデジタル変換器において、
複数の前記第１のサンプリングクロックは、前記第１のサンプリングクロックよりも低周波数である基準クロックを源振とする位相同期ループにより生成される前記基準クロックと同期した第３のサンプリングクロックを分周することにより生成する
ことを特徴とするアナログデジタル変換器。
【請求項６】
請求項４に記載のアナログデジタル変換器において、
複数の前記第１のサンプリングクロックは、前記第１のサンプリングクロックよりも低周波数である基準クロックを源振とする位相同期ループにより生成される前記基準クロックと同期した第４のサンプリングクロックを分周することにより生成する
ことを特徴とするアナログデジタル変換器。
【請求項７】
請求項３に記載のアナログデジタル変換器において、
複数の前記デジタル補正部のそれぞれは、対応する前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と対応する前記補間値に基づいて前記生デジタル出力をデジタル補正する
ことを特徴とするアナログデジタル変換器。
【請求項８】
請求項４に記載のアナログデジタル変換器において、
複数の前記デジタル補正部のそれぞれは、対応する前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と対応する前記補間値に基づいて前記生デジタル出力をデジタル補正する
ことを特徴とするアナログデジタル変換器。
【請求項９】
請求項５に記載のアナログデジタル変換器において、
複数の前記デジタル補正部のそれぞれは、対応する前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と対応する前記補間値に基づいて前記生デジタル出力をデジタル補正する
ことを特徴とするアナログデジタル変換器。
【請求項１０】
請求項６に記載のアナログデジタル変換器において、
複数の前記デジタル補正部のそれぞれは、対応する前記アナログデジタル変換部の生デジタル出力の微分値を求め、前記微分値と対応する前記補間値に基づいて前記生デジタル出力をデジタル補正する
ことを特徴とするアナログデジタル変換器。
【請求項１１】
請求項３に記載のアナログデジタル変換器において、
前記基準クロック又はその分周出力に含まれる高調波をフィルタにより抽出し、さらに、抽出された前記高調波を分周することにより、複数の各アナログデジタル変換部に対応する前記第１のサンプリングクロックを生成する
ことを特徴とするアナログデジタル変換器。
【請求項１２】
請求項４に記載のアナログデジタル変換器において、
前記基準クロック又はその分周出力に含まれる高調波をフィルタにより抽出し、さらに、抽出された前記高調波を分周することにより、複数の各アナログデジタル変換部に対応する前記第１のサンプリングクロックを生成する
ことを特徴とするアナログデジタル変換器。
【請求項１３】
請求項３に記載のアナログデジタル変換器において、
前記基準クロック又はその分周出力を注入同期型発振器に注入し、前記注入同期型発振器の発振出力を分周し、得られた分周出力を用いて、複数の前記アナログデジタル変換部のそれぞれに対応する複数の前記第１のサンプリングクロックを生成する
ことを特徴とするアナログデジタル変換器。
【請求項１４】
請求項４に記載のアナログデジタル変換器において、
前記基準クロック又はその分周出力を注入同期型発振器に注入し、前記注入同期型発振器の発振出力を分周し、得られた分周出力を用いて、複数の前記アナログデジタル変換部のそれぞれに対応する複数の前記第１のサンプリングクロックを生成する
ことを特徴とするアナログデジタル変換器。
【請求項１５】
無線信号を受信する受信回路部であって、
基準クロックを源振とし、前記基準クロックより高周波数であり、かつ、前記基準クロックと同期したサンプリングクロックを生成する位相同期ループと、
前記入力アナログ電圧を前記サンプリングクロックを用いてサンプリングし、デジタル値に変換するアナログデジタル変換部と、
前記基準クロックの電圧遷移タイミングに対する前記サンプリングクロックの時間遷移タイミングの時間差を検出し、前記時間差を差分デジタル値に変換する時間デジタル変換器と、
前記差分デジタル値を補間して各サンプリングタイミングに対応する補間値を求め、前記補間値により前記アナログデジタル変換部の生デジタル出力に含まれる前記サンプリングクロックのジッタの影響をデジタル補正するデジタル補正部と
を有するアナログデジタル変換器を有する受信回路部と、
前記無線信号を周波数変換するための局部発振信号を生成する位相同期ループと
を有することを特徴とする無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル補正機能付のアナログデジタル変換器及び当該アナログデジタル変換器を搭載する無線受信機に関する。
【背景技術】
【０００２】
次世代の半導体検査装置や半導体製造装置に代表される産業用高度計測途の分野、ソフトウェア無線、コグニティブ無線に代表される次世代の無線通信システムの分野等においては、１０ビット以上の高い有効分解能と１ＧＳ／ｓ以上の極めて高い変換レートを両立できるアナログデジタル変換器が要求される。
【０００３】
このような超高速かつ高分解能のアナログデジタル変換器の実現には、アナログデジタル変換器を構成するアナログ回路部が有する様々な非理想的な性質をデジタル補正する必要がある。このうち、アナログ回路内のアンプの利得不足（非特許文献１、２）やアナログデジタル変換器のサンプリングタイミングの静的な時間ずれであるスキューの影響（非特許文献３、４）を補正する技術については、従来より様々な技術が提案されている。
【０００４】
しかし、サンプリングタイミングのランダムな時間ずれであるジッタの影響は、そのランダムな性質ゆえにＬＭＳ（Least Mean Square）アルゴリズムなどによる適応制御を用いる補正が困難である。例えば１０ビット以上の有効分解能を１ＧＳ／ｓの変換レートにおいて実現するためには、サンプリングクロックのジッタが１ｐｓ ｒｍｓ程度以下である必要がある。なお、ｒｍｓは、２乗平均値の平方根である。
【０００５】
このような低ジッタのクロックを、１ＧＳ／ｓの高周波で、かつ、十分に低消費電力で実現することは困難である。すなわち、現状では、サンプリングクロックに含まれるジッタが、超高速、かつ、高分解能のアナログデジタル変換器の実現を困難にしている。
【０００６】
前述したサンプリングクロックのジッタによるアナログデジタル変換器の有効分解能の劣化を軽減するために、特許文献１には、ジッタによる影響をアナログデジタル変換器の出力側においてデジタル補正する仕組が開示されている。図１に、当該仕組みを採用するアナログデジタル変換器を示す。以下に、アナログデジタル変換器１０の構成を簡単に説明する。
【０００７】
アナログデジタル変換器１０は、位相同期ループ（ＰＬＬ：Phase Locked Loop）１１と、分周器１２と、アナログデジタル変換部１３と、時間デジタル変換器（ＴＤＣ：Time to Digital Converter）１４と、デジタル補正部１５で構成される。
【０００８】
このアナログデジタル変換器１０は、水晶発振器の出力等を源振とする位相同期ループ（ＰＬＬ）１１の出力を分周器１２により分周し、分周後のクロック信号をサンプリングクロック（ＡＤＣ ＣＬＫ）としてアナログデジタル変換部１３に供給する。アナログデジタル変換部１３は、サンプリングクロックを用いて入力アナログ電圧をサンプリングし、サンプリング電圧をアナログデジタル変換して出力する。ただし、このアナログデジタル変換部１３の出力値には、サンプリングクロックのジッタの影響が含まれている。
【０００９】
そこで、アナログデジタル変換器１０は、サンプリングクロックとＰＬＬ１１の出力とを時間デジタル変換器１４に入力し、各電圧遷移タイミングにおけるサンプリングクロックとＰＬＬ出力間の時間差（ジッタ値）をデジタル補正部１５に与えてジッタの影響を補正する仕組みを採用する。
【００１０】
時間デジタル変換器１４の研究開発は近年盛んであり、例えば非特許文献５には、１ｐｓ程度の時間分解能を有するものが開示されている。時間デジタル変換器１４は、位相同期ループ１１の出力が十分無視できるほど低ジッタであるものとし、同出力を基準に、サンプリングクロックに含まれるジッタ値を検出する。
【００１１】
デジタル補正部１５は、時間デジタル変換器１４において検出された時間差（ジッタ値）から各サンプリングタイミングにおけるサンプリング電圧誤差を推測し、その推測結果に基づいてアナログデジタル変換部１３の生デジタル出力を補正する。このような仕組みにより、引用文献１のアナログデジタル変換器１０は、アナログデジタル変換部１３の生デジタル出力からサンプリングクロックに含まれるジッタの影響を取り除いている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００８−２４４５７６号公報
【特許文献２】特開２００９−１１７８９４号公報
【非特許文献】
【００１３】
【非特許文献１】Takashi Oshima, Tomomi Takahashi, Taizo Yamawaki, Cheonguyen Tsang, Dusan Stepanovic and Borivoje Nikolic, “Fast nonlinear deterministic calibration of pipelined A/D converters,” 2008 51st IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2008), pp. 914-917, Aug. 2008.
【非特許文献２】大島俊、Cheonguyen Tsang、Borivoje Nikolic、「パイプライン型ADCの高速デジタルバックグランドキャリブレーション」、電子情報通信学会2007年3月研究会  信学技報VLD2006-138。
【非特許文献３】Takashi Oshima, Tomomi Takahashi and Taizo Yamawaki, “Novel sampling timing background calibration for time-interleaved A/D converters,” 2009 52nd IEEE International Midwest Symposium on Circuits and Systems (MWSCAS2009), pp. 361-364, Aug. 2009.
【非特許文献４】高橋友美，大島俊，「タイムインタリーブ型A-D変換器の高精度オンチップバックグランド補正方式」，電子情報通信学会論文誌 J93-A, pp. 613-625, Sep. 2010.
【非特許文献５】K. Nose, M. Kajita and M. Mizuno, “A 1-ps resolution jitter-measurement macro using interpolated jitter oversampling,” IEEE Journal of Solid-State Circuits, vol. 41, No. 12, pp. 2911-2920, Dec. 2006.
【非特許文献６】Behzad Razavi著、「RF Microelectronics」, Prentice Hall, Nov. 1997.
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前述した特許文献１が開示する回路構成は、位相同期ループ１１の出力の周波数及び周期が、アナログデジタル変換部１３のサンプリングクロックよりも高周波、かつ、短周期であることに着目する。すなわち、同回路構成は、位相同期ループ１１の出力に含まれるジッタが、サンプリングクロックのそれよりも小さくなることを利用する。
【００１５】
しかしながら、位相同期ループ１１をサンプリングクロックよりも高周波で動作させるには、大きな消費電力を必要とする。例えば特許文献１の場合、２５０ＭＨｚのサンプリングクロックに対し、位相同期ループの出力は８ＧＨｚと遥かに高周波である。これは、サンプリングクロックが１ＧＨｚの場合に、位相同期ループの出力が３２ＧＨｚもの高周波になる換算であり、大きな消費電力と困難な高周波回路実装が必要になる。従って、特許文献１に開示されたアナログデジタル変換器を、次世代の産業用高度計測用途や無線通信システムで要求される超高速かつ高分解能のアナログデジタル変換器に適用することは困難である。
【００１６】
上述の通り、サンプリングクロックに含まれるジッタの影響を、より低消費電力でデジタル補正することができるアナログデジタル変換器の実用化が求められている。
【課題を解決するための手段】
【００１７】
そこで、本発明者は、以下の各部を有するアナログデジタル変換器を提供する。
(1) 基準クロックを源振とし、前記基準クロックより高周波数であり、かつ、前記基準クロックと同期したサンプリングクロックを生成する位相同期ループ
(2) 前記入力アナログ電圧を前記サンプリングクロックを用いてサンプリングし、デジタル値に変換するアナログデジタル変換部
(3) 前記基準クロックの電圧遷移タイミングに対する前記サンプリングクロックの時間遷移タイミングの時間差を検出し、前記時間差を差分デジタル値に変換する時間デジタル変換器
(4) 前記差分デジタル値を補間して各サンプリングタイミングに対応する補間値を求め、前記補間値により前記アナログデジタル変換部の生デジタル出力に含まれる前記サンプリングクロックのジッタの影響をデジタル補正するデジタル補正部
【発明の効果】
【００１８】
本発明によれば、アナログデジタル変換器で使用するサンプリングクロックのジッタの影響を、低消費電力によりデジタル補正することができる。この結果、１ＧＳ／ｓ以上の超高速で、１０ｂｉｔ以上の高分解能を両立するアナログデジタル変換器を実現できる。  上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１９】
【図１】ジッタ補正機能付きアナログデジタル変換器の従来例を説明する図。
【図２】第一の実施例に係るジッタ補正機能付きアナログデジタル変換器の構成を示す図。
【図３】第一の実施例に係るジッタ補正機能付きアナログデジタル変換器の動作を説明する図。
【図４】ジッタを時間的に変化する信号として見たときの周波数スペクトルを説明する図。
【図５】ジッタを時間的に変化する信号として見たときの時間波形を説明する図。
【図６】微分器の実装例を説明する図。
【図７】微分器の他の実装例を説明する図。
【図８】第二の実施例に係るジッタ補正機能付きアナログデジタル変換器の構成を示す図。
【図９】第二の実施例に係るジッタ補正機能付きアナログデジタル変換器の動作を説明する図。
【図１０】第三の実施例に係るジッタ補正機能付きアナログデジタル変換器の構成を示す図。
【図１１】第三の実施例に係るジッタ補正機能付きアナログデジタル変換器の動作を説明する図。
【図１２】第四の実施例に係るジッタ補正機能付きアナログデジタル変換器の構成を示す図。
【図１３】第四の実施例に係るジッタ補正機能付きアナログデジタル変換器の動作を説明する図。
【図１４】第五の実施例に係るジッタ補正機能付きアナログデジタル変換器の構成を示す図。
【図１５】第六の実施例に係るジッタ補正機能付きアナログデジタル変換器の構成を示す図。
【図１６】第七の実施例に係るジッタ補正機能付きアナログデジタル変換器の構成を示す図。
【図１７】時間デジタル変換器（ＴＤＣ）の構成例を示す図。
【図１８】時間デジタル変換器（ＴＤＣ）の動作波形例を示す図。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明する。特に明示した場合を除き、それらは互いに無関係ではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
［実施例１］
図２に、第一の実施例に係るアナログデジタル変換器の構成例を示す。本実施例の場合、アナログデジタル変換器で使用するサンプリングクロック（ＡＤＣ ＣＬＫ）は、基準クロック（ＲＥＦ ＣＬＫ)を源振とする位相同期ループ（ＰＬＬ）２０において生成する。
【００２４】
位相同期ループ２０は、位相比較器２１、ループフィルタ２２、電圧制御発振器（ＶＣＯ）２３、分周器２４等から構成される。なお、位相比較器２１は位相周波数比較器であってもよく、位相比較器２１とループフィルタ２２の間にチャージポンプ回路を備えていてもよい。一般に、ループフィルタ２２には、ローパスフィルタが用いられる。
【００２５】
位相同期ループ２０の回路構成は、一般的に知られているものである。従って、位相同期ループ２０は、一般的に知られている通常の動作を行う。すなわち、電圧制御発振器２３の出力は、基準クロックの位相に同期する。また、電圧制御発振器２３の出力には、基準クロックの周波数を分周器２４の分周数倍した周波数の正弦波やクロック信号が現われる。この電圧制御発振器２３の出力を、サンプリングクロック（ＡＤＣ ＣＬＫ）として使用する。このように、本実施例における基準クロックは、サンプリングクロック（ＡＤＣ ＣＬＫ）よりも低周波である。
【００２６】
アナログデジタル変換器は、アナログデジタル変換部（ＡＤＣ）２５と、時間デジタル変換器（ＴＤＣ）２６と、補間器２７と、デジタル補正部とからなる。
【００２７】
デジタル補正部は、アナログデジタル変換部２５の出力側に接続される。デジタル補正部は、アナログデジタル変換部２５の生デジタル出力から、サンプリングクロックのジッタによるサンプリング誤差電圧を差し引くことにより、アナログデジタル変換部２５の生デジタル出力をデジタル補正する。以下、本明細書においては、アナログデジタル変換部２５から出力された直後の出力、すなわち何らのデジタル補正を受けていない出力を「生デジタル出力」と呼び、何らかのデジタル補正を受けた出力と区別する。
【００２８】
デジタル補正部は、アナログデジタル変換部２５の出力に接続された微分器２８、その出力とジッタの見積り値を乗算する乗算器２９、乗算器２９の乗算結果をアナログデジタル変換部２５の出力から減算する減算器２１０等から構成される。
【００２９】
アナログデジタル変換部２５は、サンプリングクロック（ＡＤＣ ＣＬＫ）の電圧遷移タイミング（例えば電圧ローから電圧ハイへの立上りタイミング）において、入力アナログ電圧をサンプリングし、そのサンプリング電圧に対してアナログデジタル変換を実行する。
【００３０】
例えばサンプリングクロック（ＡＤＣ ＣＬＫ）の電圧遷移タイミングが、理想のサンプリングタイミングｎＴ（Ｔは１変換周期であり、サンプリングクロックの周波数の逆数。ｎはサンプリング番号。）に対してΔｔだけずれている場合、サンプリング電圧はＶ（ｎＴ＋Δt）で表される。Δｔが、ジッタ値に相当する。
【００３１】
サンプリング電圧をΔｔについての１次近似式で表すと、以下のようになる。
Ｖ（ｎＴ＋Δｔ）＝Ｖ（ｎＴ）＋Δｔ＊ｄＶ／ｄｔ（ｎＴ）
このように、アナログデジタル変換部２５の生デジタル出力には、理想的なタイミングでサンプリングされる電圧Ｖ（ｎＴ）に対し、Δｔ＊ｄＶ／ｄｔ（ｎＴ）で表されるサンプリング電圧誤差が含くまれる。
【００３２】
ここで、ｄＶ／ｄｔ（ｎＴ）は、微分器２８によって求められる。ΔｔとｄＶ／ｄｔ（ｎＴ）の乗算値は、乗算器２９において算出される。この乗算値が、サンプリング誤差電圧の推定値、すなわちΔｔ＊ｄＶ／ｄｔ（ｎＴ）を与える。減算器２１０は、算出されたΔｔ＊ｄＶ／ｄｔ（ｎＴ）を生デジタル出力から減算し、サンプリング誤差電圧の影響をデジタル補正する。
【００３３】
次に、サンプリングクロック（ＡＤＣ ＣＬＫ）にランダムに重畳するジッタ値（すなわち、Δｔ）の求め方を説明する。まず、サンプリングクロック（ＡＤＣ ＣＬＫ）と基準クロック（ＲＥＦ ＣＬＫ）が、時間デジタル変換器（ＴＤＣ）２６に入力される。前述したように、基準クロック（ＲＥＦ ＣＬＫ）の周波数は、サンプリングクロック（ＡＤＣ ＣＬＫ）の周波数の分周数分の１である。
【００３４】
時間デジタル変換器２６は、基準クロック（ＲＥＦ ＣＬＫ）の各電圧遷移タイミングにおいて、その電圧遷移タイミングに対応するサンプリングクロック（ＡＤＣ ＣＬＫ）の電圧遷移タイミングとの時間差を検出し、デジタル値に変換する。
【００３５】
サンプリングクロック（ＡＤＣ ＣＬＫ）は、アナログデジタル変換部２５と時間デジタル変換器２６の両方に共通に印加される。このため、時間デジタル変換器２６のデジタル出力は、基準クロック（ＲＥＦ ＣＬＫ）の各電圧遷移タイミングにおけるサンプリングクロック（ＡＤＣ ＣＬＫ）の電圧遷移タイミングずれ、すなわちジッタ値のデジタル値とみなすことができる。
【００３６】
補間器２７は、時間デジタル変換器２６の出力側に接続される。補間器２７は、時間デジタル変換器２６から入力されるデジタル値を補間し、サンプリングクロック（ＡＤＣ ＣＬＫ）の全てのサンプリングタイミングにおけるジッタの推定値を求める。このジッタ推定値Δｔはデジタル補正部に与えられ、前述のとおり、サンプリング誤差電圧のデジタル補正に用いられる。
【００３７】
なお、時間デジタル変換器２６に入力されるサンプリングクロック（ＡＤＣ ＣＬＫ）と基準クロック（ＲＥＦ ＣＬＫ）の間には、配線遅延などに起因する遅延時間差により、もともと一定の時間差、すなわちスキューを持つ場合も考えられる。ただし、スキューを持つ場合でも、スキューは、時間デジタル変換器２６の出力に直流成分として出現する。このため、ジッタ値だけを得るには、時間デジタル変換器２６の出力からスキューに相当する直流成分を演算により取り除けばよい。
【００３８】
本実施例では、基準クロック（ＲＥＦ ＣＬＫ）が十分に低ジッタであることを前提とする。実際、基準クロックとして、一般的な水晶振動子、セラミック振動子、ＳＡＷ振動子などの発振出力を用いれば、十分に低ジッタの基準クロック（ＲＥＦ ＣＬＫ）を得ることができる。
【００３９】
図３に、アナログデジタル変換部２５のサンプリングクロック（ＡＤＣ ＣＬＫ）が、基準クロック（ＲＥＦ ＣＬＫ）の２倍の周波数である場合について、両クロックの波形関係を示す。すなわち、図３に示す波形は、位相同期ループ２０において、分周器２４の分周数が２の場合に対応する。
【００４０】
例えばサンプリングクロック（ＡＤＣ ＣＬＫ）が１ＧＨｚ、基準クロック（ＲＥＦ ＣＬＫ）が５０ＭＨｚの場合、両クロックの周波数は互いに２０倍異なることになる。しかし、一般性を失わないための説明の便宜上、図３の場合には、両クロックの周波数が２倍だけ異なる場合を示している。
【００４１】
図３に示す通り、基準クロック（ＲＥＦ ＣＬＫ）の立上りタイミング（上向き矢印を付して示す。）は、サンプリングクロック（ＡＤＣ ＣＬＫ）の奇数番目のサンプリングタイミング（ｔ１，ｔ３，ｔ５，ｔ７，…）において同期する。
【００４２】
このため、これら奇数番目のサンプリングタイミングにおけるサンプリングクロック（ＡＤＣ ＣＬＫ）のジッタ値は、前述したように、時間デジタル変換器（ＴＤＣ）２６のデジタル出力値から直接取得することができる。補間器２７は、このデジタル出力値をそのまま乗算器２９に出力する。
【００４３】
一方、偶数番目のサンプリングタイミング（ｔ２，ｔ４，ｔ６，…）には、基準クロック（ＲＥＦ ＣＬＫ）の立上りタイミングが存在しない。前述したように、サンプリングクロック（ＡＤＣ ＣＬＫ）の方が、基準クロック（ＲＥＦ ＣＬＫ）よりも２倍高速なためである。従って、偶数番目のサンプリングタイミングでは、サンプリングクロック（ＡＤＣ ＣＬＫ）のジッタ値を時間デジタル変換器（ＴＤＣ）２６において検出することができない。
【００４４】
そこで、補間器２７は、偶数番目のサンプリングタイミングには、奇数番目のサンプリングタイミングに取得された１つ又は複数のデジタル出力値よりジッタ値を推定し、当該推定値を乗算器２９に出力する。
【００４５】
以下では、図４及び図５を用い、補間器２７が偶数番目のサンプリングタイミングにおけるジッタ値を推定できることを説明する。図４及び図５は、サンプリングクロック（ＡＤＣ ＣＬＫ）のジッタを、時間的に変化する信号としてみなしたときの周波数スペクトルと時間波形をそれぞれ示す。
【００４６】
前述したように、サンプリングクロック（ＡＤＣ ＣＬＫ）は、位相同期ループ（ＰＬＬ）２０の出力である。従って、そのジッタは、低周波成分が支配的となる。一般に、位相同期ループ２０の出力には、その構成要素である電圧制御発振器（ＶＣＯ）２３の雑音がジッタとして現れる。電圧制御発振器（ＶＣＯ）２３の雑音電圧は、非特許文献６に示すとおり、周波数に反比例し、ジッタとして発振出力中に現れる。このため、ジッタは、低周波成分が支配的となる。
【００４７】
しかも、電圧制御発振器２３に起因するジッタは、位相同期ループ２０のループ帯域（ＢＷ）以下の周波数において、ハイパスフィルタされる。このため、ループ帯域以下の周波数のジッタは概ね一定レベルとなる。
【００４８】
一方、位相同期ループ２０を構成するその他の回路ブロックからの雑音は、位相同期ループ２０のループ帯域（ＢＷ）程度をカットオフ周波数とするローパスフィルタにより抑圧され、位相同期ループ２０の出力にジッタとして現れる。このため、電圧制御発振器２３以外の回路に起因するジッタについても、低周波成分が支配的となる。
【００４９】
例えば図４において、位相同期ループ２０のループ帯域（ＢＷ）を８０ｋＨｚ、基準クロック（ＲＥＦ ＣＬＫ）を５０ＭＨｚと仮定すると、基準クロック（ＲＥＦ ＣＬＫ）のナイキスト周波数である２５ＭＨｚ（＝５０ＭＨｚ/２）付近のジッタは、５０ｄＢ程度（＝２０＊ｌｏｇ１０（２５ＭＨｚ／８０ｋＨｚ））となる。すなわち、ジッタの高周波成分は、ジッタの低周波成分と比較して、位相同期ループ２０の出力において抑圧される。換言すると、ジッタ信号は、基準クロック（ＲＥＦ ＣＬＫ）のナイキスト周波数未満の周波数成分が大半である。
【００５０】
一方、時間デジタル変換器（ＴＤＣ）２６のデジタル出力は、サンプリングクロック（ＡＤＣ ＣＬＫ）中のジッタ信号を、基準クロック（ＲＥＦ ＣＬＫ）の周波数で標本化した値と等価である。従って、ジッタの信号帯域がナイキスト周波数以下であるならば、サンプリング定理（Sampling Theorem）により、時間デジタル変換器（ＴＤＣ）２６の各出力サンプルに対して所定の演算を行うことにより、任意の時間におけるジッタ信号値を再現することができる。
【００５１】
従って、補間器２７は、図５に示すように、時間デジタル変換器（ＴＤＣ）２６の出力（黒丸）にサンプリング定理等による演算を適用し、基準クロック（ＲＥＦ ＣＬＫ）の立上りタイミングが存在しないために時間デジタル変換器（ＴＤＣ）２６の出力が得られないサンプリングタイミング（白丸）におけるジッタ値を推定する。図４及び図５は、図３の場合と同様、サンプリングクロック（ＡＤＣ ＣＬＫ）が、基準クロック（ＲＥＦ ＣＬＫ）の２倍の周波数である場合について表している。
【００５２】
なお、補間器２７には、サンプリング定理のような厳密な補間以外の方法も適用できる。例えば線形補間やサンプル値と同一値の保持（０次ホールド）等のより簡単な補間方法も考えられる。補間器２７に適用する補間方法は、許容される実装規模等を勘案して適宜選択すればよい。
【００５３】
図６に、本実施例において使用する微分器２８の実装例を示す。非特許文献３及び４に示されている通り、任意の離散時間信号（一定時間間隔Ｔでサンプリングされた信号）は、その周波数帯域がナイキスト周波数（１／２Ｔ）以下であれば、所定の固定のタップ係数値のＦＩＲ（Finite Impulse Response）デジタルフィルタにより、その微分値を得ることができる。
【００５４】
図６は、微分器２８を、（Ｋ＋１）タップ（ただし、Ｋは偶数）のＦＩＲフィルタとして構成した例である。各タップ係数値ｔａｐ０〜ｔａｐＫには、非特許文献３及び４に記載された固定値を用いることができる。
【００５５】
入力信号（アナログデジタル変換部２５の生デジタル出力）は、各遅延器６１〜６５により、それぞれ１，２，３，…Ｋ−１，Ｋサンプル遅延された後、各遅延出力に対応する定数倍器６６〜６１１によりｔａｐ０〜ｔａｐＫ倍される。最後に、各定数倍器６６〜６１１の出力が加算器６１２において加算され、微分出力として出力される。
【００５６】
なお、前述した微分器２８では、微分出力が、入力よりもＫ／２サンプル分だけ時間遅延する。従って、デジタル補正部の各演算に際しては、遅延器を適宜挿入し、この時間遅延を勘案したタイミングで各演算を実行する。
【００５７】
図７に、簡易版の微分器２８の構成例を示す。具体的には、差分器を採用する場合の構成を示す。図７に示す微分器２８は、遅延器７１により１サンプル遅延した１サンプル前信号と現サンプル信号との差分を加算器７２において求めて出力する。アナログデジタル変換部２５に入力されるアナログ入力信号の周波数帯域が十分小さい場合には、図７のように加算器７２で構成した微分器２８で代用してもよい。
【００５８】
（まとめ）
以上説明したように、本実施例においては、サンプリングクロック（ＡＤＣ ＣＬＫ）を、より低速の基準クロック（ＲＥＦ ＣＬＫ）を源振とする位相同期ループ２０において生成する。このため、サンプリングクロック（ＡＤＣ ＣＬＫ）が超高速化する場合でも、低消費電力のまま、ジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。すなわち、１ＧＳ／ｓ以上の超高速で、１０ｂｉｔ以上の高分解能を両立するアナログデジタル変換器を実現できる。
【００５９】
［実施例２］
図８に、第二の実施例に係るアナログデジタル変換器の構成例を示す。本実施例は、実施例１の位相同期ループ２０を後述する回路構成に置換している点を除き、実施例１と同一の回路構成を有するアナログデジタル変換器について説明する。具体的には、位相同期ループ２０を、デューティ調整部（Ｄｕｔｙ）８１と、その出力に接続されたバンドパスフィルタ（ＢＰＦ）８２と、その出力に接続されたバッファ８３で構成される回路で置換する場合について説明する。従って、アナログデジタル変換部（ＡＤＣ）２５、デジタル補正部、時間デジタル変換器２６、補間器２７の構成や動作は、実施例１と同様である。
【００６０】
図９に、デューティ調整部８１と、バンドパスフィルタ８２と、バッファ８３の各出力に対応する波形を示す。同図は、アナログデジタル変換部２５のサンプリングクロック（ＡＤＣ ＣＬＫ）が、基準クロック（ＲＥＦ ＣＬＫ）の８倍の周波数である場合について表している。
【００６１】
基準クロック（ＲＥＦ ＣＬＫ）のデューティが１／２の場合、基準クロック（ＲＥＦ ＣＬＫ）の周波数の偶数倍の高調波成分は含まれない。しかし、図９に示すように、デューティ調整部８１において出力クロックのデューティを１／３程度に減らすと、その出力クロックに基準クロック（ＲＥＦ ＣＬＫ）の周波数の８倍の高調波成分を所定量だけ含めることができる。デューティ調整部８１は、インバータ遅延器やＡＮＤゲート等により容易に実現することができる。
【００６２】
バンドパスフィルタ８２は、Ｑ値の高い急峻な特性を有するものを使用する。これにより、本実施例では、デューティ調整部８１の出力クロックに含まれる基準クロック（ＲＥＦ ＣＬＫ）の周波数の８倍の高調波成分だけを通過させる。
【００６３】
バッファ８３は、例えばカスケード接続されたインバータ等で構成し、バンドパスフィルタ８２の出力である８倍の高調波成分を論理レベル（ローレベル、ハイレベル）まで増幅する。これにより、バッファ８３の出力段には矩形パルスが出現し、当該矩形パルスをアナログデジタル変換部２５のサンプリングクロック（ＡＤＣ ＣＬＫ）として出力する。
【００６４】
なお、サンプリングクロック（ＡＤＣ ＣＬＫ）の周波数は、基準クロック（ＲＥＦ ＣＬＫ）の周波数に対して厳密に８倍に同期する。このため、実施例１の場合と同様に、時間デジタル変換器（ＴＤＣ）２６を用いてジッタを検出することができる。
【００６５】
従って、本実施例においても、第１の実施例と同様、サンプリングクロック（ＡＤＣ ＣＬＫ）が超高速化する場合でも、低消費電力のまま、ジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。
【００６６】
［実施例３］
図１０に、第三の実施例に係るアナログデジタル変換器の構成例を示す。本実施例でも、実施例１の位相同期ループ２０を後述する回路構成に置換している点を除き、実施例１と同一の回路構成を有するアナログデジタル変換器について説明する。具体的には、位相同期ループ２０を、デューティ調整部（Ｄｕｔｙ）８１と、その出力に接続された注入同期型（Injection locking）発振器１０１と、その出力に接続されたバッファ８３で構成される回路で置換する場合について説明する。従って、アナログデジタル変換部（ＡＤＣ）２５、デジタル補正部、時間デジタル変換器２６、補間器２７の構成や動作は、実施例１と同様である。
【００６７】
図１１に、デューティ調整部８１と、注入同期型発振器１０１と、バッファ８３の各出力に対応する波形を示す。同図は、アナログデジタル変換部２５のサンプリングクロック（ＡＤＣ ＣＬＫ）が、基準クロック（ＲＥＦ ＣＬＫ）の８倍の周波数である場合について表している。
【００６８】
本実施例におけるデューティ調整部８１も、第二の実施例の場合と同様に、基準クロック（ＲＥＦ ＣＬＫ）のデューティを１／３程度に減らし、その出力クロックに、基準クロック（ＲＥＦ ＣＬＫ）の周波数の８倍の高調波成分を所定量だけ発生させる。
【００６９】
注入同期型発振器１０１は、例えば特許文献２に説明されているように、通常の発振回路の内部ノードに外部クロックを注入することにより、その発振周波数を注入したクロックの整数倍の周波数に強制的にロックさせることができる。
【００７０】
ロックする発振周波数は、発振回路の時定数に応じて決まる。本実施例では、デューティ調整部８１から出力されるクロックを注入同期型発振器１０１に注入する。また、注入同期型発振器１０１の発振回路の時定数を、基準クロック（ＲＥＦ ＣＬＫ）の周波数の８倍程度に設定する。これにより、注入同期型発振器１０１の発振周波数を、基準クロック（ＲＥＦ ＣＬＫ）の周波数の８倍にロックさせる。
【００７１】
バッファ８３は、第二の実施例と同様、カスケード接続されたインバータ等で構成し、バンドパスフィルタ８２の出力である８倍の高調波成分を論理レベル（ローレベル、ハイレベル）まで増幅する。これにより、バッファ８３の出力段には矩形パルスが出現し、当該矩形パルスをアナログデジタル変換部２５のサンプリングクロック（ＡＤＣ ＣＬＫ）として出力する。
【００７２】
なお、サンプリングクロック（ＡＤＣ ＣＬＫ）の周波数は、基準クロック（ＲＥＦ ＣＬＫ）の周波数に対して厳密に８倍に同期する。このため、実施例１の場合と同様に、時間デジタル変換器（ＴＤＣ）２６を用いてジッタを検出することができる。
【００７３】
従って、本実施例においても、第１及び第２の実施例と同様、サンプリングクロック（ＡＤＣ ＣＬＫ）が超高速化する場合でも、低消費電力のまま、ジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。
【００７４】
［実施例４］
図１２に、第四の実施例に係るアナログデジタル変換器の構成例を示す。本実施例は、タイムインターリーブ型のアナログデジタル変換器について説明する。タイムインターリーブ型のアナログデジタル変換器は、非特許文献３及び４などに記載されているように、複数（例えば、Ｌ個）の同一構成のアナログデジタル変換部により入力信号をアナログデジタル変換する。
【００７５】
各アナログデジタル変換部で使用するサンプリングクロックは、周波数が互いに同じであるが、位相が３６０度／Ｌずつ異なっている。このため、実質的に、サンプリングクロック（ＡＤＣ ＣＬＫ）の周波数のＬ倍の変換レートにより、入力信号をアナログデジタル変換することができる。
【００７６】
本実施例においては、説明を簡単にするため、Ｌ＝２の場合について説明する。もっとも、後述する説明は、Ｌが３以上の自然数の場合にも、同様に適用することができる。
【００７７】
図１２に示すアナログデジタル変換器は、第一のアナログデジタル変換部１２１（ＡＤＣ１）と、第二のアナログデジタル変換部１２７（ＡＤＣ２）を有し、それぞれに共通の入力信号が接続される。
【００７８】
第一のアナログデジタル変換部１２１のサンプリングクロック（ＡＤＣ ＣＬＫ１）と第二のアナログデジタル変換部１２７のサンプリングクロック（ＡＤＣ ＣＬＫ２）は、いずれも、基準クロック（ＲＥＦ ＣＬＫ）を源振とする位相同期ループ（ＰＬＬ）２０により生成されている。この点は、第一の実施例と同じである。勿論、ＰＬＬループ２０に替えて、第二の実施例や第三の実施例で説明した回路構成によりサンプリングクロック（ＡＤＣ ＣＬＫ）を生成しても良い。
【００７９】
位相同期ループ（ＰＬＬ）２０は、位相比較器（ＰＦＤ）２１、ループフィルタ（ＬＰＦ）２２、電圧制御発振器（ＶＣＯ）２３、分周器（１／Ｎ）２４等から構成される。位相比較器２１は位相周波数比較器であってもよく、位相比較器２１とループフィルタ２２の間にチャージポンプ回路を備えていてもよい。一般に、ループフィルタ２２には、ローパスフィルタが用いられる。
【００８０】
位相同期ループ２０の回路構成は、一般的に知られているものである。従って、位相同期ループ２０は、一般的に知られている通常の動作を行う。すなわち、電圧制御発振器２３の出力は、基準クロックの位相に同期する。また、電圧制御発振器２３の出力には、基準クロックの周波数を分周器２４の分周数倍（Ｎ倍）した周波数の正弦波やクロック信号が現われる。
【００８１】
本実施例では、この位相同期ループ２０の出力（すなわち、電圧制御発振器２３の出力）を、２分周器１２０に印加する。２分周器１２０は、印加されたクロックから、第一のサンプリングクロック（ＡＤＣ ＣＬＫ１）と第二のサンプリングクロック（ＡＤＣ ＣＬＫ２）を生成する。
【００８２】
第一のサンプリングクロック（ＡＤＣ ＣＬＫ１）は、第一のアナログデジタル変換部１２１のサンプリングクロックとして用いられ、第二のサンプリングクロック（ＡＤＣ ＣＬＫ２）は、第二のアナログデジタル変換部１２７のサンプリングクロックとして用いられる。第一のサンプリングクロック（ＡＤＣ ＣＬＫ１）と第二のサンプリングクロック（ＡＤＣ ＣＬＫ２）は、各周波数が位相同期ループ２０の出力の周波数の１／２であり、かつ、各位相が互いに１８０度（＝３６０度／２）ずれたクロック信号である。
【００８３】
分周数Ｎが２より大きい数の場合、基準クロック（ＲＥＦ ＣＬＫ）は、第一のサンプリングクロック（ＡＤＣ ＣＬＫ１）及び第二のサンプリングクロック（ＡＤＣ ＣＬＫ２）よりも低周波になる。
【００８４】
第一のアナログデジタル変換部１２１の出力側には、第一の実施例の場合と同様、第一のデジタル補正部が接続される。第一のデジタル補正部は、第一のアナログデジタル変換部１２１の生デジタル出力に含まれるジッタ成分をデジタル補正する。この実施例の場合、サンプリングクロック（ＡＤＣ ＣＬＫ１）のジッタに起因するサンプリング誤差電圧を生デジタル出力から差し引く動作を実行する。
【００８５】
第一のデジタル補正部は、第一のアナログデジタル変換部１２１の出力に接続された微分器１２４、微分器１２４の出力とジッタの見積り値を乗算する乗算器１２５、その乗算結果を第一のアナログデジタル変換部１２１の生デジタル出力から減算する減算器１２６等から構成される。
【００８６】
第一のアナログデジタル変換部１２１は、サンプリングクロック（ＡＤＣ ＣＬＫ１）の電圧遷移タイミング（例えば電圧ローから電圧ハイへの立上りタイミング）において、入力アナログ電圧をサンプリングし、そのサンプリング電圧に対してアナログデジタル変換を実行する。
【００８７】
例えばサンプリングクロック（ＡＤＣ ＣＬＫ１）の電圧遷移タイミングが、理想のサンプリングタイミングｎＴ（Ｔは１変換周期であり、サンプリングクロックの周波数の逆数。ｎはサンプリング番号。）に対してΔｔ１だけずれている場合、サンプリング電圧はＶ（ｎＴ＋Δｔ１）で表される。Δｔ１が、ジッタ値に相当する。
【００８８】
サンプリング電圧をΔｔ１についての１次近似式で表すと、以下のようになる。
Ｖ（ｎＴ＋Δｔ１）＝Ｖ（ｎＴ）＋Δｔ１＊ｄＶ／ｄｔ（ｎＴ）
【００８９】
このように、第一のアナログデジタル変換部１２１の生デジタル出力には、理想的なタイミングでサンプリングされる電圧Ｖ（ｎＴ）に対し、Δｔ１＊ｄＶ／ｄｔ（ｎＴ）で表されるサンプリング電圧誤差が含まれる。
【００９０】
ここで、ｄＶ／ｄｔ（ｎＴ）は、微分器１２４において算出される。Δｔ１とｄＶ／ｄｔ（ｎＴ）の乗算値は、乗算器１２５において算出される。この乗算値が、サンプリング誤差電圧の推定値、すなわちΔｔ１＊ｄＶ／ｄｔ（ｎＴ）を与える。減算器１２６は、算出されたΔｔ１＊ｄＶ／ｄｔ（ｎＴ）を生デジタル出力から減算し、サンプリング誤差電圧の影響をデジタル補正する。
【００９１】
次に、サンプリングクロック（ＡＤＣ ＣＬＫ１）にランダムに重畳するジッタ値（すなわち、Δｔ）の求め方を説明する。まず、サンプリングクロック（ＡＤＣ ＣＬＫ１）と基準クロック（ＲＥＦ ＣＬＫ）が、時間デジタル変換器１２２に入力される。前述したように、基準クロック（ＲＥＦ ＣＬＫ）の周波数は、サンプリングクロック（ＡＤＣ ＣＬＫ１）の周波数の分周数分の１である。
【００９２】
時間デジタル変換器１２２は、基準クロック（ＲＥＦ ＣＬＫ）の各電圧遷移タイミングにおいて、その電圧遷移タイミングに対応するサンプリングクロック（ＡＤＣ ＣＬＫ１）の電圧遷移タイミングとの時間差を検出し、デジタル値に変換する。
【００９３】
サンプリングクロック（ＡＤＣ ＣＬＫ１）は、第一のアナログデジタル変換部１２１と時間デジタル変換器１２２の両方に共通に印加される。このため、時間デジタル変換器１２２のデジタル出力は、基準クロック（ＲＥＦ ＣＬＫ）の各電圧遷移タイミングにおけるサンプリングクロック（ＡＤＣ ＣＬＫ１）の電圧遷移タイミングずれ、すなわちジッタ値のデジタル値とみなすことができる。
【００９４】
補間器１２３は、時間デジタル変換器１２２の出力側に接続される。補間器１２３は、時間デジタル変換器１２２から入力されるデジタル値を補間し、サンプリングクロック（ＡＤＣ ＣＬＫ１）の全てのサンプリングタイミングにおけるジッタの推定値を求める。このジッタ推定値Δｔ１はデジタル補正部に与えられ、上記の通り、サンプリング誤差電圧のデジタル補正に用いられる。
【００９５】
なお、時間デジタル変換器１２２に入力されるサンプリングクロック（ＡＤＣ ＣＬＫ１）と基準クロック（ＲＥＦ ＣＬＫ）の間には、配線遅延などに起因する遅延時間差により、もともと一定の時間差、すなわちスキューを持つ場合も考えられる。ただし、スキューを持つ場合でも、スキューは、時間デジタル変換器１２２の出力に直流成分として出現する。このため、ジッタ値だけを得るには、時間デジタル変換器１２２の出力からスキューに相当する直流成分を演算により取り除けばよい。
【００９６】
同様に、第二のアナログデジタル変換部１２７の出力側には、第二のデジタル補正部が接続される。第二のデジタル補正部も、第二のアナログデジタル変換部１２７の生デジタル出力に含まれるジッタ成分をデジタル補正する。この実施例の場合、サンプリングクロック（ＡＤＣ ＣＬＫ２）のジッタに起因するサンプリング誤差電圧を生デジタル出力から差し引く動作を実行する。
【００９７】
第二のデジタル補正部は、第二のアナログデジタル変換部１２７の出力に接続された微分器１２１０、微分器１２１０の出力とジッタの見積り値を乗算する乗算器１２１１、その乗算結果を第二のアナログデジタル変換部１２７の生デジタル出力から減算する減算器１２１２等から構成される。
【００９８】
第二のアナログデジタル変換部１２７は、サンプリングクロック（ＡＤＣ ＣＬＫ２）の電圧遷移タイミング（例えば電圧ローから電圧ハイへの立上りタイミング）において、入力アナログ電圧をサンプリングし、そのサンプリング電圧に対してアナログデジタル変換を実行する。
【００９９】
例えばサンプリングクロック（ＡＤＣ ＣＬＫ２）の電圧遷移タイミングが、理想のサンプリングタイミングｎＴ＋Ｔ／２（Ｔは１変換周期であり、サンプリングクロックの周波数の逆数。ｎはサンプリング番号。）に対してΔｔ２だけずれている場合、サンプリング電圧はＶ（ｎＴ＋Ｔ／２＋Δｔ２）で表される。Δｔ２が、ジッタ値に相当する。
【０１００】
サンプリング電圧をΔｔ２についての１次近似式で表すと、以下のようになる。
Ｖ(ｎＴ＋Ｔ／２＋Δｔ２)＝Ｖ(ｎＴ＋Ｔ／２)＋Δｔ２＊ｄＶ／ｄｔ(ｎＴ＋Ｔ／２)
このように、第二のアナログデジタル変換部１２７の生デジタル出力には、理想的なタイミングでサンプリングされる電圧Ｖ（ｎＴ＋Ｔ／２）に対し、Δｔ２＊ｄＶ／ｄｔ（ｎＴ＋Ｔ／２）で表されるサンプリング電圧誤差が含まれる。
【０１０１】
ここで、ｄＶ／ｄｔ（ｎＴ＋Ｔ／２）は、微分器１２１０において算出される。Δｔ２とｄＶ／ｄｔ（ｎＴ＋Ｔ／２）の乗算値は、乗算器１２１１において算出される。この乗算値が、サンプリング誤差電圧の推定値、すなわちΔｔ２＊ｄＶ／ｄｔ（ｎＴ＋Ｔ／２）を与える。減算器１２１２は、算出されたΔｔ２＊ｄＶ／ｄｔ（ｎＴ＋Ｔ／２）を生デジタル出力から減算し、サンプリング誤差電圧の影響をデジタル補正する。
【０１０２】
次に、サンプリングクロック（ＡＤＣ ＣＬＫ２）にランダムに重畳するジッタ値（すなわち、Δｔ）の求め方を説明する。まず、サンプリングクロック（ＡＤＣ ＣＬＫ２）と基準クロック（ＲＥＦ ＣＬＫ）が、時間デジタル変換器１２８に入力される。前述したように、基準クロック（ＲＥＦ ＣＬＫ）の周波数は、サンプリングクロック（ＡＤＣ ＣＬＫ２）の周波数の分周数分の１である。
【０１０３】
時間デジタル変換器１２８は、基準クロック（ＲＥＦ ＣＬＫ）の各電圧遷移タイミングにおいて、その電圧遷移タイミングに対応するサンプリングクロック（ＡＤＣ ＣＬＫ２）の電圧遷移タイミングとの時間差を検出し、デジタル値に変換する。
【０１０４】
サンプリングクロック（ＡＤＣ ＣＬＫ２）は、第二のアナログデジタル変換部１２７と時間デジタル変換器１２８の両方に共通に印加される。このため、時間デジタル変換器１２８のデジタル出力は、基準クロック（ＲＥＦ ＣＬＫ）の各電圧遷移タイミングにおけるサンプリングクロック（ＡＤＣ ＣＬＫ２）の電圧遷移タイミングずれ、すなわちジッタ値のデジタル値とみなすことができる。
【０１０５】
補間器１２９は、時間デジタル変換器１２８の出力側に接続される。補間器１２９は、時間デジタル変換器１２８から入力されるデジタル値を補間し、サンプリングクロック（ＡＤＣ ＣＬＫ２）の全てのサンプリングタイミングにおけるジッタの推定値を求める。このジッタ推定値Δｔ２はデジタル補正部に与えられ、上記の通り、サンプリング誤差電圧のデジタル補正に用いられる。
【０１０６】
なお、時間デジタル変換器１２８に入力されるサンプリングクロック（ＡＤＣ ＣＬＫ２）と基準クロック（ＲＥＦ ＣＬＫ）の間には、配線遅延などに起因する遅延時間差により、もともと一定の時間差、すなわちスキューを持つ場合も考えられる。ただし、スキューを持つ場合でも、スキューは、時間デジタル変換器１２８の出力中の直流成分として出現する。このため、ジッタ値だけを得るには、時間デジタル変換器１２８の出力からスキューに相当する直流成分を演算により取り除けばよい。
【０１０７】
なお、本実施例の場合、微分器１２４は第一のアナログデジタル変換部１２１の出力だけに接続され、微分器１２１０は第二のアナログデジタル変換部１２７の出力だけに接続されている。この場合、１／（２Ｔ）以下の入力周波数まで正しい微分値を出力することができる。
【０１０８】
また、非特許文献３及び４に示されているように、全てのアナログデジタル変換部（本実施例であれば、第一のアナログデジタル変換部１２１と第二のアナログデジタル変換部１２７）の出力を用いて図６の場合と同様の演算を実行すれば、タイムインターリーブ型アナログデジタル変換器としてのナイキスト周波数である１／Ｔまで正しい微分値を出力することができる。
【０１０９】
図１３に、本実施例に係るタイムインターリーブ型アナログデジタル変換器の動作タイミングを示す。位相同期ループ内の電圧制御発振器（ＶＣＯ）２３の出力は、基準クロック（ＲＥＦ ＣＬＫ）と同期し、かつ、周波数がＮ倍のクロックである。Ｎは分周器２４の分周数であり、本図ではＮ＝５である。
【０１１０】
前述したように、第一のアナログデジタル変換部１２１のサンプリングクロック（ＡＤＣ ＣＬＫ１）と、第二のアナログデジタル変換部１２７のサンプリングクロック（ＡＤＣ ＣＬＫ２）は、電圧制御発振器（ＶＣＯ）２３の出力を分周器１２０で２分周することにより生成される。また、サンプリングクロック（ＡＤＣ ＣＬＫ１）とサンプリングクロック（ＡＤＣ ＣＬＫ２）の位相は２分の１周期ずれている。
【０１１１】
これらの波形は、図１３に示した通りである。同図に示す通り、第一のサンプリングクロック（ＡＤＣ ＣＬＫ１）と第二のサンプリングクロック（ＡＤＣ ＣＬＫ２）は、いずれも、基準クロック（ＲＥＦ ＣＬＫ）と同期し、かつ、立上りタイミング（上向き矢印を付して示す。）の５回に１度、基準クロック（ＲＥＦ ＣＬＫ）の立上りタイミングと同期する。
【０１１２】
従って、前述したように、時間デジタル変換器１２２及び１２８を用いたジッタの検出が可能である。また、補間器１２３及び１２９により、同期タイミングの中間に出現する４つの各サンプリングタイミングにおけるジッタ推定値を補間演算により求めることができる。
【０１１３】
前述したように、図１３では、アナログデジタル変換部の個数Ｌが２であり、かつ、分周器２４の分周数Ｎが５である場合について、基準クロック（ＲＥＦ ＣＬＫ）とサンプリングクロック（ＡＤＣ ＣＬＫ１及び２）の動作タイミングの関係を説明したが、各数値は他の自然数であっても構わない。ただし、ＬとＮは「互いに素」になるように選定する。この場合、Ｎ回に１度ずつ、各サンプリングクロックと基準クロックの立上りタイミングが同期するため、前述した時間デジタル変換器１２２及び１２８と同様の補正動作が可能となる。
【０１１４】
本実施例の場合も、基準クロック（ＲＥＦ ＣＬＫ）が十分に低ジッタであることを前提とする。実際、基準クロックとして、一般的な水晶振動子、セラミック振動子、ＳＡＷ振動子などの発振出力を用いれば、十分に低ジッタの基準クロック（ＲＥＦ ＣＬＫ）を得ることができる。
【０１１５】
（まとめ）
以上説明したように、タイムインターリーブ型アナログデジタル変換器を構成することにより、変換器全体としてのサンプリングクロックが超高速化する場合でも、低消費電力のまま、ジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。
【０１１６】
［実施例５］
図１４に、第五の実施例に係るアナログデジタル変換器の構成例を示す。本実施例も、タイムインターリーブ型アナログデジタル変換器について説明する。ただし、本実施例に係るアナログデジタル変換器は、各アナログデジタル変換部におけるサンプリングタイミングのスキューをデジタル補正するための機構を有する点において第四の実施例と異なっている。
【０１１７】
本実施例の場合も、第四の実施例の場合と同様に、アナログデジタル変換部の個数Ｌは２であり、第一のアナログデジタル変換部１２１と第二のアナログデジタル変換部１２７を備えている。
【０１１８】
図１２に示す回路構成に加え、本実施例のアナログデジタル変換器は、参照アナログデジタル変換部（ＡＤＣ０）１４１と、スキュー探索部１４２と、加算器１４３、１４４を備えている。加算器１４３は第一のアナログデジタル変換部１２１用であり、加算器１４４は第二のアナログデジタル変換部１２７用である。
【０１１９】
なお、ジッタの補正に係る部分の回路構成と動作原理は、第四の実施例と同様であるため、本実施例での説明は割愛する。
【０１２０】
本実施例において、第一のアナログデジタル変換部１２１のサンプリングクロック（ＡＤＣ ＣＬＫ１）と第二のアナログデジタル変換部１２７のサンプリングクロック（ＡＤＣ ＣＬＫ２）のスキュー（ランダムでない一定の時間ずれ）の影響は、以下のようにデジタル補正される。
【０１２１】
参照アナログデジタル変換部１４１には、２つのアナログデジタル変換部１２１及び１２７と同様、入力アナログ電圧が与えられる。すなわち、参照アナログデジタル変換部１４１は、入力に対し、２つのアナログデジタル変換部１２１及び１２７と並列に接続される。
【０１２２】
参照アナログデジタル変換部１４１は、専用のサンプリングクロックにより入力アナログ電圧をサンプリングし、そのサンプリング電圧に対してアナログデジタル変換を実行する。本実施例の場合、参照アナログデジタル変換部用のサンプリングクロックには、位相同期ループ（ＰＬＬ）２０の源振である基準クロック（ＲＥＦ ＣＬＫ）を使用する。勿論、他のクロックを用いても良い。
【０１２３】
スキュー探索部１４２は、参照アナログデジタル変換部１４１の出力側に接続される。スキュー探索部１４２は、参照アナログデジタル変換部１４１の変換出力、第一のデジタル補正部の出力（図１４の「出力１」）、第二のデジタル補正部の出力（図１４の「出力２」）等を入力し、第一のサンプリングクロック（ＡＤＣ ＣＬＫ１）のスキューと第二のサンプリングクロック（ＡＤＣ ＣＬＫ２）のスキューを探索する。各スキューは、参照アナログデジタル変換部用のサンプリングクロックを基準に探索する。この実施例の場合、基準クロック（ＲＥＦ ＣＬＫ）を基準に探索する。
【０１２４】
第一のサンプリングクロック（ＡＤＣ ＣＬＫ１）と第二のサンプリングクロック（ＡＤＣ ＣＬＫ２）のそれぞれについて探索された各スキューの推定値ΔｔＳ１及びΔｔＳ２は、スキュー探索部１４２から加算器１４３及び１４４にそれぞれ出力される。加算器１４３は、補間器１２３の出力側に接続され、補間器１２３から入力されるジッタ推定値とスキュー推定値ΔｔＳ１との加算結果を、乗算器１２５に出力する。同様に、加算器１４４は、補間器１２９の出力側に接続され、補間器１２９から入力されるジッタ推定値とスキュー推定値ΔｔＳ２との加算結果を、乗算器１２１１に出力する。
【０１２５】
従って、乗算器１２５及び１２１１は、加算器１４３及び１４４の出力に、対応する微分器１２４及び１２１０の微分出力を乗算した結果を減算器１２６及び１２１２に出力する。減算器１２６及び１２１２はそれぞれ、アナログデジタル変換部１２１及び１２７の生デジタル出力から乗算器１２５及び１２１１の出力を減算する。これにより、減算器１２６及び１２１２のそれぞれからは、ジッタとスキューによるサンプリング電圧誤差の影響を補正したデジタル値が出力される。
【０１２６】
なお、図１４においては、主要でない結線の一部を省略している。また、スキューの補正に関係するより厳密な構成と動作は、非特許文献３及び４に示されている通りである。
【０１２７】
（まとめ）
以上説明したように、本実施例によれば、サンプリングクロックが超高速化する場合でも、低消費電力のまま、スキューとジッタの影響をデジタル補正できるアナログデジタル変換器を実現することができる。
【０１２８】
［実施例６］
図１５に、第六の実施例を示す。本実施例は、実施例１で説明したアナログデジタル変換器を、一般の無線送受信機に適用した場合の例である。
【０１２９】
まず、無線受信回路の構成を説明する。アンテナ１５１で受信された高周波無線信号は、送受切換えスイッチ１５２を経由し、フロントエンドモジュール（ＦＥＭ）１５３に入力される。フロントエンドモジュール１５３は、フィルタやシングル差動変換用のバラン（平衡不均衡変換器）等で構成される。フロントエンドモジュール１５３の出力は、ＲＦ（Radio Frequency）回路に与えられ信号処理される。ＲＦ回路は、例えば低雑音増幅器（ＬＮＡ）１５４等で構成される。
【０１３０】
低雑音増幅器１５４の出力は、受信ミキサ１５５に与えられ、受信周波数より低周波の信号に周波数変換される。周波数変換された信号は、プリアンプ、可変利得アンプ、フィルタ等から構成されるアナログフロントエンド部（ＡＦＥ）１５６により信号処理される。アナログフロントエンド部１５６の出力信号は、アナログデジタル変換部２５等から構成されるアナログデジタル変換器に入力される。
【０１３１】
アナログデジタル変換器は、受信信号をアナログデジタル変換し、その変換出力をデジタルベースバンド部１５７に出力する。デジタルベースバンド部１５７は、妨害波信号のフィルタリングや受信データの復調等を実行し、外部インターフェースに受信データを出力する。
【０１３２】
まず、無線送信回路の構成を説明する。デジタルベースバンド部１５７は、外部インターフェースから送信データを入力し、当該送信データに基づいて送信ベースバンド信号を生成する。送信ベースバンド信号は、デジタルアナログ変換器１５８においてアナログ信号に変換される。このアナログ信号はフィルタ１５９に入力され、送信スペクトルマスクを遵守できるように、帯域制限される。
【０１３３】
フィルタ１５９の出力信号は送信ミキサ１５１０に入力され、高周波信号に周波数変換される。周波数変換後の信号は、パワーアンプ（ＰＡ）１５１１において、所望の送信電力まで電力増幅される。その後、電力増幅後の信号は、送受切換えスイッチ１５２を経由してアンテナ１５１に与えられ、送信される。
【０１３４】
受信ミキサ１５５や送信ミキサ１５１０は、それぞれの入力信号を、位相同期ループ２０から供給される局部発振信号と乗算することにより、所望の周波数変換を実行する。局部発振信号は、基準クロック（ＲＥＦ ＣＬＫ）を源振とした位相同期ループ２０により生成される。
【０１３５】
この実施例の場合、アナログデジタル変換部２５のサンプリングクロック（ＡＤＣ ＣＬＫ）は、周波数変換に使用した位相同期ループ２０の出力を流用して生成する。このため、位相同期ループ２０の出力側に分周器１５０を接続し、位相同期ループ２０の局部発振信号をＭ分周（Ｍは整数）してサンプリングクロック（ＡＤＣ ＣＬＫ）を生成する。
【０１３６】
アナログデジタル変換器を構成するアナログデジタル変換部２５、デジタル補正部、時間デジタル変換器２６、補間器２７の各構成と動作は第一の実施例と同様である。すなわち、アナログデジタル変換器は、時間デジタル変換器２６を用いて検出されたジッタ値及びその推定値に基づいてサンプリングクロック（ＡＤＣ ＣＬＫ）のジッタの影響をデジタル補正する。
【０１３７】
サンプリングクロック（ＡＤＣ ＣＬＫ）と基準クロック（ＲＥＦ ＣＬＫ）は、周波数が厳密に同期しているため、定期的に両者の立上りタイミングが同期する。従って、第一の実施例と同様の補正動作を実行できる。
【０１３８】
（まとめ）
以上説明したように、本実施例によれば、超高速のサンプリングクロックで動作するアナログデジタル変換器の無線送受信機への実装が実現される。しかも、本実施例で使用するアナログデジタル変換器は低消費電力である。このため、携帯型の無線送受信機に特に効果的である。
【０１３９】
［実施例７］
図１６に、第七の実施例を示す。本実施例は、実施例１で説明したアナログデジタル変換器を、マイコンチップに適用した場合の例である。
【０１４０】
マイコンチップは、マイクロプロセッシングユニット（ＭＰＵ）１６１やＲＡＭ（Random Access Memory）１６２、ＲＯＭ（Read Only Memory）１６３、アナログデジタル変換器、位相同期ループ２０等を備えている。
【０１４１】
アナログ入力端子から入力されたアナログ信号は、アナログフロントエンド部１５６において所要のアナログ信号処理を受ける。この後、アナログ信号は、アナログデジタル変換部２５等から構成されるアナログデジタル変換器に入力される。アナログデジタル変換器は、アナログ信号をアナログデジタル変換し、その変換出力をマイクロプロセッシングユニット１６１に出力する。マイクロプロセッシングユニット１６１は、処理対象とするアナログ信号について予め定めた処理を実行する。
【０１４２】
マイクロプロセッシングユニット１６１、ＲＡＭ１６２、ＲＯＭ１６３の動作に必要な各クロック信号は、位相同期ループ２０において生成され、供給される。アナログデジタル変換部２５のサンプリングクロック（ＡＤＣ ＣＬＫ）も、位相同期ループ２０の出力を流用して生成される。具体的には、位相同期ループ２０の局部発振信号を分周器１５０に与えてＭ分周（Ｍは整数）し、サンプリングクロック（ＡＤＣ ＣＬＫ）を生成する。
【０１４３】
アナログデジタル変換部２５、デジタル補正部、時間デジタル変換器２６、補間器２７の構成と動作は第一の実施例と同様である。すなわち、アナログデジタル変換器は、時間デジタル変換器２６を用いて検出されたジッタ値及びその推定値に基づいてサンプリングクロック（ＡＤＣ ＣＬＫ）のジッタの影響をデジタル補正する。
【０１４４】
サンプリングクロック（ＡＤＣ ＣＬＫ）と基準クロック（ＲＥＦ ＣＬＫ）は、周波数が厳密に同期しているため、定期的に両者の立上りタイミングが同期する。従って、第一の実施例と同様の補正動作を実行できる。
【０１４５】
（まとめ）
以上説明したように、本実施例によれば、超高速のサンプリングクロックで動作するアナログデジタル変換器のマイコンチップへの実装が実現される。しかも、本実施例で使用するアナログデジタル変換器は低消費電力である。このため、携帯機器に搭載されるマイコンチップに特に効果的である。
【０１４６】
［時間デジタル変換器の具体例］
図１７に、各実施例で使用する時間デジタル変換器（ＴＤＣ）の回路実装例を示す。すなわち、時間デジタル変換器２６（図２、図８、図１０、図１５、図１６）や時間デジタル変換器１２２、１２８（図１２、図１４）に用いて好適な回路実装例を示す。
【０１４７】
「ＩＮ１」からＡＤＣ ＣＬＫが、「ＩＮ２」からＲＥＦ ＣＬＫが入力される。これら２つのクロック入力は位相周波数比較器１７１に入力される。位相周波数比較器１７１は、２つのクロックの立上りタイミングに応じて、チャージポンプ１７２を制御する。その制御に応じてチャージポンプ１７２の出力から容量素子ＣＩＮＴ１７３に対して電流が充放電される。その結果、チャージポンプ１７２の出力には、ＡＤＣ ＣＬＫとＲＥＦ ＣＬＫの立上りタイミングの時間差に応じた電圧が生じる。この電圧は、抵抗ラダー１７６、コンパレータ列１７７、温度計コードＴＯバイナリコード変換部１７８からなる従来のフラッシュＡＤＣ（Analog to Digital Conveter）構成により、デジタル値にＡ／Ｄ変換される。以上の通り、２つの入力ＣＬＫの立上りタイミング時間差に応じたデジタル値が出力「ＯＵＴ」に得られる。
【０１４８】
以下、時間デジタル変換器を構成する各部の構成と動作を詳細に説明する。位相周波数比較器１７１は、従来のＰＬＬでしばしば用いられる位相周波数比較器と同じ構成でよい。すなわち、２つのＤフリップフロップ１７１Ａ、１７１Ｂは、クロック入力端子「ＣＫ」がそれぞれＩＮ１（ＡＤＣ ＣＬＫ）とＩＮ２（ＲＥＦ ＣＬＫ）に接続され、データ入力端子「Ｄ」が電源電圧ＶＤＤに接続される。また、遅延ＡＮＤゲート１７１Ｃの入力には、これら２つのＤフリップフロップの出力が接続される。また、遅延ＡＮＤゲート１７１Ｃの出力は、２つのＤフリップフロップ１７１Ａ、１７１Ｂのリセット端子「Ｒｅｓｅｔ」に接続される。
【０１４９】
図１８に、ＴＤＣを構成する各部の動作波形を示す。図１８に示すように、Ｄフリップフロップ１７１Ａの出力（図１７の「ＶＡ」）は、ＡＤＣ ＣＬＫの立上りタイミングに同期して、出力がローレベルからハイレベルに変化する。一方、Ｄフリップフロップ１７１Ｂの出力（図１７の「ＶＢ」）は、ＲＥＦ ＣＬＫの立上りタイミングに同期して、出力がローレベルからハイレベルに変化する。
【０１５０】
２つのＤフリップフロップ１７１Ａ、１７１Ｂの出力がともにハイレベルになると、遅延ＡＮＤゲート１７１Ｃの出力は、意図的に設定したＴＯＶの遅延時間の後、ローレベルからハイレベルに変化する。その結果、２つのＤフリップフロップ１７１Ａ、１７１Ｂの各出力がローレベルにリセットされる。すなわち、図１８に示す通り、出力ＶＡ、ＶＢは、ＡＤＣ ＣＬＫとＲＥＦ ＣＬＫのいずれか立上りタイミングの遅い方の立上りタイミングから更にＴＯＶの時間だけ経過した後、ともに出力がローレベルになる。なお、前述したように意図的なＴＯＶ期間を設けるのは、ＡＤＣ ＣＬＫとＲＥＦ ＣＬＫの立上りタイミングの時間差が極めて小さい時にも、ＣＬＫを正しく検出できるようにするためである。この技術は、ＰＬＬの位相周波数比較器１７１の「デッドゾーン」回避技術として一般的に知られている。
【０１５１】
まず、ＡＤＣ ＣＬＫの立上がりタイミングの方が、ＲＥＦ ＣＬＫの立上りタイミングよりも早い場合（図１８の「ケース１」）について説明する。ＡＤＣ ＣＬＫの立上りタイミングにおいて、Ｄフリップフロップ１７１Ａの出力ＶＡがハイレベルになると、反転ゲート１７１Ｄの出力がローレベルになる。この場合、チャージポンプ１７２内のＰＭＯＳスイッチ１７２Ａがオンになる。その結果、ＰＭＯＳ電流源１７２ＣよりＰＭＯＳスイッチ１７２Ａを経由して、容量素子ＣＩＮＴ１７３に電流が充電される。この充電の間、チャージポンプ１７２の出力電圧ＶＣは直線的に増加する。
【０１５２】
その後、ＲＥＦ ＣＬＫの立上りタイミングにおいて、Ｄフリップフロップ１７１Ｂの出力ＶＢもハイレベルになると、ＮＭＯＳスイッチ１７２Ｂもオンになる。この場合、ＮＭＯＳスイッチ１７２Ｂを経由して、容量素子ＣＩＮＴ１７３からＮＭＯＳ電流源１７２Ｄに電流が吸い出される。ここで、ＰＭＯＳ電流源１７２Ｃによる供給電流値とＮＭＯＳ電流源１７２Ｄによる吸い込み電流値は、同一値に設定されている。そのため、供給電流と吸い込み電流が相殺され、容量素子ＣＩＮＴ１７３には電流が流れなくなる。その結果、ＲＥＦ ＣＬＫの立上りタイミング以降、チャージポンプ１７２の出力電圧ＶＣは一定に保持される。すなわち、容量素子ＣＩＮＴ１７３には、ＡＤＣ ＣＬＫとＲＥＦ ＣＬＫの立上りタイミング時間差に相当する期間だけ電流が充電され、充電後の電圧値がそのまま保持される。
【０１５３】
次に、ＲＥＦ ＣＬＫの立上がりタイミングの方が、ＡＤＣ ＣＬＫの立上りタイミングより早い場合（図１８「ケース２」）について説明する。この場合、Ｄフリップフロップ１７１Ｂの出力ＶＢが、Ｄフリップフロップ１７１Ａの出力ＶＡよりも先にオンになる。このため、ＲＥＦ ＣＬＫとＡＤＣ ＣＬＫの立上りタイミング時間差に相当する期間だけ容量素子ＣＩＮＴ１７３から電流が放電され、放電後の電圧値がそのまま保持される。
以上から、チャージポンプ１７２の出力電圧ＶＣは、次式となる。
【０１５４】
0005684076.tif 000002
【０１５５】
ここで、ＩＣＰはＰＭＯＳ電流源１７２ＣとＮＭＯＳ電流源１７２Ｄの電流値、Δｔは、ＡＤＣ ＣＬＫとＲＥＦ ＣＬＫの立上りタイミング時間差（ＡＤＣ ＣＬＫのほうが立上りタイミングが早い場合を正符号に定義）である。また、図１７に示す通り、容量素子ＣＩＮＴ１７３の下部電極を電圧源１７５に接続することで、出力電圧ＶＣに直流バイアスを与えている。本例では、後段に位置するフラッシュＡＤＣ部の動作に都合のよいＶＤＤ／２を直流バイアスとして与える。このため、電圧源１７５の電圧値はＶＤＤ／２に設定している。
【０１５６】
フラッシュＡＤＣ部では、チャージポンプ１７２の出力電圧ＶＣをｍビットでＡ／Ｄ変換する。フラッシュＡＤＣ部のコンパレータ列１７７を構成する各コンパレータ（図中、三角形の記号で示す）は、クロック生成部１７９（ＣＬＫＧＥＮ）がＲＥＦ ＣＬＫから生成するＣＭＰＣＬＫの立上りタイミングをトリガに用い、出力電圧ＶＣと、抵抗ラダー１７６から供給される各比較用電圧とを比較する。各コンパレータは、その比較結果に応じてハイレベルかローレベルのいずれかを出力する。
【０１５７】
温度計コードＴＯバイナリコード変換部１７８は、各コンパレータの出力をバイナリコードに変換して「ＯＵＴ」として出力する。ここで、容量素子ＣＩＮＴ１７３に保持された電荷は、チャージポンプ１７２内のＰＭＯＳスイッチ１７２ＡとＮＭＯＳスイッチ１７２Ｂや、容量素子ＣＩＮＴ１７３に対して並列に接続されたリセットスイッチ１７４などを経由してリークする恐れがある。そのため、リーク期間（出力電圧ＶＣが確定してから各コンパレータが判定を開始するまでの期間（図１８のＴＡＤ））を、必要最小限に留めるべきである。
【０１５８】
フラッシュＡＤＣ部におけるＡ／Ｄ変換が完了した後（すなわち、図１８における「ＯＵＴ」の確定後）、ＲＳＴＣＬＫをハイレベルに立上げてリセットスイッチ１７４をオンにする。これにより、容量素子ＣＩＮＴ１７３の電荷はゼロにリセットされる。すなわち、容量素子ＣＩＮＴ１７３は、ＡＤＣ ＣＬＫの立上がりタイミングとＲＥＦ ＣＬＫの立上がりタイミングの次回の比較に備える状態になる。ＲＳＴＣＬＫもＣＭＰＣＬＫと同様にクロック生成部１７９において、ＲＥＦ ＣＬＫから生成することができる。
【０１５９】
なお、式（１）が示す通り、図１７に示すＴＤＣの変換利得は、ＩＣＰ／ＣＩＮＴで与えられる。この変換利得を高めることにより、フラッシュＡＤＣ部で発生する雑音電圧は、ＴＤＣの入力換算ジッタとしては十分に小さくすることができる。また、２つのＤフリップフロップ１７１Ａと１７１Ｂの入力換算ジッタは、そのままＴＤＣの入力換算ジッタになる。このため、２つのＤフリップフロップ１７１Ａと１７１Ｂの入力換算ジッタは十分に低減する必要がある。ＴＤＣの入力換算ジッタの低減は、各実施例に適用するＴＤＣとして最も要求される性能である。
【０１６０】
例えば最大±８ｐｓのジッタを想定し、４ビットのＴＤＣにより変換する場合、１ＬＳＢは、８ｐｓ×２／２４＝１ｐｓである。このＴＤＣを用いて各実施例の補正を行うことにより、補正後の残留ジッタを±１／２ ＬＳＢ以下（すなわち、±０．５ｐｓ以下）に低減することができる。上記の通り、ＡＤＣ ＣＬＫとＲＥＦ ＣＬＫの立上りタイミング時間差は、変換利得ＩＣＰ／ＣＩＮＴにより電圧に変換される。例えば、ＩＣＰ＝２ｍＡ、ＣＩＮＴ＝５０ｆＦの場合、１ｐｓの時間差は４０ｍＶの電圧に変換される。従って、フラッシュＡＤＣ部は、１ＬＳＢが４０ｍＶで、フルスケール電圧は、４０ｍＶ×２４＝６４０ｍＶで設計する。
【０１６１】
なお、反転ゲート１７１Ｄやチャージポンプ１７２内のＰＭＯＳスイッチ１７２Ａ、ＮＭＯＳスイッチ１７２Ｂなどの応答遅延により生じる可能性のあるＴＤＣの入力換算直流オフセットは、容易に検出して除去することが可能である。このため、入力換算直流オフセットは問題にならないと考えられる。
【符号の説明】
【０１６２】
１０：アナログデジタル変換器
１１：位相同期ループ
１２：分周器
１３：アナログデジタル変換部
１４：時間デジタル変換器
１５：デジタル補正部
２０：位相同期ループ
２１：位相比較器
２２：ループフィルタ
２３：電圧制御発振器
２４：分周器
２５：アナログデジタル変換部
２６：ＴＤＣ（時間デジタル変換器）
２７：補間器
２８：微分器
２９：乗算器
２１０：減算器
６１〜６５：遅延器
６６〜６１１：定数倍器
６１２：加算器
７１：遅延器
７２：加算器
８１：デューティ調整部
８２：バンドパスフィルタ
８３：バッファ
１０１：注入同期型発振器
１２０：１／２分周器
１２１、１２７：アナログデジタル変換部
１２２、１２８：TDC
１２３、１２９：補間器
１２４、１２１０：微分器
１２５、１２１１：乗算器
１２６、１２１２：減算器
１４１：参照アナログデジタル変換部
１４２：スキュー探索部
１４３、１４４：加算器
１５０：分周器
１５１：アンテナ
１５２：スイッチ
１５３：フロントエンドモジュール
１５４：低雑音増幅器
１５５：受信ミキサ
１５６：アナログフロントエンド部
１５７：デジタルベースバンド部
１５８：デジタルアナログ変換器
１５９：フィルタ
１５１０：送信ミキサ
１５１１：パワーアンプ
１６１：ＭＰＵ（マイクロプロセッシングユニット）
１６２：ＲＡＭ（ランダムアクセスメモリ）
１６３：ＲＯＭ（リードオンリーメモリ）
１７１：位相周波数比較器
１７１Ａ、１７１Ｂ：Ｄフリップフロップ
１７１Ｃ：遅延ＡＮＤ（アンド）ゲート
１７１Ｄ：反転（インバータ）ゲート
１７２：チャージポンプ
１７２Ａ：ＰＭＯＳスイッチ
１７２Ｂ：ＮＭＯＳスイッチ
１７２Ｃ：ＰＭＯＳ電流源
１７２Ｄ：ＮＭＯＳ電流源
１７３：容量素子
１７４：リセットスイッチ
１７５：電圧源
１７６：抵抗ラダー
１７７：コンパレータ列
１７８：温度計コードＴＯバイナリコード変換部
１７９：クロック生成部
【図１】
0005684076.tif 000003
【図２】
0005684076.tif 000004
【図３】
0005684076.tif 000005
【図４】
0005684076.tif 000006
【図５】
0005684076.tif 000007
【図６】
0005684076.tif 000008
【図７】
0005684076.tif 000009
【図８】
0005684076.tif 000010
【図９】
0005684076.tif 000011
【図１０】
0005684076.tif 000012
【図１１】
0005684076.tif 000013
【図１２】
0005684076.tif 000014
【図１３】
0005684076.tif 000015
【図１４】
0005684076.tif 000016
【図１５】
0005684076.tif 000017
【図１６】
0005684076.tif 000018
【図１７】
0005684076.tif 000019
【図１８】
0005684076.tif 000020