(57)【特許請求の範囲】
【請求項１】
入力信号と直交する直交信号を発生する信号処理回路と、
前記直交信号をアナログ信号に変換する第１のＤ／Ａ変換器と、
前記入力信号をアナログ信号に変換する第２のＤ／Ａ変換器と、
前記第１のＤ／Ａ変換器からのアナログ信号と、前記第２のＤ／Ａ変換器からのアナログ信号とに基づいて、定包絡線信号を発生するアナログ演算回路と
を有し、
前記入力信号は、振幅成分、および位相成分を含み、
前記信号処理回路は、前記入力信号を振幅位相変換することによって補信号成分を発生する、増幅器。
【請求項２】
前記第２のＤ／Ａ変換器の分解能は、前記第１のＤ／Ａ変換器の分解能よりも高く、且つ前記第１のＤ／Ａ変換器のサンプリングレートは、前記第２のＤ／Ａ変換器のサンプリングレートよりも高い、請求項１に記載の増幅器。
【請求項３】
前記アナログ演算回路は、
前記第１のＤ／Ａ変換器からの第１の出力信号を、該第１の出力信号と、該第１の出力信号に対して位相差を有する第２の出力信号とに分配する第１の分配器と、
前記第２のＤ／Ａ変換器からの第３の出力信号を、該第３の出力信号と、該第３の出力信号と同相の第４の出力信号とに分配する第２の分配器と、
前記第１の分配器からの第１の出力信号と、前記第２の分配器からの第３の出力信号とを合成する第１の合成器と、
前記第１の分配器からの第２の出力信号と、前記第２の分配器からの第４の出力信号とを合成する第２の合成器と
を有する、請求項１又は２に記載の増幅器。
【請求項４】
前記直交信号の帯域を制限する帯域制限フィルタ
を有し、
前記第１のＤ／Ａ変換器は、前記帯域制限フィルタにより帯域が制限された直交信号をアナログ信号に変換する、請求項１に記載の増幅器。
【請求項５】
前記第２のＤ／Ａ変換器の分解能は、前記第１のＤ／Ａ変換器の分解能よりも高い、請求項４に記載の増幅器。
【請求項６】
前記信号処理回路は、前記入力信号をｘ（ｔ）ｅｘｐ（ｊθ（ｔ））（「ｘ（ｔ）」は大きさを１に規格化した振幅成分、「ｅｘｐ」は自然対数の底、「ｊ」は虚数単位、「θ（ｔ）」は位相成分、）とした場合、直交信号として、
±ｋ（√（１−ｘ（ｔ）２））ｅｘｐ（ｊθ（ｔ））
（ｋは、１、−１、ｊ、−ｊにより表される係数）
を発生する、請求項１ないし５のいずれか１項に記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信機に関する。
【背景技術】
【０００２】
アウトフェージング（Ｏｕｔｐｈａｓｉｎｇ）増幅技術が知られている。アウトフェージング増幅技術により増幅処理を実行するアウトフェージング型増幅器は、定包絡線型増幅器とも呼ばれる。
【０００３】
アウトフェージング型増幅器は、入力信号を２つの定振幅の２信号へベクトル分解する。つまり、アウトフェージング型増幅器は、入力信号を２つの定振幅の２信号へ、振幅位相変換する。アウトフェージング型増幅器は、ベクトル分解した２信号を、それぞれＤ／Ａ変換し、増幅する。アウトフェージング型増幅器は、増幅した２信号を合成する。このような処理を実行することにより、増幅器の効率を高めることができる。
【０００４】
増幅器の効率を高める定包絡線型高効率増幅器に対して、増幅器の線形性を高めた定包絡線型線形増幅器が知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−２３２３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
アウトフェージング型増幅器は、入力信号を２つの定振幅の２信号へ振幅位相変換する。入力信号を２つの定振幅の２信号へ振幅位相変換すると、振幅位相変換された２信号の周波数帯域が広がる。
【０００７】
図１、図２は、振幅位相変換処理を示す。
【０００８】
図１の（Ａ）は、入力信号の一例を表す。入力信号は正弦波により表され、時間の経過に従って、（１）、（２）、（３）、（４）、（５）の順に振幅が変化する。
【０００９】
図１の（Ｂ）は、位相平面上における信号の時間遷移の一例を表す。位相平面は、Ｘ軸をI相（Ｉｎ  Ｐｈａｓｅ）、Ｙ軸をＱ相（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ）とした場合、信号はＸ軸上において変化する。
【００１０】
図１の（Ｃ）は、信号の周波数成分の一例を表す。信号はＩ相で変化するため、信号の周波数成分の広がりは見られない。
【００１１】
図２の（Ａ）は、入力信号を振幅位相変換する処理の一例を表す。入力信号は正弦波により表されるため、振幅位相変換した場合、時間の経過に従って、（１）、（２）、（３）、（４）、（５）の順に振幅、位相が変化する。
【００１２】
図２の（Ｂ）は、位相平面上における信号の時間遷移の一例を表す。位相平面は、Ｘ軸をI相、Ｙ軸をＱ相とした場合、信号はＸ軸、Ｙ軸により表される平面上において変化する。
【００１３】
図２の（Ｃ）は、信号の周波数成分の一例を表す。信号はＩ相、Ｑ相で表される平面上で変化するため、信号の周波数成分が広がる。
【００１４】
図３は、増幅回路１０の一例を示す。
【００１５】
増幅回路１０は、振幅位相変換器１２１及び１２２と、Ｄ／Ａ変換器１４１及び１４２と、増幅器１６１及び１６２と、合成器１８とを有する。
【００１６】
入力信号は、振幅位相変換器１２１及び１２２により振幅位相変換される。振幅位相変換器１２１及び１２２により振幅位相変換された入力信号は、Ｄ／Ａ変換器１４１及び１４２によりＤ／Ａ変換される。Ｄ／Ａ変換器１４１及び１４２によりＤ／Ａ変換された信号は、増幅器１６１及び１６２により増幅される。増幅器１６１及び１６２により増幅された信号は、合成器１８により合成される。合成器１８により合成された信号は、出力される。
【００１７】
図３の（Ａ）には、増幅回路１０に入力される入力信号の一例として、マルチキャリア変調波のスペクトラムが示される。振幅位相変換器１２１及び１２２により振幅位相変換されることにより、入力信号の周波数帯域が広がる。このため、Ｄ／Ａ変換器１４１及び１４２により、アナログ信号へ変換された入力信号の周波数帯域も広がる。図３の（Ｂ）には、Ｄ／Ａ変換器１４２によりアナログ信号へ変換された入力信号のスペクトラムの一例が示される。Ｄ／Ａ変換器１４１によりアナログ信号へ変換された入力信号のスペクトラムについても、図３（Ｂ）と略同一である。
【００１８】
広帯域の信号をアナログ信号に変換する際には、ある程度の精度を有するＤ／Ａ変換器が要求される。つまり、Ｄ／Ａ変換器の分解能が高いことが要求される。さらに、広帯域の信号を処理するために、処理速度が高いＤ／Ａ変換器が要求される。つまり、Ｄ／Ａ変換器のサンプリングレートが高いことが要求される。従って、分解能が高く、且つサンプリングレートが高いＤ／Ａ変換器が要求されるが、このようなＤ／Ａ変換器を用意するのは難しい。
【００１９】
また、増幅器１６１及び１６２の特性が異なる場合には、ゼロ出力を実現できなくなる。ゼロ出力を実現できなくなると歪補償方式としてプリディストーション方式を使用できない。
【００２０】
開示の増幅器は、定包絡線信号を発生させる処理を効率的に行うことを目的とする。
【課題を解決するための手段】
【００２１】
開示の一実施例の増幅器は、
入力信号と直交する直交信号を発生する信号処理回路と、
前記直交信号をアナログ信号に変換する第１のＤ／Ａ変換器と、
前記入力信号をアナログ信号に変換する第２のＤ／Ａ変換器と、
前記第１のＤ／Ａ変換器からのアナログ信号と、前記第２のＤ／Ａ変換器からのアナログ信号とに基づいて、定包絡線信号を発生するアナログ演算回路と
を有し、
前記入力信号は、振幅成分、および位相成分を含み、
前記信号処理回路は、前記入力信号を振幅位相変換することによって補信号成分を発生する。
【発明の効果】
【００２２】
開示の実施例によれば、定包絡線信号を発生させる処理を効率的に行うことができる。
【図面の簡単な説明】
【００２３】
【図１】振幅位相変換処理の一例を示す図である。
【図２】振幅位相変換処理の一例を示す図である。
【図３】増幅回路の一例を示す図である。
【図４】基地局の一実施例を示す図である。
【図５】送信機により実行される処理を示す図である。
【図６】送信機により実行される処理を示す図である。
【図７】送信機の一実施例を示す図である。
【図８】アナログ演算回路の一実施例（その１）を示す図である。
【図９】アナログ演算回路の一実施例（その２）を示す図である。
【図１０】送信機の動作の一実施例を示すフローチャートである。
【図１１】送信機の一変形例を示す図である。
【図１２】歪み補償回路の一実施例を示す図である。
【発明を実施するための形態】
【００２４】
以下、図面に基づいて、実施例を説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を用い、繰り返しの説明は省略する。
【００２５】
＜基地局＞
図４は、基地局１００の一実施例を示す。図４には、主に、基地局１００のハードウェア構成が示される。
【００２６】
基地局１００は、ベースバンド処理装置（ＢＢＵ：  Ｂａｓｅ  Ｂａｎｄ  Ｕｎｉｔ）１０２と、リモートレディオヘッド（ＲＲＨ：  Ｒｅｍｏｔｅ  Ｒａｄｉｏ  Ｈｅａｄ）１１０とを有する。図４には、１台のリモートレディオヘッド１１０が示されているが、２台以上でもよい。
【００２７】
ベースバンド処理装置１０２は、ベースバンド信号処理を行う。ベースバンド処理装置１０２は、ネットワークとの間で送受信されるデータの処理を行うデータ処理部１０４を有する。データ処理部１０４は、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）により実現されてもよい。また、データ処理部１０４は、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）により実現されてもよい。また、データ処理部１０４は、専用のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）により実現されてもよい。
【００２８】
ベースバンド処理装置１０２は、送信データ送出部１０６を有する。送信データ送出部１０６は、データ処理部１０４と、ＲＲＨ１１０と接続される。送信データ送出部１０６は、データ処理部１０４からのデータをＲＲＨ１１０に送出する。送信データ送出部１０６は、Ｅ／Ｏ変換器（Ｅｌｅｃｔｒｉｃａｌ／Ｏｐｔｉｃａｌ  Ｃｏｎｖｅｒｔｅｒ）により実現されてもよい。この場合、データ処理部１０４からの電気信号が、Ｅ／Ｏ変換器により光信号へ変換される。光信号へ変換されたデータ処理部１０４からの電気信号は、光ファイバーを介して、ＲＲＨ１１０に入力される。また、送信データ送出部１０６は、パラレル−シリアル変換器により実現されてもよい。この場合、データ処理部１０４からのパラレル信号が、パラレル−シリアル変換器によりシリアル信号へ変換される。シリアル信号へ変換されたデータ処理部１０４からのパラレル信号は、デジタル信号伝送路を介して、ＲＲＨ１１０に入力される。
【００２９】
また、ベースバンド処理装置１０２は、受信データ受領部１０８を有する。受信データ受領部１０８は、データ処理部１０４と、ＲＲＨ１１０と接続される。受信データ受領部１０８は、ＲＲＨ１１０からのデータをデータ処理部１０４に入力する。受信データ受領部１０８は、Ｏ／Ｅ変換器（Ｏｐｔｉｃａｌ／Ｅｌｅｃｔｒｉｃａｌ  Ｃｏｎｖｅｒｔｅｒ）により実現されてもよい。この場合、ＲＲＨ１１０からの光信号が、Ｏ／Ｅ変換器により電気信号へ変換される。光信号は、光ファイバーを介して、ＲＲＨ１１０からベースバンド処理装置１０２へ入力される。Ｏ／Ｅ変換器は、電気信号へ変換されたＲＲＨ１１０からの光信号を、データ処理部１０４へ入力する。また、受信データ受領部１０８は、シリアル−パラレル変換器により実現されてもよい。この場合、シリアル−パラレル変換器により、ＲＲＨ１１０からのシリアル信号が、パラレル信号へ変換される。シリアル信号は、デジタル信号伝送路を介して、ＲＲＨ１１０からベースバンド処理装置１０２へ入力される。シリアル−パラレル変換器は、パラレル信号へ変換されたＲＲＨ１１０からのシリアル信号を、データ処理部１０４へ入力する。
【００３０】
ＲＲＨ１１０は、基地局の無線部である。ＲＲＨ１１０は、送信データ受領部１１２を有する。送信データ受領部１１２は、送信データ送出部１０６と接続される。送信データ受領部１１２は、ベースバンド処理装置１０２からのデータをキャリア合成部１１４に入力する。送信データ受領部１１２は、Ｏ／Ｅ変換器により実現されてもよい。この場合、ベースバンド処理装置１０２からの光信号が、Ｏ／Ｅ変換器により電気信号へ変換される。光信号は、光ファイバーを介して、ベースバンド処理装置１０２から送信データ受領部１１２へ入力される。Ｏ／Ｅ変換器は、電気信号へ変換されたベースバンド処理装置１０２からの光信号を、キャリア合成部１１４へ入力する。また、送信データ受領部１１２は、シリアル−パラレル変換器により実現されてもよい。この場合、シリアル−パラレル変換器により、ベースバンド処理装置１０２からのシリアル信号が、パラレル信号へ変換される。シリアル信号は、デジタル信号伝送路を介して、ベースバンド処理装置１０２からＲＲＨ１１０へ入力される。シリアル−パラレル変換器は、パラレル信号へ変換されたベースバンド処理装置１０２からのシリアル信号を、キャリア合成部１１４へ入力する。
【００３１】
ＲＲＨ１１０は、キャリア合成部１１４を有する。キャリア合成部１１４は、送信データ受領部１１２と接続される。キャリア合成部１１４は、送信データ受領部１１２からのデータと、キャリア信号とを合成する。キャリア合成部１１４は、送信機１１６へ、キャリア信号が合成された信号を入力する。キャリア合成部１１４は、ＦＰＧＡにより実現されてもよい。また、キャリア合成部１１４は、専用のＬＳＩにより実現されてもよい。
【００３２】
ＲＲＨ１１０は、送信機１１６を有する。送信機１１６は、キャリア合成部１１４と接続される。送信機１１６は、キャリア合成部１１４からの信号を増幅する。送信機１１６は、増幅したキャリア合成部１１４からの信号を、アンテナ共用フィルタ１１８へ入力する。送信機１１６からの信号は、アンテナ共用フィルタ１１８により帯域制限され、アンテナ１２０から送信される。
【００３３】
ＲＲＨ１１０は、アンテナ共用フィルタ１１８を有する。アンテナ共用フィルタ１１８は、送信機１１６と接続される。アンテナ共用フィルタ１１８は、送信機１１６からの信号の帯域制限を行う。アンテナ共用フィルタ１１８は、帯域制限した送信機１１６からの信号をアンテナ１２０から送信する。また、アンテナ共用フィルタ１１８は、アンテナ１２０からの信号の帯域制限を行う。アンテナ共用フィルタ１１８は、帯域制限したアンテナ１２０からの信号を受信機１２２に入力する。
【００３４】
ＲＲＨ１１０は、アンテナ１２０を有する。アンテナ１２０は、アンテナ共用フィルタ１１８と接続される。アンテナ１２０は、アンテナ共用フィルタ１１８からの信号を送信する。また、アンテナ１２０は、無線信号を受信する。該無線信号は、アンテナ共用フィルタ１１８に入力される。
【００３５】
ＲＲＨ１１０は、受信機１２２を有する。受信機１２２は、アンテナ共用フィルタ１１８と接続される。受信機１２２は、アンテナ共用フィルタ１１８からの信号を受信する。受信機１２２は、キャリア分離部１２４へ、受信した信号を入力する。
【００３６】
ＲＲＨ１１０は、キャリア分離部１２４を有する。キャリア分離部１２４は、受信機１２２と接続される。キャリア分離部１２４は、受信機１２２からの信号から、キャリア信号を分離する。キャリア分離部１２４は、ＦＰＧＡにより実現されてもよい。また、キャリア分離部１２４は、専用のＬＳＩにより実現されてもよい。
【００３７】
ＲＲＨ１１０は、受信データ送出部１２６を有する。受信データ送出部１２６は、キャリア分離部１２４と接続される。受信データ送出部１２６は、キャリア分離部１２４によりキャリア信号が分離された信号を、ベースバンド信号処理装置１０２へ送出する。受信データ送出部１２６は、Ｅ／Ｏ変換器により実現されてもよい。この場合、キャリア分離部１２４からの電気信号が、Ｅ／Ｏ変換器により光信号へ変換される。光信号へ変換されたキャリア分離部１２４からの電気信号は、光ファイバーを介して、ベースバンド処理装置１０２に入力される。また、受信データ送出部１２６は、パラレル−シリアル変換器により実現されてもよい。この場合、キャリア分離部１２４からのパラレル信号が、パラレル−シリアル変換器によりシリアル信号へ変換される。シリアル信号へ変換されたキャリア分離部１２４からのパラレル信号は、デジタル信号伝送路を介して、ベースバンド信号処理装置１０２へ入力される。
【００３８】
＜送信機１１６＞
図５、図６は、送信機１１６により実行される処理を説明するための図である。
【００３９】
送信機１１６は、キャリア合成部１１４と接続される。送信機１１６は、キャリア合成部１１４からの信号を増幅する増幅器を有する。以下、主に、送信機１１６の有する増幅器について説明する。
【００４０】
送信機１１６には、キャリア合成部１１４からの信号が入力される。送信機１１６は、キャリア合成部１１４からの信号に基づいて、該キャリア合成部１１４からの信号に直交する信号を作成する。
【００４１】
具体的には、キャリア合成部１１４からの信号は、式（１）により表される。
【００４２】
ｘ（ｔ）ｅｘｐ（ｊθ（ｔ））      （１）
「ｘ（ｔ）」は大きさを１に規格化した振幅成分であり、「ｅｘｐ」は自然対数の底であり、「ｊ」は虚数単位であり、「θ（ｔ）」は位相成分である。
【００４３】
以下、キャリア合成部１１４から送信機１１６へ入力される信号を「元入力信号成分」という。元入力信号成分は、図５の（Ｂ）の下図、図６の（Ａ）により表される。図６には、元入力信号成分の一例として変調波信号の場合のスペクトラムが示される。また、元入力信号成分に直交する信号を「補信号成分」という。補信号成分は、図５の（Ｂ）の上図、図６の（Ｂ）により表される。
【００４４】
補信号成分は、式（２）により表される。
【００４５】
±ｋ（√（１−ｘ（ｔ）２））ｅｘｐ（ｊθ（ｔ））      （２）
ここに、ｋは補信号係数で１、−１、ｊ、−ｊ等の値をとることができる。
【００４６】
式（２）は、元入力信号成分を振幅位相変換することにより得られる。
【００４７】
振幅位相変換処理について説明する。
【００４８】
図５の（Ａ）に示すように、入力信号の時間軸の延長線上に中心「Ｏ」を有する半径１の円を考える。正弦波の各点は、該円上を回転するベクトルとして表すことができる。
【００４９】
例えば、式（１）において、時間ｔのとき、元入力信号成分はｘ（ｔ）ｅｘｐ（ｊθ（ｔ））により求めることができる。図５の（Ａ）では、ｘ（ｔ）は正弦波上では「Ａ」により示され、円上では「α」により示される。円上の「α」から時間軸に下ろした垂線と、時間軸との交点を「β」とする。
【００５０】
この場合、三角形Ｏαβの直角三角形を考える。Ｏαの長さは１であり、αβの長さはＡである。従って、ピタゴラスの定理により、αβに直交するＯβの長さは、√（１−Ａ２）により表される。√（１−Ａ２）に位相成分を含めることにより、式（２）により表される補信号成分が得られる。
【００５１】
送信機１１６は、補信号成分をＤ／Ａ変換する。さらに、送信機１１６は、元入力信号成分をＤ／Ａ変換する。
【００５２】
送信機１１６は、アナログ信号に変換された補信号成分と、アナログ信号に変換された元入力信号成分とを用いて、定包絡線信号を生成する。
【００５３】
具体的には、送信機１１６は、アナログ信号に変換された補信号成分に１８０度位相差をつけた信号を発生する。１８０度は一例である。送信機１１６は、アナログ信号に変換された位相差なしの補信号成分と、アナログ信号に変換された元入力信号成分とを合成し、合成信号（以下、「第１の合成信号」という）を生成する。また、送信機１１６は、アナログ信号に変換された補信号成分に１８０度位相差をつけた信号と、アナログ信号に変換された元入力信号成分とを合成し、合成信号（以下、「第２の合成信号」という）を生成する。
【００５４】
送信機１１６は、第１の合成信号、第２の合成信号を増幅する。送信機１１６は、増幅された第１の合成信号と、増幅された第２の合成信号とを合成する。増幅された第１の合成信号と増幅された第２の合成信号とが合成（加算）された信号は、図６の（Ｃ）により表される。
【００５５】
図５の（Ｂ）の下図に示されるように、送信機１１６の一実施例では、「元入力信号成分」は周波数帯域が広がらない。「元入力信号成分」の周波数帯域が広がらないため、送信機１１６の「元入力信号成分」に対応する部分には、広帯域の信号をＤ／Ａ変換処理する性能は要求されない。つまり、低いサンプリングレートを有するＤ／Ａ変換器でよい。さらに、広帯域の信号をＤ／Ａ変換処理する性能が要求されないため、処理速度が高いことは要求されない。
【００５６】
一方、「補信号成分」は周波数帯域が広がる。「補信号成分」の周波数帯域が広がるが、増幅される前に定包絡線に変換される。定包絡線信号は増幅器の飽和レベルで動作するので、Ｄ／Ａ変換される際の精度は要求されない。つまり、低い分解能を有するＤ／Ａ変換器でよい。Ｄ／Ａ変換処理速度が高いことが要求されるが、精度が高いことは要求されない。
【００５７】
以上より、送信機１１６の一実施例では、増幅器に、「高速」且つ「高精度」で、Ｄ／Ａ変換処理する性能は要求されない。つまり、高いサンプリングレート、且つ高い分解能を有するＤ／Ａ変換器を使用することなく、送信機１１６の増幅器を構成することができる。
【００５８】
図７は、送信機１１６の一実施例を示す。図７には、主に、送信機１１６の有する増幅器のハードウェア構成が示される。
【００５９】
送信機１１６は、信号処理回路２０２を有する。信号処理回路２０２は、キャリア合成部１１４と接続される。信号処理回路２０２は、キャリア合成部１１４からの信号に基づいて、該キャリア合成部１１４からの信号を「元入力信号成分」とする「補信号成分」の信号を作成する。
【００６０】
具体的には、キャリア合成部１１４からの信号は、式（１）により表される。
【００６１】
補信号成分は、式（２）により表される。
【００６２】
信号処理回路２０２は、Ｄ／Ａ変換器２０４１へ補信号成分を入力し、Ｄ／Ａ変換器２０４２へ元入力信号成分を入力する。ここで、キャリア合成部１１４としての機能と、信号処理回路２０２としての機能とをＬＳＩにより実現するようにしてもよいし、ＦＰＧＡにより実現するようにしてもよい。
【００６３】
送信機１１６は、Ｄ／Ａ変換器２０４１を有する。Ｄ／Ａ変換器２０４１は、信号処理回路２０２と接続される。Ｄ／Ａ変換器２０４１は、アナログ信号へ、信号処理回路２０２からの補信号成分を変換する。Ｄ／Ａ変換器２０４１は、アナログ演算回路２０６へ、アナログ信号へ変換した補信号成分を入力する。
【００６４】
送信機１１６は、Ｄ／Ａ変換器２０４２を有する。Ｄ／Ａ変換器２０４２は、信号処理回路２０２と接続される。Ｄ／Ａ変換器２０４２は、アナログ信号へ、信号処理回路２０２からの元入力信号成分を変換する。Ｄ／Ａ変換器２０４２は、アナログ演算回路２０６へ、アナログ信号へ変換した元入力信号成分を入力する。
【００６５】
送信機１１６は、アナログ演算回路２０６を有する。アナログ演算回路２０６は、Ｄ／Ａ変換器２０４１及び２０４２と接続される。アナログ演算回路２０６は、Ｄ／Ａ変換器２０４１からのアナログ信号と、Ｄ／Ａ変換器２０４２からのアナログ信号とを用いて、定包絡線信号を生成する。具体的には、アナログ演算回路２０６は、Ｄ／Ａ変換器２０４１からのアナログ信号に１８０度位相差をつけた信号を生成する。アナログ演算回路２０６は、Ｄ／Ａ変換器２０４１からの位相差なしのアナログ信号と、Ｄ／Ａ変換器２０４２からのアナログ信号とを合成し、第１の合成信号を生成する。また、アナログ演算回路２０６は、Ｄ／Ａ変換器２０４１からのアナログ信号に１８０度位相差をつけた信号と、Ｄ／Ａ変換器２０４２からのアナログ信号とを合成し、第２の合成信号を生成する。アナログ演算回路２０６は、増幅器２０８１へ、第１の合成信号を入力する。アナログ演算回路２０６は、増幅器２０８２へ、第２の合成信号を入力する。
【００６６】
送信機１１６は、増幅器２０８１を有する。増幅器２０８１は、アナログ演算回路２０６と接続される。増幅器２０８１は、アナログ演算回路２０６からの第１の合成信号を増幅する。増幅器２０８１は、合成器２１０へ、増幅された第１の合成信号を入力する。増幅器２０８１は、アナログ演算回路２０６からの出力信号が入力される入力整合回路（図示無し）と、該入力整合回路からの出力信号が入力される増幅素子（図示無し）と、増幅素子からの出力信号が入力される出力整合回路（図示無し）により実現されてもよい。出力整合回路からの出力信号は、合成器２１０に入力される。増幅素子は、例えば、トランジスタにより実現されてもよい。
【００６７】
送信機１１６は、増幅器２０８２を有する。増幅器２０８２は、アナログ演算回路２０６と接続される。増幅器２０８２は、アナログ演算回路２０６からの第２の合成信号を増幅する。増幅器２０８２は、合成器２１０へ、増幅された第２の合成信号を入力する。増幅器２０８２は、アナログ演算回路２０６からの出力信号が入力される入力整合回路（図示無し）と、該入力整合回路からの出力信号が入力される増幅素子（図示無し）と、増幅素子からの出力信号が入力される出力整合回路（図示無し）により実現されてもよい。出力整合回路からの出力信号は、合成器２１０に入力される。増幅素子は、例えば、トランジスタにより実現されてもよい。
【００６８】
送信機１１６は、合成器２１０を有する。合成器２１０は、増幅器２０８１、及び２０８２と接続される。合成器２１０は、増幅器２０８１からの増幅された第１の合成信号と、増幅器２０８２からの増幅された第２の合成信号とを合成する。合成器２１０は、増幅器２０８１からの増幅された第１の合成信号と、増幅器２０８２からの増幅された第２の合成信号とが合成された信号を出力する。合成器２１０では、伝送線路（図示無し）を伝送する増幅器２０８１からの出力信号と、伝送線路（図示無し）を伝送する増幅器２０８２からの出力信号とが加算される。
【００６９】
＜アナログ演算回路２０６＞
図８は、アナログ演算回路２０６の一実施例（その１）を示す。
【００７０】
アナログ演算回路２０６の一実施例（その１）では、１８０°分配器と、同相分配器と、２個の９０°合成器とによりアナログ演算回路２０６が実現される。
【００７１】
アナログ演算回路２０６は、分配器３０２１を有する。分配器３０２１は、Ｄ／Ａ変換器２０４１と接続される。Ｄ／Ａ変換器２０４１は式（２）のｋ＝１の場合の信号を出力する。分配器３０２１は、Ｄ／Ａ変換器２０４１からのアナログ信号に位相差なしの信号と１８０度位相差をつけた信号を生成する。つまり、分配器３０２１は、１８０°分配器により実現され、Ｄ／Ａ変換器２０４１からのアナログ信号に対して位相が１８０度遅れた信号を出力する。分配器３０２１は、１８０°のハイブリッド回路により実現されてもよい。分配器３０２１は、合成器３０４１へ、Ｄ／Ａ変換器２０４１から位相差なしのアナログ信号を入力する。分配器３０２１は、合成器３０４２へ、Ｄ／Ａ変換器２０４１からのアナログ信号に対して１８０度位相差をつけた信号を入力する。
【００７２】
アナログ演算回路２０６は、分配器３０２２を有する。分配器３０２２は、Ｄ／Ａ変換器２０４２と接続される。分配器３０２２は、同相分配器により実現され、合成器３０４１、及び３０４２へ、それぞれＤ／Ａ変換器２０４２からのアナログ信号を入力する。
【００７３】
アナログ演算回路２０６は、合成器３０４１を有する。合成器３０４１は、分配器３０２１、及び３０２２と接続される。合成器３０４１は、９０°のハイブリッド回路により実現されてもよい。合成器３０４１は、分配器３０２１からのアナログ信号と、分配器３０２２からのアナログ信号との間で９０度位相差をつけて合成することにより第１の合成信号を生成する。合成器３０４１は、増幅器２０８１へ、第１の合成信号を入力する。
【００７４】
アナログ演算回路２０６は、合成器３０４２を有する。合成器３０４２は、分配器３０２１、及び３０２２と接続される。合成器３０４２は、９０°のハイブリッド回路により実現されてもよい。合成器３０４２は、分配器３０２１からのアナログ信号と、分配器３０２２からのアナログ信号との間で９０度位相差をつけて合成することにより第２の合成信号を生成する。合成器３０４２は、増幅器２０８２へ、第２の合成信号を入力する。
【００７５】
図９は、アナログ演算回路２０６の一実施例（その２）を示す。
【００７６】
アナログ演算回路２０６の一実施例（その２）では、１８０°分配器と、同相分配器と、２個の同相合成器とによりアナログ演算回路２０６が実現される。
【００７７】
アナログ演算回路２０６は、分配器３０２１を有する。分配器３０２１は、Ｄ／Ａ変換器２０４１と接続される。Ｄ／Ａ変換器２０４１は式（２）のｋ＝ｊの場合の信号を出力する。分配器３０２１は、Ｄ／Ａ変換器２０４１からのアナログ信号に対して位相差なしの信号と１８０度位相差をつけた信号を生成する。つまり、分配器３０２１は、１８０°分配器により実現され、Ｄ／Ａ変換器２０４１からのアナログ信号に対して位相が１８０度遅れた信号を出力する。分配器３０２１は、１８０°のハイブリッド回路により実現されてもよい。分配器３０２１は、合成器３０６１へ、Ｄ／Ａ変換器２０４１から位相差なしのアナログ信号を入力する。分配器３０２１は、合成器３０６２へ、Ｄ／Ａ変換器２０４１からのアナログ信号に対して１８０度位相差をつけた信号を入力する。
【００７８】
アナログ演算回路２０６は、分配器３０２２を有する。分配器３０２２は、Ｄ／Ａ変換器２０４２と接続される。分配器３０２２は、同相分配器により実現され、合成器３０６１、及び３０６２へ、それぞれＤ／Ａ変換器２０４２からのアナログ信号を入力する。
【００７９】
アナログ演算回路２０６は、合成器３０６１を有する。合成器３０６１は、分配器３０２１、及び３０２２と接続される。合成器３０６１は、同相合成器により実現され、分配器３０２１からのアナログ信号と、分配器３０２２からのアナログ信号とを同相合成することにより第１の合成信号を生成する。合成器３０６１は、増幅器２０８１へ、第１の合成信号を入力する。
【００８０】
アナログ演算回路２０６は、合成器３０６２を有する。合成器３０６２は、分配器３０２１、及び３０２２と接続される。合成器３０６２は、同相合成器により実現され、分配器３０２１からのアナログ信号と、分配器３０２２からのアナログ信号とを同相合成することにより第２の合成信号を生成する。合成器３０６２は、増幅器２０８２へ、第２の合成信号を入力する。
【００８１】
＜送信機１１６の動作＞
図１０は、送信機１１６の動作の一実施例を示す。主に、送信機１１６の有する増幅器の動作について示す。
【００８２】
ステップＳ１００２では、信号処理回路２０２は、元入力信号成分から補信号成分を計算する。
【００８３】
ステップＳ１００４では、信号処理回路２０２は、補信号成分へ、補信号係数を付与する。つまり、信号処理回路２０２は、補信号成分へ、補信号係数を乗算する。補信号係数は予め設定されてもよい。
【００８４】
ステップＳ１００６では、Ｄ／Ａ変換器２０４１は、補信号係数が付与された補信号成分をＤ／Ａ変換する。
【００８５】
ステップＳ１００８では、アナログ演算回路２０６は、ステップＳ１００６によりＤ／Ａ変換されることにより得られるアナログ信号を位相差分配する。ここで、位相差は、補信号係数に依存した値であってもよい。例えば、アナログ演算回路２０６は、１８０度の位相差を付けて分配する。
【００８６】
ステップＳ１０１０では、Ｄ／Ａ変換器２０４２は、元入力信号成分をＤ／Ａ変換する。
【００８７】
ステップＳ１０１２では、アナログ演算回路２０６は、ステップＳ１０１０により元入力信号成分がＤ／Ａ変換されることにより得られるアナログ信号を同相分配する。
【００８８】
ステップＳ１０１４では、アナログ演算回路２０６は、ステップＳ１０１２により同相分配されることにより得られる入力信号系の信号と、ステップＳ１００８により位相差分配することにより得られる補信号系の信号とを合成し、第１合成信号を生成する。
【００８９】
ステップＳ１０１６では、増幅器２０８１は、第１合成信号を増幅する。
【００９０】
ステップＳ１０１８では、アナログ演算回路２０６は、ステップＳ１０１２により同相分配されることにより得られる入力信号系の信号と、ステップＳ１００８により位相差分配することにより得られる補信号系の信号とを合成し、第２合成信号を生成する。
【００９１】
ステップＳ１０２０では、増幅器２０８２は、第２合成信号を増幅する。
【００９２】
ステップＳ１０２２では、合成器２１０は、ステップＳ１０１６により増幅された第１合成信号と、ステップＳ１０２０により増幅された第２合成信号とを合成する。
【００９３】
ステップＳ１０２４では、合成器２１０は、増幅された第１合成信号と、増幅された第２合成信号とを合成した信号を出力する。
【００９４】
＜変形例＞
図１１は、送信機１１６の一変形例を示す。送信機１１６は、キャリア合成部１１４からの信号を増幅する増幅器を有する。以下、主に、送信機１１６の有する増幅器について説明する。
【００９５】
送信機１１６の一変形例は、図７に示される送信機において、帯域制限部２１２を有する点で異なる。帯域制限部２１２は、信号処理回路２０２と、Ｄ／Ａ変換器２０４１と接続される。帯域制限部２１２は、信号処理回路２０２からの補信号成分の周波数帯域を制限する。具体的には、帯域制限部２１２は、低域通過フィルタ（ＬＰＦ）により実現されてもよい。
【００９６】
Ｄ／Ａ変換器２０４１に入力される補信号成分は、無限の帯域ではない。つまり、補信号成分の周波数帯域は広がるが、その帯域幅は有限である。帯域制限部２１２は、補信号成分の低周波数帯域を通過させる。帯域制限部２１２を有することにより、Ｄ／Ａ変換器２０４１に入力される補信号成分の周波数帯域を狭帯域化することができるため、Ｄ／Ａ変換器２０４１へ要求されるＤ／Ａ変換処理速度を低減できる。つまり、低いサンプリングレートを有するＤ／Ａ変換器で、Ｄ／Ａ変換器２０４１を実現できる。
【００９７】
帯域制限部２１２を有することにより増幅器２０８１に入力される補信号成分と、増幅器２０８２に入力される補信号成分は定包絡線信号からずれる場合があるが、増幅器２０８１、及び２０８２は飽和動作しているので性能に大きな劣化はない。
【００９８】
＜歪み補償回路＞
図１２は、本実施例、本変形例による送信機１１６を利用することにより実現される歪み補償回路の一実施例を示す。
【００９９】
歪み補償回路は、分配器４０２を有する。分配器４０２は、送信機１１６と接続される。分配器４０２は、送信機１１６からの出力信号を分配する。分配器４０２は、遅延線４０４を介して、分配した信号を減算器４０６へ入力する。また、分配器４０２は、分配した信号を減算器４１２へ入力する。
【０１００】
一方、キャリア合成部１１４からの出力信号は、遅延線４０８を介して、振幅位相調整器４１０へ入力される。
【０１０１】
振幅位相調整器４１０は、遅延線４０８を介して、キャリア合成部１１４と接続される。振幅位相調整器４１０は、キャリア合成部１１４からの出力信号の振幅や位相のずれを調整する。振幅位相調整器４１０は、振幅や位相のずれが調整された信号を減算器４１２に入力する。
【０１０２】
減算器４１２は、分配器４０２と、振幅位相調整器４１０と接続される。減算器４１２は、分配器４０２からの出力信号と、振幅位相調整器４１０からの出力信号との差を求めることにより誤差信号を検出する。減算器４１２からの誤差信号は、振幅位相調整器４１４に入力される。
【０１０３】
振幅位相調整器４１４は、減算器４１２と接続される。振幅位相調整器４１４は、減算器４１２からの誤差信号の振幅や位相のずれを調整する。振幅位相調整器４１４は、振幅や位相のずれが調整された誤差信号を増幅器４１６へ入力する。
【０１０４】
増幅器４１６は、振幅位相調整器４１４と接続される。増幅器４１６は、振幅位相調整器４１４からの誤差信号を増幅する。振幅位相調整器４１４は、減算器４０６へ、増幅した誤差信号を入力する。
【０１０５】
減算器４０６は、分配器４０２と、増幅器４１６と接続される。減算器４０６は、分配器４０２からの出力信号と、増幅器４１６からの誤差信号との差を求めることにより送信機１１６からの信号から、誤差成分を除去する。このようにすることにより、歪み補償を行うことができる。減算器４０６は、歪み補償を行った信号を出力する。
【０１０６】
歪み補償回路の一実施例によれば、元入力信号成分を利用して、誤差検出を行うことができるため、元入力信号成分を発生させる回路を設けることなく、歪み補償を行うことができる。
【０１０７】
以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
入力信号と直交する直交信号を発生する信号処理回路と、
前記直交信号をアナログ信号に変換する第１のＤ／Ａ変換器と、
前記入力信号をアナログ信号に変換する第２のＤ／Ａ変換器と、
前記第１のＤ／Ａ変換器からのアナログ信号と、前記第２のＤ／Ａ変換器からのアナログ信号とに基づいて、定包絡線信号を発生するアナログ演算回路と
を有する、増幅器。
（付記２）
前記第２のＤ／Ａ変換器の分解能は、前記第１のＤ／Ａ変換器の分解能よりも高く、且つ前記第１のＤ／Ａ変換器のサンプリングレートは、前記第２のＤ／Ａ変換器のサンプリングレートよりも高い、付記１に記載の増幅器。
（付記３）
前記アナログ演算回路は、
前記第１のＤ／Ａ変換器からの第１の出力信号を、該第１の出力信号と、該第１の出力信号に対して位相差を有する第２の出力信号とに分配する第１の分配器と、
前記第２のＤ／Ａ変換器からの第３の出力信号を、該第３の出力信号と、該第３の出力信号と同相の第４の出力信号とに分配する第２の分配器と、
前記第１の分配器からの第１の出力信号と、前記第２の分配器からの第３の出力信号とを合成する第１の合成器と、
前記第１の分配器からの第２の出力信号と、前記第２の分配器からの第４の出力信号とを合成する第２の合成器と
を有する、付記１又は２に記載の増幅器。
（付記４）
前記直交信号の帯域を制限する帯域制限フィルタ
を有し、
前記第１のＤ／Ａ変換器は、前記帯域制限フィルタにより帯域が制限された直交信号をアナログ信号に変換する、付記１に記載の増幅器。
（付記５）
前記第２のＤ／Ａ変換器の分解能は、前記第１のＤ／Ａ変換器の分解能よりも高い、付記４に記載の増幅器。
（付記６）
前記信号処理回路は、前記入力信号をｘ（ｔ）ｅｘｐ（ｊθ（ｔ））（「ｘ（ｔ）」は大きさを１に規格化した振幅成分、「ｅｘｐ」は自然対数の底、「ｊ」は虚数単位、「θ（ｔ）」は位相成分）とした場合、直交信号として、
±ｋ（√（１−ｘ（ｔ）２））ｅｘｐ（ｊθ（ｔ））
（ｋは、１、−１、ｊ、−ｊにより表される係数）
を発生する、付記１ないし５のいずれか１項に記載の増幅器。
（付記７）
前記アナログ演算回路は、
前記第１のＤ／Ａ変換器からの第１の出力信号を、該第１の出力信号と、該第１の出力信号に対して位相差を有する第２の出力信号とに分配する第１の分配器と、
前記第２のＤ／Ａ変換器からの第３の出力信号を、該第３の出力信号と、該第３の出力信号と同相の第４の出力信号とに分配する第２の分配器と、
前記第１の分配器からの第１の出力信号と、前記第２の分配器からの第３の出力信号とを位相差をつけて合成する第１の合成器と、
前記第１の分配器からの第２の出力信号と、前記第２の分配器からの第４の出力信号とを位相差をつけて合成する第２の合成器と
を有する、付記１に記載の増幅器。
（付記８）
前記アナログ演算回路は、
前記第１のＤ／Ａ変換器からの第１の出力信号を、該第１の出力信号と、該第１の出力信号に対して位相差を有する第２の出力信号とに分配する第１の分配器と、
前記第２のＤ／Ａ変換器からの第３の出力信号を、該第３の出力信号と、該第３の出力信号と同相の第４の出力信号とに分配する第２の分配器と、
前記第１の分配器からの第１の出力信号と、前記第２の分配器からの第３の出力信号とを同相で合成する第１の合成器と、
前記第１の分配器からの第２の出力信号と、前記第２の分配器からの第４の出力信号とを同相で合成する第２の合成器と
を有する、付記１に増幅器。
（付記９）
前記第１の合成器からの出力信号を増幅する第１の増幅器と、
前記第２の合成器からの出力信号を増幅する第２の増幅器と、
前記第１の増幅器により増幅された前記第１の合成器からの出力信号と、前記第２の増幅器により増幅された前記第２の合成器からの出力信号とを合成する合成器と
を有する、付記２、７及び８のいずれか１項に記載の増幅器。
（付記１０）
前記合成器からの出力信号を分配する分配部と、
前記分配部により分配された第１の出力信号と、前記入力信号との間の差分を求める第１の減算器と、
前記分配部により分配された第２の出力信号と、前記第１の減算器からの出力信号との間の差分を求める第２の減算器と
を有する、付記９に記載の増幅器。
（付記１１）
付記１ないし１０のいずれか１項に記載の増幅器を有する送信機。
（付記１２）
付記１１に記載の送信機を有する基地局。
（付記１３）
入力信号と直交する直交信号を発生し、
前記直交信号をアナログ信号に変換することにより第１のアナログ信号を発生し、
前記入力信号をアナログ信号に変換することにより第２のアナログ信号を発生し、
前記第１のアナログ信号と、前記第２のアナログ信号とに基づいて、定包絡線信号を発生する、増幅器における方法。
【符号の説明】
【０１０８】
１０  増幅器
１２１、１２２  振幅位相変換器
１４１、１４２  Ｄ／Ａ変換器
１６１、１６２  増幅器
１８  合成器
１００  基地局
１０２  ベースバンド処理装置
１０４  データ処理部
１０６  送信データ送出部
１０８  受信データ受領部
１１０  ＲＲＨ
１１２  送信データ受領部
１１４  キャリア合成部
１１６  送信機
１１８  アンテナ共用フィルタ
１２０  アンテナ
１２２  受信機
１２４  キャリア分離部
１２６  受信データ送出部
２０２  信号処理回路
２０４１、２０４２  Ｄ／Ａ変換器
２０６  アナログ演算回路
２０８１、２０８２  増幅器
２１０  合成器
２１２  帯域制限部
３０２１、３０２２  分配器
３０４１、３０４２  合成器
３０６１、３０６２  合成器
４０２  分配器
４０４  遅延線
４０６  減算器
４０８  遅延線
４１０  振幅位相調整器
４１２  減算器
４１４  振幅位相調整器
４２６  増幅器
【図１】
0005772557.tif 000002
【図２】
0005772557.tif 000003
【図３】
0005772557.tif 000004
【図４】
0005772557.tif 000005
【図５】
0005772557.tif 000006
【図６】
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【図７】
0005772557.tif 000008
【図８】
0005772557.tif 000009
【図９】
0005772557.tif 000010
【図１０】
0005772557.tif 000011
【図１１】
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【図１２】
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