(57)【特許請求の範囲】
【請求項１】
単結晶炭化珪素基板（１１）を用意し、該単結晶炭化珪素基板（１１）の表面に対して水素イオンを注入してダメージ層（１２）を形成するダメージ層形成工程と、
加圧・加熱処理することで前記単結晶炭化珪素基板（１１）の水素イオン注入した表面側に焼結体（１）の原材料である粉末（１３）を焼結化させると共に前記単結晶炭化珪素基板（１１）と一体化させる焼結化および一体化処理工程と、
前記ダメージ層（１２）で前記単結晶炭化珪素基板（１１）を剥離させ、前記単結晶炭化珪素基板（１１）の一部によって構成される単結晶炭化珪素層（２）を前記焼結体（１）上に備えた構造の炭化珪素半導体基板とする剥離工程と、を有していることを特徴とする炭化珪素半導体基板の製造方法。
【請求項２】
前記焼結化および一体化処理工程および前記剥離工程として、加圧・加熱処理することで前記粉末（１３）の焼結化と前記焼結体（１）と前記単結晶炭化珪素基板（１１）の一体化と前記ダメージ層（１２）での前記単結晶炭化珪素基板（１１）の剥離を同時に行うことを特徴とする請求項１に記載の炭化珪素半導体基板の製造方法。
【請求項３】
前記焼結体（１）の原材料である粉末（１３）から形成される焼結体（１）を、炭化珪素、炭素、高融点金属、高融点金属炭化物もしくは高融点金属窒化物を含む導電性セラミックスの少なくとも一つを主成分とするものにより形成することを特徴とする請求項１または２記載の炭化珪素半導体基板の製造方法。
【請求項４】
請求項１ないし３のいずれか１つに記載の炭化珪素半導体基板の製造方法によって製造され、
前記焼結体（１）と、
前記焼結体（１）の表面に接合されることで前記焼結体（１）と一体構造とされた前記単結晶炭化珪素層（２）と、
前記単結晶炭化珪素層（２）の上に形成されたドリフト層（３）と、
前記ドリフト層（３）に形成された縦型の半導体素子と、
前記ドリフト層（３）のうち前記単結晶炭化珪素層（２）と反対側となる表面側において前記縦型の半導体素子に接続される表面電極（８）と、
前記焼結体（１）のうち前記単結晶炭化珪素層（２）と反対側となる裏面側において前記縦型の半導体素子に接続される裏面電極（９）と、を備えていることを特徴とする炭化珪素半導体装置。          
【請求項５】
前記焼結体（１）の比抵抗が１０ｍΩ・ｃｍ以下であることを特徴とする請求項４に記載の記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）半導体基板の製造方法およびそれを用いたＳｉＣ半導体装置に関するもので、特に、基板の縦方向に電流を流すタイプの縦型パワー素子の形成が可能となるＳｉＣ半導体基板の製造方法およびそれを用いたＳｉＣ半導体装置に関する。
【背景技術】
【０００２】
Ｓｉよりも大きな物性値を持つＳｉＣに形成したパワー半導体素子は、Ｓｉに形成したパワー半導体素子よりも優れた性能を実現できる。具体的には、広いエネルギーギャップ（Ｓｉに対して約３倍）によって高温まで半導体として機能できること、高い絶縁破壊耐圧（Ｓｉに対して約１０倍）によって高耐圧化が可能なこと、高い熱伝導率（Ｓｉに対して約３倍）によって放熱性に優れていることから、さらなる大電流化を図ることが可能となる。
【０００３】
図４は、縦型パワー素子として縦型パワーＭＯＳＦＥＴが備えられた従来のＳｉＣ半導体装置の断面図である。この図に示されるように、縦型パワーＭＯＳＦＥＴの製造には、例えば高不純物濃度のｎ型の単結晶ＳｉＣで構成されたＳｉＣ基板Ｊ１上に、ＳｉＣからなる低不純物濃度のｎ-型ドリフト層Ｊ２がエピタキシャル成長させられた基板が一般的に使用されている。そして、ｎ-型ドリフト層Ｊ２に対して、ｐ型ベース領域Ｊ３およびｎ+型ソース領域Ｊ４を形成すると共に、ゲート絶縁膜Ｊ５を介してゲート電極Ｊ６を備えることで、縦方向（基板厚み方向）に電流を流すタイプの縦型パワーＭＯＳＦＥＴが形成されている。このデバイスのｎ-型ドリフト層Ｊ２は、上述の高い絶縁破壊耐圧によって、同じ耐圧仕様のＳｉの半導体素子に対して不純物濃度を１００倍に、厚みを１／１０にすることができることから、電気抵抗は１／１０００に低減できる。
【０００４】
このように、ＳｉＣ基板Ｊ１を用いることにより優れた特性を有するパワー素子を形成できるが、ＳｉＣ基板Ｊ１の価格の高いことが課題としてあげられる。価格、すなわち製造コストが高くなる原因は、大口径で高品質の単結晶ＳｉＣの成長が難しいこと、また超硬質材である単結晶ＳｉＣをウェハ形状にするための「切る」、「削る」、「磨く」加工が難しいことにある。従って、高品質の単結晶ＳｉＣを有効に活用すること、またウェハ形状にする加工工程を簡単にすることが必要である。
【０００５】
そこで、シリコンのＳＯＩ（Silicon On Insulator）ウェハを製造する技術として使われている「水素イオンをシリコンウェハに注入して、シリコンの薄膜を乖離させる技術」をＳｉＣ基板の製造に取り入れることによりＳｉＣ基板を低コストで製造する方法が提案されている（例えば、特許文献１参照）。この製造方法によると、水素イオン注入した単結晶ＳｉＣ基板をベース基板に接合したのちダメージ層で剥離し、その後剥離した単結晶ＳｉＣ層に堆積法によって支持基板を形成し、ベース基板を除去して所望のＳｉＣ基板を得ている。このようにして高価で高品質な単結晶ＳｉＣの使用量を減らすことで低コスト化を図っている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−２８０５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、水素イオン注入した単結晶ＳｉＣ基板をベース基板に接合したのちダメージ層で剥離し、ついで剥離した単結晶ＳｉＣ層に堆積法によって支持基板を形成し、その後ベース基板を除去して得られるＳｉＣ基板においても、最終的な形状であるＳｉＣ基板に不要なベース基板を中間介在物として必要とする。このため、ベース基板自体のコストは勿論のこと単結晶のＳｉＣ領域を単結晶ＳｉＣ基板から一旦ベース基板に移した後に支持基板に移すという２段階の手順が必要となるためにその工程も煩雑となる。また、単結晶ＳｉＣ基板とベース基板との間に貼り合わせという工程が存在するため、それぞれの基板表面への十分な平坦化加工が必要となり製造工程の簡略化が十分ではないため、十分に低コストとは言えず、更なる安価なＳｉＣ基板が望まれている。
【０００８】
本発明は上記点に鑑みて、縦型の半導体素子の形成が可能で、かつ、ベース基板のような中間介在物や基板表面の平坦化が必要な貼り合せ工程を必要とせずに製造でき、高品質な単結晶ＳｉＣの使用量を減らすことが可能なＳｉＣ半導体基板の製造方法およびその基板を用いたＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、請求項１に記載の発明では、単結晶ＳｉＣ基板（１１）の表面に対して水素イオンを注入してダメージ層（１２）を形成するダメージ層形成工程と、加圧・加熱処理することで単結晶ＳｉＣ基板（１１）の水素イオン注入した表面側に焼結体（１）の原材料である粉末（１３）を焼結化させると共に単結晶ＳｉＣ基板（１１）と一体化させる焼結化および一体化処理工程と、ダメージ層（１２）で単結晶ＳｉＣ基板（１１）を剥離させ、単結晶ＳｉＣ基板（１１）の一部によって構成される単結晶ＳｉＣ層（２）を焼結体（１）上に備えた構造の炭化珪素半導体基板とする剥離工程と、を有していることを特徴としている。
【００１０】
このような製造方法により、素子の活性領域となる単結晶ＳｉＣ層（２）およびドリフト層（３）と、支持体である導電性の焼結体（１）が一体となった縦型の半導体素子の形成が可能なＳｉＣ半導体基板を製造することができる。このようなＳｉＣ半導体基板は、ＳｉＣ単結晶を剥離することによって単結晶ＳｉＣ層（２）を構成したものであるため、高品質な単結晶ＳｉＣの使用量を減らすことが可能となる。また、ベース基板のような中間介在物や基板表面の平坦化が必要な貼り合せ工程を必要とすることもない。
【００１１】
請求項２に記載の発明では、焼結化および一体化処理工程および剥離工程として、加圧・加熱処理することで粉末（１３）の焼結化と焼結体（１）と単結晶炭化珪素基板（１１）の一体化とダメージ層（１２）での単結晶炭化珪素基板（１１）の剥離とを同時に行うことを特徴とするしている。
【００１２】
このように、加圧・加熱処理することで粉末（１３）の焼結化と焼結体（１）と単結晶炭化珪素基板（１１）の一体化とダメージ層（１２）での単結晶炭化珪素基板（１１）の剥離を同時に行うことで、剥離工程のみを別途行う必要が無くなり、製造工程の簡略化を図ることが可能となる。
【００１３】
上記のような焼結体（１）については、請求項３に記載したように、ＳｉＣ、炭素、高融点金属、高融点金属炭化物もしくは高融点金属窒化物を含む導電性セラミックスの少なくとも一つを主成分とするものにより形成することができる。このような材料を用いて支持体となる焼結体（１）を形成することにより、容易かつ安価に支持体を形成することができる。
【００１４】
請求項４に記載の発明では、請求項１ないし３のいずれか１つに記載の炭化珪素半導体基板の製造方法によって製造され、焼結体（１）と、焼結体（１）の表面に接合されることで焼結体（１）と一体構造とされた単結晶ＳｉＣ層（２）と、単結晶ＳｉＣ層（２）の上に形成されたドリフト層（３）と、ドリフト層（３）に形成された縦型の半導体素子と、ドリフト層（３）のうち単結晶ＳｉＣ層（２）と反対側となる表面側において縦型の半導体素子に接続される表面電極（８）と、焼結体（１）のうち単結晶ＳｉＣ層（２）と反対側となる裏面側において縦型の半導体素子に接続される裏面電極（９）と、を備えていることを特徴としている。
【００１５】
このように構成される縦型の半導体素子を備えたＳｉＣ半導体装置は、素子の活性領域だけに高品位の単結晶のＳｉＣを使う構造にできるため、高品質な単結晶ＳｉＣの使用量を減らすことが可能な構造のＳｉＣ半導体装置とすることができる。また、焼結体（１）であるが故に、材料の複合化や粒径の制御によって電気伝導性や熱膨張係数や切削の容易さに関わる機械的特性を容易に制御することができる。
【００１６】
請求項５に記載の発明では、焼結体（１）の比抵抗が１０ｍΩ・ｃｍ以下であることを特徴としている。このように、低い比抵抗の支持体を用いることで電流を素子形成面から裏面側に低損失で流すことができる半導体構造となる。通常、基板抵抗成分を低減するために素子形成後に基板を研削して薄膜化する手法が取られるが、支持体の比抵抗を１０ｍΩ・ｃｍ以下とすることで薄膜化しなくても基板抵抗成分が十分に低くなるため、研削工程が不要となり製造コストを下げることができる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体基板の製造方法により形成したＳｉＣ半導体基板を用いて形成した縦型パワーＭＯＳＦＥＴの断面図である。
【図２】本発明の第１実施形態にかかるＳｉＣ半導体基板の製造工程を示す断面図である。
【図３】本発明の第２実施形態にかかるＳｉＣ半導体基板の製造工程を示す断面図である。
【図４】従来の半導体基板に縦型パワーＭＯＳＦＥＴを形成した場合の断面構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態にかかるＳｉＣ半導体基板の製造方法により形成したＳｉＣ半導体基板を用いて形成した縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置の断面図である。
【００２１】
図１に示すように、縦型パワーＭＯＳＦＥＴは、支持体となる焼結体１の表面にＳｉＣ単結晶から剥離したｎ+型ＳｉＣ層２が備えられ、かつ、ｎ+型ＳｉＣ層２の表面にＳｉＣからなるｎ-型ドリフト層３がエピタキシャル成長させられたものをＳｉＣ半導体基板として用いて形成されている。
【００２２】
ｎ-型ドリフト層３の表層部における所定領域には、所定深さを有するｐ型ベース領域４が離間して形成されている。また、ｐ型ベース領域４の表層部には、ｐ型ベース領域４よりも浅い高不純物濃度のｎ+型ソース領域５が形成されている。
【００２３】
さらに、ｎ+型ソース領域５とｎ-型ドリフト層３の間におけるｐ-型ベース領域４の表面部およびｎ-型ドリフト層３の表面には、シリコン酸化膜等で構成されたゲート絶縁膜６が形成され、ゲート絶縁膜６の上にはゲート電極７が形成されている。また、ゲート電極７が図示しない層間絶縁膜などによって覆われており、層間絶縁膜に形成したコンタクトホールを通じてｎ+型ソース領域５およびｐ-型ベース領域４に電気的に接続されるソース電極８が形成されている。そして、焼結体１の裏面側には、ドレイン電極９が形成されることにより、図１に示したＳｉＣ半導体装置が構成されている。
【００２４】
このように構成される縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置は、ＳｉＣ単結晶を剥離することによってｎ+型ＳｉＣ層２を構成したものであり、高品質な単結晶ＳｉＣの使用量を減らすことが可能な構造のＳｉＣ半導体装置とすることができる。また、支持体を焼結体１にて構成しているため、材料の複合化や粒径の制御によって電気伝導性や熱膨張係数や切削の容易さに関わる機械的特性を容易に制御することができる。
【００２５】
次に、上記のように構成される縦型パワーＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造に用いることができるＳｉＣ半導体基板の製造方法について説明する。図２に、本実施形態のＳｉＣ半導体基板の製造工程中の断面図を示し、この図を参照して説明する。
【００２６】
［図２（ａ）に示す工程］
まず、高品位かつ表面の平坦な単結晶ＳｉＣ基板１１を用意し、この単結晶ＳｉＣ基板１１の表面に対して水素イオンを注入する工程を行う。例えば、加速エネルギー２００ｋｅＶ、ドーズ量２．０×１０17／ｃｍ2で単結晶ＳｉＣ基板１１の表面に水素イオンを注入する。このイオン注入によって、水素と結晶欠陥が高密度に偏析するダメージ層１２を形成する。加速エネルギーとドーズ量は必要なダメージ層１２の形成深さによって設定され、上記条件の場合には１．３μｍ程度の深さにダメージ層１２を形成することができる。
【００２７】
なお、イオン注入時にチャネリング防止用のキャップ酸化膜を単結晶ＳｉＣ基板１１の表面に形成しておき、イオン注入後に除去するようにしても良い。
【００２８】
［図２（ｂ）に示す工程］
焼結体１を形成するための材料としてＳｉＣの微細粉末１３を生成する工程を行う。例えば、純度９９％以上のＳｉとＣをモル比１：１で配合して遊星ボールミルにより２４時間窒素雰囲気でメカニカルアロイング処理した後に純水を追加してさらに１０時間粉砕し、自然乾燥により水分を除去することで、例えば１μｍ以下の粒径のＳｉＣの微細粉末１３を得ることができる。このとき、配合段階で、ＳｉとＣに加えてドーパント源となる元素（ｎ型不純物であるリンや窒素等）や焼結助剤となる元素（ボロン、ボロン炭化物、マグネシウム、アルミ炭化物など）を微量に加えることで、この後形成する焼結体の比抵抗の低減や焼結性の向上を図ることも可能である。ただし、焼結助剤となる元素にｐ型不純物となり得るものを用いる場合には、ドーパント源となる元素との含有量を調整することで、焼結体１に含まれるキャリア濃度を調整することが必要となる。
【００２９】
次に、例えばカーボン製の型を構成する中空円柱状のダイ１４と、ダイ１４の中空部と同径とされた円柱状のパンチ１５を用意する。そして、ダイ１４の中空部内にダメージ層１２を形成しておいた単結晶ＳｉＣ基板１１を配置すると共に、単結晶ＳｉＣ基板１１の表面側（ダメージ層１２を形成する水素イオンの注入を行った側）のＳｉＣの微細粉末１３を設置する。そして、パンチ１５を単結晶ＳｉＣ基板１１と微細粉末１３の両側に配置したのち、パンチ１５を４０ＭＰａの圧力で押圧し、１２００℃の温度を１０分間加えることにより、ＳｉＣの微細粉末１３を焼結体１に変化させると共に、焼結体１を単結晶ＳｉＣ基板１１と分子レベルで一体化させるという焼結化および一体化処理工程を行う。このような焼結化および一体化処理は放電プラズマ焼結装置やホットプレス装置のような、圧力と温度を同時に付加できる装置によって行うことができる。
【００３０】
なお、このような単結晶ＳｉＣ基板１１と焼結体１の一体化は、単結晶ＳｉＣ基板１１と焼結体１を直接接合することでも得られるが、前もって焼結体１を形成する手間が省かれることと、直接接合に必要な接合表面の平坦化が不要であるという利点がある。
【００３１】
［図２（ｃ）に示す工程］
一体化した単結晶ＳｉＣ基板１１と焼結体１をダイ１４およびパンチ１５から取り出し、外力を加えることでダメージ層１２から単結晶ＳｉＣ基板１１の一部を分離させる剥離工程を行うことで、ｎ+型ＳｉＣ層２が接合された焼結体１を得ることができる。なお、このときにｎ+型ＳｉＣ層２が剥離された単結晶ＳｉＣ基板１１の残部については、再度水素イオンを注入して新たなｎ+型ＳｉＣ層２を形成するためのＳｉＣ素材として再使用される。
【００３２】
［図２（ｄ）に示す工程］
焼結体１に接合されたｎ+型ＳｉＣ層２側の表面を研磨や水素エッチングによりダメージ領域を除去した後、低不純物濃度のＳｉＣをエピタキシャル成長して半導体素子の活性領域となるｎ-型ドリフト層３を形成する。このとき、単結晶のｎ+型ＳｉＣ層２の表面にｎ-型ドリフト層３を形成しているため、ｎ-型ドリフト層３の結晶性はｎ+型ＳｉＣ層２の結晶性が引き継がれ、単結晶のＳｉＣとなる。
【００３３】
このような工程を経て、素子の活性領域となる単結晶のＳｉＣで構成されたｎ+型ＳｉＣ層２およびｎ-型ドリフト層３と、支持体である導電性の焼結体１が一体となったＳｉＣ半導体基板を製造することができる。そして、このようなＳｉＣ半導体基板を用いて、周知のデバイス形成プロセスを実施することにより、図１に示した縦型パワーＭＯＳＦＥＴを製造することができる。すなわち、ｎ-型ドリフト層３に対してマスクを用いた不純物のイオン注入および活性化熱処理を行うことでｐ型ベース領域４およびｎ+型ソース領域５を形成したのち、熱酸化等によってゲート絶縁膜６を形成し、その後、ドープトＰｏｌｙ−Ｓｉの成膜およびパターニングによりゲート電極７を形成する。そして、層間絶縁膜の形成工程、コンタクトホールの形成工程、ソース電極８やゲート配線のパターニング工程、ドレイン電極９の形成工程等を経ることで、図１に示す縦型パワーＭＯＳＦＥＴが完成する。
【００３４】
以上説明した本実施形態のＳｉＣ半導体基板の製造方法によれば、素子の活性領域となる単結晶のＳｉＣで構成されたｎ+型ＳｉＣ層２およびｎ-型ドリフト層３と、支持体である導電性の焼結体１が一体となった縦型の半導体素子が形成可能なＳｉＣ半導体基板を製造することができる。このようなＳｉＣ半導体基板は、ＳｉＣ単結晶を剥離することによってｎ+型ＳｉＣ層２を構成したものであるため、高品質な単結晶ＳｉＣの使用量を減らすことが可能となる。また、ベース基板のような中間介在物や基板表面の平坦化が必要な貼り合せ工程を必要とすることもない。
【００３５】
また、このようなＳｉＣ半導体基板を用いて縦型パワーＭＯＳＦＥＴなどの縦型の半導体素子を形成する場合、基板抵抗をできるだけ低くするために素子形成後に基板を研削し薄膜化する処理がなされるが、従来の単結晶ＳｉＣ基板においては単結晶ＳｉＣの機械的性質により研削に時間がかかるという問題があった。しかしながら、本実施形態のように、ＳｉＣ半導体基板の裏面側が焼結体１となっており、ＳｉＣ単結晶と比較して硬度が低い焼結体１は多結晶体で構成されているため、研削性が向上し、研削にかかる時間を短縮することができる。
【００３６】
さらに、縦型パワーＭＯＳＦＥＴなどの縦型パワー素子を形成する場合、裏面にドレイン電極９等の裏面電極を形成する必要がある。従来の単結晶ＳｉＣ基板においては、裏面の平面度が高く、低コンタクト抵抗のオーミック電極を得ることが困難であるため、裏面へのイオン注入による高濃度処理等の特別な工程が必要であった。これに対して、本実施形態のように、焼結体１が裏面に形成されている場合、焼結体１の表面の平面度が低く（表面が粗く）、裏面電極が焼結体１の微小な凹凸内に入り込んで接合されるため、容易に低コンタクト抵抗のオーミック電極を得ることができる。さらに、焼結体１の場合、活性率が低く、イオン注入などによって欠陥が入り易い単結晶ＳｉＣなどと比較して高濃度にし易く、元々高濃度で低抵抗にしておくことが可能である。したがって、高濃度処理等の特別な工程を行わなくても、容易に低コンタクト抵抗のオーミック電極を得ることができる。
【００３７】
なお、焼結体１と単結晶ＳｉＣ層２との間も分子レベルで接合され、単結晶ＳｉＣ層２と焼結体１とが同じＳｉＣにて構成されるため、これらの間もオーミック接触となる。このため、焼結体１を備えた状態で縦型パワー素子を備えても、オン抵抗の増大を抑制することが可能となる。
【００３８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＳｉＣ半導体基板の製造方法の一部を変更したものである。図３に、本実施形態のＳｉＣ半導体基板の製造工程中の断面図を示し、この図を参照して説明する。
【００３９】
［図３（ａ）に示す工程］
まず、高品位かつ表面の平坦な単結晶ＳｉＣ基板１１を用意し、この単結晶ＳｉＣ基板１１の表面に対して水素イオンを注入する工程を行う。この工程については、第１実施形態で説明した図２（ａ）に示す工程と同様である。
【００４０】
［図３（ｂ）に示す工程］
焼結体１を形成するための材料としてＳｉＣの微細粉末１３を生成する工程を行う。例えば、純度９９％以上のＴｉとＣをモル比１：１で配合して遊星ボールミルにより２４時間窒素雰囲気でメカニカルアロイング処理することで炭化チタンの微細粉末１３を得ることができる。このとき、配合段階で、ＴｉとＣに加えて焼結助剤となる元素（ニッケル、クロム、モリブデン、鉄など）を微量に加えることで、この後形成する焼結体の焼結性の向上を図ることも可能である。
【００４１】
次に、カーボン製の型であるダイ１４とパンチ１５にダメージ層１２を導入した単結晶ＳｉＣ基板１１と炭化チタンの微細粉末１３を設置する。この時、単結晶ＳｉＣ基板１１のイオン注入した面を炭化チタンの微細粉末１３側に向ける。
【００４２】
［図３（ｃ）に示す工程］
そして、例えばカーボン製の型を構成する中空円柱状のダイ１４と、ダイ１４の中空部と同径とされた円柱状のパンチ１５を用意する。そして、ダイ１４の中空部内にダメージ層１２を形成しておいた単結晶ＳｉＣ基板１１を配置すると共に、単結晶ＳｉＣ基板１１の表面側（ダメージ層１２を形成する水素イオンの注入を行った側）のＳｉＣの微細粉末１３を設置する。そして、パンチ１５を単結晶ＳｉＣ基板１１と微細粉末１３の両側に配置したのち、パンチ１５を４０ＭＰａの圧力で押圧し、９００℃の温度を１０分間加えることにより、炭化チタンの微細粉末１３を焼結体１に変化させて焼結体１を単結晶ＳｉＣ基板１１と分子レベルで一体化させると共に、ダメージ層１２からの分離を起こさせるという焼結化および一体化処理および剥離工程を行う。このような焼結化および一体化処理および剥離工程についても、放電プラズマ焼結装置やホットプレス装置のような、圧力と温度を同時に付加できる装置によって行うことができる。
【００４３】
なお、このような単結晶ＳｉＣ基板１１と焼結体１の一体化は、単結晶ＳｉＣ基板１１と焼結体１を直接接合することでも得られるが、前もって焼結体１を形成する手間が省かれることと、直接接合に必要な接合表面の平坦化が不要であるという利点がある。
【００４４】
また、このように、焼結に用いる温度をダメージ層からの分離に用いることで、焼結化および一体化処理工程と剥離工程とを同時に行うことができる。このため、剥離工程のみを別途行う必要が無くなり、製造工程の簡略化を図ることが可能となる。
【００４５】
また、このときにｎ+型ＳｉＣ層２が剥離された単結晶ＳｉＣ基板１１の残部については、再度水素イオンを注入して新たなｎ+型ＳｉＣ層２を形成するためのＳｉＣ素材として再使用される。
【００４６】
［図３（ｄ）に示す工程］
一体化した単結晶ＳｉＣ層２と焼結体１および単結晶ＳｉＣ基板１１の残部をダイ１４およびパンチ１５から取り出す。この後の工程については第１実施形態と同様に行うことで、素子の活性領域となる単結晶のＳｉＣで構成されたｎ+型ＳｉＣ層２およびｎ-型ドリフト層３と、支持体である導電性の焼結体１が一体となったＳｉＣ半導体基板を製造することができる。
【００４７】
このような製造方法によっても、第１実施形態と同様のＳｉＣ半導体基板を製造することができ、第１実施形態と同様の効果を得ることができる。そして、このようなＳｉＣ半導体基板を用いて、縦型の半導体素子を形成することができる。
【００４８】
なお、炭化チタンを焼結させて形成した焼結体１の比抵抗を測定した結果、７ｍΩ・ｃｍの値が得られた。このように、低い比抵抗の焼結体１を支持体として用いることで電流を素子形成面から裏面側に低損失で流すことができる半導体構造となる。通常、基板抵抗成分を低減するために素子形成後に基板を研削して薄膜化する手法が取られるが、支持体の比抵抗を７ｍΩ・ｃｍ、つまり１０ｍΩ・ｃｍ以下とすることで薄膜化しなくても基板抵抗成分が十分に低くなるため、研削工程が不要となり、製造工程の簡略化が図れるため、製造コストを下げることができる。
【００４９】
（他の実施形態）
上記第１実施形態では、焼結体１をＳｉＣにて構成し、第２実施形態では、焼結体１を炭化チタンにて構成する場合について説明した。しかしながら、これらの材料は単なる一例を示したにすぎず、他の材料、例えば炭素、高融点金属、高融点金属炭化物や高融点金属窒化物などの導電性セラミックスの少なくとも１つによって焼結体１を形成することができる。これらの材料を用いる場合にも、微細粉末１３を形成しておき、焼結化するという第１、第２実施形態で説明したプロセスを採用することができる。
【００５０】
上記第１、第２実施形態では、ＳｉＣ半導体基板に対して縦型の半導体素子として縦型パワーＭＯＳＦＥＴを形成する場合について説明したが、他の縦型の半導体素子、例えばショットキーバリアダイオード等を形成することもできる。上記各実施形態の製造方法によって製造したＳｉＣ半導体基板は、このような縦型の半導体素子の形成にも適しており、このような縦型の半導体素子を形成する場合にも上記各実施形態と同様の効果を得ることができる。
【００５１】
また、上記実施形態では、ｎ+型ＳｉＣ層２の上にｎ-型ドリフト層３を形成した構造について説明したが、ｐ+型ＳｉＣ層の上にｎ-型ドリフト層を形成するＩＧＢＴ用のＳｉＣ半導体基板を上記のような製造方法によって製造しても構わない。また、上記各実施形態ではｎチャネルタイプの縦型パワーＭＯＳＦＥＴを例に挙げたが、各部の導電型を逆にしたｐチャネルタイプの縦型パワーＭＯＳＦＥＴを製造しても良い。勿論、ＩＧＢＴなどの他の縦型の半導体素子についても、導電型に拘わらず、上記のような製造方法によってＳｉＣ半導体基板を製造し、それを用いて製造することができる。
【符号の説明】
【００５２】
１    焼結体
２    ｎ+型ＳｉＣ層
３    ｎ-型ドリフト層
４    ｐ型ベース領域
５    ｎ+型ソース領域
６    ゲート絶縁膜
７    ゲート電極
８    ソース電極
９    ドレイン電極
１１  単結晶ＳｉＣ基板
１２  ダメージ層
１３  微細粉末
１４  ダイ
１５  パンチ
【図１】
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【図２】
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【図３】
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【図４】
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