(57)【特許請求の範囲】
【請求項１】
二次側の巻線が、直列に接続された第一の二次側巻線と第二の二次側巻線とからなるトランスと、
前記第一の二次側巻線における前記第二の二次側巻線とは反対側の端部と接続され、超音波の送信エネルギーに用いられる正の電圧を出力する正側出力ラインと、
前記第二の二次側巻線における前記第一の二次側巻線側とは反対側の端部と接続され、超音波の送信エネルギーに用いられる負の電圧を出力する負側出力ラインと、
前記トランスの一次側巻線の入力電圧をオンオフすることにより、前記正の電圧及び前記負の電圧を誘起させるスイッチング素子と、
前記正の電圧又は前記負の電圧が所定の電圧になるように、前記スイッチング素子のオンオフを制御するスイッチング制御部と、
正の電圧と負の電圧が分圧点において分圧された電圧が入力され、前記第一の二次側巻線と前記第二の二次側巻線との間に電圧を出力してフィードバックするフィードバック回路であって、前記第一の二次側巻線と前記第二の二次側巻線との間にフィードバックする電圧として、前記正の電圧及び前記負の電圧の電圧差に基づいて、前記正の電圧と前記負の電圧の絶対値が等しくなる電圧であって、前記分圧点の電位が零になるように電圧を出力するフィードバック回路と、
を備えることを特徴とする超音波画像表示装置用電源回路。
【請求項２】
超音波の送信エネルギーに用いられる正の電圧を発生させる正電圧発生部と、
超音波の送信エネルギーに用いられる負の電圧を発生させる負電圧発生部と、
正の電圧と負の電圧が分圧点において分圧された電圧が入力され、前記正電圧発生部及び前記負電圧発生部の少なくともいずれか一方に電圧を出力してフィードバックするフィードバック回路であって、前記正電圧発生部及び前記負電圧発生部の少なくともいずれか一方にフィードバックする電圧として、前記正の電圧及び前記負の電圧の電圧差に基づいて、前記正の電圧及び前記負の電圧の絶対値が等しくなる電圧であって、前記分圧点の電位が零になるように電圧を出力するフィードバック回路と、
を備えることを特徴とする超音波画像表示装置用電源回路。
【請求項３】
前記正電圧発生部は、前記正の電圧を所定の電圧に制御する制御部を有し、
該制御部には、基準電圧入力ラインからの基準電圧が入力されるとともに、前記正の電圧を出力する正側出力ラインと接続されたフィードバック電圧入力ラインからフィードバック電圧が入力され、
前記制御部は、前記基準電圧と前記フィードバック電圧とを比較して、前記正の電圧が前記所定の電圧となるように前記正電圧発生部をフィードバック制御する
ことを特徴とする請求項２に記載の超音波画像表示装置用電源回路。
【請求項４】
前記負電圧発生部は、前記負の電圧を所定の電圧に制御する制御部を有し、
該制御部には、基準電圧入力ラインからの基準電圧が入力されるとともに、前記負の電圧を出力する負側出力ラインと接続されたフィードバック電圧入力ラインからフィードバック電圧が入力され、
前記制御部は、前記基準電圧と前記フィードバック電圧とを比較して、前記正の電圧が前記所定の電圧となるように前記正電圧発生部をフィードバック制御する
ことを特徴とする請求項２又は３に記載の超音波画像表示装置用電源回路。
【請求項５】
前記フィードバック回路は、前記基準電圧入力ライン又は前記フィードバック電圧入力ラインへの電圧の入力を行なうことを特徴とする請求項３又は４に記載の超音波画像表示装置用電源回路。
【請求項６】
前記基準電圧入力ラインには、前記フィードバック回路からの電圧が入力されて前記基準電圧を補正する補正部が設けられており、
前記フィードバック回路から前記補正部に入力される電圧は、前記正の電圧及び前記負の電圧の絶対値が等しくなるように基準電圧が補正される電圧である
ことを特徴とする請求項５に記載の超音波画像表示装置用電源回路。
【請求項７】
前記フィードバック電圧入力ラインには、前記フィードバック回路からの電圧が入力されて前記フィードバック電圧を補正する補正部が設けられており、
前記フィードバック回路から前記補正部に入力される電圧は、前記正の電圧及び前記負の電圧の絶対値が等しくなるようにフィードバック電圧が補正される電圧である
ことを特徴とする請求項５に記載の超音波画像表示装置用電源回路。
【請求項８】
前記フィードバック回路は、積分器を含んで構成されることを特徴とする請求項１〜７のいずれか一項に記載の超音波画像表示装置用電源回路。
【請求項９】
前記フィードバック回路をサージノイズから保護する保護回路を備えることを特徴とする請求項１〜８のいずれか一項に記載の超音波画像表示装置用電源回路。
【請求項１０】
前記保護回路は、前記フィードバック回路の出力ラインと接続されていることを特徴とする請求項９に記載の超音波画像表示装置用電源回路。
【請求項１１】
前記保護回路は、前記フィードバック回路を構成する積分器の動作電圧と同じ電圧の電源部と、該電源部と前記フィードバック回路の出力ラインとの間に設けられたダイオードとで構成されることを特徴とする請求項９又は１０に記載の超音波画像表示装置用電源回路。
【請求項１２】
請求項１〜１１に記載の超音波画像表示装置用電源回路を有することを特徴とする超音波画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超音波画像表示装置用電源回路及び超音波画像表示装置に関する。
【背景技術】
【０００２】
超音波を送信して得られたエコー信号に基づく超音波画像を表示させる超音波画像表示装置では、圧電材料からなる超音波振動子に電圧を印加してこれを振動させることにより、超音波を送信している。従って、前記超音波画像表示装置には、超音波の送信電力を供給する電源回路が設けられている。この電源回路として、従来は例えばフライバックコンバータ回路が用いられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２３６８６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前記フライバックコンバータ回路を構成するトランスの二次側巻線としては、第一の二次側巻線と第二の二次側巻線とを有しており、これら第一及び第二の二次側巻線において、超音波の送信エネルギーに用いられる正と負の電圧が生成される。
【０００５】
安定した超音波の送信パルスを発生させるためには、正と負の電圧として、絶対値が同じ電圧が生成されることが望ましい（正負電圧の対称性）。しかし、トランスの構造上、前記第一の二次側巻線と前記第二の二次側巻線とでインダクタンスが異なり、正の電圧と負の電圧の正確な対称性を実現することが困難であった。
【０００６】
また、超音波画像表示装置用電源回路として、正の電圧を発生させる電源回路からなる正電圧発生部と、負の電圧を発生させる電源回路からなる負電圧発生部とを有する場合がある。この場合、正電圧発生部と負電圧発生部とで、発生した電圧にばらつきが生じて、正の電圧と負の電圧の正確な対称性を実現できない場合もあった。
【課題を解決するための手段】
【０００７】
上述の課題を解決するためになされた一の観点の発明は、二次側の巻線が、直列に接続された第一の二次側巻線と第二の二次側巻線とからなるトランスと、前記第一の二次側巻線における前記第二の二次側巻線とは反対側の端部と接続され、超音波の送信エネルギーに用いられる正の電圧を出力する正側出力ラインと、前記第二の二次側巻線における前記第一の二次側巻線側とは反対側の端部と接続され、超音波の送信エネルギーに用いられる負の電圧を出力する負側出力ラインと、前記トランスの一次側巻線の入力電圧をオンオフすることにより、前記正の電圧及び前記負の電圧を誘起させるスイッチング素子と、前記正の電圧又は前記負の電圧が所定の電圧になるように、前記スイッチング素子のオンオフを制御するスイッチング制御部と、前記正の電圧及び前記負の電圧の電圧差に基づいて、前記正の電圧と前記負の電圧の絶対値が等しくなる電圧を、前記第一の二次側巻線と前記第二の二次側巻線との間にフィードバックするフィードバック回路と、を備えることを特徴とする超音波画像表示装置用電源回路である。
【０００８】
また、他の観点の発明は、超音波の送信エネルギーに用いられる正の電圧を発生させる正電圧発生部と、超音波の送信エネルギーに用いられる負の電圧を発生させる負電圧発生部と、前記正の電圧及び前記負の電圧の電圧差に基づいて、前記正の電圧及び前記負の電圧の絶対値が等しくなる電圧を、前記正電圧発生部及び前記負電圧発生部の少なくともいずれか一方にフィードバックするフィードバック回路と、を備えることを特徴とする超音波画像表示装置用電源回路である。
【発明の効果】
【０００９】
上記一の観点の発明によれば、前記正の電圧及び前記負の電圧の電圧差に基づいて、前記正の電圧と前記負の電圧の絶対値が等しくなる電圧が、前記第一の二次側巻線と前記第二の二次側巻線との間にフィードバックされる。これにより、正の電圧と負の電圧の正確な対称性を実現することができる。
【００１０】
また、他の観点の発明によれば、前記正の電圧及び前記負の電圧の電圧差に基づいて、前記正の電圧及び前記負の電圧の絶対値が等しくなる電圧が、前記正電圧発生部及び前記負電圧発生部の少なくともいずれか一方にフィードバックされる。これにより、正の電圧と負の電圧の正確な対称性を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る超音波画像表示装置の実施の形態の一例を示す概略図である。
【図２】図１に示す超音波画像表示装置における電源回路を示す図である。
【図３】図２に示す電源回路における第一及び第二の二次側巻線の両端の誘起電圧を示す図である。
【図４】第一及び第二の二次側巻線の巻線比がａ：ｂである場合の正の電圧と負の電圧を示す図である。
【図５】電流の変化を説明する図である。
【図６】電流の変化を説明する図である。
【図７】電流の変化を説明する図である。
【図８】正側出力ラインの電圧の絶対値と負側出力ラインの電圧の絶対値とが等しい状態を説明する図である。
【図９】第二実施形態の超音波画像表示装置における電源回路を示すブロック図である。
【図１０】図９に示す電源回路の構成を示す図である。
【図１１】第二実施形態の変形例の電源回路の構成を示す図である。
【図１２】第三実施形態の超音波画像表示装置における電源回路を示すブロック図である。
【図１３】図１２に示す電源回路の構成を示す図である。
【図１４】第三実施形態の変形例の電源回路の構成を示す図である。
【図１５】第四実施形態の超音波画像表示装置における電源回路を示すブロック図である。
【図１６】図１５に示す電源回路の構成を示す図である。
【図１７】図１５に示す電源回路の構成の他例を示す図である。
【図１８】第一実施形態の電源回路の他例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面に基づいて詳細に説明する。
（第一実施形態）
先ず、第一実施形態について図１〜図８に基づいて説明する。図１に示すように、超音波画像表示装置１００は、超音波プローブ１０１、送受信部１０２、超音波画像処理部１０３、表示制御部１０４、表示部１０５、操作部１０６及び制御部１０７を有している。また、前記超音波画像表示装置１００は、電源回路１を有している。この電源回路１は、本発明に係る超音波画像表示装置用電源回路の実施の形態の一例である。
【００１３】
前記超音波プローブ１０１は、超音波の送受信を行なう超音波振動子１０１ａが複数設けられている。この超音波振動子１０１ａに電圧が印加されて超音波が送信される。
【００１４】
前記送受信部１０２は、前記超音波振動子を駆動させる。また、前記送受信部１０２は、超音波のエコー信号の整相加算を行なって音線毎のエコー信号を形成する。前記送受信部１０２には、超音波の送信エネルギーに用いられる正負の電圧±ＨＶが前記電源回路１から供給される。
【００１５】
前記超音波画像処理部１０３は、前記送受信部１０２からのエコー信号に対し、超音波画像を作成するための処理を行なう。例えば、前記超音波画像処理部１０３は、対数圧縮処理、包絡線検波処理などからなるＢモード処理や、直交検波処理、フィルタ処理などからなるカラードプラ（ｃｏｌｏｒ  ｄｏｐｐｌｅｒ）処理などを行なう。
【００１６】
前記表示制御部１０４は、前記超音波画像処理部１０３で処理された信号を、スキャンコンバータ（ｓｃａｎ  ｃｏｎｖｅｒｔｅｒ）によって走査変換して、超音波画像データを作成する。そして、前記表示制御部１０４は、前記超音波画像データに基づく超音波画像を前記表示部１０５に表示させる。
【００１７】
前記表示部１０５は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）やＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）などで構成される。前記操作部１０６は、操作者が指示や情報を入力するためのキーボード及びポインティングデバイス（図示省略）などを含んで構成されている。
【００１８】
前記制御部１０７は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）を有して構成される。この制御部１０７は、図示しない記憶部に記憶された制御プログラムを読み出し、前記超音波画像表示装置１００の各部における機能を実行させる。
【００１９】
次に、前記電源回路１について、図２に基づいて説明する。図２に示すように、前記電源回路１は、電源２、トランス３、スイッチング素子４、フィードバック回路５を備えている。
【００２０】
前記トランス３は、一次側巻線６と第一の二次側巻線７及び第二の二次側巻線８とで構成されている。前記第一の二次側巻線７及び前記第二の二次側巻線８は、直列に接続されている。そして、前記第一の二次側巻線７における前記第二の二次側巻線８側とは反対側の端部に、正側出力ライン９が接続されている。また、前記第二の二次側巻線８における前記第一の二次側巻線７側とは反対側の端部に、負側出力ライン１０が接続されている。前記正側出力ライン９には、前記正の電圧＋ＨＶが出力される。また、前記負側出力ライン１０には、前記負の電圧−ＨＶが出力される。前記トランス３は、本発明におけるトランスの実施の形態の一例である。また、前記正側出力ライン９は、本発明における正側出力ラインの実施の形態の一例であり、前記負側出力ライン１０は、本発明における正側出力ラインの実施の形態の一例である。
【００２１】
前記スイッチング素子４は、ＭＯＳ−ＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）により構成されている。このスイッチング素子４をオンすることにより、前記電源２の電圧が前記一次側巻線６に入力される。そして、前記スイッチング素子４のスイッチング動作により、前記一次側巻線６の入力電圧をオンオフすることにより、前記第一の二次側巻線７及び前記第二の二次側巻線８に電圧が誘起され、この誘起電圧が、正負の電圧±ＨＶとして前記正側出力ライン９及び前記負側出力ライン１０に出力される。前記スイッチング素子４は、本発明におけるスイッチング素子の実施の形態の一例である。
【００２２】
前記スイッチング素子４のスイッチング動作は、コントロール部１１により制御される。このコントロール部１１は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を含んで構成され、前記正側出力ライン９の正の電圧＋ＨＶに基づいて、この正の電圧＋ＨＶが所定の電圧になるように、前記スイッチング素子４をフィードバック制御する。より詳細には、前記コントロール部１１には基準電圧（指示電圧）Ｖｒｅｆ（本例では、Ｖｒｅｆ＞０）も入力される。ただし、基準電圧Ｖｒｅｆは、前記コントロール部１１の内部で生成されてもよい。前記コントロール部１１は、この基準電圧Ｖｒｅｆと前記正側出力ライン９側から入力される電圧とを比較し、比較結果に基づいて、前記正の電圧＋ＨＶが所望の電圧（後述の電圧ｈｖ）になるように、前記スイッチング素子４の制御を行なう。前記コントロール部１１は、本発明におけるスイッチング制御部の実施の形態の一例である。
【００２３】
ちなみに、前記コントロール部１１には、前記正の電圧＋ＨＶをそのまま入力するのではなく、この正の電圧＋ＨＶが抵抗（図示省略）によって分圧された電圧が入力されてもよい。
【００２４】
前記正側出力ライン９にはダイオードＤ１が設けられ、前記負側出力ライン１０にはダイオードＤ２が設けられている。また、前記正側出力ライン９及び前記負側出力ライン１０の間には、コンデンサＣ１，Ｃ２が接続されている。このコンデンサＣ１，Ｃ２の間はグランド（ｇｒｏｕｎｄ）と接続されている。
【００２５】
前記フィードバック回路５は、本発明におけるフィードバック回路の実施の形態の一例であり、積分器１２、抵抗Ｒ１，Ｒ２及び保護回路１３を有している。前記抵抗Ｒ１，Ｒ２は前記正側出力ライン９及び前記負側出力ライン１０の間に直列接続されている。本例では、前記抵抗Ｒ１と前記抵抗Ｒ２の抵抗値は等しいものとする。前記抵抗Ｒ１，Ｒ２の間は、前記積分器１２を構成するオペアンプＯｐの反転入力（−）と入力ライン１４を介して接続されている。この入力ライン１４により、正の電圧+ＨＶ及び負の電圧−ＨＶの電圧差（前記抵抗Ｒ１，Ｒ２の抵抗値に応じた分圧）が前記反転入力（−）に入力される。
【００２６】
前記オペアンプＯｐの出力ライン１５は、前記第一の二次側巻線７及び前記第二の二次側巻線８の間に接続されている。ちなみに、符号Ｃ３は、前記積分器１２を構成するコンデンサである。
【００２７】
前記出力ライン１５には、前記正の電圧＋ＨＶと前記負の電圧−ＨＶの絶対値が等しくなる電圧が出力される。詳細は後述する。
【００２８】
前記保護回路１３は、前記出力ライン１５と接続されている。前記保護回路１３は、前記トランス３における入力電圧のオンオフによるノイズ（サージ（ｓｕｒｇｅ）ノイズ（ｎｏｉｓｅ））から前記前記オペアンプＯｐを保護する。前記保護回路１３は、前記出力ライン１５と接続された正の電源＋ＬＶ及び負の電源−ＬＶ、前記正の電源＋ＬＶと前記出力ライン１５との間に接続されたダイオードＤ３、前記正の電源−ＬＶと前記出力ライン１５との間に接続されたダイオードＤ４を含んで構成される。
【００２９】
前記ダイオードＤ１は、前記出力ライン１５から前記正の電源＋ＬＶへ電流を流す向きで接続されている。また、前記ダイオードＤ２は、前記出力ライン１５から前記負の電源−ＬＶへマイナスの電流を流す向きで接続されている。ここで、前記正の電源＋ＬＶと前記負の電源−ＬＶは、前記オペアンプＯｐの駆動電圧と同じ大きさの電圧を発生させる。従って、前記トランス３から前記出力ライン１５へのサージ電流が、前記正の電源＋ＬＶ側又は前記負の電源−ＬＶ側に流れ、前記オペアンプＯｐを保護することができる。
【００３０】
ちなみに、前記正負の電源±ＬＶの電圧及び前記オペアンプＯｐの駆動電圧は、前記正負の電圧±ＨＶよりも低い電圧に設定されている。
【００３１】
次に、前記電源回路１の動作について説明する。前記コントロール部１１は、前記スイッチング素子４をオンオフさせて、前記一次側巻線６の入力電圧をオンオフさせる。これにより、前記一次側巻線６と前記第一の二次側巻線７との巻線比に応じた電圧が前記第一の二次側巻線７の両端に誘起され、前記一次側巻線６と前記第二の二次巻線８との巻線比に応じた電圧が前記第二の二次側巻線８の両端に誘起され、前記正側出力ライン１４及び前記負側出力ライン１５に正負の電圧±ＨＶが出力される。
【００３２】
前記第一の二次側巻線７の両端の誘起電圧を＋ｅとし、前記第二の二次側巻線８の両端の誘起電圧を−ｅとする。図３に示すように、前記出力ライン１４の電位がグランドである場合、＋ｅが前記正の電圧＋ＨＶとなり、−ｅが前記負の電圧−ＨＶとなる（ただし、ｅ＞０）。
【００３３】
前記コントロール部１１は、前記正側出力ライン９の正の電圧＋ＨＶに基づいて、この正の電圧＋ＨＶが所定の電圧ｈｖ（ｈｖ＞０、例えば、ｈｖ＝１００）になるように前記スイッチング素子４をフィードバック制御する。
【００３４】
ここで、前記第一の二次側巻線７及び前記第二の二次側巻線８のインダクタンスの比がａ：ｂであるとする。前記出力ライン１４の電位がグランドである場合、図４に示すように、前記正の電圧＋ＨＶを＋ｅとすると、前記負の電圧−ＨＶ（前記誘起電圧−ｅ）は、−{（ｂ／ａ）×ｅ}となり、｜＋ＨＶ｜≠｜−ＨＶ｜となる。
【００３５】
そして、このように前記正側出力ライン９の電圧（正の電圧＋ＨＶ）の絶対値と前記負側出力ライン１０の電圧（負の電圧−ＨＶ）の絶対値とが異なる値になると、前記抵抗Ｒ１又は前記抵抗Ｒ２を流れる電流が変化する。具体的に説明すると、前記抵抗Ｒ１を流れる電流をＩＲ１、前記抵抗Ｒ２を流れる電流をＩＲ２とすると、仮に｜＋ＨＶ｜＝｜−ＨＶ｜＝ｈｖであった場合、図５に示すように、ＩＲ１＝ＩＲ２＝ｉとなる。
【００３６】
また、＋ＨＶ＝ｈｖであり、−ＨＶ＝−ｈｖ−Δｘである場合（｜＋ＨＶ｜＜｜−ＨＶ｜）、図６に示すように、ＩＲ１＝ｉ、ＩＲ２＝ｉ＋Δｉとなり、前記コンデンサＣ３に、前記出力ライン１５から前記入力ライン１４へ向かう方向の電流Δｉが流れる。
【００３７】
さらに、＋ＨＶ＝ｈｖであり、−ＨＶ＝−ｈｖ＋Δｘである場合（｜＋ＨＶ｜＞｜−ＨＶ｜）、図７に示すように、ＩＲ１＝ｉ、ＩＲ２＝ｉ−Δｉとなり、前記コンデンサＣ３に、前記入力ライン１４から前記出力ライン１５へ向かう方向の電流Δｉが流れる。
【００３８】
上述のように、前記コンデンサＣ３を流れる電流が生じるので、前記入力ライン１４と前記出力ライン１５との間に電位差が生じ、前記出力ライン１５の電圧が変化する。具体的には、図６の場合は前記出力ライン１５の電圧は高くなり、図７の場合は前記出力ライン１５の電圧は低くなる。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、図８に示すように、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜＝｜ｈｖ｜となるような電圧ｙに落ち着く。具体的には、ｙ＝［｛（ｂ／ａ）−１｝／｛（ｂ／ａ）＋１｝］×ｈｖである
【００３９】
以上説明したように、前記第一の二次側巻線７の誘起電圧＋ｅの絶対値｜＋ｅ｜と前記第二の二次側巻線８の誘起電圧−ｅの絶対値｜−ｅ｜とでばらつきがあっても（｜＋ｅ｜≠｜−ｅ｜）、電圧差が前記フィードバック回路によって前記第一及び前記第二の二次側巻線７，８の間にフィードバックされ、前記積分器１２の作用により、前記出力ライン１５の電圧がｙになり、｜＋ＨＶ｜＝｜−ＨＶ｜＝｜ｈｖ｜となる。従って、正の電圧と負の電圧の正確な対称性を実現することができる。
【００４０】
（第二実施形態）
次に、第二実施形態について図９及び図１０に基づいて説明する。ただし、前記各実施形態と同一の構成については、同一の符号を付して説明を省略する。
【００４１】
第二実施形態の電源回路２０は、図９に示すように正電圧発生部２１、負電圧発生部２２及びフィードバック回路５′を備える。前記正電圧発生部２１には正側出力ライン２３が接続され、前記負電圧発生部２２には負側出力ライン２４が接続されている。また、前記正電圧発生部２１及び前記負電圧発生部２２には、基準電圧入力ライン２５が接続されている。この基準電圧入力ライン２５は、本発明における基準電圧入力ラインの実施の形態の一例である。さらに、前記フィードバック回路５′の出力ライン１５は、正電圧発生部２１と接続されている。
【００４２】
前記正電圧発生部２１は、図１０に示すように、第一電源回路２６を有している。この第一電源回路２６は公知構成の電源回路であり、詳細な構成は省略する。前記第一電源回路２６は、所定の電圧から前記正の電圧＋ＨＶを発生し、これを前記正側出力ライン２３に出力する。前記正電圧発生部２１は、本発明における正電圧発生部の実施の形態の一例である。
【００４３】
前記第一電源回路２６は、コントロール部２６１を有する。このコントロール部２６１は、ＩＣを含んで構成される。前記コントロール部２６１には、前記基準電圧入力ライン２５から、基準電圧Ｖｒｅｆが補正された電圧（後述のＶｒｅｆ′）入力される。また、前記コントロール部２６１には、前記正側出力ライン２３と接続されたフィードバック電圧入力ライン２７から、フィードバック電圧が入力される。前記コントロール部２６１は、補正後の前記基準電圧Ｖｒｅｆ′と前記フィードバック電圧とを比較し、比較結果に基づいて、前記正の電圧＋ＨＶが｜−ＨＶ｜と等しい電圧になるように前記第一電源回路２６をフィードバック制御する。前記コントロール部２６１は、本発明における制御部の実施の形態の一例である。
【００４４】
ちなみに、前記フィードバック電圧入力ライン２７は本発明におけるフィードバック電圧入力ラインの実施の形態の一例である。
【００４５】
前記正電圧発生部２１への前記基準電圧入力ライン２５には、加算器２８が接続されている。この加算器２８には、前記フィードバック回路５′から電圧が入力され、前記正の電圧＋ＨＶの絶対値と前記負の電圧−ＨＶの絶対値とが等しくなるように前記基準電圧Ｖｒｅｆを補正する。前記加算器２８は、本発明における補正部の実施の形態の一例である。詳細は後述する。
【００４６】
前記負電圧発生部２２は、第二電源回路２９を有している。この第二電源回路２９も公知構成の電源回路であり、詳細な説明は省略する。前記第二電源回路２９は、所定の電圧から前記負の電圧−ＨＶを発生し、これを前記負側出力ライン２４に出力する。前記負電圧発生部２２は、本発明における負電圧発生部の実施の形態の一例である。
【００４７】
前記第二電源回路２９は、コントロール部２９１を有する。このコントロール部２９１は、ＩＣを含んで構成される。前記コントロール部２９１には、前記基準電圧入力ライン２５から基準電圧Ｖｒｅｆが入力される。また、前記コントロール部２９１には、前記負側出力ライン２４と接続されたフィードバック電圧入力ライン３０から、フィードバック電圧が入力される。前記コントロール部２９１は、前記基準電圧Ｖｒｅｆと前記フィードバック電圧とを比較し、比較結果に基づいて、前記負の電圧−ＨＶが所望の電圧になるように前記第二電源回路２９をフィードバック制御する。
【００４８】
ちなみに、前記基準電圧Ｖｒｅｆが正である場合、前記コントロール部２９１は前記基準電圧Ｖｒｅｆの符号を反転した電圧と前記負の電圧−ＨＶとの比較を行なう。
【００４９】
前記積分器１２からの前記出力ライン１５は、前記加算器２８と接続されている。ちなみに、前記フィードバック回路５′は、前記保護回路１３を有していない。
【００５０】
本例の電源回路２０の動作について説明する。本例の電源回路２０においては、前記正電圧発生部２１は前記正の電圧＋ＨＶを出力する。また、前記負電圧発生部２２は前記負の電圧−ＨＶを出力する。理想的な状態においては、前記正の電圧＋ＨＶの絶対値と前記負の電圧−ＨＶの絶対値は、ともに所望の電圧で等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。しかし、実際には、所望の電圧とは異なる大きさの電圧が出力され、｜＋ＨＶ｜≠｜−ＨＶ｜となる場合がある。この場合、前記積分器１２の作用により前記基準電圧Ｖｒｅｆが補正され、補正後の基準電圧Ｖｒｅｆ′が前記正電圧発生部２１のコントロール部２６１に入力されて、前記正の電圧＋ＨＶの絶対値が前記負の電圧−ＨＶの絶対値と等しくなる。
【００５１】
詳しく説明すると、例えば、｜＋ＨＶ｜＜｜−ＨＶ｜の状態になると、前記図６で説明したように、前記出力ライン１５の電圧がΔｚ高くなる。そして、前記基準電圧Ｖｒｅｆに対して、Δｚが前記加算器２８で加算され、前記コントロール部２６１には、補正された基準電圧Ｖｒｅｆ′として、Ｖｒｅｆ′＝Ｖｒｅｆ＋Δｚが入力される。このように基準電圧が上昇すると、前記コントロール部２６１は前記正の電圧＋ＨＶが上昇するように、前記第一電源回路２６を制御する。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜となる基準電圧Ｖｒｅｆ′が得られる電圧に落ち着く。これにより、前記正の電圧＋ＨＶが上昇して前記負の電圧−ＨＶの絶対値と等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。
【００５２】
一方、｜＋ＨＶ｜＞｜−ＨＶ｜の状態になると、前記図７で説明したように、前記出力ライン１５の電圧がΔｚ低くなる。従って、−Δｚが前記加算器２８で加算され（すなわち、Δｚが減算され）、前記コントロール部２６１には、補正された基準電圧Ｖｒｅｆ′として、Ｖｒｅｆ′＝Ｖｒｅｆ−Δｚが入力される。このように基準電圧が下降すると、前記コントロール部２６１は前記正の電圧＋ＨＶが下降するように、前記第一電源回路２６を制御する。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜となる基準電圧Ｖｒｅｆ′が得られる電圧に落ち着く。これにより、前記正の電圧＋ＨＶが下降して前記負の電圧−ＨＶの絶対値と等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。
【００５３】
以上説明した本例によれば、前記正の電圧＋ＨＶ及び前記負の電圧−ＨＶの絶対値がばらついても、前記コントロール部２６１に入力される基準電圧Ｖｒｅｆが補正されて、前記正の電圧＋ＨＶの絶対値が前記負の電圧−ＨＶの絶対値と等しくなるように上昇又は下降する。従って、正の電圧と負の電圧の正確な対称性を実現することができる。
【００５４】
次に、第二実施形態の変形例について説明する。この変形例では、図１１に示すように、前記加算器２８の代わりに、前記フィードバック電圧入力ライン２７に減算器３１が設けられている。そして、前記出力ライン１５は前記減算器３１と接続されている。従って、前記コントロール部２６１には、基準電圧Ｖｒｅｆがそのまま入力される一方で、前記減算器３１によって補正されたフィードバック電圧が入力される。前記コントロール部２６１は、補正されたフィードバック電圧と前記基準電圧Ｖｒｅｆとを比較して前記第一電源回路２６の制御を行なう。前記減算器３１は、本発明における補正部の実施の形態の一例である。
【００５５】
この変形例では、｜＋ＨＶ｜＜｜−ＨＶ｜の状態になり、前記出力ライン１５の電圧がΔｚ高くなると、フィードバック電圧＋ＦＶに対して、Δｚが前記減算器３１において減算され、前記コントロール部２６１には、補正されたフィードバック電圧として、＋ＦＶ−Δｚが入力される。このようにフィードバック電圧が下降すると、前記コントロール部２６１は、前記正の電圧＋ＨＶが上昇するように、前記第一電源回路２６を制御する。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜となるフィードバック電圧が得られる電圧に落ち着く。これにより、前記正の電圧＋ＨＶが上昇して前記負の電圧−ＨＶの絶対値と等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。
【００５６】
一方、｜＋ＨＶ｜＞｜−ＨＶ｜の状態になり、前記出力ライン１５の電圧がΔｚ低くなると、フィードバック電圧＋ＦＶに対して、−Δｚが前記減算器３１において減算され（すなわち、Δｚが加算される）、前記コントロール部２６１には、補正されたフィードバック電圧として、＋ＦＶ＋Δｚが入力される。このようにフィードバック電圧が上昇すると、前記コントロール部２６１は、前記正の電圧＋ＨＶが下降するように、前記第一電源回路２６を制御する。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜となるフィードバック電圧が得られる電圧に落ち着く。これにより、前記正の電圧＋ＨＶが下降して前記負の電圧−ＨＶの絶対値と等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。
【００５７】
この変形例では、前記正の電圧＋ＨＶ及び前記負の電圧−ＨＶの絶対値がばらついても、前記コントロール部２６１に入力されるフィードバック電圧が補正されて、前記正の電圧＋ＨＶの絶対値が前記負の電圧−ＨＶの絶対値と等しくなるように上昇又は下降する。従って、正の電圧と負の電圧の正確な対称性を実現することができる。
【００５８】
（第三実施形態）
次に、第三実施形態について図１２及び図１３に基づいて説明する。ただし、前記各実施形態と同一の構成については、同一の符号を付して説明を省略する。
【００５９】
第三実施形態の電源回路４０では、前記フィードバック回路５′の出力ライン１５が前記負電圧発生部２２と接続されている。より詳細には、前記第二電源回路２９への基準電圧入力ライン２５に減算器４１が設けられており、前記出力ライン１５は前記減算器４１と接続されている。従って、前記コントロール部２９１には、前記減算器４１において補正された基準電圧Ｖｒｅｆ′が入力される。そして、前記コントロール部２９１は、前記基準電圧Ｖｒｅｆ′の符号を反転した電圧と前記フィードバック電圧とを比較して前記第二電源回路２９を制御する。前記減算器４１は、本発明における補正部の実施の形態の一例である。
【００６０】
本例の電源回路４０では、｜＋ＨＶ｜＜｜−ＨＶ｜の状態になり、前記出力ライン１５の電圧がΔｚ高くなると、基準電圧Ｖｒｅｆに対して、Δｚが前記減算器４１において減算され、前記コントロール部２９１には、補正された基準電圧Ｖｒｅｆ′として、Ｖｒｅｆ′＝Ｖｒｅｆ−Δｚが入力される。このように基準電圧が下降すると、前記コントロール部２９１は前記負の電圧−ＨＶが上昇するように（｜−ＨＶ｜が小さくなるように）、前記第二電源回路２９を制御する。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜となる基準電圧Ｖｒｅｆ′が得られる電圧に落ち着く。これにより、｜−ＨＶ｜が小さくなって、前記正の電圧＋ＨＶの絶対値と等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。
【００６１】
一方、｜＋ＨＶ｜＞｜−ＨＶ｜の状態になり、前記出力ライン１５の電圧がΔｚ低くなると、基準電圧Ｖｒｅｆに対して、−Δｚが前記減算器４１において減算され（すなわち、Δｚが加算され）、前記コントロール部２９１には、補正された基準電圧Ｖｒｅｆ′として、Ｖｒｅｆ′＝Ｖｒｅｆ＋Δｚが入力される。このように基準電圧が上昇すると、前記コントロール部２９１は前記負の電圧−ＨＶが下降するように（｜−ＨＶ｜が大きくなるように）、前記第二電源回路２９を制御する。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜となる基準電圧Ｖｒｅｆ′が得られる電圧に落ち着く。これにより、｜−ＨＶ｜が大きくなって、前記正の電圧＋ＨＶの絶対値と等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。
【００６２】
以上説明した本例によれば、前記正の電圧＋ＨＶ及び前記負の電圧−ＨＶの絶対値がばらついても、前記コントロール部２９１に入力される基準電圧Ｖｒｅｆが補正されて、前記負の電圧−ＨＶの絶対値が前記正の電圧＋ＨＶの絶対値と等しくなるように上昇又は下降する。従って、正の電圧と負の電圧の正確な対称性を実現することができる。
【００６３】
次に、第三実施形態の変形例について説明する。この変形例では、図１４に示すように、前記減算器４１の代わりに、前記フィードバック電圧入力ライン２７に減算器４２が設けられている。そして、前記出力ライン１５は前記加算器４２と接続されている。従って、前記コントロール部２９１には、基準電圧Ｖｒｅｆがそのまま入力される一方で、前記減算器４２によって補正されたフィードバック電圧が入力される。前記コントロール部２９１は、補正されたフィードバック電圧と前記基準電圧Ｖｒｅｆとを比較して前記第二電源回路２９の制御を行なう。前記減算器４２は、本発明における補正部の実施の形態の一例である。
【００６４】
この変形例では、｜＋ＨＶ｜＜｜−ＨＶ｜の状態になり、前記出力ライン１５の電圧がΔｚ高くなると、フィードバック電圧−ＦＶに対して、Δｚが前記減算器４２において減算され、前記コントロール部２９１には、補正されたフィードバック電圧として、−ＦＶ−Δｚが入力される。このようにフィードバック電圧が下降すると（すなわちフィードバックされる負の電圧の絶対値｜−ＨＶ｜が大きくなると）、前記コントロール部２９１は、前記負の電圧−ＨＶが上昇するように（｜−ＨＶ｜が小さくなるように）、前記第二電源回路２９を制御する。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜となるフィードバック電圧が得られる電圧に落ち着く。これにより、｜−ＨＶ｜が大きくなって前記正の電圧＋ＨＶの絶対値と等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。
【００６５】
一方、｜＋ＨＶ｜＞｜−ＨＶ｜の状態になり、前記出力ライン１５の電圧がΔｚ低くなると、フィードバック電圧−ＦＶに対して、−Δｚが前記減算器３１において減算され（すなわち、Δｚが加算される）、前記コントロール部２９１には、補正されたフィードバック電圧として、−ＦＶ＋Δｚが入力される。このようにフィードバック電圧が上昇すると（すなわち、フィードバックされる負の電圧の絶対値｜−ＨＶ｜が小さくなると）、前記コントロール部２９１は、前記負の電圧−ＨＶが下降するように（｜−ＨＶ｜が大きくなるように）、前記第二電源回路２９を制御する。そして、前記出力ライン１５の電圧は、前記積分器１２の作用により、最終的に｜＋ＨＶ｜＝｜−ＨＶ｜となるフィードバック電圧が得られる電圧に落ち着く。これにより、｜−ＨＶ｜が大きくなって前記正の電圧＋ＨＶの絶対値と等しくなる（｜＋ＨＶ｜＝｜−ＨＶ｜）。
【００６６】
この変形例では、前記正の電圧＋ＨＶ及び前記負の電圧−ＨＶの絶対値がばらついても、前記コントロール部２９１に入力されるフィードバック電圧が補正されて、前記負の電圧−ＨＶの絶対値が前記正の電圧＋ＨＶの絶対値と等しくなるように上昇又は下降する。従って、正の電圧と負の電圧の正確な対称性を実現することができる。
【００６７】
（第四実施形態）
次に、第四実施形態について図１５〜図１７に基づいて説明する。ただし、前記各実施形態と同一の構成については、同一の符号を付して説明を省略する。
【００６８】
第四実施形態の電源回路５０では、前記出力ライン１５が前記正電圧発生部２１及び前記負電圧発生部２２と接続されている。前記出力ライン１５は、図１６に示すように、前記基準電圧入力ライン２５と接続されていてもよいし、図１７に示すように、前記フィードバック電圧入力ライン２７，３０と接続されていてもよい。
【００６９】
図１６の場合、前記第一電源回路２６への基準電圧入力ライン２５に設けられた加算器２８において、前記出力ライン１５の電圧が基準電圧Ｖｒｅｆに対して加算される。また、前記第二電源回路２９への基準電圧入力ライン２５に設けられた減算器４１において、前記出力ライン１５の電圧が基準電圧Ｖｒｅｆに対して減算される。これにより、正の電圧＋ＨＶ及び負の電圧−ＨＶの絶対値がばらついていても（｜＋ＨＶ｜≠｜−ＨＶ｜）、前記コントロール部２６１，２９１への前記基準電圧が補正され、｜＋ＨＶ｜と｜−ＨＶ｜は、これら｜＋ＨＶ｜及び｜−ＨＶ｜の中間の電圧に落ち着いて、｜＋ＨＶ｜＝｜−ＨＶ｜になる。
【００７０】
図１７の場合、前記フィードバック電圧入力ライン２７に設けられた減算器３１において、前記出力ライン１５の電圧がフィードバック電圧＋ＦＶに対して減算される。また、前記フィードバック電圧入力ライン３０に設けられた減算器４２において、前記出力ライン１５の電圧がフィードバック電圧−ＦＶに対して減算される。これにより、正の電圧＋ＨＶ及び負の電圧−ＨＶの絶対値がばらついていても（｜＋ＨＶ｜≠｜−ＨＶ｜）、前記コントロール部２６１，２９１へのフィードバック電圧が補正され、｜＋ＨＶ｜と｜−ＨＶ｜は、これら｜＋ＨＶ｜及び｜−ＨＶ｜の中間の電圧に落ち着いて、｜＋ＨＶ｜＝｜−ＨＶ｜になる。
【００７１】
以上、本発明を前記実施形態によって説明したが、本発明はその主旨を変更しない範囲で種々変更実施可能なことはもちろんである。例えば、第一実施形態の電源回路１において、図１８に示すように、グランドと接続された抵抗Ｒ３を、前記抵抗Ｒ１，Ｒ２の間に接続してもよい。この抵抗Ｒ３により、前記入力ライン１４の電圧が、前記抵抗Ｒ３を接続しない場合と比べて低くなり、前記積分器１２に入力される電圧を調節することができる。
【符号の説明】
【００７２】
１，２０，４０，５０  電源回路
３  トランス
４  スイッチング素子
５，５′  フィードバック回路
６  一次側巻線
７  第一の二次側巻線
８  第二の二次側巻線
９，２３  正側出力ライン
１０，２４  負側出力ライン
１１  コントロール部（スイッチング制御部）
１２  積分器
１３  保護回路
１５  出力ライン
２１  正電圧発生部
２２  負電圧発生部
２５  基準電圧入力ライン
２７，３０  フィードバック電圧入力ライン
２８  加算器（補正部）
３１，４１，４２  減算器（補正部）
２６１  コントロール部（制御部）
２９１  コントロール部
【図１】
0005805961.tif 000002
【図２】
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【図３】
0005805961.tif 000004
【図４】
0005805961.tif 000005
【図５】
0005805961.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005805961.tif 000017
【図１７】
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【図１８】
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