(57)【特許請求の範囲】
【請求項１】
複数直列接続の半導体スイッチング素子をオン・オフ同期制御する半導体スイッチ回路において、各スイッチング素子の負担電圧をアクティブバランスさせる電圧バランス回路であって、
前記直列接続された半導体スイッチング素子で、マスター側およびスレーブ側となる各スイッチング素子のエミッタ−コレクタ間に、それぞれ同等抵抗値で同等分圧比の分圧抵抗を並列接続し、マスター側のスイッチング素子とスレーブ側のスイッチング素子の直列接続点を中点Ｎとして両スイッチング素子のエミッタ−コレクタ間電圧に比例した電圧を負担電圧としてそれぞれ検出する抵抗分圧回路と、
前記検出された各負担電圧を任意の電圧レベルに各別にそれぞれ調整する電圧検出回路と、
前記各電圧検出回路の検出電圧に基づいてマスター側のスイッチング素子の負担電圧とスレーブ側のスイッチング素子の負担電圧との電圧偏差を求める差動増幅回路と、
前記差動増幅回路で求められた電圧偏差がゼロ（零）になるよう、スレーブ側のスイッチング素子のゲート電流を補正して各スイッチング素子の負担電圧をバランスさせる電圧バランス制御回路を備えたことを特徴とする半導体スイッチ回路の電圧バランス回路。
【請求項２】
前記電圧バランス制御回路は、各スイッチング素子が共にターンオフを開始した過渡時に、各スイッチング素子のエミッタ−コレクタ間電圧の電圧偏差の正負に応じて１つのスイッチング素子のターンオフ開始を遅くして各スイッチング素子のターンオフタイミングを同期させることを特徴とする請求項１に記載の半導体スイッチ回路の電圧バランス回路。
【請求項３】
前記抵抗分圧回路は、前記中点Ｎから見て高い電位側になる抵抗Ｒ１１の抵抗値＝抵抗Ｒ２２の抵抗値、低い電位側になる抵抗Ｒ１２の抵抗値＝抵抗Ｒ２１の抵抗値に設定し、抵抗Ｒ１１、Ｒ２２の抵抗値を抵抗Ｒ１２、Ｒ２１の抵抗値より大きく設定して抵抗Ｒ１２、Ｒ２１のそれぞれ両端に低レベルの検出電圧を得る構成としたことを特徴とする請求項１に記載の半導体スイッチ回路の電圧バランス回路。
【請求項４】
前記抵抗分圧回路は、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎのうち、低圧側からまたは高圧側から順々に一対のスイッチング素子間のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、前記各スイッチング素子間のエミッタ−コレクタ間検出電圧の電圧偏差でスレーブ側のゲート電流を各々補正し、各スイッチング素子の負担電圧をバランスさせることを特徴とする請求項１に記載の半導体スイッチ回路の電圧バランス回路。
【請求項５】
前記抵抗分圧回路は、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎのうち、低圧側からまたは高圧側から順々に、中間部位のマスター側のスイッチング素子を中心にして両側のスイッチング素子のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、前記各スイッチング素子間のエミッタ−コレクタ間検出電圧の電圧偏差でスレーブ側のゲート電流を各々補正し、各スイッチング素子の負担電圧をバランスさせることを特徴とする請求項１に記載の半導体スイッチ回路の電圧バランス回路。
【請求項６】
前記抵抗分圧回路は、２個の直列接続スイッチング素子Ｓ１，Ｓ２のうち、マスター側とするスイッチング素子Ｓ１とこれに直列接続されるスレーブ側のスイッチング素子Ｓ２のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、前記前記各スイッチング素子間のエミッタ−コレクタ間検出電圧の電圧偏差でスレーブ側のゲート電流を補正し、該スレーブ側のスイッチング素子をマスター側とし両スイッチング素子のエミッタ−コレクタ間電圧を比較して接続される該マスター側のゲート電流を補正し、両スイッチング素子の負担電圧をバランスさせることを特徴とする請求項１に記載の半導体スイッチ回路の電圧バランス回路。
【請求項７】
前記抵抗分圧回路は、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎのうち、低圧側からまたは高圧側から順々に、マスター側とするスイッチング素子とこれに直列接続されるスレーブ側のスイッチング素子のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、前記各スイッチング素子間のエミッタ−コレクタ間検出電圧の電圧偏差でスレーブ側のゲート電流を補正し、該スレーブ側のスイッチング素子をマスター側とするスイッチング素子とこれに直列接続されるスイッチング素子をスレーブ側としてそのゲート電流を補正という制御を繰り返し、各スイッチング素子の負担電圧をバランスさせることを特徴とする請求項１に記載の半導体スイッチ回路の電圧バランス回路。
【請求項８】
前記抵抗分圧回路は、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎのうち、低圧側からまたは高圧側から順々に、マスター側とするスイッチング素子とこれに直列接続されるスレーブ側のスイッチング素子のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、マスター側とスレーブ側の検出電圧の和を素子数で割った各スイッチング素子のエミッタ−コレクタ間電圧の平均値から、各スイッチング素子のエミッタ−コレクタ間の電圧を差し引いた電圧偏差を求め、その電圧偏差に基づき各スイッチング素子のゲート電流を補正することで互いのスイッチング素子のエミッタ−コレクタ間の電圧を補正し合い、各スイッチング素子の負担電圧をバランスさせることを特徴とする請求項１に記載の半導体スイッチ回路の電圧バランス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数直列接続の半導体スイッチング素子（ＩＧＢＴ等）をオン・オフ同期制御する半導体スイッチ回路において、各スイッチング素子の負担電圧をアクティブ（能動的に）バランスさせる電圧バランス回路に関する。
【背景技術】
【０００２】
（１）半導体スイッチング素子の複数直列接続について
半導体スイッチング素子を複数直列に接続し、それらを１つの素子としてスイッチングをオン・オフ同期することで、低耐電圧のスイッチング素子で高耐電圧特性を得るスイッチング回路を実現するができる。
【０００３】
しかも、低耐圧素子は、高耐圧素子に比べて顕著に価格が安いため、低コストで高耐圧の装置が構成できる。例えば、現状、最高で６５００Ｖ、６００Ａの耐圧・定格電流をもつＩＧＢＴがリリースされているが、それ以上の耐圧を持つ素子が必要な場合にＩＧＢＴを直列接続する（例えば、非特許文献４参照）。
【０００４】
また、高耐圧素子は大きな電流容量を持つものがないが、低耐圧素子には大容量のものが存在するため、低耐圧素子を複数直列接続することで、高耐圧・大電流のスイッチング素子およびこれを使用した装置を構成できる。この場合、電流容量を高めるために、低耐圧素子を複数並列接続する必要はない。
【０００５】
また、低耐圧素子は、高耐圧素子に比べてスイッチング速度が速く、顕著にスイッチング損失が小さい傾向にある。このため、高耐圧素子に比べて、低耐圧素子を複数直列に接続した方が、スイッチング周波数が高い場合の損失（導通損失＋スイッチング損失）が小さくなることがある。
【０００６】
（２）半導体スイッチング素子の複数直列接続時の問題点
複数の直列接続した半導体スイッチング素子それぞれに均等に電圧が加わらないこと（電圧アンバランスの発生）がある。この電圧アンバランスの発生は、素子耐圧を超える電圧がスイッチング素子に加わって素子が破壊されたり、スイッチング時の発生損失に大きな偏りが発生することで、スイッチング素子の発熱や寿命に大きな影響を与えたりする可能性がある。
【０００７】
電圧アンバランスの原因には、（ａ）スイッチングタイミングのばらつきによる電圧アンバランス、（ｂ）定常的な電流遮断時（スイッチング素子のターンオフ時）における漏れ電流のばらつきによる電圧アンバランス、（ｃ）スイッチング素子のターンオフ動作時のテール電流のばらつきによる電圧アンバランスなどがある。
【０００８】
このうち、（ａ）スイッチングタイミングのばらつきによる電圧アンバランスが発生する原因としては、ゲート制御信号の伝達時間のばらつき、ゲートドライバの特性のばらつき、スイッチング素子の入力容量・閾値電圧などの特性のばらつきなどがある。
【０００９】
上記のようなスイッチング動作の過渡時に発生する電圧アンバランスに起因する過電圧を解消する方式の従来技術として、以下の方式がある。
【００１０】
（Ａ）アクティブゲートコントロールによる過電圧抑制
（Ａ１）ツェナーダイオードを用いる方式（非特許文献３）
図９は、ツェナーダイオードによるクランプによって電圧バランスさせる回路の例を示し、直列接続回路の１つのスイッチング素子をツェナーダイオードにより電圧クランプする場合である。ＩＧＢＴのスイッチング素子１のオン・オフをゲートドライブ回路２のゲートドライブ出力で制御する構成において、スイッチング素子１のコレクタ−ゲート間の電圧をクランプするツェナーダイオード３をその電流制限抵抗４との直列接続で設ける。
【００１１】
この構成において、ツェナーダイオード３のツェナー電圧はスイッチング素子１の閾値電圧に予め設定しておき、直列接続された複数のスイッチング素子をターンオフさせたとき、スイッチング素子１が速くターンオフした場合にはその負担電圧が大きくなる。この大きい負担電圧が閾値電圧以上になると、ツェナーダイオード３がオンし、スイッチング素子１のコレクタからゲートに電流が注入され、スイッチング素子１のゲート電圧を上昇させ、これによりスイッチング素子１の遮断電流が弱まり、スイッチング素子１のエミッタ−コレクタ間にかかる負担電圧が減少する。このような動作によりスイッチング素子１の負担電圧が閾値電圧付近にクランプされる。
【００１２】
（Ａ２）電圧を検出しフィードバックする方式（非特許文献１、非特許文献４）
図１０は、電圧フィードバックによる電圧バランス回路の例を示す。同図は、基本的にはツェナーダイオードによる電圧バランス方式と同じもので、スイッチング素子１のエミッタ−コレクタ間電圧（負担電圧）ＶCEを抵抗分圧回路で分圧し、電圧制御素子により電圧ＶCEと閾値電圧ＶREFの差ΔＶに応じたゲート電流ＩGAをゲート電流ＩGにフィードバックで注入する。
【００１３】
以上に説明したアクティブゲートコントロール方式で過電圧抑制を行った結果、電圧アンバランスが小さくなるようにゲート信号を制御できるので、スイッチング素子には耐圧以上の電圧が掛からず、過電圧でのスイッチング素子の破壊を防止できる。
【００１４】
また、閾値を分圧値近くに設定すればクランプによって電圧のアンバランスが減少する。例えば、直列回路の両端電圧が１０００Ｖの時に，クランプする電圧閾値を５００Ｖに近くすることで電圧のアンバランスを少なくすることができる。
【００１５】
（Ｂ）マスタースレーブ方式による過電圧抑制（非特許文献２）
図１１は、マスタースレーブ方式の過電圧抑制回路の例を示す。同図は、直列接続の２直列スイッチング素子１Ａ、１Ｂにかかっている電圧を抵抗分圧回路５Ａ、５Ｂでそれぞれ検出し、この検出電圧をスレーブ側のスイッチング素子１Ｂのコントローラ２Ｂで比較し、スレーブ側のスイッチング素子１Ｂのゲート信号をマスター側のスイッチング素子１Ａにかかる電圧と等しくなるようにコントロールする。このコントロールは、スレーブ側のスイッチング素子１Ｂの電圧が高ければ、そのゲート電圧を上昇させる制御を行い、低ければそのゲート電圧を下降させる制御を行う。
【００１６】
図１２に示す電圧検出回路は、（ａ）ではＶｃｅ１＋Ｖｃｅ２との分圧値とＶｃｅ１の分圧値を検出してＶｃｅ１とＶｃｅ２との電圧偏差を求め、（ｂ）ではＶｃｅ１と絶縁トランスを介して出力されたＶｃｅ２の分圧値を検出し，Ｖｃｅ１とＶｃｅ２との電圧偏差を求めている。
【００１７】
以上に説明したマスタースレーブ方式による過電圧抑制方式は、スレーブ側のスイッチング素子のゲート電圧を補正して電圧アンバランスが無くなるように制御することで，過電圧でのスイッチング素子の破壊を防止できる。また、アクティブゲートコントロールと異なり、クランプ回路を備えていないため、クランプ回路での損失発生が生じないことや、クランプが行なわれるスイッチング素子への損失発生に起因する素子損失（発熱）の偏りが抑制できる。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】標題「Ｒｅｖｉｅｗ  ｏｆ  ｓｅｒｉｅｓ  ａｎｄ  ｐａｒａｌｌｅｌ  ｃｏｎｎｅｃｔｉｏｎ  ｏｆ  ＩＧＢＴｓ」、著者  Ｓｈａｍｍａｓ  Ｎ．Ｙ．Ａ．，Ｗｉｔｈａｎａｇｅ  Ｒ．，Ｃｈａｍｕｎｄ  Ｄ、出典ＩＥＥ  Ｐｒｏｃｅｅｄｉｎｇｓ  Ｃｉｒｃｕｉｔｓ，  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，Ｖｏｌ．１５３，Ｎｏ．１，Ｆｅｂ  ２００６，  Ｐａｇｅ（ｓ）：３４−３９
【非特許文献２】標題「Ｃｏｎｔｒｏｌ  ｏｆ  ｔｈｅ  ｓｗｉｔｃｈｉｎｇ  ｔｒａｎｓｉｅｎｔｓ  ｏｆ  ＩＧＢＴ  ｓｅｒｉｅｓ  ｓｔｒｉｎｇｓ  ｂｙ  ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  ｄｒｉｖｅ  ｕｎｉｔ、著者  Ｒａｃｉｔｉ  Ａ．，Ｂｅｌｖｅｒｄｅ  Ｇ．；Ｇａｌｌｕｚｚｏ，Ａ．；Ｇｒｅｃｏ，Ｇ．；Ｍｅｌｉｔｏ，Ｍ．；Ｍｕｓｕｍｅｃｉ，Ｓ、出典  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｉｎｄｕｓｔｒｉａｌ  Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖｏｌ．４８，Ｎｏ．３，Ｊｕｎｅ  ２００１，  Ｐａｇｅ（ｓ）：  ４８２−４９０
【非特許文献３】標題「スナバレスＩＧＢＴ直列接続に適したアクティブゲートコントロール」、著者  加藤  修治，上田  茂太，酒井  洋満，相澤  英俊、出典  電気学会論文誌ＤＶｏｌ．１２２  Ｎｏ．８  ＰＰ８１６−８２２
【非特許文献４】標題「Ｄｅｖｅｌｏｐｍｅｎｔ  ｏｆ  ａ  ｍｕｌｔｉｐｌｅ  ｓｅｒｉｅｓ−ｃｏｎｎｅｃｔｅｄ  ＩＧＢＴ  ｃｏｎｖｅｒｔｅｒ  ｆｏｒ  ｌａｒｇｅ−ｃａｐａｃｉｔｙ  ＳＴＡＴＣＯＭ」、著者  Ｈ．Ｋｏｎ，  Ｍ．Ｔｏｂｉｔａ，  Ｈ．  Ｓｕｚｕｋｉ，  Ｊ．Ｋａｎｎｏ，  Ｎ．Ｎｉｓｈｉｚａｗａ，  Ｔ．Ｍｕｒａｏ，  Ｓ．Ｉｒｏｋａｗａ、出典  Ｔｈｅ  ２０１０  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｐｏｗｅｒ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏｎｆｅｒｅｎｃｅ，  Ｐａｇｅ（ｓ）：２０２４−２０２８
【発明の概要】
【発明が解決しようとする課題】
【００１９】
（１）スイッチング素子はそのスイッチ状態を変化させる際、能動領域で動作することになるためスイッチング損失が発生する。従来のアクティブゲートコントロールによる電圧バランス方式は、過電圧発生時に電圧をクランプするようにゲートを制御することになり、クランプ中も能動領域で動作して損失が増加する。さらに、クランプ中は、ツェナーダイオード３と抵抗４との直列回路や分圧したクランプ抵抗に高電圧かつ大電流が流れ続けることや、素子の電圧が上がった状態で電流が流れ続けるため、クランプした側のスイッチング素子とそのクランプ回路には大きな損失が発生する。
【００２０】
さらに、損失の増加はクランプ動作を行った素子だけになるので、複数の直列接続素子間で損失の偏り（アンバランス）が発生する。
【００２１】
一方、 マスタースレーブ方式による過電圧抑制（電圧バランス）方式では、提案されている回路は素子3個以上の直列に対応していない。また、図１２の（ａ）の電圧検出回路では、スイッチング素子１Ａと１Ｂのエミッタ−コレクタ間に並列接続している抵抗が、漏れ電流が流れる程度の抵抗値であった場合に抵抗値が異なることで両素子の遮断時に１Ａと１Ｂに漏れ電流の差が発生し、電圧のアンバランスが発生する原因となるため、その漏れ電流の差で新たに生じる電圧アンバランスに対する対処ができない。また、図１２の（ｂ）の回路は検出電圧信号間の絶縁にトランスを用いているため、応答性に問題がある。
【００２２】
本発明の目的は、スイッチング過渡時のスイッチング損失と偏りを低減でき、オン・オフ定常時の電圧アンバランス抑制を容易にし、電圧バランス制御の応答性に優れ、多数のスイッチング素子の直列接続回路に対応できる電圧バランス回路を提供することにある。
【課題を解決するための手段】
【００２３】
前記の課題を解決するため、本発明は以下の構成を特徴とする。
【００２４】
（１）複数直列接続の半導体スイッチング素子をオン・オフ同期制御する半導体スイッチ回路において、各スイッチング素子の負担電圧をアクティブバランスさせる電圧バランス回路であって、
前記直列接続された半導体スイッチング素子で、マスター側およびスレーブ側となる各スイッチング素子のエミッタ−コレクタ間に、それぞれ同等抵抗値で同等分圧比の分圧抵抗を並列接続し、マスター側のスイッチング素子とスレーブ側のスイッチング素子の直列接続点を中点Ｎとして両スイッチング素子のエミッタ−コレクタ間電圧に比例した電圧を負担電圧としてそれぞれ検出する抵抗分圧回路と、
前記検出された各負担電圧を任意の電圧レベルに各別にそれぞれ調整する電圧検出回路と、
前記各電圧検出回路の検出電圧に基づいてマスター側のスイッチング素子の負担電圧とスレーブ側のスイッチング素子の負担電圧との電圧偏差を求める差動増幅回路と、
前記差動増幅回路で求められた電圧偏差がゼロ（零）になるよう、スレーブ側のスイッチング素子のゲート電流を補正して各スイッチング素子の負担電圧をバランスさせる電圧バランス制御回路を備えたことを特徴とする。
【００２５】
（２）前記電圧バランス制御回路は、各スイッチング素子が共にターンオフを開始した過渡時に、各スイッチング素子のエミッタ−コレクタ間電圧の電圧偏差の正負に応じて１つのスイッチング素子のターンオフ開始を遅くして各スイッチング素子のターンオフタイミングを同期させることを特徴とする。
【００２６】
（３）前記抵抗分圧回路は、前記中点Ｎから見て高い電位側になる抵抗Ｒ１１の抵抗値＝抵抗Ｒ２２の抵抗値、低い電位側になる抵抗Ｒ１２の抵抗値＝抵抗Ｒ２１の抵抗値に設定し、抵抗Ｒ１１、Ｒ２２の抵抗値を抵抗Ｒ１２、Ｒ２１の抵抗値より大きく設定して抵抗Ｒ１２、Ｒ２１のそれぞれ両端に低レベルの検出電圧を得る構成としたことを特徴とする。
【００２７】
（４）前記抵抗分圧回路は、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎのうち、低圧側からまたは高圧側から順々に一対のスイッチング素子間のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、前記各スイッチング素子間のエミッタ−コレクタ間検出電圧の電圧偏差でスレーブ側のゲート電流を各々補正し、各スイッチング素子の負担電圧をバランスさせることを特徴とする。
【００２８】
（５）前記抵抗分圧回路は、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎのうち、低圧側からまたは高圧側から順々に、中間部位のマスター側のスイッチング素子を中心にして両側のスイッチング素子のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、前記各スイッチング素子間のエミッタ−コレクタ間検出電圧の電圧偏差でスレーブ側のゲート電流を各々補正し、各スイッチング素子の負担電圧をバランスさせることを特徴とする。
【００２９】
（６）前記抵抗分圧回路は、２個の直列接続スイッチング素子Ｓ１，Ｓ２のうち、マスター側とするスイッチング素子Ｓ１とこれに直列接続されるスレーブ側のスイッチング素子Ｓ２のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、前記前記各スイッチング素子間のエミッタ−コレクタ間検出電圧の電圧偏差でスレーブ側のゲート電流を補正し、該スレーブ側のスイッチング素子をマスター側とし両スイッチング素子のエミッタ−コレクタ間電圧を比較して接続される該マスター側のゲート電流を補正し、両スイッチング素子の負担電圧をバランスさせることを特徴とする。
【００３０】
（７）前記抵抗分圧回路は、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎのうち、低圧側からまたは高圧側から順々に、マスター側とするスイッチング素子とこれに直列接続されるスレーブ側のスイッチング素子のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、前記各スイッチング素子間のエミッタ−コレクタ間検出電圧の電圧偏差でスレーブ側のゲート電流を補正し、該スレーブ側のスイッチング素子をマスター側とするスイッチング素子とこれに直列接続されるスイッチング素子をスレーブ側としてそのゲート電流を補正という制御を繰り返し、各スイッチング素子の負担電圧をバランスさせることを特徴とする。
【００３１】
（８）前記抵抗分圧回路は、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎのうち、低圧側からまたは高圧側から順々に、マスター側とするスイッチング素子とこれに直列接続されるスレーブ側のスイッチング素子のエミッタ−コレクタ間電圧を検出し、
前記電圧バランス制御回路は、マスター側とスレーブ側の検出電圧の和を素子数で割った各スイッチング素子のエミッタ−コレクタ間電圧の平均値から、各スイッチング素子のエミッタ−コレクタ間の電圧を差し引いた電圧偏差を求め、その電圧偏差に基づき各スイッチング素子のゲート電流を補正することで互いのスイッチング素子のエミッタ−コレクタ間の電圧を補正し合い、各スイッチング素子の負担電圧をバランスさせることを特徴とする。
【発明の効果】
【００３２】
以上のとおり、本発明によれば、以下の効果がある。
【００３３】
（１）スイッチング損失の低減、スイッチング損失の偏りの低減
スイッチング素子はそのスイッチ状態を変化させる際、能動領域で動作することになるためスイッチング損失が発生する。過電圧発生時に電圧をクランプするようにゲートを制御する方式では、クランプ中も能動領域で動作することになるため、損失が増加する。さらに損失の増加はクランプ動作を行った素子だけになるので、複数の直列接続素子間で損失のアンバランスが発生する。
【００３４】
本発明で提案する電圧バランス回路では、スイッチング素子のターンオフタイミング自体が同期するため、理想的な状況下（電位差のフィードバックゲインが高く、完全に複数スイッチのスイッチング動作が同期した場合）では通常のスイッチング損失のみとなり、スイッチング損失の増加を抑制でき、また偏りも抑制できる。
【００３５】
（２）定常時の電圧アンバランス抑制が容易
非特許文献２の電圧検出回路（図１２参照）では、スイッチ１Ａ、１Ｂが定常的にオフの時、その半導体スイッチの電流遮断時の抵抗値のばらつきにより、電圧のアンバランスが発生するが、それに対する対処ができない。
【００３６】
本発明で提案する電圧バランス回路では、複数のスイッチング素子それぞれに並列に同等抵抗値で同等分圧比の分圧抵抗を並列接続する回路構成とすることで、その抵抗値が半導体スイッチのオフ状態時（遮断時）の抵抗値よりもある程度小さければ電圧のアンバランスを抑制できる。
【００３７】
（３）２つ以上の直列に対応できる
従来のマスタースレーブ方式では半導体スイッチの直列数は２つまでしか提案されていないが、本発明で提案する電圧バランス回路では、３直列以上の半導体スイッチング素子の電圧バランスができる。
【００３８】
（４）スイッチング動作のディレイを減少
従来の電圧検出回路で必要とした絶縁用パルストランスが不要になると共に電圧バランス制御の応答性を高めることができる。
【図面の簡単な説明】
【００３９】
【図１】実施形態１のマスタースレーブ方式の電圧バランス回路図。
【図２】Ｓ１のターンオフが早い場合の電圧バランス制御の電圧関係図。
【図３】Ｓ１のターンオフが遅い場合の電圧バランス制御の電圧関係図。
【図４】実施形態２の３直列半導体スイッチング素子の抵抗分圧回路図。
【図５】実施形態３の３直列半導体スイッチング素子の抵抗分圧回路図。
【図６】実施形態４の２直列半導体スイッチング素子の抵抗分圧回路図。
【図７】実施形態５の３直列半導体スイッチング素子の抵抗分圧回路図。
【図８】実施形態６の２直列半導体スイッチング素子の抵抗分圧回路図。
【図９】アクティブゲートコントロールによる電圧バランス回路の例。
【図１０】電圧フィードバックによる電圧バランス回路の例。
【図１１】マスタースレーブ方式の過電圧抑制回路の例。
【図１２】抵抗分圧回路による電圧検出回路の例。
【発明を実施するための形態】
【００４０】
（実施形態１）
図１は、直列接続した２直列半導体スイッチング素子のスイッチ回路に、マスタースレーブ方式の電圧バランス回路を適用した場合である。
【００４１】
図１における半導体スイッチング素子のゲートドライブ回路を説明する。２直列スイッチング素子（ＩＧＢＴ）Ｓ１、Ｓ２は、ゲートドライブ回路ＧＤ１、ＧＤ２によってそれぞれのゲート・エミッタ間にゲートドライブ信号が印加される。ゲートドライブ回路ＧＤ１、ＧＤ２は、それぞれの基準電位がスイッチング素子Ｓ１、Ｓ２のエミッタとなるよう、互いに独立した直流電圧源ＶCCおよび−ＶEEを設け、さらに絶縁回路ＩＳ１、ＩＳ２を通してゲート信号を取り込む。
【００４２】
図１における電圧バランス回路を説明する。抵抗分圧回路ＲＤ１は、分圧抵抗Ｒ１１，Ｒ１２の直列接続回路をスレーブ側のスイッチング素子Ｓ１のエミッタ−コレクタ間に並列接続する。抵抗分圧回路ＲＤ２は、分圧抵抗Ｒ２１，Ｒ２２の直列接続回路をマスター側のスイッチング素子Ｓ２のエミッタ−コレクタ間に並列接続する。これら抵抗分圧回路ＲＤ１，ＲＤ２は、スイッチング素子Ｓ１、Ｓ２の直列接続点を中点Ｎとしてスイッチング素子Ｓ１、Ｓ２のエミッタ−コレクタ間電圧ＶCE1、ＶCE2に比例した電圧を負担電圧Ｖ1、−Ｖ2としてそれぞれ検出する。
【００４３】
電圧バランス制御回路は、検出された両負担電圧の中点Ｎを基準電位として適当な電圧レベルに調整する電圧検出回路ＶＤ１、ＶＤ２と、両電圧検出回路ＶＤ１、ＶＤ２で検出する両負担電圧の電圧偏差ΔＶCEを求める差動増幅回路ＤＡＭＰと、電圧偏差ΔＶCEに応じた値でかつ電圧偏差ΔＶCEが零になる極性の電流ＩADJに変換し、この電流ＩADJをスレーブ側のスイッチング素子Ｓ１のゲート電流ＩG1として注入する電圧／電流変換回路ＶＡＣを備える。
【００４４】
上記の抵抗分圧回路と電圧バランス制御回路で構成する電圧バランス回路は、図２や図３に電圧関係図を示すように、電圧偏差ΔＶCEが零になるよう、スレーブ側のスイッチング素子Ｓ１の電圧が高ければ、そのゲート電圧を上昇させ、低ければそのゲート電圧を下降させ、スイッチング素子Ｓ１、Ｓ２の負担電圧ＶCE1,ＶCE2をバランスさせることができる。
【００４５】
以上の電圧バランス回路の特徴的な構成および作用効果を説明する。
【００４６】
（ａ）抵抗分圧回路ＲＤ１、ＲＤ２は、スイッチング素子Ｓ１、Ｓ２のエミッタ−コレクタ間電圧を分圧用抵抗Ｒ１１、Ｒ１２、Ｒ２１、Ｒ２２を使って検出する。このとき、抵抗Ｒ１１＝Ｒ２２、Ｒ１２＝Ｒ２１とし、スイッチング素子Ｓ１、Ｓ２それぞれに並列に同等抵抗値で同等分圧比の分圧抵抗を接続する回路構成とし、その分圧抵抗値が半導体スイッチのオフ状態時（遮断時）の抵抗値よりもある程度小さければ電圧アンバランスを抑制できる。
【００４７】
また、中点Ｎから見て高い電位側になる抵抗Ｒ１１の抵抗値＝抵抗Ｒ２２の抵抗値、低い電位側になる抵抗Ｒ１２の抵抗値＝抵抗Ｒ２１の抵抗値に設定し、抵抗Ｒ１１、Ｒ２２の抵抗値を抵抗Ｒ１２、Ｒ２１の抵抗値より大きく設定することで、抵抗Ｒ１２、Ｒ２１のそれぞれ両端に低レベルの検出電圧を得る。これにより、電圧検出回路ＶＤ１、ＶＤ２は、スイッチング素子Ｓ１のエミッタ（Ｓ２のコレクタ）を基準電位（中点Ｎ）に対してスイッチング素子Ｓ１、Ｓ２の電圧（分圧されて絶対値を小さくした電圧）を使って電圧を検出できる。
【００４８】
差動増幅回路ＤＡＭＰは電圧検出回路ＶＤ１、ＶＤ２それぞれの検出電圧を加算してその電圧偏差ΔＶCEを求め、電圧／電流変換回路ＶＡＣは電圧偏差ΔＶCEの大きさに応じた値でかつ電圧偏差ΔＶCEが零になる極性の電流に変換してスイッチング素子Ｓ１のゲートに電流を注入する。
【００４９】
したがって、スイッチング素子Ｓ１、Ｓ２の直列接続点（中点Ｎ）を基準として低レベル電圧でスイッチング素子Ｓ１、Ｓ２両方の電圧を検出することができ、しかも電圧検出に絶縁手段を介挿することなく、電圧検出回路ＶＤ１、ＶＤ２、差動増幅回路ＤＡＭＰ、電圧／電流変換回路ＶＡＣなどの制御電源の実現にはスイッチング素子Ｓ１、Ｓ２の直列接続点（中点Ｎ）を基準電位として構成できる。このため、従来の電圧検出回路で必要とした絶縁用パルストランスが不要になると共に電圧バランス制御の応答性を高めることができる。
【００５０】
（ｂ）スイッチング素子Ｓ１、Ｓ２が共にオンまたはオフ状態の定常時には、抵抗分圧回路ＲＤ１、ＲＤ２により検出する負担電圧は、スイッチング素子Ｓ１、Ｓ２のエミッタ−コレクタ間電圧ＶCE1、ＶCE2に比例した電圧（＝０または電源電圧ＶDC／２）を負担電圧としてそれぞれ検出するため、両者の電圧偏差ΔＶCEはゼロ（零）になる。そのため、スイッチング素子Ｓ１のゲートへの電流注入（吸収）が発生することなく、電圧のアンバランスも発生しない。
【００５１】
（ｃ）スイッチング過渡時（オン→オフ）には、両スイッチング素子Ｓ１、Ｓ２のターンオフタイミングのずれなどによって電圧バランス回路の差動増幅回路ＤＡＭＰには電圧偏差ΔＶCEが発生する。
【００５２】
このうち、スイッチング素子Ｓ１がＳ２より早くターンオフを開始した場合、差動増幅回路ＤＡＭＰには正の電圧偏差ΔＶCEに基づいて、注入電流ＩADJに正の電流を発生することで、スイッチング素子Ｓ１のターンオフ開始を遅くさせる。これにより、スイッチング素子Ｓ１のターンオフはスイッチング素子Ｓ２のターンオフに同期させる。すなわちスイッチングオフタイミングのずれを抑制することができる（図２参照）。
【００５３】
また、スイッチング素子Ｓ２がＳ１より早くターンオフを開始した場合、負の電圧偏差ΔＶCEが発生し、それに伴って負の注入電流ＩADJが流れることで、スイッチング素子Ｓ１のターンオフ開始を早める。これにより、スイッチング素子Ｓ２のターンオフはスイッチング素子Ｓ１のターンオフに同期させる。すなわちスイッチングオフタイミングのずれを抑制することができる（図３参照）。
【００５４】
これら事項により、能動領域になるスイッチングのタイミング自体を同期させることができ、理想的な状況下（電位差のフィードバックゲインが高く、完全に複数スイッチのスイッチング動作が同期した場合）では通常のスイッチング損失のみとなり、スイッチング損失の増加を抑制でき、またスイッチング損失の偏りも抑制できる。
【００５５】
（実施形態２）
図４は、本実施形態２による抵抗分圧回路を示す。この抵抗分圧回路による電圧バランス制御は、スイッチング素子の３以上の直列接続の場合で、スイッチング素子Ｓ３をマスターにＶ2とＶ3との電圧比較から求められる電圧偏差ΔＶからスイッチング素子Ｓ２のゲート電流を制御し，スイッチング素子Ｓ２をマスターにＶ1とＶ2との電圧比較から求められる電圧偏差ΔＶからスイッチング素子Ｓ１のゲート電流を制御し、各スイッチング素子Ｓ１、Ｓ２、Ｓ３の負担電圧をバランスさせる。同様に、４素子以上の場合も順々に一対のスイッチング素子間のエミッタ−コレクタ間電圧を比較し、スレーブ側のゲート電流を各々補正することで、３素子や４素子，…，ｎ素子直列接続の場合にも対応する。なお、補正の順番は、低圧側からでも高圧側からでもどちらでも良い。以下は３素子の例を説明する。
【００５６】
図４に示す３直列スイッチング素子の負担電圧を検出するための各抵抗値の設定は、以下の関係とするが、これらはあくまで設定例であり、このほかの抵抗分圧でも良い。
【００５７】
Ｒ１１＋Ｒ１２＝Ｒ２１＋Ｒ２２＋Ｒ２３＝Ｒ３１＋Ｒ３２
Ｒ１１：Ｒ１２＝（Ｒ２２＋Ｒ２３）：Ｒ２１
（Ｒ２１＋Ｒ２２）：Ｒ２３＝Ｒ３１：Ｒ３２
これら抵抗値の関係とすることで、抵抗Ｒ１２とＲ２１の電圧を比較してスイッチング素子Ｓ１のゲートを制御し、スイッチング素子Ｓ１とＳ２のスイッチングを同期させる。また、抵抗Ｒ２３とＲ３１の電圧を比較してスイッチング素子Ｓ２のゲートを制御し、スイッチング素子Ｓ２とＳ３のスイッチングを同期させる。スイッチング素子Ｓ２とＳ３が同期し、スイッチング素子Ｓ１とＳ２が同期すれば、スイッチング素子Ｓ１、Ｓ２、Ｓ３全てが同期する。
【００５８】
（実施形態３）
図５は、本実施形態３による抵抗分圧回路を示す。実施形態２では、直列接続半導体スイッチ素子の下からまたは上から順に電圧偏差を補正する例を示したが、本実施形態３では中間部位のマスター側のスイッチング素子Ｓ２を中心にして、検出電圧Ｖ1とＶ2を比較した電圧偏差でスイッチング素子Ｓ１を補正し、次いで検出電圧Ｖ23とＶ3を比較し、この電圧偏差でスイッチング素子Ｓ３を補正する。スイッチング素子Ｓ２を中心に両側にスイッチング素子を増やしていくことで、直列接続する素子数を増やしていくことができる。図５における各抵抗の抵抗値は、以下の関係とする。
【００５９】
Ｒ１１＋Ｒ１２＝Ｒ２１＋Ｒ２２＝Ｒ３１＋Ｒ３２
Ｒ１１：Ｒ１２＝Ｒ２２：Ｒ２１
Ｒ３１：Ｒ３２とＲ１：Ｒ２の比率は任意であるが、電圧Ｖ３とＶ２３を使った演算によってＶｃｅ２とＶｃｅ３の偏差が比較できる抵抗値に設定する。
【００６０】
Ｒ１＋Ｒ２＜＜（Ｒ２１＋Ｒ２２＋Ｒ３１＋Ｒ３２）ならば、スイッチング素子Ｓ１のエミッタ−コレクタ間に設けた抵抗Ｒ３は不要とし、そうでなければ（Ｒ１１＋Ｒ１２）：（Ｒ２１＋Ｒ２２＋Ｒ３１＋Ｒ３２）＝Ｒ３：（Ｒ１＋Ｒ２）に設定すると良い。
【００６１】
これら抵抗値の関係とすることで、抵抗Ｒ１２とＲ２１の電圧を比較してスイッチング素子Ｓ１のゲートを制御し、スイッチング素子Ｓ１をＳ２のスイッチングと同期させる。また、抵抗Ｒ３２とＲ２の電圧を比較してスイッチング素子Ｓ３のゲートを制御し、スイッチング素子Ｓ３をＳ２のスイッチングと同期させる。
【００６２】
実施形態２の抵抗分圧回路では、スイッチング素子Ｓ１が基準のスイッチング素子Ｓ３と同期するために、スイッチング素子Ｓ２とＳ３の同期を介していたが、本実施形態では同期動作を行う素子がそれぞれ直列基準と比較する形になっている点で異なり、同期の問題はない。
【００６３】
（実施形態４）
図６は、（ａ）に本実施形態４による抵抗分圧回路を示す。本実施形態４では、両素子ともにマスター、スレーブになり、互いにゲート電流を補正しあう。この補正は、図６の（ｂ）に矢印で示すように、お互いが近づくように補正する。
【００６４】
図６においては、マスター側とするスイッチング素子Ｓ１の抵抗Ｒ１２の電圧Ｖ1と、これに直列接続されるスレーブ側のスイッチング素子Ｓ２の抵抗Ｒ２１の電圧−Ｖ2を比較してスイッチング素子Ｓ１のゲートを制御し、スイッチング素子Ｓ１をＳ２のスイッチングと同期させる。抵抗Ｒ２３とＲ２の電圧Ｖ2，Ｖ12を比較してスイッチング素子Ｓ２のゲートを制御し、スイッチング素子Ｓ２をＳ１のスイッチングと同期させる。
【００６５】
本実施形態では、電圧バランス制御による負担電圧がそれぞれ互いに近づく方向へ動作するため、同期する力が強まりスイッチング素子Ｓ１とスイッチング素子Ｓ２との電圧が等しくなるための制御により応答性が向上する。また、必ずスイッチングタイミングに同期するようになるため、ゲート信号の変化→スイッチング素子が変化する間の遅延がばらつかないようになる。
【００６６】
なお、遅い方のスイッチング素子の電流偏差のゲインを高める制御を行っても実施形態４と同様に、スイッチング素子が変化する間の遅延がばらつかないようになる。
【００６７】
（実施形態５）
図７は、本実施形態５による抵抗分圧回路を示す。本実施形態５では、実施形態４において、３つの半導体スイッチング素子の多直列とした例を示すもので、スイッチング素子Ｓ２とＳ３は実施形態４と同様に互いに補正しあう制御を行い、スイッチング素子Ｓ１はＳ２をマスターにしてスイッチング素子Ｓ２の電圧に合わせるようにスイッチング素子Ｓ１のゲート電流を制御する。
【００６８】
図７においては、抵抗Ｒ１２とＲ２１の電圧を比較してスイッチング素子Ｓ１のゲートを制御し、スイッチング素子Ｓ１をＳ２のスイッチングと同期させる。抵抗Ｒ２３とＲ３１の電圧を比較してスイッチング素子Ｓ２のゲートを制御し、スイッチング素子Ｓ２をＳ３のスイッチングと同期させる。抵抗Ｒ３２とＲ２の電圧を比較してスイッチング素子Ｓ３のゲートを制御し、スイッチング素子Ｓ３をＳ２のスイッチングと同期させる。
【００６９】
なお、ｎ個の直列接続スイッチング素子Ｓ１，Ｓ２，Ｓ３，…，Ｓｎの電圧バランスには、低圧側からまたは高圧側から順々に、マスター側とするスイッチング素子とこれに直列接続されるスレーブ側のスイッチング素子のエミッタ−コレクタ間電圧を比較し、この電圧偏差でスレーブ側のゲート電流を補正し、該スレーブ側のスイッチング素子をマスター側とするスイッチング素子とこれに直列接続されるスイッチング素子をスレーブ側としてそのゲート電流を補正するという制御を繰り返し、各スイッチング素子の負担電圧をバランスさせる
（実施形態６）
図８は、本実施形態６による抵抗分圧回路を示す。本実施形態６では、実施形態４の変形で、実施形態４では互いに電圧を補正し合う方式であったが、本実施形態６ではそれぞれのスイッチング素子の電圧和を素子数で割った各素子のエミッタ−コレクタ間電圧の平均値から、各素子のエミッタ−コレクタ間の電圧を差し引いた電圧偏差を求め、その電圧偏差に基づきゲート電流を補正することで互いのスイッチング素子のエミッタ−コレクタ間の電圧を補正し合う。すなわち、平均値から電圧偏差を求めているところが、実施形態４と相違する。
【００７０】
図８においては、抵抗Ｒ１２とＲ２１の電圧和を直列接続数の２で割って［（Ｖ1＋Ｖ2）／２］、この除算値と抵抗Ｒ１２の電圧値［Ｖ1］を比較して求められた電圧偏差ΔＶ1でスイッチング素子Ｓ１のゲートを制御する。抵抗Ｒ２３にかかる電圧を直列接続数の２で割って［Ｖ23／２］、この除算値と抵抗Ｒ２２にかかる電圧値［Ｖ1］を比較して求められた電圧偏差ΔＶ2でスイッチング素子Ｓ２のゲートを制御する。図８における各抵抗の抵抗値は、以下の関係とする。
【００７１】
Ｒ１１＋Ｒ１２＝Ｒ２１＋Ｒ２２＝Ｒ１＝Ｒ２
Ｒ１１：Ｒ１２＝Ｒ２２：Ｒ２１
本実施形態は、互いにエミッタ−コレクタ間電圧ＶCE1とＶCE2の電圧平均値からそれぞれの素子にかかる電圧値を差し引いた電圧偏差を用いることで、互いに補正しあうが平均値に向けて補正し合うために制御上の干渉が起こり辛くなる利点がある。
【符号の説明】
【００７２】
１，１Ａ，１Ｂ，Ｓ１，Ｓ２，Ｓ３  半導体スイッチング素子
２Ａ，２Ｂ  コントローラ
ＩＳ１、ＩＳ２  絶縁回路
ＧＤ１，ＧＤ２  ゲートドライブ回路
ＲＤ１、ＲＤ２  抵抗分圧回路
ＶＤ１、ＶＤ２  電圧検出回路  
ＤＡＭＰ  差動増幅回路  
ＶＡＣ  電圧／電流変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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