(57)【特許請求の範囲】
【請求項１】
複数の第１共用ビアが形成された第１共用基板と、
複数の第２共用ビアが形成された第２共用基板と、
前記第１共用基板と第２共用基板の間に配置され、１つ以上のグループビアを含み、複数の第１共用ビア及び複数の第２共用ビアを電気的性質に応じてグループ化し、グループ毎に同じグループビアに連結するグループ化基板と、
個別の電子部品に形成された１つ以上の端子に対応するように形成され、前記複数の第１共用ビアと前記複数の第２共用ビアの全部または一部に連結される１つ以上の配線ビアを含むビルドアップ層と、
を含むプローブカード用セラミック基板。
【請求項２】
前記第１共用基板が複数の区域を有し、互いに異なる区域に形成され電気的性質が類似する前記第１共用ビアは互いに異なるグループビアに連結され、
前記第２共用基板が複数の区域を有し、互いに異なる区域に形成され電気的性質が類似する前記第２共用ビアは互いに異なるグループビアに連結される、請求項１に記載のプローブカード用セラミック基板。
【請求項３】
前記複数の第１共用ビア及び前記複数の第２共用ビアは、シグナル、接地の有無及びパワーからなる群より選択された１つ以上の電気的性質に応じてグループ化され、グループ毎に同じグループビアに連結される、請求項１に記載のプローブカード用セラミック基板。
【請求項４】
前記グループビアは、シグナルに関してグループ化された前記複数の第１共用ビア及び前記複数の第２共用ビアに連結されるシグナルビア、接地の有無に関してグループ化された前記複数の第１共用ビア及び前記複数の第２共用ビアに連結される接地ビア及びパワーに関してグループ化された前記複数の第１共用ビア及び前記複数の第２共用ビアに連結されるパワービアからなる群より選択された何れか１つである、請求項３に記載のプローブカード用セラミック基板。
【請求項５】
前記複数の第１共用ビア及び前記複数の第２共用ビアのうち、接地される第１共用ビア及び第２共用ビアは、接地ビアに連結される、請求項４に記載のプローブカード用セラミック基板。
【請求項６】
前記複数の第１共用ビア及び前記複数の第２共用ビアは、パワーの大きさに応じてグループ化され、互いに同じパワーを伝達する第１共用ビア及び第２共用ビアは互いに同じパワービアに連結される、請求項４に記載のプローブカード用セラミック基板。
【請求項７】
前記ビルドアップ層は、セラミックまたはポリイミドからなる、請求項１に記載のプローブカード用セラミック基板。
【請求項８】
前記第１共用基板が前記グループ化基板の上部に形成され、前記第２共用基板が前記グループ化基板の下部に形成され、
前記ビルドアップ層は、前記第１共用基板の上部、前記第２共用基板の下部、または、前記上部及び前記下部の両方に形成される、請求項１に記載のプローブカード用セラミック基板。
【請求項９】
前記グループ化基板の厚さは１ｍｍ〜５ｍｍである、請求項１に記載のプローブカード用セラミック基板。
【請求項１０】
前記第１共用基板及び前記第２共用基板の厚さはそれぞれ４０μｍ〜５００μｍである、請求項１に記載のプローブカード用セラミック基板。
【請求項１１】
前記電子部品は、プローブカード用印刷回路基板または半導体素子である、請求項１に記載のプローブカード用セラミック基板。
【請求項１２】
複数のグループビアが形成されたグループ化基板を設ける段階と、
前記グループ化基板の上部及び下部に、複数の第１共用ビアが形成された第１共用基板と複数の第２共用ビアが形成された第２共用基板をそれぞれ積層し、前記複数の第１共用ビア及び前記複数の第２共用ビアを電気的性質に応じてグループ化し、グループ毎に同じグループビアに連結する段階と、
個別の電子部品に形成された１つ以上の端子に対応し、前記複数の第１共用ビアと前記複数の第２共用ビアの全部または一部に連結される１つ以上の配線ビアを含むビルドアップ層を形成する段階と、
を含むプローブカード用セラミック基板の製造方法。
【請求項１３】
前記第１共用基板が複数の区域を有し、互いに異なる区域に形成され電気的性質が類似する前記第１共用ビアは互いに異なるグループビアに連結され、
前記第２共用基板が複数の区域を有し、互いに異なる区域に形成され電気的性質が類似する前記第２共用ビアは互いに異なるグループビアに連結される、請求項１２に記載のプローブカード用セラミック基板の製造方法。
【請求項１４】
前記複数の第１共用ビア及び前記複数の第２共用ビアを、シグナル、接地の有無及びパワーからなる群より選択された１つ以上の電気的性質に応じてグループ化し、グループ毎に同じグループビアに連結する、請求項１２に記載のプローブカード用セラミック基板の製造方法。
【請求項１５】
前記グループビアは、シグナルに関してグループ化された前記複数の第１共用ビア及び前記複数の第２共用ビアに連結されるシグナルビア、接地の有無に関してグループ化された前記複数の第１共用ビア及び前記複数の第２共用ビアに連結される接地ビア及びパワーに関してグループ化された前記複数の第１共用ビア及び前記複数の第２共用ビアに連結されるパワービアからなる群より選択された何れか１つである、請求項１４に記載のプローブカード用セラミック基板の製造方法。
【請求項１６】
前記複数の第１共用ビア及び前記複数の第２共用ビアのうち、接地される第１共用ビア及び第２共用ビアは、接地ビアに連結される、請求項１５に記載のプローブカード用セラミック基板の製造方法。
【請求項１７】
前記複数の第１共用ビア及び前記複数の第２共用ビアは、パワーの大きさに応じてグループ化され、互いに同じパワーを伝達する第１共用ビア及び第２共用ビアは互いに同じパワービアに連結される、請求項１５に記載のプローブカード用セラミック基板の製造方法。
【請求項１８】
前記ビルドアップ層は、セラミックまたはポリイミドからなる、請求項１３に記載のプローブカード用セラミック基板の製造方法。
【請求項１９】
前記第１共用基板の上部、前記第２共用基板の下部、または、前記上部及び前記下部の両方にビルドアップ層を形成する、請求項１２に記載のプローブカード用セラミック基板の製造方法。
【請求項２０】
前記電子部品は、プローブカード用印刷回路基板または半導体素子である、請求項１２に記載のプローブカード用セラミック基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプローブカード用セラミック基板及びその製造方法に関し、より具体的には、多様な製品に適用でき、耐久性に優れたプローブカード用セラミック基板及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体素子はウェハ（ｗａｆｅｒ）上にパターン（ｐａｔｔｅｒｎ）を形成するファブリケーション（Ｆａｂｒｉｃａｔｉｏｎ）工程とパターンが形成されたウェハをそれぞれの素子に組立てるアセンブリー（Ａｓｓｅｍｂｌｙ）工程により製造される。
【０００３】
ファブリケーション工程済みの半導体素子には、アセンブリー工程を開始する前に、ウェハに形成されたそれぞれの素子に対して電気的特性を検査するＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ  Ｄｉｅ  Ｓｏｒｔｉｎｇ）工程を行うようにする。
【０００４】
ここで、ＥＤＳ工程とは、ウェハに形成された素子の中から不良素子を判別するために行われる工程である。このようなＥＤＳ工程では、ウェハ上の素子に電気的信号を印加し、素子から出力される電気的信号を分析して素子の不良有無を判定する検査装置を主に使用する。
【０００５】
半導体素子の検査装置としては、素子の不良有無を判定し、半導体素子と検査装置間の電気的信号を伝達するためにプローブカードを使用することができる。プローブカードにはプローブカード用基板と１つ以上の探針が含まれる。
【０００６】
上記探針はウェハ上の素子に連結されたパッドに接触させることができる。半導体素子検査装置はプローブカードの基板に連結されたプローブカードの探針を介して素子のパッドと電気的信号を交換することで素子の不良有無を判定する。
【０００７】
従来、プローブカードを製作するためには、個別の半導体素子とテストの要求条件に応じて別途に設計して製造しなければならなかった。
【０００８】
このような煩わしさを解消するために、複数のビアが形成されたプローブカードを予め製作した後、プローブカード上に半導体素子とテストの要求条件に応じて個別の配線層を形成し、それぞれの要求に応じて製作した。
【０００９】
上記のような過程において全ての製品に適用させるための複数のビアがプローブカードに形成されるようになるが、ビアの数が多くなるほどプローブカード基板の強度は低下するという問題点が発生した。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】韓国公開特許第２００９−００２７３５３号公報
【特許文献２】特開２００９−０７５０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、多様なプローブカードに適用でき、優れた耐久性を有するプローブカード用セラミック基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によるプローブカード用セラミック基板は、複数の第１共用ビアが形成された第１共用基板と、複数の第２共用ビアが形成された第２共用基板と、第１共用基板と第２共用基板の間に配置され、１つ以上のグループビアを含み、複数の第１共用ビア及び複数の第２共用ビアを電気的性質に応じてグループ化し、グループ毎に同じグループビアに連結するグループ化基板と、個別の電子部品に形成された１つ以上の端子に対応するように形成され、上記複数の第１共用ビアと第２共用ビアの全部または一部に連結される１つ以上の配線ビアを含むビルドアップ層とを含む。
【００１３】
上記第１及び第２共用基板を１つ以上の区域に分割し、互いに異なる区域に形成された第１共用ビア及び第２共用ビアは、電気的性質が類似しても互いに異なるグループビアに連結されることができる。
【００１４】
上記グループビアは、シグナルビア、接地ビア及びパワービアからなる群より選択された何れか１つであることができる。
【００１５】
上記複数の第１及び第２共用ビアは、シグナル（ｓｉｇｎａｌ）、接地の有無及びパワー（ｐｏｗｅｒ）からなる群より選択された１つ以上の電気的性質に応じてグループ化され、グループ毎に同じシグナルビア、接地ビアまたはパワービアに連結されることができる。
【００１６】
上記複数の第１及び第２共用ビアのうち接地される第１及び第２共用ビアは接地ビアに連結されることができる。
【００１７】
上記複数の第１及び第２共用ビアは、パワーの大きさに応じてグループ化され、互いに同じパワーを伝達する第１及び第２共用ビアは互いに同じパワービアに連結されることができる。
【００１８】
上記ビルドアップ層は、セラミックまたはポリイミドからなることができる。
【００１９】
上記ビルドアップ層は、第１共用基板の上部、第２共用基板の下部、または、上下部の両方に形成されることができる。
【００２０】
上記グループ化基板の厚さは１ｍｍ〜５ｍｍであることができる。
【００２１】
上記第１及び第２共用基板の厚さはそれぞれ４０μｍ〜５００μｍであることができる。
【００２２】
上記電子部品は、プローブカード用印刷回路基板または半導体素子であることができる。
【００２３】
本発明の他の実施形態によるプローブカード用セラミック基板の製造方法は、複数の複数のグループビアが形成されたグループ化基板を設ける段階と、グループ化基板の上部及び下部に、複数の第１共用ビアが形成された第１共用基板と複数の第２共用ビアが形成された第２共用基板をそれぞれ積層し、上記第１及び第２共用ビアの電気的性質に応じてグループ化し、グループ毎に同じグループビアに連結する段階と、個別の電子部品に形成された１つ以上の端子に対応し、上記複数の第１共用ビアと第２共用ビアの全部または一部に連結される１つ以上の配線ビアを含むビルドアップ層を形成する段階とを含む。
【００２４】
上記第１及び第２共用基板を１つ以上の区域に分割し、互いに異なる区域に形成された第１共用ビア及び第２共用ビアは、電気的性質が類似しても互いに異なるグループビアに連結されることができる。
【００２５】
上記グループビアは、シグナルビア、接地ビア及びパワービアからなる群より選択された何れか１つであることができる。
【００２６】
上記複数の第１及び第２共用ビアは、シグナル（ｓｉｇｎａｌ）、接地の有無及びパワー（ｐｏｗｅｒ）からなる群より選択された１つ以上の電気的性質に応じてグループ化し、グループ毎に同じシグナルビア、接地ビアまたはパワービアに連結することができる。
【００２７】
上記複数の第１及び第２共用ビアのうち接地される第１及び第２共用ビアは、接地ビアに連結されることができる。
【００２８】
上記複数の第１及び第２共用ビアは、パワーの大きさに応じてグループ化され、互いに同じパワーを伝達する第１及び第２共用ビアは互いに同じパワービアに連結されることができる。
【００２９】
上記ビルドアップ層は、セラミックまたはポリイミドからなることができる。
【００３０】
上記第１共用基板の上部、第２共用基板の下部、または、上下部の両方にビルドアップ層を形成することができる。
【００３１】
上記電子部品は、プローブカード用印刷回路基板または半導体素子であることができる。
【発明の効果】
【００３２】
本発明の一実施形態によると、多様なプローブカードに適用できる共用基板を予め製作することができるため、製造時間が短縮され、優れた融通性を有する共用化基板を製造することができる。
【００３３】
これにより、プローブカードの製造コストを下げ、製造効率を向上させることができる。
【００３４】
また、本発明の一実施形態によると、プローブカード用セラミック基板の強度を強化することで、プローブカードに適用時に信頼性を高めることができるプローブカード用セラミック基板及びその製造方法を提供することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態によるプローブカード用共用化基板の断面を示す図面である。
【図２】本発明の一実施形態により、プローブカード用印刷回路基板の複数の端子に連結されたプローブカード用セラミック基板を示す概略図である。
【図３ａ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程の流れ図である。
【図３ｂ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程の流れ図である。
【図３ｃ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程の流れ図である。
【図３ｄ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程の流れ図である。
【図３ｅ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程の流れ図である。
【図３ｆ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程の流れ図である。
【図３ｇ】本発明の一実施形態によるプローブカード用セラミック基板の製造方法を示す工程の流れ図である。
【発明を実施するための形態】
【００３６】
以下では、添付の図面を参照して本発明が属する技術分野で通常の知識を有する者が容易に発明を実施できるように本発明の実施形態を詳しく説明する。しかし、本発明は様々な他の形態に具現されることができ、ここで説明する実施形態に限定されない。また、本発明を明確に説明するために、説明と関係のない部分は図面から省略し、明細書全体において、類似する部分に対しては類似する図面符号を用いる。
【００３７】
図１は本発明の一実施形態によるプローブカード用共用化基板の断面を示す図面であり、図２は本発明の一実施形態により、プローブカード用印刷回路基板の複数の端子に連結されたプローブカード用セラミック基板を示す概略図である。
【００３８】
以下、図１及び図２を参照し、本発明の一実施形態によるプローブカード用セラミック基板について説明する。
【００３９】
本発明の一実施形態によるプローブカード用セラミック基板は、複数の第１共用ビア１０１、１０２、１０３が形成された第１共用基板１０と、複数の第２共用ビア２０１、２０２、２０３が形成された第２共用基板２０と、第１共用基板と第２共用基板の間に配置され、１つ以上のグループビアを含み、複数の第１共用ビア及び複数の第２共用ビアを電気的性質に応じてグループ化して１つ以上のグループビア３００、３０１、３０２に連結するグループ化基板３０と、個別の電子部品に形成された１つ以上の端子に対応するように形成され、上記複数の第１共用ビアと第２共用ビアの全部または一部に連結される１つ以上の配線ビアを含むビルドアップ層８０とを含む。
【００４０】
図１を参照すると、本発明の一実施形態による共用化基板は、複数の第１共用ビア１０１、１０２、１０３、１０５、１０６が形成された第１共用基板１０と、複数の第２共用ビア２０１、２０２、２０３、２０５、２０６が形成された第２共用基板２０で構成されることができる。
【００４１】
上記第１共用基板１０と第２共用基板２０には、全てのプローブカードに適用できるよう複数の共用ビアが一定の間隔で離隔されて形成されており、個別の電子部品に応じて１つ以上の共用ビアが選択されて使用され得る。
【００４２】
上記第１共用基板１０と第２共用基板２０は、全ての電子部品に適用できるよう予め製作されて設けられることができ、個別の電子部品の種類に関係なく適用できる。
【００４３】
本発明の一実施形態によると、これに限定されないが、上記電子部品は、半導体にセラミック基板を連結するためのプローブカード用印刷回路基板であってもよく、またはテストのための半導体素子が使用されてもよい。
【００４４】
個別のプローブカードに適用させるためには、個別の印刷回路基板に形成された端子に対応する位置に配線ビアまたはパターンがセラミック基板に形成されていなければならない。
【００４５】
本発明の一実施形態によると、上記のような共用化基板は、全てのプローブカードに適用できる複数のビアが形成されているため、１層または２層のビルドアップ層を形成することで半導体素子またはプローブカード用印刷回路基板のような個別の電子部品に形成された端子に対応する位置に配線ビアが形成されることができる。
【００４６】
本発明の一実施形態によると、上記第１共用基板１０及び第２共用基板２０は１層以上のセラミック層が積層されて形成でき、上記第１及び第２共用基板には個別の電子部品に適用させるためのビルドアップ（ｂｕｉｌｄ−ｕｐ）工程をさらに行うことができ、印刷回路基板のような基板に付着される工程を経て半導体テスト工程に適用できる。
【００４７】
従って、第１共用基板１０及び第２共用基板２０は耐久性に優れた基板からなることが好ましいが、そうでない場合は、追加的なビルドアップ工程または印刷回路基板に付着する工程において共用基板が破壊されたり変形される恐れがある。
【００４８】
基板におけるビアの数が多くなるほど基板の強度は低下する。しかし、共用基板の場合は、ビアの数が少ないと多様なプローブカードに適用できなくなるため、ビアの数を増やすことが好ましい。しかし、ビアの数が多くなるほど共用基板の強度は低下するようになる。
【００４９】
そのため、本発明の一実施形態によると、上記第１共用基板１０と第２共用基板２０の間にビアの数を最適化したグループ化基板３０が形成されることができる。
【００５０】
グループ化基板３０とは、ビアの数を最適化したものであり、複数の共用ビアをその電気的性質に応じてグループ化し、同じグループに属する共用ビアを１つのグループビアに連結する方法によりビアの数を減らした基板である。
【００５１】
従って、本発明の一実施形態によると、ビアの数をグループ化を通じて最小限に抑えることができ、基板の強度を強化し、かつ、グループ化基板３０が第１共用基板１０と第２共用基板２０の間に配置されるため表面に露出する複数の共用ビアの数を維持することができる。
【００５２】
本発明の一実施形態によると、複数の共用ビアをグループ化するために、第１及び第２共用ビアをグループ化し、グループ毎に同じグループに属する第１及び第２共用ビアを同じグループビアに連結することができる。
【００５３】
本発明の一実施形態によると、上記グループビアは、基板全体にわたって第１及び第２共用ビアの電気的性質に応じてグループ化されて連結されるものであり、同じ電気的性質を有する共用ビアは１つのグループビアに連結されることができる。
【００５４】
図２を参照すると、第１共用基板または第２共用基板の位置によってＡ、Ｂ及びＣ区域に分割し、Ａ区域に属するＡ区域グループビア３００、３０１、３０２、Ｂ区域に属するＢ区域グループビア３１０、３１１、３１２及びＣ区域に属するＣ区域グループビア３２０、３２１に区別できる。
【００５５】
上記Ａ区域に属する第１及び第２共用ビアはＡ区域グループビア３００、３０１、３０２に連結され、Ｂ区域に属する第１及び第２共用ビアはＢ区域グループビア３１０、３１１、３１２に連結されることができる。
【００５６】
複数の共用ビアは、シグナルが送受信されるビア、接地端子に連結されるビア、及びパワーが転送されるビアに分けられる。また、上記複数の共用ビアは、シグナル、接地、パワーのような電気的性質に応じてグループ化できる。
【００５７】
本発明の一実施形態によると、上記グループビアは、シグナルビア、接地ビア及びパワービアからなる群より選択された何れか１つであることができる。
【００５８】
また、上記第１及び第２共用ビアは、シグナル、接地及びパワーのような電気的性質を有し、その電気的性質に応じてグループ化されることができる。
【００５９】
本発明の一実施形態によると、上記複数の第１及び第２共用ビアは、シグナル（ｓｉｇｎａｌ）、接地の有無、及びパワー（ｐｏｗｅｒ）からなる群より選択された１つ以上の電気的性質に応じてグループ化され、グループ毎にシグナルビア、接地ビア及びパワービアに連結されることができる。
【００６０】
より具体的には、上記複数の第１及び第２共用ビアは、シグナルに応じてグループ化され、互いに同じシグナルを入出力する第１及び第２共用ビアは互いに同じシグナルビアに連結されることができる。
【００６１】
本発明の一実施形態によると、第１シグナルを入出力できるＡ区域の１つ目の第１共用ビア１０１、２つ目の第１共用ビア１０２、３つ目の第１共用ビア１０３及び４つ目の第１共用ビアは、同じ第１シグナルビア３００に連結されることができる。
【００６２】
また、第１シグナルと異なる第２シグナルを入出力できるＡ区域の８つ目の第１共用ビア１０８と９つ目の第１共用ビア１０９は、同じ第２シグナルビア３０２に連結されることができる。
【００６３】
一方、第２共用ビアは第１共用ビアと対称となるようにグループビアに連結されることができる。即ち、Ａ区域の１つ目の第２共用ビア２０１、２つ目の第２共用ビア２０２、３つ目の第２共用ビア２０３及び４つ目の第２共用ビア２０４は、同じ第１シグナルビア３００に連結されることができる。しかし、必ずこれに限定されるものではなく、非対称的にグループビアに連結されてもよい。
【００６４】
また、本発明の一実施形態によると、上記複数の第１及び第２共用ビアのうち接地される第１及び第２共用ビアは、接地ビアに連結されることができる。
【００６５】
図１を参照すると、Ａ区域の５つ目の第１共用ビア１０５、６つ目の第１共用ビア１０６及び７つ目の第１共用ビアは第１接地ビア３０１に連結されることができる。
【００６６】
本発明の一実施形態によると、第１及び第２共用ビアが第１及び第２共用基板の互いに異なる区域に配置された場合、電気的性質が類似していて互いに異なるグループビアに連結されることができる。
【００６７】
即ち、Ａ区域の５つ目の第１共用ビア１０５とＢ区域の８つ目の第１共用ビア１１８はいずれも接地されるが、Ａ区域の５つ目の第１共用ビア１０５は第１接地ビア３０１に連結され、Ｂ区域の８つ目の第１共用ビア１１８は第２接地ビア３１２に連結されることができる。
【００６８】
即ち、電気的性質が類似している共用ビアが配置された位置によって互いに異なるグループビアに連結されることができる。
【００６９】
本発明のさらに他の実施形態によると、上記複数の第１及び第２共用ビアは、パワーの大きさに応じてグループ化され、互いに同じパワーを伝達する第１及び第２共用ビアは互いに同じパワービアに連結されることができる。
【００７０】
図１を参照すると、Ｂ区域の１つ目の第１共用ビア１１１、２つ目の第１共用ビア１１２及び３つ目の第１共用ビア１１３は直流電圧が印加されるビアとして、いずれも第１パワービア３１０に連結されることができる。
【００７１】
また、Ｂ区域の４つ目の第１共用ビア１１４、５つ目の第１共用ビア、６つ目の第１共用ビア及び７つ目の第１共用ビアは、直流電圧が印加されても１つ目の第１共用ビア１１１とは異なる大きさの電圧が印加されるため、第２パワービア３１１に連結されることができる。
【００７２】
例えば、Ｃ区域の１つ目の第１共用ビアと２つ目の第１共用ビアは１．５Ｖの直流電圧が印加されるビアとして、第３パワービア３２０に連結されることができる。また、Ｃ区域の３つ目の第１共用ビア、４つ目の第１共用ビア及び５つ目の第１共用ビアは３．０Ｖの直流電圧が印加されるビアとして、第４パワービア３２１に連結されることができる。即ち、互いに異なる大きさのパワーを伝達する場合、互いに異なるパワービアに連結されることができる。
【００７３】
本発明の一実施形態により製造された第１共用基板、第２共用基板及びグループ化基板からなる共用化基板は予め製作されることができる。また、第１共用基板及び第２共用基板に複数の第１及び第２共用ビアが形成されているため、全てのプローブカードに適用できる状態に予め製作されて設けられることができる。
【００７４】
これにより、プローブカード用セラミック基板における共用化基板の大量生産が可能となり、個別のプローブカードに適用させるための簡単な工程を行うだけで済むことから、製品の適用融通性が増加する。よって、製造コストが削減されたり、製造時間が短縮されたり、製造効率性が増加するようになる。
【００７５】
個別のプローブカードに適用させるために、上記共用化基板の上部または下部に第１ビルドアップ層８０または第２ビルドアップ層９０を形成することができる。
【００７６】
図３ｆは本発明の一実施形態により、共用化基板の上部に第１ビルドアップ層８０が形成されたプローブカード用セラミック基板を示す図面であり、図３ｇは共用化基板の上部及び下部にそれぞれ第１ビルドアップ層８０及び第２ビルドアップ層９０が形成されたプローブカード用セラミック基板を示す図面である。
【００７７】
上記ビルドアップ層は、個別のプローブカードに応じて複数の配線回路を含むことができ、個別のプローブカード用印刷回路基板２０００に適用させるために、上記共用化基板に形成された複数の共用ビアの全部または一部と印刷回路基板の端子と連結される配線ビアを含むことができる。
【００７８】
プローブカード用印刷回路基板２０００の第１シグナルが送信及び受信される第１シグナル端子Ｓ１は、パッドＰを介してそれぞれ第２配線ビア８０２に連結できる。
【００７９】
ここで、個別のプローブカード用印刷回路基板２０００に適用させるために、１つ目の第１共用ビア１０１、２つ目の第１共用ビア１０２及び３つ目の第１共用ビア１０３は使用されなくてもよい。個別のプローブカード用印刷回路基板２０００の配置及び構成に応じて複数の第１共用ビアの一部のみを選択できる。
【００８０】
本発明の一実施形態によると、個別のプローブカード用印刷回路基板２０００の１つ目の第１グラウンド端子Ｇ１１及び２つ目の第１グラウンド端子Ｇ１２はそれぞれ第３配線ビア８０３及び第４配線ビア８０４に連結されることができる。
【００８１】
また、上記第３配線ビア８０３及び第４配線ビア８０４はそれぞれＡ区域の５つ目の第１共用ビアと７つ目の第１共用ビアに電気的に連結され、結果的に第１接地ビア３０１に連結されることができる。
【００８２】
また、上記第１接地ビア３０１は複数の第２共用ビアに連結され、第２共用ビアのパッドＰ’に形成されたプローブ（図示せず）により上記プローブカードのテストが行われることができる。
【００８３】
また、図３ｇに示すように、第２共用ビア上に第２ビルドアップ層による複数の配線ビアが形成された場合、第２ビルドアップ層の配線ビアに形成されたプローブ（図示せず）によりプローブカードのテストが行われることができる。
【００８４】
同様に、プローブカード用印刷回路基板に形成された１つ目の第２シグナル端子Ｓ２は、第５配線ビアと連結され、第２シグナルビア３０２に電気的に連結されることができる。
【００８５】
本発明の一実施形態によると、上記ビルドアップ層は、セラミックまたはポリイミドからなることができる。
【００８６】
上記ビルドアップ層は、製作済みの共用化基板上に形成されるため、共用化基板と同じ物質であるセラミックからなるセラミック基板を積層してビルドアップ層を形成することができる。
【００８７】
本発明の他の実施形態によると、共用化基板の上部及び／または下部、即ち、第１共用基板１０の上部、第２共用基板２０の下部、または、上下部の両方にポリイミドでビルドアップ層を形成でき、ポリイミド層を形成する場合、別途の焼成過程を行うことなく、簡単な方法でビルドアップ層を形成できる。
【００８８】
本発明の一実施形態によると、上記ビルドアップ層は共用化基板の上部、下部または上下部に形成されることができる。即ち、共用基板１０の上部、第２共用基板２０の下部、または、上下部の両方にビルドアップ層を形成でき、個別のプローブカードにおいて必要な共用ビアのみを選択して１つ以上の配線ビアで連結できる。
【００８９】
本発明の一実施形態によると、上記グループ化基板の厚さは、１ｍｍ〜５ｍｍであることが好ましい。
【００９０】
上記グループ化基板の厚さが１ｍｍ未満であると、グループ化基板の厚さが過度に薄くなって基板の強度が低くなり、５ｍｍを超過すると、グループ化プローブカードの厚さが過度に厚くなるという問題があるためである。
【００９１】
本発明の他の実施形態によると、上記第１及び第２共用基板の厚さは、それぞれ４０μｍ〜５００μｍであることが好ましい。
【００９２】
上記第１及び第２共用基板の厚さが４０μｍ未満であると、第１及び第２共用化基板を成形し難くなり、５００μｍを超過すると、基板の強度が弱くなるためである。
【００９３】
図３を参照し、本発明の一実施形態によるプローブカード用セラミック基板の製造方法について説明する。
【００９４】
本発明の一実施形態によるプローブカード用セラミック基板は、複数の第１共用ビアが形成された第１共用基板、複数の第２共用ビアが形成された第２共用基板及び複数のグループビアが形成されたグループ化基板を設ける段階と、第１共用基板、グループ化基板及び第２共用基板の順に、上記第１及び第２共用ビアの電気的性質に応じてグループ化し、グループ毎に同じグループビアに連結するように積層する段階と、個別の電子部品に合わせて上記複数の第１と第２共用ビアの全部または一部と連結され、上記電子部品と電気的に連結される１つ以上の配線ビアを含むビルドアップ層を形成する段階とを含む。
【００９５】
図３ａを参照すると、複数のグループビア３００、３１０、３２０が形成されたグループ化基板を設ける。
【００９６】
上記グループ化基板はＨＴＣＣ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｆｉｒｅｄ  Ｃｅａｍｉｃｓ：高温同時焼成セラミック）、またはＬＴＣＣ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｃｏｆｉｒｅｄ  Ｃｅｒａｍｉｃｓ：低温同時焼成セラミック）で製造されることができる。
【００９７】
本発明の一実施形態によると、一定の厚さと幅を有する低温焼結用誘電体の厚膜フィルムがロールに巻かれた形態で供給され、スリット（ｓｌｉｔｔｉｎｇ）工程により厚膜フィルムを切断し、所望の厚さを有するように積層して積層体を形成することができる。
【００９８】
上記積層体にパンチング方式またはレーザー方式により適する大きさのビアホールを形成することができ、層間を電気的に連結するために、導電性ペーストでビアホールを充填して複数のグループビア３００、３１０、３２０を形成することができる。
【００９９】
グループビア３００が形成されたグループ化基板３０の上部及び下部には、複数の第１配線パターン４０、４１及び第２配線パターン５０、５１を形成することができる。
【０１００】
第１配線パターン４０、４１と第２配線パターン５０、５１は複数のグループビア上に形成され、グループビアと後に積層される第１共用ビア及び第２共用ビアを電気的に連結させることができる。
【０１０１】
本発明の一実施形態によると、上記グループ化基板の厚さは１ｍｍ〜５ｍｍであることが好ましい。
【０１０２】
上記グループ化基板の厚さが１ｍｍ未満であると、グループ化基板の厚さが過度に薄くなって基板の強度が低くなり、５ｍｍを超過すると、プローブカードの厚さが過度に厚くなるという問題があるためである。
【０１０３】
その次、上記グループ化基板の上部及び下部にそれぞれ第１共用ビア１０１、１０２、１０３が形成された第１共用基板１０と第２共用ビア２０１、２０２、２０３が形成された第２共用基板２０を積層することができる。
【０１０４】
図１を参照すると、上記第１及び第２共用基板１０、２０を１つ以上の区域Ａ、Ｂ、Ｃに分割し、互いに異なる区域に形成された第１共用ビア及び第２共用ビアは、電気的性質が類似しても互いに異なるグループビアに連結されることができる。
【０１０５】
上記グループビアは、シグナルビア、接地ビア及びパワービアからなる群より選択された何れか１つであることができる。
【０１０６】
上記複数の第１及び第２共用ビアは、シグナル（ｓｉｇｎａｌ）、接地の有無及びパワー（ｐｏｗｅｒ）からなる群より選択された１つ以上の電気的性質に応じてグループ化され、グループ毎にシグナルビア、接地ビアまたはパワービアに連結されることができる。
【０１０７】
上記複数の第１及び第２共用ビアは、シグナルに応じてグループ化され、互いに異なるシグナルを入出力する第１及び第２共用ビアは互いに異なるシグナルビアに連結されることができる。
【０１０８】
上記複数の第１及び第２共用ビアのうち接地される第１及び第２共用ビアは、接地ビアに連結されることができる。
【０１０９】
上記複数の第１及び第２共用ビアは、パワーの大きさに応じてグループ化され、互いに同じパワーを伝達する第１及び第２共用ビアは互いに同じパワービアに連結されることができる。
【０１１０】
本発明の他の実施形態によると、上記第１及び第２共用基板の厚さはそれぞれ４０μｍ〜５００μｍであることが好ましい。
【０１１１】
上記第１及び第２共用基板の厚さが４０μｍ未満であると、第１及び第２共用化基板を成形し難くなり、５００μｍを超過すると、基板の強度が弱くなるためである。
【０１１２】
本発明の一実施形態による第１共用基板１０、第２共用基板２０及びグループ化基板３０を含む共用化基板は、上部及び下部に複数の共用ビアが形成され、内部に形成されるグループ化基板をよって複数の共用ビアをグループ化し、ビアの数を減らすことができる。
【０１１３】
これにより、基板の強度を強化でき、さらに、基板の上下部には全ての電子部品に適用できるよう複数の共用ビアを維持できる。
【０１１４】
即ち、耐久性に優れる上、融通性も高い共用化基板を製造することができる。
【０１１５】
図３ｅ及び図３ｆを参照すると、本発明の上記共用化基板の上部及び／または下部にビルドアップ層を形成することができる。
【０１１６】
図３ｅを参照すると、共用化基板の上部に第１ビルドアップ層８０を形成することができる。上記第１ビルドアップ層８０に複数のビアホールをパンチングしビアホールに導電性ペーストを充填することで、導電性ビアである複数の第１配線ビア８０２、８０３を形成できる。
【０１１７】
また、図３ｆを参照すると、上記第１配線ビア８０２、８０３上に複数のパッドＰを形成でき、以後、上記パッドはプローブカード用印刷回路基板に形成された複数の端子と連結されることができる。
【０１１８】
この場合、第２共用基板に形成された第２共用ビアにプローブを形成でき、プローブが形成された印刷回路基板にテスターを連結することで工程済み半導体電子部品のテストを行うことができる。
【０１１９】
図３ｇを参照し、本発明の他の実施形態によると、上記共用化基板の上部及び下部には第１ビルドアップ層８０と第２ビルドアップ層９０を形成することができる。
【０１２０】
第２ビルドアップ層９０は複数の第２共用ビアのうち必要な共用ビアのみを露出させることができ、第２ビルドアップ層９０に形成された配線ビアにプローブを形成することで工程済み半導体素子のテストを行うことができる。
【図１】
0005774332.tif 000002
【図２】
0005774332.tif 000003
【図３ａ】
0005774332.tif 000004
【図３ｂ】
0005774332.tif 000005
【図３ｃ】
0005774332.tif 000006
【図３ｄ】
0005774332.tif 000007
【図３ｅ】
0005774332.tif 000008
【図３ｆ】
0005774332.tif 000009
【図３ｇ】
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