(57)【特許請求の範囲】
【請求項１】
製品ＦＰＧＡに形成される検証対象回路の動作を観測する評価システムにおいて、
前記製品ＦＰＧＡが搭載され実用に供される製品ボードと、
前記検証対象回路と論理的に等価な等価検証対象回路が形成される観測用ＦＰＧＡが搭載される評価ボードと、
前記製品ボードと前記評価ボードとの間に接続されるインターフェースとを備え、
前記製品ＦＰＧＡは、前記製品ボードの実動作状態において前記検証対象回路に入力される入力信号を取得する信号取得回路を備え、
前記観測用ＦＰＧＡは、前記等価検証対象回路の内部信号を取得する第１内部信号取得回路を備え、
前記評価ボードは、前記インターフェースを介して受信する前記入力信号に応じて前記等価検証対象回路が動作状態である場合の、前記第１内部信号取得回路により取得される前記内部信号を格納する記憶回路を備え、
前記記憶回路に格納される前記内部信号の論理検証を行うことを特徴とする評価システム。
【請求項２】
前記信号取得回路は前記製品ＦＰＧＡの外部より入力される外部入力信号を分岐する分岐回路を含み、
前記分岐回路は前記外部入力信号を前記入力信号として前記インターフェースを介して前記評価ボードに出力することを特徴とする請求項１に記載の評価システム。
【請求項３】
前記信号取得回路は前記製品ＦＰＧＡの内部で生成される内部入力信号を取得する第２内部信号取得回路を含み、
前記第２内部信号取得回路は前記内部入力信号を前記入力信号として前記インターフェースを介して前記評価ボードに出力することを特徴とする請求項１に記載の評価システム。
【請求項４】
前記製品ＦＰＧＡは、前記信号取得回路により取得される前記入力信号を前記インターフェースに送出する送信回路を備え、
前記観測用ＦＰＧＡは、前記インターフェースを介して前記入力信号を受信して前記等価検証対象回路に出力する受信回路を備えることを特徴とする請求項１ないし３の何れか１項に記載の評価システム。
【請求項５】
前記記憶回路は、前記内部信号を前記入力信号に対応させて格納することを特徴とする請求項１ないし４の何れか１項に記載の評価システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示の技術は、プログラマブルデバイスにおける内部信号を観測する評価システムに関する。
【背景技術】
【０００２】
近年、論理回路等を自由にプログラミングすることが可能なフィールドプログラマブルゲートアレイ（以降、ＦＰＧＡ）等のプログラマブルデバイスが広く用いられている。ＦＰＧＡにプログラミングされた論理回路の論理検証を行う評価システムも広く使用されている。
【０００３】
例えば、第一の背景技術として、デバッグ対象であるターゲットＦＰＧＡ内に内部ノードを出力するためのトレースマクロを備えているものが開示されている。トレースマクロは、内部信号セレクト信号が入力されるセレクタとターゲットＦＰＧＡの内部回路の観測すべき候補ノードとしてｎ１本を１組として数組の内部ノード群が入力されるマルチプレクサとを備える。マルチプレクサにより内部信号セレクト信号に基づいて選択された１組の内部ノード群をターゲットＦＰＧＡ外部モニタ信号として出力する技術がある（特許文献１など）。
【０００４】
また、第二の背景技術として、検証回路としてのＦＰＧＡは、出力端子から規定された本来の出力信号と、所望する内部回路の内部信号とを選択的に切り替えて出力させるセレクタを備えるものが開示されている。セレクタを制御して本来の出力信号あるいは内部信号のいずれかを出力させた状態において、ＦＰＧＡの動作検証を行うプロトタイピングシステムがある（特許文献２など）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２７１４１２号公報
【特許文献２】特開２００４−２３３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
第一の背景技術は、ＦＰＧＡの内部ノードの検出に利用できる未使用端子の数に制約があり全ての内部ノードを同時にＦＰＧＡの端子に出力させることができない場合の代替手段ではある。マルチプレクサにより複数組の内部ノード群から１組が選択されて出力される。このため、検証に必要な内部ノードが複数組に及ぶ場合には、複数回に渡り同じ検証動作をＦＰＧＡに与え、検証動作ごとに１組ずつ内部ノード群を検出することが必要となる。したがって、内部ノード群を全て検出するまで、同じ検証動作を繰り返すことが必要であり、長い検証時間を要するという課題がある。
【０００７】
また、第二の背景技術は、ＦＰＧＡの内部ノードの検出に利用できる未使用端子の数に制約がある場合にも多数の内部ノードを同時に出力させるための手段ではある。検証回路としてのＦＰＧＡは、未使用端子数の制約を受けずに内部信号を出力する場合において、セレクタにより本来の出力信号は外部に出力されない。したがって、実使用に用いられる製品ボードにＦＰＧＡを搭載した状態で内部ノードを出力することができない。内部ノードを選択した場合には、ＦＰＧＡから本来出力されるべき出力信号が実製品ボードに搭載される他のデバイスに対して出力できず、他のデバイスが制御されない。よって、ＦＰＧＡには、ＦＰＧＡから出力される出力信号に対するフィードバック信号等が入力されず、実使用状態での動作が保証されないからである。実使用に基づいた論理検証をすることができないという課題がある。
【０００８】
本願に開示される技術は上記の課題に鑑み提案されたものであって、製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、一回の検証動作で必要な内部ノードの検出を可能とし、ＦＰＧＡを実製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願に開示される技術に係る評価システムは、製品ＦＰＧＡに形成される検証対象回路の動作を観測するものである。評価システムは、製品ボードと評価ボードとインターフェースとを備える。製品ボードは製品ＦＰＧＡが搭載され実用に供されるものであり、評価ボードは検証対象回路と論理的に等価な等価検証対象回路が形成される観測用ＦＰＧＡが搭載されるものである。インターフェースは製品ボードと評価ボードとの間に接続される。製品ＦＰＧＡは、製品ボードの実動作状態において検証対象回路に入力される入力信号を取得する信号取得回路を備える。観測用ＦＰＧＡは、等価検証対象回路の内部信号を取得する第１内部信号取得回路を備える。評価ボードは、インターフェースを介して受信する入力信号に応じて等価検証対象回路が動作状態である場合の、第１内部信号取得回路により取得される内部信号を格納する記憶回路を備える。記憶回路に格納される内部信号の論理検証を行う。
【発明の効果】
【００１０】
本願に開示される技術に係る評価システムによれば、製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、内部信号の観測を可能とし、製品ＦＰＧＡを製品ボードに搭載された実使用状態で論理検証することが可能である。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る評価システムのブロック図である。
【図２】内部信号取得回路および観測コアロジックの接続関係を示すブロック図である。
【図３】製品ＦＰＧＡにおける回路ブロック作成処理のフローチャートである。
【図４】観測ＦＰＧＡにおける回路ブロック作成処理のフローチャートである。
【図５】パケット送信回路のブロック図である。
【図６】パケット受信回路のブロック図である。
【図７】パケット送信回路により作成されるパケットのデータ構造を示す図である。
【図８】評価システムにおける検証処理のフローチャートを示す図である。
【図９】コアロジック（別例）のブロック図である。
【図１０】内部信号取得回路および観測コアロジック（別例）のブロック図である。
【発明を実施するための形態】
【００１２】
図１は、実施形態に係る評価システム１のブロック図である。評価システム１は、製品ボード２、評価ボード３、ＰＣ４、およびシリアル信号の伝送路であるシリアル・インターフェース５を備える。製品ボード２は、製品ＦＰＧＡ６と、製品ボード２上に搭載され製品ＦＰＧＡ６以外の回路部分であるその他の回路群７とを搭載し、実製品に搭載される製品用のボードである。
【００１３】
ここで、その他の回路群７とは、製品ボード２に応じて必要とされる回路群である。図示しないＣＰＵ等のコントローラ、メモリシステム、各種の制御回路、外部インターフェース等の回路群を示す。製品ＦＰＧＡ６と共に製品ボード２の設計に応じて備えられる。
【００１４】
後述するように製品ＦＰＧＡ６内のコアロジック６０から出力される出力信号は、その他の回路群７に対して出力される。また、その他の回路群７から外部入力信号が製品ＦＰＧＡ６内の分岐回路６１を介してコアロジック６０に入力される。製品ＦＰＧＡ６内のコアロジック６０とその他の回路群７との間では、製品ボード２上に設計された仕様に係る実動作が行われる。評価システム１では、実動作を行う製品ボード２を取り込んだ状態での製品ＦＰＧＡ６の論理検証を行う。
【００１５】
製品ＦＰＧＡ６は、コアロジック６０、分岐回路６１、パケット送信回路６２、およびＲＡＭ６３を備える。コアロジック６０は、製品ボード２の設計にしたがって製品ＦＰＧＡ６に搭載される回路ブロックであって製品ボード２の実動作に必要とされる論理回路の回路ブロックである。本願における評価システム１により論理検証の行われる対象である。
【００１６】
分岐回路６１は、コアロジック６０に入力される外部入力信号を２つに分岐する回路ブロックである。分岐された外部入力信号の一方はコアロジック６０に向けて出力され、分岐された外部入力信号の他方はパケット送信回路６２に向けて出力される。
【００１７】
パケット送信回路６２は、外部入力信号をシリアル信号に変換し、変換されたシリアル信号にヘッダデータを付与することによりパケットを生成し、パケットをシリアル・インターフェース５に送出する回路ブロックである。ここで、ヘッダデータとは、製品ボード２と評価ボード３との間を接続するシリアル・インターフェース５を伝送する通信プロトコルに基づき、受信側で同期をとるためのデータや誤り検出符号などのデータ群を総称するものである。
【００１８】
図５は、パケット送信回路６２のブロック図であり、クロック逓倍器６２０およびパケット生成器６２１を備える。
【００１９】
クロック逓倍器６２０は、外部入力信号と同期するクロック信号ＣＬＫ１が入力され、パケット生成器６２１から出力されるシリアル信号の送出に必要となる逓倍されたクロック信号ＣＬＫ２を出力する。クロック信号ＣＬＫ２の逓倍数は、後述するように（ｎ＋ｈ）倍である。
【００２０】
パケット生成器６２１には、ｎ本の外部入力信号Ｄ１ないしＤｎからなるパラレル信号およびクロック信号ＣＬＫ２が入力される。パケット生成器６２１は、外部入力信号をシリアル信号に変換し、シリアル信号に通信プロトコルに基づいたヘッダデータの付与を行うことによりパケットを作成する。さらに、作成されたパケットをクロック信号ＣＬＫ２に同期してシリアル・インターフェース５に送出する。
【００２１】
図７は、パケット送信回路６２により作成されるパケットのデータ構造を示す図である。パケットは、ｈビットのヘッダデータを先頭にして、ヘッダデータの後にｎビットの外部入力信号が続く（ｈ＋ｎ）ビットの情報伝達の単位である。
【００２２】
図５に戻り、パケット送信回路６２の説明を続ける。外部入力信号は、クロック信号ＣＬＫ１のサイクルごとに製品ＦＰＧＡ６に入力される。クロック信号ＣＬＫ１の１サイクルでｎビットの外部入力信号が入力されるため、この外部入力信号を送出する（ｈ＋ｎ）ビットで構成されるパケットは、クロック信号ＣＬＫ１の１サイクルごとにシリアル・インターフェース５に送出される必要がある。そのため、クロック逓倍器６２０は、クロック信号ＣＬＫ１の（ｈ＋ｎ）逓倍であるクロック信号ＣＬＫ２を出力する。パケットはクロック信号ＣＬＫ２に同期して送出されるので、クロック信号ＣＬＫ１のサイクルごと入力される外部入力信号をシリアル・インターフェース５に送出することができる。
【００２３】
図１に戻り、製品ＦＰＧＡ６の説明を続ける。ＲＡＭ６３は、コンフィギュレーションメモリであり、回路ブロックの作成可能領域である論理ブロック６４に、コアロジック６０、分岐回路６１、およびパケット送信回路６２を作成するコンフィギュレーションデータを格納する。分岐回路６１およびパケット送信回路６２は、本願における評価システム１において備えられる回路であり、製品ＦＰＧＡ６において実製品に必要とされる回路ではない。後述する製品ＦＰＧＡ６における回路ブロック作成処理のフローにより、製品ＦＰＧＡ６の実動作状態での論理検証の際に、コアロジック６０が搭載されている論理ブロック６４の空き領域に搭載される。
【００２４】
図３は、製品ＦＰＧＡ６における回路ブロック作成処理のフローである。論理ブロック６４に対する回路ブロックの作成を開始すると（Ｓｔ０ａ）、ＲＡＭ６３からコンフィギュレーションデータを論理ブロック６４にロードすることにより、コアロジック６０（Ｓｔ２ａ）、分岐回路６１（Ｓｔ４ａ）、およびパケット送信回路６２が順次作成される（Ｓｔ６ａ）。その後に、作成されたコアロジック６０、分岐回路６１、およびパケット送信回路６２が結合され（Ｓｔ８ａ）、製品ＦＰＧＡ６における回路ブロックの作成動作が終了する（Ｓｔ１０ａ）。
【００２５】
図１に戻り、評価ボード３の説明を始める。評価ボード３は観測ＦＰＧＡ８と外部メモリ９とを備え、シリアル・インターフェース５を介して製品ボード２が接続される。観測ＦＰＧＡ８において、製品ボード２に搭載される製品ＦＰＧＡ６の動作を再現しながら、製品ＦＰＧＡ６の内部信号に対応する信号として観測ＦＰＧＡ８の内部信号を取得する評価用のボードである。ＰＣ４は評価ボード３に対して、取得したい内部信号を要求し、取得した内部信号により製品ＦＰＧＡ６の論理検証を行うことができる。
【００２６】
観測ＦＰＧＡ８は、パケット受信回路８０、観測コアロジック８１、内部信号取得回路８２、メモリ・インターフェース８３、およびＰＣ・インターフェース８４を備える。パケット受信回路８０は、シリアル・インターフェース５からパケットを受信し、パケットのヘッダデータに基づいてパケットをパラレル信号に復元する回路ブロックである。パケット受信回路８０により外部入力信号Ｄ１ないしＤｎが復元される。
【００２７】
図６は、パケット受信回路８０のブロック図である。パケット受信回路８０は、クロック・データ・リカバリ回路（以降、ＣＤＲ）８００、分周器８０１、およびデータ抽出器８０２を備える。ＣＤＲ８００は、パケットのエッジを検出することにより、パケットのクロックサイクルを抽出する回路であり、クロック信号ＣＬＫ２と同じ周波数のクロック信号を抽出する。分周器８０１は、ＣＤＲ８００から抽出されるクロック信号ＣＬＫ２と同じ周波数を（ｈ＋ｎ）分の１に分周する回路であり、クロック信号ＣＬＫ１と同じ周波数のクロック信号を生成する。データ抽出器８０２は、ＣＤＲ８００から出力されるクロック信号に同期してパケットに含まれる外部入力信号Ｄ１ないしＤｎを内部に取り込む。そして、ｎ本の外部入力信号Ｄ１ないしＤｎと同じ信号である外部入力信号Ｄ１ないしＤｎを出力する。
【００２８】
図１に戻り、観測ＦＰＧＡ８の説明を続ける。観測コアロジック８１は、コアロジック６０と論理的に等価の回路ブロックである。外部入力信号を入力することにより、評価システム１の検証処理におけるコアロジック６０の動作を再現することができる。
【００２９】
内部信号取得回路８２は、観測コアロジック８１の内部信号を取得する回路ブロックである。内部信号取得回路８２により、評価システム１の検証処理において動作の再現されるコアロジック６０の内部信号と等価な内部信号を観測コアロジック８１から取得することができる。
【００３０】
図２は、内部信号取得回路８２および観測コアロジック８１の接続関係を示すブロック図である。図２は、観測コアロジック８１はフリップ・フロップＦＦ０、ＦＦ１を備え、内部信号取得回路８２はフリップ・フロップＦＦ２、ＦＦ３を備える。フリップ・フロップＦＦ０ないしＦＦ３には、クロック信号ＣＬＫ１と同じ周波数のクロック信号ＣＬＫ０が入力される。フリップ・フロップＦＦ１には、フリップ・フロップＦＦ０から出力される内部信号Ｓ０が入力され、内部信号Ｓ１を出力する。フリップ・フロップＦＦ２には、内部信号Ｓ０が入力され、クロック信号ＣＬＫ０により１サイクル後に内部信号Ｓ０ａとして出力する。フリップ・フロップＦＦ３には、内部信号Ｓ１が入力され、クロック信号ＣＬＫ０により１サイクル後に内部信号Ｓ１ａとして出力する。
【００３１】
図１に戻り、観測ＦＰＧＡ８の説明を続ける。メモリ・インターフェース８３は、内部信号取得回路８２により取得される内部信号を格納する外部メモリ９に対して、内部信号を転送する回路ブロックである。
【００３２】
ＰＣ・インターフェース８４は、外部メモリ９に対して、ＰＣ４からの要求を仲介し、要求に応じて内部信号をＰＣ４に出力する回路ブロックである。
【００３３】
ＲＡＭ８５はコンフィギュレーションメモリであり、回路ブロックの作成領域である論理ブロック８６に、パケット受信回路８０、観測コアロジック８１、内部信号取得回路８２、メモリ・インターフェース８３、およびＰＣ・インターフェース８４を作成するコンフィギュレーションデータを格納する。また、後述する観測ＦＰＧＡ８における回路ブロック作成処理のフローの際に、論理ブロック８６に全ての回路ブロックが納まらない場合には、観測ＦＰＧＡを複数用意することにより、回路ブロックを分割して作成することができる。
【００３４】
図４は、観測ＦＰＧＡ８における回路ブロック作成処理のフローである。論理ブロック８６に対する回路ブロックの作成を開始すると（Ｓｔ０ｂ）、ＲＡＭ８５からコンフィギュレーションデータを論理ブロック８６にロードすることにより、観測コアロジック８１（Ｓｔ２ｂ）、パケット受信回路８０（Ｓｔ４ｂ）、内部信号取得回路８２（Ｓｔ６ｂ）、メモリ・インターフェース８３（Ｓｔ８ｂ）、およびＰＣ・インターフェース８４（Ｓｔ１０ｂ）が順次作成される。その後に作成された観測コアロジック８１、パケット受信回路８０、内部信号取得回路８２、メモリ・インターフェース８３、およびＰＣ・インターフェース８４が結合される（Ｓｔ１２ｂ）。作成する回路ブロックの全てが論理ブロック８６に納まらない場合（Ｓｔ１４ｂ：ＮＯ）には、複数の観測ＦＰＧＡに分けて作成するため、作成された回路ブロックについてのコンフィギュレーションデータの分割が行われ（Ｓｔ１６ｂ）、観測ＦＰＧＡ８における回路ブロック作成処理は終了する（Ｓｔ１８ｂ）。論理ブロック８６に全てのブロックが作成できる場合（Ｓｔ１４ｂ：ＹＥＳ）には、そのまま観測ＦＰＧＡ８における回路ブロックの作成処理が終了する（Ｓｔ１８ｂ）。
【００３５】
図８は、評価システム１における検証処理のフローである。評価システム１による検証処理動作の開始（Ｓｔ０ｃ）後、その他の回路群７から製品ＦＰＧＡ６に対して外部入力信号が入力される（Ｓｔ２ｃ）。外部入力信号は、分岐回路６１により分岐されることにより（Ｓｔ４ｃ）、コアロジック６０とパケット送信回路６２とに入力される。パケット送信回路６２に入力された外部入力信号はパケット生成器６２１により作成されるパケットに取り込まれる（Ｓｔ６ｃ）。作成されたパケットはシリアル・インターフェース５に送出される（Ｓｔ８ｃ）。ステップＳｔ２ｃないしＳｔ８ｃは、製品ボード２において行われる処理フローである。
【００３６】
続いて、後述するステップＳｔ１０ｃないしＳｔ２０ｃは、評価ボード３において行われる処理フローである。シリアル・インターフェース５に伝送されたパケットは、パケット受信回路８０によって受信される（Ｓｔ１０ｃ）。データ抽出器８０２により、パケット受信回路８０により受信されたパケットから外部入力信号が抽出され（Ｓｔ１２ｃ）、抽出された外部入力信号は観測コアロジック８１に入力される（Ｓｔ１４ｃ）。外部入力信号の入力により、観測コアロジック８１において、コアロジック６０の動作が再現される。観測コアロジック８１の内部信号は、内部信号取得回路８２により取得される（Ｓｔ１６ｃ）。取得された内部信号は、メモリ・インターフェース８３を介して外部メモリ９に格納される（Ｓｔ１８ｃ）。外部メモリ９に格納された内部信号は、ＰＣ４の要求に応じて、外部メモリ９からＰＣインターフェース８４を介してＰＣ４に出力される（Ｓｔ２０ｃ）。ＰＣ４は、取得された内部信号の論理検証を行い（Ｓｔ２２ｃ）、評価システム１における検証処理のフローは終了する（Ｓｔ２４ｃ）。
【００３７】
図９は、別例のコアロジック６０ａおよび入力信号取得回路６５を示すブロック図である。コアロジック６０ａは、ブロック（Ａ）６００ａ、およびブロック（Ｂ）６００ｂを有する論理回路の回路ブロックである。ブロック（Ａ）６００ａは、コアロジック６０ａの一部であり、評価システム１により論理検証の行われる対象である。ブロック（Ｂ）６００ｂは、コアロジック６０ａに含まれるその他の回路ブロックであり、ＩＰコア等の既に論理検証がなされた回路ブロックである。コアロジック６０ａは、コアロジック６０と同様に、製品ボード２の実動作に必要とされる論理回路の回路ブロックであり、ブロック（Ａ）６００ａおよびブロック（Ｂ）６００ｂの両方を有することにより、実動作が行うことができる。
【００３８】
入力信号取得回路６５は、コアロジック６０ａの内部で生成され、ブロック（Ａ）６００ａに入力される内部入力信号を取得する回路ブロックである。ＲＡＭ６３に格納されているコンフィギュレーションデータにより、論理ブロック６４に作成される。取得された内部入力信号はパケット送信回路６２に向けて出力される。
【００３９】
図１０に示す観測コアロジック（Ａ）８１ａは、観測コアロジック８１の別例のブロック図である。観測コアロジック（Ａ）８１ａは、コアロジック６０ａの備えるブロック（Ａ）６００ａと論理的に等価の回路ブロックである。観測コアロジック（Ａ）８１ａに内部入力信号を入力することにより、評価システム１の検証処理におけるブロック（Ａ）６００ａの動作を再現することができる。
【００４０】
内部信号取得回路８２は、観測コアロジック（Ａ）８１ａの内部信号を取得する回路ブロックであり、観測コアロジック（Ａ）８１ａからブロック（Ａ）６００ａの内部信号と等価な内部信号を取得することができる。
【００４１】
以上詳細に説明したように、本願に開示される技術に係る評価システム１によれば、製品ボード２の実使用状態で製品ボード２に搭載される製品ＦＰＧＡ６に入力される外部入力信号を取り出し評価ボード３に送ることができる。評価ボード３には、製品ＦＰＧＡ６に作成され製品ボード２の実使用状態に供されるコアロジック６０と論理的に等価な観測コアロジック８１が作成されており、送られてきた外部入力信号に応じて製品ボード２でのコアロジック６０の動作と同じ論理動作を行なわせることができる。これにより、観測ＦＰＧＡ８に作成される観測コアロジック８１から内部信号を取得することにより、製品ＦＰＧＡ６の端子数に制限されず、製品ＦＰＧＡ６に作成されるコアロジック６０の実使用状態での論理検証をすることが可能である。
【００４２】
尚、本発明は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、メモリ・インターフェース８３は、外部メモリ９に、内部信号取得回路８２から出力される内部信号に加えて、内部信号に対応する外部入力信号をペアとして転送してもよい。外部入力信号と内部信号とを対応付けて格納すれば、ＰＣ４により論理検証において、入出力応答の信号を合わせて取得でき好都合である。
また、図２に示す内部信号取得回路８２において、フリップ・フロップＦＦ２、ＦＦ３に入力されるクロック信号はクロック信号ＣＬＫ０に限定されず、観測コアロジック８１の内部クロックと異なる周波数で制御されても構わない。クロック信号ＣＬＫ０より高周波数のクロックを使用すれば、内部信号が同期するクロック信号ＣＬＫ０のタイミングより細かい時間間隔で内部信号を取得することができ、より詳細な論理検証を行なうことができる。これにより、例えば、セットアップ時間、ホールド時間などを観測することができる。
また、図３に示す、製品ＦＰＧＡ６における回路ブロック作成処理のフロー、および図４に示す、観測ＦＰＧＡ８における回路ブロック作成処理のフローにおいて、各回路ブロックを作成する順番は各フローに示す順番に制限されない。
また、複数の観測ＦＰＧＡに回路ブロックを作成する際に、各観測ＦＰＧＡに観測コアロジック８１の一部を作成し、用意した複数の観測ＦＰＧＡに渡り１つの観測コアロジック８１を形成しても構わない。
また、パケット送信回路６２、パケット受信回路８０、およびシリアル・インターフェース５の備えるシリアル信号の伝送路は１系統に限らない。複数系統である場合に、各系統で通信されるパケットに同期されるクロック信号は別々の周波数でも構わない。また、外部入力信号をシリアル信号に変換することなくパラレルに転送を行っても構わない。  また、外部メモリ９は、評価ボード３に搭載される必要はなく、観測ＦＰＧＡ８の内部に作成されても構わない。外部メモリ９を備えないでメモリ・インターフェース８３を介して、ＰＣ４に内部信号を転送しても構わない。
また、メモリ・インターフェース８３、ＰＣ・インターフェース８４は、観測ＦＰＧＡ８に作成される必要はなく、評価ボード３に搭載されても構わない。
また、論理回路等を自由にプログラミングすることが可能なデバイスであればＦＰＧＡに限定されない。
【００４３】
ここで、コアロジック６０およびブロック（Ａ）６００ａは検証対象回路の一例、観測コアロジック８１および観測コアロジック（Ａ）８１ａは等価検証対象回路の一例、内部信号取得回路８２は第１内部信号取得回路の一例、入力信号取得回路６５は第２内部信号取得回路の一例、パケット送信回路６２は送信回路の一例、パケット受信回路８０は受信回路の一例である。
【符号の説明】
【００４４】
１          評価システム
２          製品ボード
３          評価ボード
４          ＰＣ
５          シリアル・インターフェース
６          製品ＦＰＧＡ
７          その他の回路群
８          観測ＦＰＧＡ
９          外部メモリ
６０        コアロジック
６１        分岐回路
６２        パケット送信回路
６３、８５  ＲＡＭ
６４、８６  論理ブロック
８０        パケット受信回路
８１        観測コアロジック
８２        内部信号取得回路
８３        メモリ・インターフェース
８４        ＰＣ・インターフェース
【図１】
0005786619.tif 000002
【図２】
0005786619.tif 000003
【図３】
0005786619.tif 000004
【図４】
0005786619.tif 000005
【図５】
0005786619.tif 000006
【図６】
0005786619.tif 000007
【図７】
0005786619.tif 000008
【図８】
0005786619.tif 000009
【図９】
0005786619.tif 000010
【図１０】
0005786619.tif 000011