(57)【特許請求の範囲】
【請求項１】
不揮発性の複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイを駆動するための電源電圧を生成するパワージェネレータと、
前記メモリセルアレイの動作を決定するコマンドおよびアドレスを受け取る第１のレシーバと、
前記メモリセルアレイ、前記パワージェネレータおよび前記第１のレシーバのそれぞれの起動状態を制御するコントローラとを備え、
前記メモリセルアレイ、前記パワージェネレータおよび前記第１のレシーバを起動状態にする起動モードと、前記メモリセルアレイ、前記パワージェネレータおよび前記第１のレシーバを休止状態にする第１のパワーセーブモードと、前記メモリセルアレイ、前記パワージェネレータを起動状態にし、前記第１のレシーバを休止状態にする第２のパワーセーブモードと、前記パワージェネレータの少なくとも一部を起動状態にし、前記メモリセルアレイおよび前記第１のレシーバを休止状態にする第３のパワーセーブモードとを有することを特徴とする半導体記憶装置。
【請求項２】
前記第１のレシーバが揮発性メモリのデータをリテンションするリフレッシュ動作を指示するリフレッシュコマンドを受けた場合、前記第３のパワーセーブモードに遷移することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
クロック信号の受信を可能とするクロックイネーブル信号を受け取る第２のレシーバをさらに備え、
前記第２のレシーバは、前記第１から第３のパワーセーブモードにおいて起動状態を維持しており、該第２のレシーバが前記クロックイネーブル信号を受け取ったときに、前記第１から第３のパワーセーブモードから前記起動モードに復帰することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記パワージェネレータは、定電圧を生成する定電圧生成部と、前記メモリセルへ電流を流すために用いられる基準電圧を、前記定電圧生成部からの定電圧に基づいて生成する基準電圧生成部とを少なくとも備え、
前記第３のパワーセーブモードにおいて、前記定電圧生成部または前記基準電圧生成部の少なくとも１つを休止状態にすることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
前記パワージェネレータは、定電圧を生成する定電圧生成部と、前記メモリセルへ電流を流すために用いられる基準電圧を、前記定電圧生成部からの定電圧に基づいて生成する基準電圧生成部と、外部電圧を正極側に昇圧する第１の昇圧電圧部または外部電圧を負極側に昇圧する第２の昇圧電圧部と、を備え、
前記第３のパワーセーブモードにおいて、前記定電圧生成部、前記基準電圧生成部または前記第１の昇圧電圧部のいずれか一部を休止状態にし、あるいは、前記定電圧生成部、前記基準電圧生成部または前記第２の昇圧電圧部のいずれか一部を休止状態にすることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項６】
前記第３のパワーセーブモードにおいて、前記定電圧生成部、前記基準電圧生成部および前記第１の昇圧電圧部の全てを休止状態にし、あるいは、前記定電圧生成部、前記基準電圧生成部および前記第２の昇圧電圧部の全てを休止状態にすることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
不揮発性の複数のメモリセルを含むメモリセルアレイと、電源電圧を生成するパワージェネレータと、前記メモリセルアレイの動作を決定するコマンドおよびアドレスを受け取る第１のレシーバとを備えた半導体記憶装置の駆動方法であって、
前記メモリセルアレイ、前記パワージェネレータおよび前記第１のレシーバを起動状態にする起動モードと、
前記メモリセルアレイ、前記パワージェネレータおよび前記第１のレシーバを休止状態にする第１のパワーセーブモードと、
前記メモリセルアレイ、前記パワージェネレータを起動状態にし、前記第１のレシーバを休止状態にする第２のパワーセーブモードと、
前記パワージェネレータの少なくとも一部を起動状態にし、前記メモリセルアレイおよび前記第１のレシーバを休止状態にする第３のパワーセーブモードとを有し、
前記起動モードと前記第１〜第３のパワーセーブモードとの間で状態遷移することを特徴とする半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその駆動方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリの置き換えとしてＭＲＡＭ（Magnetic RAM）等の不揮発性メモリが開発されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】JEDEC STANDARDLow Power Double Data Rate 2 (LPDDR2)JESD209-2A (Revision of JESD209-2, March 2009)JEDEC SOLID STATE TECHNOLOGY ASSOCIATION
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、消費電力を低減し、かつ、高速動作を実現することができる不揮発性半導体記憶装置およびその駆動方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、複数の不揮発性メモリセルを含むメモリセルアレイを備える。パワージェネレータは、メモリセルアレイを駆動するための電源電圧を生成する。第１のレシーバは、メモリセルアレイの動作を決定するコマンドおよびアドレスを受け取る。コントローラは、メモリセルアレイ、パワージェネレータおよび第１のレシーバのそれぞれの起動状態を制御する。起動モードでは、メモリセルアレイ、パワージェネレータおよび第１のレシーバが起動状態される。第１のパワーセーブモードでは、メモリセルアレイ、パワージェネレータおよび第１のレシーバを休止状態にする。第２のパワーセーブモードでは、メモリセルアレイ、パワージェネレータを起動状態にし、第１のレシーバを休止状態にする。第３のパワーセーブモードでは、パワージェネレータの少なくとも一部を起動状態にし、メモリセルアレイおよび第１のレシーバを休止状態にする。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態によるＭＲＡＭおよびチップコントローラＣＣを示すブロック図。
【図２】第１の実施形態によるＭＲＡＭの構成を示すブロック図。
【図３】単一のメモリセルＭＣの構成を示す説明図。
【図４】第１の実施形態によるＭＲＡＭのステートダイアグラム。
【図５】第１の実施形態の各状態におけるコマンド・アドレスレシーバＲＣＡ、パワージェネレータＰＧ、メモリセルアレイＭＣＡの起動状態（ＯＮ）または休止状態（ＯＦＦ）を示す表。
【図６】第１の実施形態に従ったＭＲＡＭの動作を示すタイミング図。
【図７】第２の実施形態によるＭＲＡＭのステートダイアグラム。
【図８】第２の実施形態の各状態におけるコマンド・アドレスレシーバＲＣＡ、パワージェネレータＰＧ、メモリセルアレイＭＣＡの起動状態（ＯＮ）または休止状態（ＯＦＦ）を示す表。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００８】
（第１の実施形態）
図１は、第１の実施形態によるＭＲＡＭおよびチップコントローラＣＣを示すブロック図である。本実施形態は、ＭＲＡＭに代えて、ＰＲＡＭ、ＲｅＲＡＭ等の不揮発性メモリに適用可能である。
【０００９】
チップコントローラＣＣは、ＣＰＵ、ＲＯＭ、ＳＲＡＭ、ＬＰＤＤＲ２（Low-Power Double Data Rate 2）コントローラを備えている。ＬＰＤＤＲ２コントローラは、チップ選択信号ＣＳ＿１、クロックイネーブル信号ＣＫＥ＿１、コマンド信号ＣＡ（アドレス信号含む）、クロック信号ＣＫ、データＤＱ、ストローブ信号ＤＱＳ、マスクデータＤＭをＭＲＡＭに出力する。ＬＰＤＤＲ２コントローラはこれらの信号に基づいて、ＭＲＡＭを制御する。
【００１０】
一般に、ＪＥＤＥＣのＬＰＤＤＲ２の規格は、ＤＲＡＭ等の揮発性メモリに適用される。コマンド信号ＣＡは、リフレッシュ信号およびセルフリフレッシュ信号を含む。従って、図１に示すように、不揮発性メモリであるＭＲＡＭおよびリフレッシュが必要な揮発性メモリであるＤＲＡＭを混載することも可能である。
【００１１】
図２は、第１の実施形態によるＭＲＡＭの構成を示すブロック図である。本実施形態によるＭＲＡＭは、メモリセルアレイＭＣＡと、パワージェネレータＰＧと、ロジック回路ＬＣと、クロックイネーブルレシーバＲＣＫＥと、コマンド・アドレスレシーバＲＣＡと、データバッファＤＱＢと、入出力部Ｉ／Ｏとを備えている。
【００１２】
メモリセルアレイＭＣＡは、例えば、マトリクス状に二次元配置された複数のメモリセルＭＣを備えている。各メモリセルＭＣはビット線対（例えば図２に示すようにビット線ＢＬ１とビット線ＢＬ２）とワード線ＷＬに接続される。すなわち、メモリセルＭＣの一端は、ビット線対の一方のビット線ＢＬ１に接続され、他端はビット線対の他方のビット線ＢＬ２に接続される。ビット線対ＢＬ１、ＢＬ２は、カラム方向に延伸している。ワード線ＷＬは、カラム方向に対して直交するロウ方向に延伸している。
【００１３】
メモリセルアレイＭＣＡは、さらに、センスアンプＳＡと、ライトドライバＷＤと、カラムデコーダＣＤと、ロウデコーダＲＤと、メインコントローラＭＣＮＴと、ライトリードバッファＷＲＢとを備えている。
【００１４】
センスアンプＳＡは、例えばビット線ＢＬ１を介してメモリセルＭＣに接続されており、メモリセルＭＣのデータを検出する機能を有する。ビット線ＢＬ２は、基準電圧（グランド）に接続されている。ライトドライバＷＤは、例えばビット線対ＢＬ１、ＢＬ２を介してメモリセルＭＣに接続されており、メモリセルＭＣにデータを書き込む機能を有する。
【００１５】
メインコントローラＭＣＮＴは、データバッファＤＱＢから受け取ったデータを、チップコントローラＣＣの制御を受けて、所望のカラムに書き込むようにライトドライバＷＤへ転送し、あるいは、チップコントローラＣＣの制御を受けて、所望のカラムから読み出したデータをデータバッファＤＱＢへ転送する。
【００１６】
カラムデコーダＣＤは、コマンド・アドレスレシーバＲＣＡからのカラムアドレスに従って或るカラムのビット線対を選択するように構成されている。
【００１７】
ロウデコーダＲＤは、コマンド・アドレスレシーバＲＣＡからのロウアドレスに従ってワード線ＷＬを選択する。
【００１８】
ライトリードバッファＷＲＢは、入出力部Ｉ／ＯおよびデータバッファＤＱＢを介して入力した書込みデータを一時的に格納し、あるいは、メモリセルＭＣからの読出しデータを一時的に格納する。
【００１９】
データバッファＤＱＢは、入出力部Ｉ／Ｏを介して読出しデータを外部へ出力し、あるいは、入出力部Ｉ／Ｏを介して外部から取り込んだ書込みデータを内部へ転送するために、それらのデータを一時的に保持する。
【００２０】
クロックイネーブルレシーバＲＣＫＥは、クロック信号の受信の可否を決定するクロックイネーブル信号ＣＫＥを受け取り、クロックイネーブル信号ＣＫＥが活性化されている場合に、クロック信号を有効に通過させる。
【００２１】
パワージェネレータＰＧは、メモリセルアレイＭＣＡを駆動するための電源電圧を生成する。パワージェネレータＰＧは、外部からの電源電圧を正極側に昇圧する第１の昇圧電圧部としてのＶｐｐジェネレータＧＶｐｐと、外部からの電源電圧を負極側に昇圧する第２の昇圧電圧部としてのＶｂｂジェネレータＧＶｂｂと、定電圧を生成する定電圧生成部としてのバンドギャップリファレンスＢＧＲと、メモリセルＭＣへ電流を流すために用いられる基準電圧Ｖｒｅｆを、バンドギャップリファレンスＢＧＲからの定電圧に基づいて生成する基準電圧生成部としてのＶｒｅｆジェネレータＧＶｒｅｆとを備えている。
【００２２】
ＶｐｐジェネレータＧＶｐｐによって得られる高レベル電圧Ｖｐｐは、例えば、ロウデコーダＲＤを介して選択ワード線ＷＬに印加される。これにより、データ書込みまたはデータ読出し時に、選択メモリセルＭＣのセルトランジスタの電流駆動能力を向上させることができる。また、高レベル電圧Ｖｐｐは、ライトドライバＷＤがメモリセルＭＣへセル電流を流すときにも用いられる。
【００２３】
ＶｂｂジェネレータＧＶｂｂによって得られる低レベル電圧Ｖｂｂは、例えば、ロウデコーダＲＤを介して非選択ワード線ＷＬに印加される。これにより、非選択メモリセルＭＣのセルトランジスタのオフリークを低減させることができる。
【００２４】
バンドギャップリファレンスＢＧＲによって得られる定電圧Ｖｂｇｒは、例えば、基準電圧Ｖｒｅｆ等を生成するために元となる電圧である。
【００２５】
ＶｒｅｆジェネレータＧＶｒｅｆによって得られる基準電圧Ｖｒｅｆは、例えば、データ読出し時にビット線対を介して選択メモリセルＭＣにセル電流Ｉｃｅｌｌを流すために用いられる電圧である。このとき、センスアンプＳＡは、選択メモリセルＭＣに流れるセル電流Ｉｃｅｌｌに応じて、該選択メモリセルＭＣに格納されているデータの論理を検出する。
【００２６】
ロジック回路ＬＣは、パワーコントローラＰＣと、コマンドコントローラＣＭＤＣとを備えている。パワーコントローラＰＣは、パワージェネレータＰＧ、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＲＣＡを制御する。例えば、パワーコントローラＰＣは、ＶｐｐジェネレータＧＶｐｐ、ＶｂｂジェネレータＧＶｂｂ、バンドギャップリファレンスＢＧＲ、ＶｒｅｆジェネレータＧＶｒｅｆがそれぞれ電圧レベルＶｐｐ、Ｖｂｂ、Ｖｂｇｒ、Ｖｒｅｆを生成するように、ＶｐｐジェネレータＧＶｐｐ、ＶｂｂジェネレータＧＶｂｂ、バンドギャップリファレンスＢＧＲ、ＶｒｅｆジェネレータＧＶｒｅｆに含まれている各昇圧回路のスイッチングを制御する。また、パワーコントローラＰＣは、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＲＣＡの各駆動スイッチを制御する。これにより、パワーコントローラＰＣは、パワージェネレータＰＧ、メインコントローラＭＣＮＴおよびコマンド・アドレスレシーバＲＣＡを選択的に起動状態（オン状態）または休止状態（オフ状態）にすることができる。
【００２７】
コマンドコントローラＣＭＤＣは、読出し動作、書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドに従ってメインコントローラＭＣＮＴを制御する。
【００２８】
第１のレシーバとしてのコマンド・アドレスレシーバＲＣＡは、メモリセルアレイＭＣＡの動作を決定するコマンドおよびアドレスを受け取る。コマンド・アドレスレシーバＲＣＡは、アドレスとして、例えば、カラムアドレス、ロウアドレス等を受け取る。コマンド・アドレスレシーバＲＣＡは、コマンドとして、例えば、アクティブコマンドＡＣＲ、リフレッシュコマンドＲＥＦ、セルフリフレッシュコマンドＳＲＥＦ、パワーダウンコマンドＰＤ、ディープパワーダウンコマンドＤＰＤ、ＭＲライトコマンドＭＲＷ、ＭＲリードコマンドＭＲＲ、リセットコマンドＲＳＴ等を受け取る。これらのコマンドによって、メモリセルアレイＭＣＡは、様々な動作を実行することができる。各コマンドの説明については後述する。
【００２９】
これらのコマンドは、クロックイネーブル信号ＣＫＥ＿１および／またはチップセレクト信号ＣＳ＿１等の信号の論理の組み合わせに応じて区別可能である。
【００３０】
コマンド・アドレスレシーバＲＣＡは、パワーコントローラＰＣの制御に基づいて、コマンドコントローラＣＭＤＣにコマンドを出力する。また、コマンド・アドレスレジーバＲＣＡは、受け取ったアドレスをロウデコーダＲＤ、カラムでコーダＣＤに出力する。図３は、単一のメモリセルＭＣの構成を示す説明図である。各メモリセルＭＣは、それぞれ磁気トンネル接合素子（ＭＴＪ（Magnetic Tunnel Junction）素子）と、セルトランジスタＣＴとを含む。ＭＴＪ素子およびセルトランジスタＣＴは、ビット線ＢＬ１とビット線ＢＬ２との間に直列に接続されている。メモリセルＭＣにおいて、セルトランジスタＣＴがビット線ＢＬ２側に配置され、ＭＴＪ素子がビット線ＢＬ１側に配置されている。セルトランジスタＣＴのゲートは、ワード線ＷＬに接続されている。
【００３１】
ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層とこれらに挟まれた非磁性層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。例えば、ＭＴＪ素子は、図３に示すように、固定層Ｐ、トンネルバリア層Ｂ、記録層Ｆｒを順次積層して構成される。固定層Ｐおよび記録層Ｆｒは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜からなる。固定層Ｐは、磁化の向きが固定されている層であり、記録層Ｆｒは、磁化の向きが可変であり、その磁化の向きによってデータを記憶する。
【００３２】
書込み時に矢印Ａ１の向きに反転閾値電流以上の電流を流すと、固定層Ｐの磁化の向きに対して記録層Ｆｒのそれがアンチパラレル状態となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに反転閾値電流以上の電流を流すと、固定層Ｐと記録層Ｆｒとのそれぞれの磁化の向きがパラレル状態となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流の方向によって異なるデータを書き込むことができる。
【００３３】
図４は、第１の実施形態によるＭＲＡＭのステートダイアグラムである。図５は、第１の実施形態の各状態におけるコマンド・アドレスレシーバＲＣＡ、パワージェネレータＰＧ、メモリセルアレイＭＣＡの起動状態（ＯＮ）または休止状態（ＯＦＦ）を示す表である。
【００３４】
図４では、アイドル状態を中心に様々な状態への遷移を示している。起動モードとしてのアイドル状態では、図５に示すように、コマンド・アドレスレシーバＲＣＡ、パワージェネレータＰＧ、メモリセルアレイＭＣＡは全て起動状態（ＯＮ状態）となっている。従って、コマンド・アドレスレシーバＲＣＡは、コマンドおよびアドレスを受け取ることができる状態にあり、それにより、ＭＲＡＭは、アクティブ状態や他の様々な状態へ短時間で遷移することができる。
【００３５】
しかし、通常、メモリは、アイドル状態において比較的大きな電力を消費する。よって、ＤＲＡＭのように、揮発性でリフレッシュを必要とするメモリでは、消費電力削減のため、使用されていない時にアクティブ状態から電源を低減する状態に遷移する。これらの状態遷移は、外部から入力されるコマンドによって制御される。
【００３６】
本実施形態の半導体記憶装置は、電力消費を軽減するモードとして、第１パワーセーブモード、第２パワーセーブモード、第３パワーセーブモードを有する。以下、それぞれのパワーセーブモードについて、詳細に説明する。
【００３７】
第１のパワーセーブモードとしてのディープパワーダウン状態（以下、ＤＰＤ（Deep Power Down）状態ともいう）において、パワーコントローラＰＣは、メモリセルアレイＭＣＡ、パワージェネレータＰＧおよびコマンド・アドレスレシーバＲＣＡをすべて休止状態にする（図５参照）。ＤＰＤ状態では、メモリセルアレイＭＣＡ、パワージェネレータＰＧおよびコマンド・アドレスレシーバＲＣＡを休止状態とするので、消費電力Ｐｄｐｄが非常に低いが、アイドル状態への復帰時間Ｔｄｐｄが比較的長くなる。
【００３８】
第２のパワーセーブモードとしてのパワーダウン状態（以下、ＰＤ（Power Down）状態ともいう）において、パワーコントローラＰＣは、メモリセルアレイＭＣＡおよびパワージェネレータＰＧを起動状態にし、コマンド・アドレスレシーバＲＣＡを休止状態にする。ＰＤ状態では、メモリセルアレイＭＣＡおよびパワージェネレータＰＧを起動状態にしているので、アイドル状態への復帰時間Ｔｐｄが比較的短いが、消費電力Ｐｐｄが或る程度大きくなる。例えば、消費電力Ｐｐｄは消費電力Ｐｄｐｄより大きくなる。
【００３９】
第３のパワーセーブモードとしての第１の中間状態（以下、ＭＩＤ１状態ともいう）において、パワーコントローラＰＣは、パワージェネレータＰＧを起動状態にし、メモリセルアレイＭＣＡおよびコマンド・アドレスレシーバＲＣＡを休止状態にする。ＭＩＤ１状態では、パワージェネレータＰＧを起動状態にしているので、アイドル状態への復帰時間Ｔｍｉｄ１は、Ｔｄｐｄより短く、Ｔｐｄよりも長い。消費電力Ｐｍｉｄ１は、Ｐｄｐｄより大きく、Ｐｐｄよりも小さい。第３のパワーセーブモードは、第１のパワーセーブモードと第２パワーセーブモードの中間状態を意味する。
【００４０】
一般に、ＤＲＡＭ等の揮発性メモリでは、メモリセルのデータをリテンション対策のため、リフレッシュ動作およびセルフリフレッシュ動作を実行する。なお、これに限定されず、リフレッシュ動作、セルフリフレッシュ動作のいずれかのみ実行する場合もある。リフレッシュ動作とは、或るメモリセルに格納されたデータを一旦読み出し、同一論理のデータを同一メモリセルへ書き戻す動作である。ＤＲＡＭのような揮発性メモリは、リフレッシュ動作を定期的に実行しなければ、データが消失（揮発）してしまう。従って、揮発性メモリは、リフレッシュ動作を定期的に実行することによって、データをリテンションする。通常のリフレッシュ動作は、例えば、全ワード線（全ページ）に対してリフレッシュ動作を実行した後にアイドル状態に戻る動作である。セルフリフレッシュ動作は、リフレッシュ動作を自動で定期的に繰り返す動作であり、セルフリフレッシュ動作からアイドル状態へ戻るときには、所定のコマンドが必要となる。例えば、リフレッシュ動作またはセルフリフレッシュ動作に入る時には、コマンド・アドレスレシーバは、コマンドＲＥＦまたはＳＲＥＦをそれぞれ受け取る。そして、リフレッシュ動作を実行した場合、ＤＲＡＭは、自動的にアイドル状態へ戻る。セルフリフレッシュ動作を実行した場合、ＤＲＡＭは、コマンドＳＲＥＦＸを受け取ることによってセルフリフレッシュ動作からアイドル状態へ戻る。このように、揮発性メモリでは、データを保持するために、リフレッシュ動作およびセルフリフレッシュ動作が必要となる。
【００４１】
リフレッシュ動作を定期的に繰り返すセルフリフレッシュ動作においては、コマンド・アドレスレシーバＲＣＡが休止状態となり、パワージェネレータＰＧおよびメモリセルアレイＭＣＡは起動状態となる。従って、セルフリフレッシュ動作の消費電力Ｐｓｒｅｆは、ＰＤ状態の消費電力Ｐｐｄと同程度である。しかし、セルフリフレッシュ動作ではリフレッシュ動作を繰り返し実行しているため、セルフリフレッシュ動作からアイドル状態への復帰時間Ｔｓｒｅｆは、ＰＤ状態からアイドル状態への復帰時間Ｔｐｄよりも長くなる。即ち、揮発性メモリにおいて、Ｐｄｐｄ＜Ｐｓｒｅｆ＝Ｐｐｄ＜Ｐｉｄｌｅ、かつ、Ｔｄｐｄ＞Ｔｓｒｅｆ＞Ｔｐｄが成り立つ。
【００４２】
例えば、携帯電話に用いられるＤＲＡＭでは、携帯電話の使用時間の９０％以上がセルフリフレッシュ動作の期間で占められている場合がある。また、携帯電話の消費電力についてもその大半がセルフリフレッシュ動作によって消費される電力である。このような実態のもと、セルフリフレッシュ動作の消費電力の低減は、ＤＲＡＭ等の揮発性メモリにとって、非常に重要であり、かつ、有効である。
【００４３】
一方、ＭＲＡＭ等の不揮発性メモリは、データを不揮発状態で保持することができるため、リフレッシュ動作およびセルフリフレッシュ動作を必要としない。従って、ＭＲＡＭ等の不揮発性メモリを、揮発性メモリの規格（例えば、ＬＰＤＤＲ２）に適用した場合、リフレッシュ動作およびセルフリフレッシュ動作のコマンドＲＥＦおよびＳＲＥＦは、本来不要なコマンドである。
【００４４】
本実施形態は、このような本来不要なコマンドＲＥＦおよびＳＲＥＦを用いて、ＭＲＡＭを第３のパワーセーブモードとしてのＭＩＤ１状態に遷移させる。ＭＩＤ１状態は、図５に示すように、パワージェネレータＰＧを起動状態としており、コマンド・アドレスレシーバＲＣＡおよびメモリセルアレイＭＣＡを休止状態としている。従って、ＭＩＤ１状態の消費電力Ｐｍｉｄ１は、ＰｐｄおよびＰｓｒｅｆよりも小さく、Ｐｄｐｄよりも大きい。また、ＭＩＤ１状態からアイドル状態への復帰時間Ｔｍｉｄ１は、Ｔｄｐｄよりも短く、Ｔｐｄよりも長い。復帰時間Ｔｍｉｄ１はＴｓｒｅｆと同程度かそれよりも短い。
【００４５】
このように、本実施形態によるＭＩＤ１状態は、復帰時間においてセルフリフレッシュ動作と同程度かそれよりも短く、かつ、消費電力においてセルフリフレッシュ動作よりも充分に低い。これは、揮発性メモリにおけるセルフリフレッシュ動作では、データリテンションのためにメモリセルアレイＭＣＡを起動させておくことが必要であるのに対し、不揮発性メモリにおけるＭＩＤ１状態ではリフレッシュ動作自体は実行しないため、メモリセルアレイＭＣＡを起動させておく必要がないからである。
【００４６】
単に揮発性メモリのセルアレイを不揮発性メモリのセルアレイに置き換えても、消費電力を低減し、かつ、高速動作を実現することは困難である。例えば、ＪＥＤＥＣ(Joint Electron Device Engineering Council)のＬＰＤＤＲ２の規格にＭＲＡＭを単に適用しても、その消費電力は、ＤＲＡＭの消費電力とほとんど変わらない。
【００４７】
しかし、図４に示すように、本実施形態による不揮発性メモリのコマンド・アドレスレシーバＲＣＡが揮発性メモリにおいて必要なリフレッシュコマンドＲＥＦまたはＳＲＥＦを受けた場合、本実施形態による不揮発性メモリは、ＭＩＤ１状態に遷移する。これにより、本実施形態による不揮発性メモリは、揮発性メモリの規格に適用されつつも、低消費電力および高速復帰動作の両立を図ることができる。即ち、本実施形態による不揮発性メモリは、本来不要なリフレッシュコマンドＲＥＦまたはＳＲＥＦを活用して第３のパワーセーブモード（ＭＩＤ１状態）への遷移を可能とし、それにより、高速動作を実現しつつ、従来の揮発性メモリよりも消費電力を低減さえることができる。
【００４８】
また、本実施形態が携帯電話に用いられた場合、携帯電話の使用時間の９０％以上が第３のパワーセーブモード（ＭＩＤ１状態）で占められることになる。従って、ＭＩＤ１状態の消費電力Ｐｍｉｄ１が揮発性メモリのセルフリフレッシュ動作の消費電力Ｐｓｒｅｆよりも小さいことは、ＭＲＡＭにとって非常に有利である。
【００４９】
尚、クロックイネーブル信号ＣＫＥ、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃを受け取る第２のレシーバとしてのクロックイネーブルレシーバＲＣＫＥは、図４および図５に示すいずれの状態においても起動状態（ＯＮ状態）を維持している。そして、クロックイネーブルレシーバＲＣＫＥがクロックイネーブル信号ＣＫＥを受け取ったときに、パワーコントローラＰＣがコマンド・アドレスレシーバＲＣＡを起動させる。
【００５０】
第１から第３までのパワーセーブモードにエントリーするコマンドは、コマンド・アドレスシーバＲＣＡを介して入力される。第１から第３までのパワーセーブモードからエグジットする信号は、ＣＫＥの信号を用いる。コマンド・アドレスシーバＲＣＡの活性・非活性状態に関係ない。
【００５１】
従って、クロックイネーブルレシーバＲＣＫＥがクロックイネーブル信号ＣＫＥを受け取った後、コマンド・アドレスレシーバＲＣＡがセルフリフレッシュＥＸＩＴコマンドＳＲＥＦＸを受け取ったときに、ＭＲＡＭは、ＭＩＤ１状態からアイドル状態に復帰することができる。
【００５２】
図４において、ＭＲ（Mode Register）リードおよびＭＲライトは、メモリのメーカ等のデータの読み出しまたは書き込み動作である。リセットは、ＤＰＤ状態からアイドル状態へ復帰する場合にメモリをリセットするために設けられている。
【００５３】
図６は、第１の実施形態に従ったＭＲＡＭの動作を示すタイミング図である。例えば、ｔ０において、クロックイネーブル信号ＣＫＥ＿１が論理ロウに活性化されると、クロックイネーブルレシーバＲＣＫＥは、クロック信号ＣＫ＿ｔ、ＣＫ＿ｃを内部へ通過させる。このとき、コマンド・アドレスレシーバＲＣＡがセルフリフレッシュコマンドＳＲＥＦを受けている場合、チップ選択信号ＣＳ＿１によって選択されたメモリチップが、アイドル状態からＭＩＤ１状態へ遷移する。
【００５４】
そして、ｔ１において、クロックイネーブル信号ＣＫＥ＿１が論理ハイに不活性化されると、チップ選択信号ＣＳ＿１によって選択されたメモリチップが、ＭＩＤ１状態からアイドル状態へ戻る。
【００５５】
（第２の実施形態）
図７は、第２の実施形態によるＭＲＡＭのステートダイアグラムである。図８は、第２の実施形態の各状態におけるコマンド・アドレスレシーバＲＣＡ、パワージェネレータＰＧ、メモリセルアレイＭＣＡの起動状態（ＯＮ）または休止状態（ＯＦＦ）を示す表である。尚、図８において、三角△は、パワージェネレータＰＧの構成のうち一部を休止状態にすることを意味する。
【００５６】
第２の実施形態では、第３のパワーセーブモードとして、第２の中間状態（以下、ＭＩＤ２状態ともいう）が、ＭＩＤ１状態に代わって設定されている。ＭＩＤ２状態において、パワーコントローラＰＣは、パワージェネレータＰＧの一部を起動状態にし、メモリセルアレイＭＣＡおよびコマンド・アドレスレシーバＲＣＡを休止状態にする。
【００５７】
パワージェネレータＰＧは、図２に示すように、ＶｐｐジェネレータＧＶｐｐと、ＶｂｂジェネレータＧＶｂｂと、バンドギャップリファレンスＢＧＲと、ＶｒｅｆジェネレータＧＶｒｅｆとを備えている。第１の実施形態では、第３のパワーセーブモード（ＭＩＤ１状態）において、第１の昇圧電圧部としてのＶｐｐジェネレータＧＶｐｐ、第２の昇圧電圧部としてのＶｂｂジェネレータＧＶｂｂおよび定電圧生成部としてのＶｒｅｆジェネレータＧＶｒｅｆの全てを休止状態にする。尚、基準電圧Ｖｒｅｆは、バンドギャップリファレンスＢＧＲに基づいて生成されるので、ＶｒｅｆジェネレータＧＶｒｅｆが起動状態である場合には、バンドギャップリファレンスＢＧＲも起動している。
【００５８】
第２の実施形態では、ＶｐｐジェネレータＧＶｐｐ、ＶｂｂジェネレータＧＶｂｂ、バンドギャップリファレンスＢＧＲ、ＶｒｅｆジェネレータＧＶｒｅｆの少なくとも一部の要素を休止し、その他の要素を起動状態とする。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５９】
例えば、ＶｐｐジェネレータＧＶｐｐの９０パーセントを休止、残り１０パーセントを稼動させる使い方がある。その他、ＶｂｂジェネレータＧＶｂｂ、バンドギャップリファレンスＢＧＲ、ＶｒｅｆジェネレータＧＶｒｅｆについても、それぞれ独立に休止と稼動の割合を設定できる構造が考えられる。これにより、比較的ノイズの増加するアクティブ、リードやライト時に対し、ノイズには弱いが消費電力が少ない状態を作ることが出来る。
【００６０】
このように、パワージェネレータＰＧの一部を休止状態とするＭＩＤ２状態の消費電力Ｐｍｉｄ２は、上述のＭＩＤ１状態の消費電力Ｐｍｉｄ１と比べて増大するものの、揮発性メモリのセルフリフレッシュ動作の消費電力Ｐｓｒｅｆと比較すれば充分に小さくすることができる。一方、ＭＩＤ２状態からアイドル状態への復帰時間Ｔｍｉｄ２は、上述のＭＩＤ１状態からアイドル状態への復帰時間Ｔｍｉｄ１に比べて短縮化される。
【００６１】
このように、パワージェネレータＰＧのうちＭＩＤ２状態において休止状態とする部分に依って、消費電力Ｐｍｉｄ２および復帰時間Ｔｍｉｄ２を調節することができる。
【００６２】
尚、パワージェネレータＰＧは、バンドギャップリファレンスＢＧＲ、ＶｒｅｆジェネレータＧＶｒｅｆを有し、ＶｐｐジェネレータＧｖｐｐおよびＶｂｂジェネレータＧＶｂｂを有しない場合がある。この場合、ＭＩＤ２状態では、パワージェネレータＰＧの一部としてＶｒｅｆジェネレータＧＶｒｅｆを休止してよい。バンドギャップリファレンスＢＧＲを休止してもよいが、その場合、ＶｒｅｆジェネレータＧＶｒｅｆも休止状態となる。
【００６３】
また、パワージェネレータＰＧは、バンドギャップリファレンスＢＧＲ、ＶｒｅｆジェネレータＧＶｒｅｆの他に、ＶｐｐジェネレータＧｖｐｐまたはＶｂｂジェネレータＧＶｂｂのいずれか一方を備える場合がある。このような場合、ＭＩＤ２状態では、パワージェネレータＰＧの一部としてバンドギャップリファレンスＢＧＲ、ＶｒｅｆジェネレータＧＶｒｅｆまたはＶｐｐジェネレータＧｖｐｐのいずれかを休止するか、あるいは、バンドギャップリファレンスＢＧＲ、ＶｒｅｆジェネレータＧＶｒｅｆまたはＶｂｂジェネレータＧＶｂｂのいずれかを休止してもよい。
【００６４】
第２の実施形態において、復帰時間Ｔｍｉｄ２は、Ｔｄｐｄより短く、Ｔｐｄよりも長い。消費電力Ｐｍｉｄ２は、Ｐｄｐｄより大きく、Ｐｐｄよりも小さい。従って、第２の実施形態も、第１の実施形態と同様の効果を得ることができる。
【００６５】
尚、第２の実施形態の動作は、図６に示す動作において、ＭＩＤ１状態の代わりにＭＩＤ２状態を用いればよい。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６７】
ＭＣＡ・・・メモリセルアレイ、ＰＧ・・・パワージェネレータ、ＬＣ・・・ロジック回路、ＲＣＫＥ・・・クロックイネーブルレシーバ、ＲＣＡ・・・コマンド・アドレスレシーバ、ＤＱＢ・・・データバッファと、Ｉ／Ｏ・・・入出力部、ＧＶｐｐ・・・Ｖｐｐジェネレータ、ＧＶｂｂ・・・Ｖｂｂジェネレータ、ＢＧＲ・・・バンドギャップリファレンス、ＧＶｒｅｆ・・・Ｖｒｅｆジェネレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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