(57)【特許請求の範囲】
【請求項１】
ＬＳＩのレイアウトパターンを示す設計データに基づいて、当該ＬＳＩの回路図を復元するＬＳＩの回路図復元装置であって、
ＬＳＩを構成する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、
複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、
前記セル構成データ格納部および前記ブロック構成データ格納部に対してデータを入力する設計データ入力部と、
前記セル構成データおよび前記ブロック構成データに基づいて、平面上に表示対象パターンを描画し、これを画像として表示するレイアウトパターン表示部と、
前記セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報を含むセル枠決定条件と、前記セル構成データおよび前記ブロック構成データに含まれる複数の図形が、相互に等電位となる要件を示す等電位追跡条件と、前記セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域および端子点の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する条件設定部と、
個々のセルについて、前記セル構成データの前記セル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、
前記セル間配線情報に含まれる図形のうち、前記セル枠と交差する交差図形について、前記セル枠が前記交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定する端子点決定部と、
前記等電位追跡条件に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形として認識する等電位追跡部と、
前記領域認識条件に基づいて、所定の認識対象セル内のセル構成データに含まれている図形について、素子を構成する個々の素子構成領域を認識する領域認識部と、
前記領域認識部が認識した複数の素子構成領域および前記端子点決定部が決定した端子点の接続関係を、前記等電位追跡部によって相互に等電位であると認識された図形については電気的に接続されたものとして取り扱いながら、前記素子認識条件と照合することにより、前記認識対象セルに対応する素子を認識する素子認識部と、
前記素子認識部が認識した素子を論理回路記号に対応づけ、セル間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路についての論理回路図を表示する回路図表示部と、
前記レイアウトパターン表示部に対して表示対象パターンを指定する機能と、前記回路図表示部に対して表示対象回路を指定する機能と、を有する表示対象指定部と、
を備え、
前記セル構成データ格納部が、所定の識別コードが付されたレイヤーごとに、それぞれその構成要素となる図形を収録したセル構成データを格納し、
前記ブロック構成データ格納部が、所定の識別コードが付されたレイヤーごとに、セル間配線もしくはブロック間配線を構成する図形を収録した配線情報を格納し、
前記条件設定部が、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定し、
前記等電位追跡部が、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域に前記コンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識することを特徴とするＬＳＩの回路図復元装置。
【請求項２】
請求項１に記載のＬＳＩの回路図復元装置において、
ブロックが配置された第１番目〜第（ｎ−１）番目の階層と、セルが配置された第ｎ番目の階層と、を含む全ｎ階層（但し、ｎ≧２）からなる階層構造をもったＬＳＩのレイアウトパターンを取り扱うために、
セル構成データ格納部には、第ｎ番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されており、
ブロック構成データ格納部には、第ｉ番目（１≦ｉ≦ｎ−１）の階層に所属するブロックについてのブロック構成データとして、ｉ＜ｎ−１の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、が格納され、ｉ＝ｎ−１の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、が格納されており、
端子点決定部は、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定することを特徴とするＬＳＩの回路図復元装置。
【請求項３】
請求項１または２に記載のＬＳＩの回路図復元装置において、
セル構成データ格納部が、ｘｙ座標系において、ｘ軸もしくはｙ軸に平行な辺によって構成される多角形からなる図形を収録したセル構成データを格納し、
セル枠決定部が、ｘ軸もしくはｙ軸に平行な辺によって構成される正則外接矩形をセル枠として求めることを特徴とするＬＳＩの回路図復元装置。
【請求項４】
請求項１〜３のいずれかに記載のＬＳＩの回路図復元装置において、
条件設定部が、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、
等電位追跡部が、互いに異なる識別コードが付された３以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、前記優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識することを特徴とするＬＳＩの回路図復元装置。
【請求項５】
請求項１〜４のいずれかに記載のＬＳＩの回路図復元装置において、
端子点決定部が、セル枠と交差する各交差図形を着目図形として等電位追跡部に等電位追跡指示を与え、前記各交差図形のうち前記セル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うことを特徴とするＬＳＩの回路図復元装置。
【請求項６】
請求項１〜５のいずれかに記載のＬＳＩの回路図復元装置において、
条件設定部が、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール、および、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルールを、領域認識条件として設定することを特徴とするＬＳＩの回路図復元装置。
【請求項７】
請求項１〜６のいずれかに記載のＬＳＩの回路図復元装置において、
条件設定部が、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域および端子点の相互の接続関係を示すルールを、素子認識条件として設定することを特徴とするＬＳＩの回路図復元装置。
【請求項８】
請求項１〜７のいずれかに記載のＬＳＩの回路図復元装置において、
条件設定部が、チャネル領域、ゲート領域、ソース・ドレイン領域を認識するための領域認識条件と、前記チャネル領域、ゲート領域、ソース・ドレイン領域の相互の接続関係およびこれらと端子点との接続関係に基づいてＭＯＳトランジスタを含む論理素子を認識する素子認識条件と、を設定することを特徴とするＬＳＩの回路図復元装置。
【請求項９】
請求項１〜８のいずれかに記載のＬＳＩの回路図復元装置において、
表示対象指定部が、レイアウトパターン表示部に対して、全レイアウトパターンのうちの一部分を表示対象パターンとして指定する機能と、回路図表示部に対して、前記表示対象パターンに対応した部分の回路を表示対象回路として指定する機能と、を有することを特徴とするＬＳＩの回路図復元装置。
【請求項１０】
ＬＳＩのレイアウトパターンを示す設計データに基づいて、当該ＬＳＩの回路図を復元するＬＳＩの回路図復元装置であって、
ＬＳＩを構成する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、
複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、
前記セル構成データ格納部および前記ブロック構成データ格納部に対してデータを入力する設計データ入力部と、
前記セル構成データおよび前記ブロック構成データに基づいて、平面上に表示対象パターンを描画し、これを画像として表示するレイアウトパターン表示部と、
前記セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報を含むセル枠決定条件と、前記セル構成データおよび前記ブロック構成データに含まれる複数の図形が、相互に等電位となる要件を示す等電位追跡条件と、前記セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域および端子点の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する条件設定部と、
個々のセルについて、前記セル構成データの前記セル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、
前記セル間配線情報に含まれる図形のうち、前記セル枠と交差する交差図形について、前記セル枠が前記交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定する端子点決定部と、
前記等電位追跡条件に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形として認識する等電位追跡部と、
前記領域認識条件に基づいて、所定の認識対象セル内のセル構成データに含まれている図形について、素子を構成する個々の素子構成領域を認識する領域認識部と、
前記領域認識部が認識した複数の素子構成領域および前記端子点決定部が決定した端子点の接続関係を、前記等電位追跡部によって相互に等電位であると認識された図形については電気的に接続されたものとして取り扱いながら、前記素子認識条件と照合することにより、前記認識対象セルに対応する素子を認識する素子認識部と、
前記素子認識部が認識した素子を論理回路記号に対応づけ、セル間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路についての論理回路図を表示する回路図表示部と、
前記レイアウトパターン表示部に対して表示対象パターンを指定する機能と、前記回路図表示部に対して表示対象回路を指定する機能と、を有する表示対象指定部と、
を備え、
前記表示対象指定部が、
レイアウトパターンの表示画面上の特定図形を指定するオペレータの指示を入力する機能と、回路図表示部に対して、前記特定図形に関連した一部分の回路を表示対象回路として指定する機能と、を有し、
レイアウトパターン上で指定された特定図形が、セル枠内の図形であった場合には、当該セル枠内のセルを起点として、上流もしくは下流へｎ段分（ｎは０以上の整数）だけ信号を辿って隣接セルを認識し、前記起点となったセルおよび前記隣接セルに対応する回路を表示対象回路とする旨の指定を行い、
レイアウトパターン上で指定された特定図形が、セル枠外の配線を構成する図形であった場合には、当該配線を起点として、上流もしくは下流へｎ段分（ｎは１以上の整数）だけ信号を辿って隣接セルを認識し、前記隣接セルに対応する回路を表示対象回路とする旨の指定を行うことを特徴とするＬＳＩの回路図復元装置。
【請求項１１】
請求項１０に記載のＬＳＩの回路図復元装置において、
回路図表示部が、同一セルに所属する論理回路の範囲を示すためのセル範囲枠を、回路図上に表示する機能を有することを特徴とするＬＳＩの回路図復元装置。
【請求項１２】
請求項１０または１１に記載のＬＳＩの回路図復元装置において、
条件設定部が、入力端子および出力端子の少なくとも２種類の属性をもつ端子点を含む接続関係に基づいて特定の素子を認識する素子認識条件を設定し、
素子認識部が、前記素子認識条件に基づいて、各セルの端子点の属性認識を行い、
回路図表示部が、各セルの端子点の属性を考慮して、起点からｎ段分のセルを追跡するセル間信号追跡処理を実行し、表示対象回路を特定することを特徴とするＬＳＩの回路図復元装置。
【請求項１３】
請求項１〜１２のいずれかに記載のＬＳＩの回路図復元装置としてコンピュータを機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩのレイアウトパターンを示す設計データに基づいて、当該ＬＳＩの回路図を復元するＬＳＩの回路図復元装置に関する。
【背景技術】
【０００２】
ＬＳＩは、多数の回路素子の集合体であり、その設計データには、素子を構成する半導体層、導体層などの領域を示す図形やその配置を示す座標など、膨大な情報が含まれている。このような膨大な情報を効率的に収容するために、ＬＳＩの設計データは、通常、セルを最小単位とした階層構造をもって構築されており、この階層構造をもった設計データを展開することにより、多数の図形を平面上に並べたレイアウトパターンを得ることができる。
【０００３】
ＬＳＩを製造する際には、このレイアウトパターンをディスプレイ画面上に表示して確認作業や検証作業を行うことが重要である。そのため、ＬＳＩの設計データに基づいて、レイアウトパターンを表示するレイアウトパターン表示装置が従来から利用されている。たとえば、下記の特許文献１には、ＬＳＩの設計データから、所望の一部分のレイアウトパターンを抽出し、これを画面上に表示する装置が開示されている。また、特許文献２には、階層構造をもった設計データに基づいて、ウインドウの内外に異なる階層のレイアウトパターンを展開して表示するレイアウト検証装置が開示されており、レイアウトパターンに対する等電位追跡処理によりネットリストを作成できることが記載されている。
【０００４】
一方、ＬＳＩの設計データから、個々の素子の情報を復元する技術も提案されている。たとえば、下記の特許文献３には、ＬＳＩの設計データに基づいて等電位追跡を行い、個々の素子を認識する技術が開示されており、特許文献４には、レイアウトデータから電子回路を復元した後、冗長な素子を検索して削減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平３−８３１７２号公報
【特許文献２】特開平４−８５６７５号公報
【特許文献３】特開平４−２６２４６１号公報
【特許文献４】特開平４−８８４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したとおり、セルを最小単位とする階層構造を有するＬＳＩの設計データに基づいて、階層構造を展開することによりレイアウトパターンを作成し、これをディスプレイの画面上に表示する装置は従来から利用されている。また、前掲の特許文献４などによって、レイアウトパターンから、元の回路図を復元する手法もいくつか提案されている。
【０００７】
しかしながら、平面上に展開されたレイアウトパターンは、多数の図形の集合体であり、レイアウトパターン自身には、セルの概念は存在しない。そのため、レイアウトパターンから回路図を正確に復元することは困難であり、これまで提案されている手法は、いずれも実用性に問題がある。特に、従来提案されている方法では、ディスプレイ画面上に一部のレイアウトパターンを表示させた状態において、当該レイアウトパターンの特定箇所近傍の回路図を効率的、かつ、正確に復元させることは困難である。
【０００８】
そこで本発明は、レイアウトパターンの任意の一部分の回路図を正確に復元することが可能なＬＳＩの回路図復元装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
(1)   本発明の第１の態様は、ＬＳＩのレイアウトパターンを示す設計データに基づいて、当該ＬＳＩの回路図を復元するＬＳＩの回路図復元装置において、
ＬＳＩを構成する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、
複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、
セル構成データ格納部およびブロック構成データ格納部に対してデータを入力する設計データ入力部と、
セル構成データおよびブロック構成データに基づいて、平面上に表示対象パターンを描画し、これを画像として表示するレイアウトパターン表示部と、
セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報を含むセル枠決定条件と、セル構成データおよびブロック構成データに含まれる複数の図形が、相互に等電位となる要件を示す等電位追跡条件と、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域および端子点の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する条件設定部と、
個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、
セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定する端子点決定部と、
等電位追跡条件に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形として認識する等電位追跡部と、
領域認識条件に基づいて、所定の認識対象セル内のセル構成データに含まれている図形について、素子を構成する個々の素子構成領域を認識する領域認識部と、
領域認識部が認識した複数の素子構成領域および端子点決定部が決定した端子点の接続関係を、等電位追跡部によって相互に等電位であると認識された図形については電気的に接続されたものとして取り扱いながら、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する素子認識部と、
素子認識部が認識した素子を論理回路記号に対応づけ、セル間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路についての論理回路図を表示する回路図表示部と、
レイアウトパターン表示部に対して表示対象パターンを指定する機能と、回路図表示部に対して表示対象回路を指定する機能と、を有する表示対象指定部と、
を設け、
セル構成データ格納部が、所定の識別コードが付されたレイヤーごとに、それぞれその構成要素となる図形を収録したセル構成データを格納し、
ブロック構成データ格納部が、所定の識別コードが付されたレイヤーごとに、セル間配線もしくはブロック間配線を構成する図形を収録した配線情報を格納し、
条件設定部が、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定し、
等電位追跡部が、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識し、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域にコンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識するようにしたものである。
【００１０】
(2)   本発明の第２の態様は、上述した第１の態様に係るＬＳＩの回路図復元装置において、
ブロックが配置された第１番目〜第（ｎ−１）番目の階層と、セルが配置された第ｎ番目の階層と、を含む全ｎ階層（但し、ｎ≧２）からなる階層構造をもったＬＳＩのレイアウトパターンを取り扱うために、
セル構成データ格納部には、第ｎ番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されており、
ブロック構成データ格納部には、第ｉ番目（１≦ｉ≦ｎ−１）の階層に所属するブロックについてのブロック構成データとして、ｉ＜ｎ−１の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、が格納され、ｉ＝ｎ−１の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、が格納されており、
端子点決定部が、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定するようにしたものである。
【００１１】
(3)   本発明の第３の態様は、上述した第１または第２の態様に係るＬＳＩの回路図復元装置において、
セル構成データ格納部が、ｘｙ座標系において、ｘ軸もしくはｙ軸に平行な辺によって構成される多角形からなる図形を収録したセル構成データを格納し、
セル枠決定部が、ｘ軸もしくはｙ軸に平行な辺によって構成される正則外接矩形をセル枠として求めるようにしたものである。
【００１３】
(4)   本発明の第４の態様は、上述した第１〜第３の態様に係るＬＳＩの回路図復元装置において、
条件設定部が、等電位追跡条件として、互いに異なる識別コードが付された一対のレイヤーの組み合わせについての優先順位を設定し、
等電位追跡部が、互いに異なる識別コードが付された３以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、優先順位に基づく一対のレイヤーに所属する重畳図形のみが等電位であると認識するようにしたものである。
【００１４】
(5)   本発明の第５の態様は、上述した第１〜第４の態様に係るＬＳＩの回路図復元装置において、
端子点決定部が、セル枠と交差する各交差図形を着目図形として等電位追跡部に等電位追跡指示を与え、各交差図形のうちセル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うようにしたものである。
【００１５】
(6)   本発明の第６の態様は、上述した第１〜第５の態様に係るＬＳＩの回路図復元装置において、
条件設定部が、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール、および、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルールを、領域認識条件として設定するようにしたものである。
【００１６】
(7)   本発明の第７の態様は、上述した第１〜第６の態様に係るＬＳＩの回路図復元装置において、
条件設定部が、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域および端子点の相互の接続関係を示すルールを、素子認識条件として設定するようにしたものである。
【００１７】
(8)   本発明の第８の態様は、上述した第１〜第７の態様に係るＬＳＩの回路図復元装置において、
条件設定部が、チャネル領域、ゲート領域、ソース・ドレイン領域を認識するための領域認識条件と、チャネル領域、ゲート領域、ソース・ドレイン領域の相互の接続関係およびこれらと端子点との接続関係に基づいてＭＯＳトランジスタを含む論理素子を認識する素子認識条件と、を設定するようにしたものである。
【００１８】
(9)   本発明の第９の態様は、上述した第１〜第８の態様に係るＬＳＩの回路図復元装置において、
表示対象指定部が、レイアウトパターン表示部に対して、全レイアウトパターンのうちの一部分を表示対象パターンとして指定する機能と、回路図表示部に対して、表示対象パターンに対応した部分の回路を表示対象回路として指定する機能と、を有するようにしたものである。
【００１９】
(10)  本発明の第１０の態様は、ＬＳＩのレイアウトパターンを示す設計データに基づいて、当該ＬＳＩの回路図を復元するＬＳＩの回路図復元装置において、
ＬＳＩを構成する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納するセル構成データ格納部と、
複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納するブロック構成データ格納部と、
セル構成データ格納部およびブロック構成データ格納部に対してデータを入力する設計データ入力部と、
セル構成データおよびブロック構成データに基づいて、平面上に表示対象パターンを描画し、これを画像として表示するレイアウトパターン表示部と、
セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報を含むセル枠決定条件と、セル構成データおよびブロック構成データに含まれる複数の図形が、相互に等電位となる要件を示す等電位追跡条件と、セル構成データに含まれている図形に基づいて領域認識を行うための領域認識条件と、複数の領域および端子点の接続関係に基づいて特定の素子を認識する素子認識条件と、を設定する条件設定部と、
個々のセルについて、セル構成データのセル枠決定に用いる特定のレイヤーに収録されている図形を抽出し、抽出した図形の論理和図形を形成し、この論理和図形の外接図形をセル枠として求めるセル枠決定部と、
セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定する端子点決定部と、
等電位追跡条件に基づいて、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形として認識する等電位追跡部と、
領域認識条件に基づいて、所定の認識対象セル内のセル構成データに含まれている図形について、素子を構成する個々の素子構成領域を認識する領域認識部と、
領域認識部が認識した複数の素子構成領域および端子点決定部が決定した端子点の接続関係を、等電位追跡部によって相互に等電位であると認識された図形については電気的に接続されたものとして取り扱いながら、素子認識条件と照合することにより、認識対象セルに対応する素子を認識する素子認識部と、
素子認識部が認識した素子を論理回路記号に対応づけ、セル間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路についての論理回路図を表示する回路図表示部と、
レイアウトパターン表示部に対して表示対象パターンを指定する機能と、回路図表示部に対して表示対象回路を指定する機能と、を有する表示対象指定部と、
を設け、
表示対象指定部が、
レイアウトパターンの表示画面上の特定図形を指定するオペレータの指示を入力する機能と、回路図表示部に対して、特定図形に関連した一部分の回路を表示対象回路として指定する機能と、を有し、
レイアウトパターン上で指定された特定図形が、セル枠内の図形であった場合には、当該セル枠内のセルを起点として、上流もしくは下流へｎ段分（ｎは０以上の整数）だけ信号を辿って隣接セルを認識し、起点となったセルおよび隣接セルに対応する回路を表示対象回路とする旨の指定を行い、
レイアウトパターン上で指定された特定図形が、セル枠外の配線を構成する図形であった場合には、当該配線を起点として、上流もしくは下流へｎ段分（ｎは１以上の整数）だけ信号を辿って隣接セルを認識し、隣接セルに対応する回路を表示対象回路とする旨の指定を行うようにしたものである。
【００２０】
(11)  本発明の第１１の態様は、上述した第１０の態様に係るＬＳＩの回路図復元装置において、
回路図表示部が、同一セルに所属する論理回路の範囲を示すためのセル範囲枠を、回路図上に表示する機能を有するようにしたものである。
【００２２】
(12)  本発明の第１２の態様は、上述した第１０または第１１の態様に係るＬＳＩの回路図復元装置において、
条件設定部が、入力端子および出力端子の少なくとも２種類の属性をもつ端子点を含む接続関係に基づいて特定の素子を認識する素子認識条件を設定し、
素子認識部が、素子認識条件に基づいて、各セルの端子点の属性認識を行い、
回路図表示部が、各セルの端子点の属性を考慮して、起点からｎ段分のセルを追跡するセル間信号追跡処理を実行し、表示対象回路を特定するようにしたものである。
【００２３】
(13)  本発明の第１３の態様は、上述した第１〜第１２の態様に係るＬＳＩの回路図復元装置を、コンピュータに専用プログラムを組み込むことにより構成したものである。
【発明の効果】
【００２４】
本発明に係るＬＳＩの回路図復元装置によれば、セル枠決定条件として設定された特定のレイヤーに収録されている図形群の外接図形がセル枠として求められ、このセル枠と配線との交差位置に端子点が決定される。このため、レイアウトパターン上に仮想のセル枠および端子点が定義され、セルの概念を復活させることができる。そして、セル枠内の図形に対して、素子を構成する個々の素子構成領域の認識が行われ、これら各領域と端子点との相互の接続関係に基づいて素子の認識が行われる。したがって、レイアウトパターンの所望部分について、セル単位で素子を効率的かつ正確に認識することができるようになり、レイアウトパターンの任意の一部分の回路図を効率的、かつ、正確に復元することが可能になる。
【図面の簡単な説明】
【００２５】
【図１】一般的なＬＳＩの設計データの階層構造の一例を示す図である。
【図２】図１に示すような３階層が定義された場合のレイアウトパターンデータの具体的な内容を示す図である。
【図３】図１に示す最上位階層「ＴＯＰ」に収録されたブロック配置情報およびブロック間配線情報の具体例を示す平面図である。
【図４】図１に示す中間階層の１つである「ブロックＡ」に収録されたセル配置情報およびセル間配線情報の具体例を示す平面図である。
【図５】図１に示す最下位階層の１つである「セルＣ１０１」に収録されたセルパターン情報の具体例を示す平面図である。
【図６】図５に示すセルパターン情報のレイヤー構成を示す図である。
【図７】図３に示す「ＴＯＰ」についてのブロック配置情報およびブロック間配線情報に対応する具体的なデータ構成例を示す表である。
【図８】図４に示す「ブロックＡ」についてのセル配置情報およびセル間配線情報に対応する具体的なデータ構成例を示す表である。
【図９】図５に示す「セルＣ１０１」についてのセルパターン情報に対応する具体的なデータ構成例を示す表である。
【図１０】インバータ回路の回路図である。
【図１１】単純なレイアウトパターンの表示例を示す平面図である。
【図１２】図１１に示すレイアウトパターン上に本発明に係るセル枠および端子点を定義した状態を示す平面図である。
【図１３】本発明の基本的実施形態に係るＬＳＩの回路図復元装置の構成を示すブロック図である。
【図１４】図５に示すセルＣ１０１のレイアウトパターンから、セル枠決定部６００によって抽出された図形群を示す平面図である。
【図１５】図１４に示す図形群の論理和図形を示す平面図である。
【図１６】図１５に示す論理和図形の外接矩形として求められたセル枠Ｆを示す平面図である。
【図１７】図５に示すセルＣ１０１のレイアウトパターンに、図１６に示すセル枠Ｆを重畳した状態を示す平面図である。
【図１８】図５に示すセルＣ１０１に対するセル間配線（破線で示す）を示す平面図である。
【図１９】セル枠Ｆとセル間配線との交差位置に、端子点Ｔ１〜Ｔ４が決定された状態を示す平面図である。
【図２０】図５に示すセルＣ１０１の周囲を含めたレイアウトパターン上に、セル枠Ｆおよび端子点Ｔ１〜Ｔ４を重畳した状態を示す平面図である。
【図２１】図２０に示すレイアウトパターンに対応した論理素子の論理回路記号および各端子を示す図である。
【図２２】図１３に示す装置における条件設定部８００に設定される等電位追跡条件の一例を示す図である。
【図２３】図２２(c) に示すコンタクトの優先順位に対応するレイヤー構造を示す断面図である。
【図２４】図１３に示す装置における等電位追跡部５５０による具体的な処理を説明するための単純なレイアウトパターンを示す平面図である。
【図２５】図２４に示すレイアウトパターンに対して等電位追跡処理を実行した結果を示す平面図である。
【図２６】等電位追跡処理を利用して、セルを単に通過する配線を除外して端子点の決定を行う処理を説明する平面図である。
【図２７】図５に示すセルＣ１０１を通過するセル間配線ｗ５の取り扱いを示す平面図である。
【図２８】一般的なＭＯＳトランジスタの回路図と素子構成領域との関係を示す図である。
【図２９】図１３に示す装置における条件設定部８００に設定される領域認識条件の一例を示す図である。
【図３０】図２０に示すセルについて、領域認識を行った結果を示す平面図である。
【図３１】図３０に示すセルについて、各端子点と各素子構成領域との接続関係を示す平面図である。
【図３２】図１３に示す装置における条件設定部８００に設定される素子認識条件の一例を示す図である。
【図３３】図３１に示すセルについて認識された接続関係を抽出し、トランジスタレベルの回路図に対応させて書き直した図である。
【図３４】図３１に示すセルについて、個々の端子点について認識された端子属性を、それぞれ異なる図形で示した平面図である。
【図３５】図１３に示す装置によって行われるセル間信号追跡処理の概念を説明するための平面図である。
【図３６】図１３に示す装置における回路図表示部７３０によって表示された回路図を示す平面図である。
【発明を実施するための形態】
【００２６】
以下、本発明を図示する実施形態に基づいて説明する。
【００２７】
＜＜＜  §１．  一般的なＬＳＩの設計データの構造  ＞＞＞
既に述べたとおり、ＬＳＩの設計データは、通常、セルを最小単位とした階層構造をもって構築されている。したがって、ＬＳＩ全体のレイアウトパターンを得るためには、この階層構造をもった設計データを展開する処理が必要になる。
【００２８】
図１は、一般的なＬＳＩの設計データの階層構造の一例を示す図である。この例は、３階層からなる単純な例であり、最上位階層のＴＯＰの下に、中間階層の４つのブロックＡ〜Ｄが位置し、各ブロックの下に最下位階層のセルが位置している（ブロックＢ〜Ｄの下のセルは図示省略）。
【００２９】
図２は、図１に示すような３階層が定義された場合のレイアウトパターンデータの具体的な内容を示す図である。まず、最上位階層「ＴＯＰ」には、ブロック配置情報とブロック間配線情報が収容される。ここで、ブロック配置情報は、中間階層の４つのブロックＡ〜Ｄの配置を示す情報であり、ブロック間配線情報は、ブロックＡ〜Ｄ相互間の配線を示す情報である。一方、中間階層「ブロック」には、セル配置情報とセル間配線情報が収容される。ここで、セル配置情報は、最下位階層の各セルの配置を示す情報であり、セル間配線情報は、各セル相互間の配線を示す情報である。そして、最下位階層「セル」には、セルパターン情報が収容される。このセルパターン情報は、セルの構成要素となる図形の情報をレイヤーごとに収録したものである。
【００３０】
図３は、図１に示す最上位階層「ＴＯＰ」に収録されたブロック配置情報（図３(a) ）およびブロック間配線情報（図３(b) ）の具体例を示す平面図である。ここでは、この最上位階層の情報を、原点Ｑをもったαβ二次元座標系を用いて例示している。このαβ二次元座標系は、いわばＬＳＩの全レイアウトパターンを表示するためのグローバル座標系ということができる。
【００３１】
まず、最上位階層「ＴＯＰ」に収録されたブロック配置情報は、図３(a) に示すとおり、４つのブロックＡ〜Ｄのαβ二次元座標系上での配置を示す情報である。この例では、各ブロックＡ〜Ｄはいずれも矩形の輪郭を有し、その左下の点Ｑａ（α１，β１），Ｑｂ（α２，β２），Ｑｃ（α３，β３），Ｑｄ（α４，β４）の座標値がブロック配置情報を構成する実体データということになる。
【００３２】
一方、最上位階層「ＴＯＰ」に収録されたブロック間配線情報は、図３(b) に示すとおり、ブロックＡ〜Ｄ相互間の配線Ｗ１〜Ｗ３を示す情報である。図３(b) に示されている破線の矩形は、図３(a) に示す４つのブロックＡ〜Ｄの位置を示しており、この例の場合、ブロックＡＢ間の配線Ｗ１、ブロックＢＤ間の配線Ｗ２、ブロックＣＤ間の配線Ｗ３が例示されている。配線Ｗ１〜Ｗ３は、いずれも多角形からなり、各頂点の座標値により、その形状および位置が特定される。すなわち、配線Ｗ１の実体データは４頂点Ｐ１〜Ｐ４の座標値、配線Ｗ２の実体データは４頂点Ｐ５〜Ｐ８の座標値、配線Ｗ３の実体データは４頂点Ｐ９〜Ｐ１２の座標値ということになる。
【００３３】
図４は、図１に示す中間階層の１つである「ブロックＡ」に収録されたセル配置情報（図４(a) ）およびセル間配線情報（図４(b) ）の具体例を示す平面図である。ここでは、この中間階層の情報を、原点ＯをもったＸＹ二次元座標系を用いて例示している。このＸＹ二次元座標系は、グローバルなαβ二次元座標系に対して、ローカル座標系ということができ、図４(a) に示す原点Ｏは、図３(a) に示すαβ二次元座標系における点Ｑａに割り付けられる。座標軸Ｘ，Ｙは、それぞれ座標軸α，βに平行な軸であり、図４(a) に示されているＸＹ二次元座標系は、図３(a) に矩形で示されているブロックＡ内にそっくり収容される。
【００３４】
中間階層「ブロックＡ」に収録されたセル配置情報は、図４(a) に示すとおり、３つのセルＣ１０１〜Ｃ１０３のＸＹ二次元座標系上での配置を示す情報である。この例では、各セルＣ１０１〜Ｃ１０３はいずれも矩形の輪郭を有し、その左下の点Ｒ１（Ｘ１，Ｙ１），Ｒ２（Ｘ２，Ｙ２），Ｒ３（Ｘ３，Ｙ３）の座標値がセル配置情報を構成する実体データということになる。
【００３５】
一方、中間階層「ブロックＡ」に収録されたセル間配線情報は、図４(b) に示すとおり、セルＣ１０１〜Ｃ１０３相互間の配線Ｗ４，Ｗ５を示す情報である。図４(b) に示されている破線の矩形は、図４(a) に示す３つのセルＣ１０１〜Ｃ１０３の位置を示しており、この例の場合、セルＣ１０１／Ｃ１０２間の配線Ｗ４とセルＣ１０２／Ｃ１０３間の配線Ｗ５が例示されている。配線Ｗ４，Ｗ５は、いずれも多角形からなり、各頂点の座標値により、その形状および位置が特定される。すなわち、配線Ｗ４の実体データは４頂点Ｐ２１〜Ｐ２４の座標値、配線Ｗ５の実体データは６頂点Ｐ２５〜Ｐ３０の座標値ということになる。
【００３６】
中間階層の他のブロックＢ〜Ｄについても、同様に、セル配置情報とセル間配線情報が用意されるが、ここでは例示は省略する。
【００３７】
図５は、図１に示す最下位階層の１つである「セルＣ１０１」に収録されたセルパターン情報の具体例を示す平面図である。セルパターン情報は、セルＣ１０１の構成要素となる図形のパターンをレイヤーごとに収録した情報である。ここでは、このセルパターン情報を、原点ｏをもったｘｙ二次元座標系を用いて例示している。この小文字で示すｘｙ二次元座標系は、大文字で示すＸＹ二次元座標系に対するローカル座標系ということができ、図５に示す原点ｏは、図４(a) に示すＸＹ二次元座標系における点Ｒ１に割り付けられる。座標軸ｘ，ｙは、それぞれ座標軸Ｘ，Ｙに平行な軸であり、図５に示されているｘｙ二次元座標系は、図４(a) に矩形で示されているセルＣ１０１内にそっくり収容される。
【００３８】
最下位階層「セルＣ１０１」に収録されたセルパターン情報は、図５に示すとおり、１１個の図形ｆ１〜ｆ１１の形状および位置を示す情報である。この例では、図形ｆ１〜ｆ１１は、いずれも矩形であり、セルパターン情報の実体データは、ｘｙ二次元座標系上での各頂点の座標値ということになる。ここに例示したセルＣ１０１は、実際には、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとによって構成される「インバータ回路」である。
【００３９】
図５に示す１１個の図形ｆ１〜ｆ１１を示す情報は、実際には、それぞれ構成材料が異なる５つのレイヤーに分けて収録されている。図６は、図５に示すセルパターン情報のレイヤー構成を示す図である。すなわち、「セルＣ１０１」には、ポリシリコンレイヤーＬ１，拡散層レイヤーＬ２，メタルレイヤーＬ３，ウェルレイヤーＬ４，コンタクトレイヤーＬ５の５つのレイヤーが定義されており、ポリシリコンレイヤーＬ１には図形ｆ１のパターン情報，拡散層レイヤーＬ２には図形ｆ２およびｆ３のパターン情報，メタルレイヤーＬ３には図形ｆ４〜ｆ６のパターン情報，ウェルレイヤーＬ４には図形ｆ７のパターン情報，コンタクトレイヤーＬ５には図形ｆ８〜ｆ１１のパターン情報がそれぞれ収録されている。
【００４０】
最下位階層の他のセルについても、同様に、それぞれ特定の機能をもった回路を構成するためのセルパターン情報が用意されるが、ここでは例示は省略する。結局、このＬＳＩ全体のレイアウトパターンを得るには、図５に例示する個々のセル構成図形を図４(a) に例示する個々のセル内に割り付け、図４(b) に例示するセル間配線を施してブロックを構成し、そのようなブロックを図３(a) に例示する個々のブロック内に割り付け、図３(b) に例示するブロック間配線を施す作業を行えばよい。
【００４１】
以上、図１に示すような３階層によるレイアウトパターンの構成例を平面図を用いて模式的に説明したが、実際には、各情報は文字や数値を用いたデータとして用意される。図７は、図３に示す「ＴＯＰ」についてのブロック配置情報およびブロック間配線情報に対応する具体的なデータ構成例を示す表である。上述したとおり、ブロック配置情報の実体データは、４つのブロックＡ〜Ｄについて、たとえば、左下隅などの基準点のαβ二次元座標系上での配置座標Ｑａ（α１，β１）〜Ｑｄ（α４，β４）によって構成され、ブロック間配線情報の実体データは、ブロック間配線Ｗ１〜Ｗ３を構成する多角形の頂点Ｐ１〜Ｐ１２の座標によって構成される。
【００４２】
また、図８は、図４に示す「ブロックＡ」についてのセル配置情報およびセル間配線情報に対応する具体的なデータ構成例を示す表である。上述したとおり、セル配置情報の実体データは、３つのセルＣ１０１〜Ｃ１０３について、たとえば、左下隅などの基準点のＸＹ二次元座標系上での配置座標Ｒ１（Ｘ１，Ｙ１）〜Ｒ３（Ｘ３，Ｙ３）によって構成され、セル間配線情報の実体データは、セル間配線Ｗ４，Ｗ５を構成する多角形の頂点Ｐ２１〜Ｐ３０の各座標値（Ｘ，Ｙ）によって構成される。
【００４３】
更に、図９は、図５に示す「セルＣ１０１」についてのセルパターン情報に対応する具体的なデータ構成例を示す表である。上述したとおり、セルパターン情報の実体データは、レイヤーごとに収録した個々の図形の頂点座標によって構成される。図９に示す表には、図形ｆ１〜ｆ１１の各頂点座標（座標値の図示は省略）が、５つのレイヤーＬ１〜Ｌ５に分けて、それぞれ収録されている。
【００４４】
＜＜＜  §２．  本発明の主眼  ＞＞＞
これまで述べてきたとおり、ＬＳＩのレイアウトパターンは、多数の図形の集合体である。§１では、説明の便宜上、ごく単純な構成例を示したが、実際のＬＳＩのレイアウトパターンは、非常に複雑な図形の集合体から構成され、ディスプレイ画面上に表示しても、直観的に回路素子を認識することは困難である。したがって、レイアウトパターンをディスプレイ画面上に表示して確認作業や検証作業を行う際には、実用上、論理回路の回路図を入手する必要がある。
【００４５】
たとえば、図５に示すセルＣ１０１の図形パターンは、前述したとおり、実際には「インバータ回路」を構成するセルパターンであり、論理回路図で示した場合、図１０のような形式で表現される。すなわち、入力端子Ｉｎに論理値Ａを与えると、出力端子Ｏｕｔには、その論理反転出力が得られることになる。図１０の回路図を見れば、当該論理素子が「インバータ回路」であることは一目瞭然であるが、図５に示す図形パターンを、図１０に示す「インバータ回路」として把握するには、ある程度の熟練を要する。
【００４６】
しかも、図５は、１つのセルＣ１０１内の図形パターンのみを抽出して示した図であるため、「インバータ回路」の認識は比較的容易であるが、実際のレイアウトパターン上では、多数のセルを構成する膨大な数の図形が密集して配置されており、セル間配線やブロック間配線を構成する図形も混在することになるため、実際のレイアウトパターン上で個々の回路素子を認識することは非常に困難である。
【００４７】
図１１は、図５に示す「インバータ回路」のセルＣ１０１を６組並べて配置し、更にセル間配線を付加したレイアウトパターンを示す平面図である。図５に示すセルパターンを参照しながら、図１１に示すレイアウトパターンを注視すれば、６組の「インバータ回路」が認識できるであろう。なお、図１１のレイアウトパターン上では、図５に示す図形ｆ７（ウェルレイヤーＬ４の図形）は、横方向に伸びた１つの図形に融合している。これは、セルＣ１０１を横方向に配置した段階では、図形ｆ７の端部が左右に隣接した別なセルの図形ｆ７の端部と重なり合うため、階層構造を展開したレイアウトパターン上では互いに融合するためである。
【００４８】
同様に、セル内の図形とセル間配線の図形とが同一の材料からなるレイヤーであった場合にも、両者は融合することになる。そのため、図１１に示すレイアウトパターン上には、「セル」単位で区画を分ける情報は残っておらず、どの部分が１つのセルに対応する領域であるかを視覚的に把握することは困難である。実際、「セル」という概念は、図１に示すような階層構造を利用して、ＬＳＩ全体のレイアウトパターンを効率的に表現するために導入された抽象概念であり、ＬＳＩというハードウエアを構成する上で必須の概念ではない。別言すれば、ＬＳＩというハードウエア構造物内には、「セル」という抽象概念上の輪郭に相当する物理的な構造は何も存在せず、当然ながら、レイアウトパターン上にも、実体のないセルの輪郭を示す図形が表示されることはない。
【００４９】
しかしながら、ＬＳＩの設計者が、設計途中のレイアウトパターンを確認したり、検証したりする作業を行う上では、個々の回路素子およびその接続関係を認識することが不可欠である。すなわち、図１１に示すレイアウトパターンは単なる図形の集合体であるが、設計者は、このパターンを「６組のインバータ回路」と「これらの間の配線」として把握することにより、はじめて意味のある解析を行うことができる。したがって、回路設計者が、図１１に示すようなレイアウトパターンをディスプレイ画面上に表示して、確認作業や検証作業を行う上では、このレイアウトパターンに対応した論理回路の回路図を併せて表示し、両者を目視比較する作業が重要である。
【００５０】
もちろん、このようなレイアウトパターンで実現される論理回路は、もともと回路図を用いて設計されたものであるから、そのような回路図を取り寄せることができれば、回路図を参照しながら、レイアウトパターンに対する確認作業や検証作業を行うことは可能である。しかしながら、一般に、ＬＳＩの製造プロセスにおいて、回路を設計する設計部門と、レイアウトパターンを半導体ウエハ上に焼き付ける製造部門とは、組織的にも地理的にも離れていることが多く、製造部門において、レイアウトパターンの確認や検証を行う際に、設計部門から回路図を直ちに取り寄せることができないケースも少なくない。また、仮に回路図が入手できたとしても、図１１に示すように、一部分のレイアウトパターンを表示させた状態において、これに対応する回路図の部分を探し出すには多大な労力を要する。
【００５１】
本発明の主眼は、図１１に示すように、ディスプレイ画面上に表示されているレイアウトパターン（すなわち、多数の図形の集合体）から、元の回路図の一部分を復元する処理を行うことにある。回路図は、複数の論理素子を信号の流れに沿って接続したものであるから、回路図を復元するには、レイアウトパターン上で信号の流れを辿る処理も行う必要がある。
【００５２】
レイアウトパターン上で信号の流れを辿る方法としては、従来から等電位追跡の手法が知られている。この手法を利用すれば、たとえば、図１１に示すレイアウトパターンを構成する多数の図形のうち、起点となる特定の図形に対して等電位となる図形を自動的に認識し、起点に対して等電位となる領域のみを特別な色に着色して表示させるようなことも可能である。しかしながら、この等電位追跡の手法は、基本的に、半導体ウエハ上で導電性材料によって構成されるレイヤーを辿ってゆく方法を採るものであり、途中に絶縁性材料によって構成されるレイヤーが介在した場合、信号の追跡を行うことはできない。
【００５３】
たとえば、ＭＯＳトランジスタの場合、ゲート電極とチャネル領域との間にはゲート絶縁膜が介在しており、ゲート電極へ繋がる配線について等電位追跡を行ったとしても、チャネル領域からソース・ドレイン電極へ至る信号経路についての追跡を行うことはできない。回路図は、個々の論理回路間の信号の流れを図式化したものであるから、レイアウトパターンから回路図を復元するためには、レイアウトパターン上で個々の素子を認識する処理が不可欠である。ここで、ＬＳＩ設計データ上のセルは、１つもしくは複数の素子を、その論理機能に着目してひとまとまりにしたものであり、個々の素子を認識するための大きな手掛かりになるが、図１１に示す例のように、平面上に展開されたレイアウトパターンは多数の図形の集合体であり、既にセルという概念は失われてしまっている。
【００５４】
そこで本願発明者は、まず、レイアウトパターン上にセルの概念を復活させた上で、個々のセル単位で素子認識を行う手法を案出した。具体的には、本発明では、まず、レイアウトパターンデータを利用して、個々のセルについて仮想的な輪郭を示すセル枠と、当該セルと外部配線との仮想的な接続位置を示す端子点を定義し、個々のセル枠内の図形および端子点に基づいてセル単位で素子認識を行い、更に、セル間配線に基づいて、論理素子間の信号の流れを辿って回路図を復元する、という方法が採られる。
【００５５】
図１２は、図１１に示すレイアウトパターンに本発明に係るセル枠および端子図形を定義した状態を示す平面図である。図に太線矩形で示す枠が、６組のセルの仮想的な輪郭を示すセル枠Ｆ１〜Ｆ６であり、このセル枠上に配置されたｘ印が、各セルと外部配線との仮想的な接続位置を示す端子点Ｔ１１〜Ｔ６４である。
【００５６】
もちろん、図１２に示すセル枠Ｆ１〜Ｆ６や端子点Ｔ１１〜Ｔ６４は、実際のＬＳＩを構成する物理的な構造物ではなく、レイアウトパターンを構成する実体的な図形でもない。これらセル枠Ｆ１〜Ｆ６および端子点Ｔ１１〜Ｔ６４は、回路図復元装置の内部的なパラメータとして発生されるものであり、実際にレイアウトパターン上に表示されるものではない（もちろん、必要に応じて、ディスプレイ画面上のレイアウトパターン上に表示させるようなことも可能である）。このような概念的なセル枠や端子点を装置の内部パラメータとして発生させると、セル単位での素子認識を行う上で便利になる。
【００５７】
たとえば、図１２において、配線Ｗ１０〜Ｗ４０は、セル枠Ｆ１〜Ｆ６の外部に位置しているため、セル内の構成要素ではなく、セル間配線を構成する図形であることが直ちに認識できる。ここで、図において水平方向に伸びる配線Ｗ１０，Ｗ２０，Ｗ３０，Ｗ４０や、縦方向に伸びる配線Ｗ１１〜Ｗ１６，Ｗ２１〜Ｗ２６，Ｗ３１〜Ｗ３６は、各セルに供給する信号や電源ラインであり、小さな白抜きの正方形はコンタクトを示す図形である。
【００５８】
また、セル枠Ｆ１上の端子点Ｔ１３、セル枠Ｆ４上の端子点Ｔ４１、配線Ｗ３０は、配線Ｗ２１を介して接続されているので、等電位追跡処理を行えば、配線Ｗ２１に沿って、端子点Ｔ１３，Ｔ４１の位置に対する信号の入出力もしくは電源供給が行われていることが把握できる。更に、後述するように、個々の端子点について、入力端子、出力端子、電源端子、接地端子という属性を認識すれば、信号の流れの方向を認識することができるようになり、回路素子間の信号の流れを詳細に解析することも可能になる。
【００５９】
＜＜＜  §３．  本発明に係る装置の基本構成  ＞＞＞
続いて、本発明の基本的実施形態に係るＬＳＩの回路図復元装置の構成を説明する。図１３は、この基本的実施形態に係る装置構成を示すブロック図である。この装置は、ＬＳＩのレイアウトパターンを示す設計データに基づいて、当該ＬＳＩの回路図を復元する装置である。この装置は、設計データに基づいて、ディスプレイ画面上にレイアウトパターンを表示する機能も併せもち、現在表示中のレイアウトパターン近傍の回路図を、リアルタイムで復元して表示することができる。
【００６０】
図１３に示すとおり、この表示装置は、設計データ入力部１００、ブロック構成データ格納部２００、セル構成データ格納部３００、レイアウトパターン表示部４００、端子点決定部５００、等電位追跡部５５０、セル枠決定部６００、回路復元部７００、条件設定部８００、表示対象指定部９００、によって構成される。実際には、この復元装置は、コンピュータに専用プログラムを組み込むことによって構成されるものであり、上記各構成要素は、コンピュータのハードウエア資源を利用した専用プログラムの機能として実現されることになる。
【００６１】
たとえば、ブロック構成データ格納部２００、セル構成データ格納部３００、条件設定部８００は、ハードディスク装置などの記憶装置とこれを機能させるためのプログラムによって実現され、設計データ入力部１００、表示対象指定部９００は、オペレータ（ＬＳＩの設計者）からの入力操作や指示操作を受け付けるハードウエア（たとえば、キーボードやマウス）とこれを機能させるためのプログラムによって実現される。また、レイアウトパターン表示部４００、端子点決定部５００、等電位追跡部５５０、セル枠決定部６００、回路復元部７００は、ＣＰＵ、メモリ、ディスプレイ装置などのハードウエアと、それぞれ固有の処理を行うためのプログラムによって実現される。以下、各構成要素の機能を順に説明する。
【００６２】
まず、設計データ入力部１００は、ブロック構成データ格納部２００およびセル構成データ格納部３００に対してデータを入力する機能をもった構成要素である。具体的には、キーボードやマウスなどの入力機器と、入力対象となるデータファイルを指定するマン・マシンインターフェイスプログラムによって設計データ入力部１００を構成することができる。ブロック構成データ格納部２００およびセル構成データ格納部３００に格納されているデータは、この設計データ入力部１００によって入力されたデータということになる。
【００６３】
ブロック構成データ格納部２００は、複数のセルを所定位置に配置してなるブロックについて、各セルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、を含むブロック構成データを格納する機能を果たす。すなわち、図１に示す例の場合、ブロックＡ〜ブロックＤの内部構造を示す情報がブロック構成データとして、ブロック構成データ格納部２００内に格納される。たとえば、ブロックＡの場合は、図４(a) ，(b) に示す情報、より具体的には、図８の表に示すようなData（ブロックＡ）が格納されることになる。
【００６４】
なお、必要に応じて、セル間配線情報についてレイヤーを定義し、セル間配線を構成する図形をレイヤーごとに収録することも可能である。たとえば、ポリシリコンからなる配線と、メタルからなる配線とを共用する場合、レイヤーＬ１（ポリシリコン）とレイヤーＬ３（メタル）との２通りのレイヤーを定義し、セル間配線を構成する個々の図形を、いずれかのレイヤーに所属するデータとして用意すればよい。
【００６５】
一方、セル構成データ格納部３００は、ＬＳＩを構成する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データを格納する機能を果たす。すなわち、図１に示す例の場合、セルＣ１０１，Ｃ１０２，... 等の各セルの内部構造を示す情報がセル構成データとして、セル構成データ格納部３００内に格納される。たとえば、セルＣ１０１の場合は、図５に示すセルパターン情報、より具体的には、図９の表に示すようなData（セルＣ１０１）が格納されることになる。
【００６６】
なお、図１に示す例のように、３階層からなる設計データの場合は、最上位階層「ＴＯＰ」についての情報も、ブロック構成データとしてブロック構成データ格納部２００に格納される。すなわち、図３(a) ，(b) に示す情報、より具体的には、図７の表に示すようなData（ＴＯＰ）も、ブロック構成データ格納部２００に格納されることになる。最上位階層「ＴＯＰ」も、基本的には１つのブロックであり、Data（ＴＯＰ）もブロック構成データとして格納部２００に格納される。また、ここでは述べないが、４階層以上からなる設計データの場合、最下位階層（セル）に関する情報（セルパターン情報）がセル構成データ格納部３００に格納され、その上位階層に関するすべての情報がブロック構成データ格納部２００に格納されることになる。
【００６７】
一般論として、全ｎ階層（但し、ｎ≧２）からなる階層構造をもったＬＳＩのレイアウトパターンを取り扱う場合は、第１番目〜第（ｎ−１）番目の階層にはブロックが配置され、第ｎ番目の階層（最下位階層）にはセルが配置された構成をとるので、第１番目〜第（ｎ−１）番目の階層に関する情報はブロック構成データ格納部２００に格納され、第ｎ番目の階層（最下位階層）に関する情報はセル構成データ格納部３００に格納される。
【００６８】
この場合、ブロック構成データ格納部２００に格納される第ｉ番目（１≦ｉ≦ｎ−１）の階層に所属するブロックについてのブロック構成データは、ｉ＜ｎ−１の場合には、下位階層に所属するブロックの位置座標を示すブロック配置情報と、ブロック間配線を構成する図形を示すブロック間配線情報と、によって構成され（たとえば、ｎ＝３の場合、図２に示す階層「ＴＯＰ」の情報）、ｉ＝ｎ−１の場合には、下位階層に所属するセルの位置座標を示すセル配置情報と、セル間配線を構成する図形を示すセル間配線情報と、によって構成される（たとえば、ｎ＝３の場合、図２に示す階層「ブロック」の情報）。一方、セル構成データ格納部３００には、第ｎ番目の階層に所属する個々のセルについて、その構成要素となる図形をレイヤーごとに収録したセル構成データが格納されることになる（図２に示す階層「セル」の情報）。
【００６９】
レイアウトパターン表示部４００は、ブロック構成データ格納部２００に格納されているブロック構成データと、セル構成データ格納部３００に格納されているセル構成データと、に基づいて、平面上にレイアウトパターンを描画し、これを画像としてディスプレイ画面上に表示する機能を果たす。このような描画機能は公知の機能であるため、ここでは詳しい描画方法についての説明は省略する。
【００７０】
以上、図１３に示す設計データ入力部１００、ブロック構成データ格納部２００、セル構成データ格納部３００、レイアウトパターン表示部４００の機能について述べたが、これらの各構成要素は、従来の一般的なレイアウトパターン表示装置に備わっている要素である。本発明の特徴は、この一般的なレイアウトパターン表示装置に、更に、端子点決定部５００、等電位追跡部５５０、セル枠決定部６００、回路復元部７００、条件設定部８００、表示対象指定部９００、を付加し、ＬＳＩの回路図復元装置を構成した点にある。以下、これらの各構成要素の機能について、章を改めて説明する。
【００７１】
＜＜＜  §４．  セル枠および端子点の決定  ＞＞＞
ここでは、端子点決定部５００およびセル枠決定部６００の機能について説明する。セル枠決定部６００は、条件設定部８００内に設定されているセル枠決定条件に基づいて、セル構成データに概念として含まれている個々のセルの仮想の輪郭線を示すセル枠を決定する機能を有し、端子点決定部５００は、セル枠上に端子点を決定する機能を有する。§２で述べたとおり、ここで決定されるセル枠および端子点は、レイアウトパターンを構成する実体的な図形ではなく、セル単位での素子認識を行うために、回路図復元装置の内部的なパラメータとして定義されるものである。
【００７２】
まず、セル枠決定部６００において行われるセル枠決定処理の具体的な内容を説明する。セル枠決定処理は、条件設定部８００に予め設定されているセル枠決定条件を参照して行われる。ここで、セル枠決定条件は、セル構成データに含まれるレイヤーのうち、セル枠決定に用いる特定のレイヤーを示す情報によって規定される。条件設定部８００に設定すべきセル枠決定条件は、この装置で取り扱うＬＳＩの種類に応じて異なる。ここでは、主としてＣＭＯＳトランジスタを用いた回路素子を含む一般的なＬＳＩの場合を例にとって、セル枠決定条件の設定例を説明する。
【００７３】
図５には、セルＣ１０１のセルパターン情報として、図形ｆ１〜ｆ１１の形状および配置が示されている。これらの図形は、図６に示すように、Ｌ１〜Ｌ５の５つのレイヤーのいずれかに所属し、実際には、図９に示すように、レイヤーごとに収録した図形データによって定義される。この図５に示す各図形ｆ１〜ｆ１１は、いずれもセルＣ１０１の構成要素ではあるが、図形ｆ７（Ｎ型トランジスタ用のウェル領域を構成する図形）については、レイアウトパターン上では、図１１に示す例のように、左右に隣接する別なセルの図形ｆ７と融合し、横方向に並ぶ複数のセル間に跨がって伸びる細長い一体図形を構成することになる。これは、図形ｆ７は、単位セルのセル枠（輪郭）の決定に利用するには不適切な図形であることを意味する。
【００７４】
また、図５に示す図形ｆ８〜ｆ１１は、コンタクトを示す図形であり、実際の物理的なＬＳＩでは、複数のレイヤー間を電気的に接続するために紙面に垂直な方向に伸びる配線として機能する。このため、図形ｆ８〜ｆ１１は、単位セルのセル枠（輪郭）の決定には役立たない図形であることがわかる。
【００７５】
このような観点から、図５に示すセルＣ１０１については、たとえば、図形ｆ１〜ｆ６を利用してセル枠を決定すれば、適切なセル枠決定を行うことが可能であることがわかる。すなわち、図形ｆ１〜ｆ６の分布領域を、概念的にセルＣ１０１の内部として取り扱えば、適切なセル枠を決定することができる。そこで、ここでは、図６に示す５つのレイヤーのうち、Ｌ１（ポリシリコン）、Ｌ２（拡散層）、Ｌ３（メタル）の３つのレイヤーを、セル枠決定に用いる特定のレイヤーとして選択し、セル枠決定条件として設定したものとしよう。図５に示すセルＣ１０１は、インバータ回路として機能するセルであるが、ＣＭＯＳトランジスタを用いた回路素子を含む一般的なセルの場合も同様に、Ｌ１，Ｌ２，Ｌ３の３つのレイヤーをセル枠決定条件として設定することは妥当である。
【００７６】
そこで、図１３に示す装置において、ＣＭＯＳトランジスタを用いた回路素子を含むＬＳＩを取り扱う場合には、条件設定部８００に対して、Ｌ１，Ｌ２，Ｌ３の３つのレイヤーを示す情報をセル枠決定条件として設定しておくようにする。これら３つのレイヤーは、セル枠決定部６００で実行されるセル枠決定処理において、抽出対象レイヤーとして取り扱われる。
【００７７】
すなわち、セル枠決定部６００は、セル枠決定の対象となる個々のセルについて、セル構成データ格納部３００からセル構成データを読み出し、セル枠決定条件として設定されている特定のレイヤー（上例の場合、セル枠決定に用いる３つのレイヤーＬ１，Ｌ２，Ｌ３）に収録されている図形を抽出し、抽出した図形の論理和図形を形成し、更に、この論理和図形の外接図形をセル枠として求める処理を実行する。
【００７８】
たとえば、セルＣ１０１については、セル枠決定部６００によって、セル構成データ格納部３００から図９に示すセル構成データ（Data（セルＣ１０１））が読み出されるので、このうち、セル枠決定条件として設定されている３つのレイヤーＬ１，Ｌ２，Ｌ３に収録されている図形ｆ１〜ｆ６が抽出されることになる。図１４は、このようにして抽出された図形群を示す平面図である。そして、セル枠決定部６００は、これら抽出図形ｆ１〜ｆ６の論理和図形として、図１５にハッチングを施して示すような図形ｆ（ＯＲ）を求める処理を行う。この論理和図形ｆ（ＯＲ）は、セルＣ１０１の内部領域と把握されるべき概念的な領域を示している。
【００７９】
そこで、セル枠決定部６００は、更に、この論理和図形ｆ（ＯＲ）の外接図形をセル枠として求める処理を実行する。図１６に太線で示すセル枠Ｆは、このようにして求められた外接図形であり、セルＣ１０１の概念的な輪郭を示すものになる。ここに示す例では、外接図形として、外接する矩形を用いている。図１７は、図５に示すセルＣ１０１のレイアウトパターンに、図１６に示すセル枠Ｆを重畳した状態を示す平面図である。セル枠決定条件として、レイヤーＬ４（ウェル）を外したため、図形ｆ７はセル枠Ｆからはみ出した状態になっているが、上述したとおり、図形ｆ７は左右に隣接する別なセルの図形ｆ７と融合したレイアウトパターンを形成するため、セル枠Ｆを跨ぐようになっても問題はない。かくして、セル枠決定部６００により、適切なセル枠を決定することが可能になる。
【００８０】
なお、セル構成データ格納部３００内に格納されるセル構成データは、通常、図５に示す例のように、ｘｙ座標系において、ｘ軸もしくはｙ軸に平行な辺によって構成される多角形からなる図形を収録したデータになっている。このような場合、セル枠決定部６００によりセル枠として決定される外接図形は、ｘ軸もしくはｙ軸に平行な辺によって構成される正則外接矩形にするのが好ましい。図１６に示すセル枠Ｆは、論理和図形ｆ（ＯＲ）に対する正則外接矩形を構成するものであり、上下二辺はｘ軸に平行、左右二辺はｙ軸に平行になっている。セルを構成する図形がｘ軸もしくはｙ軸に平行な辺によって構成される多角形からなる図形である場合、セル枠もｘ軸もしくはｙ軸に平行な辺によって構成される正則外接矩形によって構成した方が、図１２に示す例に見られるように、レイアウトパターン上への配置に適した単純な形状のセル枠が得られる。
【００８１】
なお、適切なセル枠を決定するために設定すべきセル枠決定条件は、必ずしも１つに決まっているわけではなく、オペレータ（設計者）の判断によって、適切と思われる様々な条件を設定することが可能である。たとえば、上例の場合は、３つのレイヤーＬ１，Ｌ２，Ｌ３を示す情報をセル枠決定条件として設定したが、更に、レイヤーＬ５（コンタクト）を付加した４つのレイヤーを示す情報をセル枠決定条件として設定しても全く同じ結果が得られる。あるいは、上例の場合、２つのレイヤーＬ１，Ｌ２のみを示す情報をセル枠決定条件として設定しても全く同じ結果が得られる。
【００８２】
もちろん、セル枠決定条件の設定内容が変わると、得られるセル枠の形状や位置が異なってくるケースもあるが、そもそも「正しいセル枠」が存在するわけではないので、セル枠決定条件の設定により、定義されるセル枠に変動が生じても支障はない。既に述べたとおり、本発明において、セル枠Ｆの役割は、概念的なセルの境界位置をレイアウトパターン上で定義し、後述する端子点の決定を可能にするためのものであるから、レイアウトパターン上での大まかなセルの領域を示す位置にセル枠が定義されれば問題はない。
【００８３】
次に、端子点決定部５００において行われる端子点決定処理の具体的な内容を説明する。端子点決定部５００は、セル枠決定部６００によって決定されたセル枠Ｆ上に端子点を発生する処理を実行する。そのために、ブロック構成データ格納部２００に格納されているセル間配線情報を利用する。ここでは、ブロックＡ内のセルＣ１０１について、図１７に示すようなセル枠Ｆが決定された場合を例にとって、端子点を生成する具体的な処理を述べることにする。ブロックＡ内のセル間配線情報は、図４(b) に示すように、ブロックＡに含まれる複数のセルについてのセル間の配線を示すものである。
【００８４】
ここでは、このようなセルＣ１０１に対するセル間配線として、図１８に破線で示すような４つの配線ｗ１〜ｗ４を示す図形データが、ブロックＡ内のセル間配線情報として収録されていたものとしよう。セル間配線は、１つのセル内の構成要素と、別なセル内の構成要素との間を電気的に接続するための配線であり、セル間配線の図形は、その端部がセル内の図形に重畳するように配置されている。図１８に示す例の場合も、配線ｗ１〜ｗ４の端部は、セル内の図形に一部重なった状態になっている。このため、セルＣ１０１に対するセル間配線ｗ１〜ｗ４は、セル枠Ｆと交差する図形として認識できる。
【００８５】
端子点決定部５００は、セル間配線情報に含まれる図形のうち、セル枠と交差する交差図形について、セル枠が交差図形によって切り取られる交差線分を認識し、この交差線分上の１点に端子点を決定する処理を行う。図１９は、セル枠Ｆとセル間配線ｗ１〜ｗ４との交差位置に、端子点Ｔ１〜Ｔ４（×印の点）が決定された状態を示す平面図である。まず、セル枠Ｆと交差する交差図形（セル間配線ｗ１〜ｗ４）について、セル枠Ｆを交差図形によって切り取ることによって得られる交差線分Ｈ１〜Ｈ４が認識される。続いて、各交差線分Ｈ１〜Ｈ４上の１点（ここに示す実施例の場合は、各交差線分の中点）に端子点Ｔ１〜Ｔ４が決定される。実際には、この端子点決定処理により、端子点Ｔ１〜Ｔ４の座標値が得られることになる。
【００８６】
図２０は、図５に示すセルＣ１０１の周囲を含めたレイアウトパターン上に、セル枠Ｆおよび端子点Ｔ１〜Ｔ４を配置した状態を示す平面図である。レイアウトパターン上では、階層構造が展開され、セルパターン情報内の図形およびセル間配線情報内の図形のうち、同一材料からなるレイヤーに所属する図形は融合したパターンを形成する。図２０に示す例の場合も、図形ｆ４およびｗ１、図形ｆ１およびｗ２、図形ｆ５およびｗ３、図形ｆ６およびｗ４は、それぞれ同一材料からなるレイヤーに所属する図形であるため、相互に融合して一体化したパターン図形を構成している。
【００８７】
図２０に太線で示されているセル枠Ｆは、図１７に示すセル枠Ｆであり、図２０に示されている４つの端子点Ｔ１〜Ｔ４は、図１９に示す手順で決定された端子点である。このようなセル枠Ｆと端子点Ｔ１〜Ｔ４とが求まると、回路図を構成する論理回路記号上の各端子と、レイアウトパターン上の特定位置との対応関係を認識することが可能になる。
【００８８】
前述したとおり、図２０に示すレイアウトパターンからなる論理回路は、インバータ回路を構成する回路であり、回路図上では、図２１に示す論理回路記号で表現される。ここで、端子Ｉｎは入力端子、端子Ｏｕｔは出力端子、端子Ｖｄｄは電源端子、端子Ｇｎｄは接地端子である。後に詳述するとおり、本発明では、セル枠上に定義された端子点の情報を利用してセル内の素子認識が行われるので、レイアウトパターン上の各端子点と、回路図上の論理回路記号の各端子との対応づけを行うことができる。
【００８９】
たとえば、図２１に示すインバータ回路において、入力端子Ｉｎは、図２０に示すレイアウトパターン上の端子点Ｔ２に対応することが認識できる。同様に出力端子Ｏｕｔは端子点Ｔ４に、電源端子Ｖｄｄは端子点Ｔ１に、接地端子Ｇｎｄは端子点Ｔ３に、それぞれ対応することが認識できる（詳細は後述）。特に、入力端子Ｉｎと出力端子Ｏｕｔとが認識できる点は、信号の流れを辿る上で重要である。すなわち、図２１に示す回路図上では、入力端子Ｉｎに入った信号が、出力端子Ｏｕｔから出力され、次段の論理回路へ伝達されることになるが、このような信号の流れを、図２０に示すレイアウトパターン上でも認識することが可能になる。
【００９０】
すなわち、図２０において、入力端子Ｉｎは端子点Ｔ２であり、出力端子Ｏｕｔは端子点Ｔ４であるから、セル間配線ｗ２を伝わってきた信号が、セル枠Ｆ内の論理回路に入り、セル間配線ｗ４を伝わって次段の論理回路へと伝達されることが、レイアウトパターン上で認識できることになる。かくして、ディスプレイ画面上に表示されているレイアウトパターン上で、信号の追跡が可能になり、たとえば、図２０に示されているインバータ回路を起点として、下流へ３段分だけ信号を辿って後段の隣接セルを認識し、これら隣接セルのみについての回路図を復元する、ということも可能になる。
【００９１】
なお、上述した例では、セルとセルとを接続するセル間配線について、セル枠との交差を判定して端子点を生成する処理を行うことを述べたが、ブロックとブロックとを接続するブロック間配線がセル内の構成要素に接続される可能性があるケースでは、ブロック間配線についても、セル枠との交差を判定して端子点を決定する処理を行うようにすればよい。すなわち、端子点決定部５００は、セル間配線情報に含まれる図形についての端子点とともに、ブロック間配線情報に含まれる図形についての端子点を決定すればよい。
【００９２】
＜＜＜  §５．  等電位追跡処理  ＞＞＞
ここでは、等電位追跡部５５０によって行われる等電位追跡処理について説明する。等電位追跡部５５０は、レイアウトパターンを構成する特定の着目図形に対して等電位となる別な図形を等電位図形として認識する等電位追跡処理を行う機能を有する。図１３に示す装置の場合、等電位追跡部５５０による等電位追跡処理の結果は、端子点決定部５００および回路復元部７００で利用される。端子点決定部５００および回路復元部７００は、必要に応じて、レイアウトパターン上の特定の図形を着目図形として指定し、等電位追跡部５５０に対して等電位追跡指示を与える。
【００９３】
等電位追跡部５５０は、このような等電位追跡指示を受けたときに、条件設定部８００に設定されている等電位追跡条件に基づいて、指示された着目図形に対して等電位となる図形を等電位図形と認識する等電位追跡処理を実行する。条件設定部８００には、セル構成データおよびブロック構成データに含まれる複数の図形が、相互に等電位となる要件を示す等電位追跡条件を予め設定しておくようにする。具体的には、セル構成データおよびブロック構成データに含まれるレイヤーのうち、導電性レイヤーを示す情報を、予め等電位追跡条件として設定しておけばよい。たとえば、メタルレイヤーを導電性レイヤーとして設定した場合、メタルレイヤーに属する図形が着目図形として指定されると、メタルレイヤーに属し、かつ、当該着目図形に連なる図形群が等電位図形と認識されることになる。
【００９４】
もっとも、ＣＭＯＳトランジスタを含む一般的なＬＳＩでは、複数の導電性レイヤーが用いられることが多い。そのような場合は、等電位追跡条件として、これら複数の導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報を設定するようにする。たとえば、図６に示すような５つのレイヤーが定義されている場合、レイヤーＬ１（ポリシリコン）およびレイヤーＬ３（メタル）を導電性レイヤーとし、レイヤーＬ５（コンタクト）をコンタクトレイヤーとする等電位追跡条件を設定すればよい。
【００９５】
実際には、個々のレイヤーには、図５に例示するように、Ｌ１，Ｌ２，... 等の識別コードを付しておくようにする。この場合、セル内のパターン、セル間配線、ブロック間配線について、互いに同一の材料から構成されるレイヤーには同一の識別コードを付すようにする（必要に応じて、同一の材料から構成されるレイヤーに異なる複数種類の識別コードを付し、たとえば、メタル１レイヤー／メタル２レイヤーのように区別してもかまわない）。
【００９６】
このように、セル構成データ格納部３００に、所定の識別コードが付されたレイヤーごとに、それぞれその構成要素となる図形を収録したセル構成データが格納され、ブロック構成データ格納部２００に、所定の識別コードが付されたレイヤーごとに、セル間配線もしくはブロック間配線を構成する図形を収録した配線情報が格納され、条件設定部８００に、等電位追跡条件として、導電性レイヤーを示す情報とともに、複数のレイヤー間を接続するためのコンタクトを示す図形を含むコンタクトレイヤーを示す情報が設定されていれば、等電位追跡部５５０は、次のような判断基準で、等電位図形の認識を行うことができる。
【００９７】
まず、互いに同一の識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、当該重畳図形が等電位であると認識できる。たとえば、レイヤーＬ１（ポリシリコン）に属するセル内図形と、同じくレイヤーＬ１（ポリシリコン）に属するセル間配線図形とが平面的に重なりあっている場合、レイアウトパターン上では、これらの図形は融合することになるので、両者は等電位であると判断できる。一方、互いに異なる識別コードが付された複数の導電性レイヤーに所属する図形が平面的に重畳している場合には、重畳領域にコンタクトレイヤーに所属する図形が存在する場合に限り、当該重畳図形が等電位であると認識することができる。これは、異なるレイヤー同士は、平面的に重畳していても、三次元的には離れているため、コンタクトを介して接続していた場合に限って、両者が等電位であると判断できるためである。たとえば、レイヤーＬ１（ポリシリコン）に属する図形とレイヤーＬ３（メタル）に属する図形が平面的に重なりあっていた場合、重畳領域にレイヤーＬ５（コンタクト）に所属する図形が存在する場合に限って、両者が等電位であると認識することになる。
【００９８】
なお、互いに異なるレイヤーに所属する３つ以上の図形が平面的に重なっており、その重複領域にコンタクトが配置されている場合、通常、コンタクトは、重なっている３つ以上の図形のうちの所定の２図形のみを接続する決まりになっていることが多い。このような場合、条件設定部８００には、等電位追跡条件として、互いに異なる識別コードが付された一対の導電性レイヤーの組み合わせについての優先順位を設定しておくようにし、等電位追跡部５５０が、互いに異なる識別コードが付された３以上のレイヤーに所属する図形が平面的に重畳しており、重畳領域にコンタクトレイヤーに所属する図形が存在する場合には、上記優先順位に基づく一対のレイヤーに所属する重畳図形のみが接続されていると認識するようにすればよい。
【００９９】
図２２は、このような優先順位を考慮した等電位追跡条件の設定例を示す図である。まず、条件(a) には、導電性レイヤーを示す情報として、レイヤーＬ１（ポリシリコン）とレイヤーＬ３（メタル）が設定されている。また、条件(b) には、コンタクトレイヤーを示す情報として、レイヤーＬ５（コンタクト）が設定されている。そして、条件(c) には、コンタクトの優先順位を示す情報として、第１優先順位「Ｌ３（メタル）とＬ１（ポリシリコン）」、第２優先順位「Ｌ３（メタル）とＬ２（拡散層）」なる情報が設定されている。
【０１００】
この条件(c) として設定された優先順位を示す情報は、図２３に示すレイヤー構造を前提としたものである。図２３は、物理的なレイヤー構造の断面図であり、上方から順に、Ｌ３（メタル），Ｌ１（ポリシリコン），Ｌ２（拡散層）の順に積層されている。実際には、各層間に示す空間には、絶縁層が形成されることになる。コンタクトＣ１，Ｃ２の実体は、この絶縁層に形成されたコンタクトホールに充填された導電材料からなる配線である。図示のような構造を前提とすると、レイヤーＬ３（メタル）の下方にレイヤーＬ１（ポリシリコン）が存在する場合は、コンタクトＣ１のように、コンタクトによって「Ｌ３（メタル）とＬ１（ポリシリコン）」とが接続されることになる。コンタクトの第１優先順位は、このような場合に接続される一対のレイヤーを示している。一方、レイヤーＬ３（メタル）の下方にレイヤーＬ１（ポリシリコン）は存在せず、レイヤーＬ２（拡散層）が存在する場合は、コンタクトＣ２のように、コンタクトによって「Ｌ３（メタル）とＬ２（拡散層）」とが接続されることになる。コンタクトの第２優先順位は、このような場合に接続される一対のレイヤーを示している。
【０１０１】
ここに示す例の場合、レイヤーＬ２（拡散層）は導電性レイヤーではないため、図２３において、レイヤーＬ２（拡散層）の一部とレイヤーＬ３（メタル）の一部がコンタクトＣ２によって接続されていたとしても、レイヤーＬ２（拡散層）全体がレイヤーＬ３（メタル）に対して等電位になることはない。しかしながら、コンタクトの下端部分まではレイヤーＬ３（メタル）と等電位になるので、コンタクトの下端がレイヤーＬ２（拡散層）に接続されているのか（図２３のコンタクトＣ２の場合）、あるいは接続されていないのか（図２３のコンタクトＣ１の場合）を区別することは、後に述べる素子認識処理を行う上で必要な情報になる。このような点において、図２２に示す条件(c) の優先順位は重要な役割を果たす。
【０１０２】
図２４は、等電位追跡部５５０による具体的な処理を説明するための単純なレイアウトパターンを示す平面図である。この例では、Ｌ１（ポリシリコン），Ｌ２（拡散層），Ｌ３（メタル），Ｌ５（コンタクト）の４種類のレイヤーに所属する複数の図形が示されている。ここでは、条件設定部８００に、等電位追跡条件として、図２２に示すような条件(a) ，(b) ，(c) が設定されているものとしよう。そして、等電位追跡部５５０に対して、右上に図示する図形ｆｚ（Ｌ３（メタル））を着目図形とする等電位追跡指示が与えられた場合を考えてみる。
【０１０３】
図２２に示す等電位追跡条件によると、導電性レイヤーはＬ１，Ｌ３であるので、レイヤーＬ１もしくはＬ３に所属する図形であって、着目図形ｆｚに対して直接もしくは間接的に接続されている図形群が等電位図形と認識されることになる。その結果、図２５にハッチングを施して示す図形が、着目図形およびその等電位図形として認識される。この例の場合、ハッチングが施された４つの長方形は、３つのコンタクトによって接続されている。なお、図２２に示す条件(c) により、中央のコンタクトは、Ｌ１（ポリシリコン）とＬ３（メタル）とを接続するコンタクトと認識され、Ｌ２（拡散層）に接続するコンタクトではないとの認識がなされる。
【０１０４】
＜＜＜  §６．  通過配線の除外処理  ＞＞＞
ここでは、端子点決定部５００が端子点を決定する際に、上述した等電位追跡処理を利用して、セルを単に通過する配線を除外する処理を述べておく。
【０１０５】
§４では、図１８および図１９に示す例に基づいて、端子点決定部５００による端子点の決定処理の手順を説明し、図２０に例示するような４つの端子点Ｔ１〜Ｔ４が得られることを説明した。この図２０に示す例の場合、４つの端子点Ｔ１〜Ｔ４は、いずれもセルＣ１０１に対して信号の出入りもしくは電源供給を行うための適切な端子を示している。
【０１０６】
しかしながら、セル枠と交差する配線は、必ずしも当該セルに対する配線であるとは限らず、当該セルを単に通過するだけの配線である場合もある。たとえば、図２６には、横方向に並んだ３つのセルＣ１１，Ｃ１２，Ｃ１３と、２本のセル間配線ｗ１２，ｗ１３が示されている。ここで、配線ｗ１２がセルＣ１２の内部要素に対する配線であり、配線ｗ１３がセルＣ１３の内部要素に対する配線であったとしよう。すなわち、配線ｗ１２は、セル枠Ｆ１１を横切っているが、セルＣ１１のいずれの内部要素にも接続されておらず、単に、セルＣ１１を横切っているだけである。同様に、配線ｗ１３は、セル枠Ｆ１１，Ｆ１２を横切っているが、セルＣ１１，Ｃ１２のいずれの内部要素にも接続されておらず、単に、セルＣ１１，Ｃ１２を横切っているだけである。
【０１０７】
このように、セルを単に通過する配線が存在する場合、端子点決定部５００が、§４で述べたアルゴリズムで端子点決定処理を行うと、不適切な端子点が生成されることになる。すなわち、図２６に示す例では、配線ｗ１２，ｗ１３を構成する図形と各セル枠Ｆ１１，Ｆ１２，Ｆ１３との交差部分に、端子点Ｔ１１〜Ｔ１８が定義されることになる。ところが、図示の端子点Ｔ１１〜Ｔ１４、Ｔ１６，Ｔ１７は、単にセルを通過する配線との交差によって生じた端子点であり、本来、端子点となるべき点ではない。
【０１０８】
このような無用な端子点の生成を防ぐには、端子点決定部５００が、セル枠と交差する各交差図形を着目図形として等電位追跡部５５０に等電位追跡指示を与え、各交差図形のうち、セル枠に対応するセル構成データに収録されているいずれかの図形が等電位図形となる交差図形のみについて交差線分の認識を行うようにすればよい。
【０１０９】
たとえば、図２６に示す例の場合、端子点決定部５００がセルＣ１１についての端子点を決定する際に、配線ｗ１２を構成する図形を着目図形として、等電位追跡部５５０に等電位追跡指示を与える。その結果、着目図形に対して等電位図形となる図形は、セルＣ１１内には発見されないので、配線ｗ１２についての交差線分の認識は行われず、図示の端子点Ｔ１１，Ｔ１３は生じないことになる。配線ｗ１３を構成する図形を着目図形とする等電位追跡処理によっても同様の結果が得られるので、配線ｗ１３についての交差線分の認識も行われず、図示の端子点Ｔ１２，Ｔ１４は生じないことになる。
【０１１０】
一方、端子点決定部５００がセルＣ１２についての端子点を決定する際に、配線ｗ１２を構成する図形を着目図形として、等電位追跡部５５０に等電位追跡指示を与えると、セルＣ１２内のいずれかの図形が等電位図形として発見されることになるので、配線ｗ１２についての交差線分は通常どおり認識され、図示の端子点Ｔ１５が生成される。これに対して、配線ｗ１３を構成する図形を着目図形とする等電位追跡処理では、等電位図形は発見されないので、配線ｗ１３についての交差線分の認識は行われず、図示の端子点Ｔ１６，Ｔ１７は生じないことになる。
【０１１１】
また、端子点決定部５００がセルＣ１３についての端子点を発生する際に、配線ｗ１３を構成する図形を着目図形として、等電位追跡部５５０に等電位追跡指示を与えると、セルＣ１３内のいずれかの図形が等電位図形として発見されることになるので、配線ｗ１３についての交差線分は通常どおり認識され、図示の端子点Ｔ１８が生成される。
【０１１２】
かくして、図２６に示す例の場合、本来、端子点を生成すべき位置である端子点Ｔ１５およびＴ１８の位置にのみ端子点が生成され、無用な端子点の生成を防ぐことができる。
【０１１３】
図２７は、図５に示すセルＣ１０１を通過するセル間配線ｗ５の取り扱いを示す平面図である。この例の場合、セル間配線ｗ１〜ｗ４は、いずれもセル内のいずれかの図形と接続されているため、各セル間配線を着目図形とする等電位追跡処理により、セル内のいずれかの図形が等電位図形として発見されることになる。したがって、通常どおり、端子点Ｔ１〜Ｔ４が発生される。これに対して、セル間配線ｗ５（セル内の各図形が所属するレイヤーとは異なる識別コードをもったレイヤーに所属するものとする）は、セル内のいずれの図形とも接続されておらず、セル間配線ｗ５を着目図形とする等電位追跡処理を行っても、セル内に等電位図形が発見されることはない。よって、図示の端子点Ｔ５，Ｔ６は、実際には発生せず、これらの位置に無駄な端子点が生成されることもない。
【０１１４】
＜＜＜  §７．  領域および素子の認識と回路復元処理  ＞＞＞
ここでは、図１３に示す装置における回路復元部７００の機能を説明する。図示のとおり、回路復元部７００は、領域認識部７１０、素子認識部７２０、回路図表示部７３０という３つの構成要素を含んでおり、その役割は、表示対象指定部９００から指定された表示対象回路について、その回路図をディスプレイ画面上に表示することにある。そのために、回路復元部７００は、ブロック構成データ格納部２００から必要なブロック構成データを読み出し、セル構成データ格納部３００から必要なセル構成データを読み出す機能を有している。また、必要に応じて、等電位追跡部５５０に対して等電位追跡指示を与え、着目図形に対して等電位となる等電位図形の認識を行う。
【０１１５】
一方、条件設定部８００内には、予め、領域認識条件と素子認識条件とが設定されている。ここで、領域認識条件は、セル構成データに含まれている図形に基づいて領域認識を行うための条件であり、領域認識部７１０は、この領域認識条件に基づいて、所定の認識対象セル内のセル構成データに含まれている図形について、素子を構成する個々の素子構成領域を認識する機能を果たすことになる。また、素子認識条件は、複数の領域および端子点の接続関係に基づいて特定の素子を認識するための条件であり、素子認識部７２０は、領域認識部７１０が認識した複数の素子構成領域および端子点決定部５００が決定した端子点の接続関係を、等電位追跡部５５０によって相互に等電位であると認識された図形については電気的に接続されたものとして取り扱いながら、条件設定部８００内の素子認識条件と照合することにより、認識対象セルに対応する素子を認識する機能を果たすことになる。
【０１１６】
後述するように、ＭＯＳトランジスタを含む論理素子を取り扱う場合には、条件設定部８００に、チャネル領域、ゲート領域、ソース・ドレイン領域を認識するための領域認識条件と、チャネル領域、ゲート領域、ソース・ドレイン領域の相互の接続関係およびこれらと端子点との接続関係に基づいてＭＯＳトランジスタを含む論理素子を認識する素子認識条件と、を設定しておけばよい。
【０１１７】
図２８は、一般的なＭＯＳトランジスタの回路図と素子構成領域との関係を示す図である。ＭＯＳトランジスタの中枢をなす素子構成領域はチャネル領域であり、Ｐ型ＭＯＳトランジスタの場合はＰ型のチャネル領域が形成され、Ｎ型ＭＯＳトランジスタの場合はＮ型のチャネル領域が形成される。図２８の回路図では、トランジスタを示す記号のうち、「ＰまたはＮ」と記述した中央部分をチャネル領域に対応させている。これに対して、図に「Ｇ」と記述した部分はゲート領域であり、図に「ＳＤ」と記述した２箇所の部分はソース・ドレイン領域である。実際には、「ＳＤ」と記述した２箇所の部分は、一方がソース領域、他方がドレイン領域になるが、ソース／ドレインは可換性があり、ＬＳＩ内の実装状態によって、どちらがソース、どちらがドレインになるかが決まるため、ここでは両者をソース・ドレイン領域として区別せずに取り扱うことにする。
【０１１８】
図２８では、便宜上、ＭＯＳトランジスタの回路図の各部に、チャネル領域、ゲート領域、そして２箇所のソース・ドレイン領域という４つの素子構成領域を対応づけて説明したが、これらの素子構成領域は、物理的なＬＳＩ内に実際に形成される領域に対応しており、レイアウトパターン上で特定のレイヤーの組み合わせとして定義できる領域である。
【０１１９】
条件設定部８００に設定される領域認識条件は、このような特定のレイヤーの組み合わせとして各素子構成領域を定義した条件ということができる。図２９は、ＣＭＯＳ回路（Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの組み合わせ回路）から構成される素子について設定された領域認識条件の一例を示す図である。この例では、まず、Ｐ型ＭＯＳトランジスタのチャネル領域Ｐとして、「Ｌ１andＬ２andＬ４バー」（電子出願の制約上、明細書上では、記号の上部に付すべきバーについては、記号に後続して「バー」と表記する）なる認識条件が設定され、Ｎ型ＭＯＳトランジスタのチャネル領域Ｎとして、「Ｌ１andＬ２andＬ４」なる認識条件が設定されている。ここで、Ｌ１，Ｌ２，Ｌ４は、図６に示す各レイヤーに所属する図形を示しており、「and」は、各レイヤーに所属する図形の論理積を示しており、「Ｌ４バー」は、レイヤーＬ４に所属する図形が存在しない状態であることを示している。また、ゲート領域Ｇとして、「チャネル領域を含むＬ１」なる認識条件が設定されており、ソース・ドレイン領域ＳＤとして、「チャネル領域を含むＬ２」なる認識条件が設定されている。
【０１２０】
図３０は、領域認識部７１０が、図２９に示す領域認識条件に基づいて、図２０に示すセルについて領域認識を行った結果を示す平面図である。図にハッチングを施して示す正方形領域Ｐは、図形ｆ１およびｆ２の論理積領域であり、図２９の１行目に記載された条件に基づいて、Ｐ型ＭＯＳトランジスタのチャネル領域Ｐと認識されることになる。すなわち、この正方形領域Ｐは、レイヤーＬ１に所属する図形ｆ１とレイヤーＬ２に所属する図形ｆ２との論理積領域であり、しかもレイヤーＬ４に所属する図形ｆ７は存在しない領域となっており、「Ｌ１andＬ２andＬ４バー」なる条件を満たしている。
【０１２１】
また、図にハッチングを施して示す正方形領域Ｎは、図形ｆ１およびｆ３の論理積領域であり、図２９の２行目に記載された条件に基づいて、Ｎ型ＭＯＳトランジスタのチャネル領域Ｎと認識されることになる。すなわち、この正方形領域Ｎは、レイヤーＬ１に所属する図形ｆ１と、レイヤーＬ２に所属する図形ｆ３と、レイヤーＬ４に所属する図形ｆ７との論理積領域となっており、「Ｌ１andＬ２andＬ４」なる条件を満たしている。
【０１２２】
こうして、チャネル領域Ｐ，Ｎの認識が完了すると、これらチャネル領域Ｐ，Ｎを含むレイヤーＬ１に所属する図形の領域がゲート領域Ｇとして認識され（図２９の３行目に記載された条件）、これらチャネル領域Ｐ，Ｎを含むレイヤーＬ２に所属する図形の領域がソース・ドレイン領域ＳＤとして認識される（図２９の４行目に記載された条件）。具体的には、図３０において、図形ｆ１がゲート領域Ｇと認識され、図形ｆ２，ｆ３がソース・ドレイン領域ＳＤとして認識される。ゲート領域Ｇおよびソース・ドレイン領域ＳＤは、一部分にチャネル領域を包含することになる。
【０１２３】
図２９に示す領域認識条件は、結局、異なる複数のレイヤーに所属する図形の論理積領域を特定の素子構成領域に対応づけるルール（１行目および２行目に記載された認識条件）と、特定のレイヤーに所属し、認識した特定の素子構成領域を含む図形の領域を特定の素子構成領域に対応づけるルール（３行目および４行目に記載された認識条件）とによって構成されていることになる。
【０１２４】
このように、ＭＯＳトランジスタの素子構成領域がそれぞれ認識できれば、等電位追跡部５５０による等電位追跡処理を利用することにより、個々の領域および各端子点の相互の接続関係を認識することが可能になる。具体的には、図３０に示すセルパターンにおいて、端子点Ｔ１は図形ｆ４を介して図形ｆ２（すなわち、ソース・ドレイン領域ＳＤ）に接続され、端子点Ｔ２は図形ｆ１（すなわち、ゲート領域Ｇ）に接続され、端子点Ｔ３は図形ｆ５を介して図形ｆ３（すなわち、ソース・ドレイン領域ＳＤ）に接続され、端子点Ｔ４は図形ｗ４およびｆ６を介して図形ｆ２，ｆ３（すなわち、ソース・ドレイン領域ＳＤ）に接続されていることが認識できる。
【０１２５】
図３１は、図３０に示すセルについて、各端子点Ｔ１〜Ｔ４と各素子構成領域との接続関係を示す平面図である。等電位追跡処理の結果、チャネル領域Ｐとチャネル領域Ｎとが接続されていることも認識できるので、結局、チャネル領域Ｐおよびチャネル領域Ｎと各端子点Ｔ１〜Ｔ４との間には、各素子構成領域を介して、太線で描かれた接続関係が存在することが認識できる。この接続関係を、図２８に示す接続関係と照合すれば、図３１に示すセル内の上半分はＰ型ＭＯＳトランジスタ回路であり、下半分はＮ型ＭＯＳトランジスタ回路であることが認識できる。また、端子点Ｔ１はＰ型ＭＯＳトランジスタ回路のソース・ドレイン端子、端子点Ｔ２はＰ型ＭＯＳトランジスタ回路とＮ型ＭＯＳトランジスタ回路との共通のゲート端子、端子点Ｔ３はＮ型ＭＯＳトランジスタ回路のソース・ドレイン端子、端子点Ｔ４はＰ型ＭＯＳトランジスタ回路とＮ型ＭＯＳトランジスタ回路との共通のソース・ドレイン端子、という対応関係を認識することができる。
【０１２６】
素子認識部７２０は、このように、領域認識部７１０が認識した素子構成領域および端子点決定部５００が決定した端子点の相互の接続関係に基づいて、セル単位で素子を認識する処理を行う。そのためには、条件設定部８００に、候補となる複数の素子のそれぞれについて、当該素子を構成する複数の素子構成領域および端子点の相互の接続関係を示すルールを、素子認識条件として設定しておけばよい。
【０１２７】
図３２は、条件設定部８００に設定される素子認識条件の一例を示す図である。ここでは、候補となる３通りの素子（１つのセルに対応する素子）について、当該素子を構成する素子構成領域および端子点の相互の接続関係を示すルールが示されている。すなわち、図３２(a) はインバータ回路についてのルール、図３２(b) はＮＡＮＤ回路についてのルール、図３２(c) はＮＯＲ回路についてのルールである。ここでは、説明の便宜上、個々の接続ルールをトランジスタレベルの回路図で示してあるが（右側に括弧書きで、論理回路記号を併記した）、実際の素子認識条件は、具体的な領域間の接続関係を示すルール（いわゆるネットリスト）として設定される。
【０１２８】
たとえば、図３２(a) に示すインバータ回路の場合、上半分には、「チャネル領域Ｐ」に対して、「第１のソース・ドレイン領域ＳＤ」、「第２のソース・ドレイン領域ＳＤ」、「ゲート領域Ｇ」が接続されたＰ型ＭＯＳトランジスタ（ＰＭＯＳ）が構成され、下半分には、「チャネル領域Ｎ」に対して、「第１のソース・ドレイン領域ＳＤ」、「第２のソース・ドレイン領域ＳＤ」、「ゲート領域Ｇ」が接続されたＮ型ＭＯＳトランジスタ（ＮＭＯＳ）が構成され、両トランジスタの「ゲート領域Ｇ」は、セルの入力端子「Ｉｎ」に接続され、ＰＭＯＳの「第１のソース・ドレイン領域ＳＤ」には電源Ｖｄｄが接続され、ＮＭＯＳの「第２のソース・ドレイン領域ＳＤ」には接地電位Ｇｎｄが接続され、ＰＭＯＳの「第２のソース・ドレイン領域ＳＤ」とＮＭＯＳの「第１のソース・ドレイン領域ＳＤ」は、セルの出力端子「Ｏｕｔ」に接続されている、という具体的な接続関係を示すルールが、素子認識条件として設定される。
【０１２９】
前述したとおり、素子認識部７２０は、等電位追跡部５５０によって互いに等電位であると認識された領域については電気的に接続されたものとして、個々のセル枠内の素子構成領域の接続関係を認識する。たとえば、図３１に示すセルＣ１０１の例の場合、既に述べたとおり、各領域および各端子点の間に、図に太線で示すような接続関係があることが認識できる。図３３は、こうして認識された各領域および各端子点の相互間の接続関係を抽出し、トランジスタレベルの回路図に対応させて書き直した図である。図３１に示すレイアウトパターンについて、前述したような領域認識が行われたことを考えれば、このレイアウトパターンから、図３３に示すような接続関係が抽出できることは容易に理解できよう。素子認識部７２０は、この図３３に示すような接続関係（セル枠内の実際のパターンから認識した素子構成領域と端子点の相互の接続関係）を、図３２に示す個々の候補となる素子（この例の場合は３通りの素子）について設定された接続関係とそれぞれ照合する処理を行う。そして、接続関係が合致する素子があれば、セル内の回路を当該素子と認識することになる。
【０１３０】
上例の場合、図３３に示す接続関係を、図３２(a) ，(b) ，(c) に示す各素子の接続関係と照合することにより、図３２(a) のインバータ回路と合致することがわかる。したがって、図３１に示すセルＣ１０１は、素子認識部７２０によって、インバータ回路素子と認識されることになる。しかも、図３３の接続関係を、図３２(a) の接続関係と照らし合わせれば、端子点Ｔ１は電源端子「Ｖｄｄ」に対応し、端子点Ｔ２は入力端子「Ｉｎ」に対応し、端子点Ｔ３は接地端子「Ｇｎｄ」に対応し、端子点Ｔ４は出力端子「Ｏｕｔ」に対応することが判明するので、図３１に示すレイアウトパターンに基づいて、図２１に示す回路図を復元することができる。この回路図における端子Ｔ１〜Ｔ４は、図３１に示すレイアウトパターン上に定義された端子点Ｔ１〜Ｔ４に対応する。
【０１３１】
回路図表示部７３０は、こうして素子認識部７２０が認識した素子を論理回路記号に対応づけ、セル間配線情報（もしくはブロック間配線情報）を論理回路記号間の結線に対応づけることにより、表示対象回路についての論理回路図を作成し、これをディスプレイ画面上に画像として表示する機能を果たす。すなわち、図３１に示すレイアウトパターンについては、これを図２１に示す「インバータ回路」の論理回路記号に対応づけ、回路図上に当該論理回路記号を表示すればよい。もっとも、論理回路図では、通常、電源端子Ｖｄｄや接地端子Ｇｎｄを表示する必要はないので、実用上は、入力端子Ｉｎと出力端子Ｏｕｔのみが描かれた論理回路記号を表示すれば十分である。
【０１３２】
以上、認識対象となる１つのセル内のレイアウトパターンに基づいて、素子認識を行い、１つの論理回路記号を表示する例を述べたが、本発明では、レイアウトパターン上で端子点の入出力属性が認識されているので、レイアウトパターン上で信号の流れを辿る信号追跡処理を行うことが可能であり、回路図表示部７３０は、この信号追跡処理の結果を踏まえて、信号の流れに沿った特定のセルについての回路図を作成し、これを表示することが可能になる。
【０１３３】
図３４は、図３１に示すセルについて、個々の端子点について認識された端子属性を、説明のために、それぞれ異なる図形で示した平面図である。すなわち、この例の場合、セル枠Ｆ上に４つの端子点が表示されているが、左上の端子点（図３１の端子点Ｔ１）は電源端子「Ｖｄｄ」であることを示す白抜き正方形、右上の端子点（図３１の端子点Ｔ２）は入力端子「Ｉｎ」であることを示す白抜き三角形、左下の端子点（図３１の端子点Ｔ３）は接地端子「Ｇｎｄ」であることを示す白抜き円形、右下の端子点（図３１の端子点Ｔ４）は出力端子「Ｏｕｔ」であることを示す白抜き菱形でそれぞれ示してある。もちろん、実際には、これら端子属性の相違は、素子認識部７２０の内部において、何らかの識別コードの相違として把握されていることになる。
【０１３４】
この図３４に示す例の場合、白抜き三角形で示した端子点Ｔ２が入力端子「Ｉｎ」であるから、これに接続されたセル間配線ｗ２が入力信号ラインということになり、白抜き菱形で示した端子点Ｔ４が出力端子「Ｏｕｔ」であるから、これに接続されたセル間配線ｗ４が出力信号ラインということになる。このように端子点の入出力属性を利用して、入出力信号ラインを特定することができるので、この論理素子を起点として、前段の論理素子は、入力信号ラインｗ２を上流へと辿ることによって特定することができるし、後段の論理素子は、出力信号ラインｗ４を下流へと辿ることによって特定することができる。もちろん、セル間配線を辿る処理には、等電位追跡部５５０による等電位追跡処理を利用すればよい。
【０１３５】
このように、論理素子を信号の流れに沿って辿る上では、入力端子Ｉｎおよび出力端子Ｏｕｔの属性をもつ端子点が特定できればよいので、条件設定部８００には、入力端子Ｉｎおよび出力端子Ｏｕｔの少なくとも２種類の属性をもつ端子点を含む接続関係に基づいて特定の素子を認識する素子認識条件を設定しておけばよい。図３２に例示した素子認識条件には、更に電源端子Ｖｄｄおよび接地端子Ｇｎｄを加えた合計４種類の属性をもつ端子点を含む接続関係が定義されているが、電源端子Ｖｄｄおよび接地端子Ｇｎｄに関する接続関係は、省略してもかまわない。
【０１３６】
素子認識部７２０が、各セルの端子点について、少なくとも入力端子Ｉｎおよび出力端子Ｏｕｔという２通りの属性認識を行うことができれば、回路図表示部７３０は、レイアウトパターン上の所定の起点から、ｎ段分のセルだけ上流もしくは下流へ辿った追跡範囲を表示対象回路として、対応する回路図を復元し、これを表示させることができるようになる。たとえば、回路図表示部７３０に対して、現在表示されているレイアウトパターン上の所定の起点から、ｎ段分のセルだけ下流へ辿った範囲を表示対象回路として、回路の復元表示を行う旨の指示が与えられた場合、回路図表示部７３０は、各セルの端子点の入出力属性を考慮して、起点から下流へｎ段分のセルを追跡するセル間信号追跡処理を実行し、追跡範囲の回路図のみを抽出して表示することができる。
【０１３７】
図３５は、このようなセル間信号追跡処理の概念を説明するための平面図である。この例では、便宜上、６つのセルＣＣ１〜ＣＣ６を示すためのセル枠ＦＦ１〜ＦＦ６と、これらのセルを相互に連結するためのセル間配線の一部（ｗａ〜ｗｅ）が示されている（電源関係の配線は図示省略）。なお、各セル枠ＦＦ１〜ＦＦ６上に描かれた白抜き図形は、端子点を示しており、その形状は、図３４の例と同様に端子点の属性を示している。したがって、セル間配線は、白抜き菱形で示される端子点（出力端子）から白抜き三角形で示される端子点（入力端子）へと信号を伝達するラインということになる。
【０１３８】
ここでは、図３５の左上に示されているセルＣＣ１を起点として、３段分のセルだけ下流へ辿った範囲を表示対象回路として、回路の復元表示を行う旨の指示が与えられた場合を一例として考えてみよう。この場合、回路図表示部７３０は、まず、起点となったセルＣＣ１についての出力端子からセル間配線ｗａを辿って（すなわち、出力属性をもつ端子点位置に配置されているセル間配線ｗａを着目図形とする等電位追跡処理を行うことにより）、第１段目の下流セルＣＣ２に辿りつくことになる。続いて、この第１段目の下流セルＣＣ２からセル間配線ｗｂを辿って、第２段目の下流セルＣＣ５に辿りつくことになり、最後に、この第２段目の下流セルＣＣ５からセル間配線ｗｄおよびｗｅを辿って、第３段目の下流セルＣＣ３およびＣＣ６に辿りつくことになる。結局、このセル間信号追跡処理では、起点セルＣＣ１から下流へ３段分だけ信号を辿ることにより、４組の隣接セルＣＣ２，ＣＣ５，ＣＣ３，ＣＣ６が認識される。この例では、図の左下のセルＣＣ４は、上記条件に基づくセル間信号追跡処理では、追跡範囲には入らない。
【０１３９】
図３６は、上述のようなセル間信号追跡処理によって追跡範囲内に入る部分を表示対象回路としたときに得られる回路図である。ここで、図３６において一点鎖線の矩形で示したＣＣ１′〜ＣＣ６′は、図３５に示すセルＣＣ１〜ＣＣ６との対応関係を示すセル範囲枠であり、各セル範囲枠の内部には、対応するセル内の論理素子の論理回路記号が表示されている。また、図３６におけるｗａ′〜ｗｅ′は、図３５に示すセル間配線ｗａ〜ｗｅに対応する結線である。回路図表示部７３０は、素子認識部７２０が認識した素子を論理回路記号に対応づけ、セル間配線情報を論理回路記号間の結線に対応づけることにより、表示対象回路について、図示のような論理回路図を表示する機能を果たしたことになる。
【０１４０】
なお、図３６では、図３５に示すセルＣＣ１〜ＣＣ６との対応関係を示すために、説明の便宜上、セル範囲枠ＣＣ１′〜ＣＣ６′を表示しているが、実際には、これらのセル範囲枠を回路図上に表示する必要はない。もっとも、このセル範囲枠は、同一セルに所属する論理回路の範囲を示す役割を果たすことができるので、必要があれば、このセル範囲枠ＣＣ１′〜ＣＣ６′をディスプレイ画面上の回路図上に重畳して表示するようにしてもかまわない。セル範囲枠を回路図に重畳表示すれば、オペレータ（回路設計者）は、回路図を構成する個々の論理回路をセル単位で把握することが容易になる。
【０１４１】
以上、セルＣＣ１を起点として、３段分のセルだけ下流へ辿った範囲を表示対象回路とする例を述べたが、もちろん、上流へ遡上するセル間信号追跡処理を行うことも可能である。たとえば、図３５において、セルＣＣ６を起点として、３段分のセルだけ上流へ辿った範囲を表示対象回路とする場合は、セルＣＣ５，ＣＣ４，ＣＣ２，ＣＣ１、図示されていないＣＣ４の上流にあるセル，図示されていないＣＣ２の上流にあるセルが上流側の隣接セルとして認識され、これらについての回路図が表示されることになる。もちろん、上流側へ○段および下流へ○段という範囲でセル間信号追跡処理を行うことも可能である。
【０１４２】
また、起点は必ずしも特定のセルにする必要はなく、セル間配線を起点としてもかまわない。たとえば、セル間配線ｗａを起点として、３段分のセルだけ下流へ辿るセル間信号追跡処理を行った場合も、図３６と同じ結果が得られることになる。
【０１４３】
＜＜＜  §８．  表示対象の指定  ＞＞＞
最後に、図１３に示す装置における表示対象指定部９００の機能について説明する。この表示対象指定部９００は、レイアウトパターン表示部４００に対して表示対象パターンを指定する機能と、回路図表示部７３０に対して表示対象回路を指定する機能と、を有する構成要素であり、実際には、キーボードやマウスなどのハードウエアとこれを機能させるためのプログラムによって実現される。
【０１４４】
既に述べたとおり、レイアウトパターン表示部４００は、ディスプレイ画面上に、たとえば、図１１に示すようなレイアウトパターンを表示する機能を果たす。ただ、通常、ＬＳＩの全レイアウトパターン（ＴＯＰの階層となるチップ全体のレイアウトパターン）には膨大な数の図形が含まれており、限られた表示面積しかもたないディスプレイ画面上に一度に表示することはできない。したがって、実用上、レイアウトパターン表示部４００が一度に表示できるのは、特定の一部分のレイアウトパターンに限られる。表示対象指定部９００は、レイアウトパターン表示部４００に対して、全レイアウトパターンのうちの一部分を表示対象パターンとして指定する機能を果たす。レイアウトパターン表示部４００は、指定された表示対象パターンを選択的にディスプレイ画面上に表示する処理を行うことになる。
【０１４５】
表示対象パターンを指定する最も代表的な方法は、「全レイアウトパターンのどの部分をどの倍率で表示するか」を指定する方法である。ここに示す実施例の場合、表示対象指定部９００には、表示対象となるレイアウトパターンの範囲を指定する機能が備わっており、レイアウトパターン表示部４００は、全レイアウトパターンの中から指定された範囲内のパターンのみを選択的に出力することになる。より具体的には、オペレータが、表示対象指定部９００に対して、特定の箇所を特定の倍率で表示すべき指示を行うと、レイアウトパターン表示部４００は、この指示に応じて、表示対象となったレイアウトパターンの表示を行うために必要な情報を、ブロック構成データ格納部２００およびセル構成データ格納部３００から読み出し、指示された箇所のレイアウトパターンを指示された倍率で表示する処理を行うことになる。
【０１４６】
表示対象指定部９００によって指定された表示対象パターンは、セル枠決定部６００にも伝達される。§４で詳述したとおり、セル枠決定部６００は、個々のセルについてのセル枠を決定するセル枠決定処理を行うことになるが、実用上は、全レイアウトパターンに含まれるセルに対して処理を行う必要はなく、ディスプレイ画面上に表示されている領域およびその近傍領域（前述したセル間信号追跡処理による追跡範囲となる可能性のある領域）に含まれるセルについてのみ、セル枠決定処理を行えば十分である。そこで、セル枠決定部６００は、表示対象指定部９００から伝達された表示対象パターンに基づいて、必要な領域内のセルについてセル枠決定を行う。もちろん、端子点決定部５００による端子点決定処理は、セル枠決定部６００によって決定されたセル枠に対してのみ行われる。
【０１４７】
一方、回路図表示部７３０は、ディスプレイ画面上に、たとえば、図３６に示すような回路図を表示する機能を果たす。レイアウトパターン表示部４００によるレイアウトパターンの表示と、回路図表示部７３０による回路図の表示とは、必ずしも同一画面上で同時に行う必要はないが、実用上は、両者を同一画面上で同時に（あるいは、複数台のディスプレイを併置した環境では、これらの画面上に同時に）行うようにするのが好ましい。本発明に係る装置の役割は、レイアウトパターン表示部４００によって、現在、ディスプレイ画面上に表示されている一部分のレイアウトパターンに関連した回路図を表示させることにより、レイアウトパターンに対する確認作業や検証作業の一助とすることにあるので、オペレータ（回路設計者）が、レイアウトパターンとその回路図とを対比して観察できるようにするのが好ましい。実用上は、ディスプレイ画面上に、レイアウトパターン表示用のウインドウと、回路図表示用のウインドウとを表示し、レイアウトパターンおよび回路図を各ウインドウに表示すればよい。
【０１４８】
このように、レイアウトパターンに対する確認作業や検証作業の一助とするために回路図を表示する、という観点では、表示対象となる回路は、レイアウトパターン表示部４００によって表示されているレイアウトパターンに応じたものにすべきである。そこで、表示対象指定部９００は、レイアウトパターン表示部４００に対して指定した表示対象パターンに関連づけて、所定の表示対象回路を決定し、これを回路図表示部７３０に対して指定する処理を行う。
【０１４９】
表示対象となる回路を決定する最も簡単な方法は、現在、ディスプレイ画面上に表示されているレイアウトパターンに対応する回路を、そのまま表示対象回路とする方法である。このような方法を採るのであれば、表示対象指定部９００は、回路図表示部７３０に対して、常に、表示対象パターンに対応した部分の回路を表示対象回路として指定する処理を行えばよい。この場合、レイアウトパターン表示部４００によって表示されているレイアウトパターンに対応する回路図が、回路図表示部７３０によって表示されることになる。要するに、オペレータが、表示対象指定部９００に対して、表示対象となるレイアウトパターンを指定する入力を行うと、指定された部分のレイアウトパターンが表示されるとともに、当該レイアウトパターンに対応する回路図が同時に表示されることになる。
【０１５０】
一方、オペレータが意図的に表示対象回路を指定する入力を行えるようにしてもよい。一例としては、表示対象指定部９００に、レイアウトパターンの表示画面上の特定図形を指定するオペレータの指示を入力する機能と、回路図表示部７３０に対して、当該特定図形に関連した一部分の回路を表示対象回路として指定する機能と、をもたせておけば、オペレータの指示入力に応じて表示対象回路を指定することができる。たとえば、図１１に示すようなレイアウトパターンが表示されている状態において、オペレータが、マウスを用いて、このレイアウトパターン上の特定図形をクリックする操作を行ったときに、指示対象指定部９００が、当該特定図形を認識し、当該特定図形を含むセルや、当該特定図形の近傍に位置するセルに関する回路を、表示対象回路として指定するようにすれば、オペレータは、レイアウトパターン上の所望のパターン近傍の回路図を表示させることができるようになる。
【０１５１】
また、§７で述べたとおり、回路図表示部７３０には、セル間信号追跡処理を行う機能が備わっているので、オペレータは、マウスを用いて、レイアウトパターン上の特定図形をクリックする操作により、当該クリック位置を起点とする指定を行い、更に、この起点から上流もしくは下流へｎ段分だけ信号を辿るセル間信号追跡処理を行い、追跡範囲内の回路を表示対象回路とする旨の指示を入力することも可能である。このような表示対象回路の指定方法を採る場合、表示対象指定部９００は、セル枠決定部６００が決定したセル枠の情報を利用して、オペレータの指定入力に基づいて、次のようなプロセスで、回路図表示部７３０に対して表示対象回路の指定を行えばよい。
【０１５２】
まず、レイアウトパターン上でオペレータが指定した特定図形が、セル枠内の図形であった場合には、当該セル枠内のセルを起点として、上流もしくは下流へｎ段分（ｎは、オペレータが指定した０以上の整数）だけ信号を辿って隣接セル（二次元配置の上で隣接しているセルという意味ではなく、信号の流れの上で隣接しているセルいう意味）を認識し、起点となったセルおよび隣接セルに対応する回路を表示対象回路とする旨の指示を回路図表示部７３０に対して与えればよい（ｎ＝０の場合は、実際にはセル間信号追跡処理は行われず、起点となったセルのみが表示対象回路になる）。
【０１５３】
たとえば、図３５に示す概念図において、オペレータがセル枠ＦＦ１内に相当する位置を起点として指定し（実際には、画面に表示されているレイアウトパターン上でマウスクリックを行い）、ｎ＝３として、下流へ３段分だけ信号追跡を行う旨の指示を与えたとすると、表示対象指定部９００は、回路図表示部７３０に対して表示対象回路を指定する情報として、当該起点位置と信号追跡段数を伝達すればよい。回路図表示部７３０が、このような指示に基づいて、セル間信号追跡処理を行い、その結果、図３６に示すような回路図を表示することは、既に述べたとおりである。
【０１５４】
一方、レイアウトパターン上でオペレータが指定した特定図形が、セル枠外の配線を構成する図形であった場合には、当該配線を起点として、上流もしくは下流へｎ段分（ｎは１以上の整数）だけ信号を辿って隣接セルを認識し、当該隣接セルに対応する回路を表示対象回路とする旨の指示を回路図表示部７３０に対して与えればよい。
【０１５５】
たとえば、図３５に示す概念図において、オペレータがセル間配線ｗａ内に相当する位置を起点として指定し（実際には、画面に表示されているレイアウトパターン上でマウスクリックを行い）、ｎ＝３として、下流へ３段分だけ信号追跡を行う旨の指示を与えたとすると、表示対象指定部９００は、回路図表示部７３０に対して表示対象回路を指定する情報として、当該起点位置と信号追跡段数を伝達すればよい。この場合も、回路図表示部７３０が、セル間信号追跡処理を行い、図３６に示すような回路図を表示することは、既に述べたとおりである。
【０１５６】
このようなセル間信号追跡処理機能を利用した表示対象回路の指定方法は、回路設計者がレイアウトパターンに対する確認作業や検証作業を行う上で極めて有用である。レイアウトパターン自身は、平面上に展開された多数の図形の集合体であるが、回路設計者は、上述した方法により、レイアウトパターン上の任意の位置を起点として、その上流もしくは下流にあたる関連領域の回路図を適宜表示させることができるので、レイアウトパターンに対する解析は非常に楽になる。たとえば、レイアウトパターンに欠陥がある場合、当該欠陥に起因して論理動作に不良が生じる可能性がある部分を、レイアウトパターン上で追跡することも可能になる。
【０１５７】
このように、現在表示されているレイアウトパターンの任意の一部分の回路図を効率的、かつ、正確に復元することが可能になる点が、本発明の大きな効果である。本発明は、特に、レイアウトパターンを半導体ウェハ上に焼き付ける製造部門において、レイアウトパターンの最終チェックを行う際に特に有効である。最終チェックにおいて、欠陥箇所を早期に発見できるようになるため、不良製品の発生を未然に防止することが可能になる。また、欠陥箇所が発見された場合でも、復元した回路図を参照した解析を行うことにより、冗長回路を利用して救済が可能か否かの判断を容易に行うことができるようになる。
【符号の説明】
【０１５８】
１００：設計データ入力部
２００：ブロック構成データ格納部
３００：セル構成データ格納部
４００：レイアウトパターン表示部
５００：端子点決定部
５５０：等電位追跡部
６００：セル枠決定部
７００：回路復元部
７１０：領域認識部
７２０：素子認識部
７３０：回路図表示部
８００：条件設定部
９００：表示対象指定部
Ａ〜Ｄ：ブロック
Ａ〜Ｃ：論理値
Ｃ，Ｃ１１〜Ｃ１３，Ｃ１０１〜Ｃ１０３：セル
Ｃ１，Ｃ２：コンタクト
ＣＣ１〜ＣＣ６：セル
ＣＣ１′〜ＣＣ６′：セル範囲枠
Ｆ，Ｆ１〜Ｆ６，Ｆ１１〜Ｆ１３：セル枠
ＦＦ１〜ＦＦ６：セル枠
ｆ１〜ｆ１１：セルを構成する図形
ｆ（ＯＲ）：論理和図形
ｆｚ：着目図形
Ｇ：ＭＯＳトランジスタのゲート
Ｈ１〜Ｈ４：交差線分
Ｌ１〜Ｌ５：レイヤー
Ｎ：Ｎ型ＭＯＳトランジスタのチャネル領域
Ｎ１，Ｎ２：Ｎ型ＭＯＳトランジスタ
Ｏ：中間階層に定義されたＸＹ座標系の原点
ｏ：最下位階層に定義されたｘｙ座標系の原点
Ｐ：Ｐ型ＭＯＳトランジスタのチャネル領域
Ｐ１〜Ｐ１２：αβ座標系上の点
Ｐ１，Ｐ２：Ｐ型ＭＯＳトランジスタ
Ｐ２１〜Ｐ３０：ＸＹ座標系上の点
Ｑ：最上位階層に定義されたαβ座標系の原点
Ｑａ〜Ｑｄ：αβ座標系上の点
Ｒ１〜Ｒ３：ＸＹ座標系上の点
Ｔ１〜Ｔ６４：端子点
ＴＯＰ：最上位階層のブロック
ＳＤ：ソース・ドレイン領域
Ｗ１〜Ｗ３：ブロック間配線
Ｗ４〜Ｗ５：セル間配線
Ｗ１０〜Ｗ４０：配線
ｗ１〜ｗ５，ｗ１２，ｗ１３：セル間配線
ｗａ〜ｗｅ：セル間配線
ｗａ′〜ｗｅ′：論理回路記号間の結線
Ｘ：中間階層に定義されたＸＹ座標系の座標軸
Ｘ１〜Ｘ３：座標軸Ｘ上の１座標値
ｘ：最下位階層に定義されたｘｙ座標系の座標軸
Ｙ：中間階層に定義されたＸＹ座標系の座標軸
Ｙ１〜Ｙ３：座標軸Ｙ上の１座標値
ｙ：最下位階層に定義されたｘｙ座標系の座標軸
α：ＴＯＰ階層に定義されたαβ座標系の座標軸
α１〜α４：座標軸α上の１座標値
β：ＴＯＰ階層に定義されたαβ座標系の座標軸
β１〜β４：座標軸β上の１座標値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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