(57)【特許請求の範囲】
【請求項１】
入力される入力電圧の増減に応じて周波数が増減するクロック信号を生成し、変換ゲインに応じて前記入力電圧に対する前記クロック信号の周波数が増減する電圧制御発振器を有する位相同期ループ回路と、
前記入力電圧および前記変換ゲインの各々に対して正の相関関係を有する制御電流を出力する第１電圧電流変換器と、
前記位相同期ループ回路によりロックされる前記クロック信号に基づいて出力クロック信号を出力する出力回路と、
前記制御電流に応じて前記出力回路のドライブ電流を設定する出力バッファ制御回路と、
を備え、
前記第１電圧電流変換部は、
前記入力電圧および前記変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、
前記入力電圧および前記変換ゲインの何れか他方に応じて抵抗値が設定され、前記バイアス電圧が印加される抵抗回路部とを備えることを特徴とするスルーレートコントロール装置。
【請求項２】
入力される入力電圧の増減に応じて周波数が増減するクロック信号を生成し、変換ゲインに応じて前記入力電圧に対する前記クロック信号の周波数が増減する電圧制御発振器を有する位相同期ループ回路と、
前記位相同期ループ回路によりロックされる前記クロック信号に基づいて出力クロック信号を出力する出力回路と、
前記入力電圧および前記変換ゲインの各々に対して正の相関関係を有する制御電流に応じて前記出力回路のドライブ電流を設定する出力バッファ制御回路と、
を備え、
前記電圧制御発振器は、
前記入力電圧および前記変換ゲインに応じた前記制御電流を出力する第２電圧電流変換器と、
前記第２電圧電流変換器から出力される前記制御電流が入力され、前記クロック信号を出力する電流制御発振器と、
を備え、
前記第２電圧電流変換部は、
前記入力電圧および前記変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、
前記入力電圧および前記変換ゲインの何れか他方に応じて抵抗値が設定され、前記バイアス電圧が印加される抵抗回路部とを備えることを特徴とするスルーレートコントロール装置。
【請求項３】
前記位相同期ループ回路は、前記電圧制御発振器から出力される前記クロック信号を第１分周値で分周して前記出力回路へ出力する第１分周器を備え、
前記出力バッファ制御回路は、前記第１分周値に対して負の相関関係を有する前記出力回路のドライブ電流を設定することを特徴とする請求項１または２に記載のスルーレートコントロール装置。
【請求項４】
前記出力バッファ制御回路は、前記制御電流に対して前記出力回路のドライブ電流を設定するカレントミラー回路を備え、
前記カレントミラー回路は、前記第１分周値に応じて電流比を設定する電流比設定部を備えることを特徴とする請求項３に記載のスルーレートコントロール装置。
【請求項５】
前記位相同期ループ回路は、
基準クロック信号を第２分周値で分周する第２分周器と、
前記クロック信号を第３分周値で分周する第３分周器とを備え、
前記クロック信号に対する前記基準クロック信号の周波数比を求める周波数比判定回路と、 前記基準クロック信号のモニタ信号を出力するモニタ出力回路と、
前記制御電流に応じて前記モニタ出力回路のモニタドライブ電流を設定するモニタバッファ制御回路と、
を備え、
前記モニタバッファ制御回路は、前記周波数比に対して正の相関関係を有する前記モニタ出力回路のモニタドライブ電流を設定することを特徴とする請求項１ないし４の何れか１項に記載のスルーレートコントロール装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示の技術は、スルーレートコントロール装置に関するものである。特に、クロック信号の出力回路において、クロック信号の周波数に応じた最適なスルーレート調整を行うことにより、電磁波輻射ノイズを抑制したスルーレートコントロール装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化・高密度化に伴い、半導体装置からの電磁波輻射（以降、ＥＭＩ）ノイズが問題となっている。ＥＭＩノイズとは、半導体装置等から放射される電磁波ノイズのことである。ＥＭＩノイズの強度が大きくなると、周囲の機器に対し誤動作などの悪影響を及ぼす恐れがある。このＥＭＩノイズの原因の一つとして、クロック信号を出力するクロックジェネレータの出力部やクロック信号の伝送路が挙げられる。このクロック信号に起因するＥＭＩノイズは、クロック信号の振幅やスルーレートの大きさに関係している。これらクロック信号の振幅やスルーレートが小さい程、ＥＭＩノイズが抑制されることは一般的に知られている。ＥＭＩノイズの対策として、クロック信号の振幅やスルーレートの調節機能をクロックジェネレータに備えることが従来から提案されてきている。
【０００３】
例えば、出力バッファとして、プルアップ側出力バッファとプルダウン側出力バッファとを備えており、プルアップ側出力バッファおよびプルダウン側出力バッファ１の各々は、複数のＭＯＳＦＥＴから構成されるものがある。プルアップ側出力バッファおよびプルダウン側出力バッファ１の各々のＭＯＳＦＥＴは、ドレインが出力端子に共通に接続され、ソースが接地電位に接続されて並列形態とされる。各々のＭＯＳＦＥＴは幾つかの数ごとにまとめられ出力バッファ群とされ、各出力バッファ群毎に、外部から切り替え可能なスルーレート調整コードに応じて駆動する出力バッファ群が制御される技術がある（特許文献１など）。
【０００４】
また、スルーレート調整モードでは、元のクロックの立ち上がりから伝送路送出信号が立ち上って参照電圧に達する時刻までの時間を、元のクロックの周期に一致させることによってスルーレートを調整するものがある。２つの信号の立ち上がりの時刻のずれの方向に応じて、出力バッファのパラメータを増減させることでスルーレートを調整する（特許文献２など）。
【０００５】
また、プロセスばらつき、電源電圧や温度の変動（いわゆる、ＰＶＴの変動）によるスルーレートの変化を低減するために、位相同期ループ回路（ＰＬＬ回路）を利用するものがある。ロック状態となることによりＰＶＴによらない周波数を提供する（特許文献３など）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３９５４９号公報
【特許文献２】特開２００６−２４５８１６号公報
【特許文献３】特開２００３−１７９４８０号公報
【特許文献４】特開２００３−１８８７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
クロック信号の周波数が低い場合において、ＥＭＩノイズを低減するためにスルーレートを低く設定する。しかし、この低いスルーレートの設定では、高い周波数に切り替った場合に、クロック信号は、クロック周期の間に電源電圧、接地電圧まで遷移することができず、矩形波形を有したクロック信号を出力できなくなる場合がある。また、クロック信号の周波数が高い場合において採用したスルーレートでは、低い周波数に切り替った場合に、クロック周期に対してスルーレートは高すぎるため、クロック信号のジッタ等の遷移時の擾乱が生じ、ＥＭＩノイズが増加する恐れがある。したがって、クロック信号の周波数に応じてスルーレートを調整することが必要である。
【０００８】
上記の背景技術は、種々、出力信号のスルーレートの調節に関する技術を開示するものである。しかしながら、背景技術に開示される技術は、何れもクロック信号の周波数に合わせてスルーレートを調整することについては開示されていない。
【０００９】
本願に開示される技術は上記の課題に鑑み提案されたものであって、クロック信号の出力バッファにおいて、クロック信号の周波数に応じたスルーレートの調整を行うことによりＥＭＩノイズを抑制することが可能なスルーレートコントロール装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願に開示される技術に係るスルーレートコントロール装置は、入力される入力電圧の増減に応じて周波数が増減するクロック信号を生成し、変換ゲインに応じて入力電圧に対するクロック信号の周波数が増減する電圧制御発振器を有する位相同期ループ回路と、入力電圧および変換ゲインの各々に対して正の相関関係を有する制御電流を出力する第１電圧電流変換器と、位相同期ループ回路によりロックされるクロック信号に基づいて出力クロック信号を出力する出力回路と、制御電流に応じて出力回路のドライブ電流を設定する出力バッファ制御回路と、を備え、第１電圧電流変換部は、入力電圧および変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、入力電圧および変換ゲインの何れか他方に応じて抵抗値が設定され、バイアス電圧が印加される抵抗回路部とを備える。
【００１１】
また、本願に開示される技術に係るスルーレートコントロール装置は、入力される入力電圧の増減に応じて周波数が増減するクロック信号を生成し、変換ゲインに応じて入力電圧に対するクロック信号の周波数が増減する電圧制御発振器を有する位相同期ループ回路と、位相同期ループ回路によりロックされるクロック信号に基づいて出力クロック信号を出力する出力回路と、入力電圧および変換ゲインの各々に対して正の相関関係を有する制御電流に応じて出力回路のドライブ電流を設定する出力バッファ制御回路と、を備え、電圧制御発振器は、入力電圧および変換ゲインに応じた制御電流を出力する第２電圧電流変換器と、第２電圧電流変換器から出力される制御電流が入力され、クロック信号を出力する電流制御発振器と、を備え、第２電圧電流変換部は、入力電圧および変換ゲインの何れか一方に応じて、バイアス電圧を設定するバイアス設定部と、入力電圧および変換ゲインの何れか他方に応じて抵抗値が設定され、バイアス電圧が印加される抵抗回路部とを備える。
【発明の効果】
【００１２】
本願に開示される技術に係るスルーレートコントロール装置によれば、出力クロック信号の周波数に比例して出力回路のドライブ能力が大きくなる関係を有し、周波数に応じて好適なスルーレートが決定することができる。例えば、入力電圧とドライブ能力との相関関係とは正の相関関係にあるため、入力電圧の増減に応じてクロック信号の周波数が増減すると共にドライブ能力が増減する。これにより、出力クロック信号の周波数に応じたスルーレートが設定される。また、変換ゲインとドライブ能力とは正の相関関係にあるため、変換ゲインの増減に応じてクロック信号の周波数が増減すると共にドライブ能力が増減する。これにより、出力クロック信号の周波数に応じたスルーレートが設定される。
ここで、所定の周波数の出力クロック信号を出力する場合において、位相同期ループにおける変換ゲインが変化する場合を考える。入力電圧は変換ゲインに応じてクロック信号に変換されるため、所定の周波数に対して変換ゲインとは負の相関関係を有して入力電圧が設定される。すなわち、変換ゲインの増減とは逆に入力電圧は減増する。変換ゲインとドライブ能力との相関関係と、入力電圧とドライブ能力との相関関係とは、共に正の相関関係を有するので、変換ゲインの増減に応じてドライブ能力は増減し、入力電圧の減増に応じてドライブ能力は減増する。変換ゲインの変化にかかわらず、変換ゲインに応じたドライブ能力の設定と入力電圧に応じたドライブの設定とは、互いに相殺しドライブ能力を一意に決定することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係るスルーレートコントロール装置のブロック図である。
【図２】第１実施形態に係る電圧電流変換器の一例を示す回路図である。
【図３】出力バッファの一例を示す回路図である。
【図４】ＶＣＯ入力電圧とドライブ能力の関係を示す図である。
【図５】Ｋ分周器設定に対するドライブ能力の制御の一例を示す図である。
【図６】電圧電流変換器のゲインに対するドライブ能力の制御の一例を示す図である。
【図７】ＰＶＴの変動に対するドライブ能力の制御の一例を示す図である。
【図８】第２実施形態に係るスルーレートコントロール装置のブロック図である。
【図９】第２実施形態に係る電圧電流変換器の回路図である。
【図１０】電流制御発振器の回路図である。
【図１１】電流制御発振器（別例）の回路図である。
【図１２】第３実施形態に係るスルーレートコントロール装置のブロック図である。
【発明を実施するための形態】
【００１４】
図１は、本願の第１実施形態に係るスルーレートコントロール装置１のブロック図である。スルーレートコントロール装置１は、出力されるクロック信号ＣＫｏの周波数を可変に設定できる装置であって、クロック信号ＣＫｏのレベル遷移時のスルーレートを周波数に応じて調整する装置である。
【００１５】
スルーレートコントロール装置１は、Ｎ分周器１１ａ、周波数位相比較器１２、チャージポンプ（ＣＰ）１３、ループフィルタ１４、電圧制御発振器（ＶＣＯ）１５ａ、Ｋ分周器１６、Ｍ分周器１７ａ、およびインバータ回路２３を備えるＰＬＬ（Ｐｈａｒｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２４ａと、出力周波数比判定器１８ａと、電圧電流変換器（Ｖ／Ｉ変換器）１９ａと、出力周波数比判定器１８ａおよび電圧電流変換器１９ａによって制御される出力バッファ２０ａとを備える。
【００１６】
ＰＬＬ回路２４ａの備える周波数位相比較器１２は、基準クロック信号ＣＫｒがＮ分周器１１ａによりＮ分周されたクロック信号であるＮ分周信号ＣＫＮと、クロック信号ＣＫがＭ分周器１７ａによりＭ分周されたクロック信号であるＭ分周信号ＣＫＭとの位相差を検出し、位相差に応じてチャージポンプ１３を制御する位相差信号ＣＰＣを出力する。チャージポンプ１３は、位相差信号ＣＰＣに応じてループフィルタ１４を充放電する信号を出力し、ループフィルタ１４の一端に位相差信号ＣＰＣに応じた差電圧であるＶＣＯ入力電圧Ｖｉを発生させる。ＶＣＯ入力電圧Ｖｉは電圧制御発振器１５ａに印加され、クロック信号ＣＫはＶＣＯ入力電圧Ｖｉに応じた周波数となる。ＰＬＬ回路２４ａは、Ｎ分周信号ＣＫＮとＭ分周信号ＣＫＭとの周波数および位相差を一致させるように動作する。これにより、基準クロック信号ＣＫｒの周波数のＭ／Ｎ倍の周波数となるクロック信号ＣＫが出力され、更に、Ｋ分周器１６によりＫ分周されインバータ回路２３を介し出力バッファ２０ａに入力されるバッファ入力信号ＣＫｉを出力する。
【００１７】
電圧制御発振器１５ａは、ゲイン設定信号Ｇｉが入力されることにより、ＶＣＯ入力電圧Ｖｉからクロック信号ＣＫに変換する際の変換ゲインＧｉを制御することができる。ゲイン設定信号Ｇｉにより設定される値が大きいほど、ＶＣＯ入力電圧Ｖｉに対するクロック信号ＣＫの周波数は増加する。また、Ｋ分周器１６は、Ｋ分周器設定信号ＫｉによりＫ分周値が設定される。クロック信号ＣＫをＫ分周してバッファ入力信号ＣＫｉを出力する。また、Ｋ分周器１６は、Ｋ分周器設定信号ＫｉによりＫ分周値が設定される。クロック信号ＣＫをＫ分周してバッファ入力信号ＣＫｉを出力する。
【００１８】
出力周波数比判定器１８ａは、Ｋ分周器設定信号Ｋｉを入力され、周波数比信号Ｆｉを出力バッファ２０ａの備えるバッファ制御回路２１ａに出力する。基準クロック信号ＣＫｒの周波数、Ｎ分周器１１ａのＮ分周値の設定、およびＭ分周器１７ａのＭ分周値の設定が固定されていることから、Ｋ分周器設定信号Ｋｉにより、クロック信号ＣＫｏの周波数は決定される。したがって、バッファ制御回路２１ａは、出力周波数比判定器１８ａから出力される周波数比信号Ｆｉにより、クロック信号ＣＫｏのスルーレートを周波数に応じたスルーレートに調整するために、出力バッファ２０ａのドライブ能力を制御する。
【００１９】
電圧電流変換器１９ａは、ゲイン設定信号ＧｉとＶＣＯ入力電圧Ｖｉとが入力され、制御電流Ｉｂを出力する。制御電流Ｉｂは、バッファ制御回路２１ａに入力される。出力回路２２ａのドライブ能力を制御する電流である。ゲイン設定信号Ｇｉとは電圧制御発振器１５ａの変換ゲインＧｉを制御する信号であり、電圧制御発振器１５ａはＶＣＯ入力電圧Ｖｉにゲイン設定信号Ｇｉに応じて制御される変換ゲインＧｉを乗じて出力されるクロック信号ＣＫの周波数が決定される。したがって、出力バッファ２０ａから出力されるクロック信号ＣＫｏのスルーレートを制御するため、電圧電流変換器１９ａは、ＶＣＯ入力電圧Ｖｉとゲイン設定信号Ｇｉとに応じた制御電流Ｉｂを出力する。制御電流Ｉｂは、電圧電流変換器１９ａの制御により、ＶＣＯ入力電圧Ｖｉおよび変換ゲインＧｉと正の相関関係になる（Ｉｂ∝（Ｖｉ、Ｇｉ））。
【００２０】
出力バッファ２０ａは、バッファ制御回路２１ａおよび出力回路２２ａを備える。出力回路２２ａは、入力されたバッファ入力信号ＣＫｉをクロック信号ＣＫｏとして出力する。出力回路２２ａのドライブ能力は、バッファ制御回路２１ａにより制御される。バッファ制御回路２１ａは、周波数比信号Ｆｉおよび制御電流Ｉｂにより、クロック信号ＣＫｏのスルーレートを周波数に応じたスルーレートに調整するために、出力バッファ２０ａのドライブ能力Ｄｒを制御する。ドライブ能力Ｄｒは、バッファ制御回路２１ａの制御により、制御電流Ｉｂと正の相関関係になり（Ｄｒ∝Ｉｂ）、周波数比信号Ｆｉと負の相関関係になる（Ｄｒ∝１／Ｆｉ）。
【００２１】
図２は、第１実施形態に係る電圧電流変換器１９ａの一例を示す回路図である。オペアンプ３１、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、ドレイン負荷部３２を備える。
【００２２】
ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２のソース端子は電源電圧ＶＤＤに接続され、ゲート端子はオペアンプ３１の出力端子に接続される。また、ＰＭＯＳトランジスタＴｐ１１のドレイン端子は、オペアンプ３１の非反転入力端子に接続されるとともに、抵抗成分であるドレイン負荷部３２を介し接地電位に接続される。ドレイン負荷部３２は、オペアンプ３１の反転入力端子にＶＣＯ入力電圧Ｖｉを入力される。オペアンプ３１は、ＰＭＯＳトランジスタＴｐ１１のドレイン端子がＶＣＯ入力電圧Ｖｉに一致するようにＰＭＯＳトランジスタＴｐ１１のゲート端子をバイアスする。これにより、後述する負荷部３２に印加される電圧がＶＣＯ入力電圧Ｖｉとなる。ＰＭＯＳトランジスタＴｐ１１を介してドレイン負荷部３２に流れる電流はＶＣＯ入力電圧Ｖｉに比例する電流に制御される。この電流は、ゲート端子がＰＭＯＳトランジスタＴｐ１１のゲート端子に接続されているＰＭＯＳトランジスタＴｐ１２がオペアンプ３１により制御されることにより、ＰＭＯＳトランジスタＴｐ１２にも流れ、ＰＭＯＳトランジスタＴｐ１２制御電流Ｉｂとして出力される。ここで、ＰＭＯＳトランジスタＴｐ１１とＰＭＯＳトランジスタＴｐ１２とは、ソース端子およびゲート端子の印加電圧が同じであるため、トランジスタのサイズ比に応じて電流比が決定される。トランジスタサイズが同じ場合には同じ電流が流れる。
【００２３】
オペアンプ３１によりＰＭＯＳトランジスタＴｐ１１のドレイン端子はＶＣＯ入力電圧Ｖｉと同じ電圧に制御されるので、ＶＣＯ入力電圧Ｖｉの電圧値が高くなるほどＰＭＯＳトランジスタＴｐ１１の電流能力は増加し、ＰＭＯＳトランジスタＴｐ１２に流れる制御電流Ｉｂも増加する。一方、ＶＣＯ入力電圧Ｖｉの電圧値が低くなるほど、オペアンプ３１によりＰＭＯＳトランジスタＴｐ１１の電流能力は減少され、ＰＭＯＳトランジスタＴｐ１２に流れる制御電流Ｉｂも減少する。電圧電流変換器１９ａの第１の制御結果として、入力電圧であるＶＣＯ入力電圧Ｖｉと出力である制御電流Ｉｂとの関係が正の相関関係になる（Ｉｂ∝Ｖｉ）。
【００２４】
ドレイン負荷部３２は、Ｎ個の抵抗群ＲｄとＮＭＯＳトランジスタ群Ｔｄとを備える。抵抗群Ｒｄの備える抵抗Ｒ１の一端にＮＭＯＳ群Ｔｄの備えるＮＭＯＳトランジスタＴｎ１１のドレイン端子が接続される。抵抗Ｒ１の他端はＰＭＯＳトランジスタＴｐ１１のドレイン端子に接続され、ＮＭＯＳトランジスタＴｎ１１のソース端子は接地電位が接続される。ＮＭＯＳトランジスタＴｎ１１のゲート端子にバス信号であるゲイン設定信号Ｇｉの１ビットであるゲイン設定信号ｇ１が入力されるスイッチ素子付きの抵抗素子回路である。ドレイン負荷部３２は、抵抗Ｒ１とＮＭＯＳトランジスタＴｎ１１とによる抵抗素子回路と同様の抵抗素子回路がＮセット備えられ、ＰＭＯＳトランジスタＴｐ１１のドレイン端子と接地電位間に並列に接続される。
【００２５】
ＮＭＯＳ群Ｔｄに備えられるＮＭＯＳトランジスタＴｎ１１ないしＴｎ１ｎの電流能力は、何れも制御電流Ｉｂに対し十分に高くスイッチとして機能するものとする。また、抵抗群Ｒｄの抵抗Ｒ１ないしＲｎは、抵抗値が２のべき乗単位に設定されるものとする。これにより、変換ゲインＧｉが２のべき乗単位に設定され、これに対応するゲイン設定信号Ｇｉが２進表現されたビット列である場合に、ゲイン設定信号ｇｉのビット値がＬＳＢから上位に向かうにしたがい、２のべき乗で抵抗値が小さくなる各抵抗素子回路のＮＭＯＳトランジスタに入力してオンオフの状態を制御すれば、ゲイン設定信号Ｇｉに応じた抵抗値がＰＭＯＳトランジスタＴｐ１１のドレイン端子に接続される。
【００２６】
この場合、ゲイン設定信号Ｇｉにより設定される変換ゲインＧｉの設定値が大きくなるほどゲイン設定信号Ｇｉのビット値は上位ビットで表わされる値となる。オン状態となるＮＭＯＳ群ＴｄのＮＭＯＳトランジスタにより２のべき乗単位で小さな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部３２の抵抗値が小さくなる。この結果、ＰＭＯＳトランジスタＴｐ１１に流れる電流が増大する。それに伴いＰＭＯＳトランジスタＴｐ１２に流れる制御電流Ｉｂが増加する。また、変換ゲインＧｉの設定値が小さくなるほどゲイン設定信号Ｇｉのビット値は下位ビットで表わされる値となる。オン状態となるＮＭＯＳ群ＴｄのＮＭＯＳトランジスタが２のべき乗単位で大きな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部３２の抵抗値が大きくなる。この結果、ＰＭＯＳトランジスタＴｐ１１に流れる電流が減少し、制御電流Ｉｂが減少する。これにより、電圧制御発振器１５ａに設定される変換ゲインＧｉに比例して、出力バッファ２０ａのドライブ能力が制御される。
【００２７】
なお、変換ゲインＧｉが２のべき乗値以外にも設定される場合には、別途、不図示のデコーダを備えてゲイン設定信号ｇｉをデコードし、設定される抵抗値が計算値に最も近い抵抗値となるように、２のべき乗単位で備えられる抵抗素子回路のうちオン状態とするＮＭＯＳトランジスタを選択する信号を出力する。これにより、変換ゲインＧｉの設定値に関わらず好適な制御電流Ｉｂを設定することができる。
【００２８】
これは、電圧電流変換器１９ａの第２の制御結果として、変換ゲインＧｉ（ゲイン設定信号Ｇｉ）と制御電流Ｉｂとの関係が正の相関関係になる（Ｉｂ∝Ｇｉ）。
【００２９】
電圧電流変換器１９ａの制御により、制御電流Ｉｂは、ＶＣＯ入力電圧Ｖｉおよび変換ゲインＧｉ（ゲイン設定信号Ｇｉ）と正の相関関係になる（Ｉｂ∝（Ｖｉ、Ｇｉ））。
【００３０】
図３は、出力バッファ２０ａの一例を示す回路図である。図３に示す出力バッファ２０ａは、バッファ制御回路２１ａおよび出力回路２２ａを備える。バッファ制御回路２１ａは、出力回路２２ａのドライブ能力を制御するため、出力回路２２ａに対して制御電流Ｉｂを変換したバイアス電圧Ｖｂｐ１、Ｖｂｎ１を出力する回路である。
【００３１】
バッファ制御回路２１ａは、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ３１ａないしＴｎ３ｎａ、およびＴｎ３１ｂないしＴｎ３ｎｂ、およびＰＭＯＳトランジスタＴｐ２１を備える。ＰＭＯＳトランジスタＴｐ２１のソース端子は、電源電圧ＶＤＤに接続され、ゲート端子とドレイン端子とは、ＮＭＯＳトランジスタＴｎ２１のドレイン端子に接続される。ドレイン端子にはバイアス電圧Ｖｂｐ１が発生する。ＮＭＯＳトランジスタＴｎ２１のソース端子は、接地電位に接続される。また、ＮＭＯＳトランジスタＴｎ３１ａのソース端子は、ＮＭＯＳトランジスタＴｎ３１ｂのドレイン端子に接続され、ＮＭＯＳトランジスタＴｎ３１ｂのソース端子は接地電位に接続される。ＮＭＯＳトランジスタＴｎ３１ｂのゲート端子は、ＮＭＯＳトランジスタＴｎ２１のゲート端子に接続される。ＮＭＯＳトランジスタＴｎ３１ａのゲート端子には、バス信号である周波数比信号Ｆｉの所定の１ビット信号である周波数比信号Ｆ１が入力される。ＮＭＯＳトランジスタＴｎ３１ａの導通により、ＮＭＯＳトランジスタＴｎ３１ｂとＮＭＯＳトランジスタＴｎ２１とでカレントミラー回路が形成される。ＮＭＯＳトランジスタＴｎ３１ａは、ＮＭＯＳトランジスタＴｎ３１ｂおよびＮＭＯＳトランジスタＴｎ２１とを含むカレントミラー回路を形成するカレントミラー形成スイッチであり制御電流Ｉｂをカレントミラーに導く役割を有する。ＮＭＯＳトランジスタＴｎ３２ａないしＴｎ３ｎａとＮＭＯＳトランジスタＴｎ３２ｂないしＴｎ３ｎｂとの各々の組合せはＮＭＯＳトランジスタＴｎ３１ａとＮＭＯＳトランジスタＴｎ３１ｂと同様である。制御電流Ｉｂの入力端から接地電位に至る経路に並列に備えられる。ＮＭＯＳトランジスタＴｎ３１ａないしＴｎ３ｎａは、ゲート端子に入力される周波数比信号Ｆｉの各ビット信号である周波数比信号Ｆ２ないしＦｎに応じて導通し、ソース端子から制御電流Ｉｂが入力される。導通したＮＭＯＳトランジスタＴｎ３１ａないしＴｎ３ｎａに応じてＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂとＮＭＯＳトランジスタＴｎ２１とでカレントミラー回路が形成され、ゲート端子にはバイアス電圧Ｖｂｎ１が発生する。
【００３２】
Ｋ分周器設定信号Ｋｉが２のべき乗単位に設定されるものとし、ＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂの電流能力がこの順に２のべき乗単位で大きく設定されるものとする。この場合、周波数比信号Ｆｉを、２進表現された分周値Ｋを表すＫ分周器設定信号Ｋｉと同様の２進表現されたビット列とすればよい。周波数比信号Ｆｉのビット値がＬＳＢから上位に向かうにしたがい、２のべき乗で電流能力の大きなＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂがＮＭＯＳトランジスタＴｎ２１とカレンミラー回路を形成する。電流出力側のＮＭＯＳトランジスタＴｎ２１は固定であるので、制御電流Ｉｂが入力される側のＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂのうち２べき乗で電流能力が大きいものが選択されるほど、ＮＭＯＳトランジスタＴｎ２１に流れる電流は２のべき乗で小さくなる。
【００３３】
ＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂの電流能力がＮＭＯＳトランジスタＴｎ２１のｎ倍となると、ＮＭＯＳトランジスタＴｎ２１の電流能力がｎ分の１となる。これに伴い、バイアス電圧Ｖｂｐ１の電圧は減少する。
【００３４】
出力回路２２ａは、ＮＭＯＳトランジスタＴｎ２２、Ｔｎ２３、およびＰＭＯＳトランジスタＴｐ２２、Ｔｐ２３を備える。ＰＭＯＳトランジスタＴｐ２３およびＮＭＯＳトランジスタＴｎ２２はＣＭＯＳによるインバータ回路２２１を形成する。入力端子にはバッファ入力信号ＣＫｉが入力される。出力端子からクロック信号ＣＫｏが出力される。ＰＭＯＳトランジスタＴｐ２２およびＮＭＯＳトランジスタＴｎ２３によって、クロック信号ＣＫｏを駆動するのに必要な電流が制御される。ＰＭＯＳトランジスタＴｐ２２のソース端子には電源電圧ＶＤＤが接続され、ゲート端子にはバイアス電圧Ｖｂｐ１が印加される。ＰＭＯＳトランジスタＴｐ２２は、ＰＭＯＳトランジスタＴｐ２１とともにカレントミラー回路を形成する。ＰＭＯＳトランジスタＴｐ２２のドレイン端子からＰＭＯＳトランジスタＴｐ２３のソース端子へドライブ電流が供給される。出力回路２２ａにおけるソースドライブ電流である。このドライブ電流は、ＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂとＮＭＯＳトランジスタＴｎ２１とを含むカレントミラー回路により設定されＮＭＯＳトランジスタＴｎ２１から出力される電流である。ＮＭＯＳトランジスタＴｎ２３のソース端子には接地電位が接続され、ゲート端子にはバイアス電圧Ｖｂｎ１が印加される。ＮＭＯＳトランジスタＴｐ２３は、ＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂ、ＮＭＯＳトランジスタＴｐ２１とともにカレントミラー回路を形成する。ＮＭＯＳトランジスタＴｎ２２のソース端子からＮＭＯＳトランジスタＴｎ２３を介して接地電位に向けてドライブ電流が引かれる。出力回路２２ａにおけるシンクドライブ電流である。このドライブ電流は、ＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂとＮＭＯＳトランジスタＴｎ２１とを含むカレントミラー回路により設定されＮＭＯＳトランジスタＴｎ２１から出力される電流である。出力回路２２ａのドライブ能力であるソースドライブ／シンクドライブ電流は、通常、同じ電流能力に設定されるので、ＰＭＯＳトランジスタＴｐ２２に流れるドライブ電流とＮＭＯＳトランジスタＴｎ２３に流れるドライブ電流とは、同じ電流値を有する。ＰＭＯＳトランジスタＴｐ２１に対するＰＭＯＳトランジスタＴｐ２２の電流能力比とＮＭＯＳトランジスタＴｎ２１に対するＮＭＯＳトランジスタＴｎ２３の電流能力比とを同じにすることにより得られる。
【００３５】
電圧制御発振器１５ａへの入力信号であるＶＣＯ入力電圧Ｖｉに対する出力バッファ２０ａのドライブ能力Ｄｒの関係を示す一例を図４（Ａ）〜（Ｃ）示す。出力バッファ２０ａから出力されるクロック信号ＣＫｏの周波数ｆとして、周波数ｆ１、ｆ２が例示されている。ここで、周波数ｆ１は周波数ｆ２より高周波数であるとする（ｆ１＞ｆ２）。周波数ｆ１を得るために電圧制御発振器１５ａに入力されるＶＣＯ入力電圧ＶｉがＶｉ１であり、周波数ｆ２を得るためにＶＣＯ入力電圧ＶｉがＶｉ２であるとする。周波数ｆとＶＣＯ入力電圧Ｖｉとは、電圧制御発振器１５ａの変換ゲインＧｉおよびＫ分周器１６の分周値Ｋとにより、ｆ１＝（１／Ｋｉ）×Ｇｉ×Ｖｉ１、ｆ２＝（１／Ｋｉ）×Ｇｉ×Ｖｉ２の関係にある。変換ゲインＧｉおよび分周値Ｋが一定である条件では、周波数ｆとＶＣＯ入力電圧Ｖｉとは比例関係にある（図４（Ａ））。
【００３６】
電圧電流変換器１９ａにおいて、ＶＣＯ入力電圧Ｖｉは制御電流Ｉｂに変換され、制御電流ＩｂはＶＣＯ入力電圧Ｖｉに対して正の相関を有する電流値となる（Ｉｂ∝Ｖｉ）。制御電流Ｉｂに応じて出力バッファ２０ａのドライブ能力が決定されるので、ＶＣＯ入力電圧Ｖｉと応じてドライブ能力Ｄｒとは正の相関関係になる（Ｄｒ∝Ｖｉ）（図４（Ｂ））。
【００３７】
これにより、周波数ｆに比例してドライブ能力Ｄｒが大きくなる関係で、周波数ｆ１、ｆ２ごとにドライブ能力Ｄｒ１、Ｄｒ２が決定される（図４（Ｃ））。クロック信号ＣＫｏの周波数ｆが高くなるに応じてドライブ能力Ｄｒも大きくなり、周波数ｆに応じたドライブ能力Ｄｒでクロック信号ＣＫｏが駆動されることになり、周波数ｆに応じて好適なスルーレートが決定される。
【００３８】
Ｋ分周器１６の分周値Ｋに対する出力バッファ２０ａのドライブ能力Ｄｒの関係を示す一例を図５（Ａ）〜（Ｃ）示す。出力バッファ２０ａから周波数ｆ１のクロック信号ＣＫｏを出力する場合を考える。周波数ｆ１を得るために、Ｋ分周器１６に入力されるＫ分周器設定信号Ｋｉにより設定される分周値Ｋとして分周値Ｋ１が設定される場合では、電圧制御発振器１５ａに入力されるＶＣＯ入力電圧ＶｉがＶｉ１であり、分周値Ｋ２が設定される場合では、ＶＣＯ入力電圧ＶｉがＶｉ３であるとする。このとき、分周値Ｋ１に比して分周値Ｋ２が大きいものとすれば（Ｋ１＜Ｋ２）、ＶＣＯ入力電圧Ｖｉ３はＶＣＯ入力電圧Ｖｉ１より高い電圧である（Ｖｉ３＞Ｖｉ１）。電圧制御発振器１５ａの変換ゲインＧｉおよびＫ分周器１６の分周値Ｋにより、ｆ１＝（１／Ｋ１）×Ｇｉ×Ｖｉ１＝（１／Ｋ２）×Ｇｉ×Ｖｉ３、（Ｋ１＜Ｋ２、Ｖｉ３＞Ｖｉ１）の関係にあるからである（図５（Ａ））。
【００３９】
出力周波数比判定器１８ａによりＫ分周器設定信号Ｋｉから変換される周波数比信号Ｆｉは、分周値Ｋに基づいて設定される。バッファ制御回路２１ａにおいて、分周値Ｋに応じて出力バッファ２０ａのドライブ能力Ｄｒは制御される。バッファ制御回路２１ａにおいて、周波数比信号Ｆｉのビット値が上位に向かうにしたがい、ＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂのうち２のべき乗で電流能力の大きなトランジスタが選択され、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２３と共にカレンミラー回路を形成する。ＮＭＯＳトランジスタＴｎ３１ｂないしＴｎ３ｎｂのうち選択されるトランジスタとＮＭＯＳトランジスタＴｎ２１、Ｔｎ２３との電流能力比が大きくなり、バイアス電圧Ｖｂｎ１の電圧は減少して、ＮＭＯＳトランジスタＴｎ２１、Ｔｎ２３から出力される電流は小さくなる。同様に、バイアス電圧Ｖｂｐ１の電圧は増加して、ＰＭＯＳトランジスタＴｐ２２から出力される電流は小さくなる。出力回路２２ａのドライブ能力は減少する。これにより、分周値Ｋの増大に応じて出力バッファ２０ａのドライブ能力Ｄｒは減少し、分周値Ｋの減少に応じて出力バッファ２０ａのドライブ能力Ｄｒは増大する。ドライブ能力Ｄｒは分周値Ｋと負の相関関係になる（Ｄｒ∝１／Ｋ）。
【００４０】
一方、電圧電流変換器１９ａにおいて、ＶＣＯ入力電圧Ｖｉは制御電流Ｉｂに変換され、制御電流ＩｂはＶＣＯ入力電圧Ｖｉに対して正の相関を有する電流値となる関係である（Ｉｂ∝Ｖｉ）。制御電流Ｉｂに応じて出力バッファ２０ａのドライブ能力Ｄｒが決定されるので、ドライブ能力Ｄｒは制御電流Ｉｂと正の相関関係となる（Ｄｒ∝Ｉｂ）。出力バッファ２０ａから周波数ｆ１のクロック信号ＣＫｏを出力する場合において、分周値Ｋの増大によるドライブ能力Ｄｒの減少の制御は、分周値Ｋの増大に伴うＶＣＯ入力電圧Ｖｉの増大によるドライブ能力Ｄｒの増大の制御により相殺する方向に制御される。同様に、分周値Ｋの減少とＶＣＯ入力電圧Ｖｉの減少とによる、ドライブ能力Ｄｒの制御も互いに相殺する方向に制御される。したがって、分周値Ｋ１およびＶＣＯ入力電圧Ｖｉ１、分周値Ｋ２およびＶＣＯ入力電圧Ｖｉ３の各々に対して同じドライブ能力Ｄｒ１が決定される（図５（Ｂ））。
【００４１】
出力バッファ２０ａから周波数ｆ１のクロック信号ＣＫｏを出力する場合において、分周値Ｋとドライブ能力Ｄｒとの負の相関関係（Ｄｒ∝１／Ｋ）と、ＶＣＯ入力電圧Ｖｉとドライブ能力Ｄｒとの正の相関関係（Ｄｒ∝Ｖｉ）とはドライブ能力Ｄｒの変化が相殺する方向に制御される。これにより、Ｋ分周器設定信号Ｋｉの分周値Ｋにかかわらず、ドライブ能力Ｄｒは一意に決定される（図５（Ｃ））。
【００４２】
電圧制御発振器１５ａの変換ゲインＧｉに対する出力バッファ２０ａのドライブ能力Ｄｒの関係を示す一例を図６（Ａ）〜（Ｃ）示す。出力バッファ２０ａから周波数ｆ１のクロック信号ＣＫｏを出力する場合を考える。周波数ｆ１を得るために、電圧制御発振器１５ａに入力されるゲイン設定信号Ｇｉにより設定される変換ゲインＧｉとして変換ゲインＧｉ１が設定される場合では、電圧制御発振器１５ａに入力されるＶＣＯ入力電圧ＶｉがＶｉ１であり、変換ゲインＧｉ２が設定される場合では、ＶＣＯ入力電圧ＶｉがＶｉ２であるとする。このとき、変換ゲインＧｉ１に比して変換ゲインＧｉ２が大きいものとすれば（Ｇｉ１＜Ｇｉ２）、ＶＣＯ入力電圧Ｖｉ１はＶＣＯ入力電圧Ｖｉ２より高い電圧である（Ｖｉ１＞Ｖｉ２）。電圧制御発振器１５ａの変換ゲインＧｉおよびＫ分周器１６の分周値Ｋにより、ｆ１＝（１／Ｋ）×Ｇｉ１×Ｖｉ１＝（１／Ｋ）×Ｇｉ２×Ｖｉ２の関係にあるからである。（図６（Ａ））。
【００４３】
電圧電流変換器１９ａにおいて、変換ゲインＧｉに応じて出力バッファ２０ａのドライブ能力Ｄｒは制御される。電圧電流変換器１９ａにおいて、２のべき乗単位で設定される変換ゲインＧｉに応じて２のべき乗に設定されるゲイン設定信号Ｇｉのビット値が上位に向かうにしたがい、ＮＭＯＳトランジスタ群Ｔｄのうちのオン状態となるＮＭＯＳトランジスタにより、２のべき乗単位で小さな抵抗値を有する抵抗素子回路が選択され、ドレイン負荷部３２の抵抗値が小さくなる。この結果、ＰＭＯＳトランジスタＴｐ１１に流れる電流が増大する。それに伴いＰＭＯＳトランジスタＴｐ１２に流れる制御電流Ｉｂが増加する。すなわち、変換ゲインＧｉと制御電流Ｉｂとは正の相関を有するように制御される（Ｇｉ∝Ｉｂ）。出力バッファ２０ａのドライブ能力Ｄｒは制御電流Ｉｂに応じて大きくなるので、変換ゲインＧｉに応じて出力バッファ２０ａのドライブ能力Ｄｒが正の相関を有して決定される（Ｇｉ∝Ｉｂ∝Ｄｒ）。
【００４４】
一方、電圧電流変換器１９ａにおいて、制御電流ＩｂはＶＣＯ入力電圧Ｖｉに対して正の相関を有する関係である（Ｖｉ∝Ｉｂ）。制御電流Ｉｂに応じて出力バッファ２０ａのドライブ能力Ｄｒが決定されるので、ドライブ能力Ｄｒは制御電流Ｉｂと正の相関関係となる（Ｖｉ∝Ｉｂ∝Ｄｒ）。出力バッファ２０ａから周波数ｆ１のクロック信号ＣＫｏを出力する場合において、変換ゲインＧｉをＧｉ１からＧｉ２へと増加する場合によるドライブ能力Ｄｒの増加の制御は、変換ゲインＧｉの増加に伴うＶＣＯ入力電圧ＶｉのＶｉ１からＶｉ２への減少によるドライブ能力Ｄｒの減少の制御により相殺する方向に制御される。同様に、変換ゲインＧｉが減少する場合はＶＣＯ入力電圧Ｖｉは増加するので、ドライブ能力Ｄｒの制御は互いに相殺する方向に制御される。したがって、変換ゲインＧｉ１およびＶＣＯ入力電圧Ｖｉ１、変換ゲインＧｉ１２およびＶＣＯ入力電圧Ｖｉ２の各々に対して同じドライブ能力Ｄｒ１が決定される（図６（Ｂ））。
【００４５】
出力バッファ２０ａから周波数ｆ１のクロック信号ＣＫｏを出力する場合において、変換ゲインＧｉとドライブ能力Ｄｒとの相関関係と、ＶＣＯ入力電圧Ｖｉとドライブ能力Ｄｒとの相関関係とは、互いに逆方向の相関関係を有するので、電圧制御発振器１５ａの変換ゲインＧｉにかかわらず、クロック信号ＣＫｏの周波数ｆ１に対して、ドライブ能力Ｄｒは一意に決定される（図６（Ｃ））。
【００４６】
ＰＶＴの変動に対する、出力バッファ２０ａのドライブ能力Ｄｒの関係を示す一例を図７（Ａ）〜（Ｃ）示す。ここで、ＰＶＴとは、プロセスばらつき、電源電圧の変動、および温度の変動が複合的に生じることを示す。これにより、半導体回路を構成するトランジスタの駆動能力が変動し、スルーレートコントロール装置１の動作特性にばらつきが生じる場合がある。すなわち、プロセスばらつきによりトランジスタの駆動能力が高くなり電源電圧が高く温度が低い条件では、トランジスタのドライブ能力は最も高くなり半導体回路は高速動作となる（ＦＡＳＴ条件）。逆に、プロセスばらつきによりトランジスタの駆動能力が低くなり電源電圧が低く温度が高い条件では、トランジスタのドライブ能力は最も低くなり半導体回路は低速動作となる（ＳＬＯＷ条件）。また、ＦＡＳＴ条件とＳＬＯＷ条件の間にあって標準的な動作条件がＴＹＰ条件である。ＰＶＴの条件に関わらず、ＰＬＬ回路２４ａは、基準クロック信号ＣＫｒ、Ｎ分周値、Ｍ分周値、および分周値Ｋの設定が固定されている限り、クロック信号ＣＫｏは変動しない。このため、ＰＶＴ条件により各回路の動作条件が変わる場合、クロック信号ＣＫｏの周波数を一定に維持するために、個々の回路の電圧値等が自動調整されることとなる。
【００４７】
例えば、ＦＡＳＴ条件では、電圧制御発振器１５ａの変換ゲインＧｉは増大する。よって、クロック信号ＣＫｏの周波数を周波数ｆ１に制御するためのＶＣＯ入力電圧Ｖｉは低減されＶＣＯ入力電圧Ｖｉ２に制御される。一方、ＳＬＯＷ条件では、変換ゲインＧｉは減少する。よって、クロック信号ＣＫｏの周波数を周波数ｆ１に制御するためのＶＣＯ入力電圧Ｖｉは増大されＶＣＯ入力電圧Ｖｉ３に制御される。更に、ＴＹＰ条件では、トランジスタの駆動能力はＦＡＳＴ条件とＳＬＯＷ条件との中間であるため、電圧制御発振器１５ａの変換ゲインＧｉも中間的な値となる。よって、クロック信号ＣＫｏの周波数を周波数ｆ１に制御するためのＶＣＯ入力電圧ＶｉはＶＣＯ入力電圧Ｖｉ２、Ｖｉ３の中間のＶＣＯ入力電圧Ｖｉ１に制御される（Ｖｉ２＜Ｖｉ１＜Ｖｉ３）。つまり、周波数ｆ１のクロック信号ＣＫｏを出力する場合、ＰＶＴの変動を原因とするトランジスタの電流能力とＶＣＯ入力電圧Ｖｉとは負の相関関係となる（図７（Ａ））。
【００４８】
電圧電流変換器１９ａにおいて、ＶＣＯ入力電圧Ｖｉは制御電流Ｉｂに変換され、制御電流ＩｂはＶＣＯ入力電圧Ｖｉに対して正の相関を有する電流値となる（Ｖｉ∝Ｉｂ）。制御電流Ｉｂに応じて出力バッファ２０ａのドライブ能力Ｄｒが決定されるので、ＰＶＴの変動を原因とする出力バッファ２０ａのトランジスタの電流能力に対してドライブ能力Ｄｒは負の相関関係になる。出力バッファ２０ａから周波数ｆ１のクロック信号ＣＫｏを出力する場合において、ＦＡＳＴ条件により、出力バッファ２０ａのトランジスタの電流能力が増大して、ドライブ能力Ｄｒが増加するように制御される。同時に、ＶＣＯ入力電圧Ｖｉ２に応じて制御電流Ｉｂが減少するので、ドライブ能力Ｄｒは減少するように制御される。これによりドライブ能力Ｄｒの増加は相殺する方向に制御される。同様に、ＳＬＯＷ条件による出力回路２２ａのトランジスタの電流能力の減少は、ＶＣＯ入力電圧Ｖｉ３に応じた制御電流Ｉｂの増加により相殺する方向に制御される。したがって、電圧制御発振器１５ａにより、ＰＶＴの変動に応じて出力回路２２ａのトランジスタの電流能力が変動する場合にも、出力バッファ２０ａのドライブ能力Ｄｒの変動は相殺する方向に制御される（図７（Ｂ））。
【００４９】
これにより、ＰＶＴの変動によるばらつきにかかわらず、ドライブ能力Ｄｒは一意に決定される（図５（Ｃ））
【００５０】
以上に説明した第１実施形態に係るスルーレートコントロール装置１は、クロック信号ＣＫｏの周波数ｆに比例して出力バッファ２０ａのドライブ能力Ｄｒが大きくなる関係を有する。クロック信号ＣＫｏの周波数ｆに応じたドライブ能力Ｄｒでクロック信号ＣＫｏが出力されることになり、周波数ｆに応じて好適なスルーレートが決定される。
【００５１】
また、所定の周波数ｆ１のクロック信号ＣＫｏを出力する場合において、分周値Ｋとドライブ能力Ｄｒとの相関関係と、ＶＣＯ入力電圧Ｖｉとドライブ能力Ｄｒとの相関関係とは、互いに逆方向の相関関係を有するので、Ｋ分周器設定信号Ｋｉによる分周値Ｋの設定にかかわらず、ドライブ能力Ｄｒは一意に決定される。
【００５２】
また、所定の周波数ｆ１のクロック信号ＣＫｏを出力する場合において、変換ゲインＧｉとドライブ能力Ｄｒとの相関関係と、ＶＣＯ入力電圧Ｖｉとドライブ能力Ｄｒとの相関関係とは、互いに逆方向の相関関係を有するので、ゲイン設定信号Ｇｉによる変換ゲインＧｉの設定にかかわらず、ドライブ能力Ｄｒは一意に決定される。
【００５３】
また、プロセスばらつき、電源電圧や温度の変動（いわゆる、ＰＶＴの変動）により、所定の周波数ｆ１のクロック信号ＣＫｏを出力する場合において、出力バッファ２０ａのトランジスタの電流能力の変動とドライブ能力Ｄｒとの相関関係と、ＶＣＯ入力電圧Ｖｉの変動とドライブ能力Ｄｒとの相関関係とは、互いに逆方向の相関関係を有するので、ＰＶＴの変動に応じて出力バッファ２０ａのトランジスタの電流能力の変動にかかわらず、ドライブ能力Ｄｒの変動は相殺する方向に制御される。
【００５４】
図８は、本願の第２実施形態に係るスルーレートコントロール装置２のブロック図である。ＰＬＬ回路２４ｂは、第１実施形態に係るスルーレートコントロール装置１における電圧電流変換器１５ａおよび電圧電流変換器１９ａに代えて、電圧電流変換器１９ｂと電流制御発振器（ＩＣＯ）４１とを有する電圧制御発振器１５ｂを備える。電圧制御発振器１５ｂの他は、第１実施形態に係るスルーレートコントロール装置１と同様である。
【００５５】
電圧制御発振器１５ｂにおいて、電圧電流変換器１９ｂは、ゲイン設定信号ＧｉとＶＣＯ入力電圧Ｖｉとが入力され、制御電流ＩｂおよびＩＣＯ入力電流Ｉｉを出力する。ＩＣＯ入力電流Ｉｉは、制御電流Ｉｂと同様に、ＶＣＯ入力電圧Ｖｉおよび変換ゲインＧｉと正の相関関係になる（Ｉｉ∝（Ｖｉ、Ｇｉ））。電流制御発振器４１は、ＩＣＯ入力電流Ｉｉが入力され、ＩＣＯ入力電流Ｉｉに応じた周波数のクロック信号ＣＫを出力する。
【００５６】
図９は、電圧電流変換器１９ｂの一例を示す回路図である。電圧電流変換器１９ａのオペアンプ３１、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２、ドレイン負荷部３２に加え、ＰＭＯＳトランジスタＴｐ１３を備える。
【００５７】
ＰＭＯＳトランジスタＴｐ１３は、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２と同様に、ソース端子は電源電圧ＶＤＤに接続され、ゲート端子はオペアンプ３１の出力端子に接続され、ドレイン端子からＩＣＯ入力電流Ｉｉが出力される。ＰＭＯＳトランジスタＴｐ１３は、ＰＭＯＳトランジスタＴｐ１１、Ｔｐ１２と同様に、ソース端子およびゲート端子の印加電圧が同じであるため、トランジスタのサイズ比に応じて電流が決定される。オペアンプ３１によりＰＭＯＳトランジスタＴｐ１１のドレイン端子はＶＣＯ入力電圧Ｖｉと同じ電圧に制御され、電圧電流変換器１９ａの第１の制御結果同様に、入力電圧であるＶＣＯ入力電圧Ｖｉおよび出力であるＩＣＯ入力電流Ｉｉとの関係が正の相関関係になる（Ｉｉ∝Ｖｉ）。また、電圧電流変換器１９ａの第２の制御結果と同様に、変換ゲインＧｉ（ゲイン設定信号Ｇｉ）とＩＣＯ入力電流Ｉｉとの関係が正の相関関係になる（Ｉｉ∝Ｇｉ）。
【００５８】
図１０は、電流制御発振器４１の一例を示す回路図である。図１０に示す電流制御発振器４１は、ＮＭＯＳトランジスタＴｎ５１、Ｔｎ５２、ＰＭＯＳトランジスタＴｐ５１、およびインバータ回路５２ないし５５を備える。電流制御発振器４１は、ＮＭＯＳトランジスタＴｎ５１、Ｔｎ５２により形成されるカレントミラー回路を備える。また、インバータ回路５３ないし５５により形成されるリングオシレータ、およびリングオシレータにより生成されたクロック信号をクロック信号ＣＫとして出力するインバータ回路５２を備える。
【００５９】
ＰＭＯＳトランジスタＴｐ５１のソース端子は、電源電圧ＶＤＤに接続され、ゲート端子とドレイン端子とは、ＮＭＯＳトランジスタＴｎ５１のドレイン端子に接続される。ドレイン端子にはバイアス電圧Ｖｂｐ２が発生する。ＮＭＯＳトランジスタＴｎ５１、Ｔｎ５２のソース端子は、接地電位に接続される。また、ＮＭＯＳトランジスタＴｎ５２のドレイン端子からＩＣＯ入力電流Ｉｉが入力される。ＮＭＯＳトランジスタＴｎ５２のゲート端子は、ＮＭＯＳトランジスタＴｎ５２のソース端子およびＮＭＯＳトランジスタＴｎ５１のゲート端子に接続される。ゲート端子にはバイアス電圧Ｖｂｎ２が発生する。
【００６０】
電流制御発振器４１に備えられるインバータ回路５３は、ＮＭＯＳトランジスタＴｎ５３、Ｔｎ５４、およびＰＭＯＳトランジスタＴｐ５３、Ｔｐ５４を備える。ＰＭＯＳトランジスタＴｐ５３およびＮＭＯＳトランジスタＴｎ５３はＣＭＯＳによるインバータ回路を形成する。ＰＭＯＳトランジスタＴｐ５４およびＮＭＯＳトランジスタＴｎ５４によって、出力端子を駆動するのに必要な電流が制御される。ＰＭＯＳトランジスタＴｐ５４のソース端子には電源電圧ＶＤＤが接続され、ゲート端子にはバイアス電圧Ｖｂｐ２が印加される。ＰＭＯＳトランジスタＴｐ５４は、ＰＭＯＳトランジスタＴｐ５１ともにカレントミラー回路を形成する。ＰＭＯＳトランジスタＴｐ５４のドレイン端子からＰＭＯＳトランジスタＴｐ５３のソース端子へドライブ電流が供給される。インバータ回路５３におけるソースドライブ電流である。このドライブ電流は、ＮＭＯＳトランジスタＴｎ５１、Ｔｎ５２を含むカレントミラー回路により設定されＮＭＯＳトランジスタＴｎ５１から出力される電流である。ＮＭＯＳトランジスタＴｎ５４のソース端子には接地電位が接続され、ゲート端子にはバイアス電圧Ｖｂｎ２が印加される。ＮＭＯＳトランジスタＴｎ５４は、ＮＭＯＳトランジスタＴｎ５１、Ｔｎ５２ともにカレントミラー回路を形成する。ＮＭＯＳトランジスタＴｎ５３のソース端子からＮＭＯＳトランジスタＴｎ５４を介して接地電位に向けてドライブ電流が引かれる。インバータ回路５３におけるシンクドライブ電流である。これにより、インバータ回路５３は、ドライブ能力であるソースドライブ／シンクドライブ電流が制御されることから、インバータ回路５３における応答速度を制御することができる。インバータ回路５４、５５も同様の回路であり同様の作用効果を奏する。
【００６１】
インバータ回路５３ないし５５によるリングオシレータはＩＣＯ入力電流Ｉｉにより発振周波数が制御される。電流制御発振器４１の備えるカレントミラー回路およびインバータ回路５３ないし５５は、出力バッファ２０ａのバッファ制御回路２１ａおよび出力回路２２ａと同様である。これにより、電流制御発振器４１と出力バッファ２０ａとの間での相対精度が良好となる。電流制御発振器４１に応じて決定されるクロック信号ＣＫｏの周波数ｆに応じて好適なスルーレートを精度よく設定することができる。
【００６２】
図１１に示す電流制御発振器４１ｂは、電流制御発振器４１の別例を示す回路図である。電流制御発振器４１ｂは、電流制御発振器４１と同様に、ＮＭＯＳトランジスタＴｎ５１、Ｔｎ５２により形成されるカレントミラー回路、およびＰＭＯＳトランジスタＴｐ５１を備える。また、インバータ回路５６ないし５８、およびスイッチＳＷ１ないしＳＷ３により形成されるリングオシレータ、およびリングオシレータにより生成されたクロック信号をクロック信号ＣＫとして出力するインバータ回路５２を備える。
【００６３】
電流制御発振器４１ｂに備えるスイッチＳＷ１ないしＳＷ３はＰＭＯＳおよびＮＭＯＳトランジスタを備えるＣＭＯＳスイッチである。スイッチＳＷ１ないしＳＷ３のＰＭＯＳトランジスタにはバイアス電圧Ｖｂｐ２が印加され、ＮＭＯＳトランジスタにはバイアス電圧Ｖｂｎ２が印加される。バイアス電圧Ｖｂｎ２、Ｖｂｐ２により、オン抵抗が制御され入出力間の電流能力が制御される。インバータ回路５６は入力端子にスイッチＳＷ１を接続されることによりインバータ回路５６のゲート端子を充放電する電流が制御され、応答速度が制御される。インバータ回路５７の入力端子にはスイッチＳＷ２が接続され、インバータ回路５８の入力端子にはスイッチＳＷ３が接続され、同様に応答速度が制御される。インバータ回路５６ないし５８とスイッチＳＷ１ないしＳＷ３を備えるリングオシレータは、ＩＣＯ入力電流Ｉｉにより発振周波数が制御される。
【００６４】
インバータ回路５２の入力端子にはインバータ回路５８の出力端子が接続され、出力端子からリングオシレータにより生成されたクロック信号がクロック信号ＣＫとして出力される。
【００６５】
図１２は、本願の第３実施形態に係るスルーレートコントロール装置３のブロック図である。スルーレートコントロール装置３は、スルーレートコントロール装置１に加え、基準クロック信号ＣＫｒのモニタ用の信号であるクロック信号ＣＫｏｒを出力する際、基準クロック信号ＣＫｒの周波数に応じてスルーレートを調整する。基準クロック周波数比判定器１８ｃ、基準クロックモニタ出力バッファ２０ｃを備える。また、スルーレートコントロール装置１における電圧電流変換器１９ａおよびＰＬＬ回路２４ａは、電圧電流変換器１９ｃおよびＰＬＬ回路２４ｃに置き換えられる。スルーレートコントロール装置３における、ＰＬＬ回路２４ｃは、Ｎ分周器１１ｃおよびＭ分周器１７ｃを備える。
【００６６】
Ｎ分周器１１ｃは、Ｎ分周器設定信号ＮｉによりＮ分周値が設定される。基準クロック信号ＣＫｒをＮ分周してＮ分周信号ＣＫＮを出力する。Ｍ分周器１７ｃは、Ｍ分周器設定信号ＭｉによりＭ分周値が設定される。クロック信号ＣＫをＮ分周してＭ分周信号ＣＫＭを出力する。基準クロック信号ＣＫｒの周波数のＭ／Ｎ倍の周波数となるクロック信号ＣＫが出力されるので、クロック信号ＣＫに対して基準クロック信号ＣＫｒの周波数を得ることもできる。
【００６７】
クロック信号ＣＫを出力する電圧制御発振器１５ａに入力されるＶＣＯ入力電圧Ｖｉおよび電圧制御発振器１５ａの変換ゲインＧｉに、Ｎ分周信号Ｎｉ、Ｍ分周器設定信号Ｍｉを加味すれば、基準クロック信号ＣＫｒのモニタ信号であるクロック信号ＣＫｏｒの周波数を制御することができる。これらの制御を行うのが、基準クロック周波数比判定器１８ｃ、および電圧電流変換器１９ｃである。
【００６８】
基準クロック周波数比判定器１８ｃは、Ｎ分周器設定信号ＮｉおよびＭ分周器設定信号Ｍｉが入力され、周波数比信号Ｆｉｒを基準クロックモニタ出力バッファ２０ｃの備える基準クロックモニタバッファ制御回路２１ｃに出力する。周波数比信号Ｆｉｒは、出力周波数比判定器１８ａから出力される周波数比信号Ｆｉと同様に設定される。すなわち、クロック信号ＣＫｏの周波数がクロック信号ＣＫの周波数の１／Ｋ倍である場合に周波数比信号Ｆｉを２進表現された分周値Ｋと同様に２進表現されたビット列としたことと同様に設定すればよい。基準クロック信号ＣＫｒの周波数がクロック信号ＣＫの周波数のＮ／Ｍ倍であることより、周波数比信号Ｆｉｒは、その逆数であるＭ／Ｎを２進表現したビット列とすればよい。周波数比信号Ｆｉｒに対して負の相関関係を有してドライブ能力Ｄｒが調整される。電圧電流変換器１９ｃは、制御電流Ｉｂを出力バッファ２０ａに出力することに加えて、基準クロックモニタバッファ制御回路２１ｃに対して制御電流Ｉｂｒを出力する。制御電流Ｉｂｒは、ＶＣＯ入力電圧Ｖｉおよびゲイン設定信号Ｇｉに対して制御電流Ｉｂが有するのと同様の相関関係を有する。
【００６９】
基準クロックモニタ出力バッファ２０ｃは、基準クロックモニタバッファ制御回路２１ｃおよび基準クロックモニタ出力回路２２ｃを備える。
【００７０】
基準クロックモニタバッファ制御回路２１ｃは、基準クロック周波数比判定器１８ｃから出力される周波数比信号Ｆｉｒ、および電圧電流変換器１９ｃから出力される制御電流Ｉｂｒにより、クロック信号ＣＫｏｒを周波数に応じたスルーレートに調整するために、基準クロックモニタ出力バッファ２０ｃのドライブ能力を制御する。バッファ制御回路２１ａと同様の回路を有し同様の作用効果を奏する。
【００７１】
基準クロックモニタ出力回路２２ｃは、基準クロック信号ＣＫｒがインバータ回路２５を介して入力され、基準クロック信号ＣＫｒのモニタ信号としてクロック信号ＣＫｏｒを出力する。基準クロックモニタ出力回路２２ｃのドライブ能力Ｄｒは、基準クロックモニタバッファ制御回路２１ｃにより制御される。出力回路２２ａと同様の回路を有し同様の作用効果を奏する。
【００７２】
基準クロックモニタ出力バッファ２０ｃのドライブ能力Ｄｒは、基準クロックモニタバッファ制御回路２１ｃの制御により、制御電流Ｉｂｒと正の相関関係になり（Ｄｒ∝Ｉｂ）、周波数比信号Ｆｉｒと負の相関関係になる（Ｄｒ∝（１／Ｆｉｒ））。たがいの相関関係が相殺されるような関係である。これにより、Ｎ分周器設定信号ＮｉおよびＭ分周器設定信号Ｍｉの分周値Ｎおよび分周値Ｍにかかわらず、基準クロックモニタ出力バッファ２０ｃのドライブ能力Ｄｒは一意に決定される。
【００７３】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、スルーレートコントロール装置３に備えるＰＬＬ回路２４ｃの電圧電流変換器１５ａおよび電圧電流変換器１９ｃに代えて、第２実施形態と同様に、電圧電流変換器と電流制御発振器とを有する電圧制御発振器に置き換えてもよい。この場合、電圧制御発振器の電圧電流変換器は、第２実施形態に係る電圧電流変換器１９ｂで出力される制御電流ＩｂおよびＩＣＯ入力電流Ｉｉに加え、制御電流Ｉｂｒも出力する。
また、電圧電流変換器１９ａ、１９ｂ、１９ｃにおいて、オペアンプ３１に入力されるＶＣＯ入力電圧Ｖｉに代えてゲイン設定信号Ｇｉに応じた電圧値に置き換え、ドレイン負荷部３２に入力されるゲイン設定信号Ｇｉに代えてＶＣＯ入力電圧Ｖｉに応じたビット信号に置き換えてもよい。この場合、ゲイン設定信号Ｇｉにより設定される変換ゲインＧｉは、オペアンプ３１を制御する電圧であり、ＶＣＯ入力電圧Ｖｉに応じたビット信号とは、ＶＣＯ入力電圧Ｖｉを２進表現されたビット列に変換されたものである。
【００７４】
ここで、ＶＣＯ入力電圧Ｖｉは入力電圧の一例、クロック信号ＣＫはクロック信号の一例、ＰＬＬ（Ｐｈａｒｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路２４ａ、２４ｂ、２５ｃは位相同期ループ回路の一例、電圧電流変換器（Ｖ／Ｉ変換器）１９ａは第１電圧電流変換器の一例、バッファ制御回路２１ａは出力バッファ制御回路の一例、出力クロック信号ＣＫｏはクロック信号の一例、ＩＣＯ入力電流Ｉｉは入力電流の一例、電圧電流変換器１９ｂは第２電圧電流変換器の一例、ドレイン負荷部３２は抵抗回路部の一例、Ｋ分周値は第１分周値の一例、Ｋ分周器１６は第１分周器の一例、Ｎ分周器１１ｃは第２分周器の一例、Ｍ分周器１７ｃは第３分周器の一例、基準クロック周波数比判定器１８ｃは周波数比判定回路の一例、基準クロックモニタバッファ制御回路２１ｃはモニタバッファ制御回路の一例、制御電流Ｉｂｒはモニタドライブ電流の一例、基準クロックモニタ出力回路２２ｃはモニタ出力回路の一例である。
【符号の説明】
【００７５】
１、２、３    スルーレートコントロール装置
１１ａ、１１ｃ    Ｎ分周器
１２    周波数位相比較器
１３    チャージポンプ（ＣＰ）
１４    ループフィルタ
１５ａ、１５ｂ    電圧制御発振器（ＶＣＯ）
１６    Ｋ分周器
１７ａ、１７ｃ    Ｍ分周器
１８ａ    出力周波数比判定器
１９ａ、１９ｂ、１９ｃ    電圧電流変換器（Ｖ／Ｉ変換器）
２０ａ、２０ｃ    出力バッファ
２１ａ、２１ｃ    バッファ制御回路
２２ａ、２１ｃ    出力回路
２３    インバータ回路
２４ａ、２４ｂ、２４ｃ    ＰＬＬ（Ｐｈａｒｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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