(57)【特許請求の範囲】
【請求項１】
振動子に接続される発振回路と、
前記発振回路から出力された信号が入力されるバッファー回路と、
を含み、
前記バッファー回路は、
前記発振回路から出力された信号が入力されるプリバッファーと、
前記プリバッファーから出力された信号が入力されたときに、第１の出力信号を出力する第１の出力バッファーと、
前記プリバッファーから出力された信号が入力されたときに、第２の出力信号を出力する第２の出力バッファーと、
を含み、
前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファーが動作ディスエーブル状態に設定される第１のモードと、
前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定される第２のモードと、を有し、
前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定され、
回路装置の対向する第１の辺及び第２の辺の間の境界線により区分される一方の領域を第１の領域とし、他方の領域を第２の領域とし、回路装置の前記第１の辺及び前記第２の辺に交差する辺を第３の辺及び第４の辺として、
前記振動子を接続するための第１の振動子用端子は、前記第１の領域に配置される共に、前記第３の辺に沿った第１の端子配置領域に配置され、
前記振動子を接続するための第２の振動子用端子は、前記第１の領域に配置されると共に、前記第４の辺に沿った第２の端子配置領域に配置され、
前記第１の出力バッファーからの前記第１の出力信号が出力される第１の出力端子は、前記第２の領域に配置されると共に、前記第３の辺に沿った前記第１の端子配置領域に配置され、
前記第２の出力バッファーからの前記第２の出力信号が出力される第２の出力端子は、前記第２の領域に配置されると共に、前記第４の辺に沿った前記第２の端子配置領域に配置され、
前記発振回路及び前記バッファー回路は、前記第１の領域に配置されることを特徴とする回路装置。
【請求項２】
請求項１に記載の回路装置において、
前記第１の端子配置領域では、
前記第１の振動子用端子と前記第１の出力端子の間に、高電位側電源及び前記高電位側電源よりも電圧の低い低電位側電源のうち一方の電源用の第１の電源端子が配置され、
前記第２の端子配置領域では、
前記第２の振動子用端子と前記第２の出力端子の間に、前記一方とは異なる他方の電源用の第２の電源端子が配置されることを特徴とする回路装置。
【請求項３】
振動子に接続される発振回路と、
前記発振回路から出力された信号が入力されるバッファー回路と、
を含み、
前記バッファー回路は、
前記発振回路から出力された信号が入力されるプリバッファーと、
前記プリバッファーから出力された信号が入力されたときに、第１の出力信号を出力する第１の出力バッファーと、
前記プリバッファーから出力された信号が入力されたときに、第２の出力信号を出力する第２の出力バッファーと、
を含み、
前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファーが動作ディスエーブル状態に設定される第１のモードと、
前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定される第２のモードと、を有し、
前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定され、
前記第１の出力バッファー及び前記第２の出力バッファーの少なくとも一方が、クリップドサイン波の信号を出力するクリップドサイン波出力回路により構成され、
前記クリップドサイン波出力回路は、
高電位側電源ノードと出力ノードとの間に設けられる第１のトランジスターと、
前記出力ノードと前記高電位側電源よりも電圧の低い低電位側電源ノードとの間に設けられる第２のトランジスターと、
前記第１のトランジスターのゲートノードである第１のゲートノードに対してバイアス電圧を設定する第１のバイアス電圧設定回路と、
前記第２のトランジスターのゲートノードである第２のゲートノードに対してバイアス電圧を設定する第２のバイアス電圧設定回路と、
前記プリバッファーからの信号が入力される入力ノードと前記第１のゲートノードとの間に設けられる第１のキャパシターと、
前記入力ノードと前記第２のゲートノードとの間に設けられる第２のキャパシターと、
を含み、
前記第１のバイアス電圧設定回路は、
前記高電位側電源ノードと前記第１のゲートノードとの間に直列に設けられる第１の抵抗素子及び第１のスイッチ素子と、
前記第１のゲートノードと前記低電位側電源ノードとの間に設けられる第２の抵抗素子を含み、
前記第２のバイアス電圧設定回路は、
前記高電位側電源ノードと前記第２のゲートノードとの間に直列に設けられる第３の抵抗素子及び第２のスイッチ素子と、
前記第２のゲートノードと前記低電位側電源ノードとの間に設けられる第４の抵抗素子及び第３のスイッチ素子を含み、
動作イネーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオン状態に設定され、前記第２のスイッチ素子がオフ状態に設定され、
動作ディスエーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオフ状態に設定され、前記第２のスイッチ素子がオン状態に設定されることを特徴とする回路装置。
【請求項４】
振動子に接続される発振回路と、
前記発振回路から出力された信号が入力されるバッファー回路と、
を含み、
前記バッファー回路は、
前記発振回路から出力された信号が入力されるプリバッファーと、
前記プリバッファーから出力された信号が入力されたときに、第１の出力信号を出力する第１の出力バッファーと、
前記プリバッファーから出力された信号が入力されたときに、第２の出力信号を出力する第２の出力バッファーと、
を含み、
前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファーが動作ディスエーブル状態に設定される第１のモードと、
前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定される第２のモードと、を有し、
前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定され、
前記第１の出力バッファー及び前記第２の出力バッファーの少なくとも一方が、クリップドサイン波の信号を出力するクリップドサイン波出力回路により構成され、
前記クリップドサイン波出力回路は、
高電位側電源ノードと出力ノードとの間に設けられる第１のトランジスターと、
前記出力ノードと前記高電位側電源よりも電圧の低い低電位側電源ノードとの間に設けられる第２のトランジスターと、
前記第１のトランジスターのゲートノードである第１のゲートノードに対してバイアス電圧を設定する第１のバイアス電圧設定回路と、
前記第２のトランジスターのゲートノードである第２のゲートノードに対してバイアス電圧を設定する第２のバイアス電圧設定回路と、
前記プリバッファーからの信号が入力される入力ノードと前記第１のゲートノードとの間に設けられる第１のキャパシターと、
前記入力ノードと前記第２のゲートノードとの間に設けられる第２のキャパシターと、
を含み、
前記第１のキャパシター及び前記第２のキャパシターは、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターにより構成され、
ＭＩＭ構造の前記第１のキャパシターの上部電極が前記入力ノードに接続され、下部電極が前記第１のゲートノードに接続され、
ＭＩＭ構造の前記第２のキャパシターの上部電極が前記入力ノードに接続され、下部電極が前記第２のゲートノードに接続されることを特徴とする回路装置。
【請求項５】
請求項４に記載の回路装置において、
前記第１のバイアス電圧設定回路は、
前記高電位側電源ノードと前記第１のゲートノードとの間に直列に設けられる第１の抵抗素子及び第１のスイッチ素子と、
前記第１のゲートノードと前記低電位側電源ノードとの間に設けられる第２の抵抗素子を含み、
前記第２のバイアス電圧設定回路は、
前記高電位側電源ノードと前記第２のゲートノードとの間に直列に設けられる第３の抵抗素子及び第２のスイッチ素子と、
前記第２のゲートノードと前記低電位側電源ノードとの間に設けられる第４の抵抗素子及び第３のスイッチ素子を含み、
動作イネーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオン状態に設定され、前記第２のスイッチ素子がオフ状態に設定され、
動作ディスエーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオフ状態に設定され、前記第２のスイッチ素子がオン状態に設定されることを特徴とする回路装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の回路装置において、
前記バッファー回路は、
前記プリバッファーの出力ノードと前記第２の出力バッファーの入力ノードとの間に設けられるスイッチ回路を含み、
前記スイッチ回路は、前記第１のモードではオフ状態に設定され、前記第２のモードではオン状態に設定されることを特徴とする回路装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の回路装置において、
前記第１の出力バッファー及び前記第２の出力バッファーが動作ディスエーブル状態に設定された場合に、前記プリバッファーが動作ディスエーブル状態に設定されることを特徴とする回路装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の回路装置において、
前記バッファー回路は、
前記プリバッファーから出力された信号が入力されたときに、第３の出力信号を出力する第３の出力バッファーを含み、
さらに前記第３の出力バッファーが動作ディスエーブル状態に設定される第１のモードと、
さらに前記第３の出力バッファーが動作ディスエーブル状態に設定される第２のモードと、
前記第１の出力バッファー、前記第２の出力バッファー及び前記第３の出力バッファーが動作イネーブル状態に設定される第３のモードと、を有し、
前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定され、
前記第２のモードでは、前記プリバッファーの駆動能力が、前記第３のモードに比べて低い駆動能力に設定されることを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、ＴＣＸＯ（temperature compensated crystal oscillator）と呼ばれる温度補償型水晶発振器が知られている。このＴＣＸＯは、例えば携帯端末などの無線機器のＲＦ回路の基準信号源等として用いられている。ＴＣＸＯを実現する回路装置の従来技術としては例えば特許文献１に開示される技術がある。
【０００３】
さて、ＴＣＸＯ等の発振器では、多出力機能を要求されるケースが増えて来ている。即ち、１つの出力信号だけではなく、２つ以上の出力信号を出力する機能が発振器に要求されている。
【０００４】
このように複数の出力信号を出力する多出力発振器の回路装置を実現する場合には、発振回路からの信号をバッファリングするバッファー回路に、プリバッファーと、プリバッファーの出力に接続される複数の出力バッファーを設ける手法が考えられる。
【０００５】
しかしながら、この手法を採用した場合に、プリバッファーに対しては、最終段の複数の出力バッファーが常時接続される構成になるため、ユーザーの使用条件に関わらずに、最終段の複数の出力バッファーからは、常に出力信号が出力されるようになってしまう。そして、例えば多出力発振器の複数の出力信号のうちの一部しかユーザーが使用していないのに、全ての出力信号が多出力発振器が出力されてしまうと、無駄に電力が消費されたり、ＥＭＩ（電磁妨害）の要因等になるおそれがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−７０３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の幾つかの態様によれば、無駄な電力消費やノイズによる悪影響等を抑制できる回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、振動子に接続される発振回路と、前記発振回路からの発振信号をバッファリングするバッファー回路とを含み、前記バッファー回路は、前記発振回路からの前記発振信号が入力されるプリバッファーと、前記プリバッファーからの信号が入力され、第１の出力信号を出力する第１の出力バッファーと、前記プリバッファーからの信号が入力され、第２の出力信号を出力する第２の出力バッファーとを含み、第１のモードでは、前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファーが動作ディスエーブル状態に設定され、第２のモードでは、前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定され、前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定される回路装置に関係する。
【０００９】
本発明の一態様によれば、発振回路からの発信信号がプリバッファーによりバッファリングされて、第１、第２の出力バッファーに対して出力される。そして第２のモードでは、第１、第２の出力バッファーが共に動作イネーブル状態に設定される。一方、第１のモードでは、第１の出力バッファーが動作イネーブル状態に設定され、第２の出力バッファーが動作ディスエーブル状態に設定されると共に、プリバッファーの駆動能力が第２のモードに比べて低い駆動能力に設定される。従って、プリバッファーの駆動能力を、出力バッファーの負荷容量に応じた適切な駆動能力に設定できるようになる。これにより、例えばプリバッファー等において無駄な電力が消費されたり、ノイズによる悪影響等を抑制することが可能になる。
【００１０】
また本発明の一態様では、前記バッファー回路は、前記プリバッファーの出力ノードと前記第２の出力バッファーの入力ノードとの間に設けられるスイッチ回路を含み、前記スイッチ回路は、前記第１のモードではオフ状態に設定され、前記第２のモードではオン状態に設定されてもよい。
【００１１】
このようにすれば、第２の出力バッファーが動作ディスエーブル状態に設定される第１のモードでは、スイッチ回路がオフ状態になることで、プリバッファーの出力ノードから第２の出力バッファーが切り離されるようになる。従って、プリバッファー側から見た負荷容量を減らすことができ、無駄な電力消費等を抑制できるようになる。
【００１２】
また本発明の一態様では、前記第１の出力バッファー、或いは前記第１の出力バッファー及び前記第２の出力バッファーが、クリップドサイン波の信号を出力するクリップドサイン波出力回路により構成されてもよい。
【００１３】
このようにすれば、第１の出力バッファー又は第１及び第２の出力バッファーがクリップドサイン波を出力する回路である場合に、第１のモードにおいてプリバッファーの駆動能力が低く設定されることで、高調波ノイズの発生等を低減できるようになる。
【００１４】
また本発明の一態様では、前記クリップドサイン波出力回路は、高電位側電源ノードと出力ノードとの間に設けられる第１のトランジスターと、前記出力ノードと低電位側電源ノードとの間に設けられる第２のトランジスターと、前記第１のトランジスターのゲートノードである第１のゲートノードに対してバイアス電圧を設定する第１のバイアス電圧設定回路と、前記第２のトランジスターのゲートノードである第２のゲートノードに対してバイアス電圧を設定する第２のバイアス電圧設定回路と、前記プリバッファーからの信号が入力される入力ノードと前記第１のゲートノードとの間に設けられる第１のキャパシターと、前記入力ノードと前記第２のゲートノードとの間に設けられる第２のキャパシターとを含んでもよい。
【００１５】
このようにすれば、第１のトランジスターの第１のゲートノードのバイアス電圧、第２のトランジスターの第２のゲートノードのバイアス電圧を、各々、第１、第２のバイアス電圧設定回路により設定することで、適切なクリップドサイン波を出力することが可能になる。
【００１６】
また本発明の一態様では、前記第１のバイアス電圧設定回路は、前記高電位側電源ノードと前記第１のゲートノードとの間に直列に設けれる第１の抵抗素子及び第１のスイッチ素子と、前記第１のゲートノードと前記低電位側電源ノードとの間に設けられる第２の抵抗素子を含み、前記第２のバイアス電圧設定回路は、前記高電位側電源ノードと前記第２のゲートノードとの間に直列に設けれる第３の抵抗素子及び第２のスイッチ素子と、前記第２のゲートノードと前記低電位側電源ノードとの間に設けられる第４の抵抗素子及び第３のスイッチ素子を含み、動作イネーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオン状態に設定され、前記第２のスイッチ素子がオフ状態に設定され、動作ディスエーブル状態では、前記第１のスイッチ素子及び前記第３のスイッチ素子がオフ状態に設定され、前記第２のスイッチ素子がオン状態に設定されてもよい。
【００１７】
このようにすれば、例えば第１のモードにおいてクリップドサイン波出力回路が動作ディスエーブル状態に設定されると、第１、第３のスイッチ素子がオフ状態に設定され、第２のスイッチ素子がオン状態に設定される。これにより、第１、第２のトランジスターをオフ状態に設定できるようになり、出力信号を非出力状態に設定することが可能になる。
【００１８】
また本発明の一態様では、前記第１のキャパシター及び前記第２のキャパシターは、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターにより構成され、ＭＩＭ構造の前記第１のキャパシターの上部電極が前記入力ノードに接続され、下部電極が前記第１のゲートノードに接続され、ＭＩＭ構造の前記第２のキャパシターの上部電極が前記入力ノードに接続され、下部電極が前記第２のゲートノードに接続されてもよい。
【００１９】
このようにすれば、クリップドサイン波出力回路の入力ノードの寄生容量を減少させることができ、プリバッファーの充放電電力を減らすことができるため、無駄な電力の消費を抑えることが可能になる。
【００２０】
また本発明の一態様では、前記第１の出力バッファーがクリップドサイン波の信号を出力するクリップドサイン波出力回路により構成され、前記第２の出力バッファーが、矩形波の信号を出力する矩形波出力回路により構成されてもよい。
【００２１】
このようにすれば、第１の出力バッファーによりクリップドサイン波の信号を外部に供給すると共に、第２の出力バッファーにより矩形波の信号を外部に供給できるようになり、利便性を向上できる。
【００２２】
また本発明の一態様では、前記第１の出力バッファー及び前記第２の出力バッファーが動作ディスエーブル状態に設定された場合に、前記プリバッファーが動作ディスエーブル状態に設定されてもよい。
【００２３】
このようにすれば、第１、第２の出力バッファーが動作ディスエーブル状態に設定され、第１、第２の出力信号が出力されていない場合に、プリバッファーが動作ディスエーブル状態に設定され、無駄な電力の消費を抑制できるようになる。
【００２４】
また本発明の一態様では、前記バッファー回路は、前記プリバッファーからの信号が入力され、第３の出力信号を出力する第３の出力バッファーを含み、前記第１のモードでは、前記第１の出力バッファーが動作イネーブル状態に設定され、前記第２の出力バッファー及び前記第３の出力バッファーが動作ディスエーブル状態に設定され、前記第２のモードでは、前記第１の出力バッファー及び前記第２の出力バッファーが動作イネーブル状態に設定され、前記第３の出力バッファーが動作ディスエーブル状態に設定され、第３のモードでは、前記第１の出力バッファー、前記第２の出力バッファー及び前記第３の出力バッファーが動作イネーブル状態に設定され、前記第１のモードでは、前記プリバッファーの駆動能力が、前記第２のモードに比べて低い駆動能力に設定され、前記第２のモードでは、前記プリバッファーの駆動能力が、前記第３のモードに比べて低い駆動能力に設定されてもよい。
【００２５】
このようにすれば、第３のモードでは、第１、第２、第３の出力バッファーが共に動作イネーブル状態に設定される。一方、第２のモードでは、第１、第２の出力バッファーが動作イネーブル状態に設定され、第３の出力バッファーが動作ディスエーブル状態に設定されると共に、プリバッファーの駆動能力が第３のモードに比べて低い駆動能力に設定される。従って、プリバッファーの駆動能力を、出力バッファーの負荷容量に応じた適切な駆動能力に設定でき、無駄な電力の消費やノイズによる悪影響等を抑制できるようになる。
【００２６】
また本発明の一態様では、回路装置の対向する第１の辺及び第２の辺の間の境界線により区分される一方の領域を第１の領域とし、他方の領域を第２の領域とした場合に、前記振動子を接続するための第１の振動子用端子及び第２の振動子用端子が、前記第１の領域に配置され、前記第１の出力バッファーからの前記第１の出力信号が出力される第１の出力端子と、前記第２の出力バッファーからの前記第２の出力信号が出力される第２の出力端子が、前記第２の領域に配置され、前記発振回路及び前記バッファー回路が、前記第１の領域に配置されてもよい。
【００２７】
このようなレイアウト配置によれば、第１、第２の出力端子と発振回路等の間の距離を離すことが可能になる。従って、第１、第２の出力端子の信号ノイズ等が、発振回路等の動作に悪影響を与える事態を抑制することが可能になる。
【００２８】
また本発明の一態様では、回路装置の前記第１の辺及び前記第２の辺に交差する辺を第３の辺及び第４の辺とした場合に、前記第１の振動子用端子は、前記第３の辺に沿った第１の端子配置領域に配置され、前記第２の振動子用端子は、前記第４の辺に沿った第２の端子配置領域に配置され、前記第１の出力端子は、前記第３の辺に沿った前記第１の端子配置領域に配置され、前記第２の出力端子は、前記第４の辺に沿った前記第２の端子配置領域に配置されてもよい。
【００２９】
このようにすれば、第１の端子配置領域に配置される第１の振動子用端子と第１の出力端子との間の距離や、第２の端子配置領域に配置される第２の振動子用端子と第２の出力端子との間の距離を離すことが可能になる。従って、第１、第２の出力端子の信号ノイズ等が、第１、第２の振動子用端子の発振信号に対して悪影響を及ぼす事態等を抑制できるようになる。
【００３０】
また本発明の一態様では、前記第１の端子配置領域では、前記第１の振動子用端子と前記第１の出力端子の間に、高電位側電源及び低電位側電源の一方の電源用の第１の電源端子が配置され、前記第２の端子配置領域では、前記第２の振動子用端子と前記第２の出力端子の間に、前記一方とは異なる他方の電源用の第２の電源端子が配置されてもよい。
【００３１】
このようにすれば、第１の振動子用端子と第１の出力端子の間に第１の電源端子が配置され、第２の振動子用端子と第２の出力端の間に第２の電源端子が配置されるようになる。従って、第１の振動子用端子と第１の出力端子の間の距離や、第２の振動子用端子と第２の出力端子の間の距離を離して信号ノイズの悪影響等を低減できるようになる。
【００３２】
また本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【図面の簡単な説明】
【００３３】
【図１】本実施形態の回路装置の第１の構成例。
【図２】本実施形態の回路装置の第２の構成例。
【図３】各モードでのプリバッファーや出力バッファーの制御手法の説明図。
【図４】図４（Ａ）〜図４（Ｃ）は出力バッファーの出力信号の種々の態様の説明図。
【図５】図５（Ａ）、図５（Ｂ）は出力信号の高調波特性例。
【図６】クリップドサイン波出力回路により構成される出力バッファーの詳細な構成例。
【図７】図７（Ａ）〜図７（Ｄ）はクリップドサイン波出力回路により構成される出力バッファーの各ノードの信号波形例。
【図８】図８（Ａ）、図８（Ｂ）は、クリップドサイン波出力回路により構成される出力バッファーの更に詳細な構成例及び動作説明図。
【図９】ＭＩＭ構造のキャパシターを用いる手法の説明図。
【図１０】プリバッファーの詳細な構成例。
【図１１】矩形波出力回路により構成される出力バッファーの詳細な構成例。
【図１２】本実施形態の回路装置の詳細なレイアウト配置例。
【図１３】本実施形態の電子機器の構成例。
【発明を実施するための形態】
【００３４】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３５】
１．構成
図１に本実施形態の回路装置（ＩＣ）の第１の構成例を示す。この回路装置は発振回路１０、バッファー回路２０を含む。また制御回路３０、メモリー４０、温度補償電圧発生回路５０を含むことができる。なお回路装置の構成は図１の構成には限定されず、その一部の構成要素（例えば温度補償電圧発生回路）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３６】
発振回路１０は、振動子ＸＴＡＬ（圧電振動子、水晶振動子）に接続される。具体的には第１、第２の振動子用端子ＴＸ１、ＴＸ２（振動子用パッド）を介して振動子ＸＴＡＬに接続される。発振回路１０は、電圧を印加することで固有振動を起こす振動子ＸＴＡＬを一定の周波数で発振させるための回路である。この発振回路１０は、端子ＴＸ１が入力ノードに接続され、端子ＴＸ２が出力ノードに接続される増幅回路などにより実現できる。
【００３７】
バッファー回路２０は、発振回路１０からの発振信号ＳＳＣをバッファリングする回路である。即ち外部の負荷を十分に駆動できるように信号のバッファリングを行う。バッファー回路２０により、バッファリングされた信号は、第１、第２の出力信号ＳＱ１、ＳＱ２として第１、第２の出力端子ＴＱ１、ＴＱ２を介して外部に出力される。
【００３８】
制御回路３０は、発振回路１０、バッファー回路２０、メモリー４０、温度補償電圧発生回路５０の制御を行う。また外部とのインターフェース処理なども行う。この制御回路３０は、例えばスタンダードセルやゲートアレイ等のロジック回路により実現される。
【００３９】
メモリー４０は、回路装置の動作に必要な各種の情報を記憶する。例えば温度補償電圧発生回路５０が温度補償処理を行うために必要な情報等を記憶する。
【００４０】
温度補償電圧発生回路５０は、ＴＣＸＯを実現するための温度補償電圧を発生して、発振回路１０に出力する。これにより発振周波数の温度補償が実現される。
【００４１】
バッファー回路２０は、プリバッファーＰＢＦと第１、第２の出力バッファーＱＢＦ１、ＱＢＦ２を含む。
【００４２】
プリバッファーＰＢＦには、発振回路１０からの発振信号ＳＳＣが入力される。具体的には、発振回路１０からの正弦波の発振信号ＳＳＣは、ＤＣカット用のキャパシターＣＢを介してプリバッファーＰＢＦに入力される。そしてプリバッファーＰＢＦは、バッファリングした信号を第１、第２の出力バッファーＱＢＦ１、ＱＢＦ２に出力する。
【００４３】
第１の出力バッファーＱＢＦ１は、プリバッファーＰＢＦからの信号ＳＰＢが入力され、第１の出力信号ＳＱ１を出力する。具体的には第１の出力信号ＳＱ１を第１の出力端子ＴＱ１を介して外部（回路装置の外部デバイス）に出力する。第２の出力バッファーＱＢＦ２は、プリバッファーＰＢＦからの信号ＳＰＢが入力され、第２の出力信号ＳＱ２を出力する。具体的には第２の出力バッファーＱＢＦ２には、プリバッファーＰＢＦからの信号ＳＰＢがスイッチ回路ＳＷＹを介して入力され、第２の出力信号ＳＱ２を第２の出力端子ＴＱ２を介して外部に出力する。
【００４４】
そして本実施形態では、第１のモード（第１の状態）では、第１の出力バッファーＱＢＦ１が動作イネーブル状態（信号出力状態）に設定され、第２の出力バッファーＱＢＦ２が動作ディスエーブル状態（信号非出力状態）に設定される。一方、第２のモード（第２の状態）では、第１の出力バッファーＱＢＦ１及び第２の出力バッファーＱＢＦ２が動作イネーブル状態に設定される。そして第１のモードでは、プリバッファーＰＢＦの駆動能力（電流駆動能力）が、第２のモードに比べて低い駆動能力に設定される。
【００４５】
出力バッファーＱＢＦ１、ＱＢＦ２が動作イネーブル状態に設定されると、ＱＢＦ１、ＱＢＦ２が出力信号ＳＱ１、ＳＱ２を出力するようになる。一方、出力バッファーＱＢＦ１、ＱＢＦ２が動作ディスエーブル状態に設定されると、ＱＢＦ１、ＱＢＦ２が出力信号ＳＱ１、ＳＱ２を出力しなくなる。この動作イネーブル状態、動作ディスエーブル状態の制御は、制御回路３０からの制御信号により実現される。またプリバッファーＰＢＦの駆動能力の制御も、制御回路３０からの制御信号により実現される。例えばプリバッファーＰＢＦの駆動能力の制御は、ＰＢＦの出力トランジスターの駆動能力（電流駆動能力、Ｗ／Ｌ）を制御することで実現される。
【００４６】
またバッファー回路２０はスイッチ回路ＳＷＹを含む。このスイッチ回路ＳＷＹは、プリバッファーＰＢＦの出力ノードと第２の出力バッファーＱＢＦ２の入力ノードとの間に設けられる。そしてスイッチ回路ＳＷＹは、第１のモードではオフ状態に設定され、第２のモードではオン状態に設定される。即ち、第１のモードでは、出力バッファーＱＢＦ２が動作ディスエーブル状態に設定されると共に、スイッチ回路ＳＷＹがオフ状態になる。これにより、プリバッファーＰＢＦの出力ノードから出力バッファーＱＢＦ２が切り離される。この時、プリバッファーＰＢＦの駆動能力は低い駆動能力に設定される。一方、第２のモードでは、出力バッファーＱＢＦ２が動作イネーブル状態に設定されると共に、スイッチ回路ＳＷＹがオン状態になる。これにより、プリバッファーＰＢＦの出力ノードに出力バッファーＱＢＦ２が接続されるようになる。
【００４７】
なお、プリバッファーＰＢＦの出力ノードと出力バッファーＱＢＦ１の間にスイッチ回路を設けてもよい。
【００４８】
また図１において、出力バッファーＱＢＦ１、ＱＢＦ２が共に動作ディスエーブル状態に設定された場合には、プリバッファーＰＢＦも動作ディスエーブル状態に設定されることが望ましい。このようにプリバッファーＰＢＦを動作ディスエーブル状態に設定すれば、動作ディスエーブル状態に設定された出力バッファーＱＢＦ１、ＱＢＦ２のみならず、プリバッファーＰＢＦにおいても、無駄に電力が消費されたり、ＥＭＩノイズ等を発生してしまう事態を抑制できる。即ち、出力バッファーＱＢＦ１、ＱＢＦ２が共に動作ディスエーブル状態に設定された場合には、出力信号ＳＱ１、ＳＱ２を外部に出力する必要がない。このため、出力バッファーＱＢＦ１、ＱＢＦ２に信号ＳＰＢを供給するプリバッファーＰＢＦについても動作ディスエーブル状態に設定することで、無駄な電力消費を抑制する。
【００４９】
図２に本実施形態の回路装置の第２の構成例を示す。図１の第１の構成例との相違点は、図２ではバッファー回路２０に更に第３の出力バッファーＱＢＦ３が設けられている点である。
【００５０】
第３の出力バッファーＱＢＦ３は、プリバッファーＰＢＦからの信号ＳＰＢが入力され、第３の出力信号ＳＱ３を出力する。具体的には第３の出力バッファーＱＢＦ３は、プリバッファーＰＢＦからの信号ＳＰＢがスイッチ回路ＳＷＺを介して入力され、第３の出力信号ＳＱ３を第３の出力端子ＴＱ３を介して外部に出力する。
【００５１】
図３は、図２の第２の構成例の動作を説明する図である。図３に示すように、第１のモードＭ１では、出力バッファーＱＢＦ１が動作イネーブル状態に設定され、出力バッファーＱＢＦ２及びＱＢＦ３が動作ディスエーブル状態に設定される。一方、第２のモードＭ２では、出力バッファーＱＢＦ１及びＱＢＦ２が動作イネーブル状態に設定され、出力バッファーＱＢＦ３が動作ディスエーブル状態に設定される。また、第３のモードＭ３では、出力バッファーＱＢＦ１、ＱＢＦ２及びＱＢＦ３が動作イネーブル状態に設定される。
【００５２】
なお、第１、第２、第３のモードの選択は、不図示の設定用外部端子で設定してもよいし、メモリーブロック内の不揮発領域の記憶した値で設定してもよい。
【００５３】
そして第１のモードＭ１では、プリバッファーＰＢＦの駆動能力が、第２のモードＭ２に比べて低い駆動能力に設定される。また、第２のモードＭ２では、プリバッファーＰＢＦの駆動能力が、第３のモードＭ３に比べて低い駆動能力に設定される。
【００５４】
即ち、全ての出力バッファーＱＢＦ１、ＱＢＦ２、ＱＢＦ３が動作イネーブル状態に設定される第３のモードＭ３では、プリバッファーＰＢＦの駆動能力が最も大きくなる。一方、出力バッファーＱＢＦ１のみが動作イネーブル状態に設定される第１のモードＭ１では、プリバッファーＰＢＦの駆動能力が最も小さくなる。そして出力バッファーＱＢＦ１、ＱＢＦ２が動作イネーブル状態に設定され、出力バッファーＱＢＦ３が動作ディスエーブル状態に設定される第２のモードＭ２では、プリバッファーＰＢＦの駆動能力は、第１のモードＭ１と第３のモードＭ３の駆動能力の中間の駆動能力になる。
【００５５】
なおバッファー回路２０が含むスイッチ回路ＳＷＺは、プリバッファーＰＢＦの出力ノードと出力バッファーＱＢＦ３の入力ノードとの間に設けられる。そしてスイッチ回路ＳＷＺは、第１、第２のモードＭ１、Ｍ２ではオフ状態に設定され、第３のモードＭ３ではオン状態に設定される。即ち、第１、第２のモードＭ１、Ｍ２では、出力バッファーＱＢＦ３が動作ディスエーブル状態に設定されると共に、スイッチ回路ＳＷＺがオフ状態になることで、プリバッファーＰＢＦの出力ノードから出力バッファーＱＢＦ３が切り離される。一方、第３のモードＭ３では、出力バッファーＱＢＦ３が動作イネーブル状態に設定されると共に、スイッチ回路ＳＷＺがオン状態になることで、プリバッファーＰＢＦの出力ノードに出力バッファーＱＢＦ３が接続されるようになる。
【００５６】
また図２において、出力バッファーＱＢＦ１、ＱＢＦ２、ＱＢＦ３が共に動作ディスエーブル状態に設定された場合には、プリバッファーＰＢＦも動作ディスエーブル状態に設定されることが望ましい。こうすることで、動作ディスエーブル状態に設定された出力バッファーＱＢＦ１、ＱＢＦ２、ＱＢＦ３のみならず、プリバッファーＰＢＦにおいても、無駄に電力が消費されたり、ＥＭＩノイズ等が発生してしまう事態を抑制できる。
【００５７】
図４（Ａ）〜図４（Ｃ）に出力バッファーの出力信号の信号波形例を示す。図４（Ａ）では、出力バッファーＱＢＦ１は、クリップドサイン波出力回路により構成され、クリップドサイン波の出力信号ＳＱ１を出力している。同様に出力バッファーＱＢＦ２もクリップドサイン波出力回路により構成され、クリップドサイン波の出力信号ＳＱ２を出力している。ここでクリップドサイン波は、正弦波の高電位側（上端）と低電位側（下端）を電圧クリップさせた波形（振幅制限波形）である。このクリップドサイン波を用いれば、上下に電圧クリップされた電圧部分が余裕となって、外部デバイス側の負荷が変動しても、出力信号の電圧振幅の変動を最小限に抑えることができるというメリットがある。
【００５８】
一方、図４（Ｂ）では、出力バッファーＱＢＦ１は、クリップドサイン波出力回路により構成され、クリップドサイン波の出力信号ＳＱ１を出力しているのに対して、出力バッファーＱＢＦ２は、矩形波出力回路により構成され、矩形波（方形波）の信号ＳＱ２を出力している。例えばクリップドサイン波は矩形波に比べると高調波成分が少ない。従って、回路装置が実装される回路基板等において、クリップドサイン波の信号線を引き回しても、矩形波の信号線を引き回す場合に比べて、ＥＭＩノイズ等の発生を抑えることを期待できる。しかしながら、ＥＭＩノイズの発生等がそれほど問題にならない信号経路では、クリップドサイン波ではなく矩形波の信号の出力を、ユーザーが望む場合もある。従って、図４（Ｂ）のように、クリップドサイン波の出力信号ＳＱ１と矩形波の出力信号ＳＱ２の両方を出力可能にすることで、このようなユーザーの要望に応えることができる。
【００５９】
また図４（Ｃ）では、出力バッファーＱＢＦ１、ＱＢＦ２はクリップドサイン波の出力信号ＳＱ１を出力し、出力バッファーＱＢＦ３は矩形波の信号ＳＱ３を出力している。こうすることで、２本のクリップドサイン波の信号出力と１本の矩形波の信号出力を必要とするユーザーの要望に応えることができる。なお図４（Ｃ）において、出力バッファーＱＢＦ３もクリップドサイン波の信号ＳＱ３を出力するようにしてもよい。
【００６０】
以上の本実施形態の回路装置によれば以下のような効果が得られる。前述のようにＴＣＸＯなどの発振器では、多出力機能への要望が高まっている。このような発振器の多出力機能を実現する比較例の手法として、プリバッファーＰＢＦに複数の出力バッファーＱＢＦ１〜ＱＢＦ３を接続する一方で、スイッチ回路ＳＷＹ、ＳＷＺを設けずに、プリバッファーＰＢＦの駆動能力についても変更しない手法が考えられる。
【００６１】
しかしながら、この比較例の手法では、図３に示すようにモードＭ１〜Ｍ３が切り替わった場合にも、プリバッファーＰＢＦに対して全ての出力バッファーＱＢＦ１〜ＱＢＦ３が常時接続され、ユーザーの使用条件に関わらずに、出力バッファーＱＢＦ１〜ＱＢＦ３から信号ＳＱ１〜ＳＱ３が出力されることになる。
【００６２】
この場合に、比較例の手法では、例えば出力バッファーＱＢＦ１〜ＱＢＦ３に動作イネーブル／動作ディスエーブルの機能を設けたとしても、プリバッファーＰＢＦの駆動能力は、全ての出力バッファーＱＢＦ１〜ＱＢＦ３を駆動できる能力に設定される。このようなプリバッファーＰＢＦの大きな駆動能力は、図３のモードＭ３のように全ての出力バッファーＱＢＦ１〜ＱＢＦ３が動作イネーブル状態に設定されている場合には、ユーザーの仕様に適合した信号ＳＱ１〜ＳＱ３を出力するために必要となる。即ち、全ての出力バッファーＱＢＦ１〜ＱＢＦ３から信号ＳＱ１〜ＳＱ３が出力される場合に、プリバッファーＰＢＦの駆動能力が低いと、プリバッファーＰＢＦが、出力バッファーＱＢＦ１〜ＱＢＦ３の入力負荷を十分に駆動できなくなり、信号ＳＱ１〜ＳＱ３に対して要求される仕様を満たすことができないおそれがあるからである。
【００６３】
しかしながら、モードＭ１、Ｍ２のように、出力バッファーＱＢＦ２やＱＢＦ３が動作ディスエーブル状態に設定され、信号ＳＱ２、ＳＱ３が出力されていない状況で、プリバッファーＰＢＦの駆動能力が高すぎると、無駄な電力が消費されてしまう。即ち、出力バッファーＱＢＦ２やＱＢＦ３が動作ディスエーブル状態に設定されていても、プリバッファーＰＢＦから見た負荷は変わらず、プリバッファーＰＢＦは、全出力バッファーを駆動できる能力で出力バッファーの入力負荷を駆動することになり、不要な電力消費を招く。
【００６４】
この点、本実施形態によれば、図３のモードＭ１、Ｍ２のように出力バッファーＱＢＦ２やＱＢＦ３が動作ディスエーブル状態の場合には、プリバッファーＰＢＦの駆動能力が低く設定される。従って、プリバッファーＰＢＦは、モードＭ１、Ｍ２では、モードＭ３のような最大の駆動能力で駆動しなくても済むようになり、無駄な電力の消費を抑えることができる。
【００６５】
また、モードＭ１、Ｍ２では、アナログのスイッチ回路ＳＷＹやＳＷＺがオフ状態になるため、プリバッファーＰＢＦの出力から出力バッファーＱＢＦ２やＱＢＦ３の入力ラインが切り離される。このように入力ラインが切り離されることで、プリバッファーＰＢＦから見た負荷が軽くなるため、図３のようにプリバッファーＰＢＦの駆動能力を低くしても、駆動能力が不十分になってしまう問題は生じなくなる。即ちアナログのスイッチ回路ＳＷＹやＳＷＺのオン・オフに連動してプリバッファーＰＢＦの駆動能力を調整することで、最適な負荷及び駆動能力でのプリバッファーＰＢＦの駆動が可能になる。
【００６６】
またプリバッファーＰＢＦの駆動能力と、出力バッファーＱＢＦ１〜ＱＢＦ３の負荷容量とが整合していないと、出力信号に高調波が発生する問題が生じる。これは、特に図４（Ａ）〜図４（Ｃ）で説明したようなクリップドサイン波の出力信号の場合に深刻な問題になる。
【００６７】
例えば図５（Ａ）は、モードＭ１〜Ｍ３の切換に応じてプリバッファーＰＢＦの駆動能力を変化させなかった場合の出力信号の高調波特性である。図５（Ａ）のようにプリバッファーＰＢＦの駆動能力を変化させなかった場合には、偶数次の高調波が大きくなってしまう。
【００６８】
これに対して、図５（Ｂ）は、モードＭ１〜Ｍ３の切換に応じて図３に示すようにプリバッファーＰＢＦの駆動能力を変化させた場合の出力信号の高調波特性である。図５（Ｂ）に示すように、プリバッファーＰＢＦの駆動能力を変化させることで、図５（Ａ）の場合に比べて偶数次の高調波を抑制できる。従って、モードＭ１〜Ｍ３に応じてプリバッファーＰＢＦの駆動能力を変化させることで、ＥＭＩノイズの低減等を図れるようになる。
【００６９】
以上のように本実施形態によれば、複数の出力バッファーを設け、非動作となる出力バッファーについては、その入力側に設けられたアナログのスイッチ回路をオフさせると共に、それに連動してプリバッファーの能力も調整している。これにより、回路動作の無駄をなくして低消費電力化を図ると共に、プリバッファーから出力バッファーへの信号供給も安定して行うことができることから、発振器としての安定した出力を得ることが可能になる。
【００７０】
２．具体的回路構成
次に出力バッファーやプリバッファーの具体的な回路構成例について説明する。図６にクリップドサイン波出力回路により構成される出力バッファーＱＢＦ１や、プリバッファーＰＢＦの回路構成例を示す。なお出力バッファーＱＢＦ２がクリップドサイン波出力回路により構成される場合には、図６のＱＢＦ１と同様の構成になる。
【００７１】
図６に示すように、出力バッファーＱＢＦ１を構成するクリップドサイン波出力回路は、第１、第２のトランジスターＴＡ１、ＴＡ２、第１、第２のバイアス電圧設定回路ＢＡＳ１、ＢＡＳ２、第１、第２のキャパシターＣＡ１、ＣＡ２を含む。
【００７２】
トランジスターＴＡ１は、ＶＤＤノード（広義には高電位側電源ノード）と出力ノードＮＡＱとの間に設けられる。トランジスターＴＡ２は、出力ノードＮＡＱとＶＳＳノード（広義には低電位側電源ノード）との間に設けられる。例えばトランジスターＴＡ１はＮ型トランジスター（第１導電型トランジスター）であり、トランジスターＴＡ２はＰ型トランジスターである。なおＶＤＤノードとトランジスターＴＡ１の間に電圧調整回路等を設けてもよい。
【００７３】
バイアス電圧設定回路ＢＡＳ１は、トランジスターＴＡ１のゲートノードである第１のゲートノードＮＧ１に対してバイアス電圧を設定する回路である。このバイアス電圧設定回路ＢＡＳ１は、例えばＶＤＤノードとＶＳＳノードの間に直列に設けられる第１、第２の抵抗素子ＲＡ１、ＲＡ２を含む。これによりＶＤＤ−ＶＳＳ間を抵抗素子ＲＡ１、ＲＡ２で抵抗分割した電圧が、バイアス電圧としてゲートノードＮＧ１に印加されるようになる。
【００７４】
バイアス電圧設定回路ＢＡＳ２は、トランジスターＴＡ２のゲートノードである第２のゲートノードＮＧ２に対してバイアス電圧を設定する回路である。このバイアス電圧設定回路ＢＡＳ２は、例えばゲートノードＮＧ２とＶＳＳノードの間に設けられる第４の抵抗素子ＲＡ４を含む。
【００７５】
キャパシターＣＡ１は、プリバッファーＰＢＦからの信号が入力される入力ノードＮＡＩとゲートノードＮＧ１との間に設けられる。キャパシターＣＡ２は、入力ノードＮＡＩとゲートノードＮＧ２との間に設けられる。これらのキャパシターＣＡ１、ＣＡ２はＤＣカット用（ＡＣカップリング用）のキャパシターである。
【００７６】
スイッチ回路ＳＷＸは、プリバッファーＰＢＦの出力ノードＮＢＱと出力バッファーＱＢＦ１の入力ノードＮＡＩの間に設けられる。スイッチ回路ＳＷＸはトランスファーゲートにより構成され、トランスファーゲートのＮ型トランジスターのゲートにはスイッチ制御信号ＳＸが入力され、Ｐ型トランジスターのゲートにはスイッチ制御信号ＸＳＸが入力される。なお信号ＸＳＸの先頭の「Ｘ」は負論理の信号であることを意味する。
【００７７】
スイッチ回路ＳＷＹは、プリバッファーＰＢＦの出力ノードＮＢＱと出力バッファーＱＢＦ２の入力ノードの間に設けられる。スイッチ回路ＳＷＹはトランスファーゲートにより構成され、トランスファーゲートのＮ型トランジスターのゲートにはスイッチ制御信号ＳＹが入力され、Ｐ型トランジスターのゲートには負論理のスイッチ制御信号ＸＳＹが入力される。
【００７８】
プリバッファーＰＢＦは、インバーター回路ＩＶＢ１とＩＶＢ２を含む。インバーター回路ＩＶＢ１の出力は抵抗素子ＲＢを介してＩＶＢ１の入力に帰還される。これにより、発振回路１０からキャパシターＣＢを介して入力されるＡＣの信号の増幅処理が行われるようになる。
【００７９】
なお出力端子ＴＱ１と外部ノードＮＣの間にはキャパシターＣＣ１（例えば０．０１μＦ）が設けられる。ノードＮＣに接続される抵抗素子ＲＣ（例えば１０ｋΩ）、キャパシターＣＣ２（例えば１０ｐＦ）は外部負荷を表すものである。また出力バッファーＱＢＦ２がクリップドサイン波を出力する場合には、ＱＢＦ２もＱＢＦ１と同様の構成のクリップドサイン波出力回路により構成されることになる。
【００８０】
図７（Ａ）〜図７（Ｄ）は、図６の回路の動作を説明するための信号波形例である。図７（Ａ）、図７（Ｂ）、図７（Ｃ）、図７（Ｄ）には、各々、図６のノードＮＡＩ、ＮＧ１、ＮＧ２、ＮＡＱの信号波形（電圧波形）が示されている。
【００８１】
例えばノードＮＡ１の電圧が図７（Ａ）のように変化すると、ノードＮＧ１の電圧は、バイアス電圧設定回路ＢＡＳ１によるバイアス電圧を基準として図７（Ｂ）のように変化する。またノードＮＧ１の電圧は、バイアス電圧設定回路ＢＡＳ２によるバイアス電圧を基準として図７（Ｃ）のように変化する。これにより出力ノードＮＡＱには、図７（Ｄ）に示すようなクリップドサイン波の信号が出力されるようになる。
【００８２】
図８（Ａ）は、出力バッファーＱＢＦ１等を構成するクリップドサイン波出力回路の更に具体的な回路構成例である。
【００８３】
図８（Ａ）に示すように、バイアス電圧設定回路ＢＡＳ１は、ＶＤＤノード（高電位側電源ノード）とゲートノードＮＧ１との間に直列に設けれる第１の抵抗素子ＲＡ１及び第１のスイッチ素子ＳＷＡ１を含む。またゲートノードＮＧ１とＶＳＳノード（低電位側電源ノード）との間に設けられる第２の抵抗素子ＲＡ２を含む。なお図８（Ａ）ではゲートノードＮＧ１側にスイッチ素子ＳＷＡ１が設けられているが、ＶＤＤノード側にＳＷＡ１を設けてもよい。
【００８４】
バイアス電圧設定回路ＢＡＳ２は、ＶＤＤノードとゲートノードＮＧ２との間に直列に設けれる第３の抵抗素子ＲＡ３及び第２のスイッチ素子ＳＷＡ２を含む。またゲートノードＮＧ２とＶＳＳノードとの間に設けられる第４の抵抗素子ＲＡ４及び第３のスイッチ素子ＳＷＡ３を含む。なお図８（Ａ）ではＶＤＤノード側にスイッチ素子ＳＷＡ２が設けられ、ゲートノードＮＧ２側にスイッチ素子ＳＷＡ３が設けられているが、ゲートノードＮＧ２側にＳＷＡ２を設け、ＶＳＳノード側にＳＷＡ３を設けてもよい。
【００８５】
そして図８（Ａ）に示すように、クリップドサイン波出力回路の動作イネーブル状態（通常動作状態）では、スイッチ素子ＳＷＡ１及びＳＷＡ３がオン状態に設定され、スイッチ素子ＳＷＡ２がオフ状態に設定される。これにより、ＶＤＤとＶＳＳを抵抗素子ＲＡ１、ＲＡ２で抵抗分割した電圧が、バイアス電圧としてゲートノードＮＧ１に設定される。またＶＳＳ（ＧＮＤ）の電圧が、バイアス電圧としてゲートノードＮＧ２に設定される。
【００８６】
一方、動作ディスエーブル状態では、図８（Ｂ）に示すように、スイッチ素子ＳＷＡ１及びＳＷＡ３がオフ状態に設定され、スイッチ素子ＳＷＡ２がオン状態に設定される。スイッチ素子ＳＷＡ１がオフ状態になることで、ノードＮＧ１から抵抗素子ＲＡ１が切り離され、ノードＮＧ１がＶＳＳの電圧（ＧＮＤ電圧＝０Ｖ）に設定（プルダウン）される。これにより、Ｎ型のトランジスターＴＡ１がオフ状態に設定される。
【００８７】
またスイッチ素子ＳＷＡ３がオフ状態になることで、ゲートノードＮＧ２から抵抗素子ＲＡ４が切り離される。そしてスイッチ素子ＳＷＡ２がオン状態になることで、ゲートノードＮＧ２がＶＤＤの電圧に設定（プルアップ）される。これにより、Ｐ型のトランジスターＴＡ２がオフ状態に設定される。
【００８８】
以上のように、クリップドサイン波出力回路の動作イネーブル状態では、バイアス電圧設定回路ＢＡＳ１、ＢＡＳ２により、トランジスターＴＡ１、ＴＡ２のゲートノードＮＧ１、ＮＧ２に適切なバイアス電圧が設定され、これにより図４（Ａ）等に示すように、出力ノードＮＡＱからクリップドサイン波の信号が出力されるようになる。一方、動作ディスエーブル状態では、トランジスターＴＡ１、ＴＡ２のゲートノードＮＧ１、ＮＧ２が、各々、ＶＤＤ、ＶＳＳの電圧が設定され、ＴＡ１、ＴＡ２がオフになる。従って、出力ノードＮＡＱからはクリップドサイン波の信号が出力されないようになり、クリップドサイン波出力回路の動作ディスエーブルを実現できるようになる。
【００８９】
図９は、図６、図８（Ａ）、図８（Ｂ）のＣＡ１、ＣＡ２のキャパシター構造例を示す図である。図９に示すように、キャパシターＣＡ１、ＣＡ２は、ＭＩＭ（Metal-Insulator-Metal）構造のキャパシターにより構成される。具体的には、メタル層ＭＥＴＡ、ＭＥＴＢと、ＭＥＴＡ、ＭＥＴＢの間に設けられる絶縁層によりなるＭＩＭ構造のキャパシターにより、ＣＡ１、ＣＡ２が構成される。
【００９０】
そしてＭＩＭ構造のキャパシターＣＡ１の上部電極ＥＬＴ（ＭＥＴＢ）が図６、図８（Ａ）、図８（Ｂ）の出力バッファーの入力ノードＮＡＩに接続される。一方、下部電極ＥＬＢ（ＭＥＴＡ）がゲートノードＮＧ１に接続される。同様に、ＭＩＭ構造のキャパシターＣＡ２の上部電極ＥＬＴが入力ノードＮＡＩに接続され、下部電極ＥＬＢがゲートノードＮＧ２に接続される。このようにすることで、出力バッファーの入力ノードＮＡＩの負荷容量を減少させることができ、プリバッファーＰＢＦの充放電電力を減らすことができるため、無駄な電力の消費を抑制できる。
【００９１】
即ち、下部電極ＥＬＢには、基板等の間の寄生容量ＣＳが大きい。従って、下部電極ＥＬＢが出力バッファーの入力ノードＮＡＩに接続されると、この寄生容量ＣＳの容量値の分だけ、出力バッファーの負荷容量が増えてしまう。
【００９２】
この点、本実施形態では図９に示すように、出力バッファーの入力ノードＮＡＩは、下部電極ＥＬＢではなく上部電極ＥＬＴに接続される。従って、入力ノードＮＡＩに、基板との寄生容量ＣＳが寄生する事態を抑制でき、プリバッファーＰＢＦの無駄な電力消費を抑制できるようになる。
【００９３】
図１０にプリバッファーＰＢＦの構成例を示す。なおプリバッファーＰＢＦは図１０の構成には限定されず、その一部の構成要素を省略したり、他の構成要素を通過するなどの種々の変形実施が可能である。
【００９４】
図１０に示すようにプリバッファーＰＢＦは、インバーター回路ＩＶＢ１と、ＩＶＢ１の出力ノードに入力ノードが接続されるインバーター回路ＩＶＢ２を含む。
【００９５】
インバーター回路ＩＶＢ１は、ＶＤＤノードとＶＳＳノードの間に直列に設けられたＰ型トランジスターＴＢ１、Ｎ型トランジスターＴＢ２を含む。そしてインバーター回路ＩＶＢ１の出力は抵抗素子ＲＢを介してＩＶＢ１の入力に帰還される。
【００９６】
駆動能力調整用のインバーター回路ＩＶＢ２は、ＶＤＤノードとＶＳＳノードの間に直列に設けられたＰ型トランジスターＴＢ３、Ｎ型トランジスターＴＢ４を含む。またＶＤＤノードと出力ノードＮＢＱの間に直列に設けられた駆動能力調整用のＰ型トランジスターＴＢ５及びスイッチ素子ＳＷＢ１と、Ｐ型トランジスターＴＢ７及びスイッチ素子ＳＷＢ３を含む。また出力ノードＮＢＱとＶＳＳノードとの間に直列に設けられた駆動能力調整用のスイッチ素子ＳＷＢ２及びＮ型トランジスターＴＢ６と、スイッチ素子ＳＷＢ４及びＮ型トランジスターＴＢ８を含む。なおＰ型トランジスターＴＢ３、ＴＢ５、ＴＢ７は例えば同じ電流供給能力（Ｗ／Ｌ）を有し、Ｎ型トランジスターＴＢ４、ＴＢ６、ＴＢ８は例えば同じ電流供給能力（Ｗ／Ｌ）を有する。但しトランジスターＴＢ３、ＴＢ４の電流供給能力を他のトランジスターよりも大きくしてもよい。
【００９７】
プリバッファーＰＢＦの駆動能力の制御は、制御回路３０がスイッチ素子ＳＷＢ１〜ＳＷＢ４のスイッチ制御を行うことで実現される。
【００９８】
例えば図３のモードＭ３では、制御回路３０は、スイッチ素子ＳＷＢ１、ＳＷＢ２、ＳＷＢ３、ＳＷＢ４をオン状態に設定する。これにより、駆動能力調整用のトランジスターＴＢ５、ＴＢ６、ＴＢ７、ＴＢ８のドレインが出力ノードＮＢＱに接続され、プリバッファーＰＢＦの駆動能力は、トランジスターＴＢ３、ＴＢ４、ＴＢ５、ＴＢ６、ＴＢ７、ＴＢ８を並列接続した駆動能力になる。この結果、モードＭ３でのプリバッファーＰＢＦの駆動能力は、他のモードＭ１、Ｍ２に比べて高い駆動能力に設定される。
【００９９】
またモードＭ２では、制御回路３０は、例えばスイッチ素子ＳＷＢ１、ＳＷＢ２をオン状態に設定し、ＳＷＢ３、ＳＷＢ４をオフ状態に設定する。これにより、駆動能力調整用のトランジスターＴＢ７、ＴＢ８のドレインが出力ノードＮＢＱから切り離され、プリバッファーＰＢＦの駆動能力は、トランジスターＴＢ３、ＴＢ４、ＴＢ５、ＴＢ６を並列接続した駆動能力になる。この結果、モードＭ２でのプリバッファーＰＢＦの駆動能力は、モードＭ３に比べて低い駆動能力に設定される。
【０１００】
またモードＭ３では、制御回路３０は、例えばスイッチ素子ＳＷＢ１、ＳＷＢ２、ＳＷＢ３、ＳＷＢ４をオフ状態に設定する。これにより、駆動能力調整用のトランジスターＴＢ５、ＴＢ６、ＴＢ７、ＴＢ８のドレインが出力ノードＮＢＱから切り離され、プリバッファーＰＢＦの駆動能力はトランジスターＴＢ３、ＴＢ４の駆動能力になる。この結果、モードＭ１でのプリバッファーＰＢＦの駆動能力は、モードＭ２に比べて低い駆動能力に設定される。
【０１０１】
以上のようにすれば、モードＭ１、Ｍ２、Ｍ３において出力バッファーＱＢＦ１〜ＱＢＦ３の動作イネーブル／動作ディスエーブルが設定された場合に、その設定状態に応じた駆動能力に、プリバッファーＰＢＦの駆動能力も設定されるようになる。従って、プリバッファーＰＢＦで無駄に電力が消費されたり、図５（Ａ）のように高調波が増加することによりＥＭＩノイズが生じるなどの事態の発生を抑制できるようになる。
【０１０２】
なお、プリバッファーＰＢＦの構成は図１０の構成に限定されず、種々の変形実施が可能である。例えば図１０では、駆動能力調整用のトランジスター及びスイッチ素子のペアーを２組設けているが、駆動能力調整用のトランジスター及びスイッチ素子のペアーを１組にしたり、３組以上にしてもよい。
【０１０３】
図１１に、図４（Ｂ）、図４（Ｃ）のように出力バッファーを矩形波出力回路で実現した場合の回路構成例を示す。図１１の構成は、図１０のプリバッファーＰＢＦの駆動能力調整用のインバーター回路ＩＶＢ２と同様の構成である。図１１では、出力端子ＴＱ２に接続される外部負荷の大きさに応じて、スイッチ素子ＳＷＤ１〜ＳＷＤ４のオン・オフ制御が行われ、外部負荷の大きさに応じた出力バッファーの最適な駆動能力の設定が可能になる。
【０１０４】
また図１１では、入力ノードＮＤＩとＶＳＳノードの間にスイッチ素子ＳＷＤ５及び抵抗素子ＲＤが直列に設けられている。そして出力バッファーを動作イネーブル状態に設定する場合には、スイッチ素子ＳＷＤ５をオフ状態に設定する。これにより出力端子ＴＱ２から矩形波の信号が出力されるようになる。一方、出力バッファーを動作ディスエーブル状態に設定する場合には、スイッチ素子ＳＷＤ５をオン状態に設定にして、入力ノードＮＤＩをプルダウンする。これにより、出力端子ＴＱ２の電圧がローレベルに固定され、ＴＱ２を信号非出力状態に設定できるようになる。
【０１０５】
３．レイアウト配置
図１２に本実施形態の回路装置のレイアウト配置例を示す。図１２は、回路装置のチップを平面視で見た図である。なお本実施形態の回路装置のレイアウト配置は図１２の配置例に限定されず、種々の変形実施が可能である。
【０１０６】
図１２において、回路装置の対向する辺を第１の辺ＳＤ１、第２の辺ＳＤ２とする。また回路装置の辺ＳＤ１、ＳＤ２に交差（例えば直交）する辺を第３の辺ＳＤ３、第４の辺ＳＤ４とする。図１２では辺ＳＤ１、ＳＤ２が短辺となり、辺ＳＤ３、ＳＤ４が長辺となっている。
【０１０７】
また図１２において、回路装置の対向する辺ＳＤ１、ＳＤ２の間の境界線ＢＤＬにより区分される一方の領域を第１の領域ＡＲ１とし、他方の領域を第２の領域ＡＲ２とする。例えば境界線ＢＤＬは、辺ＳＤ１、ＳＤ２に平行な線であり、辺ＳＤ１、ＳＤ２の中線に沿った線になる。そして領域ＡＲ１は、境界線ＢＤＬを基準として辺ＳＤ１側の領域であり、領域ＡＲ２は、境界線ＢＤＬを基準として辺ＳＤ２側の領域である。
【０１０８】
この場合に図１２では、振動子ＸＴＡＬを接続するための第１の振動子用端子ＴＸ１及び第２の振動子用端子ＴＸ２が、第１の領域ＡＲ１に配置される。即ち、振動子用端子ＴＸ１、ＴＸ２は、辺ＳＤ１と境界ＢＤＬの間の領域ＡＲ１に配置されており、辺ＳＤ１側に配置されている。
【０１０９】
一方、出力バッファーＱＢ１からの出力信号ＳＱ１が出力される出力端子ＴＱ１と、出力バッファーかＱＢ２からの出力信号ＳＱ２が出力される出力端子ＴＱ２は、第２の領域ＡＲ２に配置される。即ち、出力端子ＴＱ１、ＴＱ２は、辺ＳＤ２と境界ＢＤＬの間の領域ＡＲ２に配置されており、辺ＳＤ２側に配置されている。また出力バッファーＱＢ３からの出力信号ＳＱ３が出力される出力端子ＴＱ３も領域ＡＲ２に配置される。具体的には出力端子ＴＱ３は出力端子ＴＱ１（又はＴＱ２）と辺ＳＤ２の間に配置される。
【０１１０】
そして本実施形態では、発振回路１０及びバッファー回路２０が、領域ＡＲ１に配置される。即ち、発振回路１０及びバッファー回路２０が、辺ＳＤ２側の領域ＡＲ２ではなく、辺ＳＤ１側の領域ＡＲ１に配置される。例えば発振回路１０及びバッファー回路２０が、制御回路３０と辺ＳＤ１の間に配置される。
【０１１１】
このようにすれば、出力端子ＴＱ１、ＴＱ２、ＴＱ３の出力信号ＳＱ１、ＳＱ２、ＳＱ３からのノイズが、発振回路１０等の動作に悪影響を与える事態を抑制できる。即ち図５（Ａ）、図５（Ｂ）のような高調波が発振回路１０の動作に悪影響を与えて、発振回路１０の動作が不安定になったり、発振周波数が変動等してしまう事態を抑制できるようになる。特に、出力端子ＴＱ３から矩形波の出力信号が出力される場合に、この出力端子ＴＱ３を発振回路１０から最も遠い位置に配置することで、矩形波の信号の高調波等が発振回路１０の動作等に悪影響を与える事態を抑制できる。
【０１１２】
そして、このようなレイアウト配置では、バッファー回路２０と出力端子ＴＱ１〜ＴＱ３の距離が離れてしまうという問題もある。しかしながら、バッファー回路２０は、外部の大きな負荷を駆動できる十分な駆動能力を有しているため、このように距離が離れてもそれほど問題は生じないことになる。例えば、出力バッファーに比べて駆動能力が小さなプリバッファーの出力信号線を、長い距離に亘って配線すると、プリバッファーの信号にノイズ等が重畳されて、出力端子ＴＱ１〜ＴＱ３からの信号にもノイズ等が重畳される事態が生じるおそれがある。この点、図１２では、プリバッファーではなく、出力バッファーの出力信号線が、バッファー回路２０から出力端子ＴＱ１〜ＴＱ３に配線されるため、上記のような事態の発生を抑止できる。
【０１１３】
また図１２では、振動子用端子ＴＸ１は、辺ＳＤ３に沿った第１の端子配置領域ＩＯ１に配置され、振動子用端子ＴＸ２は、辺ＳＤ４に沿った第２の端子配置領域ＩＯ２に配置される。また出力端子ＴＱ１は、辺ＳＤ３に沿った端子配置領域ＩＯ１に配置され、出力端子ＴＱ２は、辺ＳＤ４に沿った端子配置領域ＩＯ２に配置される。また出力端子ＴＱ３は端子配置領域ＩＯ１（或いはＩＯ２）に配置される。
【０１１４】
ここで端子配置領域ＩＯ１、ＩＯ２は、外部デバイスを接続するための端子（パッド）が配置される領域である。例えば端子配置領域ＩＯ１は、発振回路１０、制御回路３０等の内部回路と辺ＳＤ３との間に設けられ、所定幅を有するＩ／Ｏ領域である。端子配置領域ＩＯ２は、内部回路と辺ＳＤ４との間に設けられ、所定幅を有するＩ／Ｏ領域である。
【０１１５】
このようにすれば、振動子用端子ＴＸ１、ＴＸ２は、回路装置の端子配置領域ＩＯ１又はＩＯ２の辺ＳＤ１側（ＡＲ１側）に配置されるようになる。また、出力端子ＴＱ１、ＴＱ２、ＴＱ３は、端子配置領域ＩＯ１又はＩＯ２の辺ＳＤ２側（ＡＲ２側）に配置されるようになる。従って、振動子用端子ＴＸ１、ＴＸ２と出力端子ＴＱ１、ＴＱ２、ＴＱ３の間の距離を離すことが可能になり、出力端子ＴＱ１、ＴＱ２、ＴＱ３の信号ノイズ等が、振動子用端子ＴＸ１、ＴＸ２の発振信号に対して悪影響を及ぼす事態を抑制できるようになる。また、回路装置のＩＣを回路基板等に実装した場合に、振動子ＸＴＡＬの実装や、出力端子ＴＱ１〜ＴＱ３からの信号線の回路基板上での配線を、簡素化することなどが可能になる。
【０１１６】
また端子配置領域ＩＯ１では、振動子用端子ＴＸ１と出力端子ＴＱ１の間に、電源ＶＤＤ用（広義には高電位側電源及び低電位側電源の一方の電源用）の電源端子ＴＶＤＤが配置される。また端子配置領域ＩＯ１では、振動子用端子ＴＸ１と出力端子ＴＱ１の間に、回路装置の制御用端子ＴＣＴ１も配置される。
【０１１７】
一方、端子配置領域ＩＯ２では、振動子用端子ＴＸ２と出力端子ＴＱ２の間に、電源ＶＳＳ用（広義には一方とは異なる他方の電源用）の電源端子ＴＶＳＳが配置される。また端子配置領域ＩＯ２では、振動子用端子ＴＸ２と出力端子ＴＱ２の間に、回路装置の制御用端子ＴＣＴ２も配置される。なお制御用端子ＴＣＴ１、ＴＣＴ２は、発振周波数を可変設定するための端子や、図３に示すモードＭ１〜Ｍ３を切り替えるための端子である。
【０１１８】
このような端子配置にすれば、振動子用端子ＴＸ１と出力端子ＴＱ１、ＴＱ３の間に、電源端子ＴＶＤＤや制御用端子ＴＣＴ１が配置されるようになる。従って、振動子用端子ＴＸ１と出力端子ＴＱ１、ＴＱ３の間の距離を離して信号ノイズの悪影響を低減できると共に、端子配置領域ＩＯ１の領域を有効活用した効率的な端子配置を実現できるようになる。また、このような端子配置にすれば、振動子用端子ＴＸ２と出力端子ＴＱ２の間に、電源端子ＴＶＳＳや制御用端子ＴＣＴ２が配置されるようになる。従って、振動子用端子ＴＸ２と出力端子ＴＱ２の間の距離を離して信号ノイズの悪影響を低減できると共に、端子配置領域ＩＯ２の領域を有効活用した効率的な端子配置を実現できるようになる。
【０１１９】
以上のように図１２のレイアウト配置によれば、信号ノイズが発振信号に重畳されるのを抑制しながら効率的なレイアウト配置を実現できる。
【０１２０】
４．電子機器
図１３に本実施形態の回路装置を含む電子機器の構成例を示す。この電子機器は、本実施形態の回路装置５００、水晶振動子等の振動子ＸＴＡＬ、アンテナＡＴＮ、通信部５１０、処理部５２０を含む。また操作部５３０、表示部５４０、記憶部５５０を含むことができる。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１２１】
図１３の電子機器としては、例えば携帯型情報端末（携帯電話、スマートフォーン）、生体計測機器（脈拍計、歩数計等）、映像機器（デジタルカメラ、ビデオカメラ）などの種々の機器を想定できる。
【０１２２】
通信部５１０（無線回路）は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部５２０は、電子機器の制御処理や、通信部５１０を介して送受信されるデータの種々のデジタル処理などを行う。この処理部５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現される。
【０１２３】
操作部５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイをなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。なお操作部５３０としてタッチパネルディスプレイを用いる場合には、このタッチパネルディスプレイが表示部５４０の機能を兼ねることになる。記憶部５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーやＨＤＤ（ハードディスクドライブ）などにより実現できる。
【０１２４】
図１３の電子機器によれば、ユーザーの使用条件に応じた適切な出力信号を回路装置５００から出力して、電子機器の各部に対して供給できるようになる。そして、この場合に図３に示すように各モードに応じた適切な駆動能力にプリバッファーの駆動能力を設定することで、信号品質の高い出力信号を電子機器の各部に対して供給できるようになる。また回路装置が発生するＥＭＩノイズも低減されるため、電子機器のＥＭＩ性能やノイズ耐性を向上できるようになる。
【０１２５】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、電子機器の構成・動作や、プリバッファーの駆動能力の設定手法、動作イネーブル／ディスエーブルの設定手法、信号のバッファリング手法、スイッチの制御手法等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１２６】
ＰＢＦ  プリバッファー、ＱＢＦ１、ＱＢＦ２、ＱＢＦ３  第１〜第３の出力バッファー、
ＳＷＸ、ＳＷＹ、ＳＷＺ  スイッチ回路、ＣＢ  キャパシター、ＸＴＡＬ  振動子、
ＴＸ１、ＴＸ２  第１、第２の振動子用端子、ＴＱ１〜ＴＱ３  第１〜第３の出力端子、
ＴＡ１、ＴＡ２、ＴＢ１〜ＴＢ８、ＴＤ３〜ＴＤ８  トランジスター、
ＣＡ１、ＣＡ２  第１、第２のキャパシター、ＲＡ１〜ＲＡ４、ＲＢ  抵抗素子、
ＢＡＳ１、ＢＡＳ２  第１、第２のバイアス電圧設定回路、
ＳＷＡ１〜ＳＷＡ３、ＳＷＢ１〜ＳＷＢ４、ＳＷＤ１〜ＳＷＤ４  スイッチ素子、
ＢＤＬ  境界線、ＡＲ１、ＡＲ２  第１、第２の領域、
ＳＤ１〜ＳＤ４  第１〜第４の辺、ＩＯ１、ＩＯ２  第１、第２の端子配置領域、
１０  発振回路、２０  バッファー回路、３０  制御回路、４０  メモリー、
５０  温度補償電圧発生回路、５００  回路装置、５１０  通信部、５２０  処理部、
５３０  操作部、５４０  表示部、５５０  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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