(57)【特許請求の範囲】
【請求項１】
集積回路であって、該集積回路は、
アナログブロックからの複数のアナログ電圧を多重化するように動作可能なアナログテストマルチプレクサーであって、該アナログテストマルチプレクサーが、該複数のアナログ電圧の各々へのアクセスを提供するように動作可能である、アナログテストマルチプレクサーと、
該アナログブロックのアナログ電圧に関連したアドレスを生成するように動作可能なアナログモニターステイトマシンであって、該アナログモニターステイトマシンは、さらに、該アドレスに基づいて選択信号を生成し、該選択信号を該アナログテストマルチプレクサーに提供するように動作可能であり、該アナログモニターステイトマシンは、該アナログブロック内の該複数のアナログ電圧の各々に対する複数の所定の許可された値を有するルックアップテーブルを含む、アナログモニターステイトマシンと、
該アナログテストマルチプレクサーからのアナログ電圧をデジタル表示に変換するアナログ−デジタルコンバーターと
を含む、集積回路。
【請求項２】
前記複数の所定の許可された値が、前記複数のアナログ電圧の値のデジタル表示と比較される、請求項１に記載の集積回路。
【請求項３】
前記ルックアップテーブルは、複数の診断エラーメッセージを格納し、該複数の診断エラーメッセージのうちの１つは、前記複数のアナログ電圧の値のデジタル表示の値が前記所定の許可された値のうちの対応する所定の許可された値の範囲の外であるときに伝送される、請求項２に記載の集積回路。
【請求項４】
前記集積回路は、前記アナログ−デジタルコンバーターの出力に結合されるフィールドプログラム化可能なゲートアレイのコア論理をさらに含み、前記アナログモニターステイトマシンおよび前記ルックアップテーブルが該フィールドプログラム化可能なゲートアレイのコア論理でインプリメントされる、請求項１に記載の集積回路。
【請求項５】
前記アナログモニターステイトマシンは、前記アナログブロック内の前記複数のアナログ電圧にアクセスするデフォルトシーケンスを有する、請求項１に記載の集積回路。
【請求項６】
前記アナログ−デジタルコンバーターからのデジタル表示は、前記集積回路の入力／出力リングに伝送される、請求項１に記載の集積回路。
【請求項７】
前記集積回路は、プログラム化可能な論理デバイスでインプリメントされる、請求項１に記載の集積回路。
【請求項８】
アナログテストモジュールであって、該アナログテストモジュールは、
複数の選択ビットおよび複数のアナログ電圧入力を受信するように動作可能であり、かつ、アナログ出力を出力するように動作可能なアナログテストマルチプレクサーであって、該複数のアナログ電圧入力の各々が、アナログブロック内の対応するアナログ電圧と結合される、アナログテストマルチプレクサーと、
デジタル論理回路を有するアナログモニターステイトマシンであって、該デジタル論理回路が、該アナログブロック内のアナログ電圧に関連したアドレスを生成するように動作可能であり、かつ、該アドレスから該複数の選択ビットを生成するように動作可能であり、該アナログモニターステイトマシンが、該複数の選択ビットを該アナログテストマルチプレクサーに伝送するように動作可能であり、該複数の選択ビットが、該複数のアナログ電圧入力のうちのどのアナログ電圧入力が該アナログ出力に伝送されるかを選択するように動作可能であり、該複数の選択ビットは、該アナログテストブロック内の該複数のアナログ電圧のいずれかへの選択的なアクセスを提供するように動作可能であり、該アナログモニターステイトマシンは、該アナログ出力の値のデジタル表示を所定の値と比較するように動作可能であり、該アナログモニターステイトマシンは、該アナログ出力の値のデジタル表示の値が該所定の値の範囲の外であるときにエラーメッセージを生成するように動作可能である、アナログモニターステイトマシンと
を含む、アナログテストモジュール。
【請求項９】
前記アナログテストマルチプレクサーは、複数のＣＭＯＳパスゲートを用いてインプリメントされ、ＣＭＯＳパスゲートの数が、前記複数の選択ビットの数と等しい、請求項８に記載のアナログテストモジュール。
【請求項１０】
前記アナログモニターステイトマシンからの前記複数の選択ビットは、前記アナログブロック内の前記複数のアナログ電圧の各々へのランダムアクセスを提供する、請求項８に記載のアナログテストモジュール。
【請求項１１】
前記アナログモニターステイトマシンは、前記アナログ出力に伝送されるべき前記複数のアナログ電圧のうちの１つを選択するコントロール入力を有する、請求項８に記載のアナログテストモジュール。
【請求項１２】
前記アナログモニターステイトマシンは、前記複数の選択ビットを生成するための論理を含む、請求項８に記載のアナログテストモジュール。
【請求項１３】
アナログブロック内のアナログ電圧を選択的に解析する方法であって、該方法は、
マルチプレクサーが、該アナログブロックから複数のアナログ電圧を受信することと、
アナログモニターステイトマシンが、該複数のアナログ電圧のうちの１つに関連したアドレスを生成することと、
該アナログモニターステイトマシンが、該アドレスから複数の選択ビットを生成することと、
該マルチプレクサーが、該アナログモニターステイトマシンから該複数の選択ビットを受信することと、
該マルチプレクサーが、該複数の選択ビットに基づいて、該複数のアナログ電圧のうちの１つを選択することと、
アナログ−デジタルコンバーターが、該選択的にアクセスされたアナログ電圧をデジタル表示に変換することと、
該アナログモニターステイトマシンが、該デジタル表示と、該選択的にアクセスされたアナログ電圧に関連した複数の所定の許可された値を比較することと、
該アナログモニターステイトマシンが、該アナログ電圧のデジタル表示が該所定の値の範囲の外である場合に診断エラーメッセージを伝送することであって、該診断エラーメッセージは、該アナログブロックからの特定のアナログ電圧に関連する、ことと
を含む、方法。
【請求項１４】
前記アナログモニターステイトマシンが、ルックアップテーブルから前記所定の値にアクセスすることをさらに含む、請求項１３に記載の方法。
【請求項１５】
前記アナログモニターステイトマシンからの前記複数の選択ビットが、該複数の選択ビットのデフォルトシーケンスである、請求項１３に記載の方法。
【請求項１６】
前記アナログモニターステイトマシンへのコントロール入力の使用によって、前記複数のアナログ電圧にアクセスするデフォルトシーケンスを無視することをさらに含む、請求項１３に記載の方法。
【請求項１７】
前記アナログ−デジタルコンバーターが、前記デジタル表示を集積回路外の調査ポイントに伝送することをさらに含む、請求項１３に記載の方法。
【請求項１８】
コントロール入力の使用によって、前記アナログモニターステイトマシンを再構成することをさらに含む、請求項１３に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
（背景）
高速シリアルインターフェースのような大きなアナログブロックを有する混合モード集積回路において、動作の間に、集積回路のアナログブロックのヘルスを解析するためのニーズがある。Ｊｏｉｎｔ  ｔｅｓｔ  ａｃｔｉｏｎ  ｇｒｏｕｐ（ＪＴＡＧ）規格は、チップの間の接続性パスに沿って故障をテストするために使われ得る。しかし、これは、集積回路のインターフェースでつなぐ回路、特に、入力／出力回路およびルーティングに制限され、アナログブロック内の電圧へのアクセスを提供しない。ＪＴＡＧ規格のもう１つの欠点は、固定のシーケンス内の電圧のみを読み出し得るスキャンチェーンの使用である。スキャンチェーンのメカニズムは、一般的にタイミングまたは生じ得る他のダイナミックな動作エラーのためのテストを助けない。さらに、システムが適所に動くのを保ち、およびシステムを終了する必要がなく、システムをデバッグすることを可能にするのは望ましい。システムにおいて欠陥のある部分は、しばしば、システムを停止させかつ各部分を別々にデバッグする必要があるときに一度テストされる。
【０００２】
この状況において、本発明の実施形態が生じる。
【発明の概要】
【課題を解決するための手段】
【０００３】
（要約）
広く言うと、本発明は、アナログブロック内のアナログ電圧に選択的にアクセスするための方法および装置を提供することによってこれらのニーズを満たす。本発明が、方法、システム、またはデバイスとして含む数多くの仕方でインプリメントされ得ることは認識されるべき。本発明のいくつかの発明の実施形態は以下に記述される。
【０００４】
本発明の１つの側面に従って、アナログブロック内のアナログ電圧をモニターすることを可能にする集積回路が提供される。集積回路は、アナログテストマルチプレクサー（ｍｕｘ）を有し、その入力が、アナログブロック内の関心のアナログ電圧に接続される。アナログテストマルチプレクサーは、アナログブロックからの選択されたアナログ電圧をアナログテストｍｕｘの出力に指示する。集積回路は、アナログモニターステイトマシンをさらに含む。アナログステイトマシンは、選択ビットを、アナログブロック内のアナログ電圧へのランダムまたは選択的なアクセスを可能にするアナログテストマルチプレクサーに提供する。集積回路は、アナログテストマルチプレクサーからの選択されたアナログ電圧をデジタル表示に変換するためのアナログ−デジタルコンバーターも含む。
【０００５】
本発明のもう１つの側面に従って、アナログブロック内のアナログ電圧を選択的に解析する方法が詳しく述べられる。方法は、アナログテストマルチプレクサーがアナログブロックからのアナログ電圧を受信するときに始まる。次の動作において、アナログテストマルチプレクサーは、アナログモニターステイトマシンからの選択信号を受信する。アナログモニターステイトマシンからの選択信号は、アナログテストｍｕｘの電圧入力に接続される任意のアナログ電圧に選択的に接続する。方法はまた、アナログテストｍｕｘからの選択されるアクセスされたアナログ電圧をデジタル表示に変換する。
【０００６】
本明細書は、例えば、以下の項目も提供する。
（項目１）
集積回路であって、該集積回路は、
アナログブロックからの複数のアナログ電圧を多重化するアナログテストマルチプレクサーであって、該アナログテストマルチプレクサーが、該複数のアナログ電圧の各々へのアクセスを提供する、アナログテストマルチプレクサーと、
選択信号を該アナログテストマルチプレクサーに提供するアナログモニターステイトマシンと、
該アナログテストマルチプレクサーからのアナログ電圧をデジタル表示に変換するアナログ−デジタルコンバーターと
を含む、集積回路。
（項目２）
前記アナログモニターステイトマシンは、前記アナログブロック内の前記複数のアナログ電圧の各々に対する複数の所定の許可された値を有するルックアップテーブルを含む、項目１に記載の集積回路。
（項目３）
前記ルックアップテーブルは、複数の所定の許可された値を有し、該複数の所定の許可された値が、該ルックアップテーブル内に対して、前記アナログブロック内の前記複数のアナログ電圧の値と比較される、項目２に記載の集積回路。
（項目４）
前記ルックアップテーブルは、前記複数のアナログ電圧の値が対応する所定の許可された値の範囲の外であるとき、伝送される複数の診断エラーメッセージを格納する、項目３に記載の集積回路。
（項目５）
前記集積回路は、アナログ−デジタルコンバーターの出力に接続されるフィールドプログラム化可能なゲートアレイのコア論理をさらに含み、前記アナログステイトマシンおよび前記ルックアップテーブルが該フィールドプログラム化可能なゲートアレイのコア論理でインプリメントされる、項目１に記載の集積回路。
（項目６）
前記アナログモニターステイトマシンは、前記アナログブロック内の前記複数のアナログ電圧にアクセスするデフォルトシーケンスを有する、項目２に記載の集積回路。
（項目７）
前記アナログ−デジタルコンバーターからのデジタル表示は、入力／出力リングに伝送される、項目１に記載の集積回路。
（項目８）
前記集積回路は、プログラム化可能な論理デバイスでインプリメントされる、項目１に記載の集積回路。
（項目９）
アナログテストモジュールであって、該アナログテストモジュールは、
複数の選択ビット入力、複数のアナログ電圧入力、およびアナログ出力を有するアナログテストマルチプレクサーであって、該複数の選択ビット入力が、複数の選択ビットを受信し、該複数のアナログ電圧入力の各々が、アナログブロック内の対応するアナログ電圧と結合される、アナログテストマルチプレクサーと、
デジタル論理回路を有するアナログモニターステイトマシンであって、該デジタル論理回路が、該アナログブロック内のアナログ電圧に関連されたアドレスを生成し、該アドレスから複数の選択ビットを生成し、該アナログモニターステイトマシンが、該複数の選択ビットを該アナログテストマルチプレクサーに伝送し、該複数の選択ビットが、該複数のアナログ電圧入力のどれが該アナログ出力に伝送されるかを選択し、該アナログテストブロック内の任意の該複数のアナログ電圧への選択的なアクセスを提供する、アナログモニターステイトマシンと
を含む、アナログテストモジュール。
（項目１０）
前記アナログテストマルチプレクサーは、複数のＣＭＯＳパスゲートを用いてインプリメントされ、ＣＭＯＳパスゲートの数が、前記複数の選択ビットの数と等しい、項目９に記載のアナログテストモジュール。
（項目１１）
前記アナログモニターステイトマシンからの前記複数のアドレス入力は、前記アナログブロック内の前記複数のアナログ電圧の各々へのランダムアクセスを提供する、項目９に記載のアナログテストモジュール。
（項目１２）
前記アナログモニターステイトマシンは、前記アナログ出力に伝送されるべき前記複数のアナログ電圧のうちの１つを選択するコントロール入力を有する、項目９に記載のアナログテストモジュール。
（項目１３）
前記アナログモニターステイトマシンは、前記複数の選択ビットを生成するための論理を含む、項目９に記載のアナログテストモジュール。
（項目１４）
アナログブロック内のアナログ電圧を選択的に解析する方法であって、該方法は、
該アナログブロックから複数のアナログ電圧を受信することと、
アナログモニターステイトマシンから複数の選択ビットを受信することと、
該複数の選択ビットに基づいて、該複数のアナログ電圧のうちの１つを選択することと、
該選択的にアクセスされたアナログ電圧をデジタル表示に変換することと
を含む、方法。
（項目１５）
前記デジタル表示を前記アナログモニターステイトマシンに伝送することと、
該デジタル表示と関連したアナログ電圧の所定の値を比較することと、
をさらに含む、項目１４に記載の方法。
（項目１６）
前記アナログ電圧の前記デジタル表示が、ルークアップテーブル内に格納される前記所定の値の範囲の外である場合、診断エラーメッセージを伝送し、該診断エラーメッセージが、前記アナログブロックからの特定のアナログ電圧に関連される、項目１５に記載の方法。
（項目１７）
前記複数のアナログ電圧にアクセスするために、前記複数の選択ビットのデフォルトシーケンスを通して循環することをさらに含む、項目１４に記載の方法。
（項目１８）
前記アナログモニターステイトマシンへのコントロール入力の使用によって、前記複数のアナログ電圧にアクセスするデフォルトシーケンスを無視することをさらに含む、項目１４に記載の方法。
（項目１９）
前記デジタル表示を集積回路外の調査ポイントに伝送することをさらに含む、項目１４に記載の方法。
（項目２０）
コントロール入力の使用によって、前記アナログモニターステイトマシンを再構成することをさらに含む、項目１４に記載の方法。
本発明の他の側面および利点は、例として本発明の原理を説明する添付した図面に関連して解釈される以下の詳細な記述から明白になる。
【０００７】
（図面の簡単な説明）
本発明は、それのさらなる利点と共に、添付した図面に関連して解釈される以下の記述を参照することによって最もよく理解され得る。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の一実施形態に従って、アナログブロック内のアナログ電圧をモニターすることが可能な回路を利用する集積回路の上面図を説明する。
【図２】図２は、本発明の一実施形態に従って、アナログブロック内のアナログ電圧への選択的なアクセスを可能にするアナログテストモジュールを説明する。
【図３Ａ】図３Ａは、本発明の一実施形態に従って、アナログ電圧への選択的なアクセスを可能にするアナログテストマルチプレクサーを説明する。
【図３Ｂ】図３Ｂは、本発明の一実施形態に従って、相補型金属酸化物半導体パスゲートを用いてインプリメントされたアナログテストマルチプレクサーを説明する。
【図４】図４は、本発明の一実施形態に従って、アナログブロック内のアナログ電圧に選択的にアクセスするための方法動作を説明するフローチャートダイヤグラムである。
【発明を実施するための形態】
【０００９】
（詳細な記述）
以下の実施形態は、アナログブロック内のアナログ電圧に選択的にアクセスするための装置および方法を記述する。しかし、当業者によって、本発明がこれらの具体的な詳細のうちのいくつかまたは全部がなくても実行され得ることは明白である。他の場合において、公知のプロセス動作は、本発明を不必要にあいまいにしないために、詳細に記述されない。
【００１０】
以下に記述された本発明の一実施形態において、アナログテストマルチプレクサーおよびアナログ−デジタルコンバーターを有するアナログテストモジュールは、混合モード集積回路のアナログ部分を選択的調査することを可能にする。アナログテストモジュールは、潜在的な問題を識別するために、アナログブロック内のアナログ電圧をモニターすることを許可する。このレベルのテストは、システムの動作をじゃましなくてリアル時間で行われ得る一層の診断能力として考えられ得る。実施形態は、専門のテスターに対するニーズを考慮に入れなく、それによってシステムの動きと共に使用テストのポイントを可能にする。臨界のアナログ電圧は、事前に決定され、および必要とされる接続は、集積回路のアナログブロックに加えられる。
【００１１】
図１は、本発明の一実施形態に従って、アナログブロック内のアナログ電圧をモニターすることが可能な回路を利用する集積回路の上面図を説明する。プロセッサーまたは特定用途向け集積回路（ＡＳＩＣ）のような集積回路１００は、数個のアナログブロック１０２の他に、また集積回路１００のコア論理１０４からなる。アナログブロック１０２は、高速インターフェース、トランシーバーの他に、位相ロックループ（ＰＬＬ）も含み得る。一実施形態において、アナログブロック１０２内のアナログ電圧へのアクセスを提供するアナログテストモジュール１１０は、集積回路１００のコア論理１０４に含まれる。入力／出力（Ｉ／Ｏ）リング１０６は、コア論理１０４およびアナログブロック１０２とシステムの残りとの間の信号を送受信する回路を含む。当業者は、任意の公知のＩ／Ｏ規格がＬＶＤＳ、ＴＴＬ等の規格のようなＩ／Ｏ回路によって支えられ得ることを認識する。
【００１２】
図２は、本発明の一実施形態に従って、アナログブロック内のアナログ電圧への選択的なアクセスを可能にするアナログテストモジュールを説明する。アナログテストモジュール１１０は、アナログテストマルチプレクサー（ｍｕｘ）１１２とアナログモニターステイトマシン１１４とを含む。アナログテストマルチプレクサー１１２は、アナログブロック１０２からの複数のアナログ電圧を多重化し、アナログブロック１０２内のアナログ電圧の各々へのランダムアクセスを可能にする。アナログテストマルチプレクサー１１２の電圧入力１２２は、アナログブロック１０２内の複数の電圧と結合される。例えば、アナログテストｍｕｘ１１２の電圧入力１２２は、ループフィルターコントロール電圧に接続され得る。もう１つの例において、アナログテストｍｕｘ電圧入力１２２は、電流ソースダイオードと結合され得る。アナログテストマルチプレクサー１１２はまた、アナログテストｍｕｘ１１２をダイナミックにコントロールする複数の選択ビットを受信する。アナログテストマルチプレクサー１１２からのアナログ出力１２４からの出力は、アナログ電圧が指定された誤差内にあるか否かをチェックするために処理され得る。
【００１３】
アナログモニターステイトマシン１１４は、アナログブロック１０２内のアナログ電圧に関連されるアドレスを生成するためのデジタル論理回路を含み、アドレスから複数の選択ビットを生成する。アナログモニターステイトマシン１１４は、Ｍビット幅である選択バス１２０を用いて、選択ビットをアナログテストマルチプレクサー１１２に伝送する。選択バス１２０のビットの数、Ｍは、アナログブロック１０２内の任意のアナログ電圧を選択するのに必要とされる選択ビットの数に対応する。一実施形態において、アナログモニターステイトマシン１１４は、マイクロプロセッサーを介してチップから離れてインプリメントされ得る。一実施形態において、アナログモニターステイトマシン１１４は、出力に伝送されるべき複数のアナログ電圧のうちの１つのユーザー選択を可能にするコントロール入力１１８を有し得る。一例において、ユーザーは、アナログブロック１０２内の特定の電圧をモニターすることを望む。信号をアナログモニターステイトマシン１１４のコントロール入力１１８に伝送することによって、ユーザーは、出力１２４に送信するために特定のアナログ電圧を選択するようにアナログモニターステイトマシン１１４を構成し得、アナログ電圧にアクセスするデフォルトシーケンスを無視し得る。
【００１４】
アナログテストモジュール１１０の一実施形態において、アナログテストモジュール１１０は、アナログテストマルチプレクサー１１２からの選択されたアナログ電圧をデジタル表示に変換するアナログ−デジタルコンバーター（ＡＤＣ）１１６をさらに含む。アナログ−デジタルコンバーター１１６は、アナログ電圧を、システムによって処理され得るデジタル信号に変換する。一実施形態において、アナログ−デジタルコンバーターは、チップから離れて位置し、集積回路に送り戻されたアナログ−デジタルコンバーター１１６のデジタル出力は、フィールドプログラム化可能なゲートアレイ（ＦＰＧＡ）のようなプログラム化可能な論理デバイスのコア論理に接続される。アナログ−デジタルコンバーター１１６からのデジタル表示は、デフォルトシーケンスのアナログブロック１０２内の各アナログ電圧をモニターするアナログモニターステイトマシン１１４に伝送される。もう１つの実施形態において、アナログ−デジタルコンバーター１１６からのデジタル表示は、集積回路外の解析のための入力／出力リングに伝送される。
【００１５】
もう１つの実施形態において、アナログテストモジュール１１０は、アナログブロック内の複数のアナログ電圧の各々に対する所定の許可された値を有するルックアップテーブルをさらに含む。アナログブロック内のアナログ電圧の値のデジタル表示は、ルックアップテーブル内に格納される所定の許可された値または範囲と比較される。所定の許可された値は、アナログブロック１０２内の各アナログ電圧に関連され、そこで、各許可された値がアナログブロック１０２の回路の正しい動作を表す。例えば、あるバイアス状況下で正しく動作させるようにアナログブロック１０２内の増幅器を設計する回路デザイナーは、アナログブロック１０２からの測定されたバイアス値とのリアル時間比較のために、ルックアップテーブルのバイアス状況を格納し得る。
【００１６】
もう１つの例において、位相ロックループのコントロール電圧は、位相ロックループコントロール電圧が安定であるか否かを確かめるためにアクセスされ得る。位相ロックループが正しくロックしている場合、コントロール電圧は安定であるべき。加えて、位相ロックループの内部バイアスはアナログテストｍｕｘ１１２によってアクセスされ得、内部バイアス電圧が有効な規定された範囲内にあることを確かめるためにルックアップテーブル内の許可された値と比較され得る。
【００１７】
もう１つの実施形態において、ルックアップテーブルは、アナログモニターステイトマシン１１４内に含まれる。なおもう１つの実施形態において、ルックアップテーブルは、ＦＰＧＡのコア論理でインプリメントされる。他の実施形態において、ルックアップテーブルは、マイクロプロセッサーを通してチップから離れてインプリメントされる。ルックアップテーブルは、複数の診断エラーメッセージを含み得、そこで、診断エラーメッセージの各々が、格納される許可された値の範囲の外であるアナログ電圧の値に対応する。デジタル表示と所定の許可された値の比較が、アナログ電圧が許可された値の範囲の外であることを指し示すとき、アナログステイトマシン１１４は、電圧が診断エラーメッセージをトリガーしていることを指し示すエラーメッセージを伝送し得る。上述の例において、回路デザイナーは、増幅器のバイアスが、増幅器が動作するように設計されたバイアスの範囲の外であることを指し示す状況を有する診断エラーメッセージに関連し得る。
【００１８】
図３Ａは、本発明の一実施形態に従って、アナログ電圧への選択的なアクセスを可能にするアナログテストマルチプレクサーを説明する。アナログブロック内のアナログ電圧は、アナログテストｍｕｘ１１２の複数の電圧入力１２２と結合される。アナログテストｍｕｘ１１２は、単一の出力１２４への複数のアナログ電圧の多重化することを許可する選択バス１２０をさらに含む。選択バス１２０は、アナログモニターステイトマシンからＭビットの選択信号を受信する。選択信号は、出力１２４への伝送のために、アナログテストｍｕｘ１１２と結合される任意のアナログ電圧を選択するのに十分に広いように構成される。アナログブロック内の任意のアナログ電圧へのランダムアクセスは、アナログテストｍｕｘ１１２に提供される選択ビットをコントロールすることによって可能にされる。一実施形態において、ダイナミックにコントロールされたアナログテストマルチプレクサー１１２は、選択されたアナログ電圧をＡＤＣに指示するように利用される。
【００１９】
図３Ｂは、本発明の一実施形態に従って、相補型金属酸化物半導体パスゲートを用いてインプリメントされたアナログテストマルチプレクサーを説明する。アナログテストマルチプレクサー１１２は、複数の相補型金属酸化物半導体（ＣＭＯＳ）パスゲート１２６を用いてインプリメントされ、そこで、ＣＭＯＳパスゲート１２６の数が、アナログモニターステイトマシンの選択バス１２０のビットの数と等しい。ＣＭＯＳパスゲート１２６の使用は、アナログテストマルチプレクサー１１２がパワー供給電圧とグラウンドとの間の任意値のアナログ電圧を伝送することを可能にする。一実施形態において、選択ビット１２０が高い（デジタル１）とき、特定の選択ビット１２０に関連されたＣＭＯＳパスゲート１２６はアクティブ化される。ＣＭＯＳパスゲート１２６のアクティブ化は、ＣＭＯＳパスゲート１２６に関連された電圧入力１２２での電圧をアナログテストｍｕｘ１１２の出力に指示する。選択ビット１２０が低い（デジタル０）であることに対して、特定の選択ビット１２０に関連されたＣＭＯＳパスゲート１２６は、非アクティブのままである。
【００２０】
具体的なトランジスター構成がアナログテストマルチプレクサー１１２の一実施形態を説明するために使われたが、当業者は、他のトランジスター構成が使われ得ることを認識する。それは、複数のアナログ電圧および選択ビットを受信し、および選択された電圧をアナログテストマルチプレクサーの出力に選択的に伝送する本質的な機能が保持されることでさえあれば、他のトランジスター構成は可能である。
【００２１】
図４は、本発明の一実施形態に従って、アナログブロック内のアナログ電圧に選択的にアクセスするための方法動作を説明するフローチャートダイヤグラムである。方法２００は、アナログテストマルチプレクサーがアナログブロックからのアナログ電圧を受信する動作２０２で始まる。図２で説明されるように、アナログテストｍｕｘの各電圧入力は、アナログブロックの対応するアナログ電圧と結合される。動作２０４中、アナログテストマルチプレクサーは、アナログモニターステイトマシンからの選択ビット（すなわち、選択信号）を受信する。一実施形態において、選択ビットを生成するアナログモニターステイトマシンの論理は、フィールドプログラム化可能なゲートアレイのコア論理でインプリメントされる。方法２００は、選択ビット入力を通して、アナログテストｍｕｘが、アナログブロック内の任意のアナログ電圧に選択的にアクセスする動作２０６に進む。一実施形態において、アナログモニターステイトマシンは、デフォルトシーケンスのアナログ電圧の各々を選択する。もう１つの実施形態において、アナログモニターステイトマシンは、コントロール入力を用いて、デフォルトシーケンスと異なるシーケンスのアナログ電圧にアクセスするように再構成され得る。
【００２２】
方法２００の動作２０８は、アナログ−デジタルコンバーターの使用を通して、選択的にアクセスされたアナログ電圧をデジタル表示に変換する。一実施形態において、デジタル表示は、図２に参照することと共に議論されるように、アナログモニターステイトマシンに伝送され、関連されたアナログ電圧のルックアップテーブル内に格納される所定の値と比較される。もう１つの実施形態において、アナログ電圧のデジタル表示が所定の値の範囲の外である場合、診断エラーメッセージは伝送され、そこで、診断エラーメッセージがアナログブロックからの特定のアナログ電圧に関連される。
【００２３】
本明細書に記述される方法および装置は、プロセッサーおよびプログラム化可能な論理デバイス（ＰＬＤ）を含む任意の適切な回路内に組み込まれ得る。ＰＬＤは、プログラム化可能なアレイ論理（ＰＡＬ）、プログラム化可能な論理アレイ（ＰＬＡ）、フィールドプログラム化可能な論理アレイ（ＦＰＬＡ）、電気でプログラム化可能な論理デバイス（ＥＰＬＤ）、電気で消し可能でプログラム化可能な論理デバイス（ＥＥＰＬＤ）、論理セルアレイ（ＬＣＡ）、フィールドプログラム化可能なゲートアレイ（ＦＰＧＡ）、特定用途向け規格製品（ＡＳＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、などなどを含み得る。
【００２４】
本明細書に記述されるプログラム化可能な論理デバイスは、以下の部品；プロセッサー；メモリー；Ｉ／Ｏ回路；および周囲デバイスのうちの１つ以上を含むデータ処理システムの一部分であり得る。データ処理システムは、コンピュータネットワーキング、データネットワークング、器具、ビデオ処理、デジタル信号処理、または用いるプログラム化可能なまたは再プログラム化可能な論理の利点が望ましい任意の適切な他の適用のような幅広い適用で使われ得る。プログラム化可能な論理デバイスは、さまざまな異なる論理機能を行うために使われ得る。例えば、プログラム化可能な論理デバイスは、システムプロセッサーと協同して動くプロセッサーまたはコントローラとして構成され得る。プログラム化可能な論理デバイスは、データ処理システム内の分け合うリソースへのアクセスを裁定するためにアービターとしても使われ得る。なおもう１つの例において、プログラム化可能な論理デバイスは、プロセッサーとシステムの他の部分のうちの１つとの間のインターフェースとして構成され得る。一実施形態において、プログラム化可能な論理デバイスは、ＡＬＴＥＲＡ  ＣＯＲＰＯＲＡＴＩＯＮによって所有されるＰＬＤのうちの１つであり得る。
【００２５】
前述の本発明は、理解の明瞭の目的のためにある程度詳細に記述されるが、ある変化および修正が添えた請求項の範囲内に実行され得ることは明白である。従って、本実施形態は、例となりかつ制限しないように考えられるべき、本発明は、本明細書に与えられた詳細に制限されなく、むしろ添えた請求項の範囲および同等物内に修正され得る。
【図１】
0005809977.tif 000002
【図２】
0005809977.tif 000003
【図３Ａ】
0005809977.tif 000004
【図３Ｂ】
0005809977.tif 000005
【図４】
0005809977.tif 000006