(57)【特許請求の範囲】
【請求項１】
基準電流を所定のミラー比で複製する第１トランジスタと、前記第１トランジスタにカスコード接続される第２トランジスタとを含むミラー回路と、
前記第２トランジスタのゲートに接続され、外部からの入力されるデジタル入力信号によってオン・オフ制御されるアナログスイッチと、
前記基準電流の生成に用いられる第３トランジスタと、
前記第３トランジスタのゲート電位を生成するための第４トランジスタと、
を含み、前記第２トランジスタのゲートは、前記アナログスイッチを介して前記第３トランジスタのゲートに接続され、
前記第２トランジスタのゲートは、前記第４トランジスタのドレイン電位に接続されていることを特徴とするデジタル−アナログ変換器。
【請求項２】
前記第３トランジスタのゲートと前記第４トランジスタのドレインの間に接続され、制御端子にて高電位信号を受け取るダミーアナログスイッチ、
をさらに含むことを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項３】
前記アナログスイッチは、前記デジタル入力信号が高電位のときにオンして、前記第２トランジスタを導通することを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項４】
前記アナログスイッチは、前記デジタル入力信号が低電位のときにオフになり、前記第２トランジスタをパワーダウンすることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項５】
前記アナログスイッチは、前記デジタル入力信号が高電位のときにオンして、前記第２トランジスタのゲートに前記第４トランジスタのドレイン電位を印加することを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項６】
前記第３トランジスタに直列接続されて前記基準電流を生成する第５トランジスタ、
をさらに含み、前記第１トランジスタのゲートは、前記第５トランジスタのゲートに接続されていることを特徴とする請求項１に記載のデジタル−アナログ変換器
【請求項７】
前記第２トランジスタのゲートと前記アナログスイッチとに接続され、前記デジタル入力信号を受け取る第６トランジスタ、
をさらに含み、前記第６トランジスタは、前記デジタル入力信号が高電位のときにオフになることを特徴とする請求項１に記載のデジタル−アナログ変換器。
【請求項８】
基準電流を所定のミラー比で複製する第１トランジスタと、
前記第１トランジスタにカスコード接続される第２トランジスタと、
前記第２トランジスタのゲートに接続され、外部から入力される信号によってオン・オフ制御されるとともに、前記第２トランジスタのオン・オフを制御するアナログスイッチと、
前記基準電流の生成に用いられる第３トランジスタと、
前記第３トランジスタのゲート電位を生成するための第４トランジスタと、
を含み、前記第２トランジスタのゲートは、前記アナログスイッチを介して前記第３トランジスタのゲートに接続され、
前記第２トランジスタのゲートは、前記第４トランジスタのドレイン電位に接続されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル−アナログ変換器と半導体集積回路に関する。
【背景技術】
【０００２】
電流出力型デジタル−アナログ変換回路では、ビットに応じて重み付けされた抵抗が、スイッチを介して並列接続される。ここに一定の電圧をかけると、スイッチでオンした抵抗に流れる電流の総和が総電流量となり、入力デジタル値に応じた電流が出力される。
【０００３】
図１は、半導体集積回路による公知のデジタル−アナログ変換器（以下、「ＤＡ変換器」と称する）１００を示す（従来方式１）。電流源１２２で生成された電流はＰＭＯＳトランジスタＰ１を介して電流セルアレイ１２４に供給される。電流セルアレイ１２４のＰＭＯＳトランジスタＰａのドレインは、スイッチ群１２６の対応する差動スイッチに接続される。差動スイッチは、一対のＰＭＯＳトランジスタＱxｉ、Ｑyｉで構成される。Ｎビットの入力デジタル信号がデコードされたデコード信号ＳiＰx、ＳｉＰyは、対応する差動スイッチのＰＭＯＳトランジスタ対Ｑxｉ、Ｑyｉに印加され、差動スイッチのオン・オフが制御される。
【０００４】
ＰＭＯＳトランジスタＱxｉのドレインは電流経路ｘｉに接続される。ＰＭＯＳトランジスタＱyｉのドレインは電流経路ｙｉに接続される。差動スイッチのオン・オフ状態によって電流経路ｘｉとｙｉのいずれかが選択され、差動スイッチごとの電流値が加算される。電流経路ｘｉ、ｙｉを流れる総電流Ｉｘ、Ｉｙが出力電流となる。出力電流は電流電圧変換回路１２８によって電圧に変換され、バッファ回路１３０を介して出力端子１３２からアナログ信号として出力される。
【０００５】
図１の構成では、差動スイッチＰＭＯＳトランジスタＱxｉ、Ｑyｉのソース−ドレイン間に電圧降下が発生する。また、電流セルアレイ１２４の各トランジスタを流れる電流Ｉa0〜Ianは、アーリー効果の影響により変動しやすい。ＭＯＳトランジスタＰａのドレイン電圧Ｖdsの変動が、電流Ｉa0〜Ianに直接影響するからである。
【０００６】
Ｖdsのばらつきによる電流誤差を低減するために、電流セルアレイ１２４をカスコードカレントミラーに置き換えることが考えられるが、この場合、図２に示すように、ＭＯＳトランジスタによる電圧降下はさらに大きくなる。
【０００７】
図２は、カスコードカレントミラー回路２１０で生成された電流ｉ３、ｉ４を差動スイッチＳＷ１、ＳＷ２に接続する構成を示す（従来方式２）。差動スイッチＳＷ１は一対のトランジスタＱ１、Ｑ２で構成される。Ｑ１、Ｑ２のゲートには、信号ＰＤ１とその反転信号がそれぞれ印加される。差動スイッチＳＷ２は一対のトランジスタＱ３、Ｑ４で構成される。Ｑ３、Ｑ４のゲートには、信号ＰＤ２とその反転信号がそれぞれ印加される。定電流源２１５では、Ｔ１を用いてＴ３のゲート電位を決定することにより、Ｔ２のドレイン電位を固定する。Ｔ２のゲート電位をＴ４，Ｔ６のゲートに印加することにより、電流ｉ２をコピーすることができる。Ｔ５によりＴ４のドレイン電位を固定し、Ｔ７でＴ６のドレイン電位を固定することによって、アーリー効果による電流精度の劣化を防止することができる。
【０００８】
しかし、図２の構成では、スイッチＱ１〜Ｑ４のドレイン−ソース間に電圧降下が発生するだけでなく、カスコードカレントミラー回路２１０で追加接続したトランジスタＴ５、Ｔ７の分だけ、さらにドレイン−ソース間の電圧降下が増大する。
【０００９】
他方、パワーダウン動作が可能な回路で用いられるカレントミラー回路を用いる構成が知られている。図３は、アナログスイッチを用いたカレントミラー回路３００の構成例を示す（従来方式３）。カレントミラー回路３００では、トランジスタＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５の各々に対して、一対のスイッチ（３１、４１）、（３２、４２）、（３３、４３）、（３４、４４）がそれぞれ配置されている。各スイッチは入力データビットでオン・オフ制御され、対応するトランジスタＴｒ２〜Ｔｒ５のドレインを、ＶＤＤラインまたはトランジスタＴｒ１のドレインのいずれかに接続する。トランジスタＴｒ２〜Ｔｒ５はそれぞれ異なるサイズに形成され、トランジスタのサイズに応じて基準電流Ｉrefを２n-1 倍にコピーする。図３の構成では、スイッチ４１、４２、４３、４４による電圧降下が、Ｔｒ２〜Ｔｒ５に流れる電流に直接影響するため、ミラー比の精度が悪くなる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０-３５０９０号公報
【特許文献２】特開２００６−３１３５６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
デジタル−アナログ変換器（ＤＡ変換器）において、低電圧動作を実現するとともに、ミラー電流精度を高める。
【課題を解決するための手段】
【００１２】
第１の態様では、デジタル−アナログ変換器は、
基準電流を所定のミラー比で複製する第１トランジスタと、前記第１トランジスタにカスコード接続される第２トランジスタとを含むミラー回路と、
前記第２トランジスタのゲートに接続され、外部からの入力されるデジタル入力信号によってオン・オフ制御されるアナログスイッチと、
を含む。
【００１３】
第２の態様では、半導体集積回路は、
基準電流を所定のミラー比で複製する第１トランジスタと、
前記第１トランジスタにカスコード接続される第２トランジスタと、
前記第２トランジスタのゲートに接続され、外部から入力される信号によってオン・オフ制御されるとともに、前記第２トランジスタのオン・オフを制御するアナログスイッチと、を含む。
【発明の効果】
【００１４】
デジタル−アナログ変換器の低電圧動作を実現するとともに、ミラー電流精度を高めることができる。
【図面の簡単な説明】
【００１５】
【図１】電流出力型ＤＡ変換器の従来構成例（従来方式１）を示す図である。
【図２】電流出力型ＤＡ変換器の従来構成例（従来方式２）を示す図である。
【図３】パワーダウン動作が可能な回路で用いられるカレントミラー回路の構成例（従来方式３）を示す図である。
【図４】実施例１の電流出力型ＤＡ変換器の構成例を示す図である。
【図５】従来方式１〜３と比較した実施例１の構成の効果を示すグラフである。
【図６】実施例２の電流出力型ＤＡ変換器の構成例を示す図である。
【図７】実施例２の効果を従来方式３と比較して示すグラフである。
【図８】実施例３のＤＡ変換器の構成例を示す図である。
【発明を実施するための形態】
【００１６】
以下で図面を参照して実施例を説明する。
【実施例１】
【００１７】
図４は、実施例１のＤＡ変換器１０の構成例を示す図である。ＤＡ変換器１０は、カレントミラー回路１５を有する。カレントミラー回路１５は、基準電流を生成する電流源１１と、電流源１１で生成された基準電流を所定の比率で生成するミラー回路３１−１、３１−２と、ミラー回路３１−１、３１−２に接続されるアナログスイッチＡＳＷ１、ＡＳＷ２を有するパワーダウン回路２１−１、２１−２を含む。アナログスイッチＡＳＷ１、ＡＳＷ２は、デジタル入力信号ＰＤ１、ＰＤ２によりオン・オフ制御される。
【００１８】
ミラー回路３１−１は、アナログ電源電圧ａＶｄｄに接続されるトランジスタＴ４と、Ｔ４にカスコード接続されたトランジスタＴ５を含む。Ｔ４のソースはａＶｄｄに接続され、ドレイン電極はＴ５の入力（ソース電極）に直結している。トランジスタＴ４はミラー回路３１−１に流れる電流を決定するためのトランジスタであり、電流源１１で生成された基準電流ｉ２が所定の比率で複製されるようにチャネル幅が設定されている。トランジスタＴ５はトランジスタＴ４のドレイン電位を固定することによって、アーリー効果によるミラー精度の劣化を防止している。
【００１９】
同様に、ミラー回路３１−２は、アナログ電源電圧ａＶｄｄに接続されるトランジスタＴ６と、Ｔ６にカスコード接続されたトランジスタＴ７を含む。Ｔ６のソースはａＶｄｄに接続され、ドレイン電極はＴ７の入力（ソース電極）に直結している。トランジスタＴ６はミラー回路３１−２に流れる電流を決定するためのトランジスタであり、電流源１１で生成された基準電流ｉ２が、ミラー回路３１−１と異なる比率で複製されるようにチャネル幅が設定されている。トランジスタＴ７はＭＯＳトランジスタＴ６のドレイン電位を固定することによって、アーリー効果によるミラー精度の劣化を防止している。
【００２０】
パワーダウン回路２１−１は、ミラー回路３１−１のカスコード側のトランジスタＴ５のゲートに接続されるアナログスイッチＡＳＷ１とトランジスタＴ８を含む。トランジスタＴ８のソースはａＶｄｄに接続され、ドレインはアナログスイッチＡＳＷ１に接続されている。アナログスイッチＡＳＷ１は、たとえば４端子のＣＭＯＳアナログスイッチである。デジタル入力ＰＤ１は、アナログスイッチＡＳＷ１の制御端子に接続される。ミラー回路３１−１のトランジスタＴ５にアナログスイッチＡＳＷ１とトランジスタＴ８を付加したことにより、後述するようにパワーダウン動作が実現される。
【００２１】
同様にパワーダウン回路２１−２は、ミラー回路３１−２のカスコード側のトランジスタＴ７に接続されるアナログスイッチＡＳＷ２とＭＯＳトランジスタＴ９を含む。トランジスタＴ９のソースはａＶｄｄに接続され、ドレインはアナログスイッチＡＳＷ２に接続されている。アナログスイッチＡＳＷ２は、ＡＳＷ１と同様に４端子のＣＭＯＳアナログスイッチである。デジタル入力ＰＤ２は、アナログスイッチＡＳＷ２の制御端子に接続される。ミラー回路３１−２のトランジスタＴ７にアナログスイッチＡＳＷ２とトランジスタＴ９を付加したことにより、パワーダウン動作が実現される。
【００２２】
電流源１１は、ａＶｄｄに接続されるトランジスタＴ１と、Ｔ１と並列にａＶｄｄに接続されるトランジスタＴ２と、Ｔ２のドレインに接続されるトランジスタＴ３を含む。Ｔ２およびＴ３の経路を流れる電流ｉ２をミラー回路３１−１、３１−２で複製させるためには、Ｔ２、Ｔ３を飽和領域で動作させる必要がある。そこで、トランジスタＴ１のゲートをＴ３のゲートに接続して、Ｔ３のゲート電位を決定する。これにより、ＭＯＳトランジスタＴ２のドレイン電位が固定され、Ｔ２とＴ３は飽和領域で動作することができる。Ｔ１はＴ２とＴ３を飽和領域で確実に動作させるためのトランジスタであり、Ｔ１を流れる電流ｉ１と、Ｔ２、Ｔ３の経路を流れる電流ｉ２は等しい。また、Ｔ２のゲートをＴ３のドレインに接続することにより、Ｔ２のソースとＴ３のドレイン間の電圧を通常のカスコードカレントミラーよりも小さくすることができる。
【００２３】
電流源１１のトランジスタＴ２のゲートは、ミラー回路３１−１のＭＯＳトランジスタＴ４のゲートと、ミラー回路３１−２のトランジスタＴ６のゲートに接続されている。Ｔ２のゲート電位をＴ４、Ｔ６に印加することで、電流ｉ２をコピーすることができる。電流ｉ２をどれだけの比率でコピーするかは、上述のようにＴ４、Ｔ６のチャネル幅で規定されている。電流源１１のトランジスタＴ３のゲートは、アナログスイッチＡＳＷ１を介してミラー回路３１−１のカスコード側トランジスタＴ５のゲートに接続され、アナログスイッチＡＳＷ２を介してミラー回路３１−２のカスコード側トランジスタＴ７のゲートに接続されている。
【００２４】
Ｔ２、Ｔ３が飽和領域で動作していれば、Ｔ４、Ｔ５、Ｔ６、Ｔ７も飽和領域で動作する。図１の例では、図示の便宜上２つのミラー回路３１−１、３１−２だけが図示されているが、入力デジタル信号のビット数に応じて任意の数のミラー回路を接続することができる。カレントミラー回路１５で用いられるトランジスタＴ１〜Ｔ９は、たとえば電界効果型ＭＯＳトランジスタである。
【００２５】
デジタル入力信号ＰＤ１は、パワーダウン回路２１−１のアナログスイッチＡＳＷ１とトランジスタＴ８のゲートに接続される。デジタル入力信号ＰＤ２は、パラーダウン回路２１−２のアナログスイッチＡＳＷ２とトランジスタＴ９のゲートに接続される。デジタル信号ＰＤ１、ＰＤ２は、それぞれアナログスイッチＡＳＷ１、ＡＳＷ２のオン・オフを制御する。アナログスイッチＡＳＷ１、ＡＳＷ２のオン・オフにより、トランジスタＴ５、Ｔ７のオン・オフが制御され、ミラー回路３１−１、３１−２に流れる電流ｉ３、ｉ４が制御される。電流ｉ３とｉ４の和がカレントミラー回路１５の出力電流Ｉoutとなる。出力電流Ｉoutは、電流電圧変換器４１で電圧に変換される。電流電圧変換器４１の出力Ｖoutが、入力デジタル信号の値に応じたアナログ電圧信号であり、ＤＡ変換器１０の出力となる。
【００２６】
図１のＤＡ変換器１０の動作を説明する。パワーダウン回路２１−１に入力されるデジタル信号ＰＤ１がＨｉｇｈの場合、アナログスイッチＡＳＷ１はオン状態（ローインピーダンス状態）となり、トランジスタＴ８はオフになる。Ｔ８のゲート−ソース間の電圧が０Ｖになるからである。
【００２７】
アナログスイッチＡＳＷ１がオンすることにより、トランジスタＴ１のドレイン電位Ｖ１はミラー回路３１−１のカスコード側トランジスタＴ５のゲートに印加される。すなわち、Ｔ５のゲート電位はＴ１のドレイン電位となる。このときトランジスタＴ４で決定された電流ｉ３が流れる。Ｔ４のドレイン電位はトランジスタＴ５により固定されているので、電流ｉ３の変動を防止することができる。
【００２８】
カスコード側のトランジスタＴ５は、電流を決定するトランジスタＴ４のドレイン電位を安定させると同時に、ミラー回路３１−１に流れる電流を切り替えるゲートスイッチとして用いられる。したがって、従来構成と異なり、ミラー回路で生成された電流ｉ３をスイッチングするための追加のスイッチは不要である。追加スイッチに起因する電圧降下を回避することができる。
【００２９】
入力デジタル信号ＰＤ１がＬｏｗのとき、アナログスイッチＡＳＷ１はオフ状態（ハイインピーダンス状態）となり、トランジスタＴ８はオンになる。Ｔ８のゲート−ソース間電圧がａＶｄｄになるからである。アナログスイッチＡＳＷ１がオフされることにより、ミラー回路３１−１のカスコード側トランジスタＴ５もオフになる。このとき電流ｉ３は流れない。このように、パワーダウン回路２１−１をハイインピーダンスにして、ミラー回路３１−１をパワーダウン状態にすることができる。
【００３０】
入力デジタル信号ＰＤ２が入力されるパワーダウン回路２１−２と、ミラー回路３１−２についても、同様の動作が当てはまる。
【００３１】
図５は、図４に示した実施例１のＤＡ変換器１０の電流電圧特性を、従来方式１〜３の回路と比較したグラフである。実線で示す実施例１の構成では、電流出力型ＤＡ変換器１０の出力電流は一定で安定している。また、所定の電流出力を得るのに最も低い電圧ですむので、ＤＡ変換器１０全体の低電圧化が実現する。逆に言うと、同じ出力電流でＤＡ変換器１０の後段に接続される回路にかかる電圧を大きくすることができる（アナログ出力信号のパワーを高めることができる）。
【００３２】
点線で示す図１の従来方式１は、出力電流を一定にするために大きな電圧を要する。従来方式１の電流セルアレイ１２４は、アーリー効果の影響によりドレイン電流が変動し、電流精度が悪い。ドレイン電流の変動の影響を相体的に小さくして電流を安定させるために、大きな電圧が必要になる。また、従来方式１は、スイッチ１２６に起因する電圧降下の影響も受ける。スイッチ１２６での電圧降下の影響を相対的に小さくするために、大きな電圧が必要になる。
【００３３】
一点鎖線で示す図２の従来方式２では、カスコードミラー回路２１０を用いて電流精度を高めているので、実施例１と同様に電流値が一定する。しかし、実施例１と比較すると大きな電圧を要する。この電圧の差は、カスコードミラーに直列に接続されたスイッチＳＷのソース−ドレイン間の電圧降下分に対応する。
【００３４】
二点鎖線で示す従来方式３では、アナログスイッチ４１、４２、４３、４４の電圧降下が直接トランジスタＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５に影響するので、出力電流が一定しない。
【００３５】
このように、実施例１の構成では、低電圧で動作可能であり、かつ出力電流が安定するという効果を達成することができる。この効果は、低電圧カスコードミラーにおいて特に有益である。
【実施例２】
【００３６】
図６は、実施例２の電流出力型ＤＡ変換器５０の構成を示す図である。実施例２では、ダミーのアナログスイッチＡＳＷ３を含むダミー回路５１を接続することにより、アナログスイッチＡＳＷ１、ＡＳＷ２による電圧降下の影響を排除する。
【００３７】
カレントミラー回路５５において、理想的には、ミラー回路３１−１のカスコード側トランジスタＴ５のゲート電位と、ミラー回路３１−２のカスコード側トランジスタＴ７のゲート電位は、電流源１１のトランジスタＴ３のゲート電位と等しくなければならない。Ｔ１により生成されたＴ３のゲート電位を、Ｔ５、Ｔ７に反映させて飽和領域で動作させる必要があるからである。
【００３８】
しかし、アナログスイッチＡＳＷ１、ＡＳＷ２をＭＯＳトランジスタで構成した場合、各トランジスタのソース−ドレイン間で電圧降下が生じることは否定できない。実施例１の構成では、アナログスイッチＡＳＷ１、ＡＳＷ２の電圧降下により、トランジスタＴ５、Ｔ７のゲート電位が、Ｔ３のゲート電位と異なる可能性があった。Ｔ５、Ｔ７のゲート電位が変わると、電流を決定するトランジスタＴ４、Ｔ６のドレイン電位も、トランジスタＴ２のドレイン電位と異なってくる。このドレイン電流の変動により電流精度が劣化するおそれがある。
【００３９】
そこで、実施例２ではダミー回路５１を用いて、アナログスイッチＡＳＷ１、ＡＳＷ２による電圧降下の影響を排除する。ダミー回路５１は、ダミーアナログスイッチＡＳＷ３とダミートランジスタＴ１０を含み、パワーダウン回路２１−１、２１−２と並列に接続される。ダミートランジスタＴ１０のソースはａＶｄｄに接続され、ドレインはダミーアナログスイッチＡＳＷ３に接続される。ダミートランジスタＴ１０とダミーアナログスイッチＡＳＷ３の中間ノードが、電流源１１のトランジスタＴ３のゲートに接続される。ダミー回路５１には、デジタル入力信号ＰＤ１、ＰＤ２と同じタイミングでダミー信号が入力される。
【００４０】
Ｔｒ３のゲートは、ダミーアナログスイッチＡＳＷ３を介してトランジスタＴ１のドレインに接続される。ダミーアナログスイッチＡＳＷ３は、アナログスイッチＡＳＷ１、ＡＳＷ２と同じ大きさのソース−ドレイン間電位差を生じさせる。
【００４１】
ダミーアナログスイッチＡＳＷ３の制御端子とトランジスタＴ１０のゲートには、常にＨｉｇｈが入力される。ダミー信号が入力されると、ダミーアナログスイッチＡＳＷ３はオンになり、Ｔ１０はオフになる。Ｔ３のゲートには、Ｔ１のドレイン電位からダミーアナログスイッチＡＳＷ３の電圧シフト分が差し引かれた電位がかかる。
【００４２】
パワーダウン回路２１−１に供給されるデジタル入力信号ＰＤ１がＨｉｇｈの場合、アナログスイッチＡＳＷ１がオンになり、Ｔ１のドレイン電位がＴ５のゲートにかかるが、アナログスイッチＡＳＷ１に生じる電圧降下分だけ差し引かれた電位がＴ５のゲートにかかる。同じだけの電圧降下がダミーアナログスイッチＡＳＷ３により生じているので、Ｔ５のゲート電位は、Ｔ３のゲート電位と等しくなる。同様のことが、パワーダウン回路２１−２のアナログスイッチＡＳＷ２とトランジスタＴ７にも当てはまる。
【００４３】
Ｔ３のゲート電位と、Ｔ５、Ｔ７のゲート電位は等しい必要があるが、必ずしもＴ１のドレイン電位と等しい必要はない。Ｔ３とＴ５、Ｔ７のゲート電位が等しくなると、Ｔ２のドレイン電位と、Ｔ４、Ｔ６のドレイン電位も等しくなる。これによりミラー回路３１−１、３１−２に流れる電流が安定し、電流精度が向上する。
【００４４】
図７は、実施例２の構成の効果を従来方式３のアナログスイッチと比較して示すグラフである。図３の従来方式３の回路では、アナログスイッチ４１、４２、４３、４４における電圧降下が、直接トランジスタＴｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５に流れる電流に影響する。このため、図７に示すように、アナログスイッチによる電圧降下がそのまま出力電流の低下につながる。
【００４５】
これに対して、実施例２の回路では、アナログスイッチＡＳＷ１、ＡＳＷ２に電圧降下が生じたとしても、ダミーアナログスイッチＡＳＷ３の存在により、Ｔ５、Ｔ７のゲート電位は、Ｔ３のゲート電位と同じレベルに維持されている。したがって、Ｔ４、Ｔ６のドレイン電位が安定し、図７の実線で示すように、安定した電流出力を得ることができる。
【実施例３】
【００４６】
実施例３では、実施例１の電流出力型ＤＡ変換器１０と同様の構成で、電流源の構成を変える。実施例１と同じ構成要素には同じ符合を付して重複する説明を省略する。
【００４７】
ＤＡ変換器６０のカレントミラー回路６５の電流源６１は、トランジスタＴ１１と、Ｔ１２を含む。トランジスタＴ１１のソースはａＶｄｄに接続され、ドレインは、Ｔ１２のソースに接続される。Ｔ１１のゲートはそのドレインに接続される。Ｔ１２のゲートはそのドレインに接続される。これにより、Ｔ１１のソースとＴ１２のドレインの間の電圧を小さくすることができる。
【００４８】
Ｔ１１のゲート電位は、ミラー回路３１−１のトランジスタＴ４のゲートと、ミラー回路３１−２のトランジスタＴ６のゲートに接続されて、電流ｉ１が所定のミラー比でコピーされる。トランジスタＴ１２のドレイン電位は、アナログスイッチＡＳＷ１を介してミラー回路のトランジスタＴ５のゲートに接続され、アナログスイッチＡＳＷ２を介してミラー回路のトランジスタＴ７のゲートに接続される。
【００４９】
デジタル入力信号ＰＤ１がＨｉｇｈのときにＴ１２のドレイン電位が、Ｔ５のゲートに印加されて電流ｉ３が流れる。同様に、デジタル入力信号ＰＤ１がＨｉｇｈのときにＴ１２のドレイン電位が、Ｔ７のゲートに印加されて電流ｉ４が流れる。アナログスイッチＡＳＷ１、ＡＳＷ２の存在により、ミラー回路３１−１、３１−２のトランジスタＴ５、Ｔ７がゲートスイッチとしても機能するので、追加スイッチによる電圧降下がないことは実施例１、２と同様である。また及びＴ５、Ｔ７によりＴ４、Ｔ６のドレイン電位が固定されてドレイン電流の変動が抑制されることも実施例１、２と同様である。
【００５０】
実施例３の回路に、実施例２のダミー回路を組み合わせても良い。電流源１１に並列接続されるミラー回路３１とパワーダウン回路２１の数は、２つに限定されない。電流電圧変換回路は任意の構成を採用することができる。
【００５１】
以上の説明に対し、以下の付記を提示する。
（付記１）
基準電流を所定のミラー比で複製する第１トランジスタと、前記第１トランジスタにカスコード接続される第２トランジスタとを含むミラー回路と、
前記第２トランジスタのゲートに接続され、外部からの入力されるデジタル入力信号によってオン・オフ制御されるアナログスイッチと、
を含むことを特徴とするデジタル−アナログ変換器。
（付記２）
前記基準電流の生成に用いられる第３トランジスタ、
をさらに含み、前記第２トランジスタのゲートは、前記アナログスイッチを介して前記第３トランジスタのゲートに接続されていることを特徴とする付記１に記載のデジタル−アナログ変換器。
（付記３）
前記第３トランジスタのゲート電位を生成するための第４トランジスタ、
をさらに含み、
前記第２トランジスタのゲートは、前記第４トランジスタのドレイン電位に接続されていることを特徴とする付記２に記載のデジタル−アナログ変換器。
（付記４）
前記第３トランジスタのゲートと前記第４トランジスタのドレインの間に接続され、制御端子にて高電位信号を受け取るダミーアナログスイッチ、
をさらに含むことを特徴とする付記３に記載のデジタル−アナログ変換器。
（付記５）
前記アナログスイッチは、前記デジタル入力信号が高電位のときにオンして、前記第２トランジスタを導通することを特徴とする付記１に記載のデジタル−アナログ変換器。
（付記６）
前記アナログスイッチは、前記デジタル入力信号が低電位のときにオフになり、前記第２トランジスタをパワーダウンすることを特徴とする付記１に記載のデジタル−アナログ変換器。
（付記７）
前記アナログスイッチは、前記デジタル入力信号が高電位のときにオンして、前記第２トランジスタのゲートに前記第４トランジスタのドレイン電位を印加することを特徴とする付記３に記載のデジタル−アナログ変換器。
（付記８）
前記第３トランジスタに直列接続されて前記基準電流を生成する第５トランジスタ、
をさらに含み、
前記第１トランジスタのゲートは、前記第５トランジスタのゲートに接続されていることを特徴とする付記３に記載のデジタル−アナログ変換器。
（付記９）
前記第２トランジスタのゲートと前記アナログスイッチとに接続され、前記デジタル入力信号を受け取る第６トランジスタ、
をさらに含み、前記第６トランジスタは、前記デジタル入力信号が高電位のときにオフになることを特徴とする付記１に記載のデジタル−アナログ変換器。
（付記１０）
前記アナログスイッチと前記第６トランジスタの中間ノードが前記第２トランジスタのゲートに接続され、前記デジタル入力信号は前記第６トランジスタのゲートに印加されることを特徴とする付記９に記載のデジタルアナログ変換器。
（付記１１）
前記ミラー回路と前記アナログスイッチの組み合わせが２以上並列に接続されていることを特徴とする付記１に記載のデジタル−アナログ変換器。
（付記１２）
前記２以上のミラー回路から出力される電流の総和を電圧に変換する電流電圧変換回路、
をさらに含むことを特徴とする付記１１に記載のデジタル−アナログ変換器。
（付記１３）
基準電流を所定のミラー比で複製する第１トランジスタと、
前記第１トランジスタにカスコード接続される第２トランジスタと、
前記第２トランジスタのゲートに接続され、外部から入力される信号によってオン・オフ制御されるとともに、前記第２トランジスタのオン・オフを制御するアナログスイッチと、を含むことを特徴とする半導体集積回路。
【符号の説明】
【００５２】
１０、５０、６０  ＤＡ変換器
１１、６１  電流源
１５、５５、６５  カレントミラー回路
２１−１、２１−２  パワーダウン回路
３１−１、３１−２  ミラー回路
４１  電流電圧変換回路
５１  ダミー回路
ＡＳＷ１、ＡＳＷ２  アナログスイッチ
ＡＳＷ３  ダミーアナログスイッチ
Ｔ１〜Ｔ１２  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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