(57)【特許請求の範囲】
【請求項１】
クロック信号による被測定信号と、クロック信号による基準信号とを動作クロックとしてそれぞれ正弦波電圧信号（ｕ１（ｔ），ｕ２（ｔ））を出力する１組の正弦波生成部（４ａ，４ｂ）と、
前記２つの正弦波電圧信号を一定周期でサンプリングして得られる系列（ｕ１（ｎ），ｕ２（ｎ））間の瞬時位相の差に基づく時間差系列（ｘ（ｎ））を出力する位相復調部（６）と、
前記時間差系列に基づいてワンダ量を計算するワンダ計算部（９）と、
予め設定される前記被測定信号の公称周波数と前記基準信号の公称周波数とに基づき、規定の出力周波数（ｆ０）に最も近づく周波数チューニング・ワード（ＦＴＷ１，ＦＴＷ２）を前記１組の正弦波生成部に設定して前記２つの正弦波電圧信号の出力周波数を制御して回路雑音に起因する測定誤差を抑圧するとともに、前記周波数チューニング・ワードの設定に基づく前記正弦波電圧信号（ｕ１（ｔ），ｕ２（ｔ））の出力周波数の差を周波数オフセット（Δｆ）として算出する制御部（８）と、
前記周波数オフセットを用いて前記位相復調部から出力される時間差系列を補正し、前記周波数オフセットに起因する測定誤差を抑圧する周波数オフセット補正部（７）とを備えたことを特徴とするワンダ測定装置。
【請求項２】
クロック信号による被測定信号と、クロック信号による基準信号とを動作クロックとしてそれぞれ正弦波電圧信号（ｕ１（ｔ），ｕ２（ｔ））を出力するステップと、
前記２つの正弦波電圧信号を一定周期でサンプリングして得られる系列（ｕ１（ｎ），ｕ２（ｎ））間の瞬時位相の差に基づく時間差系列（ｘ（ｎ））を出力するステップと、
前記時間差系列に基づいてワンダ量を計算するステップと、
予め設定される前記被測定信号の公称周波数と前記基準信号の公称周波数とに基づき、規定の出力周波数（ｆ０）に最も近づく周波数チューニング・ワード（ＦＴＷ１，ＦＴＷ２）を設定して前記２つの正弦波電圧信号の出力周波数を制御し、回路雑音に起因する測定誤差を抑圧するステップと、
前記周波数チューニング・ワードの設定に基づく前記２つの正弦波電圧信号の出力周波数の差を周波数オフセット（Δｆ）として算出するステップと、
前記周波数オフセットを用いて前記時間差系列を補正し、前記周波数オフセットに起因する測定誤差を抑圧するステップとを含むことを特徴とするワンダ測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス状の被測定信号のパルス間隔の変動（ゆれ）のうち、特に長期位相変動であるワンダを測定するワンダ測定装置及びワンダ測定方法に関する。
【背景技術】
【０００２】
例えばＳＤＨ／ＳＯＮＥＴやＯＴＮと呼ばれる長距離伝送方式では、同期式が広く使用されている。そして、系全体が同期している通信ネットワークにおいて、同期式変換器や伝送装置から出力される信号（データやクロック）を被測定信号とし、この被測定信号のワンダを測定するワンダ測定装置が知られている。
【０００３】
図５は特許文献１に開示されるジッタ／ワンダ解析装置の概略構成を示すブロック図である。なお、図５では、特許文献１の図１における測定信号生成回路、連続周期測定回路、バッファメモリをまとめてタイムインターバルカウンタ５３として図示している。
【０００４】
図５のジッタ／ワンダ解析装置５１では、異なる周波数の入力信号（被測定信号、基準信号）をそれぞれ分周器５２（５２ａ，５２ｂ）で分周し、一組の同一周波数を持つクロック信号（又は繰り返しパルス信号）に変換している。この変換後の周波数は、８ｋＨｚや４ｋＨｚが使用されることが多い。その理由は、ＳＤＨ／ＳＯＮＥＴやＯＴＮに使用される伝送レートや基準信号の周波数が必ず８ｋＨｚの倍数で表されるためである。
【０００５】
なお、ワンダは、１０Ｈｚ以下の位相変動成分と一般的に定義されているため、８ｋＨｚや４ｋＨｚに分周しても検出可能である。
【０００６】
そして、タイムインターバルカウンタ５３は、一組の同一周波数を持つクロック信号が入力されると、両者の時間差系列ｘ（ｎ）をワンダ計算部５４に出力する。その後、ワンダ計算部５４は、タイムインターバルカウンタ５３からのｘ（ｎ）を用いて、ＭＴＩＥやＴＤＥＶと呼ばれるワンダ量を計算し、この計算した結果が表示部５５に表示される。
【０００７】
ところで、被測定信号と基準信号をそれぞれ分周器５２ａ，５２ｂで分周した際、両者を同一周波数にしないと、タイムインターバルカウンタ５３で測定される時間差系列ｘ（ｎ）には、周波数差（オフセット周波数）に起因する測定誤差が加算されてしまう。
【０００８】
タイムインターバルカウンタ５３には、様々な回路方式があるが、基本的には、基準信号に対する被測定信号の時間差変動を測るため、入力信号間のパルスの時間差を一定間隔で測定している。そして、この入力信号間のパルスの時間差と位相差は、φ（ｔ）＝２πｆ０×ｘ（ｔ）…式（１）を用いて相互に変換可能である。
【０００９】
上記式（１）において、φ（ｔ）は時刻ｔにおける瞬時位相差（単位はラジアン）、ｘ（ｔ）は時刻ｔにおける時間差、ｆ０は入力信号周波数であり、連続量ｘ（ｔ）を一定間隔のサンプル系列で表したものがｘ（ｎ）（ｎ＝０，１，２，・・・）である。
【００１０】
なお、タイムインターバルカウンタ５３については、本発明とは直接関係ないので、ここでは詳説しない（具体的には、特許文献１を参照）。
【００１１】
ところで、ＩＴＵ−Ｔ等で規定されるＳＤＨ／ＳＯＮＥＴ伝送装置のワンダは、一般的にｎｓ（ナノ秒）オーダーで表される。このため、特許文献１の方式を採用したタイムインターバルカウンタは、その１／１０である０．１ｎｓ程度の測定精度を持たなければならない。
【００１２】
仮に、０．１ｎｓの時間分解能のタイムインターバルカウンタ５３を実現するためには、入力信号間のパルスの時間差を一定間隔でカウントする単純なカウンタ方式では、１０ＧＨｚのカウンタが必要になる。しかし、そのような動作で複雑な回路を動作させるのは難しく、部品コストも増大するという課題がある。
【００１３】
このため、特許文献１に開示されるように、カウンタ周波数には１００ＭＨｚを使用して１０ｎｓの分解能で時間計測をする一方、それ以上の時間精度を得るために、端数時間電圧変換器（特許文献１の図１４）を用いて、時間分解能を向上させている。
【００１４】
このように、タイムインターバルカウンタ５３は、論理回路だけで実現することができず、端数時間電圧変換器のようなアナログ回路が必要になる。その結果、回路を小型化できず、またアナログ回路の部品ばらつきを補正するために、校正手段が別途必要になるという課題が生じる。
【００１５】
図６は特許文献２に開示される周波数安定度測定装置の概略構成を示すブロック図である。なお、図６では、特許文献１の図５における第１のＨＰＦ、第２のＨＰＦ、第１の９０度移相器、第２の９０度移相器、演算回路、移送検波器を位相復調部、ワンダ計算部として図示している。
【００１６】
図６の測定装置６１では、入力信号として、同一又は異なる周波数の正弦波信号Ｓ１（ｔ），Ｓ２（ｔ）を入力し、周波数変換部６２により、同一周波数の正弦波電圧ｕ１（ｔ），ｕ２（ｔ）信号に変換している。ＡＤＣ（Ａ／Ｄ変換器）６３（６３ａ，６３ｂ）では、周波数変換部６２からの２つの正弦波信号ｕ１（ｔ），ｕ２（ｔ）を一定周期でサンプリングし、系列ｕ１（ｎ），ｕ２（ｎ）（ｎ＝０，１，２，・・・）として出力する。そして、位相復調部６４では、ＡＤＣ６３ａ，６３ｂからのｕ１（ｎ），ｕ２（ｎ）間の瞬時位相の差φ（ｎ）を位相復調方式によって検出している。位相復調方式は、例えば特許文献２が従来技術として挙げている直交検波方式（特許文献２の図１０）でも良いし、特許文献２に開示される方式でも良い。そして、位相復調部６４は、瞬時位相の差φ（ｎ）から時間差系列ｘ（ｎ）をｘ（ｎ）＝φ（ｎ）／２πｆ０…式（２）を用いて算出している。但し、ｆ０はＡＤＣの入力周波数である。そして、ワンダ計算部６５は、位相復調部６４からのｘ（ｎ）を用いて、ＭＴＩＥやＴＤＥＶと呼ばれるワンダ量を計算し、この計算した結果が表示部６６に表示される。
【００１７】
この特許文献２の測定装置６１の特徴は、周波数変換部６２以降が、市販の低速ＡＤＣとプロセッサで実現可能な演算回路だけで構築できる点にある。つまり、前述したタイムインターバルカウンタ５３のような校正を必要とするアナログ回路が不要である。また、回路の動作速度も数１０ｋ〜数１００ｋＨｚ程度となるため、タイムインターバルカウンタ５３のような高速動作する回路が不要であり、回路に高額な高周波部品を使用せずに済む。
【００１８】
ところで、特許文献２では、周波数変換部６２として、（ａ）ミキサ方式、（ｂ）分周器方式、（ｃ）ＰＬＬ方式の３つの方式を挙げている。
【００１９】
図７（ａ），（ｂ），（ｃ）は上記３つの方式による周波数変換部６２（６２Ａ，６２Ｂ，６２Ｃ）の各構成例を示している。図７（ａ）はミキサ方式の周波数変換部６２Ａの構成例を示している。図７（ａ）のミキサ方式の周波数変換部６２Ａは、被測定信号Ｓ１（ｔ）の周波数ｆ１と基準信号Ｓ２（ｔ）の周波数ｆ２が等しい場合（ｆ１≒ｆ２）に使用される方式であり、最も高精度な測定が実現できる。
【００２０】
すなわち、被測定信号Ｓ１（ｔ）の周波数ｆ１と基準信号Ｓ２（ｔ）の周波数ｆ２が等しい場合、ローカル発振器６２ａが持つ固有の位相変動成分に起因する時間誤差成分は、ＬＰＦ（ローパスフィルタ）６２ｂ，６２ｂから出力される正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）に等しく含まれる。このため、後段の演算過程において上記時間誤差成分を相殺することができる。また、被測定信号Ｓ１（ｔ）と基準信号Ｓ２（ｔ）との間の時間差ｘ（ｔ）は、ミキサ６２ｃ，６２ｃによって周波数変換比だけ増幅される。
【００２１】
これらの結果、図７（ａ）のミキサ方式の周波数変換部６２Ａによれば、時間差ｘ（ｎ）の測定精度が大幅に向上する。しかしながら、被測定信号Ｓ１（ｔ）の周波数ｆ１と基準信号Ｓ２（ｔ）の周波数ｆ２が異なる場合（ｆ１≠ｆ２）は使用できないという課題がある。
【００２２】
図７（ｂ）の分周器方式の周波数変換部６２Ｂは、２つの分周器６２ｄ，６２ｄの分周比を異なる値に設定すれば、被測定信号Ｓ１（ｔ）の周波数ｆ１と基準信号Ｓ２（ｎ）の周波数ｆ２が異なる場合（ｆ１≠ｆ２）であっても、正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）の周波数を等しくできる。なお、特許文献２の図７には示されていないが、通常、分周器から出力される信号は矩形波のため、図７（ｂ）に示すようなＬＰＦ（又はＢＰＦ）６２ｅ，６２ｅを介して正弦波に変換することが必要である。
【００２３】
ところで、先述のように、本発明で対象とする被測定信号は、ＩＴＵ−Ｔで定められた伝送レートが８ｋＨｚの倍数であるため、被測定信号Ｓ１（ｔ）の周波数ｆ１と基準信号Ｓ２（ｔ）の周波数ｆ２の最大公約数が８ｋＨｚになることが多い。この結果、正弦波電圧信号ｕ１（ｔ）とｕ２（ｔ）の周波数は８ｋＨｚや、８ＫＨｚの整数分の１（４ｋＨｚ、２ｋＨｚ）が適している。
【００２４】
図７（ｃ）のＰＬＬ方式の周波数変換部６２Ｃは、被測定信号Ｓ１（ｔ）の周波数ｆ１と基準信号Ｓ２（ｔ）の周波数ｆ２が等しい場合（ｆ１＝ｆ２）、異なる場合（ｆ１≠ｆ２）の何れの場合であっても、高精度の測定には向いていない。その理由は、ＰＬＬ６２ｆ，６２ｆに使用されているＶＣＯ６２ｇ，６２ｇがそれぞれ固有の位相雑音（位相変動）を持っており、その差分が測定誤差になってしまうためである。
【００２５】
以上の結果、被測定信号Ｓ１（ｔ）と基準信号Ｓ２（ｔ）の周波数ｆ１≠ｆ２の条件下では、図７（ｂ）の分周器方式の周波数変換部６２Ｂが有効である。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特開平７−８３９８０号公報
【特許文献２】特許第３８４５５７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
しかしながら、上述した図７（ｂ）の分周器方式の周波数変換部６２Ｂを用いた構成では、０．１ｎｓの測定精度を実現する上で問題点がある。
【００２８】
例えば、正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）の周波数が８ｋＨｚとなるように分周器の分周比を設定した場合、ＡＤＣのサンプリングレートは、サンプリング定理から２倍の１６ｋサンプル／ｓ以上であれば良い。このような比較的低速なＡＤＣであれば、現在２４ｂｉｔ分解能のＡＤＣが市販されている。
【００２９】
但し、２４ｂｉｔのＡＤＣと言っても、ＡＤＣ内部の回路雑音等の影響によって、実質的な分解能（ＥＮＯＢ）は１９ｂｉｔ程度であることが多い。
【００３０】
この実質的な分解能ＥＮＯＢから求まる正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）の信号対雑音比（ＳＮＲ）に起因する測定装置のｘ（ｎ）に対する測定誤差を、ＳＮＲ＝６．０２×ＥＮＯＢ＋１．７６［ｄＢ］、測定誤差ε＝１／（２πｆ０×１０SNR/20）［ｓ］（実効値）…式（３）から概算することができる。
【００３１】
例えばＥＮＯＢ＝１９［ｂｉｔ］の時、ＳＮＲ≒１１６［ｄＢ］、ε≒３１［ｐｓ］（実効値）となる。誤差ε＝３１［ｐｓ］は実効値のため、そのｐｅａｋ−ｔｏ−ｐｅａｋ値は、ＡＤＣの内部ノイズがガウシアンノイズだと仮定すると、実効値の１０〜１４倍程度になる。すなわち、３１×１４＝４３４ｐｓ（＝０．４３４ｎｓ）。これでは、０．１ｎｓの精度を実現できない。
【００３２】
上述した式（３）に基づくと、測定精度を向上させるには、ＡＤＣのＳＮＲを向上させるか、正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）の周波数ｆ０を高くするかのどちらかである。
【００３３】
まず、ＡＤＣのＳＮＲを向上させるには、例えば２M 個のＡＤＣを用いてその出力を加算平均すれば、原理的に３×Ｍ［ｄＢ］だけＳＮＲが向上する。仮にＭ＝４として、１６個のＡＤＣの出力を加算すれば、ＳＮＲは１２ｄＢ向上する。この結果、εは１／４倍になって０．１ｎｓ程度になる。但し、この場合、ＡＤＣが１６×２ｃｈ＝３２個となって、回路規模が増大するという課題がある。
【００３４】
これに対し、周波数ｆ０を高くする方法は、前述した図７（ｃ）の分周器方式を用いる方法では難しい。これは、前述のように、被測定信号Ｓ１（ｔ）の周波数ｆ１と基準信号Ｓ２（ｔ）の周波数ｆ２の公約数が８ｋＨｚ以上にならない場合があるためである。
【００３５】
例えば、ＳＤＨのＳＴＭ−２５６で規定されている伝送レートは、３９．８１３１２Ｇｂｐｓであり、このデータ信号から変換されたクロック信号（３９．８１３１２ＧＨｚ）を被測定信号とし、ＳＤＨで広く使用されている同期クロック（１．５４４ＭＨｚ）を基準信号とした場合、３９．８１３１２ＧＨｚ÷４９７６６４０＝８．０ｋＨｚ、１．５４４ＭＨｚ÷１９３＝８．０ｋＨｚとなり、これらの周波数の最大公約数は８ｋＨｚである。
【００３６】
したがって、分周器による分周後の周波数ｆ０を同一にする場合、ｆ０を８ｋＨｚ以上にできない。
【００３７】
そこで、周波数ｆ０を高くするため、分周器による分周後の周波数を同一にしない場合を考えると、例えば分周後の周波数として、被測定信号：３．９８１３１２ＧＨｚ÷４９７６６４＝８０．０ｋＨｚ、基準信号：１．５４４ＭＨｚ÷１９≒８１．２６３１５７８９ｋＨｚとし、８０ｋＨｚ前後になるようにする。
【００３８】
この場合、ｆ０は約８０ｋＨｚなので、測定装置のＳＮＲに起因する測定誤差は先の例の１０倍向上して、約０．０４ｎｓとなり、目標の精度０．１ｎｓを満足する。その反面、分周後の周波数の差（周波数オフセット）に起因する測定誤差が新たに発生するという課題がある。
【００３９】
ここで、分周器による分周後の周波数に差がない場合、検出される時間差ｘ（ｎ）は、図８（ａ）に示すように、長時間測定してもその値が発散しない。これに対し、分周後の周波数に差がある場合は、図８（ｂ）に示すように、測定時間とともにｘ（ｎ）の値が増大または減少する（最終的には、経過時間とともに、＋∞または−∞に発散する）。
【００４０】
そして、ｘ（ｎ）の値が大きくなると、ｘ（ｎ）の数値精度（ビット数）の制限から、やがてアンダーフローが生じて、測定対象であるｘ（ｎ）の測定分解能が悪化する。
【００４１】
例えば前述したように、分周後に１ｋＨｚ程度の周波数オフセットがある場合、周波数オフセットに起因する測定誤差は、経過時間ｔ（ｓ）とともに、（１ｋ／８０ｋ）×ｔの割合で増加する。この測定誤差は予測可能であるから、経過時間ｔとともに差し引けば良い。但し、ここで注意すべきことは、要求される精度０．１ｎｓに対して、差し引く誤差が極めて大きい（ｔ＝１００００ｓの時、１２５ｓ）ので、ｘ（ｎ）がアンダーフローを生じずに０．１ｎｓ精度を維持するためにはｘ（ｎ）のビット幅として４１ｂｉｔ程度必要になる。
【００４２】
ところが、ワンダ計算部をＦＰＧＡやＤＳＰ等で構成した場合には、ハードウェアのリソースの都合上、ビット幅には制限があり、測定時間を短く制限するか、測定精度の悪化を許容する必要が生じる。
【００４３】
そこで、本発明は上記問題点に鑑みてなされたものであって、簡単な回路構成で高精度なワンダ測定が行えるワンダ測定装置及びワンダ測定方法を提供することを目的としている。
【課題を解決するための手段】
【００４４】
上記目的を達成するため、本発明の請求項１に記載されたワンダ測定装置は、クロック信号による被測定信号と、クロック信号による基準信号とを動作クロックとしてそれぞれ正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）を出力する１組の正弦波生成部４ａ，４ｂと、
前記２つの正弦波電圧信号を一定周期でサンプリングして得られる系列ｕ１（ｎ），ｕ２（ｎ）間の瞬時位相の差に基づく時間差系列ｘ（ｎ）を出力する位相復調部６と、
前記時間差系列に基づいてワンダ量を計算するワンダ計算部９と、
予め設定される前記被測定信号の公称周波数と前記基準信号の公称周波数とに基づき、規定の出力周波数ｆ０に最も近づく周波数チューニング・ワードＦＴＷ１，ＦＴＷ２を前記１組の正弦波生成部に設定して前記２つの正弦波電圧信号の出力周波数を制御し、回路雑音に起因する測定誤差を抑圧するとともに、前記周波数チューニング・ワードの設定に基づく前記正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）の出力周波数の差を周波数オフセットΔｆとして算出する制御部８と、
前記周波数オフセットを用いて前記位相復調部から出力される時間差系列を補正し、前記周波数オフセットに起因する測定誤差を抑圧する周波数オフセット補正部７とを備えたことを特徴とする。
【００４６】
請求項３に記載されたワンダ測定方法は、クロック信号による被測定信号と、クロック信号による基準信号とを動作クロックとしてそれぞれ正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）を出力するステップと、
前記２つの正弦波電圧信号を一定周期でサンプリングして得られる系列ｕ１（ｎ），ｕ２（ｎ）間の瞬時位相の差に基づく時間差系列ｘ（ｎ）を出力するステップと、
前記時間差系列に基づいてワンダ量を計算するステップと、
予め設定される前記被測定信号の公称周波数と前記基準信号の公称周波数とに基づき、規定の出力周波数ｆ０に最も近づく周波数チューニング・ワードＦＴＷ１，ＦＴＷ２を設定して前記２つの正弦波電圧信号の出力周波数を制御し、回路雑音に起因する測定誤差を抑圧するステップと、
前記周波数チューニング・ワードの設定に基づく前記２つの正弦波電圧信号の出力周波数の差を周波数オフセットΔｆとして算出するステップと、
前記周波数オフセットを用いて前記時間差系列を補正し、前記周波数オフセットに起因する測定誤差を抑圧するステップとを含むことを特徴とする。
【発明の効果】
【００４８】
本発明によれば、特許文献１のタイムインターバルカウンタのような複雑で校正が必要となる高速アナログ回路を必要とせず、簡単な回路構成で回路雑音に起因する測定誤差を抑圧して高精度なワンダ測定を行うことができる。
【００４９】
また、予測可能な周波数オフセットΔｆに起因する測定誤差を後段の周波数オフセット補正部で除去することができる。その際、正弦波生成部としてＤＤＳを用いたことにより、周波数オフセットΔｆに起因する測定誤差は、従来の分周器方式よりも大幅に小さくなり、演算回路は少ないリソースで実現することができる。その結果、簡単な構成で高精度のワンダ測定装置を実現することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明に係るワンダ測定装置のブロック構成図である。
【図２】本発明に係るワンダ測定装置の概要を示すブロック図である。
【図３】本発明に係るワンダ測定装置のクロック再生器の内部構成の一例を示す図である。
【図４】（ａ），（ｂ）  本発明に係るワンダ測定装置の正弦波生成部の内部構成の各例を示す図である。
【図５】特許文献１に開示されるジッタ／ワンダ解析装置の概略ブロック構成図である。
【図６】特許文献２に開示される周波数安定度測定装置の概略ブロック構成図である。
【図７】（ａ）〜（ｃ）  特許文献２の周波数変換部の内部構成の各例を示す図である。
【図８】（ａ），（ｂ）  分周後の周波数に差がない場合とある場合にそれぞれ検出される時間差の特性の一例を示す図である。
【発明を実施するための形態】
【００５１】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。尚、この実施の形態によりこの発明が限定されるものではなく、この形態に基づいて当業者などによりなされる実施可能な他の形態、実施例及び運用技術などはすべて本発明の範疇に含まれる。
【００５２】
図１は本発明に係るワンダ測定装置のブロック構成図、図２は本発明に係るワンダ測定装置の概要を示すブロック図、図３は本発明に係るワンダ測定装置のクロック再生器の内部構成の一例を示す図、図４（ａ），（ｂ）は本発明に係るワンダ測定装置の正弦波生成部の内部構成の各例を示す図である。
【００５３】
図２に示すように、本発明に係るワンダ測定装置１は、例えば同期式変換器や伝送装置などの測定対象物Ｗから出力されるデータ信号やクロック信号による被測定信号と、基準信号とを入力として、被測定信号のワンダを測定するものである。
【００５４】
なお、ＩＴＵ−Ｔ勧告では、クロック信号やデータ信号による被測定信号に含まれる成分のうち、１０Ｈｚ以上の位相変動成分をジッタと定義し、１０Ｈｚ以下の位相変動成分をワンダと定義してそれぞれを区別している。
【００５５】
また、本発明に係るワンダ測定装置に入力される被測定信号としては、具体的に、１．５４４ＭＨｚ、２．０４８ＭＨｚ、５ＭＨｚ、１０ＭＨｚの電気信号によるクロック信号の他、２．５Ｇｂｐｓ、１０Ｇｂｐｓ、４０Ｇｂｐｓ、４３Ｇｂｐｓなどの光信号によるＮＲＺデータ信号やＲＺデータ信号などがある。以下、本発明に係るワンダ測定装置の構成について説明する。
【００５６】
図１に示すように、本例のワンダ測定装置１は、クロック再生器２、分周器３、正弦波生成部４、Ａ／Ｄ変換部５、位相復調部６、周波数オフセット補正部７、制御部８、ワンダ計算部９、表示部１０を備えて概略構成される。
【００５７】
クロック再生器２は、測定対象物Ｗからの被測定信号がＮＲＺ式やＲＺ式などのデータ信号の場合、このデータ信号を一定周期のクロック信号に変換している。具体的に、例えば４０Ｇｂｐｓのデータ信号が被測定信号として測定対象物Ｗから入力されると、この４０Ｇｂｐｓのデータ信号を４０ＧＨｚのクロック信号に変換している。
【００５８】
クロック再生器２は、例えばＢＰＦ方式の構成を採用することができる。ＢＰＦ方式のクロック再生器２は、図３に示すように、遅延回路２ａ、排他的論理回路（ＸＯＲ）２ｂ、バンドパスフィルタ（ＢＰＦ）２ｃを備えて概略構成される。このクロック再生器２では、遅延回路２ａによって入力信号（被測定信号）を時間Δｘだけ遅延させて排他的論理回路２ｂに入力している。その際、Δｘは、最大入力ビットレートの逆数の１／２以下にする。排他的論理回路２ｂには、被測定信号と、この被測定信号を遅延回路２ａによりΔｘだけ遅延した遅延信号とが入力され、両信号の位相がずれた箇所だけ信号として出力される。この排他的論理回路２ｂの出力には、ビットレート相当の周波数の基本波成分が含まれるので、この基本波成分を後段のバンドパスフィルタ２ｃで抽出している。この際、バンドパスフィルタ２ｃの通過帯域は、測定対象となるワンダの周波数成分よりも十分に広くする。
【００５９】
なお、被測定信号は、クロック信号の場合、クロック再生器２に入力されず、後段の分周器３にバイパスされる。また、被測定信号は、光信号の場合、クロック再生器２の前段に光電変換器（不図示）が接続され、光信号から電気信号に変換される。
【００６０】
分周器３は、入力されるクロック信号の周波数を、後段の正弦波生成部４が動作可能な周波数まで分周して下げている。具体的に、分周器３に入力されるクロック信号の入力周波数が１００ＭＨｚ〜５０ＧＨｚの場合、正弦波生成部４の最大動作周波数が１ＧＨｚであれば、分周器３の分周比を１／６４に固定すれば、出力周波数が１．５６ＭＨｚ〜７８１ＭＨｚになり、常に正弦波生成部４を駆動できる周波数になる。
【００６１】
なお、正弦波生成部４が動作可能な周波数のクロック信号が被測定信号の場合には、分周器３に入力されず、後段の正弦波生成部４にバイパスされる。すなわち、正弦波生成部４が動作可能な周波数のクロック信号（電気信号）が被測定信号の場合には、クロック再生器２、分周器３、光電変換器を経由せず正弦波生成部４に直接入力される。
【００６２】
正弦波生成部４は、被測定信号側の第１正弦波生成部４ａと、基準信号側の第２正弦波生成部４ｂとを１組として構成される。第１正弦波生成部４ａは、分周器３側からのクロック信号（被測定信号）を動作クロックとし、正弦波電圧信号ｕ１（ｔ）を出力している。また、第２正弦波生成部４ｂは、基準信号を動作クロックとし、正弦波電圧信号ｕ２（ｔ）を出力している。
【００６３】
なお、基準信号は、ＳＤＨ／ＳＯＮＥＴで規定される高精度の周波数の信号である。基準信号は、具体的に、１．５４４ＭＨｚ、２．０４８ＭＨｚ、５ＭＨｚ、１０ＭＨｚの電気信号であることが多く、外部から入力される他、ワンダ測定装置１内部の水晶発振器による発振信号を用いることもできる。
【００６４】
第１正弦波生成部４ａ及び第２正弦波生成部４ｂは、それぞれの入力クロック周波数が異なっていても、互いにほぼ等しい周波数を出力するように、制御部８により周波数チューニング・ワード（ＦＴＷ）を設定して出力周波数ｆ０が制御される。
【００６５】
正弦波生成部４（４ａ，４ｂ）は、市販ＩＣのＤＤＳ(Direct Digital Synthesizer:ダイレクト・デジタル・シンセサイザ) やＦＰＧＡ(Field-Programmable Gate Array) とＤＡＣ(digital to analog converter：デジタルーアナログ変換回路) の組み合わせで構成することができる。市販ＩＣのＤＤＳで構成された正弦波生成部４として、例えばＦＴＷのビット数ｋ＝４８ｂｉｔの場合、ｆ０＝（ＦＴＷ／２k ）×ｆ１…式（４）から出力周波数ｆ０を設定することができる。なお、ＦＴＷは正の整数（１〜２48）である。
【００６６】
また、ＦＰＧＡとＤＡＣの組み合わせで構成された正弦波生成部４は、ＦＰＧＡ内部で正弦波系列を発生し、ＤＡＣで正弦波系列を電圧信号に変換している。この構成によれば、ＦＰＧＡの設計次第により、周波数チューニング・ワードＦＴＷのビット幅を４８ｂｉｔ以上に大きく設定することが可能である。
【００６７】
本例では、この正弦波生成部４（４ａ，４ｂ）の正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）の出力周波数を高くすることにより、回路雑音に起因する測定誤差を抑圧している。これにより、被測定信号と基準信号との２つの出力周波数の差（周波数オフセット）は、従来の分周器方式に比べて、大幅に小さくできる。
【００６８】
例えばＦＴＷのビット数ｋｂｉｔのＤＤＳを正弦波生成部４として用いた場合、入力クロック周波数ｆ１に対する出力周波数の分解能Δｆは、Δｆ＝ｆ１／２k である。この結果、周波数Δｆを高くしても、周波数オフセットに起因する測定誤差を大幅に小さくできる。
【００６９】
Ａ／Ｄ変換部５は、正弦波生成部４（４ａ，４ｂ）からの２つの正弦波電圧信号ｕ１（ｔ），ｕ２（ｔ）を一定周期でサンプリングし、系列ｕ１（ｎ），ｕ２（ｎ）（但し、ｎ＝０，１，２，・・・）として出力している。
【００７０】
位相復調部６は、Ａ／Ｄ変換部５からの系列ｕ１（ｎ），ｕ２（ｎ）間の瞬時位相の差φ（ｎ）を検出し、この検出した瞬時位相の差φ（ｎ）から時間差系列ｘ（ｎ）＝φ（ｎ）／２πｆ０（但し、ｆ０：Ａ／Ｄ変換部５の入力周波数）を算出している。
【００７１】
なお、位相復調部６は、例えば特許文献２に従来技術として図６に開示される直交検波方式や特許文献２の図６に開示される方式などを採用することができ、特に構成や方式が限定されるものではない。
【００７２】
周波数オフセット補正部７は、位相復調部６から入力される時間差系列ｘ（ｎ）を用いて、ワンダ測定装置１で発生する周波数オフセットΔｆ０に起因する測定誤差を減算除去して補正し、この補正した時間差系列ｘ’（ｎ）＝ｘ（ｎ）−（Δｆ０／ｆ０）×（ｎ／Ｆｓ）を出力している（但し、ｎ＝０，１，２，・・・）。なお、Ｆｓはｘ（ｎ）のサンプリングレートであり、Ａ／Ｄ変換部５のサンプリング周波数に等しい。また、Δｆ０は制御部８から入力される周波数オフセット量（数値パラメータ）である。
【００７３】
制御部８は、予め設定される被測定信号の公称周波数（ｆ１）と基準信号の公称周波数（ｆ２）に応じて、第１正弦波生成部４ａ及び第２正弦波生成部４ｂの出力周波数が規定の値に近づくように、第１正弦波生成部４ａ及び第２正弦波生成部４ｂにそれぞれＦＴＷ（周波数チューニング・ワード）を設定している。このＦＴＷの決定及び設定の手順については後述する。また、制御部８は、第１正弦波生成部４ａ及び第２正弦波生成部４ｂの出力周波数ｆ０（ｆ０’，ｆ０’’）から周波数オフセット量Δｆ０を算出し、この算出した周波数オフセット量Δｆ０を周波数オフセット補正部７に設定している。この周波数オフセット量Δｆ０の算出及び設定の手順については後述する。
【００７４】
ワンダ計算部９は、周波数オフセット補正部７により補正された時間差系列ｘ’（ｎ）を用いて、ＭＴＩＥ（マキシマムタイムインターバルエラー）、ＴＤＥＶ（タイムデビエーション）と呼ばれるワンダ量を計算している。
【００７５】
表示部１０は、例えば液晶表示器などで構成され、ワンダ計算部９によって計算されたワンダ量、すなわちＭＴＩＥやＴＤＥＶなどを表示している。
【００７６】
次に、上記のように構成されたワンダ測定装置１のワンダ測定方法の手順について説明する。
【００７７】
まず、ワンダ測定装置１を用いる装置使用者は、被測定信号の公称周波数ｆ１、基準信号の公称周波数ｆ２の値を制御部８に予め設定しておく。ワンダ測定の開始が指示されると、第１正弦波生成部４ａに被測定信号が入力され、第２正弦波生成部４ｂに基準信号が入力される。この際、被測定信号側の第１正弦波生成部４ａに入力される周波数は、分周器３の分周比をＮとすると、ｆ１／Ｎになる。
【００７８】
そして、制御部８は、第１正弦波生成部４ａから出力される周波数が、予め定められた第１正弦波生成部４ａの出力周波数ｆ０に最も近づくように、ＦＴＷ１＝［（ｆ０／ｆ１）×Ｎ×２k ］…式（５）を用いて第１正弦波生成部４ａの周波数チューニング・ワードＦＴＷ１を決定する。なお、ｆ０：正弦波生成部の出力周波数の理想値（装置側の都合で決めて良い値）、ｆ１：被測定信号の公称周波数、Ｎ：分周器３の分周比（固定値）、ｋ：第１正弦波生成部４ａのビット数、［］：［］内の値を超えない最大の整数である。
【００７９】
そして、制御部８は、上記式（５）を用いて決定した周波数チューニング・ワードＦＴＷ１を被測定信号側の第１正弦波生成部４ａに設定する。この時、実際に第１正弦波生成部４ａから出力される周波数ｆ０’は、ｆ０’＝（ＦＴＷ１／２k ）×ｆ１…式（６）で表される。
【００８０】
また、制御部８は、基準信号側の第２正弦波生成部４ｂの出力が、予め定められた第２正弦波生成部４ｂの出力周波数ｆ０’に最も近づくように、ＦＴＷ２＝［（ｆ０’／ｆ２）×２k ］…式（７）を用いて第２正弦波生成部４ｂのＦＴＷ２を決定する。
【００８１】
そして、制御部８は、上記式を（７）を用いて決定した周波数チューニング・ワードＦＴＷ２を基準信号側の第２正弦波生成部４ｂに設定する。この時、実際に第２正弦波生成部４ｂから出力される周波数ｆ０’’は、ｆ０’’＝（ＦＴＷ２／２k ）×ｆ２…式（８）で表される。
【００８２】
これにより、２つの正弦波生成部４ａ，４ｂの出力周波数の差（周波数オフセット）Δｆ０は、上記式（６），（８）からΔｆ０＝ｆ０’−ｆ０’’＝（ＦＴＷ１×ｆ１−ＦＴＷ２×ｆ２）／２k …式（９）で表される。
【００８３】
そして、制御部８は、Δｆ０／ｆ０（出力周波数の誤差の比率）を補正値として、周波数オフセット補正部７に入力する。
【００８４】
続いて、周波数オフセット補正部７は、制御部８から補正値が入力されると、ｘ’（ｎ）＝ｘ（ｎ）−（Δｆ０／ｆ０）×（ｎ／Ｆｓ）…式（１０）を用いて、周波数オフセットに起因する測定誤差を除去し、補正後の時間差系列ｘ’（ｎ）を出力する。なお、ｎ＝０，１，２，・・・、Ｆｓは時間差系列ｘ（ｎ）のサンプリングレート（Ａ／Ｄ変換部５のサンプリング周波数に等しい）である。
【００８５】
次に、上記構成によるワンダ測定装置１の具体的な動作例について数値を示して説明する。
【００８６】
被測定信号がＳＤＨのＳＴＭ−２５６伝送レート、基準信号が１．５４４ＭＨｚのクロック信号の場合、１／６４で分周したクロック信号の周波数は６２２．０８ＭＨｚになる。この周波数６２２．０８ＭＨｚを第１正弦波生成部４ａとしてのＤＤＳのクロック信号として、８０ｋＨｚ近傍の周波数を出力した場合、Ａ／Ｄ変換部５のＳＮＲ（＝１１６ｄＢ）に起因する測定誤差のｐｅａｋ−ｔｏ−ｐｅａｋは０．０４ｎｓとなる。
【００８７】
そして、正弦波生成部４（４ａ，４ｂ）としてのＤＤＳが４８ｂｉｔの時、ＤＤＳの出力間の周波数オフセットΔｆ０は、Δｆ０≦６２２．０８Ｍ／２48≒２．２１×１０-6［Ｈｚ］になる。この値であれば、経過時間１００００ｓでも０．１ｎｓの測定分解能を保つためには、時間差系列ｘ（ｎ）のビット数は１２ｂｉｔで良いため、従来技術（４１ｂｉｔ）に比べて大幅に回路リソースが少なくて済む。
【００８８】
さらに、周波数オフセット補正部７によって周波数オフセットΔｆをほぼ０でき、この周波数オフセットΔｆに起因する測定誤差を抑圧でき、その影響を実質的に無視して高精度な測定が可能になる。
【００８９】
このように、本発明のワンダ測定装置及びワンダ測定方法によれば、特許文献１のタイムインターバルカウンタのような複雑で校正が必要となる高速アナログ回路を必要とせず、簡単な回路構成で回路雑音に起因する測定誤差を抑圧して高精度なワンダ測定を行うことができる。
【００９０】
また、特許文献２の分周器を用いた方式では、被測定信号と基準信号の周波数が異なる場合、分周器の出力周波数を一致させるため、出力周波数を低くしていた。このため、回路雑音に起因する測定誤差が小さくならず、高精度化が困難であった。
【００９１】
これに対し、本発明によれば、正弦波生成部４としてＤＤＳを用いることにより、Ａ／Ｄ変換部５の入力周波数を高くして回路雑音に起因する測定誤差を抑圧することができる。しかも、予測可能な周波数オフセットΔｆに起因する測定誤差を後段の演算回路（周波数オフセット補正部７）で除去することができる。その際、正弦波生成部４としてＤＤＳを用いたことにより、周波数オフセットΔｆに起因する測定誤差は、従来の分周器方式よりも大幅に小さくなり、演算回路は少ないリソースで実現することができる。その結果、簡単な構成で高精度のワンダ測定装置を実現することができる。
【符号の説明】
【００９２】
１  ワンダ測定装置
２  クロック再生器
３  分周器
４（４ａ，４ｂ）  正弦波生成部
５  Ａ／Ｄ変換部
６  位相復調部
７  周波数オフセット補正部
８  制御部
９  ワンダ計算部
１０  表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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