(57)【特許請求の範囲】
【請求項１】
高周波Ｄ級増幅装置（１０）であって、前記増幅装置は出力電力が１ｋＷ以上であり、１００Ｖ以上の供給電圧で動作し、
直列に接続された２つのスイッチング素子（１１，１２）により形成されたハーフブリッジを有し、
前記ハーフブリッジは２つの供給電圧端子（１８，１９）と、前記スイッチング素子（１１，１２）間に接続された出力端子（２４）を備え、
前記スイッチング素子（１１，１２）の直列回路に対して並列にバイパスコンデンサ（２０）が設けられている形式の増幅装置において、
前記直列に接続されたスイッチング素子（１１，１２）はそれぞれ半導体構成素子として構成されており、共通のサブストレート（５０）上に配置されており、
ドライバ構成素子（１５，１６）が半導体構成素子として同様に前記サブストレート（５０）上に配置されており、
前記スイッチング素子（１１，１２）と、前記サブストレート（５０）の接続線路区間と、の間には複数の端子線路（ボンディングワイヤ）が平行に案内されて配置されており、前記端子線路は、前記スイッチング素子（１１，１２）と前記サブストレート（５０）の接続線路区間とを電気的に接続し、
前記ハーフブリッジと前記バイパスコンデンサ（２０）は、３０ｃｍ２以下の面積に配置されており、
前記ハーフブリッジおよび前記バイパスコンデンサ（２０）を通る電流の経路上にあるキャパシタンスとインダクタンス、および前記ハーフブリッジと前記バイパスコンデンサ（２０）により形成される発振回路は、１００ＭＨｚ以上の共振周波数を有し、
前記バイパスコンデンサ（２０）と前記スイッチング素子（１１，１２）との間の接続線路（２１，２２）、および前記スイッチング素子（１１，１２）間の接続線路（２１，２２）はそれぞれ、１０ｍｍ以下の長さを有する、
ことを特徴とする増幅装置。
【請求項２】
請求項１記載の増幅装置において、
前記スイッチング素子（１１，１２）と前記バイパスコンデンサ（２０）を通る電流経路は、１０ｃｍ以下の長さを有する、ことを特徴とする増幅装置。
【請求項３】
請求項１または２記載の増幅装置において、
前記スイッチング素子（１１，１２）の１つおよび前記ドライバ構成素子（１５，１６）の１つは、前記サブストレート（５０）の接続線路区間を活用して相互に接続（ボンディング）されている、ことを特徴とする増幅装置。
【請求項４】
請求項１から３までのいずれか一項記載の増幅装置において、
前記ドライバ構成素子（１５，１６）を含む少なくとも１つの駆動装置（１７）が設けられており、前記駆動装置（１７）は前記スイッチング素子（１１，１２）の制御端子（Ｇ１，Ｇ２）と接続されており、
前記駆動装置（１７）から前記スイッチング素子（１１，１２）までの端子線路（ボンディングワイヤ）は１０ｍｍ以下の長さを有する、ことを特徴とする増幅装置。
【請求項５】
請求項１から４までのいずれか一項記載の増幅装置において、
少なくとも前記ハーフブリッジと前記バイパスコンデンサ（２０）とは、半導体構成素子に集積されている、ことを特徴とする増幅装置。
【請求項６】
請求項１から５までのいずれか一項記載の増幅装置において、
少なくともスイッチング素子（１１，１２）が冷却体（３０）上に配置されている、ことを特徴とする増幅装置。
【請求項７】
請求項６記載の増幅装置において、
１００Ｖ以上の電圧が印加されるすべての端子は、接続ピン（３３）または接続ラグとして、前記冷却体（３０）に対向する側に配置されている、ことを特徴とする増幅装置。
【請求項８】
請求項１から７までのいずれか一項記載の増幅装置において、
直列に接続された２つのコンデンサ（３６，３７）が供給電圧端子（１８，１９）間に設けられている、ことを特徴とする増幅装置。
【請求項９】
請求項８記載の増幅装置において、
前記コンデンサ（３６，３７）は前記サブストレート（５０）上に配置されており、前記サブストレート（５０）には前記スイッチング素子（１１，１２）も配置されている、ことを特徴とする増幅装置。
【請求項１０】
請求項８または９記載の増幅装置において、
前記スイッチング素子（１１，１２）から前記コンデンサ（３６，３７）までの接続線路は１０ｍｍ以下の長さを有する、ことを特徴とする増幅装置。
【請求項１１】
請求項１から１０までのいずれか一項記載の増幅装置において、
正の供給電圧端子（１８）とアース（４１）との間、および負の供給電圧端子（１９）とアース（４１）との間にそれぞれ１つのコンデンサ（３９，４０）が設けられている、ことを特徴とする増幅装置。
【請求項１２】
請求項１から１１までのいずれか一項記載の増幅装置において、
前記バイパスコンデンサ（２０）と前記スイッチング素子（１１，１２）との間、および前記スイッチング素子（１１，１２）間の接続線路（２１，２２）はそれぞれ、その長さとほぼ同じ幅を有する、ことを特徴とする増幅装置。
【請求項１３】
請求項１から１２までのいずれか一項記載の増幅装置において、
前記スイッチング素子（１１，１２）はＭＯＳＦＥＴである、ことを特徴とする増幅装置。
【請求項１４】
請求項１から１３までのいずれか一項記載の増幅装置を備える高周波発電機。
【請求項１５】
請求項１から１４までのいずれか一項記載の増幅装置を備える、プラズマ供給のための高周波プラズマ発電機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波Ｄ級増幅装置に関するものであり、この増幅装置は出力電力が１ｋＷ以上であり、１００Ｖ以上の供給電圧で動作する。この増幅装置は、直列に接続された２つのスイッチング素子、とりわけＭＯＳＦＥにより形成されたハーフブリッジを有し、このハーフブリッジは２つの給電端子と、前記スイッチング素子の間に接続された出力端子を備える。
ここではスイッチング素子の直列回路に対して並列にバイパスコンデンサが設けられている。
【背景技術】
【０００２】
高周波とは通常、導体路のポイントＡからポイントＢまでの信号の伝搬時間が信号の持続期間領域にある場合について言う。この条件は３ＭＨｚ以上の周波数に対して与えられる。従って本発明の高周波とは、３ＭＨｚ以上の周波数であると理解されたい。高周波では導体路長と品質が非常に重要である。ポイント１に印加される信号が、数ｃｍ離れて導体路で接続されたポイント２に同時に印加されるということを単純に前提とすることができない。むしろ信号は数ｎｓ後に初めて印加され、その値は場合によってはすでに変化している。従ってこのような３ＭＨｚ以上の周波数に対しては適切な技術が必要である。比較的低い周波数に対して公知の技術を、本発明での周波数領域に転用することはできない。
【０００３】
高周波によるプラズマプロセス（例えばＲＦスパッタ、エッチングまたはガスレーザの励起のため）を励起するためには線形増幅器（線路損失が大きいという欠点を有するＡ級およびＢ級増幅器）の他に、１つまたは複数のスイッチング素子を有する高周波発電機、いわゆるＤ級またはＥ級増幅器が特に適する。Ｅ級増幅器には、トランジスタとして構成されたスイッチング素子に印加される電圧がＤＣ供給電圧の３倍以上に上昇するという欠点がある。一方、１つのブリッジから形成されるＤ級増幅器はトランジスタでの電圧を供給電圧に制限する。
【０００４】
Ｄ級増幅器に対してはしばしば直列に接続された２つのスイッチング素子、例えばＭＯＳＦＥＴが使用される。この増幅装置はしばしばハーフブリッジと称される。通常の回路は次のように構成されている。上方トランジスタまたは上方スイッチ（ハイサイドスイッチ、ＨＳＳ）に印加される正のＤＣ供給電圧はそのドレイン端子をもって正のＤＣ供給電圧（＋Ｖ）に接続されており、そのソース端子を以て下方トランジスタまたは下方スイッチ（ローサイドスイッチ、ＬＳＳ）のドレイン端子に接続されている。下方トランジスタソース端子は負の供給電圧（−Ｖ）に接続されている。ハーフブリッジの出力信号は２つのスイッチング素子（上方ＭＯＳＦＥＴのソースと下方ＭＯＳＦＥＴのドレイン）間から取り出される。両方のトランジスタはそれぞれそのゲート端子（制御端子）を介して制御される。
【０００５】
Advanced Power Technology社のＭＯＳＦＥＴドライバ、ハイブリッドＤＲＦ１２００は、集積されたドライバ構成素子を有するＭＯＳＦＥＴである。
【０００６】
ＵＳ２００５／００８８８５５Ａ１から、バイパスコンデンサを備えるハーフブリッジが公知である。
【特許文献１】ＵＳ２００５／００８８８５５Ａ１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、高周波に適する増幅装置を提供することである。
【課題を解決するための手段】
【０００８】
この課題は本発明により冒頭に述べた形式の増幅器において、スイッチング素子とバイパスコンデンサによる電流経路が１０ｃｍ以下の長さを有することにより解決される。
【０００９】
すべてのスイッチング素子は出力キャパシタンスを有する（ＭＯＳＦＥＴの場合の出力キャパシタンス：ドレイン−ソースキャパシタンスＣｏｓｓ）。この出力キャパシタンスは高周波適用の場合、無視できない。電圧以下での各スイッチオンの際に、ＭＯＳＦＥＴはその固有のドレイン−ソースキャパシタンスをそのブリーダ抵抗ＲＤＳＯＮを介して放電しなければならず、その際に電力を消費する（１／２ＣＵ２）。ＭＯＳＦＥＴがスイッチオンオフする周波数が高ければ、ＭＯＳＦＥＴ内で熱に変換されるエネルギーが大きくなる。ハーフブリッジの場合、ＭＯＳＦＥＴは、この時点では阻止されている他のＭＯＳＦＥＴのドレイン−ソースキャパシタンスを充放電しなければならない。このときＭＯＳＦＥＴのキャパシタンスと線路のインダクタンスとの間で発振が励起される。従ってハーフブリッジのＭＯＳＦＥＴは高周波スイッチングモードおよび高動作電圧では必ず無電圧でスイッチオンすべきである。このことは負荷インピーダンスの誘導性成分によって達成される。この負荷インピーダンスは、ＭＯＳＦＥＴが阻止されているときにまだ十分な電流をさらに流すことができ、ＭＯＳＦＥＴのキャパシタンスは、他のＭＯＳＦＥＴがスイッチオンする前に対抗電位に充放電される。この条件を満たすことは、「スイッチ負荷軽減」、「ゼロ電圧スイッチオン」または「ゼロ電圧スイッチング、ＺＶＳ」と称される。
【００１０】
プラズマプロセスの場合、負荷変化が非常に頻繁に生じ、これは通常、負荷誤適合につながる。この負荷変化は、インピーダンス適合ネットワークによって阻止しようと試みられるが、このことは常に時間的に遅延して行われ、しばしば完全でもない。Ｄ級動作のためのスイッチングブリッジと負荷インピーダンスとの共働作用は、負荷誤適合の場合にはゼロ電圧スイッチングをもはや保証できないことから直接的に理解される。
【００１１】
電圧と電力の大きな高周波（３ＭＨｚ以上）Ｄ級増幅器の開発ではこれまで、以下の理由から問題があった。
１ｋＷ以上の高電力用トランジスタは所定のスペースを必要とする。なぜならこのトランジスタが熱エネルギーを放出しなければならず（上記参照、ＲＤＳＯＮを介するキャパシタンスの放電）、電流を所定の最小面積に分散しなければならないからである。トランジスタが駆動される電圧が高ければ高いほど、接続ピンの間隔は大きくなければならない。このことは所定の最小寸法を必要とする。
【００１２】
正の供給電圧から２つのトランジスタを介した負の供給電圧への電流経路を負荷電流経路と称する。しかし負荷電流経路に加えていわゆる寄生電流経路も存在する。これは実質的に、正の供給電圧と負の供給電圧間のバイパスコンデンサからなる。このコンデンサは、スイッチングトランジスタでのスイッチング時に電流パルスが発生する場合、供給電圧での電圧低下を回避するために用いられる。さらにこのコンデンサは、電流ピークによるトランジスタの破壊を阻止する。２つのトランジスタが１つのハーフブリッジに統合接続されており、バイパスコンデンサが接続されている場合、負荷電流経路の一部と寄生電流経路の一部が、スイッチングトランジスタとバイパスコンデンサを含む１つの電流経路に統合接続される（ループ）。供給電圧端子からの線路は、この電流経路の構成部分ではない。この電流経路は、線路インダクタンスとキャパシタンス、例えばＭＯＳＦＥＴの，出力キャパシタンス（Ｃｏｓｓ）を有し、従って発振回路を形成する。この発振回路は、トランジスタのスイッチオンオフによって励起される。もしこの発振回路が励起されると、例えばゼロ電圧スイッチングがもはや達成できなくなると、この発振回路は通常、基本周波数（例えば１３．４５ＭＨｚ）より格段に高い周波数（例えば８０ＭＨｚ）で発振する。この発振はプラズマプロセスでは不所望のものであり、ハーフブリッジが使用される高周波発電機の機能および安全性にも障害を与える。この発振回路を有意に減衰することは電力損失と結び付いており、この電力損失はこの高い電力領域に対して極端に不所望のものである。この問題のためしばしば、Ｄ級増幅器が高電力に対して、とりわけプラズマプロセスで使用されず、その代わりにＢ級またはＣ級の増幅器が使用される。しかしこれらの増幅器はＥ級程度の比較的高い電力損失を有する。Ｅ級増幅器のトランジスタには格段に高い電圧が発生し、従って電圧耐性のある高価なトランジスタを使用しなければならない。電力が大きい場合にＤ級増幅器がプラズマプロセスに使用されても、出力信号がしばしば所要の品質を備えておらず、過度に多くの高調波成分を有する。そのため常に厳しくなるプロセス品質に対する要求に対して、このＤ級増幅器は適していない。
【００１３】
給電されるハーフブリッジでは、決して２つのトランジスタが同時に導通状態になってはいけない。なぜならそうでないと、供給電圧が短絡されることとなるからである。このことは、周波数が上昇するとますます保証するのが困難になる。トランジスタのスイッチオンオフに対して決定的なのは、トランジスタのゲートの電圧である。高電力トランジスタで、最小間隔を維持するために必要な長い線路は線路インダクタンスを有する。ゲートはソースおよびドレインに対するキャパシタンスを有する。トランジスタのゲート端子の電圧が、トランジスタのスイッチオンオフに作用するレベルにあると、この電圧は充放電時間後に初めてゲートに作用する。この充放電時間はゲートキャパシタンス路線路インダクタンスに依存している。このゲートキャパシタンスと線路インダクタンスは発振する傾向があるから、従来技術では抵抗を減衰のために設けるのが通例である。このことは充放電時間を付加的に増大する。
【００１４】
従来技術の装置では、個々のトランジスタのサンプルばらつきが特に欠点である。ここでは特に閾値電圧の相違が問題である。そのため、トランジスタはしばしばブリッジ回路での使用のために測定して選別される。さらに充放電時間もトランジスタ毎に異なる長さである。この時間差はしばしば、高周波の場合は無視することのできない時間領域内にある。そのためトランジスタの同期が困難である。
【００１５】
負荷電流経路と寄生電流経路から生じる電流経路のキャパシタンスは直列に接続されている。すなわち全体キャパシタンスは実質的に最小のキャパシタンスにより決められる。これはトランジスタの出力キャパシタンスである。この出力キャパシタンスは任意に小さくすることができない。出力キャパシタンスはトランジスタの面積によって決まり、この面積はさらに電流容量に依存し、従って最終的にハーフブリッジがスイッチングすべき電力に依存する。
【００１６】
本発明により電流経路の長さを短くすることによって、とりわけインダクタンスの小さい増幅装置が構成される。このことにより、ゼロ電圧スイッチングが、負荷変化のため不可能となるときに発生する不所望の発振が高い周波数にシフトされる。この高い周波数は簡単に減衰することができる。またはスイッチング素子のスイッチング速度を制限することにより発生しないようにすることもできる。本発明の増幅装置はとりわけ、供給電圧が１００Ｖ以上で周波数が３ＭＨｚ以上、電力が１ｋＷ以上の高周波発電機での使用に適する。
【００１７】
付加的にまたは択一的にハーフブリッジとバイパスコンデンサが３０ｃｍ２以下の面積に配置されていれば、電流経路のインダクタンスを小さく維持することができる。これにより障害となる寄生発振が回避される。または障害となる寄生発振が高い周波数にシフトされ、これはもはや障害とならないか、または簡単に減衰することができる。発振回路が局所的に集中すると、他の回路、とりわけクロック信号形成に及ぼすその影響が低減する。
【００１８】
付加的にまたは択一的に、電流経路にあるキャパシタンスとインダクタンス、およびハーフブリッジとバイパスコンデンサにより形成される（寄生）発振回路が１００ＭＨｚ以上の共振周波数を有する場合、誤適合時に発生する共振周波数を簡単に減衰することができる。キャパシタンスＣｏｓｓは同じ大きさのままであるから、共振周波数が比較的に高くなることは、比較的に大きい放電電流がより早期に発生することを意味し、このことはさらに強力なオーミック減衰（オーミック損失）につながる。
【００１９】
付加的にまたは択一的に、バイパスコンデンサとスイッチング素子との間の接続線路、およびスイッチング素子間の接続線路がそれぞれ１０ｍｍ以下、有利には５ｍｍ以下、特に有利には３ｍｍ以下の長さを有すれば、スイッチング素子はとりわけ低インダクタンスに相互に接続される。端子線路（ボンディングワイヤ）はここでは接続線路の構成部分であると理解される。短い線路により、２つのスイッチング素子と並列のバイパスコンデンサによる電流経路が短縮され、従ってインダクタンスが減少する。接続線路は平坦に構成することができる。例えば接続線路は面として、例えば銅路として、または平行に案内された多数の線路であって、その幅が長さとほぼ同じように構成することができる。従って接続線路の幅と長さは同じオーダにある。ここで幅は、平行に案内された複数の個別接続線路によって決めることができる。有利には接続線路の長さと幅は相応する。このことは導体路のインダクタンスを低減する。
【００２０】
特に有利な実施形態では、スイッチング素子の制御端子に接続された少なくとも１つの駆動装置が設けられている。この駆動装置の、スイッチング素子への接続線路は１０ｍｍ以下、有利には５ｍｍ以下、特に有利には３ｍｍ以下の長さを有する。これによりこの接続線路のインダクタンスも低減することができ、従って駆動装置を低インダクタンスで接続することができる。駆動装置がスイッチング素子の近傍に、とりわけＭＯＳＦＥＴのゲート近傍に配置されていれば、このＭＯＳＦＥＴは寄生発振回路の発振のミラーフィードバックに対して脆弱度が小さくなる。
【００２１】
付加的にまたは択一的に、ハーフブリッジとバイパスコンデンサとは１つの共通のサブストレートに配置することができる。トランジスタに対するドライバも同様にこのサブストレートに配置することができる。これによりとりわけインダクタンスが小さく、短い接続線路が実現される。とりわけ半導体構成素子（ダイ、ダイス）はサブストレートに直接取り付けることができ、このサブストレートに配置された接続線路区間と直接接続する（ボンディングする）ことができる。ＭＯＳＦＥＴもドライバも半導体構成素子として構成することができる。半導体構成素子から接続線路区間まで複数の端子線路（ボンディングワイヤ）が平行に敷設されていれば、この接続は特に低インダクタンスである。端子線路は、接続線路区間と共に接続線路を形成する。例えば接続線路は半導体構成素子から半導体構成素子へ直接配線（ボンディング）することができる。接続線路はサブストレートに、とりわけ低インダクタンスで取り付けることができる。配線された半導体構成素子が１つの閉鎖されたケーシングに収容されれば、フラッシュオーバの危険性なしで比較的に短い安全間隔を実現することができる。なぜなら汚れの危険性が小さく、従って最小クリープ区間を比較的に短く実現することができるからである。配線された半導体構成素子が１つのケーシングに鋳込まれていれば、フラッシュオーバの危険性なしでさらに短い安全間隔を実現することができる。なぜならクリープ区間の代わりに充填物質の絶縁配位を考慮することができるからである。
【００２２】
少なくともハーフブリッジとバイパスコンデンサとが１つの半導体構成素子に集積されていれば、構成素子間の電流経路と接続線路が短く、特にスペースが節約される装置が得られる。
【００２３】
さらに少なくともスイッチング素子を冷却体上に配置することができる。このことにより、スイッチング素子の直接的冷却と電力放出を行うことができる。冷却体は冷却プレートまたは多層プレートとして構成することができる。冷却体がセラミックから構成されていれば、冷却体は熱を特に良好に放出することができる。
【００２４】
バイパスコンデンサがスイッチング素子の上方または下方に配置されていれば、バイパスコンデンサとスイッチング素子との間の接続線路を短く維持することができ、線路インダクタンスを小さく維持することができる。
【００２５】
バイパスコンデンサがスイッチング素子に対するサブストレートとして構成されていても、特に短い接続線路を実現することができる。さらにこの場合バイパスコンデンサは、スイッチング素子に対する冷却体として用いることができる。
【００２６】
実施形態では、少なくともハーフブリッジとバイパスコンデンサが１つのモジュールに統合されている。フルブリッジをＤ級動作のためにモジュールに集積することも考えられるが、このことは必ずしも必要ない。なぜなら２つのハーフブリッジ間に特にインダクタンスの小さい経路は必要ないからである。さらに直列に接続された２つのスイッチング素子だけを備える増幅装置の構成は、１つのフルブリッジモジュールを作製するよりも２つのハーフブリッジモジュールを作製する方が安価であるという利点を有する。ハーフブリッジモジュールには比較的少数の構成部材がある。従って製造エラーの確率が低下する。これは歩留りを向上させる。本発明のモジュールは１つのユニットであり、例えば高周波発電機に組み込むことのできる構成群である。
【００２７】
改善形態では、モジュールがアース端子の他に、冷却体への接続は有しないようにすることができる。従ってモジュールは冷却体に対して電気的に絶縁されている。
【００２８】
１００Ｖ以上の電圧が印加されるすべての端子が接続ピンまたは接続ラグとして、冷却体に対向する側に配置されているとさらなる利点が得られる。この手段により、高電圧において必要な最小クリープ区間を維持することができる。これは端子が側方から引き出されている場合にはしばしば当てはまらない。薄板ストライプ（端子ラグ）は、横断面が円形の線路よりも低い抵抗を高周波電流に対して提供する。接続ラグまたは接続ピンを上方に配向すれば、増幅装置は良好の熱伝導のために、付加的な電気絶縁プレートなしで冷却体上に配置することができる。端子は、モジュールの上方に配置された導体路基板と接続することができ、とりわけはんだ付けすることができる。
【００２９】
有利な実施形態は、直列に接続された２つのコンデンサが供給電圧端子間に設けられていることを特徴とする。この手段により、正の供給電圧＋Ｖと負の供給電圧−Ｖとの間に中点を形成することができる。有利にはこのコンデンサも同様に、インダクタンスの小さい短い端子線路により接続される。有利にはコンデンサはモジュール内に配置される。
【００３０】
改善形態では、コンデンサへの線路は１０ｍｍ以下、有利には５ｍｍ以下、特に有利には３ｍｍ以下の長さを有する。この手段によりこれらのコンデンサも低インダクタンスで接続される。
【００３１】
正の供給電圧とアースとの間、および負の供給電圧とアースとの間にそれぞれ１つのコンデンサが設けられているとさらなる利点が得られる。この場合、アースを冷却体と低インダクタンスで直接接続することができる。
【００３２】
このようなインダクタンスの低い接続は、冷却体からアースへの接続線路が１０ｍｍ以下、有利には５ｍｍ以下、特に有利には３ｍｍ以下の長さを有することにより得られる。
【００３３】
上記の増幅装置を備える高周波発電機も本発明の枠内である。
【００３４】
本発明のさらに別の特徴ならびに利点は、本発明にとって重要な詳細を描いた図面を参照した本発明の実施例に関する説明、ならびに特許請求の範囲に示されている。個々の特徴はそれぞれ単独で実現してもよいし、あるいは本発明の変形実施例において複数の特徴を任意に組み合わせて実現してもよい。
図面には本発明の有利な実施例が描かれており、以下ではそれらの図面を参照しながら本発明の実施例について詳しく説明する。
【実施例】
【００３５】
図１は、高周波Ｄ級増幅装置１０を示す。この増幅装置は直列に接続され、ＭＯＳＦＥＴとして構成された２つのスイッチング素子１１，１２を有し、これらはハーフブリッジを形成する。スイッチング素子１１，１２の制御端子１３，１４は駆動装置１７のドライバ構成素子１５，１６によりそれぞれ制御される。上方スイッチング素子１１は正の供給電圧１８に、下方スイッチング素子１２は負の供給電圧１９に接続されている。スイッチング素子１１，１２の間には出力端子２４がある。
【００３６】
スイッチング素子１１，１２に対して並列に、ないしは正の供給電圧１８と負の供給電圧１９との間にバイパスコンデンサ２０が接続されている。スイッチング素子１１，１２間の接続、およびバイパスコンデンサ２０への接続線路２１，２２は、低インダクタンスに構成されている。このことは、線路はできるだけ短いことを意味する。とりわけこのことにより、スイッチング素子１２，１３とバイパスコンデンサ２０による電流経路も非常に短くなる。実施例では増幅装置全体１０が１つのケーシング２３内に配置されている。
【００３７】
図２には、増幅装置１０が示されており、そのスイッチング素子１１，１２は冷却体３０上に配置されており、これとねじ３１，３２によってねじ留めされている。ねじ３１，３２を介して増幅装置１０は冷却体３０と共にアース接続される。増幅装置１０の端子ピン３３はケーシング２３から上方に引き出されており、これにより増幅装置１０は上方に配置された導体路基板３４と接続することができる。
【００３８】
図３には２つのコンデンサ３６，３７が示されており、これらのコンデンサは正の供給電圧１８と負の供給電圧１９との間に接続されている。これらのコンデンサによって供給電圧１８，１９間に中点（中央電位）が実現される。さらにコンデンサ３９，４０が供給電圧１８，１９とアースとの間に設けられている。アース４１は冷却体３０と低インダクタンスで接続することができる。
【００３９】
図４には、増幅装置１０の実現手段が示されている。スイッチング素子１１，１２はそれぞれ半導体構成素子（ダイ、ダイス）として構成されており、サブストレート５０の上に配置されている。このサブストレートは冷却体として用いることができる。スイッチング素子１１，１２はそのドレインＤ１，Ｄ２を以てサブストレート５０に配置されており、下方から接触接続されている。ソース端子Ｓ１，Ｓ２はそれぞれ上方にある。ソース端子Ｓ１，Ｓ２は、ボンディングワイヤとして構成された接続線路５１，５２を介して、サブストレートに延在する接続線路区間と接続されている。端子線路５１，５２もできるだけ短く維持されており、構成素子間の接続線路の構成部分とみなすことができる。バイパスコンデンサ２０も同様にサブストレート５０上に配置されている。
【００４０】
ゲート端子（制御端子）Ｇ１，Ｇ２も同様に上方にあり、同様にボンディングワイヤとして構成された端子線路５３，５４を介して、サブストレート５０上に配置されたドライバ構成素子１５，１６と接続されている。コンデンサ３６，３７も同様にサブストレート５０上に配置されている。端子ピン３３ないし端子ラグはサブストレート５０から起立しており、サブストレートにはとりわけ接続線路２１，２２が延在している。サブストレートは固定装置５５、ここではスルーホールを、サブストレート５０の固定のために有する。
【００４１】
図５の実施形態では、ケーシング６０内にある増幅装置１０がサブストレート５０上に配置されている。端子ピン３３は上方にケーシング６０から突出している。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明による増幅装置を概略的に示す図である。
【図２】図２は、冷却体上の増幅装置の配置を示す側面図である。
【図３】図３は、中央電位を実現するための回路である。
【図４】図４は、増幅装置の構成を示す斜視図である。
【図５】図５は、ケーシング内の増幅装置を示す斜視図である。
【図１】
0005675033.tif 000002
【図２】
0005675033.tif 000003
【図３】
0005675033.tif 000004
【図４】
0005675033.tif 000005
【図５】
0005675033.tif 000006