(57)【特許請求の範囲】
【請求項１】
抵抗変化素子を有するメモリセルと、
前記メモリセルに印加する電圧を制御する制御部と、
を備え、
前記抵抗変化素子は、
第１の金属材料を含有する第１の電極と、
第２の金属材料を含有する第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、第３の金属材料を含有し、かつ酸素を含有する絶縁膜と、
を有しており、
前記第１の金属材料は、前記第２の金属材料よりも規格化酸化物生成エネルギーが大きく、
前記制御部は、前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第２の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第１の電極に正電圧を印加し、
前記絶縁膜は、Ｔａ２Ｏ５、Ｔａ２Ｏ５とＴｉＯ２の積層膜、ＺｒＯ２、ＺｒＯ２とＴａ２Ｏ５の積層膜、ＮｉＯ、ＳｒＴｉＯ３、ＳｒＲｕＯ３、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３またはＶ２Ｏ５によって構成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の金属材料、前記第２の金属材料、および前記第３の金属材料の規格化酸化物生成エネルギーを、それぞれΔＨｆ１、ΔＨｆ２、ΔＨｆ３としたときに、ΔＨｆ１≧ΔＨｆ３／７＋２２０（ｋＪ／ｍｏｌ）であり、ΔＨｆ２≦ΔＨｆ３／７＋１００（ｋＪ／ｍｏｌ）である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記抵抗変化素子は、ユニポーラ型である半導体装置。
【請求項４】
請求項１ないし３いずれか１項に記載の半導体装置において、
前記絶縁膜は、Ｔａ２Ｏ５によって構成されており、
前記第１の金属材料および前記第２の金属材料の規格化酸化物生成エネルギーをそれぞれΔＨｆ１、ΔＨｆ２としたときに、ΔＨｆ１＞２８０（ｋＪ／ｍｏｌ）であり、ΔＨｆ２＜１６０（ｋＪ／ｍｏｌ）である半導体装置。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置において、
前記第１の電極は、Ｗ、Ａｌ、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、Ｈｆ、ＨｆＮ、Ｚｒ、ＺｒＮ、またはこれらの合金によって構成されている半導体装置。
【請求項６】
請求項１ないし５いずれか１項に記載の半導体装置において、
前記第２の電極は、Ｒｕ、ＲｕＯ２、Ｐｔ、Ｉｒ、Ｒｈ、Ｐｄ、Ｃｕ、またはこれらの合金によって構成されている半導体装置。
【請求項７】
請求項１ないし６いずれか１項に記載の半導体装置において、
前記絶縁膜の抵抗値を読み出す動作時において前記第１の電極に印加する正電圧は、０．８Ｖ以上である半導体装置。
【請求項８】
請求項１ないし７いずれか１項に記載の半導体装置において、
前記第１の電極と前記絶縁膜との間に設けられ、ＭｘＯｙ（Ｍ：金属元素）で示される組成を化学量論組成として有し、かつ金属元素Ｍに対する酸素の組成比がｙ／ｘよりも小さい第１界面層を備える半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１界面層は、Ｔａ２Ｏ５を化学量論組成として有する半導体装置。
【請求項１０】
請求項１ないし９いずれか１項に記載の半導体装置において、
前記第１の電極と前記絶縁膜との間に設けられ、かつ伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物からなる第２界面層を備える半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２界面層は、ＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、もしくはＳｉＯ２により構成される層、またはＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、もしくはＳｉＯ２の少なくとも一つを含む層である半導体装置。
【請求項１２】
請求項１ないし７いずれか１項に記載の半導体装置において、
前記第１の電極と前記絶縁膜との間に設けられ、かつ前記絶縁膜を構成する前記第３の金属材料よりも価数が小さい金属材料の酸化物からなる第３界面層を備える半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第３の金属材料は、Ａｌ、ＹまたはＬａであり、
前記第３界面層は、ＭｇＯもしくはＣａＯにより構成される層、またはＭｇＯもしくはＣａＯの少なくとも一つを含む層である半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記第３の金属材料は、Ｔｉ、ＺｒまたはＨｆであり、
前記第３界面層は、ＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３もしくはＬａ２Ｏ３により構成される層、またはＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３もしくはＬａ２Ｏ３の少なくとも一つを含む層である半導体装置。
【請求項１５】
請求項１２に記載の半導体装置において、
前記第３の金属材料は、ＶまたはＴａであり、
前記第３界面層は、ＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、もしくはＨｆＯ２により構成される層、またはＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、もしくはＨｆＯ２の少なくとも一つを含む層である半導体装置。
【請求項１６】
請求項１ないし７いずれか１項に記載の半導体装置において、
前記第１の電極と前記絶縁膜との間に設けられ、かつドナーとして機能する不純物を有する第４界面層を備える半導体装置。
【請求項１７】
請求項１ないし１６いずれか１項に記載の半導体装置において、
前記メモリセルは、選択トランジスタを有しており、
前記制御部は、前記絶縁膜の抵抗値を読み出す動作時において、前記第１の電極側に正電圧を印加した後、前記第１の電極側への正電圧の印加を止め、前記選択トランジスタに正電圧を印加する半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記第１の電極は、前記選択トランジスタと接続している半導体装置。
【請求項１９】
請求項１ないし１６いずれか１項に記載の半導体装置において、
前記メモリセル上に設けられた配線を備え、
前記メモリセルは、選択トランジスタを有しており、
前記第１の電極または前記第２の電極のうち、一方が前記配線と接続し、他方が前記選択トランジスタのソース・ドレイン領域と接続する半導体装置。
【請求項２０】
請求項１９に記載の半導体装置において、
前記第１の電極または前記第２の電極のうちの前記他方は、前記絶縁膜と前記ソース・ドレイン領域とを接続する第１コンタクトによって構成されている半導体装置。
【請求項２１】
請求項１９に記載の半導体装置において、
前記ソース・ドレイン領域の表面に形成されたシリサイド層を備え、
前記第１の電極または前記第２の電極のうちの前記他方は、前記シリサイド層により構成されている半導体装置。
【請求項２２】
請求項１９ないし２１いずれか１項に記載の半導体装置において、
アレイ状に配列された複数の前記メモリセルを備える半導体装置。
【請求項２３】
請求項２２に記載の半導体装置において、
隣接する二つの前記メモリセルは、前記ソース・ドレイン領域のうち前記抵抗変化素子と接続していない一方が互いに一体として形成されており、かつ一体として形成された前記ソース・ドレイン領域が一のビットコンタクトを介してビット線と接続する半導体装置。
【請求項２４】
請求項２２または２３に記載の半導体装置において、
一の前記メモリセルが有する前記選択トランジスタと、前記一のメモリセルと隣接する他の前記メモリセルが有する前記選択トランジスタとの間に位置する素子分離用電極を備える半導体装置。
【請求項２５】
請求項２２ないし２４いずれか１項に記載の半導体装置において、
同一のビット線と接続する隣接する二つの前記メモリセルは、前記第１の電極または前記第２の電極のうちの前記一方が互いに一体として形成され、前記他方が互いに離間しており、かつ一体として形成された前記第１の電極または前記第２の電極のうちの前記一方が一のプレートコンタクトを介してプレート線と接続する半導体装置。
【請求項２６】
請求項２２ないし２５いずれか１項に記載の半導体装置において、
互いに異なるビット線と接続する隣接する二つの前記メモリセルは、前記第１の電極または前記第２の電極のうちの前記一方が互いに一体として形成され、前記他方が互いに離間しており、かつ一体として形成された前記第１の電極または前記第２の電極のうちの前記一方が一のプレートコンタクトを介してプレート線と接続する半導体装置。
【請求項２７】
請求項２２ないし２６いずれか１項に記載の半導体装置において、
互いに異なるビット線と接続し、かつ一の方向に配列された複数の前記メモリセルは、前記第１の電極または前記第２の電極のうちの前記一方が互いに一体として形成され、かつ前記他方が互いに離間している半導体装置。
【請求項２８】
請求項１９ないし２４いずれか１項に記載の半導体装置において、
前記第１の電極または前記第２の電極のうちの前記一方は、前記配線と前記絶縁膜とを接続する第２コンタクトによって構成されている半導体装置。
【請求項２９】
請求項１９ないし２４いずれか１項に記載の半導体装置において、
前記第１の電極または前記第２の電極のうちの前記一方は、前記配線により構成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の制御方法に関する。
【背景技術】
【０００２】
不揮発メモリの一つに、電圧を印加することにより電極間に設けられた絶縁膜の抵抗値が変化することを利用した、ＲｅＲＡＭ（抵抗変化記憶素子）がある。ＲｅＲＡＭの動作型には、ユニポーラ型とバイポーラ型がある。ユニポーラ型は、同一方向の電圧印加によって、絶縁膜の高抵抗化および低抵抗化のいずれの状態遷移も生じるものである。これに対し、バイポーラ型は、一方向の電圧印加によって絶縁膜の高抵抗化が起こり、他方向の電圧印加によって絶縁膜の低抵抗化が起こるというものである。
【０００３】
特許文献１に記載の技術は、バイポーラ型のＲｅＲＡＭに関するものである。具体的には、抵抗変化層である絶縁膜の標準電極電位をＶｔとし、絶縁膜の上下に設けられた第１電極および第２電極の標準電極電位をそれぞれＶ１、Ｖ２としたときに、Ｖｔ＜Ｖ２、Ｖ１＜Ｖ２とするというものである。このとき、第２電極に正電圧を印加することで絶縁膜を高抵抗化し、第１電極に正電圧を印加することで低抵抗化すると記載されている。また、読み出し時においては、第２電極に正電圧を印加して読み出し動作を行うとも記載されている。
【０００４】
図２２は、ＲｅＲＡＭセルの典型的な構成を示す回路図である。図２２に示すように、ＲｅＲＡＭセルは、抵抗変化素子９７と選択トランジスタ９８を有する。ここで、抵抗変化素子９７の上部電極は配線９０に、下部電極は選択トランジスタ９８を介して配線９４に接続されている。バイポーラ型動作をさせる場合は、高抵抗化の際に一方の電極に正電圧を印加し、低抵抗化の際には他方の電極に正電圧を印加する。このため、配線９０、９４の両方にスイッチング用の高電圧源を接続する必要がある。
【０００５】
一方、ユニポーラ型動作をさせる場合には、どちらか一方の電極のみに正電圧を印加することにより低抵抗化、高抵抗化両方のスイッチングを行う。このため、配線９０または配線９４のいずれか一方に高電圧源を接続すればよい。これにより、電源回路が簡素に設計できるため、メモリセルを集積化した際に全体の面積を小さくすることが容易になるという利点がある。
【０００６】
非特許文献１には、ユニポーラ型ＲｅＲＡＭに関する技術が記載されている。非特許文献１によれば、抵抗変化素子を構成する一方の電極にのみ電圧を印加することで、低抵抗化、高抵抗化両方のスイッチングが実現できると記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１５６６２号公報
【非特許文献】
【０００８】
【非特許文献１】２０１０ Symposium on VLSI Technology Digest of Technical Papers p87
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ユニポーラ型のＲｅＲＡＭは、電圧印加の方向に依存せずに、抵抗変化層である絶縁膜において抵抗変化の挙動を示す。ユニポーラ型ＲｅＲＡＭにおいて、絶縁膜の抵抗状態が高抵抗状態（ＯＦＦ状態）へ遷移する電圧の絶対値は、絶縁膜の抵抗状態が低抵抗状態（ＯＮ状態）へ遷移する電圧の絶対値よりも低い。このため、読み出し動作時に抵抗状態が変化することを防止するためには、印加する電圧の絶対値を、絶縁膜の抵抗状態が高抵抗状態へ遷移する電圧の絶対値よりも低くする必要がある。また、絶縁膜の抵抗状態が高抵抗状態へ遷移する電圧の絶対値には、素子によってばらつきがある。従って、読み出し動作時に印加する電圧の絶対値は、絶縁膜の抵抗状態が高抵抗状態へ遷移する電圧の絶対値よりも、少なくともばらつきを考慮した分だけ低くしなければならない。
【００１０】
さらに、読み出し時に印加する電圧の絶対値が高抵抗状態へ遷移する電圧の絶対値より低く設定されていても、長時間読み出し電圧を印加することにより抵抗状態の遷移が起こるという長期信頼性の問題もある。そのため長期信頼性を確保するためには、読み出し時に印加する電圧の絶対値を、高抵抗状態へ遷移する電圧の絶対値よりも、上述したばらつきを考慮した分以上に低く設定する必要がある。
【００１１】
上記のように、ＲｅＲＡＭの信頼性を確保するためには、読み出し動作時に印加する電圧を低くする必要がある。しかし、読み出し動作時に印加する電圧が低いほど、読み出し動作に時間を要することとなる。このように、ユニポーラ型の不揮発メモリにおいて、その信頼性を確保しつつ、高速動作を実現することは困難であった。
【課題を解決するための手段】
【００１２】
本発明によれば、抵抗変化素子を有するメモリセルと、
前記メモリセルに印加する電圧を制御する制御部と、
を備え、
前記抵抗変化素子は、
第１の金属材料を含有する第１の電極と、
第２の金属材料を含有する第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、第３の金属材料を含有し、かつ酸素を含有する絶縁膜と、
を有しており、
前記第１の金属材料は、前記第２の金属材料よりも規格化酸化物生成エネルギーが大きく、
前記制御部は、前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第２の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第１の電極に正電圧を印加する半導体装置が提供される。
【００１３】
本発明によれば、第１の電極を構成する第１の金属材料は、第２の電極を構成する第２の金属材料よりも規格化酸化物生成エネルギーが大きい。このため、第１の電極に正電圧を印加しても、絶縁膜の抵抗状態は高抵抗状態へ遷移しない。また、制御部は、絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において第２の電極に正電圧を印加し、絶縁膜の抵抗値を読み出す動作時において第１の電極に正電圧を印加する。従って、読み出し動作時において、絶縁膜の抵抗状態が高抵抗状態へ遷移してしまうことを抑制できる。また、十分に高い電圧により読み出し動作を行うことが可能となる。よって、信頼性を確保しつつ、高速動作を実現することができる半導体装置を提供することができる。
【００１４】
本発明によれば、第１の金属材料を含有する第１の電極と、第２の金属材料を含有する第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、第３の金属材料を含有し、かつ酸素を含有する絶縁膜と、を備え、前記第１の金属材料は前記第２の金属材料よりも規格化酸化物生成エネルギーが大きい半導体装置の制御方法であって、
前記絶縁膜の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において前記第２の電極に正電圧を印加し、前記絶縁膜の抵抗値を読み出す動作時において前記第１の電極に正電圧を印加する半導体装置の制御方法が提供される。
【発明の効果】
【００１５】
本発明によれば、信頼性を確保しつつ、高速動作を実現することができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る不揮発メモリを示す断面図である。
【図２】図１に示す不揮発メモリを示す回路図である。
【図３】通常のユニポーラ型ＲｅＲＡＭの動作挙動を示すグラフである。
【図４】図１に示す不揮発メモリの動作挙動を示すグラフである。
【図５】図１に示す不揮発メモリの動作時に印加する電圧を示すグラフである。
【図６】図１に示す不揮発メモリの動作時に流れる電流の向きを示す回路図である。
【図７】図１に示す不揮発メモリの配線方式を示す回路図である。
【図８】第１の実施形態に係る絶縁膜の抵抗状態の読み出し方式を示す回路図である。
【図９】第１の実施形態において、電圧センス方式によって読み出しを行う場合における、電位変動の挙動を示すグラフである。
【図１０】第１の実施形態において、電流センス方式と電圧センス方式によって読み出しを行う場合における、消費電流の動作速度依存性を示すグラフである。
【図１１】第１の実施形態における読み出し動作を説明するための回路図である。
【図１２】図１に示す不揮発メモリの製造方法を示す断面図である。
【図１３】図１に示す不揮発メモリの製造方法を示す断面図である。
【図１４】図１に示す不揮発メモリの製造方法を示す断面図である。
【図１５】第１の実施形態に係る抵抗変化素子の一例を示す断面図である。
【図１６】実施例１に係る不揮発メモリの動作挙動を示すグラフである。
【図１７】実施例２に係る不揮発メモリの動作挙動を示すグラフである。
【図１８】実施例３に係る不揮発メモリの動作挙動を示すグラフである。
【図１９】実施例４に係る不揮発メモリの動作挙動を示すグラフである。
【図２０】比較例１に係る不揮発メモリの動作挙動を示すグラフである。
【図２１】比較例２に係る不揮発メモリの動作挙動を示すグラフである。
【図２２】ＲｅＲＡＭセルの典型的な構成を示す回路図である。
【図２３】低抵抗状態の不揮発メモリに読み出し電圧を長時間印加した場合の抵抗変化を示すグラフである。
【図２４】第２の実施形態に係る不揮発メモリを示す断面図である。
【図２５】読み出し動作時における酸素原子の挙動を説明するための模式図である。
【図２６】読み出し動作時における酸素原子の挙動を説明するための模式図である。
【図２７】読み出し動作時においてＯＦＦ状態への遷移が生じる割合を示すグラフである。
【図２８】負に帯電した遊離酸素の挙動を説明するための図である。
【図２９】図１に示す不揮発メモリを示す側面図である。
【図３０】図２９に示す不揮発メモリを示す上面図である
【図３１】第１の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図３２】図３１に示すセルアレイ構造を示す回路図である。
【図３３】本実施形態に係る抵抗変化素子の一例を示す断面図である。
【図３４】第６の実施形態に係る不揮発メモリを示す側面図である。
【図３５】図３４に示す抵抗変化素子を示す断面図である。
【図３６】第７の実施形態に係る不揮発メモリを示す側面図である。
【図３７】図３６に示す抵抗変化素子を示す断面図である。
【図３８】第８の実施形態に係る不揮発メモリを示す側面図である。
【図３９】図３８に示す抵抗変化素子の一例を示す断面図である。
【図４０】図３８に示す抵抗変化素子の一例を示す断面図である。
【図４１】第９の実施形態に係る不揮発メモリを示す側面図である。
【図４２】図４１に示す抵抗変化素子を示す断面図である。
【図４３】第１０の実施形態に係る不揮発メモリを示す側面図である。
【図４４】第１１の実施形態に係る不揮発メモリを示す側面図である。
【図４５】図４４に示す不揮発メモリの変形例を示す側面図である。
【図４６】第１２の実施形態に係る不揮発メモリを示す上面図である。
【図４７】第１３の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図４８】図４７に示すセルアレイ構造を示す回路図である。
【図４９】第１４の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図５０】図４９に示すセルアレイ構造を示す回路図である。
【図５１】図４９に示すセルアレイ構造の一部を示す側面図である。
【図５２】第１５の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図５３】図５２に示すセルアレイ構造を示す回路図である。
【図５４】図５２に示すセルアレイ構造の一部を示す側面図である。
【図５５】第１６の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図５６】図５５に示すセルアレイ構造を示す回路図である。
【図５７】第１７の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図５８】図５７に示すセルアレイ構造を示す回路図である。
【図５９】第１８の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図６０】図５９に示すセルアレイ構造を示す回路図である。
【図６１】第１９の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図６２】図６１に示すセルアレイ構造を示す回路図である。
【図６３】第２０の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図６４】図６３に示すセルアレイ構造を示す回路図である。
【図６５】第２１の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図６６】図６５に示すセルアレイ構造を示す回路図である。
【図６７】第２２の実施形態に係る不揮発メモリを構成するセルアレイ構造を示す上面図である。
【図６８】図３５に示す抵抗変化素子の変形例を示す断面図である。
【図６９】図３７に示す抵抗変化素子の変形例を示す断面図である。
【図７０】図３９および図４０に示す抵抗変化素子の変形例を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
図１は、第１の実施形態に係る不揮発メモリ１００を示す断面図である。本実施形態に係る不揮発メモリ１００は、メモリセル１１と、制御部８０と、を備えている。メモリセル１１は、抵抗変化素子１０を有している。制御部８０は、メモリセル１１に印加する電圧を制御する。抵抗変化素子１０は、ユニポーラ型のＲｅＲＡＭであり、ＯＮ状態、ＯＦＦ状態を切り換えることによって、データを記憶することができる。
不揮発メモリ１００は、例えば他の回路とともに半導体装置を構成する。
【００１９】
抵抗変化素子１０は、下部電極１４と、上部電極１６と、絶縁膜１２と、を有している。下部電極１４は、第１の金属材料を含有する。上部電極１６は、第２の金属材料を含有する。絶縁膜１２は、下部電極１４と上部電極１６との間に設けられている。また、絶縁膜１２は、第３の金属材料を含有し、かつ酸素を含有する。第１の金属材料は、第２の金属材料よりも規格化酸化物生成エネルギーが大きい。制御部８０は、絶縁膜１２の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極１６に正電圧を印加し、絶縁膜１２の抵抗値を読み出す動作時において下部電極１４に正電圧を印加する。以下、不揮発メモリ１００の構成について詳細に説明する。
【００２０】
図１に示すように、不揮発メモリ１００は、選択トランジスタ２０をさらに備えており、１Ｔ１Ｒ型の不揮発メモリを構成する。下部電極１４は、選択トランジスタ２０と接続している。選択トランジスタ２０は、基板３０に形成されたソース・ドレイン領域３１、３２、基板３０上に設けられたゲート絶縁膜２４、およびゲート絶縁膜２４上に設けられたゲート電極２２からなる。選択トランジスタ２０は、通常のシリコンプロセスによって製造されるＦＥＴ（電界効果トランジスタ）である。この場合、選択トランジスタ２０の構成要素として、例えばＭｅｔａｌ／Ｈｉｇｈ−ｋゲートやＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いることができる。また、選択トランジスタとして、ＦｉｎＦＥＴ（立体構造トランジスタ）や配線内トランジスタ等を適宜用いてもよい。また、高抵抗化スイッチングを起こす電流を十分に供給できるよう、選択トランジスタ２０のオン電流は１００μＡ以上、より好ましくは５００μＡ以上である。
【００２１】
図２は、図１に示す不揮発メモリ１００を示す回路図である。図２に示すように、メモリセル１１は、プレート線４０、ワード線４２、およびビット線４４と接続している。図１に示すように、プレート線４０は、プレートコンタクト５２を介して上部電極１６と接続している。また、下部電極１４は、ソース・ドレインコンタクト５４を介してソース・ドレイン領域３２と接続している。ビット線４４は、ソース・ドレイン領域３１と接続している。ワード線４２は、ゲート電極２２と接続している。制御部８０は、プレート線４０、ワード線４２、およびビット線４４と接続しており、プレート線４０、ワード線４２、およびビット線４４を介して、抵抗変化素子１０および選択トランジスタ２０に印加する電圧を制御する。
【００２２】
絶縁膜１２は、抵抗変化素子１０における抵抗変化層を構成する。本実施形態においては、上部電極１６に正電圧を印加することにより、抵抗変化層である絶縁膜１２の抵抗値が変化する。そして、絶縁膜１２の抵抗値に基づいて、抵抗変化素子１０がＯＮ状態、またはＯＦＦ状態となる。本実施形態においては、絶縁膜１２の抵抗状態が高抵抗状態となっている場合をＯＦＦ状態、低抵抗状態となっている場合をＯＮ状態としている。
【００２３】
下部電極１４は、例えばＷ、Ａｌ、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、Ｈｆ、ＨｆＮ、Ｚｒ、ＺｒＮ等、またはこれらの合金やシリサイドによって構成することができる。絶縁膜１２にＴａ２Ｏ５を用いた場合、下部電極１４を構成する第１の金属材料の規格化酸化物生成エネルギーをΔＨｆ１としたとき、ΔＨｆ１＞２８０ｋＪ／ｍｏｌであることが好ましい。ΔＨｆ１＞２８０ｋＪ／ｍｏｌを満たす場合、下部電極１４に正電圧を印加した場合に、絶縁膜１２の抵抗状態が高抵抗状態へ変化することが抑制される。ここで、規格化酸化物生成エネルギーとは、ある材料を酸化した際に発生するエネルギーと対応する物理量である酸化物生成エンタルピーを、生成された金属酸化物の１酸素原子当たりに規格化した値を指す。規格化酸化物生成エネルギーが大きい材料ほど酸素原子がその金属と結合しやすい、すなわち酸化されやすいことを示し、規格化酸化物生成エネルギーが小さい材料ほど酸化されにくいことを示す。
【００２４】
さらに、上部電極１６は、例えばＲｕ、ＲｕＯ２、Ｐｔ、Ｉｒ、Ｒｈ、Ｐｄ、Ｃｕ、またはこれらの合金によって構成することができる。絶縁膜１２にＴａ２Ｏ５を用いた場合、上部電極１６を構成する第２の金属材料の規格化酸化物生成エネルギーをΔＨｆ２としたとき、ΔＨｆ２＜１６０ｋＪ／ｍｏｌであることが好ましい。ΔＨｆ２＜１６０ｋＪ／ｍｏｌを満たす場合、上部電極１６に正電圧を印加した場合に、絶縁膜１２の抵抗状態を高抵抗状態または低抵抗状態へ遷移させ、抵抗変化素子１０のＯＮ状態、ＯＦＦ状態を切り換えることが容易となる。
【００２５】
絶縁膜１２はＴａ２Ｏ５以外にも例えば、Ｔａ２Ｏ５とＴｉＯ２の積層膜、ＺｒＯ２、ＺｒＯ２とＴａ２Ｏ５の積層膜、ＮｉＯ、ＳｒＴｉＯ３、ＳｒＲｕＯ３、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３またはＶ２Ｏ５等によって構成することができる。この場合、下部電極１４を構成する第１の金属材料および上部電極１６を構成する第２の金属材料の規格化酸化物生成エネルギーΔＨｆ１、ΔＨｆ２に求められる好ましい値の範囲は絶縁膜１２の材料によって変化する。絶縁膜１２を構成する第３の金属材料の規格化酸化物生成エネルギーをΔＨｆ３としたときに、ΔＨｆ１、ΔＨｆ２は、次の関係を満たすことが好ましい。
ΔＨｆ１≧ΔＨｆ３／７＋２２０(ｋＪ／ｍｏｌ)
ΔＨｆ２≦ΔＨｆ３／７＋１００(ｋＪ／ｍｏｌ)
上記式を満たす場合、下部電極１４に正電圧を印加した場合において、絶縁膜１２の抵抗状態が高抵抗状態へ遷移してしまうことを確実に抑制することができる。また、上部電極１６に正電圧を印加した場合において、絶縁膜１２の抵抗状態を高抵抗状態または低抵抗状態へ遷移させることが可能となる。
【００２６】
なお、下部電極１４を構成する第１の金属材料の規格化酸化物生成エネルギーをΔＨｆ２とし、上部電極１６を構成する第２の金属材料の規格化酸化物生成エネルギーをΔＨｆ１として、上述した関係を満たすものとしてもよい。この場合、上部電極１６に正電圧を印加した場合において、絶縁膜１２の抵抗状態が高抵抗状態へ遷移してしまうことが抑制される。また、下部電極１４に正電圧を印加した場合において、絶縁膜１２の抵抗状態を高抵抗状態または低抵抗状態へ遷移させることとなる。
【００２７】
ここで、本実施形態に係る不揮発メモリ１００の動作原理を説明する。ユニポーラ型のＲｅＲＡＭにおいては、デバイス製造後にまずフォーミングと呼ばれるリークパス形成処理を行う。この処理は、下部電極１４と上部電極１６との間に電圧を印加することによって、絶縁膜１２の内部に酸素欠損および欠陥準位を生じさせて、絶縁膜１２中にリークパスを形成すると考えられている。そして、このリークパスの接続、切断に起因して、絶縁膜１２の抵抗値が変化していると推定される。高抵抗状態ではリークパスの一部が切断された状態であるが、絶縁膜１２に電圧を印加することによってリークパスの切断部分に酸素欠損およびそれに起因する欠陥準位が生じ、リークパスが接続されることによって低抵抗化が起こる。一方、接続されたリークパスに電流を流すとその近傍、特に電位が高い側の電極の近傍が局所的に加熱され、絶縁膜１２中の酸素原子が熱的に励起されてより安定な位置に移動し、その結果酸素欠損を消滅させると考えられる。これによりリークパスが切断され、高抵抗化が起こると考えられる。このように、リークパスの接続、切断には、電流の向きは関与しない。このため、ユニポーラ型のＲｅＲＡＭではいずれの電圧方向においても、絶縁膜１２の抵抗状態の変化が起こる。
【００２８】
図３は、通常のユニポーラ型ＲｅＲＡＭの動作挙動を示すグラフである。図３に示すように、ユニポーラ型のＲｅＲＡＭでは、まず、下部電極１４と上部電極１６との間に電圧を印加して絶縁膜１２にリークパスを形成する（Ｆｏｒｍｉｎｇ（１）、（１'））。その後、下部電極１４と上部電極１６との間に印加する電圧を制御して、絶縁膜１２の抵抗状態を変化させる（ＯＦＦ（２）、（２'）、ＯＮ（３）、（３'））。上述したように、リークパスの接続、切断には、電流の向きは関与しない。このため、図３に示すように、いずれの電圧方向においても、絶縁膜１２の抵抗状態の変化が起こる。ここに示した動作例では、高抵抗化は＋０．８Ｖ付近もしくは−０．８Ｖ付近で起こっているため、この素子を多数集積した場合には読み出し電圧はばらつきによるマージンを考慮すると概ね−０．５〜０．５Ｖの範囲に設定する必要がある。
【００２９】
図４は、図１に示す不揮発メモリ１００の動作挙動を示すグラフである。図４では、上部電極１６に印加される電圧値と、抵抗変化素子１０に流れる電流値との関係を示している。図４に示すように、本実施形態に係る不揮発メモリ１００では、上部電極１６に正電圧を印加した場合にのみ、絶縁膜１２の抵抗状態の変化が起こる（ＯＦＦ（２）、ＯＮ（３））。一方で、下部電極１４に正電圧（上部電極１６に負電圧）を印加した場合には、絶縁膜１２において高抵抗状態への遷移は生じない。これは、下部電極１４を構成する第１の金属材料の規格化酸化物生成エネルギーが高く、酸素欠損を消滅させるための酸素原子が下部電極１４と反応してしまうためであると考えられる。すなわち、絶縁膜１２中の酸素原子が熱的に励起されても、下部電極１４の金属原子と結合し酸化して安定化するため、酸素欠損の消滅が妨げられていると推定される。これにより、下部電極１４に正電圧を印加してもリークパスが切断されず、高抵抗状態への遷移が妨げられるため、例えば−１Ｖ(下部電極に＋１Ｖ)程度の読み出し電圧を印加することが出来、信頼性を維持したままより高速に読み出しを行うことが可能となる。上部電極１６に正電圧を印加した場合に高抵抗状態への遷移が起こるのは、酸化されにくい材料で構成されているためである。
【００３０】
このように、抵抗変化動作と高速かつ高信頼な読み出しを行うためには電極の酸化されやすさが重要なパラメータとなり、電極材料の酸化物生成エンタルピーを酸化物の酸素原子数で規格化した値、規格化酸化物生成エネルギー(ΔＨｆ)を指標として表すことが出来る。絶縁膜１２がＴａ２Ｏ５の場合、下部電極１４の規格化酸化物生成エネルギーΔＨｆ１が２８０ｋＪ／ｍｏｌ超である場合に高抵抗状態への遷移を起こさないことが確認され、また、上部電極１６の規格化酸化物生成エネルギーΔＨｆ２が１６０ｋＪ／ｍｏｌ未満である場合に抵抗変化動作を示すことがわかった。
【００３１】
絶縁膜１２にはＴａ２Ｏ５以外にも例えば、Ｔａ２Ｏ５とＴｉＯ２の積層膜、ＺｒＯ２、ＺｒＯ２とＴａ２Ｏ５の積層膜、ＮｉＯ、ＳｒＴｉＯ３、ＳｒＲｕＯ３、Ａｌ２Ｏ３、Ｌａ２Ｏ３、ＨｆＯ２、Ｙ２Ｏ３またはＶ２Ｏ５等を用いることが出来る。この場合、絶縁膜１２の酸素欠損を消滅させることによる安定化度合いがＴａ２Ｏ５とは異なるため、上部電極１６および下部電極１４の材料に求められる規格化酸化物生成エネルギーもそれに応じて変化する。様々な絶縁膜材料、電極材料を用いて検討を行った結果、その変化量は絶縁膜１２を構成する金属元素の規格化酸化物生成エネルギーΔＨｆ３に依存しており、好ましい値の範囲は
ΔＨｆ１≧ΔＨｆ３／７＋２２０(ｋＪ／ｍｏｌ)
ΔＨｆ２≦ΔＨｆ３／７＋１００(ｋＪ／ｍｏｌ)
の関係を満たすことが分かった。
【００３２】
本実施形態に係る不揮発メモリ１００では、絶縁膜１２の抵抗値を読み出す動作時において下部電極１４に正電圧を印加する。
上述したように、下部電極１４に正電圧を印加した場合、絶縁膜１２において高抵抗状態への遷移は生じない。よって、読み出し動作時において、絶縁膜１２の抵抗状態が高抵抗状態へ遷移することを抑制できる。
また、絶縁膜１２の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極１６に正電圧を印加する。図１に示すように、上部電極１６は選択トランジスタ２０と接続していない。よって、選択トランジスタ２０の閾値電圧のばらつきの影響を受けることなく、絶縁膜１２の抵抗状態を遷移させることが可能となる。
【００３３】
図２３は、低抵抗状態の抵抗変化素子に読み出し電圧を長時間印加した場合の抵抗変化を示すグラフである。図２３において、実線で示すグラフは、下部電極に読み出し電圧を長時間印加した場合である。また、破線で示すグラフは、上部電極に読み出し電圧を長時間印加した場合である。
図２３（ａ）は通常のユニポーラ型ＲｅＲＡＭにおいて読み出し電圧を印加した場合を示している。図２３（ａ）に示すＲｅＲＡＭでは、上部電極および下部電極をＲｕによって構成し、絶縁膜をＴｉＯ２、Ｔａ２Ｏ５、ＴｉＯ２を順に積層した積層膜によって構成している。この素子は上部電極あるいは下部電極におよそ１．０Ｖの電圧を印加すると高抵抗化を起こすため、読み出し電圧としてはそれより若干低い０．８Ｖを印加して評価を行った。図２３（ａ）に示すように、通常のユニポーラ型ＲｅＲＡＭでは、上部電極および下部電極のいずれに読み出し電圧を印加した場合においても、読み出し電圧が高抵抗化電圧より低いにもかかわらず、長時間の印加により、絶縁膜は高抵抗状態へ遷移してしまう。このように、通常のユニポーラ型ＲｅＲＡＭにおいては、短時間では高抵抗状態へ遷移しない読み出し電圧であっても、長時間の印加により抵抗状態の遷移が起こってしまうという、長期信頼性の問題があった。このため、素子特性のばらつきを考慮する分に加え、長期信頼性を確保するという観点からも読み出し電圧の絶対値を低く設定する必要がある。製品寿命に渡って信頼性を保証するには、高抵抗化電圧が１．０Ｖ程度の場合であっても、読み出し電圧は概ね０．２〜０．３Ｖ程度にする必要があった。
図２３（ｂ）は、本実施形態に係る不揮発メモリ１００において読み出し電圧を印加した場合を示している。図２３（ｂ）に示す不揮発メモリ１００では、上部電極１６をＲｕによって構成し、下部電極１４をＷによって構成し、絶縁膜をＴｉＯ２、Ｔａ２Ｏ５、ＴｉＯ２を順に積層した積層膜によって構成している。この素子では、下部電極に正電圧を印加しても高抵抗化は起こさないが、上部電極にはおよそ１．０Ｖの電圧印加で高抵抗化を起こすため、図２３（ａ）の場合と同じ０．８Ｖの読み出し電圧を印加した。図２３（ｂ）に示すように、不揮発メモリ１００では、下部電極１４に読み出し電圧を長時間印加した場合において、絶縁膜１２の抵抗状態は変化しない。すなわち、この場合において、不揮発メモリ１００では読み出し電圧を０．８Ｖ以上に設定することができる。このように、本実施形態に係る不揮発メモリ１００によれば、不揮発メモリの長期信頼性を損ねず、また素子特性のばらつきを考慮することなく高い読み出し電圧を設定することができる。
【００３４】
図５は、図１に示す不揮発メモリ１００の動作時に印加する電圧を示すグラフである。また、図６は、図１に示す不揮発メモリ１００の動作時に流れる電流の向きを示す回路図である。図５に示すように、本実施形態では、絶縁膜１２の抵抗値を読み出す動作時において下部電極１４（ビット線４４）に正電圧（ＶＢＬ）を印加する。このとき、図６（ｂ）に示すように、電流はビット線４４からプレート線４０へ流れる。これに対し、絶縁膜１２の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極１６（プレート線４０）に正電圧（ＶＰＬ）を印加する。このとき、図６（ａ）に示すように、電流はプレート線４０からビット線４４へ流れる。
【００３５】
図７は、図１に示す不揮発メモリ１００の配線方式を示す回路図である。不揮発メモリ１００は、例えば図７（ａ）に示す回路を有する。ビット線４４１（４４）に印加する電圧をＶＢ１、ビット線４４２（４４）に印加する電圧をＶＢ２、ワード線４２１（４２）に印加する電圧をＶＷ１、ワード線４２２（４２）に印加する電圧をＶＷ２、プレート線４０１（４０）に印加する電圧をＶＰ１、プレート線４０２（４０）に印加する電圧をＶＰ２とする。本実施形態に係る、不揮発メモリ１００は、例えば以下の電圧値をとる。
ＯＦＦ状態→ＯＮ状態：ＶＢ１＝０Ｖ、ＶＷ１＝〜１Ｖ、ＶＰ１＝〜３Ｖ
ＯＮ状態→ＯＦＦ状態：ＶＢ１＝０Ｖ、ＶＷ１＝〜３Ｖ、ＶＰ１＝〜２Ｖ
読み出し動作時：ＶＢ１＝１Ｖ、ＶＷ１＝〜１Ｖ、ＶＰ１＝０Ｖ
不揮発メモリ１００は、ユニポーラ型であるため、ＯＮ状態への切り換え時、ＯＦＦ状態への切り換え時において、電圧の印加方向は同じである。このため、上記した電圧値にみられるように、ＯＮ状態およびＯＦＦ状態への切り換え時に印加される高電圧は、プレート線４０にのみ印加される。従って、高電圧出力は、プレート線４０側にのみ必要となる。
【００３６】
これに対し、図７（ａ）に示す回路を有するバイポーラ型のＲｅＲＡＭにおいては、例えば以下の電圧値をとる。
ＯＦＦ状態→ＯＮ状態：ＶＢ１＝０Ｖ、ＶＷ１＝〜１Ｖ、ＶＰ１＝〜３Ｖ
ＯＮ状態→ＯＦＦ状態：ＶＢ１＝〜２Ｖ、ＶＷ１＝〜３Ｖ、ＶＰ１＝０Ｖ
読み出し動作時：ＶＢ１＝１Ｖ、ＶＷ１＝〜１Ｖ、ＶＰ１＝０Ｖ
バイポーラ型のＲｅＲＡＭでは、ＯＮ状態への切り換え時と、ＯＦＦ状態への切り換え時において電圧の印加方向が異なる。このため、上記した電圧値にみられるように、プレート線４０とビット線４４の両方において高電圧出力が必要となる。
【００３７】
また、不揮発メモリ１００は、図７（ｂ）または図７（ｃ）の回路を有していてもよい。図７（ｂ）の場合には、ランダム書込みをする際に隣接するセルの選択トランジスタもワード線４２に印加された電圧によってＯＮ状態となるため、そのセルの抵抗状態も変化する恐れがある。これを防ぐためには、ワード線４２へ電圧を印加することにより選択トランジスタがＯＮ状態となったセルに接続されているビット線(図７(ｂ)ではビット線４４２（４４）)、すなわち書き換えを行うセルに接続されていないビット線全てに電圧を印加する必要が生じる。これは大幅な消費電力の増大を招くため、本実施形態における不揮発メモリ１００は、図７（ａ）または図７（ｃ）の回路を有することが好ましい。
【００３８】
図８は、本実施形態に係る絶縁膜１２の抵抗状態の読み出し方式を示す回路図である。ＲｅＲＡＭの抵抗変化層の抵抗状態を読み出す方式として、電流センス方式と電圧センス方式がある。図８は、電圧センス方式によって抵抗状態を読み出す場合を示している。
電流センス方式とは、下部電極１４と上部電極１６との間に電圧を印加した場合に流れる電流の大きさを測定することにより、絶縁膜１２の抵抗値を測定するというものである。
これに対し、電圧センス方式とは、プレート線４０またはビット線４４に電圧を印加することにより電荷をプリチャージした後、選択トランジスタ２０に正電圧を印加して電荷を放出してからの、プレート線４０またはビット線４４における電位変動を測定するというものである。絶縁膜１２の抵抗値が大きいほど、一定時間後における電位低下が小さい。これにより、高抵抗状態と低抵抗状態を読み出すことができる。
本実施形態に係る不揮発メモリ１００では、電流センス方式、電圧センス方式のいずれを適用して読み出し動作を行ってもよい。
【００３９】
本実施形態に係る不揮発メモリ１００において、電圧センス方式によって読み出し動作を行う場合を詳細に説明する。まず、図８に示すように、選択トランジスタ２０を介して下部電極１４と接続するビット線４４に電圧を印加して、プリチャージを行う。次いで、ビット線４４への電圧の印加を止める。ビット線４４に印加する電圧は、例えば０．３Ｖである。また、ビット線４４の寄生容量は、例えば３００μＦである。次いで、不揮発メモリ１００の選択トランジスタ２０に正電圧を印加してプリチャージした電荷を放電する。そして、選択トランジスタ２０に正電圧を印加してからの、ビット線４４における電位変動を測定する。
【００４０】
図９は、本実施形態において、電圧センス方式によって読み出しを行う場合における、電位変動の挙動を示すグラフである。図９においては、絶縁膜１２の抵抗値が１ｋΩ、２．５ｋΩ、５ｋΩ、１０ｋΩ、１ＭΩの場合の電位変動を示す。ここで、絶縁膜１２の抵抗値が１ｋΩ、２．５ｋΩ、５ｋΩ、１０ｋΩの場合が低抵抗状態、すなわちＯＮ状態である。これに対し、１ＭΩの場合が高抵抗状態、すなわちＯＦＦ状態である。このように、本実施形態に係る不揮発メモリ１００では、ＯＮ状態とＯＦＦ状態との抵抗値の差が１００倍以上あるため、ＯＮ状態とＯＦＦ状態ではビット線４４における電位変動の挙動が大きく異なる。従って、本実施形態に係る不揮発メモリ１００では、読み出し動作時において電圧センス方式を適用することが容易となる。
【００４１】
図９に示すように、ＯＮ状態のいずれの場合においても、ビット線４４の電位は６ｎｓｅｃ未満の遷移時間で基準電位である０．０５Ｖ以下に電位低下する。一方、ＯＦＦ状態においては、１０ｎｓｅｃ以内では電位はほとんど変化せず、読み出しマージンが十分に得られていることが分かる。このため、電位が０．０５Ｖ以下か０．３Ｖ程度かの判定に要する時間を考慮しても、読み出し速度が１００ＭＨｚ以上（動作周期１０ｎｓｅｃ）の読み出しが可能となる。従って、本実施形態に係る不揮発メモリ１００に電圧センス方式を適用した場合、容易に高速な読み出しを実現することができる。
【００４２】
上記では読み出し電圧が０．３Ｖの場合について説明を行った。一般に電圧の判定を行うにはトランジスタの閾電圧より高いか低いかを以って行っており、判定する電圧の半分の閾電圧を持つトランジスタが使用される。そのため読み出し電圧が低い場合は閾電圧の低いトランジスタを用いる必要がある。極端に閾電圧が低いトランジスタを用いると閾値ばらつきや閾値の長期信頼性の影響を受けやすくなり、またＯＦＦ状態のリーク電流も大きくなるため消費電力を増加させる要因となることから、ある程度高い電圧、概ね０．５Ｖ以上、より好ましくは０．８Ｖ以上で判定を行うことが望ましい。
また、読み出し電圧を高くした場合はＯＮ状態の場合に電位が０．０５Ｖ以下になるのに要する時間は長くなるが、基準電位を高く設定することが出来るため、基準電位に達する時間は変わらないかあるいはより短く出来る。さらに、読み出し電位が高くなるほど判定に用いるトランジスタのＯＮ電流も増加するため判定に要する時間が短くなり、より高速な読み出しを実現することができる。
従来のユニポーラ型ＲｅＲＡＭでは長期信頼性や素子ばらつきの問題が生じるため、読み出し電圧を高くすることは困難であった。しかし、本実施形態に関わる不揮発メモリ１００においては読み出し電圧をさらに高く設定することが可能である。例えば図２３に示すように従来のＲｅＲＡＭでは読み出し電圧を０．８Ｖに設定すると長期信頼性が確保できないが、本実施形態に関わる不揮発メモリ１００においては問題なく０．８Ｖでの読み取りを行うことが可能である。
【００４３】
図１０は、本実施形態において、電流センス方式と電圧センス方式によって読み出しを行う場合における、消費電流の動作速度依存性を示すグラフである。図１０に示すように、電流センス方式では、読み出し動作時に一定時間電流を流すため、消費電流が大きい。これに対し、電圧センス方式では、読み出し動作時には、ビット線４４にプリチャージした電荷が放電されるのみである。よって、本実施形態に係る不揮発メモリ１００において、電圧センス方式を適用した場合、動作周波数によらず読み出し動作時における消費電流の低減を図ることができる。
このように、本実施形態に係る不揮発メモリ１００においては、電圧センス方式を適用することが好ましい。
【００４４】
一方で、本実施形態に係る不揮発メモリ１００において、電流センス方式によって読み出し動作を行うこともできる。電流センス方式によって読み出し動作を行う場合、電流をセンスするのに要する時間は、概ね流れた電流量に依存する。このため、ＲｅＲＡＭに流せる電流が大きいほど、センス時間は短くなる。
通常のユニポーラ型ＲｅＲＡＭによれば、抵抗変化素子の抵抗状態が変化してしまうことを防止する必要がある。このため、読み出し電圧の絶対値は、高抵抗状態へ遷移する電圧の絶対値よりも低く設定しなければならない。これにより、ＲｅＲＡＭに流れる電流量も小さくなるため、電流のセンスに時間を要することとなる。
これに対し、本実施形態に係る不揮発メモリ１００によれば、読み出し動作時において、絶縁膜１２における高抵抗状態への遷移は生じない。このため、読み出し電圧を高く設定することができる。これにより、ＲｅＲＡＭに流れる電流量は大きくなり、高速な電流のセンスが容易となる。
このように、電流センス方式によって読み出し動作を行う場合においても、本実施形態に係る不揮発メモリ１００の構成が好ましいことがわかる。
【００４５】
図１１は、本実施形態における読み出し動作を説明するための回路図である。図１１（ａ）は、読み出し動作時において、選択トランジスタ２０を介してビット線４４と接続する下部電極１４に正電圧が印加される場合を示している。この場合、下部電極１４と上部電極１６との規格化酸化物生成エネルギーにおける関係は、本実施形態に係る構成を有する。一方、図１１（ｂ）は、読み出し動作時において、選択トランジスタ２０を介さずにプレート線４０と接続する上部電極１６に正電圧が印加される場合を示している。この場合、下部電極１４と上部電極１６との規格化酸化物生成エネルギーにおける関係は、本実施形態に係る構成とは逆の構成を有する。
【００４６】
絶縁膜１２内には、リークパスが生じている部分以外の部分において、寄生容量が発生する。図１１（ｂ）に示す構成において、読み出し動作時にプレート線４０にプリチャージした場合、下部電極１４と上部電極１６との間には、絶縁膜１２に発生した寄生容量に起因した電位差が生じてしまうことがある。この場合、絶縁膜１２の抵抗状態が変化してしまうおそれがある。また、絶縁膜１２に発生した寄生容量に起因して、プレート線４０へのプリチャージに要する時間が長くなってしまう。この場合、読み出し動作の速度が低下してしまう。
【００４７】
図１１（ａ）に示す構成では、プリチャージ時に電圧を印加するビット線４４と、下部電極１４との間に選択トランジスタ２０が存在する。このため、読み出し動作のためビット線４４にプリチャージした場合、下部電極１４および上部電極１６にはストレス電圧がかかることがない。これにより、プリチャージ時において下部電極１４と上部電極１６との間に、寄生容量に起因した電位差が発生することがない。従って、絶縁膜１２の抵抗状態が変化してしまうことを抑制でき、不揮発メモリ１００の信頼性を向上することができる。
また、絶縁膜１２に発生した寄生容量に起因して、ビット線４４へのプリチャージに要する時間が長くなることはない。従って、読み出し動作の速度が低下することを抑制することもできる。
このように、本実施形態に係る不揮発メモリ１００では、読み出し動作時において、選択トランジスタ２０と接続する下部電極１４に正電圧が印加されるようにすることが好ましいことがわかる。
【００４８】
次に、本実施形態に係る不揮発メモリ１００の製造方法について説明する。図１２〜図１４は、図１に示す不揮発メモリ１００の製造方法を示す断面図である。まず、図１２（ａ）に示すように、基板３０上にゲート絶縁膜２４およびゲート電極２２を形成する。ゲート絶縁膜２４およびゲート電極２２は、例えば、基板３０上にシリコン酸化膜およびリン添加ポリシリコン膜を順に堆積し、これを露光工程およびドライエッチング工程を用いてパターニングすることにより形成する。
【００４９】
次いで、図１２（ｂ）に示すように、基板３０にソース・ドレイン領域３１およびソース・ドレイン領域３２を形成する。ソース・ドレイン領域３１およびソース・ドレイン領域３２は、例えばゲート電極２２をマスクとして、ドーズ量２Ｅ＋１５ｃｍ−２のリン注入を行うことにより形成される。次いで、図１２（ｃ）に示すように、基板３０上およびゲート電極２２上に層間絶縁膜３４を堆積し、これをＣＭＰ法により平坦化する。層間絶縁膜３４は、例えばシリコン酸化膜等の酸化膜により構成される。
【００５０】
次いで、図１３（ａ）に示すように、層間絶縁膜３４中に、ソース・ドレイン領域３２と接続するソース・ドレインコンタクト５４を形成する。ソース・ドレインコンタクト５４は、例えば次のように形成される。まず、露光工程とドライエッチング工程を用いて層間絶縁膜３４にコンタクト孔を開ける。次に、このコンタクト孔内にＴｉＮおよびＷを堆積する。そして、ＣＭＰ法によって、コンタクト孔内以外に堆積されたＴｉＮおよびＷを除去することにより、ソース・ドレインコンタクト５４が形成される。
【００５１】
次いで、図１３（ｂ）に示すように、下部電極１４、絶縁膜１２および上部電極１６を順に形成する。このとき、下部電極１４は、ソース・ドレインコンタクト５４と接続するように形成される。下部電極１４、絶縁膜１２および上部電極１６は、例えば、層間絶縁膜３４上およびソース・ドレインコンタクト５４上に、１０ｎｍのＷ、３ｎｍのＴｉＯ２、１０ｎｍのＴａ２Ｏ５、および１０ｎｍのＲｕを順に積層した積層膜に、露光工程およびドライエッチング工程を行うことによって形成される。これにより、抵抗変化素子１０が形成される。
なお、絶縁膜１２は、必ずしもパターニングされる必要はない。図１３（ｃ）に示すように、例えばパターニングされた下部電極１４を覆うように、層間絶縁膜３４上全面に設けられていてもよい。すなわち、下部電極１４上以外に設けられた絶縁膜１２が、層間絶縁膜３４と一体として残っていてもよい。この場合、抵抗変化素子１０は、パターニングされた下部電極１４および上部電極１６と、絶縁膜１２のうちの下部電極１４および上部電極１６に挟まれた部分と、により構成される。
【００５２】
次いで、図１４（ａ）に示すように、層間絶縁膜３４上および上部電極１６上に、層間絶縁膜３６を堆積し、これをＣＭＰ法により平坦化する。層間絶縁膜３６は、例えばシリコン酸化膜等の酸化膜により構成される。次いで、図１４（ｂ）に示すように、層間絶縁膜３６内に、上部電極１６と接続するプレートコンタクト５２を形成する。プレートコンタクト５２は、例えば次のように形成される。まず、露光工程とドライエッチング工程を用いて層間絶縁膜３６にコンタクト孔を開ける。次に、このコンタクト孔内にＴｉＮおよびＷを堆積する。そして、ＣＭＰ法によって、コンタクト孔内以外に堆積されたＴｉＮおよびＷを除去することにより、プレートコンタクト５２が形成される。
【００５３】
次いで、図１４（ｂ）に示すように、層間絶縁膜３６上およびプレートコンタクト５２上に、配線層３８を形成する。配線層３８は、例えば層間絶縁膜３６上およびプレートコンタクト５２上に順に堆積したＴｉＮおよびＡｌを、露光工程およびドライエッチング工程を用いパターニングすることにより形成される。このようにして、本実施形態に係る不揮発メモリ１００が得られる。
【００５４】
図２９は、図１に示す不揮発メモリ１００を示す側面図である。図３０は、図２９に示す不揮発メモリ１００を示す上面図である。図３０は、図２９を図中上方から見た場合の構造を示している。
図２９に示すように、不揮発メモリ１００は、メモリセル１１上に設けられたプレート線４０を備えている。また、不揮発メモリ１００は、メモリセル１１上に設けられたビット線４４を備えている。
図３０に示すように、プレート線４０とビット線４４は、例えば互いに平行となるように設けられる。また、ワード線４２は、例えば基板３０平面と水平な面内においてプレート線４０およびビット線４４と垂直な方向へ延伸するように設けられる。なお、本実施形態において、ワード線４２は、図２９に示すゲート電極２２として機能する。
【００５５】
上部電極１６は、上部電極１６上に設けられたプレートコンタクト５２を介して、プレート線４０と接続している。下部電極１４は、ソース・ドレイン領域３２上に設けられたソース・ドレインコンタクト５４を介して、ソース・ドレイン領域３２と接続している。ソース・ドレイン領域３１は、ソース・ドレイン領域３１上に設けられたビットコンタクト５６を介して、ビット線４４と接続している。本実施形態におけるビットコンタクト５６は、例えばソース・ドレイン領域３１上において、互いに接続するよう各配線層中に設けられた複数のコンタクトにより構成される。
【００５６】
図２９に示すように、不揮発メモリ１００は、多層配線構造を有する。各配線層は、例えばＳｉＯ２等により構成される層間絶縁膜を含む。抵抗変化素子１０は、基板３０上に設けられた第一配線層２００上に配置されている。
多層配線構造では、上層ほど配線の線幅やピッチ等の設計寸法が大きくなる。このため、抵抗変化素子１０を多層配線構造の上層に配置する場合、抵抗変化素子１０のレイアウトを上層配線の設計寸法に合わせて広げる必要があり、抵抗変化素子１０の、ひいては不揮発メモリ１００の高集積化に適さない。抵抗変化素子１０を最も高密度に配置するためには、第三配線層２０４あるいはそれより下層で用いられる設計寸法を用いることが求められる。そのため、抵抗変化素子１０、プレート線４０、およびビット線４４は、第三配線層２０４より基板３０側の領域に形成されることが好ましい。
図２９に示す構造によれば、抵抗変化素子１０を第一配線層２００上に、プレート線４０を第二配線層２０２に、ビット線４４を第三配線層２０４に配置する。このため、抵抗変化素子１０の、ひいては不揮発メモリ１００の高密度化を図ることが可能となる。
また、抵抗変化素子１０を第一配線層２００上に配置することで、第一配線層２００以降の配線層をＬＳＩの通常プロセスを用いて形成することができる。
【００５７】
図２９に示される構造とは異なり、プレート線４０を第三配線層２０４に設けたり、ビット線４４を第二配線層２０２に設けたりしてもよい。しかしながら、図２９に示すように、プレート線４０を第二配線層２０２に設け、ビット線４４を第三配線層２０４に設けることがより好ましい。ビット線４４を第一配線層２００と離間した第三配線層２０４に設けることで、第一配線層２００上に設けられた抵抗変化素子１０からビット線４４を離間させることができるためである。これにより、抵抗変化素子における微小な電位変化の検出が妨げられる等の、ビット線４４と抵抗変化素子１０との間の寄生容量の増大に起因した問題が発生することを抑制することができる。
なお、プレート線４０は、定電圧源と接続する。このため、第一配線層２００と近接する第二配線層２０２にプレート線４０が設けられていても、寄生容量の増大に起因した問題は発生しない。
【００５８】
図３１は、本実施形態に係る不揮発メモリ１００を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図３２は、図３１に示すセルアレイ構造を示す回路図である。
図３１に示すように、本実施形態における不揮発メモリ１００は、複数のメモリセル１１をアレイ状に配列することにより構成される。複数のメモリセル１１は、例えば図中Ｘ方向およびＹ方向に配列される。なお、複数のメモリセル１１が配列される方向は、図３１に示す方向に限られない。
【００５９】
図３１および図３２に示すように、不揮発メモリ１００は、複数のプレート線４０を備えている。プレート線４０は、例えば図３１中Ｘ方向に延伸している。このとき、図３１中Ｘ方向に配列された複数のメモリセル１１それぞれが有する上部電極１６は、共通のプレート線４０に接続される。
また、図３１および図３２に示すように、不揮発メモリ１００は、複数のビット線４４を備えている。ビット線４４は、例えば図３１中Ｘ方向に延伸している。このとき、図３１中Ｘ方向に配列された複数のメモリセル１１それぞれが有するソース・ドレイン領域３１は、共通のビット線４４に接続される。
さらに、図３１および図３２に示すように、不揮発メモリ１００は、複数のワード線４２を備えている。ワード線４２は、例えば図３１中Ｙ方向に延伸している。このとき、図３１中Ｙ方向に配列された複数のメモリセル１１それぞれが有するゲート電極２２は、共通のワード線４２に接続される。
本実施形態に係る不揮発メモリ１００では、特定のワード線４２、ビット線４４、およびプレート線４０を選択することにより、特定のメモリセル１１に対し選択的に書込み動作や読み出し動作を行うことができる。
【００６０】
図１５は、本実施形態に係る抵抗変化素子１０の一例を示す断面図である。抵抗変化素子１０は、例えば図１５に示す構造を有していてもよい。図１５に示す抵抗変化素子１０は、次のように形成される。まず、層間絶縁膜７２上、および層間絶縁膜７２中に形成された配線７０上に層間絶縁膜６２を形成する。次いで、層間絶縁膜６２に、配線７０と接続する開口を形成する。次いで、層間絶縁膜６２上、および層間絶縁膜６２中に形成された開口中に下部電極１４を形成する。下部電極１４は、層間絶縁膜６２上および層間絶縁膜６２中に形成された開口中に堆積された金属膜に、露光工程およびドライエッチング工程を行うことによって形成される。次いで、層間絶縁膜６２上および下部電極１４上に、層間絶縁膜６０を形成する。
【００６１】
次いで、層間絶縁膜６０に、下部電極１４と接続する開口を形成する。そして、層間絶縁膜６０上および層間絶縁膜６０に形成された開口中に、絶縁膜１２および上部電極１６を順に形成する。絶縁膜１２および上部電極１６は、層間絶縁膜６０上および層間絶縁膜６０中に形成された開口中に順に堆積された絶縁膜および金属膜に、露光工程およびドライエッチング工程を行うことによって形成される。これにより、図１５に示す構成が得られる。図１５に示す構成によれば、下部電極１４の下には層間絶縁膜６２が形成されており、絶縁膜１２および上部電極１６の下には、層間絶縁膜６０が形成されている。よって、下部電極１４、絶縁膜１２および上部電極１６を形成する工程において、ドライエッチングにより、下層の構造へダメージが加わることを抑制することができる。
【００６２】
図３３は、本実施形態に係る抵抗変化素子１０の一例を示す断面図であり、図１５とは異なる例を示している。抵抗変化素子１０は、例えば図３３に示す構造を有していてもよい。
図３３に示す抵抗変化素子１０では、絶縁膜１２が、平面視で下部電極１４よりも大きい。図３３に示すように、絶縁膜１２は、下部電極１４の上面および側面を覆うように設けられる。
図３３に示す抵抗変化素子１０は、例えば次のように形成される。まず、ソース・ドレインコンタクト５４を有する配線層上に、下部電極１４を形成する。下部電極１４は、当該配線層上に設けられた金属膜をパターニングすることにより形成される。次いで、下部電極１４上に、平面視で下部電極１４よりも大きい、絶縁膜１２および上部電極１６を形成する。絶縁膜１２および上部電極１６は、下部電極１４を覆うように上記配線層上に順に積層された絶縁膜および金属膜をパターニングすることにより形成される。
【００６３】
図３３に示す構造によれば、絶縁膜１２は、下部電極１４の上面および側面を覆うように設けられる。このため、上部電極１６と下部電極１４との間で短絡が生じることを抑制することができる。従って、不揮発メモリの製造における歩留まりを向上することができる。
【００６４】
次に、本実施形態の効果を説明する。本実施形態に係る不揮発メモリ１００は、下部電極１４を構成する第１の金属材料は、上部電極１６を構成する第２の金属材料よりも規格化酸化物生成エネルギーが大きい。このため、下部電極１４に正電圧を印加しても、絶縁膜１２の抵抗状態が高抵抗状態へ遷移することがない。また、制御部８０は、絶縁膜１２の抵抗値を高抵抗化させる動作時および低抵抗化させる動作時において上部電極１６に正電圧を印加し、絶縁膜１２の抵抗値を読み出す動作時において下部電極１４に正電圧を印加する。従って、読み出し動作時において、絶縁膜１２の抵抗状態が高抵抗状態へ遷移してしまうことを抑制できる。そのため十分に高い電圧により読み出し動作を行うことが可能となる。よって、信頼性を確保しつつ、高速動作を実現することができる不揮発メモリを提供することができる。
【００６５】
図２４は、第２の実施形態に係る不揮発メモリ１０２を示す断面図であって、第１の実施形態における図１に対応している。第２の実施形態に係る不揮発メモリ１０２は、抵抗変化素子１０が、界面層１８を備えている点を除いて、第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【００６６】
界面層１８は、下部電極１４と絶縁膜１２との間に設けられている。また、界面層１８は、ＭｘＯｙ（Ｍ：金属元素）で示される組成を化学量論組成として有し、かつ金属元素Ｍに対する酸素の組成比がｙ／ｘよりも小さい。このため、界面層１８中には、酸素欠損が多く存在することとなる。界面層１８は、絶縁膜１２とともに抵抗変化層を構成する。
例えば界面層１８に酸化タンタルを用いた場合は、その化学量論組成はＴａ２Ｏ５となる。この場合、界面層１８中において、金属元素Ｔａに対する酸素の組成比は、５／２より小さい。
界面層１８の層厚は、例えば１〜３ｎｍである。界面層１８は以下に説明するように、読み出し動作におけるＯＦＦスイッチングを抑制する役割を果たすが、十分に効果を発揮するためには概ね１ｎｍ以上の膜厚を有することが好ましい。また、界面層１８の膜厚が厚すぎる場合、抵抗変化層全体の膜厚が増加し、フォーミング電圧が高くなりすぎるという問題が生じる。そのため、界面層１８の層厚を１〜３ｎｍにした場合、界面層１８が不揮発メモリ１０２の抵抗変化挙動に影響を及ぼすことを抑制することができる。
【００６７】
図２５および図２６は、読み出し動作時における酸素原子の挙動を説明するための模式図であり、不揮発メモリがＯＮ状態である場合における酸素原子の挙動を示している。図２５および図２６に示す構造では、絶縁膜１２がＴａ２Ｏ５であり、下部電極１４がＷである。また、図２６に示す構造では、界面層１８は、化学量論組成より酸素組成比が小さいＴａ２Ｏ５である。
ＯＮ状態である不揮発メモリには、抵抗変化層中に、酸素欠損により構成されるリークパスが形成されている。読み出し動作時において下部電極に正電圧を印加した場合、下部電極近傍に位置する抵抗変化層中の酸素原子が熱的に励起され、抵抗変化層中には遊離酸素原子が発生する。この遊離酸素原子が、リークパスを形成する酸素欠損に到達した場合、酸素欠損は消滅し、リークパスは切断される。この場合、抵抗変化層は高抵抗状態となる。すなわち、不揮発メモリは、ＯＮ状態からＯＦＦ状態へと遷移してしまう。
【００６８】
図２５および図２６では、図の縦軸が酸素原子のポテンシャルエネルギーを表し、上方に位置する程、高エネルギー状態であることを示す。遊離した酸素原子が酸素欠損のある位置へ移動し、その場所を酸化して欠損を補償するような反応を起こした場合、抵抗変化層を構成する金属元素との結合エネルギー分（４．２ｅＶ）だけ酸素原子は安定化する。同様に、下部電極１４へ移動し、下部電極で電極材料を酸化する反応を起こした場合、下部電極１４を構成する金属元素との結合エネルギー分（２．９ｅＶ）だけ酸素原子は安定化する。このため、抵抗変化層中に遊離した酸素原子は、より安定な酸素欠損、または下部電極１４へ移動する。
図２５において、斜線部Ａは、遊離酸素原子が下部電極１４へ到達しうる経路を示している。また、斜線部Ｂは、遊離酸素原子がリークパスを形成する酸素欠損９６へ到達しうる経路を示している。また、図２６において、斜線部Ａ'は、遊離酸素原子がリークパスを形成しない酸素欠損９９へ到達しうる経路を示している。
図２５に示す不揮発メモリにおいて、絶縁膜１２中で遊離した酸素原子は、ランダムに移動すると考えられるため、下部電極へ移動する確率は図２５の斜線部Ａの面積に、またリークパスを構成している最寄りの酸素欠損９６に移動する確率は図２５の斜線部Ｂの面積に比例する。図２５に示すように、斜線部Ａの面積は、斜線部Ｂの面積よりも大きい。このため、下部電極１４近傍で発生した遊離酸素は、リークパスを形成する酸素欠損９６へ移動する確率より、下部電極１４へ移動する確率の方が高い。更に、移動した先で酸化反応を起こす確率は、安定化する際に得られるエネルギーが大きいほど高くなる。そのため、段落００３１で得られたように、下部電極の酸化物形成エネルギーが大きいほど遊離酸素が下部電極で酸化反応を起こす可能性が高くなり、その結果酸素欠損を消滅させる確率は低くなる。しかし、リークパスを形成する酸素欠損９６へ移動し、反応を起こす確率を完全に排除することはできず、絶縁膜１２中に遊離した酸素原子によりリークパスが切断されてしまうおそれがあった。この場合、読み出し動作時において、不揮発メモリの抵抗状態が遷移してしまうこととなる。
【００６９】
図２６は、本実施形態に係る不揮発メモリ１０２を示している。本実施形態によれば、不揮発メモリ１０２は、下部電極１４と絶縁膜１２との間に、酸素欠損の多い界面層１８を有している。この場合、ＯＮ状態の不揮発メモリ１０２において、界面層１８中には、リークパスを形成しない酸素欠損９９が多く存在することとなる。このため、抵抗変化層中に遊離した酸素原子が、リークパスを形成しない酸素欠損９９へ移動する確率が生じる。なお、リークパスを形成しない酸素欠損９９へ移動する確率は、図２６中の斜線部Ａ'の面積に比例する。
このように、本実施形態によれば、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損９６へ移動する確率を、十分に低くすることができる。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。
【００７０】
また、本実施形態に係る不揮発メモリによれば、ＭｘＯｙ（Ｍ：金属元素）で示される組成を化学量論組成として有し、かつ金属元素Ｍに対する酸素の組成比がｙ／ｘよりも小さい。このため、下部電極１４の近傍で生じる抵抗変化層中の遊離酸素の数自体を減少させることができる。これにより、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを更に抑制することができる。
【００７１】
図２７は、読み出し動作時においてＯＦＦ状態への遷移が生じる割合を示すグラフである。図２７（ａ）は、界面層１８を有しない場合を示す。また、図２７（ｂ）は、界面層１８を有する場合を示す。図２７では、上部電極１６にＲｕ、絶縁膜１２にＴａ２Ｏ５、下部電極１４にＷを用いた不揮発メモリを用いている。横軸は、ＯＦＦ状態への遷移が観測された読み出し電圧Ｖ＿ＯＦＦを示している。また、縦軸は、ＯＮ状態にある不揮発メモリの下部電極１４に読み出し電圧を印加した場合において、ＯＦＦ状態への遷移が観測された割合を示している。
図２７では、測定を行った全素子（１０００点）について、ＯＦＦ状態への遷移が観測された読み出し電圧Ｖ＿ＯＦＦをそれぞれプロットしている。なお、Ｖ＿ＯＦＦが５Ｖであるプロットについては、５Ｖまで読み出し電圧を印加しても、ＯＦＦ状態への遷移が観測されなかった素子を示す。
図２７に示すように、界面層１８を有しない場合には、１Ｖ程度の読み出し電圧により、およそ２割程度の不揮発メモリがＯＦＦ状態への遷移を示した。これに対し、界面層１８を有する場合には、５Ｖまで読み出し電圧を印加しても、ＯＦＦ状態への遷移が観測されなかった。
【００７２】
第３の実施形態に係る不揮発メモリは、界面層１８の材料が異なる点を除いて、第２の実施形態に係る不揮発メモリ１０２と同様の構成を有する。
【００７３】
本実施形態において、界面層１８は、伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物からなる。
金属酸化物では、一般に価電子帯は酸素原子の２ｐ軌道からなり、伝導帯は金属元素の最外殻軌道から構成される。そのため、界面層１８としては、伝導帯がｓ軌道またはｐ軌道から構成される材料を用いることが好ましい。この場合、界面層１８は、伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物により構成されることとなる。
界面層１８は、例えばＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、もしくはＳｉＯ２により構成される層、またはＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｇａ２Ｏ３、もしくはＳｉＯ２の少なくとも一つを含む層である。
【００７４】
本実施形態によれば、界面層１８は、伝導帯の下端における電子状態密度が、価電子帯の上端における電子状態密度と同じ、または価電子帯の上端における電子状態密度よりも小さい金属酸化物からなる。一般に、絶縁膜のフェルミ準位は、価電子帯または伝導帯のうち電子状態密度が小さい方に偏る性質を有する。このため、本実施形態に係る抵抗変化層のフェルミ準位は、伝導帯側に偏る。
抵抗変化層のフェルミ準位が伝導帯側に偏る場合、抵抗変化層はｎ型の性質を示しやすくなる。すなわち、抵抗変化層は、周囲に電子を供給しやすい状態となる。このため、抵抗変化層のフェルミ準位が伝導帯側に偏る場合において発生した遊離酸素は、抵抗変化層から電子を受け取って負に帯電しやすくなる。
【００７５】
図２８は、負に帯電した遊離酸素の挙動を説明するための図である。図２８の縦軸は、酸素原子のポテンシャルエネルギーを表し、上方に位置する程、高エネルギー状態であることを示す。また、図２８中におけるＶは、下部電極１４へ印加する電圧を示している。
図２８に示すように、下部電極１４に正電圧を印加した場合、負に帯電した遊離酸素のポテンシャルエネルギーは、下部電極１４側において低くなる。このため、下部電極１４に正電圧を印加する読み出し動作時において、負に帯電した遊離酸素原子は、第１および第２の実施形態と異なり、ランダムな方向に移動するのではなく、ポテンシャルエネルギーが低い下部電極１４側へ引き寄せられる。これにより、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損９６を消滅させることが抑制される。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。
【００７６】
また、第２の実施形態と同様、界面層１８は、ＭｘＯｙ（Ｍ：金属元素）で示される組成を化学量論組成として有し、かつ金属元素Ｍに対する酸素の組成比がｙ／ｘよりも小さくなるように構成されていてもよい。界面層１８がＡｌ２Ｏ３を化学量論組成として有する場合、金属元素Ａｌに対する酸素の組成比は３／２よりも小さくなる。これにより、第２の実施形態と同様の効果を得ることができる。
【００７７】
第４の実施形態に係る不揮発メモリは、界面層１８の材料が異なる点を除いて、第２の実施形態に係る不揮発メモリと同様の構成を有する。
【００７８】
本実施形態において、界面層１８は、絶縁膜１２を構成する金属材料よりも価数が小さい金属材料の酸化物により構成される。すなわち、絶縁膜１２がＡｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３など３価の金属を有する金属酸化物の場合、界面層１８は、例えばＭｇＯ、またはＣａＯなど２価以下の金属を有する金属酸化物により構成することができる。この場合、界面層１８は、ＭｇＯ、もしくはＣａＯにより構成される層、またはＭｇＯ、もしくはＣａＯの少なくとも一つを含む層である。
また、絶縁膜１２がＴｉＯ２、ＺｒＯ２、ＨｆＯ２など４価の金属を有する金属酸化物の場合、界面層１８は、例えばＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３、またはＬａ２Ｏ３など３価以下の金属を有する金属酸化物により構成することができる。この場合、界面層１８は、ＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３、もしくはＬａ２Ｏ３により構成される層、またはＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３、もしくはＬａ２Ｏ３の少なくとも一つを含む層である。
更に、絶縁膜１２がＶ２Ｏ５、Ｔａ２Ｏ５など５価の金属を有する金属酸化物の場合、界面層１８は、例えばＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、ＨｆＯ２など４価以下の金属を有する金属酸化物により構成することができる。この場合、界面層１８は、ＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、もしくはＨｆＯ２により構成される層、またはＭｇＯ、ＣａＯ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＴｉＯ２、ＺｒＯ２、もしくはＨｆＯ２の少なくとも一つを含む層である。
【００７９】
本実施形態によれば、界面層１８は、絶縁膜１２を構成する金属材料よりも価数が小さい金属材料の酸化物により構成される。このため、絶縁膜１２を構成する金属材料が界面層１８へ混ざると、絶縁膜１２を構成する金属材料はドナーとして振る舞うこととなる。このとき、抵抗変化層のフェルミ準位は、ドナー準位へ近づく。すなわち、抵抗変化層のフェルミ準位は、伝導帯側に偏る。この場合、第３の実施形態と同様の理由により、抵抗変化層中に遊離した酸素は負に帯電しやすくなる。
下部電極１４に正電圧を印加する読み出し動作時において、負に帯電した遊離酸素原子は下部電極１４へ引き寄せられる。これにより、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損を消滅させることが抑制される。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。
【００８０】
また、第２の実施形態と同様、界面層１８は、ＭｘＯｙ（Ｍ：金属元素）で示される組成を化学量論組成として有し、かつ金属元素Ｍに対する酸素の組成比がｙ／ｘよりも小さくなるように構成されていてもよい。界面層１８がＴｉＯ２を化学量論組成として有する場合、金属元素Ｔｉに対する酸素の組成比は２よりも小さくなる。これにより、第２の実施形態と同様の効果を得ることができる。
【００８１】
第５の実施形態に係る不揮発メモリは、界面層１８の材料が異なる点を除いて、第２の実施形態に係る不揮発メモリと同様の構成を有する。
【００８２】
本実施形態において、界面層１８は、ドナーとして機能する不純物を有する。界面層１８が例えばＴｉＯ２により構成される場合には、４価のＴｉよりも価数が大きい５価のＴａやＶまたは６価のＷなどを界面層１８へ添加することにより、ドナーとして機能する不純物を有する界面層１８を実現することができる。
界面層１８は、例えば絶縁膜１２と同様の材料により構成される。また、界面層１８は絶縁膜１２と異なる材料から構成されていても良い。さらに、ドナーとして機能する不純物は、絶縁膜１２を構成する材料と同じであっても異なっていても構わない。
界面層１８は、例えば絶縁膜１２のうち、ドナーとして機能する不純物を添加された一部により構成される。また、界面層１８は、下部電極１４上に成膜により設けられていてもよい。
【００８３】
本実施形態によれば、添加されたドナーによって、下部電極１４近傍における抵抗変化層のフェルミ準位は伝導帯側に偏る。この場合、第４の実施の形態と同様に、抵抗変化層中に遊離した酸素は負に帯電しやすくなる。これにより、下部電極１４に正電圧を印加する読み出し動作時において、負に帯電した遊離酸素原子は下部電極１４へ引き寄せられる。このため、抵抗変化層中に遊離した酸素原子が、リークパスを形成する酸素欠損を消滅させることが抑制される。従って、読み出し動作時において、抵抗変化層の抵抗状態が遷移してしまうことを抑制することができる。
【００８４】
図３４は、第６の実施形態に係る不揮発メモリ１０４を示す側面図であり、第１の実施形態に係る図２９に対応している。本実施形態に係る不揮発メモリ１０４は、抵抗変化素子１０の構成を除いて、第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【００８５】
本実施形態において、抵抗変化素子１０の下部電極は、絶縁膜１２とソース・ドレイン領域３２とを接続するソース・ドレインコンタクト５４によって構成されている。
図３４に示すように、本実施形態に係る不揮発メモリ１０４は、下部電極１４を有していない。また、抵抗変化層である絶縁膜１２は、第一配線層２００に設けられたソース・ドレインコンタクト５４と直接接触している。本実施形態では、ソース・ドレインコンタクト５４の上端部を、抵抗変化素子１０の下部電極として機能させる。すなわち、ソース・ドレインコンタクト５４、絶縁膜１２および上部電極１６によって抵抗変化素子１０が構成されることとなる。
なお、本実施形態において、下部電極を構成するソース・ドレインコンタクト５４は、平面視で上部電極１６よりも小さい。
【００８６】
図３５は、図３４に示す抵抗変化素子１０を示す断面図である。図３５に示すように、ソース・ドレインコンタクト５４は、金属膜２２０と、金属膜２２０の側面および下面を覆うように設けられたバリアメタル膜２２２と、により構成される。ソース・ドレインコンタクト５４は、例えば第一配線層２００中に設けられた開口内に形成される。
図３５に示すように、本実施形態では、金属膜２２０およびバリアメタル膜２２２により構成される、ソース・ドレインコンタクト５４の上端部が、第１の実施形態における下部電極１４として機能する。
本実施形態において、金属膜２２０は、例えばＷまたはＣｕ等により構成される。また、バリアメタル膜２２２は、例えばＴｉＮ等により構成される。なお、ソース・ドレインコンタクト５４の材料は、第１の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
【００８７】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、下部電極１４を有していない。このため、下部電極１４を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。
【００８８】
ソース・ドレインコンタクト５４上に別途下部電極１４を形成する場合、寸法ばらつきや目ズレ等の問題を回避するために、下部電極１４の大きさをソース・ドレインコンタクト５４の径より大きくする必要がある。また、上下電極間の短絡を防ぐためには、例えば図３３に示すように上部電強１６および絶縁膜１２の面積を下部電極１４よりも大きくする必要があった。このような場合、抵抗変化素子１０全体の面積は増大してしまう。
これに対し、本実施形態によれば、抵抗変化素子１０の下部電極は、ソース・ドレインコンタクト５４により構成されている。このため、絶縁膜１２および上部電極１６の面積をソース・ドレインコンタクト５４よりも若干大きくすることで、寸法ばらつきや目ズレ等の問題を回避し、かつ上下電極間の短絡を防止することができる。この場合、抵抗変化素子１０の面積は、ソース・ドレインコンタクト５４の径よりも若干大きい面積を有する上部電極１６によって規定されることとなる。従って、抵抗変化素子およびメモリセルを微細化することができる。また、煩雑な工程を必要とせずに、上下電極間の短絡を防止することが可能となる。
【００８９】
図６８は、図３５に示す抵抗変化素子１０の変形例を示す断面図である。図６８に示すように、本実施形態に係る抵抗変化素子１０は、ソース・ドレインコンタクト５４を埋め込むコンタクト孔の上端部に下部電極１４を埋め込む構成を有していてもよい。この場合、金属膜２２０、バリアメタル膜２２２、および下部電極１４により、ソース・ドレインコンタクトが構成されることとなる。
図６８（ａ）に示す変形例に係る抵抗変化素子１０は、次のように形成される。すなわち、ソース・ドレインコンタクト５４を形成した後、コンタクト孔上端部に位置する金属膜２２０およびバリアメタル膜２２２をエッチバックする。次いで、エッチバック工程により形成された凹部内に下部電極１４を埋め込む。
また、図６８（ｂ）に示す変形例に係る抵抗変化素子１０は、次のように形成される。すなわち、ソース・ドレインコンタクト５４を形成した後、コンタクト孔上端部に位置する金属膜２２０のみをエッチバックする。次いで、エッチバック工程により形成された凹部内に下部電極１４を埋め込む。この場合、下部電極１４の周囲には、バリアメタル膜２２２が残ることとなる。
本変形例に係る構造によれば、下部電極１４として任意の材料を選択することができる。このため、コンタクトを構成する金属膜の材料が制限される場合であっても、下部電極として適切な材料を選択することが可能となる。また、この場合においても第６の実施形態における効果を得ることができる。
【００９０】
図３６は、第７の実施形態に係る不揮発メモリ１０６を示す側面図であって、第１の実施形態に係る図２９に対応している。本実施形態に係る不揮発メモリ１０６は、抵抗変化素子１０の構成を除いて、第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【００９１】
本実施形態において、抵抗変化素子１０の上部電極は、プレート線４０と絶縁膜１２とを接続するプレートコンタクト５２によって構成されている。
図３６に示すように、本実施形態に係る不揮発メモリ１０６は、第１の実施形態に示される上部電極１６を有していない。また、抵抗変化層である絶縁膜１２は、第二配線層２０２に設けられたプレートコンタクト５２と直接接触している。本実施形態では、プレートコンタクト５２の下端部を、抵抗変化素子１０の上部電極として機能させる。すなわち、下部電極１４、絶縁膜１２およびプレートコンタクト５２によって抵抗変化素子１０が構成されることとなる。
なお、上部電極を構成するプレートコンタクト５２は、平面視で下部電極１４よりも小さい。
【００９２】
図３７（ａ）および図３７（ｂ）は、図３６に示す抵抗変化素子１０を示す断面図である。図３７（ａ）および図３７（ｂ）に示すように、プレートコンタクト５２は、金属膜２２４と、金属膜２２４の側面および下面を覆うように設けられたバリアメタル膜２２６と、により構成される。プレートコンタクト５２は、例えば第二配線層２０２中に設けられた開口内に形成される。
図３７（ａ）および図３７（ｂ）に示すように、金属膜２２４およびバリアメタル膜２２６により構成される、プレートコンタクト５２の下端部が、第１の実施形態における上部電極１６として機能する。金属膜２２４は、例えばＡｌ、Ｃｕ、またはＷ等により構成される。また、バリアメタル膜２２６は、例えばＴｉＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、またはＲｕ等により構成される。なお、プレートコンタクト５２の材料は、第１の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
【００９３】
なお、図３７（ｂ）に示すように、絶縁膜１２は、例えばプレートコンタクト５２の側面および下面を覆うように設けられていてもよい。この場合、絶縁膜１２は、第二配線層２０２中に設けられた、プレートコンタクト５２を埋め込むための開口内に形成されることとなる。
図３７（ｂ）に示す構造においては、例えば次のように絶縁膜１２およびプレートコンタクト５２を形成する。まず、第二配線層２０２を構成する層間絶縁膜上、および当該層間絶縁膜に設けられた開口内に絶縁材料および金属材料を順に堆積する。次いで、当該開口内以外に堆積された当該絶縁材料および金属材料をＣＭＰ法等により除去する。これにより、層間絶縁膜に設けられた開口内に、絶縁膜１２およびプレートコンタクト５２が形成される。この場合、ドライエッチング等により絶縁膜１２をパターニングする工程を省略することができる。従って、不揮発メモリの製造が容易となる。
【００９４】
図６９は、図３７に示す抵抗変化素子１０の変形例を示す断面図である。図６９に示すように、本実施形態に係る抵抗変化素子１０では、プレートコンタクト５２の側面および下面を覆うように上部電極１６が設けられていてもよい。この場合、金属膜２２４、バリアメタル膜２２６、および上部電極１６によりプレートコンタクトが構成されることとなる。
図６９（ａ）に示す変形例に係る抵抗変化素子１０では、プレートコンタクト５２の側面および下面を覆うように、上部電極１６が設けられている。この場合、上部電極１６は、第二配線層２０２中に設けられた、プレートコンタクト５２を埋め込むための開口内に形成されることとなる。なお、図６９（ａ）に示す変形例では、絶縁膜１２は、プレートコンタクト５２を埋め込む開口下に設けられる。
図６９（ｂ）に示す変形例に係る抵抗変化素子１０では、プレートコンタクト５２の側面および下面を覆うように、上部電極１６および絶縁膜１２が設けられていてもよい。この場合、絶縁膜１２は、上部電極１６を介してプレートコンタクト５２の側面および下面を覆うこととなる。また、上部電極１６および絶縁膜１２は、第二配線層２０２中に設けられた、プレートコンタクト５２を埋め込むための開口内に形成されることとなる。
【００９５】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、上部電極１６を有しない。このため、上部電極を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。
【００９６】
プレートコンタクト５２下に別途上部電極１６を形成する場合において、寸法ばらつきや目ズレ等の問題を回避しつつ上下電極間の短絡を防ぐためには、例えば図３３に示すように上部電極１６および絶縁膜１２の面積を下部電極１４よりも大きくする必要があった。これは、素子面積を大きくする要因となる。さらに、下部電極１４はプレートコンタクト５２と同程度の径を有するソース・ドレインコンタクト５４より大きくする必要があるため、抵抗変化素子１０全体の面積はさらに増大することとなる。
これに対し、本実施形態によれば、抵抗変化素子１０の上部電極は、プレートコンタクト５２により構成されている。このため、下部電極１６および絶縁膜１２の面積をプレートコンタクト５２よりも若干大きくすることで、寸法ばらつきや目ズレ等の問題を回避し、かつ上下電極間の短絡を防止することができる。この場合、抵抗変化素子１０の面積は、プレートコンタクト５２の径よりも若干大きい面積を有する下部電極１６および絶縁膜１２によって規定されることとなる。従って、抵抗変化素子およびメモリセルを微細化することができる。また、煩雑な工程を必要とせずに、上下電極間の短絡を防止することが可能となる。
【００９７】
図３８は、第８の実施形態に係る不揮発メモリ１０８を示す側面図であって、第１の実施形態における図２９に対応している。本実施形態に係る不揮発メモリ１０８は、抵抗変化素子１０の構成を除いて、第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【００９８】
本実施形態において、抵抗変化素子１０の上部電極は、プレート線４０により構成されている。
図３８に示すように、本実施形態に係る不揮発メモリ１０８は、第１の実施形態に示される上部電極１６およびプレートコンタクト５２を有していない。また、抵抗変化層である絶縁膜１２は、第二配線層２０２に設けられたプレート線４０と直接接している。本実施形態では、プレート線４０の下端部であって、絶縁膜１２と接する部分を、抵抗変化素子１０の上部電極として機能させる。すなわち、下部電極１４、絶縁膜１２およびプレート線４０によって抵抗変化素子１０が構成されることとなる。
【００９９】
図３９（ａ）および図３９（ｂ）は、図３８に示す抵抗変化素子１０の一例を示す断面図である。図３９（ａ）は、図３８を図中正面から見た場合における、抵抗変化素子１０の断面を示している。また、図３９（ｂ）は、図３８を図中側方から見た場合における、抵抗変化素子１０の断面を示している。
図３９（ａ）および図３９（ｂ）に示すように、プレート線４０は、金属膜２２８と、金属膜２２８の側面および下面を覆うように設けられたバリアメタル膜２３０と、により構成される。プレート線４０は、例えば第二配線層２０２中に埋め込まれている。
図３９（ａ）および図３９（ｂ）に示すように、金属膜２２８およびバリアメタル膜２３０により構成される、プレート線４０の下端部が、第１の実施形態における上部電極１６として機能する。金属膜２２８は、例えばＡｌ、またはＣｕ等により構成される。また、バリアメタル膜２３０は、例えばＴｉＮ、ＴａＮ、ＨｆＮ、ＺｒＮ、またはＲｕ等により構成される。なお、プレート線４０の材料は、第１の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
【０１００】
図３９（ａ）および図３９（ｂ）に示すように、絶縁膜１２は、例えば平面視で下部電極１４よりも大きく設けられる。この場合、絶縁膜１２は、例えば下部電極１４の上面および側面を覆うように設けられる。
本実施形態では、絶縁膜１２が、下部電極１４の上面および側面を覆うように設けられている。このため、層間絶縁膜にプレート線４０を埋め込むための溝を形成する際に、例えばマスクずれ等により絶縁膜１２周囲の層間絶縁膜が除去されて下部電極１４が露出してしまうことを防止することができる。これにより、抵抗変化素子１０の上部電極を構成するプレート線４０と、下部電極１４との間の短絡を防止することが可能となる。
【０１０１】
図４０は、図３８に示す抵抗変化素子１０の一例を示す断面図であり、図３９とは異なる例を示している。図４０は、図３８を図中側方から見た場合における、抵抗変化素子１０の断面を示している。
図４０に示すように、絶縁膜１２は、例えばプレート線４０の側面および下面を覆うように設けられていてもよい。この場合、絶縁膜１２は、第二配線層２０２中に設けられた、プレート線４０を埋め込むための溝内に形成されることとなる。
図４０に示す例では、下部電極１４上にプレート線４０を埋め込むための溝を形成した後に、絶縁膜１２が形成される。このため、プレート線４０を形成する際に下部電極１４が露出することが抑制される。従って、抵抗変化素子１０の上部電極を構成するプレート線４９と、下部電極１４との間の短絡を防止することが可能となる。
【０１０２】
図７０は、図３９および図４０に示す抵抗変化素子１０の変形例を示す断面図である。図７０（ａ）は、図３９に示す抵抗変化素子１０の変形例を示している。図７０（ｂ）は、図４０に示す抵抗変化素子１０の変形例を示している。図７０に示すように、本実施形態に係る抵抗変化素子１０では、プレート線４０の側面および下面を覆うように上部電極１６が設けられていてもよい。この場合、金属膜２２８、バリアメタル膜２３０、および上部電極１６によりプレート線が構成されることとなる。
図７０（ａ）に示す変形例に係る構造では、プレート線４０の側面および下面を覆うように上部電極１６が設けられている。この場合、プレート線４０を埋め込むための溝内に、上部電極１６が設けられる。絶縁膜１２は、プレート線４０を埋め込む溝下に設けられる。
図７０（ｂ）に示す変形例に係る構造では、プレート線４０の側面および下面を覆うように、上部電極１６および絶縁膜１２が設けられている。この場合、絶縁膜１２は、上部電極１６を介してプレート線４０の側面および下面を覆うこととなる。また、上部電極１６および絶縁膜１２は、プレート線４０を埋め込むための溝内に設けられる。
【０１０３】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、上部電極１６およびプレートコンタクト５２を有しない。従って、上部電極１６およびプレートコンタクト５２を形成する工程を省略することができる。従って、不揮発メモリの製造が容易となる。
【０１０４】
抵抗変化素子１０を設けない既存のＬＳＩプロセスでは、プレート線４０は、例えば第一配線層２００中に形成される。本実施形態によれば、プレートコンタクト５２を設けないため、第二配線層２０２中に設けられたプレート線４０の位置を、第一配線層２００に近接させることができる。従って、本実施形態に係る不揮発メモリの製造プロセスと、既存のＬＳＩプロセスとの親和性を高めることができる。
【０１０５】
図４１は、第９の実施形態に係る不揮発メモリ１１０を示す側面図であり、第１の実施形態における図２９に対応している。本実施形態に係る不揮発メモリ１１０は、抵抗変化素子１０の構成を除いて、第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【０１０６】
本実施形態において、抵抗変化素子１０の下部電極は、ソース・ドレインコンタクト５４により構成されている。また、抵抗変化素子１０の上部電極は、プレート線４０により構成されている。
図４１に示すように、本実施形態に係る不揮発メモリ１１０は、第１の実施形態に示される下部電極１４、上部電極１６およびプレートコンタクト５２を有していない。プレート線４０は、第一配線層２００中に設けられており、抵抗変化層である絶縁膜１２と直接接している。また、抵抗変化層である絶縁膜１２は、第一配線層２００中に設けられたソース・ドレインコンタクト５４と直接接触している。
本実施形態では、プレート線４０の下端部であって、平面視でソース・ドレインコンタクト５４と重なる部分を抵抗変化素子１０の上部電極として機能させる。また、ソース・ドレインコンタクト５４の上端部を抵抗変化素子１０の下部電極として機能させる。すなわち、ソース・ドレインコンタクト５４、絶縁膜１２およびプレート線４０によって抵抗変化素子１０が構成されることとなる。
【０１０７】
図４２は、図４１に示す抵抗変化素子１０を示す断面図である。
図４２に示すように、プレート線４０は、金属膜２２８と、金属膜２２８の側面および下面を覆うように設けられたバリアメタル膜２３０と、により構成される。プレート線４０は、例えば第一配線層２００中に埋め込まれている。また、図４２に示すように、ソース・ドレインコンタクト５４は、金属膜２２０と、金属膜２２０の側面および下面を覆うように設けられたバリアメタル膜２２２と、により構成される。
図４２に示すように、プレート線４０の下端部が第１の実施形態における上部電極１６として機能し、ソース・ドレインコンタクト５４の上端部が第１の実施形態における下部電極１４として機能する。
金属膜２２８、バリアメタル膜２３０、金属膜２２０およびバリアメタル膜２２２の材料は、第１の実施形態に示す上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
【０１０８】
図４２に示すように、絶縁膜１２は、例えばプレート線４０の側面および下面を覆うように設けられる。この場合、絶縁膜１２は、第一配線層２００中に設けられたプレート線４０を埋め込むための溝内に形成されることとなる。
【０１０９】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、下部電極１４、上部電極１６およびソース・ドレインコンタクト５４を形成する工程を省略することができる。このため、不揮発メモリの製造を容易にすることができる。
さらに、下部電極１４および上部電極１６を設けないため、下部電極１４および上部電極１６を形成する際に生じる、目ずれやエッチング不良等の歩留まり低下の要因を排除することができる。従って、不揮発メモリ製造における歩留まりの向上を図ることが可能となる。
【０１１０】
図４３は、第１０の実施形態に係る不揮発メモリ１１２を示す側面図であり、第１の実施形態における図２９に対応している。本実施形態に係る不揮発メモリ１１２は、抵抗変化素子１０の構成を除いて、第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【０１１１】
図４３に示すように、不揮発メモリ１１２は、ソース・ドレイン領域３２の表面に形成されたシリサイド層２３２を備えている。本実施形態において、抵抗変化素子１０の下部電極は、シリサイド層２３２により構成されている。
図４３に示すように、本実施形態に係る不揮発メモリ１１２は、第１の実施形態に示されるソース・ドレインコンタクト５４および下部電極１４を有していない。抵抗変化層である絶縁膜１２は、シリサイド層２３２上に、シリサイド層２３２と直接接するように設けられている。
本実施形態では、シリサイド層２３２を抵抗変化素子１０の下部電極として機能させる。すなわち、シリサイド層２３２、絶縁膜１２および上部電極１６によって抵抗変化素子１０が構成されることとなる。
【０１１２】
本実施形態において、絶縁膜１２および上部電極１６は、基板３０に設けられたシリサイド層３２上に積層されている。すなわち、絶縁膜１２および上部電極１６は、第一配線層２００中に設けられることとなる。また、プレート線４０は、第一配線層２００中に埋め込まれている。
シリサイド層２３２は、例えばソース・ドレイン領域３２の表面を、ＴｉＳｉ、ＣｏＳｉ２、ＮｉＳｉ、またはＰｔＳｉ、もしくはこれらの合金等によってシリサイド化することにより形成される。なお、シリサイド層２３２の材料は、第１の実施形態において記載した、上部電極と下部電極の規格化酸化物生成エネルギーにおける関係を考慮して、適宜選択することができる。
【０１１３】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、抵抗変化素子１０は、基板３０に設けられたシリサイド層２３２上に設けられている。そして、抵抗変化素子１０上に位置するプレート線４０は、第一配線層２００中に埋め込まれている。このため、基板上に設けられる多層配線層は、抵抗変化素子を設けない通常のＬＳＩプロセスにより形成することが可能となる。従って不揮発メモリの製造を容易にすることができる。
【０１１４】
図４４は、第１１の実施形態に係る不揮発メモリ１１４を示す側面図であり、第１の実施形態における図２９に対応している。本実施形態に係る不揮発メモリ１１４は、抵抗変化素子１０の構成を除いて、第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【０１１５】
図４４に示すように、不揮発メモリ１１４は、シリサイド層２３２を備えている。本実施形態において、抵抗変化素子１０の下部電極はシリサイド層２３２により構成され、抵抗変化素子１０の上部電極はプレートコンタクト５２により構成されている。
図４４に示すように、本実施形態に係る不揮発メモリ１１４は、第１の実施形態において示されるソース・ドレインコンタクト５４、上部電極１６および下部電極１４を有していない。抵抗変化層である絶縁膜１２は、シリサイド層２３上に、シリサイド層２３２と直接接するように設けられている。また、絶縁膜１２は、絶縁膜１２上に設けられたプレートコンタクト５２と直接接している。
本実施形態では、シリサイド層２３２を抵抗変化素子１０の下部電極として機能させる。また、プレートコンタクト５２を抵抗変化素子１０の上部電極として機能させる。すなわち、シリサイド層２３２、絶縁膜１２およびプレートコンタクト５２によって抵抗変化素子１０が構成されることとなる。
【０１１６】
シリサイド層２３２は、例えば第１０の実施形態と同様の構成を有する。また、プレートコンタクト５２は、例えば第７の実施形態と同様の構成を有する。
【０１１７】
図４５は、図４４に示す不揮発メモリ１１４の変形例を示す断面模式図である。図４５に示すように、不揮発メモリ１１４の絶縁膜１２は、例えばプレートコンタクト５２の側面および下面を覆うように設けられていてもよい。この場合、絶縁膜１２は、第一配線層２００中に設けられた、プレートコンタクト５２を形成するための開口内に設けられる。
本実施形態では、例えば次のように絶縁膜１２およびプレートコンタクト５２を形成する。まず、第二配線層２０２を構成する層間絶縁膜上、および当該層間絶縁膜に設けられた開口内に、絶縁材料および金属材料を順に堆積する。次いで、当該開口内以外に堆積された当該絶縁材料および金属材料を、ＣＭＰ法等により除去する。これにより、層間絶縁膜に設けられた開口内に、絶縁膜１２およびプレートコンタクト５２が形成される。この場合、ドライエッチング等により絶縁膜１２をパターニングする工程を省略することができる。従って、不揮発メモリの製造が容易となる。
【０１１８】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態に係る抵抗変化素子１０は、ソース・ドレイン領域３２と、ソース・ドレイン領域３２とプレート線４０とを接続するプレートコンタクト５２と、の間に絶縁膜１２を形成することにより実現される。従って、不揮発メモリを形成しない既存のＬＳＩプロセスをほとんど変更することなく、不揮発メモリを形成することが可能となる。これにより、不揮発メモリの製造を容易にすることができる。
【０１１９】
図４６は、第１２の実施形態に係る不揮発メモリ１１６を示す上面図であり、第１の実施形態に係る図３０に対応している。本実施形態に係る不揮発メモリ１１６は、プレート線４０、ワード線４２およびビット線４４の構成を除いて、第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【０１２０】
図４６に示すように、本実施形態に係る不揮発メモリ１１６において、ワード線４２は、基板３０平面と水平な面内において、ゲート電極２２と垂直に設けられている。また、ワード線４２は、ゲート電極２２と接続している。この場合、ワード線４２は、ゲート電極２２として機能しない。
また、プレート線４０およびビット線４４は、基板３０平面と水平な面内において、ワード線４２と垂直な方向へ延伸するように設けられる。すなわち、プレート線４０およびビット線４４は、ゲート電極２２と平行に設けられることとなる。
【０１２１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【０１２２】
プレート線４０はソース・ドレイン領域３２と接続し、ビット線４４はソース・ドレイン領域３１と接続している。このため、第１の実施形態のようにプレート線４０およびビット線４４がゲート電極２２と垂直に設けられる場合、プレート線４０およびビット線４４を平行に設けられるだけのゲート幅が必要となる。
一方、本実施形態では、プレート線４０およびビット線４４は、ゲート電極２２と平行に設けられている。このため、選択トランジスタ２０のゲート幅にかかわらず、プレート線４０およびビット線４４を平行に設けることが可能となる。
【０１２３】
また、本実施形態によれば、ワード線４２は、ゲート電極２２として機能しない。このため、ワード線４２の幅を、選択トランジスタ２０のゲート長にかかわらず設計することができる。このため、ゲート長の小さい微細で高性能な選択トランジスタを形成しつつ、ワード線の低抵抗化を図ることが可能となる。
【０１２４】
図４７は、第１３の実施形態に係る不揮発メモリ１１８を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図４７は、第１の実施形態における図３１に対応している。図４８は、図４７に示すセルアレイ構造を示す回路図であって、第１の実施形態に係る図３２に対応している。
図４７および図４８に示すように、本実施形態に係る不揮発メモリ１１８において、隣接する二つのメモリセル１１は、ソース・ドレイン領域３１が互いに一体として形成されている。そして、当該一体として形成されたソース・ドレイン領域３１は、一のビットコンタクト５６を介してビット線４４と接続している。本実施形態に係る不揮発メモリ１１８は、これらの点を除いて第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【０１２５】
図４７に示すように、本実施形態に係る不揮発メモリ１１８において、Ｘ方向に隣接する二つのメモリセル１１それぞれが有するソース・ドレイン領域３１は、互いに一体として設けられている。すなわち、Ｘ方向において隣接する当該二つのメモリセル１１は、ソース・ドレイン領域３１を互いに共有している。また、ソース・ドレイン領域３１が互いに一体として設けられた二つのメモリセル１１の間には、素子分離膜２１０が設けられていない。一体として形成されたソース・ドレイン領域３１は、一のビットコンタクト５６を介してビット線４４と接続する。また、ソース・ドレイン領域３１が一体として設けられた二つのメモリセル１１は、互いに異なるワード線４２と接続する。
また、図４７に示すように、Ｙ方向に隣接する二つのメモリセル１１のソース・ドレイン領域３１は、素子分離膜２１０によって互いに分離されている。
本実施形態に係るメモリセル３０２においても、プレート線４０、ワード線４２およびビット線４４の組み合わせにより、特定のメモリセル１１を選択することが可能である。
【０１２６】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、隣接する二つのメモリセル１１それぞれが有するソース・ドレイン領域３１が、互いに一体として形成されている。このため、当該隣接する二つのメモリセル１１間において、素子分離膜２１０を設ける必要がない。従って、セルアレイ構造のサイズを縮小することが可能となる。
さらに、一体として形成されたソース・ドレイン領域３１には、一のビットコンタクト５６のみが設けられる。すなわち、リソグラフィの解像限界等によるビットコンタクト５６の径の制限が緩和される。これにより、ビットコンタクト５６の径を大きくし、ビットコンタクト５６におけるコンタクト抵抗を低減することができる。従って、不揮発メモリの動作速度を向上することが可能となる。
【０１２７】
図４９は、第１４の実施形態に係る不揮発メモリ１２０を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図４９は、第１の実施形態に係る図３１に対応している。図５０は、図４９に示すセルアレイ構造を示す回路図であって、第１の実施形態に係る図３２に対応している。図５１は、図４９に示すセルアレイ構造の一部を示す側面図である。
本実施形態に係る不揮発メモリ１２０において、同一のビット線４４と接続する隣接する二つのメモリセル１１は、上部電極１６が互いに一体として形成されており、下部電極１４が互いに離間している。そして、当該一体として形成された上部電極１６は、一のプレートコンタクト５２を介してプレート線４０と接続している。本実施形態に係る不揮発メモリ１２０は、これらの点を除いて第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【０１２８】
図４９に示すように、本実施形態に係る不揮発メモリ１２０では、図中Ｘ方向に隣接する二つのメモリセル１１において、上部電極１６が互いに一体として形成されている。図４９および図５０に示すように、当該一体として形成された上部電極１６は、一のプレートコンタクト５２を介してプレート線４０と接続する。図中Ｘ方向に隣接する二つのメモリセル１１は、互いに同一のビット線４４と接続する。また、図中Ｘ方向に隣接する二つのメモリセル１１は、互いに異なるワード線４２と接続している。
一方、図４９中Ｙ方向に隣接する二つのメモリセル１１の上部電極１６は、互いに離間している。Ｙ方向に隣接する二つのメモリセル１１は、互いに異なるビット線と接続する。
【０１２９】
図５１に示すように、上部電極１６が一体として形成された二つのメモリセル１１それぞれが有する下部電極１４は、互いに離間している。互いに離間した各下部電極１４は、それぞれ異なるソース・ドレインコンタクト５４を介して、異なるソース・ドレイン領域３２と接続する。これにより、互いに離間した各下部電極１４に対応して独立に制御可能な、二つの抵抗変化素子１０が実現される。従って、上部電極１６が一体として形成された二つのメモリセル１１を、互いに独立したメモリセル１１として機能させることができる。
図５１に示すように、上部電極１６が一体として形成された二つのメモリセル１１それぞれが有する絶縁膜１２は、例えば互いに一体として形成される。なお、上部電極１６が一体として形成された二つのメモリセル１１それぞれが有する絶縁膜１２は、互いに離間していてもよい。
【０１３０】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、一体として形成された上部電極１６に対し、一のプレートコンタクト５２のみが設けられる。すなわち、リソグラフィの解像限界等によるプレートコンタクト５２の径の制限が緩和される。これにより、プレートコンタクト５２の径を大きくし、プレートコンタクト５２におけるコンタクト抵抗を低減することができる。従って、不揮発メモリの動作速度を向上することが可能となる。
【０１３１】
図５２は、第１５の実施形態に係る不揮発メモリ１２２を構成するセルアレイ構造を示す上面図であって、セルアレイ構造の一部を示している。図５２は、第１４の実施形態における図４９に対応している。図５３は、図５２に示すセルアレイ構造を示す回路図であって、第１４の実施形態に係る図５０に対応している。図５４は、図５２に示すセルアレイ構造の一部を示す側面図であって、第１４の実施形態に係る図５１に対応している。
図５２、図５３、および図５４に示すように、本実施形態に係る不揮発メモリ１２２は、素子分離用電極２３６によって隣接する二つのメモリセル１１を分離していることを除いて、第１４の実施形態に係る不揮発メモリ１２０と同様の構成を有する。
【０１３２】
図５２に示すように、不揮発メモリ１２２は、一のメモリセル１１が有する選択トランジスタ２０と、図中Ｘ方向において当該一のメモリセル１１と隣接する他のメモリセル１１が有する選択トランジスタ２０との間に設けられた、素子分離用電極２３６を備える。図５４に示すように、素子分離用電極２３６は、平面視で、隣接するメモリセル１１それぞれが有するソース・ドレイン領域３２の間に設けられる。
素子分離用電極２３６に電圧を印加することで、二つの選択トランジスタ２０それぞれが有するソース・ドレイン領域３２の間のチャンネルをＯＦＦにする。これにより、隣接する二つの選択トランジスタ２０が、互いに分離される。
図５２に示すように、本実施形態における素子分離用電極２３６は、例えばＸ方向に隣接する二つのメモリセル１１間に設けられる。また、図５４に示すように、当該隣接する二つのメモリセル１１の間には、素子分離膜２１０が設けられていない。
図５２に示すように、素子分離用電極２３６は、図中Ｙ方向に延伸している。図５２中Ｙ方向に配列された複数のメモリセル１１は、例えば共通の素子分離用電極２３６に接続される。また、図５４に示すように、素子分離用電極２３６は、例えばワード線４２と同層に設けられている。
【０１３３】
本実施形態においても、第１４の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、隣接する選択トランジスタ２０を素子分離用電極２３６により分離する。このため、当該二つの選択トランジスタ２０の間に素子分離膜２１０を設ける必要がない。従って、素子分離膜２１０の形状を簡略化することができる。このように、本実施形態によれば、不揮発メモリの製造を容易にすることが可能となる。
また、素子分離用電極２３６は、ワード線４２と同時に形成することができる。従って、製造プロセス上における負荷を増大することなく、上述の効果を得ることができる。
【０１３４】
図５５は、第１６の実施形態に係る不揮発メモリ１２４を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図５６は、図５５に示すセルアレイ構造を示す回路図である。
本実施形態に係る不揮発メモリ１２４は、第１３の実施形態に係る不揮発メモリ１１８および第１４の実施形態に係る不揮発メモリ１２０の構成を含む。
【０１３５】
図５５に示すように、一のメモリセル１１のソース・ドレイン領域３１は、図中Ｘ方向において隣接するメモリセル１１のソース・ドレイン領域３１と一体として形成されている。すなわち、Ｘ方向において隣接する当該二つのメモリセル１１は、ソース・ドレイン領域３１を互いに共有している。そして、当該一体として形成されたソース・ドレイン領域３１は、一のビットコンタクト５６を介してビット線４４と接続している。
また、図５５に示すように、上記一のメモリセル１１の上部電極１６は、ソース・ドレイン領域３１を共有するメモリセル１１とは反対側において隣接するメモリセル１１の上部電極１６と一体として形成されている。そして、当該一体として形成された上部電極１６は、一のプレートコンタクト５２を介してプレート線４０と接続している。図５５および図５６に示すように、上部電極１６が一体として形成された隣接する二つのメモリセル１１は、同一のビット線４４と接続する。なお、図５１に示す構成と同様に、上部電極１６が一体として形成された隣接する二つのメモリセル１１それぞれが有する下部電極１４は、互いに離間している（図示せず）。
【０１３６】
本実施形態においても、第１３の実施形態および第１４の実施形態と同様の効果を得ることができる。
【０１３７】
図５７は、第１７の実施形態に係る不揮発メモリ１２６を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図５８は、図５７に示すセルアレイ構造を示す回路図である。
本実施形態に係る不揮発メモリ１２６は、素子分離用電極２３６によって隣接する二つのメモリセル１１を分離していることを除いて、第１６の実施形態に係る不揮発メモリ１２４と同様の構成を有する。また、素子分離用電極２３６に関する構成は、第１５の実施形態に係る不揮発メモリ１２２と同様である。
【０１３８】
図５７および図５８に示すように、素子分離用電極２３６は、上部電極１６が一体として形成された隣接する二つのメモリセル１１の間に設けられている。図５７に示すように、素子分離用電極２３６は、図中Ｙ方向に延伸している。Ｙ方向に配列したメモリセル１１は、共通の素子分離用電極２３６を有する。
図５７に示すように、本実施形態において、上部電極１６が一体として形成された図中Ｘ方向に隣接する二つのメモリセル１１の間には、素子分離膜２１０が設けられていない。また、ソース・ドレイン領域３１が一体として形成された図中Ｘ方向に隣接する二つのメモリセル１１の間には、素子分離膜２１０が設けられていない。すなわち、図５７に示すように、素子分離膜２１０は、図中Ｘ方向のみに延伸する直線状に設けることができる。
【０１３９】
本実施形態においても、第１５の実施形態および第１６の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、素子分離膜２１０を一方向にのみ延伸する直線状に設けることができる。このため、素子分離膜２１０の加工が容易となる。従って、不揮発メモリの製造を容易にすることができる。
【０１４０】
図５９は、第１８の実施形態に係る不揮発メモリ１２８を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図６０は、図５９に示すセルアレイ構造を示す回路図である。
本実施形態に係る不揮発メモリ１２８において、互いに異なるビット線４４と接続する二つのメモリセル１１は、上部電極１６が互いに一体として形成され、下部電極１４が互いに離間している。そして、当該一体として形成された上部電極１６は、一のプレートコンタクト５２を介してプレート線４０と接続する。本実施形態に係る不揮発メモリ１２８は、これらの点を除いて、第１６の実施形態に係る不揮発メモリ１２４と同様の構成を有する。
【０１４１】
図５９に示すように、本実施形態に係る不揮発メモリ１２８では、図中Ｙ方向に隣接する二つのメモリセル１１それぞれが有する上部電極１６が、互いに一体として形成される。図中Ｙ方向に隣接する当該二つのメモリセル１１は、互いに異なるビット線４４と接続している。また、図中Ｘ方向に隣接する二つのメモリセル１１それぞれが有する上部電極１６が、互いに一体として形成される。
このため、四つのメモリセル１１それぞれが有する上部電極１６が、一体として形成されることとなる。図５９および図６０に示すように、当該一体として形成された四つのメモリセル１１それぞれが有する上部電極１６は、一のプレートコンタクト５２を介してプレート線４０と接続する。
【０１４２】
上部電極１６が一体として形成されたメモリセル１１それぞれが有する下部電極１４は、互いに離間している（図示せず）。互いに離間した各下部電極１４は、それぞれ異なるソース・ドレインコンタクト５４を介して、異なるソース・ドレイン領域３２と接続する。このため、上部電極１６が一体として形成された各抵抗変化素子１０は、互いに離間した各下部電極１４に対応してそれぞれ独立に制御可能となる。従って、上部電極１６が一体として形成された各メモリセル１１を、互いに独立したメモリセル１１として機能させることができる。
【０１４３】
なお、本実施形態では、上部電極１６が一体として形成された図５９中Ｘ方向に隣接する二つのメモリセル１１の間に、素子分離用電極２３６が設けられていてもよい。素子分離用電極２３６を設けることにより、上部電極１６が一体として形成された図５９中Ｘ方向に隣接する二つのメモリセル１１を分離することができる。この場合、素子分離膜２１０は、図５９中Ｘ方向のみに延伸する直線状に設けることができる。
また、本実施形態では、ビット線４４とワード線４２の組み合わせにより、特定の選択トランジスタ２０を選択することが可能である。
【０１４４】
本実施形態においても、第１６の実施形態と同様の効果を得ることができる。
また、上部電極１６が一体として形成された図５９中Ｙ方向に隣接する二つのメモリセル１１は、一のプレート線４０と接続する。このため、プレート線４０の本数を減らすことができる。従って、セルアレイ構造の面積を縮小することが可能となる。
【０１４５】
図６１は、第１９の実施形態に係る不揮発メモリ１３０を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図６２は、図６１に示すセルアレイ構造を示す回路図である。
本実施形態に係る不揮発メモリ１３０において、互いに異なるビット線４４と接続し、かつ一の方向に配列された複数のメモリセル１１は、上部電極１６が互いに一体として形成され、下部電極１４が互いに離間している。本実施形態に係る不揮発メモリ１３０は、これらの点を除いて第１８の実施形態に係る不揮発メモリ１２８と同様の構成を有する。
【０１４６】
図６１に示すように、本実施形態に係る不揮発メモリ１３０では、図中Ｙ方向に配列された複数のメモリセル１１それぞれが有する上部電極１６が、互いに一体として形成される。また、図６１および図６２に示すように、図６１中Ｙ方向に配列された複数のメモリセル１１は、互いに異なるビット線４４と接続する。
本実施形態では、図６１に示すように、上部電極１６は、例えばＹ方向に延伸した直線状に設けることができる。このため、上部電極１６の加工が容易となる。従って、例えばＰｔのようにエッチングが容易でない材料を上部電極として適用した場合であっても、抵抗変化素子を容易に形成することが可能となる。
【０１４７】
図６１に示すように、本実施形態では、図中Ｙ方向に配列された複数のメモリセル１１において、上部電極１６が互いに一体として設けられている。また、図中Ｘ方向に配列された複数のメモリセル１１は、同一のプレート線４０と接続する。このため、不揮発メモリ１３０を構成する全てのメモリセル１１それぞれが有する上部電極１６は、同じ電位を有することとなる。すなわち、プレート線の本数を省略しても、正常に不揮発メモリを動作させることが可能である。従って、セルアレイ構造の面積の縮小化を図ることができる。
なお、本実施形態では、ビット線４４とワード線４２の組み合わせより、特定の選択トランジスタ２０を選択することが可能である。
【０１４８】
上部電極１６が一体として形成されたメモリセル１１それぞれが有する下部電極１４は、互いに離間している（図示せず）。互いに離間した各下部電極１４は、それぞれ異なるソース・ドレインコンタクト５４を介して、異なるソース・ドレイン領域３２と接続する。このため、上部電極１６が一体として形成された各抵抗変化素子１０は、互いに離間した各下部電極１４に対応してそれぞれ独立に制御可能となる。従って、上部電極１６が一体として形成された各メモリセル１１を、互いに独立したメモリセル１１として機能させることができる。
【０１４９】
本実施形態において、上部電極１６が互いに一体として形成された複数のメモリセル１１それぞれが有する絶縁膜１２は、例えば互いに一体として形成することができる（図示せず）。この場合、絶縁膜１２の形状を、上部電極１６の形状と同様とすることができる。これにより、抵抗変化素子の加工を容易にすることが可能となる。
【０１５０】
本実施形態においても、第１８の実施形態と同様の効果を得ることができる。
【０１５１】
図６３は、第２０の実施形態に係る不揮発メモリ１３２を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図６４は、図６３に示すセルアレイ構造を示す回路図である。本実施形態に係る不揮発メモリ１３２は、第１２の実施形態に示す構造を有するメモリセル１１をアレイ状に配列してなるものである。
【０１５２】
図６３に示すように、ワード線４２は、基板３０平面と水平な面内においてメモリセル１１が有するゲート電極２２と垂直な方向に延伸している。本実施形態では、ワード線４２は、図６３中Ｘ方向に延伸している。図６３および図６４に示すように、図６３中Ｘ方向に配列されたメモリセル１１は、共通のワード線４２と接続される。
図６３に示すように、プレート線４０およびビット線４４は、ゲート電極２２と平行な方向に延伸している。本実施形態では、プレート線４０およびビット線４４は、図６３中Ｙ方向に延伸している。図６３および図６４に示すように、図６３中Ｙ方向に配列されたメモリセル１１は、共通のプレート線４０およびビット線４４と接続される。
【０１５３】
本実施形態においても、第１２の実施形態と同様の効果を得ることができる。
【０１５４】
図６５は、第２１の実施形態に係る不揮発メモリ１３４を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。図６６は、図６５に示すセルアレイ構造を示す回路図である。
本実施形態に係る不揮発メモリ１３４において、隣接する二つのメモリセル１１は、ソース・ドレイン領域３１が互いに一体として形成されている。そして、当該一体として形成されたソース・ドレイン領域３１は、一のビットコンタクト５６を介してビット線４４と接続している。
また、互いに異なるビット線４４と接続する隣接する二つのメモリセルは、上部電極１６が互いに一体として形成されており、下部電極１４が互いに離間している。そして、当該一体として形成された上部電極１６は、一のプレートコンタクト５２を介してプレート線４０と接続している。
これらの点を除いて、本実施形態に係る不揮発メモリ１３４は、第２０に係る不揮発メモリ１３２と同様の構成を有する。
【０１５５】
図６５に示すように、本実施形態に係る不揮発メモリ１３４では、図中Ｙ方向に隣接する二つのメモリセル１１それぞれが有するソース・ドレイン領域３１が、互いに一体として設けられている。図６５および図６６に示すように、一体として形成されたソース・ドレイン領域３１は、一のビットコンタクト５６を介してビット線４４と接続する。また、ソース・ドレイン領域３１が一体として設けられた二つのメモリセル１１は、互いに異なるワード線４２と接続する。
また、図６５に示すように、図中Ｘ方向に隣接する二つのメモリセル１１のソース・ドレイン領域３１は、素子分離膜２１０によって互いに分離されている。
【０１５６】
本実施形態によれば、一体として形成されたソース・ドレイン領域３１には、一のビットコンタクト５６のみが設けられる。すなわち、リソグラフィの解像限界等によるビットコンタクト５６の径の制限が緩和される。これにより、ビットコンタクト５６の径を大きくし、ビットコンタクト５６におけるコンタクト抵抗を低減することができる。従って、不揮発メモリの動作速度を向上することが可能となる。
【０１５７】
図６５に示すように、本実施形態に係る不揮発メモリ１３４では、図中Ｘ方向に隣接する二つのメモリセル１１それぞれが有する上部電極１６が、互いに一体として形成される。図６５中Ｘ方向に隣接する当該二つのメモリセル１１は、互いに異なるビット線４４と接続している。図６５および図６６に示すように、一体として設けられた、二つのメモリセル１１それぞれが有する上部電極１６は、一のプレートコンタクト５２を介してプレート線４０と接続する。
上部電極１６が一体として形成されたメモリセル１１それぞれが有する下部電極１４は、互いに離間している（図示せず）。互いに離間した各下部電極１４は、それぞれ異なるソース・ドレインコンタクト５４を介して、異なるソース・ドレイン領域３２と接続する。このため、上部電極１６が一体として形成された各抵抗変化素子１０は、互いに離間した各下部電極１４に対応してそれぞれ独立に制御可能となる。従って、上部電極１６が一体として形成された各メモリセル１１を、互いに独立したメモリセル１１として機能させることができる。
【０１５８】
本実施形態によれば、上部電極１６が一体として形成された図６５中Ｘ方向に隣接する二つのメモリセル１１は、一のプレート線４０と接続する。このため、プレート線４０の本数を減らすことができる。従って、セルアレイ構造の面積を縮小することが可能となる。
【０１５９】
本実施形態においても、第２０の実施形態と同様の効果を得ることができる。
【０１６０】
図６７は、第２２の実施形態に係る不揮発メモリ１３６を構成するセルアレイ構造を示す上面図であり、セルアレイ構造の一部を示している。
本実施形態に係る不揮発メモリ１３６では、プレート線４０およびビット線４４が、基板３０平面と水平な面内において、ワード線４２と垂直に設けられていない。また、互いに異なるビット線４４と接続し、かつ一の方向に配列された複数のメモリセル１１は、上部電極１６が互いに一体として形成されており、下部電極１４が互いに離間している。
本実施形態に係る不揮発メモリ１３６は、これらの点を除いて第１の実施形態に係る不揮発メモリ１００と同様の構成を有する。
【０１６１】
図６７に示すように、プレート線４０およびビット線４４は、基板３０平面と水平な面内において、ワード線４２に対して斜めに延伸するように設けられる。また、プレート線４０とビット線４４は、互いに平行に設けられる。プレート線４０およびビット線４４の延伸方向に配列された複数のメモリセル１１は、互いに共通のプレート線４０およびビット線４４と接続し、かつ互いに異なるワード線４２と接続する。
プレート線４０およびビット線４４がワード線４２に対して斜めに延伸する場合、プレート線４０とビット線４４の間隔は、ワード線４２に対して垂直方向へ延伸する場合と比較して大きくなる。本実施形態において、プレート線４０およびビット線４４は、例えばワード線４２の延伸方向から４５°傾いた方向へ延伸するように設けられる。この場合、プレート線４０とビット線４４の間隔は、ワード線４２に対して垂直方向へ延伸する場合と比較して、１．４倍程度大きくなる。
【０１６２】
図６７に示すように、本実施形態に係る不揮発メモリ１３６では、図中Ｙ方向に配列された複数のメモリセル１１それぞれが有する上部電極１６が、互いに一体として形成される。また、図５７中Ｙ方向に配列された複数のメモリセル１１は、互いに異なるビット線４４と接続する。
本実施形態では、図６７に示すように、上部電極１６は、例えばＹ方向に延伸した直線状に設けることができる。このため、上部電極１６の加工が容易となる。従って、例えばＰｔのようにエッチングが容易でない材料を上部電極として適用した場合であっても、抵抗変化素子を容易に形成することが可能となる。
【０１６３】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【０１６４】
プレート線４０はソース・ドレイン領域３２と接続し、ビット線４４はソース・ドレイン領域３１と接続している。このため、第１の実施形態のようにプレート線４０およびビット線４４がゲート電極２２と垂直に設けられる場合、プレート線４０およびビット線４４を平行に設けられるだけのゲート幅が必要となる。
本実施形態によれば、プレート線４０およびビット線４４は、ワード線４２に対し斜めに延伸するように設けられる。これにより、プレート線４０とビット線４４の間隔を大きくすることができる。すなわち、ゲート幅を小さくした場合においても、プレート線４０とビット線４４の間隔を維持することができる。従って、ゲート幅の小さい微細な選択トランジスタを有するセルアレイ構造を実現することが可能となる。
【実施例】
【０１６５】
（実施例１）
図１６は、実施例１に係る不揮発メモリ１００の動作挙動を示すグラフである。実施例１は、Ｒｕ（ΔＨｆ＝１５２．５ｋＪ／ｍｏｌ）、ＴｉＯ２（ΔＨｆ＝４７２．５ｋＪ／ｍｏｌ）、Ｔａ２Ｏ５（ΔＨｆ＝４０９．２ｋＪ／ｍｏｌ）、Ｗ（ΔＨｆ＝２８０．９６６７〜２９４．８５ｋＪ／ｍｏｌ）を順に積層して得られた抵抗変化素子１０に電圧を印加して、不揮発メモリ１００の動作挙動を調べた。このとき、Ｗは抵抗変化素子１０における第１の電極を構成し、Ｒｕは抵抗変化素子１０における第２の電極を構成する。
なお、図１６では、第２の電極に印加される電圧値と、抵抗変化素子１０に流れる電流値との関係を示している。以下、図１７〜図２１において同様である。
【０１６６】
図１６に示すように、実施例１においては、第２の電極に正電圧を印加した場合に、高抵抗状態（ＯＦＦ状態）への遷移および低抵抗状態（ＯＮ状態）への遷移が生じた。これに対し、第１の電極に正電圧（第２の電極に負電圧）を印加した場合に、高抵抗状態への遷移は生じなかった。
【０１６７】
（実施例２）
図１７は、実施例２に係る不揮発メモリ１００の動作挙動を示すグラフである。実施例２は、Ｒｕ（ΔＨｆ＝１５２．５ｋＪ／ｍｏｌ）、ＴｉＯ２（ΔＨｆ＝４７２．５ｋＪ／ｍｏｌ）、Ｔａ２Ｏ５（ΔＨｆ＝４０９．２ｋＪ／ｍｏｌ）、ＴｉＮ（ΔＨｆ＝３０３．５ｋＪ／ｍｏｌ）を順に積層して得られた抵抗変化素子１０に電圧を印加して、不揮発メモリ１００の動作挙動を調べた。このとき、ＴｉＮは第１の電極を構成し、Ｒｕは第２の電極を構成する。
【０１６８】
図１７に示すように、実施例２においては、第２の電極に正電圧を印加した場合に、高抵抗状態（ＯＦＦ状態）への遷移および低抵抗状態（ＯＮ状態）への遷移が生じた。これに対し、第１の電極に正電圧（第２の電極に負電圧）を印加した場合に、高抵抗状態への遷移は生じなかった。
【０１６９】
（実施例３）
図１８は、実施例３に係る不揮発メモリ１００の動作挙動を示すグラフである。実施例３は、Ｒｕ（ΔＨｆ＝１５２．５ｋＪ／ｍｏｌ）、ＴｉＯ２（ΔＨｆ＝４７２．５ｋＪ／ｍｏｌ）、Ｔａ２Ｏ５（ΔＨｆ＝４０９．２ｋＪ／ｍｏｌ）、ＴｉＯ２、Ｗ（ΔＨｆ＝２８０．９６６７〜２９４．８５ｋＪ／ｍｏｌ）を順に積層して得られた抵抗変化素子１０に電圧を印加して、不揮発メモリ１００の動作挙動を調べた。このとき、Ｗは第１の電極を構成し、Ｒｕは第２の電極を構成する。
【０１７０】
図１８に示すように、実施例３においては、第２の電極に正電圧を印加した場合に、高抵抗状態（ＯＦＦ状態）への遷移および低抵抗状態（ＯＮ状態）への遷移が生じた。これに対し、第１の電極に正電圧（第２の電極に負電圧）を印加した場合に、高抵抗状態への遷移は生じなかった。
【０１７１】
（実施例４）
図１９は、実施例４に係る不揮発メモリ１００の動作挙動を示すグラフである。実施例４は、Ｒｕ（ΔＨｆ＝１５２．５ｋＪ／ｍｏｌ）、Ｔａ２Ｏ５（ΔＨｆ＝４０９．２ｋＪ／ｍｏｌ）、ＴｉＯ２（ΔＨｆ＝４７２．５ｋＪ／ｍｏｌ）、ＴｉＮ（ΔＨｆ＝３０３．５ｋＪ／ｍｏｌ）を順に積層して得られた抵抗変化素子１０に電圧を印加して、不揮発メモリ１００の動作挙動を調べた。このとき、ＴｉＮは第１の電極を構成し、Ｒｕは第２の電極を構成する。
【０１７２】
図１９に示すように、実施例４においては、第２の電極に正電圧を印加した場合に、高抵抗状態（ＯＦＦ状態）への遷移および低抵抗状態（ＯＮ状態）への遷移が生じた。これに対し、第１の電極に正電圧（第２の電極に負電圧）を印加した場合に、高抵抗状態への遷移は生じなかった。
【０１７３】
（比較例１）
図２０は、比較例１に係る不揮発メモリの動作挙動を示すグラフである。比較例１は、Ｒｕ（ΔＨｆ＝１５２．５ｋＪ／ｍｏｌ）、ＴｉＯ２（ΔＨｆ＝４７２．５ｋＪ／ｍｏｌ）、Ｔａ２Ｏ５（ΔＨｆ＝４０９．２ｋＪ／ｍｏｌ）、Ｒｕを順に積層して得られた抵抗変化素子１０に電圧を印加して、不揮発メモリの動作挙動を調べた。このとき、Ｒｕは、第１の電極および第２の電極を構成する。
【０１７４】
図２０に示すように、比較例１では、第１の電極および第２の電極のいずれに正電圧を印加した場合においても、高抵抗状態（ＯＦＦ状態）への遷移および低抵抗状態（ＯＮ状態）への遷移が生じた。
【０１７５】
（比較例２）
図２１は、比較例２に係る不揮発メモリの動作挙動を示すグラフである。比較例２は、Ｒｕ（ΔＨｆ＝１５２．５ｋＪ／ｍｏｌ）、ＴｉＯ２（ΔＨｆ＝４７２．５ｋＪ／ｍｏｌ）、Ｔａ２Ｏ５（ΔＨｆ＝４０９．２ｋＪ／ｍｏｌ）、ＴｉＯ２、Ｒｕを順に積層して得られた抵抗変化素子１０に電圧を印加して、不揮発メモリの動作挙動を調べた。このとき、Ｒｕは、第１の電極および第２の電極を構成する。
【０１７６】
図２１に示すように、比較例２では、第１の電極および第２の電極のいずれに正電圧を印加した場合においても、高抵抗状態（ＯＦＦ状態）への遷移および低抵抗状態（ＯＮ状態）への遷移が生じた。
【０１７７】
実施例および比較例の結果から、第１の電極の規格化酸化物生成エネルギーが第２の電極の規格化酸化物生成エネルギーよりも大きい場合、第２の電極に正電圧を印加した場合においてのみ、絶縁膜における高抵抗状態への遷移が生じることがわかる。
【０１７８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【０１７９】
１０、９７  抵抗変化素子
１１  メモリセル
１２  絶縁膜
１４  下部電極
１６  上部電極
１８  界面層
２０、９８  選択トランジスタ
２２  ゲート電極
２４  ゲート絶縁膜
３０  基板
３１、３２  ソース・ドレイン領域
３４、３６  層間絶縁膜
３８  配線層
４０、４０１、４０２  プレート線
４２、４２１、４２２  ワード線
４４、４４１、４４２  ビット線
５２  プレートコンタクト
５４  ソース・ドレインコンタクト
５６  ビットコンタクト
６０、６２、７２  層間絶縁膜
７０  配線
８０  制御部
９０、９４  配線
９６、９９  酸素欠損
１００、１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８、１２０、１２２、１２４、１２６、１２８、１３０、１３２、１３４、１３６  不揮発メモリ
２００  第一配線層
２０２  第二配線層
２０４  第三配線層
２１０  素子分離膜
２２０、２２４、２２８  金属膜
２２２、２２６、２３０  バリアメタル膜
２３２  シリサイド層
２３６  素子分離用電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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