(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＧａＮ能動層と、前記ＧａＮ能動層上に形成されたＡｌＧａＮキャリア供給層とを含む化合物積層構造と、
前記化合物積層構造上に形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記化合物積層構造表面に形成され、前記ソース電極と前記ドレイン電極との間に前記化合物積層構造に達する第１の開口部を有し、前記第１の開口部の幅が、前記化合物積層構造表面から膜厚方向に連続的に広がっている第１の保護層と、
前記開口部内に形成されたゲート電極と、
前記ゲート電極と前記ドレイン電極との間の前記第１の保護層に形成された前記化合物積層構造に達する第２の開口部に埋め込まれ、前記第１の保護層とは異なる絶縁層よりなる第２の保護層とを有し、
前記化合物積層構造の表面のみに原子層ステップが形成されている
ことを特徴とする化合物半導体装置。
【請求項２】
請求項１記載の化合物半導体装置において、
前記ゲート電極は、前記第１の保護層上に延在して形成されている
ことを特徴とする化合物半導体装置。
【請求項３】
請求項１又は２記載の化合物半導体装置において、
前記第１の保護層と前記第２の保護層は、ＳｉＮよりなり、
前記第１の保護層は窒素を２０％以下含有し、
前記第２の保護層は窒素を２０％以上含有する
ことを特徴とする化合物半導体装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の化合物半導体装置において、
前記第１の保護層は、窒素含有率の異なる２以上のＳｉＮ膜が積層されてなる積層膜である
ことを特徴とする化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置に係り、特に、窒化ガリウム（ＧａＮ）を用いたＦＥＴ構造を有する化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮは、超高周波トランジスタ材料として既に実用化されるに至っているＧａＡｓと同じIII−Ｖ族半導体に属しており、ガリウム砒素（ＧａＡｓ）と同様にキャリア移動度大きいという特性を有している。さらに、ＧａＮは、そのバンドギャップが３．４ｅＶであり、ＧａＡｓの１．４ｅＶと比較して大きく、アバランシェ降伏が起きる電界が大きいという特性を有している。
【０００３】
高キャリア移動度とワイドバンドギャップという特性を兼ね備えたＧａＮによれば、高耐圧動作が可能な超高周波デバイスの実現が可能であると考えられている。このため、近年、サファイア、シリコンカーバイド（ＳｉＣ）、ＧａＮ、シリコン（Ｓｉ）等の基板上にＡｌＧａＮ／ＧａＮを結晶成長し、ＧａＮを電子走行層とするＨＥＭＴ等の電子デバイスの開発が活発に行われている（例えば特許文献１を参照）。
【０００４】
図１５は、従来のＡｌＧａＮ／ＧａＮヘテロ接合を用いたＨＥＭＴの構造の一例を示す断面図である。
【０００５】
サファイア基板１００上に、ｉ−ＧａＮバッファ層１０２と、ｉ−ＡｌＧａＮスペーサ層１０４と、ドーパント不純物としてＳｉが導入されたｎ−ＡｌＧａＮ電子供給層１０６と、ｉ−ＡｌＧａＮキャップ層１０８とが順次積層されている。
【０００６】
ｉ−ＡｌＧａＮキャップ層１０８上には、Ａｕ／Ｔｉよりなるソース電極１１０及びドレイン電極１１２がオーミック接合されている。ソース電極１１０とドレイン電極１１２とにより挟まれたｉ−ＡｌＧａＮキャップ層１０８上には、Ａｕ／Ｎｉよりなるゲート電極１１４がショットキー接合されている。
【０００７】
こうして、電子走行層として機能するｉ−ＧａＮバッファ層１０２と、ｎ−ＡｌＧａＮ電子供給層１０６とを有するＨＥＭＴが構成されている。
【特許文献１】特開２００２−３５９２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＡｌＧａＮ／ＧａＮヘテロ接合を用いたＨＥＭＴには、電流コラプスと呼ばれる動作中のオン抵抗の変化が生じるという難点があった。さらに、現在、携帯電話の基地局用アンプ等においては、高電圧動作が要求されているが、その耐圧が十分とはいえない場合もあった。
【０００９】
また、電流コラプスを抑制することができたとしても、ゲートリーク電流が大きくなってしまい、十分な耐圧を確保することが困難となる場合もあった。
【００１０】
本発明の目的は、電流コラプスを抑制するとともに、高耐圧動作が可能な化合物半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的は、半導体基板上に形成されたＧａＮ能動層と、前記ＧａＮ能動層上に形成されたＡｌＧａＮキャリア供給層とを含む化合物積層構造と、前記化合物積層構造上に形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記化合物積層構造表面に形成され、前記ソース電極と前記ドレイン電極との間に前記化合物積層構造に達する第１の開口部を有し、前記第１の開口部の幅が、前記化合物積層構造表面から膜厚方向に連続的に広がっている第１の保護層と、前記開口部内に形成されたゲート電極と、前記ゲート電極と前記ドレイン電極との間の前記第１の保護層に形成された前記化合物積層構造に達する第２の開口部に埋め込まれ、前記第１の保護層とは異なる絶縁層よりなる第２の保護層とを有することを特徴とする化合物半導体装置により達成される。
【発明の効果】
【００１６】
以上の通り、本発明によれば、半導体基板上に形成されたＧａＮ能動層と、ＧａＮ能動層上に形成されたＡｌＧａＮキャリア供給層と、ＡｌＧａＮキャリア供給層上に形成されたＧａＮキャップ層と、ＧａＮキャップ層上に形成されたソース電極及ドレイン電極と、ソース電極とドレイン電極との間のＧａＮキャップ層上に形成されたゲート電極と、ソース電極と前記ドレイン電極との間のＧａＮキャップ層上に形成された第１の保護層と、ゲート電極とドレイン電極との間の第１の保護層に形成されたＧａＮキャップ層に達する開口部に埋め込まれ、第１の保護層とは異なる絶縁層よりなる第２の保護層とを有するので、電流コラプスを抑制するとともに、ゲートリーク電流の発生を抑制することができ、高耐圧動作を実現することができる。
【００１７】
また、本発明によれば、半導体基板上に形成されたＧａＮ能動層と、ＧａＮ能動層上に形成されたＡｌＧａＮキャリア供給層と、ＡｌＧａＮキャリア供給層上に形成されたＧａＮキャップ層と、ＧａＮキャップ層上に形成されたソース電極及ドレイン電極と、ソース電極とドレイン電極との間のＧａＮキャップ層上に形成されたゲート電極と、ソース電極とドレイン電極との間のＧａＮキャップ層上に形成され、ゲート電極に接する側部が順テーパ形状を有する第１の保護層とを有するので、ゲート電極近傍での電界集中が緩和され、電界集中による耐圧の低下を抑制することができ、高耐圧動作を実現することができる。
【００１８】
また、本発明によれば、半導体基板上に形成されたＧａＮ能動層と、ＧａＮ能動層上に形成され、ＡｌＧａＮキャリア供給層と、ＡｌＧａＮキャリア供給層上に形成され、表面に原子層ステップが形成されたＧａＮキャップ層と、ＧａＮキャップ層上に形成されたソース電極及ドレイン電極と、ソース電極と前記ドレイン電極との間のＧａＮキャップ層上に形成されたゲート電極とを有するので、ＧａＮキャップ層表面での電界集中が抑制され、ゲートリーク電流の発生を抑制することができ、高耐圧動作を実現することができる。
【発明を実施するための最良の形態】
【００１９】
［第１実施形態］
本発明の第１実施形態による化合物半導体装置及びその製造方法について図１乃至図７を用いて説明する。図１は本実施形態による化合物半導体装置の構造を示す断面図、図２は本実施形態による化合物半導体装置のゲート電極の形状を示す拡大断面図、図３はｎ−ＧａＮキャップ層上にＳｉＮ保護層を形成した化合物半導体装置の構造を示す断面図、図４乃至図７は本実施形態による化合物半導体装置の製造方法を示す工程断面図である。
【００２０】
まず、本実施形態による化合物半導体装置の構造について図１及び図２を用いて説明する。
【００２１】
図１に示すように、ＳｉＣ基板１０上に、ｉ−ＧａＮバッファ層１２と、ｉ−ＡｌＧａＮスペーサ層１４と、ドーパント不純物としてＳｉが導入されたｎ−ＡｌＧａＮ電子供給層１６と、ｎ−ＧａＮキャップ層１８とが順次積層されている。
【００２２】
ｎ−ＧａＮキャップ層１８上には、Ａｕ／Ｔｉよりなるソース電極２０及びドレイン電極２２がオーミック接合されている。
【００２３】
ソース電極２０とドレイン電極との間のｎ−ＧａＮキャップ層１８上には、窒素（Ｎ）含有率２０％以下のＳｉＮよりなる第１の保護層２４が形成されている。第１の保護層２４には、ｎ−ＧａＮキャップ層１８に達する開口部２５が形成されており、開口部２５を介してｎ−ＧａＮキャップ層１８上に、Ａｕ／Ｎｉよりなるゲート電極２６がショットキー接合され、第１の保護層２４上に延在するように形成されている。ゲート電極２６が埋め込まれた開口部２５の幅は、図２に示すように、第１の保護層２４表面側からｎ−ＧａＮキャップ層１８表面側に向かって徐々に狭くなっている。すなわち、ゲート電極２６に接する第１の保護層２４の側部が順テーパ形状を有している。
【００２４】
ゲート電極２６とドレイン電極２２との間の第１の保護層２４には、ｎ−ＧａＮキャップ層１８に達する開口部２８が形成されている。第１の保護層２４上には、Ｎ含有率が２０％以上のＳｉＮよりなる第２の保護層３０が形成されており、開口部２８には、第２の保護層３０が埋め込まれている。第２の保護層３０が埋め込まれた開口部２８は、ゲート電極２６からドレイン電極２２側に例えば０．０５〜０．５μｍ離間した位置に形成されている。
【００２５】
第１の保護層２４と第２の保護層３０とは、Ｎ含有率の違いにより、応力、屈折率等の種々の物性が異なっている。例えば、Ｎ含有率が２０％以下のＳｉＮよりなる第１の保護層２４の屈折率が２．４〜２．５であるのに対し、Ｎ含有率が２０％以上のＳｉＮよりなる第２の保護層３０の屈折率は１．９〜２．１となっている。
【００２６】
こうして、電子走行層として機能するｉ−ＧａＮバッファ層１２と、ｎ−ＡｌＧａＮ電子供給層１６とを有するＨＥＭＴが構成されている。
【００２７】
ＨＥＭＴ素子間を分離する素子間分離領域（図示せず）は、ｎ−ＧａＮキャップ層１８、ｎ−ＡｌＧａＮ電子供給層１６、及びｉ−ＡｌＧａＮスペーサ層１４を貫いてｉ−ＧａＮバッファ層１２に達する深さまで形成されている。
【００２８】
本実施形態による化合物半導体装置は、ＳｉＮよりなる第１の保護層２４と、ゲート電極２６とドレイン電極２２との間の第１の保護層２４に埋め込まれたＳｉＮよりなる第２の保護層３０とを有することに主たる特徴がある。
【００２９】
ＧａＮ／ＡｌＧａＮヘテロ接合を用いたＨＥＭＴにおいて、電流コラプスと呼ばれる動作中のオン抵抗の変化を抑制する構造としては、ｎ−ＧａＮキャップ層、ＳｉＮ保護層を用いた図３に示す構造が考えられる。この場合、図示するように、ｎ−ＡｌＧａＮ電子供給層１６上に、ｎ−ＧａＮキャップ層１８が形成されている。さらに、ゲート電極３２とソース電極２０との間、及びゲート電極３２とドレイン電極２２との間のＧａＮキャップ層１８上には、ＳｉＮ保護層３４が形成されている。なお、ゲート電極３２に接するＳｉＮ保護層３４の側部は、図１及び図２に示す本実施形態による化合物半導体装置と異なり、ほぼ垂直となっている。
【００３０】
しかしながら、図３に示す構造を有するＨＥＭＴでは、ゲートリーク電流量が、実際のデバイスにおいて要求される規格値よりも大きいという難点が存在することが本願発明者の検討により明らかとなった。すなわち、破壊耐圧やゲート耐圧という規格においては１００Ｖ以上という優れた値を示すものの、リーク電流の絶対値としては大きくなってしまっていた。
【００３１】
図３に示す構造を有するＨＥＭＴにおけるゲートリーク電流は、ＳｉＮ保護層３４とｎ−ＧａＮキャップ層１８との界面にリークパスが存在することに起因していると考えられる。ゲート直下のショットキー耐圧が十分であったとしても、ピンチオフ電圧以上の電圧をゲート電極に加えた場合には、ゲート電極から横方向にリーク電流が流れることとなり、耐圧が低下するという結果となる。
【００３２】
一方、本実施形態による化合物半導体装置における第２の保護層３０は、後述するように、第１の保護層２４に開口部２８を形成した後、開口部２８にＳｉＮ膜を埋め込むことにより形成される。この際、第１の保護層２４の開口部２８から露出したｎ−ＧａＮキャップ層１８の表面に損傷が入ったり酸化物が形成されたりする。この結果、第２の保護層３０とｎ−ＧａＮキャップ層１８との間にピニング準位が形成される。これにより、ＳｉＮよりなる第１の保護層２４とｎ−ＧａＮキャップ層１８との間にはリーク電流のパスが形成されるものの、第２の保護層３０直下で分断されることになり、リーク電流の発生を抑制することができる。この結果、耐圧を向上することができる。
【００３３】
なお、本実施形態では、第１の保護層２４上に第２の保護層３０が形成され、ゲート電極２６とドレイン電極２２との間の開口部２８に第２の保護層３０が埋め込まれていたが、必ずしも第１の保護層２４上にまで第２の保護層３０が形成されている必要はなく、ゲート電極２６とドレイン電極２２との間の第１の保護層２４に第２の保護層３０が埋め込まれていればよい。
【００３４】
また、本実施形態による化合物半導体装置は、第１の保護層２４の材料であるＳｉＮのＮ含有率が、２０％以下に抑えられていることにも主たる特徴がある。第１の保護層２４の材料のＳｉＮにおけるＮ含有率を２０％以下に抑えることにより、第１の保護層２４とｎ−ＧａＮキャップ層１８との間のトラップ準位が減少する。これにより、電流コラプスと呼ばれる動作時にオン抵抗が変化してしまう現象の発生を抑制することができる。
【００３５】
さらに、本実施形態による化合物半導体装置は、図２に示すように、ゲート電極２６に接する第１の保護層２４の側部が順テーパ形状を有していることにも特徴がある。すなわち、第１の保護層２４に形成され、ゲート電極２６が埋め込まれた開口部２５の幅が、第１の保護層２４表面側からｎ−ＧａＮキャップ層１８表面側に向かって徐々に狭くなっていることにも特徴がある。
【００３６】
図３に示す化合物半導体装置の製造方法においては、ゲート電極３２を形成した後に、ソース電極２０とゲート電極３２との間、及びドレイン電極２２とゲート電極３２との間のｎ−ＧａＮキャップ層１８上にＳｉＮ保護層３４を形成していた。したがって、ＳｉＮ保護層３４に埋め込まれたゲート電極３２とＳｉＮ保護層３４との界面はほぼ垂直な状態になっていた。この結果、ｎ−ＧａＮキャップ層１８にショットキー接合するゲート電極３２の角部近傍に電界が集中し、耐圧が低下してしまっていた。
【００３７】
これに対し、本実施形態による化合物半導体装置では、ゲート電極２６が埋め込まれた開口部２５の幅が、図２に示すように、第１の保護層２４表面側からｎ−ＧａＮキャップ層１８表面側に向かって徐々に狭くなっているため、ｎ−ＧａＮキャップ層１８にショットキー接合するゲート電極２６の角部近傍での電界集中が緩和されている。したがって、電界集中による耐圧の低下も抑制されている。
【００３８】
なお、本実施形態による化合物半導体装置では、第１の保護層２４に形成された開口部２５を介してｎ−ＧａＮキャップ層１８上にゲート電極２６がショットキー接合され、第１の保護層２４上に延在するように形成されているが、必ずしも、ゲート電極２６が第１の保護層２４上に延在している必要はない。ゲート電極２６が埋め込まれる開口部２５の幅が、第１の保護層２４表面側からｎ−ＧａＮキャップ層１８表面側に向かって徐々に狭くなっていれば、電界集中による耐圧の低下を抑制することができる。
【００３９】
次に、本実施形態による化合物半導体装置の製造方法について図４乃至図７を用いて説明する。
【００４０】
まず、ＳｉＣ基板１０上に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、例えば膜厚１μｍのアンドープのｉ−ＧａＮバッファ層１２を形成する。
【００４１】
次いで、ｉ−ＧａＮバッファ層１２上に、例えばＭＯＣＶＤ法により、例えば膜厚３ｎｍのアンドープのｉ−ＡｌＧａＮスペーサ層１４を形成する。
【００４２】
次いで、ｉ−ＡｌＧａＮスペーサ層１４上に、例えばＭＯＣＶＤ法により、例えばＳｉのドーピング濃度２×１０１８ｃｍ−３、膜厚２５ｎｍのｎ−ＡｌＧａＮ電子供給層１６を形成する。
【００４３】
次いで、ｎ−ＡｌＧａＮ電子供給層１６上に、例えばＭＯＣＶＤ法により、例えばＳｉのドーピング濃度５×１０１８ｃｍ−３、膜厚５ｎｍのｎ−ＧａＮキャップ層１８を形成する。なお、ｎ−ＧａＮキャップ層１８の膜厚は５ｎｍに限定されるものではなく、ｎ−ＧａＮキャップ層１８の膜厚は、例えば１０ｎｍ以下の膜厚とすることができる。
【００４４】
こうして、ＳｉＣ基板１０上に、ｉ−ＧａＮバッファ層１２と、ｉ−ＡｌＧａＮスペーサ層１４と、ｎ−ＡｌＧａＮ電子供給層１６と、ｎ−ＧａＮキャップ層１８とが順次積層される（図４（ａ）を参照）。
【００４５】
次いで、ｎ−ＧａＮキャップ層１８上の所定領域に、例えば真空蒸着法によりＡｕ／Ｔｉを蒸着し、Ａｕ／Ｔｉ膜を形成する。次いで、Ａｕ／Ｔｉ膜をパターニングし、Ａｕ／Ｔｉよりなるソース電極２０及びドレイン電極２２を形成する。
【００４６】
次いで、イオン注入法により素子分離領域（図示せず）を形成し、ＨＥＭＴ素子間を分離する。
【００４７】
次いで、全面に、例えばプラズマＣＶＤ法により、Ｎ含有率が２０％よりも小さいＳｉＮ膜３９を形成する（図４（ｂ）を参照）。第１の保護層２４の膜厚は、例えば１０ｎｍ〜２００ｎｍの範囲内のものとすることができる。
【００４８】
次いで、マスクを用いたエッチングにより、全面に形成されたＳｉＮ膜３８ののうち、ソース電極２０とドレイン電極２２との間のｎ−ＧａＮキャップ層１８上に形成された以外の部分を除去する（図４（ｃ）を参照）。こうして、ソース電極２０とドレイン電極２２との間のｎ−ＧａＮキャップ層１８上に、Ｎ含有率が２０％よりも小さいＳｉＮ膜３８よりなる第１の保護層２４が形成される。
【００４９】
次いで、全面に、例えばスピンコート法によりファインゲート用のレジストを塗布し、レジスト膜４０を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜４０をパターニングすることにより、ソース電極２０とドレイン電極との間の第１の保護層２４に達する開口部４２をレジスト膜４０に形成する（図５（ａ）を参照）。
【００５０】
次いで、開口部４２が形成されたレジスト膜４０をマスクとして、例えば六フッ化硫黄（ＳＦ６）を用いたドライエッチングを行い、第１の保護層２４にｎ−ＧａＮキャップ層１８に達する開口部２５を形成する（図５（ｂ）を参照）。このとき、例えば、ＳＦ６を用いたドライエッチングを、３００オングストローム／ｍｉｎ以下のエッチングレートの等方性エッチングでｎ−ＧａＮキャップ層１８に達するまで行う。ドライエッチングの後、ＨＦ系のエッチング液により１００オングストローム程度のエッチング量でサイドエッチングを行う。こうすることにより、開口部２５に露出し、ゲート電極に接することとなる第１の保護層２４の側部が順テーパ形状を有するように形成することができる。
【００５１】
第１の保護層２４に開口部２５を形成した後、マスクとして用いたレジスト膜４０を除去する。
【００５２】
次いで、全面に、例えばスピンコート法によりレジストを塗布し、レジスト膜４６を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜４６をパターニングすることにより、第１の保護層２４の開口部２５が形成された領域を含み、開口部２５よりも幅広の領域を露出する開口部４８をレジスト膜４６に形成する。
【００５３】
次いで、全面に、例えば真空蒸着法によりＡｕ／Ｎｉを蒸着し、Ａｕ／Ｎｉ膜５０を形成する（図６（ａ）を参照）。続いて、レジスト膜４６を除去することにより不要なＡｕ／Ｎｉ膜５０をリフトオフする。こうして、第１の保護層２４よりも高い部分が第１の保護層２４側にオーバーハングした形状を有するＡｕ／Ｎｉよりなるゲート電極２６が形成される（図６（ｂ）を参照）。
【００５４】
次いで、全面に、例えばスピンコート法によりレジストを塗布し、レジスト膜５２を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜５２をパターニングすることにより、ゲート電極２６とドレイン電極２２との間の所定の領域の第１の保護層２４に達する開口部５４をレジスト膜５２に形成する（図６（ｃ）を参照）。
【００５５】
次いで、開口部５４が形成されたレジスト膜５２をマスクとして、例えばＳＦ６を用いたドライエッチングを行い、ゲート電極２６とドレイン電極２２との間の所定の領域の第１の保護層２４にｎ−ＧａＮキャップ層１８に達する開口部２８を形成する（図７（ａ）を参照）。開口部２８を形成した後、マスクとして用いたレジスト膜５２を除去する。
【００５６】
次いで、全面に、例えばプラズマＣＶＤ法により、Ｎ含有率が２０％以上のＳｉＮ膜５８を形成する（図７（ｂ）を参照）。
【００５７】
次いで、マスクを用いたエッチングにより、全面に形成されたＳｉＮ膜５８のうち、ソース電極２０とドレイン電極２２との間の第１の保護層２４上に形成された以外の部分を除去する（図７（ｃ）を参照）。こうして、第１の保護層２４上に形成され、第１の保護層２４に形成された開口部２８に埋め込まれたＮ含有率が２０％以上のＳｉＮ膜５８よりなる第２の保護層３０が形成される。
【００５８】
こうして、図１に示す本実施形態による化合物半導体装置が製造される。
【００５９】
図８は、上述のようにして製造された本実施形態による化合物半導体装置におけるゲートリーク電流の低減効果の一例を示すグラフである。図１に示す本実施形態による化合物半導体装置、図３に示す化合物半導体装置のそれぞれについて、ゲート電圧Ｖｇを掃引した際のゲート電流Ｉｇを測定した。図８中●で示すグラフは本実施形態による化合物半導体装置について測定されたＶｇに対するＩｇの変化を示すグラフである。図８中○で示すグラフは図３に示す化合物半導体装置について測定されたＶｇに対するＩｇの変化を示すグラフである。図８に示すグラフにおいて、横軸は−Ｖｇを示し、縦軸は−Ｉｇを示す。
【００６０】
図８に示すグラフから明らかなように、本実施形態による化合物半導体装置の場合の方が、図３に示す化合物半導体装置の場合と比較して、リーク電流が十分に低減されている。
【００６１】
このように、本実施形態によれば、ＳｉＮよりなる第１の保護層２４と、ゲート電極２６とドレイン電極２２との間の第１の保護層２４に埋め込まれ、第１の保護層２４とは異なるＳｉＮよりなる第２の保護層３０とを有するので、第１の保護層２４とｎ−ＧａＮキャップ層１８との間に形成されたリーク電流のパスが、第２の保護層３０直下で分断され、リーク電流の発生を抑制することができる。これにより、耐圧を向上することができる。
【００６２】
また、本実施形態によれば、第１の保護層２４の材料であるＳｉＮのＮ含有率が２０％以下に抑えられているので、第１の保護層２４とｎ−ＧａＮキャップ層１８との間のトラップ準位が少なくなる。これにより、電流コラプスと呼ばれる動作時にオン抵抗が変化する現象の発生を抑制することができる。
【００６３】
さらに、本実施形態によれば、ゲート電極２６に接する第１の保護層２４の側部が順テーパ形状を有しているので、開口部２５を介してｎ−ＧａＮキャップ層１８にショットキー接合するゲート電極２６の角部近傍での電界集中が緩和される。これにより、電界集中による耐圧の低下を抑制することができる。
【００６４】
なお、本実施形態では、ゲート電極２６は、開口部２５を介してｎ−ＧａＮキャップ層１８上にショットキー接合され、第１の保護層２４上に延在するように形成されていたが、ゲート電極の形状はこれに限定されるものではない。
【００６５】
例えば、ゲート電極は、図３に示す化合物半導体装置と同様の形状を有するものであってもよい。この場合、図９に示すように、ｎ−ＧａＮキャップ層１８上に、Ａｕ／Ｔｉよりなるソース電極２０及びドレイン電極２２がオーミック接合されている。ソース電極２０とドレイン電極２２とにより挟まれたｎ−ＧａＮキャップ層１８上には、Ａｕ／Ｎｉよりなるゲート電極３２がショットキー接合されている。ゲート電極３２とソース電極２０との間、及びゲート電極３２とドレイン電極２２との間のｎ−ＧａＮキャップ層１８上には、Ｎ含有率が２０％以下のＳｉＮよりなる第１の保護層２４が形成されている。ゲート電極３２とドレイン電極２２との間の第１の保護層２４には、ｎ−ＧａＮキャップ層１８に達する開口部２８が形成されている。開口部２８には、Ｎ含有率が２０％以上のＳｉＮよりなる第２の保護層３０が埋め込まれている。
【００６６】
図９に示す化合物半導体装置においても、ゲート電極２６とドレイン電極２２との間の第１の保護層２４に第２の保護層３０が埋め込まれていることにより、ゲートリーク電流の発生が抑制され、耐圧が向上される。
【００６７】
図９に示す化合物半導体装置は、次のようにして製造することができる。すなわち、ｎ−ＧａＮキャップ層１８上に、ソース電極２０及びドレイン電極２２、ゲート電極３２をそれぞれ形成した後、全面に、ＳｉＮよりなる第１の保護層２４を形成する。次いで、マスクを用いたエッチングにより、全面に形成された第１の保護層２４のうち、ゲート電極３２とソース電極２０との間、及びゲート電極３２とドレイン電極２２との間のｎ−ＧａＮキャップ層１８上に形成された以外の部分を除去する。次いで、上述した本実施形態による場合と同様にして、ゲート電極３２とドレイン電極２２との間の第１の保護層２４に開口部２８を形成し、開口部２８に第２の保護層を埋め込む。こうして、図９に示す化合物半導体装置が製造される。
【００６８】
［第２実施形態］
本発明の第２実施形態による化合物半導体装置及びその製造方法について図１０乃至図１３を用いて説明する。図１０はｎ−ＧａＮキャップ層の表面粗さが大きな場合の化合物半導体装置の構造を示す断面図、図１１は本実施形態による化合物半導体装置の構造を示す断面図、図１２及び図１３は本実施形態による化合物半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による化合物半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
【００６９】
図３に示す化合物半導体装置の製造工程のように、ＡｌＧａＮ層を成長する場合、平坦な成長面を得ることが困難であった。このため、ｎ−ＧａＮキャップ層１８を形成する際に、その膜厚が十分でなかったり、成膜時の昇温或いは降温条件等によっては、図１０に示すように、形成したｎ−ＧａＮキャップ層１８の表面が粗面状態となっていた。例えば、ｎ−ＧａＮキャップ層１８の表面粗さは、１０オングストローム以上と大きな値となっていた。
【００７０】
このようなｎ−ＧａＮキャップ層１８の大きな表面粗さは、その表面における部分的な電界集中を招き、ゲートリーク電流の発生要因の一つとなっていた。ゲートリーク電流の発生を抑制し、耐圧を向上するためには、ｎ−ＧａＮキャップ層１８の表面をより平坦なものとする必要がある。
【００７１】
本実施形態による化合物半導体装置は、ｎ−ＧａＮキャップ層１８を所定の成長条件で形成し、ｎ−ＧａＮキャップ層１８の表面粗さを低減することにより、ｎ−ＧａＮキャップ層１８表面における電界集中を緩和し、ゲートリーク電流の発生を抑制するものである。
【００７２】
まず、本実施形態による化合物半導体装置の構造について図１１を用いて説明する。
【００７３】
ＳｉＣ基板１０上に、ｉ−ＧａＮバッファ層１２と、ｉ−ＡｌＧａＮスペーサ層１４と、ドーパント不純物としてＳｉが導入されたｎ−ＡｌＧａＮ電子供給層１６と、ｎ−ＧａＮキャップ層１８とが順次積層されている。ｎ−ＧａＮキャップ層１８は、ステップ状の表面を有しており、数原子層が積層されてなる例えば高さ１〜５ｎｍの原子層ステップがその表面に形成されている。ｎ−ＧａＮキャップ層１８の表面粗さは、例えば０．１〜５オングストロームと小さくなっている。
【００７４】
ステップ状の表面を有するｎ−ＧａＮキャップ層１８上には、Ａｕ／Ｔｉよりなるソース電極２０及びドレイン電極２２がオーミック接合されている。ソース電極２０とドレイン電極２２とにより挟まれたｎ−ＧａＮキャップ層１８上には、Ａｕ／Ｎｉよりなるゲート電極３２がショットキー接合されている。
【００７５】
ゲート電極３２とソース電極２０との間、及びゲート電極３２とドレイン電極２２との間のｎ−ＧａＮキャップ層１８上には、ＳｉＮ保護層３４が形成されている。ＳｉＮ保護層３４の窒素含有率は、第１実施形態による化合物半導体装置における第１の保護層２４と同様に、例えば２０％以下としてもよい。これにより、第１実施形態による場合と同様に、電流コラプスの発生を抑制することができる。
【００７６】
本実施形態による化合物半導体装置は、原子層ステップが表面に形成され、表面粗さが小さいステップ状の表面を有するｎ−ＧａＮキャップ層１８を有することに主たる特徴がある。ｎ−ＧａＮキャップ層１８の表面粗さが小さいことにより、ｎ−ＧａＮキャップ層１８表面における電界集中が緩和され、ゲートリーク電流の発生を抑制することができ、耐圧を向上することができる。
【００７７】
次に、本実施形態による化合物半導体装置の製造方法について図１２及び図１３を用いて説明する。
【００７８】
まず、第１実施形態による場合と同様にして、ＳｉＣ基板１０上に、ｉ−ＧａＮバッファ層１２と、ｉ−ＡｌＧａＮスペーサ層１４と、ｎ−ＡｌＧａＮ電子供給層１６とを順次形成する（図１２（ａ）を参照）。
【００７９】
次いで、ステップ状の表面を有するｎ−ＧａＮキャップ層１８を形成する（図１２（ｂ）を参照）。ｎ−ＧａＮキャップ層１８の成長条件としては、例えば、ＧａＮのＶ／III比を制御してＶ／III＞１００００となるようにし、成長速度を２０Å／ｓ以下に抑え、Ｈ２ガスのみを原料ガスのキャリアとする。そして、ｎ−ＧａＮキャップ層１８の成長後の降温過程では、基板温度が５００℃となるまで成膜室内にＮＨ３ガスを１リットル以上流す。このような成長条件でｎ−ＧａＮキャップ層１８を成長することにより、その表面に複数の原子層よりなる原子層ステップを形成することができ、その表面粗さを、例えば５オングストローム以下の小さな値にまで低減することができる。
【００８０】
次いで、ステップ状の表面を有するｎ−ＧａＮキャップ層１８上の所定領域に、例えば真空蒸着法によりＡｕ／Ｔｉを蒸着し、Ａｕ／Ｔｉ膜を形成する。次いで、形成したＡｕ／Ｔｉ膜をパターニングし、Ａｕ／Ｔｉよりなるソース電極２０及びドレイン電極２２を形成する（図１２（ｃ）を参照）。
【００８１】
次いで、全面に、例えばスピンコート法によりレジストを塗布し、レジスト膜６０を形成する。この後、フォトリソグラフィ技術を用いてレジスト膜６０をパターニングすることにより、ソース電極２０とドレイン電極２２との間の所定の領域のｎ−ＧａＮキャップ層１８に達する開口部６２をレジスト膜６０に形成する（図１３（ａ）を参照）。
【００８２】
次いで、全面に、例えば真空蒸着法によりＡｕ／Ｎｉを蒸着し、Ａｕ／Ｎｉ膜６４を形成する（図１３（ｂ）を参照）。続いて、レジスト膜６０を除去することにより不要なＡｕ／Ｎｉ膜６４をリフトオフする。こうして、Ａｕ／Ｎｉ膜６４よりなるゲート電極３２が形成される（図１３（ｃ）を参照）。
【００８３】
次いで、全面に、例えばプラズマＣＶＤ法によりＳｉＮ保護層３４を形成する。続いて、マスクを用いたエッチングにより、全面に形成したＳｉＮ保護層３４のうち、ゲート電極３２とソース電極２２との間、及びゲート電極３２とドレイン電極２２との間のｎ−ＧａＮキャップ層１８上に形成された以外の部分を除去する。
【００８４】
こうして、図１１に示す本実施形態による化合物半導体装置が製造される
このように、本実施形態によれば、ＧａＮのＶ／III比、成長速度等の成長条件を制御することにより、表面に原子層ステップが形成され、表面粗さの小さいｎ−ＧａＮキャップ層１８を形成するので、ｎ−ＧａＮキャップ層１８表面における電界集中を緩和することができる。これにより、ゲートリーク電流の発生を抑制することができ、耐圧を向上することができる。
【００８５】
［第３実施形態］
本発明の第３実施形態による化合物半導体装置及びその製造方法について図１４を用いて説明する。図１４は本実施形態による化合物半導体装置の構造を示す断面図である。
【００８６】
上記第２実施形態では、ＳｉＮ保護層３４を有する図３に示す化合物半導体装置において、表面に原子層ステップが形成される成長条件でｎ−ＧａＮキャップ層１８を形成し、ｎ−ＧａＮキャップ層１８の表面粗さを低減していた。本実施形態による化合物半導体装置は、第１の保護層２４及び第２の保護層３０を有する第１実施形態による化合物半導体装置において、第２実施形態による場合と同様にして、表面に原子層ステップが形成される成長条件でｎ−ＧａＮキャップ層１８を形成し、ｎ−ＧａＮキャップ層１８の表面粗さを低減するものである。
【００８７】
本実施形態による化合物半導体装置では、図１４に示すように、図１に示す第１実施形態による化合物半導体装置において、ｎ−ＧａＮキャップ層１８は、その表面に原子層ステップが形成されており、表面粗さの小さいステップ状の表面を有している。
【００８８】
図１に示す第１実施形態による化合物半導体装置において、ｎ−ＧａＮキャップ層１８を、原子層ステップが形成された表面粗さの小さいステップ状の表面を有するものとすることにより、第２の保護層３０を設けたことやゲート電極２６に接する第１の保護層側部の形状等による耐圧の向上効果に加えて、ｎ−ＧａＮキャップ層１８表面の平坦化によって電界集中が緩和され、さらに耐圧を向上することができる。
【００８９】
なお、本実施形態による化合物半導体装置は、第１実施形態による化合物半導体装置の製造方法において、ｎ−ＧａＮキャップ層１８を、第２実施形態による場合と同様の成長条件で形成することにより製造することができる。
【００９０】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００９１】
例えば、上記実施形態ではＳｉＣ基板１０を用いる場合を例に説明したが、ＳｉＣ基板に限定されるものではなく、ＳｉＣ基板１０に代えて、サファイア基板、ＧａＮ基板、Ｓｉ基板等を用いることができる。
【００９２】
また、上記実施形態では、第１の保護層２４及び第２の保護層３０の材料としてＳｉＮを用いたが、第１の保護層２４及び第２の保護層３０の材料はＳｉＮに限定されるものではない。例えば、第１の保護層２４の材料をＳｉＮ、ＭｇＯ、又はＺｎＯとし、第２の保護層３０の材料をＳｉＯ２、ＳｉＯＮ、又はＡｌＮとしてもよい。
【００９３】
また、上記実施形態では、Ｎ含有率が２０％以下のＳｉＮ膜を一層形成し、これを第１の保護層としたが、第１の保護層は単層構造のものに限られるものではなく、第１の保護層を、積層構造を有するものとしてもよい。例えば、Ｎ含有率が異なる複数のＳｉＮ膜を積層し、この積層膜を第１の保護層としてもよい。
【００９４】
また、上記実施形態におけるｎ−ＡｌＧａＮキャリア電子供給層１６等のＡｌＧａＮ層の組成は、ＡｌｘＧａ（１−ｘ）Ｎ（但し、０＜ｘ≦１）を満たすものであればよいが、Ａｌ組成を適宜調整することにより、２次元電子ガスの濃度を調整することができる。また、Ａｌ組成を適宜調整することにより、ＡｌＧａＮ層の表面粗さの程度を調整することができる。例えば、化合物半導体装置を構成するＡｌＧａＮ層のうちに、Ａｌ組成、すなわちｘの値が０．１５〜０．３の範囲内のものを含めることができる。
【００９５】
また、上記実施形態では、ｉ−ＡｌＧａＮスペーサ層１４を設けたが、必ずしもｉ−ＡｌＧａＮスペーサ層１４を設ける必要はない。
【００９６】
（付記１）  半導体基板上に形成されたＧａＮ能動層と、前記ＧａＮ能動層上に形成されたＡｌＧａＮキャリア供給層と、前記ＡｌＧａＮキャリア供給層上に形成されたＧａＮキャップ層と、前記ＧａＮキャップ層上に形成されたソース電極及ドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成されたゲート電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成された第１の保護層と、前記ゲート電極と前記ドレイン電極との間の前記第１の保護層に形成された前記ＧａＮキャップ層に達する開口部に埋め込まれ、前記第１の保護層とは異なる絶縁層よりなる第２の保護層とを有することを特徴とする化合物半導体装置。
【００９７】
（付記２）  半導体基板上に形成されたＧａＮ能動層と、前記ＧａＮ能動層上に形成されたＡｌＧａＮキャリア供給層と、前記ＡｌＧａＮキャリア供給層上に形成されたＧａＮキャップ層と、前記ＧａＮキャップ層上に形成されたソース電極及ドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成されたゲート電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成され、前記ゲート電極に接する側部が順テーパ形状を有する第１の保護層とを有することを特徴とする化合物半導体装置。
【００９８】
（付記３）  付記１又は２記載の化合物半導体装置において、前記ゲート電極は、前記第１の保護層上に延在して形成されていることを特徴とする化合物半導体装置。
【００９９】
（付記４）  付記１乃至３のいずれかに記載の化合物半導体装置において、前記ＧａＮキャップ層の表面に、原子層ステップが形成されていることを特徴とする化合物半導体装置。
【０１００】
（付記５）  付記１乃至４のいずれかに記載の化合物半導体装置において、前記第１の保護層と前記第２の保護層とは、互いに窒素含有率が異なるＳｉＮよりなることを特徴とする化合物半導体装置。
【０１０１】
（付記６）  付記１乃至４のいずれか１項に記載の化合物半導体装置において、
前記第１の保護層はＳｉＮよりなり、前記第２の保護層はＳｉＯ２、ＳｉＯＮ、又はＡｌＮよりなることを特徴とする化合物半導体装置。
【０１０２】
（付記７）  付記１乃至６のいずれかに記載の化合物半導体装置において、前記第１の保護層は、窒素含有率が２０％以下のＳｉＮよりなることを特徴とする化合物半導体装置。
【０１０３】
（付記８）  付記１乃至７のいずれかに記載の化合物半導体装置において、前記第１の保護層は、窒素含有率の異なる２以上のＳｉＮ膜を含むことを特徴とする化合物半導体装置。
【０１０４】
（付記９）  半導体基板上に形成されたＧａＮ能動層と、前記ＧａＮ能動層上に形成され、ＡｌＧａＮキャリア供給層と、前記ＡｌＧａＮキャリア供給層上に形成され、表面に原子層ステップが形成されたＧａＮキャップ層と、前記ＧａＮキャップ層上に形成されたソース電極及ドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成されたゲート電極とを有することを特徴とする化合物半導体装置。
【０１０５】
（付記１０）  付記９記載の化合物半導体装置において、前記ゲート電極と前記ソース電極との間、及び前記ゲート電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成された絶縁層よりなる保護層を更に有することを特徴とする化合物半導体装置。
【０１０６】
（付記１１）  付記１０記載の化合物半導体装置において、前記保護層は、窒素含有率が２０％以下のＳｉＮよりなることを特徴とする化合物半導体装置。
【０１０７】
（付記１２）  半導体基板上に形成されたＧａＮ能動層と、前記ＧａＮ能動層上に形成されたＡｌＧａＮキャリア供給層と、前記ＡｌＧａＮキャリア供給層上に形成されたＧａＮキャップ層と、前記ＧａＮキャップ層上に形成されたソース電極及ドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成されたゲート電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成された第１の保護層とを有する化合物半導体装置の製造方法であって、前記ゲート電極と前記ドレイン電極との間の前記第１の保護層に、前記ＧａＮキャップ層に達する開口部を形成する工程と、前記開口部に、前記第１の保護層とは異なる絶縁層よりなる第２の保護層を埋め込む工程とを有することを特徴とする化合物半導体装置の製造方法。
【０１０８】
（付記１３）  付記１２記載の化合物半導体装置の製造方法において、前記ゲート電極を形成する工程は、第１の領域の前記第１の保護層に第１の開口部を形成する工程と、前記第１の開口部に金属膜を埋め込む工程とを有することを特徴とする化合物半導体装置の製造方法。
【０１０９】
（付記１４）  付記１３記載の化合物半導体装置の製造方法において、前記ゲート電極を形成する工程は、前記金属膜を埋め込む工程の前に、前記第１の領域を含む第２の領域に第２の開口部を有するレジスト膜を形成する工程を更に有し、前記金属膜を埋め込む工程では、前記第１の開口部及び前記第２の開口部に前記金属膜を埋め込むことを特徴とする化合物半導体装置の製造方法。
【０１１０】
（付記１５）  付記１３又は１４記載の化合物半導体装置の製造方法において、前記ゲート電極を形成する工程では、前記第１の開口部が形成された前記第１の保護層の側部が順テーパ形状を有するように前記第１の開口部を形成することを特徴とする化合物半導体装置の製造方法。
【０１１１】
（付記１６）  付記１２乃至１５のいずれかに記載の化合物半導体装置の製造方法において、前記ＧａＮキャップ層を形成する工程では、表面に原子層ステップが形成された前記ＧａＮキャップ層を形成することを特徴とする化合物半導体装置の製造方法。
【０１１２】
（付記１７）  半導体基板上に形成されたＧａＮ能動層と、前記ＧａＮ能動層上に形成されたＡｌＧａＮキャリア供給層と、前記ＡｌＧａＮキャリア供給層上に形成されたＧａＮキャップ層と、前記ＧａＮキャップ層上に形成されたソース電極及ドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記ＧａＮキャップ層上に形成されたゲート電極とを有する化合物半導体装置の製造方法であって、前記ＧａＮキャップ層を形成する工程では、表面に原子層ステップが形成された前記ＧａＮキャップ層を形成することを特徴とする化合物半導体装置の製造方法。
【０１１３】
（付記１８）  付記１６又は１７記載の化合物半導体装置の製造方法において、前記ＧａＮキャップ層を形成する工程では、ＧａＮのＶ／III比を制御することにより、表面に原子層ステップが形成された前記ＧａＮキャップ層を形成することを特徴とする化合物半導体装置の製造方法。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１実施形態による化合物半導体装置の構造を示す断面図である。
【図２】本発明の第１実施形態による化合物半導体装置におけるゲート電極の形状を示す拡大断面図である。
【図３】ｎ−ＧａＮキャップ層上にＳｉＮ保護層を形成した化合物半導体装置の構造を示す断面図である。
【図４】本発明の第１実施形態による化合物半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による化合物半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による化合物半導体装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による化合物半導体装置の製造方法を示す工程断面図（その４）である。
【図８】本発明の第１実施形態による化合物半導体装置におけるゲートリーク電流の低減効果の一例を示すグラフである。
【図９】本発明の第１実施形態の変形例による化合物半導体装置の構造を示す断面図である。
【図１０】ｎ−ＧａＮキャップ層の表面粗さが大きな場合の化合物半導体装置の構造を示す断面図である。
【図１１】本発明の第２実施形態による化合物半導体装置の構造を示す断面図である。
【図１２】本発明の第２実施形態による化合物半導体装置の製造方法を示す工程断面図（その１）である。
【図１３】本発明の第２実施形態による化合物半導体装置の製造方法を示す工程断面図（その２）である。
【図１４】本発明の第３実施形態による化合物半導体装置の構造を示す断面図である。
【図１５】従来のＡｌＧａＮ／ＧａＮヘテロ接合を用いたＨＥＭＴの構造の一例を示す断面図である。
【符号の説明】
【０１１５】
１０…ＳｉＣ基板
１２…ｉ−ＧａＮバッファ層
１４…ｉ−ＡｌＧａＮスペーサ層
１６…ｎ−ＡｌＧａＮ電子供給層
１８…ｎ−ＧａＮキャップ層
２０…ソース電極
２２…ドレイン電極
２４…第１の保護層
２５…開口部
２６…ゲート電極
２８…開口部
３０…第２の保護層
３２…ゲート電極
３４…ＳｉＮ保護層
３８…ＳｉＮ膜
４０…レジスト膜
４２…開口部
４６…レジスト膜
４８…開口部
５０…Ａｕ／Ｎｉ膜
５２…レジスト膜
５４…開口部
５８…ＳｉＮ膜
６０…レジスト膜
６２…開口部
６４…Ａｕ／Ｎｉ膜
１００…サファイア基板
１０２…ｉ−ＧａＮバッファ層
１０４…ｉ−ＡｌＧａＮスペーサ層
１０６…ｎ−ＡｌＧａＮ電子供給層
１０８…ｉ−ＡｌＧａＮキャップ層
１１０…ソース電極
１１２…ドレイン電極
１１４…ゲート電極
【図１】
0005682601.tif 000002
【図２】
0005682601.tif 000003
【図３】
0005682601.tif 000004
【図４】
0005682601.tif 000005
【図５】
0005682601.tif 000006
【図６】
0005682601.tif 000007
【図７】
0005682601.tif 000008
【図８】
0005682601.tif 000009
【図９】
0005682601.tif 000010
【図１０】
0005682601.tif 000011
【図１１】
0005682601.tif 000012
【図１２】
0005682601.tif 000013
【図１３】
0005682601.tif 000014
【図１４】
0005682601.tif 000015
【図１５】
0005682601.tif 000016