(57)【特許請求の範囲】
【請求項１】
ＧａＮ  ＨＥＭＴからなるスイッチング素子のゲートを駆動するゲート駆動回路であって、
制御信号に基づいて前記スイッチング素子をオフ駆動する第１半導体素子を有し且つ前記制御信号に基づいて前記スイッチング素子をオン駆動する駆動部と、
前記スイッチング素子の第１主端子と第２主端子との間に印加される電圧が所定電圧以上の場合に、前記印加される電圧により第２半導体素子をオンさせることで前記第１半導体素子をオフさせて前記駆動部による前記スイッチング素子に対する駆動動作を強制的に遮断して、前記印加される電圧により第３半導体素子をオンさせることで前記スイッチング素子の第１主端子と第２主端子との間の電圧がクランプされるように前記スイッチング素子をオンさせるアクティブクランプ回路と、
前記アクティブクランプ回路の入力端子にアノードが接続され、カソードが前記アクティブクランプ回路の電源端子に接続されたクランプダイオードと、
を備えることを特徴とするゲート駆動回路。
【請求項２】
直流電源の電源端子間に負荷を介して接続され、前記負荷に流れる電流を制御する半導体装置であって、
前記直流電源及び前記負荷に直列に接続されたＧａＮ  ＨＥＭＴからなるスイッチング素子と、
制御信号に基づいて前記スイッチング素子をオフ駆動する第１半導体素子を有し且つ前記制御信号に基づいて前記スイッチング素子をオン駆動する駆動部と、
前記スイッチング素子の第１主端子と第２主端子との間に印加される電圧が所定電圧以上の場合に、前記印加される電圧により第２半導体素子をオンさせることで前記第１半導体素子をオフさせて前記駆動部による前記スイッチング素子に対する駆動動作を強制的に遮断して、前記印加される電圧により前記第３半導体素子をオンさせることで前記スイッチング素子の第１主端子と第２主端子との間の電圧がクランプされるように前記スイッチング素子をオンさせるアクティブクランプ回路と、
前記アクティブクランプ回路の入力端子にアノードが接続され、カソードが前記アクティブクランプ回路の電源端子に接続されたクランプダイオードと、
を備えることを特徴とする半導体装置。
【請求項３】
前記駆動部と前記アクティブクランプ回路は、ＧａＮ  ＨＥＭＴであることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のゲートを駆動するゲート駆動回路及びそのゲート駆動回路を用いた半導体装置に関する。
【背景技術】
【０００２】
近年、スイッチング電源等に用いられる出力用のトランジスタによるスイッチング動作の高速化が進み、スイッチの切り替え時においてソレノイド等を用いた負荷回路のインダクタンスにより発生する逆起電圧が大きなものとなるため、ターンオフ時に開放状態となったトランジスタのドレイン・ソース間にサージ電圧が印加されることによるブレークダウンが引き起こされる場合があり、サージ電圧からトランジスタを保護するための手段が必要とされている。
【０００３】
特許文献１には、誘導性負荷を高速遮断することを目的とするハイサイドスイッチ用の半導体装置が記載されており、このハイサイドスイッチのドレイン・ソース間電圧を抑制する方法について触れられている。特に、特許文献１の従来技術の説明において、ハイサイドスイッチのドレイン・ゲート端子間に定電圧素子とダイオードとを直列接続した能動クランプ回路（アクティブクランプ回路）がドレイン・ソース間電圧を抑制してハイサイドスイッチを保護する方法として開示されている。
【０００４】
特許文献２には、ＩＧＢＴやＭＯＳＦＥＴの高速スイッチング時に発生する過大サージ電圧を低い値に抑制することを目的とした電力変換装置が記載されている。この電力変換装置は、ハイサイドスイッチ及びローサイドスイッチのいずれにも適用できる能動クランプ回路を採用している。特許文献２における能動クランプ回路は、その構成中におけるダイオードにコンデンサを並列接続させることにより、負帰還パスを迅速に形成して過電圧をクランプすることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−２８８８１７号公報
【特許文献２】特開２００１−２４５４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１，２に示すような能動クランプ回路は、ゲート駆動信号がオフ状態において、能動クランプ回路動作によるクランプ電流をゲート抵抗へ出力し、ゲート抵抗の電圧降下をスイッチング素子のゲートしきい電圧まで上昇させる。ゲートしきい電圧に達するとスイッチング素子にドレイン電流が流れ始め、ドレイン・ソース電圧が低下する。すなわち、この能動クランプ回路は、スイッチング素子のドレイン・ソース電圧を能動クランプ回路動作電圧で所定の電圧（例：素子の定格電圧）以上に上昇しないように平衡させるものである。
【０００７】
ここで、ゲート抵抗値を１０Ωと仮定し、スイッチング素子のゲートしきい電圧を５Ｖとすれば、能動クランプ回路に流れる電流は０．５Ａ流出することとなる。特許文献１に示されるように、スイッチング素子に加わる電源電圧が２０Ｖ程度であれば、能動クランプ素子のサージ電力は少なくて済むが、スイッチング電源又はモーター駆動装置等に使用されるスイッチング素子の電源電圧は２００〜４００Ｖと高電圧である。ここで、能動クランプ回路に加わるサージ電力は、サージ電圧と前記電流の積となるので、少なくとも、１００〜２００Ｗのサージ耐量のある素子が必要となる。したがって、特許文献１，２に記載されるような装置は、能動クランプ回路におけるクランプ素子の放熱手段・信頼性・価格の面で不利であった。
【０００８】
また、ＧａＮ ＨＥＭＴ等のアバランシェ耐量を持たないスイッチング素子において定格電圧を超えるサージ電圧を印加することは破損につながるため、このようなスイッチング素子のゲートを駆動するゲート駆動回路は、能動クランプ回路を備えていることが必須要件である。しかしながら、従来のシリコンＭＯＳＦＥＴで使用されるゲート抵抗の抵抗値１０〜数１０Ωと異なり、ＧａＮ ＨＥＭＴ等のゲート駆動におけるゲート抵抗は０Ωに近い低抵抗が好ましく、従来の能動クランプ回路を採用すると駆動電流はさらに増加することになるので、対応が困難である。
【０００９】
本発明は上述した従来技術の問題点を解決するもので、応答性を損なうことなく能動クランプ素子の損失電力を低減できる能動クランプ回路を用いたゲート駆動回路及び半導体装置を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明に係るゲート駆動回路は、上記課題を解決するために、ＧａＮ  ＨＥＭＴからなるスイッチング素子のゲートを駆動するゲート駆動回路であって、制御信号に基づいて前記スイッチング素子をオフ駆動する第１半導体素子を有し且つ前記制御信号に基づいて前記スイッチング素子をオン駆動する駆動部と、前記スイッチング素子の第１主端子と第２主端子との間に印加される電圧が所定電圧以上の場合に、前記印加される電圧により第２半導体素子をオンさせることで前記第１半導体素子をオフさせて前記駆動部による前記スイッチング素子に対する駆動動作を強制的に遮断して、前記印加される電圧により第３半導体素子をオンさせることで前記スイッチング素子の第１主端子と第２主端子との間の電圧がクランプされるように前記スイッチング素子をオンさせるアクティブクランプ回路と、前記アクティブクランプ回路の入力端子にアノードが接続され、カソードが前記アクティブクランプ回路の電源端子に接続されたクランプダイオードとを備えることを特徴とする。
【００１１】
本発明に係る半導体装置は、上記課題を解決するために、直流電源の電源端子間に負荷を介して接続され、前記負荷に流れる電流を制御する半導体装置であって、前記直流電源及び前記負荷に直列に接続されたＧａＮ  ＨＥＭＴからなるスイッチング素子と、制御信号に基づいて前記スイッチング素子をオフ駆動する第１半導体素子を有し且つ前記制御信号に基づいて前記スイッチング素子をオン駆動する駆動部と、前記スイッチング素子の第１主端子と第２主端子との間に印加される電圧が所定電圧以上の場合に、第２半導体素子をオンさせることで前記第１半導体素子をオフさせて前記駆動部による前記スイッチング素子に対する駆動動作を強制的に遮断して、第３半導体素子をオンさせることで前記スイッチング素子の第１主端子と第２主端子との間の電圧がクランプされるように前記スイッチング素子をオンさせるアクティブクランプ回路と、前記アクティブクランプ回路の入力端子にアノードが接続され、カソードが前記アクティブクランプ回路の電源端子に接続されたクランプダイオードとを備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、応答性を損なうことなく能動クランプ素子の損失電力を低減できる能動クランプ回路を用いたゲート駆動回路及び半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１の形態のゲート駆動回路の構成を示す回路図である。
【図２】本発明の実施例１の形態のゲート駆動回路を用いたスイッチング電源の構成を示す回路図である。
【図３】本発明の実施例１の形態のゲート駆動回路を用いたスイッチング電源の動作を示す波形図である。
【図４】本発明の実施例１の形態のゲート駆動回路の別の構成例を示す回路図である。
【図５】本発明の実施例１の形態のゲート駆動回路の別の構成例を示す回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明のゲート駆動回路及び半導体装置の実施の形態を、図面に基づいて詳細に説明する。
【実施例１】
【００１５】
以下、本発明の実施例について図面を参照しながら説明する。まず、本実施の形態の構成を説明する。図１は、本発明の実施例１のゲート駆動回路の構成を示す回路図である。このゲート駆動回路は、図１に示すようにスイッチ素子Ｔｒ７のゲートを駆動するゲート駆動回路であり、トランジスタＴｒ１〜Ｔｒ６、ダイオードＤ１、ツェナーダイオードＺＤ１、及び抵抗Ｒ１により構成される。なお、スイッチ素子Ｔｒ７は、本発明のスイッチング素子に対応し、ＧａＮ  ＨＥＭＴ等の半導体素子により構成される。また、本実施例の半導体装置は、ゲート駆動回路とスイッチ素子Ｔｒ７とを含めた全体の構成となる。
【００１６】
トランジスタＴｒ１〜Ｔｒ６は、本実施例を実現するに際し、Ｎ型ＭＯＳＦＥＴでもよいし、Ｎ型ＧａＮ  ＨＥＭＴを使用してもよい。あるいは、同じ機能を持たせるために組み合わされた他の半導体素子により構成されていてもよい。
【００１７】
トランジスタＴｒ１，Ｔｒ２，Ｔｒ４，Ｔｒ５は、全体として本発明の駆動部に対応し、入力端子Ｉｎに入力される制御信号に基づいてスイッチ素子Ｔｒ７を駆動する。
【００１８】
トランジスタＴｒ１は、ドレインが電源端子Ｖｃｃに接続され、ソースが自己のゲート、トランジスタＴｒ２，Ｔｒ３のドレイン、及びトランジスタＴｒ５のゲートに接続されている。なお、トランジスタＴｒ１は、本実施例においてノーマリーオン型のＧａＮ  ＨＥＭＴにより構成されているものとするが、定電流素子、あるいは抵抗に置き換えてもよい。
【００１９】
入力端子Ｉｎは、例えば図示されない外部の制御回路により出力されたスイッチ素子Ｔｒ７をオン／オフさせるための制御信号を受けるための入力端子であり、トランジスタＴｒ２のゲート端子及びトランジスタＴｒ４のゲート端子に接続されている。
【００２０】
トランジスタＴｒ２は、ドレインがトランジスタＴｒ１のソースに接続され、ゲートが入力端子Ｉｎに接続され、ソースがスイッチ素子Ｔｒ７のソースに接続されている。トランジスタＴｒ４は、ドレインが電源端子Ｖｃｃに接続され、ゲートが入力端子Ｉｎに接続され、ソースがトランジスタＴｒ５のドレイン、トランジスタＴｒ６のソース、及びスイッチ素子Ｔｒ７のゲートに接続されている。トランジスタＴｒ５は、ドレインがトランジスタＴｒ４のソースに接続され、ゲートがトランジスタＴｒ１のソースに接続され、ソースがスイッチ素子Ｔｒ７のソースに接続されている。
【００２１】
サージ電圧が発生していないかあるいはサージ電圧が小さい（能動クランプ電圧に達していない）場合における駆動部の通常の動作について簡潔に述べる。駆動部は、入力端子Ｉｎに入力されるゲート駆動信号に基づいてスイッチ素子Ｔｒ７のオンオフを以下に述べるように制御する。
【００２２】
入力端子ＩｎにHレベルの信号が入力されるとトランジスタＴｒ２，Ｔｒ４がオンする。また、トランジスタＴｒ２のオン動作に伴ってトランジスタＴｒ５のゲート電圧が０Vになるため、トランジスタＴｒ５はオフする。同時にトランジスタＴｒ４のオンにより制御電源ＶｃｃからトランジスタＴｒ４を介してスイッチ素子Ｔｒ７のゲート端子にゲート電圧が印加され、スイッチ素子Ｔｒ７はオンする。
【００２３】
また、入力端子ＩｎにＬレベルの信号が入力されると、トランジスタＴｒ２，Ｔｒ４はオフする。また、トランジスタＴｒ５のゲート端子にトランジスタＴｒ１のバイアス電圧が入力されるため、トランジスタＴｒ５はオンする。これにより、スイッチ素子Ｔｒ７のゲート電圧が０Vになるため、スイッチ素子Ｔｒ７はオフする。
【００２４】
ダイオードＤ１、ツェナーダイオードＺＤ１、抵抗Ｒ１、及びトランジスタＴｒ３，Ｔｒ６は、全体として本発明のアクティブクランプ回路に対応し、スイッチ素子Ｔｒ７のドレイン（第１主端子）とソース（第２主端子）との間に印加される電圧が所定電圧以上の場合に、駆動部によるスイッチ素子Ｔｒ７に対する駆動動作を強制的に遮断して、スイッチ素子Ｔｒ７のドレインとソースとの間の電圧がクランプされるようにスイッチ素子Ｔｒ７を駆動する。このアクティブクランプ回路の詳細な動作については後述する。
【００２５】
ダイオードＤ１は、アノードがスイッチ素子Ｔｒ７のドレインに接続され、カソードがツェナーダイオードＺＤ１のカソードに接続されている。また、ツェナーダイオードＺＤ１は、アノードがトランジスタＴｒ３，Ｔｒ６のゲート及び抵抗Ｒ１の一端に接続され、カソードがダイオードＤ１のカソードに接続されている。抵抗Ｒ１は、一端がトランジスタＴｒ３，Ｔｒ６のゲート及びツェナーダイオードＺＤ１のアノードに接続され、他端がスイッチ素子Ｔｒ７のソースに接続されている。
【００２６】
トランジスタＴｒ３は、ドレインがトランジスタＴｒ１のソースに接続され、ゲートがツェナーダイオードＺＤ１のアノードに接続され、ソースがスイッチ素子Ｔｒ７のソースに接続されている。トランジスタＴｒ６は、ドレインが電源端子Ｖｃｃに接続され、ゲートがツェナーダイオードＺＤ１のアノードに接続され、ソースがスイッチ素子Ｔｒ７のゲートに接続されている。
【００２７】
ここで、高圧電圧から負荷を介してスイッチ素子Ｔｒ７のドレイン端子に接続してオンオフした場合のアクティブクランプ回路の動作について簡潔に説明する。ここでは、スイッチング電源用のスイッチ素子を仮定して、接続する負荷を誘導性負荷とする。
【００２８】
誘導性負荷を接続してオン／オフ・スイッチングすると、誘導性負荷の逆起電力によりスイッチ素子Ｔｒ７のスイッチングオフ時に、ドレイン・ソース間にサージ電圧を生じる。一般には、スイッチ素子Ｔｒ７のドレイン・ソース間に抵抗・コンデンサからなるスナバ回路を接続してサージ電圧を吸収させるが、スイッチング電源の電源投入時或いは出力短絡時には負荷に流れる電流が急峻してサージ電圧が上昇し、スナバ回路では抑制しきれない。
【００２９】
ここで、スイッチング素子がシリコンＭＯＳＦＥＴであれば、素子固有のアバランシェ電圧でサージ電圧をクランプする。クランプされたサージエネルギーは熱に変換され、サージエネルギーによる発熱が素子の接合温度以内に収まれば破損しない。
【００３０】
しかし、スイッチング素子がＧａＮ等のＨＥＭＴ等の場合には、アバランシェ耐量を持たないため、定格電圧を超えたサージ電圧の印加は、即、素子の破損につながる。
【００３１】
そこで、本実施例のゲート駆動回路は、アクティブクランプ回路（図１に示すダイオードＤ１、ツェナーダイオードＺＤ１、抵抗Ｒ１、及びトランジスタＴｒ３，Ｔｒ６）によりサージ電圧を吸収させる。従来技術と異なるのは、ダイオードＤ１、ツェナーダイオードＺＤ１、抵抗Ｒ１によりサージ電圧を検出するが、抵抗Ｒ１の電圧降下となるサージ電圧検出信号を直接スイッチ素子Ｔｒ７のゲート信号へ入力せず、トランジスタＴｒ６を介してサージ電圧検出信号を増幅し、制御電源Ｖｃｃからゲート信号を得る点である。これと同時に、アクティブクランプ回路は、抵抗Ｒ１の電圧降下となるサージ電圧検出信号をトランジスタＴｒ３のゲート駆動電圧にしてトランジスタＴｒ３をオンさせて、上述した駆動部におけるトランジスタＴｒ５をオフさせる。すなわち、入力端子Ｉｎのゲート信号はオフ状態であり、前述のゲート駆動回路はオフ駆動となっている。この時、スイッチ素子Ｔｒ７のゲート端子を駆動しているのはトランジスタＴｒ１，Ｔｒ５のみであるため、少なくともトランジスタＴｒ５をオフすることで、アクティブクランプ回路は、スイッチ素子Ｔｒ７のゲート端子から駆動部を切り離すことが可能になる。
【００３２】
すなわち、アクティブクランプ回路は、駆動部を切り離すことで駆動部による動作を強制的に遮断し、さらにトランジスタＴｒ６によりスイッチ素子Ｔｒ７をオン動作させることができる。
【００３３】
また、アクティブクランプ回路は、トランジスタＴｒ６を介してサージ電圧検出信号を増幅し、制御電源Ｖｃｃからスイッチ素子Ｔｒ７のゲートを駆動することで、能動クランプ素子であるＺＤ１の損失を従来技術よりも大幅に低減することができ、信頼性の向上を図ることができる。
【００３４】
次に、上述のように構成された本実施の形態の作用を説明する。図２は、本実施例のゲート駆動回路１０を用いたフライバック方式のスイッチング電源の構成を示す回路図であり、ゲート駆動回路１０以外の構成については一般的なスイッチング電源の構成である。なお、ゲート駆動回路１０は、図１で説明したゲート駆動回路と比べると、トランジスタＴｒ１の代わりに定電流源ＣＣ１が設けられている点やダイオードＤ３が追加されている点等が異なるが、基本的な作用効果は図１のゲート駆動回路と同様である。ダイオードＤ３の効果については後述する。
【００３５】
また、本実施例の半導体装置は、ゲート駆動回路１０とスイッチ素子Ｔｒ７とにより構成され、直流電源Ｖｄｃの電源端子間に負荷を介して接続され、負荷に流れる電流を制御する。ここで、スイッチ素子Ｔｒ７は、直流電源Ｖｄｃ及び負荷に直列に接続されている。また、スイッチ素子Ｔｒ７のソース側は、ＧＮＤ電位であるものとする。
【００３６】
具体的には、図２に示すスイッチング電源は、直流電源ＶｄｃがトランスＴ１の１次巻線Ｐ１を介してスイッチ素子Ｔｒ７に接続された構成を有しており、スイッチ素子Ｔｒ７をオンオフ制御することで１次巻線Ｐ１に蓄積した電力を２次巻線Ｓ１側に供給する。
【００３７】
ここで、トランスＴ１の２次巻線にはダイオードＤ５とコンデンサＣ３により構成される整流平滑回路が接続されている。また、当該整流平滑回路により整流平滑された出力電圧を安定化するために、コンデンサＣ３と並列接続された誤差増幅器ＩＣ２は、フォトカプラＰＣ１を介して１次側にある制御回路ＩＣ１に誤差信号を送る。
【００３８】
制御回路ＩＣ１は、誤差信号に基づいてスイッチ素子Ｔｒ７のオンオフ時間を制御する制御信号を入力端子Ｉｎを介してゲート駆動回路１０に出力し、スイッチ素子Ｔｒ７のオンオフを制御する。
【００３９】
なお、スイッチ素子Ｔｒ７のドレインソース間に接続されている抵抗Ｒ２とコンデンサＣ１の直列回路は、スナバ回路を構成し、トランスＴ１の１次巻線Ｐ１からのサージ電圧を吸収する。また、ダイオードＤ４、コンデンサＣ２、及びトランスＴ１の１次巻線Ｐ２は、制御回路ＩＣ１とゲート駆動回路１０の制御電源Ｖｃｃを構成する。
【００４０】
図３は、本実施例のゲート駆動回路１０を用いたスイッチング電源の動作を示す波形図である。図３に示すように、時刻ｔ１において制御回路ＩＣ１が入力端子ＩｎにＨレベルの制御信号を入力すると、ゲート駆動回路１０におけるトランジスタＴｒ２，Ｔｒ４は、ゲート端子にHレベル電圧が入力されてオンする。また、トランジスタＴｒ２がオンすることにより、トランジスタＴｒ５は、ゲート端子に０Ｖが入力されてオフする。すなわち、トランジスタＴｒ５は、トランジスタＴｒ２を介してＩｎからの反転信号が入力されることになる。また、トランジスタＴｒ４がオンすることにより制御電源ＶｃｃからトランジスタＴｒ４を介してスイッチ素子Ｔｒ７のゲート端子にＨレベルのゲート電圧が印加されるため、スイッチ素子Ｔｒ７はオンする。
【００４１】
時刻ｔ２において制御回路ＩＣ１がＬレベルの信号を入力端子Ｉｎに出力すると、ゲート駆動回路１０は、時刻ｔ１の場合と逆の動作を行う。すなわち、トランジスタＴｒ４はオフし、トランジスタＴｒ５はオンする。また、トランジスタＴｒ５がオンすることによりスイッチ素子Ｔｒ７のゲート端子の電圧をＬレベル（０Ｖ）にするため、スイッチ素子Ｔｒ７はオフする。
【００４２】
この場合において、時刻ｔ１〜ｔ２のオン期間が短いため、スイッチ素子Ｔｒ７のドレイン電流Ｉｄは少なく、スイッチ素子Ｔｒ７のスイッチングオフ時のサージ電圧は、能動クランプ電圧まで至らない。すなわち、当該サージ電圧は、ツェナーダイオードＺＤ１のツェナー電圧まで達しない。このため、抵抗Ｒ１における電圧降下は生じず、抵抗Ｒ１の電圧を示すＡ点電位は、ゼロボルトのままである。したがって、Ａ点電位に変化がないため、トランジスタＴｒ３，Ｔｒ６の状態に変化は生じない。
【００４３】
次に、負荷電流が増加すると出力側からの誤差信号に基づいて、制御回路ＩＣ１は、入力端子Ｉｎに出力する制御信号によりスイッチ素子Ｔｒ７のオン時間が長くなるように制御する。ここで、スイッチ素子Ｔｒ７を時刻ｔ１０でオンして時刻ｔ１１でオフした場合には、スイッチ素子Ｔｒ７のドレイン電流Ｉｄは、時刻ｔ２の場合に比して数倍に増加しているので、時刻ｔ１１のスイッチングオフ時におけるドレインソース間にかかるサージ電圧は急増し、ゲート駆動回路１０のツェナーダイオードＺＤ１のツェナー電圧を超えようとする。
【００４４】
このとき、ダイオードＤ１を介してツェナーダイオードＺＤ１から抵抗Ｒ１に電流が流れ、Ａ点電位は上昇する。Ａ点電位の上昇に伴ってトランジスタＴｒ３がオンするため、トランジスタＴｒ５はオフする。これにより、スイッチ素子Ｔｒ７のゲート端子はＧＮＤ電位からオープン状態となるが、Ａ点電位が上昇する同時刻にトランジスタＴｒ６もオンし、制御電源Ｖｃｃからスイッチ素子Ｔｒ７のゲート端子に電圧が印加される。
【００４５】
ここで、トランジスタＴｒ６のゲート端子電圧は、スイッチ素子Ｔｒ７のドレイン電圧からダイオードＤ１及びツェナーダイオードＺＤ１を介して供給されている。したがって、スイッチ素子Ｔｒ７のドレインソース間電圧は、ダイオードＤ１の順方向電圧＋ツェナーダイオードＺＤ１のツェナー電圧＋Ａ点電位（スイッチ素子Ｔｒ７のしきい値Ｖｔｈ＋トランジスタＴｒ６のしきい値電圧Ｖｔｈ）で平衡することになる。
【００４６】
すなわち、ほぼツェナーダイオードＺＤ１のツェナー電圧でスイッチ素子Ｔｒ７のドレイン電圧はクランプされ、サージ電圧のエネルギーは時刻ｔ１１〜ｔ１２までスイッチ素子Ｔｒ７のドレイン電流として流れ、スイッチ素子Ｔｒ７内部で消費される。
【００４７】
したがって、スイッチ素子Ｔｒ７にサージ電圧が印加されても、ゲート駆動回路１０のツェナーダイオードＺＤ１のツェナー電圧でほぼクランプされるので、耐圧による破損は生じない。
【００４８】
また、スイッチ素子Ｔｒ７のオフ駆動時のゲート駆動回路１０には、従来技術のように、サージ電圧をクランプする時にツェナーダイオードＺＤ１からの電流が流れこまないので、抵抗Ｒ１のＡ点電位を上昇させるだけのツェナー電流でよく、ツェナーダイオードＺＤ１のサージ耐量も小さくて済む。
【００４９】
上述のとおり、本発明の実施例１の形態に係るゲート駆動回路及び半導体装置によれば、応答性を損なうことなく能動クランプ素子の損失電力を低減できる能動クランプ回路を実現することができる。
【００５０】
すなわち、本実施例のゲート駆動回路及び半導体装置は、制御信号に基づいてスイッチ素子Ｔｒ７がオン状態からオフへ駆動され、ドレイン‐ソース間電圧が定格電圧近傍まで上昇した場合に能動クランプ回路が動作し、ドレイン‐ソース間電圧をクランプするためのクランプ信号をＡ点において生成する。このクランプ信号に基づいて、トランジスタＴｒ６を介してスイッチ素子Ｔｒ７のゲートにクランプするための駆動信号を出力するとともに、トランジスタＴｒ３をオンすることによりトランジスタＴｒ５のゲート端子をＧＮＤに接地してオフ駆動している駆動部を切り離し、駆動部に能動クランプ回路からの電流を流れこませないようにしたものである。
【００５１】
本実施例のゲート駆動回路及び半導体装置は、特にＧａＮ  ＨＥＭＴ等のアバランシェ耐量を持たないスイッチング素子に有効となるものである。ＧａＮ  ＨＥＭＴ等のアバランシェ耐量を持たないスイッチング素子において定格電圧を超えるサージ電圧を印加することは破損につながるため、能動クランプ回路を備えたゲート駆動回路が必要とされている。また、ＧａＮ  ＨＥＭＴ等のゲート駆動において、従来のシリコンＭＯＳＦＥＴで使用されるゲート抵抗の抵抗値１０〜数１０Ωと異なり、ゲート抵抗は０Ωに近い低抵抗が好ましく、従来の能動クランプ回路を採用すると駆動電流はさらに増加することになるので対応が困難であるところ、本実施例のゲート駆動回路及び半導体装置は、スイッチ素子Ｔｒ７にＧａＮ  ＨＥＭＴ等のアバランシェ耐量を持たないスイッチング素子を問題なく採用することができ、ゲート抵抗が低抵抗であるため高速スイッチングが可能であり、さらにツェナーダイオードＺＤ１等の能動クランプ素子における損失や破損を回避して、装置の低コスト化、小型化に資することができる。
【００５２】
さらに、本実施例の半導体装置は、Ｔｒ１〜Ｔｒ７を同じ半導体素子（例えばＧａＮ  ＨＥＭＴ）を用いて構成することにより、容易に１チップで実現可能である。
【００５３】
なお、図４は、本実施例のゲート駆動回路の別の構成例を示す回路図である。図１に示すゲート駆動回路と異なる点は、抵抗Ｒ１が無く、アノード側がＡ点に接続されカソード側が制御電源Ｖｃｃに接続されたダイオードＤ３が設けられている点である。図４に示すゲート駆動回路において、Ａ点の電圧は、ダイオードＤ３によりＶｃｃ＋Ｖｆに制限される。なお、ＶｆはダイオードＤ３の両端にかかる電圧である。したがって、図１のゲート駆動回路は、Ａ点の電圧の不安定性によりトランジスタＴｒ３，Ｔｒ６の耐圧を超える電圧がＡ点に生じてトランジスタＴｒ３，Ｔｒ６を破損する可能性があるところ、図４に示すゲート駆動回路は、ダイオードＤ３によりＡ点の電圧を制限し、トランジスタＴｒ３，Ｔｒ６の破損を回避することができる。
【００５４】
また、図５は、本実施例のゲート駆動回路の別の構成例を示す回路図である。図４に示すゲート駆動回路と異なる点は、Ａ点とスイッチ素子Ｔｒ７のソース（ＧＮＤ）との間にプルダウン用のトランジスタＴｒ８が設けられている点である。図４の場合においては、トランジスタＴｒ３，Ｔｒ６のゲートがオープン状態となり、ノイズによる誤動作が考えられるが、図５に示すゲート駆動回路は、プルダウン用のトランジスタＴｒ８を設けることにより、外来ノイズに対して強い回路構成となっている。なお、トランジスタＴｒ８の代わりに定電流素子や抵抗を接続しても同じ効果が期待できる。図２に示すゲート駆動回路１０は、トランジスタＴｒ８の代わりに抵抗Ｒ１を採用した場合の構成を示している。
【産業上の利用可能性】
【００５５】
本発明に係るゲート駆動回路及び半導体装置は、電気機器等に使用されるスイッチング電源等に利用可能である。
【符号の説明】
【００５６】
１０    ゲート駆動回路
Ｃ１〜Ｃ３  コンデンサ
ＣＣ１  定電流源
Ｄ１〜Ｄ５  ダイオード
ＩＣ１  制御回路
ＩＣ２  誤差増幅器
Ｉｎ    入力端子
Ｐ１，Ｐ２  １次巻線
ＰＣ１  フォトカプラ
Ｒ１，Ｒ２  抵抗
Ｓ１    ２次巻線
Ｔ１    トランス
Ｔｒ１〜Ｔｒ６  トランジスタ
Ｔｒ７  スイッチ素子
Ｔｒ８  トランジスタ
Ｖｃｃ  制御電源
Ｖｄｃ  直流電源
ＺＤ１  ツェナーダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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