(57)【特許請求の範囲】
【請求項１】
互いに対向する第１および第２の表面を有する半導体基板と、
それぞれが前記半導体基板に形成されており、かつ絶縁ゲート型電界効果トランジスタ部を有する第１および第２の素子とを備え、
前記第１および第２の素子は前記第１および第２の表面の少なくとも一方において正多角形状に形成された第１導電型領域を共有しており、
前記共有された第１導電型領域が前記第１および第２の素子の双方においてエミッタとして機能する領域および前記第１および第２の素子の双方においてコレクタとして機能する領域のいずれかであり、
前記第１および第２の素子は、前記第１および第２の表面の少なくとも一方において前記第１導電型領域と互いに隣り合って配置されており、前記第１導電型領域と同じ正多角形状に形成された第２導電型領域を有する、半導体装置。
【請求項２】
前記第１および第２の素子の双方の前記エミッタとして機能する領域および前記コレクタとして機能する領域のいずれか一方が前記第１の表面に形成されており、前記第１および第２の素子の双方の前記エミッタとして機能する領域および前記コレクタとして機能する領域のいずれか他方が前記第２の表面に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第１導電型領域は前記第１および第２の表面の少なくともいずれかにおいて正六角形である、請求項１または２に記載の半導体装置。
【請求項４】
第１および第２の素子の各々は、絶縁ゲートバイポーラトランジスタおよびＭＩＳトランジスタの少なくともいずれかである、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第１および第２の素子の少なくともいずれかに電気的に接続され、かつそれぞれが前記半導体基板に形成された第１および第２のダイオードをさらに備え、
前記第１および第２のダイオードは前記第１および第２の表面の少なくとも一方において第１導電型領域を共有しており、
前記共有された第１導電型領域が前記第１および第２のダイオードの双方においてアノードとして機能する領域および前記第１および第２のダイオードの双方においてカソードとして機能する領域のいずれかである、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第１および第２のダイオードの双方の前記アノードとして機能する領域および前記カソードとして機能する領域のいずれか一方が前記第１の表面に形成されており、前記第１および第２のダイオードの双方の前記アノードとして機能する領域および前記カソードとして機能する領域のいずれか他方が前記第２の表面に形成されている、請求項５に記載の半導体装置。
【請求項７】
前記第１導電型領域が前記第１の表面から前記第２の表面に連続して形成されており、
前記第１の表面において前記第１導電型領域の周囲に前記第２導電型領域が形成されている、請求項６に記載の半導体装置。
【請求項８】
互いに対向する第１および第２の表面を有する半導体基板を準備する工程と、
それぞれが絶縁ゲート型電界効果トランジスタ部を有する第１および第２の素子を前記半導体基板に形成する工程とを備え、
前記第１および第２の素子を形成する工程は、前記第１の表面において正多角形状に形成された第１導電型領域を形成する工程を含み、
前記第１および第２の素子は前記第１導電型領域を共有しており、
前記共有された第１導電型領域が前記第１および第２の素子の双方においてエミッタとして機能する領域および前記第１および第２の素子の双方においてコレクタとして機能する領域のいずれかであり、
前記第１および第２の素子は、前記第１および第２の表面の少なくとも一方において前記第１導電型領域と互いに隣り合って配置されており、前記第１導電型領域と同じ正多角形状に形成された第２導電型領域を有する、半導体装置の製造方法。
【請求項９】
前記第１および第２の素子の双方の前記エミッタとして機能する領域および前記コレクタとして機能する領域のいずれか一方が前記第１の表面に形成され、前記第１および第２の素子の双方の前記エミッタとして機能する領域および前記コレクタとして機能する領域のいずれか他方が前記第２の表面に形成される、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、ＩＧＢＴ(Insulated-Gate Bipolar Transistor)、ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)、ダイオードが組み合わされてモジュールが製造される場合、各素子が別基板にて製造される。それから、各素子がアセンブリされてパッケージに組み込まれた後、各パッケージ端子間がワイヤ等で接続されて、モジュールが製造される。
【０００３】
また、１つの半導体チップにＩＧＢＴとＭＯＳＦＥＴとが形成された半導体装置が提案されている。特開２００６−３４４７７９号公報（特許文献１）には１チップ内にＩＧＢＴ領域とパワーＭＯＳ領域とが形成された半導体装置が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３４４７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＩＧＢＴ、ＭＯＳＦＥＴ、ダイオードが組み合わされて製造されたモジュールでは、各素子が別基板で製造されているため、モジュールの寸法が大きくなってしまうという問題がある。
【０００６】
また、上記の公報に記載された半導体装置でも、ＩＧＢＴ領域とパワーＭＯＳ領域とが別々の領域に形成されているため、半導体チップの小型化が不十分である。
【０００７】
本発明は、上記課題を鑑みてなされたものであり、その目的は、さらに小型化された半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、互いに対向する第１および第２の表面を有する半導体基板と、それぞれが半導体基板に形成されており、かつ絶縁ゲート型電界効果トランジスタ部を有する第１および第２の素子とを備えている。第１および第２の素子は第１および第２の表面の少なくとも一方において正多角形状に形成された第１導電型領域を共有しており、共有された第１導電型領域が第１および第２の素子の双方においてエミッタとして機能する領域および第１および第２の素子の双方においてコレクタとして機能する領域のいずれかである。第１および第２の素子は、第１および第２の表面の少なくとも一方において第１導電型領域と互いに隣り合って配置されており、第１導電型領域と同じ正多角形状に形成された第２導電型領域を有する。
【発明の効果】
【０００９】
本発明の半導体装置によれば、第１および第２の素子は第１および第２の表面の少なくとも一方において第１導電型領域を共有しており、共有された第１導電型領域が第１および第２の素子の双方においてエミッタとして機能する領域およびコレクタとして機能する領域のいずれかである。そのため、第１および第２の素子の双方においてエミッタとして機能する領域およびコレクタとして機能する領域のいずれかを共有することができる。これにより、第１および第２の素子の占有面積を小型化できるため、半導体装置をさらに小型化することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１における半導体装置の構成を示す概略平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う概略断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】本発明の実施の形態１における半導体装置が用いられたモータ駆動回路の回路構成を示す図である。
【図５】本発明の実施の形態１における半導体装置が用いられたモータ駆動回路の構成を示す概略平面図である。
【図６】図５のコンタクトおよび配線を省略した概略平面図である。
【図７】図６のＶＩＩ−ＶＩＩ線に沿う概略断面図である。
【図８】図６のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。
【図９】図６のＩＸ−ＩＸ線に沿う概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の一工程を示す図である。
【図１１】図１０に示す工程の次工程を示す概略断面図である。
【図１２】図１１に示す工程の次工程を示す概略断面図である。
【図１３】図１２に示す工程の次工程を示す概略断面図である。
【図１４】図１３に示す工程の次工程を示す概略断面図である。
【図１５】本発明の実施の形態２における半導体装置の構成を示す概略平面図である。
【図１６】本発明の実施の形態２における半導体装置の主表面に直行する方向から見た半導体基板の裏面側の構成を示す概略平面図である。
【図１７】図１５のＸＶＩＩ−ＸＶＩＩ線に沿う概略断面図である。
【図１８】図１５のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う概略断面図である。
【図１９】本発明の実施の形態２における半導体装置が用いられたモータ駆動回路の構成を示す概略平面図である。
【図２０】本発明の実施の形態２における半導体装置が用いられたモータ駆動回路の主表面に直行する方向から見た半導体基板の裏面側の構成を示す概略平面図である。
【図２１】図１９のコンタクトおよび配線を省略した概略平面図である。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う概略断面図である。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う概略断面図である。
【図２４】図２１のＸＸＩＶ−ＸＸＩＶ線に沿う概略断面図である。
【図２５】図２１のＸＸＶ−ＸＸＶ線に沿う概略断面図である。
【図２６】図２１のＸＸＶＩ−ＸＸＶＩ線に沿う概略断面図である。
【図２７】図２１のＸＸＶＩＩ−ＸＶＩＩ線に沿う概略断面図である。
【図２８】本発明の実施の形態２における半導体装置の製造方法の一工程を示す図である。
【図２９】図２８に示す工程の次工程を示す概略断面図である。
【図３０】図２９に示す工程の次工程を示す概略断面図である。
【図３１】図３０に示す工程の次工程を示す概略断面図である。
【図３２】図３１に示す工程の次工程を示す概略断面図である。
【図３３】図３２に示す工程の次工程を示す概略断面図である。
【図３４】本発明の実施の形態３における半導体装置の構成を示す概略平面図である。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う概略断面図である。
【図３６】本発明の実施の形態３における半導体装置の変形例の構成を示す概略平面図である。
【図３７】図３６のＸＸＸＶＩＩ−ＸＸＸＶＩＩ線に沿う概略断面図である。
【図３８】比較例の絶縁ゲートバイポーラトランジスタの概略断面図である。
【図３９】比較例のダイオードの概略断面図である。
【図４０】比較例のＭＯＳＦＥＴの概略断面図である。
【図４１】比較例のモータ駆動回路の構成を示す概略斜視図である。
【図４２】比較例のダイオードの概略斜視図である。
【図４３】比較例の絶縁ゲートバイポーラトランジスタの概略斜視図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について図に基づいて説明する。なお、図における「ｐ」と示す領域はｐ型の導電型を有している。「ｐ+」と示す領域は「ｐ」と示す領域よりもｐ型不純物の不純物濃度が相対的に高い領域を意味している。同様に「ｎ」と示す領域はｎ型の導電型を有している。「ｎ+」と示す領域は「ｎ-」と示す領域よりもｎ型不純物の不純物濃度が相対的に高い領域を意味している。また、各図においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。
【００１２】
（実施の形態１）
最初に本発明の実施の形態１の半導体装置の構成について説明する。
【００１３】
図１および図２を参照して、本実施の形態の半導体装置は、半導体基板１と、第１の素子２１と、第２の素子２２とを主に有している。第１および第２の素子２１、２２はそれぞれが半導体基板１に形成されており、絶縁ゲート型電界効果トランジスタ部Ｔを有している。本実施の形態では半導体基板１はたとえばＳｉ（シリコン）基板であり、第１の素子２１はＩＧＢＴであり、第２の素子２２はＭＩＳ（Metal-Insulator-Semiconductor）トランジスタである。また半導体装置はダイオードＤも有している。
【００１４】
半導体基板１はたとえばＳｉ基板と、そのＳｉ基板上の埋め込み絶縁層２と、埋め込み絶縁層２上の半導体層とを有している。半導体基板１は、互いに対向する第１の表面（主表面）１ａおよび第２の表面（主表面１ａの裏面）１ｂを有している。半導体基板１は、その主表面１ａにおいて、ｐ層３と、ｎ+層４と、ｎ-層５と、ｐ+層７と、ｎ+層８とを有している。ｐ層３と、ｎ+層４と、ｎ-層５は主表面１ａから埋め込み絶縁層２まで連続的に形成されている。ｐ層３内にｎ+層８が形成されており、ｎ+層４内にｐ+層７が形成されている。
【００１５】
なお、以下の各図において、ｐ層３と同じハッチングで示された領域はｐ層であり、ｎ+層４と同じハッチングで示された領域はｎ+層であり、ｎ-層５と同じハッチングで示された領域はｎ-層である。また、ｐ+層７と同じハッチングで示された領域はｐ+層であり、ｎ+層８と同じハッチングで示された領域はｎ+層である。
【００１６】
ｐ層３と、ｎ+層４と、ｎ-層５は、それぞれ主表面１ａにおいて同じ多角形状に形成されている。この多角形状で区分けされた領域を本明細書においてブロックという。本実施の形態の半導体装置では主表面１ａにおいて同じ形状のブロックが密に配置されている。各ブロックは互いに隣り合って配置されている。各ブロックは規則的に配置されている。本実施の形態ではブロックの多角形状として正六角形が採用されている。なお、多角形状は平面充填可能な形状であればよく、たとえば正三角形状であっても正四角形状であってもよい。
【００１７】
また、ｐ+層７およびｎ+層８もそれぞれ主表面１ａにおいて多角形状に形成されている。ｐ+層７およびｎ+層８は、ｐ層３、ｎ+層４およびｎ-層５と相似する形状を有している。つまりｐ+層７およびｎ+層８の多角形状として正六角形状が採用されている。
【００１８】
図１中においてＩＩ−ＩＩ線に沿う領域内には第１および第２の素子２１、２２が含まれている。第１の素子２１はたとえばＩＧＢＴであり、第２の素子２２はたとえばＭＩＳトランジスタである。
【００１９】
第１の素子２１であるＩＧＢＴは、ｐ層（ボディ領域）３と、ｎ+層（ｎ+領域）４と、ｎ-層（ドリフト領域）５と、ｐ+層（コレクタ）７と、ｎ+層（エミッタ）８と、ゲート１０とを主に有している。ｎ+層（エミッタ）８は第１の素子２１の第１導電型領域である。ｎ+層（エミッタ）８はｐ層（ボディ領域）３とｐｎ接合を構成し、かつ主表面１ａに形成されている。ｐ層（ボディ領域）３はｎ-層（ドリフト領域）５とｐｎ接合を構成し、かつ主表面１ａに形成されている。ｎ+層（ｎ+領域）４はｎ-層（ドリフト領域）５に接し、かつ主表面１ａに形成されている。
【００２０】
ｐ+層（コレクタ）７はｎ+層（ｎ+領域）４とｐｎ接合を構成し、かつ主表面１ａに形成されている。主表面１ａにおいてｎ+層（エミッタ）８とｎ-層（ドリフト領域）５とに挟まれるｐ層（ボディ領域）３上にゲート酸化膜を介在してゲート１０が形成されている。なお図１および図２では見やすくするためゲート酸化膜は図示されていない。第１の素子２１において、ｐ層（ボディ領域）３、ｎ+層（ｎ+領域）４、ｎ-層（ドリフト領域）５、ｎ+層（エミッタ）８およびゲート１０により絶縁ゲート型電界効果トランジスタ部Ｔが構成されている。
【００２１】
第２の素子２２であるＭＩＳトランジスタは、ｐ層（ｐ型領域）３と、ｎ+層（ドレイン）４と、ｎ-層（ドリフト領域）５と、ｎ+層（ソース）８と、ゲート１０とを主に有している。ｎ+層（ソース）８は第２の素子２２の第１導電型領域である。つまり、第１導電型領域であるｎ+層８は、主表面１ａにおいて第１の素子２１と第２の素子２２とで共有されている。なお、第１導電型領域は主表面１ａおよび主表面１ａの裏面１ｂの少なくとも一方において第１の素子２１と第２の素子２２とで共有されていればよい。
【００２２】
ｎ+層（ソース）８はｐ層（ｐ型領域）３とｐｎ接合を構成し、かつ主表面１ａに形成されている。ｐ層（ｐ型領域）３はｎ-層（ドリフト領域）５とｐｎ接合を構成し、かつ主表面１ａに形成されている。ｎ-層（ドリフト領域）５に接してｎ+層（ドレイン）４が形成されている。主表面１ａにおいてｎ+層（ソース）８とｎ-層（ドリフト領域）５とに挟まれるｐ層（ｐ型領域）３上にゲート酸化膜を介在してゲート１０が形成されている。
【００２３】
第２の素子２２において、ｐ層（ｐ型領域）３、ｎ+層（ドレイン）４、ｎ-層（ドリフト領域）５、ｎ+層（ソース）８およびゲート１０により絶縁ゲート型電界効果トランジスタ部Ｔが構成されている。共有された第１導電型領域であるｎ+層８は、第１の素子２１および第２の素子２１、２２の双方においてエミッタとして機能する領域である。
【００２４】
図１および図３を参照して、図１中においてＩＩＩ−ＩＩＩ線に沿う領域内にはたとえばダイオードＤが形成されている。このダイオードＤは、ｐ層（アノード）３と、ｎ+層（カソード）４と、ｎ-層（ｎ-領域）５とを主に有している。ｐ層（アノード）３とｎ+層（カソード）４とはｎ-層（ｎ-領域）５を介在してｐｎ接合を構成し、かつ主表面１ａに形成されている。第２の素子２２とダイオードＤとでｎ-層５が共有されている。
【００２５】
次に本実施の形態の半導体装置が適用された一例として、コンバータおよびインバータを含むモータ駆動回路について説明する。
【００２６】
まず図４を参照して、モータ駆動回路の回路構成について説明する。モータ駆動回路は、コンバータ１０１と、インバータ１０２と、交流電源１０３と、三相誘導モータ１０４と、平滑回路１０５とを主に有している。
【００２７】
コンバータ１０１は交流を直流に変換するように交流電源１０３に接続されている。コンバータ１０１はダイオードＤ７〜Ｄ１２を主に有している。ダイオードＤ７とＤ１０、Ｄ８とＤ１１、Ｄ９とＤ１２とが直列に接続されており、それぞれの接続部は交流電源１０３の各相線に接続されている。ダイオードＤ７〜Ｄ９およびダイオードＤ１０〜Ｄ１２はそれぞれ並列に接続されている。
【００２８】
インバータ１０２は平滑回路１０５で平滑された直流を三相誘導モータ１０４の駆動に用いられる交流に変換するように三相誘導モータ１０４に接続されている。インバータ１０２はＩＧＢＴＩＧ１〜ＩＧ６とダイオードＤ１〜Ｄ６とを主に有している。ＩＧＢＴＩＧ１とＩＧ４、ＩＧ２とＩＧ５、ＩＧ３とＩＧ６とが直列に接続されており、それぞれの接続部は三相誘導モータ１０４の各相線に接続されている。ＩＧＢＴＩＧ１〜ＩＧ３の各コレクタが電気的に並列に接続されている。ＩＧＢＴＩＧ４〜ＩＧ６の各エミッタが電気的に並列に接続されている。
【００２９】
また、ＩＧＢＴＩＧ１〜ＩＧ６にはエミッタ側からコレクタ側へ電流を流すダイオードＤ１〜Ｄ６がそれぞれ接続されている。このモータ駆動回路においてＩＧＢＴＩＧ１〜ＩＧ６はスイッチング制御されるように構成されている。
【００３０】
続いて、上記モータ駆動回路の具体的構成について説明する。図５および図６を参照して、モータ駆動回路にはダイオードＤ（ダイオードＤ１〜１２）およびＩＧＢＴＩＧ（ＩＧ１〜ＩＧ６）が形成されている。ダイオードＤ１〜Ｄ１２およびＩＧＢＴＩＧ１〜ＩＧ６の周囲に素子分離領域６が形成されている。コンバータ１０１とインバータ１０２とはコンタクト１２を介在して配線１３によって電気的に接続されている。
【００３１】
コンバータ１０１にダイオードＤ７〜Ｄ１２が形成されている。ダイオードＤ７〜Ｄ１２はコンタクト１２を介在して配線１３に電気的に接続されている。ダイオードＤ７〜Ｄ９ではｎ+層（カソード）４が互いに共有されている。ダイオードＤ１０〜Ｄ１２ではｐ層（アノード）３が互いに共有されている。
【００３２】
インバータ１０２にＩＧＢＴＩＧ１〜ＩＧ６およびダイオードＤ１〜Ｄ６が形成されている。ＩＧＢＴＩＧ１〜ＩＧ６はコンタクト１２を介在して配線１３に電気的に接続されている。ＩＧＢＴＩＧ１〜ＩＧ３ではｎ+層（ドレイン）４およびｐ+層（コレクタ）７が互いに共有されている。つまり、ＩＧＢＴＩＧ１〜ＩＧ３の各コレクタが共有されている。ＩＧＢＴＩＧ４〜ＩＧ６ではｐ層（ボディ領域）３とｎ+層（エミッタ）８が互いに共有されている。つまり、ＩＧＢＴＩＧ４〜ＩＧ６の各エミッタが共有されている。
【００３３】
ダイオードＤ１〜Ｄ６はコンタクト１２を介在して配線１３に電気的に接続されている。ダイオードＤ１〜Ｄ３ではｎ+層（カソード）４が互いに共有されている。ダイオードＤ４〜Ｄ６ではｐ層（アノード）３が互いに共有されている。
【００３４】
上記モータ駆動回路では、１２個のダイオードＤ１〜Ｄ１２において、３個のダイオードで接続部分を共通にすることで４つのダイオード集合体（ダイオードＤ１〜Ｄ３、Ｄ４〜Ｄ６、Ｄ７〜Ｄ９、Ｄ１０〜１２）が形成されている。また、６個のＩＧＢＴＩＧ１〜ＩＧ６において、３個のＩＧＢＴで接続部分を共通にすることで２つのＩＧＢＴ集合体（ＩＧＢＴＩＧ１〜ＩＧ３、ＩＧ４〜ＩＧ６）が形成されている。
【００３５】
続いて、各素子の構成についてさらに詳しく説明する。図６および図７を参照して、ＩＧＢＴＩＧ４〜ＩＧ６を有するＩＧＢＴ集合体では、図６中においてＶＩＩ−ＶＩＩ線に沿う領域に、第１の素子であるＩＧＢＴＩＧ５および第２の素子であるＩＧＢＴＩＧ６が含まれている。なお図７〜図９では素子分離領域６は図示されていない。
【００３６】
ＩＧＢＴＩＧ４〜ＩＧ６の各々は、ｐ層（ボディ領域）３と、ｎ+層（ｎ+領域）４と、ｎ-層（ドリフト領域）５と、ｐ+層（コレクタ）７と、ｎ+層（エミッタ）８と、ゲート１０とを主に有している。ＩＧＢＴＩＧ４〜ＩＧ６の各々は互いに等角度でｎ+層（エミッタ）８から放射状に配置されている。ＩＧＢＴＩＧ４〜ＩＧ６の各ゲート１０は中央に配置されたｎ+層（エミッタ）８と重なるように配置されている。
【００３７】
ｎ+層（エミッタ）８はＩＧＢＴＩＧ４〜ＩＧ６の各々の第１導電型領域である。つまり、ＩＧＢＴＩＧ４〜ＩＧ６では第１導電型領域であるｎ+層（エミッタ）８が共有されている。そのため、第１の素子であるＩＧＢＴＩＧ５と第２の素子であるＩＧＢＴＩＧ６とは双方においてエミッタとして機能する領域であるｎ+層（エミッタ）８を共有している。なお、その他の構成については上記のＩＧＢＴと同様であるため説明を繰り返さない。
【００３８】
上記のＩＧＢＴＩＧ４〜ＩＧ６においては、第１の導電型領域はエミッタとして機能する領域であるが、第１の導電型領域はコレクタとして機能する領域であってもよい。図６および図８を参照して、ＩＧＢＴＩＧ１〜ＩＧ３を有するＩＧＢＴ集合体では、図６中ＶＩＩＩ−ＶＩＩＩ線に沿う領域に、第１の素子であるＩＧＢＴＩＧ１および第２の素子であるＩＧＢＴＩＧ３が含まれている。
【００３９】
ＩＧＢＴＩＧ１〜ＩＧ３の各々は、ｐ層（ボディ領域）３と、ｎ+層（ｎ+領域）４と、ｎ-層（ドリフト領域）５と、ｐ+層（コレクタ）７と、ｎ+層（エミッタ）８と、ゲート１０とを主に有している。ＩＧＢＴＩＧ１〜ＩＧ３の各々は互いに等角度でｐ+層（コレクタ）７から放射状に配置されている。ＩＧＢＴＩＧ１〜ＩＧ３の各ゲート１０は中央に配置されたｐ+層（コレクタ）７から離れた位置に配置されている。
【００４０】
ｐ+層（コレクタ）７はＩＧＢＴＩＧ１〜ＩＧ３の各々の第１導電型領域である。つまり、ＩＧＢＴＩＧ１〜ＩＧ３では第１導電型領域であるｐ+層（コレクタ）７が共有されている。そのため、第１の素子であるＩＧＢＴＩＧ１と第２の素子であるＩＧＢＴＩＧ３とは双方においてコレクタとして機能する領域であるｐ+層（コレクタ）７を共有している。なお、その他の構成についてはＩＧＢＴと同様であるため説明を繰り返さない。
【００４１】
また、図６および図９を参照して、ダイオードＤ１〜Ｄ３を有するダイオード集合体では、図６中ＩＸ−ＩＸ線に沿う領域に、第１のダイオードであるダイオードＤ１および第２のダイオードであるダイオードＤ２が含まれている。ダイオードＤ１、Ｄ２はそれぞれ半導体基板１に形成されており、第１および第２の素子の少なくともいずれかに電気的に接続されている。
【００４２】
ダイオードＤ１〜Ｄ３の各々は、ｐ層（アノード）３と、ｎ+層（カソード）４とを主に有している。ｐ層（アノード）３とｎ+層（カソード）４とは互いにｐｎ接合を構成し、かつ主表面１ａに形成されている。ダイオードＤ１〜Ｄ３の各々は互いに等角度でｎ+層（カソード）４から放射状に配置されている。
【００４３】
ｎ+層（カソード）４はダイオードＤ１〜Ｄ３の第１導電型領域である。つまり、ダイオードＤ１〜Ｄ３では第１導電型領域であるｎ+層（カソード）４が共有されている。そのため、第１のダイオードであるダイオードＤ１と第２のダイオードであるダイオードＤ２とは双方においてカソードとして機能する領域であるｎ+層（カソード）４を共有している。
【００４４】
上記のダイオードＤ１〜Ｄ３においては、第１の導電型領域はカソードとして機能する領域であるが、第１の導電型領域はアノードとして機能する領域であってもよい。図６を参照して、ダイオードＤ４〜Ｄ６を有するダイオード集合体では、ｐ層（アノード）３とｎ+層（カソード）４とは互いにｐｎ接合を構成し、かつ主表面１ａに形成されている。ダイオードＤ４〜Ｄ６の各々は互いに等角度でｐ層（アノード）３から放射状に配置されている。
【００４５】
ｐ層（アノード）３はダイオードＤ４〜Ｄ６の第１導電型領域である。つまり、ダイオードＤ４〜Ｄ６では第１導電型領域であるｐ層（アノード）３が共有されている。そのため、第１のダイオードであるダイオードＤ５と第２のダイオードであるダイオードＤ６とは双方においてアノードとして機能する領域であるｐ層（アノード）３を共有している。
【００４６】
なお、第１および第２のダイオードは、主表面１ａおよび主表面１ａの裏面１ｂの少なくとも一方において第１導電型領域を共有していればよい。
【００４７】
次に、図１０〜図１４を参照して、本実施の形態の半導体装置の製造方法について説明する。図１０〜図１４における各図（Ａ）は図６中においてＶＩＩ−ＶＩＩ線に沿う領域を示す平面図であり、各図（Ｂ）は各図（Ａ）のＶＩＩ−ＶＩＩ線に沿う断面図である。
【００４８】
図１０（Ａ）および（Ｂ）を参照して、まず互いに対向する主表面１ａおよび主表面１ａの裏面１ｂを有する半導体基板１が準備される。半導体基板１の厚み方向の中央部に酸素注入等により埋め込み絶縁層２が形成される。なお図１０（Ａ）では第１および第２の素子としてのＩＧＢＴＩＧ５、ＩＧ６が形成される領域が破線で図示されている。
【００４９】
図１１（Ａ）および（Ｂ）を参照して、半導体基板１の主表面１ａにおいて、ｐ層３、ｎ+層４、ｎ-層５の各々がイオン注入および熱拡散等により所望の位置に形成される。これにより、各ブロックが形成される。本実施の形態では、ｐ層３、ｎ+層４、ｎ-層５の各々は主表面１ａにおいて正六角形状に形成される。
【００５０】
図１２（Ａ）および（Ｂ）を参照して、半導体基板１の主表面１ａにおいて、各素子の分離が必要な領域にトレンチ分離および酸素注入等により、素子分離領域６が形成される。両端に配置されたｐ層３に素子分離領域６が形成される。これにより、ｐ層（ボディ領域）３と、ｎ+層（ｎ+領域）４と、ｎ-層（ドリフト領域）５と、素子分離領域６とが形成される。
【００５１】
図１３（Ａ）および（Ｂ）を参照して、中央に配置されたｐ層３に第１導電型領域となるｎ+層８がイオン注入および熱拡散等により形成される。これにより、ＩＧＢＴＩＧ５、ＩＧ６の双方において共有され、エミッタとして機能する第１導電型領域であるｎ+層８が形成される。またｎ+層４にｐ+層７がイオン注入および熱拡散等により形成される。このようにｐ+層（エミッタ）７が形成される。これにより、ＩＧＢＴの接合が形成される。さらに、ゲート酸化膜９が形成され、その後にゲート１０が形成される。これにより、半導体基板１にそれぞれ絶縁ゲート型電界効果トランジスタ部Ｔを有する第１および第２の素子としてのＩＧＢＴＩＧ５、ＩＧ６が形成される。なお図１３（Ａ）では見やすくするためゲート酸化膜９は図示されていない。
【００５２】
図１４（Ａ）および（Ｂ）を参照して、さらに層間絶縁膜１１が形成され、その後に所望の位置にコンタクト１２および配線１３が形成される。コンタクト１２は層間絶縁膜１１を貫通してｐ+層（コレクタ）７、ｎ+層（エミッタ）８およびゲート１０上にそれぞれ形成される。配線１３はコンタクト１２と接するように層間絶縁膜１１上に形成される。これにより、所望の回路が形成される。なお図１４（Ａ）では見やすくするためゲート酸化膜９および層間絶縁膜１１は図示されていない。また配線１３の一部も図示されていない。
【００５３】
次に本実施の形態の作用効果について比較例と対比して説明する。
図３８を参照して、比較例のＩＧＢＴはエミッタ３１、ゲート３２およびコレクタ３３に電位を印加可能に構成されている。図３９を参照して、比較例のダイオードはカソード３４およびアノード３５に電位を印加可能に構成されている。図４０を参照して、比較例のＭＯＳＦＥＴはソース３６、ゲート３７およびドレイン３８に電位を印加可能に構成されている。図３８〜図４０に示すように比較例のＩＧＢＴ、ダイオード、ＭＯＳＦＥＴはそれぞれ別基板に構成されている。そのため、これらが組み込まれたモジュールは寸法が大きくなる。
【００５４】
図４１〜図４３を参照して、図４に示すモータ駆動回路を比較例のＩＧＢＴＩＧおよびダイオードＤで構成した場合について説明する。コンバータ１０１およびインバータ１０２において、それぞれ別々に形成されたＩＧＢＴＩＧおよびダイオードＤモジュールがワイヤ３０で電気的に接続されている。このため、比較例のＩＧＢＴＩＧおよびダイオードＤで構成されたモータ駆動回路は、本実施の形態の半導体装置を備えたモータ駆動回路に比べて寸法が大きくなる。
【００５５】
それに対して、本実施の形態の半導体装置では、同一の半導体基板１に第１の素子２１および第２の素子２２が形成されているため、半導体装置の寸法を小さくすることができる。
【００５６】
そして、本実施の形態の半導体装置では、第１および第２の素子２１、２２は主表面１ａおよび主表面１ａの裏面１ｂの少なくとも一方において第１導電型領域を共有しており、共有された第１導電型領域が第１および第２の素子２１、２２の双方においてエミッタとして機能する領域およびコレクタとして機能する領域のいずれかである。そのため、第１および第２の素子２１、２２の双方においエミッタとして機能する領域およびコレクタとして機能する領域のいずれかを共有することができる。これにより、第１および第２の素子２１、２２の占有面積を小型化できるため、半導体装置をさらに小型化することができる。
【００５７】
また、本実施の形態の半導体装置では、第１導電型領域は主表面１ａおよび主表面１ａの裏面１ｂの少なくともいずれかにおいて正六角形であるため、占有面積を小さくすることができる。また、第１導電型領域を中心に等角度で３方向に素子を形成することができる。このため、３つの素子で第１導電型領域を共有することができる。よって、半導体装置をさらに小型化することができる。
【００５８】
また、本実施の形態の半導体装置では、第１および第２の素子２１、２２の各々は、絶縁ゲートバイポーラトランジスタおよびＭＩＳトランジスタの少なくともいずれかである。そのため、ＩＧＢＴ同士で第１導電型領域を共有でき、またＭＩＳトランジスタ同士で第１導電型領域を共有できる。さらにＩＧＢＴとＭＩＳトランジスタとで第１導電型領域を共有できる。
【００５９】
また、本実施の形態の半導体装置では、第１および第２の素子２１、２２の少なくともいずれかに電気的に接続され、かつそれぞれが半導体基板１に形成された第１および第２のダイオードＤ１、Ｄ２をさらに備えている。第１および第２のダイオードＤ１、Ｄ２は主表面１ａおよび主表面１ａの裏面１ｂの少なくとも一方において第１導電型領域を共有している。共有された第１導電型領域が第１および第２のダイオードＤ１、Ｄ２の双方においてアノードとして機能する領域および第１および第２のダイオードＤ１、Ｄ２の双方においてカソードとして機能する領域のいずれかである。そのため、第１および第２のダイオードＤ１、Ｄ２の双方においてアノードとして機能する領域およびカソードとして機能する領域のいずれかを共有することができる。これにより第１および第２のダイオードの占有面積が小型化できるため、第１および第２のダイオードを備えた半導体装置をさらに小型化することができる。
【００６０】
また、本実施の形態の半導体装置の製造方法は次の工程を備えている。主表面１ａおよび主表面１ａの裏面１ｂを有する半導体基板１が準備される。それぞれが絶縁ゲート型電界効果トランジスタ部Ｔを有する第１および第２の素子であるＩＧＢＴＩＧ５、ＩＧ６が半導体基板１に形成される。ＩＧＢＴＩＧ５、ＩＧ６を形成する工程は、主表面１ａにおいて第１導電型領域を形成する工程を含んでいる。ＩＧＢＴＩＧ５、ＩＧ６は第１導電型領域であるｎ+層８を共有しており、共有された第１導電型領域がＩＧＢＴＩＧ５、ＩＧ６の双方においてエミッタとして機能する領域および第１およびコレクタとして機能する領域のいずれかである。
【００６１】
そのため、ＩＧＢＴＩＧ５、ＩＧ６の双方においエミッタとして機能する領域およびコレクタとして機能する領域のいずれかを共有することができる。これにより、さらに小型化された半導体装置を製造することができる。
【００６２】
また、ＩＧＢＴＩＧ５、ＩＧ６が同時に製造されるため、各素子が別個に製造される場合と比較して半導体装置に製造期間を短くすることができる。このため、製造費用を安くすることもできる。また、ＩＧＢＴＩＧ５、ＩＧ６が同一の半導体基板１に形成されるため、各素子が別基板に形成される場合のように特性の揃った素子を選択する必要がない。したがって、素子を選択する工程が必要ないため、短工期で半導体装置を製造することができる。
【００６３】
（実施の形態２）
本発明の実施の形態２では、実施の形態１と比較して、半導体基板の裏面に注入層が形成されており、各素子が半導体基板の厚さ方向に縦型に形成されている点で主に異なっている。
【００６４】
最初に本発明の実施の形態２の半導体装置の構成について説明する。
図１５〜図１７を参照して、実施の形態１と同様に本実施の形態の半導体装置は、半導体基板１と、第１の素子２１と、第２の素子２２とを主に有している。第１の素子２１はＩＧＢＴであり、第２の素子２２はＭＩＳトランジスタである。また半導体装置はダイオードＤも有している。
【００６５】
半導体基板１は、主表面１ａおよび主表面１ａの裏面１ｂを有している。半導体基板１は、その主表面１ａにおいて、ｐ層３と、ｎ-層５と、ｎ+層８とを有している。また、半導体基板１は、主表面１ａの裏面１ｂにおいてｎ+層４と、ｐ+層７とを有している。つまり、半導体基板１の主表面１ａの裏面１ｂに注入層が形成されている。ｎ-層５は主表面１ａからｎ+層４およびｐ+層７まで連続的に形成されている。ｐ層３内にｎ+層８が形成されている。
【００６６】
ｐ層３およびｎ-層５は、それぞれ主表面１ａにおいて同じ多角形状に形成されている。また、ｎ+層４およびｐ+層７は主表面１ａの裏面１ｂにおいて同じ多角形状に形成されている。本実施の形態では主表面１ａおよび主表面１ａの裏面１ｂにおいて正六角形状のブロックが密に配置されている。また、ｎ+層８は主表面１ａにおいて多角形状に形成されている。ｎ+層８の多角形状として正六角形状が採用されている。
【００６７】
図１５中においてＸＶＩＩ−ＸＶＩＩ線に沿う領域内には第１および第２の素子２１、２２が含まれている。第１の素子２１はたとえばＩＧＢＴであり、第２の素子２２はたとえばＭＩＳトランジスタである。
【００６８】
第１の素子２１であるＩＧＢＴは、ｐ層（ボディ領域）３と、ｎ-層（ドリフト領域）５と、ｐ+層（コレクタ）７と、ｎ+層（エミッタ）８と、ゲート１０とを主に有している。ｎ+層（エミッタ）８は第１の素子２１の第１導電型領域である。ｎ+層（エミッタ）８はｐ層（ボディ領域）３とｐｎ接合を構成し、かつ主表面１ａに形成されている。ｐ層（ボディ領域）３はｎ-層（ドリフト領域）５とｐｎ接合を構成し、かつ主表面１ａに形成されている。
【００６９】
ｐ+層（コレクタ）７はｎ-層（ドリフト領域）５とｐｎ接合を構成し、かつ主表面１ａの裏面１ｂに形成されている。主表面１ａにおいてｎ+層（エミッタ）８とｎ-層（ドリフト領域）５とに挟まれるｐ層（ボディ領域）３上にゲート酸化膜を介在してゲート１０が形成されている。なお図１５〜図１８では見やすくするためゲート酸化膜は図示されていない。第１の素子２１において、ｐ層（ボディ領域）３、ｎ-層（ドリフト領域）５、ｎ+層（エミッタ）８およびゲート１０により絶縁ゲート型電界効果トランジスタ部Ｔが構成されている。
【００７０】
第２の素子２２であるＭＩＳトランジスタは、ｐ層（ｐ型領域）３と、ｎ+層（ドレイン）４と、ｎ-層（ドリフト領域）５と、ｎ+層（ソース）８と、ゲート１０とを主に有している。ｎ+層（ソース）８は第２の素子２２の第１導電型領域である。つまり、第１導電型領域であるｎ+層８は、主表面１ａにおいて第１の素子２１と第２の素子２２とで共有されている。
【００７１】
ｎ+層（ソース）８はｐ層（ｐ型領域）３とｐｎ接合を構成し、かつ主表面１ａに形成されている。ｐ層（ｐ型領域）３はｎ-層（ドリフト領域）５とｐｎ接合を構成し、かつ主表面１ａに形成されている。ｎ+層（ドレイン）４は、ｎ-層（ドリフト領域）５に接し、かつ主表面１ａの裏面１ｂに形成されている。主表面１ａにおいてｎ+層（ソース）８とｎ-層（ドリフト領域）５とに挟まれるｐ層（ｐ型領域）３上にゲート酸化膜を介在してゲート１０が形成されている。
【００７２】
第２の素子２２において、ｐ層（ｐ型領域）３、ｎ+層（ドレイン）４、ｎ-層（ドリフト領域）５、ｎ+層（ソース）８およびゲート１０により絶縁ゲート型電界効果トランジスタ部Ｔが構成されている。共有された第１導電型領域であるｎ+層８は、第１の素子２１および第２の素子２１、２２の双方においてエミッタとして機能する領域である。
【００７３】
図１５および図１８を参照して、ダイオードＤは、ｐ層（アノード）３と、ｎ+層（カソード）４と、ｎ-層（ｎ-領域）５とを主に有している。ｐ層（アノード）３とｎ-層（ｎ-領域）５とは主表面１ａにおいて形成されており、ｎ+層（カソード）４は主表面１ａの裏面１ｂに形成されている。ｐ層（アノード）３とｎ+層（カソード）４とはｎ-層（ｎ-領域）５を介在してｐｎ接合を構成している。
【００７４】
次に本実施の形態の半導体装置が適用された一例として、コンバータおよびインバータを含むモータ駆動回路について説明する。モータ駆動回路の回路構成については、図４に示す実施の形態１と同様である。
【００７５】
図１９〜図２１を参照して、モータ駆動回路の具体的構成について説明する。
モータ駆動回路にはダイオードＤ（ダイオードＤ１〜１２）およびＩＧＢＴＩＧ（ＩＧ１〜ＩＧ６）が形成されている。ダイオードＤ１〜Ｄ１２およびＩＧＢＴＩＧ１〜ＩＧ６の周囲に素子分離領域６が形成されている。コンバータ１０１とインバータ１０２とはコンタクト１２を介在して配線１３によって電気的に接続されている。
【００７６】
コンバータ１０１にダイオードＤ７〜Ｄ１２が形成されている。ダイオードＤ７〜Ｄ１２はコンタクト１２を介在して配線１３に電気的に接続されている。ダイオードＤ７〜Ｄ９ではｎ+層（カソード）４が互いに共有されている。ダイオードＤ１０〜Ｄ１２ではｐ層（アノード）３が互いに共有されている。
【００７７】
インバータ１０２にＩＧＢＴＩＧ１〜ＩＧ６およびダイオードＤ１〜Ｄ６が形成されている。ＩＧＢＴＩＧ１〜ＩＧ６はコンタクト１２を介在して配線１３に電気的に接続されている。ＩＧＢＴＩＧ１〜ＩＧ３ではｎ-層５およびｐ+層（コレクタ）７が互いに共有されている。つまり、ＩＧＢＴＩＧ１〜ＩＧ３の各コレクタが共有されている。ＩＧＢＴＩＧ４〜ＩＧ６ではｐ層（ボディ領域）３とｎ+層（エミッタ）８が互いに共有されている。つまり、ＩＧＢＴＩＧ４〜ＩＧ６の各エミッタが共有されている。
【００７８】
ダイオードＤ１〜Ｄ６はコンタクト１２を介在して配線１３に電気的に接続されている。ダイオードＤ１〜Ｄ３ではｎ-層５およびｎ+層（カソード）４が互いに共有されている。ダイオードＤ４〜Ｄ６ではｐ層（アノード）３が互いに共有されている。
【００７９】
上記モータ駆動回路では、１２個のダイオードＤ１〜Ｄ１２において、３個のダイオードで接続部分を共通にすることで４つのダイオード集合体（ダイオードＤ１〜Ｄ３、Ｄ４〜Ｄ６、Ｄ７〜Ｄ９、Ｄ１０〜１２）が形成されている。また、６個のＩＧＢＴＩＧ１〜ＩＧ６において、３個のＩＧＢＴで接続部分を共通にすることで２つのＩＧＢＴ集合体（ＩＧＢＴＩＧ１〜ＩＧ３、ＩＧ４〜ＩＧ６）が形成されている。
【００８０】
続いて、各素子の構成についてさらに詳しく説明する。図２１および図２２を参照して、ＩＧＢＴＩＧ４〜ＩＧ６を有するＩＧＢＴ集合体では、図２１中においてＸＸＩＩ−ＸＸＩＩ線に沿う領域に、第１の素子であるＩＧＢＴＩＧ５および第２の素子であるＩＧＢＴＩＧ６が含まれている。
【００８１】
ＩＧＢＴＩＧ４〜ＩＧ６の各々は、ｐ層（ボディ領域）３と、ｎ-層（ドリフト領域）５と、ｐ+層（コレクタ）７と、ｎ+層（エミッタ）８と、ゲート１０とを主に有している。ＩＧＢＴＩＧ４〜ＩＧ６の各々は互いに等角度でｎ+層（エミッタ）８から放射状に配置されている。ＩＧＢＴＩＧ４〜ＩＧ６の各ゲート１０は中央に配置されたｎ+層（エミッタ）８と重なるように配置されている。
【００８２】
ｎ+層（エミッタ）８はＩＧＢＴＩＧ４〜ＩＧ６の各々の第１導電型領域である。つまり、ＩＧＢＴＩＧ４〜ＩＧ６では第１導電型領域であるｎ+層（エミッタ）８が共有されている。そのため、第１の素子であるＩＧＢＴＩＧ５と第２の素子であるＩＧＢＴＩＧ６とは双方においてエミッタとして機能する領域であるｎ+層（エミッタ）８を共有している。なお、その他の構成については実施の形態１のＩＧＢＴと同様であるため説明を繰り返さない。
【００８３】
図２１および図２３を参照して、ＩＧＢＴＩＧ１〜ＩＧ３を有するＩＧＢＴ集合体では、第１の導電型領域が第１および第２の素子の双方においてコレクタとして機能する領域である。また、第１および第２の素子が主表面１ａの裏面１ｂにおいて第１導電型領域を共有している。図２１中ＸＸＩＩＩ−ＸＸＩＩＩ線に沿う領域に、第１の素子であるＩＧＢＴＩＧ１および第２の素子であるＩＧＢＴＩＧ３が含まれている。
【００８４】
ＩＧＢＴＩＧ１〜ＩＧ３の各々は、ｐ層（ボディ領域）３と、ｎ-層（ドリフト領域）５と、ｐ+層（コレクタ）７と、ｎ+層（エミッタ）８と、ゲート１０とを主に有している。ＩＧＢＴＩＧ１〜ＩＧ３の各々は互いに等角度でｎ-層（ドリフト領域）５から放射状に配置されている。ゲート１０は中央に配置されたｎ-層（ドリフト領域）５の外縁に配置されている。
【００８５】
ｐ+層（コレクタ）７はＩＧＢＴＩＧ１〜ＩＧ３の各々の第１導電型領域である。つまり、ＩＧＢＴＩＧ１〜ＩＧ３では、主表面１ａの裏面１ｂにおいて第１導電型領域であるｐ+層（コレクタ）７が共有されている。そのため、第１の素子であるＩＧＢＴＩＧ１と第２の素子であるＩＧＢＴとは双方においてコレクタとして機能する領域であるｐ+層（コレクタ）７を共有している。なお、その他の構成については上記の本実施の形態のＩＧＢＴと同様であるため説明を繰り返さない。
【００８６】
また、図２１および図２４を参照して、ダイオードＤ１〜Ｄ３を有するダイオード集合体では、図２１中ＸＸＩＶ−ＸＸＩＶ線に沿う領域に、第１のダイオードであるダイオードＤ２および第２のダイオードであるダイオードＤ３が含まれている。
【００８７】
ダイオードＤ１〜Ｄ３の各々は、ｐ層（アノード）３と、ｎ+層（カソード）４と、ｎ-層（ｎ-領域）５とを主に有している。ｐ層（アノード）３とｎ-層（ｎ-領域）５とは主表面１ａにおいて形成されており、ｎ+層（カソード）４は主表面１ａの裏面１ｂに形成されている。ｎ+層（カソード）４とｎ-層（ｎ-領域）５とは主表面１ａから裏面１ｂに連続して形成されている。
【００８８】
主表面１ａにおいてｎ-層（ｎ-領域）５の周囲に第２導電型領域であるｐ層（アノード）３が形成されている。ｐ層（アノード）３とｎ+層（カソード）４とはｎ-層（ｎ-領域）５を介在して互いにｐｎ接合を構成している。ダイオードＤ１〜Ｄ３の各々は互いに等角度でｎ-層（ｎ-領域）５から放射状に配置されている。
【００８９】
ｎ+層（カソード）４はダイオードＤ１〜Ｄ３の第１導電型領域である。つまり、ダイオードＤ１〜Ｄ３では第１導電型領域であるｎ+層（カソード）４が共有されている。そのため、第１のダイオードであるダイオードＤ２と第２のダイオードであるダイオードＤ３とは双方においてカソードとして機能する領域であるｎ+層（カソード）４を共有している。
【００９０】
上記のダイオードＤ１〜Ｄ３においては、第１の導電型領域はカソードとして機能する領域であるが、第１の導電型領域はアノードとして機能する領域であってもよい。図２１を参照して、ダイオードＤ４〜Ｄ６を有するダイオード集合体では、ｐ層（アノード）３とｎ-層（ｎ-領域）５とは主表面１ａにおいて形成されており、ｎ+層（カソード）４は主表面１ａの裏面１ｂに形成されている。ｐ層（アノード）３とｎ+層（カソード）４とはｎ-層（ｎ-領域）５を介在して互いにｐｎ接合を構成している。ダイオードＤ４〜Ｄ６の各々は互いに等角度でｐ層（アノード）３から放射状に配置されている。
【００９１】
ｐ層（アノード）３はダイオードＤ４〜Ｄ６の第１導電型領域である。つまり、ダイオードＤ４〜Ｄ６では第１導電型領域であるｐ層（アノード）３が共有されている。そのため、第１のダイオードであるダイオードＤ５と第２のダイオードであるダイオードＤ６とは双方においてアノードとして機能する領域であるｐ層（アノード）３を共有している。
【００９２】
なお、本実施の形態の構成の理解の容易のため、図２５〜図２７にさらにモータ駆動回路の断面構造を図示している。
【００９３】
次に、図２８〜図３３を参照して、本実施の形態の半導体装置の製造方法について説明する。図２８〜図３３における各図（Ａ）は図２１中においてＸＸＩＩ−ＸＸＩＩ線に沿う領域を示す平面図であり、各図（Ｂ）は各図（Ａ）のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。
【００９４】
図２８（Ａ）および（Ｂ）を参照して、まず互いに対向する主表面１ａおよび主表面１ａの裏面１ｂを有する半導体基板１が準備される。半導体基板１の主表面１ａの裏面１ｂにｐ+層（コレクタ）７がイオン注入および熱拡散等により所望の位置に形成される。また素子分離領域６がトレンチ分離および酸素注入等により形成される。その後、所望の厚さになるまで主表面１ａの裏面１ｂが研磨される。なお図２８（Ａ）では第１および第２の素子としてのＩＧＢＴＩＧ５、ＩＧ６が形成される領域が破線で図示されている。
【００９５】
図２９（Ａ）および（Ｂ）を参照して、半導体基板１の主表面１ａにおいて、素子の分離が必要な領域にトレンチ分離および酸素注入等により素子分離領域６が形成される。
【００９６】
図３０（Ａ）および（Ｂ）を参照して、主表面１ａにおいて、ｎ-層５がイオン注入および熱拡散等により所望の位置に形成される。
【００９７】
図３１（Ａ）および（Ｂ）を参照して、主表面１ａにおいて、ｐ層３がイオン注入および熱拡散等により所望の位置に形成される。その後、中央に配置されたｐ層３に第１導電型領域となるｎ+層８がイオン注入および熱拡散等により形成される。これにより、ｐ層（ボディ領域）３と、ｎ-層（ドリフト領域）５と、素子分離領域６と、第１導電型領域であるｎ+層（エミッタ）８とが形成される。このようにして、エミッタとして機能する領域であるｎ+層（エミッタ）８が主表面１ａに形成され、コレクタとして機能する領域であるｐ+層（コレクタ）７が主表面１ａの裏面１ｂに形成される。
【００９８】
図３２（Ａ）および（Ｂ）を参照して、さらに、ゲート酸化膜９が形成され、その後にゲート１０が形成される。これにより、半導体基板１にそれぞれ絶縁ゲート型電界効果トランジスタ部Ｔを有する第１および第２の素子としての絶縁ゲートトランジスタＩＧ５、ＩＧ６が形成される。なお図３２（Ａ）では見やすくするためゲート酸化膜９は図示されていない。
【００９９】
図３３（Ａ）および（Ｂ）を参照して、さらに層間絶縁膜１１が形成され、その後に所望の位置にコンタクト１２および配線１３が形成される。コンタクト１２は層間絶縁膜１１を貫通してｎ+層（エミッタ）８およびゲート１０上にそれぞれ形成される。配線１３はコンタクト１２と接するように層間絶縁膜１１上に形成される。ｐ+層（コレクタ）７に接するようにバンプを介在してパッケージ内配線１９が形成される。パッケージ内配線１９と配線１３とを接続するようにワイヤ配線２０が形成される。これにより、所望の回路が形成される。また、主表面の裏側の配線１３は図２０に示すように形成されていてもよい。なお図３３（Ｂ）では見やすくするためゲート酸化膜９および層間絶縁膜１１は図示されていない。
【０１００】
なお、本実施の形態のこれ以外の構成などは、上述した実施の形態１の構成などと同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１０１】
本実施の形態の半導体装置では、第１および第２の素子２１、２２の双方のエミッタとして機能する領域およびコレクタとして機能する領域のいずれか一方が主表面１ａに形成されており、第１および第２の素子２１、２２の双方のエミッタとして機能する領域およびコレクタとして機能する領域のいずれか他方が主表面の裏面１ｂに形成されている。
【０１０２】
そのため、第１および第２の素子２１、２２を半導体基板１の深さ（厚さ）方向に形成することができる。このため、第１および第２の素子の占有面積をさらに小さくすることができる。これにより、半導体装置をさらに小型化することができる。
【０１０３】
また、本実施の形態の半導体装置では、第１および第２のダイオードの双方のアノードおよびカソードのいずれか一方が主表面１ａに形成されており、第１よび第２のダイオードの双方のアノードおよびカソードのいずれか他方が主表面１ａの裏面１ｂに形成されている。そのため、第１および第２のダイオードＤ１、Ｄ２を半導体基板１の深さ（厚さ）方向に形成することができる。このため、第１および第２のダイオードＤ１、Ｄ２の占有面積をさらに小さくすることができる。これにより、第１および第２のダイオードを備えた半導体装置をさらに小型化することができる。
【０１０４】
また、本実施の形態の半導体装置では、第１導電型領域が主表面１ａから主表面１ａの裏面１ｂに連続して形成されており、主表面１ａにおいて第１導電型領域の周囲に第２導電型領域が形成されている。これにより、第１および第２のダイオードを備えた半導体装置をさらに小型化することができる。
【０１０５】
また、本実施の形態の半導体装置の製造方法では、第１および第２の素子であるＩＧＢＴＩＧ５、ＩＧ６の双方のエミッタとして機能する領域およびコレクタとして機能する領域のいずれか一方が主表面１ａに形成され、第１および第２の素子であるＩＧＢＴＩＧ５、ＩＧ６の双方のエミッタとして機能する領域およびコレクタとして機能する領域のいずれか他方が主表面１ａの裏面１ｂに形成される。そのため、第１および第２の素子２１、２２を半導体基板１の深さ（厚さ）方向に形成することができる。これにより、さらに小型化された半導体装置を製造することができる。
【０１０６】
（実施の形態３）
上記ではブロックが主表面において正六角形の形状に形成された場合について説明したがブロックの形状はこれに限定されない。本発明の実施の形態３ではブロックの形状として正六角形以外が採用された場合について説明する。
【０１０７】
図３４および図３５を参照して、本実施の形態では、ブロックが正四角形に形成されている。第１および第２の素子２１、２２はＩＧＢＴＩＧ１、ＩＧ２である。また第１導電型領域であるｎ+層（エミッタ）８も正四角形に形成されている。第１の素子２１であるＩＧＢＴＩＧ１および第２の素子２２であるＩＧＢＴＩＧ２が直線状に配置されている。第１導電型領域であるｎ+層（エミッタ）８の一方向の両側に第１および第２の素子２１、２２のゲート１０が配置されている。
【０１０８】
図３６および図３７を参照して、本実施の形態の変形例の半導体装置では、ブロックが正八角形に形成されている。ＩＧＢＴＩＧ１〜ＩＧ４が形成されている。第１および第２の素子２１、２２はＩＧＢＴＩＧ１、ＩＧ２である。また第１導電型領域であるｎ+層（エミッタ）８も正四角形に形成されている。ＩＧＢＴＩＧ１〜ＩＧ４はｎ+層（エミッタ）８を中心として四方に延びるように形成されている。第１の素子２１であるＩＧＢＴＩＧ１および第２の素子２２であるＩＧＢＴＩＧ２は直角に配置されている。第１導電型領域であるｎ+層（エミッタ）８を中心にゲート１０が四方に延びるように配置されている。
【０１０９】
なお、本実施の形態のこれ以外の構成などは、上述した実施の形態１の構成などと同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１１０】
上記の各実施の形態は、適時組み合わせることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【符号の説明】
【０１１１】
１  半導体基板、１ａ  主表面、１ｂ  裏面、２  埋め込み絶縁層、３  ｐ層、４  ｎ+層、５  ｎ-層、６  素子分離領域、７  ｐ+層、８  ｎ+層、９  ゲート酸化膜、１０  ゲート、１１  層間絶縁膜、１２  コンタクト、１３  配線、１９  パッケージ内配線、２０  ワイヤ配線、２１  第１の素子、２２  第２の素子、１０１  コンバータ、１０２  インバータ、１０３  交流電源、１０４  三相誘導モータ、１０５  平滑回路、Ｄ１〜Ｄ１２  ダイオード、ＩＧ〜ＩＧ６  絶縁ゲートバイポーラトランジスタ、Ｔ  絶縁ゲート型電界効果トランジスタ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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