(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面に、エピタキシャル成長により第２導電型のディープ層（１０）を形成する工程と、
前記ディープ層（１０）の表面にマスク（２１）を配置した後、該マスク（２１）を用いたイオン注入を行うことにより、前記ディープ層（１０）を複数に分割し、分割されたディープ層（１０）の間にも前記ドリフト層（２）を形成する工程と、
前記ディープ層（１０）および前記ドリフト層（２）の上に第２導電型の炭化珪素からなるベース領域（３）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）を形成する工程と、
前記ベース領域（３）内における該ベース領域（３）の表層部に第２導電型不純物をイオン注入することにより、前記ベース領域（３）よりも高濃度の第２導電型の炭化珪素にて構成されたコンタクト領域（５）を形成する工程と、
前記ソース領域（４）の表面から前記ベース領域（３）を貫通して前記ドリフト層（２）に達し、かつ、前記ディープ層（１０）よりも浅くなる一方向を長手方向とするトレンチ（６）を形成する工程と、
前記トレンチ（６）の表面にゲート絶縁膜（８）を形成する工程と、
前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、
前記ソース領域（４）に電気的に接続されると共に前記コンタクト領域（５）を介して前記ベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、
前記ディープ層（１０）を形成する工程では、前記トレンチ（６）の長手方向と交差するように前記ディープ層（１０）を形成し、該ディープ層（１０）の深さ方向において第２導電型不純物濃度を変え、前記ゲート電極（９）に対してゲート電圧を印加したときに、前記トレンチ（６）の側面において前記ディープ層（１０）に反転層が形成される濃度とすることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記ディープ層（１０）を複数に分割し、分割されたディープ層（１０）の間にも前記ドリフト層（２）を形成する工程は、
前記ディープ層（１０）の表面に第１導電型不純物をイオン注入を行うことにより、前記ディープ層（１０）の上層部のキャリア濃度を低下させる工程と、
前記ディープ層（１０）の表面に前記マスク（２１）を配置した後、該マスク（２１）を用いたイオン注入を行うことにより、前記ディープ層（１０）を複数に分割し、分割されたディープ層（１０）の間にも前記ドリフト層（２）を形成すると共に、前記ディープ層（１０）のうちキャリア濃度が低下させられた前記ディープ層（１０）の上層部の間に、前記ディープ層（１０）のうち前記上層部よりも下方に位置する部分の間に形成される前記ドリフト層（２）よりも第１導電型不純物が濃くされた電流拡散層（２ａ）を形成する工程と、を含んでいることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造のＭＯＳＦＥＴを有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳｉＣ半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。このため、シリコントランジスタにおいて、トレンチゲート構造のＭＯＳＦＥＴが採用され実用化されている。このトレンチゲート構造は当然ＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、ＳｉＣの中に入り込んだトレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊されてしまうという問題がある。
【０００３】
このような問題を解決するものとして、特許文献１において、ｐ型ベース領域の下方に、トレンチゲート構造を構成するトレンチに対して交差するようにストライプ状のｐ型ディープ層を形成したＳｉＣ半導体装置が提案されている。このＳｉＣ半導体装置では、各ｐ型ディープ層からｎ-型ドリフト層側に伸びる空乏層によって高電圧がゲート絶縁膜側に入り込み難くなるようにすることで、ゲート絶縁膜内での電界集中を緩和し、ゲート絶縁膜が破壊されることを防止している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９４０６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１のようにｐ型ディープ層を設ける構造は、ゲート絶縁膜への電界集中を防ぐ上では効果的であるが、ｐ型ディープ層によって電流経路が狭められ、隣り合うｐ型ディープ層間においてＪＦＥＴ領域を形成するため、オン抵抗の上昇を招く。
【０００６】
本発明は上記点に鑑みて、トレンチゲート構造を構成するトレンチに対して交差するようにディープ層を形成する場合において、オン抵抗の低減を図ることができるＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで形成され、トレンチ（６）の長手方向と交差する複数の第２導電型のディープ層（１０）を有し、ディープ層（１０）は、該ディープ層（１０）の深さ方向において濃度が変えられており、ゲート電極（９）に対してゲート電圧を印加したときに、ディープ層（１０）のうちトレンチ（６）の側面に位置する部分に反転層を形成することを特徴としている。
【０００８】
このように、ディープ層（１０）の不純物濃度を深さ方向において変化させ、不純物濃度が薄くなる部分を構成することで、オン時にゲート電極（９）にゲート電圧を印加すると、ディープ層（１０）のうちトレンチ（６）の側面に位置する部分に反転層が形成されるようにしている。このため、チャネルを通じて流れる電流がドリフト層（２）のうちディープ層（１０）の間に位置する部分だけでなく、ディープ層（１０）に形成された反転層を通じても流れるようにできる。したがって、隣り合うディープ層（１０）の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【０００９】
例えば、ディープ層（１０）の深さ方向においてステップ状の濃度勾配が持たされた構造によりディープ層（１０）を構成することができる。
【００１０】
具体的には、ディープ層（１０）のうち第２導電型不純物濃度が高濃度とされた高濃度領域（１０ａ）と、高濃度領域（１０ａ）よりも第２導電型不純物濃度が低濃度とされた低濃度領域（１０ｂ）とを有した構造によってディープ層（１０）を構成し、低濃度領域（１０ａ）がトレンチ（６）の側面に位置していて、ゲート電極（９）に対してゲート電圧を印加したときに、低濃度領域（１０ｂ）のうちトレンチ（６）の側面に位置している部分に反転層を形成するようにすれば良い。
【００１１】
この場合、高濃度領域（１０ａ）と低濃度領域（１０ｂ）との境界がトレンチ（６）よりも深い位置とされていると好ましい。
【００１２】
このような構造とすれば、トレンチ（６）の側面だけでなく底部に位置する低濃度領域（１０ｂ）が反転層となる。これにより、トレンチ（６）の底部にも電流が流れるようにできるため、よりＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【００１３】
また、ディープ層（１０）の深さが浅くなるほど第２導電型不純物濃度が薄くなるようにディープ層（１０）に濃度勾配を持たせても良い。
【００１４】
また、ディープ層（１０）を、該ディープ層（１０）の深さが浅くなるほど幅が狭くなる構成にできる。
【００１５】
このような構成とすれば、ディープ層（１０）のうち浅い領域においてドリフト層（２）の幅を広くできるため、ゲート電極（９）にゲート電圧を印加したときに反転層とならない領域でも、電流経路を広げることが可能となる。したがって、隣り合うディープ層（１０）の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。
【００１６】
また、トレンチ（６）の側面に第１導電型層（２）が備えられ、トレンチ（６）の側面では、第１導電型層（２）よりも下方にディープ層（１０）が備えられた構成にできる。
【００１７】
このような構成とすれば、オン時に、トレンチ（６）の側面については第１導電型層（２）を通じて電流が流れることができ、トレンチ（６）の側面の一部などについては反転層が形成されることで電流が流れるようにできる。したがって、隣り合うディープ層（１０）の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。
【００１８】
また、ドリフト層（２）のうちディープ層（１０）のうち隣り合うもの同士の間に配置される部分に、該ドリフト層（２）のうちディープ層（１０）よりも下方に位置している部分よりも高濃度とされた第１導電型の電流拡散層（２ａ）が形成された構成にできる。
【００１９】
このように、電流拡散層（２ａ）を備えることにより、低抵抗な電流拡散層（２ａ）内においてより電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、さらにオン抵抗を低減できる。
【００２０】
以上のようなＳｉＣ半導体装置は、例えば以下に示す製造方法によって製造される。
【００２１】
例えば、ＳｉＣからなる第１または第２導電型の基板（１）上に、該基板（１）よりも低不純物濃度とされた第１導電型のＳｉＣからなるドリフト層（２）を形成する工程と、ドリフト層（２）の表面にマスク（２０）を配置した後、該マスク（２０）を用いたイオン注入を行うことにより、ドリフト層（２）の表層部に第２導電型のディープ層（１０）を形成する工程と、ディープ層（１０）およびドリフト層（２）の上に第２導電型のＳｉＣからなるベース領域（３）を形成する工程と、ベース領域（３）内における該ベース領域（３）の表層部に第１導電型不純物をイオン注入することにより、ドリフト層（２）よりも高濃度の第１導電型のＳｉＣにて構成されたソース領域（４）を形成する工程と、第２導電型不純物をイオン注入することによりベース領域（３）よりも高濃度の第１導電型のコンタクト層（５）を形成する工程と、ソース領域（４）の表面からベース領域（３）を貫通してドリフト層（２）に達し、かつ、ディープ層（１０）よりも浅く、一方向を長手方向とするトレンチ（６）を形成する工程と、トレンチ（６）の表面にゲート絶縁膜（８）を形成する工程と、トレンチ（６）内において、ゲート絶縁膜（８）の上にゲート電極（９）を形成する工程と、ソース領域（４）に電気的に接続されると共にコンタクト領域（５）を介してベース領域（３）に電気的に接続されるソース電極（１１）を形成する工程と、基板（１）の裏面側にドレイン電極（１３）を形成する工程と、を含み、ディープ層（１０）を形成する工程では、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで、かつ、トレンチ（６）の長手方向と交差するようにディープ層（１０）を形成し、該ディープ層（１０）の深さ方向において第２導電型不純物濃度を変え、ゲート電極（９）に対してゲート電圧を印加したときに、トレンチ（６）の側面においてディープ層（１０）に反転層が形成される濃度とするという製造方法により、上記した反転型のＳｉＣ半導体装置を製造できる。
【００２２】
また、請求項１に記載したように、ドリフト層（２）の表面に、エピタキシャル成長により第２導電型のディープ層（１０）を形成したのち、ディープ層（１０）の表面にマスク（２１）を配置した後、該マスク（２１）を用いたイオン注入を行うことにより、ディープ層（１０）を複数に分割し、分割されたディープ層（１０）の間にもドリフト層（２）を形成する工程を行うようにしても良い。
【００２３】
この場合において、請求項２に示したように、分割されたディープ層（１０）の間にもドリフト層（２）を形成する工程では、ディープ層（１０）の表面に第１導電型不純物のイオン注入を行うことにより、ディープ層（１０）の上層部のキャリア濃度を低下させる工程と、ディープ層（１０）の表面にマスク（２１）を配置した後、該マスク（２１）を用いたイオン注入を行うことにより、ディープ層（１０）を複数に分割し、分割されたディープ層（１０）の間にもドリフト層（２）を形成すると共に、ディープ層（１０）のうちキャリア濃度が低下させられたディープ層（１０）の上層部の間に、ディープ層（１０）のうち上層部よりも下方に位置する部分の間に形成されるドリフト層（２）よりも第１導電型不純物が濃くされた電流拡散層（２ａ）を形成する工程と、を含む工程を行うこともできる。
【００２４】
このような製造方法によれば、隣り合うディープ層（１０）の間にドリフト層（２）を形成する場合において、その上層部に電流拡散層（２ａ）も形成することができ、電流拡散層（２ａ）の濃度が濃くなるように自動的に濃度勾配を形成することが可能となる。
【００２５】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。
【図２（ａ）】図１のＡ−Ａ断面図である。
【図２（ｂ）】図１のＢ−Ｂ断面図である。
【図２（ｃ）】図１のＣ−Ｃ断面図である。
【図２（ｄ）】図１のＤ−Ｄ断面図である。
【図３】トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。
【図４】図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図５】図４に続くトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図６】本発明の第２実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図７】図６のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面図および図６中のＦ−Ｆ線においてｙｚ平面と平行に切断したときの断面図である。
【図８】本発明の第３実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図９】図８のＧ−Ｇ線においてｘｚ平面と平行に切断したときの断面図および図８中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面図である。
【図１０】本発明の第４実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１１】図１０のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面図および図１０中のＪ−Ｊ線においてｙｚ平面と平行に切断したときの断面図である。
【図１２】本発明の第５実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１３】図１２のＫ−Ｋ線においてｘｚ平面と平行に切断したときの断面図および図１２中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面図である。
【図１４】本発明の第６実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１５】図１４のＭ−Ｍ線においてｘｚ平面と平行に切断したときの断面図および図１４中のＮ−Ｎ線においてｙｚ平面と平行に切断したときの断面図である。
【図１６】本発明の第７実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図１７】図１６のＯ−Ｏ線においてｘｚ平面と平行に切断したときの断面図および図１６中のＰ−Ｐ線においてｙｚ平面と平行に切断したときの断面図である。
【図１８】図１６に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図１９】図１８に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図２０】本発明の第８実施形態にかかるＳｉＣ半導体装置の斜視断面図である。
【図２１】図２０のＱ−Ｑ線においてｘｚ平面と平行に切断したときの断面図および図２０中のＲ−Ｒ線においてｙｚ平面と平行に切断したときの断面図である。
【図２２】本発明の第９実施形態で説明するトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図２３】図２２に続くトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図２４】本発明の第１０実施形態で説明するトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【図２５】図２４に続くトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２８】
（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。
【００２９】
図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２（ａ）〜図２（ｄ）は、図１のＭＯＳＦＥＴの断面図である。図２（ａ）は、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２（ｂ）は、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面、図２（ｃ）は、図１中のＣ−Ｃ線においてｙｚ平面と平行に切断したときの断面、図２（ｄ）は、図１中のＤ−Ｄ線においてｙｚ平面と平行に切断したときの断面である。
【００３０】
図１および図２（ａ）〜図２（ｄ）に示すＭＯＳＦＥＴは、ＳｉＣからなるｎ+型基板１が半導体基板として用いられている。ｎ+型基板１は、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。このｎ+型基板１の表面には、リン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ-型ドリフト層２のうちｎ+型基板１の表面から３〜５μｍ程度の部分の不純物濃度が２．０×１０15／ｃｍ3程度他の部分よりも高くなるようにすると良い。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００３１】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００３２】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００３３】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が１．４〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００３４】
さらに、トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
【００３５】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００３６】
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造に対して交差する方向に延設されたｐ型ディープ層１０が形成されている。本実施形態の場合、ｐ型ディープ層１０は、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図１中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向に延設され、それがトレンチ６の長手方向において複数本並べられて配置されている。このｐ型ディープ層１０は、トレンチ６の底部よりも深く形成されており、ｎ-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０は、ｐ型ベース領域３と接することでｐ型ベース領域３と同電位に固定される。
【００３７】
図３は、トレンチゲート構造におけるゲート酸化膜８やゲート電極９などを省略して示したトレンチ６近傍の様子を示した部分斜視断面図である。図１や図２（ａ）〜図２（ｄ）および図３に示されるように、本実施形態のｐ型ディープ層１０は、高濃度領域１０ａと低濃度領域１０ｂの異なる濃度の領域が備えられている。つまり、本実施形態では、深さ方向においてｐ型ディープ層１０にステップ状の濃度勾配を設けてあり、高濃度領域１０ａとそれよりも不純物濃度が薄くされた低不純物領域１０ｂとを備えてある。例えば、高濃度領域１０ａでは、ゲート酸化膜８内での電界集中を緩和して絶縁破壊を防止できるように耐圧を見込んでボロンもしくはアルミニウム等のｐ型不純物濃度が設定され、例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。一方、低濃度領域１０ｂでは、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の周囲において反転層が形成される値に設定され、例えば１×１０15／ｃｍ3〜１×１０17／ｃｍ3とされている。
【００３８】
本実施形態では、これら高濃度領域１０ａと低濃度領域１０ｂとの境界の深さ、換言すれば低濃度領域１０ｂの下面の深さは、トレンチ６よりも深くされており、トレンチ６の側面から底部まで低濃度領域１０ｂが配置された構造とされている。このため、本実施形態の場合、ゲート電極９に対してゲート電圧を印加したときに、トレンチ６の側面および底部に位置する低濃度領域１０ｂが反転層となる。
【００３９】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００４０】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００４１】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。
【００４２】
まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３およびｐ型ディープ層１０に反転層が形成されない。したがって、ドレイン電極１３に正の電圧を加えたとしても、ｎ+型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００４３】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１３に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。例えば、ｐ型ベース領域３の不純物濃度をｎ-型ドリフト層２の不純物濃度の１０倍とした場合、ｐ型ベース領域３側に約０．７μｍ伸び、ｎ-型ドリフト層２側に約７．０μｍ伸びるが、ｐ型ベース領域３の厚みを２．０μｍと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１３との間に電流が流れない。
【００４４】
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。特に、ｐ型ディープ層１０の高濃度領域１０ａの不純物濃度をｐ型ベース領域３よりも高濃度とすれば、よりｎ-型ドリフト層２側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。
【００４５】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１３との間に電流を流すことができる。
【００４６】
さらに、本実施形態では、ｐ型ディープ層１０の低濃度領域１０ｂの不純物濃度を薄くしているため、オン時にゲート電極９にゲート電圧を印加すると、低濃度領域１０ｂのうちトレンチ６の側面および底部に位置する部分に反転層が形成される。このため、チャネルを通じて流れる電流がｎ-型ドリフト層２のうちｐ型ディープ層１０の間に位置する部分だけでなく、低濃度領域１０ｂに形成された反転層を通じても流れるようにできる。したがって、図３中に破線で示したように、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域が狭くなり、ＪＦＥＴ抵抗を低減することができるため、オン抵抗の低減を図ることが可能となる。
【００４７】
次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について説明する。図４〜図５は、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した断面図である。図４および図５中、左側に図１中のＢ−Ｂ線においてｘｚ平面と平行に切断した断面図（図２（ｂ）と対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２（ｄ）と対応する場所）を示してある。以下、これらの図を参照して説明する。
【００４８】
〔図４（ａ）に示す工程〕
まず、リン等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度のｎ+型基板１を用意する。このｎ+型基板１の表面にリン等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。
【００４９】
〔図４（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、ｐ型ディープ層１０を形成する。このとき、マスク２０を用いて、ボロンもしくはアルミニウム濃度とイオン注入エネルギーを変え、例えばボロンもしくはアルミニウム濃度が１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3の高濃度領域１０ａと、例えば１×１０15／ｃｍ3〜１×１０17／ｃｍ3の低濃度領域１０ｂを形成する。その後、マスク２０を除去する。
【００５０】
〔図４（ｃ）に示す工程〕
ｎ-型ドリフト層２の表面に、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０15〜５．０×１０16／ｃｍ3、厚さ２．０μｍ程度となるｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。
【００５１】
〔図５（ａ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。
【００５２】
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
【００５３】
そして、注入されたイオンを活性化することで、リン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
【００５４】
〔図５（ｂ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成する。この後、エッチングマスクを除去する。
【００５５】
〔図５（ｃ）に示す工程〕
ゲート酸化膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート酸化膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート酸化膜８を形成する。続いて、ゲート酸化膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート酸化膜８およびゲート電極９を残す。
【００５６】
この後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１３を形成する。これにより、図１に示したＭＯＳＦＥＴが完成する。
【００５７】
以上説明した製造方法によれば、ｐ型ディープ層１０の高濃度領域１０ａおよび低濃度領域１０ｂを同じマスク２０を用いて形成することができるため、マスク共用を図ることが可能となり、ＳｉＣ半導体装置の製造工程の簡略化を図ることができる。
【００５８】
以上説明したように、本実施形態では、ｐ型ディープ層１０の低濃度領域１０ｂの不純物濃度を薄くし、オン時にゲート電極９にゲート電圧を印加すると、低濃度領域１０ｂのうちトレンチ６の側面および底部に位置する部分に反転層が形成されるようにしている。このため、チャネルを通じて流れる電流がｎ-型ドリフト層２のうちｐ型ディープ層１０の間に位置する部分だけでなく、低濃度領域１０ｂに形成された反転層を通じても流れるようにできる。したがって、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【００５９】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００６０】
図６は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図７（ａ）は図６のＥ−Ｅ線においてｘｚ平面と平行に切断したときの断面図、図７（ｂ）は、図６中のＦ−Ｆ線においてｙｚ平面と平行に切断したときの断面図である。
【００６１】
図６および図７（ａ）、（ｂ）に示すように、本実施形態では、ｐ型ディープ層１０における低濃度領域１０ｂの深さを第１実施形態よりも浅くし、トレンチ６の底部が高濃度領域１０ａに接触する構造としている。このような構造の場合、ゲート電極９に対してゲート電圧を印加したときに、ｐ型ディープ層１０のうち反転する部分がトレンチ６の側面に位置している低濃度領域１０ｂのみになり、トレンチ６の底部には反転層が形成されなくなる。しかしながら、少なくともトレンチ６の側面に位置する低濃度領域１０ｂに形成される反転層を通じて電流が流れるようにできる。このため、第１実施形態と比較すれば効果は少なくなるものの、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【００６２】
また、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ｂ）に示したｐ型ディープ層１０の形成の際のイオン注入条件を第１実施形態に対して変更し、よりトレンチ６の底部に接する位置まで高濃度領域１０ａとなるようにすれば良い。
【００６３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００６４】
図８は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図９（ａ）は図８のＧ−Ｇ線においてｘｚ平面と平行に切断したときの断面図、図９（ｂ）は、図８中のＨ−Ｈ線においてｙｚ平面と平行に切断したときの断面図である。
【００６５】
図８および図９（ａ）、（ｂ）に示すように、本実施形態では、ｐ型ディープ層１０の下層部および上層部を低濃度領域１０ｂとし、中層部を高濃度領域１０ａとしている。このような構造の場合、ゲート電極９に対してゲート電圧を印加したときに、ｐ型ディープ層１０のうち反転する部分がトレンチ６の側面に位置している低濃度領域１０ｂのみになり、トレンチ６の底部には反転層が形成されなくなる。しかしながら、少なくともトレンチ６の側面に位置する低濃度領域１０ｂに形成される反転層を通じて電流が流れるようにできる。このため、第１実施形態と比較すれば効果は少なくなるものの、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。
【００６６】
なお、本実施形態の構造の場合、ｐ型ディープ層１０の下層部が低濃度領域１０ｂとなるが、トレンチ６の底部に高濃度領域１０ａが形成されていれば、高濃度領域１０ａによりトレンチ６の底部に位置するゲート酸化膜８内での電界集中を緩和することができ、耐圧が得られる。
【００６７】
また、本実施形態の構造のＳｉＣ半導体装置の製造方法についても、基本的には第１実施形態と同様であり、図４（ｂ）に示したｐ型ディープ層１０の形成の際のイオン注入濃度を深さ方向において変化させ、下層部および上層部が低濃度領域１０ｂとなり、中層部が高濃度領域１０ａとなるようにすれば良い。
【００６８】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００６９】
図１０は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１１（ａ）は図１０のＩ−Ｉ線においてｘｚ平面と平行に切断したときの断面図、図１１（ｂ）は、図１０中のＪ−Ｊ線においてｙｚ平面と平行に切断したときの断面図である。
【００７０】
図１０および図１１（ａ）、（ｂ）に示すように、本実施形態では、ｐ型ディープ層１０の深さ方向において不純物濃度勾配を持たせ、ｐ型ディープ層１０の深さが浅くなるに連れて徐々に不純物濃度が薄くなる構造としている。このような構造としても、ゲート電極９に対してゲート電圧を印加したときに、ｐ型ディープ層１０のトレンチ６の側面や底部に位置する部分に反転層が形成される。このため、第１実施形態と同様に、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を低減することができ、オン抵抗の低減を図ることが可能となる。なお、本実施形態でも、ｐ型ディープ層１０の不純物濃度勾配によっては、ゲート電極９に対してゲート電圧を印加したときにｐ型ディープ層１０のうちトレンチ６の側面に位置する部分にしか反転層が形成されないこともあるが、この場合でも、第２実施形態で説明したように、第１実施形態と比較して効果は少なくなるものの、第１実施形態と同様の効果を得ることができる。
【００７１】
なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ｂ）に示したｐ型ディープ層１０の形成の際のイオン注入濃度を第１実施形態に対して変更し、イオン注入時における不純物のドーズ量を深さが浅くなるに連れて徐々に低下させるようにすれば良い。
【００７２】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００７３】
図１２は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１３（ａ）は図１２のＫ−Ｋ線においてｘｚ平面と平行に切断したときの断面図、図１３（ｂ）は、図１２中のＬ−Ｌ線においてｙｚ平面と平行に切断したときの断面図である。
【００７４】
図１２および図１３（ａ）、（ｂ）に示すように、本実施形態では、ｐ型ディープ層１０の幅をｐ型ディープ層１０の深さ方向において変え、ｐ型ディープ層１０の下層部に位置する高濃度領域１０ａについては耐圧を考慮した幅とし、上層部に位置する低濃度領域１０ｂについては高濃度領域１０ａよりも幅を狭くしている。このような構成とすれば、第１実施形態と比較して、低濃度領域１０ｂの幅を狭くした分だけｎ-型ドリフト層２の幅を広くできるため、ゲート電極９にゲート電圧を印加したときに反転層とならない領域でも、電流経路を広げることが可能となる。したがって、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。
【００７５】
なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、図４（ｂ）に示したｐ型ディープ層１０の形成の際に、異なる開口幅でマスク２０を２回形成してイオン注入を行っている。例えば、まず低濃度領域１０ｂの形成予定領域が開口するマスク２０を形成してｐ型不純物をイオン注入することで低濃度領域１０ｂを形成したのち、マスク２０を除去し、今度は高濃度領域１０ａの形成予定領域が開口するマスク２０を形成してｐ型不純物をイオン注入することで高濃度領域１０ａを形成する。このとき、高濃度領域１０ａと低濃度領域１０ｂを形成するときのｐ型不純物のドーズ量を変え、高濃度領域１０ａよりも低濃度領域１０ｂの方がｐ型不純物濃度が低くなるようにすれば良い。
【００７６】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００７７】
図１４は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１５（ａ）は図１４のＭ−Ｍ線においてｘｚ平面と平行に切断したときの断面図、図１５（ｂ）は、図１４中のＮ−Ｎ線においてｙｚ平面と平行に切断したときの断面図である。
【００７８】
図１４および図１５（ａ）、（ｂ）に示すように、本実施形態でも、第５実施形態と同様、ｐ型ディープ層１０の幅をｐ型ディープ層１０の深さ方向において変えて、ｐ型ディープ層１０の下層部に位置する高濃度領域１０ａの底部の幅については耐圧を考慮した幅とし、そこからｐ型ベース層１０の深さが浅くなるに連れて徐々に幅を縮小している。このような構成としても、第１実施形態と比較して、低濃度領域１０ｂの幅を狭くした分だけｎ-型ドリフト層２の幅を広くできるため、ゲート電極９にゲート電圧を印加したときに反転層とならない領域でも、電流経路を広げることが可能となる。したがって、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。
【００７９】
なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ｂ）に示したｐ型ディープ層１０の形成の際に、マスク２０を用いて、斜めイオン注入によりｐ型不純物を注入し、ｐ型ディープ層１０が斜め方向に注入されるようにすれば良い。
【００８０】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してｐ型ディープ層１０の構造を変更したものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００８１】
図１６は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図１７（ａ）は図１６のＯ−Ｏ線においてｘｚ平面と平行に切断したときの断面図、図１７（ｂ）は、図１６中のＰ−Ｐ線においてｙｚ平面と平行に切断したときの断面図である。
【００８２】
図１６および図１７（ａ）、（ｂ）に示すように、本実施形態では、ｐ型ディープ層１０を高濃度領域１０ａと低濃度領域１０ｂを有する２層構造とし、かつ、低濃度領域１０ｂをトレンチ６の側面の少なくとも一部には形成せず、トレンチ６の側面に第１導電型層としてのｎ-型ドリフト層２を残した構造としている。
【００８３】
このような構成とすれば、オン時に、トレンチ６の側面についてはｎ-型ドリフト層２を通じて電流が流れることができ、トレンチ６の側面の一部や底部については反転層が形成されることで電流が流れるようにできる。したがって、第１実施形態と同様、隣り合うｐ型ディープ層１０の間に構成されるＪＦＥＴ領域でのＪＦＥＴ抵抗を更に低減することができ、よりオン抵抗の低減を図ることが可能となる。
【００８４】
なお、ここでは第１実施形態に対してトレンチ６の側面にｎ-型ドリフト層２を残し、トレンチ６の側面ではｎ-型ドリフト層２よりも下方にｐ型ディープ層１０が形成された構造とする場合について説明したが、第２〜第６実施形態についても同様の構造を適用することができる。
【００８５】
続いて、本実施形態の構造のＳｉＣ半導体装置の製造方法について説明する。図１８および図１９は、本実施形態のＳｉＣ半導体装置の製造工程を示した断面図である。図１８および図１９中、左側に図１６中のＯ−Ｏ線においてｘｚ平面と平行に切断した断面図（図１７（ａ）と対応する場所）を示してあり、右側に図１６中のＰ−Ｐ線においてｙｚ平面と平行に切断した断面図（図１７（ｂ）と対応する場所）を示してある。本実施形態のＳｉＣ半導体装置の製造方法も、基本的には第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８６】
まず、図４（ａ）と同様の工程を行ってｎ+型基板１の表面にｎ-型ドリフト層２をエピタキシャル成長させる。その後、図１８（ａ）に工程において、ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層１０の形成予定領域のうち低濃度領域１０ｂの上層部分を開口させる。このとき、後工程でトレンチ６が形成される領域およびその周囲についてはマスク２０が残されるようにしている。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入を行うことで、低濃度領域１０ｂの上層部分を形成する。続いて、図１８（ｂ）に示すように、マスク２０を再びフォトリソグラフィ工程によりパターニングし、マスク２０のうちｐ型ディープ層１０の形成予定領域を全域開口させる。つまり、後工程でトレンチ６が形成される領域およびその周囲と対応する場所についても、マスク２０を除去する。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）のイオン注入および活性化を行うことで、低濃度領域１０ｂの残りの部分および高濃度領域１０ａを形成する。この後は、図１８（ｃ）および図１９（ａ）〜（ｃ）に示す工程において、第１実施形態で説明した図４（ｃ）および図５（ａ）〜（ｃ）に示す工程と同様の工程を行うことで、本実施形態のＳｉＣ半導体装置を製造することができる。
【００８７】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態のＳｉＣ半導体装置も、第１実施形態に対してよりオン抵抗を低減できる構造としたものであり、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００８８】
図２０は、本実施形態にかかるＳｉＣ半導体装置の斜視断面図である。また、図２１（ａ）は図２０のＱ−Ｑ線においてｘｚ平面と平行に切断したときの断面図、図２１（ｂ）は、図２０中のＲ−Ｒ線においてｙｚ平面と平行に切断したときの断面図である。
【００８９】
図２０および図２１（ａ）、（ｂ）に示すように、本実施形態では、ｎ-型ドリフト層２のうちの表面側、つまりｎ+型基板１とは反対側においてｎ型不純物濃度を高濃度とすることで電流拡散層２ａを構成している。電流拡散層２ａは、オン時に電流の流れる範囲を広げるために設けたものであり、電流拡散層２ａの不純物濃度は、例えば５．０×１０16〜１．５×１０17／ｃｍ3で厚さ０．３〜０．７μｍとされている。
【００９０】
具体的には、オン時にゲート電極９にゲート電圧が印加されると、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成され、ソース電極１１から注入された電子がｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２の電流拡散層２ａに到達する。これにより、低抵抗な電流拡散層２ａ内においてより電流の流れる範囲が広がり、トレンチゲート構造から離れた位置まで電流が流れるようになり、さらにオン抵抗を低減できる。
【００９１】
このように、ｐ型ディープ層１０を高濃度領域１０ａと低濃度領域１０ｂにて構成する場合において、電流拡散層２ａを備えた構造とすることもできる。これにより、よりオン抵抗の低減を図ることが可能となる。
【００９２】
なお、本実施形態の構造のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であり、図４（ａ）に示したｎ-型ドリフト層２の形成工程の最終段階で、成長時にドーピングされる不純物濃度を高くすることで電流拡散層２ａを形成すれば良い。
【００９３】
また、ここでは、第１実施形態の構造のＳｉＣ半導体装置に対して電流拡散層２ａを備える場合について説明したが、第２〜第７実施形態の構造のＳｉＣ半導体装置に対して電流拡散層２ａを備えることもできる。この場合にも、ｎ-型ドリフト層２の形成工程の最終段階で、成長時にドーピングされる不純物濃度を高くすることで電流拡散層２ａを形成すれば良い。
【００９４】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態では、第１実施形態の構造のＳｉＣ半導体装置を第１実施形態とは異なる製造方法によって製造する場合について説明する。
【００９５】
図２２および図２３は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。図２２および図２３中、左側に図１中のＢ−Ｂ線においてｘｚ平面と平行に切断した断面図（図２（ｂ）と対応する場所）を示してあり、右側に図１中のＤ−Ｄ線においてｙｚ平面と平行に切断した断面図（図２（ｄ）と対応する場所）を示してある。これらの図を参照して、本実施形態のＳｉＣ半導体装置の製造方法について説明する。
【００９６】
まず、図２２（ａ）に示す工程では、ｎ+型基板１の表面にｎ-型ドリフト層２をエピタキシャル成長させたのち、さらにｎ-型ドリフト層２の表面にｐ型ディープ層１０、具体的には高濃度領域１０ａおよび低濃度領域１０ｂを順にエピタキシャル成長させる。続いて、図２２（ｂ）に示す工程では、マスク２１を配置し、ｎ型不純物（例えば窒素）をイオン注入することにより、ｐ型ディープ層１０を部分的にｎ型ＳｉＣに反転させ、ｎ-型ドリフト層２のうち隣り合うｐ型ディープ層１０の間に挟まれる領域を形成する。この後は、図２２（ｃ）および図２３（ａ）〜（ｃ）に示す工程において、第１実施形態で説明した図４（ｃ）および図５（ａ）〜（ｃ）に示す工程と同様の工程を行うことで、第１実施形態と同様の構造のＳｉＣ半導体装置を製造することができる。
【００９７】
このように、ｐ型ディープ層１０を形成した後でｎ-型ドリフト層２のうちの隣り合うｐ型ディープ層１０の間に挟まれる領域を形成することもできる。そして、このような製造方法によれば、ｐ型ディープ層１０をイオン注入ではなくエピタキシャル成長によって形成できることから、より高濃度領域１０ａを高濃度にしたり、ｎ-型ドリフト層２のうちの隣り合うｐ型ディープ層１０の間に挟まれる領域をよりｐ型ディープ層１０よりも下方に位置する領域よりも高濃度にしたりすることができる。
【００９８】
なお、ここでは第１実施形態の構造のＳｉＣ半導体装置に対してｐ型ディープ層１０を形成した後でｎ-型ドリフト層２のうちの隣り合うｐ型ディープ層１０の間に挟まれる領域を形成する場合について説明したが、第２〜第８実施形態の構造のＳｉＣ半導体装置に対しても同様の製法を採用することができる。ただし、第５実施形態のように、ｐ型ディープ層１０の幅を高濃度領域１０ａと低濃度領域１０ｂとで変える場合には、ｎ-型ドリフト層２を形成する際のマスクについても開口幅を変えたマスクとする必要がある。また、第６実施形態のように、ｐ型ディープ層１０を深さが浅くなるに連れて徐々に幅を縮小する構造とする場合には、ｎ-型ドリフト層２を形成する際のマスクの開口部を例えば等方性エッチングなどによって形成することでテーパ形状にする。また、第７実施形態のように、ｎ-型ドリフト層２の一部をトレンチ６の側面にも残すようにする構造では、この部分にｎ型不純物のイオン注入を行えば良い。
【００９９】
（第１０実施形態）
本発明の第１０実施形態について説明する。本実施形態でも、第８実施形態の構造のＳｉＣ半導体装置を第８実施形態とは異なる製造方法によって製造する場合について説明する。
【０１００】
図２４および図２５は、本実施形態にかかるＳｉＣ半導体装置の製造工程を示した断面図である。図２４および図２５中、左側に図２０中のＱ−Ｑ線においてｘｚ平面と平行に切断した断面図（図２１（ａ）と対応する場所）を示してあり、右側に図２０中のＲ−Ｒ線においてｙｚ平面と平行に切断した断面図（図２１（ｂ）と対応する場所）を示してある。これらの図を参照して、本実施形態のＳｉＣ半導体装置の製造方法について説明する。
【０１０１】
まず、図２４（ａ）に示す工程では、ｎ+型基板１の表面にｎ-型ドリフト層２をエピタキシャル成長させたのち、さらにｎ-型ドリフト層２の表面にｐ型ディープ層１０のうちの高濃度領域１０ａをｐ型ディープ層１０全体の膜厚分エピタキシャル成長させる。続いて、図２４（ｂ）に示す工程では、ｎ型不純物（例えば窒素）をイオン注入することにより、ｐ型ディープ層１０の上層部のキャリア濃度を低下させることで低濃度領域１０ｂを形成する。さらに、マスク２１を配置し、ｎ型不純物（例えば窒素）をイオン注入することにより、ｐ型ディープ層１０を部分的にｎ型ＳｉＣに反転させ、ｎ-型ドリフト層２のうち隣り合うｐ型ディープ層１０の間に挟まれる領域を形成すると共に、電流拡散層２ａを形成する。このとき、高濃度領域１０ａをｎ型に反転させる程度のイオン注入が為されるため、電流拡散層２ａは、ｎ-型ドリフト層２よりもｎ型不純物濃度が高濃度となる。
【０１０２】
この後は、図２４（ｃ）および図２５（ａ）〜（ｃ）に示す工程において、第１実施形態で説明した図４（ｃ）および図５（ａ）〜（ｃ）に示す工程と同様の工程を行うことで、第８実施形態と同様の構造のＳｉＣ半導体装置を製造することができる。
【０１０３】
このように、ｐ型ディープ層１０を形成した後でｎ-型ドリフト層２のうちの隣り合うｐ型ディープ層１０の間に挟まれる領域や電流拡散層２ａを形成することもできる。そして、このような製造方法によれば、ｐ型ディープ層１０をイオン注入ではなくエピタキシャル成長によって形成できることから、より高濃度領域１０ａを高濃度にしたり、ｎ-型ドリフト層２のうちの隣り合うｐ型ディープ層１０の間に挟まれる領域がｐ型ディープ層１０よりも下方に位置する領域よりも高濃度にしたりすることができる。また、電流拡散層２ａの濃度が濃くなるように自動的に濃度勾配を形成することが可能となる。
【０１０４】
（他の実施形態）
（１）上記第１、第２実施形態では、ｐ型ディープ層１０をｘ方向に延設した場合について説明したが、各ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する形状にしたり、Ｘ方向において複数に分割した形状としても良い。ｐ型ディープ層１０をトレンチ６の長手方向に対して斜め方向に交差する構造とする場合、等電位分布の偏りなどを抑制するために、トレンチ６の長手方向に対する垂直方向に伸びる線を対称線として、ｐ型ディープ層１０を線対称のレイアウトにするのが好ましい。
【０１０５】
（２）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
【０１０６】
（３）上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。
【符号の説明】
【０１０７】
１            ｎ+型基板
２            ｎ-型ドリフト層
３            ｐ型ベース領域
４            ｎ+型ソース領域
５            ｐ+型コンタクト層
６            トレンチ
８            ゲート酸化膜
９            ゲート電極
１０          ｐ型ディープ層
１０ａ        高濃度領域
１０ｂ        低濃度領域
１１          ソース電極
１２          層間絶縁膜
１３          ドレイン電極
２０、２１    マスク
【図１】
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【図２（ａ）】
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【図２（ｂ）】
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【図２（ｃ）】
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【図２（ｄ）】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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