(57)【特許請求の範囲】
【請求項１】
第1のバスを有する第1のダイと、
前記第1のダイ上に積み重ねられた第2のバスを有する第2のダイと、
前記第1のバスを前記第2のバスに接続する複数のシリコン貫通ビアと、
前記複数のシリコン貫通ビアのそれぞれの動作状態を出力するとともに、前記複数のシリコン貫通ビアのうちの識別されたものにデータを送るように構成された第1の制御論理回路と
を備え、
前記複数のシリコン貫通ビアのうちの識別されたものは、前記複数のシリコン貫通ビアのうちの識別されたものに割り当てられるアドレスによって識別される装置。
【請求項２】
第1のバスを有する第1のダイと、
前記第1のダイ上に積み重ねられた第2のバスを有する第2のダイと、
前記第1のバスを前記第2のバスに接続する複数のシリコン貫通ビアと、
前記複数のシリコン貫通ビアのそれぞれの動作状態を出力するとともに、前記複数のシリコン貫通ビアのうちの識別されたものにデータを送るように構成された第1の制御論理回路と
を備え、
前記複数のシリコン貫通ビアのうちの前記識別されたもののそれぞれは、前記複数のシリコン貫通ビアのそれぞれの動作状態に基づいて、第2の制御論理回路によって割り当てられたアドレスによって識別される装置。
【請求項３】
前記複数のシリコン貫通ビアのサブセットを識別する前記第1の制御論理回路に情報を供給するための第2の制御論理回路をさらに含む、請求項1または2に記載の装置。
【請求項４】
機能していない前記複数のシリコン貫通ビアの第1の組を決定するための第2の制御論理回路を含み、
前記複数のシリコン貫通ビアの前記第1の組を識別するか、または機能しているシリコン貫通ビアの第2の組を識別する前記第1の制御論理回路に情報を送るように前記第2の制御論理回路が構成される、請求項1または2に記載の装置。
【請求項５】
前記第1の制御論理回路が、機能しているシリコン貫通ビアにのみデータを送るように構成される、請求項4に記載の装置。
【請求項６】
前記第1のバスと前記複数のシリコン貫通ビアとの間に接続された複数のマルチプレクサを含む、請求項4に記載の装置。
【請求項７】
前記第2のバスと前記複数のシリコン貫通ビアとの間に接続された複数のデマルチプレクサを含む、請求項6に記載の装置。
【請求項８】
前記第2の制御論理回路は、回路に接続されたすべてのシリコン貫通ビアが機能しているとき第1の出力を、前記回路に接続された少なくとも1つのシリコン貫通ビアが不完全であるとき前記第1の出力と異なる第2の出力を生成するように構成された前記回路を含む、請求項4に記載の装置。
【請求項９】
前記第2の制御論理回路が前記複数のシリコン貫通ビアに接続された複数の回路要素を含み、前記複数のシリコン貫通ビアのうちの所与のものに関連する所与の回路要素が、前記所与の回路要素に接続された前記シリコン貫通ビアが機能しているとき第1の出力を、前記所与の回路要素に接続された前記シリコン貫通ビアが機能していないとき前記第1の出力と異なる第2の出力を生成するように構成される、請求項4に記載の装置。
【請求項１０】
少なくとも1つのメモリ要素に集積される、請求項4に記載の装置。
【請求項１１】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、またはコンピュータからなる群から選択され、前記装置が集積されるデバイスをさらに含む、請求項4に記載の装置。
【請求項１２】
第1のバスを有する第1のダイと、
前記第1のダイ上に積み重ねられた第2のバスを有する第2のダイと、
前記第1のバスを前記第2のバスに接続する複数のシリコン貫通ビアと、
前記複数のシリコン貫通ビアのそれぞれの動作状態を出力するとともに、前記複数のシリコン貫通ビアのうちの識別されたものにデータを送るための第1の手段と
を備え、
前記複数のシリコン貫通ビアのうちの識別されたものは、前記複数のシリコン貫通ビアのうちの識別されたものに割り当てられるアドレスによって識別される装置。
【請求項１３】
前記複数のシリコン貫通ビアのサブセットを識別するための前記第1の手段に情報を供給するための第2の手段をさらに含む、請求項12に記載の装置。
【請求項１４】
機能していない前記複数のシリコン貫通ビアの第1の組を決定するための第2の手段を含み、
前記複数のシリコン貫通ビアの前記第1の組を識別するか、または機能しているシリコン貫通ビアの第2の組を識別するための前記第1の手段に情報を送るように前記第2の手段が構成される、請求項12に記載の装置。
【請求項１５】
前記第1の手段が、機能しているシリコン貫通ビアにのみデータを送るように構成される、請求項14に記載の装置。
【請求項１６】
前記第1のバスと前記複数のシリコン貫通ビアとの間に接続されたマルチプレクサ手段を含む、請求項14に記載の装置。
【請求項１７】
前記第2のバスと前記複数のシリコン貫通ビアとの間に接続されたデマルチプレクサ手段を含む、請求項16に記載の装置。
【請求項１８】
前記第2の手段が、回路手段に接続されたすべてのシリコン貫通ビアが機能しているとき第1の出力を生成するように構成される前記回路手段を含む、請求項14に記載の装置。
【請求項１９】
前記第2の手段が前記複数のシリコン貫通ビアに接続された複数の回路手段を含み、前記複数のシリコン貫通ビアのうちの所与のものに関連する所与の回路手段が、前記所与の回路手段に接続された前記シリコン貫通ビアが機能しているとき第1の出力を、前記所与の回路手段に接続された前記シリコン貫通ビアが機能していないとき前記第1の出力と異なる第2の出力を生成するように構成される、請求項14に記載の装置。
【請求項２０】
少なくとも1つのメモリ要素に集積される、請求項14に記載の装置。
【請求項２１】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、またはコンピュータからなる群から選択され、前記装置が集積されるデバイスをさらに含む、請求項14に記載の装置。
【請求項２２】
第1のバスを有する第1のダイを準備するステップと、
第2のバスを有する第2のダイを準備するステップと、
前記第1のバスと前記第2のバスとを接続するように複数のシリコン貫通ビアを形成するステップと、
前記複数のシリコン貫通ビアのそれぞれの動作状態を出力するステップと、
前記複数のシリコン貫通ビアの前記それぞれの動作状態に基づいて、前記複数のシリコン貫通ビアのうちの特定のものに信号をアドレス指定するステップと、
前記信号のアドレスで識別されたシリコン貫通ビアを使用して、前記第1のバスから前記第2のバスにアドレス指定された信号を送出するステップと
を含む方法。
【請求項２３】
信号をアドレス指定するのに利用可能な1組のシリコン貫通ビアアドレスを制御するステップをさらに含む、請求項22に記載の方法。
【請求項２４】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するステップと、
機能しているシリコン貫通ビアのみを使用して前記第1のバスから前記第2のバスにデータを送るステップと
をさらに含む、請求項22に記載の方法。
【請求項２５】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するステップが、各シリコン貫通ビアに入力を供給するステップと、前記入力が予想される出力を生成するかどうかを決定するステップとを含む、請求項24に記載の方法。
【請求項２６】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するステップが、前記複数のシリコン貫通ビアに第1の入力信号を供給するステップと、所与の時間に前記複数のシリコン貫通ビアの出力を決定するステップとを含む、請求項24に記載の方法。
【請求項２７】
前記第1のバスから前記第2のバスにデータを送るステップが、前記複数のシリコン貫通ビアのうちの指定されたものを介して前記第1のバスから前記第2のバスにデータを送るステップを含む、請求項24に記載の方法。
【請求項２８】
前記シリコン貫通ビアにアドレスを与えるステップと、機能していないと決定された前記シリコン貫通ビアの1組のアドレスを供給するステップとを含み、機能しているシリコン貫通ビアのみを使用して前記第1のバスから前記第2のバスにデータを送るステップが、前記組に含まれないアドレスを有するシリコン貫通ビアにデータを送るステップを含む、請求項27に記載の方法。
【請求項２９】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するステップが、前記複数のシリコン貫通ビア（TSV）を組み入れたデバイスが電源投入されるとき前記複数のTSVを試験するステップを含む、請求項24に記載の方法。
【請求項３０】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するステップが、前記シリコン貫通ビア（TSV）を組み入れたデバイスによって誤りが検出されるとき前記複数のTSVを試験するステップを含む、請求項24に記載の方法。
【請求項３１】
第1のバスを有する第1のダイを準備するための少なくとも1つの命令と、
第2のバスを有する第2のダイを準備するための少なくとも1つの命令と、
前記第1のバスと前記第2のバスとを接続するように複数のシリコン貫通ビアを形成するための少なくとも1つの命令と、
前記複数のシリコン貫通ビアのそれぞれの動作状態を出力するための少なくとも1つの命令と、
前記複数のシリコン貫通ビアの前記それぞれの動作状態に基づいて、前記複数のシリコン貫通ビアのうちの特定のものに信号をアドレス指定するための少なくとも1つの命令と、
前記信号のアドレスで識別されたシリコン貫通ビアを使用して、前記第1のバスから前記第2のバスにアドレス指定された信号を送出するための少なくとも1つの命令と
を実行するためのプログラムを記録した非一時的コンピュータ可読媒体。
【請求項３２】
信号をアドレス指定するのに利用可能な1組のシリコン貫通ビアアドレスを制御するための少なくとも1つの命令を実行するためのプログラムをさらに記録した、請求項31に記載の非一時的コンピュータ可読媒体。
【請求項３３】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するための少なくとも1つの命令と、
機能しているシリコン貫通ビアのみを使用して前記第1のバスから前記第2のバスにデータを送るための少なくとも1つの命令と
を実行するためのプログラムをさらに記録した、請求項31に記載の非一時的コンピュータ可読媒体。
【請求項３４】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するための少なくとも1つの命令が、
各シリコン貫通ビアに入力を供給し、前記入力が予想される出力を生成するかどうかを決定するための少なくとも1つの命令
を含む、請求項33に記載の非一時的コンピュータ可読媒体。
【請求項３５】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するための少なくとも1つの命令が、
前記複数のシリコン貫通ビアに第1の入力信号を供給するための少なくとも1つの命令と、
所与の時間に前記複数のシリコン貫通ビアの出力を決定するための少なくとも1つの命令と
を含む、請求項33に記載の非一時的コンピュータ可読媒体。
【請求項３６】
前記第1のバスから前記第2のバスにデータを送るための少なくとも1つの命令が、
前記複数のシリコン貫通ビアのうちの指定されたものを介して前記第1のバスから前記第2のバスにデータを送るための少なくとも1つの命令
を含む、請求項33に記載の非一時的コンピュータ可読媒体。
【請求項３７】
前記シリコン貫通ビアにアドレスを与えるための少なくとも1つの命令と、機能していないと決定された前記シリコン貫通ビアの1組のアドレスを供給するための少なくとも1つの命令を実行するためのプログラムを記録し、機能しているシリコン貫通ビアのみを使用して前記第1のバスから前記第2のバスにデータを送るための少なくとも1つの命令が、前記組に含まれないアドレスを有するシリコン貫通ビアにデータを送るための少なくとも1つの命令を含む、請求項36に記載の非一時的コンピュータ可読媒体。
【請求項３８】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するための少なくとも1つの命令が、
前記複数のシリコン貫通ビア（TSV）を組み入れたデバイスが電源投入されるとき前記複数のTSVを試験するための少なくとも1つの命令
を含む、請求項33に記載の非一時的コンピュータ可読媒体。
【請求項３９】
前記複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するための少なくとも1つの命令が、
前記シリコン貫通ビア（TSV）を組み入れたデバイスによって誤りが検出されるとき前記複数のTSVを試験するための少なくとも1つの命令
を含む、請求項33に記載の非一時的コンピュータ可読媒体。
【請求項４０】
前記複数のシリコン貫通ビアにアドレスを割り当てるための第2の制御論理回路を含む、請求項1または2に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施形態は第1の積み重ねダイと第2の積み重ねダイとの間に冗長シリコン貫通ビア(TSV)を設けるための方法および装置に関し、より具体的には、機能していると決定されたTSVなど、複数のTSVのうちの指定されたものを通して信号を送るための方法および装置に関する。
【背景技術】
【０００２】
ダイ積み重ねは、単一の半導体パッケージ内で1つまたは複数のチップを別のチップに取り付けることを含む。このプロセスは、所与のサイズのパッケージ内に収容することができる回路の量を増加させることができ、したがって、チップがプリント回路基板上に占める実装面積を低減する。ダイ積み重ねは、さらに、多数のダイをプリント回路基板に単一操作で取り付けることができるのでプリント回路基板のアセンブリを簡単化することができる。積み重ねダイの各々の上の要素間の相互接続は、平坦な表面上でダイ要素を接続するのに必要とされる相互接続よりも短くすることができるので、ダイ積み重ねは、さらに、ダイが使用されるデバイスの電気的性能を改善する可能性がある。これは、より速い信号伝搬をもたらすことができ、さらに、クロストークを低減することができる。
【０００３】
第1のダイ上の回路要素と、第1のダイ上に積み重ねられたダイ上の回路要素との間に、シリコン貫通ビア(TSV)を使用して、接続を形成することができる。名称が示唆するように、TSVはシリコンの層を通して形成された導電性ビアであり、ビアの両側の要素間の電気接続を行う。TSVを使用する従来のダイ積み重ね構成が図1に示される。第1のダイ100は、従来の回路層が形成される基板102と、上部金属層104とを含む。シリコン貫通ビア106が、TSV106の端部を露出させるために基板を薄化することを含むことがある従来のプロセスによって基板102に形成され、再分配層108が従来の回路層の反対側の基板の側に付加される。TSV106への電気接続を行うためにマイクロバンプ110を再分配層上に形成することができる。第1のダイ100上に積み重ねることができる第2のダイ112は、基板114、上部金属層116、およびマイクロバンプ118を含む。電気接続は、第2のダイ112の上下を逆にし、第2のダイ112のマイクロバンプ118を第1のダイ100のマイクロバンプ110に接続することによって第1のダイ100と第2のダイ112との間に形成される。
【０００４】
上述の構成により、積み重ねダイの間に十分な接続を行うことができる。しかし、TSVが不完全であることは珍しくない。欠陥は製造プロセス中に生じることがあり、またはTSVを組み入れたデバイスの使用中に生じることがある。したがって、TSVが動作不能である、または動作不能になるとしても、少なくとも1つの導電性経路が確実に存在するのを支援するように主要TSVと並列に1つまたは複数の冗長TSVを設けることが時には望ましい。図2は、例えば、従来どおりに第1の冗長TSV122および第2の冗長TSV124が側面に配置された主要TSV120を示す。これらのTSVの少なくとも一方が機能している限り、接続は維持されることになる。しかし、使用されるTSVごとに1つまたは2つの冗長TSVを設けると、接続に必要とされる空間の量が増大し、かつダイの複雑性が増大することがある。したがって、所要のダイ相互接続ごとに2つまたは3つの冗長TSVを必要としない、TSVを使用する積み重ねダイ間の接続を行うことが望ましいであろう。
【発明の概要】
【課題を解決するための手段】
【０００５】
典型的な実施形態は、複数のシリコン貫通ビアを通る信号移送を制御するためのシステムおよび方法に関する。第1の態様は、第1のバスを有する第1のダイと、第2のバスを有し、第1のダイ上に積み重ねられた第2のダイとを含む装置を含む。複数のシリコン貫通ビアは第1のバスを第2のバスに接続し、制御論理回路はシリコン貫通ビアのうちの識別されたものにデータを送るために設けられる。
【０００６】
別の態様は、第1のバスを有する第1のダイと、第2のバスを有し、第1のダイ上に積み重ねられた第2のダイとを含む装置を含む。複数のシリコン貫通ビアは第1のバスを第2のバスに接続し、制御論理回路はシリコン貫通ビアのうちの識別されたものにデータを送るために設けられる。さらに、この装置は、シリコン貫通ビアのうちのいくつかが機能していないことを決定するための第2の制御論理回路を含む。この第2の制御論理回路は、機能しているビアまたは機能していないビアを識別する第1の制御論理回路に情報を送るように構成される。
【０００７】
さらなる別の態様は、第1のバスを有する第1のダイと、第2のバスを有し、第1のダイ上に積み重ねられた第2のダイとを含む装置を含む。複数のシリコン貫通ビアは第1のバスを第2のバスに接続し、第1の機構が、シリコン貫通ビアのうちの識別されたものにデータを送るために設けられる。
【０００８】
さらなる態様は、第1のバスを有する第1のダイと、第2のバスを有し、第1のダイ上に積み重ねられた第2のダイとを含む装置を含む。複数のシリコン貫通ビアは第1のバスを第2のバスに接続し、第1の機構が、シリコン貫通ビアのうちの識別されたものにデータを送るために設けられる。この装置は、シリコン貫通ビアの第1の組が機能していないことを決定するための第2の機構をさらに含み、この第2の機構は、機能しているかまたは機能していないシリコン貫通ビアのグループを識別するために第1の機構に情報を送るように構成される。
【０００９】
別の態様は、第1のバスを有する第1のダイと、第2のバスを有する第2のダイとを準備するステップと、第1のバスと第2のバスとを接続するように複数のシリコン貫通ビアを形成するステップとを含む方法を含む。信号がシリコン貫通ビアの特定のものにアドレス指定され、信号のアドレスで識別されたシリコン貫通ビアを使用して、アドレス指定された信号が第1のバスから第2のバスに送出される。
【００１０】
さらなる態様は、第1のバスを有する第1のダイと、第2のバスを有する第2のダイとを準備するステップと、第1のバスと第2のバスとを接続するように複数のシリコン貫通ビアを形成するステップとを含む方法を含む。信号がシリコン貫通ビアの特定のものにアドレス指定され、信号のアドレスで識別されたシリコン貫通ビアを使用して、アドレス指定された信号が第1のバスから第2のバスに送出される。さらに、この方法は、複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するステップと、機能しているシリコン貫通ビアのみを使用して第1のバスから第2のバスにデータを送るステップとを含む。
【００１１】
添付図面は実施形態の説明を支援するために提示され、実施形態の限定ではなく説明のためにのみ提供される。
【図面の簡単な説明】
【００１２】
【図１】シリコン貫通ビア(TSV)によって相互接続された第1および第2の従来の積み重ねダイの概略図である。
【図２】従来の冗長TSVの概略図である。
【図３】第1のダイと第2のダイとを接続する複数のTSVと、第1のダイと第2のダイと間の経路を制御するための制御論理回路との概略図である。
【図４】図3に示されたマルチプレクサのうちの1つの回路図である。
【図５】図3に示されたデマルチプレクサのうちの1つの回路図である。
【図６】TSVのうちのいずれかが不完全であるかどうかを決定するのための論理回路に接続された3つのTSVの出力を示す回路図である。
【図７】図6の論理回路のあり得る出力を示す表である。
【図８】TSVを使用して第1のダイから第2のダイに信号を送る方法を示す流れ図である。
【図９】TSVを使用して第1のダイから第2のダイに信号を送る別の方法を示す流れ図である。
【発明を実施するための形態】
【００１３】
態様は、特定の実施形態に関する以下の説明および関連する図面で開示される。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。さらに、よく知られている要素は、開示される実施形態に関連する細部を不明瞭にしないように詳細に説明されないかまたは省略されるであろう。
【００１４】
「典型的」という語は「例、事例、または実例として役立つ」を意味するように本明細書では使用される。「典型的」として本明細書で説明されるいかなる実施形態も、必ずしも他の実施形態よりも好ましいまたは有利であるとして解釈されるべきではない。同様に、「実施形態」という用語は、すべての実施形態が説明される特徴、利点、または動作モードを含むことを必要としない。
【００１５】
本明細書で使用される術語は特定の実施形態のみを説明するためのものであり、実施形態を限定することを意図していない。本明細書で使用される単数形の「1つの(a)」、「1つの(an)」、および「その(the)」は、文脈が特に明確に示さない限り複数形を含むものである。「備える、含む(comprises)」、「備えている、含んでいる(comprising)」、「含む(includes)」、および/または「含んでいる(including)」は、本明細書で使用されるとき、説明される特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらの群の存在または追加を排除しないことがさらに理解されよう。
【００１６】
さらに、多くの実施形態が、例えば、コンピューティングデバイスの要素によって行われる一連の動作に関して説明される。本明細書で説明される様々な動作は、特定の回路(例えば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、あるいは両方の組合せによって行うことができることが理解されよう。さらに、本明細書で説明されるこれらの一連の動作は、実行に際して関連するプロセッサに本明細書で説明される機能を行わせるコンピュータ命令の対応するセットが内部に記憶されている任意の形態のコンピュータ可読記憶媒体内で完全に具現されると考えることができる。したがって、実施形態の様々な態様はいくつかの異なる形態で具現することができ、それらのすべては特許請求の範囲の主題の範囲内にあることが企図されている。さらに、本明細書で説明される実施形態の各々について、いかなるそのような実施形態の対応する形態も、本明細書において、例えば、説明される動作を行う「ように構成された論理」として説明され得る。
【００１７】
図3を参照すると、第1のダイ300、および第1のダイ300上に積み重ねられた第2のダイ302の構成が示される。第2のダイ302は、以下で説明される第2のダイ302内の回路に電気的に接続される複数の金属接触部304と、第2のダイ302の金属接触部304に電気的に接続される複数のマイクロバンプ306とを含む。第1のダイ300は同様に金属接触部308を含み、各々は、第1のダイ300と第2のダイ302との間の電気接続を形成するために第2のダイ302のマイクロバンプ306に接続するマイクロバンプ310を有する。第1のダイ300の金属接触部308は、次に、各々、第1のダイ300内の回路と電気接続を形成するシリコン貫通ビア(TSV)312に接続される。第1のダイ300は第1の制御回路または制御論理回路316に接続された第1の入力/出力(I/O)バス314を含み、TSV欠陥検査部318が第1の制御論理回路316とさらに連通する。第2のダイ302は、第2のバス320と、第2の制御回路または制御論理回路322とを含む。
【００１８】
第1のダイ300と第2のダイ302との間の相互接続は3つのグループで配置される。第1の相互接続グループ324は、第1のダイ300の第1のノード330と第2のダイ302の第2のノード332との間に並列に接続された第1のTSV326および第2のTSV328を含む。第1のノード330は第1の制御論理回路316に接続され、第2のノード332は第2の制御論理回路322に接続される。第2のTSV328は、従来どおりに第1の制御論理回路316と第2の制御論理回路322との間に冗長連通経路を与える。第2の相互接続グループ334および第3の相互接続グループ336も示されており、以下で説明される。
【００１９】
TSV312の第3の相互接続グループ336は、第1のバス314と第2のバス320との間で信号を送るための経路を与える。複数のデマルチプレクサ338がTSV欠陥検査部318と第3の相互接続グループ336のTSV312との間に接続され、複数のマルチプレクサ340が第2のダイ302の第2のバス320と金属接触部304との間に接続される。単一のマルチプレクサ340および単一のデマルチプレクサ338が以下で説明され、残りのマルチプレクサ340、デマルチプレクサ338、および第3の相互接続グループ336のTSV312は実質的に同一であることが理解されよう。
【００２０】
各マルチプレクサ340は第1の入力部A、第2の入力部B、出力部Y、およびセレクタ入力部Sを含む。マルチプレクサ340の出力部Yは第2のダイ302の金属接触部304に接続される。以下で説明されるように、セレクタ入力部Sの信号は、入力部Aの信号または入力部Bの信号が出力部Yに供給されるかどうかを決定する。各デマルチプレクサ338は、第3の相互接続グループ336のTSV312に接続された入力部Y、Sとラベル付けされたセレクタ入力部、第1の出力部A、および第2の出力部Bを含む。以下で説明されるように、セレクタ入力部Sの信号は、デマルチプレクサで受け取った信号Yが第1の出力部Aまたは第2の出力部Bに出力されるかどうかを決定する。
【００２１】
各マルチプレクサ340の入力部Aは、図3でP1…Pnとラベル付けされたアドレス指定可能出力部342を介して第2のバス320に接続される。マルチプレクサ入力部Bおよびセレクタ入力部Sは各々第2のダイ相互接続グループ334に接続されたノード346を含む第2のダイ入力ライン344に接続される。第1のデマルチプレクサ出力部Aおよび第2のデマルチプレクサ出力部Bは各々TSV欠陥検査部318に接続される。デマルチプレクサ338の各セレクタ入力部Sは、第2のダイ相互接続グループ334に接続されたノード350を含む第1のダイ入力ライン348に接続される。第1の制御論理回路316は、さらに、ノード350に接続される。第2のダイ相互接続グループ334は、従来どおりに第1のダイ300と第2のダイ302との間に冗長接続を行う3つのTSV312を含む。
【００２２】
第3のダイ相互接続グループ336のTSV312の数はかなり大きく、例えば、500または1000となることがある。冗長性を従来のように設けたならば、各接続につき1つまたは2つの冗長TSVを設けることが必要となり、例えば、1000個の経路が必要である場合にはTSVが3000個になるであろう。そのような手法は、製造プロセスの複雑性を増大させ、他の回路に使用することができることが有利であるはずの空間を占有する可能性がある。したがって、本開示の実施形態は、第2の制御論理回路322によって割り当てられたアドレスに基づいて、第1のダイ300と第2のダイ302との間で信号を移送するアドレス指定可能TSVの使用を企図する。以下で説明されるTSV欠陥検査部318は、TSV312のいずれかが不完全であるか、または非導電性になっているかどうかを決定する。第2の制御論理回路322が不完全または動作不能なTSV312のアドレスを使用しないように、TSV欠陥検査部318は、さらに、この情報を第1の制御論理回路316および第1のTSVダイ相互接続グループ324を介して第2の制御論理回路322に供給する。アドレス指定可能TSVをそのように使用することにより、冗長TSVの数は著しく低減することができる。例えば、冗長性を設けるために所望のTSVの数を2倍または3倍にする代わりに、第3のTSVダイ相互接続グループ336のTSVの数を30から40パーセント増加させると、ダイの実装面積を一定に保ったまま十分な冗長性が与えられることになる。信号がTSV欠陥検査部318で受け取られる試験プロセスが以下で説明され、その後で、動作不能なTSVのアドレスを決定するのにそのような入力信号を使用するいくつかの方法が説明される。
【００２３】
マルチプレクサ340のうちの1つの内部構造が図4に示される。各マルチプレクサは第1のANDゲート402、第2のANDゲート404、および排他的OR(EOR)ゲート406を含む。マルチプレクサ入力部Aは第1のANDゲート402の入力部の一方に接続され、マルチプレクサ入力部Bは第2のANDゲート404の入力部の一方に接続される。セレクタ信号Sはインバータ408によって反転され、第1のANDゲート402の他の入力部に入力されるが、一方、反転されないセレクタ信号Sは第2のANDゲート404の第2の入力部に入力される。第1のANDゲート402および第2のANDゲート404の出力はEORゲート406に入力として供給される。セレクタ入力部Sの信号が第1の値、例えばローを有する場合、第1のANDゲート402の出力は入力部Aの信号と同じ値になることになり、一方、第2のANDゲート404の出力は入力部Bの信号に関係なくローになることになる。同様に、セレクタ入力部Sの信号がハイである場合、第1のANDゲート402は動作不能になり、第2のANDゲート404の出力は入力部Bの信号の値と同じになることになる。第3のダイ相互接続グループ336のTSV312に接続されたすべてのマルチプレクサ340は第2のダイ入力ライン344の信号によって同じように制御される。
【００２４】
デマルチプレクサ338の内部構造が図5に示される。各デマルチプレクサ338は第1のANDゲート502および第2のANDゲート504を含む。デマルチプレクサ入力部Yは、第1および第2のANDゲート502、504の各々の1つの入力部に接続される。セレクタ入力部Sは、第2のANDゲート504の入力部に直接接続され、第1のANDゲート502の入力部にインバータ506を介して接続される。デマルチプレクサのセレクタ入力部Sの信号が第1の値、例えばローを有する場合、第2のANDゲート504の出力部はローになることになり、第1のANDゲート502の出力部はデマルチプレクサ入力部Yの信号の論理値を有することになる。デマルチプレクサのセレクタ入力部Sの信号が第2の値、例えばハイを有する場合、第1のANDゲート502の出力部はローになることになり、第2のANDゲート504の出力部はデマルチプレクサ入力部Yの信号の論理値を有することになる。
【００２５】
したがって、第1の制御論理回路316がハイ信号をノード350に供給すると、各マルチプレクサおよび各デマルチプレクサのセレクタ入力部はハイになり、マルチプレクサ340の第1の入力部Bに入力される信号はハイになり、第1のデマルチプレクサ出力部Aおよび第2のデマルチプレクサ出力部Bの両方はハイになることになる。これらのハイ入力がTSV欠陥検査部318に入力されることになり、入力がローである場合、そのロー信号が来たTSVは不完全であるとみなされることになる。この不完全なTSVのアドレスは第2の制御論理回路322に供給されることになり、その結果、第2の制御論理回路322は、第1のダイと第2のダイとの間の信号の移送にこの不完全なTSVを使用しないことになる。第1の制御論理回路316がロー信号をノード350に供給すると、マルチプレクサの第2の入力部Aの信号はデマルチプレクサの第2の出力部AからTSV欠陥検査部318に出力されることになる。ノード350の信号がローであると、各マルチプレクサ入力部Aへの信号入力が対応するデマルチプレクサ出力Aから出力されることになる。
【００２６】
TSV欠陥検査部318は、第3のダイ相互接続グループ336のTSV312の各々の動作状態に関して第1の制御論理回路に情報を供給するように様々な方式で動作することができる。例えば、TSV312の検査を行うために、TSV欠陥検査部318は、第2のバス320のアドレス指定可能出力部P1…Pnの各々にハイ論理信号を送るように第2の制御論理回路322に命じるように第1の制御論理回路316に命じる。すべてのTSV312が使用可能である場合、これにより、TSV欠陥検査部318へのすべての入力に論理ハイ信号が与えられるべきである。ハイでない入力信号は、その場所でTSV欠陥検査部318に接続されているTSVが不完全であることを示す。この情報により、第1の制御論理回路316は、動作不能なTSV312、動作中のTSV312、または両方のアドレスに関する情報を第2の制御論理回路322に送り、この情報から、第2の制御論理回路322は、第1のダイと第2のダイとの間でデータを移送するときに使用するのにどれをアドレス指定するかを決定する。
【００２７】
第3のダイ相互接続グループ336のTSV312の各々の個別の出力を検査する代わりに、論理回路を使用してTSVの各々の動作状態を示す単一出力を供給することができ、このデータは、アドレスを割り当てるのに使用するために第2の制御論理回路322から第1の制御論理回路316に送出することができる。3つのTSV312からの入力に基づいて出力を生成するのに好適な決定回路602が示されており、そのような回路は、何百ものTSV入力を受け入れ、TSVの各々の状態を示す出力を供給するように容易に構成することができることが当業者には明らかであろう。
【００２８】
論理回路602は3つの入力部を有する第1のANDゲート604を含み、このANDゲート604の出力は出力Xで示される。出力Xは、出力Yを有する第1のEORゲート606、出力Zを有する第2のEORゲート608、および出力Wを有する第3のEORゲート610への入力として供給される。同時に、TSV(この図ではTSV1、TSV2、およびTSV3で示される)の各々から出力された信号が、第1のANDゲート604、ならびに第1、第2、および第3のEORゲート606、608、610の各々への入力として供給される。図7の表は、出力X、Y、Z、およびWで検出され得る出力の様々な組合せを示す。
【００２９】
出力Xは、第1のANDゲート604への入力のすべてがハイであるときのみハイになることになる。そのようなハイ論理信号は、第1のANDゲート604に接続されたTSVがすべて動作中である(マルチプレクサセレクタ入力部Sへの入力がローであるときハイ信号を永続的に出力していると事前に判明している任意の特定のTSV以外)ことを示す。この状況では、さらなる解析は必要ではなく、第1の制御論理回路316は、動作中のTSVおよび/または動作不能なTSVのアドレスを第2の制御論理回路322に知らせる。しかし、論理回路602の出力Xがローである場合、TSV312のうちの少なくとも1つは動作不能である。第1のANDゲート604のロー出力が第1、第2、および第3のEORゲート606、608、および610の各々に入力されるので、EORゲートの出力Y、Z、WはそれぞれそのEORゲートへの第2の入力がハイである場合にのみハイになることになる。したがって、TSV1の出力が、例えばローである場合、論理回路602の出力Yはローになることになり、この情報はTSV1の欠陥を示す。図7の表は、論理回路出力の他のあり得る組合せを示し、ここで、ロー論理信号は、ロー出力を生成するEORゲートに直接接続されたTSVが不完全であることを示す。
【００３０】
第1のダイおよび第2のダイが使用され、例えば、限定はしないが、メモリ要素、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、またはコンピュータとすることができるデバイスの電源投入時にTSV欠陥検査部318を使用することができる。したがって、第2の制御論理回路322は、電源投入ごとに、動作中のTSVアドレス、動作不能なTSVのアドレス、または両方のリストが与えられることになる。さらに、定期的な試験を行って、動作中のTSVまたは動作不能なTSVのリストを第2の制御論理回路322に与えることができ、さらに、1つまたは複数のTSV312による問題を示唆する様々な誤り状態の発生に際して、TSV欠陥検査部318を使用してTSVを試験することができる。TSV312が動作不能であると決定されると、第2の制御論理回路322は、第1のダイと第2のダイとの間の信号の移送にその特定のTSV312を使用するのを停止することになり、さらなるデータ移送のために未使用のTSVを選択することになる。このようにして、比較的小さい割合、例えば30から40パーセントの冗長TSVを付加することによって、200から300パーセントの冗長性を設ける従来法を、同様の品質水準を維持しながら避けることができる。さらに、TSV製造プロセスが改善されるので、冗長TSVの数は、TSVの予想される欠陥割合に基づいてさらに低減することさえできる。
【００３１】
図8は、第1のバスを有する第1のダイを準備するブロック802と、第2のバスを有する第2のダイを準備するブロック804と、第1のバスを第2のバスに接続するために複数のシリコン貫通ビアを形成するブロック806とを含む方法を示す。この方法は、複数のシリコン貫通ビアのうちのいずれかが機能していないかどうかを決定するブロック808と、機能しているシリコン貫通ビアのみを使用して第1のバスから第2のバスにデータを送るブロック810とをさらに含む。
【００３２】
図9は、第1のバスを有する第1のダイを準備するブロック902と、第2のバスを有する第2のダイを準備するブロック904と、第1のバスを第2のバスに接続するために複数のシリコン貫通ビアを形成するブロック906とを含む別の方法を示す。この方法は、複数のシリコン貫通ビアのうちの特定のものに信号をアドレス指定するブロック908と、信号のアドレスで識別されたシリコン貫通ビアを使用して、信号を第1のバスから第2のバスにアドレス指定された信号を送出するブロック910とをさらに含む。
【００３３】
情報および信号は様々な異なる技術および技法のいずれかを使用して表すことができることを当業者なら理解されよう。例えば、上述の説明の全体にわたって参照することができるデータ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光粒子、またはそれらの任意の組合せによって表すことができる。
【００３４】
さらに、本明細書で開示される実施形態に関連して説明される様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実施することができることが当業者なら理解されよう。ハードウェアとソフトウェアとの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップは、機能性に関して一般的に上述されている。そのような機能性がハードウェアまたはソフトウェアとして実施されるかどうかは、特定の用途と、システム全体に課せられる設計制約とによって決まる。当業者は特定の用途ごとに様々な方法で説明された機能を実施することができるが、そのような実施の決定は本発明の範囲から逸脱をもたらすと解釈されるべきでない。
【００３５】
1つまたは複数の例示的な実施形態において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実施することができる。ソフトウェアで実施される場合、機能はコンピュータ可読媒体に1つまたは複数の命令またはコードとして記憶または送出することができる。コンピュータ可読媒体は、ある場所から別の場所にコンピュータプログラムを移送しやすくする任意の媒体を含むコンピュータ記憶媒体および通信媒体の両方を含む。記憶媒体は、コンピュータがアクセスできる任意の利用可能な媒体とすることができる。例として、限定ではなく、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、フラッシュドライブなどの固体メモリデバイス、または他の光ディスク記憶、磁気ディスク記憶、もしくは他の磁気記憶デバイス、あるいは所望のプログラムコードを命令またはデータ構造の形態で搬送または記憶するのに使用でき、コンピュータがアクセスできる任意の他の媒体を含むことができる。さらに、どのような接続もコンピュータ可読媒体と称されることが適切である。ディスク(disk)およびディスク(disc)は、本明細書で使用されるとき、コンパクトディスク(compact disc、CD)、レーザディスク(laser disc)、光ディスク(optical disc)、デジタル多用途ディスク(digital versatile disc、DVD)、フロッピー（登録商標）ディスク(floppy disk)、およびブルーレイディスク(blu-ray disc)を含み、ここで、ディスク(disk)は、通常、磁気的にデータを再生し、一方、ディスク(disc)はデータをレーザで光学的に再生する。上述のものの組合せもコンピュータ可読媒体の範囲内に含めるべきである。
【００３６】
例えば図3〜7に示されたようなビアによって接続されたバスを有するダイは、携帯電話、ポータブルコンピュータ、携帯型パーソナル通信システム(PCS)ユニット、携帯情報端末(PDA)などの携帯データユニット、GPS対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、計器読取り装置などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令を記憶もしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せの内に含まれ得ることが理解されよう。したがって、本開示の実施形態は、そのようなバスおよびビアを含む任意のデバイスで適切に使用することができる。
【００３７】
前述で開示されたデバイスおよび方法は、コンピュータ可読媒体に記憶されるGDSIIおよびGERBERコンピュータファイルに設計および構成され得る。次に、これらのファイルは、これらのファイルに基づいてデバイスを製作する製作者に与えられる。得られた製品は半導体ウェハであり、次に、半導体ダイに切断され、半導体チップにパッケージされる。次に、チップは上述のデバイスで使用される。
【００３８】
したがって、実施形態は、命令を包含する機械可読媒体またはコンピュータ可読媒体を含むことができ、これらの命令は、プロセッサによって実行されたとき、命令によってもたらされる本明細書に記載されている機能を実施するための機械に、プロセッサおよび他の協同要素を変換する。したがって、本発明の範囲は例示された例に限定されず、本明細書で説明された機能を行うためのいかなる手段も実施形態に含まれる。
【００３９】
前述の開示は例示の実施形態を示しているが、添付の特許請求の範囲によって規定されるような本発明の範囲から逸脱することなく本明細書において様々な変更および変形を行うことができることに留意されたい。本明細書で説明された実施形態による方法クレームの機能、ステップ、および/または動作は特定の順序で行われる必要はない。さらに、実施形態の要素は単数形で記載または特許請求されることがあるが、単数形に対する限定が明確に述べられていない限り複数形が企図されている。
【符号の説明】
【００４０】
100  第1のダイ
102  基板
104  上部金属層
106  シリコン貫通ビア
108  再分配層
110  マイクロバンプ
112  第2のダイ
114  基板
116  上部金属層
118  マイクロバンプ
120  主要TSV
122  第1の冗長TSV
124  第2の冗長TSV
300  第1のダイ
302  第2のダイ
304  金属接触部
306  マイクロバンプ
308  金属接触部
310  マイクロバンプ
312  シリコン貫通ビア(TSV)
314  第1のバス
316  第1の制御論理回路
318  TSV欠陥検査部
320  第2のバス
322  第2の制御論理回路
324  第1の相互接続グループ
326  第1のTSV
328  第2のTSV
330  第1のノード
332  第2のノード
334  第2の相互接続グループ
336  第3の相互接続グループ
338  デマルチプレクサ
340  マルチプレクサ
342  アドレス指定可能出力部
344  第2のダイ入力ライン
346  ノード
348  第1のダイ入力ライン
350  ノード
402、404  ANDゲート
406  排他的OR(EOR)ゲート
408  インバータ
502、504  ANDゲート
506  インバータ
602  決定回路
604  ANDゲート
606、608、610  EORゲート
【図１】
0005805629.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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