(57)【特許請求の範囲】
【請求項１】
半導体層形成基板上にInGaAsからなる半導体層をエピタキシャル結晶成長法により形成する半導体層形成ステップと、
前記半導体層上に絶縁体層を原子層堆積法により成膜する絶縁体層形成ステップと、
前記絶縁体層上に基板を接合する接合ステップと、
前記半導体層から前記半導体層形成基板を、HClの溶液またはHClを含有する溶液を用いた選択エッチングにより選択的に除去する除去ステップと
を備えた半導体基板の製造方法。
【請求項２】
前記接合ステップは、
前記基板上に予め形成されている基板側絶縁体層と、前記半導体層上の前記絶縁体層とを接合することで、前記絶縁体層上に前記基板を接合する
請求項１記載の半導体基板の製造方法。
【請求項３】
前記半導体形成ステップと前記絶縁体層形成ステップとの間に、前記半導体層の表面を硫黄終端処理する硫黄終端処理ステップを備えた
請求項１又は２記載の半導体基板の製造方法。
【請求項４】
前記絶縁体層形成ステップと前記接合ステップとの間に、前記絶縁体層の表面を親水化処理する親水化処理ステップを備えた
請求項１〜３のうちいずれか1項記載の半導体基板の製造方法。
【請求項５】
前記親水化処理ステップは、前記親水化処理がビーム照射である
請求項４記載の半導体基板の製造方法。
【請求項６】
前記接合ステップは室温で行われる
請求項５記載の半導体基板の製造方法。
【請求項７】
前記絶縁体層がAl2O3、AlN、Ta2O5、ZrO2、HfO2、SiO2、SiN、SiONのうちの少なくとも1種からなる
請求項１〜６のうちいずれか1項記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法に関し、例えばIII-V族化合物半導体層がSi基板上に設けられた半導体基板を製造する際に適用して好適なものである。
【背景技術】
【０００２】
従来、III-V族化合物半導体層は、キャリア移動度が高いことから、Si CMOSトランジスタと置き換わる有望な候補となっている。実際上、Si基板上のIII-V族化合物半導体層をチャネル層として用いたMISFETは、その高いキャリア移動度と低いキャリアの有効質量から、小型化されたSi CMOSトランジスタの特性をさらに向上する回路素子として期待されてきた(例えば、非特許文献1〜13参照)。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ren, F. et al. Demonstration of enhancement-mode p- and n-channel GaAs MOSFETs with Ga2O3(Gd2O3) As gate oxide. Solid State Electron. 41, 1751-1753 (1997).
【非特許文献２】Ren, F. et al. Ga2O3(Gd2O3)/InGaAs enhancement-mode n-channel MOSFET's. IEEE Electron Device Lett. 19, 309-311 (1998).
【非特許文献３】Ye, P. D. et al. GaAs MOSFET with oxide gate dielectric grown by atomic layer deposition. IEEE Electron Device Lett. 24, 209-211 (2003).
【非特許文献４】Ye, P. D. et al. GaAs metal-oxide-semiconductor field-effect transistor with nanometer-thin dielectric grown by atomic layer deposition. Appl. Phys. Lett. 83, 180-182 (2003).
【非特許文献５】Ye, P. D. et al. Depletion-mode InGaAs metal-oxide-semiconductor field-effect transistor with oxide gate dielectric grown by atomic-layer deposition. Appl. Phys. Lett. 84, 434-436 (2004).
【非特許文献６】Rajagopalan, K., Abrokwah, J., Droopad, R., & Passlack, M. Enhancement-mode GaAs n-channel MOSFET. IEEE Electron. Device Lett. 27, 959-962 (2006).
【非特許文献７】Oktyabrsky, S. et al. High-k gate stack on GaAs and InGaAs using in situ passivation with amorphous silicon. Mater. Sci. Eng. B 135, 272-274 (2006).
【非特許文献８】Xuan, Y., Wu, Y. Q., Lin, H. C., Shen, T., & Ye, P. D. Submicrometer inversion-type enhancement-mode InGaAs MOSFET with atomic-layer-deposited Al2O3 as gate dielectric. IEEE Electron. Device Lett. 28, 935-938 (2007).
【非特許文献９】Wu, Y. Q. et al. Enhancement-mode InP n-channel metal-oxide-semiconductor field-effect transistors with atomic-layer-deposited Al2O3 dielectrics. Appl. Phys. Lett. 91, 022108 (2007).
【非特許文献１０】Zhu, F. et al. Depletion-mode GaAs metal-oxide-semiconductor field-effect transistor with amorphous silicon interface passivation layer HfO2 gate oxide. Appl. Phys. Lett. 91, 043507 (2007).
【非特許文献１１】Li, N. et al. Properties of  InAsmetal-oxide-semiconductorstructures with atomic-layer-deposited Al2O3 Dielectric. Appl. Phys. Lett. 92, 143507 (2008).
【非特許文献１２】Lin, J. Q. et al. Inversion-mode self-aligned In0.53Ga0.47As n-channel metal-oxide-semiconductor field-effect transistor with HfAlO gate dielectric and TaN metal gate. IEEE Electron Device Lett. 29, 977-990 (2008).
【非特許文献１３】Chin, H. C. et al. Silane-ammonia surface passivation for gallium arsenide surface-channel n-MOSFETs. IEEE Electron Device Lett. 30, 110-112 (2009).
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、このようなIII-V族化合物半導体層を用いた半導体デバイスを製造しようとした場合には、Si基板や絶縁膜上に結晶性を維持しつつ高品質のままIII-V族化合物半導体層を形成することが困難である。
【０００５】
ところで、近年、光デバイスを集積する技術として直接基板貼り合わせ製造法(direct wafer bonding (DWB))が知られているが、この直接基板貼り合わせ製造法を用いても、III-V族化合物半導体層が貼り合わせのダメージに対してより鋭敏であるため、光デバイスへの集積に比較して困難である。特に、貼り合わせの際に生じるダメージは、極薄膜構造でなるIII-V族化合物半導体層を用いた半導体デバイスにおいて致命的な問題となる。
【０００６】
さらには、このような半導体デバイスの分野では、小型化されたSi CMOSトランジスタの特性をさらに向上すべく、従来よりも高い実効電子移動度を実現し得ることが望まれている。
【０００７】
本発明は前段の問題を考慮してなされたもので、絶縁膜を介在させて基板同士を貼り合わせることで、一方の基板上に形成された半導体層を他方の基板に形成できると共に、この際に当該半導体層の結晶構造を損傷させることなく、高品質な結晶構造を維持したまま簡単に半導体基板を製造できる製造方法を提案することを目的とする。
【０００８】
また、本発明は後段の問題を考慮してなされたもので、従来よりも高い実効電子移動度を実現し得る半導体基板、電界効果トランジスタ及び集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
かかる課題を解決するため本発明の請求項1は、基板と絶縁体層と半導体層とが前記基板側からこの順に位置し、前記基板と前記絶縁体層とが接し、前記絶縁体層と前記半導体層とが接し、前記絶縁体層がアモルファス状金属酸化物又はアモルファス状金属窒化物からなり、前記半導体層が、前記絶縁体層と接する面と対向する前記半導体層の他面から結晶成長により形成された半導体基板である。
【００１０】
また、本発明の請求項2は、前記絶縁体層がAl2O3、AlN、Ta2O5、ZrO2、HfO2のうちの少なくとも1種からなる請求項1記載の半導体基板である。
【００１１】
また、本発明の請求項3は、前記半導体層をIII-V族化合物半導体層とした請求項1又は2記載の半導体基板である。
【００１２】
また、本発明の請求項4は、前記絶縁体層と前記半導体層とが接する面における前記半導体層が、硫黄原子で終端されている請求項1〜3のうちいずれか1項記載の半導体基板である。
【００１３】
また、本発明の請求項5は、請求項1〜4のうちいずれか1項記載の半導体基板の前記半導体層に、電気的に接続されたソース電極及びドレイン電極を備える電界効果トランジスタである。
【００１４】
また、本発明の請求項6は、前記基板にゲート電極を備え、前記絶縁体層の一部をゲート絶縁層とした請求項5記載の電界効果トランジスタである。
【００１５】
また、本発明の請求項7は、前記半導体層と前記絶縁体層とが接する面と対向する前記半導体層の他面に、第2の絶縁体層を介してゲート電極を備え、前記第2の絶縁体層の一部をゲート絶縁膜とした請求項5記載の電界効果トランジスタである。
【００１６】
また、本発明の請求項8は、前記基板に備えられた第1のゲート電極と、前記半導体層と前記絶縁体層とが接する面と対向する前記半導体層の他面に、第2の絶縁体層を介して備えられた第2のゲート電極とを備え、前記絶縁体層及び又は前記第2の絶縁体層の一部をゲート絶縁膜とした請求項5記載の電界効果トランジスタである。
【００１７】
また、本発明の請求項9は、前記半導体層の厚さが20 nm以下である請求項5〜8のうちいずれか1項記載の電界効果トランジスタである。
【００１８】
また、本発明の請求項10は、請求項5〜9のいずれか1項記載の電界効果トランジスタを備えた集積回路である。
【００１９】
また、本発明の請求項11は、半導体層形成基板上に半導体層をエピタキシャル結晶成長法により形成する半導体層形成ステップと、前記半導体層上に絶縁体層を原子層堆積法により成膜する絶縁体層形成ステップと、前記絶縁体層上に基板を接合する接合ステップと、前記半導体層から前記半導体層形成基板を選択的に除去する除去ステップとを備えた半導体基板の製造方法である。
【００２０】
また、本発明の請求項12は、前記接合ステップは、前記基板上に予め形成されている基板側絶縁体層と、前記半導体層上の前記絶縁体層とを接合することで、前記絶縁体層上に前記基板を接合する請求項11記載の半導体基板の製造方法である。
【００２１】
また、本発明の請求項13は、前記半導体形成ステップと前記絶縁体層形成ステップとの間に、前記半導体層の表面を硫黄終端処理する硫黄終端処理ステップを備えた請求項11又は12記載の半導体基板の製造方法である。
【００２２】
また、本発明の請求項14は、前記絶縁体層形成ステップと前記接合ステップとの間に、前記絶縁体層の表面を親水化処理する親水化処理ステップを備えた請求項11〜13のうちいずれか1項記載の半導体基板の製造方法。である。
【００２３】
また、本発明の請求項15は、前記親水化処理ステップは、前記親水化処理がビーム照射である請求項14記載の半導体基板の製造方法。である。
【００２４】
また、本発明の請求項16は、前記接合ステップは室温で行われる請求項15記載の半導体基板の製造方法である。
【００２５】
また、本発明の請求項17は、前記半導体層がIII-V族化合物半導体層からなる請求項11〜16のうちいずれか1項記載の半導体基板の製造方法である。
【００２６】
また、本発明の請求項18は、前記絶縁体層がAl2O3、AlN、Ta2O5、ZrO2、HfO2、SiO2、SiN、SiONのうちの少なくとも1種からなる請求項11〜17のうちいずれか1項記載の半導体基板の製造方法である。
【発明の効果】
【００２７】
本発明の請求項1、5及び10によれば、アモルファス状金属酸化物又はアモルファス状金属窒化物により絶縁体層を形成できることから、従来よりも高い実効電子移動度を実現し得る半導体基板、電界効果トランジスタ及び集積回路を提供できる。
【００２８】
また、本発明の請求項11によれば、半導体層形成基板上の半導体層に、原子堆積法を用いて表面が平坦な絶縁膜を形成するようにしたことで、当該絶縁膜と基板とを常温において貼り合わせるだけで、加熱処理を行うことなく、これら絶縁膜と基板とを強固に接合でき、かくして一方の基板上に形成された半導体層を他方の基板に形成できると共に、半導体層の結晶構造を損傷させることなく高品質に維持したまま簡単に半導体基板を製造できる製造方法を提案できる。また、ビームを照射することで、加熱処理を行うことなく、これら絶縁膜と基板とを一段と強固に接合できる。
【図面の簡単な説明】
【００２９】
【図１】本発明におけるMISFETの断面構造を示す概略図である。
【図２】MISFETの製造方法の説明に供する概略図である。
【図３】酸化膜の表面を原子間力顕微鏡により観察したときの写真である。
【図４】III-V族化合物半導体層と酸化膜との界面を示すTEM像である。
【図５】酸化膜とSi基板とを接合させ、ダイシングによる接合強度試験を行ったときの試験結果を示す写真である。
【図６】III-V族化合物半導体層の表面を示す写真と、Si基板、酸化膜及びIII-V族化合物半導体層の各界面を示すTEM像である。
【図７】MISFETのドレイン電圧とドレイン電流の関係を示すグラフである。
【図８】MISFETのゲート電圧とドレイン電流の関係を示すグラフである。
【図９】本発明によるMISFETの実効電子移動度及び実効電界の関係と、Si nMOSFETの実効電子移動度及び実効電界の関係と、膜厚依存性について示すグラフである。
【図１０】本発明によるMISFETの実効電子移動度及び実効電界の関係と、Si nMOSFETの実効電子移動度及び実効電界の関係と、温度依存性について示すグラフである。
【図１１】室温時における本発明のMISFETの実効電子移動度及び実効電界の関係と、室温時におけるSi nMOSFETの実効電子移動度及び実効電界の関係を示すグラフである。
【図１２】他の実施の形態によるMISFETの断面構造(1)を示す概略図である。
【図１３】他の実施の形態によるMISFETの製造方法(1)の説明に供する概略図である。
【図１４】他の実施の形態によるMISFETの実効電界と実効電子移動度の関係(1)を示すグラフである。
【図１５】他の実施の形態によるMISFETのゲート電圧とドレイン電流の関係を示すグラフである。
【図１６】フロントゲート型のMISFETの断面構造を示す概略図である。
【図１７】フロントゲート型のMISFETにおける製造方法の説明に供する概略図である。
【図１８】フロントゲート型のMISFETのゲート電圧とキャパシタの関係を示すグラフである。
【図１９】フロントゲート型のMISFETのドレイン電圧とドレイン電流の関係を示すグラフである。
【図２０】フロントゲート型のMISFETのゲート電圧とドレイン電流の関係を示すグラフである。
【図２１】フロントゲート型のMISFETの実効電界と実効電子移動度の関係を示すグラフである。
【図２２】他の実施の形態によるMISFETの断面構造(2)を示す概略図である。
【図２３】他の実施の形態によるMISFETの製造方法(2)の説明に供する概略図である。
【図２４】MISFETの製造過程における酸化膜間の脱水縮合の説明に供する概略図である。
【図２５】他の実施の形態による酸化膜の表面を原子間力顕微鏡により観察したときの写真である。
【図２６】貼り合わせた酸化膜に対してブレードテストを行った後における赤外線画像を示す。
【図２７】他の実施の形態によるIII-V族化合物半導体層と酸化膜との界面(1)を示すTEM像である。
【図２８】他の実施の形態によるIII-V族化合物半導体層と酸化膜との界面(2)を示すTEM像である。
【図２９】他の実施の形態によるMISFETの実効電界と実効電子移動度との関係(2)を示すグラフである。
【図３０】他の実施の形態によるMISFETの実効電子移動度及びIII-V族化合物半導体層の膜厚の関係を示すグラフである。
【図３１】ダブルゲート型のMISFETの断面構造を示す概略図である。
【図３２】ダブルゲート型のMISFETのゲート電圧とドレイン電流の関係(1)を示すグラフである。
【図３３】ダブルゲート型のMISFETのゲート電圧とドレイン電流の関係(2)を示すグラフである。
【図３４】図33に示したグラフを一部拡大させたグラフである。
【図３５】他の実施の形態によるダブルゲート型のMISFETの断面構造を示す概略図である。
【図３６】ダブルゲート型のMISFETの製造方法(1)の説明に供する概略図である。
【図３７】ダブルゲート型のMISFETの製造方法(2)の説明に供する概略図である。
【図３８】膜厚が9 nmのIII-V族化合物半導体層と、膜厚が3.5 nmのIII-V族化合物半導体層との断面構成を示すTEM像である。
【図３９】ダブルゲート型のMISFETのドレイン電圧とドレイン電流の関係を示すグラフである。
【図４０】キャリア密度が異なるMISFETをフロントゲート動作させたときのゲート電圧とドレイン電流の関係を示すグラフである。
【図４１】他の実施の形態によるダブルゲート型のMISFETのゲート電圧とドレイン電流の関係(1)を示すグラフである。
【図４２】他の実施の形態によるダブルゲート型のMISFETのゲート電圧とドレイン電流の関係(2)を示すグラフである。
【図４３】フロントゲート動作、バックゲート動作及びダブルゲート動作での傾斜値S及び電流オンオフ比Ion/Ioff について、キャリア密度ND への依存性を示すグラフである。
【図４４】他の実施の形態によるダブルゲート型のMISFETの実効電子移動度μeff と実効電界Eeffとの関係を示すグラフである。
【図４５】バックゲート動作での実効電子移動度μeffと、III-V族化合物半導体層の膜厚dInGaAsとの関係を示すグラフである。
【図４６】III-V族化合物半導体層の膜厚dInGaAsから理論的に算出されたチャネル層の膜厚Tchと、このIII-V族化合物半導体層の膜厚dInGaAsとの関係を示すグラフと、III-V族化合物半導体層の膜厚dInGaAsとキャリア面密度との関係を示すグラフである。
【図４７】pチャネルのバックゲート型のMISFETの断面構造を示す概略図である。
【図４８】pチャネルのバックゲート型のMISFETにおけるドレイン電圧とドレイン電流の関係(1)と、ゲート電圧とドレイン電流の関係(1)とを示すグラフである。
【図４９】pチャネルのバックゲート型のMISFETにおけるドレイン電圧とドレイン電流の関係(2)と、ゲート電圧とドレイン電流の関係(2)とを示すグラフである。
【図５０】pチャネルのバックゲート型のMISFETにおけるドレイン電圧とドレイン電流の関係(3)と、ゲート電圧とドレイン電流の関係(3)とを示すグラフである。
【図５１】他の実施の形態によるpチャネルのMISFETの断面構造を示す概略図である。
【図５２】他の実施の形態によるpチャネルのMISFETにおけるドレイン電圧とドレイン電流の関係(1)と、ゲート電圧とドレイン電流の関係(1)とを示すグラフである。
【図５３】他の実施の形態によるpチャネルのMISFETにおけるドレイン電圧とドレイン電流の関係(2)と、ゲート電圧とドレイン電流の関係(2)を示すグラフである。
【図５４】試料基板の断面構造を示す概略図である。
【図５５】HfO2からなる酸化膜同士を貼り合わせた試料基板と、HfO2とAl2O3からなる酸化膜同士を貼り合わせた試料基板の各貼り合わせ状態を示す赤外線写真である。
【符号の説明】
【００３０】
1  MISFET(電界効果トランジスタ)
2  Si基板(基板)
6  酸化膜(絶縁体層)
7  III-V族化合物半導体層(半導体層)
9  ソース
10  ドレイン
12  InP基板(半導体層形成基板)
20  半導体基板
47  酸化膜(第2の絶縁体層)
71  酸化膜(基板側絶縁体層)
【発明を実施するための形態】
【００３１】
以下図面に基づいて本発明の実施の形態を詳述する。
【００３２】
(1) MISFETの構成
図1において、1は電界効果トランジスタ(半導体デバイス)としてのMISFET (Metal-Insulator-Semiconductor Field-Effect Transistor: 金属・絶縁体・半導体電界効果トランジスタ)1を示し、所定厚さのSi基板2の一面に対し、所定厚さのAl(アルミニウム)ゲート電極3が配置され、これらSi基板2及びAlゲート電極3によりゲート4が形成されている。このMISFET1には、Al2O3からなる所定厚さの酸化膜6がSi基板2の他面に設けられており、このSi基板2上で容易に結晶成長し得ない例えばInGaAs(インジウムガリウム砒素)でなるIII-V族化合物半導体層7が酸化膜6上に設けられている。
【００３３】
また、III-V族化合物半導体層7には、その表面にAu-Ge(金−ゲルマニウム)合金からなるソース9及びドレイン10が形成されており、これらソース9及びドレイン10間の領域にあるIII-V族化合物半導体層7がチャネル層として形成され得る。かくして、MISFET1は、Alゲート電極3にゲート電圧が印加されると共に、ソース9及びドレイン10間にドレイン電圧が印加されることによりソース9からドレイン10へ電流が流れるように構成されている。
【００３４】
なお、上述した実施の形態においては、ソース9及びドレイン10をAu-Ge(金−ゲルマニウム)合金で形成し、nチャネルのMISFET1を形成するようにした場合について述べたが、本発明では、ソース9及びドレイン10をAu-Zn合金で形成し、pチャネルのMISFET1を形成するようにしてもよい。
【００３５】
因みに、この実施の形態の場合、MISFET1では、フロントゲート構造よりも作製が容易で、かつMISFET1の動作実証をし易いことからバックゲート構造を適用している。また、本発明では、バックゲート構造を適用することで、後述する原子堆積法(ALD(Atomic Layer Deposition)法)により成膜した酸化膜6と、III-V族化合物半導体層7との境界面が平坦であることを示すことができると共に、後述する貼り合わせ手法が良好であることを示すことができる。
【００３６】
(2) MISFETの製造方法
このようなMISFET1は、以下のような製造方法により製造される。図2(A)に示すように、有機金属気相成長法(以下、MOVPE (Metal-Organic Vapor Phase Epitaxy)法、或いはMOCVD (Metal-Organic Chemical Vapor Deposition)法ともいう)によって、InP(インジウムリン)からなるInP基板12(例えば直径約2インチ)の表面にInGaAsの結晶をエピタキシャル成長させることによりIII-V族化合物半導体層7を成膜する。この場合、InP基板12を載置した反応チャンバ(図示せず)内に、III族元素であるGa(ガリウム)とIn(インジウム)の原料となる反応ガスTMGa(トリメチルガリウム)、TMIn(トリメチルインジウム)と、V族元素であるAs(砒素)の原料となる反応ガスTBAs(ターシャリーブチルヒ素)とが供給され、所定温度に加熱されたInP基板12の表面にInGaAsの結晶をエピタキシャル成長させ得る。因みに、InGaAs等の結晶を成長させる手法としては、分子線エピタキシャル法(MBE (Molecular Beam Epitaxy)法)や、液相エピタキシャル法(LPE (Liquid Phase Epitaxy)法)を適用してもよい。
【００３７】
次いで、本発明では、薄膜の成長を1原子層又は1分子層ずつ行なうALD装置(図示せず)を用いて、III-V族化合物半導体層7の表面に所定の厚み(例えば6〜44 nm)を有する酸化膜(Al2O3)6を成膜するようになされている。ここでALD法によって成膜されたAl2O3からなる酸化膜6は、III-V族化合物半導体層7と良好な界面を形成し、後述する貼り合わせ手法の際に十分な平坦性を確保し得るように表面が平坦に形成され得る。また、特にチャネル層として形成されたIII-V族化合物半導体層7の膜厚(チャネル膜厚)が薄くなった場合、チャネル界面となる酸化膜6及びIII-V族化合物半導体層7の界面準位も重要になってくるため、良好なIII-V族化合物半導体層7のMOS (Metal-Oxide-Semiconductor: 金属・酸化膜・半導体)界面(或いはMIS (Metal-Insulator-Semiconductor: 金属・絶縁膜・半導体)界面ともいう)が得られる酸化膜6をIII-V族化合物半導体層7上に形成する必要がある。この点、本発明では、ALD法により成膜された酸化膜6を用いることにより、良好なMOS界面(MIS界面)を得ることができる。
【００３８】
この場合、ALD装置は、例えば250 ℃、真空度100 Pa、原料としてTMA(トリメチルアルミニウム Al(CH3)3)、H2Oを用い、TMA供給量2×10-6 molの条件下、III-V族化合物半導体層7の表面にAl2O3からなる酸化膜6を成膜する。次いで、これとは別に、図2(B)に示すように、Si基板2(例えば直径約4インチ)が用意され、真空中において、酸化膜6及びSi基板2の表面上にAr(アルゴン)ガスがArビームLとしてそれぞれ照射され得る。これにより酸化膜6及びSi基板2は、それぞれ表面が活性化され得る。なお、ここで活性化とは、接合の妨げになる表面層を除去することにより、結合手を持った原子を露出させ、表面の原子の結合手同士を直接結合させ易いようにした状態をいう。このとき酸化膜6は、III-V族化合物半導体層7の保護膜として機能し、当該ArビームLによりIII-V族化合物半導体層7にダメージが与えられることを防止し得る。因みに、ArビームLの照射条件としては、加速電圧1.5 keV程度、エッチング量(ArビームLにより削られる量)がSi基板2側で約4 nm、酸化膜6側で約1 nm以下、真空度5×10-5 Pa以下としている。
次いで、図2(C)に示すように、酸化膜6及びSi基板2は、真空中で常温による貼り合わせを行うSAB (Surface Activated Bonding: 表面活性化常温接合)法により貼り合わせられる。実際上、InP基板12上III-V族化合物半導体層7上の酸化膜6と、Si基板2とを対向させ、真空中において、InP基板12上III-V族化合物半導体層7上の酸化膜6とSi基板2とを密着させた状態のまま押圧することにより常温で貼り合せる。ここで、InP基板12上III-V族化合物半導体層7上の酸化膜6とSi基板2は、ArビームLによってそれぞれ表面が活性化されていることにより、常温にて一段と容易に、かつ強固に接合させることができる。また、接合部の欠陥を減少させ品質を向上させるため、接合時に適切に荷重を加えることで、常温にて容易に、かつ強固に接合させることができる。かくして、Si基板2には、表面に酸化膜6を介在させてIII-V族化合物半導体層7が形成され得る。
【００３９】
次いで、HCl(塩酸)からなる溶液や、或いはHCl:H3PO4(リン酸)が1:4(〜1:1等)の割合で含有された溶液を用いて、図2(D)に示すように、III-V族化合物半導体層7の表面からInP基板12を選択的に除去することにより、半導体基板(貼り合わせ基板)20を形成できる。その後、図1に示したように、露出したIII-V族化合物半導体層7にAu-Ge合金(88-12 wt.%)によるソース9及びドレイン10を形成する。なお、上述したように、nチャネルのMISFET1ではソース9及びドレイン10をAu-Ge合金により形成するが、pチャネルのMISFET1ではソース9及びドレイン10を、例えばAu-Zn合金(95-5 wt.%)により形成する。
【００４０】
このような金属部材からなるソース9及びドレイン10の形成は、次のようなプロセスで行う。III-V族化合物半導体層7上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成部及びドレイン形成部のみレジストを除去するようレジストをパターニングする。続いて、抵抗加熱方式の蒸着装置を用いて、低温(〜24 ℃)でAu-Ge合金(または、Au-Zn合金)を形成した後、ソース形成部及びドレイン形成部以外のAu-Ge合金(または、Au-Zn合金)を、レジストと伴にリフトオフし、ソース9及びドレイン10を形成する。因みに、ソース9及びドレイン10の形成は、通常のエッチングバックプロセスでもよく、またこの他種々の蒸着方法を用いてよい。
【００４１】
次いで、ソース9及びドレイン10を形成したIII-V族化合物半導体層7上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりレジストをパターニングし、H3PO4:H2O2:H2Oが1:1:7の割合からなる溶液(その他、H3PO4:H2O2:H2O、H2SO4:H2O2:H2Oからなる溶液等)を用いて、III-V族化合物半導体層をエッチングし、所定形状のIII-V族化合物半導体層7を形成する。最後に、Si基板2の裏面にAlからなるAlゲート電極3を、抵抗加熱を利用して蒸着させることにより、図1に示すようなMISFET1を製造できる。
【００４２】
(3) 動作及び効果
以上の構成において、MISFET1では、InP基板12の表面にInGaAsの結晶をエピタキシャル成長させることによりIII-V族化合物半導体層７を成膜し、このIII-V族化合物半導体層7の表面に対して、薄膜の成長を1原子層又は1分子層ずつ行なうALD法により酸化膜6を成膜する。このように酸化膜6は、ALD法により成膜されることから、その表面を平坦状に形成でき、後工程の基板貼り合わせを容易に行うことができる。
【００４３】
これに加えて、InP基板12上III-V族化合物半導体層7上の酸化膜6とSi基板2は、ArビームLによって貼り合わせ面たる表面が活性化され、真空中において常温にて一段と簡単に接合させることができる。ここで本発明によるMISFET1の製造方法では、ArビームLが酸化膜6に照射される際に、酸化膜6がIII-V族化合物半導体層7の表面を保護し、当該III-V族化合物半導体層7の結晶構造が損傷し特性が劣化することを防止できる。
【００４４】
また、InP基板12上III-V族化合物半導体層7の酸化膜6とSi基板2は、基板貼り合わせの際、特に加熱処理を施すことなく、常温で強固に接合させることができるので、当該加熱処理を行わない分だけ製造工程を簡略化させることができ、簡単に製造することができる。特に、III-V族化合物半導体層7は、熱耐性が低いことから、このような加熱処理を行わないことで、加熱による特性の劣化を防止し、最適な状態でSi基板2に設けることができる。また、基板貼り合わせの際にも、III-V族化合物半導体層7上に成膜された酸化膜6がSi基板2に押し付けられて強固に接合されることから、基板貼り合わせ時のIII-V族化合物半導体層7へのダメージを抑制することができる。
【００４５】
そして、このMISFET1の製造方法では、所定の溶液を用いた選択エッチングにより、III-V族化合物半導体層7からInP基板12のみを除去できることから、選択エッチングによりIII-V族化合物半導体層7からInP基板12のみを剥離することで、Si基板2にIII-V族化合物半導体層7を形成することができる。
【００４６】
また、このMISFET1では、III-V族化合物半導体層7とSi基板2との間にアモルファスの酸化膜6を介在させていることから、III-V族化合物半導体層7及びSi基板2の熱膨張係数差によって生じる耐熱性の劣化も抑制することができる。さらに、この実施の形態の場合では、酸化膜6がAl2O3により形成されていることから、酸化膜をSiO2により形成する場合に比べてSi基板2との接合強度を向上させることができる。
【００４７】
そして、このMISFET1では、ALD法により平坦な酸化膜6をIII-V族化合物半導体層7に成膜して、III-V族化合物半導体層7と良好な界面を形成すると共に、SAB法によりIII-V族化合物半導体層7の特性を劣化させることなくSi基板2に酸化膜6を接合することで、III-V族化合物半導体層7及び酸化膜6を共に100 nm以下の膜厚に形成でき、全体として従来よりも薄型化を図ることができる。このようにMISFET1では、酸化膜6を薄型化できることから、Si基板2及びAlゲート電極3によりゲート4を構成したバックゲート構造であっても、小さなゲート電圧で良好なトランジスタ特性を得ることができ、消費電力を低減させることができる。
【００４８】
因みに、本発明による電界効果トランジスタで用いたソース9及びドレイン10は、イオン注入による形成手法を用いずに単なる金属部材によることから低温プロセスで形成でき低抵抗化することができ、さらにイオン注入により生じるダメージ及びイオン注入後の活性化アニールによるダメージも回避できる。
【００４９】
また、この実施の形態の場合、III-V族化合物半導体層7の表面に酸化膜6を形成したことにより、当該III-V族化合物半導体層7で形成されるチャネル層の表面から、酸化膜6とSi基板2との接合境界面を遠ざけることができ、貼り合わせの際のチャネル層へのダメージを一段と低減することができる。
【００５０】
以上の構成によれば、InP基板12上のIII-V族化合物半導体層7に、ALD法を用いて表面が平坦な酸化膜6を形成するようにしたことで、当該酸化膜6とSi基板2とを常温において貼り合わせるだけで、加熱処理を行うことなく、これら酸化膜6とSi基板2とを強固に接合でき、かくして一方のInP基板12上に形成されたIII-V族化合物半導体層7を他方のSi基板2に形成できると共に、III-V族化合物半導体層7の結晶構造を損傷させることなく高品質に維持したままMISFET1を簡単に製造することができる。
【００５１】
(4) 実施例
次に上述した製造方法に従ってMISFET1を製造し、当該MISFET1について種々の検証を行った。
【００５２】
(4-1) 半導体基板について
先ず始めに、III-V族化合物半導体層7として、InP基板12の表面にIn0.53Ga0.47AsからなるInGaAs膜を成膜した。次いで、アンモニア水(29 %)に室温にて1分間浸して表面酸化物を除去後、純粋で1分間洗浄し、パーティクルフィルター を通した窒素ガスを吹き付けることにより乾燥した。硫化アンモニウム溶液((NH4)2Sx Sとして0.6〜1.0 %)を用いた表面処理の場合は、室温にて10分間浸して表面を硫化した後に、上記アンモニア水による表面処理の場合と同様に、純水洗浄し乾燥させた。次いで、ALD装置によって、250 ℃、真空度100 Paの条件下、原料たるTMA 2×10-6 molを0.1秒供給し、続けて真空排気3秒、H2Oの供給2秒、真空排気7秒(これら一連が1サイクルとなる)を行って、1サイクルの成長速度0.11 nmでAl2O3からなる酸化膜6をIII-V族化合物半導体層7に成膜した。
【００５３】
次いで、InP基板12とは別にSi基板2を用意し、当該Si基板2と酸化膜6とにArビームを照射した。Arビームの照射条件としては、加速電圧1.5 keV程度、エッチング量をSi基板2側で約4 nm、酸化膜6側で約1 nm以下とし、そのときの真空度5×10-5 Pa以下とした。
【００５４】
このようにして製造したInP基板12上III-V族化合物半導体層7上の酸化膜6について、原子間力顕微鏡(AFM: Atomic Force Microscope)により走査速度(Scan rate)を変えて観察を行った。これにより図3(A)及び(B)に示すような結果が得られた。図3(A)及び(B)に示すように、酸化膜6は、接合面となる表面の凹凸(マイクロラフネス)が極めて微小であり、(およそ0.1-0.2 nm程度) 基板貼り合わせに十分な平坦性が得られていることが確認できた。
【００５５】
また、酸化膜6とIII-V族化合物半導体層7との界面についてTEM (Transmission Electron Microscope)像を撮影したところ、図4に示すような結果が得られた。なお、図4におけるエリアR2は、エリアR1を拡大したものである。図4の結果から、酸化膜6とIII-V族化合物半導体層7との界面は、平坦で、かつ急峻(明確)に形成されていることが確認できた。
【００５６】
次いで、真空中において常温でInP基板12の酸化膜6とSi基板2とを密着させることにより貼り合わせて接合させた。この貼り合わせた酸化膜6とSi基板2との接合強度について調べるため、ダイシングによる接合強度試験を行った。このダイシングによる接合試験では、図5(A)及び(B)に示すような結果が得られた。なお、図5(B)は図5(A)に示した写真の拡大写真であり、これら図5(A)及び(B)から、酸化膜6及びSi基板2の界面では、加熱処理を別段行わなくとも常温での接合で、ダイシングに耐えるほどの強力な接合強度が実現できていることが確認できた。
【００５７】
次いで、HClの溶液を用いてInP基板12を除去してゆき、当該InP基板12が薄くなったら、次にHCl:H3PO4が1:4の割合で含有された溶液を用いて、あるいは濃度を薄くしたHClの溶液を用いて、残りのInP基板12を選択的に除去した。ここで、図6(A)及び(B)は、このようにしてSi基板2上に酸化膜6を介しInGaAs膜たるIII-V族化合物半導体層7が形成された半導体基板20を示している。図6(A)に示すように、III-V族化合物半導体層7は平坦かつ鏡面の表面を実現できていることが確認できた。また、図6(B)に示すTEM像から、酸化膜6及びSi基板2の界面は、平坦で、かつ急峻(明確)に形成されていることが確認できた。さらに、Arビームの照射によるダメージは酸化膜6で止まり、III-V族化合物半導体層7には到達していないことが分かる。また、酸化膜6を介した貼り合わせのため、基板貼り合わせ時のIII-V族化合物半導体層7へのダメージを抑制できていることが確認できた。
【００５８】
このような結果から、ALD法により成膜した酸化膜6によって、InP基板12とSi基板2とを貼り合わせた後、InP基板12を除去することでSi基板2に形成されたInGaAs膜について、その優れた結晶性と、構造的特性が良好に維持されていることが確認できた。
【００５９】
(4-2) MISFETについて
次に、上述した半導体基板20のInGaAs膜(III-V族化合物半導体層7)上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成部及びドレイン形成部のみレジストを除去するようレジストをパターニングした。続いて、抵抗加熱方式の蒸着装置を用いて、低温(〜24 ℃)でAu-Ge合金を形成した後、ソース形成部及びドレイン形成部以外のAu-Ge合金を、レジストと伴にリフトオフし、ソース9及びドレイン10を形成した。
【００６０】
次いで、ソース9及びドレイン10を形成したInGaAs膜上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりレジストをパターニングし、H3PO4:H2O2:H2Oが1:1:7の割合からなる溶液を用いてInGaAs膜をエッチングし、最後に、Si基板2の裏面にAlからなるAlゲート電極3を、抵抗加熱を利用して蒸着させてMISFET1を製造した。なお、酸化膜6を埋め込み層としたInGaAs膜の膜厚dInGaAsは100 nmとし、ソース9及びドレイン10間のInGaAs膜のチャネル長LGは500 μmとし、チャネル層の幅Wは100 μm、酸化膜6の膜厚dAl2O3は22 nmとした。
【００６１】
このようにして製造したMISFET1について、室温時におけるドレイン電圧とドレイン電流の関係を調べた結果、図7に示すような結果が得られた。この結果からドレイン電流電圧の特性として、良好な飽和特性とピンチオフ特性を示し、標準的なドレイン電流電圧特性を示した。
【００６２】
また、図8は、このMISFET1の室温時におけるゲート電圧とドレイン電流との関係を示しており、良好なトランジスタの特性を実現していることが確認できた。ここで、InGaAs膜のキャリア密度NDは1×1015 cm-3であり、In組成はInP基板12に格子整合するように0.53であった。また、動作時と動作停止時の電流オンオフ比Ion/Ioffが105、傾斜値Sが170 mV/decade、そこから求めた界面順位密度Ditはが1×1012 cm-2eV-1であることが確認でき、その結果、III-V族化合物を用いたMISFETとしても十分良好な品質の界面を実現できることが確認できた。
【００６３】
さらに、図9は、室温時におけるこのMISFET1の実効電子移動度と実効電界との関係と、膜厚依存性とについて示している。酸化膜６の膜厚は11 nm、22 nm、44 nmとした。酸化膜の膜厚によらず高い移動度を示しており、比較的強度の強いArビームを利用しても、Al2O3層を保護膜として利用することにより、III-Vチャネル層に損傷を与えず埋め込み酸化膜層を10 nm程度まで薄膜化できた。また、図10は、室温時におけるこのMISFET1の実効電子移動度と実効電界との関係と、温度依存性とについて示している。なお、図9及び図10において、「InGaAs-OI」は、本発明のMISFET1を示し、「Si universal」はSi基板上にnチャネルのMOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor: 金属・酸化膜・半導体電界効果トランジスタ) を作製したSi nMOSFETを示している。この結果から、MISFET1はSi nMOSFETに比べて高い実効電子移動度を有することが分かる。また、最大移動度は、1200 cm2V-1s-1を示しており、室温において実効電界Eeffが0.16 MV/cmのとき、本発明のMISFET1はSi nMOSFETに比べて実効電子移動度が約1.8倍大きくなることが確認できた。また、ALD法による良好なIII-V MIS界面の形成により高電界側でもSi nMOSFETに比べて高い移動度を示している。
【００６４】
図11は、本発明によるMISFET1(図中「ALD-Al2O3」と記載)の室温時における実効電子移動度及び実効電界の関係と、Si nMOSFET(図中「Si universal」と記載)の室温時における実効電子移動度及び実効電界の関係を示している。ここで、図11におけるALD-Al2O3は、Al2O3からなる酸化膜6をBOX(埋め込み酸化膜: Buried Oxide)層とした膜厚100 nm のInGaAs膜(III-V族化合物半導体層7)を有したnチャネルのMISFET1であり、図11から当該MISFET1の特性がSi nMOSFETの特性を上回っていることが確認できた。また、MISFET1では、高電界領域においてもSi nMOSFETを上回る性能を発揮することが分かった。
【００６５】
かくして、高い電子移動度を有するInGaAsチャネルのnMOSFETと、高い正孔移動度を有するGeチャネルのpMOSFETを、Si上に同時に形成した高性能CMOS半導体デバイスを製造できる。これにより、Si CMOSトランジスタを凌駕するデバイスの作製が可能となる。さらに、結晶性の高い貼り合わせ層上に別の結晶を再成長することで、別の電界効果トランジスタを集積化することが可能となる。
【００６６】
(5) 他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明による実施の形態においては、酸化膜6及びSi基板2の各表面にArビームを照射して活性化させた後、基板貼り合わせを行うようにした場合について述べたが、本発明はこれに限らず、酸化膜6又はSi基板2のいずれか一方の表面にだけArビームを照射して一方の表面だけを活性化させて基板貼り合わせを行ったり、或いは酸化膜6及びSi基板2にArビームを照射することなく、基板貼り合わせを行ってもよい。
【００６７】
また、本発明による実施の形態においては、ビームとして、Arビームを適用した場合について述べたが、本発明はこれに限らず、要は酸化膜6及びSi基板2の表面を活性化させることができれば、種々のビームを適用してもよい。
【００６８】
さらに、本発明による実施の形態においては、一部がゲート絶縁層となる絶縁体層として、アモルファス状金属酸化物であるAl2O3からなる酸化膜6を適用した場合について述べたが、本発明はこれに限らず、Al2O3、SiO2、AlN、SiN、SiON、Ta2O5、ZrO2、HfO2のうちいずれか1種、或いはこれらを混合した絶縁体層を適用してもよい。またこれらの中の異なる絶縁体層を複数積層してもよい。なお、HfO2からなる酸化膜を成膜する場合には、Hf[N(CH3)2]4や、Hf[N(C2H5)]4、HfCl4等が原料として用いられ、SiO2からなる酸化膜を成膜する場合には、SiH[N(CH3)2]3等が原料として用いられる。
【００６９】
特に、上述した実施の形態による製造方法を用いた場合には、従来、半導体基板の絶縁体層として用いられていなかったAl2O3、Ta2O5、ZrO2、HfO2及びAlNを、絶縁体層として半導体基板に設けることができる。これにより、このような半導体基板では、Al2O3、Ta2O5、ZrO2、HfO2等のアモルファス状金属酸化物や、AlN等のアモルファス状金属窒化物を、絶縁体層として設けることにより、従来よりも高い実効電子移動度を実現することができる。かくして、電界効果トランジスタや、複数種類の電界効果トランジスタが配置された集積回路に、このような半導体基板を用いることで、従来よりも高い実効電子移動度を実現し得る電界効果トランジスタ及び集積回路を提供することができる。
【００７０】
また、本発明による実施の形態においては、半導体層として、InGaAsからなるIII-V族化合物半導体層を適用した場合について述べたが、本発明はこれに限らず、InPやGaAs等この他種々のIII-V族化合物半導体からなるIII-V族化合物半導体層を適用してもよい。なお、III-V族化合物半導体層をチャネル層として形成する場合にはIII-V族化合物半導体層に応じてエッチング材料を選択する。また、複数のIII-V族化合物半導体層を積層させた積層構造の貼り合わせによるチャネル層形成としてもよく、またチャネル層となる半導体層と、酸化膜層とを何層にも積層させた構造としてもよい。
【００７１】
また、本発明による実施の形態においては、絶縁体層が接する基板として、SiからなるSi基板2を適用した場合について述べたが、本発明はこれに限らず、例えばガラス部材や、プラスチック部材、セラミック部材等その他種々の部材からなる基板を適用したり、種々の部材からなる複数の層が積層された複層構造の基板を適用してもよい。
【００７２】
(5-1) 硫化アンモニウム溶液処理
図1との対応部分に同一符号を付して示す図12において、31は他の実施の形態によるMISFETを示し、III-V族化合物半導体層7の表面を硫化アンモニウム溶液に浸け、S(硫黄)原子を終端させたS処理層32が形成されている点で、上述したMISFET1と相違する。この場合、図13(A)に示すように、InP基板12の表面にInGaAsの結晶をエピタキシャル成長させることによりIII-V族化合物半導体層7を成膜し、このIII-V族化合物半導体層7の表面を硫化アンモニウム溶液に浸すことでS処理層32を形成する。
【００７３】
次いで、図2(A)との対応部分に同一符号を付して示す図13(B)のように、ALD装置(図示せず)を用いて、III-V族化合物半導体層7の表面にあるS処理層32に、所定の厚みの酸化膜(Al2O3)6を成膜する。次いで、図2(B)との対応部分に同一符号を付して示す図13(C)のように、Si基板2が用意され、真空中において、酸化膜6及びSi基板2の表面上にAr(アルゴン)ガスがArビームLとしてそれぞれ照射され得る。これにより酸化膜6及びSi基板2は、それぞれ表面が活性化され得る。
【００７４】
次いで、図2(C)との対応部分と同一符号を付して示す図13(D)のように、酸化膜6及びSi基板2は、SAB法により貼り合わせられた後、図2(D)との対応部分と同一符号を付して示す図13(E)のように、HCl(塩酸)からなる溶液や、或いはHCl:H3PO4(リン酸)が1:4(〜1:1等)の割合で含有された溶液を用いて、III-V族化合物半導体層7の表面からInP基板12を選択的に除去することにより、半導体基板30を形成できる。その後、露出したIII-V族化合物半導体層7にソース9及びドレイン10を形成するとともに、Si基板2の裏面にAlからなるAlゲート電極3を、抵抗加熱を利用して蒸着させることにより、図12に示すようなMISFET1を製造できる。
【００７５】
次に、室温時におけるこのMISFET31の実効電子移動度と実効電界との関係について調べたところ、図14に示すような結果が得られた。なお、ここでは、酸化膜6の膜厚は22 nmとし、S処理層32を形成した以外は図9で用いたMISFET1と製造条件を同じとした。図14では、S処理層32を形成したMISFET31を「w/ S」と示し、S処理層32を有しないMISFET1を「w/o S」と示し、Si nMOSFET(図中「Si universal」)と示した。
【００７６】
図14に示した結果からMISFET31は、室温において実効電界Eeffが0.16 MV/cmのとき、Si nMOSFETに比べて実効電子移動度が約2.8倍大きくなることが分かり、さらにMISFET1と比べても実効電子移動度が向上することが確認できた。
【００７７】
次に、このMISFET31の室温時におけるゲート電圧とドレイン電流との関係について調べたところ、図15に示すような結果が得られた。図15に示した結果からMISFET31は、良好なトランジスタの特性を実現していることが確認できたとともに、S処理層32を形成することによって、バンドプロファイルから想定される理想閾値方向への閾値シフトが観察できた。また、このような図14及び図15の結果から、S処理層32による表面電荷の減少効果が生じることが分かり、その結果、実効電子移動度が向上することが分かった。
【００７８】
(5-2) フロントゲート型のMISFET
上述した実施の形態においては、図2(D)に示した半導体基板20からバックゲート型のMISFET1を製造した場合について述べたが、本発明はこれに限らず、後述する実施の形態も含め、当該半導体基板20,75からフロントゲート型のMISFETを製造することもできる。以下、このフロントゲート型のMISFETについて説明する。
【００７９】
図1との対応部分に同一符号を付して示す図16のように、40は他の実施の形態によるフロントゲート型のMISFETを示し、III-V族化合物半導体層７に例えばSi，S，Seがドープされてドープ層41が形成され、その上にTi(チタン)層42及びAu(金)層43が設けられてソース44及びドレイン45が形成されており、これらソース44及びドレイン45間の領域にあるIII-V族化合物半導体層7がチャネル層となり得る。なお、この実施の形態の場合、III-V族化合物半導体層7の表面を硫化アンモニウム溶液に浸け、S(硫黄)原子を終端させたS処理層46が形成されている。
【００８０】
また、III-V族化合物半導体層７には、その表面のS処理層46上に、第2の絶縁体層としてのAl2O3からなる酸化膜47が形成され、ソース44及びドレイン45間のチャネル層となる領域上に、TaN(窒化タンタル)層48、Ti層49及びAu層50からなるゲート51が形成されている。かくして、MISFET40は、ゲート51にゲート電圧が印加されると共に、ソース44及びドレイン45間にドレイン電圧が印加されることによりソース44からドレイン45へ電流が流れるように構成されている。
【００８１】
実際上、このようなMISFET40は、以下の手順により製造され得る。上述した図2(A)〜(D)に従って半導体基板20を形成した後、図17(A)に示すように、半導体基板20のIII-V族化合物半導体層7の表面にAl2O3からなる酸化膜55を形成して、当該酸化膜55の表面にレジスト56を塗布する。因みに、この際、上述した図2(A)〜(D)に示す工程に従って製造された半導体基板20に替えて、図13(A)〜(E)に示す工程に従って製造された半導体基板30を用いてもよい。
【００８２】
次いで、所定のマスクを用いてレジスト56を露光することで、ソース形成予定部及びドレイン形成予定部のみレジストを除去するようパターニングした後、図17(B)に示すように、酸化膜55におけるソース形成予定部及びドレイン形成予定部上に、イオンインプランテーション処理をすることにより、Si，S，Se(この場合、Si)のキャリア不純物を高濃度で導入し、III-V族化合物半導体層7にソース・ドレイン形成部58を形成する。
【００８３】
次いで、図17(C)に示すように、レジスト56を剥離し、600 ℃で10 secアニール処理してドープ層41を形成した後、図17(D)に示すように、イオンインプランテーション処理によりダメージを受けた酸化膜47を剥離する。次いで、III-V族化合物半導体層7及びドープ層41の表面を硫化アンモニウム溶液に浸け、S(硫黄)原子を終端させたS処理層46を形成する。次いで、S処理層46の表面にAl2O3からなる酸化膜47を形成した後、当該酸化膜47の表面にTaN層48を形成し、さらにTaN層48の表面にレジスト60を塗布する。
【００８４】
次いで、所定のマスクを用いてレジスト60を露光することで、ソース及びドレインとなるドープ層41の所定領域のみレジストを除去するようパターニングした後、エッチング処理することにより、図17(F)に示すように、レジストを除去した領域のTaN層48及び酸化膜47を除去し、図17(F)に示すように、レジスト60を剥離する。
【００８５】
最後に、ソース及びドレインを形成するために、パターニングしたレジストをTaN層48の表面に形成し、当該レジスト上にソース、ドレイン及びゲートとなるTi層49及びAu層50を形成する。次いで、レジストをリフトオフした後、ゲート以外の露出したTaN層48をエッチング処理により取り除くことにより図16に示すようなMISFET40を製造し得る。
【００８６】
そして、このようにして形成したフロントゲート型のMISFET40について、キャパシタ(ゲート‐チャネル間容量)とゲート電圧との関係について調べたところ、図18に示すような結果が得られた。この結果からフロントゲート型のMISFET40でも、良好なトランジスタの特性を実現していることが確認できた。また、このようにして製造したMISFET40について、室温時におけるドレイン電圧とドレイン電流の関係を調べたところ、図19に示すような結果が得られた。この結果からドレイン電流電圧の特性として、良好な飽和特性とピンチオフ特性を示し、標準的なドレイン電流電圧特性を示した。
【００８７】
次に、上述したMISFET40の他に、図13(E)に示す半導体基板30を用い、かつ製造過程でイオンインプランテーション処理を行い、III-V族化合物半導体層7のチャネル層の領域に、Si(ドーズ量2×1014 cm-2、加速電圧30 keV)を注入したMISFET(以下、イオンインプランテーション処理MISFETと呼ぶ)と、これらMISFET40及びイオンインプランテーション処理MISFETと異なり、Si基板2や酸化膜6がなく、III-V族化合物半導体層7だけからなる基板を用いて製造したMISFET(以下、バルク型MISFETと呼ぶ)の3種類を用意した。
【００８８】
そして、これら3種類のMISFET40、イオンインプランテーション処理MISFET、バルク型MISFETについて、それぞれゲート電圧とドレイン電流との関係と、実効電子移動度と実効電界との関係を調べたところ、図20及び図21に示すような結果が得られた。図20は、ゲート電圧とドレイン電流との関係を示し、図21は実効電子移動度と実効電界との関係を示しており、それぞれMISFET40を「i-InGaAs-OI」とし、イオンインプラテーション処理MISFETを「p-InGaAs-OI」とし、バルク型MISFETを「p-InGaAs bulk」として示している。p-InGaAsはZnをNA=3×1016 cm-3 ドーピングしている。
【００８９】
図20からMISFET40及びイオンインプランテーション処理MISFETは、バルク型MISFETと同じように良好なトランジスタの特性を実現していることが確認できた。また、図21からMISFET40及びイオンインプランテーション処理MISFETは、上述した実施の形態によるMISFET1と同様に、高い実効電子移動度を有することが分かる。さらに、このフロントゲート型のMISFET40においては、ダブルゲート構造動作、すなわちバックゲートによりフロントゲート側の電流制御も実現できることが確認できた。
【００９０】
因みに、このフロントゲート型のMISFET40では、上述した「(5-1) 硫化アンモニウム溶液処理」と同様に、III-V族化合物半導体層7の表面を硫化アンモニウム溶液に浸け、S原子を終端させたS処理層32を形成した後に、S処理層32に酸化膜6を成膜した半導体基板30を適用した場合、III-V族化合物半導体層7を極薄化させた構造としたときにも、III-V族化合物半導体層7及び酸化膜47の境界側(フロントゲート側)にIII-V族化合物半導体層7及び酸化膜6の境界側(バックゲート側)からの影響が抑えられることで、その動作時にソース44からドレイン45へ電流が流れ易くなり得る。
【００９１】
なお、本発明による実施の形態においては、一部がゲート絶縁層となる第2の絶縁体層として、Al2O3からなる酸化膜47を適用した場合について述べたが、本発明はこれに限らず、Al2O3、SiO2、AlN、SiN、SiON、Ta2O5、ZrO2、HfO2のうちいずれか1種、或いはこれらを混合した第2の絶縁体層を適用してもよい。またこれらの中の異なる絶縁体層を複数積層してもよい。
【００９２】
(5-3) 他の実施の形態によるMISFETの構成
(5-3-1) MISFETの構成
図1との対応部分に同一符号を付して示す図22において、70は他の実施の形態によるMISFETを示し、Si基板2の他面に形成したAl2O3からなる酸化膜71と、InGaAs(インジウムガリウム砒素)でなるIII-V族化合物半導体層7に形成したAl2O3からなる酸化膜72とを、大気中で常温にて貼り合わせて形成されている点に特徴を有する。
【００９３】
また、このMISFET70では、上述した実施の形態において、基板貼り合わせ前に行っていた貼り合わせ面へのArビーム照射が行われていない点でも、上述した実施の形態とは相違している。
【００９４】
すなわち、このMISFET70では、基板側絶縁体層としての酸化膜71をSi基板2に形成したことで、Arビーム照射による貼り合わせ面の活性化を行わなくても、酸化膜71,72同士を強固に接合できる。これによりMISFET70では、上述した実施の形態において行われていたArビーム照射が不要となり、当該Arビーム照射によりSi基板2にダメージが与えられることを防止し得る。以下、このようなMISFET70の製造方法について説明する。
【００９５】
(5-3-2) MISFETの製造方法
図23(A)に示すように、InP基板12に成膜したIII-V族化合物半導体層7の表面に対し、薄膜の成長を1原子層又は1分子層ずつ行なうALD装置(図示せず)を用いて、所定の厚み(例えば4〜44 nm)を有する酸化膜(Al2O3)72を成膜する。
【００９６】
かかる工程に加えて、この実施の形態では、上述した実施の形態とは異なり、ALD装置を用いて、Si基板2の表面にも所定の厚み(例えば4〜44 nm)を有する酸化膜(Al2O3)71を成膜する。
【００９７】
この場合、ALD装置は、例えば200 ℃、真空度10 mbar以下、原料としてTMA(トリメチルアルミニウム Al(CH3)3)、H2Oを用い、TMA供給量20〜100 sccm の条件下、例えば、TMAを0.25秒供給し、続けて窒素パージと真空排気0.5秒、H2Oの供給0.25秒、窒素パージと真空排気1秒(これら一連が1サイクルとなる)を行って、1サイクルの成長速度0.11 nmでを行う。ここで、III-V族化合物半導体層7及びSi基板2の各表面にAl2O3からなる酸化膜71,72をそれぞれ成膜する。このとき、ALD装置では、TMA供給と、H2O供給とを1サイクルとして交互に行ってゆき、最終的にH2O供給で終了させることにより、III-V族化合物半導体層7及びSi基板2にそれぞれ成膜される酸化膜71,72の各表面を、OH終端化させ得るようになされている。
【００９８】
次いで、図23(B)及び(C)に示すように、Si基板2上の酸化膜71と、InP基板12のIII-V族化合物半導体層7上の酸化膜72は、大気中で常温による貼り合わせを行う直接基板貼り合わせを行うことで、貼り合わせられる。実際には、Si基板2上の酸化膜71と、InP基板12のIII-V族化合物半導体層7上の酸化膜72とを対向させる。その後、真空中において、酸化膜71,72を密着させた状態のまま、熱処理を行うことで接合強度を高め、良質な半導体基板を実現できる。
【００９９】
すなわち、Si基板2上の酸化膜71と、InP基板12のIII-V族化合物半導体層7上の酸化膜72は、ALD装置により1原子層又は1分子層ずつ薄膜の形成がされており、図24(A)に示すように、その表面が平坦化されていることに加え、OH終端された親水性表面となっている。これにより、酸化膜71,72同士の基板貼り合わせでは、図24(B)及び(C)に示すように、熱処理することにより、OH終端された親水性表面において、酸化膜71,72同士が脱水縮合によって強固に接合して一体化し得る。かくして、Si基板2には、表面に酸化膜71,72を介在させてIII-V族化合物半導体層7が形成され得る。
【０１００】
次いで、上述した実施の形態と同様に、HCl(塩酸)からなる溶液や、或いはHCl:H3PO4(リン酸)が1:4(〜1:1等)の割合で含有された溶液を用いて、図23(D)に示すように、III-V族化合物半導体層7の表面からInP基板12を選択的に除去することにより、半導体基板75を形成できる。その後は、上述した実施の形態と同様にして、ソース9、ドレイン10及びAlゲート電極3を形成することで、図22に示すようなMISFET70を製造できる。なお、この実施の形態においては、上述した「(5-1) 硫化アンモニウム溶液処理」を行ってもよく、この場合、上述した実施の形態と同様に、S処理層による表面電荷(表面ダイポール散乱)の減少効果が生じ、実効電子移動度を向上させることができる。
【０１０１】
(5-3-3) 動作及び効果
以上の構成において、このMISFET70では、III-V族化合物半導体層7の表面に酸化膜72を成膜し、かつSi基板2の表面にもALD法により酸化膜71(基板側絶縁体層)を成膜するようにしたことにより、酸化膜71,72の各表面を平坦化できるとともに、OH終端化させることができる。これにより、このMISFET70では、Arビーム照射による貼り合わせ面の活性化を特に行わなくても、酸化膜71,72のOH終端された親水性表面において、酸化膜71,72同士を強固に接合して一体化できる。
【０１０２】
また、このMISFET70では、Arビーム照射が不要となるので、Si基板2の表面に対して当該Arビーム照射によって与えられるダメージを防止できるとともに、バックゲート動作させる際の絶縁体層となる酸化膜71,72(Al2O3)そのものにもArビーム照射によって与えられるダメージを防止でき、当該ダメージの影響が少ない分だけ実効電子移動度を向上させることができる。
【０１０３】
なお、上述した実施の形態においては、酸化膜71,72として、Al2O3を適用した場合について述べたが、本発明はこれに限らず、OH終端可能なSiO2や、Ta2O5、ZrO2、HfO2等その他種々の酸化物からなる酸化膜を適用してもよい。
【０１０４】
(5-3-4) 他の実施の形態による半導体基板に対する各種検証
次に、他の実施の形態による半導体基板75や、MISFET70について、各種検証を行った。先ず初めに、Si基板2を用意し、ALD装置によって、200 ℃、真空度10 mbar以下、原料としてTMA(トリメチルアルミニウム Al(CH3)3)、H2Oを用い、TMA供給量20〜100 sccm の条件下、例えば、TMAを0.25秒供給し、続けて窒素パージと真空排気0.5秒、H2Oの供給0.25秒、窒素パージと真空排気1秒(これら一連が1サイクルとなる)を行って、1サイクルの成長速度0.11 nmとし、H2O供給で終了させて表面がOH終端化されたAl2O3からなる膜厚5.5 nmの酸化膜71を、Si基板2に成膜した。なお、この酸化膜71では、ALDにおいて成膜形成される際、最終的にH2O供給で終了されていることで、表面がOH終端化されている。
【０１０５】
そして、この酸化膜71について、原子間力顕微鏡(AFM)により観察を行ったところ、図25に示すような結果が得られた(ALD装置による上記サイクルを50サイクル実行)。図25に示すように、酸化膜71は、接合面となる表面の凹凸(マイクロラフネス)が極めて微小であり、基板貼り合わせに十分な平坦性が得られていることが確認できた(表面粗さRrms=0.187 nm)。
【０１０６】
次いで、酸化膜71を成膜したSi基板2をもう1つ製造し、これら2つのSi基板2の酸化膜71同士を密着させることにより貼り合わせて、酸化膜71同士を接合させた。このような酸化膜71同士の基板貼り合わせは、特に加熱処理を施すことなく、常温で強固に接合させることができるものの、ここでは、室温での貼り合わせ後に、真空中で熱処理を行うことで、貼り合わせ強度の増強を行った。
【０１０７】
具体的には、室温での貼り合わせ後に、330 ℃で15 minの熱処理を行い、その後、剃刀(ブレード)を基板間の隙間に挿入し、Si基板2の貼り合わせ強度を検証するブレードテストを行った。図26は、2つのSi基板2の酸化膜71同士を貼り合わせ、ブレードテストを行った後の赤外線(IR)画像を示す。図26から、Si基板2のバルク破壊が引き起こされるほどの強力な貼り合わせが実現できていることがわかる。
【０１０８】
次いで、これとは別に、InP基板12の表面にIn0.53Ga0.47AsからなるInGaAs膜(III-V族化合物半導体層7)を成膜した後、上述した「(5-1) 硫化アンモニウム溶液処理」に従って、このIII-V族化合物半導体層7の表面を硫化アンモニウム溶液に浸すことでS処理層を形成した。次いで、ALD装置によって、200 ℃、真空度10 mbar以下、原料たるTMA 20〜100 sccmを0.25秒供給し、続けて窒素パージと真空排気0.5秒、H2Oの供給0.25秒、窒素パージと真空排気1秒(これら一連が1サイクルとなる)を行って、1サイクルの成長速度0.11 nmとし、H2O供給で終了させてOH終端化したAl2O3からなる酸化膜72を、III-V族化合物半導体7に成膜した。
【０１０９】
次いで、Si基板2の酸化膜71と、InP基板12のIII-V族化合物半導体層7上の酸化膜72とを室温での貼り合わせた後、HClの溶液等でInP基板12を除去してゆき、Si基板2上に酸化膜71,72を介してInGaAs膜たるIII-V族化合物半導体層7が形成された半導体基板を製造した。実際にはInGaAs/InPのエッチング犠牲層を用いることにより、10 nm以下の極薄膜III-V-OIチャネル層においても、均一な膜厚が実現できる。次いで、半導体基板のIII-V族化合物半導体層7上に接着部材を固め、この断面TEM像を撮像したところ、図27に示す結果が得られた。図27から、極めて良好なIII-V MOS界面と貼り合わせ界面が実現できていることがわかる。なお、図27において76の「Glue」はTEM観察用の接着部材による層を示し、77の「3 nm Native SiO2」は、Si基板に形成された自然酸化膜を示す。また、図28は、III-V族化合物半導体層７や、酸化膜71,72の成膜条件を変えて各膜厚を変えたときの断面TEM像を示し、この場合でも極めて良好なIII-V MOS界面と貼り合わせ界面が実現できていることがわかる。
【０１１０】
(5-3-5) 他の実施の形態によるMISFETに対する各種検証
次に、ALD装置によって、200 ℃、真空度10 mbar以下の条件下、原料たるTMA 20〜100 sccmを0.25秒供給し、続けて窒素パージと真空排気0.5秒、H2Oの供給0.25秒、窒素パージと真空排気1秒(これら一連が1サイクルとなる)を行って、1サイクルの成長速度0.11 nmとし、H2O供給で終了させてAl2O3からなりOH終端化した酸化膜71を、Si基板2に成膜した。
【０１１１】
次いで、これとは別に用意したInP基板12の表面にInGaAsの結晶をエピタキシャル成長させることによりIII-V族化合物半導体層7を成膜し、このIII-V族化合物半導体層7の表面を硫化アンモニウム溶液に浸すことでS処理層を形成した。次いで、ALD装置によって上記成膜条件と同じ条件で、Al2O3からなりOH終端化した酸化膜72をIII-V族化合物半導体層７の表面に成膜した。
【０１１２】
次いで、酸化膜71,72に対してArビームの照射を行うことなく、酸化膜71,72同士を貼り合わせて接合した。そして、その後のInP基板12の除去する工程や、ソース9及びドレイン10を形成する工程、Si基板2の裏面にAlゲート電極3を形成する工程については、上述した「(4) 実施例」と同様の製造条件に従い、最終的に図22に示すようなMISFETを製造した。
【０１１３】
ここでMISFETとしては、酸化膜71,72が接合して形成された酸化膜の膜厚を11 nm程度とし、III-V族化合物半導体層7の膜厚をそれぞれ100 nm、50 nm、20 nmとした異なる3種類のMISFETを用意した。そして、これら3種類のMISFETについて、トランジスタ動作を実証した。図29は、室温時におけるこのMISFETの実効電子移動度と実効電界との関係と、III-V族化合物半導体層7の膜厚依存性とについて示している。なお、「Si universal」はSi基板上にnチャネルのMOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor: 金属・酸化膜・半導体電界効果トランジスタ)を作製したSi nMOSFETを示している。
【０１１４】
図29から、これらMISFETはともに高い移動度を示しており、「Si universal」に比べて高い実効電子移動度を有することがわかる。また、最大の実効電子移動度は、〜4000 cm2/Vsを示し、「Si universal」に比べて約5倍程度大きな実効電子移動度を実現した。図30には、各MISFETにおける実効電子移動度のピーク移動度と、III-V族化合物半導体層7の膜厚との関係を示す。
【０１１５】
ここで比較例となる図30の「SiO2」とは、Si基板上に熱酸化によりSiO2からなる酸化膜を形成するとともに、一方のIII-V族化合物半導体層7上にECR (Electron Cyclotron Resonance)プラズマによってSiO2からなる酸化膜が形成され、これら酸化膜を貼り合わせることにより形成されたMISFETである。
【０１１６】
図30から、Si基板2の表面にもALD法により酸化膜71を成膜し、かつ一方のIII-V族化合物半導体層7の表面にS処理層を形成したMISFETでは、ECR (Electron Cyclotron Resonance)プラズマにより酸化膜を形成したMISFET(図30の「SiO2」)よりも高い実効電子移動度が実現できていることがわかる。
【０１１７】
以上より、この他の実施の形態の場合、III-V族化合物半導体層７の表面にS処理層を形成し、さらに基板貼り合わせの前に行っていたArビーム照射を行わないことで、Si基板2や、酸化膜71,72、III-V族化合物半導体層7において、Arビーム照射により生じる可能性のあるダメージをなくすことで、一段と実効電子移動度を向上できることが確認できた。
【０１１８】
(5-3-6) ダブルゲート型のMISFET
次に、上述した図23(A)〜(D)に示した工程に従って製造した半導体基板75を用いて、ダブルゲート型のMISFETを製造した。この場合、図16との対応部分に同一符号を付して示す図31のように、80はダブルゲート型のMISFETを示し、その製造過程において、Si基板2の他面に形成したAl2O3からなる酸化膜71と、InGaAs(インジウムガリウム砒素)でなるIII-V族化合物半導体層7に形成したAl2O3からなる酸化膜72とが、貼り合わせ面へのArビーム照射を行わずに、或いはArビーム照射を行い、大気中で常温にて貼り合わせて形成されている。
【０１１９】
また、ダブルゲート型のMISFET80には、ニッケルからなるソース電極42及びドレイン電極43がドープ層41上にそれぞれ形成されており、当該ドープ層41及びソース電極42がソース44として設けられ、ドープ層41及びドレイン電極43がドレイン45として設けられている。また、MISFET80には、ソース44及びドレイン45間のチャネル層となるIII-V族化合物半導体層7の領域上に、酸化膜47を介してニッケルからなるゲート51が形成されている。MISFET80では、このゲート51と対向するようにしてSi基板2の一面に所定厚さのAl(アルミニウム)電極81が配置され、これらSi基板2及びAl電極81がバックバイアス用の電極となり得る。かくして、MISFET80は、第1のゲート電極としてのゲート51にゲート電圧が印加されるとともに、ゲート51に対向したAl電極81にバックバイアスが印加されて基板電圧が調整され、ソース44及びドレイン45間にドレイン電圧が印加されることにより、ソース44からドレイン45へ電流が流れるように構成されている。
【０１２０】
なお、この実施の形態の場合、上述した図23(A)〜(D)に示した製造工程に従って半導体基板75が製造されるが、その過程において、上述した「(5-1) 硫化アンモニウム溶液処理」と同様に、III-V族化合物半導体層7の一面及び他面には硫化アンモニウム溶液によりS原子を終端させたS処理層46が形成されている。これにより、半導体基板75では、III-V族化合物半導体層7の一面側のS処理層46に酸化膜47が形成されるとともに、当該III-V族化合物半導体層7の他面側のS処理層46に酸化膜72が形成される。
【０１２１】
そして、このような半導体基板75を用いて、上述した図17(A)〜(D)に示す製造工程に従ってIII-V族化合物半導体層7上にドープ層41が形成される。次いで、III-V族化合物半導体層7上にAl2O3からなる酸化膜47と、ニッケルからなるNi層とを順に形成した後、これら酸化膜47及びNi層を加工し、ゲート51、ソース電極42及びドレイン電極43を形成する。なお、これらゲート51、ソース電極42及びドレイン電極43の形成については、後述する図36及び図37を用いた製造手法と同じであり、詳細については後に説明する。そして、最後に、Si基板2の一面に第2のゲート電極としてのAl電極81を形成して、図31に示すMISFET80を製造できる。
【０１２２】
このようにして製造したMISFET80について、室温時におけるドレイン電流とゲート電圧の関係を調べたところ、図32及び図33に示す結果が得られた。図32では、バックバイアス用の電極となるAl電極81に-2 Vの電圧を与え、ドレイン電圧を1 Vと、0.05 Vとにしたときのドレイン電流とゲート電圧の関係を示している。図32から、ドレイン電流電圧の特性として、良好な飽和特性を示し、標準的なドレイン電流電圧特性を示すことが確認できた。
【０１２３】
また、図33では、バックバイアス用の電極となるAl電極81に2〜-4 Vの電圧を与え、ドレイン電圧を0.05 Vとしたときのドレイン電流とゲート電圧の関係を示している。なお、図33や、この図33の一部を拡大した図34では、左から右へ向かって下方へ傾斜する矢印を示し、この矢印と交差する線が、矢印上側からバックバイアスを2 V、1 V、0 V、-1 V、-2 V、-3 V、-4 Vとしたときの各測定結果を示している。
【０１２４】
このような図33から、Al電極81に印加するバックバイアスを変化させることにより、ピンチオフ特性を含むドレイン電流電圧特性を変調できることが確認できた。このように、MISFET80では、バックゲートによりフロントゲート側の電流制御も実現できることが確認できた。
【０１２５】
(5-4) 他の実施の形態によるダブルゲート型のMISFET
(5-4-1) ダブルゲート型のMISFETの全体構成
図31との対応部分に同一符号を付して示す図35において、90はダブルゲート型のMISFETを示し、上述したMISFET80とはドープ層41が形成されていない点で構成が相違しており、III-V族化合物半導体層7上にニッケルからなるソース92及びドレイン93が形成されている。
【０１２６】
実際上、このMISFET90は、ソース電極としてのソース92、及びドレイン電極としてのドレイン93の製造過程において、イオンインプランテーション処理及びアニール処理が行われていないことから、イオンインプランテーション処理等を考慮してIII-V族化合物半導体層7を所定以上の膜厚に形成する必要がないため、当該III-V族化合物半導体層7の膜厚を例えば3nm 〜9nm程度に形成でき、全体として薄型化が図られている。
【０１２７】
また、MISFET90は、ソース92及びドレイン93間におけるチャネル層となるIII-V族化合物半導体層7のS処理層46上に、Al2O3からなる酸化膜47が設けられ、第2の絶縁体層としての酸化膜47上にニッケルからなるゲート91が設けられている。MISFET90は、第1のゲート電極としてのゲート91と対向して配置されたSi基板2及びAl電極81がバックバイアス用の電極となり、ゲート91にゲート電圧が印加されるとともに、Al電極81にバックバイアスが印加されて基板電圧が調整され、ソース92及びドレイン93間にドレイン電圧が印加されることにより、ソース92からドレイン93へ電流が流れるように構成されている。
【０１２８】
(5-4-2) ダブルゲート型のMISFETの製造方法
このようなMISFET90は以下のようにして製造され得る。MISFET90の製造に用いる半導体基板75は、上述した図23(A)〜(D)に示した工程に従って製造され、その過程において、上述した「(5-1) 硫化アンモニウム溶液処理」と同様に、III-V族化合物半導体層7の一面及び他面に硫化アンモニウム溶液によりS原子を終端させたS処理層46が形成されている。
【０１２９】
次いで、半導体基板75のIII-V族化合物半導体層7上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりレジストをパターニングし、H3PO4:H2O2:H2Oが1:1:7の割合からなる溶液(その他、H3PO4:H2O2:H2O、H2SO4:H2O2:H2Oからなる溶液等)を用いて、III-V族化合物半導体層をエッチングし、図36(A)に示すように、所定形状のIII-V族化合物半導体層7を備えた半導体基板75を作製する。なお、酸化膜71,72については、図中においてBOX96とする。
【０１３０】
次いで、図36(B)に示すように、所定形状のIII-V族化合物半導体層7上に、ALD装置によってAl2O3からなる酸化膜47を形成した後、図36(C)に示すように、当該酸化膜47上にニッケルからなるNi層95をEB蒸着等によって形成する。次いで、図37(A)に示すように、リフトオフプロセスによって、(あるいはリソグラフィーとエッチングによるプロセスでもよい)、Ni層95を所定形状に加工して酸化膜47上にゲート91を形成した後、図37(B)に示すように、ゲート91周辺の酸化膜47を残し、それ以外の酸化膜47を除去することによりIII-V族化合物半導体層７を外部に露出させる。
【０１３１】
次いで、図37(C)に示すように、ゲート91が形成された酸化膜47を挟んでIII-V族化合物半導体層7上に、リフトオフプロセスによって、(あるいはリソグラフィーとエッチングによるプロセスでもよい)、ニッケルからなるソース92及びドレイン93を形成する。このようにソース92及びドレイン93の製造工程では、イオンインプランテーション処理及びアニール処理を行わずにソース92及びドレイン93が形成されていることから、イオンインプランテーション処理等を考慮してIII-V族化合物半導体層７を所定以上の膜厚まで形成しておく必要がないので、当該III-V族化合物半導体層7の薄膜化を図ることができる。そして、最後にSi基板2の一面にAl電極81が形成されることで、図35に示すMISFET90を製造できる。
【０１３２】
(5-4-3) 検証結果
次に、このようにして製造したダブルゲート型のMISFET90について各種検証を行った。ここでは、上述した製造方法に従ってダブルゲート型のMISFET90を製造したところ、図38(A)に示すように、III-V族化合物半導体層7の膜厚が約9 nmのMISFET90と、図38(B)に示すように、III-V族化合物半導体層7の膜厚が約3.5 nmのMISFET90とを製造することができた。なお、図38(A)及び(B)では、製造過程の際に、Si基板2が自然酸化しSiO2層97が形成されている。このSiO2層97については、上述した図2(B)においてもSi基板2に形成されていてもよく、例えばフッ酸により除去してもよい。
【０１３３】
次いで、これらMISFET90について、ゲート91に電圧を与えフロントゲート動作させたときの室温時におけるドレイン電圧とドレイン電流の関係を調べた。その結果、図39(A)及び(B)に示すような結果が得られた。この結果からドレイン電流電圧の特性として、良好な飽和特性とピンチオフ特性を示し、標準的なドレイン電流電圧特性を示した。
【０１３４】
次に、III-V族化合物半導体層7の膜厚を約9 nmとしたMISFET90について、キャリア密度NDを1×1017 cm-3、1×1018 cm-3、1×1019 cm-3として、ゲート91に電圧を与えフロントゲート動作させたときの室温時におけるゲート電圧とドレイン電流の関係を調べた。その結果、図40(A)、(B)及び(C)のような結果が得られた。因みに、ここでは、キャリア密度NDは、III-V族化合物半導体層７の形成時にSiをドープして調整した。n型InGaAs層の作製にはSiのほかにSなどをドープしてもよい。
【０１３５】
なお、上述と同様に、LGはソース92及びドレイン93間のIII-V族化合物半導体層7(InGaAs膜)のチャネル長を示し、Wはチャネル層の幅を示す。また、ISはソース電流を示し、ゲート電圧とソース電流の関係についても、ゲート電圧とドレイン電流の関係とほぼ同じ結果が得られたことから、説明の便宜上、何れの図面においても、以下、ドレイン電流に着目して検証する。
【０１３６】
ここで、図40(A)に示すように、キャリア密度NDが1×1017 cm-3のときには、動作時と動作停止時の電流オンオフ比Ion/Ioffが105、傾斜値Sが380 mV/decadeであることが確認できた。また、図40(B)に示すように、キャリア密度NDが1×1018 cm-3のときには、電流オンオフ比Ion/Ioffが103、傾斜値Sが430 mV/decadeであることが確認できた。さらに、図40(C)に示すように、キャリア密度NDが1×1019 cm-3のときには、電流オンオフ比Ion/Ioffが103、傾斜値Sが700 mV/decadeであることが確認できた。これら結果から、III-V族化合物半導体層7の膜厚を約9 nmとしたMISFET90について、十分良好なMOS特性を実現できることが確認できた。
【０１３７】
図４１は、III-V族化合物半導体層7の膜厚を約9 nm、キャリア密度NDが1×1017 cm-3としたMISFET90について、バックバイアス用の電極となるAl電極81に-2〜2 Vの電圧を与え、ドレイン電圧を1 Vとしたときのドレイン電流とゲート電圧の関係を示している。なお、図41では、左から右へ向かって下方へ傾斜する矢印を示し、この矢印と交差する線が、矢印上側からバックバイアスを-2 V、-1.5 V、-1 V、-0.5 V、0 V、0.5 V、1 V、1.5 V、2 Vとしたときの各測定結果を示している。
【０１３８】
図41から、Al電極81に印加するバックバイアスを変化させることにより、ピンチオフ特性を含むドレイン電流電圧特性を変調できることが確認できた。このように、MISFET90でも、バックゲートによりフロントゲート側の電流制御も実現できることが確認できた。
【０１３９】
また、III-V族化合物半導体層7の膜厚を約9 nm、キャリア密度NDが1×1019 cm-3としたMISFET90について、ダブルゲート動作時のゲート電圧とドレイン電流の関係を調べたところ、図42(A)に示すような結果が得られた。図42(A)から、キャリア密度NDが1×1019 cm-3である場合でも、電流オンオフ比Ion/Ioffが107という高い値が得られ、また傾斜値Sが220 mV/decadeという低い値が得られることを確認した。このことから、ダブルゲート動作時のMISFET90では電流オンオフ比Ion/Ioffと、傾斜値Sとが著しく改善することが確認できた。
【０１４０】
さらに、III-V族化合物半導体層7の膜厚を約3.5 nm、キャリア密度NDが1×1017 cm-3としたMISFET90について、ダブルゲート動作時のゲート電圧とドレイン電流の関係を調べたところ、図42(B)に示すような結果が得られた。図42(B)から、キャリア密度NDが1×1019 cm-3である場合でも、電流オンオフ比Ion/Ioffが107という高い値が得られ、また傾斜値Sが150 mV/decadeという低い値が得られることを確認した。このことから、ダブルゲート動作時のMISFET90では電流オンオフ比Ion/Ioffと、傾斜値Sとが著しく改善することが確認できた。
【０１４１】
図43(A)及び(B)は、III-V族化合物半導体層7の膜厚を約9 nmとしたMISFET90について、フロントゲート動作、バックゲート動作及びダブルゲート動作での電流オンオフ比Ion/Ioff及び傾斜値Sについて、キャリア密度NDへの依存性についてまとめた。
【０１４２】
電流オンオフ比Ion/Ioff及び傾斜値Sは、ダブルゲート動作のときが最もキャリア密度NDへの依存性が小さいことが分かる。このことは、ソース及びドレイン抵抗を下げるために高いキャリア密度NDとした場合であっても、ダブルゲート動作が優れた電流オンオフ比Ion/Ioff及び傾斜値Sを与えることを示唆している。
【０１４３】
次に、III-V族化合物半導体層7の膜厚を約9 nm、キャリア密度NDが1×1019 cm-3としたMISFET90について、フロントゲート動作及びバックゲート動作においてMOS界面の実効電子移動度μeffと実効電界Eeffとの関係を調べたところ、図44(A)に示すような結果が得られた。この結果から、バックゲートMOS界面での高い実効電子移動度μeffが確認でき、このことからバックゲートMOS界面の品質(平坦度)が、フロントゲートMOS界面の品質(平坦度)より良いことが確認できた。
【０１４４】
次に、III-V族化合物半導体層7の膜厚を約9 nmとしたMISFET90について、キャリア密度NDを1×1017 cm-3、1×1018 cm-3、1×1019 cm-3して、バックゲートMOS界面での実効電子移動度μeffと実効電界Eeffとの関係を調べたところ、図44(B)のような結果が得られた。図44(B)では、最大の実効電子移動度μeffの値(400 cm2/Vs)が、バルクの電子移動度よりも格段に低いことから、他の散乱のメカニズムが存在することを示唆している。次に、実効電子移動度μeff低下の原因を考察するために、バックゲート動作での実効電子移動度μeffと、III-V族化合物半導体層7の膜厚dInGaAsとの関係を調べたところ、図45に示すような結果が得られた。この結果から、III-V族化合物半導体層7の膜厚dInGaAsが20 nm以下となった場合に、実効電子移動度μeffが著しく減少することが確認できた。20 nm以下の膜厚では、キャリア電子がチャネル層の全領域に広がっており、チャネル層のＭＯＳ界面に存在する表面ラフネスおよび表面ポテンシャルゆらぎの影響を受けやすくなることが考えられる。またこの時のしきい値電圧からチャネル層の全領域が空乏化しているものと考えられる。
【０１４５】
ここで、図46は、III-V族化合物半導体層7の膜厚dInGaAsから理論的に算出されたチャネル層の膜厚Tchと、このIII-V族化合物半導体層7の膜厚dInGaAsとの関係と、III-V族化合物半導体層7の膜厚dInGaAsとキャリア面密度NS  (cm-2) との関係について示している。この結果から、III-V族化合物半導体層７の膜厚dInGaAsが20 nm以下までは、理論的に算出されたチャネル層の膜厚Tchとほぼ一致していることが確認できた。III-V族化合物半導体層7の膜厚dInGaAsが厚い場合、チャネル層内の電子分布は、フロントゲート及びバックゲートの電位、及びチャネル内のキャリア（及びドーピング不純物）の分布によって決まるが、チャネル内での電子の有効質量及びチャネル層誘電率で決まる波動関数の拡がり程度もしくはそれよりもdInGaAsが薄い場合、電子の波動関数の拡がりはチャネルであるIII-V族化合物半導体層7の膜厚dInGaAsによって決まるようになる。この場合、電子波動関数の裾部分はチャネル両側のＭＯＳ界面に接触し、界面の影響を受けやすくなる一方、チャネル層におけるキャリア（電子）分布は、チャネル層のほぼ中央付近で最大となる。
【０１４６】
すなわち、チャネル層で最もキャリア(電子)が集まる箇所がチャネル層の膜厚1/2の部分であると考えられている。従って、この結果から、III-V族化合物半導体層7の膜厚dInGaAsが20 nm以下のとき、当該膜厚dInGaAsの1/2の値が、理論値である膜厚Tchとほぼ一致していることから、膜厚dInGaAsが20 nm以下では、キャリアがチャネル層表面に達して表面ラフネスおよび表面ポテンシャルゆらぎの影響を受けやすくなる。
【０１４７】
(5-5) pチャネルのMISFET
(5-5-1) バックゲート型のMISFET
図47において、100はpチャネルのバックゲート型のMISFETを示し、例えば上述した図23(A)〜(D)に示した工程に従って製造された半導体基板75のIII-V族化合物半導体層7上に、Au-Zn合金からなるソース102及びドレイン103が形成され、これらソース102及びドレイン103間の領域にあるIII-V族化合物半導体層7がチャネル層となり得る。
【０１４８】
このMISFET100の製造に用いる半導体基板75は、Si基板2と、Al2O3からなる所定厚さの酸化膜(図中「BOX」と表記)6と、III-V族化合物半導体層７とがSi基板2側からこの順に位置し、Si基板2の一面に所定厚さのAl電極81が配置されている。因みに、このMISFET100は、その製造過程において、上述した「(5-1) 硫化アンモニウム溶液処理」と同様に、酸化膜6と接しているIII-V族化合物半導体層7の表面に、硫化アンモニウム溶液によりＳ原子を終端させたS処理層46が形成されている。
【０１４９】
このようなMISFET100は次のようにして製造され得る。先ず、酸化膜6と接しているIII-V族化合物半導体層7の表面にS処理層46が形成された半導体基板75を用意し、この半導体基板75のIII-V族化合物半導体層7上に、例えば抵抗加熱方式の蒸着装置を用いて、低温(〜24 ℃)でAu-Zn合金(95-5 wt.%)でなるAu-Zn合金層(図示せず)を形成する。
【０１５０】
次いで、Au-Zn合金層上にレジストを塗布し、所定のマスクを用いて当該レジストを露光してパターニングした後、ソース形成部及びドレイン形成部以外のAu-Zn合金層を、レジストと伴にリフトオフし、III-V族化合物半導体層7上にソース102及びドレイン103を形成する。因みに、ソース電極としてのソース102、及びドレイン電極としてのドレイン103の形成は、通常のエッチングバックプロセスでもよく、またこの他種々の蒸着方法を用いてよい。最後にSi基板2の一面にゲート電極としてのAl電極81が形成されることでMISFET100を製造できる。
【０１５１】
(5-5-2) 検証結果
次に、このようにして製造したpチャネルのバックゲート型のMISFET100について各種検証を行った。ここでは、上述した製造方法に従って、III-V族化合物半導体層7の膜厚dInGaAsが約10 nm、キャリア密度NAが1×1019 cm-3のバックゲート型のMISFET100を製造した。なお、キャリア密度NAは、III-V族化合物半導体層7の形成時にZnをドープして調整した。
【０１５２】
そして、このMISFET100について、Al電極81に-1〜-4 Vの電圧を与えたときの室温時におけるドレイン電圧とドレイン電流の関係を調べた。その結果、図48(A)に示すような結果が得られた。この結果からドレイン電流電圧の特性として、良好な飽和特性とピンチオフ特性を示し、標準的なドレイン電流電圧特性を示した。なお、図48(A)は、上から下へ向かう矢印を示し、この矢印と交差する線が、矢印上側から順にバックバイアスを-1 V、-1.5 V、-2 V、-2.5 V、-3 V、-3.5 V、-4 Vとしたときの各測定結果を示している。
【０１５３】
また、このMISFET100について、の室温時におけるゲート電圧とドレイン電流との関係についても調べたところ、図48(B)に示すような結果が得られた。図48(B)から、動作時と動作停止時の電流オンオフ比Ion/Ioffが102であることが確認でき、良好なトランジスタの特性を実現していることが確認できた。
【０１５４】
次に、上述した製造方法に従って、III-V族化合物半導体層7の膜厚dInGaAsが約50 nm、キャリア密度NAが3×1016 cm-3のバックゲート型のMISFET100を製造した。そして、このMISFET100について、Al電極81に-1〜-4 Vの電圧を与えたときの室温時におけるドレイン電圧とドレイン電流の関係を調べた。その結果、図49(A)に示すような結果が得られた。この結果からドレイン電流電圧の特性として、良好な飽和特性とピンチオフ特性を示し、標準的なドレイン電流電圧特性を示した。なお、図49(A)も、矢印と交差する線が、矢印上側から順にバックバイアスを-1 V、-1.5 V、-2 V、-2.5 V、-3 V、-3.5 V、-4 Vとしたときの各測定結果を示している。
【０１５５】
次に、このMISFET100について、室温時におけるゲート電圧とドレイン電流との関係についても調べたところ、図49(B)に示すような結果が得られた。図49(B)から、動作時と動作停止時の電流オンオフ比Ion/Ioffが101であることが確認でき、良好なトランジスタの特性を実現していることが確認できた。
【０１５６】
次に上述した製造方法に従って、III-V族化合物半導体層7の膜厚dInGaAsが約100 nm、キャリア密度NAが1×1016 cm-3のバックゲート型のMISFET100を製造した。そして、このMISFET100について、Al電極81に-1〜-4 Vの電圧を与えたときの室温時におけるドレイン電圧とドレイン電流の関係を調べた。その結果、図50(A)に示すような結果が得られた。この結果からドレイン電流電圧の特性として、良好な飽和特性とピンチオフ特性を示し、標準的なドレイン電流電圧特性を示した。なお、図50(A)も、矢印と交差する線が、矢印上側から順にバックバイアスを-1 V、-1.5 V、-2 V、-2.5 V、-3 V、-3.5 V、-4 Vとしたときの各測定結果を示している。
【０１５７】
次に、このMISFET100について、の室温時におけるゲート電圧とドレイン電流との関係についても調べたところ、図50(B)に示すような結果が得られた。図50(B)から、動作時と動作停止時の電流オンオフ比Ion/Ioffが101であることが確認でき、良好なトランジスタの特性を実現していることが確認できた。
【０１５８】
(5-5-3) 他の実施の形態によるpチャネルのMISFET
図47と対応する部分に同一符号を付した図51において、110はpチャネルのMISFETを示し、上述したMISFET100とはInP層111及びInGaAs層112がMISFET100のIII-V族化合物半導体層7上に設けられている点で相違しており、これらInP層111及びInGaAs層112によってIII-V族化合物半導体層7を覆い、III-V族化合物半導体層7の酸化を防止することで、III-V族化合物半導体層7の表面でキャリアの散乱を抑制することができる。
【０１５９】
このようなMISFET110についても各種検証を行った。ここでは、III-V族化合物半導体層7の膜厚dInGaAsが約50 nm、キャリア密度NAが3×1016 cm-3のMISFET110を製造し、このMISFET110について、上述と同様に、Al電極81に対し-1〜-4 Vの電圧を与えたときの室温時におけるドレイン電圧とドレイン電流の関係を調べた。その結果、図52(A)に示すような結果が得られた。この結果からドレイン電流電圧の特性として、良好な飽和特性とピンチオフ特性を示し、標準的なドレイン電流電圧特性を示した。なお、図52(A)も、矢印と交差する線が、矢印上側から順にバックバイアスを-1 V、-1.5 V、-2 V、-2.5 V、-3 V、-3.5 V、-4 Vとしたときの各測定結果を示している。
【０１６０】
また、このMISFET110について、室温時におけるゲート電圧とドレイン電流との関係についても調べたところ、図52(B)に示すような結果が得られ、この結果から、動作時と動作停止時の電流オンオフ比Ion/Ioffが101であることが確認でき、良好なトランジスタの特性を実現していることが確認できた。
【０１６１】
また、III-V族化合物半導体層7の膜厚dInGaAsが約10 nm、キャリア密度NAが1×1019 cm-3のMISFET110を製造し、上述と同様に、室温時におけるドレイン電圧とドレイン電流の関係を調べた結果、図53(A)に示すように、良好な飽和特性とピンチオフ特性を示し、標準的なドレイン電流電圧特性を示すことが確認できた。なお、図53(A)も、矢印と交差する線が、矢印上側から順にバックバイアスを-1 V、-1.5 V、-2 V、-2.5 V、-3 V、-3.5 V、-4 Vとしたときの各測定結果を示している。
【０１６２】
次に、このMISFET110について、室温時におけるゲート電圧とドレイン電流との関係を調べたところ、図53(B)に示すように、動作時と動作停止時の電流オンオフ比Ion/Ioffが102であることが確認でき、良好なトランジスタの特性を実現していることが確認できた。
【０１６３】
このようにして、III-V族化合物半導体層7としてInGaAsを用い、上述したnチャネルのMISFETと同じ半導体基板75から、ソース・ドレイン電極材料以外、同様のプロセスを用いて、pチャネルのMISFETを形成できた。このことから、同一基板上にnチャネルのMISFET及びpチャネルのMISFETを同時に形成することができ、またそれらnチャネルのMISFET及びpチャネルのMISFETを接続し、相補型回路を形成することが可能である。
【０１６４】
(5-6) 半導体基板における酸化膜
次に、半導体基板を製造する際に、貼り合わせに用いる絶縁体層として、HfO2により形成された酸化膜が、どの程度貼り合わせ強度があるのかについて検証を行った。この場合、ALD装置(図示せず)を用いて、図55に示すように、Si基板121,123の対向させる表面にそれぞれ厚み2〜3 nm程度の酸化膜(HfO2)を成膜して、第1試料基板125aと、第2試料基板125bとを作製した。具体的には、ALD装置によって、350 ℃、真空度10 mbar 以下の条件下、原料たる  Bis (methylcyclopentadienyl) methyoxy methyl hafnium HF CMMM Hf(Me)(MeO)(MeCp)2 を原料温度 85 ℃  にて、供給量を20〜100 sccm で1秒供給し、続けて窒素パージと真空排気パージ1秒、H2O  の供給0.325秒、窒素パージと真空排気パージ0.5秒(これら一連が1サイクルとなる)を30サイクル行って、HfO2からなる酸化膜122,124をSi基板121,123にそれぞれ成膜した。
【０１６５】
次いで、超音波洗浄機((EVG社 EVG301)にて、酸化膜122,124の表面を洗浄した後、常温でSi基板121の酸化膜122と、Si基板123の酸化膜124とを密着させることにより、第1試料基板125a及び第2試料基板125bを貼り合わせて、HfO2からなる酸化膜122,124の貼り合わせた試料基板120を作製した。
【０１６６】
そして、このように作製した試料基板120について赤外線カメラを用いて酸化膜122,124間について観察したところ、図55(A)に示すような結果が得られた。この結果から、試料基板120において、HfO2からなる酸化膜122,124間には、気泡が存在しておらず、互いに密着して接合していることが確認できた。このことから、例えば、上述した半導体基板20,30,75のAl2O3からなる酸化膜6,71,72に替えて、HfO2からなる酸化膜を用いても半導体基板を作製できることが分かる。
【０１６７】
また、これとは別に、図54(B)に示すように、2つのSi基板121,123を用意し、各Si基板121,123上にそれぞれHfO2からなる酸化膜122,124を形成した後、このHfO2からなる酸化膜122,124上に、ALD装置によってAl2O3からなる酸化膜131,132をさらに形成して、第1試料基板135aと第2試料基板135bを作製した。そして、第１試料基板135aのAl2O3からなる酸化膜131と、第2試料基板135bのAl2O3からなる酸化膜132同士を密着させることにより貼り合わせ、その貼り合わせ状態を赤外線カメラで観察した。その結果、図55(B)に示すような結果が得られた。この結果から、試料基板130において、Al2O3からなる酸化膜131,132間には、気泡が存在しておらず、互いに密着して接合していることが確認できた。これにより、HfO2からなる酸化膜122,124を積層しても、Al2O3からなる酸化膜131,132によって第1試料基板135aと第2試料基板135bを接合できることが分かる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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