(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に、第１のゲート絶縁膜を形成する工程と、
前記半導体基板の第２の領域及び第３の領域に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、
前記第１の領域、前記第２の領域及び第３の領域の前記ゲート絶縁膜の上にそれぞれ第１のゲート電極及び第２のゲート電極及び第３のゲート電極を形成する工程と、
前記第１の領域を覆い、且つ前記第２の領域及び前記第３の領域に開口部を有する第１のレジスト膜を形成する工程と、
前記第１のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとし、前記半導体基板に第１導電型の第１の不純物をイオン注入して、前記第２のゲート電極及び前記第３のゲート電極の両側にそれぞれポケット領域を形成する工程と、
前記第１のレジスト膜をマスクとし、前記半導体基板に第２導電型の第２の不純物を前記第１の不純物よりも浅くイオン注入して、前記第２のゲート電極及び前記第３のゲート電極の両側にそれぞれ第１のエクステンション領域及び第１の不純物領域を形成する工程と、
前記第１のレジスト膜を除去した後、前記第２の領域を覆い、且つ前記第１の領域及び前記第３の領域に開口部を有する第２のレジスト膜を形成する工程と、
前記第２のレジスト膜、前記第１のゲート電極及び前記第３のゲート電極をマスクとし、前記半導体基板に第２導電型の第３の不純物を前記第１の不純物よりも浅く且つ前記第２の不純物よりも深くイオン注入して、前記第１のゲート電極及び前記第３のゲート電極の両側にそれぞれ第３のエクステンション領域及び第２の不純物領域を形成する工程と、
前記第２のレジスト膜を除去した後、前記半導体基板に第２導電型の第４の不純物を前記第１の不純物よりも深くイオン注入して、前記第１のゲート電極、第２のゲート電極及び第３のゲート電極の両側にそれぞれソース／ドレイン領域を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の不純物の拡散係数は、前記第３の不純物の拡散係数よりも小さいことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の不純物はホウ素であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の不純物はヒ素であり、前記第３の不純物はリンであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の不純物はヒ素であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第２の不純物及び前記第３の不純物はいずれもホウ素であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ポケット領域を形成する工程では、前記半導体基板の法線方向に対して斜め方向から前記半導体基板に前記第１の不純物をイオン注入することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記第２の不純物領域及び前記第３のエクステンション領域を形成する工程では、前記半導体基板の法線方向に対して斜め方向から前記半導体基板に前記第３の不純物をイオン注入することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の高性能化に伴い、一枚の半導体基板に動作電圧及び動作速度等が異なる複数種類のＭＯＳトランジスタを混載させることがある。
【０００３】
ＭＯＳトランジスタは、チャネル領域、ソース／ドレイン領域、エクステンション領域及びポケット領域などの不純物領域を備える。このうち、チャネル領域は、ソース／ドレイン領域の間の半導体基板に設けられる不純物領域である。このチャネル領域の不純物濃度は、ＭＯＳトランジスタのしきい値電圧に関係する。
【０００４】
また、エクステンション領域はソース／ドレイン領域とチャネル領域との間に設けられた不純物領域であり、ソース／ドレイン領域よりも不純物濃度が低く形成されている。このエクステンション領域により、ソース／ドレイン領域とチャネル領域との間に高電界が集中することを防止でき、ホットキャリアの発生が抑制される。
【０００５】
そして、ポケット領域はゲート電極の下の半導体基板にソース／ドレイン領域とは反対導電型の不純物を導入して形成された不純物領域である。このポケット領域はソース／ドレイン領域間におけるショートチャネル効果を抑制するために設けられる。
【０００６】
これらの不純物領域は、半導体基板に不純物をイオン注入することで個別に形成されるが、前述したように複数種類のＭＯＳトランジスタが混載される製品ではイオン注入の工程数が増大し、製造コストの増加を招いてしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−６８３８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
相互に特性が異なる複数種類のＭＯＳトランジスタを有する半導体装置の製造方法において、工程数を削減でき、製品コストの増加を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
一観点によれば、半導体基板の第１の領域に、第１のゲート絶縁膜を形成する工程と、前記半導体基板の第２の領域及び第３の領域に、前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形成する工程と、前記第１の領域、前記第２の領域及び第３の領域の前記ゲート絶縁膜の上にそれぞれ第１のゲート電極及び第２のゲート電極及び第３のゲート電極を形成する工程と、前記第１の領域を覆い、且つ前記第２の領域及び前記第３の領域に開口部を有する第１のレジスト膜を形成する工程と、前記第１のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとし、前記半導体基板に第１導電型の第１の不純物をイオン注入して、前記第２のゲート電極及び前記第３のゲート電極の両側にそれぞれポケット領域を形成する工程と、前記第１のレジスト膜、前記第２のゲート電極及び前記第３のゲート電極をマスクとし、前記半導体基板に第２導電型の第２の不純物を前記第１の不純物よりも浅くイオン注入して、前記第２のゲート電極及び前記第３のゲート電極の両側にそれぞれ第１のエクステンション領域及び第１の不純物領域を形成する工程と、前記第１のレジスト膜を除去した後、前記第２の領域を覆い、且つ前記第１の領域及び前記第３の領域に開口部を有する第２のレジスト膜を形成する工程と、前記第２のレジスト膜、前記第１のゲート電極及び前記第３のゲート電極をマスクとし、前記半導体基板に第２導電型の第３の不純物を前記第１の不純物よりも浅く且つ前記第２の不純物よりも深くイオン注入して、前記第１のゲート電極及び前記第３のゲート電極の両側にそれぞれ第３のエクステンション領域及び第２の不純物領域を形成する工程と、前記第２のレジスト膜を除去した後、前記半導体基板に第２導電型の第４の不純物を前記第１の不純物よりも深くイオン注入して、前記第１のゲート電極、第２のゲート電極及び第３のゲート電極の両側にそれぞれソース／ドレイン領域を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
上記一観点によれば、第３の領域のポケット領域と、第２の領域のポケット領域とを同一のイオン注入工程で形成する。また、第３の領域のエクステンション領域の一部である第１の不純物領域と、第２の領域のエクステンション領域とを同一のイオン注入工程で形成する。更に、第３の領域のエクステンション領域の一部である第２の不純物領域と、第１の領域のエクステンション領域とを同一のイオン注入工程で形成する。これにより、半導体装置の製造工程数を削減できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施形態に係る半導体装置の製造方法を例示する断面図（その１）である。
【図２】図２は、実施形態に係る半導体装置の製造方法を例示する断面図（その２）である。
【図３】図３は、実施形態に係る半導体装置の製造方法を例示する断面図（その３）である。
【図４】図４は、実施形態に係る半導体装置の製造方法を例示する断面図（その４）である。
【図５】図５は、実施形態に係る半導体装置の製造方法を例示する断面図（その５）である。
【図６】図６は、実施形態に係る半導体装置の製造方法を例示する断面図（その６）である。
【図７】図７は、実施形態に係る半導体装置の製造方法を例示する断面図（その７）である。
【図８】図８は、実施形態に係る半導体装置の製造方法を例示する断面図（その８）である。
【図９】図９は、実施形態に係る半導体装置の製造方法を例示する断面図（その９）である。
【図１０】図１０は、実施形態に係る半導体装置の製造方法を例示する断面図（その１０）である。
【図１１】図１１は、実施形態に係る半導体装置の製造方法を例示する断面図（その１１）である。
【図１２】図１２は、実施形態に係る半導体装置の製造方法を例示する断面図（その１２）である。
【図１３】図１３は、実施形態に係る半導体装置の製造方法を例示する断面図（その１３）である。
【図１４】図１４は、実施例及び比較例の低リークトランジスタのしきい値電圧Ｖｔとゲート長Ｌとの関係を示す図である。
【発明を実施するための形態】
【００１２】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１３】
近年の電子機器の高性能化及び低消費電力化に伴い、半導体装置（半導体チップ）に動作速度が速いトランジスタ（以下、高速トランジスタという）と、リーク電流が少ないトランジスタ（以下、低リークトランジスタという）とが搭載されることが多い。高速トランジスタは、消費電力が比較的大きいものの、動作速度が速いという利点がある。また、低リークトランジスタは、消費電力が極めて少なく、例えば半導体装置の待機状態時に動作する回路（例えば時計用回路等）に用いられる。
【００１４】
これらの高速トランジスタ及び低リークトランジスタは、一般的に１．２Ｖ程度の低い電圧で動作するのに対し、半導体装置に供給される電源電圧は例えば３．３Ｖ又は５Ｖ程度（以下、中電圧という）であることが多い。そのため、半導体装置内の電源回路やインターフェース回路には、中電圧で動作するトランジスタ（以下、中電圧トランジスタ）が搭載される。
【００１５】
上述の高速トランジスタ、低リークトランジスタ及び中電圧トランジスタを半導体装置に混載する場合、それぞれ異なる不純物濃度及び不純物濃度分布を有する不純物領域を形成することが求められる。
【００１６】
例えば、高速トランジスタでは、短チャネル効果を抑制するために、ポケット領域及びエクステンション領域の不純物プロファイルを急峻にすることが好ましい。また、低リークトランジスタでは、エクステンション領域とウェルとの間のｐｎ接合からのリーク電流を抑制するために、ポケット領域及びエクステンション領域の不純物プロファイルを比較的緩やかにすることが好ましい。
【００１７】
更に、中電圧トランジスタでは、チャネル領域及びエクステンション領域の不純物濃度を、高速トランジスタや低リークトランジスタ等と異なる値とすることが求められる。なお、中電圧トランジスタでは、ゲート長が比較的大きいため、通常ポケット領域を設けていない。
【００１８】
上述の高速トランジスタ、低リークトランジスタ及び中電圧トランジスタの各不純物領域をそれぞれ個別のイオン注入工程で形成すると、工程数が増大し、その結果製造コストが増加してしまう。
【００１９】
以下、実施形態について、添付の図面を参照して説明する。
【００２０】
図１〜図１３は、実施形態に係る半導体装置の製造方法を工程順に例示する断面図である。
【００２１】
まず、図１（ａ）のように、半導体基板１としてシリコン基板を用意する。そして、例えば、ＳＴＩ（Shallow Trench Isolation）法により、素子領域を分離する素子分離絶縁膜２を形成する。素子分離絶縁膜２は、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成してもよい。
【００２２】
図１（ａ）において、ＨＳｎはｎ型高速トランジスタを形成するトランジスタ形成領域、ＬＬｎはｎ型低リークトランジスタを形成するトランジスタ形成領域、ＭＶｎはｎ型中電圧トランジスタを形成するトランジスタ形成領域である。また、ＨＳｐはｐ型高速トランジスタを形成するトランジスタ形成領域、ＬＬｐはｐ型低リークトランジスタを形成するトランジスタ形成領域、ＭＶｐはｐ型中電圧トランジスタを形成するトランジスタ形成領域である。
【００２３】
このように、素子分離絶縁膜２により各トランジスタ形成領域ＨＳｎ，ＬＬｎ，ＭＶｎ，ＨＳｐ，ＬＬｐ，ＭＶｐを分離した後に、半導体基板１の表面を熱酸化して、犠牲絶縁膜３を形成する。犠牲絶縁膜３の厚さは、例えば１０ｎｍとする。
【００２４】
次に、図１（ｂ）のように、犠牲絶縁膜３の上にフォトレジスト膜２１を形成し、このフォトレジスト膜２１を露光及び現像処理して、ｎ型トランジスタ形成領域ＨＳｎ，ＬＬｎ，ＭＶｎに対応する部分に犠牲絶縁膜３が露出する開口部を設ける。
【００２５】
そして、フォトレジスト膜２１をマスクとして半導体基板１にｐ型不純物をイオン注入し、ｎ型トランジスタ形成領域ＨＳｎ，ＬＬｎ，ＭＶｎにそれぞれｐウェル５を形成する。ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、加速電圧が１５０ｋｅＶ、ドーズ量が３×１０13ｃｍ-2の条件でイオン注入を行うものとする。その後、フォトレジスト膜２１を除去する。
【００２６】
次に、図２（ａ）のように、犠牲絶縁膜３の上にフォトレジスト膜２２を形成し、このフォトレジスト膜２２を露光及び現像処理して、ｐ型トランジスタ形成領域ＨＳｐ，ＬＬｐ，ＭＶｐに対応する部分に犠牲絶縁膜３が露出する開口部を設ける。
【００２７】
そして、フォトレジスト膜２２をマスクとして半導体基板１にｎ型不純物をイオン注入し、ｐ型トランジスタ形成領域ＨＳｐ，ＬＬｐ，ＭＶｐにそれぞれｎウェル６を形成する。ここでは、ｎ型不純物としてＰ（リン）を使用し、加速電圧が３６０ｋｅＶ、ドーズ量が３×１０13ｃｍ-2の条件でイオン注入を行うものとする。その後、フォトレジスト膜２２を除去する。
【００２８】
次に、図２（ｂ）のように、犠牲絶縁膜３の上にフォトレジスト膜２３を形成し、このフォトレジスト膜２３を露光及び現像処理して、ｎ型高速トランジスタ形成領域ＨＳｎに対応する部分に犠牲絶縁膜３が露出する開口部を設ける。
【００２９】
そして、フォトレジスト膜２３をマスクとしてｎ型高速トランジスタ形成領域ＨＳｎのｐウェル５の上部にｐ型不純物をイオン注入し、チャネル領域４１を形成する。ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、加速電圧が１５ｋｅＶ、ドーズ量が７．２×１０12ｃｍ-2の条件でイオン注入を行うものとする。その後、フォトレジスト膜２３を除去する。
【００３０】
次に、図３（ａ）のように、犠牲絶縁膜３の上にフォトレジスト膜２４を形成し、このフォトレジスト膜２４を露光及び現像処理して、ｎ型低リークトランジスタ形成領域ＬＬｎに対応する部分に犠牲絶縁膜３が露出する開口部を設ける。
【００３１】
そして、フォトレジスト膜２４をマスクとしてｎ型低リークトランジスタ形成領域ＬＬｎのｐウェル５の上部にｐ型不純物をイオン注入し、チャネル領域５１を形成する。ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、加速電圧が１５ｋｅＶ、ドーズ量が１．４×１０13ｃｍ-2の条件でイオン注入を行うものとする。その後、フォトレジスト膜２４を除去する。
【００３２】
次に、図３（ｂ）のように、犠牲絶縁膜３の上にフォトレジスト膜２５を形成し、このフォトレジスト膜２５を露光及び現像処理して、ｎ型中電圧トランジスタ形成領域ＭＶｎに対応する部分に犠牲絶縁膜３が露出する開口部を形成する。
【００３３】
そして、フォトレジスト膜２５をマスクとしてｎ型中電圧トランジスタ形成領域ＭＶｎのｐウェル５の上部にｐ型不純物をイオン注入し、チャネル領域６１を形成する。ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、加速電圧が１５ｋｅＶ、ドーズ量が２．３×１０12ｃｍ-2の条件でイオン注入を行うものとする。その後、フォトレジスト膜２５を除去する。
【００３４】
次に、図４（ａ）のように、犠牲絶縁膜３の上にフォトレジスト膜２６を形成し、このフォトレジスト膜２６を露光及び現像処理して、ｐ型高速トランジスタ形成領域ＨＳｐに対応する部分に犠牲絶縁膜３が露出する開口部を設ける。
【００３５】
そして、フォトレジスト膜２６をマスクとしてｐ型高速トランジスタ形成領域ＨＳｐのｎウェル６の上部にｎ型不純物をイオン注入し、チャネル領域７１を形成する。ここでは、ｎ型不純物としてＰ（リン）を使用し、加速電圧が６５ｋｅＶ、ドーズ量が２．９×１０12ｃｍ-2の条件でイオン注入を行うものとする。その後、フォトレジスト膜２６を除去する。
【００３６】
次に、図４（ｂ）のように、犠牲絶縁膜３の上にフォトレジスト膜２７を形成し、このフォトレジスト膜２７を露光及び現像処理して、ｐ型低リークトランジスタ形成領域ＬＬｐに対応する部分に犠牲絶縁膜３が露出する開口部を設ける。
【００３７】
そして、フォトレジスト膜２７をマスクとしてｐ型低リークトランジスタ形成領域ＬＬｐのｎウェル６の上部にｎ型不純物をイオン注入し、チャネル領域８１を形成する。ここでは、ｎ型不純物としてＰ（リン）を使用し、加速電圧が６５ｋｅＶ、ドーズ量が７．３×１０12ｃｍ-2の条件でイオン注入を行うものとする。その後、フォトレジスト膜２７を除去する。
【００３８】
次に、図５（ａ）のように、犠牲絶縁膜３の上にフォトレジスト膜２８を形成し、このフォトレジスト膜２８を露光及び現像処理して、ｐ型中電圧トランジスタ形成領域ＭＶｐに対応する部分に犠牲絶縁膜３が露出する開口部を設ける。
【００３９】
そして、フォトレジスト膜２８をマスクとしてｐ型中電圧トランジスタ形成領域ＭＶｐのｎウェル６の上部にｐ型不純物をイオン注入し、チャネル領域９１を形成する。ここでは、ｎ型不純物としてＰ（リン）を使用し、加速電圧が１２５ｋｅＶ、ドーズ量が３．２×１０12ｃｍ-2の条件でイオン注入を行うものとする。その後、フォトレジスト膜２８を除去する。
【００４０】
チャネル領域４１，５１，６１，７１，８１，９１の不純物濃度は、トランジスタ形成領域ＨＳｎ，ＬＬｎ，ＭＶｎ，ＨＳｐ，ＬＬｐ，ＭＶｐに形成されるトランジスタのしきい値電圧に関係する。チャネル領域４１，５１，６１，７１，８１，９１を形成する工程の順番は上述の説明の順番に限定されるものではなく、任意の順番で行うことができる。
【００４１】
次に、図５（ｂ）のように、犠牲絶縁膜３を除去して、半導体基板１の清浄面を露出させる。犠牲絶縁膜３の除去は、例えばフッ酸溶液を用いたウエットエッチングにより行う。
【００４２】
次に、図６（ａ）のように、半導体基板１の表面を熱酸化して、トランジスタ形成領域ＨＳｎ，ＬＬｎ，ＭＶｎ，ＨＳｐ，ＬＬｐ，ＭＶｐにそれぞれゲート絶縁膜７を形成する。この熱酸化は、例えば酸素雰囲気中で基板温度が約８００℃の条件で行う。ゲート絶縁膜７の厚さは、例えば６ｎｍとする。
【００４３】
次に、図６（ｂ）のように、半導体基板１の上側全面にフォトレジスト膜２９を形成する。その後、このフォトレジスト膜２９を露光及び現像処理して、高速トランジスタ形成領域ＨＳｎ，ＨＳｐ及び低リークトランジスタ形成領域ＬＬｎ，ＬＬｐに対応する部分に、ゲート絶縁膜７が露出する開口部を設ける。
【００４４】
次に、フォトレジスト膜２９をマスクにしてウエットエッチングを実施し、高速トランジスタ形成領域ＨＳｎ，ＨＳｐ及び低リークトランジスタ形成領域ＬＬｎ，ＬＬｐのゲート絶縁膜７を除去する。ゲート絶縁膜７の除去は、例えばフッ酸溶液をエッチング液とするウエットエッチングにより行なう。その後、フォトレジスト膜２９を除去する。
【００４５】
次に、図７（ａ）のように、半導体基板１の表面を熱酸化することにより、高速トランジスタ形成領域ＨＳｎ，ＨＳｐ及び低リークトランジスタ形成領域ＬＬｎ，ＬＬｐにゲート絶縁膜８を形成する。
【００４６】
トランジスタ形成領域ＨＳｎ，ＨＳｐ及びトランジスタ形成領域ＬＬｎ，ＬＬｐに形成される高速トランジスタ及び低リークトランジスタは、トランジスタ形成領域ＭＶｎ，ＭＶｐに形成される中電圧トランジスタよりも低い電圧で動作する。そのため、ゲート絶縁膜８の厚さは、ゲート絶縁膜７よりも薄くすることが重要である。ここでは、ゲート絶縁膜８の厚さを約１．８ｎｍとする。
【００４７】
次いで、図７（ｂ）の断面構造を得るまでの工程について説明する。
【００４８】
まず、ゲート絶縁膜７及びゲート絶縁膜８の上に導電膜９を形成する。ここでは、導電膜９としてＣＶＤ（Chemical Vapor Deposition）法により形成されたポリシリコン膜を使用し、その厚さは１０５ｎｍ程度とする。
【００４９】
次に、導電膜９の上にフォトレジスト膜３０を形成し、このフォトレジスト膜３０を露光及び現像処理して、所定のパターン（ゲート電極形状）とする。そして、このフォトレジスト膜３０をマスクとして導電膜９をドライエッチングし、ゲート電極９ａ，９ｂ，９ｃを形成する。ここで、ゲート電極９ａは高速トランジスタ形成領域ＨＳｎ，ＨＳｐのゲート電極、ゲート電極９ｂは低リークトランジスタ形成領域ＬＬｎ，ＬＬｐのゲート電極、ゲート電極９ｃは中電圧トランジスタ形成領域ＭＶｎ，ＭＶｐのゲート電極である。
【００５０】
ゲート電極の長さ（ゲート長）は、動作電圧が高いトランジスタほど長くするのが好ましい。本実施形態では、中電圧トランジスタ形成領域ＭＶｎ，ＭＶｐのゲート電極９ｃの長さを約３５０ｎｍとする。
【００５１】
一方、高速動作が重視されるトランジスタのゲート電極の長さは短くすることが好ましい。本実施形態では、高速トランジスタ形成領域ＨＳｎ，ＨＳｐのゲート電極９ａの長さを約６０ｎｍとする。また、低リークトランジスタ形成領域ＬＬｎ，ＬＬｐのゲート電極９ｂの長さを約８５ｎｍとする。
【００５２】
このようにして、高速トランジスタ形成領域ＨＳｎ，ＨＳｐ、低リークトランジスタ形成領域ＬＬｎ，ＬＬｐ及び中電圧トランジスタ形成領域ＭＶｎ，ＭＶｐにゲート電極９ａ，９ｂ，９ｃを形成した後、フォトレジスト膜３０を除去する。
【００５３】
次に、図８（ａ）のように、半導体基板１の上側全面にフォトレジスト膜３１を形成する。そして、このフォトレジスト膜３１を露光及び現像処理して、ｎ型高速トランジスタ形成領域ＨＳｎ及びｎ型低リークトランジスタ形成領域ＬＬｎに対応する部分に開口部を設け、トランジスタ形成領域Ｈｓｎ，ＬＬｎのゲート電極９ａ，９ｂを露出させる。
【００５４】
その後、フォトレジスト膜３１及びゲート電極９ａ，９ｂをマスクとして、ｎ型高速トランジスタ形成領域ＨＳｎ及びｎ型低リークトランジスタ形成領域ＬＬｎのｐウェル５の上部にｐ型不純物をイオン注入する。このイオン注入により、ｎ型高速トランジスタ形成領域ＨＳｎにｐ型ポケット領域４２が形成され、ｎ型低リークトランジスタ形成領域ＬＬｎにｐ型ポケット領域５２が形成される。
【００５５】
このイオン注入は、例えばｐ型不純物としてＢ（ホウ素）を用い、半導体基板１を９０°づつ回転させながら４回に分けて行う。各回のイオン注入の条件は、例えば加速エネルギーが７ｋｅＶ、ドーズ量が９×１０12ｃｍ-2、チルト角θが２８°とする。なお、チルト角θは、半導体基板１の表面に垂直な方向とイオンの注入方向とのなす角である。
【００５６】
このように半導体基板１０の表面に対し斜め方向からイオン注入を行うことにより、ｐ型ポケット領域４２，５２はゲート電極９ａ，９ｂの縁部の下にも広がる。その結果、ゲート電極９ａ，９ｂの下のチャネル領域のｐ型不純物の濃度が上昇し、短チャネル効果を抑制することができる。
【００５７】
この工程でｐ型不純物として用いるＢ（ホウ素）は、Ｉｎ（インジウム）等の他のｐ型不純物よりも半導体基板中での拡散係数が大きい。このため、トランジスタの製造途中に加わる熱によりＢが半導体基板内を拡散して、比較的緩やかな不純物プロファイルを形成する。これにより、トランジスタ形成領域ＬＬｎに形成される低リークトランジスタのエクステンション領域とチャネル領域との間のｐｎ接合部の接合リークを抑制することができる。
【００５８】
なお、ポケット領域４２をＢ（ホウ素）のイオン注入で形成すると、Ｉｎ（インジウム）等を用いる場合に比べてｎ型高速トランジスタの短チャネル効果が発生しやすくなることが懸念される。しかし、本願発明者らが調査を行った結果、Ｉｎに替えてＢを用いても、ｎ型高速トランジスタの電気特性（しきい値電圧）は殆ど変化しないことが確認されている。
【００５９】
次に、図８（ｂ）のように、フォトレジスト膜３１及びゲート電極９ａ，９ｂを引き続きマスクとして使用し、ｎ型高速トランジスタ形成領域ＨＳｎ及びｎ型低リークトランジスタ形成領域ＬＬｎのｐウェル５にｎ型不純物をイオン注入する。このイオン注入は、例えば半導体基板１を９０°づつ回転させながら４回に分けて行う。ここでは、ｎ型不純物としてＡｓ（ヒ素）を使用するものとする。各回のイオン注入条件は、例えば加速エネルギーが１ｋｅＶ、ドーズ量が２．７×１０14ｃｍ-2、チルト角θが０°とする。
【００６０】
このイオン注入により、ｎ型高速トランジスタ形成領域ＨＳｎには、ｎ型エクステンション領域４３が、ｐ型ポケット領域４２よりも浅く形成される。また、ｎ型低リークトランジスタ形成領域ＬＬｎには、第１のｎ型不純物領域５３が、ｐ型ポケット領域５２よりも浅く形成される。
【００６１】
この工程でｎ型不純物として使用するＡｓ（ヒ素）は、Ｐ（リン）よりも拡散係数が小さい。このため、トランジスタの製造途中に加わる熱によるｎ型不純物（Ａｓ）の半導体基板１内の移動が抑制され、ｎ型エクステンション領域４３内の不純物プロファイルが崩れることが防止される。これにより、ゲート長が短いｎ型高速トランジスタの短チャネル効果を抑制できる。
【００６２】
このようにして、ｎ型エクステンション領域４３及び第１のｎ型不純物領域５３を形成した後、フォトレジスト膜３１を除去する。
【００６３】
次に、図９（ａ）のように、半導体基板１の上側全面にフォトレジスト膜３２を形成する。そして、このフォトレジスト膜３２を露光及び現像処理して、ｎ型低リークトランジスタ形成領域ＬＬｎ及びｎ型中電圧トランジスタ形成領域ＭＶｎに対応する部分に開口部を設け、トランジスタ形成領域ＬＬｎ，ＭＶｎのゲート電極９ｂ，９ｃを露出させる。
【００６４】
次いで、フォトレジスト膜３２及びゲート電極９ｂ，９ｃをマスクとして、ｎ型低リークトランジスタ形成領域ＬＬｎ及びｎ型中電圧トランジスタ形成領域ＭＶｐのＰウェル５の上部にｎ型不純物をイオン注入する。ここでは、ｎ型不純物としてＰ（リン）を使用し、半導体基板１を９０°づつ回転させながらイオン注入を４回に分けて行うものとする。各回のイオン注入条件は、例えば加速エネルギーが３５ｋｅＶ、ドーズ量が３．０×１０12ｃｍ-2、チルト角θが２８°とする。
【００６５】
このイオン注入により、ｎ型低リークトランジスタ形成領域ＬＬｎに第２のｎ型不純物領域５４が、第１のｎ型不純物領域５３よりも深く、且つｐ型ポケット領域５２よりも浅く形成される。そして、第１のｎ型不純物領域５３及び第２のｎ型不純物領域５４よりなるｎ型エクステンション領域５５が完成する。また、ｎ型中電圧トランジスタ形成領域ＭＶｎに、ｎ型エクステンション領域６４が形成される。
【００６６】
この工程でｎ型不純物として用いるＰ（リン）は、Ａｓ（ヒ素）よりも拡散係数が大きい。そのため、トランジスタの製造途中に加わる熱によりｎ型不純物（Ｐ）が半導体基板１内を大きく移動して、第２のｎ型エクステンション領域５５の不純物プロファイルが緩やかになる。これにより、第２のｎ型エクステンション領域５５とｐウェル５との間に電圧が印加されたときに、これらの間のｐｎ接合部の電位変化が緩やかとなって当該ｐｎ接合部の耐圧が高められる。
【００６７】
上述の工程でエクステンション領域５５，６４を形成した後、フォトレジスト膜３２を除去する。
【００６８】
次に、図９（ｂ）のように、半導体基板１の上側全面にフォトレジスト膜３３を形成する。そして、このフォトレジスト膜３３を露光及び現像処理して、ｐ型高速トランジスタ形成領域ＨＳｐ及びｐ型低リークトランジスタ形成領域ＬＬｐに対応する部分に開口部を設け、トランジスタ形成領域ＨＳｐ，ＬＬｐのゲート電極９ａ，９ｂを露出させる。
【００６９】
そして、フォトレジスト膜３３及びゲート電極９ａ，９ｂをマスクとして、ｐ型高速トランジスタ形成領域ＨＳｐ及びｐ型低リークトランジスタ形成領域ＬＬｐのｎウェル６の上部にｎ型不純物をイオン注入する。これにより、ｐ型高速トランジスタ形成領域ＨＳｐにｎ型ポケット領域７２が形成され、低リークトランジスタ形成領域ＬＬｐにｎ型ポケット領域８２が形成される。ここでは、ｎ型不純物としてＡｓ（ヒ素）を使用し、半導体基板１を９０°づつ回転させながら４回に分けてイオン注入を行うものとする。各回のイオン注入条件は、例えば加速エネルギーが６０ｋｅＶ、ドーズ量が５．２×１０12ｃｍ-2、チルト角θが２８°とする。
【００７０】
次いで、図１０（ａ）のように、フォトレジスト膜３３及びゲート電極９ａ，９ｂを引き続きマスクとして使用し、ｐ型高速トランジスタ形成領域ＨＳｐ及びｐ型低リークトランジスタ形成領域ＬＬｐのｎウェル６の上部にｐ型不純物をイオン注入する。ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、半導体基板１を９０°づつ回転させながら４回に分けてイオン注入を行うものとする。各回のイオン注入条件は、例えば加速エネルギーが０．３ｋｅＶ、ドーズ量が１．０×１０14ｃｍ-2、チルト角θが０°とする。
【００７１】
このイオン注入により、ｐ型高速トランジスタ形成領域ＨＳｐにはｐ型エクステンション領域７３が、ｎ型ポケット領域７２よりも浅く形成される。また、ｐ型低リークトランジスタ形成領域ＬＬｐには第１のｐ型不純物領域８３が、ｎ型ポケット領域８２よりも浅く形成される。
【００７２】
上述の工程でｐ型エクステンション領域３２及び第１のｐ型不純物領域８３を形成した後、フォトレジスト膜３３を除去する。
【００７３】
次に、図１０（ｂ）のように、半導体基板１の上側全面にフォトレジスト膜３４を形成する。そして、このフォトレジスト膜３４を露光及び現像処理して、ｐ型低リークトランジスタ形成領域ＬＬｐ及びｐ型中電圧トランジスタ形成領域ＭＶｐに対応する部分に開口部を設け、トランジスタ形成領域ＬＬｐ，ＭＶｐのゲート電極９ｂ，９ｃを露出させる。
【００７４】
次に、フォトレジスト膜３４及びゲート電極９ｂ，９ｃをマスクとしてｐ型低リークトランジスタ形成領域ＬＬｐ及びｐ型中電圧トランジスタ形成領域ＭＶｐのｎウェル６の上部にｐ型不純物をイオン注入する。ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、例えば加速エネルギーが３ｋｅＶ、ドーズ量が２．０×１０13ｃｍ-2、チルト角θが０°の条件でイオン注入を行うものとする。
【００７５】
このイオン注入により、ｐ型低リークトランジスタ形成領域ＬＬｐに第２のｐ型不純物領域８４が、第１のｐ型不純物領域８３よりも深く、且つｎ型ポケット領域８２よりも浅く形成される。そして、第１のｐ型不純物領域８３及び第２のｐ型不純物領域８４よりなるｐ型エクステンション領域８５が完成する。また、ｐ型中電圧トランジスタ形成領域ＭＶｐに、ｐ型エクステンション領域９４が形成される。
【００７６】
なお、ｐ型エクステンション領域８５に注入されたＢ（ホウ素）は、トランジスタの製造途中に加わる熱により拡散して比較的な緩やかな不純物プロファイルを形成する。そのため、低リークトランジスタ形成領域ＬＬｐに形成されるトランジスタのリーク電流は少なくなる。
【００７７】
上述の工程で、ｐ型エクステンション領域８５，９４を形成した後、フォトレジスト膜３４を除去する。
【００７８】
次に、例えばＣＶＤ法により、半導体基板１の上側全面に酸化シリコン膜を約７０ｎｍの厚さに形成し、この絶縁膜をエッチバックして、図１１（ａ）のようにゲート電極９ａ，９ｂ，９ｃの両側にそれぞれサイドウォール１０を形成する。
【００７９】
次に、図１１（ｂ）のように、半導体基板１の上側全面にフォトレジスト膜３５を形成し、このフォトレジスト膜３５を露光及び現像処理して、ｎ型トランジスタ形成領域ＨＳｎ，ＬＬｎ，ＭＶｎに対応する部分に開口部を設ける。
【００８０】
そして、フォトレジスト膜３５、ゲート電極９ａ，９ｂ，９ｃ及びサイドウォール１０をマスクとしてｎ型トランジスタ形成領域ＨＳｎ，ＬＬｎ，ＭＶｎのｐウェル５の上部にｎ型不純物をイオン注入する。これにより、ｎ型高速トランジスタ形成領域ＨＳｎにソース／ドレイン領域４６が形成され、ｎ型低リークトランジスタ形成領域ＬＬｎにソース／ドレイン領域５６が形成され、ｎ型中電圧トランジスタ形成領域ＭＶｎにソース／ドレイン領域６６が形成される。ここでは、ｎ型不純物としてＰ（リン）を使用し、２回に分けてイオン注入を行うものとする。１回目のイオン注入は、例えば加速電圧が１５ｋｅＶ、ドーズ量が５．０×１０13ｃｍ-2、チルト角θが０°の条件で行い、２回目のイオン注入は、例えば加速電圧が８ｋｅＶ、ドーズ量が１．２×１０16ｃｍ-2、チルト角θが０°の条件で行う。
【００８１】
このイオン注入の後、フォトレジスト膜３５を除去する。
【００８２】
次に、図１２（ａ）のように、半導体基板１の上側全面にフォトレジスト膜３６を形成し、このフォトレジスト膜３６を露光及び現像処理して、ｐ型トランジスタ形成領域ＨＳｐ，ＬＬｐ，ＭＶｐに対応する部分に開口部を設ける。
【００８３】
その後、フォトレジスト膜３６、ゲート電極９ａ，９ｂ，９ｃ及びサイドウォール１０をマスクとしてｐ型トランジスタ形成領域ＨＳｐ，ＬＬｐ，ＭＶｐのｎウェル６の上部にｐ型不純物をイオン注入する。これにより、ｐ型高速トランジスタ形成領域ＨＳｐにソース／ドレイン領域７６が形成され、ｐ型低リークトランジスタ形成領域ＬＬｐにソース／ドレイン領域８６が形成され、中電圧トランジスタ形成領域ＭＶｐにソース／ドレイン領域９６が形成される。ここでは、ｐ型不純物としてＢ（ホウ素）を使用し、２回に分けてイオン注入を行うものとする。１回目のイオン注入は、例えば加速電圧が８ｋｅＶ、ドーズ量が１．０×１０13ｃｍ-2、チルト角θが０°の条件で行い、２回目のイオン注入は、例えば加速電圧が４ｋｅＶ、ドーズ量が６．０×１０15ｃｍ-2、チルト角θが０°の条件で行う。
【００８４】
このイオン注入の後、フォトレジスト膜３６を除去する。
【００８５】
次いで、例えばスパッタ法により、半導体基板１の上側全面にＣｏ（コバルト）等の高融点金属の膜を形成する。その後、所定の温度（例えば６３０℃）で熱処理して高融点金属と半導体基板１及びゲート電極９ａ，９ｂ，９ｃ中のシリコンとを反応させる。その後、未反応の高融点金属をウエットエッチングにより除去する。このようにして、図１２（ｂ）のように、ソース／ドレイン領域４６，５６，６６，７６，８６，９６及びゲート電極９ａ，９ｂ，９ｃの上にシリサイド膜１１が形成される。
【００８６】
このようにして、トランジスタ形成領域ＨＳｎにｎ型高速トランジスタＴｒHSNが形成され、トランジスタ形成領域ＬＬｎにｎ型低リークトランジスタＴｒLLNが形成され、トランジスタ形成領域ＭＶｎにｎ型中電圧トランジスタＴｒMVNが形成される。また、トランジスタ形成領域ＨＳｐにｐ型高速トランジスタＴｒHSPが形成され、トランジスタ形成領域ＬＬｐにｐ型低リークトランジスタＴｒLLPが形成され、トランジスタ形成領域ＭＶｐにｐ型中電圧トランジスタＴｒMVPが形成される。
【００８７】
次に、図１３（ａ）のように、半導体基板１の上側全面に第１の層間絶縁膜１２を形成する。第１の層間絶縁膜１２は、例えばＣＶＤ法により酸化シリコンを堆積させて形成する。その後、ＣＭＰ（Chemical Mechanical Polishing）法により第１の層間絶縁膜１２の上面を研磨して平坦化する。平坦化後の第１の層間絶縁膜１２の厚さは、例えば２７０ｎｍ程度である。
【００８８】
次いで、図１３（ｂ）のように、フォトリソグラフィ法及びエッチング法を使用して第１の層間絶縁膜１２の上面からソース／ドレイン領域４６，５６，６６，７６，８６，９６に到達するコンタクトホール１２ａを形成する。その後、半導体基板１の上側全面にグルー膜を形成し、コンタクトホール１２ａの内面と第１の層間絶縁膜１２の上面とをグルー膜で覆う。グルー膜は、例えばチタン膜と窒化チタン膜とをこの順に積層したものであり、スパッタ法により形成することができる。
【００８９】
次に、ＣＶＤ法により半導体基板１の上側にタングステン（Ｗ）を堆積させてコンタクトホール１２ａ内にタングステンを埋め込む。その後、第１の層間絶縁膜１２の上の余分なグルー膜とタングステンとをＣＭＰ法で除去する。コンタクトホール１２ａ内に残ったタングステンは導電性プラグ１３となる。
【００９０】
次に、例えばＣＶＤ法により、第１の層間絶縁膜１２及び導電性プラグ１３の上に酸化シリコンを堆積させて、第２の層間絶縁膜１４を形成する。
【００９１】
次いで、フォトリソグラフィ法及びエッチング法を使用して第２の層間絶縁膜１４に所定のパターン（配線パターン）で開口部１４ａを形成する。その後、開口部１４ａ内に銅（Ｃｕ）等の金属を埋め込んで金属配線１５を形成する。このようにして、本実施形態に係る半導体装置が完成する。
【００９２】
本実施形態では、図８（ａ）〜図１０（ｂ）を参照して説明したように、低リークトランジスタ形成領域ＬＬｎのポケット領域５２と、高速トランジスタ形成領域ＨＳｎのポケット領域４１とを同一のイオン注入工程で形成する。また、低リークトランジスタ形成領域ＬＬｎのエクステンション領域５５の一部である第１の不純物領域５３と、高速トランジスタ形成領域ＨＳｎのエクステンション領域４３とを同一のイオン注入工程で形成する。更に、低リークトランジスタ形成領域ＬＬｎのエクステンション領域５５の一部である第２の不純物領域５４と、中電圧トランジスタ形成領域ＭＶｎのエクステンション領域６４とを同一のイオン注入工程で形成する。
【００９３】
このように、低リークトランジスタ形成領域ＬＬｎのポケット領域５２及びエクステンション領域５５のイオン注入工程を、トランジスタ形成領域ＨＳｎ，ＭＶｎのイオン注入工程と共通化しているので、製造工程数が削減される。
【００９４】
また、ｐ型トランジスタ形成領域ＨＳｐ，ＬＬｐ，ＭＶｐについても、低リークトランジスタ形成領域ＬＬｐのポケット領域８２及びエクステンション領域８５のイオン注入工程を、トランジスタ形成領域ＨＳｐ，ＭＶｐのイオン注入工程と共通化しているので、製造工程数が削減される。
【００９５】
次に、本実施形態により形成したｎ型低リークトランジスタ（以下、実施例という）のしきい値電圧Ｖｔとゲート長Ｌとの関係（ロールオフ特性）を調べた結果について、比較例のｎ型低リークトランジスタと比較して説明する。
【００９６】
なお、比較例のｎ型低リークトランジスタの基本構造は実施例の低リークトランジスタＴｒLLn（図１２（ｂ）参照）と同様である。但し、比較例のトランジスタのｐ型ポケット領域は、不純物としてＢ（ホウ素）を使用し、半導体基板を９０°づつ回転させながら、加速電圧が７ｋｅＶ、ドーズ量が９．０×１０12ｃｍ-2、チルト角θが２８°の条件でのイオン注入を４回行って形成している。
【００９７】
また、比較例のトランジスタの第１のｎ型不純物領域は、不純物としてＡｓ（ヒ素）を使用し、半導体基板を９０°づつ回転させながら、加速電圧が１ｋｅＶ、ドーズ量が１．４×１０14ｃｍ-2、チルト角θの条件でのイオン注入を４回行って形成している。
【００９８】
更に、比較例のトランジスタの第２のｎ型不純物領域は、不純物としてＰ（リン）を使用し、半導体基板を９０°づつ回転させながら、加速電圧が１ｋｅＶ、ドーズ量が０．９×１０14ｃｍ-2、チルト角θが０°の条件でのイオン注入を４回行って形成している。
【００９９】
図１４（ａ）は実施例及び比較例のｎ型低リークトランジスタのしきい値電圧Ｖｔとゲート長Ｌとの関係（ロールオフ特性）を表した図であり、図１４（ｂ）は図１４（ａ）の横軸（ゲート長Ｌ）を０．０５μｍ〜０．１０μｍの範囲で拡大した図である。なお、しきい値電圧Ｖｔのゲート長依存性（ロールオフ特性の傾き）は、ゲート長の加工のバラツキに対するトランジスタの特性（しきい値電圧特性）のバラツキの大きさを反映している。そのため、ロールオフ特性の傾きが所定の値の以下となるように、ゲート長を設定することが好ましい。
【０１００】
図１４（ａ），（ｂ）から、実施例の低リークトランジスタの場合、比較例の低リークトランジスタよりも２０ｎｍ程度ゲート長Ｌを長くすることにより、比較例と同等のロールオフ特性の傾きが得られることがわかる。従って、比較例と同等の特性とするためには、実施例の低リークトランジスタのゲート長を、比較例の低リークトランジスタのゲート長（６０ｎｍ程度）よりも２０ｎｍ程度長くすればよい。
【符号の説明】
【０１０１】
１…半導体基板、２…素子分離絶縁膜、３…犠牲絶縁膜、５…ｐウェル、６…ｎウェル、７，８…ゲート絶縁膜、９…導電膜、９ａ，９ｂ，９ｃ…ゲート電極、１０…サイドウォール、１１…シリサイド膜、１２…第１の層間絶縁膜、１２ａ…コンタクトホール、１３…導電性プラグ、１４…第２の層間絶縁膜、１４ａ…配線溝、１５…金属配線、２１〜３６…フォトレジスト膜、４１，５１，６１，７１，８１，９１…チャネル領域、４２，５２，７２，８２…ポケット領域、４３，５５，６４，７３，８５，９４…エクステンション領域、４６，５６，６６，７６，８６，９６…ソース／ドレイン領域、５３…第１のｎ型不純物領域、５４…第２のｎ型不純物領域、８３…第１のｐ型不純物領域、８４…第２のｐ型不純物領域。
【図１】
0005672055.tif 000002
【図２】
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【図３】
0005672055.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0005672055.tif 000008
【図８】
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【図９】
0005672055.tif 000010
【図１０】
0005672055.tif 000011
【図１１】
0005672055.tif 000012
【図１２】
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【図１３】
0005672055.tif 000014
【図１４】
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