(57)【特許請求の範囲】
【請求項１】
半導体デバイスであって、
アクティブ面と前記アクティブ面の反対側の裏面とを有する第１の半導体ダイと、
前記第１の半導体ダイを封入する第１の封入材であって、前記第１の封入材は前面と前記前面と反対側の裏面とを有し、前記第１の半導体ダイの前記アクティブ面は概して前記第１の封入材の前記前面と同一平面にあり、前記第１の半導体ダイの前記裏面は前記第１の封入材に埋め込まれる、という第１の封入材と、
前記第１の封入材の前記前面上に配置されて且つ前記第１の半導体ダイの前記アクティブ面と概して同一平面にある第１の導電性ラインと、
アクティブ面と前記アクティブ面の反対側の裏面とを有する第２の半導体ダイと、
前記第２の半導体ダイを封入する第２の封入材であって、前記第２の封入材は前面と前記前面と反対側の裏面とを有し、前記第２の半導体ダイの前記アクティブ面は概して前記第２の封入材の前記前面と同一平面にあり、前記第２の半導体ダイの前記裏面は前記第２の封入材に埋め込まれる、という第２の封入材と、
前記第２の封入材の前記前面上に配置されて且つ前記第２の半導体ダイの前記アクティブ面と概して同一平面にある第２の導電性ラインであって、前記第１の封入材の前記裏面が前記第２の封入材の前記裏面を向く、という第２の導電性ラインと、
前記第１の封入材の前記前面から前記第２の封入材の前記前面まで、前記第１の封入材及び前記第２の封入材を貫通して伸びる導電性ビアであって、前記導電性ビアは、前記第１の封入材の前記前面で前記第１の導電性ラインと直接接触し、前記第２の封入材の前記前面で前記第２の導電性ラインと直接接触する、という導電性ビアと、を含む
ことを特徴とする半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスにおいて、
前記導電性ビアは、第１の導電性ビアであり、
前記半導体デバイスは、さらに、前記第１の封入材の前記前面から前記第２の封入材の前面まで、前記第１の封入材及び前記第２の封入材を貫通して伸びた第２の導電性ビアを含み、前記第２の導電性ビアは、前記第１の封入材の前記前面で前記第１の導電性ラインと直接接触し、前記第２の封入材の前記前面で前記第２の導電性ラインと直接接触し、
前記第２の導電性ビアは、前記第１の半導体ダイと前記第２の半導体ダイから、及び、前記第１の導電性ビアから、横方向に間隔を空けて離れていて、
前記半導体デバイスは、さらに、前記第１の導電性ラインに取付けられた第１の半田ボールと、前記第２の導電性ラインに取付けられた第２の半田ボールとを含む
ことを特徴とする半導体デバイス。
【請求項３】
請求項１に記載の半導体デバイスにおいて、
前記導電性ビアは、前記第１の半導体ダイから、横方向に間隔を空けて離れている
ことを特徴とする半導体デバイス。
【請求項４】
請求項１に記載の半導体デバイスにおいて、
前記導電性ビアは、第１の導電性ビアであり、
前記半導体デバイスは、さらに、前記第１の封入材の前記前面から前記第２の封入材の前記前面まで、前記第１の封入材及び前記第２の封入材を貫通して伸びた第２の導電性ビアを含み、前記第２の導電性ビアは、前記第１の半導体ダイ及び前記第１の導電性ビアから、横方向に間隔を空けて離れている
ことを特徴とする半導体デバイス。
【請求項５】
請求項１に記載の半導体デバイスにおいて、
前記第１の半導体ダイは、さらに、前記第１の半導体ダイの前記アクティブ面に、第１のボンドパッドと第３のボンドパッドとを含み、
前記第１のボンドパッドは、前記第１の導電性ラインと接触し、
前記半導体デバイスは、さらに、前記第１の半導体ダイの前記アクティブ面に、前記第３のボンドパッドと接触する第３の導電性ラインを含み、
前記導電性ビアは、第１の導電性ビアであり、
前記半導体デバイスは、さらに、前記第１の封入材の前記前面から前記第２の封入材の前記前面まで伸びた第２の導電性ビアを含み、前記第２の導電性ビアは、前記第３の導電性ラインと直接接触している
ことを特徴とする半導体デバイス。
【請求項６】
請求項１に記載の半導体デバイスにおいて、さらに、
前記第１の導電性ラインと第２の導電性ラインそれぞれに取付けられた第１の半田ボールと第２の半田ボールを含む
ことを特徴とする半導体デバイス。
【請求項７】
半導体デバイスであって、
第１の半導体サブアセンブリと、
前記第１の半導体サブアセンブリに最も近い第２の半導体サブアセンブリであって、前記第１及び前記第２の半導体サブアセンブリが各々前側と後側を有し、その上、前記第１の半導体サブアセンブリの前記後側が前記第２の半導体サブアセンブリの前記後側と向かい合う、という第２の半導体サブアセンブリと、を含み、
前記第１及び前記第２の半導体サブアセンブリが個々に、
封入材と、
前記封入材に埋め込まれた半導体ダイであって、前記半導体ダイは、概して前記第１または前記第２の半導体サブアセンブリの前記前側と同一平面にあるアクティブ面と、前記封入材に埋め込まれた裏面とを有する、という半導体ダイと、
前記個々の第１及び第２の半導体サブアセンブリの前記前側上に配置されて且つ前記半導体ダイの前記アクティブ面と概して同一平面にある導電性ラインと、
前記第１の半導体サブアセンブリの前記前側から前記第２の半導体サブアセンブリの前記前側まで、前記第１及び前記第２の半導体サブアセンブリを貫通して伸びる導電性ビアであって、前記導電性ビアが前記第１の半導体サブアセンブリの前記導電性ライン及び第２の半導体サブアセンブリの前記導電性ラインと直接接触する、という導電性ビアと、を有する
ことを特徴とする半導体デバイス。
【請求項８】
請求項７に記載の半導体デバイスにおいて、
前記半導体デバイスは、さらに、前記第１の半導体サブアセンブリの前記導電性ラインに取付けられた半田ボールを含む
ことを特徴とする半導体デバイス。
【請求項９】
請求項７に記載の半導体デバイスにおいて、
前記導電性ビアは、第１の導電性ビアであり、
前記半導体デバイスは、さらに、
前記第１の半導体サブアセンブリの前記前側から前記第２の半導体サブアセンブリの前記前側まで、前記第１及び前記第２の半導体サブアセンブリを貫通して伸びる第２の導電性ビアであって、前記第１の半導体サブアセンブリの前記半導体ダイと前記第２の半導体サブアセンブリの前記半導体ダイから、及び、前記第１の導電性ビアから横方向に間隔を空けて離れているという第２の導電性ビアを含む
ことを特徴とする半導体デバイス。
【請求項１０】
請求項７に記載の半導体デバイスにおいて、さらに、
前記第１の半導体サブアセンブリの前記後側と前記第２の半導体サブアセンブリの前記後側との間に接着材を含む
ことを特徴とする半導体デバイス。
【請求項１１】
請求項７に記載の半導体デバイスにおいて、
前記第１及び前記第２の半導体サブアセンブリの各々は、複数の集積回路ダイを含む
ことを特徴とする半導体デバイス。
【請求項１２】
半導体デバイスの製造方法であって、
第１の半導体ダイを封入材で前側と後側を有する第１の半導体構造に封入する工程であって、前記第１の半導体ダイは、概して前記前側と同一平面にあるアクティブ面と、前記封入材に埋め込まれた裏面とを有する、という工程と、
前記第１の半導体構造の前記前側に第１の導電性ラインを形成する工程であって、前記第１の導電性ラインが前記第１の半導体ダイの前記アクティブ面と概して同一平面にあるという工程と、
第２の半導体ダイを封入材で前側と後側を有する第２の半導体構造に封入する工程であって、前記第２の半導体ダイは、概して前記前側と同一平面にあるアクティブ面と、前記封入材に埋め込まれた裏面とを有する、という工程と、
前記第２の半導体構造の前記前側に第２の導電性ラインを形成する工程であって、前記第２の導電性ラインが前記第２の半導体ダイの前記アクティブ面と概して同一平面にあるという工程と、
前記第１の半導体構造の前記前側から前記第２の半導体構造の前記前側まで前記第１の半導体構造及び前記第２の半導体構造を貫通して伸びた導電性ビアを形成する工程であって、前記導電性ビアが前記第１の半導体構造の前記第１の導電性ライン及び前記第２の半導体構造の前記第２の導電性ラインと直接接触する、という工程と、を含む
ことを特徴とする方法。
【請求項１３】
請求項１２に記載の方法において、
前記第１の半導体ダイを封入する工程は、
前記第１の半導体ダイを犠牲構造に配置する工程であって、前記第１の半導体ダイの前記アクティブ面が前記犠牲構造に接触する、という工程と、
前記犠牲構造に配置された前記第１の半導体ダイを封入する工程と、
前記犠牲構造を取り除く工程と、
前記第１の半導体ダイの前記アクティブ面を露出する工程と、を含む
ことを特徴とする方法。
【請求項１４】
請求項１２に記載の方法において、
前記第２の半導体ダイを封入する工程は、
複数の第２の半導体ダイを前記封入材で封入する工程と、
前記封入された第２の半導体ダイを単一化する工程と、を含む
ことを特徴とする方法。
【請求項１５】
請求項１２に記載の方法において、
前記方法は、さらに、前記第１の半導体ダイと前記第２の半導体ダイを犠牲構造上に配置する工程を含み、
前記第１及び前記第２の半導体ダイを封入する工程は、
前記第１及び前記第２の半導体ダイの両方を前記封入材で封入しながら、前記第１及び前記第２の半導体ダイが前記犠牲構造上に置かれる、という工程と、
その後に、
前記第１及び前記第２の半導体ダイから前記犠牲構造を取り除く工程と、
前記封入された第１及び前記第２の半導体ダイを単一化する工程と、を含む
ことを特徴とする方法。
【請求項１６】
請求項１２に記載の方法において、
前記方法は、さらに、前記第１の半導体ダイ及び前記第２の半導体ダイを犠牲構造上に配置する工程を含み、
前記第１及び前記第２の半導体ダイを封入する工程は、
前記第１及び前記第２の半導体ダイの両方を前記封入材で封入しながら、前記第１及び前記第２の半導体ダイが前記犠牲構造上に置かれる、という工程と、
その後に、
前記第１及び前記第２の半導体ダイから前記犠牲構造を取り除く工程と、
前記封入された第１及び第２の半導体ダイを単一化して、前記第１の半導体構造及び前記第２の半導体構造を形成する工程と、
前記第１及び前記第２の半導体構造の間に接着剤を配置する工程と、を含む
ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ここで開示されるこの主題は、概して、集積回路デバイスのパッケージングの分野を対象とし、特に、スルーボディ（through-body）導電性ビアを備えたパッケージ化された集積回路デバイス、及び、それを製造するさまざまな方法を対象とする。
【背景技術】
【０００２】
集積回路技術は、数多くのいろいろな機能回路を構築するために、例えば、トランジスタ、レジスタ、キャパシタなどの電気デバイスを使用する。これらの回路の複雑さは、その回路がその意図された機能を実行できるように、ますます多くの連結された電気デバイスの使用を要求する。トランジスタの数が増加するにつれて、集積回路の寸法は小さくなる。半導体産業における１つの課題は、同一および／または異なるウェハーまたはチップ上に作製された回路デバイスを、電気的に接続し且つパッケージ化する改善された方法を開発することである。一般に、半導体産業では、シリコンチップ／ダイ上により小さい表面領域を占めるトランジスタを構成することが望ましい。
【０００３】
半導体デバイスのアセンブリの製造では、単一の半導体ダイが密封されたパッケージの各々に組み込まれるのが最も一般的である。dual inline packages (DIP), zig-zag inline packages (ZIP), small outline J-bends (SOJ), thin small outline packages (TSOP), plastic leaded chip carriers (PLCC), small outline integrated circuits (SOIC), plastic quad flat packs (PQFP), 及びinterdigitated leadframe (IDF)を含む、多くの異なるパッケージスタイルが使用される。ある半導体デバイスのアセンブリは、封入前に、例えば、回路基板などの基板に接続される。製造者は、パッケージ化された集積回路デバイスのサイズを縮小し、且つ、集積回路デバイスをパッケージ化するときのパッケージ密度を増加することを、常に迫られている。
【０００４】
一部の例では、パッケージ化された集積回路デバイスは、プロットスペース(plot space)を節約する目的で、互いに重なって積層されている。積層されパッケージ化された集積回路デバイスを導電的に互いに接続する先行技術は、典型的には、その接続を確立するための半田ボールやワイヤボンドの形成を伴ってきた。積層されパッケージ化された集積回路デバイスを導電的に互いに接続する、新規且つ改善された技術が望まれている。
【図面の簡単な説明】
【０００５】
本主題は、その中の同じ参照番号は同じ要素を特定する以下の添付図面とともに、以下の記載を参照することで、理解されうる。
【０００６】
【図１】図１は、ここで記載されるように、複数の導電性のスルーボディビアを備えた、実例となるパッケージ化された集積回路ダイの概略図である。
【図２】図２は、ここで記載されるように、複数の導電性のスルーボディビアを備えた、複数のダイからなる実例となるパッケージ化された集積回路の概略図である。
【図３】図３は、ここで開示される、実例となる積層されパッケージ化されたデバイスの概略断面図である。
【図４】図４は、ここで開示される、別の実例となる積層されパッケージ化されたデバイスの概略断面図である。
【図５】図５は、ここで開示される、さらに別の実例となる積層されパッケージ化されたデバイスの概略断面図である。
【図６Ａ】図６Ａは、ここで開示される、積層されパッケージ化されたデバイスの一実例となる形成方法を概略的に描写する図である。
【図６Ｂ】図６Ｂは、ここで開示される、積層されパッケージ化されたデバイスの一実例となる形成方法を概略的に描写する図である。
【図６Ｃ】図６Ｃは、ここで開示される、積層されパッケージ化されたデバイスの一実例となる形成方法を概略的に描写する図である。
【図６Ｄ】図６Ｄは、ここで開示される、積層されパッケージ化されたデバイスの一実例となる形成方法を概略的に描写する図である。
【図６Ｅ】図６Ｅは、ここで開示される、積層されパッケージ化されたデバイスの一実例となる形成方法を概略的に描写する図である。
【図６Ｆ】図６Ｆは、ここで開示される、積層されパッケージ化されたデバイスの一実例となる形成方法を概略的に描写する図である。
【図６Ｇ】図６Ｇは、ここで開示される、積層されパッケージ化されたデバイスの一実例となる形成方法を概略的に描写する図である。
【図６Ｈ】図６Ｈは、ここで開示される、積層されパッケージ化されたデバイスの一実例となる形成方法を概略的に描写する図である。
【図７Ａ】図７Ａは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【図７Ｂ】図７Ｂは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【図７Ｃ】図７Ｃは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【図７Ｄ】図７Ｄは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【図７Ｅ】図７Ｅは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【図７Ｆ】図７Ｆは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【図７Ｇ】図７Ｇは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【図７Ｈ】図７Ｈは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【図７Ｉ】図７Ｉは、ここで開示される、積層されパッケージ化されたデバイスの別の実例となる形成方法を概略的に描写する図である。
【０００７】
ここで開示される主題は、さまざまな変更及び代替形式を許すが、その特定の実施形態が、図面において例として示され、且つ、ここで詳細に開示される。しかしながら、ここでの特定の実施形態の記載は、発明を開示された特定の形式に制限する意図はなく、むしろ、その意図は、添付されたクレームによって定義されるように、その発明の趣旨及び範囲内にあるすべての変更、均等物、及び代替手段に及ぶことにあることは理解すべきである。
【発明を実施するための形態】
【０００８】
本主題の実例となる実施形態を、以下に記載する。明確化するために、この明細書では、実際の実装のすべてのフィーチャは記載しない。当然のことながら、任意のそのような実際の実施形態の開発では、例えば、実装によって異なるシステム関連及びビジネス関連の制約への適合などの、開発の具体的な目的を達成するために、非常に多くの実装の具体的な決断がなされるに違いない。さらに、そのような開発への取り組みには手間と時間がかかることが認識されるが、それでもなお、この開示の利益を享受する当業者が負う日常的な取り組みであろう。
【０００９】
図面に示されるさまざまな領域及び構造は、精密で且つはっきりした構成及び輪郭として描写されるが、実際には、これらの領域及び構造が図面で示されるほど精密ではないことを当業者は認める。さらに、図面で描写されるさまざまなフィーチャ及びドープされた領域の相対的なサイズは、作製されたデバイス上のそれらのフィーチャまたは領域のサイズと比較して、拡大または縮小されていてもよい。それでもなお、添付された図面は、ここで開示される主題の実例を記載し、且つ、説明するために含まれる。
【００１０】
図１は、ここで記載されるように、パッケージ化された集積回路デバイス１００の実例となる一実施形態を描写する。パッケージ化された集積回路デバイス１００は、複数のボンドパッド１４を有する集積回路ダイ１２と、導電性配線ライン１６（再配線層（RDL）と呼ばれることもある）と、例えば、モールド化合物材料などの、封入材料のボディ２０を貫いて伸びる、少なくとも一つの導電性インターコネクション１８（導電性ビアと呼ばれることもある）と、を含む。導電性ビア１８は、ボディ２０の厚さ、すなわち、ボディ２０の前側１３と後側１５の間、を貫く導電性流路を規定する。導電性ビア１８及び集積回路ダイ１２は、多様な既知の技術及び構造を使用して、互いに導電的に接続されうる。描写された例では、導電性配線ライン１６は、導電性ビア１８を集積回路ダイ１２に導電的に接続する。概略的に描写された複数の半田ボール２４は、既知のプロセス技術に従って、パッケージ化された集積回路デバイス１００上に形成される。半田ボール２４または他の同様なコネクションは、パッケージ化された集積回路デバイス１００を、例えば、プリント回路基板などの他の構造物に導電的に接続するために、採用されうる。図１では、ダイ１２は、封入材料２０のボディに埋め込まれる。ここで使用されるように、一つ以上のダイ１２が封入材料のボディに埋め込まれることが述べられるとき、ダイ１２のボディの一部分だけが封入材料内に位置付けられることが必要であると理解されるべきである。特定の用途によってはその構成が必要に応じて採用されうるが、封入材料がダイ１２のボディの全側面を取り囲むことはかならずしも必要ではない。
【００１１】
図２は、ここで記載されるように、パッケージ化された集積回路デバイス２００の実例となる一実施形態を描写する。パッケージ化された集積回路デバイス２００は、例えば、モールド化合物材料などの、封入材料の単一のボディ２０に埋め込まれた複数の集積回路ダイ１２（２つ示されている）を含む。ここで描写された実例では、ダイ１２の各々は、同じ物理的なサイズを有する。しかしながら、本出願を読み終えた後で当業者によって理解されるように、ダイ１２は同じ物理的なサイズである必要はなく、同じ機能を果たす必要さえない。図２に示されるダイ１２の各々は、複数のボンドパッド１４と、導電性配線ライン１６（再配線層（RDL）と呼ばれることもある）と、封入材料のボディ２０を貫いて伸びる、少なくとも一つの導電性インターコネクション１８（導電性ビアと呼ばれることもある）と、を有する。デバイス２００は、複数の集積回路ダイ１２を含むので、マルチチップモジュール（MCM）であるとみなされうる。図１のように、概略的に描写された複数の半田ボール２４は、既知のプロセス技術に従って、パッケージ化された集積回路デバイス２００上に形成される。半田ボール２４または他の同様なコネクションは、パッケージ化された集積回路デバイス２００を、例えば、プリント回路基板などの他の構造物に導電的に接続するために、採用されうる。
【００１２】
描写される実施形態では、図２の導電性ビア１８の各々は、ボディ１２の厚さを貫いて伸びる。導電性ビア１８と埋め込まれた集積回路ダイ１２との間の導電的な接続は、任意の多様な既知の技術や構造を使用して確立されてもよい。図２に示される例では、導電性ビア１８の少なくとも一つが、一つ以上の配線ライン１６によって、集積回路ダイ１２の一つに導電的に接続され、導電性ビア１８の別の一つは、同様に一つ以上の配線ライン１６によって、他の集積回路ダイ１２に導電的に接続される。
【００１３】
本出願を読み終えた後で当業者によって認識されるように、ここで開示された方法及び技術は、実際には、ダイ１２上に形成されうる任意の種類の集積回路デバイスに適用されてもよい。さらに、概略的に描写されるボンドパッド１４、導電性配線ライン１６、及び、スルーボディ導電性インターコネクション１８の構成及び配置は、その特定の用途に応じて変更しても良い。
【００１４】
図３乃至図５は、積層されパッケージ化された複数の集積回路デバイスの概略断面図である。図３に描写される実例では、積層されたパッケージ３００は、複数の個別の埋め込みダイ１０Ａ乃至ダイ１０Ｄを含む。図３に描写される実例では、個別の埋め込みダイ１０Ａ乃至ダイ１０Ｄが４つだけ実例として描写されている。上述したように、埋め込みダイまたは個別の埋め込みダイに関しては、その構造上の要求は、ダイのボディの一部が封入材料のボディ２０内に位置付けられる、少なくとも一つの集積回路ダイを含むことのみである。しかしながら、本出願を読み終えた後で当業者によって理解されるように、積層されたパッケージ３００内の個別の埋め込みダイ１０の数は、その特定の用途に応じて変更してもよく、つまり、当該スタック３００内の個別の埋め込みダイ１０の数は、図３で描写される実例の４つよりも多くても少なくてもよい。
【００１５】
図３の実例となる個別の埋め込みダイ１０Ａ乃至１０Ｄの各々は、集積回路ダイ１２と、複数のボンドパッド１４と、導電性配線ライン１６（再配線層（RDL）と呼ばれることもある）と、封入された材料のボディ２０を貫いて伸びる、複数の導電性インターコネクション１８（導電性ビアと呼ばれることもある）と、を含む。複数の導電性構造２２は、さまざまな埋め込みダイ１０Ａ乃至１０Ｄの間に電気的な導電路を提供するために、隣接する個別の埋め込みダイ間に設けられる。概略的に描写された複数の半田ボール２４は、既知のプロセス技術に従って、パッケージ化されたダイ１０Ｄ上に形成される。半田ボール２４または他の同様なコネクションは、積層されたパッケージ３００を、例えば、プリント回路基板などの他の構造物に導電的に接続するために、採用されうる。
【００１６】
本出願を読み終えた後で当業者によって認識されるように、ここで開示された方法及び技術は、実際には、ダイ１２上に形成され、且つ、積層された構成でパッケージ化されうる、任意の種類の集積回路デバイスに適用されてもよい。さらに、図３で示される、概略的に描写されるボンドパッド１４、導電性インターコネクション１８、及び導電性構造２２の構成及び配置は、その特定の用途に応じて変更しても良い。図３で描写される実施形態では、パッケージ化されたダイのすべてが、埋め込みダイ１０の前側１３の方向に置かれ、隣接する埋め込みダイ１０の後側１５に面している。
【００１７】
図４は、積層されパッケージ化されたデバイス４００の別の実例となる実施形態を描写する。図３で示された実施形態と同様に、図４の実施形態は、４つの実例となる個別の埋め込みダイ１０Ａ乃至ダイ１０Ｄを含む。図４では、個別の埋め込みダイ１０Ａ乃至１０Ｄは、図４に示される構造にアセンブリ化される前に、グループ１０Ｅ及び１０Ｆとしてアセンブリ化される。第１のグループ１０Ｅは、個別の埋め込みダイ１０Ａ及び１０Ｂを含み、第２のグループ１０Ｆは、個別の埋め込みダイ１０Ｃ及び１０Ｄを含む。複数の導電性インターコネクションまたはビア３２は、第１のグループ１０Ｅを含む複数のダイ１０のボディ２０を貫いて伸び、複数の導電性インターコネクションまたはビア３４は、第２のグループ１０Ｆを含む複数のダイ１０のボディ２０を貫いて伸びる。
【００１８】
複数の導電性構造２２は、２つのグループ１０Ｅと１０Ｆの間に、電気的な導電路を提供する。各グループ内の個別の埋め込みダイ１０は、接着材料２８を使用して、互いに固定されうる。ここで留意すべきは、図４で描写される実例では、隣接する埋め込みダイ１０の後側１５は、互いに向かい合って位置付けられることである。本出願を読み終えた後で当業者によって認識されるように、図４で描写されるように積層されうるグループ、例えば、グループ１０Ｅ及び１０Ｆ、の数は、その特定の用途に応じて変更しても良く、すなわち、図４で描写される実例の２つのグループよりも多いまたは少ないグループが、最終的な積層されたパッケージ４００にアセンブリ化されうる。同様に、各グループ内の個別の埋め込みダイ１０の数は、図４のグループ１０Ｅ及び１０Ｆ内で描写される実例の２つより多くてもよい。
【００１９】
図３及び図４に描写される構造は、必要に応じて組み合わされても良い。例えば、図５は、実例となる積層されパッケージ化されたデバイス５００を描写していて、その中の下位２つの埋め込みダイ１０Ａ及び１０Ｂは、グループ１０Ｅとしてパッケージ化され、上位２つの埋め込みダイ１０Ｃ及び１０Ｄは、図３に描写されるようにパッケージされる。従って、積層されパッケージ化されたデバイスの製造に関連して、プロットスペースの消費が削減され、且つ、パッケージ密度が改善されることから、ここで開示された方法及びデバイスが、高い柔軟性を提供することは明らかである。さらに、図３乃至図５では、個別の埋め込みダイ１０の各々は、その中に埋め込まれた単一の集積回路ダイ１２を有するように描写される。本開示の一態様に従って、個別の埋め込みダイ１０は、図２で描写されるマルチチップの実施形態と同じように、複数の個別の集積回路ダイ１２を含んでもよい。すなわち、ここで開示される方法及びデバイスは、単一または複数の集積回路ダイ１２を含む個別の埋め込みダイ１０に採用されてもよい。その方法は、個別の埋め込みダイの封入材料の単一のボディ２０内に複数の集積回路ダイ１２を埋め込むことに容易に適用し得るが、容易に参照できるように、以下の記載では、単一の集積回路ダイ１２からなる個別の埋め込みダイ１０を参照する。
【００２０】
図６Ａ乃至図６Ｈは、ここで開示されるデバイスの一実例となる形成方法を描写する。図６Ａでは、複数の既知の良好な集積回路ダイ１２は、実例となる犠牲構造３０の上方に前側１３を下にして置かれている。一実例では、犠牲構造３０は、フィルムフレームであり、フィルムフレームは、そのフィルムフレーム全域に位置付けられたダイシングテープを有してもよい。その構造３０は、後で取り除かれる点で犠牲的である。図６Ｂでは、例えば、モールド化合物である封入材料のボディ２０は、集積回路ダイ１２の周囲及び構造３０の上方に形成される。つまり、集積回路ダイ１２は、ボディ２０に埋め込まれる。例えば、射出成形である従来のモールディング技術が、封入材料のボディ２０を形成するために行われてもよい。その後、図６Ｃに示されるように、犠牲構造３０を取り除くことができる。ここで記載される実例では、構造３０は、その構造３０の一部として接着テープを使用することによって、単純に剥がされてもよい。
【００２１】
次に、図６Ｄに示されるように、導電性ライン１６が、従来技術に従って、集積回路ダイ１２の前側１３及びボディ１２の上方に形成される。当然に、導電性ライン１６は、任意の所望の構成を有してもよく、任意の所望の材料から作られてもよい。その後、図６Ｅに示されるように、複数の開口またはビア１７が、図のようにボディ２０を貫いて形成される。開口１７は、多様な既知の技術、例えば、レーザ掘削やエッチングなどによって、形成されてもよい。ある用途では、マスキング層（図示せず）が、開口１７を形成するプロセスの一部として、形成されてもよい。開口１７は、任意の所望の輪郭または構成を呈してもよい。ここで留意すべきは、ここで描写される実例では、開口１７は、埋め込みダイ１０のボディ２０の後側１５から前側１３に向かって、形成されることである。また、この特定の例では、開口１７は、埋め込みダイ１０の前側１３上に形成された導電性インターコネクション１６を露出しているが、貫いて伸びてはいないことも留意すべきである。その後、図６Ｆに示されるように、開口１７は、導電性インターコネクション１８を形成するために、例えば、銅、アルミニウム、銀など、導電性材料で満たされる。導電性材料は、任意の多様な既知の技術、例えば、めっき、蒸着などを使用して、開口１７内に形成されてもよい。また、その特定の用途に応じて、多様な異なる導電性材料が採用されてもよい。
【００２２】
図６Ｇでは、複数の導電性構造２２が、既知の技術を使用して、埋め込みダイ１０Ａ及び１０Ｂ上に形成される。ある場合には、導電性構造２２は、導電性インターコネクション１８を形成するプロセスの一部として、形成されてもよい。その後、図６Ｈに示されるように、ダイシングまたは単一化プロセスがカット線３７に沿って実行され、実例となる個別の埋め込みダイ１０Ａ及び１０Ｂが製造される。
【００２３】
次に、個別の埋め込みダイ１０Ａ及び１０Ｂは、多様なテストが行われ、意図される用途へのそれらの適合性が確認される。埋め込みダイ１０Ａ及び１０Ｂがそのようなテストに首尾よく合格すると、それらは消費者に出荷される状態になる。他の用途では、テストされた埋め込みダイ１０Ａ及び１０Ｂは、ここで描写されるように、積層されパッケージ化されたデバイス３００、４００、５００にアセンブリ化されてもよい。図３で描写された例では、複数の個別の埋め込みダイ１０は、図３に描写されるように位置付けられ、リフロープロセスが実行されて、個別の埋め込みダイ、例えば、ダイ１０Ａ上の導電性構造２２と、隣接する埋め込みダイ、例えば、ダイ１０Ｂ上の導電性インターコネクション１８との間に電気的な接続が確立される。実例となる半田ボール２４は、従来技術を使用して、実例となるダイ１０上に形成されてもよい。半田ボール２４は、リフロープロセス中の任意の時点で形成されてもよい。例えば、半田ボール２４は、埋め込みダイ１０Ａ乃至１０Ｄのすべてが図３に描写されるようにアセンブリ化された後に、形成されてもよい。あるいは、半田ボール２４は、図３に描写されるように、他の個別の埋め込みダイとともに個別の埋め込みダイ１０Ｄをアセンブリ化する前に、個別の埋め込みダイ１０Ｄの上方に形成されてもよい。
【００２４】
図７Ａ乃至図７Ｉは、ここで開示されるデバイスの別の実例となる形成方法を描写する。図７Ａ乃至図７Ｄで描写される工程は、図６Ａ乃至図６Ｄに関して前述された工程と同じである。従って、図７Ａ乃至図７Ｄの詳細な解説は繰り返さない。図７Ｅでは、図７Ｄで描写される複数の構造が、接着材料２８を使用して互いに固定される。その後、図７Ｆで、図７Ｅに描写される組み合わせ構造のボディ２０を貫いて、複数の開口またはビア３１が形成される。開口３１は、多様な既知の技術、例えば、レーザ掘削やエッチングなどによって、形成されてもよい。ある用途では、マスキング層（図示せず）が、開口３１を形成するプロセスの一部として、形成されてもよい。開口３１は、任意の所望の輪郭または構成であってもよい。ここで留意すべきは、ここで描写される実例では、開口３１は、個別の構造の各々の前側１３上に形成された導電性インターコネクション１６を貫いて伸びることである。その後、図７Ｇに示されるように、開口３１は、スルーボディ導電性ビア３２を形成するために、例えば、銅、アルミニウム、銀などの、導電性材料で満たされる。導電性材料は、任意の多様な既知の技術、例えば、めっき、蒸着などを使用して、開口３１内に形成されてもよく、また、その特定の用途に応じて、多様な異なる導電性材料が採用されてもよい。
【００２５】
図７Ｈでは、複数の導電性構造２２が、既知の技術を使用して、図７Ｇに描写される構造上に形成される。ある場合には、導電性構造２２は、導電性インターコネクション３２を形成するプロセスの一部として、形成されてもよい。次に、図７Ｉに示されるように、ダイシングまたは単一化プロセスがカット線３７に沿って実行されて、実例となる個別の埋め込みのグループ１０Ｅ及び１０Ｆが製造される。
【００２６】
次に、埋め込みダイのグループ１０Ｅ及び１０Ｆは、多様なテストが行われて、意図される用途へのそれらの適合性が確認される。グループ１０Ｅ及び１０Ｆがそのようなテストに首尾よく合格すると、それらは消費者に出荷される状態になる。ある用途では、埋め込みダイのグループ１０Ｅ及び１０Ｆは、ここで記載されるように、積層されパッケージ化されたデバイスにアセンブリ化されてもよい。図４で描写された例では、埋め込みダイのグループ１０Ｅ及び１０Ｆは、図４に描写されるように位置付けられ、リフロープロセスが実行されて、第１のグループ１０Ｅ上の導電性構造２２と、隣接するグループ１０Ｆ上の導電性ビア３２との間に電気的な接続が確立される。実例となる半田ボール２４は、従来技術を使用して、グループ１０Ｆ内の実例となる個別の埋め込みダイ上に形成されてもよい。半田ボール２４は、リフロープロセス中の任意の時点で形成されてもよい。例えば、半田ボール２４は、２つの実例となるグループ１０Ｅ及び１０Ｆが図４に描写されるようにアセンブリ化された後に、形成されてもよい。あるいは、半田ボール２４は、図４に描写されるように、２つのグループを一緒にアセンブリ化する前に、グループ１０Ｆ内の個別の埋め込みダイの一つの上方に形成されてもよい。
【００２７】
本出願を読み終えた後で当業者によって認識されるように、本開示は、個別のダイをパッケージ化し、且つ、積層されパッケージ化された集積回路デバイスを提供する、非常に効果的な手段を提供し得る。ここで実行されるプロセスの多くは、一度に個々のダイ一つでそのような動作が実行されるのとは対照的に、一度に複数のダイで実行されうる。例えば、２つの実例となるダイ１２は、図６Ａ乃至図６Ｈ及び図７Ａ乃至図７Ｉで描写されるが、ここで記載されたプロセス工程は、採用されるプロセスツールのプロセス性能に応じて、任意の所望の数のダイで実行されてもよい。要するに、ウェハーレベルプロセス技術が、パッケージ化動作の効率を向上させるために採用されてもよく、つまり、プロセス動作は、同時に複数のダイで実行されうる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図７Ｈ】
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【図７Ｉ】
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