(57)【特許請求の範囲】
【請求項１】
リアルメモリセルと、
前記リアルメモリセルに接続され、前記リアルメモリセルのアクセスが禁止される第１モード中にフローティング状態になることで、第１電源線に供給される電源電圧と接地電圧との中間の電圧に設定されるリアルビット線と、
前記第１モード中に前記第１電源線と前記リアルビット線との接続を解除し、前記リアルメモリセルのアクセスが許可される第２モード中に前記第１電源線を前記リアルビット線に接続する第１プリチャージ回路と、
前記リアルビット線の負荷と同じ負荷を有するダミービット線と、
前記第１モード中に前記第１電源線と前記ダミービット線との接続を解除し、前記第２モード中に前記第１電源線を前記ダミービット線に接続する第２プリチャージ回路と、
前記第１モード中に前記ダミービット線を前記接地電圧に設定するリセット回路と、
前記第１モードから前記第２モードへの切り替わり時に、前記第２プリチャージ回路の動作により前記接地電圧から上昇する前記ダミービット線の電圧が、前記中間の電圧を超えたときに、前記第２モードへの復帰を示す検出信号を活性化する検出回路と
を備えていることを特徴とする半導体メモリ。
【請求項２】
前記第１プリチャージ回路は、所定数の前記リアルビット線に共通に設けられ、
前記第２プリチャージ回路の駆動能力は、前記第１プリチャージ回路の駆動能力より低く、前記第２プリチャージ回路により充電される前記ダミービット線の充電速度が前記第１プリチャージ回路により充電される前記所定数の前記リアルビット線の各々の充電速度と等しくなる駆動能力に設定されていること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第１モード中に前記第１電源線と前記リアルビット線との接続を解除し、前記第１モードから前記第２モードへの切り替わり時に、前記検出信号の活性化に応答して前記第１電源線を前記リアルビット線に接続し、駆動能力が前記第１プリチャージ回路の駆動能力より高い第３プリチャージ回路を備えていること
を特徴とする請求項１または請求項２に記載の半導体メモリ。
【請求項４】
前記第１電源線と第２電源線との間に配置され、前記第１モード中にオフし、前記第２モード中にオンする第１トランジスタと、
前記第１電源線と前記第２電源線との間に配置され、前記第１モード中にオフし、前記検出信号の活性化に応答してオンする第２トランジスタと、
前記第２電源線と前記リアルビット線との間に配置され、前記第１モード中にオフし、前記第２モード中の前記リアルメモリセルの非アクセス時にオンする第３トランジスタと、
を備え、
前記第１プリチャージ回路は、前記第１トランジスタおよび前記第３トランジスタを含み、
前記第３プリチャージ回路は、前記第２トランジスタおよび前記第３トランジスタを含むこと
を特徴とする請求項３に記載の半導体メモリ。
【請求項５】
前記第１プリチャージ回路は、前記リアルビット線毎に設けられ、
前記第２プリチャージ回路の駆動能力は、前記第１プリチャージ回路の駆動能力と等しいこと
を特徴とする請求項１に記載の半導体メモリ。
【請求項６】
前記第１モード中に前記第１電源線と前記リアルビット線との接続を解除し、前記第１モードから前記第２モードへの切り替わり時に、前記検出信号の活性化に応答して前記第１電源線を前記リアルビット線に接続し、駆動能力が前記第１プリチャージ回路の駆動能力より高い第３プリチャージ回路を備えていること
を特徴とする請求項５に記載の半導体メモリ。
【請求項７】
前記第１電源線と前記各リアルビット線との間に配置され、前記第１モード中にオフし、前記第２モード中にオンする第１トランジスタと、
前記第１電源線と前記各リアルビット線との間に配置され、前記第１モード中にオフし、前記検出信号の活性化に応答してオンする第２トランジスタと
を備え、
前記第１プリチャージ回路は、前記第１トランジスタを含み、
前記第３プリチャージ回路は、前記第２トランジスタを含むこと
を特徴とする請求項６に記載の半導体メモリ。
【請求項８】
請求項１ないし請求項７のいずれか１項に記載の半導体メモリと、
前記半導体メモリにアクセスするコントローラと
を備え、
前記コントローラは、前記半導体メモリを前記第１モードまたは前記第２モードに設定するためのモード信号を前記半導体メモリに出力し、
前記半導体メモリは、前記モード信号を受けるモード端子を備えていること
を特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリおよび半導体メモリが搭載されるシステムに関する。
【背景技術】
【０００２】
メモリセルのアクセス時に、ビット線と同等のチャージアップ特性を有するダミービット線が所定の電圧にプリチャージされたことを検出し、ビット線のプリチャージ回路の動作を停止する半導体メモリが提案されている（例えば、特許文献１−２参照。）。
【０００３】
メモリセルのアクセス時に、ダミーメモリセルからダミービット線に読み出されるデータに応じてセンスアンプ等の動作タイミングを決める半導体メモリが提案されている（例えば、特許文献２参照。）。
【０００４】
電源電圧の投入時に内部ノードを迅速にプリチャージするために、充電速度の遅い充電手段と充電速度の速い充電手段を順に動作させる手法が提案されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１−４０４３７号公報
【特許文献２】特開２００２−２６０３８４号公報
【特許文献３】特開平１０−２５５４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
例えば、メモリセルのアクセスが許可される第２モードとメモリセルのアクセスが禁止される第１モードとを有する半導体メモリでは、消費電力を削減するために、第１モード中にビット線のプリチャージが停止される。この種の半導体メモリでは、アクセス効率を向上するために、第１モードから第２モードに復帰した後、最小限の時間でビット線をプリチャージする必要がある。
【０００７】
本発明の目的は、ビット線のプリチャージが停止される第１モードから第２モードへの復帰時に、最小限の時間でビット線をプリチャージし、アクセス効率を向上することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、半導体メモリは、リアルメモリセルと、リアルメモリセルに接続され、リアルメモリセルのアクセスが禁止される第１モード中にフローティング状態になることで、第１電源線に供給される電源電圧と接地電圧との中間の電圧に設定されるリアルビット線と、第１モード中に第１電源線とリアルビット線との接続を解除し、リアルメモリセルのアクセスが許可される第２モード中に第１電源線をリアルビット線に接続する第１プリチャージ回路と、リアルビット線の負荷と同じ負荷を有するダミービット線と、第１モード中に第１電源線とダミービット線との接続を解除し、第２モード中に第１電源線をダミービット線に接続する第２プリチャージ回路と、第１モード中にダミービット線を接地電圧に設定するリセット回路と、第１モードから第２モードへの切り替わり時に、第２プリチャージ回路の動作により接地電圧から上昇するダミービット線の電圧が、中間の電圧を超えたときに、第２モードへの復帰を示す検出信号を活性化する検出回路とを備えている。
【発明の効果】
【０００９】
第１モードから第２モードへの復帰時に、最小限の時間でビット線をプリチャージでき、アクセス効率を向上できる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態における半導体メモリの例を示している。
【図２】図１に示した半導体メモリの動作の例を示している。
【図３】別の実施形態における半導体メモリの例を示している。
【図４】図３に示した半導体メモリの要部の例を示している。
【図５】図４に示したインバータＩＶ３の電気的特性の例を示している。
【図６】図３に示した半導体メモリの全体ブロックの例を示している。
【図７】図３に示した半導体メモリの動作の例を示している。
【図８】図３に示した半導体メモリの動作の別の例を示している。
【図９】図３に示した半導体メモリの動作の別の例を示している。
【図１０】半導体メモリの別の例を示している。
【図１１】図１０に示した半導体メモリの動作の例を示している。
【図１２】図１０に示した半導体メモリの動作の別の例を示している。
【図１３】別の実施形態における半導体メモリの例を示している。
【図１４】図１３に示した半導体メモリの要部の例を示している。
【図１５】上述した半導体メモリが搭載されるシステムの例を示している。
【発明を実施するための形態】
【００１１】
以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｘ”が付いている信号は、負論理を示している。二重の四角印は、外部端子を示している。外部端子は、例えば、半導体マクロの端子、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１２】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、メモリセルＭＣは、ＳＲＡＭ（Static Random Access Memory）のメモリセルである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、メモリセルＭＣ、メモリセルＭＣに接続されたビット線ＢＩＴ、ダミービット線ＤＢＩＴ、ダミービット線ＤＢＩＴに接続された負荷ＬＤ、プリチャージ回路ＰＲＥ１、ＰＲＥ２、リセット回路ＲＳＴおよび検出回路ＤＥＴＣを有している。メモリセルＭＣは、リアルメモリセルの一例である。ビット線ＢＩＴは、リアルビット線の一例である。なお、ビット線ＢＩＴに複数のメモリセルＭＣが接続されてもよい。
【００１３】
負荷ＬＤは、ダミービット線ＤＢＩＴの負荷をビット線ＢＩＴの負荷と同じにするために設けられる。例えば、負荷ＬＤは、メモリセルＭＣと同じ構造のダミーメモリセルをダミービット線ＤＢＩＴに接続することで形成される。あるいは、負荷ＬＤは、メモリセルＭＣ内のトランスファトランジスタと同じサイズのトランジスタをダミービット線ＤＢＩＴに接続することで形成される。
【００１４】
プリチャージ回路ＰＲＥ１は、電源線ＶＤＤとビット線ＢＩＴとの間に配置されている。プリチャージ回路ＰＲＥ１は、モード信号ＭＤが第１モードを示すときに動作を停止し、電源線ＶＤＤとビット線ＢＩＴとの接続を解除し、電源電圧ＶＤＤのビット線ＢＩＴへの供給を停止する。プリチャージ回路ＰＲＥ１は、モード端子で受けるモード信号ＭＤが第２モードを示すときに電源線ＶＤＤをビット線ＢＩＴに接続し、電源電圧ＶＤＤをビット線ＢＩＴに供給する。
【００１５】
ここで、第１モードおよび第２モードは、半導体メモリＭＥＭの動作モードである。第１モードは、メモリセルＭＣのアクセスが禁止される動作モードであり、例えば、スリープモードや低電力モードである。第２モードは、メモリセルＭＣのアクセスが許可される動作モードであり、例えば、通常モードである。例えば、半導体メモリＭＥＭは、モード信号ＭＤがロウレベルのときに第１モードに遷移し、モード信号ＭＤがハイレベルのときに第２モードに遷移する。
【００１６】
プリチャージ回路ＰＲＥ２は、電源線ＶＤＤとダミービット線ＤＢＩＴとの間に配置されている。プリチャージ回路ＰＲＥ２は、モード信号ＭＤが第１モードを示すときに動作を停止し、電源線ＶＤＤとダミービット線ＤＢＩＴとの接続を解除し、電源電圧ＶＤＤのダミービット線ＤＢＩＴへの供給を停止する。プリチャージ回路ＰＲＥ２は、モード信号ＭＤが第２モードを示すときに電源線ＶＤＤをダミービット線ＤＢＩＴに接続し、電源電圧ＶＤＤをダミービット線ＤＢＩＴに供給する。
【００１７】
リセット回路ＲＳＴは、モード信号ＭＤが第１モードを示すときにダミービット線ＤＢＩＴを接地線ＶＳＳに設定する。リセット回路ＲＳＴは、モード信号ＭＤが第２モードを示すときにダミービット線ＤＢＩＴと接地線ＶＳＳとの接続を解除する。
【００１８】
検出回路ＤＥＴＣは、第１モードから第２モードに切り替わり時のプリチャージ回路ＰＲＥ２の動作により、接地電圧ＶＳＳに設定されているダミービット線ＤＢＩＴの電圧が電圧ＶＤＤ／２まで上昇したときに、検出信号ＤＥＴＸを活性化する。例えば、検出回路ＤＥＴＣは、入力がダミービット線ＤＢＩＴに接続されたＣＭＯＳインバータを有している。電圧ＶＤＤ／２は、電源電圧ＶＤＤと接地電圧ＶＳＳとの中間の電圧である。検出信号ＤＥＴＸの活性化は、第１モードから第２モードに切り替わった後、アクセス動作（リード動作およびライト動作）の実行が可能になったことを示す。検出信号ＤＥＴＸは、アクセス動作を制御する回路に供給される。なお、検出信号ＤＥＴＸは、アクセス動作が実行可能になったことを通知するために、半導体メモリＭＥＭにアクセスするコントローラ（図１５のＣＰＵ等）に出力されてもよい。
【００１９】
図２は、図１に示した半導体メモリＭＥＭの動作の例を示している。網掛けの枠は、プリチャージ回路ＰＲＥ１、ＰＲＥ２の各々が動作する期間を示している。第１モードは符号ＭＤ１で示し、第２モードは符号ＭＤ２で示す。なお、図２では、第２モードＭＤ２中に実行されるリード動作およびライト動作は示していない。このため、第２モードＭＤ２中、ビット線ＢＩＴの電圧は、電源電圧ＶＤＤに維持される。
【００２０】
プリチャージ回路ＰＲＥ１は、第２モードＭＤ２中に動作し、ビット線ＢＩＴを電源電圧ＶＤＤにプリチャージする（図２（ａ))。第２モードＭＤ２は、ビット線ＢＩＴの電圧が中間の電圧ＶＤＤ／２から電源電圧ＶＤＤに復帰する復帰期間ＲＥＴを含む。復帰期間ＲＥＴは、モード信号ＭＤがハイレベルに変化してから検出信号ＤＥＴＸがロウレベルに活性化されるまでの期間である。
【００２１】
プリチャージ回路ＰＲＥ２は、ダミービット線ＤＢＩＴを電源電圧ＶＤＤにプリチャージするために、第２モードＭＤ２中に動作する（図２（ｂ））。検出回路ＤＥＴＣは、ダミービット線ＤＢＩＴのハイレベルの期間、検出信号ＤＥＴＸをロウレベルに設定する（図２（ｃ））。
【００２２】
半導体メモリＭＥＭの状態が第２モードＭＤ２から第１モードＭＤ１に遷移すると、プリチャージ回路ＰＲＥ１、ＰＲＥ２は動作を停止する（図２（ｄ、ｅ））。プリチャージ回路ＰＲＥ１の停止により、ビット線ＢＩＴはフローティング状態になる。ビット線ＢＩＴ上の電荷は、接地線ＶＳＳ側のリークパスを介して徐々に減り、ビット線ＢＩＴの電圧は徐々に低下する（図２（ｆ））。但し、フローティング状態のビット線ＢＩＴには、電源線ＶＤＤ側のリークパスも存在するため、ビット線ＢＩＴの電圧は、最終的に電源電圧ＶＤＤと接地電圧ＶＳＳとの中間の電圧ＶＤＤ／２に設定される（図２（ｇ））。
【００２３】
プリチャージ回路ＰＲＥ２の停止により、ダミービット線ＤＢＩＴはフローティング状態になり、リセット回路ＲＳＴにより接地電圧ＶＳＳに設定される（図２（ｈ））。なお、リセット回路ＲＳＴは、ダミービット線ＤＢＩＴと接地線ＶＳＳとの間に配置される高抵抗により形成されてもよい。この場合、ダミービット線ＤＢＩＴの電圧の低下速度は、図２より遅くなる。検出回路ＤＥＴＣは、ダミービット線ＤＢＩＴのロウレベルへの変化に応答して、検出信号ＤＥＴＸをハイレベルに非活性化する（図２（ｉ））。
【００２４】
次に、モード信号ＭＤがロウレベルからハイレベルに変化すると、半導体メモリＭＥＭの状態は、第１モードＭＤ１から第２モードＭＤ２に遷移する（図２（ｊ））。第１モードＭＤ１から第２モードへの切り替わり時の復帰期間ＲＥＴにおいて、プリチャージ回路ＰＲＥ１、ＰＲＥ２は、ハイレベルのモード信号ＭＤを受けて動作を開始する。
【００２５】
ビット線ＢＩＴは、プリチャージ回路ＰＲＥ１の動作により中間の電圧ＶＤＤ／２から電源電圧ＶＤＤまで上昇する（図２（ｋ））。ダミービット線ＤＢＩＴは、プリチャージ回路ＰＲＥ２の動作により接地電圧ＶＳＳから電源電圧ＶＤＤまで上昇する（図２（ｌ））。ここで、ダミービット線ＤＢＩＴの負荷ＬＤは、ビット線ＢＩＴの負荷に等しく、プリチャージ回路ＰＲＥ１、ＰＲＥ２の駆動能力は互いに等しい。駆動能力は、ビット線ＢＩＴまたはダミービット線ＤＢＩＴへの電源供給能力であり、ビット線ＢＩＴまたはダミービット線ＤＢＩＴに流せる電源電流の大きさを示す。このため、ビット線ＢＩＴとダミービット線ＤＢＩＴの電圧の上昇速度（波形の傾き）は、互いに等しくなる。
【００２６】
したがって、ダミービット線ＤＢＩＴの電圧が接地電圧ＶＳＳから中間の電圧ＶＤＤ／２まで上昇すると、ビット線ＢＩＴの電圧は、中間の電圧ＶＤＤ／２から電源電圧ＶＤＤまで上昇する。すなわち、ビット線ＢＩＴより電圧が低いダミービット線ＤＢＩＴを用いて、ビット線ＢＩＴ、ＢＩＴＸの電圧をモニターできる。この結果、ＣＭＯＳインバータ等の簡易な検出回路ＤＥＴＣを用いて、ビット線ＢＩＴが電源電圧ＶＤＤまでプリチャージしたことを検出できる。
【００２７】
検出回路ＤＥＴＣは、ダミービット線ＤＢＩＴの電圧が中間の電圧ＶＤＤ／２まで上昇したときに検出信号ＤＥＴＸをロウレベルに活性化する（図２（ｍ））。検出信号ＤＥＴＸが活性化される時点で、ビット線ＢＩＴの電圧は、プリチャージ回路ＰＲＥ１の動作により電源電圧ＶＤＤまで上昇している。このため、半導体メモリＭＥＭは、検出信号ＤＥＴＸが活性化された後、直ちにアクセス動作を開始できる。換言すれば、半導体メモリＭＥＭは、ビット線ＢＩＴの電圧が電源電圧ＶＤＤに上昇後、最小の時間でアクセス動作を開始できる。
【００２８】
例えば、半導体メモリＭＥＭの製造条件の変動により、トランジスタ等の閾値電圧が変動する場合、プリチャージ回路ＰＲＥ１、ＰＲＥ２の電気的特性は同じ傾向で変化する。このため、ビット線ＢＩＴおよびダミービット線ＤＢＩＴの電圧の上昇速度は、製造条件が変動してもずれない。製造条件の変動により、ビット線ＢＩＴおよびダミービット線ＤＢＩＴの配線幅や膜厚が変動した場合にも、ビット線ＢＩＴおよびダミービット線ＤＢＩＴの電圧の上昇速度はずれない。さらに、電源電圧ＶＤＤの変動または動作温度の変動が発生する場合にも、プリチャージ回路ＰＲＥ１、ＰＲＥ２の電気的特性は同じ傾向で変化するため、ビット線ＢＩＴおよびダミービット線ＤＢＩＴの電圧の上昇速度はずれない。この結果、製造条件の変動等により、ビット線ＢＩＴのプリチャージが完了するまでの復帰期間ＲＥＴが変化しても、この変化に合わせて、常に最小の時間でアクセス動作を開始できる。
【００２９】
以上、この実施形態では、第１モードＭＤ１から第２モードＭＤ２に復帰してからメモリセルＭＣのアクセスが可能になるまでの時間を最小限にでき、半導体メモリＭＥＭのアクセス効率を向上できる。
【００３０】
図３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。
【００３１】
半導体メモリＭＥＭは、複数のメモリブロックＢＬＫ（ＢＬＫ１−ＢＬＫ４）、メモリブロックＢＬＫ１−ＢＬＫ４にそれぞれ対応するバッファ回路ＰＢＵＦ、ダミー回路ＤＭＹ、インバータＩＶ１、ＩＶ２、ＩＶ３およびｐＭＯＳトランジスタＰ１、Ｐ３を有している。例えば、各メモリブロックＢＬＫ１−ＢＬＫ４は、１６ビットのデータ端子Ｉ／Ｏ（Ｉ／Ｏ１−Ｉ／Ｏ１６）で受けるデータを記憶する領域を有している。なお、メモリブロックＢＬＫの数およびデータ端子Ｉ／Ｏの数は、図３に示した数に限定されない。
【００３２】
リード動作およびライト動作では、メモリブロックＢＬＫ１−ＢＬＫ４の１つが、半導体メモリＭＥＭの外部から供給されるブロックアドレスに応じて選択される。リード動作およびライト動作は、スリープ端子で受けるスリープ信号ＳＬＰＸがハイレベルに非活性化される通常モード中に実行される。スリープ信号は、半導体メモリＭＥＭを通常モードまたはスリープモードに設定するためのモード信号の一例である。メモリブロックＢＬＫ１−ＢＬＫ４は、ブロックアドレスの割り当てが異なることを除き互いに同じ回路である。このため、以下では、メモリブロックＢＬＫ１について説明する。
【００３３】
メモリブロックＢＬＫ１は、マトリックス状に配置された複数のメモリセルＭＣ、図３の縦方向に並ぶメモリセルＭＣの列（以下、メモリセル列とも称する）に接続されるプリチャージ回路ＰＲＥ、カラムスイッチＣＳＷ、センスアンプＳＡを有している。メモリセル列、プリチャージ回路ＰＲＥおよびカラムスイッチＣＳＷは、相補のビット線対ＢＩＴ、ＢＩＴＸにより互いに接続されている。この例では、４つのメモリセル列毎にデータ端子Ｉ／Ｏ１−Ｉ／Ｏ１６の１つが割り当てられる。メモリセルＭＣの例は、図４に示す。ビット線ＢＩＴ、ＢＩＴＸは、リアルビット線の一例である。
【００３４】
各データ端子Ｉ／Ｏ１−Ｉ／Ｏ１６に対応する４つのメモリセル列および４つのカラムスイッチＣＳＷは、カラム選択信号ＣＯＬＸ（ＣＯＬ１Ｘ−ＣＯＬ４Ｘ）に応じて選択される。センスアンプＳＡは、リード動作時に動作し、カラム選択信号ＣＯＬＸに応じて選択されるカラムスイッチＣＳＷに接続されたビット線対ＢＩＴ、ＢＩＴＸの電圧差を増幅し、リードデータＩ／Ｏ１−Ｉ／Ｏ１６を生成する。なお、センスアンプＳＡは、ビット線対ＢＩＴ、ＢＩＴＸの一方の電圧を用いて、リードデータを生成してもよい。
【００３５】
４つのバッファ回路ＰＢＵＦは、互いに同じ回路であるため、メモリブロックＢＬＫ１に対応するバッファ回路ＰＢＵＦについて説明する。なお、図３では、同じ符号のカラム選択信号ＣＯＬ１Ｘ−ＣＯＬ４Ｘが４つのバッファ回路ＰＢＵＦに供給されているが、実際には、カラム選択信号ＣＯＬ１Ｘ−ＣＯＬ４Ｘは、メモリブロックＢＬＫ１−ＢＬＫ４を識別するためのブロックアドレスの論理を含んでいる。このため、４つのバッファ回路ＰＢＵＦに供給されるカラム選択信号ＣＯＬ１Ｘ−ＣＯＬ４Ｘは、互いに異なる。
【００３６】
バッファ回路ＰＢＵＦは、カラム選択信号ＣＯＬＸ（ＣＯＬ１Ｘ−ＣＯＬ４Ｘ）をそれぞれ受ける４つのナンドゲートを有している。各ナンドゲートは、ロウレベルのスリープ信号ＳＬＰＸまたはロウレベルのカラム選択信号ＣＯＬＸを受けたときに、対応するプリチャージ信号ＰＲＥＸ（ＰＲＥ１Ｘ−ＰＲＥ４Ｘ）をハイレベルに非活性化する。プリチャージ信号ＰＲＥＸの非活性化により、対応するビット線対ＢＩＴ、ＢＩＴＸのプリチャージ動作が停止される。リード動作またはライト動作では、カラム選択信号ＣＯＬ１Ｘの１つが活性化され、対応するプリチャージ信号ＰＲＥＸが非活性化され、フローティング状態になったビット線対ＢＩＴ、ＢＩＴＸにリードデータまたはライトデータが伝達される。なお、メモリセル列の数およびカラム選択信号ＣＯＬＸの数は、図３に示した数に限定されない。バッファ回路ＰＢＵＦは、メモリブロックＢＬＫ１−ＢＬＫ４内にそれぞれ形成されてもよい。
【００３７】
ダミー回路ＤＭＹは、ダミービット線ＤＢＩＴに接続された複数のダミーメモリセルＤＭＣを有している。ダミービット線ＤＢＩＴの長さは、ビット線ＢＩＴの長さと同じであり、ダミービット線ＤＢＩＴの構造（配線幅、膜厚、材質、配線層等）は、ビット線ＢＩＴの構造と同じである。例えば、ダミーメモリセルＤＭＣの構造（トランジスタの大きさ、閾値電圧、膜厚、材質、配線層等）は、メモリセルＭＣの構造と同じであり、ダミーメモリセルＤＭＣの電気的特性は、メモリセルＭＣの電気的特性に等しい。ダミーメモリセルＤＭＣの数は、１つのメモリセル列に配置されるメモリセルＭＣの数と同じである。これにより、ダミービット線ＤＢＩＴの負荷を、ビット線ＢＩＴの負荷と同じにできる。ダミービット線ＤＢＩＴは、一端側がインバータＩＶ２の出力に接続され、他端側がインバータＩＶ３の入力に接続される。
【００３８】
例えば、ダミー回路ＤＭＹは、メモリブロックＢＬＫ１−ＢＬＫ４とともにメモリセルアレイ内に形成される。この例では、ダミーメモリセルＤＭＣは、メモリブロックＢＬＫ４の右端に位置するメモリセル列の外側に配置されるダミーメモリセル列を用いて形成される。同様に、ダミービット線ＤＢＩＴは、ダミーメモリセル列に接続されるダミービット線である。ダミーメモリセル列は、メモリセルＭＣの配線や拡散層の形状を均一にするために、メモリセルアレイの周囲に形成される。ダミーメモリセル列を利用してダミーメモリセルＤＭＣを形成することで、半導体メモリＭＥＭの面積が増加することを防止できる。
【００３９】
メモリセルＭＣおよびダミーメモリセルＤＭＣの例は、図４に示す。なお、ダミーメモリセルＤＭＣの代わりに、メモリセルＭＣ内の転送トランジスタと同じサイズのトランジスタを形成し、ダミービット線ＤＢＩＴに接続してもよい。
【００４０】
インバータＩＶ１は、スリープ信号ＳＬＰＸの論理を反転してｐＭＯＳトランジスタＰ１のゲートおよびインバータＩＶ２の入力に出力する。ｐＭＯＳトランジスタＰ１は、通常モード中（スリープ信号ＳＬＰＸ＝ハイレベル）にオンして電源線ＶＤＤを電源線ＶＤＤ２に接続し、スリープモード中（スリープ信号ＳＬＰＸ＝ロウレベル）にオフして電源線ＶＤＤ２と電源線ＶＤＤの接続を解除する。スリープモードは、メモリセルＭＣのアクセスが禁止される第１モードの一例である。通常モードは、メモリセルＭＣのアクセスが許可され、リード動作およびライト動作が実行される第２モードの一例である。スリープモードでは、ビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作が禁止され、ビット線ＢＩＴ、ＢＩＴＸはフローティング状態になる。これにより、スリープモードは、ビット線ＢＩＴ、ＢＩＴＸがプリチャージされた状態でリード動作およびライト動作が実行されないスタンバイ状態に比べて、半導体メモリＭＥＭの消費電力を削減できる。
【００４１】
インバータＩＶ２は、ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２を有している。インバータＩＶ２は、通常モード中にｎＭＯＳトランジスタＮ２をオンし、ダミービット線ＤＢＩＴを接地線ＶＳＳに接続する。インバータＩＶ２は、スリープモード中に、ｐＭＯＳトランジスタＰ２をオンし、ダミービット線ＤＢＩＴを電源線ＶＤＤに接続する。インバータＩＶ２のｎＭＯＳトランジスタＮ２は、スリープモード中にダミービット線ＤＢＩＴを接地電圧ＶＳＳに設定するリセット回路の一例である。なお、リセット回路は、ｎＭＯＳトランジスタＮ２の代わりに、ダミービット線ＤＢＩＴと接地線ＶＳＳとの間に配置される高抵抗により形成されてもよい。
【００４２】
インバータＩＶ３は、ダミービット線ＤＢＩＴの他端側の電圧を受け、スリープ解除信号ＳＬＰＯＵＴＸを出力する。スリープ解除信号ＳＬＰＯＵＴＸは、ダミービット線ＤＢＩＴの電圧が高いときにロウレベルに設定され、ダミービット線ＤＢＩＴの電圧が低いときにハイレベルに設定される。
【００４３】
ｐＭＯＳトランジスタＰ３は、スリープ解除信号ＳＬＰＯＵＴＸがロウレベルに活性化されているときにオンし、電源線ＶＤＤを電源線ＶＤＤ２に接続する。ｐＭＯＳトランジスタＰ３は、スリープ解除信号ＳＬＰＯＵＴＸがハイレベルに非活性化されているときにオフし、電源線ＶＤＤと電源線ＶＤＤ２の接続を解除する。
【００４４】
この例では、ｐＭＯＳトランジスタＰ２の駆動能力は、ｐＭＯＳトランジスタＰ１の駆動能力より低い。ｐＭＯＳトランジスタＰ１、Ｐ２の駆動能力は、ｐＭＯＳトランジスタＰ２により充電されるダミービット線ＤＢＩＴの充電速度が、ｐＭＯＳトランジスタＰ１により充電されるメモリブロックＢＬＫ１−ＢＬＫ４の各ビット線ＢＩＴ、ＢＩＴＸの充電速度と等しくなるように設計されている。
【００４５】
ｐＭＯＳトランジスタＰ１の駆動能力は、ｐＭＯＳトランジスタＰ３の駆動能力より低い。スリープモードから通常モードへの復帰時に、フローティング状態のビット線ＢＩＴ、ＢＩＴＸは、駆動能力が相対的に低いｐＭＯＳトランジスタＰ１を用いてプリチャージされる。このため、全てのメモリブロックＢＬＫ１−ＢＬＫ４が同時にプリチャージされる場合にも、電源電流が急激に増えることを防止でき、電源ノイズの発生を防止できる。
【００４６】
ｐＭＯＳトランジスタＰ１、Ｐ２の駆動能力は、ゲート幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることで大きくなり、比Ｗ／Ｌを小さくすることで小さくなる。なお、駆動能力が高いｐＭＯＳトランジスタＰ３は、通常モード中に実行されるアクセス動作後のビット線対ＢＩＴ、ＢＩＴＸのプリチャージ動作のために使用される。駆動能力が高いｐＭＯＳトランジスタＰ３は、複数のトランジスタを並列に接続することにより形成されてもよい。この際、メモリブロックＢＬＫ１−ＢＬＫ４毎にｐＭＯＳトランジスタＰ３を配置してもよく、所定数のメモリセル例毎にｐＭＯＳトランジスタＰ３を配置してもよい。同様に、ｐＭＯＳトランジスタＰ２も、複数のトランジスタを並列に接続することにより形成されてもよい。
【００４７】
図４は、図３に示した半導体メモリＭＥＭの要部の例を示している。図４では、図３のメモリブロックＢＬＫ４の右端に配置されるプリチャージ回路ＰＲＥ、メモリセルＭＣおよびビット線対ＢＩＴ、ＢＩＴＸを示している。プリチャージ回路ＰＲＥは、電源線ＶＤＤ２をビット線ＢＩＴ、ＢＩＴＸにそれぞれ接続するｐＭＯＳトランジスタＰ４、Ｐ５と、ビット線対ＢＩＴ、ＢＩＴＸを互いに接続するｐＭＯＳトランジスタＰ６とを有している。
【００４８】
ｐＭＯＳトランジスタＰ４、Ｐ５、Ｐ６は、ゲートでロウレベルのプリチャージ信号ＰＲＥ４Ｘを受けているときにオンし、ビット線対ＢＩＴ、ＢＩＴＸに電源電圧ＶＤＤ２を供給する。ｐＭＯＳトランジスタＰ４、Ｐ５、Ｐ６は、ゲートでハイレベルのプリチャージ信号ＰＲＥ４Ｘを受けているときにオフする。すなわち、プリチャージ回路ＰＲＥは、スリープモード中（ＳＬＰＸ＝ロウレベル）および通常モード中にメモリセル列が選択されているとき（ＣＯＬ４Ｘ＝ロウレベル）にオフし、通常モード中にメモリセル列が選択されていないとき（ＣＯＬ４Ｘ＝ハイレベル）にオンする。
【００４９】
メモリセルＭＣは、一般的なＳＲＡＭのメモリセルであり、負荷トランジスタＬ１、Ｌ２、駆動トランジスタＤ１、Ｄ２および転送トランジスタＴ１、Ｔ２を有している。負荷トランジスタＬ１、Ｌ２および駆動トランジスタＤ１、Ｄ２によりラッチが形成される。ラッチの一対の入出力ノードは、転送トランジスタＴ１、Ｔ２を介しては、ビット線ＢＩＴ、ＢＩＴＸにそれぞれ接続される。
【００５０】
この例では、各メモリセル列は、５１２本のワード線ＷＬ（ＷＬ１−ＷＬ５１２）に接続される５１２個のメモリセルＭＣを有している。なお、ワード線ＷＬの数は、５１２本に限定されない。半導体メモリＭＥＭがマクロとして形成される場合、ワード線ＷＬの数は、半導体メモリＭＥＭを使用するユーザ仕様により異なる。ワード線ＷＬの数が多くなると、ビット線ＢＩＴ、ＢＩＴＸに接続されるメモリセルＭＣの数が増え、ビット線ＢＩＴ、ＢＩＴＸは長くなり、各ビット線ＢＩＴ、ＢＩＴＸの負荷（負荷容量や配線抵抗）は大きくなる。
【００５１】
ダミーメモリセルＤＭＣは、転送トランジスタＴ１、Ｔ２のゲートがワード線ＷＬではなく接地線ＶＳＳに接続されていること、転送トランジスタＴ１、Ｔ２がダミービット線ＤＢＩＴ、ＤＢＩＴＸに接続されていることを除き、メモリセルＭＣと同じである。換言すれば、ダミーメモリセルＤＭＣは、配線パターンを除いて、メモリセルＭＣと同じレイアウトデータを用いて形成される。また、ダミーメモリセルＤＭＣは、メモリセルＭＣに隣接してレイアウトされているため、ダミーメモリセルＤＭＣの電気的特性は、メモリセルＭＣの電気的特性と同じである。ダミーメモリセルＤＭＣの数は、メモリセルＭＣの数と同じ５１２個である。これにより、ダミービット線ＤＢＩＴの負荷は、各ビット線ＢＩＴ、ＢＩＴＸの負荷と同じになる。
【００５２】
図４において、ｐＭＯＳトランジスタＰ１は第１トランジスタの一例である。ｐＭＯＳトランジスタＰ３は第２トランジスタの一例である。各ｐＭＯＳトランジスタＰ４、Ｐ５は、第３トランジスタの一例である。ｐＭＯＳトランジスタＰ１、Ｐ４およびｐＭＯＳトランジスタＰ１、Ｐ５は、第１プリチャージ回路の一例である。ｐＭＯＳトランジスタＰ２は、第２プリチャージ回路の一例である。ｐＭＯＳトランジスタＰ３、Ｐ４またはｐＭＯＳトランジスタＰ３、Ｐ５は、第３プリチャージ回路の一例である。すなわち、ｐＭＯＳトランジスタＰ４、Ｐ５は、第１プリチャージ回路および第３プリチャージ回路に共通の素子である。
【００５３】
図５は、図４に示したインバータＩＶ３の電気的特性の例を示している。例えば、インバータＩＶ３は、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有するＣＭＯＳインバータである。インバータＩＶ３は、入力電圧ＶＩＮが電源電圧ＶＤＤと接地電圧ＶＳＳとの中間の電圧ＶＤＤ／２を超えたときに出力電圧ＶＯＵＴをハイレベルからロウレベルに変化する。インバータＩＶ３は、入力電圧ＶＩＮが中間の電圧ＶＤＤ／２より低くなったときに出力電圧ＶＯＵＴをロウレベルからハイレベルに変化する。なお、インバータＩＶ３を含む複数のインバータを直列に接続して検出回路が形成される場合、インバータＩＶ３は、初段に配置され、ダミービット線ＤＢＩＴの他端側に接続される。
【００５４】
図６は、図３に示した半導体メモリＭＥＭの全体ブロックの例を示している。半導体メモリＭＥＭは、メモリブロックＢＬＫ１−ＢＬＫ４、ダミー回路ＤＭＹ、ワードデコーダＷＤＥＣ、カラムデコーダＣＤＥＣおよび制御回路ＣＮＴ１−ＣＮＴ４を有している。メモリブロックＢＬＫ１−ＢＬＫ４は、メモリセルアレイＭＣＡ、プリチャージ部ＰＲＥＵ、カラムスイッチ部ＣＳＷＵ、センスアンプ部ＳＡＵを有している。メモリセルアレイＭＣＡは、マトリックス状に配置されたメモリセルＭＣを含む。プリチャージ部ＰＲＥＵは、図３に示したプリチャージ回路ＰＲＥおよびバッファ回路ＰＢＵＦを含む。カラムスイッチ部ＣＳＷＵは、図３に示したカラムスイッチＣＳＷを含む。センスアンプ部ＳＡＵは、図３に示したセンスアンプＳＡを含む。
【００５５】
ワードデコーダＷＤＥＣは、リード動作およびライト動作において、アドレス端子で受けるアドレス信号に応じて図４に示したワード線ＷＬの１つを選択し、選択したワード線ＷＬをハイレベルに設定する。カラムデコーダＣＤＥＣは、リード動作およびライト動作において、アクセスするメモリセルＭＣを選択するために、アドレス端子で受けるアドレス信号に応じて図３に示したカラム選択信号ＣＯＬＸの１つを活性化する。
【００５６】
例えば、制御回路ＣＮＴ１は、スリープ信号ＳＬＰＸを受けるバッファを有している。例えば、制御回路ＣＮＴ２は、コマンド端子で受けるコマンド信号ＣＭＤをデコードするコマンドデコーダを有しており、リード動作またはライト動作を実行するためのタイミング信号を生成する。例えば、制御回路ＣＮＴ３は、図３に示したインバータＩＶ１、ＩＶ２およびｐＭＯＳトランジスタＰ１、Ｐ３を有している。例えば、制御回路ＣＮＴ４は、図３に示したインバータＩＶ３およびデータ信号をデータ端子Ｉ／Ｏに対して出力または入力するデータ入出力回路を有している。なお、データ端子は、出力用と入力用に分けて形成してもよい。
【００５７】
図７は、図３に示した半導体メモリＭＥＭの動作の例を示している。図２と同じ動作については、詳細な説明は省略する。図７は、ワード線ＷＬの数が多いとき（例えば、５１２本）の動作を示している。通常モードは符号ＮＲＭで示し、スリープモードは、符号ＳＬＰで示す。
【００５８】
通常モードＮＲＭ中、図３に示したｐＭＯＳトランジスタＰ２がオンするため、ダミービット線ＤＢＩＴはハイレベル設定される（図７（ａ））。スリープ信号ＳＬＰＸがハイレベルからロウレベルに変化すると、半導体メモリＭＥＭは、通常モードＮＲＭからスリープモードＳＬＰに移行する（図７（ｂ））。これにより、図３に示したｐＭＯＳトランジスタＰ１、Ｐ２はオフし、ｎＭＯＳトランジスタＮ２はオンする。
【００５９】
ｎＭＯＳトランジスタＮ２のオンにより、ダミービット線ＤＢＩＴは、ハイレベルからロウレベルにリセットされる（図７（ｃ））。ダミービット線ＤＢＩＴの電圧の降下速度は、ｎＭＯＳトランジスタＮ２の駆動能力に依存する。インバータＩＶ３は、ダミービット線ＤＢＩＴのロウレベルを受けて、スリープ解除信号ＳＬＰＯＵＴＸをロウレベルからハイレベルに変化する（図７（ｄ））。
【００６０】
図３に示したｐＭＯＳトランジスタＰ３は、ハイレベルのスリープ解除信号ＳＬＰＯＵＴＸを受けてオフする。ｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３のオフによりビット線対ＢＩＴ、ＢＩＴＸは、フローティング状態になり、徐々に中間の電圧ＶＤＤ／２まで下がる（図７（ｅ））。中間の電圧ＶＤＤ／２まで下がる理由は、図２で説明した内容と同じである。スリープモードＳＬＰ中、電源線ＶＤＤ２もフローティング状態になる。しかし、電源線ＶＤＤ２は、オフしているｐＭＯＳトランジスタＰ１、Ｐ３が抵抗値が非常に高い高抵抗として機能するため、電圧の低下量は、ビット線対ＢＩＴ、ＢＩＴＸに比べて少ない（図７（ｆ））。
【００６１】
この後、通常モードＮＲＭに復帰するために、スリープ信号ＳＬＰＸがハイレベルに変化され、半導体メモリＭＥＭの状態は、復帰期間ＲＥＴに遷移する（図７（ｇ））。ハイレベルのスリープ信号ＳＬＰＸにより、ｐＭＯＳトランジスタＰ１、Ｐ２はほぼ同時にオンし、ビット線ＢＩＴ、ＢＩＴＸとダミービット線ＤＢＩＴのプリチャージ動作が開始される。ビット線対ＢＩＴ、ＢＩＴＸは、中間の電圧ＶＤＤ／２から電源電圧ＶＤＤまで徐々に上昇し、ダミービット線ＤＢＩＴは、接地電圧ＶＳＳから電源電圧ＶＤＤまで徐々に上昇する（図７（ｈ、ｉ））。
【００６２】
図２と同様に、ビット線ＢＩＴ、ＢＩＴＸとダミービット線ＤＢＩＴの電圧の上昇速度（波形の傾き）は、互いに等しくなる。したがって、ダミービット線ＤＢＩＴの電圧が接地電圧ＶＳＳから中間の電圧ＶＤＤ／２まで上昇すると、ビット線ＢＩＴの電圧は、中間の電圧ＶＤＤ／２から電源電圧ＶＤＤまで上昇する。すなわち、ビット線ＢＩＴ、ＢＩＴＸの電圧と電圧が異なるダミービット線ＤＢＩＴを用いて、ビット線ＢＩＴ、ＢＩＴＸの電圧をモニターできる。この結果、簡易なインバータＩＶ３を用いて、ビット線ＢＩＴ、ＢＩＴＸが電源電圧ＶＤＤまでプリチャージしたことを検出できる。
【００６３】
なお、スリープ信号ＳＬＰＸがハイレベルに変化することで、図４に示したプリチャージ回路ＰＲＥのｐＭＯＳトランジスタＰ４、Ｐ５、Ｐ６がオンする。しかし、復帰期間ＲＥＴ中、ｐＭＯＳトランジスタＰ３はオフしているため、ビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作は、ｐＭＯＳトランジスタＰ１のみを介して実行される。復帰期間ＲＥＴ中に駆動能力が高いｐＭＯＳトランジスタＰ３をオフすることで、ビット線ＢＩＴ、ＢＩＴＸが急激にプリチャージされることを防止でき、電源ノイズの発生を防止できる。さらに、ｐＭＯＳトランジスタＰ１、Ｐ３を電源線ＶＤＤとプリチャージ回路ＰＲＥとの間に並列に接続することで、既存のプリチャージ回路ＰＲＥを用いて、半導体メモリＭＥＭを設計できる。
【００６４】
図７において、ダミービット線ＤＢＩＴ、ビット線ＢＩＴ、ＢＩＴＸおよびスリープ解除信号ＳＬＰＯＵＴＸにそれぞれ示した３つの波形は、半導体メモリＭＥＭの製造条件の変動、電源電圧ＶＤＤの変動および動作温度の変動の少なくともいずれかによるタイミングの変化を示している。最も早い波形は、トランジスタの閾値電圧が相対的に低いとき、電源電圧ＶＤＤが相対的に高いとき、動作温度が相対的に低いとき、またはこれ等の複数の条件が重なったときのタイミングを示している。反対に、最も遅い波形は、トランジスタの閾値電圧が相対的に高いとき、電源電圧ＶＤＤが相対的に低いとき、動作温度が相対的に高いとき、またはこれ等の複数の条件が重なったときのタイミングを示している。真ん中の波形は、標準的なタイミングを示している。
【００６５】
図３に示したインバータＩＶ３は、図５に示した電気的特性を有しており、ダミービット線ＤＢＩＴの電圧が中間の電圧ＶＤＤ／２まで上昇したときにスリープ解除信号ＳＬＰＯＵＴＸをロウレベルに活性化する（図７（ｊ））。スリープ解除信号ＳＬＰＯＵＴＸの活性化により、ビット線ＢＩＴ、ＢＩＴＸの電圧は電源電圧ＶＤＤまで上昇していると判断され、復帰期間ＲＥＴは終了し、アクセス動作が実行可能になる。図７では、スリープ解除信号ＳＬＰＯＵＴＸの活性化タイミングが最も遅いワースト条件を、復帰期間ＲＥＴの終了タイミングとしている。ワースト条件での復帰期間ＲＥＴの終了タイミングは、回路シミュレーションや半導体メモリＭＥＭの電気的特性の評価により求められる。例えば、ワーストの復帰期間ＲＥＴは、スリープモードＳＬＰが解除されてから半導体メモリＭＥＭのアクセス動作が実行可能になるまでのセットアップ時間（半導体メモリＭＥＭのタイミング仕様）として使用される。
【００６６】
ｐＭＯＳトランジスタＰ３は、スリープ解除信号ＳＬＰＯＵＴＸの活性化に応答してオンする。駆動能力が高いｐＭＯＳトランジスタＰ３は、リード動作またはライト動作の後のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作のために使用される。復帰期間ＲＥＴの終了時に、ｐＭＯＳトランジスタＰ３をオンすることで、復帰期間ＲＥＴとその後のアクセス動作時とで、ビット線ＢＩＴ、ＢＩＴＸをプリチャージするための能力を変えることができる。すなわち、全てのビット線ＢＩＴ、ＢＩＴＸが同時にプリチャージされる復帰期間ＲＥＴでは、駆動能力の低いｐＭＯＳトランジスタＰ１のみを用いてプリチャージ動作を実行できる。これに対して、アクセスされたビット線ＢＩＴ、ＢＩＴＸのみがプリチャージされる通常モードＮＲＭでは、ｐＭＯＳトランジスタＰ１とともに、駆動能力が高いｐＭＯＳトランジスタＰ３を用いてプリチャージ動作を実行できる。この結果、復帰期間ＲＥＴの電源ノイズの発生を抑えながら、アクセス動作時のプリチャージ動作を迅速に実行できる。
【００６７】
図２と同様に、スリープ解除信号ＳＬＰＯＵＴＸが活性化された時点で、ビット線ＢＩＴ、ＢＩＴＸの電圧は、ｐＭＯＳトランジスタＰ１の動作により電源電圧ＶＤＤまで上昇している。このため、半導体メモリＭＥＭは、スリープ解除信号ＳＬＰＯＵＴＸが活性化された後、直ちにアクセス動作を開始できる。したがって、復帰期間ＲＥＴに対応する上記セットアップ時間を最小限にでき、半導体メモリＭＥＭのアクセス効率を向上できる。
【００６８】
なお、スリープ解除信号ＳＬＰＯＵＴＸは、アクセス動作が実行可能になったことを通知するために、半導体メモリＭＥＭにアクセスするコントローラ（図１５のＣＰＵ等）に出力されてもよい。
【００６９】
図８は、図３に示した半導体メモリＭＥＭの動作の別の例を示している。図２および図７と同じ動作については、詳細な説明は省略する。図８は、ワード線ＷＬの数が少ないとき（例えば、１２８本）の動作を示している。ワード線ＷＬの数が少ない場合、ビット線ＢＩＴ、ＢＩＴＸに接続されるメモリセルＭＣの数は減り、ビット線ＢＩＴ、ＢＩＴＸは短くなる。このため、各ビット線ＢＩＴ、ＢＩＴＸの負荷（負荷容量や配線抵抗）は相対的に小さくなる。同様に、ダミービット線ＤＢＩＴの負荷も相対的に小さくなる。したがって、復帰期間ＲＥＴにおいて、ビット線ＢＩＴ、ＢＩＴＸおよびダミービット線ＤＢＩＴの電圧の上昇速度は高くなり、復帰期間ＲＥＴは短くなる（図８（ａ、ｂ））。復帰期間ＲＥＴを除く波形は、図７と同様である。
【００７０】
この実施形態では、ワード線ＷＬの本数に依存する復帰期間ＲＥＴに応じて、スリープモードＳＬＰが解除されてから半導体メモリＭＥＭのアクセス動作が実行可能になるまでのセットアップ時間（タイミング仕様）を決めることが可能である。特に、半導体メモリＭＥＭがマクロとして形成される場合、例えば、ワード線ＷＬの数が６４本増える毎に、セットアップ時間を順に増やすことができる。このとき、セットアップ時間は、ワード線ＷＬが最大数（６４本、１２８本、１９２本など）のときの復帰期間ＲＥＴに基づいて設定される。この結果、ワード線ＷＬの本数に応じて、最小限のセットアップ時間で半導体メモリＭＥＭを効率よくアクセスできる。
【００７１】
図９は、図３に示した半導体メモリＭＥＭの動作の別の例を示している。この例では、スリープモードＳＬＰの期間が図７に比べて短く、半導体メモリＭＥＭの状態がスリープモードＳＬＰから通常モードＮＲＭに遷移するときに、ビット線ＢＩＴ、ＢＩＴＸの電圧は、中間の電圧ＶＤＤ／２より高い。その他の動作は、復帰期間ＲＥＴに、ビット線ＢＩＴ、ＢＩＴＸの電圧が電源電圧ＶＤＤに変化するまでの時間が早いことを除き、図７と同じである。
【００７２】
スリープモードＳＬＰの期間が短く、ビット線ＢＩＴ、ＢＩＴＸの電圧が中間の電圧ＶＤＤ／２より高い場合、ビット線ＢＩＴ、ＢＩＴＸの電圧は、復帰期間ＲＥＴの途中で電源電圧ＶＤＤまで上昇する。このため、復帰期間ＲＥＴ中のビット線ＢＩＴ、ＢＩＴＸの波形は、復帰期間ＲＥＴ中のダミービット線ＤＢＩＴの波形と相違する。しかし、復帰期間ＲＥＴの終了時に、ビット線ＢＩＴ、ＢＩＴＸの電圧は電源電圧ＶＤＤに設定されているため、通常モードＮＲＭでのアクセス動作は、支障なく実行される。
【００７３】
図１０は、半導体メモリＭＥＭの別の例を示している。図１０は、図３に示した半導体メモリＭＥＭとの比較例である。半導体メモリＭＥＭは、メモリブロックＢＬＫ（ＢＬＫ１−ＢＬＫ４）、メモリブロックＢＬＫ１−ＢＬＫ４にそれぞれ対応するバッファ回路ＰＢＵＦおよび３つの遅延回路ＤＬＹを有している。メモリブロックＢＬＫ１−ＢＬＫ４は、図４に示したプリチャージ回路ＰＲＥが電源線ＶＤＤ２でなく電源線ＶＤＤに接続されていることを除き、図３のメモリブロックＢＬＫ１−ＢＬＫ４と同様である。バッファ回路ＰＢＵＦは、図３と同じである。
【００７４】
例えば、各遅延回路ＤＬＹは、入力端子で受ける立ち上がりエッジを遅延して出力端子に出力し、入力端子で受ける立ち下がりエッジを遅延せずに出力端子に出力する。遅延回路ＤＬＹの立ち上がりエッジの遅延時間は互いに等しい。各遅延回路ＤＬＹの立ち上がりエッジの遅延時間は、復帰期間ＲＥＴにおいて、各メモリブロックＢＬＫのビット線ＢＩＴ、ＢＩＴＸが中間の電圧ＶＤＤ／２から電源電圧ＶＤＤに変化するまでの時間に合わせて設定される。なお、各遅延回路ＤＬＹは、２つのインバータが直列に接続されているが、偶数個のインバータが直列に接続されていればよい。
【００７５】
メモリブロックＢＬＫ２に対応するバッファ回路ＰＢＵＦは、スリープ信号ＳＬＰＸを遅延回路ＤＬＹ１で遅延させたスリープ信号ＳＬＰ１Ｘを受ける。メモリブロックＢＬＫ３に対応するバッファ回路ＰＢＵＦは、スリープ信号ＳＬＰ１Ｘを遅延回路ＤＬＹ２で遅延させたスリープ信号ＳＬＰ２Ｘを受ける。メモリブロックＢＬＫ４に対応するバッファ回路ＰＢＵＦは、スリープ信号ＳＬＰ２Ｘを遅延回路ＤＬＹ３で遅延させたスリープ信号ＳＬＰ３Ｘを受ける。これにより、半導体メモリＭＥＭは、スリープ信号ＳＬＰＸがハイレベルに非活性化された後の復帰期間ＲＥＴにおいて、メモリブロックＢＬＫ１−ＢＬＫ４毎にビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作を実行する。
【００７６】
図１１は、図１０に示した半導体メモリＭＥＭの動作の例を示している。図１１は、ワード線ＷＬの数が多いとき（例えば、５１２本）の動作を示している。図１１では、遅延回路ＤＬＹの立ち上がりエッジの遅延時間を符号ＤＬＹで示している。この例では、スリープ信号ＳＬＰＸの立ち上がりエッジは、遅延回路ＤＬＹの遅延時間だけ遅延され、スリープ信号ＳＬＰ１Ｘ、ＳＬＰ２Ｘ、ＳＬＰ３Ｘが順に立ち上がる。このため、復帰期間ＲＥＴでは、メモリブロックＢＬＫ１−ＢＬＫ４のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作が順に実行される。
【００７７】
ビット線ＢＩＴ、ＢＩＴＸおよびスリープ信号ＳＬＰＸ、ＳＬＰ１Ｘ、ＳＬＰ２Ｘ、ＳＬＰ３Ｘにそれぞれ示した３つの波形は、図７と同様に、半導体メモリＭＥＭの製造条件の変動、電源電圧ＶＤＤの変動および動作温度の変動の少なくともいずれかによるタイミングの変化を示している。タイミングの変化には、遅延回路ＤＬＹの遅延時間の変動も含まれる。
【００７８】
遅延回路ＤＬＹを用いて、プリチャージ動作がメモリブロックＢＬＫ１−ＢＬＫ４毎に分散して実行されるため、プリチャージ動作に必要な電源電流は分散される。このため、復帰期間ＲＥＴに、図３に示した駆動能力の低いｐＭＯＳトランジスタＰ１を用いることなく、図４に示したプリチャージ回路ＰＲＥのみを使用してプリチャージを実行できる。
【００７９】
一方、復帰期間ＲＥＴは、各メモリブロックＢＬＫ１−ＢＬＫ４のビット線ＢＩＴ、ＢＩＴＸの電源電圧ＶＤＤへの上昇時間の変動と、遅延回路ＤＬＹの遅延時間の変動を考慮し、ワーストの上昇時間とワーストの遅延時間を加算した時間に設定する必要がある。このため、復帰期間ＲＥＴは、図７に比べて長くなり、半導体メモリＭＥＭのアクセス効率の向上効果は低い。
【００８０】
図１２は、図１０に示した半導体メモリＭＥＭの動作の別の例を示している。図１１と同じ動作については、詳細な説明は省略する。図１２は、ワード線ＷＬの数が少ないとき（例えば、１２８本）の動作を示している。ワード線ＷＬの数が少ないため、ビット線ＢＩＴ、ＢＩＴＸは短くなり、各ビット線ＢＩＴ、ＢＩＴＸの負荷は相対的に小さくなる。このため、復帰期間ＲＥＴにおいて、ビット線ＢＩＴ、ＢＩＴＸを中間の電圧ＶＤＤ／２から電源電圧ＶＤＤにプリチャージするための時間は、図１１に比べて短くなる。
【００８１】
しかしながら、遅延回路ＤＬＹの立ち上がりの遅延時間は、ワード線ＷＬの数に依存せず、固定である。このため、メモリブロックＢＬＫ１のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作が完了した後、メモリブロックＢＬＫ２のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作が開始されるまでの期間は、無駄な時間を含む。同様に、メモリブロックＢＬＫ２のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作が完了した後、メモリブロックＢＬＫ３のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作が開始されるまでの期間は、無駄な時間を含む。メモリブロックＢＬＫ３のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作が完了した後、メモリブロックＢＬＫ４のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作が開始されるまでの期間は、無駄な時間を含む。この結果、ワード線ＷＬの数が少ない場合に、復帰期間ＲＥＴは、メモリブロックＢＬＫ４のビット線ＢＩＴ、ＢＩＴＸのプリチャージ時間の減少分しか減らない。
【００８２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワード線ＷＬの本数が異なる場合にも、復帰期間ＲＥＴを、ビット線ＢＩＴ、ＢＩＴＸの負荷に応じて最小限に設定でき、最小限のセットアップ時間で半導体メモリＭＥＭを効率よくアクセスできる。
【００８３】
また、アクセス動作時にビット線ＢＩＴ、ＢＩＴＸをプリチャージするための駆動能力の高いｐＭＯＳトランジスタＰ３を、ｐＭＯＳトランジスタＰ１とは別に設けることで、復帰期間ＲＥＴ中に最適な速度でビット線ＢＩＴ、ＢＩＴＸをプリチャージできる。この結果、復帰期間ＲＥＴの電源ノイズの発生を抑えながら、アクセス動作時のプリチャージ動作を迅速に実行でき、アクセス効率を向上できる。
【００８４】
図１３は、別の実施形態における半導体メモリＭＥＭの例を示している。図３と同じ要素については、詳細な説明は省略する。メモリブロックＢＬＫ１−ＢＬＫ４およびダミー回路ＤＭＹは図３と同じである。この実施形態では、各メモリブロックＢＬＫ１−ＢＬＫ４に対応するバッファ回路ＰＢＵＦは、スリープ信号ＳＬＰＸではなく、スリープ解除信号ＳＬＰＯＵＴＸを受けて動作する。なお、図３と同様に、バッファ回路ＰＢＵＦに供給されるカラム選択信号ＣＯＬ１Ｘ−ＣＯＬ４Ｘは、ブロックアドレスの論理を含んでおり、メモリブロックＢＬＫ１−ＢＬＫ４毎に異なる。
【００８５】
スリープ信号ＳＬＰＸは、各メモリブロックＢＬＫ１−ＢＬＫ４に直接供給される。図３に示したｐＭＯＳトランジスタＰ１は、駆動能力を低くして、プリチャージ回路ＰＲＥの内部に形成される。図３に示したｐＭＯＳトランジスタＰ３は削除され、プリチャージ回路ＰＲＥがｐＭＯＳトランジスタＰ３の代わりに機能する。半導体メモリＭＥＭの状態のその他の構成は、インバータＩＶ３の出力にインバータＩＶ４、ＩＶ５、ＩＶ６が直列に接続されることを除き、図３と同様である。
【００８６】
図１４は、図１３に示した半導体メモリＭＥＭの要部の例を示している。図４と同じ要素については、詳細な説明は省略する。図１４では、図１３のメモリブロックＢＬＫ４の右端に配置されるプリチャージ回路ＰＲＥ、メモリセルＭＣおよびビット線対ＢＩＴ、ＢＩＴＸを示している。
【００８７】
プリチャージ回路ＰＲＥは、各ビット線ＢＩＴ、ＢＩＴＸを電源線ＶＤＤに接続するための複数のｐＭＯＳトランジスタＰ１を有している。すなわち、ｐＭＯＳトランジスタＰ１は、ビット線ＢＩＴ、ＢＩＴＸ毎に設けられる。各ｐＭＯＳトランジスタＰ１の構造（トランジスタの大きさ、閾値電圧、膜厚、材質、配線層等）は、ｐＭＯＳトランジスタＰ２の構造と同じであり、各ｐＭＯＳトランジスタＰ１の電気的特性は、ｐＭＯＳトランジスタＰ２の電気的特性に等しい。すなわち、ｐＭＯＳトランジスタＰ２の駆動能力は、各ｐＭＯＳトランジスタＰ１の駆動能力に等しい。
【００８８】
プリチャージ回路ＰＲＥのｐＭＯＳトランジスタＰ４、Ｐ５、Ｐ６は、対応するバッファ回路ＰＢＵＦからのプリチャージ信号（この例では、ＰＲＥ４Ｘ）をゲートで受けて動作する。各ｐＭＯＳトランジスタＰ４、Ｐ５は、第２トランジスタの一例である。ｐＭＯＳトランジスタＰ１は、第１プリチャージ回路および第３プリチャージ回路の一例である。ｐＭＯＳトランジスタＰ２は、第２プリチャージ回路の一例である。
【００８９】
バッファ回路ＰＢＵＦは、インバータＩＶ４、ＩＶ５、ＩＶ６を介してスリープ解除信号ＳＬＰＯＵＴＸを反転した信号をナンドゲートで受ける。バッファ回路ＰＢＵＦは、スリープ解除信号ＳＬＰＯＵＴＸがハイレベルのとき、またはロウレベルのカラム選択信号ＣＯＬＸ（この例では、ＣＯＬ４Ｘ）を受けたときに、対応するプリチャージ信号ＰＲＥＸ（この例では、ＰＲＥ４Ｘ）をハイレベルに非活性化する。プリチャージ信号ＰＲＥＸの非活性化により、対応するビット線対ＢＩＴ、ＢＩＴＸのプリチャージが停止される。
【００９０】
また、バッファ回路ＰＢＵＦは、スリープ解除信号ＳＬＰＯＵＴＸがロウレベルでカラム選択信号ＣＯＬＸがハイレベルのとき、対応するプリチャージ信号ＰＲＥＸをロウレベルに活性化する。プリチャージ信号ＰＲＥＸの活性化により、対応するビット線対ＢＩＴ、ＢＩＴＸのプリチャージ動作が実行される。
【００９１】
例えば、各ｐＭＯＳトランジスタＰ４、Ｐ５の駆動能力は、各ｐＭＯＳトランジスタＰ１の駆動能力より高い。メモリセルＭＣ、ダミーメモリセルＤＭＣ、ビット線ＢＩＴ、ＢＩＴＸ、ダミービット線ＤＢＩＴは、図３と同じである。
【００９２】
この実施形態の動作は、図７および図８と同じである。この実施形態では、復帰期間ＲＥＴにおけるビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作は、対応するｐＭＯＳトランジスタＰ１を用いてそれぞれ実行される。各ビット線ＢＩＴ、ＢＩＴＸの負荷とダミービット線ＤＢＩＴの負荷は互いに等しく、ｐＭＯＳトランジスタＰ１、Ｐ２の駆動能力は互いに等しい。このため、復帰期間ＲＥＴにおける各ビット線ＢＩＴ、ＢＩＴＸの電圧の上昇速度と、ダミービット線ＤＢＩＴの電圧の上昇速度は互いに等しくなる。
【００９３】
復帰期間ＲＥＴのスリープ解除信号ＳＬＰＯＵＴＸがロウレベルに活性化され、通常モードＮＲＭに復帰した後のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作は、ｐＭＯＳトランジスタＰ１だけでなく、ｐＭＯＳトランジスタＰ４（またはＰ５）を用いて実行される。
【００９４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、復帰期間ＲＥＴに動作させるｐＭＯＳトランジスタＰ１をビット線ＢＩＴ、ＢＩＴＸ毎に設けることで、ｐＭＯＳトランジスタＰ１、Ｐ２を互いに同じ駆動能力に設計できる。この結果、復帰期間ＲＥＴにおけるビット線ＢＩＴ、ＢＩＴＸとダミービット線ＤＢＩＴの上昇速度を、回路シミュレーション等を実施することなく、容易かつ確実に同じ速度に設定できる。
【００９５】
アクセス動作時のプリチャージに使用するｐＭＯＳトランジスタＰ４、Ｐ５が電源線ＶＤＤに直接接続されているため、アクセス動作後のビット線ＢＩＴ、ＢＩＴＸのプリチャージ動作を迅速に実行でき、アクセス効率を向上できる。バッファ回路ＰＢＵＦの動作をスリープ解除信号ＳＬＰＯＵＴＸの論理を用いて制御することで、プリチャージ回路ＰＲＥのｐＭＯＳトランジスタＰ４、Ｐ５を復帰期間ＲＥＴ中にオフできる。したがって、復帰期間ＲＥＴ中にビット線ＢＩＴ、ＢＩＴＸが駆動能力の高いｐＭＯＳトランジスタＰ４、Ｐ５でプリチャージされることを防止でき、電源ノイズの発生を防止できる。
【００９６】
図１５は、上述した半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を形成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で形成されてもよい。
【００９７】
例えば、システムＳＹＳは、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭを有している。ＣＰＵ、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。
【００９８】
ＣＰＵは、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭをアクセスするとともにシステム全体の動作を制御する。ＣＰＵは、ライト動作を実行させるためにコマンド信号ＣＭＤ、アドレス信号ＡＤ、ライトデータ信号Ｉ／Ｏを半導体メモリＭＥＭに出力する。ＣＰＵは、リード動作を実行させるためにコマンド信号ＣＭＤ、アドレス信号ＡＤを半導体メモリＭＥＭに出力し、半導体メモリＭＥＭからリードデータ信号Ｉ／Ｏを受ける。ＣＰＵは、半導体メモリＭＥＭの状態を通常モードＮＲＭまたはスリープモードＳＬＰに設定するためのスリープ信号ＳＬＰＸを半導体メモリＭＥＭに出力する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。
【００９９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
リアルメモリセルと、
前記リアルメモリセルに接続され、前記リアルメモリセルのアクセスが禁止される第１モード中にフローティング状態になることで、第１電源線に供給される電源電圧と接地電圧との中間の電圧に設定されるリアルビット線と、
前記第１モード中に前記第１電源線と前記リアルビット線との接続を解除し、前記リアルメモリセルのアクセスが許可される第２モード中に前記第１電源線を前記リアルビット線に接続する第１プリチャージ回路と、
前記リアルビット線の負荷と同じ負荷を有するダミービット線と、
前記第１モード中に前記第１電源線と前記ダミービット線との接続を解除し、前記第２モード中に前記第１電源線を前記ダミービット線に接続する第２プリチャージ回路と、
前記第１モード中に前記ダミービット線を前記接地電圧に設定するリセット回路と、
前記第１モードから前記第２モードへの切り替わり時に、前記第２プリチャージ回路の動作により前記接地電圧から上昇する前記ダミービット線の電圧が、前記中間の電圧を超えたときに、前記第２モードへの復帰を示す検出信号を活性化する検出回路と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記第１プリチャージ回路は、所定数の前記リアルビット線に共通に設けられ、
前記第２プリチャージ回路の駆動能力は、前記第１プリチャージ回路の駆動能力より低く、前記第２プリチャージ回路により充電される前記ダミービット線の充電速度が前記第１プリチャージ回路により充電される前記所定数の前記リアルビット線の各々の充電速度と等しくなる駆動能力に設定されていること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記第１モード中に前記第１電源線と前記リアルビット線との接続を解除し、前記第１モードから前記第２モードへの切り替わり時に、前記検出信号の活性化に応答して前記第１電源線を前記リアルビット線に接続し、駆動能力が前記第１プリチャージ回路の駆動能力より高い第３プリチャージ回路を備えていること
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記４）
前記第１電源線と前記第２電源線との間に配置され、前記第１モード中にオフし、前記検出信号の活性化に応答してオンする第２トランジスタと
前記第１電源線と第２電源線との間に配置され、前記第１モード中にオフし、前記第２モード中にオンする第１トランジスタと、
前記第２電源線と前記リアルビット線との間に配置され、前記第１モード中にオフし、前記第１モード中の前記リアルメモリセルの非アクセス時にオンする第３トランジスタと、
を備え、
前記第１プリチャージ回路は、前記第１トランジスタおよび前記第３トランジスタを含み、
前記第３プリチャージ回路は、前記第２トランジスタおよび前記第３トランジスタを含むこと
を特徴とする付記３に記載の半導体メモリ。
（付記５）
前記リアルメモリセルおよび前記リアルビット線を各々含む複数のメモリブロックを備え、
前記第１トランジスタおよび前記第２トランジスタは、前記メモリブロックに共通に設けられること
を特徴とする付記４に記載の半導体メモリ。
（付記６）
前記第１プリチャージ回路は、前記リアルビット線毎に設けられ、
前記第２プリチャージ回路の駆動能力は、前記第１プリチャージ回路の駆動能力と等しいこと
を特徴とする付記１に記載の半導体メモリ。
（付記７）
前記第１モード中に前記第１電源線と前記リアルビット線との接続を解除し、前記第１モードから前記第１モードへの切り替わり時に、前記検出信号の活性化に応答して前記第１電源線を前記リアルビット線に接続し、駆動能力が前記第１プリチャージ回路の駆動能力より高い第３プリチャージ回路を備えていること
を特徴とする付記６に記載の半導体メモリ。
（付記８）
前記第１電源線と前記各リアルビット線との間に配置され、前記第１モード中にオフし、前記第１モード中にオンする第１トランジスタと、
前記第１電源線と前記各リアルビット線との間に配置され、前記第１モード中にオフし、前記検出信号の活性化に応答してオンする第２トランジスタと
を備え、
前記第１プリチャージ回路は、前記第１トランジスタを含み、
前記第３プリチャージ回路は、前記第２トランジスタを含むこと
を特徴とする付記７に記載の半導体メモリ。
（付記９）
前記ダミービット線に接続されたダミーメモリセルを備え、
前記ダミーメモリセルは、前記リアルメモリセルに形成される、前記リアルビット線に接続されたトランジスタと同じ構造を有するトランジスタを含み、
前記ダミーメモリセルの数は、前記リアルビット線に接続される前記リアルメモリセルの数に等しいこと
を特徴とする付記１ないし付記８のいずれか１項に記載の半導体メモリ。
（付記１０）
前記ダミーメモリセルは、前記リアルメモリセルと同じ構造を有すること
を特徴とする付記９に記載の半導体メモリ。
（付記１１）
付記１ないし付記１０のいずれか１項に記載の半導体メモリと、
前記半導体メモリにアクセスするコントローラと
を備え、
前記コントローラは、前記半導体メモリを前記第１モードまたは前記第１モードに設定するためのモード信号を前記半導体メモリに出力し、
前記半導体メモリは、前記モード信号を受けるモード端子を備えていること
を特徴とするシステム。
【０１００】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１０１】
ＢＩＴ、ＢＩＴＸ‥ビット線；ＢＬＫ１−ＢＬＫ４‥メモリブロック；ＣＤＥＣ‥カラムデコーダ；ＣＮＴ１−ＣＮＴ４‥制御回路；ＣＯＬ１Ｘ−ＣＯＬ４Ｘ‥カラム選択信号；ＣＳＷ‥カラムスイッチ；ＣＳＷＵ‥カラムスイッチ部；ＤＢＩＴ‥ダミービット線；ＤＥＴＣ‥検出回路；ＤＥＴＸ‥検出信号；ＤＭＣ‥ダミーメモリセル；ＤＭＹ‥ダミー回路；Ｉ／Ｏ‥データ端子；ＬＤ‥負荷；ＭＣ‥メモリセル；ＭＤ‥モード信号；ＭＥＭ‥半導体メモリ；ＮＲＭ‥通常モード；ＰＢＵＦ‥バッファ回路；ＰＲＥ、ＰＲＥ１、ＰＲＥ２‥プリチャージ回路；ＰＲＥ１Ｘ−ＰＲＥ４Ｘ‥プリチャージ信号；ＰＲＥＵ‥プリチャージ部；ＲＥＴ‥復帰期間；ＳＡ‥センスアンプ；ＳＡＵ‥センスアンプ部；ＳＬＰ‥スリープモード；ＳＬＰＯＵＴＸ‥スリープ解除信号；ＳＬＰＸ‥スリープ信号；ＶＤＤ、ＶＤＤ２‥電源線；ＷＤＥＣ‥ワードデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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