(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された貫通孔に絶縁膜を介して導電性材料が埋め込まれた貫通ビアが形成される半導体装置において、
前記貫通ビアの近傍の前記半導体基板の上部に第２導電型のウェルと、
前記ウェルに接続され、前記貫通ビアとは導通しない第１電極と、
前記半導体基板に接続される第２電極と、
前記ウェルと前記半導体基板とのｐｎ接合部分に形成される空乏層と、
を備え、
前記ウェルと前記空乏層とは、前記貫通ビアの周囲を囲む環状に形成され、
前記ｐｎ接合が逆バイアス状態となるように前記第１電極と前記第２電極に電圧を印加し、前記ウェルと前記貫通ビアとの間の領域に前記空乏層を成長させることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板に形成された貫通孔に絶縁膜を介して導電性材料が埋め込まれた貫通ビアが形成される半導体装置において、
前記貫通ビアの近傍の前記半導体基板の上部に第２導電型のウェルと、
前記ウェルに接続され、前記貫通ビアとは導通しない第１電極と、
前記半導体基板に接続される第２電極と、
前記ウェルと前記半導体基板とのｐｎ接合部分に形成される空乏層と、
を備え、
前記ウェルと前記空乏層とは、前記貫通ビアの周囲の一部を囲むように形成され、
前記ｐｎ接合が逆バイアス状態となるように前記第１電極と前記第２電極に電圧を印加し、前記ウェルと前記貫通ビアとの間の領域に前記空乏層を成長させることを特徴とする半導体装置。
【請求項３】
前記半導体基板は、前記貫通ビアを複数有し、
前記ウェルは、前記複数の貫通ビアに対して共通して設けられることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板は、前記貫通ビアを複数有し、
前記ウェルはそれぞれの前記貫通ビアに対して設けられることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記第２電極は、前記半導体基板の前記第１電極が配置される側の主面に設けられることを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
【請求項６】
前記第２電極は、前記半導体基板の前記第１電極が配置される主面とは反対側の主面上に設けられることを特徴とする請求項１から４のいずれか１つに記載の半導体装置。
【請求項７】
前記ウェルは、前記貫通ビアから、前記半導体基板の厚さの範囲内に設けられることを特徴とする請求項１から６のいずれか１つに記載の半導体装置。
【請求項８】
前記ウェルは、前記第１電極と前記第２電極との間に逆バイアス電圧を印加したときに生じる空乏層が前記貫通ビアに到達する位置に設けられることを特徴とする請求項１から６のいずれか１つに記載の半導体装置。
【請求項９】
前記第１電極と前記第２電極との間には、当該半導体装置が有する素子が動作している間に、定常的に逆バイアス電圧が印加されることを特徴とする請求項１から８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置では、メモリチップなどの半導体チップを３次元的に積層させる構造のものが提案されている。各半導体チップは、半導体基板を貫通する貫通ビアが設けられ、必要に応じて半導体基板のデバイス面側およびその裏面側でビアパッドと電気的に接続されている。そして、上下に隣接する半導体チップ間でビアパッドを接続するように半導体チップを接合することで、上記した３次元的に積層された構造の半導体装置が得られる。
【０００３】
半導体基板は、電気的には導電性を有するため、貫通ビアやビアパッドを半導体基板と電気的に絶縁する必要があり、両者の間に絶縁膜が配置されている。このような構造では、貫通ビアやビアパッドと、周囲の半導体基板とは、大きな電気的容量を持つことが避けられない。この電気的容量は、貫通ビアに高周波の電気信号を流す場合に、信号波形を鈍らせる原因となっていた。この電気容量を小さくするために、絶縁膜の周囲に基板とは逆導電型の半導体層を形成する方法などが提案されている。
【０００４】
従来技術では、絶縁膜の周囲に半導体基板の深さ方向にわたって逆導電型の半導体層を形成して空乏層を形成することによって、貫通ビアの寄生容量を低減させている。しかしながら、この方法では、形成される空乏層は薄く十分に寄生容量を低減させることができないという問題点があった。また、半導体基板の厚さ方向にイオン注入等の方法で逆導電型の半導体層を形成することはプロセス的に困難であり、また、この方法ではコストが高くなってしまうという問題点もあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１９０７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態は、従来に比して、半導体基板の貫通孔内に絶縁膜を介して導電性の貫通ビアが埋め込まれる半導体装置において、半導体基板と貫通ビアとの間の電気的容量を低減させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一つの実施形態によれば、第１導電型の半導体基板に形成された貫通孔に絶縁膜を介して導電性材料が埋め込まれた貫通ビアが形成される半導体装置が提供される。前記半導体装置は、前記貫通ビアの近傍の前記半導体基板の上部に第２導電型のウェルと、前記ウェルに接続され、前記貫通ビアとは導通しない第１電極と、前記半導体基板に接続される第２電極と、前記ウェルと前記半導体基板とのｐｎ接合部分に形成される空乏層と、を備える。前記ウェルと前記空乏層とは、前記貫通ビアの周囲を囲む環状に形成される。前記ｐｎ接合が逆バイアス状態となるように前記第１電極と前記第２電極に電圧を印加し、前記ウェルと前記貫通ビアとの間の領域に前記空乏層を成長させる。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態による半導体装置の構成を模式的に示す図。
【図２】図２は、ｐｎ接合に逆バイアスを印加した状態を模式的に示す図。
【図３】図３は、第１の実施形態による半導体装置の他の構成例を模式的に示す断面図。
【図４−１】図４−１は、第１の実施形態による半導体装置の製造方法の処理手順の一例を模式的に示す断面図（その１）。
【図４−２】図４−２は、第１の実施形態による半導体装置の製造方法の処理手順の一例を模式的に示す断面図（その２）。
【図５】図５は、第１の実施形態による半導体装置の他の構成例を模式的に示す断面図。
【図６】図６は、第２の実施形態による半導体装置の構成を模式的に示す断面図。
【図７】図７は、第３の実施形態による半導体装置の構成を模式的に示す平面断面図。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。
【００１０】
（第１の実施形態）
図１は、第１の実施形態による半導体装置の構成を模式的に示す図であり、（ａ）は一部側面断面図であり、（ｂ）は、（ａ）のＡ−Ａ断面図である。半導体装置は、ｐ型シリコン基板などのｐ型半導体基板１１Ｐ上にたとえばＮＡＮＤ型フラッシュメモリを構成するメモリセルなどの他の素子が形成された半導体チップである。メモリセル部などは、実施形態とは直接に関係がないため、図示を省略している。
【００１１】
ｐ型半導体基板１１Ｐの上面および裏面には、それぞれシリコン酸化膜などからなる絶縁膜１２，１５が形成されており、ｐ型半導体基板１１Ｐの所定の位置には、基板の厚さ方向に貫通する貫通孔３０が形成され、貫通孔３０の内面にはシリコン酸化膜などからなり、数十ｎｍから数μｍ程度の厚さの絶縁膜３１が形成されている。絶縁膜３１が形成された貫通孔３０内には、導電体からなる貫通ビア３２が埋め込まれる。貫通ビア３２のｐ型半導体基板１１Ｐの素子が形成される表面側と、反対の裏面側には、それぞれビアパッド３３，３４が接続される。これらのビアパッド３３，３４が、他の半導体装置のビアパッド３３，３４と接続されるように積層され、積層型の半導体装置が形成される。なお、ここでは、ｐ型半導体基板１１Ｐの厚さを２０μｍとし、貫通ビア３２の径を１０μｍとしている。
【００１２】
第１の実施形態では、貫通ビア３２の周囲のｐ型半導体基板１１Ｐの上面付近に、基板とは逆導電型のｎ型ウェル１３Ｎを形成している。ｎ型ウェル１３Ｎの深さは、たとえば１〜２μｍである。ｐ型半導体基板１１Ｐとｎ型ウェル１３Ｎとの境界のｐ型半導体基板１１Ｐの上部付近には、シリコン酸化膜などからなる素子分離絶縁膜１２Ａが形成される。この素子分離絶縁膜１２Ａは、必要に応じて設けられる。
【００１３】
ｎ型ウェル１３Ｎは、図１（ｂ）に示されるように、平面視上、貫通ビア３２を中心とする環状の形状を有している。図１（ｂ）では、円環状を有しているが、額縁状などの多角環状であってもよい。ｐ型半導体基板１１Ｐにｎ型ウェル１３Ｎを形成することによって、そのｐｎ接合部分には、空乏層１４が形成される。
【００１４】
ｎ型ウェル１３Ｎの形成領域上の一部には、絶縁膜１２を貫通するコンタクト２１を介して電極２２が設けられている。また、ｎ型ウェル１３Ｎに近接するｐ型半導体基板１１Ｐ上の一部には、絶縁膜１２を貫通するコンタクト２１を介して電極２３が設けられている。これらの電極２２，２３には、後述するように、半導体装置を構成する図示しない素子が動作中に、ｐ型半導体基板１１Ｐとｎ型ウェル１３Ｎからなるｐｎ接合が逆バイアス状態となるように一定の電圧を印加するために設けられる。また、電極２３の貫通ビア３２からの距離は、電極２２の貫通ビア３２からの距離Ｒに比して長くなるように、電極２２，２３は設けられる。
【００１５】
ここで、このような構造の半導体装置の動作について説明する。上記したように、ｐ型半導体基板１１Ｐとｎ型ウェル１３Ｎの境界のｐｎ接合近傍には、空乏層１４が形成される。この空乏層１４は、半導体の電流キャリアが不足した領域であり、ｐｎ接合の場合、ｐ型半導体からｎ型半導体へは電流が流れるが、その逆には電流が流れない。また、ｐ型半導体基板１１Ｐと、貫通ビア３２やビアパッド３３，３４の間に形成された絶縁膜１２，１５，３１の厚さは数十ｎｍから数μｍ程度であり、貫通ビア３２やビアパッド３３，３４とｐ型半導体基板１１Ｐとの間の電気容量は数百ｆＦから数ｐＦという大きな電気的容量となる。
【００１６】
そこで、第１の実施形態の半導体装置の構造において、ｎ型ウェル１３Ｎに繋がる電極２２に数十ボルトの電圧を印加し、ｐ型半導体基板１１Ｐに繋がる電極２３を接地（ゼロボルトと）する。ｐ型半導体に印加する電圧よりもｎ型半導体に印加する電圧が高い場合（逆バイアス状態）では、ｐｎ接合境界の空乏層１４は成長する。図２は、ｐｎ接合に逆バイアスを印加した状態を模式的に示す図である。図２（ａ）に示されるように、ｐ型半導体基板１１Ｐの厚さが２０μｍであり、貫通ビア３２の径が１０μｍである半導体装置の電極２２，２３に数十ボルトの逆バイアス電圧を印加すると（電極２３に比して電極２２の方に高い電圧を印加すると）、空乏層１４は、ｐ型半導体基板１１Ｐの裏面側まで成長する。図１（ｂ）に示されるように、貫通ビア３２を取り囲むようにｎ型ウェル１３Ｎが配置されているために、貫通ビア３２の周辺は空乏層１４で覆われる。この状態では、空乏層１４は電流キャリアが不足しているために厚い絶縁層として振舞うため、貫通ビア３２やビアパッド３３，３４と、ｐ型半導体基板１１Ｐとの間の電気的容量は、図１の場合に比して激減する。
【００１７】
図２（ｂ）は、図２（ａ）の場合に比して電極２２，２３に印加する電圧が小さい場合である。この場合には、空乏層１４は、図２（ａ）の場合に比して短くなっており、ｐ型半導体基板１１Ｐの裏面側まで成長していない。しかし、逆バイアス電圧の印加で一部の貫通ビア３２の周囲に空乏層１４が形成されることによって、空乏層１４は厚い絶縁層として振舞う。この場合には、貫通ビア３２やビアパッド３３，３４と、ｐ型半導体基板１１Ｐとの間の電気的容量の低減の効果は図２（ａ）の場合に比して減じてしまうが、従来の構造に比べれば、十分に電気的容量を下げることができる。
【００１８】
なお、電極２２，２３に逆バイアス電圧を印加する場合は、半導体装置を構成する他の素子が少なくとも動作中の場合であり、他の素子が動作中の間には、電極２２と電極２３との間には一定の電圧が印加される状態となる。つまり、他の素子が動作中に電極２２，２３に印加される電圧がオン／オフされることがない。これは、安定的に貫通ビア３２の周囲に所定の厚さの空乏層１４を形成させるためである。
【００１９】
また、このように逆バイアスを印加することで貫通ビア３２の周囲に空乏層１４を成長させて電気的容量を下げるには、ｎ型ウェル１３Ｎの位置（貫通ビア３２の側面からｎ型ウェル１３Ｎに設けられる電極２２の形成位置までの距離Ｒ）が貫通ビア３２から所定の範囲内にあることが望ましい。この範囲は、基板の厚さや印加する電圧、ｎ型ウェル１３Ｎのｎ型不純物イオンの量などによって変化するが、一般的には、数十ボルトの逆バイアス電圧を電極２２，２３に印加すると、空乏層１４は数十μｍ程度伸びることが知られている。そのため、貫通ビア３２からｐ型半導体基板１１Ｐの厚さの範囲内にｎ型ウェル１３Ｎを設けることが望ましい。このような範囲内であれば、逆バイアス電圧を印加した際に空乏層１４が貫通ビア３２まで広がるからである。
【００２０】
図３は、第１の実施形態による半導体装置の他の構成例を模式的に示す断面図である。この図では、ｎ型ウェル１３Ｎを貫通ビア３２に隣接させて配置させた場合が示されている。ただし、ｎ型ウェル１３Ｎと貫通ビア３２との間には、絶縁膜３１が介されている。なお、図１と同一の構成要素には同一の符号を付して、その説明を省略している。
【００２１】
このような構造としても、逆バイアス電圧を電極２２，２３に印加すると、ｎ型ウェル１３Ｎの下部から空乏層１４が成長する。貫通ビア３２に接するｎ型ウェル１３Ｎの部分には空乏層１４は形成されないが、ｎ型ウェル１３Ｎよりも下部に形成される空乏層１４が厚い絶縁層として振舞うので、上記の構造と同様に貫通ビア３２やビアパッド３３，３４と、ｐ型半導体基板１１Ｐとの間の電気的容量を低減させることができる。
【００２２】
つぎに、このような構造の半導体装置の製造方法について説明する。図４−１（ａ）〜図４−２（ｃ）は、第１の実施形態による半導体装置の製造方法の処理手順の一例を模式的に示す断面図である。まず、図４−１（ａ）に示されるように、通常の半導体製造プロセスを用いて、ｐ型半導体基板１１Ｐ上に、半導体装置を構成する図示しない素子、たとえばトランジスタ回路、ゲート回路等を形成する。同時に、後の工程で貫通ビア３２を形成する領域の上部（表面近傍）には、ビアパッド３３が形成されており、また、この周囲のｐ型半導体基板１１Ｐの上部（表面付近）には、ｎ型ウェル１３Ｎを形成しておく。ｐ型半導体基板１１Ｐとｎ型ウェル１３Ｎとの境界部の基板上面から所定の深さの範囲に、素子分離絶縁膜１２Ａを必要に応じて形成することができる。この素子分離絶縁膜１２Ａは、一般的にはＳＴＩ（Shallow  Trench  Isolation）と呼ばれている。ｎ型ウェル１３Ｎはコンタクト２１により電極２２と接続されている。また、ｐ型半導体基板１１Ｐは、コンタクト２１により電極２３と接続されている。
【００２３】
その後、図４−１（ｂ）に示されるように、ｐ型半導体基板１１Ｐの裏面側から、所定の厚さ（たとえば２０μｍ）となるまで研磨を行い、ついで、ｐ型半導体基板１１Ｐの裏面に絶縁膜１５を形成する。この絶縁膜１２もＣＶＤ法などの方法によって形成することができる。その後、図４−２（ａ）に示されるように、ｐ型半導体基板１１Ｐの裏面上にレジストを塗布し、貫通ビア３２の形成位置が開口したレジストパターンを形成し、このレジストパターンをマスクとして、エッチング法によってｐ型半導体基板１１Ｐを厚さ方向に貫通する貫通孔３０を形成する。この貫通孔３０は、ｐ型半導体基板１１の表面に形成されたビアパッド３３の形成位置に対応して、ビアパッド３３に連通するように設けられる。ついで、図４−２（ｂ）に示されるように、貫通孔３０の内面上にシリコン酸化膜などの絶縁膜３１をＣＶＤ法などの成膜法によって形成する。さらに、図４−２（ｃ）に示されるように、スパッタ法やめっき法などを用いて、貫通孔３０内にＣｕなどの導電性材料を埋め込み、貫通ビア３２を形成する。
【００２４】
その後、ｐ型半導体基板１１Ｐの裏面側の貫通ビア３２上に裏面側のビアパッド３４を形成する。以上によって、図１（ａ）に示される構造の半導体装置が得られる。
【００２５】
なお、上述した例では、ｐ型半導体基板１１Ｐにｎ型ウェル１３Ｎを形成しているが、導電型を逆にしてもよい。図５は、第１の実施形態による半導体装置の他の構成例を模式的に示す断面図である。この図では、基板にｎ型シリコン基板などのｎ型半導体基板１１Ｎを用い、貫通ビア３２の近傍のｎ型半導体基板１１Ｎの上部にｐ型ウェル１３Ｐを形成している。この場合には、ｎ型半導体基板１１Ｎに接続される電極２３に印加される電圧の方が、ｐ型ウェル１３Ｐに接続される電極２２に印加される電圧よりも高くなるようにされる。そして、逆バイアス電圧が電極２２，２３の間に印加されると、図に示されるように、空乏層１４が貫通ビア３２の周囲にまで到達し、絶縁層が形成されるのと同じ役割を果たし、貫通ビア３２やビアパッド３３，３４と、ｐ型半導体基板１１Ｐとの間の電気的容量が低減される。
【００２６】
第１の実施形態では、貫通ビア３２の周囲の半導体基板の上部に基板とは逆導電型のウェルを形成し、ウェルに接続される電極２２と半導体基板に接続される電極２３との間に逆バイアス電圧を印加する。これによって、半導体基板とウェルとの境界に形成された空乏層１４は、半導体基板の裏面側に向かって成長し、厚い絶縁層として振舞う。その結果、貫通ビア３２やビアパッド３３，３４と、半導体基板との間の電気的容量を低減することが可能になり、貫通ビア３２に高周波の電気信号を流した場合でも信号波形の劣化を小さくすることができるという効果を有する。
【００２７】
（第２の実施形態）
図６は、第２の実施形態による半導体装置の構成を模式的に示す断面図である。この半導体装置は、第１の実施形態の図１において、ｐ型半導体基板１１Ｐに接続される側の電極２３を基板の裏面側に配置した構造としている。この場合にも、電極２３の貫通ビア３２からの距離は、電極２２の貫通ビア３２からの距離Ｒに比して長くなるように、電極２２，２３は設けられる。なお、図１と同一の構成要素には、同一の符号を付してその説明を省略している。また、このような構成によっても、逆バイアス電圧を電極２２，２３に印加することで空乏層１４を貫通ビア３２の周囲を覆うように成長させることができる。その結果、第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００２８】
（第３の実施形態）
図７は、第３の実施形態による半導体装置の構成を模式的に示す平面断面図である。第１の実施形態では、１つの貫通ビアを囲むように、半導体基板の上部に半導体基板とは逆導電型のウェルを形成していたが、第３の実施形態では、図７（ａ）に示されるように、複数の貫通ビア３２の周囲を一括して囲むように、ｐ型半導体基板１１Ｐの上部にｎ型ウェル１３Ｎを設けるようにしてもよい。図７（ａ）の例では、直線状に配列された５つの貫通ビア３２の周囲を囲むようにｎ型ウェル１３Ｎがｐ型半導体基板１１Ｐの上部に設けられている。このような構成でも、ｐ型半導体基板１１Ｐとｎ型ウェル１３Ｎとの間に逆バイアス電圧を印加することで、それぞれの貫通ビア３２の周囲を囲むように空乏層１４が成長し、貫通ビア３２やビアパッド３３，３４と、ｐ型半導体基板１１Ｐとの間の電気的容量を低減することができる。
【００２９】
また、第１の実施形態では、貫通ビアの周囲を完全に囲むように環状のウェルを形成していたが、貫通ビアの近傍に他の素子が配置されているような場合には、貫通ビアの周囲を囲むようにウェルを形成することは困難である。そのようなときには、図７（ｂ）に示されるように、貫通ビア３２の近傍のｐ型半導体基板１１Ｐの上部に、貫通ビア３２を囲まない形状でｎ型ウェル１３Ｎを設けてもよい。図７（ｂ）の場合には、貫通ビア３２を中心に半円弧状のｎ型ウェル１３Ｎが設けられている。なお、これは一例であり、半円弧状でなくても他の形状でもよい。このような貫通ビア３２の近傍に孤立したｎ型ウェルを設けた場合でも、ｐ型半導体基板１１Ｐとｎ型ウェル１３Ｎとの間に逆バイアス電圧を印加することで、ｎ型ウェル１３Ｎから貫通ビア３２に到達するように空乏層１４が成長し、貫通ビア３２やビアパッド３３，３４と、ｐ型半導体基板１１Ｐとの間の電気的容量を低減することができる。
【００３０】
この第３の実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお、上記した例では、第１の実施形態に第３の実施形態を適用した場合を示しているが、第２の実施形態に第３の実施形態を適用してもよい。
【００３１】
また、第２と第３の実施形態では、ｐ型半導体基板１１Ｐにｎ型ウェル１３Ｎを形成する場合を例に挙げたが、第１の実施形態と同様に、ｎ型半導体基板１１Ｎにｐ型ウェル１３Ｐを形成するようにしてもよい。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１１Ｎ…Ｎ型半導体基板、１１Ｐ…Ｐ型半導体基板、１２，１５，３１…絶縁膜、１２Ａ…素子分離絶縁膜、１３Ｎ…Ｎ型ウェル、１３Ｐ…Ｐ型ウェル、１４…空乏層、２１…コンタクト、２２，２３…電極、３０…貫通孔、３２…貫通ビア、３３，３４…ビアパッド。 
【図１】
0005684157.tif 000002
【図２】
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【図３】
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【図４−１】
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【図４−２】
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【図５】
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【図６】
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【図７】
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