(57)【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎ型ウエルと、
前記ｎ型ウエルの上にヴァーチャル・グランドアレイ構造に形成されたメモリセルアレイとを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイはマトリクス状配置された複数のｐチャネルＭＯＮＯＳセルを有し、
前記ｎ型ウエルの表面領域には複数の帯状の畔部と複数の帯状の溝部とが交互に形成されて、前記複数の帯状の畔部にビットラインとして機能するｐ型不純物拡散領域が形成されており、
互いに隣接するｐチャネルＭＯＮＯＳセルは同じ前記ｐ型不純物拡散領域を互いにソースまたはドレインとして共有し、
前記複数のｐチャネルＭＯＮＯＳセルの各々は、第１の電圧が前記ｐチャネルＭＯＮＯＳセルのそれぞれに接続される前記ｐ型不純物拡散領域に印加され、前記第１の電圧よりも高い第２の電圧が前記ｎ型ウエルに印加され、前記ｐチャネルＭＯＮＯＳセルのワード線にそれぞれに第２の電圧よりも高い第３の電圧を印加することにより、バンド間トンネリングによってチャネル領域の一側から書き込まれるように構成されている不揮発性半導体記憶装置であって、
前記ワード線は、前記帯状の溝部と交差して延長され、
前記複数のｐチャネルＭＯＮＯＳセルの各々は、前記複数の帯状の畔部の一の側壁に沿ってのみｎ型不純物を斜め注入することにより前記一の側壁側にのみ電界を急峻とするｈａｌｏ領域を有し、
前記第１の電圧は書き込まれるｐチャネルＭＯＮＯＳセルに接して形成されたｈａｌｏ領域に接するｐ型不純物拡散領域に印加される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ｐ型不純物拡散領域の濃度よりも低濃度に不純物が拡散された領域が前記一の側壁に対して反対側に位置する側壁に沿ってｐ型不純物を斜め注入することにより形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ヴァーチャル・グラウンド・アレイ(Virtual Ground Array)構造の不揮発性半導体記憶装置の構造の改良に関する。
【背景技術】
【０００２】
図１は一般的なＮＯＲ型のアレイ構造とヴァーチャル・グラウンド・アレイ構造の等価回路を示す図である。ヴァーチャル・グラウンド・アレイ構造では、１本のビット線を左右のメモリセルトランジスタで共有することができるため、セルごとの分離やコンタクトが不要になり、構造がシンプル、セル面積が小さい等の特徴を有しており、たとえば非特許文献１に記載されているように、ＮＯＲ形フラッシュメモリの将来技術として注目されている。
【０００３】
一方、出願人は、ＮＯＲ形フラッシュメモリの書込速度を劇的に改善する技術として、図２に示すように、バックゲート電圧を印加した状態でＢＴＢＴ(band-to-band tunneling)によるホットエレクトロンを電荷蓄積層に注入することにより、書込時の消費電流を少なくし、同時書込可能なセル数を増加させることによって、フラッシュメモリの書込速度を劇的に改善したＢ４−ＨＥ（back bias assisted band-to-band tunneling induced hot electron）注入メカニズムの技術を開発した（特許文献１参照）。
【０００４】
【非特許文献１】「2005 Symposium on VLSI Technology Digest of Technical Papers」、ＩＥＥＥ、２００５年、２０４−２０５頁
【特許文献１】特開２００６−１５６９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ヴァーチャル・グラウンド・アレイに上記Ｂ４−ＨＥ注入技術をそのまま適用することはできない。なぜならば、ヴァーチャル・グラウンド・アレイ構造は、メモリセルアレイでは、同じ行で隣接するメモリセル間でビット線を共有しているため、ゲート電極、ｎ型ウェルそしてビット線（ドレイン）に所定の電圧を印加して書き込む方式のＢ４−ＨＥ注入技術では、図３に示すように、選択セルに対する書き込み電圧の印加が、所定の電圧が印加されるビット線を共有している隣の非選択のメモリセルにも同じ条件で現れ、選択セルと同様に書き込みが行われてしまうためである。
【０００６】
この発明は、選択セル隣接する非選択のメモリセルに書き込みが行われないようにしてＢ４−ＨＥ注入技術を適用した書き込みができるようにしたヴァーチャル・グラウンド・アレイ構造の不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板に形成されたｎ型ウエルと、ｎ型ウエルの上にヴァーチャル・グランドアレイ構造に形成されたメモリセルアレイとを有する不揮発性半導体記憶装置であって、メモリセルアレイはマトリクス状配置された複数のｐチャネルＭＯＮＯＳセルを有し、互いに隣接するｐチャネルＭＯＮＯＳセルは同じ拡散領域を互いにソースまたドレインとして共有し、ｐチャネルＭＯＮＯＳセルの各々はバンド間トンネリングによってチャネル領域の一側から書き込まれるように構成されていること特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
さらに、ｐチャネルＭＯＮＯＳセルの各々は、第１の電圧がｐチャネルＭＯＮＯＳセルのそれぞれに接続されるビットラインに印加され、第１の電圧よりも高い第２の電圧がｎ型ウエルに印加され、ｐチャネルＭＯＮＯＳセルのそれぞれに第２の電圧よりも高い第３の電圧を印加することにより書き込まれることが望ましい。
【０００９】
さらに、ｐチャネルＭＯＮＯＳセルは、チャネル領域の一側にのみ電界を強くするｈａｌｏ領域を有することが望ましい。
【００１０】
さらに、ｐチャネルＭＯＮＯＳセルは、ｈａｌｏ領域からチャネル領域の一側の他側に書き込みが行われないように、オフセット領域を有することが望ましい。
【００１１】
さらに、Ｙ方向に沿ってｎ型ウエルの表面に形成される複数の畝部および溝部とを有し、ｐチャネルＭＯＮＯＳセルのチャネル領域は、溝部の下の表面に形成されることが望ましい。
【００１２】
さらに、ビットラインは、ｐ型拡散領域からなり、畔部の上の表面に形成されてもよいし、あるいは、畔部の上の表面に形成された絶縁膜の下に形成されたｐ型拡散領域から構成されてもよい。
【００１３】
さらに、複数の前記溝部の第１の側壁にｈａｌｏ領域がそれぞれ形成されることが望ましい。
【００１４】
さらに，前記ｐ型拡散領域よりも低濃度に不純物が拡散された領域が複数の前記溝部の前記第１の側壁に対して反対側に位置する第２の側壁に形成されることが望ましい。
【発明の効果】
【００１５】
この発明によれば、ヴァーチャル・グラウンド・アレイの構造を用いた不揮発性半導体記憶装置において、バックゲート電圧を印加したＢ４−ＨＥ注入による高速書き込みを実現することができる。
【発明を実施するための最良の形態】
【００１６】
≪第１の実施形態≫
図面を参照してこの発明の実施形態について説明する。まず、図４〜図１３を参照してこの発明の第１の実施形態について説明する。
【００１７】
図４は、この発明の第１の実施形態であるメモリセルアレイの構造を示す断面斜視図である。このメモリセルアレイは、ｐチャネルＭＯＮＯＳ構造で構成されている。すなわち、各メモリセルのチャネル領域の上方にゲート電極（Ｍ）と、絶縁膜である酸化膜（Ｏ）で挟まれた窒化膜（Ｎ）の構造のＯＮＯ膜が形成されている。
【００１８】
半導体基板の表面付近には、全面にｎ型ウェル１１が形成されている。このｎ型ウェル１１の表面付近に所定の間隔を開けて、Ｙ方向に複数のｐ型拡散領域１２がストライプ状に形成されている。このｐ型拡散領域１２がこのメモリセルアレイにおいてビット線となり、且つ、各メモリセルにおいては、ソースまたはドレインとして機能する。このｐ型拡散領域１２の一方（Ｘ側）の側面にｈａｌｏ領域１４が形成されている。ｈａｌｏ領域１４は、書込動作時に、ドレインとして機能しているｐ型拡散領域１２近傍における電界を急峻にしてホットエレクトロンの発生を喚起するための領域であり、ｎ型ウェル１１よりも濃度の高いｎ型にされている。
【００１９】
なお、ｐ型拡散領域１２の他方（−Ｘ側）の側面は、他方のメモリセルトランジスタのチャネル領域からオフセットしており、ｐ型拡散領域１２近傍で発生したホットエレクトロンが電荷蓄積層に到達しにくい構造になっている。
【００２０】
半導体基板（ｎ型ウェル１１）上には、ＯＮＯ膜３０および絶縁酸化膜層２０が交互にＹ方向のストライプ状に形成されている。絶縁酸化膜層２０は、ｐ型拡散領域１２、および、このｐ型拡散領域のｈａｌｏ領域１４と反対側（−Ｘ側）の側面領域上に形成されている。また、ＯＮＯ膜３０は、隣接するｐ型拡散領域１２の間のチャネル領域上に形成されている。
【００２１】
絶縁酸化膜層２０の上層には、Ｘ方向に複数のポリシリコン層１８がストライプ状に形成されている。このポリシリコン層１８がこのメモリセルアレイにおいてワード線となる。また、このポリシリコン層１８の下にＯＮＯ膜３０と絶縁酸化膜層２０との高低差を埋める高さのポリシリコン層１９が形成されている。このポリシリコン層１９は、各メモリセルのゲート電極として機能する。
【００２２】
ＯＮＯ膜３０は、酸化シリコンからなるトンネル酸化膜１５、窒化シリコンからなり注入された電荷（電子）を蓄積する電荷蓄積層１６、および、酸化シリコンからなる絶縁膜１７からなっている。これら３層の膜厚はそれぞれ１．５〜８ｎｍ程度である。
【００２３】
このメモリセルアレイでは、各メモリセルがトレンチによって分離されていないが、上方をポリシリコン層１９（ゲート電極）に覆われ、２本のｐ型拡散領域１２に挟まれた領域が各メモリセルトランジスタのチャネル領域になる。なお、このメモリセルアレイでは、一般のフラッシュメモリと同様に、１トランジスタで１つのメモリセルを構成している。
【００２４】
なお、電荷蓄積層１６として用いられている窒化膜は、電気伝導性が低いためトラップされた電荷が膜内で移動せず、トラップされた位置に留まる。このため、電荷蓄積層１６がＹ方向に配列されているメモリセルに共通に形成されていても、あるメモリセルトランジスタの書き込み動作によってトラップされた電荷はそのメモリセルトランジスタの領域に留まり、他のメモリセル領域には移動しない。
【００２５】
ここで、以上の構造のＰチャネルＭＯＮＯＳメモリセルの動作について説明する。
【００２６】
図５は、この実施形態のメモリセルアレイの回路図である。このうち選択セル５１に対して書き込み・消去・読出をする場合の動作条件を図６に示す。
【００２７】
このメモリセルでは、Ｂ４−ＨＥ注入による書き込み時に、ソースとして機能するビット線ｓＢＬＲの電圧Ｖｓをｎ型ウェルに印加されるウェル電圧Ｖｓｕｂよりも低くしてドレイン電圧Ｖｄに近づけ、ドレイン−ソース間の電位差を小さくしたことにより、且つ、ｎ型ウェルに適切なバックゲート電圧を印加したことによるバックゲート効果によって、等価的にしきい値電圧Ｖｔｈ（絶対値）を高くしたことにより、ソース−ドレイン間がパンチスルーしにくくしている。また、ｎ型ウェルに適切なバックゲート電圧を印加することにより、書き込みおよび読み出し時に最も高速な動作が要求されるビットラインをＧＮＤ−ＶＣＣで動作させることができるようにしている。
【００２８】
まず書き込み動作について説明する。メモリセルへの書き込みは、電荷蓄積層１６へ電子を注入することによって行う。電荷蓄積層１６への電荷の注入は、バックゲート電圧を利用して相対的に高い正電圧が印加されたゲート電極１９（ｓＷＬ）と接地電圧のｐ型拡散領域１２（ｓＢＬＬ：以下ドレインと呼ぶ）の高い電位差によって生じる空乏層の高電界を利用したバンド間トンネリングによるホットエレクトロン注入（Ｂ４−ＨＥ（back bias assisted band-to-band tunneling induced hot electron）注入）で行う。ドレインを接地電圧で動作させるため、ｎ型ウェル１１に正のバックゲート電圧４Ｖを印加する。これによりドレインが相対的に負電位となる。
【００２９】
具体的には、図６、図７に示すように、ｎ型ウェル１１にバックゲート電圧として＋４Ｖを印加し、ドレインを接地電圧（０Ｖ）とする。そして、ゲート電極１９にゲート電圧として１２Ｖを印加する。このとき選択セル５１のもう一方のｐ型拡散領域１２（ｓＢＬＲ：以下ソースと呼ぶ）には、ＶＣＣ（＝１．８Ｖ）を印加するかまたは開放（ｆｌｏａｔ）にしておく。
【００３０】
また、選択セル５１に関与しない非選択のワード線ｕＷＬには０Ｖまたは１．８Ｖを印加し、非選択のビット線ｕＢＬには、１．８Ｖを印加するかまたは開放にしておく。
【００３１】
図７は、書き込み時の選択セル５１付近の電位配置を示す図である。書き込み時に図６に示した条件の電圧を印加することにより、ドレインとして機能する選択セルのｐ型拡散領域１２（ｓＢＬＬ）内で発生したＢＴＢＴによる電子が、ｐ型拡散領域１２とｎ型ウェル１１との接合面に形成されているｈａｌｏ層１４の強電界によって加速され高エネルギを持ったホットエレクトロンとなる。その一部がゲート電極１９（ｓＷＬ）に印加された正電圧に吸引されて、トンネル絶縁膜１５を乗り越えて電荷蓄積層１６に注入される。
【００３２】
一方、上記選択セルとｐ型拡散領域１２（ｓＢＬＬ）を共有する非選択セルでは、ｐ型拡散領域１２（ｓＢＬＬ）とＯＮＯ膜との間に、ｈａｌｏ層が形成されておらず、且つ、絶縁酸化膜層２０によるオフセット領域３１が設けられているため、ｐ型拡散領域１２（ｓＢＬＬ）内で発生したＢＴＢＴがホットエレクトロンになりにくく、且つ、ホットエレクトロンが発生しても電荷蓄積層１６に殆ど注入されない。
【００３３】
この電荷の注入は、ソース１３・ドレイン１４間がオフしている状態で行われるため、１０-2程度の注入効率を確保することができ、従来のチャネルホットエレクトロン注入方式に比べて×１０3 程度の高効率を得ることができる。
【００３４】
次に、図６の第４欄を参照して、読み出し動作について説明する。第４欄の動作条件は、いわゆるリバースリード時の動作条件である。リバースリードとは、選択セル５１を挟む２本のビット線の機能（ドレイン、ソース）を書き込み時と反転させて読み出しを行う動作形態である。読み出し時には、ｎ型ウェル１１にバックゲート電圧として１．８Ｖ（＝ＶＣＣ）を印加し、選択セル５１の一方のビット線ｓＢＬＬにＶＣＣ（＝１．８Ｖ）を印加する。この状態で選択セル５１の読み出し対象のビット線ｓＢＬＲを０Ｖ（ＧＮＤ）にしたのち、選択セルのワード線ｓＷＬに読み出し電圧Ｖｇｒ＝−２Ｖを印加する。これにより、この電位配置で選択セル５１に書き込みが行われていれば、すなわちプログラム状態であれば、読み出し対象のビット線ｓＢＬＲはＶＣＣに上昇し、非プログラム状態であればＧＮＤのままである。このビット線ｓＢＬＲの電圧の変化を検出回路で検出することにより、読み出しが行われる。
【００３５】
なお、図６の第５欄に示すように、選択セル５１を挟む２本のビット線の機能を書き込み時と同じにして読み出し動作を行うようにしてもよい。
【００３６】
次に消去動作について説明する。消去の方法は、図６第２欄に示すＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルによる引き抜きと、同図第３欄に示す基板ホットホール注入による消去方法とがある。
【００３７】
まず、図６第２欄を参照してＦＮトンネルによる引き抜きについて説明する。消去は、ｎ型ウェル１１を共有するブロック単位で行われる。ｎ型ウェル１１に８Ｖの正の高電圧を印加し、全てのワード線に−８Ｖの負の高電圧を印加する。これにより、ワード線（ゲート電極）とｎ型ウェル１１との間に大きな電位差が生じ、電荷蓄積層１６にトラップされている電子がＦＮトンネル効果によってトンネル絶縁膜１５を通過してｎ型ウェル１１に飛び移ることにより引き抜かれる。なお、ビット線は、ｎ型ウェル１１と同じ高電圧を印加してもよく、開放（ｆｌｏａｔ）状態にしておいてもよい。
【００３８】
次に、図６第３欄を参照して、基板ホットホール注入による消去方法を説明する。ｎ型ウェル１１に−１Ｖ、ワード線１８に−８Ｖを印加し、全てのビット線１２に−３Ｖを印加する。このように電圧を印加することにより、ｐ型基板１０、ｎ型ウェル１１およびビット線１２がｐｎｐバイポーラトランジスタとして機能し、ｐ型の半導体基板からビット線１２に向けてホールが放出される。一方、ワード線１８には負の高電圧が印加されているため、ホールの一部はゲート電極方向に引き寄せられトンネル絶縁膜１５を通過して電荷蓄積層１６に突入する。このホールの正電荷により電子の負電荷がキャンセルされ、その結果電荷蓄積層１６の電荷はイレーズされる。
【００３９】
ここで、図８〜図１４を参照して、上記メモリセルアレイの製造プロセスの概要を説明する。図８〜図１４では、このプロセスを工程１〜工程７の工程に分けて説明している。
【００４０】
図８に示す工程１では、シリコン基板１０の全面にリンＰをイオン注入し、ｎ型ウェル１１を形成する。図９に示す工程２では、ＯＮＯ膜３０（トンネル酸化膜１５、窒化シリコン膜（電荷蓄積層）１６、絶縁酸化膜１７）およびポリシリコン膜１９を形成する。酸化膜１５、１７はＣＶＤ法または熱酸化法で形成され、窒化膜１６は、ＣＶＤ法で形成される。また、ポリシリコン膜１９は、ＣＶＤ法で形成する。ここで、工程１、工程２および以下の工程における全面とは、メモリセルアレイのブロック領域全体の意であり、これらの工程においても、メモリセルアレイのブロック単位で開口するフォトレジストが使用される。
【００４１】
図１０に示す工程３では、Ｙ方向のストライプ状のフォトレジスト２０１を形成し、ＯＮＯ膜３０およびポリシリコン膜１９をＹ方向にパターニングする。このときフォトレジスト２０３によって残されたＯＮＯ膜３０およびポリシリコン膜１９の領域がメモリセルトランジスタのチャネル領域となり、ＯＮＯ膜およびポリシリコン膜が除去された領域にビット線となるｐ型拡散領域１２が形成される。
【００４２】
図１１に示す工程４では、フォトレジスト２０１を除去し、工程３でパターニングしたポリシリコン層１９を利用してｐ型不純物（ＢまたはＢＦ２）を斜め注入し、ｐ型拡散領域１２を形成する。このｐ型拡散領域１２がメモリセルアレイにおいてビット線となる。このｐ型拡散領域１２の形成においては、ポリシリコン層１９によるシャドーイング効果を用いて所望の領域にｐ型拡散領域１２が形成されるように斜め注入の注入角度を設定する。なお、ポリシリコン層１９はフォトレジストよりもエッジが先鋭であるため、フォトレジストを用いた斜め注入よりも高精度に行われる。
【００４３】
次に、同じ方向のさらに深い角度の斜め注入により、ｎ型不純物（Ｐ，Ａｓ等）を注入しｐ型拡散領域１２一方（Ｘ側）の側面にｎ型のｈａｌｏ領域１４を形成する。このｈａｌｏ領域の形成も斜め注入の角度を最適に設定して行なわれる。
【００４４】
図１２に示す工程５では、工程３でＯＮＯ膜、ポリシリコン膜を除去した空間を埋める絶縁酸化膜層２０を形成する。この絶縁酸化膜層２０は、ＣＶＤ法等で堆積されたのち、ＣＭＰ法で平滑化されて形成される。
【００４５】
図１３に示す工程６では、全面にポリシリコン層１０２を形成する。このポリシリコン層１０２は、パターニングによりワード線１８となるものである。
【００４６】
図１４に示す工程７では、Ｘ方向の帯状領域をＹ方向にストライプ状に配列したパターン（ゲートパターン）のフォトレジスト２０２を形成し、ポリシリコン層１０２およびその下層のポリシリコン層１９をエッチング除去してゲート電極（ワード線）１８およびメモリトランジスタセルごとに分離されたゲート電極１９を形成する。
【００４７】
こののちフォトレジスト２０２を除去すれば、図４に示したメモリセルアレイとなる。こののち、周辺回路、上層配線等を形成して不揮発性半導体記憶装置が完成する。
【００４８】
なお、絶縁酸化膜層２０により、ビット線１２に対して−Ｘ方向に隣接する電荷蓄積層１６がオフセットしていることで、非選択セルに対する書き込みを防止している。このため、ＬＤＤ領域を省略した構成でも非選択セルの書き込みを防止することが可能である。
【００４９】
≪第２の実施形態≫
図１５〜図２４を参照して、この発明の第２の実施形態であるメモリセルアレイについて説明する。
【００５０】
図１５は、この発明の第２の実施形態であるメモリセルアレイの構造を示す断面斜視図である。このメモリセルアレイは、ｐチャネルＭＯＮＯＳ構造であり、且つ、チャネル領域とソース領域、ドレイン領域との間に高低差を設けた３Ｄ構造のメモリセルアレイである。この実施形態の説明において、上に述べた第１の実施形態と同一構成の部分は同一番号を付して説明を省略する。
【００５１】
また、この実施形態のメモリセルアレイは、構造上は第１の実施形態と異なる３Ｄ構造であるが、等価回路および動作原理は第１の実施形態のメモリセルアレイと同様であるため、説明を省略する。
【００５２】
ここで、図１６〜図２４を参照して、上記メモリセルアレイの製造プロセスの概要を説明する。図１６〜図２４では、このプロセスを工程１〜工程９の工程に分けて説明している。
【００５３】
図１６に示す工程１では、シリコン基板１０の全面にリンＰをイオン注入し、ｎ型ウェル１１を形成する。図１７に示す工程２では、ｎ型ウェル１１全面の表面領域にｐ型不純物（ＢまたはＢＦ２）を注入し、ｐ型拡散領域１２を形成する。さらに、図１８に示す工程３では、斜め注入のマスクとして用いる酸化膜層２５を形成する。ここで、工程１〜３および以下の工程における全面とは、メモリセルアレイのブロック領域全体の意であり、これらの工程においても、メモリセルアレイのブロック単位で開口するフォトレジストが使用される。
【００５４】
図１９に示す工程４では、Ｙ方向のストライプ状のフォトレジスト２１０を形成し、酸化膜層２５をエッチング除去するとともに、シリコン基板の表面領域をｐ型拡散層１２よりも深く（ｎ型ウェル１１の途中まで）、トレンチ状にエッチング除去して、Ｙ方向にパターニングし、３Ｄチャネルを形成する。このときフォトレジスト２１０によって残されたｐ型拡散層が、ワード線およびメモリセルトランジスタのドレイン，ゲートとなる。また、エッチングによって掘り込まれたｎ型ウェル１１の表面領域がメモリセルトランジスタのチャネル領域となる。
【００５５】
図２０に示す工程５では、フォトレジスト２１０を除去し、工程４でパターニングした酸化膜層２５を利用してｐ型不純物（ＢまたはＢＦ２）を斜め注入し、ｐ−拡散領域１３を形成する。このｐ−型拡散領域１３は、先に形成したｐ型拡散領域１２よりも低濃度にｐ型不純物が拡散された領域であり、メモリセルトランジスタにおいてＬＤＤ領域として機能する。
【００５６】
図２１に示す工程６では、工程４でパターニングした酸化膜層２５を利用してｎ型不純物（ＰまたはＡｓ）を、工程５とは逆の方向に斜め注入し、ｎ型拡散領域１４を形成する。このｎ型拡散領域１４は、ｎ型ウェル１１よりも高低濃度にｎ型不純物が拡散された領域であり、メモリセルトランジスタにおいてｈａｌｏ領域として機能する。
【００５７】
図２２に示す工程７では、斜め注入のマスクとして用いた酸化膜層２５を除去し、凹凸を有する基板の表面領域全面にＯＮＯ膜３０（トンネル酸化膜１５、窒化シリコン膜（電荷蓄積層）１６、絶縁酸化膜１７）を形成する。酸化膜１５、１７は熱酸化法で形成され、窒化膜１６は、ＣＶＤ法で形成される。
【００５８】
図２３に示す工程８では、全面にポリシリコン層１１０を形成する。このポリシリコン層１１０は、パターニングによりワード線１８およびゲート電極１９となるものである。
【００５９】
図２４に示す工程９では、Ｘ方向の帯状領域をＹ方向にストライプ状に配列したパターン（ゲートパターン）のフォトレジスト２１１を形成し、ポリシリコン層１１０をエッチング除去してゲート電極（ワード線）１８およびゲート電極１９を形成する。
【００６０】
こののちフォトレジスト２１１を除去すれば、図１５に示したメモリセルアレイとなる。こののち、周辺回路、上層配線等を形成して不揮発性半導体記憶装置が完成する。
【００６１】
この構造のメモリセルアレイでは、チャネル領域が掘り込まれたｎ型ウェル１１を迂回する形状になっているため、隣接するｐ型拡散領域１２の間隔すなわちドレイン・ソースの間隔を短くしても実効チャネル長を長くすることができ、メモリセルアレイの小型化に寄与することができる。
【００６２】
なお、この構成でＬＤＤ領域１３を省略することも可能である。
【００６３】
≪第３の実施形態≫
図２５〜図３４を参照して、この発明の第３の実施形態であるメモリセルアレイについて説明する。
【００６４】
図２５は、この発明の第３の実施形態であるメモリセルアレイの構造を示す断面斜視図である。このメモリセルアレイは、第２の実施形態と同様の３Ｄ構造のｐチャネルＭＯＮＯＳメモリセルアレイである。この実施形態の説明において、上に述べた第２の実施形態と同一構成の部分は同一番号を付して説明を省略する。
【００６５】
この実施形態のメモリセルアレイが第２の実施形態のメモリセルアレイと異なる点は、ビット線，ソース，ドレインの機能を果たすｐ型拡散領域が、第２の実施形態では、全面形成ののちパターニングされて形成されるのに対して、この実施形態では、マスク用酸化膜層２６をＹ方向にパターニングしたのち斜め注入によって形成される点である。
【００６６】
なお、この実施形態のメモリセルアレイは、構造上は第１の実施形態と異なる３Ｄ構造であるが、等価回路および動作原理は第１の実施形態のメモリセルアレイと同様であるため、説明を省略する。
【００６７】
ここで、図２６〜図３４を参照して、上記メモリセルアレイの製造プロセスの概要を説明する。図２６〜図３４では、このプロセスを工程１〜工程９の工程に分けて説明している。
【００６８】
図２６に示す工程１では、シリコン基板１０の全面にリンＰをイオン注入し、ｎ型ウェル１１を形成する。図２７に示す工程２では、斜め注入のマスクとして用いる酸化膜層２６を形成する。ここで、工程１、２および以下の工程における全面とは、メモリセルアレイのブロック領域全体の意であり、これらの工程においても、メモリセルアレイのブロック単位で開口するフォトレジストが使用される。
【００６９】
図２８に示す工程３では、Ｙ方向のストライプ状のフォトレジスト２１１を形成し、酸化膜層２６をエッチング除去するとともに、シリコン基板の表面のｎ型ウェル１１を途中までトレンチ状にエッチング除去してＹ方向にパターニングし、３Ｄチャネルを形成する。このとき、エッチングによって掘り込まれたｎ型ウェル１１の表面領域にｐ型拡散層１２およびチャネル領域が形成される。
【００７０】
図２９に示す工程４では、フォトレジスト２１１を除去し、工程３でパターニングした酸化膜層２６を利用してｐ型不純物（ＢまたはＢＦ２）を斜め注入し、ｐ−拡散領域１３を形成する。このｐ−型拡散領域１３は、後の工程で形成するｐ型拡散領域１２よりも低濃度にｐ型不純物が拡散された領域であり、メモリセルトランジスタにおいてＬＤＤ領域として機能する。
【００７１】
図３０に示す工程５では、工程４でパターニングした酸化膜層２６を利用してｐ型不純物（ＢまたはＢＦ２）を、工程４とは逆の方向に斜め注入し、ｐ型拡散領域１２を形成する。このｐ型拡散領域１２は、ワード線およびメモリセルトランジスタのドレイン，ゲートとして機能する。
【００７２】
図３１に示す工程６では、工程４でパターニングした酸化膜層２６を利用してｎ型不純物（ＰまたはＡｓ）を、工程５と同じ方向で深い角度に斜め注入することにより、パターニングによって形成されたｎ型ウェル１１の溝のエッジ付近にｎ型拡散領域１４を形成する。このｎ型拡散領域１４は、ｎ型ウェル１１よりも高低濃度にｎ型不純物が拡散された領域であり、メモリセルトランジスタにおいてｈａｌｏ領域として機能する。
【００７３】
図３２に示す工程７では、斜め注入のマスクとして用いた酸化膜層２６を除去し、凹凸を有する基板の表面領域全面にＯＮＯ膜３０（トンネル酸化膜１５、窒化シリコン膜（電荷蓄積層）１６、絶縁酸化膜１７）を形成する。酸化膜１５、１７はＣＶＤ法または熱酸化法で形成され、窒化膜１６は、ＣＶＤ法で形成される。
【００７４】
図３３に示す工程８では、全面にポリシリコン層１１０を形成する。このポリシリコン層１１０は、パターニングによりワード線１８およびゲート電極１９となるものである。
【００７５】
図３４に示す工程９では、Ｘ方向の帯状領域をＹ方向にストライプ状に配列したパターン（ゲートパターン）のフォトレジスト２１１を形成し、ポリシリコン層１１０をエッチング除去してゲート電極（ワード線）１８およびゲート電極１９を形成する。
【００７６】
こののちフォトレジスト２１１を除去すれば、図２５に示したメモリセルアレイとなる。こののち、周辺回路、上層配線等を形成して不揮発性半導体記憶装置が完成する。
【００７７】
この構造のメモリセルアレイでは、チャネル領域が掘り込まれたｎ型ウェル１１を迂回する形状になっているため、隣接するｐ型拡散領域１２の間隔すなわちドレイン・ソースの間隔を短くしても実効チャネル長を長くすることができ、メモリセルアレイの小型化に寄与することができる。
【００７８】
なお、この構成でＬＤＤ領域１３を省略することも可能である。
【００７９】
≪第４の実施形態≫
図３５〜図４５を参照して、この発明の第４の実施形態であるメモリセルアレイについて説明する。
【００８０】
図３５は、この発明の第４の実施形態であるメモリセルアレイの構造を示す断面斜視図である。このメモリセルアレイは、第３の実施形態と同様の３Ｄ構造のｐチャネルＭＯＮＯＳメモリセルアレイである。この実施形態の説明において、上に述べた第３の実施形態と同一構成の部分は同一番号を付して説明を省略する。
【００８１】
この実施形態のメモリセルアレイが第３の実施形態のメモリセルアレイと異なる点は、第２の実施形態では、ビット線，ソース，ドレインの機能を果たすｐ型拡散領域およびＬＤＤ領域となるｐ−拡散領域が、基板（ｎ型ウェル１１）を掘り込むエッチングをしたのち形成されるのに対して、この実施形態では、基板表面にｐ型拡散領域、ｐ−拡散領域を形成したのち、基板を掘り込むエッチングがされる点である。
【００８２】
なお、この実施形態のメモリセルアレイは、構造上は第１の実施形態と異なる３Ｄ構造であるが、等価回路および動作原理は第１の実施形態のメモリセルアレイと同様であるため、説明を省略する。
【００８３】
ここで、図３６〜図４５を参照して、上記メモリセルアレイの製造プロセスの概要を説明する。図３６〜図４５では、このプロセスを工程１〜工程９の工程に分けて説明している。
【００８４】
図３６に示す工程１では、シリコン基板１０の全面にリンＰをイオン注入し、ｎ型ウェル１１を形成する。図３７に示す工程２では、斜め注入のマスクとして用いる酸化膜層２６を形成する。ここで、工程１、２および以下の工程における全面とは、メモリセルアレイのブロック領域全体の意であり、これらの工程においても、メモリセルアレイのブロック単位で開口するフォトレジストが使用される。
【００８５】
図３８に示す工程３では、Ｙ方向のストライプ状のフォトレジスト２１１を形成し、酸化膜層２６をエッチング除去する。
【００８６】
図３９に示す工程４では、工程３で形成されたフォトレジスト２１１を利用してｐ型不純物（ＢまたはＢＦ２）を斜め注入し、ｐ型拡散領域１２を形成する。このｐ型拡散領域１２は、パターニングののち、ワード線およびメモリセルトランジスタのドレイン，ゲートとなる。
【００８７】
図４０に示す工程５では、工程３で形成されたフォトレジスト２１１を利用してｐ型不純物（ＢまたはＢＦ２）を、工程４とは逆の方向に斜め注入し、ｐ−拡散領域１３を形成する。このｐ−型拡散領域１３は、工程４で形成されたｐ型拡散領域１２よりも低濃度にｐ型不純物が拡散された領域であり、パターニングののち、メモリセルトランジスタのＬＤＤ領域となる。
【００８８】
図４１に示す工程６では、除去されずに残っているフォトレジスト２１１を利用して、追加エッチングを行い、シリコン基板の表面のｎ型ウェル１１を途中までトレンチ状にエッチング除去してＹ方向にパターニングし、３Ｄチャネルを形成する。これにより、先に形成されたｐ型拡散層１２およびｐ−拡散層１３がｎ型ウェル１１のトレンチの両壁面の上端部に露出するようにパターニングされる。
【００８９】
図４２に示す工程７では、フォトレジスト２１１を除去し、工程３でパターニングした酸化膜層２６を利用してｎ型不純物（ＰまたはＡｓ）を、工程４と同じ方向で深い角度に斜め注入する。これにより、ｎ型ウェル１１のトレンチのｐ型領域１２側の壁面の下端付近にｎ型拡散領域１４を形成する。このｎ型拡散領域１４は、ｎ型ウェル１１よりも高低濃度にｎ型不純物が拡散された領域であり、メモリセルトランジスタにおいてｈａｌｏ領域として機能する。
【００９０】
図４３に示す工程８では、斜め注入のマスクとして用いた酸化膜層２６を除去し、凹凸を有する基板の表面領域全面にＯＮＯ膜３０（トンネル酸化膜１５、窒化シリコン膜（電荷蓄積層）１６、絶縁酸化膜１７）を形成する。酸化膜１５、１７はＣＶＤ法または熱酸化法で形成され、窒化膜１６は、ＣＶＤ法で形成される。
【００９１】
図４４に示す工程９では、全面にポリシリコン層１１０を形成する。このポリシリコン層１１０は、パターニングによりワード線１８およびゲート電極１９となるものである。
【００９２】
図４５に示す工程１０では、Ｘ方向の帯状領域をＹ方向にストライプ状に配列したパターン（ゲートパターン）のフォトレジスト２１１を形成し、ポリシリコン層１１０をエッチング除去してゲート電極（ワード線）１８およびゲート電極１９を形成する。
【００９３】
こののちフォトレジスト２１１を除去すれば、図３５に示したメモリセルアレイとなる。こののち、周辺回路、上層配線等を形成して不揮発性半導体記憶装置が完成する。
【００９４】
この構造のメモリセルアレイでは、チャネル領域が掘り込まれたｎ型ウェル１１を迂回する形状になっているため、隣接するｐ型拡散領域１２の間隔すなわちドレイン・ソースの間隔を短くしても実効チャネル長を長くすることができ、メモリセルアレイの小型化に寄与することができる。
【００９５】
≪第５の実施形態≫
図４６〜図５５を参照して、この発明の第５の実施形態であるメモリセルアレイについて説明する。
【００９６】
図４６は、この発明の第５の実施形態であるメモリセルアレイの構造を示す断面斜視図である。このメモリセルアレイは、第４の実施形態と同様の３Ｄ構造のｐチャネルＭＯＮＯＳメモリセルアレイである。この実施形態の説明において、上に述べた第４の実施形態と同一構成の部分は同一番号を付して説明を省略する。
【００９７】
この実施形態のメモリセルアレイが第４の実施形態のメモリセルアレイと異なる点は、ｐ型拡散層１２の上部に絶縁酸化膜層２７を形成するとともに、各メモリセルのＬＤＤ領域となるｐ−拡散領域を省略したことにより、３Ｄチャネル領域とｐ型拡散領域１２との間にオフセット領域３１を形成している点である。
【００９８】
なお、この実施形態のメモリセルアレイは、構造上は第１の実施形態と異なる３Ｄ構造であるが、等価回路および動作原理は第１の実施形態のメモリセルアレイと同様であるため、説明を省略する。
【００９９】
ここで、図４７〜図５５を参照して、上記メモリセルアレイの製造プロセスの概要を説明する。図４７〜図５５では、このプロセスを工程１〜工程９の工程に分けて説明している。
【０１００】
図４７に示す工程１では、シリコン基板１０の全面にリンＰをイオン注入し、ｎ型ウェル１１を形成する。図４８に示す工程２では、絶縁酸化膜層２７を形成する。ここで、工程１、２および以下の工程における全面とは、メモリセルアレイのブロック領域全体の意であり、これらの工程においても、メモリセルアレイのブロック単位で開口するフォトレジストが使用される。
【０１０１】
図４９に示す工程３では、Ｙ方向のストライプ状のフォトレジスト２１１を形成し、絶縁酸化膜層２７をエッチング除去する。
【０１０２】
図５０に示す工程４では、工程３で形成されたフォトレジスト２１１を利用してｐ型不純物（ＢまたはＢＦ２）を斜め注入し、ｐ型拡散領域１２を形成する。このｐ型拡散領域１２は、パターニングののち、ワード線およびメモリセルトランジスタのドレイン，ゲートとなる。
【０１０３】
図５１に示す工程５では、除去されずに残っているフォトレジスト２１１を利用して、追加エッチングを行い、シリコン基板の表面のｎ型ウェル１１を途中までトレンチ状にエッチング除去してＹ方向にパターニングし、３Ｄチャネルを形成する。これにより、先に形成されたｐ型拡散層１２がｎ型ウェル１１のトレンチの壁面の上端部に露出するようにパターニングされる。
【０１０４】
図５２に示す工程６では、フォトレジスト２１１を除去し、工程３でパターニングした絶縁酸化膜層２７を利用してｎ型不純物（ＰまたはＡｓ）を、工程４と同じ方向で深い角度に斜め注入する。これにより、ｎ型ウェル１１のトレンチのｐ型領域１２側の壁面の下端付近にｎ型拡散領域１４を形成する。このｎ型拡散領域１４は、ｎ型ウェル１１よりも高低濃度にｎ型不純物が拡散された領域であり、メモリセルトランジスタにおいてｈａｌｏ領域として機能する。
【０１０５】
図５３に示す工程７では、凹凸を有する基板の表面領域全面にＯＮＯ膜３０（トンネル酸化膜１５、窒化シリコン膜（電荷蓄積層）１６、絶縁酸化膜１７）を形成する。酸化膜１５、１７はＣＶＤ法または熱酸化法で形成され、窒化膜１６は、ＣＶＤ法で形成される。
【０１０６】
図５４に示す工程８では、全面にポリシリコン層１１０を形成する。このポリシリコン層１１０は、パターニングによりワード線１８およびゲート電極１９となるものである。
【０１０７】
図５５に示す工程９では、Ｘ方向の帯状領域をＹ方向にストライプ状に配列したパターン（ゲートパターン）のフォトレジスト２１１を形成し、ポリシリコン層１１０をエッチング除去してゲート電極（ワード線）１８およびゲート電極１９を形成する。
【０１０８】
こののちフォトレジスト２１１を除去すれば、図４６に示したメモリセルアレイとなる。こののち、周辺回路、上層配線等を形成して不揮発性半導体記憶装置が完成する。
【０１０９】
この構造のメモリセルアレイでは、絶縁酸化膜層２７により、ビット線１２に−Ｘ方向に隣接する電荷蓄積層１６がオフセットしていることで、非選択セルに対する書き込みを防止している。
【０１１０】
なお、絶縁酸化膜２７の上部および両側側面に形成されているＯＮＯ膜３０は、各メモリセルトランジスタの書き込みには何ら寄与しないため、なくてもよい。
【０１１１】
この構造のメモリセルアレイでは、チャネル領域が掘り込まれたｎ型ウェル１１を迂回する形状になっているため、隣接するｐ型拡散領域１２の間隔すなわちドレイン・ソースの間隔を短くしても実効チャネル長を長くすることができ、メモリセルアレイの小型化に寄与することができる。
【図面の簡単な説明】
【０１１２】
【図１】一般的なＮＯＲアレイの構成とヴァーチャル・グラウンド・アレイの構成を示す等価回路図
【図２】Ｂ４−ＨＥ注入技術を説明する図
【図３】従来のヴァーチャル・グラウンド・アレイ構造のメモリセルアレイでＢ４−ＨＥ書き込みを行った場合の動作を示す図
【図４】この発明の第１の実施形態であるメモリセルアレイの構造を示す断面斜視図
【図５】同メモリセルアレイの等価回路図および選択セルを示す図
【図６】同メモリセルアレイの動作電圧の印加条件を示す図
【図７】同メモリセルアレイに書き込み電圧を印加したときの動作状態を説明する図
【図８】同メモリセルアレイの製造工程を示す図
【図９】同メモリセルアレイの製造工程を示す図
【図１０】同メモリセルアレイの製造工程を示す図
【図１１】同メモリセルアレイの製造工程を示す図
【図１２】同メモリセルアレイの製造工程を示す図
【図１３】同メモリセルアレイの製造工程を示す図
【図１４】同メモリセルアレイの製造工程を示す図
【図１５】この発明の第２の実施形態であるメモリセルアレイの構造を示す断面斜視図
【図１６】同メモリセルアレイの製造工程を示す図
【図１７】同メモリセルアレイの製造工程を示す図
【図１８】同メモリセルアレイの製造工程を示す図
【図１９】同メモリセルアレイの製造工程を示す図
【図２０】同メモリセルアレイの製造工程を示す図
【図２１】同メモリセルアレイの製造工程を示す図
【図２２】同メモリセルアレイの製造工程を示す図
【図２３】同メモリセルアレイの製造工程を示す図
【図２４】同メモリセルアレイの製造工程を示す図
【図２５】この発明の第３の実施形態であるメモリセルアレイの構造を示す断面斜視図
【図２６】同メモリセルアレイの製造工程を示す図
【図２７】同メモリセルアレイの製造工程を示す図
【図２８】同メモリセルアレイの製造工程を示す図
【図２９】同メモリセルアレイの製造工程を示す図
【図３０】同メモリセルアレイの製造工程を示す図
【図３１】同メモリセルアレイの製造工程を示す図
【図３２】同メモリセルアレイの製造工程を示す図
【図３３】同メモリセルアレイの製造工程を示す図
【図３４】同メモリセルアレイの製造工程を示す図
【図３５】この発明の第４の実施形態であるメモリセルアレイの構造を示す断面斜視図
【図３６】同メモリセルアレイの製造工程を示す図
【図３７】同メモリセルアレイの製造工程を示す図
【図３８】同メモリセルアレイの製造工程を示す図
【図３９】同メモリセルアレイの製造工程を示す図
【図４０】同メモリセルアレイの製造工程を示す図
【図４１】同メモリセルアレイの製造工程を示す図
【図４２】同メモリセルアレイの製造工程を示す図
【図４３】同メモリセルアレイの製造工程を示す図
【図４４】同メモリセルアレイの製造工程を示す図
【図４５】同メモリセルアレイの製造工程を示す図
【図４６】この発明の第５の実施形態であるメモリセルアレイの構造を示す断面斜視図
【図４７】同メモリセルアレイの製造工程を示す図
【図４８】同メモリセルアレイの製造工程を示す図
【図４９】同メモリセルアレイの製造工程を示す図
【図５０】同メモリセルアレイの製造工程を示す図
【図５１】同メモリセルアレイの製造工程を示す図
【図５２】同メモリセルアレイの製造工程を示す図
【図５３】同メモリセルアレイの製造工程を示す図
【図５４】同メモリセルアレイの製造工程を示す図
【図５５】同メモリセルアレイの製造工程を示す図
【符号の説明】
【０１１３】
１１  ｎ型ウェル
１２  ビット線
１３  ＬＤＤ領域
１４  ｈａｌｏ領域
１５  トンネル酸化膜
１６  電荷蓄積層
１７  ゲート酸化膜
１８  ワード線（ゲート電極）
１９  ゲート電極
２０  絶縁酸化膜
３０  ＯＮＯ膜
３１  オフセット領域
【図１】
0005684966.tif 000002
【図２】
0005684966.tif 000003
【図３】
0005684966.tif 000004
【図４】
0005684966.tif 000005
【図５】
0005684966.tif 000006
【図６】
0005684966.tif 000007
【図７】
0005684966.tif 000008
【図８】
0005684966.tif 000009
【図９】
0005684966.tif 000010
【図１０】
0005684966.tif 000011
【図１１】
0005684966.tif 000012
【図１２】
0005684966.tif 000013
【図１３】
0005684966.tif 000014
【図１４】
0005684966.tif 000015
【図１５】
0005684966.tif 000016
【図１６】
0005684966.tif 000017
【図１７】
0005684966.tif 000018
【図１８】
0005684966.tif 000019
【図１９】
0005684966.tif 000020
【図２０】
0005684966.tif 000021
【図２１】
0005684966.tif 000022
【図２２】
0005684966.tif 000023
【図２３】
0005684966.tif 000024
【図２４】
0005684966.tif 000025
【図２５】
0005684966.tif 000026
【図２６】
0005684966.tif 000027
【図２７】
0005684966.tif 000028
【図２８】
0005684966.tif 000029
【図２９】
0005684966.tif 000030
【図３０】
0005684966.tif 000031
【図３１】
0005684966.tif 000032
【図３２】
0005684966.tif 000033
【図３３】
0005684966.tif 000034
【図３４】
0005684966.tif 000035
【図３５】
0005684966.tif 000036
【図３６】
0005684966.tif 000037
【図３７】
0005684966.tif 000038
【図３８】
0005684966.tif 000039
【図３９】
0005684966.tif 000040
【図４０】
0005684966.tif 000041
【図４１】
0005684966.tif 000042
【図４２】
0005684966.tif 000043
【図４３】
0005684966.tif 000044
【図４４】
0005684966.tif 000045
【図４５】
0005684966.tif 000046
【図４６】
0005684966.tif 000047
【図４７】
0005684966.tif 000048
【図４８】
0005684966.tif 000049
【図４９】
0005684966.tif 000050
【図５０】
0005684966.tif 000051
【図５１】
0005684966.tif 000052
【図５２】
0005684966.tif 000053
【図５３】
0005684966.tif 000054
【図５４】
0005684966.tif 000055
【図５５】
0005684966.tif 000056