(57)【特許請求の範囲】
【請求項１】
複数の画素を備える第１基板と、
前記第１基板と対向する第２基板と、
前記第１基板及び前記第２基板との間に配置された液晶層と、を含み、
前記複数の画素の各々は、
データラインと、
前記データラインと絶縁されるように交差するゲートラインと、
前記データラインと絶縁されるように交差し、前記ゲートラインと離隔された第１信号ラインと、
前記データラインと絶縁されるように交差し、前記ゲートライン及び前記第１信号ラインと離隔された第２信号ラインと、
前記データラインと前記ゲートラインに接続されたスイッチング素子と、
前記スイッチング素子に接続された第１画素電極と、
前記第１信号ライン又は前記第２信号ラインのいずれか１つに接続された第２画素電極と、
前記データラインの延長方向に互いに隣接する２つの第１信号ラインの間を接続する複数の第１スイッチング素子と、
前記データラインの延長方向に互いに隣接する２つの第２信号ラインの間を接続する複数の第２スイッチング素子と、を含み、
前記第１スイッチング素子各々には、前記２つの第１信号ラインに対応する２つのゲートラインにゲートオン電圧の入の時点の前からゲートオフ電圧の入力の時点の後まで前記第１スイッチング素子をターンオフするゲートオフ電圧が入力され、
前記第１画素電極及び前記第２画素電極との間に生成された電界にしたがって映像を表示することを特徴とする表示パネル。
【請求項２】
前記複数の画素の中で１つの画素の行に沿って配列された画素の第２画素電極は各々前記第１信号ライン及び前記第２信号ラインに交互に接続されることを特徴とする請求項１に記載の表示パネル。
【請求項３】
前記複数の画素の中で１つの画素の列に沿って配列された画素の第２画素電極は各々前記第１信号ライン及び前記第２信号ラインに交互に接続されることを特徴とする請求項１に記載の表示パネル。
【請求項４】
前記第１信号ライン及び前記第２信号ライン各々には１つのフレーム時間毎に反転して、所定の基準電圧に対して極性が互いに異なり、電圧レベルが同一である信号が入力され、前記第１信号ラインに入力される信号は前記第２信号ラインに入力される信号と極性が互いに異なり、電圧レベルが同一である信号であることを特徴とする請求項１に記載の表示パネル。
【請求項５】
前記第１信号ライン及び前記第２信号ラインに入力される信号の各々は、前記ゲートラインに入力されて前記スイッチング素子がターンオンするゲートオン信号が入力される前から前記ゲートラインに次のゲートオン信号が入力される前まで同一のレベルに維持されることを特徴とする請求項１に記載の表示パネル。
【請求項６】
前記データラインの延長方向に互いに隣接する２つの画素の行に属する２つの第１信号ラインを接続する１つの第１スイッチング素子と、
前記データラインの延長方向に互いに隣接する２つの画素の行に属する２つの第２信号ラインを接続する１つの第２スイッチング素子と、
を含むことを特徴とする請求項１に記載の表示パネル。
【請求項７】
前記データラインの延長方向に互いに隣接する２つの画素の行に属する２つの第１信号ライン及び２つの第２信号ラインを各々接続する前記第１スイッチング素子及び前記第２スイッチング素子には同一である信号が入力されることを特徴とする請求項１に記載の表示パネル。
【請求項８】
外部から信号を受信して映像信号及び制御信号を生成する駆動回路と、
複数の画素を有し、前記映像信号及び前記制御信号を受信する表示パネルと、を含み、
前記複数の画素の各々は、
データラインと、
前記データラインと絶縁されるように交差するゲートラインと、
前記データラインと絶縁されるように交差し、前記ゲートラインと離隔された第１信号ラインと、
前記データラインと絶縁されるように交差し、前記ゲートライン及び前記第１信号ラインと離隔された第２信号ラインと、
前記データラインと前記ゲートラインに接続されたスイッチング素子と、
前記スイッチング素子に接続された第１画素電極と、
前記第１信号ライン及び前記第２信号ラインのいずれか１つに接続された第２画素電極と、
前記データラインの延長方向に互いに隣接する２つの第１信号ラインの間を接続する複数の第１スイッチング素子と、
前記データラインの延長方向に互いに隣接する２つの第２信号ラインの間を接続する複数の第２スイッチング素子と、を含み、
前記第１スイッチング素子各々には、前記２つの第１信号ラインに対応する２つのゲートラインにゲートオン電圧の入の時点の前からゲートオフ電圧の入力の時点の後まで前記第１スイッチング素子をターンオフするゲートオフ電圧が入力され、
前記第１及び第２画素電極の間の生成された電界にしたがって映像を表示することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示パネル及びこれを有する表示装置に関し、より詳細には向上された表示特性を有する水平電界方式を利用する表示パネル及びこれを有する表示装置に関する。
【背景技術】
【０００２】
一般的に液晶層表示装置は平板表示装置の中で広く使用されている。液晶層表示装置は第１基板、第２基板及び第１基板及び第２基板との間に配置された液晶層を有する液晶表示パネルを含む。
【０００３】
液晶表示パネルは液晶層に電界を印加する方式にしたがって第１基板及び第２基板各々に配置された電極を通じて電界を印加する垂直電界方式と第１基板及び第２基板の中でいずれか１つに配置された電極を通じて電界を印加する水平電界方式とで分けられている。
【０００４】
一般的に水平電界方式の場合、垂直電界方式に比べて液晶層に高い電圧を印加する必要があり、表示特性が低下するという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国公開特許第１０−２００４−００１３５９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、向上された表示特性を有する水平電界方式を利用する表示パネルを提供することにある。
【０００７】
また、本発明は、上記問題点に鑑みてなされたものであって、向上された表示特性を有する水平電界方式を利用する表示パネルを有する表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施形態による表示パネルは、複数の画素を備える第１基板と、前記第１基板と対向する第２基板と、前記第１基板及び前記第２基板との間に配置された液晶層と、を含み、前記複数の画素の各々は、データラインと、前記データラインと絶縁されるように交差するゲートラインと、前記データラインと絶縁されるように交差し、前記ゲートラインと離隔された第１信号ラインと、前記データラインと絶縁されるように交差し、前記ゲートライン及び前記第１信号ラインと離隔された第２信号ラインと、前記データラインと前記ゲートラインに接続されたスイッチング素子と、前記スイッチング素子に接続された第１画素電極と、前記第１信号ライン又は前記第２信号ラインのいずれか一つに接続された第２画素電極と、を含み、前記第１画素電極及び前記第２画素電極との間に生成された電界にしたがって映像を表示することを特徴とする。
【０００９】
前記複数の画素の中で１つの画素の行に沿って配列された画素の第２画素電極は各々前記第１信号ライン及び前記第２信号ラインに交互に接続されてもよい。
【００１０】
前記複数の画素の中で１つの画素の列に沿って配列された画素の第２画素電極は各々前記第１信号ライン及び前記第２信号ラインに交互に接続されてもよい。
【００１１】
前記第１信号ライン及び前記第２信号ライン各々には１つのフレーム時間毎に反転して、所定の基準電圧に対して極性が互いに異なり、電圧レベルが同一である信号が入力され、前記第１信号ラインに入力される信号は前記第２信号ラインに入力される信号と極性が互いに異なり、電圧レベルが同一である信号であってもよい。
【００１２】
前記第１信号ライン及び前記第２信号ラインに入力される信号の各々は、前記ゲートラインに入力されて前記スイッチング素子がターンオンするゲートオン信号が入力される前から前記ゲートラインに次のゲートオン信号が入力される前まで同一のレベルに維持されてもよい。
【００１３】
複数の第１スイッチング素子及び複数の第２スイッチング素子をさらに含み、前記複数の第１スイッチング素子の各々は、前記データラインの延長方向に互いに隣接する２つの第１信号ラインの間を接続し、前記複数の第２スイッチング素子の各々は、前記データラインの延長方向に互いに隣接する２つの第２信号ラインの間を接続してもよい。
【００１４】
前記データラインの延長方向に互いに隣接する２つの画素の行に属する２つの第１信号ラインを接続する１つの第１スイッチング素子と、前記データラインの延長方向に互いに隣接する２つの画素の行に属する２つの第２信号ラインを接続する１つの第２スイッチング素子と、を含んでもよい。
【００１５】
前記データラインの延長方向に互いに隣接する２つの画素の行に属する２つの第１信号ライン及び２つの第２信号ラインを各々接続する前記第１スイッチング素子及び前記第２スイッチング素子には同一である信号が入力されてもよい。
【００１６】
前記第１スイッチング素子各々には、前記２つの第１信号ラインに対応する２つのゲートラインにゲートオン電圧の入の時点の前からゲートオフ電圧の入力の時点の後まで前記第１スイッチング素子をターンオフするゲートオフ電圧が入力されてもよい。
【００１７】
本発明の一実施形態による表示装置は、外部から信号を受信して映像信号及び制御信号を生成する駆動回路と、複数の画素を有し、前記映像信号及び前記制御信号を受信する表示パネルと、を含み、前記複数の画素の各々は、データラインと、前記データラインと絶縁されるように交差するゲートラインと、前記データラインと絶縁されるように交差し、前記ゲートラインと離隔された第１信号ラインと、前記データラインと絶縁されるように交差し、前記ゲートライン及び前記第１信号ラインと離隔された第２信号ラインと、前記データラインと前記ゲートラインに接続されたスイッチング素子と、前記スイッチング素子に接続された第１画素電極と、前記第１信号ライン及び前記第２信号ラインのいずれか１つに接続された第２画素電極と、を含み、前記第１及び第２画素電極の間の生成された電界にしたがって映像を表示することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、第１画素電極及び第２画素電極に効果的に電圧を供給し、低い製造費用で高い開口率を有する表示パネルを生産する表示パネル及びこれを有する表示装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による表示装置を示すブロック図である。
【図２】図１の表示パネルを示す平面図である。
【図３】図２のＩ−Ｉ’線に沿って切断した断面図である。
【図４】図２の表示パネルに対応する回路図である。
【図５】図１の表示パネルを示す回路構成図である。
【図６】図１の信号ドライバを示すブロック図である。
【図７】図６の第１電圧選択回路を示す回路図である。
【図８】図５に示す信号のタイミング図である。
【図９】本発明の他の実施形態による図１の表示パネルを示す平面図である。
【図１０】図９の表示パネルに対応する回路図である。
【発明を実施するための形態】
【００２０】
以下、添付した図面を参照して本発明の好ましい実施形態を詳しく説明する。
【００２１】
図１は本発明の一実施形態による表示装置を示すブロック図である。
【００２２】
図１を参照すれば、表示装置１００は表示パネル１１０、ゲートドライバ１２０、データドライバ１３０、信号ドライバ１４０、及びタイミングコントローラ１５０を含む。
【００２３】
タイミングコントローラ１５０は表示装置１００の外部から映像信号ＲＧＢ及び制御信号ＣＳを受信する。タイミングコントローラ１５０はデータドライバ１３０とのインタフェースのデータフォーマットに合うように映像信号ＲＧＢのデータフォーマットを変換し、変換された映像信号Ｒ’Ｇ’Ｂ’をデータドライバ１３０に供給する。また、タイミングコントローラ１５０はデータ制御信号ＤＣＳ、例えば、垂直同期信号Ｖ＿ｓｙｎｃ、出力開始信号、水平開始信号、及び極性反転信号等をデータドライバ１３０に供給する。
【００２４】
タイミングコントローラ１５０はゲート制御信号ＧＣＳ、例えば、垂直開始信号、垂直クロック信号、及び垂直クロックバー信号等をゲートドライバ１２０に供給する。また、タイミングコントローラ１５０は信号制御信号ＳＣＳ、例えば、垂直開始信号、及び垂直クロック信号等を信号ドライバ１４０に供給する。
【００２５】
ゲートドライバ１２０はタイミングコントローラ１５０から供給されるゲート制御信号ＧＣＳに応答してゲート信号Ｇ１〜Ｇｎを順次出力する。
【００２６】
データドライバ１３０はタイミングコントローラ１５０から供給されるデータ制御信号ＤＣＳに応答して映像信号Ｒ’Ｇ’Ｂ’をデータ電圧Ｄ１〜Ｄｍに変換して出力する。出力されたデータ電圧Ｄ１〜Ｄｍは表示パネル１１０に印加される。
【００２７】
信号ドライバ１４０はタイミングコントローラ１５０から信号制御信号ＳＣＳを受信して第１ライン信号ＳＡ１〜ＳＡｎ、第２ライン信号ＳＢ１〜ＳＢｎ、第１スイッチング信号ＣＴＳＡ１〜ＣＴＳＡｎ−１、及び第２スイッチング信号ＣＴＳＢ１〜ＣＴＳＢｎ−１を順次出力する。
【００２８】
表示パネル１１０は複数のゲートラインＧＬ１〜ＧＬｎ、複数のゲートラインＧＬ１〜ＧＬｎと交差する複数のデータラインＤＬ１〜ＤＬｍ、及び複数の画素ＰＸを含む。複数のゲートラインＧＬ１〜ＧＬｎ、複数のデータラインＤＬ１〜ＤＬｍ、及び複数の画素ＰＸは第１基板１０１に配置される（図３参照）。
【００２９】
図１には１つの画素を例として示したが、その具体的な構成は図２〜図８を参考して以下に説明する。
【００３０】
図１に示さないが、各画素ＰＸは薄膜トランジスタ、及び液晶層キャパシタを含む。薄膜トランジスタのゲート電極はゲートラインＧＬ１〜ＧＬｎの中で対応するゲートラインに接続され、ソース電極はデータラインＤＬ１〜ＤＬｍの中で対応するデータラインに接続され、ドレイン電極は液晶層キャパシタに接続される。
【００３１】
ゲートラインＧＬ１〜ＧＬｎはゲートドライバ１２０に接続され、データラインＤＬ１〜ＤＬｍはデータドライバ１３０に接続される。ゲートラインＧＬ１〜ＧＬｎはゲートドライバ１２０から供給されるゲート信号Ｇ１〜Ｇｎを受信し、データラインＤＬ１〜ＤＬｍはデータドライバ１３０から供給されるデータ電圧Ｄ１〜Ｄｍを受信する。
【００３２】
各画素ＰＸの薄膜トランジスタは対応するゲートラインに供給されるゲート信号に応答してターンオンされ、対応するデータラインに供給されたデータ電圧はターンオンされた薄膜トランジスタのソース電極を通じて入力されてドレイン電極に出力される。
【００３３】
図示しないが、バックライトユニットは表示パネル１１０に隣接して配置され、表示パネル１１０に光を供給する。
【００３４】
図２は図１の表示パネルを示す平面図であり、図３は図２のＩ−Ｉ’線に沿って切断した断面図であり、図４は図２の表示パネルに対応する回路図である。
【００３５】
説明を簡単にするために図２には２つの画素領域を例として示した。表示パネルは２つの画素領域が反複された形態で構成される。
【００３６】
図２を参考すれば、表示パネル１１０は第１方向Ｄ１に延長されたゲートラインＧＬｉ、ゲートラインＧＬｉと交差し、互いに離隔されて第２方向Ｄ２に延長された第１データラインＤＬｋ及び第２データラインＤＬｋ＋１、ゲートラインＧＬｉと離隔されて第１方向Ｄ１に延長された第１信号ラインＳＬＡｉ、及びゲートラインＧＬｉ及び第１信号ラインＳＬＡｉと離隔されて第１方向Ｄ１に延長された第２信号ラインＳＬＢｉを含む。
【００３７】
表示パネル１１０は第１データラインＤＬｋ及びゲートラインＧＬｉに接続された第１薄膜トランジスタＴＲ１及び第２データラインＤＬｋ＋１及びゲートラインＧＬｉに接続された第２薄膜トランジスタＴＲ２をさらに含む。
【００３８】
第１薄膜トランジスタＴＲ１はゲートラインＧＬｉから分岐されたゲート電極ＧＥ、ゲート電極ＧＥと絶縁されて第１データラインＤＬｋから分岐されたソース電極ＳＥ、及びソース電極ＳＥと離隔されて配置されたドレイン電極ＤＥを含む。
【００３９】
第２薄膜トランジスタＴＲ２はゲートラインＧＬｉから分岐されたゲート電極ＧＥ、ゲート電極ＧＥと絶縁されて第２データラインＤＬｋ＋１から分岐されたソース電極ＳＥ、及びソース電極ＳＥと離隔されて配置されたドレイン電極ＤＥを含む。
【００４０】
第１薄膜トランジスタＴＲ１のドレイン電極ＤＥは第１コンタクトホールＣＨ１を通じて第１画素電極ＰＥ１に接続され、第２薄膜トランジスタＴＲ２のドレイン電極ＤＥは第７コンタクトホールＣＨ７を通じて第４画素電極ＰＥ４に接続される。
【００４１】
第１信号ラインＳＬＡｉは第２コンタクトホールＣＨ２を通じて第２画素電極ＰＥ２に接続される。第２信号ラインＳＬＢｉは第８コンタクトホールＣＨ８を通じて第５画素電極ＰＥ５に接続される。したがって、画素の中で１つの画素の行に沿って配列された画素の第２画素電極ＰＥ２及び第５画素電極ＰＥ５は各々交互に第１信号ラインＳＬＡｉ又は第２信号ラインＳＬＢｉに接続される。また、画素の中で１つの画素の列に沿って配列された画素の第２画素電極ＰＥ２は各々交互に第１信号ラインＳＬＡｉ又は第２信号ラインＳＬＢｉに接続されてもよい。
【００４２】
但し、図２に示さないが、画素の１つの行又は列に沿って配列された第２画素電極又は第５画素電極の接続方法は実施形態によって異なる。
【００４３】
表示パネル１１０は第１データラインＤＬｋ及び第２データラインＤＬｋ＋１の信号が液晶層１１７に影響を及ぼすことを防止するための第１遮蔽電極ＳＥ１、第２遮蔽電極ＳＥ２、第３遮蔽電極ＳＥ３、第４遮蔽電極ＳＥ４、第５遮蔽電極ＳＥ５、及び第６遮蔽電極ＳＥ６をさらに包含する。
【００４４】
第１遮蔽電極ＳＥ１は第３コンタクトホールＣＨ３を通じて第１画素電極ＰＥ１に接続され、第４コンタクトホールＣＨ４を通じて第３画素電極ＰＥ３に接続される。第２遮蔽電極ＳＥ２は第５コンタクトホールＣＨ５を通じて第２画素電極ＰＥ２に接続され、第３遮蔽電極ＳＥ３は第６コンタクトホールＣＨ６を通じて第２画素電極ＰＥ２に接続される。
【００４５】
第１遮蔽電極ＳＥ１は第１画素電極ＰＥ１及び第３画素電極ＰＥ３と同一の信号を受信して、第１データラインＤＬｋ及び第２データラインＤＬｋ＋１及びゲートラインＧＬｉに印加された信号によって液晶層１１７に形成される電界を遮断する役割を果たす。第２遮蔽電極ＳＥ２及び第３遮蔽電極ＳＥ３は第１画素電極ＰＥ１及び第２画素電極ＰＥ２と同一の信号を受信して第１データラインＤＬｋ及び第２データラインＤＬｋ＋１に印加された信号によって液晶層１１７に形成される電界を遮断する役割を果たす。
【００４６】
第４遮蔽電極ＳＥ４は第９コンタクトホールＣＨ９通じて第４画素電極ＰＥ４に接続され、第１０コンタクトホールＣＨ１０を通じて第６画素電極ＰＥ６に接続される。第５遮蔽電極ＳＥ５は第１１コンタクトホールＣＨ１１を通じて第５画素電極ＰＥ５に接続され、第６遮蔽電極ＳＥ６は第１２コンタクトホールＣＨ１２を通じて第５画素電極ＰＥ５に接続される。
【００４７】
第４遮蔽電極ＳＥ４は第４画素電極ＰＥ４及び第６画素電極ＰＥ６と同一の信号を受信して第２データラインＤＬｋ＋１及びゲートラインＧＬｉに印加された信号によって液晶層１１７に形成される電界を遮断する役割を果たす。第５遮蔽電極ＳＥ５及び第６遮蔽電極ＳＥ６は第５画素電極ＰＥ５と同一の信号を受信して第２データラインＤＬｋ＋１及びゲートラインＧＬｉに印加された信号によって液晶層１１７に形成される電界を遮断する役割を果たす。
【００４８】
図２では第１遮蔽電極ＳＥ１を利用して第１画素電極ＰＥ１及び第３画素電極ＰＥ３を互いに接続し、第４遮蔽電極ＳＥ４を利用して第４画素電極ＰＥ４及び第６画素電極ＰＥ６を接続したが、実施形態によって第１遮蔽電極ＳＥ１及び第４遮蔽電極ＳＥ４を使用せず、第１画素電極ＰＥ１及び第３画素電極ＰＥ３が直接接続され、第４画素電極ＰＥ４及び第６画素電極ＰＥ６が直接接続されるように画素電極のパターンを変更して形成してもよい。同様に、第２遮蔽電極ＳＥ２、第３遮蔽電極ＳＥ３、第５遮蔽電極ＳＥ５、及び第６遮蔽電極ＳＥ６も実施形態によっては省略してもよい。
【００４９】
図３を参考すれば、表示パネル１１０は第１基板１０１、第１基板１０１と対向する第２基板１０２、及び第１基板１０１及び第２基板１０２との間に配置された液晶層１１７を含む。
【００５０】
第１基板１０１は第１ベース基板１１１、及び第１ベース基板１１１の上に配置されたゲート電極ＧＥ及び第１遮蔽電極ＳＥ１を含む。図示しないが、第２遮蔽電極ＳＥ２〜第６遮蔽電極ＳＥ６は第１遮蔽電極ＳＥ１のように第１ベース基板１１１の上に配置される。
【００５１】
第１ベース基板１１１、ゲート電極ＧＥ、及び第１遮蔽電極ＳＥ１の上にゲート絶縁膜１１２が配置され、ソース電極ＳＥ及びドレイン電極ＤＥはゲート絶縁膜１１２の上に配置される。ゲート電極ＧＥとソース電極ＳＥ及びドレイン電極ＤＥとの間には半導体層ＳＬが配置される。また、第１薄膜トランジスタＴＲ１の上には有機保護層１１３が配置される。
【００５２】
有機保護層１１３の上には第１画素電極ＰＥ１及び第２画素電極ＰＥ２が配置され、有機保護層１１３、及び第１画素電極ＰＥ１及び第２画素電極ＰＥ２の上には液晶層１１７の液晶分子を配向するための第１配向膜１１４が配置される。
【００５３】
第１画素電極ＰＥ１は有機保護層１１３に形成された第１コンタクトホールＣＨ１を通じてドレイン電極ＤＥに接続される。第２画素電極ＰＥ２は有機保護層１１３及びゲート絶縁膜１１２に形成された第２コンタクトホールＣＨ２を通じて第１信号ラインＳＬＡｉに接続される。
【００５４】
第１基板１０１及び第２基板１０２との間にはカラムスペーサ１１８が配置され、液晶層１１７の間隔を一定に維持する。
【００５５】
第２基板１０２は第２ベース基板１１５及び第２ベース基板１１５の下部に配置された第２配向膜１１６を含む。図示しないが、第２基板１０２は赤色、緑色、青色等のカラーフィルタを具備する。
【００５６】
図４を参考すれば、第１薄膜トランジスタＴＲ１のドレイン電極ＤＥに第１画素電極ＰＥ１及び第３画素電極ＰＥ３が接続され、第２薄膜トランジスタＴＲ２のドレイン電極ＤＥに第４画素電極ＰＥ４及び第６画素電極ＰＥ６が接続される。
【００５７】
第２画素電極ＰＥ２は第１信号ラインＳＬＡｉに接続されて第１画素電極ＰＥ１及び第３画素電極ＰＥ３と液晶層１１７とを誘電体として第１液晶層キャパシタＣＬＣ１を形成する。また、第５画素電極ＰＥ５は第２信号ラインＳＬＢｉに接続されて第４画素電極ＰＥ４及び第６画素電極ＰＥ６と液晶層１１７とを誘電体として第２液晶層キャパシタＣＬＣ２を形成する。したがって、表示パネル１１０は第１液晶層キャパシタＣＬＣ１及び第２液晶層キャパシタＣＬＣ２に印加された電圧によって液晶層１１７の液晶分子の配向を変化させ階調を表現する。
【００５８】
図５は図１の表示パネルを示す回路構成図である。図５には示さないが、表示パネル１１０はｎ行ｍ列に配置された画素領域を含む。但し、説明を簡単にするため、図５には第１信号ラインＳＬＡ１〜ＳＬＡｎ、第２信号ラインＳＬＢ１〜ＳＬＢｎ、第１スイッチング素子ＣＴＡ１〜ＣＴＡｎ−１、第２スイッチング素子ＣＴＢ１〜ＣＴＢｎ−１、第１スイッチングラインＣＴＬＡ１〜ＣＴＬＡｎ−１、及び第２スイッチングラインＣＴＬＢ１〜ＣＴＬＢｎ−１のみを示した。
【００５９】
第１信号ラインＳＬＡ１〜ＳＬＡｎには第１ライン信号ＳＡ１〜ＳＡｎが入力され、第２信号ラインＳＬＢ１〜ＳＬＢｎ各々には第２ライン信号ＳＢ１〜ＳＢｎが入力される。
【００６０】
第１スイッチング素子ＣＴＡ１〜ＣＴＡｎ−１各々の第１電極及び第２電極は隣接する２つの第１信号ラインの間に接続される。第１スイッチング素子ＣＴＢ１〜ＣＴＢｎ−１各々の第１電極及び第２電極は隣接する２つの第２信号ラインの間に接続される。第１スイッチング素子ＣＴＡ１〜ＣＴＡｎ−１の第３電極は各々第１スイッチングラインＣＴＬＡ１〜ＣＴＬＡｎ−１に接続され、第１スイッチング素子ＣＴＡ１〜ＣＴＡｎ−１には各々第１スイッチング信号ＣＴＳＡ１〜ＣＴＳＡｎ−１が入力される。第２スイッチング素子ＣＴＢ１〜ＣＴＢｎ−１の第３電極は各々第２スイッチングラインＣＴＬＢ１〜ＣＴＬＢｎ−１に接続され、第２スイッチング素子ＣＴＢ１〜ＣＴＢｎ−１には各々第２スイッチング信号ＣＴＳＢ１〜ＣＴＳＢｎ−１が入力される。
【００６１】
第１及び第２スイッチング素子ＣＴＡ１〜ＣＴＡｎ−１、ＣＴＢ１〜ＣＴＢｎ−１の各々は隣接する２つの第１信号ライン及び隣接する２つの第２信号ラインを接続する。但し、実施形態によっては、同一の２つの画素の行に属する２つの第１信号ライン及び２つの第２信号ラインを接続する第１スイッチング素子及び第２スイッチング素子には同一のスイッチングラインに接続されて同一の信号が供給される。
【００６２】
図５において、第１及び第２スイッチング素子ＣＴＡ１〜ＣＴＡｎ−１、ＣＴＢ１〜ＣＴＢｎ−１は画素ＰＸが配置される表示領域ＤＡの外の非表示領域に配置するように示した。但し、第１及び第２スイッチング素子ＣＴＡ１〜ＣＴＡｎ−１、ＣＴＢ１〜ＣＴＢｎ−１が配置される位置は実施形態によって異なる。
【００６３】
第１及び第２信号ラインＳＬＡ１〜ＳＬＡｎ、ＳＬＢ１〜ＳＬＢｎに入力される電圧はデータラインＤＬ１〜ＤＬｍ、ゲートラインＧＬ１〜ＧＬｍ、及び第１〜第６画素電極ＰＥ１〜ＰＥ６に入力された電圧によって影響をおよぼすので、第１信号ラインＳＬＡ１〜ＳＬＡｎを互いに接続し、第２信号ラインＳＬＢ１〜ＳＬＢｎを互いに接続して第１及び第２信号ラインＳＬＡ１〜ＳＬＡｎ、ＳＬＢ１〜ＳＬＢｎに入力された電圧の安定性を向上させる。
【００６４】
第１信号ラインＳＬＡ１〜ＳＬＡｎ、第２信号ラインＳＬＢ１〜ＳＬＢｎ、第１スイッチングラインＣＴＬＡ１〜ＣＴＬＡｎ−１、及び第２スイッチングラインＣＴＬＢ１〜ＣＴＬＢｎ−１に入力される信号に関しては図８を参考して後述する。
【００６５】
図６は図１の信号ドライバを示すブロック図である。信号ドライバは行毎に同一の構成を有するので、説明を簡単にするために図６にはｉ番目の画素の行に対応する構成を例として示した。
【００６６】
信号ドライバ１４０は第１電圧選択回路１４１及び第２電圧選択回路１４２を含む。第１電圧選択回路１４１及び第２電圧選択回路１４２の各々には既設定された基準電圧に対して正極性の最高の階調に該当する第１電圧Ｖｍａｘ及び既設定された基準電圧に対して負極性の最高の階調に該当する第２電圧Ｖｍｉｎが入力される。第１及び第２電圧Ｖｍａｘ、Ｖｍｉｎは既設定された基準電圧に対して極性が互いに異なり、レベルが同一の電圧である。
【００６７】
例えば、第１電圧Ｖｍａｘは１５Ｖであり、第２電圧Ｖｍｉｎは０Ｖであり、既設定された電圧は７．５Ｖであってもよい。
【００６８】
第１電圧選択回路１４１は第１選択信号ＳＳＡｉを受信して第１選択信号ＳＳＡｉによって第１及び第２電圧Ｖｍａｘ、Ｖｍｉｎの中でいずれか１つを選択して第１ライン信号ＳＡｉとしてｉ番目の画素の行に対応するｉ番目の第１信号ラインＳＬＡｉに出力する。第２電圧選択回路１４２は第２選択信号ＳＳＢｉを受信して第２選択信号ＳＳＢｉによって第１及び第２電圧Ｖｍａｘ、Ｖｍｉｎの中でいずれか１つを選択して第２ライン信号ＳＢｉとしてｉ番目の画素の行に対応するｉ番目の第２信号ラインＳＬＢｉに出力する。
【００６９】
第１ステージ１４６は第１ステージ信号ＳＲＡｉを受信して第１選択信号ＳＳＡｉを第１電圧選択回路１４１に出力する。第２ステージ１４７は第２ステージ信号ＳＲＢｉを受信して第２選択信号ＳＳＢｉを第２電圧選択回路１４２に出力する。図６には示さないが、第１及び第２ステージ信号１４６、１４７はタイミングコントローラ１５０で直接受信するか、或いはゲートドライバ１２０に含まれたシフトレジスタから受信されるか、又は信号ドライバ１４０にゲートドライバ１２０とは別に具備されたシフトレジスタから受信される。
【００７０】
図７は図６の第１電圧選択回路を示す回路図である。
【００７１】
第１電圧選択回路１４１は第１選択トランジスタＳＴＲ１、第２選択トランジスタＳＴＲ２、第３選択トランジスタＳＴＲ３、及びキャパシタＣＡを含む。
【００７２】
第１ステージ信号ＳＳＡｉに第３選択トランジスタＳＴＲ３をターンオンするゲートオン電圧が入力されれば、第２電圧Ｖｍｉｎが第１ライン信号ＳＡｉとして第１信号ラインＳＬＡｉに出力される。一方、第１ステージ信号ＳＳＡｉに第３選択トランジスタＳＴＲ３をターンオフするゲートオフ電圧が入力されれば、第１電圧Ｖｍａｘによって第１及び第２選択トランジスタＳＴＲ１、ＳＴＲ２がターンオンされ、第１電圧Ｖｍａｘが第１ライン信号ＳＡｉとして第１信号ラインＳＬＡｉに出力される。
【００７３】
図８は図５に示す信号のタイミング図である。
【００７４】
図８を参照すれば、１フレームの開始を示す垂直同期信号Ｖ＿ｓｙｎｃのハイ区間に入力されると、ゲートラインＧＬ１〜ＧＬｎには各々ゲートオン電圧が順次入力される。説明を簡単にするため図８には表示パネル１１０の上部から第１番目、第２番目、ｉ−１番目、Ｉ番目、ｉ＋１番目、及びｎ番目に位置するゲートラインＧＬ１、ＧＬ２、ＧＬｉ−１、ＧＬｉ、ＧＬｉ＋１、ＧＬｎのみを示した。
【００７５】
第１信号ラインＳＬＡ１〜ＳＬＡｎには１つのフレーム時間毎に反複して第１及び第２電圧Ｖｍａｘ、Ｖｍｉｎの中でいずれか１つの電圧が入力され、ｉ番目のゲートラインＧＬｉに対応するｉ番目の第１信号ラインＳＬＡｉにはｉ番目のゲートラインＧＬｉにゲートオン電圧が入力される前に第１及び第２電圧Ｖｍａｘ、Ｖｍｉｎの中でいずれか１つが入力され、ｉ番目のゲートラインＧＬｉに次のゲートオン電圧が入力される前まで入力された電圧を維持する。
【００７６】
また、第２信号ラインＳＬＢ１〜ＳＬＢｎにも１フレーム時間毎に反複して第１及び第２電圧Ｖｍａｘ、Ｖｍｉｎの中でいずれか１つの電圧が入力され、第２信号ラインＳＬＡ１〜ＳＬＡｎに入力される電圧は各々第１信号ラインＳＬＢ１〜ＳＬＢｎに入力される電圧とは異なる電圧である。
【００７７】
例えば、第１信号ラインＳＬＡ１〜ＳＬＡｎに第１電圧Ｖｍａｘが入力されると、第１信号ラインＳＬＡ１〜ＳＬＡｎに各々対応する第２信号ラインＳＬＢ１〜ＳＬＢｎには第２電圧Ｖｍｉｎが入力される。次に、１フレーム時間が経過して第１信号ラインＳＬＡ１〜ＳＬＡｎに第２電圧Ｖｍｉｎが入力されると、第１信号ラインＳＬＡ１〜ＳＬＡｎに各々対応する第２信号ラインＳＬＢ１〜ＳＬＢｎには第１電圧Ｖｍａｘが入力される。
【００７８】
ｉ番目のゲートラインＧＬｉに対応するｉ番目の第２信号ラインＳＬＢｉにはｉ番目のゲートラインＧＬｉにゲートオン電圧が入力される前に第１及び第２電圧Ｖｍａｘ、Ｖｍｉｎの中でいずれか１つが入力され、ｉ番目ゲートラインＧＬｉに次のゲートオン電圧が入力される前まで入力された電圧を維持する。
【００７９】
第１及び第２スイッチングラインＣＴＬＡ１〜ＣＴＬＡｎ−１、ＣＴＬＢ１〜ＣＴＬＢｎ−１各々には互いに隣接する２つの第１信号ライン及び互いに隣接する２つの第２信号ラインを接続するように第１及び第２スイッチング素子ＣＴＡ１〜ＣＴＡｎ−１、ＣＴＢ１〜ＣＴＢｎ−１をターンオンするゲートオン電圧が入力される。しかし、第１信号ラインＳＬＡ１〜ＳＬＡｎには表示パネル１１０の上部から順次反転された信号が入力されるので、互いに隣接する２つの第１信号ラインに互いに異なる極性の信号が入力される時、２つの第１信号ラインを接続する第１スイッチング素子には第１スイッチング素子をターンオフするゲートオフ電圧が入力されなければならない。
【００８０】
一方、第１信号ラインＳＬＡ１〜ＳＬＡｎと同一に第２信号ラインＳＬＢ１〜ＳＬＢｎには表示パネル１１０の上部から順次反転された信号が入力されるので、互いに隣接する２つの第１信号ラインに互いに異なる極性の信号が入力される時、２つの第２信号ラインを接続する第２スイッチング素子には第２スイッチング素子をターンオフするゲートオフ電圧が入力されなければならない。
【００８１】
図８を参考すると、ｉ番目の第１スイッチング素子ＣＴＡｉはｉ番目の第１信号ラインＳＬＡｉとｉ＋１番目の第１信号ラインＳＬＡｉ＋１とを接続するので、ｉ−１番目ゲートラインＧＬｉ−１にゲートオン電圧が入力される時からｉ＋１番目のゲートラインＧＬｉ＋１にゲートオン電圧が入力される時までｉ番目の第１スイッチング素子ＣＴＡｉをターンオフするゲートオフ電圧がｉ番目の第１スイッチングラインＣＴＬＡｉに入力される。
【００８２】
一方、ｉ番目の第２スイッチング素子ＣＴＢｉはｉ番目の第２信号ラインＳＬＢｉとｉ＋１番目の第２信号ラインＳＬＢｉ＋１とを接続するので、ｉ−１番目のゲートラインＧＬｉ−１にゲートオン電圧が入力される時からｉ＋１番目のゲートラインＧＬｉ＋１にゲートオン電圧が入力される時までｉ番目の第２スイッチング素子ＣＴＢｉをターンオフするゲートオフ電圧がｉ番目の第２スイッチングラインＣＴＬＢｉに入力され得る。
【００８３】
但し、ｉ番目の第１及び第２スイッチングラインＣＴＬＡｉ、ＣＴＬＢｉにゲートオフ電圧が入力される区間は実施形態によって異なる。
【００８４】
図９は本発明の他の実施形態による図１の表示パネルを示す平面図であり、図１０は図９の表示パネルに対応する回路図である。以下の表示パネルの具体的な説明において、図２及び図４に示す構成と同一の構成に対して同一の参照符号を併記して具体的な説明は省略する。説明を簡単にするために図９には２つの画素領域を例として示した。表示パネルは２つの画素領域が反複された形態で構成される。
【００８５】
図９及び図１０を参照すれば、表示パネルパネル１１０はゲートラインＧＬｉ、第１及び第２データラインＤＬｋ、ＤＬｋ＋１、及び第１信号ラインＳＬＡｉを含む。ここで、図９及び図１０は図２及び図４とは異なり、表示パネル１１０は第２信号ラインＳＬＢｉを包含しない。
【００８６】
第１信号ラインＳＬＡｉは第２コンタクトホールＣＨ２を通じて第２画素電極ＰＥ２に接続され、第８コンタクトホールＣＨ８を通じて第５画素電極ＰＥ５に接続される。
【００８７】
第２方向Ｄ２に延長された第１信号ラインＳＬＡ１〜ＳＬＡｎには交互に第１電圧Ｖｍａｘ又は第２電圧Ｖｍｉｎが入力される。
【００８８】
図９及び図１０に図示された信号ラインに入力される信号は図８のタイミング図を参考して理解できる。
【００８９】
以上、本発明の実施形態を図面を参照して説明したが、該当技術分野の当業者は下記の特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることを理解できる。また本発明に開示された実施形態は本発明の技術思想を限定するためものでなく、下記の特許請求の範囲及びそれと同等な範囲の内にある全ての技術思想は本発明の権利範囲に含まれることと解析されなければならない。
【符号の説明】
【００９０】
１００…表示装置、１１０…表示パネル、１２０…ゲートドライバ、１３０…データドライバ、１４０…信号ドライバ、１５０…タイミングドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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