(57)【特許請求の範囲】
【請求項１】
チップ領域及びナンバリング領域を有する半導体ウエハ上に反射膜を形成する工程と、
前記チップ領域において、前記反射膜に該反射膜の底面まで達する分離溝を形成して、該反射膜を複数の反射電極に分割し、前記ナンバリング領域において、前記反射膜を残す工程と、
前記チップ領域における前記反射電極上および前記分離溝内、ならびに、前記ナンバリング領域における前記反射膜上、に絶縁膜を形成する工程と、
前記ナンバリング領域において、前記絶縁膜の上面から前記反射膜の底面より深い位置まで達する凹部を形成することにより、識別標識を形成する工程と、
前記識別標識を形成した後、前記チップ領域における前記反射電極の上面および前記ナンバリング領域における前記反射膜の上面が露出するまで前記絶縁膜を除去する工程と
を有する半導体装置の製造方法。
【請求項２】
前記識別標識を形成する工程において、レーザビームを照射することにより前記凹部を形成し、
前記絶縁膜を除去する前に、前記レーザビームの照射によって発生し、前記半導体ウエハに付着した異物を除去する工程をさらに含む請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜を除去した後、露出した前記チップ領域における前記反射電極の上に配向膜を形成する工程をさらに有する請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、反射電極を形成した後、識別標識を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体ウエハに、ウエハを識別するための識別情報が形成される。この識別情報は、例えば凹凸により構成され、光学的に読み取ることが可能である。この半導体ウエハに、成膜、エッチング等の加工を繰り返すと、識別標識が薄膜等で埋め込まれる。このため、識別標識を光学的に読み取ることが困難になる。成膜及びエッチング等の加工工程の後に、再度、識別標識を形成することにより、半導体ウエハに、光学的に読み取り可能な識別標識を残すことができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−３０７１５５号公報
【特許文献２】特表２００８−５２３６０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
凹凸で構成される識別標識の形成には、例えばレーザアブレーションが適用される。レーザアブレーションによる加工を行うと、アブレーションによって飛散した異物がウエハ表面に再付着する。この異物は、例えばブラシ洗浄等によって除去することができる。液晶オンシリコン素子を形成する際には、ウエハプロセス最終工程終了後に、アルミニウム等の反射電極が露出している。この状態でブラシ洗浄等の物理的除去方法を適用すると、反射電極の表面がダメージを受け、反射率の低下につながる。従って、識別標識を再形成した後に、物理的除去方法を適用することは好ましくない。また、アブレーションによって付着した異物を、化学的に除去することは困難である。
【０００５】
反射電極の表面にダメージを与えることなく、異物を除去する技術が望まれている。
【課題を解決するための手段】
【０００６】
本発明の一観点によると、チップ領域及びナンバリング領域を有する半導体ウエハ上に反射膜を形成する工程と、前記チップ領域において、前記反射膜に該反射膜の底面まで達する分離溝を形成して、該反射膜を複数の反射電極に分割し、前記ナンバリング領域において、前記反射膜を残す工程と、前記チップ領域における前記反射電極上および前記分離溝内、ならびに、前記ナンバリング領域における前記反射膜上、に絶縁膜を形成する工程と、前記ナンバリング領域において、前記絶縁膜の上面から前記反射膜の底面より深い位置まで達する凹部を形成することにより、識別標識を形成する工程と、前記識別標識を形成した後、前記チップ領域における前記反射電極の上面および前記ナンバリング領域における前記反射膜の上面が露出するまで前記絶縁膜を除去する工程とを有する半導体装置の製造方法、が適用される。
【発明の効果】
【０００７】
識別標識を形成する際に、反射電極が絶縁膜で覆われている。従って、識別標識を形成する際にウエハ表面に付着した異物を、反射電極にダメージを与えることなく除去することができる。
【図面の簡単な説明】
【０００８】
【図１−１】（１Ａ）〜（１Ｄ）は、実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図１−２】（１Ｅ）〜（１Ｈ）は、実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図１−３】（１Ｉ）〜（１Ｌ）は、実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図１−４】（１Ｍ）〜（１Ｎ）は、実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図１−５】（１Ｏ）〜（１Ｐ）は、実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図１−６】（１Ｑ）は、実施例による半導体装置の製造方法の製造途中段階における装置の断面図である。
【図２】（２Ａ）は、実施例による方法で製造した半導体装置を用いた反射型液晶表示装置の断面図であり、（２Ｂ）は、そのアクティブマトリクス基板の等価回路図である。
【図３】実施例による方法で用いられる半導体ウエハの平面図である。
【発明を実施するための形態】
【０００９】
図面を参照しながら、実施例による半導体装置の製造方法について説明する。
【００１０】
図１Ａに示す半導体ウエハ１０を準備する。半導体ウエハ１０は、例えばシリコンウエハである。図３に、半導体ウエハ１０の平面図を示す。半導体ウエハ１０にノッチ１１が形成されている。半導体ウエハ１０の表面に、複数のチップ領域８０が画定されている。チップ領域８０は、例えば行列状に配列される。この段階では、半導体ウエハ８０の表面に回路パターンは形成されていない。ノッチ１１の近傍に、第１のナンバリング領域８１が画定されており、外周部近傍の他の位置に、第２のナンバリング領域８２が画定されている。これらのナンバリング領域８１、８２には、まだ識別標識は形成されていない。
【００１１】
第１のナンバリング領域８１及び第２のナンバリング領域８２の形状は、半径方向と直交する方向に長い長方形である。この長方形の短辺及び長辺の長さは、例えば約１ｍｍ、及び約８ｍｍである。半導体ウエハ１０の直径が２００ｍｍである場合、半導体ウエハ１０の中心から、第１のナンバリング領域８１の中心までの距離及び第２のナンバリング領域８２の中心までの距離は、例えば９８．７ｍｍである。図１Ａは、チップ領域８０及び第１のナンバリング領域８１の部分断面図である。
【００１２】
図１Ｂに示すように、半導体ウエハ１０の第１のナンバリング領域８１に、第１の識別標識１２を形成する。第１の識別標識１２は、例えば複数の点状の凹部１３により構成される。各凹部１３は、例えばパルスレーザビームを照射してアブレーションを生じさせることにより形成される。アブレーションによって半導体ウエハ１０の表面に付着した異物を、ブラシ洗浄等の物理的除去方法により除去する。
【００１３】
図１Ｃに示すように、半導体ウエハ１０のチップ領域８０の表層部に素子分離絶縁膜１５を形成する。素子分離絶縁膜１５の形成には、例えばシャロートレンチアイソレーション（ＳＴＩ）法が適用される。素子分離絶縁膜１５によって画定された複数の活性領域に、それぞれトランジスタ１６を形成する。以下、トランジスタ１６の形成方法について簡単に説明する。
【００１４】
まず、活性領域の表面に、ゲート絶縁膜となる酸化シリコン膜を形成する。その上に、ゲート電極となるポリシリコン膜を形成する。ポリシリコン膜及び酸化シリコン膜をパターニングすることにより、ゲート絶縁膜１６Ｉ及びゲート電極１６Ｇを形成する。ゲート電極１６Ｇをマスクとして、半導体ウエハ１０の表層部に不純物イオンを注入することにより、エクステンション領域を形成する。その後、ゲート電極１６Ｇの側面に、サイドウォールスペーサを形成する。ゲート電極１６Ｇ及びサイドウォールスペーサをマスクとして、半導体ウエハ１０の表層部に不純物イオンを注入することにより、ソース及びドレインとなる不純物拡散領域１６Ｄを形成する。
【００１５】
トランジスタ１６を形成する工程で、第１のナンバリング領域８１においては、凹部１３の側面及び底面に、絶縁膜１５ａが形成される。さらに、凹部１３の側面と底面との接続箇所の近傍に、ポリシリコン膜１６ａが残る。
【００１６】
図１Ｄに示すように、半導体ウエハ１０の全面に、酸化シリコン等の層間絶縁膜２０を形成する。層間絶縁膜２０は、酸化シリコン膜を化学気相成長（ＣＶＤ）により堆積した後、その表面を化学機械研磨（ＣＭＰ）等で平坦化することにより形成される。層間絶縁膜２０の厚さは、例えば６００ｎｍとする。
【００１７】
チップ領域８０においては、層間絶縁膜２０がトランジスタ１６を被覆する。第１のナンバリング領域８１においては、半導体ウエハ１０の上面、及び凹部１３の側面及び底面に沿う領域に、層間絶縁膜２０が堆積される。
【００１８】
図１Ｅに示すように、層間絶縁膜２０にビアホールを形成し、このビアホール内にタングステン（Ｗ）等の導電プラグ２１を埋め込む。導電プラグ２１は、トランジスタ１６の不純物拡散領域１６Ｄに接続される。第１のナンバリング領域８１においては、凹部１３の側面及び底面に沿う層間絶縁膜２０の表面に、導電プラグ２１と同じ材料からなる導電膜２１ａが堆積される。
【００１９】
図１Ｆに示すように、層間絶縁膜２０及び導電プラグ２１の上に、酸化シリコン等からなる２層目の層間絶縁膜２４を形成する。この層間絶縁膜２４に配線用のトレンチを形成し、トレンチ内に、銅または銅合金からなる配線２５を充填する。配線２５の形成には、シングルダマシン法が適用される。層間絶縁膜２４の厚さは、例えば６００ｎｍである。
【００２０】
第１のナンバリング領域８１においては、層間絶縁膜２０の上、及び凹部１３の側面及び底面に沿う領域に、層間絶縁膜２４が堆積される。さらに、凹部１３の側面及び底面に沿う層間絶縁膜２４の表面に、導電プラグ２５と同一の材料からなる導電膜２５ａが形成される。
【００２１】
図１Ｇに示すように、層間絶縁膜２４及び配線２５の上に、酸化シリコン等からなる３層目の層間絶縁膜２７を形成する。層間絶縁膜２７の厚さは、例えば６００ｎｍである。層間絶縁膜２７内に、デュアルダマシン法を用いて、銅または銅合金からなる配線２８を形成する。配線２８は、下層の配線２５及び導電プラグ２１を介して、トランジスタ１６の一方の不純物拡散領域１６Ｄに接続される。
【００２２】
第１のナンバリング領域８１においては、層間絶縁膜２４の上面、及び凹部１３の側面と底面に沿う領域に、層間絶縁膜２７が堆積される。層間絶縁膜２７の表面には、凹部１３の形状を反映した凹部が形成される。この凹部が、配線２８と同一の材料からなる導電膜２８ａで埋め込まれる。
【００２３】
図１Ｈに示すように、層間絶縁膜２７、配線２８、導電膜２８ａの上に、酸化シリコン等からなる４層目の層間絶縁膜２９を形成する。層間絶縁膜２９の厚さは、例えば６００ｎｍである。層間絶縁膜２９にビアホールを形成し、このビアホール内にＷ等からなる導電プラグ３０を充填する。導電プラグ３０は、下層の配線２８に接続される。
【００２４】
図１Ｉに示すように、層間絶縁膜２９及び導電プラグ３０の上に、反射膜３３を形成する。反射膜３３は、例えば厚さ６０ｎｍのＴｉＮ膜３１と、その上に形成された厚さ２００ｎｍのＡｌＣｕ膜３２との２層で構成される。ＴｉＮ膜３１及びＡｌＣｕ膜３２の形成には、例えばスパッタリングが適用される。反射膜３３の最上層には、ＡｌＣｕ合金の他に、アルミニウム（Ａｌ）、またはＡｌを主成分とする他の合金を用いてもよい。
【００２５】
図１Ｊに示すように、チップ領域８０の反射膜３３に分離溝３５を形成する。反射膜３３のエッチングには、例えばＣｌ２、ＢＣｌ３、ＣＨＦ３、及びＡｒを含む混合ガスを用いたドライエッチングが適用される。分離溝３５は、例えば平面視において正方格子形状のパターンを有する。分離溝３５は、反射膜３３の底面まで達し、層間絶縁膜２９を露出させる。反射膜３３は、分離溝３５によって複数の反射電極３６に分離される。反射電極３６は、下層の導電プラグ３０、配線２８、配線２５、及び導電プラグ２１を介して、トランジスタ１６の一方の不純物拡散領域１６Ｄに接続される。第１のナンバリング領域８１においては、全面が反射膜３３で覆われている。
【００２６】
図１Ｋに示すように、層間絶縁膜２９及び反射電極３６の上に、酸化シリコン等からなる絶縁膜３８を形成する。絶縁膜３８の厚さは、例えば７００ｎｍである。絶縁膜３８の形成には、例えばＣＶＤが適用される。分離溝３５は、絶縁膜３８で埋め尽くされる。第１のナンバリング領域８１においては、反射膜３３の上に、絶縁膜３８が形成される。
【００２７】
図１Ｌに示すように、絶縁膜３８にＣＭＰを施すことにより、その表面を平坦化する。研磨する厚さは、例えば４００ｎｍとする。反射電極３６の上には、薄くされた絶縁膜３８が残っている。
【００２８】
図１Ｍに、図１Ｌに示した段階と同一の段階における半導体ウエハ１０の断面図を、第２のナンバリング領域８２を含めて示す。第２のナンバリング領域８２においては、半導体ウエハ１０の上に、層間絶縁膜２０、２４、２７、２９、反射膜３３、及び絶縁膜３８がこの順番に積層されている。
【００２９】
図１Ｎに示すように、第２のナンバリング領域８２に第２の識別標識４０を形成する。第２の識別標識４０は、複数の点状の凹部４１により構成される。凹部４１は、レーザビーム照射によってアブレーションを生じさせることにより形成される。凹部４１は、例えば最も下の層間絶縁膜２０を突き抜け、半導体ウエハ１０の表層部まで達する。アブレーション時に飛散した異物４２が、凹部４１の周囲の絶縁膜３８の上に付着する。
【００３０】
半導体ウエハ１０に形成された第１の識別標識１２は、絶縁膜や導電膜で凹部１３が徐々に埋め込まれることにより、光学的読み取りが困難になる。例えば、図１Ｇに示したように、凹部１３の側面に沿う段差が消滅すると、第１の識別標識１２を光学的に読み取ることが困難になる。第２の識別標識４０を形成する際には、半導体ウエハ１０が保管されているウエハキャリア、及びウエハキャリア内の保管場所により半導体ウエハ１０のウエハ識別番号を取得することができる。取得されたウエハ識別番号に基づいて、第２の識別標識４０が形成される。ウエハキャリア、及びウエハキャリア内の保管場所と、半導体ウエハ１０のウエハ識別番号とは、例えば製造ラインの上位コンピュータで管理されている。
【００３１】
凹部４１の周囲には、反射膜３３が残されているため、凹部４１内の領域と、その周囲の領域との反射率の差が大きい。その結果、第２の識別標識４０を光学的に検出することが容易になる。
【００３２】
図１Ｏに示すように、ブラシ洗浄装置４５を用いて半導体ウエハ１０の表面を洗浄する。これにより、異物４２を効率的に取り除くことができる。ブラシ洗浄以外に、その他の物理的に異物を除去する洗浄方法を適用してもよい。ブラシ洗浄時に、反射電極３６は絶縁膜３８で覆われているため、反射電極３８がダメージを受けることは無い。
【００３３】
図１Ｐに示すように、絶縁膜３８をエッチバックすることにより、反射電極３６を露出させる。絶縁膜３８のエッチバックには、例えばＣＦ４、ＣＨＦ３、及びＡｒの混合ガスを用いたドライエッチングが適用される。第１のナンバリング領域８１及び第２のナンバリング領域８２においては、反射膜３３が露出する。反射電極３６の間の分離溝３５内には、絶縁膜３８が残る。分離溝３５内に残った絶縁膜３８の上面と、反射電極３６の上面とは、同一の高さに位置し、ほぼ平坦な表面を画定する。
【００３４】
図１Ｑに示すように、反射電極３６及び絶縁膜３８の上に、配向膜４７を形成する。配向膜４７は、例えば酸化シリコンを斜方蒸着することにより形成される。第１のナンバリング領域８１においては、反射膜３３の上に配向膜４７が形成される。第２のナンバリング領域８２においては、反射膜３３の上面、及び凹部４１の側面と底面に配向膜４７が形成される。配向膜４７を形成した後、半導体ウエハ１０をチップ領域８０ごとに分割する。
【００３５】
図２Ａに、実施例による方法で製造された半導体装置を用いた反射型液晶表示装置の断面図を示す。半導体ウエハ１０から配向膜４７までのアクティブマトリクス基板５０は、上記実施例による半導体装置の製造方法により作製される。
【００３６】
配向膜４７に対向するように、対向基板５１が配置されている。対向基板５１は、透明ガラス基板６０、その内側の表面に形成された透明共通電極６１、及びその表面に形成された配向膜６２を含む。アクティブマトリクス基板５０と対向基板５１との間に、液晶層６３が挟持されている。液晶層６３内の液晶分子は、電圧無印加時にほぼ垂直配向している。反射電極３６と透明共通電極６１との間に電圧を印加すると、液晶層６３の配向状態が水平配向に変わる。
【００３７】
図２Ｂに、アクティブマトリクス基板５０の表示領域の等価回路図を示す。図２Ｂの横方向に複数のゲートバスライン７１が延在し、縦方向に複数のデータバスライン７２が延在している。
【００３８】
ゲートバスライン７１とデータバスライン７２との交差箇所ごとに、１つの画素７０が配置される。画素７０は、トランジスタ１６及び反射電極３６を含む。トランジスタ１６のゲート電極及びドレインが、それぞれ対応するゲートバスライン７１及びデータバスライン７２に接続されている。トランジスタ１６のソースは、反射電極３６に接続される。
【００３９】
図２Ａにおいて、対向基板５１の外側の表面に入射する光が、対向基板５１及び液晶層６３を透過し、反射電極３６まで到達する。反射電極３６で反射した光が、液晶層６３及び対向基板５１を透過して外部に出射される。実施例による製造方法を適用することにより、反射電極３６の表面のダメージを軽減させ、高い反射率を確保することができる。
【００４０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００４１】
１０  半導体ウエハ
１１  ノッチ
１２  第１の識別標識
１３  凹部
１５  素子分離絶縁膜
１５ａ  絶縁膜
１６  トランジスタ
１６ａ  ポリシリコン膜
１６Ｉ  ゲート絶縁膜
１６Ｇ  ゲート電極
１６Ｄ  不純物拡散領域
２０  層間絶縁膜
２１  導電プラグ
２１ａ  導電膜
２４  層間絶縁膜
２５  配線
２５ａ  導電膜
２７  層間絶縁膜
２８  配線
２８ａ  導電膜
２９  層間絶縁膜
３０  導電プラグ
３１  ＴｉＮ膜
３２  ＡｌＣｕ膜
３３  反射膜
３５  分離溝
３６  反射電極
３８  絶縁膜
４０  第２の識別標識
４１  凹部
４２  異物
４５  ブラシ洗浄装置
４７  配向膜
５０  アクティブマトリクス基板
５１  対向基板
６０  透明ガラス基板
６１  透明共通電極
６２  配向膜
６３  液晶層
７０  画素
７１  ゲートバスライン
７２  データバスライン
８０  チップ領域
８１  第１のナンバリング領域
８２  第２のナンバリング領域
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図１−５】
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【図１−６】
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【図２】
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【図３】
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