(57)【特許請求の範囲】
【請求項１】
ロジック回路と、
低圧側パワー素子と、
前記ロジック回路からの制御信号に従い前記低電位側パワー素子を駆動する低電位側駆動回路と、
高電位側パワー素子と、
前記ロジック回路からの制御信号がレベルシフト回路を介して入力され、前記高電位側パワー素子を駆動する高電位側駆動回路と、
複数に重なったトレンチ分離領域により構成された多重トレンチ分離領域であって、前記高電位側パワー素子を含む高電位島を、前記ロジック回路と前記低圧側パワー素子と前記低電位側駆動回路と前記レベルシフト回路を含む低電位側領域から分離する第１の多重トレンチ分離領域と、
複数に重なったトレンチ分離領域により構成された多重トレンチ分離領域であって、前記第１の多重トレンチ分離領域により分離された前記高電位島内部に形成された高電圧が印加される高電圧引き出し配線を、前記高電位島内部における前記高電圧引き出し配線以外の領域から分離する第２の多重トレンチ分離領域と、
を有する半導体装置。
【請求項２】
前記高電位側パワー素子と前記低電位側パワー素子は高耐圧半導体素子であるＮチャンネルＭＯＳまたはＩＧＢＴであり、前記高電位側パワー素子のドレインは高電圧に接続され、前記高電位側パワー素子のソースは前記低電位側パワー素子のドレインに接続された請求項１に記載の半導体装置。
【請求項３】
前記高電圧引き出し配線は、前記高電位側パワー素子に対して、トレンチ側壁フィールドプレートを形成するよう構成された請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に高耐圧の半導体装置に関する。
【背景技術】
【０００２】
従来の高耐圧半導体装置としては、電力用半導体装置とロジック回路とをワンチップ上に集積した電力用集積回路装置（ＨＶＩＣ：High Voltage IC）がモータ、照明機器、映像機器などの各種機器の駆動制御に用いられている。
図４４は従来の電力用集積回路装置（以下、ＨＶＩＣと略称する）の平面図である。図４５から図４８は図４４に示した従来のＨＶＩＣの断面図であり、図４５は図４４におけるＡ−Ａ’線による断面図であり、図４６はＢ-Ｂ’線による断面図であり、図４７はＣ-Ｃ’線による断面図である。図４８は従来のＨＶＩＣにおける高電位側のハイサイドドライバー回路の構成を示すブロック図である。
【０００３】
図４４に示すＨＶＩＣは、高耐圧のＮチャネルのＭＯＳＦＥＴ１００と、そのゲート電極に接続された第１のロジック回路２００と、ＭＯＳＦＥＴ１００のドレイン電極に接続された高電位側の第２のロジック回路３００を有する高電位島４００とを有して構成されている。高電位島４００はトレンチ分離領域４０１により他の低電位の領域から分離されており、ＭＯＳＦＥＴ１００のドレイン電極と第２のロジック回路３００とは高電位のレベルシフト配線により接続されている。
【０００４】
図４５、図４６および図４７のＨＶＩＣの断面図に示すように、Ｎ型（Ｐ型でも可）半導体基板１上には、埋め込み酸化膜２、Ｎ−エピタキシャル層３が形成されている。図４５に示すように、Ｐ＋分離拡散領域４は埋め込み酸化膜２に達するように形成されており、トレンチ分離領域１６を取り囲んでいる。図４５、図４６および図４７において、符号５は深いＮ＋拡散領域、符号６はＰ拡散領域、符号７はＰ＋拡散領域、符号８はＮ＋拡散領域、符号９はフィールドプレートとしても使用されるゲート電極、符号１０はＧＮＤ側フィールドプレートとしても使用されるアルミ電極、符号１１は酸化膜、符号１２はレベルシフト配線として使用されるレベルシフトアルミ電極、および符号１４はフィールド酸化膜（ＬＯＣＯＳ膜）である。このＨＶＩＣは、Ｎ−エピタキシャル層３がトレンチ分離領域１６やＰ＋分離拡散領域４により分離され取り囲まれるＲＥＳＵＲＦ（Reduced Surface Field）構造の分離構造を有している（例えば、特許文献１参照。）。図４８には、従来のＨＶＩＣの高電位側のハイサイドドライバー回路における多重トレンチ分離領域を破線にて示す。
【０００５】
図４４に示すように、従来のＨＶＩＣでは、高電位のレベルシフト配線であるレベルシフトアルミ電極１２が基板電位であるＰ＋分離拡散領域４およびＰ拡散領域６の上を横切るよう構成されているため、Ｎ−エピタキシャル層３に形成される空乏層の伸びが阻害され、デバイス耐圧が低下するという問題がある。
この問題に対して、従来のＨＶＩＣの構造においては、ＰＮ接合上にゲート電極等でフィールドプレートを形成し、空乏層の伸びを確保すること、さらにはフィールドプレートをフローディングで多重に形成し、容量結合で表面電界を安定化させるＭＦＦＰ（Multiple Floating Field Plate）構造により対処していた（例えば、特許文献２参照。）。
ただし、高電位のレベルシフト配線となるレベルシフトアルミ電極１２とＧＮＤ側フィールドプレートであるアルミ電極１０との間の電位差は、この間の層間に形成されている酸化膜１１の絶縁耐圧より大きい場合には、高電位のレベルシフト配線となるレベルシフトアルミ電極１２とＧＮＤ側フィールドプレートであるアルミ電極１０との重なる領域が無いよう設計するとともに、もし重なる場合には該領域のＧＮＤ側フィールドプレート（アルミ電極１０）を切断しなければならなかった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第４２９２６４２号明細書
【特許文献２】特開平５−１９０６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように、従来の半導体装置においては、ＨＶＩＣに要求される電圧が高くなると、レベルシフト配線の下部にはＧＮＤ側フィールドプレート（アルミ電極１０）が設けられていないこととレベルシフト配線の電位の影響により等電位線が歪み、電界集中が発生してデバイス耐圧が低下するという問題があった。これを緩和するために従来ではレベルシフトアルミ電極１２とアルミ電極１０との間の層間酸化膜１１の厚さを２．０μｍ以上形成していた。しかし、このように層間酸化膜１１を厚く形成することは、製造プロセスが複雑になり製造コストの上昇をもたらしていた。また、層間酸化膜１１を厚く形成すると、微細加工技術が適用できないというデメリットも発生していた。加えて、レベルシフト配線の高電位の影響により、等電位線が歪むという問題は回避できないため、レベルシフト配線のない構造が望まれていた。
本発明は、低電位領域と高電位の配線が交差することを無くし、高耐圧の構成を簡単な製造プロセスにより信頼性の高い半導体装置を容易に形成することができる半導体装置の製造方法およびその製造方法により製造された信頼性の高い優れた性能を有する半導体装置を提供することを課題とするものである。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、上記の課題を解決するために、
ロジック回路と、
低圧側パワー素子と、
前記ロジック回路からの制御信号に従い前記低電位側パワー素子を駆動する低電位側駆動回路と、
高電位側パワー素子と、
前記ロジック回路からの制御信号がレベルシフト回路を介して入力され、前記高電位側パワー素子を駆動する高電位側駆動回路と、
複数に重なったトレンチ分離領域により構成された多重トレンチ分離領域であって、前記高電位側パワー素子を含む高電位島を、前記ロジック回路と前記低圧側パワー素子と前記低電位側駆動回路と前記レベルシフト回路を含む低電位側領域から分離する第１の多重トレンチ分離領域と、
複数に重なったトレンチ分離領域により構成された多重トレンチ分離領域であって、前記第１の多重トレンチ分離領域により分離された前記高電位島内部に形成された高電圧が印加される高電圧引き出し配線を、前記高電位島内部における前記高電圧引き出し配線以外の領域から分離する第２の多重トレンチ分離領域と、を有する。このように構成された本発明の半導体装置においては、低電位領域と高電位の配線が交差することが無く、高耐圧の電力用半導体装置の信頼性を高くしている。
【発明の効果】
【０００９】
本発明によれば、低電位領域と高電位の配線が交差することの無い優れた耐圧性能を示す半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態１の半導体装置の一例である電力用集積回路装置（ＨＶＩＣ）を示す平面図である。
【図２】図１の半導体装置におけるＡ−Ａ’線による断面図である。
【図３】図１の半導体装置におけるＢ−Ｂ’線による断面図である。
【図４】図１の半導体装置におけるＣ−Ｃ’線による断面図である。
【図５】図１の半導体装置におけるＤ−Ｄ’線による断面図である。
【図６】実施の形態１の半導体装置における多重トレンチ分離領域における容量結合の等価回路である。
【図７】図６の等価回路を簡略化して示す図である。
【図８】（ａ）は、実施の形態１の半導体装置の構成を示す平面図であり、（ｂ）は実施の形態１の半導体装置における多重トレンチ分離領域の一部を拡大して示す拡大図である。
【図９】実施の形態１の半導体装置におけるトレンチ側壁フィールドプレートの断面構造図である。
【図１０】図８の（ｂ）に示すレベルシフト配線部におけるＦ−Ｆ’線による断面図である。
【図１１】図９に示したＥ−Ｅ’線による断面におけるソース−ドレイン間の電位を示す分布図である。
【図１２】実施の形態１の半導体装置におけるトレンチ側壁フィールドプレート構造を製造するプロセスフローを示す図である。
【図１３】実施の形態１の半導体装置におけるトレンチ側壁フィールドプレート構造を製造するプロセスフローを示す図である。
【図１４】実施の形態１の半導体装置におけるトレンチ側壁フィールドプレート構造を製造するプロセスフローを示す図である。
【図１５】実施の形態１の半導体装置におけるトレンチ側壁フィールドプレート構造を製造するプロセスフローを示す図である。
【図１６】実施の形態２の半導体装置の平面図である。
【図１７】実施の形態３の半導体装置の平面図である。
【図１８】図１７の半導体装置におけるＡ−Ａ’線による断面図である。
【図１９】実施の形態４の半導体装置の平面図である。
【図２０】実施の形態４の半導体装置におけるトレンチ側壁フィールドプレート４０６と多重フィールドプレート１０２（表面フィールドプレート）との接続構造を示す図である。
【図２１】（ａ）は図２０の半導体装置におけるＥ−Ｅ’線による断面図であり、（ｂ）は図２０の半導体装置におけるＦ−Ｆ’線による断面図である。
【図２２】実施の形態５の半導体装置の平面図である。
【図２３】実施の形態７の半導体装置の平面図である。
【図２４】実施の形態７の半導体装置におけるソース配線部の断面図である。
【図２５】実施の形態７の半導体装置におけるゲート配線部の断面図である。
【図２６】実施の形態８の半導体装置におけるトレンチ側壁フィールドプレートとレベルシフト配線の構造を示す図である。
【図２７】実施の形態９の半導体装置における多重トレンチ分離領域の構成を示す図である。
【図２８】実施の形態１０の半導体装置の平面図である。
【図２９】実施の形態１０の半導体装置におけるトレンチ側壁フィールドプレートと表面の多重フィールドプレートを接続した場合の平面図である。
【図３０】図２９の半導体装置におけるＡ−Ａ’線による断面図である。
【図３１】実施の形態１１の半導体装置において、多重トレンチ分離領域の電位検出法を適用した構成を示す図である。
【図３２】図３１に示した半導体装置の例における等価回路である。
【図３３】（ａ）は図３１に示す半導体装置のＡ−Ａ’線による断面図であり、（ｂ）は図３１に示す半導体装置のＢ−Ｂ’線による断面図である。
【図３４】実施の形態１１の半導体装置における低電位側の電位変動とＣＭＯＳ回路動作との関係を図である。
【図３５】実施の形態１１の半導体装置における高電位側の電位変動とＣＭＯＳ回路動作との関係を図である。
【図３６】実施の形態１２の半導体装置に多重トレンチ分離領域の電位検出法を適用した例を示す構成図である。
【図３７】実施の形態１２の半導体装置の等価回路である。
【図３８】実施の形態１３の半導体装置の構成を示す図である。
【図３９】実施の形態１５の半導体装置において、多重トレンチ分離領域による高電位配線を適用した構成例を示す図である。
【図４０】実施の形態１５の半導体装置の等価回路である。
【図４１】（ａ）は図３９のＡ−Ａ’線による断面図であり、（ｂ）は図３９のＢ−Ｂ’線による断面図である。
【図４２】実施の形態１６の半導体装置の構成を示す等価回路である。
【図４３】実施の形態１６の半導体装置における動作を示す波形図である。
【図４４】従来の電力用集積回路装置の平面図である。
【図４５】図４４の電力用集積回路装置におけるＡ−Ａ’線による断面図である。
【図４６】図４４の電力用集積回路装置におけるＢ−Ｂ’線による断面図である。
【図４７】図４４の電力用集積回路装置におけるＣ−Ｃ’線による断面図である。
【図４８】従来の電力用集積回路装置における高電位側のハイサイドドライバー回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る半導体装置およびその製造方法の好適な実施の形態を添付の図面を参照しつつ説明する。なお、以下の各実施の形態において、同じ機能構成を有する要素には同じ符号を付して説明する。
【００１２】
実施の形態１．
図１は本発明に係る実施の形態１の半導体装置の一例である電力用集積回路装置（以下、ＨＶＩＣと略称する）を示す平面図である。図１においては、実施の形態１のＨＶＩＣの説明を容易なものとするため、このＨＶＩＣを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図２から図５は図１に示したＨＶＩＣの断面図であり、図２は図１におけるＡ−Ａ’線による断面図であり、図３はＢ−Ｂ’線による断面図であり、図４はＣ−Ｃ’線による断面図であり、図５はＤ−Ｄ’線による断面図である。
【００１３】
図１に示すように、実施の形態１のＨＶＩＣには高耐圧のＮチャンネルのＭＯＳＦＥＴ１０１と、そのゲート電極７０２に接続されＭＯＳＦＥＴ１０１を駆動制御する制御信号を出力する低電位側のロジック回路２０１と、ドレイン電極７０３に接続された高電位側のロジック回路３０１を有する高耐圧である高電位島４０２とを有して構成されている。高電位側のロジック回路３０１を含む高電位島４０２は、複数に重なって形成されたトレンチ分離領域４０３により取り囲まれて分離されている。このように複数重なって形成されたトレンチ分離領域４０３により多重トレンチ分離領域４０５が構成されている。
図２乃至図５において、符号１はＮ型（Ｐ型でも可）半導体基板、符号２は埋め込み酸化膜、および符号３はＮ−エピタキシャル層である。Ｐ＋分離拡散領域４は埋め込み酸化膜２に達するように形成されている。図２乃至図５の断面図において、符号５は深いＮ＋拡散領域、符号６はＰ拡散領域、符号７はＰ＋拡散領域、符号８はＮ＋拡散領域である。符号９はゲート電極であり、フィールドプレートとしても使用されている。アルミ電極１０はＧＮＤ側フィールドプレートとして使用されている。
【００１４】
実施の形態１のＨＶＩＣにおいて、符号１１は酸化膜、符号１４はフィールド酸化膜（ＬＯＣＯＳ膜）、符号１６はトレンチ分離領域、符号１７はパッシベーション膜である。実施の形態１のＨＶＩＣでは、Ｎ−エピタキシャル層３がＰ＋分離拡散領域４とトレンチ分離領域１６により取り囲まれる構成のＲＥＳＵＲＦ（Reduced Surface Field）構造を有している。
【００１５】
前述のように、従来のＨＶＩＣにおいては、レベルシフト動作を行う高耐圧のＮチャンネルのＭＯＳＦＥＴのドレイン電極と高電位島内のロジック回路とを接続する「レベルシフト配線」が、レベルシフトアルミ電極１２（図４５参照）により形成されており、このレベルシフトアルミ電極１２がＮチャンネルのＭＯＳＦＥＴのドレイン−ソース間を横切り、トレンチ分離領域を通って高電位島内部に導入されていた。
【００１６】
実施の形態１のＨＶＩＣにおいては、従来のＨＶＩＣにおけるレベルシフトアルミ電極１２を用いたレベルシフト配線構造の代わりに、多重トレンチ分離領域４０５の一部をレベルシフト配線領域４０４として用い、電力用半導体素子と高圧側のロジック回路とを電気的に接続する構造を有している。また、レベルシフト配線領域４０４において、トレンチ分離領域内のＮ−エピタキシャル領域やポリシリコン領域による容量結合によりバイアスされて構成されている。
【００１７】
図１に示すように、実施の形態１のＨＶＩＣの多重トレンチ分離領域４０５は、高電位島４０２を分離するとともに、高耐圧ＮチャンネルＭＯＳＦＥＴ１０１のソース−ドレイン間にレベルシフト配線領域４０４が設けられている。レベルシフト配線領域４０３において、多重トレンチ分離領域４０５の外側のトレンチ分離領域４０３やそのＮ−エピタキシャル領域を、低電位（ＧＮＤ）側のソース領域に配置している。また、レベルシフト配線領域４０４において、高電位島４０２に接するよう配置された最も電位の高いトレンチ分離領域４０３を延設してドレイン側に接するよう配置している。この高電位のトレンチ分離領域４０３によって囲まれるようにＮ−エピタキシャル領域が形成されており、この領域がレベルシフト配線として利用されている。このように高電位のトレンチ分離領域４０３がＮ−エピタキシャル領域を取り囲んだ領域をレベルシフト配線として用いることにより、ソース領域などの低電位領域と、レベルシフト配線が交差することのない構造が実現されている。
【００１８】
図６は多重トレンチ分離領域４０５における容量結合の等価回路を示している。図６において、多重トレンチ分離領域４０５のトレンチ内側壁酸化膜４０９の容量をＣｓ、トレンチ底部の埋め込み酸化膜２とＮ型半導体基板１とによる容量をＣｂとしている。また、Ｖｔ１，Ｖｔ２，・・・はトレンチ内のポリシリコン領域の電位であり、Ｖｆ１，Ｖｆ２，・・・はトレンチ分離領域間に挟まれて浮遊電位状態になっているＮ−エピタキシャル層の電位をそれぞれ表している。通常トレンチの深さｄと幅ｗの比率：アスペクト比ｄ／ｗは、１０以上であり、トレンチ内側壁酸化膜４０９のフィールド酸化膜１４の厚みが０．３μｍ程度に対して、埋め込み酸化膜２の厚みは３μｍ以上と１０倍程度に厚くなっている。容量Ｃは、Ｃ＝εＳ／ｔで算出されるが、トレンチ底部の容量値Ｃｂはトレンチ内側壁酸化膜４０９の容量値Ｃｓに比べると、面積Ｓが１／１０で酸化膜厚ｔは１０倍であることから、１／１００以下になり、無視できるほど小さい値となる。これを考慮に入れると、図６の等価回路は図７に示すように簡略化できる。多重に形成したトレンチ内側壁酸化膜４０９の各容量がほぼＣｓで等しいとすると、トレンチ内のＮ−エピタキシャル層やポリシリコン領域の電位は均等に分担されてバイアスされることになる。
【００１９】
図８は実施の形態１のＨＶＩＣにおける特徴である、高電位島４０２の多重トレンチ分離領域４０５の電位を利用して形成されるトレンチ側壁フィールドプレート構造を示している。図８の（ａ）は、実施の形態１のＨＶＩＣの構成を示しており、（ｂ）は実施の形態１のＨＶＩＣにおける破線で囲まれた多重トレンチ分離領域の一部を拡大して示す拡大図である。
【００２０】
図９は、レベルシフト配線領域４０４におけるトレンチ容量結合領域のトレンチ側壁フィールドプレート構造を示す断面図であり、図８の（ｂ）に示すレベルシフト配線領域４０４におけるＥ−Ｅ’線による断面を示している。トレンチ間のエピタキシャル領域を、トレンチ側壁フィールドプレートを形成するトレンチ内の浮遊電位状態のエピタキシャル領域と電気的に接続するため、区間Ｆ１と区間Ｆ２のトレンチ内のエピタキシャル領域上にアルミ電極１０を形成し、トレンチ間のエピタキシャル領域と接続している。図１０は図８の（ｂ）に示すレベルシフト配線領域４０４におけるＦ−Ｆ’線による断面図である。図１０に示すように、トレンチ内のエピタキシャル領域上にアルミ電極１０を形成し、トレンチ間のエピタキシャル領域と接続している。このように、ＧＮＤ−高電位島４０２の電位Ｖｈ間を容量結合したレベルシフト配線領域４０４のトレンチ容量結合領域を区間Ｔ１−区間Ｆ１−区間Ｔ２−区間Ｆ２−区間Ｔ３と配置することにより、図１１に示すように、図９に示したＥ−Ｅ’線による断面におけるソース−ドレイン間の電位を段階的に変化させることが可能となる。したがって、上記のように構成された実施の形態１の半導体装置においては、図９に示したＥ−Ｅ’線における領域をＮチャンネルＭＯＳＦＥＴに対しフィールドプレートとして機能させることが可能である。
【００２１】
図１２から図１５は、実施の形態１のＨＶＩＣにおけるレベルシフト配線領域４０４のトレンチ側壁フィールドプレートを製造するプロセスフローを示している。図１２および図１３に示すプロセスフローにおいては、前述の図９に示した断面位置と同じ位置を示しており、図８の（ｂ）におけるＥ−Ｅ’線による断面における製造途中の状態を示している。図１４および図１５のプロセスフローにおいては、前述の図１０に示した断面位置と同じであり、前述の図８の（ｂ）におけるＦ−Ｆ’線による断面における製造途中の状態を示している。なお、図１２および図１４における（ａ）から（ｅ）に示す状態は同じ製造工程により形成されたものであり、図１３および図１５における（ｆ）から（ｋ）に示す状態は同じ製造工程により形成されたものである。
【００２２】
以下、図１２および図１４、並びに図１３および図１５を用いてトレンチ側壁フィールドプレートを製造方法について説明する。
図１２および図１４において、（ａ）は酸化膜を形成し、その酸化膜を異方性エッチングした後の状態を示している。（ａ）に示す状態までの工程においては、Ｎ−エピタキシャル層３上に膜厚が約５００ｎｍの酸化膜、例えばＣＶＤ酸化膜または熱酸化膜が形成される。次に、レジスト２０が塗布され写真製版される。ここで、酸化膜異方性エッチングが行われる。
【００２３】
（ｂ）は、Ｓｉ異方性エッチングを行った後の状態を示している。（ｂ）に示す状態までの工程においては、レジスト２０が除去され、Ｓｉ異方性エッチングが行われている。
（ｃ）は、トレンチ側壁を酸化した後の状態を示している。（ｃ）に示す状態までの工程においては、約５００ｎｍ厚の酸化膜２１を除去した後、熱酸化膜が形成される。このときの膜厚ｄｔは、前述の（ａ）に示した工程においてトレンチ側壁を形成するためのレジスト２０の幅ｄｔと同じとしている。
（ｄ）は、ポリシリコンを堆積処理した後の状態を示している。（ｄ）に示す状態までの工程においては、ポリシリコンをトレンチ内部に埋め込み、トレンチ側壁を形成する酸化膜の最上面となる表面から距離ｄｗまで堆積される。この距離ｄｗはトレンチ開口幅と同じである（図１４の（ａ）参照。）。
（ｅ）は、堆積したポリシリコンを異方性エッチングした後の状態を示している。（ｅ）に示す状態までの工程におけるポリシリコンの異方性エッチングは、トレンチ側壁を形成する酸化膜の最上面となる表面の位置、すなわちポリシリコンの表面から約ｄｗの距離エッチングされている。
【００２４】
次に、図１３および図１５に示す（ｆ）から（ｋ）のプロセスフローが実施されて、トレンチ側壁フィールドプレートが製造される。
（ｆ）は、表面酸化膜２２が形成されて、その後にチッ化膜２３を形成した状態を示している。（ｆ）に示す状態までの工程においては、約１００ｎｍ厚の表面酸化膜２２が形成され、その上に約１００ｎｍ厚のチッ化膜２３が堆積される。
（ｇ）は、チッ化膜２３をエッチングした後の状態を示している。（ｇ）に示す状態までの工程において、レジスト２４が塗布され写真製版が行われる。そして、チッ化膜２３のエッチングが実施される。
（ｈ）は、フィールド酸化膜（ＬＯＣＯＳ膜）１４の形成後の状態を示している。（ｈ）に示す状態までの工程においては、レジストが塗布されフィールド酸化膜（ＬＯＣＯＳ膜）１４が形成される。このフィールド酸化膜（ＬＯＣＯＳ膜）１４の厚みは約１μｍである。
（ｉ）は、層間酸化膜２５の形成後の状態を示している。（ｉ）に示す状態までの工程においては、チッ化膜２３が除去され、約１μｍ厚の層間酸化膜を堆積させて形成する。その後、レジストが塗布され写真製版される。
（ｊ）は、層間酸化膜２５がパターニングされた後の状態を示している。（ｊ）に示す状態までの工程においては、層間酸化膜２５に対して異方性エッチングが行われ、レジストが除去される。
（ｋ）は、アルミ配線形成後の状態を示しており、トレンチ側壁フィールドプレートが完成した状態である。（ｋ）に示す状態までの工程においては、スパッタリングによりＡｌＳｉＣｕを約１μｍの膜厚で形成する。次に、レジストを塗布し写真製版する。そして、ＡｌＳｉＣｕ膜に対して異方性エッチングが行われ、アルミ電極１０が形成される。その後、レジストが除去されてトレンチ側壁フィールドプレートが完成する。
【００２５】
以上のように、実施の形態１のＨＶＩＣにおけるトレンチ側壁フィールドプレート構造は、図１２から図１５に示す工程を実施することにより確実に製造される。
なお、トレンチ側壁フィールドプレートとなる区間Ｔ１−区間Ｆ１−区間Ｔ２−区間Ｆ２−区間Ｔ３の各トレンチ分離領域間は、電流リークを防止するため、酸化させてＳｉ領域を極力含まない構成が好ましい。また、トレンチ側壁の酸化膜厚をｄｔとすると、異方性エッチングでＮ−エピタキシャル層３にトレンチ溝を形成する工程（ａ）において該当するトレンチ間は、ｄｔ程度になるようパターニングするのが好ましい。
【００２６】
実施の形態２．
以下、本発明に係る実施の形態２の半導体装置について添付の図面を参照しつつ説明する。図１６は実施の形態２の半導体装置である電力用集積回路装置（ＨＶＩＣ）の平面図である。図１６は、説明を容易なものとするため、ＨＶＩＣを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。実施の形態２のＨＶＩＣは、前述の実施の形態１のＨＶＩＣにおけるレベルシフト配線領域４０４を持つ高耐圧ＮチャンネルＭＯＳＦＥＴ１０１を、２つ以上並べた構成である。なお、図１６には２つの高耐圧ＮチャンネルＭＯＳＦＥＴ１０１を並べた構成を示す。実施の形態２のＨＶＩＣにおいては、レベルシフト配線領域４０４によって分断されているトレンチ分離領域間のエピタキシャル領域やポリシリコン領域をアルミ配線４０７により接続して、電気的な連続性を保持している。
【００２７】
図１６に示すように、多重トレンチ分離領域４０５における２つの高耐圧ＮチャンネルＭＯＳＦＥＴ１０１，１０１により挟まれた領域は、それ以外の領域と連続性がないパターンであるため、多重トレンチ分離領域４０５内の電位分布に差が生じる可能性がある。このように多重トレンチ分離領域４０５の電位分布に差が生じた場合には、レベルシフト配線を形成するレベルシフト配線領域４０４において、左右対象に形成しているトレンチ側壁フィールドプレートの電位が対象でなくなるため、デバイス耐圧が安定しないという問題が発生する。
そこで、実施の形態２のＨＶＩＣにおいては、図１６に示すように、多重トレンチ分離領域４０５における対応する各トレンチ分離領域４０３間をアルミ配線４０７により接続することにより、トレンチ側壁フィールドプレートにおける電位の電気的な連続性が保持され、デバイス耐圧を安定させることができる構成となる。
【００２８】
実施の形態３．
以下、本発明に係る実施の形態３の半導体装置について添付の図面を参照しつつ説明する。図１７は実施の形態３の半導体装置である電力用集積回路装置（ＨＶＩＣ）の平面図である。図１７は、説明を容易なものとするため、ＨＶＩＣを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図１８は図１７のＨＶＩＣにおけるＡ−Ａ’線による断面図である。
前述の実施の形態１のＨＶＩＣにおいては、多重トレンチ分離領域４０５により高電位島４０２を分離し、多重トレンチ分離領域４０５のレベルシフト配線領域４０４における中央のトレンチをレベルシフト配線として用いていた。このように構成した場合、Ｎ−エピタキシャル層３の抵抗が配線抵抗として挿入されることとなり、回路構成上の制約になってしまう。
そこで、実施の形態３のＨＶＩＣにおいては、多重トレンチ分離領域４０５により高電位島４０２を分離形成するが、この高電位島４０２と高耐圧ＮチャンネルＭＯＳＦＥＴ１０１のドレイン電極７０３に挟まれたレベルシフト配線領域４０４の高電位のトレンチ分離領域４０３である中央のトレンチ表面にアルミ配線３０３を形成している。このアルミ配線３０３は高電位のトレンチ分離領域４０３に接触し、かつＮチャンネルＭＯＳＦＥＴ１０１のドレイン電極７０３と高電位島４０２内の高電位側のロジック回路３０１とを電気的に接続する。実施の形態３のＨＶＩＣに構成においては、配線抵抗が小さくできるため、回路構成上の制約を少なくすることができる。
【００２９】
実施の形態４．
以下、本発明に係る実施の形態４の半導体装置について添付の図面を参照しつつ説明する。図１９は実施の形態４の半導体装置である電力用集積回路装置（ＨＶＩＣ）の平面図である。図１９は、説明を容易なものとするため、ＨＶＩＣを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。
実施の形態４のＨＶＩＣにおいては、高耐圧ＮチャンネルＭＯＳＦＥＴのソース−ドレイン間に形成される多重フィールドプレート１０２とレベルシフト配線領域４０４におけるトレンチ側壁フィールドプレート４０６とを接続している。この構造のメリットは、多重フィールドプレート１０２の電位が安定して、高耐圧ＮチャンネルＭＯＳＦＥＴ１０１のデバイス耐圧が安定する。また、多重フィールドプレート１０２を介して多重トレンチ分離領域４０５を電気的に連続させることができるため、前述の実施の形態２のＨＶＩＣのように複数の半導体素子を用いた場合においても同様の効果を得ることができる。
【００３０】
図２０はトレンチ側壁フィールドプレート４０６と多重フィールドプレート１０２（表面フィールドプレート）との接続構造を示す図である。図２１の（ａ）は図２０のレベルシフト配線領域４０４におけるトレンチ容量結合領域のＥ−Ｅ’線による断面図であり、（ｂ）は図２０のレベルシフト配線領域４０４におけるＦ−Ｆ’線による断面図である。
実施の形態４の半導体装置においては、多重フィールドプレート１０２（表面フィールドプレート）がポリシリコン部とアルミ電極１０で構成されている。多重フィールドプレート１０２のアルミ電極１０は、レベルシフト配線領域４０４におけるトレンチ容量結合領域内のポリシリコン領域９０７と直接接続されている。また、多重フィールドプレート１０２のポリシリコン部は、アルミ電極１０を介してレベルシフト配線領域４０４内のポリシリコン領域９０７に接続されている。
【００３１】
実施の形態５．
以下、本発明に係る実施の形態５の半導体装置について添付の図面を参照しつつ説明する。図２２は実施の形態５の半導体装置である電力用集積回路装置（ＨＶＩＣ）の平面図である。図２２は、説明を容易なものとするため、ＨＶＩＣを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。
実施の形態５のＨＶＩＣにおいては、円形状の高耐圧ＮチャンネルＭＯＳＦＥＴ１０１のドレイン電極７０３がその中心に小さく円形に形成されており、多重トレンチ分離領域４０５のレベルシフト配線領域４０４により、高耐圧ＮチャンネルＭＯＳＦＥＴ１０１の略中心にある円形のドレイン電極７０３と高電位島のロジック回路３０１が電気的に接続されている。円形状においては、その円周距離はその中心部に向かうほど小さくなっていく。実施の形態５のＨＶＩＣにおける高耐圧ＮチャンネルＭＯＳＦＥＴ１０１が略円形状に形成されているため、その中心部分の電極パターンを単純に形成することが可能となる。実施の形態５における高耐圧ＮチャンネルＭＯＳＦＥＴ１０１においては、前述の実施の形態１の図１の平面図に示すような複雑な構成を取らなくても、図２２に示すような単純なパターンでソース−ドレイン間にレベルシフト配線領域４０４の中央にある高電位のトレンチ分離領域４０３のトレンチ側壁フィールドプレートのみを延設配置することにより構成することができる。
【００３２】
実施の形態６．
本発明に係る実施の形態６の半導体装置である電力用集積回路装置（ＨＶＩＣ）は、トレンチ分離領域間のＮエピタキシャル領域における抵抗値を低減させ、寄生抵抗成分による電位の浮き上がりを防止する構成である。
実施の形態６のＨＶＩＣにおいて、トレンチ分離領域間のＮ−エピタキシャル領域には、多重トレンチ分離領域４０５の形成以前または形成後に、Ｐ＋拡散層またはＮ＋拡散層が形成されている。このように、Ｐ＋拡散層またはＮ＋拡散層を形成することにより、トレンチ分離領域間のＮ−エピタキシャル領域における抵抗値を低減させ、寄生抵抗成分による電位の浮き上がりを防止することができる。
【００３３】
実施の形態７．
以下、本発明に係る実施の形態７の半導体装置について添付の図面を参照しつつ説明する。図２３は実施の形態７の半導体装置である電力用集積回路装置（ＨＶＩＣ）の平面図である。図２３は、説明を容易なものとするため、ＨＶＩＣを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。図２４は実施の形態７におけるレベルシフト配線領域４０４のソース配線部９０８の断面構造を示し、図２５は実施の形態７におけるレベルシフト配線領域４０４のゲート配線部９０９の断面構造を示している。
【００３４】
実施の形態７のＨＶＩＣにおいては高耐圧ＰチャネルＭＯＳＦＥＴ１０１が用いられており、高耐圧ＰチャネルＭＯＳＦＥＴ１０１は高電位島４０２の高電圧領域のロジック回路３０１から、低電圧領域のロジック回路２０１へ信号を伝達させて、逆レベルシフト動作に使用される。実施の形態７のＨＶＩＣにおける高電位が印加されるレベルシフト配線領域４０４におけるレベルシフト配線は、高電位島４０２のロジック回路３０１と高耐圧ＰチャンネルＭＯＳＦＥＴ１０１のゲート電極７０２とソース電極７０１とを接続する。このレベルシフト配線領域４０４におけるレベルシフト配線は、アルミ電極１０である。このように構成された実施の形態７のＨＶＩＣにおいては、高電位が印加されるアルミ電極１０と、低電位領域が交差することがない。
【００３５】
実施の形態８．
以下、本発明に係る実施の形態８の半導体装置について添付の図面を参照しつつ説明する。図２６は実施の形態８の半導体装置である電力用集積回路装置（ＨＶＩＣ）におけるトレンチ側壁フィールドプレートとレベルシフト配線の構造を示す図である。
通常、トレンチは、プロセス中の応力緩和を目的として、その内部を酸化した後、ポリシリコンが充填されていた。これは、Ｓｉと酸化膜であるＳｉＯ２の膨張係数が異なるためであり、１μｍ以上の広い幅を有するトレンチ内部をＳｉＯ２と、Ｓｉと同一材料であるポリシリコンで充填することにより、過大な応力の発生を抑制していた。しかし、近年は微細加工技術の進歩により、トレンチ開口幅が１μｍ以下でも１０μｍ以上の深いトレンチを形成することが可能であり、トレンチ内部に対してＣＶＤ酸化膜により酸化膜のみを充填しても、充填するＳｉＯ２の体積が低減できた分、低応力でトレンチ分離を形成することが可能となっている。
したがって、実施の形態８の半導体装置においては、微細で深いトレンチ内部に絶縁膜のみを充填しており、前述の実施の形態１の図１２から図１５に示したような複雑な製造ステップが必要なくなる。この構成では、多重を構成するトレンチ内のポリシリコン同士がつながらないよう、トレンチを分断する必要が無く、各トレンチが交差する形態で多重トレンチを形成できる。この利点は、特に、トレンチ間の電流リーク防止のため、その間隔をトレンチ側壁の酸化膜厚と同程度とするという制約がなくなり、製造が容易なものとなる。
【００３６】
図２６に示すように、実施の形態８の半導体装置においては、レベルシフト配線領域４０４の中央部分に高電位のトレンチ分離領域４０３であるレベルシフト配線６０４が形成されており、このレベルシフト配線６０４の両端部分の一方には、高電圧領域のロジック回路３０１に接続され、他方には高耐圧半導体素子の所定の電極が接続されている。また、実施の形態８の半導体装置においては、表面フィールドプレート６０６がレベルシフト配線領域４０４のトレンチ容量結合領域におけるトレンチ側壁フィールドプレート６０３にコンタクト６０５を形成して接続されている。このため、トレンチ分離領域内のポリシリコンへのコンタクト形成が不要となり、パターン設計が容易になる。
【００３７】
実施の形態９.
以下、本発明に係る実施の形態９の半導体装置について添付の図面を参照しつつ説明する。実施の形態９の電力用集積回路装置（ＨＶＩＣ）における多重トレンチ分離領域の電位の安定化を図っている。図２７は実施の形態９のＨＶＩＣにおける多重トレンチ分離領域の電位安定を図るための構成を示す図である。実施の形態９のＨＶＩＣにおいては、多重トレンチ分離領域におけるＧＮＤ−高電位島間に高抵抗ポリシリコン７０５が挿入されている。図２７に示すように、実施の形態９のＨＶＩＣにおける多重トレンチ分離領域４０５には高抵抗ポリシリコン７０５が並列に接続電極７０６により各トレンチ分離領域４０３が接続されている。
このように構成することにより、実施の形態９のＨＶＩＣは、多重トレンチ分離領域４０５における各トレンチ分離領域４０３の電位が容量結合により均等に分担されているが、更に高抵抗を並列に接続することにより各トレンチ分離領域４０３の電位を安定させることができる。
【００３８】
実施の形態１０．
以下、本発明に係る実施の形態１０の半導体装置について添付の図面を参照しつつ説明する。図２８は実施の形態１０の半導体装置である電力用集積回路装置（ＨＶＩＣ）の平面図である。図２８は、説明を容易なものとするため、ＨＶＩＣを模式的に示した図であり、各構成の大きさや間隔は実際の装置と異なっている。
実施の形態１０のＨＶＩＣにおいては、高耐圧ＮチャンネルＭＯＳＦＥＴ１０１を円形に形成せず、四辺が直線である矩形状に形成し、両端部の連続性が途切れる箇所、すなわち対向する２辺にトレンチ側壁フィールドプレート７００を配設している。高耐圧のＮチャンネルＭＯＳＦＥＴ１０１のドレイン電圧と高電位島４０２に印加される電圧の差は、最大で高電位側のロジック回路３０１の駆動電圧の２５Ｖ以下と小さいため、同図のように１つのトレンチ分離領域４０３を隔てて、隣接させることが可能である。このため、レベルシフト配線は図示するように、アルミ配線７０４により高電位側のロジック回路３０１とドレイン電極７０３とをそのまま接続させることが可能である。実施の形態１０のＨＶＩＣにおいては、矩形状の高耐圧ＮチャンネルＭＯＳＦＥＴ１０１における高電位島４０２に近い一辺の近傍に、ロジック回路３０１にアルミ配線７０４により接続されるドレイン電極７０３が設けられており、対向する他辺近傍に低電位側のロジック回路２０１に接続されるソース電極７０１が設けられている。また、低電位側のロジック回路２０１に接続されるゲート電極７０２は、ソース電極７０１と略平行に所定幅を有してＮチャンネルＭＯＳＦＥＴ１０１を横断するよう設けられている。すなわち、ゲート電極７０２の長さは矩形状のＮチャンネルＭＯＳＦＥＴ１０１の一辺の長さより長く、２辺の長さより短く形成されている。
【００３９】
実施の形態１０のＨＶＩＣの構成においては、ゲート電極７０２のパターンを円弧形状に形成する場合に比べて、高耐圧ＮチャンネルＭＯＳＦＥＴ１０１のゲート電極７０２の長さを短く設定できるなど、レベルシフト素子をコンパクトに形成することが可能となる。
図２９は実施の形態１０のＨＶＩＣにおけるトレンチ側壁フィールドプレートと表面の多重フィールドプレートとを接続した場合の平面図である。図３０は図２９のＨＶＩＣにおけるＡ−Ａ’線による断面図である。
なお、実施の形態１０においては高耐圧ＮチャンネルＭＯＳＦＥＴ１０１を用いた例で説明したが、高耐圧のＰチャンネルＭＯＳＦＥＴを用いても同様に構成することができ、同様の効果を奏する。
【００４０】
実施の形態１１．
以下、本発明に係る実施の形態１１の半導体装置について添付の図面を参照しつつ説明する。図３１は、実施の形態１１の半導体装置である電力用集積回路装置（ＨＶＩＣ）において、多重トレンチ分離領域の電位検出法を適用した構成を示す図である。実施の形態１１のＨＶＩＣは、前述の実施の形態９のＨＶＩＣと同様に、多重トレンチ分離領域４０５の各トレンチにコンタクトを形成し、高電位島内および低電圧領域に形成したＣＭＯＳ回路のゲート電極（ポリシリコン）に接続している。図３２は、図３１に示したＨＶＩＣの例における等価回路を示す。図３３の（ａ）は図３１に示すＨＶＩＣのＡ−Ａ’線による断面図であり、ＰチャネルＭＯＳデバイスの領域を示している。図３３の（ｂ）は図３１に示すＨＶＩＣのＢ−Ｂ’線による断面図であり、ＮチャネルＭＯＳデバイスの領域を示している。トレンチ分離領域の１本あたりの容量をＣとすると、各トレンチの電位Ｖ１，Ｖ２はそれぞれ容量結合により、Ｖ１＝ＶＢ／３、Ｖ２＝２ＶＢ／３、になる。高電位島の電位ＶＢは、ＨＶＩＣが駆動するＩＧＢＴなどのパワー素子のインバータ動作で、Ｖｃｃから（Ｖｃｃ＋Ｈ.Ｖ．）の電位まで変動する。ここで、（Ｈ.Ｖ.）は高圧側パワー素子に印加される高電圧を示す。実施の形態１１のＨＶＩＣにおける電位変動とＣＭＯＳ回路動作との関係を、図３４と図３５に示している。図３４はＣＭＯＳ回路の低電位側の動作説明図であり、図の左側が低電圧印加状態であり、右側が高電圧印加状態である。図３５はＣＭＯＳ回路の高電位側の動作説明図であり、図の左側が低電圧印加状態であり、右側が高電圧印加状態である。図３４および図３５の上部のグラフにおいて破線がＣＭＯＳインバータの閾値電圧設定値のレベルを示している。
【００４１】
低電圧領域ではＧＮＤ電位が基準であるため、ＶＢ電位が最低電位のＶｃｃから上昇すると、Ｖ１，Ｖ２はこれに伴い上昇する。このときＣＭＯＳインバータの閾値電圧設定値に対し、Ｖ２に接続された方が先にＮチャンネルＭＯＳデバイス側がＯＦＦ→ＯＮ状態（ＰチャンネルＭＯＳデバイスの場合には逆）になるため、出力Ｈ−ＯＵＴはＨｉｇｈ→Ｌｏｗへ変化する。このとき、Ｖ１に接続されたＣＭＯＳインバータは、図３４に示すようにまだ閾値電圧に達していないため、出力Ｌ−ＯＵＴはＨｉｇｈ状態を保持する。ＶＢ電位が更に上昇し、Ｖ１電位が閾値電圧以上になると、出力Ｌ−ＯＵＴはＨｉｇｈ→Ｌｏｗへ変化する。この信号変化を検出することで、低電位領域で高電位島の電位を検出できる。
高電位島ではＶＢ電位が基準になるため、ＶＢ電位が最低電位のＶｃｃから上昇すると、図３５に示すようにＶ１，Ｖ２は見かけ上において低下することになる。このとき、ＣＭＯＳインバータの閾値電圧設定値に対し、Ｖ１に接続された方が先にＰチャンネルＭＯＳデバイス側がＯＦＦ→ＯＮ状態（ＮチャンネルＭＯＳは逆）になるため、出力Ｈ−ＯＵＴはＬｏｗ→Ｈｉｇｈへ変化する。同様に、ＶＢ電位が更に上昇し、Ｖ２電位が閾値電圧以上になると、出力Ｌ−ＯＵＴはＬｏｗ→Ｈｉｇｈへ変化する。この信号変化を検出することにより、高電位島自身の電位を検出できる。
【００４２】
実施の形態１２．
以下、本発明に係る実施の形態１２の半導体装置について添付の図面を参照しつつ説明する。図３６は、実施の形態１２の半導体装置である電力用集積回路装置（ＨＶＩＣ）に、多重トレンチ分離領域の電位検出法を適用した例を示す構成図である。図３７は、実施の形態１２のＨＶＩＣの等価回路である。実施の形態１２のＨＶＩＣにおいては母線を直接印加する高電圧印加島８０１が設けられている。この高電圧印加島８０１を形成する多重トレンチ分離領域におけるトレンチ分離領域の１本あたりの容量をＣｒｅｆとすると、母線電位に高電圧（Ｈ．Ｖ．）が印加された場合、容量結合により、Ｖ１（Ｒｅｆ）＝（Ｈ．Ｖ．）／３、Ｖ２（Ｒｅｆ）＝２（Ｈ．Ｖ．）／３という電位が発生する。一方、高電位島８０２の方は、前述の実施の形態１１において説明したように、Ｖ１＝ＶＢ／３、Ｖ２＝２ＶＢ／３、でＶＢはほぼＧＮＤ電位から（Ｈ．Ｖ．）まで変動する。母線電位は（Ｈ．Ｖ．）で一定であるため、Ｖ１（Ｒｅｆ）とＶ２（Ｒｅｆ）の電圧はそれぞれＶ１，Ｖ２に対して基準の電圧になる。図３７の等価回路に示すように、Ｖ１（Ｒｅｆ）とＶ１、Ｖ２（Ｒｅｆ）とＶ２をそれぞれ電圧比較回路（図の例ではオペアンプ）に入力すると、その出力は、
Ｖ１（ＯＵＴ）＝（Ｒ１’／Ｒ１）（Ｖ１（Ｒｅｆ）−Ｖ１）、
Ｖ２（ＯＵＴ）＝（Ｒ２’／Ｒ２）（Ｖ２（Ｒｅｆ）−Ｖ２）
となる。電位差を抵抗比で増幅／減衰できるので、高電位島８０２のＶＢ電位が（Ｈ．Ｖ．）になると、出力はＬｏｗに、ＶＢ電位がＧＮＤ電位に低下すると、出力はＨｉｇｈになるよう調整できる。これにより、高電位島８０２の電位を低電圧領域のロジック回路８０３によりモニタすることが可能となる。
【００４３】
実施の形態１３．
以下、本発明に係る実施の形態１３の半導体装置について添付の図面を参照しつつ説明する。図３８は、実施の形態１３の半導体装置である電力用集積回路装置（ＨＶＩＣ）の構成を示す図である。
前述の実施の形態１２においては、母線電位（Ｈ．Ｖ．）を印加した高電位島８０２の多重トレンチ分離領域電位と、ゲート駆動動作を行う低電位ロジック回路８０３を搭載する高電圧印加島８０１の多重トレンチ分離領域電位とを比較したが、実施の形態１３においては、２相以上の高電位島（Ｕ相，Ｖ相，Ｗ相）８０４，８０５，８０６を１チップに搭載した場合に、それぞれの高電位島８０４，８０５，８０６の電位関係を、各トレンチ分離領域の電位を検出することにより検知することが可能となる。すなわち、いずれの高電位島８０４，８０５，８０６の電位が高くなっているかをモニタすることが可能になる。
実施の形態１３の構成は、図３７に示す実施の形態１２の等価回路において、（Ｈ．Ｖ．）が印加される電位島を別のゲート駆動動作を行うロジック回路を搭載する高電位島に置き換える構成になる。本来、各相の電位関係は、ゲート駆動命令を発する低電位領域のロジック回路で制御している。したがって、実施の形態１３においては、ゲート駆動命令と実際の電位関係のモニタ信号を比較することにより、誤動作を検出し保護動作を行うことが可能になる。
【００４４】
実施の形態１４．
実施の形態１４の半導体装置である電力用集積回路装置（ＨＶＩＣ）は、前述の実施の形態１１から１３で説明したＨＶＩＣにおける多重トレンチ分離領域の電位検出を、前述の実施の形態９のＨＶＩＣにおける高抵抗からの分圧電位からモニタする構成としたものである。このように構成することにより、実施の形態１４のＨＶＩＣは多重トレンチ分離電位検出をモニタすることができる。
【００４５】
実施の形態１５．
以下、本発明に係る実施の形態１５の半導体装置について添付の図面を参照しつつ説明する。図３９に示す実施の形態１５の半導体装置である１チップインバータは、多重トレンチ分離領域による高電位配線（レベルシフト配線）を適用した構成例である。図４０は実施の形態１５の１チップインバータの等価回路であり、図４１はその主要部の断面図である。図４１の（ａ）は図３９のＡ−Ａ’線による断面図であり、（ｂ）は図３９のＢ−Ｂ’線による断面図である。
【００４６】
実施の形態１５の１チップインバータは、低電位に外部とのインターフェースやチップ全体の動作を制御するロジック回路５０１と、このロジック回路５０１からの制御信号に従い低圧側パワー素子５０３（ＮチャネルＭＯＳＦＥＴまたはＩＧＢＴ）を駆動する低圧側駆動回路５０２と、低圧側駆動回路５０２により動作を行う高耐圧を有するパワー素子（ＮチャネルＭＯＳＦＥＴまたはＩＧＢＴ）５０３と、このパワー素子５０３に並行に接続された還流動作を行う高耐圧ダイオード５０４と、低圧側のロジック回路５０１からの制御信号を高電位島内部の制御回路に伝達する高耐圧を有するレベルシフト素子（ＮチャンネルＭＯＳ）５０９と、このレベルシフト素子５０９のドレイン電流が入力され、前記ロジック回路５０１からの制御信号に従い高圧側のパワー素子５０６（ＮチャンネルＭＯＳまたはＩＧＢＴ）を駆動する高圧側駆動回路５０５と、高圧側駆動回路５０５により動作を行う高耐圧を有するパワー素子５０６（ＮチャンネルＭＯＳまたはＩＧＢＴ）と、このパワー素子５０６に並行に接続され還流動作を行う高耐圧ダイオード５０７と、高圧側パワー素子５０６を取り囲むように形成して、高電圧を分離できる多重トレンチ分離領域５０８と、を有している。
【００４７】
高圧側パワー素子５０６は、ドレインが高電圧（Ｈ．Ｖ．）に接続され、ソースは低圧側パワー素子５０３のドレインに接続されており、更に低圧側パワー素子５０３のソースはＧＮＤに接続されている。高圧側パワー素子５０６と低圧側パワー素子５０３の接続部は、高圧側駆動回路５０５における基準電位Ｖｓであり、高圧側パワー素子５０６がＯＮ状態で低圧側パワー素子５０３がＯＦＦ状態であれば、Ｖｓ＝（Ｈ．Ｖ．）となり、高圧側パワー素子５０６がＯＦＦ状態で低圧側パワー素子５０３がＯＮ状態であれば、Ｖｓ＝ＧＮＤになる。このため、高電位島内部に形成された、（Ｈ．Ｖ．）が印加された高電圧引き出し配線は、前記高電位島電圧に対して、高電圧を分離できる多重トレンチ分離領域５０８で形成されている。図４１の(ａ)および（ｂ）に示すように、高電圧引き出し配線９００（Ｈ．Ｖ．電位）は、多重トレンチ分離領域５０８ＡによりＶＳ−（Ｈ．Ｖ．）間の分離が行われており、さらにその外側に高圧側パワー素子５０６を取り囲むように別の多重トレンチ分離領域５０８によりＧＮＤ−ＶＳ間の分離が行われている。
【００４８】
上記のように構成された（Ｈ．Ｖ．）印加の高電圧引き出し配線９００は、高圧側パワー素子５０６や高耐圧ダイオード５０７に対して、トレンチ側壁フィールドプレートを形成する。また、Ｖｓ印加の高電圧引き出し配線９０１は、低圧側パワー素子５０３や高耐圧ダイオード５０４に対して、レベルシフト素子５０９と同様に、高電位島を形成する多重トレンチ分離領域５０８によって、トレンチ側壁フィールドプレートを形成する。
実施の形態１５の半導体装置の構成によれば、低圧部と高電位配線が交差する領域がないため、高耐圧構造への影響が無く安定した特性を有する装置となる。また、実施の形態１５の半導体装置においては、電極を一つのアルミ配線のみで回路構成できるため、製造が容易となり、製造コストを大幅に抑制することができる。
【００４９】
実施の形態１６．
以下、本発明に係る実施の形態１６の半導体装置について添付の図面を参照しつつ説明する。図４２に示す実施の形態１６の半導体装置である１チップインバータＩＣの構成を示す等価回路である。
高電圧（Ｈ．Ｖ．）が印加される高電圧引き出し配線を形成する多重トレンチ分離領域は、これが形成される高電位島電圧に対し前述の実施の形態１１の構成において説明したように、容量結合で（Ｈ．Ｖ．）−ＶＢ間電位差の中間電位ＶＴ１を発生する。この電位を検出して、高圧側パワー素子に印加されている電位をモニタでき、このモニタ方法は前述の実施の形態１１の構成に同じである。Ｖｓが印加される高電位島は、同様に容量結合であり、ＶＢ−ＧＮＤ間の電位差の中間電位ＶＴ２を発生する。これらの動作を図４３に示す。高電位（上アーム）側のＮチャネルＭＯＳＦＥＴは、そのゲート信号がＶＳ時にＯＦＦ状態となり、ＶＢ時にＯＮ状態となる。また、低電位（下アーム）側のＮチャネルＭＯＳＦＥＴは、そのゲート信号がＧＮＤ時にＯＦＦ状態となり、Ｖｃｃ時にＯＮ状態となる。高電位側のＮチャンネルＭＯＳＦＥＴと低電位側のＮチャネルＭＯＳＦＥＴは、同時にＯＮ状態となり上下アームが短絡しないよう切り換え時にデッドタイムが設けられており、切り換え時に両者がＯＦＦ状態となる期間が設けられている。高電位側のＮチャネルＭＯＳＦＥＴがＯＦＦ状態で、低電位側のＮチャネルＭＯＳＦＥＴがＯＮ状態であれば、両デバイスが接続されている中点電位（Ｖｓ）はＧＮＤ電位であり、このとき（Ｈ．Ｖ．）−ＶＢ間の電位差の中間電位ＶＴ１はＨｉｇｈ（図４２の例では、ＶＴ１−ＶＢ＝（Ｈ．Ｖ．）／２）になり、ＶＢ−ＧＮＤ間の電位差の中間電位ＶＴ２はＧＮＤになる。この期間中にＶｓ端子に接続される負荷が破壊して母線が短絡した場合、Ｖｓ＝（Ｈ．Ｖ．）となり、ＯＮ状態である低電位側パワー素子には過大な電流が流れる。このままの状態では低電位側パワー素子が破壊する。このとき、ＶＴ２電位はＧＮＤ→Ｈｉｇｈ（図４２の例ではＶＴ２＝（Ｈ．Ｖ．）／２）となり、ＶＴ１電位はＨｉｇｈ→Ｌｏｗ（図４２の例では、ＶＴ１−ＶＢはほとんど０）に変化する。この電位変化を高圧側遮断信号発生回路９０５および９０６により検出して、それぞれの駆動回路に各パワー素子をＯＦＦ状態にする遮断命令を発生させる。実施の形態１６の半導体装置は、上記のように構成されているため、確実な短絡保護動作を行うことができ、装置の信頼性を高めることが可能となる。
【産業上の利用可能性】
【００５０】
本発明は、電力用半導体素子とロジック回路とをワンチップ上に集積した半導体装置において有用である。
【符号の説明】
【００５１】
１  Ｎ型半導体基板、２  埋め込み酸化膜、３  Ｎ型半導体基板、４  Ｐ＋分離拡散領域、５  Ｎ＋拡散領域、６  Ｐ拡散領域、７  Ｐ＋拡散領域、８  Ｎ＋拡散領域、９  電極、１０  アルミ電極、１１  酸化膜、１２  レベルシフトアルミ電極、１４  フィールド酸化膜、１６  トレンチ分離領域、１７  パッシベーション膜、１００  高耐圧ＮチャネルＭＯＳＦＥＴ、１０１  高耐圧ＮチャネルＭＯＳＦＥＴ、２００  低電位側ロジック回路、２０１  低電位側ロジック回路、３００  高電位側ロジック回路、３０１  高電位側ロジック回路、４００  高耐圧電位島、４０１  トレンチ分離領域、４０２  高耐圧電位島、４０３  トレンチ分離領域、４０４  レベルシフト配線領域、４０５  多重トレンチ分離領域、４０６  トレンチ側壁フィールドプレート、５０１  ロジック回路、５０２  低圧側駆動回路、５０３  低圧側ＮチャネルＭＯＳ、５０４  低圧側ダイオード
５０５  高圧側駆動回路、５０６  高圧側ＮチャネルＭＯＳ、５０７  高圧側ダイオード
５０８  多重トレンチ分離領域、５０９  レベルシフト素子、６０３  トレンチ側壁フィールドプレート、６０４  レベルシフト配線、６０５  コンタクト、６０６  表面フィールドプレート、６０７  高抵抗ポリシリコン、６０８  多重トレンチ分離領域、６０９  接続電極、７００  トレンチ側壁フィールドプレート、７０１  ソース電極、７０２  ゲート電極、７０３  ドレイン電極、７０４  アルミ電極、８０１  高電圧印加島、８０２  高電位島、８０３  低電位ロジック回路、８０４  高電位島、８０５  高電位島、８０６  高電位島、９００  高電位引き出し配線、９０１  高電位引き出し配線、９０５  遮断信号発生回路、９０６  遮断信号発生回路
【図１】
0005684327.tif 000002
【図２】
0005684327.tif 000003
【図３】
0005684327.tif 000004
【図４】
0005684327.tif 000005
【図５】
0005684327.tif 000006
【図６】
0005684327.tif 000007
【図７】
0005684327.tif 000008
【図８】
0005684327.tif 000009
【図９】
0005684327.tif 000010
【図１０】
0005684327.tif 000011
【図１１】
0005684327.tif 000012
【図１２】
0005684327.tif 000013
【図１３】
0005684327.tif 000014
【図１４】
0005684327.tif 000015
【図１５】
0005684327.tif 000016
【図１６】
0005684327.tif 000017
【図１７】
0005684327.tif 000018
【図１８】
0005684327.tif 000019
【図１９】
0005684327.tif 000020
【図２０】
0005684327.tif 000021
【図２１】
0005684327.tif 000022
【図２２】
0005684327.tif 000023
【図２３】
0005684327.tif 000024
【図２４】
0005684327.tif 000025
【図２５】
0005684327.tif 000026
【図２６】
0005684327.tif 000027
【図２７】
0005684327.tif 000028
【図２８】
0005684327.tif 000029
【図２９】
0005684327.tif 000030
【図３０】
0005684327.tif 000031
【図３１】
0005684327.tif 000032
【図３２】
0005684327.tif 000033
【図３３】
0005684327.tif 000034
【図３４】
0005684327.tif 000035
【図３５】
0005684327.tif 000036
【図３６】
0005684327.tif 000037
【図３７】
0005684327.tif 000038
【図３８】
0005684327.tif 000039
【図３９】
0005684327.tif 000040
【図４０】
0005684327.tif 000041
【図４１】
0005684327.tif 000042
【図４２】
0005684327.tif 000043
【図４３】
0005684327.tif 000044
【図４４】
0005684327.tif 000045
【図４５】
0005684327.tif 000046
【図４６】
0005684327.tif 000047
【図４７】
0005684327.tif 000048
【図４８】
0005684327.tif 000049