(57)【特許請求の範囲】
【請求項１】
クリッピング対象としての差動信号を形成する第1および第2信号のうち前記第1信号を受ける第1入力端子と、
前記第2信号を受ける第2入力端子と、
制御端子が前記第2入力端子に電気的に接続され、一端が前記第1入力端子に接続され、他端が基準電圧に接続され、閾値を有する第1可変抵抗素子と、
制御端子が前記第1入力端子に電気的に接続され、一端が前記第2入力端子に接続され、他端が前記基準電圧に接続され、前記閾値を有する第2可変抵抗素子と、
前記第1可変抵抗素子の制御端子に前記閾値よりも低いバイアス電圧を与える第1バイアス印加手段と、
前記第2可変抵抗素子の制御端子に前記閾値よりも低いバイアス電圧を与える第2バイアス印加手段と、
を備えたクリッピング回路。
【請求項２】
請求項1に記載のクリッピング回路と、
前記第1入力端子の電圧に応じた信号を増幅して出力する第1増幅素子と、
前記第2入力端子の電圧に応じた信号を増幅して出力する第2増幅素子と、
を備えた差動増幅回路。
【請求項３】
前記第1可変抵抗素子、前記第2可変抵抗素子、前記第1増幅素子および前記第2増幅素子は、同一の製造プロセスにより製造されたデバイスである
ことを特徴とする請求項2に記載の差動増幅回路。
【請求項４】
増幅対象となる差動信号を第1差動信号および第2差動信号に分割する電力分割部と、
前記第1差動信号を増幅するメインアンプと、
前記第2差動信号を増幅する、請求項2または3にしたがった差動増幅回路を含むサブアンプと、
前記メインアンプの出力と前記サブアンプの出力を合成する電力合成部と
を備えた差動ドハティ電力増幅器。
【請求項５】
前記第1の可変抵抗素子、前記第2の可変抵抗素子、前記第1増幅素子および前記第2増幅素子は、同型の半導体素子であることを特徴とする請求項2に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、クリッピング回路、差動増幅回路および増幅回路に関し、たとえば交流信号の振幅制御技術に関する。
【背景技術】
【０００２】
増幅器等において、デバイスのノード電圧が耐圧を越えるような大振幅信号が入力される状況では、従来はダイオードの固定順電圧を利用したクリッピング回路によって信号の振幅を制限し、デバイス保護を行っていた。
【０００３】
また、増幅等に用いる本体デバイスに対し、当該本体デバイスと耐圧の異なるデバイスを並列に挿入してアバランシェブレークダウンを利用するクリッピング回路も用いられていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平11-88065号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のダイオードの順電圧を利用するクリッピング回路では、クリッピング電圧の制御を行うため、直列に接続されるダイオードの個数を調整していた。シリコンダイオードの順方向電圧は概ね0.6Vであり、この電圧が最小調整単位となっていた。しかし微細化されたCMOSプロセス等ではゲート耐圧値が1V程度まで低下し、クリッピング量を数10mVオーダで制御する必要がある。このため、上記ダイオードクリッピング方式ではクリッピング量の制御分解能が十分でなく、適用できないという問題があった。またMOSFETの閾値とダイオードの順電圧の製造ばらつきには相関がないため、クリッピング量をばらつきによらず一定量に保つためには、別途補償回路を設ける必要があった。
【０００６】
更に、上記のアバランシェブレークダウンを利用するクリッピング回路は、CMOSプロセス等で同一ウエハ上に製造可能なトランジスタの耐圧オプションが少なく、高耐圧トランジスタと低耐圧トランジスタの耐圧が近い場合や等しい場合には、クリッピング効果を得られないという問題があった。
【０００７】
この発明の一側面は、上記問題を解決するためになされたものであり、クリッピング量の制御分解能が高いクリッピングを可能にすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明の実施形態としてのクリッピング回路は、第1入力端子と、第2入力端子と、第1可変抵抗素子と、第2可変抵抗素子と、第1バイアス印加手段と、第2バイアス印加手段とを備える。
【０００９】
前記第1入力端子は、クリッピング対象としての差動信号を形成する第1および第2信号のうち前記第1信号を受ける。
【００１０】
前記第2入力端子は、前記第2信号を受ける。
【００１１】
前記第1可変抵抗素子は、制御端子が前記第2入力端子に電気的に接続され、一端が前記第1入力端子に接続され、他端が基準電圧に接続され、閾値を有する。
【００１２】
前記第2可変抵抗素子は、制御端子が前記第1入力端子に電気的に接続され、一端が前記第2入力端子に接続され、他端が前記基準電圧に接続され、前記閾値を有する。
【００１３】
前記第1バイアス印加手段は、前記第1可変抵抗素子の制御端子に前記閾値よりも低いバイアス電圧を与える。
【００１４】
前記第2バイアス印加手段は、前記第2可変抵抗素子の制御端子に前記閾値よりも低いバイアス電圧を与える。
【図面の簡単な説明】
【００１５】
【図１】第1の実施形態に係るクリッピング回路を示す図。
【図２】図1のクリッピング回路を備えた増幅回路を示す図。
【図３】第2の実施形態に係るドハティ電力増幅器を示す図。
【図４】第3の実施形態に係るクリッピング回路を示す図。
【図５】第4の実施形態に係る、図4のクリッピング回路を備えた差増増幅回路を示す図。
【図６】第4の実施形態の効果を示すためのシミュレーション結果を示す図。
【図７】第5の実施形態に係る差動ドハティ電力増幅器を示す図。
【発明を実施するための形態】
【００１６】
以下、図面を参照しながら、本発明の実施形態について詳細に説明する。
【第１の実施形態】
【００１７】
図1は第1の実施形態に係るクリッピング回路を示すブロック図である。
【００１８】
図1のクリッピング回路は、閾値を持つ可変抵抗素子として、NMOSトランジスタMcを有する。NMOSトランジスタMcのドレイン端子が、被振幅制限ノード（入力端子）2に接続されており、ソース端子は、任意のバイアス電圧を印加されたノード1に接続されている。被振幅制限ノード2は、振幅制限（クリッピング）の対象となる交流信号（被振幅制限信号）が与えられるノードである。NMOSトランジスタMcのゲート端子は、チョーク回路4の一端に接続されている。チョーク回路4の他端にはバイアス電圧Vgが接続されている。
【００１９】
ここで言うチョーク回路とは、本クリッピング回路が扱う交流信号に対して十分高いインピーダンスを持ち、直流（DC）に対しては低いインピーダンスを持つ回路である。例えば、チョーク回路4は、高抵抗素子で構成することができる。または、チョーク回路4は、誘導性素子で構成してもよい。
【００２０】
反転信号入力端子3には、被振幅制限信号を反転した信号が与えられ、この反転信号がNMOSトランジスタMcのゲート端子に入力される。この反転信号は、クリッピング回路の前段・または後段に接続される回路から適当な信号を直接取り出すか、別途、被振幅制限信号を反転する反転回路を設けて生成しても良い。
【００２１】
ここでバイアス電圧Vgは、NMOSトランジスタMcのオーバードライブ電圧、すなわちVgとノード1の電圧の差からトランジスタMcの閾値電圧Vthを引いた値が負となるように設定される。つまり、NMOSトランジスタMcのバイアス電圧が、NMOSトランジスタMcの閾値電圧よりも低くなるように設定されている。
【００２２】
これにより交流信号（被振幅制限信号）の振幅がゼロまたは十分小さい時にはNMOSトランジスタMcが遮断状態となり、振幅制限は行われない。一方、交流信号の振幅が高まると、1周期の内において反転信号の電圧がNMOSトランジスタの閾値を超える区間（図1の区間H）でNMOSトランジスタがオンする。これにより、被振幅制限ノード2とノード1間が低抵抗でショートされ、被振幅制限信号の負側の振幅が制限される（図1の点線の波形部分Bが制限される）。
【００２３】
この際、ノード1は、上記被振幅制限ノード2とノード1間の低抵抗値に比べ、低いインピーダンスで交流接地されていることが好ましいが、DCバイアス点は任意の値であって良い。
【００２４】
NMOSトランジスタMcのソース〜ドレイン端子間の等価抵抗値は、反転信号の振幅が高まるほど低下するため、チャネル幅の小さなデバイスでも効果的にクリッピングすることができる。
【００２５】
絶対的なクリッピング量は、主に被振幅制限ノード2に接続される周辺回路のインピーダンスと、NMOSトランジスタMcの等価抵抗の比で決定される。このため、NMOSトランジスタMcのチャネル幅を調整することによって制限量を細かく設定でき、高い制限分解能を確保することができる。
【００２６】
なお、可変抵抗素子として用いる素子は、NMOSトランジスタではなく、PMOSトランジスタでも良く、またバイポーラトランジスタ等でも良い。
【００２７】
図2は、図1のクリッピング回路を備えた増幅回路を示すブロック図である。
【００２８】
図2の増幅回路は、図1のクリッピング回路を用いて、増幅素子としてのNMOSトランジスタMaのゲート端子の入力電圧振幅（被振幅制限信号）をクリッピング、つまり被振幅制限信号の負側の振幅を制限することで、NMOSトランジスタMaの耐圧マージンを確保する。
【００２９】
NMOSトランジスタMaと負荷回路5からなるソース接地反転増幅器に、図1のクリッピング回路が接続されている。NMOSトランジスタMaのソース端子は接地され、ドレイン端子は負荷回路5に接続されている。NMOSトランジスタMaは、ゲート端子への入力電圧を反転して増幅する。この例ではソース接地により反転と増幅を同時に行っているが、入力信号を同相で増幅する増幅器を用い、当該増幅器で増幅された信号の位相を反転する位相反転回路を別途追加することで、増幅回路を構成してもよい。
【００３０】
クリッピング回路の被振幅制限ノード2は、NMOSトランジスタMaのゲート端子に、電気的に接続されている。また反転信号入力端子3は、DCカット回路6を介して、NMOSトランジスタMaのドレイン端子、すなわち、NMOSトランジスタMaと負荷回路5が接続される中間ノードNに接続されている。
【００３１】
中間ノードNには、被振幅制限信号が反転増幅された信号が現れるため、これをクリッピング回路の制御電圧として用いている。これにより、反転増幅器の入力電圧振幅をクリッピングして、NMOSトランジスタMaの耐圧マージンを確保することができる。
【００３２】
DCカット回路6は、NMOSトランジスタMaと負荷回路5の中間ノードNのバイアス電圧のDC成分をカットする。NMOSトランジスタMcには、チョーク回路4を介してバイアス電圧Vgを与えることで、クリッピング回路のバイアス電圧Vgを独自に設定する。これにより、上記中間ノードNのバイアス電圧がクリッピング回路の閾値（NMOSトランジスタMcの閾値）を越える場合に、NMOSトランジスタMcが常時オンになってしまうのを防止できる。DCカット回路6は、具体的には、十分大きな容量などで構成すればよい。
【００３３】
このようにDCカット回路6とチョーク回路4とで、NMOSトランジスタMcの制御端子に、NMOSトランジスタMcの閾値より小さいバイアス電圧を印加するバイアス印加手段を構成している。
【００３４】
なおクリッピング用可変抵抗素子Mcと増幅素子Maは、PMOSトランジスタでも良く、バイポーラトランジスタ等でも良い。また増幅素子とクリッピング用可変抵抗素子は同閾値、同サイズのトランジスタであっても良い。また、増幅素子とクリッピング用可変抵抗素子は同一の製造プロセスで製造されたデバイスであってもよい。増幅素子とクリッピング用可変抵抗素子は、閾値等のパラメータが異なるものであっても良い。
【００３５】
以上、本実施形態によれば、ノード1の電圧、可変抵抗素子の制御端子のバイアス電圧、可変抵抗素子の抵抗特性(中心値、閾値、制御信号依存性)等を調整することで、制御分解能が高く、任意の制限特性を持つクリッピング回路を実現することができる。
【００３６】
また、反転増幅回路の出力電圧をクリッピング回路の制御信号として用いることで、クリッピングに用いる素子数を削減できる。また、クリッピング量の制御分解能を高めることができる。
【第２の実施形態】
【００３７】
図3は、本発明の第2の実施形態に係るドハティ電力増幅器のブロック図である。
【００３８】
本実施形態では、第1の実施形態に示した反転増幅回路（図2参照）を、ドハティ電力増幅器のサブアンプとして適用している。
【００３９】
ドハティ電力増幅器は、線形性の高いメインアンプ8aと、大電力出力時に利得が高まるC級動作のサブアンプ8bと、増幅対象となる入力信号を電力分割してメインアンプ8aおよびサブアンプ8bに出力する電力分割部7と、メインアンプ8aの出力とサブアンプ8bの出力を合成して出力する電力合成部9を有する。ここではドハティ電力増幅器の要部要素のみを示し、サブアンプ8bの入力側やメインアンプ8aの出力側に配置される各種要素（たとえば1／4波長線路）の図示は省略されている。
【００４０】
増幅器をC級動作させるためには、バイアス点を増幅素子の閾値よりも低く設定する必要がある。例えば本実施形態では増幅素子（NMOSトランジスタ）Maのゲートバイアスが低い値に設定される。通常であれば、入力信号の振幅が高まると、NMOSトランジスタのゲート電圧の負側ピーク値が、ソース電圧を大幅に下回る負の値となる。この結果、例えば微細なCMOSプロセスで増幅デバイスを製造した場合、ゲート〜ドレイン間電圧が耐圧をオーバする。これに対し、本実施形態では、クリッピング回路を挿入することで、入力信号の最小ピーク点付近において、NMOSトランジスタMaのゲート端子〜グランド間を低インピーダンスでショートし、電圧振幅を制限する。これにより、NMOSトランジスタMaの耐圧マージンを確保する。
【００４１】
なおNMOSトランジスタMcのチャネル幅は、NMOSトランジスタMaのチャネル幅に比べ十分小さな(1/10〜1/20)値でも効果的に動作させることができる。このため、クリッピング回路の追加による実装面積オーバヘッドは小さい。
【００４２】
以上、本実施形態によれば、サブアンプの増幅素子に印加される電圧を制限することにより、耐圧の低い増幅素子を用いた場合にも、耐圧マージンを確保することができる。
【第３の実施形態】
【００４３】
図4は本発明の第3の実施形態に係るクリッピング回路のブロック図である。
【００４４】
本実施形態では、可変抵抗素子としてNMOSトランジスタMc1,Mc2を用いている。ノード11およびノード12（第1および第2入力端子）が被振幅制限ノードに相当し、ノード11、12は、NMOSトランジスタMc1、Mc2のドレイン端子につながっている。ノード11，12には、クリッピング対象となる差動信号を構成する第1信号および第2信号が与えられる。
【００４５】
NMOSトランジスタMc1のドレイン端子は、チョーク回路（バイアス印加手段）14を介してバイアス電圧Vgに接続されるとともに、NMOSトランジスタMc2のゲート端子に接続される。
【００４６】
またNMOSトランジスタMc2のドレイン端子は、チョーク回路（バイアス印加手段）15を介してバイアス電圧Vgに接続されるとともに、NMOSトランジスタMc1のゲート端子に接続されている。
【００４７】
NMOSトランジスタMc1、Mc2のソース端子は、任意のバイアス電圧を印加されたノード13に共通に接続されている。
【００４８】
以上の構成により、ノード11につながるトランジスタMc2のゲート端子、ノード12につながるMc1のゲート端子は、自身のドレイン端子がつながるノード11,12に与えられる信号と逆相の信号で駆動される。
【００４９】
したがって、ノード11の入力信号の負側のピーク付近のとき、ノード12から逆相の信号（正側のピーク付近の信号）がNMOSトランジスタMc1のゲート端子に与えられて、ノード11とノード13間が低抵抗でショートされ、負側の振幅が制限される。同様に、ノード12の入力信号の負側のピーク付近のとき、ノード11から逆相の信号（正側のピーク付近の信号）がNMOSトランジスタMc2のゲート端子に与えられて、ノード12とノード13間が低抵抗でショートされ、負側の振幅が制限される。このように、ノード11，12の入力信号の最小ピークが、制限されることとなる。
【００５０】
なお、可変抵抗素子として用いる素子はPMOSトランジスタでも良く、またバイポーラトランジスタ等でも良い。また、チョーク回路には抵抗素子ではなく誘導性素子を用いても良い。
【００５１】
以上、本実施形態によれば、差動構成の逆相信号（第1信号および第2信号）を用いて可変抵抗を制御することにより、クリッピングに用いる素子数を削減することができる。
【第４の実施形態】
【００５２】
図5は、本発明の第4の実施形態に係る、図4のクリッピング回路を備えた差増増幅回路のブロック図である。
【００５３】
この差動増幅回路では、増幅素子としてのNMOSトランジスタMa1,Ma2からなる差動ソース接地増幅回路に、図4のクリッピング回路を適用することで、NMOSトランジスタMa1、Ma2のゲート〜ドレイン間耐圧マージンを確保している。
【００５４】
被振幅制限ノード11（図4参照）には、NMOSトランジスタMa1のゲート端子（第1入力端子）が接続され、被振幅制限ノード12には、NMOSトランジスタMa2のゲート端子（第2入力端子）が接続されている。
【００５５】
被振幅制限ノード11、12には、増幅対象信号として差動信号（第1および第2信号）が入力される
NMOSトランジスタMa1、Ma2のバイアス電圧が閾値以下の場合には、増幅素子としてのNMOSトランジスタMa1、Ma2と、クリッピング素子としてのNMOSトランジスタMc1,Mc2のバイアス供給を共通化することで構成を簡易にできる。両者のバイアス点を別途設定する必要がある場合には、容量結合などを用いてDCカットし、別々にバイアス電圧を供給すればよい（図２参照）。
【００５６】
ここで、NMOSトランジスタMa1,Ma2,およびNMOSトランジスタMc1,Mc2は同一の閾値特性を有していてもよい。これはたとえば、それぞれ同一の製造プロセスにより製造されることで達成可能である。これにより、製造ばらつき等によりデバイスの閾値がばらついた際に、増幅素子と可変抵抗素子の閾値が同様に追従するため、交流信号振幅最大時に増幅素子に印加される電圧と耐圧の差(マージン)のばらつき耐性を高めることができる。なお、ここでいう同一の閾値特性は厳密に同一である必要はなく、たとえば5〜10％程度の、一般的に許容される程度のずれは同一の範囲に含めてよい。
【００５７】
図6は、図5の回路（クリッピング回路接続時）と、図5の回路からクリッピング回路を除去した回路（クリッピング回路非接続時）とで、増幅素子Ma1、Ma2のゲート電圧振幅を比較したシミュレーション結果を示す。
【００５８】
グラフaは、クリッピング回路接続時の増幅素子Ma1のゲート端子の電圧波形、グラフbは、クリッピング回路接続時の増幅素子Ma2のゲート端子の電圧波形、グラフcは、クリッピング回路非接続時の増幅素子Ma1のゲート端子の電圧波形、グラフdは、クリッピング回路非接続時の増幅素子Ma2のゲート端子の電圧波形を示す。
【００５９】
この結果から、本実施形態のクリッピング回路の適用により、増幅器の増幅特性に影響のある正側のゲート電圧振幅を一定に保ちながら、増幅特性に影響が少なく、増幅素子Ma1、Ma2の耐圧マージンを減少させる負側のゲート電圧振幅を効果的に制限していることが分かる。
【００６０】
以上、本実施形態によれば、増幅素子に入力される電圧が制限され、増幅素子の耐圧を越える交流信号が入力された際にも、増幅素子を保護することができる。また、クリッピング量の制御分解能を高くできる。また、デバイスばらつき耐性を高くできる。また、CMOSプロセス等の集積可能な素子種類が限定的な製造プロセスでも、有効なクリッピングが可能となる。
【第５の実施形態】
【００６１】
図7は本発明の第5の実施形態に係る差動ドハティ電力増幅器のブロック図である。
【００６２】
この差動ドハティ電力増幅器は、第4の実施形態に示した差動増幅回路（図5参照）を差動ドハティ電力増幅器のサブアンプ18bとして適用している。
【００６３】
電力分割部17は、入力される増幅対象となる差動信号を2つ（第1差動信号、第2差動信号）に電力分割する。メインサブアンプ18aは、第1差動信号を増幅する。サブアンプ18bは、第2差動信号を増幅する。電力合成部（9a,9b）は、メインアンプ18aの出力とサブアンプ18bの出力を合成して出力する。本構成の効果と動作のこれ以上の説明は第2の実施形態から自明のため省略する。
【００６４】
本実施形態でも、クリッピング素子としてのNMOSトランジスタMc1、Mc2のチャネル幅は、増幅素子としてのNMOSトランジスタMa1、Ma2のチャネル幅に比べ十分小さな(1/10〜1/20)値でも、効果的に動作させることができる。よって、クリッピング回路の追加による実装面積オーバヘッドは小さい。
【００６５】
以上、本実施形態によれば、差動ドハティ電力増幅器において、サブアンプの増幅素子に印加される電圧を制限することにより、耐圧の低い増幅素子を用いた場合にも耐圧マージンを確保することができる。
【００６６】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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