(57)【特許請求の範囲】
【請求項１】
第１及び第２電圧信号を増幅し第１及び第２増幅信号を出力する第１増幅部と、
前記第１及び前記第２増幅信号を比較する第１比較部と、
第３及び第４電圧信号を増幅し第３及び第４増幅信号を出力する第２増幅部と、
前記第３及び前記第４増幅信号を比較する第２比較部と、
前記第１及び前記第３増幅信号の差電圧を分圧して生成された第１補間信号と、前記第２及び前記第４増幅信号の差電圧を分圧して生成された第２補間信号と、を比較する第３比較部と、
前記第１増幅部の両入力端子間に設けられた第１スイッチと、
前記第１比較部の両入力端子間に設けられた第２スイッチと、
前記第１増幅部の両出力端子と、前記第２増幅部の両出力端子と、の間のそれぞれの接続を遮断するための第３及び第４スイッチと、
前記第２スイッチをオンした場合における前記第１比較部の比較結果に基づいて、当該第１比較部のオフセット電圧を補正する第１補正部と、
前記第１スイッチをオンし、かつ、前記第２〜第４スイッチをオフした場合における前記第１比較部の比較結果に基づいて、前記第１増幅部のオフセット電圧を補正する第２補正部と、を備えたＡＤ変換回路。
【請求項２】
通常動作では、前記第１及び前記第２スイッチはオフに制御され、前記第３及び前記第４スイッチはオンに制御されることを特徴とする請求項１に記載のＡＤ変換回路。
【請求項３】
前記第３比較部の両入力端子間に設けられた第５スイッチと、
前記第５スイッチをオンした場合における前記第３比較部の比較結果に基づいて、当該第３比較部のオフセット電圧を補正する第３補正部と、をさらに備えた請求項１に記載のＡＤ変換回路。
【請求項４】
通常動作では、前記第１、前記第２及び前記第５スイッチはオフに制御され、前記第３及び前記第４スイッチはオンに制御されることを特徴とする請求項３に記載のＡＤ変換回路。
【請求項５】
前記第３スイッチに直列接続され、前記第１及び前記第３増幅信号の差電圧を分圧する第１抵抗素子と、
前記第４スイッチに直列接続され、前記第２及び前記第４増幅信号の差電圧を分圧する第２抵抗素子と、をさらに備えた請求項１〜４のいずれか一項に記載のＡＤ変換回路。
【請求項６】
前記第３スイッチは、オン時に前記第１及び前記第３増幅信号の差電圧を分圧するための抵抗成分を有するＭＯＳトランジスタであって、
前記第４スイッチは、オン時に前記第２及び前記第４増幅信号の差電圧を分圧するための抵抗成分を有するＭＯＳトランジスタであることを特徴とする請求項１〜４のいずれか一項に記載のＡＤ変換回路。
【請求項７】
第１及び第２電圧信号を増幅し第１及び第２増幅信号を出力する第１増幅部と、
前記第１及び前記第２増幅信号を比較する第１比較部と、
第３及び第４電圧信号を増幅し第３及び第４増幅信号を出力する第２増幅部と、
前記第３及び前記第４増幅信号を比較する第２比較部と、
前記第１及び前記第３増幅信号の差電圧を分圧して生成された第１補間信号と、前記第２及び前記第４増幅信号の差電圧を分圧して生成された第２補間信号と、を比較する第３比較部と、を備えたＡＤ変換回路の補正方法であって、
前記第１比較部の両入力端子間を短絡し、
前記第１比較部の比較結果に基づいて当該第１比較部のオフセット電圧を補正し、
前記第１比較部の両入力端子間の接続を遮断するとともに、前記第１増幅部の両出力端子と前記第２増幅部の両出力端子との間のそれぞれの接続を遮断し、
前記第１増幅部の両入力端子間を短絡し、
前記第１比較部の比較結果に基づいて前記第１増幅部のオフセット電圧を補正する、ＡＤ変換回路の補正方法。
【請求項８】
前記第３比較部の両入力端子間を短絡し、
前記第３比較部の比較結果に基づいて当該第３比較部のオフセット電圧をさらに補正する、請求項７に記載のＡＤ変換回路の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換回路及びその補正方法に関する。
【背景技術】
【０００２】
光ディスク、ＵＷＢ（Ultra Wide Band）、ミリ波等の技術分野において、低コスト化のため、１チップでの面積削減や電力削減が求められている。それに伴い、１チップに搭載されたアナログデジタル変換器（ＡＤ変換回路）の面積削減や電力削減が求められている。
【０００３】
ここで、アナログデジタル変換器には、複数のプリアンプと複数のコンパレータとを備えた並列型のものがある。このような並列型のアナログデジタル変換器は、低コスト化のため、面積を増大させることなく補正精度を向上させることが望まれている。そこで、並列型のアナログデジタル変換器には、複数のプリアンプ及び複数のコンパレータのそれぞれのオフセット電圧を補正する機能を有するものが開発されている。
【０００４】
関連する技術が特許文献１に開示されている。
【０００５】
図４に示す関連する技術の構成は、第１及び第２の電圧信号を増幅するプリアンプ１０１と、プリアンプ１０１で増幅された第１及び第２の電圧信号を増幅するプリアンプ１０２と、プリアンプ１０２で増幅された第１及び第２の電圧信号を比較するコンパレータ１０３と、プリアンプ１０１の入力端を短絡するスイッチ１０４と、プリアンプ１０２の入力端を短絡するスイッチ１０５と、スイッチ１０５を閉じた状態で、コンパレータ１０３の比較結果に応じて、プリアンプ１０２の出力電圧を補正する第１の補正部１０６と、スイッチ１０４を閉じ、かつ、スイッチ１０５を開いた状態で、コンパレータ１０３の比較結果に応じて、プリアンプ１０１の出力電圧を補正する第２の補正部１０７と、を備える。なお、プリアンプ１０１，１０２及びコンパレータ１０３によって第１のＡＤ変換部が構成される。このような構成により、各プリアンプのオフセット電圧の補正に必要な電圧を従来よりも低くすることができる、と特許文献１には記載されている。
【０００６】
なお、この関連する技術の構成は、プリアンプ１０８，１０９及びコンパレータ１１０によって構成される第２のＡＤ変換部と、プリアンプ１１１及びコンパレータ１１２によって構成され、第１及び第２のＡＤ変換部のそれぞれの出力を補間する第３のＡＤ変換部と、をさらに備える。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１４１７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
関連する技術の場合、プリアンプ１０１のオフセット電圧の補正は、後段のプリアンプ１０２及びコンパレータ１０３を介して行われる。具体的には、プリアンプ１０１の出力は、後段のプリアンプ１０２によって増幅された後、コンパレータ１０３によって比較され、その比較結果に基づいて補正される。つまり、プリアンプ１０１のオフセット電圧は、後段のプリアンプ１０２及びコンパレータ１０３のそれぞれの残留オフセットの影響を受けて補正される。そのため、プリアンプ１０１の残留オフセットには、後段のプリアンプ１０２及びコンパレータ１０３のそれぞれの残留オフセットが誤差として含まれることとなる。
【０００９】
したがって、オフセット電圧補正後の通常動作では、第３のＡＤ変換器は、プリアンプ１１１及びコンパレータ１１２のそれぞれの残留オフセットと、プリアンプ１０２及びコンパレータ１０３のそれぞれの残留オフセットが誤差として含まれたプリアンプ１０１の残留オフセットと、を含んだデジタル信号を出力することとなる。結果的に、関連する技術では、ＡＤ変換精度が低下してしまうという問題があった。
【課題を解決するための手段】
【００１０】
本発明にかかるＡＤ変換回路は、第１及び第２電圧信号を増幅し第１及び第２増幅信号を出力する第１増幅部と、前記第１及び前記第２増幅信号を比較する第１比較部と、第３及び第４電圧信号を増幅し第３及び第４増幅信号を出力する第２増幅部と、前記第３及び前記第４増幅信号を比較する第２比較部と、前記第１及び前記第３増幅信号の差電圧を分圧して生成された第１補間信号と、前記第２及び前記第４増幅信号の差電圧を分圧して生成された第２補間信号と、を比較する第３比較部と、前記第１増幅部の両入力端子間に設けられた第１スイッチと、前記第１比較部の両入力端子間に設けられた第２スイッチと、前記第１増幅部の両出力端子と、前記第２増幅部の両出力端子と、の間のそれぞれの接続を遮断するための第３及び第４スイッチと、前記第２スイッチをオンした場合における前記第１比較部の比較結果に基づいて、当該第１比較部のオフセット電圧を補正する第１補正部と、前記第１スイッチをオンし、かつ、前記第２〜第４スイッチをオフした場合における前記第１比較部の比較結果に基づいて、前記第１増幅部のオフセット電圧を補正する第２補正部と、を備える。
【００１１】
また、本発明にかかるＡＤ変換回路の補正方法は、第１及び第２電圧信号を増幅し第１及び第２増幅信号を出力する第１増幅部と、前記第１及び前記第２増幅信号を比較する第１比較部と、第３及び第４電圧信号を増幅し第３及び第４増幅信号を出力する第２増幅部と、前記第３及び前記第４増幅信号を比較する第２比較部と、前記第１及び前記第３増幅信号の差電圧を分圧して生成された第１補間信号と、前記第２及び前記第４増幅信号の差電圧を分圧して生成された第２補間信号と、を比較する第３比較部と、を備えたＡＤ変換回路の補正方法であって、前記第１比較部の両入力端子間を短絡し、前記第１比較部の比較結果に基づいて当該第１比較部のオフセット電圧を補正し、前記第１比較部の両入力端子間の接続を遮断するとともに、前記第１増幅部の両出力端子と前記第２増幅部の両出力端子との間のそれぞれの接続を遮断し、前記第１増幅部の両入力端子間を短絡し、前記第１比較部の比較結果に基づいて前記第１増幅部のオフセット電圧を補正する。
【００１２】
上述のような回路構成により、精度の高いＡＤ変換が可能なＡＤ変換回路及びその補正方法を提供することができる。
【発明の効果】
【００１３】
本発明により、精度の高いＡＤ変換が可能なＡＤ変換回路及びその補正方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１にかかるＡＤ変換回路の構成例を示す図である。
【図２】本発明の実施の形態１にかかるＡＤ変換回路の動作を示すフローチャートである。
【図３】本発明の実施の形態２にかかるＡＤ変換回路の構成例を示す図である。
【図４】関連する技術のＡＤ変換器を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１８】
実施の形態１
図１は、本発明の実施の形態１にかかるＡＤ変換回路１の構成例を示す図である。本実施の形態にかかるＡＤ変換回路１は、プリアンプのオフセット電圧を補正する場合に、補正対象のプリアンプの出力端子と他のプリアンプの出力端子との接続を遮断することを特徴とする。それにより、補正対象のプリアンプの出力電圧が他のプリンアンプの出力電圧によって平均化されなくなるため、補正対象のプリアンプの利得（ゲイン）は従来よりも大きくなる。それにより、本実施の形態にかかるＡＤ変換回路１は、後段アンプ（コンパレータ）の残留オフセットを従来よりも高い圧縮率で圧縮することができる。即ち、補正対象のプリアンプの残留オフセットの誤差に含まれる後段アンプの残留オフセットを従来よりも小さくすることができる。それにより、本実施の形態にかかるＡＤ変換回路１は、精度の高いＡＤ変換を行うことができる。以下、具体的に説明する。
【００１９】
図１に示すように、ＡＤ変換回路１は、プリアンプ１１〜１３と、コンパレータ２１〜２５と、スイッチ３１〜スイッチ３３と、スイッチ４１〜４５と、電流出力型のＤＡコンバータ（以下、単にＤＡＣと称す）５１〜５３と、ＤＡＣ６１〜６５と、カウンタ（ＣＮＴ）７１〜７３と、カウンタ（ＣＮＴ）８１〜８５と、トランジスタＴｒ１〜Ｔｒ８と、抵抗素子Ｒ１〜Ｒ８と、スイッチ３１〜３３，４１〜４５及びトランジスタＴｒ１〜Ｔｒ８のそれぞれのオンオフを制御する制御回路９０と、を備える。本実施の形態では、トランジスタＴｒ１〜Ｔｒ８が何れもＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００２０】
なお、直列に接続されたプリアンプ１１及びコンパレータ２１により第１のＡＤ変換部が構成される。直列に接続されたプリアンプ１２及びコンパレータ２２により第２のＡＤ変換部が構成される。直列に接続されたプリアンプ１３及びコンパレータ２３により第３のＡＤ変換部が構成される。また、第１及び第２のＡＤ変換部間に設けられたコンパレータ２４により第４のＡＤ変換部が構成される。第２及び第３のＡＤ変換部間に設けられたコンパレータ２５により第５のＡＤ変換部が構成される。
【００２１】
また、カウンタ８１及びＤＡＣ６１により第１補正部が構成される。カウンタ７１及びＤＡＣ５１により第２補正部が構成される。カウンタ８４及びＤＡＣ６４により第３補正部が構成される。プリアンプ１１は、第１増幅部とも称する。プリアンプ１２は、第２増幅部とも称する。コンパレータ２１は、第１比較部とも称する。コンパレータ２２は、第２比較部とも称する。コンパレータ２４は、第３比較部とも称する。スイッチ３１は、第１スイッチとも称する。スイッチ４１は、第２スイッチとも称する。スイッチ４４は、第５スイッチとも称する。トランジスタＴｒ５は、第３スイッチとも称する。トランジスタＴｒ１は、第４スイッチとも称する。抵抗素子Ｒ５，Ｒ６は、第１抵抗素子とも称する。抵抗素子Ｒ１，Ｒ２は、第２抵抗素子とも称する。
【００２２】
（ＡＤ変換回路１の構成）
初めに、ＡＤ変換回路の構成について説明する。
プリアンプ１１では、非反転入力端子が外部端子Ａ１に接続され、反転入力端子が外部端子Ｂ１に接続され、非反転出力端子がコンパレータ２１の非反転入力端子に接続され、反転入力端子がコンパレータ２１の反転入力端子に接続される。コンパレータ２１の出力端子は、カウンタ７１，８１のそれぞれの入力端子に接続される。カウンタ７１の出力端子はＤＡＣ５１の入力端子に接続され、カウンタ８１の出力端子はＤＡＣ６１の入力端子に接続される。ＤＡＣ５１の出力端子はプリアンプ１１の制御端子に接続され、ＤＡＣ６１の出力端子はコンパレータ２１の制御端子に接続される。また、プリアンプ１１の両入力端子間にはスイッチ３１が設けられる。コンパレータ２１の両入力端子間にはスイッチ４１が設けられる。
【００２３】
プリアンプ１２では、非反転入力端子が外部端子Ａ２に接続され、反転入力端子が外部端子Ｂ２に接続され、非反転出力端子がコンパレータ２２の非反転入力端子に接続され、反転入力端子がコンパレータ２２の反転入力端子に接続される。コンパレータ２２の出力端子は、カウンタ７２，８２のそれぞれの入力端子に接続される。カウンタ７２の出力端子はＤＡＣ５２の入力端子に接続され、カウンタ８２の出力端子はＤＡＣ６２の入力端子に接続される。ＤＡＣ５２の出力端子はプリアンプ１２の制御端子に接続され、ＤＡＣ６２の出力端子はコンパレータ２２の制御端子に接続される。また、プリアンプ１２の両入力端子間にはスイッチ３２が設けられる。コンパレータ２２の両入力端子間にはスイッチ４２が設けられる。
【００２４】
プリアンプ１３では、非反転入力端子が外部端子Ａ３に接続され、反転入力端子が外部端子Ｂ３に接続され、非反転出力端子がコンパレータ２３の非反転入力端子に接続され、反転入力端子がコンパレータ２３の反転入力端子に接続される。コンパレータ２３の出力端子は、カウンタ７３，８３のそれぞれの入力端子に接続される。カウンタ７３の出力端子はＤＡＣ５３の入力端子に接続され、カウンタ８３の出力端子はＤＡＣ６３の入力端子に接続される。ＤＡＣ５３の出力端子はプリアンプ１３の制御端子に接続され、ＤＡＣ６３の出力端子はコンパレータ２３の制御端子に接続される。また、プリアンプ１３の両入力端子間にはスイッチ３３が設けられる。コンパレータ２３の両入力端子間にはスイッチ４３が設けられる。
【００２５】
コンパレータ２４の非反転入力端子は、抵抗素子Ｒ５及びトランジスタＴｒ５を介してプリアンプ１１の非反転出力端子に接続されるとともに、トランジスタＴｒ６及び抵抗素子Ｒ６を介してプリアンプ１２の非反転出力端子に接続される。コンパレータ２４の反転入力端子は、抵抗素子Ｒ１及びトランジスタＴｒ１を介してプリアンプ１１の反転出力端子に接続されるとともに、トランジスタＴｒ２及び抵抗素子Ｒ２を介してプリアンプ１２の反転出力端子に接続される。コンパレータ２４の出力端子は、カウンタ８４の入力端子に接続される。カウンタ８４の出力端子は、ＤＡＣ６４の入力端子に接続される。ＤＡＣ６４の出力端子は、コンパレータ２４の制御端子に接続される。また、コンパレータ２４の両入力端子間にはスイッチ４４が設けられる。
【００２６】
コンパレータ２５の非反転入力端子は、抵抗素子Ｒ７及びトランジスタＴｒ７を介してプリアンプ１２の非反転出力端子に接続されるとともに、トランジスタＴｒ８及び抵抗素子Ｒ８を介してプリアンプ１３の非反転出力端子に接続される。コンパレータ２５の反転入力端子は、抵抗素子Ｒ３及びトランジスタＴｒ３を介してプリアンプ１２の反転出力端子に接続されるとともに、トランジスタＴｒ４及び抵抗素子Ｒ４を介してプリアンプ１３の反転出力端子に接続される。コンパレータ２５の出力端子は、カウンタ８５の入力端子に接続される。カウンタ８５の出力端子は、ＤＡＣ６５の入力端子に接続される。ＤＡＣ６５の出力端子は、コンパレータ２５の制御端子に接続される。また、コンパレータ２５の両入力端子間にはスイッチ４５が設けられる。
【００２７】
制御回路９０は、スイッチ３１〜３３，４１〜４５及びトランジスタＴｒ１〜Ｔｒ８のそれぞれのオンオフを制御する。
【００２８】
（ＡＤ変換回路１の通常動作）
次に、ＡＤ変換回路の動作について説明する。
まず、ＡＤ変換回路１の通常動作について説明する。通常動作時では、外部端子Ａ１〜Ａ３には、例えば、外部からそれぞれ異なる電圧レベルの基準信号が供給される。一方、外部端子Ｂ１〜Ｂ３には、例えば、外部からアナログ信号が供給される。なお、通常動作時では、スイッチ３１〜３３，４１〜４５は何れもオフし、トランジスタＴｒ１〜Ｔｒ８は何れもオンしている。また、通常動作時では、各カウンタによるカウントアップ動作及びカウントダウン動作は行われない。
【００２９】
プリアンプ１１は、外部から外部端子Ａ１，Ｂ１を介して供給されたアナログ信号（第１電圧信号）及び基準信号（第２電圧信号）を増幅し、一対の増幅信号（第１及び第２増幅信号）を出力する。コンパレータ２１は、プリアンプ１１から出力された一対の増幅信号の一方及び他方を比較し、比較結果をデジタル信号として出力する。
【００３０】
プリアンプ１２は、外部から外部端子Ａ２，Ｂ２を介して供給されたアナログ信号（第３電圧信号）及び基準信号（第４電圧信号）を増幅し、一対の増幅信号（第３及び第４増幅信号）を出力する。コンパレータ２２は、プリアンプ１２から出力された一対の増幅信号の一方及び他方を比較し、比較結果をデジタル信号として出力する。
【００３１】
プリアンプ１３は、外部から外部端子Ａ３，Ｂ３を介して供給されたアナログ信号及び基準信号を増幅し、一対の増幅信号を出力する。コンパレータ２３は、プリアンプ１３から出力された一対の増幅信号の一方及び他方を比較し、比較結果をデジタル信号として出力する。
【００３２】
コンパレータ２４は、プリアンプ１１の一方の増幅信号（第１増幅信号）とプリアンプ１２の一方の増幅信号（第３増幅信号）との差電圧を抵抗素子（第１抵抗素子）Ｒ５，Ｒ６により分圧して生成された第１補間信号と、プリアンプ１１の他方の増幅信号（第２増幅信号）とプリアンプ１２の他方の増幅信号（第４増幅信号）との差電圧を抵抗素子（第２抵抗素子）Ｒ１，Ｒ２により分圧して生成された第２補間信号と、を比較し、比較結果をデジタル信号として出力する。換言すると、コンパレータ２４からなる第４のＡＤ変換部は、第１及び第２のＡＤ変換部のそれぞれの出力を補間するデジタル信号を出力する。
【００３３】
コンパレータ２５は、プリアンプ１２の一方の増幅信号とプリアンプ１３の一方の増幅信号との差電圧を抵抗素子Ｒ７，Ｒ８により分圧して生成された第３補間信号と、プリアンプ１２の他方の増幅信号とプリアンプ１３の他方の増幅信号との差電圧を抵抗素子Ｒ７，Ｒ８により分圧して生成された第４補間信号と、を比較し、比較結果をデジタル信号として出力する。換言すると、コンパレータ２５からなる第５のＡＤ変換部は、第２及び第３のＡＤ変換部のそれぞれの出力を補間するデジタル信号を出力する。
【００３４】
このようにして、図１に示すＡＤ変換回路１は、通常動作時では、外部から供給されたアナログ信号をデジタル信号に変換して外部に出力する。
【００３５】
（オフセット電圧の補正）
次に、ＡＤ変換回路１のオフセット電圧補正時の動作について、図２も用いながら説明する。図２は、ＡＤ変換回路１のオフセット電圧補正時の動作を示すフローチャートである。
【００３６】
まず、コンパレータ２１〜２５のそれぞれのオフセット電圧の補正が並行して行われる。ここでは、スイッチ４１〜４５は何れもオンに制御される（Ｓ１０１）。それにより、コンパレータ２１〜２５のそれぞれの両入力端子間は短絡する。なお、ここでは、スイッチ３１〜３３及びトランジスタＴｒ１〜Ｔｒ８はオンに制御されてもオフに制御されても良い。
【００３７】
このとき、カウンタ８１〜８５は、それぞれコンパレータ２１〜２５の比較結果に基づいてカウント値をアップ又はダウンさせる。例えば、コンパレータ２１〜２５の何れかの比較結果が"Ｈ"の場合（Ｓ１０２のＹＥＳ）、カウンタ８１〜８５のうち該当するカウンタのカウント値を一つダウンさせる（Ｓ１０３）。一方、コンパレータ２１〜２５の何れかの比較結果が"Ｌ"の場合（Ｓ１０２のＮＯ）、カウンタ８１〜８５のうち該当するカウンタのカウント値を一つアップさせる（Ｓ１０４）。ＤＡＣ６１〜６５は、それぞれ、カウンタ８１〜８５のカウント値に基づきコンパレータ２１〜２５の入力端子側のバイアス電圧を補正する。この動作が繰り返されることにより、コンパレータ２１〜２５のオフセット電圧が補正される（Ｓ１０１〜Ｓ１０５）。
【００３８】
コンパレータ２１のオフセット電圧の補正を例に挙げて具体的に説明する。例えば、コンパレータ２１の比較結果が"Ｈ"の場合（Ｓ１０２のＹＥＳ）、カウンタ８１はカウント値を一つダウンさせる（Ｓ１０３）。ＤＡＣ６１は、カウンタ８１のカウント値が一つダウンしたことに応じて、コンパレータ２１の非反転入力端子のバイアス電圧を所定レベル低下させる（或いは、コンパレータ２１の反転入力端子のバイアス電圧を所定レベル上昇させる）。一方、コンパレータ２１の比較結果が"Ｌ"の場合（Ｓ１０２のＮＯ）、カウンタ８１はカウント値を一つアップさせる（Ｓ１０４）。ＤＡＣ６１は、カウンタ８１のカウント値が一つアップしたことに応じて、コンパレータ２１の非反転入力端子のバイアス電圧を所定レベル上昇させる（或いは、コンパレータ２１の反転入力端子のバイアス電圧を所定レベル低下させる）。その後、カウンタ８１は、再びコンパレータ２１の比較結果に基づいてカウント値をアップ又はダウンさせる（Ｓ１０５のＮＯ→Ｓ１０１〜Ｓ１０４）。ＤＡＣ６１は、カウンタ８１のカウント値に基づきコンパレータ２１の入力端子側のバイアス電圧を補正する。この動作が繰り返され、コンパレータ２１の比較結果が交互に"Ｈ"及び"Ｌ"を示すようになると、コンパレータ２１のオフセット電圧の補正を終了する（Ｓ１０５のＹＥＳ）。このような動作は、他のコンパレータ２２〜２５においても同様に行われる。
【００３９】
続いて、プリアンプ１１〜１３のそれぞれのオフセット電圧の補正が並行して行われる。ここでは、スイッチ３１〜３３はオンに制御され、スイッチ４１〜４３は何れもオフに制御され、トランジスタＴｒ１〜Ｔｒ８は何れもオフに制御される（Ｓ１０６）。スイッチ３１〜３３がオンに制御されることにより、プリアンプ１１〜１３のそれぞれの両入力端子間は短絡する。スイッチ４１〜４３がオフに制御されることにより、コンパレータ２１〜２３は、それぞれ前段のプリアンプ１１〜１３の一対の増幅信号の一方及び他方を比較可能な状態になる。また、トランジスタＴｒ１〜Ｔｒ８がオフに制御されることにより、プリアンプ１１〜１３間の接続が遮断される。なお、ここでは、スイッチ４４，４５はオンに制御されてもオフに制御されても良い。
【００４０】
このとき、カウンタ７１〜７３は、それぞれコンパレータ２１〜２３の比較結果に基づいてカウント値をアップ又はダウンさせる。例えば、コンパレータ２１〜２３の何れかの比較結果が"Ｈ"の場合（Ｓ１０７のＹＥＳ）、カウンタ７１〜７３のうち該当するカウンタのカウント値を一つダウンさせる（Ｓ１０８）。一方、コンパレータ２１〜２３の何れかの比較結果が"Ｌ"の場合（Ｓ１０７のＮＯ）、カウンタ７１〜７３のうち該当するカウンタのカウント値を一つアップさせる（Ｓ１０９）。ＤＡＣ５１〜５３は、それぞれ、カウンタ７１〜７３のカウント値に基づきプリアンプ１１〜１３の入力端子側のバイアス電圧を補正する。この動作が繰り返されることにより、プリアンプ１１〜１３のオフセット電圧が補正される。
【００４１】
プリアンプ１１のオフセット電圧の補正を例に挙げて具体的に説明する。例えば、コンパレータ２１の比較結果が"Ｈ"の場合（Ｓ１０７のＹＥＳ）、カウンタ７１はカウント値を一つダウンさせる（Ｓ１０８）。ＤＡＣ５１は、カウンタ７１のカウント値が一つダウンしたことに応じて、プリアンプ１１の非反転入力端子のバイアス電圧を所定レベル低下させる（或いは、プリアンプ１１の反転入力端子のバイアス電圧を所定レベル上昇させる）。一方、コンパレータ２１の比較結果が"Ｌ"の場合（Ｓ１０７のＮＯ）、カウンタ７１はカウント値を一つアップさせる（Ｓ１０９）。ＤＡＣ５１は、カウンタ７１のカウント値が一つアップしたことに応じて、プリアンプ１１の非反転入力端子のバイアス電圧を所定レベル上昇させる（或いは、プリアンプ１１の反転入力端子のバイアス電圧を所定レベル低下させる）。その後、カウンタ７１は、再びコンパレータ２１の比較結果に基づいてカウント値をアップ又はダウンさせる（Ｓ１１０のＮＯ→Ｓ１０７〜Ｓ１０９）。ＤＡＣ５１は、カウンタ７１のカウント値に基づきプリアンプ１１の入力端子側のバイアス電圧を補正する。この動作が繰り返され、コンパレータ２１の比較結果が交互に"Ｈ"及び"Ｌ"を示すようになると、プリアンプ１１のオフセット電圧の補正を終了する（Ｓ１１０のＹＥＳ）。このような動作は、他のプリアンプ１２，１３においても同様に行われる。
【００４２】
こうして、ＡＤ変換回路１のオフセット電圧の補正が完了する。その後の通常動作では、上記したように、スイッチ３１〜３３，４１〜４５は何れもオフに制御され、トランジスタＴｒ１〜Ｔｒ８は何れもオンに制御される（Ｓ１１１）。
【００４３】
このように、本実施の形態にかかるＡＤ変換回路１は、プリアンプ１１〜１３のオフセット電圧の補正を個々に見ていくと、プリアンプ１２のオフセット電圧を補正する場合に、プリアンプ１２の出力端子と他のプリアンプ１１，１３の出力端子との接続を遮断する。それにより、プリアンプ１２の出力電圧（増幅信号）が他のプリアンプ１１，１３の出力電圧によって平均化されなくなるため、プリアンプ１２の利得は従来よりも大きくなる。それにより、本実施の形態にかかるＡＤ変換回路１は、コンパレータ２２の残留オフセットを従来よりも高い圧縮率で圧縮することができる。即ち、プリアンプ１２の残留オフセットの誤差に含まれるコンパレータ２２の残留オフセットを従来よりも小さくすることができる。
【００４４】
同様にして、本実施の形態にかかるＡＤ変換回路１は、プリアンプ１１のオフセット電圧を補正する場合に、プリアンプ１１の出力端子と他のプリアンプ１２，１３の出力端子との接続を遮断する。それにより、プリアンプ１１の残留オフセットの誤差に含まれるコンパレータ２１の残留オフセットを従来よりも小さくすることができる。また、プリアンプ１３のオフセット電圧を補正する場合に、プリアンプ１３の出力端子と他のプリアンプ１１，１２の出力端子との接続を遮断する。それにより、プリアンプ１３の残留オフセットの誤差に含まれるコンパレータ２３の残留オフセットを従来よりも小さくすることができる。
【００４５】
ここで、オフセット電圧補正後の通常動作では、コンパレータ２４は、コンパレータ２４自身の残留オフセットに加え、コンパレータ２１の残留オフセットが誤差として含まれたプリアンプ１１の残留オフセットと、コンパレータ２２の残留オフセットが誤差として含まれたプリアンプ１２の残留オフセットと、コンパレータ２３の残留オフセットが誤差として含まれたプリアンプ１３の残留オフセットと、を平均化した誤差、を含んだデジタル信号を出力する。しかしながら、本実施の形態にかかるＡＤ変換回路１は、上記したように、プリアンプ１１の残留オフセットの誤差に含まれるコンパレータ２１の残留オフセット、プリアンプ１２の残留オフセットの誤差に含まれるコンパレータ２２の残留オフセット、及び、プリアンプ１３の残留オフセットの誤差に含まれるコンパレータ２３の残留オフセットをそれぞれ従来よりも小さくすることができるため、コンパレータ２４から精度の高いデジタル信号を出力することができる。これは、コンパレータ２５においても同様のことが言える。
【００４６】
なお、本実施の形態では、コンパレータ２４が、コンパレータ２４自身の残留オフセットに加え、コンパレータ２１の残留オフセットが誤差として含まれたプリアンプ１１の残留オフセットと、コンパレータ２２の残留オフセットが誤差として含まれたプリアンプ１２の残留オフセットと、コンパレータ２３の残留オフセットが誤差として含まれたプリアンプ１３の残留オフセットと、を平均化した誤差、を含んだデジタル信号を出力する場合を例に説明したが、これに限られない。プリアンプがさらに並列に設けられている場合には、コンパレータ２４は、コンパレータ２４自身の残留オフセットに加え、並列に設けられた複数のプリアンプのそれぞれの残留オフセットを平均化した誤差、を含んだデジタル信号を出力する。
【００４７】
その結果、本実施の形態かかるＡＤ変換回路は、補間的なデジタル信号を出力するＡＤ変換部（例えば、コンパレータ２４からなる第４のＡＤ変換部、コンパレータ２５からなる第５のＡＤ変換部）の変換精度を高めることができるため、全体として従来よりも精度の高いＡＤ変換を行うことができる。
【００４８】
さらに、本実施の形態にかかるＡＤ変換回路１では、プリアンプ１２の出力端子と他のプリアンプ１１，１３の出力端子との接続が遮断されるため、プリアンプ１２の見かけ上のオフセット電圧は他のプリアンプの出力電圧の影響を受けず変動しない。そのため、プリアンプ１２のオフセット電圧の補正に要する時間が従来よりも短縮される。これは、プリアンプ１１と他のプリアンプ１２，１３との関係、及び、プリアンプ１３と他のプリアンプ１１，１２との関係においても同様のことが言える。
【００４９】
なお、本実施の形態では、コンパレータ２１〜２５のそれぞれのオフセット電圧の補正が並行して行われる場合を例に説明したが、これに限られない。コンパレータ２１〜２５のそれぞれのオフセット電圧の補正は、一つずつ独立して行われても良い。また、本実施の形態では、プリアンプ１１〜１３のそれぞれのオフセット電圧の補正が並列に行われる場合を例に説明したが、これに限られない。プリアンプ１１〜１３のそれぞれのオフセット電圧の補正は、一つずつ独立して行われても良い。
【００５０】
ここで、プリアンプ１１〜１３のオフセット電圧の補正が一つずつ独立して行われた場合における、従来技術のＡＤ変換回路と、本実施の形態にかかるＡＤ変換回路と、のそれぞれの効果の違いについて説明する。なお、従来技術のＡＤ変換回路とは、図１に示すＡＤ変換回路１のうちトランジスタＴｒ１〜Ｔｒ８が常にオンした状態の回路であるものとする。
【００５１】
まず、従来技術のＡＤ変換回路では、あるプリアンプのオフセット電圧を補正する場合、他のプリアンプの残留オフセットが、当該あるプリアンプのオフセット電圧の補正に影響を与えてしまう。つまり、他のプリアンプの残留オフセットが、当該あるプリアンプの残留オフセットの誤差として含まれてしまう。これ解消するためには、他のプリアンプのオフセット電圧を補正した後に、再び当該あるプリアンプのオフセット電圧を補正する必要がある。そうすると、従来技術のＡＤ変換回路では、プリアンプ１１〜１３のオフセット電圧の補正に要する時間が長くなってしまう。一方、本実施の形態にかかるＡＤ変換回路１は、補正時にトランジスタＴｒ１〜Ｔｒ８を何れもオフするため、このような問題を生じさせることなく短時間でプリアンプ１１〜１３のオフセット電圧の補正をすることができる。
【００５２】
（従来技術と本願発明との比較）
続いて、従来技術のＡＤ変換回路と、本実施の形態にかかるＡＤ変換回路１と、のそれぞれのＡＤ変換精度の違いについて説明する。なお、従来技術のＡＤ変換回路とは、図１に示すＡＤ変換回路１のうちトランジスタＴｒ１〜Ｔｒ８が常にオンした状態の回路であるものとする。ここでは、代表してそれぞれのコンパレータ２４の出力信号の精度の違いについて説明する。
【００５３】
なお、コンパレータ２４の出力信号には、コンパレータ２４自身の残留オフセットに加え、並列に設けられた複数のプリアンプのそれぞれの残留オフセットを平均化した誤差、が含まれる。ここで、並列に設けられた複数のプリアンプのそれぞれの残留オフセットを平均化した誤差は、これら複数のプリアンプを一つのプリアンプと考えた場合、当該一つのプリアンプの残留オフセット、とも解釈することができる。そこで、以下では、説明の簡略化のため、コンパレータ２４の出力信号には、コンパレータ２４自身の残留オフセットに加え、プリアンプ１１の残留オフセットのみが含まれる場合を例に説明する。
【００５４】
まず、各式に用いられる記号を以下のように定義する。
ΔＶｃ：コンパレータ２１，２４の補正調整幅の最小値
ΔＶｐ：プリアンプ１１の補正調整幅の最小値
Ｖｃｒａ：コンパレータ２１の残留オフセット（−ΔＶｃ＜Ｖｃｒａ＜ΔＶｃ）
Ｖｃｒｂ：コンパレータ２４の残留オフセット（−ΔＶｃ＜Ｖｃｒｂ＜ΔＶｃ）
ＡＶＥ：平均化の係数（０＜ＡＶＥ＜１）
Ａ１：トランジスタＴｒ１〜Ｔｒ８オン時のプリアンプ１１の利得
Ａ２：トランジスタＴｒ１〜Ｔｒ８オフ時のプリアンプ１１の利得（１＜Ａ１＜Ａ２）
Ｖｏｆｆｐ：プリアンプ１１のオフセット電圧
ｎ：従来技術の構成にてプリアンプ１１のオフセット電圧補正後のカウンタ７１のカウント値
ｍ：本願発明の構成にてプリアンプ１１のオフセット電圧補正後のカウンタ７１のカウント値
Ｖｐｒｂ：従来技術の構成にてオフセット電圧補正後のプリアンプ１１の残留オフセット
Ｖｐｒ：本願発明の構成にてオフセット電圧補正後のプリアンプ１１の残留オフセット
Ｖｄｒｂ：従来技術の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２１までのオフセット誤差
Ｖｄｒｃ：本願発明の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２１までのオフセット誤差
Ｖｄｒ：本願発明の構成にて通常動作時のプリアンプ１１からコンパレータ２１までのオフセット誤差
Ｖｉｒｂ：従来技術の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２４までのオフセット誤差
Ｖｉｒ：本願発明の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２４までのオフセット誤差
【００５５】
まず、従来技術の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２１までのオフセット誤差Ｖｄｒｂは、次の式（１）のように表すことができる。
【００５６】
Ｖｄｒｂ＝Ｖｏｆｆｐ×ＡＶＥ＋Ｖｃｒａ／Ａ１−ｎ×ΔＶｐ×ＡＶＥ  ・・・（１）
【００５７】
なお、オフセット誤差ＶｄｒｂはＡＶＥ×ΔＶｐ単位で補正される。したがって、オフセット誤差Ｖｄｒｂの最大値はＡＶＥ×ΔＶｐであるということができる。そのため、オフセット誤差Ｖｄｒｂは、次の式（２）のようにも表すことができる。
【００５８】
Ｖｄｒｂ＜ＡＶＥ×ΔＶｐ  ・・・（２）
【００５９】
従来技術におけるプリアンプ１１の残留オフセットＶｐｒｂは、式（１）を参照して、次の式（３）のように表すことができる。
【００６０】
Ｖｐｒｂ＝ＡＶＥ×（Ｖｏｆｆｐ−ｎ×ΔＶｐ）
＝Ｖｄｒｂ−Ｖｃｒａ／Ａ１  ・・・（３）
【００６１】
従来技術の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２４までのオフセット誤差Ｖｉｒｂは、式（３）を参照して、次の式（４）のように表すことができる。
【００６２】
Ｖｉｒｂ＝Ｖｐｒｂ＋Ｖｃｒｂ／Ａ１
＝Ｖｄｒｂ−Ｖｃｒａ／Ａ１＋Ｖｃｒｂ／Ａ１  ・・・（４）
【００６３】
次に、本願発明の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２１までのオフセット誤差Ｖｄｒｃは、次の式（５）のように表すことができる。
【００６４】
Ｖｄｒｃ＝Ｖｏｆｆｐ＋Ｖｃｒａ／Ａ２−ｍ×ΔＶｐ  ・・・（５）
【００６５】
なお、オフセット誤差ＶｄｒｃはΔＶｐ単位で補正される。したがって、オフセット誤差Ｖｄｒｃの最大値はΔＶｐであるということができる。そのため、オフセット誤差Ｖｄｒｃは、次の式（６）のようにも表すことができる。
【００６６】
Ｖｄｒｃ＜ΔＶｐ  ・・・（６）
【００６７】
式（６）は、次の式（７）のように変形して表すことができる。
【００６８】
ＡＶＥ×Ｖｄｒｃ＜ＡＶＥ×ΔＶｐ  ・・・（７）
【００６９】
なお、本願発明の構成にて通常動作時のプリアンプ１１からコンパレータ２１までのオフセット誤差Ｖｄｒは、次の式（８）のように表すことができる。
【００７０】
Ｖｄｒ＝Ｖｏｆｆｐ×ＡＶＥ＋Ｖｃｒａ／Ａ１−ｍ×ΔＶｐ×ＡＶＥ  ・・・（８）
【００７１】
本願発明におけるプリアンプ１１の残留オフセットＶｐｒは、式（５）を参照して、次の式（９）のように表すことができる。
【００７２】
Ｖｐｒ＝ＡＶＥ×（Ｖｏｆｆｐ−ｍ×ΔＶｐ）
＝ＡＶＥ×（Ｖｄｒｃ−Ｖｃｒａ／Ａ２）  ・・・（９）
【００７３】
本願発明の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２４までのオフセット誤差Ｖｉｒは、式（９）を参照して、次の式（１０）のように表すことができる。
【００７４】
Ｖｉｒ＝Ｖｐｒ＋Ｖｃｒｂ／Ａ１
＝ＡＶＥ×（Ｖｄｒｃ−Ｖｃｒａ／Ａ２）＋Ｖｃｒｂ／Ａ１  ・・・（１０）
【００７５】
式（２）及び式（７）より、Ｖｄｒｂ≒ＡＶＥ×Ｖｄｒｃと考えることができる。したがって、式（１０）は、次の式（１１）のように変形して表すことができる。
【００７６】
Ｖｉｒ＝Ｖｄｒｂ―ＡＶＥ×Ｖｃｒａ／Ａ２＋Ｖｃｒｂ／Ａ１  ・・・（１１）
【００７７】
ここで、式（４）及び式（１１）のそれぞれの第２項を比較すると、以下の式（１２）のような関係で表される。
【００７８】
Ｖｃｒａ／Ａ１  ＞  ＡＶＥ×Ｖｃｒａ／Ａ２  ・・・（１２）
【００７９】
式（４）、式（１１）及び式（１２）から明らかなように、本願発明の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２４までのオフセット誤差Ｖｉｒは、従来技術の構成にてオフセット電圧補正後のプリアンプ１１からコンパレータ２４までのオフセット誤差Ｖｉｒｂよりも小さい。
【００８０】
このように、本実施の形態にかかるＡＤ変換回路１は、コンパレータ２４から精度の高いデジタル信号を出力することができる。これは、コンパレータ２５の場合でも同様である。その結果、本実施の形態にかかるＡＤ変換回路１は、全体として従来よりも精度の高いＡＤ変換を行うことができる。
【００８１】
実施の形態２
図３は、本発明の実施の形態２にかかるＡＤ変換回路２の構成例を示す図である。図３に示すＡＤ変換回路２は、図１に示すＡＤ変換回路１と比較して、抵抗素子Ｒ１〜Ｒ８を有しない。ここで、図３に示すＡＤ変換回路２では、トランジスタＴｒ１〜Ｔｒ８のオン抵抗が、それぞれ抵抗素子Ｒ１〜Ｒ８の役割を果たす。図３に示すＡＤ変換回路２のその他の回路構成及び動作については、図１に示すＡＤ変換回路１の場合と同様であるため、その説明を省略する。
【００８２】
本実施の形態にかかるＡＤ変換回路２でも、実施の形態１にかかるＡＤ変換回路１と同様の効果を奏することができる。さらに、本実施の形態にかかるＡＤ変換回路２は、抵抗素子Ｒ１〜Ｒ８を備えないため、回路規模の増大を抑制することができる。
【００８３】
以上のように、上記実施の形態にかかるＡＤ変換回路は、プリアンプのオフセット電圧を補正する場合に、補正対象のプリアンプの出力端子と他のプリアンプの出力端子との接続を遮断する。それにより、補正対象のプリアンプの出力電圧が他のプリアンプの出力電圧によって平均化されなくなるため、補正対象のプリアンプの利得は従来よりも大きくなる。それにより、本実施の形態にかかるＡＤ変換回路は、後段アンプ（コンパレータ）の残留オフセットを従来よりも高い圧縮率で圧縮することができる。即ち、補正対象のプリアンプの残留オフセットの誤差に含まれる後段アンプの残留オフセットを従来よりも小さくすることができる。それにより、本実施の形態にかかるＡＤ変換回路は、全体として精度の高いＡＤ変換を行うことができる。
【００８４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、トランジスタＴｒ１〜Ｔｒ８が何れもＰチャネルＭＯＳトランジスタである場合を例に説明したが、これに限られない。トランジスタＴｒ１〜Ｔｒ８は、それぞれＮチャネルＭＯＳトランジスタであっても良いし、それぞれＣＭＯＳ構成であっても良い。
【００８５】
また、上記実施の形態では、ＡＤ変換回路が、第１〜第３のＡＤ変換部と、これらの出力を補間する第４及び第５のＡＤ変換部と、を備えた場合を例に説明したが、これに限られない。ＡＤ変換回路は、任意の数のＡＤ変換部を備えた構成に適宜変更可能である。
【００８６】
また、上記実施の形態では、各第１〜第３のＡＤ変換部が１つのプリアンプ及び１つのコンパレータを備え、各第４，第５のＡＤ変換部が１つのコンパレータを備えた場合を例に説明したが、これに限られない。各第１〜第３のＡＤ変換部は直列接続された２つ以上のプリアンプ及び１つのコンパレータを備え、各第４，第５のＡＤ変換部は同じく直列接続された２つ以上のプリアンプ及び１つのコンパレータを備えた構成に適宜変更可能である。
【符号の説明】
【００８７】
１，２  ＡＤ変換回路
１１〜１３  プリアンプ
２１〜２５  コンパレータ
３１〜３３  スイッチ
４１〜４５  スイッチ
５１〜５３  ＤＡＣ
６１〜６５  ＤＡＣ
７１〜７３  カウンタ
８１〜８５  カウンタ
９０  制御回路
Ｔｒ１〜Ｔｒ８  トランジスタ
Ｒ１〜Ｒ８  抵抗素子
【図１】
0005728367.tif 000002
【図２】
0005728367.tif 000003
【図３】
0005728367.tif 000004
【図４】
0005728367.tif 000005