(57)【特許請求の範囲】
【請求項１】
基準電圧を、複数の抵抗器で分圧して複数の比較用電圧を生成する電圧生成部と、
前記複数の比較用電圧のうちの何れかの前記比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力する複数の比較器と、を備え、
前記複数の比較器の各々は、２つの入力の電位差を検出する差動対回路を含み、
前記差動対回路は、第１回路部と第２回路部とを有し、
前記第１回路部は、一方の前記入力がゲートに供給される第１入力トランジスタと、前記第１入力トランジスタと直列に接続され、かつ固定抵抗で構成される抵抗器とを含み、
前記第２回路部は、他方の前記入力がゲートに供給されるとともに、前記第１入力トランジスタと差動対を形成する第２入力トランジスタと、前記第２入力トランジスタと直列に接続される可変抵抗器とを含み、
前記可変抵抗器は、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含み、
前記外部信号は、前記複数の比較器と１対１に対応する複数の制御信号で構成され、各前記制御信号は、対応する前記比較器の前記可変抵抗器に含まれる前記複数の可変抵抗素子と１対１に対応する複数のビットで表され、
前記複数の可変抵抗素子の各々は、当該可変抵抗素子に対応する前記ビットに応じて、２種類の抵抗値のうちの何れかの値に設定される、
アナログ／デジタル変換器。
【請求項２】
前記複数の可変抵抗素子の各々の抵抗値は、前記第１入力トランジスタの入出力特性と前記第２入力トランジスタの入出力特性とが揃うように設定される、
請求項１のアナログ／デジタル変換器。
【請求項３】
前記複数の可変抵抗素子の各々を形成する膜の面積値は互いに相違する、
請求項１のアナログ／デジタル変換器。
【請求項４】
前記可変抵抗素子は磁気抵抗素子である、
請求項１のアナログ／デジタル変換器。
【請求項５】
前記磁気抵抗素子は、磁気トンネル接合素子である、
請求項４のアナログ／デジタル変換器。
【請求項６】
前記磁気抵抗素子は、ＧＭＲ素子である、
請求項４のアナログ／デジタル変換器。
【請求項７】
前記外部信号に応じて、磁気抵抗素子の抵抗値を可変に設定する書き換え回路をさらに備え、
前記磁気抵抗素子は、対応する信号線を流れる電流に起因して発生する磁界により磁化状態が変化して抵抗値が変化し、
前記書き換え回路は、前記外部信号に応じて前記信号線に流れる電流を制御する、
請求項４のアナログ／デジタル変換器。
【請求項８】
前記外部信号に応じて、磁気抵抗素子の抵抗値を可変に設定する書き換え回路と、
複数の前記磁気抵抗素子ごとに設けられ、電源線からの電流を前記磁気抵抗素子へ供給するか否かを個別に切り替える選択トランジスタと、をさらに備え、
前記磁気抵抗素子は、オン状態に変化した、当該磁気抵抗素子に対応する前記選択トランジスタを介して供給される電流によって磁化状態が変化して抵抗値が変化し、
前記書き換え回路は、前記外部信号に応じて前記選択トランジスタのオンオフを制御する、
請求項４のアナログ／デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、アナログ／デジタル変換器に関する。
【背景技術】
【０００２】
アナログ／デジタル変換器（「ＡＤコンバータ」）は、大きく分けると逐次比較型、並列比較型、ΔΣ型の３種類がある。そのうち並列比較型はフラッシュ型とも呼ばれ、例えばアナログ信号のフルスケールを２のｎ乗の区間に分割する（２のｎ乗−１）個の比較用電圧と、（２のｎ乗−１）個のコンパレータを使って、１回の比較でデジタル値を得ることができる。このため、並列比較型ＡＤコンバータは最も高速に動作する。
【０００３】
ただし、並列比較型では回路規模が極めて大きくなってしまうことが問題点として知られている。この理由は、ＡＤコンバータは、比較用電圧を生成するための抵抗ラダー、コンパレータ群およびエンコーダの３つの基本要素から構成されているが、ＡＤコンバータの変換精度は抵抗ラダーの精度とコンパレータの分解能で決まり、それぞれの精度あるいは分解能は面積が大きくなるほど向上するためである。
【０００４】
すなわち、並列比較型では、変換精度の向上と引き換えに回路規模が増大してしまう。逆に言えば、小さい回路面積では高分解能が実現できないことになる。
【０００５】
ここで、コンパレータ（比較器）は、２つの入力の電位差を検出するための差動対を含んで構成されており、高分解能を実現するには、差動対を形成する入力トランジスタのしきい値のばらつきを抑制することが必要である。しきい値の精度は、ＣＭＯＳ製造技術の世代によって異なり、より高度の技術を用いた方がよい。したがって、並列比較型ＡＤコンバータの分解能ビット数は、基本的には半導体微細加工技術の精度の範囲内で制限されており、回路面積と分解能はトレードオフの関係になっていた。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０９−１０７２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、回路規模の増大を抑制しつつ変換精度が高いアナログ／デジタル変換器を提供することである。
【課題を解決するための手段】
【０００８】
実施形態のアナログ／デジタル変換器は、電圧生成部と複数の比較器とを備える。電圧生成部は、基準電圧を、複数の抵抗器で分圧して複数の比較用電圧を生成する。各比較器は、複数の比較用電圧のうちの何れかの比較用電圧とアナログの入力電圧との比較結果に応じたデジタル信号を出力する。各比較器は、２つの入力の電位差を検出する差動対回路を含む。差動対回路は、第１回路部と第２回路部とを有する。第１回路部は、第１入力トランジスタと、第１入力トランジスタと直列に接続され、かつ固定抵抗で構成される抵抗器とを含む。第２回路部は、第１入力トランジスタと差動対を形成する第２入力トランジスタと、第２入力トランジスタと直列に接続される可変抵抗器とを含む。可変抵抗器は、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含む。外部信号は、複数の比較器と１対１に対応する複数の制御信号で構成される。各制御信号は、対応する比較器の可変抵抗器に含まれる複数の可変抵抗素子と１対１に対応する複数のビットで表され、複数の可変抵抗素子の各々は、当該可変抵抗素子に対応するビットに応じて、２種類の抵抗値のうちの何れかの値に設定される。
【図面の簡単な説明】
【０００９】
【図１】並列比較型のＡＤコンバータを示す図。
【図２】ＡＤコンバータの入出力特性を示す図。
【図３】実施形態のＡＤコンバータの概略構成例を示す図。
【図４】ＡＤコンバータの詳細な構成を説明するための図。
【図５】差動増幅器の構成例を示す図。
【図６】第１回路部および第２回路部の詳細な構成例を示す図。
【図７】入力トランジスタの入出力特性の調整方法を説明するための図。
【図８】第２入力トランジスタの入出力特性の一例を示す図。
【図９】ＭＴＪ素子の構成例を示す図。
【図１０】複数のＭＴＪ素子の形成例を示す図。
【図１１】複数のＭＴＪ素子の形成例を示す図。
【図１２】複数のＭＴＪ素子の形成例を示す図。
【図１３】第２回路部の断面図。
【図１４】ＭＴＪ素子の磁化状態を変化させる方法の一例を説明するための図。
【図１５】可変抵抗器の一例を示す図。
【図１６】制御信号と抵抗値との対応関係の一例を示す図。
【図１７】可変抵抗器の変形例を示す図。
【図１８】変形例の第２回路部の断面図。
【図１９】ＭＴＪ素子のＩ−Ｖ特性の一例を示す図。
【図２０】ＧＭＲ素子のＩ−Ｖ特性の一例を示す図。
【図２１】スピン注入磁化反転方式が採用された場合を説明するための図。
【図２２】特定のＭＴＪ素子を説明するための図。
【図２３】ＭＴＪ素子の変形例を示す図。
【図２４】比較器の変形例を示す図。
【図２５】比較器の変形例を示す図。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明に係るアナログ／デジタル変換器（以下の説明では、「ＡＤコンバータ」と呼ぶ）の実施の形態を詳細に説明する。
【００１１】
本実施形態のＡＤコンバータは、並列比較型（フラッシュ型）のＡＤコンバータである。最初に、図１に示されるような並列比較型のＡＤコンバータ１の原理と分解能について説明する。図１に示すように、ＡＤコンバータ１は、電圧生成部２と、複数の比較器（コンパレータ）３と、エンコーダ４とを含んで構成される。電圧生成部２は、直列に接続された複数の抵抗Ｒ（抵抗ラダー）を含む。そして、電圧生成部２は、外部から与えられた基準電圧ＶＲＥＦを、抵抗ラダーで分圧することで複数の比較用電圧を生成する。電圧生成部２で生成された複数の比較用電圧は、それぞれ対応する比較器３に入力される。また、各比較器３には、アナログの制御信号（入力電圧）が共通に入力される。各比較器３は、当該比較器３に入力された比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号をエンコーダ４へ出力する。エンコーダ４は、各比較器３から出力されたデジタル信号をエンコード（符号化）して得られたデジタル値を出力する。
【００１２】
図１では、抵抗Ｒと比較器３の数は省略して描かれているが、抵抗Ｒと比較器３の数が増大するほど分解能は向上する。ＡＤコンバータの変換精度を向上させるという観点からすれば、本発明は、１０ビット以上の分解能を有するＡＤコンバータに適用することが特に有効であるが、以下では、説明の便宜上、低ビットの分解能を有するＡＤコンバータを例に挙げて説明する場合もある。
【００１３】
ＡＤコンバータ１からの出力値（変換されたデジタル値）としては、基準電圧ＶＲＥＦの範囲内を均等に分割（８ビットの場合は２５６、１０ビットの場合は１０２４）して整数値化したものが読み出される。また、基準電圧として、「ＶＲＥＦ」が与えられる場合と、「±ＶＲＥＦ」が与えられる場合があるが、「ＶＲＥＦ」が与えられる場合は、「ＶＲＥＦ」を２Ｎ（Ｎは出力値のビット数）で割った値（すなわちＶＲＥＦ／２Ｎ）が、図２に示す階段状の入出力特性の１つの階段ステップの高さに相当する（「±ＶＲＥＦ」が与えられる場合は、２ＶＲＥＦ／２Ｎとなる）。この場合の階段ステップ数は２のＮ乗−１個になる。３ビットを例に挙げると、図２に示すように、アナログの入力電圧は２の３乗＝８個に分割され、階段ステップ数は７個となり、０電圧も含めてそれぞれの電圧レベルがデジタル値として出力される。電圧最小単位をＬＳＢとすると、最下位ビットのみ１／２ＬＳＢ分の範囲がある。なお、ＬＳＢ（Ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔ）とは、本来２進数の最下位の桁を指すものである。逆に２進数の最上位の桁をＭＳＢと呼ぶ。ＡＤコンバータ１内部では、アナログの入力電圧と、基準電圧ＶＲＥＦを抵抗ラダーで分圧したものとを比較し、そこで得られたコンパレータ出力となる温度計コードを、またエンコーダ４にてバイナリコードに変換して出力（デジタル出力）する。
【００１４】
ここで、ＡＤコンバータ１の精度は、各比較器３による電圧比較の精度で決まる。８ビットを例に挙げると、±ＶＲＥＦ＝±０．５Ｖを印加した抵抗ラダーから取り出される比較用電圧の間隔は４ｍＶもの小さな値となる。この階段状の電圧誤差の最大値を２ｍＶ（１／２ＬＳＢ）以下に抑えなければならない。抵抗ラダーはＣＭＯＳ技術を用いた場合、一般にはＳｉ基板のフィールド（ＬＯＣＯＳやＳＴＩのＳｉＯ２などの絶縁部分）上に多結晶シリコンを用いて製造される。加工精度を高めるため、抵抗ラダーの近くにダミー抵抗を発生させるなどの工夫がされる。さらに抵抗でのジュール熱が微分非線形誤差（ＤＮＬ）や積分非線形誤差（ＩＮＬ）に影響を与えることもある。基板発熱の影響を避けるには、Ｓｉ基板のＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  Ｏｆ  Ｌｉｎｅ）の層ではなく、層間絶縁膜上のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  Ｏｆ  Ｌｉｎｅ）の層で可変抵抗を形成すればよい。
【００１５】
ＤＮＬの影響があると図２の階段状の線（入出力特性を示す線）が左右方向にずれた形になる。ＤＮＬの影響が積分されると、全体が階段状にうねるＩＮＬと呼ばれる形になる。通常、ＡＤコンバータ１は高分解能を実現しつつ、ＤＮＬとＩＮＬの影響を抑えて１／２ＬＳＢ以下となるように製造されなければならない。なお、基準電圧ＶＲＥＦの精度や安定度もＡＤコンバータの値の信頼性に大きな影響を与えるため、本発明ではＣＭＯＳ回路で参照電源として一般に用いられるバンドギャップ参照電源などを用いることを想定していて、基準電圧ＶＲＥＦ自身にも誤差１ビット分未満の高い精度を確保しているものとする。
【００１６】
以上のように、並列比較型ＡＤコンバータの性能は、比較器（コンパレータ）による電圧比較の精度で決まるので、高分解能を得るためには、比較器による電圧比較の精度を高めることが重要である。
【００１７】
ここで、並列比較型のＡＤコンバータでは、その分解能をｎビットとすると２のｎ乗−１個のコンパレータ（比較器）が必要となる。８ビットを例にすると、±ＶＲＥＦ＝±０．５Ｖを印加した抵抗ラダーから取り出される電圧の間隔は４ｍＶもの小さな値となる。この階段状の電圧誤差の最大値を２ｍＶ（１／２ＬＳＢ）以下に抑えなければならない。ここで、閾値のばらつきも２ｍＶ以内に抑えなければ信号を正しく判別することができない。しかし、小さな面積で設計した差動型ＣＭＯＳコンパレータはＭＯＳ素子の閾値ばらつきやｇｍのばらつきによるオフセット電圧が問題となる。例えば、ゲート絶縁膜厚が１０ｎｍのＭＯＳ素子では、５ｍＶのばらつき制御のためにゲート長（Ｌ）と幅（Ｗ）の積Ｌ×Ｗが１６×１６μｍ２＝２５６μｍ２必要となる。閾値ばらつきは、Ｌ×Ｗの平方根に逆比例し、以下の式（１）で表すことができる。
δ（ΔＶｔｈ）＝Ａ／√（Ｌ×Ｗ）      （１）
式（１）のδ（ΔＶｔｈ）は、閾値ばらつきを示す。式（１）によれば、２ｍＶ以内のオフセット電圧に抑えるためには、Ｌ×Ｗが４０×４０μｍ２＝１６００μｍ２もの大きな面積が必要となる。８ビットのＡＤコンバータではこれが２５５個必要となるので、コンパレータだけで１ｍｍ×０．４ｍｍもの大きな面積を占めることになる。
【００１８】
そこで、本実施形態では、回路規模を抑制しつつ変換精度が高いＡＤコンバータを提供することを目的として、ＡＤコンバータに含まれるコンパレータの差動対となる２つの入力トランジスタのうちの一方に、制御信号に応じて抵抗値が可変に設定される可変抵抗器を組み合わせて構成し、ＡＤコンバータの製造後においても、差動対となる２つの入力トランジスタの入出力特性の調整を可能にしている。以下、具体的に説明する。
【００１９】
図３は、本実施形態のＡＤコンバータ１００の概略構成例を示すブロック図である。図３に示すように、ＡＤコンバータ１００は、電圧生成部１０と、比較器群２０と、エンコーダ３０と、書き換え回路４０とを含んで構成される。ここでは、ＡＤコンバータ１００は書き換え回路４０を含んで構成される例を説明するが、これに限らず、例えばＡＤコンバータ１００は書き換え回路４０を含まなくてもよい。この場合、例えばパッケージされたＡＤコンバータ１００のチップには、電圧生成部１０、比較器群２０、エンコーダ３０、および、書き換え回路４０と接続される端子が搭載される構成であってもよい。これにより、ＡＤコンバータ１００の製造後においても、端子を介して書き換え回路４０を接続することができるので、後述の抵抗調整を自由に行うことができる。
【００２０】
図４は、ＡＤコンバータ１００の詳細な構成を説明するための図である。この図では、書き換え回路４０の図示は省略している。図４に示すように、電圧生成部１０は、直列に接続される複数の抵抗器Ｒを含む。そして、電圧生成部１０は、外部から与えられる基準電圧ＶＲＥＦを、複数の抵抗器Ｒにより分圧して複数の比較用電圧を生成する。
【００２１】
図３に示された比較器群２０は、複数の比較器（コンパレータ）２１で構成される。電圧生成部１０で生成された複数の比較用電圧は、それぞれ対応する比較器２１に入力される。また、各比較器２１には、アナログの制御信号（入力電圧）が共通に入力される。各比較器２１は、入力された比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号をエンコーダ３０へ出力する。エンコーダ３０は、各比較器２１から出力されたデジタル信号をエンコードして得られたデジタル値を出力する。各比較器２１およびエンコーダ３０には、駆動電圧Ｖｄｄが供給される。
【００２２】
次に、比較器２１の特性を調整する方法の原理を説明する。各比較器２１は、図５に示す差動増幅器２２を含んで構成される。図５に示すように、差動増幅器２２は、駆動電圧Ｖｄｄが供給される電源線２００と、接地電位ＧＮＤが供給される接地線２１０との間に配置される。そして、差動増幅器２２は、カレントミラー部２３と、差動対回路部２４と、定電流源２５とを備える。
【００２３】
カレントミラー部２３は、各々を流れる電流値が等しくなるように設定された２つのトランジスタ２６ａおよび２６ｂを含んで構成される。本実施形態では、トランジスタ２６ａおよび２６ｂの各々は、Ｐチャネル型の電界効果トランジスタ（Ｐ型のMOSFET）である。トランジスタ２６ａおよび２６ｂの各々のゲートは互いに接続される。また、トランジスタ２６ａおよび２６ｂの各々のソースは、駆動電圧Ｖｄｄが供給される電源線２００に接続される。
【００２４】
定電流源２５は、一定の電流を流し続ける機能を実現するための要素であり、トランジスタ２７を含んで構成される。本実施形態では、トランジスタ２７は、Ｎチャネル型の電界効果トランジスタ（Ｎ型のMOSFET）である。トランジスタ２７のソースは、接地電位ＧＮＤが供給される接地線２１０に接続される。また、トランジスタ２７のゲートには、外部からバイアス電位ＶBiasが供給される。外部からのバイアス電位ＶBiasを変化させることで、定電流の値を可変に設定することができる。
【００２５】
差動対回路部２４は、２つの入力（Ｖｉｎ＋、Ｖｉｎ−）の電位差を検出する機能を実現するための要素であり、カレントミラー部２３と定電流源２５との間に配置される。図５に示すように、差動対回路部２４は、第１回路部５０と第２回路部６０とを有する。第１回路部５０は、第１入力トランジスタ５１と、抵抗器Ｒｒｅｆとを含む。本実施形態では、第１入力トランジスタ５１は、Ｎチャネル型のトランジスタ（Ｎ型のMOSFET）である。第１入力トランジスタ５１のゲートには、一方の入力Ｖｉｎ＋が供給される。ここでは、一例として、第１入力トランジスタ５１のゲートには、アナログの入力電圧が供給される。なお、これに限らず、例えば第１入力トランジスタ５１のゲートには、比較用電圧が供給されてもよい。また、第１入力トランジスタ５１のソースは、抵抗器Ｒｒｅｆと接続される。抵抗器Ｒｒｅｆは、固定抵抗である。さらに、第１入力トランジスタ５１のドレインは、カレントミラー部２３に含まれる一方のトランジスタ２６ａのドレインと接続される。
【００２６】
第２回路部６０は、第２入力トランジスタ６１と、可変抵抗器Ｒｖとを含む。本実施形態では、第２入力トランジスタ６１は、Ｎチャネル型のトランジスタ（Ｎ型のMOSFET）である。第２入力トランジスタ６１のゲートには、他方の入力Ｖｉｎ−が供給される。ここでは、一例として、第２入力トランジスタ６１のゲートには、比較用電圧が供給される。なお、これに限らず、例えば第２入力トランジスタ６１のゲートには、アナログの入力電圧が供給されてもよい。また、第２入力トランジスタ６１のソースは、可変抵抗器Ｒｖと接続される。可変抵抗器Ｒｖは、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含む。この詳細な内容は後述する。さらに、第２入力トランジスタ６１のドレインは、差動増幅器２２の出力Ｖｏｕｔが取り出されるノードＮｄを介して、カレントミラー部２３に含まれる他方のトランジスタ２６ｂのドレインと接続される。
なお、差動増幅器２２に含まれる各トランジスタのチャネルタイプは図５の例に限定されるものではなく、それぞれ任意に変更可能である。
【００２７】
図６は、第１回路部５０および第２回路部６０の詳細な構成の一例を示す図である。図６に示すように、第１回路部５０の抵抗器Ｒｒｅｆは、互いに直列に接続される固定抵抗Ｒｏおよび固定抵抗ｒで構成される。また、第２回路部６０の可変抵抗器Ｒｖは、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子Ｒｊを含んで構成される。図６の例では、可変抵抗器Ｒｖは、固定抵抗Ｒｏと、複数の可変抵抗素子Ｒｊとが直列に接続されて構成される。本実施形態では、複数の可変抵抗素子Ｒｊの各々の抵抗値を可変に設定することで、可変抵抗器Ｒｖの全体の抵抗値を所望の値に設定することができる。
【００２８】
例えば図７に示すように、第１入力トランジスタ５１と第２入力トランジスタ６１との間で、チャネル長Ｌおよびチャネル幅Ｗの各々の値が３％程度ずれた場合を想定する。図７では、第１入力トランジスタ５１のＬ／Ｗが１３０ｎｍ／３００ｎｍ、第２入力トランジスタ６１のＬ／Ｗが１３４ｎｍ／３０９ｎｍとなった場合を例示している。この場合、第１入力トランジスタ５１の入出力特性（ゲート電位Ｖｇと、ドレイン−ソース間を流れるドレイン電流Ｉｄとの関係）は、図７の実線部分Ａ１となる。比較器２１による電圧比較の精度を高めるためには、差動対を形成する第１入力トランジスタ５１および第２入力トランジスタ６１の各々の入出力特性を揃えることが重要であるので、本来であれば、第２入力トランジスタ６１の入出力特性は、図７の点線部分Ｂ１であることが望ましい。しかしながら、この例では、上述したように３％程度の製造誤差が発生しているので、第１入力トランジスタ５１および第２入力トランジスタ６１の各々の入出力特性は互いにずれた状態となる。
【００２９】
そこで、本実施形態では、第１入力トランジスタ５１の入出力特性と第２入力トランジスタ６１の入出力特性とが揃うように、可変抵抗器Ｒｖの抵抗値を可変に設定する。図８において、可変抵抗器Ｒｖのうち、直列に接続される複数の可変抵抗素子Ｒｊの部分を可変抵抗部ＲＪと表記する。図８に示すように、第２入力トランジスタ６１の入出力特性は、可変抵抗部ＲＪの抵抗値に応じて変化する。例えば可変抵抗部ＲＪの抵抗値が、ＲlowからＲhigh（＞Ｒlow）に設定された場合、同じゲート電位Ｖｇに対応するドレイン電流Ｉｄの値は減少する。これは、可変抵抗器Ｒｖの抵抗値が増大することによってソース・ドレイン電圧が減少する効果と、実効的にゲート電位が低下するように見える効果とが組み合わされて発生する可変の特性である。反対に、可変抵抗部ＲＪの抵抗値が、ＲhighからＲlowに設定された場合、同じゲート電位Ｖｇに対応するドレイン電流Ｉｄの値は増大する。以上のように、可変抵抗部ＲＪの抵抗値を可変に設定することで、第２入力トランジスタ６１の入出力特性を変化させることができる。
【００３０】
再び図７に戻って説明を続ける。例えば第２入力トランジスタ６１の入出力特性が図７の一点鎖線Ｃ１である場合を想定する。この場合、可変抵抗器Ｒｖの抵抗値が減少するように、複数の可変抵抗素子Ｒｊの各々の抵抗値を設定することで、第２入力トランジスタ６１の入出力特性Ｃ１を入出力特性Ｂ１に近づけることができる。また、例えば第２入力トランジスタ６１の入出力特性が図７の一点鎖線Ｄ１である場合を想定する。この場合、可変抵抗器Ｒｖの抵抗値が増大するように、複数の可変抵抗素子Ｒｊの各々の抵抗値を設定することで、第２入力トランジスタ６１の入出力特性Ｄ１を入出力特性Ｂ１に近づけることができる。以上のように、第１入力トランジスタ５１の入出力特性と第２入力トランジスタ６１の入出力特性とが揃うように、複数の可変抵抗素子Ｒｊの各々の抵抗値を可変に設定することで、比較器２１による電圧比較の精度を高めることができる。
【００３１】
次に、可変抵抗器Ｒｖに含まれる可変抵抗素子Ｒｊについて説明する。一例として、本実施形態では、可変抵抗素子Ｒｊは磁気抵抗素子である。磁気抵抗素子は薄膜形成と微細加工プロセスにより作成され、薄膜の種類が同一であれば面積抵抗率はほぼ同一である。ここでは、磁気抵抗素子の一例として、磁気トンネル接合（Ｍagnetic  Tunnel  Junction、以下では「ＭＴＪ」と呼ぶ）素子を例に挙げて説明する。以下では、可変抵抗素子ＲｊをＭＴＪ素子Ｒｊと表記する。
【００３２】
図９に示すように、ＭＴＪ素子Ｒｊは、磁性膜１１、トンネル絶縁膜１２および磁性膜１３の３層構造で構成される。例えば、磁性膜１１としてＣｏＦｅＢを採用し、トンネル絶縁膜１２としてＭｇОを採用し、磁性膜１３としてＣｏＦｅＢを採用することもできる。図９の例では、下側の磁性膜１１は、磁化方向を変更可能な磁化フリー層である。上側の磁性膜１３には、反強磁性体のＩｒＭｎを積層させ、磁化方向を変更不可能な磁化固定層とした。磁化フリー層（磁性膜１１）の磁化方向と磁化固定層（磁性膜１３）の磁化方向が同じ場合（磁化平行の場合）、図９に示すように、ＭＴＪ素子Ｒｊの抵抗は低抵抗値に変化する。また、磁化フリー層の磁化方向と磁化固定層の磁化方向が反対の場合（磁化反平行の場合）、図９に示すように、ＭＴＪ素子Ｒｊの抵抗は高抵抗値に変化する。このように、ＭＴＪ素子Ｒｊの抵抗値は、当該ＭＴＪ素子Ｒｊの磁化状態に応じて、２種類の抵抗値（高抵抗値、低抵抗値）のうちの何れかの値に変化する。
【００３３】
ここで、磁化平行の場合の抵抗値（低抵抗値）と磁化反平行の場合の抵抗値（高抵抗値）との比率は磁気抵抗比（以下、「ＭＲ比」と呼ぶ）と呼ばれ、以下の式（２）で定義される。
ＭＲ比＝（高抵抗値−低抵抗値）／低抵抗値      （２）
例えば磁化平行から磁化反平行への変化に伴い、抵抗値が２倍変化した場合（すなわち高抵抗値が低抵抗値の２倍の場合）は、ＭＲ比が１００％（「１」）となる。また、例えば抵抗値が１０倍変化した場合は、ＭＲ比が９００％（「９」）となる。ＭＴＪ素子の場合、室温で１００％のＭＲ比を有する素子を容易に製造することができる。
【００３４】
上述の磁性膜１１、トンネル絶縁膜１２および磁性膜１３の各々の膜厚は、所望のＭＲ比が得られるように設定される。例えばＣｏＦｅＢ（磁性膜１１および１３）の膜厚を３ｎｍ前後、ＭｇＯ（トンネル絶縁膜１２）の膜厚を１ｎｍ前後に設定することで、１０Ωμｍ２程度の面積抵抗ＲＡ、１００％程度のＭＲ比を得ることができる。これらの値は成膜条件やその後の加熱プロセスで変動するため製造者が予め条件を求めておく必要がある。しかし、ＭＴＪの特質として、一度求められたＲＡやＭＲ比の再現性は極めて高い。図９に示したように、ＭＴＪは外部磁場に依存して抵抗が変化し、磁化平行の場合と磁化反平行の場合とで抵抗値は明瞭に２値状態を取る。
【００３５】
なお、磁性膜の材料はＣｏＦｅＢに限定されず、Ｆｅ、Ｃｏを含む合金などでも良い。所望のＭＲ比を得るためには、ホイスラー合金や酸化物磁性体などの高スピン偏極材料を用いても良い。トンネル絶縁膜もＭｇＯに限定されず、所望のＭＲ比が得られるならばＡｌＯｘなどのトンネル絶縁膜を用いても良い。なお、磁化固定のための反強磁性膜の種類はＩｒＭｎに限らないし、フリー層と固定層が上下逆であっても良い。公知のＭＲＡＭやＨＤＤ読み出しヘッドなどでＭＴＪが形成された構成をとることが可能である。
【００３６】
以上のように各膜の膜厚を決定して成膜を行った後に面積を決める微細加工を施し、直列接続のＭＴＪ素子Ｒｊを構成する。図１０の例では、サイズがＡ１、Ａ２、Ａ３のように異なる３種類のＭＴＪ素子Ｒｊが形成されている。各ＭＴＪ素子Ｒｊは、１回の成膜で積層される。加工後の膜を上方から俯瞰したものが図１１である。この例では、Ａ２の面積はＡ１の２倍、Ａ３の面積はＡ１の４倍であり、Ａ１の面積を１とすると、Ａ２は２、Ａ３は４と表すことができる。または、図１２のように、ａ１を単位面積として、ａ２はａ１が２個、ａ３はａ１が４個というように、ａ１の個数で面積を定義しても良い。この場合、それぞれのＭＴＪ素子Ｒｊは必ずしも限界まで隣接してある必要はなく、互いに加工の影響を与えない程度の距離をあけて配置しても良い。こうすることで、ＭＴＪ素子Ｒｊの加工ばらつきやエッジ部のプロセスダメージの影響を抑えることができる。
【００３７】
それぞれのＭＴＪ素子Ｒｊは、ＭＴＪ素子Ｒｊの形成の前後の配線形成工程によって直列に接続される。より具体的には、図１３に示すように、各ＭＴＪ素子Ｒｊは、配線層ＩＲを介して直列に接続される。このようにして互いに面積の異なる複数のＭＴＪ素子Ｒｊの直列接続が形成される。
【００３８】
図１３は、可変抵抗器Ｒｖに含まれるＭＴＪ素子（可変抵抗素子）Ｒｊの数が３個である場合の第２回路部６０（図６参照）の断面図である。図１３に示すように、シリコンなどで構成される半導体基板６２上には、第２入力トランジスタ６１が形成される。また、半導体基板６２に設けられた、素子を分離するためのフィールド酸化膜６３上には、絶縁層６４を介して多結晶Ｓｉが形成される。多結晶Ｓｉは、図６の固定抵抗Ｒｏに相当する。図１３に示すように、第２入力トランジスタ６１のソース電極Ｓ（図６のＳに相当）は、配線層ＩＲを介して、ＭＴＪ素子Ｒｊや多結晶Ｓｉに接続される。なお、図１３の例では、直列に接続される複数のＭＴＪ素子Ｒｊは、半導体基板６２のうち多結晶Ｓｉが形成される領域と重なるように形成される。
【００３９】
図１３の例では、各ＭＴＪ素子Ｒｊを形成する各膜（磁性膜、トンネル絶縁膜）は、それぞれ同じ層である。例えば２つのＭＴＪ素子Ｒｊに着目すると、一方のＭＴＪ素子Ｒｊの磁性膜と他方のＭＴＪ素子Ｒｊの磁性膜とは同じ層であり、一方のＭＴＪ素子Ｒｊのトンネル絶縁膜と他方のＭＴＪ素子Ｒｊのトンネル絶縁膜とは同じ層である。ただし、これに限らず、例えば各ＭＴＪ素子Ｒｊを形成する各膜（磁性膜、トンネル絶縁膜）が、それぞれ異なる層であってもよい。すなわち、複数のＭＴＪ素子Ｒｊは、高さ方向に順次に積層されることで構成されてもよい（縦積みの構成であってもよい）。
【００４０】
次に、可変抵抗器Ｒｖの抵抗値の調整方法を説明する。図３に示す書き換え回路４０は、各比較器２１の可変抵抗器Ｒｖの抵抗値を、外部信号に応じて可変に設定する。本実施形態では、可変抵抗器Ｒｖに含まれるＭＴＪ素子Ｒｊは、対応する信号線を流れる電流に起因して発生する磁界を受けることで磁化状態が変化（抵抗値が変化）する。書き換え回路４０は、外部信号に応じて、信号線を流れる電流を制御することで、ＭＴＪ素子Ｒｊの抵抗値を可変に設定する。より具体的には以下のとおりである。
【００４１】
ここでは、各可変抵抗器Ｒｖは、直列に接続される７個のＭＴＪ素子Ｒｊを含む場合を例に挙げて説明する。以下、図１４を参照しながら、ひとつの可変抵抗器Ｒｖに着目して説明する。なお、図１４では、ひとつの可変抵抗器Ｒｖのみが例示されているが、他の可変抵抗器Ｒｖも同様の構成である。図１４の例では、ひとつの可変抵抗器Ｒｖに含まれる７個のＭＴＪ素子Ｒｊの各々は、行方向に延在するワード線１０１と、列方向に並列に延在する複数のビット線１０２との各交差に対応して形成される。
【００４２】
書き換え回路４０は、外部信号に応じて、ワード線１０１およびビット線１０２を流れる電流を制御（電流の方向や値を制御）することで、各ＭＴＪ素子Ｒｊの磁化状態を変化させる。この例では、ＭＴＪ素子Ｒｊは、ワード線１０１およびビット線１０２を流れる電流に起因して発生する磁界（ワード線１０１およびビット線１０２から外部に漏れ出す磁界）を受けることにより、その磁化状態が変化する。
【００４３】
なお、ＭＴＪ素子Ｒｊに磁界を与えるための信号線の配置は図１４の例に限定されるものではない。例えば７個のＭＴＪ素子Ｒｊの各々は、１本のビット線１０２と、行方向に並列に延在する複数のワード線１０１との各交差に対応して形成されてもよい。要するに、各ＭＴＪ素子Ｒｊは、当該ＭＴＪ素子Ｒｊに対応するワード線１０１およびビット線１０２の近傍に配置され、当該ＭＴＪ素子Ｒｊに対応するワード線１０１およびビット線１０２の各々を流れる電流に起因して発生する磁界を受けることで磁化状態が可変に制御される形態であればよい。
【００４４】
図１４の例では、各ＭＴＪ素子Ｒｊは、予め外部からリセット用の磁場が印加されて磁化平行の状態に設定（リセット）されている。そして、書き換え回路４０は、入力された外部信号によって「磁化反平行」が指定（後述）されたＭＴＪ素子Ｒｊについては、当該ＭＴＪ素子Ｒｊに対応するワード線１０１およびビット線１０２の各々に所定の電流が流れるように制御する。例えば図１４において、右から数えて第３番目のＭＴＪ素子Ｒｊ[３]の磁化状態として「磁化反平行」が指定された場合、書き換え回路４０は、図１４に示すように、ワード線１０１および右から数えて第３列目のビット線１０２[３]の各々に所定の電流が流れるように制御する。これにより、ＭＴＪ素子Ｒｊ[３]には、ワード線１０１および第３列目のビット線１０２[３]の各々を流れる電流に起因して発生する磁界（合成磁界）が与えられ、当該ＭＴＪ素子Ｒｊ[３]の磁化状態は、磁化平行から磁化反平行に変化する。
【００４５】
なお、以上は一例であり、ＭＴＪ素子Ｒｊの磁化状態を磁化平行あるいは磁化反平行に変化させる方法は任意である。例えば外部からリセット用の磁場を印加させずに、書き換え回路４０が、ワード線１０１およびビット線１０２を流れる電流を個別に制御することで、各ＭＴＪ素子Ｒｊの磁化状態を磁化平行にリセット（個別にリセット）することもできる。
【００４６】
ここで、書き換え回路４０に入力される外部信号は、複数の比較器２１と１対１に対応する複数の制御信号で構成されている。各制御信号は、対応する比較器２１の可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子Ｒｊと１対１に対応する複数のビットで表される。そして、各ＭＴＪ素子Ｒｊは、当該ＭＴＪ素子Ｒｊに対応するビットに応じて、２種類の抵抗値（高抵抗値、低抵抗値）のうちの何れかの値に設定される。
【００４７】
いま、図１５に示すように、ひとつの可変抵抗器Ｒｖが、直列に接続された３個のＭＴＪ素子Ｒｊ１〜Ｒｊ３を含んで構成される場合を例に挙げて説明する。図１５の例では、ＭＴＪ素子Ｒｊ１のサイズ（膜の面積値）は上述のＡ１、ＭＴＪ素子Ｒｊ２のサイズは上述のＡ２、ＭＴＪ素子Ｒｊ３のサイズは上述のＡ３であるとする。抵抗値は面積値に反比例するので、磁化状態が同じ場合、Ｒｊ１の抵抗値はＲｊ２の抵抗値の２倍である。また、Ｒｊ１の抵抗値はＲｊ３の抵抗値の４倍である。
【００４８】
図１５の可変抵抗器Ｒｖに対応する制御信号は３ビットで表され、下位ビットから数えて第３番目のビット（最上位のビット）は、抵抗値が最も大きいＭＴＪ素子Ｒｊ１に対応する。また、下位ビットから数えて第２番目のビットは、第２番目に抵抗値が大きいＭＴＪ素子Ｒｊ２に対応する。さらに、下位ビットから数えて第１番目のビット（最下位のビット）は、抵抗値が最も小さいＭＴＪ素子Ｒｊ３に対応する。
【００４９】
書き換え回路４０は、図１５の可変抵抗器Ｒｖに対応する３ビットの制御信号に応じて、当該可変抵抗器Ｒｖの抵抗値を可変に設定する。図１５の例では、ＭＴＪ素子Ｒｊに対応するビットが「１」の場合は、当該ＭＴＪ素子Ｒｊの磁化状態として「磁化反平行」が指定されるので、書き換え回路４０は、当該ＭＴＪ素子Ｒｊの磁化状態が磁化反平行になるように、ワード線１０１およびビット線１０２を流れる電流を制御する。これにより、当該ＭＴＪ素子Ｒｊの抵抗値は高抵抗値に設定される。一方、ＭＴＪ素子Ｒｊに対応するビットが「０」の場合は、当該ＭＴＪ素子Ｒｊの磁化状態として「磁化平行」が指定されるので、書き換え回路４０は、当該ＭＴＪ素子Ｒｊの磁化状態が磁化平行になるように、ワード線１０１およびビット線１０２を流れる電流を制御する。これにより、当該ＭＴＪ素子Ｒｊの抵抗値は低抵抗値に設定される。なお、これに限らず、例えばＭＴＪ素子Ｒｊに対応するビットが「１」の場合は、当該ＭＴＪ素子Ｒｊの磁化状態として「磁化平行」が指定され、対応するビットが「０」の場合は、当該ＭＴＪ素子Ｒｊの磁化状態として「磁化反平行」が指定されてもよい。要するに、各ＭＴＪ素子Ｒｊは、当該ＭＴＪ素子Ｒｊに対応するビットに応じて、２種類の抵抗値（高抵抗値、低抵抗値）のうちの何れかの値に設定されるものであればよい。
【００５０】
ここで、図１５の可変抵抗器Ｒｖのうち、複数のＭＴＪ素子Ｒｊが直列に接続された部分（可変抵抗部ＲＪ）の抵抗値は、以下の式（３）で表される。
抵抗値＝Ｒｐ×Σ（１＋ＭＲ比×ａｊ）×２Ｎ      （３）
式（３）において、Ｒｐは磁化平行の場合の面積抵抗を示す。また、ａｊは下位ビットから数えてｊ番目（この例では１≦ｊ≦３）のビットに対応するＭＴＪ素子Ｒｊの磁化状態を示し、磁化平行の場合は「０」、磁化反平行の場合は「１」に設定される。Ｎ（この例では０≦Ｎ≦２）はビットの桁数（重み）を示す。一例として、Ｒｐが単位面積当たり１Ω、ＭＲ比が１００％、図１５の可変抵抗器Ｒｖに対応する制御信号が「１０１」である場合を想定する。この場合、書き換え回路４０は、ＭＴＪ素子Ｒｊ１の磁化状態が「磁化反平行」、ＭＴＪ素子Ｒｊ２の磁化状態が「磁化平行」、ＭＴＪ素子Ｒｊ３の磁化状態が「磁化反平行」となるように、ワード線１０１およびビット線１０２を流れる電流を制御する。そして、図１５の可変抵抗器Ｒｖのうち、複数のＭＴＪ素子Ｒｊが直列に接続された部分の抵抗値は、１×｛（１＋１００％×１）×２２＋（１＋１００％×０）×２１＋（１＋１００％×１）×２０｝＝１２Ωとなる。
【００５１】
以上のように、図１５の可変抵抗器Ｒｖのうち、複数のＭＴＪ素子Ｒｊが直列に接続された部分の抵抗値は、３ビットの制御信号に応じて可変に設定される。図１６は、３ビットの制御信号と、可変抵抗器ＲｖのうちＭＴＪ素子Ｒｊが直列に接続された部分の抵抗値との対応関係を示す図である。この例では、３ビットの制御信号を調整することで、可変抵抗器Ｒｖのうち、ＭＴＪ素子Ｒｊが直列に接続された部分の抵抗値を多段階に調整することができる。
【００５２】
なお、ここでは、可変抵抗器Ｒｖに含まれるＭＴＪ素子（可変抵抗素子）Ｒｊの数が３個である場合を例に挙げて説明したが、これに限らず、可変抵抗器Ｒｖに含まれるＭＴＪ素子Ｒｊの数は、製造したいＡＤコンバータ１００の分解能に応じて決定することができる。例えば可変抵抗器Ｒｖの抵抗値として１．１ｋΩを得るのに、多結晶シリコン（固定抵抗Ｒｏ）１ｋΩと、合計抵抗値が１Ωに設定された複数の可変抵抗素子Ｒｊとを組み合わせる場合を想定する。この場合、多結晶シリコンが１％の加工ばらつきを持っていて、製造後に９９９Ωであることが判明したとすると、複数の可変抵抗素子Ｒｊの抵抗値が１Ωから２Ωに変化するように制御信号を設定することで、可変抵抗器Ｒｖの全体の抵抗値を１．１ｋΩに設定することができる。
【００５３】
以上に説明したように、本実施形態では、ＡＤコンバータ１００に含まれる比較器２１の差動対となる２つの入力トランジスタ（第１入力トランジスタ５１、第２入力トランジスタ６１）のうちの一方（第２入力トランジスタ６１）に、制御信号に応じて抵抗値が可変に設定される可変抵抗器Ｒｖを組み合わせて構成する。そして、ＡＤコンバータ１００の製造後においても、制御信号を調整することで、２つの入力トランジスタの入出力特性が揃うように可変抵抗器Ｒｖの抵抗値を可変に設定することができるので、２つの入力トランジスタの入出力特性のばらつきを抑制するために各々のチャネル長Ｌおよびチャネル幅Ｗを大きい値に設定することなく、比較器２１による分圧精度を向上させることができる。したがって、回路規模の増大を抑制しつつＡＤコンバータ１００の変換精度を向上させることができる。
【００５４】
また、本実施形態では、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子Ｒｊの各々を形成する膜の面積値が互いに相違する（各々の抵抗値が互いに相違する）ので、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子Ｒｊの各々を形成する膜の面積値が同じ値に設定される場合に比べて、可変抵抗器Ｒｖの抵抗値をより多段階に調整できるという利点もある。
【００５５】
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。以下に変形例を記載する。以下の変形例は、任意に組み合わせることが可能である。
【００５６】
（１）変形例１
上述の実施形態では、各可変抵抗器Ｒｖは、固定抵抗Ｒｏと、複数の可変抵抗素子Ｒｊとが直列に接続されて構成されているが、これに限らず、例えば図１７に示すように、可変抵抗器Ｒｖには固定抵抗Ｒｏが含まれない構成であってもよい。要するに、各可変抵抗器Ｒｖは、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子Ｒｊを含むものであればよい。
【００５７】
図１８は、可変抵抗器Ｒｖが、固定抵抗Ｒｏを含まずに、直列に接続される３個のＭＴＪ素子（可変抵抗素子）Ｒｊで構成される場合の第２回路部６０の断面図である。図１３とは異なり、半導体基板６２上には多結晶Ｓｉ（固定抵抗Ｒｏ）は形成されない。複数のＭＴＪ素子Ｒｊは、半導体基板６２のうち、第２入力トランジスタ６１が形成される領域と重なるように配置される。第２入力トランジスタ６１のソース電極Ｓは、配線層ＩＲを介してＭＴＪ素子Ｒｊと接続される。
【００５８】
（２）変形例２
上述の実施形態では、可変抵抗素子ＲｊはＭＴＪ素子である例を説明したが、これに限らず、例えば可変抵抗素子ＲｊはＧＭＲ（Giant  Magneto  Resistance）素子であってもよい。ＧＭＲ素子は、トンネル絶縁膜の代わりに非磁性膜が用いられる点でＭＴＪ素子と相違する。つまり、ＧＭＲ素子は、磁性膜、非磁性膜および磁性膜の３層構造で構成される。例えば、磁性膜としてＣｏを採用し、非磁性膜としてＣｕを採用することもできる。なお、磁性膜の材料はＣｏに限定されるものではなく、一般的なＦｅ、Ｃｏを含む合金の磁性膜あるいはホイスラー合金や酸化物磁性体などの高スピン偏極材料を用いることもできる。非磁性膜の材料もＣｕに限定されるものではなく、例えばＡｇやＣｒなどを採用することもできる。すなわち、従来のＨＤＤ読み出しヘッドなどに形成されるＧＭＲ素子の構成を採用することができる。
【００５９】
ところで、ＭＴＪ素子の場合はトンネル電流が流れるため、図１９に示すようにＩ−Ｖ特性が非線形となる。一方、ＧＭＲ素子のＩ−Ｖ特性は、図２０に示すように線形となる。上述の実施形態では２つ以上のＭＴＪ素子が直列に接続されるため、分圧されて１つのＭＴＪ素子に印加される電圧が小さくなって非線形性は緩和されるが、例えばアナログの入力信号が高周波のときにＩ−Ｖ特性の非線形性が問題となる場合は、ＭＴＪ素子の代わりにＧＭＲ素子を用いることが好適である。これにより、図２０のような線形のＩ−Ｖ特性が得られる。また、ＭＴＪ素子は、トンネル抵抗を利用するため、その抵抗値の絶対値がトンネル絶縁膜の厚さに指数関数的に依存する。これに対し、各層が金属膜で構成されるＧＭＲ素子の方が、容易に低抵抗を得ることができる。ただし、ＧＭＲ素子の場合は一般的にＭＴＪ素子よりもＭＲ比が小さいので、ホイスラー合金などの高いスピン偏極率を有する磁性薄膜を用いてＭＲ比を高めるための工夫が必要となる。
【００６０】
要するに、可変抵抗素子Ｒｊとして用いられる磁気抵抗素子の種類は任意である。そして、ＭＴＪ素子やＧＭＲ素子のように、磁化状態に応じて抵抗値が２値に変化する磁気抵抗素子を用いることで、可変抵抗器Ｒｖの抵抗値を可変に制御するためのデジタル制御を実現できる。
【００６１】
（３）変形例３
ＭＴＪ素子（磁気抵抗素子）の磁化状態を可変に制御する方法は任意である。例えばＭＴＪ素子に対して供給される電流の大きさや方向を制御することで当該ＭＴＪ素子の磁化状態を変化させるスピン注入磁化反転方式を用いることもできる。スピン注入磁化反転方式を採用する場合、図２１に示すように、ＭＴＪ素子に対して選択的に電流を供給するための選択トランジスタＴｓが設けられる。図２１の例では、ひとつの可変抵抗器Ｒｖに含まれる複数の可変抵抗素子Ｒｊが例示されており、固定抵抗Ｒｏなどの図示は省略されている。他の可変抵抗器Ｒｖについても同様の構成である。書き換え回路４０は、図２１の可変抵抗器Ｒｖに対応する制御信号に応じて選択トランジスタＴｓのオンオフを制御し、ＭＴＪ素子Ｒｊは、オン状態に変化した選択トランジスタＴｓを介して供給される電流によって磁化状態が変化（抵抗値が変化）する。より具体的には以下のとおりである。
【００６２】
いま、図２２に示すように、特定のＭＴＪ素子Ｒｊｘに着目して説明する。図２２に示すように、第１電位Ｖ１が供給される第１電源線１１１と、第２電位Ｖ２が供給される第２電源線１１２との間には、第１選択トランジスタＴｓ１、特定のＭＴＪ素子Ｒｊｘおよび第２選択トランジスタＴｓ２が直列に接続されていると捉えることができる。第１選択トランジスタＴｓ１は、第１電源線１１１とＭＴＪ素子Ｒｊｘとの間に配置される。第１選択トランジスタＴｓ１のゲートは、ＭＴＪ素子Ｒｊｘに対応するワード線１０１に接続される。また、第２選択トランジスタＴｓ２は、第２電源線１１２とＭＴＪ素子Ｒｊｘとの間に配置される。第２選択トランジスタＴｓ２のゲートは、ＭＴＪ素子Ｒｊｘに対応するビット線１０２に接続される。要するに、選択トランジスタＴｓは、電源線（１１１、１１２）からの電流をＭＴＪ素子Ｒｊｘへ供給するか否かを切り替える手段である。
【００６３】
不図示の書き換え回路４０は、ＭＴＪ素子Ｒｊｘに対する電流の供給を制御することで、当該ＭＴＪ素子Ｒｊｘの磁化状態を変化させる。例えば第１電源線１１１から第２電源線１１２へ向かって流れる所定の大きさの電流がＭＴＪ素子Ｒｊｘに対して供給される場合を想定する。この場合、まず書き換え回路４０は、ＭＴＪ素子Ｒｊｘに対応するワード線１０１およびビット線１０２を選択する。これにより、第１選択トランジスタＴｓ１および第２選択トランジスタＴｓ２の各々はオン状態に遷移するので、第１電源線１１１からＭＴＪ素子Ｒｊｘを介して第２電源線１１２へ至る電流経路が形成される。そして、書き換え回路４０は、所定の大きさの電流が第１電源線１１１から第２電源線１１２へ向かって流れるように第１電位Ｖ１および第２電位Ｖ２の各々の値を設定する（この場合Ｖ１＞Ｖ２）。これにより、第１電源線１１１から第２電源線１１２へ向かって流れる所定の大きさの電流がＭＴＪ素子Ｒｊｘに対して供給され、ＭＴＪ素子Ｒｊｘの磁化状態は、当該電流に応じて変化する。
【００６４】
また、例えば第２電源線１１２から第１電源線１１１へ向かって流れる所定の大きさの電流がＭＴＪ素子Ｒｊｘに対して供給される場合を想定する。この場合、まず書き換え回路４０は、ＭＴＪ素子Ｒｊｘに対応するワード線１０１およびビット線１０２を選択する。そして、書き換え回路４０は、所定の大きさの電流が第２電源線１１２から第１電源線１１１へ向かって流れるように第１電位Ｖ１および第２電位Ｖ２の各々の値を設定する（この場合Ｖ２＞Ｖ１）。これにより、第２電源線１１２から第１電源線１１１へ向かって流れる所定の大きさの電流がＭＴＪ素子Ｒｊｘに対して供給され、ＭＴＪ素子Ｒｊｘの磁化状態は、当該電流に応じて変化する。
【００６５】
例えば、図２１の可変抵抗器Ｒｖに対応する制御信号によってＭＴＪ素子Ｒｊｘの磁化状態が「磁化反平行」に指定された場合、書き換え回路４０は、ＭＴＪ素子Ｒｊｘの磁化状態が「磁化反平行」になるように、第１選択トランジスタＴｓ１および第２選択トランジスタＴｓ２の各々のオンオフを制御するとともに、第１電源線１１１および第２電源線１１２の各々の電位を制御する。また、例えば制御信号によってＭＴＪ素子Ｒｊｘの磁化状態が「磁化平行」に指定された場合、書き換え回路４０は、ＭＴＪ素子Ｒｊｘの磁化状態が「磁化平行」になるように、第１選択トランジスタＴｓ１および第２選択トランジスタＴｓ２の各々のオンオフを制御するとともに、第１電源線１１１および第２電源線１１２の各々の電位を制御する。なお、ここでは、特定のＭＴＪ素子Ｒｊｘを例に挙げて説明したが、他のＭＴＪ素子Ｒｊについても同様である。また、図２１および図２２の構成は一例であり、ワード線１０１やビット線１０２の接続方法はこれに限定されるものではない。要するに、ＭＴＪ素子Ｒｊに対して選択的に電流を供給することで当該ＭＴＪ素子Ｒｊの磁化状態を可変に設定可能な構成であればよい。
【００６６】
（４）変形例４
ＭＴＪ素子に含まれる磁性膜は任意であり、例えば図２３に示すように垂直磁化を有する薄膜を磁性膜として用いることもできる。この場合、ＣｏやＦｅに対してＰｔやＰｄを含有させた垂直膜を磁性膜として採用することもできるし、ＧｄやＴｂなどを含む垂直膜を磁性膜として採用することもできる。磁化状態を可変に制御する方法としては、例えば図１７に示すように、ＭＴＪ素子の真横に配置された書き込み配線を流れる電流の大きさや方向を可変に制御することで、当該ＭＴＪ素子の磁化状態を変化させることもできる。すなわち、書き込み配線を流れる電流に起因して発生する磁界（書き込み配線から外部に漏れ出す磁界）をＭＴＪ素子に与えることで、当該ＭＴＪ素子の磁化状態を変化させることができる。また、これに限らず、例えば上述のスピン注入磁化反転方式によりＭＴＪ素子の磁化状態を可変に変化させる構成であってもよい。
【００６７】
（５）変形例５
上述の実施形態では、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子Ｒｊの各々を形成する膜の面積値が互いに相違する（各々の抵抗値が互いに相違する）が、これに限らず、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子Ｒｊの各々を形成する膜の面積値が同じ値に設定される構成であってもよい。ただし、本実施形態のように、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子Ｒｊの各々を形成する膜の面積値が互いに相違する構成を採用すれば、複数のＭＴＪ素子Ｒｊの各々を形成する膜の面積値が同じ値に設定される構成に比べて、可変抵抗器Ｒｖの抵抗値をより多段階に調整できる。
【００６８】
（６）変形例６
上述の実施形態では、可変抵抗器Ｒｖは、第２入力トランジスタ６１のソース側に接続されているが（図６参照）、これに限らず、例えば可変抵抗器Ｒｖは、第２入力トランジスタ６１のドレイン側に接続されてもよい。この構成であっても、第２入力トランジスタ６１の入出力特性は、可変抵抗器Ｒｖの抵抗値に応じて変化する。例えば可変抵抗器Ｒｖの抵抗値が、Ｒ１からＲ２（＞Ｒ１）に設定された場合、同じゲート電位Ｖｇに対応するドレイン電流Ｉｄの値は減少する。これは、ドレイン側に接続された可変抵抗器Ｒｖの抵抗値が増大することによってソース・ドレイン電圧が減少することにより発生する可変の特性である。ただし、第２入力トランジスタ６１のソース側に可変抵抗器Ｒｖが接続される場合に比べて、入出力特性の変化の度合い（調整幅）は小さい。
【００６９】
（７）変形例７
各比較器２１は、入力される比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力するものであればよく、その構成は任意に変更可能である。例えば図２４に示すように、図５の差動増幅器２２を前段とし、ゲインとドライブ能力を高めるための出力回路７０を後段として組み合わせることで比較器２１を構成することもできる。図２４に示すように、出力回路７０は、電源線２００と接地線２１０との間に直列に接続されるトランジスタ７１およびトランジスタ７２を含む。トランジスタ７２は、電流源として機能する。図２４の例では、トランジスタ７２は、Ｎチャネル型の電界効果トランジスタ（Ｎ型のMOSFET）である。トランジスタ７２のゲートには、外部からバイアス電位ＶBiasが供給される。トランジスタ７２のドレインには、トランジスタ７１の一方の電極が接続される。また、トランジスタ７１は、Ｎチャネル型の電界効果トランジスタ（Ｎ型のMOSFET）である。トランジスタ７１のゲートは、前述のノードＮｄと接続される。トランジスタ７１のソースは電源線２００に接続され、ドレインはトランジスタ７２のドレインと接続される。図２４の例では、差動増幅器２２の出力は、トランジスタ７１で増幅されて出力される。
【００７０】
また、例えば図２５に示すように、全差動型のコンパレータ８０を前段として、方差動型のコンパレータ９０を後段として組み合わせることで比較器２１を構成することもできる。図２５に示すように、コンパレータ８０は差動対回路部８１を有し、コンパレータ９０は差動対回路部９１を有する。コンパレータ８０の差動対回路部８１は、第１入力トランジスタ８２および第２入力トランジスタ８３の各々が、Ｐチャネル型の電界効果トランジスタ（Ｐ型のMOSFET）である点で上述の実施形態と相違する。この例では、２つの入力トランジスタはＰチャネル型であるが、上述の実施形態と同様に、第１入力トランジスタ８２のソース側に抵抗器Ｒｒｅｆ１が接続され、第２入力トランジスタ８３のソース側に可変抵抗器Ｒｖ１が接続される。可変抵抗器Ｒｖ１の構成は、上述の可変抵抗器Ｒｖと同様である。また、コンパレータ９０の差動対回路部９１の構成は、上述の実施形態と同様である。
【００７１】
（８）変形例８
上述の実施形態では、可変抵抗器Ｒｖに含まれる可変抵抗素子Ｒｊの一例として、磁気抵抗素子であるＭＴＪ素子を挙げて説明したが、これに限らず、可変抵抗素子Ｒｊとして採用される素子の種類は任意である。要するに、複数の可変抵抗器Ｒｖの各々は、直列に接続されるとともに、制御信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子Ｒｊを含むものであればよい。そして、可変抵抗器Ｒｖに対応する制御信号は、当該可変抵抗器Ｒｖに含まれる複数の可変抵抗素子Ｒｊと１対１に対応する複数のビットで表され、各可変抵抗素子Ｒｊは、当該可変抵抗素子Ｒｊに対応するビットに応じて、２種類の抵抗値のうちの何れかの値に設定される形態であればよい。
【符号の説明】
【００７２】
１  ＡＤコンバータ
２  電圧生成部
３  比較器
４  エンコーダ
１０  電圧生成部
１１  磁性膜
１２  トンネル絶縁膜
１３  磁性膜
２０  比較器群
２１  比較器
２２  差動増幅器
２３  カレントミラー部
２４  差動対回路部
２５  定電流源
２６ａ，２６ｂ  トランジスタ
３０  エンコーダ
４０  書き換え回路
５０  第１回路部
５１  第１入力トランジスタ
６０  第２回路部
６１  第２入力トランジスタ
６２  半導体基板
６３  フィールド酸化膜
６４  絶縁層
７０  出力回路
７１  トランジスタ
７２  トランジスタ
８０  コンパレータ
８１  差動対回路部
８２  第１入力トランジスタ
８３  第２入力トランジスタ
９０  コンパレータ
９１  差動対回路部
１００  ＡＤコンバータ
１０１  ワード線
１０２  ビット線
１１１  第１電源線
１１２  第２電源線
２００  電源線
２１０  接地線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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