(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
それぞれが前記主表面に形成された第１および第２の絶縁ゲートバイポーラトランジスタとを備え、
前記第１および第２の絶縁ゲートバイポーラトランジスタのそれぞれは、
前記主表面に形成された第１導電型のコレクタ領域と、
前記コレクタ領域と分かれて前記主表面に形成された第１導電型のベース領域と、
前記ベース領域内の前記主表面に形成された第２導電型のエミッタ領域とを含み、さらに
前記第１および第２の絶縁ゲートバイポーラトランジスタの各々の前記ベース領域および前記エミッタ領域の双方に接続されたエミッタ用導電層と、
前記第１および第２の絶縁ゲートバイポーラトランジスタの各々の前記コレクタ領域に接続されたコレクタ用導電層とを備え、
前記第１の絶縁ゲートバイポーラトランジスタの前記ベース領域の前記主表面における面積（ＳＡ１１）に対する前記第１の絶縁ゲートバイポーラトランジスタの前記ベース領域と前記エミッタ用導電層との接続部の面積（ＳＢ１１）の比（ＳＢ１１／ＳＡ１１）が、前記第２の絶縁ゲートバイポーラトランジスタの前記ベース領域の前記主表面における面積（ＳＡ２１）に対する前記第２の絶縁ゲートバイポーラトランジスタの前記ベース領域と前記エミッタ用導電層との接続部の面積（ＳＢ２１）の比（ＳＢ２１／ＳＡ２１）よりも大きく、
前記第１の絶縁ゲートバイポーラトランジスタの耐圧は前記第２の絶縁ゲートバイポーラトランジスタの耐圧よりも高い、半導体装置。
【請求項２】
前記第１の絶縁ゲートバイポーラトランジスタの前記ベース領域と前記エミッタ用導電層との前記接続部はラインコンタクト構造を有し、
前記第２の絶縁ゲートバイポーラトランジスタの前記ベース領域と前記エミッタ用導電層との前記接続部は前記ラインコンタクト構造を有し、
前記第１の絶縁ゲートバイポーラトランジスタの前記ラインコンタクト構造における線幅は前記第２の絶縁ゲートバイポーラトランジスタの前記ラインコンタクト構造における線幅よりも大きい、請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁ゲートバイポーラトランジスタの前記ベース領域と前記エミッタ用導電層との前記接続部はラインコンタクト構造を有し、
前記第２の絶縁ゲートバイポーラトランジスタの前記ベース領域と前記エミッタ用導電層との前記接続部はホールコンタクト構造を有している、請求項１に記載の半導体装置。
【請求項４】
主表面を有する半導体基板と、
それぞれが前記主表面に形成された第１および第２の絶縁ゲートバイポーラトランジスタとを備え、
前記第１および第２の絶縁ゲートバイポーラトランジスタのそれぞれは、
前記主表面に形成された第１導電型のコレクタ領域と、
前記コレクタ領域と分かれて前記主表面に形成された第１導電型のベース領域と、
前記ベース領域内の前記主表面に形成された第２導電型のエミッタ領域とを含み、さらに
前記第１および第２の絶縁ゲートバイポーラトランジスタの各々の前記ベース領域および前記エミッタ領域の双方に接続されたエミッタ用導電層と、
前記第１および第２の絶縁ゲートバイポーラトランジスタの各々の前記コレクタ領域に接続されたコレクタ用導電層とを備え、
前記第１の絶縁ゲートバイポーラトランジスタの前記コレクタ領域の前記主表面における面積（ＳＡ１２）に対する前記第１の絶縁ゲートバイポーラトランジスタの前記コレクタ領域と前記コレクタ用導電層との接続部の面積（ＳＢ１２）の比（ＳＢ１２／ＳＡ１２）が、前記第２の絶縁ゲートバイポーラトランジスタの前記コレクタ領域の前記主表面における面積（ＳＡ２２）に対する前記第２の絶縁ゲートバイポーラトランジスタの前記コレクタ領域と前記コレクタ用導電層との接続部の面積（ＳＢ２２）の比（ＳＢ２２／ＳＡ２２）よりも大きく、
前記第１の絶縁ゲートバイポーラトランジスタの耐圧は前記第２の絶縁ゲートバイポーラトランジスタの耐圧よりも高い、半導体装置。
【請求項５】
前記第１の絶縁ゲートバイポーラトランジスタの前記コレクタ領域と前記コレクタ用導電層との前記接続部はラインコンタクト構造を有し、
前記第２の絶縁ゲートバイポーラトランジスタの前記コレクタ領域と前記コレクタ用導電層との前記接続部は前記ラインコンタクト構造を有し、
前記第１の絶縁ゲートバイポーラトランジスタの前記ラインコンタクト構造における線幅は前記第２の絶縁ゲートバイポーラトランジスタの前記ラインコンタクト構造における線幅よりも大きい、請求項４に記載の半導体装置。
【請求項６】
前記第１の絶縁ゲートバイポーラトランジスタの前記コレクタ領域と前記コレクタ用導電層との前記接続部はラインコンタクト構造を有し、
前記第２の絶縁ゲートバイポーラトランジスタの前記コレクタ領域と前記コレクタ用導電層との前記接続部はホールコンタクト構造を有している、請求項４に記載の半導体装置。
【請求項７】
前記主表面に形成された素子分離構造をさらに備え、
前記第１および第２の絶縁ゲートバイポーラトランジスタの少なくともいずれかの前記コレクタ領域は、前記素子分離構造によって互いに分離された複数のコレクタ分割領域を含む、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記主表面に形成された第２導電型の不純物領域をさらに備え、
前記第１および第２の絶縁ゲートバイポーラトランジスタの少なくともいずれかの前記コレクタ領域は、前記不純物領域によって互いに分離された複数のコレクタ分割領域を含む、請求項１〜６のいずれかに記載の半導体装置。
【請求項９】
前記ラインコンタクト構造は途切れることなく連続的に延びている、請求項２、３、５および６のいずれかに記載の半導体装置。
【請求項１０】
前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部を有する、請求項２、３、５および６のいずれかに記載の半導体装置。
【請求項１１】
前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部を有し、
互いに直列に配置された前記複数のラインコンタクト部の間に位置する分離部分の真下には、第２導電型の前記エミッタ領域のみが位置している、請求項２または３に記載の半導体装置。
【請求項１２】
前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部を有し、
互いに直列に配置された前記複数のラインコンタクト部の間に位置する分離部分の真下には、第１導電型の前記ベース領域と第２導電型の前記エミッタ領域とが位置しており、
前記分離部分の真下に位置する前記エミッタ領域の前記主表面における面積は、前記分離部分の真下に位置する前記ベース領域の前記主表面における面積よりも大きい、請求項２または３に記載の半導体装置。
【請求項１３】
前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部を有し、
互いに直列に配置された前記複数のラインコンタクト部の間に位置する分離部分の真下には、第１導電型の前記ベース領域のみが位置している、請求項２または３に記載の半導体装置。
【請求項１４】
前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部を有し、
互いに直列に配置された前記複数のラインコンタクト部の間に位置する分離部分の真下には、第１導電型の前記ベース領域と第２導電型の前記エミッタ領域とが位置しており、
前記分離部分の真下に位置する前記ベース領域の前記主表面における面積は、前記分離部分の真下に位置する前記エミッタ領域の前記主表面における面積よりも大きい、請求項２または３に記載の半導体装置。
【請求項１５】
前記ラインコンタクト構造は、互いに分離され、かつ互いに直列に配置された複数のラインコンタクト部を有し、
互いに直列に配置された前記複数のラインコンタクト部の間に位置する分離部分の真下には、第１導電型の前記ベース領域と第２導電型の前記エミッタ領域とが位置しており、
前記分離部分の真下に位置する前記ベース領域の前記主表面における面積は、前記分離部分の真下に位置する前記エミッタ領域の前記主表面における面積と同じである、請求項２または３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
ラテラル（横型）のＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）は従来から知られており、たとえば特開２００１−２０３３５８号公報（特許文献１）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−２０３３５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
同一チップ内に複数のラテラルＩＧＢＴが配置される場合がある。同一チップ内に配置される複数のラテラルＩＧＢＴには、電流重視のＩＧＢＴや耐圧重視のＩＧＢＴがあり、それぞれのＩＧＢＴにおいて求められる特性は互いに異なっている。これまでのラテラルＩＧＢＴにおいて電流向上やオン耐圧向上といった特性改善を行なうには、素子サイズの変更や注入レイアウトの変更、不純物注入条件の変更といった大規模な変更と最適化とが必要である。このため、それぞれの要求にあった素子をすべて開発するのは開発上の負荷が大きいという問題がある。
【０００５】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、大規模な変更を必要とせず開発上の負荷が小さい半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一の実施例における半導体装置は、半導体基板と、第１および第２の絶縁ゲートバイポーラトランジスタと、エミッタ用導電層と、コレクタ用導電層とを備えている。半導体基板は主表面を有している。第１および第２の絶縁ゲートバイポーラトランジスタは、それぞれが主表面に形成されており、第１導電型のコレクタ領域と第１導電型のベース領域と第２導電型のエミッタ領域とを含んでいる。コレクタ領域は主表面に形成されている。ベース領域は、コレクタ領域と分かれて主表面に形成されている。エミッタ領域は、ベース領域内の主表面に形成されている。エミッタ用導電層は、第１および第２の絶縁ゲートバイポーラトランジスタの各々のベース領域およびエミッタ領域に接続されている。コレクタ用導電層は、第１および第２の絶縁ゲートバイポーラトランジスタの各々のコレクタ領域に接続されている。第１の絶縁ゲートバイポーラトランジスタのベース領域の主表面における面積（ＳＡ１１）に対する第１の絶縁ゲートバイポーラトランジスタのベース領域とエミッタ用導電層との接続部の面積（ＳＢ１１）の比（ＳＢ１１／ＳＡ１１）が、第２の絶縁ゲートバイポーラトランジスタのベース領域の主表面における面積（ＳＡ２１）に対する第２の絶縁ゲートバイポーラトランジスタのベース領域とエミッタ用導電層との接続部の面積（ＳＢ２１）の比（ＳＢ２１／ＳＡ２１）よりも大きい。第１の絶縁ゲートバイポーラトランジスタの耐圧は第２の絶縁ゲートバイポーラトランジスタの耐圧よりも高い。
【０００７】
本発明の他の実施例における半導体装置は、半導体基板と、第１および第２の絶縁ゲートバイポーラトランジスタと、エミッタ用導電層と、コレクタ用導電層とを備えている。半導体基板は主表面を有している。第１および第２の絶縁ゲートバイポーラトランジスタは、それぞれが主表面に形成されており、第１導電型のコレクタ領域と第１導電型のベース領域と第２導電型のエミッタ領域とを含んでいる。コレクタ領域は主表面に形成されている。ベース領域は、コレクタ領域と分かれて主表面に形成されている。エミッタ領域は、ベース領域内の主表面に形成されている。エミッタ用導電層は、第１および第２の絶縁ゲートバイポーラトランジスタの各々のベース領域およびエミッタ領域に接続されている。コレクタ用導電層は、第１および第２の絶縁ゲートバイポーラトランジスタの各々のコレクタ領域に接続されている。第１の絶縁ゲートバイポーラトランジスタのコレクタ領域の主表面における面積（ＳＡ１２）に対する第１の絶縁ゲートバイポーラトランジスタのコレクタ領域とコレクタ用導電層との接続部の面積（ＳＢ１２）の比（ＳＢ１２／ＳＡ１２）が、第２の絶縁ゲートバイポーラトランジスタのコレクタ領域の主表面における面積（ＳＡ２２）に対する第２の絶縁ゲートバイポーラトランジスタのコレクタ領域とコレクタ用導電層との接続部の面積（ＳＢ２２）の比（ＳＢ２２／ＳＡ２２）よりも大きい。第１の絶縁ゲートバイポーラトランジスタの耐圧は第２の絶縁ゲートバイポーラトランジスタの耐圧よりも高い。
【発明の効果】
【０００８】
この実施例によれば、一方の領域と一方の導電層との接続部の面積を第１および第２の絶縁ゲートバイポーラトランジスタにおいて変えることにより、絶縁ゲートバイポーラトランジスタの特性を容易に改善できるため、大規模な変更を必要とせず開発上の負荷が小さい半導体装置を得ることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１における半導体装置をＰＤＰ（Plasma  Display  Panel）スキャンドライバに適用した場合の回路を示す図である。
【図２】本発明の実施の形態１における半導体装置をＰＤＰスキャンドライバに適用した場合のチップ全体の平面レイアウトのイメージ図（Ａ）と、（Ａ）の１ｂｉｔの平面レイアウトのイメージ図（Ｂ）である。
【図３】図１および図２のＨｉｇｈ  ＳｉｄｅのＩＧＢＴとＬｏｗ  ＳｉｄｅのＩＧＢＴとの構成を概略的に示す平面図である。
【図４】図３のＩＧＢＴを拡大して示す平面図である。
【図５】図４のＶ−Ｖ線に沿う概略断面図である。
【図６】図４のＶＩ−ＶＩ線に沿う概略断面図である。
【図７】本発明の実施の形態１における半導体装置のベースコンタクト領域の面積に対するコンタクト面積の比と線形電流との関係を示す図である。
【図８】本発明の実施の形態１における半導体装置のベースコンタクト領域の面積に対するコンタクト面積の比と飽和電流との関係を示す図である。
【図９】本発明の実施の形態１における半導体装置のベースコンタクト領域の面積に対するコンタクト面積の比とオン耐圧との関係を示す図である。
【図１０】本発明の実施の形態１における半導体装置のコレクタ領域の面積に対するコンタクト面積の比と線形電流との関係を示す図である。
【図１１】本発明の実施の形態１における半導体装置のコレクタ領域の面積に対するコンタクト面積の比と飽和電流との関係を示す図である。
【図１２】本発明の実施の形態１における半導体装置のコレクタ領域の面積に対するコンタクト面積の比とオン耐圧との関係を示す図である。
【図１３】ベースコンタクト領域におけるコンタクト面積が大きい場合にＩＧＢＴの特性が変化することを説明するための概略断面図である。
【図１４】ベースコンタクト領域におけるコンタクト面積が小さい場合にＩＧＢＴの特性が変化することを説明するための概略断面図である。
【図１５】コレクタ領域におけるコンタクト面積が大きい場合にＩＧＢＴの特性が変化することを説明するための概略断面図である。
【図１６】コレクタ領域に順方向バイアスをかけた際の少数キャリア密度の分布を示す図である。
【図１７】コレクタ領域におけるコンタクト面積が大きい場合にＩＧＢＴの特性が変化することを説明するための概略断面図である。
【図１８】コレクタ側のコンタクトがホールコンタクト構造を有し、エミッタ側のコンタクトがラインコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。
【図１９】コレクタ側のコンタクトがラインコンタクト構造を有し、エミッタ側のコンタクトがホールコンタクト構造を有する場合のＩＧＢＴの構成を示す概略平面図である。
【図２０】コレクタ側のコンタクトがホールコンタクト構造を有し、コレクタ領域が素子分離構造により間引かれた（分断された）構成を示す概略平面図である。
【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う概略断面図である。
【図２２】コレクタ側のコンタクトがラインコンタクト構造を有し、コレクタ領域が素子分離構造により間引かれた（分断された）構成を示す概略平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う概略断面図である。
【図２４】コレクタ側のコンタクトがホールコンタクト構造を有し、コレクタ領域がｎ+領域により間引かれた（分断された）構成を示す概略平面図である。
【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う概略断面図である。
【図２６】コレクタ側のコンタクトがラインコンタクト構造を有し、コレクタ領域がｎ+領域により間引かれた（分断された）構成を示す概略平面図である。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う概略断面図である。
【図２８】Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴのコレクタ側およびエミッタ側のコンタクトがラインコンタクト構造で、Ｌｏｗ  ＳｉｄｅのＩＧＢＴのコレクタ側のコンタクト構造がホールコンタクト構造でエミッタ側のコンタクトがラインコンタクト構造の構成を概略的に示す平面図である。
【図２９】エミッタ側のラインコンタクトが分割された構成の第１の例を概略的に示す平面図である。
【図３０】エミッタ側のラインコンタクトが分割された構成の第２の例を概略的に示す平面図である。
【図３１】エミッタ側のラインコンタクトが分割された構成の第３の例を概略的に示す平面図である。
【図３２】エミッタ側のラインコンタクトが分割された構成の第４の例を概略的に示す平面図である。
【図３３】エミッタ側のラインコンタクトが分割された構成の第５の例を概略的に示す平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず本発明の実施の形態１における半導体装置の構成について図１〜図６を用いて説明する。
【００１１】
図１を参照して、ＰＤＰスキャンドライバの回路は、出力回路部ＯＣと、レベルシフタ部ＬＳと、ロジック回路部ＬＣと、保護回路部ＰＣとを有している。出力回路部ＯＣは、Ｌｏｗ  ＳｉｄｅおよびＨｉｇｈ  Ｓｉｄｅの主スイッチ素子として２つのＩＧＢＴを用いたトーテムポール回路を含んでいる。このトーテムポール回路は、第１の駆動電圧（ＶH）が供給される端子と第２の駆動電圧（ＧＮＤ）が供給される端子との間に接続され、かつ出力端子から負荷に直流出力Ｖoutを供給するように構成されている。Ｌｏｗ  ＳｉｄｅおよびＨｉｇｈ  Ｓｉｄｅの各々のＩＧＢＴには、エミッタ・コレクタ間にダイオードが逆接続されている。
【００１２】
ロジック回路部ＬＣは、出力回路部ＯＣのＬｏｗ  ＳｉｄｅのＩＧＢＴのゲート電極に接続されている。またロジック回路部ＬＣは、レベルシフタ部ＬＳと保護回路部ＰＣとを介在してＨｉｇｈ  ＳｉｄｅのＩＧＢＴのゲート電極に接続されている。
【００１３】
図２（Ａ）を参照して、上記ＰＤＰスキャンドライバの半導体チップにおいては、ｂｉｔ数に応じた出力段が保護回路部とロジック回路部とを挟み込むように図中左右両側に配置されている。また出力段とロジック回路部とを挟み込むように図中上下両側にＩ／Ｏ（Input／Output）回路部が配置されている。
【００１４】
図２（Ｂ）を参照して、出力段には、１ｂｉｔごとに、レベルシフタ部と、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴと、Ｌｏｗ  ＳｉｄｅのＩＧＢＴと、ダイオードと、出力パッドとが配置されている。
【００１５】
図３を参照して、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴはたとえば耐圧重視の素子であり、Ｌｏｗ  ＳｉｄｅのＩＧＢＴはたとえば電流重視の素子である。Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴは、Ｌｏｗ  ＳｉｄｅのＩＧＢＴよりもドリフト領域の不純物濃度が低く設定されたり、ドリフト領域のコレクタ・エミッタ間の長さが大きく設定されるなどにより耐圧が高くなるように構成されている。またＬｏｗ  ＳｉｄｅのＩＧＢＴは、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴよりもチャネル幅が大きく設定されたり、チャネル長が小さく設定されたり、チャネル抵抗が小さく設定されるなどにより、電流駆動能力が高くなるように構成されている。
【００１６】
図５および図６を参照して、Ｈｉｇｈ  ＳｉｄｅおよびＬｏｗ  ＳｉｄｅのＩＧＢＴの各々は、ｎ-ドリフト領域ＤＲＩと、ｎ型領域ＮＲと、ｐ+コレクタ領域ＣＲと、ｐ型ベース領域ＢＲ、ＢＣＲと、ｎ+エミッタ領域ＥＲと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥとを主に有している。
【００１７】
ｎ-ドリフト領域ＤＲＩは半導体基板ＳＵＢ内に形成されている。ｎ型領域ＮＲは、ｎ-ドリフト領域ＤＲＩと接するように半導体基板ＳＵＢ内に形成されている。ｐ+コレクタ領域ＣＲは、ｎ型領域ＮＲとｐｎ接合を構成するように半導体基板ＳＵＢ内であって半導体基板ＳＵＢの主表面に形成されている。
【００１８】
ｐ型ベース領域ＢＲ、ＢＣＲは、ｎ-ドリフト領域ＤＲＩとｐｎ接合を構成するように半導体基板ＳＵＢ内であって半導体基板ＳＵＢの主表面に形成されている。このｐ型ベース領域ＢＲ、ＢＣＲは、ｎ-ドリフト領域ＤＲＩとｐｎ接合を構成するｐ型領域ＢＲと、ｐ型領域ＢＲ内の半導体基板ＳＵＢの主表面に位置するｐ+ベースコンタクト領域ＢＣＲとを有している。ｐ+ベースコンタクト領域ＢＣＲはｐ型領域ＢＲよりも高いｐ型不純物濃度を有している。ｎ+エミッタ領域ＥＲは、ｐ型ベース領域ＢＲ、ＢＣＲとｐｎ接合を構成するように半導体基板ＳＵＢ内であって半導体基板ＳＵＢの主表面に形成されている。
【００１９】
ｐ+コレクタ領域ＣＲとｐ型ベース領域ＢＲ、ＢＣＲとに挟まれる半導体基板ＳＵＢの主表面には素子分離構造ＥＳが形成されている。この素子分離構造ＥＳは、たとえばＬＯＣＯＳ（Local  Oxidation  of  Silicon）で形成されたシリコン酸化膜であってもよく、またＳＴＩ（Shallow  Trench  Isolation）であってもよい。
【００２０】
ゲート電極層ＧＥは、少なくともｎ+エミッタ領域ＥＲとｎ-ドリフト領域ＤＲＩとに挟まれるｐ型領域ＢＲ上にゲート絶縁膜ＧＩを介在して形成されている。ゲート電極層ＧＥの一方端部は、素子分離構造ＥＳ上に乗り上げることにより、素子分離構造ＥＳを間に挟んでｎ-ドリフト領域ＤＲＩと対向している。
【００２１】
このＩＧＢＴが形成された半導体基板ＳＵＢの主表面上に、ＩＧＢＴを覆うように層間絶縁膜ＩＩが形成されている。この層間絶縁膜ＩＩには、コンタクト用の凹部ＣＨ１、ＣＨ２が形成されている。コンタクト用の凹部ＣＨ１は、層間絶縁膜ＩＩの上面からｐ+コレクタ領域ＣＲに達するように形成されている。コンタクト用の凹部ＣＨ２は、層間絶縁膜ＩＩの上面からｎ+エミッタ領域ＥＲおよびｐ+ベースコンタクト領域ＢＣＲの双方に達するように形成されている。
【００２２】
コンタクト用の凹部ＣＨ１の内部を埋め込むように導電性の材料よりなるプラグ層（コレクタ用導電層）ＰＲ１が形成されている。またコンタクト用の凹部ＣＨ２の内部を埋め込むように導電性の材料よりなるプラグ層（エミッタ用導電層）ＰＲ２が形成されている。このプラグ層ＰＲ１、ＰＲ２のそれぞれに接するように層間絶縁膜ＩＩ上に金属配線ＭＩが形成されている。
【００２３】
図４を参照して、コンタクト用の凹部ＣＨ１、ＣＨ２の双方は、たとえばラインコンタクト（スリットコンタクト）構造を有している。このラインコンタクト構造とは、平面視において略矩形（角部がある程度ラウンドしたものも含む）の形状を有し、かつその略矩形状のコンタクト用の凹部の一方の辺の長さ（たとえば長さＬＡ、ＬＢ）が他方の辺の長さ（たとえば線幅ＷＡ、ＷＢ）の２倍以上長い構造のことである。
【００２４】
コンタクト用の凹部ＣＨ１はｐ+コレクタ領域ＣＲに達するように形成されているため、コンタクト用の凹部ＣＨ１内を埋め込むプラグ層ＰＲ１はｐ+コレクタ領域ＣＲに接続されている。
【００２５】
複数のｎ+エミッタ領域ＥＲと複数のｐ+ベースコンタクト領域ＢＣＲとは、１つのＩＧＢＴ内において、ゲート幅方向（図中上下方向）に沿って互いに交互に配置されている。エミッタ側のコンタクト用の凹部ＣＨ２は、複数のｎ+エミッタ領域ＥＲと複数のｐ+ベースコンタクト領域ＢＣＲとの各々に達するように形成されている。このためコンタクト用の凹部ＣＨ２内を埋め込むプラグ層ＰＲ２は、複数のｎ+エミッタ領域ＥＲと複数のｐ+ベースコンタクト領域ＢＣＲとの各々に接続されている。
【００２６】
図３を参照して、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴの半導体基板ＳＵＢの主表面におけるｐ+ベースコンタクト領域ＢＣＲの面積（ｐ+領域面積：ＳＡ１１）に対するプラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の面積（ｐ+領域上コンタクト面積：ＳＢ１１）の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ１１／ＳＡ１１）は、Ｌｏｗ  ＳｉｄｅのＩＧＢＴの半導体基板ＳＵＢの主表面におけるｐ+ベースコンタクト領域ＢＣＲの面積（ｐ+領域面積：ＳＡ２１）に対するプラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の面積（ｐ+領域上コンタクト面積：ＳＢ２１）の比（ｐ+領域上コンタクト面積／ｐ+領域面積：ＳＢ２１／ＳＡ２１）よりも大きくなっている。
【００２７】
またＨｉｇｈ  ＳｉｄｅのＩＧＢＴの半導体基板ＳＵＢの主表面におけるｐ+コレクタ領域ＣＲの面積（コレクタ活性面積：ＳＡ１２）に対するプラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の面積（コレクタコンタクト面積：ＳＢ１２）の比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ１２／ＳＡ１２）は、Ｌｏｗ  ＳｉｄｅのＩＧＢＴの半導体基板ＳＵＢの主表面におけるｐ+コレクタ領域ＣＲの面積（コレクタ活性面積：ＳＡ２２）に対するプラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の面積（コレクタコンタクト面積：ＳＢ２２）の比（コレクタコンタクト面積／コレクタ活性面積：ＳＢ２２／ＳＡ２２）よりも大きくなっている。ここで、ｐ+コレクタ領域ＣＲの面積（コレクタ活性面積）は、素子分離構造ＥＳによって取り囲まれたｐ+コレクタ領域ＣＲの面積に対応する。
【００２８】
ここで比（ｐ+領域上コンタクト面積／ｐ+領域面積）は、図４に示すようにゲート幅方向に並んだ複数のｎ+エミッタ領域ＥＲと複数のｐ+ベースコンタクト領域ＢＣＲとの配置領域Ｒ内における両端のｎ+エミッタ領域ＥＲの間に挟まれたｐ+領域面積とｐ+領域上コンタクト面積とにより定義されるものである。
【００２９】
つまり上記のｐ+ベースコンタクト領域ＢＣＲの面積（ｐ+領域面積）は、図４に示す配置領域Ｒ内の両端に位置するｎ+エミッタ領域ＥＲの間に挟まれる複数のｐ+ベースコンタクト領域ＢＣＲの面積の合計である。また上記のプラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の面積（ｐ+領域上コンタクト面積）は、図４に示す配置領域Ｒ内の両端に位置するｎ+エミッタ領域ＥＲの間に挟まれるｐ+ベースコンタクト領域ＢＣＲとプラグ層ＰＲ２との接続部の面積の合計である。
【００３０】
なおＨｉｇｈ  ＳｉｄｅのＩＧＢＴの比（コレクタコンタクト面積／コレクタ活性面積）および比（ｐ+領域上コンタクト面積／ｐ+領域面積）の少なくともいずれかが、Ｌｏｗ  ＳｉｄｅのＩＧＢＴよりも高ければよい。たとえばＨｉｇｈ  ＳｉｄｅおよびＬｏｗ  ＳｉｄｅのＩＧＢＴの各々の比（コレクタコンタクト面積／コレクタ活性面積）が互いに同じで、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴの比（ｐ+領域上コンタクト面積／ｐ+領域面積）がＬｏｗ  ＳｉｄｅのＩＧＢＴの比（ｐ+領域上コンタクト面積／ｐ+領域面積）より高くてもよい。またたとえばＨｉｇｈ  ＳｉｄｅおよびＬｏｗ  ＳｉｄｅのＩＧＢＴの各々の比（ｐ+領域上コンタクト面積／ｐ+領域面積）が互いに同じで、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴの比（コレクタコンタクト面積／コレクタ活性面積）がＬｏｗ  ＳｉｄｅのＩＧＢＴの比（コレクタコンタクト面積／コレクタ活性面積）より高くてもよい。またたとえばＨｉｇｈ  ＳｉｄｅのＩＧＢＴの比（ｐ+領域上コンタクト面積／ｐ+領域面積）がＬｏｗ  ＳｉｄｅのＩＧＢＴの比（ｐ+領域上コンタクト面積／ｐ+領域面積）より高く、かつＨｉｇｈ  ＳｉｄｅのＩＧＢＴの比（コレクタコンタクト面積／コレクタ活性面積）がＬｏｗ  ＳｉｄｅのＩＧＢＴの比（コレクタコンタクト面積／コレクタ活性面積）より高くてもよい。
【００３１】
ここで、Ｈｉｇｈ  ＳｉｄｅおよびＬｏｗ  Ｓｉｄｅの各々のＩＧＢＴにおけるプラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部（コンタクト用の凹部ＣＨ１における接続部）はラインコンタクト構造を有している。そして、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴにおけるプラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の線幅Ｗ１Ａは、Ｌｏｗ  ＳｉｄｅのＩＧＢＴにおけるプラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の線幅Ｗ２Ａよりも大きいことが好ましい。
【００３２】
またＨｉｇｈ  ＳｉｄｅおよびＬｏｗ  Ｓｉｄｅの各々のＩＧＢＴにおけるプラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部（コンタクト用の凹部ＣＨ２における接続部）はラインコンタクト構造を有している。そして、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴにおけるプラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の線幅Ｗ１Ｂは、Ｌｏｗ  ＳｉｄｅのＩＧＢＴにおけるプラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接続部の線幅Ｗ２Ｂよりも大きいことが好ましい。
【００３３】
次に、上記の比とＩＧＢＴの特性との関係に関して本発明者が行なった検討について図７〜図１２を用いて説明する。
【００３４】
まず本発明者は、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積）の変化により、ＩＧＢＴの特性（線形電流、飽和電流、オン耐圧）が変化することを調べた。この検討は、図４に示す構成を有するＩＧＢＴの比（コレクタコンタクト面積／コレクタ活性面積）を一定として、比（ｐ+領域上コンタクト面積／ｐ+領域面積）のみを変化させることにより行なった。その結果を図７〜図９に示す。
【００３５】
図７の結果から、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積）を変化させても線形電流はほとんど変化しないが、図８の結果から、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積）を小さくすることで飽和電流が向上することが分かった。一方、図９の結果から、上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積）を大きくすることでオン耐圧が向上することが分かった。
【００３６】
また本発明者は、上記の比（コレクタコンタクト面積／コレクタ活性面積）の変化により、ＩＧＢＴの特性（線形電流、飽和電流、オン耐圧）が変化することについても調べた。この検討は、図４に示す構成を有するＩＧＢＴの上記の比（ｐ+領域上コンタクト面積／ｐ+領域面積）を一定として、上記の比（コレクタコンタクト面積／コレクタ活性面積）のみを変化させることにより行なった。その結果を図１０〜図１２に示す。
【００３７】
図１０および図１１の結果から、上記の比（コレクタコンタクト面積／コレクタ活性面積）を小さくすると、線形電流および飽和電流の双方が向上することが分かった。また、図１２の結果から、上記の比（コレクタコンタクト面積／コレクタ活性面積）を大きくすることでオン耐圧が向上することが分かった。
【００３８】
また比（ｐ+領域上コンタクト面積／ｐ+領域面積）および比（コレクタコンタクト面積／コレクタ活性面積）の双方を変化させた場合には、図１０〜図１２に示す比（コレクタコンタクト面積／コレクタ活性面積）のみを変化させた場合とほぼ同じ結果となることがわかった。
【００３９】
上記の図７〜図１２の結果から、耐圧重視のＩＧＢＴにおいては比（ｐ+領域上コンタクト面積／ｐ+領域面積）および比（コレクタコンタクト面積／コレクタ活性面積）の少なくともいずれかを大きくすることが、オン耐圧向上の観点から有効であることが分かった。また電流重視のＩＧＢＴにおいては比（ｐ+領域上コンタクト面積／ｐ+領域面積）および比（コレクタコンタクト面積／コレクタ活性面積）の少なくともいずれかを小さくすることが、線形電流および飽和電流向上の観点から有効であることが分かった。
【００４０】
次に、上記の図７〜図１２に示す結果が得られた理由について図１３〜図１７を用いて考察する。
【００４１】
図１３を参照して、ｐ+領域上コンタクト面積が大きい場合、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接触抵抗が小さくなり、ｐ型領域ＢＲからのホール（正孔）の引き抜き効率が高くなる。これによりｐ型領域ＢＲにホールが溜まることが抑制されて、オン耐圧が向上したと考えられる。
【００４２】
図１４を参照して、一方、ｐ+領域上コンタクト面積が小さい場合、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＢＣＲとの接触抵抗が大きくなり、ｐ型領域ＢＲからのホールの引き抜き効率が低くなる。これによりｐ型領域ＢＲにホールが溜まりやすくなり、ベース電位がグランド電位から浮き上がって、オン耐圧の向上が抑制されたと考えられる。
【００４３】
図１５を参照して、コンタクト用の凹部ＣＨ１を形成する際のエッチングダメージや、コンタクト用の凹部ＣＨ１内に形成されたバリアメタル（図示せず）の半導体基板の主表面におけるシリサイド化により、コレクタ領域ＣＲの表面に結晶欠陥ＤＦが発生する。この結晶欠陥ＤＦの個数はコレクタコンタクト面積の大きさに比例する。この結晶欠陥ＤＦにおいてホールと電子との再結合が生じてホールが消滅するため、図１６に示すように、結晶欠陥ＤＦの個数に応じてプラグ層ＰＲ１からコレクタ領域ＣＲを通じてドリフト領域ＤＲＩに注入されるホールの数（密度）が変化する。このホール密度に応じて伝導率変調によるドリフト領域ＤＲＩの抵抗が変化して電流が増減すると考えられる。
【００４４】
つまり、コレクタコンタクト面積が大きいと、コレクタ領域ＣＲの表面における結晶欠陥ＤＦの個数が多くなり、プラグ層ＰＲ１からコレクタ領域ＣＲを通じてドリフト領域ＤＲＩに注入されるホールの数が減るため、電流の向上が抑制されたと考えられる。
【００４５】
図１７を参照して、一方、コレクタコンタクト面積が小さいと、コレクタ領域ＣＲの表面における結晶欠陥ＤＦの個数が少なくなり、プラグ層ＰＲ１からコレクタ領域ＣＲを通じてドリフト領域ＤＲＩに注入されるホールの数が増える。これにより、伝導率変調によるドリフト領域ＤＲＩの抵抗が大幅に低下して電流が増加すると考えられる。
【００４６】
次に、本実施の形態の作用効果について説明する。
上述したように本実施の形態においては、比（コレクタコンタクト面積／コレクタ活性面積）および比（ｐ+領域上コンタクト面積／ｐ+領域面積）の少なくともいずれかが、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴにおいて、Ｌｏｗ  ＳｉｄｅのＩＧＢＴにおけるよりも高くなっている。このため、Ｈｉｇｈ  ＳｉｄｅのＩＧＢＴにおいてはオン耐圧を向上することができ、かつＬｏｗ  ＳｉｄｅのＩＧＢＴにおいては電流（線形電流、飽和電流）を向上させることができる。つまり、素子サイズの変更や注入レイアウトの変更、不純物注入条件の変更といった大規模な変更と最適化を行なうことなく、コンタクトサイズの変更といった小規模な変更で、開発上の負荷を小さく抑えつつ、ラテラルＩＧＢＴにおける電流向上やオン耐圧向上といった特性改善を行なうことが可能となる。
【００４７】
なおコンタクトサイズの変更は、コンタクトマスクの変更だけでコントロールすることができるため、コンタクトマスクの試作後の再調整も低コストで可能である。
【００４８】
上記においては、Ｈｉｇｈ  ＳｉｄｅおよびＬｏｗ  Ｓｉｄｅの双方のＩＧＢＴにおいて、コレクタ側とエミッタ側との双方のコンタクト用の凹部ＣＨ１、ＣＨ２がラインコンタクト構造を有している。このようにラインコンタクト構造を用いることでホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
【００４９】
またＨｉｇｈ  ＳｉｄｅおよびＬｏｗ  Ｓｉｄｅのいずれか一方または双方のＩＧＢＴにおいて、図１８に示すようにコレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有し、エミッタ側のコンタクト用の凹部ＣＨ２がラインコンタクト構造を有していてもよい。この場合においても、エミッタ側のコンタクト用の凹部ＣＨ２がラインコンタクト構造を有しているため、ホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
【００５０】
上記の構成を採用した例を図２８に示す。図２８に示す構成においては、たとえばＨｉｇｈ  ＳｉｄｅのＩＧＢＴのコレクタ側およびエミッタ側のコンタクト用の凹部ＣＨ１、ＣＨ２がラインコンタクト構造を有し、Ｌｏｗ  ＳｉｄｅのＩＧＢＴのエミッタ側のコンタクト用の凹部ＣＨ２がラインコンタクト構造を有し、かつコレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有している。
【００５１】
またＨｉｇｈ  ＳｉｄｅおよびＬｏｗ  Ｓｉｄｅのいずれか一方または双方のＩＧＢＴにおいて、図１９に示すようにエミッタ側のコンタクト用の凹部ＣＨ２がホールコンタクト構造を有し、コレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有していてもよい。この場合においても、コレクタ側のコンタクト用の凹部ＣＨ１がラインコンタクト構造を有しているため、ホールコンタクト構造を用いた場合よりもコンタクト面積を大きくすることができ、ＩＧＢＴの特性のコントロール幅を拡大することができる。
【００５２】
またＨｉｇｈ  ＳｉｄｅおよびＬｏｗ  Ｓｉｄｅのいずれか一方または双方のＩＧＢＴにおいて、コレクタ側およびエミッタ側の双方のコンタクト用の凹部ＣＨ１、ＣＨ２の双方がホールコンタクト構造であってもよい。
【００５３】
また本実施の形態においては、図３および図４に示すようにラインコンタクト構造が途中で途切れることなく連続的に延びている。これにより、コンタクト用の凹部ＣＨ１、ＣＨ２の位置ズレ、寸法ズレによる特性のバラツキを抑制することができる。
【００５４】
また、Ｈｉｇｈ  ＳｉｄｅおよびＬｏｗ  Ｓｉｄｅの各々のＩＧＢＴにおけるプラグ層ＰＲ１とｐ+コレクタ領域ＣＲとの接続部の線幅Ｗ１Ａ（またはＷ２Ａ）は、プラグ層ＰＲ２とｐ+ベースコンタクト領域ＣＲとの接続部の線幅Ｗ１Ｂ（またはＷ２Ｂ）よりも大きくてもよく、また小さくてもよい。
【００５５】
（実施の形態２）
図２０および図２１を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、ｐ+コレクタ領域ＣＲが素子分離構造ＥＳにより間引かれている（分断されている）点において異なっている。つまり１つのＩＧＢＴにおいて、ｐ+コレクタ領域ＣＲが、素子分離構造ＥＳにより分離された複数のｐ+コレクタ領域部分ＣＲａから構成されている。この素子分離構造ＥＳは、実施の形態１で説明したように、ＬＯＣＯＳにより形成されたシリコン酸化膜であってもよく、またＳＴＩであってもよい。
【００５６】
またコレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有している。この場合、コレクタ側のコンタクト用の凹部ＣＨ１は複数のｐ+コレクタ領域部分ＣＲａの各々に達し、かつ素子分離構造ＥＳには達しないように構成されている。隣り合うｐ+コレクタ領域部分ＣＲａに挟まれる素子分離構造ＥＳは層間絶縁膜ＩＩにより覆われている。
【００５７】
なお上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００５８】
また図２０および図２１においては、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有する場合について説明したが、図２２および図２３に示すようにラインコンタクト構造であってもよい。図２２および図２３に示すラインコンタクト構造の場合、ラインコンタクト構造の凹部ＣＨ１は、互いに分割され、かつ互いに直列に配置された複数のラインコンタクト部の凹部ＣＨ１ａを有している。そして、複数のラインコンタクト部の凹部ＣＨ１ａの各々は複数のｐ+コレクタ領域部分ＣＲａの各々に達するように構成されており、素子分離構造ＥＳには達していない。
【００５９】
本実施の形態によれば、ｐ+コレクタ領域ＣＲが素子分離構造ＥＳにより間引かれているため電流改善が可能となる。またフィールドマスクを変更するだけで、ｐ+コレクタ領域ＣＲを素子分離構造ＥＳにより間引いた構成を製造可能であるため、低コストで上記構成を製造することができる。
【００６０】
（実施の形態３）
図２４および図２５を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、ｐ+コレクタ領域ＣＲがｎ+分離領域ＮＨＲにより間引かれている（分断されている）点において異なっている。つまり１つのＩＧＢＴにおいて、ｐ+コレクタ領域ＣＲが、複数のｎ+分離領域ＮＨＲにより分離された複数のｐ+コレクタ領域部分ＣＲａから構成されている。複数のｎ+分離領域ＮＨＲの各々は、ｎ型領域ＮＲよりも高いｎ型不純物濃度を有している。
【００６１】
またコレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有している。この場合、コレクタ側のコンタクト用の凹部ＣＨ１は複数のｐ+コレクタ領域部分ＣＲａの各々に達し、かつ素子分離構造ＥＳには達しないように構成されている。隣り合うｐ+コレクタ領域部分ＣＲａに挟まれる素子分離構造ＥＳは層間絶縁膜ＩＩにより覆われている。
【００６２】
なお、上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００６３】
また図２４および図２５においては、コレクタ側のコンタクト用の凹部ＣＨ１がホールコンタクト構造を有する場合について説明したが、図２６および図２７に示すようにラインコンタクト構造であってもよい。図２６および図２７に示すラインコンタクト構造の場合、ラインコンタクト構造の凹部ＣＨ１は、互いに分割され、かつ互いに直列に配置された複数のラインコンタクト部の凹部ＣＨ１ａを有している。そして、複数のラインコンタクト部の凹部ＣＨ１ａの各々は複数のｐ+コレクタ領域部分ＣＲａの各々に達するように構成されており、ｎ+分離領域ＮＨＲには達していない。
【００６４】
本実施の形態によれば、ｐ+コレクタ領域ＣＲが複数のｎ+分離領域ＮＨＲにより間引かれているため電流改善が可能となる。またｐ+コレクタ領域ＣＲおよびｎ+分離領域ＮＨＲ形成のための不純物注入マスクを変更するだけで、ｐ+コレクタ領域ＣＲをｎ+分離領域ＮＨＲにより間引いた構成を製造可能であるため、低コストで上記構成を製造することができる。
【００６５】
（実施の形態４）
図２９を参照して、本実施の形態の構成は、実施の形態１の構成と比較して、エミッタ側のコンタクト用の凹部ＣＨ２が、互いに分離され、かつ直列に配置された複数のラインコンタクト部分ＣＨ２ａを有している点において異なっている。複数のラインコンタクト部分ＣＨ２ａの各々は、ラインコンタクト構造を有している。つまり複数のラインコンタクト部分ＣＨ２ａの各々は、図２９に示す平面視において略矩形の形状を有し、かつ平面視における一方の辺の長さＬＢａが他方の辺の長さＷＢａの２倍以上長い構造を有している。平面視において隣り合うラインコンタクト部分ＣＨ２ａの間に位置する分離部分ＳＲの真下領域にはｎ型領域（ｎ+エミッタ領域ＥＲ）のみが位置している。
【００６６】
なお、上記以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００６７】
本実施の形態においては、エミッタ側のコンタクト用の凹部ＣＨ２が複数のラインコンタクト部分ＣＨ２ａに分割されている。ここで、長いラインコンタクト構造の場合、フォトレジストの収縮などによりラインコンタクト構造の長手方向における端部と中央部との線幅の差が大きくなる。しかし本実施の形態では、分割された各ラインコンタクト部分ＣＨ２ａの長手方向の寸法は、分割されていないコンタクト用の凹部ＣＨ２の長手方向の長さよりも短い。このため、コンタクト用の凹部ＣＨ２の仕上がりサイズの安定性を高めることができる。
【００６８】
また本実施の形態では、隣り合うラインコンタクト部分ＣＨ２ａの間の分離部分ＳＲの真下領域にはｎ型領域（ｎ+エミッタ領域ＥＲ）のみが位置している。このため、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによるオン耐圧のバラツキを抑制することができる。
【００６９】
また図３０に示すように、平面視において隣り合うラインコンタクト部分ＣＨ２ａの間に位置する分離部分ＳＲの真下領域にはｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）のみが位置していてもよい。この場合、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによる電流のバラツキを抑制することができる。
【００７０】
また図３１〜図３３に示すように、平面視において隣り合うラインコンタクト部分ＣＨ２ａの間に位置する分離部分ＳＲの真下領域にはｎ型領域（ｎ+エミッタ領域ＥＲ）とｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）との双方が位置していてもよい。
【００７１】
図３１に示すように、分離部分ＳＲの真下に位置するｎ型領域（ｎ+エミッタ領域ＥＲ）の部分の面積が、分離部分ＳＲの真下に位置するｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）の部分の面積よりも大きくてもよい。この場合には、図２９の構成と同様、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによるオン耐圧のバラツキを抑制することができる。
【００７２】
また図３２に示すように、分離部分ＳＲの真下に位置するｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）の部分の面積が、分離部分ＳＲの真下に位置するｎ型領域（ｎ+エミッタ領域ＥＲ）の部分の面積よりも大きくてもよい。この場合には、図３０の構成と同様、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによる電流のバラツキを抑制することができる。
【００７３】
また図３３に示すように、分離部分ＳＲの真下に位置するｎ型領域（ｎ+エミッタ領域ＥＲ）の部分の面積と、分離部分ＳＲの真下に位置するｐ型領域（ｐ+ベースコンタクト領域ＢＣＲ）の部分の面積とが同じであってもよい。この場合には、図３０の構成と同様、コンタクト用の凹部ＣＨ２の位置ズレ、寸法ズレによるオン耐圧のバラツキと電流のバラツキとを抑制することができる。
【００７４】
上記の実施の形態においては、エミッタ側のコンタクト用の凹部ＣＨ２が複数のラインコンタクト部分ＣＨ２ａを有する場合について説明したが、コレクタ側のコンタクト用の凹部ＣＨ１が、互いに分離され、かつ直列に配置された複数のラインコンタクト部分を有していてもよい。
【００７５】
なお図３、図２８においてはゲート電極層ＧＥおよびｎ+エミッタ領域ＥＲが、ｐ+コレクタ領域ＣＲと直線状に並走する構成について説明したが、ゲート電極層ＧＥおよびｎ+エミッタ領域ＥＲは、平面視においてｐ+コレクタ領域ＣＲの周囲を取り囲むように配置されていてもよい。また耐圧重視のＩＧＢＴと電流重視のＩＧＢＴとはシリコン単結晶基板に形成されてもよく、またＳＯＩ（Silicon  on  Insulator）基板に形成されてもよい。
【００７６】
また上記の実施の形態においては、耐圧重視のＩＧＢＴと電流重視のＩＧＢＴとを有するものとしてＰＤＰスキャンドライバの回路を有する半導体装置について説明したが、本発明はこの半導体装置に限定されるものではなく、互いに異なる特性を有する２つのＩＧＢＴを有する半導体装置に適用することができる。
【００７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７８】
本発明は、互いに異なる特性を有する２つのＩＧＢＴを有する半導体装置に有利に適用され得る。
【符号の説明】
【００７９】
ＢＣＲ  ベースコンタクト領域、ＢＲ  ｐ型領域、ＣＨ１，ＣＨ２  コンタクト用の凹部、ＣＨ２ａ  ラインコンタクト部分、ＣＲ  ｐ+コレクタ領域、ＣＲａ  コレクタ領域部分、ＤＦ  結晶欠陥、ＤＲＩ  ｎ-ドリフト領域、ＥＲ  ｎ+エミッタ領域、ＥＳ  素子分離構造、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁膜、ＩＩ  層間絶縁膜、ＬＣ  ロジック回路部、ＬＳ  レベルシフタ部、ＭＩ  金属配線、ＮＨＲ  分離領域、ＮＲ  ｎ型領域、ＯＣ  出力回路部、ＰＣ  保護回路部、ＰＲ１，ＰＲ２  プラグ層、Ｒ  配置領域、ＳＲ  分離部分、ＳＵＢ  半導体基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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