(57)【特許請求の範囲】
【請求項１】
ビットラインとソースラインとの間に連結されるチャンネル層を有するメモリストリングを含むメモリブロックと、
前記チャンネル層にホットホールを供給し、前記メモリストリングに含まれたメモリセルの消去動作を行うように構成された動作回路グループと、
前記チャンネル層にホットホールが目標量以上に供給されれば、ブロック消去イネーブル信号を出力するように構成された消去動作決定回路と、
前記ブロック消去イネーブル信号に応答して動作回路グループが前記消去動作を行う時点を制御するように構成された制御回路と、
を含み、
前記消去動作決定回路は、前記ホットホールがチャンネル層に流入される量によって変わるビットラインの電圧をセンシングしてチャンネル層に供給されるホットホールの量を判断するように構成されることを特徴とする半導体メモリ装置。
【請求項２】
前記消去動作決定回路は、少なくとも二つ以上のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記ブロック消去イネーブル信号を出力するように構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記消去動作決定回路は、前記メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング、及び最後のメモリストリングを含む３個のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記ブロック消去イネーブル信号を出力するように構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記消去動作決定回路は、
基準電圧を生成する基準電圧生成回路と、
前記ホットホールの供給量によって変わる前記ビットラインの電圧を前記基準電圧と比較し、前記チャンネル層に供給されるホットホールの量を検出し、検出結果によってストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、
前記ストリング消去イネーブル信号に応答して前記ブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記消去動作決定回路は、
基準電圧を生成する基準電圧生成回路と、
前記ホットホールの供給量によって変わる３個のメモリストリングのビットライン電圧と基準電圧とを比較して３個のメモリストリングのチャンネル層に目標量以上のホットホールがそれぞれ供給されたことが検出されれば、第１ないし第３ストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、
前記第１ないし第３ストリング消去イネーブル信号に応答して前記ブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、
を含むことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記動作回路グループは、前記メモリストリングに含まれたメモリセルのワードラインをフローティングさせた状態で前記ホットホールがチャンネル層に供給されるように前記ソースラインにホットホール供給電圧を印加するように構成されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記ホットホールがチャンネル層に目標量以上に供給されれば、前記動作回路グループはソースラインに消去電圧を印加した後、ワードラインに接地電圧を印加するように構成されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記チャンネル層がＵ字型の３次元構造からなることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項９】
前記チャンネル層が５価不純物がドープされたポリシリコン層からなることを特徴とする請求項１または８に記載の半導体メモリ装置。
【請求項１０】
ビットラインとソースラインとの間に連結されたメモリストリングのチャンネル層にホットホールを供給する段階と、
前記ホットホールが供給されることによって変わる前記ビットラインの電圧を基準電圧と比較して前記ホットホールの量と目標量とを比較する段階と、
前記チャンネル層に前記ホットホールが前記目標量以上に供給されれば、前記メモリストリングに含まれたメモリセルの消去動作を行う段階と、
を含むことを特徴とする半導体メモリ装置の動作方法。
【請求項１１】
前記ビットラインの電圧が基準電圧よりも高ければ消去動作を実施することを特徴とする請求項１０に記載の半導体メモリ装置の動作方法。
【請求項１２】
前記メモリストリングのうち少なくとも二つ以上のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記消去動作が実施されることを特徴とする請求項１０に記載の半導体メモリ装置の動作方法。
【請求項１３】
前記メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング、及び最後のメモリストリングを含む３個のメモリストリングのチャンネル層に前記ホットホールが目標量以上にそれぞれ供給されれば、前記消去動作が実施されることを特徴とする請求項１０に記載の半導体メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置及びその動作方法に関し、特に、不揮発性メモリ装置及びその動作方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、データを格納するためのメモリ素子を含む。メモリ素子の集積度を高めるためには、メモリ素子のサイズを減らさなければならないが、半導体材料や工程条件などの理由によってメモリ素子のサイズを減らすのに限界がある。
【０００３】
このような問題を解決するために、メモリ素子を３次元構造で製造する方案が提案されている。メモリ素子の構造が２次元構造から３次元構造へ変更されることによって製造工程と動作条件が変わるため、メモリ素子の動作条件を最適の状態で設定しなければならないという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、本発明は上記問題を解決するために案出されたものであり、その目的は、最上の動作条件を設定し、それによって半導体メモリ装置を動作させることで半導体メモリ装置の動作特性を向上させることができる不揮発性メモリ装置及びその動作方法を提供することである。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明に係る半導体メモリ装置は、ビットラインとソースラインとの間に連結されるチャンネル層を有するメモリストリングを含むメモリブロックと、前記チャンネル層にホットホールを供給し、前記メモリストリングに含まれたメモリセルの消去動作を行うように構成された動作回路グループと、前記チャンネル層にホットホールが目標量以上に供給されれば、ブロック消去イネーブル信号を出力するように構成された消去動作決定回路と、前記ブロック消去イネーブル信号に応答して動作回路グループが前記消去動作を行う時点を制御するように構成された制御回路と、を含み、前記消去動作決定回路は、前記ホットホールがチャンネル層に流入される量によって変わるビットラインの電圧をセンシングしてチャンネル層に供給されるホットホールの量を判断するように構成されることを特徴とする。
【０００６】
消去動作決定回路は、少なくとも二つ以上のメモリストリングのチャンネル層にホットホールが目標量以上にそれぞれ供給されれば、ブロック消去イネーブル信号を出力するように構成され得る。
【０００７】
消去動作決定回路は、メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング及び最後のメモリストリングを含む３個のメモリストリングのチャンネル層にホットホールが目標量以上にそれぞれ供給されれば、ブロック消去イネーブル信号を出力するように構成され得る。
【０００８】
消去動作決定回路は、基準電圧を生成する基準電圧生成回路と、ホットホールの供給量によって変わるビットラインの電圧を基準電圧と比較し、チャンネル層に供給されるホットホールの量を検出し、検出結果によってストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、ストリング消去イネーブル信号に応答してブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、を含むことができる。
【０００９】
消去動作決定回路は、基準電圧を生成する基準電圧生成回路と、ホットホールの供給量によって変わる３個のメモリストリングのビットライン電圧と基準電圧とを比較して３個のメモリストリングのチャンネル層に目標量以上のホットホールがそれぞれ供給されたことが検出されれば、第１ないし第３ストリング消去イネーブル信号を出力するように構成されたホットホール検出回路と、第１ないし第３ストリング消去イネーブル信号に応答してブロック消去イネーブル信号を出力するように構成されたブロック消去決定回路と、を含むことができる。
【００１０】
動作回路グループは、メモリストリングに含まれたメモリセルのワードラインをフローティングさせた状態でホットホールがチャンネル層に供給されるようにソースラインにホットホール供給電圧を印加するように構成され得る。
【００１１】
ホットホールがチャンネル層に目標量以上に供給されれば、動作回路グループはソースラインに消去電圧を印加した後、ワードラインに接地電圧を印加するように構成され得る。
【００１２】
本発明に係る半導体メモリ装置の動作方法は、ビットラインとソースラインとの間に連結されたメモリストリングのチャンネル層にホットホールを供給する段階と、前記ホットホールが供給されることによって変わる前記ビットラインの電圧を基準電圧と比較して前記ホットホールの量と目標量とを比較する段階と、前記チャンネル層に前記ホットホールが前記目標量以上に供給されれば、前記メモリストリングに含まれたメモリセルの消去動作を行う段階と、を含むことを特徴とする。
【００１３】
ビットラインの電圧が基準電圧よりも高ければ消去動作が実施され得る。
【００１４】
メモリストリングのうち少なくとも二つ以上のメモリストリングのチャンネル層にホットホールが目標量以上にそれぞれ供給されれば、消去動作が実施され得る。メモリストリングのうち一番目のメモリストリング、中間に位置するメモリストリング及び最後のメモリストリングを含む３個のメモリストリングのチャンネル層にホットホールが目標量以上にそれぞれ供給されれば、消去動作が実施され得る。
【００１５】
チャンネル層は、Ｕ字型の３次元構造に提供されることが可能で、５価不純物がドーピングされたポリシリコン層からなり得る。
【発明の効果】
【００１６】
以上のように本発明によれば、最上の動作条件を設定し、それによって半導体メモリ装置を動作させることで半導体メモリ装置の動作特性を向上させることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例による半導体素子を説明するための回路図である。
【図２】図１の回路を具現した半導体素子の構造を説明するための斜視図である。
【図３】図２に図示されたメモリストリングの動作を説明するための断面図である。
【図４】本発明の実施例による半導体メモリ装置を説明するためのブロック図である。
【図５】図４に示された消去動作決定回路を説明するためのブロック図である。
【図６】本発明の実施例による半導体メモリ装置の動作方法を説明するための波形図である。
【発明を実施するための形態】
【００１８】
以下、添付された図面を参照して本発明の望ましい実施例について説明する。図１は本発明の実施例による半導体素子を説明するための回路図である。
【００１９】
図１を参照すれば、代表的な不揮発性メモリ素子であるＮＡＮＤフラッシュメモリ素子の一般的なメモリストリングMSは、ドレインがビットラインBLと連結されるドレインセレクトトランジスタDST、ソースがソースラインSLと連結されるソースセレクトトランジスタSST、セレクトトランジスタ（ドレインセレクトトランジスタDST及びソースセレクトトランジスタSST）の間に直列連結された複数のメモリセルＣ１〜Ｃ８と、を含む。ここで、メモリセルＣの個数は設計によって変更され得るが、以下ではメモリセルＣが８個である場合を例として説明する。
【００２０】
３次元構造のメモリストリングMSの中間に位置する一対のメモリセルＣ４，Ｃ５の間にパイプトランジスタPTrが連結される。したがって、セルストリングに含まれたメモリセルＣ１〜Ｃ８のうち、一部のメモリセルＣ１〜Ｃ４はソースセレクトトランジスタSSTとパイプトランジスタPTrとの間に直列連結されて第１メモリグループを構成し、残りのメモリセルＣ５〜Ｃ８はドレインセレクトトランジスタDSTとパイプトランジスタPTrとの間に直列連結されて第２メモリグループを構成する。
【００２１】
パイプトランジスタPTrは、半導体基板Baに形成される。ドレインセレクトトランジスタDSTと第１メモリグループのメモリセルＣ１〜Ｃ４は半導体基板Baから垂直方向でビットラインBLとパイプトランジスタPTrとの間に直列配列される。ソースセレクトトランジスタSSTと第２メモリグループのメモリセルＣ５〜Ｃ８は、半導体基板Baから垂直方向でソースラインSLとパイプトランジスタPTrとの間に直列配列される。第１メモリグループのメモリセルＣ１〜Ｃ４と第２メモリグループのメモリセルＣ５〜Ｃ８の数は同一であることが望ましい。メモリセルＣ１〜Ｃ８に垂直配列されることによってメモリセルＣ１〜Ｃ８のチャンネル方向は半導体基板Baと垂直方向となる。そして、メモリストリングMSのメモリセルＣ１〜Ｃ８が第１及び第２メモリグループに分けられることによって、一つのメモリストリングMSには半導体基板Baから垂直した２個の垂直チャンネル層SCを含むようになる。
【００２２】
ここで、パイプトランジスタPTrは、第１メモリグループのメモリセルＣ１〜Ｃ４のチャンネル領域と、第２メモリグループのメモリセルＣ５〜Ｃ８のチャンネル領域を電気的に連結させる動作を行う。３次元メモリストリングMSを含む半導体素子の構造をより具体的に説明すれば次のようである。
【００２３】
図２は、図１の回路を具現した半導体素子の構造を説明するための斜視図である。具体的に、図２は半導体メモリ装置のメモリアレイ410に含まれたメモリブロックの斜視図であり、メモリブロックは６×２個のそれぞれのメモリストリングMS、ソースセレクトトランジスタSST及びドレインセレクトトランジスタDSTを含む場合を図示する。
【００２４】
図２を参照すれば、メモリブロックには複数のメモリストリングMSが提供される。後述のように、各メモリストリングMSは、複数の電気的に再記録の可能なメモリセルＣ１〜Ｃ８を含み、該メモリセルＣ１〜Ｃ８は直列連結される。メモリストリングMSを構成するメモリセルＣ１〜Ｃ８は、複数の半導体層を積層させて形成される。各メモリストリングMSはチャンネル層SC、ワードラインWL１〜WL８及びパイプゲートPGを含む。チャンネル層SCは、Ｕ字型の３次元構造からなり、５価不純物がドーピング（ドープ）されたポリシリコン層で形成され得る。
【００２５】
Ｕ字型チャンネル層SCは、図２に示す行方向から見たとき、Ｕ字型で形成される。Ｕ字型チャンネル層SCは、半導体基板Baに対して実質的に垂直方向に延長する一対の柱状部（Columnar Portions）CLa，CLb及び該柱状部CLa，CLbの下端部を連結するように形成された連結部JPを含む。柱状部CLa，CLbは、円筒柱型や角柱型からなり得る。また、柱状部CLa，CLbは柱型からなり得る。ここで、図２に示す行方向は積層方向に直角方向であり、後述する列方向は積層方向と行方向に対して直角方向である。
【００２６】
Ｕ字型チャンネル層SCは、一対の柱状部CLa，CLbの中心軸を連結する線が列方向に平行になるように配置される。また、Ｕ字型チャンネル層SCは行方向と列方向に形成される平面にマトリックスを形成するように配置される。
【００２７】
各層のワードラインWL１〜WL８は、図２に示す行方向に平行に延長される形態を持つ。各層のワードラインWL１〜WL８は、互いに絶縁されて分離され、列方向に所定のピッチを持つ線で反復的に形成される。ワードラインWL１は、ワードラインWL８と同一層に形成される。同じく、ワードラインWL２はワードラインWL７と同一層に形成される。同じく、ワードラインWL３はワードラインWL６と同一層に形成される。同じく、ワードラインWL４はワードラインWL５と同一層に形成される。
【００２８】
図２に示す列方向に同一位置に提供されて、行方向にラインを形成するメモリセルＣ１〜Ｃ８のゲートは、同一のワードラインWL１〜WL８にそれぞれ連結される。図示しないが、各ワードラインWL１〜WL８の行方向の端部は、階段型に形成される。各ワードラインWL１〜WL８は行方向に一列を成す複数の柱状部CLa，CLbを取り囲むように形成される。
【００２９】
ワードラインWL１〜WL８と柱状部CLa，CLbとの間に図示しないＯＮＯ（Oxide−Nitride−Oxide；下部酸化膜/窒化膜/上部酸化膜）層が形成される。ＯＮＯ層は柱状部CLa，CLbに隣接したトンネル絶縁層Tox、該トンネル絶縁層Toxに隣接した電荷格納層CT及び該電荷格納層CTに隣接したブロック絶縁層Boxを含む。電荷格納層CTは従来のフローティングゲートのように電荷を蓄積する機能をする。前記構成を言い換えれば、電荷格納層CTは柱状部CLa，CLb及び連結部JPの表面全体を取り囲むように形成され、各ワードラインWL１〜WL８は電荷格納層CTを取り囲むように形成される。
【００３０】
ドレインセレクトトランジスタDSTは、Ｕ字型チャンネル層SCの柱状部CLa及びドレインセレクトラインDSLを含む。Ｕ字型チャンネル層SCの柱状部CLaは、半導体基板Baに対して垂直方向に延長されるように形成される。
【００３１】
ドレインセレクトラインDSLは、ワードラインWLのうちで最上位のワードラインWL８の上方へ提供される。ドレインセレクトラインDSLは、図２に示す行方向に平行に延長する形態を持つ。ドレインセレクトラインDSLは、ソースセレクトラインSSLを間に挟んで列方向に所定のピッチを持つ線で反復的に形成される。ドレインセレクトラインDSLは、ギャップが介在されて行方向に一列になった複数のＵ字型チャンネル層SCの柱状部CLaのそれぞれを取り囲むように形成される。
【００３２】
ソースセレクトトランジスタSSTは、Ｕ字型チャンネル層SCの柱状部CLb及びソースセレクトラインSSLを含む。ソースセレクトラインSSLは、ワードラインWLのうちで最上位のワードラインWL１の上方へ提供される。ソースセレクトラインSSLは、図２に示す行方向に平行に延長する形態を持つ。ソースセレクトラインSSLは、ドレインセレクトラインDSLを間に挟んで列方向に所定のピッチを持つ線で反復的に形成される。ソースセレクトラインSSLは、ギャップが介在されて行方向に一列になった複数のＵ字型チャンネル層SCの柱状部CLbのそれぞれを取り囲むように形成される。
【００３３】
パイプゲートPGは、複数の連結部JPの下部を覆うように図２に示す行方向及び列方向に２次元的に延長されて形成される。
【００３４】
Ｕ字型チャンネル層SCの柱状部CLbは、図２に示す列方向に隣接して形成される。一対のＵ字型チャンネル層SCの柱状部CLbの上端部はソースラインSLと連結される。ソースラインSLは一対のＵ字型チャンネル層SCの柱状部CLbに共通で連結される。
【００３５】
ビットラインBLは、Ｕ字型チャンネル層SCの柱状部CLaの上端部に形成されてプラグPLを通じてＵ字型チャンネル層SCの柱状部CLaと連結され得る。各ビットラインBLはソースラインSLの上方に配置されるように形成される。各ビットラインBLは図２に示す列方向に延長し、行方向に所定の間隔を持つ線で反復的に形成される。
【００３６】
２次元構造のメモリストリング構造では、消去動作の際、Ｐウェルに２０Ｖ程度の高電圧を印加すれば、Ｐウェルとフローティングゲートとの間の高い電圧差によってメモリセルＣのフローティングゲートにトラップされた電子がＰウェルに放出されてメモリセルＣが消去された。しかし、３次元構造のメモリストリングMSでは他の方法で消去動作が実施される。
【００３７】
図３は、図２に示されたメモリストリングMSの動作を説明するための断面図である。図３を参照すれば、図２で説明したように、ワードラインWL１〜WL８とチャンネル層SCとの間にトンネル絶縁層Tox、電荷格納層CT及びブロック絶縁層Boxを含むＯＮＯ層が形成される。電荷格納層CTは窒化膜で形成され得る。
【００３８】
一方、チャンネル層SCに充分な電荷が存在しないため、高い電位差を発生させることができないから、電荷格納層CTにトラップされた電子が放出されてメモリセルＣを消去しにくい。充分な時間が経過すれば、ホールペア（Hole Pair）が形成され、電荷格納層CTの電子が放出され得るが、数秒以上の時間が必要であるから使用者が要求するスペックから外れるようになる。
【００３９】
このような問題を解決するために、強制的にソースラインSLとソースセレクトラインSSLに印加される電圧を調節してＧＩＤＬ（Gate Induced Drain Leakage）現象を発生させれば、充分なホットホールｈが流入されて、高い電界を形成することができ、その結果、電荷格納層CTの電子が放出されてメモリセルＣが消去され得る。尚、ＧＩＤＬ現象とは、トランジスタのオフ状態において、ゲート電極下のドレイン端に高い電界がかかることによりドレインから基板へ漏れ電流が流れる状態のことである。
【００４０】
しかし、図２において説明したように、３次元構造で形成されたメモリストリングMSの場合、Ｕ字型チャンネル構造にメモリセルＣが多層で形成されているから、消去動作の際、ホールの注入状態はさまざまな変数によって変化され得る。したがって、ソースラインSLからビットラインBLまでホットホールｈがチャンネル層SC全体に分布される時点と、ホットホールｈがチャンネル層SCに流入される量によって消去動作が始まる時点を決定しなければ、消去動作が目標時間内に消費電流を減らしつつ正常に実施されない。
【００４１】
上記において、ホットホールｈがチャンネル層SC全体に分布される時点は、ホットホールｈがソースラインSLからドレインセレクトラインDSLで取り囲まれたチャンネル層SCまで到逹する時点であると判断することができる。また、ホットホールｈがドレインセレクトラインDSLで取り囲まれたチャンネル層SCまで到逹する時点は、チャンネル層SCと連結されたビットラインBLの電位を測定して判断することができる。これをより具体的に説明すれば次のようである。
【００４２】
図４は、本発明の実施例による半導体メモリ装置を説明するためのブロック図である。図４を参照すれば、半導体メモリ装置はメモリアレイ410、動作回路グループとなる電圧供給回路420、センシング回路グループ430、列選択回路440を含み、更には制御回路450及び消去動作決定回路460を含む。
【００４３】
メモリアレイ410は、複数のメモリブロックを含み、それぞれのメモリブロックはビットラインBL（BL１，…，BLｋ，…，BLｎ）とソースラインSLとの間に連結された複数のメモリストリングMSを含む。それぞれのメモリストリングMSは、ビットラインBL１とソースラインSLとの間に連結されたドレインセレクトトランジスタDST、メモリセルＣ、パイプトランジスタPTr、メモリセルＣ及びソースセレクトトランジスタSSTを含む。このようなメモリブロックの構造は、図２において説明したメモリブロックの構造と同一であるので、具体的な説明は省略する。一方、図２において説明したように、ワードラインWL１〜WL８が８個である場合を例として説明する。しかし、ワードラインWLの数、即ち、積層されるメモリセルＣの数は設計によって適宜変更され得る。
【００４４】
動作回路グループは、選択されたメモリブロックに含まれたメモリセルＣのプログラム動作、リード動作または消去動作を行うように構成される。電圧供給回路420、センシング回路グループ430及び列選択回路440を含む。
【００４５】
電圧供給回路420は、制御回路450の内部命令信号CMDiとローアドレス信号RADDによってメモリセルＣのプログラム動作、消去動作またはリード動作に必要な動作電圧を、選択されたメモリブロックのドレインセレクトラインDSL、ワードラインWL１〜WL８、ソースセレクトラインSSL及びソースラインSLに供給する。このような電圧供給回路420は、電圧発生回路及びローデコーダを含むことができる。
【００４６】
電圧発生回路は、制御回路450の内部命令信号CMDiに応答してメモリセルＣをプログラム、リードまたは消去するための動作電圧を発生させる。ローデコーダは制御回路450のローアドレス信号RADDに応答し、電圧発生回路から発生された動作電圧をメモリアレイ410のメモリブロックのうちで選択されたメモリブロックのローカルラインとなるドレインセレクトラインDSL、ワードラインWL１〜WL８、ソースセレクトラインSSLと、ソースラインSLに印加する。
【００４７】
センシング回路グループ430は、ビットラインBL１〜BLｎと連結されるセンシング回路を含む。センシング回路は、ＮＡＮＤフラッシュメモリ装置で使用されるページバッファが使用可能である。センシング回路グループ430は、メモリセルＣに格納するためのデータを臨時格納し、プログラム動作の際、データにしたがってビットラインBLの電圧レベルを調節する機能を有する。また、センシング回路グループ430は、リード動作の際にビットラインBL１〜BLｎを通じてメモリセルＣのしきい値電圧レベルをセンシングしてセンシング結果に対応するデータを臨時格納する。
【００４８】
列選択回路440は、メモリセルＣに格納するために外部から入力されるデータをセンシング回路グループ430のセンシング回路に順次伝達する。また、列選択回路440はメモリセルＣから読み出されてセンシング回路グループ430のセンシング回路に格納されたデータを順次にデータラインDLに出力する。
【００４９】
消去動作決定回路460は、ビットラインBL１，BLｋ，BLｎの電位を感知してメモリブロックに含まれたメモリストリングMSのチャンネル層SC（図３参照）にメモリセルＣを消去するためのホットホールｈが充分に流入されたか否かを判断する。
【００５０】
判断結果によって消去動作決定回路460は、ブロック消去イネーブル信号BERASE_ENを出力する。制御回路450は、ブロック消去イネーブル信号BERASE_ENに応答して選択されたメモリブロックのメモリセルＣを消去するために動作回路グループの電圧供給回路420を制御する。電圧供給回路420は、制御回路450の制御によってメモリセルＣが消去されるようにローカルラインとなるドレインセレクトラインDSL、ワードラインWL１〜WL８、ソースセレクトラインSSL、及びソースラインSLの電圧を調節する。
【００５１】
即ち、消去動作決定回路460は、メモリストリングMSのうち一番目のメモリストリングMS、中間に位置するメモリストリングMS、及び最後のメモリストリングMSを含む３個のメモリストリングMSのチャンネル層SCにホットホールｈが目標量以上にそれぞれ供給されれば、ブロック消去イネーブル信号BERASE_ENを出力するように構成される。
【００５２】
消去動作決定回路460をより具体的に説明すれば次のようである。図５は、図４に図示された消去動作決定回路460を説明するためのブロック図である。図５を参照すれば、消去動作決定回路460は基準電圧生成回路462、ホットホール検出回路464及びブロック消去決定回路466を含む。
【００５３】
基準電圧生成回路462は、消去動作モードに進入すれば基準電圧VREFを生成する。基準電圧VREFは、ビットラインBLの電圧と比較するために生成される。このような基準電圧VREFは、内部信号によって変更され得る。例えば、消去動作モードの進入を知らせる信号（例えば、Erase LOGRST）とともにバイアスセッティング信号（例えば、Erase DLE、CTLBUS＜２:０＞）が基準電圧生成回路462の内部のデコーダに入力されれば、デコーダは８ビットの出力信号（例えば、SEV＜７:０＞）と８ビットの反転出力信号（例えば、SEVN＜７:０＞）を出力する。基準電圧生成回路462の内部の基準電圧出力部は、出力信号及び出力反転信号、バンドギャップレファレンス電圧及びイネーブル信号（例えば、REF_DET_EN）によって基準電圧VREFを出力する。ここで、バイアスセッティング信号（例えば、CTLBUS＜２:０＞）によって基準電圧VREFのレベルを０．６Ｖから１．０Ｖまで５００ｍＶ単位で調節することができる。
【００５４】
ホットホール検出回路464は、ホットホールｈの供給量によって変わるビットラインBL１，BLｋ，BLｎの電圧を基準電圧VREFと比較し、チャンネル層SCに供給されるホットホールｈの量を検出し、検出結果によってストリング消去イネーブル信号SERASE_EN１，SERASE_EN２，SERASE_EN３を出力するように構成される。
【００５５】
ホットホール検出回路464は、消去動作の開始時点を判断するためにビットラインBLの電圧（またはポテンシャル）と基準電圧VREFとを比較する。即ち、ホットホール検出回路464はホットホールｈの供給量と目標量とを比較するためにビットラインBLの電圧と基準電圧VREFとを比較する。比較のために、ホットホール検出回路464にはバンドギャップレファレンス電圧とイネーブル信号（例えば、ERASE_DET_EN）がさらに入力され得る。望ましくは、ホットホール検出回路464は、メモリブロックと連結されたビットラインBLのうち一番目のビットラインBL１、中間に位置したビットラインBLｋ及び最後のビットラインBLｎの電圧と基準電圧VREFとを比較する。少なくとも一つ以上のビットラインBL１，BLｋ，BLｎと基準電圧VREFとを比較すると、メモリブロック内のチャンネル層SCにホットホールｈが平等に流入されたか否かを確認することができ、選択されたメモリブロックに含まれたメモリセルＣの消去特性を均一に制御することができる。
【００５６】
ホットホール検出回路464は、ビットラインBLの電圧が基準電圧VREFよりも高いことが検出されれば、即ち、チャンネル層SCにホットホールｈが充分に流入されたと判断されれば、該ビットラインBLと対応するストリング消去イネーブル信号SERASE_EN１，SERASE_EN２，SERASE_EN３を出力する。
【００５７】
ブロック消去決定回路466はホットホールｈの供給量によって変わる３個のメモリストリングMSのビットラインBL１，BLｋ，BLｎの電圧（ビットライン電圧）と基準電圧VREFとを比較して３個のメモリストリングMSのチャンネル層SCに目標量以上のホットホールｈがそれぞれ供給されたことが検出されれば、第１ないし第３ストリング消去イネーブル信号SERASE_EN１，SERASE_EN２，SERASE_EN３を出力するように構成される。
【００５８】
ブロック消去決定回路466は、ストリング消去イネーブル信号SERASE_EN１，SERASE_EN２，SERASE_EN３がすべて活性化されれば、ブロック消去イネーブル信号BERASE_ENを制御回路450に出力する。制御回路450は、ブロック消去イネーブル信号BERASE_ENに応答してメモリブロックの消去動作が実施されるように動作回路グループを制御する。
【００５９】
前述したように、基準電圧VREFのレベルによって消去動作の始まる時点が変更されるため、基準電圧VREFのレベルを設定することが重要である。ホットホール検出回路464がセンシングするビットラインBLのポテンシャルはメモリストリングMSのチャンネル層SC（図３参照）に流入されるホットホールｈの量によって決定されるが、ホットホールｈの量はメモリブロック内に含まれたメモリストリングの数、メモリアレイ（またはプレイン）410に含まれたメモリブロックの数、ＧＩＤＬ現状の発生程度によって決定される。
【００６０】
反対に、消去動作を正常に行うために必要なホットホールｈの最小流入量が分かっていれば、ホットホールｈの流入量によるビットラインBLの電圧をも予測が可能である。したがって、ビットラインBLの予測された電圧によって基準電圧VREFのレベルを調節すれば、消去動作が始まる時点を正確に制御することができる。
【００６１】
ホットホールｈの流入量は次のように予測することができる。図２に示された３次元構造のメモリアレイ410で、１ユニットセル当たりのビットラインキャパシタンスを求めた後、１メモリブロック当たりに含まれたメモリストリング数と、１メモリアレイ（または１プレイン）410当たりに含まれたメモリブロック数を掛ける。すると、１プレイン当たりのビットラインキャパシタンスが以下の数１式により求められる。
【００６２】
［数１］
１プレイン当たりのビットラインキャパシタンス（ＢＬcapacitance／Plane）  ＝  ［１ユニットセル当たりのビットラインキャパシタンス（ＢＬcapacitance／Unit Cell）］  ×  ［１メモリブロック当たりのメモリストリング数（String数／Block）］  ×  ［１プレイン当たりのメモリブロック数（Block数／Plane）］
【００６３】
基準電圧VREFが０.８Ｖに決められた場合、ＧＩＤＬ現象によってビットラインポテンシャルが０.８Ｖよりも高い場合、消去動作を行う。一方、消去動作の実施時点を予測するためのビットラインBLの電荷量は以下の数２式によって求められる。
【００６４】
［数２］
必要なビットラインBLの電荷量（Required Charge）Ｑ  ＝  ［１プレイン当たりのビットラインキャパシタンス（ＢＬcapacitance／Plane）］  ×  ［基準電圧VREF（Reference Voltage Level）］
【００６５】
必要な全体ＧＩＤＬ電流は以下の数３式によって求められる。
【００６６】
［数３］
必要な全体ＧＩＤＬ電流（Required Total ＧＩＤＬ Current）  ＝  ［必要なビットラインBLの電荷量（Required Charge）Ｑ］  ／  ［充電時間（Charging Time）］
【００６７】
１メモリストリングMS当たりに必要なＧＩＤＬ電流は以下の数４式によって求められる。
【００６８】
［数４］
１メモリストリングMS当たりに必要なＧＩＤＬ電流（Required Total ＧＩＤＬ Current／ＳＳＬ）＝［必要な全体ＧＩＤＬ電流（Required Total ＧＩＤＬ Current）］  ×  ［１メモリストリングMS当たりに含まれたソースセレクトライン数（ＳＳＬ／String）］
【００６９】
ここで、ＧＩＤＬ電流は、メモリストリングMSに含まれたソースセレクトラインSSLから供給されるから、１ソースセレクトラインSSL当たりに必要なＧＩＤＬ電流で表記した。
【００７０】
ＧＩＤＬ電流によってチャンネル層SCへのホットホール注入量が決まるので、ＧＩＤＬ電流によってホットホール注入量を予測し、基準電圧VREFのレベルを決めることができる。
【００７１】
上記説明した方法は、本発明の理解のために提示される一つの実施例に過ぎないため、上記の方法によってのみ基準電圧VREFのレベルを決めることができるのではない。即ち、上記の数式は動作電圧、セルサイズなどのような設計事項によって変更され得る。したがって、テストを通じて適切な基準電圧VREFを設定することもできる。
【００７２】
図６は、本発明の実施例による半導体メモリ装置の動作方法を説明するための波形図である。図３、図４及び図６を参照すれば、区間Ｔ１〜Ｔ２でホットホールｈの供給動作が実施される。
【００７３】
電圧供給回路420は、ワードラインWLをフローティング状態に設定して、ソースセレクトラインSSLに接地電圧を印加する。そして、ソースラインSLにホットホール供給電圧Ｖ１を印加すれば、ＧＩＤＬ電流によってホットホールｈがチャンネル層SCに供給される。ホットホールｈによってビットラインBLの電位が上昇する。
【００７４】
消去動作決定回路460は、ビットラインBLの電位をセンシングしてチャンネル層SCに目標量のホットホールｈが供給されたか否かを判断する。センシングされたビットラインBLの電位によって目標量以上のホットホールｈがチャンネル層SCに注入されたと判断されれば、消去動作決定回路460はブロック消去イネーブル信号BERASE_ENを制御回路450に出力する。
【００７５】
区間Ｔ３〜Ｔ５でブロック消去イネーブル信号BERASE_ENによって制御回路450は、ソースセレクトラインSSLがフローティング状態になり、ソースラインSLに消去電圧Ｖ２が印加されるように電圧供給回路420を制御する。消去電圧Ｖ２が印加されればフローティング状態のソースセレクトラインSSLとワードラインWL１〜WL８の電圧がキャパシタカップリング現象によって上昇する。
【００７６】
次に、区間Ｔ６の間、電圧供給回路420がワードラインWL１〜WL８に接地電圧を印加すれば、ワードラインWL１〜WL８とチャンネル層SCとの間の電圧差が充分に大きく増加し、電荷格納層CTにトラップされた電子がチャンネル層SCに放出される。以後、区間Ｔ７で消去電圧Ｖ２の供給を中断し、消去動作が完了する。
【００７７】
以上のように、本発明の最も好ましい実施形態について説明したが、本願発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者が様々な変形や変更が可能であることは勿論であり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【産業上の利用可能性】
【００７８】
本発明の活用例として、半導体メモリ装置及びその動作方法に適用でき、特に、不揮発性メモリ装置及びその動作方法に適用できる。
【符号の説明】
【００７９】
Ba    …半導体基板
BERASE_EN…ブロック消去イネーブル信号
BL，BL１，…，BLｋ，…，BLｎ    …ビットライン
Box   …ブロック絶縁層
Ｃ，Ｃ１〜Ｃ８ …メモリセル
CLa，CLb …柱状部
CMDi  …内部命令信号
CT    …電荷格納層
DL    …データライン
DSL   …ドレインセレクトライン
DST   …ドレインセレクトトランジスタ
ERASE_DET_EN…イネーブル信号（例）
ｈ    …ホットホール
JP    …連結部
MS    …メモリストリング
PG    …パイプゲート
PL    …プラグ
PTr   …パイプトランジスタ
RADD  …ローアドレス信号
SC    …チャンネル層
SERASE_EN１，SERASE_EN２，SERASE_EN３…ストリング消去イネーブル信号
SL    …ソースライン
SSL   …ソースセレクトライン
SST   …ソースセレクトトランジスタ
Ｔ１〜Ｔ２ …区間
Ｔ３〜Ｔ５ …区間
Ｔ６  …区間
Ｔ７  …区間
Tox   …トンネル絶縁層
Ｖ１  …ホットホールの供給電圧
Ｖ２  …消去電圧
VREF  …基準電圧
WL，WL１〜WL８ …ワードライン
410   …メモリアレイ（またはプレイン）
420   …電圧供給回路（動作回路グループ）
430   …センシング回路グループ（動作回路グループ）
440   …列選択回路（動作回路グループ）
450   …制御回路
460   …消去動作決定回路
462   …基準電圧生成回路
464   …ホットホール検出回路
466   …ブロック消去決定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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