(57)【特許請求の範囲】
【請求項１】
入力端子に入力された電圧が予め定められたトリガ電圧を超えたことを検出する電圧検出回路であって、
Ｐ型の電界効果トランジスタとして構成され、前記入力端子にソースが直接的または間接的に接続されると共に前記トリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にゲートが接続され出力端子にドレインが接続されてなる第１トランジスタと、
Ｐ型の電界効果トランジスタとして構成され、前記出力端子にゲートおよびソースが接続されると共に前記低電圧入力端子にドレインが接続されてなり、前記入力端子に入力された電圧が前記トリガ電圧であるときには前記第１トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されてなる第２トランジスタと、
を備え、
前記第１トランジスタおよび前記第２トランジスタは、エンハンスメント型トランジスタである、
電圧検出回路。
【請求項２】
請求項１記載の電圧検出回路であって、
Ｐ型の電界効果トランジスタとして構成され、ゲートとドレインとが前記第１トランジスタのソースに接続されると共にソースが前記入力端子に接続されてなる第３トランジスタ、
を備える電圧検出回路。
【請求項３】
請求項２記載の電圧検出回路であって、
前記第３トランジスタは、エンハンスメント型トランジスタである、
電圧検出回路。
【請求項４】
請求項１記載の電圧検出回路であって、
ゲートとドレインとが接続されてなりソースを隣接するトランジスタのドレインに接続することによりＰ型の電界効果トランジスタとして構成されたトランジスタがｎ（ｎは、値２以上の整数）個に亘って直列に接続されてなり、前記ｎ個のトランジスタのうち始端のトランジスタのソースが前記入力端子に接続されると共に前記ｎ個のトランジスタのうち終端のトランジスタのゲートとドレインとが前記第１トランジスタのソースに接続されてなる多段トランジスタ回路、
を備える電圧検出回路。
【請求項５】
請求項４記載の電圧検出回路であって、
前記多段トランジスタ回路の前記ｎ個のトランジスタは、エンハンスメント型トランジスタである、
電圧検出回路。
【請求項６】
入力端子に入力された電圧が予め定められたトリガ電圧以上になったことを検出する電圧検出回路であって、
Ｎ型の電界効果トランジスタとして構成され、前記入力端子にドレインが直接的または間接的に接続されると共に出力端子にゲートとソースとが接続されてなる第１トランジスタと、
Ｎ型の電界効果トランジスタとして構成され、前記第１トランジスタのドレインにゲートが接続されると共に前記トリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にソースが接続され前記出力端子にドレインが接続されてなり、前記入力端子に入力された電圧が前記トリガ電圧であるときには前記第１トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されてなる第２トランジスタと、
を備え、
前記第１トランジスタおよび前記第２トランジスタは、エンハンスメント型トランジスタである、
電圧検出回路。
【請求項７】
請求項６記載の電圧検出回路であって、
Ｎ型の電界効果トランジスタとして構成され、ゲートとドレインとが前記入力端子に接続されると共にソースが前記第１トランジスタのドレインに接続されてなる第３トランジスタ、
を備える電圧検出回路。
【請求項８】
請求項７記載の電圧検出回路であって、
前記第３トランジスタは、エンハンスメント型トランジスタである、
電圧検出回路。
【請求項９】
請求項６記載の電圧検出回路であって、
ゲートとドレインとが接続されてなりソースを隣接するトランジスタのドレインに接続することによりＮ型の電界効果トランジスタとして構成されたトランジスタがｎ（ｎは、値２以上の整数）個に亘って直列に接続されてなり、前記ｎ個のトランジスタのうち始端のトランジスタのゲートとドレインとが前記入力端子に接続されると共に前記ｎ個のトランジスタのうち終端のトランジスタのソースが前記第１トランジスタのドレインに接続されてなる多段トランジスタ回路、
を備える電圧検出回路。
【請求項１０】
請求項９記載の電圧検出回路であって、
前記多段トランジスタ回路の前記ｎ個のトランジスタは、エンハンスメント型トランジスタである、
電圧検出回路。
【請求項１１】
請求項１ないし１０のいずれか１つの請求項に記載の電圧検出回路であって、
前記出力端子からの電圧を増幅して出力する増幅器を備える、
電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出回路に関し、詳しくは、入力端子に入力された電圧が予め定められたトリガ電圧以上になったことを検出する電圧検出回路に関する。
【背景技術】
【０００２】
従来、この種の電圧検出回路としては、電源端子にドレインが接続されソースとゲートとが互いに接続されたＮＭＯＳデプレッショントランジスタとこのトランジスタのソースにゲートとドレインとが接続されソースが接地されているＮＭＯＳエンハンスメントトランジスタとから構成される基準電圧発生回路と、入力電圧を２つの抵抗で分圧した検出電圧と基準電圧発生回路から出力された基準電圧とを比較する比較回路と、を備え、比較回路の比較結果に基づいて信号を出力するものが提案されている（例えば、特許文献１参照）。この回路では、こうした動作により、入力端子の電圧に基づく検出電圧が基準電圧以上になったことを検出することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１９８４７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の電圧検出回路では、基準電圧回路と比較回路とが必要なため、回路規模が比較的大きくなってしまう。また、上述の電圧検出回路では、基準電圧回路において、ＮＭＯＳデプレッショントランジスタのゲートとソースとが接続されており、ＮＭＯＳエンハンスメントトランジスタのゲートとドレインとが接続されているため、電源端子に電圧が印加されるとＮＭＯＳデプレッショントランジスタからＮＭＯＳエンハンスメントトランジスタに電流が流れ続けてしまい、消費電力が比較的大きくなってしまう。
【０００５】
本発明の電圧検出回路は、簡易な構成で入力端子に入力された電圧を検出することを主目的とする。また、本発明の電圧検出回路は、消費電力の低減を図ることを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の電圧検出回路は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の第１の電圧検出回路は、
入力端子に入力された電圧が予め定められたトリガ電圧を超えたことを検出する電圧検出回路であって、
Ｐ型の電界効果トランジスタとして構成され、前記入力端子にソースが直接的または間接的に接続されると共に前記トリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にゲートが接続され出力端子にドレインが接続されてなる第１トランジスタと、
Ｐ型の電界効果トランジスタとして構成され、前記出力端子にゲートおよびソースが接続されると共に前記低電圧入力端子にドレインが接続されてなり、前記入力端子に入力された電圧が前記トリガ電圧であるときには前記第１トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されてなる第２トランジスタと、
を備えることを要旨とする。
【０００８】
この本発明の第１の電圧検出回路では、第２トランジスタは、入力端子に入力された電圧がトリガ電圧であるときには第１トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されている。入力端子に入力された電圧がトリガ電圧より低いときには、第２トランジスタのソースとドレインとの間に流れる電流が第１トランジスタのソースとドレインとの間に流れる電流より大きいから、出力端子からは低電圧入力端子の電圧近傍の電圧が出力される。そして、入力端子に入力された電圧がトリガ電圧を超えると第１トランジスタのソースとドレインとの間に流れる電流が第２トランジスタのゲートとソースとの間に流れる電流以上となるから、出力端子からは第１トランジスタのソースに印加されている電圧近傍の電圧が出力される。これにより、入力端子に入力された電圧がトリガ電圧を超えたことを検出することができる。こうした電圧検出回路では、第１トランジスタ，第２トランジスタの二つのトランジスタを備えていればよいから、簡易な構成で入力端子の電圧を検出することができる。さらに、第２トランジスタは、出力端子にゲートおよびソースが接続されているため、ゲートとソースとの間の電圧が値０のときに第２トランジスタのソースとドレインとの間に流れる電流が比較的小さくなるよう構成すれば、消費電力の低減を図ることができる。
【０００９】
こうした本発明の第１の電圧検出回路において、前記第１トランジスタおよび前記第２トランジスタは、エンハンスメント型トランジスタであるものとすることもできる。こうすれば、消費電力をより低減することができる。
【００１０】
また、こうした本発明の第１の電圧検出回路において、Ｐ型の電界効果トランジスタとして構成され、ゲートとドレインとが前記第１トランジスタのソースに接続されると共にソースが前記入力端子に接続されてなる第３トランジスタ、を備えるものとすることもできる。こうすれば、入力端子に入力された電圧がトリガ電圧であるときに第１トランジスタのソースに印加される電圧をトリガ電圧未満の電圧に下げることができ、第１トランジスタ，第２トランジスタのゲート幅およびゲート長をより適正に調整することができる。この場合において、前記第３トランジスタは、エンハンスメント型トランジスタであるものとすることもできる。また、前記第１トランジスタおよび前記第３トランジスタは、ゲート幅をゲート長で除したトランジスタサイズがそれぞれ同一になるよう形成されてなり、前記第２トランジスタは、前記第１トランジスタおよび前記第３トランジスタのトランジスタサイズの５００倍以上３０００倍以下のトランジスタサイズになるよう形成されてなるものとすることもできる。
【００１１】
さらに、こうした本発明の第１の電圧検出回路おいて、ゲートとドレインとが接続されてなりソースを隣接するトランジスタのドレインに接続することによりＰ型の電界効果トランジスタとして構成されたトランジスタがｎ（ｎは、値２以上の整数）個に亘って直列に接続されてなり、前記ｎ個のトランジスタのうち始端のトランジスタのソースが前記入力端子に接続されると共に前記ｎ個のトランジスタのうち終端のトランジスタのゲートとドレインとが前記第１トランジスタのソースに接続されてなる多段トランジスタ回路、を備えるものとすることもできる。こうすれば、入力端子に入力された電圧がトリガ電圧であるときに第１トランジスタのソースに印加される電圧をトリガ電圧未満の電圧に下げることができ、第１トランジスタ，第２トランジスタのゲート幅およびゲート長をより適正にすることができる。この場合において、前記多段トランジスタ回路の前記ｎ個のトランジスタは、エンハンスメント型トランジスタであるものとすることもできる。こうすれば、消費電力をより低減することができる。
【００１２】
本発明の第２の電圧検出回路は、
入力端子に入力された電圧が予め定められたトリガ電圧以上になったことを検出する電圧検出回路であって、
Ｎ型の電界効果トランジスタとして構成され、前記入力端子にドレインが直接的または間接的に接続されると共に出力端子にゲートとソースとが接続されてなる第１トランジスタと、
Ｎ型の電界効果トランジスタとして構成され、前記第１トランジスタのドレインにゲートが接続されると共に前記トリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にソースが接続され前記出力端子にドレインが接続されてなり、前記入力端子に入力された電圧が前記トリガ電圧であるときには前記第１トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長とが調整されてなる第２トランジスタと、
を備えることを要旨とする。
【００１３】
この本発明の第２の電圧検出回路では、第２のトランジスタは、第１トランジスタのドレインにゲートが接続されると共にトリガ電圧より低い電圧として予め定められた所定の低電圧が印加される低電圧入力端子にソースが接続されてなり、入力端子に入力された電圧がトリガ電圧であるときには第１トランジスタのソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようゲート幅およびゲート長が調整されている。入力端子に入力された電圧がトリガ電圧より低いときには、第１トランジスタのソースとドレインとの間に流れる電流が第２トランジスタのソースとドレインとの間に流れる電流より大きいから、出力端子からは第１トランジスタのドレインに印加されている電圧近傍の電圧が出力される。そして、入力端子に入力された電圧がトリガ電圧を超えると第２トランジスタのソースとドレインとの間に流れる電流が第１トランジスタのソースとドレインとの間に流れる電流以上となるから、出力端子からは第２トランジスタのソースに印加されている所定の低電圧近傍の電圧が出力される。これにより、入力端子に入力された電圧がトリガ電圧を超えたことを検出することができる。こうした電圧検出回路では、Ｎ型の第１トランジスタ，第２トランジスタの二つのトランジスタを備えていればよいから、簡易な構成で入力端子の電圧を検出することができる。さらに、第１トランジスタは、出力端子にゲートおよびソースが接続されているため、ゲートとソースとの間に電圧が値０であるときに第１トランジスタのソースとドレインとの間に流れる電流が比較的小さくなるよう構成すれば、消費電力の低減を図ることができる。
【００１４】
こうした本発明の第２の電圧検出回路において、前記第１トランジスタおよび前記第２トランジスタは、エンハンスメント型トランジスタであるものとすることもできる。こうすれば、消費電力をより低減することができる。
【００１５】
また、こうした本発明の第２の電圧検出回路において、Ｎ型の電界効果トランジスタとして構成され、ゲートとドレインとが前記入力端子に接続されると共にソースが前記第１トランジスタのドレインに接続されてなる第３トランジスタ、を備えるものとすることもできる。こうすれば、入力端子に入力された電圧がトリガ電圧であるときに第１トランジスタのドレインに印加される電圧をトリガ電圧未満の電圧に下げることができ、第１トランジスタ，第２トランジスタのトランジスタサイズをより適正に調整することができる。この場合において、前記第３トランジスタは、エンハンスメント型トランジスタである、ものとすることもできる。こうすれば、消費電力をより低減させることができる。また、この場合において、前記第１トランジスタおよび前記第３トランジスタは、ゲート幅をゲート長で除したトランジスタサイズが同一になるよう形成されてなり、前記第２トランジスタは、前記第１トランジスタおよび前記第３トランジスタのトランジスタサイズの５００倍以上３０００倍以下のサイズになるよう形成されてなるものとすることもできる。
【００１６】
さらに、こうした本発明の第２の電圧検出回路において、ゲートとドレインとが接続されてなりソースを隣接するトランジスタのドレインに接続することによりＮ型の電界効果トランジスタとして構成されたトランジスタがｎ（ｎは、値２以上の整数）個に亘って直列に接続されてなり、前記ｎ個のトランジスタのうち始端のトランジスタのゲートとドレインとが前記入力端子に接続されると共に前記ｎ個のトランジスタのうち終端のトランジスタのソースが前記第１トランジスタのドレインに接続されてなる多段トランジスタ回路、を備えるものとすることもできる。こうすれば、入力端子に入力された電圧がトリガ電圧であるときに第１トランジスタのドレインに印加される電圧をトリガ電圧未満の電圧に下げることができ、第１トランジスタ，第２トランジスタのトランジスタサイズをより適正にすることができる。この場合において、前記多段トランジスタ回路の前記ｎ個のトランジスタは、エンハンスメント型トランジスタであるものとすることもできる。こうすれば、消費電力をより低減することができる。
【００１７】
こうした本発明の第１，第２の電圧検出回路において、前記出力端子からの電圧を増幅する増幅器を備えるものとすることもできる。こうすれば、出力端子からの電圧をより適正な電圧にすることができる。
【図面の簡単な説明】
【００１８】
【図１】第１実施例としての電圧検出回路２０の構成の概略を示す回路図である。
【図２】第２実施例としての電圧検出回路１２０の構成の概略を示す回路図である。
【図３】第３実施例としての電圧検出回路２２０の構成の概略を示す回路図である。
【図４】変形例の電圧検出回路２２０Ｂの構成の概略を示す回路図である。
【図５】変形例の電圧検出回路２２０Ｃの構成の概略を示す回路図である。
【図６】変形例の電圧検出回路２２０Ｄの構成の概略を示す回路図である。
【図７】変形例の電圧検出回路２２０Ｅの構成の概略を示す回路図である。
【発明を実施するための形態】
【００１９】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例１】
【００２０】
図１は、本発明の第１実施例としての電圧検出回路２０の構成の概略を示す回路図である。電圧検出回路２０は、導電型がＰ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)として構成され入力端子Ｔｖｉｎにソースが接続されると共に接地電圧（例えば、０Ｖ）が印加される接地電圧端子Ｔｇｎｄにゲートが接続され出力端子Ｔｖｏｕｔにドレインが接続されたトランジスタＭｐ１と、導電型がＰ型のＭＯＳＦＥＴとして構成されて出力端子Ｔｖｏｕｔにゲートおよびソースが接続されると共に接地電圧端子Ｔｇｎｄにドレインが接続されたトランジスタＭｐ２と、を備える。
【００２１】
トランジスタＭｐ１，Ｍｐ２は、それぞれ閾値電圧Ｖｔｈが値０より大きい（例えば、０．８Ｖ）エンハンスメント型のＭＯＳＦＥＴとして構成されている。トランジスタＭｐ１のゲート幅Ｗ１およびゲート長Ｌ１，トランジスタＭｐ２のゲート幅Ｗ２およびゲート長Ｌ２は、入力端子Ｔｖｉｎに入力された電圧（以下、入力電圧Ｖｉｎという）を予め定めたトリガ電圧ＶTrigger（例えば、０．５Ｖ）にしたときに、トランジスタＭｐ２のソースとドレインとの間に流れるソース・ドレイン電流Ｉｐ２とトランジスタＭｐ１のソースとドレインとの間に流れるソース・ドレイン電流Ｉｐ１とが等しくなるよう調整されている。ここで、このようにトランジスタＭｐ１，Ｍｐ２のゲート幅Ｗ１．Ｗ２，ゲート長Ｌ１．Ｌ２を調整した理由について説明する。
【００２２】
入力電圧Ｖｉｎが閾値電圧Ｖｔｈ以下であるときには、トランジスタＭｐ１はサブスレッショルド領域で動作している。このときのソース・ドレイン電流Ｉｐ１は、式（１），式（２）により求めることができる。ここで、式（１）中、ｋはボルツマン係数、ｎはキャリア濃度、Ｔは絶対温度、ｑは電気素量、ＶGSがゲートとソースとの間の電圧、Ｖdsはドレインとソースとの間の電圧を示しており、式（２）中、εsiは１１．７×８．８５×１０-14Ｆ／ｃｍ、ＮDEPはチャネルドーピング濃度、φｓは表面電位、ｋBはボルツマン係数、ＶDDは入力端子Ｔｖｉｎに印加される電圧（入力電圧Ｖｉｎ）を示している。室温（２７℃）では、ＫＴ／ｑが２６ｍＶであるから、ソース・ドレイン電流Ｉｐ１は式（３）により求めることができる。
【００２３】
【数１】
0005723628.tif 000002
【００２４】
【数２】
0005723628.tif 000003
【００２５】
【数３】
0005723628.tif 000004
【００２６】
トランジスタＭｐ２は、ゲートとソースとが接続されているから、常にオフしている。したがって、ソース・ドレイン電流Ｉｐ２は、式（４）により求めることができる。
【００２７】
【数４】
0005723628.tif 000005
【００２８】
ソース・ドレイン電流Ｉｐ１がソース・ドレイン電流Ｉｐ２より小さいときには出力端子Ｔｖｏｕｔが接地電圧近傍の電圧となり、ソース・ドレイン電流Ｉｐ１が大きくなってソース・ドレイン電流Ｉｐ２より大きくなると出力端子Ｔｖｏｕｔの電圧が接地電圧近傍から入力電圧Ｖｉｎ近傍に変化する。ソース・ドレイン電流Ｉｐ１とソース・ドレイン電流Ｉｐ２とが等しくなる入力電圧Ｖｉｎは、次式（５）により求めることができる。トリガ電圧ＶTriggerを予め定めておき、トランジスタＭｐ１，Ｍｐ２のそれぞれのゲート幅Ｗ１、Ｗ２をそれぞれのゲート長Ｌ１，Ｌ２で除して得られるトランジスタサイズＳ１（＝Ｗ１／Ｌ１），Ｓ２（＝Ｗ２／Ｌ２）が式（５）を満たすようトランジスタＭｐ１，Ｍｐ２のゲート幅Ｗ１、Ｗ２，ゲート長Ｌ１，Ｌ２を調整することにより、入力電圧Ｖｉｎがトリガ電圧ＶTrigger未満であるときには出力端子Ｔｖｏｕｔから接地電圧近傍の電圧を出力し、入力電圧Ｖｉｎがトリガ電圧ＶTrigger超えたときには出力端子Ｔｖｏｕｔから入力電圧Ｖｉｎ近傍の電圧を出力することができる。これにより、入力電圧Ｖｉｎがトリガ電圧ＶTriggerを超えたことを検出することができる。こうした電圧検出回路２０を２つのトランジスタＭｐ１，Ｍｐ２から構成したので、簡易な構成で電圧を検出することができる。また、トランジスタＭｐ１，Ｍｐ２は、エンハンスメント型のＭＯＳＦＥＴとして構成されており、トランジスタＭｐ２は、ゲートとソースとが接続されていてサブスレッショルド領域での動作となってソース・ドレイン電流Ｉｐ２は微少な電流となるため、消費電力の低減を図ることができる。さらに、電圧検出回路２０をＰ型のＭＯＳＦＥＴのみから構成したので、少ない工程で容易に製造することができ、閾値電圧Ｖｔｈ等のばらつき（プロセスばらつき）を低減することができる。
【００２９】
【数５】
0005723628.tif 000006
【００３０】
以上説明した第１実施例の電圧検出回路２０では、Ｐ型のＭＯＳＦＥＴとして構成され入力端子Ｔｖｉｎにソースが接続されると共に接地電圧端子Ｔｇｎｄにゲートが接続され出力端子Ｔｖｏｕｔにドレインが接続されたトランジスタＭｐ１と、導電型がＰ型のＭＯＳＦＥＴとして構成されて出力端子Ｔｖｏｕｔにゲートおよびソースが接続されると共に接地電圧が印加される接地電圧端子Ｔｇｎｄにドレインが接続され、トランジスタＭｐ１のゲート幅Ｗ１およびゲート長Ｌ１，トランジスタＭｐ２のゲート幅Ｗ２およびゲート長Ｌ２を、入力電圧Ｖｉｎを予め定めたトリガ電圧ＶTriggerにしたときにトランジスタＭｐ１のソースとドレインとの間に流れるソース・ドレイン電流Ｉｐ１とトランジスタＭｐ２のソースとドレインとの間に流れるソース・ドレイン電流Ｉｐ２とが等しくなるよう調整したから、簡易な構成で入力電圧Ｖｉｎがトリガ電圧ＶTriggerを超えたことを検出することができる。トランジスタＭｐ１，Ｍｐ２は、エンハンスメント型のＭＯＳＦＥＴとして構成されており、トランジスタＭｐ２は、ゲートとソースとが接続されていてサブスレッショルド領域での動作となりソース・ドレイン電流Ｉｐ２は微少な電流となるため、消費電力の低減を図ることができる。
【実施例２】
【００３１】
次に、本発明の第２実施例としての電圧検出回路１２０について説明する。図２は、本発明の第２実施例としての電圧検出回路１２０の構成の概略を示す回路図である。電圧検出回路１２０は、導電型がＮ型のＭＯＳＦＥＴとして構成され入力端子Ｔｖｉｎにドレインが接続されると共に出力端子Ｔｖｏｕｔにゲートとソースとが接続されたトランジスタＭｎ１と、Ｎ型のＭＯＳＦＥＴとして構成されトランジスタＭｎ１のドレインにゲートが接続されると共に接地電圧端子Ｔｇｎｄにソースが接続されて出力端子Ｔｖｏｕｔにドレインが接続されたトランジスタＭｎ２と、を備える。
【００３２】
トランジスタＭｎ１，Ｍｎ２は、共にエンハンスメント型のトランジスタとして構成されており、入力電圧Ｖｉｎがトリガ電圧ＶTriggerであるときにはトランジスタＭｎ１のソースとドレインとの間に流れる電流と略同一量の電流がトランジスタＭｎ２のソースとドレインとの間に流れるようそれぞれのゲート幅およびゲート長が調整されている。こうした構成の電圧検出回路１２０では、入力電圧Ｖｉｎがトリガ電圧ＶTriggerより低いときには、トランジスタＭｎ１のソースとドレインとの間に流れる電流がトランジスタＭｎ２のソースとドレインとの間に流れる電流より大きいから、出力端子ＴｖｏｕｔからはトランジスタＭｎ１のドレインに印加されている電圧（トリガ電圧ＶTrigger）近傍の電圧が出力される。そして、入力電圧Ｖｉｎがトリガ電圧ＶTriggerを超えるとトランジスタＭｎ２のソースとドレインとの間に流れる電流がトランジスタＭｎ１のゲートとソースとの間に流れる電流を超えるから、出力端子ＴｖｏｕｔからはトランジスタＭｎ２のソースに印加されている接地電圧近傍の電圧が出力される。これにより、より簡易な構成で入力電圧Ｖｉｎがトリガ電圧ＶTriggerを超えたことを検出することができる。また、トランジスタＭｎ１，Ｍｎ２は、エンハンスメント型のＭＯＳＦＥＴとして構成されており、トランジスタＭｎ１は、ゲートとソースとが接続されていてサブスレッショルド領域での動作となってソース・ドレイン電流Ｉｐ１は微少な電流となるため、消費電力の低減を図ることができる。さらに、電圧検出回路１２０をＮ型のＭＯＳＦＥＴのみから構成したので、少ない工程で容易に製造することができ、閾値電圧Ｖｔｈ等のばらつき（プロセスばらつき）を低減することができる。
【００３３】
以上説明した第２実施例の電圧検出回路１２０では、Ｎ型のＭＯＳＦＥＴとして構成され入力端子Ｔｖｉｎにドレインが接続されると共に出力端子Ｔｖｏｕｔにゲートとソースとが接続されたトランジスタＭｎ１と、Ｎ型のＭＯＳＦＥＴとして構成されトランジスタＭｎ１のドレインにゲートが接続されると共に接地電圧端子Ｔｇｎｄにソースが接続されて出力端子Ｔｖｏｕｔにドレインが接続されたトランジスタＭｎ２と、を備え、入力電圧Ｖｉｎがトリガ電圧ＶTriggerであるときにはトランジスタＭｎ１のソースとドレインとの間に流れる電流と略同一量の電流がソースとドレインとの間に流れるようトランジスタＭｎ２のゲート幅およびゲート長を調整することにより、より簡易な構成で入力電圧Ｖｉｎがトリガ電圧ＶTriggerを超えたことを検出することができる。また、トランジスタＭｎ１，Ｍｎ２は、エンハンスメント型のＭＯＳＦＥＴとして構成されており、トランジスタＭｎ１は、ゲートとソースとが接続されていてサブスレッショルド領域での動作となってソース・ドレイン電流Ｉｐ１は微少な電流となるため、消費電力の低減を図ることができる。さらに、電圧検出回路１２０をＮ型のＭＯＳＦＥＴのみから構成したので、少ない工程で容易に製造することができ、閾値電圧Ｖｔｈ等のばらつき（プロセスばらつき）を低減することができる。
【実施例３】
【００３４】
次に、本発明の第３実施例としての電圧検出回路２２０について説明する。図３は、本発明の第３実施例としての電圧検出回路２２０の構成の概略を示す回路図である。電圧検出回路２２０は、図示するように、図１に例示した電圧検出回路２０の入力端子ＴｖｉｎとトランジスタＭｐ１のドレインとの間にＰ型のエンハンスメント型のＭＯＳＦＥＴとして構成されたトランジスタＭｐ３が接続した構成となっている。
【００３５】
トランジスタＭｐ３は、ゲートとドレインとがトランジスタＭｐ１のソースに接続されると共にソースが入力端子Ｔｖｉｎに接続されており、トランジスタＭｐ３のゲート幅Ｗ３をゲート長Ｌ３で除して得られるトランジスタサイズＳ３（＝Ｗ３／Ｌ３）がトランジスタＭｐ１のトランジスタサイズＳ１と同一になるよう調整されている。これにより、トランジスタＭｐ１のソースの電圧は、入力電圧Ｖｉｎの０．５倍の電圧となる。このとき、ソース・ドレイン電流Ｉｐ１とソース・ドレイン電流Ｉｐ２とが等しくなる入力電圧Ｖｉｎは、次式（６）により求めることができる。トリガ電圧ＶTriggerの２分の１となるトリガ電圧ＶTrigger2を予め定めておき、トランジスタＭｐ１，Ｍｐ２のそれぞれのゲート幅Ｗ１、Ｗ２をそれぞれのゲート長Ｌ１，Ｌ２で除して得られるトランジスタサイズＳ１（＝Ｗ１／Ｌ１），Ｓ２（＝Ｗ２／Ｌ２）が式（６）を満たすようトランジスタＭｐ１，Ｍｐ２のゲート幅Ｗ１、Ｗ２，ゲート長Ｌ１，Ｌ２を調整することにより、入力電圧Ｖｉｎがトリガ電圧ＶTrigger2未満であるときには出力端子Ｔｖｏｕｔから接地電圧近傍の電圧を出力し、入力電圧Ｖｉｎがトリガ電圧ＶTrigger2超えたときには出力端子Ｔｖｏｕｔから入力電圧Ｖｉｎ近傍の電圧を出力することができる。
【００３６】
【数６】
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【００３７】
図１の電圧検出回路２０では、トリガ電圧ＶTriggerが５００ｍＶのときのトランジスタＭｐ１のトランジスタサイズＳ１（＝Ｗ１／Ｌ１）に対するトランジスタＭｐ２のトランジスタサイズＳ２（＝Ｗ２／Ｌ２）の比は、ｎを１．１とすると、式（７）により求めることができる。一方、図３の電圧検出回路２２０では、トリガ電圧ＶTriggerが５００ｍＶのときのトランジスタサイズＳ１に対するトランジスタサイズＳ２の比は、式（８）により求めることができる。このように、トランジスタＭｐ３を入力端子ＴｖｉｎとトランジスタＭｐ１との間に接続することにより、トランジスタＭｐ１，Ｍｐ２のトランジスタサイズの比をより小さくすることができ、トランジスタＭｐ１，Ｍｐ２，Ｍｐ３のそれぞれのゲート幅およびゲート長をより適正に調整することができる。なお、第３実施例では、トリガ電圧ＶTriggerを５００ｍＶであるものとしたが、トリガ電圧ＶTriggerを４００ｍＶであるものとし式（８）を用いることにより、トランジスタサイズＳ１に対するトランジスタサイズＳ２の比を５００程度にすることもできる。
【００３８】
【数７】
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【００３９】
【数８】
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【００４０】
以上説明した第３実施例の電圧検出回路２２０では、トランジスタＭｐ３のゲートとドレインとをトランジスタＭｐ１のソースに接続すると共にトランジスタＭｐ３のソースを入力端子Ｔｖｉｎに接続し、トランジスタＭｐ３のゲート幅Ｗ３をゲート長Ｌ３で除して得られるトランジスタサイズＳ３がトランジスタＭｐ１のトランジスタサイズＳ１と同一になるよう調整することにより、トランジスタＭｐ１，Ｍｐ２のトランジスタサイズをより適正に調整することができる。
【００４１】
第３実施例の電圧検出回路２２０において、図４の変形例の電圧検出回路２２０Ｂに例示するように、出力電圧Ｖｏｕｔを増幅する増幅器２３０Ｂを出力端子Ｔｖｏｕｔに接続したり、図５の変形例の電圧検出回路２２０Ｃに例示するように、増幅器２３０Ｂに代えてインバータが多段に接続されたインバータ回路２３０Ｃを接続するものとしてもよい。出力端子Ｔｖｏｕｔからの出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎより低い電圧となるが、増幅器２３０Ｂやインバータ回路２３０Ｃを出力端子Ｔｖｏｕｔに接続することにより、入力電圧Ｖｉｎ近傍の電圧を、増幅器２３０Ｂやインバータ回路２３０Ｃから出力することができる。
【００４２】
第３実施例の電圧検出回路２２０は、図１に例示した電圧検出回路２０の入力端子ＴｖｉｎとトランジスタＭｐ１のドレインとの間にＰ型のトランジスタＭｐ３を接続することにより構成するものとしたが、入力端子ＴｖｉｎとトランジスタＭｐ１のドレインとの間に、入力端子Ｔｖｉｎにゲートとドレインとが接続されトランジスタＭｐ１のドレインにソースが接続されたＮ型のトランジスタを備えるものとしてもよい。
【００４３】
第３実施例の電圧検出回路２２０は、図１に例示した電圧検出回路２０の入力端子ＴｖｉｎとトランジスタＭｐ１のドレインとの間にＰ型のトランジスタＭｐ３を接続することにより構成するものとしたが、図６の変形例の電圧検出回路２２０Ｄに例示するように、図２に例示した電圧検出回路１２０の入力端子ＴｖｉｎとトランジスタＭｎ１のドレインとの間に、入力端子Ｔｖｉｎにゲートとドレインとが接続されトランジスタＭｎ１のドレインにソースが接続されたＮ型のトランジスタＭｎ３を備えるものとしてもよい。こうすれば、トランジスタＭｎ１，Ｍｎ２のトランジスタサイズをより適正に調整することができる。また、この場合において、トランジスタＭｎ１およびトランジスタＭｎ３は、ゲート幅をゲート長で除したトランジスタサイズが同一になるよう形成されてなり、トランジスタＭｎ２は、トランジスタＭｎ１およびトランジスタＭｎ３のトランジスタサイズの５００倍以上３０００倍以下のサイズになるよう形成するものとしてもよい。また、この場合において、図２に例示した電圧検出回路１２０の入力端子ＴｖｉｎとトランジスタＭｎ１のドレインとの間に、ゲートとドレインとがトランジスタＭｎ１のドレインに接続されると共にソースが入力端子Ｔｖｉｎに接続されたＰ型のトランジスタを接続するものとしてもよい。
【００４４】
第３実施例の電圧検出回路２２０では、入力端子ＴｖｉｎとトランジスタＭｐ１との間のトランジスタＭｐ３が接続されているものとしたが、図７の変形例の電圧検出回路２２０Ｅに例示するように、入力端子ＴｖｉｎとトランジスタＭｐ１との間にｎ（ｎは、値２以上の整数）個に亘って直列に接続されたトランジスタＭｘ１〜Ｍｘｎを備える多段トランジスタ回路２４０が接続されているものとし、出力電圧Ｖｏｕｔを増幅する増幅器２３０Ｅを出力端子Ｔｖｏｕｔに接続するものとしてもよい。トランジスタＭｘ１〜Ｍｘｎは、Ｐ型のＭＯＳＦＥＴとして構成されており、図示するように、ゲートとドレインとが互いに接続され、ソースを隣接するトランジスタのドレインに接続することにより直列に接続されている。トランジスタＭｘ１〜Ｍｘｎのうち、始端のトランジスタＭｘｎのソースは入力端子Ｔｖｉｎに接続されており、終端のトランジスタＭｘ１のドレインはトランジスタＭｐ１のソースに接続されている。トランジスタＭｘ１〜Ｍｘｎを、それぞれトランジスタＭｐ１のゲート幅Ｗ１，ゲート長Ｌ１と同じゲート幅，ゲート長のトランジスタとして構成すると、トリガ電圧ＶTriggerNは式（９）で求めることができる。トリガ電圧ＶTriggerを定めておき、式（９）を満たすようにトランジスタＭｐ１，Ｍｐ２のゲート幅、ゲート長を調整することにより、より適正に各トランジスタのサイズを調整することができる。
【００４５】
【数９】
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【００４６】
第１〜第３実施例の電圧検出回路２０〜２２０では、接地電圧端子Ｔｇｎｄに接地電圧として０Ｖの電圧が供給されているものとしたが、接地電圧端子Ｔｇｎｄに供給される電圧はトリガ電圧より低ければよく、例えば、０．２Ｖなどを用いるものとしても構わない。
【００４７】
第１〜第３実施例の電圧検出回路２０〜２２０では、トランジスタがエンハンスメント型のＭＯＳＦＥＴであるものとしたが、ゲートとソースとの電圧差が０Ｖのときに若干電流が流れるものとしてもよい。
【００４８】
第１〜第３実施例の電圧検出回路２０〜２２０では、各トランジスタがＭＯＳＦＥＴで形成されているものとしたが、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor)で形成されいているとしてもよい。
【００４９】
実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。第１実施例では、トランジスタＭｐ１が「第１トランジスタ」に相当し、トランジスタＭｐ２が「第２トランジスタ」に相当する。第２実施例では、トランジスタＭｎ１が「第１トランジスタ」に相当し、トランジスタＭｎ２が「第２トランジスタ」に相当する。
【００５０】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００５１】
本発明は、電圧検出回路の製造産業などに利用可能である。
【符号の説明】
【００５２】
２０，１２０，２２０，２２０Ｂ，２２０Ｃ，２２０Ｄ，２２０Ｅ  電圧検出回路、２３０Ｂ，２３０Ｅ  増幅器、２３０Ｃ  インバータ回路、２４０  多段トランジスタ回路、Ｍｐ１〜Ｍｐ３，Ｍｎ１〜Ｍｎ３，Ｍｘ１〜Ｍｘｎ  トランジスタ、Ｔｖｉｎ  入力端子、Ｔｖｏｕｔ  出力端子、Ｔｇｎｄ  接地電圧端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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