(57)【特許請求の範囲】
【請求項１】
第１単結晶シリコン基板を分断して、半導体集積回路を含む半導体チップのチップサイズの第２単結晶シリコン基板を複数形成し、
前記複数の第２単結晶シリコン基板の表面上に絶縁層を形成し、
前記複数の第２単結晶シリコン基板の所定の深さに脆化層を形成し、
絶縁表面を有する基板と前記複数の第２単結晶シリコン基板とを、前記複数の第２単結晶シリコン基板が互いに接しないように、前記絶縁層を介して貼り合わせ、
熱処理することにより、前記脆化層に沿って前記複数の第２単結晶シリコン基板を同時に分断し、前記絶縁表面を有する基板上に複数の単結晶シリコン薄膜を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項２】
第１単結晶シリコン基板を分断して、半導体集積回路を含む半導体チップのチップサイズの第２単結晶シリコン基板を複数形成し、
前記複数の第２単結晶シリコン基板の表面上に第１の絶縁層を形成し、
前記複数の第２単結晶シリコン基板の所定の深さに第１の脆化層を形成し、
第３単結晶シリコン基板を分断して、半導体集積回路を含む半導体チップのチップサイズ
の第４単結晶シリコン基板を複数形成し、
前記複数の第４単結晶シリコン基板の表面上に第２の絶縁層を形成し、
前記複数の第４単結晶シリコン基板の所定の深さに第２の脆化層を形成し、
絶縁表面を有する基板と、前記複数の第２単結晶シリコン基板及び前記複数の第４単結晶シリコン基板とを、前記複数の第２単結晶シリコン基板及び前記複数の第４単結晶シリコン基板が互いに接しないように、前記第１の絶縁層及び前記第２の絶縁層を介して貼り合わせ、
熱処理することにより、前記第１の脆化層に沿って前記複数の第２単結晶シリコン基板を、前記第２の脆化層に沿って前記複数の第４単結晶シリコン基板を、同時に分断し、前記絶縁表面を有する基板上に複数の単結晶シリコン薄膜を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項３】
第１単結晶シリコン基板の表面上に絶縁層を形成し、
前記第１単結晶シリコン基板の所定の深さに脆化層を形成し、
前記第１単結晶シリコン基板を分断して、半導体集積回路を含む半導体チップのチップサイズの第２単結晶シリコン基板を複数形成し、
絶縁表面を有する基板と前記複数の第２単結晶シリコン基板とを、前記複数の第２単結晶シリコン基板が互いに接しないように、前記絶縁層を介して貼り合わせ、
熱処理することにより、前記脆化層に沿って前記複数の第２単結晶シリコン基板を同時に分断し、前記絶縁表面を有する基板上に複数の単結晶シリコン薄膜を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項４】
第１単結晶シリコン基板の表面上に第１の絶縁層を形成し、
前記第１単結晶シリコン基板の所定の深さに第１の脆化層を形成し、
前記第１単結晶シリコン基板を分断して、半導体集積回路を含む半導体チップのチップサイズの第２単結晶シリコン基板を複数形成し、
第３単結晶シリコン基板の表面上に第２の絶縁層を形成し、
前記第３単結晶シリコン基板の所定の深さに第２の脆化層を形成し、
前記第３単結晶シリコン基板を分断して、半導体集積回路を含む半導体チップのチップサイズの第４単結晶シリコン基板を複数形成し、
絶縁表面を有する基板と、前記複数の第２単結晶シリコン基板及び前記複数の第４単結晶シリコン基板とを、前記複数の第２単結晶シリコン基板及び前記複数の第４単結晶シリコン基板が互いに接しないように、前記第１の絶縁層及び前記第２の絶縁層を介して貼り合わせ、
熱処理することにより、前記第１の脆化層に沿って前記複数の第２単結晶シリコン基板を、前記第２の脆化層に沿って前記複数の第４単結晶シリコン基板を、同時に分断し、前記絶縁表面を有する基板上に複数の単結晶シリコン薄膜を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記絶縁表面を有する基板はガラス基板であることを特徴とするＳＯＩ基板の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁表面を有する基板上に形成された単結晶シリコン薄膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板及びその作製方法に関する。また、当該ＳＯＩ基板を用いて作製される半導体装置に関する。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を示す。
【背景技術】
【０００２】
近年、ＶＬＳＩ技術が飛躍的な進歩を遂げる中で、高速化、低消費電力化を実現できるＳＯＩ構造が注目されている。この技術は、従来バルク単結晶シリコンで形成されていた電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の活性領域（チャネル形成領域）を、単結晶シリコン薄膜とする技術である。ＳＯＩ構造を用いてＭＯＳ型電界効果トランジスタを作製すると、従来のバルク単結晶シリコン基板を用いる場合よりも寄生容量を小さくでき、高速化に有利になることが知られている。
【０００３】
従来のＳＯＩ基板としては、ＳＩＭＯＸ基板、貼り合わせ基板が挙げられる。例えばＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜（ＢＯＸ；Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層を形成することにより、表面に単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。ＳＩＭＯＸ基板は、酸素イオンの注入を精密に制御できるため単結晶シリコン薄膜を均一な膜厚で高制御に形成できるが、酸素イオンの注入に長時間を有するため時間及びコストに問題がある。また、酸素イオン注入の際に単結晶シリコン薄膜にダメージが入りやすいという問題もある。
【０００４】
貼り合わせ基板は、酸化膜を介して２枚の単結晶シリコン基板（ベース基板及びボンド基板）を貼り合わせ、一方の単結晶シリコン基板（ボンド基板）を裏面（貼り合わせた面ではない面）から薄膜化することにより、単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。薄膜化する手段は、研削・研磨では均一で薄い単結晶シリコン薄膜を形成することが難しいため、スマートカット（登録商標）と呼ばれる水素イオン注入を利用する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平５−２１１１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＳＯＩ基板は１枚の単結晶シリコン内に埋め込み層を形成することでＳＯＩ構造を得る、或いは１枚の単結晶シリコン基板に１枚の単結晶シリコン基板を貼りあわせてその内の１枚の単結晶シリコン基板を薄膜化することによりＳＯＩ構造を得ている。そのため、単結晶シリコン基板の大きさに依存しており、大面積化を図ることは難しかった。したがって、本発明は、大面積化を可能とするＳＯＩ基板の製造技術を提供し、当該ＳＯＩ基板を用いた製造分野の生産性を向上させることを課題とする。
【課題を解決するための手段】
【０００６】
本発明は、絶縁表面を有する基板上に設けられた単結晶シリコン薄膜を有するＳＯＩ基板である。単結晶シリコン薄膜は貼り合わせ法により得ることができる。本発明は、所望のチップサイズの大きさに加工した単結晶シリコン基板を用いて、絶縁表面を有する基板上に単結晶シリコン薄膜を形成することを特徴の１つとする。
【０００７】
本発明の具体的な構成は、第１単結晶シリコン基板を分断して、チップサイズの第２単結晶シリコン基板を形成する工程Ａと、第２単結晶シリコン基板の一表面上に絶縁層を形成し、第２単結晶シリコン基板にイオン注入層を形成する工程Ｂと、絶縁表面を有する基板と第２単結晶シリコン基板とを、絶縁層を間に介して貼り合わせ、熱処理することにより、イオン注入層に沿って第２単結晶シリコン基板を分断し、絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、を行うＳＯＩ基板の作製方法である。
【０００８】
上記構成において、工程Ａを繰り返すことにより、第２単結晶シリコン基板を複数形成し、１枚の前記絶縁表面を有する基板に対して工程Ｂ及び工程Ｃを繰り返すことにより、絶縁表面を有する基板上に単結晶シリコン薄膜を複数形成することができる。
【０００９】
本発明の他の構成は、第１単結晶シリコン基板の一表面上に絶縁層を形成し、第１単結晶シリコン基板にイオン注入層を形成する工程Ａと、第１単結晶シリコン基板を分断して、チップサイズの第２単結晶シリコン基板を形成する工程Ｂと、絶縁表面を有する基板と第２単結晶シリコン基板とを、絶縁層を間に介して貼り合わせ、熱処理することにより、イオン注入層に沿って第２単結晶シリコン基板を分断し、絶縁表面を有する基板上に単結晶シリコン薄膜を形成する工程Ｃと、を行うＳＯＩ基板の作製方法である。
【００１０】
上記構成において、工程Ｂを繰り返すことにより、第２単結晶シリコン基板を複数形成し、１枚の絶縁表面を有する基板に対して工程Ｃを繰り返すことにより、絶縁表面を有する基板上に単結晶シリコン薄膜を複数形成することもできる。
【００１１】
上記構成において、イオン注入層は、第２単結晶シリコン基板又は第１単結晶シリコン基板に絶縁層が形成された面から水素イオンを注入して形成する。本明細書において、水素イオンを注入するとは、加速された水素イオンを照射して単結晶シリコン基板中に水素を含ませることを指す。また、本明細書において、イオン注入層とは、単結晶シリコン基板へイオンを照射し、イオンの照射により微小な空洞を有するように脆弱化された領域であり、以下、「イオン注入層」を「脆化層」という。そして、後の熱処理によって脆化層で分断することで、絶縁表面を有する基板上に単結晶シリコン薄膜を形成することができる。
【００１２】
また、上記構成において、チップサイズとしては、例えば１０ｍｍ角乃至２０ｍｍ角の範囲となるようにすることができる。また、絶縁表面を有する基板はガラス基板を用いることが好ましい。
【００１３】
また、本発明の他の構成は、絶縁表面を有する基板上に絶縁層を介して設けられた複数の単結晶シリコン薄膜を有し、複数の単結晶シリコン薄膜の１つの大きさが、１０ｍｍ角乃至２０ｍｍ角のチップサイズであるＳＯＩ基板である。
【００１４】
上記構成において、絶縁表面を有する基板はガラス基板であることが好ましい。
【発明の効果】
【００１５】
本発明を適用することで、ＳＯＩ基板の大面積化が可能となる。よって、当該ＳＯＩ基板を用いた製造分野の生産性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１７】
（実施の形態１）
本発明に係るＳＯＩ基板は、単結晶シリコン基板（以下、「ボンド基板」ともいう）から、異種基板（以下、「ベース基板」ともいう）に転写して形成する。以下、本発明を適用したＳＯＩ基板の作製方法の一形態について説明する。
【００１８】
図１は、本発明に係るＳＯＩ基板１００の構成を示す斜視図の一例である。ＳＯＩ基板１００は、１枚の基板１５０表面に、絶縁層１２０及び単結晶シリコン薄膜１１０が順次積層された積層体１３０が複数設けられた構造を有する。単結晶シリコン薄膜１１０は、絶縁層１２０を介して基板１５０上に設けられており、いわゆるＳＯＩ構造を形成している。つまり、１枚の基板１５０上に複数の単結晶シリコン薄膜１１０が設けられて、１枚のＳＯＩ基板１００を形成している。
【００１９】
本発明は、ＳＯＩ基板を構成する単結晶シリコン薄膜１１０のサイズを、ＲＦタグ、ＩＤタグ、ＩＣタグ、無線タグ、電子タグ、ＩＣカード、ＩＤカード等（以下、これらを「ＲＦＩＤタグ」ともいう）の無線で通信を行う半導体装置や、ＬＳＩ等の半導体集積回路を含む半導体チップ等のチップのサイズとすることを特徴の１つとする。チップサイズは用途により適宜設計されるが、例えば１０ｍｍ角乃至２０ｍｍ角程度とすることができる。単結晶シリコン薄膜１１０の大きさをチップサイズ程度とすることで、完成するＳＯＩ基板を用いて各種チップを作製する際に、チップ毎に歩留まりを管理することが可能となる。また、素子を形成する単結晶シリコン薄膜が既に所望のサイズに分断されているため、個々のチップを分断する際に素子にダメージが入りにくくなる。よって、本発明に係るＳＯＩ基板を用いることで、歩留まりの向上を図ることができる。なお、本明細書における「サイズ」とは、面積を示すものとする。
【００２０】
基板１５０は、ガラス基板、石英基板等の絶縁表面を有する基板を用いる。好ましくは基板１５０としてガラス基板を用いるのがよく、ガラス基板を用いる場合、例えば第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）といわれる大面積のマザーガラス基板を用いることができる。大面積のマザーガラス基板をベース基板（ここでは基板１５０）として用い、本発明を適用してＳＯＩ基板を作製することで、ＳＯＩ基板の大面積化が実現できる。よって、本発明を適用してＳＯＩ基板の大面積化を実現し、該ＳＯＩ基板を用いてＲＦタグ等の半導体装置を形成することで、一度に多数のチップを製造することができ、取り数が増大して生産性を飛躍的に向上させることができる。
【００２１】
次に、図１に示すＳＯＩ基板１００の作製方法について、図２、図３を用いて具体的に説明する。
【００２２】
まず、ボンド基板となる単結晶シリコン基板１０２を準備する（図３（Ａ）参照）。単結晶シリコン基板１０２は、所望の大きさ、形状に加工したものを準備する。
【００２３】
図２（Ａ）、（Ｂ）に示すように、単結晶シリコン基板１０１（以下、「第１単結晶シリコン基板」ともいう）を分断して、所望の大きさ、形状を有する単結晶シリコン基板１０２（以下、「第２単結晶シリコン基板」ともいう）を得ることができる。ここで用いる第１単結晶シリコン基板１０１は市販のものを用いればよい。市販の単結晶シリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）サイズのものが代表的であり、その形状は円形のものがほとんどである。また、第１単結晶シリコン基板１０１の膜厚は１．５ｍｍ程度まで適宜選択できる。本実施の形態では、第１単結晶シリコン基板１０１の膜厚は０．７ｍｍ乃至０．７５ｍｍの範囲程度とする。
【００２４】
第２単結晶シリコン基板１０２は、ＲＦタグ等の無線で通信を行う半導体装置やＬＳＩ等の半導体集積回路を含む半導体チップ等のチップサイズとすることが好ましい。チップサイズは用途により適宜設計されるが、例えばＲＦタグを製造する場合、１０ｍｍ角乃至２０ｎｍ角程度とすることができる。また、加工した第２単結晶シリコン基板１０２の形状は用途により適宜選択すればよく、特に限定されない。例えば、矩形状（正方形を含む）とすると加工が容易になり、ベース基板である基板１５０にも集積度良く貼り合わせることができるため好ましい。また、第２単結晶シリコン基板１０２を矩形状とすることで、第１単結晶シリコン基板１０１から効率的に多数切り出すことも可能になる。なお、第１単結晶シリコン基板１０１からの第２単結晶シリコン基板１０２の分断は、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。
【００２５】
本実施の形態では、第１単結晶シリコン基板１０１を円形の直径８インチサイズの基板とし、該基板から１０ｍｍ角の第２単結晶シリコン基板１０２を加工するものとする。このとき、第２単結晶シリコン基板１０２は、およそ３００個程度切り出すことが可能である。なお、切り出された第２単結晶シリコン基板１０２は、ボンド基板となる。
【００２６】
次に、第２単結晶シリコン基板１０２表面に絶縁層１２０を形成する（図３（Ａ）参照）。
【００２７】
絶縁層１２０は、ＣＶＤ法やスパッタリング法で形成することもできるが、好ましくは熱酸化法を用いて形成すると緻密で特性の良好な膜を得ることができる。なお、熱酸化法を用いる場合、絶縁層１２０としては酸化シリコン（ＳｉＯｘ）膜が形成される。その他ＣＶＤ法等用いて形成する場合は、絶縁層１２０として酸化シリコン（ＳｉＯｘ）膜、窒化シリコン膜（ＳｉＮｘ）、酸化窒化シリコン膜、窒化酸化シリコン膜等を形成すればよい。絶縁層１２０は、単層構造で形成してもよいし、積層構造で形成してもよい。例えば、熱酸化法を用いて緻密な酸化シリコン膜を形成した後、ＣＶＤ法を用いて窒化シリコン膜又は窒化酸化シリコン膜を形成してもよい。なお、絶縁層１２０は、少なくとも第２単結晶シリコン基板１０２の一表面上に形成すればよく、側面及び裏面を含む全面に形成しても構わない。また、絶縁層１２０は、膜厚５０ｎｍ乃至３０００ｎｍ、好ましくは５０ｎｍ乃至２００ｎｍの範囲で形成する。本実施の形態では、熱酸化法により、絶縁層１２０として膜厚１００ｎｍの酸化シリコン膜を形成する。
【００２８】
次に、第２単結晶シリコン基板１０２に水素イオン１０４を照射して脆化層１０６を形成する（図３（Ｂ）参照）。水素イオン１０４は、絶縁層１２０が形成された面側から照射する。電界で加速された水素イオン１０４の照射によって、第２単結晶シリコン基板１０２の所定の深さ（膜厚方向の深さ）に脆化層１０６が形成される。なお、脆化層１０６は水素でなく希ガスを用いて形成してもよいし、両者を混合させたものを用いて形成することもできる。
【００２９】
脆化層１０６は、イオンをイオンドーピング法やイオン注入法によって照射して形成すればよい。イオンドーピング法は、質量分離せずにイオン化したガスを電界で加速して単結晶シリコン基板に照射する方式をいう。イオンドーピング法はイオンドーピング装置を用いて行えばよい。なお、イオン注入法とは、イオン注入装置によってイオン化したガスを質量分離して単結晶シリコン基板に照射する方式をいう。イオン注入法を用いて、イオン化した水素ガスを質量分離して、電界で加速して照射することができる。
【００３０】
水素イオン１０４は、１×１０１６ａｔｏｍｓ／ｃｍ２乃至１×１０１７ａｔｏｍｓ／ｃｍ２の範囲のドーズ量、２０ｋＶ乃至２００ｋＶの範囲の加速電圧でイオンを照射するのが好ましい。なお、照射する水素イオン１０４のドーズ量、加速電圧等を適宜選択することで、第２単結晶シリコン基板１０２に形成される脆化層１０６の深さ方向の膜厚を制御することができる。第２単結晶シリコン基板１０２において、脆化層１０６が形成される深さ方向の膜厚は、完成するＳＯＩ基板の単結晶シリコン薄膜の膜厚を決定する。したがって、水素イオン１０４の照射条件を適宜選択することで、ＳＯＩ基板の単結晶シリコン薄膜の膜厚を制御することが可能である。また、絶縁層１２０を介して水素イオン１０４を照射することで、脆化層１０６の深さ制御がしやすくなり、さらにイオンの照射によるシリコン基板表面の荒れを防ぐこともできる。本実施の形態では、水素イオン１０４を５×１０１６ａｔｏｍｓ／ｃｍ２のドーズ量、１００ｋＶの加速電圧で照射する。
【００３１】
なお、ここでは単結晶シリコン基板を所望のチップサイズに分断加工した後、チップサイズの単結晶シリコン基板に水素イオンを照射して脆化層を形成する例を示したが、単結晶シリコン基板を分断して所望のチップサイズに加工する工程と、単結晶シリコン基板に水素イオンを照射して脆化層を形成する工程は、入れ替えることが可能である。
【００３２】
具体的には、まず図２（Ａ）に示すような母体となる単結晶シリコン基板に水素イオンを照射し、脆化層を形成する。そして、脆化層を形成した単結晶シリコン基板を分断して所望のチップサイズとなるように加工し、脆化層が形成されたチップサイズの単結晶シリコン基板を得ることができる。
【００３３】
次に、ボンド基板である第２単結晶シリコン基板１０２とベース基板である基板１５０とを貼り合わせる（図３（Ｃ）参照）。第２単結晶シリコン基板１０２及び基板１５０は、該第２単結晶シリコン基板１０２に形成された絶縁層１２０を間に介して貼り合わせる。
【００３４】
ベース基板となる基板１５０としては、上述したようにガラス基板、石英基板等の絶縁表面を有する基板を用いる。好ましくは、ガラス基板を用いると安価で大面積化を実現できるため望ましい。
【００３５】
なお、基板１５０表面に下地絶縁層として機能する絶縁層を形成してもよい。具体的には、第２単結晶シリコン基板１０２と貼り合わされる側の基板１５０表面に絶縁層を形成する。例えば、基板１５０表面に、ＣＶＤ法やスパッタリング法により、窒化酸化シリコン、酸化シリコン、窒化シリコン、酸化窒化シリコン等を用いて、単層構造又は積層構造の絶縁層を形成すればよい。基板１５０表面に下地絶縁層として機能する絶縁層を形成することで、該基板１５０からのアルカリ金属等の不純物拡散を防ぐことができる。例えば、下地絶縁層として、下層を窒化シリコン膜や窒化酸素シリコン膜、上層を酸化シリコン膜や酸化窒化シリコン膜とした積層構造を形成すると、ブロッキング効果が高まり好ましい。
【００３６】
第２単結晶シリコン基板１０２及び基板１５０の貼り合わせ（接合ともいう）は、両者の基板の耐熱性を考慮した処理温度で行う。ベース基板となる基板１５０としてガラス基板を用いる場合は、およそ６００℃以下の処理温度で行う必要がある。
【００３７】
例えば、原子ビームの照射或いはイオンビームの照射、又はプラズマ処理或いはラジカル処理を利用することで、２００℃乃至４００℃のいわゆる低温プロセスで基板を貼り合わせることが可能である。
【００３８】
原子ビーム或いはイオンビームを利用する場合、具体的にはアルゴン等の不活性ガス中性原子ビーム或いは不活性ガスイオンビームを用いることができる。なお、原子ビームの照射或いはイオンビームの照射は、真空中又は減圧下で行うことが好ましい。
【００３９】
例えば、第２単結晶シリコン基板１０２の貼り合わせ面（以下、貼り合わせ面を接合面ともいう）にアルゴンイオンビームを照射して、接合面を活性化させる。なお、第２単結晶シリコン基板１０２及び基板１５０の貼り合わせは絶縁層１２０を間に介して行うので、絶縁層１２０の表面が接合面となる。よって、アルゴンイオンビームを照射することで接合面となる絶縁層１２０表面を活性化させる。同様に、基板１５０の接合面にアルゴンイオンビームを照射して、接合面を活性化させる。なお、基板１５０表面に下地絶縁層として機能する絶縁層を形成し、該絶縁層を介して第２単結晶シリコン基板と貼り合わせる場合は、下地絶縁層として機能する絶縁層表面にアルゴンイオンビームを照射して表面を活性化させる。なお、接合表面を活性化させるには、２０ｅＶ乃至２００ｅＶの範囲のエネルギーを持つアルゴンイオンビームを照射することが好ましい。また、アルゴンイオンビームの照射は、１０−６Ｐａ台の圧力下で行うことが好ましい。
【００４０】
次に、活性化させた第２単結晶シリコン基板１０２の接合面及び基板１５０の接合面同士を接触させて、重ね合わせる。第２単結晶シリコン基板１０２及び基板１５０の接合面は活性化されているため、少なくとも表面活性化接合が生じ両者が貼り合わされる。
【００４１】
また、プラズマ処理或いはラジカル処理を利用する場合、具体的には酸素（Ｏ２）プラズマ或いは酸素ラジカル、又は窒素（Ｎ２）プラズマ或いは窒素ラジカルを用いることができる。
【００４２】
例えば、第２単結晶シリコン基板１０２の接合面に酸素プラズマを照射して、接合面を活性化（親水化）させる。なお、第２単結晶シリコン基板１０２及び基板１５０の貼り合わせは絶縁層１２０を間に介して行うので、絶縁層１２０の表面が接合面となる。よって、酸素プラズマ処理により接合面となる絶縁層１２０表面を親水化させる。同様に、基板１５０の接合面に酸素プラズマを照射して、接合面を親水化させる。なお、基板１５０表面に下地絶縁層として機能する絶縁層を形成し、該絶縁層を介して第２単結晶シリコン基板と貼り合わせる場合は、下地絶縁層として機能する絶縁層表面を酸素プラズマ処理して親水化させる。なお、接合面を親水化させる際又は親水化させた後に、水素イオン、水酸基、水分子等を含むガスを混入させてもよい。親水化の際にこのようなガスを混入させることで、接合面のＯＨ基を増大させ、接合面を均一に親水化させる、又は親水化処理速度を促進させることが可能になる。また、アルゴンプラズマを照射して接合面の不純物除去を行った後、酸素プラズマ処理して、接合面を均一に親水化させることもできる。また、親水化させた後に、純水、水素添加水、酸素添加水、又はオゾン添加水等で洗浄し、乾燥させてもよい。
【００４３】
なお、接合面は、超音波洗浄又はメガソニック洗浄により、接合面に付着するミクロなゴミなどのパーティクル除去を行った後、原子ビームやイオンビームを利用した表面活性化処理又はプラズマ処理やラジカル処理を利用した親水化処理を行うことが好ましい。また、接合前には、オゾン添加水での洗浄によって親水性を向上させることが好ましい。
【００４４】
次に、親水化させた第２単結晶シリコン基板１０２の接合面及び基板１５０の接合面同士を接触させて、重ね合わせる。第２単結晶シリコン基板１０２及び基板１５０の接合面は親水化されており、少なくとも分子間力（水素結合）により両者が貼り合わされる。
【００４５】
なお、酸素プラズマ処理を行って接合面を親水化させた後、該接合面に窒素ラジカルを照射してもよい。窒素ラジカルを照射することで、親水化された接合面に生成されたＯＨ基を窒素置換してＯＮ基とすることができる。この後、接合面を接触させて重ね合わせることで、接合界面に窒素化合物を形成させることができる。その結果、より強固に接合させることができる。
【００４６】
なお、原子ビームやプラズマを利用してボンド基板及びベース基板を接触させて貼り合わせた後は、加熱処理、加圧処理、又は加熱処理及び加圧処理を行うことが好ましい。加熱処理や加圧処理を行うことで、基板間の接合強度を向上させ、より強固に接合することが可能となる。加熱処理の温度範囲は貼り合わせる両者の基板の耐熱温度以下とし、加圧処理の圧力範囲は基板の耐圧性を考慮して行う。また、加圧処理は、接合面に対して垂直な方向に行うことが好ましい。例えば、上述したように原子ビーム或いはイオンビーム、又はプラズマ処理或いはラジカル処理を利用して第２単結晶シリコン基板１０２及び基板１５０を貼り合わせた後、２００℃乃至４００℃の温度範囲での熱処理を行う。
【００４７】
次に、第２単結晶シリコン基板１０２の一部の単結晶シリコン層１０８を剥離する。基板１５０上には、絶縁層１２０を介して単結晶シリコン薄膜１１０が残り、ＳＯＩ構造が形成される（図３（Ｄ）参照）。
【００４８】
第２単結晶シリコン基板１０２は、熱処理を行うことにより脆化層１０６で剥離を行う。具体的には、５００℃乃至６００℃の温度範囲で熱処理を行うことにより、脆化層１０６に形成された微小な空洞の体積変化が起こり、脆化層１０６に沿って破断面を発生させることにより剥離を行う。第２単結晶シリコン基板１０２は脆化層１０６に沿って分断され、単結晶シリコン層１０８が剥離される。その結果、基板１５０上に絶縁層１２０を介して単結晶シリコン薄膜１１０が形成される。ここでは、基板１５０上に絶縁層１２０及び単結晶シリコン薄膜１１０が順に積層されたものを積層体１３０とする。
【００４９】
以上で、基板１５０上に絶縁層１２０を介して単結晶シリコン薄膜１１０が設けられたＳＯＩ構造が形成される。なお、本発明は、１枚のベース基板上に、絶縁層を介した単結晶シリコン薄膜で形成される複数の積層体を設けてＳＯＩ基板を形成することを特徴の１つとしている。例えば、図３（Ａ）乃至図３（Ｄ）の工程を繰り返して、図４（Ａ）、（Ｂ）に示すように基板１５０上に複数の積層体１３０を敷き詰めるように設けていくことで、ＳＯＩ基板１００を作製することができる。
【００５０】
また、図３（Ａ）乃至図３（Ｃ）に示す貼り合わせまで行った後、熱処理による剥離をせずに、図５（Ａ）、（Ｂ）に示すように次の単結晶シリコン基板の貼り合わせを行い、全ての単結晶シリコン基板の貼り合わせを行った後、熱処理により一括で剥離を行ってもよい。このようにすることで、工程の簡略化を図ることができる。
【００５１】
また、複数の単結晶シリコン基板を一単位として、図４（Ａ）、（Ｂ）に示すような工程、又は図５（Ａ）、（Ｂ）に示すような工程を行ってもよい。具体的には、ステッパ露光装置に代表される露光装置の１ショットサイズのｎ倍（ｎは任意の正の整数で、ｎ≧１）となるように単結晶シリコン基板を組み合わせて一単位として、図４（Ａ）、（Ｂ）、又は図５（Ａ）、（Ｂ）に示すような工程を行ってＳＯＩ基板を作製してもよい。露光装置の１ショットのサイズは装置に依存するが、既存のステッパ露光装置を利用する場合、１ショットサイズは２５ｍｍ角、１００ｍｍ角、１１３ｍｍ角、１３２ｍｍ角、又は１４４ｍｍ角等が知られている。例えば、製造プロセスに１ショットサイズが１００ｍｍ角の露光装置を用い、ボンド基板に用いる単結晶シリコン基板のサイズを２０ｍｍ角のチップサイズ程度とする場合、図２（Ｂ）に示すような単結晶シリコン基板５個×５個を一単位として工程を行うことで、所望の回路パターンを効率的に形成することができる。よって、半導体装置の製造において、歩留まりの向上を図ることができる。
【００５２】
積層体１３０（単結晶シリコン薄膜１１０）は、例えばＣＣＤカメラやコンピュータ等の制御装置を用いることで、精度良く基板１５０上に設けていくことが可能になる。また、基板１５０や積層体１３０（単結晶シリコン薄膜１１０）にマーカ等を形成して、位置合わせを行ってもよい。
【００５３】
なお、剥離により得られる単結晶シリコン薄膜は、その表面を平坦化するため、化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことが好ましい。また、ＣＭＰ等の物理的研磨手段を用いず、単結晶シリコン薄膜の表面にレーザビームを照射して平坦化を行ってもよい。なお、レーザビームを照射する際は、酸素濃度が１０ｐｐｍ以下の窒素雰囲気下で行うことが好ましい。これは、酸素雰囲気下でレーザビームの照射を行うと単結晶シリコン薄膜表面が荒れる恐れがあるからである。また、得られた単結晶シリコン薄膜の薄膜化を目的として、ＣＭＰ等を行ってもよい。
【００５４】
以上で、ＳＯＩ基板１００を得ることができる。
【００５５】
本発明に係るＳＯＩ基板は、基板上にチップサイズの単結晶シリコン薄膜を複数設ける構成である。このようにすることで、１つの単結晶シリコン薄膜で所望のチップを形成することができ、歩留まり向上を図ることができる。また、単結晶シリコン薄膜をボンド基板となる単結晶シリコン基板からベース基板となる絶縁表面を有する基板に転写する際に、単結晶シリコン薄膜の結晶に欠陥が発生しても、チップ毎に歩留まりを管理することができる。
【００５６】
また、ボンド基板からベース基板への転写をチップサイズで行うため、異種基板に貼り合わせる場合も応力等のストレスが低減でき、歩留まりの向上を図ることができる。
【００５７】
また、本発明に係るＳＯＩ基板は、基板上に複数の単結晶シリコン薄膜を設けることで、大面積化を実現できる。よって、一度の製造プロセスで多数のチップを製造することが可能となり、生産性を飛躍的に向上させることが可能となる。
【００５８】
以上のように作製したＳＯＩ基板を用いて、各種チップを作製することができる。例えば、図６に、本発明に係るＳＯＩ基板を用いて作製される半導体装置の一例の模式図を示す。ここでは、無線で通信を行う半導体装置として、ＲＦタグを形成する一例を示している。図６（Ａ）は斜視図を示し、図６（Ｂ）は図６（Ａ）の線分ｏｐにおける断面図を示し、図６（Ｃ）はＲＦタグの上面図を示す。なお、図６では便宜的に１つのＲＦタグ２００のみ示している。
【００５９】
ＲＦタグ２００は、信号を受信し、送信するためのアンテナ２０２と、アンテナ２０２で受信した信号を解析する回路や受信信号から電源を発生する回路など各種の回路が集積された回路部２０４と、で構成される。回路部２０４の底部（下面）は基板１５０で支持され、その上面はアンテナ２０２とともに、封止層２０６で封止されている。ＳＯＩ基板に所望のＲＦタグを作製した後は、適宜個々のチップに分断加工すればよい。
【００６０】
以下、ＲＦタグ２００の構成及びその作製方法の一例に関して、図７乃至図１０を用いて説明する。
【００６１】
図７（Ａ）にＲＦタグ２００の模式的な断面図を示し、図７（Ｂ）にＲＦタグ２００の模式的な外観構造を示す。ＲＦタグ２００は、基板１５０上に、回路部２０４、および回路部２０４に接続されたアンテナ２０２が積層された素子層２１０と、素子層２１０の表面を封止する封止層２０６が積層されている。素子層２１０は、基板１５０と封止層２０６で挟まれた構成となっている。
【００６２】
回路部２０４は、トランジスタを用いた回路が集積されている。ここでは、便宜上、回路部２０４を２つのトランジスタの断面図で示している。
【００６３】
素子層２１０は、トランジスタの製造プロセスで作製されている。素子層２１０の側面は、アンテナ２０２および回路部２０４を作製したときに形成された絶縁層２１４、絶縁層２１６の積層膜でなる。素子層２１０内において、アンテナ２０２および回路部２０４は、底部（便宜上、素子層２１０を形成するときに下側になる面を底部ということとする。）が基板１５０で保護され、上面が封止層２０６で封止され、側面が絶縁層２１４、２１６の積層膜で覆われている。
【００６４】
次に、図７で示したＲＦタグ２００の作製方法の一例に関して、図面を用いて説明する。
【００６５】
まず、本発明に係るＳＯＩ基板を準備する（図８（Ａ）参照）。ここでは、図１に示すような基板１５０上に絶縁層１２０を介して複数の単結晶シリコン薄膜が設けられた基板を用いる。なお、ＳＯＩ基板は、所望のチップサイズに加工された単結晶シリコン薄膜が複数設けられて構成されている。ここでは、便宜的に１つの単結晶シリコン薄膜を含む積層体１３０ｂ（すなわち、チップサイズの大きさである１つの単結晶シリコン薄膜を含む積層体）にＲＦタグを形成する例を説明する。もちろん、同時に隣接する積層体１３０ａ、積層体１３０ｃにＲＦタグを形成することもできる。
【００６６】
単結晶シリコン薄膜１１０を選択的にエッチングして、第１単結晶シリコン層８０６、第２単結晶シリコン層８０８を形成する。そして、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に、ゲート絶縁層８１０を介してゲート電極８１６を形成する（図８（Ｂ）参照）。
【００６７】
第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８は、選択的にエッチングして所望の形状に加工する。ここでは島状に加工し、分離させる。準備したＳＯＩ基板の単結晶シリコン薄膜よりも、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８の膜厚を薄くしたい場合には、該単結晶シリコン薄膜をエッチングして薄膜化してもよい。また、単結晶シリコン薄膜の一部を変質させて、該変質した部分を選択的にエッチングして薄膜化してもよい。ここで単結晶シリコン薄膜の変質とは、例えば酸化処理、窒化処理等を示す。また、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８は、適宜エッチング条件等を制御して、端部が垂直に近いテーパ形状となるように形成してもよいし、緩やかなテーパ形状となるように形成してもよい。例えば、テーパ角が４５°以上９５°未満、好ましくは６０°以上９５°未満となるような形状としてもよいし、テーパ角が４５°未満の緩やかな形状としてもよい。
【００６８】
なお、完成するトランジスタの閾値電圧を制御するため、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８に低濃度の一導電型を付与する不純物元素を添加してもよい。この場合、トランジスタのチャネル形成領域にも不純物元素が添加されることになる。なお、ここで添加する不純物元素は、ソース領域又はドレイン領域として機能する高濃度不純物領域及びＬＤＤ領域として機能する低濃度不純物領域よりも低い濃度で添加する。
【００６９】
ゲート電極８１６は、基板上全面に導電層を形成した後、選択的にエッチングして所望の形状に加工する。ここでは、ゲート電極８１６として導電層８１２、８１４の積層構造を形成した後、選択的にエッチングして、分離した導電層が第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８をそれぞれ横断するように加工している。
【００７０】
ゲート電極８１６を形成する導電層は、ＣＶＤ法やスパッタリング法により、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、又はニオブ（Ｎｂ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて基板全面に導電層を形成した後、当該導電層を選択的にエッチングして形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。
【００７１】
なお、ここではゲート電極８１６を導電層８１２、導電層８１４の２層の積層構造で形成する例を示すが、ゲート電極は単層構造でも３層以上の積層構造でもよい。また、導電層の側面をテーパ形状としてもよい。ゲート電極を導電層の積層構造とする場合、下層の導電層の幅を大きくしてもよいし、各層の側面を異なる角度のテーパ形状としてもよい。
【００７２】
第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８と、ゲート電極８１６との間には、ゲート絶縁層８１０を形成する。ゲート絶縁層８１０は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等を用いて、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ＞０）、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌｘＯｙ）、酸化タンタル（ＴａｘＯｙ、ｘ＞ｙ＞０）などの材料を用いて形成することができる。また、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８をプラズマ処理により固相酸化又は固相窒化して形成することもできる。その他、ＣＶＤ法等により絶縁層を形成した後、当該絶縁層をプラズマ処理により固相酸化又は固相窒化して形成してもよい。
【００７３】
固相酸化処理若しくは固相窒化処理は、マイクロ波（代表的には２．４５ＧＨｚ）等の高周波により励起されたプラズマを用いて行うことが好ましい。具体的には、高周波を用いて励起された、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用してプラズマ処理を行うことが好ましい。これは、固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
【００７４】
プラズマ処理により第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８の表面を酸化する場合には、酸素を含む雰囲気下（例えば、酸素（Ｏ２）、オゾン（Ｏ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ２）、及び希ガス（ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくとも１つを含む）を含む雰囲気下、又は酸素（Ｏ２）、オゾン（Ｏ３）、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）若しくは二酸化窒素（ＮＯ２）と、水素（Ｈ２）と、希ガスと、を含む雰囲気下）で行う。また、プラズマ処理により第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に形成された絶縁層の表面を窒化をする場合には、窒素を含む雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はＮＨ３と希ガスを含む雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることが好ましい。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００７５】
ここで、プラズマ処理を行うためのプラズマ処理装置１０８０の構成例を図１１に示す。当該プラズマ処理装置１０８０は、支持台１０８８と、ガスを供給するためのガス供給部１０８４、ガスを排気するために真空ポンプに接続する排気口１０８６、アンテナ１０９８、誘電体板１０８２、プラズマ発生用の高周波を入力する高周波供給部１０９２を有している。被処理体１０１０は、支持台１０８８によって保持される。また、支持台１０８８に温度制御部１０９０を設けることによって、被処理体１０１０の温度を制御することも可能である。被処理体１０１０は、プラズマ処理をする基体であり、本実施の形態では基板１５０上に絶縁層１２０、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８が積層形成されたものに相当する。或いは、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に絶縁層が形成されたものに相当する。
【００７６】
以下、図１１に示すプラズマ処理装置１０８０を用いて単結晶シリコン層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層（単結晶シリコン層）、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理などの表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部１０８４から供給するガスを選択すれば良い。
【００７７】
まず、図１１に示すプラズマ処理装置１０８０の処理室内を真空にする。そして、ガス供給部１０８４から希ガス、酸素又は窒素を含むガスを供給する。被処理体１０１０は室温、若しくは温度制御部１０９０により１００℃以上５５０℃以下の範囲で加熱する。被処理体１０１０と誘電体板１０８２との間隔（以下、電極間隔ともいう）は、２０ｍｍ以上２００ｍｍ以下（好ましくは２０ｍｍ以上６０ｍｍ以下）程度である。
【００７８】
次に、高周波供給部１０９２からアンテナ１０９８に高周波を入力する。ここでは、高周波としてマイクロ波（周波数２．４５ＧＨｚ）を入力する。そしてマイクロ波をアンテナ１０９８から誘電体板１０８２を通して処理室内に入力することによって、プラズマ１０９４を生成し、当該プラズマ１０９４によって酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）を生成する。このとき、プラズマ１０９４は、供給されたガスによって生成される。
【００７９】
マイクロ波等の高周波の入力によりプラズマ１０９４を生成すると、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。具体的には、電子温度が０．５ｅＶ以上１．５ｅＶ以下、且つ電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ以下のプラズマ生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。
【００８０】
プラズマ１０９４により生成された酸素ラジカル（ＯＨラジカルを含む場合もある）又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、被処理体１０１０に形成された単結晶シリコン層の表面が酸化あるいは窒化されて絶縁層が形成される。或いは、単結晶シリコン層上に形成された絶縁層の表面又は表面近傍が酸化又は窒化される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化を行うことができる。
【００８１】
本実施の形態において、ゲート絶縁層８１０をプラズマ処理により形成する好適な作製方法の一例は、酸素を含む雰囲気下で第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８をプラズマ処理して酸化シリコン層を形成した後、窒素を含む雰囲気下で酸化シリコン層の表面を窒化プラズマ処理して窒素プラズマ処理層を形成する。具体的には、まず酸素を含む雰囲気下でプラズマ処理を行い、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８上に３ｎｍ乃至６ｎｍの厚さで酸化シリコン層を形成する。続けて、窒素を含む雰囲気下でプラズマ処理を行い、酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を形成する。なお、表面近傍とは、酸化シリコン層の表面から概略０．２５ｎｍ乃至１．５ｎｍの深さをいう。例えば、酸化シリコン層を形成した後、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から概略１ｎｍの深さに窒素を２０原子％乃至５０原子％の割合で含有した窒素プラズマ処理層を形成することができる。窒素プラズマ処理層は、プラズマ処理の条件によって、窒化シリコン又は窒化酸化シリコンで形成される。
【００８２】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、基板１５０として耐熱温度が６００℃以下のガラス基板を用いても、９５０℃乃至１０５０℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特にトランジスタや不揮発性記憶素子のゲート絶縁層として機能する絶縁層として信頼性の高い絶縁層を形成することができる。
【００８３】
なお、図８（Ｂ）では、ゲート絶縁層８１０とゲート電極８１６の側端部が揃うように加工される例を示すが、特に限定されず、ゲート電極８１６のエッチングにおいてゲート絶縁層８１０を残すように加工してもよい。
【００８４】
また、ゲート絶縁層８１０に高誘電率物質（ｈｉｇｈ−ｋ材料といわれる）を用いる場合には、ゲート電極８１６を多結晶シリコン、シリサイド、金属若しくは金属窒化物で形成する。好ましくは金属若しくは金属窒化物で形成することが望ましい。例えば、ゲート絶縁層８１０と接する導電層８１２を金属窒化物材料で形成し、その上の導電層８１４を金属材料で形成する。この組み合わせを用いることによって、ゲート絶縁層を薄膜化した場合でもゲート電極に空乏層が広がってしまうことを防止でき、微細化した場合にもトランジスタの駆動能力を損なうことを防止できる。
【００８５】
次に、ゲート電極８１６上に絶縁層８１７を形成する。そして、ゲート電極８１６をマスクとして一導電型を付与する不純物元素を添加する（図８（Ｃ）参照）。ここでは、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８に相異なる導電型を付与する不純物元素を添加する。第１単結晶シリコン層８０６には、ゲート電極８１６をマスクとして自己整合的に一対の不純物領域８３１と、当該一対の不純物領域８３１の間に位置するチャネル形成領域８３０が形成される。同様に、第２単結晶シリコン層８０８には、ゲート電極８１６をマスクとして自己整合的に一対の不純物領域８４１と、当該一対の不純物領域８４１の間に位置するチャネル形成領域８４０が形成される。不純物領域８３１及び不純物領域８４１は、相異なる導電型の不純物元素が添加されている。
【００８６】
一導電型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）等のｐ型を付与する元素、リン（Ｐ）、ヒ素（Ａｓ）等のｎ型を付与する元素を用いることができる。本実施の形態では、第１単結晶シリコン層８０６にｎ型を付与する元素、例えばリンを添加する。また、第２単結晶シリコン層８０８にｐ型を付与する元素、例えばボロンを添加する。なお、第１単結晶シリコン層８０６に不純物元素を添加する際は、レジストマスク等を用いて第２単結晶シリコン層８０８を選択的に覆えばよい。同様に、第２単結晶シリコン層８０８に不純物元素を添加する際は、レジストマスク等を用いて第１単結晶シリコン層８０６を選択的に覆えばよい。
【００８７】
絶縁層８１７は、ＣＶＤ法、スパッタリング法、ＡＬＤ法等を用いて、酸化シリコン或いは酸化窒化シリコン、又は窒化シリコン或いは窒化酸化シリコンなどの材料を用いて形成することができる。一導電型を付与する不純物元素を添加する際に、絶縁層８１７を通過させて添加する構成とすることで、単結晶シリコン層に与えるダメージを低減することができる。
【００８８】
次に、ゲート電極８１６の側面にサイドウォール絶縁層８２０を形成する。そして、ゲート電極８１６及びサイドウォール絶縁層８２０をマスクとして一導電型を付与する不純物元素を添加する（図８（Ｄ）参照）。なお、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８には、それぞれ先の工程（不純物領域８３１及び不純物領域８４１を形成する工程）で添加した不純物元素と同じ導電型の不純物元素を添加する。また、先の工程で添加した不純物元素よりも高い濃度で添加する。
【００８９】
第１単結晶シリコン層８０６には、ゲート電極８１６及びサイドウォール絶縁層８２０をマスクとして自己整合的に一対の高濃度不純物領域８３４と、一対の低濃度不純物領域８３２が形成される。ここで形成される高濃度不純物領域８３４はソース領域又はドレイン領域として機能し、低濃度不純物領域８３２はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。同様に、第２単結晶シリコン層８０８には、ゲート電極８１６及びサイドウォール絶縁層８２０をマスクとして自己整合的に一対の高濃度不純物領域８４４と、一対の低濃度不純物領域８４２が形成される。なお、第１単結晶シリコン層８０６に不純物元素を添加する際は、レジストマスク等を用いて第２単結晶シリコン層８０８を選択的に覆えばよい。同様に、第２単結晶シリコン層８０８に不純物元素を添加する際は、レジストマスク等を用いて第１単結晶シリコン層８０６を選択的に覆えばよい。
【００９０】
サイドウォール絶縁層８２０は、絶縁層８１７を介してゲート電極８１６の側面に設けられる。例えば、ゲート電極８１６を埋め込むように形成した絶縁層を、垂直方向を主体とした異方性エッチングを行うことによって、ゲート電極８１６の側面に自己整合的に形成することができる。サイドウォール絶縁層８２０は、窒化シリコン或いは窒化酸化シリコン、又は酸化シリコン或いは酸化窒化シリコンなどの材料を用いて形成することができる。なお、絶縁層８１７を酸化シリコン又は酸化窒化シリコンを用いて形成する場合、サイドウォール絶縁層８２０を窒化シリコン又は窒化酸化シリコンを用いて形成することで、絶縁層８１７をエッチングストッパーとして機能させることができる。また、絶縁層８１７を窒化シリコン又は窒化酸化シリコンを用いて形成する場合は、サイドウォール絶縁層８２０を酸化シリコン又は酸化窒化シリコンを用いて形成すればよい。このように、エッチングストッパーとして機能しうる絶縁層を設けることで、サイドウォール絶縁層を形成する際のオーバーエッチングにより単結晶シリコン層がエッチングされてしまうのを防ぐことができる。
【００９１】
次に、絶縁層８１７の露出部をエッチングする（図９（Ａ）参照）。絶縁層８１７は、サイドウォール絶縁層８２０及びゲート電極８１６の間、サイドウォール絶縁層８２０及び第１単結晶シリコン層８０６の間、並びにサイドウォール絶縁層８２０及び第２単結晶シリコン層８０８の間に残る。
【００９２】
なお、ソース領域又はドレイン領域として機能する高濃度不純物領域を低抵抗化するため、シリサイド層を形成してもよい。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを適用すれば良い。単結晶シリコン層の膜厚が薄い場合には、高濃度不純物領域が形成された単結晶シリコン層の底部までシリサイド反応を進めてフルシリサイド化しても良い。
【００９３】
次に、基板１５０全面に絶縁層２１４を形成した後、絶縁層２１４を選択的にエッチングして、第１単結晶シリコン層８０６に形成された高濃度不純物領域８３４及び第２単結晶シリコン層８０８に形成された高濃度不純物領域８４４にそれぞれ達する開口を形成する。そして、該開口を埋め込むように導電層８７２を形成する（図９（Ｂ）参照）。
【００９４】
絶縁層２１４は、ＣＶＤ法やスパッタリング法、ＡＬＤ法、塗布法等により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の酸素若しくは窒素を含む無機絶縁材料や、ＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む絶縁材料、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成する。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、絶縁層２１４は、ＣＶＤ法やスパッタリング法、ＡＬＤ法を用いて絶縁層を形成した後、当該絶縁層に酸素雰囲気下又は窒素雰囲気下で高密度プラズマ処理を行うことにより形成してもよい。ここでは絶縁層２１４は単層構造の例を示すが、２層以上の積層構造としてもよい。また、無機絶縁層や、有機絶縁層を組み合わせて形成してもよい。例えば、基板１５０全面にパッシベーション層として機能できる窒化シリコン膜や窒化酸化シリコン膜を形成し、その上層に平坦化層として機能できるリンシリケートガラス（ＰＳＧ）やボロンリンシリケートガラス（ＢＰＳＧ）を材料に用いた絶縁層を形成することができる。
【００９５】
導電層８７２は、ソース電極又はドレイン電極として機能する電極や、後に形成されるアンテナと回路部とを電気的に接続するための配線として機能する。ソース電極又はドレイン電極として機能する導電層８７２は、絶縁層２１４に形成された開口を介して、第１単結晶シリコン層８０６及び第２単結晶シリコン層８０８と電気的に接続される。
【００９６】
導電層８７２は、ＣＶＤ法やスパッタリング法を用いて、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて基板全面に導電層を単層構造又は積層構造で形成した後、当該導電層を選択的にエッチングして形成することができる。アルミニウムを含む合金材料としては、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素とシリコンの一方又は両方とを含む合金材料があげられる。また、タングステンを含む化合物材料としては、例えばタングステンシリサイドが挙げられる。導電層８７２は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン層とバリア層の積層構造を採用することができる。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、ソース電極又はドレイン電極として機能する導電層を形成する材料として最適である。また、ソース電極又はドレイン電極として機能する導電層を、上層と下層にバリア層を設けた積層構造とすると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができるため好ましい。
【００９７】
次に、回路部２０４上に絶縁層２１６を形成する（図９（Ｃ）参照）。絶縁層２１６は、回路部２０４による凹凸を平滑化して、平坦な表面を形成できる平坦化層を形成することが好ましい。例えば、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機絶縁材料またはシロキサン樹脂等のシロキサン材料を用いて形成することができる。ここでは絶縁層２１６は単層構造の例を示すが、２層以上の積層構造としてもよい。積層構造にする場合、例えば、有機樹脂などを上層にし、酸化シリコン、窒化シリコンまたは酸化窒化シリコン等の無機絶縁層を下層にした積層構造とすることができる。
【００９８】
次に、絶縁層２１６上にアンテナ２０２を形成する。アンテナ２０２は、ＣＶＤ法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、めっき法等を用いて、単層構造又は積層構造で導電層を形成した後、所望の形状に加工して形成する。導電材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いる。
【００９９】
以上により、回路部２０４及び当該回路部２０４に接続されたアンテナ２０２が積層された素子層２１０が形成される。なお、素子層２１０中に形成された回路部２０４には、トランジスタの他、抵抗や、コンデンサなどを同時に作製してもよい。また、回路部２０４のトランジスタの構造は図７の構造に限定されるものではない。例えば、回路部２０４のトランジスタを１つの単結晶シリコン層に対して複数のゲートを設けたマルチゲート構造とすることもできる。
【０１００】
次に、素子層２１０上に封止層２０６を形成する（図９（Ｄ）参照）。素子層２１０の表面は封止層２０６によって封止される。
【０１０１】
封止層２０６は、後の分断工程やほこりなどから素子層２１０を保護するために形成される。封止層２０６の材料は特に限定されないが、作製手段が簡便な材料を選択することが好ましく、例えば樹脂で形成することが望ましい。封止層２０６に用いる樹脂としては、例えば、熱硬化性樹脂、光硬化性樹脂（ＵＶ硬化性樹脂、可視光硬化性樹脂）が挙げられ、樹脂の材料としてはエポキシ樹脂が挙げられる。封止層２０６としてエポキシ樹脂を用いることにより、封止層２０６表面の平坦性が向上し、後の分断工程や、ほこりなどから素子層を保護することができる。
【０１０２】
以上により、基板１５０上に回路部２０４及び当該回路部２０４に接続されたアンテナ２０２が積層された素子層２１０を含む構造体２１２が形成される。なお、ここでは積層体１３０ｂに構造体２１２を形成する例を図示しているが、もちろん隣接する積層体１３０ａ、１３０ｃにも構造体が同時に形成されていてもよい。また、ここでは積層体１３０ｂにアンテナ２０２及び回路部２０４を１つだけ図示しているが、複数のアンテナ及び回路部が形成されていてもよい。
【０１０３】
次に、基板１５０を分断し、構造体２１２を１つのＲＦタグ２００ごとに分割する（図１０参照）。以上で、ＲＦタグ２００が完成する。
【０１０４】
基板１５０の分断は、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。
【０１０５】
ここでは、基板１５０上にチップサイズの単結晶シリコン薄膜１１０を複数設けたＳＯＩ基板を用いている。つまり、１つのＲＦタグを構成するチップ毎に、素子層を形成する単結晶シリコン薄膜が分離している。よって、分断して個々のチップに分ける際に、単結晶シリコン薄膜にダメージが入るのを防ぐことができ、歩留まりの向上を図ることができる。
【０１０６】
なお、図６等に示すＲＦタグ２００は、アンテナ２０２をスパイラル構造のアンテナとしたが、他の構造のアンテナを用いることもできる。例えば、アンテナ２０２を線状（例えば、ダイポールアンテナ（図１５（Ａ）参照））、平坦な形状（例えば、パッチアンテナ（図１５（Ｂ）参照）またはリボン型の形状（図１５（Ｃ）、（Ｄ）参照））等に形成することができる。また、アンテナ２０２の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０１０７】
次に、無線で通信を行う半導体装置で、非接触でデータの入出力が可能な半導体装置の動作例について説明する。
【０１０８】
半導体装置２１８０は、非接触でデータを交信する機能を有し、高周波回路８１、電源回路８２、リセット回路８３、クロック発生回路８４、データ復調回路８５、データ変調回路８６、他の回路の制御を行う制御回路８７、記憶回路８８およびアンテナ８９を有している（図１６（Ａ）参照）。高周波回路８１はアンテナ８９より信号を受信して、データ変調回路８６より受信した信号をアンテナ８９から出力する回路である。電源回路８２は受信信号から電源電位を生成する回路である。リセット回路８３はリセット信号を生成する回路である。クロック発生回路８４はアンテナ８９から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路８５は受信信号を復調して制御回路８７に出力する回路である。データ変調回路８６は制御回路８７から受信した信号を変調する回路である。また、制御回路８７としては、例えばコード抽出回路９１、コード判定回路９２、ＣＲＣ判定回路９３および出力ユニット回路９４が設けられている。なお、コード抽出回路９１は制御回路８７に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図１６（Ａ）では、制御回路８７の他に、アナログ回路である高周波回路８１、電源回路８２を含んでいる。
【０１０９】
次に、上述した半導体装置２１８０の動作の一例について説明する。まず、アンテナ８９により無線信号が受信される。無線信号は高周波回路８１を介して電源回路８２に送られ、高電源電位（以下、ＶＤＤと記す）が生成される。ＶＤＤは半導体装置２１８０が有する各回路に供給される。また、高周波回路８１を介してデータ復調回路８５に送られた信号は復調される（以下、復調信号という）。さらに、高周波回路８１を介してリセット回路８３およびクロック発生回路８４を通った信号及び復調信号は制御回路８７に送られる。制御回路８７に送られた信号は、コード抽出回路９１、コード判定回路９２およびＣＲＣ判定回路９３等によって解析される。そして、解析された信号にしたがって、記憶回路８８内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４を通って符号化される。さらに、符号化された半導体装置２１８０の情報はデータ変調回路８６を通って、アンテナ８９により無線信号に載せて送信される。なお、半導体装置２１８０を構成する複数の回路においては、低電源電位（以下、ＶＳＳという）は共通であり、ＶＳＳはＧＮＤとすることができる。
【０１１０】
このように、通信手段（例えばリーダ／ライタ、又はリーダ或いはライタいずれかの機能を有する手段）から半導体装置２１８０に信号を送り、当該半導体装置２１８０から送られてきた信号を通信手段で受信することによって、半導体装置のデータを読み取ることが可能となる。
【０１１１】
また、半導体装置２１８０は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波と電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０１１２】
なお、半導体装置２１８０としては、上述したＲＦタグ２００を適用することができる。
【０１１３】
次に、無線で通信を行い、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信手段３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図１６（Ｂ）参照）。なお、通信手段３２００は、例えばリーダ／ライタのように信号を読み取る機能及び信号を送信する機能を備えるもの、又は信号を読み取る機能或いは信号を送信するいずれかの機能のみを備えるものである。品物３２２０が含む半導体装置３２３０に通信手段３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に通信手段３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図１６（Ｃ）参照）。半導体装置３２３０、半導体装置３２５０としては、上述した半導体装置２１８０を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係るＳＯＩ基板を利用することで、生産性を向上させることができるため、製造コストの削減を図ることもできる。よって、商品の検品等のシステムも低コストで行うことが可能となる。
【０１１４】
なお、上述した以外にも本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１７を用いて説明する。
【０１１５】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１７（Ａ）参照）。証書類とは、運転免許証、住民票等を指す（図１７（Ｂ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１７（Ｃ）参照）。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１７（Ｄ）参照）。書籍類とは、書物、本等を指す（図１７（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１７（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指す（図１７（Ｇ）参照）。身の回り品とは、鞄、眼鏡等を指す（図１７（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。
【０１１６】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置２１８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置２１８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置２１８０を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置２１８０の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
【０１１７】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。
【０１１８】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて行うことができる。
【０１１９】
（実施の形態２）
本実施の形態では、本発明に係るＳＯＩ基板を用いて、上記実施の形態と異なる構成の半導体装置を作製する例を示す。具体的には、素子分離構造として半導体層間に絶縁層を埋め込んだ構成の半導体装置について図１８と図１９を参照して説明する。
【０１２０】
図１８（Ａ）において、基板１０上に下地絶縁層として機能する絶縁層１２ａ、絶縁層１２ｂ（以下、絶縁層１２ａ、絶縁層１２ｂを合わせて下地絶縁層１２ともいう）が形成されている。絶縁層１２ｂは単結晶シリコン層１４側に設けられたものであり、絶縁層１２ａと絶縁層１２ｂが接合することにより、単結晶シリコン層１４が基板１０と固定されている。基板１０への単結晶シリコン層１４の接合は実施形態１と同様である。
【０１２１】
単結晶シリコン層１４上には、素子形成領域に合わせて窒化シリコン層１１、酸化シリコン層１３を形成する。酸化シリコン層１３は、素子分離のために単結晶シリコン層１４をエッチングするときのハードマスクとして用いる。窒化シリコン層１１はエッチングストッパーである。
【０１２２】
単結晶シリコン層１４の膜厚は５ｎｍ乃至３０ｎｍ、好ましくは１０ｎｍ乃至２５ｎｍとすることが好ましい。単結晶シリコン層１４にはしきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を添加する。例えば、ｐ型不純物として硼素を５×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。
【０１２３】
図１８（Ｂ）は、酸化シリコン層１３をマスクとして単結晶シリコン層１４、下地絶縁層１２をエッチングする工程である。酸化シリコン層１３、窒化シリコン層１１、単結晶シリコン層１４及び下地絶縁層１２の露出した端面に対してプラズマ処理により窒化する。この窒化処理により、酸化シリコン層１３、窒化シリコン層１１、単結晶シリコン層１４及び下地絶縁層１２の周辺端部には窒化処理層１５が形成される。また、窒化処理層１５として、少なくとも単結晶シリコン層１４の周辺端部には窒化シリコン層が形成される。単結晶シリコン層１４の周辺端部に形成される窒化シリコン層は絶縁性であり、単結晶シリコン層１４の端面でのリーク電流が流れるのを防止する効果がある。また、耐酸化作用があるので、単結晶シリコン層１４と下地絶縁層１２との間に、端面から酸化膜が成長してバーズビークが形成されるのを防ぐことができる。
【０１２４】
図１８（Ｃ）は、素子分離絶縁層１９を堆積する工程である。素子分離絶縁層１９はＴＥＯＳを原料ガスに用いて酸化シリコン膜をＣＶＤ法で堆積する。素子分離絶縁層１９は単結晶シリコン層１４が埋め込まれるように厚く堆積する。
【０１２５】
図１８（Ｄ）は窒化シリコン層１１が露出するまで素子分離絶縁層１９を除去する工程を示している。この除去工程は、ドライエッチングによって行うこともできるし、化学的機械研磨によって行っても良い。窒化シリコン層１１はエッチングストッパーとなる。素子分離絶縁層１９は単結晶シリコン層１４の間に埋め込まれるように残存する。窒化シリコン層１１はその後除去する。
【０１２６】
図１８（Ｅ）において、単結晶シリコン層１４が露出した後、ゲート絶縁層１６、ゲート電極２５、サイドウォール絶縁層２８を形成し、第１不純物領域１８、第２不純物領域１７を形成する。絶縁層２７は窒化シリコンで形成し、ゲート電極２５をエッチングするときのハードマスクとして用いる。
【０１２７】
図１９（Ａ）において、層間絶縁層３２を形成する。層間絶縁層３２はＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜を形成してリフローにより平坦化させる。また、ＴＥＯＳ（テトラエトキシシラン）を原料ガスに用いて酸化シリコン膜を形成し化学的機械研磨処理によって平坦化しても良い。平坦化処理においてゲート電極２５上の絶縁層２７はエッチングストッパーとして機能する。層間絶縁層３２にはコンタクトホール３３を形成する。コンタクトホール３３は、サイドウォール絶縁層２８を利用してセルフアラインコンタクトの構成となっている。
【０１２８】
その後、図１９（Ｂ）で示すように、六フッ化タングステンを用いＣＶＤ法でコンタクトプラグ３６を形成する。絶縁層４１を形成し、コンタクトプラグ３６に合わせて開口を形成して配線３８を設ける。配線３８はアルミニウム若しくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成する。
【０１２９】
このようにして、単結晶シリコン層でなる電界効果型トランジスタを、絶縁表面を有する基板上に作製することができる。本実施の形態によれば、実施の形態１で作製された大面積のＳＯＩ基板を用いることによって、ＲＦタグやＬＳＩ等の半導体装置の回路パターンを作製する際に、大面積基板を用いて一度に製造プロセスを流すことができ、生産性を向上させることができる。また、複数の単結晶シリコン薄膜によりＳＯＩ基板を製造するが、個々の単結晶シリコン薄膜の大きさをＲＦタグやＬＳＩ等のチップサイズ程度とすることで、半導体集積回路等の半導体装置の製造において歩留まりの向上を図ることができる。
【０１３０】
（実施の形態３）
本実施の形態では、本発明に係るＳＯＩ基板を用いて、上記実施の形態と異なる半導体装置を作製する例を示す。ここでは、ＬＳＩチップ等の半導体チップを作製してＣＰＵ（中央演算処理回路；Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）に適用する例に関して説明する。
【０１３１】
図１２に示すＣＰＵ３６６０は、基板３６００上に演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）３６０１、演算回路用制御回路部（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）３６０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）３６０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）３６０４、タイミング制御部（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）３６０５、レジスタ（Ｒｅｇｉｓｔｅｒ）３６０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）３６０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）３６０８、書き換え可能なＲＯＭ３６０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）３６２０を主に有している。また、ＲＯＭ３６０９及びＲＯＭインターフェース３６２０は、別チップに設けても良い。これらＣＰＵ３６６０を構成する様々な回路は、上記実施の形態に示されるトランジスタ、当該トランジスタを組み合わせたＣＭＯＳ回路、ｎＭＯＳ回路、ｐＭＯＳ回路等を用いて構成することが可能である。
【０１３２】
図１２に示すＣＰＵ３６６０は、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。したがって、本発明を適用するＣＰＵの構成は、図１２に示すものに限定されるものではない。
【０１３３】
バスインターフェース３６０８を介してＣＰＵ３６６０に入力された命令は、命令解析部３６０３に入力され、デコードされた後、演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５に入力される。
【０１３４】
演算回路用制御回路部３６０２、割り込み制御部３６０４、レジスタ制御部３６０７、タイミング制御部３６０５は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部３６０２は、演算回路３６０１の駆動を制御するための信号を生成する。また、割り込み制御部３６０４は、ＣＰＵ３６６０のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部３６０７は、レジスタ３６０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３６０６の読み出しや書き込みを行う。
【０１３５】
またタイミング制御部３６０５は、演算回路３６０１、演算回路用制御回路部３６０２、命令解析部３６０３、割り込み制御部３６０４、レジスタ制御部３６０７の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部３６０５は、基準クロック信号ＣＬＫ１（３６２１）を元に、内部クロック信号ＣＬＫ２（３６２２）を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１３６】
ここで、ＣＰＵ３６６０に適用することができるＣＭＯＳ回路の一例を示す。図１３に示すＣＭＯＳ回路７００は、相異なる導電型を有するトランジスタ７１０、トランジスタ７２０で構成される。トランジスタ７１０及びトランジスタ７２０は、上記実施の形態１で示した回路部２０４に形成されるトランジスタと同様の製造プロセスで作製することができる。なお、トランジスタ７１０及びトランジスタ７２０は、ソース電極又はドレイン電極として機能する導電層を間に介して、電気的に接続されている。なお、図１３では上記実施の形態１で示したトランジスタを適用する例を示したが、本発明は特に限定されるものではなく、上記実施の形態２で示したトランジスタを適用することもできる。また、その他公知の構造のトランジスタを適用することができる。
【０１３７】
また、図１４には、画素部と、ＣＰＵ、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板３７００上に画素部３７０１、当該画素部３７０１が有する画素を選択する走査線駆動回路３７０２と、選択された画素にビデオ信号を供給する信号線駆動回路３７０３とが設けられている。走査線駆動回路３７０２及び信号線駆動回路３７０３は、それぞれから引き回される配線によりＣＰＵ３７０４、その他の回路（例えばコントロール回路３７０５）などに接続されている。図１４では、走査線駆動回路３７０２及び信号線駆動回路３７０３が、それぞれから引き回される配線によりＣＰＵ３７０４と接続される例を示している。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にＦＰＣ端子との接続部を設け、外部信号とのやりとりを行う。
【０１３８】
その他の回路としては、コントロール回路３７０５の他、映像信号処理回路、電源回路、階調電源回路、ビデオＲＡＭ、メモリ（ＤＲＡＭ、ＳＲＡＭ、ＰＲＯＭ）等を設けることができる。またこれら回路は、ＩＣチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路３７０２、及び信号線駆動回路３７０３を同一基板に形成する必要はなく、例えば走査線駆動回路３７０２のみを同一基板に形成し、信号線駆動回路３７０３をＩＣチップにより形成し、実装してもよい。ＩＣチップは、本発明に係るＳＯＩ基板を用いて作製することも可能である。
【０１３９】
なお、本実施の形態では、半導体装置をＣＰＵに適用する例を説明したが、特に限定されない。例えば、本実施の形態に係る半導体装置は、有機発光素子、無機発光素子、又は液晶表示素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（携帯電話機、携帯型ゲーム機等）、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。
【０１４０】
本実施の形態に係る半導体装置は、本発明に係るＳＯＩ基板を用いて作製することで、生産性を向上させることができる。よって、製造コストの削減を図ることができる。
【０１４１】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【図面の簡単な説明】
【０１４２】
【図１】本発明に係るＳＯＩ基板の構成の例を示す斜視図。
【図２】本発明に係るＳＯＩ基板の作製方法の一例を示す図。
【図３】本発明に係るＳＯＩ基板の作製方法の一例を示す図。
【図４】本発明に係るＳＯＩ基板の作製方法の一例を示す斜視図。
【図５】本発明に係るＳＯＩ基板の作製方法の一例を示す斜視図。
【図６】本発明に係る半導体装置の一例を示す斜視図、断面図及び上面図。
【図７】本発明に係る半導体装置の一例を示す断面図及び外観図。
【図８】本発明に係る半導体装置の作製方法の一例を示す図。
【図９】本発明に係る半導体装置の作製方法の一例を示す図。
【図１０】本発明に係る半導体装置の作製方法の一例を示す図。
【図１１】プラズマ処理装置の構成の例を示す図。
【図１２】本発明に係る半導体装置の一例を示すブロック図。
【図１３】本発明に係る半導体装置の一例を示す図。
【図１４】本発明に係る半導体装置の一例を示す斜視図。
【図１５】本発明に係る半導体装置に適用できるアンテナを説明する図。
【図１６】本発明に係る半導体装置の一例を示すブロック図及び使用形態の例を示す図。
【図１７】本発明に係る半導体装置の適用例を示す図。
【図１８】本発明に係る半導体装置の作製方法の一例を示す図。
【図１９】本発明に係る半導体装置の作製方法の一例を示す図。
【符号の説明】
【０１４３】
１００    ＳＯＩ基板
１０１    単結晶シリコン基板
１０２    単結晶シリコン基板
１０４    水素イオン
１０６    脆化層
１０８    単結晶シリコン層
１１０    単結晶シリコン薄膜
１２０    絶縁層
１３０    積層体
１５０    基板
【図１】
0005728151.tif 000002
【図２】
0005728151.tif 000003
【図３】
0005728151.tif 000004
【図４】
0005728151.tif 000005
【図５】
0005728151.tif 000006
【図６】
0005728151.tif 000007
【図７】
0005728151.tif 000008
【図８】
0005728151.tif 000009
【図９】
0005728151.tif 000010
【図１０】
0005728151.tif 000011
【図１１】
0005728151.tif 000012
【図１２】
0005728151.tif 000013
【図１３】
0005728151.tif 000014
【図１４】
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【図１５】
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【図１６】
0005728151.tif 000017
【図１７】
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【図１８】
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【図１９】
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