(57)【特許請求の範囲】
【請求項１】
光電変換部、および、前記光電変換部で発生した電荷の量に応じた電流信号を出力する増幅回路をそれぞれが含む複数の画素と、
前記複数の画素からの前記電流信号が出力される第１の出力線と、
前記第１の出力線に電気的に接続された第１のトランジスタ、および、第２の出力線に電気的に接続された第２のトランジスタを含むカレントミラー回路と、
基準電流信号と、前記カレントミラー回路によって前記第２の出力線に出力されたミラー電流信号とを比較し、前記基準電流信号と前記ミラー電流信号とを比較した結果に応じた信号を出力する比較部と、
を有することを特徴とする撮像装置。
【請求項２】
前記基準電流信号はランプ電流信号であり、
前記比較部から出力される前記信号に基づいて、前記ミラー電流信号の大きさをデジタル信号に変換するアナログデジタル変換部を有することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記ランプ電流信号を出力するランプ電流信号源を有し、
前記増幅回路の構成が、前記ランプ電流信号源に含まれる電流出力回路の構成と同一であることを特徴とする請求項２に記載の撮像装置。
【請求項４】
前記複数の画素から出力される前記電流信号に対する前記ミラー電流信号の増幅率を切り替える増幅率制御手段を有することを特徴とする請求項１乃至請求項３のいずれか一項に記載の撮像装置。
【請求項５】
前記カレントミラー回路の出力側において、前記第２のトランジスタを含む複数のトランジスタが前記第２の出力線に並列に接続され、
前記増幅率制御手段は前記複数のトランジスタのうち、前記第２の出力線に接続されているトランジスタの数を変化させることによって、前記増幅率を切り替えることを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記増幅率制御手段は、前記複数の画素のうち１つの画素のみが前記電流信号を出力しているときに、前記増幅率を切り替えることを特徴とする請求項４または請求項５に記載の撮像装置。
【請求項７】
前記増幅率制御手段は、前記複数の画素のうち２つ以上の画素が並行して前記電流信号を出力しているときの増幅率に対して、前記複数の画素のうち１つの画素のみが前記電流信号を出力しているときの増幅率が大きくなるように、前記増幅率を切り替えることを特徴とする請求項４乃至請求項６のいずれか一項に記載の撮像装置。
【請求項８】
前記複数の画素のうち２つ以上の画素からの前記電流信号が並行して前記第１の出力線に出力され、前記第１の出力線において加算されることを特徴とする請求項１乃至請求項７のいずれか一項に記載の撮像装置。
【請求項９】
前記複数の画素には、共通のバイアス電流源からバイアス電流が供給され、
共通のバイアス電流源の電流の大きさは、前記複数の画素のうち１つの画素のみから前記電流信号が出力されるときに比べて、前記複数の画素のうち２つ以上の画素から並行して前記電流信号が出力されるときのほうが大きいことを特徴とする請求項８に記載の撮像装置。
【請求項１０】
前記比較部の前記信号が出力される出力ノードには、前記ミラー電流信号を出力するトランジスタ、及び前記基準電流信号を出力するトランジスタが接続されたことを特徴とする請求項１乃至請求項９のいずれか一項に記載の撮像装置。
【請求項１１】
前記比較部の前記信号が出力される出力ノードに接続されたトランジスタの数は、前記第１の出力線に前記電流信号を出力する前記複数の画素の数よりも少ないことを特徴とする請求項１乃至請求項１０のいずれか一項に記載の撮像装置。
【請求項１２】
半導体基板を有し、
前記半導体基板に前記光電変換部が配され、
前記半導体基板の第１主面に前記第１の出力線が配され、
前記第１主面とは反対側の第２主面から前記光電変換部に光が入射することを特徴とする請求項１に記載の撮像装置。
【請求項１３】
第２半導体基板を有し、
前記半導体基板、及び前記第２半導体基板が前記第１の出力線を間に挟んで対向して配され、
前記第２半導体基板に前記増幅回路、または前記カレントミラー回路のいずれかが配されることを特徴とする請求項１２に記載の撮像装置。
【請求項１４】
光電変換部、および、前記光電変換部で発生した電荷の量に応じた電流信号を出力する増幅回路をそれぞれが含む複数の画素と、
前記複数の画素からの電流信号が出力される第１の出力線と、
前記第１の出力線に電気的に接続されたインピーダンス変換部と、
基準電流信号と、前記インピーダンス変換部が第２の出力線に出力する第２の電流信号とを比較し、前記基準電流信号と前記第２の電流信号とを比較した結果に応じた信号を出力する比較部と、
を有することを特徴とする撮像装置。
【請求項１５】
前記インピーダンス変換部が、ゲート接地回路であることを特徴とする請求項１４に記載の撮像装置。
【請求項１６】
前記インピーダンス変換部が、カレントミラー回路であることを特徴とする請求項１４に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は撮像装置に関する。
【背景技術】
【０００２】
近年、複数の信号源から選択的に出力される電流信号と別の電流信号とを比較し、比較の結果に基づいた電圧信号を出力する比較部を有する電子回路が提案されている。
【０００３】
特許文献１には、複数の画素からの信号をアナログデジタル変換するために、第１のトランジスタからの電流値と第２のトランジスタからの電流値とを比較する比較手段を有する固体撮像装置が開示されている。具体的に、特許文献１の図１には次のような電子回路が示されている。複数のＰＭＯＳ増幅トランジスタが選択トランジスタを介して垂直信号線に接続される。さらに、比較対象となる電流を出力するカレントミラー回路が垂直信号線に接続される。そして、この垂直信号線において選択されたＰＭＯＳ増幅トランジスタからの電流とカレントミラー回路からの電流とが比較される。その結果、両者の大小関係に応じた電圧が垂直信号線に出力される。
【０００４】
特許文献２には、画像フレーム間の差分を求めるために、複数の記憶部と、記憶部からの電流出力を比較する演算部と、を有する画像処理装置が開示されている。具体的に、特許文献２の図３及び図４には次のような電子回路が示されている。端子ＩＭを有する信号線に、複数の記憶部のそれぞれに含まれるメモリゲートトランジスタが接続される。そして、２つの記憶部からの電流がこの信号線に順次出力される。その結果、両者の大小関係に応じて信号線の電圧が変化する。このときの電圧が変化した方向に基づいて、演算部は後に出力された電流が先に出力された電流より大きいか小さいかを判定する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−３４６１０２号公報
【特許文献２】特開２００１−２９２３７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１及び特許文献２に開示された電子回路では、比較結果を示す電圧が出力される出力ノードに、複数の信号源が接続される。つまり、出力ノードに接続されたトランジスタの数が多い。その結果、出力ノードの寄生容量が大きくなっていた。出力ノードの寄生容量が大きいほど、時定数がより大きくなり、電圧の変化により長い時間がかかる。このように、従来技術では出力ノードの寄生容量が大きいため、電流の比較に長い時間がかかるという課題があった。
【課題を解決するための手段】
【０００７】
本発明に係る撮像装置は、光電変換部、および、前記光電変換部で発生した電荷の量に応じた電流信号を出力する増幅回路をそれぞれが含む複数の画素と、前記複数の画素からの前記電流信号が出力される第１の出力線と、前記第１の出力線に電気的に接続された第１のトランジスタ、および、第２の出力線に電気的に接続された第２のトランジスタを含むカレントミラー回路と、基準電流信号と、前記カレントミラー回路によって前記第２の出力線に出力されたミラー電流信号とを比較し、前記基準電流信号と前記ミラー電流信号とを比較した結果に応じた信号を出力する比較部と、を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、電流信号の比較を短時間で行うことが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る光電変換装置の実施例１の回路を示す図。
【図２】画素回路の例を示す図。
【図３】画素回路の例を示す図。
【図４】画素回路の例を示す図。
【図５】ランプ電流信号源の回路の例を示す図。
【図６】比較部の回路の例を示す図。
【図７】比較部の回路の例を示す図。
【図８】画素の平面構造の例を示す概略図。
【図９】画素の断面構造の例を示す概略図。
【図１０】画素の断面構造の例を示す概略図。
【図１１】本発明に係る光電変換装置の動作例を示すタイミングチャート図。
【図１２】本発明に係る光電変換装置の実施例２の回路を示す図。
【図１３】本発明に係る光電変換装置の実施例３の回路を示す図。
【図１４】画素回路の例を示す図。
【図１５】ランプ電流信号源の回路の例を示す図。
【図１６】本発明に係る光電変換装置の動作例を示すタイミングチャート図。
【図１７】本発明に係る光電変換装置の実施例４の回路を示す図。
【図１８】ランプ電流信号源の回路の例を示す図。
【発明を実施するための形態】
【００１０】
本発明に係る電子回路は、例えば光電変換装置に含まれる。電子回路は出力線と、出力線に接続されたカレントミラーと、２つの電流信号を比較する比較部とを有する。複数の画素が出力線に接続され、当該複数の画素のそれぞれから電流信号が出力線に出力される。カレントミラー回路は画素から出力された電流をミラーリングして、ミラー電流信号を出力する。比較部は、入力された２つの電流信号の大小関係を示す電圧信号を出力ノードに出力する。
【００１１】
本発明の特徴部分は、カレントミラー回路が出力しているミラー電流信号を、比較の基準となる基準電流信号と比較する点である。具体的には、基準電流信号とカレントミラー回路が出力するミラー電流信号とが入力される比較部を有することである。
【００１２】
カレントミラー回路は、入力される電流の経路と、出力する電流の経路が別になっている回路である。そしてカレントミラー回路は、入力された電流の大きさに対して、所定の増幅率（または減衰率）で増幅（または減衰）された電流を出力する。所定の増幅率（または減衰率）は１でもよい。本明細書ではこの動作をミラーリングと定義する。そして、出力された電流を、便宜的にミラー電流と呼ぶ。以上の条件を満たす回路であれば、カレントミラー回路として機能する。
【００１３】
カレントミラー回路に電流が入力されている期間と、カレントミラー回路がミラー電流を出力している期間とが重なっていなくてもよい。もちろん、高速化の観点からは、電流が入力されているのと同時に、ミラー電流を出力することが好ましい。
【００１４】
信号源は、電流信号を出力するものであればよい。信号源の例として、メモリ、外部からの電流信号が入力される端子、センサ等が挙げられる。画素は光を検出するセンサの一例であり、つまり、信号源である。画素は光電変換部を含み、光電変換部で発生した電荷の量に応じた大きさの電流信号を出力する。他にも熱センサ、圧力センサ、音センサ、電磁波センサなどが信号源の例である。
【００１５】
本発明による効果を説明する。本発明に係る電子回路では、カレントミラー回路が出力するミラー電流を、基準電流信号と比較している。これによって、出力ノードに複数の信号源を接続しなくても、それぞれの信号源からの電流信号を比較することが可能となる。この結果、信号源の配置に制限されることなく、出力ノードを構成する配線の配置を設定することができる。あるいは、信号源の数に制約されることなく、出力ノードに接続されるトランジスタの数を設定することができる。つまり、比較結果を示す電圧信号が現れる出力ノードの寄生容量を小さくすることが可能である。結果として、出力ノードの電圧が変化するスピードが向上するため、比較結果を示す電圧信号が速やかに出力される。
【００１６】
このように、出力ノードを構成する配線の設計自由度の向上によっても効果が得られるために、出力ノードに接続されるトランジスタの数は特に限定されない。しかし、出力ノードに接続されるトランジスタの数は、信号源の数よりも少ないほうがより効果が高い。また、出力ノードに接続されるトランジスタの数が、信号源からの信号を出力するトランジスタと、基準信号を出力するトランジスタの２つだけであってもよい。なお、この場合、比較部の後段の回路に含まれるトランジスタは考慮に入れない。
【００１７】
さらに、本発明に係る電子回路が光電変換装置に含まれる場合は、上述の効果は特に顕著である。電子回路が光電変換装置に含まれる場合は、画素が信号源であることが望ましい。この理由は次の通りである。光電変換装置は主としてカメラの撮像に用いられる。撮像用の光電変換装置では、画質向上のために多画素化が求められている。そのため、光電変換装置に含まれる画素の数は数１００万個乃至数千万個に及ぶことが多い。また、撮像用の光電変換装置では、複数の画素が線状あるいは行列状に配置され、複数の画素からの信号が共通の出力線に出力される。このため、画素数が多くなるのに伴って、１つの出力線に接続される画素の数も多くなる。つまり、光電変換装置では画素が接続された出力線の寄生容量が増加しやすい傾向にある。したがって、本発明によって得られる効果がより顕著になるのである。
【００１８】
そこで、以下では光電変換装置の実施例について説明する。これらの実施例の一部あるいは全部の構成を、他の用途の電子回路に適用した変形例も本発明の範囲である。なお、以下の実施例では電子を信号として扱う例を説明する。これに対して、ホールを信号として扱う例も本発明に含まれる。ホールを信号として扱う光電変換装置では、素子の導電型が反対になっている。
【００１９】
以上に述べた特徴は以降の実施例の全てに共通する。つまり、以降の実施例は、それぞれがここに述べた特徴を備えている。
【実施例１】
【００２０】
本実施例の回路構成を図１に示す。本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部（以下、ＡＤ変換部）、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、ＡＤ変換部に入力される。ＡＤ変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。
【００２１】
ＡＤ変換部は、比較部、ラッチパルス生成部、メモリ部、カウンタを含む。画素から出力された電流信号は画素列ごとにＡＤ変換される。比較部が画素からの電流信号とランプ電流信号とを比較し、両者の大小関係が反転したタイミングに応じて反転パルスを出力する。ラッチパルス生成部は反転パルスを受けて、メモリ部のラッチ回路にラッチパルスを入力する。メモリ部は、ラッチパルスが入力された時点でカウンタから出力されているカウント値を保持する。保持されたカウント値が、電流信号が変換されたデジタル信号である。
【００２２】
本実施例の光電変換装置は画素列ごとにＡＤ変換を行う。そして、本実施例の特徴部分は、画素からの電流信号をランプ電流信号と比較する時に、画素からの電流信号をカレントミラー回路でミラーリングして比較部に入力することである。
【００２３】
各部の詳細な構成を説明する。複数の画素１０１は３行３列の画素アレイを構成するように配されている。画素１０１の数は、複数であればいくつでもよい。たとえば、複数の画素１０１が１０００行以上、１５００列以上の画素アレイを構成してもよい。または、複数の画素１０１が一列に並び、ラインセンサを構成してもよい。
【００２４】
１つの画素列に含まれる複数の画素１０１の信号は、共通の回路によって処理される。以下では、１つの画素列に配された画素１０１からの信号を処理するための回路を例に説明する。他の画素列においても、説明の対象となっている画素列と同様の回路構成となっている。
【００２５】
画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。つまり、画素１０１は電流信号を出力する信号源である。画素１０１は画素からの電流信号が出力されるＯＵＴノードを有する。画素はさらに、必要に応じて、バイアス電流源からのバイアス電流が供給されるＢＩＡＳノードや、駆動信号が供給される複数のノード（ＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノード）を有する。画素の詳しい構成については後述する。
【００２６】
画素１０１のＢＩＡＳノードはバイアス電流源１０２に電気的に接続される。複数の画素１０１が共通のバイアス電流源１０２に接続されてもよい。例えば、本実施例では、同一の画素列に配された複数の画素１０１のＢＩＡＳノードが共通のバイアス電流源１０２に接続される。あるいは、同一の列に配された複数の画素１０１のそれぞれに対応して、１つずつバイアス電流源１０２が配されてもよい。
【００２７】
画素１０１のＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノードは、垂直走査回路１０３と電気的に接続される。垂直走査回路１０３は、ＰＴＸノード、ＰＲＥＳノード、及びＰＳＥＬノードに駆動信号を供給する。垂直走査回路１０３は同一の画素行に含まれる複数の画素１０１に共通の駆動信号を供給することができる。また、垂直走査回路１０３は異なる画素行に含まれる複数の画素１０１に互いに独立した駆動信号を供給することができる。垂直走査回路１０３によって、画素行ごとに画素１０１からの信号が読み出される。
【００２８】
画素１０１のＯＵＴノードは、第１出力線１０４に電気的に接続される。複数の画素１０１が共通の第１出力線１０４に接続されてもよい。例えば、本実施例では同一の画素列に配された複数の画素１０１のＯＵＴノードが共通の第１出力線１０４に接続される。そして、複数の画素１０１からの電流信号が第１出力線１０４に出力される。
【００２９】
第１出力線１０４は、カレントミラー回路に電気的に接続される。カレントミラー回路の出力ノードは第２出力線１０７に接続される。カレントミラー回路は、入力側トランジスタ１０５及び出力側トランジスタ１０６によって構成される。入力側トランジスタ１０５及び出力側トランジスタ１０６は、Ｐチャネル型のＭＯＳトランジスタである。入力側トランジスタ１０５のゲートとドレインとが短絡される。入力側トランジスタ１０５のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１０５のソースに電源電圧ＶＤＤを供給する。出力側トランジスタ１０６のゲートは、入力側トランジスタ１０５のゲートと電気的に接続される。出力側トランジスタ１０６のソースは電源電圧供給線に接続される。電源電圧供給線は出力側トランジスタ１０６のソースに電源電圧ＶＤＤを供給する。第１出力線１０４は、入力側トランジスタ１０５のドレイン、及び当該ドレインと短絡されたゲートに電気的に接続される。出力側トランジスタ１０６のドレインは第２出力線１０７に電気的に接続される。
【００３０】
カレントミラー回路によって、入力側トランジスタ１０５を流れる電流が、出力側トランジスタ１０６にミラーリングされる。つまり、カレントミラー回路は、第１出力線１０４の電流信号に応じた電流信号（ミラー電流信号）を第２出力線１０７に出力する。カレントミラー回路は、第１出力線１０４の電流信号に対して増幅、あるいは減衰されたミラー電流信号を出力してもよい。入力側トランジスタ１０５と出力側トランジスタ１０６とのサイズの比によって増幅（減衰）率を決定することができる。例えば、入力側トランジスタ１０５と出力側トランジスタ１０６とが同じチャネル長を有する場合、両者のチャネル幅の比が電流の増幅（減衰）率である。
【００３１】
第２出力線１０７の電流信号はＡＤ変換部に入力され、デジタル信号へと変換される。ＡＤ変換部は比較部１０８を含む。比較部１０８は、信号入力ノード１１０、参照電流入力ノード１１１、出力ノード１１２を有する。第２出力線１０７は、比較部１０８の信号入力ノード１１０に電気的に接続される。比較部１０８の参照電流入力ノード１１１は、ランプ電流信号源１０９に電気的に接続される。
【００３２】
比較部１０８は、信号入力ノード１１０に入力される電流信号と、参照電流入力ノード１１１に入力されるランプ電流信号とを比較し、その大小関係に応じた電圧信号を出力する。つまり、画素から出力される電流信号のほうがランプ信号よりも大きい場合には第１の電圧を出力し、ランプ電流信号のほうが大きい場合には第２の電圧を出力する。例えば、第１の電圧は基準電圧ＧＮＤに近い電圧であり、第２の電圧は電源電圧ＶＤＤに近い電圧である。あるいは、その逆であってもよい。比較部１０８の詳細な構成は後述する。
【００３３】
ランプ電流信号源１０９は、連続的にその大きさが変化するランプ電流信号を出力する。あるいは、ランプ電流信号源１０９は、クロック信号ＣＬＫに従って、所定時間が経過するごとに段階的にその大きさが変化するランプ電流信号を出力する。また、ランプ電流信号源１０９にはｒｅｓｅｔノードからランプリセット信号が供給される。ランプリセット信号に基づいて、ランプ電流信号源１０９の出力するランプ電流信号が初期値にリセットされる。ランプ電流信号源１０９の詳細な構成は後述する。
【００３４】
本実施例のＡＤ変換部はさらにラッチパルス生成部１１３、メモリ部（Ｎラッチ回路１１４、Ｓラッチ回路１１５）、及びカウンタ１１６を含む。比較部１０８の出力ノード１１２はラッチパルス生成部１１３に接続される。また、ラッチパルス生成部１１３には駆動信号ＰＴＮ、駆動信号ＰＴＳが供給される。これらの駆動信号は、ラッチパルスの出力先を選択するための駆動信号である。ラッチパルス生成部１１３は、比較部１０８の出力する電圧信号が反転したタイミングに応じて、後段のＮラッチ回路１１４、及びＳラッチ回路１１５へ選択的にラッチパルスを出力する。
【００３５】
Ｎラッチ回路１１４、Ｓラッチ回路１１５には、カウンタ１１６からのカウント値が入力される。そして、ラッチパルスが入力されると、Ｎラッチ回路１１４、Ｓラッチ回路１１５は、その時点で入力されているカウント値を保持する。
【００３６】
カウンタ１１６は、クロック信号ＣＬＫに従って、段階的に出力するカウント値を変化させる。そして、ｒｅｓｅｔノードに供給されるカウンタリセット信号に基づいて、カウンタ１１６の出力するカウント値が初期値にリセットされる。詳細は後述するが、互いに同期した駆動信号をランプ電流信号源１０９及びカウンタ１１６に入力することによって、電流信号の大きさに応じたカウント値が各ラッチ回路に保持される。つまり、電流信号がデジタル信号に変換される。
【００３７】
メモリ部（Ｎラッチ回路１１４、Ｓラッチ回路１１５）は出力部に電気的に接続される。具体的に、Ｎラッチ回路１１４は第３出力線１１７を介して出力回路１１９に接続される。Ｓラッチ回路１１５は第４出力線１１８を介して出力回路１１９に接続される。
【００３８】
水平走査回路１２０が各ラッチ回路に駆動信号を供給する。水平走査回路１２０からの駆動信号に基づいて、各ラッチ回路は保持しているカウンタ値をデジタル信号として出力回路１１９に出力する。
【００３９】
出力回路１１９は例えばＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）回路である。なお、出力回路１１９が、デジタル信号処理を行ってもよい。例えば、出力回路１１９は、Ｓラッチ回路１１５に保持されたデジタル信号と、Ｎラッチ回路１１４に保持されたデジタル信号の差分を出力する。
【００４０】
以上に説明したように、信号源である画素からの信号が、デジタル信号に変換されて外部に出力される。
【００４１】
次に、画素１０１の詳細な構造について説明する。画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。
【００４２】
図２に画素１０１の回路の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ２０２及び第２入力トランジスタ２０３を含んで構成される。さらに本実施例の画素１０１は、転送トランジスタ２０４、リセットトランジスタ２０５、第１選択トランジスタ２０６、第２選択トランジスタ２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。
【００４３】
ＰＤ２０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ２０１のカソードは転送トランジスタ２０４を介して、ノード２０８に接続される。転送トランジスタ２０４は、ＰＤ２０１で発生した電荷をノード２０８に転送する。
【００４４】
第１入力トランジスタ２０２のゲートは、ノード２０８に接続される。第１入力トランジスタ２０２のゲートは差動増幅回路の第１入力ノードである。第１入力トランジスタ２０２のゲートの電圧はノード２０８に転送された電荷の量に応じた電圧となる。つまり、ノード２０８において転送された電荷が電圧に変換される。第１入力トランジスタ２０２のドレインは電源電圧供給線に接続される。電源電圧供給線は第１入力トランジスタのドレインに電源電圧ＳＶＤＤを供給する。なお、電源電圧ＳＶＤＤは、カレントミラー回路に供給される電源電圧ＶＤＤと同じであってもよい。両者が異なる電圧であってもよい。第１入力トランジスタ２０２のソースは抵抗Ｒ１を介して第１選択トランジスタ２０６のドレインに接続される。
【００４５】
第２入力トランジスタ２０３のゲートは、リセット電圧供給線に接続される。第２入力トランジスタ２０２のゲートは差動増幅回路の第２入力ノードである。リセット電圧供給線から第２入力トランジスタ２０３のゲートにリセット電圧ＶＲＥＳが供給される。第２入力トランジスタ２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ２０６のドレインに接続される。第２入力トランジスタ２０３のドレインは、第２選択トランジスタ２０７のソースに接続される。
【００４６】
ノード２０８はリセットトランジスタ２０５を介して、リセット電圧供給線に接続される。リセットトランジスタ２０５がオンすると、ノード２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ２０５は、第１入力ノードの電圧をリセットする。
【００４７】
第１選択トランジスタ２０６のドレインは抵抗Ｒ１及び抵抗Ｒ２に接続される。第１選択トランジスタ２０６のソースはＢＩＡＳノードに接続される。第２選択トランジスタ２０７のドレインはＯＵＴノードに接続される。なお、ＢＩＡＳノードはバイアス電流源に接続される。また、ＯＵＴノードは第１出力線に接続される。
【００４８】
転送トランジスタ２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ２０５のゲートはＰＲＥＳノードに接続される。第１選択トランジスタ２０６のゲート及び第２選択トランジスタ２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。
【００４９】
第１入力トランジスタ２０２、及び第２入力トランジスタ２０３は差動対を構成する。つまり、２つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが２つの入力ノードであり、２つの入力ノードの電圧差に応じた電流信号が第２入力トランジスタのドレイン電流として流れる。このように、差動対である第１入力トランジスタ２０２と第２入力トランジスタ２０３とが差動増幅回路を構成する。
【００５０】
また、第１及び第２選択トランジスタは電流信号を出力する画素を選択する。つまり、第１及び第２選択トランジスタがオンであれば、差動増幅回路から画素のＯＵＴノードに電流信号が出力される。
【００５１】
図２において、第１選択トランジスタ２０６、及び第２選択トランジスタ２０７は画素を選択するために設けられる。第１選択トランジスタ２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ２０７が配されることによって、第１出力線１０４の寄生容量低減の効果が得られる。
【００５２】
図２において、第１選択トランジスタ２０６及び第２選択トランジスタ２０７のいずれか一方が省略されてもよい。第２選択トランジスタ２０７が省略された場合は、差動対の対称性が向上するため、より正確な信号を出力できる。
【００５３】
また、第１入力トランジスタ２０２と電源電圧供給線の間の電気的経路に第３選択トランジスタが配されてもよい。第２選択トランジスタ２０７及び第３選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。
【００５４】
あるいは、第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ２０２及び第２入力トランジスタ２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方を省略することでトランジスタの数を減らすことができるので、開口率を向上させることができる。
【００５５】
また、転送トランジスタ２０４は必要に応じて設けられる。図２に示された回路の変形例では、転送トランジスタ２０４が省略される。これによりトランジスタの数を減らすことができるので、開口率を向上させることができる。
【００５６】
次に、画素１０１の別の形態について説明する。画素１０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。
【００５７】
図３に画素１０１の回路の別の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）２０１であり、画素増幅部は差動増幅回路である。差動増幅回路は第１入力トランジスタ２０２及び第２入力トランジスタ２０３を含んで構成される。さらに本実施例の画素１０１は、転送トランジスタ２０４、リセットトランジスタ２０９、接続トランジスタ２１０、第１選択トランジスタ２０６、第２選択トランジスタ２０７、抵抗Ｒ１、及び抵抗Ｒ２を含む。
【００５８】
ＰＤ２０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ２０１のカソードは転送トランジスタ２０４を介して、ノード２０８に接続される。転送トランジスタ２０４は、ＰＤ２０１で発生した電荷をノード２０８に転送する。
【００５９】
第１入力トランジスタ２０２のゲートは、ノード２０８に接続される。第１入力トランジスタ２０２のゲートは差動増幅回路の第１入力ノードである。第１入力トランジスタ２０２のゲートの電圧はノード２０８に転送された電荷の量に応じた電圧となる。つまり、ノード２０８において転送された電荷が電圧に変換される。第１入力トランジスタ２０２のドレインは電源電圧供給線に接続される。電源電圧供給線は第１入力トランジスタのドレインに電源電圧ＳＶＤＤを供給する。なお、電源電圧ＳＶＤＤは、カレントミラー回路に供給される電源電圧ＶＤＤと同じであってもよい。両者が異なる電圧であってもよい。第１入力トランジスタ２０２のソースは抵抗Ｒ１を介して第１選択トランジスタ２０６のドレインに接続される。
【００６０】
第２入力トランジスタ２０３のゲートは、後述する接続トランジスタ２１０のソースに接続される。第２入力トランジスタ２０２のゲートは差動増幅回路の第２入力ノードである。第２入力トランジスタ２０３のソースは抵抗Ｒ２を介して第１選択トランジスタ２０６のドレインに接続される。第２入力トランジスタ２０３のドレインは、第２選択トランジスタ２０７のソースに接続される。
【００６１】
ノード２０８はリセットトランジスタ２０９を介して、リセット電圧供給線に接続される。リセットトランジスタ２０９がオンすると、ノード２０８にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ２０９は、第１入力ノードをリセットする。
【００６２】
接続トランジスタ２１０は第１入力トランジスタ２０２のゲート（ノード２０８）と第２入力トランジスタ２０３のゲートとの間の電気的経路に配される。つまり、接続トランジスタ２１０のソースドレインの一方は第１入力トランジスタ２０２のゲートに接続される。そして、接続トランジスタ２１０のソースドレインの他方は第２入力トランジスタ２０３のゲートに接続される。接続トランジスタ２１０がオンすると、第１入力トランジスタ２０２のゲートと第２入力トランジスタ２０３のゲートとが短絡される。リセットトランジスタ２０９及び接続トランジスタ２１０が両方ともオンすることで、リセットトランジスタ２０９及び接続トランジスタ２１０を介して第２入力トランジスタ２０３のゲートにリセット電圧ＶＲＥＳが供給される。
【００６３】
第１選択トランジスタ２０６のドレインは抵抗Ｒ１及び抵抗Ｒ２に接続される。第１選択トランジスタ２０６のソースはＢＩＡＳノードに接続される。第２選択トランジスタ２０７のドレインはＯＵＴノードに接続される。なお、ＢＩＡＳノードはバイアス電流源に接続される。また、ＯＵＴノードは第１出力線に接続される。
【００６４】
転送トランジスタ２０４のゲートはＰＴＸノードに接続される。リセットトランジスタ２０９のゲート及び接続トランジスタ２１０のゲートはいずれもＰＲＥＳノードに接続される。第１選択トランジスタ２０６のゲート及び第２選択トランジスタ２０７のゲートはいずれもＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。
【００６５】
なお、図３ではリセットトランジスタ２０９のゲートと接続トランジスタ２１０のゲートとが接続されているが、それぞれに独立に駆動信号を供給する構成でもよい。この場合、リセットトランジスタ２０９と接続トランジスタ２１０とを独立に制御することが可能となる。例えば、両方のトランジスタがオンの状態から、リセットトランジスタ２０９を先にオフにして、その後、接続トランジスタ２１０をオフにするという制御を行ってもよい。
【００６６】
第１入力トランジスタ２０２、及び第２入力トランジスタ２０３は差動対を構成する。つまり、２つのトランジスタのソースが共通のバイアス電流源に接続される。そして、それぞれのゲートが２つの入力ノードであり、２つの入力ノードの電圧差に応じた電流信号が第２入力トランジスタのドレイン電流として流れる。このように、差動対である第１入力トランジスタ２０２と第２入力トランジスタ２０３とが差動増幅回路を構成する。
【００６７】
第１及び第２選択トランジスタは電流信号を出力する画素を選択する。つまり、第１及び第２選択トランジスタがオンであれば、差動増幅回路から画素のＯＵＴノードに電流信号が出力される。
【００６８】
続いて、図３に示された画素回路の変形例を説明する。図３に示された画素回路において、第２入力トランジスタ２０３のゲートとリセット電圧供給線との間の電気的経路に、第２のリセットトランジスタが配されてもよい。この場合、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。
【００６９】
この場合に、リセットトランジスタ２０９を省略した構成でもよい。このような回路を図４に示す。第１入力トランジスタ２０２の入力ノードに接続されるトランジスタの数は、転送トランジスタ２０４と接続トランジスタ２１０の２つである。第２入力トランジスタ２０３の入力ノードに接続されるトランジスタの数は、第２のリセットトランジスタと接続トランジスタ２１０の２つである。このように、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。
【００７０】
また、図３あるいは図４において、第１選択トランジスタ２０６、及び第２選択トランジスタ２０７は画素を選択するために設けられる。第１選択トランジスタ２０６が配されることによって、非選択時の消費電流が低減される。第２選択トランジスタ２０７が配されることによって、第１出力線１０４の寄生容量低減の効果が得られる。
【００７１】
図３あるいは図４において、第１選択トランジスタ２０６及び第２選択トランジスタ２０７のいずれか一方が省略されてもよい。第２選択トランジスタ２０７が省略された場合は、差動増幅回路の２つの入力ノードの対称性が高くなるので、差動増幅回路の精度を向上させることができる。
【００７２】
また、第１入力トランジスタ２０２と電源電圧供給線の間の電気的経路に第３選択トランジスタが配されてもよい。第２選択トランジスタ２０７及び第３選択トランジスタの両方が配された場合にも、差動対の対称性が向上するため、より正確な信号を出力できる。
【００７３】
あるいは、第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方が省略されてもよい。この場合は、第１入力トランジスタ２０２及び第２入力トランジスタ２０３のゲートに、両者をオフにする電圧を供給することで画素を非選択状態にすることができる。具体的には一例としてリセット電圧供給線にリセット電圧ＶＲＥＳとは異なる電圧を供給する電圧供給手段があればよい。第１選択トランジスタ２０６及び第２選択トランジスタ２０７の両方を省略することで、トランジスタの数を減らすことができるので、開口率の向上に有利である。
【００７４】
さらに別の変形例として、図３に示された画素回路において、ＰＤ２０１の電荷が第２入力トランジスタ２０３のゲートに転送される構成でもよい。つまり、転送トランジスタがＰＤ２０１と第１入力トランジスタ２０２のゲートとの間ではなく、ＰＤ２０１と第２入力トランジスタ２０３のゲートとの間の電気的経路に配される。図３の回路ではリセット電圧ＶＲＥＳが供給された後に、第１入力トランジスタ２０２及び第２入力トランジスタ２０３の両方のゲートをフローティングにすることができる。そのため、ＰＤ２０１の電荷がどちらの入力ノードに転送されても、２つの入力ノードの電圧の差に応じた電流がＯＵＴノードから出力される。この変形例においては、図４に示された回路と同様に、差動増幅回路の２つの入力ノードに接続されるトランジスタの数を同じにできるため、差動増幅回路の精度を高めることが可能となる。
【００７５】
図３、４に示された回路では、差動増幅回路の２つの入力ノードに接続された接続トランジスタを有する。これによって、入力ノードをリセットしたときに生じるリセットノイズが２つの入力ノードにほぼ均等に分配される。差動増幅によって分配されたリセットノイズが相殺されるため、出力される電流信号に含まれるノイズを低減することが可能となる。
【００７６】
図２、図３、及び図４に示された回路は、光電変換部で発生した電荷の量に応じた電流信号を第１出力線１０４に読み出すための回路である。第１出力線１０４には、複数の光電変換部からの電流信号が出力される。そのため、図１が示す通り、図２、図３、及び図４のいずれかに示された回路が繰り返し配される。言い換えると、複数の光電変換部に対応して、読み出し回路を構成する素子（例えば第１、第２入力トランジスタやリセットトランジスタなど）が繰り返し配される。
【００７７】
ここでは、１つの光電変換部に対して１つの割合で、各素子が繰り返し配される例を説明した。変形例として、２つ以上の光電変換部に対して１つの割合で、各素子が繰り返し配されてもよい。例えば、２つの光電変換部の電荷が同じ第１入力トランジスタのゲートに転送される構成でもよい。このような構成によって、２つの光電変換部が転送トランジスタを除く画素回路を共有できる。その結果、読み出し回路に含まれる素子の数を減らすことができる。
【００７８】
本実施例では、複数の光電変換部に対応して繰り返し配されるトランジスタは、全て同一の導電型である。具体的には、２つの入力トランジスタ２０２、２０３、転送トランジスタ２０４、リセットトランジスタ２０５、第１選択トランジスタ２０６、第２選択トランジスタ２０７、リセットトランジスタ２０９、接続トランジスタ２１０がいずれもＮチャネル型である。このような構成によれば、画素内に配されるウェルの導電型を１つにできるため、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることができる。しかし、必要に応じてこれらのトランジスタの一部を別の導電型のトランジスタとしてもよい。
【００７９】
さらに、ＰＤ２０１が電子を蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＮ型チャネルであることが好ましい。ＰＤ２０１がホールを蓄積する構成では、繰り返し配される複数のトランジスタがいずれもＰ型チャネルであることが好ましい。これによって、ＰＤ２０１の電荷蓄積領域となる半導体領域と、トランジスタを同じ導電型のウェルに配することができる。結果として感度あるいは飽和電荷量、またはその両方を向上させることができる。
【００８０】
なお、電流信号を共通の出力線に読み出すための回路に、繰り返し配されず、複数の光電変換部に共通に配された素子が含まれてもよい。例えば、図１のバイアス電流源１０２は、画素の差動増幅回路が動作するためのバイアス電流を供給している。つまり、バイアス電流源１０２は、読み出し回路に含まれる。しかし、バイアス電流源１０２は、複数の出力線のそれぞれに対して１つずつ配されているのみである。このような素子は、共通の出力線に信号が出力される複数の光電変換部に対応して、繰り返し配された素子ではない。
【００８１】
図８は、図３に示された画素１０１の平面構造の概略図である。画素回路はシリコン基板などの半導体基板に形成される。半導体基板は、素子分離部８０１で規定された活性領域を含む。ＰＤ、トランジスタ、抵抗などの素子は、活性領域に配される。
【００８２】
素子分離部８０１は例えばＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）などの絶縁体を用いた分離構造である。あるいは、素子分離部８０１はＰＮ接合を用いた分離構造であってもよい。素子分離部８０１は、トランジスタやＰＤを電気的に分離する。
【００８３】
本実施例では、各トランジスタはＭＯＳ型トランジスタである。つまり、各トランジスタはソース領域、ドレイン領域、ゲート電極、及びチャネル領域を有する。ソース領域、ドレイン領域、及びチャネル領域は半導体基板に配された半導体領域である。ゲート電極は、半導体基板上に絶縁膜を介して配されたポリシリコンなどで構成される。
【００８４】
ＰＤ２０１は半導体領域８０２によって構成される。第１入力トランジスタ２０２のソース、ドレイン及びゲートは、それぞれ半導体領域８０３、８０４及びゲート電極８０５によって構成される。第２入力トランジスタ２０３のソース、ドレイン及びゲートは、それぞれ半導体領域８０６、８０７及びゲート電極８０８によって構成される。また、半導体領域８０３、８０６は、それぞれ抵抗Ｒ１、Ｒ２を構成する。転送トランジスタ２０４のゲートはゲート電極８０９によって構成される。第１選択トランジスタ２０６のソース、ドレイン及びゲートは、それぞれ半導体領域８１０、８１１及びゲート電極８１２によって構成される。第２選択トランジスタ２０７のソース、ドレイン及びゲートは、それぞれ半導体領域８０７、８１３及びゲート電極８１２によって構成される。リセットトランジスタ２０９のソース、ドレイン及びゲートは、それぞれ半導体領域８１４、８１５及びゲート電極８１６によって構成される。接続トランジスタ２１０のソース、ドレイン及びゲートは、それぞれ半導体領域８１４、８１７及びゲート電極８１６によって構成される。
【００８５】
ソース、ドレインを構成する半導体領域、及びゲート電極にはコンタクトプラグ８１８が接続される。半導体領域及びゲート電極は、それぞれコンタクトプラグ８１８を介して配線に接続される。例えば、半導体領域８１４とゲート電極８０５とは、配線によって互いに接続され、図３のノード２０８を構成する。詳細な接続関係は図３に示されているので、ここではその説明を省略する。
【００８６】
図８が示すように、互いに接続される２つのノードが、共通の半導体領域あるいは共通のゲート電極によって構成されてもよい。例えば、第２入力トランジスタ２０３のドレインは第２選択トランジスタ２０７のソースに接続されるので、両者はいずれも共通の半導体領域８０７によって構成される。しかし、それぞれが別々の半導体領域で構成されてもよい。同様に、リセットトランジスタ２０９のゲートと接続トランジスタ２１０のゲートが、分離されたゲート電極でそれぞれ構成されてもよい。図８では、半導体領域８０３、８０６によって抵抗Ｒ１、Ｒ２が構成されている。しかし、抵抗Ｒ１、Ｒ２が例えばポリシリコンなどの薄膜抵抗で形成されてもよい。
【００８７】
図８に示される平面構造では、第１入力トランジスタのゲート電極８０５から第２入力トランジスタのゲート電極８０８までの構造が線対称になっている。このように、差動対を構成する２つの入力トランジスタの平面構造が対称性を有することによって、差動増幅回路の精度を向上させることができる。
【００８８】
図９は、図８の線分ＡＢに沿った断面構造の概略図である。図９にはＰＤ２０１、転送トランジスタ２０４、及び第１入力トランジスタ２０２が示される。図９において、図８と同様の部分については同一の符号が付されている。
【００８９】
ＰＤ２０１はＮ型の半導体領域８０２で構成される。Ｎ型半導体領域８０２には、光電変換によって発生した電荷が収集される。第１入力トランジスタ２０２のソース、ドレインは、Ｎ型の半導体領域８０３、８０４で構成される。すなわち、第１入力トランジスタ２０２はＮチャネル型である。これらのＮ型半導体領域は、Ｐ型ウェル８１９に配される。Ｐ型ウェル８１９には基準電圧ＧＮＤが供給される。
【００９０】
Ｐ型ウェル８１９は、例えば半導体基板に不純物を拡散させて形成された半導体領域である。あるいは、Ｐ型ウェル８１９はＰ型の半導体基板であってもよい。あるいは、Ｐ型ウェル８１９はエピタキシャル成長によって形成されたＰ型の半導体領域であってもよい。
【００９１】
ＰＤ２０１のＮ型半導体領域８０２に隣接して、Ｐ型半導体領域８２０が配される。Ｐ型半導体領域８２０はＰ型ウェル８１９と接続され、基準電位ＧＮＤが供給される。Ｐ型半導体領域８２０によって、半導体基板と絶縁体との界面で発生する暗電流に起因するノイズを低減することができる。
【００９２】
画素回路を構成するトランジスタの導電型が同一であれば、図９のようにウェルの導電型を１つのみにすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるので、感度を向上させることができる。
【００９３】
さらに、本実施例では、ＰＤ２０１が電子を蓄積する構成になっている。このため、Ｐ型ウェル８１９にＮ型半導体領域８０２を形成することで、ＰＤ２０１を構成することが可能である。これによれば、ウェルの導電型を１つのみにすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることができる。なお、ＰＤ２０１がホールを蓄積する変形例では、トランジスタの導電型がＰチャネル型である。これによって、ウェルの導電型を１つのみ（Ｎ型）にすることができる。
【００９４】
２つの導電型のウェルを配すると、当該２つのウェルの間にＰＮ接合が形成される。この場合、このＰＮ接合での電界の影響を受けないように、ＰＮ接合面から離れた位置に素子を配置する必要がある。したがって、光電変換部以外の部分が占める面積の割合が大きくなってしまう。
【００９５】
図９が示すように、光は矢印Ｌの方向に沿って半導体基板に入射する。このように、図９に示された光電変換装置は表面照射型である。
【００９６】
図１０は、図８の線分ＡＢに沿った断面構造の別の例を示す概略図である。図１０にはＰＤ２０１、転送トランジスタ２０４、及び第１入力トランジスタ２０２が示される。
【００９７】
図１０に示された光電変換装置は、裏面照射型である。つまり、トランジスタのゲート電極や配線が配された側とは反対側の主面から半導体基板に光が入射する。図１０において光が入射する方向は、矢印Ｌで示される。
【００９８】
図１０において、図９と同様の部分には同様の符号を付し、詳細な説明は省略する。図１０には、配線８２１が示されている。また、半導体基板の入射面側に、カラーフィルタ８２２、マイクロレンズ８２３が配される。
【００９９】
このような裏面照射型の光電変換装置では、入射面側において光を遮光する配線やゲート電極の面積を小さくすることができる。そのため、感度を向上させることが可能である。
【０１００】
なお、信号を読み出すための回路や信号処理回路を構成するトランジスタが配された第２の半導体基板が配線８２１の反対側に配されてもよい。つまり、ＰＤ２０１が配された第１の半導体基板と、トランジスタが配された第２の半導体基板とが、配線を間に挟んで対向して配されてもよい。このような構成によれば、光電変換部を含む半導体基板に配されるトランジスタの数を減らすことができる。そのため、光電変換部の面積を大きくすることが可能であり、感度を向上させることが可能である。
【０１０１】
次に、ランプ電流信号源１０９の詳細な構成について説明する。図５は、ランプ電流信号源１０９の回路例を示す。ランプ電流信号源１０９は、入力電圧に応じた電流を出力する電流出力回路と、比較部に電流を分配するカレントミラー回路とを含んで構成される。
【０１０２】
本実施例のランプ電流信号源１０９は、電流出力回路として差動増幅回路を含む。ランプ電流信号源１０９の差動増幅回路は、第１入力トランジスタ５０１と第２入力トランジスタ５０２によって構成される。第１入力トランジスタ５０１と第２入力トランジスタ５０２は差動対を構成している。第１入力トランジスタ５０１のソースと第２入力トランジスタ５０２のソースは、それぞれ抵抗Ｒ５１、Ｒ５２を介してバイアス電流源５０３に接続される。第１入力トランジスタ５０１のドレインには電源電圧ＳＶＤＤが供給される。第２入力トランジスタ５０２のドレインはカレントミラー回路に接続される。
【０１０３】
第１入力トランジスタ５０１のゲートにはＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）５０４が接続される。ＤＡＣ５０４は、クロック信号ＣＬＫに基づいて、段階的に変化する電圧信号を出力する。ＤＡＣ５０４に供給される駆動信号ｒｅｓｅｔに基づいて、ＤＡＣ５０４が出力する電圧信号が初期値にリセットされる。第２入力トランジスタ５０２のゲートには、参照電圧としてリセット電圧ＶＲＥＳが供給される。
【０１０４】
以上の構成によって、ＤＡＣ５０４が出力する電圧の変化に応じて、第２入力トランジスタ５０２のドレインに出力される電流が変化する。このドレイン電流がランプ電流信号として出力される。
【０１０５】
カレントミラー回路は、第２入力トランジスタ５０２のドレイン電流をミラーリングして、複数の比較部に入力する。本実施例ではＯＵＴ１ノードは図１の一番左の画素列に対応する比較部の参照電流入力ノード１１１に接続される。ＯＵＴ２ノードは図１の中央の画素列に対応する比較部の参照電流入力ノード１１１に接続される。ＯＵＴ３ノードは図１の一番右の画素列に対応する比較部の参照電流入力ノード１１１に接続される。カレントミラー回路の出力側のトランジスタは、ランプ電流信号を入力する比較部の数に応じて設けられる。なお、ランプ電流信号源１０９が画素列ごとに配されてもよい。この場合、複数の比較器にランプ電流信号を分配するためのカレントミラー回路は省略される。
【０１０６】
ランプ電流信号源１０９の電流出力回路は、画素増幅部と同じ構造の増幅回路であることが望ましい。本実施例でも、画素増幅部と同じ差動増幅回路が、ランプ電流信号源１０９に用いられる。さらに、画素回路と回路構成を一致させるために、選択トランジスタ、リセットトランジスタ、接続トランジスタに相当するダミーのトランジスタを挿入してもよい。具体的には、図２、図３、あるいは図４のＰＤ２０１をＤＡＣ５０４に置き換えた回路であってもよい。このように、ランプ電流信号源１０９が、画素増幅部と同じ構造であれば、ＡＤ変換におけるリニアリティ特性が向上する。
【０１０７】
また、ランプ電流信号源１０９の変形例では、ＤＡＣ５０４の代わりに、定電流源と容量を含んで構成される電圧源が適用される。定電流源が一定の電流で容量を充電するので、容量の両端には連続的に変化する電圧信号が現れる。このような電圧源を用いることで、連続的にその大きさが変化するランプ電流信号を出力する。
【０１０８】
ランプ電流信号の大きさの変化する方向は、蓄積される電荷の種類、入力トランジスタ２０２、２０３の導電型に基づいて決定すればよい。例えば、ランプ電流信号の大きさの変化する方向は、暗時に画素１０１から出力される電流の大きさから、明時に画素１０１から出力される電流の大きさに変化する方向である。なお、暗時とは、ノード２０８の電圧がリセットされ、電荷が転送されていない状態を含む。
【０１０９】
ランプ電流の大きさの変化する方向について具体的に説明する。図２や図３、図４に示された画素１０１においては、ＰＤ２０１からノード２０８に信号電荷である電子が転送される。そのため、ノード２０８がリセットされた状態で電荷が転送されると、ノード２０８の電圧は低くなる。そして、転送される電荷（電子）の量が多いほど、ノード２０８の電圧が低くなる。入力トランジスタ２０２、２０３はＮチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも大きくなる。したがって、ランプ電流信号は電流値が大きくなるように変化する。
【０１１０】
一方、ＰＤ１０１の電荷が、第２入力トランジスタ２０３のゲートに転送される回路では、転送される電荷の量が多いほど出力される電流の大きさが小さくなる。この場合は、ランプ電流信号は電流値が小さくなるように変化する。
【０１１１】
信号電荷として転送される電荷がホールの場合は、上述のランプ電流信号の変化の方向が逆転する。また、入力トランジスタ２０２、２０３がＰチャネルの場合は、上述のランプ電流信号の変化の方向が逆転する。
【０１１２】
続いて比較部１０８の詳細な構成について説明する。図６は、比較部１０８の回路例を示す。比較部１０８は、信号入力ノード１１０に入力された電流信号、及び参照電流入力ノード１１１に入力されたランプ電流信号を、出力ノード１１２に伝達し、両者の大小関係によって出力ノード１１２の電圧を変化させる。
【０１１３】
図６において、ＩＮＮノードが信号入力ノード１１０に対応する。ＩＮＰノードが参照電流入力ノード１１１に対応する。ＯＵＴノードが出力ノード１１２に対応する。
【０１１４】
ノードＩＮＮに入力された電流は、第１カレントミラー回路６０１を介してＯＵＴノードに伝達される。ノードＩＮＰに入力された電流は、第２カレントミラー回路６０２及び第３カレントミラー回路６０３を介してＯＵＴノードに伝達される。
【０１１５】
ＯＵＴノードは第１カレントミラー回路６０１の出力側のトランジスタを介して基準電圧ＧＮＤ供給部に接続される。また、ＯＵＴノードは第３カレントミラー回路６０３の出力側のトランジスタを介して電源電圧ＶＤＤ供給部に接続される。
【０１１６】
このような回路において、ＩＮＮノードからの電流（画素からの電流信号）はＯＵＴノードを基準電圧ＧＮＤの方向に放電する電流となる。一方、ＩＮＰノードからの電流（ランプ電流信号）は出力ノードを電源電圧ＶＤＤの方向に充電する電流となる。
【０１１７】
したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧ＧＮＤに近い電圧（第１の電圧）となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧ＶＤＤに近い電圧（第２の電圧）となる。
【０１１８】
以上に述べたように、比較器のＯＵＴノードにはカレントミラー回路を介して信号が伝達される。つまり、ＯＵＴノードには２つのトランジスタが接続されているだけなので、ＯＵＴノードの寄生容量は小さい。したがって、画素からの電流信号とランプ電流信号との大小関係が逆転した場合には、出力ノードの電圧が速やかに変化する。これにより高速なＡＤ変換を行うことが可能となる。
【０１１９】
さらに、図６に示される比較部においては、ＩＮＮノードから入力される電流及びＩＮＰノードから入力される電流の両方がカレントミラー回路を介してＯＵＴノードに伝達される。この場合、ＯＵＴノードに接続される２つのトランジスタを比較的近い場所に配置することが容易である。そのため、ＯＵＴノードの寄生容量を小さくする点で有利である。
【０１２０】
図７は、比較部１０８の別の回路例を示す。図７において、ＩＮＮノードが信号入力ノード１１０に対応する。ＩＮＰノードが参照電流入力ノード１１１に対応する。ＯＵＴノードが出力ノード１１２に対応する。
【０１２１】
この例では、信号電流が入力されるＩＮＮノードが、そのままＯＵＴノードになっている。つまり、ＩＮＮノードに接続される第２出力線１０７の電圧が、比較の結果に応じて変化する。
【０１２２】
第２出力線１０７は、複数の画素１０１が接続された第１出力線１０４にカレントミラー回路を介して接続される。したがって、第２出力線１０７にはカレントミラー回路の出力側トランジスタ１０６が接続されているのみである。つまり、第２出力線１０７は、多数のトランジスタが接続された第１出力線１０４に比べて寄生容量が小さい。そのため、第２出力線１０７が比較部の出力ノード１１２であっても、高速なＡＤ変換が可能である。
【０１２３】
また、ＩＮＰノードからの電流は、第１カレントミラー回路７０１だけを介してＯＵＴノードに伝達される。このように、図７に示された比較部によれば、少ない回路構成で高速なＡＤ変換を行うことが可能である。
【０１２４】
なお、このような回路構成において、画素からの電流は出力ノードを電源電圧ＶＤＤの方向に充電する電流となる。一方、ランプ電流信号は出力ノードを基準電圧ＧＮＤの方向に放電する電流となる。
【０１２５】
したがって、画素からの電流信号のほうが大きい場合は、出力ノードの電圧は電源電圧ＶＤＤに近い電圧（第１の電圧）となる。そして、ランプ電流信号のほうが大きい場合は、出力ノードの電圧は基準電圧ＧＮＤに近い電圧（第２の電圧）となる。
【０１２６】
続いて本実施例の光電変換装置の動作について説明する。図１１は駆動信号のタイミングチャートを示している。駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸ、駆動信号ＰＴＮ、駆動信号ＰＴＳは、それぞれ図１のＰＳＥＬノード、ＰＲＥＳノード、ＰＴＸノード、ＰＴＮノード、ＰＴＳノードに供給される。
【０１２７】
駆動信号ｒｅｓｅｔは、ランプ電流信号源１０９及びカウンタ１１６のｒｅｓｅｔノードに入力されるランプリセット信号及びカウンタリセット信号である。両者は同期した信号であるため、同じ駆動信号として示している。ランプリセット信号とカウンタリセット信号とが、互いに独立した駆動信号として供給されてもよい。
【０１２８】
また、図１１は、比較部１０８の信号入力ノード１１０（ＩＮＮノード）に入力される電流信号ＩＮＮ、比較部１０８の参照電流入力ノード１１１（ＩＮＰノード）に入力されるランプ電流信号ＩＮＰを示している。さらに、図１１は、ラッチパルス生成部１１３が出力するラッチパルス、カウンタ１１６が出力するカウント値を示している。
【０１２９】
各駆動信号はハイレベルとローレベルの少なくとも２値の電圧値を有する。アナログ回路であれば、ハイレベルは対応するトランジスタがオンとなる電圧である。ローレベルは対応するトランジスタがオフとなる電圧である。
【０１３０】
時刻Ｔ１の前は、ＰＲＥＳとｒｅｓｅｔがハイレベルであり、他の駆動信号はローレベルである。この時は、リセット電圧ＶＲＥＳがノード２０８及び第２入力トランジスタ２０３のゲートに供給されている。またｒｅｓｅｔがハイレベルなので、ランプ電流信号源１０９とカウンタ１１６はリセットされた状態、つまり初期値を出力している状態である。
【０１３１】
時刻Ｔ１に、ＰＳＥＬがハイレベルになる。これによって画素が選択される。つまり、画素増幅部の入力ノードの電圧に応じた電流信号が画素のＯＵＴノードから出力される。
【０１３２】
時刻Ｔ２においてＰＲＥＳがローレベルになる。これにより、ノード２０８がフローティングになる。図３に示される画素においては、ノード２０８と第２入力トランジスタ２０３のゲートとがそれぞれフローティングになる。
【０１３３】
時刻Ｔ３においてｒｅｓｅｔがローレベルになり、ＰＴＮがハイレベルになる。ｒｅｓｅｔがローレベルになることによって、ランプ電流信号が初期値から変化し始める。本実施例では、ランプ電流信号が小さい電流から大きい電流に向かって変化する。さらに、この時、カウンタ１１６がカウントを開始する。
【０１３４】
時刻Ｔ３では、画素増幅部の入力ノード（ノード２０８）の電圧はリセット電圧ＶＲＥＳである。そのため、画素がリセットされた状態で出力されるリセット信号がランプ電流信号と比較される。このリセット信号には、リセットトランジスタがオフしたときに発生するノイズが含まれていてもよい。
【０１３５】
ランプ信号電流と画素からの電流信号（リセット信号）との大小関係が反転するタイミング（時刻Ｔ４）で、ラッチパルスがＮラッチ回路１１４に入力される。これによって、Ｎラッチ回路１１４は時刻Ｔ４でのカウント値を保持する。
【０１３６】
時刻Ｔ５において、ｒｅｓｅｔがハイレベルになる。これによって、ランプ電流信号源１０９とカウンタ１１６がリセットされる。また、ＰＴＮがローレベルになる。
【０１３７】
時刻Ｔ６において、ＰＴＸがハイレベルになる。これによって、ＰＤ２０１で発生した電荷が、ノード２０８に転送される。このとき、ＰＤ２０１の全ての電荷が、ノード２０８に転送されることが好ましい。時刻Ｔ６から所定の時間の後、ＰＴＸはローレベルとなる。
【０１３８】
電荷がノード２０８に転送されることで、ノード２０８の電圧はリセット電圧ＶＲＥＳから変化する。転送される電荷の量に応じて、電圧の変化する量が決まる。一方で、第２入力トランジスタ２０３のゲートの電圧はリセット電圧ＶＲＥＳに保たれる。したがって、差動増幅回路の２つの入力には電荷の量に応じた電位差が与えられ、その電位差に基づく電流信号が画素から出力される。
【０１３９】
時刻Ｔ７において、ｒｅｓｅｔがローレベルになり、ＰＴＮがハイレベルになる。ｒｅｓｅｔがローレベルになることによって、ランプ電流信号が初期値から変化し始める。さらに、この時、カウンタ１１６がカウントを開始する。ＰＴＮがハイレベルであるため、カウンタ１１６からのカウント値はＳラッチ回路１１５に入力される。
【０１４０】
時刻Ｔ７では、画素増幅部の入力ノード（ノード２０８）の電圧は、入射光によって発生した電荷の量に応じた電圧である。そのため、入射光の量に応じた光信号がランプ電流信号と比較される。光信号には、リセットトランジスタがオフした時に発生するノイズが含まれていてもよい。
【０１４１】
ランプ信号電流と画素からの電流信号（光信号）との大小関係が反転するタイミング（時刻Ｔ８）で、ラッチパルスがＳラッチ回路１１５に入力される。これによって、Ｓラッチ回路１１５は時刻Ｔ８でのカウント値を保持する。
【０１４２】
時刻Ｔ９において、ｒｅｓｅｔがハイレベルになり、ＡＤ変換を終了する。この時点から出力部がデジタル信号の出力を開始する。
【０１４３】
図３に示される画素では、リセットトランジスタ２０９をオフするタイミングと接続トランジスタ２１０をオフするタイミングとをずらしてもよい。具体的には、時刻Ｔ２での動作において、リセットトランジスタ２０９を接続トランジスタ２１０よりも先にオフにする。これによって、リセット時に発生するノイズ（ｋＴＣノイズ等）が差動増幅回路の２つの入力ノードにほぼ等しく分配される。その結果、リセットノイズを差動増幅によって相殺することができるため、出力される電流信号に含まれるノイズを低減することが可能となる。
【０１４４】
なお、本実施例の画素増幅部は差動増幅回路で構成されるので、リセット信号の読み出しを行わなくても、画素ごとのオフセット成分やリセットノイズは除去することができる。しかし、リセット信号を出力することで、後段で発生するオフセット成分を除去することが可能になる。
【０１４５】
本実施例の光電変換装置の別の動作について説明する。複数の画素行の画素に、駆動信号ＰＳＥＬを並行して供給することで、複数の画素からの電流信号が第１出力線１０４に並行して出力される。例えば、複数の駆動信号ＰＳＥＬが同期していてもよい。これによって、第１出力線１０４において複数の画素からの電流信号を加算あるいは平均化することが可能である。電流信号を加算あるいは平均化する場合には、駆動信号ＰＳＥＬ、駆動信号ＰＲＥＳ、駆動信号ＰＴＸを同時に複数の画素行に供給することが好ましい。
【０１４６】
２つの画素からの電流信号を加算する場合には、バイアス電流源１０２の電流を、１つの画素のみから電流信号が出力される場合に比べて２倍にすればよい。これによって、各画素の差動増幅回路には単独で読み出される場合と同じバイアス電流が供給される。したがって、各画素を単独で読み出す場合と同じ電流信号が各画素から出力され、第１出力線１０４において加算される。３つ以上の画素からの電流信号を加算する場合には、加算する画素の数だけバイアス電流源１０２の電流を大きくすればよい。一方で、複数の画素からの電流信号を平均する場合には、バイアス電流源１０２の電流を、１つの画素のみから電流信号が出力される場合と同じにすればよい。
【０１４７】
また、ランプ電流信号源１０９のカレントミラー回路の増幅率を変えることで、ＡＤ変換時に信号を増幅することができる。例えば、２つの画素からの電流信号を加算して出力する場合には、ランプ電流信号源１０９のカレントミラー回路の増幅率を２倍にするとよい。
【０１４８】
本実施例の効果について説明する。本実施例の光電変換装置では、カレントミラー回路が出力するミラー電流を、ランプ電流信号と比較している。これによって、出力ノードに複数の信号源を接続しなくても、それぞれの信号源からの電流信号を比較することが可能となる。つまり、比較結果を示す電圧信号が現れる出力ノードの寄生容量を小さくすることが可能である。結果として電流の比較に要する時間を短くすることができる。
【０１４９】
さらに、本実施例の光電変換装置は、列ごとにＡＤ変換部を備えている。画素からの電流信号とランプ電流信号の大小関係が逆転すると、比較部の出力が反転する。つまり、出力電圧が第１の電圧から第２の電圧へ、もしくはその逆に、変化する。入力信号の大小関係が逆転してから比較器の出力が反転するまでの時間が長いと、ラッチパルスの発生が遅れる。そうすると、入力信号の大小関係が逆転した時点からカウントがさらに進み、ラッチ回路に正確なカウント値が保持されない。このようなエラーを防ぐために、比較部の出力の反転に時間がかかる場合は、クロック信号の周波数を低くしなければならない。つまり、ＡＤ変換の速度が低下してしまう。
【０１５０】
これに対して本実施例では、比較部の出力ノードの容量を小さくすることができるため、出力が速やかに反転する。この結果、高い周波数のクロック信号でカウンタを動作させた場合でも、上述のようなエラーの発生を低減することができる。したがって、高速なＡＤ変換が可能となる。
【実施例２】
【０１５１】
本発明に係る別の実施例について説明する。本実施例の回路構成を図１２に示す。図１と同様の機能を有する部分には同じ符号が付されている。
【０１５２】
本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部（以下、ＡＤ変換部）、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、ＡＤ変換部に入力される。ＡＤ変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。
【０１５３】
本実施例の特徴部分は、カレントミラー回路が出力するミラー電流信号の増幅率を切り替えることが可能な点である。それ以外の部分は、実施例１と同様である。したがって、以下の説明では、実施例１と異なる部分について説明し、実施例１と同様の部分については説明を省略する。
【０１５４】
本実施例のカレントミラー回路は入力側トランジスタ１２０１と、３つの出力側トランジスタ１２０２、１２０３、１２０４とによって構成される。これらはいずれもＰチャネル型のＭＯＳトランジスタである。
【０１５５】
入力側トランジスタ１２０１のゲートとドレインとが短絡される。入力側トランジスタ１２０１のソースは電源電圧供給線に電気的に接続される。電源電圧供給線は入力側トランジスタ１２０１のソースに電源電圧ＶＤＤを供給する。入力側トランジスタ１２０１のドレイン及び当該ドレインと短絡されたゲートは、第１出力線１０４に電気的に接続される。
【０１５６】
３つの出力側トランジスタ１２０２、１２０３、１２０４は並列に接続される。具体的に、３つの出力側トランジスタ１２０２、１２０３、１２０４のソースは、いずれも電源電圧供給線に接続される。電源電圧供給線は３つの出力側トランジスタ１２０２、１２０３、１２０４のそれぞれのソースに電源電圧ＶＤＤを供給する。また、３つの出力側トランジスタ１２０２、１２０３、１２０４のゲートは、いずれも入力側トランジスタ１２０１のゲートに接続される。そして、３つの出力側トランジスタ１２０２、１２０３、１２０４のドレインは、いずれも第２出力線１０７に電気的に接続される。
【０１５７】
ここで、各トランジスタのサイズについて説明する。入力側トランジスタ１２０１、第１及び第２の出力側トランジスタ１２０２、１２０３は、いずれも同程度のチャネル幅を有する。これに対して、第３の出力側トランジスタ１２０４は、入力側トランジスタ１２０１のチャネル幅の約２倍のチャネル幅を有する。また、各トランジスタはいずれも同程度のチャネル長を有する。
【０１５８】
第２の出力側トランジスタ１２０３のドレインと第２出力線１０７との間の電気的経路には、第１ゲイン切り替えスイッチ１２０５が配される。第１ゲイン切り替えスイッチ１２０５はＰチャネル型のＭＯＳトランジスタである。第１ゲイン切り替えスイッチ１２０５は、駆動信号ｇａｉｎ１によってオンとオフが制御される。
【０１５９】
第３の出力側トランジスタ１２０４のドレインと第２出力線１０７との間の電気的経路には、第２ゲイン切り替えスイッチ１２０６が配される。第２ゲイン切り替えスイッチ１２０６はＰチャネル型のＭＯＳトランジスタである。第２ゲイン切り替えスイッチ１２０６は、駆動信号ｇａｉｎ２によってオンとオフが制御される。
【０１６０】
本実施例では、第１及び第２ゲイン切り替えスイッチ１２０５、１２０６によって、ミラー電流信号の増幅率を切り替えることができる。つまり、第１及び第２ゲイン切り替えスイッチ１２０５、１２０６が増幅率制御手段である。２つのゲイン切り替えスイッチによって、増幅率を切り替える方法を説明する。本実施例では４つの増幅率に切り替えることができる。
【０１６１】
まず、第１及び第２ゲイン切り替えスイッチ１２０５、１２０６の両方がオフの場合は、第２及び第３の出力側トランジスタ１２０３、１２０４が、第２出力線１０７から切り離される。そのため、第１の出力側トランジスタ１２０２だけが第２出力線１０７に接続される。結果として、約１倍の増幅率でミラー電流信号が出力される。
【０１６２】
次に、第１ゲイン切り替えスイッチ１２０５がオンであり、第２ゲイン切り替えスイッチ１２０６がオフの場合を説明する。この場合、第３の出力側トランジスタ１２０４が、第２出力線１０７から切り離される。そして、第１及び第２の出力側トランジスタ１２０２、１２０３が第２出力線１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ１２０１のチャネル幅に対して約２倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約２倍の増幅率でミラー電流信号が出力される。
【０１６３】
続いて、第１ゲイン切り替えスイッチ１２０５がオフであり、第２ゲイン切り替えスイッチ１２０６がオンの場合を説明する。この場合、第２の出力側トランジスタ１２０３が、第２出力線１０７から切り離される。そして、第１及び第３の出力側トランジスタ１２０２、１２０４が第２出力線１０７に接続される。出力側トランジスタは並列に接続されているため、カレントミラー回路の出力側に、入力側トランジスタ１２０１のチャネル幅に対して約３倍のチャネル幅を有するトランジスタが配されたことになる。その結果、約３倍の増幅率でミラー電流信号が出力される。
【０１６４】
最後に、第１及び第２ゲイン切り替えスイッチ１２０５、１２０６の両方がオンの場合は、３つの出力側トランジスタ１２０２、１２０３、１２０４がすべて第２出力線１０７に接続される。これは、カレントミラー回路の出力側に、入力側トランジスタ１２０１のチャネル幅に対して約４倍のチャネル幅を有するトランジスタが配されたことと等価である。結果として、約４倍の増幅率でミラー電流信号が出力される。
【０１６５】
以上に述べたように、本実施例では、第１出力線１０４に出力された電流信号に対するミラー電流信号の増幅率を切り替えることができる。
【０１６６】
図１２では、３つの出力側トランジスタが並列に接続されたが、並列に接続されるトランジスタの数はこれに限られない。また、各トランジスタのサイズを変更することで、切り替え可能な増幅率が調整される。
【０１６７】
上述の増幅率の切り替えを、１つの画素のみから電流信号が出力される場合に行ってもよい。例えば、画素から出力される電流信号が小さい場合には増幅率を大きくし、画素から出力される電流信号が大きい場合には増幅率を小さくするように制御してもよい。
【０１６８】
あるいは、複数の画素からの電流信号を加算して出力する場合と、１つの画素のみから電流信号が出力される場合とで、増幅率を切り替えてもよい。電流信号が加算される場合には、増幅率を小さくすることによって、後段の回路でのダイナミックレンジを広げることが可能となる。
【０１６９】
本実施例において、画素１０１の回路構成は実施例１と同様である。図２、図３、あるいは図４に示された回路が適用される。また、画素１０１の平面構造、断面構造は実施例１と同様である。図８、図９、図１０に示された構造が適用される。
【０１７０】
本実施例の動作については、実施例１と同様である。図１１に示された駆動信号に基づいて動作する。
【０１７１】
以上に説明した構成によれば、画素からの電流信号の増幅率が可変であるため、広いダイナミックレンジと高いＳＮ比の両立が可能となる。暗い被写体を撮像する場合は、画素に近いところで電流信号を増幅することで、ＳＮ比を高くすることができる。一方で、ノイズの影響が少ない明るい被写体を撮像する場合には、増幅率を小さく設定することで広いダイナミックレンジを得ることができる。
【実施例３】
【０１７２】
本発明に係る別の実施例について説明する。本実施例の回路構成を図１３に示す。図１あるいは図１２と同様の機能を有する部分には同じ符号が付されている。
【０１７３】
本実施例の光電変換装置は複数の画素、カレントミラー回路、アナログデジタル変換部（以下、ＡＤ変換部）、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、ＡＤ変換部に入力される。ＡＤ変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。
【０１７４】
本実施例では、画素の回路構成が実施例１及び実施例２と異なっている。また、本実施例では、ランプ電流信号源の構成が実施例１及び実施例２と異なっている。それ以外の部分は、実施例１あるいは実施例２と同様である。したがって、以下の説明では実施例１及び実施例２と異なる部分について説明し、実施例１あるいは実施例２と同様の部分については説明を省略する。
【０１７５】
画素１３０１は画素からの電流信号が出力されるＯＵＴノードを有する。画素はさらに、必要に応じて、駆動信号が供給される複数のノード（ＰＴＸノード、ＰＲＥＳノード、ＰＳＥＬノード）を有する。本実施例の画素１３０１にはＢＩＡＳノードがない。そのため、画素列ごとに配されたバイアス電流源１０２が省略される。その他のノードの接続は、実施例１あるいは実施例２と同様である。
【０１７６】
画素１３０１の詳細な構造について説明する。画素１３０１は、少なくとも光電変換部と画素増幅部を含む。光電変換部によって入射光が電荷に変換される。そして、画素増幅部が発生した電荷の量に基づいた電流信号を出力する。
【０１７７】
図１４に画素１３０１の回路の例を示す。本実施例において、光電変換部はフォトダイオード（以下、ＰＤ）１４０１であり、画素増幅部はソース接地増幅回路である。ソース接地増幅回路は、増幅トランジスタ１４０２及び負荷抵抗ＲＬを含んで構成される。さらに本実施例の画素１３０１は、転送トランジスタ１４０３、リセットトランジスタ１４０４、選択トランジスタ１４０５を含む。
【０１７８】
ＰＤ１４０１のアノードには基準電圧ＧＮＤが供給される。ＰＤ１４０１のカソードは転送トランジスタ１４０３を介して、ノード１４０６に接続される。転送トランジスタ１４０３は、ＰＤ１４０１で発生した電荷をノード１４０６に転送する。
【０１７９】
増幅トランジスタ１４０２のゲートはノード１４０６に接続される。増幅トランジスタ１４０２のゲートはソース接地増幅回路の入力ノードである。増幅トランジスタ１４０２のゲートの電圧はノード１４０６に転送された電荷の量に応じた電圧となる。増幅トランジスタ１４０２のドレインはＯＵＴ端子に接続される。増幅トランジスタ１４０２のソースは負荷抵抗ＲＬを介して選択トランジスタ１４０５のドレインに接続される。
【０１８０】
ノード１４０６は、リセットトランジスタ１４０４を介してリセット電圧供給線に接続される。リセットトランジスタ１４０４がオンすると、ノード１４０６にリセット電圧ＶＲＥＳが供給される。つまり、リセットトランジスタ１４０４は、入力ノードの電圧をリセットする。
【０１８１】
選択トランジスタ１４０５のドレインは負荷抵抗ＲＬに接続される。選択トランジスタ１４０５のソースには基準電圧ＧＮＤが供給される。
【０１８２】
転送トランジスタ１４０３のゲートはＰＴＸノードに接続される。リセットトランジスタ１４０４のゲートはＰＲＥＳノードに接続される。選択トランジスタ１４０５のゲートはＰＳＥＬノードに接続される。各トランジスタのオンとオフを制御する駆動信号が、垂直走査回路１０３から各トランジスタのゲートに供給される。
【０１８３】
ソース接地増幅回路の入力ノードに転送された電荷の量に応じた電流信号が、ＯＵＴノードから第１出力線１０４に出力される。また、選択トランジスタ１４０５は、電流信号を出力する画素を選択する。つまり、選択トランジスタ１４０５がオンであれば、画素のＯＵＴノードに電流信号が出力される。
【０１８４】
画素１３０１の変形例として、負荷抵抗ＲＬがダイオード接続されたＭＯＳトランジスタで構成されてもよい。半導体領域で抵抗を構成するよりも、ＭＯＳトランジスタで抵抗を構成するほうが素子のサイズを小さくすることができる。これによって、画素における光電変換部が占める面積の割合を大きくすることができるため、感度あるいは飽和電荷量、またはその両方を向上させることが可能である。
【０１８５】
次に、ランプ電流信号源１３０２の詳細な構成について説明する。図１５は、ランプ電流信号源１３０２の回路例を示す。ランプ電流信号源１３０２は、入力電圧に応じた電流を出力する電流出力回路と、比較部に電流を分配するカレントミラー回路とを含んで構成される。
【０１８６】
本実施例のランプ電流信号源１３０２は、電流出力回路としてソース接地増幅回路を含む。ランプ電流信号源１３０２のソース接地増幅回路は、増幅トランジスタ１５０１と負荷抵抗ＲＬによって構成される。増幅トランジスタ１５０１のソースは、負荷抵抗ＲＬに接続される。増幅トランジスタ１５０１のドレインはカレントミラー回路に接続される。
【０１８７】
負荷抵抗ＲＬには、さらに負荷トランジスタ１５０２のドレインが接続される。負荷トランジスタ１５０２のソースは基準電圧ＧＮＤ供給部に接続される。負荷トランジスタ１５０２のゲートには電源電圧ＶＤＤが供給される。負荷トランジスタ１５０２は、画素１３０１の選択トランジスタ１４０５に対応する。これは、画素１３０１とランプ電流信号源１３０２を同じ構造にするために設けられる。
【０１８８】
増幅トランジスタ１５０１のゲートにはＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）１５０３が接続される。ＤＡＣ１５０３の機能については実施例１のＤＡＣ５０４と同様であるので、詳細な説明は省略する。実施例１と同様に、ＤＡＣの代わりに、連続的に出力電圧が変化する電圧源が配された変形例がある。
【０１８９】
以上の構成によって、ＤＡＣ１５０３が出力する電圧の変化に応じて、増幅トランジスタ１５０１のドレインに出力される電流が変化する。このドレイン電流がランプ電流信号として出力される。
【０１９０】
カレントミラー回路は、増幅トランジスタ１５０１のドレイン電流をミラーリングして、複数の比較部に入力する。本実施例ではＯＵＴ１ノードは図１３の一番左の画素列に対応する比較部の参照電流入力ノード１１１に接続される。ＯＵＴ２ノードは図１３の中央の画素列に対応する比較部の参照電流入力ノード１１１に接続される。ＯＵＴ３ノードは図１３の一番右の画素列に対応する比較部の参照電流入力ノード１１１に接続される。カレントミラー回路の出力側のトランジスタは、ランプ電流信号を入力する比較部の数に応じて設けられる。なお、ランプ電流信号源１３０２が画素列ごとに配されてもよい。この場合、複数の比較器にランプ電流信号を分配するためのカレントミラー回路は省略される。
【０１９１】
ランプ電流信号源１３０２の電流出力回路は、画素増幅部と同じ構造の増幅回路であることが望ましい。本実施例でも、画素増幅部と同じソース接地増幅回路が、ランプ電流信号源１３０２に用いられる。さらに、画素回路と回路構成を一致させるために、リセットトランジスタ、転送トランジスタに相当するダミーのトランジスタを挿入してもよい。具体的には、図１４のＰＤ１４０１をＤＡＣ１５０３に置き換えた回路であってもよい。このように、ランプ電流信号源１３０２が、画素増幅部と同じ構造であれば、ＡＤ変換におけるリニアリティ特性が向上する。
【０１９２】
なお、このランプ電流信号源１３０２を実施例１に組み合わせた変形例も、本発明の範囲に含まれる。また、本実施例のランプ電流信号源１３０２に、実施例１で説明したランプ電流信号源１０９を組み合わせた変形例も、本発明の範囲に含まれる。
【０１９３】
本実施例の動作については、実施例１あるいは実施例２と同様である。本実施例の光電変換装置は図１６に示された駆動信号に基づいて動作する。ただし、図１６においては、ランプ電流信号の変化する方向が図１１とは反対になっている。
【０１９４】
ランプ電流信号の大きさの変化する方向は、蓄積される電荷の種類、増幅トランジスタ１４０２の導電型に基づいて決定すればよい。例えば、ランプ電流信号の大きさの変化する方向は、暗時に画素１３０１から出力される電流の大きさから、明時に画素１３０１から出力される電流の大きさに変化する方向である。なお、暗時とは、ノード１４０６の電圧がリセットされ、電荷が転送されていない状態を含む。
【０１９５】
ランプ電流の大きさの変化する方向について具体的に説明する。図１４に示された画素１３０１においては、ＰＤ１４０１からノード１４０６に信号電荷である電子が転送される。そのためノード１４０６がリセットされた状態で電荷が転送されると、ノード１４０６の電圧は低くなる。そして、転送される電荷（電子）の量が多いほど、ノード１４０６の電圧が低くなる。増幅トランジスタ１４０２はＮチャネル型なので、明時に出力される電流の大きさは、暗時に出力される電流の大きさよりも小さくなる。したがって、ランプ電流信号は電流値が小さくなるように変化する。
【０１９６】
信号電荷として転送される電荷がホールの場合は、上述のランプ電流信号の変化の方向が逆転する。また、増幅トランジスタ１４０２がＰチャネル型の場合は、上述のランプ電流信号の変化の方向が逆転する。
【０１９７】
以上に述べた通り、本実施例の画素はソース接地増幅回路を有する。ソース接地増幅回路は、差動増幅回路に比べて少ない数の素子で構成することができる。したがって、本実施例によれば、画素における光電変換部が占める面積の割合を大きくすることができる。結果として、感度あるいは飽和電荷量、またはその両方を向上させることが可能である。
【実施例４】
【０１９８】
本発明に係る別の実施例について説明する。本実施例では、画素から出力された電流信号が、インピーダンス変換部を介して比較部に入力され、そして、ランプ電流信号と比較される。実施例１〜３では、インピーダンス変換部としてカレントミラー回路が用いられている。本実施例では、インピーダンス変換部がゲート接地回路である例を説明する。
【０１９９】
本実施例の回路構成を図１７に示す。図１、図１２あるいは図１３と同様の機能を有する部分には同じ符号が付されている。本実施例の光電変換装置は複数の画素、ゲート接地回路、アナログデジタル変換部（以下、ＡＤ変換部）、出力部、垂直走査回路、水平走査回路を有する。各画素では、入射光に応じた電荷が生じる。垂直走査回路は、画素に駆動信号を供給する。駆動信号によって、発生した電荷の量に基づく電流信号が画素から出力される。画素から出力された電流信号はカレントミラー回路を介して、ＡＤ変換部に入力される。ＡＤ変換部によってアナログの電流信号がデジタル信号に変換される。水平走査回路によって、デジタル信号が出力部に読み出される。出力部はデジタル信号を外部に出力する。
【０２００】
本実施例では、インピーダンス変換部がゲート接地回路である点で、実施例１〜３と異なっている。また、本実施例では、ランプ電流信号源の構成が実施例１〜３と異なっている。それ以外の部分は、実施例１〜３のいずれかと同様である。したがって、以下の説明では実施例１〜３と異なる部分について説明し、実施例１〜３のいずれかと同様の部分については説明を省略する。
【０２０１】
画素１３０１は実施例３と同様である。つまり、図１４が、本実施例の画素１３０１の回路の例を示している。ここでは、詳細な説明は省略する。
【０２０２】
本実施例では、第１出力線１０４が、ゲート接地回路に接続される。ゲート接地回路は、Ｎチャネル型のＭＯＳトランジスタ１７０１を含んで構成される。ＭＯＳトランジスタ１７０１のゲートには、バイアス電圧ＶＧＡＴＥが供給される。ＭＯＳトランジスタ１７０１のドレインは、ノード１７０５に接続される。
【０２０３】
ＭＯＳトランジスタ１７０１のソースとドレインとでは同じ大きさの電流が流れる。つまり、ゲート接地回路によって、画素から出力された電流信号がノード１７０５に伝達される。電流の変化に応じた電圧の変化の量は、ＭＯＳトランジスタ１７０１のソースよりドレイン（ノード１７０５）のほうが大きい。したがって、容量の大きな第１出力線１０４の電圧の変化の量を小さくすることができる。別の観点で言えば、ゲート接地回路によってインピーダンスが変換されるため、ノード１７０５の容量を第１出力線１０４の容量より小さくすることができる。
【０２０４】
図１７が示す通り、本実施例では、各画素列に比較部が配される。本実施例の比較部は、Ｐチャネル型のＭＯＳトランジスタで構成されたカレントミラー回路を含んでいる。ノード１７０５が、比較部の一方の入力ノードである。比較部の一方の入力ノードは、ゲート接地回路に接続される。比較部の他方の入力ノードは、ランプ電流信号源１７０４に接続される。また、本実施例では、ノード１７０５が、比較の結果を示す信号が出力される出力ノードでもある。
【０２０５】
比較部の出力ノードには、ソース接地回路が接続される。ソース接地回路は、Ｐチャネル型のＭＯＳトランジスタ１７０２と負荷である電流源とを含んで構成される。ソース接地回路の出力ノードが、ラッチパルス生成部１１３に接続される。ソース接地回路は、比較部から出力された比較の結果を示す信号を反転増幅して、ラッチパルス生成部１１３に伝達する。本実施例では、比較の結果を示す信号が、比較部から電流信号として出力される。そして、比較部から出力された電流信号が、ソース接地回路により電圧信号に変換される。
【０２０６】
また、ノード１７０５には、ゲート接地回路を構成するＭＯＳトランジスタ１７０１がオフ状態とならないよう、電圧をクリップするためのクリップ回路が接続される。クリップ回路は、Ｎチャネル型のＭＯＳトランジスタ１７０３を含んで構成される。ＭＯＳトランジスタ１７０３のゲートにはクリップ電圧ＶＣＬＩＰが供給される。
【０２０７】
次に、ランプ電流信号源１７０４の詳細な構成について説明する。図１８は、ランプ電流信号源１７０４の回路例を示す。ランプ電流信号源１７０４は、入力電圧に応じた電流を出力する電流出力回路と、１段目のカレントミラー回路と、比較部に電流を分配する２段目のカレントミラー回路とを含んで構成される。
【０２０８】
本実施例のランプ電流信号源１７０４は、電流出力回路としてソース接地増幅回路を含む。ランプ電流信号源１７０４のソース接地増幅回路は、増幅トランジスタ１８０１と負荷抵抗ＲＬによって構成される。増幅トランジスタ１８０１のソースは、負荷抵抗ＲＬに接続される。増幅トランジスタ１８０１のドレインは１段目のカレントミラー回路に接続される。
【０２０９】
負荷抵抗ＲＬには、さらに負荷トランジスタ１８０２のドレインが接続される。負荷トランジスタ１８０２のソースは基準電圧ＧＮＤ供給部に接続される。負荷トランジスタ１８０２のゲートには電源電圧ＶＤＤが供給される。負荷トランジスタ１８０２は、画素１３０１の選択トランジスタ１４０５に対応する。これは、画素１３０１とランプ電流信号源１７０４を同じ構造にするために設けられる。
【０２１０】
増幅トランジスタ１８０１のゲートにはＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）１８０３が接続される。ＤＡＣ１８０３の機能については実施例１のＤＡＣ５０４と同様であるので、詳細な説明は省略する。実施例１と同様に、ＤＡＣの代わりに、連続的に出力電圧が変化する電圧源が配された変形例がある。
【０２１１】
以上の構成によって、ＤＡＣ１８０３が出力する電圧の変化に応じて、増幅トランジスタ１８０１のドレインに出力される電流が変化する。このドレイン電流がランプ電流信号として出力される。
【０２１２】
増幅トランジスタ１８０１のドレイン電流は、１段目および２段目のカレントミラー回路によってミラーリングされ、複数の比較部に入力される。本実施例ではＯＵＴ１ノードは図１７の一番左の画素列に対応する比較部の参照電流入力ノードに接続される。ＯＵＴ２ノードは図１７の中央の画素列に対応する比較部の参照電流入力ノードに接続される。ＯＵＴ３ノードは図１７の一番右の画素列に対応する比較部の参照電流入力ノードに接続される。カレントミラー回路の出力側のトランジスタは、ランプ電流信号を入力する比較部の数に応じて設けられる。なお、ランプ電流信号源１７０４が画素列ごとに配されてもよい。この場合、複数の比較器にランプ電流信号を分配するためのカレントミラー回路は省略される。
【０２１３】
ランプ電流信号源１７０４の電流出力回路は、画素増幅部と同じ構造の増幅回路であることが望ましい。本実施例でも、画素増幅部と同じソース接地増幅回路が、ランプ電流信号源１７０４に用いられる。さらに、画素回路と回路構成を一致させるために、リセットトランジスタ、転送トランジスタに相当するダミーのトランジスタを挿入してもよい。具体的には、図１４のＰＤ１４０１をＤＡＣ１８０３に置き換えた回路であってもよい。このように、ランプ電流信号源１７０４が、画素増幅部と同じ構造であれば、ＡＤ変換におけるリニアリティ特性が向上する。
【０２１４】
なお、図１７に示された列ごとの比較部に含まれるカレントミラー回路と、図１８のランプ電流信号源１７０４の２段目のカレントミラー回路は必要に応じて設けられるもので、省略されてもよい。これらのカレントミラー回路が省略された場合には、ランプ電流信号源１７０４に含まれる１段目のカレントミラー回路が複数の列にランプ電流信号を分配する構成となっていればよい。また、本実施例のランプ電流信号源１７０４に、実施例１で説明したランプ電流信号源１０９を組み合わせた変形例も、本発明の範囲に含まれる。
【０２１５】
本実施例の動作については、実施例３と同様である。つまり、本実施例の光電変換装置は図１６に示された駆動信号に基づいて動作する。ここでは詳細な説明は省略する。
【０２１６】
以上に述べた通り、本実施例では画素からの電流信号が、インピーダンス変換部であるゲート接地回路を介して比較部に入力される。このような構成によれば、比較部の出力ノードの容量を小さくすることができるため、出力が速やかに反転する。この結果、高い周波数のクロック信号でカウンタを動作させた場合でも、上述のようなエラーの発生を低減することができる。したがって、高速なＡＤ変換が可能となる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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