(57)【特許請求の範囲】
【請求項１】
表面電極を有する半導体素子と、
前記表面電極に電気的に接続され、前記表面電極の上方を通ってサイドに引き出された引き出し線と、
前記引き出し線に流れる電流を検出する電流センサーとを備え、
前記引き出し線は、前記表面電極の少なくとも一部上を通過し、前記表面電極に対向するように配置され、
前記電流センサーは、前記表面電極と前記引き出し線の間の空間に配置された磁気抵抗素子を有し、
前記磁気抵抗素子は細長い形状を持ち、
前記磁気抵抗素子は前記引き出し線を横切って配置され、
前記磁気抵抗素子の抵抗値は、前記電流により発生した磁界に対してリニアに変化し、
前記電流センサーは、前記半導体素子と同一チップ内に設けられ、前記磁気抵抗素子の抵抗値を読み取る回路を更に有することを特徴とする半導体装置。
【請求項２】
前記磁気抵抗素子は、スピンバルブ型ＴＭＲ（tunnel Magneto Resistance）素子、スピンバルブ型ＧＭＲ（Giant Magneto Resistance）素子、及びバーバーポール電極を付加したＡＭＲ（Anitorpic Magneto Resistance）素子の何れかであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電流センサーは、前記電流の向きに対し直角方向に伸延し前記磁気抵抗素子を挟み込む第１及び第２の強磁性体を更に有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記電流センサーは、前記第１及び第２の強磁性体に接続された強磁性体材料からなるブリッジ形状体を更に有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記磁気抵抗素子は、前記磁界に対して直角方向に複数回折り返した形状を持つことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
前記電流センサーは、前記表面電極上に配置され、前記磁気抵抗素子に接続されてブリッジ回路を構成する固定抵抗を更に有することを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流センサーを備える半導体装置に関し、特にチップ面積を増大させることなく電流検出精度を向上することができる半導体装置に関する。
【背景技術】
【０００２】
半導体素子に流れる電流を検出するために電流センサーが用いられる。電流センサーとして電流センス領域を半導体素子と同一チップ内に形成した半導体装置が提案されている（例えば、特許文献１参照）。また、電流センサーとして電流センス領域の代わりにＡＭＲ（Anitorpic Magneto Resistance）素子を用いた半導体装置が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−１６２３９１号公報
【特許文献２】特開平９−１２７１６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、チップ内における電流センス領域の形成位置によっては、主セル領域と電流センス領域との境界領域でキャリアの相互干渉が生じ、互いの領域に流れる電流の比率が変化するなどの問題がある。このため、電流センサーの電流検出精度が低いという問題があった。
【０００５】
特許文献２のＡＭＲ素子を用いた電流センサーでは、そのような問題は生じない。しかし、ＡＭＲ素子の抵抗値の磁界に対する特性は、特許文献２の図３に示す逆Ｖ字型特性となる。従って、電流センサーにＡＭＲ素子を適用する際に、逆Ｖ字型特性をリニア化するために特許文献２の図１に示す定電流回路を付加する必要があった。このため、チップ面積が増大するという問題があった。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的はチップ面積を増大させることなく電流検出精度を向上することができる半導体装置を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、表面電極を有する半導体素子と、前記表面電極に電気的に接続され、前記表面電極の上方を通ってサイドに引き出された引き出し線と、前記引き出し線に流れる電流を検出する電流センサーとを備え、前記引き出し線は、前記表面電極の少なくとも一部上を通過し、前記表面電極に対向するように配置され、前記電流センサーは、前記表面電極と前記引き出し線の間の空間に配置された磁気抵抗素子を有し、前記磁気抵抗素子は細長い形状を持ち、前記磁気抵抗素子は前記引き出し線を横切って配置され、前記磁気抵抗素子の抵抗値は、前記電流により発生した磁界に対してリニアに変化し、前記電流センサーは、前記半導体素子と同一チップ内に設けられ、前記磁気抵抗素子の抵抗値を読み取る回路を更に有することを特徴とする。
【発明の効果】
【０００８】
本発明により、チップ面積を増大させることなく電流検出精度を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施の形態１に係る半導体装置を示す平面図である。
【図２】図１のＡ−Ａ´に沿った断面図である。
【図３】スピンバルブ型磁気抵抗素子の自由層と固着層の磁化方向を示す図である。
【図４】外部磁界に対する磁気抵抗素子の抵抗値を示す図である。
【図５】本発明の実施の形態１に係る半導体装置の変形例を示す平面図である。
【図６】本発明の実施の形態２に係る半導体装置を示す平面図である。
【図７】本発明の実施の形態３に係る半導体装置を示す平面図である。
【図８】図７のＡ−Ａ´に沿った断面図である。
【図９】本発明の実施の形態４に係る半導体装置を示す平面図である。
【図１０】本発明の実施の形態５に係る半導体装置の一部を示す平面図である。
【図１１】本発明の実施の形態５に係る半導体装置の変形例の一部を示す平面図である。
【図１２】本発明の実施の形態６に係る半導体装置を示す平面図である。
【図１３】図１２のＡ−Ａ´に沿った断面図である。
【発明を実施するための形態】
【００１０】
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。図２は、図１のＡ−Ａ´に沿った断面図である。半導体素子１は、インバータ装置等の電力変換装置に適用される絶縁ゲート型バイポーラトランジスタ（IGBT: Insulated Gate Bipolar Transistor）である。半導体基板２の表面近傍にｐウェルベース領域３が設けられている。ｐウェルベース領域３を貫通するようにトレンチゲート４が設けられている。ｐウェルベース領域３の周囲にガードリングＰウエル領域５とＮ＋チャネルストッパー６が設けられている。チップ表面側にエミッタ電極７とゲート電極８が設けられている。エミッタ電極７は絶縁分離膜９に覆われている。
【００１２】
エミッタ電極７に引き出し線１０が電気的に接続されている。引き出し線１０は、エミッタ電極７の上方を通ってサイドに引き出される。引き出し線１０は一般的にはワイヤボンドであるが、これに限らずフロントメタルでもよい。電流センサー１１は、磁気抵抗素子１２を有し、引き出し線１０に流れる電流を検出する。磁気抵抗素子１２は、絶縁分離膜９を介してエミッタ電極７上、かつ引き出し線１０の下方に配置されている。磁気抵抗素子１２は絶縁分離膜１３に覆われている。
【００１３】
磁気抵抗素子１２はリニア出力型の磁気抵抗素子であり、その抵抗値は電流により発生した磁界に対してリニアに変化する。具体的には、磁気抵抗素子１２は、スピンバルブ型ＴＭＲ（tunnel Magneto Resistance）素子（トンネル磁気抵抗素子）、スピンバルブ型ＧＭＲ（Giant Magneto Resistance）素子（巨大磁気抵抗素子）、及びバーバーポール電極を付加したＡＭＲ（Anitorpic Magneto Resistance）素子（異方性磁気抵抗素子）の何れかである。
【００１４】
続いて本実施の形態に係る半導体装置の動作について説明する。スイッチングデバイスである半導体素子１はゲート電位によってエミッタ・コレクタ間に流れる電流を制御する。半導体素子１がＮｃｈ−ＩＧＢＴの場合、導通時に電流はエミッタ電極７から引き出し線１０を介してチップ外へ流れる。この電流により発生した磁界の強度に対して、引き出し線１０の直下に配置された磁気抵抗素子１２の抵抗値はリニアに変化する。そこで、磁気抵抗素子１２に流れる電流又は印加される電圧を測定して磁界の強度を検出することで、引き出し線１０に流れる電流を検出することができる。
【００１５】
ここで、磁気抵抗素子１２としてスピンバルブ型磁気抵抗素子を用いた場合の検出動作について図面を参照して具体的に説明する。図３は、スピンバルブ型磁気抵抗素子の自由層と固着層の磁化方向を示す図である。自由層の磁化方向と固着層の磁化方向のなす角度は９０°である。この固着層の磁化方向に沿った方向に外部磁界が印加されると、自由層の磁化方向が変化する。この変化した自由層の磁化方向と固着層の磁化方向のなす角度θに応じて、磁気抵抗素子の抵抗値は線形に変化する。具体的には磁気抵抗素子の抵抗値はｃｏｓθに反比例する。
【００１６】
自由層が一軸異方性を持った軟磁性膜である場合、ｃｏｓθ＝｜Ｈｋ｜／Ｈとなる。従って、｜Ｈｋ｜より大きな外部磁界が印加された場合は、変化した自由層の磁化方向は固着層の磁化方向に平行又は反平行に固定されてしまい、これ以上素子抵抗は変化しない。即ち、Ｈｋは自由層の飽和磁界である。
【００１７】
図４は、外部磁界に対する磁気抵抗素子の抵抗値を示す図である。自由層の磁化方向と固着層の磁化方向のなす角度が９０°である場合には、磁気抵抗素子の抵抗値Ｒは、Ｒ＝Ｒｍ＋ΔＲ／２×Ｈ／｜Ｈｋ｜（ただし、−｜Ｈｋ｜≦Ｈ≦｜Ｈｋ｜）となる。ここで、Ｒｍは無磁界内での磁気抵抗素子の抵抗値であり、磁気抵抗素子がとり得る最大抵抗値と最小抵抗値との中間値である。ΔＲは磁気抵抗素子の抵抗値の変化率である。
【００１８】
上記のように、磁気抵抗素子の抵抗値Ｒは外部磁界に比例するため、磁気抵抗素子に流れる電流又は印加される電圧を得れば外部磁界の大ききを検出することができる。なお、検出される外部磁界は、固着層の磁化方向の方向成分である。また、その方向成分の検出可能範囲、即ち電流センサーの動作可能範囲は−｜Ｈｋ｜≦Ｈ≦｜Ｈｋ｜である。
【００１９】
また、外部磁界の強度に対して磁気抵抗素子の抵抗値が変化する現象を磁気抵抗効果と称する。強磁性体のように自発磁化を有する物質に磁界を印加し、磁化状態に対応して抵抗率が変化する現象を異常磁気抵抗効果と称する。このうち、パーマロイ等の強磁性薄膜について自発磁化の向きに依存して抵抗が変化する現象を、特に異方的磁気抵抗効果（ＡＭＲ効果）又は配向効果と称する。Ｆ／Ｎ／Ｆの金属格子又はこの積層を繰り返した多層薄膜に磁界を印加して磁化を平行にすることにより抵抗が減少する現象を巨大磁気抵抗効果（ＧＭＲ効果）と称する。この効果はＡＭＲに比較して変化率が大きい点で特徴がある。また、絶縁体を強磁性体で挟んだ結合において、両強磁性体の磁化の相対角度に依存してトンネル電流が変化する現象をトンネル磁気抵抗効果（ＴＭＲ効果）と称する。ＧＭＲ効果とＴＭＲ効果のいずれも強磁性層の磁化の相対角度に依存した抵抗の変化が認められる。ＧＭＲ効果では積層面に平行な電流を流した場合と垂直な場合に依存性が認められる。ＴＭＲ効果では垂直な場合のみに依存性が認められる。
【００２０】
以上のように、本実施の形態では、電流センサーとしてリニア出力型の磁気抵抗素子を用いる。このため、電流センサーとして電流センス領域を用いた場合に比べて、電流検出精度を向上することができる。また、リニア出力型の磁気抵抗素子の抵抗値は、磁界に対してリニアに変化する。従って、磁気抵抗素子の特性をリニア化する回路を付加する必要が無いため、チップ面積を増大させない。
【００２１】
図５は、本発明の実施の形態１に係る半導体装置の変形例を示す平面図である。引き出し線１０ａ，１０ｂが互いに異なる方向へ引き出されている。引き出し線１０ａ，１０ｂの下方にそれぞれ磁気抵抗素子１２ａ，１２ｂが配置されている。これにより、それぞれの引き出し線１０ａ，１０ｂが分担する電流の分流比をセンシングすることができる。従って、チップ内における電流密度の均一性とその変動を管理することができる。
【００２２】
なお、半導体素子１は、ＩＧＢＴに限らず、パワーＭＯＳＦＥＴ（power Metal-Oxide-Semiconductor Field-Effect Transistor）やダイオードなどの縦型パワーデバイスでもよい。
【００２３】
実施の形態２．
図６は、本発明の実施の形態２に係る半導体装置を示す平面図である。電流センサー１１は、第１及び第２の強磁性体１４ａ，１４ｂを更に有する。第１及び第２の強磁性体１４ａ，１４ｂは、電流の向きに対し直角方向に伸延し、磁気抵抗素子１２を挟み込むように配置されている。これにより、通電時に発生する磁界を集束させることできるため、磁気抵抗素子１２の感度を向上させることができる。
【００２４】
実施の形態３．
図７は、本発明の実施の形態３に係る半導体装置を示す平面図である。図８は、図７のＡ−Ａ´に沿った断面図である。強磁性体材料からなるブリッジ形状体１５が第１及び第２の強磁性体１４ａ，１４ｂに接続されている。ブリッジ形状体１５は磁気抵抗素子１２や引き出し線１０に対して絶縁されている。このブリッジ形状体１５により磁界を更に集束させることできるため、磁気抵抗素子１２の感度を更に向上させることができる。
【００２５】
なお、第１及び第２の強磁性体１４ａ，１４ｂの形成後に絶縁分離膜を形成・パターニングした後にスパッタでブリッジ形状体１５を形成してもよいし、予め筐体形成されたブリッジ形状体１５を第１及び第２の強磁性体１４ａ，１４ｂに接合してもよい。
【００２６】
実施の形態４．
図９は、本発明の実施の形態４に係る半導体装置を示す平面図である。磁気抵抗素子１２は、磁界に対して直角方向に複数回折り返したつづら折り形状（クランク形状）を持つ。これにより、磁気抵抗素子１２は、集束された磁界を受ける線路長が長くなるため、磁界の変化を検知しやすくなる。
【００２７】
実施の形態５．
図１０は、本発明の実施の形態５に係る半導体装置の一部を示す平面図である。磁気に対して抵抗値が変化しない固定抵抗１６ａ〜１６ｃが、エミッタ電極７上に配置されている。固定抵抗１６ａ〜１６ｃは、磁気抵抗素子１２に接続されてブリッジ回路を構成する。ブリッジ回路内の各接続点に電極パッド１７a〜１７ｄが設けられ、任意の外部回路と接続することができる。これにより、磁気抵抗素子１２の抵抗値の変化を精度よく検知することができる。
【００２８】
図１１は、本発明の実施の形態５に係る半導体装置の変形例の一部を示す平面図である。引き出し線１０ａ，１０ｂが互いに異なる方向へ引き出されている。引き出し線１０ａ，１０ｂの下方にそれぞれ磁気抵抗素子１２ａ，１２ｂが配置されている。磁気抵抗素子１２ａ，１２ｂにそれぞれ固定抵抗１６ａ〜１６ｃ，１６ｄ〜１６ｆが接続されてブリッジ回路を構成する。ブリッジ回路内の各接続点に電極パッド１７a〜１７ｈが設けられ、任意の外部回路と接続することができる。
【００２９】
これにより、それぞれの引き出し線１０ａ，１０ｂが分担する電流の分流比をセンシングすることができる。従って、チップ内における電流密度の均一性とその変動を管理することができる。また、磁気抵抗素子１２の抵抗値の変化を精度よく検知することができる。
【００３０】
実施の形態６．
図１２は、本発明の実施の形態６に係る半導体装置を示す平面図である。図１３は、図１２のＡ−Ａ´に沿った断面図である。磁気抵抗素子１２の抵抗値を読み取る磁気抵抗読み取り回路１８が、半導体素子１と同一チップ内に、ＣＭＯＳＩＣプロセスにより形成されている。磁気抵抗素子１２は、ＩＧＢＴ主電極領域からガードリング部を跨いで磁気抵抗読み取り回路１８まで伸延して、磁気抵抗読み取り回路１８に接続されている。このように半導体素子１と同一チップ内に磁気抵抗読み取り回路１８を設けることで、迅速かつ高精度なフィードバック制御を行うことができる。
【符号の説明】
【００３１】
１  半導体素子
７  エミッタ電極（表面電極）
１０  引き出し線
１１  電流センサー
１２  磁気抵抗素子
１４ａ  第１の強磁性体
１４ｂ  第２の強磁性体
１５  ブリッジ形状体
１６ａ〜１６ｆ  固定抵抗
１８  磁気抵抗読み取り回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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