(57)【特許請求の範囲】
【請求項１】
ライトデータを伝送する第１の貫通電極とリードデータを伝送する第２の貫通電極とをそれぞれ有する互いに積層された複数の被制御チップであって、前記複数の被制御チップに設けられた前記第１の貫通電極が互いに共通接続され、前記複数の被制御チップに設けられた前記第２の貫通電極が互いに共通接続された、複数の被制御チップと、
データ入出力端子と、前記データ入出力端子及び前記第１の貫通電極の間に設けられ前記データ入出力端子から前記ライトデータを受けて前記第１の貫通電極に出力する入力バッファと、前記データ入出力端子及び前記第２の貫通電極の間に設けられ前記第２の貫通電極から前記リードデータを受けて前記データ入出力端子に出力する出力バッファと、を有する制御チップと、
を備え、
前記複数の被制御チップは、ライトタイミング信号を伝送する第３の貫通電極と、リードタイミング信号を伝送する第４の貫通電極と、前記第１の貫通電極を介して供給される前記ライトデータを前記ライトタイミング信号に同期して取り込むライトバッファと、前記リードデータを前記リードタイミング信号に同期して前記第２の貫通電極に供給するリードバッファと、をそれぞれ有し、
前記複数の被制御チップに設けられた前記第３の貫通電極は互いに共通接続され、
前記複数の被制御チップに設けられた前記第４の貫通電極は互いに共通接続され、
前記制御チップは、コマンド入力端子と、前記コマンド端子に入力されたコマンド信号がライトコマンドであることに応答して前記第３の貫通電極に前記ライトタイミング信号を供給するライトタイミング制御回路と、前記コマンド端子に入力されたコマンド信号がリードコマンドであることに応答して前記第４の貫通電極に前記リードタイミング信号を供給するリードタイミング制御回路と、をさらに有することを特徴とする半導体装置。
【請求項２】
前記複数の被制御チップは、ライト用チップアドレスを伝送する第５の貫通電極と、リード用チップアドレスを伝送する第６の貫通電極と、前記ライト用チップアドレスと該チップに割り当てられたチップアドレスとが一致したことに応答して前記ライトバッファを活性化させるライトアドレス判定回路と、前記リード用チップアドレスと該チップに割り当てられたチップアドレスとが一致したことに応答して前記リードバッファを活性化させるリードアドレス判定回路と、をそれぞれ有し、
前記複数の被制御チップに設けられた前記第５の貫通電極は互いに共通接続され、
前記複数の被制御チップに設けられた前記第６の貫通電極は互いに共通接続され、
前記制御チップは、アクセスすべき被制御チップのチップアドレスを取得するチップアドレス取得回路と、前記ライトコマンドが発行されたことに応答して、前記チップアドレス取得回路によって取得された前記チップアドレスを前記第５の貫通電極に供給するライト用チップアドレス出力回路と、前記リードコマンドが発行されたことに応答して、前記チップアドレス取得回路によって取得された前記チップアドレスを前記第６の貫通電極に供給するリード用チップアドレス出力回路と、をさらに有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ライトタイミング制御回路は、前記ライトコマンドが発行されてから第１の時間が経過した後に前記第３の貫通電極に前記ライトタイミング信号を供給し、
前記リードタイミング制御回路は、前記リードコマンドが発行されてから第２の時間が経過した後に前記第４の貫通電極に前記リードタイミング信号を供給し、
前記ライト用チップアドレス出力回路は、前記ライトコマンドが発行されてから前記第１の時間が経過した後に前記第５の貫通電極に前記ライト用チップアドレスを供給し、
前記リード用チップアドレス出力回路は、前記リードコマンドが発行されてから前記第２の時間が経過した後に前記第６の貫通電極に前記リード用チップアドレスを供給する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記制御チップは、前記第１及び第２の時間を設定するモードレジスタをさらに有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の被制御チップは複数のランクにグループ分けされており、
前記制御チップには、排他的に活性化される複数のチップ選択信号が外部から供給され、
前記制御チップは、活性化されたチップ選択信号に対応するランクを選択的に活性化する
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置は、モジュール基板に複数個搭載した状態で使用されることが多い。モジュール化されたＤＲＡＭは、チップ選択信号によって排他的に選択される複数のランク（Ｒａｎｋ）に分類されることがある（特許文献１参照）。異なるランク間においては、データバス上の競合が生じない限り、互いに無関係にアクセス可能であることから、モジュール上のＤＲＡＭを複数のランクに分類することによりデータバスの利用効率を高めることができる。
【０００３】
他方、近年においては、メモリコントローラとのインターフェースを行ういわゆるフロントエンド部と、メモリコアを含むバックエンド部とをそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献２参照）。この方法によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１３４９０４号公報
【特許文献２】特開２００７−１５８２３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、積層型の半導体装置においては、リードデータやライトデータの伝送に用いる貫通電極が複数のコアチップ間において共通接続されていることから、積層された複数のコアチップを複数のランクに分類すると、貫通電極上においてリードデータやライトデータの競合が生じることがあった。これを防止するためには、異なるランクへのアクセスにおいてもデータの競合が生じないよう、コマンドの発行間隔を広げる必要があるが、この場合にはデータバスの利用効率が低下するという問題が生じる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、ライトデータを伝送する第１の貫通電極とリードデータを伝送する第２の貫通電極とをそれぞれ有する互いに積層された複数の被制御チップであって、前記複数の被制御チップに設けられた前記第１の貫通電極が互いに共通接続され、前記複数の被制御チップに設けられた前記第２の貫通電極が互いに共通接続された、複数の被制御チップと、データ入出力端子と、前記データ入出力端子及び前記第１の貫通電極の間に設けられ前記データ入出力端子から前記ライトデータを受けて前記第１の貫通電極に出力する入力バッファと、前記データ入出力端子及び前記第２の貫通電極の間に設けられ前記第２の貫通電極から前記リードデータを受けて前記データ入出力端子に出力する出力バッファと、を有する制御チップと、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ライトデータとリードデータを互いに異なる信号パスを介して伝送していることから、あるランクに対してライト動作を指示した直後に別のランクに対してリード動作を指示した場合であっても、貫通電極上においてライトデータとリードデータが競合することがない。これにより、制御チップ上のデータバスにおいて競合が生じない限り、異なるランクを互いに無関係にアクセスすることが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられた貫通電極ＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【図４】ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。
【図５】ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。
【図６】ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。
【図７】ＰＲＡ方式のアドレス割り付けを説明するための模式図である。
【図８】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図９】入力バッファ３１の回路図である。
【図１０】チップアドレス取得回路４１の回路図である。
【図１１】半導体装置１０のうちインターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のデータ転送に関する要素を抜き出して示すブロック図である。
【図１２】半導体装置１０の動作を説明するためのタイミング図である。
【図１３】変形例による半導体装置を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１１】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７（被制御チップ）と、コアチップＣＣ０〜ＣＣ７とは異なる製造マスクで製作された１枚のインターフェースチップＩＦ（制御チップ）と、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００１２】
コアチップＣＣ０〜ＣＣ７は、単体で動作する通常のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細については後述する。
【００１３】
一方、インターフェースチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。
【００１４】
本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦに貫通電極ＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００１５】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＳＤＲＡＭとして取り扱うことができる。
【００１６】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００１７】
コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層の貫通電極ＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらの貫通電極ＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示す貫通電極ＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００１８】
これに対し、一部の貫通電極ＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層の貫通電極ＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５が貫通電極ＴＳＶ２を介してカスケード接続されている。この種の貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００１９】
さらに他の一部の貫通電極ＴＳＶについては、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層の貫通電極ＴＳＶと短絡されている。この種の貫通電極ＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられた貫通電極ＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、不良チップ情報が挙げられる。
【００２０】
このように、コアチップＣＣ０〜ＣＣ７に設けられた貫通電極ＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分の貫通電極ＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号などは図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプの貫通電極ＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプの貫通電極ＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２１】
図３は、図２（ａ）に示すタイプの貫通電極ＴＳＶ１の構造を示す断面図である。
【００２２】
図３に示すように、貫通電極ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図３に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。
【００２３】
シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００２４】
ここで、インターフェースチップＩＦ及びコアチップＣＣ０〜ＣＣ７の詳細な回路構成について説明する前に、本実施形態による半導体装置１０のアドレス割り付けについて説明する。
【００２５】
本実施形態による半導体装置１０は、モード選択によってアドレス割り付けを変更することが可能である。半導体装置１０には、大きく分けてＬＲＡ（Logical Rank Address）方式とＰＲＡ（Physical Rank Address）方式が用意されている。ＬＲＡ方式とは、それぞれ異なるコアチップＣＣ０〜ＣＣ７に設けられた複数のバンクをコントローラから見て１つのバンクとして取り扱うアドレス割り付け方式である。これに対し、ＰＲＡ方式とは、各コアチップＣＣ０〜ＣＣ７に設けられた複数のバンクをそれぞれ１つのバンクとして取り扱うアドレス割り付け方式である。さらに、本実施形態では、ＬＲＡ方式に３タイプ用意されており、便宜上、それぞれＬＲＡ−１方式、ＬＲＡ−２方式、ＬＲＡ−３方式と呼ぶ。以下、各方式について具体的に説明する。
【００２６】
図４は、ＬＲＡ−１方式のアドレス割り付けを説明するための模式図である。図４〜図７においては一つのマス目がバンクを示している。したがって、一つのコアチップにはバンク０〜バンク７が含まれていることになる。
【００２７】
図４に示すように、ＬＲＡ−１方式とは、ロウアクセス時（アクティブコマンドＡＣＴの発行時）に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎ＋１，Ｘｎ（チップアドレス）に基づいてコアチップＣＣ０〜ＣＣ７のいずれかを選択するとともに、ロウアクセス時及びカラムアクセス時に供給されるバンクアドレス信号ＢＡ０〜ＢＡ２に基づいてバンク０〜バンク７のいずれかを選択する方式である。コントローラからは、異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個のバンクが１つのバンクとして認識される。
【００２８】
この方式では、カラムアクセス時（カラムコマンド発行時）にチップアドレスは供給されないが、コントローラは異なるコアチップＣＣ０〜ＣＣ７に含まれる同じ番号の８個のバンクを１つのバンクとして認識していることから、カラムアクセス時にチップアドレスを供給しなくても、どのコアチップＣＣ０〜ＣＣ７に対するカラムアクセスであるのか判別可能である。なぜなら、カラムアクセス時に指定されるバンクがアクティブ状態であるコアチップは、必ず１つだからである。
【００２９】
例えば、図４において丸印で囲ったバンクがアクティブ状態であるとすると、カラムアクセス時に指定されるバンクがバンク０であれば、バンク０がアクティブ状態であるコアチップＣＣ７にてカラムアクセスが行われ、カラムアクセス時に指定されるバンクがバンク１であれば、バンク１がアクティブ状態であるコアチップＣＣ５にてカラムアクセスが行われる、といった具合である。
【００３０】
このように、ＬＲＡ−１方式においては、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に行われる。また、コントローラからは１個のＤＲＡＭとして認識されることから、使用されるチップ選択信号（ＣＳ）も１ビットとなる。これにより、例えば、１回のロウアクセスでアクセスされるメモリセル数は１ｋバイトとなり、ランク数は１となる。
【００３１】
図５は、ＬＲＡ−２方式のアドレス割り付けを説明するための模式図である。
【００３２】
図５に示すように、ＬＲＡ−２方式とは、２ビットのチップ選択信号ＣＳ０，ＣＳ１に基づいてコアチップＣＣ０〜ＣＣ３かコアチップＣＣ４〜ＣＣ７を選択し、さらに、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋１，Ｘｎ（チップアドレス）に基づいて、選択された４つのコアチップの中からいずれか１つのコアチップを選択する方式である。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。
【００３３】
この方式では、チップ選択信号を用いてコアチップＣＣ０〜ＣＣ３又はコアチップＣＣ４〜ＣＣ７を選択していることから、コントローラから見たランク数は２となる。また、ＬＲＡ−１方式と同様、コアチップＣＣ０〜ＣＣ７の選択がロウアクセス時に確定することから、例えば、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式と同様１ｋバイトとなる。尚、この方式においてもカラムアクセス時にはチップアドレスは供給されないが、これによる問題が生じない点はＬＲＡ−１方式と同様である。
【００３４】
この方式においては、コアチップＣＣ０〜ＣＣ３とコアチップＣＣ４〜ＣＣ７とがチップ選択信号ＣＳ０，ＣＳ１によって区別されることから、コアチップＣＣ０〜ＣＣ３に属するバンクと、コアチップＣＣ４〜ＣＣ７に属するバンクは、コントローラから見て別のバンクとして取り扱われる。したがって、図５に示す例のように、コアチップＣＣ２のバンク０とコアチップＣＣ７のバンク０が同時にアクティブ状態となり得る。
【００３５】
図６は、ＬＲＡ−３方式のアドレス割り付けを説明するための模式図である。
【００３６】
図６に示すように、ＬＲＡ−３方式とは、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎに基づいてコアチップＣＣ０とＣＣ２、コアチップＣＣ１とＣＣ３、コアチップＣＣ４とＣＣ６、コアチップＣＣ５とＣＣ７のいずれかを選択し、さらに、カラムアクセス時に供給されるアドレス信号の一部Ｙｎ＋１に基づいて、選択された２つのコアチップの中からいずれか１つのコアチップを選択する方式である。バンクアドレス信号ＢＡ０〜ＢＡ２については、ロウアクセス時及びカラムアクセス時の両方において供給される。
【００３７】
この方式では、ロウアクセス時に供給されるアドレス信号の一部Ｘｎ＋２，Ｘｎと、カラムアクセス時に供給されるアドレス信号の一部Ｙｎ＋１によってコアチップＣＣ０〜ＣＣ７の選択が行われる。このため、チップアドレスはＸｎ＋２，Ｘｎ，Ｙｎ＋１となる。また、ロウアクセス時には２つのコアチップがアクティブ状態となることから、１回のロウアクセスでアクセスされるメモリセル数は、ＬＲＡ−１方式及びＬＲＡ−２方式の２倍となり、例えば２ｋバイトである。ランク数は、ＬＲＡ−１方式と同様１ランクである。
【００３８】
図７は、ＰＲＡ方式のアドレス割り付けを説明するための模式図である。
【００３９】
図７に示すように、ＰＲＡ方式とは、ロウアクセス時及びカラムアクセス時とも、アドレス信号の一部であるチップアドレスＰ２，Ｐ１，Ｐ０と、バンクアドレス信号ＢＡ０〜ＢＡ２が供給される方式である。この方式においては、コントローラからは全てのバンクが互いに異なるバンクとして認識される。つまり、本実施形態では６４バンクとして認識される。したがって、アクティブ状態となるバンクの数及び組み合わせは任意であり、最大で６４個のバンク全てがアクティブ状態となり得る。
【００４０】
以上が各アドレス割り付け方式の詳細である。これらのアドレス割り付け方式は、モード選択によって切り替えることが可能である。
【００４１】
次に、半導体装置１０の具体的な回路構成について説明する。以下の説明においては、半導体装置１０の動作モードがＬＲＡ−２方式に設定されている場合を例に説明する。
【００４２】
図８は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００４３】
図８に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、チップ選択端子１３、クロックイネーブル端子１４、アドレス端子１５、データ入出力端子１６、データストローブ端子１７が含まれている。その他、キャリブレーション端子や電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。
【００４４】
クロック端子１１は外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫは、入力バッファＩＢを介してクロック生成回路２１に供給される。クロック生成回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される。
【００４５】
内部クロック信号ＩＣＬＫはＤＬＬ回路２２に供給される。ＤＬＬ回路２２は、出力用クロック信号ＬＣＬＫを生成する回路であり、生成された出力用クロック信号ＬＣＬＫは、出力バッファ回路５１に供給される。
【００４６】
コマンド端子１２は、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢなどからなるコマンド信号ＣＯＭが供給される端子である。また、チップ選択端子１３はチップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂが供給される端子であり、クロックイネーブル端子１４はクロックイネーブル信号ＣＫＥ０，ＣＫＥ１が供給される端子である。これらのコマンド信号、チップ選択信号及びクロックイネーブル信号は、入力バッファ３１を介してコマンドデコーダ３２に供給される。
【００４７】
図９は、入力バッファ３１の回路図である。
【００４８】
図９に示すように、入力バッファ３１は、チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂ、クロックイネーブル信号ＣＫＥ０，ＣＫＥ１、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢがそれぞれ入力される入力バッファＩＢ１〜ＩＢ７を含んでいる。さらに入力バッファ３１は、入力バッファＩＢ１，ＩＢ２を通過したクロックイネーブル信号ＣＫＥ０，ＣＫＥ１を受け、これらに基づいて内部信号ＰＰＤ，ＰＰＤ０，ＰＰＤ１を生成する制御回路３１ａを備えている。内部信号ＰＰＤ０，ＰＰＤ１は、それぞれ入力バッファＩＢ３，ＩＢ４を活性化させる信号として用いられ、内部信号ＰＰＤは、入力バッファＩＢ５〜ＩＢ７を活性化させる信号として用いられる。
【００４９】
内部信号ＰＰＤ０，ＰＰＤ１は、それぞれチップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂに基づいて活性化される信号である。これにより、非活性状態であるチップ選択信号ＣＳ０Ｂ又はＣＳ１Ｂに対応する入力バッファＩＢ３又はＩＢ４の出力が誤って活性化しないようガードされる。また、内部信号ＰＰＤは、チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂの一方が活性化している場合に活性化する信号である。これにより、チップ選択信号ＣＳ０Ｂ，ＣＳ１Ｂの一方が活性化すれば、入力バッファＩＢ５〜ＩＢ７は活性化される。そして、入力バッファＩＢ３〜ＩＢ７を通過したこれらコマンド信号ＰＣＳ０，ＰＣＳ１，ＰＲＡＳ，ＰＣＡＳ，ＰＷＥは、図８に示すコマンドデコーダ３２に供給される。
【００５０】
コマンドデコーダ３２は、入力バッファ３１から出力されたコマンド信号ＰＣＳ０，ＰＣＳ１，ＰＲＡＳ，ＰＣＡＳ，ＰＷＥをデコードすることによって、各種内部制御信号を生成し、これらをコマンドラッチ回路３３に供給する回路である。
【００５１】
コマンドラッチ回路３３は、コマンドデコーダ３２から供給される各種内部制御信号を内部クロック信号ＩＣＬＫに同期してラッチし、これらをＴＳＶバッファ６１を介してコアチップＣＣ０〜ＣＣ７に供給する回路である。コマンドラッチ回路３３から出力される制御信号には、ロウコマンドＲ０，Ｒ１、リードタイミング信号ＲＣＬＫ、ライトタイミング信号ＷＣＬＫが含まれる。リードタイミング信号ＲＣＬＫは、コマンドラッチ回路３３に含まれるリードタイミング制御回路３３ａによって生成され、ＴＳＶバッファ６１及び貫通電極ＴＳＶＲＣＬＫを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、ライトタイミング信号ＷＣＬＫは、コマンドラッチ回路３３に含まれるライトタイミング制御回路３３ｂによって生成され、ＴＳＶバッファ６１及び貫通電極ＴＳＶＷＣＬＫを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。
【００５２】
ロウコマンドＲ０は、チップ選択信号ＣＳ０Ｂが活性化している状態でアクティブコマンドＡＣＴが発行された場合に活性化される信号である。一方、ロウコマンドＲ１は、チップ選択信号ＣＳ１Ｂが活性化している状態でアクティブコマンドＡＣＴが発行された場合に活性化される信号である。但し、これは本実施形態による半導体装置がＬＲＡ−２方式で動作している場合に限られ、他の方式で動作している場合には、チップ選択信号ＣＳ１Ｂが使用されないため、ロウコマンドＲ０のみが用いられる。
【００５３】
また、リードタイミング信号ＲＣＬＫは、リードコマンドＲＤが発行された後、所定のレイテンシが経過した後に活性化される信号である。リードタイミング信号ＲＣＬＫのレイテンシは、アディティブレイテンシＡＬ＋αに設定される。ここでαとは、後述するリードライトアンプ３００の動作による遅延時間に相当する。また、ライトタイミング信号ＷＣＬＫは、ライトコマンドＷＲが発行された後、所定のレイテンシが経過した後に活性化される信号である。ライトタイミング信号ＷＣＬＫのレイテンシは、アディティブレイテンシＡＬ＋ＣＡＳライトレイテンシＣＷＬ＋βに設定される。ここでβとは、後述するシリアルパラレル変換回路５５の動作による遅延時間に相当する。リードコマンドＲＤが発行されてからリードタイミング信号ＲＣＬＫが活性化するまでの時間や、ライトコマンドＷＲが発行されてからライトタイミング信号ＷＣＬＫが活性化するまでの時間は、モードレジスタ６０の設定値によって変化させることができる。
【００５４】
アドレス端子１５は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡが供給される端子であり、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡは、入力バッファＩＢを介してアドレスラッチ回路４０，４４に供給される。アドレスラッチ回路４０は、供給されたアドレス信号ＡＤＤ及びバンクアドレス信号ＢＡの一部を内部クロック信号ＩＣＬＫに同期してラッチし、ラッチしたアドレスから抽出又は生成したチップアドレスをＴＳＶバッファ６１及び貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給する。また、アドレスラッチ回路４４は、アドレス信号ＡＤＤ及びバンクアドレス信号ＢＡの別の一部を内部クロック信号ＩＣＬＫに同期してラッチし、これらをＴＳＶバッファ６１及び貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給する。
【００５５】
図８に示すように、アドレスラッチ回路４０には、チップアドレス取得回路４１、リード用チップアドレス出力回路４２及びライト用チップアドレス出力回路４３が含まれている。
【００５６】
図１０は、チップアドレス取得回路４１の回路図である。
【００５７】
図１０に示すように、チップアドレス取得回路４１は、バンクアドレスＢＡをデコードするデコーダ４１０と、バンクごとにチップアドレスを保持するチップアドレス保持回路４２０〜４２７とを備える。デコーダ４１０は、アクティブコマンドＡＣＴの発行時に指定されたバンクアドレスＢＡに基づいて、チップアドレス保持回路４２０〜４２７のいずれかを選択する。選択されたチップアドレス保持回路には、アクティブコマンドＡＣＴの発行時に指定されたチップアドレスＳＩＤ（ＲＯＷ）が保持される。そして、カラムコマンド発行時に供給されるバンクアドレスＢＡに基づき、対応するチップアドレス保持回路４２０〜４２７からチップアドレスを読み出せば、チップアドレスＳＩＤ（ＣＯＬＵＭＮ）を取得することが可能となる。チップアドレスＳＩＤ（ＣＯＬＵＭＮ）とは、カラムコマンドの発行時にアクセスすべきコアチップＣＣ０〜ＣＣ７を示すアドレスである。このようなチップアドレス取得回路４１を用いているのは、ＬＲＡ方式においてはカラムコマンド発行時にチップアドレスが入力されないからである。
【００５８】
そして、取得されたチップアドレスは、リード用チップアドレス出力回路４２又はライト用チップアドレス出力回路４３に送られ、リード動作時においてはリードタイミング信号ＲＣＬＫに同期してリード用チップアドレス出力回路４２からリード用チップアドレスＲＳＩＤとして出力され、ライト動作時においてはライトタイミング信号ＷＣＬＫに同期してライト用チップアドレス出力回路４３からライト用チップアドレスＷＳＩＤとして出力される。リード用チップアドレスＲＳＩＤは、貫通電極ＴＳＶＲＳＩＤを介してコアチップＣＣ０〜ＣＣ７に共通に供給され、ライト用チップアドレスＷＳＩＤは、貫通電極ＴＳＶＷＳＩＤを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。尚、ＰＲＡ方式においてはカラムコマンド発行時においてもチップアドレスが入力されることから、ＰＲＡ方式が選択されている場合には、入力されたカラムコマンド発行時に入力されたチップアドレスがそのままリード用チップアドレス出力回路４２又はライト用チップアドレス出力回路４３に送られる。
【００５９】
一方、ロウコマンド発行時に入力されたチップアドレスは、アクティブ用チップアドレスＡＳＩＤとして、アドレスラッチ回路４０から出力される。これらアクティブ用チップアドレスＡＳＩＤ、リード用チップアドレスＲＳＩＤ及びライト用チップアドレスＷＳＩＤは、それぞれ異なる貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。
【００６０】
データ入出力端子１６は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子であり、出力バッファ回路５１及び入力バッファ回路５２に接続されている。出力バッファ回路５１は、リードデータラッチ回路５３及びパラレルシリアル変換回路５４を介して供給されるリードデータを受け、これを出力用クロック信号ＬＣＬＫに同期してデータ入出力端子１６に出力する回路である。一方、入力バッファ回路５２は、データ入出力端子１６を介して供給されるライトデータを受け、これをシリアルパラレル変換回路５５を介してライトデータラッチ回路５６に供給する回路である。入力バッファ回路５２の動作は、データストローブ端子１７より供給されるデータストローブ信号ＤＱＳに同期して行われる。パラレルシリアル変換回路５４は、コアチップＣＣ０〜ＣＣ７から貫通電極ＴＳＶＲを介して供給されるパラレルなリードデータをシリアル変換する回路である。また、シリアルパラレル変換回路５５は、入力バッファ回路５２から供給されるシリアルなライトデータをパラレルに変換する回路である。
【００６１】
図８に示すように、リードデータは貫通電極ＴＳＶＲ及びリードバスＲＢＳを介してコアチップＣＣ０〜ＣＣ７から供給される。貫通電極ＴＳＶＲは、コアチップＣＣ０〜ＣＣ７に共通接続されている。一方、ライトデータはライトバスＷＢＳ及び貫通電極ＴＳＶＷを介してコアチップＣＣ０〜ＣＣ７へ供給される。貫通電極ＴＳＶＷは、コアチップＣＣ０〜ＣＣ７に共通接続されている。このように、リードバスＲＢＳに接続された貫通電極ＴＳＶＲと、ライトバスＷＢＳに接続された貫通電極ＴＳＶＷとはそれぞれ別個に設けられており、これによりリードデータとライトデータは互いに異なる信号パスを介して転送されることになる。
【００６２】
リードデータラッチ回路５３は、貫通電極ＴＳＶＲを介してコアチップＣＣ０〜ＣＣ７から転送されるパラレルなリードデータをリードタイミング信号ＲＣＬＫに同期してラッチし、パラレルシリアル変換回路５４に供給する回路である。また、ライトデータラッチ回路５６は、シリアルパラレル変換回路５５から供給されるパラレルなライトデータをライトタイミング信号ＷＣＬＫに同期してラッチし、貫通電極ＴＳＶＷを介してコアチップＣＣ０〜ＣＣ７に供給する回路である。
【００６３】
このように、リードデータラッチ回路５３及びライトデータラッチ回路５６とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、単独で動作する通常のＳＤＲＡＭでは、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦとの間においては、データの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なる貫通電極ＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要な貫通電極ＴＳＶの数を削減しても構わない。例えば、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のリードデータ又はライトデータの転送を２回に分けて行っても構わない。
【００６４】
また、インターフェースチップＩＦには、モードレジスタ６０が備えられている。モードレジスタ６０は、本実施形態による半導体装置の動作モードが設定されるレジスタである。設定される動作モードにはアドレス割り付け方式、つまり、ＬＲＡ−１方式、ＬＲＡ−２方式、ＬＲＡ−３方式及びＰＲＡ方式の区別も含まれる。モードレジスタ６０の出力であるモード信号ＭＯＤＥは各種回路ブロックに供給されるとともに、貫通電極ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも供給される。例えば、入力バッファ３１は、モード信号ＭＯＤＥがＬＲＡ−２方式を示している場合にはチップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１を有効とし、逆に、ＬＲＡ−２方式以外の方式を示している場合にはチップ選択信号ＣＳ１及びクロックイネーブル信号ＣＫＥ１を無効化する。また、アドレスラッチ回路４０は、モード信号ＭＯＤＥがどのアドレス割り付け方式を指定しているかに応じて、アドレス信号ＡＤＤの異なる一部を抽出し、これに基づきチップアドレスを生成する。
【００６５】
以上がインターフェースチップＩＦの概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００６６】
図８に示すように、コアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ７０は、８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは互いに非排他的に独立して動作することができる。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図８においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ７１によって行われる。また、ビット線ＢＬはセンス回路７２内の対応するセンスアンプに接続されている。センスアンプの選択はカラムデコーダ７３によって行われる。
【００６７】
ロウデコーダ７１には、ロウアドレス制御回路７４を介してロウアドレスＲＡが供給される。ロウアドレス制御回路７４は、ロウアドレス判定回路１００の出力である一致信号ＨＩＴＡが活性化したことに応答して、貫通電極ＴＳＶ及びＴＳＶバッファ６２を介して供給されるアドレス信号ＡＤＤをラッチする。また、カラムデコーダ７３には、カラムアドレス制御回路７５を介してカラムアドレスＣＡが供給される。カラムアドレス制御回路７５は、カラムアドレス判定回路２００の出力である一致信号ＨＩＴＲ又はＨＩＴＷが活性化したことに応答して、貫通電極ＴＳＶ及びＴＳＶバッファ６２を介して供給されるアドレス信号ＡＤＤをラッチする。
【００６８】
ロウアドレス判定回路１００は、貫通電極ＴＳＶを介してインターフェースチップＩＦより供給されるアクティブ用チップアドレスＡＳＩＤと、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤとを比較し、両者が一致した場合に一致信号ＨＩＴＡを活性化させる。固有のチップアドレスＳＩＤは、チップアドレス保持回路７６に保持されている。チップアドレス保持回路７６は、図２（ｂ）に示したタイプの貫通電極ＴＳＶ２を介してコアチップＣＣ０〜ＣＣ７間で縦続接続されており、これにより、各コアチップＣＣ０〜ＣＣ７にそれぞれ異なるチップアドレスＳＩＤが設定される。
【００６９】
また、ロウアドレス判定回路１００には、貫通電極ＴＳＶを介してロウコマンドＲ０，Ｒ１及びモード信号ＭＯＤＥも供給される。これにより、ロウアドレス判定回路１００は、モード信号ＭＯＤＥがＬＲＡ−２方式を示している場合、当該チップがランク０に属していればロウコマンドＲ０に応答して活性化され、当該チップがランク１に属していればロウコマンドＲ１に応答して活性化される。これに対し、モード信号ＭＯＤＥがＬＲＡ−２方式以外の方式を示している場合には、ロウコマンドＲ１は使用されないため、ロウアドレス判定回路１００はロウコマンドＲ０に応答して活性化される。
【００７０】
カラムアドレス判定回路２００は、貫通電極ＴＳＶＲＳＩＤ，ＴＳＶＷＳＩＤを介してインターフェースチップＩＦより供給されるリード用チップアドレスＲＳＩＤ及びライト用チップアドレスＷＳＩＤと、当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤとを比較し、両者が一致した場合に一致信号ＨＩＴＲ及びＨＩＴＷをそれぞれ活性化させる。一致信号ＨＩＴＲ及びＨＩＴＷは、カラムアドレス制御回路７５のみならずリードライトアンプ３００にも供給される。
【００７１】
リードライトアンプ３００は、リード動作時においては一致信号ＨＩＴＲによって活性化され、メモリセルアレイ７０から読み出されたリードデータをリードタイミング信号ＲＣＬＫに同期してインターフェースチップＩＦに出力する。また、リードライトアンプ３００は、ライト動作時においては一致信号ＨＩＴＷによって活性化され、インターフェースチップＩＦから転送されたライトデータをライトタイミング信号ＷＣＬＫに同期してメモリセルアレイ７０に出力する。
【００７２】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。図８に示した貫通電極ＴＳＶは、いずれも図２（ａ）に示したタイプの貫通電極ＴＳＶ１である。
【００７３】
図１１は、本実施形態による半導体装置のうち、インターフェースチップＩＦとコアチップＣＣ０〜ＣＣ７との間のデータ転送に関する要素を抜き出して示すブロック図である。
【００７４】
図１１に示すように、リード用チップアドレス出力回路４２から出力されるリード用チップアドレスＲＳＩＤは、貫通電極ＴＳＶＲＳＩＤを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、ライト用チップアドレス出力回路４３から出力されるライト用チップアドレスＷＳＩＤとは、貫通電極ＴＳＶＷＳＩＤを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。
【００７５】
また、コアチップＣＣ０〜ＣＣ７に設けられたカラムアドレス判定回路２００には、リードアドレス判定回路２１０とライトアドレス判定回路２２０が含まれており、これら判定回路２１０，２２０にそれぞれリード用チップアドレスＲＳＩＤ及びライト用チップアドレスＷＳＩＤが供給される。したがって、リード動作時においては、リード用チップアドレスＲＳＩＤと当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤとがリードアドレス判定回路２１０によって比較され、両者が一致した場合に一致信号ＨＩＴＲが活性化する。一方、ライト動作時においては、ライト用チップアドレスＷＳＩＤと当該コアチップＣＣ０〜ＣＣ７に割り当てられた固有のチップアドレスＳＩＤとがライトアドレス判定回路２２０によって比較され、両者が一致した場合に一致信号ＨＩＴＷが活性化する。
【００７６】
これら一致信号ＨＩＴＲ，ＨＩＴＷは、リードライトアンプ３００に含まれるリードバッファ制御回路３１０及びライトバッファ制御回路３２０にそれぞれ供給される。リードバッファ制御回路３１０は、一致信号ＨＩＴＲが活性化している場合、リードタイミング信号ＲＣＬＫに同期したリードタイミング信号ＲＣＬＫ＿ＣＯＲＥをリードバッファ３３０に供給する回路である。これにより、センス回路７２から読み出されたリードデータは、リードタイミング信号ＲＣＬＫ＿ＣＯＲＥに同期して貫通電極ＴＳＶＲに出力され、リードバスＲＢＳを介してリードデータラッチ回路５３に供給される。一方、ライトバッファ制御回路３２０は、一致信号ＨＩＴＷが活性化している場合、ライトタイミング信号ＷＣＬＫに同期したライトタイミング信号ＷＣＬＫ＿ＣＯＲＥをライトバッファ３４０に供給する回路である。これにより、ライトバスＷＢＳを介して貫通電極ＴＳＶＷに出力されたライトデータは、ライトタイミング信号ＷＣＬＫ＿ＣＯＲＥに同期してセンス回路７２に供給される。
【００７７】
図１２は、本実施形態による半導体装置の動作を説明するためのタイミング図である。
【００７８】
図１２に示す例では、クロック信号ＣＫのアクティブエッジ０に同期してライトコマンドＷが発行され、クロック信号ＣＫのアクティブエッジ６に同期してリードコマンドＲが発行されている。ライトコマンド発行時に指定されたランクはランク０であり、リードコマンド発行時に指定されたランクはランク１である。つまり、異なるランクに対するアクセスであることから、メモリコントローラはデータバス上でデータの衝突が生じない限り、これらランクへのアクセスを無関係に実行することが可能である。
【００７９】
ライトコマンドＷが発行されると、コマンドデコーダ３２は内部ライトコマンドＷＲＩＴＥＣＯＭを生成し、これをライトタイミング制御回路３３ｂに供給する。ライトタイミング制御回路３３ｂは、内部ライトコマンドＷＲＩＴＥＣＯＭを受け、所定のタイミングでライトタイミング信号ＷＣＬＫを活性化させる。内部ライトコマンドＷＲＩＴＥＣＯＭを受けてからライトタイミング信号ＷＣＬＫを活性化させるまでの時間は、モードレジスタ６０の設定値によって変化させることができる。そして、ライトコマンドＷが発行されてからＣＡＳライトレイテンシＣＷＬ（＝５）が経過した後にシリアルに入力されるライトデータは、ライトバスＷＢＳ及び貫通電極ＴＳＶＷを介して、各コアチップＣＣ０〜ＣＣ７に共通に供給される。さらに、ライト用チップアドレス出力回路４３は、ライトタイミング信号ＷＣＬＫに同期してライト用チップアドレスＷＳＩＤを各コアチップＣＣ０〜ＣＣ７に共通に供給する。これにより、コアチップＣＣ０〜ＣＣ７に共通に供給されたライトデータは、ライト用チップアドレスＷＳＩＤが示すコアチップにおいて、ライトバッファ３４０により取り込まれることになる。
【００８０】
一方、リードコマンドＲが発行されると、コマンドデコーダ３２は内部リードコマンドＲＥＡＤＣＯＭを生成し、これをリードタイミング制御回路３３ａに供給する。リードタイミング制御回路３３ａは、内部リードコマンドＲＥＡＤＣＯＭを受け、所定のタイミングでリードタイミング信号ＲＣＬＫを活性化させる。内部リードコマンドＲＥＡＤＣＯＭを受けてからリードタイミング信号ＲＣＬＫを活性化させるまでの時間は、モードレジスタ６０の設定値によって変化させることができる。また、リード用チップアドレス出力回路４２は、リードタイミング信号ＲＣＬＫに同期してリード用チップアドレスＲＳＩＤを各コアチップＣＣ０〜ＣＣ７に共通に供給する。これにより、リード用チップアドレスＲＳＩＤが示すコアチップ内のメモリセルアレイ７０から読み出されたリードデータは、リードバッファ３３０及び貫通電極ＴＳＶＲを介してリードバスＲＢＳに転送される。
【００８１】
図１２に示す例では、ライトバスＷＢＳを用いたライトデータの転送動作と、リードバスＲＢＳを用いたリードデータの転送動作とが時間的に重複していることが分かる。このことは、共通のリードライトバス及び共通の貫通電極ＴＳＶを用いた場合、リードライトバス上並びに共通の貫通電極ＴＳＶ上において、ライトデータとリードデータが衝突することを意味する。しかしながら、本実施形態による半導体装置では、ライトデータを転送するためのライトバスＷＢＳ及び貫通電極ＴＳＶＷと、リードデータを転送するためのリードバスＲＢＳ及び貫通電極ＴＳＶＲとが別個に設けられていることから、このようなデータの衝突は生じない。これにより、データバスの利用効率が高められる。
【００８２】
上記の例では、異なるランク間でライト動作とリード動作をこの順に行った場合（Write to Read）について説明したが、データの転送タイミングがWrite to Readにおいて最も近接する点を考慮すれば、その他のケースにおいてもデータの衝突が生じないことは容易に理解できる。
【００８３】
このように、本実施形態では、ライトデータが転送される信号パスとリードデータが転送される信号パスとを分離していることから、異なるランク間でライト動作とリード動作をこの順に行った場合であっても、データの衝突が生じない。これにより、積層された複数のコアチップを複数のランクに分類して動作させる場合にデータバスの利用効率を高めることが可能となる。
【００８４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８５】
例えば、上記実施形態では、ＬＲＡ−２方式で動作する場合を例に説明したが、本発明の対象となる半導体装置がＬＲＡ−２方式での動作が可能である必要はない。したがって、図１３に示す半導体装置のように、１ランク動作を行う半導体装置に本発明を適用することも可能である。図１３に示す半導体装置は、１ランク動作のみを行う半導体装置の例であり、したがって複数のチップ選択信号は用いられず、図示しない単一のチップ選択信号のみが使用される。その他の構成は、図１１に示した半導体装置と基本的に同じである。
【符号の説明】
【００８６】
ＡＳＩＤ    アクティブ用チップアドレス
ＣＣ０〜ＣＣ７    コアチップ
ＣＳ０Ｂ，ＣＳ１Ｂ    チップ選択信号
ＨＩＴＡ，ＨＩＴＲ，ＨＩＴＷ    一致信号
ＩＦ      インターフェースチップ
ＩＰ      インターポーザ
ＲＢＳ    リードバス
ＲＣＬＫ  リードタイミング信号
ＲＳＩＤ  リード用チップアドレス
ＳＩＤ    チップアドレス
ＴＳＶ，ＴＳＶＲ，ＴＳＶＷ    貫通電極
ＷＢＳ    ライトバス
ＷＣＬＫ  ライトタイミング信号
ＷＳＩＤ  ライト用チップアドレス
４２０〜４２７  チップアドレス保持回路
１０      半導体装置
１１      クロック端子
１２      コマンド端子
１３      チップ選択端子
１４      クロックイネーブル端子
１５      アドレス端子
１６      データ入出力端子
１７      データストローブ端子
２１      クロック生成回路
２２      ＤＬＬ回路
３１      入力バッファ
３２      コマンドデコーダ
３３      コマンドラッチ回路
３３ａ    リードタイミング制御回路
３３ｂ    ライトタイミング制御回路
４０，４４    アドレスラッチ回路
４１      チップアドレス取得回路
４２      リード用チップアドレス出力回路
４３      ライト用チップアドレス出力回路
５１      出力バッファ回路
５２      入力バッファ回路
５３      リードデータラッチ回路
５４      パラレルシリアル変換回路
５５      シリアルパラレル変換回路
５６      ライトデータラッチ回路
６０      モードレジスタ
６１，６２    ＴＳＶバッファ
７０      メモリセルアレイ
７１      ロウデコーダ
７２      センス回路
７３      カラムデコーダ
７４      ロウアドレス制御回路
７５      カラムアドレス制御回路
７６      チップアドレス保持回路
１００    ロウアドレス判定回路
２００    カラムアドレス判定回路
２１０    リードアドレス判定回路
２２０    ライトアドレス判定回路
３００    リードライトアンプ
３１０    リードバッファ制御回路
３２０    ライトバッファ制御回路
３３０    リードバッファ
３４０    ライトバッファ
【図１】
0005650984.tif 000002
【図２】
0005650984.tif 000003
【図３】
0005650984.tif 000004
【図４】
0005650984.tif 000005
【図５】
0005650984.tif 000006
【図６】
0005650984.tif 000007
【図７】
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【図８】
0005650984.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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