(57)【特許請求の範囲】
【請求項１】
メモリセル毎に分離して形成された下部電極と、前記下部電極の上に形成され、抵抗値の変化により情報を記録することが可能な記憶層と、前記記憶層の上に形成された上部電極とを含む記憶装置を製造する方法であって、
絶縁層内に、ポリシリコンから成るプラグ層を形成する工程と、
表面に金属膜を形成する工程と、
前記プラグ層と、前記プラグ層と接する部分の前記金属膜とを反応させて、金属シリサイド層を形成する工程と、
未反応の前記金属膜を除去する工程と、
前記金属シリサイド層から成る前記下部電極の上に、前記記憶層及び前記上部電極を、複数のメモリセルで共通に形成する工程とを含み、
前記記憶層を前記下部電極の上層に接して形成する
記憶装置の製造方法。
【請求項２】
前記金属膜に、Ｔｉ，Ｃｏ，Ｎｉ，Ｗ，Ｔａから選ばれる１種以上を用いる、請求項１に記載の記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型の記憶素子から成る記憶装置の製造方法に係わる。
【背景技術】
【０００２】
従来から、抵抗変化型の不揮発性の記憶素子が提案されている。
抵抗変化型の不揮発性の記憶素子は、抵抗値が変化する材料（以下、抵抗変化材料と呼ぶ）を使用して、抵抗値によって情報を記憶する記憶層を構成する。
例えば、記憶層として、絶縁膜（高抵抗膜）を用いて、この記憶層を下部電極と上部電極で挟んで記憶素子を形成し、この記憶素子を使用して、高速に動作する記憶装置（所謂、ＲｅＲＡＭ）を構成する。
【０００３】
なお、抵抗変化型の不揮発性の記憶素子の一種として、抵抗が変化することにより情報を記憶する記憶層と、イオンとして移動が可能な元素を含有させたイオン源層とを積層させた構成の記憶素子が提案されている。
この構成の記憶素子では、例えば、下部電極と上部電極との間に、記憶層及びイオン源層を挟んだ構造が採られる。イオン源層には、イオンとなる元素として、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ等の元素が含まれている。記憶層には、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、あるいはそれらの混合材料を用いることができる。
そして、例えば、下部電極側に記憶層を、上部電極側にイオン源層を、それぞれ配置して、記憶素子を構成する。このとき、下部電極に対して上部電極にプラスの電圧を印加すると、イオン源層中のＣｕ等の元素がイオン化されて電界により記憶層に侵入し、その記憶層中にフィラメントを形成する。これにより、記憶層が低抵抗状態となる。また、記憶層が低抵抗状態のときに、下部電極に対して上部電極にマイナスの電圧を印加すると、記憶層中に形成されたフィラメントが酸化され、記憶層が元の絶縁状態（高抵抗状態）に戻る。
【０００４】
抵抗変化型の不揮発性の記憶素子において、その下部電極は、記憶素子のスイッチング特性を決定する重要な要素となっている。
また、下部電極そのものが単独で特性を決定するものでなく、記憶層（スイッチング層）との整合性が重要である（例えば、非特許文献１を参照）。
【０００５】
ここで、各種金属元素の電極電位（標準電極電位）と仕事関数との関係を、図１５に示す。図１５中、点線で囲われた金属元素は、正の電極電位を有している。
下部電極に酸化や還元されやすい材料を使用すると、記憶層の特性を劣化させる問題を生じる。
【０００６】
また、抵抗変化材料を用いた記憶素子を、実際にメモリとして高速に制御するためには、各メモリセルの記憶素子に、記憶素子を選択するためのトランジスタを付加して、メモリセルアレイを構成する必要がある。
トランジスタＴ及び記憶素子Ｒから、１Ｔ１Ｒのメモリセルアレイを高密度に作りこむ場合には、所謂ＤＲＡＭの１Ｔ１Ｃの構造と類似しているため、ＤＲＡＭのキャパシタＣを記憶素子Ｒに置き換えることが、最も容易に高密度化できる構造である。
【０００７】
従って、抵抗変化型の不揮発性の記憶素子を用いる場合には、例えば、図１６に回路構成図を示すように、メモリセルアレイを構成すればよい。
図１６に示すように、各メモリセルが、記憶素子１０１とトランジスタ１０２とを有して構成されている。
図中、１０３はメモリセルの行を選択してトランジスタ１０２のオンオフを制御する配線を示し、１０４はメモリセルの列を選択する配線を示し、１０５は記憶素子１０１に電位（接地電位や電源電位等）を供給する配線を示す。
【０００８】
さらに、一般的なＤＲＡＭの構造では、Storage node Contact（キャパシタと基板とをつなぐ接続孔）には、ポリシリコン（一般にはＮ型にドープされている）を用いているのが一般的である（例えば、非特許文献２を参照）。
【０００９】
一方で、前述したように、所謂ＲｅＲＡＭにおいて、下部電極はスイッチング特性を決定づける非常に重要な要素であり、接続孔のこのポリシリコン（所謂、ポリシリコンプラグ）と記憶層との間に適切な下部電極を作りこまなくてはならない。
【００１０】
例えば、前述した、記憶層とイオン源層とを積層した記憶素子では、可逆的な電界（電圧）による金属フィラメントの生成や消失が原理であることにも起因して、下部電極の材料としては、より酸化されにくい、安定な電極材料であることが望ましい。
このような電極材料の候補としてはＴｉＮ，ＷＮ，ＴａＮ，ＺｒＮ等の金属窒化物、もしくは、ＴｉＳｉ，ＮｉＳｉ，ＴａＳｉ，ＷＳｉ，ＣｏＳｉ等の金属シリサイド膜が挙げられる。
【００１１】
ところで、上述した抵抗変化型の不揮発性の記憶素子から成る記憶装置（メモリ）では、記憶装置の小型化や記憶容量の増大を図るために、記憶装置を構成するメモリセルのサイズを縮小して、より多くのメモリセルを集積することが要望されている。
【００１２】
従来から、エッチング等によって、記憶層の抵抗変化材料をメモリセル毎に分離することが提案されている。
この場合の記憶装置の製造方法の一例を、図１７を参照説明する。
まず、図１７Ａに示すように、絶縁層５１内に、ポリシリコンによってプラグ層５２を形成する。
その後、図１７Ｂに示すように、プラグ層５２上に、下部電極５３と記憶層５４と上部電極５５とを、順次全面に成膜する。
次に、図１７Ｃに示すように、レジストパターンを形成する。
続いて、レジストパターンをマスクとして用いたドライエッチングにより、パターンニングする。これにより、図１７Ｄに示すように、プラグ層５２上に、下部電極５３と記憶層５４と上部電極５５とから成る記憶素子６０が、メモリセル毎に分離されたパターンで形成される。
【００１３】
この構造の場合は、記憶層５４に使われる、新規な材料や半導体装置にはあまり使用されていない材料を、エッチングして、ビット毎に、もしくは、ビットライン毎に、加工する必要がある。
一般的に、Ｃｕ等の難エッチング材料を含む高抵抗膜を微細加工することは困難である。その結果、緩いピッチでの加工となり、メモリセルが大きくなってしまうため、メモリの高密度化ができなくなる。
【００１４】
これに対して、酸化物等の抵抗変化材料を用いた記憶層は他の層よりも充分に抵抗が高いので、下部電極或いは上部電極のみをビット毎に分離しても、記憶層内で隣接するメモリセルとの短絡を生じない。
そこで、下部電極のみをメモリセル毎に分離して、その上に記憶層を形成した構造が考えられている。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】Z.Wei et al.,“Highly Reliable TaOx ReRAM and Direct Evidence of Redox Reaction Mechanism”,12-2,IEDM2008
【非特許文献２】Y.K.Park et al.,“Fully Integrated 56nm DRAM Technology for 1Gb DRAM”,10B-4,VLSI tech 2007
【発明の概要】
【発明が解決しようとする課題】
【００１６】
抵抗変化材料を記憶層に用いた記憶素子において、下部電極のみをメモリセル毎に分離して、その上に記憶層を形成した構成を製造する場合、以下に説明するような製造方法が考えられる。
【００１７】
第１の製造方法を、以下に説明する。
図１８Ａに示すように、絶縁層５１内に、ポリシリコンによってプラグ層５２を形成する。ここまでは、図１７Ａと同様である。
【００１８】
次に、後で形成する下部電極を分離するための層間絶縁層５６（一般的には、ＳｉＯ２，ＳｉＮ等）を形成する。
そして、層間絶縁層５６上にレジスト６２を塗布して、リソグラフィによりレジスト６２の一部を除去して、図１８Ｂに示すように、プラグ層５２上に下部電極のためのパターンを開口する。
【００１９】
次に、層間絶縁層５６に対するドライエッチング工程とレジスト６２の除去工程とを行うことにより、図１８Ｃに示すように、プラグ層５２上に下部電極を埋め込むための接続孔を形成する。
【００２０】
次に、図１９Ｄに示すように、層間絶縁層５６の間の接続孔の深さよりも薄い膜厚で、表面にＴｉ膜５７を形成する。これにより、接続孔においては、プラグ層５２上に接してＴｉ膜５７が形成される。
さらに、図１９Ｅに示すように、接続孔を完全に埋める厚さで、表面にＴｉＮ層５８を形成する。
【００２１】
次に、ＣＭＰ（化学的機械的研磨）法により、表面を平坦化する。これにより、図１９Ｆに示すように、層間絶縁層５６上のＴｉ膜５７及びＴｉＮ層５８が除去されて、プラグ層５２上の接続孔内のみに、Ｔｉ膜５７及びＴｉＮ層５８が残る。
【００２２】
その後、記憶層５４及び上部電極５５を順次形成して、図１９Ｇに示すように、下部電極５３と記憶層５４と上部電極５５とから成る記憶素子６０を形成する。
この構造の場合、Ｔｉ膜５７と、その上のＴｉＮ層５８とによって、下部電極５３が構成される。
【００２３】
この構造においては、ポリシリコンから成るプラグ層５２と下部電極５３との界面がＴｉ膜５７のみとなっているため、この界面でオーミック接合ができ、接触抵抗が低くなる。
【００２４】
しかしながら、この第１の製造方法で得られる構造では、記憶層５４に接している下部電極５３の一部に純金属（ここではＴｉ）がある。金属Ｔｉは、容易に酸化される材料であるため、スイッチング動作のための電界により容易に記憶層５４に侵入し、スイッチング特性を著しく劣化させる。
【００２５】
次に、第２の製造方法を以下に説明する。
まず、図１８Ａ〜図１８Ｃに示したと同じ工程を行う。即ち、プラグ層５２上に接続孔が形成された状態となる。
【００２６】
次に、図２０Ｄに示すように、接続孔を完全に埋める厚さで、表面にＴｉＮ層５８を形成する。
【００２７】
次に、ＣＭＰ法により、表面を平坦化する。これにより、図２０Ｅに示すように、層間絶縁層５６上のＴｉＮ層５８が除去されて、プラグ層５２上の接続孔内のみにＴｉＮ層５８が残る。
【００２８】
その後、記憶層５４及び上部電極５５を順次形成して、図２０Ｆに示すように、下部電極５３と記憶層５４と上部電極５５とから成る記憶素子６０を形成する。この構造の場合、ＴｉＮ層５８によって、下部電極５３が構成される。
【００２９】
この構造においては、下部電極５３の表面には純金属（Ｔｉ等）がないので、記憶層５４への金属の侵入を抑制することができ、第１の製造方法で得られる構造の問題点を解決することができる。
【００３０】
しかしながら、この構造においては、ポリシリコンから成るプラグ層５２と下部電極５３との界面がＴｉＮ層５８のみとなっているため、この界面でオーミック接合ができずに接触抵抗が増加する。
従って、所望の電流・電圧を印加できない等の動作上の不具合を生じる。
【００３１】
以上のことから、記憶素子の全層（下部電極、記憶層、上部電極）をメモリセル毎に分離して加工しようとすると、記憶層等の材料の加工の困難性から、記憶装置の高密度化ができなくなる。
また、下部電極のみメモリセル毎に分離する構造の場合には、ポリシリコンプラグとの接触抵抗低減のための純金属(Ｔｉ，Ｎｉ，Ｗ，Ｃｏ等が挙げられる)が、記憶層に接するため、スイッチング特性が劣化してしまう。
【００３２】
上述した問題の解決のために、本発明においては、下部電極と下層との接触抵抗を低減することができ、良好なスイッチング特性が得られる、記憶装置の製造方法を提供するものである。
【課題を解決するための手段】
【００３７】
本発明の記憶装置の製造方法は、メモリセル毎に分離して形成された下部電極と、この下部電極の上に形成され、抵抗値の変化により情報を記録することが可能な記憶層と、この記憶層の上に形成された上部電極とを含む記憶装置を製造する方法である。
そして、絶縁層内に、ポリシリコンから成るプラグ層を形成する工程と、表面に金属膜を形成する工程と、プラグ層と、プラグ層と接する部分の金属膜とを反応させて、金属シリサイド層を形成する工程と、未反応の金属膜を除去する工程とを含む。
また、金属シリサイド層から成る下部電極の上に、記憶層及び上部電極を、複数のメモリセルで共通に形成する工程を含み、記憶層を下部電極の上層に接して形成する。
【００４２】
上述の本発明の記憶装置の製造方法によれば、絶縁層内にポリシリコンから成るプラグ層を形成し、表面に金属膜を形成してから、プラグ層と接する部分の金属膜をプラグ層と反応させて金属シリサイド層を形成する。これにより、プラグ層と自己整合して金属シリサイド層が形成される。
また、未反応の金属膜を除去するので、表面には、絶縁層と金属シリサイド層のみが露出する。
さらに、金属シリサイド層から成る下部電極の上層に接して記憶層を形成するので、金属シリサイド層に接して記憶層が形成される。これにより、記憶層に金属が接しないので、金属が記憶層に侵入することを抑制することが可能になる。
また、プラグ層には金属シリサイド層が接するので、プラグ層との接触抵抗を良好にすることができる。
【発明の効果】
【００４４】
上述の本発明の記憶装置の製造方法によれば、下部電極と下層との接触抵抗を低くし、且つ、記憶層への金属の侵入を抑制することができる、構造の記憶装置を製造することができる。これにより、各メモリセルに所望の電流や電圧を印加することができ、且つ、各メモリセルにおいて良好なスイッチング特性が得られる記憶装置を製造することができる。
【００４５】
本発明によれば、各メモリセルに所望の電流や電圧を印加することができ、良好なスイッチング特性が得られる。
従って、メモリセルへの情報の記録を正確に安定して行うことができ、信頼性の高い記憶装置を実現することが可能になる。
【図面の簡単な説明】
【００４６】
【図１】本発明の記憶装置の第１の実施の形態の概略構成図（断面図）である。
【図２】Ａ〜Ｄ  図１の記憶装置の製造方法を示す製造工程図である。
【図３】Ｅ〜Ｈ  図１の記憶装置の製造方法を示す製造工程図である。
【図４】本発明の記憶装置の第２の実施の形態の概略構成図（断面図）である。
【図５】Ｅ〜Ｇ  図４の記憶装置の製造方法を示す製造工程図である。
【図６】Ｈ、Ｉ  図４の記憶装置の製造方法を示す製造工程図である。
【図７】本発明の記憶装置の第３の実施の形態の概略構成図（断面図）である。
【図８】Ａ〜Ｅ  図７の記憶装置の製造方法を示す製造工程図である。
【図９】本発明の記憶装置の第４の実施の形態の概略構成図（断面図）である。
【図１０】Ａ〜Ｄ  図９の記憶装置の製造方法を示す製造工程図である。
【図１１】Ｅ〜Ｇ  図９の記憶装置の製造方法を示す製造工程図である。
【図１２】本発明の記憶装置の第５の実施の形態の概略構成図（断面図）である。
【図１３】Ａ〜Ｄ  図１２の記憶装置の製造方法を示す製造工程図である。
【図１４】Ｅ〜Ｈ  図１２の記憶装置の製造方法を示す製造工程図である。
【図１５】各種金属元素の電極電位と仕事関数との関係を示す図である。
【図１６】抵抗変化型の不揮発性の記憶素子を用いたメモリセルアレイの回路構成図である。
【図１７】Ａ〜Ｄ  各層をメモリセル毎に分離した構造の記憶装置の製造方法を説明する製造工程図である。
【図１８】Ａ〜Ｃ  下部電極のみをメモリセル毎に分離した構造の記憶装置の第１の製造方法を説明する製造工程図である。
【図１９】Ｄ〜Ｇ  下部電極のみをメモリセル毎に分離した構造の記憶装置の第１の製造方法を説明する製造工程図である。
【図２０】Ｄ〜Ｆ  下部電極のみをメモリセル毎に分離した構造の記憶装置の第２の製造方法を説明する製造工程図である。
【発明を実施するための形態】
【００４７】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
【００４８】
＜１．第１の実施の形態＞
本発明の記憶装置の第１の実施の形態の概略構成図（断面図）を、図１に示す。
本実施の形態の記憶装置（メモリ）は、抵抗値の変化により情報を記録することが可能な記憶層を有する記憶素子によって構成されたメモリセルが、多数配置されて、メモリセルアレイが構成されている。
図１では、この構成の記憶装置のうち、２つのメモリセルの断面図を示している。実際には図１に示すメモリセルと同様の構成のメモリセルが多数形成されて、記憶装置が構成される。
【００４９】
図１に示すように、絶縁層１１内に形成された、ビアホールの内部を埋めて、ポリシリコン（多結晶シリコン）から成るプラグ層１２が形成されている。このプラグ層１２は、図示しない下方にある、配線層又は半導体層に接続されている。プラグ層１２に接続される半導体層としては、例えば、半導体層に形成された、ＭＯＳトランジスタのソース・ドレイン領域が挙げられる。
そして、このプラグ層１２の上に、記憶素子２０を構成する各層が形成されている。
【００５０】
本実施の形態では、下部電極１３と、抵抗値の変化により情報を記録することが可能な記憶層１４と、上部電極１５とにより、記憶素子２０が構成されている。
そして、記憶素子２０の記憶層１４及び上部電極１５は、図中左右に延びて形成されており、メモリセルアレイの全メモリセルに共通に形成されている。
【００５１】
また、記憶素子２０を構成する下部電極１３は、層間絶縁層１６によってメモリセル毎に分離されて、プラグ層１２に接続して形成されている。
そして、下部電極１３が、第１の層である金属膜１７と、その上の第２の層である金属窒化物層１８とによって、形成されている。この点は、図１９Ｇに示した構造と同様である。
【００５２】
一般的な半導体装置では、プラグ層に金属を使用している。
しかし、図１に示す構成の記憶装置において、メモリセルを微細化して記憶容量を多くするためには、プラグ層１２を埋め込んで形成するビアホールの幅を、できるだけ狭くする必要がある。
一般的な半導体装置のプラグ層に用いられている金属は、幅が狭いビアホールへの埋め込み性が良くない。
そのため、本実施の形態の記憶装置では、前述したＤＲＡＭのノードコンタクトにも試用されており、幅が狭いビアホールへの埋め込み性が良好である、ポリシリコンを、プラグ層１２に使用している。
なお、ポリシリコン以外の材料でも、幅が狭いビアホールへの埋め込み性が良好である導電性材料であれば、プラグ層に使用することが可能である。
【００５３】
金属膜１７の材料としては、例えば、Ｔｉ，Ｃｏ，Ｎｉ，Ｗ，Ｔａから選ばれる１種以上の金属や、その金属を主成分とする合金を用いることができる。
【００５４】
金属窒化物層１８の材料としては、金属膜１７の金属の窒化物を用いることができ、例えば、ＴｉＮ，ＣｏＮ，ＮｉＮ，ＷＮ，ＴａＮを用いることができる。
【００５５】
記憶層１４には、抵抗値の変化により情報を記録することが可能なように、抵抗値が変化する材料を使用する。
記憶層１４単独で抵抗値を変化させることが可能なように、記憶素子２０を構成する場合には、記憶層１４の材料として、結晶質と非晶質との間で変化する相変化や、化合物の状態の変化等によって、抵抗値が変化する材料を用いる。例えば、ＧｅＳｂＴｅ等の相変化材料、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）等のペロブスカイト構造の複合酸化物、その他の複合酸化物や酸化コバルトや酸化タンタル等の酸化物を用いることができる。
また、特に、記憶層１４に接してイオン源層を設けて、記憶素子２０を構成する場合には、記憶層１４の材料として、Ｔａ，Ｎｂ，Ａｌ，Ｈｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ｃｅから選ばれる１種以上の元素（金属元素）の酸化物を使用すると良い。
【００５６】
記憶層１４単独で抵抗値を変化させることが可能なように、記憶素子２０を構成する場合には、上部電極１５の材料としては、一般的な電極材料を使用することができる。
【００５７】
また、特に、記憶層１４に接してイオン源層を設けて、記憶素子２０を構成する場合には、上部電極１５をイオン源層と兼ねる構成としたり、上部電極１５をイオン源層と電極材料層との積層構造としたりすれば良い。
この場合のイオン源層の材料としては、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種のイオンとなる元素を含む材料を用いる。イオン源層の材料として、これらの元素と、さらに、Ｔｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素とが含まれる材料を用いると、より好ましい。
【００５８】
本実施の形態においては、特に、下部電極１３の第１の層の金属膜１７が、下部電極１３の表面の部分には形成されておらず、表面から後退して形成されている。この点で、図１９Ｇに示した構造とは異なっている。
これにより、金属膜１７は記憶層１４とは接しておらず、下部電極１３のうちの金属窒化物層１８のみが記憶層１４と接している。金属窒化物層１８のみが記憶層１４と接しているので、Ｔｉ等の金属の記憶層１４への侵入を抑制することができる。
また、ポリシリコンから成るプラグ層１２には、下部電極１３のうちの金属膜１７のみが接している。プラグ層１２に金属膜１７のみが接していることにより、接触抵抗を低減することができる。
【００５９】
なお、図１では、ポリシリコンから成るプラグ層１２上に金属膜１７が形成されていたが、本発明では、金属膜１７のプラグ層１２との界面付近の部分が、ポリシリコンから成るプラグ層１２と反応してシリサイド化していても構わない。この場合も、シリサイドによって、プラグ層１２との接触抵抗を充分に低減することができる。
【００６０】
本実施の形態の記憶装置は、例えば、以下に示すようにして製造することができる。
まず、図２Ａに示すように、絶縁層１１内に、ポリシリコンによってプラグ層１２を形成する。
【００６１】
その後、表面を覆って、後に形成する下部電極１３を分離するための層間絶縁層１６を形成する。この層間絶縁層１６の材料としては、一般的には、ＳｉＯ２，ＳｉＮ等を用いる。
次に、層間絶縁層１６の表面にレジスト２１を塗布する。そして、レジスト２１に対してリソグラフィを行うことにより、図２Ｂに示すように、プラグ層１２上に下部電極１３のためのパターンを開口する。
【００６２】
次に、層間絶縁層１６に対するドライエッチング工程とレジスト２１の除去工程とを行うことにより、図２Ｃに示すように、プラグ層１２上に下部電極１３を埋め込むための接続孔を形成する。
【００６３】
次に、図２Ｄに示すように、層間絶縁層１６の間の接続孔の深さよりも薄い膜厚で、表面に金属膜１７、例えば、Ｔｉ膜等のＴｉ，Ｃｏ，Ｎｉ，Ｗ，Ｔａから選ばれる１種以上を用いた膜を形成する。これにより、接続孔においては、接続孔の底面と側壁面に沿って金属膜１７が形成され、プラグ層１２上に接して金属膜１７が形成される。
【００６４】
次に、図３Ｅに示すように、接続孔を完全に埋める厚さで、表面に金属窒化物層１８、例えばＴｉＮ層を形成する。これにより、接続孔内の金属膜１７上の空間を埋めて、金属窒化物層１８が形成される。
【００６５】
次に、ＣＭＰ（化学的機械的研磨）法により、表面を平坦化する。これにより、図３Ｆに示すように、層間絶縁層１６上の金属膜１７及び金属窒化物層１８が除去されて、プラグ層１２上の接続孔内のみに、金属膜１７及び金属窒化物層１８が残る。
【００６６】
次に、表面付近の部分の金属膜１７を、窒素プラズマ処理２２により窒化させて、金属窒化物層１８に変化させる。これにより、純金属である金属膜１７が表面に露出しない構造となる。
【００６７】
なお、窒素プラズマ処理２２の代わりに、高温の窒素雰囲気中で熱処理を行うことによっても、表面付近の金属膜１７を窒化させることが可能である。
この場合、熱処理の時間は、比較的短い時間として、金属膜１７の大部分が窒化されることがないようにする。
【００６８】
続いて、記憶層１４及び上部電極１５を順次形成して、下部電極１３と記憶層１４と上部電極１５とから成る記憶素子２０を形成する。これにより、記憶層１４には、下部電極１３のうち金属窒化物層１８のみが接する。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極１５に接続される配線等の各部品を形成する。
このようにして、図１に示した記憶装置を製造することができる。
【００６９】
上述の本実施の形態の記憶装置の構成によれば、記憶素子２０の下部電極１３のうち、ポリシリコンから成るプラグ層１２との界面には、金属膜１７が接触しているため、プラグ層１２との接触抵抗が低くなる。これにより、各メモリセルに所望の電流や電圧を印加することができる。
なお、最終的に熱処理によりプラグ層１２と接する部分の金属膜１７をシリサイド化した場合でも、プラグ層１２との界面にはシリサイド層が接触することになるため、接触抵抗が低くなる。
【００７０】
また、記憶層１４には、下部電極１３のうちの金属窒化物層１８のみが接しているため、Ｔｉ等の金属の記憶層１４への侵入が抑制される。これにより、各メモリセルの記憶素子２０において、良好なスイッチング特性が得られる。
【００７１】
従って、本実施の形態によれば、各メモリセルに所望の電流や電圧を印加することができ、良好なスイッチング特性が得られるので、メモリセルへの情報の記録を正確に安定して行うことができ、信頼性の高い記憶装置を実現することができる。
【００７２】
＜２．第２の実施の形態＞
本発明の記憶装置の第２の実施の形態の概略構成図（断面図）を、図４に示す。
本実施の形態では、図４に示すように、金属窒化物層１８と、ポリシリコンから成るプラグ層１２との間に、シリサイド層（金属シリサイド層、以下「シリサイド層」とする）１９が形成されている。
そして、記憶素子２０の下部電極１３が、第１の層であるシリサイド層１９と、第２の層である金属窒化物層１８との、積層により構成されている。
【００７３】
これにより、ポリシリコンから成るプラグ層１２には、下部電極１３のうちのシリサイド層１９のみが接触しているため、接触抵抗が低くなる。
また、記憶層１４には、下部電極１３のうちの金属窒化物層１８のみが接しているので、Ｔｉ等の金属の記憶層１４への侵入を抑制することができる。
その他の構成は、図１に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【００７４】
シリサイド層１９の材料としては、ＴｉＳｉ，ＣｏＳｉ，ＷＳｉ，ＴａＳｉ等の金属シリサイドを用いることができる。
【００７５】
本実施の形態の記憶装置は、例えば、以下に示すようにして製造することができる。
まず、第１の実施の形態の図２Ａ〜図２Ｄに示したと同じ工程を行う。即ち、接続孔において、接続孔の底面と側壁面に沿って、かつ、プラグ層１２上に接して、金属膜１７、例えばＴｉ膜等のＴｉ，Ｃｏ，Ｎｉ，Ｗ，Ｔａから選ばれる１種以上を用いた膜が形成された状態となる。
【００７６】
次に、アニールを行うことにより、金属膜１７のうち、ポリシリコンから成るプラグ層１２と接触している部分を、選択的にシリサイド化する。アニールの条件は、例えば、７００℃・１０秒とする。これにより、図５Ｅに示すように、プラグ層１２と接触している部分に、シリサイド層１９が形成される。他の部分の金属膜１７は、反応しないのでそのままである。
【００７７】
次に、ウェット処理により、未反応の金属膜１７を選択的に除去する。これにより、図５Ｆに示すように、接続孔のプラグ層１２と接触する部分のみに形成されたシリサイド層１９が残る。
【００７８】
次に、図５Ｇに示すように、接続孔を完全に埋める厚さで、表面に金属窒化物層１８、例えばＴｉＮ層を形成する。これにより、接続孔内の金属シリサイド層１９上の空間を埋めて、金属窒化物層１８が形成される。
【００７９】
次に、ＣＭＰ法により、表面を平坦化する。これにより、図６Ｈに示すように、層間絶縁層１６上の金属窒化物層１８が除去されて、プラグ層１２上の接続孔内のみに、シリサイド層１９及び金属窒化物層１８が残る。
【００８０】
続いて、記憶層１４及び上部電極１５を順次形成して、図６Ｉに示すように、下部電極１３と記憶層１４と上部電極１５とから成る記憶素子２０を形成する。これにより、記憶層１４には、下部電極１３のうち金属窒化物層１８のみが接する。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極１５に接続される配線等の各部品を形成する。
このようにして、図４に示した記憶装置を製造することができる。
【００８１】
なお、本実施の形態の製造方法では、第１の実施の形態の製造方法で説明した、金属膜１７を窒素プラズマ処理により窒化する工程がない。
このため、本実施の形態においては、金属膜１７の金属とは異なる金属の窒化物を、金属窒化物層１８に使用することも可能である。
【００８２】
上述の本実施の形態の記憶装置の構成によれば、記憶素子２０の下部電極１３のうち、ポリシリコンから成るプラグ層１２との界面には、シリサイド層１９のみが接触しているため、プラグ層１２との接触抵抗が低くなる。これにより、各メモリセルに所望の電流や電圧を印加することができる。
【００８３】
また、記憶層１４には、下部電極１３のうちの金属窒化物層１８のみが接しているため、Ｔｉ等の金属の記憶層１４への侵入が抑制される。これにより、各メモリセルの記憶素子２０において、良好なスイッチング特性が得られる。
【００８４】
従って、本実施の形態によれば、各メモリセルに所望の電流や電圧を印加することができ、良好なスイッチング特性が得られるので、メモリセルへの情報の記録を正確に安定して行うことができ、信頼性の高い記憶装置を実現することができる。
【００８５】
＜３．第３の実施の形態＞
本発明の記憶装置の第３の実施の形態の概略構成図（断面図）を、図７に示す。
本実施の形態では、図７に示すように、ポリシリコンから成るプラグ層１２との界面付近にシリサイド層１９が形成されており、このシリサイド層１９の上に記憶層１４が形成されている。そして、シリサイド層１９により、記憶素子２０の下部電極１３が構成されている。
これにより、ポリシリコンから成るプラグ層１２には、下部電極１３のシリサイド層１９が接触しているため、接触抵抗が低くなる。
また、記憶層１４には、下部電極１３のシリサイド層１９のみが接しているため、Ｔｉ等の金属の記憶層１４への侵入を抑制することができる。
その他の構成は、図１に示した第１の実施の形態と同様であるので、同一符号を付して重複説明を省略する。
【００８６】
本実施の形態においても、第２の実施の形態と同様に、シリサイド層１９の材料としては、ＴｉＳｉ，ＣｏＳｉ，ＷＳｉ，ＴａＳｉ等の金属シリサイドを用いることができる。
【００８７】
本実施の形態の記憶装置は、例えば、以下に示すようにして製造することができる。
まず、図８Ａに示すように、絶縁層１１内に、ポリシリコンによってプラグ層１２を形成する。
【００８８】
次に、図８Ｂに示すように、表面に金属膜１７、例えばＴｉ膜等のＴｉ，Ｃｏ，Ｎｉ，Ｗ，Ｔａから選ばれる１種以上を用いた膜を形成する。これにより、ポリシリコンから成るプラグ層１２と接して金属膜１７が形成される。
【００８９】
次に、アニールを行うことにより、金属膜１７のうち、ポリシリコンから成るプラグ層１２と接触している部分を選択的にシリサイド化する。アニールの条件は、例えば、７００℃・１０秒とする。これにより、図８Ｃに示すように、プラグ層１２と接触している部分に、プラグ層１２と自己整合して、シリサイド層１９が形成される。他の部分の金属膜１７は、反応しないのでそのままである。
【００９０】
次に、ウェット処理により、未反応の金属膜１７を選択的に除去する。これにより、図８Ｄに示すように、プラグ層１２と接触する部分のみに形成されたシリサイド層１９が残る。また、表面には、絶縁層１１及びシリサイド層１９のみが露出し、純金属が露出しない構造となる。
【００９１】
続いて、記憶層１４及び上部電極１５を順次形成して、下部電極１３と記憶層１４と上部電極１５とから成る記憶素子２０を形成する。これにより、記憶層１４には下部電極１３のシリサイド層１９が接する。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極１５に接続される配線等の各部品を形成する。
このようにして、図７に示した記憶装置を製造することができる。
【００９２】
上述の本実施の形態の記憶装置の構成によれば、ポリシリコンから成るプラグ層１２との界面には、下部電極１３のシリサイド層１９が接触しているため、プラグ層１２との接触抵抗が低くなる。これにより、各メモリセルに所望の電流や電圧を印加することができる。
また、記憶層１４には、下部電極１３のシリサイド層１９のみが接しているため、Ｔｉ等の金属の記憶層１４への侵入が抑制される。これにより、各メモリセルの記憶素子２０において、良好なスイッチング特性が得られる。
【００９３】
従って、本実施の形態によれば、各メモリセルに所望の電流や電圧を印加することができ、良好なスイッチング特性が得られるので、メモリセルへの情報の記録を正確に安定して行うことができ、信頼性の高い記憶装置を実現することができる。
【００９４】
＜４．第４の実施の形態＞
本発明の記憶装置の第４の実施の形態の概略構成図（断面図）を、図９に示す。
本実施の形態では、図９に示すように、記憶素子２０の部分の構成は、図１に示した第１の実施の形態と同様の構成としている。さらに、下部電極１３を、プラグ層を介してではなく、シリコン基板１に形成されたＭＯＳトランジスタのソース・ドレイン領域３に、直接接続している。
【００９５】
シリコン基板１には、その表面付近に、絶縁層から成り、素子を分離するための素子分離層２が形成されている。そして、素子分離層２により分離された部分のシリコン基板１に、ＭＯＳトランジスタが形成されている。
このＭＯＳトランジスタは、シリコン基板１内に形成されたソース・ドレイン領域３と、シリコン基板１上に形成されたゲート電極４と、シリコン基板１とゲート電極４との間に形成された、図示を省略したゲート絶縁膜とを含んで構成されている。
ＭＯＳトランジスタのゲート電極４の側壁には、絶縁層から成るサイドウォール５が形成されている。ゲート電極４及びサイドウォール５を覆って、層間絶縁層６が形成されている。
そして、層間絶縁層６内に埋め込まれて、記憶素子２０の下部電極１３が形成されている。下部電極１３は、図１の第１の実施の形態と同様に、金属膜１７と金属窒化物層１８とから構成されている。下部電極１３の金属膜１７がＭＯＳトランジスタのソース・ドレイン領域３に接して形成されており、下部電極１３とソース・ドレイン領域３とが電気的に接続されている。
これにより、シリコン基板１との界面には、下部電極１３のうちの金属膜１７のみが接触しているため、接触抵抗が低くなる。
また、記憶層１４には、下部電極１３のうちの金属窒化物層１８のみが接しているので、Ｔｉ等の金属の記憶層１４への侵入を抑制することができる。
【００９６】
本実施の形態の記憶装置は、例えば、以下に示すようにして製造することができる。
まず、シリコン基板１に、素子分離層２、ＭＯＳトランジスタのゲート電極４、ソース・ドレイン領域３、ゲート電極４の側壁のサイドウォール５を、それぞれ形成しておく。
次に、図１０Ａに示すように、表面を覆って、ＳｉＯ２等により層間絶縁層６を形成する。
【００９７】
その後、層間絶縁層６にレジストを塗布する。そして、レジストに対してリソグラフィを行うことにより、層間絶縁層に、ノードコンタクト（下部電極１３）のためのパターンを開口する。
次に、層間絶縁層６に対するドライエッチング工程とレジストの除去工程とを行うことにより、図１０Ｂに示すように、ＭＯＳトランジスタのソース・ドレイン領域３上に下部電極を埋め込むための接続孔を形成する。
【００９８】
次に、図１０Ｃに示すように、層間絶縁層６の間の接続孔の深さよりも薄い膜厚で、表面に金属膜１７、例えばＴｉ膜等のＴｉ，Ｃｏ，Ｎｉ，Ｗ，Ｔａから選ばれる１種以上を用いた膜を形成する。これにより、接続孔においては、接続孔の底面と側壁面に沿って金属膜１７が形成され、ＭＯＳトランジスタのソース・ドレイン領域３上に接して金属膜１７が形成される。
【００９９】
次に、図１０Ｄに示すように、接続孔を完全に埋める厚さで、表面に金属窒化物層１８、例えばＴｉＮ層を形成する。これにより、接続孔内の金属膜１７上の空間を埋めて、金属窒化物層１８が形成される。
【０１００】
次に、ＣＭＰ法により、表面を平坦化する。これにより、図１１Ｅに示すように、層間絶縁層６上の金属膜１７及び金属窒化物層１８が除去されて、ＭＯＳトランジスタのソース・ドレイン領域３上の接続孔内のみに、金属膜１７及び金属窒化物層１８が残る。
【０１０１】
次に、表面付近の部分の金属膜１７を、窒素プラズマ処理２２により窒化させて、図１１Ｆに示すように、金属窒化物層１８に変化させる。これにより、純金属である金属膜１７が表面に露出しない構造となる。
【０１０２】
なお、第１の実施の形態と同様に、窒素プラズマ処理２２の代わりに、高温の窒素雰囲気中で熱処理を行うことによっても、表面付近の金属膜１７を窒化させることが可能である。
【０１０３】
続いて、記憶層１４及び上部電極１５を順次形成して、図１１Ｇに示すように、下部電極１３と記憶層１４と上部電極１５とから成る記憶素子２０を形成する。これにより、記憶層１４には、下部電極１３のうち金属窒化物層１８のみが接する。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極１５に接続される配線等の各部品を形成する。
このようにして、図９に示した記憶装置を製造することができる。
【０１０４】
上述の本実施の形態の記憶装置の構成によれば、記憶素子２０の下部電極１３のうち、ＭＯＳトランジスタのソース・ドレイン領域３との界面には、金属膜１７が接触しているため、ソース・ドレイン領域３との接触抵抗が低くなる。これにより、各メモリセルに所望の電流や電圧を印加することができる。
なお、最終的に熱処理によりソース・ドレイン領域３と接する部分の金属膜１７をシリサイド化した場合でも、ソース・ドレイン領域３との界面にはシリサイド層が接触することになるため、接触抵抗が低くなる。
【０１０５】
また、記憶層１４には、下部電極１３のうちの金属窒化物層１８のみが接しているため、Ｔｉ等の金属の記憶層１４への侵入が抑制される。これにより、各メモリセルの記憶素子２０において、良好なスイッチング特性が得られる。
【０１０６】
従って、本実施の形態によれば、各メモリセルに所望の電流や電圧を印加することができ、良好なスイッチング特性が得られるので、メモリセルへの情報の記録を正確に安定して行うことができ、信頼性の高い記憶装置を実現することができる。
【０１０７】
＜５．第５の実施の形態＞
本発明の記憶装置の第５の実施の形態の概略構成図（断面図）を、図１２に示す。
本実施の形態では、図１２に示すように、記憶素子２０の部分の構成は、図４に示した第２の実施の形態と同様の構成としている。さらに、下部電極１３を、プラグ層を介してではなく、シリコン基板１に形成されたＭＯＳトランジスタのソース・ドレイン領域３に、直接接続している。
【０１０８】
そして、ＭＯＳトランジスタのゲート電極４及びサイドウォール５を覆って形成された、層間絶縁層６内に埋め込まれて、記憶素子２０の下部電極１３が形成されている。下部電極１３は、図４の第２の実施の形態と同様に、第１の層であるシリサイド層１９と、第２の層である金属窒化物層１８とから、構成されている。下部電極１３のシリサイド層１９がＭＯＳトランジスタのソース・ドレイン領域３に接して形成されており、下部電極１３とソース・ドレイン領域３とが電気的に接続されている。
これにより、ソース・ドレイン領域３との界面には、下部電極１３のうちのシリサイド層１９のみが接触しているため、接触抵抗が低くなる。
また、記憶層１４には、下部電極１３のうちの金属窒化物層１８のみが接しているので、Ｔｉ等の金属の記憶層１４への侵入を抑制することができる。
その他の構成は、図９に示した第４の実施の形態や図４に示した第２の実施の形態と同様であるので、同一符号を付して、重複説明を省略する。
【０１０９】
本実施の形態においても、第２の実施の形態と同様に、シリサイド層１９の材料としては、ＴｉＳｉ，ＣｏＳｉ，ＷＳｉ，ＴａＳｉ等の金属シリサイドを用いることができる。
【０１１０】
本実施の形態の記憶装置は、例えば、以下に示すようにして製造することができる。
まず、シリコン基板１に、素子分離層２、ＭＯＳトランジスタのゲート電極４、ソース・ドレイン領域３、ゲート電極４の側壁のサイドウォール５を、それぞれ形成しておく。
次に、図１３Ａに示すように、表面を覆って、ＳｉＯ２等により層間絶縁層６を形成する。
【０１１１】
その後、層間絶縁層６にレジストを塗布する。そして、レジストに対してリソグラフィを行うことにより、層間絶縁層に、ノードコンタクト（下部電極１３）のためのパターンを開口する。
次に、層間絶縁層６に対するドライエッチング工程とレジストの除去工程とを行うことにより、図１３Ｂに示すように、ＭＯＳトランジスタのソース・ドレイン領域３上に下部電極を埋め込むための接続孔を形成する。
【０１１２】
次に、図１３Ｃに示すように、層間絶縁層６の間の接続孔の深さよりも薄い膜厚で、表面に金属膜１７、例えばＴｉ膜等のＴｉ，Ｃｏ，Ｎｉ，Ｗ，Ｔａから選ばれる１種以上を用いた膜を形成する。これにより、接続孔においては、接続孔の底面と側壁面に沿って、かつ、ＭＯＳトランジスタのソース・ドレイン領域３上に接して金属膜１７が形成される。
【０１１３】
次に、アニールを行うことにより、金属膜１７のうち、シリコン基板１（ソース・ドレイン領域３）と接触している部分を、選択的にシリサイド化する。アニールの条件は、例えば、７００℃・１０秒とする。これにより、図１３Ｄに示すように、シリコン基板１（ソース・ドレイン領域３）と接触している部分に、シリサイド層１９が形成される。他の部分の金属膜１７は反応しないのでそのままである。
【０１１４】
次に、ウェット処理により、未反応の金属膜１７を選択的に除去する。これにより、図１４Ｅに示すように、接続孔のシリコン基板１（ソース・ドレイン領域３）と接触する部分のみに形成されたシリサイド層１９が残る。
【０１１５】
次に、図１４Ｆに示すように、接続孔を完全に埋める厚さで、表面に金属窒化物層１８、例えばＴｉＮ層を形成する。これにより、接続孔内の金属シリサイド層１９上の空間を埋めて、金属窒化物層１８が形成される。
【０１１６】
次に、ＣＭＰ法により、表面を平坦化する。これにより、図１４Ｇに示すように、層間絶縁層６上の金属窒化物層１８が除去されて、ソース・ドレイン領域３上の接続孔内のみに、シリサイド層１９及び金属窒化物層１８が残る。
【０１１７】
続いて、記憶層１４及び上部電極１５を順次形成して、図１４Ｈに示すように、下部電極１３と記憶層１４と上部電極１５とから成る記憶素子２０を形成する。これにより、記憶層１４には、下部電極１３のうち金属窒化物層１８のみが接する。
その後は、必要に応じて、表面を覆って保護する絶縁層や、上部電極１５に接続される配線等の各部品を形成する。
このようにして、図１２に示した記憶装置を製造することができる。
【０１１８】
上述の本実施の形態の記憶装置の構成によれば、記憶素子２０の下部電極１３のうち、ＭＯＳトランジスタのソース・ドレイン領域３との界面には、シリサイド層１９のみが接触しているため、ソース・ドレイン領域３との接触抵抗が低くなる。これにより、各メモリセルに所望の電流や電圧を印加することができる。
【０１１９】
また、記憶層１４には、下部電極１３のうちの金属窒化物層１８のみが接しているため、Ｔｉ等の金属の記憶層１４への侵入が抑制される。これにより、各メモリセルの記憶素子２０において、良好なスイッチング特性が得られる。
【０１２０】
従って、本実施の形態によれば、各メモリセルに所望の電流や電圧を印加することができ、良好なスイッチング特性が得られるので、メモリセルへの情報の記録を正確に安定して行うことができ、信頼性の高い記憶装置を実現することができる。
【０１２１】
上述の各実施の形態では、記憶層１４及び上部電極１５を、メモリセルアレイの全メモリセルに共通に形成していた。
本発明では、記憶層及び上部電極は、複数個のメモリセルに共通して形成されていればよく、例えば、同一行のメモリセル又は同一列のメモリセルに共通して形成された構成としてもよい。
記憶層及び上部電極を複数個のメモリセルに共通して形成することにより、メモリセル毎に分離して形成した場合よりも、パターニングの困難性が緩和される。
同一行のメモリセル又は同一列のメモリセルに共通して形成された構成を製造する場合には、例えば、記憶層及び上部電極を全メモリセルに共通に形成した後に、メモリセルの行毎又は列毎にパターニングすればよい。
【０１２２】
上述した第４の実施の形態及び第５の実施の形態では、シリコン基板１にＭＯＳトランジスタのソース・ドレイン領域３を形成していた。
本発明では、シリコン基板１の代わりに、シリコン基板上に形成したシリコンエピタキシャル層に、ＭＯＳトランジスタのソース・ドレイン領域を形成して、その上に、記憶素子の下部電極を直接接続しても構わない。
【０１２３】
本発明は、上述の各実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【０１２４】
１  シリコン基板、２  素子分離層、３  ソース・ドレイン領域、４  ゲート電極、５  サイドウォール、６，１６  層間絶縁層、１１  絶縁層、１２  プラグ層、１３  下部電極、１４  記憶層、１５  上部電極、１７  金属膜、１８  金属窒化物層、１９  シリサイド層、２０  記憶素子、２１  レジスト
【図１】
0005696378.tif 000002
【図２】
0005696378.tif 000003
【図３】
0005696378.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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