(57)【特許請求の範囲】
【請求項１】
誘電体材料を含む個別要素又は半導体デバイスを含む集積回路デバイスの製造方法であって、
前記誘電体材料は、アルミニウム酸化物、イットリウム酸化物、五酸化タンタル、バナジウム酸化物からなる群より選択された金属酸化物であって、
ジルコニウム、チタン及びハフニウムからなる群より選択された少なくとも一つのＩＶ族元素でドープし、前記ドーピング後に前記ＩＶ族元素がその状態において酸化され、前記誘電体材料は、酸素の存在下、スパッタリング、化学気相堆積及び原子層堆積からなる群より選択される堆積法により生成され、
前記金属酸化物は第１の酸化物形成エネルギーを有し、前記ＩＶ族元素の酸化物は第２の酸化物形成エネルギーを有し、前記第１の酸化物形成エネルギーは前記第２の酸化物形成エネルギーより大きく、
前記ドーパントの量は、０．１重量パーセントないし３０重量パーセントであり、
前記ドーパントの存在は金属酸化物のバルク中の欠陥及び前記金属酸化物と隣接する半導体又は金属層の界面に形成する欠陥を安定化する、
集積回路デバイスの製造方法。
【請求項２】
前記ドーパントの量は誘電体材料の０．１重量パーセントないし１０重量パーセントである請求項１記載の集積回路デバイスの製造方法。
【請求項３】
部品はＭＯＳデバイスで、誘電体材料はＭＯＳデバイスのゲート誘電体である請求項１記載の集積回路デバイスの製造方法。
【請求項４】
部品はＭＩＳデバイスで、誘電体材料はＭＩＳデバイスのゲート誘電体である請求項１記載の集積回路デバイスの製造方法。
【請求項５】
部品は不揮発性メモリデバイスで、誘電体材料は不揮発性メモリデバイスのポリ間誘電体層である請求項１記載の集積回路デバイスの製造方法。
【請求項６】
部品がダイナミックランダムアクセスメモリデバイス用の容量である請求項１記載の集積回路デバイスの製造方法。
【請求項７】
部品が線形容量で、誘電体材料は容量誘電体材料である請求項１記載の集積回路デバイスの製造方法。
【請求項８】
誘電体材料は多層構造で、層の少くとも１つは、ドープされた金属酸化物層である請求項１記載の集積回路デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイス及び部品、より具体的には、半導体デバイス及び要素中で用いるための金属酸化物誘電体材料に係る。
【０００２】
［関連出願の記述］
本出願は１９９７年６月６日に出願された米国特許出願第０８／８７１，０２４号と一部連続したものであり、この特許出願は１９９６年１０月１０日に出願された米国暫定出願６０／０２７６１２号の利点を、特許請求の範囲としたものである。米国特許出願第０８／８７１，０２４号が、ここに参照文献として含まれている。
【背景技術】
【０００３】
誘電体材料は半導体デバイスの特性の鍵である。デバイスがより小さくなり、より高特性への必要性が大きくなるにつれ、半導体デバイス中の誘電体層の厚さは減少しつつある。同時に、最も一般的な誘電体材料、ＳｉＯ２の誘電定数より大きな誘電定数をもつ誘電体材料への必要性が増している。また、半導体デバイス中の誘電層の厚さが減少するにつれ、誘電体材料層が非常に薄い（例えば１００Å以下）時ですら、電荷を漏らさない材料への必要性が増している。
【０００４】
しかし、全ての誘電体材料が、半導体デバイス及び部品中で用いるのに許容しうる薄い誘電体層を形成するわけではない。半導体デバイスは効率、動作パワー等のいくつかの特性要件をもつ。誘電体材料層の特性は、デバイス特性に直接影響を及ぼす。たとえば、薄い誘電体層があまりに多くの電流を、それを貫いて透過させると（この好ましくない電流は漏れ電流と呼ばれる）、得られるデバイス又は部品は、所望の特性要件にあわないであろう。ＭＯＳ（金属−酸化物−半導体−電界効果トランジスタ）のゲート誘電体を貫く漏れ電流は、誘電体の絶縁特性（抵抗及び信頼性）を示すから、貫く漏れ電流が高すぎるゲート誘電体層は、誘電体層の抵抗及び信頼性が低すぎることを示している。誘電体材料層がポリ間（すなわち誘電体材料が多結晶シリコンの２つの層間にはさまれている）誘電体材料（ＩＰＤ）半導体デバイス類において、ＩＰＤ中の漏れ電流は、フラッシュメモリの保持時間に関連する。もし、ＩＰＤを貫く漏れ電流が高すぎると、デバイスの保持時間は低くなるであろう。
【０００５】
誘電体層と下の半導体界面との間の界面準位密度もまた、デバイス特性に影響を与える。界面準位密度は電流デバイス（チャネルを横切る電流）及びＭＯＳＦＥＴとＭＩＳ（金属−絶縁体−半導体）ＦＥＴの信頼性を劣化させる。したがって、もし界面準位密度が高すぎると、得られるデバイス又は部品は、所望の特性要件にあわないであろう。
【０００６】
従って、許容しうる漏れ特性及び他の特性を有する薄い誘電体層を形成する誘電体材料が探求されている。
【０００７】
［本発明の要約］
本発明は誘電体材料層を有する集積回路デバイス及び線形容量のような集積又は個別部品のような電子部品に係る。誘電体材料はＩＶ族元素をドープしたＩＩＩ族金属又はＶＢ族金属の金属酸化物に係る。ＩＩＩ族（族はここで用いるように、メンデレーフ周期律表の族を意味する）金属酸化物の例には、アルミニウム酸化物（Ａｌ２Ｏ３）及びイットリウム酸化物（Ｙ２Ｏ３）が含まれる。ＶＢ族金属酸化物の例は、五酸化タンタル（Ｔａ２Ｏ５）及び五酸化バナジウム（Ｖ２Ｏ５）である。適当なＩＶ族ドーパントの例には、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、チタン（Ｔｉ）及びハフニウム（Ｈｆ）が含まれる。ドーパントは金属酸化物の約０．１重量パーセントないし約３０重量パーセントである。もし、ドーパントが金属酸化物の約０．１重量パーセントないし約１０重量パーセントであると有利である。
【０００８】
スパッタリング、化学気相堆積（ＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）及び原子層堆積（ＡＬＤ）といった従来の堆積技術を用いて、所望のデバイス又は部品に適した基板の表面上に、誘電体材料層が形成される。基板上に層を形成する間に、ドーパントが金属酸化物に加えられる。所望の厚さのドープされた金属酸化物が基板上に形成されたら、次にデバイスを完成させるために、従来のプロセス技術が用いられる。
【０００９】
本発明の一実施例において、半導体デバイスはＭＯＳ又はＭＩＳデバイスである。そのようなデバイスの構造は、当業者には良く知られており、ここで詳細には述べない。これらのデバイス中のゲート誘電体層は、先に述べたようなドープされた金属酸化物である。低い漏れ、低い界面準位密度及びこれらの材料の高い誘電率のため、これらのデバイス中のゲート誘電体層は、直接トンネル漏れ電流の開始によって制限される最小の許容厚さ（たとえば約３０Å又はそれ以下）ほどに薄い。多くのトンネル電流が存在するが、ここではトンネル電流は直接トンネル電流をさす。このように、本発明のデバイス中のゲート誘電体層は、ＳｉＯ２（この場合、最小厚はトンネル漏れ電流の開始によって制限される）又は、たとえばＡｌ２Ｏ３のようなアンドープ金属酸化物（この場合、最小厚は高い界面準位密度及びトンネル漏れ電流の開始の両方によって制限される）のような従来の誘電体材料より利点をもつ。
【００１０】
本発明のＭＯＳデバイスは当業者に良く知られた従来の技術を用いて作製される。ゲート誘電体層の堆積前及び後の従来のプロセス工程が適当と考えられる。
【００１１】
本発明の第２の実施例において、デバイスは不揮発性メモリデバイスである。不揮発性メモリは、パワーが除去された時、蓄積されたデータを保持するメモリの型である。不揮発性メモリの例には、消去可能でプログラム可能なリードオンリーメモリー（ＥＰＲＯＭ）及び電気的に消去可能なプログラム可能なリードオンリーメモリー（ＥＥＰＲＯＭ）が含まれる。便宜上、フラッシュＥＥＰＲＯＭ及びＥＰＲＯＭはここではまとめてＥＰＲＯＭとよぶ。
【００１２】
本発明の不揮発性メモリデバイスは、従来の構造をもつが、デバイスのＩＰＤ層は本発明の誘電体材料である。ＩＰＤ層は先に述べた堆積技術を用いて堆積させる。本発明の不揮発性メモリデバイスは、ＩＰＤ層を形成する前及び後の両方で、そのようなデバイスを形成するために、従来のプロセス技術を用いて形成される。
【００１３】
本発明の誘電体材料が有用と考えられる他のデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）用の蓄積容量である。本発明の誘電体材料はまた、線形容量及び他の集積容量及び容量デバイス中の誘電体層として有用である。
【００１４】
［詳細な記述］
本発明はドープされた金属酸化物材料に係る。これらのドープされた金属酸化物は、ＭＯＳデバイス、フラッシュＥＰＲＯＭデバイス、ＤＲＡＭ用容量、線形容量及び他の容量といった各種デバイス部品中の誘電体材料層を形成するために用いられる。本発明のドープされた金属酸化物誘電体材料は、ＩＶ族元素をドープしたＩＩＩ族金属又はＶＢ族金属の金属酸化物である。与えられた金属とドーパントの組合せに対し、もしドーパントに対する酸化物形成のエネルギーが、ドープされる金属酸化物に対する酸化物形成のエネルギーより小さければ有利である。ＩＩＩ族（族はここではメンデレーフの周期律表の族を意味する）金属酸化物の例には、アルミニウム酸化物（Ａｌ２Ｏ３）及びイットリウム酸化物（Ｙ２Ｏ３）が含まれる。ＶＢ族金属酸化物の例は、五酸化タンタル（Ｔａ２Ｏ５）及び五酸化バナジウム（Ｖ２Ｏ５）である。適当なＩＶ族ドーパントの例には、ジルコニウム（Ｚｒ）、シリコン（Ｓｉ）、チタン（Ｔｉ）及びハフニウム（Ｈｆ）が含まれる。ドープされた金属酸化物は、約０．１重量パーセントないし約３０重量パーセントのドーパントを含む。もし、ドープされた金属酸化物が約０．１重量パーセントないし約１０重量パーセントのドーパントを含むと有利である。
【００１５】
出願人は特定の理論を保持することを望まないが、ドーパントが存在することにより、金属酸化物のバルク中の欠陥及び金属酸化物と隣接した半導体又は金属層間の界面に形成される欠陥が安定化されると確信する。そのような欠陥には、未結合手又は歪結合又は粒界が含まれる。未結合手は、その名称が暗示するように、不完全な結合をもつ原子である。従って、未結合手（ここではトラップ準位とも呼ぶ）は望ましくない。歪結合は、界面の物理的な性質から、ある種の歪を受けた結合である。これらの歪んだ結合は、より容易に切断され、未結合手を生じる。従って、歪んだ結合も望ましくない。
【００１６】
未結合手及び歪結合の数を減らし、バルク材料中及び誘電体材料と隣接する層との間の界面における粒界を安定させることは有利である。なぜなら、そのような減少により、誘電体材料の電気的特性が改善されるからである。先に述べたドーパントを、ここで述べた誘電体材料に添加することにより、実際にこれらの好ましくない欠陥が減少するというのが、出願人の確信するところである。金属酸化物中に導入されるドーパントの量は、誘電体材料の所望の電気的特性に依存するであろう。出願人は本発明のドープされた誘電体材料は、ドーパントに対する酸化物形成のエネルギーが、酸化後ドープされる金属に対する酸化物形成のエンタルピーより小さいため、有利であると確信する。
【００１７】
たとえば、アルミニウム酸化物に対する形成のエンタルピーは、−３９０kcal/molである。ジルコニウム酸化物に対する形成のエンタルピーは、−２６６kcal/molである。シリコン酸化物に対する形成のエンタルピーは、−２１７kcal/molである。アルミニウム酸化物材料の層は、ある数の未結合手、歪結合、及び粒界をバルク材料及び誘電体材料及び隣接する層との界面に含む。もしアルミニウム酸化物の同じ層に、ジルコニウム又は他のＩＶ族金属をドープするなら、バルク材料中及び誘電体材料と隣接する層間の界面における未結合手、歪結合及び粒界の数は減少する。出願人は、金属酸化物（たとえばアルミニウム酸化物）の形成より、ドーパント酸化物（たとえばジルコニウム酸化物）の形成に適した反応熱力学の結果であると確信する。バルク材料中及び誘電滞在量感の界面における未結合手、歪結合及び粒界は、同程度には形成されない。なぜなら、ドーパント（たとえばジルコニウム）がこれらの発生しうる欠陥の位置において、酸素と反応でき、それによりそれらの少くとも一部が取り除かれるからである。その結果、誘電体材料の特性は、アンドープの誘電体材料より改善される。
【００１８】
先に述べたように、本発明の誘電体材料は、さまざまな電子デバイス及び電子部品中で用いられる。
【００１９】
本発明の一実施例において、ドープされた誘電体材料はＭＯＳＦＥＴデバイス中のゲート誘電体材料である。そのようなデバイスが、図１に概略的に描かれている。ＭＯＳＦＥＴ（１０）はソース（１１）、ドレイン（１２）及びゲート（１３）をもつ。ゲート（１３）は側壁スペーサ（１４）及び（１５）の間に配置されている。ソース（１１）及びドレイン（１２）は側壁スペーサ（１４）及び（１５）に関する接触から、各フィールド酸化物領域（１６）及び（１７）まで延びている。ゲート誘電体層（１８）は本発明のドープされた金属酸化物材料である。
【００２０】
本発明の第２の実施例において、ドープされた誘電体材料は、フラッシュＥＰＲＯＭデバイスのＩＰＤである。そのようなデバイスが、図２に示されている。デバイスは中に形成されたソース（１１２）、ドレイン（１１４）及びチャネル領域（１１６）を有する基板（１１０）上に形成された二酸化シリコン（ＳｉＯ２）の層をもつ。酸化物は当業者にはよく知られたＯ２及びＮ２Ｏのような通常の雰囲気中での炉酸化及び急速熱酸化（ＲＴＯ）といった従来の技術によって形成される。
【００２１】
ポリシリコンフローティングゲート（１２２）が、ゲート酸化物層（１２０）上に形成される。ポリシリコン層（１２２）は化学気相堆積（ＣＶＤ）のような従来の技術を用いて形成される。ポリシリコン層（１２２）の厚さは、設計上の選択である。典型的な場合、フローティングゲートの厚さは、約５０ｎｍないし約１００ｎｍである。
【００２２】
ＩＰＤ（１２４）は従来の技術を用いて、フローティングゲート上に形成される。典型的な場合、スパッタリング、化学気相堆積又は酸化といった技術が、ＩＰＤ層を形成するために用いられる。先に述べたように、もしＩＰＤ層が少くとも約８の誘電定数をもつが、フローティングゲートからの著しい漏れ電流を生じなければ有利である。この実施例において、ドーパント濃度は許容されない高い漏れ及び許容されない低い降伏強度をもつ材料を生じさせてはならない。
【００２３】
少くとも約１０年間その電荷を、デバイスが保持するためには、ＩＰＤ層を貫く電荷の漏れは、約１０−１４Ａ／cm２以下にすべきである。この実施例において、電荷がフローティングゲート上に保たれるように、低漏れ材料が望ましい。上述の誘電材料は、この要件にあう材料の例である。
【００２４】
制御ゲート（１２６）はＩＰＤ層（１２４）上に形成された導電性材料の層である。制御ゲートはドープされたポリシリコン、金属シリサイド、チタン窒化物又はポリシリコンと金属シリサイドの二重層である。制御ゲート層はＭＯＳデバイスを作製する従来の技術を用いて形成され、パターン形成される。
【００２５】
この実施例において、本発明のデバイスでは、ＩＰＤ層の材料及び厚さは、低電圧で動作し、フローティングゲート上の電荷を、適切な長期間保持するデバイスが実現されるように選択される。本発明のデバイスにおいて、ＩＰＤ層の材料及び厚さと、トンネル酸化物（ＴＯ）層の厚さは、ＫＩＰＤＥＩＰＤ≒ＫＴＯＥＴＯであるように選択される。この式において、材料の誘電定数はＫで示され、層の電界はＥで示されている。本発明に関しては、ＥＴＯはデバイスが短時間で消去できる雰囲気ができるほど大きいと有利である。この点に関して、ＥＩＰＤ が少くとも約８ＭＶ（メガボルト）／ｃｍであると有利である。また、ＥＩＰＤ が小さければ小さいほど、ＩＰＤの信頼性は高いから、ＥＩＰＤ が小さいと有利である。この点に関して、ＥＩＰＤ が約５ＭＶ／ｃｍより小さいと有利である。ＫＴＯは固定されているから、ＫＩＰＤ が増すと、与えられた制御ゲート上のバイアスに対し、またトンネル酸化物及びＩＰＤに対し、ＥＴＯは増加する。
【００２６】
本発明の第３の実施例において、ＤＲＡＭデバイスの蓄積容量中で誘電体材料が用いられる。本発明の第４の実施例において、誘電体材料は線形容量中で用いられる。他の集積及び個別容量用に、本発明の誘電体材料を用いることも考えられる。
【００２７】
上述の実施例において、誘電体材料は１種のドーパントを含む単一の層として述べてきた。しかし、誘電体層が材料の１ないし複数の個別の層を含むことも考えられる。多層の実施例において、層の少くとも１つは、先に述べたようにドープされている。当業者は１つの層を所望の誘電体層を作るために用い、１つの層を誘電体層と隣接した層間の界面を改善するために用いる時、多層構造は有用であることを認識するであろう。同様に、ドープされた層は１ないし複数のドーパントを含むことも考えられる。たとえば、第１のドーパントは金属酸化物の誘電特性を改善するために、金属酸化物中に添加し、第２のドーパントは誘電体材料と誘電体層に隣接した材料間の界面を改善するために添加できる。
【００２８】
実施例１
ドープ及びアンドープアルミニウム酸化物のいくつかの薄膜を形成した。用いたドーパントはジルコニウム及びシリコンである。薄膜は６インチシリコンウエハ上に形成した。金属酸化物薄膜を基板上に形成する前に、フッ化水素酸の水溶液（１５：１ＨＦ）を用いて、基板を清浄化した。清浄化後、それ以上自然の酸化物が成長しないように、シリコン基板をロードロック真空容器中に置いた。
【００２９】
アルゴン／酸素雰囲気中での反応性スパッタリングを用いて、ドープ及びアンドープアルミニウム酸化物薄膜を基板上に形成した。重量で１パーセントのシリコンを一様に分布させたアルミニウムターゲットを、シリコンドープ薄膜を形成するために用いた。０．５重量パーセントのジルコニウムを一様に分布させたアルミニウムターゲットを、ジルコニウムドープ薄膜を形成するために用いた。高純度（９９．９重量パーセント）アルミニウムターゲットを、アンドープアルミニウム酸化物薄膜を形成するために用いた。
【００３０】
薄膜は所望のターゲットをスパッタ室中に置くことにより形成した。次に、アルゴン及び酸素を容器中に導入した。約１ｋＷないし約２ｋＷの範囲で、交流（ＡＣ）パワーを陰極と陽極間に印加することにより、プラズマグローを成長させた。（用いる具体的な電流は、用いるシステムに依存する。）ターゲットの表面を酸化するために、堆積前にターゲットに焼き入れを行った。焼き入れが完了したことを確かめるために、電流及び電圧をモニターした。
【００３１】
金属酸化物薄膜を上にスパッタ堆積する間、基板は３８０℃に保った。堆積速度は１．１Å／秒であった。得られる薄膜の厚さは、ウエハの表面上で２パーセント以内で変化した。酸素及びアルゴン流速は、マスフローコントローラを用いて薄膜堆積中制御した。
【００３２】
各薄膜の厚さは、約１０ｎｍであった。薄膜の各型の１つは、続いて５５０℃に置いて窒素雰囲気中で３０分間アニールした。薄膜の各型の第２のものは、続いて５５０℃において酸素雰囲気中で３０分間アニールした。
【００３３】
各種薄膜を貫く漏れ電流は、当業者に周知の標準的な電流−電圧（Ｉ−Ｖ）試験を用いて測定した。印加した電圧は１．５ＭＶ（メガボルト）／ｃｍであった。薄膜の表面積は、１０００μｍ２ であった。５５０℃でアニールした薄膜についての結果は、図２に報告されている。図２はアンドープ薄膜を貫く漏れ電流は、シリコン又はジルコニウムをドープしたアルミニウム酸化物薄膜中の漏れ電流より、１桁以上大きいことを示している。酸素雰囲気中でアニールした薄膜の漏れ電流特性は、窒素雰囲気中でアニールした薄膜の漏れ特性と実質的に同一であった。８００℃でアニールした薄膜とアニールしない薄膜は、同様な傾向を示した。
【００３４】
各種薄膜の界面とラップ密度は、当業者には周知の標準的な容量−電圧（Ｃ−Ｖ）準静的法を用いて測定した。薄膜の表面積は１００μｍ２ であった。結果は図３に示されている。図３はアンドープ薄膜の界面状態密度は、シリコン又はジルコニウムをドープしたアルミニウム酸化物薄膜中の界面状態密度より、１桁以上大きかった。
【図面の簡単な説明】
【００３５】
【図１】本発明のＭＯＳＦＥＴの概略側面図である。
【図２】本発明のフラッシュＥＰＲＯＭデバイスの概略側面図である。
【図３】本発明のドープされた金属酸化物誘電体材料の漏れ特性を、アンドープ金属酸化物層の漏れ特性と比較した図である。
【図４】本発明のドープされた金属酸化物誘電体材料の界面とラップ密度を、アンドープ金属酸化物層の界面とラップ密度と比較した図である。
【符号の説明】
【００３６】
１０  ＭＯＳＦＥＴ
１１  ソース
１２  ドレイン
１３  ゲート
１４，１５  側壁スペーサ
１６，１７  フィールド酸化物領域
１１０  基板
１１２  ソース
１１４  ドレイン
１１６  チャネル領域
１２０  ゲート酸化物層
１２２  フローティングゲート，ポリシリコン層
１２４  ＩＰＤ，ＩＰＤ層
１２６  制御ゲート
【図１】
0005650185.tif 000002
【図２】
0005650185.tif 000003
【図３】
0005650185.tif 000004
【図４】
0005650185.tif 000005