(57)【特許請求の範囲】
【請求項１】
半導体基板（５）のセル領域（Ｒ１）にＪＦＥＴを形成すると共に、前記セル領域の外周に１段目のメサ部を構成する第１凹部（１８）と、該第１凹部内における前記１段目のメサ部の段差部よりも前記セル領域の外周位置に２段目のメサ部を構成する第２凹部（１９）とを形成してなるＪＦＥＴを備える炭化珪素半導体装置の製造方法であって、
炭化珪素からなる第１導電型基板（１）と、前記第１導電型基板上にエピタキシャル成長によって形成された第１導電型のドリフト層（２）と、前記ドリフト層上にエピタキシャル成長によって形成された第２導電型の第１ゲート領域（３）と、前記第１ゲート領域上にエピタキシャル成長もしくはイオン注入により形成された第１導電型のソース領域（４）とを有する前記半導体基板を用意する工程と、
前記ソース領域および前記第１ゲート領域を貫通して前記ドリフト層まで達し、一方向を長手方向とした短冊状のトレンチ（７ａ）を形成する工程と、
前記トレンチの内壁上にエピタキシャル成長によって第１導電型のチャネル層（８ａ）を形成する工程と、
前記チャネル層の上にエピタキシャル成長によって第２導電型の第２ゲート領域（９ａ）を形成する工程と、
前記チャネル層および前記第２ゲート領域を前記ソース領域が露出するまで平坦化する工程と、
前記平坦化の後に、選択エッチングを行うことで、前記トレンチが形成されている領域を前記ＪＦＥＴが構成されるセル領域として、該セル領域を囲む外周領域（Ｒ３）に、前記ソース領域よりも深く該ソース領域と前記第１ゲート領域との境界部を露出させる深さの前記第２凹部を形成することで前記２段目のメサ部を構成する工程と、
前記第２凹部を形成した後、前記第２凹部により露出させられた前記ソース領域と前記第１ゲート領域とによるＰＮ接合部を観察することで前記ソース領域の膜厚を検出しつつ、この検出結果に基づいて選択エッチングを行い、前記セル領域の外周のうち前記外周領域よりも内側において、前記ソース領域の厚みよりも深く前記第１凹部を形成することで前記１段目のメサ部を構成すると共に、前記第２凹部を前記第２ゲート領域よりも深くして前記２段目のメサ部を深くする工程と、
前記第２ゲート領域や前記チャネル領域および前記ソース領域の表面に層間絶縁膜（１０）を形成したのち、該層間絶縁膜に対してコンタクトホール（１０ａ、１０ｂ）を形成し、該コンタクトホールを通じて、前記第１ゲート領域と前記第２ゲート領域の少なくとも一方に接続されるゲート電極（１１）および前記ソース領域に接続されるソース電極（１２）を形成する工程と、
前記第１導電型基板の裏面にドレイン電極（１３）を形成する工程と、を含んでいることを特徴とするＪＦＥＴを備える炭化珪素半導体装置の製造方法。
【請求項２】
前記第１凹部の形成および前記第２凹部を深くするための選択エッチングを行う工程では、前記第１凹部により、前記トレンチの両先端部の前記ソース領域と前記チャネル層および前記第２ゲート領域を除去することを特徴とする請求項１に記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
【請求項３】
前記ＰＮ接合部の観察をＳＥＭ観察によって行うことを特徴とする請求項１または２に記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
【請求項４】
前記第１凹部の形成および前記第２凹部を深くするための選択エッチングを行った後、前記第２凹部の側面から底面に至るように前記ドリフト層内に第２導電型のリサーフ層（１４）を形成する工程を含んでいることを特徴とする請求項１ないし３のいずれか１つに記載のＪＦＥＴを備えた炭化珪素半導体装置の製造方法。
【請求項５】
前記第２凹部を形成した後、前記第１凹部の形成および前記第２凹部を深くするための選択エッチングを行う前に、前記第２凹部を形成する際の選択エッチングによるエッチングダメージ層を除去する工程を行うことを特徴とする請求項１ないし４のいずれか１つに記載のＪＦＥＴを備える炭化珪素半導体装置の製造方法。
【請求項６】
前記エッチングダメージ層を除去する工程は、犠牲酸化工程であることを特徴とする請求項５に記載のＪＦＥＴを備えた炭化珪素半導体装置の製造方法。
【請求項７】
前記エッチングダメージ層を除去する工程は、ケミカルドライエッチング工程であることを特徴とする請求項５に記載のＪＦＥＴを備えた炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造のＪＦＥＴを備えた炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、トレンチ構造のＪＦＥＴを備えたＳｉＣ半導体装置が特許文献１に開示されている。この特許文献１に示されるＪＦＥＴは、次のように形成されている。
【０００３】
すなわち、ｎ+型ＳｉＣ基板上に、ｎ-型ドリフト層とｐ+型の第１ゲート領域およびｎ+型ソース領域を順に形成したのち、これらを貫通するトレンチを形成する。次に、このトレンチ内にｎ-型チャネル層およびｐ+型の第２ゲート領域をエピタキシャル成長してトレンチ内を埋め込み、その後、基板表面を平坦化することでｎ-型チャネル層およびｐ+型の第２ゲート領域の不要部分を除去してｎ+型ソース領域を露出させる。続いて、ＪＦＥＴが構成されるセル領域を囲む外周領域を露出させるマスクを用いたエッチングを行い、外周領域においてｎ+型ソース領域を除去し、外周領域に第１凹部を形成することで１段目のメサ部を形成する。
【０００４】
さらに、外周領域において１段目のメサ部の外縁部を露出させるマスクを用いたエッチングを行い、更にｐ+型の第１ゲート領域を除去し、第１凹部内に第２凹部を形成することで２段目のメサ部を形成する。その後、第２凹部における側面と底面との境界位置にｐ型リサーフ層を形成したり、第２凹部の底面にｐ型ガードリング層を形成するためのイオン注入を行ったのち、熱処理によって活性化させる。そして、基板表面側への層間絶縁膜の形成工程やゲート電極およびソース電極の形成工程、さらに基板裏面側へのドレイン電極の形成工程等を経て、特許文献１に示されるＪＦＥＴが形成される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−３４３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、トレンチ内にｎ-型チャネル層およびｐ+型の第２ゲート領域をエピタキシャル成長形成したのち基板表面を平坦化する際に、現状技術では平坦化工程でのｎ+型ソース領域の除去量がばらつく。実際の除去量把握について、残存するｎ+型ソース領域の膜厚の光学的評価（フーリエ変換型赤外分光法（ＦＴ−ＩＲ：Fourier Transform Infrared Spectroscopy））は膜厚が小さいため不可能である。このため、現状では、平坦化前後の基板厚の差異から除去量を把握するようにしているが、±０．５μｍレベルの精度しか得られない。
【０００７】
このため、ｎ+型ソース領域の除去が所望する設定値よりも大きくなり、１段目のメサ部を形成するための第１凹部を形成する際に、その下層に位置するｐ+型の第１ゲート領域の膜厚が薄くなったり、消失してしまうことがある。これが、阻止耐圧低下の原因の１つとなっている。
【０００８】
本発明は上記点に鑑みて、第１ゲート領域の膜厚が必要以上に薄くなったり、消失してしまうことを抑制できるＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１導電型基板（１）の上にドリフト層（２）と第１ゲート領域（３）およびソース領域（４）とを形成した半導体基板（５）を用意したのち、ソース領域および第１ゲート領域を貫通してドリフト層まで達し、一方向を長手方向とした短冊状のトレンチ（７ａ）を形成する工程と、トレンチの内壁上にエピタキシャル成長によって第１導電型のチャネル層（８ａ）を形成する工程と、チャネル層の上に形成された第２導電型の第２ゲート領域（９ａ）を形成する工程と、チャネル層および第２ゲート領域をソース領域が露出するまで平坦化する工程とを行う。そして、平坦化の後に、選択エッチングを行うことで、セル領域を囲む外周領域に、ソース領域よりも深く該ソース領域と第１ゲート領域との境界部を露出させる深さの第２凹部（１９）を形成することで２段目のメサ部を構成する工程を行い、この後に、第２凹部により露出させられたソース領域と第１ゲート領域とによるＰＮ接合部を観察することでソース領域の膜厚を検出しつつ、この検出結果に基づいて選択エッチングを行い、セル領域の外周のうち外周領域よりも内側において、ソース領域の厚みよりも深い第１凹部（１８）を形成することで１段目のメサ部を構成すると共に、第２凹部を第２ゲート領域よりも深くして２段目のメサ部を深くする工程を行うことを特徴としている。
【００１０】
このように、１段目のメサ部を構成する第１凹部の形成を２段目のメサ部を構成する第２凹部の形成の後に行うようにしている。これにより、第１凹部を形成する際の選択エッチングの前に、第２凹部による段差部によるソース領域と第１ゲート領域とのＰＮ接合に基づいてＳＥＭ観察などによりソース領域の膜厚を検出できる。したがって、第１凹部を形成する際に、的確にソース領域の膜厚分程度だけエッチングを行うようにすることができ、エッチング深さを的確に制御できるため、第１ゲート領域が必要以上に薄くなったり、消失してしまうことを防止できる。
【００１１】
請求項２に記載の発明では、第１凹部の形成および第２凹部を深くするための選択エッチングを行う工程では、第１凹部により、トレンチの両先端部のソース領域とチャネル層および第２ゲート領域を除去することを特徴としている。
【００１２】
このように、第２ゲート領域が備えられるトレンチの両先端部においてＪＦＥＴ構造が形成されないように第１凹部を形成する構造としている。これにより、閾値変動が生じないようにできるため、ドレイン電圧の表面への漏れ出しを防止でき、過剰なドレイン電流が流れることによる素子耐圧の低下を発生させることを防止することが可能となる。
【００１３】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の上面レイアウト図である。
【図２】図１に示すＳｉＣ半導体装置のII−II断面図である。
【図３】図１および図２に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】図３に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１６】
（第１実施形態）
本発明の第１実施形態について説明する。図１に示すように、ＳｉＣ半導体装置は、セル領域Ｒ１、電界緩和領域Ｒ２および外周領域Ｒ３を備えた構造とされている。セル領域Ｒ１には、ＪＦＥＴが形成されている。このセル領域Ｒ１は、上面形状が角部を丸めた正方形状とされている。電界緩和領域Ｒ２は、セル領域Ｒ１の外周領域での電界集中を緩和する役割を果たす。この電界緩和領域Ｒ２は、セル領域Ｒ１と外周領域Ｒ３の間に配置され、セル領域Ｒ１の周囲を囲むように角部が丸められた正方枠体形状とされている。外周領域Ｒ３は、セル領域Ｒ１から延びる電界をＳｉＣ半導体装置の外周側において広範囲に広げて終端させることで、耐圧を持たせるためのものである。この外周領域Ｒ３は、上面形状が電界緩和領域Ｒ２の周囲を囲むように角部を丸めた正方枠体形状とされている。
【００１７】
具体的には、図２に示すように、ＳｉＣ半導体装置には、例えば１×１０19ｃｍ-3以上の不純物濃度とされたｎ+型基板（基板）１と、ｎ+型基板１よりも低濃度、例えば１×１０15〜５×１０16ｃｍ-3の不純物濃度とされたｎ-型ドリフト層（第１半導体層）２と、例えば１×１０18〜５×１０19ｃｍ-3の不純物濃度とされたｐ+型層（第２半導体層）３と、ｎ-型ドリフト層２よりも高濃度、例えば１×１０18〜５×１０20ｃｍ-3の不純物濃度とされたｎ+型層（第３半導体層）４とが備えられている。これらｎ+型基板１、ｎ-型ドリフト層２、ｐ+型層３およびｎ+型層４はすべてＳｉＣによって構成されており、これらによって半導体基板５が構成されている。そして、図１に示すように、半導体基板５の中央部がセル領域Ｒ１とされ、セル領域Ｒ１を中心として順に電界緩和領域Ｒ２および外周領域Ｒ３が配置されている。
【００１８】
また、図２に示すように、セル領域Ｒ１における半導体基板５の主表面側には、ｎ+型層４およびｐ+型層３を貫通してｎ-型ドリフト層２まで達するトレンチ７ａが形成されている。トレンチ７ａは、基板平面上の一方向（本実施形態の場合、紙面垂直方向）を長手方向として短冊状に延設されている。このトレンチ７ａを埋め込むように、例えば０．１〜０．５μｍの厚さ、１．０×１０16〜１．０×１０18ｃｍ-3の不純物濃度とされたｎ-型層（第１導電型層）８と、１×１０18〜５×１０20ｃｍ-3の不純物濃度とされたｐ+型層（第２導電型層）９とが順に成膜されている。そして、ｐ+型層３によって第１ゲート領域３ａが構成され、ｐ+型層９によって第２ゲート領域９ａが構成され、ｎ+型層４によってｎ+型ソース領域４ａが構成され、ｎ-型層８によってｎ-型チャネル層８ａが構成されている。
【００１９】
ｎ-型チャネル層８ａや第１、第２ゲート領域３ａ、９ａの不純物濃度やｎ-型チャネル層８ａの膜厚は、ＪＦＥＴの作動形態に応じて設定され、本実施形態ではＪＦＥＴがノーマリオフで作動するような設定としてある。
【００２０】
また、ｎ+型層４、ｎ-型層８およびｐ+型層９の表面には、層間絶縁膜１０を介してゲート電極１１およびソース電極１２が形成されている。ゲート電極１１は、層間絶縁膜１０に形成されたコンタクトホール１０ａを通じて第２ゲート領域９ａに電気的に接続されていると共に、図２とは別断面において第１ゲート領域３ａとも電気的に接続されている。ソース電極１２は、層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じてｎ+型ソース領域４ａと電気的に接続されている。ゲート電極１１は、例えばｐ+型層とオーミック接触可能な材質であるＡｌと、その上に積層されたＮｉとから構成され、ソース電極１２は、例えばＮｉから構成されている。
【００２１】
そして、半導体基板５の裏面側にはｎ+型基板１の裏面全面と電気的に接続されたドレイン電極１３が形成されている。このような構造によってＪＦＥＴが構成されていると共に、ＪＦＥＴが複数セル集められて構成されたセル領域Ｒ１が構成されている。
【００２２】
また、電界緩和領域Ｒ２では、半導体基板５のうちｎ+型層４がエッチングにより除去された第１凹部１８とされている。このため、電界緩和領域Ｒ２のうちセル領域Ｒ１との境界部は段差部が構成された１段目のメサ部となっており、ｐ+型層３が露出させられた状態とされている。
【００２３】
電界緩和領域Ｒ２におけるセル領域Ｒ１側には、セル領域Ｒ１と外周領域Ｒ３の間を仕切る（本実施形態ではセル領域Ｒ１の周囲を囲む）ようにｎ-型ドリフト層２まで達するトレンチ７ｂが形成されている。このトレンチ７ｂ内を埋め込むようにｎ-型層８およびｐ+型層９が配置されている。これら電界緩和領域Ｒ２におけるｎ-型層８およびｐ+型層９は、ＰＮ分離部を構成するｎ型領域８ｂおよびｐ型領域９ｂとして機能する。なお、図２では、トレンチ７ｂを１つのみ形成し、ＰＮ分離部を１つ備えた構造を図示しているが、セル領域Ｒ１を囲むように複数のトレンチ７ｂを同心状に配置し、複数個ＰＮ分離部を備える構造としても良い。
【００２４】
また、電界緩和領域Ｒ２のうち外周領域Ｒ３との境界部となる段差部から後述する外周領域Ｒ３内まで、ｐ-型リサーフ層１４が延設されている。ｐ-型リサーフ層１４は、ｐ型不純物濃度が１．０×１０17〜５．０×１０17ｃｍ-3とされている。本実施形態では、電界緩和領域Ｒ２と外周領域Ｒ３との境界部となる段差部が傾斜したメサ形状を為しており、段差部の表面全域にｐ-型リサーフ層１４が延設されることで、ｐ+型層３とｐ-型リサーフ層１４とが繋がった構造とされている。そして、トレンチ７ｂよりも外周（トレンチ７ｂが複数本ある場合には最外周のトレンチよりも外周側）において、層間絶縁膜１０に形成されたコンタクトホール１０ｃを通じてｐ+型層３の表面と接触するようにサージ引抜電極１５が備えられている。
【００２５】
外周領域Ｒ３では、半導体基板５のうちｐ+型層３およびｎ+型層４がエッチングにより除去された第２凹部１９とされている。このため、外周領域Ｒ３ではｎ-型ドリフト層２が露出させられた状態とされ、電界緩和領域Ｒ２と外周領域Ｒ３との境界部は段差部とされ、２段目のメサ部とされている。そして、ｎ-型ドリフト層２の表層部において上記したｐ-型リサーフ層１４がセル領域Ｒ１の外周側に向かって延設されている。さらに、ｐ-型リサーフ層１４の外周を囲むようにｎ+型層１６が形成されていると共に、このｎ+型層１６と層間絶縁膜１０に形成されたコンタクトホール１０ｄを通じて電気的に接続された等電位リング（ＥＱＲ）電極１７が備えられている。
【００２６】
以上のような構造により、本実施形態にかかるＳｉＣ半導体装置が構成されている。次に、このように構成されたＳｉＣ半導体装置のセル領域Ｒ１に備えられたＪＦＥＴの作動について説明する。
【００２７】
本実施形態では、ＪＦＥＴはノーマリオフで作動する。まず、第１ゲート領域３ａと第２ゲート領域９ａにゲート電圧が印加される前の状態では、第１ゲート領域３ａと第２ゲート領域９ａの双方からｎ-型チャネル層８ａに伸びる空乏層によってｎ-型チャネル層８ａがピンチオフされる。このため、チャネル領域が設定されず、ソース−ドレイン間に電流が流れない状態となる。一方、第１ゲート領域３ａと第２ゲート領域９ａにゲート電圧が印加されると、第１、第２ゲート領域３ａ、９ａの双方からｎ-型チャネル層８ａ側に延びる空乏層の延び量が制御され、ｎ-型チャネル層８ａに延びる空乏層の延び量が縮小される。これにより、チャネル領域が設定されて、ソース−ドレイン間に電流が流される。そして、第１ゲート領域３ａと第２ゲート領域９ａへのゲート電圧の印加をやめると、ＪＦＥＴがオフする。
【００２８】
また、サージが発生したときには、ｐ-型リサーフ層１４においてアバランシェブレークダウンが生じ、図１中に示した電流経路に沿ってサージ電流が流れ、サージ電流がサージ引抜電極１５側から引抜かれるようにできる。
【００２９】
このようなＳｉＣ半導体装置では、電界緩和領域Ｒ２に備えたｐ型領域９ｂとｎ型領域８ｂとにより構成されるＰＮ分離部により、セル領域Ｒ１と外周領域Ｒ３の間の素子分離を行うようにしている。このため、トレンチ内に酸化膜を配置して素子分離を行う場合と比べて、素子分離用の酸化膜が絶縁破壊されることが無いため、ＪＦＥＴが形成されるセル領域Ｒ１と外周領域Ｒ３との間の絶縁耐圧を向上できる。
【００３０】
また、電界緩和領域Ｒ２と外周領域Ｒ３の境界部となる段差部にｐ-型リサーフ層１４が延設されるようにしているため、その表面に形成される層間絶縁膜１０にかかる電界を緩和できる。このため、層間絶縁膜１０の電界集中による絶縁破壊も抑制することが可能となる。
【００３１】
続いて、図１に示すＳｉＣ半導体装置の製造工程について、図３〜図４に示す製造工程図を用いて説明する。
【００３２】
まず、図３（ａ）に示す工程では、例えば１×１０19ｃｍ-3以上の不純物濃度とされたｎ+型基板１の上に、例えば１×１０15〜５×１０16ｃｍ-3の不純物濃度とされたｎ-型ドリフト層２と、例えば１×１０18〜５×１０19ｃｍ-3の不純物濃度とされたｐ+型層３と、例えば１×１０18〜５×１０20ｃｍ-3の不純物濃度とされたｎ+型層４とをエピタキシャル成長させた半導体基板５を用意する。
【００３３】
図３（ｂ）に示す工程では、半導体基板５の表面に図示しないマスクを配置した後、セル領域Ｒ１のトレンチ７ａおよび電界緩和領域Ｒ２のトレンチ７ｂの形成予定領域を開口させる。そして、そのマスクを用いてエッチングを行うことにより、ｎ+型層４およびｐ+型層３を貫通してｎ-型ドリフト層２に達するトレンチ７ａ、７ｂを同時に形成する。これにより、トレンチ７ａにてｐ+型層３およびｎ+型層４が複数に分断され、トレンチ７ａの側面に位置しているｐ+型層３およびｎ+型層４によって第１ゲート領域３ａとｎ+型ソース領域４ａが形成される。この後、マスクを除去する。
【００３４】
図３（ｃ）に示す工程では、トレンチ７ａ、７ｂ内を埋め込むように半導体基板５の表面にｎ-型層８とｐ+型層９を順にエピタキシャル成長させて積層する。そして、研削もしくはＣＭＰ（Chemical Mechanical Polishing）などによる平坦化工程により、トレンチ７ａ、７ｂ内にのみｎ-型層８とｐ+型層９を残し、ｎ+型層４の表面を露出させる。これにより、セル領域Ｒ１のトレンチ７ａ内にｎ-型チャネル層８ａおよび第２ゲート領域９ａを形成でき、電界緩和領域Ｒ２のトレンチ７ｂ内にｎ型領域８ｂおよびｐ型領域９ｂからなるＰＮ接合部を形成できる。
【００３５】
図４（ａ）に示す工程では、半導体基板５のうちのセル領域Ｒ１および電界緩和領域Ｒ２を覆うマスクを配置し、エッチングすることで外周領域Ｒ３においてｎ+型層４およびｐ+型層３を除去する。例えば、ＳＦ6とＯ2およびＡｒの混合ガス雰囲気による異方性エッチングを行う。これにより、外周領域Ｒ３において第２凹部１９が形成され、ｐ+型層３が露出させられると共に、電界緩和領域Ｒ２と外周領域Ｒ３との境界部が段差部とされて２段目のメサ部が構成される。このとき、電界緩和領域Ｒ２と外周領域Ｒ３の境界部のメサ部がテーパ状となるようにすると好ましい。例えば、異方性エッチングの条件の調整や、面方位依存性を用いた異方性エッチング、もしくは等方性エッチングを行ったりすることにより、テーパ状のメサ部を形成できる。
【００３６】
この後、必要に応じてエッチングダメージ層を除去するための犠牲酸化やケミカルドライエッチングを実施する。第２凹部１９を形成する際のエッチングにより、エッチングダメージ層が形成され、表面荒れが生じた状態になっている。このような表面荒れをエッチングダメージ層の除去によって低減することができる。具体的には、犠牲酸化による場合、エッチングダメージ層を容易に除去することができ、ケミカルドライエッチングによる場合、より短時間でエッチングダメージ層を除去することができる。
【００３７】
図４（ｂ）に示す工程では、半導体基板５のうちのセル領域Ｒ１を覆う図示しないマスクを配置し、電界緩和領域Ｒ２および外周領域Ｒ３においてｎ+型層４を除去できる程度の膜厚分エッチングを行う。例えば、ＳＦ6とＯ2およびＡｒの混合ガス雰囲気による異方性エッチングを行う。これにより、電界緩和領域Ｒ２において第１凹部１８が形成され、ｐ+型層３の表面が露出させられると共に、外周領域Ｒ３において第２凹部１９がより深くなることで２段目のメサ部の段差がより深い位置にずれ、かつ、ｎ-型ドリフト層２が露出させられる。そして、セル領域Ｒ１と電界緩和領域Ｒ２との境界部が段差部とされて１段目のメサ部が構成される。
【００３８】
このとき、従来では、図４（ａ）に示す工程を図４（ｂ）に示す工程の後に行っていたため、第１凹部１８を形成するエッチング時に、エッチング深さを把握できる基準が存在しなかった。しかしながら、本実施形態のように図４（ｂ）に示す工程を図４（ａ）に示す工程の後に実施することで、第１凹部１８を形成するエッチング時に、既に第２凹部１９が形成された状態になっている。このため、図４（ａ）の工程を行ったときに、電界緩和領域Ｒ２と外周領域Ｒ３との境界部における段差部にｐ+型層３とｎ+型層４とのＰＮ接合部が存在している。この部分をＳＥＭ観察することでｎ+型層４の膜厚を検出することができる。したがって、図４（ｂ）に示す工程の際に、エッチング深さを的確に制御できるため、ｐ+型層３が薄くなり過ぎたり、消失してしまうことを防止できる。
【００３９】
特に、上記した図４（ａ）に示す工程の後に、エッチングダメージ層を除去して表面荒れを低減しておくと、表面状態が良好になっていることから、よりＳＥＭ観察によるＰＮ接合部の評価が容易に行えるようにできる。
【００４０】
図４（ｃ）に示す工程では、半導体基板５の表面のうちｐ-型リサーフ層１４の形成予定領域が開口するマスクを配置し、ｐ型不純物をイオン注入する。このとき、上述したように電界緩和領域Ｒ２と外周領域Ｒ３の境界部の段差部がテーパ状になっていれば、基板垂直方向からのイオン注入のみにより、段差部にもｐ型不純物を注入することが可能となる。電界緩和領域Ｒ２と外周領域Ｒ３の境界部の段差部が半導体基板５の表面に対して垂直である場合であっても、ｐ型不純物を斜めイオン注入すれば、段差部にもｐ型不純物を注入することが可能である。
【００４１】
続いて、先程利用したマスクを除去したのち、ｎ+型層１６の形成予定領域が開口するマスクを配置し、ｎ型不純物をイオン注入する。そして、熱処理などを行うことで注入されたイオンを活性化させ、ｐ-型リサーフ層１４およびｎ+型層１６を形成する。
【００４２】
その後、図示しないが、層間絶縁膜１０を形成したのち、パターニングしてコンタクトホール１０ａ〜１０ｄを形成する。また、ｐ型ＳｉＣとオーミック接触可能なＡｌやｎ型ＳｉＣとオーミック接触可能なＮｉ等の金属膜を形成したのち、パターニングして、ゲート電極１１、ソース電極１２、サージ引抜電極１５および等電位リング電極１７を形成する。そして、ドレイン電極１３の形成工程を経て、本実施形態のＳｉＣ半導体装置が完成する。
【００４３】
以上説明したように、本実施形態では、１段目のメサ部を構成する第１凹部１８の形成を２段目のメサ部を構成する第２凹部１９の形成の後に行うようにしている。これにより、第１凹部１８を形成する際の選択エッチングの前に、第２凹部１９による電界緩和領域Ｒ２と外周領域Ｒ３との境界部における段差部にｐ+型層３とｎ+型層４とのＰＮ接合に基づいてＳＥＭ観察などによりｎ+型層４の膜厚を検出できる。したがって、第１凹部１８を形成する際に、的確にｎ+型層４の膜厚分程度だけエッチングでき、エッチング深さを的確に制御できるため、第１ゲート領域３ａを構成するためのｐ+型層３が必要以上に薄くなったり、消失してしまうことを防止できる。
【００４４】
また、第２凹部１９の形成によって２段目のメサ部を形成しておいてから、第１凹部１８を形成して１段目のメサ部を形成するようにしている。このため、第１凹部１８の形成の際のエッチングにより、第２凹部１９の段差部における角部が丸められる。このため、この部分での電界集中を緩和でき、この上に形成される層間絶縁膜１０が電界集中によって破壊されることを効果的に抑制できる。
【００４５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、トレンチ７ａの先端部での構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４６】
本実施形態では、第１実施形態に示したＳｉＣ半導体装置において、ＪＦＥＴを構成するためのトレンチ７ａの両先端部近傍のｎ+型ソース領域４ａが除去されるように第１凹部１８を形成する。すなわち、図２に示したトレンチ７ａは、紙面垂直方向を長手方向とをて短冊状にレイアウトした構造としているが、その両先端位置において、トレンチ７ａの内側まで第１凹部１８を形成する。これにより、トレンチ７ａの先端においてＪＦＥＴ構造が構成されないようにしている。
【００４７】
上記したようにトレンチ７ａを短冊状にレイアウトした構造としているが、その両先端部ではエピタキシャル成長時のマイグレーションにより、トレンチの長辺を構成する側壁面上よりもｎ-型層８の膜厚が厚くなる。このため、トレンチ７ａの両先端部において他の部分とＪＦＥＴの閾値が変動し、ＪＦＥＴ駆動時にゲート電圧が閾値に近づくときにドレイン電圧の表面への漏れ出しが発生し、過剰なドレイン電流が流れて素子耐圧を低下させるという問題を発生させる。このため、本実施形態のように、トレンチ７ａの両先端部においてｎ+型ソース領域４ａを除去し、その部分にＪＦＥＴ構造が構成されないようにしている。これにより、閾値変動が生じないようにできるため、ドレイン電圧の表面への漏れ出しを防止でき、過剰なドレイン電流が流れることによる素子耐圧の低下を発生させることを防止することが可能となる。
【００４８】
このような構造についても、第１実施形態に示したように、トレンチ７ａの両先端部においてｎ+型ソース領域４ａを除去するための第１凹部１８の形成の前に、第２凹部１９を形成しておくことで、ＳＥＭ観察などによりｎ+型ソース領域４ａの膜厚を把握できる。このため、第１凹部１８を形成する際に、的確にｎ+型ソース領域４ａの膜厚分程度だけエッチングを行うようにすることができ、エッチング深さを的確に制御できる。よって、第１実施形態と同様の効果を得ることができる。
【００４９】
（他の実施形態）
上記各実施形態では、第１ゲート領域３ａと第２ゲート領域９ａを同電位にする場合について説明したが、第１ゲート領域３ａを第１電位、第２ゲート領域９ａを第２電位というように、それぞれ別々の電位にする構造としても構わない。この場合、第１ゲート領域３ａを制御する第１電位と第２ゲート領域９ａを制御する第２電位をそれぞれ独立した電位に変化させられるようにしても良いし、いずれか一方の電位のみ制御でき、他方の電位をＧＮＤ（ソース電位）としても良い。例えば、第１ゲート領域３ａを制御する第１電位のみ変化させられ、第２ゲート領域９ａに印加される第２電位をＧＮＤに固定するようにしても構わない。
【００５０】
上記各実施形態では、外周領域Ｒ３に等電位リング電極１９を配置した構造を例に挙げたが、ｐ型ガードリングなどを備えるようにしても良い。つまり、外周領域Ｒ３に外周耐圧構造として知られている様々な構造のどのようなものを形成しても良い。
【００５１】
さらに、上記実施形態では、ｎ+型ソース領域４をエピタキシャル成長させたものについて説明したが、第１ゲート領域３に対してｎ型不純物をイオン注入することによってｎ+型ソース領域４を形成しても良い。この場合にも、ｎ+型ソース領域４がトレンチ６の両先端部にまで形成されるようなイオン注入を行うようにした場合に、トレンチ７ａの両先端部まで第１凹部１８を形成することで、上記第２実施形態と同様の効果を得ることができる。
【００５２】
上記各実施形態では、ｎ-型チャネル層８ａにチャネル領域が設定されるｎチャネルタイプのＪＦＥＴを例に挙げて説明したが、各構成要素の導電型を逆にしたｐチャネルタイプのＪＦＥＴに対しても本発明を適用することができる。
【符号の説明】
【００５３】
１              ｎ+型基板
２              ｎ-型ドリフト層
３              ｐ+型層
３ａ            第１ゲート領域
４              ｎ+型層
４ａ            ｎ+型ソース領域
７ａ            トレンチ
８ａ            ｎ-型チャネル層
９ａ            第２ゲート領域
Ｒ１            セル領域
Ｒ２            電界緩和領域
Ｒ３            外周領域
【図１】
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【図２】
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【図３】
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【図４】
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