(57)【特許請求の範囲】
【請求項１】
第１の基板を有する第１の構成要素の上に絶縁材料に対して接合可能なように0.5nm以下の表面粗さに研磨された第１の層を形成し、
1nm未満の表面粗さの表面を有する第２の構成要素を準備し、
絶縁材料に接合可能に研磨された前記第１の層を前記第２の構成要素に直接接触させ、
絶縁材料に接合可能に研磨された前記第１の層を前記第２の構成要素に室温下で直接接合させ、
前記接合した後の前記第１の構成要素の一部を残留部分として残すように、研削または研磨のいずれか１つを用いて前記第１の構成要素の一部を除去し、
前記除去を可能にするために室温での接合強度を十分に得る
ことを特徴とする集積化方法。
【請求項２】
接合可能な材料の前記第１の層として第１の酸化シリコン層を形成することを特徴とする請求項１記載の方法。
【請求項３】
前記第１の構成要素上の前記第１の層が半導体デバイスであることを特徴とする請求項１記載の方法。
【請求項４】
前記第１の構成要素上の前記第１の層が金属接触構造をもつ第１の半導体デバイスを有することを特徴とする請求項１記載の方法。
【請求項５】
第２の半導体デバイスを有する前記第２の構成要素を準備することを特徴とする請求項４記載の方法。
【請求項６】
前記第１及び第２の半導体デバイスが相互接続していることを特徴とする請求項５記載の方法。
【請求項７】
前記表面粗さを得るために前記第２の構成要素を研磨することを特徴とする請求項１記載の方法。
【請求項８】
1nm未満の表面粗さをもつ接合材料として、前記第２の構成要素の上に接合される材料の第２の層を形成し、
前記第１の層と第２の層とを直接接触させ、
前記第１の層を前記第２の層に直接接合する、ことを特徴とする請求項１記載の方法。
【請求項９】
前記第２の層として第２の酸化シリコン層を形成することを特徴とする請求項８記載の方法。
【請求項１０】
前記第２の構成要素としてシリコン基板を準備することを特徴とする請求項１記載の方法。
【請求項１１】
0.5〜1.5nmの範囲の表面粗さに研磨された第１の絶縁表面をもつ第１の表面を有する第１の基板と、
前記表面粗さに研磨された第２の絶縁表面を有する第２の基板と、
研磨された前記第１の絶縁表面と前記第２の絶縁表面とが接着剤で接着することなく室温で相互に直接接触させて、研削または研磨のいずれか１つを用いて前記第１の基板または第２の基板のいずれか１つの部分を除去するために室温で十分な接合強度を持って接合されていることと、
を有することを特徴とする接合構造。
【請求項１２】
前記第１の基板が第１の酸化シリコン薄膜層を有し、
前記第２の基板が第２の酸化シリコン薄膜層を有し、
前記第１の酸化シリコン薄膜層と前記第２の酸化シリコン薄膜層とが相互に接合されたことを特徴とする請求項１１記載の構造。
【請求項１３】
前記第１の酸化シリコン薄膜層が前記第１の基板の表面非平面度の１〜１０倍の厚さを有し、かつ、前記第２の酸化シリコン薄膜層が前記第２の基板の表面非平面度の１〜１０倍の厚さを有することを特徴とする請求項１２記載の構造。
【請求項１４】
前記第１の基板が第１の半導体デバイスを有し、かつ、前記第２の基板が第２の半導体デバイスを有することを特徴とする請求項１１記載の構造。
【請求項１５】
前記第１の半導体デバイスが前記第１の表面として１つの面をもつ第１の集積回路を有し、かつ、前記第２の半導体デバイスが前記第２の表面として１つの面をもつ第１の集積回路を有することを特徴とする請求項１４記載の構造。
【請求項１６】
前記第１及び第２の半導体デバイスの各々が非接続デバイスの二次元アレイを有することを特徴とする請求項１５記載の構造。
【請求項１７】
全ての前記第２の基板が除去されていることを特徴とする請求項１５記載の構造。
【請求項１８】
前記第１及び第２の基板の各々が半導体回路を有し、かつ、前記第１及び第２の基板とともに前記半導体回路から個々のデバイスに接続される相互接続を有することを特徴とする請求項１１記載の構造。
【請求項１９】
前記表面粗さが0.5nm以下であることを特徴とする請求項１１記載の構造。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明の背景
本発明の分野
本発明は、３次元集積半導体デバイスおよび特に３次元構造を形成するように互いに垂直に接合された半導体デバイスに関する。
【０００２】
背景の考察
集積化する能力は、半導体産業の成功を左右する。これは、まず、集積回路（ＩＣ）の発明により実証された。ＩＣは、本質的に半導体ウエハの表面において電子部品を作製すること、およびこれに続いて、部品の最上部に対するメタライゼーションによりこれらの部品を相互接続することからなる。この集積化から得られた劇的な費用削減と性能向上は、深い経済的な影響力を有した。
【０００３】
ＩＣの発明以来、半導体産業は、達成された種々の電子部品（例えば、トランジスタ、ダイオード、レジスタ、キャパシタ等）の集積密度における絶え間のない改良のために続けられた急速な成長を経験してきた。大部分は、この集積密度の改良は、一定の領域により多くの部品を集積させることを可能にする最小形状の繰り返された減少に由来している。さらなる改良は、ウエハサイズの増加に由来している。
【０００４】
これらの集積化の改良は、集積化された部品により占有されるボリュームは、本質的に半導体ウエハの表面という点で、本質的に本来２次元（２−Ｄ）である。リソグラフィーにおける劇的な改良は、この２−Ｄ集積化における相当な改良をもたらしたが、２−Ｄにおいて達成され得る密度には物理的な限界がある。これらの限界の１つは、単にこれらの部品を作るために必要とされる最小サイズである。もう１つの限界は、部品の大きさが減少することに伴う部品間の相互接続要求の有意な増加である。
【０００５】
２−Ｄで達成可能な集積化を超える集積化を達成するための努力が行われており、チップメモリにおける改良とさらなる半導体産業の成長をもたらしている。例えば、トレンチキャパシタは、ウエハ表面の下の有意な半導体のボリュームを使用し、一定のチップ領域内でより多くの機能性を達成することを可能とする。一定のチップ領域におけるボリュームの増加する使用による高いレベルへの集積化を達成することに向けられた他の努力が、近年増加してきた。１つのアプローチは、相互接続メタライゼーション上に半導体材料を付加し、ついで追加の相互接続メタライゼーションを行うことにより集積化プロセスを繰り返すことであった。これは、潜在的にチップ領域当りのより多くの部品をもたらすが、有意に増加したサーマル・バジェット（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）を含むその他の問題を有する。加えてこの努力とこの他の努力は、それらが１つの基板を使用するだけであり、その後その基板の１つの表面に加工を施すという点ではっきりしている。デバイスを相互接続の作製に含まれる熱プロセスに供さないことは、デバイスの作製を単純化し、向上させる。
【０００６】
もう１つの問題は、デバイスのディメンションのスケーリングに比べて、相互接続のディメンションをスケーリングする能力が遅れる結果起こる。理想的には、ビア（ｖｉａ）の臨界のディメンションはゲートのディメンションと同じであることが要望される。しかしながら、ビアのスケーリングはデバイスのスケーリングに遅れるため、集積密度は、制限される。
【０００７】
さらなる問題が、異なるタイプの技術を１つの回路またはウエハに集積化しようとするときに生じる。ＢｉＣＭＯＳがその１つの例である。典型的には、それら技術を組み合わせることを可能にするために、特別なプロセシング技術が考案されなければならない。１つの技術に必要とされるプロセスは、しばしば、もう１つの技術に必要とされるプロセスを妨げる。結果として、妥協がなされる。組み合わされた技術の全体的な発展は、結局は凍結し、組み合わせようとする技術の柔軟な集積化を不可能ではないにしろ、非常に困難なものとしている。言い換えれば、最も進歩した「最良の科学技術（ｂｅｓｔ  ｏｆ  ｂｒｅｅｄ）」は、組み合わせられず、技術における発展は、達成され得ない。
【０００８】
技術を組み合わせることのもう１つの問題は、カスタマイゼーション（ｃｕｓｔｏｍｉｚａｔｉｏｎ）を前もって行わなければならないことである。第一に、技術を組み合わせるためのプロセシングを設計しなければならず、このため、限界がデバイスに組み込まれる。さらに、プロセシングを再び設計する必要性があるために、技術における発展と改良を容易に利用することができない。
【０００９】
本発明の要約
本発明の目的は、高い集積密度を有する方法およびデバイスを提供することにある。
【００１０】
本発明のもう１つの目的は、異なるタイプの材料が集積化され得る方法およびデバイスを提供することにある。
【００１１】
本発明のさらなる目的は、異なるタイプのデバイスの集積化方法および集積化されたデバイスを含む構造を提供することにある。
【００１２】
本発明のさらなるもう１つの目的は、異なるタイプの技術が集積化された方法およびデバイスを提供することにある。
【００１３】
本発明のさらなる目的は、デバイスを相互接続する際にサーマル・バジェットを避けるかまたは最小化することにある。
【００１４】
本発明のさらなるもう１つの目的は、有意なプロセシングの妥協をすることなく、利用し得る最良の技術を集積化させることにある。
【００１５】
本発明のこれらの目的およびその他の目的は、第１、第２および第３の加工物（ｗｏｒｋｐｉｅｃｅ）のそれぞれの第１の表面を各々所望の表面粗さに研磨すること、前記第１および第２の加工物の前記第１の表面を互いに接合すること、接合後、前記第１および第２の加工物の一方の第２の表面を前記表面粗さに研磨すること、および前記第３の加工物の前記第１の表面を前記研磨された第２の表面に接合することを含む接合方法により達成され得る。
【００１６】
前記表面は、約0.5〜1nmの粗さにまで研磨され得る。第１の加工物は、第２の材料上に薄い第１の材料を形成することにより得られ、第２の加工物は、第４の材料上に薄い第３の材料を形成することにより得られ、第３の加工物は、第６の材料上に第５の材料を形成することにより得られうる。本方法は、第１の表面を得るために第１、第３および第５の材料を研磨する工程を含み得る。
【００１７】
第１および第３の材料は、各々高い熱伝導率および高い比誘電率を有する材料から形成され得る。第１、第３および第５の材料は、二酸化シリコン、シリコン、ダイアモンド状炭素からなる群より選択され得る。第１、第３および第５の材料は、それぞれ第２、第４および第６の材料の表面非平面度（ｓｕｒｆａｃｅ  ｎｏｎ−ｐｌａｎａｒｉｔｙ）の約１〜１０倍の厚さに形成され得る。
【００１８】
本方法はまた、第１から第３の半導体デバイスを第１〜第３の加工物としてそれぞれの第１から第３の基板上に形成する工程も含み得る。第１および第２の半導体デバイスの表面は、それぞれの第１および第２の表面を得るために研磨され得る。この例では、第１の材料は、第１の半導体デバイスの表面上に形成され、第２の材料は、第２の半導体デバイスの表面上に形成され得る。第１および第２の材料は、それぞれの第１および第２の表面を得るために研磨され得る。
【００１９】
第１および第２の半導体デバイスの一方の露出表面は、第１および第２の表面の接合後、所望の表面粗さに研磨され得、第３の半導体デバイスの第１の表面は、この露出表面に接合され得る。
【００２０】
もう１つの例では、第１および第２の半導体デバイスの一方の露出表面は、第１および第２の表面の接合後、約0.5〜1nmの表面粗さに研磨され得る。Ｎ−２半導体デバイスの表面は、各々が約0.5〜1nmの表面粗さを有するまで研磨され得る。Ｎ−２半導体デバイスは、Ｎ−集積化接合デバイスを得るために、接合された第１および第２の半導体デバイスに接合され得る。Ｎ−２半導体デバイスの各々基板は、集積化プロセスにおいて除去され得る。
【００２１】
第１〜第３の半導体デバイスは、各々基板上に形成された集積回路を含み得る。第１および第２の半導体デバイスの基板の一方は、接合工程の後に除去され得る。基板の除去により露出された表面は、約0.5〜1nmの表面粗さに研磨され、第３の半導体デバイスの表面は、約0.5〜1nmの表面粗さに研磨され、第３の半導体デバイスの表面および研磨された露出表面は、接合され得る。
【００２２】
本方法はまた、第１の加工物として代理基板を使用する工程、第２の加工物として第２の基板上に集積回路を形成する工程、第１の基板の表面を研磨する工程、集積回路の表面を研磨する工程、および第１の基板と集積回路を接合する工程を含み得る。集積回路の第２の表面は、研磨され、第２の集積回路は、第３の加工物として第３の基板上に形成され、および第２の集積回路の研磨された表面は、第１の集積回路に接合され得る。
【００２３】
第１の材料は、基板の表面上に形成され、研磨され得る。第２の材料は、集積回路の表面に形成され、研磨され得る。第１および第２の材料は、それぞれ基板および集積回路の表面の表面非平面度の約１〜１０倍の厚さに形成され得る。
【００２４】
本方法はまた、第１の加工物を得るために第１の材料上にＮ薄膜を形成する工程と所望の表面粗さを得るためにＮ薄膜の最上層の薄膜を研磨する工程、および第２の加工物を得るために第２の材料上にＭ薄膜を形成する工程と所望の表面粗さを得るためにＭ薄膜の最上層の薄膜を研磨する工程を含み得る。本方法はまた、Ｎ薄膜のうちの少なくとも複数を研磨する工程およびＭ薄膜のうちの少なくとも複数を研磨する工程のうちの少なくとも一方を含み得る。
【００２５】
代理基板は、第１の加工物として使用され得る。応力除去層（ｓｔｒｅｓｓ  ｒｅｌｉｅｖｉｎｇ  ｌａｙｅｒ）は、代理基板上に形成され得る。薄膜は、応力除去層上に形成され、この薄層は、所望の表面粗さを得るために研磨され得る。
【００２６】
本方法はまた、半導体デバイスを相互接続することを含み得る。この接続は、回路間または個々のデバイス間になされ得る。２つのデバイスを相互接続することは、２つのデバイスの接合後、多層相互接続をデバイスの一方に接合することを含み得る。
【００２７】
第１および第２の半導体デバイスの接合後、基板の一方は、表面を露出させるために除去され得る。この表面は、研磨され、第３の半導体デバイスは、研磨された露出表面に接合され得る。
【００２８】
異なる技術の半導体デバイスおよび集積回路は、集積化され得る。
【００２９】
本発明に従う方法はまた、第１の基板を有する第１の半導体デバイスを第２の基板を有する第２の半導体デバイスに接合すること、前記第１の半導体デバイスの一部を除去して前記第１の半導体デバイスの残りの部分を露出させること、および前記第１および第２の半導体デバイスを相互接続することを含み得る。
【００３０】
実質的にすべての基板は、除去され得る。第１および第２のデバイスの表面は、平坦化され、接合され得る。デバイスを相互接続することは、多層相互接続をデバイスの一方に接合することを含み得る。代理基板は、デバイスの一方に接合され得、対応する基板は除去され得る。デバイスの他方は、基板を除去することにより露出された部分に接合され得る。
【００３１】
第３のデバイスは、第１および第２のデバイスに接合され得、またこの３つのデバイスは、相互接続され得る。第３のデバイスの基板は、相互接続の前に除去され得る。
【００３２】
本発明の目的はまた、表面粗さを有する第１の表面を備える第１の加工物と各々前記表面粗さを有するそれぞれの第２および第３の表面を備える第２の加工物を有し、前記第１および第２の表面が互いに接合されている接合デバイスにより達成され得る。第３の基板は、前記表面粗さを有する第４の表面を有する。第３および第４の表面は、互いに接合される。第１の加工物は、第２の材料上に配置された薄い第１の材料を含み得、第２の加工物は、第４の材料上に配置された薄い第３の材料を含み得、また第３の加工物は、第６の材料上に配置された薄い第５の材料を含み得る。薄い第１、第３および第５の材料の表面は、それぞれ第１、第２および第４の表面を含み得る。
【００３３】
薄い第１、第３および第５の材料各々は、高い熱伝導率および高い比誘電率を有する材料を含み得、シリコン、二酸化シリコンおよびダイアモンド状炭化ケイ素からなる群より選択され得る。薄い第１、第３および第５の材料は、それぞれ第２、第４および第６の材料の表面非平面度の約１〜１０倍の厚さを有し得る。薄い第１、第３および第５の材料は、各々複数の薄い層を含み得、その複数の層のそれぞれにおいて最上層の薄層は、それぞれ第１、第２および第４の表面を含み得る。
【００３４】
第１、第２および第３の加工物は、それぞれ第１、第２および第３の半導体デバイスを含み得る。第１、第２および第３の半導体デバイスは、それぞれ第１、第２および第３の集積回路を含み得る。第１、第２および第３の半導体デバイスは、接続されていないデバイスの第１から第３の２−Ｄアレイを含み得る。第２および第３のデバイスは、それら基板それぞれの実質的にすべてが除去され得る。
【００３５】
第１の加工物は、代理基板を含み得、第２および第３の加工物は、各々半導体デバイスを含み得る。代理基板は、第２の材料上に堆積された薄い第１の材料を含み得、その際、第１の材料は第１の表面を含む。半導体デバイスは、それぞれ、集積回路上に堆積された薄い材料を含み得、この薄い材料は、それぞれ、第２および第３の表面を含む。薄い第１、第２および第３の材料は、それぞれ第２の材料および２つの集積回路の表面非平面度の約１〜１０倍の厚さを有し得る。
【００３６】
第１の加工物は、薄い第１の材料、第２の材料および薄い第１の材料と第２の材料の間に形成される応力除去材料を含み得るか、または第２の加工物は、薄い第３の材料、第４の材料および薄い第３の材料と第４の材料の間に形成される応力除去材料を含み得る。薄い第１および第３の材料の表面は、それぞれ第１および第２の表面を含み得る。
【００３７】
本発明に従うデバイスはまた、第１の半導体デバイス、少なくも部分的に除去された基板上に形成された複数のデバイスの層で構成され、前記第１の半導体デバイスに接合された第２の半導体デバイスおよび前記第１および第２の半導体デバイスを接続する相互接続を有する集積化デバイスを含み得る。
【００３８】
第２のデバイスは、実質的に除去された基板上に形成された複数のデバイスの前記層を含み得、少なくとも部分的に除去された基板上に形成されたデバイスの層から構成される第３の半導体デバイスは、第２のデバイスに接合され得る。この相互接続は、第２のデバイスに接合される多層相互接続を含み得る。第１のデバイスは、代理基板に接合され実質的に除去された基板上に形成されるデバイスの層を含み得、第２のデバイスは、実質的に除去された基板上に形成されたデバイスの層を含み得る。第２および第３の加工物は、異なる技術によるものであり得る。
【００３９】
本発明のより完全な認識およびこれに付随する多くの利点は、添付の図面と関連して考慮されるときに以下の簡単な説明を参照することにより良く理解されるように、直ちに得られるであろう。
【００４０】
好ましい態様の説明
ここでは、図面、特に本発明に従う方法およびデバイスの第１の態様を説明する図１を参照する。基板１０は、ある表面平面度を有する上部表面１１を有する。基板１０は、好ましくは代理基板または集積回路ウエハである。図１に示される表面１１の非平面度は、説明目的のためであって、正確な表面平面度状態を示すためのものではない。基板１０は、好ましくは比較的滑らかで、平坦な表面１１を有する。上部表面の所望の平滑度および平面度は、研磨することにより達成され得る。化学的−機械的研磨すなわちＣＭＰは、所望の平滑度および平面度に達するための１つの手段である。ＣＭＰプロセスは、所望の表面粗さおよび平面度を得るために、研磨パッド、研磨スラリーおよび研磨条件の適当な選択により最適化される。
【００４１】
表面１１上には、表面１１の表面非平面度よりも大きな厚さを有するフィルム１２が堆積される。フィルム１２は、ＳｉＯ2、ダイアモンドまたはダイアモンド状炭素（ＤＬＣ）のように優れた熱伝導率および高い比誘電率を有するべきである。１〜１０Ｗ／ｃｍＫの範囲にある熱伝導率および１〜３の範囲にある比誘電率が好ましい。フィルム１１の厚さの好ましい範囲は、フィルム１１の表面非平面度の１〜１０倍である。ついで、フィルム１３の上部表面１３は、0.5〜1.5nm、好ましくは0.5〜1nmの粗さを有する平坦な表面に研磨される。より滑らかな平坦な表面は、フィルムの接合性を高め得るため、0.5nm以下の粗さを有する平坦な表面が最も好ましい。
【００４２】
また、フィルム１２を堆積し、上部表面１３を研磨し、その後もう一層のフィルム（図２における１４）を堆積し、この第２のフィルムを研磨して上部表面（図２における１５）の所望の平滑度を達成することも可能である。それぞれのフィルムに対しまたは少なくとも上層のフィルムに対し堆積と研磨操作を繰り返した３層またはそれ以上のフィルムを所望の表面粗さおよび平面度を達成するために使用することができる。
【００４３】
こうして、基板１０は、ウエハ接合のための準備が整う。どのようなタイプの基板も、基板１０に接合され得る。図３を参照すると、基板１６、好ましくは能動素子を含む集積回路ウエハは、フィルム１２の表面１３（またはフィルム１４の表面１５）と同じ範囲にある表面粗さを有する露出表面１８を有するフィルム１７を形成することにより、基板１０と同じ手法で準備される。より高度な平面度は、接合プロセスをさらに促進し得る。フィルム１７は、上述したように、１回またはそれ以上の研磨操作を伴い１層またはそれ以上の層から形成され得る。表面１８および１２は、互いに接触される（図３において矢印により示される）。表面１８および１３の間にファンデルワールス接合のような接合が形成される（図４）。より強力な接合は、結合された基板およびフィルムを引き続いて熱することによりもたらされ得る。
【００４４】
接合のより好ましい手法は、圧力、電圧または温度を適用することなく直接接合することである。基板がＳｉＯ2（または他の接合材料）の上部表面を有する時には、ＳｉＯ2の上部表面が、例えば、ＣＭＰにより十分な表面粗さと平面度を得るように十分な厚さを有すると仮定すると、もう一層のＳｉＯ2層を堆積することなくその表面を研磨することが可能である。
【００４５】
実施例
この実施例は、最適な熱パッケージングおよび誘電性能が望まれる際に、ＧａＡｓ、ＩｎＰまたはＧａＮのような材料へダイアモンド基板を張り付ける事例を用いる。高い熱伝導率を有する材料の基板に接合することにより、熱伝達をより良好に取り扱うことができる。接合するために準備された後、ダイアモンド基板は、比較的滑らかな上部表面を有する。ダイアモンド基板は典型的に比較的粗い表面を有するので、比較的滑らかで平坦な上部表面は研磨により得ることができる。研磨は、高価であり、一貫して非常に滑らかな表面を得ることが困難であり得る。また、ダイアモンド基板上に銅サセプタを形成することもできる。ダイアモンドフィルムは、典型的には、温度が低下すると堆積後の銅サセプタを「ポップオフ（ｐｏｐ−ｏｆｆ）」し、成長が開始されたところに比較的滑らかで平坦な表面を、成長が終止したところにより粗い表面を残す。
【００４６】
上部表面の頂部には、二酸化シリコンの薄い層が堆積される。二酸化シリコン層は、ダイアモンド表面の非平面度よりも例えば、１〜１０倍厚くあるべきであるが、しかし、性能を最適化するためにでできる限り薄くあるべきである。二酸化シリコン層はその後、ウエハ接合に好適な平滑表面、例えば、0.5nm以下まで研磨される。薄いシリコン層を有するダイアモンド基板は、こうして、ウエハ接合のための準備が整う。
【００４７】
この時点で、いかなるタイプの基板上にも形成されるいかなるタイプのデバイスも、二酸化シリコン層の表面に接合され得る。例えば、参照として本明細書中に組み込まれる出願シリアル番号第０９／１６５，２０３に記述されるヘテロ接合バイポーラトランジスタ（ＨＢＴ）が使用され得る。ＨＢＴは、図５に示されるように、これが代理基板の接着のための準備が整う時点まで処理される。典型的には、これは、エミッターメタライゼーションを形成する工程、ベースエッチングを行う工程、ベースメタライゼーションを適用する工程、パッシベーション／平坦化レベルを適用する工程、および熱シャント（ｔｈｅｒｍａｌ  ｓｈｕｎｔ）を適用する工程を含み得る。図５において、ＧａＡｓ基板２０上には、コレクター層２２、平坦化材料２１、ベース領域２３、ベースコンタクト２４、エミッター２５、およびエミッターコンタクト２６が形成されている。図５は、１つのデバイスを説明するものであるが、これに限られるものではないことを明記しておく。いくつかのデバイスを含むウエハまたは１つ集積回路も、同様の手段で接合することができる。
【００４８】
ＨＢＴの平坦化された表面の頂部には、もう一層の二酸化シリコン２７の極めて薄い層が堆積される。二酸化シリコン層２７の厚さは、ＨＢＴの平坦化された表面の非平面度より（例えば、１〜１０倍）厚く、しかし、性能を最適化するためにできる限り薄いものである。二酸化シリコン層２７の表面は、ウエハ接合に十分な平滑度、例えば、0.5nm以下まで研磨される。層２７および１２はその後、これらを近接して配置することにより接合される。これらの表面は好ましくは、湿式クリーニングプロセスの後、近接して配置され、引き続き層２７と層１２の間から液体を排出させるために乾燥する操作が行われる。ファンデルワールス接合が形成される。より強力な接合は、結合された層２７および１２を引き続き熱することによりもたらされ得る。
【００４９】
結合後、層１２および２７が熱せられる際、形成されるデバイスおよび代理基板に何らかの有害な影響をもたらす応力が生み出され得る。ダイアモンド基板と二酸化シリコン層の間およびＨＢＴと二酸化シリコン層２７の間に応力除去層を形成することが可能である。これは、図６においてフィルム２８および２９として示されている。この応力除去層は、この層が他の層より前に応力の作用を受けるように、材料、すなわちヤング率を有する均質層または複合層である。
【００５０】
所望の表面粗さまで研磨された二酸化シリコンフィルムを用いた接合を説明したが、その他のフィルムも可能である。たとえば、シリコンまたはＤＬＣもまた、用いられ得る。シリコンの場合、コンプライアント層（ｃｏｍｐｌｉａｎｔ  ｌａｙｅｒ）を形成するために、酸素が接合層に対しそれらのそれぞれの表面下に注入され得る。コンプライアント層は、応力除去層に相当する層である。例えば、向上された熱伝導率が望ましい時、ＳｉＯ2フィルムに対してＳｉ、ＳｉＣまたはＤＬＣフィルムを使用することが好ましい。
【００５１】
また、比誘電率、熱伝導率および抵抗率を最適化するために能動素子に近接して接合されるデバイスにおけるパッシベーション／平坦化材料を選択することも可能である。特に、ＤＬＣは、他の材料に比べて比較的高い熱伝導率および低い比誘電率のため、有効である。
【００５２】
図５に示されるように、ＨＢＴデバイス１４は、典型的には基板２０上に形成される。デバイスを基板１０に接合した後に、基板２０は、裏面コンタクトに利用するために研磨、または研削および研磨のような処理によって除去され得る。
【００５３】
本発明の第２の態様において、デバイスのＮの２Ｄアレイは、第１の態様で記述された方法をＮ回繰り返すことにより互いに接合される。図７（ＨＢＴデバイスは３０として詳細な構成要素を示すことなく示されている）に示される接合デバイスから始まって、基板２０は、除去され、デバイス３０の露出表面は、必要ならばウエハ接合に都合の良い滑らかさのレベルまで研磨される。研磨および研削は、基板２０の除去の間に使用され得る。もう１つの二酸化シリコンの層３１が、デバイス３０の露出表面に堆積され、層１２または２７（図８）のために前述した手段で、所望の表面粗さまで研磨される。
【００５４】
デバイスの詳細なくして３２として図９に示される基板３４を備える次のウエハは、基板３４とは反対側の表面上に形成された二酸化シリコンの薄い層３３を有する。フィルム３３は、フィルム１１、２７および３１と同じ手段で形成され、研磨される。フィルム３３はその後、層３１の露出表面に接合される。この結果得られるデバイスは、基板３４の除去後のものとして図１０に示されている。第２の接合デバイスの上部表面は、再び研磨され得、もう１つの二酸化シリコン層３５が第３のデバイスの接合の準備のために堆積される。これは、Ｎ−集積デバイスを製造するためにＮ回なされ得る。そのように接合されたデバイスは、垂直に相互接続され得る。
【００５５】
実施例
複数のデバイスを接合する例が、図１１Ａ、１１Ｂおよび１２〜１５に示されている。図１１Ａ、１１Ｂおよび１２〜１５は、どのようにして本発明に従い接合がデバイスのＮの２Ｄアレイを集積するために使用され得るのか、どのようにしてそれらが垂直に集積された複数ウエハモジュールを形成するために相互接続され得るのか、どのようにして異なる技術が結合され得るのかを示している。
【００５６】
図１１Ａおよび１１Ｂは、接合される２つのデバイスを示している。この例において、図１１Ａおよび１１Ｂのデバイスは、相互接続を有する異なる集積回路ウエハである。図１１Ａにおいて、対称真性ＨＢＴ（ＳＩＨＢＴ）ウエハは、ＳＩＨＢＴ代理基板４０、基板４０上に形成される平坦化材料４１、ＳＩＨＢＴデバイス４３および好ましくは金属から形成される相互接続４２および４４を含む。図１１Ｂは、ＶＣＳＥＬ基板４５、平坦化材料４６、ＶＣＳＥＬデバイス４８および同様に好ましくは金属から形成される相互接続４７および４９を有するＶＣＳＥＬを示している。図１２に示されるように、図１１Ａおよび１１Ｂのデバイスは、上述した方法で接合され、すなわち、二酸化シリコンのような材料が、各デバイスの上部表面上に堆積され、その後、約0.5〜1nmの表面粗さまで研磨される。高度な平面度がまた、望ましい。接合デバイスは、図１２に示されている。
【００５７】
次に、図１３に示すように、基板４０は、相互接続４４を露出させるために除去される。ビアホール５０は、平坦化材料４１を通って、相互接続４７の一部分を露出させるために平坦化材料４６内までエッチングされる。１つのビアホール５０が示されているが、多数のビアが２つの接合基板におけるデバイスに適した接続を与えるために形成され得ることは、理解されなければならない。
【００５８】
相互接続５１は、デバイス４３および４８を相互接続するビアホール５０内に形成される。この処理は、２つのウエハが接合されることが必要であるならば、この時点で中止され得る。１つまたはそれ以上のデバイスがさらに集積化されることが必要であるならば、この処理は、例えば、上述と同様の手段で５〜１０Åの表面粗さまで後に研磨される二酸化シリコンからなる接合層５２を形成することにより継続され得る。この場合、この処理は、層５２の滑らかな表面をより容易に製造するために、相互接続５０内に形成される空洞を埋める工程を含む。図１４に示されるように、デバイスは、所望によりもう１つのウエハに接合される準備がここで整えられる。
【００５９】
異なる技術のウエハについて、平坦化材料は、同じであり得る。２つの異なる技術は、平坦化材料の層により分離され、相互作用しない。各々は、平坦化材料と相互作用するのみである。平坦化材料の性質は、良く知られ、また現行の処理において一般に使用されているので、新しい材料は、技術を組み合わせるために必要ではない。本発明は、異なる技術を組み合わせる製造可能な手段を提供する。
【００６０】
さらに、すべてのカスタマイゼーションがプロセシングの終了の時点で生ずる。両ウエハは、別々に製造され、その後接合される。相互接続は、接合の後に実行される。組み合わせた技術のカスタマイゼーションは、処理の終わりに生ずる。必要な技術がどのようなものであろうと得ることができ、それらの技術は、容易に、商業的に利用可能なものであり得る。新しいプロセスを設計する必要性は、排除される。最終の組み合わせ製品へのさらなる制御は、明記したように可能であり、製造、信頼性またはより長期間の情報がほとんど利用できない新規で適正でない組み合わせプロセスとは異なり、安定したプロセスにより作製されたデバイスを組み合わせのために選択され得る。
【００６１】
第３のウエハを図１４の構造に接合することが、図１５に示されている。図１５は、構成要素６０〜６２を有するもう１つのデバイスの相互接続６０の一部を露出させるために平坦化材料４１および４６をエッチングすることにより形成される付加的なメタライゼーション５３を説明するものであることを明記しておく。相互接続５３は、他のレベルでの相互接続を促進するために平坦化材料４１の表面上に延在された部分を有する。この場合、第３のウエハにあるデバイスは、相互接続５５および５７を有するＣＭＯＳデバイス５６であり得る。もう１つのビアは、平坦化材料５８を通り、接合材料５２を通ってエッチングされ、相互接続５９に接続させるために相互接続５１の一部を露出させる。相互接続５９はまた、ＣＭＯＳデバイス５６の相互接続５５に接続される。もう１つの相互接続５４は、相互接続５３の一部を露出させるために材料５８および５２を通ってビアをエッチングすることにより形成される。相互接続５４は、相互接続５３と接触するように形成される。図１５は、デバイス間に形成される接合層を明確には示していないが、デバイスが第１の態様と関連して上述されたプロセスを用いて形成されることを理解するためのものであることを明示しておく。
【００６２】
また、図１５から明らかなことは、本発明がコンタクトの両側を利用することである。例えば、コンタクト５１の頂部にあるパッドがコンタクトパッドまたは金属ラインであるならば、その後、パッド（またはライン）の底部表面は、パッド（またはライン）の下にある相互接続４７に接続され、一方、パッド（またはライン）の頂部は、相互接続５５と重なっているコンタクト５９に接続される。これは、ドライブ要求を減少させ得る。
【００６３】
図１５はまた、回路構成が１層（あるいは２層）に限定されない本発明の利点を説明する。これは、３次元に設計する能力を有する。回路レイアウトは、これが、あるタイプまたはクラスのデバイスを、機能またはプロセシングのいずれかが妨害するか、または適合しない他のデバイスから分離する能力を与えられているならば、最適化され得る。回路レイアウトは、３次元が２次元の代わりに使用されるため、領域において最小化される。例えば、任意的に異なる技術を有する名目上同じ領域の３つの従来チップが、垂直に積み重ねることにより３分の１の領域で実行され得る。積み重ねられたチップに対する個々のチップの減少したパッケージング要求も考慮するならば、領域の減少は、いっそう大きくなる。垂直に積み重ねることはまた、ルーティングの間の改良された信号アイソレーションのためにチップの間にもしくはチップ内にグラウンド（ｇｒｏｕｎｄ）、バイアス、または他の面の挿入につながる。
【００６４】
典型的には、システムにおいて信号は、増幅され、その後、集積回路間のバスへ伝送される。これは、多くのレベルシフト、バス、並びにシステムを作り上げる構成要素の間の信号レベルの種々の違いに対する補償を必要とする。１つの例として、光検出デバイスにおけるピクセルは、後にデバイスからメモリデバイスへシフトされるチャージの極めて小さなパケットを受け取る。この場合の光検出デバイスおよびメモリは共に、別々の集積回路であり得、ピクセルとメモリデバイスの間のバッファおよびシステムバスを通ってチャージパケットの増幅を必要とする。信号レベルはその後、メモリデバイスにおけるメモリセルの情報を貯蔵するためにシフトダウンされる。メモリにおける情報が処理される必要があるとき、情報はその後、別の集積回路を使用して形成され得るプロセッサにデータを伝送するためにさらに多くのバッファおよびシステムバスを使用して再びレベルシフトされる。
【００６５】
本発明は、構成要素から構成要素への通信およびアドレス可動性を得ることを可能にする。現在、信号のパワーレベルは、相互接続、すなわちシステムバスおよびドライバではなく、構成要素により決定され得る。例として図１６Ａ〜１６Ｄで示されるように、光信号等を検知するピクセルのアレイからなる第１の集積回路は、第１の基板（図１６Ａ）上に作製される。簡易化された方法では、ピクセル７２は、基板７０上に形成された半導体層７１内に形成される。第２の基板上には、情報がピクセルアレイからシフトされる時にこの情報を貯蔵するために必要とされるメモリデバイスが作製され、これは図１６Ｂに示される。半導体層７４が、基板７３上に形成される。メモリセル７５は、層７４内に形成される。最後に、情報を処理するためのプロセッサデバイスが図１６Ｃに示される第３の基板上に製造される。種々の構成要素７８は、基板７６上に形成される層７７に（簡略化された形態で）示される。各基板はその後、（光にそれを露出させるために頂部にあるピクセルアレイと共に）互いに接合される。
【００６６】
３つの基板は、互いに接合され得る。代理基板（図示されない）は、前述した技術を用いて層７１の上部表面および除去される基板７０に取り付けられ得る。メモリデバイスの層７４の上部表面はその後、基板７０を除去することにより露出された表面に接合される。基板７３はその後、除去され得、層７７の上部表面は、基板７３を除去することにより露出された表面に接合される。代理基板は、ピクセル７２を露出するために除去され得る。相互接続は、上述の手段で３つの基板の間に直接的になされ、システムが別々の集積デバイスを使用して設計されるときにシステムを相互接続するために必要とされる多数のバッファおよびシステムバスの必要性を除去する。接合された回路は、図１６Ｄに示される。図１６Ｄは、異なるデバイスを接合するために使用される種々の層を説明するものではなく、層７１、７４および７７の一部分が、所望により対応する基板の除去の間に除去され得ること説明するものであることを明記しておくべきである。
【００６７】
もう１つの例は、マイクロプロセッサがある量の搭載ＲＯＭを含み、一方、大量の記憶が別のＲＡＭ上のシステムバスを経てアクセスされる典型的なマイクロプロセッサである。この場合、搭載ＲＯＭを有するプロセッサは、第１の基板上に作製され得、メモリは、第２の基板上に作製され得る。２つの基板は、互いに接合され、プロセッサは、直接メモリデバイスに接合され、ここでもシステムバス、レベルシフターおよび他のバッファの必要性が排除される。
【００６８】
本発明は、よりコンパクトで直接的にアクセス可能な手段でのシステム作製を可能とするだけでなく、より小さなフットプリントも可能とする。各々ほぼ同じ大きさのチップを仮定すると、上述した別々のデバイスは、それらが互いに積み重ねられる本発明と比較して、少なくとも３倍の量のスペースを取るであろう。
【００６９】
本発明の第４の態様は、下側の集積回路とは別に相互接続を作るために上述した技術を使用する。典型的に、回路は、必要とされるすべての複合的な機能を提供するために多数の相互接続のレベルを必要とする。６またはそれ以上のレベルの相互接続が必要とされ得る。これは、有意な量の熱プロセシングを必要とし、下にある能動素子をより高いサーマル・バジェットにさらし、作製プロセスを複雑にする。本発明は、能動素子を別々に作製するために使用され得、その後、本発明に従い接合することにより相互接続の層を形成する。特に、相互接続の各レベルは、別々の基板に形成され得、その後、互いに接合され、必要に応じて相互接続され得る。相互接続層のいくつかまたはすべては、１度に作製され得る。互いに接合されたまたは単一の相互接続された基板は、その後、能動素子を有する基板に接合され得る。図１５に示される異なるウエハを相互接続するために上述した技術と同様の技術が、利用され得る。終了時、相互接続された層のスタックは、能動素子に接合され得る。
【００７０】
これは図１７Ａおよび１７Ｂに図示され、図１７Ａに示す層８０〜８３を有する相互接続のスタックが本発明の原理に従って接合され、その後、これは、図１６Ｂまたは図１６Ｃに示される集積回路に接合される。図１７Ｂは、明瞭化のために省略された接合プロセスで使用される層を有する完成されたデバイスを示す。この場合、集積回路の基板は、除去され、ダイアモンド状炭素のようなより好ましい熱材料に接合され得る。この態様により、能動素子の頂部にある集積回路の相互接続の多層の典型的なプロセシングにより増加したサーマル・バジェットの種々の影響について補償または妥協をする必要のないより緊密なプロセシング制御を得ることができる。
【００７１】
本発明のもう１つの応用は、相互接続層の選択である。別々に相互接続を処理することが可能であるために、より設計の柔軟性が得られうる。例えば、高速信号を取り扱うような特定の層は、その他の層よりもより重要であり得る。重要なレベルは、重複を最小限にするために他の重要でない層により互いに分離され得る。逆に、重要でない層は、重複がデバイスの高速作業に対して問題とならないときは、隣接する層内に設けることができる。
【００７２】
上の態様から明らかなように、集積回路の基板は、上の態様において完全に除去され得る。この結果、絶縁性平坦化材料に埋め込まれたデバイス構成要素の２−Ｄアレイとなる。この１つの例が図１８に示される。各構成要素は、すべての他の構成要素、すなわち、回路層と反対側のデバイスの２−Ｄアレイから完全に隔離されている。接合される第２のウエハは、同様に処理され得、もう１つのデバイス構成要素の２−Ｄアレイを与える。デバイスのアレイはその後、回路、サブ回路等を作成するために所望の手段で相互接続され得る。これは、例えばＢｉＣＭＯＳウエハを作成するためにＣＭＯＳおよびバイポーラといった異なる技術を互いに接合することにまで広げられ得る。この場合、最も進歩したＣＭＯＳおよびバイポーラ技術は、２つのウエハが別々に処理されるため、組み合わせられ得る。その後、組み合わせ技術デバイスまたは回路を作成することが必要であるならば、新しい組み合わされたプロセスを設計するかまたは最も進歩した技術の利用または技術における発展を使用せず利用することができない現存の組み合わせ技術を受け入れなければならないのではなく、現存の進歩し認定された技術を使用することができる。
【００７３】
第３のウエハおよび次のウエハはまた、基板が第１および第２のアレイに接合される準備が整えられたデバイスの２−Ｄアレイを作成するために除去されるように処理され得る。第３のデバイスは、もう１つの技術であり得る。図１９は、一例を示す。
【００７４】
特定のデバイスおよび材料は、第１および第２の態様と関連して記載されて来たが、これらは、本発明を限定するものではない。本発明は、いかなるタイプの基板上にも形成されるいかなるタイプのデバイスにも適用可能である。さらに、いかなるタイプの技術も、接合されるデバイスを作製するために使用され得る。例えば、ＧａＡｓ基板上のＧａＡｓデバイスは、ＨＢＴデバイスに接合され得る。また、シリコンウエハ上に形成されるシリコン系デバイスもまた、ＧａＡＳ系デバイスまたはＨＢＴタイプデバイスのいずれかに接合され得る。ＣＭＯＳ、ＢｉＣＭＯＳ、ｎｐｎおよびｐｎｐＨＢＴ、ＶＣＳＥＬ、ＰＩＮ、ＨＦＥＴ、ＭＥＳＦＥＴ、ＭＯＳＦＥＴ、およびＪＦＥＴのような技術もまた、使用され得る。
【００７５】
本発明に従う方法は、３次元層状集積回路構造を提供する。デバイスは、他のマルチ−チップモジュールに比べて、減少した相互接続寄生を有する高い集積密度を有するマルチ−チップモジュールである。このモジュールは、それが異なるデバイスおよび異なる技術を組み合わせることができるようにより大きな柔軟性を提供する。
【００７６】
明らかに、本発明の多数の改変および変更は、上の教示を考慮に入れて可能である。したがって、添付の請求の範囲内において、本発明は、本明細書中に具体的に記載されるものとは別な方法でも実行し得ることを理解するべきである。
【図面の簡単な説明】
【００７７】
【図１】本発明に従う方法の工程を説明する断面図。
【図２】本発明に従う方法の工程を説明する断面図。
【図３】本発明に従い２つの基板を接合することを説明する断面図。
【図４】本発明に従う接合されたデバイスの断面図。
【図５】ヘテロ接合バイポーラトランジスタの断面図。
【図６】本発明に従う図４のトランジスタを接合することを説明する断面図。
【図７】本発明に従う接合されたデバイスの断面図。
【図８】本発明に従い２つのデバイスを互いに接合する工程を説明する断面図。
【図９】本発明に従い２つのデバイスを互いに接合する工程を説明する断面図。
【図１０】本発明に従う２つの接合されたデバイスを図示する断面図。
【図１１】図１１Ａおよび１１Ｂは本発明に従い接合される２つのデバイスの断面図。
【図１２】図１１Ａおよび１１Ｂのデバイスを接合することを説明する断面図。
【図１３】図１１Ａおよび１１Ｂのデバイスを相互接続する工程を説明する断面図。
【図１４】図１１Ａおよび１１Ｂの接合されたデバイスをもう１つのデバイスに接合する工程を説明する断面図。
【図１５】３つのデバイスを接合することおよび相互接続することを説明する断面図。
【図１６】１６Ａ〜１６Ｄは３つの集積回路を接合することを説明する断面図。
【図１７】図１７Ａが層状の相互接続構造の図および図１７Ｂが図１７Ａの層状の相互接続構造を集積回路を有する基板に接合する図。
【図１８】回路要素の２−Ｄアレイの図。
【図１９】接合され、相互接続された回路要素の２−Ｄアレイの図。
【符号の説明】
【００７８】
１０…基板
１１、１２、１３…フィルム
１４…フィルム（ＨＢＴデバイス）
１５…上部表面
１６…基板
１７…フィルム
１８…露出表面
２０…基板（ＧａＡｓ基板）
２１…平坦化材料
２２…コレクター層
２３…ベース領域
２４…ベースコンタクト
２５…エミッター
２６…エミッターコンタクト
２７…フィルム（二酸化シリコン層）
２８、２９…フィルム
３０…デバイス（ＨＢＴデバイス）
３１…フィルム（二酸化シリコン層）
３２…ウエハ
３３…層（フィルム）
３４…基板
３５…二酸化シリコン層
４０…基板（ＳＩＨＢＴ代理基板）
４１…平坦化材料
４２…相互接続
４３…デバイス（ＳＩＨＢＴデバイス）
４４…相互接続
４５…ＶＣＳＥＬ基板
４６…平坦化材料
４７…相互接続
４８…デバイス（ＶＣＳＥＬデバイス）
４９…相互接続
５０…ビアホール
５１…相互接続（接点）
５２…層（接合層）
５３、５４、５５…相互接続
５６…ＣＭＯＳデバイス
５７…相互接続
５８…材料（平坦化材料）
５９…相互接続（接点）
６０…構成要素（相互接続）
６１、６２…構成要素
７０…基板
７１…層（半導体層）
７２…ピクセル
７３…基板
７４…層（半導体層）
７５…メモリセル
７６…基板
７７…層
７８…構成要素
８０、８１、８２、８３…層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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