(57)【特許請求の範囲】
【請求項１】
集積回路基板と、
第１のビット線コンタクト及び第２のビット線コンタクトを有する複数のビット線コンタクトと、
前記集積回路基板から延びるとともに、当該集積回路基板上に配置されて、絶縁材料により分離された、第１の平面に沿って延在する第１の半導体材料帯片、及び、当該第１の平面と略並行な第２の平面に沿って延在する第２の半導体材料帯片を、各々が有する第１のスタックと第２のスタックとを含む複数の半導体材料帯片スタックと、
２つの前記第１の半導体材料帯片と前記第１のビット線コンタクトとにそれぞれ接続するとともに、当該第１の半導体材料帯片の端部に位置付けられて、前記集積回路基板と略並行に延在する第１段と、２つの前記第２の半導体材料帯片と前記第２のビット線コンタクトとにそれぞれ接続するとともに、当該第２の半導体材料帯片の端部に位置付けられて、前記集積回路基板と略並行に延在する第２段とを含む階段構造と、
界面領域の３次元アレイが、前記半導体材料帯片の表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有する複数の導電線と、
前記複数の半導体材料帯片及び前記複数の導電線を介してアクセス可能なメモリセルの３次元アレイを確立する、前記界面領域の記憶素子と、
を備えるメモリデバイス。
【請求項２】
前記複数のスタックの前記半導体材料帯片及び前記複数の導電線に、前記メモリセルにアクセスするために結合された復号化回路を含むことを特徴とする請求項１に記載のメモリデバイス。
【請求項３】
前記記憶素子は、アンチヒューズ又は電荷蓄積構造又は埋込みチャネル電荷蓄積トランジスタを含むことを特徴とする請求項１に記載のメモリデバイス。
【請求項４】
前記複数のスタックの前記複数の半導体材料帯片又は前記複数の導電線は、ドープされた半導体を含むことを特徴とする請求項１に記載のメモリデバイス。
【請求項５】
前記記憶素子は、前記複数の導電線と前記複数のスタックとの間にメモリ材料の共通層の部分を含むことを特徴とする請求項１に記載のメモリデバイス。
【請求項６】
トンネル層と、電荷トラップ層と、阻止層を前記複数の導電線と前記複数のスタックとの間に含み、前記トンネル層と、前記電荷トラップ層と、前記阻止層を組み合わせて前記界面領域に前記記憶素子を形成することを特徴とする請求項１に記載のメモリデバイス。
【請求項７】
前記複数のスタックの上に前記半導体材料帯片に並行して配置された複数のビット線を含み、前記複数のビット線のうちの異なるビット線が、前記複数のビット線コンタクト及び前記階段構造を介して前記複数のスタックのうちの異なる平面位置に電気的に接続されることを特徴とする請求項１に記載のメモリデバイス。
【請求項８】
集積回路基板と、
絶縁材料によって複数の平面位置のうちの異なる平面位置に分離された少なくとも２つの半導体材料帯片を含み、前記半導体材料帯片が、相互接続される前記複数の平面位置のうちの同一平面位置を共有する、前記集積回路基板から延びる複数の半導体材料帯片スタックと、
界面領域の３次元アレイが、前記半導体材料帯片の表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有する第１の複数の導電線と、
前記複数の半導体材料帯片及び前記第１の複数の導電線を介してアクセス可能なメモリセルの３次元アレイを確立する、前記界面領域の記憶素子と、
それぞれが前記複数のスタックのうちの異なるスタックの上に設けられる複数の導電性共形構造と、
それぞれが前記複数の導電性共形構造のうちの異なる導電性共形構造に電気的に接続される、前記複数のスタックの上に前記半導体材料帯片に並行して配置された第２の複数の導電線と、
それぞれが前記第２の複数の導電線のうちの異なる導電線に接続された、前記第１の導電線の上に並行して配置された第３の複数の導電線と、
を備えるメモリデバイス。
【請求項９】
集積回路基板から延びる複数の半導体材料帯片スタックと当該集積回路基板上の階段構造とを形成するステップであって、前記複数の半導体材料帯片スタックは、前記集積回路基板上に配置されるとともに、絶縁材料により分離された、第１の平面に沿って延在する第１の半導体材料帯片、及び、当該第１の平面と略並行な第２の平面に沿って延在する第２の半導体材料帯片を、各々が有する第１のスタックと第２のスタックとを含み、前記階段構造は、２つの前記第１の半導体材料帯片と前記第１のビット線コンタクトとにそれぞれ接続するとともに、当該第１の半導体材料帯片の端部に位置付けられて、前記集積回路基板と略並行に延在する第１段と、２つの前記第２の半導体材料帯片と前記第２のビット線コンタクトとにそれぞれ接続するとともに、当該第２の半導体材料帯片の端部に位置付けられて、前記集積回路基板と略並行に延在する第２段とを含んでなるステップと、
界面領域の３次元アレイが、前記半導体材料帯片の表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有する第１の複数の導電線を形成するステップと、
前記複数の半導体材料帯片及び前記第１の複数の導電線を介してアクセス可能なメモリセルの３次元アレイを確立する、前記界面領域の記憶素子を形成するステップと、
を含むメモリデバイスを製造する方法。
【請求項１０】
絶縁材料によって複数の平面位置のうちの異なる平面位置に分離された少なくとも２つの半導体材料帯片を含み、前記半導体材料帯片が、階段構造によって複数のビット線コンタクトのうちの同一ビット線コンタクトに接続される前記複数の平面位置のうちの同一平面位置を共有して、前記階段構造の段が前記半導体材料帯片の端部に位置するようになっている、前記集積回路基板から延びる複数の半導体材料帯片スタックを形成するステップと、
界面領域の３次元アレイが、前記半導体材料帯片の表面との間の交点に確立されるように、前記複数のスタックの上に直交して配列され、前記スタックに共形の表面を有する第１の複数の導電線を形成するステップと、
前記複数の半導体材料帯片及び前記第１の複数の導電線を介してアクセス可能なメモリセルの３次元アレイを確立する、前記界面領域の記憶素子を形成するステップと、
それぞれが前記複数のスタックのうちの異なるスタックの上に設けられる複数の導電性共形構造を形成するステップと、
それぞれが前記複数の導電性共形構造のうちの異なる導電性共形構造に電気的に接続された、前記複数のスタックの上に前記半導体材料帯片に並行して配置された第２の複数の導電線を形成するステップと、
それぞれが前記第２の複数の導電線のうちの異なる導電線に接続された、前記第１の導電線の上に並行して配置された第３の複数の導電線を形成するステップと、
を含むメモリデバイスを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度メモリデバイスに関し、特に、メモリセルの平面を複数面配置して３次元アレイを提供するメモリデバイスに関する。
【背景技術】
【０００２】
集積回路内のデバイスの最小線幅が、一般のメモリセル技術の限界まで縮小するのに伴って、設計者は、メモリセルの平面を複数面重ねて、記憶容量がより大きくビット当たりのコストがより低いものを実現する技術を探し求めてきた。例えば、非特許文献１及び非特許文献２においては、薄膜トランジスタ技術を電荷トラップメモリ技術に適用している。
【０００３】
また、非特許文献３では、交点アレイ技術をアンチヒューズ型メモリに適用している。非特許文献３に記載されている設計では、ワード線とビット線の複数の層が設けられ、その交点に記憶素子が設けられる。記憶素子は、ワード線に接続されたｐ+ポリシリコンアノード及びビット線に接続されたｎ-ポリシリコンカソードを含み、アノードとカソードはアンチヒューズ材料によって分離される。
【０００４】
非特許文献１、非特許文献２及び非特許文献３に記載されたプロセスには、各メモリ層に対するいくつかの最小線幅のリソグラフィによる工程が含まれる。従って、デバイスを製造するために必要な最小線幅のリソグラフィの工程数は、実装される層の数を乗じたものとなる。そのため、３次元アレイを用いることで高密度の利点は実現できるが、製造コストが高いために、当該技術の利用が制限されている。
【０００５】
非特許文献４には、電荷トラップメモリ技術において、垂直ＮＡＮＤセルを設ける他の構造が記載されている。非特許文献４に記載された構造は、ＮＡＮＤゲートのように動作する垂直チャネルを有し、シリコン／酸化膜／窒化膜／酸化膜／シリコン（ＳＯＮＯＳ）電荷トラップ技術を用いて、各ゲートと垂直チャネルの界面にストレージサイトを作成するマルチゲート電界効果トランジスタ構造を含む。メモリ構造は、マルチゲートセル用の垂直チャネルとして配置された柱状の半導体材料に基づき、基板の近傍には下部選択ゲート及び上面には上部選択ゲートを有する。柱状部と交差する平坦な電極層を用いて複数の水平コントロールゲートが形成される。コントロールゲートに用いた平坦な電極層は、最小線幅のリソグラフィを必要としないため、コストが削減される。しかしながら、垂直チャネルのそれぞれに対しては、最小線幅のリソグラフィの多くの工程が要求される。また、この方法で重ねることができるコントロールゲートの数には限界があり、その数は、垂直チャネルの導電率、用いたプログラム及び消去プロセス等の要因によって決定される。
【０００６】
３次元アレイを用いると、メモリセル及びインターコネクトが、高密度に実装される。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ライ（Lai）等、「マルチレイヤスケーラブル薄膜トランジスタ（ＴＦＴ）ＮＡＮＤ型フラッシュメモリ（A Multi-Layer Stackable Thin-Film transistor (TFT) NAND-Type Flash Memory）」、米国電気電子学会国際電子デバイス会議（IEEE Int’l Electron Devices Meeting）  ２００６年１１月１１日−１３日
【非特許文献２】ジュン（Jung）等、「単結晶Ｓｉ層のＩＬＤへの積層及び３０ｎｍ超ノード用のＴＡＮＯＳ構造を用いた３次元に積層されたＮＡＮＤ型フラッシュメモリ技術（Three Dimensionally Stacked NAND-Type Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node）」米国電気電子学会国際電子デバイス会議（IEEE Int’l Electron Devices Meeting）、２００６年１２月１１日−１３日
【非特許文献３】ジョンソン（Jonson）等、「ダイオード／アンチヒューズ型メモリセルの３次元アレイを備えた５１２−ＭｂＰＲＯＭ（512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory cells）」、米国電気電子学会国際固体回路会議論文集（IEEE J. of Solid-State Circuits)、第38巻、第11号、2003年11月11日
【非特許文献４】タナカ（Tanaka）等「穿孔と差込みプロセスを有するＢｉＣＳ技術（Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory）」２００７年のＶＬＳＩ技術に関するシンポジウム技術論文集ダイジェスト（Symposium on VLSI Technology Digest of Technical Papers）、２００７年月１２日〜１４日、１４〜１５ページ．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そのため、信頼できる非常に小型の記憶素子を含む、インターコネクト及びコンタクト用の実装面積が小さい３次元集積回路メモリ用の構造を低い製造コストで提供することが望まれている。
【課題を解決するための手段】
【０００９】
本発明の一態様は、集積回路基板と、複数の半導体材料帯片スタックと、複数の導電線と、複数の記憶素子とを備える３次元メモリデバイスである。
【００１０】
前記複数のスタック（実施形態によっては隆起している）には、絶縁材料によって異なる平面位置に分離された少なくとも２つの半導体材料帯片が含まれる。同一平面位置を共有する前記半導体材料帯片は、階段構造によって同一のビット線コンタクトに接続される。前記階段構造の段は、前記半導体材料帯片の端部に位置づけられる。半導体材料帯片の端部から離れて配置されるビット線コンタクトに層を接続するものとは対称的に、いくつかの実施形態においては、そのような位置決めによってチップ面積を節約することができる。
【００１１】
前記複数の導電線は、前記複数のスタックの上に直交して配置され、前記複数のスタックに共形な表面を有する。界面領域の３次元アレイは、前記半導体材料帯片の表面と前記導電線との間の交点に確立される。
【００１２】
前記記憶素子は、前記界面領域に設けられる。これにより、前記半導体材料帯片及び前記複数の導電線を介してアクセス可能なメモリセル３次元アレイが確立する。
【００１３】
本発明の他の態様は、集積回路基板と、複数の半導体材料帯片スタックと、いくつかの複数の導電線と、記憶素子と、複数の導電性共形構造とを備える３次元メモリデバイスである。
【００１４】
前記複数のスタック（実施形態によっては隆起している）には、絶縁材料によって異なる平面位置に分離された少なくとも２つの半導体材料帯片が含まれる。同一平面位置を共有する前記半導体材料帯片は、相互接続される。
【００１５】
いくつかの複数の導電線には、第１の複数の導電線、第２の複数の導電線及び、第３の複数の導電線が含まれる。
【００１６】
前記第１の複数の導電線は、多くの実施形態においてワード線に対応する。前記第１の複数の導電線は、前記複数のスタックの上に直交して配置され、前記複数のスタックに共形な表面を有する。界面領域の３次元アレイは、前記半導体材料帯片の表面と前記第１の導電線との間の交点に確立される。
【００１７】
前記記憶素子は、前記界面領域に設けられる。これにより、前記複数の半導体材料帯片及び前記第１の複数の導電線を介してアクセス可能なメモリセルの３次元アレイが確立する。
【００１８】
前記複数の導電性共形構造の各導電性共形構造は、前記複数のスタックのうち異なるスタックの上に設けられる。実施形態によっては、ＳＳＬ線信号が、前記第２の複数の導電線及び前記第３の複数の導電線を介して、異なる導電性共形構造に電気的に接続する。
【００１９】
前記第２の複数の導電線は、前記複数のスタックの上に配置され、前記半導体材料帯片に並行する。前記第２の複数の導電線の各導電線は、前記複数の導電性共形構造のうち異なる導電性共形構造に電気的に接続される。
【００２０】
前記第３の複数の導電線は、前記第１の複数の導電線の上に配置され、前記第１の複数の導電線に並行する。前記第３の複数の導電線の各導電線は、前記第２の複数の導電線のうち異なる導電線に電気的に接続される。
【００２１】
実施形態によっては、前記第２の複数の導電線及び前記第３の複数の導電線は、異なる金属層線であり、共にＳＳＬ線信号を前記異なる導電性共形構造に電気的に接続するものである。
【００２２】
また、本明細書に説明するものは、ＢＥ−ＳＯＮＯＳ技術に基づいた３次元埋込みチャネル型無接合ＮＡＮＤフラッシュ構造である。
【００２３】
本発明の他の態様及び利点は、以下の図面、詳細な説明及び、請求項を検討することにより明らかになる。
【図面の簡単な説明】
【００２４】
【図１】図１は、複数の隆起したスタック状に配置された、Ｙ軸に平行な半導体材料帯片の複数の平面と、半導体材料帯片の側面の記憶層と、複数の隆起したスタックを覆って配置された共形の底面を有する複数の導電線とを含む本明細書に記載された３次元メモリ構造の斜視図である。
【図２】図２は、図１の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図３】図３は、図１の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図４】図４は、図１の構造を有するアンチヒューズ型メモリの概略図である。
【図５】図５は、複数の隆起したスタック状に配置された、Ｙ軸に並行な半導体材料帯片の複数の平面と、半導体材料帯片の側面の電荷トラップ記憶層と、複数の隆起したスタックを覆って配置された共形の底面を有する複数の導電線とを含む本明細書に記載された３次元ＮＡＮＤ型フラッシュメモリ構造の斜視図である。
【図６】図６は、図５の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図７】図７は、図５の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図８】図８は、図５及び図２３の構造を有するＮＡＮＤ型フラッシュメモリの概略図である。
【図９】図９は、記憶層が導電線同士の間で取り除かれた、図５のような３次元ＮＡＮＤ型フラッシュメモリ構造の別の実施例の斜視図である。
【図１０】図１０は、図９の構造のＸ−Ｚ平面におけるメモリセルの断面図である。
【図１１】図１１は、図９の構造のＸ−Ｙ平面におけるメモリセルの断面図である。
【図１２】図１２は、図１、図５及び図９のようなメモリデバイスを製造する工程における第１段階を説明する図である。
【図１３】図１３は、図１、図５及び図９のようなメモリデバイスを製造する工程における第２段階を説明する図である。
【図１４Ａ】図１４Ａは、図１のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１４Ｂ】図１４Ｂは、図５のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１５】図１５は、図１、図５及び図９のようなメモリデバイスを製造する工程における第３段階を説明する図である。
【図１６】図１６は、図１、図５及び図９のようなメモリデバイスを製造する工程における第４段階を説明する図である。
【図１７】図１７は、Ｚ軸で９０度回転させた斜視からのストリング選択構造及び、ハードマスク及び任意のインプラント工程を含む、図１のようなメモリデバイスを製造する工程における第５段階を示す図である。
【図１８】図１８は、アンチヒューズ型メモリ用のストリング選択構造を示す斜視図である。
【図１９】図１９は、平面復号化構造への相互接続を示す、図１８のようなデバイスのレイアウト図である。
【図２０】図２０は、アンチヒューズ型メモリ用の別の復号化構造を示す斜視図である。
【図２１】図２１は、図２０のようなデバイスのレイアウト図である。
【図２２】図２２は、図５に対してＺ軸で９０度回転させた斜視からのストリング選択構造及び、ハードマスク及び任意のインプラント工程を含む、図５のようなメモリデバイスを製造する工程における第５段階を示す図である。
【図２３】図２３は、共通ソース線を含むＮＡＮＤ型フラッシュメモリ用のストリング選択構造を示す斜視図である。
【図２４】図２４は、図２３のようなデバイスのレイアウト図であり、平面復号化構造への相互接続を示す。
【図２５】図２５は、図２４のようなレイアウトにおける平面復号化のためのビット線構造を示す斜視図である。
【図２６】図２６は、ＮＡＮＤ型フラッシュメモリ用の別の復号化構造を示す斜視図である。
【図２７】図２７は、図２６のようなデバイスのレイアウト図である。
【図２８】図２８は、行、列及び平面復号化回路を有する３次元のプログラム可能な抵抗メモリアレイを含む集積回路の概略図である。
【図２９】図２９は、行、列及び平面復号化回路を有する３次元ＮＡＮＤ型フラッシュメモリアレイを含む集積回路の概略図である。
【図３０】図３０は、３次元ＮＡＮＤ型フラッシュメモリアレイの一部分の透過型電子顕微鏡（ＴＥＭ）画像である。
【図３１】図３１は、ＳＳＬ選択線のレイアウト図である。
【図３２】図３２は、ビット線平面を終端させる階段構造を有するメモリアレイの別の実施形態を示す図である。
【図３３】図３３は、ビット線平面を終端させる階段構造及びＳＳＬ線に接続する互い違いに配置されたコンタクトプラグを有するメモリアレイの別の実施形態を示す図である。
【図３４】図３４は、ビット線コンタクトが階段構造の異なる段に接続する、図３３に部分的に示したメモリアレイを製造する工程における次の段階を示す図である。
【図３５】図３５は、図３４を参照して説明したように実装したＮＡＮＤ型フラッシュデバイス用の概略アレイである。
【図３６】図３６は、２つのアレイの可能な実装例の平面図である。
【発明を実施するための形態】
【００２５】
図を参照して、本発明の実施形態を詳細に説明する。  
【００２６】
図１は、３次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた３次元のプログラム可能な抵抗メモリアレイの２ｘ２部分の斜視図である。この図では、２平面だけを示す。しかしながら、平面の数は非常に大きな数まで増やすことができる。図１に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造（図示せず）を覆う絶縁層１０を有する。メモリアレイは、絶縁材料２１，２２，２３，２４によって分離された半導体材料帯片１１，１２，１３，１４の複数のスタックを含む。スタックは、図に示したようにＹ軸に沿った方向に隆起しているので、半導体材料帯片１１〜１４は、ビット線として構成され、基板から外へ延びることができる。半導体材料帯片１１及び１３は、第１のメモリ平面においてビット線として機能することができる。半導体材料帯片１２及び１４は、第２のメモリ平面においてビット線として機能することができる。この例では、アンチヒューズ材料等のメモリ材料の層１５は、複数の半導体材料帯片スタックを覆い、他の例においては、少なくとも半導体材料帯片の側壁を覆う。複数の導電線１６，１７は、複数の半導体材料帯片スタックに直交して一面に配置される。導電線１６，１７は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ（例えば、２０）を充填するとともにスタック上の半導体材料帯片１１〜１４の側面と導電線１６，１７との間の交点における界面領域に多層アレイを画定する。シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド）の層１８，１９を導電線１６，１７の上面を覆って形成することができる。  
【００２７】
メモリ材料の層１５は、例えば、１〜５ナノメータ程度の厚さを有する、二酸化シリコン、酸窒化シリコン又は他の酸化シリコン等のアンチヒューズ材料から構成することができる。窒化シリコン等、他のアンチヒューズ材料を用いてもよい。半導体材料帯片１１〜１４は、第１の導電型（例えば、ｐ型）を有する半導体材料であってもよい。導電線１６，１７は、第２の導電型（例えば、ｎ型）を有する半導体材料であってもよい。例えば、半導体材料帯片１１〜１４は、ｐ型ポリシリコンを用いて作ることができる。一方、導電線１６，１７は、比較的高濃度にドープされたｎ+型ポリシリコンを用いて作ることができる。半導体材料帯片の幅は、ダイオードの動作を支えるための空乏領域に充分な空間を提供するものでなければならない。結果として、アノードとカソードの中間にプログラム可能なアンチヒューズ層を有するｐｎ接合によって形成された整流器を備えるメモリセルは、ポリシリコンの帯片と線との交点の３次元アレイとして形成される。他の実施形態においては、タングステン又はドープされた金属酸化膜半導体材料帯片上の酸化タングステンのような遷移金属酸化物を含む、別のプログラム可能な抵抗メモリアレイ材料を用いることができる。そのような材料は、プログラム可能であるとともに消去可能であり、セル当たり複数ビットを記憶する動作のために用いることができる。
【００２８】
図２は、導電線１６と半導体材料帯片１４の交差点に形成されたメモリセルをＸ−Ｚ平面で切り取った断面図を示す。活性領域２５，２６は、導電線１６と帯片１４との間の帯片１４の両面に形成される。自然のままの状態では、アンチヒューズ材料の層１５は、高抵抗である。プログラミング後、アンチヒューズ材料が降伏することで、アンチヒューズ材料内の活性領域２５，２６の一方又は両方が低抵抗状態であると仮定させる。ここに説明する実施形態では、各メモリセルが半導体材料帯片１４のそれぞれの面に１つずつ、２つの活性領域２５，２６を有する。図３は、導電線１６，１７と半導体材料帯片１４との交差点に形成されたメモリセルのＸ−Ｙ平面における断面図を示す。導電線１６によって画定されたワード線からアンチヒューズ材料の層１５を通る半導体材料帯片１４までの電流路を図示する。  
【００２９】
電子電流は、図３において実線矢印で示したようにｎ+導電線１６からｐ型半導体材料帯片へと向かい、半導体材料帯片に沿って（破線矢印）、選択されたメモリセルの状態を測定可能なセンスアンプまで流れる。典型的な実施形態において、アンチヒューズ材料として約１ナノメータの厚さの酸化シリコンの層を用いると、プログラミングパルスは、約１マイクロ秒のパルス幅を有する５〜７ボルトのパルスを含んでもよく、以下に図２８を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、構成に基づくパルス幅を有する１〜２ボルトのパルスを含んでもよく、以下に図２８を参照して説明するようにオンチップ制御回路の制御下で印加される。読出しパルスは、プログラミングパルスよりもずっと短くすることができる。  
【００３０】
図４は、メモリセルの２平面を示す概略図であり、それぞれの平面は６つのセルを有する。メモリセルは、アノードとカソードとの間のアンチヒューズ材料の層を表す破線を有するダイオード記号によって表されている。メモリセルの２平面は、第１のワード線ＷＬn及び第２のワード線ＷＬn+1として機能する導電線６０，６１の、アレイの第１の層及び第２の層においてビット線ＢＬn，ＢＬn+1及びＢＬn+2として機能する、半導体材料帯片５１，５２の第１のスタックと、半導体材料帯片５３，５４の第２のスタックと、半導体材料帯片５５，５６の第３のスタックとの交点に画定される。メモリセルの第１の平面は、半導体材料帯片５２上のメモリセル３０，３１と、半導体材料帯片５４上のメモリセル３２，３３と、半導体材料帯片５６上のメモリセル３４，３５と、を含む。メモリセルの第２の平面は、半導体材料帯片５１上のメモリセル４０，４１と、半導体材料帯片５３上のメモリセル４２，４３と、半導体材料帯片５５上のメモリセル４４，４５と、を含む。図に示したように、ワード線ＷＬnとして機能する導電線６０は、図１に示したスタック間のトレンチ２０の材料に対応する垂直方向の拡張部６０−１，６０−２，６０−３を含み、導電線６０を各平面において例示した３つの半導体材料帯片に沿ってメモリセルに結合させる。多くの層を有するアレイを、本明細書に記載した通りに実施することで、チップ当たりテラビットに近づく又はテラビットに達する超高密度メモリを可能とすることができる。
【００３１】
図５は、３次元アレイを構成する半導体材料帯片スタック及び直交する導電線を示すために図から充填材料を取り除いた３次元電荷トラップメモリアレイの２ｘ２部分の斜視図である。この図では、２層だけを示す。しかしながら、層の数は、非常に大きな数まで増やすことができる。図５に示したように、メモリアレイは、集積回路基板に形成され、下地の半導体又は他の構造（図示せず）を覆う絶縁層１１０を有する。メモリアレイは、絶縁材料１２１，１２２，１２３，１２４によって分離された半導体材料帯片１１１，１１２，１１３，１１４の複数のスタック（そのうち２つのみを図に示す）を含む。スタックは、図に示したようにＹ軸に沿った方向に隆起しているので、半導体材料帯片１１１〜１１４は、ビット線として構成され、基板から外へと延びることができる。半導体材料帯片１１１及び１１３は、第１のメモリ平面においてビット線として機能することができる。半導体材料帯片１１２及び１１４は、第２のメモリ平面においてビット線として機能することができる。    
【００３２】
第１のスタックにおける半導体材料帯片１１１と１１２の間の絶縁材料１２１及び第２のスタックにおける半導体材料帯片１１３と１１４の間の絶縁材料１２３の有効な酸化層の厚さは、約４０ｎｍ以上である。ここで、実効酸化層厚（ＥＯＴ）は、二酸化シリコンの比誘電率と選択された絶縁材料の比誘電率の比率に従って正規化された絶縁材料の厚さである。ここで、「約４０ｎｍ」という用語を用いているのは、このタイプの構造を製造する際に典型的に起こるように、１０％程度のばらつきを説明するためである。絶縁材料の厚さは、構造の隣接する層におけるセル同士の間の干渉を低減させる決定的な役割を担うことができる。実施形態によっては、層間の充分な絶縁が実現できる限り、絶縁材料のＥＯＴは、３０ｎｍの薄さでもよい。
【００３３】
この例では、誘電電荷トラップ構造等のメモリ材料の層１１５は、複数の半導体材料帯片スタックを被覆する。複数の導電線１１６，１１７は、複数の半導体材料帯片スタックの上に直交して配置される。導電線１１６，１１７は、複数の半導体材料帯片スタックと共形の表面を有して、複数のスタックによって画定されるトレンチ（例えば、１２０）を充填するとともに、スタック上の半導体材料帯片１１１〜１１４の側面と導電線１１６，１１７との交点における界面領域に多層アレイを画定する。シリサイド（例えば、タングステンシリサイド、コバルトシリサイド、チタンシリサイド）の層１１８，１１９を導電線１１６，１１７の上面を覆って形成することができる。    
【００３４】
このようにして導電線１１１〜１１４上のチャネル領域にナノワイヤ又はナノチューブ構造を提供することにより、ナノワイヤＭＯＳＦＥＴ型セルも構成することができる。このことは、ポール（Paul）等、「ナノワイヤ及びナノチューブデバイス性能におけるプロセス変動の影響（Impact of a Process Variation on Nanowire and Nanotube Device Performance）」、米国電気電子学会電子デバイスに関するトランザクション（IEEE Transactions on Electron Devices），第５４巻，第９号，２００７年９月、に記載されており、この記事は、本明細書中に完全に記載されてものとして参照により援用される。
【００３５】
結果として、ＮＡＮＤ型フラッシュアレイに構成されたＳＯＮＯＳ型メモリセルの３次元アレイを形成することができる。ソース、ドレイン及びチャネルは、シリコン（Ｓ）半導体材料帯片１１１〜１１４に形成され、メモリ材料の層１１５は、酸化シリコン（Ｏ）から形成することができるトンネル誘電体層９７と、窒化シリコン（Ｎ）から形成することができる電荷蓄積層９８と、酸化シリコン（Ｏ）から形成することができる阻止誘電体層９９とを含み、ゲートは、導電線１１６，１１７のポリシリコン（Ｓ）を含む。    
【００３６】
半導体材料帯片１１１〜１１４は、ｐ型半導体材料であってもよい。導電線１１６，１１７は、同一又は異なる導電型（例えば、ｐ+型）を有する半導体材料であってもよい。例えば、半導体材料帯片１１１〜１１１４は、ｐ型ポリシリコン又はｐ型エピタキシャル単結晶シリコンを用いて作ることができ、導電線１１６，１１７は、比較的高濃度にドープされたｐ+型ポリシリコンを用いて作ることができる。    
【００３７】
あるいは、半導体材料帯片１１１〜１１４は、ｎ型半導体材料であってもよい。導電線１１６，１１７は、同一又は異なる導電型（例えば、ｐ+型）を有する半導体材料であってもよい。このｎ型帯片の配置によって、埋込みチャネル空乏層式電荷トラップメモリセルになる。例えば、半導体材料帯片１１１〜１１１４は、ｎ型ポリシリコン又はｎ型エピタキシャル単結晶シリコンを用いて作ることができ、導電線１１６，１１７は、比較的高濃度にドープされたｐ+型ポリシリコンを用いて作ることができる。ｎ型半導体材料帯片に対する典型的なドーピング濃度は、約１０18／ｃｍ3とすることができ、利用可能な実施形態では、１０17／ｃｍ3〜１０19／ｃｍ3の範囲内があり得る。ｎ型半導体材料帯片の使用は、無接合の実施形態において特に有益であり、ＮＡＮＤストリングに沿って電気伝導度を向上させることで、より高い読出し電流が可能となる。  
【００３８】
このように、電荷蓄積構造を有する電界効果トランジスタを含むメモリセルは、交点の３次元アレイに形成される。２５ナノメータ程度の隆起したスタック間の間隙を有する、２５ナノメータ程度の半導体材料帯片及び導電線の幅の大きさを用いると、数十層（例えば、３０層）を有するデバイスは、単一チップにおいてテラビットの記憶容量（１０12）に到達することができる。
【００３９】
メモリ材料の層１１５は、他の電荷蓄積構造を含むこともできる。例えば、ゼロバイアス下で逆「Ｕ」字型価電子帯を形成する材料の複合体を含む誘電体トンネル層９７を含む、バンドギャップ操作ＳＯＮＯＳ（ＢＥ−ＳＯＮＯＳ）電荷蓄積構造を用いることができる。ある実施形態では、複合トンネル誘電体層は、正孔トンネル層と呼ばれる第１の層と、バンドオフセット層と呼ばれる第２の層と、分離層と呼ばれる第３の層を含む。本実施形態の層１１５の正孔トンネル層は、例えば、堆積後ＮＯアニール又は堆積時にＮＯを雰囲気に加えることによる窒化物形成とともに、現場蒸気発生ＩＳＳＧ法を用いて形成された二酸化シリコンを半導体材料帯片の側面に含む。二酸化シリコンの第１の層の厚さは、２０Å未満であり、１５Å以下であることが好ましい。代表的な実施形態での厚さは、１０Å又は１２Åである。
【００４０】
本実施形態におけるバンドオフセット層は、例えば、ジクロロシランＤＣＳ及びＮＨ3前駆体を６８０℃で使用する低圧化学蒸着法ＬＰＣＶを用いて形成される、正孔トンネル層に横たわる窒化シリコンを含む。別のプロセスでは、バンドオフセット層は、Ｎ2Ｏ前駆体を使用する同様のプロセスを用いて形成された酸窒化シリコンを含む。窒化シリコンのバンドオフセット層の厚さは、３０Å未満、好ましくは、２５Å未満である。
【００４１】
本実施形態における分離層は、例えば、ＬＰＣＶＤ高温酸化（ＨＴＯ）蒸着法を用いて形成される、窒化シリコンのバンドオフセット層に横たわる二酸化シリコンを含む。二酸化シリコンの分離層の厚さは、３５Å未満であり、２５Å以下であることが好ましい。この三層トンネル層は、逆Ｕ字型価電子帯エネルギーレベルとなる。
【００４２】
第１の位置での価電子帯エネルギーレベルは、半導体本体（すなわち、半導体材料帯片）との界面と第１の位置との間の薄い領域を正孔が通過するように誘起するのに充分な電界が、第１の位置の後の価電子帯エネルギーレベルを、第１の位置の後の複合トンネル誘電体内の正孔トンネル障壁を効果的に取り除くレベルに上昇させるのにも充分であるようになっている。この構造は、三層トンネル誘電体層に逆Ｕ字形価電子帯エネルギーレベルを確立し、高速の電界アシスト正孔トンネルを可能とするとともに、セルからデータを読み出したり、隣接するセルをプログラムしたりする等の他の操作のために電界のない部分又は、小さい電界の存在する部分の複合トンネル誘電体を通る電荷リークを効果的に防止することができる。
【００４３】
代表的なデバイスにおいて、メモリ材料の層には、２ｎｍ未満の二酸化シリコン層、３ｎｍ未満の窒化シリコン層及び、４ｎｍ未満の二酸化シリコン層を含むバンドギャップ操作複合トンネル誘電体層が含まれる。ある実施形態においては、複合トンネル誘電体層は、極薄酸化シリコン層Ｏ１（例えば、１５Å以下）、極薄窒化シリコン層Ｎ１（例えば、３０Å以下）及び、極薄酸化シリコン層Ｏ２（例えば、３５Å以下）で構成されるため、半導体本体、すなわち、半導体材料帯片との界面から１５Å以下のオフセットで、価電子帯エネルギーレベルが約２．６ｅＶ増加する。Ｏ２層は、第２のオフセット（例えば、界面から約３０Å〜４５Å）において、低価電子帯エネルギーレベル（より高い正孔トンネル障壁）及びより高い伝導帯エネルギーレベルによって、Ｎ１層を電荷トラップ層から分離する。正孔トンネルを誘起するのに充分な電界は、第２の位置の後の価電子帯エネルギーレベルを、正孔トンネル障壁を効果的に取り除くレベルへ上昇させるが、それは、第２の位置の界面からの距離がより離れているためである。従って、Ｏ２層は、電界アシスト正孔トンネルを著しく妨げることなく、低電界時のリークを阻止する操作トンネル誘電体の性能を向上させる。  
【００４４】
本実施形態のメモリ材料の層１１５における電荷トラップ層は、例えば、ＬＰＣＶＤを用いて形成した、５０Ａよりも厚い、例えば、本実施形態では約７０Ａを含む厚さの窒化シリコンを含む。例えば、酸窒化シリコン（ＳｉxＯyＮz）、シリコンリッチな窒化物、シリコンリッチな酸化物、ナノ粒子が埋め込まれたトラップ層等を含む他の電荷トラップ材料及び構造を用いてもよい。    
【００４５】
本実施形態のメモリ材料の層１１５における阻止誘電体層は、５０Åよりも厚く、例えば、本実施形態では約９０Åを含む二酸化シリコンの層を含み、湿式炉酸化プロセスによる窒化物から湿式転換法によって形成することができる。高温酸化（ＨＴＯ）又はＬＰＣＶＤ−ＳｉＯ2を用いる他の実施形態を実施してもよい。他の阻止誘電体は、酸化アルミニウムのような高ｋ材料を含むことができる。
【００４６】
代表的な実施形態では、正孔トンネル層は、１３Åの厚さの二酸化シリコン、バンドオフセット層は、２０Åの厚さの窒化シリコン、分離層は、２５Åの厚さの二酸化シリコン、電荷トラップ層は、７０Åの厚さの窒化シリコン、そして、阻止誘電体は、９０Åの厚さの酸化シリコンであってもよい。ゲート材料は、導電線１１６，１１７に用いたｐ+ポリシリコン（仕事関数は、約５．１ｅＶ）であってもよい。    
【００４７】
図６は、導電線１１６と半導体材料帯片１１４の交差点に形成された電荷トラップメモリセルをＸ−Ｚ平面で切り取った断面図を示す。活性電荷トラップ領域１２５，１２６は、導電線１１６と帯片１１４との間の帯片１１４の両面に形成される。ここで説明する実施形態においては、図６に示したように、各メモリセルは、活性電荷蓄積領域１２５、１２６を半導体材料帯片１１４の各面にひとつずつ有するダブルゲート電界効果トランジスタである。
【００４８】
図７は、導電線１１６，１１７と半導体材料帯片１１４との交差点に形成された電荷トラップメモリセルをＸ−Ｙ平面で切り取った断面図を示す。半導体材料帯片１１４を下る電流路を図示する。図の中に破線矢印で示した電子電流は、ｐ型半導体材料帯片に沿って、選択されたメモリセルの状態を測定可能なセンスアンプまで流れる。ワード線として機能する導電線１１６，１１７の間のソース／ドレイン領域１２８，１２９，１３０は、ワード線の下のチャネル領域の導電型と反対の導電型を有する、ソース及びドレインのドーピングなしに「無接合」とすることができる。無接合の実施形態では、電荷トラップ電界効果トランジスタは、ｐ型チャネル構造を有することができる。また、実施形態によっては、ワード線を画定した後の自己整列インプラントにおいてソース及びドレインのドーピングを実施してもよい。
【００４９】
別の実施形態において半導体材料帯片１１１〜１１４は、無接合配列における低濃度にドープされたｎ型半導体本体を用いて実現できるので、電荷トラップセルに対して自然にシフトした低閾値分布を有する、デプレッションモードにおいて動作可能な埋込みチャネル型電界効果トランジスタとなる。  
【００５０】
図８は、多くの平面及び多くのワード線を含むことができる立方体の代表的なものである、ＮＡＮＤ構成において配置された９つの電荷トラップセルを有するメモリセルの２平面を示す概略図である。メモリセルの２平面は、ワード線ＷＬn-1、ワード線ＷＬn及びワード線ＷＬn+1として機能する導電線１６０，１６１，１６２の、半導体材料帯片の第１のスタック、半導体材料帯片の第２のスタック及び半導体材料帯片の第３のスタックとの交点に画定される。
【００５１】
メモリセルの第１の平面は、半導体材料帯片のＮＡＮＤストリングにメモリセル７０，７１，７２と、半導体材料帯片のＮＡＮＤストリングにメモリセル７３，７４，７５と、半導体材料帯片のＮＡＮＤストリングにメモリセル７６，７７，７８とを含む。メモリセルの第２の平面は、この例では立方体の底平面に対応し、第１の平面と同様の方法でＮＡＮＤストリングに配置されたメモリセル（例えば、８０，８２，８４）を含む。    
【００５２】
図に示したように、ワード線ＷＬnとして機能する導電線１６０は、図５に示すスタック間のトレンチ１２０の材料に対応する垂直方向の拡張部を含んで、導電線１６０を、全ての平面における半導体材料帯片同士の間のトレンチ内の界面領域にあるメモリセル（第１の平面のセル７０，７３，７６）に結合する。
【００５３】
ストリング選択トランジスタ８５，８８，８９は、本配列においてそれぞれのＮＡＮＤストリングとビット線ＢＬnとの間に接続される。さらに、立方体の底平面の類似のストリング選択トランジスタは、本配列においてそれぞれのＮＡＮＤストリングとビット線ＢＬ0との間に接続される。ストリング選択線１０６，１０７，１０８は、隆起部の間の列において立方体の各平面のストリング選択トランジスタのゲートへと接続され、この例においては、ストリング選択線ＳＳＬn-1，ＳＳＬn，ＳＳＬn+1を提供する。
【００５４】
ブロック選択トランジスタ９０〜９５は、ＮＡＮＤストリングの他端に配置され、選択された立方体のＮＡＮＤストリングをグランド等の基準ソース（例を図２３に示す）に結合するために用いられる。この例におけるグランド選択信号ＧＳＬは、ブロック選択トランジスタ９０〜９５のゲートに結合され、導電線１６０，１６１，１６２と同じ方法で実現することができる。ストリング選択トランジスタ及びブロック選択トランジスタは、実施形態によっては、同一ゲート酸化膜として同じ誘電体スタックをメモリセルとして用いることができる。典型的な他の実施形態においては、メモリ材料を用いないゲート酸化膜が代わりに用いられる。また、チャネルの長さ及び幅は、トランジスタにスイッチ機能を提供する設計者の意図を満たすように調節することができる。
【００５５】
図９は、図５のような構造の別の構造の斜視図である。図において同様の構造には同様の参照符号を用い、説明は繰り返さない。図９は、ワード線を形成するエッチング工程の結果として、絶縁層１１０の表面１１０Ａ及び半導体材料帯片１１３，１１４の側面１１３Ａ，１１４Ａが、ワード線として機能する導電線（１１６等）同士の間で露出している点において図５とは異なる。従って、操作によって害を与えることなしに、メモリ材料の層１１５をワード線同士の間で完全又は部分的にエッチングすることができる。しかしながら、いくつかの構造においては、ここに説明したもののように誘電電荷トラップ構造を形成するメモリ層１１５を完全にエッチングする必要はない。  
【００５６】
図１０は、図６の構造のようなＸ−Ｚ平面におけるメモリセルの断面図である。図１０は、図６と同一のものであり、図９のような構造が、この断面図では、図５の構造で実現されたものと同じメモリセルになることを説明するものである。図１１は、図７のようなＸ−Ｙ平面におけるメモリセルの断面図である。図１１は、半導体材料帯片１１４の側面（例えば、１１４Ａ）に沿った領域１２８ａ，１２９ａ，１３０ａのメモリ材料が除去可能である点において図７とは異なる。活性電荷トラップ領域１２５，１２６は、導電線１１６と帯片１１４との間の帯片１１４の両面に形成される。    
【００５７】
図１２〜１６は、アレイ形成のための微細加工による位置合わせ工程である２つのパターンマスキング工程だけを用いて、上述したような３次元メモリアレイを実現するための基本的プロセスの流れにおける各段階を説明するものである。図１２は、絶縁層２１０，２１２，２１４及び半導体層２１１、２１３を交互に堆積させた結果の構造を示すが、これは、ドープされた半導体を、例えばチップのアレイエリアのブランケット堆積に用いて形成した。実施例によっては、半導体層２１１，２１３は、ｎ型又はｐ型のドーピングを有するポリシリコン又はエピタキシャル単結晶シリコンを用いて実現することができる。層間絶縁層２１０，２１２，２１４は、例えば、二酸化シリコン、他の酸化シリコン又は、窒化シリコンを用いて実現することができる。これらの層は、当技術分野で利用可能な低圧力化学蒸着法ＬＰＣＶＤ法等を含む様々な方法で形成することができる。
【００５８】
図１３は、半導体材料帯片の複数の隆起したスタック２５０を画定するために用いた第１のリソグラフィによるパターニング工程の結果を示すが、ここで、半導体材料帯片は、半導体層２１１，２１３の材料を用いて実現され、絶縁層２１２，２１４によって分離される。深く高いアスペクト比のトレンチを、カーボンハードマスク及び反応性イオンエッチングを適用するリソグラフィに基づくプロセスを用いて、多くの層を支えるスタックに形成することができる。
【００５９】
図１４Ａ及び図１４Ｂはそれぞれ、アンチヒューズセル構造等のプログラム可能な抵抗メモリ構造を含む実施形態及びＳＯＮＯＳ型メモリセル構造等のプログラム可能な電荷トラップメモリ構造を含む実施形態の次の段階を示す。
【００６０】
図１４Ａは、メモリ材料が図１に示したようなアンチヒューズ構造の場合のように単一層から構成される本実施形態におけるメモリ材料の層２１５のブランケット堆積の結果を示す。あるいは、ブランケット堆積ではなく、酸化プロセスを用いて半導体材料帯片の露出した面に、メモリ材料として機能する酸化物を形成することができる。
【００６１】
図１４Ｂは、図４に関連して上述したトンネル層３９７、電荷トラップ層３９８及び、阻止層３９９を含む多層電荷トラップ構造を含む層３１５のブランケット堆積の結果を示す。図１４Ａ及び図１４Ｂに示したように、メモリ層２１５，３１５を、半導体材料帯片の隆起したスタック（図１３の２５０）に対して共形して堆積させる。
【００６２】
図１５は、ワード線として機能する導電線に用いられる、ｎ型又はｐ型のドーピングを有するポリシリコン等の導電材料を堆積させて層２２５を形成する、高アスペクト比充填工程の結果を示す。また、ポリシリコンが用いられる実施形態においては、シリサイド２２６の層を層２２５の一面に形成することができる。図に示したように、説明した実施形態のポリシリコンの低圧化学蒸着法等の高アスペクト比堆積法の技術を用いて、隆起したスタック同士の間のトレンチ２２０を完全に充填するが、高アスペクト比１０ナノメータ程度の狭いトレンチさえも完全に充填する。
【００６３】
図１６は、３次元メモリアレイ用のワード線として機能する複数の導電線２６０を画定するために用いた第２のリソグラフィによるパターニング工程の結果を示す。第２のリソグラフィによるパターニング工程は、隆起したスタックをエッチングせずに、導電線同士の間の高アスペクト比のトレンチをエッチングするために、アレイの最小線幅の単一マスクを利用する。ポリシリコンは、酸化シリコン又は窒化シリコンに対してポリシリコンの選択性が高いエッチング工程を用いてエッチングすることができる。従って、半導体及び絶縁層をエッチングするための同一マスクに基づき、下地の絶縁層２１０で停止する交互のエッチングプロセスを用いる。  
【００６４】
図１７は、半導体材料帯片が、ひとつの復号化構造において互いに接続される方法を示すとともに、任意のインプラント工程を説明する斜視図である。図１７の斜視図は、Ｘ軸とＺ軸が紙の平面にある図１及び図１６の配向性と比較すると、Ｚ軸で９０度回転させたものなので、Ｙ軸とＺ軸が紙の平面にある。
【００６５】
また、隆起したスタックにおける半導体帯片同士の間の絶縁層は、追加の構造を露出させるために図面から取り除かれている。
【００６６】
絶縁層４１０の上には、複数の隆起したスタックと共形であり、ワード線ＷＬn，ＷＬn-1，．．，ＷＬ1として機能する複数の導電線４２５−１，４２５−ｎ−１，４２５−ｎが含まれる多層アレイが形成される。複数の隆起したスタックは、拡張部４１２Ａ，４１３Ａ，４１４Ａによって並行して隆起したスタックの同一平面内の半導体帯片に結合される半導体帯片４１２，４１３，４１４を含む。以下に示す他の実施形態において、拡張部は、帯片を終端させる階段構造を形成する。これら半導体帯片の拡張部４１２Ａ，４１３Ａ，４１４Ａは、Ｘ軸方向に沿って方向づけられ、半導体材料帯片の複数の隆起したスタックに結合される。また、以下に説明するように、これらの拡張部４１２Ａ，４１３Ａ，４１４Ａは、アレイの縁を超えて延び、アレイ内の平面を選択する復号化回路へ接続するために配置される。これらの拡張部４１２Ａ，４１３Ａ，４１４Ａは、複数の隆起したスタックが画定されるのと同時又はそれ以前にパターニングすることができる。後ほど示す実施形態において拡張部は、帯片を終端させる階段構造を形成するので、アレイの縁を超えて延びる必要がない。
【００６７】
メモリ材料４１５の層は、詳細を上述した通り、導電線４２５−１〜４２５−ｎまでを半導体材料帯片４１２〜４１４から分離する。
【００６８】
例えば、トランジスタ４５０等のトランジスタは、半導体帯片４１２，４１３，４１４と導電線４２５−１との間に形成される。トランジスタでは、半導体帯片（例えば、４１３）が、デバイスのチャネル領域として機能する。導電線４２５−１〜４２５−ｎまでを画定する同じ工程の間にゲート構造（例えば、４２９）をパターニングする。シリサイド４２６の層を、導電線の上面に沿ってゲート構造４２９の一面に形成することができる。メモリ材料４１５の層は、トランジスタ用のゲート誘電体として機能することができる。これらのトランジスタは、アレイの隆起したスタックに沿った列を選択するための復号化回路に結合された選択ゲートとして機能する。
【００６９】
任意の製造工程には、複数の導電線の上にハードマスク４０１−１〜４０１−ｎまでを形成し、ゲート構造４２９の上にハードマスク４０２及び４０３を形成することが含まれる。ハードマスクは、窒化シリコンの比較的厚い層又はイオンインプラント工程を阻止できる他の材料を用いて形成することができる。ハードマスクを形成した後で、インプラント４００を適用して半導体帯片４１２〜４１４及び拡張部４１２Ａ〜４１４Ａにおけるドーピング濃度を増加させ、それによって、半導体帯片に沿った電流路の抵抗を低減させる。制御されたインプラントのエネルギーを利用することにより、インプラントを底部の半導体帯片４１２及びスタックの上に重なった各半導体帯片まで透過させることができる。  
【００７０】
図１８は、図１７に示したメモリアレイを製造する工程における次の段階を示す。この図においては、同様の参照符号を利用し、その説明は繰り返さない。図１８に示した構造は、ハードマスクを取り除き、導電線４２５−１〜４２５−ｎまでの上面に沿ってゲート構造４２９を覆ったシリサイド層４２６が露出した結果を示す。アレイの上部一面に層間誘電体（図示せず）を形成した後で、例えば、タングステンの充填材を用いるコンタクトプラグ４５８，４５９がゲート構造４２９の上面に到達するように形成されるバイアをあける。上に重なる金属線４６０ｎ，４６０ｎ＋１をパターニングしてＳＳＬ線として列デコーダ回路に接続する。図示したように、１本のワード線、１本のビット線及び、１本のＳＳＬ線を用いて選択されたセルにアクセスする３平面の復号化ネットワークが確立される。「３次元メモリの平面復号化方法及びデバイス（Plane Decoding Method and Device for Three Dimensional Memories）」と題する米国特許第６，９０６，９４０号を参照されたい。
【００７１】
選択されたアンチヒューズ型セルをプログラムするためには、本実施形態では、選択されたワード線は−７ボルトでバイアスすることができ、選択されないワード線は０ボルトで設定でき、選択されたビット線は０ボルトで設定でき、選択されないビット線は０ボルトで設定でき、選択されたＳＳＬ線は−３．３ボルトで設定でき、選択されないＳＳＬ線は０ボルトで設定できる。選択されたセルを読み出すためには、本実施形態では、選択されたワード線は−１．５ボルトでバイアスすることができ、選択されないワード線は０ボルトで設定でき、選択されたビット線は０ボルトで設定でき、選択されないビット線は０ボルトで設定でき、選択されたＳＳＬ線は−３．３ボルトで設定でき、選択されないＳＳＬ線は０ボルトで設定できる。    
【００７２】
図１９は、半導体材料帯片４１４及びワード線として機能する導電線４２５ｎを含む、隆起したスタックの上に重なる、ＳＳＬ線及びビット線４７０〜４７２のレイアウトを示すレイアウト図を提供する。ワード線は、行デコーダ回路へと延びる。
【００７３】
図に示したように、コンタクトプラグ（例えば、４５８）は、半導体材料帯片４１４を選択するためのゲート構造に接続して、上に重なるＳＳＬ線（例えば、４６０ｎ）に接続する。いわゆる、ねじれレイアウトを利用することができ、ここでは、ゲート構造が図に示したように互い違いに配置されるので、導電性コンタクトプラグ４５８をパターニングするための位置合わせ用の余白（例えば、４５８Ａ）をコンタクトの複数の行に沿って共有することができ、隆起したスタックのレイアウトの平均ピッチを低減させる。ＳＳＬ線は、列デコーダ回路へと延びる。
【００７４】
図１９も、半導体材料帯片のビット線への拡張部（例えば、４１４Ａ）の接続部のレイアウトを示す。示したように、拡張部４１４Ａは、アレイの外側からビット線エリアへと延びる。アレイの各平面の半導体材料帯片の拡張部を露出させて互い違いの配置となるようにバイアをあける。この例では、コンタクト４８１を第１の平面の半導体材料帯片に設ける。コンタクト４８２は、第２の平面の半導体材料帯片に設ける。コンタクト４８３は、第３の平面の半導体材料帯片に設ける。これらのコンタクト形成には、４８０で示したように比較的広い許容範囲を有する微細加工を用いない位置合わせを利用することができる。コンタクト４８１，４８２，４８３に接続されたビット線４７０，４７１，４７２は、ＳＳＬ線に並行して、平面デコーダ回路及びセンスアンプまで延びる。後ほど示す実施形態において拡張部は、帯片を終端させる階段構造を形成するので、アレイの縁を超えて延びる必要がない。
【００７５】
図２０は、紙の平面にＹ軸及びＺ軸を有する図１８とは異なる復号化レイアウトの斜視図を示す。図２０の実施形態では、追加のパターニング工程を用いて、導電線（例えば、４２５−１）に並行する線のアレイレイアウトの各平面に、例えばポリシリコンを用いるＳＳｌ線（例えば、４９１）を画定する。半導体材料帯片（例えば、４１２）をチャネル領域として用いて、トランジスタ５００を形成する。ゲート誘電体の層４９２をＳＳｌ線４９１と半導体材料帯片４１２との間に適用する。シリサイド４９０をＳＳｌ線４９１の一面に適用することもできる。ＳＳＬ線４９１は、以下に説明するように、接続用のアレイから外に向かって復号化回路まで延びる。構造を貫通するバイアをあけるとともに、バイア内にコンタクト構造４９５，５０２，４９６，５０３を形成することにより、上に重なるビット線４９８及び４９９を、それぞれの隆起したスタックの半導体材料帯片４１２，４１３，４１４に結合する。
【００７６】
図２１は、図２０の復号化スキームのレイアウト図を示す。示したように、コンタクト（例えば、５０２）は、半導体材料帯片（例えば４１４）とビット線（例えば４９８）との間に形成することができる。コンタクトは、位置合わせの余白を複数の列で共有するように互い違いになるように配置することができる。
【００７７】
ＳＳＬ線（例えば、４９１）は、アレイから外側に向かって、上に重なるグローバルＳＳＬ線５２０，５２１，５２２が配置される領域まで延びる。コンタクトプラグ５１０，５１１，５１２は、アレイのそれぞれの平面のＳＳＬ線まで延びるバイアの中に形成される。また、微細加工を用いない位置合わせ用の余白（例えば、５１３，５１４）を、この構造のレイアウトの間に適用することができる。この例では、ＳＳＬ線は、平面デコーダ回路まで延びる。ビット線は、幅広く並行した読出し/書込み操作を可能とするページバッファ構造に配置することができる列デコーダ回路及びセンスアンプまで延びる。ワード線は、行デコーダ回路へと延びる。  
【００７８】
図２２は、ＮＡＮＤ型フラッシュアレイの斜視図であり、半導体材料帯片が、ひとつの復号化構造において互いに接続される方法を示すとともに、ハードマスク及び任意のインプラント工程を説明する。図２２の斜視図は、紙の平面にＸ軸とＺ軸がある図５の配向性と比較すると、紙の平面にＹ軸とＺ軸があるように回転させたものである。
【００７９】
また、隆起したスタックにおける半導体材料帯片同士の間の絶縁層は、追加の構造を露出させるために図面から取り除かれている。
【００８０】
絶縁層６１０の上には、複数の隆起したスタックと共形であり、ワード線ＷＬn，ＷＬn-1，．．．，ＷＬn1として機能する複数の導電線６２５−１，．．．，６２５−ｎを含む多層アレイが形成される。複数の隆起したスタックは、拡張部６１２Ａ，６１３Ａ，６１４Ａによって並行に隆起したスタックの同じ平面における半導体材料帯片に結合される半導体材料帯片６１２，６１３，６１４を含む。半導体材料帯片のこれらの拡張部６１２Ａ，６１３Ａ，６１４Ａは、Ｘ軸方向に沿って配向され、半導体材料帯片の複数の隆起したスタックに結合される。また、以下に説明するように、これらの拡張部６１２Ａ，６１３Ａ，６１４Ａは、アレイの縁を超えて延び、アレイ内の平面を選択するための復号化回路に接続するために配列される。これらの拡張部６１２Ａ，６１３Ａ，６１４Ａは、複数の隆起したスタックを画定するのと同時又は半導体材料と絶縁体材料の層を交互に形成するよりも前にパターニングすることができる。    
【００８１】
実施形態によっては、拡張部６１２Ａ，６１３Ａ，６１４Ａは、半導体材料帯片６１２，６１３，６１４を終端させる階段構造を形成する。これらの拡張部６１２Ａ，６１３Ａ，６１４Ａは、複数の隆起したスタックが画定されるのと同時にパターニングすることができる。
【００８２】
多層電荷トラップ構造を含むメモリ材料６１５の層は、詳細を上述した通り、導電線６２５−１〜６２５−ｎまでを半導体材料帯片６１２〜６１４から分離する。
【００８３】
例えば、トランジスタ６５０等のトランジスタは、拡張部６１２Ａ，６１３Ａ，６１４Ａと導電線６２５−１との間に形成される。また、トランジスタ６５１等のトランジスタは、アレイのセクタの共通ソース線（図示せず）への接続を制御するために半導体材料帯片の反対端に形成される。トランジスタ６５０，６５１では、半導体材料帯片（例えば、６１２）が、デバイスのチャネル領域として機能する。導電線６２９−１〜６２５−ｎまでを画定する同じ工程の間にゲート構造（例えば、６２９，６４９）がパターニングされる。ＧＳＬ選択線６４９は、半導体材料帯片の複数の隆起したスタックに跨がって、行に沿って配向させることができる。シリサイド６２６の層を、導電線の上面に沿ってゲート構造６２９，６４９の一面に形成することができる。メモリ材料６１５の層は、トランジスタ用のゲート誘電体として機能することができる。これらのトランジスタ６５０，６５１は、アレイの隆起したスタックに沿ったセクタ及び列を選択するための復号化回路に結合された選択ゲートとして機能する。
【００８４】
任意の製造工程には、複数の導電線の上にハードマスク６０１−１〜６０１−ｎと、ＧＳＬ選択線６４９の上にハードマスク６４８と、ゲート構造６２９の上にハードマスク６０２及び６０３と、を形成することが含まれる。ハードマスクは、窒化シリコンの比較的厚い層又はイオン注入プロセスを阻止できる他の材料を用いて形成することができる。ハードマスクを形成した後で、選択したイオン注入に基づくｎ型又はｐ型ドーパントのインプラント６００を適用して、半導体材料帯片６１２〜６１４及び拡張部６１２Ａ〜６１４Ａのドーピング濃度を増加させることができるため、半導体材料帯片に沿った電流路の抵抗を低減させることができる。また、大量の半導体材料帯片とは反対の導電型を有するドーパント（例えば、ｐ型半導体材料帯片を想定するとｎ型インプラント）を適用して、半導体材料帯片に沿ったドープされたソース／ドレイン接合を任意に形成することができる。制御されたインプラントのエネルギーを利用することにより、底部の半導体材料帯片６１２及びスタックの上に重なる各半導体材料帯片までインプラントを透過させることができる。  
【００８５】
選択したＮＡＮＤフラッシュＳＯＮＯＳ型セルをプログラムするためには、本実施形態では、選択されたワード線は＋２０ボルトでバイアスすることができ、選択されないワード線は＋１０ボルトで設定でき、選択されたビット線は０ボルトで設定でき、選択されないビット線は０ボルトで設定でき、選択されたＳＳＬ線は３．３ボルトで設定でき、選択されないＳＳＬ線及びＧＳＬ線は０ボルトで設定できる。選択されたセルを読み出すためには、本実施形態では、選択されたワード線を読出し基準電圧でバイアスすることができ、選択されないワード線は６ボルトで設定でき、選択されたビット線は１ボルトで設定でき、選択されないビット線は０ボルトで設定でき、選択されたＳＳＬ線は３．３ボルトで設定でき、選択されないＳＳＬ線は０ボルトで設定できる。    
【００８６】
図２３は、図２２に部分的に示したメモリアレイを製造する工程における次の段階を示す。この図においては、同様の参照符号を利用し、その説明は繰り返さない。図２３に示した構造は、ハードマスクを取り除き、導電線６２５−１〜６２５−ｎまでの上面に沿って、ゲート構造６２９及び６４９の上に重なったシリサイド層６２６が露出した結果を示す。アレイの上部一面に層間誘電体（図示せず）を形成した後で、例えば、タングステンの充填材を用いるコンタクトプラグ６６５，６６６がゲート構造６２９の上面に到達するように形成されるバイアをあける。また、選択トランジスタ６５１に隣接する半導体材料帯片の端部に接触して金属共通ソース線６７０を形成する。上に重なる金属線６６１及び６６２はパターニングされ、コンタクトプラグ６６５，６６６を介してＳＳＬゲート及び列デコーダ回路に接続する。  
【００８７】
図２４は、半導体材料帯片６１４及びワード線として機能する導電線６２５ｎを含む隆起したスタックの上に重なるＳＳＬ線（例えば、６６１）及びビット線６７１〜６７３のレイアウトを示すレイアウト図を提供する。ワード線は、行デコーダ回路へと延びる。また、ＧＳＬ選択線６４９は、示した通りＳＳＬ線の下に設けられ、ワード線に並行してセクタデコーダまで延びる。金属共通ソース線６７０は、ＳＳＬ線の下をワード線と並行して延びる。
【００８８】
図に示したように、コンタクトプラグ（例えば、６６５）は、半導体材料帯片６１４を選択するためのゲート構造に接続して、上から重なるＳＳＬ線（例えば、６６１）に接続する。いわゆる、ねじれレイアウトを利用することができ、ここでは、ゲート構造が図に示したように互い違いに配置されるので、導電性コンタクトプラグ６６５をパターニングするための位置合わせ用の余白（例えば、６６５Ａ）を、コンタクトの複数の行に沿って共有することができ、隆起したスタックのレイアウトの平均ピッチを低減させる。ＳＳＬ線は、列デコーダ回路へと延びる。
【００８９】
図２４も、半導体材料帯片のビット線への拡張部（例えば、６１４Ａ）の接続部のレイアウトを示す。示したように、拡張部６１４Ａは、アレイの外側からビット線エリアへと延びる。アレイの各平面の半導体材料帯片の拡張部を露出させて互い違いとなるようにバイアをあける。この例では、第１の平面の半導体材料帯片に達するコンタクト６８１を設ける。コンタクト６８２は、半導体材料帯片及び第２の平面に設ける。コンタクトプラグ６８３は、半導体材料帯片及び第３の平面に設ける等、これらのコンタクトの形成には、６８０で示したように比較的広い許容範囲を有する微細加工を用いない位置合わせを利用することができる。コンタクトプラグ６８１，６８２，６８３に接続されたビット線６７１，６７２，６７３は、ＳＳＬ線に並行して、平面デコーダ回路及びセンスアンプまで延びる。後ほど示す実施形態において拡張部は、帯片を終端させる階段構造を形成するので、アレイの縁を超えて延びる必要がない。
【００９０】
図２５は、紙の平面にＹ軸及びＺ軸がある斜視図であり、拡張部６１２Ａ〜６１４Ａをコンタクトプラグ６８３，６８２，６８１にそれぞれ接続するための構造を示す。上に重なるビット線６７０〜６７２は、コンタクトプラグに接続される。コンタクトプラグ６８３〜６８１に対する位置合わせ許容範囲６８０ａ，６８０ｂは、この工程のパターニングが、アレイの密度に影響を及ぼさないという点で微細加工を必要としない工程であることを示している。図に示した他の参照符号は、同じ構造のために上記で用いたものに対応するので、そのような構造は、繰り返して説明しない。  
【００９１】
図２６は、紙の平面にＹ軸及びＺ軸を有する、図２３とは異なる復号化レイアウトを有するＮＡＮＤ型フラッシュの実施形態の斜視図を示す。図２６の実施形態において、追加のパターニングプロセスを用いて、導電線（例えば、６２５−１）に並行する線のアレイレイアウトの各平面において、例えばポリシリコンを用いるＳＳＬ線（例えば、６９１）及びＧＳＬ線（例えば、６４９）を画定する。チャネル領域として半導体材料帯片（例えば、６１２）を用いる、線６９１及び６４９の結果としてトランジスタ７００及び７０２が形成される。ＳＳＬ線６９１と半導体材料帯片６１２及びＧＳＬ線６４９と半導体材料帯片６１２との間にゲート誘電体の層６９２を適用する。シリサイド６９０をＳＳＬ線４９１及びＧＳＬ線６４９の上に適用することもできる。ＳＳＬ線６９１は、以下に説明するように接続用のアレイから外側に向かって復号化回路まで延びる。構造を貫通するバイアをあけるとともに、バイア内にコンタクト構造６９５，７０２，６９６，７０３を形成することにより、上に重なるビット線６９８及び６９９を、それぞれの隆起したスタックの半導体材料帯片６１２，６１３，６１４に結合する。
【００９２】
図２７は、図２６の復号化スキームのレイアウト図を示す。示したように、コンタクト（例えば、７０５）を、半導体材料帯片（例えば、６１４）とビット線（例えば、６９８）との間に形成することができる。コンタクトは、位置合わせの余白を複数の列で共有するように互い違いとなるように配置することができる。  
【００９３】
ＳＳＬ線（例えば、６４９）は、アレイから外側に向かって、上に重なるグローバルＳＳＬ線７２０，７２１，７２２が配置される領域まで延びる。コンタクトプラグ７１０，７１１，７１２は、グローバルＳＳＬ線７２０，７２１，７２２までのアレイのそれぞれの平面のＳＳＬ線に達するバイアの中に形成される。また、微細加工を用いない位置合わせ用の余白（例えば、７１３，７１４）を、この構造をレイアウトする間に適用することもできる。この例では、ＳＳＬ線は、平面デコーダ回路まで延びる。後ほど示す実施形態において拡張部は、帯片を終端させる階段構造を形成するので、アレイの縁を超えて延びる必要がない。ビット線は、幅広く並行した読出し／書込み操作を可能とするページバッファ構造に配置することができる列デコーダ回路及びセンスアンプまで延びる。ワード線は、行デコーダ回路へと延びる。  
【００９４】
また、ＧＳＬ選択線６４９は、示した通りビット線の下に設けられ、ワード線に並行してセクタデコーダまで延びる。金属共通ソース線６７０は、ビット線の下をワード線（例えば、６５２ｎ）と並行して、コンタクトプラグ６８０及びアレイを覆う共通ソース線７２５まで延びる。
【００９５】
図２８は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線８７５は、本明細書に説明した通りに実現した３次元のプログラム可能な抵抗メモリアレイ８６０（ＲＲＡＭ）を半導体基板上に含む。行デコーダ８６１は、複数のワード線に結合され、メモリアレイ８６０の行に沿って配列される。列デコーダ８６３は、メモリアレイ８６０のメモリセルからデータを読み出したりプログラミングしたりするためのメモリアレイ８６０における列に沿って配列される複数のビット線８６４（又は上述したようなＳＳＬ線）に結合される。平面デコーダ８５８は、ＳＳＬ線８５９（又は、上述したようなビット線）上のメモリアレイ８６０における複数の平面に結合される。バス８６５を介してアドレスを列デコーダ８６３、行デコーダ８６１及び平面デコーダ８５８に供給する。ブロック８６６内のセンスアンプ及びデータ入力構造体は、この例では、データバス８６７を介して列デコーダ８６３に結合される。データは、集積回路８７５の入力／出力ポート又は集積回路８７５の内部又は外部の他のデータソースからデータ入力線８７１を介してブロック８６６内のデータ入力構造体に供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、プログラム可能な抵抗セルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路８７４が集積回路に含まれる。データは、ブロック８６６内のセンスアンプから、集積回路８７５の入力／出力ポート又は集積回路８７５の内部又は外部の他のデータの送り先へデータ出力線８７２を介して供給される。    
【００９６】
バイアス配置ステートマシン８６９を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック８６８において、読出し電圧、消去電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現することができる。別の実施形態においてコントローラは、同じ集積回路に実装してもよい、デバイスの操作を制御するためにコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いて、コントローラを実現してもよい。  
【００９７】
図２９は、本発明の一実施形態に係る集積回路を単純化したブロック図である。集積回路線９７５は、本明細書に説明したように実現された３次元のＮＡＮＤ型フラッシュメモリアレイ９６０を半導体基板上に含む。行デコーダ９６１は、複数のワード線９２６に結合され、メモリアレイ９６０における行に沿って配列される。列デコーダ９６３は、アレイ９６０のメモリセルからデータを読み出したりプログラミングしたりするためのメモリアレイ９６０の列に沿って配列される複数のビット線９６４（又は上述したようなＳＳＬ線）に結合される。平面デコーダ９５８は、ＳＳＬ線９５９（又は、上述しようなビット線）を介してメモリアレイ９６０における複数の平面に結合される。バス９６５を介してアドレスを列デコーダ９６３、行デコーダ９６１及び平面デコーダ９５８に供給する。ブロック９６６内のセンスアンプ及びデータ入力構造体は、この例では、データバス９６７を介して列デコーダ９６３に結合される。データは、集積回路９７５の入力／出力ポート又は集積回路９７５の内部又は外部の他のデータソースからデータ入力線９７１を介してブロック９６６内のデータ入力構造体へ供給される。例示した実施形態において、汎用プロセッサ、専用アプリケーション回路又は、ＮＡＮＤ型フラッシュメモリセルアレイによって支援されたシステムオンチップの機能を提供するモジュールの組み合わせ等の他の回路９７４が集積回路に含まれる。データは、ブロック９６６内のセンスアンプから、集積回路９７５の入力／出力ポート又は集積回路９７５の内部又は外部の他のデータの送り先へデータ出力線９７２を介して供給される。    
【００９８】
バイアス配置ステートマシン９６９を用いるこの実施例のコントローラは、電圧源を介して発生される又は提供されるバイアス配置供給電圧の印加を制御する、もしくは、ブロック９８６において、読出し電圧、消去電圧、プログラム電圧、消去検証電圧及び、プログラム検証電圧等を供給する。コントローラは、当技術分野において公知の専用論理回路を用いて実現されてもよい。別の実施形態においてコントローラは、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサであり、同じ集積回路に実現されてもよい。さらに他の実施形態においては、専用論理回路及び汎用プロセッサの組み合わせを用いてコントローラを実現してもよい。
【００９９】
図３０は、製造されてテストされた８層の垂直ゲート／薄膜トランジスタ／ＢＥ−ＳＯＮＯＳ電荷トラップＮＡＮＤ型デバイスの一部のＴＥＭ断面図であり、図８及び図２３に示したように復号化のために配列されている。デバイスは、７５ｎｍハーフピッチで作成された。チャネルは、厚さ約１８ｎｍのｎ型ポリシリコンであった。追加的接合インプラントは用いなかったので、無接合の構造となった。Ｚ方向にチャネルを絶縁するための帯片同士の間の絶縁材料は、厚さ約４０ｎｍの二酸化シリコンであった。ゲートは、ｐ+型ポリシリコン線によって提供された。ＳＳＬ及びＧＳＬデバイスは、メモリセルより長いチャネルを有した。テストデバイスは、３２本のワード線の無接合ＮＡＮＤストリングを実現した。図３０における下部帯片の幅が上部帯片の幅より広いのは、徐々に広くなる帯片をトレンチとして有する先細りの側壁になる構造を形成するために用いたトレンチエッチングが深くなり、帯片同士の間の絶縁材料が、ポリシリコンよりもエッチングされるためである。
【０１００】
デバイスは、ファウラ−ノルドハイム電子トンネル効果のために、正のゲート電圧を用いてプログラム可能である。自己昇圧漸増ステップパルスプログラミング（ＩＳＳＰ）プロセスを適用することができる。選択されたセルをプログラムするために印加したバイアス電圧が図８を参照すると分かるので、隣接するセルの外乱について述べることができる。セルＡ（参照符号７４）をＢＬN，ＳＳＬn及びＷＬnでプログラムするためには、プログラム電位をＷＬnに印加し、ＳＳＬnはＶｃｃ（約３．３ボルト）に設定され、ビット線ＢＬNは０ボルトに設定される。ＧＳＬも約０Ｖに設定される。ＷＬn-1及びＷＬn+1（及びストリングにおける他のワード線）は、パス電圧に設定される。ＳＳＬn-1及びＳＳＬn+1（及び立方体における他のストリング選択線）は、約０ボルトに設定される。例えば、ビット線ＢＬ0等の他のビット線は、外乱を抑制するために約３．３ボルトに設定される。ＧＳＬも約０Ｖに設定される。約＋１４ボルト〜約＋２０ボルトの範囲のプログラム電位の範囲を用いて、ワード線の段階的プログラム電位を含むＩＳＳＰプロセスを適用することができる。他のワード線に印加したパス電圧は、約１０ボルトにすることができる。
【０１０１】
このプログラムバイアスに起因する隣接のセルに対する外乱条件は、ＢＬN、ＷＬn、ＳＳＬn+1（同じワード線上の同じ層における隣接する隆起部）上のセルＢ（参照符号７７）、ＢＬ0、ＷＬn、ＳＳＬn（同じワード線上の異なる層における同じ隆起部）上のセルＣ、ＢＬ0、ＷＬn、ＳＳＬn+1（同じワード線上の異なる層における隣接する隆起部）上のセルＤ及び、ＢＬN、ＷＬn-1、ＳＳＬn（隣接するワード線上の同じ層における同じ隆起部）上のセルＥ（参照符号７３）に対して記載されている。
【０１０２】
セルＢは、ＷＬnを介してそのゲート上のプログラム電位を受けるが、チャネル電圧は浮遊するので自己昇圧となる。そのため、プログラムの外乱が避けられる。  
【０１０３】
セルＣは、ＷＬnを介してそのゲート上のプログラム電位を受けるが、チャネル電圧は浮遊するので自己昇圧となる。そのため、プログラムの外乱が避けられる。しかしながら、隣接する平面にとって、セルＡにおける電圧変化によって引き起こるリーク磁場から干渉が起こり得る。そのため、平面間の絶縁は、充分にＺ干渉を抑制しなければならない。予測が示唆するものは、平面同士の間の絶縁材料のＥＯＴは、少なくとも３０ｎｍであるべきであり、Ｚ干渉による外乱を抑制するためには約４０ｎｍ以上であることが好ましい。
【０１０４】
セルＤは、ＷＬnを介してそのゲート上のプログラム電位を受けるが、チャネル電圧は浮遊するので自己昇圧となる。そのため、プログラム外外乱が避けられる。
【０１０５】
セルＥは、ＷＬn-1を介してそのゲート上のパス電圧を受けるが、チャネルは、ＢＬNへのＮＡＮＤストリングを介して約０Ｖに結合される。プログラムのためのパス電圧は、このセルに対する外乱を抑制するためには、１０ボルト程度でなければならない。
【０１０６】
デバイスは、ファウラ−ノルドハイム電子トンネル効果のために、負のゲート電圧を用いて消去可能である。−１６〜−１２ボルトの範囲の消去電圧を印加するために、選択されたワード線が消去電圧を受けるように設定することができ、ストリングにおける他のワード線がパス電圧を受け、選択されたビット線を約０ボルトに設定することができる。  
【０１０７】
ここに説明する３次元埋込みチャネル型垂直ゲートＮＡＮＤアレイは、チャネル幅のサイズが半導体材料帯片の幅ではなく厚さに大きく依存するので、非常に小さいサイズのスケーリングに適している。そのため、スケーリングの限界は、電荷トラップ構造及びワード線充填材の堆積に対するトレンチ幅の要件及びスタック幅に利用可能な最小形状によって限定される。さらに、構造は、いくつかのマスク工程を用いて製造するので、セル当たりの経費を著しく低減させることができる。
【０１０８】
図３１は、非常に効率的なアレイ復号化及び３次元垂直ゲート（ＶＧ）ＮＡＮＤ型フラッシュ又は他のメモリ技術のためのメモリアーキテクチャ設計を支えるレイアウト図を示す。図３１は、隆起したスタック及びＳＳＬ金属線の上に重なるビット線を省いたレイアウト図（図２４と比較されたい）を提供する。ワード線は、行デコーダ回路へと延びる。また、ＧＳＬ選択線６４９は、ＳＳＬ線の下に設けられ、ワード線に並行してセクタデコーダまで延びる。金属共通ソース線６７０は、ＳＳＬ線の下をワード線と並行して延びる。
【０１０９】
図に示したように、コンタクトプラグ（例えば、６６５）は、半導体材料帯片６１４を選択するためのゲート構造に接続して、隆起したスタックに並行して上から重なるＳＳＬ線のセグメントに接続する。いわゆる、ねじれレイアウトを利用することができ、ここでは、ゲート構造が図に示したように互い違いに配置されるので、導電性コンタクトプラグ６６５をパターニングするための位置合わせ用の余白を、コンタクトの複数の行に沿って共有することができるので、隆起したスタックのレイアウトの平均ピッチを低減させる。ＳＳＬセグメントは、隆起したスタックに沿って部分的に互い違いの配置になった端部に到達する。例えば、端部は互い違いに配置されるので、最も底にあるＳＳＬセグメントは、最も右側のワード線の上の領域に達し、上から２番目のＳＳＬセグメントは、底から２番目のワード線の上の領域に達し、上から３番目のＳＳＬセグメントは、底から３番目のワード線の上の領域に達する。コンタクトは、ワード線に並行してＳＳＬ復号化回路まで延びるとともに、ワード線復号化回路を有するレイアウトの行復号化領域に配置することができる、上に重なる水平ＳＳＬ線へのコンタクトのためのＳＳＬセグメントの互い違いの端部に配置される。ＳＳＬ線のピッチは、ＷＬピッチよりも大きくできるので、例示のレイアウトでは、ストリングの立方体当たり３２本のワード線（及びＧＳＬ線）及び、８層の深さのある隆起した１６のスタックを有してもよい。このため、３２本のＷＬの上に行復号化エリアへ延びる１６本の水平ＳＳＬ線を用いることになる。８本のビット線は、１６の隆起したスタックの上の８層のチャネル層に結合する。そのため、ワード線を復号して行を選択し、ＳＳＬ線を復号して列を選択し、ＢＬを復号して平面を選択する。これにより、３２×１６×８セルの立方体構造が提供される。もちろん、ワード線、ＳＳＬ及びビット線の合計の他の組み合わせを実施することもできる。ストリング当たり２本のダミーのワード線等、ダミーのワード線を追加することもできる。
【０１１０】
図３１は、平面復号化を提供し、選択された平面をセンスアンプに結合させる、以下に説明するように実現することができる「ビット線階段型コンタクト構造」というラベル付きのボックスによって説明する。アレイの各平面の半導体材料帯片の拡張部を露出させて、互い違い又は階段状となるようにバイアをあける。これらのコンタクト形成には、比較的広い許容範囲を有する微細加工を用いない位置合わせを利用することができる。
【０１１１】
示したアレイレイアウトは、階段状のビット線上の隣接する立方体でコンタクトを共有し、グランド線上の隣接する立方体で共通ソース線を共有する鏡面対象パターンで繰り返すことができる。
【０１１２】
図３２は、ビット線平面を終端させる階段構造を有するメモリアレイの別の実施形態を示す図である（図２３を比較されたい）。この図においては、同様の参照符号を利用し、その説明は繰り返さない。図３２に示した構造は、ハードマスクを取り除き、導電線６２５−１〜６２５−ｎまでの上面に沿った、ゲート構造６２９及び６４９の上のシリサイド層６２６が露出している結果を示す。アレイの上部一面に層間誘電体（図示せず）を形成した後で、例えば、タングステン充填材を用いるコンタクトプラグ６６５，６６６がゲート構造６２９の上面に達するように形成されるバイアをあける。また、選択トランジスタ６５１に隣接する半導体材料帯片の端部に接触して金属共通ソース線６７０を形成する。
【０１１３】
上に重なる金属線６６１及び６６２をパターニングしてコンタクトプラグ６６５，６６６を介してＳＳＬゲート及び列デコーダ回路に接続する。この図では、ねじれゲートレイアウトは図示しないが、ねじれゲートレイアウトであることが好ましい。
【０１１４】
半導体材料帯片の拡張部６１２Ａ，６１３Ａ，６１４Ａは、半導体材料帯片６１２，６１３，６１４を終端させる階段構造を形成する。これらの拡張部６１２Ａ，６１３Ａ，６１４Ａは、複数の隆起したスタックが画定されるのと同時にパターニングすることができる。
【０１１５】
図３３は、ビット線平面を終端させる階段構造及びＳＳＬ線に接続する互い違いのコンタクトプラグを有するメモリアレイの別の実施形態を示す図である（図３２を比較されたい）。
【０１１６】
上に重なる金属線６６１及び６６２をパターニングしてコンタクトプラグ６６５，６６６を介してＳＳＬゲート及び列デコーダ回路に接続する。この図では、ねじれゲートレイアウトが示めされる。ゲート構造が図に示したように互い違い配置されるので、導電性コンタクトプラグをパターニングする工程のための位置合わせ用の余白を、コンタクトの複数の行に沿って共有することができるので、隆起したスタックのレイアウトの平均ピッチが軽減する。
【０１１７】
図３４は、ビット線コンタクトが階段構造の異なる段に接続される、図３３に部分的に示したメモリアレイを製造する工程における次の段階を示す図である（図３３を比較されたい）。
【０１１８】
図３１を参照して上述したように、隆起したスタックに並行で、隆起したスタックに直交するとともにワード線に並行に走る、上に重なるＳＳＬ線に接続するように配置されたコンタクトプラグに、互い違いに配置されて達するＳＳＬセグメントが見える。この図でも、ビット線が示され、ビット線は、より上部の金属層におけるＳＳＬ線の上に重なる。
【０１１９】
図３５は、図３１及び図３２を参照して説明したように実現したＮＡＮＤ型フラッシュデバイスのアレイの概略図である。様々な技術ノード用のレイアウトと設計平面図を詳細に示す。この提案は、大変効率的であり、１２８Ｇｂを超える設計及びテラビットのストレージである３次元ＮＡＮＤ型フラッシュメモリに対して、コスト効率がよい。
【０１２０】
図３６は、２つのアレイの可能な実装例の平面図である。
【０１２１】
一実施形態は、８ギガバイト（８ＧＢ）（６４ギガビット又は６４Ｇｂに等しい）を有する。詳細は、以下の通りである。
【０１２２】
ＷＬ及びＤＩＦＦ（ＳＳＬデバイス）の両方において、ハーフピッチは、６５ｎｍ設計基準に等しい。３次元ＶＧＮＡＤのメモリ層が８層ある。
【０１２３】
ＢＬ（金属３）のピッチは、２＊１３０ｎｍのＤＩＦＦピッチ＝２６０ｎｍである。
【０１２４】
ＳＳＬ線（金属２）のピッチは、２＊ＷＬピッチ＝２６０ｎｍである。
【０１２５】
密度は、６４Ｇｂ（８層のメモリ層、マルチレベルセル（２ビット／セル））
【０１２６】
ページサイズは、４ｋＢ（２ビット／セル）、ブロックサイズ＝２ＭＢ＝３２＊１６ページ。平面サイズは４ＧＢ（２ｋブロック）である。
【０１２７】
ダイサイズは、１５０ｍｍ2まで（アレイ＝１０７ｍｍ2）。
【０１２８】
他の実施形態は、６４ギガバイト（６４ＧＢ）（５１２ギガビット又は５１２Ｇｂに等しい）を有する。詳細は、以下の通りである。
【０１２９】
ＷＬ及びＤＩＦＦ（ＳＳＬデバイス）の両方において、ハーフピッチは、３２ｎｍ設計基準に等しい。３次元ＶＧＮＡＤのメモリ層が１６層ある。
【０１３０】
ＢＬ（金属３）のピッチは、２＊６４ｎｍのＤＩＦＦピッチ＝１２８ｎｍである。
【０１３１】
ＳＳＬ線（金属２）のピッチは、２  ＊  ＷＬピッチ＝  １２８  ｎｍである。
【０１３２】
密度は、５１２Ｇｂである（８層のメモリ層、マルチレベルセル（セル当たり２ビット））
【０１３３】
ページサイズは、８ｋＢ（２ビット／セル）、ブロックサイズ＝１６ＭＢ＝３２＊３２ページ、平面サイズは３２ＧＢ（２ｋブロック）である。
【０１３４】
ダイサイズは、１４０ｍｍ2まで（アレイ＝９７ｍｍ2）。
【０１３５】
ＸＤＥＣ（行復号化）の領域の大きさは、追加的なＳＳＬのため、従来型ＭＬＣ−ＮＡＮＤの約１．５倍とすることができる。１面又は２面のＸＤＥＣが可能である。
【０１３６】
セルあたり２ビットのＭＬＣ操作を用いる他のスケーリングシナリオを以下に説明する。
【０１３７】
８層のメモリ層では、１２８Ｇｂが４５ｎｍ、４Ｆ2を有し、２５６Ｇｂが３２ｎｍ、４Ｆ2を有し、２５６Ｇｂが２５ｎｍ、５．１Ｆ2を有する（３２ｎｍハーフピッチでＸ、２５ｎｍハーフピッチでＹ）。
【０１３８】
１６層のメモリ層では、５１２Ｇｂが３２ｎｍ、４Ｆ2又は２５ｎｍ、５．１Ｆ2を有する。
【０１３９】
３２層のメモリ層では、１Ｔｂが４２ｎｍ、４Ｆ2又は２５ｎｍ、５．１Ｆ2を有する。
【０１４０】
他の実施形態において、様々な技術ノードに適合するようにバンクの複数の平面を設計することができる。
【０１４１】
層の数は、８，１６又は３２に限定されるものではない。他の実施形態では、２の他の累乗数又は、８と１６の間のハーフノードである１２等のハーフノード等他の数を用いる。
【０１４２】
本発明は、詳述した好適な実施形態及び例を参照して開示されているが、これらの例示は限定する意味においてではなく、例示を意図するものであることが理解される。当業者であれば、本発明の精神及び以下の請求項の範囲内である修正及び組み合わせを容易に行うことができるものと考えられる。    
【符号の説明】
【０１４３】
１０                                絶縁層
１１，１２，１３，１４              半導体材料帯片
１５                                メモリ材料の層
１６，１７                          導電線
１８，１９                          シリサイドの層
２０                                トレンチ
２１，２２，２３，２４              絶縁材料
２５，２６                          活性領域
３０，３１，３２，３３，３４，３５  モリセル
４０，４１，４２，４３，４４，４５  メモリセル
５１，５２，５３，５４，５５，５６  半導体材料帯片
６０，６１                          導電線
６０−１，６０−２，６０−３        拡張部
ＷＬn                                第１のワード線
ＷＬn+1                              第２のワード線
ＢＬn，ＢＬn+1，ＢＬn+2              ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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