(57)【特許請求の範囲】
【請求項１】
高周波半導体チップと、
前記高周波半導体チップの入力側に配置された入力側分布回路と、
前記高周波半導体チップの出力側に配置された出力側分布回路と、
前記入力側分布回路に接続された高周波入力端子と、
前記出力側分布回路に接続された高周波出力端子と、
前記高周波半導体チップのドレイン端子電極近傍に配置された平滑化キャパシタと、
前記高周波半導体チップの前記ドレイン端子電極と前記平滑化キャパシタとの間を接続するとともに、前記平滑化キャパシタに直列的に且つ直接的に接続する平滑化キャパシタ接続用ボンディングワイヤと
を備え、前記高周波半導体チップと、前記入力側分布回路と、前記出力側分布回路と、前記平滑化キャパシタとが１つのパッケージに収納され、
平滑化キャパシタの値をＣBR、電流振幅の値をＩPK、許容できるリップル電圧の値をΔＶ、差分周波数の値を△ｆとすると、前記平滑化キャパシタは、ＣBR＝ＩPK×（１／２π△ｆ）／△Ｖ以上の値を有することを特徴とする半導体装置。
【請求項２】
前記平滑化キャパシタは、
第１キャパシタ電極層と、
前記第１キャパシタ電極層上に配置されたキャパシタ絶縁層と、
前記キャパシタ絶縁層上に配置された第２キャパシタ電極層と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記平滑化キャパシタは、前記高周波半導体チップの両端に配置され、前記平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップのドレイン端子電極近傍のインピーダンスよりも１０倍以上のインピーダンスとなる長さを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記高周波半導体チップを搭載する導体ベースプレートと、
前記導体ベースプレート上に配置された柱状電極と
を備え、前記平滑化キャパシタは、前記柱状電極上に配置されたことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記平滑化キャパシタは、前記高周波半導体チップの前記ドレイン端子電極近傍に複数配置され、前記平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップのドレイン端子電極近傍のインピーダンスよりも１０倍以上のインピーダンスとなる長さを有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記高周波半導体チップの前記ドレイン端子電極に並行して配置された補助平滑化キャパシタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記補助平滑化キャパシタの長さ方向の長さは、前記の高周波半導体チップの長さ方向の長さと略同じ長さであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記補助平滑化キャパシタは、前記補助平滑化キャパシタの長さ方向が前記高周波半導体チップの長さ方向に並行するように配置されたことを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記平滑化キャパシタは、前記補助平滑化キャパシタの両端に配置されたことを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記高周波半導体チップの前記ドレイン端子電極と前記補助平滑化キャパシタとの間を接続する補助平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項６に記載の半導体装置。
【請求項１１】
前記補助平滑化キャパシタと前記平滑化キャパシタとの間を接続する平滑化キャパシタ接続用ボンディングワイヤを備えることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記補助平滑化キャパシタ接続用ボンディングワイヤは、動作周波数において、前記高周波半導体チップの前記ドレイン端子電極近傍のインピーダンスよりも１０倍以上のインピーンダンスとなる長さを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記高周波半導体チップを搭載する導体ベースプレートと、
前記導体ベースプレート上に配置された柱状電極と
を備え、前記平滑化キャパシタは、前記柱状電極上に配置されたことを特徴とする請求項６〜１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記入力側分布回路に接続された入力ストリップラインと、
前記出力側分布回路に接続された出力ストリップラインと
を備え、前記高周波入力端子は、前記入力ストリップラインを介して前記高周波半導体チップのゲート端子電極に接続され、前記高周波出力端子は、前記出力ストリップラインを介して前記高周波半導体チップの前記ドレイン端子電極に接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項１５】
前記入力側分布回路を搭載する入力回路基板と、
前記出力側分布回路を搭載する出力回路基板と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項１６】
前記入力回路基板と前記高周波半導体チップとの間に配置された入力整合用キャパシタ基板と、
前記出力回路基板と前記高周波半導体チップとの間に配置された出力整合用キャパシタ基板と
を備えることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記高周波半導体チップは、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項１８】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来から半導体素子のパッケージングとして、樹脂封止型と気密封止型とが知られている。樹脂封止型は、リードフレームに搭載した半導体素子をトランスファーモールドなどにより直接、樹脂内に埋め込んだ構造のものであり、コストが安い、大量生産に向いている、小型化が可能などの利点により広く採用されている。気密封止型は、セラミックなど絶縁体からなる基体に搭載した半導体素子を中空で気密保持した構造のものであり、樹脂封止型の半導体装置に比べてコストは高くなるが、気密性に優れるため、高い信頼性が要求される場合に採用されている。気密封止型のパッケージにおいては、金属からなる放熱体の上に直接、半導体素子を搭載し、入出力端子部は、凸状フィードスルー構造を有する例が知られている。
【０００３】
増幅器に入力される２つの周波数の差が数１００ＭＨｚになるシステムが出現している。このようなシステムの例としては、ＳＮＧ（Satellite News Gathering）がある。ＳＮＧは人工衛星（通信衛星）を使う、テレビニュースをはじめとする放送番組素材収集システムである。ＳＮＧにおいては、映像周波数と音声周波数の差分周波数が、数１００ＭＨｚである。また、他のシステムの例としては、ＭＩＭＯ（Multiple Input Multiple Output）がある。ＭＩＭＯにおいては、複数のアンテナを組み合わせて、同時に異なるデータを送受信し、受信時に合成することで、擬似的に帯域を広げる無線通信技術である。例えば、１０８Ｍｂｐｓの通信性能が得られており、無線ＬＡＮ（Local Area Network）の高速化などに応用されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１８３２２２号公報
【非特許文献】
【０００５】
【非特許文献１】http://www.excelics.com/MFET%20APP%20NOTE.pdf:“Recommendations for the Handling, Mounting and Biasing of High Power GaAs FETs”
【非特許文献２】スティーブン  シー・クリップス、“ワイヤレス通信用ＲＦパワー増幅器”、１１．３、バイアス供給モジュレーション効果、アーテックハウス社（Steve C. Cripps、“RF Power Amplifiers for Wireless Communications”, 11.3 Bias Supply Modulation Effects. ARTECH HOUSE）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
２つの周波数を１つの高周波増幅素子に入力したとき、その差分周波数成分が発生する。その差分周波数が数ＭＨｚの場合はＲＦ出力端子近傍に１００μＦ以上のキャパシタを接続することで、出力端子電圧およびチップ端面の電圧が平滑化される。
【０００７】
しかし、差分周波数が数百ＭＨｚの場合、ＲＦ出力端子近傍に付けたキャパシタでは、チップ端面とキャパシタ間に整合回路が介在するため、チップ端面の電圧を平滑化できない。
【０００８】
本実施の形態が解決しようとする課題は、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
本実施形態の半導体装置は、高周波半導体チップと、入力側分布回路と、出力側分布回路と、高周波入力端子と、高周波出力端子と、平滑化キャパシタと、平滑化キャパシタ接続用ボンディングワイヤとを備える。入力側分布回路は、高周波半導体チップの入力側に配置される。出力側分布回路は、高周波半導体チップの出力側に配置される。高周波入力端子は、入力側分布回路に接続される。高周波出力端子は、出力側分布回路に接続される。平滑化キャパシタは、高周波半導体チップのドレイン端子電極近傍に配置される。平滑化キャパシタ接続用ボンディングワイヤは、高周波半導体チップのドレイン端子電極と平滑化キャパシタとの間を接続するとともに、平滑化キャパシタに直列的に且つ直接的に接続する。ここで、高周波半導体チップと、入力側分布回路と、出力側分布回路と、平滑化キャパシタとが１つのパッケージに収納されている。また、平滑化キャパシタの値をＣBR、電流振幅の値をＩPK、許容できるリップル電圧の値をΔＶ、差分周波数の値を△ｆとすると、前記平滑化キャパシタは、ＣBR＝ＩPK×（１／２π△ｆ）／△Ｖ以上の値を有する。
【図面の簡単な説明】
【００１０】
【図１】第１の実施の形態に係る半導体装置を搭載するパッケージの模式的鳥瞰構成であって、（ａ）メタルキャップ、（ｂ）メタルシールリング、（ｃ）金属壁、（ｄ）導体ベースプレート、絶縁層、絶縁層上に配置されたストリップライン、および絶縁層上に配置されるフィードスルー上層部の模式的構成図。
【図２】第１の実施の形態に係る半導体装置の模式的平面構成図。
【図３】（ａ）第１の実施の形態に係る半導体装置の模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図、（ｂ）平滑化キャパシタ部分の詳細な模式的断面構造図。
【図４】第１の実施の形態に係る半導体装置の入力整合部、出力整合部、および平滑化キャパシタを含む模式的回路構成図。
【図５】第１の実施の形態に係る半導体装置において、電流振幅の値ＩPKをパラメータとするリップル電圧ΔＶとバイパスキャパシタの値ＣBRとの関係を示すシミュレーション結果。
【図６】第１の実施の形態に係る半導体装置において、差分周波数Δｆをパラメータとするリップル電圧ΔＶとバイパスキャパシタの値ＣBRとの関係を示すシミュレーション結果。
【図７】第２の実施の形態に係る半導体装置の模式的平面構成図。
【図８】第２の実施の形態に係る半導体装置の模式的断面構成であって、図７のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図９】第３の実施の形態に係る半導体装置の模式的平面構成図。
【図１０】第３の実施の形態に係る半導体装置の模式的断面構成であって、図９のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１１】第３の実施の形態に係る半導体装置の入力整合部、出力整合部、平滑化キャパシタ、および補助平滑化キャパシタを含む模式的回路構成図。
【図１２】第４の実施の形態に係る半導体装置の模式的平面構成図。
【図１３】第４の実施の形態に係る半導体装置の模式的断面構成であって、図１２のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１４】（ａ）平滑化キャパシタの配置スペースが狭い場合を説明する比較例に係る半導体装置の模式的平面構成図、（ｂ）平滑化キャパシタの配置スペースの寸法図。
【図１５】第５の実施の形態に係る半導体装置の模式的平面構成図。
【図１６】（ａ）図１５のＶ−Ｖ線に沿う模式的断面構造図、（ｂ）平滑化キャパシタ部分の詳細な模式的断面構造図。
【図１７】図１５のＶＩ−ＶＩ線に沿う模式的断面構造図。
【図１８】第６の実施の形態に係る半導体装置の模式的平面構成図。
【図１９】図１８のＶＩＩ−ＶＩＩ線に沿う模式的断面構造図。
【図２０】第７の実施の形態に係る半導体装置の模式的平面構成図。
【図２１】図２０のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造図。
【図２２】（ａ）実施の形態に半導体装置において、高周波半導体チップの模式的平面パターン構成の拡大図、（ｂ）図２２（ａ）のＪ部分の拡大図。
【図２３】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例１であって、図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構造図。
【図２４】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例２であって、図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構造図。
【図２５】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例３であって、図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構造図。
【図２６】実施の形態に係る半導体装置に適用する高周波半導体チップの構造例４であって、図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構造図。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１２】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
（第１の実施の形態）
（パッケージ構造）
実施の形態に係る半導体装置１を搭載するパッケージは、図１（ａ）〜図１（ｄ）に示すように、メタルキャップ１０と、メタルシールリング１４ａと、金属壁１６と、導体ベースプレート２００と、導体ベースプレート２００上に配置されたフィードスルー下層部２０ａ・２０ｂと、フィードスルー下層部２０ａ・２０ｂ上に配置された入力ストリップライン１９ａ・出力ストリップライン１９ｂと、フィードスルー下層部２０ａ・２０ｂ上に配置されたフィードスルー上層部２２・２２とを備える。
【００１４】
導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。また、導体ベースプレート２００には、Ｃｕ／Ｍｏ／アルミナ基板などの積層構造を用いても良い。
【００１５】
金属壁１６の材質としては、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。
【００１６】
金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００１７】
また、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。尚、金属壁１６は、フィードスルー部分においては、凸状のフィードスルー上層部２２（図１および図３参照）上に配置されている。凸状のフィードスルー上層部２２は、フィードスルー下層部２０ａ・２０ｂ上に配置され、絶縁層で形成される。
【００１８】
メタルキャップ１０は、図１（ａ）に示すように、平板形状を備える。
【００１９】
金属壁１６上にメタルシールリング１４ａを介してメタルキャップ１０を配置する。
【００２０】
（半導体装置）
第１の実施の形態に係る半導体装置１は、図１〜図３に示すように、高周波半導体チップ２４と、高周波半導体チップ２４の入力側に配置された入力側分布回路１７と、高周波半導体チップ２４の出力側に配置された出力側分布回路１８と、入力側分布回路１７に接続された高周波入力端子２１ａと、出力側分布回路１８に接続された高周波出力端子２１ｂと、高周波半導体チップ２４のドレイン端子電極近傍に配置された平滑化キャパシタ３４ａ・３４ｂとを備える。ここで、高周波半導体チップ２４と、入力側分布回路１７と、出力側分布回路１８と、平滑化キャパシタ３４ａ・３４ｂとが１つのパッケージに収納されている。
【００２１】
また、平滑化キャパシタ３４は、図３（ｂ）に示すように、第１キャパシタ電極層４２と、第１キャパシタ電極層４２上に配置されたキャパシタ絶縁層４４と、キャパシタ絶縁層４４上に配置された第２キャパシタ電極層４０とを備える。また、平滑化キャパシタ３４は、図３（ｂ）に示すように、導体ベースプレート２００上に配置されている。
【００２２】
また、第１の実施の形態に係る半導体装置１は、図２に示すように、高周波半導体チップ２４のドレイン端子電極と平滑化キャパシタ３４ａ・３４ｂとの間を接続する平滑化キャパシタ接続用ボンディングワイヤ２３ａ・２３ｂを備える。
【００２３】
また、平滑化キャパシタ３４ａ・３４ｂは、図２に示すように、高周波半導体チップ２４の両端に配置され、平滑化キャパシタ接続用ボンディングワイヤ２３ａ・２３ｂは、動作周波数において、高周波半導体チップ２４のドレイン端子電極Ｄ近傍のインピーダンスよりも十分大きなインピーダンスとなる長さを有する。ここで、例えば、ドレイン端子電極Ｄ近傍のインピーダンスの値は、電流振幅の値ＩPK＝１０Ａ、電圧Ｖds＝２４Ｖの高周波半導体チップ２４では、約２．４Ωとなる。これに対して、例えば、１０倍以上のインピーダンスとなるように平滑化キャパシタ接続用ボンディングワイヤ２３ａ・２３ｂのワイヤ長を決める。例えば、動作周波数ｆ＝１４ＧＨｚの場合、インピーダンスＺ＝２πf・Ｌ＞２．４Ωより、平滑化キャパシタ接続用ボンディングワイヤ２３ａ・２３ｂのインダクタンスＬは、０．０３ｎＨ以上であれば良い。
【００２４】
また、実施の形態に係る半導体装置１は、図１〜図３に示すように、導体ベースプレート２００上に配置された高周波半導体チップ２４と、導体ベースプレート２００上に高周波半導体チップ２４の入力側に配置された入力回路基板２６と、導体ベースプレート２００上に高周波半導体チップ２４の出力側に配置された出力回路基板２８とを備える。
【００２５】
入力回路基板２６上には、入力側分布回路１７が配置され、出力回路基板２８上には、出力側分布回路１８が配置されている。
【００２６】
また、図２に示すように、入力側分布回路１７に接続された入力ストリップライン１９ａと、出力側分布回路１８に接続された出力ストリップライン１９ｂとを備える。ここで、高周波入力端子２１ａは、入力ストリップライン１９ａを介して高周波半導体チップ２４のゲート端子電極Ｇに接続され、高周波出力端子２１ｂは、出力ストリップライン１９ｂを介して高周波半導体チップ２４のドレイン端子電極Ｄに接続される。
【００２７】
また、第１の実施の形態に係る半導体装置１は、図２に示すように、入力側分布回路１７を搭載する入力回路基板２６と、出力側分布回路１８を搭載する出力回路基板２８とを備える。
【００２８】
また、第１の実施の形態に係る半導体装置１は、図２に示すように、入力回路基板２６と高周波半導体チップ２４との間に配置された入力整合用キャパシタ基板３０と、出力回路基板２８と高周波半導体チップ２４との間に配置された出力整合用キャパシタ基板３２とを備える。
【００２９】
また、図２および図３に示すように、入力ストリップライン１９ａと入力側分布回路１７との間は、ボンディングワイヤ１１で接続され、入力側分布回路１７と入力整合用キャパシタ基板３０との間は、ボンディングワイヤ１３で接続され、入力整合用キャパシタ基板３０と高周波半導体チップ２４との間は、ボンディングワイヤ１２で接続され、高周波半導体チップ２４と出力整合用キャパシタ基板３２との間は、ボンディングワイヤ１４で接続され、出力整合用キャパシタ基板３２と出力側分布回路１８との間は、ボンディングワイヤ１９で接続され、出力側分布回路１８と出力ストリップライン１９ｂとの間は、ボンディングワイヤ１５で接続される。
【００３０】
第１の実施の形態に係る半導体装置１の入力整合部５０、出力整合部６０、および平滑化キャパシタＣBを含む模式的回路構成は、図４に示すように表される。
【００３１】
図４に示すように、入力整合部５０は、入力側分布回路１７と、入力側分布回路１７と高周波半導体チップ２４のゲート端子電極Ｇ間に接続される入力側の集中定数回路とを備える。入力側の集中定数回路は、インダクタンスＬ１ａ、Ｌ１ｂとキャパシタンスＣ１で構成される。出力整合部６０は、出力側分布回路１８と、出力側分布回路１８と高周波半導体チップ２４のドレイン端子電極Ｄ間に接続される出力側の集中定数回路とを備える。出力側の集中定数回路は、インダクタンスＬ２ａ、Ｌ２ｂとキャパシタンスＣ２で構成される。
【００３２】
また、実施の形態に係る半導体装置１は、図２および図４に示すように、平滑化キャパシタ接続用ボンディングワイヤ２３ａ・２３ｂに基づくインダクタンスＬBを介して高周波半導体チップ２４のドレイン端子電極Ｄと接地電位間に接続されたバイパスリザバーキャパシタ（bypass reservoir capacitor）（以下、バイパスキャパシタあるいは平滑化キャパシタと称する）ＣBを備える。ここで、平滑化キャパシタＣBの値をＣBR、電流振幅の値をＩPK、許容できるリップル電圧の値をΔＶ、差分周波数の値をΔｆとすると、平滑化キャパシタＣBの値ＣBRは、ＣBR＝ＩPK×（１／２πΔｆ）／△Ｖ以上の値を有する。
【００３３】
実施の形態に係る半導体装置１においては、図２および図４に示すように、平滑化キャパシタ３４ａ・３４ｂを設け、平滑化キャパシタ３４ａ・３４ｂと高周波半導体チップ２４のドレイン端子電極Ｄとを平滑化キャパシタ接続用ボンディングワイヤ２３ａ・２３ｂ介して接続する。平滑化キャパシタ３４ａ・３４ｂは、図３（ｂ）に示すように、単板の並行平板キャパシタ構造を備える。この接続では、出力側分布回路１８を介さないため、差分周波数Δｆが数百ＭＨｚの場合でも高周波半導体チップ２４のドレイン端子電極Ｄの電圧が平滑化される。
【００３４】
実施の形態に係る半導体装置１において、電流振幅の値ＩPKをパラメータとするリップル電圧ΔＶとバイパスキャパシタ（平滑化キャパシタ）ＣBの値ＣBRとの関係を示すシミュレーション結果は、図５に示すように表される。図５は、差分周波数Δｆ＝３００ＭＨｚの例である。
【００３５】
図５に示すように、例えば、リップル電圧ΔＶを０．１Ｖ以下に抑えるためには、差分周波数Δｆ＝３００ＭＨｚ・電流振幅の値ＩPK＝１．０Ａのとき、バイパスキャパシタの値ＣBR＝０．００５μＦ以上、差分周波数Δｆ＝３００ＭＨｚ・電流振幅の値ＩPK＝３．０Ａのとき、バイパスキャパシタＣBの値ＣBR＝０．０１５μＦ以上、差分周波数Δｆ＝３００ＭＨｚ・電流振幅の値ＩPK＝１０．０Ａのとき、バイパスキャパシタの値ＣBR＝０．０５μＦ以上の値が必要となる。
【００３６】
また、差分周波数Δｆをパラメータとするリップル電圧ΔＶとバイパスキャパシタ（平滑化キャパシタ）ＣBの値ＣBRとの関係を示すシミュレーション結果は、図６に示すように表される。図６は、電流振幅の値ＩPK＝１０Ａの例である。
【００３７】
図６に示すように、例えば、リップル電圧ΔＶを０．１Ｖ以下に抑えるためには、電流振幅の値ＩPK＝１０Ａ・差分周波数Δｆ＝１００ＭＨｚのとき、バイパスキャパシタＣBの値ＣBR＝０．１５μＦ以上、電流振幅の値ＩPK＝１０Ａ・差分周波数Δｆ＝３００ＭＨｚのとき、バイパスキャパシタＣBの値ＣBR＝０．０５μＦ以上、電流振幅の値ＩPK＝１０Ａ・差分周波数Δｆ＝５００ＭＨｚのとき、バイパスキャパシタＣBの値ＣBR＝０．０３μＦ以上の値が必要となる。
【００３８】
例えば、差分周波数Δｆが３００ＭＨｚのとき、電流振幅の値ＩPKが３Ａ程度であるとすると、この電荷量を３００ＭＨｚの周期以内に供給し、リップル電圧ΔＶを０．１Ｖ以内にするために必要なバイパスキャパシタＣBの値ＣBRは、ＣBR＝Ｑ／△Ｖで表すことができる。ここで、Ｑ＝ＩPK∫（０〜Ｔ／２）ｓｉｎωｔｄｔ＝ＩPK∫（０〜π／ω）ｓｉｎωｔｄｔで表される。したがって、Ｑの値は、約３×（1／２π△ｆ）＝１．５×１０-9(Ｃ)であり、リップル電圧ΔＶ＝０．１Ｖから、ＣBR＝０．０１５μＦとなる。
【００３９】
第１の実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することができる。
【００４０】
（第２の実施の形態）
第２の実施の形態に係る半導体装置１において、平滑化キャパシタ３４1・３４2・３４3・３４4は、図７および図８に示すように、高周波半導体チップ２４のドレイン端子電極Ｄ近傍に複数配置される。また、高周波半導体チップ２４のドレイン端子電極Ｄと平滑化キャパシタ３４1・３４2・３４3・３４4間を接続する平滑化キャパシタ接続用ボンディングワイヤ２３1・２３2・２３3・２３4は、動作周波数において、高周波半導体チップ２４のドレイン端子電極Ｄ近傍のインピーダンスよりも十分大きなインピーダンスとなる長さを有する。
【００４１】
第２の実施の形態に係る半導体装置１において、平滑化キャパシタ３４1・３４2・３４3・３４4を複数チップにわけて配置する理由は、高周波半導体チップ２４の各ＦＥＴセルに均等に電荷を供給するためである。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００４２】
第２の実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。
【００４３】
（第３の実施の形態）
第３の実施の形態に係る半導体装置１は、図９〜図１０に示すように、高周波半導体チップ２４のドレイン端子電極Ｄに並行して配置された補助平滑化キャパシタ３６を備える。ここで、補助平滑化キャパシタ３６は、平滑化キャパシタ３４ａ・３４ｂと同様に、単板の並行平板キャパシタ構造を備える。
【００４４】
また、図９〜図１０に示すように、平滑化キャパシタ３４ａ・３４ｂは、補助平滑化キャパシタ３６の両端に配置される。
【００４５】
また、図９〜図１０に示すように、高周波半導体チップ２４のドレイン端子電極Ｄと補助平滑化キャパシタ３６との間を接続する補助平滑化キャパシタ接続用ボンディングワイヤ３７1・３７2・３７3・３７4を備える。
【００４６】
また、図９〜図１０に示すように、補助平滑化キャパシタ３６と平滑化キャパシタ３４ａ・３４ｂとの間を接続する平滑化キャパシタ接続用ボンディングワイヤ３８ａ・３８ｂを備える。
【００４７】
補助平滑化キャパシタ接続用ボンディングワイヤ３７1・３７2・３７3・３７4は、動作周波数において、高周波半導体チップ２４のドレイン端子電極Ｄ近傍のインピーダンスよりも十分大きなインピーンダンスとなる長さを有する。補助平滑化キャパシタ３６を接続することにより、動作周波数での整合状態に変化がないように、補助平滑化キャパシタ接続用ボンディングワイヤ３７1・３７2・３７3・３７4を長くして、インピーダンスを上げている。
【００４８】
ここで、補助平滑化キャパシタ３６の値は、平滑化キャパシタ３４ａ・３４ｂの値の約１／１０程度である。例えば、平滑化キャパシタ３４ａ・３４ｂの値は、約０．０５μＦであるのに対して、補助平滑化キャパシタ３６の値は、約０．００５μＦである。
【００４９】
第３の実施の形態に係る半導体装置１の入力整合部５０、出力整合部６０、平滑化キャパシタＣB、および補助平滑化キャパシタＣAを含む模式的回路構成は、図１１に示すように表される。
【００５０】
図１１に示すように、入力整合部５０は、入力側分布回路１７と、入力側分布回路１７と高周波半導体チップ２４のゲート端子電極Ｇ間に接続される入力側の集中定数回路とを備える。入力側の集中定数回路は、インダクタンスＬ１ａ、Ｌ１ｂとキャパシタンスＣ１で構成される。出力整合部６０は、出力側分布回路１８と、出力側分布回路１８と高周波半導体チップ２４のドレイン端子電極Ｄ間に接続される出力側の集中定数回路とを備える。出力側の集中定数回路は、インダクタンスＬ２ａ、Ｌ２ｂとキャパシタンスＣ２で構成される。
【００５１】
また、第３の実施の形態に係る半導体装置１は、図９および図１１に示すように、補助平滑化キャパシタ接続用ボンディングワイヤ３７1・３７2・３７3・３７4に基づくインダクタンスＬAを介して高周波半導体チップ２４のドレイン端子電極Ｄと接地電位間に接続された補助平滑化キャパシタＣAを備える。さらに、平滑化キャパシタ接続用ボンディングワイヤ３８ａ・３８ｂに基づくインダクタンスＬBを介して補助平滑化キャパシタ３６と接地電位間に接続された平滑化キャパシタＣBを備える。ここで、平滑化キャパシタＣBの値をＣBR、電流振幅の値をＩPK、許容できるリップル電圧の値をΔＶ、差分周波数の値をΔｆとすると、平滑化キャパシタＣBの値ＣBRは、ＣBR＝ＩPK×（１／２πΔｆ）／△Ｖ以上の値を有する。
【００５２】
第３の実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。
【００５３】
（第４の実施の形態）
第４の実施の形態に係る半導体装置１においては、図１２および図１３に示すように、高周波半導体チップ２４のドレイン端子電極Ｄから補助平滑化キャパシタ３６への補助平滑化キャパシタ接続用ボンディングワイヤ３７1・３７2・３７3・３７4が長く接続されるように、平滑化キャパシタ３４ａ・３４ｂに対して、補助平滑化キャパシタ３６と出力整合用キャパシタ基板３２の位置を入れ替えてもよい。その他の構成は、第３の実施の形態と同様であるため、重複説明は省略する。
【００５４】
第４の実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。
【００５５】
（第５の実施の形態）
平滑化キャパシタ３４ａ・３４ｂの配置スペースが狭い場合を説明する比較例に係る半導体装置の模式的平面構成は、図１４（ａ）に示すように表され、平滑化キャパシタの配置スペースの拡大図は、図１４（ｂ）に示すように表される。図１４においては、平滑化キャパシタ３４ａ・３４ｂを配置すべきスペースＡは、長さＤ、幅Ｗを有する。
【００５６】
一方、第５の実施の形態に係る半導体装置の模式的平面構成は、図１５に示すように表され、図１５のＶ−Ｖ線に沿う模式的断面構造は、図１６（ａ）に示すように表され、平滑化キャパシタ３４ａ部分の拡大された模式的断面構造は、図１６（ｂ）に示すように表される。また、図１５のＶＩ−ＶＩ線に沿う模式的断面構造は、図１７に示すように表される。第５の実施の形態は、第１の実施の形態において、平滑化キャパシタ３４ａ・３４ｂの配置スペースが狭い場合に対応している。
【００５７】
第５の実施の形態に係る半導体装置１は、図１５〜図１７に示すように、高周波半導体チップ２４を搭載する導体ベースプレート２００と、導体ベースプレート２００上に配置された柱状電極９４とを備え、平滑化キャパシタ３４ａ・３４ｂは、柱状電極９４上に配置される。
【００５８】
また、平滑化キャパシタ３４ａ・３４ｂは、図１６（ｂ）に示すように、第１キャパシタ電極層９０ｂと、第１キャパシタ電極層９０ｂ上に配置されたキャパシタ絶縁層９２と、キャパシタ絶縁層９２上に配置された第２キャパシタ電極層９０ａとを備える。平滑化キャパシタ３４ａ・３４ｂは、図１６（ｂ）に示すように、柱状電極９４上に半田層９４ａを介して配置されている。また、柱状電極９４は、図１６（ｂ）に示すように、導体ベースプレート２００上に半田層２００ａを介して配置されている。その他の構成は、第１の実施の形態と同様であるため、重複説明は省略する。
【００５９】
第５の実施の形態に係る半導体装置によれば、金属製の柱の上に平滑化キャパシタを実装することによって、実装面積の制限を回避し、相対的に大きな容量の平滑化キャパシタを実装することができる。
【００６０】
第５の実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。
【００６１】
（第６の実施の形態）
第６の実施の形態に係る半導体装置１は、図１８〜図１９に示すように、高周波半導体チップ２４を搭載する導体ベースプレート２００と、導体ベースプレート２００上に配置された柱状電極９４とを備え、平滑化キャパシタ３４ａ・３４ｂは、柱状電極９４上に配置される。ここで、柱状電極９４は、第５の実施の形態の図１５と同様に配置されるが、図１８では、図示を省略している。第６の実施の形態は、第３の実施の形態において、平滑化キャパシタ３４ａ・３４ｂの配置スペースが狭い場合に対応している。その他の構成は、第３の実施の形態と同様であるため、重複説明は省略する。
【００６２】
第６の実施の形態に係る半導体装置によれば、金属製の柱の上に平滑化キャパシタを実装することによって、実装面積の制限を回避し、相対的に大きな容量の平滑化キャパシタを実装することができる。
【００６３】
第６の実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。
【００６４】
（第７の実施の形態）
第７の実施の形態に係る半導体装置１の模式的平面構成は、図２０に示すように表され、図２０のＶＩＩＩ−ＶＩＩＩ線に沿う模式的断面構造は、図２１に示すように表される。
【００６５】
第７の実施の形態に係る半導体装置１は、図２０〜図２１に示すように、高周波半導体チップ２４を搭載する導体ベースプレート２００と、導体ベースプレート２００上に配置された柱状電極９４とを備え、平滑化キャパシタ３４ａ・３４ｂは、柱状電極９４上に配置される。ここで、柱状電極９４は、第５の実施の形態の図１５と同様に配置されるが、図２０では、図示を省略している。第７の実施の形態は、第４の実施の形態において、平滑化キャパシタ３４ａ・３４ｂの配置スペースが狭い場合に対応している。その他の構成は、第４の実施の形態と同様であるため、重複説明は省略する。
【００６６】
第７の実施の形態に係る半導体装置によれば、金属製の柱の上に平滑化キャパシタを実装することによって、実装面積の制限を回避し、相対的に大きな容量の平滑化キャパシタを実装することができる。
【００６７】
第７の実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供することにある。
【００６８】
（高周波半導体チップの構成）
実施の形態に係る半導体装置１に適用する高周波半導体チップ２４の模式的平面パターン構成の拡大図は、図２２（ａ）に示すように表され、図２２（ａ）のＪ部分の拡大図は、図２２（ｂ）に示すように表される。また、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４の構造例１〜４であって、図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構造例１〜４は、それぞれ図２３〜図２６に示すように表される。
【００６９】
実施の形態に係る半導体装置１に適用する高周波半導体チップ２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図２２〜図２６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００７０】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続される。
【００７１】
ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）、およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介して、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極に接続されている。
【００７２】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００７３】
―構造例１―
図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例１は、図２３に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図２３に示す構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００７４】
―構造例２―
図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例２は、図２４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図２４に示す構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００７５】
―構造例３―
図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例３は、図２５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図２５に示す構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００７６】
―構造例４―
図２２（ｂ）のＩＸ−ＩＸ線に沿う模式的断面構成として、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４のＦＥＴセルの構造例４は、図２６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図２６に示す構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００７７】
また、上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の構造例１〜４においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。
【００７８】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００７９】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００８０】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００８１】
なお、実施の形態に係る半導体装置１に適用する高周波半導体チップ２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００８２】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００８３】
実施の形態によれば、複数の周波数を同時に増幅するマイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体装置を提供することができる。
【００８４】
実施の形態によれば、差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化され、マイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体装置を提供することができる。
【００８５】
（その他の実施の形態]
実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００８６】
なお、実施の形態に係る半導体装置に搭載される高周波半導体チップとしては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００８７】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００８８】
１…半導体装置
１０…メタルキャップ
１１、１２、１３、１４、１５、１９…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁
１７…入力側分布定数回路
１８…出力側分布定数回路
１９ａ…入力ストリップライン
１９ｂ…出力ストリップライン
２０ａ、２０ｂ…フィードスルー下層部
２１ａ…高周波入力端子
２１ｂ…高周波出力端子
２２…フィードスルー上層部
２３ａ、２３ｂ、２３1、２３2、２３3、２３4、３８ａ、３８ｂ…平滑化キャパシタ接続用ボンディングワイヤ
２４…高周波半導体チップ
２６…入力回路基板
２８…出力回路基板
３０…入力整合用キャパシタ基板
３２…出力整合用キャパシタ基板
３４、３４ａ、３４ｂ、３４1、３４2、３４3、３４4…平滑化キャパシタ
３６…補助平滑化キャパシタ
３７、３７1、３７2、３７3、３７4…補助平滑化キャパシタ接続用ボンディングワイヤ
４０、４２、９０ａ、９０ｂ…キャパシタ電極層
４４、９２…キャパシタ絶縁層
５０…入力整合部
６０…出力整合部
９４…柱状電極
９４ａ、２００ａ…半田層
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
ＣB…バイパスキャパシタ（平滑化キャパシタ）
ＣA…補助平滑化キャパシタ
ＬA、ＬB…インダクタ
ＩPK…電流振幅の値
ΔＶ…リップル電圧
ｆ…差分周波数
【図１】
0005734727.tif 000002
【図２】
0005734727.tif 000003
【図３】
0005734727.tif 000004
【図４】
0005734727.tif 000005
【図５】
0005734727.tif 000006
【図６】
0005734727.tif 000007
【図７】
0005734727.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２２】
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