(57)【特許請求の範囲】
【請求項１】
電荷注入が生じる電界強度（以降、電荷注入耐圧）および絶縁耐圧がそれぞれＥＣＩ，ＨおよびＥＢＨである絶縁体(以下，高電荷注入耐圧材料)と、その電荷注入耐圧ＥＣＩ，ＬがＥＣＩ，Ｌ ＜ ＥＣｌ，Ｈの関係にある絶縁体（以下、低電荷注入耐圧材料）の二種類の絶縁体を積層した絶縁物で、高電荷注入耐圧材料と低電荷注入耐圧材料のそれぞれに接し離れた２枚の電極にＥＣＩ，Ｌ ＜ ｜Ｅ｜ ＜ ＥＢＨ の電界強度で電圧を印加して低電荷注入耐圧材料側から電荷を絶縁体内に注入して帯電させる帯電体であって、前記高電荷注入耐圧材料と低電荷注入耐圧材料の少なくとも一方が有機高分子で構成されることを特徴とする帯電体。
【請求項２】
前記のＥＣＩ，ＨとＥＣＩ，Ｌの比（ＥＣＩ，Ｈ／ＥＣＩ，Ｌ）が、１．５〜１０００であり、ＥＣＩ，Ｌが０．０１ＭＶ／ｃｍ以上である請求項１に記載の帯電体。
【請求項３】
前記、高電荷注入耐圧材料の絶縁耐圧（ＥＢＨ）が、０．１ＭＶ／ｃｍ以上で、高電荷注入耐圧材料および低電荷注入耐圧材料の０．５ＭＶ／ｃｍにおける体積抵抗率がそれぞれ１０１１Ω・ｍ以上である請求項１または請求項２に記載の帯電体。
【請求項４】
前記低電荷注入耐圧材料および／または高電荷注入耐圧材料が、３次元架橋高分子材料である請求項１〜請求項３のいずれかに記載の帯電体。
【請求項５】
前記３次元架橋高分子材料が、湿式工程によって形成されたものである請求項４に記載の帯電体。
【請求項６】
湿式工程が、ディップコーティング、スピンコーティング、スプレーコーティング、ロールコーティング、インクジェットコーティング、オフセットコーティング、インクジェット印刷、転写法、オフセット印刷、スクリーン印刷、凸版印刷、凹版印刷、ソフトリソグラフ、又はディスペンサ印刷から選ばれる請求項５に記載の帯電体。
【請求項７】
ゲート絶縁膜を挟んでゲート電極と半導体層があり、その半導体層に接してソース−ドレイン電極を有する電界効果トランジスタにおいて、ゲート絶縁膜が請求項１〜６のいずれかに記載の帯電体で、帯電体に注入される電荷量により電界効果トランジスタの閾値電圧を制御することを特徴とした電界効果トランジスタ。
【請求項８】
請求項７に記載の電界効果トランジスタにおいて、帯電体内に保持された注入電荷量により情報を記録し、ＥＣＩ，Ｌ＞｜Ｅ｜のゲート電界強度下でのドレイン電流量の差として情報を呼び出すことを特徴としたメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷を材料中に長時間に閉じ込められる材料（以降、帯電体）に関するものであり、さらに、その応用である閾値電圧が制御可能な電界効果型トランジスタ（以下「ＦＥＴ」）およびメモリ素子に関する。より詳細に述べると、本発明の帯電体は、絶縁特性に優劣のある２種の材料を積層した構造からなり、該帯電体の２種絶縁材料それぞれに接するように２枚の電極ではさみ高電界を印荷することにより、絶縁特性に劣る材料側から電荷を２種絶縁材料の界面に注入・蓄積し、電界除去後も該帯電体内に保持し周囲にクーロン力を及ぼすことができる。また、該帯電体をゲート絶縁膜に用いてＦＥＴを構成することにより、前記のようにして帯電体中に蓄積された電荷により閾値電圧を制御できる。さらに、該ＦＥＴにおいて帯電体中に電荷が長時間保持される。すなわち制御された閾値電圧が保持されることを利用したメモリ素子に関する。
【背景技術】
【０００２】
従来、静電気は、集塵機、トナープリンタに用いられているが、これらの静電気では電荷が移動できるため電荷密度が低く、短時間で散逸してしまい応用分野は限られていた。
一方、フローティングゲートに代表される導体を極薄い絶縁体で被覆した構造では、絶縁体を通して導体に電荷が注入された後は、絶縁層により電荷の散逸が抑制され、電荷が長時間保持される。このように電荷をとじ込めた材料は帯電体と呼ばれ近年注目を集めている。
【０００３】
このような、帯電体の用途としてはフローティングゲートメモリ（非特許文献）として実用化されている以外にも、クーロン引力、斥力を利用したモーターや発電機への可能性が考えられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３２２２４０４号公報
【非特許文献】
【０００５】
【非特許文献１】Ｓ．  Ｍ．  ＳＺＥ，“Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｄｅｖｉｃｅｓ”．  Ｐｈｙｓｉｃｓ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅｓ．  ｔｈｉｒｄ  ｅｄｉｔｉｏｎ，  Ｎｅｗ  Ｊｅｒｓｅｙ，Ｊｏｈｎ  Ｗｉｌｅｙ，２００７年，３５２〜３５７頁
【非特許文献２】Ｓ．  Ｍ．  ＳＺＥ，“Ｃｈａｒｇｅ−Ｔｒａｐｐｉｎｇ  Ｄｅｖｉｃｅｓ”．  Ｐｈｙｓｉｃｓ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅｓ．  ｔｈｉｒｄ  ｅｄｉｔｉｏｎ，  Ｎｅｗ  Ｊｅｒｓｅｙ，Ｊｏｈｎ  Ｗｉｌｅｙ，２００７年，３５７〜３６０頁
【非特許文献３】Ｓ．  Ｍ．  ＳＺＥ，“Ａｐｐｅｎｄｉｘ  Ｉ，  Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ＳｉＯ２  ａｎｄ  Ｓｉ３Ｎ４  ａｔ  ３００Ｋ”．  Ｐｈｙｓｉｃｓ  ｏｆ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅｓ．  ｓｅｃｏｎｄ  ｅｄｉｔｉｏｎ，  Ｎｅｗ  Ｊｅｒｓｅｙ，Ｊｏｈｎ  Ｗｉｌｅｙ，１９８１年，８５２頁
【発明の概要】
【発明が解決しようとする課題】
【０００６】
帯電体を帯電させるには、フローティングゲート構造では、極薄い絶縁膜を熱電子あるいはトンネル電流により内部導体に電荷を注入するが、極薄い絶縁膜を必要とするため、絶縁性が限られ蓄積できる電荷量や保持時間に制約が生じる。また極薄い絶縁膜の製造方法や材料へも制約が生じる。一方、絶縁体や内部金属へ加速器により加速した荷電粒子（イオン）を打ち込むという方法も提案されているが、大掛かりな荷電粒子加速装置が必要となり、さらに荷電粒子の打ち込み時にラジカル発生等が生じ絶縁劣化が懸念される。
本発明は、フローティングゲートメモリやＭＮＯＳ（Metal-Nitride-Oxide-Semiconductor)メモリのような極薄膜の絶縁層を必要とせず、印刷、塗布でメモリ素子が製造可能となる簡便で、注入電荷量の制御が容易な帯電体、並びにこの帯電体をゲート絶縁膜に用いてＦＥＴを作製することにより、閾値電圧制御が可能で、長時間制御された閾値電圧状態を保持可能なＦＥＴ及びメモリ素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、以下に関する。
［１］  電荷注入が生じる電界強度（以降、電荷注入耐圧）および絶縁耐圧がそれぞれＥＣＩ，ＨおよびＥＢＨである絶縁体(以下、高電荷注入耐圧材料)と、その電荷注入耐圧ＥＣＩ，ＬがＥＣＩ，Ｌ ＜ ＥＣＩ，Ｈの関係にある絶縁体（以下、低電荷注入耐圧材料）の二種類の絶縁体を積層した絶縁物で、高電荷注入耐圧材料と低電荷注入耐圧材料のそれぞれに接し離れた２枚の電極にＥＣＩ，Ｌ ＜ ｜Ｅ｜ ＜ ＥＢＨ の電界強度で電圧を印加して低電荷注入耐圧材料側から電荷を絶縁体内に注入して帯電させることを特徴とする帯電体。
［２］  前記のＥＣＩ，Ｈ とＥＣＩ，Ｌの比（ＥＣＩ，Ｈ／ＥＣＩ，Ｌ）が、１．５〜１０００であり、ＥＣＩ，Ｌが０．０１ＭＶ／ｃｍ以上である［１］に記載の帯電体。
［３］  前記高電荷注入耐圧材料の絶縁耐圧（ＥＢＨ）が、０．１ＭＶ／ｃｍ以上で、高電荷注入耐圧材料および低電荷注入耐圧材料の０．５ＭＶ／ｃｍにおける体積抵抗率がそれぞれ１０１１Ω・ｍ以上である［１］または［２］に記載の帯電体。
［４］  前記高電荷注入耐圧材料と低電荷注入耐圧材料の少なくとも一方が有機高分子で構成される［１］〜［３］のいずれかに記載の帯電体。
［５］  前記低電荷注入耐圧材料および／または高電荷注入耐圧材料が、３次元架橋高分子材料である［１］〜［４］のいずれかに記載の帯電体。
［６］  前記３次元架橋高分子材料が、湿式工程によって形成されたものである上記［５］に記載の帯電体。
［７］  湿式工程が、ディップコーティング、スピンコーティング、スプレーコーティング、ロールコーティング、インクジェットコーティング、オフセットコーティング、インクジェット印刷、転写法、オフセット印刷、スクリーン印刷、凸版印刷、凹版印刷、ソフトリソグラフ、又はディスペンサ印刷から選ばれる上記［６］に記載の帯電体。
［８］  ゲート絶縁膜を挟んでゲート電極と半導体層があり、その半導体層に接してソース−ドレイン電極を有する電界効果トランジスタにおいて、ゲート絶縁膜が［１］〜［７］のいずれかに記載の帯電体で、帯電体に注入される電荷量により電界効果トランジスタの閾値電圧を制御することを特徴とした電界効果トランジスタ。
［９］  ［８］に記載の電界効果トランジスタにおいて、帯電体内に保持された注入電荷量により情報を記録し、ＥＣＩ，Ｌ ＞ ｜Ｅ｜のゲート電界強度下でのドレイン電流量の差として情報を呼び出すことを特徴としたメモリ素子、に関する。
【発明の効果】
【０００８】
本発明の帯電体は、簡便で、注入電荷量の制御が容易な帯電体が得られる。この帯電体をゲート絶縁膜に用いてＦＥＴを作製することにより、閾値電圧制御が可能で、長時間制御された閾値電圧状態を保持可能なＦＥＴ、メモリ素子が得られる。また、フローティングゲートメモリやＭＮＯＳメモリのような極薄膜の絶縁層を必要とせず、印刷、塗布でメモリ素子が製造可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図２】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図３】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図４】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図５】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図６】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図７】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図８】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図９】本発明の好適な一実施形態に係るＦＥＴおよびメモリ素子の断面を概略的に示す模式図である。
【図１０】（実施例１で使用したエポキシ樹脂の電界強度と電流の関係を示す図である。
【図１１】（実施例１によって得られた素子に対し、正から負へゲート電界強度を掃引した際の電流伝達特性曲線である。
【図１２】（実施例１によって得られた素子に対し、負から正へゲート電界強度を掃引した際の電流伝達特性曲線である。
【図１３】（実施例１よって得られた同一素子に対し、３回ゲート電界強度を掃引した際の電流伝達特性曲線である。
【図１４】（実施例１によって得られた素子に対し、−５ＭＶ／ｃｍのゲート電界を印荷後の０、１、５、３０分後の電流伝達特性曲線である。
【図１５】（実施例２によって得られた素子の電流伝達特性曲線である。
【図１６】（実施例３によって得られた素子に対し、負から正へゲート電界強度を掃引した際の電流伝達特性曲線である。
【図１７】（実施例３によって得られた素子に対し、正から負へゲート電界強度を掃引した際の電流伝達特性曲線である。
【図１８】（実施例３によって得られた素子に対し、−５．９ＭＶ／ｃｍのゲート電界を印荷後の０、１、３０分後の電流伝達特性曲線である。
【図１９】（実施例４によって得られた素子の電流伝達特性曲線である。
【図２０】（実施例５で使用した低電荷注入耐圧樹脂の電界強度と電流の関係である。
【図２１】（実施例５によって得られた素子の電流伝達特性曲線である。
【図２２】（比較例１によって得られた素子の電流伝達特性曲線である。
【発明を実施するための形態】
【００１０】
以下、本発明をより詳細に説明する。
【００１１】
絶縁体内に、加速器を用いずに電荷注入し、帯電体を得ることができれば望ましい。絶縁体に電界を印加していくと（例として図１０）、電界強度が低い場合（図１０では３．５ＭＶ／ｃｍ以下）、ほとんど電流が流れないが、ある電界強度（以降、電荷注入耐圧）より高く（図１０では３．５ＭＶ／ｃｍ）なると、電極から材料中に電荷が注入され微小な電流が流れるようになる。このように高電界をかけることにより材料中に電荷を注入できるが、注入された電荷は材料中を電場により移動し対電極側から抜けてしまい、十分な荷電量を有する帯電体とはならない。また、電荷注入の発生するような高電界強度は材料の絶縁耐圧（図１０では６．３ＭＶ／ｃｍ）に近く、欠陥が存在すると、材料の絶縁耐圧以下の電界強度でも絶縁破壊に至るという不安定さを有する。なお、絶縁破壊を起こした絶縁材料は、材料の分解・炭化により絶縁性が大幅に低下し、使用できなくなる。
【００１２】
本発明における、帯電体の原理を説明する。
本発明における帯電体は、高い電荷注入耐圧（ＥＣＩ，Ｈ）の材料（以降、高電荷注入耐圧材料）と低い電荷注入耐圧（ＥＣＩ，Ｌ）の材料（以降、低電荷注入耐圧材料）が積層された構造からなる。この帯電体の、高電荷注入耐圧の材料側と低電荷注入耐圧の材料側のそれぞれに電極を配して低電荷注入耐圧の材料にＥＣＩ，Ｌ以上の電界をかけると、低電荷注入耐圧材料に電極から電荷が注入され、注入された電荷は対となる電極へ向かって移動する。しかし、高電荷注入耐圧の材料では、同じ電界強度でも電荷注入が起こらないか僅かであることから、低電荷注入耐圧材料内を移動した電荷は低電荷注入耐圧材料と高電荷注入耐圧材料の界面で止まり、この界面に電荷が蓄積される。
このようにして低電荷注入耐圧の材料と高電荷注入耐圧の材料の界面に蓄積された電荷は、高電界の除去後（｜Ｅ｜ ＜ ｜ＥＣＩ，Ｌ｜）は電界による移動力が働かないため界面に固定され、さらに絶縁体に囲まれているため散逸したり、他の対電荷と中和したりせず長期間安定に存在する。このため、この帯電体は電荷により帯電し、周囲にクーロン力を及ぼし帯電体としての使用が可能となる。
【００１３】
また、高電荷注入耐圧材料は、一般に絶縁耐圧（ＥＢＨ）も低電荷注入耐圧材料の絶縁耐圧（ＥＢＬ）より高く、低電荷注入耐圧材料の絶縁耐圧付近の電界強度（｜ＥＢＨ｜ ＞ ｜Ｅ｜≒｜ＥＢＬ｜）が印加された場合でも、高電荷注入耐圧材料の高い絶縁耐圧および低い電荷注入量により電荷の移動量が制限され、絶縁破壊を抑制できる。これにより、低電荷注入耐圧材料の絶縁耐圧付近での動作において、絶縁破壊や絶縁劣化を抑制し安定動作を可能とする。
【００１４】
次に本発明における、電界効果トランジスタ（ＦＥＴ）およびメモリ素子の動作原理を説明する。
本発明における、ＦＥＴおよびメモリ素子は、該帯電体をゲート絶縁膜として用いたＦＥＴの構造を有している。このＦＥＴに該帯電体の低電荷注入耐圧材料のＥＣＩ，Ｌより低いゲート電界強度（ＥＧ）で駆動させる場合には通常のＦＥＴと同じ動作をする。しかし、ＥＢＨ ＞ ｜ＥＧ｜ ＞ ＥＣＩ，Ｌの条件では、前記の帯電体と同様に低電荷注入耐圧材料中に電荷が注入され、低電荷注入耐圧材料と高電荷注入耐圧材料の界面に電荷が蓄積・保存される。その後、帯電体に電荷が蓄積された状態で、｜ＥＧ｜ ＜ ＥＣＩ，Ｌ範囲のゲート電界強度で特性を測定すると、帯電体中に保持された電荷による電界により閾値電圧が大きくシフトする。
帯電体に正の電荷が蓄積している場合には閾値電圧は負に、逆に、負の電荷が蓄積している場合には閾値電圧は正にシフトし、シフト量は帯電体中の電荷量に依存する。
【００１５】
このトランジスタの構造は、ＭＮＯＳ(metal-nitride-oxide-silicon)トランジスタ（非特許文献１）に似ているが、ＭＮＯＳトランジスタでは、シリコン層から、２０ｎｍ以下（非特許文献１）の極薄い酸化物膜をトンネル効果により超えて、窒化物層と酸化物膜の界面に電荷が注入され、保持される。
【００１６】
一方、本発明では、同様に絶縁特性の異なる２種の絶縁膜を積層してなるが、トンネル効果による２種の絶縁膜界面への電荷付与ではなく、低電荷注入耐圧の材料側からの電荷注入と移動によって界面に電荷を蓄積している。そのため、ＭＮＯＳトランジスタのように片方の絶縁膜をトンネル効果が働くような２０ｎｍ以下の薄層に成形する必要が無く（（実施例２）、絶縁膜の成形方法、材料への制約が少ない。
【００１７】
帯電体の厚みは、低電荷注入耐圧の材料層と高電荷注入耐圧の材料層合わせて１０，０００ｎｍ以下が望ましい。これは、低電荷注入耐圧材料の電荷注入特性にも依存するが、電荷注入に、０．０１ＭＶ／ｃｍ以上の電界強度をかける場合、１００Ｖでこの電界強度をかけるとするとこの１００，０００ｎｍ以下である必要がある。より、現実的な電圧である１０V以下で動作させるには１０，０００ｎm以下となる。また、最低の膜厚は、後述の制約から、２０ｎｍである。
【００１８】
低電荷注入耐圧の材料層の厚みは、界面に蓄積された電荷が散逸せず保持できる厚みが必要であり、すなわち１０ｎｍ以上必要であり、より好ましくは２０ｎｍ以上、さらに好ましくは２５ｎｍ以上である。この厚み以下であると、トンネル電流や絶縁体中の荷電の拡散により電荷が失われる。また、高電荷注入耐圧の材料でも同じ理由から同程度の膜厚が必要であり、すなわち１０ｎｍ以上必要であり、より好ましくは２０ｎｍ以上、さらに好ましくは２５ｎｍ以上である。
【００１９】
本発明の帯電体では、高電荷注入耐圧材料の絶縁耐圧ＥＣＩ，Ｈ と低電荷注入耐圧材料の絶縁耐圧ＥＣＩ，Ｌの比（ＥＣＩ，H／ＥＣＩ，Ｌ）が、１．５〜１０００であり、ＥＣＩ，Ｌ が０．１ＭＶ／ｃｍ以上である帯電体であることが好ましい。（ＥＣＩ，Ｈ／ＥＣＩ，Ｌ）が、１．５未満の場合、帯電体に電荷を注入する電界強度が高電荷注入耐圧材料の絶縁耐圧に近くなり，素子のばらつき等により絶縁破壊を起こす可能性が高くなる。また１０００を超えて高い場合，低電荷注入耐圧材料の絶縁耐圧ＥＣＩ，Ｌが低くなり過ぎ（０．０１ＭＶ／ｃｍ未満）、帯電体中に保持できる電荷量が制限されることが予想される。
また、高電荷注入耐圧材料の絶縁耐圧（ＥＢＨ）が、０．１ＭＶ／ｃｍ以上で、高電荷注入耐圧材料および低電荷注入耐圧材料の０．５ＭＶ／ｃｍにおける体積抵抗率がそれぞれ１０１１Ω・ｍ以上である帯電体であると好ましい。高電荷注入耐圧材料の絶縁耐圧（ＥＢＨ）が、０．１ＭＶ／ｃｍ未満では、帯電体の絶縁破壊が生じる点で好ましくない傾向にある。高電荷注入耐圧材料および低電荷注入耐圧材料の０．５ＭＶ／ｃｍにおける体積抵抗率がそれぞれ１０１１Ω・ｍ未満である帯電体では、帯電体中に注入された電荷が徐々に帯電体外に流失し長時間保持できなくなる点で好ましくない傾向にある。
【００２０】
上記、帯電体の材料としては、低い電荷注入耐圧の材料とそれより電荷注入耐圧の高い材料を選んで用いればよく、材料に特に限定はないが、絶縁特性を示すほとんどの有機絶縁材料あるいは無機絶縁材料が適用できる。
【００２１】
その好適な有機絶縁材料の具体例として、熱硬化性樹脂、ポリエステル、ポリカーボネート、ポリビニルアルコール、ポリビニルフェノール、ポリビニルブチラール、ポリアセタール、ポリアリレート、ポリアミド、ポリアミドイミド、ポリフェニレンエーテル、ポリフェニレンスルファイド、ポリエーテルスルホン、ポリエーテルケトン、ポリフタルアミド、ポリエーテルニトリル、ポリベンズイミダゾール、ポリカルボジイミド、ポリシロキサン、ポリメチルメタクリレート、ポリメタクリルアミド、ニトリルゴム、アクリルゴム、ポリエチレンテトラフルオライド、ポリブテン、ポリペンテン、エチレン−プロピレン共重合体、ポリブタジエン、ポリスチレンおよびこれらの混合物を含むが、これらに制限されない。
【００２２】
上記熱硬化性樹脂としては、熱により硬化して接着作用を呈するものであれば良く、特に制限されないが、例えば、エポキシ樹脂、ビストリアジン樹脂、ポリイミド樹脂、フェノール樹脂、メラミン樹脂、シリコン樹脂、不飽和ポリエステル樹脂、シアン酸エステル樹脂、イソシアネート樹脂、ポリベンズオキサゾール樹脂、ポリベンゾシクロブテン樹脂またはこれらの種々の変性樹脂類が好適である。
【００２３】
上記エポキシ樹脂としては、特に限定されないが、例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、サリチルアルデヒドノボラック型エポキシ樹脂、ビスフェノールFノボラック型エポキシ樹脂、脂環式エポキシ樹脂、グリシジルエステル型エポキシ樹脂、グリシジルアミン型エポキシ樹脂、ヒダントイン型エポキシ樹脂、イソシアヌレート型エポキシ樹脂、脂肪族環状エポキシ樹脂、およびそれらのハロゲン化物、水素添加物等を挙げることができ、これらは単独で用いても２種以上を併用しても構わない。
【００２４】
本発明の帯電体には、必要に応じて、硬化剤を添加してもよい。硬化剤としては、用いる熱硬化性樹脂（絶縁性有機高分子）により適宜決定すればよく、特に限定されないが、例えば、絶縁性有機高分子がエポキシ樹脂である場合には、酸無水物化合物、一級または二級アミン、ポリアミン、ポリアミド、ジシアンジアミド、重縮合型アリーロキシシラン化合物、フェノール性水酸基を1分子中に２個以上有する化合物である、ビスフェノールＡ樹脂、ビスフェノールＦ樹脂、フェノールノボラック樹脂、ビスフェノールノボラック樹脂、クレゾールノボラック樹脂、サリチルアルデヒドノボラック樹脂及びこれらのフェノール樹脂のハロゲン化物、水素化物、トリアジン構造含有物等を使用できる。これらの硬化剤は１種または２種以上併用してもよい。
【００２５】
硬化剤の配合量は、特に限定されないが、例えば、絶縁性有機高分子としてエポキシ樹脂を用いる場合には、エポキシ当量に対して水酸基当量が、０．５〜２．０当量の範囲、好ましくは、０．８〜１．２当量の範囲、さらに好ましくは、０．９〜１．１当量の範囲となるように配合することが好ましい。
【００２６】
また、本発明の帯電体には、必要に応じて、硬化促進剤を添加してもよい。硬化促進剤としては、特に限定されないが、例えば、絶縁性有機高分子がエポキシ樹脂である場合には、イミダゾール化合物、有機リン化合物、第3級アミン、第4級アンモニウム塩、ルイス酸、トリアルキルオキソニウム塩、カルボニウム塩、ジアゾニウム塩、アルキル化剤、スルホニウム塩、ジアリルアイオドニウム塩を使用することができる。
【００２７】
前記の無機絶縁材料として、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＯＣ、ＳｉＯＦ、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ３、ＺｒＯ２、ＢａＴｉＯ３、Ｎｂ２Ｏ５、セラミックス、ガラス、マイカが挙げられるがこれに限定されない。
【００２８】
前記のＭＮＯＳトランジスタように２０nm以下の薄層に成形する必要が無いため、絶縁膜の成形には熱酸化膜や蒸着、CVD、スパッタのような高精度の製膜手法だけでなく、塗布や印刷による成膜手法も用いることができる。塗布、印刷方法としては、所望の塗布厚で各々の材料を塗布、印刷することが可能な方法を適用することができ、例えば、塗布方法としてディップコーティング、スピンコーティング、スプレーコーティング、インクジェットコーティング、オフセットコーティング、ロールコーティングが挙げられ、印刷方法としてはインクジェット印刷法、転写法、オフセット印刷法、スクリーン印刷法、凸版印刷、凹版印刷、ソフトリソグラフ、ディスペンサ法が挙げられる。
【００２９】
本発明では、低電荷注入耐圧材料または高電荷注入耐圧材料のいずれか一方が、又は両方が、有機高分子で構成されると好ましい。また、３次元架橋高分子材料であると好ましい。上記のような、塗布や印刷による成膜手法を用いることができ容易に帯電体を形成できる。３次元架橋高分子材料は、前記の熱硬化性樹脂を硬化剤、硬化促進剤などにより架橋させたものである。また、熱可塑性樹脂、ゴムの側鎖や主鎖に架橋性の官能基である、−OH、−COOH、−ＮＨ２などを導入し、架橋させる方法、有機過酸化物、光重合開始剤などを配合し、熱や光によりラジカルを発生させ架橋させる方法などを用いることができる。３次元架橋高分子材料が、湿式工程によって形成されたものであると、簡便に帯電体を形成できるので好ましい。
【００３０】
（ＦＥＴおよびメモリ素子）
本発明のＦＥＴおよびメモリ素子は、基板上にゲート電極と、ソース−ドレイン電極と、チャネル層を構成する半導体層と、ゲート電極とチャネル層に挟まれた前記の帯電体（ゲート絶縁膜）とを備えたＦＥＴにおいて、帯電体が高絶縁耐圧の材料と低絶縁耐圧の材料が積層された構造からなることを特徴とする。基本的な素子構造を図１から図９に示したが、本発明はこれらの図で示される素子構成に限定されるものではない。
【００３１】
本発明に係るＦＥＴおよびメモリ素子において、半導体層として用いられる半導体は、有機半導体や無機半導体として用いられる公知の全ての材料を用いて製造できる。好ましい半導体層は、シリコン、窒化珪素、ペンタセン、テトラセン、ＴＩＰＳ−ペンタセン（６，１３−ビス（トリイソプロピルシリルエチニル）ペンタセン）、ポリチオフェン、チエニルチオフェン誘導体、銅フタロシアニン、ポリアニリン、ポリピロール、ポリフェニレンビニレン、ポルフルオレン、カーボンナノチューブ、ＳｎＯ粒子、ＺｎＯ粒子、シリコン、ＳｎＯ前駆体溶液、ＺｎＯ前駆体溶液またはこれらの誘導体から製造できるが、これに制限されない。
【００３２】
本発明に係るＦＥＴおよびメモリ素子の基板、ゲート電極、およびソース−ドレイン電極の材質は、ＦＥＴの分野で公知の全ての材料を含む。より好ましくは、基板はプラスチック基板、樹脂シート、金属シート、ガラス基板、石英基板またはシリコン基板であり、ゲートおよびソース−ドレイン電極は導電性の材料からなり、好ましくはＡｕ、Ａｇ、Ｃｕ、Ａｌ、アルミニウム合金、ニッケル、Ｃｒ、カルシウム、タンタル、白金、パラジウム、チタン，ドープしたＳｉの他、ＩＴＯ、ＳｎＯの透明電極または有機伝導体材料としてＰＥＤＯＴ−ＰＳＳ（Ｐｏｌｙ（３，４−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）ｐｏｌｙ（ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ））、カーボンナノチューブ、グラフェンシート、ＴＴＦ−ＴＣＮＱ（テトラチアフルバレン−テトラシアノキノジメタン）が挙げられるが、これに制限されない。
【００３３】
本発明のＦＥＴは、ゲート絶縁膜を挟んでゲート電極と半導体層があり、その半導体層に接してソース−ドレイン電極を有する電界効果トランジスタにおいて、ゲート絶縁膜が上記の帯電体で、帯電体に注入される電荷量により電界効果トランジスタの閾値電圧を制御することを特徴とするものである。そして、それを用いた本発明のメモリ素子は、前記の電界効果トランジスタに、帯電体内に保持された注入電荷量により情報を記録し、ＥCI,L ＞ ｜Ｅ｜のゲート電界強度下でのドレイン電流量の差として情報を呼び出すことを特徴とするものである。
【実施例】
【００３４】
以下、本発明を実施例に基づき説明するが、本発明は以下実施例に制限されるものではない。
【００３５】
（実施例1）
（ビスフェノールＦのジフェニルシリル化体の製造）
セパラブルフラスコに、ビスフェノールＦ（本州化学工業株式会社製）  １６０ｇ（０．８０ｍｏｌ）、ジメトキシジフェニルシラン（ＡＺ−６１８３：東レ・ダウコーニング株式会社製）  ９５．３ｇ（０．８ｍｏｌ）、リン触媒  （ＰＰＱ：北興化学工業株式会社製）  ０．８０ｇ（０．５質量％）を仕込み、１３０℃で溶解させ１５時間攪拌した。この時発生するメタノールは系外に除去した。その後、加熱減圧下、さらに２０時間反応を行うことで、ビスフェノールＦのジフェニルシリル化体を２７０ｇ得た。
【００３６】
（低電荷注入耐圧樹脂の溶液調製）
ついで、ビスフェノールＡノボラック型エポキシ樹脂（Ｎ−８６５：大日本インキ化学工業株式会社製）０．５０ｇ、（ビスフェノールＦのジフェニルシリル化体の製造）に従い合成したビスフェノールＦのジフェニルシリル化体０．３４ｇ、１−シアノエチル−２−フェニルイミダゾール（２ＰＺ−ＣＮ：四国化成工業株式会社製）  １質量％のアニソール溶液０．０１ｇを、アニソール４１．１６ｇに溶解させて（樹脂濃度２質量％）、低電荷注入耐圧樹脂の溶液を調整した。
【００３７】
（絶縁特性測定）
Ｏ２プラズマアッシャーで２５０Ｗ、５分処理したＣｒを５０ｎｍ蒸着したシリコンウエハ（直径５０ｍｍ、厚み  ２８０μｍ、タイプＮ、抵抗率  １〜１０  Ω・ｃｍ、片面鏡面研磨、株式会社ＫＮプラッツ製）上に、前記と同様の方法で作製した樹脂濃度１５質量％に調製した低電荷注入耐圧樹脂の溶液をメンブランフィルタ（Ａｎｏｔｏｐ  １０、ワットマン社製）を透過した後滴下し、スピンコータにより、５００ｒｐｍ、５秒、２０００ｒｐｍ、６０秒の条件でスピンコートした。その後、１００℃のホットプレート上で１０分間乾燥し、さらに、２００℃のホットプレート上で１５分間硬化した。カッターナイフで樹脂の一部に傷をつけ、傷の深さを触針式表面形状測定装置（ＤＥＫＴＡＫ、株式会社アルバック製）にて測定した結果、樹脂の膜厚は３１０ｎｍであった。この樹脂膜の上に、メタルマスクを用いて直径１００μｍの円形のＡｕ電極を蒸着装置（Ｔｈｅｒｍａｌ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ、Ｋｕｒｔ  Ｊ．  Ｌｅｓｋｅｒ社製）にて０．４Å／秒で３０ｎｍの厚さで蒸着した。ソースメジャーユニット（ＳＯＵＲＣＥ  ＭＥＡＳＵＲＥ  ＵＮＩＴ（ＳＯＵＣＥ  ＭＥＡＳＵＲＥ  ＵＮＩＴ  ２３７、  ＫＥＩＴＨＬＥＹ  Ｉｎｓｔｒｕｍｅｎｔｓ社製）を接続したニードルプローブを用いてＣｒとＡｕ電極の間に、０から３００Ｖの電圧を１Ｖステップで昇圧しながらかけて、電流を測定した（図１０）。５点の平均をとった結果、電荷注入の始まる電界強度は３．４ＭＶ／ｃｍ、絶縁耐圧は６．３ＭＶ／ｃｍであった。
なお、シリコンウエハの熱酸化膜の絶縁耐圧は１０ＭＶ／ｃｍである（非特許文献３）。
【００３８】
（メモリ素子形成）
厚さ１００ｎｍの熱酸化膜を有する高ドープシリコンウエハ（直径５０ｍｍ、厚み  ２８０μｍ、タイプＮ、抵抗率  ０．００２〜０．００４Ω・ｃｍ、片面鏡面研磨、株式会社ＫＮプラッツ製）をＯ２プラズマアッシャーで２５０Ｗ、５分処理後、メンブランフィルタ（Ａｎｏｔｏｐ  １０、ワットマン社製）を透過した低電荷注入耐圧樹脂の溶液をスピンコータにより、５００ｒｐｍ、５秒、２０００ｒｐｍ、６０秒の条件でスピンコートした。その後、１００℃のホットプレート上で１０分間乾燥し、さらに、２００℃のホットプレート上で１５分間硬化した。低電荷注入耐圧樹脂の膜厚は、硬化樹脂をカッターナイフで傷つけて、その傷の深さを原子間力顕微鏡（Ｓｃａｎｎｉｎｇ  Ｐｒｏｖｅ  Ｍｉｃｒｏｓｃｏｐｅ Ｄｉｍｅｎｓｉｏｎ  ３１００、  Ｄｉｇｉｔａｌ  Ｉｎｓｔｒｕｍｅｎｔｓ社製）にて測定した。その結果、低電荷注入耐圧樹脂の膜厚は、２１ｎｍであった。この場合、熱酸化膜が高電荷注入耐圧の絶縁体、エポキシ樹脂が低電荷注入耐圧の絶縁体に相当する。
【００３９】
以降、素子特性の測定までは、窒素グローブボックス中で行った。エポキシ樹脂上にメタルマスクを用いてペンタセンを蒸着装置（Ｔｈｅｒｍａｌ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ、Ｋｕｒｔ  Ｊ．  Ｌｅｓｋｅｒ社製）で０．４Å／秒で６０ｎｍの厚さで蒸着し半導体層を形成し、続けてＡｕをメタルマスクを用いて０．４Å／秒で６０ｎｍの厚さで蒸着してソース・ドレイン電極を形成した。
この素子のゲート電極は、高ドープシリコン、ソースおよびドレイン電極は、Ａｕであり、ゲート長１ｍｍ、ゲート幅５ｍｍである。
【００４０】
（素子特性測定）
メモリ素子特性は上面の帯電体（ゲート絶縁膜）を削った後、銀ペーストを塗布してゲート電極への端子とし、窒素グローブボックス中でニードルプローブを用いて導通をとり、Ｐａｒａｍｅｔｅｒ Ａｎａｌｙｚｅｒ（４１５６Ａ or ４１５６Ｃ Ｐｒｅｃｉｓｉｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｒａｍｅｔｅｒ Ａｎａｌｙｚｅｒ、Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ社製) を用いて計測した。
素子にゲート電界強度範囲と、掃引方向を変えてかけ、ドレイン電圧ＶＤ＝−１０Ｖ  一定の条件でドレイン電流ＩＤを測定した。
（ＩＤ）１／２とゲート電圧ＶＧを変数とした電流伝達特性のグラフを得、その傾きと切片を下記式（１）に代入して電界効果移動度μと、閾値電圧Vｔｈを求めた。
【００４１】
【数１】
0005696882.tif 000002
式（１）中、Cｉはゲート絶縁膜の静電容量、Wはチャネル幅、Lはチャネル長、VＧはゲート電圧である。
【００４２】
（素子特性）
素子特性の測定結果を表１にまとめて示した。電界強度の絶対値が２．７ＭＶ／ｃｍ以下では閾値電圧は掃引方向によらずほぼ一定の−３V前後になった。それに対し、電界強度の絶対値が３．６ＭＶ／ｃｍ以上のとき、負から正へ掃引した場合には閾値電圧は−３Vより負にシフトし、より強い電界強度から開始するほど大きく負にシフトした（図１２）。逆に、正から負へ掃引した場合には閾値電圧が正にシフトし、より強い電界強度から開始するほど大きく正にシフトした（図１１）。閾値電圧のシフトが始まる電界強度３．６ＭＶ／ｃｍ以上は、エポキシ樹脂に電荷注入による微小電流が流れる電界強度３．４ＭＶ／ｃｍと対応しており、エポキシ樹脂内に電荷が注入され、熱酸化膜とエポキシ樹脂の界面に電荷が蓄積し、蓄積した電荷による電界により閾値電圧がシフトした。
【００４３】
【表１】
0005696882.tif 000003
【００４４】
（複数回動作）
ゲート電界強度を＋５ＭＶ／ｃｍから−５ＭＶ／ｃｍの間で昇圧、降圧を３回繰り返し測定した（図１３）。電流伝達特性曲線（図１３）は、前述の理由で、ゲート電界強度として正の高電界（＋５ＭＶ／ｃｍ）がかかった後は、帯電体中の界面に負電荷が蓄積して正に閾値電圧がシフトし、逆にゲート電界強度として負の高電界（−５ＭＶ／ｃｍ）がかかった後は、帯電体中の界面に正電荷が蓄積して負に閾値電圧がシフトして強いヒステリシスを持ったトランスファーカーブを描いた。このヒステリシスを有した電流伝達特性曲線は同一デバイスを３回測定しても、図１３のようにほぼ同一の曲線を描き、この挙動が絶縁破壊のような不可逆な変化ではなく、可逆な特性であることを示す。
このことから、本発明の帯電体を用いたメモリ素子は書き換え可能なメモリとして働く。
【００４５】
（メモリ動作）
ゲート電界強度を−５ＭＶ／ｃｍかけ、その後ゲート電圧を除去し一定時間後にゲート電界強度を０から−５ＭＶ／ｃｍ、ドレイン電圧−１０Ｖでデバイス特性を測定し閾値電圧を求めた。結果を図１４と図２にまとめた。
前記のように、電荷注入の始まる電界強度である−３．４ＭＶ／ｃｍ以下のゲート電界強度でデバイス特性を測定した場合の閾値電圧は−４．１Ｖであった。それに対し、ゲート電界強度を−５ＭＶ／ｃｍかけた直後の閾値電圧は−２３．５Ｖであり、熱酸化膜とエポキシ樹脂の界面に電荷が蓄積した。
−５ＭＶ／ｃｍかけた後、1分、５分、３０分経過後の閾値電圧はそれぞれ−２０．６、−１９．８、−１７．８Ｖと、熱酸化膜とエポキシ樹脂の界面に電荷が蓄積していない場合の−４．１Ｖと比較して大きく負にシフトした閾値電圧が保持され、熱酸化膜とエポキシ樹脂の界面に電荷が蓄積した電荷が３０分後でも保持されていた。
これにより、例えば図１４において−１．５ＭＶ／ｃｍのゲート電界強度と−１０Ｖのドレイン電圧でドレイン電流を読み出せば、熱酸化膜とエポキシ樹脂の界面に電荷が蓄積されていない場合とされている場合で、それぞれ、１．７×１０−６Ａと２．３×１０−１０Ａと４桁の電流差として記憶状態を読み出せる。このとき、−１．５ＭＶ／ｃｍのゲート電界強度は電荷注入の始まる電界強度を大幅に下回っており、この読み出し操作により熱酸化膜とエポキシ樹脂の界面に蓄積された電荷量への影響はない。
【００４６】
【表２】
0005696882.tif 000004
【００４７】
（実施例２）
低電荷注入耐圧樹脂溶液の濃度が１５質量％であり、結果として製膜された低電荷注入耐圧樹脂の膜厚が３２７ｎｍである以外は、実施例１と同様に（素子特性）まで実施した。図１５に示したように、初期に高ゲート電界強度をかける前の閾値電圧−８Ｖと、−６．1ＭＶ／ｃｍかけた後では、閾値電圧−３０Ｖと、閾値電圧に大きな差を生じた。このデバイスは、厚み１００ｎｍの熱酸化膜と厚み３２７ｎｍのエポキシ樹脂が積層した帯電体をゲート絶縁膜に用いており、いずれもトンネル効果を無視できる厚みであることから、−３．４ＭＶ／ｃｍ以上の電界強度がかかることによりエポキシ樹脂側から電荷注入が生じて帯電体内の界面に電荷が蓄積し、閾値電圧がシフトした。
【００４８】
（実施例３）
低電荷注入耐圧樹脂溶液として、ジビニルテトラメチルシロキサン−ビス（ベンゾシクロブテン）（以下ＢＣＢ）のメシチレン溶液（３０質量％、メルク社製）をメシチレンで２質量％に希釈して用い、結果として製膜された低電荷注入耐圧樹脂の膜厚が１５ｎｍである以外は、実施例１と同様に（素子特性）まで実施した。
【００４９】
（素子特性）
素子特性の測定結果を表３にまとめて示した。電界強度の絶対値が２．３ＭＶ／ｃｍ以下では閾値電圧は掃引方向によらずほぼ一定の−５Ｖ前後になった。それに対し、電界強度の絶対値が３．２ＭＶ／ｃｍ以上のとき、負から正へ掃引した場合には閾値電圧は−５Ｖより負にシフトし、より強い電界強度から開始するほど大きく負にシフトした（図１６）。逆に、電界強度の絶対値が３．２ＭＶ／ｃｍ以上の正のゲート電界強度から負へ掃引した場合には閾値電圧が正にシフトし、より強い電界強度から開始するほど大きく正にシフトした（図１７）。熱酸化膜より電荷注入の開始する電界強度の低いＢＣＢ側から電荷がＢＣＢ内に注入され、熱酸化膜とＢＣＢの界面に電荷が蓄積し、蓄積した電荷による電界により閾値電圧がシフトした。
【００５０】
【表３】
0005696882.tif 000005
【００５１】
（メモリ動作）
ゲート電界強度を−５．９ＭＶ／ｃｍかけ、その後ゲート電圧を除去し一定時間後に、ドレイン電圧−１０Ｖ（一定）、ゲート電界強度を−０．５から−５．９ＭＶ／ｃｍまで掃引しデバイス特性を測定して、閾値電圧を求めた。結果を図１８と表４にまとめて示した。
−５．９ＭＶ／ｃｍかけた後、０分、1分、３０分経過後の閾値電圧はそれぞれ−３０．２、−２７．１、−１９．２Ｖと−５．５Ｖと比較して大きく負にシフトしていた。熱酸化膜とＢＣＢの界面に蓄積した電荷が３０分後でも保持されていた。
ＢＣＢでは実施例１のエポキシ樹脂と比較して、３０分間の閾値電圧の変化は１１Ｖと大きかったが、これはＢＣＢ膜厚が１５ｎｍとエポキシ樹脂の２１ｎｍより薄いため、蓄積された電荷を保持する能力が低くなったためである。 
【００５２】
【表４】
0005696882.tif 000006
【００５３】
（実施例４）
実施例１の（低電荷注入耐圧樹脂の溶液調製において、ビスフェノールＦのジフェニルシリル化体の代わりにビスフェノールＡノボラック（ＶＨ−４１７０：大日本インキ化学工業株式会社製）を０．２７ｇ用いた以外は同様に低電荷注入耐圧樹脂の溶液を調整した。以降、実施例１と同様に（素子特性）まで行った。
その結果、電荷注入の始まる電界強度は２．８ＭＶ／ｃｍ、絶縁耐圧は５．９ＭＶ／ｃｍであった。また、帯電体の低電荷注入耐圧樹脂の厚みは２０ｎｍであった。
【００５４】
（素子特性）
ドレイン電圧−１０Ｖ（一定）で、ゲート電界強度を＋０．９から−２．６ＭＶ／ｃｍの間で掃引してドレイン電流を測定したところ、電流伝達特性曲線は、＋０．９から−２．６ＭＶ／ｃｍへ掃引した場合も、−２．６から＋０．９ＭＶ／ｃｍへ掃引した場合もほぼ一致した。それに対し、ゲート電界強度を＋１．７から−５．０ＭＶ／ｃｍの間で測定した場合、＋１．７から−５．０ＭＶ／ｃｍへ掃引した場合は、＋０．９から−２．６ＭＶ／ｃｍの間で掃引した電流伝達特性曲線とほぼ一致したが、−５．０から＋１．７ＭＶ／ｃｍへ掃引した場合には電流伝達特性曲線は大きく負にシフトした（図１９）。すなわち、電荷注入の始まる２．８ＭＶ／ｃｍ以上の電界がかかったことでゲート絶縁膜（帯電体）に正の電荷が注入、保持され、閾値電圧が負の方向へシフトしたためである。
【００５５】
（実施例５）
（高電荷注入耐圧樹脂の溶液調整）
高電荷注入耐圧樹脂の溶液として実施例１の低電荷注入耐圧樹脂の溶液を、溶液濃度１２質量％で調製して用いた。
（低電荷注入耐圧樹脂の溶液調製）
エポキシ変性シリコーン（信越シリコーン株式会社製）２．４ｇ、ビスフェノールＡ型ノボラック（ＣＺ２５６Ａ：大日本インキ化学工業株式会社製）１．０ｇを、２−エチル−４−メチルイミダゾール（２E４MZ：四国化成工業株式会社製）１質量％のアニソール溶液０．３４ｇを、アニソール１６．３ｇに溶解させて（樹脂濃度１７質量％）、低電荷注入耐圧樹脂の溶液を調整した。実施例１と同様に絶縁特性測定を実施した（図２０）。結果、電荷注入の始まる電界強度は０．１ＭＶ／ｃｍ、絶縁耐圧は１．５ＭＶ／ｃｍであった。
【００５６】
（メモリ素子形成）
Ｃｒを５０ｎｍ蒸着したシリコンウエハ上に高電荷注入耐圧樹脂の溶液をメンブランフィルタを透過した後滴下し、スピンコータにより、５００ｒｐｍ、５秒、２０００ｒｐｍ、６０秒の条件でスピンコートした。その後、１００℃のホットプレート上で１０分間乾燥し、さらに、２００℃のホットプレート上で１５分間硬化した。触針式表面形状測定装置にて測定した樹脂膜厚は２２６ｎｍであった。次に、高電荷注入耐圧樹脂をコートしたＣｒ蒸着シリコンウエハに低電荷注入耐圧樹脂の溶液をメンブランフィルタを透過した後滴下し、スピンコータにより、５００ｒｐｍ、５秒、２０００ｒｐｍ、６０秒の条件でスピンコートした。触針式表面形状測定装置にて測定した樹脂膜厚から、高電荷注入耐圧樹脂の厚みを差分して求めた低電荷注入耐圧樹脂の膜厚は２５２ｎｍであった。
以降、実施例１と同様に半導体層と電極を形成してデバイスを得た。
【００５７】
（素子特性）
実施例１と同様にデバイス特性を測定した。
ドレイン電圧−１０Ｖ（一定）にてゲート電界強度を０から−１ＭＶ／ｃｍの範囲で掃引してデバイス特性を測定したところ、図２１のようにゲート電界強度を０から−１．０ ＭＶ／ｃｍへ掃引した場合より、−１．０から０ＭＶ／ｃｍへ掃引した場合の伝達特性曲線は大きく負にシフトした。すなわち、電荷注入の始まる０．１ＭＶ／ｃｍ以上の電界強度で、帯電体に電荷が蓄積した。
【００５８】
（比較例１）
厚さ１００ｎｍの熱酸化膜を有する高ドープシリコンウエハ（直径５０ｍｍ、厚み２８０μｍ、タイプＮ、抵抗率０．００２〜０．００４Ω・ｃｍ、片面鏡面研磨、株式会社ＫＮプラッツ製）をＯ２プラズマアッシャーで２５０Ｗ、５分処理後、ヘキサメチルジシラザン（シグマアルドリッチ社製）を加熱ガス化した気流中で１５分間保持し、表面をメチル化した。その後、ペンタセンの蒸着以降は実施例１と同様に（素子特性）まで実施した。
【００５９】
（素子特性）
ゲート電界強度を＋２から−６ＭＶ／ｃｍ、ドレイン電圧−１０Ｖ（一定）でデバイス特性を測定し、閾値電圧を求めた。電流伝達特性曲線を図２２に示した。−６ＭＶ／ｃｍ印荷前後の閾値電圧は＋３．３Vおよび＋３．５Vでほとんど変化無く、電荷の注入による帯電体としての動作は見られなかった。
【符号の説明】
【００６０】
１‥高電界により電荷注入が生じ，微小電流が流れる領域
２‥絶縁破壊
１１、２１、３１、４１、５１、６１、７１、８１、９１‥基板
１２、２２、３２、４２、５２、６２、７２、８２、８２’、９２、９２’‥ゲート電極
１３、２３、３３、４３、５３、６３、７３、８３、８３’、９３、９３’‥低電荷注入耐圧材料又は高電荷注入耐圧材料
１４、２４、３４、４４、５４、６４、７４、８４、８４’、９４、９４’‥高電荷注入耐圧材料又は低電荷注入耐圧材料
１５、２５、３５、４５、５５、６５、７５、８５、９５‥半導体層
１６、１７、２６、２７、３６、３７、４６、４７、５６、５７、６６、６７、７６、７７、８６、８７、９６、９７‥ソース-ドレイン電極
【図１】
0005696882.tif 000007
【図２】
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【図３】
0005696882.tif 000009
【図４】
0005696882.tif 000010
【図５】
0005696882.tif 000011
【図６】
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【図７】
0005696882.tif 000013
【図８】
0005696882.tif 000014
【図９】
0005696882.tif 000015
【図１０】
0005696882.tif 000016
【図１１】
0005696882.tif 000017
【図１２】
0005696882.tif 000018
【図１３】
0005696882.tif 000019
【図１４】
0005696882.tif 000020
【図１５】
0005696882.tif 000021
【図１６】
0005696882.tif 000022
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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