(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な複数の磁気トンネル接合素子と、
前記半導体基板に形成され、前記磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる複数のセルトランジスタと、
等間隔に配列され、前記セルトランジスタの導通状態を制御する複数のゲート電極と、
前記セルトランジスタが形成され、前記ゲート電極に対して（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸している複数のアクティブエリアとを備えた半導体記憶装置。
【請求項２】
前記ゲート電極の延伸方向を第１の方向とし、前記１の方向に対してほぼ直交する方向を第２の方向とした場合、前記第２の方向における前記ゲート電極の幅または互いに隣接する前記ゲート電極間の間隔は、前記第１の方向における前記アクティブエリアの幅または互いに隣接するアクティブエリア間の間隔の３／２倍または２／３倍であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ゲート電極の延伸方向を第１の方向とし、前記１の方向に対してほぼ直交する方向を第２の方向とした場合、前記ＭＴＪ素子は、前記第１方向および前記第２の方向に等間隔で配置されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
複数の前記アクティブエリアは、該アクティブエリアの延伸方向において２つの前記トランジスタごとに分離されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な複数の磁気トンネル接合素子と、
前記半導体基板に形成され、前記磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる複数のセルトランジスタと、
等間隔に配列され、前記セルトランジスタの導通状態を制御する複数のゲート電極と、
前記セルトランジスタが形成され、前記ゲート電極に対して（９０−ａｔａｎ（１／２））の角度で交差する方向に延伸している複数のアクティブエリアとを備え、
前記ゲート電極の延伸方向を第１の方向とし、前記１の方向に対してほぼ直交する方向を第２の方向とした場合、前記第２の方向における前記ゲート電極の幅または互いに隣接するゲート電極間の間隔は、前記第１の方向における前記アクティブエリアの幅または互いに隣接するアクティブエリア間の間隔の１／２倍または２倍である半導体記憶装置。
【請求項６】
前記ゲート電極の延伸方向を第１の方向とし、前記１の方向に対してほぼ直交する方向を第２の方向とした場合、前記ＭＴＪ素子は、前記第１方向および前記第２の方向に等間隔で配置されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
複数の前記アクティブエリアは、該アクティブエリアの延伸方向において連続して延伸していることを特徴とする請求項５または請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。  
【背景技術】
【０００２】
抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。
【０００３】
スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列（スピン方向）が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が反平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。
【０００４】
ＭＲＡＭは、ＤＲＡＭと同様に微細化されることが所望されている。ＭＴＪ素子の配置が等間隔でない場合、即ち、ＭＴＪ素子が平面レイアウトにおいて均等に配置されていない場合、ＭＴＪ素子の形状およびサイズがメモリセルごとにばらついてしまう。ＭＴＪ素子の形状およびサイズがばらつくと、メモリセルから読み出される信号がばらつく。また、ＭＴＪ素子が均等に配置されていない場合、隣接するＭＴＪ素子の間隔が異なるため、微細化のためにＭＴＪ素子の間隔を狭くすると、ＭＴＪ素子の加工がし難くなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−９１７０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＴＪ素子の形状およびサイズのばらつきを抑制し、かつ、ＭＴＪ素子を製造し易い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体記憶装置は、半導体基板を備える。複数の磁気トンネル接合素子は、半導体基板の上方に形成され、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能である。複数のセルトランジスタは、半導体基板に形成され、磁気トンネル接合素子に対応して設けられ、該対応する磁気トンネル接合素子に電流を流すときに導通状態となる。複数のゲート電極は、等間隔に配列され、セルトランジスタの導通状態を制御する。複数のアクティブエリアは、セルトランジスタが形成され、前記ゲート電極に対して（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸している。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。
【図２】本実施形態によるメモリセルＭＣの書込み動作を示す説明図。
【図３】第１の実施形態によるＭＲＡＭの平面レイアウト図。
【図４】図３の４−４線に沿った断面図。
【図５】図３の５−５線に沿った断面図。
【図６】アクティブエリアＡＡおよびゲート電極ＧＣを示した平面図。
【図７】第２の実施形態によるＭＲＡＭの平面レイアウト図
【図８】図７の８−８線に沿った断面図。
【図９】図７の９−９線に沿った断面図。
【図１０】第２の実施形態によるＭＲＡＭのアクティブエリアＡＡおよびゲート電極ＧＣを示した平面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。
【００１１】
複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。
【００１２】
メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。
【００１３】
メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。
【００１４】
センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。
【００１５】
コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。
【００１６】
コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。
【００１７】
図２は、本実施形態によるメモリセルＭＣの書込み動作を示す説明図である。本実施形態によるメモリセルＭＣのＭＴＪ素子はビット線ＢＬ１側に接続されており、セルトランジスタＣＴはビット線ＢＬ２側に接続されている。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。
【００１８】
例えば、ＭＴＪ素子は、固定層（ピン層）Ｐ、トンネルバリア層Ｂ、記録層（フリー層）Ｆを順次積層して構成される。ピン層Ｐおよびフリー層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ２Ｏ３，ＭｇＯ）からなる。ピン層Ｐは、磁化配列の向きが固定されている層であり、フリー層Ｆは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。
【００１９】
書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。
【００２０】
図３は、第１の実施形態によるＭＲＡＭの平面レイアウト図である。図４は、図３の４−４線（アクティブエリアＡＡ）に沿った断面図である。図５は、図３の５−５線（ロウ方向）に沿った断面図である。
【００２１】
図３に示すように、ゲート電極ＧＣの延伸方向をロウ方向（第１の方向）とし、ロウ方向に対してほぼ直交する方向をカラム方向（第２の方向）とする。ビット線ＢＬは、カラム方向に延伸している。
【００２２】
図４および図５に示すように、本実施形態によるＭＲＡＭは、半導体基板１０上に形成されている。半導体基板１０にアクティブエリアＡＡおよび素子分離領域ＳＴＩ（Shallow Trench Isolation）が交互に形成されている。アクティブエリアＡＡには、セルトランジスタＣＴが形成されている。図４に示すように、セルトランジスタＣＴは、半導体基板１０に埋め込まれたゲート電極ＧＣを含み、ゲート電極ＧＣの両側にＮ＋型のソース拡散層Ｓおよびドレイン拡散層Ｄを備えている。尚、ゲート電極ＧＣは、半導体基板１０および配線Ｍ１，Ｍ２から絶縁分離されている。
【００２３】
同一のアクティブエリアＡＡには２つのセルトランジスタＣＴが形成されており、これらの２つのセルトランジスタＣＴは、ソースまたはドレインを共有している。ここでは、２つのセルトランジスタＣＴは、ソースを共有しているものとする。
【００２４】
セルトランジスタＣＴの共通ソースＳは、コンタクトプラグＣＢを介して第１のメタル配線層によって形成された第１の配線Ｍ１に接続されている。第１の配線Ｍ１は、ビット線ＢＬ２（またはソース線）に接続されている。
【００２５】
セルトランジスタＣＴのドレインＤは、ビアコンタクトＶ０を介してＭＴＪ素子の下端（例えば、ピン層）に電気的に接続されている。
【００２６】
ＭＴＪ素子の上端（例えば、フリー層）は、上部電極ＵＥに接続されている。そして、図５に示すように、ロウ方向において、互いに隣接する２つのＭＴＪ素子の上端は、共通の上部電極ＵＥに接続されており、その上部電極ＵＥは、第２のメタル配線層によって形成された第２の配線Ｍ２に接続されている。第２の配線Ｍ２は、ビット線ＢＬ１に接続されている。
【００２７】
ＩＬＤ（Inter-Layer Dielectric）は、各配線間を絶縁するための層間絶縁膜である。
【００２８】
図３において、ゲート電極ＧＣとアクティブエリアＡＡとの交点にセルトランジスタＣＴが設けられている。１つのアクティブエリアＡＡに対して２つのセルトランジスタＣＴが設けられている。ＭＴＪ素子は、平面レイアウトにおいて、コンタクトプラグＣＢと上部電極ＵＥとの間のビアコンタクトＶ０上に設けられている。２つのＭＴＪ素子がアクティブエリアＡＡの両端に重複するように形成されており、それぞれが対応するセルトランジスタＣＴを介して共通ソースＳに接続されている。１つのＭＴＪ素子と１つのセルトランジスタＣＴがメモリセルＭＣを構成している。即ち、アクティブエリアＡＡは、その延伸方向において、２つのセルトランジスタＣＴごと（メモリセルＭＣごと）に分離されており、２つずつメモリセルＭＣが各アクティブエリアＡＡに設けられている。
【００２９】
図３に示すように、１つのメモリセルＭＣは、略Ｌ字型に形成されている。尚、本実施形態によるＭＲＡＭのユニットセルＵＣのサイズは、６Ｆ２（３Ｆ×２Ｆ）と非常に小さい。従って、本実施形態によるＭＲＡＭは、ＤＲＡＭの代替として用いることができる。また、ＭＲＡＭは不揮発性メモリであるので、ＥＥＰＲＯＭとしても用いることができる。ここで、Ｆは、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。
【００３０】
データ書込みまたは読出し動作では、或るメモリセルＭＣを選択するために、そのメモリセルＭＣに対応するゲート電極ＧＣ（ワード線ＷＬ）を駆動させる。これにより、そのワード線ＷＬに接続されロウ方向に配列された複数のセルトランジスタＣＴが導通状態になる。そして、或るカラムのビット線対ＢＬ１、ＢＬ２に電圧差を与えることによって、選択ワード線ＷＬと選択ビット線対ＢＬ１、ＢＬ２との交点に対応するメモリセルＭＣが選択され、その選択メモリセルＭＣのＭＴＪ素子にセルトランジスタＣＴを介して電流を流すことができる。
【００３１】
図６は、アクティブエリアＡＡおよびゲート電極ＧＣ（ワード線ＷＬ）を示した平面図である。本実施形態によるアクティブエリアＡＡは、ゲート電極ＧＣに対して（９０−ａｔａｎ（１／３））の角度で交差する方向に延伸している。即ち、アクティブエリアＡＡは、ロウ方向に対して約７１．５６５度の角度で傾斜する。あるいは、アクティブエリアＡＡは、カラム方向に対して約１８．４３５度の角度で傾斜する。
【００３２】
また、本実施形態では、カラム方向におけるゲート電極ＧＣ（ワード線ＷＬ）の幅または互いに隣接するゲート電極ＧＣ（ワード線ＷＬ）間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の３／２倍または２／３倍である。
【００３３】
例えば、カラム方向におけるゲート電極ＧＣの幅または互いに隣接する２つのゲート電極ＧＣ間の間隔は、約３４．８ｎｍである。アクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約２１．９２３ｎｍである。アクティブエリアＡＡは、カラム方向に対してａｔａｎ（１／３）度（約１８．４３５度）の角度で傾斜している。従って、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約２３．２ｎｍとなる。従って、この場合、カラム方向におけるゲート電極ＧＣの幅または互いに隣接するゲート電極ＧＣ間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の３／２倍である。
【００３４】
ビット線ＢＬのピッチは、アクティブエリアＡＡのピッチの１．５倍に従うので、ビット線ＢＬ（カラム）のピッチとワード線ＷＬ（ロウ）のピッチとの比率が１：１となる。一方、アクティブエリアＡＡのライン・アンド・スペースとゲート電極ＧＣ（ワード線ＷＬ）のライン・アンド・スペースとの比率が２：３となる。
【００３５】
このようにアクティブエリアＡＡをロウ方向から（９０−ａｔａｎ（１／３））の角度で傾斜させ、かつ、アクティブエリアＡＡとゲート電極ＧＣ（ワード線ＷＬ）とのピッチの比率を２：３とすることによって、図３に示すように、ＭＴＪ素子は、カラム方向およびロウ方向に等間隔（等ピッチ）で配置され得る。上記の具体例では、カラム方向またはロウ方向に隣接するＭＴＪ素子間の間隔は、約６９．６ｎｍである。
【００３６】
このように、ＭＴＪ素子が、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で配置されることによって、ＭＲＡＭの製造工程において、ＭＴＪ素子の形状およびサイズのばらつき（プロセスばらつき）を抑制することができる。また、ＭＴＪ素子がカラム方向およびロウ方向に等間隔で配置されることによって、隣接するＭＴＪ素子間の間隔が狭くなっても、ＭＲＡＭの製造工程において、リソグラフィ技術およびエッチング技術を用いてＭＴＪ素子を容易に加工することができる。
【００３７】
さらに、ＭＴＪ素子は、該ＭＴＪ素子の複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、ＭＴＪ素子のエッチング加工時に、ロウ方向およびカラム方向に形成された複数の側壁をマスクとして用いてＭＴＪ素子を形成してもよい。これにより、リソグラフィ技術を用いること無く、ＭＴＪ素子を形成することができる。その結果、ＭＲＡＭの製造工程が短縮される。また、側壁は、最小加工寸法Ｆよりも狭くすることができる。従って、この側壁マスク加工技術を用いることによって、ＭＴＪ素子をさらに微細化することができる。
【００３８】
（第２の実施形態）
図７は、第２の実施形態によるＭＲＡＭの平面レイアウト図である。図８は、図７の８−８線（アクティブエリアＡＡ）に沿った断面図である。図９は、図７の９−９線（ロウ方向）に沿った断面図である。
【００３９】
第２の実施形態では、アクティブエリアＡＡが延伸方向において分離されておらず、連続して延伸している。アクティブエリアＡＡは、ロウ方向に対して（９０−ａｔａｎ（１／２））度（約６３．４３５度）の角度で交差する方向に延伸している。また、第２の実施形態では、カラム方向におけるゲート電極ＧＣ（ワード線ＷＬ）の幅または互いに隣接するゲート電極ＧＣ（ワード線ＷＬ）間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の１／２倍または２倍である。
【００４０】
以下、第２の実施形態をより詳細に説明する。
【００４１】
図８および図９に示すように、第２の実施形態によるＭＲＡＭも、半導体基板１０上に形成されている。半導体基板１０にアクティブエリアＡＡおよび素子分離領域ＳＴＩが交互に形成されている。アクティブエリアＡＡには、セルトランジスタＣＴが形成されている。図８に示すように、セルトランジスタＣＴは、半導体基板１０に埋め込まれたゲート電極ＧＣを含み、ゲート電極ＧＣの両側にＮ＋型のソース拡散層Ｓおよびドレイン拡散層Ｄを備えている。尚、ゲート電極ＧＣは、半導体基板１０および配線Ｍ１，Ｍ２から絶縁分離されている。
【００４２】
同一のアクティブエリアＡＡには複数のセルトランジスタＣＴが連続的に形成されている。図８に示すように、ダミーゲート電極ＤＧＣが、ソースまたはドレインを共有する２つのセルトランジスタＣＴの両端に設けられており、実質的に他のセルトランジスタＣＴから分離している。従って、第２の実施形態では、アクティブエリアＡＡは、その延伸方向において連続しているものの、ダミーゲート電極ＤＧＣによって２つのセルトランジスタＣＴごとに分離されている。これにより、図８に示すソースＳを共有し互いに隣接する２つのセルトランジスタＣＴは、図４に示す２つのセルトランジスタＣＴと同様の機能を有する。
【００４３】
セルトランジスタＣＴの共通ソースＳは、コンタクトプラグＣＢを介して、カラム方向に延伸する第１の配線Ｍ１に接続されている。第１の配線Ｍ１は、ビット線ＢＬ２（またはソース線）に接続されている。
【００４４】
セルトランジスタＣＴのドレインＤは、ビアコンタクトＶ０を介してＭＴＪ素子の下端（例えば、ピン層）に電気的に接続されている。
【００４５】
ＭＴＪ素子の上端（例えば、フリー層）は、第２の配線Ｍ２に接続されている。そして、図７に示すように、カラム方向に配列された複数のＭＴＪ素子の上端は、共通の第２の配線Ｍ２によって互いに電気的に接続されている。第２の配線Ｍ２は、ビット線ＢＬ１に接続されている。
【００４６】
ここで、図７に示すように、第１の配線Ｍ１および第２の配線Ｍ２は、平面レイアウトにおいて重複しておらず、ロウ方向に交互に設けられ、カラム方向に延伸している。
【００４７】
第１の配線Ｍ１は、カラム方向に配列されソースＳに接続された複数のコンタクトプラグＣＢをビット線ＢＬ２（ソース線）に接続する。第２の配線Ｍ２は、カラム方向に配列された複数のＭＴＪ素子の上端をビット線ＢＬ１に接続する。
【００４８】
第２の実施形態では、上部電極ＵＥは設けられていない。従って、ＭＲＡＭの製造工程を短縮することができる。
【００４９】
図９に示すように、ビアコンタクトＶ０は、対応するアクティブエリアＡＡに電気的に接続されているものの、アクティブエリアＡＡからＳＴＩの領域へずれている。ＭＴＪ素子も、平面レイアウトにおいて、ビアコンタクトＶ０に適合するようにアクティブエリアＡＡからＳＴＩの領域へずれている。即ち、ビアコンタクトＶ０およびＭＴＪ素子は、アクティブエリアＡＡに対してオフセットを有する。このオフセットによって、複数のＭＴＪ素子は、カラム方向に直線状に配列させることができる。
【００５０】
図７において、ゲート電極ＧＣとアクティブエリアＡＡとの交点にセルトランジスタＣＴが設けられている。１つのアクティブエリアＡＡにおいて隣接する２つのダミーゲート電極ＤＧＣ間に２つのセルトランジスタＣＴが設けられている。ＭＴＪ素子は、平面レイアウトにおいて、第２の配線Ｍ２およびビアコンタクトＶ０に重複するように設けられている。２つのＭＴＪ素子が、それぞれに対応するセルトランジスタＣＴを介して共通ソースＳに接続されている。１つのＭＴＪ素子と１つのセルトランジスタＣＴがメモリセルＭＣを構成している。即ち、１つのアクティブエリアＡＡにおいて隣接する２つのダミーゲート電極ＤＧＣ間に２つずつメモリセルＭＣが設けられている。従って、図３に示すように、１つのメモリセルＭＣは、略Ｌ字型に形成されている。尚、本実施形態によるＭＲＡＭのユニットセルＵＣのサイズは、６Ｆ２（３Ｆ×２Ｆ）と非常に小さい。従って、第２の実施形態によるＭＲＡＭも、ＤＲＡＭの代替として用いることができる。
【００５１】
第２の実施形態におけるデータ書込みまたはデータ読出し動作は、第１の実施形態におけるそれらと同様であるので、ここではその説明を省略する。
【００５２】
図１０は、第２の実施形態によるＭＲＡＭのアクティブエリアＡＡおよびゲート電極ＧＣ（ワード線ＷＬ）を示した平面図である。第２の実施形態によるアクティブエリアＡＡは、ゲート電極ＧＣに対して（９０−ａｔａｎ（１／２））の角度で交差する方向に延伸している。即ち、アクティブエリアＡＡは、ロウ方向に対して約６３．４３５度の角度で傾斜する。あるいは、アクティブエリアＡＡは、カラム方向に対して約２６．５６５度の角度で傾斜する。尚、アクティブエリアＡＡは、その延伸方向において連続している。
【００５３】
また、第２の実施形態では、カラム方向におけるゲート電極ＧＣ（ワード線ＷＬ）の幅または互いに隣接するゲート電極ＧＣ（ワード線ＷＬ）間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の２倍または１／２倍である。
【００５４】
例えば、カラム方向におけるゲート電極ＧＣの幅または互いに隣接する２つのゲート電極ＧＣ間の間隔は、約２３．２ｎｍである。アクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約３１．１ｎｍである。アクティブエリアＡＡは、カラム方向に対してａｔａｎ（１／２）度（約２６．５６５度）の角度で傾斜している。従って、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔は、約３４．８ｎｍとなる。従って、この場合、カラム方向におけるゲート電極ＧＣの幅または互いに隣接するゲート電極ＧＣ間の間隔は、ロウ方向におけるアクティブエリアＡＡの幅または互いに隣接するアクティブエリアＡＡ間の間隔の２／３倍である。
【００５５】
ビット線ＢＬのピッチは、アクティブエリアＡＡのピッチに従うので、ビット線ＢＬ（カラム）のピッチとワード線ＷＬ（ロウ）のピッチとの比率が３：２となる。さらに換言すると、アクティブエリアＡＡ（またはビット線ＢＬ）のライン・アンド・スペースとゲート電極ＧＣ（ワード線ＷＬ）のライン・アンド・スペースとの比率が３：２となる。
【００５６】
このようにアクティブエリアＡＡをロウ方向から（９０−ａｔａｎ（１／２））の角度で傾斜させ、かつ、アクティブエリアＡＡ（またはビット線ＢＬ）とゲート電極ＧＣ（ワード線ＷＬ）とのピッチの比率を３：２とすることによって、図７に示すように、ＭＴＪ素子は、カラム方向およびロウ方向に等間隔（等ピッチ）で配置され得る。上記の具体例では、カラム方向またはロウ方向に隣接すＭＴＪ素子間の間隔は、約６９．６ｎｍである。
【００５７】
このように、ＭＴＪ素子が、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で配置され得る。さらに、第２の実施形態においても、ＭＴＪ素子が複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５９】
１０・・・半導体基板、ＡＡ・・・アクティブエリア、ＳＴＩ・・・素子分離領域、ＭＣ・・・メモリセル、ＵＥ・・・上部電極、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｐ・・・ピン層、Ｂ・・・トンネル絶縁膜、Ｆ・・・フリー層、Ｍ１、Ｍ２・・・第１、第２の配線、Ｖ０・・・ビアコンタクト、ＣＢ・・・コンタクトプラグ、ＧＣ・・・ゲート電極（ＷＬ・・・ワード線）、ＢＬ１，ＢＬ２・・・ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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