(57)【特許請求の範囲】
【請求項１】
半導体接合素子であって、前記接合素子は：
予め選択した極性を有する低抵抗半導体材料製の基板と；
前記基板内に延伸し、前記基板上面から下方に延伸するに従い内側にテーパさせてＶ字型溝の形状としたテーパ状凹部と；
前記テーパ状凹部内に配設し、且つ前記基板上面の上側に延伸する、前記基板の極性とは反対の極性を有する半導体層であって、
前記半導体層は次の工程、すなわち、
厚さ１〜１０ｕｍのノンドープポリシリコンの堆積、
前記基板とは反対の極性を有するドーパントの注入、
前記ドーパントを前記基板に拡散するためのアニール、で形成され、
前記テーパ状凹部の底部先端の局所電界を強化して接合素子の降伏電圧を低下させ、かつ、前記テーパ状凹部を形成するためのマスクとして用いた酸化物層を覆っている半導体層；と、
前記半導体層を覆う金属層とを備え、
1つの前記半導体層に複数の前記テーパ状凹部が備えられていること、を特徴とする半導体接合素子。
【請求項２】
前記基板は、シリコン基板からなること、を特徴とする請求項１に記載の半導体接合素子。
【請求項３】
前記基板は、［１００］面方位を有すること、を特徴とする請求項１に記載の半導体接合素子。
【請求項４】
前記半導体層は、ポリシリコン層からなること、を特徴とする請求項１に記載の半導体接合素子。
【請求項５】
半導体接合素子を形成する方法であって、前記方法は；
予め選択した極性を有する低抵抗半導体材料製の基板表面に酸化物層を形成したのち、前記酸化物層にエッチングによって開口部を形成する；
前記開口部から前記基板をエッチングし、前記基板上面から下方に延伸するに従い内側にテーパさせてＶ字型溝の形状としたテーパ状凹部を形成する；
前記基板とは反対の極性を有する半導体層を前記凹部内に形成し、且つ前記基板上面の上側に延伸させ、前記酸化物層を覆う；
前記半導体層を覆う金属層を形成する；
工程を備え、
前記半導体層を形成する工程は
厚さ１〜１０ｕｍのノンドープポリシリコンの堆積、
前記基板とは反対の極性を有するドーパントの注入、
前記ドーパントを前記基板に拡散するためのアニール、
工程を備え、
1つの前記半導体層に複数の前記テーパ状凹部が備えられていることを特徴とする方法。
【請求項６】
前記基板に前記テーパ状凹部を異方性エッチングすることから更になること、を特徴とする請求項５に記載の方法。
【請求項７】
前記基板には、シリコン基板からなること、を特徴とする請求項６に記載の方法。
【請求項８】
前記シリコン基板は、［１００］面方位を有すること、を特徴とする請求項７に記載の方法。
【請求項９】
前記半導体層の材料を、ポリシリコンとすること、を特徴とする請求項５に記載の方法。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、２００７年７月１１日付で出願した、発明の名称「低降伏電圧を有する低電圧過渡電圧サプレッサ（Low Voltage Transient Voltage Suppressor with Reduced Breakdown Voltage）」の米国特許出願第１１／８２７，４６３号の優先権を主張するものであり、該出願は、２００６年８月１０日付で出願した、発明の名称「低電圧ＴＶＳにおけるＶ字型溝利用（V-Groove Application in Low Voltage TVS）」の米国仮特許出願第６０／８３６，８７５号の利益を主張するもので、該出願は引用によりここに組込まれているものとする。
【技術分野】
【０００２】
本発明は、概して、過渡電圧抑制（ＴＶＳ）素子に関し、より詳細には、低電圧ＴＶＳ素子に関する。
【背景技術】
【０００３】
実質的に、全ての電子機器は、静電放電や電磁結合による干渉等の過渡的摂動の影響を受け易い。こうした摂動は、電子機器への入出力（Ｉ／Ｏ）インターフェースで発生することが多い。過渡的摂動又は信号の影響を受け易い入出力インターフェースの典型的な例として、２〜３例を挙げると、電源入力端子やデータバス端末がある。
【０００４】
ＴＶＳ接合ダイオードは、一般的に、電子機器を過渡電圧信号に起因する損傷から保護するのに用いられている。過渡抑制用に電子機器に取付けるＴＶＳ接合ダイオードには、正常な過渡状態下では逆バイアスが印加される。しかしながら、過渡状態中、逆バイアス電圧が、逆降伏電圧を上回ると、ＴＶＳ接合ダイオードは、過渡電圧をダイオードの逆降伏電圧と等しくなるようクランプし、それによって過渡電圧が電子機器で保持可能な最大電圧を上回るのを防止する。
【０００５】
従来技術のＴＶＳ接合ダイオードは、高電圧（例えば、＞５ボルト）印加に対しては良好に動作するが、低電圧（例えば、＜５ボルト）印加では、特定の不利な特性を呈する。この低電圧ＴＶＳ接合ダイオードの不利な特性として、高降伏電圧が挙げられる。今日の電子機器は、５ボルト以下、例えば３ボルトや１．８ボルト、又はそれ以下の電位を供給するバッテリで動作するよう、設計されている。バッテリで動作する回路の電流条件も、同様により低電位で駆動するようになっている。これらの電子機器の多くが耐え得る最大電圧が比較的低いため、ＴＶＳ接合ダイオードが低レベルで過渡電圧をクランプするように、降伏電圧を下げることが望ましい。
【発明の概要】
【０００６】
本発明によれば、半導体接合素子を提供する。この素子には、予め選択した極性を有する低抵抗半導体材料製の基板を含む。テーパ状凹部を、基板内に延伸させ、基板上面から下方に延伸するに従い内側にテーパさせる。半導体層を、凹部内に配設し、且つ基板上面の上側にも延伸させる。半導体層の極性を、基板とは反対の極性とする。金属層で、半導体層上を覆う。
【０００７】
本発明の１態様によれば、上記基板には、シリコン基板からなる。
【０００８】
本発明の別の態様によれば、上記テーパ状凹部を、Ｖ字型溝とする。
【０００９】
本発明の別の態様によれば、上記テーパ状凹部を、Ｖ字型溝とする。
【００１０】
本発明の別の態様によれば、上記基板には、[１００]面方位を有する。
【００１１】
本発明の別の態様によれば、上記半導体層にはポリシリコン層からなる。
【００１２】
本発明による別の態様によれば、半導体接合素子を形成する方法は、まず予め選択した極性を有する低抵抗半導体材料製の基板に、テーパ状凹部を形成することから開始する。この凹部を、基板上面から下方に延伸するに従い内側にテーパさせる。半導体層を凹部内に形成し、且つ基板上面の上側にも延伸させる。半導体層の極性を、基板とは反対の極性とする。半導体層を覆う金属層を形成する。
【図面の簡単な説明】
【００１３】
【図１】過渡電圧サプレッサ（ＴＶＳ）として利用して、回路を電源端子Ｖｃｃ及びＶｄｄに存在する電圧過渡から分離している本発明の半導体接合素子を示す。
【図２】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の１例を示す。
【図３】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の１例を示す。
【図４】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の１例を示す。
【図５】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の１例を示す。
【図６】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の１例を示す。
【図７】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の１例を示す。
【図８】溝底部での電流分布に関するシミュレーションであり、電流密度が増大した状態を示している。
【図９ａ】夫々本発明により製造した低電圧ＴＶＳ素子に関する電圧電流特性、及び凹部又は溝を設けない相当する平面的なＴＶＳ素子に関する電圧電流特性を示す。
【図９ｂ】夫々本発明により製造した低電圧ＴＶＳ素子に関する電圧電流特性、及び凹部又は溝を設けない相当する平面的なＴＶＳ素子に関する電圧電流特性を示す。
【図１０】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【図１１】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【図１２】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【図１３】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【図１４】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【図１５】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【図１６】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【図１７】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【図１８】本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。
【発明を実施するための形態】
【００１４】
図１では、ＴＶＳ素子４の１使用方法について説明しており、ＴＶＳ素子４により、利用回路２を、電源端子Ｖｃｃ及びＶｄｄに存在する電圧過渡から分離している。ＴＶＳ素子４は、利用回路２を通る正負両方の過渡電位を抑制するのに有効である。注目すべきは、この他の様々な用途がＴＶＳ素子４には有り、例えばＩ／Ｏデータラインやその他の様々なインターフェースに用いる保護素子等がある。ブロック６を例えば集積回路とし、該集積回路では、利用回路２とＴＶＳ素子４を同じダイに共存させてもよい。それとは異なり、ブロック６を例えばプリント基板とし、該プリント基板で、ＴＶＳ素子４を、利用回路２を保護する別個の構成要素としてもよい。
【００１５】
本発明により、従来素子より降伏電圧を低くできた低電圧ＴＶＳ接合ダイオードを提供する。降伏電圧の低下を、基板に配置したｐｎ接合付近で局所電界を強化することにより達成する。局所電界を強化すると、その結果局所電流密度が高まるが、この局所電界を、基板と該基板を覆うＮ＋ポリ層との間に角の尖った界面を設けることによって、増大させる。詳しく後述するように、Ｖ字型溝等のテーパ状凹部を、基板に設けて、角の尖った界面を形成する。
【００１６】
本発明によるＴＶＳ素子２００の製造を、図２〜図７と関連して後述する半導体処理工程を用いて達成できる。図２で示すように、半導体材料のウエハ２０２としては、均一な厚み（例えば、２５０ミクロン）のｐ型結晶質シリコン等所望の特性を有するものを、選択する。ここで例示する本発明の実施例では、原材料には、結晶方位（［１００］結晶面材料等）を有し、それによりＶ型溝又は凹部を異方性エッチング液で該原料中に作製できるようにする。第１マスクを形成するために、基板には、二酸化シリコン層２０４を備え、該層を、基板表面を酸化させて形成してもよい。１実施例では、この酸化物層２０４の厚さを、約５０００オングストロームとする。
【００１７】
図３で示すように、次に、フォトレジストマスク２０６を使用して、Ｖ字型凹部と成る開口部を形成する。図４に示す、幾つかの実施例における開口部２０８の幅を、基板２０２の表面に沿って、約５ミクロンとしてもよい。図５では、フォトレジスト２０６を除去し、Ｖ字型凹部２１０を形成する。Ｖ字型凹部２１０を、異方性エッチング液（例えば、ヒドラジン及び水）を使用して形成してもよい。凹部２１０の底部を、約１〜１０ｕｍの深さまで基板２０２内に延伸させてもよい。次に、図６では、Ｎ＋高ドープポリシリコン層２１２を、従来技術を使用して堆積させる。ポリシリコン層２１２でＶ字型凹部２１０を充填すると共に酸化物層２０４も被覆する。ポリシリコン層２１２の厚さを、基板２０２の表面から上方に約１〜１０ｕｍとしてもよい。
【００１８】
本発明の実施例によっては、Ｎ＋型ポリシリコン層２１２を、まずノンドープポリシリコンの層を堆積させて形成してもよい。適当なドーパント材料（例えば、リン、ヒ素）を、ノンドープポリシリコン層に注入する。Ｎ＋型ポリシリコンをこの方法、或はｉｎ-ｓｉｔｕで堆積するかに関係無く、次なるアニール工程を用いて、ドーパントを基板２０２内に拡散する又は打ち込む。このように、ｐｎ接合を、ポリシリコン／基板界面でよりもむしろ基板内に配置し、それによって界面準位が、ｐｎ接合からのリーク電流に影響を及ぼすのを防止する。
【００１９】
次に、図７では、金属層２１４を、ポリシリコン層２１２上に形成する。金属層２１４を、例えばアルミニウム等任意の適当な金属としてもよい。この金属層をアノードとする。また金属層を基板裏側にも形成して、カソード電極として機能させる。
【００２０】
以上、本発明による半導体接合素子を作製する一連の方法工程の１例について記述した。しかしながら、上記方法以外の方法やバリエーションも、採用できる。例えば、エッチング障壁及び酸化障壁として窒化シリコン（Ｓｉ３Ｎ，ｔ）層を用いて選択酸化タイプの工程を使用して、略同じ構造を付与してもよい。また、追加のマスクを備えて、素子内、又は素子上に追加の特性又は構成を形成してもよい。また、パッシベーション層を、従来の方法で金属アノードの上に設けて、素子を保護し、その構造及び電気的完全性を維持するのに役立ててもよい。
【００２１】
上述した本発明の特定の実施例では、基板が、［１００］面の表面を有するように選択した。かかる方位とすることで、切頂したＶ字型の溝を、基板に異方性エッチングできる。この方位の長所は、最初のエッチングで切頂したＶ字型を得、次なるエッチング工程で、引続き元の切頂したＶ字型の溝より下の領域を除去して、略Ｖ字型の凹部を形成する点である。この種のエッチングでは、元の溝壁に関してサイドエッチングが殆ど生じない。図５では、Ｖ字型凹部２１０の形成について説明しているが、該凹部２１０を、そのテーパ形状が十分に凹部２１０の底部で基板２０２の局所電界を強化し、それにより素子の降伏電圧を低下させるのであれば、他のテーパ形状で形成してもよい。そうした場合、基板が［１００］面とは異なる面方位を備えることが望ましいかもしれない。
【００２２】
シミュレーションで、本発明では降伏電圧が、相当する従来の半導体接合素子と比較して、低下することが、確認された。例えば、図８では、凹部２１０の底部での電流分布を示している。同箇所で電界が強化されたため、電流密度が増大している。図９ａ及び図９ｂは夫々、本発明により製造した低電圧ＴＶＳ素子に関する（図９ａ及び図９ｂの曲線２６０）電圧電流特性、及び凹部又は溝を設けない相当する平面的なＴＶＳ素子に関する（図９ａ及び図９ｂの曲線２７０）電圧電流特性を示している。両図共、本発明に関するものの方が、少なくとも同じ基板ドーピング濃度で形成した相当する素子に関するものより、降伏電圧が低いことを示している。
【００２３】
図１０乃至図１８では、本発明による半導体接合素子を製造するのに用いてもよい半導体処理工程の別の例を示す。この例では、複数のＶ字型凹部３１０を、ウエハ２０２に形成する。図１０は、Ｎ＋高ドープポリシリコン層３１２を形成した後の素子を示しており、図６に示した、単一Ｖ字型凹部素子の状態と類似している。図１１では、フォトレジストマスク３３０を、コンタクトホールを形成し易くするために、ポリシリコン層３１２上に塗布している。ポリシリコン層３１２の露出部分を、その後図１２ではエッチングして、酸化物層３０４の下にある部分を露出させる。次に、図１３では、保護性酸化物層３３５を、ポリシリコン層３１２及び酸化物層３０４上に形成する。パターニングされたフォトレジスト３４０を、その後図１４では塗布して、コンタクトホール３６０を画定して後、酸化膜３３５をエッチングし、フォトレジストを除去する（図１５）。金属層３５０を、その後図１６では堆積させて、コンタクトホール３６０を充填する。図１７では、フォトレジスト３５５を、金属層３５０上に塗布して、金属ＰＡＤ領域を画定する。金属層３５０をエッチングし、フォトレジスト３５５を図１８では除去し、その結果、図示したような素子を完成させる。
【符号の説明】
【００２４】
２                    利用回路
４、２００        ＴＶＳ素子
２０２                基板
２０４                酸化物層
２０６、３３０        フォトレジストマスク
２０８                開口部
２１０、３１０        凹部
２１２、３１２        ポリシリコン層
２１４                金属層
３３５                保護酸化物層
３５５                フォトレジスト
３６０                コンタクトホール
【図１】
0005682052.tif 000002
【図２】
0005682052.tif 000003
【図３】
0005682052.tif 000004
【図４】
0005682052.tif 000005
【図５】
0005682052.tif 000006
【図６】
0005682052.tif 000007
【図７】
0005682052.tif 000008
【図８】
0005682052.tif 000009
【図９ａ】
0005682052.tif 000010
【図９ｂ】
0005682052.tif 000011
【図１０】
0005682052.tif 000012
【図１１】
0005682052.tif 000013
【図１２】
0005682052.tif 000014
【図１３】
0005682052.tif 000015
【図１４】
0005682052.tif 000016
【図１５】
0005682052.tif 000017
【図１６】
0005682052.tif 000018
【図１７】
0005682052.tif 000019
【図１８】
0005682052.tif 000020