(57)【特許請求の範囲】
【請求項１】
入力信号を第１及び第２の入力信号に分配する分配回路と、
同一のパッケージ内に、第１のトランジスタと、前記第１のトランジスタの出力インピーダンスを変換する第1の内部変換回路とが設けられた構成を備え、前記第１の入力信号を増幅するキャリアアンプと、
前記同一のパッケージ内に、前記第１のトランジスタとは飽和出力電力の異なる第２のトランジスタと、前記第２のトランジスタの出力インピーダンスを前記第１の内部変換回路の出力インピーダンスとは異なる出力インピーダンスに変換する第２の内部変換回路とが設けられた構成を備え、前記第２の入力信号を増幅するピークアンプと、
前記キャリアアンプから出力された第１の出力信号と、前記ピークアンプから出力された第２の出力信号とを合成する合成回路と、
前記キャリアアンプと前記合成回路の間に接続され、前記第１の出力信号の伝送線路との間でインピーダンスを整合させる第１の外部変換回路と、
前記ピークアンプと前記合成回路の間に接続され、前記第２の出力信号の伝送線路との間でインピーダンスを整合させ、前記第１の外部変換回路と同一の回路を有する第２の外部変換回路と、
前記第１の外部変換回路と前記合成回路の間に接続され、前記第１の外部変換回路の出力インピーダンスを補正する第１の補正線路と、
前記第２の外部変換回路と前記合成回路の間に接続され、前記第２の外部変換回路の出力インピーダンスを補正する第２の補正線路と、を備え、
前記第１の補正線路及び前記第２の補正線路は、前記第１の外部変換回路及び前記第２の外部変換回路の各出力インピーダンスの比が前記ピークアンプ及び前記キャリアアンプの各飽和出力電力の比と同一となるように出力インピーダンスを補正することを特徴とするドハティ増幅器。
【請求項２】
前記第１の補正線路及び前記第２の補正線路は、前記第１の外部変換回路及び前記第２の外部変換回路の各出力インピーダンスの比が前記キャリアアンプ及び前記ピークアンプの各出力インピーダンスの比と同一となるように出力インピーダンスを補正することを特徴とする請求項１に記載のドハティ増幅器。
【請求項３】
前記第１の外部変換回路は、前記キャリアアンプの出力端と前記合成回路の間に接続された第１のインダクタンス素子と、一端が前記第１のインダクタンス素子に接続され、他端が接地された第１のコンデンサ素子とを有し、
前記第２の外部変換回路は、前記ピークアンプの出力端と前記合成回路の間に接続された第２のインダクタンス素子と、一端が前記第２のインダクタンス素子に接続され、他端が接地された第２のコンデンサ素子とを有することを特徴とする請求項１または２に記載のドハティ増幅器。
【請求項４】
前記第１及び第２のトランジスタは、同一の基板上に設けられた単一の半導体チップで構成されてなることを特徴とする請求項１〜３のいずれかに記載のドハティ増幅器。
【請求項５】
前記第１及び第２の内部変換回路が、同一の誘電体基板に設けられていることを特徴とする請求項１〜４のいずれかに記載のドハティ増幅器。
【請求項６】
入力信号を第１及び第２の入力信号に分配する分配回路と、
前記第１の入力信号を増幅し、第１の半導体デバイスと、前記第１の半導体デバイスの出力インピーダンスを単一段で第１の出力インピーダンスに変換する第1の内部変換回路とを備えるキャリアアンプと、
前記第２の入力信号を増幅し、前記キャリアアンプとは飽和出力電力が異なり、第２の半導体デバイスと、前記第２の半導体デバイスの出力インピーダンスを単一段で前記第１の出力インピーダンスとは異なる第２の出力インピーダンスに変換する第２の内部変換回路とを備えるピークアンプと、
前記キャリアアンプから出力された第１の出力信号と、前記ピークアンプから出力された第２の出力信号とを合成する合成回路と、
前記キャリアアンプと前記合成回路の間に接続され、前記第１の出力信号の伝送線路との間でインピーダンスを整合させる第１の外部変換回路と、
前記ピークアンプと前記合成回路の間に接続され、前記第２の出力信号の伝送線路との間でインピーダンスを整合させ、前記第１の外部変換回路と同一の回路を有する第２の外部変換回路と、
前記第１の外部変換回路と前記合成回路の間に接続され、前記第１の外部変換回路の出力インピーダンスを補正する第１の補正線路と、
前記第２の外部変換回路と前記合成回路の間に接続され、前記第２の外部変換回路の出力インピーダンスを補正する第２の補正線路と、を備え、
前記第１の補正線路及び前記第２の補正線路は、前記第１の外部変換回路及び前記第２の外部変換回路の各出力インピーダンスの比が前記ピークアンプ及び前記キャリアアンプの各飽和出力電力の比と同一となるように出力インピーダンスを補正することを特徴とするドハティ増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドハティ増幅器に関する。
【背景技術】
【０００２】
無線通信のデジタル変調信号は、通信速度の高速化に伴って、瞬時ピーク電力比（ＰＡＲ：Ｐｅａｋ−ｔｏ−Ａｖｅｒａｇｅ  Ｒａｔｉｏ）が増加している。瞬時ピーク電力比は、単位時間当たりの信号の平均電力に対するピーク電力の比である。
【０００３】
瞬時ピーク電力比が増加すると、信号を増幅する増幅器の飽和出力電力と、信号の瞬時ピーク電力との差が増加するため、信号が劣化し、増幅器の効率が低下するという問題が生ずる。この問題を解決するため、特許文献１に開示されたドハティ増幅器が用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３２２９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ドハティ増幅器は、信号の位相を変換する遅延線路に加え、アンプの出力インピーダンスを変換するためのインピーダンス変換回路などを必要とするため、回路構成が複雑であり、設計段階において、シミュレーション結果に基づく煩雑な調整を必要とする。
【０００６】
本発明の目的は、単純な回路構成を有し、調整が容易なドハティ増幅器を提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するため、本発明のドハティ増幅器は、入力信号を第１及び第２の入力信号に分配する分配回路と、同一のパッケージ内に、第１のトランジスタと、前記第１のトランジスタの出力インピーダンスを変換する第1の内部変換回路とが設けられた構成を備え、前記第１の入力信号を増幅するキャリアアンプと、前記同一のパッケージ内に、前記第１のトランジスタ前記第１のトランジスタとは飽和出力電力の異なる第２のトランジスタと、前記第２のトランジスタの出力インピーダンスを前記第１の内部変換回路の出力インピーダンスとは異なる出力インピーダンスに変換する第２の内部変換回路とが設けられた構成を備え、前記第２の入力信号を増幅するピークアンプと、前記キャリアアンプから出力された第１の出力信号と、前記ピークアンプから出力された第２の出力信号とを合成する合成回路と、前記キャリアアンプと前記合成回路の間に接続され、前記第１の出力信号の伝送線路との間でインピーダンスを整合させる第１の外部変換回路と、前記ピークアンプと前記合成回路の間に接続され、、前記第２の出力信号の伝送線路との間でインピーダンスを整合させ、前記第１の外部変換回路と同一の回路を有する第２の外部変換回路と、前記第１の外部変換回路と前記合成回路の間に接続され、前記第１の外部変換回路の出力インピーダンスを補正する第１の補正線路と、前記第２の外部変換回路と前記合成回路の間に接続され、前記第２の外部変換回路の出力インピーダンスを補正する第２の補正線路と、を備え、前記第１の補正線路及び前記第２の補正線路は、前記第１の外部変換回路及び前記第２の外部変換回路の各出力インピーダンスの比が前記ピークアンプ及び前記キャリアアンプの各飽和出力電力の比と同一となるように出力インピーダンスを補正する。
【０００８】
上記のドハティ増幅器において、前記第１の補正線路及び前記第２の補正線路は、前記第１の外部変換回路及び前記第２の外部変換回路の各出力インピーダンスの比が前記キャリアアンプ及び前記ピークアンプの各出力インピーダンスの比と同一となるように出力インピーダンスを補正してもよい。
【０００９】
上記のドハティ増幅器において、前記第１の外部変換回路は、前記キャリアアンプの出力端と前記合成回路の間に接続された第１のインダクタンス素子と、一端が前記第１のインダクタンス素子に接続され、他端が接地された第１のコンデンサ素子とを有し、前記第２の外部変換回路は、前記ピークアンプの出力端と前記合成回路の間に接続された第２のインダクタンス素子と、一端が前記第２のインダクタンス素子に接続され、他端が接地された第２のコンデンサ素子とを有してもよい。
【００１１】
上記のドハティ増幅器において、前記第１及び第２のトランジスタは、同一の基板上に設けられた単一の半導体チップで構成されてもよい。
【００１２】
上記のドハティ増幅器において、前記第１及び第２の内部変換回路が、同一の誘電体基板に設けられてもよい。
【００１３】
また、本発明のドハティ増幅器は、入力信号を第１及び第２の入力信号に分配する分配回路と、前記第１の入力信号を増幅し、第１の半導体デバイスと、前記第１の半導体デバイスの出力インピーダンスを単一段で第１の出力インピーダンスに変換する第1の内部変換回路とを備えるキャリアアンプと、前記第２の入力信号を増幅し、前記キャリアアンプとは飽和出力電力が異なり、第２の半導体デバイスと、前記第２の半導体デバイスの出力インピーダンスを単一段で前記第１の出力インピーダンスとは異なる第２の出力インピーダンスに変換する第２の内部変換回路とを備えるピークアンプと、前記キャリアアンプから出力された第１の出力信号と、前記ピークアンプから出力された第２の出力信号とを合成する合成回路と、前記キャリアアンプと前記合成回路の間に接続され、前記第１の出力信号の伝送線路との間でインピーダンスを整合させる第１の外部変換回路と、前記ピークアンプと前記合成回路の間に接続され、前記第２の出力信号の伝送線路との間でインピーダンスを整合させ、前記第１の外部変換回路と同じ回路構成を有する第２の外部変換回路と、前記第１の外部変換回路と前記合成回路の間に接続され、前記第１の外部変換回路の出力インピーダンスを補正する第１の補正線路と、前記第２の外部変換回路と前記合成回路の間に接続され、前記第２の外部変換回路の出力インピーダンスを補正する第２の補正線路と、を備え、前記第１の補正線路及び前記第２の補正線路は、前記第１の外部変換回路及び前記第２の外部変換回路の各出力インピーダンスの比が前記ピークアンプ及び前記キャリアアンプの各飽和出力電力の比と同一となるように出力インピーダンスを補正する。
【発明の効果】
【００１４】
本発明によれば、単純な回路構成を有し、調整が容易なドハティ増幅器を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】比較例に係る対称型ドハティ増幅器を示す回路構成図である。
【図２】アンプの内部構成図である。
【図３】ドハティ増幅器の出力電力に対するドレイン効率の変化を示すグラフである。
【図４】比較例に係る非対称型ドハティ増幅器を示す回路構成図である。
【図５】比較例に係る非対称型ドハティ増幅器のインピーダンス変換の軌跡を示すスミスチャートである。
【図６】実施例１の非対称型ドハティ増幅器を示す回路構成図である。
【図７】Ｚｃ：Ｚｐ＝Ｐｐ：Ｐｃの場合における、非対称型ドハティ増幅器のインピーダンス変換の軌跡を示すスミスチャートである。
【図８】Ｚｃ：Ｚｐ＝Ｐｃ：Ｐｐの場合における、非対称型ドハティ増幅器のインピーダンス変換の軌跡を示すスミスチャートである。
【図９】非対称型ドハティ増幅器の回路基板のレイアウトの一例を示す平面図である。
【図１０】９０度ハイブリッドカプラの回路構成図である。
【図１１】アンプの内部構成の一例を示す平面図である。
【図１２】アンプの内部構成の一例を示す平面図である。
【図１３】アンプの内部構成の一例を示す平面図である。
【図１４】実施例２の非対称型ドハティ増幅器を示す回路構成図である。
【図１５】実施例３の非対称型ドハティ増幅器を示す回路構成図である。
【発明を実施するための形態】
【００１６】
図１は、比較例に係る対称型ドハティ増幅器を示す回路構成図である。図１に示すように、ドハティ増幅器は、分配回路１、キャリアアンプ１０、ピークアンプ２０、１／４波長位相遅延線路４１，４２、オフセット線路３１，３２、合成回路２、及び１／４波長線路５を含む。合成回路２は、キャリアアンプ１０とピークアンプ２０との出力を合成する合成点Ｐ０を含む。
【００１７】
キャリアアンプ１０、オフセット線路３１、及び１／４波長位相遅延線路４１は、この順で直列に接続され、他方、１／４波長位相遅延線路４２、ピークアンプ２０、及びオフセット線路３２は、この順で直列に接続されている。キャリアアンプ１０、及び１／４波長位相遅延線路４２は、分配回路１を介して、互いに接続され、１／４波長位相遅延線路４１、及びオフセット線路３２は、合成点Ｐ０を介して、互いに接続されている。
【００１８】
分配回路１は、入力端子Ｔｉｎから入力された入力信号Ｓ１を、例えば電力が均等になるように、第１及び第２の入力信号Ｓ１，Ｓ２に分配する。第１の入力信号Ｓ１は、キャリアアンプ１０に入力され、他方、第２の入力信号Ｓ２は、１／４波長位相遅延線路４２を介してピークアンプ２０に入力される。１／４波長位相遅延線路４２は、第２の入力信号Ｓ２に９０度の位相遅延を与える。
【００１９】
キャリアアンプ１０は、入力された第１の入力信号Ｓ１を増幅し、他方、ピークアンプ２０は、入力された第２の入力信号Ｓ２を増幅する。具体的には、キャリアアンプ１０は、常時、第１の入力信号Ｓ１を増幅し、他方、ピークアンプ２０は、第２の入力信号Ｓ２の電力が所定値以上、すなわち、ピークである場合に、入力信号Ｓ２を増幅する。例えば、キャリアアンプ１０は、Ａ級又はＡＢ級アンプであり、ピークアンプ２０は、Ｃ級アンプである。また、キャリアアンプ１０、及びピークアンプ２０の各飽和出力電力は、同一であり、例えば１００（Ｗ）である。
【００２０】
キャリアアンプ１０から出力された第１の出力信号Ｓ１０は、オフセット線路３１と、１／４波長位相遅延線路４１とを介して、合成点Ｐ０に至る。一方、ピークアンプ２０から出力された第２の出力信号Ｓ２０は、オフセット線路３２を介して、合成点Ｐ０に至る。第１及び第２の出力信号Ｓ１０，Ｓ２０の合成信号は、１／４波長線路５を介して、出力端子Ｔｏｕｔから出力される。
【００２１】
オフセット線路３２の電気長は、バックオフ動作時における合成点Ｐ０から見たピークアンプ２０のインピーダンスが、理想的には開放端となる程度に、高い値に設定されている。オフセット線路３１の電気長は、オフセット線路３２の電気長と同一である。
【００２２】
１／４波長位相遅延線路４１は、ピークアンプ２０側の１／４波長位相遅延線路４２により与えられた９０度の位相遅延を補償するように、第１の入力信号Ｓ１に９０度の位相遅延を与える。これにより、第１及び第２の入力信号Ｓ１，Ｓ２は、キャリアアンプ１０、及びピークアンプ２０の飽和動作時に、合成点Ｐ０において位相が一致した状態で合成される。また、１／４波長線路５は、合成点Ｐ０と出力端子Ｔｏｕｔの間において出力インピーダンスを変換する。
【００２３】
例えば、キャリアアンプ１０、及びピークアンプ２０の飽和動作時における出力インピーダンスは、１０（Ω）であり、合成点Ｐ０におけるインピーダンスは、６．７（Ω）である。また、出力端子Ｔｏｕｔにおけるインピーダンスは、１／４波長線路５によるインピーダンス変換よって、例えば５０（Ω）となる。
【００２４】
図２は、キャリアアンプ１０の内部構成、すなわち、キャリアアンプ１０のチップを構成するパッケージ内の構成を示している。図２に示すように、キャリアアンプ１０は、パッケージ基板１００と、入力端子１０１と、フィールドスルー１０１１，１０２１と、出力端子１０２と、入力側内部変換回路１０３と、ＦＥＴ回路（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）１０４と、出力側内部変換回路１０５とを含む。ＦＥＴ回路１０４は、半導体チップ上に設けられたＦＥＴデバイスにより構成される。フィールドスルー１０１１，１０２１は、基板１０１２，１０２２にそれぞれ搭載されている。出力側内部変換回路１０５は、インダクタンス成分の線路を有するインダクタ回路１０５ａ、及び、高誘電体基板により形成されたコンデンサ回路１０５ｂを含む。インダクタ回路１０５ａは、基板１０５１ａに搭載されている。コンデンサ回路１０５ｂは、基板１０５１ｂにそれぞれ搭載されている。
【００２５】
パッケージ基板１００は、例えば、セラミックなどの絶縁物を含む絶縁層に、銅などの金属を含む金属層１００１を積層して形成されている。もっとも、パッケージ基板１００は、放熱性を向上するために、金属層１００１のみから形成されてもよい。パッケージ基板１００は、例えば矩形状を有し、入力側内部変換回路１０３と、ＦＥＴ回路１０４と、出力側内部変換回路１０５とが設けられている。なお、図示しないが、各回路１０３〜１０５は、金属ケース、または絶縁体のケースによって共通に覆われている。また、基板１０１２，１０２２，基板１０５１ａ，基板１０５１ｂは、それぞれセラミックなどの絶縁物を含む絶縁層から形成されている。
【００２６】
ＦＥＴ回路１０４と、入力側内部変換回路１０３と、出力側内部変換回路１０５は、互いに独立して形成され、ろう材などの接着部材によってパッケージ基板１００の金属層１００１の表面に接着されている。ここで、金属層１００１は、接地電極（つまり、ＧＮＤ）として機能する。また、入力端子１０１と、出力端子１０２と、入力側内部変換回路１０３と、ＦＥＴ回路１０４と、出力側内部変換回路１０５は、１本以上のボンディングワイヤ１０６により互いに電気的に接続されている。
【００２７】
ＦＥＴ回路１０４は、１個または複数のＦＥＴを含んでいる。なお、本実施例では、複数のＦＥＴを含むマルチフィンガータイプＦＥＴが搭載されているものとする。
【００２８】
ＦＥＴ回路１０４は、例えば、窒化物半導体、またはＧａＡｓ（ガリウムヒ素）系半導体により形成される。窒化物半導体の例としては、ＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＧａＩｎＮ、ＩｎＡｌＧａＮなどが挙げられる。一方、ＧａＡｓ系半導体の例としては、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｌＡｓなどが挙げられる。なお、本比較例では、トランジスタとして、ＦＥＴ回路１０４を例示しているが、他のトランジスタを採用することもできる。
【００２９】
入力側内部変換回路１０３、及び出力側内部変換回路１０５は、インダクタンス素子やコンデンサ素子などを含み、入力端子１０１とＦＥＴ回路１０４の間、及びＦＥＴ回路１０４と出力端子１０２の間において、インピーダンスをそれぞれ整合させる。具体的には、入力側内部変換回路１０３、及び出力側内部変換回路１０５は、インピーダンスを変換して、ＦＥＴ回路１０４の入出力インピーダンスと信号Ｓ１、Ｓ１０の伝送線路の特性インピーダンスとを整合させる。なお、上述した構成は、ピークアンプ２０についても同様である。
【００３０】
図３は、ドハティ増幅器の出力電力に対するドレイン効率の変化を示すグラフである。図３に示すように、ドレイン効率のピーク値Ｅｐは、飽和出力電力Ｐｓ、及び、飽和出力電力から６（ｄＢ）程度のバックオフを取ったレベルＰｂ１に存在する（図中の実線を参照）。ここで、バックオフのレベルは、入力信号Ｓの瞬時ピーク電力比に基づき決定される。
【００３１】
一方、ＷｉＭＡＸ（Ｗｏｒｌｄｗｉｄｅ  Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ  ｆｏｒ  Ｍｉｃｒｏｗａｖｅ  Ａｃｃｅｓｓ）やＬＴＥ（Ｌｏｎｇ  Ｔｉｍｅ  Ｅｖｏｌｕｔｉｏｎ）などの規格に代表される、いわゆる次世代無線通信技術において、伝送信号の瞬時ピーク電力比は、例えば８（ｄＢ）以上である。これに対応して、飽和出力電力から８（ｄＢ）程度のバックオフを取ったレベルＰｂ２にてピーク値Ｅｐを得るために（図中の点線を参照）、非対称型のドハティ増幅器が用いられる。非対称型のドハティ増幅器は、上述した対称型のドハティ増幅器とは異なり、キャリアアンプ、及びピークアンプの各飽和出力電力が、互いに相違する。
【００３２】
非対称型のドハティ増幅器は、上述したような特性を得るために、入力信号の合成点におけるキャリアアンプ、及びピークアンプの飽和出力動作時の各出力インピーダンスＺｃ，Ｚｐが、以下のように、互いに非対称な関係を有している。
Ｚｐ＝Ｚｍ／Γ     式（１）
ここで、Γは、ピークアンプの飽和出力電力Ｐｐのキャリアアンプの飽和出力電力Ｐｃに対する比（いわゆる、サイズ比Ｐｐ／Ｐｃ）である。
【００３３】
例えば、ピークアンプの飽和出力電力Ｐｐ＝１５０（Ｗ）であり、キャリアアンプの飽和出力電力Ｐｃ＝１００（Ｗ）である場合、サイズ比Γ＝１．５である。この場合、例えば、Ｚｃ＝５０（Ω）とすると、上記の式（１）に従って、Ｚｐ＝３３（Ω）である。
【００３４】
図４は、比較例に係る非対称型ドハティ増幅器を示す回路構成を示す。図４に示すように、非対称型ドハティ増幅器は、分配回路１、キャリアアンプ１１、ピークアンプ２１、１／４波長位相遅延線路４１，４２、オフセット線路３１，３２、入力側外部変換回路７１，７２、出力側外部変換回路６１，６２、合成回路２、及び１／４波長線路５を含む。ここで、図１と共通する構成については、同一の符号を付し、その説明を省略する。
【００３５】
入力側外部変換回路７１、及び出力側外部変換回路６１は、キャリアアンプ１１の入力側、及び出力側において、入力信号Ｓ１の伝送線路との間でインピーダンスをそれぞれ整合させる。入力側外部変換回路７２、及び出力側外部変換回路６２は、ピークアンプ２１の入力側、及び出力側において、入力信号Ｓ２の伝送線路との間でインピーダンスをそれぞれ整合させる。
【００３６】
もっとも、キャリアアンプ１１、及びピークアンプ２１は、図２で示したように、チップ内にも変換回路１０３，１０５を有しているので、キャリアアンプ１１、及びピークアンプ２１の各々に、二段階の整合手段が存在することになる。このような構成を採用するのは、インピーダンスを段階的に変化させることによって、Ｑ値を低減し、良好な帯域特性を確保することができるからである。
【００３７】
出力側外部変換回路６１は、インダクタンス素子Ｌ１、及びコンデンサ素子Ｃ１を含んでいる。インダクタンス素子Ｌ１は、キャリアアンプ１１とオフセット線路３１の間に接続され、他方、コンデンサ素子Ｃ１は、一端が、インダクタンス素子Ｌ１とオフセット線路３１を結ぶ線路に接続され、他端が接地されている。また、出力側外部変換回路６２も、インダクタンス素子Ｌ２、及びコンデンサ素子Ｃ２を含み、ピークアンプ２１とオフセット線路３２の間に、同様に接続されている。
【００３８】
上述したように、非対称型ドハティ増幅器は、合成点Ｐ０において、キャリアアンプ１１、及びピークアンプ２１の飽和出力動作時の各出力インピーダンスＺｃ，Ｚｐが、上記の式（１）の関係を満たすことが求められる。したがって、出力側外部変換回路６１とオフセット線路３１との間の第１基準点Ｐ１における出力インピーダンスＺｃｉ、及び、出力側外部変換回路６２とオフセット線路３２との間の第２基準点Ｐ２における出力インピーダンスＺｐｉも、式（１）の関係を満たすことが求められる。
【００３９】
キャリアアンプ１１、及びピークアンプ２１は、ＦＥＴ回路１０４の出力インピーダンスが低いため（例えば、２〜５（Ω））、内部変換回路１０５によって高い出力インピーダンスを得ている。キャリアアンプ１１、及びピークアンプ２１は、飽和出力電力が互いに異なるが、実質的に同じ出力インピーダンス（例えば１０（Ω））に設定される。
【００４０】
このため、第１基準点Ｐ１、及び第２基準点Ｐ２の各出力インピーダンスＺｃｉ，Ｚｐｉは、出力側外部変換回路６１，６２の回路構成やパラメータなどを調整することにより所定の値に設定されることとなる。例えば、先に示された数値例の場合、出力側外部変換回路６１，６２により、Ｚｃｉ＝５０（Ω）、Ｚｐｉ＝３３（Ω）に調整する。このとき、オフセット線路３１、及び１／４波長位相遅延線路４１の特性インピーダンスは５０（Ω）であり、他方、オフセット線路３２の特性インピーダンスは３３（Ω）であるものとする。
【００４１】
このように、非対称型ドハティ増幅器は、対称型ドハティ増幅器と比べると、キャリアアンプ１１、ピークアンプ２１と接続する出力側外部変換回路６１，６２が付与されている点が異なり、さらに、この出力側外部変換回路６１，６２の回路構成やパラメータなども、それぞれ異なる。
【００４２】
図５は、出力インピーダンスＺｃｉ，Ｚｐｉの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Ｚｃｉにより規格化されている。
【００４３】
図５に示すように、キャリアアンプ１１、及びピークアンプ２１の出力インピーダンスＺｃ，Ｚｐが同じであるため、上記の式（１）の関係を満たすインピーダンスＺｃｉ，Ｚｐｉに整合させるためには、各インダクタンス素子Ｌ１，Ｌ２、及び各コンデンサ素子Ｃ１，Ｃ２のパラメータを相互に異ならせる必要がある。
【００４４】
このように、出力側外部変換回路６１，６２は、各インダクタンス素子Ｌ１，Ｌ２、及び各コンデンサ素子Ｃ１，Ｃ２のパラメータが異なるから、回路の設計段階において、シミュレーション結果に基づく煩雑な調整を必要とする。
【実施例１】
【００４５】
図６は、本実施例に係る非対称型ドハティ増幅器の回路構成図である。図６に示すように、非対称型ドハティ増幅器は、分配回路１、キャリアアンプ１２、ピークアンプ２２、１／４波長位相遅延線路４１，４２、オフセット線路３１，３２、入力側外部変換回路７１，７２、出力側外部変換回路６１，６２、補正線路８１，８２、合成回路２、及び１／４波長線路５を含む。ここで、図４と共通する構成については、同一の符号を付し、その説明を省略する。
【００４６】
本実施例の非対称型ドハティ増幅器は、２つの出力側外部変換回路６１，６２のパラメータＬｃ，Ｃｃが同じインピーダンス変換率を持つ構成になる。これを実現するために、キャリアアンプ１２、及びピークアンプ２２の飽和動作時の出力インピーダンスＺｃ，Ｚｐは互いに異なっている。出力インピーダンスＺｃおよびＺｐは、非対称ドハティ増幅器を構成するインピーダンスの比を実現するように設計される。出力側外部変換回路６１，６２が同じ構成であるため、その設計が容易である。これにより、補正線路８１，８２は、最終的に合成される際に、非対称ドハティ増幅器に必要となるインピーダンス差を実現するために設けられている。
【００４７】
また、キャリアアンプ１２とピークアンプ２２は、それぞれ半導体デバイスで構成されている。キャリアアンプ１２を構成する半導体デバイス、およびピークアンプ２２を構成する半導体デバイスは、デバイスパッケージ内に収容される。デバイスパッケージには出力側内部整合回路（内部変換回路）が搭載されている。この出力側整合回路は、半導体デバイスの出力インピーダンスを、キャリアアンプ１２あるいはピークアンプ２２として要求される出力インピーダンスに変換する。
【００４８】
上記したように、本実施例では非対称ドハティ増幅器を構成するために、キャリアアンプ１２の出力インピーダンスとピークアンプ２２の出力インピーダンスを互いに異ならせている。すなわち、キャリアアンプ１２およびピークアンプ２２におけるそれぞれのデバイスパッケージ内の出力側内部整合回路は、互いに異なる出力インピーダンスを実現している。これら出力側内部整合回路は、半導体デバイスの出力インピーダンスをキャリアアンプ１２あるいはピークアンプ２２の出力インピーダンスに変換するために、単一段のインピーダンス変換を行っている。すなわち、複数段のインピーダンス変換によって、本発明に必要とされるキャリアアンプ１２あるいはピークアンプ２２の出力インピーダンスを実現するものではない。
【００４９】
補正線路８１，８２は、それぞれ、外部変換回路６１とオフセット線路３１の間、及び外部変換回路６２とオフセット線路３２の間に接続されている。補正線路８１は、外部変換回路６１の出力インピーダンスＺｃｉの補正線路８２の出力インピーダンスＺｐｉに対する比が、ピークアンプ２２の飽和出力電力Ｐｐのキャリアアンプ１２の飽和出力電力Ｐｃに対する比と同一となるように、外部変換回路６２の出力インピーダンスを補正する。つまり、Ｚｃｉ：Ｚｐｉ＝Ｐｐ：Ｐｃが成立するように、補正線路８２は、基準点Ｐ２の出力インピーダンスＺｐｉを調整する。補正線路８１は、補正線路８２による位相の変化を補正するもので、補正線路８２の電気長と同一である。
【００５０】
また、飽和動作時における出力インピーダンスＺｃの出力インピーダンスＺｐに対する比は、キャリアアンプ１２の飽和出力電力Ｐｃのピークアンプ２２の飽和出力電力Ｐｐに対する比、または、ピークアンプ２２の飽和出力電力Ｐｐのキャリアアンプ１２の飽和出力電力Ｐｃに対する比と同一である。つまり、Ｚｃ：Ｚｐ＝Ｐｐ：Ｐｃ、またはＺｃ：Ｚｐ＝Ｐｃ：Ｐｐの関係が成立する。
【００５１】
Ｚｃ：Ｚｐ＝Ｐｐ：Ｐｃの場合、キャリアアンプ１２、及びピークアンプ２２の各飽和出力電力Ｐｃ，Ｐｐが、それぞれ１００（Ｗ）、１５０（Ｗ）であるとすると、飽和動作時の出力インピーダンスＺｃ，Ｚｐは、それぞれ１５（Ω）、１０（Ω）となる。すなわち、キャリアアンプ１２、及びピークアンプ２２は、飽和動作時の出力インピーダンスＺｃ，Ｚｐと飽和出力電力Ｐｃ，Ｐｐとの間に反比例関係を有している。
【００５２】
キャリアアンプ１２、及びピークアンプ２２の出力インピーダンスＺｃ，Ｚｐは、出力側内部変換回路１０５の変換により、例えば、それぞれ１５（Ω）、１０（Ω）に調整される。そして、第１基準点Ｐ１の出力インピーダンスＺｃｉは、出力側外部変換回路６１の変換により５０（Ω）に調整され、一方、第２基準点Ｐ２の出力インピーダンスＺｐｉは、出力側外部変換回路６２、及び補正線路８２の変換により、３３（Ω）に調整される。ここで、補正線路８１，８２は、基準点Ｐ１の出力インピーダンスＺｃｉと同一の特性インピーダンス（５０（Ω））を有している。なお、入力信号Ｓの中心周波数は、２．５（ＧＨｚ）であるものと仮定する。
【００５３】
図７は、このインピーダンスの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Ｚｃｉにより規格化されている。
【００５４】
図７に示すように、キャリアアンプ１２の出力インピーダンスＺｃは、インダクタンス素子Ｌｃにより軌跡ｔ１１を描き、コンデンサ素子Ｃｃにより軌跡ｔ１２を描き、さらに、補正線路８１の特性インピーダンスはＺｃｉである事から基準点Ｐ１でのインピーダンスはＺｃｉとなる。一方、ピークアンプ２２の出力インピーダンスＺｐは、インダクタンス素子Ｌｃにより軌跡ｔ２１を描き、コンデンサ素子Ｃｃにより軌跡ｔ２２を描き、さらに、補正線路８２によりインピーダンスＺｃｉを中心とする円弧の軌跡ｔ２３を描くことによって、基準点Ｐ２のインピーダンスＺｐｉに至る。
【００５５】
このような軌跡を描くことによって、出力インピーダンスＺｐ，Ｚｃは、互いの比Ｚｐ：Ｚｃを保持したまま、出力インピーダンスＺｐｉ，Ｚｃｉに変換される。すなわち、本実施例では、インピーダンスの変換によりＺｃ：Ｚｐ＝Ｚｃｉ：Ｚｐｉの関係が成立する。なお、この調整では、出力側外部変換回路６１，６２のインダクタンスＬｃ＝約１．４（ｎＨ）、及びキャパシタンスＣｃ＝約２．５（ｐＦ）とし、また、補正線路８１，８２は、特性インピーダンスを５０（Ω）、電気長を約１２０（度）相当とした。
【００５６】
一方、Ｚｃ：Ｚｐ＝Ｐｃ：Ｐｐの場合、キャリアアンプ１２、及びピークアンプ２２の各飽和出力電力が、それぞれ１００（Ｗ）、１５０（Ｗ）であるとすると、飽和動作時の出力インピーダンスＺｃ，Ｚｐは、それぞれ１０（Ω）、１５（Ω）となる。すなわち、キャリアアンプ１２、及びピークアンプ２２は、飽和動作時の出力インピーダンスＺｃ，Ｚｐと飽和出力電力Ｐｃ，Ｐｐとの間に比例関係を有している。
【００５７】
キャリアアンプ１２、及びピークアンプ２２の出力インピーダンスＺｃ，Ｚｐは、出力側内部変換回路１０５の変換により、例えば、それぞれ１０（Ω）、１５（Ω）に調整される。そして、第１基準点Ｐ１，及び第２基準点Ｐ２の出力インピーダンスＺｃｉ，Ｚｐｉは、上記の例と同様に、５０（Ω），３３（Ω）にそれぞれ調整される。ここで、補正線路８２は、基準点Ｐ１の出力インピーダンスＺｃｉと同一の特性インピーダンス（５０（Ω））を有している。また、オフセット線路３１、及び１／４波長位相遅延線路４１の特性インピーダンスは基準点Ｐ１の出力インピーダンスＺｃｉと同一であり、他方、オフセット線路３２の特性インピーダンスは基準点Ｐ２の出力インピーダンスＺｐｉと同一であるものとする。
【００５８】
図８は、このインピーダンスの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Ｚｃｉにより規格化されている。
【００５９】
図８に示すように、キャリアアンプ１２の出力インピーダンスＺｃは、インダクタンス素子Ｌｃにより軌跡ｔ３１を描き、コンデンサ素子Ｃｃにより軌跡ｔ３２をき、さらに、補正線路８１の特性インピーダンスはＺｃｉである事から基準点Ｐ１でのインピーダンスはＺｃｉとなる。一方、ピークアンプ２２の出力インピーダンスＺｐは、インダクタンス素子Ｌｃにより軌跡ｔ４１を描き、コンデンサ素子Ｃｃにより軌跡ｔ４２を描き、さらに、補正線路８２によりインピーダンスＺｃｉを中心とする円弧の軌跡ｔ４３を描くことによって、基準点Ｐ２のインピーダンスＺｐｉに至る。
【００６０】
このような軌跡を描くことによって、出力インピーダンスＺｐ，Ｚｃは、互いの比が反転されて、出力インピーダンスＺｐｉ，Ｚｃｉに変換される。すなわち、本実施例では、インピーダンスの変換によりＺｃ：Ｚｐ＝Ｚｐｉ：Ｚｃｉの関係が成立する。この調整では、出力側外部変換回路６１，６２のインダクタンスＬｃ＝約１．２（ｎＨ）、及びキャパシタンスＣｃ＝約２．５（ｐＦ）とし、また、補正線路８１，８２は、特性インピーダンスを５０（Ω）、電気長を約２５（度）相当とした。
【００６１】
本実施例の非対称型ドハティ増幅器は、出力インピーダンスＺｐ，Ｚｃが一定の関係を満たし、さらに、上記の何れの場合でも、２つの出力側外部変換回路６１，６２が同一であるから、回路構成が単純化されるだけでなく、設計段階において、シミュレーション結果に基づく煩雑な調整が不要となり、設計が容易である。なお、本実施例では、インピーダンスとして、抵抗成分（スミスチャートの実軸上の位置）に着目して調整を行う例を挙げているが、これに限定されず、インダクタンス成分、または容量成分（スミスチャートの虚軸上の位置）について調整を行った場合に、同様の効果が得られることは自明である。
【００６２】
本実施例の非対称型ドハティ増幅器は、キャリアアンプ１１、ピークアンプ２１の出力インピーダンスＺｐ，Ｚｃを合成部において非対称ドハティ合成される関係で異ならせている。ここで、キャリアアンプ１１およびピークアンプ２１は、いずれも半導体チップを半導体パッケージ内に収容した、いわゆる半導体デバイスの形態である。すなわち、キャリアアンプ１１とピークアンプ２１は、それぞれ半導体デバイス内で異なる出力インピーダンスが実現されている。
【００６３】
このため、キャリアアンプ１１とピークアンプ２１の出力端から合成部までの間は、対称型ドハティ増幅器と同じ回路構成を採用することができる。対称型あるいは非対称型のドハティ増幅器は、いずれも合成部およびドハティ増幅器としての出力インピーダンスに変換するための構成を備えている。たとえば、キャリアアンプおよびピークアンプである半導体デバイスからの出力インピーダンスをドハティ増幅器の出力インピーダンスへ変換する回路と、その後段でドハティ合成する合成部は、対称型あるいは非対称型いずれのドハティ増幅器においても必要な要素である。または、キャリアアンプおよびピークアンプである半導体デバイスからの出力をドハティ合成する合成部と、その後段のドハティ増幅器としての出力インピーダンスへの変換回路を有する構成は、対称型あるいは非対称型いずれのドハティ増幅器においても必要な要素である。このほか、インピーダンス調整回路などの要素が付加される場合もあるが、いずれも、これらの要素は、対称型あるいは非対称型を問わず、ドハティ増幅器には必要な要素である。すなわち、上記のようにキャリアアンプとピークアンプを構成するそれぞれの半導体デバイスの内部において必要な出力インピーダンスの違いを設けることで、半導体デバイスよりも後段側においては、対称型あるいは非対称型のいずれにも回路を共用することができるのである。
【００６４】
図９は、本実施例の非対称型ドハティ増幅器を回路基板に実装した場合のレイアウトの一例を示している。図９に示すように、回路基板２００は、セラミックなどの誘電体の表面に、金などの金属により配線パタンを形成したものである。配線パタンには、１／４波長位相遅延線路４１、オフセット線路３１，３２、補正線路８１，８２、給電電極Ｖｃｃ、及び接地電極ＧＮＤなどが含まれる。
【００６５】
回路基板２００は、周囲を接地電極ＧＮＤにより囲まれ、左右両端に、入力端子Ｔｉｎ、及び出力端子Ｔｏｕｔが設けられている。また、回路基板２００の中央には、キャリアアンプ１２、及びピークアンプ２２が実装されている。キャリアアンプ１２、及びピークアンプ２２は、入力端子１２ａ，２２ａ、及び出力端子１２ｂ，２２ｂを介して、配線パタンと電気的に接続されている。キャリアアンプ１２、及びピークアンプ２２は、互いに独立したチップであり、それぞれ、図２を参照して説明した内部構成を有する。
【００６６】
回路基板２００は、入力端子Ｔｉｎの近傍に、ＤＣカットコンデンサＣ３０と、９０度ハイブリッドカプラ１４２とが設けられている。９０度ハイブリッドカプラ１４２は、分配回路１、及び１／４波長位相遅延線路４２が内部に形成され続されている。接地抵抗Ｒｅは信号分配時の反射波を吸収するものであり、例えば５０(Ω)である。なお、ＤＣカットコンデンサＣ３０は、入力信号Ｓの直流成分をカットするものである。
【００６７】
図１０は、９０度ハイブリッドカプラ１４２の電気的構成を示している。図１０に示すように、９０度ハイブリッドカプラ１４２は、一対の入力端子Ｔ１１，Ｔ１２と、一対の出力端子Ｔ２１，Ｔ２２と、４つの１／４波長線路１４２１とを含む。４つの１／４波長線路１４２１は、各端子Ｔ１１〜Ｔ２２の間を結ぶように接続されている。
【００６８】
このように、分配回路１、及び１／４波長位相遅延線路４２を９０度ハイブリッドカプラ１４２により構成すると、実装面積を低減することができる。もっとも、構成態様は、これに限定されず、例えば、１／４波長位相遅延線路４２を、１／４波長位相遅延線路４１と同様に、配線パタンにより構成し、分配回路１を配線パタン同士の接点（ノード）として構成してもよい。
【００６９】
９０度ハイブリッドカプラ１４２は、入力側外部変換回路７１，７２を介して、キャリアアンプ１２、及びピークアンプ２２の一対の入力端子１２ａ，２２ａにそれぞれ電気的に接続されている。入力側外部変換回路７１，７２は、インダクタンス素子やコンデンサ素子などを含んで構成されている。
【００７０】
入力端子１２ａ，２２ａは、ゲート側バイアス回路７１１，７１２にそれぞれ接続されている。ゲート側バイアス回路７１１，７１２は、キャリアアンプ１２、及びピークアンプ２２内のＦＥＴ回路１０４の各ゲート電極とそれぞれ接続され、このゲート電極にバイアス電圧を与えている。
【００７１】
ゲート側バイアス回路７１１，７１２は、それぞれ、給電電極Ｖｃｃと、インダクタンス素子Ｌｖと、コンデンサ素子Ｃｖとを含んでいる。インダクタンス素子Ｌｖは、配線パタンにより形成され、電源電圧が与えられる給電電極Ｖｃｃと入力端子１２ａ，２２ａとの間に接続している。コンデンサ素子Ｃｖは、インダクタンス素子Ｌｖと接地電極ＧＮＤの間に接続され、ノイズを除去するバイパスコンデンサとして機能する。
【００７２】
一方、出力端子１２ｂ，２２ｂは、ドレイン側バイアス回路７２１，７２２とそれぞれ接続されている。ドレイン側バイアス回路７２１，７２２は、ゲート側バイアス回路７１１，７１２と同様の構成を有し、チップ内のＦＥＴ回路１０４の各ドレイン電極とそれぞれ接続され、このドレイン電極にバイアス電圧を与えている。
【００７３】
また、出力端子１２ｂ，２２ｂは、出力側外部変換回路６１，６２とそれぞれ接続されている。上述したように、出力側外部変換回路６１，６２は、上述したように、それぞれ、インダクタンス素子Ｌｃ、及びコンデンサ素子Ｃｃを含む。また、基準点Ｐ１は、補正線路８１とオフセット線路３１の間に設定され、基準点Ｐ２は、補正線路８２とオフセット線路３１の間に設定されている。
【００７４】
出力側外部変換回路６１は、補正線路８２、及びオフセット線路３１と、１／４波長位相遅延線路４１とを介して、合成点Ｐ０と接続され、他方、出力側外部変換回路６２は、補正線路８２と、オフセット線路３２とを介して、合成点Ｐ０と接続されている。１／４波長線路５は、合成点Ｐ０と出力端子Ｔｏｕｔとを接続している。オフセット線路３１，３２、１／４波長位相遅延線路４１、及び１／４波長線路５は、出力端子１２ｂ，２２ｂからの出力信号の進行方向が互い違いになるように配置されている。なお、１／４波長位相遅延線路４１、及びオフセット線路３２は、配線パタンにＤＣカットコンデンサＣ３１，Ｃ３２がそれぞれ設けられている。
【００７５】
本実施例では、キャリアアンプ１２、ピークアンプ２２、及び出力側外部変換回路６１，６２が、同一の回路基板２００に設けられているが、構成態様は、これに限定されない。例えば、キャリアアンプ１２、及び出力側外部変換回路６１を１つの回路基板に設け、ピークアンプ２２、及び出力側外部変換回路６２を別の回路基板に設けてもよい。あるいは、出力側外部変換回路６１，６２を１つの回路基板に設け、キャリアアンプ１２、及びピークアンプ２２を別の回路基板に設けてもよい。このように、使用する回路基板の枚数や共通の回路基板に設ける構成の選択は、制限されない。
【００７６】
また、同一のパッケージ内に含める構成の選択も制限されない。例えば、図１１に示される半導体装置のように、キャリアアンプ１２、及びピークアンプ２２を１個のパッケージ内に設けてもよい。
【００７７】
図１１に示すように、キャリアアンプ１２は、入力端子１２１、出力端子１２２、フィールドスルー１２１１，１２２１、入力側内部変換回路１２３、ＦＥＴ回路１２４、及び出力側内部変換回路１２５を含む。他方、ピークアンプ２２は、入力端子２２１、出力端子２２２、フィールドスルー２２１１，２２２１、入力側内部変換回路２２３、ＦＥＴ回路２２４、及び出力側内部変換回路２２５を含む。
【００７８】
出力側内部変換回路１２５は、インダクタンス成分の線路を有するインダクタ回路１２５ａ、及び、高誘電体基板により形成されたコンデンサ回路１２５ｂを含む。出力側内部変換回路２２５は、インダクタンス成分の線路を有するインダクタ回路２２５ａ、及び、高誘電体基板により形成されたコンデンサ回路２２５ｂを含む。インダクタ回路１２５ａは、基板１２５１ａに搭載されている。コンデンサ回路１２５ｂは、基板１２５１ｂにそれぞれ搭載されている。インダクタ回路２２５ａは、基板２２５１ａに搭載されている。コンデンサ回路２２５ｂは、基板２２５１ｂにそれぞれ搭載されている。内部変換回路１２３は、基板１２３１に搭載されている。内部変換回路２２３は、基板２２３１にそれぞれ搭載されている。
【００７９】
フィールドスルー１２１１，２２１１は、それぞれ基板１２１０に搭載されている。フィールドスルー１２１１，２２１１は、それぞれ基板１２１０に搭載されている。フィールドスルー１２２１，２２２１は、それぞれ基板１２２０に搭載されている。基板１２１０，１２２０，１２３１，１２５１ａ，１２５１ｂ，２２３１，２２５１ａ，２２５１ｂは、それぞれセラミックなどの誘電体で構成される。なお、各部は、図２を参照して説明したものと同一であるから、その説明を省略する。
【００８０】
入力側内部変換回路１２３，２２３、ＦＥＴ回路１２４，２２４、及び出力側内部変換回路１２５，２２５は、共通のパッケージ基板３００に設けられている。もっとも、半導体装置は、このように全ての回路１２３，２２３，１２４，２２４，１２５，２２５を、互いに独立した基板に設けたものに限定されず、一部の構成を同一の回路基板に設けてもよい。
【００８１】
図１２に示すように、キャリアアンプ１２のＦＥＴ回路と、ピークアンプ２２のＦＥＴ回路とを共通の基板に集積化した単一の半導体チップ３２４で構成してもよい。この共通の基板としては、典型的には半導体基板が採用されるが、半導体デバイスがその上面に形成できるのであれば、誘電体材料で構成することもできる。この共通の基板の材料としては、一例としてはＳｉＣあるいはＧａＮあるいはＳｉあるいはＧａＡｓが挙げられる。
【００８２】
さらに、図１３のように、キャリアアンプ１２、及びピークアンプ２２に接続する入力側内部変換回路１２３，２２３を同一の誘電体基板３２３上に設けることができる。図１３では、出力側内部変換回路１２５はキャリアアンプ１２とピークアンプ２２の双方に共通した誘電体基板１２５ａおよび１２５ｂによって構成されている。つまり、キャリアアンプ１２、及びピークアンプ２２に接続する出力側内部変換回路１２５ａ，２２５ａは同一の誘電体基板３２５ａ上に設けられている。また、出力側内部変換回路１２５ｂと２２５ｂは同一の誘電体基板３２５ｂ上に設けられている。誘電体基板３２３，３２５ａ，３２５ｂは、それぞれセラミックなどの誘電体で構成することができる。
【実施例２】
【００８３】
図１４は、回路構成をさらに単純化した非対称型ドハティ増幅器である。図１４に示すように、本実施例の非対称型ドハティ増幅器は、図６と比較すると、出力側外部変換回路６１，６２を含まず、キャリアアンプ１２、及びピークアンプ２２の飽和出力時の各インピーダンスＺｃ，Ｚｐが、一定の関係を満たすように設定されている。
【００８４】
具体的には、キャリアアンプ１２のインピーダンスＺｃのピークアンプ２２のインピーダンスＺｐに対する比は、キャリアアンプ１２の飽和出力電力Ｐｃのピークアンプ２２の飽和出力電力Ｐｐに対する比と同一である。つまり、Ｚｃ：Ｚｐ＝Ｐｃ：Ｐｐの関係が成立する。例えば、キャリアアンプ１２の飽和出力電力Ｐｃ＝１００（Ｗ）、ピークアンプ２２の飽和出力電力Ｐｐ＝１５０（Ｗ）である場合、キャリアアンプ１２のインピーダンスＺｃ＝１５（Ω）、ピークアンプ２２のインピーダンスＺｐ＝１０（Ω）である。
【００８５】
本実施例の非対称型ドハティ増幅器は、出力側外部変換回路６１，６２を含んでいないから、キャリアアンプ１２、及びピークアンプ２２の出力インピーダンスＺｃ，Ｚｐが、第１基準点Ｐ１、及び第２基準点Ｐ２のインピーダンスＺｃｉ，Ｚｐｉとそれぞれ同一である。これにより、上記の式（１）が満たされる。
【００８６】
また、キャリアアンプ１２、及びピークアンプ２２の出力インピーダンスＺｃ，Ｚｐは、実施例１，２と同様に、ＦＥＴ回路１０４の出力インピーダンスを出力側内部変換回路１０５によって変換することにより、例えば、１５（Ω）、１０（Ω）にそれぞれ調整される。
【実施例３】
【００８７】
図１５は、実施例２に調整線路を追加した非対称型ドハティ増幅器である。図１５に示すように、出力インピーダンスＺｃ，Ｚｐを調整する調整線路９１，９２を、キャリアアンプ１２、及びピークアンプ２２の外部に接続してもよい。
【００８８】
本実施例の非対称型ドハティ増幅器は、キャリアアンプ１１、ピークアンプ２１の出力インピーダンスＺｐ，Ｚｃを合成部において非対称ドハティ合成される関係で異ならせている。このため、キャリアアンプ１１とピークアンプ２１の出力端から合成部までの間は、対称型ドハティ増幅器と同じ回路構成を採用することができる。すなわち、本発明の非対称型ドハティ増幅器は対称型ドハティ増幅器の回路基板を共用することができる。
【００８９】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【符号の説明】
【００９０】
１                      分配回路
１２                    キャリアアンプ
２２                    ピークアンプ
２                      合成回路
１０４                  ＦＥＴ回路
１０５                  内部変換回路
６１，６１              外部変換回路
８１，８２              補正線路
【図１】
0005800360.tif 000002
【図２】
0005800360.tif 000003
【図３】
0005800360.tif 000004
【図４】
0005800360.tif 000005
【図５】
0005800360.tif 000006
【図６】
0005800360.tif 000007
【図７】
0005800360.tif 000008
【図８】
0005800360.tif 000009
【図９】
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【図１０】
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【図１１】
0005800360.tif 000012
【図１２】
0005800360.tif 000013
【図１３】
0005800360.tif 000014
【図１４】
0005800360.tif 000015
【図１５】
0005800360.tif 000016