(57)【特許請求の範囲】
【請求項１】
第１の導電体と、
前記第１の導電体の上方にある絶縁膜と、
前記絶縁膜の上方にある第２の導電体と、
前記第２の導電体の上面及び側面を覆い、引っ張り応力を有するカバー膜と、
前記第１の導電体に接続する第１のプラグと、
前記第２の導電体に接続する第２のプラグ及び第３のプラグと
を有するヒューズ。
【請求項２】
前記第２の導電体は、流れるプログラム電流によって前記絶縁膜を破壊し、前記第１の導電体と前記第２の導電体とが短絡される、ことを特徴とする請求項１記載のヒューズ。
【請求項３】
第１の導電体と、前記第１の導電体の上方にある絶縁膜と、前記絶縁膜の上方にあり第１の端子及び第２の端子を有する第２の導電体と、前記第２の導電体の上面及び側面を覆い、引っ張り応力を有するカバー膜とを有し、前記第１端子が第１電位の第１ノードに接続され、前記第１の導電体は出力ノードに接続されたヒューズと、
前記第２端子と第２電位の第２ノードとの間に接続され、ゲートに供給されるプログラム電圧に応じて前記第２の導電体にプログラム電流を流すトランジスタと、
前記出力ノードと前記第２ノードとの間に接続された抵抗と、
を含むことを特徴とする半導体装置。
【請求項４】
前記カバー膜はシリコン窒化膜である、ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１の導電体は、半導体基板に形成された拡散領域又はウェル領域であり、
前記第２の導電体は、半導体薄膜又は金属抵抗薄膜である、
ことを特徴とする請求項３又は４記載の半導体装置。
【請求項６】
前記第１の導電体は、素子分離領域の上方に形成された半導体薄膜又は金属抵抗薄膜であり、
前記第２の導電体は、半導体薄膜又は金属抵抗薄膜である、
ことを特徴とする請求項３又は４記載の半導体装置。
【請求項７】
請求項３記載の半導体装置を製造する製造方法であって、
半導体基板の主面にＭＯＳ型トランジスタのウェルを形成する工程と、
前記半導体基板の主面にヒューズの第１の導電体を形成する工程と、
前記半導体基板の主面上に絶縁膜を形成する工程と、
前記絶縁膜の上方に導電体膜を形成する工程と、
前記導電体膜をエッチングして前記ＭＯＳ型トランジスタのゲート配線とヒューズ素子の第２の導電体とを形成する工程と、
前記第２の導電体の上面及び側面を覆うカバー膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記導電体膜はポリシリコンを有し、
前記導電体膜をエッチングする工程では、素子分離領域上の抵抗を形成する、ことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
請求項３記載の半導体装置を製造する製造方法であって、
半導体基板の主面にＭＯＳ型トランジスタのウェルを形成する工程と、
前記半導体基板の主面上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上方に第１の導電体膜を形成する工程と、
前記第１の導電体膜の上方に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上方に第２の導電体膜を形成する工程と、
前記第２の導電体膜と前記第２の絶縁膜をエッチングしてヒューズの絶縁体及び第２の導電体を形成する工程と、
前記第１の導電体膜をエッチングして前記ＭＯＳ型トランジスタのゲート配線と前記ヒューズの第１の導電体を形成する工程と、
前記第２の導電体の上面及び側面を覆うカバー膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１の導電体膜はポリシリコンを有し、
前記第１の導電体膜をエッチングする工程では、素子分離領域上の抵抗を形成する、ことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
ヒューズ、半導体装置、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置は、冗長回路などの設定や、抵抗値などの調整のために、トリミング回路を有している。トリミング回路は、印加する電圧や電流によって導通状態から非導通状態となる、つまり溶断する素子（ヒューズ：Ｆｕｓｅ）を含む。このようなトリミング回路の場合、溶断箇所の絶縁距離を十分に確保することが難しく、時間経過によって切断箇所が接続状態に変化する場合がある。このため、別のトリミング回路は、書き込み電圧によって非導通状態から導通状態となる素子（アンチヒューズ：ａｎｔｉ−ｆｕｓｅ）を含む（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００７−５３６７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところが、非導通状態から導通状態となる素子は、絶縁膜を挟む２つの導体間に、絶縁膜を破壊する高電圧を印加する必要がある。このようなトリミング回路を含む半導体装置には、高電圧に対応する素子や制御回路が必要となる。このような素子や制御回路は、半導体装置のサイズの増大を招く。
【課題を解決するための手段】
【０００５】
本発明の一観点によれば、第１の導電体と、前記第１の導電体の上方にある絶縁膜と、前記絶縁膜の上方にある第２の導電体と、前記第２の導電体の上面及び側面を覆い、引っ張り応力を有するカバー膜と、前記第１の導電体に接続する第１のプラグと、前記第２の導電体に接続する第２のプラグ及び第３のプラグを有する。
【発明の効果】
【０００６】
本発明の一観点によれば、高電圧が不要で安定した状態を得ることができる。
【図面の簡単な説明】
【０００７】
【図１】（ａ）はヒューズ素子の概略平面図、（ｂ）はＡ−Ａ線断面図、（ｃ）はＢ−Ｂ線断面図である。
【図２】（ａ），（ｂ）は動作説明図である。
【図３】（ａ），（ｂ）は動作説明図である。
【図４】トリミング回路の回路図である。
【図５】半導体装置の概略平面図である。
【図６】半導体装置の概略断面図である。
【図７】（ａ）〜（ｅ）は製造工程の説明図である。
【図８】（ａ）〜（ｄ）は製造工程の説明図である。
【図９】別のヒューズ素子の（ａ）概略平面図、（ｂ）断面図である。
【図１０】別の半導体装置の概略断面図である。
【図１１】（ａ）〜（ｆ）は製造工程の説明図である。
【図１２】（ａ）〜（ｅ）は製造工程の説明図である。
【発明を実施するための形態】
【０００８】
以下、一実施形態を添付図面に従って説明する。尚、添付図面は、構造の概略を説明するためのものであり、実際の大きさを表していない。
図１（ａ）に示すように、半導体装置１０にはヒューズ素子１１が形成されている。ヒューズ素子１１は、概略的に、拡散領域２２と、半導体基板２１の厚さ方向（図１（ａ）において図面の表裏方向）において拡散領域２２と一部重なるように拡散領域２２より上方に形成された導電体２５を含む。拡散領域２２は、第１の導電体の一例であり、導電体２５は第２の導電体の一例である。
【０００９】
図１（ｂ）に示すように、半導体装置１０の半導体基板２１には、例えばＮ＋型の拡散領域２２が形成されている。拡散領域２２は、平面視長方形状に形成されている。拡散領域２２の幅は、例えば１．５μｍ（マイクロメートル）である。
【００１０】
半導体基板２１には素子分離領域２３が形成されている。この素子分離領域２３は、拡散領域２２を、半導体基板２１に形成された他の素子（図示略）と電気的に分離する。素子分離領域２３は、例えば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）やＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）により形成される。
【００１１】
拡散領域２２を含む半導体基板２１上には絶縁膜２４が形成されている。絶縁膜２４は，例えばシリコン酸化膜（ＳｉＯ２）である。この絶縁膜２４の膜厚は、例えば１８ｎｍ（ナノメートル）である。
【００１２】
絶縁膜２４上には、導電体２５が形成されている。導電体２５は、例えば多結晶シリコン（ポリシリコン：ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ｓｉｌｉｃｏｎ）膜である。導電体２５は、所定の方向（図１（ｂ）において左右方向）に沿って延びる長方形状に形成された接続部２５ａと、接続部２５ａの両端に矩形状に形成された端子部２５ｂ，２５ｃとを有している。接続部２５ａは例えば、長さが２μｍ、幅は１．２μｍ、厚さは４００ｎｍである。
【００１３】
導電体２５上には、カバー膜２６が形成されている。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。カバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。カバー膜２６は、例えばシリコン窒化膜（ＳｉＮ，Ｓｉ３Ｎ４）である。シリコン窒化膜は、高い引っ張り応力を持つ。例えば、膜厚３０ｎｍのシリコン窒化膜（ＳｉＮ）は、１ＧＰａ（ギガパスカル）のテンシル（ｔｅｎｓｉｌｅ）応力を持つ。
【００１４】
カバー膜２６上には層間絶縁膜２７が形成されている。層間絶縁膜２７は、例えばシリコン酸化膜である。層間絶縁膜２７の上面は、平坦状に形成され、図示しない上層の配線を形成し易くしている。図１（ｃ）に示すように、層間絶縁膜２７には上面から拡散領域２２まで延びるコンタクトホール２８ａが形成されている。コンタクトホール２８ａ内には、拡散領域２２と接続されるプラグ２９ａが形成されている。同様に、図１（ｂ）に示すように、層間絶縁膜２７には上面から導電体２５の端子部２５ｂ，２５ｃまで延びるコンタクトホール２８ｂ，２８ｃが形成されている。コンタクトホール２８ｂ，２８ｃ内には、導電体２５の端子部２５ｂ，２５ｃとそれぞれ接続されるプラグ２９ｂ，２９ｃが形成されている。プラグ２９ａ〜２９ｃは、例えばタングステン（Ｗ）である。
【００１５】
上記のように形成されたヒューズ素子１１において、導電体２５に接続されるプラグ２９ｂ，２９ｃ間に、プログラムのための電流Ｉｐが供給される。この電流は、１００ｍＡ（ミリアンペア）〜４００ｍＡである。導電体２５の接続部２５ａは、電流Ｉｐにより、例えば１４００℃を越えるように発熱し、溶断破壊する。このとき、図３（ａ）及び図３（ｂ）に示すように、絶縁膜２４上に形成された接続部２５ａは、上方に向って膨張する。しかし、接続部２５ａは、図１（ｂ）及び図１（ｃ）に示すように、上方及び側方に形成されたカバー膜２６により覆われている。このカバー膜２６は、高い引っ張り応力を持つ膜である。従って、接続部２５ａは、図２（ａ）及び図２（ｂ）に示すように、カバー膜２６が形成されていない方向（カバー膜２６が開口する方向）、即ち下方に向って膨張する。このように、下方に向って膨張する接続部２５ａは、絶縁膜２４を突き破り、拡散領域２２と接続される。即ち、図１（ａ）に示すプラグ２９ａとプラグ２９ｂ，２９ｃの間は、導電体２５（接続部２５ａ）を溶断破壊することにより、接続状態となる。
【００１６】
上記のヒューズ素子１１は、例えば、図４に示すトリミング回路３０に用いられる。
トリミング回路３０は、ヒューズ素子１１と、ドライバトランジスタＴ１と、抵抗Ｒ１を含む。
【００１７】
ヒューズ素子１１は、互いに絶縁された第１の電極（拡散領域）２２と第２の電極（導電体）２５とを含む。第１の電極２５は第１の端子１１ａに接続され、第１の端子１１ａは出力ノードＮ１に接続されている。第２の電極２５は、第２の端子１１ｂと第３の端子１１ｃとの間に接続されている。第２の端子１１ｂは高電位電圧ＶＤＤが供給される配線３１に接続され、第３の端子１１ｃはドライバトランジスタＴ１に接続されている。第１〜第３の端子１１ａ〜１１ｃは、それぞれ図１（ａ）に示すプラグ２９ａ〜２９ｃに対応する。
【００１８】
ドライバトランジスタＴ１は例えばＮチャネルＭＯＳトランジスタである。このドライバトランジスタＴ１のソースは、低電位電圧ＶＳＳが供給される配線３２に接続され、ドレインがヒューズ素子１１の第３の端子１１ｃに接続され、ゲートにプログラム電圧ＶＰＲＧが供給される。このドライバトランジスタＴ１は、上記のヒューズ素子１１にプログラム電流Ｉｐを流すように形成されている。例えば、ドライバトランジスタＴ１のゲート長Ｌは０．８μｍ、ゲート幅Ｗは１４００μｍである。
【００１９】
出力ノードＮ１は抵抗Ｒ１の第１端子に接続され、抵抗Ｒ１の第２端子は配線３２に接続されている。抵抗Ｒ１の抵抗値は例えば１ＭΩ（メガオーム）である。
トリミング回路３０は、初期状態において、ヒューズ素子１１の第１の電極１１ａと第２の電極が非導通状態にある。このとき、出力ノードＮ１は、抵抗Ｒ１によりプルダウンされ、低電位電圧ＶＳＳレベル（Ｌレベル）である。従って、トリミング回路３０はＬレベルの信号Ｓｏを生成する。
【００２０】
ヒューズ素子１１をプログラムするとき、ドライバトランジスタＴ１のゲートに、パルス状のプログラム電圧ＶＰＲＧが供給される。プログラム電圧ＶＰＲＧのパルス形状は、例えば、振幅が７Ｖ（ボルト）であり、パルス幅ｔＷが１００μＳ（マイクロ秒）立ち上がりエッジの遷移時間ｔｒが１μＳである。
【００２１】
ゲートに印加されるプログラム電圧ＶＰＲＧに基づいてドライバトランジスタＴ１がオンすると、高電位電圧ＶＤＤが供給される配線３１からヒューズ素子１１とドライバトランジスタＴ１を介して低電位電圧ＶＳＳが供給される配線３２に向って電流Ｉｐが流れる。この電流Ｉｐにより、ヒューズ素子１１の第１の電極１１ａが溶断破壊し、第１の電極１１ａと第２の電極１１ｂが互いに接続する。この結果、出力ノードＮ１は、高電位電圧ＶＤＤレベル（Ｈレベル）となる。従って、トリミング回路３０はＨレベルの信号Ｓｏを生成する。
【００２２】
図５に示すように、半導体装置４０には、トリミング回路３０に含まれるヒューズ素子１１．ドライバトランジスタＴ１，抵抗Ｒ１が形成されている。図中、黒丸はプラグを示す。
【００２３】
ドライバトランジスタＴ１は、ゲート配線４１と、ソース領域４２と、ドレイン領域４３を含む。ゲート配線４１は多結晶シリコンにより形成される配線である。ソース領域４２及びドレイン領域４３は、Ｎ型の拡散領域である。抵抗Ｒ１は、多結晶シリコンにより形成される。従って、ヒューズ素子１１の導電体２５を、ドライバトランジスタＴ１のゲート配線４１、抵抗Ｒ１と同時に形成することができる。
【００２４】
図６は、半導体装置４０の断面を示す。なお、説明の便宜上、図６において、ドライバトランジスタＴ１とヒューズ素子１１と抵抗Ｒ１を一列に配置して示している。
図６に示すように、半導体基板（シリコン基板）５１には、ドライバトランジスタＴ１に対応するＰ型のウェル領域５２と、ヒューズ素子１１に対応するＮ型のウェル領域５３と、抵抗Ｒ１に対応するＰ型のウェル領域５４が形成されている。Ｎ型のウェル領域５３は、第１の導電体の一例である。また、半導体基板５１には、素子分離領域５５が形成されている。素子分離領域５５は、例えば、ＬＯＣＯＳ法により形成される。
【００２５】
ウェル領域５２には、ソース領域５６とドレイン領域５７が形成されている。ソース領域５６とドレイン領域５７はそれぞれ、低濃度のＮ−拡散領域と、高濃度のＮ＋拡散領域を含む。ソース領域５６とドレイン領域５７にはそれぞれシリサイド層が形成されている。ウェル領域５２上にはゲート酸化膜５８を介してゲート配線５９が形成されている。ゲート配線５９は、多結晶シリコン（ポリシリコン）により形成されている。ゲート配線５９の上部にはシリサイド層が形成されている。シリサイド層は、例えば、ポリシリコンに高融点金属材料（例えばコバルト（Ｃｏ））を反応させて形成されている。ゲート配線５９の側部にはサイドウォール６０が形成されている。サイドウォール６０は、例えば、ゲート配線５９を覆うように形成したシリコン酸化膜をエッチバックして形成される。
【００２６】
ウェル領域５３上にはシリコン酸化膜６１を介して導電体６２が形成されている。導電体６２は、両端が、素子分離領域５５上まで延びるように形成されている。導電体６２は、多結晶シリコン（ポリシリコン）により形成されている。導電体６２の側部には、サイドウォール６３が形成されている。
【００２７】
ウェル領域５５に対応する素子分離領域５５上には抵抗Ｒ１が形成されている。抵抗Ｒ１は、多結晶シリコン（ポリシリコン）により形成されている。抵抗Ｒ１の側部には、サイドウォール６４が形成されている。
【００２８】
各素子（バルク）は、カバー膜６５により被覆されている。カバー膜６５は、引っ張り応力の高い膜、例えばシリコン窒化膜（ＳｉＮ，Ｓｉ３Ｎ４）である。カバー膜６５上には層間絶縁膜６６が形成されている。層間絶縁膜６６は、例えば、シリコン酸化膜である。層間絶縁膜６６の上面は平坦状に形成されている。
【００２９】
半導体装置４０には、ドライバトランジスタＴ１のソース領域５６とドレイン領域５７にそれぞれ接続されるプラグ６７が形成されている。また、半導体装置４０には、導電体６２の両端にそれぞれ接続されるプラグ６８が形成されている。なお、図６では省略したが、Ｎ型のウェル領域５３に接続されるプラグが形成されている。また、半導体装置には、抵抗Ｒ１と接続されるプラグ６９が形成されている。なお、図６では省略したが、抵抗Ｒ１の両端に接続されるプラグが形成されている。各プラグ６７〜６９は、例えばタングステン（Ｗ）である。
【００３０】
次に、半導体装置４０の製造方法を説明する。
図７（ａ）に示すように、半導体基板５１の一主面（上面）に酸化膜７１を形成し、酸化膜７１上にシリコン窒化膜７２を形成する。例えば、温度８５０℃の条件で半導体基板５１を熱酸化して膜厚３ｎｍの酸化膜７１を形成する。例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で、温度７７５℃の条件で膜厚１１５ｎｍのシリコン窒化膜７２を成膜する。次いで、フォトリソグラフィ法により形成したレジストマスクによりシリコン窒化膜７２をエッチングし、図７（ｂ）に示すように、素子分離に対応するシリコン窒化膜７２ａ，７２ｂを形成する。
【００３１】
次いで、図７（ｃ）に示すように、例えばイオン注入法により、ウェル領域５２，５３，５４を形成する。半導体基板５１に、Ｎ型の不純物（ドーパント：ｄｏｐａｎｔ）を導入してウェル領域５３を形成する。Ｎ型のドーパント不純物は例えばリン（Ｐ）である。イオン注入条件は、例えば、加速電圧を１８０ｋｅＶ、ドーズ量を５．０×１０１２ｃｍ−２とする。また、半導体基板５１に、Ｐ型の不純物（ドーパント）を導入してウェル領域５２，５４を形成する。Ｐ型のドーパント不純物は例えばホウ素（ボロン（Ｂ））である。イオン注入条件は、例えば、加速電圧を１６０ｋｅＶ、ドーズ量を１．２×１０１３ｃｍ−２とする。
【００３２】
次いで、図７（ｄ）に示すように、例えば、ウェット酸化で、温度１０００℃の条件で、膜厚３７０ｎｍの素子分離領域５５を形成する。そして、図７（ｃ）に示すシリコン窒化膜７２ａ，７２ｂを除去する。次いで、図７（ｅ）に示すように、例えば温度１０００℃の条件で熱酸化を行い、例えば１８．５ｎｍの酸化膜６１，７３を形成する。次いで、例えばＣＶＤ法により、膜厚３００ｎｍの多結晶シリコン膜（ポリシリコン膜）７４を成膜する。
【００３３】
次いで、フォトリソグラフィ法により形成したレジストマスクを用いてポリシリコン膜７４をエッチングし、図８（ａ）に示すように、ドライバトランジスタＴ１のゲート配線５９と、ヒューズ素子１１の導電体６２と、抵抗Ｒ１を形成する。次いで、図８（ｂ）に示すように、例えばイオン注入法により、ウェル領域５２に対してＮ型の不純物を導入して低濃度のＮ−拡散領域５６ａ，５７ａを形成する。次いで、サイドウォール６０．６３．６４を形成する。次いで、例えばイオン注入法により、ウェル領域５２に対してＮ型の不純物を導入して高濃度のＮ＋拡散領域５６ｂ，５７ｂを形成する。
【００３４】
次いで、図８（ｃ）に示すように、ゲート配線５９の上部、拡散領域５６，５７の上部にシリサイド層５９ａ，５６ｃ，５７ｃを形成する。次いで、例えばＣＶＤ法により、膜厚８０ｎｍのカバー膜６５を成膜する。次いで、図８（ｄ）に示すように、例えばＣＶＤ法により、バルク上に膜厚１４００ｎｍの層間絶縁膜６６を成膜し、例えば化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、層間絶縁膜６６の表面を平坦化する。そして、カバー膜６５をエッチングストッパ膜として層間絶縁膜６６をエッチングし、深さが異なるコンタクトホールを形成する。次いで、カバー膜６５をエッチングしてシリサイド層５６ｃ，５７ｃを露出し、コンタクトホールに例えばＣＶＤ法によりタングステンを充填して図６に示すプラグ６７〜６９を形成する。
【００３５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ヒューズ素子１１は、半導体基板２１に形成された拡散領域２２と、拡散領域２２の上に形成された絶縁膜２４と、絶縁膜２４上に形成された導電体２５を含む。更に、ヒューズ素子１１は、導電体２５上のカバー膜２６を含む。このカバー膜２６は、絶縁膜２４より高い引っ張り応力を持つ。カバー膜２６は、導電体２５の上面及び側面を覆うように形成されている。導電体２５には、プログラムのための電流Ｉｐが供給される。導電体２５は、電流Ｉｐにより発熱し、溶断破壊する。そして、導電体２５は、カバー膜２６が形成されていない方向（カバー膜２６が開口する方向）、即ち下方に向って膨張し、絶縁膜２４を破壊する（突き破る）。この結果、導電体２５は拡散領域２２と接続される。
【００３６】
このように、導電体２５は供給される電流Ｉｐにより拡散領域２２と接続されるため、高電圧を供給する必要がない。そして、高電圧を必要としないため、ヒューズ素子１１を含む半導体装置において、プログラムのための回路部分に耐圧を必要としない。従って、半導体装置の面積増大を抑制することができる。
【００３７】
（２）ヒューズ素子１１は、導電体２５と拡散領域２２とが短絡することにより、アンチヒューズとして働く。導電体２５の両端に接続されるプラグ２９ｂ，２９ｃ間が電気的に切断されていなくてもよい。従って、切断箇所がストレス等によって短絡することを考慮する必要がなく、継続的に安定した状態を保つことができる。
【００３８】
（３）ヒューズ素子１１の導電体２５はポリシリコンにより形成される。従って、導電体２５は、導電体２５にプログラムのための電流Ｉｐを流すドライバトランジスタＴ１のゲート配線５９と同様に形成することができるため、特別な製造工程を必要としない。また、導電体２５とゲート配線５９を１つの工程内で同時に形成することができ、製造工程の増加を抑制することができる。
【００３９】
（４）半導体基板５１に形成されたバルクを覆うカバー膜６５は、カバー膜６５の上に形成した層間絶縁膜６６にコンタクトホール６７〜６９を形成する際のエッチングストッパ膜として利用される。従って、ドライバトランジスタＴ１のソース領域５６及びドレイン領域５７と接続されるプラグ６７、導電体６２と接続されるプラグ６８，抵抗Ｒ１と接続されるプラグ６９を確実に形成することができる。また、エッチングストッパ膜を別途形成する必要がなく、工程数の増加を抑制することができる。
【００４０】
（別の実施形態）
図９（ａ）に示すように、半導体装置８０にはヒューズ素子８１が形成されている。ヒューズ素子８１は、概略的に、第１の導電体９２と、半導体基板の厚さ方向（図９（ａ）において図面の表裏方向）において第１の導電体９２と一部重なるように第１の導電体９２より上方に形成された第２の導電体９４を含む。第１の導電体９２は、例えば多結晶シリコン（ポリシリコン）膜である。第２の導電体９４は、例えば多結晶シリコン膜である。
【００４１】
図９（ｂ）に示すように、第１の導電体９２は、半導体基板に形成された絶縁領域９１の上に形成されている。絶縁領域９１は、例えば、ＬＯＣＯＳやＳＴＩである。図９（ａ）に示すように、第１の導電体９２は、直方体状に形成されている。
【００４２】
図９（ｂ）に示すように、第１の導電体９２上には絶縁膜９３が形成されている。絶縁膜９３は，例えばシリコン酸化膜（ＳｉＯ２），多層絶縁膜である。多層絶縁膜は、下層から上層に向って、例えば、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ２）が積層された膜（ＯＮＯ膜）である。
【００４３】
絶縁膜９３上には、第２の導電体９４が形成されている。導電体９４は、所定の方向（図９（ｂ）において左右方向）に沿って延びる長方形状に形成された接続部９４ａと、接続部９４ａの両端に矩形状に形成された端子部９４ｂ，９４ｃとを有している。
【００４４】
導電体９４上には、カバー膜９５が形成されている。カバー膜９５は、半導体基板の主面（上面）側の全面を覆うように形成されている。従って、導電体９４は、上面及び側面がカバー膜９５により被覆されている。更に、カバー膜９５は、第１の導電体９２の上面及び側面を被覆するように形成されている。カバー膜９５は、絶縁膜９３より高い引っ張り応力を持つ。カバー膜９５は、例えばシリコン窒化膜（ＳｉＮ，Ｓｉ３Ｎ４）である。
【００４５】
カバー膜９５上には層間絶縁膜９６が形成されている。層間絶縁膜９６は、例えばシリコン酸化膜である。層間絶縁膜９６の上面は、平坦状に形成され、図示しない上層の配線を形成し易くしている。図９（ｂ）に示すように、層間絶縁膜９６には上面から第１の導電体９２まで延びるコンタクトホール９７ａが形成されている。コンタクトホール９７ａ内には、第１の導電体９２と接続されるプラグ９８ａが形成されている。同様に、図９（ｂ）に示すように、層間絶縁膜９６には上面から導電体９４の端子部９４ｂ，９４ｃまで延びるコンタクトホール９７ｂ，９７ｃが形成されている。コンタクトホール９７ｂ，９７ｃ内には、導電体９４の接続部９４ｂ．９４ｃとそれぞれ接続されるプラグ９８ｂ，９８ｃが形成されている。
【００４６】
上記したように、ヒューズ素子８１は、半導体基板の厚さ方向に沿って重なるように形成されたポリシリコン膜９２−絶縁膜９３−ポリシリコン膜９４を含む。このような多層膜は、例えば、浮遊ゲートを有する不揮発性メモリセルに用いられる。つまり、ヒューズ素子８１は、不揮発性メモリセルと同じ工程で形成される。従って、特別な工程を必要とせず、工程の増加を抑えてヒューズ素子８１を形成することができる。
【００４７】
上記のヒューズ素子８１は、例えば、図５に示すトリミング回路に用いられる。そして、ヒューズ素子８１を用いたトリミング回路が形成された半導体装置の概略断面図を図１０に示す。この半導体装置１００は、図６に示す半導体装置４０と同様に、ドライバトランジスタＴ１と、ヒューズ素子８１と、抵抗Ｒ１を含む。ヒューズ素子８１は、抵抗Ｒ１が形成された素子分離領域１０３の上に形成されている。
【００４８】
素子分離領域１０３上には第１の導電体１０４が形成されている。第１の導電体１０４の側部にはサイドウォール１０５が形成されている。第１の導電体１０４上には絶縁膜１０６が形成され、その絶縁膜１０６上には第２の導電体１０７が形成されている。第２の導電体１０７の側部にはサイドウォール１０８が形成されている。
【００４９】
各素子（バルク）は、カバー膜１１０により被覆されている。カバー膜１１０上には層間絶縁膜１１１が形成されている。その層間絶縁膜１１１を貫通して第２の導電体１０７の両端に接続されるプラグ１１３が形成されている。なお、図１０では省略したが、第１の導電体１０４に接続されるプラグが形成されている。
【００５０】
この半導体装置の製造方法を説明する。
図１１（ａ）に示すように、半導体基板１０１の一主面（上面）に酸化膜１２１を形成し、酸化膜１２１上にシリコン窒化膜１２２を形成する。例えば、温度８５０℃の条件で半導体基板１０１を熱酸化して膜厚３ｎｍの酸化膜１２１を形成する。例えば化学気相成長（ＣＶＤ）で、温度７７５℃の条件で膜厚１１５ｎｍのシリコン窒化膜１２２を成膜する。次いで、フォトリソグラフィ法により形成したレジストマスクによりシリコン窒化膜１２２をエッチングし、図１１（ｂ）に示すように、素子分離に対応するシリコン窒化膜１２２ａを形成する。
【００５１】
次いで、図１１（ｃ）に示すように、ウェル領域１０２を形成する。半導体基板１０１に、Ｐ型の不純物（ドーパント）を導入してウェル領域１０２を形成する。Ｐ型のドーパント不純物は例えばホウ素（ボロン（Ｂ））である。イオン注入条件は、例えば、加速電圧を１６０ｋｅＶ、ドーズ量を１．２×１０１３ｃｍ−２とする。次いで、図１１（ｄ）に示すように、例えば、ウェット酸化で、温度１０００℃の条件で、膜厚３７０ｎｍの素子分離領域１０３を形成する。そして、図１１（ｃ）に示すシリコン窒化膜１２２ａを除去する。
【００５２】
次いで、図１１（ｅ）に示すように、例えば温度１０００℃の条件で熱酸化を行い、例えば１８．５ｎｍの酸化膜１２３を形成する。次いで、例えばＣＶＤ法により、膜厚３００ｎｍの多結晶シリコン膜（ポリシリコン膜）１２４を成膜する。次いで、図１１（ｆ）に示すように、例えばＣＶＤ法により、温度７５０℃の条件で膜厚２５ｎｍの酸化膜１２５を成膜する。次いで、例えばＣＶＤ法により、膜厚１００ｎｍの多結晶シリコン膜（ポリシリコン膜）１２６を成膜する。
【００５３】
次いで、フォトリソグラフィ法により形成したレジストマスクを用いてポリシリコン膜１２６及び酸化膜１２５をエッチングし、図１２（ａ）に示すように、第２の導電体１０７と、対応する絶縁膜１０６を形成する。次いで、フォトリソグラフィ法により形成したレジストマスクを用いてポリシリコン膜１２４をエッチングし、図１２（ｂ）に示すように、ドライバトランジスタＴ１のゲート配線５９と、ヒューズ素子８１の第１の導電体１０４と、抵抗Ｒ１を形成する。
【００５４】
次いで、図１２（ｃ）に示すように、例えばイオン注入法により、ウェル領域１０２に対してＮ型の不純物を導入して低濃度のＮ−拡散領域５６ａ，６７ａを形成する。次いで、サイドウォール６０，６４，１０５，１０８を形成する。次いで、例えばイオン注入法により、ウェル領域１０２に対してＮ型の不純物を導入して高濃度のＮ＋拡散領域５６ｂ，５７ｂを形成する。
【００５５】
次いで、図１２（ｄ）に示すように、ゲート配線５９の上部、拡散領域５６，５７の上部にシリサイド層５９ａ，５６ｃ，５７ｃを形成する。次いで、例えばＣＶＤ法により、膜厚８０ｎｍのカバー膜１１０を成膜する。次いで、図１２（ｅ）に示すように、例えばＣＶＤ法により、バルク上に膜厚１４００ｎｍの層間絶縁膜１１１を成膜し、例えば化学機械的研磨（ＣＭＰ）法により、層間絶縁膜１１１の表面を平坦化する。
【００５６】
以上記述したように、この別の実施形態によれば、上記実施形態の効果に加え、以下の効果を奏する。
（５）ヒューズ素子８１は、素子分離領域上に形成された第１の導電体１０４，絶縁膜１０６，第２の導電体１０７を有する。従って、拡散領域やウェル領域を形成する必要がなく、任意の箇所に形成することができる。
【００５７】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、図９（ａ）及び図９（ｂ）に示す導電体９２，９４等の材質を適宜変更してもよい。例えば、導電体９２，９４のうちの少なくとも一方を金属薄膜抵抗としてもよい。金属薄膜抵抗に用いられる材質は、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、ニッケルクロム合金（ＮｉＣｒ）である。
【００５８】
また、絶縁領域９１を配線層間膜とする。配線層間膜上にヒューズ素子８１を形成することができるため、例えばドライバトランジスタＴ１や抵抗Ｒ１の上方にヒューズ素子８１を形成することができ、トリミング回路の面積を縮小することができる。従って、ヒューズ素子８１を含む半導体装置の面積増大を抑制することができる。
【００５９】
・上記各実施形態における接続部２５ａ，９４ａ、拡散領域２２、第１の導電体９２の形状、大きさ、膜厚、等は一例であり、適宜変更してもよい。
・製造工程において示す温度等の条件は一例であり、適宜変更してもよい。
【００６０】
・不純物（ドーパント）を適宜変更してもよい。例えば、Ｎ型の不純物として、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を用いることができる。また、Ｐ型の不純物として、アルミニウム（Ａｌ）等を用いることができる。
【００６１】
・ドライバトランジスタＴ１をＰチャネルＭＯＳトランジスタとしてもよい。
・図４に示す配線３１に低電位電圧ＶＳＳを供給し、配線３２に高電位電圧ＶＤＤを供給するようにしてもよい。
【符号の説明】
【００６２】
１１，８１  ヒューズ
２２  拡散領域（第１の導電体）
２４，６１  絶縁膜
２５，６２  導電体（第２の導電体）
２６，６５  カバー膜
５３  ウェル領域（第１の導電体）
９２，１０４  第１の導電体
９３，１０６  絶縁膜
９４，１０７  第２の導電体
９５，１１０  カバー膜
Ｔ１  ドライバトランジスタ
Ｒ２  抵抗
【図１】
0005696620.tif 000002
【図２】
0005696620.tif 000003
【図３】
0005696620.tif 000004
【図４】
0005696620.tif 000005
【図５】
0005696620.tif 000006
【図６】
0005696620.tif 000007
【図７】
0005696620.tif 000008
【図８】
0005696620.tif 000009
【図９】
0005696620.tif 000010
【図１０】
0005696620.tif 000011
【図１１】
0005696620.tif 000012
【図１２】
0005696620.tif 000013