(57)【特許請求の範囲】
【請求項１】
少なくともアモルファス状態と結晶状態との間で切換可能な相変化材料と、
前記相変化材料に近接して配置された圧電トランスデューサであって、前記相変化材料が前記アモルファス状態にあるときに活性化するように構成された、圧電トランスデューサと、
前記相変化材料をアモルファス相から結晶相に変化させる前に、前記圧電トランスデューサを分極させる第１の電気パルスを印加して、前記圧電トランスデューサが前記相変化材料に引張応力を与えるように構成された、コントローラと、
を備え、
前記圧電トランスデューサは強誘電材料を含み、
前記圧電トランスデューサは、前記相変化材料が前記結晶状態から前記アモルファス状態に変化させられた後に、前記相変化材料の少なくとも一部に圧縮応力を与えるように構成される、
メモリ・セル。
【請求項２】
前記相変化材料及び前記圧電トランスデューサは、前記相変化材料の閾値電圧に対応する電場が前記強誘電材料の保磁場より大きくなるように製造され、
前記閾値電圧は、前記相変化材料を前記アモルファス状態から前記結晶状態に変化させるように前記相変化材料を横切る第１の電圧である、
請求項１に記載のメモリ・セル。
【請求項３】
前記相変化材料をアモルファス相から結晶相に変化させる前に、前記強誘電材料を分極させる第１の電気パルスを印加して、前記圧電トランスデューサが前記相変化材料に引張応力を与えるように構成されたコントローラをさらに備え、前記第１の電気パルスは前記閾値電圧を下回る電圧を有する、請求項２に記載のメモリ・セル。
【請求項４】
前記コントローラは、前記相変化材料を結晶相からアモルファス相に変化させた後で、第２の電気パルスを印加して前記強誘電材料を分極させ、前記圧電トランスデューサが前記相変化材料に圧縮応力を与えるように構成されており、前記第２の電気パルスは前記第１の電気パルスとは反対の極性の電圧を有する、請求項３に記載のメモリ・セル。
【請求項５】
前記相変化材料及び前記強誘電材料は、前記相変化材料の結晶化温度が前記強誘電材料のキュリー温度より低くなるように製造され、
前記結晶化温度は、それを超えると前記アモルファス状態にある前記相変化材料が結晶化して前記結晶状態になる第１の温度であり、
前記キュリー温度は、それを超えると前記強誘電材料が自発分極を示さなくなる第２の温度である、
請求項１に記載のメモリ・セル。
【請求項６】
第１の電極と、
少なくとも第２の電極と、
をさらに備え、
前記相変化材料及び前記圧電トランスデューサは、少なくとも部分的に前記第１の電極と前記第２の電極との間に配置される、
請求項１に記載のメモリ・セル。
【請求項７】
ポアを画定する絶縁体層と、
前記ポアの下方に配置された下部電極と、
前記ポアの上方に配置された上部電極と、
をさらに備え、
前記相変化材料は、前記ポアの内部において前記下部電極と前記上部電極の間に配置され、
前記圧電トランスデューサは、前記相変化材料と前記絶縁体層との間に配置される、
請求項１に記載のメモリ・セル。
【請求項８】
前記圧電トランスデューサは、前記相変化材料が前記アモルファス状態から前記結晶状態に変化させられる前に、前記相変化材料の少なくとも一部に引張応力を与えるように構成される、請求項１に記載のメモリ・セル。
【請求項９】
相変化メモリ・セルを製造するための方法であって、
絶縁体層にポアを作成することと、
前記ポアの中に圧電材料を堆積させることと、
前記圧電材料と近接させて前記ポアの中に相変化材料を堆積させることと、
を含み、
前記ポアの下方に下部電極を形成することと、
前記相変化材料の上に上部電極を形成することと、
をさらに含み、
前記圧電材料の少なくとも一部を活性化できるように、前記ポアを画定する少なくとも１つの壁に少なくとも１つの付加的な電極を適合させることをさらに含む、
方法。
【請求項１０】
前記ポアの中に前記圧電材料を堆積させることは、前記圧電材料が前記相変化材料と前記少なくとも１つの壁との間に堆積するように、前記ポアを画定する少なくとも１つの壁に前記圧電材料を適合させることを含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータ・メモリに向けられ、より具体的には、不揮発性相変化メモリ・デバイスに向けられる。
【背景技術】
【０００２】
コンピュータ・メモリには２つの主要なグループ、すなわち、不揮発性メモリと揮発性メモリが存在する。情報を保持するためのエネルギーの持続的な入力は、不揮発性メモリでは不要であるが、揮発性メモリでは必要である。不揮発性メモリ・デバイスの例として、読み取り専用メモリ、フラッシュ電気的消去可能読み取り専用メモリ、強誘電ランダム・アクセス・メモリ、磁気ランダム・アクセス・メモリ、及び相変化メモリがある。揮発性メモリ・デバイスの例として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）及びスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が挙げられる。本発明は、相変化メモリに向けられる。
【０００３】
相変化メモリにおいては、情報は、操作して異なる相にすることができる材料に記憶される。このような相の各々は、異なる電気的特性を示し、それを利用して情報を記憶することができる。アモルファス相及び結晶相は、典型的には、検出可能な電気抵抗の差を有することからビット記憶（１及び０）に用いられる２つの相である。具体的には、アモルファス相は、結晶相より高い抵抗を有する。さらにまた、相変化材料におけるアモルファス相及び結晶相は、可逆性である。
【０００４】
カルコゲナイド・ガラスは、相変化材料として一般に用いられる材料の一グループである。このグループの材料は、カルコゲン（周期表第１６／ＶＩＡ族）と、より電気的陽性の強い元素とを含む。セレン（Ｓｅ）及びテルル（Ｔｅ）は、相変化メモリ・セルを作る時にカルコゲナイド・ガラスを生成するのに用いられる、このグループ内の最も一般的な２つの半導体である。この例が、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）、ＳｂＴｅ、及びＩｎ２Ｓｅ３である。しかしながら、ＧｅＳｂなどの幾つかの相変化材料は、カルコゲンを利用しない。このように、アモルファス状態と結晶状態とを保持することができる限り、さまざまな材料を相変化材料セルに用いることができる。
【０００５】
相変化メモリ・セルは、内部の相変化材料の相を変化させるのに十分な強さのパルスを印加することによってプログラムされる。これは、典型的には、相変化材料を通して電気パルスを印加することによって達成される。初期状態がアモルファス状態のとき、電気パルスは、なだれ電流が流れる前に、閾値電場に対応する閾値電圧（Ｖｔ）を超えなければならない。相変化材料は、オーム加熱によって相が変わる。立ち上がり区間において早い遷移を伴う、相対的に強度が高く持続時間が短い電流パルスによって、相変化材料が素早く融解し冷却される。相変化材料には組織化された結晶を形成する時間がなく、従ってアモルファス固体相が作られる。相対的に強度が低く持続時間が長いパルスによって、相変化材料が加熱されて緩やかに冷却され、結晶化して結晶相になる。パルスの強度及び持続時間を調整して、メモリ・セルにおける多ビット記憶のためにさまざまな程度の抵抗を作り出すことが可能である。
【０００６】
相変化メモリ・セルは、プログラムする、即ち材料の相を変化させるには不十分な強さのパルスを印加することによって、読み取られる。その場合に、このパルスの抵抗は、「１」又は「０」として読み取ることができる。より高い抵抗を持つアモルファス相を用いて、通常、二進数の０（リセット状態）を表す。より低い抵抗を持つ結晶相を用いて、二進数の１（セット状態）を表すことができる。さまざまな程度の抵抗が存在するセルにおいては、相を用いて、例えば「００」、「０１」、「１０」、及び「１１」を表すことができる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、強誘電応力誘起ライナを有する相変化メモリ・セルを提供することである。
【課題を解決するための手段】
【０００８】
本発明の例示的な一実施形態は、メモリ・セルである。本メモリ・セルは、相変化材料と、相変化材料に近接して配置された圧電トランスデューサとを含む。相変化材料は、少なくともアモルファス状態と結晶状態との間で切換可能である。トランスデューサは、相変化材料がアモルファス状態にあるときに活性化されるように構成される。
【０００９】
１つの実施形態においては、圧電トランスデューサは強誘電材料である。相変化材料及び強誘電材料は、相変化材料の閾値電圧（Ｖｔ）に関連する電場が強誘電材料の保磁場より大きくなるように製造することができる。この実施形態においては、トランスデューサは、電場が無くなった後も分極状態に留まることができる。
【００１０】
第２の実施形態においては、圧電トランスデューサは強誘電材料ではない。この実施形態においては、トランスデューサは、電場が存在するときにのみ動作する。
【００１１】
本発明の別の例示的な実施形態は、相変化材料に近接する強誘電トランスデューサによってメモリ・セルを操作するための方法である。本方法は、アモルファス状態にある相変化材料に近接する強誘電材料を分極させるポーリング・ステップを含む。さらにまた、本方法は、アモルファス状態を安定化させるように設計されたステップを含むことができ、また、相変化材料のセット速度を早くするステップを含むことができる。
【００１２】
本発明のさらに別の例示的な実施形態は、相変化メモリ・セルを製造するための方法である。本方法は、下部電極を形成することと、下部電極の上方の絶縁体層にポアを作成することと、ポアの中に圧電材料を堆積させることと、圧電材料と近接させてポアの中に相変化材料を堆積させることと、相変化材料の上に上部電極を形成することとを含む。ポアの中に圧電材料を堆積させることは、圧電材料が相変化材料と壁との間に堆積されるように、ポアを画定する少なくとも１つの壁に圧電材料を適合させることを含むことができる。適合させる（コンフォーマルな）堆積は、化学気相堆積法（ＣＶＤ）又は原子層堆積法（ＡＬＤ）によって達成することができる。
【００１３】
本発明と見なされる主題は、本明細書に添付の特許請求の範囲において特に指摘され、明確に特許請求される。本発明の上記の及び他の目的、特徴、及び利点は、添付の図面と併せて以下の詳細な説明から明らかである。
【図面の簡単な説明】
【００１４】
【図１】本発明によって意図される例示的なメモリ・セルの断面図を示す。
【図２】本発明によって意図される別の例示的なメモリ・セルの断面図を示す。
【図３】本発明によって意図されるメモリ・セルを操作するための例示的なフローチャートを示す。
【図４】本発明によって意図されるメモリ・セルを操作するための別の例示的なフローチャートを示す。
【図５】本発明による相変化メモリ・セルを製造するための例示的なフローチャートを示す。
【図６】本発明による別の相変化メモリ・セルを製造するための例示的なフローチャートを示す。
【図７】本発明の一実施形態の例示的な中間製造構造体を示す。
【図８】本発明の一実施形態の更なる中間製造構造体の断面図を示す。
【発明を実施するための形態】
【００１５】
本発明は、本発明の実施形態を参照して説明される。本発明の説明の全体を通じ、図１−図５が参照される。
【００１６】
図１は、本発明によって意図される例示的なメモリ・セル１０２の断面図を示す。メモリ・セル１０２は、例えばＰＣＲＡＭ集積回路としてパッケージングされたメモリ・セルのアレイの一部であることが意図されている。例示的なメモリ・セル１０２は、絶縁体層１０４、下部電極１０６、及び絶縁体層１０４内のポア１０８から構成される。ポア１０８は、内側がトランスデューサ層１１０で覆われており、相変化材料１１２で充填される。相変化材料１１２は、上部電極１１４でキャッピングされる。
【００１７】
メモリ・セル１０２は、典型的には、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）（図示せず）と共に基板上に形成される。接合ＦＥＴ及びバイポーラ接合トランジスタといった当業者には公知の他のスイッチング・デバイスを本発明に用いることができる。
【００１８】
上部電極１１４及び下部電極１０６は、トランスデューサ層１１０及び相変化材料１１２を通る電場を作るように構成された導電体である。電極１０６及び１１４を製造するには、例えば窒化チタン（ＴｉＮ）、タングステン（Ｗ）、銀（Ａｇ）、金（Ａｕ）、窒化タンタル（ＴａＮ）、窒化ケイ素タンタル（ＴａＳｉＮ）、ルテニウム（Ｒｕ）、又はアルミニウム（Ａｌ）といった種々の材料を用いることができるが、これらに限定されるものではない。
【００１９】
絶縁体層１０４は、電気的に絶縁性であり、さらに熱的に絶縁性とすることができる。絶縁体層１０４は、例えば、二酸化シリコン（ＳｉＯ２）から構成することができる。絶縁体層１０４内部のポア１０８（ビアと呼ばれる場合もある）は、湿式エッチングなどの種々の既知の製造技術を用いて形成することができる。本発明の１つの実施形態においては、ポア１０８の深さは、１８０ｎｍＣＭＯＳ技術の場合には約５００ｎｍであり、そのアスペクト比は少なくとも２：１である。
【００２０】
ポア１０８の内側は、トランスデューサ層１１０で覆われる。コンフォーマルなトランスデューサ層１１０は、化学気相堆積法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、及び、下部コンタクトを開けるための異方性プロセスを用いた後のエッチングといった、当業者には公知の種々の技術を用いて、形成される。
【００２１】
本発明の１つの実施形態においては、トランスデューサ層１１０は、圧電材料で構成される。トランスデューサ層１１０には、窒化アルミニウム（ＡｌＮ）及び酸化亜鉛（ＺｎＯ）といった種々の既知の圧電材料を用いることができる。圧電材料は、その圧電材料を横切る電圧降下によって相変化材料１１２に応力が付与されるように構成される。従って、圧電材料は、トランスデューサとして動作し、電気エネルギーを機械エネルギーに変換する。別の言い方をすれば、トランスデューサによって及ぼされる応力は、再プログラムが可能である。
【００２２】
メモリ・セル１０２の１つの実施形態においては、圧電材料は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＢａＴｉＯ３（ＢＴＯ）、ＹＭｎＯ３（ＹＭＯ）、Ｐｂ（Ｍｇ０．３３Ｎｂ０．６６）１−ｘＴｉｘＯ３（ＰＭＮ−ＰＴ）、又は硫酸トリグリシン（ＴＧＳ）のような強誘電材料である。強誘電材料は、少なくとも保磁場及びキュリー温度によって特徴付けられる。保磁場は、分極を切り替えるのに必要な、強誘電材料を横切る電場である。キュリー温度は、それを超えると強誘電材料が自発分極を示さなくなる温度である。
【００２３】
ポア１０８内には、トランスデューサ層１１０に近接して相変化材料の層１１２も堆積される。上述のように、相変化材料１１２は、少なくともアモルファス状態と結晶状態との間で切換可能である。相変化材料１１２は、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）、ＳｂＴｅ、及びＩｎ２Ｓｅ３といった材料を含むことができる。
【００２４】
ポア内の相変化材料１１２は、少なくとも、閾値電圧、結晶化温度、及び融点により特徴付けられる。閾値電圧は、熱を発生させて相変化材料１１２をアモルファス状態から結晶状態に変化させるためのなだれ電流を生成するのに必要な、相変化材料１１２を横切る電圧である。本発明の１つの実施形態においては、相変化材料１１２と、トランスデューサ層１１０の強誘電材料とは、相変化材料１１２の閾値電圧に関連する電場が強誘電材料の保磁場より大きくなるように製造される。
【００２５】
結晶化温度は、それを超えるとアモルファス状態にある相変化材料１１２が結晶化し始める温度である。本発明の１つの実施形態においては、相変化材料１１２と、トランスデューサ層１１０の強誘電材料とは、相変化材料１１２の結晶化温度が強誘電材料のキュリー温度より低くなるように製造される。従って、トランスデューサ層１１０によって及ぼされる応力は、相変化材料がアモルファス状態から結晶状態に変化した後でも持続することになる。
【００２６】
融点は、それを超えると相変化材料１１２が融解し始める温度である。本発明の１つの実施形態においては、相変化材料１１２と、トランスデューサ層１１０の強誘電材料とは、相変化材料１１２の融点が強誘電材料のキュリー温度より低くなるように製造される。従って、トランスデューサ層１１０によって及ぼされる応力は、相変化材料のリセット状態がリフレッシュされた後でも持続することになる。
【００２７】
示される例示的なメモリ・セル１０２は、説明目的で簡略化されていることに留意されたい。本発明の主旨及び範囲から逸脱することなくメモリ・セル設計を用いることができることが考慮されている。例えば、相変化材料１１２の一部のみが下部電極１０６と上部電極１１４との間に配置されるようにしてもよい。
【００２８】
メモリ・セルは、コントローラ１１６に結合することができる。以下でより詳細に説明されるように、コントローラ１１６は、相変化材料がアモルファス状態から結晶状態に変化させられる前にトランスデューサ層１１０を活性化するように構成される。１つの実施形態においては、コントローラ１１６によってトランスデューサ層１１０に電気パルスが印加される。電気パルスの振幅は、閾値電圧より低い電圧である。この第１の電気パルスは、トランスデューサが相変化材料１１２に引張応力を与えるように圧電材料を分極させる。相変化材料に引張応力を与えることによって、相変化材料は、閾値電圧の増大及び抵抗ドリフトの低減を通じてアモルファス状態を安定にすることにより応答する。
【００２９】
図２は、本発明により意図される例示的な別の実施形態であるメモリ・セル１５０を示す。この実施形態においては、上部電極１６４が、トランスデューサ層１６６をキャッピングし、ポアの境界まで延びていることが示される。しかしながら、メモリ・セル１５０は、図１に示されるように上部電極１６４をトランスデューサ層１６６の内部に形成して製造されてもよい。
【００３０】
図２のメモリ・セル１５０は、絶縁性基板内に形成された下部電極１５２を含む。酸化シリコン又は窒化シリコンのような絶縁性誘電材料１５４の層と導電体層１５５とを堆積させることによって、スタックが形成される。導電体層１５５は、下部電極の上方に中心がある導電性ライン１５６を作るようにパターン形成される。セル１５０は、強誘電材料からなるトランスデューサ層１６６を含む。ポア内において、相変化材料１６２は、トランスデューサ層１６６に近接して堆積され、下部電極１５２と接触する。相変化材料１６２の上に、上部電極１６４が形成される。
【００３１】
コントローラ１６０は、トランスデューサ層１６６に第１の電気パルスを印加するように構成される。電気パルスの振幅は、閾値電圧より低い電圧である。この第１の電気パルスは、強誘電材料を分極させ、パルスが無くなった後も保磁力の値を保たせて、それにより、トランスデューサは、相変化材料１６２に引張応力を与える。相変化材料に引張応力を与えることによって、相変化材料１６２は、閾値電圧の増大及び抵抗ドリフトの低減を通じてアモルファス状態を安定にすることにより応答する。
【００３２】
別の実施形態においては、コントローラ１１６又は１６０は、相変化材料１１２又は１６２を結晶相からアモルファス相に変化させた後で、第２の電気パルスを印加するように構成される。この第２のパルスは、第１のパルスとは極性が反対のものであるが、保磁電圧（保磁場に対応する電圧）を下回るものであり、従って、トランスデューサに相変化材料１１２又は１６２への圧縮応力を与えさせる。相変化材料１１２又は１６２に圧縮応力を与えることによって、相変化材料は、その抵抗及び閾値電圧を低下させ、それによってより急速な再結晶化がもたらされる。
【００３３】
強誘電体をトランスデューサとして用いる実施形態は、圧電性であるが強誘電性ではないトランスデューサを用いる実施形態に比べて、多くの有利な点を有することに留意されたい。分極させるステップの後で、強誘電材料の残留分極が、相変化材料に残留応力が及ぼされる原因となる。強誘電体によって相変化材料に与えられる応力の方向は、強誘電材料がポーリングされた後で強誘電材料に印加される電圧パルスの極性を変化させることによって、変えることができる。この最後の状況において、強誘電材料は、印加された電場が強誘電体の分極と反対のときに圧縮歪みを受ける（従って、相変化材料に圧縮応力を及ぼす）。反対に、強誘電材料は、印加された電場が強誘電体の分極と平行のときに更なる伸びを示し、従って相変化材料に引張応力を及ぼす。さらに、圧電材料が強誘電体でもある場合には、印加された電圧に歪みを関係付ける圧電係数は、より高くなる。
【００３４】
ここで図３を参照すると、本発明によって意図されるメモリ・セルを操作するための例示的なフローチャート２０２が示される。当業者であれば分かるように、本発明は、システム、方法、又はコンピュータ・プログラム製品として具体化することができる。従って、本発明は、全体がハードウェアの実施形態、全体がソフトウェアの実施形態（ファームウェア、常駐ソフトウェア、マイクロコードなどを含む）、又は、ソフトウェアの態様とハードウェアの態様とを組み合わせた実施形態の形を取ることができ、本明細書においてはこれらの全てを一般に、「回路」、「モジュール」、又は「システム」と呼ぶことができる。さらに、本発明は、コンピュータ可読プログラム・コードが組み入れられた１つ又は複数のコンピュータ可読媒体内に具体化されたコンピュータ・プログラム製品の形を取ることができる。
【００３５】
処理は、エネルギーを与える操作２０４で開始する。このステップの間に、アモルファス状態にある相変化材料に近接するトランスデューサにエネルギーが与えられる。これにより、トランスデューサが相変化材料に引張応力を与えることになる。上述されたように、この応力は、アモルファス状態の相変化材料の抵抗及び閾値電圧を低下させ、その結果として、より急速な再結晶化がもたらされる。
【００３６】
電流は、圧電材料を横切る電圧降下が相変化材料の閾値電圧より小さくなるように構成される。エネルギーを与える操作２０４が完了した後で、処理は、加熱する操作２０６に進む。
【００３７】
次に、加熱する操作２０８において、相変化材料は、相変化材料の少なくとも一部が結晶状態からアモルファス状態に変化するように加熱される。別の言い方をすれば、相変化材料の温度は、その融点を上回る温度に上げられる。結晶状態は導電性であり、相変化材料が圧電アクチュエータを短絡するため、この操作中にはトランスデューサを活性化することはできない。
【００３８】
１つの実施形態においては、加熱する操作２０８の間に、トランスデューサは相変化材料への引張応力を維持する。これにより、融点が下げられる。加熱する操作２０８が完了すると、制御はエネルギーを与える操作２１０に移る。
【００３９】
エネルギーを与える操作２１０において、相変化材料が結晶状態からアモルファス状態に変化した後で、トランスデューサは、相変化材料に引張応力を与える。上述されたように、アモルファス状態の相変化材料に与えられる引張応力は、メモリ・セルの保持時間を長くするのを助けることができ、従って、メモリ・セルの性能を改善する場合がある。
【００４０】
ここで図４、即ち相変化材料に近接した強誘電トランスデューサを有するメモリ・セルを操作するための例示的なフローチャート３０２を参照する。
【００４１】
分極させるステップ３０４において、アモルファス状態にある相変化材料に近接した強誘電トランスデューサを分極させる。上述のように、このステップによって、アモルファス状態が安定化し、相変化材料のセット速度が早くなる。このポーリング・ステップは、リセット・ステップの後で行うことができ、強誘電体の残留分極を生じさせる。
【００４２】
ポーリングのためには、電圧パルスの振幅は、相変化材料の閾値電圧より低く、結果として得られる電場は、強誘電材料の保磁場より大きい。さらに、強誘電体の分極方向は、電圧パルスの極性に依存するが、残留分極の方向により相変化材料に引張応力が及ぼされることになる。
【００４３】
印加する操作３０６において、強誘電トランスデューサを分極させた後で、強誘電トランスデューサの分極方向と同じ方向に電場が印加される。分極方向に電場を印加することにより、相変化材料の引張応力はさらに増大することになる。相変化メモリ材料に及ぼされる引張応力は、抵抗及び閾値電圧のドリフトを低減させ、アモルファス相の安定性を増大させることになる。
【００４４】
その後、印加する操作３０８は、強誘電トランスデューサを分極させた後で、強誘電トランスデューサの分極方向と反対の方向に電場を印加する。このステップは、強誘電材料を通じて及ぼされる応力を調節し、従って結晶化（セット・ステップ）の直前又はそれと同時に相変化材料を調節する。セット・ステップの間に、又はその直前に、印加された電圧は、残留分極の電場と反対の電場を生成するようになっており、相変化材料に圧縮応力を及ぼす。結晶化の前又はその間に相変化材料に圧縮応力を及ぼすことによって、より急速な結晶化プロセスがもたらされる。
【００４５】
次に、過熱する操作３１０は、相変化材料の少なくとも一部がアモルファス状態から結晶状態に変化するように、相変化材料を加熱する。この操作の間に、相変化材料は、熱を生成して最終的に相変化材料を融解させる電流パルスの印加によって加熱される。次いで、相変化材料は急冷され、アモルファス相が得られる。リセット・ステップの間に、強誘電材料は、そのキュリー温度より低い温度に加熱された場合には、強誘電性が保持され、強誘電性残留分極が保たれることになる。強誘電材料は、キュリー温度より高い温度に加熱された場合には、残留分極は消滅することになる。どちらの場合にも、アモルファス相の形成後に、強誘電材料を再びポーリングして最大の残留分極を誘導することが望ましい場合がある。
【００４６】
図５は、本発明による相変化メモリ・セルを製造するための例示的なフローチャート４０２を示す。本方法は、下部電極が絶縁性基板に形成される操作４０４において開始する。上述のように、下部電極は、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化ケイ素タンタル（ＴａＳｉＮ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、銀（Ａｇ）、金（Ａｕ）、又はアルミニウム（Ａｌ）といった種々の導電性材料から作ることができる。さらにまた、絶縁性基板は、例えば二酸化シリコン（ＳｉＯ２）とすることができる。当業者であれば、例えばスパッタ堆積などといった、下部電極を絶縁性基板上に堆積させる種々の方法を採用できることが分かるであろう。
【００４７】
次に、操作４０６において、絶縁体層内に、下部電極の上方に中心があるポアが形成される。ポアは、例えば化学エッチングを用いて形成することができる。上述のように、１つの実施形態においては、ポアの深さは、１８０ｎｍＣＭＯＳ技術の場合には約５００ｎｍであり、そのアスペクト比は少なくとも２：１である。
【００４８】
次に、操作４０８において、ポアの中に圧電材料を堆積させる。本発明の１つの実施形態においては、ポアの中に圧電材料を堆積させることは、圧電材料が相変化材料と少なくとも１つの壁との間に堆積されるように、ポアを画定する少なくとも１つの壁に圧電材料を適合させることを含む。窒化アルミニウム（ＡｌＮ）、酸化亜鉛（ＺｎＯ）、チタン酸ジルコン酸鉛（ＰＺＴ）、ＢａＴｉＯ３（ＢＴＯ）、ＹＭｎＯ３（ＹＭＯ）、Ｐｂ（Ｍｇ０．３３Ｎｂ０．６６）１−ｘＴｉｘＯ３（ＰＭＮ−ＰＴ）、又は硫酸トリグリシン（ＴＧＳ）といった種々の既知の圧電材料を用いることができる。圧電材料は、化学気相堆積法（ＣＶＤ）のような当業者には公知の種々の技術を用いてポアの中に堆積させることができる。
【００４９】
次に、操作４１０において、圧電材料と近接させてポアの中に相変化材料を堆積させる。上述されたように、相変化材料は、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）、ＳｂＴｅ、及びＩｎ２Ｓｅ３といった材料を含むことができる。
【００５０】
操作４１０が完了すると、処理フローは操作４１２に続く。操作４１２において、相変化材料の上に上部電極が形成される。下部電極の場合と同様に、上部電極は、例えばスパッタ堆積を用いて形成することができる。上部電極は、例えば窒化チタン（ＴｉＮ）、窒化ケイ素タンタル（ＴａＳｉＮ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、銀（Ａｇ）、金（Ａｕ）、又はアルミニウム（Ａｌ）といった種々の導電性材料から製造することができる。
【００５１】
図６は、本発明による、図２に示された第２の相変化メモリ・セル１５０を製造するための例示的なフローチャート５０２を示す。本方法は、下部電極１５２が絶縁性基板内に形成される操作５０４において開始する。上述のように、下部電極は、例えば窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）、窒化ケイ素タンタル（ＴａＳｉＮ）、ルテニウム（Ｒｕ）、又はアルミニウム（Ａｌ）といった種々の導電性材料から製造することができる。さらにまた、絶縁性基板は、例えば二酸化シリコン（ＳｉＯ２）とすることができる。当業者であれば、例えばスパッタ堆積などといった、下部電極を絶縁性基板上に堆積させる種々の方法を採用できることが分かるであろう。
【００５２】
次に、操作５０５において、酸化シリコン又は窒化シリコンのような絶縁性誘電材料１５４の層を堆積させ、次に導電体層１５５を堆積させることによって、少なくとも第１のスタックが形成される。導電体層１５５は、例えば窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）、窒化ケイ素タンタル（ＴａＳｉＮ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、又はアルミニウム（Ａｌ）といった種々の導電性材料から製造することができる。
【００５３】
次に、操作５０６において、導電体層１５５は、下部電極の上方に中心がある導電性ライン１５６を作るようにパターン形成される。
【００５４】
次に、操作５０８において、パターン形成された導電性ライン１５６の上に別の絶縁材料層１５７を堆積させることによって、第１のスタックが完成する。当業者であれば、操作５０５−５０８を繰り返して導電性ラインの付加的な層を作ることが可能であることが明らかである。
【００５５】
次に、操作５０９において、２つの絶縁体層とその間に配置されたパターン形成された導電性ラインとによって形成される第２のスタックの中に、下部電極の上方に中心があるポア１５８を作る。本発明の１つの実施形態においては、ポア１５８は、例えば化学エッチングを用いて形成することができ、少なくとも１つの壁は、パターン形成された導電性ライン１５６の一部１１５５を露出させる。上述のように、１つの実施形態においては、ポアの深さは、１８０ｎｍＣＭＯＳ技術の場合には約５００ｎｍであり、そのアスペクト比は少なくとも２：１である。
【００５６】
次に、操作５１０において、ポアの中に圧電材料又は強誘電材料１６６を堆積させる。本発明の１つの実施形態においては、ポアの中に圧電材料又は強誘電材料１６６を堆積させることは、圧電材料又は強誘電材料が、相変化材料と少なくとも１つの壁との間において、パターン形成された導電性ライン１５６の露出部分１１５５と接触して堆積されるように、ポアを画定する少なくとも１つの壁に圧電材料又は強誘電材料を適合させることを含む。窒化アルミニウム（ＡｌＮ）、酸化亜鉛（ＺｎＯ）、チタン酸ジルコン酸鉛（ＰＺＴ）、ＢａＴｉＯ３（ＢＴＯ）、ＹＭｎＯ３（ＹＭＯ）、Ｐｂ（Ｍｇ０．３３Ｎｂ０．６６）１−ｘＴｉｘＯ３（ＰＭＮ−ＰＴ）、又は硫酸トリグリシン（ＴＧＳ）といった種々の既知の圧電材料及び強誘電材料を用いることができる。圧電材料又は強誘電材料は、化学気相堆積法（ＣＶＤ）のような当業者に公知の種々の技術を用いてポアの中に堆積させることができる。
【００５７】
次に、操作５１１において、圧電材料又は強誘電材料と近接させて、下部電極と接触するように、ポアの中に相変化材料１６２が堆積される。上述されたように、相変化材料は、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）、ＳｂＴｅ、及びＩｎ２Ｓｅ３といった材料を含むことができる。
【００５８】
操作５１１が完了すると、処理フローは操作５１２に続く。操作５１２において、相変化材料の上に上部電極１６４が形成される。下部電極の場合と同様に、上部電極は、例えばスパッタ堆積を用いて形成することができる。上部電極は、例えば窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タンタル（ＴａＮ）、窒化ケイ素タンタル（ＴａＳｉＮ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、又はアルミニウム（Ａｌ）といった種々の導電性材料から製造することができる。
【００５９】
ここで図７を参照すると、本発明の例示的な中間製造構造体６０２が示される。構造体６０２は、１つ又は複数の下部電極６０６の上に堆積された絶縁体層６０４を含む。上述のように、絶縁体層６０４は、例えば二酸化シリコン（ＳｉＯ２）から構成することができる。下部電極６０６は、例えばタングステン（Ｗ）から構成することができる。
【００６０】
中間電極６０８が、絶縁体層６０４によって支持される。１つの実施形態においては、中間電極６０８は、アルミニウム（Ａｌ）から構成される。示されるように、中間電極は、下部電極６０６の上方に中心がある導電性パッド６１２を作るようにパターン形成された導電体層を形成し、ポア６１０が絶縁体層６０４内に作られると、そのポア６１０を囲むようになる。この構成により、中間電極６０８が圧電材料の一部を活性化することが可能になる。
【００６１】
図８において、更なる中間製造構造体７０２の断面図が示される。構造体７０２は、絶縁体層６０４によって支持される幾つかの中間電極６０８を示す。中間電極６０８は、ポア６１０内の圧電材料７０４に電気的に結合される。中間電極６０８に選択的にエネルギーを与えることによって、圧電材料７０４の様々な部分を活性化することができる。
【００６２】
図面内のフローチャート及びブロック図は、本発明の種々の実施形態によるシステム、方法及びコンピュータ・プログラムの可能な実装形態のアーキテクチャ、機能及び操作を示す。この点に関して、フローチャート又はブロック図の各ブロックは、１つ又は複数の特定の論理機能を実装するための１つ又は複数の実行可能命令を含む、モジュール、セグメント、又はコードの一部を表すことができる。幾つかの代替的な実装においては、ブロックに記された機能は、図面に記された順序とは異なる順序で行われる場合があることにも留意すべきである。例えば、連続して示された２つのブロックが、実際には実質的に同時に実行されることがあり、これらのブロックが、関与する機能に応じて、ときには逆順で実行されることもある。ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図のブロックの組み合わせは、特定の機能又は動作を行う専用ハードウェア・ベースのシステム、又は専用ハードウェアとコンピュータ命令との組み合わせによって、実装できることにも留意されたい。
【００６３】
本発明の好ましい実施形態が説明されたが、当業者であれば、現在及び将来の両方において、特許請求の範囲内にある種々の改善及び強化を行うことができることが理解されるであろう。従って、特許請求の範囲は、最初に記載された発明について適切な保護を維持するものと解釈されるべきである。
【符号の説明】
【００６４】
１０２、１５０：メモリ・セル
１０４、６０４：絶縁体層
１０６、１５２、６０６：下部電極
１０８、１５８、６１０：ポア
１１０、１６６：トランスデューサ層
１１２、１６２：相変化材料
１１４、１６４：上部電極
１１６、１６０：コントローラ
１５４：絶縁性誘電材料
１５５：導電体層
１５６：導電性ライン
１５７：別の絶縁材料層
６０２、７０２：中間製造構造体
６０８：中間電極
６１２：導電性パッド
７０４：圧電材料
１１５５：露出部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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