(57)【特許請求の範囲】
【請求項１】
クロック信号の周期に応じてサンプリングされた入力信号を１クロック分遅延させる第１の遅延回路と、
前記入力信号と遅延後の前記入力信号とを減算することにより連続する２つの入力信号間の差分信号ｙｎを出力する差分器と、
前記差分器から出力される前記差分信号ｙｎと、第１のしきい値とを比較する第１の比較回路と、
前記差分器から出力される前記差分信号ｙｎを前記クロック信号の周期に応じて１クロック分遅延させる第２の遅延回路と、
前記第２の遅延回路から出力される前記遅延後の差分信号ｙｎ−１と、第２のしきい値とを比較する第２の比較回路と、
前記第１の比較回路および前記第２の比較回路における２つの差分信号ｙｎ，ｙｎ−１を用いた各々の比較結果に基づいて、前記入力信号の特異点の有無を判定する判定器と
を備え、
前記第１のしきい値および前記第２のしきい値がともに正数で、かつ、前記第２の比較回路が、前記第２の遅延回路からの出力信号と、前記第２のしきい値とを比較する場合、
前記判定器は、
前記第１の比較回路の比較結果として、前記差分器からの差分信号ｙｎが、前記第１のしきい値より大きく、かつ、前記第２の比較回路の比較結果として、前記第２の遅延回路からの差分信号ｙｎ−１が、前記第２のしきい値より小さいときに、前記入力信号の特異点を判定することを特徴とする特異点判定装置。
【請求項２】
クロック信号の周期に応じてサンプリングされた入力信号を１クロック分遅延させる第１の遅延回路と、
前記入力信号と遅延後の前記入力信号とを減算することにより連続する２つの入力信号間の差分信号ｙｎを出力する差分器と、
前記差分器から出力される前記差分信号ｙｎと、第１のしきい値とを比較する第１の比較回路と、
前記差分器から出力される前記差分信号ｙｎを前記クロック信号の周期に応じて１クロック分遅延させる第２の遅延回路と、
前記第２の遅延回路から出力される前記遅延後の差分信号ｙｎ−１の反転信号と、第２のしきい値とを比較する第２の比較回路と、
前記第１の比較回路および前記第２の比較回路における２つの差分信号ｙｎ，ｙｎ−１を用いた各々の比較結果に基づいて、前記入力信号の特異点の有無を判定する判定器と
を備え、
前記第１のしきい値および前記第２のしきい値がともに正数で、かつ、前記第２の比較回路が、前記第２の遅延回路からの差分信号ｙｎ−１の反転信号と、前記第２のしきい値とを比較する場合、
前記判定器は、
前記第１の比較回路の比較結果として、前記差分器からの差分信号ｙｎが、前記第１のしきい値より大きく、かつ、前記第２の比較回路の比較結果として、前記第２の遅延回路からの差分信号ｙｎ−１が、前記第２のしきい値より大きいときに、前記入力信号の特異点を判定することを特徴とする特異点判定装置。
【発明の詳細な説明】
【背景技術】
【０００１】
本発明は、デジタルサンプリングデータの特異点を判定する特異点判定装置に関する。
【０００２】
従来の装置は、画素欠陥か否かの判定を行うために画素データの特異点を判定している（特許文献１参照）。図４は、特許文献１に開示された装置１００の概略構成を示すブロック図である。図４では、注目画素の値がその周辺の画素の値に対して一定レベル以上突出しているか否かを検出する構成のみを示してある。
【０００３】
図４に示すように、この装置１００は、３つの画素データｙn+1，ｙn，ｙn-1を抽出するＦＦ（フリップフロップ）１０１，１０２と、減算器１０３，１０４と、比較回路１０５，１０６と、判定回路１０７とを備える。ここで、ｙnは注目画素の画素データ、ｙn+1，ｙn-1は注目画素に隣接する前後２つの画素の画素データを示している。
【０００４】
具体的には、ＦＦ１０１は、入力信号として与えられた画像データｙn+1を１クロック分遅延させて、画素データｙnを出力する。ＦＦ１０２は、ＦＦ１０１から出力された画素データｙnを１クロック分遅延させて、画素データｙn-1を出力する。
【０００５】
減算器１０３は、上述したＦＦ１０１から出力された画素データｙnから、入力信号としての画素データｙn+1を減算し、結果として、ｙn−ｙn+1の出力信号を比較回路１０５に与える。減算器１０４は、ＦＦ１０１から出力された画素データｙnから、ＦＦ１０２から出力された画素データｙn-1を減算し、結果として、ｙn−ｙn-1の出力信号を比較回路１０６に与える。
【０００６】
比較回路１０５は、減算器１０３の出力信号ｙn−ｙn+1と、しきい値ａ１とを比較し、その比較結果に応じた信号を判定回路１０７に出力する。例えば、減算器１０３の出力信号ｙn−ｙn+1がしきい値ａ１より大きいときは、比較回路１０５の出力信号は、ハイレベル（以下、Ｈレベルという。）となる。一方、ｙn−ｙn+1がしきい値ａ１以下のときは、比較回路１０５の出力信号は、ローレベル（以下、Ｌレベルという。）となる。比較回路１０５の出力信号がＨレベルとなるのは、画素データｙnがｙn+1に対して一定レベル以上突出した値をもつ場合である。
【０００７】
比較回路１０６は、減算器１０４の出力信号ｙn−ｙn-1と、しきい値ａ２とを比較し、その比較結果に応じた信号を判定回路１０７に出力する。この場合にも、比較回路１０６の出力信号は、比較回路１０５の場合と同様の値をとる。すなわち、比較回路１０６の出力信号がＨレベルとなるのは、ｙn−ｙn-1がしきい値ａ２より大きい場合である。
【０００８】
判定回路１０７は、ＡＮＤ回路１０７１を備えており、ＡＮＤ回路１０７１によって、比較回路１０５，１０６から与えられた２つの出力信号の論理積をとり、その結果として、ＨレベルまたはＬレベルの信号を出力する。この場合、Ｈレベルの信号となるのは、比較回路１０５，１０６からの出力信号がともにＨレベルの場合である。この場合には、画素データｙnが、２つの画素データｙn+1，ｙn-1に対してともに一定レベル以上突出した値をもつ場合となるため、画素データｙnが特異点をもち、画素データｙnをもつ画素が欠陥画素と判定される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平７−３３６６９９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示された装置では、回路の小型化が難しいという問題があった。すなわち、この装置においては、画素データの差分を行う２つの減算器を備える必要があった。
【００１１】
そこで本発明は、デジタルサンプリングデータの特異点の判定を行う装置の小型化を実現することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するための特異点判定装置は、クロック信号の周期に応じてサンプリングされた入力信号を１クロック分遅延させる第１の遅延回路と、前記入力信号と遅延後の前記入力信号とを減算することにより連続する２つの入力信号間の差分信号ｙｎを出力する差分器と、前記差分器から出力される前記差分信号ｙｎと、第１のしきい値とを比較する第１の比較回路と、前記差分器から出力される前記差分信号ｙｎを前記クロック信号の周期に応じて１クロック分遅延させる第２の遅延回路と、前記第２の遅延回路から出力される前記遅延後の差分信号ｙｎ−１と、第２のしきい値とを比較する第２の比較回路と、前記第１の比較回路および前記第２の比較回路における２つの差分信号ｙｎ，ｙｎ−１を用いた各々の比較結果に基づいて、前記入力信号の特異点の有無を判定する判定器とを備え、前記第１のしきい値および前記第２のしきい値がともに正数で、かつ、前記第２の比較回路が、前記第２の遅延回路からの出力信号と、前記第２のしきい値とを比較する場合、前記判定器は、前記第１の比較回路の比較結果として、前記差分器からの差分信号ｙｎが、前記第１のしきい値より大きく、かつ、前記第２の比較回路の比較結果として、前記第２の遅延回路からの差分信号ｙｎ−１が、前記第２のしきい値より小さいときに、前記入力信号の特異点を判定する。
また、上記の課題を解決するための特異点判定装置は、クロック信号の周期に応じてサンプリングされた入力信号を１クロック分遅延させる第１の遅延回路と、前記入力信号と遅延後の前記入力信号とを減算することにより連続する２つの入力信号間の差分信号ｙｎを出力する差分器と、前記差分器から出力される前記差分信号ｙｎと、第１のしきい値とを比較する第１の比較回路と、前記差分器から出力される前記差分信号ｙｎを前記クロック信号の周期に応じて１クロック分遅延させる第２の遅延回路と、前記第２の遅延回路から出力される前記遅延後の差分信号ｙｎ−１の反転信号と、第２のしきい値とを比較する第２の比較回路と、前記第１の比較回路および前記第２の比較回路における２つの差分信号ｙｎ，ｙｎ−１を用いた各々の比較結果に基づいて、前記入力信号の特異点の有無を判定する判定器とを備え、前記第１のしきい値および前記第２のしきい値がともに正数で、かつ、前記第２の比較回路が、前記第２の遅延回路からの差分信号ｙｎ−１の反転信号と、前記第２のしきい値とを比較する場合、前記判定器は、前記第１の比較回路の比較結果として、前記差分器からの差分信号ｙｎが、前記第１のしきい値より大きく、かつ、前記第２の比較回路の比較結果として、前記第２の遅延回路からの差分信号ｙｎ−１が、前記第２のしきい値より大きいときに、前記入力信号の特異点を判定する。
【発明の効果】
【００１３】
本発明によれば、デジタルサンプリングデータの特異点の判定を行う装置の小型化を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態に係る特異点判定装置の構成例を示す図である。
【図２】入力信号の特異点が判定される場合の入力パターン例を示す図である。
【図３】実際に特異点を判定する場合において、実際に信号を入力したときの値の動作例を示す図であって、（ａ）は本実施形態の特異点判定装置によって実現される動作例、（ｂ）は従来の装置によって実現される動作例を示す図である。
【図４】従来の装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態に係る特異点判定装置の構成について説明する。この実施形態の特異点判定装置は、サンプリングされた入力信号の特異点を判定する装置である。入力信号としては、例えば、ＣＭＯＳセンサーの出力をデジタル変換した信号や、シリアルデジタル伝送路上の信号等のデジタルサンプリングデータである。
【００１６】
[特異点判定装置１０の構成]
図１は、特異点判定装置１０の概略構成の一例を示すブロック図である。図１に示すように、特異点判定装置１０は、入力信号Ｇ０を遅延させるＦＦ（第１の遅延回路）１１と、入力信号Ｇ０とＦＦ１１からの出力信号Ｇ１との差分を出力する減算器（差分器）１２と、減算器１２からの出力信号Ｄ１を遅延させるＦＦ（第２の遅延回路）１３と、２つの比較回路（第１の比較回路，第２の比較回路）１４，１５と、各比較回路１４，１５の比較結果に応じて、入力信号Ｇ０の特異点の有無を判定するＡＮＤ回路（判定器）１６とを備える。
【００１７】
具体的には、ＦＦ１１は、クロック信号を入力し、このクロック信号の入力に応じて、与えられた入力信号Ｇ０を１クロック分遅延させて出力信号Ｇ１を生成する。この場合、出力信号Ｇ１は、入力信号Ｇ０を１クロック分遅延させた信号に相当する。なお、このクロック信号は、例えば、ＦＦ１３にも与えられる。
【００１８】
減算器１２は、ＦＦ１１からの出力信号Ｇ１から、入力信号Ｇ０を減算し、Ｇ１−Ｇ０となる信号、すなわち出力信号Ｄ１を、ＦＦ１３および比較回路１４にそれぞれ与える。
【００１９】
ＦＦ１３は、上述したクロック信号を入力し、このクロック信号の入力に応じて、入力として与えられた減算器１２からの出力信号Ｄ１を１クロック分遅延させて出力信号Ｄ２を生成する。この場合、出力信号Ｄ２は、減算器１２からの出力信号Ｄ１を１クロック分遅延させた信号に相当する。
【００２０】
比較回路１４は、減算器１２からの出力信号Ｄ１と、しきい値（第１のしきい値）ｂ１とを比較する。この実施形態では、一例として、しきい値ｂ１を１５の値（正数）とする。比較回路１４では、比較対象としての減算器１２の出力信号Ｄ１が、しきい値ｂ１より大きい場合は、Ｈレベルの結果信号Ｅ１を出力する。一方、比較対象としての出力信号Ｄ１が、しきい値ｂ１以下の場合には、結果信号Ｅ１は、Ｌレベルとなる。
【００２１】
比較回路１５は、ＦＦ１３からの出力信号Ｄ２と、しきい値（第２のしきい値）ｂ２とを比較する。この実施形態では、しきい値ｂ２の一例として、しきい値ｂ１と同じ値、すなわち、１５とする。比較回路１５では、比較対象としてのＦＦ１３の出力信号Ｄ２が、しきい値ｂ２より小さい場合は、Ｈレベルの結果信号Ｅ２を出力する。一方、比較対象としての出力信号Ｄ２が、しきい値ｂ２以上の場合には、結果信号Ｅ２は、Ｌレベルとなる。
【００２２】
結果信号Ｅ２のレベルが、結果信号Ｅ１の場合と逆になる理由については、後に詳細に説明する。
【００２３】
ＡＮＤ回路１６は、比較回路１４からの結果信号Ｅ１と、比較回路１５からの結果信号Ｅ２とを入力し、２つの結果信号Ｅ１，Ｅ２の論理積をとる。この場合、ＡＮＤ回路１６の出力信号ＦがＨレベルになる、すなわち、入力信号Ｇ０の特異点が判定されるのは、２つの結果信号Ｅ１，Ｅ２がともにＨレベルの場合である。一方、２つの結果信号Ｅ１，Ｅ２がともにＬレベル、または、結果信号Ｅ１，Ｅ２のいずれかがＬレベルの場合は、ＡＮＤ回路１６の出力信号Ｆは、Ｌレベルとなる。
【００２４】
[特異点を含む入力パターン]
次に、入力信号Ｇ０の特異点が判定される場合の入力パターンについて、図２を参照して説明する。図２は、入力信号Ｇ０の特異点が判定される場合の信号パターン例を示す図である。なお、横軸はサンプリング時間ｎ、縦軸は信号レベルｓを示している。
【００２５】
図２の例では、アナログ信号ａが、サンプリング時間ｎ（ｎ＝０，１，・・・，１５，・・・）に応じてサンプリングされ、信号レベルｓをもつサンプリングデータ、すなわち入力信号Ｇ０が得られている。
【００２６】
図２に示すように、信号レベルｓが最大になるのは、サンプリング時間ｎが５の場合である。この場合には、サンプリング時間ｎ＝４，６のときの信号レベルと比較して、ｎ＝５のときの信号レベルが突出しているので、ｎ＝５のときの入力信号Ｇ０は、特異点と判定される。
【００２７】
[特異点判定装置１０の動作]
以下、特異点判定装置１０の動作について、図１、図３および図４を参照して説明する。図３では、入力信号Ｇ０として、５，８，６，・・・，９の信号レベルをもつ信号が、この特異点判定装置１０と、従来の装置１００（図４）にそれぞれ与えられて処理されていく例を示している。
【００２８】
図３は、実際に特異点を判定する場合において、実際に信号を入力したときの動作例を示す図であって、（ａ）は本実施形態の特異点判定装置１０によって実現される動作例、（ｂ）は従来の装置１００によって実現される動作例を示す図である。図３では、サンプリング時間ｎが０〜１１の場合を示している。
【００２９】
図３（ａ）に示すように、特異点判定装置１０のＦＦ１１には、サンプリング時間ｎ＝０〜１１において、入力信号Ｇ０として、５，８，・・・，９の信号レベルをもつ信号が順次与えられる。この場合、ＦＦ１１では、入力信号Ｇ０を１クロック分遅延させるので、ＦＦ１１の出力信号Ｇ１は、図３（ａ）に示したように、１クロック前の入力信号Ｇ０となっている。したがって、出力信号Ｇ１は、サンプリング時間ｎ＝１〜１１において、５，８，・・・，８となる。
【００３０】
減算器１２では、Ｇ１−Ｇ０の差分を算出するので、減算器１２の出力信号Ｄ１は、図３（ａ）に示したように、サンプリング時間ｎ＝１〜１１において、−３，２，・・・，−１となる。この場合、ＦＦ１３では、減算器１２の出力信号Ｄ１を１クロック分遅延させるので、ＦＦ１３の出力信号Ｄ２は、図３（ａ）に示したように、１クロック前の出力信号Ｄ２となっている。したがって、出力信号Ｄ２は、サンプリング時間ｎ＝２〜１１において、−３，２，・・・，２となる。
【００３１】
比較回路１４では、減算器１２の出力信号Ｄ１としきい値ｂ１（この実施形態では、ｂ１＝１５）とを比較するので、比較回路１４における比較の結果信号である出力信号Ｅ１は、図３（ａ）に示したように、サンプリング時間ｎ＝１〜１１において、０，０，・・・，０となる。一方、比較回路１５では、ＦＦ１３の出力信号Ｄ２としきい値ｂ２（この実施形態では、ｂ２＝１５）とを比較するので、比較回路１５における比較の結果信号である出力信号Ｅ２は、図３（ａ）に示したように、サンプリング時間ｎ＝２〜１１において、０，０，・・・，０となる。
【００３２】
ＡＮＤ回路１６では、比較回路１４，１５の各出力信号Ｅ１，Ｅ２の論理積をとるので、図３（ａ）に示したように、サンプリング時間ｎ＝２〜１１において、０，０，１，・・・，０となる。したがって、サンプリング時間ｎ＝４において、入力信号Ｇ０の特異点を判定することができる。
【００３３】
次に、従来の装置１００の動作について説明する。
図３（ｂ）に示すように、サンプリング時間ｎ＝０〜１１において、ＦＦ１０１の入力信号ｙn+1として、５，８，・・・，９の信号レベルをもつ信号が与えられると、ＦＦ１０１の出力信号ｙnは、１クロック前の入力信号ｙn+1、すなわち、サンプリング時間ｎ＝１〜１１において、５，８，・・・，８となる。さらに、ＦＦ１０２の出力信号ｙn-1は、１クロック前のＦＦ１０１の出力信号ｙn、すなわち、サンプリング時間ｎ＝２〜１１において、５，８，・・・，１０となる。
【００３４】
減算器１０３では、ｙn−ｙn+1の差分を算出するので、減算器１０３の出力信号ｙn−ｙn+1は、図３（ｂ）に示したように、サンプリング時間ｎ＝１〜１１において、−３，２，・・・，−１となる。一方、減算器１０４では、ｙn−ｙn-1の差分を算出するので、減算器１０４の出力信号ｙn−ｙn-1は、図３（ｂ）に示したように、サンプリング時間ｎ＝２〜１１において、３，−２，・・・，−２となる。
【００３５】
比較回路１０５では、減算器１０３の出力信号ｙn−ｙn+1としきい値ａ（図４の例では、ａ＝１５）とを比較するので、比較回路１０５の出力は、図３（ｂ）に示したように、サンプリング時間ｎ＝１〜１１において、０，０，・・・，０の信号となる。一方、比較回路１０６では、減算器１０４の出力信号ｙn−ｙn-1としきい値ａ（図４の例では、ａ＝１５）とを比較するので、比較回路１０６の出力は、図３（ｂ）に示したように、サンプリング時間ｎ＝２〜１１において、０，０，・・・，０の信号となる。
【００３６】
ＡＮＤ回路１０７１では、比較回路１０５，１０６の各出力信号の論理積をとるので、図３（ｂ）に示したように、サンプリング時間ｎ＝２〜１１において、０，０，１，・・・，０となる。これは、図３（ａ）の場合と同一の結果となる。したがって、特異点が判定される場合の入力信号のサンプリング時間は、ｎ＝４となる。
【００３７】
以上の観点から、本実施形態の特異点判定装置１０は、従来の装置１００と同様の判定結果を得る。
【００３８】
ここで、本実施形態の特異点判定装置１０においては、特に、従来の装置１００の２つの減算器１０３，１０４の出力信号が時間軸方向に相関関係がある点に着目してＦＦ１０２および減算器１０４の構成を変更することで、減算器としては、１つの減算器１２のみを備える構成となっている。この点について、図４を参照して説明する。
【００３９】
従来の装置１００では、減算器１０３の出力信号ｙn−ｙn+1と、減算器１０４の出力信号ｙn−ｙn-1は、下記式（１）の関係がある。
【００４０】
ｙn（ｎ）−ｙn+1（ｎ）＝ｙn-1（ｎ＋１）−ｙn（ｎ＋１）    （１）
【００４１】
なお、式（１）において、ｎはサンプリング時間を示す。
【００４２】
式（１）は、さらに式（２）になる。
【００４３】
ｙn（ｎ＋１）−ｙn-1（ｎ＋１）＝−（ｙn（ｎ）−ｙn+1（ｎ））  （２）
【００４４】
ここで、式（２）において、ｎ＋１をｍに置き換えると、式（２）は、式（３）になる。
【００４５】
ｙn（ｍ）−ｙn-1（ｍ）＝−（ｙn（ｍ−１）−ｙn+1（ｍ−１））  （３）
【００４６】
ここで、減算器１０３の出力信号ｙn（ｎ＋１）−ｙn+1（ｎ＋１）をＨ１（ｍ）、減算器１０４の出力信号ｙn（ｎ＋１）−ｙn-1（ｎ＋１）をＨ２（ｍ）と置くと、式（４）、（５）が成立する。
【００４７】
Ｈ１（ｍ）＝ｙn（ｍ）−ｙn+1（ｍ）  （４）
Ｈ２（ｍ）＝ｙn（ｍ）−ｙn-1（ｍ）  （５）
【００４８】
ここで、式（５）に式（３）を代入すると、式（５）は、式（６）となる。
【００４９】
Ｈ２（ｍ）＝−（ｙn（ｍ−１）−ｙn+1（ｍ−１）  （６）
【００５０】
式（６）に式（４）を代入すると、式（６）は、式（７）となる。
【００５１】
Ｈ２（ｍ）＝−Ｈ１（ｍ−１）  （７）
【００５２】
式（７）から、Ｈ２（ｍ）は、Ｈ１（ｍ）を、１サンプリング時間分遅延させて、反転させた信号となる。これは、従来の装置１００の減算器１０３の出力をＦＦで遅延させて反転させることで、Ｈ２（ｍ）を得ることができることを意味する。
【００５３】
この観点から、本実施形態の特異点判定装置１０では、図１に示したように、減算器１２の出力にＦＦ１３を接続した構成としている。そして、比較回路１５の出力信号Ｅ２は、ＦＦ１３の出力信号Ｄ２が、しきい値ｂ２より小さいときにＨレベルとし、逆に、しきい値ｂ２以上のときにＬレベルとしている。これは、ＦＦ１３の出力信号Ｄ２が、減算器１２の出力信号Ｄ１の反転信号となるためである。
【００５４】
以上説明したように、本実施形態の特異点判定装置１０によれば、１つの減算器１２を含む構成となるため、従来の装置１００に比べて、回路の小型化を実現することができる。また、その結果として、例えば、ＦＰＧＡ(Field programmable Gate Array）のゲート数が削減し、装置の低価格化に寄与し得る。あるいはまた、例えば、ＦＰＧＡ内の動作処理が高速化し、あるいは、回路の信頼性が向上する。
【００５５】
次に、本実施形態の特異点判定装置１０の変形例について説明する。
【００５６】
（変形例１）
図１に示した特異点判定装置１０では、ＦＦ１３の出力信号Ｄ２が比較回路１５に与えられる場合について説明したが、ＦＦ１３の出力信号Ｄ２の反転信号が比較回路１５に与えられるようにしてもよい。この場合、ＦＦ１３と比較回路１５との間に反転回路を備え、この反転回路が、ＦＦ１３からの出力信号Ｄ２を反転させた反転信号を比較回路１５に与えるようにする。
【００５７】
この場合には、比較回路１５は、上述した反転信号が、しきい値ｂ２より大きいときは、Ｈレベルとし、一方、しきい値ｂ２以下の場合は、Ｌレベルとする結果信号を、出力信号Ｅ２としてＡＮＤ回路１６に与える。
【００５８】
以上、実施形態を説明してきたが、具体的な構成は、本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更なども含まれる。例えば、上述したしきい値ｂ１，ｂ２はともに１５としたが、変更してもよい。
【符号の説明】
【００５９】
１１，１３  ＦＦ
１２  減算器
１４，１５  比較回路
１６  ＡＮＤ回路  
【図１】
0005706734.tif 000002
【図２】
0005706734.tif 000003
【図３】
0005706734.tif 000004
【図４】
0005706734.tif 000005