(57)【特許請求の範囲】
【請求項１】
第１絶縁基板と、前記第１絶縁基板の内側において第１方向に沿って延出したゲート配線と、前記ゲート配線と離間して配置された補助容量線と、前記ゲート配線および補助容量線を覆う層間絶縁膜と、前記層間絶縁膜上において第１方向と交差する第２方向に沿って延出したソース配線と、前記層間絶縁膜上において前記補助容量線と対向する容量部と前記容量部からそれぞれ前記第２方向に沿って延出した第１及び第２主画素電極と前記第１方向に延出し前記第１及び第２主画素電極の端部同士を電気的に接続する接続部とを備え前記ソース配線から離間した第１電極と、前記第１電極と一体に形成されたドレイン電極を備え前記ソース配線と前記第１電極との接続を切替える薄膜トランジスタと、を備えた第１基板と、
第２絶縁基板と、前記第２絶縁基板の前記第１基板と対向する側において前記第１及び第２主画素電極の間及び前記第１電極を挟んだ両側で前記ソース配線と対向する位置にそれぞれ配置され第２方向に沿って延出した主共通電極を備えた第２電極と、を備えた第２基板と、
前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、備えた液晶表示装置。
【請求項２】
前記第１及び第２主画素電極は、前記第１方向における前記容量部の両端部から前記第２方向に延びて配置され、
前記第１電極は、前記第１及び第２主画素電極と、前記容量部と、前記接続部とにより形成された開口をさらに備える請求項１記載の液晶表示装置。
【請求項３】
前記第１電極は、前記第１及び第２主画素電極間に延びた第２接続部と、前記第１及び第２主画素電極と前記容量部と前記第２接続部とにより形成された第２開口をさらに備える請求項２記載の液晶表示装置。
【請求項４】
前記第１電極は、前記容量部から前記第２方向に沿って延出した第３主画素電極をさらに備え、
前記接続部は、前記第１乃至第３主画素電極を電気的に接続し、
前記第１乃至第３主画素電極と、前記容量部と、前記接続部とにより形成された２つの開口は前記第１方向に並んで配置されている請求項１記載の液晶表示装置。
【請求項５】
前記補助容量線は、前記第１及び第２主画素電極の下層に延びて配置されている請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【請求項６】
前記第２基板は、前記第２電極と電気的に接続され、前記第２方向に並んで配置された前記第１電極間において前記第１方向に延びる第２副電極をさらに備える請求項１乃至請求項５のいずれか１項記載の液晶表示装置。
【請求項７】
前記第２副電極は前記ゲート配線と対向して配置されている請求項６記載の液晶表示装置。
【請求項８】
第１絶縁基板上に導電層を成膜およびパターニングして、第１方向に沿って延出したゲート配線と、前記ゲート配線と離間して配置された補助容量線とを形成し、
前記ゲート配線および補助容量線を覆う層間絶縁膜を形成し、
前記層間絶縁膜上に導電層を成膜およびパターニングして、第１方向と交差する第２方向に沿って延出したソース配線と、前記層間絶縁膜を介して前記補助容量線と対向する容量部と前記容量部からそれぞれ前記第２方向に沿って延出した第１及び第２主画素電極と前記第１方向に延出し前記第１及び第２主画素電極の端部同士を電気的に接続する接続部とを備え前記ソース配線から離間した第１電極と、前記第１電極と一体に形成されたドレイン電極と、を形成して第１基板を形成し、
第２絶縁基板上に前記第２方向に沿って延びる主共通電極を備えた第２電極を形成して第２基板を形成し、
前記主共通電極が前記第１及び第２主画素電極の間及び前記第１電極を挟んだ両側で前記ソース配線と対向する位置に配置されるように位置あわせして前記第１基板と前記第２基板とを対向して固定し、
前記第１基板と前記第２基板との間に液晶分子を含む液晶材料を注入する液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置および液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。
【０００３】
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１９２８２２号公報
【特許文献２】特開平９−１６００４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態の目的は、製造コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能な液晶表示装置および液晶表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本実施形態によれば、第１絶縁基板と、前記第１絶縁基板の内側において第１方向に沿って延出した第１配線と、前記第１配線と離間して配置された第２配線と、前記第１配線および第２配線を覆う層間絶縁膜と、前記層間絶縁膜上において第１方向と交差する第２方向に沿って延出した第３配線と、前記層間絶縁膜上において前記第２配線と対向する容量部と前記容量部から前記第２方向に沿って延出した主画素電極とを備え前記第３配線から離間した第１電極と、を備えた第１基板と、第２絶縁基板と、前記第２絶縁基板の前記第１基板と対向する側において前記第１電極を挟んだ両側で前記第１電極の延出方向と略平行な方向に沿って延出した第２電極と、を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶分子を含む液晶層と、備えた液晶表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【図２】図２は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。
【図３】図３は、図２に示した液晶表示パネルを線ＩＩＩ−ＩＩＩで切断したときの断面構造を概略的に示す断面図である。
【図４】図４は、図２に示した液晶表示パネルを線ＩＶ−ＩＶで切断したときの断面構造を概略的に示す断面図である。
【図５】図５は、図２に示した液晶表示パネルを線Ｖ−Ｖで切断したときの断面構造を概略的に示す断面図である。
【図６】図６は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図７】図７は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【図８】図８は、図７に示した液晶表示パネルを線ＶＩＩＩ−ＶＩＩＩで切断したときの断面構造を概略的に示す断面図である。
【図９】図９は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。
【発明を実施するための形態】
【０００８】
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。
【０００９】
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。
【００１０】
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１１】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出した第１配線に相当する。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出した第２配線に相当する。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。また、ゲート配線Ｇ及び補助容量線Ｃが第２方向Ｙに沿って略直線的に延出した第２配線に相当し、ソース配線Ｓが第１方向Ｘに沿って略直線的に延出した第１配線に相当する場合もありうる。
【００１２】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１３】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１４】
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。
【００１５】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。
【００１６】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。
【００１７】
このような画素電極ＰＥは、不透明な導電材料、あるいは、遮光性あるいは反射性を有する導電材料によって形成されている。一例として、画素電極ＰＥは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）のいずれかの金属材料またはいずれかを含む合金（例えばＡｌＮｄ）によって形成されている。
【００１８】
共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。
【００１９】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。
【００２０】
図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。
【００２１】
図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。なお、本実施形態では、第１方向Ｘにおける画素ＰＸの幅が約６０μｍであって、第２方向Ｙにおける画素ＰＸの幅が約１８０μｍである。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延出している。補助容量線Ｃ１は、隣接するゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、第１方向Ｘに沿って延出している。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。
【００２２】
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素の略中央部に配置されている。
【００２３】
スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１との交点近傍に設けられている。
【００２４】
スイッチング素子ＳＷのゲート電極ＥＧはゲート配線Ｇ２と電気的に接続され（あるいは一体に形成され）、ソース電極ＥＳはソース配線Ｓ１と電気的に接続され（あるいは一体に形成され）、ドレイン電極ＥＤは画素電極ＰＥと電気的に接続されている（あるいは一体に形成されている）。
【００２５】
スイッチング素子ＳＷのドレイン電極ＥＤは画素ＰＸの下側端部から第２方向Ｙに沿って上側に延び、画素電極ＰＥの下まで延びて広がっている。補助容量線Ｃ１は、画素ＰＸの第１方向Ｘにおける略中央部において、スイッチング素子ＳＷ側に突出した凸部ＣｓＴを有している。
【００２６】
図３は、図２に示した液晶表示パネルＬＰＮを線ＩＩＩ−ＩＩＩで切断したときのアレイ基板ＡＲの断面構造を概略的に示す断面図である。
【００２７】
スイッチング素子ＳＷのゲート電極ＥＧは第１絶縁基板１０上に配置されている。ゲート電極ＥＧは第１層間絶縁膜１１に覆われている。第１層間絶縁膜１１を介してゲート電極ＥＧ上にはアモルファスシリコンからなる半導体層ＳＣが配置されている。半導体層ＳＣ上にはソース電極ＥＳとドレイン電極ＥＤとが配置されている。ソース電極ＥＳの端部は２つに分岐し、第１方向Ｘにおける半導体層ＳＣの両端部上に配置されている。ドレイン電極ＥＤは、第１方向Ｘにおける２つのソース電極ＥＳ間で半導体層ＳＣ上に配置されている。ソース電極ＥＳとドレイン電極ＥＤとは第２層間絶縁膜に覆われている。第２層間絶縁膜は第１配向膜ＡＬ１に覆われている。
【００２８】
図２に示すように、画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ、接続部Ｐ１及び容量部ＰＣを備えている。接続部Ｐ１は画素ＰＸの下端部近傍（該画素ＰＸの画素電極ＰＥに接続されたスイッチング素子ＳＷの近傍）に配置され、スイッチング素子ＳＷのドレイン電極ＥＤと電気的に接続されて（あるいは一体に形成されて）いる。容量部ＰＣは、補助容量線Ｃ１の凸部ＣｓＴと重なる領域に位置し、凸部ＣｓＴと対向して保持容量Ｃｓを形成いている。容量部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。
【００２９】
主画素電極ＰＡは、第１方向Ｘにおける容量部ＰＣの端部から第２方向Ｙに沿って直線的に延出している。主画素電極ＰＡは、画素ＰＸの下側端部付近において第１方向Ｘに延びる接続部Ｐ１と電気的に接続されている。すなわち、画素電極ＰＥの容量部ＰＣより下側において、主画素電極ＰＡ、接続部Ｐ１及び容量部ＰＣに囲まれた略矩形状の開口ＰＯが設けられる。開口ＰＯは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、第１方向Ｘにおいて画素ＰＸの中央に配置されている。
【００３０】
共通電極ＣＥは、主共通電極ＣＡ及び副共通電極ＣＢを備えている。主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓあるいは開口ＰＯと対向するとともに主画素電極ＰＡと略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【００３１】
図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って３本平行に並んでおり、画素ＰＸの左右両端部と中央部とにそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称し、図中の中央の主共通電極をＣＡＣと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向し、主共通電極ＣＡＣは画素電極ＰＥの開口ＰＯと対向している。これらの主共通電極ＣＡＬ、主共通電極ＣＡＲ、及び、主共通電極ＣＡＣは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【００３２】
画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＣは当該画素ＰＸの第１方向Ｘにおけるほぼ中央に配置されている。
【００３３】
副共通電極ＣＢは、Ｘ−Ｙ平面内において、第２方向Ｙに並んで配置された画素電極ＰＥの開口ＰＯ間において第１方向Ｘに沿って直線的に延びている。副共通電極ＣＢは、主画素電極ＰＡと略直して延出している。このような副共通電極ＣＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【００３４】
図示した例では、副共通電極ＣＢは、第２方向Ｙに並んで配置された画素電極ＰＥの間に配置され、画素ＰＸの上側と下側とのそれぞれに配置されている。以下では、これらの副共通電極ＣＢを区別するために、図中の上側の副共通電極をＣＢＵと称し、図中の下側の副共通電極をＣＢＢと称する。副共通電極ＣＢＵはゲート配線Ｇ１と対向し、副共通電極ＣＢＢはゲート配線Ｇ２と対向している。これらの副共通電極ＣＢＵ、及び、副共通電極ＣＢＢは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。すなわち、共通電極ＣＥは、アクティブエリアにおいて格子状に形成されている。
【００３５】
画素ＰＸにおいて、副共通電極ＣＢＵは上側端部に配置され、副共通電極ＣＢＢは下側端部に配置されている。厳密には、副共通電極ＣＢＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＢは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。
【００３６】
画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡＬ、主共通電極ＣＡＲ及び主共通電極ＣＡＣは主画素電極ＰＡとは重ならない。
【００３７】
すなわち、隣接する主共通電極ＣＡＬと主共通電極ＣＡＣとの間、及び、主共通電極ＣＡＲと主共通電極ＣＡＣとの間には、１本の主画素電極ＰＡが位置している。換言すると、主共通電極ＣＡＬ、主共通電極ＣＡＲ及び主共通電極ＣＡＣは、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極ＰＡは、主共通電極ＣＡＬと主共通電極ＣＡＣとの間、及び、主共通電極ＣＡＲと主共通電極ＣＡＣとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、主共通電極ＣＡＣ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。
【００３８】
これらの画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔、主共通電極ＣＡＣと主画素電極ＰＡとの第１方向Ｘに沿った間隔、及び、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔は略同等である。
【００３９】
図４は、図２に示した液晶表示パネルＬＰＮを線ＩＶ−ＩＶで切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
【００４０】
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
【００４１】
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。補助容量線Ｃは第１絶縁基板１０上に形成され、第１層間絶縁膜１１によって覆われている。ソース配線Ｓは、第１層間絶縁膜１１の上に形成され、パッシベーション膜１２によって覆われている。なお、図示しないゲート配線は補助容量線Ｃと同層に配置されている。画素電極ＰＥは、ソース配線Ｓと同層に形成されている。すなわち画素電極ＰＥは、第１層間絶縁膜１１の上に形成されている。この画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。
【００４２】
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第１層間絶縁膜１１やパッシベーション膜１２の上にも配置されている。第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
【００４３】
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。
【００４４】
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
【００４５】
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線Ｃ、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延出した部分のみが図示されているが、第１方向Ｘに沿って延出した部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
【００４６】
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
【００４７】
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。
【００４８】
共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。
【００４９】
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。
【００５０】
第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、同じ向きである。
【００５１】
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。
【００５２】
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。
【００５３】
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）を有する第１偏光板ＰＬ１を含んでいる。
【００５４】
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）を有する第２偏光板ＰＬ２を含んでいる。
【００５５】
第１偏光板ＰＬ１の第１偏光軸と、第２偏光板ＰＬ２の第２偏光軸とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。
【００５６】
図５は、図２に示した液晶表示パネルＬＰＮを線Ｖ−Ｖで切断したときの断面構造を概略的に示す断面図である。なお、ここでは説明に必要な箇所のみを図示している。  
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２及び図５を参照しながら説明する。
【００５７】
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。
【００５８】
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。
【００５９】
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。
【００６０】
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。
【００６１】
ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。
【００６２】
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。
【００６３】
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
【００６４】
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。
【００６５】
図２に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。
【００６６】
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。
【００６７】
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
【００６８】
上記のように、本実施形態の液晶表示装置では、画素電極ＰＥがソース配線Ｓと同じ層に配置されるため、画素電極ＰＥとスイッチング素子ＳＷのドレイン電極ＥＤを電気的に接続するためのコンタクトホールを設ける必要がなくなるため、画素の開口部ＡＰをより大きくすることが可能となる。
【００６９】
次に、上記液晶表示装置の製造方法について説明する。  
まず、アレイ基板ＡＲの製造方法について説明する。複数のアレイ基板ＡＲを切り出す第１透明絶縁基板上にアルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）のいずれかの金属材料またはいずれかを含む合金（例えばＡｌＮｄ）を用いて導電層を形成し、この導電層上にレジストを塗布した後、露光及び現像して電極パターンを形成し、エッチングにより導電層をパターンニングして、レジストを剥離してゲート配線Ｇ、補助容量線Ｃ、およびその他の各種配線を形成する。
【００７０】
続いて、第１層間絶縁膜１１となる絶縁膜を成膜した後、アモルファスシリコン膜を成膜する。その後、レジストを塗布し、露光および現像して所定のパターンを形成し、エッチングによりアモルファスシリコン膜をパターンニングして半導体層ＳＣを形成する。
【００７１】
次に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）のいずれかの金属材料またはいずれかを含む合金（例えばＡｌＮｄ）等を用いて導電層を形成し、この導電層上にレジストを塗布した後、露光及び現像して所定の電極パターンを形成し、エッチングによりこの導電層をパターンニングして、ソース配線Ｓ、画素電極ＰＥ、スイッチング素子ＳＷのドレイン電極ＥＤ、及びその他の各種配線を形成する。
【００７２】
続いて、例えば窒化膜等の無機膜を形成した後、レジストを塗布して露光及び現像して画素ＰＸの開口パターン等を形成し、エッチングによりこの無機膜をパターンニングして所定パターンのパッシベーション膜１２を形成する。なお、パッシベーション膜１２は、無機膜に限定されるものではなく、ＨＲＣ等の有機膜により形成されてもよい。
【００７３】
パッシベーション膜１２を形成した後、アクティブエリアＡＣＴに配向膜を塗布し、所定の配向処理を行い、複数のアレイ基板ＡＲを形成する。
【００７４】
次に、対向基板ＣＴを形成する方法について説明する。複数の対向基板ＣＴを切り出す第２透明絶縁性基板上に、着色された露光レジストの塗布、露光、現像を繰り返して、赤色カラーフィルタＣＦＲ、青色カラーフィルタＣＦＢ、緑色カラーフィルタＣＦＧ、及び、ブラックマトリクスＢＭを形成する。さらに、カラーフィルタＣＦ上にオーバーコート層ＯＣとなる透明樹脂材料を塗布し、所定パターンにパターンニングしてオーバーコート層ＯＣを形成する。その後、オーバーコート層ＯＣの表面にＩＴＯ等の透明電極材料を成膜し、所定のパターンにパターンニングして共通電極ＣＥを形成する。その後、共通電極ＣＥ上に所定方向にラビング処理を施した配向膜ＡＬ２を形成する。
【００７５】
柱状スペーサ（図示せず）は、第１透明絶縁性基板あるいは第２透明絶縁性基板の上の配向膜ＡＬ１、ＡＬ２を塗布する前に、例えば樹脂材料を塗布し、所定パターンにパターンニングすることにより形成される。
【００７６】
続いて、アクティブエリアＡＣＴを囲むように第１透明絶縁性基板上あるいは第２透明絶縁性基板上に例えば紫外線硬化樹脂からなるシール材ＳＢを塗布し、複数のアレイ基板ＡＲとなる第１透明絶縁性基板と複数の対向基板ＣＴとなる第２透明絶縁性基板とを互いの配向膜ＡＬ１、ＡＬ２が向かい合うように対向させて位置あわせし、シール材ＳＢに紫外線を照射して硬化させて固定する。このとき、Ｘ−Ｙ平面において主共通電極ＣＡが主画素電極ＰＡを挟んだ両側に配置されるように位置あわせして第１透明絶縁性基板と第２透明絶縁性基板とを固定する。
【００７７】
液晶材料は、シール材ＳＢが開口した注入口からアクティブエリアＡＣＴに注入されてもよく、第１透明絶縁性基板と第２透明絶縁性基板とを貼り合わせる前に、シール材ＳＢに囲まれた領域に滴下されてもよい。注入口から液晶材料を注入する場合は、注入後に注入口を封止剤により封止して液晶層ＬＱが形成される。液晶材料を滴下する場合には、滴下した後に第１透明絶縁性基板と第２透明絶縁性基板とを貼り合わせて液晶層ＬＱが形成される。
【００７８】
第１透明絶縁性基板と第２透明絶縁性基板とが貼り合わされた状態で、複数のアレイ基板ＡＲと、複数の対向基板ＣＴとの周囲に沿って割断して液晶表示パネルＬＰＮを切り出す。
【００７９】
続いて、アレイ基板ＡＲおよび対向基板ＣＴの液晶層ＬＱ側と反対に位置する面に偏光板ＯＤ１、ＯＤ２を配設して、液晶表示装置を形成する。
【００８０】
上記のように、本実施形態では、画素電極ＰＥがソース配線Ｓと同じ層に配置されるため、例えばソース配線Ｓの上層にＩＴＯ等により画素電極ＰＥを形成する場合と比較して製造工程数を減らすことができる。
【００８１】
また、スイッチング素子ＳＷのドレイン電極ＥＤと画素電極ＰＥとを同層において一体に形成することができるため、コンタクトホールを形成する必要がなくなり、開口部ＡＰを大きくすることができると共に、液晶の配向が乱れることを回避して表示品位の劣化を抑制することができる。
【００８２】
すなわち、本実施形態によれば、製造コストの削減が可能であるとともに、表示品位の劣化を抑制することが可能となる液晶表示装置および液晶表示装置の製造方法を提供することができる。
【００８３】
なお、本実施形態の液晶表示装置では、Ｘ−Ｙ平面において、第２方向Ｙに並ぶ画素ＰＸの画素電極ＰＥ間に副共通電極ＣＢが配置されている。このため、第２方向Ｙに隣接した画素ＰＸ間において液晶層ＬＱに印加される電界が互いに影響を受けることが抑制され、表示品位の劣化を抑制することができる。また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。
【００８４】
また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８５】
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの水平電極間距離（第１方向における距離）に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。
【００８６】
また、本実施形態によれば、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されているため、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。
【００８７】
また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。
【００８８】
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。
【００８９】
なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。
【００９０】
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。
【００９１】
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、本実施形態の共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。
【００９２】
本実施形態において、画素ＰＸの構造は、図２に示した例に限定されるものではない。
【００９３】
図６は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【００９４】
この例では、画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ、第１接続部Ｐ１、第２接続部Ｐ２及び容量部ＰＣを備えている。第１接続部Ｐ１は画素ＰＸの下端部近傍（該画素ＰＸの画素電極ＰＥに接続されたスイッチング素子ＳＷの近傍）に配置され、スイッチング素子ＳＷのドレイン電極ＥＤと電気的に接続されて（あるいは一体に形成されて）いる。第２接続部Ｐ２は画素ＰＸの上端部近傍において第１方向Ｘに延びて配置されている。容量部ＰＣは、補助容量線Ｃ１の凸部ＣｓＴと重なる領域に位置し、凸部ＣｓＴと対向している。容量部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。
【００９５】
主画素電極ＰＡは、第１方向Ｘにおける容量部ＰＣの端部から第２方向Ｙに沿って上端部側および下端部側へ直線的に延出している。主画素電極ＰＡは、画素ＰＸの下側端部近傍において第１方向Ｘに延びる第１接続部Ｐ１により互いに電気的に接続されるとともに、画素ＰＸの上端部近傍において第１方向Ｘに延びる第２接続部Ｐ２により互いに電気的に接続されている。
【００９６】
すなわち、画素電極ＰＥの容量部ＰＣより下側において、主画素電極ＰＡ、第１接続部Ｐ１及び容量部ＰＣに囲まれた略区形状の開口ＰＯが設けられるとともに、容量部ＰＣの上側において主画素電極ＰＡ、第２接続部Ｐ２及び容量部ＰＣに囲まれた略区形状の開口ＰＯが設けられる。２つの開口ＰＯは第２方向Ｙに並んで配置され、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、第１方向Ｘにおいて画素ＰＸの中央に配置されている。
【００９７】
図６に示す例は、上記画素電極ＰＥの構成以外は図２に示す画素ＰＸと同様である。このように、主画素電極ＰＡが延びた端部を互いに電気的に接続する第２接続部Ｐ２をさらに設けることにより、例えば容量部ＰＣよりも上側で一方の主画素電極ＰＡが欠落した場合であっても、他方の主画素電極ＰＡから第２接続部Ｐ２を介して信号を供給することが可能となる。したがって、この例によれば、上記実施形態の効果に加えて、主画素電極ＰＡの欠落による点欠等の表示不良を回避することができる。
【００９８】
また、１画素のＸ−Ｙ平面で見た場合に、対向基板に配置された共通電極ＣＥの内側にアレイ基板ＡＲ上に画素電極ＰＥが配置されている。言い換えれば、１画素ＰＸにおいて画素電極ＰＥは共通電極ＣＥによって囲まれている。図６の場合には、上述のとおり画素ＰＸ内に第２接続部Ｐ２が配置され、画素ＰＸと隣接する画素ＰＸの境界に副共通電極ＣＢＵが配置されている。同様に、画素ＰＸ内に第１接続部Ｐ１が配置され、画素ＰＸと隣接する画素ＰＸの境界に副共通電極ＣＢＢが配置されている。また、画素ＰＸ内に主画素電極ＰＡが配置され、画素ＰＸの境界に主共通電極ＣＡＬ、ＣＡＲが配置されている。
【００９９】
このように配置することによって、図５に示すように１画素内で電気力線の始点と終点をもち、自画素の電気力線が隣接画素に漏れることが無い。
【０１００】
このため、例えば、第２方向Ｙに隣接した画素ＰＸ間において液晶層ＬＱに印加される電界が互いに影響を受けることが抑制され、隣接画素からの電界の影響によって自画素の液晶分子が動くことが無くクロストークを抑制することができ表示品位の劣化を抑制することができる。
【０１０１】
図７は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１０２】
この例では、補助容量線Ｃ１が、画素電極ＰＥの主画素電極ＰＡの下層にも延びて配置されている。
【０１０３】
図８は、図７に示した液晶表示パネルＬＰＮを線ＶＩＩＩ−ＶＩＩＩで切断したときの断面構造を概略的に示す断面図である。
【０１０４】
第１絶縁基板１０上に補助容量線Ｃ１が配置され、第１層間絶縁膜１１を介して補助容量線Ｃ１と対向するように主画素電極ＰＡが配置されている。主画素電極ＰＡは第１配向膜ＡＬ１に覆われている。
【０１０５】
図７及び図８に示す例は、上記以外の点は図２に示す画素ＰＸと同様である。この例のように、主画素電極ＰＡの下層に補助容量線Ｃ１を延ばして配置すると、主画素電極ＰＡと補助容量線Ｃ１とが対向する部分にも保持容量Ｃｓを形成することができる。したがって、主画素電極ＰＡと補助容量線Ｃ１との間に形成される容量分、画素電極ＰＥの容量部ＰＣの面積を小さくすることができ、より開口部ＡＰを大きくして高開口率化を実現することができる。
【０１０６】
したがって、この例によれば、上記実施形態の効果に加えて、より開口部ＡＰを大きくして表示品位を向上させることができる。
【０１０７】
図９は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。
【０１０８】
この例は、画素ＰＸの画素電極ＰＥに第１方向Ｘに並ぶ複数の開口ＰＯが設けられている例である。なお、この例では、第１方向Ｘにおける画素ＰＸの幅が約７０μｍであって、第２方向Ｙにおける画素ＰＸの幅が約２１０μｍである。
【０１０９】
画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ、接続部Ｐ１及び容量部ＰＣを備えている。主画素電極ＰＡは、容量部ＰＣの３箇所から画素ＰＸの上側および下側端部付近まで第２方向Ｙに沿って直線的に延出している。主画素電極ＰＡは、画素ＰＸの下側端部付近において第１方向Ｘに延びる接続部Ｐ１により互いに電気的に接続されている。すなわち、主画素電極ＰＡ、接続部Ｐ１及び容量部ＰＣに囲まれた開口ＰＯが２つ形成される。開口ＰＯは、ソース配線Ｓ１とソース配線Ｓ２との間において、第１方向Ｘに並んで配置される。容量部ＰＣは、補助容量線Ｃ１の凸部ＣｓＴと重なるように配置され、凸部ＣｓＴとの間に保持容量Ｃｓを形成する。この容量部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。
【０１１０】
共通電極ＣＥは、主共通電極ＣＡ及び副共通電極ＣＢを備えている。主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、ソース配線Ｓあるいは開口ＰＯと対向するとともに主画素電極ＰＡと略平行に延出している。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。
【０１１１】
図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って４本平行に並んでおり、画素ＰＸの左右両端部と開口ＰＯの中央部とにそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称し、図中の中央左側の主共通電極をＣＡＣＬと称し、図中の中央右側の主共通電極をＣＡＣＲと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向し、主共通電極ＣＡＣＬは左側の開口ＰＯと対向し、主共通電極ＣＡＣＲは右側の開口ＰＯと対向している。これらの主共通電極ＣＡＬ、主共通電極ＣＡＲ、主共通電極ＣＡＣＬ、及び、主共通電極ＣＡＣＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【０１１２】
画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。主共通電極ＣＡＣＬ及び主共通電極ＣＡＣＲは当該画素ＰＸの開口ＰＯの第１方向Ｘにおけるほぼ中央に配置されている。
【０１１３】
副共通電極ＣＢは、Ｘ−Ｙ平面内において、第２方向Ｙに並んで配置された画素電極ＰＥの開口ＰＯ間において第１方向Ｘに沿って直線的に延びている。副共通電極ＣＢは、主画素電極ＰＡと略直して延出している。このような副共通電極ＣＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。
【０１１４】
図示した例では、副共通電極ＣＢは、第２方向Ｙに並んで配置された画素電極ＰＥ間に配置され、画素ＰＸの上端部と下端部とにそれぞれ配置されている。以下では、これらの副共通電極ＣＢを区別するために、図中の上側の副共通電極をＣＢＵと称し、図中の下側の副共通電極をＣＢＢと称する。副共通電極ＣＢＵはゲート配線Ｇ１と対向し、副共通電極ＣＢＢはゲート配線Ｇ２と対向している。これらの副共通電極ＣＢＵ、及び、副共通電極ＣＢＢは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。
【０１１５】
画素ＰＸにおいて、副共通電極ＣＢＵは上側端部に配置され、副共通電極ＣＢＢは下側端部に配置されている。厳密には、副共通電極ＣＢＵは当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、副共通電極ＣＢＢは当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。
【０１１６】
画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの主画素電極ＰＡと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡＬ、主共通電極ＣＡＲ、主共通電極ＣＡＣＬ、及び、主共通電極ＣＡＣＲは主画素電極ＰＡとは重ならない。
【０１１７】
すなわち、隣接する主共通電極ＣＡＬと主共通電極ＣＡＣＬとの間、主共通電極ＣＡＣＬと主共通電極ＣＡＣＲとの間、及び、主共通電極ＣＡＲと主共通電極ＣＡＣとの間には、１本の主画素電極ＰＡが位置している。換言すると、主共通電極ＣＡＬ、主共通電極ＣＡＲ、主共通電極ＣＡＣＬ、及び、主共通電極ＣＡＣＲは、主画素電極ＰＡの直上の位置を挟んだ両側に配置されている。あるいは、主画素電極ＰＡは、主共通電極ＣＡＬと主共通電極ＣＡＣＬとの間、主共通電極ＣＡＣＬと主共通電極ＣＡＣＲとの間、及び、主共通電極ＣＡＣＲと主共通電極ＣＡＲとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、主共通電極ＣＡＣＬ、主画素電極ＰＡ、主共通電極ＣＡＣＲ、主画素電極ＰＡ、及び、主共通電極ＣＡＣＲは、第１方向Ｘに沿ってこの順に配置されている。
【０１１８】
これらの画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔、主共通電極ＣＡＣＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔、及び、主共通電極ＣＡＣＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔は略同等である。
【０１１９】
図９に示す例は上記の点以外は図２に示す画素ＰＸと同様である。上記のように、各画素に配置される主画素電極ＰＡを増やした場合であっても、上記実施形態と同様の効果を得ることができる。
【０１２０】
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２１】
ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板（第１基板）、ＣＴ…対向基板（第２基板）、ＬＱ…液晶層、ＡＣＴ…アクティブエリア、ＰＸ…画素、Ｇ…ゲート配線（第１配線）、Ｃ…補助容量線（第２配線）、Ｓ…ソース配線（第３配線）、Ｘ…第１方向、Ｙ…第２方向、ＳＷ…スイッチング素子、ＰＥ…画素電極（第１電極）、ＣＥ…共通電極（第２電極）、ＥＧ…ゲート電極、ＥＳ…ソース電極、ＥＤ…ドレイン電極、ＣｓＴ…凸部、ＳＣ…半導体層、ＰＡ…主画素電極、Ｐ１…接続部、ＰＣ…容量部、ＰＯ…開口、ＣＡ、ＣＡＬ、ＣＡＣ、ＣＡＲ、ＣＡＣＬ、ＣＡＣＲ…主共通電極、ＣＢ、ＣＢＵ、ＣＢＢ…副共通電極、ＢＭ…ブラックマトリクス、ＣＦ…カラーフィルタ、ＯＣ…オーバーコート層、ＡＰ…開口部、ＳＢ…シール材、ＬＭ…液晶分子、Ｐ２…第２接続部、ＡＬ１…第１配向膜、ＡＬ２…第２配向膜、１０…第１絶縁基板、１１…第１層間絶縁膜、１２…パッシベーション膜、２０…第２絶縁基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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