(57)【特許請求の範囲】
【請求項１】
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器の出力の内部のループ遅延を補償するため、上記量子化器の出力から上記最終段の積分器の入力側にフィードバックするように形成された０次フィードバック経路と、
上記０次フィードバック経路に配置され、上記最終段の積分器と容量により結合されており、上記量子化器の出力デジタル信号をアナログ信号に変換し、供給されるキャリブレーションコードに応じて出力振幅を切り替え可能な電圧出力型デジタルアナログ（ＤＡ）変換器と、を有し、
上記最終段の積分器の入力側には抵抗を介して接続される少なくとも２段の積分器を含むフィルタ部と、
上記フィルタ部の初段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、
少なくとも初段の積分器の出力を抵抗および容量の少なくとも一方を介して上記最終段の積分器の入力側にフィードフォワードするフィードフォワード経路と、を含み、
上記電圧出力型ＤＡ変換器は、
複数の参照電圧を生成する参照電圧生成部と、
キャリブレーションコードをデコードするデコーダと、
上記デコーダのデコード結果に応じた参照電圧に切り替えて選択し出力する切替部と、
上記量子化器の出力に応じて選択した参照電圧値に応じたアナログ信号を出力する出力部と、を含み、
上記最終段の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、
上記フィルタ部の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、
キャリブレーションで上記電圧出力型ＤＡ変換器の出力振幅、上記最終段の積分器の上記積分容量、上記フィルタ部の積分器の上記積分容量、および上記フィードフォワード経路の容量が切り替えられる
ΔΣ変調器。
【請求項２】
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器の出力の内部のループ遅延を補償するため、上記量子化器の出力から上記最終段の積分器の入力側にフィードバックするように形成された０次フィードバック経路と、
上記０次フィードバック経路に配置され、上記最終段の積分器と容量により結合されており、上記量子化器の出力デジタル信号をアナログ信号に変換し、供給されるキャリブレーションコードに応じて出力振幅を切り替え可能な電圧出力型デジタルアナログ（ＤＡ）変換器と、を有し、
上記最終段の積分器の入力側には抵抗を介して接続される少なくとも２段の積分器を含むフィルタ部と、
上記フィルタ部の初段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、
少なくとも初段の積分器の出力を抵抗を介して上記最終段の積分器の入力側にフィードフォワードするフィードフォワード経路と、を含み、
上記最終段の積分器と結合する容量に直列に抵抗が接続され、
上記電圧出力型ＤＡ変換器は、
複数の参照電圧を生成する参照電圧生成部と、
キャリブレーションコードをデコードするデコーダと、
上記デコーダのデコード結果に応じた参照電圧に切り替えて選択し出力する切替部と、
上記量子化器の出力に応じて選択した参照電圧値に応じたアナログ信号を出力する出力部と、を含み、
上記最終段の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に直列に接続された積分容量および抵抗と、を含み、
上記フィルタ部の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、
キャリブレーションで上記電圧出力型ＤＡ変換器の出力振幅、上記最終段の積分器の上記積分容量、上記フィルタ部の積分器の上記積分容量、および上記最終段の積分器と結合する容量に直列に接続された抵抗が切り替えられる
ΔΣ変調器。
【請求項３】
キャリブレーションにより上記０次フィードバック経路に配置された上記最終段の積分器と結合するための容量値を調整する割合をΔであるとすると、上記電圧出力型ＤＡ変換器の出力レンジが（１＋Δ）倍に設定される
請求項１または２記載のΔΣ変調器。
【請求項４】
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器の出力の内部のループ遅延を補償するため、上記量子化器の出力から上記最終段の積分器の入力側にフィードバックするように形成された０次フィードバック経路と、
上記０次フィードバック経路に配置され、上記最終段の積分器と容量により結合されており、上記量子化器の出力デジタル信号をアナログ信号に変換し、供給されるキャリブレーションコードに応じて出力振幅を切り替え可能な電圧出力型デジタルアナログ（ＤＡ）変換器と、を有し、
上記電圧出力型ＤＡ変換器は、
複数の参照電圧を生成する参照電圧生成部と、
キャリブレーションコードをデコードするデコーダと、
上記デコーダのデコード結果に応じた参照電圧に切り替えて選択し出力する切替部と、
上記量子化器の出力に応じて選択した参照電圧値に応じたアナログ信号を出力する出力部と、を含み、
キャリブレーションにより上記０次フィードバック経路に配置された上記最終段の積分器と結合するための容量値を調整する割合をΔであるとすると、上記電圧出力型ＤＡ変換器の出力レンジが（１＋Δ）倍に設定される
ΔΣ変調器。
【請求項５】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、
上記ΔΣ変調器は、
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器の出力の内部のループ遅延を補償するため、上記量子化器の出力から上記最終段の積分器の入力側にフィードバックするように形成された０次フィードバック経路と、
上記０次フィードバック経路に配置され、上記最終段の積分器と容量により結合されており、上記量子化器の出力デジタル信号をアナログ信号に変換し、供給されるキャリブレーションコードに応じて出力振幅を切り替え可能な電圧出力型デジタルアナログ（ＤＡ）変換器と、を有し、
上記最終段の積分器の入力側には抵抗を介して接続される少なくとも２段の積分器を含むフィルタ部と、
上記フィルタ部の初段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、
少なくとも初段の積分器の出力を抵抗および容量の少なくとも一方を介して上記最終段の積分器の入力側にフィードフォワードするフィードフォワード経路と、を含み、
上記電圧出力型ＤＡ変換器は、
複数の参照電圧を生成する参照電圧生成部と、
キャリブレーションコードをデコードするデコーダと、
上記デコーダのデコード結果に応じた参照電圧に切り替えて選択し出力する切替部と、
上記量子化器の出力に応じて選択した参照電圧値に応じたアナログ信号を出力する出力部と、を含み、
上記最終段の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、
上記フィルタ部の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、
キャリブレーションで上記電圧出力型ＤＡ変換器の出力振幅、上記最終段の積分器の上記積分容量、上記フィルタ部の積分器の上記積分容量、および上記フィードフォワード経路の容量が切り替えられる
信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΔΣ変調器および信号処理システムに関するものである。
【背景技術】
【０００２】
図１は、ΔΣ変調器の基本構成を示す図である。
図１のΔΣ変調器１は、フィルタ（Ｆｉｌｔｅｒ）ＦＬＴ、量子化器Ｑｕａｎ、およびデジタルアナログ（ＤＡ）変換器ＤＡＣ１により構成されている。
【０００３】
このΔΣ変調器１は、量子化器Ｑｕａｎで生じる量子化ノイズを、信号帯域内（量子化器のサンプリング周波数より低い帯域）でフィルタリングしてＳＮＲを向上させるために、ＤＡ変換器ＤＡＣ１とフィルタＦＬＴを含むフィードバック系となっている。
フィルタＦＬＴが連続時間型の場合は連続時間型ΔΣ変調器、離散時間型の場合は離散時間型ΔΣ変調器となる。フィルタＦＬＴは帯域内で高ゲインを持ち、量子化ノイズ減衰量と安定性を両立するように設計される。
【０００４】
図２は、０次フィードバックパスを持つΔΣ変調器の構成を示す図である。
連続時間型ΔΣ変調器において、量子化器ＱｕａｎとＤＡ変換器ＤＡＣ１で生じるフィードバックの信号の遅れをループ遅延（Excess Loop Delay；ＥＬＤ）と呼び、この遅れがあると主にΔΣ変調器の安定性が低下するおそれがある。
そこで、図２に示すように、ＤＡ変換器ＤＡＣ０と重みｋ0を含む０次フィードバックパスＰａｔｈ０を付け加えてループ遅延（ＥＬＤ）による信号の遅れを補い、安定性を補償する手法が一般的に用いられる。
【０００５】
図３および図４は、一般的な連続時間型３次ΔΣ変調器を示すブロック図である。図３のΔΣ変調器１Ｂはフィードバック（Feedback）型、図４のΔΣ変調器１Ｃはフィードフォワード（Feed-forward）型と呼ばれ、０次フィードバックパスＰａｔｈ０をつけてある。
【０００６】
ここで、図３の加算器ＡＤＤ１と積分器ＩＮＴ１のように積分器の前にある加算器と直後の積分器は、回路にするときに一体となる。
一方、図３の加算器ＡＤＤＱや図４の加算器ＡＤＤ１とＡＤＤＱのように、直後に量子化器Ｑｕａｎが配置される加算器は一体で作ることが難しい。
図５に示すような、演算増幅器ＯＴＡ(Operational Transconductance Amplifier)１、抵抗素子Ｒ１，Ｒ２，Ｒａｄｄ等を有するアナログ加算器ＡＮＬＡＤＤを用いて実現しようとすると、回路規模や消費電力が増大してしまう。
【０００７】
そこでまず、図６に示すように、微分器ＤＩＦＦ１を用いてフィルタＦＬＴ２Ｄを構成することで、フィルタの特性を変えずに図４の加算器ＡＤＤ１を最終段積分器ＩＮＴ３の手前（最終段積分器ＩＮＴ３の入力側）に移動させることができる。
残った量子化器Ｑｕａｎの入力前の加算器ＡＤＤＱは０次フィードバックパスＰａｔｈ０を付け加えるために必要となるものであり、これも同様に微分器を用いることで、最終段積分器ＩＮＴ３の手前に移動させることができる。
この手法によって、図３および図６の構成から量子化器前の加算器をなくしたものが図７および図８に示す構成となる。
【０００８】
図７が、フィードバック型で量子化器前の加算器をなくした連続時間型３次ΔΣ変調器の構成を示す図である。
図８が、フィードフォワード型で量子化器前の加算器をなくした連続時間型３次ΔΣ変調器の構成を示す図である。
図９は、図８における加算器ＡＤＤ１、積分器ＩＮＴ３、微分器ＤＩＦＦ０，ＤＩＦＦ１、重みｋ０，ｋ１，ｋ２，ｋ３部分の実現方法を示す図である。
【０００９】
ここで、図８中の加算器ＡＤＤ１、積分器ＩＮＴ３、微分器ＤＩＦＦ０、ＤＩＦＦ１、重みｋ０，ｋ１，ｋ２，ｋ３を含む部分は図９に示す、演算増幅器ＯＴＡ、抵抗素子Ｒｋ２,Ｒｋ３、キャパシタＣｋ0，Ｃｋ１，Ｃｉｎｔ３等を含む回路２で実現される。
図９の回路２では、入力電圧Ｖ２，Ｖ３に応じて抵抗素子Ｒｋ２,Ｒｋ３、に流れる電流を積分容量Ｃｉｎｔ３に充電することで積分動作が実現される。
【００１０】
一方、図８中の微分器ＤＩＦＦ０、ＤＩＦＦ１は、抵抗の代わりに容量Ｃｋ０，Ｃｋ１を用いることで実現される。
また、図８中のＤＡ変換器ＤＡＣ０は通常電圧出力型となる。このとき、ΔΣ変調器をマルチビット出力とし、ＤＡ変換器ＤＡＣ０を、１ＬＳＢを出力するＤＡＣの並列構成で実現した場合は、図９中の容量Ｃｋ０も並列に配置されることになる。
【００１１】
図９の入出力関係は次の式(１)で表される。
【００１２】
【数１】
0005696508.tif 000002
【００１３】
式（１）からわかるように、微分器と積分器を含む経路では、それらが打ち消しあい、その経路のゲインは容量比で表される。
ここで、１つの種類の素子のチップ内ばらつき（ローカルばらつき）は、チップ間ばらつき（グローバルばらつき）に比べて小さいため、この容量比で決まるゲインは精度良く実現できる。
【先行技術文献】
【非特許文献】
【００１４】
【非特許文献１】W. Yang, W. Schofield, H. Shibata, S. Korrapati, A. Shaikh, N. Abaskharoun, D. Ribner, "A 100mW 10MHz-BW CT ΔΣ Modulator with 87dB DR and 91dBc IMD," ISSCC Dig. Tech. Papers, pp. 498-499, Feb. 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１５】
ところが、式（１）の２、３項目の積分経路については、そのゲインが抵抗と容量の積の逆数で決まり、異なる素子の組み合わせなのでチップ間ばらつきが大きい。
これは、図９に示した部分だけでなく、全ての積分器について同じことが言える。この積分器のゲインばらつきの結果、フィルタ特性のばらつきも大きくなり、ΔΣ変調器の安定性や量子化ノイズ減衰特性が低下しやすくなるという問題がある。
【００１６】
そこで、チップ間ばらつきの影響を補正し積分器のゲインを所望の値にするために、抵抗値や容量値を調整するキャリブレーションが必要となる。
チップ間ばらつきではチップ内の同種の素子は同じようにばらつくため調整倍率も同じである。したがって、それを実現するスイッチの切り替え設定であるキャリブレーションコードも同じものを各素子に分配して使うのが一般的である。
また、このキャリブレーションで回路のどこを調整する構成とするかは選択の幅がある。
【００１７】
［容量を調整する構成］
図１０は、図８のブロック図に対応した回路図において、キャリブレーションで全ての容量を調整する構成例を示す図である。
【００１８】
積分器ＩＮＴのゲインを調整するには、抵抗値と容量値のどちらか一方を調整すればよいが、抵抗ではなく容量値を切り替えることが多い。
その理由は、ＤＡ変換器ＩＤＡＣ１の参照電流を抵抗値基準で作りやすいことと、抵抗値をスイッチで切り替えるとスイッチのオン抵抗やその非線形性の影響が出やすいためである。
【００１９】
このとき、０次フィードバックパスの容量Ｃｋ０は容量値が小さくなる傾向がある。このため、容量値を切り替えられるようにすると、そのためのスイッチの寄生容量の影響で０次フィードバックパスのゲインや周波数特性が変わってしまい、ΔΣ変調器の安定性が低下しやすいという場合がある。
また、図９に示したように、マルチビット出力のΔΣ変調器では容量Ｃｋ０は並列に配置されるため、切り替える素子数が多くなり、回路規模が大きくなってしまう。
これを避けるために、０次フィードバックパスの容量Ｃ０だけをキャリブレーションをしない場合もあるが、やはり歩留まりの点で見て安定性の確保が難しくなってしまう。
そのために安定性マージンを大きく確保すると、トレードオフでΔΣ変調器のＳＮＲを下げる必要や回路規模や消費電流を大きくする必要が生じる。
【００２０】
図１１は、非特許文献１に開示されたキャリブレーションで最終段積分器のみ抵抗値を調整する構成を示す図である。
【００２１】
図１１の回路は、図１０における問題を避けるために、最終段積分器のみ抵抗値を調整するようにした例であり、３次ΔΣ変調器の場合は図１２に示すようになる。
この場合は、０次フィードバックパスの容量Ｃｋ０を切り替える必要はなくなるが、スイッチのオン抵抗の影響が大きくなり、ΔΣ変調器の次数が高い場合は切り替える素子数も大きくなってしまう。
【００２２】
以上の経緯から、ΔΣ変調器の安定性を落とさず、回路規模、消費電力、歪みを増やさないキャリブレーション構成が望まれていた。
【００２３】
本技術は、ΔΣ変調器の安定性を落とさず、回路規模、消費電力、歪みを増やすことのないキャリブレーション構成を実現することが可能なΔΣ変調器および信号処理システムを提供することにある。
【課題を解決するための手段】
【００２４】
本技術の第１の観点のΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器の出力の内部のループ遅延を補償するため、上記量子化器の出力から上記最終段の積分器の入力側にフィードバックするように形成された０次フィードバック経路と、上記０次フィードバック経路に配置され、上記最終段の積分器と容量により結合されており、上記量子化器の出力デジタル信号をアナログ信号に変換し、供給されるキャリブレーションコードに応じて出力振幅を切り替え可能な電圧出力型デジタルアナログ（ＤＡ）変換器と、を有し、上記最終段の積分器の入力側には抵抗を介して接続される少なくとも２段の積分器を含むフィルタ部と、上記フィルタ部の初段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、少なくとも初段の積分器の出力を抵抗および容量の少なくとも一方を介して上記最終段の積分器の入力側にフィードフォワードするフィードフォワード経路と、を含み、上記電圧出力型ＤＡ変換器は、複数の参照電圧を生成する参照電圧生成部と、キャリブレーションコードをデコードするデコーダと、上記デコーダのデコード結果に応じた参照電圧に切り替えて選択し出力する切替部と、上記量子化器の出力に応じて選択した参照電圧値に応じたアナログ信号を出力する出力部と、を含み、上記最終段の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、上記フィルタ部の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、キャリブレーションで上記電圧出力型ＤＡ変換器の出力振幅、上記最終段の積分器の上記積分容量、上記フィルタ部の積分器の上記積分容量、および上記フィードフォワード経路の容量が切り替えられる。
【００２５】
本技術の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、上記量子化器の出力の内部のループ遅延を補償するため、上記量子化器の出力から上記最終段の積分器の入力側にフィードバックするように形成された０次フィードバック経路と、上記０次フィードバック経路に配置され、上記最終段の積分器と容量により結合されており、上記量子化器の出力デジタル信号をアナログ信号に変換し、供給されるキャリブレーションコードに応じて出力振幅を切り替え可能な電圧出力型デジタルアナログ（ＤＡ）変換器と、を有し、上記最終段の積分器の入力側には抵抗を介して接続される少なくとも２段の積分器を含むフィルタ部と、上記フィルタ部の初段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、少なくとも初段の積分器の出力を抵抗および容量の少なくとも一方を介して上記最終段の積分器の入力側にフィードフォワードするフィードフォワード経路と、を含み、上記電圧出力型ＤＡ変換器は、複数の参照電圧を生成する参照電圧生成部と、キャリブレーションコードをデコードするデコーダと、上記デコーダのデコード結果に応じた参照電圧に切り替えて選択し出力する切替部と、上記量子化器の出力に応じて選択した参照電圧値に応じたアナログ信号を出力する出力部と、を含み、上記最終段の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、上記フィルタ部の積分器は、演算増幅器と、上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含み、キャリブレーションで上記電圧出力型ＤＡ変換器の出力振幅、上記最終段の積分器の上記積分容量、上記フィルタ部の積分器の上記積分容量、および上記フィードフォワード経路の容量が切り替えられる。
【発明の効果】
【００２６】
本技術によれば、ΔΣ変調器の安定性を落とさず、回路規模、消費電力、歪みを増やすことのないキャリブレーション構成を実現することができる。
【図面の簡単な説明】
【００２７】
【図１】ΔΣ変調器の基本構成を示す図である。
【図２】０次フィードバックパスを持つΔΣ変調器の構成を示す図である。
【図３】一般的な連続時間型３次ΔΣ変調器を示すブロック図であって、フィードバック型ΔΣ変調器を示す図である。
【図４】一般的な連続時間型３次ΔΣ変調器を示すブロック図であって、フィードフォワード型ΔΣ変調器を示す図である。
【図５】一般的な連続時間型アナログ加算器を示す回路図である。
【図６】フィードフォワード型で加算器を前にずらした連続時間型３次ΔΣ変調器の構成を示す図である。
【図７】フィードバック型で量子化器前の加算器をなくした連続時間型３次ΔΣ変調器の構成を示す図である。
【図８】フィードフォワード型で量子化器前の加算器をなくした連続時間型３次ΔΣ変調器の構成を示す図である。
【図９】図８における加算器ＡＤＤ１、積分器ＩＮＴ３、微分器ＤＩＦＦ０，ＤＩＦＦ１、重みｋ０，ｋ１，ｋ２，ｋ３部分の実現方法を示す図である。
【図１０】図８のブロック図に対応した回路図において、キャリブレーションで全ての容量を調整する構成例を示す図である。
【図１１】非特許文献１に開示されたキャリブレーションで最終段積分器のみ抵抗値を調整する構成を示す図である。
【図１２】図１１の回路方式で３次ΔΣ変調器とした構成を示す図である。
【図１３】本第１の実施形態に係るキャリブレーション機能を含むΔΣ変調器の概略構成を示す図である。
【図１４】キャリブレーション用出力レンジ可変ＤＡ変換器の構成例を示す回路図である。
【図１５】キャリブレーション用切り替え抵抗の構成例を示す図である。
【図１６】キャリブレーション用切り替え容量の構成例を示す図である。
【図１７】本第２の実施形態に係る遅延補償のための帰還経路を有するフィードフォワード型の連続時間系３次ΔΣ変調器の概略構成を示す図である。
【図１８】本第３の実施形態に係る遅延補償のための帰還経路を有するフィードバック型の連続時間系３次ΔΣ変調器の概略構成を示す図である。
【図１９】本第４の実施形態に係る遅延補償のための帰還経路を有するフィードフォワード型の連続時間系３次ΔΣ変調器の概略構成を示す図である。
【図２０】本第５の実施形態に係る信号処理システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、本実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２・第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
【００２９】
＜１．第１の実施形態＞
［ΔΣ変調器の第１の概略構成］
図１３は、本第１の実施形態に係るキャリブレーション機能を含むΔΣ変調器の概略構成を示す図である。
【００３０】
本第１の実施形態に係るΔΣ変調器１０は、図１３に示すように、フィルタＦＴＬ１１、量子化器Ｑｕａｎ１１、補償部を形成する電圧出力型デジタルアナログ（ＤＡ）変換器ＶＤＡＣ１０、および入力側に帰還させるためのＤＡ変換器ＤＡＣ１１を有する。
【００３１】
図１３のΔΣ変調器１０は、差動の入力信号を受信する回路として構成されている。
図１３において、Ｖｉｎｐは正（＋）側アナログ入力信号を、Ｖｉｎｍは負（−）側アナログ信号を、Ｖｏｕｔはデジタル出力信号をそれぞれ表している。
ΔΣ変調器１０は、図１３に示すように、第１のアナログ信号入力端子ＴＶｉｎｐ、第２のアナログ信号入力端子ＴＶｉｎｍ、出力端子Ｔｖｏｕｔを有する。
【００３２】
フィルタＦＬＴ１１は、量子化器Ｑｕａｎ１１の前段となる最終段の第１の積分器ＩＮＴ１１、および少なくとも一つの積分器を含むフィルタ部ＦＰ１１、およびフィルタ部ＦＰ１１の出力に接続された抵抗Ｒ１１，Ｒ１２を有する。
また、図１３においては、フィードフォワード型に適用するように、フィードフォワード経路ＦＦＷ１１、ＦＦＷ１２を有する。
なお、後述するように、本技術は、フィードフォワード型だけでなく、フィードバック型にも適用可能である。
【００３３】
第１の積分器ＩＮＴ１１は、差動入出力の演算増幅器ＯＴＡ１１、および容量Ｃｉｎｔ１１，Ｃｉｎｔ１２を有する。
演算増幅器ＯＴＡ１１は、正側入力端子（非反転入力端子＋）が抵抗Ｒ１１に接続され、負側入力端子（反転入力端子−）が抵抗Ｒ１２に接続されている。
演算増幅器ＯＴＡ１１の正側出力端子が量子化器Ｑｕａｎ１１の正側入力端子に接続され、負側出力端子が量子化器Ｑｕａｎ１１の負側入力端子に接続されている。
そして、演算増幅器ＯＴＡ１１の負側出力端子と正側入力端子間に容量Ｃｉｎｔ１１が接続されている。
演算増幅器ＯＴＡ１１の正側出力端子と負側入力端子間に容量Ｃｉｎｔ１２が接続されている。
【００３４】
図１３のフィルタＦＬＴ１１の残りの部分であるフィルタ部ＦＰ１１はどのような構成でもよく、たとえばその中の積分器のゲインは全て積分容量を切り替えてキャリブレーションを行うとする。なお、抵抗を切り替えてキャリブレーションを行うことも可能である。
【００３５】
ΔΣ変調器１０において、量子化器Ｑｕａｎ１１の出力がデジタル信号の出力端子Ｔｖｏｕｔに接続され、このデジタル信号は出力電圧型ＤＡ変換器ＶＤＡＣ１０およびＤＡ変換器ＤＡＣ１１に帰還（フィードバック）されている。
【００３６】
ΔΣ変調器１０は、フィードバックのループ遅延（Excess Loop Delay）による安定性の劣化を補償するための０次フィードバックパスＰａｔｈ１０を持つ連続時間型ΔΣ変調器として形成されている。０次フィードバックパスＰａｔｈ１０に電圧出力型ＤＡ変換器ＶＤＡＣ１０が接続されている。
ΔΣ変調器１０は、０次フィードバックパスＰａｔｈ１０を最終段の第１の積分器ＩＮＴ１１と電圧出力型ＤＡ変換器ＶＤＡＣ１０の容量結合で実現している連続時間型ΔΣ変調器として形成されている。
すなわち、電圧出力型ＤＡ変換器ＶＤＡＣ１０の第１の出力端子ＴＶＤＡＣ１と第１の積分器ＩＮＴ１１を形成する演算増幅器ＯＴＡ１１の正側入力端子との間に容量Ｃｋ０１が接続されている。
同様に、電圧出力型ＤＡ変換器ＶＤＡＣ１０の第２の出力端子ＴＶＤＡＣ２と第１の積分器ＩＮＴ１１を形成する演算増幅器ＯＴＡ１１の負側入力端子との間に容量Ｃｋ０２が接続されている。
【００３７】
この０次フィードバックパスＰａｔｈ１０の容量値は小さくなる傾向がある。このため、これをΔΣ変調器１０のフィルタ特性ばらつきのキャリブレーションのために切り替えると、切り替えスイッチの寄生容量やオン抵抗の影響が安定性やピークゲイン等のΔΣ変調器の特性を劣化させてしまうおそれがある。
そこで、本実施形態のΔΣ変調器１０では、０次フィードバックパスＰａｔｈ１０の容量値を切り替えるのではなく、電圧出力型ＤＡ変換器ＶＤＡＣ１０の出力振幅を切り替える特徴的な構成を有する。
【００３８】
このように、本ΔΣ変調器１０は、最終段の第１の積分器ＩＮＴ１１において０次フィードバックパスＰａｔｈ１０を構成する容量値Ｃｋ０や積分容量Ｃｉｎｔの代わりに抵抗Ｒを切り替えるのではなく、積分容量Ｃｉｎｔと電圧出力型ＤＡ変換器ＶＤＡＣ１０の出力レンジを切り替える。
【００３９】
式（２）に示すように、キャリブレーションにより容量値を調整する割合をΔとすると、ＤＡ変換器ＶＤＡＣ１０の出力レンジを（１＋Δ）倍にすることで、容量Ｃｋ０１，Ｃｋ０２の値を（１＋Δ）倍に変えたのと同じ効果が得られる。
この際、切り替え倍率が同じであることから、適切に設計すればＤＡ変換器ＶＤＡＣ１０の切り替えにも容量切り替え用のキャリブレーションコードをそのまま用いることができる。
【００４０】
【数２】
0005696508.tif 000003
【００４１】
図１４は、キャリブレーション用出力レンジ可変ＤＡ変換器の５ビットの構成例を示す回路図である。
【００４２】
図１４のＤＡ変換器ＶＤＡＣ１０Ａは、第１の抵抗ラダー１０１、第２の抵抗ラダー１０２、アナログバッファＢｕｆＰ，ＢｕｆＮ、出力部１０３、およびデコーダ１０４を有する。
第１の抵抗ラダー１０１は、電源ＶＴと基準電位ＶＢとの間に抵抗ＲｔｏｐＰ、Ｒｔａｐ３１〜Ｒｔａｐ０、ＲｂｏｔＰが直列に接続されている。これらの接続点とアナログバッファＢｕｆＰの正側入力端子間にスイッチＳＷＰ０〜ＳＷＰ３２が並列に接続されている。
第２の抵抗ラダー１０２は、電源ＶＴと基準電位ＶＢとの間に抵抗ＲｔｏｐＮ、Ｒｔａｐ０〜Ｒｔａｐ３１、ＲｂｏｔＮが直列に接続されている。これらの接続点とアナログバッファＢｕｆＮの正側入力端子間にスイッチＳＷＮ０〜ＳＷＮ３２が並列に接続されている。
デコーダ１０４のデコード結果に応じて、スイッチＳＷＰ０〜ＳＷＰ３２のいずれか一つと、スイッチＳＷＮ０〜ＳＷＮ３２のいずれか一つがオン状態に制御される。
たとえば最大出力を得る場合には、スイッチＳＷＰ３２とスイッチＳＷＮ３２がオン状態となるようなキャリブレーションコードCalib.Codeがデコーダ１０４に供給される。
【００４３】
出力部１０３は、スイッチＳＷＤＰ０，ＳＷＤＰ１，ＳＷＤＮ０，ＳＷＤＮ１を有する。
スイッチＳＷＤＰ０とＳＷＤＮ０が同時にオン、オフされ、スイッチＳＷＤＰ１とＳＷＤＮ１が同時にオン、オフされる。
【００４４】
ＤＡ変換器ＶＤＡＣ１０Ａは、図示しない制御系からのキャリブレーションコードCalib.Codeをデコーダ１０４でデコードする。
そして、このデコード結果を用いてスイッチを切り替え、ＤＡ変換器が所望の出力レンジを持つように適切な参照電圧ＶｒｅｆＰ、ＶｒｅｆＮを選択する。
その参照電圧ＶｒｅｆＰ、ＶｒｅｆＮをアナログバッファＢｕｆＰ、ＢｕｆＮから出力し、ΔΣ変調器１０の出力コードＶｏｕｔに応じてその向きを切り替える。
破線内の部分の出力部１０３は、量子化レベル数に応じた個数分が並列に並べられ、たとえば図９の回路の容量Ｃｋ０と接続されてマルチビット動作を実現する。
【００４５】
図１５は、キャリブレーション用切り替え抵抗の構成例を示す図である。
図１６は、キャリブレーション用切り替え容量の構成例を示す図である。
【００４６】
図１５の回路は、抵抗Ｒ１００〜Ｒ１０５が直列に接続され、抵抗Ｒ１００〜Ｒ１０４に並列にスイッチＳＷ１００〜ＳＷ１０４が接続されている。
そして、キャリブレーションコードCalib.Code＜０＞〜＜４＞がインバータＩＮＶ１００〜ＩＮＶ１０４を介してスイッチＳＷ１００〜ＳＷ１０４に供給されて抵抗の切り替えが行われる。
【００４７】
図１６の回路は、容量Ｃ１００〜Ｃ１０５が並列に接続され、容量Ｃ１００〜Ｃ１０４に直列にスイッチＳＷ１１０〜ＳＷ１１４が接続され、並列にスイッチＳＷ１２０〜ＳＷ１２４が接続されている。
そして、キャリブレーションコードCalib.Code＜０＞〜＜４＞がスイッチＳＷ１１０〜ＳＷ１１４に供給され、インバータＩＮＶ１１０〜ＩＮＶ１１４を介してスイッチＳＷ１２０〜ＳＷ１２４に供給されて容量の切り替えが行われる。
【００４８】
上述したように、ＤＡ変換器ＶＤＡＣ１０の参照値を切り替えることで、フィルタ内の切り替え素子数を減らすことができ、スイッチによる寄生抵抗や寄生容量の影響も小さく抑えることができる。
【００４９】
＜２．第２の実施形態＞
［ΔΣ変調器の第２の概略構成］
図１７は、本第２の実施形態に係る遅延補償のための帰還経路を有するフィードフォワード型の連続時間系３次ΔΣ変調器の概略構成を示す図である。
【００５０】
本第２の実施形態に係るΔΣ変調器１０Ａが第１の実施形態に係るΔΣ変調器１０と異なる点は、以下の通りである。
ΔΣ変調器１０Ａは、フィルタＦＬＴ１１Ａのフィルタ部ＦＰ１１Ａが第２の積分器ＩＮＴ１２、第３の積分器ＩＮＴ１３、抵抗Ｒ２１，Ｒ２２、および入力抵抗Ｒ３１，Ｒ３２を含んで構成されている。
そして、フィードフォワード経路ＦＦＷ１１Ａに抵抗Ｒｋ２１および容量Ｃｋ１１が並列に接続され、フィードフォワード経路ＦＦＷ１２Ａに抵抗Ｒｋ２２および容量Ｃｋ１２が並列に接続されている。
【００５１】
第２の積分器ＩＮＴ１２は、差動入出力の演算増幅器ＯＴＡ１２、および容量Ｃｉｎｔ２１、Ｃｉｎｔ２２を有する。
演算増幅器ＯＴＡ１２は、正側入力端子（非反転入力端子＋）が抵抗Ｒ２１に接続され、負側入力端子（反転入力端子−）が抵抗Ｒ２２に接続されている。
演算増幅器ＯＴＡ１２の正側出力端子が抵抗Ｒ１１に接続され、負側出力端子が抵抗Ｒ１２に接続されている。
そして、演算増幅器ＯＴＡ１２の負側出力端子と正側入力端子間に容量Ｃｉｎｔ２１が接続されている。
演算増幅器ＯＴＡ１２の正出力端子と負側入力端子間に容量Ｃｉｎｔ２２が接続されている。
【００５２】
第３の積分器ＩＮＴ１３は、差動入出力の演算増幅器ＯＴＡ１３、および容量Ｃｉｎｔ３１、Ｃｉｎｔ３２を有する。
演算増幅器ＯＴＡ１３は、正側入力端子（非反転入力端子＋）が抵抗Ｒ３１に接続され、負側入力端子（反転入力端子−）が抵抗Ｒ３２に接続されている。
演算増幅器ＯＴＡ１３の正側出力端子が抵抗Ｒ２１に接続され、負側出力端子が抵抗Ｒ２２に接続されている。
そして、演算増幅器ＯＴＡ１３の負側出力端子と正側入力端子間に容量Ｃｉｎｔ３１が接続されている。
演算増幅器ＯＴＡ１３の正出力端子と負側入力端子間に容量Ｃｉｎｔ３２が接続されている。
【００５３】
このような構成を有する図１７のΔΣ変調器１０Ａは、上述したように、連続時間系３次フィードフォワード型ΔΣ変調器として形成され、ＤＡ変換器ＶＤＡＣ１０および容量Ｃｋ０１，Ｃｋ０２がループ遅延補償の帰還経路を構成している。
【００５４】
＜３．第３の実施形態＞
［ΔΣ変調器の第３の概略構成］
図１８は、本第３の実施形態に係る遅延補償のための帰還経路を有するフィードバック型の連続時間系３次ΔΣ変調器の概略構成を示す図である。
【００５５】
本第３の実施形態に係るΔΣ変調器１０Ｂが第２の実施形態に係るΔΣ変調器１０Ａと異なる点は、フィードバック型として構成されていることにある。
ΔΣ変調器１０Ｂは、フィードフォワード経路がなく、第２の積分器ＩＮＴ１２の入力側に帰還するためのＤＡ変換器ＩＤＡＣ１２、および第１の積分器ＩＮＴ１１の入力側に帰還するためのＤＡ変換器ＩＤＡＣ１３を含んで構成されている。
【００５６】
このような構成を有する図１８のΔΣ変調器１０Ｂは、上述したように、連続時間系３次フィードバック型ΔΣ変調器として形成され、ＤＡ変換器ＶＤＡＣ１０および容量Ｃｋ０１，Ｃｋ０２がループ遅延補償の帰還経路を構成している。
【００５７】
＜４．第４の実施形態＞
［ΔΣ変調器の第４の概略構成］
図１９は、本第４の実施形態に係る遅延補償のための帰還経路を有するフィードフォワード型の連続時間系３次ΔΣ変調器の概略構成を示す図である。
【００５８】
本第４の実施形態に係るΔΣ変調器１０Ｃが第２の実施形態に係るΔΣ変調器１０Ａと異なる点は、以下の通りである。
ΔΣ変調器１０Ｃは、０次フィードバックパスＰａｔｈ１０Ｃに容量Ｃｋ０１と抵抗Ｒｋ０１が直列に接続され、容量Ｃｋ０２と抵抗Ｒｋ０２が直列に接続されている。
また、第１の積分器ＩＮＴ１１Ｃの容量Ｃｉｎｔ１１、Ｃｉｎｔ１２に直列にそれぞれ抵抗Ｒｉｎｔ１１，Ｒｉｎｔ１２が接続されている。
そして、フィードフォワード経路ＦＦＷ１１Ｃ、ＦＦＷ１２Ｃには抵抗Ｒｋ２１，Ｒｋ２２のみが接続されている。
【００５９】
この場合も、本来であれば容量Ｃｋ０１，Ｃｋ０２だけを切り替えたいが、やはり容量値が小さくなりすぎる傾向がある。
そこで、次の式（３）に示すように、ＤＡ変換器ＶＤＡＣ１０の出力レンジと抵抗Ｒｋ０１，Ｒｋ０２を同時に（１＋Δ）倍にすることで容量Ｃｉｎｔ１１、Ｃｉｎｔ１２の値を（１＋Δ）倍に変えたのと同じ効果を得ることができる。
【００６０】
【数３】
0005696508.tif 000004
【００６１】
したがってこの場合も、ＤＡ変換器ＶＤＡＣ１０と抵抗Ｒｋ０の両方の切り替えに容量切り替え用のキャリブレーションコードを使うことができる。
【００６２】
以上説明したように、本実施形態のΔΣ変調器は以下の効果を得ることができる。
素子の大きさが小さくても０次フィードバックパスの強さを適切に切り替えられるので、ΔΣ変調器のフィルタ特性を理想に近く実現できる。
また、フィルタ次数や量子化ビット数が大きい場合はキャリブレーションで切り替える素子数を減らすことができる。
素子値をスイッチで切り替える場合はスイッチの寄生容量やオン抵抗の影響が安定性やピークゲイン等のΔΣ変調器の特性を劣化させてしまうが、本実施形態ではＤＡ変換器の出力レンジを切り替える場合は参照値を切り替える。したがって、本実施形態によれば、寄生によるΔΣ変調器の特性劣化がおきにくくなる。
また、ＤＡ変換器の出力レンジ切り替えには容量切り替え用のキャリブレーションコードを使用でき、新たなコード生成の仕組みを必要としない。
これによって安定性マージンを減らすことができ、その分をΔΣ変調器のＳＮＲ向上に充てることができる。
【００６３】
＜５．第５の実施形態＞
図２０は、本第５の実施形態に係る信号処理システムの構成例を示すブロック図である。
【００６４】
本信号処理システム１００は、第１から第４の実施形態に係るＡＤ変換器として機能するΔΣ変調器１０〜１０Ｃが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、通信機の受信装置の信号処理システム等が例示される。
【００６５】
本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１２０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１２０として、第１から第４の実施形態に係るＡＤ変換器として機能するΔΣ変調器１０〜１０Ｃのいずれかが適用可能である。
【００６６】
図２０の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【００６７】
なお、上述した実施形態においては、概略構成として差動動作を例に説明したが、本技術は、シングル動作、差動動作のどちらでも適用可能である。
【００６８】
本技術は、以下のような構成もとることができる。
（１）アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器の出力の内部のループ遅延を補償する０次フィードバック経路と、
上記０次フィードバック経路に配置され、上記量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型デジタルアナログ（ＤＡ）変換器と、を有し
上記電圧出力型ＤＡ変換器は、
上記最終段の積分器と容量により結合されており、
供給されるキャリブレーションコードに応じて出力振幅を切り替える
ΔΣ変調器。
（２）上記最終段の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含む
上記（１）記載のΔΣ変調器。
（３）上記最終段の積分器と結合する容量に直列に抵抗が接続され、
上記最終段の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に直列に接続された積分容量および抵抗と、を含む
上記（１）記載のΔΣ変調器。
（４）上記最終段の積分器の入力側には抵抗を介して接続される少なくとも１段の積分器を含むフィルタ部と、
上記フィルタ部の各積分器の入力側および上記最終段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、を含む
上記（１）または（２）記載のΔΣ変調器。
（５）上記最終段の積分器の入力側には抵抗を介して接続される少なくとも２段の積分器を含むフィルタ部と、
上記フィルタ部の初段の積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、
少なくとも初段の積分器の出力を抵抗および容量の少なくとも一方を介して上記最終段の積分器の入力側にフィードフォワードするフィードフォワード経路と、を含む
上記（１）から（３）のいずれか一に記載のΔΣ変調器。
（６）上記フィルタ部の積分器は、
演算増幅器と、
上記演算増幅器の入力端子と出力端子間に接続された積分容量と、を含む
上記（４）または（５）記載のΔΣ変調器。
（７）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、
上記ΔΣ変調器は、
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器の出力の内部のループ遅延を補償する０次フィードバック経路と、
上記０次フィードバック経路に配置され、上記量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型デジタルアナログ（ＤＡ）変換器と、を有し
上記電圧出力型ＤＡ変換器は、
上記最終段の積分器と容量により結合されており、
供給されるキャリブレーションコードに応じて出力振幅を切り替える
信号処理システム。
【符号の説明】
【００６９】
１０，１０Ａ〜１０Ｃ・・・ΔΣ変調器、ＶＤＡＣ１０・・・電圧出力型ＤＡ変換器、ＤＡＣ１１，ＤＡＣ１２，ＤＡＣ１３・・・ＤＡ変換器、ＩＮＴ１１〜ＩＮＴ１３・・・積分器、Ｑｕａｎ１１・・・量子化器、ＦＬＴ１１・・・フィルタ、ＦＰ１１・・・フィルタ部。
【図１】
0005696508.tif 000005
【図２】
0005696508.tif 000006
【図３】
0005696508.tif 000007
【図４】
0005696508.tif 000008
【図５】
0005696508.tif 000009
【図６】
0005696508.tif 000010
【図７】
0005696508.tif 000011
【図８】
0005696508.tif 000012
【図９】
0005696508.tif 000013
【図１０】
0005696508.tif 000014
【図１１】
0005696508.tif 000015
【図１２】
0005696508.tif 000016
【図１３】
0005696508.tif 000017
【図１４】
0005696508.tif 000018
【図１５】
0005696508.tif 000019
【図１６】
0005696508.tif 000020
【図１７】
0005696508.tif 000021
【図１８】
0005696508.tif 000022
【図１９】
0005696508.tif 000023
【図２０】
0005696508.tif 000024