(57)【特許請求の範囲】
【請求項１】
主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層と
を含み、
前記固定磁化層と前記自由磁化層の双方は、それぞれ、
前記トンネルバリア層に接する第１磁性層と、
前記第１磁性層に接するＴａからなる挿入層と、
前記挿入層に接するＲｕからなるスペーサ層と、
前記スペーサ層に接する第２磁性層と
を有することを特徴とする磁気抵抗素子。
【請求項２】
前記挿入層は、厚みが０．１ｎｍ〜０．４ｎｍの範囲内の値とされていることを特徴とする請求項１に記載の磁気抵抗素子。
【請求項３】
前記スペーサ層は、厚みが０．４ｎｍ〜２ｎｍの範囲内の値とされていることを特徴とする請求項１又は２に記載の磁気抵抗素子。
【請求項４】
磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、
前記磁気抵抗素子は、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層と
を含み、
前記固定磁化層と前記自由磁化層の双方は、それぞれ、
前記トンネルバリア層に接する第１磁性層と、
前記第１磁性層に接するＴａからなる挿入層と、
前記挿入層に接するＲｕからなるスペーサ層と、
前記スペーサ層に接する第２磁性層と
を有することを特徴とする磁気記憶装置。
【請求項５】
前記挿入層は、厚みが０．１ｎｍ〜０．４ｎｍの範囲内の値とされていることを特徴とする請求項４に記載の磁気記憶装置。
【請求項６】
前記スペーサ層は、厚みが０．４ｎｍ〜２ｎｍの範囲内の値とされていることを特徴とする請求項４又は５に記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗素子及び磁気記憶装置に関する。
【背景技術】
【０００２】
電源を断っても記憶が消失しない不揮発性メモリ素子の一つに、磁気ランダムアクセスメモリ（Magnetic random access memory：ＭＲＡＭ）がある。ＭＲＡＭは、ＳＲＡＭに匹敵する高速な読み書き動作が可能であり、消費電力がフラッシュメモリの１／１０程度であること、高集積化が可能であること等の長所を有している。即ちＭＲＡＭは、メモリ素子として重要な属性を殆ど備えている。このため、ＳＲＡＭ（高速動作性）、ＤＲＡＭ（高集積性）、フラッシュメモリ（不揮発性）の全ての機能を備えた、いわゆるユニバーサルメモリとしての応用が期待されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１６５７９０号公報
【非特許文献】
【０００４】
【非特許文献１】Slonczewski: J. Magn. Magn. Mater. 159 L1 (1996)
【非特許文献２】S. Ikeda et al. Nature Mater., 9, 721 (2010)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スピン注入型のトンネル型磁気抵抗素子(Magnetic Tunnel Junction：ＭＴＪ)では、従来の配線磁場書き込み方式の素子に比べ、書き込み電流が小さく、高密度化が可能である。しかしながら、現在の単純な膜構造では、書き込み電流密度が２ＭＡ/ｃｍ2以上で９０ｎｍ以下の線幅を持つトランジスタで書き込むことは容易ではない。自由磁化層の膜厚を薄くしたり、素子面積を小さくすれば書き込み電流Ｉcは減少するが、リテンション(Δ)も自由磁化層の体積に比例するために共に減少してしまう。
【０００６】
ＭＴＪの書き込み電流密度Ｊc0は、以下の式（１）で表わされる（非特許文献１を参照）。
Ｊc0＝αγｅＭst(Ｈext±Ｈk−±Ｈd)／μBｇ  ・・・（１）
ここで、αはダンピング定数、γはザイロ定数、ｅは電子の電荷、Ｍsは自由磁化層の飽和磁化、Ｈextは外部磁場、Ｈkは自由磁化層の磁気異方性、Ｈdは自由磁化層の面直方向の反磁界、μBはBohr magneton、ｇはスピントルク効率である。
【０００７】
ＭＴＪのリテンションΔは以下の式（２）で表わされる。
Δ＝ＫuＶ／ｋBＴ  ・・・（２）
ここで、Ｋuは自由磁化層の異方性エネルギー、Ｖは自由磁化層の体積、ｋBはボルツマン定数、Ｔは絶対温度である。
【０００８】
書き込み電流はＪc×自由磁化層の面積で規定され、書き込み電流ＩcとΔはいずれも自由磁化層の体積Ｖに比例するため、ＩcとΔはお互いにトレードオフの関係にある。即ち、自由磁化層の面積を小さくすればＩcは減少するが、Δも共に減少する。面内方式のＭＴＪでＫuは殆ど形状磁気異方性から発生するために、面積とアスペクト比を減らすことに限界がある。
【０００９】
これに対して、磁気異方性が大きく、微小な素子でも大きなΔを確保する垂直磁化膜を備えたＭＴＪが提案された。このＭＴＪでは、Ｋuは形状磁気異方性ではなく結晶磁気異方性から発生する。また、上記の式（１）中の、垂直方向への反磁界成分Ｈｄが０になるため、Ｊｃも小さくなる。ところが、主に貴金属とＣｏ或いはＦｅとの金属間化合物からなる合金系の垂直磁化膜を形成するには、合金の規則度を高くするために基板を加熱しながら成膜する必要があり、製造のコスト及びスループットの面で不利である。また、自由磁化層の物理的な膜厚も一定以上に厚くしないと結晶磁気異方性が発生し難いため、フリー層が厚くなってＪｃが上昇するという問題がある。
【００１０】
そこで、薄いＣｏＦｅＢ層のみで垂直磁化膜を構成したＭＴＪが提案されている(非特許文献２を参照)。このＭＴＪは、Ｒｕ及びＴａが積層されてなる下部電極上に、厚みが１ｎｍ程度の一対のＣｏＦｅＢ層でＭｇＯからなるトンネルバリア層を挟み、上部のＣｏＦｅＢ層上にＴａからなるキャップ層が形成されてなる。この場合、２層のＣｏＦｅＢ層のうちの一方が固定磁化層、他方が自由磁化層となる。
【００１１】
しかしながら、上記のようなＭＴＪでは、固定磁化層と自由磁化層とが、共にほぼ同じ厚みのＣｏＦｅＢからなるため、両者の保持力の差異が小さく、未だ十分なリテンションΔを有するものではない。ＣｏＦｅＢを特に固定磁化層に用いるには、更に熱的に安定な構造が必要である。熱的に安定な動作のためには、固定磁化層の動作がスピントルク効果の影響で熱揺らぎを生じてはならず、固定磁化層が自由磁化層より遥かに大きいΔ（２倍以上）を有することが必須である。
【００１２】
本発明は、上記の課題に鑑みてなされたものであり、書き込み電流を低減させたまま、リテンション、特に固定磁化層の大きなリテンションを十分に確保することができ、熱的に安定な動作を可能とする信頼性の高い磁気抵抗素子及び磁気記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
磁気抵抗素子の一態様は、主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層とを含み、前記固定磁化層と前記自由磁化層の双方は、それぞれ、前記トンネルバリア層に接する第１磁性層と、前記第１磁性層に接するＴａからなる挿入層と、前記挿入層に接するＲｕからなるスペーサ層と、前記スペーサ層に接する第２磁性層とを有する。
【００１４】
磁気記憶装置の一態様は、磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、前記磁気抵抗素子は、主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層とを含み、前記固定磁化層と前記自由磁化層の双方は、それぞれ、前記トンネルバリア層に接する第１磁性層と、前記第１磁性層に接するＴａからなる挿入層と、前記挿入層に接するＲｕからなるスペーサ層と、前記スペーサ層に接する第２磁性層とを有する。
【発明の効果】
【００１５】
上記の諸態様によれば、書き込み電流を低減させたまま、リテンション、特に固定磁化層の大きなリテンションを十分に確保することができ、熱的に安定な動作を可能とする信頼性の高い磁気抵抗素子及び磁気記憶装置が実現する。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態によるＭＴＪの概略構成を示す概略断面図である。
【図２】ＶＳＭにより、主面に垂直方向の飽和磁場を測定し、ＣｏＦｅＢの垂直成分を評価した結果を示す特性図である。
【図３】図２においてＣｏＦｅＢの厚みが１ｎｍの場合の磁化曲線を示す特性図である。
【図４】ＸＲＤにより試料のＸ強度を調べた結果を示す特性図である。
【図５】Ｒｕ／ＣｏＰｔ(１．２)／Ｒｕ(０．４)／Ｔａ(０．２)／ＣｏＦｅＢ(１)／ＭｇＯの積層構造の磁化曲線をＶＳＭで垂直方向に測定した結果を示す特性図である。
【図６】第１の実施形態の変形例１によるＭＴＪの概略構成を示す概略断面図である。
【図７】第１の実施形態の変形例２によるＭＴＪの概略構成を示す概略断面図である。
【図８】第２の実施形態によるＭＲＡＭの概略構成を示す平面図である。
【図９】第２の実施形態によるＭＲＡＭの製造方法を工程順に示す概略断面図である。
【図１０】第２の実施形態によるＭＲＡＭの磁気メモリ素子の製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるＭＲＡＭの磁気メモリ素子の製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１７】
以下、磁気抵抗素子及び磁気記憶装置の具体的な諸実施形態について、図面を参照しながら詳細に説明する。
【００１８】
（第１の実施形態）
本実施形態では、ＭＴＪの構造を開示する。
図１は、第１の実施形態によるＭＴＪの概略構成を示す概略断面図である。
【００１９】
本実施形態によるＭＴＪ１０は、所定の下部電極、例えばＴａからなる下部電極１１上にバッファ層１２を介して形成される。
ＭＴＪ１０は、下部磁性層１と上部磁性層３とでトンネルバリア層２を挟持し、上部磁性層３上にＴａ又はＲｕ等のキャップ層４が形成されて構成されている。
【００２０】
下部磁性層１及び上部磁性層３は、一方が主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層となり、他方が主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層となる。本実施形態では、上部磁性層３は下部磁性層１よりも薄く、下部磁性層１が固定磁化層、上部磁性層３が自由磁化層とされることが望ましい。
【００２１】
バッファ層１２は、Ｒｕ，Ｐｔ，Ｒｈ，Ｐｄ，Ｃｕから選ばれた少なくとも１種からなる２ｎｍ〜１０ｎｍ程度の厚みのものである。本実施形態では、例えばＲｕ又はＲｕ／Ｐｔの積層構成（ＲｕとＰｔとが順次積層された構成）とされている。
【００２２】
下部磁性層１は、トンネルバリア層２と接する第１自由層１ａと、第１自由層１ａに接する挿入層１ｂと、挿入層１ｂに接するスペーサ層１ｃと、スペーサ層１ｃに接する第２自由層１ｄとを有して構成される。本実施形態では、バッファ層１２上に、第２自由層１ｄ、スペーサ層１ｃ、挿入層１ｂ、第１自由層１ａの順に積層される。
【００２３】
第１自由層１ａは、垂直磁性膜として機能するものであり、Ｃｏ，Ｆｅ，Ｎｉのうちから選ばれた少なくとも１種とＢとを含む材料からなり、０．９ｎｍ〜１．３ｎｍ程度の厚みに形成される。本実施形態では、例えばＣｏＦｅＢで１ｎｍ程度の厚みとする。第１自由層１ａは、その厚みが０．８ｎｍよりも薄いと界面垂直磁化膜にならず、１．３ｎｍよりも厚いと水平磁化膜となってしまう。従って、第１自由層１ａを厚み０．９ｎｍ〜１．３ｎｍ程度に形成することが好ましい。
【００２４】
挿入層１ｂは、Ｔａからなり、０．１ｎｍ〜０．４ｎｍ程度の厚み、例えば０．２ｎｍ程度に形成される。挿入層１ｂは、その厚みが０．１ｎｍよりも薄いと第１自由層１ａを十分に垂直磁性膜とすることができず、０．４ｎｍよりも厚いとスペーサ層１ｃのＲｕの交換結合力が不十分となる。また、０．４ｎｍよりも厚いと後述のように所期のエッチングが困難となる。従って、挿入層１ｂを厚み０．１ｎｍ〜０．４ｎｍ程度に形成することにより、スペーサ層１ｃの交換結合力を十分に確保するも、第１自由層１ａを確実に垂直磁性膜とすることができる。
【００２５】
スペーサ層１ｃは、Ｒｕからなり、０．４ｎｍ〜２ｎｍ程度の厚み、例えば０．４ｎｍ程度に形成される。スペーサ層１ｃは、その厚みが０．４ｎｍよりも薄いと第１自由層１ａを十分に垂直磁性膜とすることができず、２ｎｍも厚いと交換結合力が働かなくなる。従って、スペーサ層１ｃを厚み０．４ｎｍ〜２ｎｍ程度に形成することが好ましい。
【００２６】
第２自由層１ｄは、主面に垂直方向の結晶磁気異方性を有する薄膜（ＰＭＡ）であり、以下の（１）〜（４）から選ばれたいずれか１種からなり、０．５ｎｍ〜１０ｎｍ程度の厚み、例えば1.2ｎｍ程度に形成される。第２自由層１ｄは、第１自由層と反平行(あるいは平行)結合し、その結合膜全体の磁化があまり大きくならないように、第２自由層の厚みを決めることが好ましい。
（１）Ｃｏ又はＦｅとＰｔ又はＰｄとの合金（以下、（Ｃｏ又はＦｅ，Ｐｔ又はＰｄ）合金と記す）。
（２）Ｃｏ又はＦｅとＰｔ又はＰｄとの積層膜。
（３）（Ｃｏ又はＦｅ，Ｐｔ又はＰｄ）合金の多層膜。
（４）ＣｏとＮｉとの合金（以下、（Ｃｏ，Ｎｉ）合金）と記す）の多層膜。
【００２７】
上部磁性層３は、垂直磁性膜として機能するものであり、Ｃｏ，Ｆｅ，Ｎｉのうちから選ばれた少なくとも１種とＢとを含む材料からなり、０．９ｎｍ〜１．３ｎｍ程度の厚みに形成される。本実施形態では、例えばＣｏＦｅＢで１ｎｍ程度の厚みとする。上部磁性層３は、その厚みが０．８ｎｍよりも薄いと界面垂直磁化膜にならず、１．３ｎｍよりも厚いと平行磁化膜となってしまう。従って、上部磁性層３を厚み０．８ｎｍ〜１．３ｎｍ程度に形成することが好ましい。
【００２８】
本実施形態のＭＴＪ１０において、第１自由層１ａとスペーサ層１ｃとの間に挿入層１ｂを配したことの技術的意義について、挿入層１ｂを設けない比較例との比較に基づいて説明する。
ＶＳＭ(Vibrating Sample Magnetometry)により、主面に垂直方向の飽和磁場を測定し、ＣｏＦｅＢの垂直成分を評価した。その結果を図２に示す。
本実施形態の試料Ａとして、シリコン基板上にＲｕ(８)／Ｔａ(０．２)／ＣｏＦｅＢ(ｔ)／ＭｇＯ(１)／Ｔａ(５)の順に積層した構造物を用いた。比較例の試料Ｂとして、シリコン基板上にＲｕ(８)／ＣｏＦｅＢ(ｔ)／ＭｇＯ(１)／Ｔａ(５)の順に積層した構造物を用いた。ここで、括弧内の数字は膜厚であり、単位はｎｍである。ＣｏＦｅＢの膜厚tを０．８ｎｍから１．５ｎｍまで変化させた。
【００２９】
ここで、垂直方向の反磁界Ｈdzと、飽和した磁場Ｈｓとは同じである。有効反磁界Ｈd_effは、
Ｈd_eff＝Ｈdz−Ｈkz
であるため、主面に垂直方向のＨｓが小さいということは、垂直方向の磁気異方性Ｈkzが大きいことを意味する。図２から、ＣｏＦｅＢにＲｕのみが接する構成の試料Ｂよりも、ＣｏＦｅＢとＲｕとの間に厚み０．２ｎｍのＴａが挿入された構成の試料Ａの方が、磁気異方性が垂直になり易いことが判る。
図３は、図２においてＣｏＦｅＢの厚みが１ｎｍの場合の磁化曲線を示す特性図である。図３から、試料Ｂよりも試料Ａの方が角型性に優れ、界面垂直異方性により垂直膜になっていることが判る。
【００３０】
上記のように、第１自由層１ａとＲｕからなるスペーサ層１ｃとの間にＴａからなる挿入層１ｂを配することにより、第１自由層１ａの確実な垂直異方性が得られることが確認された。挿入層１ｂの厚みは制限がある。それは、挿入層１ｂのＴａがＭＲＡＭの製造プロセスで用いられる反応性イオンエッチング(ＲＩＥ)のエッチングストッパとして機能するためである。Ｔａが１．５ｎｍ以上に厚くなるとエッチングが困難となり、エッチングされるとしても第１自由層１ａのＣｏＦｅＢ、又はトンネルバリア層２ｂのＭｇＯにダメージを与える。従って、挿入層１ｂの厚みを０．１ｎｍ〜１．５ｎｍ程度、更に、第１自由層１ａに確実な垂直異方性を付与すること、及びスペーサ層１ｃとで十分な交換結合力を得ることを考慮すれば、０．１ｎｍ〜０．４ｎｍ程度に限定することを要する。
【００３１】
挿入層１ｂによって第１自由層１ａに界面垂直異方性が発生する理由は、ＣｏＦｅＢの結晶構造にあると思われる。ＣｏＦｅＢは、スパッタ等で成膜した直後には、非結晶の状態である。
図４は、ＸＲＤ(X-Ray Diffractometry)により試料のＸ強度を調べた結果を示す特性図である。試料としては、Ｔａ(５)／Ｒｕ(８)／Ｔａ(０．２)／(Ｃｏ３０Ｆｅ)Ｂ１６(１０)／ＭｇＯ(１)／Ｔａ(５)のものと、Ｔａ(５)／Ｒｕ(８)／(Ｃｏ３０Ｆｅ)Ｂ１６(１０)／ＭｇＯ(１)／Ｔａ(５)のものとを用いた。括弧内の数字は膜厚であり、単位はｎｍである。
【００３２】
図４から、前者の試料でＲｕ(８)／Ｔａ(０．２)上にＣｏＦｅＢを成膜すると、３５０℃の熱処理後にもＣｏＦｅＢが結晶化せず、非結晶の状態で残ることが判った。後者の試料でＲｕ（８）上にＣｏＦｅＢを成膜すると、ＣｏＦｅＢは熱処理後にbcc(110)に結晶化する。厚いＴａ上にＣｏＦｅＢを成膜すると、ＣｏＦｅＢは熱処理後にbcc(001)に結晶化する。Ｒｕ(８)／Ｔａ(０．２)上に成膜されたＣｏＦｅＢに垂直異方性が付与され易いのは、熱処理後にも非結晶の状態で残るためであると考えられる。
【００３３】
ＣｏＦｅＢの単一膜で垂直磁性膜を形成することができるが、ＣｏＦｅＢ単独では熱揺らぎに対する安定性が十分ではない。特に、固定磁化層として機能する薄膜は、自由磁化層として機能する薄膜に比べて２倍以上の熱安定性を必要とする。この熱安定性を実現すべく、本実施形態では、図１のように、ＣｏＦｅＢ等の第１自由層１ａと、結晶磁気異方性を有する第２自由層１ｄとを含む多層構造とする。第１自由層１ａを、Ｒｕのスペーサ層１ｃを利用して、垂直磁性膜である第２自由層１ｄと結合させる。薄いＲｕであるスペーサ層１ｃを強磁性層（第１自由層１ａ及び第２自由層１ｄ）の間に配することにより交換結合力が働き、Ｒｕの膜厚によって両側の強磁性層が平行或いは反平行結合する。ある程度強い結合力を保つため、Ｒｕの膜厚は０．４ｎｍ〜２ｎｍ程度の間にすることが望ましい。本実施形態では、第１自由層１ａとＲｕのスペーサ層１ｃとの間にＴａの挿入層１ｂを配する。これにより、第１自由層１ａの界面垂直成分と高い磁気抵抗比（ＭＲ）とを維持することができる。但し、挿入層１ｂが厚過ぎるとスペーサ層１ｃのＲｕの交換結合力を十分に得ることができなくなる。そのため、挿入層１ｂは０．１ｎｍ〜０．４ｎｍ程度の厚みとすることが望ましい。
【００３４】
図５は、Ｒｕ／ＣｏＰｔ(１．２)／Ｒｕ(０．４)／Ｔａ(０．２)／ＣｏＦｅＢ(１)／ＭｇＯの積層構造（括弧内の数字は膜厚であり、単位はｎｍである。）の磁化曲線をＶＳＭで垂直方向に測定した結果を示す特性図である。図中の矢印は、各磁場においてＣｏＦｅＢとＣｏＰｔの磁化の方向を示しており、低い磁場領域でＲｕによって反平行結合していることが判る。
【００３５】
上記のように、ＭＴＪ１０の下部磁性層１において、第１自由層１ａとＲｕのスペーサ層１ｃとの間にＴａの挿入層１ｂを配することにより、第１自由層１ａの界面垂直異方性が大きく発生する。また、固定磁化層或いは自由磁化層の熱安定性を向上させるため、界面垂直異方性を持つほどに薄い第２自由層１ｄを設ける。第１自由層１ａと第２自由層１ｄとの間に挿入層１ｂ及びスペーサ層１ｃを配することにより、ＭＲのみならず、第１自由層１ａの界面磁気異方性も共に向上させることができる。
【００３６】
以上説明したように、本実施形態によれば、書き込み電流を低減させたまま、リテンション、特に固定磁化層の大きなリテンションを十分に確保することができ、熱的に安定な動作を可能とする信頼性の高いＭＴＪ１０が実現する。
【００３７】
（変形例）
以下、本実施形態の諸変形例について説明する。なお、本実施形態のＭＴＪの構成部材等に対応するものについては、同符号を付する。
【００３８】
−変形例１−
図６は、第１の実施形態の変形例１によるＭＴＪの概略構成を示す概略断面図である。
本例によるＭＴＪ１０は、所定の下部電極、例えばＴａからなる下部電極１１上にバッファ層１２を介して形成される。
ＭＴＪ１０は、下部磁性層５と上部磁性層６とでトンネルバリア層２を挟持し、上部磁性層６上にＴａ又はＲｕ等のキャップ層４が形成されて構成されている。
【００３９】
下部磁性層５及び上部磁性層６は、一方が主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層となり、他方が主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層となる。本例では、下部磁性層５は上部磁性層６よりも薄く、上部磁性層６が固定磁化層、下部磁性層５が自由磁化層とされることが望ましい。
【００４０】
バッファ層１２は、Ｒｕ，Ｐｔ，Ｒｈ，Ｐｄ，Ｃｕから選ばれた少なくとも１種からなる２ｎｍ〜１０ｎｍ程度の厚みのものである。本実施形態では、例えばＲｕ又はＲｕ／Ｐｔの積層構成（ＲｕとＰｔとが順次積層された構成）とされている。
【００４１】
下部磁性層５は、垂直磁性膜として機能するものであり、Ｃｏ，Ｆｅ，Ｎｉのうちから選ばれた少なくとも１種とＢとを含む材料からなり、０．９ｎｍ〜１．３ｎｍ程度の厚みに形成される。本例では、例えばＣｏＦｅＢで１ｎｍ程度の厚みとする。下部磁性層５は、その厚みが０．８ｎｍよりも薄いと界面垂直磁化膜にすることが難しく、１．３ｎｍよりも厚いと平行磁化膜となってしまう。従って、下部磁性層５を厚み０．８ｎｍ〜１．３ｎｍ程度に形成することにより、界面垂直磁化膜となる。
【００４２】
上部磁性層６は、トンネルバリア層２と接する第１自由層６ａと、第１自由層６ａに接する挿入層６ｂと、挿入層６ｂに接するスペーサ層６ｃと、スペーサ層６ｃに接する第２自由層６ｄとを有して構成される。本実施形態では、トンネルバリア層２上に、第１自由層６ａ、挿入層６ｂ、スペーサ層６ｃ、第２自由層６ｄの順に積層される。
【００４３】
第１自由層６ａは、垂直磁性膜として機能するものであり、Ｃｏ，Ｆｅ，Ｎｉのうちから選ばれた少なくとも１種とＢとを含む材料からなり、０．９ｎｍ〜１．３ｎｍ程度の厚みに形成される。本例では、例えばＣｏＦｅＢで１ｎｍ程度の厚みとする。第１自由層６ａは、その厚みが０．８ｎｍよりも薄いと界面垂直磁化膜にならず、１．３ｎｍよりも厚いと平行磁化膜となってしまう。従って、第１自由層６ａを厚み０．８ｎｍ〜１．３ｎｍ程度に形成することが好ましい。
【００４４】
挿入層６ｂは、Ｔａからなり、０．１ｎｍ〜０．４ｎｍ程度の厚み、例えば０．２ｎｍ程度に形成される。挿入層６ｂは、その厚みが０．１ｎｍよりも薄いと第１自由層６ａを十分に垂直磁性膜とすることができず、０．４ｎｍよりも厚いとスペーサ層６ｃのＲｕの交換結合力が不十分となる。また、０．４ｎｍよりも厚いと上述のように所期のエッチングが困難となる。従って、挿入層６ｂを厚み０．１ｎｍ〜０．４ｎｍ程度に形成することにより、エッチングストッパの機能が担保され、スペーサ層６ｃの交換結合力を十分に確保するも、第１自由層６ａを確実に垂直磁性膜とすることができる。
【００４５】
スペーサ層６ｃは、Ｒｕからなり、０．４ｎｍ〜２ｎｍ程度の厚み、例えば０．８ｎｍ程度に形成される。スペーサ層６ｃは、その厚みが０．４ｎｍよりも薄いか、あるいは、２ｎｍも厚いと第１自由層と第２自由層の間に、交換結合が働かなくなる。従って、スペーサ層６ｃを厚み０．４ｎｍ〜２ｎｍ程度に形成することが好ましい。
なお、スペーサ層６ｃは、例えば第１の実施形態における下部磁性膜１のスペーサ層１ｃよりも厚く形成することが望ましい。これは、ＲｕがＣｏＰｔ等の垂直膜の下地となるためで、異方性の強い垂直膜を作製するためには厚いＲｕの下地が必要であるためである。
【００４６】
第２自由層６ｄは、主面に垂直方向の結晶磁気異方性を有する薄膜（ＰＭＡ）であり、以下の（１）〜（４）から選ばれたいずれか１種からなり、２ｎｍ〜１０ｎｍ程度の厚み、例えば２ｎｍ程度に形成される。第２自由層６ｄは、当該第２自由層６ｄの下地が薄いスペーサ層６ｃであることから、磁気異方性の強い膜を形成することが困難である。従って、その厚みを２ｎｍ以上とすることが望まれる。また、第２自由層６ｄが１０ｎｍよりも厚いと反応性イオンエッチング（ＲＩＥ）が困難となる。従って、第２自由層６ｄを厚み２ｎｍ〜１０ｎｍ程度に形成することが好ましい。
（１）（Ｃｏ又はＦｅ，Ｐｔ又はＰｄ）合金。
（２）Ｃｏ又はＦｅとＰｔ又はＰｄとの積層膜。
（３）（Ｃｏ又はＦｅ，Ｐｔ又はＰｄ）合金の多層膜。
（４）（Ｃｏ，Ｎｉ）合金の多層膜。
【００４７】
本例によれば、書き込み電流を低減させたまま、リテンション、特に固定磁化層の大きなリテンションを十分に確保することができ、熱的に安定な動作を可能とする信頼性の高いＭＴＪ１０が実現する。
【００４８】
−変形例２−
図７は、第１の実施形態の変形例２によるＭＴＪの概略構成を示す概略断面図である。
本例によるＭＴＪ１０は、所定の下部電極、例えばＴａからなる下部電極１１上にバッファ層１２を介して形成される。
ＭＴＪ１０は、第１の実施形態における下部磁性層１と、変形例１における上部磁性層６とでトンネルバリア層２を挟持し、上部磁性層６上にＴａ又はＲｕ等のキャップ層４が形成されて構成されている。
【００４９】
下部磁性層１及び上部磁性層６は、一方が主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層となり、他方が主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層となる。本例では、下部磁性層１の第２自由層１ｄは容易に薄く形成することができるが、上部磁性層６の第２自由層６ｄは薄く形成することが困難であるため、第２自由層６ｄを第２自由層１ｄよりも厚く形成することが望ましい。この場合、下部磁性層１は上部磁性層６よりも薄く、上部磁性層６が固定磁化層、下部磁性層１が自由磁化層とされる。
【００５０】
本例によれば、書き込み電流を低減させたまま、リテンション、特に固定磁化層の大きなリテンションを十分に確保することができ、熱的に安定な動作を可能とする信頼性の高いＭＴＪ１０が実現する。
しかも、下部磁性層及び上部磁性層の双方を、第１自由層、第１自由層に接する挿入層、挿入層に接するスペーサ層、スペーサ層に接する第２自由層を積層して構成するため、リテンションの更なる向上、及び更に確実な熱的安定動作が可能となる。
【００５１】
（第２の実施形態）
本実施形態では、第１の実施形態又は諸変形例によるＭＴＪを備えたＭＲＡＭを開示する。ＭＲＡＭの構造を、その製造方法と共に説明する。なお、第１の実施形態と同一の構成部材等については同符号を付す。
【００５２】
本実施形態によるＭＲＡＭは、図８に示すように、複数のメモリセルＭＣが行列状に配設されている。列方向に並ぶ各メモリセルＭＣにおいては、ゲート電極２４が共通とされており、各ゲート電極２４がワード線として機能する。このようにゲート電極２４を列ごとに共通とする代わりに、各メモリセルＭＣのゲート電極２４を列ごとに電気的に接続するワード線を別途設けるようにしても良い。行方向に並ぶ各メモリセルＭＣにおいては、ビット線３３が共通とされている。ワード線とビット線３３とは互いに絶縁されて交差、ここでは直交するように配設される。
【００５３】
図９〜図１１は、本実施形態によるＭＲＡＭの製造方法を工程順に示す概略図である。ここでは、第１の実施形態で示したＭＴＪ１０を備えたメモリセルを形成する場合を例示する。
【００５４】
先ず、図９（ａ）に示すように、メモリセル領域において、シリコン基板２０上に駆動トランジスタとして機能するＭＯＳトランジスタを形成する。
詳細には、シリコン基板２０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造２１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではホウ素（Ｂ+）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル２２を形成する。
【００５５】
次に、素子活性領域に熱酸化等により薄いゲート絶縁膜２３を形成し、ゲート絶縁膜２３上にＣＶＤ法により多結晶シリコン膜を堆積し、多結晶シリコン膜及びゲート絶縁膜２３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜２３上にゲート電極２４をパターン形成する。
【００５６】
次に、ゲート電極２４をマスクとして素子活性領域に不純物、ここではｎ型不純物である砒素（Ａｓ+）をイオン注入する。これにより、素子活性領域でゲート電極２４の両側にソース／ドレインとして機能する不純物拡散領域２５が形成される。
なお、不純物拡散領域２５としては、浅いＬＤＤ領域（エクステンション領域）を形成した後に、これと一部重畳するようにソース／ドレインを形成するようにしても良い。
以上により、各メモリセルで選択トランジスタとして機能するＭＯＳトランジスタが形成される。
【００５７】
続いて、図９（ｂ）に示すように、ＭＯＳトランジスタを覆う層間絶縁膜２６を形成した後、ＭＯＳトランジスタの不純物拡散領域２５と電気的に接続されるコンタクトプラグ２７，２８を形成する。
詳細には、ＭＯＳトランジスタを覆うように、例えばシリコン酸化物をＣＶＤ法により堆積し、例えば化学機械研磨（ＣＭＰ）によりシリコン酸化物の表面を平坦化する。これにより、層間絶縁膜２６が形成される。
【００５８】
不純物拡散領域２５の表面の一部が露出するまで層間絶縁膜２６をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、層間絶縁膜２６にコンタクト孔２６ａ，２６ｂが形成される。
コンタクト孔２６ａ，２６ｂの内壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を順次堆積して、不図示の下地膜（グルー膜）を形成する。そして、ＣＶＤ法によりグルー膜を介してコンタクト孔２６ａ，２６ｂを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜２６をストッパーとしてＷ膜及びグルー膜を研磨する。以上により、コンタクト孔２６ａ，２６ｂ内をグルー膜を介してＷで埋め込むコンタクトプラグ２７，２８が同時形成される。
【００５９】
続いて、図９（ｃ）に示すように、配線３４、第１の実施形態で開示したＭＴＪ１０を備えた磁気メモリ素子３０等を形成する。
磁気メモリ素子３０の作製方法について、図１０〜図１１を用いて説明する。ここでは、磁気メモリ素子３０及びその周辺部分のみを拡大して示す。
【００６０】
層間絶縁膜２６上に配線材料、例えばＡｌ合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングでＡｌ合金を加工する。これにより、コンタクトプラグ２７と電気的に接続される配線３４が形成される。
【００６１】
図１０（ａ）に示すように、層間絶縁膜２６上に電極層４０、バッファ層４１、ＭＴＪ層４２、及びハードマスク４３を、例えばスパッタ法により連続成膜する。
電極層４０は、導電材料として例えばＲｕを用い、２０ｎｍ程度の厚みに成膜する。
バッファ層４１は、例えばＲｕ又はＲｕ／Ｐｔを用い、８ｎｍ程度の厚みに成膜する。
【００６２】
ＭＴＪ層４２は、例えばＣｏＰｔを１．２ｎｍ程度、Ｒｕを０．４ｎｍ程度, Ｔａを０．２ｎｍ程度、ＣｏＦｅＢを１ｎｍ程度等の厚みにそれぞれ堆積する。これにより、第２自由層１ｄ、スペーサ層１ｃ、挿入層１ｂ、第１自由層１ａが順次積層されてなるＭＴＪ層４２が形成される。
ハードマスク４３は、例えばＴａを用い、５０ｎｍ程度の厚みに成膜する。
【００６３】
図１０（ｂ）に示すように、レジストマスク４４を形成する。
詳細には、ハードマスク４３上にレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、レジストマスク４４が形成される。
【００６４】
図１０（ｃ）に示すように、ハードマスク４３を加工する。
詳細には、レジストマスク４４を用いて、Ｃｌガス、ＣＦ4ガス等をエッチングガスとした反応性イオンエッチング（ＲＩＥ）によりハードマスク４３をドライエッチングする。これにより、レジストマスク４４の形状に倣ってハードマスク４３が加工される。
レジストマスク４４は、アッシング処理等により除去される。
【００６５】
図１０（ｄ）に示すように、ＭＴＪ層４２及びバッファ層４１を加工して、ＭＴＪ１０を形成する。
詳細には、ハードマスク４３を用いて、ＣＯガス＋ＮＨ3ガス等をエッチングガスとしたＲＩＥにより、ＭＴＪ層４２及びバッファ層４１をドライエッチングする。このとき、挿入層１ｂのＴａをエッチングストッパとして用いるようにしても良い。これにより、ハードマスク４３の形状に倣ってＭＴＪ層４２及びバッファ層４１が加工され、電極層４０上でバッファ層１２を介したＭＴＪ１０が形成される。
ＭＴＪ１０上のハードマスク４３は、ＭＴＪ１０の上部電極の一部となる。
【００６６】
図１１（ａ）に示すように、レジストマスク４５を形成する。
詳細には、電極層４０上でＭＴＪ１０及びバッファ層１２を覆うようにレジストを塗布し、リソグラフィーによりレジストを加工する。これにより、レジストマスク４５が形成される。
【００６７】
図１１（ｂ）に示すように、電極層４０を加工する。
詳細には、レジストマスク４５を用いて、電極層４０をドライエッチングする。これにより、レジストマスク４５の形状に倣って電極膜４１が加工され、下部電極１１が形成される。下部電極１１はその下面でコンタクトプラグ２８と電気的に接続される。
レジストマスク４５は、灰化処理等により除去される。
以上により、下部電極１１上にバッファ層１２を介してＭＴＪ１０を備えてなる磁気メモリ素子３０が形成される。
【００６８】
図１１（ｃ）に示すように、層間絶縁膜２９を形成する。
詳細には、図１１（ｃ）の配線３４及び磁気メモリ素子３０を覆うように、例えばシリコン酸化物をＣＶＤ法により堆積し、例えばＣＭＰによりシリコン酸化物の表面を平坦化する。これにより、層間絶縁膜２９が形成される。
【００６９】
図１１（ｄ）に示すように、ビアプラグ３２を形成する。
詳細には、ＭＴＪ１０の表面の一部が露出するまで層間絶縁膜２９をリソグラフィー及びそれに続くドライエッチングにより加工する。これにより、層間絶縁膜２９にビア孔２９ａが形成される。
ビア孔２９ａの内壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を順次堆積して、不図示の下地膜（グルー膜）を形成する。そして、ＣＶＤ法によりグルー膜を介してビア孔２９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜２９をストッパーとしてＷ膜及びグルー膜を研磨する。以上により、ビア孔２９ａ内をグルー膜を介してＷで埋め込むビアプラグ３２が形成される。
【００７０】
そして、図９（ｃ）に示すように、層間絶縁膜２９上に配線材料、例えばＡｌ合金をスパッタ法等により堆積し、リソグラフィー及びドライエッチングでＡｌ合金を加工する。これにより、ビアプラグ３２と電気的に接続されるビット線３３が形成される。
【００７１】
なお、本実施形態では、第１の実施形態で開示したＭＴＪ１０を備えたメモリセルを形成する場合を例示したが、変形例１又は変形例２で開示したＭＴＪ１０を備えたメモリセルを形成する場合にも、同様に適用可能である。
【００７２】
以上説明したように、本実施形態によれば、第１の実施形態によるＭＴＪ１０を磁気メモリ素子３０に適用して、ＭＲＡＭを構成することにより、書き込み電流を低減させたまま、リテンション、特に固定磁化層の大きなリテンションを十分に確保することができ、熱的に安定な動作を可能とする信頼性の高いＭＲＡＭが実現する。
【００７３】
以下、磁気抵抗素子及び磁気記憶装置の諸態様について、付記としてまとめて記載する。
【００７４】
（付記１）主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層と
を含み、
前記固定磁化層と前記自由磁化層の一方又は双方は、
前記トンネルバリア層に接する第１自由層と、
前記第１自由層に接するＴａからなる挿入層と、
前記挿入層に接するＲｕからなるスペーサ層と、
前記スペーサ層に接する第２自由層と
を有することを特徴とする磁気抵抗素子。
【００７５】
（付記２）前記挿入層は、厚みが０．１ｎｍ〜０．４ｎｍの範囲内の値とされていることを特徴とする付記１に記載の磁気抵抗素子。
【００７６】
（付記３）前記スペーサ層は、厚みが０．４ｎｍ〜２ｎｍの範囲内の値とされていることを特徴とする付記１又は２に記載の磁気抵抗素子。
【００７７】
（付記４）前記第１自由層は、Ｃｏ，Ｆｅ，Ｎｉのうちから選ばれた少なくとも１種とＢとを含む材料からなることを特徴とする付記１〜３のいずれか１項に記載の磁気抵抗素子。
【００７８】
（付記５）前記自由磁化層は、前記固定磁化層よりも薄いことを特徴とする付記１〜４のいずれか１項に記載の磁気抵抗素子。
【００７９】
（付記６）磁気抵抗素子及び駆動トランジスタを備えたメモリセルが複数配置されてなる磁気記憶装置であって、
前記磁気抵抗素子は、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が固定された固定磁化層と、
主面に垂直方向の磁気異方性を有し、且つ磁化方向が変化可能である自由磁化層と、
前記固定磁化層と前記自由磁化層との間に設けられたトンネルバリア層と
を含み、
前記固定磁化層と前記自由磁化層の一方又は双方は、
前記トンネルバリア層に接する第１自由層と、
前記第１自由層に接するＴａからなる挿入層と、
前記挿入層に接するＲｕからなるスペーサ層と、
前記スペーサ層に接する第２自由層と
を有することを特徴とする磁気記憶装置。
【００８０】
（付記７）前記挿入層は、厚みが０．１ｎｍ〜０．４ｎｍの範囲内の値とされていることを特徴とする付記６に記載の磁気記憶装置。
【００８１】
（付記８）前記スペーサ層は、厚みが０．４ｎｍ〜２ｎｍの範囲内の値とされていることを特徴とする付記６又は７に記載の磁気記憶装置。
【００８２】
（付記９）前記第１自由層は、Ｃｏ，Ｆｅ，Ｎｉのうちから選ばれた少なくとも１種とＢとを含む合金からなることを特徴とする付記６〜８のいずれか１項に記載の磁気記憶装置。
【００８３】
（付記１０）前記自由磁化層は、前記固定磁化層よりも薄いことを特徴とする付記６〜９のいずれか１項に記載の磁気記憶装置。
【符号の説明】
【００８４】
１，５  下部磁性層
１ａ，６ａ  第１自由層
１ｂ，６ｂ  挿入層
１ｃ，６ｃ  スペーサ層
１ｄ，６ｄ  第２自由層
２  トンネルバリア層
３，６  上部磁性層
４  キャップ層
１１  下部電極
１２，４１  バッファ層
２０  シリコン基板
２１  素子分離構造
２２  ウェル
２３  ゲート絶縁膜
２４  ゲート電極
２５  不純物拡散領域
２６，２９  層間絶縁膜
２６ａ，２６ｂ  コンタクト孔
２７，２８  コンタクトプラグ
２９ａ  ビア孔
３２  ビアプラグ
３０  磁気メモリ素子
３３  ビット線
３４  配線
４０  電極層
４２  ＭＴＪ層
４３  ハードマスク
４４，４５  レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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