(57)【特許請求の範囲】
【請求項１】
各々が同一のソース領域とドレイン領域、及び前記ソース領域と前記ドレイン領域を接続する複数のナノワイヤ・チャネルを有し、前記複数のナノワイヤ・チャネルは複数のナノワイヤ・バー間の犠牲層を除去して垂直方向に離間して配置するように、スタック状に垂直方向に配向された複数のデバイス層であって、前記デバイス層の１つ又は複数は前記デバイス層の他の１つ又は複数とは異なる閾値電圧を有するように、前記ナノワイヤ・チャネルに対応する前記ナノワイヤ・バーの幅及び厚さを変化させて構成される、複数のデバイス層と、
前記ナノワイヤ・チャネルを取り囲む前記デバイス層の各々に共通のゲートと、
を含む電界効果トランジスタ（ＦＥＴ）。
【請求項２】
前記デバイス層の１つ又は複数は閾値電圧Ｖｔ１を有するように構成され、前記デバイス層の他の１つ又は複数は閾値電圧Ｖｔ２を有するように構成され、前記閾値電圧Ｖｔ１を有するように構成された前記１つ又は複数のデバイス層に対応する前記ナノワイヤ・バーの幅及び厚さは、前記閾値電圧Ｖｔ２を有するように構成された前記デバイス層に対応する前記ナノワイヤ・バーの幅及び厚さより小さい前記ナノワイヤ・チャネルを有する、請求項１に記載のＦＥＴ。
【請求項３】
Ｖｔ１はＶｔ２より大きい、請求項２に記載のＦＥＴ。
【請求項４】
前記閾値電圧Ｖｔ１を有するように構成された前記１つ又は複数のデバイス層の前記ナノワイヤ・チャネルの各々は、１ｎｍから１０ｎｍまでの幅と、１ｎｍから１０ｎｍまでの厚さとを有する、請求項２に記載のＦＥＴ。
【請求項５】
前記閾値電圧Ｖｔ２を有するように構成された前記１つ又は複数のデバイス層の前記ナノワイヤ・チャネルの各々は、５ｎｍから２０ｎｍまでの幅と、５ｎｍから２０ｎｍまでの厚さとを有する、請求項２に記載のＦＥＴ。
【請求項６】
前記デバイス層の各々の前記ソース及びドレイン領域は、ｎ型又はｐ型ドーパントでドープされる、請求項１に記載のＦＥＴ。
【請求項７】
前記デバイス層の各々の前記ナノワイヤ・チャネルは非ドープである、請求項１に記載のＦＥＴ。
【請求項８】
前記ゲートは誘電体により前記ナノワイヤ・チャネルから分離される、請求項１に記載のＦＥＴ。
【請求項９】
前記デバイス層の前記ソース及びドレイン領域と前記ゲートとの間のスペーサをさらに含む、請求項１に記載のＦＥＴ。
【請求項１０】
前記ゲートは、ポリシリコン及び金属の１つ又は複数を含む、請求項１に記載のＦＥＴ。
【請求項１１】
ＦＥＴを製造する方法であって、
各々が同一のソース領域とドレイン領域、及び前記ソース領域と前記ドレイン領域を接続する複数のナノワイヤ・チャネルを有し、前記複数のナノワイヤ・チャネルは複数のナノワイヤ・バー間の犠牲層を除去して垂直方向に離間して配置するように、スタック状に垂直方向に配向された複数のデバイス層を形成するステップと、
前記デバイス層の１つ又は複数を、前記デバイス層の他の１つ又は複数とは異なる閾値電圧を有するように、前記ナノワイヤ・チャネルに対応する前記ナノワイヤ・バーの幅及び厚さを変化させて構成するステップと、
前記ナノワイヤ・チャネルを取り囲む前記デバイス層の各々に共通のゲートを形成するステップと、
を含む方法。
【請求項１２】
前記デバイス層の１つ又は複数は閾値電圧Ｖｔ１を有するように構成され、前記デバイス層の他の１つ又は複数は閾値電圧Ｖｔ２を有するように構成され、前記方法は、
前記閾値電圧Ｖｔ１を有するように構成された前記１つ又は複数のデバイス層に対応する前記ナノワイヤ・バーの幅及び厚さは、前記閾値電圧Ｖｔ２を有するように構成された前記デバイス層に対応する前記ナノワイヤ・バーの幅及び厚さより小さい前記ナノワイヤ・チャネルを有するように構成する、請求項１１に記載の方法。
【請求項１３】
シリコン・オン・インシュレータ（ＳＯＩ）ウェハを準備するステップと、
前記ウェハ上に、交互する一連のシリコン層及び犠牲層を形成するステップと、
前記シリコン層及び前記犠牲層内にナノワイヤ・バーのスタックをエッチングするステップと、
前記スタックから前記犠牲層を除去するステップと、
をさらに含む、請求項１１に記載の方法。
【請求項１４】
前記スタックの上部層はシリコン層であり、前記方法は、
前記上部シリコン層をエッチングして内部に複数のナノワイヤ・バーを形成するステップと、
前記上部シリコン層内に形成された前記ナノワイヤ・バーを横方向に薄層化するステップと、
をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記スタックの前記上部シリコン層は、前記スタック内の前記シリコン層の他の１つ又は複数より薄い、請求項１４に記載の方法。
【請求項１６】
前記犠牲層の各々はシリコン・ゲルマニウムを含み、前記方法は、
前記犠牲層の各々をｎ型又はｐ型ドーパントでドープするステップと、
前記ドーパントを前記犠牲層から前記デバイス層の前記ソース及びドレイン領域に拡散させるステップと、
をさらに含む、請求項１３に記載の方法。
【請求項１７】
前記上部シリコン層内に形成された前記ナノワイヤ・バーを横方向に薄層化するステップは、
前記上部シリコン層内に形成された前記ナノワイヤ・バーを酸化させるステップをさらに含む、請求項１４に記載の方法。
【請求項１８】
前記スタックの上に複数のナノワイヤ・ハードマスクを形成するステップと、
前記エッチング・ステップ中、前記ナノワイヤ・ハードマスクをマスクとして用いて、前記ナノワイヤ・バーを形成するステップと、
をさらに含む、請求項１３に記載の方法。
【請求項１９】
前記ゲートを形成するステップの前に前記ナノワイヤ・チャネル上に誘電体を形成するステップをさらに含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノワイヤ・ベースのデバイスに関し、より特定的には、複数の閾値電圧（Ｖｔ）をもつナノワイヤ・ベースの電界効果トランジスタ（ＦＥＴ）及びその製造のための技術に関する。
【背景技術】
【０００２】
ゲート・オール・アラウンド（Gate-all-around、ＧＡＡ）型ナノワイヤ・チャネルの電界効果トランジスタ（ＦＥＴ）は、現在のプレーナ型相補型金属酸化膜半導体（ＣＭＯＳ）技術に優る構造部のスケーリングを可能にする。ナノワイヤ・ベースのＦＥＴは、その基本的形態において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間のナノワイヤ・チャネルとを含む。ナノワイヤ・チャネルを取り囲むゲートは、ソース領域とドレイン領域との間のナノワイヤ・チャネルを通って流れる電子の流れを調整する。
【０００３】
しかしながら、構造部サイズのスケーリングは、今日の高性能、高出力の電子デバイスに対して難題をもたらす。ラップトップ型コンピュータのようなバッテリ駆動型モバイル機器を例にとってみる。電源管理設備が所定の位置にない場合、通常のコンピュータ演算は、電力貯蔵を迅速に使い尽くしてしまう。
【０００４】
非アクティブなブロックの電源を切断する又は「スリープ・モード」中に供給電圧（Ｖｄｄ）を減らすといった、多くの電源管理戦略が、チップ・レベルで存在する。しかしながら、これらの手法の大部分は、電源切断を管理する点及び/又は回路を頑丈に設計する点では、設計のオーバーヘッドを必要とするため、状態をより低いＶｄｄに保持することになり、そこでコンパクト・モデルは一般的に正確性が乏しい。その結果、回路が低いＶｄｄで機能することを保証するために、従来のデバイスでは、殆どの場合、より高い設計コスト及び製造コストが発生する。これらのコストは、広範囲の電圧にわたって設計自体をチェックすること、及び、生成されたデバイスがこの範囲のＶｄｄにわたって十分に較正されるのを保証することの両方から生じるものである。その上、これらのタスクが正しく実行されない場合、再設計サイクルと関連したコストも生じ得るというリスクも存在する。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｓｕｋ他著、「Ｉｎｖｅｓｔｉｇａｔｉｏｎ  ｏｆ  Ｎａｎｏｗｉｒｅ  Ｓｉｚｅ  Ｄｅｐｅｎｄｅｎｃｙ  ｏｎ  ＴＳＮＷＦＥＴ」、Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ、ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ、８９１−８９４ページ、２００７年
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、電力消費量の調整を可能にする、スケーラブル（拡大縮小可能）なナノワイヤ・ベースのＦＥＴ設計が望ましい。
【課題を解決するための手段】
【０００７】
本発明は、ナノワイヤ・ベースの電界効果トランジスタ（ＦＥＴ）、及びそれを製造するための技術を提供する。本発明の一態様において、各々がソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネルを有する、スタック状に垂直方向に配向された複数のデバイス層であって、デバイス層の１つ又は複数はデバイス層の他の１つ又は複数とは異なる閾値電圧を有するように構成される、複数のデバイス層と、ナノワイヤ・チャネルを取り囲むデバイス層の各々に共通のゲートとを有するＦＥＴが提供される。
【０００８】
本発明の別の態様において、次のステップを有するＦＥＴの製造方法が提供される。各々がソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネルを有する、複数のデバイス層が、スタック状に垂直方向に配向されるように形成される。デバイス層の１つ又は複数は、デバイス層の他の１つ又は複数とは異なる閾値電圧を有するように構成される。デバイス層の各々に共通のゲートが、ナノワイヤ・チャネルを取り囲むように形成される。
【０００９】
本発明のより完全な理解、及び本発明の更なる特徴及び利点は、以下の詳細な説明及び図面を参照することにより得られるであろう。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による、複数の閾値電圧（Ｖｔ）を有する電界効果トランジスタ（ＦＥＴ）を製造するための出発構造体を示す断面図である。
【図２】本発明の実施形態による、複数のナノワイヤ・ハードディスクを示す断面図である。
【図３】本発明の実施形態による、ＦＥＴの活性領域の上に形成されたダミー・ゲート構造体を示す断面図である。
【図４】本発明の実施形態による、ダミー・ゲートの周りに堆積されたフィラー層を示す断面図である。
【図５】本発明の実施形態による、ダミー・ゲートが除去された結果、トレンチがフィラー層内に形成されたことを示す断面図である。
【図６】本発明の実施形態による、より薄い上部デバイス層内にエッチングされたナノワイヤ・バーを示す断面図である。
【図７】本発明の実施形態による、横方向に薄層化された図６で形成されたナノワイヤ・バーを示す断面図である。
【図８】本発明の実施形態による、残りのより厚いデバイス層内にエッチングされたナノワイヤ・バーを示す断面図である。
【図９】本発明の実施形態による、除去されたナノワイヤ・ハードマスクの露出された窒化物部分を示す断面図である。
【図１０】本発明の実施形態による、トレンチ内に形成されたスペーサを示す断面図である。
【図１１】本発明の実施形態による、犠牲層がナノワイヤ・バーの間から除去された状態を示す断面図である。
【図１２】本発明の実施形態におる、トレンチ内に形成された置換ゲートを示す断面図である。
【発明を実施するための形態】
【００１１】
図１−図１２は、複数の閾値電圧（Ｖｔ）を有するゲート・オール・アラウンド（ＧＡＡ）型ナノワイヤ・ベースの電界効果トランジスタ（ＦＥＴ）を製造するための例示的な方法を示す図である。以下に詳細に説明するように、製造プロセスは、ダマシン・ゲート・プロセスを利用して、ゲートと自己整合されたソース／ドレイン領域を構築する。
【００１２】
本技術の１つの目標は、「調整可能な」Ｖｔを有する、ナノワイヤ・ベースのＦＥＴ、及びこれを製造するためのプロセスを提供することである。有利なことに、デバイスのＶｔを調整できることにより、通常遭遇する性能の低下なしに、省電力がもたらされる。単なる例として、２つの異なるＶｔ（例えば、Ｖｔ２＜Ｖｔ１）をもつＦＥＴを有する電子デバイスは、供給電圧ＶｄｄがＶｔ２＜Ｖｄｄ＜Ｖｔ１であるときには低電力モードで、かつ、ＶｄｄがＶｔ１より上に増加したときには高電力モードで有効に動作させることができる。
【００１３】
図１は、ＦＥＴの製造のための出発構造体１００を示す断面図である。構造体１００を形成するために、浅いトレンチ分離（ＳＴＩ）を用いて、シリコン・オン・インシュレータ（ＳＯＩ）ウェハ内に活性領域を定める。即ち、埋め込み酸化物（ＢＯＸ）層１０６の上にＳＯＩ層１０４を有するように、ウェハ１０２を準備する。例示的な実施形態によると、ＳＯＩ層１０４は、約５ナノメートル（ｎｍ）から約２０ｎｍまでの厚さを有する。ＳＯＩウェハは一般的に、この図には示されない、基板のような他の層も含む。ＢＯＸ層１０６は、これに限られるものではないが、二酸化シリコン（ＳｉＯ２）のような誘電体材料を含む、任意の適切な絶縁体材料を含むことができる。図１は単一の活性領域の形成を示すが、複数の活性領域を単一のウェハ内に形成できることを理解すべきである。
【００１４】
次に、一連の交互するシリコン（Ｓｉ）と犠牲層が、一連のもの／スタックの第１の層としてＳＯＩ層１０４を有するように、垂直方向スタック状にウェハ上に形成される、例えばエピタキシャル成長される。具体的には、ＳＯＩ層１０４から出発して上方に進み、第１の犠牲層１０８が、ＳＯＩ層１０４の上にエピタキシャル成長される。
【００１５】
犠牲層１０８は、シリコン・ゲルマニウム（ＳｉＧｅ）のような、Ｓｉに対して選択的にエッチングすることができる結晶材料を含む。犠牲層１０８は高濃度のドーパントを含むことができ、このドーパントはＳｉに導入される（プロセス中の後に実行されるアニールによる）とき、ｎ型又はｐ型Ｓｉを生ずる。例えば、リン（Ｐ）又はヒ素（Ａｓ）は典型的なｎ型ドーパントであり、ホウ素（Ｂ）は典型的なｐ型ドーパントである。約１×１０１９原子毎立方センチメートル（原子／ｃｍ３）から約１×１０２２原子／ｃｍ３までのドーパント濃度を用いることができる。ドーピングは、イン・サイチュ（in-situ）で（即ち、ドーパントが犠牲層１０８の成長中に組み込まれる）、又はエックス・サイチュ(ex-situ)で（即ち、イオン注入のような技術を用いて犠牲層１０８の成長後に）実行することができるが、同じ層内に隣接するＮＦＥＴ及びＰＦＥＴを形成するように、隣接するｎ型ドープ領域とｐ型ドープ領域が必要な場合には、エックス・サイチュ・ドーピングが好ましい。
【００１６】
隋意的な非ドープ結晶Ｓｉ層１１０を犠牲層１０８の上にエピタキシャル成長させることができる。さらに、隋意的に、１つ又は複数の付加的な犠牲層及び／又は結晶Ｓｉ層をＳｉ層１１０の上に交互型にエピタキシャル成長させることができ、この場合、付加的な犠牲層の特性は犠牲層１０８と同じになり、付加的な結晶Ｓｉ層の特性はＳｉ層１１０と同じになる。例示の目的及び描画の容易さのために、１つの付加的な犠牲層１１２をＳｉ層１１０の上に示す。しかしながら、上で強調したように、これらの層は随意的なものであり、本明細書ではこれらの層が存在しない場合の実施形態を想定する。さらに、これらの層は図示したより多く又はより少なく存在してもよい。例示的な一実施形態によれば、犠牲層１０８及び１１２は互いに同じくドープされる。
【００１７】
図１に示される例示的な構成において、次に、結晶Ｓｉ層１１４が犠牲層１１２の上にエピタキシャル成長される。以下に詳細に説明するように、Ｓｉ層１１４は、ＳＯＩ層１０４及びＳｉ層１１０より薄いことが好ましい。量子閉じ込め効果（quantum confinement effect）のために、Ｓｉ層１１４の厚さ、従って内部に形成されるナノワイヤ・チャネルの厚さを変化させることにより、同じＦＥＴデバイス内に複数のＶｔが存在することが可能になる。例示的な実施形態によると、ＦＥＴデバイスは、第１の閾値電圧Ｖｔ１及び第２の閾値電圧Ｖｔ２（二重Ｖｔデバイス）を有する、即ち、２つの異なるデバイス層厚を使用することからもたらされる、を有するように構成される。
【００１８】
各犠牲層は、エピタキシャル成長プロセスによって堆積させることができる。従って、各犠牲層は、単結晶材料を含む。例示的な実施形態によれば、各犠牲層は、約５ｎｍから約２０ｎｍまでの厚さを有する。しかしながら、寄生容量を最小にするために、各犠牲層の厚さを可能な限り薄くすると同時に、誘電体／ゲートが、プロセス中に後で犠牲層が除去されると形成される間隙に適合（フィット）するように、十分な余地を残すべきである。
【００１９】
同様に各Ｓｉ層は、エピタキシャル成長プロセスによって堆積させることもできる。従って、各Ｓｉ層もまた単結晶材料を含む。例示的な実施形態によれば、各Ｓｉ層１１０は、約５ｎｍから約２０ｎｍまでの厚さ（即ち、ＳＯＩ層１０４と同じ厚さ）を有する。上で強調したように、Ｓｉ層１１４は、ＳＯＩ層１０４及びＳｉ層１１０より薄い。例示的な実施形態によれば、Ｓｉ層１１４は、約１ｎｍから約１０ｎｍまでの厚さを有する。より薄いＳｉ層１１４は、堆積される材料の量を調整することによって及び／又は層を所望の厚さまで研削又はエッチングすることによって達成することができる。
【００２０】
例示的な実施形態によると、エピタキシャル成長プロセスを用いて、Ｓｉ層及び犠牲層の両方を形成する。エピタキシャル成長は、摂氏約８００度（℃）未満、例えば約６５０℃未満の温度で実行される。このプロセスは、各層の成長の間で真空を破らずに実行することができ、又は代替的に、層の間で真空を破り、例えば犠牲層のエックス・サイチュ・ドーピングのような余分な処理を可能にすることもできる。層の間で真空が破られるか又は破られないかに関わらず、各々の連続する層形成の間にパージ・ステップを実行することが好ましい。Ｓｉ層及び犠牲層の各々を形成するのに用いられる成長圧力は、約１００トール未満、例えば約５０トール未満である。これらの例示的なエピタキシャル成長パラメータを用いる場合、Ｓｉ層及び犠牲層の各々の厚さの変動は約５％を超えないはずであることに注目すべきである。上で強調したように、ナノワイヤ・チャネルは、製造プロセス中の後にＳｉ層内に形成されることになり、各犠牲層の厚さは、隣接するナノワイヤ・チャネルの間のｚ方向における距離を定めることになる。
【００２１】
第１のハードマスク１１６が、Ｓｉ層１１４の上に堆積される。例示的な実施形態によると、ハードマスク１１６は、ＳｉＯ２のような酸化物を含むことができ、化学気相堆積（ＣＶＤ）又はプラズマ強化ＣＶＤ（ＰＥＣＶＤ）を用いてＳｉ層１１４の上に堆積される。
【００２２】
ＳＴＩは、Ｓｉ／犠牲層スタックをウェハの活性領域に対して平坦化し且つ隔離するように用いられる。ＳＴＩは、当業者には周知の通常のリソグラフィ及びエッチング・プロセスを必要とするので、本明細書において更には説明しない。ＳＴＩは一般に、ナノメートルの構造部サイズ範囲の処理技術で用いられる。窒化物ライナ１１８は、ＣＶＤ、ＰＥＣＶＤ又は原子層堆積（ＡＬＤ）のような堆積プロセスを用いて、スタックの１つ又は複数の側壁に隣接するように形成される。ここで、ウェハの活性領域内に形成されたスタックは、プロセス中の後にＦＥＴデバイスのソース及びドレイン領域、並びにナノワイヤ・チャネルを形成するのに用いられることになる。スタック内の種々の層の構成は、ｚ方向におけるナノワイヤ・チャネルの位置を定める。
【００２３】
次に、第２のハードマスク１２０が、スタックの上に堆積される。例示的な実施形態によれば、ハードマスク１２０は、窒化シリコン（ＳｉＮ）のような窒化物を含み、低圧化学気相堆積（ＬＰＣＶＤ）を用いて、約１５ｎｍから約２０ｎｍまでの、例えば約２０ｎｍの厚さに堆積される。以下に詳細に説明するように、ハードマスク１１６及びハードマスク１２０は、複数の個々のナノワイヤ・ハードマスク内に（ｘ方向におけるナノワイヤ・チャネルの所望に位置に従って）パターン形成されることになる。
【００２４】
図２は、複数の個々のナノワイヤ・ハードマスク１２２内にパターン形成された第１のハードマスク１１６及び第２のハードマスク１２０を示す断面図である。上で強調したように、ハードマスクのパターン形成は、ナノワイヤの所望の位置に対応している。例示的な実施形態によれば、レジスト膜（図示せず）がハードマスク１２０上に堆積され、ナノワイヤ・ハードマスク１２２の各々の設置面積（footprint）及び位置によりパターン形成される。一例において、反応性イオン・エッチング（ＲＩＥ）（以下を参照されたい）を用いて、ナノワイヤ・ハードマスクを形成し、従ってレジスト膜は、水素シルセスキオキサン（ＨＳＱ）のようなレジスト材料を含み、電子ビーム（ｅビーム）リソグラフィを用いてパターン形成され、炭素ベースのレジストに転写される。
【００２５】
次にハードマスクの開口段階が、第１のハードマスクが酸化物を含み、第２のハードマスクは窒化物を含むという事実に基づいて、一連の選択的ＲＩＥステップを用いて実行される。例えば、レジスト膜（図示せず）をマスクとして用いる窒化物選択的ＲＩＥを初めに用いて、ハードマスク１２０のレジスト膜の直下部分を除く全てを除去し、ナノワイヤ・ハードマスクの窒化物部分１２２ａを定める。ハードマスク１１６は酸化物を含み、窒化物選択的ＲＩＥのエッチング停止層として機能する。窒化物選択的ＲＩＥは同時に窒化物ライナ１１８をエッチングすることもでき、Ｓｉ層１１４がエッチング停止層として機能する。
【００２６】
次に、窒化物部分をマスクとして用い、酸化物選択的ＲＩＥを用いて、ハードマスク１１６の窒化物マスクの直下部分を除く全てを除去し、ナノワイヤ・ハードマスクの酸化物部分１２２ｂを定める。Ｓｉ層１１４は、酸化物選択的ＲＩＥのエッチング停止層として機能する。この例において、ナノワイヤ・ハードマスクの窒化物部分１２２ａ及び酸化物部分１２２ｂの各々は、約１５ｎｍから約２０ｎｍまでの、例えば約２０ｎｍの厚さを有する。
【００２７】
窒化物部分１２２ａ及び酸化物部分１２２ｂは、二重ナノワイヤ・ハードマスク構造体を形成する。二重ナノワイヤ・ハードマスク構造体を用いると、より正確で均一なナノワイヤをＳｉ層内に形成することが可能になる。即ち、二重ハードマスク構造体を用いると、窒化物部分１２２ａはダミー・ゲートを定める間（以下に説明する図３を参照されたい）酸化物部分１２２ｂの完全性（integrity）を保護し、酸化物部分１２２ｂはスペーサの（窒化物選択的）エッチングの間ナノワイヤを保護する（以下の説明を参照されたい）。ナノワイヤ・ハードマスクの良好な完全性を維持することは、ナノワイヤの寸法の変動を最小にするために重要である。デバイスのサイズが一層小さくなるにつれて、好ましくない寸法の変動の影響がさらに顕著になる。
【００２８】
この例において、ナノワイヤ・ハードマスク１２２は、約２００ｎｍ未満、例えば約１０ｎｍから約２００ｎｍまで、例えば約４０ｎｍから約５０ｎｍまでのピッチ、即ち空間周波数を有するように構成される。レイアウト密度を最大にし、寄生容量を最小にするために、ピッチは、パターン形成及び処理の限界内で可能な限り小さくする必要がある。直接的リソグラフィにより定めることができるものよりも小さいピッチを達成するために、側壁イメージ転写のようなピッチ倍増（pitch doubling）技術又は二重パターン形成／二重エッチングを用いることができる。各ナノワイヤ・ハードマスク１２２の幅１２３は、約４０ｎｍ未満、例えば約５ｎｍから約４０ｎｍまで、例えば約５ｎｍから約２０ｎｍまでである。各ナノワイヤ・ハードマスク１２２のピッチ／幅は、最初に各ナノワイヤのピッチ／幅を定めることになる。
【００２９】
図３は、活性領域の上に形成されたダミー・ゲート１２６を示す断面図である。ダミー・ゲートを形成する前に、酸化物停止層、即ち酸化物層１２４が、Ｓｉ層１１４上に形成される。例示的な実施形態によれば、熱酸化を用いて酸化物層１２４を成長させ、約４ｎｍまで、例えば約２ｎｍまでの厚さにする。Ｓｉ層１１４の一部分は熱酸化プロセス中に消費されるので、この熱酸化プロセスは、Ｓｉ層１１４を所望の厚さに薄層化することができる別の方法である（Ｓｉ層１１４の厚さは、例えば約２ｎｍだけ、例えば約１ｎｍだけ減少させることができる）。
【００３０】
ダマシン・ゲート・プロセスを開始するために、ダミー・ゲート構造体１２６が形成される。以下の説明から明らかになるように、ダミー・ゲート構造体１２６は、ｙ方向におけるナノワイヤの位置、及び最終的なＦＥＴデバイス構造体のゲートの位置を定める。例示的な実施形態によれば、ダミー・ゲート構造体は、多結晶Ｓｉ（ポリシリコン）を含む。
【００３１】
ダミー・ゲート構造体１２６は、以下のプロセスによって形成することができる。初めに、ＬＰＣＶＤを用いて、ポリシリコン層を酸化物層１２４／ナノワイヤ・ハードマスク１２２の上に堆積させ、約１００ｎｍから約１５０ｎｍまで、例えば約１４０ｎｍの厚さにする。ポリシリコン層の厚さは、ダミー・ゲートの高さを定めることになるので、堆積後、化学機械研磨（ＣＭＰ）を用いて所望の厚さ／高さを達成することができる。レジスト膜（図示せず）がポリシリコン層上に堆積され、ダミー・ゲート構造体の設置面積及び位置により、マスクされ、パターン形成される。次に、ポリシリコン選択的ＲＩＥを用いて、ポリシリコン層のマスクの下の部分、即ち、ナノワイヤ・ハードマスクの上に位置する部分（ｙ方向においてナノワイヤ・ハードマスクの上の中央にある）を除く全てを除去し、これがダミー・ゲート１２６になる。例示的な実施形態によれば、ダミー・ゲート１２６は、約１００ｎｍから約１５０ｎｍまでの、例えば約１４０ｎｍの高さ１２８と、約３０ｎｍから約５０ｎｍまでの、例えば約４５ｎｍの長さ１３０とを有する。
【００３２】
矢印１３２で示すように、随意的にトップ・ダウン注入を用いて、Ｓｉ層１１４を、そして同じく潜在的にその下にあるＳｉ層１１０及びＳｉ層１０４をドープすることができる。この注入の条件は、当業者には周知のものであり、用いられるドーパント種のタイプに応じて変えることができる。このトップ・ダウン注入は、例えば、犠牲層がプロセス中の早期にドープされなかったとき、又は（以下に説明される拡散／活性化アニール中）犠牲層から得られるドーピングの量が十分でなかった場合に用いることができ、トップ・ダウン注入を用いてそのドーピングを補う。
【００３３】
図４は、ダミー・ゲート１２６の周りに堆積された（犠牲）フィラー層１３６を示す断面図である。フィラー層１３６は、これに限られるものではないが、ＳｉＯ２のような誘電体材料を含む任意の適切なフィラー材料を含むことができる。例示的な実施形態によれば、フィラー層１３６は、高密度プラズマ（ＨＤＰ）を用いてダミー・ゲート１２６の周りに堆積される。次に、ダミー・ゲートをエッチング停止部として使用し、ＣＭＰを用いてフィラー材料を平坦化する。従って、フィラー層１３６は、ダミー・ゲートの高さに等しい厚さ、例えば約１００ｎｍから約１５０ｎｍまでの、例えば約１４０ｎｍの厚さを有することになる。
【００３４】
図５は、ダミー・ゲートが除去された状態を示す断面図である。ダミー・ゲート１２６は、化学ダウン・ストリーム又は水酸化カリウム（ＫＯＨ）エッチング、或いはＲＩＥなどの化学エッチング・プロセスを用いて除去することができる。図５に示すように、ダミー・ゲート１２６の除去により、フィラー層１３６内にトレンチ１３８が形成される。トレンチ１３８はダミー・ゲート１２６のネガ・パターンであるので、トレンチ１３８もまた、ナノワイヤ・ハードマスク１２２の上の中央に（即ち、ｙ方向における）位置する。例示的な実施形態によれば、トレンチ１３８は、デバイスの（ナノワイヤ）チャネル領域をデバイスのソース及びドレイン領域から区別する。
【００３５】
エッチングがフィラー層１３６にも作用してその部分を除去することもある。例えば、ダミー・ゲート１２６を除去するエッチング・プロセスの後、フィラー層１３６を、約３０ｎｍから約１２５ｎｍまでの、例えば約８０ｎｍまでの厚さ１３９に減らすことができる。
【００３６】
ダミー・ゲートの使用は、本発明の技術の重要な側面である。即ち、ダミー・ゲートは、フィラー層の前にナノワイヤ・ハードマスクを配置し、ダミー・ゲートが除去されるとき、現れるナノワイヤ・ハードマスクが既にトレンチ内に存在するようにすることを可能にする。ナノワイヤ・ハードマスクは、活性領域内により正確で均一なナノワイヤを形成するために重要である。
【００３７】
図６は、例えばＳｉ層１１４などのより薄い最上部のＳｉ層内にエッチングされたナノワイヤ・バー１４０（デバイスのナノワイヤ・チャネルの前駆体）を示す断面図である。「バー（bar）」という用語は、ＦＥＴデバイスの完成したナノワイヤ・チャネルをもたらす、任意の更なる処理（例えば、薄層化及び／又は懸濁化）の前の、エッチングされたままのナノワイヤ構造体を指すのに用いられる。さらに、各Ｓｉ層を用いてＦＥＴデバイスのソース及びドレイン領域、並びにナノワイヤ・チャネルを形成する（各デバイスは、ソース領域、ドレイン領域、及びソース領域とドレイン領域を接続するナノワイヤ・チャネルを有する）ので、Ｓｉ層は、本明細書ではデバイス層とも呼ばれる。本説明では、より薄いデバイス層はＳｉ層／犠牲層スタックの単一の最上部Ｓｉ層であるが、この構成は例示的なものにすぎない。例えば、スタックは、示されるものより多くのＳｉ／犠牲層を含み、１つより多くの上部Ｓｉ層が、スタック内の他の層よりも薄いこともある。
【００３８】
例示的な実施形態によれば、Ｓｉ選択的ＲＩＥを用いて、ナノワイヤ・ハードマスク１２２によってマスクされていないトレンチ１３８内のＳｉ層１１４の部分を除去する。下にある犠牲層１１２は、エッチング停止部として機能する。このようにパターン形成されたナノワイヤ・バー１４０は、鋭い明確な縁部を有することになる。上述のように、これは、ナノワイヤをパターン形成するのに二重（窒化物／酸化物）ハードマスクを用いた結果である。単なる例として、このように形成されたナノワイヤ・バーは、約２００ｎｍ未満、例えば約１０ｎｍから約２００ｎｍまで、例えば約４０ｎｍから約５０ｎｍまでの、ナノワイヤ・ハードマスクのピッチに基づくピッチ、即ち空間周波数を有する。さらにプロセスのこの時点において、ナノワイヤ・バー１４０の各々は、約４０ｎｍ未満、例えば約５ｎｍから約４０ｎｍまで、例えば約５ｎｍから約２０ｎｍまでの、ナノワイヤ・ハードマスク１２２の幅によって定められる幅１４１と、例えば、１ｎｍから約１０ｎｍまでの、Ｓｉ層１１４の厚さによって定められる厚さ１４３とを有することになる。しかしながら、以下に詳細に説明されるように、ナノワイヤ・バーの幅は、例えば横方向薄層化プロセスによって、さらに低減される。
【００３９】
本発明の教示の利点は、ナノワイヤ・バーがトレンチ１３８内だけにエッチングされ、フィラー層１３６の下のデバイスのソース／ドレイン領域がそのまま残ることである。さらに、このようにして形成されたソース／ドレイン領域は、トレンチ１３８と、従ってトレンチ１３８内に形成されることになるデバイス・ゲートと自己整合されることになる（下記を参照されたい）。
【００４０】
図７は、横方向に薄層化されたナノワイヤ・バー１４０を示す断面図である。具体的には、図７に示すように、ナノワイヤ・バー１４０は、横方向に薄層化され、その幅はナノワイヤ・ハードマスク１２２の幅より薄くなるように減少している。
【００４１】
ナノワイヤ・チャネルの寸法が非常に小さい場合、Ｖｔは、量子効果のために寸法により変調され得る。本製造プロセスにおいては、ナノワイヤ・チャネルの寸法は、初めに２つのこと、即ち、対応するＳｉ層の厚さ及びナノワイヤ・バーをパターン形成するのに用いられるナノワイヤ・ハードマスクの幅によって決定される。Ｓｉ層の各々が厚さｘを有し、ナノワイヤ・ハードマスクが幅ｙを有する場合には、パターン形成されたままのナノワイヤ・バーもまた、厚さｘ及び幅ｙを有する。しかしながら、本教示を用いる場合、複数のＶｔの構成を得るために、例えばナノワイヤ・バー１４０などの最上部ナノワイヤ・バーがより小さい（幅及び厚さ）寸法を有することが望ましい。そのためには、例えばＳｉ層１１４などの上部Ｓｉ層は、最初の構造体内の他のＳｉ層より薄く作られ（上記の説明を参照されたい）、その結果ナノワイヤ・バー１４０は、他のデバイス層内にプロセス中の後に形成される他のナノワイヤ・バーより薄くなる。ナノワイヤ・バー１４０の幅を減らすために（他のデバイス層に影響を及ぼすことなく）、選択的エッチングを用いて、初めにナノワイヤ・バー１４０（図６に示し、上述したような）を形成し、他のデバイス層は接触しないままにする。次に、ナノワイヤ・バー１４０は、例えば全ての露出されたＳｉ表面（即ち、ナノワイヤ・バー１４０の露出面）の酸化によって、横方向に薄層化され（狭くされ）、その幅を減少させる。ナノワイヤ・ハードマスク１２２は、酸化の影響を受けず、これらが露出されないので他のデバイス層のいずれかの影響も受けない。横方向の薄層化の後、ナノワイヤ・バー１４０の各々は、約１ｎｍから約１０ｎｍまでの幅を有する。
【００４２】
酸化は、適切な厚さのＳｉＯ２膜を生成する、任意のＳｉ酸化プロセスを用いて行うことができる。こうした技術には、炉による酸化、急速熱酸化、及び酸素又はオゾン・プラズマによる酸化が含まれる。
【００４３】
図８は、デバイスの残りのより厚い層、即ち、それぞれＳｉ層１１０及びＳＯＩ層１０４内にエッチングされたナノワイヤ・バー１４６及び１４８を示す断面図である。上で強調したように、ナノワイヤ・バーは、デバイスのナノワイヤ・チャネルの前駆体である。図８に示されるように、ナノワイヤ・バーは、ナノワイヤ・バー１４０がナノワイヤ・バー１４６の上方にあり、ナノワイヤ・バー１４６がナノワイヤ・バー１４８の上方にある積層構成である。
【００４４】
例示的な実施形態によれば、一連のＳｉ選択的及び酸化物選択的ＲＩＥステップを用いて、ナノワイヤ・ハードマスク１２２によってマスクされていないトレンチ１３８内の、それぞれＳｉ層１１０／ＳＯＩ層１０４の部分及び犠牲層１０８／１１２の部分を除去する。下にある層は、各々のＲＩＥステップ中、エッチング停止部として働く。例えば、Ｓｉ層１１０の（Ｓｉ選択的）ＲＩＥの間、犠牲層１０８はエッチング停止部として働く。上述のように、二重（窒化物／酸化物）ハードマスク構造体の使用により、鋭い明確な縁部を有するパターン形成されたナノワイヤがもたらされる。単なる例として、このように形成されたナノワイヤ・バー１４６及び１４８は、約２００ｎｍ未満、例えば約１０ｎｍから約２００ｎｍまで、例えば約４０ｎｍから約５０ｎｍまでの、同じデバイス層内のバーのピッチ、即ち空間周波数を有する。さらに、ナノワイヤ・バー１４６及び１４８の各々は、約４０ｎｍ未満、例えば約５ｎｍから約４０ｎｍまで、例えば約５ｎｍから約２０ｎｍまでの、ナノワイヤ・ハードマスク１２２の幅によって定められる幅を有することになる。デバイスのこれらの「より厚い」層において、ナノワイヤ・バーは、ナノワイヤ・ハードマスクの幅に対応する幅を有することが望ましい。
【００４５】
図９は、ナノワイヤ・ハードマスクの露出された窒化物部分１２２ａ（即ち、トレンチ１３８内の部分）が除去された状態を示す断面図である。ナノワイヤ・ハードマスクの窒化物部分を酸化物部分に対して選択的に除去する任意のエッチング・プロセスを用いることができる。しかしながら、理想的には、ナノワイヤ・ハードマスクの窒化物部分の厚さは、大部分が前のバー・エッチング中に消費されるように選択するべきであり、この時点で構造体上にあまり多くが残らないようにすべきである。ハードマスクの酸化物部分１２２ｂは、理想的には、スペーサ・エッチング中に（以下に説明する図１０を参照されたい）完全に消費されるように設計される。スペーサ・エッチング後に残るいずれの酸化物ハードマスクも、ゲート・スタック堆積の前の洗浄中に除去されるように十分に薄くすべできである。ゲート・スタック前洗浄は、有機汚染物質、金属汚染物質及びＳｉ表面上のあらゆる自然酸化物を除去する標準的なプロセスである。自然酸化物は、酸化物を除去するための湿式又は乾式化学エッチング・プロセスを用いて除去することができる。一例は、１００：１の希釈フッ化水素酸（ＨＦ）によるものである。
【００４６】
図１０は、トレンチ１３８内に形成されたスペーサ１４２を示す断面図である。このステップは随意的なものである。デバイスのソース／ドレイン領域とデバイス・ゲート（トレンチ１３８内に形成されるものであり、以下に説明する図１２を参照されたい）になるものとの間にスペーサを配置することは、完成したデバイスにおける寄生容量を最小にする助けとなるが、隆起したソース／ドレイン（ＲＳＤ）のエピタキシャル成長又はシリサイド化の間の、即ち典型的なＦＥＴフローにおけるような、ゲートとソース／ドレインとの間の短絡を防止するのに必要ではない。スペーサ１４２は、ソース／ドレイン領域からゲートを特定の間隔だけオフセットする働きをする。
【００４７】
例示的な実施形態によれば、スペーサ１４２は、初めに窒化物（例えば、ＳｉＮ）層をトレンチ１３８内に堆積させることによって形成される。次に、レジスト膜（図示せず）が窒化物層上に堆積され、スペーサの位置及び設置面積によりマスクされ、パターン形成される。次に窒化物の選択的ＲＩＥを用いて、窒化物層内にスペーサ１４２を定める。ナノワイヤ・バー・スタックの側壁を除去し、スペーサ１４２がトレンチ１３８の側壁に沿ってのみ存在し、ナノワイヤ・バー・スタック上には存在しないようにするのに、時間を掛けたオーバーエッチングが必要となる。従って、スペーサ１４２の最小の引下げ（pulldown）は、ナノワイヤ・バー・スタック及び残りの（酸化物部分１２２ｂの）ナノワイヤ・ハードマスクの高さになる。例えば、オーバーエッチングの量は、全窒化物層を除去するのに必要なエッチング時間の約５０％から約８０％までの間である。例示的な実施形態によれば、スペーサ１４２は、約５ｎｍから約２５ｎｍまでの高さ１４４を有する。スペーサ１４２の最大の高さは、トレンチ１３８の厚さからスペーサ引下げの高さ１４７を差し引いた差となる。スペーサの最小高さは、ナノワイヤ・バー・スタックの高さ１４９である。ハードマスクの酸化物部分１２２ｂは、窒化物層を除去するのに必要な長いオーバーエッチングの間露出されるので、このステップ中に、窒化物層を除去するのに用いられる窒化物エッチングの不完全な選択性のために浸食される可能性が高い。理想的には、ハードマスクの酸化物部分１２２ｂは、このステップ中に完全に浸食されるのに十分なだけの厚さに設計される。
【００４８】
図１１は、ナノワイヤ・バー１４０、１４６及び１４８の間から犠牲層が除去された状態を示す断面図である。ここで、解放されたナノワイヤ・バー（１４０（薄層化された）、１４６及び１４８）は、デバイスのナノワイヤ・チャネルである。これらの多層のナノワイヤ・チャネルは、本明細書ではナノワイヤ・「メッシュ」とも呼ばれる。
【００４９】
犠牲層は、下記のようにナノワイヤ・バーの間から除去することができる。Ｓｉ層に比べて犠牲層のより低い酸化電位を利用する化学エッチング剤を用いることができる。そのようなエッチング剤の例には、これらに限定されるものではないが、ＨＦ：過酸化水素（Ｈ２Ｏ２）：酢酸（ＣＨ３ＣＯＯＨ）の１：２：３混合物、又は硫酸（Ｈ２ＳＯ４）とＨ２Ｏ２の混合物がある。代替的に、犠牲層は、酸素（Ｏ２）プラズマ・エッチングのような乾式エッチング・プロセスを用いて、又は典型的にはエッチングに用いられるプラズマの化学的性質を用いて選択的に除去することができる。ドープされた犠牲層がＦＥＴのチャネル領域から除去されるので、ナノワイヤ・チャネルは非ドープのままであり、このことは、ナノワイヤＦＥＴのような薄いチャネルの完全空乏化デバイスの重要な利点である。
【００５０】
次に、急速熱アニール（ＲＴＡ）のような固体ソース拡散アニール・プロセス、スパイク・アニール・プロセス、及び／又はレーザ・アニール・プロセスを行って、ドーパントを、デバイスのソース／ドレイン領域の全体にわたって犠牲層（今やソース領域及びドレイン領域内にのみ存在する）から拡散させ、活性化させる。このアニールの温度は、約１０００℃から約１１００℃までの範囲に及ぶことができ、アニールの継続時間は、数ミリ秒（ｍｓ）、例えば５ｍｓから、数秒、例えば５秒まで変わり得る。上で強調したように、チャネルは非ドープのままである。
【００５１】
次に、図１２に示されるように、ナノワイヤ・チャネルを取り囲むトレンチ１３８内に、トレンチ１３８をゲート材料で充填することにより、置換ゲート１５０を形成する。このように形成されたゲート１５０は、デバイス層の各々に共通である（即ち、複数のデバイス層のための単一ゲートである）。ゲート１５０を配置する前に、湿式化学洗浄を行って表面汚染物質及び自然酸化物を除去し、ゲート誘電体、例えばＳｉＯ２をナノワイヤ・チャネル上に形成する。ゲート誘電体は、ゲートをナノワイヤ・チャネルから分離することになる。誘電体を形成するために、非ドープのナノワイヤ・チャネル上に界面層（ゲート誘電体）だけを形成しながら、ドープされたＳｉＧｅの露出部分を優先的に酸化する（ドープされたＳｉは、非ドープのＳｉよりも速く且つ容易に酸化する）差動化学酸化が用いられる。
【００５２】
ゲート材料がトレンチ１３８内に充填されると、ＣＭＰを行って、エッチング停止部として働くフィラー層１３６でゲートを平坦化する。より垂直なゲート・プロファイルのために、過剰研磨（overpolish）を用いて、フィラー層１３６及びゲート材料をスペーサに至るまで平坦化することができる。適切なゲート材料には、これらに限られるものではないが、１つ又は複数のポリシリコン、堆積金属、又は金属ポリシリコンのような複数材料のハイブリッド・スタックが含まれる。
【００５３】
上述のプロセスに従って形成されたＦＥＴデバイスは、スタック内で垂直方向に配向された複数のデバイス層を有する。各デバイス層は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域を接続する複数のナノワイヤ、即ちナノワイヤ・メッシュとを含む。有利なことに、デバイス層の１つ又は複数は、他のデバイス層とは異なるＶｔを有することになる。例えば、１つの構成において、より薄い／狭いナノワイヤ・チャネルを有する最上部の薄いデバイス層は、第１の閾値電圧Ｖｔ１を有し、より厚い／広いナノワイヤ・チャネルを有する底部の厚いデバイス層は、第２の閾値電圧Ｖｔ２を有する。この例示的な構成の場合、量子効果のために、ナノワイヤ・サイズ（幅／厚さ）が減少するにつれて、Ｖｔは増大する。例えば、その内容が引用により本明細書に組み込まれる非特許文献１（ナノワイヤの限定された寸法において伝導帯が増大するために、ナノワイヤ・サイズ（即ち、直径）が減少するにつれて、Ｖｔが増大する）を参照されたい。従って、この例示的な構成において、Ｖｔ１はＶｔ２より大きい。例えば、２つより多いＶｔが同じデバイス内に存在するなど、本教示に基づく他の構成も可能である。
【００５４】
作動において、異なる（複数のＶｔの）デバイス層を並行して用いることができる。例えば、Ｖｔ１＞Ｖｔ２である二重Ｖｔ構成において、供給電圧（Ｖｄｄ）が低い場合（即ち、Ｖｔ１＞Ｖｄｄ＞Ｖｔ２）、低いＶｔ２のデバイス層だけが動作可能である。Ｖｄｄが増大した場合（即ち、Ｖｄｄ＞Ｖｔ１）、両方のデバイス層が並行してオン及びオフする（デバイス層は、導電性犠牲層によりソース領域及びドレイン領域の両方において互いに結び付いている）。所定の回路内の全ての構成要素を並列式にする必要はなく、Ｖｄｄが上昇したときに、より速度を上げたいと望む部品（又は、Ｖｄｄが低下したときにより少ない電力を消費するようにしたいと望む部品）だけでよい。
【００５５】
本発明の例証となる実施形態を本明細書で説明したが、本発明は、それらの正確な実施形態に限定されないこと、及び、当業者であれば、本発明の範囲から逸脱することなく様々な他の変更及び修正を行い得ることを理解すべきである。
【符号の説明】
【００５６】
１００：出発構造体
１０２：ウェハ
１０４：シリコン・オン・インシュレータ（ＳＯＩ）層
１０６：埋め込み酸化物（ＢＯＸ）層
１０８、１１２：犠牲層
１１０、１１４：シリコン（Ｓｉ）層
１１６、１２０：ハードマスク
１１８：窒化物ライナ
１２２：ナノワイヤ・ハードマスク
１２２ａ：窒化物部分
１２２ｂ：酸化物部分
１２４：酸化物層
１２６：ダミー・ゲート
１３６：フィラー層
１３８：トレンチ
１４０、１４６、１４８：ナノワイ・バー
１４２：スペーサ
１５０：置換ゲート
【図１】
0005744854.tif 000002
【図２】
0005744854.tif 000003
【図３】
0005744854.tif 000004
【図４】
0005744854.tif 000005
【図５】
0005744854.tif 000006
【図６】
0005744854.tif 000007
【図７】
0005744854.tif 000008
【図８】
0005744854.tif 000009
【図９】
0005744854.tif 000010
【図１０】
0005744854.tif 000011
【図１１】
0005744854.tif 000012
【図１２】
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