(57)【特許請求の範囲】
【請求項１】
高耐圧トランジスタを備える半導体装置であり、
前記高耐圧トランジスタは、
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に形成される第１の不純物層と、
前記第１の不純物層の内部に形成される第２の不純物層と、
前記第２の不純物層を挟むように、前記第１の不純物層の内部に形成される１対の第３の不純物層と、
前記１対の第３の不純物層のそれぞれの内部に形成される第４の不純物層と、
少なくとも一方の前記第３の不純物層から、前記第２の不純物層の配置される方向へ、前記主表面に沿って突出するように、前記第１の不純物層の最上面から前記第１の不純物層の内部に形成される第５の不純物層と、
前記第２の不純物層の少なくとも一部と平面的に重なるように、前記最上面の上方に形成される導電層とを備え、
前記第４の不純物層における不純物濃度は、前記第３および第５の不純物層における不純物濃度よりも高く、
前記第５の不純物層における不純物濃度は、前記第３の不純物層における不純物濃度よりも高く、
前記第３、第４および第５の不純物層における不純物は導電型がｐ型の不純物であり、前記第２の不純物層における不純物は導電型がｎ型の不純物であり、
前記半導体基板と前記第１の不純物層との間にｎ型の埋め込み拡散層をさらに備え、
前記第２の不純物層は前記埋め込み拡散層に接している、半導体装置。
【請求項２】
少なくとも一方の前記第３の不純物層と、前記第２の不純物層とは、前記第５の不純物層により接続される、請求項１に記載の半導体装置。
【請求項３】
１対の前記第３の不純物層の双方と、前記第２の不純物層とを接続するように、前記第５の不純物層が形成される、請求項１または２に記載の半導体装置。
【請求項４】
１対の前記第３および第４の不純物層は、前記第２の不純物層に対して位置および形状が対称となるように配置される、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第５の不純物層における不純物濃度は、前記第２の不純物層における不純物濃度よりも高い、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記導電層は、前記第５の不純物層の少なくとも一部と平面的に重なるように形成される、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第１の不純物層における不純物と前記第２の不純物層における不純物とは同一の導電型の不純物である、請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記第４の不純物層と前記第５の不純物層とは接していない、請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
高耐圧トランジスタを備える半導体装置の製造方法であり、
主表面を有する半導体基板を準備する工程と、
前記半導体基板の前記主表面上に第１の不純物層を形成する工程と、
前記第１の不純物層の内部に第２の不純物層を形成する工程と、
前記第２の不純物層を挟むように、前記第１の不純物層の内部に１対の第３の不純物層を形成する工程と、
前記１対の第３の不純物層のそれぞれの内部に第４の不純物層を形成する工程と、
少なくとも一方の前記第３の不純物層から、前記第２の不純物層の配置される方向へ、前記主表面に沿って突出するように、前記第１の不純物層の最上面から前記第１の不純物層の内部に第５の不純物層を形成する工程と、
前記第２の不純物層の少なくとも一部と平面的に重なるように、前記最上面の上方に導電層を形成する工程とを備え、
前記第４の不純物層における不純物濃度は、前記第３および第５の不純物層における不純物濃度よりも高く、
前記第５の不純物層における不純物濃度は、前記第３の不純物層における不純物濃度よりも高く、
前記第３、第４および第５の不純物層における不純物は導電型がｐ型の不純物であり、前記第２の不純物層における不純物は導電型がｎ型の不純物であり、
前記半導体基板と前記第１の不純物層との間にｎ型の埋め込み拡散層を形成する工程をさらに備え、
前記第２の不純物層は前記埋め込み拡散層に接している、半導体装置の製造方法。
【請求項１０】
前記第４の不純物層と前記第５の不純物層とは接していない、請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、より特定的には、いわゆる高耐圧構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の各種電子機器の軽量化・小型化に伴い、当該電子機器に搭載される半導体素子の微細化が進んでいる。たとえばプラズマディスプレイの画素に電流を印加する半導体チップにおいては、低電圧で駆動する低電圧駆動トランジスタと、高電圧で駆動する高耐圧トランジスタとを同一チップに混載することにより、当該半導体チップの占有面積を小さくする試みがなされている。
【０００３】
たとえば特開２００６−４０９０７号公報（特許文献１）に開示される半導体装置は、
半導体装置においていわゆるスイッチングに用いられるＭＯＳ（Metal Oxide Semiconductor）トランジスタをより高耐圧の条件下で使用可能とするものである。
【０００４】
また、上記のプラズマディスプレイの画素を駆動するためには、たとえば特開２００３−１５６００号公報（特許文献２）に開示されるような、いわゆる電力回収回路が用いられることがある。電力回収回路は、画素に用いられる負荷容量に蓄えられる電荷を外部の他の容量（チャージシェア容量）に移動させて蓄え、当該電荷を再利用することが可能な、高耐圧トランジスタをスイッチング素子として用いる回路である。電力回収回路には、たとえば特開２００９−２９５６８４号公報（特許文献３）に開示されるような、１対の主電極の一方から他方への方向、および他方から一方への方向の双方に電流を流すことが可能な双方向スイッチング装置を用いることが好ましい。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−４０９０７号公報
【特許文献２】特開２００３−１５６００号公報
【特許文献３】特開２００９−２９５６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特開２００６−４０９０７号公報に開示される半導体装置は、ＭＯＳトランジスタのゲート電極の一端部と、ソース領域またはドレイン領域としての、高濃度拡散領域の一端部との最短距離を変更することにより、ＭＯＳトランジスタの耐圧を任意に制御することを可能とする。しかしながら、たとえば上記距離を非常に広くすることによりＭＯＳトランジスタの耐圧を高くした場合、当該ＭＯＳトランジスタをオン状態にしたときにソース電極とドレイン電極との間のいわゆるオン抵抗が増加し、電流能力が低下する可能性がある。すなわちＭＯＳトランジスタの耐圧を高くすることと、オン抵抗を減少することとは互いにトレードオフの関係にある。特開２００６−４０９０７号公報に開示される半導体装置においては、ＭＯＳトランジスタの耐圧を高くした場合に起こりうる、オン抵抗の増加とのトレードオフの関係が考慮されていない。
【０００７】
特開２００３−１５６００号公報に開示される電力回収回路においては、そもそもこれを構成する半導体装置の耐圧に対する記載がなされていない。特開２００９−２９５６８４号公報に開示される双方向スイッチング装置を用いても、上記のトレードオフを解決する手段としては不十分である。
【０００８】
本発明は、以上の問題に鑑みなされるものである。その目的は、オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、高耐圧トランジスタを備える半導体装置である。上記高耐圧トランジスタは、主表面を有する半導体基板と、半導体基板の主表面上に形成される第１の不純物層と、第１の不純物層の内部に形成される第２の不純物層と、第２の不純物層を挟むように、第１の不純物層の内部に形成される１対の第３の不純物層と、１対の第３の不純物層のそれぞれの内部に形成される第４の不純物層と、少なくとも一方の第３の不純物層から、第２の不純物層の配置される方向へ、主表面に沿って突出するように、第１の不純物層の最上面から第１の不純物層の内部に形成される第５の不純物層と、第２の不純物層の少なくとも一部と平面的に重なるように、最上面の上方に形成される導電層とを備える。上記第４の不純物層における不純物濃度は、第３および第５の不純物層における不純物濃度よりも高く、第５の不純物層における不純物濃度は、第３の不純物層における不純物濃度よりも高い。上記第３、第４および第５の不純物層における不純物は導電型がｐ型の不純物であり、第２の不純物層における不純物は導電型がｎ型の不純物である。上記半導体基板と第１の不純物層との間にｎ型の埋め込み拡散層をさらに備えている。上記第２の不純物層は埋め込み拡散層に接している。
【００１０】
本発明の他の実施例による半導体装置の製造方法は以下の工程を備えている。
上記製造方法は、高耐圧トランジスタを備える半導体装置の製造方法である。上記製造方法においては、まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に第１の不純物層が形成される。上記第１の不純物層の内部に第２の不純物層が形成される。上記第２の不純物層を挟むように、第１の不純物層の内部に１対の第３の不純物層が形成される。上記１対の第３の不純物層のそれぞれの内部に第４の不純物層が形成される。少なくとも一方の第３の不純物層から、第２の不純物層の配置される方向へ、主表面に沿って突出するように、第１の不純物層の最上面から第１の不純物層の内部に第５の不純物層が形成される。上記第２の不純物層の少なくとも一部と平面的に重なるように、最上面の上方に導電層が形成される。上記第４の不純物層における不純物濃度は、第３および第５の不純物層における不純物濃度よりも高く、第５の不純物層における不純物濃度は、第３の不純物層における不純物濃度よりも高い。上記第３、第４および第５の不純物層における不純物は導電型がｐ型の不純物であり、第２の不純物層における不純物は導電型がｎ型の不純物である。上記半導体基板と第１の不純物層との間にｎ型の埋め込み拡散層がさらに形成される。上記第２の不純物層は埋め込み拡散層に接している。
【発明の効果】
【００１１】
本実施例によれば、第２の不純物層と第３の不純物層との間に形成される第５の不純物層が、第３の不純物層における不純物濃度よりも高い不純物濃度を有する。このため、ソース領域とドレイン領域とに挟まれたチャネル領域を実質的により短くすることにより、当該半導体装置のオン抵抗がより低くなる。一方、不使用時には第５の不純物層における不純物濃度よりも低い不純物濃度を有する第４の不純物領域が第１の不純物層の最上面近傍の耐圧をより高くする。したがって、低いオン抵抗と高い耐圧との双方の機能を有する半導体装置を提供することができる。
【００１２】
本実施例の製造方法によれば、第２の不純物層と第３の不純物層との間に形成される第５の不純物層が、第３の不純物層における不純物濃度よりも高い不純物濃度を有する半導体装置が形成される。このため、ソース領域とドレイン領域とに挟まれたチャネル領域を実質的により短くすることにより、当該半導体装置のオン抵抗がより低くなる。一方、不使用時には第５の不純物層における不純物濃度よりも低い不純物濃度を有する第４の不純物領域が第１の不純物層の最上面近傍の耐圧をより高くする。したがって、低いオン抵抗と高い耐圧との双方の機能を有する半導体装置が形成される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体装置の全体の平面図である。
【図２】図１の出力回路の構成を示す概略平面図である。
【図３】１ｂｉｔの出力回路に含まれる、図２の双方向スイッチの構成を詳細に示す平面図である。
【図４】１ｂｉｔより大きい複数ｂｉｔの出力回路に含まれる、図２の双方向スイッチの構成を詳細に示す平面図である。
【図５】図３のＶ−Ｖ線に沿う部分における概略断面図である。
【図６】いわゆる片方向スイッチ用のＭＯＳトランジスタを双方向スイッチ用のＭＯＳトランジスタと同様の用途で使用するための構成を示す概略平面図である。
【図７】双方向スイッチとして用いられる、双方向スイッチ用の高耐圧ＭＯＳトランジスタと片方向スイッチ用の高耐圧ＭＯＳトランジスタとの、ドレイン電圧とドレイン電流との関係を示すグラフである。
【図８】本発明の実施の形態１の比較例としての半導体装置の、図５と同様の概略断面図である。
【図９】本発明の実施の形態１に係る半導体装置の、図８と比較するための概略断面図である。
【図１０】本発明の実施の形態１に係る、双方向スイッチ用の高耐圧ＭＯＳトランジスタの構成および各領域における不純物濃度を示し、シミュレーションに用いる解析モデルの概略断面図である。
【図１１】図１０に示す解析モデルを用いて、チャネル領域の長さとドレイン電流およびドレイン電圧との関係を算出した結果を示すグラフである。
【図１２】図１０に示す解析モデルを用いて、チャネル領域の外部端間の距離とドレイン電流およびドレイン電圧との関係を算出した結果を示すグラフである。
【図１３】図１０に示す解析モデルを用いて、拡散層ＯＦＢ２の不純物濃度とドレイン電流およびドレイン電圧との関係を算出した結果を示すグラフである。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１５】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第２工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第２工程を示す概略断面図である。
【図１６】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第３工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第３工程を示す概略断面図である。
【図１７】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第４工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第４工程を示す概略断面図である。
【図１８】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第５工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第５工程を示す概略断面図である。
【図１９】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第６工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第６工程を示す概略断面図である。
【図２０】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第７工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第７工程を示す概略断面図である。
【図２１】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第８工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第８工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第８工程を示す概略断面図である。
【図２２】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第９工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第９工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第９工程を示す概略断面図である。
【図２３】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第１０工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第１０工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第１０工程を示す概略断面図である。
【図２４】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第１１工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第１１工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第１１工程を示す概略断面図である。
【図２５】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第１２工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第１２工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第１２工程を示す概略断面図である。
【図２６】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第１３工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第１３工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第１３工程を示す概略断面図である。
【図２７】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第１４工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第１４工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第１４工程を示す概略断面図である。
【図２８】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第１５工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第１５工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第１５工程を示す概略断面図である。
【図２９】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第１６工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第１６工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第１６工程を示す概略断面図である。
【図３０】（Ａ）本発明の実施の形態１における半導体装置の、ＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域における製造方法の第１７工程を示す概略断面図である。（Ｂ）本発明の実施の形態１における半導体装置の、双方向スイッチ用のＨＶ−ＰＭＯＳ形成領域における製造方法の第１７工程を示す概略断面図である。（Ｃ）本発明の実施の形態１における半導体装置の、ＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域における製造方法の第１７工程を示す概略断面図である。
【図３１】本発明の実施の形態２に係る、双方向スイッチ用の高耐圧ＭＯＳトランジスタの構成を示す概略断面図である。
【図３２】本発明の実施の形態３に係る、双方向スイッチ用の高耐圧ＭＯＳトランジスタの構成の第１例を示す概略断面図である。
【図３３】本発明の実施の形態３に係る、双方向スイッチ用の高耐圧ＭＯＳトランジスタの構成の第２例を示す概略断面図である。
【図３４】本発明の実施の形態３に係る、双方向スイッチ用の高耐圧ＭＯＳトランジスタの構成の第３例を示す概略断面図である。
【図３５】本発明の実施の形態４に係る、双方向スイッチ用の高耐圧ＭＯＳトランジスタの構成の第１例を示す概略断面図である。
【図３６】本発明の実施の形態４に係る、双方向スイッチ用の高耐圧ＭＯＳトランジスタの構成の第２例を示す概略断面図である。
【図３７】図５、図３５および図３６に示す高耐圧ＭＯＳトランジスタ間の、ドレイン電圧とドレイン電流との値の関係を比較するグラフである。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてチップ状態の半導体装置について説明する。
【００１５】
図１を参照して、本実施の形態における半導体チップＣＨＰには、入力回路と、出力回路と、ＣＭＯＳ論理回路とを有している。これらは半導体基板ＳＵＢの主表面上に配置されている。
【００１６】
入力回路は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理回路および出力回路を駆動させるための回路である。ＣＭＯＳ論理回路は、入力回路から信号が伝えられた際に、出力回路などを駆動させるために演算する回路である。出力回路は、これに接続される負荷（たとえばプラズマディスプレイの画素）へと信号を出力する回路である。つまり出力回路の端子は上記負荷と電気的に接続されている。これらの構成要素は、たとえば図１に示すように、半導体基板ＳＵＢの主表面上において１組のＣＭＯＳ論理回路が対向するように配置され、ＣＭＯＳ論理回路の外側に出力回路が配置され、出力回路と隣り合うように入力回路が配置される。
【００１７】
図２を参照して、たとえば図１に示す出力回路は、多数の１ｂｉｔ出力回路が集合した態様を有する。１ｂｉｔ出力回路は、ＨＶ（High Voltage）−ＮＭＯＳと、双方向ＳＷ（Switch）と、ＨＶ−ＰＭＯＳとを有している。
【００１８】
ＨＶ−ＮＭＯＳには、高耐圧ｎチャネル型ＭＯＳトランジスタが複数配置されている。双方向ＳＷは、１対の主電極の一方から他方への方向、および他方から一方への方向の双方に電流を流すことが可能な双方向スイッチング機能を有するスイッチである。ＨＶ−ＰＭＯＳには、高耐圧ｐチャネル型ＭＯＳトランジスタが複数配置されている。
【００１９】
高耐圧ＭＯＳトランジスタとは、通常よりも高い駆動電圧を印加して使用することが可能なＭＯＳトランジスタであり、具体的にはたとえば１０Ｖ以上の高いドレイン電圧の耐圧を有するトランジスタを意味する。以上のように、半導体チップＣＨＰの出力回路には高耐圧ＭＯＳトランジスタが配置されることが好ましい。
【００２０】
これに対して、たとえば図１に示す入力回路およびは、低電圧ＭＯＳトランジスタにより形成されることが好ましい。低電圧ＭＯＳトランジスタとは、高耐圧ＭＯＳトランジスタの駆動電圧（ドレイン電圧）に比べて相対的に低いドレイン電圧で駆動することを意味する。具体的には、低電圧ＭＯＳトランジスタは、たとえば５Ｖ以下のドレイン電圧で駆動する。図１に示すＣＭＯＳ論理回路についても、入力回路と同様、複数の低電圧ＭＯＳトランジスタなどにより構成された制御回路であることが好ましい。
【００２１】
図３を参照して、図２に示す双方向ＳＷには、ソース電極線Ｓとゲート電極線Ｇとドレイン電極線Ｄとからなる高耐圧ＭＯＳトランジスタが、図の左右方向に２列配置されている。ただし１ｂｉｔの出力回路に含まれる高耐圧ＭＯＳトランジスタの数は任意である。図３の左側のソース電極線Ｓとゲート電極線Ｇとドレイン電極線Ｄとからなる高耐圧ＭＯＳトランジスタと、図３の左側のソース電極線Ｓとゲート電極線Ｇとドレイン電極線Ｄとからなる高耐圧ＭＯＳトランジスタとは、ドレイン電極線Ｄを共有している。
【００２２】
このように隣接する１対のトランジスタ間で電極線の一部を共有することにより、当該トランジスタは、たとえばドレインからソースに向かう方向、およびソースからドレインに向かう方向の双方に電流を流すこと可能な構成を有する。したがって当該トランジスタは、いわゆる双方向スイッチとしての役割を有する。
【００２３】
図４を参照して、複数ｂｉｔ（たとえばｎｂｉｔ:ｎは自然数）の双方向ＳＷは、ソース電極線Ｓ１、ゲート電極線Ｇ１およびドレイン電極線Ｄ１からなる高耐圧トランジスタが図３と同様に２列並んだ領域が１ｂｉｔを構成し、上記１ｂｉｔに隣接する１ｂｉｔはソース電極線Ｓ２、ゲート電極線Ｇ２およびドレイン電極線Ｄ２からなる。各ゲート電極線に隣接するソース電極線またはドレイン電極線は、図の最も端に配置されるソース電極線を除き、当該ゲート電極線に隣接するゲート電極線が構成するトランジスタと、ソース電極線またはドレイン電極線を共有している。
【００２４】
図５は、図３に示す単一の、双方向スイッチ用の高耐圧ＭＯＳトランジスタの構成を示す概略断面図である。すなわち双方向ＳＷは、図５に示す断面形状の高耐圧ＭＯＳトランジスタが複数並んでいる。図３〜図５を参照して、図３および図４のそれぞれの高耐圧ＭＯＳトランジスタは、半導体基板ＳＵＢの主表面上の埋め込み拡散層ＢＳＢの上面に接するエピタキシャル層ＰＥＰ（第１の不純物層）の内部および上面上に形成されている。具体的には、エピタキシャル層ＰＥＰの表面には、高耐圧ウェル領域ＨＶＮＷ（第２の不純物層）と、拡散層ＯＦＢ（第３の不純物層）と、拡散層ＰＷ（第４の不純物層）と、コンタクト拡散層ＰＷＣと、拡散層ＯＦＢ２（第５の不純物層）とが形成されている。コンタクト拡散層ＰＷＣ、拡散層ＰＷおよび拡散層ＯＦＢ２は、ソース電極線Ｓおよびドレイン電極線Ｄに接続されるソース領域およびドレイン領域として配置されている。
【００２５】
エピタキシャル層ＰＥＰの上面上には、ゲート絶縁膜ＧＩと、ゲート電極ＧＥ（導電層）と、層間絶縁層ＩＩＩとを主に有している。ゲート絶縁膜ＧＩをたとえばＬＯＣＯＳ（Local Oxidation of Silicon）法により厚く形成することにより、当該トランジスタを高耐圧とすることができる。本実施の形態のゲート絶縁膜ＧＩの厚みは、２００ｎｍ以上５００ｎｍ以下とすることが好ましい。
【００２６】
ソース電極線Ｓ、ゲート電極線Ｇおよびドレイン電極線Ｄは、アルミニウム配線ＡＬ１として形成されている。アルミニウム配線ＡＬ１は、層間絶縁層ＩＩＩと同一の層に形成された、コンタクト層ＣＴと呼ばれる導電層を介在して、下層であるゲート電極ＧＥおよびソース、ドレイン領域ＰＷＣと電気的に接続される。またゲート電極ＧＥの上面上にはシリサイドＳＣが形成されており、ゲート電極の側面上には側壁絶縁膜ＳＩが形成されている。
【００２７】
本実施の形態においては、半導体基板ＳＵＢ、拡散層ＯＦＢ，ＰＷ，ＯＦＢ２にはたとえばボロン（Ｂ）などのｐ型不純物を有している。また高耐圧ウェル領域ＨＶＮＷおよび埋め込み拡散層ＢＳＢにはたとえばアンチモン（Ｓｂ）などのｎ型不純物を有している。このようにすれば、図５における高耐圧ＭＯＳトランジスタはいわゆるｐチャネル型トランジスタとなる。上記のように、拡散層ＯＦＢ，ＰＷ，ＯＦＢ２における不純物は第１導電型の不純物であり、高耐圧ウェル領域ＨＶＮＷにおける不純物は、第１導電型とは異なる第２導電型の不純物であることが好ましい。
【００２８】
高耐圧ウェル領域ＨＶＮＷは、エピタキシャル層ＰＥＰの最上面から埋め込み拡散層ＢＳＢに達するように形成されている。また高耐圧ウェル領域ＨＶＮＷは、平面視において双方向ＳＷを構成する単一のまたは複数の高耐圧ＭＯＳトランジスタを取り囲むように配置されている。高耐圧ウェル領域ＨＶＮＷは、高耐圧ＭＯＳトランジスタのゲート電極ＧＥの真下において（ゲート電極ＧＥと平面的に重なるように）、平面視における高耐圧ＭＯＳトランジスタを取り囲む領域と連続するように配置されている。
【００２９】
バックゲートＢＧは、高耐圧ウェル領域ＨＶＮＷの、平面視において高耐圧ＭＯＳトランジスタを取り囲む領域に形成されている。バックゲートＢＧは、高耐圧ウェル領域ＨＶＮＷにおける電位を固定するためのコンタクトとしての役割を有する。
【００３０】
拡散層ＯＦＢは、高耐圧ＭＯＳトランジスタにおいて、ゲート電極線Ｇの真下の高耐圧ウェル領域ＨＶＮＷを挟むように１対配置されている。拡散層ＰＷは拡散層ＯＦＢの内部のエピタキシャル層ＰＥＰの表面に形成されており、コンタクト拡散層ＰＷＣは拡散層ＰＷの内部のエピタキシャル層ＰＥＰの表面に形成されている。コンタクト拡散層ＰＷＣは、ソース電極線Ｓ、ドレイン電極線Ｄと電気的に接続されている。
【００３１】
本実施の形態においては、拡散層ＯＦＢおよび拡散層ＰＷは、単一の高耐圧ＭＯＳトランジスタの全体において、高耐圧ウェル領域ＨＶＮＷに対して、位置および形状が対称となるように配置される。言い換えればゲート電極ＧＥおよびその真下の高耐圧ウェル領域ＨＶＮＷを中心として、ソース領域としての拡散層ＯＦＢおよび拡散層ＰＷ、およびドレイン領域としての拡散層ＯＦＢおよび拡散層ＰＷは、対称となるような形状で、かつ対称となる位置に配置されている。
【００３２】
拡散層ＯＦＢ２は、エピタキシャル層ＰＥＰの表面において、拡散層ＯＦＢの一部と接続され、ゲート電極ＧＥの真下に配置される高耐圧ウェル領域ＨＶＮＷの配置される方向へ向かうように、拡散層ＯＦＢから突出するように形成されている。なお拡散層ＯＦＢ２は、少なくともその一部がゲート電極ＧＥと平面的に重なるように形成されることが好ましい。
【００３３】
本実施の形態においては、図５に示すように、ゲート電極ＧＥの真下の高耐圧ウェル領域ＨＶＮＷと、その左側の（たとえばソース領域の）拡散層ＯＦＢとが、拡散層ＯＦＢ２により接続されている。またゲート電極ＧＥの真下の高耐圧ウェル領域ＨＶＮＷと、その右側の（たとえばドレイン領域の）拡散層ＯＦＢとが、拡散層ＯＦＢ２により接続されている。言い換えれば本実施の形態においては、ゲート電極ＧＥの真下の高耐圧ウェル領域ＨＶＮＷを挟む双方の拡散層ＯＦＢから、高耐圧ウェル領域ＨＶＮＷの配置される方向へ、半導体基板ＳＵＢの主表面に沿って延びる拡散層ＯＦＢ２は、高耐圧ウェル領域ＨＶＮＷと接続されている。このように１対の拡散層ＯＦＢ２のうち少なくとも一方は、拡散層ＯＦＢから延びて高耐圧ウェル領域ＨＶＮＷを接続するように形成されることが好ましい。
【００３４】
本実施の形態においては拡散層ＰＷにおけるｐ型不純物の濃度は、拡散層ＯＦＢおよび拡散層ＯＦＢ２におけるｐ型不純物の濃度よりも高く、拡散層ＯＦＢ２におけるｐ型不純物の濃度は、拡散層ＯＦＢにおけるｐ型不純物の濃度よりも高い。言い換えれば、本実施の形態においては、ｐ型不純物濃度の高い順に、拡散層ＰＷ、拡散層ＯＦＢ２、拡散層ＯＦＢとなっている。なおコンタクト拡散層ＰＷＣは、拡散層ＰＷよりも高いｐ型不純物濃度を有することが好ましい。
【００３５】
なお図５に示す高耐圧ＭＯＳトランジスタを構成する拡散層ＰＷやウェル領域ＨＶＮＷなどの各構成要素（領域）は、不純物濃度や導電型の差をＳＣＭ（Scan Charge Microscopy）またはＥＤＸ（Energy Dispersive X-ray analysis）を用いて解析することにより、区別することができる。
【００３６】
出力回路における双方向ＳＷは、たとえばプラズマディスプレイ装置へ電力を供給するための負荷容量と、負荷容量へ供給する電荷を蓄えるチャージシェア容量との間など、電流を双方向に流す必要がある電力回収回路に用いられることが好ましい。負荷容量が充電する場合と放電する場合とでは、当該回路において電流の流れる向きが相反する。このような場合に双方向ＳＷを用いれば、電流の流れる向きの制御が可能となる。
【００３７】
図６を参照して、いわゆる片方向のスイッチングに用いられる高耐圧ＭＯＳトランジスタ（片方向スイッチ用のトランジスタ）を双方向に流れる電流のスイッチング素子（双方向スイッチ用のトランジスタ）として用いる場合には、たとえば一のトランジスタのソース電極線と、他のトランジスタのソース電極線とを電気的に接続するように配列することが好ましい。このようにすれば、片方向スイッチ用のトランジスタを用いても、双方向スイッチ用のトランジスタを用いた場合と同様に双方向に電流の向きを制御することができる。
【００３８】
ただし双方向スイッチ用の高耐圧ＭＯＳトランジスタを用いることにより、片方向スイッチ用の高耐圧ＭＯＳトランジスタを双方向の制御の目的で用いる場合に比べて、双方向ＳＷを含む出力回路の、平面視における占有面積を縮小することができるという利点がある。たとえば片方向スイッチに比べて双方向スイッチは平面視における占有面積を約２５％縮小することができるため、半導体チップまたは半導体装置をより微細化することができる。
【００３９】
双方向ＳＷとして双方向スイッチ用のトランジスタを用いれば、片方向スイッチ用のトランジスタを用いる場合に比べて、トランジスタの数を減らすことができる。このため、双方向スイッチ用のトランジスタを用いることにより、片方向スイッチ用のトランジスタを用いる場合に比べて、双方向ＳＷを含む出力回路の、平面視における占有面積を縮小することができる。
【００４０】
図７のグラフの横軸は、双方向スイッチとして用いられる、片方向または双方向スイッチ用の高耐圧ＭＯＳトランジスタに印加されるドレイン電圧を示しており、図７のグラフの縦軸は、双方向スイッチとして用いられる、片方向または双方向スイッチ用の高耐圧ＭＯＳトランジスタに流れるドレイン電流を示している。なおドレイン電圧とは、ソース電極を接地した場合のソース−ドレイン間電圧を意味し、ドレイン電流とは、ソース−ドレイン間の電流を意味する。
【００４１】
図７を参照して、双方向ＳＷとしての機能を、片方向スイッチ用の高耐圧ＭＯＳトランジスタにより構成する場合よりも、双方向スイッチ用の高耐圧ＭＯＳトランジスタを用いることで、個々の当該ＭＯＳトランジスタあたりに流れるドレイン電流の値が約０．６倍にまで低減してしまうが、平面視における占有面積を小さくすることができる。
【００４２】
以上より、出力回路の双方向ＳＷとして双方向スイッチ用の高耐圧ＭＯＳトランジスタを用いることにより、片方向スイッチ用の高耐圧ＭＯＳトランジスタを用いる場合よりも、平面視における占有面積を小さくするとともに、当該トランジスタによって画素の電荷を再利用できるため消費電力を低減することができる。
【００４３】
次に、図８〜図１３を参照しながら、本実施の形態の作用効果について説明する。
図８を参照して、図８の高耐圧ＭＯＳトランジスタは、拡散層ＯＦＢ２が形成されていない点において、図５に示す本実施の形態の高耐圧ＭＯＳトランジスタと異なっている。
【００４４】
拡散層ＯＦＢ２が形成されないため、図８の高耐圧ＭＯＳトランジスタは、ソース領域としての拡散層ＯＦＢからドレイン領域としての拡散層ＯＦＢまでの距離が長くなる。そのため、ソース領域とドレイン領域とに挟まれたチャネル領域において電界効果をもたらすゲート電極ＧＥが、図５よりも図の左右方向に長くなっている。ソース領域とドレイン領域とに挟まれたチャネル領域が長くなれば、当該トランジスタをオン状態にしたときの当該チャネル領域の抵抗（オン抵抗）が大きくなり、トランジスタを駆動するために流すチャネル領域の電流が低下する可能性がある。
【００４５】
図９を参照して、図９の高耐圧ＭＯＳトランジスタは、図５に示す本実施の形態に係る高耐圧ＭＯＳトランジスタと、大筋で同様の構成を有している。ただし図９においては、図８との比較を容易にするため、ゲート電極ＧＥの左右方向の長さを図８におけるゲート電極ＧＥの長さと同じにしている。図８と図９との高耐圧ＭＯＳトランジスタを比較して、図９（本実施の形態）においては、拡散層ＯＦＢからウェル領域ＨＶＮＷの方へ突出するように拡散層ＯＦＢ２が延在している。拡散層ＯＦＢ２には拡散層ＯＦＢと同じ第１導電型（ｐ型）の不純物が、拡散層ＯＦＢよりも高い濃度で含まれている。つまり、拡散層ＯＦＢ２は拡散層ＯＦＢと同様に、ソース領域およびドレイン領域としての役割を有する。
【００４６】
拡散層ＯＦＢよりも抵抗値が低い拡散層ＯＦＢ２が配置されることにより、ソース領域およびドレイン領域に挟まれたチャネル領域の長さは、実質的に拡散層ＯＦＢ２に挟まれた領域の長さに等しくなり、拡散層ＯＦＢ２が配置されない場合に比べて短くなる。これはゲート電極ＧＥが、拡散層ＯＦＢ２の少なくとも一部と平面的に重なるように配置されているために、オン状態において１対の拡散層ＯＦＢに挟まれた領域が、ゲート電極ＧＥによる電界効果を受けるチャネル領域となるためである。このため当該トランジスタのオン抵抗を下げることができ、トランジスタを駆動するために流すチャネル領域の電流の低下を抑制することができる。
【００４７】
後述するように、拡散層ＰＷ，ＯＦＢ，ＯＦＢ２およびウェル領域ＨＶＮＷはイオン注入技術を用いて当該領域に不純物が注入されることにより形成される。このため形成される各領域は、エピタキシャル層ＰＥＰの最上面に近い領域（図の上側）において不純物の濃度が高く、当該最上面から深い領域（図の下側）において不純物の濃度が低くなる。つまり拡散層ＯＦＢ２が形成される領域と同一高さの領域（エピタキシャル層ＰＥＰの表面の近傍）においては各領域の不純物濃度が比較的高くなる。したがって当該トランジスタがオン状態になったときの電界効果を高め、より確実に高いオン電流を流すことができる。
【００４８】
一方、拡散層ＯＦＢおよびウェル領域ＨＶＮＷの下側の領域は上側の領域に比べて不純物濃度が低い。このため本実施の形態において拡散層ＯＦＢ２が形成され、実質的なチャネル長が短くなったとしても、当該トランジスタがオフ状態の場合には、不純物濃度が低い領域においていわゆるパンチスルー現象に起因する電流が流れることを抑制することができる。その結果、当該領域における耐圧の低下を抑制し、高耐圧ＭＯＳトランジスタとしての機能を確保することができる。
【００４９】
また拡散層ＯＦＢにおける不純物濃度は、拡散層ＰＷおよび拡散層ＯＦＢ２における不純物濃度よりも低い。このためトランジスタがオフ状態の際に、拡散層ＯＦＢの、特にエピタキシャル層ＰＥＰの表面近傍の領域における電界強度を緩和することができる。このことからも、トランジスタがオフ状態の際の耐圧の低下を抑制することができる。
【００５０】
以上より、本実施の形態においては、高耐圧ＭＯＳトランジスタに拡散層ＯＦＢ２を形成することにより、当該トランジスタを、高耐圧であり、かつより低いオン抵抗とすることができる。したがって高耐圧と高い駆動電流との双方の機能を備えるトランジスタを提供することができる。
【００５１】
特に本実施の形態においては、ソース領域から延びる拡散層ＯＦＢ２と、ドレイン領域から延びる拡散層ＯＦＢ２との双方が、ウェル領域ＨＶＮＷと接続するように延在する。このためチャネル領域の実質的な長さを短くする効果がより高められる。
【００５２】
なお本実施の形態においては、拡散層ＯＦＢ２におけるｐ型不純物濃度は、ウェル領域ＨＶＮＷにおけるｎ型不純物濃度よりも高いことが好ましい。このようにすれば、拡散層ＯＦＢ２がソース領域の一部として、チャネル長を実質的に短くし、オン抵抗を低くする効果をさらに高めることができる。
【００５３】
また本実施の形態のように、高耐圧ＭＯＳトランジスタが全体として対称となるように配置されることにより、当該トランジスタに流れる電流の方向（ソースからドレインへの方向、およびドレインからソースへの方向）にかかわらず、オン状態の際に流れる駆動電流の特性を同様にすることができる。具体的には、たとえばソースからドレインへの方向に駆動電流が流れる場合と、ドレインからソースへの方向に駆動電流が流れる場合との間で、電流値が大きく異なるなどの不具合の発生を抑制し、上記両方の場合における電流特性の差をより小さくすることができる。このため、当該トランジスタの電気特性をより安定させることができる。
【００５４】
次に、本実施の形態における高耐圧ＭＯＳトランジスタの上記の効果を、シミュレーション結果を用いて説明する。図１０を参照して、図５（図９）に示す本実施の形態の、双方向ＳＷに用いる双方向スイッチ用の高耐圧ＭＯＳトランジスタの解析モデルを用いて、ドレイン電流およびドレイン電圧（耐圧）の値を算出している。図１０の解析モデルの形状は、図５および図９に示す高耐圧ＭＯＳトランジスタの断面形状に準ずる。なおゲート絶縁膜ＧＩの厚み（図の上下方向）は３００ｎｍとしている。
【００５５】
図１０においてハッチングが太い領域は、ハッチングが細い領域よりも不純物濃度が高い。またハッチングが太い領域においてはハッチングが密な領域の方がハッチングが疎な領域よりも不純物濃度が高く、ハッチングが細い領域においてはハッチングが疎な領域の方がハッチングが密な領域よりも不純物濃度が高い。
【００５６】
上記のように拡散層ＯＦＢおよびウェル領域ＨＶＮＷはイオン注入技術を用いて形成されるため、その断面形状は図の下側において図の上側よりも左右方向の幅が小さくなる。図中における寸法ＷＯＦＢおよびＷＨＮＷは、それぞれ当該断面図における拡散層ＯＦＢおよびウェル領域ＨＶＮＷを注入する領域の幅である。
【００５７】
図１１のグラフの横軸はＳＰＣＷ、すなわち一方の拡散層ＯＦＢ２と他方の拡散層ＯＦＢ２との最短距離（図５参照）を示している。図１２のグラフはＳＰＯＷ、すなわち一方の拡散層ＯＦＢ２の最も外側の端部と、他方の拡散層ＯＦＢ２の最も外側の端部との距離（図５参照）を示している。図１３のグラフの横軸はＳＰａｄｄ、すなわち拡散層ＯＦＢ２への不純物の注入される濃度を示す。また図１１〜図１３のグラフの縦軸はＩｃｓすなわち双方向スイッチ用のＭＯＳトランジスタに流れるドレイン電流、およびＢＶｏｆｆすなわち双方向スイッチ用のＭＯＳトランジスタのオフ状態時におけるドレイン電圧（耐圧）を相対値で示す。また各グラフの上方に記載されている数値は、各グラフを導出するシミュレーションを行なった解析モデルに入力した数値などの条件を示し、寸法の単位はμｍである。
【００５８】
図１１を参照して、当該高耐圧ＭＯＳトランジスタの実質的なチャネル長を示すＳＰＣＷは、耐圧ＢＶｏｆｆの値から１．５μｍ以上であることが好ましく、電流Ｉｃｓの値から２．５μｍ以下であることが好ましい。ＢＶｏｆｆとＩｃｓとの双方の値から、２．０μｍであることが最も好ましい。
【００５９】
図１２を参照して、ＢＶｏｆｆおよびＩｃｓの値は、ＳＰＯＷの値を６μｍ以上８μｍ以下の範囲で変化させても大きく変化せず、許容範囲を保っている。図１３を参照して、拡散層ＯＦＢ２に注入される不純物の濃度が４Ｅ１２ｃｍ-2を超えると、ＢＶｏｆｆの値が大幅に低下するため、当該濃度は２Ｅ１２ｃｍ-2以上４Ｅ１２ｃｍ-2以下であることが好ましく、３Ｅ１２ｃｍ-2であることがより好ましい。
【００６０】
以上より、１対の拡散層ＯＦＢ２の最短距離はかなり短く（１．５μｍ程度に）してもオフ状態における耐圧を維持することができるといえる。また、拡散層ＯＦＢ２を形成するためのイオン注入の量が過剰になると当該耐圧が低下するため、イオン注入の量に留意することにより、耐圧と駆動電流との双方を所望の値に制御することができるといえる。
【００６１】
次に図１４〜図３０を参照して、本実施の形態における半導体装置の製造方法について説明する。
【００６２】
図１４を参照して、たとえば抵抗率が１Ωｃｍ以上５０Ωｃｍ以下である半導体基板ＳＵＢが準備される。この半導体基板ＳＵＢは、たとえばｐ型不純物が含まれるシリコン単結晶からなる基板であり、半導体チップＣＨＰ（図１参照）の土台として用いられる。
【００６３】
図１５〜図２０については、出力回路のＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ（図２参照）が形成される領域（図１５（Ａ）〜図２０（Ａ））および双方向ＳＷ（図２参照）としての双方向ＰＭＯＳが形成される領域（図１５（Ｂ）〜図２０（Ｂ））の工程を示している。なお、同一図番号であるたとえば図１５（Ａ）と図１５（Ｂ）とは同一工程を行なった態様を示している。
【００６４】
図１５（Ａ）（Ｂ）を参照して、半導体基板ＳＵＢの主表面上に、たとえば熱酸化法を用いて、たとえばシリコン酸化膜からなる絶縁層ＩＩＩが形成される。次に、通常の写真製版技術およびエッチング技術により、絶縁層ＩＩＩの一部を薄くする。ここでは次にイオン注入しようとする領域において他の領域よりも絶縁層ＩＩＩが少し薄くなるようにエッチングされることが好ましい。
【００６５】
次に、パターニングされた絶縁層ＩＩＩをマスクとして、通常のイオン注入技術を用いて、半導体基板ＳＵＢの内部の所望の領域に、ｎ型不純物を有する埋め込み拡散層ＢＳＢが形成される。埋め込みの際には、たとえばアンチモン（Ｓｂ）が５０ＫｅＶ以上２００ＫｅＶ以下のエネルギで１Ｅ１２ｃｍ-2以上１Ｅ１４ｃｍ-2以下の濃度で注入され、その後１０００℃以上１２００℃以下の温度で熱処理されることにより当該注入された不純物が拡散されることが好ましい。なお図１５以降においては、ｎ型不純物が注入された領域を「−」のマークで示している。
【００６６】
図１６（Ａ）（Ｂ）を参照して、絶縁層ＩＩＩのパターンが除去された後、半導体基板ＳＵＢおよび埋め込み拡散層ＢＳＢの上面上を覆うように、通常のエピタキシャル成長法により、たとえばｐ型不純物を含むエピタキシャル層ＰＥＰ（第１の不純物層）が形成される。エピタキシャル層ＰＥＰは、たとえば抵抗率が１０Ωｃｍ以上３０Ωｃｍ以下であることが好ましい。
【００６７】
図１７（Ａ）（Ｂ）を参照して、エピタキシャル層ＰＥＰの表面上に、たとえば熱酸化法を用いて、たとえばシリコン酸化膜からなる絶縁層ＩＩＩが形成される。次に絶縁層ＩＩＩ上に感光剤としてのフォトレジストＰＲが塗布され、通常の写真製版技術により当該フォトレジストＰＲがパターニングされる。次に、パターニングされたフォトレジストＰＲをマスクとして、通常のイオン注入技術により、フォトレジストＰＲに覆われない領域の真下のエピタキシャル層ＰＥＰの内部に、ｎ型不純物が注入される。このとき、たとえばリン（Ｐ）が５０ＫｅＶ以上３００ＫｅＶ以下のエネルギで１Ｅ１２ｃｍ-2以上１Ｅ１４ｃｍ-2以下の濃度で注入されることが好ましい。ここでは絶縁層ＩＩＩを貫通するようにｎ型不純物が注入されることにより、エピタキシャル層ＰＥＰの表面がダメージを受けることが抑制されることが好ましい。
【００６８】
図１８（Ａ）（Ｂ）を参照して、図１７におけるフォトレジストＰＲが除去された後、再びフォトレジストＰＲが塗布され、図１７と同様に通常の写真製版技術により当該フォトレジストＰＲがパターニングされる。次に、図１７と同様のイオン注入技術により、フォトレジストＰＲに覆われない領域の真下のエピタキシャル層ＰＥＰの内部にｎ型不純物が注入される。図１８の工程においては、所望の領域に、たとえばリン（Ｐ）が２００ＫｅＶ以上８００ＫｅＶ以下のエネルギで１Ｅ１２ｃｍ-2以上１Ｅ１３ｃｍ-2以下の濃度で注入されることが好ましい。このため図１８（Ａ）と図１７（Ａ）とを比較して、図１８の工程においては、図１７の工程よりも深い領域に不純物が注入される。
【００６９】
図１９（Ａ）（Ｂ）を参照して、図１８におけるフォトレジストＰＲが除去された後、再びフォトレジストＰＲが塗布され、図１７と同様に通常の写真製版技術により当該フォトレジストＰＲがパターニングされる。次に、図１７と同様のイオン注入技術により、フォトレジストＰＲに覆われない領域の真下のエピタキシャル層ＰＥＰの内部にｐ型不純物が注入される。ここでは、図１９の断面図における、図１７の工程において不純物が注入された領域に隣接する領域にｐ型不純物が注入される。このとき、たとえばボロン（Ｂ）が５０ＫｅＶ以上２００ＫｅＶ以下のエネルギで１Ｅ１３ｃｍ-2以上１Ｅ１４ｃｍ-2以下の濃度で注入されることが好ましい。なお図１９においては、ｐ型不純物が注入された領域を「＋」のマークで示している。
【００７０】
図２０（Ａ）（Ｂ）を参照して、図１７〜図１９の各工程においてエピタキシャル層ＰＥＰの内部に注入された不純物が、たとえば１０００℃以上１３００℃以下の温度で熱処理されることにより、下方へ押し込まれるように拡散される。この処理により、ｎ型不純物を有する高耐圧ウェル領域ＨＶＮＷ、ｎ型不純物を有する拡散層ＯＦＰおよびｐ型不純物を有する拡散層ＯＦＢが形成される。より具体的には、高耐圧ウェル領域ＨＶＮＷは、図１７に示す工程において注入されるｎ型不純物により形成される領域であり、拡散層ＯＦＰは、図１８に示す工程において注入されるｎ型不純物により形成される領域である。拡散層ＯＦＢは、図１９に示す工程において注入されるｐ型不純物により形成される領域である。図２０（Ｂ）に示す拡散層ＯＦＢは図５に示す拡散層ＯＦＢに相当し、図２０（Ｂ）に示す高耐圧ウェル領域ＨＶＮＷは図５に示す高耐圧ウェル領域ＨＶＮＷに相当する。このようにして、エピタキシャル層ＰＥＰの内部に高耐圧ウェル領域ＨＶＮＷ（第２の不純物層）が形成される。高耐圧ウェル領域ＨＶＮＷを挟むように、エピタキシャル層ＰＥＰの内部に１対の拡散層ＯＦＢ（第３の不純物層）が形成される。
【００７１】
図２１〜図３０については、出力回路のＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ（図２参照）が形成される領域（図２１（Ａ）〜図３０（Ａ））、双方向ＳＷ（図２参照）としての双方向ＰＭＯＳが形成される領域（図２１（Ｂ）〜図３０（Ｂ））および入力回路（図１参照）などに用いられる低電圧（Low Voltage）用ＮＭＯＳ（ＬＶ−ＮＭＯＳ）および低電圧用ＰＭＯＳ（ＬＶ−ＰＭＯＳ）が形成される領域（図２１（Ｃ）〜図３０（Ｃ））の工程を示している。なお、同一図番号であるたとえば図２１（Ａ）と図２１（Ｂ）と図２１（Ｃ）とは同一工程を行なった態様を示している。
【００７２】
図２１（Ａ）〜（Ｃ）を参照して、たとえば通常のＬＯＣＯＳ法により、たとえばシリコン酸化膜からなるフィールド酸化膜ＦＯが形成される。フィールド酸化膜ＦＯは、高耐圧（ＨＶ）のＭＯＳトランジスタが形成される領域（図２１（Ａ）（Ｂ）参照）および低電圧（ＬＶ）のＭＯＳトランジスタが形成される領域（図２１（Ｃ）参照）のいずれにおいても、エピタキシャル層ＰＥＰの最上面に沿う方向に関する隣接する構成要素（領域）間の電気的な絶縁のために形成される絶縁層である。またフィールド酸化膜ＦＯは、特に高耐圧（ＨＶ）のＭＯＳトランジスタが形成される領域（図２１（Ａ）（Ｂ）参照）においては、形成するＭＯＳトランジスタのゲート酸化膜（たとえば図５のゲート絶縁膜ＧＩ）として形成されることが好ましい。ただし、たとえばＬＯＣＯＳ法を用いずに通常のＣＶＤ（Chemical Vapor Deposition）法を用いてフィールド酸化膜ＦＯ（高耐圧ＭＯＳトランジスタにおけるゲート絶縁膜ＧＩ）を形成してもよい。
【００７３】
図２１（Ａ）〜図３０（Ａ）においては、高耐圧ＮＭＯＳトランジスタが形成される領域をＨＶ−Ｎ、高耐圧ＰＭＯＳトランジスタが形成される領域をＨＶ−Ｐと示している。図２１（Ｃ）〜図３０（Ｃ）においては、低電圧ＮＭＯＳトランジスタが形成される領域をＬＶ−Ｎ、低電圧ＰＭＯＳトランジスタが形成される領域をＬＶ−Ｐと示している。
【００７４】
図２２（Ａ）〜（Ｃ）を参照して、まず保護膜として、熱酸化法により形成されるシリコン酸化膜、窒化膜、およびＣＶＤ法により形成されるシリコン酸化膜がこの順に積層されるように形成される。図２２においては熱酸化法により形成されるシリコン酸化膜を記号ＩＩで記し、窒化膜およびＣＶＤ法により形成されるシリコン酸化膜をまとめて絶縁層ＩＩＩとして記している。次に通常の写真製版技術およびエッチング技術により、上記保護膜がパターニングされる。さらにエピタキシャル層ＰＥＰの最上面からたとえば埋め込み拡散層ＢＳＢに達する深さとなるように溝部ＴＲをエッチングする。この溝部ＴＲはたとえば埋め込み拡散層ＢＳＢが形成された領域や、双方向ＳＷが形成される領域を他の領域と分離するために形成される。
【００７５】
図２３（Ａ）〜（Ｃ）を参照して、溝部ＴＲの内壁面に熱酸化法によるシリコン酸化膜からなる絶縁層ＩＩＩを形成した後、溝部ＴＲの内部にたとえば多結晶シリコン膜ＰＹが充填される。この処理においてはたとえばＣＶＤ法が用いられる。次に、通常のエッチング技術を用いて、たとえばエピタキシャル層ＰＥＰの上面上に形成された多結晶シリコン膜が除去され、溝部ＴＲの内部の多結晶シリコン膜ＰＹの上面上の領域が酸化される。その後、図２２の工程において形成された保護膜が除去される。
【００７６】
図２４（Ａ）〜（Ｃ）を参照して、たとえばＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域、ならびにＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域において、通常の写真製版技術およびイオン注入技術により、エピタキシャル層ＰＥＰ内の所望の領域に拡散層ＮＷが形成される。拡散層ＮＷは、たとえば図１５の工程と同様のイオン注入技術を用いて、エピタキシャル層ＰＥＰの表面上に形成された薄膜をマスク（保護膜）として用いながら形成される、ｎ型不純物を有する領域である。たとえばリン（Ｐ）が１５ＫｅＶ以上８００ＫｅＶ以下のエネルギで１Ｅ１２ｃｍ-2以上１Ｅ１４ｃｍ-2以下の濃度で、異なるエネルギを多段階に用いることにより注入されることが好ましい。
【００７７】
図２５（Ａ）〜（Ｃ）を参照して、エピタキシャル層ＰＥＰ内の所望の領域に拡散層ＰＷが形成される。拡散層ＰＷは、図２４の工程と同様の通常の写真製版技術およびイオン注入技術を用いて形成される。ここでは、たとえばボロン（Ｂ）が１０ＫｅＶ以上５００ＫｅＶ以下のエネルギで１Ｅ１２ｃｍ-2以上１Ｅ１４ｃｍ-2以下の濃度で、異なるエネルギを多段階に用いることにより注入されることが好ましい。図２５（Ｂ）に示す拡散層ＰＷは図５に示す拡散層ＰＷに相当する。このようにして、拡散層ＯＦＢの内部に１対の拡散層ＰＷ（第４の不純物層）が形成される。
【００７８】
図２６（Ｂ）を参照して、双方向ＰＭＯＳ形成領域におけるエピタキシャル層ＰＥＰの表面（最上面）の所望の領域に拡散層ＯＦＢ２（第５の不純物層）が形成される。ここでは拡散層ＯＦＢ２は、ゲート電極ＧＥの真下に配置される高耐圧ウェル領域ＨＶＮＷの配置される方向へ向かうように、拡散層ＯＦＢから（基板ＳＵＢの主表面に沿って）突出するように形成されることが好ましく、拡散層ＯＦＢ２はゲート電極ＧＥの真下に配置される高耐圧ウェル領域ＨＶＮＷと接続してもよい。１対の拡散層ＯＦＢ２のうち少なくとも一方は、拡散層ＯＦＢから延びて高耐圧ウェル領域ＨＶＮＷを接続するように形成されることが好ましい。図２６（Ｂ）においては双方の拡散層ＯＦＢ２が、拡散層ＯＦＢと高耐圧ウェル領域ＨＶＮＷとを接続するように形成されている。
【００７９】
拡散層ＯＦＢ２は、図２４および図２５の工程と同様のイオン注入技術を用いて形成される。ここでは、たとえばボロン（Ｂ）が１００ＫｅＶ以上８００ＫｅＶ以下のエネルギで１Ｅ１２ｃｍ-2以上１Ｅ１３ｃｍ-2以下の濃度で注入されることが好ましい。図２６（Ｂ）に示す拡散層ＯＦＢ２は図５に示す拡散層ＯＦＢ２に相当する。
【００８０】
以上により、拡散層ＰＷにおける不純物濃度は、拡散層ＯＦＢおよび拡散層ＯＦＢ２における不純物濃度よりも高くなり、拡散層ＯＦＢ２における不純物濃度は、拡散層ＯＦＢにおける不純物濃度よりも高くなるように、拡散層が形成されることが好ましい。さらに拡散層ＯＦＢ２におけるｐ型不純物濃度は、ウェル領域ＨＶＮＷにおけるｎ型不純物濃度よりも高くなるように、拡散層ＯＦＢ２が形成されることが好ましい。
【００８１】
本実施の形態においては、以上の手順により、拡散層ＯＦＢ，ＰＷ，ＯＦＢ２における不純物は第１導電型の不純物であり、高耐圧ウェル領域ＨＶＮＷにおける不純物は、第１導電型とは異なる第２導電型の不純物であることが好ましい。
【００８２】
本実施の形態においては、拡散層ＯＦＢおよび拡散層ＰＷは、単一の高耐圧ＭＯＳトランジスタの全体において、高耐圧ウェル領域ＨＶＮＷに対して、位置および形状が対称となるように配置されることが好ましい。
【００８３】
本実施の形態においては、拡散層ＯＦＢ２は、少なくともその一部がゲート電極ＧＥと平面的に重なるように形成されることが好ましい。
【００８４】
本工程の際にはＨＶ−ＮＭＯＳおよびＨＶ−ＰＭＯＳ形成領域、ならびにＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域においては処理がなされなくてもよいため、図２６（Ａ）および図２６（Ｃ）においてはそれぞれ図２５（Ａ）および図２５（Ｃ）と同様の図示がなされている。
【００８５】
図２６（Ｂ）に示す拡散層ＯＦＢ２は、図２１に示すフィールド酸化膜ＦＯ（ゲート絶縁膜ＧＩ）が形成された後、次に示すゲート電極ＧＥが形成される前であれば、工程順は入れ替えることができる。すなわち図２１〜図２５に示すいずれの工程の直後に、図２６（Ｂ）に示す拡散層ＯＦＢ２が形成されてもよい。
【００８６】
図２７（Ｃ）を参照して、まず特にＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域に形成されるゲート絶縁膜ＧＩが、たとえば熱酸化法により形成される。その後、図２７（Ａ）〜図２７（Ｃ）を参照して、ＣＶＤ法により多結晶シリコンの薄膜が形成され、さらにスパッタ法によりＷＳｉの薄膜が形成される。次に通常の写真製版技術およびエッチング技術により、上記の多結晶シリコンおよびＷＳｉの薄膜がパターニングされる。多結晶シリコンパターンＧＥとＷＳｉパターンＳＣとが積層された構造が、ゲート電極として形成される。
【００８７】
次に図示されないが、特にＬＶ−ＮＭＯＳおよびＬＶ−ＰＭＯＳ形成領域において、図２４および図２５に示す通常の写真製版技術およびイオン注入技術を用いて、いわゆるＬＤＤ（Lightly Doped Drain）領域が形成される。具体的には、たとえばボロン（Ｂ）が１０ＫｅＶ以上５０ＫｅＶ以下のエネルギで１Ｅ１３ｃｍ-2以上１Ｅ１４ｃｍ-2以下の濃度で注入され、さらにたとえばリン（Ｐ）が１０ＫｅＶ以上３０ＫｅＶ以下のエネルギで１Ｅ１３ｃｍ-2以上１Ｅ１４ｃｍ-2以下の濃度で注入されることにより、上記ＬＤＤ領域が形成される。
【００８８】
図２８（Ａ）〜図２８（Ｃ）を参照して、ＣＶＤ法によりシリコン酸化膜を形成した後エッチバックすることにより、ゲート電極ＧＥのサイドウォールとしての側壁絶縁層ＳＩが形成される。
【００８９】
さらに、通常の写真製版技術およびイオン注入技術を用いて、ｎ型のコンタクト拡散層ＮＷＣと、ｐ型のコンタクト拡散層ＰＷＣとが、それぞれ形成される。コンタクト拡散層ＮＷＣは、たとえば砒素（Ａｓ）が１０ＫｅＶ以上１００ＫｅＶ以下のエネルギで１Ｅ１３ｃｍ-2以上１Ｅ１６ｃｍ-2以下の濃度で注入されることにより形成される。コンタクト拡散層ＰＷＣは、たとえばボロン（Ｂ）が１０ＫｅＶ以上１００ＫｅＶ以下のエネルギで１Ｅ１３ｃｍ-2以上１Ｅ１６ｃｍ-2以下の濃度で注入されることにより形成される。
【００９０】
図２９（Ａ）〜図２９（Ｃ）を参照して、ここまでの工程で形成された各構成要素（領域）をすべて覆うように、たとえばＣＶＤ法により、シリコン酸化膜からなる層間絶縁層ＩＩＩが形成される。次に、通常の写真製版技術およびエッチング技術により、コンタクト拡散層ＮＷＣ，ＰＷＣの真上における層間絶縁層ＩＩＩがエッチングされ、ギャップＧＰが形成される。
【００９１】
図３０（Ａ）〜図３０（Ｃ）を参照して、ギャップＧＰの内壁および底面のバリアメタルとして、たとえばチタン（Ｔｉ）と窒化チタン（ＴｉＮ）とがスパッタ法により形成される。次に、ギャップＧＰの内部を充填するため、たとえばＣＶＤ法によってタングステン（Ｗ）がギャップＧＰの内部に埋め込まれる。その後エッチバックすることにより、図２９の工程で形成された絶縁層ＩＩＩの上面上のチタン、窒化チタン、タングステンの薄膜が除去される。以上によりコンタクト層ＣＴ（図５参照）が形成される。
【００９２】
さらにたとえばスパッタ法によりアルミニウムの薄膜が形成された後、通常の写真製版技術およびエッチング技術によりパターニングされることにより、アルミニウム配線ＡＬ１が所定の位置に形成され、ソース電極線Ｓ、ゲート電極線Ｇおよびドレイン電極線Ｄなどが形成される。以上により、図３０（Ｂ）中には、図５に示す、双方向スイッチ用の高耐圧ＭＯＳトランジスタが形成され、その他の領域においても高耐圧（低電圧）ＭＯＳトランジスタが形成される。
【００９３】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、エピタキシャル層の導電型において異なっている。以下、図３１を用いて、本実施の形態について説明する。
【００９４】
図３１における双方向スイッチ用の高耐圧ＭＯＳトランジスタは、図５に示す実施の形態１に係る双方向スイッチ用の高耐圧ＭＯＳトランジスタと比較して、エピタキシャル層ＮＥＰの導電型がｎ型である点においてのみ異なっている。すなわち本実施の形態においては、エピタキシャル層ＮＥＰとウェル領域ＨＶＮＷとがいずれもｎ型の不純物を含んでおり、エピタキシャル層ＮＥＰ（第１の不純物層）とウェル領域ＨＶＮＷ（第２の不純物層）との導電型が同一（ここではいずれもｎ型不純物を含む）になっている。
【００９５】
図３１に示す本実施の形態の高耐圧ＭＯＳトランジスタの構成は、図５に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図５に示す実施の形態１の構成と同様である。このため図３１において、同一の要素については同一の符号を付しその説明を繰り返さない。
【００９６】
本実施の形態のように、エピタキシャル層ＮＥＰとウェル領域ＨＶＮＷとの導電型を同じにすれば、たとえウェル領域ＨＶＮＷの深い領域（図の下側）においてｎ型不純物の濃度が低下しても、ウェル領域ＨＶＮＷの周囲のエピタキシャル層ＮＥＰに含まれるｎ型不純物がウェル領域ＨＶＮＷにｎ型不純物を補うことができる。このため本実施の形態においては実施の形態１における高耐圧ＭＯＳトランジスタに比べて、ウェル領域ＨＶＮＷにおけるｎ型不純物の濃度を高くすることができる。その結果、オフ状態の際に拡散層ＯＦＢ２（ｐ型）とウェル領域ＨＶＮＷ（ｎ型）との間でパンチスルー現象による電流の発生を抑制することができ、実施の形態１よりもさらに耐圧の低下を抑制する効果が高められる。
【００９７】
本実施の形態の製造方法においては、実施の形態１における図１６に示す工程において、ｎ型不純物を含むエピタキシャル層ＮＥＰ（第１の不純物層）が形成される点において実施の形態１の製造方法と異なる。しかし他の工程においては、実施の形態１の製造方法と同様である。
【００９８】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【００９９】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、各構成要素の導電型などにおいて異なっている。以下、図３２〜図３４を用いて、本実施の形態について説明する。
【０１００】
図３２における双方向スイッチ用の高耐圧ＭＯＳトランジスタは、図５に示す実施の形態１に係る双方向スイッチ用の高耐圧ＭＯＳトランジスタと比較して、第１の不純物層（エピタキシャル層ＮＥＰ）、第２の不純物層（高耐圧ウェル領域ＨＶＰＷ）、第３の不純物層ＯＦＰ、第４の不純物層（拡散層ＮＷ）、第５の不純物層ＯＦＰ２およびコンタクト拡散層ＮＷＣの導電型が異なっている。すなわち高耐圧ウェル領域ＨＶＰＷはｐ型の不純物を有しており、拡散層ＯＦＰ，ＯＦＰ２はｎ型の不純物を有している。ｎ型の不純物は実施の形態１と同様にたとえばリン（Ｐ）の不純物であり、ｐ型の不純物は実施の形態１と同様にたとえばボロン（Ｂ）の不純物であることが好ましい。
【０１０１】
また図３２のトランジスタには、埋め込み拡散層ＢＳＢが形成されていない。以上の点において、図３２のトランジスタは図３１のトランジスタと異なる。
【０１０２】
図３３における双方向スイッチ用の高耐圧ＭＯＳトランジスタは、図３２の高耐圧ＭＯＳトランジスタと比較して、エピタキシャル層ＰＥＰがｐ型の不純物層である点においてのみ異なっている。図３４における双方向スイッチ用の高耐圧ＭＯＳトランジスタは、図３１の高耐圧ＭＯＳトランジスタと比較して、埋め込み拡散層ＢＳＢが形成されていない点において異なっている。
【０１０３】
図３２〜図３４に示す本実施の形態の高耐圧ＭＯＳトランジスタの構成は、上記の他の高耐圧ＭＯＳトランジスタの構成と比較して、以上の点において異なっており、他の点においては図５に示す実施の形態１の構成と同様である。このため図３２〜図３４において、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１０４】
本実施の形態の各実施例のように、適宜各構成要素における不純物の導電型が変化しても、たとえば実施の形態１および実施の形態２と同様の位置および形状となり、実施の形態１と同様の不純物濃度の大小関係（たとえば図３２において、拡散層ＮＷは拡散層ＯＦＰ，ＯＦＰ２より不純物濃度が高く、拡散層ＯＦＰ２は拡散層ＯＦＰより不純物濃度が高い）とすれば、実施の形態１および実施の形態２と同様の作用効果を奏することができる。
【０１０５】
本実施の形態の製造方法においては、実施の形態１の製造方法を構成する一部の工程において、形成される不純物層の導電型が実施の形態１と異なる。たとえば図３２に示す高耐圧ＭＯＳトランジスタを形成する際には、図２０（Ｂ）の工程において、高耐圧ウェル領域ＨＶＮＷの代わりに、ｐ型不純物を含む高耐圧ウェル領域ＨＶＰＷが形成される。このため図１７に示す工程において、高耐圧ウェル領域ＨＶＰＷが形成される領域には、ｎ型不純物の代わりにｐ型不純物であるたとえばボロン（Ｂ）が注入される。同様に、図２０（Ｂ）の工程において、拡散層ＯＦＢの代わりに、ｎ型不純物を含む拡散層ＯＦＰが形成される。このため図１９に示す工程において、拡散層ＯＦＰが形成される領域には、ｐ型不純物の代わりにｎ型不純物であるたとえばリン（Ｐ）が注入される。他の領域においても同様に、実施の形態１の高耐圧ＭＯＳトランジスタと導電型が異なる領域（拡散層）においては、異なる導電型の不純物を注入することにより当該領域（拡散層）が形成されることが好ましい。
【０１０６】
図３２に示す高耐圧ＭＯＳトランジスタはいわゆるｎチャネル型トランジスタであるため、図３２に示すトランジスタの製造方法においては、実施の形態１の図１５（Ｂ）〜３０（Ｂ）に示す「双方向ＰＭＯＳ形成領域」は、「双方向ＮＭＯＳ形成領域」となる。図３３に示す高耐圧ＭＯＳトランジスタもいわゆるｎチャネル型トランジスタであるため、上記と同様に、実施の形態１の図１５（Ｂ）〜図３０（Ｂ）に示す「双方向ＰＭＯＳ形成領域」は、「双方向ＮＭＯＳ形成領域」となる。
【０１０７】
本実施の形態においても、実施の形態１と同様に、拡散層ＯＦＢ，ＰＷ，ＯＦＢ２における不純物は第１導電型の不純物であり、高耐圧ウェル領域ＨＶＮＷにおける不純物は、第１導電型とは異なる第２導電型の不純物であることが好ましい。
【０１０８】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１０９】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、拡散層ＯＦＢ２の構成において異なっている。以下、図３５〜図３７を用いて、本実施の形態について説明する。
【０１１０】
図３５における双方向スイッチ用の高耐圧ＭＯＳトランジスタは、図５に示す実施の形態１に係る双方向スイッチ用の高耐圧ＭＯＳトランジスタと比較して、片方の拡散層ＯＦＢ２が欠落している点において異なっている。具体的には、ソース電極線Ｓの拡散層ＯＦＢから、ウェル領域ＨＶＮＷの配置される方向へ、突出するように延びる拡散層ＯＦＢ２が形成されていない。ただしドレイン電極線Ｄの拡散層ＯＦＢから、ウェル領域ＨＶＮＷの配置される方向へ、突出するように延びる拡散層ＯＦＢ２は、実施の形態１と同様に、ウェル領域ＨＶＮＷと接続するように形成されている。その結果、図３５の高耐圧ＭＯＳトランジスタは、単一の高耐圧ＭＯＳトランジスタの全体において、高耐圧ウェル領域ＨＶＮＷに対して、位置および形状が対称となるように配置されていない。
【０１１１】
図３６における双方向スイッチ用の高耐圧ＭＯＳトランジスタは、図５に示す実施の形態１に係る双方向スイッチ用の高耐圧ＭＯＳトランジスタと比較して、片方の拡散層ＯＦＢ２が他方の拡散層ＯＦＢ２よりも、エピタキシャル層ＰＥＰの最上面に沿って延びる長さが短い。具体的には、ソース電極線Ｓの拡散層ＯＦＢから、ウェル領域ＨＶＮＷの配置される方向へ、突出するように延びる拡散層ＯＦＢ２は、ドレイン電極線Ｄの拡散層ＯＦＢから、ウェル領域ＨＶＮＷの配置される方向へ、突出するように延びる拡散層ＯＦＢ２よりも図の左右方向に延びる長さが短い。すなわち、ソース電極線Ｓの拡散層ＯＦＢから、ウェル領域ＨＶＮＷの配置される方向へ、突出するように延びる拡散層ＯＦＢ２は、ウェル領域ＨＶＮＷと接続されていない。その結果、図３６の高耐圧ＭＯＳトランジスタは、単一の高耐圧ＭＯＳトランジスタの全体において、高耐圧ウェル領域ＨＶＮＷに対して、位置および形状が対称となるように配置されていない。
【０１１２】
図３５〜図３６に示す本実施の形態の高耐圧ＭＯＳトランジスタの構成は、図５に示す実施の形態１の構成と比較して、以上の点において異なっており、他の点においては図５に示す実施の形態１の構成と同様である。このため図３５〜図３６において、同一の要素については同一の符号を付しその説明を繰り返さない。
【０１１３】
図３７のグラフの横軸、縦軸は図７のグラフと同様、それぞれ双方向スイッチ用の高耐圧ＭＯＳトランジスタに印加されるドレイン電圧、ドレイン電流を示している。本実施の形態のように、片方の拡散層ＯＦＢ２が欠落したり短くなったりしても、他方の拡散層ＯＦＢ２が図５に示す実施の形態１のトランジスタと同様の構成を有していれば、オン状態におけるチャネル長を実質的に短くする効果を奏し、オン抵抗の増加を抑制する効果を奏する。ただし図５に示す実施の形態１のトランジスタのように、双方の拡散層ＯＦＢ２が、ウェル領域ＨＶＮＷに接続されるように配置されれば、図３５および図３６に示す本実施の形態のトランジスタと比べて、上記のチャネル長を実質的に短くし、オン抵抗の増加を抑制する効果をより高めることができるため、ドレイン電流がより高くなる。しかし本実施の形態においても実施の形態１と同様に、オフ状態時の耐圧の減少を抑制することができ、高耐圧トランジスタとしての機能を確保することができる。
【０１１４】
本実施の形態に係る高耐圧ＭＯＳトランジスタは、たとえばドレインからソースの一方向のみに電流を流す用途のトランジスタに用いることにより、オン抵抗の増加およびオフ状態時の耐圧の低下を抑制する効果が高められる。つまり本実施の形態の高耐圧ＭＯＳトランジスタは、双方向スイッチ用として用いられなくてもよい。
【０１１５】
本実施の形態の製造方法においては、実施の形態１の図２６（Ｂ）に示す工程において形成される拡散層ＯＦＢ２の、図の左右方向に関する寸法が異なる点において、実施の形態１の製造方法と異なる。また本実施の形態に係る高耐圧ＭＯＳトランジスタは、拡散層ＯＦＢ２が高耐圧ウェル領域ＨＶＮＷに対して対称となるように配置されない。上記のように本実施の形態の高耐圧ＭＯＳトランジスタは、双方向スイッチ用として用いられなくてもよい。この場合、図３５および図３６に示すトランジスタの製造方法においては、実施の形態１の図１５（Ｂ）〜図３０（Ｂ）に示す「双方向ＰＭＯＳ形成領域」は、たとえば「片方向ＰＭＯＳ形成領域」となる。
【０１１６】
図３５〜図３６に示す構成は、たとえば実施の形態２および実施の形態３に示す各種構成を有する高耐圧ＭＯＳトランジスタと組み合わせて用いられてもよい。
【０１１７】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１１８】
以上に述べた本発明に係る高耐圧ＭＯＳトランジスタは、すべてｐ型不純物を有する半導体基板ＳＵＢ上に形成されているが、ｎ型不純物を有する半導体基板ＳＵＢ上に本発明に係る高耐圧ＭＯＳトランジスタを適用してもよい。
【０１１９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２０】
本発明は、高耐圧ＭＯＳトランジスタを有する半導体装置に、特に有利に適用されうる。
【符号の説明】
【０１２１】
ＡＬ１  アルミニウム配線、ＢＧ  バックゲート、ＢＳＢ  埋め込み拡散層、ＣＨＰ  半導体チップ、ＣＴ  コンタクト層、Ｄ  ドレイン電極線、ＦＯ  フィールド酸化膜、Ｇ  ゲート電極線、ＧＥ  多結晶シリコンパターン、ＧＩ  ゲート絶縁膜、ＧＰ  ギャップ、ＨＶＮＷ，ＨＶＰＷ  高耐圧ウェル領域、ＩＩＩ  絶縁層、ＮＥＰ，ＰＥＰ  エピタキシャル層、ＮＷ，ＯＦＢ，ＯＦＢ２，ＯＦＰ，ＯＦＰ２，ＰＷ  拡散層、ＮＷＣ，ＰＷＣ  コンタクト拡散層、ＰＲ  フォトレジスト、ＰＹ  多結晶シリコン膜、Ｓ  ソース電極線、ＳＣ  ＷＳｉパターン、ＳＩ  側壁絶縁膜、ＳＵＢ  半導体基板、ＴＲ  溝部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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