(57)【特許請求の範囲】
【請求項１】
階層化されたビット線構成を有する半導体装置であって、
選択ワード線に対応する第１のメモリセルの第１の信号を伝送する第１のローカルビット線と、
第１のスイッチを介して前記第１のローカルビット線と電気的に接続される第１のグローバルビット線と、
前記第１のグローバルビット線に接続される第１のセンスアンプと、
前記選択ワード線に対応する第２のメモリセルの第２の信号を伝送する第２のローカルビット線と、
第２のスイッチを介して前記第２のローカルビット線と電気的に接続される第２のグローバルビット線と、
前記第２のグローバルビット線に接続される第２のセンスアンプと、
前記第１及び第２のセンスアンプ、並びに前記第１及び第２のスイッチを制御する制御回路と、を備え、
前記制御回路は、前記選択ワード線が活性化され前記第１と第２のメモリセルが同時にアクセスされた後の第１の期間に、前記第１のスイッチを導通状態として前記第１のセンスアンプにより前記第１の信号を増幅するとともに、前記第２のスイッチを非導通状態とし、
前記第１の期間における前記第１のセンスアンプによるセンシングが終了した後の第２の期間に、前記第２のスイッチを導通状態として前記第２のセンスアンプにより前記第２の信号を増幅する、
ことを特徴とする半導体装置。
【請求項２】
更に、前記第１のグローバルビット線に固定電位を供給する第１の電位供給回路と、
前記第２のグローバルビット線に前記固定電位を供給する第２の電位供給回路と、を備え、
前記制御回路は、更に、前記第１の期間に前記第２の電位供給回路を活性化し、前記第１及び第２の期間に前記第１の電位供給回路を非活性化し、前記第１のセンスアンプを非活性状態に遷移させることに対応して前記第１の電位供給回路を活性化する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
更に、所定のピッチで、第１の方向に延在するＭ本のグローバルビット線を含むメモリセルアレイを備え、
前記Ｍ本のグローバルビット線は、前記第１のグローバルビット線と前記第２のグローバルビット線とを交互に配列してなり、
前記第１のセンスアンプは前記第１の方向の一方の端部に配置され、前記第２のセンスアンプは前記一方の端部と反対側の他方の端部に配置される、ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記メモリセルアレイは、前記第１の方向に延在するＭ×Ｎ本のローカルビット線を含み、
各々の前記第１のグローバルビット線に関連して、前記第１の方向に沿って区分されたＮ本の前記第１のローカルビット線及びＮ個の前記第１のスイッチが配置され、
各々の前記第２のグローバルビット線に関連して、前記第１の方向に沿って区分されたＮ本の前記第２のローカルビット線及びＮ個の前記第２のスイッチが配置される、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のセンスアンプは、第１の前記メモリセルアレイに含まれるグローバルビット線の電位を基準として、第２の前記メモリセルアレイに含まれる前記第１のグローバルビット線の電位をセンシングするオープンビット線方式で構成され、
前記第２のセンスアンプは、第３の前記メモリセルアレイに含まれるグローバルビット線の電位を基準として、第２の前記メモリセルアレイに含まれる前記第２のグローバルビット線の電位をセンシングするオープンビット線方式で構成される、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
更に、前記第１のローカルビット線の一端と前記第１のスイッチとの間に配置され、前記第１のローカルビット線がゲート端子に供給されるシングルエンド型の第１のローカルセンスアンプと、
前記第２のローカルビット線の一端と前記第２のスイッチとの間に配置され、前記第２のローカルビット線がゲート端子に供給されるシングルエンド型の第２のローカルセンスアンプと、
を備え、
前記第１のセンスアンプは、前記第１のグローバルビット線がゲート端子に供給されるシングルエンド型の第１のグローバルセンスアンプであり、
前記第２のセンスアンプは、前記第２のグローバルビット線がゲート端子に供給されるシングルエンド型の第２のグローバルセンスアンプである、ことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１及び第２のグローバルセンスアンプの各々は、両側に隣接する２つの前記メモリセルアレイに属する前記グローバルビット線に共有される、ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
更に、第１及び第２の入出力線と、
カラム選択線及び第１の選択信号に応じて、前記第１のセンスアンプを前記第１の入出力線と選択的に接続する第１のカラム選択回路と、
前記カラム選択線及び第２の選択信号に応じて、前記第２のセンスアンプを前記第２の入出力線と選択的に接続する第２のカラム選択回路と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項９】
複数のメモリセルアレイを並べてメモリバンクが構成され、
前記複数のメモリセルアレイのうち第１のメモリセルアレイが含む複数のワード線のうちの１本のワード線と、第２のメモリセルアレイが含む複数のワード線のうちの１本のワード線とが、前記選択ワード線として同時に活性化される、ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
指定されたロウアドレスに対応する前記選択ワード線を指定するロウアドレスのうちの所定ビットが異なる２本のワード線が同時に選択され、
前記制御回路は、前記選択ワード線を指定するロウアドレスのうちの所定ビットに応じて、対応する前記第１及び第２のセンスアンプのうちの一方を前記第１の期間に活性化し、他方を前記第２の期間に活性化する、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のグローバルビット線と前記第２のグローバルビット線は、物理的に隣接する、ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１のローカルビット線と前記第２のローカルビット線は、物理的に隣接する、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１のステップにおいて、一つのワード線が第１と第２のメモリセルを同時にアクセスし、
前記第１のステップ後の第２のステップにおいて、第１のローカルビット線に前記第１のメモリセルの情報を伝送し、且つ前記第１のローカルビット線を介して第１のグローバルビット線に前記第１のメモリセルの情報を伝送し、
並びに第２のローカルビット線に前記第２のメモリセルの情報を伝送し、且つ前記第２のローカルビット線に対応する第２のグローバルビット線に前記第２のメモリセルの情報を伝送せず、
前記第２のステップ後の第３のステップにおいて、前記第１のメモリセルの情報を前記第１のグローバルビット線を介して第１のアンプがセンシングし、
前記第３のステップ後の第４のステップにおいて、前記第２のローカルビット線を介して第２のグローバルビット線に前記第２のメモリセルの情報を伝送し、
前記第４のステップ後の第５のステップにおいて、前記第２のメモリセルの情報を前記第２のグローバルビット線を介して第２のアンプがセンシングする、ことを特徴とする半導体装置の制御方法。
【請求項１４】
前記第４及び第５のステップにおいて、前記第１のアンプの活性を維持し続ける、ことを特徴とする請求項１３に記載の半導体装置の制御方法。
【請求項１５】
前記第２及び第３のステップにおいて、前記第２のグローバルビット線を所定電位に維持し、
前記第４のステップにおいて、前記第２のグローバルビット線を前記所定電位からリリースする、ことを特徴とする請求項１３又は１４に記載の半導体装置の制御方法。
【請求項１６】
更に、前記第５のステップ後の第６のステップにおいて、前記第１のメモリセルの情報を書き換える、ことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置の制御方法。
【請求項１７】
更に、前記第６のステップにおいて、前記第２のメモリセルの情報を書き換える、ことを特徴とする請求項１６に記載の半導体装置の制御方法。
【請求項１８】
前記第２のステップにおいて、
前記第１のメモリセルの情報を前記第１のローカルビット線を介して第３のアンプがセンシングし、そのセンシングした情報を前記第１のグローバルビット線に前記第１のメモリセルの情報として伝送し、且つ、
前記第２のメモリセルの情報を前記第２のローカルビット線を介して第４のアンプがセンシングし、
前記第４のステップにおいて、前記第４のアンプがセンシングした情報を前記第２のグローバルビット線に前記第２のメモリセルの情報として伝送する、ことを特徴とする請求項１３乃至１７のいずれか一項に記載の半導体装置の制御方法。
【請求項１９】
前記第２のステップにおいて、前記第１のグローバルビット線へ前記第１のメモリセルの情報を伝送するのに同期して、前記第１のメモリセルの情報を前記第１のローカルビット線を介して第３のアンプがセンシングし、そのセンシングした情報を前記第１のグローバルビット線に前記第１のメモリセルの情報として伝送し、
前記第４のステップにおいて、前記第２のグローバルビット線へ前記第２のメモリセルの情報を伝送するのに同期して、前記第２のメモリセルの情報を前記第２のローカルビット線を介して第４のアンプがセンシングし、そのセンシングした情報を前記第２のグローバルビット線に前記第２のメモリセルの情報として伝送する、ことを特徴とする請求項１３乃至１７のいずれか一項に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グローバルビット線とローカルビット線とに階層化されたビット線構成を有するメモリセルアレイを備える半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体装置では、メモリセルアレイの微細化の進展に伴い、ビット線に接続されるメモリセル数の増加に起因する性能上の問題を克服するため、ビット線をグローバルビット線とローカルビット線とに階層化する構成が提案されている（例えば、特許文献１参照）。例えば、メモリセルサイズとしては、６Ｆ２セルや４Ｆ２セル（Ｆは最小加工寸法）に縮小することが要請されており、この場合のビット線ピッチは加工限界である２Ｆにする必要がある。一般に階層化ビット線構成を採用する場合は、所定ピッチで配列された複数のグローバルビット線がそれらの両側（両端）に位置する複数のセンスアンプと交互に接続されるとともに、各々のグローバルビット線に対し、その延伸方向に区分されたＮ個のセグメントに対応するＮ本のローカルビット線が配置される。また、ビット線ピッチを縮小する上で、それに合わせてセンスアンプを配置することが困難になるので、グローバルビット線の両側の端部に複数のセンスアンプを交互に接続する配置（いわゆる千鳥配置）が有効である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２６２６３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、階層化ビット線構成を採用したとしても、ビット線ピッチを２Ｆ程度まで縮小すると、ビット線容量の全体のうち隣接ビット線間のカップリング容量が占める割合が増加することは避けられない。そして、メモリセルにおけるメモリセル容量の減少とも相まって、隣接ビット線間のカップリング容量の影響により隣接ビット線間のカップリングノイズの増大が顕著になる。従って、ワード線の選択時にメモリセルから読み出した信号電圧をセンスアンプによりセンス増幅する際、隣接ビット線間のカップリングノイズが増大し、センスアンプのセンスマージンが低下することが問題となる。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の半導体装置は、階層化されたビット線構成を有する半導体装置であって、選択ワード線に対応する第１のメモリセルの第１の信号を伝送する第１のローカルビット線と、第１のスイッチを介して前記第１のローカルビット線と電気的に接続される第１のグローバルビット線と、前記第１のグローバルビット線に接続される第１のセンスアンプと、前記選択ワード線に対応する第２のメモリセルの第２の信号を伝送する第２のローカルビット線と、第２のスイッチを介して前記第２のローカルビット線と電気的に接続される第２のグローバルビット線と、前記第２のグローバルビット線に接続される第２のセンスアンプと、前記第１及び第２のセンスアンプ、並びに前記第１及び第２のスイッチを制御する制御回路と、を備え、前記制御回路は、前記選択ワード線が活性化され前記第１と第２のメモリセルが同時にアクセスされた後の第１の期間に、前記第１のスイッチを導通状態として前記第１のセンスアンプにより前記第１の信号を増幅するとともに、前記第２のスイッチを非導通状態とし、前記第１の期間における前記第１のセンスアンプによるセンシングが終了した後の第２の期間に、前記第２のスイッチを導通状態として前記第２のセンスアンプにより前記第２の信号を増幅する。
【０００６】
本発明の半導体装置によれば、半導体装置における読み出し動作時に選択ワード線を駆動したとき、第１の期間には、第１の信号が第１のローカルビット線、第１のスイッチ、第１のグローバルビット線を経由して第１のセンスアンプで増幅され、第２の期間には、第２の信号が第２のローカルビット線、第２のスイッチ、第２のグローバルビット線を経由して第２のセンスアンプで増幅される。このとき、第１の期間における第２のスイッチは非導通に制御される。よって、第１及び第２のグローバルビット線は、互いに異なるタイミングで各々に付随するセンスアンプが動作するので、双方の間のカップリングノイズの影響を抑制することができる。
【０００７】
例えば、第１及び第２のグローバルビット線を交互に配列したメモリセルアレイを構成し、第１及び第２のセンスアンプをいわゆる千鳥配置した場合は、偶数番目と奇数番目のグローバルビット線の間でカップリングノイズの影響を確実に抑制可能となるので、微細化によりビット線ピッチを縮小した場合に顕著な効果を奏する。そして、第１及び第２の電位供給回路により、非導通の側のグローバルビット線に固定電位を供給すれば、それがシールド線として機能するので、カップリングノイズを一層抑制することができる。
【０００８】
また、本発明の半導体装置の制御方法によれば、第１のステップにおいて、一つのワード線が第１と第２のメモリセルを同時にアクセスし、前記第１のステップ後の第２のステップにおいて、第１のローカルビット線に前記第１のメモリセルの情報を伝送し、且つ前記第１のローカルビット線を介して第１のグローバルビット線に前記第１のメモリセルの情報を伝送し、並びに第２のローカルビット線に前記第２のメモリセルの情報を伝送し、且つ前記第２のローカルビット線に対応する第２のグローバルビット線に前記第２のメモリセルの情報を伝送せず、前記第２のステップ後の第３のステップにおいて、前記第１のメモリセルの情報を前記第１のグローバルビット線を介して第１のアンプがセンシングし、前記第３のステップ後の第４のステップにおいて、前記第２のローカルビット線を介して第２のグローバルビット線に前記第２のメモリセルの情報を伝送し、前記第４のステップ後の第５のステップにおいて、前記第２のメモリセルの情報を前記第２のグローバルビット線を介して第２のアンプがセンシングする。
【発明の効果】
【０００９】
以上述べたように、本発明によれば、加工寸法の微細化に伴い隣接ビット線間のカップリング容量が大きくなった場合でも、例えば、読み出し動作時に２つのメモリセルのそれぞれの信号を異なる時間（第１の読み出し期間と第２の読み出し期間の２回の期間）に分けてそれぞれ対応する複数のセンスアンプにより増幅することで、隣接するビット線間のカップリングノイズを十分に抑制することができるので、センスアンプのセンスマージンが向上するという効果がある。一方、外部からメモリセルにデータを書き込む場合には、第１及び第２の読み出し期間による両者の増幅動作後に書き込みを行うことで、隣接するビット線間のカップリングノイズによる影響を防止する効果がある。
【００１０】
また、千鳥配置されたセンスアンプを入出力線と接続する場合、メモリセルアレイの両側に配置されたそれぞれのセンスアンプ群を独立に異なる入出力線に接続可能とすることで、それぞれのセンスアンプ群のデータを異なる時間でそれぞれ読み出す際に互いの増幅動作に与える影響を抑えることができる。さらに、ロウアドレスの所定ビットのみが異なる２本のワード線を同時に選択し、その所定ビットに応じてセンスアンプ群の活性化するタイミングを制御することで、汎用的なＤＲＡＭとの互換性を保つ効果がある。
【００１１】
以上のように、本発明の構成は、加工寸法が微細化された階層ビット線構成を有する半導体装置のうち、特に、オープンビット線構成、あるいはシングルエンド構成のメモリセルアレイに適用する場合に有効である。この場合、グローバルビット線のビット線容量を小さくしつつ、隣接するグローバルビット線間のカップリングノイズを抑制することができ、微細化によりメモリセル容量が減少したとしても、十分なセンスマージンを確保し得る大容量の半導体装置を実現することができる。また、隣接するメモリセルアレイがグローバルセンスアンプを共用する構成に適用することで、チップ面積を増加させることなくセンスマージンを向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の技術思想を示す原理図である。
【図２】第１実施形態のＤＲＡＭの全体構成を示すブロック図である。
【図３】第１実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。
【図４】図２のカラム系回路に含まれるカラム選択回路の構成例を示す図。
【図５】図３との対比のためオープンビット線方式を採用した従来型のメモリセルアレイ及びその周辺部の構成を示す図である。
【図６】図３のメモリセルアレイの動作時の動作波形を示す図である。
【図７】第２実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。
【図８】図７のメモリセルアレイの動作時の動作波形を示す図である。
【図９】第３実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。
【図１０】第４実施形態のＤＲＡＭにおいて、第３実施形態のメモリセルアレイ（図９）を用いて構成したメモリバンクの概要を示す図である。
【発明を実施するための形態】
【００１３】
本発明の課題を解決する技術思想の代表的な例を以下に示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
【００１４】
図１に示すように、本発明の技術思想の一例は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化されたビット線構成を有する半導体装置に対して適用されるものである。一方のローカルビット線ＬＢＬ１と他方のローカルビット線ＬＢＬ２は、共通のワード線（不図示）が選択されることによって、それぞれ対応する複数のメモリセルが同時にアクセスされる。選択ワード線に対応するメモリセルから信号を読み出す際、一方のローカルビット線ＬＢＬ１には第１の信号が伝送され、他方のローカルビット線ＬＢＬ２には第２の信号が伝送される。グローバルビット線ＧＢＬとローカルビット線ＬＢＬ間は、スイッチＳ１、Ｓ２によって電気的に接続（導通）する。一方のローカルビット線ＬＢＬは、スイッチＳ１を介して一方のグローバルビット線ＧＢＬ１と選択的に接続され、他方のローカルビット線ＬＢＬ２は、スイッチＳ２を介して他方のグローバルビット線ＧＢＬ２と選択的に接続される。一方のグローバルビット線ＧＢＬ１の一端（図１の左側）にはセンスアンプＳＡ１が接続されるとともに、他方のグローバルビット線ＧＢＬ２の一端（図２の右側）にはセンスアンプＳＡ２が接続されている。特に制約されないが、図１のセンスアンプＳＡ１、ＳＡ２を交互に配置（いわゆる千鳥配置）する構成が望ましい。
【００１５】
図１に示すように、グローバルビット線ＧＢＬとローカルビット線ＬＢＬは、不図示の基板（例えばシリコン基板）に対し、その各レイヤにそれぞれ対応する。例えば、ローカルビット線ＬＢＬは拡散層、グローバルビット線ＧＢＬは金属層にそれぞれ対応する。
【００１６】
図１（Ａ）に示すように、ワード線（不図示）が選択された（活性化された）後の第１の期間には、スイッチＳ１を導通させてローカルビット線ＬＢＬ１とグローバルビット線ＧＢＬ１が電気的に接続する。つまり、選択ワード線によって選択されたローカルビット線ＬＢＬ１に接続する第１のメモリセルの情報は、グローバルビット線ＧＢＬ１に伝達される。そしてグローバルビット線ＧＢＬ１を介して伝送される第１のメモリセルの信号がセンスアンプＳＡ１により増幅される。このとき、スイッチＳ２は非導通に保たれる。また、図１（Ｂ）に示すように、選択ワード線の駆動時に、第１の期間から所定時間が経過した後（センスアンプＳＡ１のセンシング後）の第２の期間には、スイッチＳ２を導通させてローカルビット線ＬＢＬ２とグローバルビット線ＧＢＬ２が電気的に接続する。つまり、選択ワード線によって選択されたローカルビット線ＬＢＬ２に接続する第２のメモリセルの情報は、グローバルビット線ＧＢＬ２に伝達される。そしてグローバルビット線ＧＢＬ２を介して伝送される信号がセンスアンプＳＡ２により増幅される。よって、２つのセンスアンプＳＡ１、ＳＡ２の増幅動作は互いに異なるタイミングで行われる。２本のグローバルビット線ＧＢＬ１、ＧＢＬ２が、それぞれ対応するセンスアンプＳＡ１、ＳＡ２によって同一時刻（同一期間）に互いに異なる電位に遷移するときの相互のカップリングノイズの影響を抑制可能である。グローバルビット線ＧＢＬ１がセンスアンプＳＡ１によってセンシングされるとき、スイッチＳ２によって非導通に保たれるグローバルビット線ＧＢＬ２は、まだセンスアンプＳＡ２によるセンシングは行われていない。よって、グローバルビット線ＧＢＬ１は、グローバルビット線ＧＢＬ２が独立して動作することによるグローバルビット線ＧＢＬ２の電位の遷移の影響を受けない。他方、グローバルビット線ＧＢＬ２がセンスアンプＳＡ２によってセンシングされるとき、グローバルビット線ＧＢＬ１は、センシングが終了しているか、センシングがほぼ終了段階となっている。よって、グローバルビット線ＧＢＬ２は、グローバルビット線ＧＢＬ１が独立して動作することによるグローバルビット線ＧＢＬ１の電位の遷移の影響を受けない。これによりセンスマージン（２つのセンスアンプＳＡ１、ＳＡ２のそれぞれのセンスマージン）の向上を図ることができる。第１の期間から第２の期間の切り替え時期、すなわち前記所定時間は、好ましくはセンスアンプＳＡ１のセンシングによってグローバルビット線ＧＢＬ１の電位の遷移変化率が２０パーセント以下程度であればよい。異なる視点から述べると、センスアンプＳＡ１のセンシングによってグローバルビット線ＧＢＬ１の電位が所望の電位の８０パーセント程度に到達すればよい。更に好ましくは、この場合、少なくとも２本のグローバルビット線ＧＢＬ１、ＧＢＬ２のうち、先行して増幅動作しないグローバルビット線側（グローバルビット線ＧＢＬ２）に、固定電位を供給する素子を付加することが好ましい。少なくともグローバルビット線ＧＢＬ１に関連するセンスアンプＳＡ１がセンシングする期間中、前記固定電位を供給する素子（プリチャージ素子）を活性化させるように制御することで、シールド効果（グローバルビット線ＧＢＬ１に対する、グローバルビット線ＧＢＬ２のシールド効果）を得ることができ、カップリングノイズを一層抑制することができる。
【００１７】
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した４つの実施形態ついて順次説明する。
【００１８】
［第１実施形態］
図２は、第１実施形態のＤＲＡＭの全体構成を示すブロック図である。図２に示すＤＲＡＭは、複数のワード線ＷＬと複数のビット線ＢＬ（後述のローカルビット線）の各交点に配置された多数のメモリセルＭＣを含むメモリセルアレイ１０と、このメモリセルアレイ１０に付随するロウ系回路１１及びカラム系回路１２とを備えている。ロウ系回路１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路１２には、複数のビット線ＢＬに対応して設けられる多数の回路群が含まれる。なお、第１実施形態では、階層化ビット線構成が採用されるので、メモリセルアレイ１０のビット線ＢＬは、上位階層のグローバルビット線ＧＢＬと下位階層のローカルビット線ＬＢＬとに階層化されるが、詳細については後述する。
【００１９】
外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路１２に送られる。カラム系回路１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。
【００２０】
コマンドデコーダ１７は、外部から入力される制御信号に基づきＤＡＲＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。制御回路１８による動作制御は、クロック発生回路（不図示）が発生する内部クロックに連動して行われる。さらに、制御回路１８は、メモリセルアレイ１０内の複数の回路（後述するワード線ＷＬ、センスアンプＳＡ、グローバルビット線ＧＢＬとローカルビット線ＬＢＬを電気的に接続する階層スイッチ、グローバルビット線ＧＢＬとローカルビット線ＬＢＬをそれぞれプリチャージする素子等）を制御する。また、モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。
【００２１】
次に図３は、図２のＤＲＡＭのうちメモリセルアレイ１０及びその周辺部の構成を示す図である。図３に示すように、第１実施形態のメモリセルアレイ１０は、オープンビット線方式を採用するとともに、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬとからなる階層化ビット線構成を採用している。図３のメモリセルアレイ１０には、例えば、Ｍ本のグローバルビット線ＧＢＬが所定ピッチで配列されるとすると、メモリセルアレイ１０の左側と右側にそれぞれＭ／２個ずつのセンスアンプＳＡが千鳥状に配置されている。すなわち、Ｍ本のグローバルビット線ＧＢＬが図３の上方から下方に向けて０番〜Ｍ−１番の順に並ぶとしたとき、偶数番目のグローバルビット線ＧＢＬ（Ｅ）は左側のセンスアンプＳＡ（Ｅ）に接続され、奇数番目のグローバルビット線ＧＢＬ（Ｏ）は右側のセンスアンプＳＡ（Ｏ）に接続されている。左側のセンスアンプＳＡ（Ｅ）は、センスアンプ活性化信号Ｓ１により活性され、右側のセンスアンプＳＡ（Ｏ）は、センスアンプ活性化信号Ｓ２により活性される。
【００２２】
また、各々のセンスアンプＳＡには、上述のグローバルビット線ＧＢＬに加えて、センスアンプＳＡを挟んでグローバルビット線ＧＢＬの反対側に配置される相補グローバルビット線／ＧＢＬが接続される。すなわち、左側のセンスアンプＳＡ（Ｅ）には相補グローバルビット線／ＧＢＬ（Ｅ）が接続され、右側のセンスアンプＳＡ（Ｏ）には、相補グローバルビット線／ＧＢＬ（Ｏ）が接続されている。相補グローバルビット線／ＧＢＬは、対応するセンスアンプＳＡがグローバルビット線ＧＢＬの電位をセンシングする際にセンシングの基準となる電位を供給する。
【００２３】
偶数番目のグローバルビット線ＧＢＬ（Ｅ）には、プリチャージ用のＰＭＯＳ型のトランジスタＱ１０（本発明の第１の電位供給回路）が接続されている。トランジスタＱ１０は、ゲートに印加されるプリチャージ信号／ＧＢＰＥがローレベルに制御されたとき、グローバルビット線ＧＢＬ（Ｅ）にプリチャージ電圧ＶＢＬＰを供給する。奇数番目のグローバルビット線ＧＢＬ（Ｏ）には、プリチャージ用のＰＭＯＳ型のトランジスタＱ２０（本発明の第２の電位供給回路）が接続されている。トランジスタＱ２０は、ゲートに印加されるプリチャージ信号／ＧＢＰＯがローレベルに制御されたとき、グローバルビット線ＧＢＬ（Ｏ）にプリチャージ電圧ＶＢＬＰを供給する。なお、相補グローバルビット線／ＧＢＬには、上述のトランジスタＱ１０、Ｑ２０に対応するプリチャージ用のトランジスタＱ１０’、Ｑ２０’が接続されている。
【００２４】
階層化ビット線構成に対応して、各々のグローバルビット線ＧＢＬの延在方向にセグメント化されたＮ本のローカルビット線ＬＢＬが配置されている。すなわち、偶数番目のグローバルビット線ＧＢＬ（Ｅ）に沿って、Ｎ本のローカルビット線ＬＢＬ（Ｅ）が同方向に配置され、奇数番目のグローバルビット線ＧＢＬ（Ｏ）に沿って、Ｎ本のローカルビット線ＬＢＬ（Ｏ）が同方向に配置されている。図３においては、各々のグローバルビット線ＧＢＬに関し、それぞれセグメント化されたＮ本のローカルビット線ＬＢＬのうちの１本のみを示している。各々のローカルビット線ＬＢＬには複数のメモリセルＭＣが接続され、選択された１本のワード線ＷＬとローカルビット線ＬＢＬとの交点に配置されたメモリセルＭＣの信号電圧がローカルビット線ＬＢＬに読み出される。なお、図３では、複数のワード線ＷＬのうち１本のワード線ＷＬのみを示している。
【００２５】
上述したように、各々のローカルビット線ＬＢＬには複数のメモリセルＭＣが接続されているため、その単位長さあたりの寄生容量はグローバルビット線ＧＢＬの寄生容量に比べて数倍大きい。従って、階層ビット線構成の採用により、ローカルビット線ＬＢＬの長さはグローバルビット線ＧＢＬの長さの１／Ｎになるので、トータルのビット線容量は大幅に削減可能となる。なお、実際には、例えば、Ｎ＝８〜１６の範囲に設定しておけば、メモリセル容量Ｃｓが小さいメモリセルＭＣから十分な信号電圧を読み出すことができる。このように、階層化ビット線構成を採用することは、各々のローカルビット線ＬＢＬの長さを短縮して寄生容量を小さくする上で有益である。
【００２６】
偶数番目のローカルビット線ＬＢＬ（Ｅ）には、ＰＭＯＳ型のトランジスタＱ１１とＮＭＯＳ型のトランジスタＱ１２（本発明の第１のスイッチ）が接続されている。プリチャージ用のトランジスタＱ１１は、ゲートに印加されるプリチャージ信号／ＬＢＰがローレベルに制御されたとき、ローカルビット線ＬＢＬ（Ｅ）にプリチャージ電圧ＶＢＬＰを供給する。トランジスタＱ１２は、ゲートに印加される接続制御信号ＬＳＷＥに応じて、ローカルビット線ＬＢＬ（Ｅ）とグローバルビット線ＧＢＬ（Ｅ）との間の接続を制御する。また、奇数番目のローカルビット線ＬＢＬ（Ｏ）には、ＰＭＯＳ型のトランジスタＱ２１とＮＭＯＳ型のトランジスタＱ２２（本発明の第２のスイッチ）が接続されている。プリチャージ用のトランジスタＱ２１は、ゲートに印加されるプリチャージ信号／ＬＢＰがローレベルに制御されたとき、ローカルビット線ＬＢＬ（Ｏ）にプリチャージ電圧ＶＢＬＰを供給する。トランジスタＱ２２は、ゲートに印加される接続制御信号ＬＳＷＯに応じて、ローカルビット線ＬＢＬ（Ｏ）とグローバルビット線ＧＢＬ（Ｏ）との間の接続を制御する。
【００２７】
図４は、図３の構成に関連して、カラム系回路１２（図２）に含まれるカラム選択回路２０の構成例を示す図である。図４に示すように、カラム選択回路２０は、カラム選択線ＹＳを駆動するカラムデコーダ（不図示）と、カラムスイッチとして機能するＮＭＯＳ型のトランジスタＱ５０〜Ｑ５３、Ｑ５０’〜Ｑ５３’、Ｑ６０〜Ｑ６３、Ｑ６０’〜Ｑ６３’と、ＡＮＤゲートＡＥ、ＡＯとを含んでいる。図４の例では、８個のセンスアンプＳＡに対して１本のカラム選択線ＹＳが配置される場合を示している。
【００２８】
一方のＡＮＤゲートＡＥは、一方のＩＯ選択信号ＳＩＯＥとカラム選択線ＹＳとの論理積を取り、それを８個のトランジスタＱ５０〜Ｑ５３、Ｑ５０’〜Ｑ５３’の各ゲートに供給する。左側のセンスアンプＳＡ（Ｅ）の側では、ＡＮＤゲートＡＥの出力に応じて、トランジスタＱ５０〜Ｑ５３が各々のグローバルビット線ＧＢＬ（Ｅ）を４本の入出力線ＩＯ０Ｅ〜ＩＯ３Ｅと選択的に接続し、トランジスタＱ５０’〜Ｑ５３’が各々の相補グローバルビット線／ＧＢＬ（Ｅ）を４本の相補入出力線／ＩＯ０Ｅ〜／ＩＯ３Ｅと選択的に接続する。
【００２９】
他方のＡＮＤゲートＡＯは、他方のＩＯ選択信号ＳＩＯＯとカラム選択線ＹＳとの論理積を取り、それを８個のトランジスタＱ６０〜Ｑ６３、Ｑ６０’〜Ｑ６３’の各ゲートに供給する。右側のセンスアンプＳＡ（Ｏ）の側では、ＡＮＤゲートＡＯの出力に応じて、トランジスタＱ６０〜Ｑ６３が各々のグローバルビット線ＧＢＬ（Ｏ）を４本の入出力線ＩＯ０Ｏ〜ＩＯ３Ｏと選択的に接続し、トランジスタＱ６０’〜Ｑ６３’が各々の相補グローバルビット線／ＧＢＬ（Ｏ）を４本の相補入出力線／ＩＯ０Ｏ〜／ＩＯ３Ｏと選択的に接続する。
【００３０】
図４の構成において、例えば、最初にセンス増幅動作を行なったセンスアンプＳＡ（Ｅ）から入出力線にデータを読み出す場合、あるいは各入出力線からセンスアンプＳＡ（Ｅ）へのデータの書き込みに際して、センスアンプＳＡ（Ｏ）が２回目のセンス増幅動作中である場合には、一方のＩＯ選択信号ＳＩＯＥがハイレベルに制御され、他方のＩＯ選択信号ＳＩＯＯがローレベルに制御される。これにより、他方のセンスアンプＳＡ（Ｏ）の動作に影響を与えることなく、一方のセンスアンプＳＡ（Ｅ）からのデータの読み出し又は書き込みを行うことができる。また、２回目のセンス増幅動作（すなわち、他方のセンスアンプＳＡ（Ｏ）のセンス増幅動作）の終了後には、２つのＩＯ選択信号ＳＩＯＥ、ＳＩＯＯを適宜選択することにより、センスアンプＳＡ（Ｅ）、ＳＡ（Ｏ）のうちの一方のみ又は両方を同時に選択してデータを読み書きすることができる。
【００３１】
ここで、第１実施形態の構成上の特徴について、図３を図５と対比しながら説明する。図５は、オープンビット線方式を採用した従来型のメモリセルアレイ１０及びその周辺部の構成を示す比較例である。図５の比較例では、ビット線構成は非階層であり、例えば、Ｎ本のビット線ＢＬに対応するＮ個のセンスアンプＳＡが千鳥状に配置されている。また、図５において、ワード線ＷＬと、偶数番目のビット線ＢＬ（Ｅ）に対応する相補ビット線／ＢＬ（Ｅ）及びトランジスタＱａ、Ｑａ’と、奇数番目のビット線ＢＬ（Ｏ）に対応する相補ビット線／ＢＬ（Ｏ）及びトランジスタＱｂ、Ｑｂ’と、各トランジスタＱａ、Ｑａ’、Ｑｂ、Ｑｂ’のゲートに印加されるプリチャージ信号／ＰＣについては、いずれも図３の構成に対応している。しかし、図５においては、図３のローカルビット線ＬＢＬ及びトランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２が設けられていない。そのため、選択されたワード線ＷＬに対応するメモリセルＭＣから読み出した信号電圧をセンスアンプＳＡでセンス増幅する際、隣接するビット線ＢＬの間のカップリング容量Ｃｂｂの影響によるカップリングノイズが問題となる。特に、微細加工に伴いビット線ピッチを低減した場合は、ビット線容量の全体に占めるカップリング容量Ｃｂｂの割合が増加するから、カップリングノイズが増大し、センスアンプＳＡのセンスマージンの低下を招く。第１実施形態（図３）の構成では、グローバルビット線ＧＢＬとローカルビット線ＬＢＬの間のスイッチとして機能するトランジスタＱ１２、Ｑ２２を設け、後述の制御を行うことにより、上記カップリングノイズの低減を実現している。
【００３２】
次に、第１実施形態のメモリセルアレイ１０の動作について説明する。図６は、図３のメモリセルアレイ１０各部の動作波形を示している。まず、初期時点（プリチャージ解除期間Ｔ１の前）では、すべてのグローバルビット線ＧＢＬ、／ＧＢＬ及びローカルビット線ＬＢＬはプリチャージ電圧ＶＢＬＰにプリチャージされた状態にある。また、センスアンプ活性化信号Ｓ１、Ｓ２、プリチャージ信号／ＧＢＰＥ、／ＧＢＰＯ、／ＬＢＰ、接続制御信号ＬＳＷＥ、ＬＳＷＯ及びワード線ＷＬは、いずれもローレベル（グランド電位ＶＳＳ）になっている。
【００３３】
プリチャージ解除期間Ｔ１は、複数のノードをそれぞれ所望の電位へ制御しているプリチャージ動作を解除する期間である。プリチャージ解除期間Ｔ１には、プリチャージ信号／ＬＢＰ、／ＧＢＰＥがローレベルからハイレベル（電源電圧ＶＤＤ）に制御され、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬ（Ｅ）がそれぞれプリチャージ電圧ＶＢＬＰにプリチャージされた状態でフローティングとなる。このとき、プリチャージ信号／ＧＢＰＯはローレベルに保たれ続けるので、グローバルビット線ＧＢＬ（Ｏ）はプリチャージ電圧ＶＢＬＰにプリチャージされた状態を維持する。
【００３４】
次いで選択期間Ｔ２には、接続制御信号ＬＳＷＥがローレベルからハイレベルである電圧ＶＰＰに制御されることにより、トランジスタＱ１２（図３）を介してローカルビット線ＬＢＬ（Ｅ）とグローバルビット線ＧＢＬ（Ｅ）が電気的に接続される。一方、接続制御信号ＬＳＷＯはローレベルに保たれ続けるので、ローカルビット線ＬＢＬ（Ｏ）とグローバルビット線ＧＢＬ（Ｏ）は電気的に切り離された状態を維持する。続いて、ワード線ＷＬが選択状態の電圧ＶＰＰに駆動されることによって、複数のメモリセルＭＣから複数の信号電圧がそれぞれ対応する複数のローカルビット線ＬＢＬに読み出される。このとき、接続制御信号ＬＳＷＥがハイレベルであるので、対応する信号電圧はローカルビット線ＬＢＬ（Ｅ）からグローバルビット線ＧＢＬ（Ｅ）に伝送される。他方、接続制御信号ＬＳＷＯがローレベルであるので、対応する信号電圧はローカルビット線ＬＢＬ（Ｏ）にとどまる。グローバルビット線ＧＢＬ（Ｏ）は、プリチャージ電圧ＶＢＬＰに制御され続けている。図６の例では、偶数番目のローカルビット線ＬＢＬ（Ｅ）とグローバルビット線ＧＢＬ（Ｅ）の側の信号電圧がハイレベル（情報「１」）であり、奇数番目のローカルビット線ＬＢＬ（Ｏ）の側の信号電圧がローレベル（情報「０」）である場合を示している。図６に示すように、ローカルビット線ＬＢＬ（Ｅ）の電位変化に比べてローカルビット線ＬＢＬ（Ｏ）の電位変化の方が大きくなっている。これは、接続制御信号ＬＳＷＯによってグローバルビット線ＧＢＬ（Ｏ）と電気的に切り話された状態のローカルビット線ＬＢＬ（Ｏ）の寄生容量が、接続制御信号ＬＳＷＥによってグローバルビット線ＧＢＬ（Ｅ）と電気的に接続された状態のローカルビット線ＬＢＬ（Ｅ）の寄生容量よりも小さいためである。
【００３５】
センス増幅期間Ｔ３（本発明の第１の期間に含まれる）には、センスアンプ活性化信号Ｓ１がローレベルからハイレベルに制御されてセンスアンプＳＡ（Ｅ）が活性化される。センスアンプＳＡ（Ｅ）が活性化すると、グローバルビット線ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ）の各電位は電源電圧ＶＤＤにセンス増幅されるとともに、相補グローバルビット線／ＧＢＬ（Ｅ）の電位はグランド電位ＶＳＳにセンス増幅される。なお、センスアンプＳＡ（Ｅ）の右側のグローバルビット線ＧＢＬ（Ｅ）とローカルビット線ＬＢＬ（Ｅ）の階層化に対応して、センスアンプＳＡ（Ｅ）の左側の相補グローバルビット線／ＧＢＬ（Ｅ）と相補ローカルビット線／ＬＢＬ（Ｅ）が階層化されている。そのため、グローバルビット線ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ）に対する制御と同様、相補グローバルビット線／ＧＢＬ（Ｅ）と相補ローカルビット線／ＬＢＬ（Ｅ）とを電気的に接続するように制御することで、センスアンプＳＡ（Ｅ）の両側の階層化ビット線における寄生容量を等しくすることが望ましい。相補ローカルビット線／ＬＢＬ（Ｅ）に接続されるメモリセルＭＣに関連するワード線ＷＬ（不図示）は、非活性の状態にある。
【００３６】
上記センス増幅期間Ｔ３においては、グローバルビット線ＧＢＬ（Ｏ）がプリチャージ電圧ＶＢＬＰにプリチャージされ続けた状態にあるため、これが１回目のセンシングに伴うグローバルビット線ＧＢＬ（Ｅ）の電位の遷移に対するシールド線として機能する。すなわち、グローバルビット線ＧＢＬ（Ｅ）に対し、隣接するグローバルビット線ＧＢＬ（Ｏ）からのカップリングノイズを大幅に低減可能なシールド効果を得ることができる。更に、シールド線として機能するグローバルビット線ＧＢＬ（Ｏ）は、その両側に配置する複数のグローバルビット線ＧＢＬ（Ｅ）間の相互ノイズを大幅に低減可能なシールド効果を有する。一方、上述したようにローカルビット線ＬＢＬ（Ｏ）は、ローレベルの信号電圧（情報「０」）が読み出された状態にあるので、隣接するローカルビット線ＬＢＬ（Ｅ）からのカップリングノイズ（情報「１」）を受けることになる。しかし、ローカルビット線ＬＢＬの長さが短く、かつメモリセル容量Ｃｓの影響で寄生容量が大きくなっているため、上述のカップリングノイズによる影響は抑制される。
【００３７】
次いで、２回目のプリチャージ解除期間Ｔ４には、プリチャージ信号／ＧＢＰＯがローレベルからハイレベルに制御され、グローバルビット線ＧＢＬ（Ｏ）がプリチャージ電圧ＶＢＬＰにプリチャージされた状態でフローティングとなる。続いて選択期間Ｔ５になると、接続制御信号ＬＳＷＯがローレベルからハイレベルである電圧ＶＰＰに制御されることによって、トランジスタＱ２２（図３）を介してローカルビット線ＬＢＬ（Ｏ）とグローバルビット線ＧＢＬ（Ｏ）が電気的に接続される。その結果、ローカルビット線ＬＢＬ（Ｏ）とグローバルビット線ＧＢＬ（Ｏ）の間のチャージシェアにより、ローカルビット線ＬＢＬ（Ｏ）のローレベルの信号電圧（情報「０」）がグローバルビット線ＧＢＬ（Ｏ）に伝送される。
【００３８】
２回目のセンス増幅期間Ｔ６（本発明の第２の期間に含まれる）には、センスアンプ活性化信号Ｓ２がローレベルからハイレベルに制御されることによってセンスアンプＳＡ（Ｏ）が活性化される。センスアンプＳＡ（Ｏ）が活性化すると、グローバルビット線ＧＢＬ（Ｏ）及びローカルビット線ＬＢＬ（Ｏ）の各電位はグランド電位ＶＳＳにセンス増幅されるとともに、相補グローバルビット線／ＧＢＬ（Ｏ）の電位は電源電圧ＶＤＤにセンス増幅される。この場合も、上述したように、センスアンプＳＡ（Ｏ）の両側の階層化ビット線における寄生容量を等しくすべく、相補グローバルビット線／ＧＢＬ（Ｏ）と相補ローカルビット線／ＬＢＬ（Ｏ）とを電気的に接続するように制御することが望ましい。
【００３９】
上記センス増幅期間Ｔ６においては、既にグローバルビット線ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ）が１回目のセンス増幅を終えて電源電圧ＶＤＤを保持し続ける状態にあるため、これが２回目のセンス増幅に伴うグローバルビット線ＧＢＬ（Ｏ）の電位の遷移に対するシールド線としてそれぞれ機能する。すなわち、グローバルビット線ＧＢＬ（Ｏ）及びローカルビット線ＬＢＬ（Ｏ）に対して、それぞれ隣接するグローバルビット線ＧＢＬ（Ｅ）からのカップリングノイズを大幅に低減可能なシールド効果を得ることができる。更に、シールド線としてそれぞれ機能するグローバルビット線ＧＢＬ（Ｅ）は、その両側にそれぞれ配置する複数のグローバルビット線ＧＢＬ（Ｏ）間の相互ノイズを、それぞれ大幅に低減可能なシールド効果を有する。
【００４０】
なお、センス増幅期間Ｔ６の終了後の書き込み期間Ｔ７は、第１実施形態において、半導体装置の外部から複数のローカルビット線ＬＢＬにそれぞれ接続する複数のメモリセルＭＣに対する書き込み動作を行うために設定されている。図６の例では、選択されたワード線ＷＬに関連する複数のメモリセルＭＣのうち、ローカルビット線ＬＢＬ（Ｅ）に関連するメモリセルＭＣにローカルビット線ＬＢＬ（Ｅ）を経由してロー（情報「０」）のデータを書き込む場合の動作波形を示している。つまり、前述の説明のとおり、ローカルビット線ＬＢＬ（Ｅ）に関連するメモリセルＭＣは、情報「１」を有しており、そのメモリセルＭＣに情報「０」を書き込む。書き込み期間Ｔ７において、グローバルビット線ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ）がライトアンプ（不図示）によってグランド電位ＶＳＳに駆動されるとともに、相補グローバルビット線／ＧＢＬ（Ｅ）が電源電圧ＶＤＤに駆動される。つまり、書き込み期間Ｔ７は、センス増幅期間Ｔ６（本発明の第２の期間）の後に実行される。これにより、グローバルビット線ＧＢＬ（Ｏ）及びローカルビット線ＬＢＬ（Ｏ）のセンス増幅は、上記書き込み動作に先立つセンス増幅期間Ｔ６に既に終了しているので、グローバルビット線ＧＢＬ（Ｅ）の電位の遷移が、センシング時のグローバルビット線ＧＢＬ（Ｏ）にカップリングノイズを与えない。グローバルビット線ＧＢＬ（Ｏ）及びローカルビット線ＬＢＬ（Ｏ）に関連するメモリセルＭＣに対する書き込み動作も同様である。グローバルビット線ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ）のセンス増幅は、上記書き込み動作に先立つセンス増幅期間Ｔ３に既に終了しているので、グローバルビット線ＧＢＬ（Ｏ）の電位の遷移が、センシング時のグローバルビット線ＧＢＬ（Ｅ）にカップリングノイズを与えない。これらの発明開示は、センスアンプＳＡが微小電位をセンシングする期間に、物理的に隣接する隣接ラインが少なくとも電位遷移していないことが重要であることを示す。
【００４１】
プリチャージ期間Ｔ８になると、ワード線ＷＬがハイレベルから非選択状態のローレベルに戻ってメモリセルＭＣがローカルビット線ＬＢＬから電気的に切り離される。また、接続制御信号ＬＳＷＥ、ＬＳＷＯがハイレベルからローレベルに制御され、ローカルビット線ＬＢＬがグローバルビット線ＧＢＬから電気的に切り離される。続いて、センスアンプ活性化信号Ｓ１、Ｓ２がハイレベルからローレベルに制御されてセンスアンプＳＡの活性化が終了する。続いて、プリチャージ信号／ＧＢＰＥ、／ＧＢＰＯ、／ＬＢＰがハイレベルからローレベルに制御され、グローバルビット線ＧＢＬ、相補グローバルビット線／ＧＢＬ、ローカルビット線ＬＢＬがプリチャージ電圧ＶＢＬＰにプリチャージされる。この時点で図６に示す一連のサイクルが終了する。
【００４２】
［第１実施形態の変形例］
第１実施形態の変形例として、接続制御信号ＬＳＷＥ及び接続制御信号ＬＳＷＯの制御については、以下の制御も可能である。すなわち、初期時点（プリチャージ解除期間Ｔ１の前）においては、接続制御信号ＬＳＷＥ及び接続制御信号ＬＳＷＯの両者を導通状態（ハイレベル）に制御する。選択期間Ｔ２において、接続制御信号ＬＳＷＯを非導通状態（ローレベル）とし且つ接続制御信号ＬＳＷＥを導通状態（ハイレベル）に維持し続ける。選択期間Ｔ５において、接続制御信号ＬＳＷＥを非導通状態（ローレベル）とし且つ接続制御信号ＬＳＷＯを非導通状態（ローレベル）から導通状態（ハイレベル）に制御する。
【００４３】
［第２実施形態］
次に、本発明を適用した第２実施形態のＤＲＡＭについて説明する。第２実施形態において、図２のＤＲＡＭの全体構成については共通するので、説明を省略する。図７は、第２実施形態のＤＲＡＭのうちメモリセルアレイ１０及びその周辺部の構成を示す図であり、図３に対応する範囲を示している。図７に示すように、第２実施形態のメモリセルアレイ１０は、階層化ビット線構成を採用しているが、第１実施形態のようなオープンビット線方式ではなく、シングルエンド型のアンプを適用したシングルエンドアレイ構成を採用している。例えば、シングルエンド型のローカルセンスアンプＬＳＡは、アンプを構成する第１トランジスタのゲート端子（アンプの入力ノード）がメモリセルＭＣに接続するローカルビット線ＬＢＬに接続され、そのドレイン端子（アンプの出力ノード）が上位階層であるグローバルビット線ＧＢＬに電気的に接続される。ローカルセンスアンプＬＳＡの活性化を制御する第２トランジスタは、第１トランジスタと直列に接続される。ローカルビット線ＬＢＬには、第１プリチャージトランジスタが付加される。シングルエンド型のグローバルセンスアンプＧＳＡは、アンプを構成する第１トランジスタのゲート端子（アンプの入力ノード）がグローバルビット線ＧＢＬに接続され、そのドレイン端子（アンプの出力ノード）が上位階層であるデータバス線に電気的に接続される。グローバルセンスアンプＧＳＡの活性化を制御する第２トランジスタは、第１トランジスタと直列に接続される。グローバルビット線ＧＢＬには、第２プリチャージトランジスタが付加される。つまり、シングルエンド型のアンプは、そのセンシング時に基準となる相補ビット線を必要としない。図７において、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの配置については、図３の場合と同様である。
【００４４】
一方、偶数番目のグローバルビット線ＧＢＬ（Ｅ）は左側のグローバルセンスアンプＧＳＡ（Ｅ）に接続され、奇数番目のグローバルビット線ＧＢＬ（Ｏ）は右側のグローバルセンスアンプＧＳＡ（Ｏ）に接続されている。左側のグローバルセンスアンプＧＳＡ（Ｅ）は、センスアンプ活性化信号Ｓ３により活性され、右側のグローバルセンスアンプＧＳＡ（Ｏ）は、センスアンプ活性化信号Ｓ４により活性される。なお、各々のグローバルセンスアンプＧＳＡは、シングルエンド型のセンスアンプであるため、図３とは異なり、１本のグローバルビット線ＧＢＬのみが接続される。
【００４５】
偶数番目のグローバルビット線ＧＢＬ（Ｅ）には、プリチャージ用のＰＭＯＳ型のトランジスタＱ３０（本発明の第１の電位供給回路）が接続されている。トランジスタＱ３０は、ゲートに印加されるプリチャージ信号／ＧＢＰＥがローレベルに制御されたとき、グローバルビット線ＧＢＬ（Ｅ）に電源電圧ＶＤＤを供給する。奇数番目のグローバルビット線ＧＢＬ（Ｏ）には、プリチャージ用のＰＭＯＳ型のトランジスタＱ４０（本発明の第２の電位供給回路）が接続されている。トランジスタＱ４０は、ゲートに印加されるプリチャージ信号／ＧＢＰＯがローレベルに制御されたとき、グローバルビット線ＧＢＬ（Ｏ）に電源電圧ＶＤＤを供給する。
【００４６】
各々のローカルビット線ＬＢＬの一端には、シングルエンド型のローカルセンスアンプＬＳＡが設けられ、起動信号（不図示）に応じてローカルビット線ＬＢＬの信号がローカルセンスアンプＬＳＡによってセンス増幅される。図７に示すように、偶数番目のローカルビット線ＬＢＬ（Ｅ）に接続されるローカルセンスアンプＬＳＡ（Ｅ）と、奇数番目のローカルビット線ＬＢＬ（Ｏ）に接続されるローカルセンスアンプＬＳＡ（Ｏ）とは交互に配列されている。ローカルセンスアンプＬＳＡ（Ｅ）には、ＮＭＯＳ型のトランジスタＱ３１、Ｑ３２が接続されている。プリチャージ用のトランジスタＱ３１は、ゲートに印加されるプリチャージ信号ＬＢＰがハイレベルに制御されたとき、ローカルビット線ＬＢＬ（Ｅ）にグランド電位ＶＳＳを供給する。トランジスタＱ３２は、ゲートに印加される接続制御信号ＬＳＷＥに応じて、ローカルセンスアンプＬＳＡ（Ｅ）の出力ノードとグローバルビット線ＧＢＬ（Ｅ）との間の接続を制御する。また、ローカルセンスアンプＬＳＡ（Ｏ）には、ＮＭＯＳ型のトランジスタＱ４１、Ｑ４２が接続されている。プリチャージ用のトランジスタＱ４１は、ゲートに印加されるプリチャージ信号ＬＢＰがハイレベルに制御されたとき、ローカルビット線ＬＢＬ（Ｏ）にグランド電位ＶＳＳを供給する。トランジスタＱ４２は、ゲートに印加される接続制御信号ＬＳＷＯに応じて、ローカルセンスアンプＬＳＡ（Ｏ）の出力ノードとグローバルビット線ＧＢＬ（Ｏ）との間の接続を制御する。なお、トランジスタＱ３２及びトランジスタＱ４２は、それぞれ対応するローカルセンスアンプＬＳＡの活性化を制御する前記第２トランジスタとすることもできる。
【００４７】
なお、第２実施形態では、グローバルビット線ＧＢＬのプリチャージ電圧が電源電圧ＶＤＤであって、ローカルビット線ＬＢＬのプリチャージ電圧がグランド電位ＶＳＳである場合を示しているが、それぞれのプリチャージ電圧はグローバルセンスアンプＧＳＡとローカルセンスアンプＬＳＡの回路形式に対応して適宜に変更してもよい。
【００４８】
第２実施形態において、階層化ビット線構成に対応する配置は第１実施形態と同様であるが、これに加えて、センスアンプ構成も階層化されている点が特徴的である。よって、ローカルビット線ＬＢＬの寄生容量を小さくした上で、ローカルセンスアンプＬＳＡによって信号電圧を増幅することにより、グローバルビット線ＧＢＬを高速に駆動することができる。
【００４９】
次に、第２実施形態のメモリセルアレイ１０の動作について説明する。図８は、図７のメモリセルアレイ１０の各部の動作波形を示している。まず、初期時点（プリチャージ解除期間Ｔ１０の前）では、すべてグローバルビット線ＧＢＬは電源電圧ＶＤＤにプリチャージされた状態にあり、すべてローカルビット線ＬＢＬはグランド電位ＶＳＳにプリチャージされた状態にある。また、センスアンプ活性化信号Ｓ３、Ｓ４、プリチャージ信号／ＧＢＰＥ、／ＧＢＰＯ、接続制御信号ＬＳＷＥ、ＬＳＷＯ、及びワード線ＷＬはそれぞれローレベル（グランド電位ＶＳＳ）になっており、プリチャージ信号ＬＢＰはハイレベル（電源電圧ＶＤＤ）になっている。
【００５０】
プリチャージ解除期間Ｔ１０には、プリチャージ信号／ＧＢＰＥがローレベルからハイレベルに、プリチャージ信号ＬＢＰがハイレベルからローレベルにそれぞれ制御され、グローバルビット線ＧＢＬ（Ｅ）は電源電圧ＶＤＤにプリチャージされた状態でフローティングになり、ローカルビット線ＬＢＬはグランド電位ＶＳＳにプリチャージされた状態でフローティングとなる。このとき、プリチャージ信号／ＧＢＰＯはローレベルに保たれ続けるので、グローバルビット線ＧＢＬ（Ｏ）は電源電圧ＶＤＤにプリチャージされた状態を維持する。
【００５１】
次いで選択期間Ｔ１１には、ワード線ＷＬが選択状態の電圧ＶＰＰに駆動されると、対応する複数のメモリセルＭＣから信号電圧がそれぞれ読みだされる。図８の例では、偶数番目のローカルビット線ＬＢＬ（Ｅ）にハイレベル（情報「１」）の信号電圧が読みだされ、奇数番目のローカルビット線ＬＢＬ（Ｏ）にローレベル（情報「０」）の信号電圧が読みだされる場合を示している。図８に示すように、ローカルビット線ＬＢＬ（Ｅ）は寄生容量が小さいため、その電位変化は大きくなっている。一方、ローカルビット線ＬＢＬ（Ｏ）は、プリチャージされたときのグランド電位ＶＳＳを保ち続ける。
【００５２】
センス増幅期間Ｔ１２には、接続制御信号ＬＳＷＥがローレベルからハイレベルである電圧ＶＰＰに制御され、トランジスタＱ３２（図７）を介してローカルセンスアンプＬＳＡ（Ｅ）の出力ノードとグローバルビット線ＧＢＬ（Ｅ）が電気的に接続される。このとき、ローカルセンスアンプＬＳＡ（Ｅ）によって反転駆動されるグローバルビット線ＧＢＬ（Ｅ）の電位は、グランド電位ＶＳＳに低下する。続いて、センスアンプ活性化信号Ｓ３がローレベルからハイレベルに制御されてグローバルセンスアンプＧＳＡ（Ｅ）が活性化され、グローバルビット線ＧＢＬ（Ｅ）の信号電圧がグローバルセンスアンプＧＳＡ（Ｅ）によってセンスラッチされる。一方、接続制御信号ＬＳＷＯはローレベルに保たれ続けるので、グローバルビット線ＧＢＬ（Ｏ）とローカルセンスアンプＬＳＡ（Ｏ）は電気的に切り離された状態を維持する。
【００５３】
上記センス増幅期間Ｔ１２においては、グローバルビット線ＧＢＬ（Ｏ）が電源電圧ＶＤＤにプリチャージされ続けた状態にあるため、これがシールド線として機能する。よって、第１実施形態の場合と同様、グローバルビット線ＧＢＬ（Ｅ）に対し、隣接するグローバルビット線ＧＢＬ（Ｏ）からのカップリングノイズや、あるいは、さらに隣接するグローバルビット線ＧＢＬ（Ｅ）からのカップリングノイズを大幅に低減可能なシールド効果を得ることができる。
【００５４】
次いで、２回目のプリチャージ解除期間Ｔ１３には、プリチャージ信号／ＧＢＰＯがローレベルからハイレベルに制御され、グローバルビット線ＧＢＬ（Ｏ）が電源電圧ＶＤＤにプリチャージされた状態でフローティングとなる。続いてセンス増幅期間Ｔ１４になると、接続制御信号ＬＳＷＯがローレベルからハイレベルである電圧ＶＰＰに制御され、トランジスタＱ４２（図７）を介してローカルセンスアンプＬＳＡ（Ｏ）とグローバルビット線ＧＢＬ（Ｏ）が電気的に接続される。このとき、ローカルセンスアンプＬＳＡ（Ｏ）によって反転駆動されるグローバルビット線ＧＢＬ（Ｏ）の電位は電源電圧ＶＤＤを維持し続ける。続いて、センスアンプ活性化信号Ｓ４がローレベルからハイレベルに制御されてグローバルセンスアンプＧＳＡ（Ｏ）が活性化され、グローバルビット線ＧＢＬ（Ｏ）の信号電圧がグローバルセンスアンプＧＳＡ（Ｏ）によってセンスラッチされる。
【００５５】
上記センス増幅期間Ｔ１４においては、グローバルビット線ＧＢＬ（Ｅ）はグローバルセンスアンプＧＳＡ（Ｅ）により駆動された状態を保っているため、これがシールド線として機能する。すなわち、グローバルビット線ＧＢＬ（Ｏ）に対して、隣接するグローバルビット線ＧＢＬ（Ｅ）からのカップリングノイズや、さらに隣接するグローバルビット線ＧＢＬ（Ｏ）からのカップリングノイズを大幅に低減可能なシールド効果を得ることができる。
【００５６】
なお、第１実施形態と同様、センス増幅期間Ｔ１４の終了後の書き込み期間Ｔ１５が設定されている。図８の例では、読み出し対象のメモリセルＭＣ（選択されたワード線ＷＬに関連する複数のメモリセルＭＣ）への再書き込み（リストア）を行う場合の動作波形を示している。このとき、グローバルビット線ＧＢＬ（Ｅ）及びローカルビット線ＬＢＬ（Ｅ）が電源電圧ＶＤＤに駆動され、対応するメモリセルＭＣにハイレベルが再書き込みされる。またグローバルビット線ＧＢＬ（Ｏ）及びローカルビット線ＬＢＬ（Ｏ）がグランド電位ＶＳＳに駆動され、対応するメモリセルＭＣにローレベルが再開込みされる。なお、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬ間には、再書き込み用の不図示のトランジスタが配置され、不図示の書き込み制御信号によってグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの間が電気的に接続する。これにより、グローバルビット線ＧＢＬ（Ｏ）の駆動は、上記再書き込み動作に先立つセンス増幅期間Ｔ１４に行うことができるので、グローバルビット線ＧＢＬ（Ｏ）にカップリングノイズを与えることを防止することができる。
【００５７】
プリチャージ期間Ｔ１６になると、ワード線ＷＬがハイレベルから非選択状態のローレベルに戻ってメモリセルＭＣがローカルビット線ＬＢＬから電気的に切り離される。また、接続制御信号ＬＳＷＥ、ＬＳＷＯがハイレベルからローレベルに制御され、ローカルセンスアンプＬＳＡがグローバルビット線ＧＢＬから電気的に切り離される。続いて、センスアンプ活性化信号Ｓ３、Ｓ４がハイレベルからローレベルに制御されてグローバルセンスアンプＧＳＡの活性化が終了する。なお、ローカルセンスアンＬＳＡの活性化も同時に終了する。続いて、プリチャージ信号／ＧＢＰＥ、／ＧＢＰＯがハイレベルからローレベルに制御されてグローバルビット線ＧＢＬが電源電圧ＶＤＤにプリチャージされるとともに、プリチャージ信号ＬＢＰがローレベルからハイレベルに制御されてローカルビット線ＬＢＬがグランド電位ＶＳＳにプリチャージされる。この時点で図８に示す一連のサイクルが終了する。
【００５８】
なお、ローカルセンスアンプＬＳＡ（Ｅ）とローカルセンスアンプＬＳＡ（Ｏ）は、選択期間Ｔ１１においてワード線ＷＬが選択状態の電圧ＶＰＰに駆動された後に起動信号（不図示）に応じてそれぞれ対応する複数のメモリセルＭＣの情報をセンシングする。また、ローカルセンスアンプＬＳＡ（Ｅ）は接続制御信号ＬＳＷＥに同期して対応するメモリセルＭＣの情報をセンシングしてもよい。ローカルセンスアンプＬＳＡ（Ｏ）は接続制御信号ＬＳＷＯに同期して対応するメモリセルＭＣの情報をセンシングしてもよい。
【００５９】
なお、図４に示すカラム選択回路２０については、第２実施形態においても適用することができる。この場合、図４において、相補型の構成をシングルエンド型の構成に変更する。
【００６０】
［第３実施形態］
次に、本発明を適用した第３実施形態のＤＲＡＭについて説明する。図９は、第３実施形態のＤＲＡＭにおいて、第２実施形態の図７の範囲に対応する構成を示す図である。第３実施形態は、第２実施形態の図７の構成を基本としつつ、各々のグローバルセンスアンプＧＳＡを、両側に隣接するメモリセルアレイ１０に属する２本のグローバルビット線ＧＢＬが共有するように構成したものである。そのため、図７のトランジスタＱ３０、Ｑ４０に代え、ＰＭＯＳ型のトランジスタＱ３０ａ、Ｑ３０ｂ、Ｑ４０ａ、Ｑ４０ｂと、ＮＭＯＳ型のＱ３３ａ、Ｑ３３ｂ、Ｑ４３ａ、Ｑ４３ｂが配置されている。なお、ローカルセンスアンプＬＳＡ及びトランジスタＱ３１、Ｑ３２、Ｑ４１、Ｑ４２の部分については図７と同様である。
【００６１】
図９において、一方のグローバルセンスアンプＧＳＡ（Ｅ）は、ゲートに接続制御信号ＧＳＷＲＥが印加されるトランジスタＱ３３ａと、ゲートに接続制御信号ＧＳＷＬＥが印加されるトランジスタＱ３３ｂとにより、両側のグローバルビット線ＧＢＬ（Ｅ）と選択的に接続される。同様に、他方のグローバルセンスアンプＧＳＡ（Ｏ）は、ゲートに接続制御信号ＧＳＷＬＯが印加されるトランジスタＱ４３ａと、ゲートに接続制御信号ＧＳＷＲＯが印加されるトランジスタＱ４３ｂとにより、両側のグローバルビット線ＧＢＬ（Ｏ）と選択的に接続される。ゲートにプリチャージ信号／ＧＢＰＲＥが印加されるトランジスタＱ３０ａと、ゲートにプリチャージ信号／ＧＢＰＬＥが印加されるトランジスタＱ３０ｂは、図７のトランジスタＱ３０と同様、グローバルビット線ＧＢＬ（Ｅ）をプリチャージする役割がある。ゲートにプリチャージ信号／ＧＢＰＬＯが印加されるトランジスタＱ４０ａと、ゲートにプリチャージ信号／ＧＢＰＲＯが印加されるトランジスタＱ４０ｂは、図７のトランジスタＱ４０と同様、グローバルビット線ＧＢＬ（Ｏ）をプリチャージする役割がある。
【００６２】
第３実施形態において図８と同様の動作を行う場合は、まず、接続制御信号ＧＳＷＲＥを電圧ＶＰＰに制御し、接続制御信号ＧＳＷＬＥ及びプリチャージ信号／ＧＢＰＬＥをそれぞれグランド電位ＶＳＳに制御する。これにより、グローバルセンスアンプＧＳＡ（Ｅ）から見て、右側のグローバルビット線ＧＢＬ（Ｅ）がグローバルセンスアンプＧＳＡ（Ｅ）に接続され、左側のグローバルビット線ＧＢＬ（Ｅ）がグローバルセンスアンプＧＳＡ（Ｅ）から切り離されて電源電圧ＶＤＤにプリチャージされた状態を維持する。これと同時に、接続制御信号ＧＳＷＬＯを電圧ＶＰＰに制御し、接続制御信号ＧＳＷＲＯ及びプリチャージ信号／ＧＢＰＲＯをグランド電位ＶＳＳに制御する。これにより、グローバルセンスアンプＧＳＡ（Ｏ）から見て、左側のグローバルビット線ＧＢＬ（Ｏ）がグローバルセンスアンプＧＳＡ（Ｏ）に接続され、右側のグローバルビット線ＧＢＬ（Ｏ）がグローバルセンスアンプＧＳＡ（Ｏ）から切り離されて電源電圧ＶＤＤにプリチャージされた状態を維持する。これ以外については、図８に示す動作と共通するので説明を省略する。
【００６３】
［第４実施形態］
次に、本発明を適用した第４実施形態のＤＲＡＭについて説明する。図１０は、第４実施形態のＤＲＡＭにおいて、第３実施形態のメモリセルアレイ１０（図９）を用いて構成したメモリバンクの概要を示している。図１０に示すメモリバンクは、ビット線方向及びワード線方向に並べた多数のメモリセルアレイ１０を含んでいる。図１０の下辺にはメインワード線デコーダ３０が横方向に配置されるとともに、メインワード線デコーダ３０と並行に１７列のサブワード線ドライバ３１が配置されている。また、図１０の中央部には、カラムデコーダ３２が上下方向に配置されている。さらに、各々のメモリセルアレイ１０の両側にはグローバルセンスアンプＧＳＡからなるセンスアンプ列３３が上下方向に配置されている。なお、図１０のメモリバンクは、第３実施形態のメモリセルアレイ１０を用いる場合を例示するが、第１実施形態又は第２実施形態のメモリセルアレイ１０を用いてメモリバンクを構成してもよい。
【００６４】
図１０に示すメモリバンクでは、例えば、ロウアドレスが０番地から１６３８３番地まで設定され、カラムアドレスが０番地から８１９１番地まで設定されている。この場合、メモリバンク全体では、１２８ＭビットのメモリセルＭＣを含むことになる。このようなメモリバンクに対し従来のアドレス選択方式を適用すると、外部から入力されるロウアドレスに従って１本のワード線ＷＬが選択される。そして、８１９２ビット分の複数のメモリセルＭＣからデータが読み出され、選択ワード線ＷＬが属するメモリセルアレイ１０の両側のセンスアンプ列３３に含まれるグローバルセンスアンプＧＳＡ（Ｅ）、ＧＳＡ（Ｏ）によってセンスラッチされる。
【００６５】
これに対し、第４実施形態のアドレス選択方式では、１つの外部アドレスが入力されたとき、図１０に示すように、２本のワード線ＷＬ（ＷＬ１、ＷＬ２）が同時に選択され、第１乃至第３実施形態で開示された２回に時分割されたセンス増幅動作が行われる。例えば、１４ビットのアドレスＲＡ１３〜ＲＡ０で表されるロウアドレスうちの最上位ビットＲＡ１３が“０”である所定のロウアドレスに対応する１本のワード線ＷＬ１が選択されたとき、同様のロウアドレスのうちの最上位ビットＲＡ１３のみを “１”に反転したロウアドレスに対応する１本のワード線ＷＬ２も同時に選択される。このとき、グローバルセンスアンプＧＳＡ（Ｅ）及びこれに付随するＩＯ選択信号ＳＩＯＥ（図４）が最上位ビットＲＡ１３の“０”に対応し、グローバルセンスアンプＧＳＡ（Ｏ）とこれに付随するＩＯ選択信号ＳＩＯＯ（図４）が最上位ビットＲＡ１３の“１”に対応するように設定される。これにより、外部から入力されるロウアドレスの最上位ビットＲＡ１３の値に対応する側のセンスアンプ列３３の各グローバルセンスアンプＧＳＡにより最初にセンス増幅動作（１回目のセンス増幅動作）が行われ、これに対応するカラムスイッチのみが活性化されるように制御が行われる。
【００６６】
上記のような制御を行うことにより、１回目（最初）のセンス増幅動作が行われた２列分のセンスアンプ列（合計で８１９２個のグローバルセンスアンプＧＳＡからなり、８１９２ビット分の複数のメモリセルＭＣからデータが読み出されてセンスラッチされている）に対するカラムアクセスを、従来のアドレス選択方式におけるカラムアクセスと同様に行うことが可能となる。仮に、２回目（次回）のセンス動作が従来方式のセンス動作より遅れて行われても、カラムアクセス速度が遅れることを防止することができる。この結果、本発明を適用して隣接ビット線間ノイズを抑えるセンス方式を採用したとしても、従来のアドレス選択方式を用いるＤＲＡＭとの互換性を保つことが可能となる。この場合、本発明を適用すれば、選択されるワード線ＷＬの本数、選択されるメモリセルＭＣの個数、活性化されるセンスアンプの個数はいずれも２倍になるが、前述したようにビット線の寄生容量が大幅に削減されるため、動作電流の増加を抑えることができる。さらに、ビット線の寄生容量を大幅に削減できることから、その分だけセンス増幅動作を高速化できるため、時系列的に２回のセンス増幅動作を行ったとしても、全体的なセンス増幅時間の増加を回避することができる。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、本発明の技術思想は、メモリセルアレイ１０の構成及び配置については、階層化されたビット線構成を有していれば、上記各実施形態(図３、図７、図９等)には限定されない。また、上述のセンスアンプＳＡ、グローバルセンスアンプＧＳＡ、ローカルセンスアンプＬＳＡ、カラム選択回路２０や、その他の各種回路については多様な回路形式を採用することができる。
【００６８】
本発明は、上記各実施形態で開示したＤＲＡＭに限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。
【００６９】
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
【００７０】
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
【符号の説明】
【００７１】
１０…メモリセルアレイ
１１…ロウ系回路
１２…カラム系回路
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
２０…カラム選択回路
３０…メインワード線デコーダ
３１…サブワード線ドライバ
３２…カラムデコーダ
３３…センスアンプ列
ＡＥ、ＡＯ…ＡＮＤゲート
ＢＬ…ビット線
Ｃｂｂ…カップリング容量
ＧＢＬ…グローバルビット線
ＧＳＡ…グローバルセンスアンプ
ＬＢＬ…ローカルビット線
ＬＳＡ…ローカルセンスアンプ
ＭＣ…メモリセル
ＳＡ…センスアンプ
Ｑ１０〜Ｑ１２、Ｑ２０〜Ｑ２２、Ｑ３０〜Ｑ３２、Ｑ４０〜Ｑ４２、Ｑ５０〜Ｑ５３、Ｑ６０〜Ｑ６３、Ｑ１０’、Ｑ２０’、Ｑ５０’〜Ｑ５３’、Ｑ６０’〜Ｑ６３’、Ｑ３０ａ、Ｑ３０ｂ、Ｑ３３ａ、Ｑ３３ｂ、Ｑ４０ａ、Ｑ４０ｂ、Ｑ４３ａ、Ｑ４３ｂ、Ｑａ、Ｑａ’、Ｑｂ、Ｑｂ’…トランジスタ
ＷＬ…ワード線
ＹＳ…カラム選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005650475.tif 000008
【図８】
0005650475.tif 000009
【図９】
0005650475.tif 000010
【図１０】
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