(57)【特許請求の範囲】
【請求項１】
ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、
連続する第１の外部アドレスと第２の外部アドレスを受信すると、前記第１の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第２の外部アドレスから生成する内部アドレス生成部と、
を有する半導体記憶装置。
【請求項２】
前記メモリセルアレイは、データの読み出しまたは書き込みが別々に行われるブロックを複数有し、
前記内部アドレス生成部は、前記第１の外部アドレスに応じて選択されるメモリセルが含まれるブロックとは異なるブロックに含まれるメモリセルを選択する内部アドレスを、前記第２の外部アドレスから生成することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記内部アドレス生成部は、受信する外部アドレスの特定のビットが無効の時に、前記第１の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第２の外部アドレスから生成することを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記受信する外部アドレスのうち、前記特定のビット以外の少なくとも１つのビットが０または１の固定値であり、前記内部アドレス生成部は、内部アドレスの一部を無効とすることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
外部アドレスを受信する複数の外部端子と、
ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、連続する第１の外部アドレスと第２の外部アドレスが受信されると、前記第１の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第２の外部アドレスから生成する内部アドレス生成部と、を有する半導体記憶装置と、
を備えることを特徴とする半導体集積回路。
【請求項６】
前記半導体記憶装置を複数備え、
各前記半導体記憶装置の前記内部アドレス生成部は、受信された前記外部アドレスの特定のビットが無効の時に、前記第１の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第２の外部アドレスから生成し、
前記複数の外部端子のうち、前記特定のビットを入力する外部端子が、前記半導体記憶装置ごとに設けられていることを特徴とする請求項５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び半導体集積回路に関する。
【背景技術】
【０００２】
たとえば、データ処理を行うサーバや通信関係の装置など、精密なデータが求められる装置においては、高信頼性の半導体記憶装置が求められている。
従来、フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）の信頼性を高めるため、メモリセルアレイのコラムを複数のセグメントコラムに分割し、選択したセグメントコラムのみをビットラインに導通させる手法があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平５−６３１６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
データの書き込み時や読み出し時に、選択されるメモリセル以外の非選択状態のメモリセルに加わる電圧などにより、徐々に非選択状態のメモリセルの蓄積電荷が変動し、そのメモリセルを読み出そうとした時に、正しいデータが読み出せなくなる問題があった。
【課題を解決するための手段】
【０００５】
発明の一観点によれば、ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、連続する第１の外部アドレスと第２の外部アドレスを受信すると、前記第１の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第２の外部アドレスから生成する内部アドレス生成部と、を備えた半導体記憶装置が提供される。
【０００６】
また、発明の他の一観点によれば、外部アドレスを受信する複数の外部端子と、ビット線及びワード線に接続された複数のメモリセルを有するメモリセルアレイと、連続する第１の外部アドレスと第２の外部アドレスが受信されると、前記第１の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを前記第２の外部アドレスから生成する内部アドレス生成部と、を有する半導体記憶装置と、を備えた半導体集積回路が提供される。
【発明の効果】
【０００７】
開示の半導体記憶装置及び半導体集積回路によれば、メモリセルの誤読み出しを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】本実施の形態の半導体記憶装置の一例を示す図である。
【図２】メモリセルアレイの一部の例を示す図である。
【図３】異なるブロックのメモリセルを選択していく一例を示す図である。
【図４】内部アドレス生成部の一例を示す図である。
【図５】図４に示した回路の内部アドレス生成部によって生成される内部アドレスの例を示す図である。
【図６】外部アドレスのビットのうちＡ３の値を“０”に固定した場合に生成される内部アドレスの例を示す図である。
【図７】複数の半導体記憶装置を備える半導体集積回路の一例を示す図である。
【図８】内部アドレス生成部の変形例を示す図である。
【図９】Ａ４が“０”または“１”に固定されたときに生成される内部アドレスの例を示す図である。
【図１０】ＮＡＮＤ型フラッシュメモリの一例を示す図である。
【図１１】ＮＯＲ型フラッシュメモリの一例を示す図である。
【発明を実施するための形態】
【０００９】
以下、発明を実施するための形態を、図面を参照しつつ説明する。
図１は、本実施の形態の半導体記憶装置の一例を示す図である。
半導体記憶装置１０は、メモリセルアレイ１１、デコーダ１２，１３、内部アドレス生成部１４を有している。
【００１０】
メモリセルアレイ１１は、ビット線及びワード線に接続された複数のメモリセルを有する。
デコーダ１２は、内部アドレス生成部１４から供給される内部アドレス（コラムアドレス）に応じて、メモリセルアレイ１１において、アクセスするメモリセルに接続されたビット線を選択する。そして、各ビット線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。
【００１１】
デコーダ１３は、内部アドレス生成部１４から供給される内部アドレス（ロウアドレス）に応じて、メモリセルアレイ１１において、アクセスするメモリセルを選択する。そして、各ワード線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。
【００１２】
内部アドレス生成部１４は、受信した外部アドレスをもとに、内部アドレス（コラムアドレスとロウアドレス）を生成する。内部アドレス生成部１４は、メモリセルアレイ１１に対する書き込み時または読み出し時に、連続する外部アドレス（たとえば、０００００と００００１など）を受信する。このとき内部アドレス生成部１４は、先の外部アドレスに応じて選択されるメモリセルに接続されるビット線及びワード線以外のビット線及びワード線に接続されるメモリセルの何れかを選択する内部アドレスを、次の外部アドレスから生成する。
【００１３】
図１では、Ａ０，Ａ１，…，Ａ４の５ビットの外部アドレスが内部アドレス生成部１４に供給される例が示されている。外部アドレスの値は、半導体記憶装置１０または、半導体記憶装置１０を含む半導体集積回路の外部端子（たとえば、外部アドレスのビットごとに設けられる）を介して外部から入力される。
【００１４】
さらに、図１には、５ビットの外部アドレスから生成される内部アドレス（コラムアドレスとロウアドレス）の例が示されている。図中の矢印の方向で連続する、外部アドレスが示されている。たとえば、内部アドレス生成部１４は、外部アドレスとして、“０００００”を受信した場合、コラムアドレス“００”とロウアドレス“０００”を生成する。また、内部アドレス生成部１４は、外部アドレスとして“００００１”を受信した場合、コラムアドレス“０１”とロウアドレス“１００”を生成する。
【００１５】
図２は、メモリセルアレイの一部の例を示す図である。
図２では、メモリセルアレイ１１として、ＮＡＮＤ型フラッシュメモリのメモリセルアレイを用いた例が示されている。
【００１６】
メモリセルアレイ１１は、それぞれセルトランジスタ２０を具備したメモリセル２１，２２，２３，２４，２５，２６，２７，２８，２９を有している。メモリセル２１〜２３はワード線ＷＬ１に接続され、メモリセル２４〜２６はワード線ＷＬ２に接続され、メモリセル２７〜２９はワード線ＷＬ５に接続されている。また、メモリセル２１，２４，２７はビット線ＢＬ１に接続され、メモリセル２２，２５，２８はビット線ＢＬ２に接続され、メモリセル２３，２６，２９はビット線ＢＬ３に接続されている。
【００１７】
なお、図２の“００”，“０１”，“１０”は、コラムアドレスを示しており、“０００”，“００１”，…，“１００”は、ロウアドレスを示している。たとえば、コラムアドレスが“００”で、ロウアドレスが“０００”の時はメモリセル２１が選択され、コラムアドレスが“０１”で、ロウアドレスが“００１”の時はメモリセル２５が選択される。
【００１８】
以下、図１及び図２を用いて、本実施の形態の半導体記憶装置１０の動作の一例を説明する。
メモリセルアレイ１１に対する書き込み時または読み出し時に、内部アドレス生成部１４は、連続する外部アドレスを受信する。
【００１９】
内部アドレス生成部１４は、たとえば、外部アドレスとして２進数で５ビットの値“０００００”を受信すると、内部アドレスとしてコラムアドレス“００”、ロウアドレス“０００”を生成する。
【００２０】
デコーダ１２，１３は、コラムアドレス“００”、ロウアドレス“０００”を内部アドレス生成部１４から受けると、図２のようなメモリセルアレイ１１において、ワード線ＷＬ１とビット線ＢＬ１に接続されたメモリセル２１を選択状態にする。
【００２１】
続いて、内部アドレス生成部１４は、外部アドレスとして２進数で５ビットの値“００００１”を受信する。このとき内部アドレス生成部１４は、外部アドレス“０００００”で選択されたメモリセル２１に接続されているビット線ＢＬ１及びワード線ＷＬ１以外に接続されているメモリセルの何れかを選択する内部アドレスを生成する。
【００２２】
図１の例では、外部アドレス“００００１”から、内部アドレスとして、コラムアドレス“０１”とロウアドレス“１００”が生成される。これにより、図２に示したメモリセルアレイ１１においては、メモリセル２８が選択状態となる。
【００２３】
続いて、内部アドレス生成部１４は、外部アドレスとして２進数で５ビットの値“０００１０”を受信して、同様に内部アドレスを生成する。図１の例では、外部アドレス“０００１０”から、内部アドレスとして、コラムアドレス“１０”とロウアドレス“０００”が生成される。これにより、図２に示したメモリセルアレイ１１においては、メモリセル２３が選択状態となる。
【００２４】
このように、本実施の形態の半導体記憶装置１０では、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないように内部アドレスを生成している。
【００２５】
フラッシュメモリにおいて、書き込み動作時に非選択状態のメモリセルの閾値電圧が上昇してしまう不良モードとして、パスディスターブとプログラムディスターブが知られている。パスディスターブは同じビット線に接続されたメモリセルに対して書き込みを繰り返すと発生する可能性がある。また、プログラムディスターブは、同じワード線に接続されたメモリセルに対して書き込みを繰り返すと発生する可能性がある。
【００２６】
本実施の形態の半導体記憶装置１０では、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないように内部アドレスを生成することで、上記のディスターブの影響を抑制できる。これにより、非選択状態のメモリセルのデータが書き変わることによる誤読み出しを抑制できる。
【００２７】
また、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルアレイを適用した場合でも、同様の効果が得られる。すなわち、内部アドレス生成部１４が、続けて同じビット線及びワード線に接続されたメモリセルが選択されないように内部アドレスを生成することで、非選択状態のＤＲＡＭのメモリセルのデータが書き変わることによる誤読み出しを抑制できる。
【００２８】
なお、フラッシュメモリの不良モードとして、リードディスターブがある。
リードディスターブは、読み出し動作時に選択されたメモリセルと同じブロックのメモリセルアレイで、選択されたメモリセルに接続されているワード線とは異なるワード線に接続された非選択状態のメモリセルの閾値電圧が上昇する現象である。読み出し動作時には、非選択状態のメモリセルに接続されたワード線に、たとえば、５Ｖ程度の電圧を印加するからである。閾値電圧の上昇が繰り返されると、非選択状態のメモリセルの値が書き変わってしまう可能性がある。
【００２９】
これを抑制するために、内部アドレス生成部１４は、連続する外部アドレスを受信したとき、先の外部アドレスで選択されるメモリセルが含まれるブロックとは異なるブロックのメモリセルを選択する内部アドレスを、次の外部アドレスから生成すればよい。
【００３０】
なお、ブロックとは、フラッシュメモリにおいて、イレース（消去）動作が行われる単位である。書き込み動作や読み出し動作もブロックごとに別々に行われる。
つまり、あるブロックのメモリセルの読み出し時に、そのブロック内の非選択状態のメモリセルに接続されたワード線には、たとえば、５Ｖ程度の電圧が印加されるが、他のブロックのワード線には、そのような電圧は印加されない。
【００３１】
図３は、異なるブロックのメモリセルを選択していく一例を示す図である。図２と同じ要素については同一符号を付している。
メモリセルアレイ１１は、ブロックＢＫ１，ＢＫ２を有している。
【００３２】
内部アドレス生成部１４は、たとえば、外部アドレスとして２進数で５ビットの値“０００００”を受信すると、内部アドレスとしてコラムアドレス“００”、ロウアドレス“０００”を生成する。
【００３３】
デコーダ１２，１３は、コラムアドレス“００”、ロウアドレス“０００”を内部アドレス生成部１４から受けると、図３のようなメモリセルアレイ１１において、ブロックＢＫ１のメモリセル２１を選択状態にする。
【００３４】
続いて、内部アドレス生成部１４は、外部アドレスとして２進数で５ビットの値“００００１”を受信する。このとき内部アドレス生成部１４は、外部アドレス“０００００”で選択されたメモリセル２１が含まれるブロックＢＫ１とは異なるブロックのメモリセルを選択する内部アドレスを生成する。
【００３５】
図１の例では、外部アドレス“００００１”から、内部アドレスとして、コラムアドレス“０１”とロウアドレス“１００”が生成される。これにより、図３に示したメモリセルアレイ１１においては、ブロックＢＫ２のメモリセル２８が選択状態となる。
【００３６】
続いて、内部アドレス生成部１４は、外部アドレスとして２進数で５ビットの値“０００１０”を受信して、同様に内部アドレスを生成する。図１の例では、外部アドレス“０００１０”から、内部アドレスとして、コラムアドレス“１０”とロウアドレス“０００”が生成される。これにより、図３に示したメモリセルアレイ１１においては、ブロックＢＫ１のメモリセル２３が選択状態となる。
【００３７】
このように、内部アドレス生成部１４は、連続する外部アドレスを受信したとき、続けて同じブロックのメモリセルが選択されないように内部アドレスを生成する。これにより、書き込み時のディスターブだけでなく、リードディスターブも抑制でき、非選択状態のメモリセルのデータが書き変わることによる誤読み出しを抑制できる。
【００３８】
また、上記の半導体記憶装置１０によれば、内部アドレスを、たとえば、図１に示すように生成することで、メモリセルアレイ自体は変更せずに、各種のディスターブを抑制できる。
【００３９】
以下、上記のような内部アドレスを生成する内部アドレス生成部１４の一例を説明する。
図４は、内部アドレス生成部の一例を示す図である。
【００４０】
内部アドレス生成部１４は、抵抗Ｒ１，Ｒ２、比較器３０，３１、ＮＯＲ回路３２、インバータ３３，３４，３５、ＡＮＤ回路３６，３７，３８，３９、ＯＲ回路４０，４１を有している。
【００４１】
抵抗Ｒ１，Ｒ２は直列に接続されており、抵抗Ｒ１の一方の端子には電圧Ｖｄ１が印加され、抵抗Ｒ２の一方の端子は接地されている。外部アドレスの最上位ビット（Ａ４）は、抵抗Ｒ１，Ｒ２間のノードに入力される。また、抵抗Ｒ１，Ｒ２間のノードは、比較器３０の非反転入力端子と比較器３１の反転入力端子と、ＡＮＤ回路３８の一方の入力端子に接続されている。比較器３０の反転入力端子には、電圧Ｖｄ２が印加される。比較器３１の非反転入力端子は接地されている。
【００４２】
比較器３０，３１の出力端子は、それぞれ、ＮＯＲ回路３２の入力端子に接続されている。ＮＯＲ回路３２の出力端子は、インバータ３３の入力端子に接続されるとともに、ＡＮＤ回路３９の一方の入力端子に接続されている。インバータ３３の出力端子は、ＡＮＤ回路３８の他方の入力端子に接続されている。
【００４３】
ＡＮＤ回路３８，３９の出力端子は、それぞれ、ＯＲ回路４０の入力端子に接続されている。ＯＲ回路４０の出力が、ロウアドレスの最上位ビット（ＲＡ２）となる。
一方、外部アドレスの最下位ビット（Ａ０）は、コラムアドレスの最下位ビット（ＣＡ０）として、内部アドレス生成部１４から出力されるとともに、ＡＮＤ回路３６の一方の入力端子及び、インバータ３４を介してＡＮＤ回路３７の一方の入力端子に入力される。ＡＮＤ回路３７の他方の入力端子には、外部アドレスの下から３ビット目（Ａ２）が入力され、ＡＮＤ回路３６の他方の入力端子には、Ａ２がインバータ３５を介して入力される。
【００４４】
ＡＮＤ回路３６，３７の出力端子は、それぞれ、ＯＲ回路４１の入力端子に接続されている。ＯＲ回路４１の出力端子は、前述したＡＮＤ回路３９の他方の入力端子に接続されている。
【００４５】
また、外部アドレスの下から２ビット目（Ａ１）は、コラムアドレスの最上位ビット（ＣＡ１）として出力され、外部アドレスの下から３ビット目（Ａ２）は、ロウアドレスの最下位ビット（ＲＡ０）として出力される。また、外部アドレスの下から４ビット目（Ａ３）は、ロウアドレスの下から２ビット目（ＲＡ１）として出力される。
【００４６】
なお、たとえば、電圧Ｖｄ１は５Ｖ、電圧Ｖｄ２は３．３Ｖとする。図３の各論理ゲートにおいて、Ｈｉｇｈレベル（“１”）と認識される電圧値は２．２Ｖ以上、Ｌｏｗレベル（“０”）と認識される電圧値は０．８Ｖ以下であるものとする。
【００４７】
図４に示される例では、外部アドレスの最上位ビット（Ａ４）の値が無効のときに、抵抗Ｒ１，Ｒ２間のノードの電位の信号レベルが中間レベルになり、ＮＯＲ回路３２の出力が“１”になるように、抵抗Ｒ１，Ｒ２の抵抗値などが調整されている。また、Ａ４が“０”または“１”のときには、ＮＯＲ回路３２の出力が“０”となる。
【００４８】
なお、Ａ４が無効のときとは、たとえば、Ａ４を受信する外部端子（半導体記憶装置１０の外部端子または、半導体記憶装置１０を備える半導体集積回路の外部端子）がオープン状態のときなどである。
【００４９】
また、中間レベルとは、信号レベルがＨｉｇｈレベル（“１”）でもなくＬｏｗレベル（“０”）でもない状態をいう。上記のように、Ｈｉｇｈレベル（“１”）と認識される電圧値が２．２Ｖ以上、Ｌｏｗレベル（“０”）と認識される電圧値が０．８Ｖ以下とした場合には、中間レベルは、０．８Ｖから２．２Ｖの間となる。
【００５０】
内部アドレス生成部１４は、ＮＯＲ回路３２の出力が“１”のとき、外部アドレスの４ビット（Ａ０〜Ａ３）に応じて、図１に示したような、内部アドレスを生成する。
図１に示した例では、外部アドレスの最上位ビットＡ４は“０”になっているが、図４に示したような回路の内部アドレス生成部１４を用いて、同様の内部アドレスを生成する場合には、Ａ４を無効とする。
【００５１】
図５は、図４に示した回路の内部アドレス生成部によって生成される内部アドレスの例を示す図である。
図５（Ａ）では、外部アドレスの最上位ビットが無効（“ｘ”と表記している）の場合に生成される内部アドレスの例が示されている。外部アドレスの４ビット（Ａ０〜Ａ３）に応じて、図１に示したものと同様の内部アドレスを生成する。
【００５２】
外部アドレスの最上位ビットＡ４の値が“０”または“１”の場合は、ロウアドレスの最上位ビットＲＡ２は“０”に固定されるため、図５（Ｂ）に示すような、内部アドレスが生成される。この場合、連続する外部アドレスに応じて、ワード線方向に隣接するメモリセルが選択されていくことになる。
【００５３】
つまり、図４に示すような内部アドレス生成部１４を用いることで、外部アドレスの最上位ビットＡ４の値が、無効かそれ以外かに応じて、メモリセルの選択の仕方を切り替えることができる。
【００５４】
また、内部アドレス生成部１４は、外部アドレスの最上位ビット以外の、少なくとも１つのビットとして“０”または“１”の固定値を受信することで、内部アドレスの一部を無効化できる。
【００５５】
図６は、外部アドレスのビットのうちＡ３の値を“０”に固定した場合に生成される内部アドレスの例を示す図である。
図６では、外部アドレスの最上位ビットが無効（“ｘ”）で、次の上位ビットであるＡ３が“０”のときに生成される内部アドレスの例が示されている。
【００５６】
このとき、２ビット目が“１”となるロウアドレス“０１０”，“０１１”，“１１０”，“１１１”の位置にあるメモリセルは、選択されなくなる。記憶できる容量は限定されるが、同じビット線に接続されるメモリセルが選択される回数を削減できるので、前述したパスディスターブの影響を抑制できる。
【００５７】
また、図示を省略するが、Ａ１の値として固定値“０”を受信した場合には、図４に示した内部アドレス生成部１４は、コラムアドレスの最上位ビットであるＣＡ１を“０”に固定する。この場合、コラムアドレス“１０”，“１１”の位置にあるメモリセルは選択されなくなる。これにより、同じワード線に接続されるメモリセルが選択される回数を削減できるので、前述したプログラムディスターブの影響を抑制できる。
【００５８】
このように、内部アドレス生成部１４は、外部アドレスの最上位ビット以外の、少なくとも１つのビットとして“０”または“１”の固定値を受信することで、内部アドレスの一部を無効化できる。これにより、部分的に選択されないメモリセルを作ることができ、ディスターブの影響を抑制できる。
【００５９】
ところで、たとえば、図１に示したような半導体記憶装置１０を半導体集積回路に搭載することが可能である。半導体集積回路において、半導体記憶装置１０が複数ある場合に、図５（Ａ）に示したような内部アドレスを生成するものと、図５（Ｂ）に示したような内部アドレスを生成するものを、外部アドレスの最上位ビットの状態にて選択できる。
【００６０】
図７は、複数の半導体記憶装置を備える半導体集積回路の一例を示す図である。
半導体集積回路５０は、外部アドレスを受信する外部端子５１，５２，５３，５４，５５と、複数の半導体記憶装置１０−１，１０−２，１０−３，１０−４を備えている。
【００６１】
なお、図示しないチップセレクト信号により、半導体記憶装置１０−１〜１０−４の何れかが選択されて使用される。
半導体記憶装置１０−１〜１０−４は、それぞれ、前述した図４に示したような内部アドレス生成部１４を有している。外部端子５１は、外部アドレスの最上位ビット以外のビットの数に対応して設けられており、半導体記憶装置１０−１〜１０−４に外部アドレスの最上位ビット以外のビットを供給する。
【００６２】
外部端子５２〜５５は、半導体記憶装置１０−１〜１０−４のそれぞれに対応して設けられており、外部アドレスの最上位ビットの値を、半導体記憶装置１０−１〜１０−４ごとに設定可能となっている。たとえば、外部端子５２〜５４に“１”または“０”の値が入力され、外部端子５５がオープンであるときには、半導体記憶装置１０−４の内部アドレス生成部１４だけが、図５（Ａ）に示したような内部アドレスを生成することになる。
【００６３】
たとえば、半導体記憶装置１０−１〜１０−４のうち、アクセスされる頻度の少ないものには、外部アドレスの最上位ビットとして“１”または“０”が設定されるようにすればよい。また、たとえば、ある半導体記憶装置において、アクセスされる頻度が高くなったら、その半導体記憶装置において外部アドレスの最上位ビットが入力される外部端子をオープンにすればよい。
【００６４】
なお、半導体記憶装置１０−１〜１０−４のうち、たとえば、アクセスされる頻度が少なく、図５（Ａ）に示すような内部アドレスを生成しないものでは、内部アドレス生成部の一部を以下のように改良するようにしてもよい。
【００６５】
図８は、内部アドレス生成部の変形例を示す図である。図４に示した内部アドレス生成部１４と同様の要素については同一符号を付している。
図８に示す内部アドレス生成部１４ａでは、ＡＮＤ回路３９の一方の端子及びインバータ３３の入力端子が接地されており、ＡＮＤ回路３８の一方の端子に、外部アドレスの最上位ビットであるＡ４が直接入力される回路となっている。
【００６６】
このような回路において、Ａ４として、“０”または“１”の固定値を受信することで、使用する領域を限定することができる。
図９は、Ａ４が“０”または“１”に固定されたときに生成される内部アドレスの例を示す図である。
【００６７】
図９（Ａ）は、Ａ４が“０”に固定されたときに生成される内部アドレスの例を示している。Ａ４が“０”に固定されると、内部アドレス生成部１４ａは、外部アドレスの、その他のビット（Ａ０〜Ａ３）の値に応じて、内部アドレスを生成する。すなわち、図９（Ａ）の例では、ロウアドレス“０００”，“００１”，“０１０”，“０１１”の何れかと、コラムアドレス“００”，“０１”，“１０”，“１１”の何れかが生成される。このとき、ロウアドレス“１００”，“１０１”，“１１０”，“１１１”は生成されないので、これらのロウアドレスで指定されるメモリセルは選択されない。
【００６８】
図９（Ｂ）は、Ａ４が“１”に固定されたときに生成される内部アドレスの例を示している。Ａ４が“１”に固定されると、内部アドレス生成部１４ａは、外部アドレスの、その他のビット（Ａ０〜Ａ３）の値に応じて、内部アドレスを生成する。すなわち、図９（Ｂ）の例では、ロウアドレス“１００”，“１０１”，“１１０”，“１１１”の何れかと、コラムアドレス“００”，“０１”，“１０”，“１１”の何れかが生成される。このとき、ロウアドレス“０００”，“００１”，“０１０”，“０１１”は生成されないので、これらのロウアドレスで指定されるメモリセルは選択されない。
【００６９】
内部アドレス生成部１４ａを用いることによって、たとえば、メモリ診断処理により、図９（Ａ）のように生成される内部アドレスで選択されるメモリセルの何れかに欠陥があった場合、外部からＡ４として“１”の固定値を受信する。これにより、使用するメモリセルを、図９（Ｂ）のように生成される内部アドレスで選択されるものに切り替えることができる。
【００７０】
また、逆も同様である。図９（Ｂ）のように生成される内部アドレスで選択されるメモリセルの何れかに欠陥があった場合、内部アドレス生成部１４ａは、外部からＡ４として“０”の固定値を受信する。これにより、使用するメモリセルを、図９（Ａ）のように生成される内部アドレスで選択されるものに切り替えることができる。
【００７１】
なお、フラッシュメモリはＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリがあるが、本実施の形態の半導体記憶装置１０は、両者に適用可能である。
図１０は、ＮＡＮＤ型フラッシュメモリの一例を示す図である。
【００７２】
図１０に示すＮＡＮＤ型フラッシュメモリ６０は、メモリセルアレイ６１、コラムデコーダ６２、ロウデコーダ６３、データレジスタ６４、キャッシュレジスタ６５を有している。さらに、ＮＡＮＤ型フラッシュメモリ６０は、内部アドレス生成部６６、アドレスレジスタ６７、入出力制御部６８、コマンドレジスタ６９、制御部７０を有している。
【００７３】
メモリセルアレイ６１は、図２に示したように、ビット線及びワード線に接続された複数のメモリセルを有する。
コラムデコーダ６２は、内部アドレス生成部６６から供給されるコラムアドレスに応じて、メモリセルアレイ６１において、アクセスするメモリセルに接続されたビット線を選択する。そして、各ビット線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。
【００７４】
ロウデコーダ６３は、内部アドレス生成部６６から供給されるロウアドレスに応じて、メモリセルアレイ６１において、アクセスするメモリセルを選択する。そして、各ワード線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。
【００７５】
データレジスタ６４は、メモリセルアレイ６１のメモリセルに書き込むデータまたは、メモリセルアレイ６１のメモリセルから読み出されたデータを格納する。
キャッシュレジスタ６５は、入出力制御部６８から供給される、メモリセルアレイ６１のメモリセルに書き込むデータまたは、データレジスタ６４から供給される、メモリセルアレイ６１のメモリセルから読み出されたデータを一時的に保持する。
【００７６】
内部アドレス生成部６６は、たとえば、前述の図４に示したような回路を有し、外部アドレスに応じて、図５に示したような内部アドレスを生成する。
アドレスレジスタ６７は、外部アドレスを保持し、内部アドレス生成部６６に供給する。
【００７７】
入出力制御部６８は、外部端子Ｐ１，Ｐ２，…，Ｐｎに接続されており、メモリセルアレイ６１に書き込むデータ、メモリセルアレイ６１から読み出されたデータ、または外部アドレスの入出力を制御する。外部端子Ｐ１〜Ｐｎは、たとえば、前述した外部アドレスの各ビット（Ａ０〜Ａ４）の値を入力するものと、データやコマンド情報などを入出力するものに分かれている。
【００７８】
コマンドレジスタ６９は、入出力制御部６８を介して供給されるコマンド情報を格納する。
制御部７０は、外部端子ＣＥ，ＯＥ，ＷＥから、それぞれチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号を受信する。そして、制御部７０は、これらの信号と、コマンドレジスタ６９に格納されたコマンド情報に応じて、ＮＡＮＤ型フラッシュメモリ６０の各部を制御する。
【００７９】
以上のようなＮＡＮＤ型フラッシュメモリ６０において、内部アドレス生成部６６として、図４に示したような回路を適用した場合、内部アドレス生成部６６は、外部アドレスをもとに、図５に示したような内部アドレスを生成する。そして、内部アドレス生成部６６は、生成したコラムアドレスをコラムデコーダ６２、ロウアドレスをロウデコーダ６３に供給する。
【００８０】
このとき、外部端子Ｐ１〜Ｐｎのうち、外部アドレスの最上位ビット（Ａ４）の値が供給されるものをオープンにすることで、その他の外部アドレスのビットの値（Ａ０〜Ａ３）に応じて、図５（Ａ）に示したような内部アドレスが生成される。
【００８１】
これにより、ディスターブの影響を抑制でき、誤読み出しを抑制できる。
図１１は、ＮＯＲ型フラッシュメモリの一例を示す図である。
図１１に示すＮＯＲ型フラッシュメモリ８０は、メモリセルアレイ８１、Ｙアドレスデコーダ８２、Ｘアドレスデコーダ８３、データラッチ部８４、入出力バッファ８５、状態制御部８６、内部アドレス生成部８７を有している。
【００８２】
メモリセルアレイ８１は、ビット線及びワード線に接続された複数のメモリセルを有している。ただし、メモリセルアレイ８１は、図２などに示したＮＡＮＤ型フラッシュメモリのメモリセル構造と異なり、メモリセルのセルトランジスタのソース電圧を固定するソース線を有している。
【００８３】
Ｙアドレスデコーダ８２は、内部アドレス生成部８７から供給されるコラムアドレス（Ｙアドレス）に応じて、メモリセルアレイ８１において、アクセスするメモリセルに接続されたビット線を選択する。そして、各ビット線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。
【００８４】
Ｘアドレスデコーダ８３は、内部アドレス生成部８７から供給されるロウアドレス（Ｘアドレス）に応じて、メモリセルアレイ８１において、アクセスするメモリセルを選択する。そして、各ワード線に、書き込みまたは読み出し処理などに応じた所定の電圧を印加する。
【００８５】
データラッチ部８４は、メモリセルアレイ８１のメモリセルに書き込むデータまたは、メモリセルアレイ８１のメモリセルから読み出されたデータを保持する。
入出力バッファ８５は、外部端子ＤＱ０，ＤＱ１，…，ＤＱ１５に接続されており、外部端子ＤＱ０，ＤＱ１，…，ＤＱ１５から入出力されるデータやコマンド情報を保持する。
【００８６】
状態制御部８６は、外部端子ＣＥ，ＯＥ，ＷＥから、それぞれチップイネーブル信号、アウトプットイネーブル信号、ライトイネーブル信号を受信する。状態制御部８０は、これらの信号と、入出力バッファ８５から供給されるコマンド情報に応じて、ＮＯＲ型フラッシュメモリ８０の状態（ＲＥＡＤＹ／ＢＵＳＹなど）を制御する。そしてその状態に応じて、ＮＯＲ型フラッシュメモリ８０の各部を制御する。
【００８７】
内部アドレス生成部８７は、外部アドレスを受信する外部端子ＡＤ０，ＡＤ１，…，ＡＤｎに接続されている。
内部アドレス生成部８７として、図４に示したような回路を適用した場合、内部アドレス生成部８７は、外部端子ＡＤ０〜ＡＤｎ（ｎ＝４）で受信する外部アドレスをもとに、図５に示したような内部アドレスを生成する。そして、内部アドレス生成部８７は、生成したコラムアドレスをＹアドレスデコーダ８２、ロウアドレスをＸアドレスデコーダ８３に供給する。
【００８８】
このとき、５ビットの外部アドレスの最上位ビット（Ａ４）の値が供給される外部端子ＡＤ４をオープンにすることで、その他の外部アドレスのビットの値（Ａ０〜Ａ３）に応じて、図５（Ａ）に示したような内部アドレスが生成される。
【００８９】
これにより、ディスターブの影響を抑制でき、誤読み出しを抑制できる。
なお、本実施の形態の半導体記憶装置１０は、上記のようなフラッシュメモリに限らず、ＤＲＡＭなどの半導体記憶装置についても同様に適用可能である。
【００９０】
以上、実施の形態に基づき、本発明の半導体記憶装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
たとえば、生成される内部アドレスは図１や図５（Ａ）の例に限定されず、内部アドレス生成部１４は、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないような内部アドレスを生成すればよい。
【００９１】
また、上記の説明では、内部アドレス生成部１４が図４に示したような回路の場合、外部アドレスの最上位ビットの値が無効のときに、連続する外部アドレスを受信すると、図５（Ａ）に示したような内部アドレスを生成する。
【００９２】
しかし、外部アドレスの最上位ビット以外の特定のビットが無効のときに、連続する外部アドレスを受信したとき、続けて同じビット線及びワード線に接続されたメモリセルが選択されないような内部アドレスを生成するような回路とするように変更してもよい。
【００９３】
また、外部アドレスの複数のビットを無効とするようにしてもよい。
また、内部アドレス生成部１４は、図４に示した回路に限定されるものではなく、たとえば、受信した外部アドレスに応じて図１のような内部アドレスを出力するようなソフトウェアであってもよい。
【００９４】
また、図７の例では、半導体集積回路５０として、複数の半導体記憶装置１０−１〜１０−４を有しているものを図示しているが、１つであってもよい。
【符号の説明】
【００９５】
１０  半導体記憶装置
１１  メモリセルアレイ
１２，１３  デコーダ
１４  内部アドレス生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005794072.tif 000006
【図６】
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【図７】
0005794072.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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