(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素電極と、前記複数の画素電極が配列した領域から引き出された第１配線と、前記複数の画素電極を囲むように配置された第２配線と、前記複数の画素電極が配列した領域の周囲に設けられたショートリング回路と、を含むアレイ基板と、
前記画素電極と対向するように配置された共通電極を含み、前記アレイ基板と対向して配置された対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、を備え、
前記ショートリング回路は、前記第１配線と同層に配置され前記第１配線に電気的に接続される第１電極と、前記第１電極上に配置された第１絶縁層と、前記第１絶縁層上に配置された半導体層と、前記第１絶縁層を介して前記第１電極と対向するとともに一部が前記半導体層上に配置された第２電極と、前記第２電極と同層に配置され前記第１絶縁層を介して前記第１電極と対向し、一部が前記半導体層上に配置されているとともに前記第２配線に電気的に接続される第３電極と、最上層に配置された第２絶縁層と、を備え、前記第１電極は前記第２電極の下層に設けられた切欠きを有し、前記第１絶縁層は前記切欠きの位置で他の位置に比較して薄く形成され、前記第１配線に静電気が印加された際、前記第１絶縁層の薄い前記切欠きの位置で前記第１電極と第２電極とが導通し、前記静電気を前記第２電極、半導体層、第３電極を通して前記第２配線へ送る液晶表示装置。
【請求項２】
前記切欠きは、前記第１電極の端辺が延びる方向と、前記第２電極の端辺が延びる方向とが交差する位置に設けられている請求項１記載の液晶表示装置。
【請求項３】
マトリクス状に配置された複数の画素電極と、前記複数の画素電極が配列した領域から引き出された第１配線と、前記複数の画素電極を囲むように配置された第２配線と、前記複数の画素電極が配列した領域の周囲に設けられたショートリング回路と、を含むアレイ基板と、
前記画素電極と対向するように配置された共通電極を含み、前記アレイ基板と対向して配置された対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、を備え、
前記ショートリング回路は、前記第１配線と同層に配置され前記第１配線に電気的に接続される第１電極と、前記第１電極上に配置された第１絶縁層と、前記第１絶縁層上に配置された半導体層と、前記第１絶縁層を介して前記第１電極と対向するとともに一部が前記半導体層上に配置された第２電極と、前記第２電極と同層に配置され前記第１絶縁層を介して前記第１電極と対向し、一部が前記半導体層上に配置されているとともに前記第２配線に電気的に接続される第３電極と、最上層に配置された第２絶縁層と、を備え、前記第１電極は前記第２電極の下層において前記第２電極の端辺よりも突出した凸部を有し、前記第１絶縁層は前記凸部の位置で他の位置に比較して薄く形成され、前記第１配線に静電気が印加された際、前記第１絶縁層の薄い前記凸部の位置で前記第１電極と第２電極とが導通し、前記静電気を前記第２電極、半導体層、第３電極を通して前記第２配線へ送る液晶表示装置。
【請求項４】
前記凸部は、前記第１電極の端辺が延びる方向と、前記第２電極の端辺が延びる方向とが交差する位置に設けられている請求項３記載の液晶表示装置。
【請求項５】
前記アレイ基板と前記対向基板との間において前記複数の画素電極が配列した領域を囲むように配置されたシール剤と、
前記シール剤に囲まれた領域に保持された液晶層と、を更に備え、
前記ショートリング回路は前記シール剤に囲まれた領域に設けられている請求項１乃至請求項４のいずれか１項記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、互いに対向して配置された一対の基板と、この一対の基板間に挟持された液晶層と、を備えている。一対の基板は、マトリクス状に配置された表示画素を含むアクティブエリアを囲むように配置されたシール材により固定されている。液晶層は一対の基板間において、シール材に囲まれた領域に保持されている。
【０００３】
液晶表示装置は、第１基板を形成する工程、第２基板を形成する工程、第１基板と第２基板とを貼り合わせる工程等の複数の工程を経て製造される。これらの複数の工程や製造後において基板に形成した導電体に静電気が印加された場合、導電層や樹脂層が静電気により破壊されて製造歩留まりが低下するとともに製品の信頼性が低下する可能性があった。
【０００４】
一方で、近年、液晶表示装置は高速応答および視野角特性の改善のため、基板間のギャップを小さくして液晶層を薄くすることが望まれている。さらに、アクティブエリアを囲む額縁を狭くして外形寸法を小さくすることが望まれている。そのため、シール材の幅を細くするとともに、シール材からアクティブエリアまでの距離を狭くすることが検討されている。
【０００５】
シール材の幅が狭くなると、外部から液晶層へ混入する不純物をシール材によりブロックする機能が低下する可能性があった。液晶層が薄くなった場合に液晶層へ不純物が混入すると、基板間に生じる電位差により液晶に電流が流れて、液晶層近傍の導電層や樹脂層が腐食する可能性があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１０００１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施形態は上記事情を鑑みて成されたものであって、製造歩留まりを低下させることなく信頼性の高い液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態によれば、マトリクス状に配置された複数の画素電極と、前記複数の画素電極が配列した領域から引き出された第１配線と、前記複数の画素電極を囲むように配置された第２配線と、前記複数の画素電極が配列した領域の周囲に設けられたショートリング回路と、を含むアレイ基板と、前記画素電極と対向するように配置された共通電極を含み、前記アレイ基板と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶層と、を備え、前記ショートリング回路は、前記第１配線と同層に配置され前記第１配線に電気的に接続される第１電極と、前記第１電極上に配置された第１絶縁層と、前記第１絶縁層上に配置された半導体層と、前記第１絶縁層を介して前記第１電極と対向するとともに一部が前記半導体層上に配置された第２電極と、前記第２電極と同層に配置され前記第１絶縁層を介して前記第１電極と対向し、一部が前記半導体層上に配置されているとともに前記第２配線に電気的に接続される第３電極と、最上層に配置された第２絶縁層と、を備え、前記第１電極は前記第２電極の下層に設けられた切欠きを有し、前記第１絶縁層は前記切欠きの位置で他の位置に比較して薄く形成され、前記第１配線に静電気が印加された際、前記第１絶縁層の薄い前記切欠きの位置で前記第１電極と第２電極とが導通し、前記静電気を前記第２電極、半導体層、第３電極を通して前記第２配線へ送る液晶表示装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施形態の液晶表示装置の一構成例を概略的に示す図である。
【図２】図２は、図１に示す液晶表示装置のショートリング回路の一構成例を説明するための図である。
【図３】図３は、図２の線ＩＩＩ−ＩＩＩにおけるアレイ基板の断面の一構成例を概略的に示す図である。
【図４】図４は、図１に示す液晶表示装置のショートリング回路の他の構成例を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、実施形態の液晶表示装置について、図面を参照して説明する。  
図１は、第１実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。
【００１１】
液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＡを備えている。このアクティブエリアＡＡは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１２】
液晶表示パネルＬＰＮは、アクティブエリアＡＡにおいて、ｎ本のゲート配線ＧＬ（ＧＬ（１）〜ＧＬ（ｎ））、ｍ本のソース配線ＳＬ（ＳＬ（１）〜ＳＬ（ｍ））などを備えている。ゲート配線ＧＬは、例えば、第１方向Ｘに沿って略直線的に延出している。ゲート配線ＧＬは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線ＳＬは、ゲート配線ＧＬと交差している。ソース配線ＳＬは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線ＧＬ、及び、ソース配線ＳＬは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１３】
各ゲート配線ＧＬは、アクティブエリアＡＡの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線ＳＬは、アクティブエリアＡＡの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ１２と接続されている。駆動ＩＣチップ１２は、ゲートドライバＧＤへクロック信号や水平同期信号等の制御信号を出力し、ソースドライバＳＤへクロック信号や垂直同期信号等の制御信号及び映像信号を出力する。駆動ＩＣチップ１２には、接続パッドＰＤを介して外部から制御信号や映像信号が入力される。
【００１４】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥが対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を利用して液晶層ＬＱの液晶分子をスイッチングする。
【００１５】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線ＧＬ及びソース配線ＳＬと電気的に接続されている。スイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、アモルファスシリコンによって形成されているが、ポリシリコンによって形成されていても良い。
【００１６】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、液晶の表示モードに応じてアルミニウム、銀、モリブデン、アルミニウム、タングステン、チタンなどの他の金属材料及びその合金によって形成されても良い。
【００１７】
アレイ基板ＡＲは、アクティブエリアＡＡの周囲の領域において、ゲートドライバＧＤ及びソースドライバＳＤとアクティブエリアＡＡとの間の領域に、後述するショートリング回路ＳＲが配置されている。ショートリング回路ＳＲは、シール材１０よりも内側に配置されている。
【００１８】
また、アレイ基板ＡＲは、アクティブエリアＡＡの周囲の領域において、アクティブエリアＡＡを囲むように配置されたコモン配線ＣＯＭを備えている。コモン配線ＣＯＭは接続パッドＰＤと電気的に接続されている。コモン配線ＣＯＭには、接続パッドＰＤを介して外部から共通電圧が供給される。
【００１９】
共通電極ＣＥは、アクティブエリアＡＡにおいて複数の画素電極ＰＥと対向するように配置され、図示しない導電部材を介して、アレイ基板ＡＲのコモン配線ＣＯＭと電気的に接続されている。
【００２０】
図２は、図１に示す液晶表示装置のショートリング回路ＳＲの一構成例を概略的に示す図である。図２には、ゲート配線ＧＬがアクティブエリアＡＡからゲートドライバＧＤに延びる経路に設けられたショートリング回路ＳＲを示している。
【００２１】
ショートリング回路ＳＲは、静電気エネルギーを抑制する第１回路ＳＲ１〜第４回路ＳＲ４を有している。
【００２２】
第１回路ＳＲ１〜第４回路ＳＲ４は、ゲート電極（第１電極）ＧＥと、ゲート電極ＧＥ上に配置された半導体層ＳＣと、半導体層ＳＣ上に配置されたソース電極（第２電極）ＳＥ及びドレイン電極（第３電極）ＤＥと、を有している。
【００２３】
第１回路ＳＲ１のゲート電極ＧＥは、ゲート配線ＧＬと電気的に接続している（あるいは一体に形成されている）。第１回路ＳＲ１のソース電極ＳＥは第４回路ＳＲ４のドレイン電極ＤＥと電気的に接続している（あるいは一体に形成されている）。第１回路ＳＲ１のドレイン電極ＤＥは、第２回路ＳＲ２のソース電極ＳＥと電気的に接続している（あるいは一体に形成されている）とともに、その一部が第２回路ＳＲのゲート電極ＧＥの上層に配置されている。
【００２４】
第２回路ＳＲ２のドレイン電極ＤＥはコモン配線ＣＯＭと電気的に接続している（あるいは一体に形成されている）。第２回路ＳＲ２のゲート電極ＧＥは、第１回路ＳＲ１のドレイン電極ＤＥ（第２回路ＳＲ２のソース電極ＳＥ）の下層に設けられた切欠きＲＥを有している。切欠きＲＥは、第２回路ＳＲ２のゲート電極ＧＥの端辺が延びる方向と、第１回路ＳＲ１のドレイン電極ＤＥの端辺が延びる方向とが交差する位置、および、第２回路ＳＲ２のゲート電極ＧＥの端辺と第１回路ＳＲ１のドレイン電極ＤＥの端辺とが絶縁層Ｌ１（図３に示す）を介して対向する位置に設けられている。
【００２５】
第３回路ＳＲ３のゲート電極ＧＥは、一部がコモン配線ＣＯＭの下層に配置されている。第３回路ＳＲ３のソース電極ＳＥはコモン配線ＣＯＭと電気的に接続している（あるいは一体に形成されている）。第３回路ＳＲ３のドレイン電極ＤＥは、第４回路ＳＲ４のソース電極ＳＥと電気的に接続している（あるいは一体に形成されている）とともに、その一部が第４回路ＳＲ４のゲート電極ＧＥの上層に配置されている。第３回路ＳＲ３のゲート電極ＧＥは、コモン配線ＣＯＭの下層に設けられた切欠きＲＥを有している。切欠きＲＥは、コモン配線の端辺が延びる方向と、第３回路ＳＲ３のゲート電極ＧＥの端辺が延びる方向とが交差する位置、および、コモン配線ＣＯＭの端辺と第３回路ＳＲ３のゲート電極ＧＥの端辺とが絶縁層Ｌ１を介して対向する位置に設けられている。
【００２６】
第４回路ＳＲ４のゲート電極ＧＥは、第３回路ＳＲ３のドレイン電極ＤＥ（第４回路ＳＲ４のソース電極ＳＥ）の下層に設けられた切欠きＲＥを有している。切欠きＲＥは、第３回路のドレイン電極ＤＥの端辺が延びる方向と第４回路ＳＲ４の端辺が延びる方向とが交差する位置、および、第３回路ＳＲ３のドレイン電極ＤＥの端辺と第４回路ＳＲ４のゲート電極ＧＥの端辺とが絶縁層Ｌ１を介して対向する位置に設けられている。
【００２７】
第４回路ＳＲ４と第１回路ＳＲ１とは、ゲート配線ＧＬを挟んで両脇に配置され、第４回路ＳＲ４のドレイン電極ＤＥと第１回路ＳＲ１のソース電極ＳＥとはゲート配線ＧＬの上層においてゲート配線ＧＬと交差する方向に延びて配置されている。ゲート配線ＧＬは、第４回路ＳＲ４のドレイン電極ＤＥ（第１回路ＳＲ１のソース電極ＳＥ）の下層に設けられた切欠きＲＥを有している。切欠きＲＥは、第４回路ＳＲ４のドレイン電極ＤＥの端辺が延びる方向とゲート配線ＧＬの端辺が延びる方向とが交差する位置に設けられている。
【００２８】
なお、図２に示すショートリング回路ＳＲでは、切欠きＲＥで三角形状に電極が除去されて、電極の端辺が山形に凹んでいるが、切欠きＲＥの形状はこれに限るものではない。
【００２９】
図３は、図２の線ＩＩＩ−ＩＩＩにおけるアレイ基板ＡＲの断面の一例を示す図である。アレイ基板ＡＲは透明絶縁性基板１４を有している。線ＩＩＩ−ＩＩＩにおいて、透明絶縁性基板１４上には、ゲート配線ＧＬが配置されている。ゲート配線ＧＬの端部には切欠きＲＥが設けられている。ゲート配線ＧＬ上に絶縁層Ｌ１が配置され、絶縁層Ｌ１上に第１回路ＳＲ１のソース電極ＳＥ（第４回路ＳＲ４のドレイン電極ＤＥ）が配置されている。第１回路ＳＲ１のソース電極ＳＥ上には絶縁層Ｌ２が配置されている。絶縁層Ｌ１、Ｌ２は、例えばチッケイ素やＨＲＣによって形成されている。
【００３０】
絶縁層Ｌ１は、切欠きＲＥに沿ったゲート配線ＧＬの端辺上において、カバレジ性が悪くなる。すなわち、絶縁層Ｌ１は、切欠きＲＥに沿ったゲート配線ＧＬの端辺上において薄くなる。したがって、切欠きＲＥに沿ったゲート配線ＧＬの端辺と第１回路ＳＲ１のソース電極ＳＥとの間の絶縁層Ｌ１が薄くなる。
【００３１】
ここで、ゲートドライバＧＤ側からゲート配線ＧＬに静電気が侵入した場合、静電気は大きなエネルギーを有するため、絶縁層Ｌ１が薄くなった切欠きＲＥ近傍において、ゲート配線ＧＬと第１回路ＳＲ１のソース電極ＳＥとが導通する。第１回路ＳＲ１のゲート電極ＧＥには静電気による電圧が印加されているためソース電極ＳＥとドレイン電極ＤＥは半導体層ＳＣを介して電気的に接続する。従って、静電気は、第１回路ＳＲ１のソース電極ＳＥからドレイン電極ＤＥへ印加される。
【００３２】
第１回路ＳＲ１のドレイン電極ＤＥに印加された静電気が未だ大きなエネルギーを有している場合には、第２回路ＳＲ２のゲート電極ＧＥに設けられた切欠きＲＥ近傍において、第１回路ＳＲ１のドレイン電極ＤＥと第２回路ＳＲ２のゲート電極ＧＥとが導通し、ゲート電極ＧＥに印加された電圧により第２回路ＳＲ２のソース電極ＳＥとドレイン電極ＤＥとが半導体層ＳＣを介して電気的に接続する。第１回路ＳＲ１のドレイン電極ＤＥと第２回路ＳＲ２のソース電極ＳＥとは電気的に接続されているため、静電気は第２回路ＳＲ２のソース電極ＳＥからドレイン電極ＤＥへ印加される。第２回路ＳＲ２のドレイン電極ＤＥはコモン配線ＣＯＭと電気的に接続されているため、第２回路ＳＲ２を通過した静電気はコモン配線ＣＯＭへ印加される。コモン配線ＣＯＭは、他の配線と比較して配線幅が広く容量が大きいため、静電気が印加された場合であっても破壊され難いため、ショートリング回路ＳＲに接続されている。
【００３３】
コモン配線ＣＯＭ側から静電気が侵入した場合、第３回路ＳＲ３のゲート電極ＧＥに設けられた切欠きＲＥ近傍においてコモン配線ＣＯＭと第３回路ＳＲ３のゲート電極ＧＥとが導通し、ゲート電極ＧＥに印加された電圧により第３回路ＳＲ３のソース電極ＳＥとドレイン電極ＤＥとが半導体層ＳＣを介して電気的に接続する。コモン配線ＣＯＭと第３回路ＳＲのソース電極ＳＥとは電気的に接続されているため、静電気は第３回路ＳＲ３のソース電極ＳＥからドレイン電極ＤＥへ印加される。
【００３４】
第３回路ＳＲ３のドレイン電極ＤＥに印加された静電気が未だ大きなエネルギーを有している場合には、第４回路ＳＲ４のゲート電極ＧＥに設けられた切欠きＲＥ近傍において、第３回路ＳＲ３のドレイン電極ＤＥと第４回路ＳＲ４のゲート電極ＧＥとが導通し、ゲート電極ＧＥに印加された電圧により第４回路ＳＲ４のソース電極ＳＥとドレイン電極ＤＥとが半導体層ＳＣを介して電気的に接続する。第３回路ＳＲ３のドレイン電極ＤＥと第４回路ＳＲ４のソース電極ＳＥとは電気的に接続されているため、静電気は第４回路ＳＲ４のソース電極ＳＥからドレイン電極ＤＥへ印加される。
【００３５】
第４回路ＳＲ４のドレイン電極ＤＥに印加された静電気が未だ大きなエネルギーを有している場合には、ゲート配線ＧＬに設けられた切欠きＲＥ近傍において、第４回路ＳＲ４のドレイン電極ＤＥとゲート配線ＧＬとが導通し、上述のように第１回路ＳＲ１、第２回路ＳＲ２の順に印加され、静電気の有するエネルギーが抑制される。このことにより、アクティブエリアＡＡに配置された導電層や樹脂層等が静電気により破壊されることを回避することができる。
【００３６】
なお、電極に印加された静電気は電極の表面に沿って流れることが知られている。したがって、切欠きＲＥに沿った電極の端辺が、上層に配置される電極の端辺と交差することが望ましい。
【００３７】
上記のように、ショートリング回路ＳＲを構成すると、画素電極ＰＥと同層に配置される導電層を用いることなく回路を構成することができるため、液晶層ＬＱに不純物が混入したことに起因する回路の腐食を防止することができる。すなわち、本実施形態の液晶表示装置におけるショートリング回路ＳＲは、絶縁層Ｌ２に覆われて液晶層ＬＱに接触することがないため、例え液晶層ＬＱに不純物が混入した場合であっても腐食することがなくなる。したがって、本実施形態によれば、製造歩留まりを低下させることなく信頼性の高い液晶表示装置を提供することができる。
【００３８】
また、上記ショートリング回路ＳＲは、ゲート配線ＧＬおよびソース配線ＳＬが配置される層と同層に配置される導電層およびそれらの導電層間に配置される絶縁層Ｌ１、Ｌ２により形成することが可能であるため、ショートリング回路ＳＲを形成するための特別な製造工程を設ける必要がない。
【００３９】
次に、第２実施形態の液晶表示装置について図面を参照して詳細に説明する。なお、以下の説明において上述の第１実施形態の液晶表示装置と同様の構成については同一の符号を付して説明を省略する。
【００４０】
図４は、第２実施形態の液晶表示装置のショートリング回路ＳＲの一構成例を概略的に示す図である。本実施形態のショートリング回路ＳＲは、第１回路ＳＲ１〜第４回路ＳＲ４を有している。
【００４１】
第２回路ＳＲ２のゲート電極ＧＥは、第１回路ＳＲ１のドレイン電極ＤＥ（第２回路ＳＲ２のソース電極ＳＥ）の下層に配置された部分から、基板面と略平行な方向に向かって山形に突出した凸部ＰＲを有している。
【００４２】
凸部ＰＲは、第１回路ＳＲ１のドレイン電極ＤＥの端辺が延びる方向と、第２回路ＳＲ２のゲート電極ＧＥの端辺が延びる方向とが交差する位置、および、第１回路ＳＲ１のドレイン電極ＤＥ（第２回路ＳＲ２のソース電極ＳＥ）の端辺と第２回路ＳＲ２のゲート電極ＧＥの端辺とが絶縁層Ｌ１を介して対向する位置からゲート電極ＧＥの外側に向かって突出している。
【００４３】
すなわち、第１回路ＳＲ１のドレイン電極ＤＥと第２回路ＳＲ２のゲート電極ＧＥとは絶縁層Ｌ１を介して互いに対向した部分を有し、凸部ＰＲはゲート電極ＧＥのドレイン電極ＤＥと対向した部分から、ドレイン電極ＤＥの端辺よりも外側に突出している。
【００４４】
第３回路ＳＲ３のゲート電極ＧＥは、コモン配線ＣＯＭの下層に配置された部分から、基板面と略平行な方向に向かって山形に突出した凸部ＰＲを有している。
【００４５】
凸部ＰＲは、コモン配線ＣＯＭの端辺が延びる方向と、第３回路ＳＲ３のゲート電極ＧＥの端辺が延びる方向とが交差する位置、および、コモン配線ＣＯＭの端辺と第３回路ＳＲ３のゲート電極ＧＥの端辺とが絶縁層Ｌ１を介して対向する位置からゲート電極ＧＥの外側に向かって突出している。
【００４６】
すなわち、コモン配線ＣＯＭと第３回路ＳＲ３のゲート電極ＧＥとは絶縁層Ｌ１を介して互いに対向した部分を有し、凸部ＰＲはゲート電極ＧＥのコモン配線ＣＯＭと対向した部分から、コモン配線ＣＯＭの端辺よりも外側に突出している。
【００４７】
第４回路ＳＲ４のゲート電極ＧＥは、第３回路ＳＲ３のドレイン電極ＤＥ（第４回路ＳＲ４のソース電極ＳＥ）の下層に配置された部分から、基板面と略平行な方向に向かって山形に突出した凸部ＰＲを有している。
【００４８】
凸部ＰＲは、第３回路ＳＲ３のドレイン電極ＤＥの端辺が延びる方向と、第４回路ＳＲ４のゲート電極ＧＥの端辺が延びる方向とが交差する位置、および、第３回路ＳＲ３のドレイン電極ＤＥの端辺と第４回路ＳＲ４のゲート電極ＧＥの端辺とが絶縁層Ｌ１を介して対向する位置から、ゲート電極ＧＥの外側に向かって突出している。
【００４９】
すなわち、第３回路ＳＲ３のドレイン電極ＤＥと第４回路ＳＲ４のゲート電極ＧＥとは絶縁層を介して互いに対向した部分を有し、凸部ＰＲは、ゲート電極ＧＥのドレイン電極ＤＥと対向した部分から、ドレイン電極ＤＥの端辺よりも外側に突出している。
【００５０】
ゲート配線ＧＬは、第４回路ＳＲ４のドレイン電極ＤＥ（第１回路ＳＲ１のソース電極ＳＥ）の下層に配置された部分から、基板面と略平行な方向に向かって山形に突出した凸部ＰＲを有している。
【００５１】
凸部ＰＲは、第４回路ＳＲ４のドレイン電極ＤＥの端辺が延びる方向と、ゲート配線ＧＬの端辺が延びる方向とが交差する位置から、ゲート電極ＧＥの外側に向かって突出している。
【００５２】
すなわち、第４回路ＳＲ４のドレイン電極ＤＥとゲート配線ＧＬとは絶縁層Ｌ１を介して互いに対向した部分を有し、凸部ＰＲは、ゲート配線ＧＬのドレイン電極ＤＥと対向した部分から、ドレイン電極ＤＥの端辺よりも外側に突出している。
【００５３】
上記のように、本実施形態の液晶表示装置では、第１実施形態の液晶表示装置のショートリング回路ＳＲの切欠きＲＥに代えて、凸部ＰＲを設けている。本実施形態の液晶表示装置は、この点以外は上述の第１実施形態と同様である。
【００５４】
切欠きＲＥに代えて凸部ＰＲを設けた場合も、絶縁層Ｌ１は、凸部ＰＲに沿った電極の端辺上において、カバレジ性が悪くなる。すなわち、絶縁層Ｌ１は、凸部ＰＲに沿った電極の端辺上において薄くなる。したがって、凸部ＰＲに沿った電極の端辺と上層に配置されたドレイン電極ＤＥ（あるいはソース電極ＳＥ）との間の絶縁層Ｌ１が薄くなる。従って、上記第１実施形態と同様に、大きなエネルギーを有する静電気がゲート配線ＧＬあるいはコモン配線ＣＯＭに印加された場合、静電気がショートリング回路ＳＲの第１回路ＳＲ１〜第４回路ＳＲ４で順次抑制される。このことにより、アクティブエリアＡＡに配置された導電層や樹脂層等が静電気により破壊されることを回避することができる。
【００５５】
なお、電極に印加された静電気は電極の表面に沿って流れることが知られている。したがって、凸部ＰＲに沿った電極の端辺が、上層に配置される電極の端辺と交差することが望ましい。
【００５６】
すなわち、本実施形態によれば、製造歩留まりを低下させることなく信頼性の高い液晶表示装置を提供することができる。また、第１実施形態と同様に、上記ショートリング回路ＳＲを形成するための特別な製造工程を設ける必要がない。
【００５７】
なお、上記第１実施形態および第２実施形態では、アクティブエリアＡＡの外に引き出されたゲート配線ＧＬに設けられたショートリング回路ＳＲについて説明したが、ショートリング回路が設けられる位置はこれに限定されるものではない。ショートリング回路ＳＲは、アクティブエリアＡＡから引き出された配線（第１配線）に設けられればよく、例えば、アクティブエリアＡＡの外側に引き出されたソース配線ＳＬに設けられてもよく、その他の基板上に設けられる導電体に設けてもよい。
【００５８】
また、上記第１実施形態および第２実施形態では、ショートリング回路ＳＲは第１回路ＳＲ１〜第４回路ＳＲ４を備えていたが、ショートリング回路ＳＲの構成はこれに限定されるものではない。第１回路ＳＲ１〜第４回路ＳＲ４のそれぞれにおいて印加された静電気エネルギーを減衰させることができるため、例えば第１回路ＳＲ１のみを有する場合であっても、第１回路ＳＲ１のドレイン電極ＤＥをコモン配線ＣＯＭと電気的に接続することにより、ゲート配線ＧＬに印加された静電気を抑制することができる。更に、第１回路ＳＲ１と第２回路ＳＲ２とのみを有する場合でもよく、第１回路ＳＲ１と第３回路ＳＲ３とのみを有し第３回路ＳＲ３のドレイン電極ＤＥをゲート配線ＧＬと交差するように第１回路ＳＲ１のソース電極ＳＥと電気的に接続してもよい。これらの場合であっても上述の第１実施形態および第２実施形態と同様の効果を得ることができる。
【００５９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６０】
ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＡＡ…アクティブエリア、ＧＬ…ゲート配線、ＳＬ…ソース配線、ＰＥ…画素電極、ＣＥ…共通電極、ＳＲ…ショートリング回路、ＣＯＭ…コモン配線（第２配線）、ＧＥ…ゲート電極（第１電極）、ＳＣ…半導体層、ＳＥ…ソース電極（第２電極）、ＤＥ…ドレイン電極（第３電極）、Ｌ１…絶縁層、Ｌ２…絶縁層（第２絶縁層）、ＰＲ…凸部、１０…シール材。
【図１】
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【図２】
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【図３】
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【図４】
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