(57)【特許請求の範囲】
【請求項１】
コレクタ端子とエミッタ端子との間に接続され、絶縁ゲート型バイポーラトランジスタ
構造を有するメイン素子と、
前記コレクタ端子と前記エミッタ端子との間に、センス抵抗を介して、前記メイン素子
に対して並列に接続され、前記メイン素子よりも帰還容量が大きい絶縁ゲート型バイポー
ラトランジスタ構造を有するセンス素子と、
を備え、
前記メイン素子は素子領域内に設けられ、
コレクタ電極と、
前記コレクタ電極上に設けられた第１導電形のコレクタ層と、
前記コレクタ層上に設けられた第２導電形の第１のベース層と、
前記第１のベース層上に設けられた第１導電形の第２のベース層と、
前記第２のベース層の表面から前記第１のベース層に達するトレンチの内壁に設けら
れたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、
前記トレンチに隣接して前記第２のベース層の表面に選択的に設けられた第２導電形
のエミッタ層と、
前記エミッタ層及び前記第２のベース層に接続されたエミッタ電極と、
を有し、
前記センス素子は前記素子領域内に設けられ、
前記コレクタ電極と、
前記コレクタ電極上に設けられた第１導電形のコレクタ層と、
前記コレクタ層上に設けられた第２導電形の第１のベース層と、
前記第１のベース層上における隣り合うトレンチ間に設けられ、電気的にフローティング
状態の第１導電形のフローティング層と、
前記フローティング層上に設けられた絶縁膜と、
前記トレンチの内壁に設けられたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、
前記ゲート電極に対し、前記フローティング層とは反対側であって第１のベース層上
に設けられた第１導電形の第２のベース層と、
前記トレンチに隣接して前記第２のベース層の表面に選択的に設けられた第２導電形のエ
ミッタ層と、
前記エミッタ層及び前記第２のベース層に接続されたエミッタ電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記センス素子は、前記メイン素子よりもしきい電圧が高いことを特徴とする請求項１
記載の半導体装置。
【請求項３】
前記センス素子の前記トレンチは、前記第２のベース層と前記フローティング層とを、
前記コレクタ層の主面に対して略平行な横方向に分離することを特徴とする請求項１また
は２に記載の半導体装置。
【請求項４】
前記センス素子は、前記メイン素子よりもターンオン時のミラー期間が長いことを特徴
とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
コレクタ端子とエミッタ端子との間に接続され、絶縁ゲート型バイポーラトランジスタ
構造を有するメイン素子と、
前記コレクタ端子と前記エミッタ端子との間に、センス抵抗を介して、前記メイン素子
に対して並列に接続され、前記メイン素子としきい電圧が同じ絶縁ゲート型バイポーラト
ランジスタ構造を有する第１のセンス素子と、
前記コレクタ端子と前記センス抵抗との間に前記第１のセンス素子に対して並列に接続
され、前記第１のセンス素子よりもしきい電圧が高い絶縁ゲート型バイポーラトランジス
タ構造を有する第２のセンス素子と、
を備え、
前記メイン素子は素子領域内に設けられ、
コレクタ電極と、
前記コレクタ電極上に設けられた第１導電形のコレクタ層と、
前記コレクタ層上に設けられた第２導電形の第１のベース層と、
前記第１のベース層上に設けられた第１導電形の第２のベース層と、
前記第２のベース層の表面から前記第１のベース層に達するトレンチの内壁に設けら
れたゲート絶縁膜と、
前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、
前記トレンチに隣接して前記第２のベース層の表面に選択的に設けられた第２導電形
のエミッタ層と、
前記エミッタ層及び前記第２のベース層に接続されたエミッタ電極と、
を有し、
前記第１のセンス素子および前記第２のセンス素子のそれぞれは前記素子領域内に設け
られ、
前記コレクタ電極、前記コレクタ層、前記第１のベース層、前記第２のベース層、前
記ゲート絶縁膜、前記ゲート電極、前記エミッタ層、および前記エミッタ電極に加えて、
前記第１のベース層上における隣り合う前記トレンチ間に設けられ、電気的にフロー
ティング状態の第１導電形のフローティング層をさらに有することを特徴とする半導体装
置。
【請求項６】
前記第１のセンス素子のしきい電圧に対する前記第２のセンス素子のしきい電圧の相対
値が２．８Ｖ以上であることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
１チップ内で並列接続された複数のＩＧＢＴ（Insulated Gate Bipolar Transistor）のうちの一部をセンスＩＧＢＴとして使って、ＩＧＢＴ（メインＩＧＢＴ）の電流を検知する技術が知られている。センスＩＧＢＴのエミッタ電極は、センス抵抗を介して、メインＩＧＢＴと共通のエミッタ端子に接続される。センス抵抗の電圧降下を計測することで、センスＩＧＢＴを流れる電流（センス電流）を計測することができる。しかしながら、スイッチング時のセンス電流が、定常動作時のセンスＩＧＢＴとメインＩＧＢＴとの比率と異なるという問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特許第３３６１８７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
スイッチング時のセンス電流の変動を抑えた半導体装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体装置は、絶縁ゲート型バイポーラトランジスタ構造を有するメイン素子と、前記メイン素子よりも帰還容量が大きい絶縁ゲート型バイポーラトランジスタ構造を有するセンス素子とを備えている。前記メイン素子は、コレクタ端子とエミッタ端子との間に接続される。前記センス素子は、前記コレクタ端子と前記エミッタ端子との間に、センス抵抗を介して、前記メイン素子に対して並列に接続される。前記メイン素子は素子領域内に設けられ、コレクタ電極と、前記コレクタ電極上に設けられた第１導電形のコレクタ層と、前記コレクタ層上に設けられた第２導電形の第１のベース層と、前記第１のベース層上に設けられた第１導電形の第２のベース層と、前記第２のベース層の表面から前記第１のベース層に達するトレンチの内壁に設けられたゲート絶縁膜と、前記トレンチ内における前記ゲート絶縁膜の内側に設けられたゲート電極と、前記トレンチに隣接して前記第２のベース層の表面に選択的に設けられた第２導電形のエミッタ層と、前記エミッタ層及び前記第２のベース層に接続されたエミッタ電極と、を有する。前記センス素子は前記素子領域内に設けられ、前記コレクタ電極、前記コレクタ層、前記第１のベース層、前記第２のベース層、前記ゲート絶縁膜、前記ゲート電極、前記エミッタ層、および前記エミッタ電極に加えて、前記第１のベース層上における隣り合う前記トレンチ間に設けられ、電気的にフローティング状態の第１導電形のフローティング層をさらに有する。
【図面の簡単な説明】
【０００６】
【図１】実施形態に係る半導体装置の等価回路図。
【図２】実施形態に係る半導体装置の模式断面図。
【図３】比較例の半導体装置の等価回路図。
【図４】比較例の半導体装置のターンオン時の電流波形図。
【図５】実施形態に係る半導体装置のターンオン時の電流波形図。
【図６】（ａ）は他の実施形態に係る半導体装置の等価回路図であり、（ｂ）は図６（ａ）のセンス素子のターンオン時の電流波形図。
【図７】第１のセンス素子のしきい電圧に対する第２のセンス素子のしきい電圧の相対値と、第１のセンス素子のミラー期間における第２のセンス素子の電流との関係を表す図。
【発明を実施するための形態】
【０００７】
図３（ａ）は、電流検知機能を有する比較例の半導体装置の等価回路図を示す。
【０００８】
この半導体装置は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）構造を有するメイン素子１０と、メイン素子１０と同じ絶縁ゲート型バイポーラトランジスタ構造を有するセンス素子３０とを備えている。メイン素子１０は、コレクタ端子Ｃとエミッタ端子Ｅとの間に接続される。センス素子３０は、コレクタ端子Ｃとエミッタ端子Ｅとの間に、センス抵抗４０を介して、メイン素子１０に対して並列に接続される。
【０００９】
図３（ｂ）は、メイン素子１０とセンス素子３０とをそれぞれ単純抵抗にモデル化した等価回路図である。センス素子３０のエミッタ電極と、センス抵抗４０との接続ノードをＳで表す。
【００１０】
メイン素子１０のコレクタとエミッタ間電圧をＶＣＥ、メイン素子１０に流れる電流をＩmain、メイン素子１０の抵抗をＲmain、センス素子３０のコレクタとノードＳ間電圧をＶＣＳ、センス素子３０及びセンス抵抗４０に流れる電流をＩsence、センス素子３０の抵抗をＲsence、センス抵抗４０の抵抗をＲｓとすると、
Ｒsence＝ＶＣＳ/Ｉsence・・・・・・（１）
Ｒmain＝ＶＣＥ/Ｉmain・・・・・・・（２）
ＶＣＥ＝ＶＣＳ＋Ｒｓ×Ｉsence・・・（３）
が成り立つ。
【００１１】
これら式（１）〜（３）より、
Ｉsence＝（Ｒmain/（Ｒsence＋Ｒｓ））×Ｉmain
＝（１/Ｓratio・（１＋Ｒｓ/Ｒsence））×Ｉmain・・・（４）
ここで、Ｓratioは、センス比Ｒsence/Ｒmainを表す。
【００１２】
Ｓratioを一定とし、デバイスシミュレーションでＩmain、ＶＣＥを求めて、Ｉsenceを計算した。メイン素子１０の面積をセンス素子３０の面積の例えば６０００倍とした。したがって、センス比Ｓratio（＝Ｒsence/Ｒmain）は６０００に設定した。
【００１３】
この結果を、図４に表す。横軸は時間（μ秒）を、左側の縦軸は電流（Ａ）を、右側の縦軸は抵抗（Ω）を、それぞれ表す。
【００１４】
図４において、センス電流は、Ｉsenceにセンス比Ｓratioを乗じたＳratio×Ｉsenceとして表されている。
【００１５】
Ａ区間では、メイン素子１０及びセンス素子３０がターンオンしていないので、Ｒｓ<<Ｒsenceとなり、式（４）におけるＲｓ/Ｒsenceがほぼ０となる。
【００１６】
したがって、Ｉsence＝（１/Ｓratio）×Ｉmainとなり、Ｉsenceは、ほぼセンス比で決まる。したがって、Ｓratio×Ｉsenceは、Ｉmainに一致する。
【００１７】
Ｂ区間では、メイン素子１０及びセンス素子３０がオンし始め、Ｒｓ/Ｒsenceが無視できなくなる。よって、式（４）のとおり、
Ｉsence＝（１/Ｓratio・（１＋Ｒｓ/Ｒsence））×Ｉmainとなる。
【００１８】
すなわち、センス素子３０の抵抗Ｒsenceが小さくなるにしたがって、センス電流Ｉsenceは、Ｉmain/Ｓratioよりも徐々に小さくなっていく。
【００１９】
Ｃ区間では、スイッチングがほぼ終了し、Ｒsenceが最小で、定常オン状態になる。
【００２０】
定常オン状態のＣ区間におけるＩmainとＳratio×Ｉsenceとの差は、センス素子３０に直列にセンス抵抗４０が挿入されていることによるセンス電流の低減に対応する。したがって、Ｓratio×Ｉsenceに適切な補正係数をかけることで、Ｉmainを得ることができる。
【００２１】
しかしながら、Ａ区間、及びＢ区間のＩsenceは、定常オン状態のＩsenceよりも大きく、そのため、補正係数をかけて補正すると、Ａ区間、及びＢ区間の電流値が、見かけ上持ち上がってしまう。これは、過電流を誤検知する原因となり、正常に動作しているにもかかわらず不必要に動作を停止させてしまいかねない。
【００２２】
そのような問題に対して、上記特許文献１には、センス素子のしきい電圧をメイン素子のしきい電圧よりも高く設定することが開示されている。しかしながら、ゲート電圧の上昇の速さを表す一つの指標であり、ゲート電圧が１０％上昇した時点から９０％まで上昇するのに要する時間として定義されるセンスＩＧＢＴのライズタイムｔriseＳが、図４の期間Ｂよりも短い場合には効果が期待できない。
【００２３】
そこで、以下に説明する実施形態では、そのような場合でも、スイッチング時のセンス電流の変動を抑えることができる半導体装置を低コストで提供する。
【００２４】
図１は、実施形態に係る半導体装置の等価回路図である。
【００２５】
この半導体装置は、メイン素子１０とセンス素子２０とが、コレクタ端子Ｃとエミッタ端子Ｅとの間に並列接続された構成を有する。センス素子２０は、センス抵抗４０を介して、コレクタ端子Ｃとエミッタ端子Ｅとの間に、メイン素子１０に対して並列に接続される。
【００２６】
メイン素子１０とセンス素子２０は、後述するように、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）構造を有する。
【００２７】
センス素子２０は、メイン素子１０よりもしきい電圧が高く、更にメイン素子１０よりも、ゲート・コレクタ間に寄生する帰還容量（ミラー容量）を大きく設計する。結果として、センス素子２０のターンオン時のゲート電圧のミラー期間（またはミラー区間）は、メイン素子１０のターンオン時のゲート電圧のミラー期間よりも長くなる。
【００２８】
図２に、メイン素子１０とセンス素子２０とを含む本実施形態の半導体装置の断面構造の一例を示す。
【００２９】
メイン素子１０とセンス素子２０は、同じ基板または１つのチップにモノリシックに形成されている。１つのチップにおける素子領域の大部分をメイン素子１０が占めている。センス素子２０の面積（個数）は、メイン素子１０の面積（個数）に比べてわずか（例えば、数千分の１）である。
【００３０】
実施形態では、第１導電形をｐ形、第２導電形をｎ形として説明するが、第１導電形をｎ形、第２導電形をｐ形としてもよい。また、半導体としてはシリコンが用いられる。あるいは、シリコン以外の半導体（例えばＳｉＣ、ＧａＮ等の化合物半導体）を用いてもよい。
【００３１】
まず、メイン素子１０について説明する。
【００３２】
メイン素子１０は、半導体層の厚み方向であって、エミッタ電極１９ａとコレクタ電極１１とを結ぶ縦方向に主電流が流れる縦型のＩＧＢＴ構造を有する。
【００３３】
コレクタ電極１１上には、ｐ＋形のコレクタ層（もしくは基板）１２が設けられている。コレクタ層１２上には、第１のベース層としてｎ−形ベース層１３が設けられている。ｎ−形ベース層１３上には、ｎ形バリア層２２が設けられている。ｎ形バリア層２２上には、第２のベース層としてｐ形ベース層１４が設けられている。ｐ形ベース層１４の表面には、ｎ＋形のエミッタ層１５とｐ＋形のコンタクト層１７が選択的に設けられている。
【００３４】
エミッタ層１５のｎ形不純物濃度は、ｎ−形ベース層１３のｎ形不純物濃度よりも高い。コンタクト層１７のｐ形不純物濃度は、ｐ形ベース層１４のｐ形不純物濃度よりも高い。ｎ形バリア層２２のｎ形不純物濃度は、ｎ−形ベース層１３のｎ形不純物濃度よりも高い。
【００３５】
それら半導体層の表面側には、複数のトレンチｔが形成されている。トレンチｔは、ｐ形ベース層１４の表面からｎ−形ベース層１３に達する。すなわち、トレンチｔはｐ形ベース層１４およびｎ形バリア層２２を貫通し、トレンチｔの底部がｎ−形ベース層１３中に位置する。
【００３６】
トレンチｔの内壁（側壁及び底部）には、絶縁膜１６が設けられている。絶縁膜１６において特にトレンチｔの側壁に設けられた絶縁膜をゲート絶縁膜１６ａとする。
【００３７】
エミッタ層１５は、トレンチｔの側壁に隣接している。すなわち、エミッタ層１５は、ゲート絶縁膜１６ａに隣接している。
【００３８】
トレンチｔ内における絶縁膜１６の内側に、ゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１６ａを介在させて、ｐ形ベース層１４に対向している。
【００３９】
コレクタ電極１１は、コレクタ層１２におけるｎ−形ベース層１３が設けられた面の反対側の面に設けられている。コレクタ層１２は、コレクタ電極１１とオーミック接触して電気的に接続されている。
【００４０】
エミッタ層１５及びコンタクト層１７の表面上には、エミッタ電極１９ａが設けられている。エミッタ層１５は、エミッタ電極１９ａとオーミック接触して電気的に接続されている。コンタクト層１７はエミッタ電極１９ａとオーミック接触している。したがって、ｐ形ベース層１４は、コンタクト層１７を介して、エミッタ電極１９ａと電気的に接続されている。ゲート電極１８とエミッタ電極１９ａとの間には絶縁膜１６が介在している。
【００４１】
コレクタ電極１１は、図１に示すコレクタ端子Ｃに接続されている。エミッタ電極１９ａは、図１に示すエミッタ端子Ｅに接続されている。ゲート電極１８の一部は、トレンチｔの上方に引き出されて、図示しないゲート配線を介して、図１に示すゲート端子Ｇに接続されている。
【００４２】
相対的に、コレクタ電極１１に高電位、エミッタ電極１９ａに低電位が印加された状態で、ゲート電極１８に所望のゲート電位が印加されると、ｐ形ベース層１４におけるゲート絶縁膜１６ａとの界面付近に反転層（ｎチャネル）が形成される。例えば、グランド電位または負電位のエミッタ電位に対して正電位がゲート電極１８に印加される。コレクタ電極１１には、ゲート電位よりも高い正電位が印加される。
【００４３】
これにより、電子がエミッタ層１５からｎチャネルを介してｎ−形ベース層１３に注入され、オン状態となる。このときさらに、コレクタ層１２から正孔がｎ−形ベース層１３に注入される。ｎ−形ベース層１３に注入された電子は、コレクタ層１２を通ってコレクタ電極１１へと流れる。ｎ−形ベース層１３に注入された正孔は、ｎ形バリア層２２をこえて、ｐ形ベース層１４及びｐ＋形のコンタクト層１７を通ってエミッタ電極１９ａへと流れる。このとき、正孔がｎ形バリア層２２をこえるために、正孔濃度は約１０１６／ｃｍ３程度よりも高くなるため、ｎ−形ベース層１３の抵抗が大きく低減する。
【００４４】
次に、センス素子２０について説明する。
【００４５】
センス素子２０も、半導体層の厚み方向であって、エミッタ電極１９ｂとコレクタ電極１１とを結ぶ縦方向に主電流が流れる縦型のＩＧＢＴ構造を有する。
【００４６】
コレクタ電極１１、コレクタ層１２、ｎ−形ベース層１３、エミッタ層１５、コンタクト層１７、トレンチゲートの各要素の構造は、メイン素子１０とセンス素子２０とで同じである。
【００４７】
また、ｎ形バリア層２２をセンス素子２０には設けないことで、メイン素子１０のｐ形ベース層１４よりも、センス素子２０のｐ形ベース層２３の不純物濃度を高くすることができる。これにより、追加の工程なしで、センス素子２０のしきい電圧を、メイン素子１０のしきい電圧よりも高くすることができる。
【００４８】
すなわち、センス素子２０においても、コレクタ電極１１上にｐ＋形のコレクタ層１２が設けられている。コレクタ層１２上に第１のベース層としてｎ−形ベース層１３が設けられている。ｎ−形ベース層１３上に第２のベース層としてｐ形ベース層２３が設けられている。ｐ形ベース層２３の表面に、ｎ＋形のエミッタ層１５とｐ＋形のコンタクト層１７が選択的に設けられている。
【００４９】
それら半導体層の表面側には、複数のトレンチｔが形成されている。トレンチｔは、ｐ形ベース層２３の表面からｎ−形ベース層１３に達する。すなわち、トレンチｔはｐ形ベース層２３を貫通し、トレンチｔの底部がｎ−形ベース層１３中に位置する。
【００５０】
トレンチｔの内壁（側壁及び底部）には、絶縁膜１６が設けられている。絶縁膜１６において特にトレンチｔの側壁に設けられた絶縁膜をゲート絶縁膜１６ａとする。
【００５１】
エミッタ層１５は、トレンチｔの側壁に隣接している。すなわち、エミッタ層１５は、ゲート絶縁膜１６ａに隣接している。
【００５２】
トレンチｔ内における絶縁膜１６の内側に、ゲート電極１８が設けられている。ゲート電極１８は、ゲート絶縁膜１６ａを介在させて、ｐ形ベース層２３に対向している。
【００５３】
コレクタ電極１１は、コレクタ層１２におけるｎ−形ベース層１３が設けられた面の反対側の面に設けられている。コレクタ層１２は、コレクタ電極１１とオーミック接触して電気的に接続されている。
【００５４】
エミッタ層１５及びコンタクト層１７の表面上には、エミッタ電極１９ｂが設けられている。エミッタ層１５は、エミッタ電極１９ｂとオーミック接触して電気的に接続されている。コンタクト層１７はエミッタ電極１９ｂとオーミック接触している。したがって、ｐ形ベース層２３は、コンタクト層１７を介して、エミッタ電極１９ｂと電気的に接続されている。ゲート電極１８とエミッタ電極１９ｂとの間には絶縁膜１６が介在している。
【００５５】
コレクタ電極１１は、図１に示すコレクタ端子Ｃに接続されている。センス素子２０のエミッタ電極１９ｂは、メイン素子１０のエミッタ電極１９ａとは分離され、図１に示すセンス抵抗４０を介してエミッタ端子Ｅに接続されている。ゲート電極１８の一部は、トレンチｔの上方に引き出されて、図示しないゲート配線を介して、図１に示すゲート端子Ｇに接続されている。
【００５６】
センス素子２０は、前述の各要素に加えて、さらにｐ形フローティング層２１を備える。ｐ形フローティング層２１は、センス素子２０のｎ−形ベース層１３上における隣り合うトレンチｔ間に設けられている。トレンチｔは、ｐ形ベース層２３と、ｐ形フローティング層２１とを、コレクタ層（基板）１２の主面に対して略平行な横方向に分離する。
【００５７】
ｐ形フローティング層２１には、エミッタ層１５が形成されていない。また、ｐ形フローティング層２１上には絶縁膜１６ｂが設けられ、その絶縁膜１６ｂによってｐ形フローティング層２１はエミッタ電極１９ｂから絶縁分離されている。すなわち、ｐ形フローティング層２１はエミッタ電極１９ｂと接続されていない。また、ｐ形フローティング層２１は、他の電極とも接続されず、電気的にフローティングである。
【００５８】
センス素子２０においても、相対的に、コレクタ電極１１に高電位、エミッタ電極１９ｂに低電位が印加された状態で、ゲート電極１８に所望のゲート電位が印加されると、ｐ形ベース層２３におけるゲート絶縁膜１６ａとの界面付近に反転層（ｎチャネル）が形成される。
【００５９】
これにより、電子がエミッタ層１５からｎチャネルを介してｎ−形ベース層１３に注入され、オン状態となる。このときさらに、コレクタ層１２から正孔がｎ−形ベース層１３に注入される。ｎ−形ベース層１３に注入された電子は、コレクタ層１２を通ってコレクタ電極１１へと流れる。ｎ−形ベース層１３に注入された正孔は、ｐ形ベース層２３及びｐ＋形のコンタクト層１７を通ってエミッタ電極１９ｂへと流れる。
【００６０】
ｐ形フローティング層２１はエミッタ電極１９ｂとつながっていない。このため、ｐ形フローティング層２１には正孔が流れない。このような正孔が流れない領域を形成することで、ｎ−形ベース層１３におけるエミッタ側の表面側に正孔が蓄積される。この正孔の蓄積は、ｎ−形ベース層１３への電子の注入を促進させる。この結果、オン電圧（オン抵抗）を低減できる。
【００６１】
このｐ形フローティング層２１がセンス素子２０に設けられているため、センス素子２０はメイン素子１０よりも帰還容量（ゲート・コレクタ間容量）が大きい。すなわち、ｐ形フローティング層２１を介した容量結合が、ゲート電極１８とコレクタ電極１１との間に並列に追加されている。
【００６２】
ここで、デバイスシミュレーションでメイン電流Ｉmainと、センス電流Ｉsenceを計算した。メイン素子とセンス素子の面積は、効果を分かりやすくするために同じとした。なお、メイン素子とセンス素子で電流波形が重ならないのは、素子構造が異なるため、Ｉ−Ｖ（電流−電圧）特性も異なるためである。
【００６３】
図５（ａ）は、メイン素子１０と、このメイン素子１０と同じ構成のＩＧＢＴをセンス素子として用いた比較例のデバイスのシミュレーション結果を表す。また、図５（ａ）には、その比較例のセンス素子のゲート電圧ＶＧの波形も表す。  
図５（ｂ）は、メイン素子１０と、実施形態のセンス素子２０をセンス素子として用いたデバイスのシミュレーション結果を表す。また、図５（ｂ）には、実施形態のセンス素子２０のゲート電圧ＶＧの波形も表す。  
図５（ａ）、（ｂ）において、横軸は時間を、縦軸は電流とゲート電圧を表す。
【００６４】
ゲート電圧ＶＧの立ち上がり時、帰還容量（ミラー容量）に起因し、ゲート電圧ＶＧの上昇レートが一旦緩み、ほぼ平坦な波形になるミラー期間ｔ１、ｔ２が発生する。
【００６５】
図５（ａ）に表されるように、メイン素子１０と同じ構成のセンス素子を使った場合には、ミラー期間ｔ１の直後にセンス電流が大きく持ち上がってしまう。
【００６６】
これに対して、実施形態のセンス素子２０はメイン素子１０よりも帰還容量が大きいため、センス素子２０のミラー期間ｔ２は、メイン素子１０のミラー期間ｔ１よりも長くなる。
【００６７】
この結果、図５（ｂ）に示すように、センス電流Ｉsenceの持ち上がりが抑制され、センス電流Ｉsenceとメイン電流Ｉmainとの差の変動が小さくなる。したがって、メイン電流Ｉmainとの差に応じた適切な補正係数をセンス電流Ｉsenceにかけることで、ピーク値が見かけ上過大になることなく、精度良くメイン電流Ｉmainを得ることができる。
【００６８】
ここで、図５（ａ）と図５（ｂ）ではゲート波形が異なっているが、通常はメイン素子の面積はセンス素子の面積の数千倍であることが多く、従ってゲート電圧波形が変化することはない。
【００６９】
なお、基準値等との比較に基づいて、過大なＩmainが検知されると、ゲート端子Ｇに接続された図示しない保護回路がゲート電圧を下げ、もしくはターンオフさせ、デバイスに流れる電流を制限する。
【００７０】
また、センス素子２０のしきい電圧をメイン素子１０よりも高くすることによって、センス素子２０がメイン素子１０よりも先にターンオフする。これにより、メイン素子１０よりも面積が小さなセンス素子２０に、ターンオフ時に電流が集中することを防ぐことができる。
【００７１】
図２に示す構造において、メイン素子１０とセンス素子２０とで共通の要素は、同じ工程で同時に形成される。さらに、ｐ形フローティング層２１はｐ形ベース層１４、２３と同じ工程で同時に形成される。トレンチｔを形成するときのマスクパターンを異ならせるだけで、プロセス自体はメイン素子１０とセンス素子２０とで共通である。すなわち、帰還容量の異なるメイン素子１０とセンス素子２０とを、同じプロセスで同時に形成することができる。
【００７２】
なお、センス素子２０は、帰還容量（ゲート・コレクタ間容量）がメイン素子１０より大きい構造であればよく、図２に示す構造に限定されない。
【００７３】
また、例えばチャネルが形成される領域の不純物濃度を異ならせることによって、メイン素子１０のしきい電圧とセンス素子２０のしきい電圧とを異ならせることができる。例えば、センス素子２０のｐ形ベース層２３のｐ形不純物濃度を、メイン素子１０のｐ形ベース層１４のｐ形不純物濃度よりも高くすることで、センス素子２０のしきい電圧をメイン素子１０のしきい電圧よりも高くすることができる。
【００７４】
その他、ゲート電極の導電率、ゲート抵抗、ゲート絶縁膜の厚さなどを異ならせることでも、メイン素子１０のしきい電圧とセンス素子２０のしきい電圧とを異ならせることが可能である。
【００７５】
図６（ａ）は、他の実施形態の半導体装置の等価回路図である。
【００７６】
この半導体装置も、メイン素子１０とセンス素子とが、コレクタ端子Ｃとエミッタ端子Ｅとの間に並列接続された構成を有する。ただし、センス素子は、第１のセンス素子５０と第２のセンス素子６０とを有する。
【００７７】
第１のセンス素子５０及び第２のセンス素子６０はともに、センス抵抗４０を介して、コレクタ端子Ｃとエミッタ端子Ｅとの間に、メイン素子１０に対して並列に接続されている。
【００７８】
第１のセンス素子５０と第２のセンス素子６０とは、コレクタ端子Ｃとセンス抵抗４０との間に並列接続されている。
【００７９】
メイン素子１０、第１のセンス素子５０および第２のセンス素子６０は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）構造を有し、それらは、同じ基板または１つのチップにモノリシックに形成されている。１つのチップにおける素子領域の大部分をメイン素子１０が占めている。第１のセンス素子５０及び第２のセンス素子６０の面積（個数）は、メイン素子１０の面積（個数）に比べてわずか（例えば、数千分の１）である。
【００８０】
第１のセンス素子５０および第２のセンス素子６０の断面構造は、例えば、前述した図２に示すメイン素子１０と同じ構造である。あるいは、メイン素子１０、第１のセンス素子５０および第２のセンス素子６０の断面構造は、図２に示す上記実施形態のセンス素子２０と同じ構造であってもよい。
【００８１】
メイン素子１０のしきい電圧と第１のセンス素子５０のしきい電圧とは同じである。第２のセンス素子６０のしきい電圧は、メイン素子１０のしきい電圧及び第１のセンス素子５０のしきい電圧よりも高く、第２のセンス素子６０は、第１のセンス素子５０のゲート電圧のミラー期間終了後にターンオンする。
【００８２】
例えばチャネルが形成される領域（図２におけるｐ形ベース層１４またはｐ形ベース層２３）の不純物濃度を異ならせることによって、第２のセンス素子６０のしきい電圧を第１のセンス素子５０のしきい電圧よりも高くすることができる。
【００８３】
あるいは、ゲート電極の導電率、ゲート抵抗、ゲート絶縁膜の厚さなどを異ならせることでも、第２のセンス素子６０のしきい電圧を第１のセンス素子５０のしきい電圧よりも高くすることができる。
【００８４】
ここで、図６（ａ）の構成において、デバイスシミュレーションでセンス電流Ｉsenceを計算した。センス電流Ｉsenceは、第１のセンス素子５０に流れる第１のセンス電流Ｉsence１と、第２のセンス素子６０に流れる第２のセンス電流Ｉsence２との和である。
【００８５】
そのシミュレーション結果を、図６（ｂ）に表す。横軸は時間を、縦軸は電流を表す。
【００８６】
図６（ａ）に示す構成では、第１のセンス素子５０のミラー期間ｔ３終了後、第２のセンス素子６０がターンオンするように、第２のセンス素子６０のしきい電圧を第１のセンス素子５０のしきい電圧よりも高くしている。
【００８７】
これにより、センス電流Ｉsenceの立ち上がり時の電流波形の段差ΔＩを、１つのセンス素子だけを用いた場合に比べて小さくすることができる。さらに、第２のセンス素子６０がターンオンした後は、第１のセンス素子５０の電流の低下を第２のセンス素子６０の電流が補償し、ミラー期間後のセンス電流Ｉsenceの低下を抑制できる。
【００８８】
結果として、図６（ａ）に示す構成においても、スイッチング時のセンス電流Ｉsenceとメイン電流Ｉmainとの差の変動が小さくなり、センス電流Ｉsenceから精度良くメイン電流Ｉmainを検知することができる。
【００８９】
本発明者は、第１のセンス素子５０に対する第２のセンス素子６０のしきい電圧を制御することで、前述した図６（ｂ）に示すΔＩを抑えて、センス電流Ｉsenceの持ち上がりを改善できるというシミュレーション結果を確認することができた。
【００９０】
図７は、そのシミュレーション結果を表す。  
横軸は、第１のセンス素子５０及びメイン素子１０のしきい電圧に対する、第２のセンス素子６０のしきい電圧の相対値ΔＶｔｈ（Ｖ）を表す。  
縦軸は、第１のセンス素子５０のミラー期間ｔ３における第２のセンス素子６０のセンス電流Ｉsence２を表し、ΔＶｔｈ＝０のときを１とした任意単位である。
【００９１】
コンベンショナルな技術では、メイン素子のしきい電圧に対するセンス素子のしきい電圧の相対値ΔＶｔｈを１よりも小さい範囲ａに設定していた。これに対して、本実施形態では、第１のセンス素子５０のしきい電圧に対する第２のセンス素子６０のしきい電圧の相対値ΔＶｔｈを約２．８Ｖ以上の範囲ｂにすることで、第２のセンス素子６０のミラー期間ｔ３でのＩsence２を０にすることができる。
【００９２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９３】
１０…メイン素子、１１…コレクタ電極、１２…コレクタ層、１３…ｎ−形ベース層、１４，２３…ｐ形ベース層、１５…エミッタ層、１６ａ…ゲート絶縁膜、１７…コンタクト層、１８…ゲート電極、１９ａ，１９ｂ…エミッタ電極、２０…センス素子、２１…ｐ形フローティング層、２２…ｎ形バリア層、４０…センス抵抗、５０…第１のセンス素子、６０…第２のセンス素子、ｔ…トレンチ
【図１】
0005779025.tif 000002
【図２】
0005779025.tif 000003
【図３】
0005779025.tif 000004
【図４】
0005779025.tif 000005
【図５】
0005779025.tif 000006
【図６】
0005779025.tif 000007
【図７】
0005779025.tif 000008