(57)【特許請求の範囲】
【請求項１】
２つ以上の半導体チップ部が接合され、少なくとも第１の半導体チップ部に画素アレイと多層配線層が形成され、第２の半導体チップ部にロジック回路と多層配線層が形成され、前記多層配線層が向かい合って電気的に接続されて接合された積層半導体チップと、
第１及び第２の半導体チップ部の接合付近に、一方又は双方の接続される配線と同じ層の導電膜により形成された遮光層とを有し、
前記遮光層が、第１の半導体チップ部側の前記導電膜と、前記第２の半導体チップ部側の前記導電膜とにより上面から見て一様に閉塞された状態で形成され、
第１又は第２の半導体チップ部側の前記導電膜が、複数の開口を有するパターンに形成され、
第２又は第１の半導体チップ部側の前記導電膜が、前記第１又は第２の半導体チップ部側の前記導電膜に一部重なるようにして前記複数の開口を覆うドット状パターンに形成されている
裏面照射型に構成されている
固体撮像装置。
【請求項２】
前記第１および第２の半導体チップ部の接合部では、互いの配線が直接接合されている
請求項１に記載の固体撮像装置。
【請求項３】
第１の半導体ウェハの第１の半導体チップ部となる領域に少なくとも画素アレイと多層配線層を形成する工程と、
第２の半導体ウェハの第２の半導体チップ部となる領域に少なくともロジック回路を形成する工程を有し、
前記第１の半導体ウェハ及び前記第２の半導体ウェハの一方又は双方の多層配線層には、接続される配線と同じ層の導電膜による遮光層を形成し、
さらに、前記第１の半導体ウェハと前記第２の半導体ウェハの互いの多層配線層が向かい合って双方の配線が電気的に接続されるように、少なくとも第１及び第２の半導体ウェハを含む２つ以上の半導体ウェハを接合する工程と、
前記第１の半導体ウェハを薄膜化する工程と、
前記接合した半導体ウェハをチップ化する工程と
を有し、
前記遮光層を、第１の半導体ウェハ側の前記導電膜と、前記第２の半導体ウェハ側の前記導電膜とにより上面から見て一様に閉塞された状態に形成し、
第１又は第２の半導体ウェハ側の前記導電膜を、複数の開口を有するパターンに形成し、
第２又は第１の半導体ウェハ側の前記導電膜を、前記第１又は第２の半導体ウェハ側の前記導電膜に一部重なるようにして前記複数の開口を覆うドット状パターンに形成する
固体撮像装置の製造方法。
【請求項４】
前記第１および第２の半導体ウェハの接合部では、互いの配線を直接接合する
請求項３に記載の固体撮像装置の製造方法。
【請求項５】
固体撮像装置と、
前記固体撮像装置の光電変換部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路とを備え、
前記固体撮像装置は、請求項１又は２に記載の固体撮像装置で構成される
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法、及び固体撮像装置を備えたカメラ等の電子機器に関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＭＯＳ固体撮像装置が知られており、このＣＭＯＳ固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＣＭＯＳ固体撮像装置が多く用いられている。
【０００３】
ＣＭＯＳ固体撮像装置は、単位画素が光電変換部となるフォトダイオードと複数の画素トランジスタで形成され、この複数の単位画素が２次元アレイ状に配列された画素アレイ（画素領域）と、周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、増幅とトランジスタの３トランジスタ、あるいは選択トランジスタを加えた４トランジスタで構成される。
【０００４】
従来、このようなＣＭＯＳ固体撮像装置において、複数の画素を配列した画素アレイが形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップとを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、各画素セル毎にマイクロパッド有する裏面照射型のイメージセンサチップと、信号処理回路が形成されマイクロパッドを有する信号処理チップとを、マイクロバンプによって接続した半導体モジュールが開示されている。
【０００５】
特許文献２では、イメージセンサを備えた第１の半導体チップと、アナログ／デジタル変換器アレイを備えた第２の半導体チップと、モリ素子アレイを備えた第３の半導体チップとを積層した半導体イメージセンサ・モジュールが開示されている。第１の半導体チップと第２の半導体チップとは導電性接続導体であるバンプを介して接続される。第２の半導体チップと第３の半導体チップとは、第２の半導体チップを貫通する貫通コンタクトにより接続される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−４９３６１号公報
【特許文献２】ＷＯ２００６／１２９７６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本出願人は、先に、画素アレイを備えた半導体チップ部と、ロッジク回路を備えた半導体チップ部とを貼り合わせ、夫々の性能を十分発揮できるようにして高性能化を図り、かつ量産性、コスト低減を図った固体撮像装置を提案した。この固体撮像装置は、共に半製品状態の画素アレイを備えた第１の半導体チップ部と、ロッジク回路を備えた第２の半導体チップ部とを貼り合わせ、第１の半導体チップ部を薄膜化した後、画素アレイとロジック回路の接続がなされる。接続は、第１の半導体チップ部の所要の配線に接続する接続導体と、第１の半導体チップ部を貫通して第２の半導体チップ部の所要の配線に接続する貫通接続導体と、両接続導体を繋ぐ連結導体からなる接続配線を形成して行われる。その後、完成品状態にしてチップ化して、裏面照射型の固体撮像装置として構成される。
【０００８】
一方、上記第１の半導体チップ部と第２の半導体チップ部を接合してなる固体撮像装置において、さらに新たな技術として、貫通接続導体による電気的接続法ではなく、両半導体チップ部面に銅（Ｃｕ）電極を取り出して接続させる方法が考えられている。
【０００９】
その一例の固体撮像装置を図２２に示す。本例の裏面照射型のＣＭＯＳ固体撮像装置１２１は、第１の半導体チップ部１２２と第２の半導体チップ部１２３とが接合されて１つのデバイスとして構成される。第１の半導体チップ部１２２は、有効画素領域１２５及び光学的な基準黒レベルを出力するオプティカルブラック領域１２６からなる画素アレイ１２４が形成される。第２の半導体チップ部１２３は、周辺回路を構成するロジック回路１２７が形成される。
【００１０】
第１の半導体チップ部１２２は、薄膜化されたシリコンによる第１の半導体基板１３１に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタＴｒ１、Ｔｒ２からなる複数の画素を列状に２次元配列した画素アレイ１２４が形成される。半導体基板１３１の表面１３１ａ側には、層間絶縁膜１１２を介して複数、この例では５層のメタルＭ１〜Ｍ５による配線１３３［１３３ａ〜１３３ｄ］及び１５２を配置した多層配線層１３４が形成される。配線１３３、１５２は、銅（Ｃｕ）配線が用いられる。半導体基板１３１の裏面側には、絶縁膜１３５を介してオプティカルブラック領域１２６上を含んで遮光膜１３６が形成され、さらに平坦化膜１３０を介してカラーフィルタ１３８及びオンチップレンズ１３９が形成される。
【００１１】
図２２において、画素トランジスタＴｒ１、Ｔｒ２は、複数の画素トランジスタを代表して示している。図２２では、画素アレイ１２４の画素を模式的に示しているが、図２３に１画素の詳細を示す。第１の半導体チップ１２２では、薄膜化された半導体基板１３１にフォトダイオードＰＤが形成される。フォトダイオードＰＤは、例えばｎ型半導体領域１３５と基板表面側のｐ型半導体領域１３６を有して形成される。画素を構成する基板表面には、ゲート絶縁膜を介してゲート電極１３７が形成され、ゲート電極１３７と対のソース・ドレイン領域１３８により画素トランジスタＴｒ１、Ｔｒ２が形成される。フォトダイオードＰＤに隣接する画素トランジスタＴｒ１がフローティングディフュージョンＦＤに相当する。各単位画素は素子分離領域１３９で分離される。
【００１２】
第１の半導体チップ部１２２の多層配線層１３４では、対応する画素トランジスタと配線１１３間、隣り合う上下層の配線１３３間が、導電ビア１４１を介して接続される。さらに、第２の半導体チップ部１２３との接合面に臨んで、５層目のメタルＭ５による接続配線１４２が形成される。接続配線１４２は、導電ビア１４１を介して４層目のメタルＭ４による所要の配線１３３ｄに接続される。
【００１３】
第２の半導体チップ部１２３は、シリコンによる第２の半導体基板１４３の各チップ部となる領域に、周辺回路を構成するロジック回路１２７が形成される。ロジック回路１２７は、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタＴｒ１１〜Ｔｒ１４で形成される。半導体基板１４３の表面側上には、層間絶縁膜１４４を介して複数層、本例では４層のメタルＭ１１〜Ｍ１４による配線１４５［１４５ａ〜１４５ｃ］及び接続配線１４６を配置した多層配線層１４７が形成される。配線１４５は、銅（Ｃｕ）配線が用いられる。
【００１４】
図２２において、ロジック回路１０７の複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４で代表して示している。図２２では、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４を模式的に示しているが、図２４に例えばＭＯＳトランジスタＴｒ１１、Ｔｒ１２の詳細を示す。第２の半導体チップ部１２３では、半導体基板１４３の表面側の半導体ウェル領域に、各ＭＯＳトランジスタＴｒ１１、Ｔｒ１２が一対のソース・ドレイン領域１４９とゲート絶縁膜を介してゲート電極１５１を有して形成される。各ＭＯＳトランジスタＴｒ１１、Ｔｒ１２は素子分離領域１５２で分離される。
【００１５】
第２の半導体チップ部１２３の多層配線層１４７では、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４と配線１４５間、隣り合う上下層の配線１４５間が、導電ビア１５３を介して接続される。さらに、第１の半導体チップ部１２２との接合面に臨んで、４層目のメタルＭ１４による接続配線１４６が形成される。接続配線１４６は、導電ビア１５３を介して３層目のメタルＭ１３による所要の配線１４５ｃに接続される。
【００１６】
そして、第１の半導体チップ部１２２と第２の半導体チップ部１２３は、互いの多層配線層１３４及び１４７が向かい合うようにして、接合面に臨む接続配線１４２及び１４６を直接接合して、電気的に接続される。接合付近の絶縁膜１５４は、Ｃｕ配線のＣｕ拡散を防止するためのＣｕ拡散バリア性絶縁膜で形成される。
【００１７】
ところで、上述の固体撮像装置１２１では、ロジック回路１２７内のＭＯＳトランジスタからのホットキャリアによる発光が、画素アレイ側へ入射し、暗電流、ランダムノイズの原因になることが判明した。そのため、画素アレイが形成された第１の半導体チップ部１０２とロジック回路が形成された第２の半導体チップ部１２３の間に遮光層を設ける必要がある。図２２では、第１の半導体チップ部１２２の多層配線層１３４に、配線１３３とは別に、遮光層１５５が形成される。
【００１８】
第１及び第２の半導体チップ部１２２及び１２３間に遮光層１５５を形成するためには、遮光層１５５の形成、及び第１及び第２の半導体チップ部間の配線を行うための電気的分離と配線形成をそれぞれ行う必要があり、工程数が多くなる。また、遮光層１５５は、光を減衰させるだけの膜厚が必要である。この遮光層１５５の存在で、第１及び第２の半導体チップ部１２２及び１２３を接合した半導体チップ全体の厚みが増したり、電気配線形成の距離が伸びることで、配線形成の技術的難易度が増し、固体撮像装置の製造歩留まりの低下等の問題が生じる。
【００１９】
本発明は、上述の点に鑑み、半導体チップ全体の厚みを抑制しつつ、トランジスタからのホットキャリアによる発光の悪影響を抑制し、かつ工程数の削減を可能にした固体撮像装置とその製造方法を提供するものである。
また、本発明は、かかる固体撮像装置を備えたカメラなどに適用できる電子機器を提供するものである。
【課題を解決するための手段】
【００２０】
本発明に係る固体撮像装置は、２つ以上の半導体チップ部が接合され、少なくとも第１の半導体チップ部に画素アレイと多層配線層が形成され、第２の半導体チップ部にロジック回路と多層配線層が形成された積層半導体チップを有する。積層半導体チップでは、第１及び第２の半導体チップ部の互いの多層配線層が向かい合って電気的に接続されて接合される。さらに、本固体撮像装置は、第１及び第２の半導体チップ部の接合付近に、一方又は双方の接続される配線と同じ層の導電膜により形成された遮光層を有し、裏面照射型に構成される。また、遮光層が、第１の半導体チップ部側の導電膜と、第２の半導体チップ部側の導電膜とにより上面から見て一様に閉塞された状態で形成されており、第１又は第２の半導体チップ部側の導電膜が、複数の開口を有するパターンに形成され、第２又は第１の半導体チップ部側の導電膜が、第１又は第２の半導体チップ部側の導電膜に一部重なるようにして複数の開口を覆うドット状パターンに形成されている。
【００２１】
本発明の固体撮像装置では、遮光層が第１及び第２の半導体チップ部の接合付近に、一方又は双方の接続される配線と同じ層の導電膜により形成されるので、ロジック回路のトランジスタからのホットキャリアによる発光光が遮光層で遮られ、画素アレイ側への入射が抑制される。また、接合後の半導体チップ全体の厚みも抑制される。
【００２２】
本発明に係る固体撮像装置の製造方法は、第１の半導体ウェハの第１の半導体チップ部となる領域に少なくとも画素アレイと多層配線層を形成する工程と、第２の半導体ウェハの第２の半導体チップ部となる領域に少なくともロジック回路を形成する工程を有する。 第１の半導体ウェハ及び第２の半導体ウェハの一方又は双方の多層配線層には、接続される配線と同じ層の導電膜による遮光層を形成する。次いで、第１の半導体ウェハと第２の半導体ウェハを互いの多層配線層が向かい合って双方の配線が電気的接続されるように、少なくとも第１及び第２の半導体ウェハを含む２つ以上の半導体ウェハを接合する工程を有する。次いで、第１の半導体ウェハを薄膜化する工程と、接合した半導体ウェハをチップ化する工程を有する。そして、遮光層は、第１の半導体ウェハ側の導電膜と、第２の半導体ウェハ側の導電膜とにより上面から見て一様に閉塞された状態に形成し、第１又は第２の半導体ウェハ側の導電膜は、複数の開口を有するパターンに形成し、第２又は第１の半導体ウェハ側の導電膜は、第１又は第２の半導体ウェハ側の導電膜に一部重なるようにして複数の開口を覆うドット状パターンに形成する。
【００２３】
本発明の固体撮像装置の製造方法では、第１の半導体ウェハ及び第２の半導体ウェハの一方又は双方の多層配線層に、接続される配線と同じ層の導電膜による遮光層を形成し、互いの多層配線層が向かい合って双方の配線が電気的接続されるように接合している。これにより、接合後の半導体チップ全体の厚みが抑制されると共に、ロジック回路のトランジスタからのホットキャリアによる発光光が遮光層で遮られ、画素アレイ側への入射が抑制された固体撮像装置を製造することができる。
【００２４】
本発明に係る電子機器は、固体撮像装置と、固体撮像装置の光電変換部に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを備える。固体撮像装置は、上述の本発明による固体撮像装置で構成される。
【００２５】
本発明の電子機器では、固体撮像装置として上述した構成の固体撮像装置を備えている。したがって、固体撮像装置において、接合後の半導体チップ全体の厚みが抑制されると共に、ロジック回路のトランジスタからのホットキャリアによる発光光が遮光層で遮られ、画素アレイ側への入射が抑制される。
【発明の効果】
【００２６】
本発明に係る固体撮像装置及びその製造方法によれば、半導体チップ全体の厚みを抑制しつつ、トランジスタからのホットキャリアによる発光の悪影響を抑制することができる。また、製造工程数の削減を可能にする。
【００２７】
本発明に係る電子機器によれば、トランジスタからのホットキャリアによる発光の悪影響を抑制した、接合チップによる固体撮像装置を備えることにより、高品質のカメラ等の電子機器を提供することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明に適用されるＭＯＳ固体撮像装置の一例を示す概略構成図である。
【図２】Ａ〜Ｃ  本発明の実施の形態に係る固体撮像装置と従来例に係る固体撮像装置の模式図である。
【図３】本発明に係る固体撮像装置の第１実施の形態を示す要部の概略構成図である。
【図４】図３の第１の半導体チップ部の要部の拡大構成図である。
【図５】図３の第２の半導体チップ部の要部の拡大構成図である。
【図６】図３の接合部分の要部の拡大構成図である。
【図７】Ａ〜Ｃ  第１実施の形態における遮光層を示す構成図である。
【図８】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その１）である。
【図９】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その２）である。
【図１０】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その３）である。
【図１１】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その４）である。
【図１２】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その５）である。
【図１３】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その６）である。
【図１４】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その７）である。
【図１５】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その８）である。
【図１６】第１実施の形態に係る固体撮像装置の製造方法例を示す製造工程図（その９）である。
【図１７】本発明の説明に供する光の特定膜厚における波長に対する透過率を示すグラフである。
【図１８】本発明の説明に供する光の特定波長における金属膜の膜厚に対する透過率を示すグラフである。
【図１９】Ａ〜Ｃ  本実施の形態に係る遮光層の変形例を示す構成図である。
【図２０】本発明に係る固体撮像装置の第１実施の形態を示す要部の概略構成図である。
【図２１】本発明の第３実施の形態に係る電子機器の概略構成図である。
【図２２】先行例に係る固体撮像装置の要部の概略構成図である。
【図２３】図２２の第１の半導体チップ部の要部の拡大構成図である。
【図２４】図２２の第２の半導体チップ部の要部の拡大構成図である。
【発明を実施するための形態】
【００２９】
以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＣＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例とその製造方法例）
３．第２実施の形態（固体撮像装置の構成例とその製造方法例）
４．第３実施の形態（電子機器の構成例）
【００３０】
＜１．ＣＭＯＳ固体撮像装置の概略構成例＞
図１に、本発明の半導体装置に適用されるＣＭＯＳ固体撮像装置の概略構成を示す。このＣＭＯＳ固体撮像装置は、各実施の形態の固体撮像装置に適用される。本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素アレイ（いわゆる画素領域）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素２は、１つの単位画素として構成することができる。また、画素２は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードと、複数の転送トランジスタと、共有する１つのフローティングディフージョンと、共有する１つずつの他の画素トランジスタとから構成される。すなわち、共有画素では、複数の単位画素を構成するフォトダイオード及び転送トランジスタが、他の１つずつの画素トランジスタを共有して構成される。
【００３１】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。
【００３２】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００３３】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素アレイ３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
【００３４】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００３５】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００３６】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００３７】
図２に、本発明に係るＣＭＯＳ固体撮像装置の基本的な概略構成を示す。従来のＣＭＯＳ固体撮像装置１６１は、図２Ａに示すように、１つの半導体チップ１６２内に、画素アレイ１６３と、制御回路１６４と、信号処理するためのロジク回路１６５とを搭載して構成される。通常、画素アレイ１６３と制御回路１６４でイメージセンサ１６６が構成される。これに対して、本発明の一実施の形態におけるＭＯＳ固体撮像装置２０は、図２Ｂに示すように、第１の半導体チップ部２２に画素アレイ２３と制御回路２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ部２２及び２６を相互に電気的に接続して１つの半導体チップとしてＣＭＯＳ固体撮像装置２０が構成される。本発明の他の実施の形態におけるＣＭＯＳ固体撮像装置２１は、図２Ｃに示すように、第１の半導体チップ部２２に画素アレイ２３を搭載し、第２の半導体チップ部２６に制御回路２４と信号処理回路を含むロジック回路２５を搭載する。この第１及び第２の半導体チップ部２２及び２６を相互に電気的に接続して１つの半導体チップとしてＣＭＯＳ固体撮像装置２１が構成される。
【００３８】
図示しないが、ＣＭＯＳ固体撮像装置の構成によっては、２つ以上の半導体チップ部を貼り合わせて構成することもできる。例えば、上記の第１及び第２の半導体チップ部以外に、メモリ素子アレイを備えた半導体チップ部、その他の回路素子を備えた半導体チップ部などを追加して３つ以上の半導体チップ部を貼り合わせて、１つのチップとしたＣＭＯＳ固体撮像装置を構成することもできる。
【００３９】
＜２．第１実施の形態＞
［固体撮像装置の構成例］
図３に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第１実施の形態を示す。第１実施の形態に係る固体撮像装置３１は、図２Ｂで示すと同様の、画素アレイ２３と制御回路２４が形成された第１の半導体チップ部２２と、ロジック回路２５が形成された第２の半導体チップ部２６とが貼り合わされた積層半導体チップ３２を有して構成される。第１の半導体チップ部２２と第２の半導体チップ部２６とは、後述する互いの多層配線層が向かい合うようにして、かつ接続配線が直接接合するように、貼りあわされる。
【００４０】
第１の半導体チップ部２２は、薄膜化されたシリコンによる第１の半導体基板３３に、光電変換部となるフォトダイオードＰＤと複数の画素トランジスタＴｒ１、Ｔｒ２からなる複数の画素を列状に２次元配列した画素アレイ３４が形成される。また、図示しないが、半導体基板３３に制御回路２４を構成する複数のＭＯＳトランジスタが形成される。半導体基板３３の表面３３ａ側には、層間絶縁膜３４を介して複数、この例では５層のメタルＭ１〜Ｍ５による配線３５［３５ａ〜３５ｄ］及び３６を配置した多層配線層３７が形成される。配線３５及び３６は、デュアルダマシン法で形成された銅（Ｃｕ）配線が用いられる。半導体基板３３の裏面側には、絶縁膜３８を介してオプティカルブラック領域４１上を含んで遮光膜３９が形成され、さらに平坦化膜４３を介して有効画素領域４２上にカラーフィルタ４４及びオンチップレンズ４５が形成される。オプティカルブラック領域４１上にもオンチップレンズ４５を形成することもできる。
【００４１】
図３において、画素トランジスタＴｒ１、Ｔｒ２は、複数の画素トランジスタを代表して示している。図３では、画素アレイ３４の画素を模式的に示しているが、図４に１画素の詳細を示す。第１の半導体チップ２２では、薄膜化された半導体基板３３にフォトダイオードＰＤが形成される。フォトダイオードＰＤは、例えばｎ型半導体領域４６と基板表面側のｐ型半導体領域４７を有して形成される。画素を構成する基板表面には、ゲート絶縁膜を介してゲート電極４８が形成され、ゲート電極４８と対のソース・ドレイン領域４９により画素トランジスタＴｒ１、Ｔｒ２が形成される。フォトダイオードＰＤに隣接する画素トランジスタＴｒ１がフローティングディフュージョンＦＤに相当する。各単位画素は素子分離領域５１で分離される。素子分離領域５１は、例えば基板に形成した溝内にＳｉＯ２膜等の絶縁膜を埋め込んでなるＳＴＩ（Shallow Trench Isolation）構造に形成される。
【００４２】
第１の半導体チップ部２２の多層配線層３７では、対応する画素トランジスタと配線３５間、隣り合う上下層の配線３５間が、導電ビア５２を介して接続される。さらに、第２の半導体チップ部２６との接合面４０に臨んで、５層目のメタルＭ５による接続配線３６が形成される。接続配線３６は、導電ビア５２を介して４層目のメタルＭ４による所要の配線３５ｄに接続される。
【００４３】
第２の半導体チップ部２６は、シリコンによる第２の半導体基板５４の各チップ部となる領域に、周辺回路を構成するロジック回路５５が形成される。ロジック回路５５は、ＣＭＯＳトランジスタを含む複数のＭＯＳトランジスタＴｒ１１〜Ｔｒ１４で形成される。半導体基板５４の表面側上には、層間絶縁膜５６を介して複数層、本例では４層のメタルＭ１１〜Ｍ１４による配線５７［５７ａ〜５７ｃ］及び５８を配置した多層配線層５９が形成される。配線５７、５８は、デュアルダマシン法による銅（Ｃｕ）配線が用いられる。
【００４４】
図３において、ロジック回路５５の複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４で代表して示している。図３では、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４を模式的に示しているが、図５に例えばＭＯＳトランジスタＴｒ１１、Ｔｒ１２の詳細を示す。第２の半導体チップ部２６では、半導体基板５４の表面側の半導体ウェル領域に、各ＭＯＳトランジスタＴｒ１１、Ｔｒ１２が一対のソース・ドレイン領域６１とゲート絶縁膜を介してゲート電極６２を有して形成される。各ＭＯＳトランジスタＴｒ１１、Ｔｒ１２は例えばＳＴＩ構造の素子分離領域６３で分離される。
【００４５】
第２の半導体チップ部２６の多層配線層５９では、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４と配線５７間、隣り合う上下層の配線５７間が、導電ビア６４を介して接続される。さらに、第１の半導体チップ部２２との接合面４０に臨んで、４層目のメタルＭ１４による接続配線５８が形成される。接続配線５８は、導電ビア６５を介して３層目のメタルＭ１３による所要の配線５７ｃに接続される。
【００４６】
第１の半導体チップ部２２と第２の半導体チップ部２６は、互いの多層配線層３７及び５９が向かい合うようにして、接合面４０に臨む接続配線３６及び５８を直接接合して、電気的に接続される。接合付近の層間絶縁膜６６は、後述の製法で示すように、Ｃｕ配線のＣｕ拡散を防止するためのＣｕ拡散バリア性絶縁膜とＣｕ拡散バリア性を有しない絶縁膜の組み合わせで形成される。Ｃｕ配線による接続配線３６及び５８の直接接合は、熱拡散接合で行う。接続配線３６、５８以外の絶縁膜６６同士の接合は、プラズマ接合、あるいは接着剤で行う。
【００４７】
そして、本実施の形態では、特に、図３及び図６（要部の拡大図）に示すように、第１及び第２の半導体チップ部２２及び２６の接合付近に、接続配線と同じ層の導電膜による遮光層６８が形成される。本実施の形態の遮光層６８は、第１の半導体チップ部２２側の接続配線３６と同じ層のメタルＭ５による遮光部７１と、第２の半導体チップ部２６側の接続配線５８と同じ層のメタルＭ１４による遮光部７２とにより形成される。この場合、図７に示すように、遮光部７１及び７２のいずれか一方、本例では、遮光部７１が上面から見て縦横所定のピッチで複数の開口７３を有する形状に形成され（図７Ａ参照）、他方の遮光部７２が上面から見て遮光部７１の開口７３を塞ぐドット状に形成される（図７Ｂ参照）。遮光層６８は、両遮光部７１及び７２が上面から見て一様に閉塞された状態で重なり合って構成される（図７Ｃ参照）。
【００４８】
遮光部７１と、その開口７３を塞ぐ遮光部７２とは、互いに一部重なるように形成される。遮光部７１と遮光部７２は、接続配線３６及び５８が直接接合されるとき、同時に重なり部分において直接接合される。遮光部７１の開口７３の形状は種々の形状が考えられ、図では四角形状に形成される。一方、ドット状の遮光部７２は、開口７３を塞ぐ形状をなし、図では開口７３の面積より大きめの四角形状に形成される。遮光層６８は、固定電位、例えば接地電位が印加され、電位的に安定にすることが好ましい。
【００４９】
［固体撮像装置の製造方法例］
図８〜図１６に、第１実施の形態に係る固体撮像装置３１の製造方法例を示す。図８〜図１０は、画素アレイを有する第１の半導体チップ部側の工程、図１１〜図１３は、ロジック回路を有する第２の半導体チップ部側の工程、図１４〜図１６は、接合以降の工程を示す。
【００５０】
先ず、図８に示すように、例えばシリコンによる第１の半導体ウェハ（以下、半導体基板という）３３の各チップ部となる領域に半導体ウェル領域３０を形成し、この半導体ウェル領域３０に各画素の光電変換部となるフォトダイオードＰＤを形成する。図示しないが、素子分離領域５１（図４参照）は最初に形成して置くことができる。各フォトダイオードＰＤは、半導体ウェル領域３０の深さ方向に延長して形成される。フォトダイオードＰＤは、画素アレイ３４を構成する有効画素領域４２及びオプティカルブラック領域４１に形成する。
【００５１】
さらに、半導体ウェル領域３０の表面側に各画素を構成する複数の画素トランジスタを形成する。画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタで構成することができる。ここでは、前述したように、画素トランジスタＴｒ１、Ｔｒ２を代表して示す。各画素トランジスタＴｒ１、Ｔｒ２は、図示しないが、一対のソース・ドレイン領域と、ゲート絶縁膜を介して形成したゲート電極とを有して形成される。
【００５２】
半導体基板３３の表面側の上部には、層間絶縁膜３４を介して複数層、本例では４層のメタルＭ１〜Ｍ４による配線３５［３５ａ、３５ｂ、３５ｃ、３５ｄ］を、導電ビア５２を含めて形成する。配線３５は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝を同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性メタル膜とＣｕシード膜を形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性メタル膜としては、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ，ＷＮ、Ｒｕ、ＴｉＺｒＮ、これらを含む合金膜が挙げられる。次いで、ＣＭＰ（化学機械研磨）法により余剰のＣｕ材料層を除去し、平坦化された導電ビアと一体のＣｕ配線が形成される。その後、図示しないがＣｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、ＳｉＮ、ＳｉＣ、ｓｉＣＮ，ＳｉＯＮ等の絶縁膜、あるいは樹脂としてベンゾシクロブテン（ＢＣＢ：接着剤）を用いることができる。この工程を繰り返して、４層のメタルＭ１〜Ｍ４による配線３５ａ〜３５ｄを形成する。
【００５３】
次に、図９に示すように、Ｃｕ拡散バリア性を有しない第１絶縁膜７６、Ｃｕ拡散バリア性を有しない第２絶縁膜７７及びＣｕ拡散バリア性絶縁膜７５を順次形成する。第１絶縁膜７６と第２絶縁膜７７は、ＳｉＯ２膜、ＳｉＣＯＨ膜などで形成される。また、Ｃｕバリア性絶縁膜７５としては、前述同様に例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜、あるいは樹脂としてベンゾシクロブテン（ＢＣＢ：接着剤）を用いることができる。これらＣｕ拡散バリア性絶縁膜７５、第１絶縁膜７６、第２絶縁膜７７は、層間絶縁膜に相当する。次いで、リソグラフィ及びエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性絶縁膜７５及び第２絶縁膜７７及び第1絶縁膜７６をパターニングしビア孔８１を選択的に開口する。その後、第２絶縁膜７７部をパターニングし選択的に７８部を開口する。すなわち、形成すべき遮光部７１（開口７３を除く部分）に対応する部分の開口７８と、形成すべき接続配線３６に対応する部分の開口７９、ビア孔８０を有するようにパターニングする。
【００５４】
次に、図１０に示すように、前述と同様に、デュアルダマシン法を用いて開口７８、７９及びビア孔８１内にＣｕ材料を埋め込むようにして、開口７３を有する遮光部７１と、配線３５ｄに接続する導電ビア５２及び接続配線３６とを形成する。遮光部７１及び接続配線３６は、５層目のメタルＭ５により形成する。これによって、メタルＭ１〜Ｍ５による配線３５ａ〜３５ｄ、接続配線３６、遮光部７１と、層間絶縁膜３４、７５〜７７とにより、多層配線層３７が形成される。ここで、接続配線３６に接続される４層のメタルＭ４による配線３５ｄ１は、ロジック回路側からの発光光がフォトダイオードＰＤ側に漏れないように、遮光部７１側に十分に延長して遮光部７１と重なる面積で形成することが好ましい。
【００５５】
遮光部７１が開口７３を有するパターンに形成するのは、次の理由による。遮光部７１におけるＣｕパターンの面積を大きくすると、ＣＭＰ（化学機械研磨）時のディッシングで凹みが発生する。このため、基板間の接合時に隙間が形成され、密着力が十分得られない。あるいは隙間が生じないように、密着させるための圧力を強くすると、歪による基板間のずれが大きくなりパターン間の位置合わせが難しくなる。そのため、開口７３を設けて、凹みが発生しないように、遮光部７１の面積を制限している。
【００５６】
遮光部７１は、第２の半導体チップ部側の接合面のＣｕ膜が存在しない面と直接接触するため、第１の半導体チップ部の接合面に臨む層間絶縁膜は、Ｃｕ拡散バリア性絶縁膜７５が適している。
【００５７】
一方、図１１に示すように、例えばシリコンによる第２の半導体ウェハ（以下、半導体基板という）５４の各チップ部となる領域に半導体ウェル領域５０を形成する。この半導体ウェル領域５０にロジックン回路５５を構成する複数のＭＯＳトランジスタＴｒ１１〜Ｔｒ１４を形成する。ここでは、前述したように、ＭＯＳトランジスタＴｒ１１〜Ｔｒ１４を代表して示す。図示しないが、素子分離領域６３（図５参照）は最初に形成して置くことができる。
【００５８】
半導体基板５４の表面側の上部には、層間絶縁膜５６を介して複数層、本例では３層のメタルＭ１１〜Ｍ１３による配線５７［５７ａ、５７ｂ、５７ｃ］を導電ビア６５を含めて形成する。配線５７は、デュアルダマシン法で形成することができる。すなわち、層間絶縁膜にビアファーストによる接続孔と配線溝を同時に形成し、Ｃｕ拡散を防止するためのＣｕ拡散バリア性メタル膜とＣｕシード膜を形成した後、めっき法によりＣｕ材料層を埋め込む。Ｃｕ拡散バリア性メタル膜としては、例えばＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ，ＷＮ、Ｒｕ、ＴｉＺｒＮ、これらを含む合金膜が挙げられる。次いで、ＣＭＰ（化学機械研磨）法により余剰のＣｕ材料層を除去し、平坦化された導電ビアと一体のＣｕ配線が形成される。その後、図示しないがＣｕ拡散バリア性絶縁膜を成膜する。Ｃｕバリア性絶縁膜としては、例えば、ＳｉＮ、ＳｉＣ、ｓｉＣＮ，ＳｉＯＮ等の絶縁膜、あるいは樹脂としてベンゾシクロブテン（ＢＣＢ：接着剤）を用いることができる。この工程を繰り返して、３層のメタルＭ１１〜Ｍ１３による配線５７ａ〜５７ｃを形成する。
【００５９】
次に、図１２に示すように、Ｃｕ拡散バリア性を有しない第１絶縁膜８２、Ｃｕ拡散バリア性を有しない第２絶縁膜８３及びＣｕ拡散バリア性絶縁膜８１を順次形成する。第１絶縁膜８２と第２絶縁膜８３は、ＳｉＯ２膜、ＳｉＣＯＨ膜などで形成される。また、Ｃｕバリア性絶縁膜８１としては、前述同様に例えば、ＳｉＮ、ＳｉＣ、ＳｉＣＮ，ＳｉＯＮ等の絶縁膜、あるいは樹脂としてベンゾシクロブテン（ＢＣＢ：接着剤）を用いることができる。これらＣｕ拡散バリア性絶縁膜８１、第１絶縁膜８２、第２絶縁膜８３は、層間絶縁膜に相当する。次いで、リソグラフィ及びエッチング技術を用いてビアファーストで、最表面のＣｕ拡散バリア性絶縁膜８１及び第２絶縁膜８３及び第１絶縁膜８２をパターニングしビア孔８６を選択的に開口する。その後、第２絶縁膜８３部をパターニングし選択的に開口８４、８５を形成する。開口８４は、第1の半導体チップ側の遮光部７１の開口７３を覆う位置に形成する。この開口８４は、後に第1の半導体基板と第２の半導体基板を接合するとき、合わせずれによる光洩れがないように、遮光部７１の開口７３を覆いかつ遮光部７１に一部重なる大きさに形成することが望ましい。
すなわち、形成すべき遮光部８４に対応する部分の開口８４と、形成すべき接続配線５８に対応する部分の開口８５、ビア孔８６を有するようにパターニングする。
【００６０】
次に、図１３に示すように、前述と同様に、デュアルダマシン法を用いて開口８４、８５及びビア孔８６内にＣｕ材料を埋め込むようにして、ドット状の遮光部７２と、配線５７ｃに接続する導電ビア５２及び接続配線５８とを形成する。遮光部７２及び接続配線５８は、４層目のメタルＭ１４により形成する。これによって、メタルＭ１１〜Ｍ１３による配線５７ａ〜５７ｃ、接続配線５８、遮光部７２と、層間絶縁膜５６、８１〜８３とにより、多層配線層５９が形成される。
【００６１】
次に、図１４に示すように、第１の半導体基板３３と第２の半導体基板５４を、互いの多層配線層が向かい合って双方の接続配線３６、５８が直接接触して電気的に接続されるように、第１の半導体基板３３及び第２の半導体基板５４を接合する。つまり、第１及び第２の半導体基板３３及び５４を物理的に接合し、かつ電気的に接続する。このとき、遮光部７１と遮光部７２も、重なる部分で直接接合する。すなわち、熱処理により接続配線３６及び５８同士、遮光部７１及び７２同士を熱拡散接合する。このときの熱処理温度は、１００℃〜５００℃程度とすることができる。また、層間絶縁膜である絶縁膜同士を表面処理してプラズマ接合し、あるいは接着剤により接合する。なお、接続配線３６、５８、遮光部７１、７２のＣｕ表面は酸化されやすい。接合前に、Ｃｕ表面の酸化膜を除去するための還元処理を行うようにすることもできる。還元処理には、例えば、水素ガス、水素とアルゴンの混合ガス、水素プラズマ、アンモニアプラズマ、アルゴンプラズマ等で処理することができる。
【００６２】
次に、図１５に示すように、第１の半導体基板３３を、裏面側からフォトダイオードＰＤの必要膜厚が残るようにＣＭＰ法等を用いて研削、研磨して薄膜化する。
【００６３】
次に、図１６に示すように、薄膜化した表面上に絶縁膜３８を介して、オプティカルブラック領域に対応するフォトダイオードＰＤ上を含んで遮光膜３９を形成する。また、平坦化膜４３を介して有効画素領域に対応するフォトダイオードＰＤ上にカラーフィルタ４４及びオンチップレンズ４５を形成する。
【００６４】
次いで、接合された第１及び第２の半導体基板３３及び５４を各チップに分離するチップ化を行い、図３に示す目的の固体撮像装置３１を得る。
【００６５】
遮光部７１及び７２、接続配線３６及び５８、これらと同層の配線となるメタルＭ５、Ｍ１４としては、導電性が高く、遮光性が高い材料で且つ接合し易い材料が望ましい。このような性質を有する材料としては、Ｃｕ以外に、Ａｌ、Ｗ、Ｔｉ、Ｔａ、Ｍｏ、Ｒｕ等の単一材料、あるいは合金を用いることができる。
【００６６】
遮光層６８の膜厚、本例では遮光部７１、７２の膜厚は、発光する第２の半導体チップ部２６側の光の波長にわせて決めるのが望ましい。本実施の形態では、第２の半導体チップ部２６のＭＯＳトランジスタのホットキャリアからの発光を遮光する必要があるため、波長１μｍ前後の光に対して遮光層厚を設計する必要がある。例えば、遮光層６８の膜厚、したがって遮光部７１、７２の膜厚としては、５０ｎｍ〜８００ｎｍ程度とすることができる。 
【００６７】
図１７に、Ｃｕ、Ｔａ、Ｔｉ、Ｒｕ、Ｗ、ＡｌＳｉの膜厚依存性の光波長に対する透過率を示す。曲線ａ１は膜厚５０ｎｍのＣｕ膜、曲線ｂ１は膜厚５０ｎｍのＴａ膜、曲線ｃ１は膜厚５０ｎｍのＴｉ膜、曲線ｄ１は膜厚６２ｎｍのＲｕ膜、曲線ｅ１は膜厚６０ｎｍのＷ膜、曲線ｆ１は膜厚６０ｎｍのＡｌＳｉ膜である。図１７のグラフより、波長３００ｎｍ〜１μｍの光を遮光するに好適な金属膜を選定することができる。
【００６８】
図１８に、光の特定波長におけるＣｕ、Ｔａ、Ｔｉ、Ｒｕ、Ｗの膜厚に対する透過率を示す。直線ａ２は波長５７５ｎｍでのＣｕ膜の特性、直線ｂ２は波長７００ｎｍでのＴａ膜の特性、直線ｃ２は７００ｎｍでのＴｉ膜の特性、点ｄ２は波長７００ｎｍでのＲｕ膜の特性、直線ｅ２は波長７００ｎｍでのＷ膜の特性である。図１８のグラフにより、所望の遮光率を得るための各金属膜での膜厚を選定することができる。トランジスタからのホットキャリアによる発光光の波長１μｍ付近を遮光する場合においても同様の手法で膜厚を選択することが可能である。
【００６９】
第１実施の形態に係る固体撮像装置３１及びその製造方法によれば、第１の半導体チップ部２２と第２の半導体チップ部２６との接合付近に接続配線３６、５８と同じ層のメタルＭ５、Ｍ１４による遮光層６８を形成している。この遮光層６８により、第２の半導体チップ部２６のロジック回路５５のＭＯＳトランジスタからのホットキャリアによる発光が第１の半導体チップ部２２側の画素アレイへ入射することを抑制することができる。従って、ホットキャリアによる発光の悪影響が抑制されるので、暗電流、ランダムノイズを抑制することができる。
【００７０】
遮光層６８が接続配線３６，５８と同じ層のメタルＭ５、Ｍ１４で形成されるので、図２２の先行例に比べて接合された半導体チップ全体の厚みを小さくすることができ、固体撮像装置のより薄型化することができる。これにより半導体チップ全体の厚みを増やさずに暗電流、ランダムノイズの少ない固体撮像装置を提供することができる。
【００７１】
第１半導体チップ部２２側では、接続配線３６に導電ビアを介して接続されるメタルＭ４による配線３５ｄ１が、遮光部７１側に延長して遮光部７１に重ねて形成されている。これにより、第２の半導体チップ部２６からの発光が隙間を通して画素アレイへ洩れることを阻止することができる。
【００７２】
製造方法では、配線、接続配線、遮光層を同時に形成することができるので、製造工程数の削減、マスク工程の削減、材料費の削減が行え、低コストをもって暗電流、ランダムノイズの少ない固体撮像装置を製造することができる。図９の工程のビア孔８1の形成では、ビア孔のアスペクト比が図２２の先行例の場合に比較して小さいので、ビア孔８１を容易に形成することができる。
【００７３】
第１の半導体基板３３と第２の半導体基板５４の接合において、接続配線間、遮光部間等、いわゆる金属間結合が高い面積率で接合されるので、高い接合強度が得られ、剥がれによる異常が抑制され、高い歩留まりで固体撮像装置を製造することができる。
【００７４】
第１及び第２の半導体チップ部２２及び２６の間に大面積の金属層、つまり接続配線３６、５８、遮光層６８を有するので、ロジック回路５５からの放熱を分散でき、画素アレイ側の温度の上昇を抑制することができる。従って、動作温度上昇時の画素アレイの暗電流等の特性劣化がない、固体撮像装置を提供することができる。
【００７５】
遮光層６８は、一方に開口７３を有する遮光部７１と、他方に開口７３を覆うドット状の遮光部７２とにより形成している。これにより、両遮光部７１及び７２の面積を小さくすることができ、遮光部の形成時のＣＭＰ（化学機械研磨）での凹みが発生せず、両半導体チップ部２２及び２６の接合を良好にする。
【００７６】
［遮光層の変形例］
第１の半導体チップ部２２側の遮光部と、第２の半導体チップ部２６側の遮光部は、種々の形状が考えられる。図１９に、遮光層の変形例を示す。第１の半導体チップ部２２側の遮光部８８は、所要の幅Ｗ１を有し、所要の間隔ｔ１を置いて配列した複数のストライプ状に形成される（図１９Ａ参照）。第２の半導体チップ部２６側の遮光部８９は、上記幅がＷ１より大きい所要の幅Ｗ２（＞Ｗ１）を有し、上記間隔ｔ１より小さい所要の間隔ｔ２（＜ｔ１）を置いて配列した複数のストライプ状に形成される（図１９Ｂ参照）。遮光部８８のストライプ状部のピッチと遮光部８９のストライプ部のピッチは同じとする。これらストライプ状の遮光部８８と、ストライプ状の遮光部８９を上面から見て一様に閉塞された状態で重ね合わせて遮光層６８が形成される（図１９Ｃ参照）。このような遮光像６８を有する固体撮像装置においても、上述で説明したのと同様の効果を奏する。
【００７７】
＜３．第２実施の形態＞
［固体撮像装置の構成例］
図２０に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第２実施の形態を示す。第２実施の形態に係る固体撮像装置９１は、遮光層９２を第１の半導体チップ部２２側に接続配線３６と同層のメタルＭ５により形成して構成される。この遮光層９２は、全面一様に形成される。全面一様の遮光層９２の形成において、ＣＭＰ（化学機械研磨）時のディッシングで凹みが発生しても、密着させる圧力を強くすることで、接合は可能である。
【００７８】
その他の構成は、第１実施の形態と同様であるので、図３と対応する部分に同一符号を付して重複説明を省略する。
【００７９】
なお、全面一様の遮光層９２は、第１の半導体チップ部２２側、第２の半導体チップ部２６側のいずれか一方、あるいは双方に設けることができる。
【００８０】
［固体撮像装置の製造方法例］
第２実施の形態に係る固体撮像装置９１の製造方法は、第1実施の形態の遮光層のパターン形状を変えるだけで、第1実施の形態の製造方法に準じて製造することができる。
【００８１】
第２実施の形態に係る固体撮像装置９１及びその製造方法によれば、第１実施の形態で説明したと同様の効果を奏する。すなわち、第１の半導体チップ部２２と第２の半導体チップ部２６との接合付近に接続配線３６又は／及び５８と同じ層のメタルＭ５又は／及びＭ１４による遮光層９２を形成している。この遮光層９２により、第２の半導体チップ部２６のロジック回路５５のＭＯＳトランジスタからのホットキャリアによる発光が第１の半導体チップ部２２側の画素アレイへ入射することを抑制することができる。従って、ホットキャリアによる発光の悪影響が抑制されるので、暗電流、ランダムノイズを抑制することができる。
【００８２】
遮光層９２が接続配線３６又は／及び５８と同じ層のメタルＭ５又は／及びＭ１４で形成されるので、図２２の先行例に比べて接合された半導体チップ全体の厚みを小さくすることができ、固体撮像装置のより薄型化することができる。これにより半導体チップ全体の厚みを増やさずに暗電流、ランダムノイズの少ない固体撮像装置を提供することができる。
【００８３】
第１半導体チップ部２２側では、接続配線３６に導電ビアを介して接続されるメタルＭ４による配線３５ｄ１が、遮光部７１側に延長して遮光層９２に重ねて形成されている。これにより、第２の半導体チップ部２６からの発光が隙間を通して画素アレイへ洩れることを阻止することができる。
【００８４】
製造方法では、配線、接続配線、遮光層を同時に形成することができるので、製造工程数の削減、マスク工程の削減、材料費の削減が行え、低コストをもって暗電流、ランダムノイズの少ない固体撮像装置を製造することができる。第１の半導体チップ部２２側に遮光層９２を設けるとき、ビア孔のアスペクト比が図２２の先行例の場合に比較して小さいので、ビア孔８１を容易に形成することができる。
【００８５】
第１の半導体基板３３と第２の半導体基板５４の接合において、接続配線間、遮光部間等、いわゆる金属間結合が高い面積率で接合されるので、高い接合強度が得られ、剥がれによる異常が抑制され、高い歩留まりで固体撮像装置を製造することができる。
【００８６】
第１及び第２の半導体チップ部２２及び２６の間に大面積の金属層、つまり接続配線３６、５８、遮光層６８を有するので、ロジック回路５５からの放熱を分散でき、画素アレイ側の温度の上昇を抑制することができる。従って、動作温度上昇時の画素アレイの暗電流等の特性劣化がない、固体撮像装置を提供することができる。
【００８７】
上述の各実施の形態では、図２Ｃの構成を採用することもできる。
【００８８】
上述の各実施の形態では、２つの半導体チップ部２２及び２６を貼り合わせた構成である。さらに、本発明の固体撮像装置は、２つ以上の半導体チップ部を貼り合わせた構成とすることもできる。例えば、画素アレイを有する第１の半導体チップ部とロジック回路を有する第２の半導体チップ部に加えて、メモリ回路を有する第３の半導体チップ部の３つの半導体チップ部で構成することもできる。この場合、少なくとも、第１及び第２の半導体チップ部の構成を、前述の遮光層６８又は９２を備えた構成とする。
【００８９】
＜４．第３実施の形態＞
［電子機器の構成例］
上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
【００９０】
図２１に、本発明に係る電子機器の一例としてカメラに適用した第３実施の形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ１０１は、固体撮像装置１０２と、固体撮像装置１０２の受光センサ部に入射光を導く光学系１０３と、シャッタ装置１０４を有する。さらに、固体撮像装置１０２を駆動する駆動回路１０５と、固体撮像装置１０２の出力信号を処理する信号処理回路１０６とを有する。
【００９１】
固体撮像装置１０２は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）１０３は、被写体からの像光（入射光）を固体撮像装置１０２の撮像面上に結像させる。これにより、固体撮像装置１０２内に、一定期間信号電荷が蓄積される。光学系１０３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置１０４は、固体撮像装置１０２への光照射期間及び遮光期間を制御する。駆動回路１０５は、固体撮像装置１０２の転送動作及びシャッタ装置１０４のシャッタ動作を制御する駆動信号を供給する。駆動回路１０５から供給される駆動信号（タイミング信号）により、固体撮像装置１０２の信号転送を行う。信号処理回路１０６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
【００９２】
第３実施の形態に係る電子機器によれば、上述の本発明における裏面照射型の固体撮像装置を備えるので、ロジック回路のＭＯＳトランジスタからのホットキャリアで発光した光が画素アレイ側に入射されず、暗電流、ランダムノイズを抑制することができる。従って、高画質の電子機器を提供することがでる。例えば、画質を向上したカメラなどを提供することができる。
【００９３】
［半導体装置の構成例］
上述の遮光層６８、９２は、半導体集積回路を有する２つの半導体チップ部を貼り合わせた半導体装置にも適用できる。例えば、図示しないが、第１ロジック回路を有する第１の半導体チップ部と、第２ロジック回路を有する第２の半導体チップ部とを貼り合わせて半導体装置を構成する。第１ロジック回路、第２ロジック回路は、それぞれ複数のＭＯＳトランジスタで形成される。第１及び第２の半導体チップ部は、それぞれ多層配線層を有し、両多層配線層が向かい合うようにして接合される。この構成において、遮光層を第１、第２実施の形態で説明したように、多層配線層の配線と同じ層のメタルで形成し、メタル同士を直接接触させて、機械的、電気的に接合する。
【００９４】
かかる半導体装置によれば、一方のロジック回路のＭＯＳトランジスタからのホットキャリアにより発光した光が遮光層に遮られ、他方のロジック回路に悪影響を与えるのを抑制することができる。
【００９５】
ロジック回路を有する第１の半導体チップ部と、メモリ回路を有する第２の半導体チップ部とを貼り合わせてなる半導体装置にも、上記の半導体装置と同様の遮光層を有する構成を適用できる。この半導体装置においても、ロジック回路のＭＯＳトランジスタからのホットキャリアにより発光した光が遮光層に遮られ、他方のメモリ回路に悪影響を与えるのを抑制することができる。
【符号の説明】
【００９６】
２２・・第１の半導体チップ部、２６・・第２の半導体チップ部、３１・・固体撮像装置、ＰＤ・・フォトダイオード、Ｔｒ１、Ｔｒ２・・画素トランジスタ、３４・・層間絶縁膜、３５［３５ａ〜３５ｄ］・・配線、３６・・接続配線、３７・・多層配線層、４４・・カラーフィルタ、４５・・オンチップレンズ、５４・・半導体基板、５６・・層間絶縁膜、５７［５７ａ〜５７ｃ］・・配線、５８・・接続配線、５９・・多層配線層、６８・・遮光層、７１・・遮光部、７２・・ドット状の遮光部、７３・・開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図１７】
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【図１８】
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