(57)【特許請求の範囲】
【請求項１】
第１電源電圧が印加される第１電源端子に一端が接続された第１抵抗と、
前記第１抵抗の他端と第２電源電圧が印加される第２電源端子との間に接続されたキャパシタと、
前記第１電源端子にソースが接続され前記第１抵抗と前記キャパシタとの接続点にゲートが接続された第１トランジスタと、
前記第１トランジスタのドレインと前記第２電源端子との間に接続された第２抵抗と、
前記第１トランジスタのゲートとソースの間に前記第１抵抗に生じる電圧の極性に対して逆方向に接続された第１ダイオードと、
前記第１電源端子にドレインが接続され前記第２電源端子にソースが接続されて前記第１トランジスタの出力によりゲートが駆動される第２トランジスタと、
前記第２トランジスタのゲートとソースの間に前記第２抵抗に生じる電圧の極性に対して逆方向に接続された第２ダイオードと、
前記第２電源端子にソースが接続され前記第１トランジスタのドレインと前記第２抵抗との接続点にゲートが接続された第３トランジスタと、
前記第３トランジスタのドレインと前記第１電源端子との間に接続された第３抵抗と、
前記第３トランジスタのゲートとソースの間に前記第２抵抗に生じる電圧の極性に対して逆方向に接続された第３ダイオードと、
前記第１電源端子にソースが接続され前記第３トランジスタのドレインと前記第３抵抗との接続点にゲートが接続された第４トランジスタと、
前記第４トランジスタのドレインと前記第２電源端子との間に接続された第４抵抗と、
前記第４トランジスタのゲートとソースの間に前記第３抵抗に生じる電圧の極性に対して逆方向に接続された第４ダイオードと
を備え、
前記第２トランジスタのゲートは、前記第４トランジスタのドレインと前記第４抵抗との接続点に接続されている
ことを特徴とする半導体装置。
【請求項２】
前記第１電源電圧は前記第２電源電圧よりも大きく、
前記第１トランジスタ及び第４トランジスタは、Ｐ型トランジスタにて構成され、
前記第２トランジスタ及び第３トランジスタは、Ｎ型トランジスタにて構成される
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１電源電圧は前記第２電源電圧よりも小さく、
前記第１トランジスタ及び第４トランジスタは、Ｎ型トランジスタにて構成され、
前記第２トランジスタ及び第３トランジスタは、Ｐ型トランジスタにて構成される
ことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来より、内部回路をサージから保護するために電源端子と接地端子の間に保護回路が配置される。この保護回路は、サージが電源端子又は接地端子に印加された場合にのみ電流を流し、一般に電源端子及び接地端子間に逆方向接続されたダイオードが用いられる。
【０００３】
上記保護回路としてダイオードは、サージが印加された際に降伏することにより、電源端子から接地端子に電流を流す。しかしながら、降伏電圧が高い場合、保護回路が作動を開始する電圧が高くなるため、それに応じて内部回路の耐圧を高めなければならず、回路全体のサイズが大きくなってしまうという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３１７４６３６号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、回路面積を削減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施の形態に係る半導体装置は、第１抵抗、キャパシタ、第１トランジスタ、第２抵抗、第１ダイオード、第２トランジスタ、及びた第２ダイオードを有する。第１抵抗は、第１電源電圧が印加される第１電源端子に一端が接続される。キャパシタは、第１抵抗の他端と第２電源電圧が印加される第２電源端子との間に接続される。第１トランジスタは、第１電源端子にソースが接続され第１抵抗とキャパシタとの接続点にゲートが接続される。第２抵抗は、第１トランジスタのドレインと第２電源端子との間に接続される。第１ダイオードは、第１トランジスタのゲートとソースの間に第１抵抗に生じる電圧の極性に対して逆方向に接続される。第２トランジスタは、第１電源端子にドレインが接続され第２電源端子にソースが接続されて第１トランジスタの出力によりゲートが駆動される。第２ダイオードは、第２トランジスタのゲートとソースの間に第２抵抗に生じる電圧の極性に対して逆方向に接続される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を示す回路図である。
【図２】第２の実施形態に係る半導体装置を示す回路図である。
【図３】第３の実施形態に係る半導体装置を示す回路図である。
【図４】第４の実施形態に係る半導体装置を示す回路図である。
【発明を実施するための形態】
【０００８】
［第１の実施の形態］
先ず、図１を参照して、第１の実施の形態に係る半導体装置の構成について説明する。図１は、第１の実施の形態に係る半導体装置の回路図である。図１に示すように、半導体装置は、電源端子Ａ及び接地端子Ｂ間に接続された保護回路１０と、内部回路２０とを有する。保護回路１０は、電源端子Ａ又は接地端子Ｂにサージが印加された場合、サージが内部回路２０に印加されないように保護するサージ用保護回路として機能する。なお、電源端子Ａは第１電源端子として電源電圧Ｖｄｄを印加され、接地端子Ｂは第２電源端子として接地電圧Ｖｓｓを印加される。
【０００９】
保護回路１０は、図１に示すように、電源端子Ａと接地端子Ｂとの間に直列接続された抵抗（第１抵抗）１１及びキャパシタ１２と、抵抗１１とキャパシタ１２の接続点の電位を増幅するＰＭＯＳトランジスタ（第１トランジスタ）１３と、ＰＭＯＳトランジスタ１３によって駆動されてサージ印加時の過電流を流すＮＭＯＳトランジスタ（第２トランジスタ）１６を備えている。
【００１０】
ＰＭＯＳトランジスタ１３は、ソースが電源端子Ａに接続され、ゲートが抵抗１１とキャパシタ１２の接続点に接続されている。ＰＭＯＳトランジスタ１３のドレインと接地端子Ｂとの間には、抵抗（第２抵抗）１４が接続されている。また、ＰＭＯＳトランジスタ１３のゲートとソースの間には、ＰＭＯＳトランジスタ１３のゲート側をアノード、ソース側をカソードとするようにダイオード（第１ダイオード）１５が接続されている。
【００１１】
ＮＭＯＳトランジスタ１６は、ドレインが電源端子Ａに接続され、ソースが接地端子Ｂに接続され、ゲートがＰＭＯＳトランジスタ１３と抵抗１４の接続点に接続されている。ＮＭＯＳトランジスタ１６のゲートとソースの間には、ＮＭＯＳトランジスタ１６のソース側をアノード、ゲート側をカソードとするようにダイオード（第２ダイオード）１７が接続されている。
【００１２】
ＮＭＯＳトランジスタ１６は、最終段でサージによる過電流を流すためにオン動作するので、高耐圧のものを用いることが望ましい。ＰＭＯＳトランジスタ１３はＮＭＯＳトランジスタ１６を駆動する能力を有するものである。これらのＭＯＳトランジスタ１３，１６として、ＬＤＭＯＳ（Laterally Diffused ＭＯＳ）構造のものを用いても良い。
【００１３】
抵抗１１，１４としては、ポリシリコン抵抗、バルク抵抗、配線抵抗、拡散抵抗等を用いることができる。キャパシタ１２としては、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＭＯＳ構造等を使用することができる。ダイオード１５，１７は、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１６のゲート・ソース間の電圧が大きくなりすぎて、これらトランジスタ１３，１６のゲート酸化膜が破壊されることがないように、ゲート・ソース間を一定電圧でクランプするためのもので、ツェナーダイオードが好適であるが、ＭＯＳトランジスタのゲート、バックゲート及びソースを短絡させたもの、バイポーラトランジスタのベースエミッタを短絡させたものなどを用いることもできる。
【００１４】
次に、図１を参照して、電源端子Ａにプラスサージが印加された場合における保護回路１０の動作について説明する。電源端子Ａにプラスサージが印加されると、先ず、抵抗１１を介してキャパシタ１２への電荷の充電が開始される。これにより抵抗１１に電圧降下が生じ、ＰＭＯＳトランジスタ１３のゲート−ソース間には所定の電位差が生じるので、ＰＭＯＳトランジスタ１３は導通状態となる。これにより、ＰＭＯＳトランジスタ１３を介して抵抗１４に電流が流れるので、ＮＭＯＳトランジスタ１６のゲート−ソース間には所定の電位差が生じ、ＮＭＯＳトランジスタ１６は導通状態となる。以上により、ＮＭＯＳトランジスタ１６は、電源端子Ａから接地端子Ｂにサージ電流を流すことができ、これにより保護回路１０は内部回路２０をプラスサージから保護する。なお、定常状態では、キャパシタ１２に電源電圧Ｖｄｄがチャージされているため、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１６は非導通状態であり、内部回路２０に電源電圧Ｖｄｄが供給される。
【００１５】
本実施形態によれば、サージ電流を流すＮＭＯＳトランジスタ１６がＰＭＯＳトランジスタ１３により駆動されて導通状態になるので、ブレークダウン電圧により導通状態になる場合に比べて、低い電圧で保護機能が働くことになる。このため、内部回路２０の耐圧を低く設定できるので、内部回路２０の回路面積を削減することができる。また、保護回路１０自体も、トランジスタ１３，１６がブレークダウン電圧に達しない状態で動作するため、回路面積を削減することができる。更に、ＰＭＯＳトランジスタ１３及びＮＭＯＳトランジスタ１６のゲート・ソース間には、ダイオードが逆方向接続されているので、ソース・ゲート間がフルスイングで駆動されるのを防止することができ、ＭＯＳトランジスタ１３，１６のゲート酸化膜破壊を防止することができる。
【００１６】
［第２の実施の形態］
次に、図２を参照して、第２の実施の形態に係る半導体装置について説明する。図２は、第２の実施の形態に係る半導体装置の回路図である。第１の実施形態では、電源端子Ａを第１電源端子とし、接地端子Ｂを第２電源端子としたが、第２の実施形態では、電源端子Ａを第２電源端子とし、接地端子Ｂを第１電源端子としている。すなわち、第２の実施の形態に係る半導体装置において、保護回路１０は、最終段の第２トランジスタを駆動する第１トランジスタとしてＰＭＯＳトランジスタ１３の代わりにＮＭＯＳトランジスタ１８を有し、サージ電流を流す第２トランジスタとしてＮＭＯトランジスタ１６の代わりにＰＭＯＳトランジスタ１９を有する。
【００１７】
抵抗１１とキャパシタ１２の直列回路は、電源端子Ａ側がキャパシタ１２、接地端子Ｂ側が抵抗１１となる。抵抗１４は、電源端子ＡとＮＭＯＳトランジスタ１８のドレインとの間に接続され、ダイオード１５は、アノード側が接地端子Ｂ、カソード側がＮＭＯＳトランジスタ１８のゲートに接続されている。また、ダイオード１７は、アノード側がＰＭＯＳトランジスタ１９のゲート、カソード側が電源端子Ａに接続されている。
【００１８】
次に、図２を参照して、電源端子Ａにプラスサージが印加された場合における半導体装置の動作について説明する。電源端子Ａにプラスサージが印加されると、先ず、キャパシタ１２への電荷の充電が開始される。これによりＮＭＯＳトランジスタ１８のゲート−ソース間には所定の電位差が生じ、ＮＭＯＳトランジスタ１８は導通状態となる。続いて、ＮＭＯＳトランジスタ１８に電流が流れることによって、ＰＭＯＳトランジスタ１９のゲート−ソース間には所定の電位差が生じ、ＰＭＯＳトランジスタ１９は導通状態となる。以上により、ＰＭＯＳトランジスタ１９は、電源端子Ａから接地端子Ｂにサージ電流を流すことができ、これにより保護回路１０は内部回路２０をプラスサージから保護する。上記構成により、第２の実施の形態は第１の実施の形態と同様の効果を奏する。
【００１９】
［第３の実施の形態］
次に、図３を参照して、第３の実施の形態に係る半導体装置について説明する。図３は、第３の実施の形態に係る半導体装置の回路図である。第３の実施の形態に係る半導体装置は、図３に示すように、第１の実施の形態のＮＭＯＳトランジスタ（第２トランジスタ）１６を駆動するトランジスタを、ＰＭＯＳトランジスタ（第１トランジスタ）１３ａ，ＮＭＯＳトランジスタ（第３トランジスタ）１３ｂ及びＰＭＯＳトランジスタ（第４トランジスタ）１３ｃの３段にすることにより、更に駆動能力を向上させたものである。ＰＭＯＳトランジスタ１３ａ，ＮＭＯＳトランジスタ１３ｂ及びＰＭＯＳトランジスタ１３ｃには、それぞれドレイン側に抵抗（第２抵抗）１４ａ，抵抗（第３抵抗）１４ｂ及び抵抗（第４抵抗）１４ｃが直列に接続され、ゲート・ソース間に、ダイオード１５ａ（第１ダイオード），ダイオード（第３ダイオード）１５ｂ及びダイオード（第４ダイオード）１５ｃがそれぞれ逆方向に接続されている。
【００２０】
このように構成することにより、各ＭＯＳトランジスタ１３ａ，１３ｂ，１３ｃはハーフスイング駆動でありながら、最終段のＮＭＯＳトランジスタ１６を十分な駆動力で駆動することができ、より多くのサージ電流を流すことができる。その他は、第１の実施の形態と同様であるため、その説明を省略する。
【００２１】
［第４の実施の形態］
次に、図４を参照して、第４の実施の形態に係る半導体装置について説明する。図４は、第３の実施の形態に係る半導体装置の回路図である。第４の実施の形態に係る半導体装置１０は、図４に示すように、第２の実施の形態のＰＭＯＳトランジスタ（第２トランジスタ）１９を駆動するトランジスタを、ＮＭＯＳトランジスタ（第１トランジスタ）１８ａ，ＰＭＯＳトランジスタ（第３トランジスタ）１８ｂ及びＮＭＯＳトランジスタ（第４トランジスタ）１８ｃの３段にすることにより、更に駆動能力を向上させたものである。ＮＭＯＳトランジスタ１８ａ，ＰＭＯＳトランジスタ１８ｂ及びＮＭＯＳトランジスタ１８ｃには、それぞれドレイン側に抵抗（第２抵抗）１４ａ，抵抗（第３抵抗）１４ｂ及び抵抗（第４抵抗）１４ｃが直列に接続され、ゲート・ソース間に、ダイオード（第１ダイオード）１５ａ，ダイオード（第３ダイオード）１５ｂ及びダイオード（第４ダイオード）１５ｃがそれぞれ逆方向に接続されている点は第３の実施形態と同様である。
【００２２】
この実施形態においても、第３の実施形態と同様、最終段のＰＭＯＳトランジスタ１９を十分な駆動力で駆動することができ、より多くのサージ電流を流すことができる。
【００２３】
［その他の実施形態］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００２４】
１０…保護回路、  １１、１４、１４ａ、１４ｂ、１４ｃ…抵抗、  １２…キャパシタ、  １３、１３ａ、１３ｃ、１８ｂ、１９…ＰＭＯＳトランジスタ、  １５、１５ａ、１５ｂ、１５ｃ、１７…ダイオード、  １６、１８、１３ｂ、１８ａ、１８ｃ…ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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