(57)【特許請求の範囲】
【請求項１】
成長用基板上に半導体膜を形成する工程と、
前記半導体膜上に第１の接合層を形成する工程と、
前記半導体膜上に第２の接合層を形成する工程と、
支持基板上に第３の接合層および第４の接合層を形成する工程と、
前記第２の接合層および前記第４の接合層の表面を活性化する工程と、
前記第１の接合層と前記第３の接合層を当接しつつ活性化された前記第２の接合層と前記第４の接合層とを密着させて前記成長用基板および前記支持基板に押圧を与え、前記第２の接合層と前記第４の接合層との間で表面活性化接合を形成する工程と、
前記表面活性化接合の形成後に前記押圧を維持しながら前記第１の接合層および前記第３の接合層の少なくとも一方に含まれる共晶材料が融解する温度で熱処理を行って、前記第１の接合層と前記第３の接合層との間で共晶接合を形成する工程と、を含み、
前記表面活性化接合は、前記共晶接合を形成するときの熱処理温度よりも低い温度下において形成されることを特徴とする半導体素子の製造方法。
【請求項２】
前記第２の接合層は、前記成長用基板の周縁部上に形成され、
前記第４の接合層は、前記支持基板の周縁部上に形成されていることを特徴とする請求項１に記載の製造方法。
【請求項３】
前記第２の接合層は、前記成長用基板の外縁に沿った略円環状のパターンを有し、
前記第４の接合層は、前記支持基板の外線に沿った略円環状のパターンを有することを特徴とする請求項２に記載の製造方法。
【請求項４】
前記第１の接合層は、前記成長用基板上において前記第２の接合層よりも内側に形成され、
前記第３の接合層は、前記支持基板上において前記第４の接合層よりも内側に形成されていることを特徴とする請求項２または３に記載の製造方法。
【請求項５】
前記第１の接合層および前記第２の接合層は、同一材料からなり、同一工程で形成されることを特徴とする請求項１乃至４のいずれか１つに記載の製造方法。
【請求項６】
前記表面活性化接合を形成する工程は、前記共晶接合を形成するときの熱処理温度よりも低い温度による熱処理を含むことを特徴とする請求項１乃至５のいずれか１つに記載の製造方法。
【請求項７】
前記半導体膜に分割溝を形成して前記半導体膜を複数の個片に分割する工程と、前記成長用基板を前記半導体膜から除去する工程と、を更に含み、
前記第１の接合層は、前記複数の個片の各々の表面に分割して形成された分割パターンを有し、
前記第３の接合層は、前記第１の接合層の分割パターンに対応した分割パターンを有することを特徴とする請求項１乃至６のいずれか１つに記載の製造方法。
【請求項８】
前記第２の接合層および前記第４の接合層の表面を活性化する工程は、大気圧下において前記第２の接合層および前記第４の接合層の表面にプラズマ照射する処理を含むことを特徴とする請求項１乃至７のいずれか１つに記載の製造方法。
【請求項９】
前記第１の接合層、前記第２の接合層および前記第４の接合層の最表面はＡｕ面であり、前記第３の接合層の最表面はＡｕＳｎ層であることを特徴とする請求項１乃至８のいずれか１つに記載の製造方法。
【請求項１０】
前記第２の接合層は、前記半導体膜の前記複数の個片の各々の表面のいずれかに分散配置され、
前記第４の接合層は、前記支持基板上に分散配置された前記第２の接合層に対応する位置に分散配置されていることを特徴とする請求項７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオード等の半導体素子の製造方法に関する。
【従来技術】
【０００２】
発光ダイオード（ＬＥＤ）等の半導体素子は、サファイア基板等の成長用基板上にｎ型半導体層、活性層及びｐ型半導体層等で構成される半導体膜を形成し、成長用基板及び半導体膜表面に電極を形成して製造される。成長用基板が絶縁体の場合には、反応性イオンエッチング等により半導体膜の一部の領域をｐ型半導体層側からエッチングし、ｎ型半導体層を部分的に露出させて、ｎ型半導体層の露出面及びｐ層半導体層の表面にそれぞれ電極を形成する。
【０００３】
発光ダイオードは、近年の技術の進歩により高効率、高出力化されている。しかし、高出力化に伴って発光ダイオードから発せられる熱量も増加し、これによる効率低下および半導体膜の劣化等が問題となっている。これを解決するために半導体膜の結晶成長に用いられる比較的熱伝導率の低い成長用基板に代えて比較的熱伝導率の高い支持基板で半導体膜を支持する構造が採用されている。かかる構造とすることにより、半導体素子の放熱性が改善される他、光取り出し効率の向上も期待できる。成長用基板の剥離は、レーザリフトオフ（ＬＬＯ）法などにより行われる。
【０００４】
例えば特許文献１には、Ｇｅからなる支持基板に用いた半導体素子が記載されている。また、特許文献２には、成長用基板の熱膨張率よりも小さい熱膨張率を有する支持基板を用いることにより、窒化物半導体層における割れや欠けを防止し得ることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００６−５１８１０２号公報
【特許文献２】特開２００４−２６６２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１は、成長用基板とは別の支持基板が半導体膜に接合された半導体素子の製造方法の一例を示す断面図である。
【０００７】
サファイア等からなる成長用基板１０上に有機金属気相成長法（MOCVD：Metal Organic Chemical Vapor Deposition）等によりＧａＮ系半導体からなる半導体膜２０を形成する。半導体膜２０にドライエッチング等により格子状の分割溝（ストリート）２１を形成して半導体膜２０を複数の矩形状の個片に分割する。半導体膜２０の個片の各々の表面にｐ電極３１を形成する。分割溝２１を形成することにより表出した半導体膜２０の側面に保護膜３５を形成する（図１（ａ））。
【０００８】
一方、Ｓｉからなる支持基板５０を用意して、支持基板５０上に共晶材料であるＡｕＳｎを含む共晶金属層５１を形成する。リフトオフ法により共晶金属層５１にｐ電極３１のパターンに対応したパターニングを施す（図１（ｂ））。
【０００９】
次に、半導体膜２０上のｐ電極３１のパターンと支持基板５０上の共晶金属層５１のパターンとが重なるように位置合せして、これらを密着させる（図１（ｃ））。その後、成長用基板１０および支持基板５０に押圧を加えつつ、共晶材料の融点以上の温度（例えば３５０℃）で加熱してｐ電極３１と共晶金属層５１との間で共晶結合を形成して支持基板５０を半導体膜２０に接合する（図１（ｄ））。
【００１０】
その後、レーザリフトオフ法などにより成長用基板１０を除去し、これによって表出した半導体膜２０の表面にｎ電極（図示せず）を形成する。ダイシング法などによって半導体膜２０の分割溝（ストリート）２１に沿って支持基板５０を切断し、半導体素子を個片化する（図示せず）。
【００１１】
ここで、半導体素子の各構成材料の熱膨張率は、それぞれ異なる。すなわち、成長用基板１０を構成するサファイアが７．５×１０−６／Ｋ、半導体膜２０を構成するＧａＮが５．６×１０−６／Ｋ、支持基板５０を構成するＳｉが２．６×１０−６／Ｋの熱膨張率を有する。かかる構成材料間の熱膨張率差に起因して、共晶接合を形成する際に熱処理が行われると、半導体膜２０上に形成されたｐ電極３１のパターンと、支持基板５０上に形成された共晶金属層５１のパターンとの間に位置ずれが生じる（図１（ｄ））。例えば、ウエハサイズが２インチの場合、パターンずれの大きさは６〜１０μｍ程度となる。ウエハのサイズが大きくなる程よりずれ量は大きくなる。
【００１２】
一方、図２（ａ）〜図２（ｃ）には、ｐ電極に対応したパターンを有していない共晶金属層５１を介して支持基板５０を半導体膜２０に接合する場合が示されている。半導体膜２０上に形成されたｐ電極３１と、支持基板５０上に形成されたパターニングされていない共晶金属層５１とが熱圧着により接合される。共晶金属層５１にはパターニングが施されていないので、上述のｐ電極３１と共晶金属層５１との間の実質的なパターンずれの問題は生じない（図２（ａ））。続いて、レーザリフトオフ法により、成長用基板１０が除去される（図２（ｂ））。続いて、成長用基板１０を除去することにより表出した半導体膜２０の表面にｎ電極４０が形成される。ｎ電極４０は、半導体膜２０の分割パターンに対応したマスクを用いて、エッチング法またはリフトオフ法などによってパターニングされ、半導体膜２０の各個片の表面に形成される。半導体素子を構成する各材料の熱膨張率差に起因して、半導体膜２０の各個片は、設計上の位置からずれが生じた状態で支持基板５０上に固定される。ｎ電極４０は、半導体膜２０が設計上の位置に存在することを前提としてパターニングされる。このため、半導体膜２０上には位置ずれが生じた状態でｎ電極４０が形成され得る（図２（ｃ））。半導体膜２０の各個片の位置ずれを見込んでｎ電極４０のマスク設計を行うという対策も考えられるが、半導体素子の構造や熱処理条件等によってずれ量が変化するため、そのような対策は現実には困難である。
【００１３】
本発明は、上記した点に鑑みてなされたものであり、半導体膜の結晶成長に用いられる成長用基板とは別の支持基板を半導体膜に接合する工程を含む半導体素子の製造方法において、半導体素子を構成する各材料間の熱膨張率差に起因する上記の如き電極のパターンずれの問題を解消し得る製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体素子の製造方法は、成長用基板上に半導体膜を形成する工程と、前記半導体膜上に第１の接合層を形成する工程と、前記半導体膜上に第２の接合層を形成する工程と、支持基板上に第３の接合層および第４の接合層を形成する工程と、前記第２の接合層および前記第４の接合層の表面を活性化する工程と、前記第１の接合層と前記第３の接合層を当接しつつ活性化された前記第２の接合層と前記第４の接合層とを密着させて前記成長用基板および前記支持基板に押圧を与え、前記第２の接合層と前記第４の接合層との間で表面活性化接合を形成する工程と、前記表面活性化接合の形成後に前記押圧を維持しながら前記第１の接合層および前記第３の接合層の少なくとも一方に含まれる共晶材料が融解する温度で熱処理を行って、前記第１の接合層と前記第３の接合層との間で共晶接合を形成する工程と、を含み、前記表面活性化接合は、前記共晶接合を形成するときの熱処理温度よりも低い温度下において形成されることを特徴としている。                                                                          
【発明の効果】
【００１５】
本発明に係る半導体素子の製造方法によれば、成長用基板側の第２の接合層と支持基板側の第４の接合層との間で比較的低温下で形成される活性化接合によって成長用基板、半導体膜および支持基板の相対的な位置関係を固定した後に、第１の接合層と第３の接合層との間で比較的高い温度の熱処理を伴う共晶接合を形成することとしたので、半導体素子の構成材料間の熱膨張率差に起因するこれらの相対的な位置関係の変動を抑制することができる。従って上述した電極のパターンずれの問題を解消することができる。
【図面の簡単な説明】
【００１６】
【図１】図１（ａ）〜図１（ｄ）は、従来の半導体素子の製造方法を示す断面図である。
【図２】図２（ａ）〜図２（ｃ）は、従来の半導体素子の製造方法を示す断面図である。
【図３】図３（ａ）〜図３（ｄ）は、本発明の実施例に係る半導体素子の製造方法を示す断面図である。
【図４】図４（ａ）〜図４（ｄ）は、本発明の実施例に係る半導体素子の製造方法を示す断面図である。
【図５】図５（ａ）は中間工程における成長用基板の表面の状態を示す平面図、図５（ｂ）は中間工程における支持基板の表面の状態を示す平面図である。
【図６】図６（ａ）〜図６（ｄ）は、本発明の他の実施例に係る半導体素子の製造方法を示す断面図である。
【図７】図７（ａ）〜図７（ｄ）は、本発明の他の実施例に係る半導体素子の製造方法を示す断面図である。
【図８】図８（ａ）は中間工程における成長用基板の表面の状態を示す平面図、図８（ｂ）は中間工程における支持基板の表面の状態を示す平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施例に係る半導体素子の製造方法ついて図面を参照しつつ説明する。尚、各図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。図３（ａ）〜図３（ｄ）および図４（ａ）〜図４（ｄ）は、本発明の実施例に係る半導体素子の製造工程におけるプロセスステップ毎の断面図である。
【００１８】
＜半導体膜の形成＞
ＧａＮ系半導体膜の結晶成長が可能なＣ面サファイア基板を成長用基板１０として用意する。成長用基板１０上に半導体膜２０を形成する。半導体膜２０は、例えば、有機金属気相成長法（ＭＯＣＶＤ法）により成長用基板１０上にAlxInyGazN（0≦x≦１、0≦y≦１、0≦z≦１、x+y+z=１）からなるｎ型半導体層、活性層、ｐ型半導体層を順次エピタキシャル成長させることにより形成される。活性層は例えばInGaN井戸層とGaN障壁層を繰り返し積層した多重量子井戸構造を有していてもよい（図３（ａ））。
【００１９】
＜分割溝の形成＞
半導体膜２０をチップ領域毎に分割する格子状の分割溝（ストリート）２１を形成する。具体的には、半導体膜２０の表面に素子分割ラインに沿った格子状の開口部を有するレジストマスク（図示せず）を形成する。次に、Ｃｌ２プラズマによるドライエッチングによりレジストマスクを介して半導体膜２０をエッチングする。これにより、半導体膜２０には成長用基板１０に達する格子状の分割溝２１が形成され、半導体膜２０は例えば一辺が１ｍｍ程度の矩形状の個片に分割される。成長用基板１０の周縁部には半導体膜２０ａが残される（図３（ｂ））。
【００２０】
＜保護膜およびｐ電極の形成＞
ＣＶＤ法やスパッタ法などにより半導体膜２０上にＳｉＯ２膜を堆積する。続いて、半導体膜２０の上面および分割溝２１の底部に堆積したＳｉＯ２膜をバッファードフッ酸を用いて除去する。これにより、半導体膜２０の各個片の側面にＳｉＯ２からなる保護膜３５が形成される。保護膜３５は、半導体膜２０の各個片の側面における異物付着を防止する。
【００２１】
次に、半導体膜２０の表面にｐ電極のパターンに対応したレジストマスクを形成した後、電子ビーム蒸着法などによってＰｔ（厚さ１ｎｍ）／Ａｇ（厚さ１５０ｎｍ）／Ｔｉ（厚さ１００ｎｍ）／Ｐｔ（厚さ１５０ｎｍ）／Ａｕ（厚さ２００ｎｍ）を順次堆積する。その後、レジストマスク上に堆積されたこれらの金属膜をレジストマスクとともに除去する。これにより、半導体膜２０の各個片の表面にｐ電極（第１の接合層）３１が形成される。ｐ電極３１は、活性層から発せられる光を光取り出し面に向けて反射せしめる光反射層として機能するとともに後述する半導体膜２０と支持基板５０との接合において、支持基板５０上に形成される共晶金属層５１との間で共晶接合を形成する。成長用基板１０の周縁部に残された半導体膜２０ａの上面にはｐ電極３１の形成と同時にｐ電極と同一の材料からなる活性化接合層（第２の接合層）３２が形成される。活性化接合層３２は、後述する半導体膜２０と支持基板５０との接合において、支持基板５０側の活性化接合層５２との間で表面活性化接合（SAB：Surface Activated Bonding）を形成する（図３（ｃ））。
【００２２】
図５（ａ）は、以上の各工程を経た成長用基板１０を上面からみた平面図である。半導体膜は格子状の分割溝２１によって矩形状の個片に分割されている。半導体膜の各個片の表面にはｐ電極３１が形成されている。すなわち、ｐ電極３１は、半導体膜の分割パターンに対応したパターンを有している。略円形をなす成長用基板１０の周縁部上には、ｐ電極（第１の接合層）３１の全体を囲むように成長用基板１０の外縁に沿って設けられた略円環状の活性化接合層（第２の接合層）３２が形成されている。
【００２３】
＜支持基板の形成＞
成長用基板１０に代えて半導体膜２０を支持するための支持基板５０を用意する。支持基板５０は、例えばドーパント注入によって導電性が付与されたＳｉなどにより構成される。次に、支持基板５０上にｐ電極３１の配列（分割パターン）に対応したパターンを有するレジストマスク（図示せず）を形成した後、電子ビーム蒸着法などによって、Ｐｔ（厚さ２５ｎｍ）／Ｔｉ（厚さ１００ｎｍ）／Ｎｉ（厚さ１００ｎｍ）／Ａｕ（厚さ３０ｎｍ）／ＡｕＳｎ（厚さ６００ｎｍ）を順次堆積して共晶金属層（第３の接合層）５１を形成する。上記の金属のうち最表面に形成されるＡｕＳｎは共晶材料である。続いて、レジストマスク上に堆積されたこれらの金属膜をレジストマスクとともに除去することにより、共晶金属層５１をパターニングする。共晶金属層５１は、後述する半導体膜２０と支持基板５０との接合において、ｐ電極３１との間で共晶接合を形成する。
【００２４】
次に、支持基板５０上に成長用基板側の活性化接合層３２のパターンに対応したパターンを有するレジストマスクを形成した後、電子ビーム蒸着法などによって、Ｔｉ（厚さ１００ｎｍ）／Ｐｔ（厚さ１００ｎｍ）／Ａｕ（厚さ１００ｎｍ）を順次堆積して支持基板５０上に活性化接合層（第４の接合層）５２を形成する。次に、レジストマスク上に堆積されたこれらの金属膜をレジストマスクとともに除去することにより、活性化接合層５２をパターニングする。活性化接合層５２は、後述する半導体膜２０と支持基板５０との接合において、成長用基板側の活性化接合層３２との間で表面活性化接合を形成する（図３（ｄ））。
【００２５】
図５（ｂ）は、共晶金属層５１および活性化接合層５２が形成された支持基板５０を上面からみた平面図である。共晶金属層５１は、成長用基板側のｐ電極３１の配列（分割パターン）に対応した分割パターンを有する。すなわち、共晶金属層５１は、半導体膜２０の各個片に対応するように分割されている。支持基板５０は、成長用基板１０と略同一サイズもしくはこれよりも若干大きいサイズの略円形形状を有し、その周縁部には共晶金属層５１全体を囲むように支持基板５０の外縁に沿って設けられた略円環状の活性化接合層５２が形成されている。
【００２６】
＜活性化接合層の表面活性化＞
上記の各工程を経た成長用基板１０および支持基板５０の表面に大気圧下においてＡｒプラズマを照射して成長用基板側の活性化接合層（第２の接合層）３２および支持基板側の活性化接合層（第４の接合層）５２の表面を活性化させる。具体的には、上記各工程を経た成長用基板１０および支持基板５０をプラズマ照射装置に投入し、大気圧下でアルゴンガスを流量５Ｌ／ｍｉｎで供給して電極間に６０Ｈｚ、８ｋＶの電圧を印加する。これにより、直径３ｍｍ程度のＡｒプラズマビームを生成する。生成されたＡｒプラズマビームをスキャンして、成長用基板１０および支持基板５０の表面全体にＡｒプラズマビームを照射する。Ａｒプラズマ照射によって成長用基板側の活性化接合層（第２の接合層）３２および支持基板側の接合層（第４の接合層）５２の表面は、酸化物や吸着分子が除去されて清浄化され、接合を形成しやすい活性な状態となる。
【００２７】
＜表面活性化接合の形成＞
成長用基板側のｐ電極３１のパターンと、これに対応する支持基板側の共晶金属層５１のパターンとが重なるように両基板の位置合せを行いつつ表面が活性化された成長用基板側の活性化接合層（第２の接合層）３２と、支持基板側の活性化接合層（第４の接合層）５２とを密着させる。その後、約１５０℃程度で加熱しながら両基板に例えば３００Ｎ／ｃｍ２の押圧を加える。これにより、成長用基板側の活性化接合層（第２の接合層）３２と支持基板側の活性化接合層（第４の接合層）５２との間で表面活性化接合（SAB：Surface Activated Bonding）が形成される。本実施例においては、成長用基板側の活性化接合層３２の最表面のＡｕと支持基板側の活性化接合層５２の最表面のＡｕとが表面活性化接合を形成してＡｕ−Ａｕ接合が形成される。
【００２８】
ここで、表面活性化接合とは、表面処理によって接合面を活性な状態とし、比較的低温下（例えば１５０℃以下）において接合面同士を密着させることにより形成される接合である。表面活性化接合の詳細なメカニズムは未だ解明されていないが、以下のような２つのモデルが推定される。
【００２９】
すなわち、表面活性化接合の第１のモデルは、接合面に付着している酸化物や吸着分子を除去して接合面を清浄化するとともに接合面の最表面において結合手（ダングリングボンド）を形成し、結合手同士を直接結合させて強固な接合を得るというものである。一方、表面活性化接合の第２のモデルは、接合面の表面にヒドロキシル基（ＯＨ基）等の極性官能基を導入することにより接合面を活性化してこの活性化された接合面の化学親和性を介して接合を形成するものである。
【００３０】
本発明において表面の活性化とは、接合面において結合を形成しやすい活性な表面を形成することをいい、接合層表面の吸着物を除去することにより接合層表面を清浄化すること、接合層の表面に結合手（ダングリングボンド）を形成することおよび接合面の表面に極性官能基を導入することを含む。表面活性化の手法としては、上記した大気圧下におけるＡｒプラズマ照射以外の様々な手法を適用することが可能である。例えば、高真空中において活性化接合層３２および５２の表面にＡｒの高速原子ビームを照射することによりこれら各層の表面を活性化することが可能である。また、活性化接合層３２および５２の表面にエキシマＵＶ光を照射することによりこれら各層の表面を活性化することが可能である。
【００３１】
また、本発明において表面活性化接合とは、常温下（すなわち熱処理を行うことなく）または比較的低温（例えば１５０℃以下）の熱処理を行いつつ、活性化された接合面同士を密着させることによって形成される接合をいう。そして、本発明における表面活性化接合は、熱処理の有無に関わらず、少なくとも後述する＜共晶接合の形成＞時の熱処理温度よりも低い温度において形成される。表面活性化接合によれば、共晶接合等の他の接合において原子拡散の促進のために必要とされる比較的高温の熱処理が不要となる。従って、異種材料間の熱膨張率差に起因する上述のパターンずれの問題は生じない。
【００３２】
尚、表面活性化接合に関しては、例えば「表面科学  Vol.26,No2,pp82-87,2005 ウエハ常温接合技術」および「日経マイクロデバイス  ２０１０年１月号  pp85-89  ２０２０年のデバイス実装に向けた配線／接合の基板技術を開発」等に関連する記載がある。
【００３３】
成長用基板側の活性化接合層３２と支持基板側の活性化接合層５２との間で表面活性化接合が形成されることにより、ｐ電極（第１の接合層）３１のパターンと共晶金属層（第３の接合層）５１のパターンとが位置合わせされた状態で、成長用基板１０と支持基板５０とが互いの周縁部において固着される。尚、この段階ではｐ電極３１と共晶金属層５１とは共晶結合していない（図４（ａ））。
【００３４】
＜共晶接合の形成＞
成長用基板１０および支持基板５０に印加している押圧を維持しつつ熱処理温度を共晶材料の融点よりも高い約３５０℃程度にまで昇温し、この状態を１０分間保持した後、熱処理温度を室温まで降下させる。これにより、成長用基板側のｐ電極（第１の接合層）３１と支持基板側の共晶金属層（第３の接合層）５１との間で共晶接合が形成される（図４（ａ））。共晶接合を形成する際の熱処理によって成長用基板１０、半導体膜２０および支持基板５０は、それぞれ異なった割合で熱膨張する。しかしながら、先の工程において成長用基板１０と支持基板５０とが、それらの周縁部において既に結合しているので、上記の各構成材料間の基板半径方向における相対位置の変動が抑制される。従って、半導体膜２０の各個片の表面に形成されたｐ電極３１と、支持基板５０の表面に形成された共晶金属層５１とは熱処理前における相対位置関係を保持したまま共晶接合される。従って、成長用基板側のｐ電極３１と支持基板側の共晶金属層５１とのパターンずれの問題は生じない。尚、このような接合方法によれば、各構成材料に歪みが生じ内部応力が生じているものと考えられるが、後述する成長用基板１０の除去によって内部応力は開放される故、実質上問題となることはない。また、＜活性化接合層の表面活性化＞において、成長用基板側のｐ電極（第１の接合層）３１と支持基板側の共晶金属層（第３の接合層）５１も活性化され、＜表面活性化接合の形成＞において、ｐ電極（第１の接合層）３１と共晶金属層（第３の接合層）５１も接合することがある。その場合においても、ｐ電極（第１の接合層）３１と共晶接合層（第３の接合層）５１は、＜共晶接合の形成＞の工程において、加熱溶融されて、共晶接合が形成される。
【００３５】
＜成長用基板の除去＞
レーザリフトオフ法などにより成長用基板１０を除去する。具体的には、成長用基板１０の裏面側からエキシマレーザを照射する。照射されたレーザは、半導体膜２０に達し、成長用基板１０との界面近傍におけるＧａＮを金属ＧａとＮ２ガスに分解する。これにより、成長用基板１０と半導体膜２０との間に空隙が形成され、成長用基板１０が半導体膜２０から剥離する。成長用基板１０が除去されることにより半導体膜２０のｎ型半導体層が表出する。また、成長用基板１０が除去されることにより、共晶接合を形成する際の熱処理によって各構成材料に蓄積された内部応力が開放される（図４（ｂ））。尚、レーザリフトオフ法によらず、研磨などの他の手法によって成長用基板を除去することも可能である。
【００３６】
＜ｎ電極の形成＞
成長用基板１０を除去することにより表出した半導体膜２０の表面にｎ電極のパターンに対応したレジストマスクを形成し、続いて真空蒸着法等によりＴｉおよびＡｌを順次堆積し、更にボンディング性向上のため、最表面にＴｉ／Ａｕを堆積する。その後、レジストマスク上に堆積された上記の金属膜をレジストマスクとともに除去することにより半導体膜２０の各個片の表面にｎ電極４０を形成する（図４（ｃ））。尚、ｎ電極４０を形成する前に、成長用基板１０を剥離することによって表出した半導体膜２０のｎ型半導体層の表面をＫＯＨ（水酸化カリウム）等のアルカリ溶液を用いて処理することにより、半導体膜２０の表面にＧａＮ結晶構造に由来する光取り出し構造を形成することとしてもよい。
【００３７】
＜半導体素子の分割＞
半導体膜２０に形成された分割溝２１に沿って支持基板５０をダイシングし、半導体素子をチップ状に分割する。半導体素子の分割は、レーザスクライブ等の他の手法を用いることが可能である。以上の各工程を経ることにより半導体素子が完成する（図４（ｄ））。
【００３８】
以上の説明から明らかなように、本実施例に係る半導体素子の製造方法においては、支持基板側および成長用基板側（半導体膜側）の接合面には、比較的低い温度下によって接合が形成される表面活性化接合領域と、比較的高い温度の熱処理によって接合が形成される共晶接合領域とが設けられる。半導体膜２０と支持基板５０との接合は、表面活性化接合領域において表面活性化接合を形成した後に、共晶接合領域において共晶接合を形成することにより行なわれる。かかる方法によれば、先行する表面活性化接合によって成長用基板１０、半導体膜２０および支持基板５０の相対的な位置関係は固定される故、共晶接合を形成する際の比較的高温の熱処理によって半導体膜２０上に形成されたｐ電極３１のパターンと、支持基板５０上に形成された共晶金属層５１のパターンとの位置ずれが防止される。
【００３９】
尚、接合面を表面活性化接合領域のみで構成することも考えられる。しかしながら、表面活性化接合を形成するためには接合面が高い平坦性を有していることが要求されるところ、成長用基板や支持基板の反りなど考慮すると、接合面の全域を平坦面とすることは通常困難である。従って、接合面において共晶接合領域と表面活性化接合領域とを併存させることが望ましく、本発明においては、共晶接合領域と表面活性化接合領域とを併存させている。
【００４０】
上記の実施例においては、成長用基板側の活性化接合層３２および支持基板側の活性化接合層５２の最表面をともにＡｕ面とし、Ａｕ−Ａｕ接合を形成することとしたが、表面活性化接合は、これに限定されるものではない。表面活性化接合は、金属、半導体、酸化物、セラミックス等の様々な材料の接合に適用することが可能である。従って、活性化接合層をＰｔ、Ａｇ、Ｃｕ、Ａｌ等の金属、Ｓｉ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＡｓ等の半導体、Ａｌ２Ｏ３、ＳｉＯ２等の酸化物などで構成することが可能である。また表面活性化接合は同種材料間の接合のみならず異種材料間の接合にも適用可能である。従って、成長用基板側の活性化接合層３２と支持基板側の活性化接合層５２の材料は互いに異なっていてもよい。
【００４１】
また、上記の実施例においては、押圧とともに熱処理を加えて表面活性化接合を形成することとしたが、表面活性化接合において熱処理は必ずしも必要ではなく、成長用基板側の接合面と支持基板側の接合面の相対的な位置関係が保持できる接合強度が得られるよう、任意に実施される。また、熱処理温度は得ようとする接合強度等に応じて適宜設定される。
【００４２】
また、上記の実施例においては、成長用基板１０上にｐ電極（第１の接合層）３１と活性化接合層（第２の接合層）３２とを、同一工程において同一材料を用いて形成することとしたが、これらは互いに異なる材料で構成されていてもよい。
【００４３】
また、上記の実施例においては、成長用基板側の活性化接合層３２を半導体膜上に形成したが、成長用基板１０の表面に直接形成することとしてもよい（図６（ａ）参照）。
【００４４】
また、上記の実施例においては、支持基板側の共晶金属層５１がｐ電極３１の配列（分割パターン）に対応した分割パターンを有する場合を例示したが、共晶金属層５１は、そのような分割パターンを有していなくてもよい。図６（ａ）〜図６（ｄ）は、分割パターンが形成されていない共晶金属層５１を有する支持基板５０を半導体膜２０に接合する場合における、プロセスステップ毎の断面図を示したものである。
【００４５】
成長用基板側の活性化接合層３２と支持基板側の活性化接合層５２との間で表面活性化接合が形成された後、分割されていない共晶金属層５１とｐ電極３１との間で共晶接合が形成されて支持基板５０が半導体膜２０に接合される（図６（ａ））。成長用基板１０がレーザリフトオフ法などによって除去される（図６（ｂ））。成長用基板１０を除去することにより表出した半導体層２０の表面にｎ電極４０が形成される（図６（ｃ））。半導体膜２０の分割溝に沿って、支持基板５０をダイシングすることにより半導体素子が個片化される。
【００４６】
このように、共晶金属層５１が分割パターンを有していない場合には、ｐ電極３１と共晶金属層５１との間のパターンずれの問題は生じないものと考えられる。しかしながら、この場合においても、表面活性化接合によって構成材料間の相対位置を固定した後に共晶接合を行うことにより、各構成材料の基板半径方向における相対的な位置関係の変動が抑制される。すなわち、半導体膜２０の各個片は設計上の配置を保持して支持基板５０上に固定される。従って、図２（ｃ）に示されたようなｎ電極の位置ずれの問題を解消することが可能である。
【００４７】
また、上記の実施例において示したプロセス順序は適宜入れ替えることが可能である。以下に上記した実施例のプロセス順序とは異なるプロセス順序による半導体素子の製造方法を図７（ａ）〜図７（ｅ）を参照しつつ説明する。成長用基板１０上に上記の実施例と同様の手順によって半導体膜２０を形成する。次に、半導体膜２０上に複数のｐ電極３１を形成するとともに複数のｐ電極３１を囲む周縁部に活性化接合層３２を形成する（図７（ａ））。次に、支持基板５０を用意して支持基板上に上記の実施例と同様の手順によって共晶接合層５１および活性化接合層５２を形成する。次に、上記した実施例と同様の手順で活性化接合層３２および５２の表面を活性化する。次に、成長用基板側の活性化接合層３２と支持基板側の活性化接合層５２との間で表面活性化接合を形成した後に、ｐ電極３１と共晶接合層５１との間で共晶接合を形成して、支持基板５０を半導体膜２０に接合する（図７（ｂ））。次に、レーザリフトオフ法などにより成長用基板１０を除去する（図７（ｃ））。次に、ドライエッチングにより半導体膜２０に格子状の分割溝２１を形成し、半導体膜２０を複数の個片に分割する。分割された半導体膜２０の各個片の表面にｎ電極４０を形成する（図７（ｄ））。ダイシングなどによって分割溝２１に沿って支持基板を切断し、半導体素子をチップ状に個片化する（図７（ｅ））。
【００４８】
また、上記の実施例においては、成長用基板１０および支持基板５０の周縁部を表面活性化接合領域とし、両基板の内周部を共晶接合領域とする場合を例示したが、各接合領域の配置は、これに限定されるものではない。図８（ａ）および図８（ｂ）は、表面活性化接合層３２および５２の配置が改変された成長用基板１０および支持基板５０の上面図である。同図に示すように、成長用基板１０および支持基板５０の周縁部に加えて内周部（各基板の周縁部に配置された略円環状のパターンの内側）にも活性化接合層３２および５２を形成することとしてもよい。内周部に形成される活性化接合層を各基板上に分散配置することにより、共晶接合を形成する際の熱処理によって生じる内部応力を分散させることができる。また、同図に示すように、活性化接合層３２をｐ電極３１の配列内に組み込むこととしてもよい。また、図示しないが、内周部に形成される活性化接合層３２は、分割溝２１に沿って形成され且つｐ電極３１の１つまたはいくつかを囲むようにパターニングされていてもよい。
【００４９】
また、上記した実施例においては、サファイア基板上にＧａＮ系半導体を形成する場合を例示したが、これに限定されるものではない。例えばＧａＡｓ基板上にＡｌＩｎＧａＰ系半導体を積層する場合にも、本発明を適用することは可能である。この場合、ＧａＡｓ基板は、アンモニア過酸化水素で溶解することにより除去することが可能である。
【００５０】
また、上記した実施例においては、支持基板側に共晶金属層５１を形成することとしたが、成長用基板側すなわち半導体膜２０上に共晶材料を含む共晶金属層を形成することとしてもよい。
【符号の説明】
【００５１】
１０  成長用基板
２０  半導体膜
３１  ｐ電極
３２  活性化接合層
４０  ｎ電極
５０  支持基板
５１  共晶金属層
５２  活性化接合層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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