(57)【特許請求の範囲】
【請求項１】
第１導電型半導体基板の第１の主面の下に選択的に埋め込まれた絶縁層と、
前記絶縁層に接して前記第１の主面との間に設けられた第２導電型ベース領域と、
前記第２導電型ベース領域内に選択的に設けられた第１導電型ソース領域と、
前記第１導電型ソース領域と前記第１導電型半導体基板に挟まれる前記第２導電型ベース領域の表面を被覆するゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極と、
前記第２導電型ベース領域および前記第１導電型ソース領域に接するエミッタ電極と、
前記第１導電型半導体基板の第２の主面に設けられた第２導電型コレクタ層と、
前記第２導電型コレクタ層に接するコレクタ電極と、
を備え、前記エミッタ電極が前記第２導電型ベース領域および前記第１導電型ソース領域に接する部分に、絶縁膜として、前記ゲート絶縁膜と、前記ゲート電極を被覆する層間絶縁膜のみが存在し、
前記絶縁層が設けられた部分における前記第１の主面は、隣り合う前記絶縁層に挟まれた部分における前記第１の主面よりも外側に突出しており、当該突出部分の幅は前記絶縁層の幅よりも狭く、前記ゲート絶縁膜、前記ゲート電極および前記層間絶縁膜は凹凸状となっていることを特徴とする半導体装置。
【請求項２】
前記第２導電型ベース領域の厚さは、０．８±０．１μｍであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型半導体基板の第１の主面の下に選択的に埋め込まれた絶縁層と、前記絶縁層に接して前記第１の主面との間に設けられた第２導電型ベース領域と、前記第２導電型ベース領域内に選択的に設けられた第１導電型ソース領域と、前記第１導電型ソース領域と前記第１導電型半導体基板に挟まれる前記第２導電型ベース領域の表面を被覆する凹凸状のゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた凹凸状のゲート電極と、前記第２導電型ベース領域および前記第１導電型ソース領域に接するエミッタ電極と、前記第１導電型半導体基板の第２の主面に設けられた第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、を備える半導体装置を製造する半導体装置の製造方法において、
第１導電型半導体からなる出発基板の主面に前記絶縁層を選択的に形成する絶縁層形成工程と、
前記絶縁層形成工程により形成された前記絶縁層の開口部分に露出する前記出発基板の前記主面に、前記絶縁層の開口部分を塞ぎ、かつ前記絶縁層の端部の上に延在する単結晶半導体層をエピタキシャル成長させる単結晶成長工程と、
前記絶縁層の、前記単結晶成長工程後に露出している部分の上に、前記単結晶半導体層の上面よりも外側に突出させ、当該突出部分の幅が前記絶縁層の幅よりも狭くなるように多結晶半導体層を成長させる多結晶成長工程と、
前記単結晶成長工程で成長した前記単結晶半導体層中に導入された欠陥、前記多結晶成長工程で成長した前記多結晶半導体層中に導入された欠陥、並びに前記多結晶半導体層、前記単結晶半導体層および前記出発基板の間の欠陥を回復させる回復工程と、
を含み、
前記絶縁層形成工程、前記単結晶成長工程、前記多結晶成長工程および前記回復工程を順に経ることによって、前記第１の主面の下に前記絶縁層が選択的に埋め込まれた前記第１導電型半導体基板を作製し、該第１導電型半導体基板を用いて前記構成の半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項４】
前記回復工程では、６００℃以上１０００℃以下の温度で、３０分以上１０時間以下の熱処理を行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記回復工程では、前記単結晶成長工程で成長した前記単結晶半導体層、および前記多結晶成長工程で成長した前記多結晶半導体層にレーザー光を照射することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
パルスレーザーを照射する複数のレーザー照射装置を用いて、照射エリアごとに複数のパルス状のレーザー光を連続的に照射することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高速、低損失およびソフトなスイッチング特性を兼ね備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電力用半導体装置として、６００Ｖ、１２００Ｖまたは１７００Ｖ等の耐圧クラスのダイオードやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等がある。近時、これらのデバイスの特性改善が進んでいる。電力用半導体装置は、高効率で省電力なコンバーターやインバーター等の電力変換装置に用いられており、回転モーターやサーボモーターの制御に不可欠である。このような電力制御装置には、低損失で省電力であり、また高速、高効率であり、さらに環境に優しい、すなわち周囲に対して悪影響を及ぼさないという特性が要求されている。
【０００３】
このような要求に対して、トレンチゲート構造を有するトレンチゲート型ＩＧＢＴが開発されている（例えば、特許文献１参照。）。トレンチゲート型ＩＧＢＴでは、オン時に高抵抗ベース層中に蓄積されるキャリアを増大させることができるので、オン電圧を低くすることができる。また、ＩＧＢＴの製造方法として、慣用の半導体基板（例えばシリコンウェハー）を研削等により薄くした後に、その研削面側から所定の濃度で元素をイオン注入し、熱処理を行う方法により、低コストで電気的損失の低いＩＧＢＴを作製する方法が公知である（例えば、特許文献２参照。）。近年、このような低コストな方法による素子の開発および製造が主流になりつつある。
【０００４】
また、プレーナゲート型ＩＧＢＴにおいて、半導体基板中にゲート電極を埋め込む構成や、半導体基板中に酸化膜を埋め込むサイモックス（ＳＩＭＯＸ：Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）構成が提案されている（例えば、特許文献３参照。）。このような構成のプレーナゲート型ＩＧＢＴでは、エミッタ電極側にキャリアが蓄積されることによって、損失が低くなる。さらに、トレンチ構造と半導体基板中にゲート電極を埋め込む構造を組み合わせ、ゲート電極が埋め込まれたトレンチの上面にチャネル領域を形成するようにしたＩＧＢＴが提案されている（例えば、特許文献４参照。）。
【０００５】
また、半導体基板上の酸化膜のパターニングによる開口部の形成後に、その開口部からエピタキシャル成長により単結晶半導体層を酸化膜上にまで成長させて形成し、その後、単結晶半導体層を平坦化するために化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ  以下ＣＭＰと略記する）を行って所定の厚さとし、その単結晶半導体層にベース領域とソース領域を形成し、更に単結晶半導体層上に酸化膜を介してゲート電極を形成する製造方法を特願２００７−１０３３８７号として出願している。
【０００６】
一方、基板裏面に不純物イオンを注入し、パルスレーザーを用いたレーザーアニール、またはそのレーザーアニールと電気炉アニールを組み合わせて、その不純物イオンを活性化させる方法が提案されている（例えば、特許文献５参照。）。また、レーザーアニールに関して、第１のレーザー光と、これと波長の異なる第２のレーザー光とで、基板への照射強度または照射時間の少なくとも一方を制御することにより、基板または基板上の膜の深さ方向の温度分布を制御する方法が提案されている（例えば、特許文献６参照。）。また、２つ目のパルスのエネルギー密度が１つ目のパルスよりも小さくなるようにして２段階のパルスレーザーを照射することにより、ガラス基板上の多結晶シリコンの薄膜層を結晶質に改質する方法が提案されている（例えば、特許文献７参照。）。
【０００７】
【特許文献１】特開平５−２４３５６１号公報（段落［０００５］〜［０００９］）
【特許文献２】特表２００２−５２０８８５号公報（段落［００６０］〜［００６３］）
【特許文献３】特開２００６−２３７５５３号公報（段落［００６７］〜［００７０］、［０１１７］〜［０１２２］）
【特許文献４】特開２００７−４３０２８号公報（段落［００３１］〜［００３４］）
【特許文献５】特開２００３−５９８５６号公報（段落［０００６］）
【特許文献６】国際公開第２００７／０１５３８８号パンフレット（要約の項）
【特許文献７】特開２００５−３２７８６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記特許文献３に開示された半導体基板中にゲート電極を埋め込む構成では、ゲート電極を素子の表面に引き出すために、ゲート電極に達するトレンチを形成し、このトレンチを多結晶シリコンで埋める必要があるため、製造プロセスが複雑であり、製造コストの増大を招くという問題点がある。また、半導体基板中に埋め込まれたゲート電極と、ゲート電極引き出し用の多結晶シリコンとの接触抵抗がばらつくため、ゲート耐圧の歩留まりが向上しないという問題点もある。さらに、ゲート電極の三辺に沿って反転層を形成する必要があるため、電子がドリフト層に注入されにくいという問題点もある。
【０００９】
また、埋め込んだゲート電極の上部に、ベース層とエミッタ層を形成したシリコン層があり、該シリコン層は多結晶シリコンで形成されている。この多結晶シリコンの成長直後にゲート酸化膜形成のための酸化工程が行われる。この多結晶シリコンの結晶粒界および欠陥により、ゲート酸化膜との間に界面欠陥と準位が形成され、それが反転層の移動度を通常の１／５（約２００ｃｍ2／（Ｖｓ）まで低下させる場合があり、所望の低損失性が得られにくくなる場合があった。
【００１０】
また、前記特許文献４に開示された構成では、トレンチ構造を形成する必要があるため、その分、製造コストが高くなってしまう。また、特許文献４には、レーザーアニールによって多結晶シリコンのキャリア移動度を回復する技術が開発されている、との記載があるが、レーザー光の照射条件などは開示されていない。また、前記特許文献５および前記特許文献６には、基板表面に成長した多結晶シリコンの結晶性や特性をレーザー照射によって回復させることについては、記載されていない。
【００１１】
また、先願に記載したエピタキシャル成長による単結晶半導体層のＣＭＰ研磨での平坦化では、電気特性への影響が危惧される。それは、単結晶半導体層の平坦化後の厚さの許容範囲が０．８μｍ±０．１μｍと極めて薄くかつ狭い範囲であるため、極めて高い平坦化技術が要求される。例えば、平坦化後の厚さが０．７５μｍ±０．２３μｍである場合に、耐圧１２００Ｖ定格の素子を作成すると耐圧のばらつきが５４０Ｖ〜１４１０Ｖと極めて広くなる。また、ゲート閾値も６．１Ｖ〜７．９Ｖと広く、短絡耐量が１５μｓ以下のものが発生する場合もある。
【００１２】
また、前記特許文献７に開示された方法を、シリコン基板上に多結晶シリコンの薄膜層を形成した構成に適用した場合、多結晶シリコンの結晶性がシリコン基板との界面まで十分に回復しないため、十分なキャリア移動度が得られないだけでなく、オフ時の漏れ電流が増大してしまうことがわかった。そこで、多結晶シリコンの結晶性を十分に回復させるために、単純にパルスレーザーのエネルギー密度を大きくすると、アブレーションが生じ、それによって薄膜トランジスタ等のデバイスでは特性が劣化してしまう。
【００１３】
この発明は、上述した従来技術による問題点を解消するため、高速、低損失およびソフトなスイッチング特性を兼ね備えた安価な半導体装置を提供することを目的とする。また、この発明は、高速、低損失およびソフトなスイッチング特性を兼ね備えた半導体装置を安価に製造することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、第１導電型半導体基板の第１の主面の下に選択的に埋め込まれた絶縁層と、前記絶縁層に接して前記第１の主面との間に設けられた第２導電型ベース領域と、前記第２導電型ベース領域内に選択的に設けられた第１導電型ソース領域と、前記第１導電型ソース領域と前記第１導電型半導体基板に挟まれる前記第２導電型ベース領域の表面を被覆するゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記第２導電型ベース領域および前記第１導電型ソース領域に接するエミッタ電極と、前記第１導電型半導体基板の第２の主面に設けられた第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、を備え、前記エミッタ電極が前記第２導電型ベース領域および前記第１導電型ソース領域に接する部分に、絶縁膜として、前記ゲート絶縁膜と、前記ゲート電極を被覆する層間絶縁膜のみが存在し、前記絶縁層が設けられた部分における前記第１の主面は、隣り合う前記絶縁層に挟まれた部分における前記第１の主面よりも外側に突出しており、当該突出部分の幅は前記絶縁層の幅よりも狭く、前記ゲート絶縁膜、前記ゲート電極および前記層間絶縁膜は凹凸状となっていることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型ベース領域の厚さは、０．８±０．１μｍであることを特徴とする。
【００１５】
また、この発明にかかる半導体装置の製造方法は、第１導電型半導体基板の第１の主面の下に選択的に埋め込まれた絶縁層と、前記絶縁層に接して前記第１の主面との間に設けられた第２導電型ベース領域と、前記第２導電型ベース領域内に選択的に設けられた第１導電型ソース領域と、前記第１導電型ソース領域と前記第１導電型半導体基板に挟まれる前記第２導電型ベース領域の表面を被覆する凹凸状のゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた凹凸状のゲート電極と、前記第２導電型ベース領域および前記第１導電型ソース領域に接するエミッタ電極と、前記第１導電型半導体基板の第２の主面に設けられた第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、を備える半導体装置を製造する半導体装置の製造方法において、第１導電型半導体からなる出発基板の主面に前記絶縁層を選択的に形成する絶縁層形成工程と、前記絶縁層形成工程により形成された前記絶縁層の開口部分に露出する前記出発基板の前記主面に、前記絶縁層の開口部分を塞ぎ、かつ前記絶縁層の端部の上に延在する単結晶半導体層をエピタキシャル成長させる単結晶成長工程と、前記絶縁層の、前記単結晶成長工程後に露出している部分の上に、前記単結晶半導体層の上面よりも外側に突出させ、当該突出部分の幅が前記絶縁層の幅よりも狭くなるように多結晶半導体層を成長させる多結晶成長工程と、前記単結晶成長工程で成長した前記単結晶半導体層中に導入された欠陥、前記多結晶成長工程で成長した前記多結晶半導体層中に導入された欠陥、並びに前記多結晶半導体層、前記単結晶半導体層および前記出発基板の間の欠陥を回復させる回復工程と、を含み、前記絶縁層形成工程、前記単結晶成長工程、前記多結晶成長工程および前記回復工程を順に経ることによって、前記第１の主面の下に前記絶縁層が選択的に埋め込まれた前記第１導電型半導体基板を作製し、該第１導電型半導体基板を用いて前記構成の半導体装置を製造することを特徴とする。
【００１６】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記回復工程では、６００℃以上１０００℃以下の温度で、３０分以上１０時間以下の熱処理を行うことを特徴とする。
【００１７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記回復工程では、前記単結晶成長工程で成長した前記単結晶半導体層、および前記多結晶成長工程で成長した前記多結晶半導体層にレーザー光を照射することを特徴とする。
【００１８】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、パルスレーザーを照射する複数のレーザー照射装置を用いて、照射エリアごとに複数のパルス状のレーザー光を連続的に照射することを特徴とする。
【００１９】
本発明にかかる半導体装置によれば、プレーナゲート型半導体装置において、エミッタ電極が第２導電型ベース領域および第１導電型ソース領域に接する部分に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、化学機械研磨）などの研磨を行う際の研磨ストッパ膜となる絶縁膜がない。これは、第１導電型半導体基板の第１の主面の下に埋め込まれた絶縁層の上に、第２導電型ベース領域となる半導体層が平坦な表面状態のまま成長するので、その半導体層の成長後に表面を平坦化する研磨を行う必要がないからである。また、本発明にかかる半導体装置の製造方法によれば、出発基板上の絶縁層の上に多結晶半導体層が平坦に成長するので、その多結晶半導体の表面を平坦化する研磨を行わずに済む。また、回復工程を行うことにより、半導体の結晶性が回復し、欠陥が減少またはなくなるので、十分に高いキャリア移動度が得られる。
【発明の効果】
【００２０】
本発明にかかる半導体装置およびその製造方法によれば、高速、低損失およびソフトなスイッチング特性を兼ね備えた安価な半導体装置が得られるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２２】
（半導体装置の構成）
図１は、本発明の実施の形態にかかる半導体装置の構成を示す断面図である。図１に示すように、半導体装置の中央部は、ドリフト電流が流れる活性部１となっており、活性部１の周囲は、耐圧を確保するためのエッジ部２となっている。ｎ半導体基板１１の第１の主面側における活性部１の構成は、以下の通りである。埋め込み絶縁層１２は、ｎ半導体基板１１の第１の主面の下に選択的に埋め込まれている。ｐベース領域１３は、埋め込み絶縁層１２に接して埋め込み絶縁層１２とｎ半導体基板１１の第１の主面との間に設けられている。
【００２３】
ｎ+ソース領域１４は、ｐベース領域１３内に選択的に設けられている。ゲート絶縁膜１５は、ｐベース領域１３の、ｎ+ソース領域１４とｎ半導体基板１１に挟まれる部分の表面を被覆している。ゲート電極１６は、ゲート絶縁膜１５の上に設けられている。ゲート電極１６およびゲート絶縁膜１５は、層間絶縁膜１７により被覆されている。エミッタ電極１８は、層間絶縁膜１７の上に設けられており、層間絶縁膜１７を貫通するコンタクトホールにおいてｐベース領域１３およびｎ+ソース領域１４に接している。
【００２４】
ｎ半導体基板１１の第１の主面側におけるエッジ部２の構成は、以下の通りである。ｐガードリング領域１９は、ｎ半導体基板１１の表面層に選択的に設けられている。ｐガードリング領域１９およびｎ半導体基板１１の表面は、層間絶縁膜１７により被覆されている。フィールドプレート２０は、層間絶縁膜１７の上に設けられており、層間絶縁膜１７を貫通するコンタクトホールにおいてｐガードリング領域１９に接している。エッジ部２は、図示省略したパッシベーション膜により被覆されている。
【００２５】
ｎ半導体基板１１の第２の主面側における構成は、活性部１およびエッジ部２に共通であり、以下の通りである。ｎ+フィールドストップ層２１は、ｐコレクタ層２２よりもｎ半導体基板１１の第２の主面から深い位置に、上述した第１の主面側の構成から離れて設けられている。ｐコレクタ層２２は、ｎ半導体基板１１の第２の主面の表面層に設けられている。コレクタ電極２３は、ｐコレクタ層２２に接してｎ半導体基板１１の第２の主面に設けられている。
【００２６】
以上の構成において、エミッタ電極１８がｐベース領域１３およびｎ+ソース領域１４に部分的に接する範囲内においては、絶縁膜として、ゲート絶縁膜１５と層間絶縁膜１７のみが存在する。また、フィールドプレート２０がｐガードリング領域１９に部分的に接する範囲内においては、絶縁膜として層間絶縁膜１７のみが存在する。つまり、この半導体装置には、ｐベース領域１３が形成されている、埋め込み絶縁層１２上の半導体層の表面を研磨して平坦化する際の研磨ストッパ膜となる絶縁膜が存在しない。
【００２７】
（製造方法の実施例１）
図２〜図２１は、本発明の実施の形態にかかる半導体装置の製造方法の実施例１を順に説明する断面図である。特に限定しないが、ここでは、耐圧クラスが１２００Ｖである場合の例を示す（実施例２においても同じ）。図２に示すように、まず、例えば、出発基板３１として、比抵抗が６０Ωｃｍであるｎ型のＦＺシリコン基板を用意する。ＦＺ基板は、フローティングゾーン法により作製されたインゴットから切り出されたウェハーである。なお、ＦＺ基板に代えて、チョクラルスキー法により作製されたインゴットから切り出されたＣＺ基板を用いてもよい。用意した出発基板３１の表面に、例えば１０００Åの厚さのスクリーン酸化膜３２を成長させる。
【００２８】
ついで、図３に示すように、周知のフォトリソグラフィおよびエッチングにより、スクリーン酸化膜３２の一部を除去する。その際、前記活性部においては、例えば１μｍ程度の幅で出発基板３１のシリコンが露出し、活性部以外の領域では、出発基板３１のシリコンが露出するようにする。活性部以外の領域とは、例えば、前記エッジ部、ゲートパッド部およびダイシングライン等の領域である。エッチングについては、スクリーン酸化膜３２の開口幅が１μｍ程度であるので、下地のシリコンにダメージを与えないという理由により、フッ酸を主成分とした薬液によるウェットエッチングが望ましい。ウェットエッチングの代わりに、プラズマによるドライエッチングを行ってもよく、その場合には、エッチング後に１０００℃程度の温度でエッチングダメージ面の回復を行えばよい。ここまでが絶縁層形成工程である。
【００２９】
次いで、図４に示すように、原料ガスとしてジクロロシランまたはトリクロロシランを用い、ドーピングガスとしてフォスフィンガスを用い、スクリーン酸化膜３２の開口部を塞ぐ程度に、例えば１０００Å以上の厚さのリンドープの単結晶シリコン層３３をエピタキシャル成長させる。その際、スクリーン酸化膜３２の開口部に露出するシリコンがエピタキシャル成長の単結晶シードとなる。また、フォスフィンガスの流量を、単結晶シリコン層３３にドーピングされるリンの不純物濃度が１×１０16ｃｍ-3となるように制御する。
【００３０】
トリクロロシランを用いる場合には、単結晶シリコン層３３は、スクリーン酸化膜３２の開口部を塞いだ後、スクリーン酸化膜３２上を横方向に成長し、単結晶シリコン層３３の表面が平坦になるので、好ましい。単結晶シリコン層３３は、スクリーン酸化膜３２上で、スクリーン酸化膜３２の開口部から１μｍ程度、横方向へ成長すれば十分である。ここまでが単結晶成長工程である。
【００３１】
次いで、図５に示すように、原料ガスとしてジクロロシランまたはトリクロロシランを用い、ドーピングガスとしてフォスフィンガスを用い、例えば６００℃でリンドープの多結晶シリコン層３４を０．８μｍの厚さとなるように成長させる。その際、フォスフィンガスの流量を、多結晶シリコン層３４にドーピングされるリンの不純物濃度が１×１０16ｃｍ-3となるように制御する。酸化膜上の多結晶シリコンの成長速度は、単結晶シリコン上の多結晶シリコンの成長速度の１０倍以上であるので、実質的には、多結晶シリコン層３４はスクリーン酸化膜３２上にのみ成長する。また、多結晶シリコンは極めて平坦に成長する。本発明者らが多結晶シリコン層３４の厚さを実測したところ、０．８０±０．０５μｍであった。
【００３２】
多結晶シリコン層３４が単結晶シリコン層３３に接触して単結晶シリコン層３３と重なることによって、スクリーン酸化膜３２は半導体層中に完全に埋め込まれる。なお、単結晶シリコン層３３または多結晶シリコン層３４を成長させる際に、フォスフィンガスを供給しないで、それら半導体層をノンドープの層とし、後からそのノンドープの半導体層にリンイオンを例えば８×１０11ｃｍ-2程度のドーズ量で注入することによって、上述したリン濃度にしてもよい。ここまでが多結晶成長工程である。
【００３３】
次いで、図６に示すように、６００℃以上１０００℃以下の温度で、３０分以上１０時間以下の熱処理を行う。この熱処理では、熱処理炉の温度が例えば７００℃になったら、炉内にウェハーを入れ、例えば５℃／分の昇温速度で炉内温度を上昇させる。その際、最初に酸素を混入し、ウェハー表面に例えば１５０Åの厚さの酸化膜を成長させる。その後、例えば窒素雰囲気にして所定の温度、ここでは例えば９００℃で所定の時間、ここでは例えば１時間、保持する。その後、例えば２℃／分の降温速度で炉内温度が７００℃になるまで冷却し、炉からウェハーを取り出す。なお、６００℃〜７００℃の熱処理の場合は、例えば室温で炉入れ出しを行えばよい。
【００３４】
この熱処理によって、出発基板と、エピタキシャル成長した単結晶シリコン層と、スクリーン酸化膜上の多結晶シリコン層が一体化される。また、スクリーン酸化膜上の多結晶シリコン層の結晶粒界と欠陥が回復し、多結晶シリコン層が単結晶シリコンとなる。従って、スクリーン酸化膜は、単結晶シリコン中に埋め込まれたことになり、埋め込み絶縁層１２となる。また、出発基板は、第１の主面の下に埋め込み絶縁層１２が選択的に埋め込まれたｎ半導体基板１１となる。ここまでが回復工程である。続いて、このｎ半導体基板１１を用いて、周知の方法、例えば以下のような手順でＭＯＳゲート構造を作製する。
【００３５】
図７に示すように、ｎ半導体基板１１の第１の主面（埋め込み絶縁層１２が設けられている側の主面）に、例えば８０００Åの厚さの初期酸化膜４１を成長させる。次いで、図８に示すように、周知のフォトリソグラフィおよびエッチングにより、初期酸化膜４１の一部を除去する。その際、前記エッジ部では、ｎ半導体基板１１のガードリング形成領域のシリコンが露出し、前記活性部には初期酸化膜４１が残るようにする。そして、図９に示すように、ｎ半導体基板１１の第１の主面に残留する初期酸化膜４１をマスクとして、例えば１×１０15ｃｍ-2のドーズ量でボロンのイオン注入を行う。
【００３６】
次いで、図１０に示すように、例えば１１５０℃で例えば３時間のドライブ熱処理を行って、エッジ部にエッジターミネーション用のｐガードリング領域１９を形成する。その後、ゲート酸化を行い、例えば６００〜１０００Åの厚さの酸化膜４２を生成する。次いで、図１１に示すように、全面にゲート電極用の多結晶シリコン層４３を成長させる。そして、図１２に示すように、周知のフォトリソグラフィおよびエッチングにより、酸化膜４２と多結晶シリコン層４３の一部を除去して、ゲート絶縁膜１５とゲート電極１６を形成する。
【００３７】
次いで、図１３に示すように、ｎ半導体基板１１の第１の主面に残留する初期酸化膜４１およびゲート電極１６をマスクとして、例えば２×１０14ｃｍ-2のドーズ量でボロンのイオン注入を行う。次いで、図１４に示すように、例えば１１５０℃で例えば５時間のドライブ熱処理を行い、ボロンを拡散させてｐベース領域１３を形成する。これにより、ゲート閾値が例えば７．５Ｖ程度に調整される。
【００３８】
次いで、図１５に示すように、レジストマスクを用いて砒素のイオン注入を行い、レジストの剥離後に例えば１１００℃で例えば３０分間のドライブ熱処理を行い、ｎ+ソース領域１４を形成する。次いで、図１６に示すように、全面に層間絶縁膜１７としてＢＰＳＧ膜を生成し、その一部を除去してコンタクトホールを開口する。ここまでで、ＭＯＳゲートとエッジターミネーションの基本的な構造ができあがる。
【００３９】
次いで、ｎ半導体基板１１の第１の主面側の全面にレジストを塗布し、ベーク処理を行って素子の表面構造を保護する。そして、ｎ半導体基板１１の第２の主面をバックグラインドおよびウェットエッチングなどの処理により研削して、基板の厚さが例えば１４０μｍになるように仕上げる。次いで、図１７に示すように、ｎ半導体基板１１の第２の主面側から、例えば１×１０14ｃｍ-2のドーズ量でセレンのイオン注入を行う。そして、図１８に示すように、例えば９５０℃で例えば１時間のドライブ熱処理を行って、ｎ半導体基板１１の第２の主面から例えば約２０μｍの深さまでｎ+フィールドストップ層２１を形成する。なお、図１７および図１８では、ｎ半導体基板１１の第１の主面側の保護レジスト膜は省略されている。
【００４０】
次いで、図１９に示すように、前記保護レジスト膜を除去した後、例えばスパッタ法により、ｎ半導体基板１１の第１の主面全面に例えばＡｌ−Ｓｉ膜を例えば５μｍの厚さに成膜する。そして、周知のフォトリソグラフィおよびエッチングにより、そのＡｌ−Ｓｉ膜を所望のパターンにした後、例えば３８０℃で例えば１時間のシンター処理を行う。これによって、エミッタ電極１８およびフィールドプレート２０が形成される。
【００４１】
次いで、ｎ半導体基板１１の第１の主面側の全面に例えばポリイミドを塗布し、活性部のポリイミドを除去し、エッジ部にはポリイミド膜が残るようにして、パッシベーション膜を形成する。パッシベーション膜が不要である場合には、この工程を省略する。次いで、図２０に示すように、ｎ半導体基板１１の第２の主面側から、例えばボロンのイオン注入を行う。そして、図２１に示すように、例えば３８０℃で例えば１時間のアニール処理を行って、ｎ半導体基板１１の第２の主面の表面層にｐコレクタ層２２を形成する。
【００４２】
次いで、例えばスパッタ法により、ｎ半導体基板１１の第２の主面に例えば２μｍの厚さのＡｌ−Ｓｉ、例えば０．０８μｍの厚さのＴｉ、例えば０．７μｍの厚さのＮｉおよび例えば０．２μｍの厚さのＡｕを順次成膜して、コレクタ電極２３を形成することによって、図１に示す構成の半導体装置が完成する。最後に、図示しないダイシングラインに沿ってダイシングを行い、個々のＩＧＢＴチップが完成する。
【００４３】
実施例１では、上述したように、スクリーン酸化膜３２の上に多結晶シリコン層３４を積層するので、この多結晶シリコン層３４のキャリア移動度が単結晶シリコンのキャリア移動度よりも低くなることが懸念される。これについては、本発明者らが鋭意研究を行った結果、図２２に示すように、回復工程において行う熱処理の温度によって、十分に高いキャリア移動度が得られることがわかった。図２２は、回復工程における熱処理温度とキャリア移動度の関係を示す特性図である。
【００４４】
図２２から明らかなように、熱処理温度が７００℃以下であると、キャリア移動度は、室温のシリコン結晶における電子の移動度（１４９５ｃｍ2／Ｖｓ）よりも低くなってしまう。しかし、熱処理温度が６００℃以上であれば、キャリア移動度はほぼ回復していることがわかる。従って、熱処理温度は、６００℃以上であればよい。一方、熱処理温度が１１００℃以上になると、再びキャリア移動度が減少し、室温のシリコン結晶における電子の移動度よりも大分、低くなってしまう。これは、熱処理温度が１１００℃以上の高温になると、発生する応力によって多結晶シリコン中の結晶粒界が固定されてしまい、点欠陥や転位を作り出してしまうため、結晶性が十分に回復しないからである。
【００４５】
そこで、望ましい熱処理温度の範囲を６００℃以上１０００℃以下とする。また、望ましい熱処理時間は３０分以上１０時間以下である。例えば、８００℃の熱処理を７００℃の炉入れで行う場合、５℃／分で昇温するには、２０分必要である。これを１０℃／分で１０分以下で行うと、急激な温度上昇により欠陥が残留することが分かった。また、保温時間が３０分以下だと同じく欠陥が残留する。従って、十分に欠陥を取り去るには、熱処理時間を昇温時間よりも長くしながら、かつ十分な昇温レートを保つために、熱処理時間を３０分以上にしなければならない。一方、６００℃で保温時間が１０時間を越えると、欠陥の残留はなくなる。しかし、工程処理のスループットを上げるために、保温時間は短い方がよいので、６００℃以上とすれば１０時間以下としても欠陥の残留はなくなる。ここで、キャリア移動度は、ベアウェハーに厚さ１０００Åの熱酸化膜を成長させた後、その上に上述した多結晶成長工程と同じ条件で１μｍの厚さの多結晶シリコン層を生成し、４００℃〜１２００℃の範囲で１００℃刻みの各温度で熱処理を行い、ホール係数を測定し、その結果から算出した値である。
【００４６】
図２３に、ホール係数の測定系の構成を示す。この測定系は、多結晶シリコン層の表面に一辺が１ｃｍの正方形を想定し、その正方形の４頂点のうち、対角上の２点に電圧を印加し、他の対角上の２点の電圧を測定する構成となっている。
【００４７】
ところで、本出願人は、先に行った特許出願（特願２００７−１０３３８７号）の中で、出発基板の表面に酸化膜を形成し、この酸化膜を埋めるようにシリコン層を成長させ、このシリコン層の表面を研磨して平坦化する半導体装置の製造方法を開示している。この特願２００７−１０３３８７号に開示された製造方法により作製された半導体装置を比較例とし、以下に、この比較例と、上述した実施例１の方法により作製された半導体装置（単に、実施例１とする）とで、特性の比較を行った結果について説明する。
【００４８】
図２４は、実施例１と比較例とで埋め込み絶縁層上の半導体層（以下、部分ＳＯＩ層とする、ＳＯＩ：Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）の厚さを比較した図である。部分ＳＯＩ層の厚さは、実施例１では、スクリーン酸化膜３２上に多結晶シリコン層３４を成長させる際の多結晶シリコン層３４の厚さにより決まり、比較例では、酸化膜を埋めるシリコン層の研磨量により決まる。十分な低損失性が得られる部分ＳＯＩ層の厚さの許容範囲は、例えば０．８±０．１μｍであると言われている。そこで、ここでは、部分ＳＯＩ層の厚さの目標値を０．８μｍとした。
【００４９】
図２４に示すように、実施例１では、部分ＳＯＩ層の厚さを０．８１±０．０１μｍに抑えることができるので、製造したすべての半導体装置で十分な低損失性が得られる。それに対して、比較例の部分ＳＯＩ層の厚さは０．８３±０．１７μｍであり、前記許容範囲を逸脱してしまう。従って、比較例では、損失の高い半導体装置もできてしまう。
【００５０】
図２５は、実施例１と比較例とで耐圧を比較した図である。図２５に示すように、実施例１では、耐圧を１４１０±５０Ｖに抑えることができる。これは、実施例１の部分ＳＯＩ層の厚さが上述した０．８１±０．０１μｍに抑えられるからである。それに対して、比較例の耐圧は約６００Ｖ〜１４５０Ｖである。比較例の耐圧が低い方に大きくばらつく理由は、比較例の部分ＳＯＩ層の厚さが目標値よりも薄い方にばらついているからである。部分ＳＯＩ層の厚さが目標値（０．８μｍ）よりも薄いと、部分ＳＯＩ層内の電界強度が高くなり、その結果、耐圧が低くなってしまう。
【００５１】
図２６は、実施例１と比較例とで閾値を比較した図である。図２６に示すように、実施例１では、閾値を７．４±０．１Ｖに抑えることができる。それに対して、比較例の閾値は７．２±０．８Ｖである。ＭＯＳゲートの閾値は、部分ＳＯＩ層に形成されたｐベース領域の濃度とゲート絶縁膜の容量で決まる。実施例１では、部分ＳＯＩ層の厚さのばらつきが小さいので、ｐベース領域の濃度のばらつきがほとんどなく、ゲート閾値のばらつきが小さくなる。比較例では、部分ＳＯＩ層の厚さのばらつきが大きいため、ｐベース領域の濃度にばらつきが生じ、その結果、ゲート閾値のばらつきが大きくなってしまう。
【００５２】
図２７は、実施例１と比較例とでオン電圧とターンオフ損失のトレードオフ特性を比較した図である。図２７に示すように、実施例１では、オン電圧が比較例よりも０．１Ｖ低くなり、トレードオフ特性が大幅に改善される。これは、実施例１では、部分ＳＯＩ層の表面を研磨しないので、研磨ストッパ膜がないからである。研磨ストッパ膜がないと、単位セルの幅を１０％程度減少できるので、その分、セル密度が増える。比較例では、部分ＳＯＩ層の表面を研磨して平坦化する必要があるので、研磨ストッパ膜が存在する。
【００５３】
（製造方法の実施例２）
図２８は、本発明の実施の形態にかかる半導体装置の製造方法の実施例２を説明する断面図である。図２８に示すように、実施例２は、回復工程において、熱処理の代わりに、レーザーアニールを行うようにしたものである。図２〜図５および図７〜図２１に示す工程は、実施例１と同じであるので、重複する説明を省略する。以下に、レーザーアニールによる回復工程についてのみ説明する。
【００５４】
回復工程では、例えば、ＹＡＧ（Ｙｔｔｒｉｕｍ  Ａｌｕｍｉｎｕｍ  Ｇａｒｎｅｔ）レーザーの第２高調波（ＹＡＧ２ωレーザー、波長：５３２ｎｍ）のレーザー照射装置を２台使用してレーザーアニールを行う。レーザーの照射条件は、特に限定しないが、例えば以下の通りである。例えば、１台目のレーザー（１ｓｔパルス）および２台目のレーザー（２ｎｄパルス）の照射エネルギー密度をともに２Ｊ／ｃｍ2とし、合計で４Ｊ／ｃｍ2のレーザー照射エネルギー密度となるようにする。また、例えば、１ｓｔパルスに対する２ｎｄパルスの遅延時間を５００ｎｓとする。また、例えば、１台目および２台目のそれぞれについて、パルスのオーバーラップ率を９０％とする。
【００５５】
このレーザーアニール処理によって、出発基板と、エピタキシャル成長した単結晶シリコン層と、スクリーン酸化膜上の多結晶シリコン層が一体化される。また、スクリーン酸化膜上の多結晶シリコン層の結晶粒界と欠陥が回復し、多結晶シリコン層が単結晶シリコンとなる。従って、スクリーン酸化膜は、単結晶シリコン中に埋め込まれたことになり、埋め込み絶縁層１２となる。また、出発基板は、第１の主面の下に埋め込み絶縁層１２が選択的に埋め込まれたｎ半導体基板１１となる。上述したような条件でレーザー光を照射すれば、レーザー照射部位にアブレーションを生じさせずに、結晶質を回復させることができる。
【００５６】
なお、これらのレーザー照射条件は、所望の特性が得られるように、適宜、選択される。パルス状のレーザーを照射するには、光源自体を点滅させることによっても実現できるし、光源を連続して発光させておき、シャッター等の開閉によって所望の時間だけレーザーを照射することによっても実現できる。ここでは、そのどちらで実現してもよい。また、ＹＡＧ２ωレーザーの代わりに、ＹＡＧレーザーの第３高調波（ＹＡＧ３ωレーザー）、ＹＬＦ２ω、ＹＶＯ４（２ω）、ＹＡＧ３ω、ＹＬＦ３ωもしくはＹＶＯ４（３ω）等の全固体レーザー、ＸｅＣｌ、ＫｒＦもしくはＸｅＦ等のエキシマレーザー、または半導体レーザーを用いてもよい。
【００５７】
上述した実施例２の方法により作製された半導体装置（単に、実施例２とする）と前記比較例とで、特性の比較を行った結果について説明する。実施例２の部分ＳＯＩ層の厚さを図２４に併せて示す。実施例２においても、部分ＳＯＩ層の厚さの目標値を０．８μｍとした。実施例２では、部分ＳＯＩ層の厚さを０．７９±０．０１μｍに抑えることができるので、製造したすべての半導体装置で十分な低損失性が得られる。
【００５８】
実施例２の耐圧を図２５に併せて示す。実施例２では、耐圧を１４００±３０Ｖに抑えることができる。また、実施例２の閾値を図２６に併せて示す。実施例２では、閾値を７．１±０．１Ｖに抑えることができる。図２９は、実施例２と比較例とでオン電圧とターンオフ損失のトレードオフ特性を比較した図である。図２９に示すように、実施例２では、実施例１と同様の理由により、オン電圧が比較例よりも０．１Ｖ低くなり、トレードオフ特性が大幅に改善される。なお、図２９と図２７とでは、比較例のトレードオフ特性に違いがあるが、これは、両者でオン電圧やターンオフ損失の測定条件等が異なるからであり、本質的な違いはない。
【００５９】
以上説明したように、実施の形態によれば、所望の厚さの部分ＳＯＩ層が精度よく得られるので、上述したように、耐圧やゲートの閾値が安定したＩＧＢＴが得られる。また、オン電圧とターンオフ損失のトレードオフ特性が改善される。さらに、回復工程を行うことにより、半導体の結晶性が回復し、欠陥が減少またはなくなるので、十分に高いキャリア移動度が得られる。従って、高速、低損失およびソフトなスイッチング特性を兼ね備えた安価なＩＧＢＴが得られる。このＩＧＢＴを用いることによって、電気的損失および放射電磁ノイズの低い、環境問題を考慮したＩＧＢＴモジュールやＩＰＭ（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｐｏｗｅｒ  Ｍｏｄｕｌｅ）が得られる。
【００６０】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した寸法、濃度および製造条件などは一例であり、本発明はそれらの値に限定されるものではない。また、出発基板としてポリシリコン原料でできた基板を用いてもよい。さらに、耐圧クラスは、６００Ｖ、１７００Ｖ、３３００Ｖまたはそれ以上であってもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
【産業上の利用可能性】
【００６１】
以上のように、本発明にかかる半導体装置およびその製造方法は、電力変換装置などに使用されるパワー半導体装置に有用であり、特に、ＩＧＢＴに適している。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態にかかる半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図３】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図４】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図５】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図７】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図８】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図９】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１０】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１１】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１２】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１３】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１４】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１５】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１６】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１７】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１８】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図１９】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図２０】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図２１】本発明の実施の形態にかかる半導体装置の製造方法の実施例１を説明する断面図である。
【図２２】実施例１について回復工程における熱処理温度とキャリア移動度の関係を示す特性図である。
【図２３】ホール係数の測定系の構成を示す図である。
【図２４】実施例１および２と比較例とで埋め込み絶縁層上の半導体層の厚さを比較した図である。
【図２５】実施例１および２と比較例とで耐圧を比較した図である。
【図２６】実施例１および２と比較例とで閾値を比較した図である。
【図２７】実施例１と比較例とでオン電圧とターンオフ損失のトレードオフ特性を比較した図である。
【図２８】本発明の実施の形態にかかる半導体装置の製造方法の実施例２を説明する断面図である。
【図２９】実施例２と比較例とでオン電圧とターンオフ損失のトレードオフ特性を比較した図である。
【符号の説明】
【００６３】
１１  ｎ半導体基板
１２  埋め込み絶縁層
１３  ｐベース領域
１４  ｎ+ソース領域
１５  ゲート絶縁膜
１６  ゲート電極
１７  層間絶縁膜
１８  エミッタ電極
２２  ｐコレクタ層
２３  コレクタ電極
３１  出発基板
３２  酸化膜
３３  単結晶シリコン層
３４  多結晶シリコン層
【図１】
0005682096.tif 000002
【図２】
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【図３】
0005682096.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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