(57)【特許請求の範囲】
【請求項１】
第１磁性層と、
第２磁性層と、
前記第１及び第２磁性層間に形成された非磁性層と、
前記第２磁性層と対向する電荷蓄積層と、
前記第２磁性層及び前記電荷蓄積層間に形成された第１絶縁層と、
前記電荷蓄積層の前記第１絶縁層が形成された面と異なる面上に形成された第２絶縁層と、
を具備し、
前記電荷蓄積層に電荷を蓄積又は放出することで、前記第２磁性層の磁化状態を強磁性状態と常磁性状態間で変化させ、情報の書き込み又は消去を行う、磁気抵抗素子。
【請求項２】
第１磁性層と、
第２磁性層と、
前記第１及び第２磁性層間に形成された非磁性層と、
前記第２磁性層と対向する電荷蓄積層と、
前記第２磁性層及び前記電荷蓄積層間に形成された第１絶縁層と、
前記電荷蓄積層の前記第１絶縁層が形成された面と異なる面上に形成された第２絶縁層と、
を具備し、
前記電荷蓄積層及び前記第１絶縁層は、前記第２磁性層の膜厚方向に積層されている、磁気抵抗素子。
【請求項３】
前記電荷蓄積層に電荷を蓄積又は放出することで、前記第２磁性層の磁化状態を強磁性状態と常磁性状態間で変化させ、情報の書き込み又は消去を行う請求項２に記載の磁気抵抗素子。
【請求項４】
前記第２絶縁層は、前記電荷蓄積層の前記第１絶縁層が形成された面と反対側の面上に形成され、
前記第１絶縁層と前記第２絶縁層は、膜厚が異なる、請求項１又は２に記載の磁気抵抗素子。
【請求項５】
前記電荷蓄積層は、窒化珪素（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）、Ｓｉのいずれか１つを用いる、請求項１又は２に記載の磁気抵抗素子。
【請求項６】
前記第１及び第２絶縁層は、酸化珪素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯ２）と窒化珪素（Ｓｉ３Ｎ４）との積層膜、又は、酸化珪素（ＳｉＯ２）と窒化珪素（Ｓｉ３Ｎ４）と酸化アルミニウム（Ａｌ２Ｏ３）との積層膜のいずれか１つを用いる、請求項１又は２に記載の磁気抵抗素子。
【請求項７】
前記非磁性層は、電気的絶縁体であって、酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯ２）、酸化コバルト（ＣｏＯ）、酸化鉄（Ｆｅ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化ニッケル（ＮｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）のいずれか１つ以上を含む、請求項１又は２に記載の磁気抵抗素子。
【請求項８】
前記第１及び第２磁性層は、Ｃｏ，Ｃｒ，Ｃｕ，Ｆｅ，Ｇｄ，Ｉｒ，Ｍｎ，Ｎｉ，Ｐｄ，Ｐｔ，Ｒｕ，Ｒｈ，Ｔｂのいずれか１つ以上を含む合金、又は、これらの積層膜からなる、請求項１又は２に記載の磁気抵抗素子。
【請求項９】
第１磁性層と、
第２磁性層と、
前記第１及び第２磁性層間に形成された非磁性層と、
前記第２磁性層と対向する電荷蓄積層と、
前記第２磁性層及び前記電荷蓄積層間に形成された第１絶縁層と、
前記電荷蓄積層の前記第１絶縁層が形成された面と異なる面上に形成された第２絶縁層と、
を有する磁気抵抗素子を備えた磁気メモリの書き込み方法であって、
前記磁気抵抗素子に電圧又は電流を印加し、前記電荷蓄積層内に電荷を蓄積することで、前記第２磁性層のスピンを消失させ、前記第１及び第２磁性層をスピン単層状態にする第１ステップと、
前記磁気抵抗素子に電圧又は電流を印加し、前記電荷蓄積層内に蓄積された前記電荷を放出することで、前記第１及び第２磁性層のスピンを平行又は反平行状態にする第２ステップと、
を具備する磁気メモリの書き込み方法。
【請求項１０】
前記第１ステップ時、前記第２磁性層の磁化状態は、強磁性状態から常磁性状態に変化し、
前記第２ステップ時、前記第２磁性層の前記磁化状態は、前記常磁性状態から前記強磁性状態に変化する、請求項９に記載の磁気メモリの書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電荷蓄積層を有する磁気抵抗素子及びこの磁気抵抗素子を備えた磁気メモリの書き込み方法に関する。
【背景技術】
【０００２】
従来から、高速読み書き、大容量、低消費電力動作も可能な次世代の固体不揮発メモリとして、強磁性体の磁気抵抗効果を利用した磁気ランダムアクセスメモリ（ＭＲＡＭ：Magnetic Random Access Memory）への関心が高まっている。
【０００３】
現在、米国フリースケール社では、４Ｍビットと小規模ではあるが、ＭＲＡＭチップを量産して販売するところまで、その技術の応用化が進んできている（例えば、非特許文献１及び２参照）。
【０００４】
ところが、ギガビット（ＧＢｉｔ）級のＭＲＡＭを実現するために、ＭＴＪ(magneto tunnel junction)素子を集積化するに伴って、このＭＴＪ素子を書き込むために必要な書き込み電流が増大することが問題となっている。
【０００５】
そして、この書き込み電流によって発生する熱（以下、電流通過熱）が、非選択のＭＴＪ素子に伝導すると、非選択のＭＴＪ素子のスピンを反転させ、誤書き込み（ディスターブ）が発生することが問題となっている。このため、電流通過熱の非選択セルへの熱伝導を防止する、又は、その発生源である書き込み電流を低減することが要求されている。
【０００６】
さらに、書き込み動作後に選択セル中に電流通過熱が長時間残存すると、書き込み速度が低減するという問題がある。このため、書き込み動作後は、電流通過熱を選択セルからいち早く放熱する必要がある。
【０００７】
一方で、近年、記憶セルへの上記電流通過熱による熱アシストを利用して、ＭＴＪ素子の記録層の磁化方向のみを反転させる書き込み方式のＭＲＡＭの研究がなされている（例えば、特許文献１参照）。
【０００８】
以上のように、従来のＭＲＡＭでは、電流通過熱により誤書き込みが発生し、書き込み速度が低減するという問題があった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−２９８０２５号公報
【非特許文献】
【００１０】
【非特許文献１】ISSCC2000 Technical Digest p.128 "A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell"
【非特許文献２】M.Durlam et al., "A 0.18μm 4Mb Toggling MRAM", IEDM 2003 Proceedings, 34.6, Dec.2003
【非特許文献３】D. Chiba et al., "Electrical control of the ferromagnetic phase transition in cobalt at room temperature", Nature Materials, DOI: 10.1038/NMAT3130
【非特許文献４】大野英男、松倉文礼、大野裕三、応用物理７０，２６５（２００１）
【非特許文献５】Y. Yamada et al., Science 27 May 2011: Vol. 332 no. 6033 pp. 1065-1067 DOI: 10.1126/science.1202152
【発明の概要】
【発明が解決しようとする課題】
【００１１】
書き込み電流を低減することで、電流通過熱による誤書き込みの発生及び書き込み速度の劣化を抑制することが可能な磁気抵抗素子及び磁気メモリの書き込み方法を提供する。
【課題を解決するための手段】
【００１２】
実施形態による磁気抵抗素子は、第１磁性層と、第２磁性層と、前記第１及び第２磁性層間に形成された非磁性層と、前記第２磁性層と対向する電荷蓄積層と、前記第２磁性層及び前記電荷蓄積層間に形成された第１絶縁層と、前記電荷蓄積層の前記第１絶縁層が形成された面と異なる面上に形成された第２絶縁層と、を具備し、前記電荷蓄積層及び前記第１絶縁層は、前記第２磁性層の膜厚方向に積層されている。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態に係る磁気抵抗素子を示す断面図。
【図２】第１実施形態に係る磁気抵抗素子の抵抗変化状態を示す断面図。
【図３】第１実施形態に係るＡタイプの磁気抵抗素子の書き込み及び消去動作を説明するための図。
【図４】第１実施形態に係るＢタイプの磁気抵抗素子の書き込み及び消去動作を説明するための図。
【図５】第１実施形態に係るＡタイプの磁気抵抗素子による書き込み及び消去時における抵抗変化を示す図。
【図６】第１実施形態に係るＡタイプの磁気抵抗素子の書き込み、消去及び磁性リセット動作を説明するための図。
【図７】第１実施形態に係る磁気抵抗素子の読み出し動作を説明するための図。
【図８】第１実施形態に係るＡタイプの磁気抵抗素子を有するメモリセルを示す断面図。
【図９】第１実施形態に係るＢタイプの磁気抵抗素子を有するメモリセルを示す断面図。
【図１０】第１実施形態に係るＢタイプの磁気抵抗素子を有するメモリセルを示す断面図。
【図１１】第２実施形態に係る磁気抵抗素子を示す平面図及び断面図。
【図１２】第２実施形態に係る磁気抵抗素子の書き込み及び読み出し動作を説明するための図。
【図１３】第２実施形態に係る磁気抵抗素子の消去動作を説明するための図。
【図１４】第２実施形態に係る磁気抵抗素子の磁性リセット動作を説明するための図。
【図１５】第２実施形態に係る磁気抵抗素子を有するメモリセルを示す断面図。
【図１６】第３実施形態に係る磁気抵抗素子を示す断面図。
【図１７】第３実施形態に係る磁気抵抗素子の書き込み及び読み出し動作を説明するための図。
【図１８】第３実施形態に係る磁気抵抗素子の消去動作を説明するための図。
【図１９】第３実施形態に係る磁気抵抗素子の磁性リセット動作を説明するための図。
【図２０】第３実施形態に係る磁気抵抗素子を有するメモリセルを示す断面図。
【図２１】第４実施形態に係る磁気抵抗素子を示す断面図。
【図２２】第４実施形態に係る磁気抵抗素子の書き込み及び読み出し動作を説明するための図。
【図２３】第４実施形態に係る磁気抵抗素子の消去動作を説明するための図。
【図２４】第４実施形態に係る磁気抵抗素子の磁性リセット動作を説明するための図。
【図２５】第４実施形態に係る磁気抵抗素子を有するメモリセルを示す断面図。
【図２６】各実施形態に係る磁気抵抗素子を示す断面図。
【図２７】各実施形態の磁気抵抗素子の適用例としての磁気ランダムアクセスメモリを示す回路図。
【図２８】図２７の磁気ランダムアクセスメモリにおける、“１”−書き込み時のメモリセルの様子を示す断面図。
【図２９】図２７の磁気ランダムアクセスメモリにおける、“０”−書き込み時のメモリセルの様子を示す断面図。
【図３０】図２７の磁気ランダムアクセスメモリにおける、“１”−読み出し時のメモリセルの様子を示す断面図。
【図３１】図２７の磁気ランダムアクセスメモリにおける、“０”−読み出し時のメモリセルの様子を示す断面図。
【図３２】各実施形態の磁気記録素子のレイアウトの例を示す図。
【図３３】各実施形態の磁気記録素子のレイアウトの例を示す図。
【図３４】各実施形態の磁気記録素子のレイアウトの例を示す図。
【図３５】各実施形態の磁気記録素子のレイアウトの例を示す図。
【図３６】各実施形態の磁気抵抗素子の適用例としてのプローブメモリの基本構造を示す図。
【図３７】図３６のプローブメモリの変形例を示す図。
【図３８】図３６のプローブメモリの変形例を示す図。
【図３９】図３６のプローブメモリの変形例を示す図。
【図４０】各実施形態の磁気抵抗素子の適用例としてのマルチプローブ構造のプローブメモリを示す図。
【図４１】図４０のプローブメモリのデバイス構造を示す図。
【図４２】各実施形態の磁気抵抗素子の適用例としてのスピンＦＥＴを示す図。
【発明を実施するための形態】
【００１４】
［１］概要
本実施形態は、従来の磁気ランダムアクセスメモリの電流直接駆動による磁化反転技術（スピン注入磁化反転）そのものを用いるのではなく、磁性体に電圧を印加することにより、キュリー温度Ｔｃを変化させ、強磁性状態から常磁性状態に相転移する現象を利用する（例えば、非特許文献３乃至５参照）。
【００１５】
ここで、非特許文献３に開示されるように、磁気特性の電気的な制御は、スピントロニクスの分野でデバイス応用にとって極めて重要である。従来、磁気の保磁力又は異方性は、半導体と同様に金属でも電気的に制御されていたが、キュリー温度の電気的な制御は、低温の半導体でのみ実現してきた。しかし、非特許文献３では、最も代表的な遷移金属強磁性体の１つであるコバルトを用いて、室温での強磁性体の相転移の電気的な制御が立証されている。
【００１６】
また、非特許文献４に開示されるように、磁性体に電圧を印加して、磁気特性を制御する技術は、（Ｇａ，Ｍｎ）Ａｓ等の、いわゆる希薄磁性半導体等において、極低温で観測される現象として知られている。
【００１７】
さらに、非特許文献５によれば、近年、酸化物半導体でもこのような現象は確認され、かつ極低温だけの現象ではなく、例えば、ＴｉＣｏＯ２等では、４００［Ｋ］以上のキュリー温度Ｔｃを示すことが開示されている。
【００１８】
このような現象を基に、本実施形態では、従来の磁気抵抗素子に隣接して、電気的絶縁層で挟まれた電荷蓄積層を配置する。そして、この電荷蓄積層に電荷を蓄積することにより、素子への電圧印加が終了した後も、電荷蓄積層内の蓄積電荷によって素子に電位印加された状態が保持される。これにより、電荷蓄積層と隣接する磁性層を強磁性状態から常磁性状態に相転移させる。この常磁性状態では、各原子のスピンはランダムな方向を向き、自発磁化は消失し、磁性層全体として、マクロスコピック(巨視的)にはスピンが無い状態と言える。このように、電荷蓄積層と隣接する磁性層のスピンが消失した常磁性状態の場合、磁気抵抗素子の抵抗は、２つの磁性層が平行又は反平行の場合とも異なる。
【００１９】
以上のように、従来の電流直接駆動による磁化反転技術では、２つの磁性層のスピンの向きが、平行の場合と反平行の場合とで、“１”、“０”を規定する。一方、本実施形態では、２つの磁性層が平行又は反平行の場合と、それぞれの状態において一方の磁性層が常磁性状態になり、マクロ的にはスピンが消失している場合とで、“１”、“０”を規定した、チャージ・トラップ・アシスト消磁型磁気抵抗メモリを提案する。
【００２０】
尚、常磁性状態の層に磁場を印加したときも、強磁性状態の透磁率より常磁性状態の透磁率の方が小さいため、外部磁場に比例する磁化が見える程度である。これは、強磁性状態の時と比較すると非常に小さい。
【００２１】
以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２２】
［２］第１実施形態
［２−１］磁気抵抗素子の構造
図１及び図２を用いて、第１実施形態に係る磁気抵抗素子１０について説明する。
【００２３】
図１に示すように、磁気抵抗素子１０は、参照層（第１磁性層）１１、非磁性層１２、記録層（第２磁性層）１３、第１絶縁層１４、電荷蓄積層１５、第２絶縁層１６、第１配線１７、第２配線１８を有している。
【００２４】
磁気抵抗素子１０において、参照層１１、非磁性層１２、記録層１３の構成は、従来の磁気抵抗素子と同様であり、本実施形態においても抵抗変化を担う部分である。参照層１１は、磁化が膜面に垂直となる方向に固定されている。記録層１３は、磁化容易軸方向が膜面に対し垂直方向となる。非磁性層１２は、参照層１１と記録層１３との間に配置されている。尚、参照層１１は、例えば、磁気参照層、固定層、磁気固定層、固着層、ピン層、ピンド層等とも呼ばれる。記録層１３は、例えば、記憶層、自由層、フリー層等とも呼ばれる。非磁性層１２は、例えば、トンネルバリア層、トンネル接合層等とも呼ばれる。
【００２５】
さらに、磁気抵抗素子１０は、記録層１３側に、第１絶縁層１４及び第２絶縁層１６で挟まれた電荷蓄積層１５が配置されている。第１絶縁層１４は、記録層１３に接して配置され、電荷蓄積層１５は、第１絶縁層１４を挟んで記録層１３と対向している。第２絶縁層１６は、電荷蓄積層１５の第１絶縁層１４が設けられた面と反対側の面上に配置されている。本図では、第１絶縁層１４は、記録層１３に直接接して配置されているが、第１絶縁層１４と記録層１３との間に、さらに金属層や絶縁層等が介在していてもよい。
【００２６】
また、磁気抵抗素子１０の両端には、第１配線１７及び第２配線１８が配置されている。この第１配線１７及び第２配線１８は、配線に限定されず、例えば、下地層、電極、キャップ層、コンタクト、半導体層等でもよく、他の素子、回路等へ接続される。
【００２７】
尚、図１では、参照層１１及び記録層１３の磁化、いわゆるスピンの向きが、それぞれ上向き及び下向きの場合を示したが、両方共に上向きの場合、逆に下向きの場合も可能である。さらに、参照層１１及び記録層１３の磁化は、膜面に対して垂直方向に配置される膜面垂直型に限定されず、膜面に対して水平方向に配置された面内磁化型でもよい。
【００２８】
図２に示すように、本実施形態の磁気抵抗素子１０は、スピン積層の場合とスピン単層の場合の２つの状態で、“１”、“０”が規定される。ここで、スピン積層の場合とは、参照層１１及び記録層１３の磁化が平行又は反平行となっている場合を意味し、スピン単層の場合とは、電荷蓄積層１５に蓄積した電荷によって記録層１３の磁化（スピン）が消失している場合を意味する。
【００２９】
スピン積層状態の磁気抵抗素子１０では、参照層１１と記録層１３の磁化が平行の場合は低抵抗ＲＬであり、反平行の場合は高抵抗ＲＨである。これに対し、スピン単層状態の磁気抵抗素子１０では、低抵抗ＲＬより高く、高抵抗ＲＨより低い、中間抵抗ＲＭ（ＲＬ＜ＲＭ＜ＲＨ）になる。
【００３０】
このような抵抗状態を利用して、初期状態が反平行磁化の場合（Ａタイプ）は、反平行となるスピン積層の場合を高抵抗状態（“１”又は“０”）と規定し、記録層１３のスピンが消失したスピン単層の場合を低抵抗状態（“０”又は“１”）と規定する。一方、初期状態が平行磁化の場合（Ｂタイプ）は、平行となるスピン積層の場合を低抵抗状態（“０”又は“１”）と規定し、記録層１３のスピンが消失したスピン単層の場合を高抵抗状態（“１”又は“０”）と規定する。
【００３１】
以上のように、従来の磁気抵抗素子では、参照層と記録層の磁化が平行の場合（低抵抗ＲＬ）と反平行の場合（高抵抗ＲＨ）とで、“１”、“０”が規定されていたのに対し、本実施形態の磁気抵抗素子１０では、参照層１１と記録層１３の磁化が平行又は反平行であるスピン積層の場合（低抵抗ＲＬ又は高抵抗ＲＨ）とスピン単層の場合（中間抵抗ＲＭ）とで、“１”、“０”が規定される。
【００３２】
［２−２］書き込み動作
図３及び図４を用いて、磁気抵抗素子１０にデータを書き込む方法について説明する。尚、図３は、初期状態が反平行磁化配置になっているＡタイプを示し、図４は、初期状態が平行磁化配置になっているＢタイプを示す。
【００３３】
［２−２−１］Ａタイプ
図３に示すように、書き込み動作時、磁気抵抗素子１０において、Ｂ側をプラスの電位、Ａ側をマイナス（例えば、ＧＮＤ、グラウンド）の電位にセットし、磁気抵抗素子１０に電圧を印加する。印加された電圧により、Ｂ側からＡ側に電流が流れ、逆にＡ側からＢ側に電子の流れが生じる。ここで、Ａ−Ｂ間には複数の電気的絶縁体（絶縁層１４，１６）があるため、磁気抵抗素子１０に流れる電流は、複数の電気的絶縁体をトンネルする、いわゆるトンネル電流によって律速される。
【００３４】
また、印加された電圧により、第１絶縁層１４を介して電荷蓄積層１５に接する記録層１３のキュリー温度Ｔｃが変化し、かつ、磁気抵抗素子１０を流れているトンネル電流の一部が電荷蓄積層１５に蓄積される。前述のように、電荷蓄積層１５は、絶縁層１４，１６で挟まれるため、蓄積された電荷は、電荷蓄積層１５の中に保持される。ここで、電圧を印加しない状態では、電気的絶縁体は、バンド・ギャップが広く、いわゆるポテンシャル・バリアが高いため、電荷蓄積層１５に蓄積された電荷は、外に出ることができない。一方、電圧を印加した状態では、ポテンシャル・バリアの形状が変化し、見かけ上のポテンシャル・バリアが小さくなり、いわゆるＦＮ電流によって、電荷蓄積層１５に電荷が注入される。
【００３５】
そして、磁気抵抗素子１０への電圧印加が終了した後も、電荷蓄積層１５内の蓄積電荷により、磁気抵抗素子１０に電位を印加した状態が保持される。つまり、記録層１３のキュリー温度Ｔｃが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、スピン単層状態となる。
【００３６】
このように、本実施形態では、電荷蓄積層１５に電荷を蓄積しない状態のキュリー温度Ｔｃをデバイス動作温度以上に、電荷蓄積層１５に電荷を蓄積した状態のキュリー温度Ｔｃをデバイス動作温度以下に設定することにより、記録層１３の磁性状態を変化させ、磁化がある状態とない状態とを可逆的に転移させ、情報の記録を行うことができる。
【００３７】
尚、非特許文献３に開示されているように、磁性層に電圧を印加することにより、キュリー温度Ｔｃが変化する現象は、電圧を印加することにより磁性体内の電子分布が変化することによって引き起こされている。
【００３８】
［２−２−２］Ｂタイプ
図４に示すように、書き込み動作時、磁気抵抗素子１０において、Ｂ側をマイナス（例えば、ＧＮＤ、グラウンド）の電位、Ａ側をプラスの電位にセットし、磁気抵抗素子１０に電圧を印加する。印加された電圧により、Ａ側からＢ側に電流が流れ、逆にＢ側からＡ側に電子の流れが生じる。また、印加された電圧により、第１絶縁層１４を介して電荷蓄積層１５に接する記録層１３のキュリー温度Ｔｃが変化し、かつ、磁気抵抗素子１０を流れているトンネル電流の一部が電荷蓄積層１５に蓄積される。
【００３９】
そして、磁気抵抗素子１０への電圧印加が終了した後も、電荷蓄積層１５内の蓄積電荷により、磁気抵抗素子１０に電位を印加した状態が保持される。つまり、記録層１３のキュリー温度Ｔｃが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、スピン単層状態となる。
【００４０】
［２−３］消去動作
図３乃至図５を用いて、磁気抵抗素子１０に記録されたデータを消去する方法について説明する。
【００４１】
［２−３−１］Ａタイプ
図３に示すように、消去動作時は、書き込み動作時とは逆に、Ａ側をプラスの電位、Ｂ側をマイナス（例えば、ＧＮＤ、グラウンド）の電位にセットし、磁気抵抗素子１０に電圧を印加する。これにより、電荷蓄積層１５の電荷は、前述の印加電圧によるポテンシャル・バリアの変化により、隣接する絶縁層１４を通して放出される。電荷蓄積層１５の電荷が放出されると、記録層１３のキュリー温度Ｔｃがデバイス動作温度以上になり、強磁性状態に戻る。
【００４２】
このような消去時における磁気抵抗素子１０の抵抗変化について、図５を用いて説明する。図５に示すように、書き込み動作時は、電流をプラス方向に流すことで、電荷蓄積層１５に電荷が注入され、記録層１３が強磁性状態から常磁性状態に変化することで、磁気抵抗素子１０の抵抗が低下する。一方、消去動作時は、電流をマイナス方向に流すことで、電荷蓄積層１５に蓄積された電荷が引き抜かれ、記録層１３が常磁性状態から強磁性状態に変化することで、磁気抵抗素子１０の抵抗が増加する。
【００４３】
［２−３−２］Ｂタイプ
図４に示すように、消去動作時は、書き込み動作時とは逆に、Ａ側をマイナス（例えば、ＧＮＤ、グラウンド）の電位、Ｂ側をプラスの電位にセットし、磁気抵抗素子１０に電圧を印加する。これにより、電荷蓄積層１５の電荷は、前述の印加電圧によるポテンシャル・バリアの変化により、隣接する絶縁層１６を通して放出される。電荷蓄積層１５の電荷が放出されると、記録層１３のキュリー温度Ｔｃがデバイス動作温度以上になり、強磁性状態に戻る。
【００４４】
［２−３−３］消去動作後の磁化配置
上述するように、本実施形態の消去動作では、電荷蓄積層１５に蓄積された電荷を放出させるための動作について説明した。この動作により、記録層１３は、常磁性状態から強磁性状態に戻る。但し、記録層１３の磁化方向が初期状態の磁化配置に戻るか否かについては、スピン注入磁化反転技術に基づいた消去動作時に流す電子流方向に依存する。
【００４５】
ここで、スピン注入磁化反転技術を用いた書き込み動作では、磁気抵抗素子の膜面垂直方向にスピン偏極電子を流し、記録層１１の磁化方向を変化させて情報を書き込んでいる。ここで、スピン偏極電子は、スピン偏極電流と逆向きに流れる。
【００４６】
具体的には、スピン偏極電流を記録層１１から固定層１２へ流すと、スピン偏極電子は固定層１２から記録層１１へ注入され、固定層１２の磁化方向と記録層１１の磁化方向が平行配列となる。一方、スピン偏極電流を固定層１２から記録層１１へ流すと、スピン偏極電子は記録層１１から固定層１２へ流れ、固定層１２と平行なスピンを持つ電子は透過し、反平行のスピンを持つ電子が反射され、結果として、記録層１１の磁化方向と固定層１２の磁化方向が反平行配列となる。
【００４７】
このようなスピン注入磁化反転技術によれば、図３に示すように、反平行配列に戻す場合は、消去動作時に電子をＢ側からＡ側に流せばよく、図４に示すように、平行配列に戻す場合は、消去動作時に電子をＡ側からＢ側に流せばよい。
【００４８】
つまり、消去動作時に、反平行（Ａタイプ）の場合は、図３に示すように、電子をＢ側からＡ側に流すことで、電荷蓄積層１５の電荷を放出させるとともに、記録層１３の磁化方向をもとの反平行状態にリセットさせることができる。同様に、平行（Ｂタイプ）の場合は、図４に示すように、電子をＡ側からＢ側に流すことで、電荷蓄積層１５の電荷を放出させるとともに、記録層１３の磁化方向をもとの平行状態にリセットさせることができる。
【００４９】
尚、ここでは、記録層１３の磁性リセットについて述べたが、記録層１３のスピンの向きを制御する方法は他にもいくつかある。ここでは、最も単純で低電流かつ、動作が簡単な方法を示しており、参照層１１から発生している磁場により、スピンの向きを揃える方法である。いわゆる、着磁と同様で、記録層１３の保持力Ｈｃ以上の磁場を膜の面内方向に垂直な方向に印加することによって、記録層１３の磁化の向きを揃えることができる。磁化の向きは、記録層１３の位置における参照層１１から発生している磁場の向きに依存する。例えば、図４に示すように、参照層１１が上向きに磁化された膜のみで構成される場合は、記録層１３も上向きに磁化される。
【００５０】
［２−４］磁性リセット動作
上記［２−３−３］で述べたように、消去動作時において、磁気抵抗素子１０のＡ−Ｂ間に電流を所定の方向に流すことで、電荷蓄積層１５の電荷放出と記録層１３の磁性リセットとを同時に行なうことができる。しかし、電荷蓄積層１５の電荷放出と記録層１３の磁性リセットとを別工程で行うことも可能である。
【００５１】
例えば、図６に示すように、初期状態が反平行磁化配置（Ａタイプ）の場合、書き込み動作時は、ＢからＡの方向に電子を流し、電荷蓄積層１５に電荷を蓄積させたとする。この場合、消去動作時は、電荷を放出させるために、ＡからＢの方向に電子を流す。その後、磁性リセット時は、記録層１３の磁化をもとの磁化状態に揃えるために、ＢからＡの方向に電子を流す。
【００５２】
このように、電荷蓄積層１５の電荷放出のために、第１方向に電流を流し、その後、記録層１３の磁性リセットのために、第２方向（第１方向と反対方向）に電流を流してもよい。
【００５３】
［２−５］読み出し動作
図７を用いて、磁気抵抗素子１０に記録されたデータを読み出す方法について説明する。
【００５４】
本実施形態の読み出し動作では、磁気抵抗素子１０の膜面に対して垂直方向に電流を流す。電流を流す方向は、配線１７から配線１８に向かって流してもよいし、配線１８から配線１７に向かって流してもよい。そして、読み出し方法はいくつか考えられるが、ここでは、最も簡単な磁気抵抗素子１０の抵抗変化を比較することによって行う。
【００５５】
図７（ａ）に示すように、参照層１１及び記録層１３のスピンの向きが反対である反平行状態の場合、磁気抵抗素子１０は高抵抗となる。一方、電荷蓄積層１５に電荷が溜まった場合には、記録層１３が常磁性状態になり、マクロには磁化がほとんどない状態となる。この場合は、ミクロに見ると、スピンがランダムな方向を向き、上向きスピンと下向きスピンがほぼ半々の状態となる。そのため、スピンの向きが反対である反平行状態（高抵抗状態）とスピンの向きが同じである平行状態（低抵抗状態）の中間の抵抗を示す。従って、電荷蓄積層１５に電荷が溜まった状態では、電荷を蓄積していない状態より抵抗が低下するので、このスピン単層の場合は低抵抗となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
【００５６】
同様に、図７（ｂ）に示すように、参照層１１及び記録層１３のスピンの向きが同じである平行状態の場合、磁気抵抗素子１０は低抵抗となる。一方、電荷蓄積層１５に電荷が溜まった場合には、記録層１３が常磁性状態になり、反平行状態（高抵抗状態）と平行状態（低抵抗状態）の中間の抵抗を示す。従って、電荷蓄積層１５に電荷が溜まった状態では、電荷を蓄積していない状態より抵抗が上がるので、このスピン単層の場合は高抵抗となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
【００５７】
尚、読み出し時に磁気抵抗素子１０に印加する電圧は、書き込み／消去の場合と比較すると小さいものの、長時間連続で同じビットを読み出し続けると、読み出し時にも電荷蓄積層１５に電荷が蓄積される誤書き込み、いわゆるリード・ディスターブが起こる可能性がある。このため、読み出し時に印加する電圧と時間は調整することが望ましい。
【００５８】
［２−６］材料例
本実施形態の磁気抵抗素子１０を実現するための材料例について以下に説明する。尚、以下に開示する磁性層や非磁性等の組成については、一例や物質群を示している。これらを用いて設計される素子やデバイスでは、構造、特性によって最適な組成があるので、例えば化合物名を代表して示すために化学量論組成のみ示した場合もあるが、それらのみに限定されるものではない。
【００５９】
［２−６−１］参照層１１及び記録層１３
参照層１１及び記録層１３は、例えば、Ｆｅ（鉄），Ｃｏ（コバルト），Ｎｉ（ニッケル），Ｍｎ（マンガン），Ｃｒ（クロム）のグループから選択される１つ以上の元素を含む磁性金属により構成する。
【００６０】
記録層１３については、Ｆｅ，Ｃｏ，Ｎｉ，Ｍｎ，Ｃｒのグループから選択される１つ以上の元素と、Ｐｔ（白金），Ｐｄ（パラジウム），Ｉｒ（イリジウム），Ｒｕ（ルテニウム），Ｒｈ（ロジウム）のグループから選択される１つ以上の元素との組み合わせによる合金にしてもよい。これにより、記録層１３の異方性磁界Ｈａｎの値が大きくなり、記録層１３の飽和磁化Ｍｓの値を６００ｅｍｕ／ｃｃ以上に設定し易くなる。記録層１３の異方性磁界Ｈａｎの値については、記録層１３を構成する磁性材料の組成や、熱処理による結晶規則性等によっても調整できる。
【００６１】
参照層１１及び記録層１３は、Ｃｏ，Ｃｒ，Ｃｕ，Ｆｅ，Ｇｄ，Ｉｒ，Ｍｎ，Ｎｉ，Ｐｄ，Ｐｔ，Ｒｕ，Ｒｈ，Ｔｂのいずれか１つ以上を含む合金、又は、これらの積層膜で構成されてもよい。
【００６２】
参照層１１及び記録層１３は、例えば、ＴｂＦｅＣｏ系，ＧｄＦｅＣｏ系等の希土類−遷移金属のアモルファス合金や、ＣｏＦｅ系，ＦｅＰｔ系合金や、Ｃｏ／Ｐｔ，Ｆｅ／Ｐｔの積層構造等により構成してもよい。
【００６３】
参照層１１及び記録層１３を構成する磁性材料は、連続的な磁性体、又は、非磁性体内に磁性体からなる微粒子がマトリクス状に析出した複合構造とすることができる。特に、微粒子を含む複合構造は、素子の微細化に適しているため、高密度化に好ましい。磁性微粒子の形状は、例えば、円柱形や球形である。
【００６４】
複合構造に関し、非磁性体を、Ａｌ２Ｏ３−ｘ，ＭｇＯ１−ｘ，ＳｉＯ２−ｘ、ＺｎＯｘ、ＴｉＯy（０＜ｘ＜１、０＜ｙ≦２）等の酸化物系の高抵抗材料とする場合には、非磁性材料が非磁性層１２と同じ材料を用いると、微粒子の結晶制御及び磁気異方性制御が容易となる。
【００６５】
尚、第１実施形態では、例えば、参照層１１としてＴｂＦｅＣｏの多層膜を用い、記録層１３としてＣｏ／Ｐｔの積層膜を用いた。
【００６６】
［２−６−２］非磁性層１２
非磁性層１２として、低抵抗材料と高抵抗材料の２通りについて説明する。
【００６７】
非磁性層１２には、読み出し時にＴＭＲ（tunnel magnetoresistive）効果により大きな再生信号出力を得るためのトンネルバリア層としての絶縁材料を用いることができる。具体的には、Ａｌ（アルミニウム），Ｔｉ（チタン），Ｚｎ（亜鉛）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル），Ｃｏ（コバルト），Ｎｉ（ニッケル），Ｓｉ（シリコン），Ｍｇ（マグネシウム），Ｆｅ（鉄）のグループから選択される少なくとも１つの元素を含む酸化物、窒化物又は弗化物により、非磁性層１２を構成することができる。例えば、非磁性層１２は、電気的絶縁体であって、酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯ２）、酸化コバルト（ＣｏＯ）、酸化鉄（Ｆｅ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化ニッケル（ＮｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化亜鉛（ＺｎＯ）のいずれか１つ以上を含んで構成される。
【００６８】
特に、非磁性層１２は、Ａｌ２Ｏ３−ｘ（アルミナ），ＭｇＯ１−ｘ（酸化マグネシウム），ＳｉＯ２−ｘ，Ｓｉ−Ｏ−Ｎ，Ｔａ−Ｏ，Ａｌ−Ｚｒ−Ｏ，ＺｎＯｘ、ＴｉＯy等の大きなエネルギーギャップを有する、材料又は半導体（ＧａＡｌＡｓ等）から構成するのが好ましい。
【００６９】
また、非磁性層１２に関しては、絶縁体に設けられたピンホール内に磁性材料が挿入されたナノコンタクトＭＲ（magnetoresistive）材料や、絶縁体に設けられたピンホール内にＣｕが挿入されたＣＰＰ（current-perpendicular-to-plane）−ＣＰＰ−ＭＲ材料等から構成することにより、大きな再生信号出力を得ることができる。
【００７０】
非磁性層１２がトンネルバリア層の場合、その厚さは、０．２ｎｍ〜２．０ｎｍの範囲内の値とするのが、大きな再生信号出力を得るに当たって好ましい。同様に、非磁性層１２がナノコンタクトＭＲ材料の場合、その厚さは、０．４ｎｍ〜４０ｎｍの範囲内の値とするのが、大きな再生信号出力を得るに当たって好ましい。
【００７１】
尚、第１実施形態では、例えば、非磁性層１２として、厚さ２ｎｍのＭｇＯ結晶を用いた。
【００７２】
［２−６−３］絶縁層１４，１６
第１及び第２絶縁層１４，１６には、酸化珪素（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化珪素（ＳｉＯ２）と窒化珪素（Ｓｉ３Ｎ４）との積層膜、又は酸化珪素（ＳｉＯ２）と窒化珪素（Ｓｉ３Ｎ４）と酸化アルミニウム（Ａｌ２Ｏ３）との積層膜等で構成される。
【００７３】
最も単純な構成は、第１及び第２絶縁層１４，１６の両方に、同じ材料、例えば酸化珪素（ＳｉＯ２）を用いる場合である。この場合、第１及び第２絶縁層１４，１６は、膜厚差を設けることが望ましい。例えば、図３のように、第１磁性層１４を通過して電荷を蓄積及び消去する場合、第２絶縁層１６の膜厚は、第１絶縁層１４の膜厚より厚くするとよい。一方、図４のように、第２磁性層１６を通過して電荷を蓄積及び消去する場合、第１絶縁層１４の膜厚は、第２絶縁層１６の膜厚より厚くするとよい。これにより、書き込み動作時には、電荷蓄積層１５での電荷の捕獲効率を向上でき、消去動作時には、配線１７又は１８から供給された電子が電荷蓄積層１５に捕獲されてしまうことを抑制できるため、電荷蓄積層１５から電荷を引き抜く効率を向上できる。
【００７４】
このような効果は、第１及び第２絶縁層１４，１６の膜厚差を調整するだけでなく、材料を選ぶことで得ることもできる。例えば、第１絶縁層１４として酸化珪素（ＳｉＯ２）を用い、第２絶縁層１６として酸化アルミニウム（Ａｌ２Ｏ３）を用いてもよい。第１及び２絶縁層１４，１６の両方に、酸化珪素（ＳｉＯ２）と窒化珪素（Ｓｉ３Ｎ４）との積層膜を用い、その膜厚比を変えてもよい。例えば、第１絶縁層１４の膜厚は、５ｎｍ以上、１０ｎｍ以下が望ましい。第２絶縁層１６の膜厚は、５ｎｍ以上、３５ｎｍ以下が望ましい。さらに、第１及び第２絶縁層１４，１６の等価膜厚比は、１．１以上、１．５以下が望ましい。これにより、書き込み動作時の電荷蓄積層１５での電荷の捕獲効率等をさらに向上することもできる。
【００７５】
尚、第１実施形態のＡタイプでは、第１絶縁層１４として、厚さ１０ｎｍの酸化珪素（ＳｉＯ２）を用い、第２絶縁層１６として、厚さ３０ｎｍの酸化アルミニウム（Ａｌ２Ｏ３）を用いた。
【００７６】
［２−６−４］電荷蓄積層１５
電荷蓄積層１５には、窒化珪素（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）等のいわゆるトラップ準位を持つ材料系や、フローティング・ゲートと同様な構造でもあるのでＳｉ等のトラップ準位を有しない半導体、導電体を用いることができる。電荷蓄積層１５の膜厚は、１ｎｍ以上、１０ｎｍ以下が望ましい。
【００７７】
尚、第１実施形態では、電荷蓄積層１５として、例えば、厚さ１０ｎｍの窒化珪素（Ｓｉ３Ｎ４）を用いた。
【００７８】
［２−７］製造方法
本実施形態の磁気抵抗素子１０のサンプルは、例えば、次の手順により製造する。尚、素子のサイズは、以下に述べる積層膜の面内方向で、２５０ｎｍ×２５０ｎｍである。
【００７９】
まず、ウェハ上に第１配線１７を形成する。その後、そのウェハを超高真空スパッタ装置内に配置し、第１配線１７上に、参照層１１、非磁性層１２、記録層１３を順次堆積させる。第１配線１７上には、例えば、ＦｅＰｔ配向膜、Ａｕ（００１）又はＰｔ（００１）などのバッファ層を用いることができる。ＴｂＦｅＣｏ系合金からなる参照層１１は、例えば、基板加熱されたバッファ層上に成長させることができる。その後、基板温度を室温まで下げて、非磁性層１２としてＭｇＯ膜を形成する。参照層１１と非磁性層１２、非磁性層１２と記録層１３の間には、ＣｏＦｅＢ等のバッファ層もしくは界面層を用いることができる。そして、記録層１３を形成する合金材料を基板温度３５０℃から７００℃の範囲で成長させて、所望のＭｓ及びＨａｎをもつ記録層１３を得る。記録層１３のＨａｎは、この例のように合金の成長温度を変化させることにより変化させることができるが、ポストアニールの温度によって変化させることもできる。
【００８０】
次に、記録層１３上に、第１絶縁層１４、電荷蓄積層１５、第２絶縁層１６、第２配線１８を順次堆積させる。
【００８１】
次に、マスクを用いて素子部を覆い、イオンミリング装置を用いて、マスクにより被覆されない領域に存在する、第２配線１８、第２絶縁層１６、電荷蓄積層１５、第１絶縁層１４、記録層１３、非磁性層１２、参照層１１、第１配線１７をエッチングする。ここで、エッチング量については、スパッタされた粒子を差動排気による四重極分析器に導入して質量分析を行うことで正確に把握できる。このエッチングにより、磁気抵抗素子１０が完成する。
【００８２】
その後、マスクを剥離し、さらに、磁気抵抗素子１０を完全に覆うＳｉＯ２を形成する。第２配線１８の上面まで、ＣＭＰ（化学機械研磨）により削った後、第２配線１８につながる配線層を形成し、これをパターンニング、さらに電極を形成、パッシベーションのため、ＳｉＯ２で素子を覆い、上下の電極を露出させる。
【００８３】
このようなサンプルに対して、磁気抵抗素子１０の積層方向に電圧、電流を印加して電荷蓄積層１５へ電荷を蓄積する前後における抵抗を測定した。その結果、電荷蓄積層１５に電荷を蓄積する前後の素子の各抵抗は、３ｅ１１［Ω］、２．５ｅ１１［Ω］であった。書き込み時の電流密度は０．３［Ａ／ｃｍ２］であり、非常に低電流により書き込みが可能である上に、消去動作時も電荷蓄積層１５からの電荷を引き抜くことができた。従来の磁気抵抗素子では、反転電流が１ｅ５［Ａ／ｃｍ２］以上であることと比較すると、本実施形態は、大幅に電流を削減できることが分かる。尚、図５に、このときの印加電流と抵抗の関係を例示する。
【００８４】
［２−８］メモリセルの構造
図８乃至図１０を用いて、本実施形態の磁気抵抗素子１０を含むメモリセルＭＣの構造について説明する。ここで、図８は、図３に示すＡタイプ（反平行磁化配置）の磁気抵抗素子１０のメモリセルＭＣを示し、図９及び図１０は、図４に示すＢタイプ（平行磁化配置）の磁気抵抗素子１０のメモリセルＭＣを示している。但し、Ａタイプの磁気抵抗素子１０を図９及び図１０のメモリセルＭＣに適用することも可能であるし、Ｂタイプの磁気抵抗素子１０を図８のメモリセルＭＣに適用することも可能である。
【００８５】
図８に示すメモリセルＭＣでは、半導体基板１上にゲート電極２が形成され、このゲート電極２の両側にソース／ドレイン拡散層３ａ，３ｂが形成される。一方のソース／ドレイン拡散層３ａには、コンタクトを介して配線４が接続され、他方のソース／ドレイン拡散層３ｂには、コンタクトを介して磁気抵抗素子１０が接続され、さらにコンタクトを介して配線５が接続されている。
【００８６】
図９（ａ）に示すメモリセルＭＣにおいて、図８のメモリセルＭＣと異なる点は、磁気抵抗素子１０の上下が反対になっている点である。つまり、図８の場合、電荷蓄積層１５が記録層１３より上側に配置されたのに対し、図９（ａ）の場合、電荷蓄積層１５が記録層１３より下側に配置されている。
【００８７】
ここで、ＡタイプとＢタイプにおいて、磁気抵抗素子１０の上下を反対にする利点は、以下の通りである。図８のＡタイプ及び図９（ａ）のＢタイプの両方とも、書き込み動作時に、電子は半導体基板１側から磁気抵抗素子１０に向かって流れるようにする。つまり、書き込み動作時、半導体基板１側から磁気抵抗素子１０の電荷蓄積層１５に電子を流し込むことで、半導体基板１で発生させた豊富なキャリアを用いることができる。
【００８８】
図９（ｂ）に示すメモリセルＭＣにおいて、図９（ａ）のメモリセルＭＣと異なる点は、磁気抵抗素子１０を半導体基板１上に直接形成している点である。図９（ｂ）の場合、絶縁層１６が半導体基板１に直接接するように磁気抵抗素子１０を配置し、磁気抵抗素子１０の両側の半導体基板１に拡散層３ｂ，３ｃが形成されている。尚、半導体基板１と絶縁層１６との間に配線１８等が形成されてもよい。
【００８９】
図１０に示すメモリセルＭＣは、ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングのような構成をし、磁気抵抗素子１０の高集積化を図っている。つまり、複数の磁気抵抗素子１０を半導体基板１上に配置し、この複数の磁気抵抗素子１０の両側にトランジスタＴｒを配置する。複数の磁気抵抗素子１０のそれぞれは、コンタクトを介して配線５で接続されている。
【００９０】
［２−９］効果
上記第１実施形態によれば、記録層１３に隣接して、絶縁層１４，１６に挟まれた電荷蓄積層１５を配置している。そして、書き込み及び消去動作時に、磁気抵抗素子１０に電流又は電圧を印加することにより、電荷蓄積層１５に電荷を蓄積又は放出させる。そして、磁気抵抗素子１０への電流又は電圧印加が終了した後も、電荷蓄積層１５内の蓄積された電荷又は放出された電荷によって、磁気抵抗素子１０に電位印加された状態が保持される。これにより、記録層１３を強磁性状態から常磁性状態又は常磁性状態から強磁性状態に相転移させ、磁気抵抗素子１０の抵抗を変化させる。
【００９１】
このように、本実施形態では、電荷蓄積層１５への電荷の蓄積又は電荷蓄積層１５からの電荷の放出を利用して、磁気抵抗素子１０への電流又は電圧印加が終了した後も、記録層１３の磁化状態を変化させることができる。このため、本実施形態では、書き込み及び消去時の電流を低減することができる。このため、電流通過熱による誤書き込みの発生及び書き込み速度の劣化を抑制することができ、低消費電力化を図ることができる。また、書き込み及び消去時の電流を大幅に低減できるので、メモリセル周辺等のトランジスタの電流駆動能力も小さいものが用いることができ、回路面積の削減が可能となり、従来よりも磁気メモリを小さくすることができる。
【００９２】
［３］第２実施形態
上記第１実施形態では、読み出し時に、書き込み時と同様に、電荷蓄積層１５に電流が流れる。これに対し、第２実施形態では、読み出し時と書き込み時で異なる電流経路を用い、読み出し時に電荷蓄積層１５中の電荷の変動を抑制する。
【００９３】
［３−１］磁気抵抗素子の構造
図１１を用いて、第２実施形態に係る磁気抵抗素子１０について説明する。
【００９４】
図１１（ａ）及び（ｂ）に示すように、第２実施形態の磁気抵抗素子１０は、円筒型となっている。絶縁層１４、記録層１３、非磁性層１２、参照層１１、絶縁層１９、配線１７は、円筒型の電荷蓄積層１５の側面を囲むように順に形成されている。電荷蓄積層１５の底面及び上面には、絶縁層２０，２１を介してコンタクト２２，２３が形成されている。
【００９５】
記録層１３の膜面に水平な方向（Ｚ方向）の長さは、電荷蓄積層１５のＺ方向の長さよりも長く、記録層１３と電荷蓄積層１５とが対向しない領域、つまり、隙間２５ａ，２５ｂが形成されている。この隙間２５ａ，２５ｂにより、コンタクト２２，２３と記録層１３との間に電流が流れるようになっている。尚、隙間２５ａ，２５ｂは、電荷蓄積層１５の底面及び上面の両方に形成されているが、どちらか一方だけに形成することも可能である。
【００９６】
絶縁層２０，２１の膜厚は、絶縁層１４の膜厚と同じでも異なってもよい。絶縁層１４の膜厚は、書き込み時に電荷を蓄積し易い厚みが望ましい。絶縁層２０，２１の膜厚は、消去時に電荷を放出し易い厚みが望ましい。絶縁層２０，２１の膜厚は、互いに同じでも異なってもよい。書き込み時に、電荷蓄積層１５の上面側のみから電荷を入れる場合は、絶縁層２１の膜厚を絶縁層２０の膜厚より薄くすることが望ましい。一方、書き込み時に、電荷蓄積層１５の底面側のみから電荷を入れる場合は、絶縁層２０の膜厚を絶縁層２１の膜厚より薄くすることが望ましい。
【００９７】
尚、コンタクト２２，２３は、配線、電極、導電層等でもよい。
【００９８】
［３−２］書き込み動作
図１２（ａ）を用いて、磁気抵抗素子１０にデータを書き込む方法について説明する。
【００９９】
図１２（ａ）に示すように、書き込み動作時、磁気抵抗素子１０において、例えば、Ａ，Ｃ，Ｄ側を０Ｖ、Ｂ側を１０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。印加された電圧により、Ｂ側からＡ側に電流が流れ、逆にＡ側からＢ側に電子の流れが生じる。また、印加された電圧により、絶縁層１４を介して電荷蓄積層１５に接する記録層１３のキュリー温度Ｔｃが変化し、かつ、磁気抵抗素子１０を流れているトンネル電流の一部が電荷蓄積層１５に蓄積される。
【０１００】
そして、磁気抵抗素子１０への電圧印加が終了した後も、電荷蓄積層１５内の蓄積電荷により、磁気抵抗素子１０に電位を印加した状態が保持される。つまり、記録層１３のキュリー温度Ｔｃが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、記録層１３のスピンが消失する。これにより、磁気抵抗素子１０は、スピン単層状態となる。
【０１０１】
［３−３］読み出し動作
図１２（ｂ）を用いて、磁気抵抗素子１０に記録されたデータを読み出す方法について説明する。
【０１０２】
図１２（ｂ）に示すように、例えば、Ａ，Ｂ側を０Ｖ、Ｃ，Ｄ側を１０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ａ側からＣ，Ｄ側に隙間２５ａを通って電子が流れ、Ｂ側からＣ，Ｄ側に隙間２５ｂを通って電子が流れる。つまり、読み出し時、電荷蓄積層１５には電流は流れない。
【０１０３】
このような読み出し動作では、参照層１１及び記録層１３のスピンの向きが同じである平行状態の場合は、低抵抗状態となる。一方、電荷蓄積層１５に電荷が溜まり、記録層１３のスピンが消失し、スピン単層になっている場合は、高抵抗状態となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
【０１０４】
尚、読み出し時、電流を流す方向は反対でもよい。つまり、Ｃ，Ｄ側からＡ側に隙間２５ａを通って電子を流し、Ｃ，Ｄ側からＢ側に隙間２５ｂを通って電子を流してもよい。
【０１０５】
［３−４］消去動作
図１３を用いて、磁気抵抗素子１０に記録されたデータを消去する方法について説明する。
【０１０６】
図１３（ａ）に示すように、消去例１の場合、例えば、Ａ，Ｂ側を２０Ｖ、Ｃ，Ｄ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、電荷蓄積層１５の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層１５に隣接する絶縁層２０，２１を通って放出される。
【０１０７】
図１３（ｂ）に示すように、消去例２の場合、例えば、Ａ側を２０Ｖ、Ｂ，Ｃ，Ｄ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、電荷蓄積層１５の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層１５に隣接する絶縁層２０を通って放出される。
【０１０８】
このように、電荷蓄積層１５の電荷が放出されると、記録層１３のキュリー温度Ｔｃがデバイス動作温度以上になり、強磁性状態に戻る。
【０１０９】
［３−５］磁性リセット動作
図１４を用いて、磁気抵抗素子１０の記録層１３の磁化方向をリセットする方法について説明する。
【０１１０】
図１４（ａ）に示すように、磁性リセット時に平行磁化配置にする場合、例えば、Ａ，Ｂ側を２０Ｖ、Ｃ，Ｄ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ｃ，Ｄ側からＡ側に隙間２５ａを通って電子が流れ、Ｃ，Ｄ側からＢ側に隙間２５ｂを通って電子が流れる。これにより、記録層１３の磁化方向が参照層１１の磁化方向に揃えられ、記録層１３及び参照層１１の磁化が平行配列になる。
【０１１１】
図１４（ｂ）に示すように、磁性リセット時に反平行磁化配置にする場合、例えば、Ａ，Ｂ側を０Ｖ、Ｃ，Ｄ側を２０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ａ側からＣ，Ｄ側に隙間２５ａを通って電子が流れ、Ｂ側からＣ，Ｄ側に隙間２５ｂを通って電子が流れる。これにより、記録層１３の磁化が参照層１１の磁化と反対方向に向けられ、記録層１３及び参照層１１の磁化が反平行配列になる。
【０１１２】
尚、上述した消去例２のように、消去動作時にＡ−Ｂ間に電流が一方向で流れる場合、その電流により発生した磁場印加により、記録層１３の磁化を一方向に揃えることも可能である。この場合は、磁性リセット動作は省略してもよい。
【０１１３】
［３−６］メモリセルの構造
図１５を用いて、本実施形態の磁気抵抗素子１０を含むメモリセルＭＣの構造について説明する。
【０１１４】
図１５に示すように、半導体基板１上にゲート電極２が形成され、このゲート電極２の両側にソース／ドレイン拡散層３ａ，３ｂが形成される。一方のソース／ドレイン拡散層３ａには、コンタクトを介して配線４が接続され、他方のソース／ドレイン拡散層３ｂには、コンタクト２２を介して磁気抵抗素子１０が接続され、さらにコンタクト２３を介して配線５が接続されている。また、配線１７には、配線６が接続されている。
【０１１５】
［３−７］効果
上記第２実施形態によれば、上記第１実施形態と同様の効果を得ることができる。
【０１１６】
さらに、第２実施形態では、読み出し時に、電流を電荷蓄積層１５に流れないように、書き込み時と異なる方向に流す。これにより、読み出し動作中に電荷蓄積層１５の電荷量が変化することを防止できる。さらに、電荷蓄積層１５を分離する絶縁層１４，２０，２１にストレスがかかることを抑制でき、電荷蓄積層１５の電荷保持力を向上することができる。
【０１１７】
［４］第３実施形態
第３実施形態は、上記第２実施形態と同様、読み出し時と書き込み時の電流を異なる方向に流すために、電荷蓄積層１５を半導体基板１内に埋め込んだ例である。
【０１１８】
［４−１］磁気抵抗素子の構造
図１６を用いて、第３実施形態に係る磁気抵抗素子１０について説明する。
【０１１９】
図１６に示すように、第３実施形態の磁気抵抗素子１０は、半導体基板１内に溝９を形成し、この溝９内に絶縁層２４を介して電荷蓄積層１５が埋め込まれている。半導体基板１及び電荷蓄積層１５上には、絶縁層１４、記録層１３、非磁性層１２、参照層１１、絶縁層１９、配線１７が順に積層されている。この絶縁層１４、記録層１３、非磁性層１２、参照層１１、絶縁層１９及び配線１７からなる積層部は、電荷蓄積層１５より大きく形成されている。記録層１３の膜面に対して水平な方向の長さは、電荷蓄積層１５の長さより長く、積層部の下端部には、記録層１３と電荷蓄積層１５とが対向しない隙間２５ａ，２５ｂが形成されている。
【０１２０】
［４−２］書き込み動作
図１７（ａ）を用いて、磁気抵抗素子１０にデータを書き込む方法について説明する。
【０１２１】
図１７（ａ）に示すように、書き込み動作時、磁気抵抗素子１０において、例えば、Ａ，Ｃ側を０Ｖ、Ｂ側を１０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。印加された電圧により、Ｂ側からＡ側に電流が流れ、逆にＡ側からＢ側に電子の流れが生じる。また、印加された電圧により、第１絶縁層１４を介して電荷蓄積層１５に接する記録層１３のキュリー温度Ｔｃが変化し、かつ、磁気抵抗素子１０を流れているトンネル電流の一部が電荷蓄積層１５に蓄積される。
【０１２２】
そして、磁気抵抗素子１０への電圧印加が終了した後も、電荷蓄積層１５内の蓄積電荷により、磁気抵抗素子１０に電位を印加した状態が保持される。つまり、記録層１３のキュリー温度Ｔｃが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、記録層１３のスピンが消失する。これにより、磁気抵抗素子１０は、スピン単層状態となる。
【０１２３】
［４−３］読み出し動作
図１７（ｂ）を用いて、磁気抵抗素子１０に記録されたデータを読み出す方法について説明する。
【０１２４】
図１７（ｂ）に示すように、例えば、Ａ，Ｂ側を０Ｖ、Ｃ側を１０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ａ，Ｂ側からＣ側に隙間２５ａ，２５ｂを通って電子が流れる。つまり、読み出し時、電荷蓄積層１５には電流は流れない。
【０１２５】
このような読み出し動作では、参照層１１及び記録層１３のスピンの向きが同じである平行状態の場合は、低抵抗状態となる。一方、電荷蓄積層１５に電荷が溜まり、記録層１３のスピンが消失し、スピン単層になっている場合は、高抵抗状態となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
【０１２６】
尚、読み出し時、電流を流す方向は反対でもよい。つまり、Ｃ側からＡ，Ｂ側に隙間２５ａ，２５ｂを通って電子を流してもよい。
【０１２７】
［４−４］消去動作
図１８を用いて、磁気抵抗素子１０に記録されたデータを消去する方法について説明する。
【０１２８】
図１８（ａ）に示すように、消去例１の場合、例えば、Ａ，Ｂ側を２０Ｖ、Ｃ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、電荷蓄積層１５の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層１５に隣接する絶縁層２４を通って放出される。
【０１２９】
図１８（ｂ）に示すように、消去例２の場合、例えば、Ａ側を２０Ｖ、Ｂ，Ｃ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、電荷蓄積層１５の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層１５に隣接する絶縁層２４を通って放出される。
【０１３０】
このように、電荷蓄積層１５の電荷が放出されると、記録層１３のキュリー温度Ｔｃがデバイス動作温度以上になり、強磁性状態に戻る。
【０１３１】
［４−５］磁性リセット動作
図１９を用いて、磁気抵抗素子１０の記録層１３の磁化方向をリセットする方法について説明する。
【０１３２】
図１９（ａ）に示すように、磁性リセット時に平行磁化配置にする場合、例えば、Ａ，Ｂ側を２０Ｖ、Ｃ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ｃ側からＡ，Ｂ側に隙間２５ａ，２５ｂを通って電子が流れる。これにより、記録層１３の磁化方向が揃えられ、記録層１３及び参照層１１の磁化が平行配列になる。
【０１３３】
図１９（ｂ）に示すように、磁性リセット時に反平行磁化配置にする場合、例えば、Ａ，Ｂ側を０Ｖ、Ｃ側を２０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ａ，Ｂ側からＣ側に隙間２５ａ，２５ｂを通って電子が流れる。これにより、記録層１３の磁化方向が揃えられ、記録層１３及び参照層１１の磁化が反平行配列になる。
【０１３４】
尚、上述した消去例２のように、消去動作時にＡ−Ｂ間に電流が一方向で流れる場合、その電流により発生した磁場印加により、記録層１３の磁化を一方向に揃えることも可能である。この場合は、磁性リセット動作は省略してもよい。
【０１３５】
［４−６］メモリセルの構造
図２０を用いて、本実施形態の磁気抵抗素子１０を含むメモリセルＭＣの構造について説明する。
【０１３６】
図２０に示すように、半導体基板１上にゲート電極２が形成され、このゲート電極２の両側にソース／ドレイン拡散層３ａ，３ｂが形成される。一方のソース／ドレイン拡散層３ａには、コンタクトを介して配線４ａが接続され、他方のソース／ドレイン拡散層３ｂには、コンタクトを介して配線４ｂが接続されている。さらに、半導体基板１内に溝９が形成され、この溝９内に絶縁層２４を介して電荷蓄積層１５が埋め込まれている。ここで、溝９は、ソース／ドレイン拡散層３ｂを貫通するように形成され、電荷蓄積層１５の底面は、ソース／ドレイン拡散層３ｂの底面よりも下方に位置している。半導体基板１及び電荷蓄積層１５上には、絶縁層１４、記録層１３、非磁性層１２、参照層１１、絶縁層１９、配線１７が順に積層されている。
【０１３７】
［４−７］効果
上記第３実施形態によれば、上記第１及び第２実施形態と同様の効果を得ることができる。
【０１３８】
さらに、第３実施形態では、電荷蓄積層１５を半導体基板１１内に形成している。これにより、小さなスペースに比較的大きな電荷量を溜め易い構造を作ることが容易になる、比較的大きな電流を流すことも可能なので、高速記録が容易になる、膜の積層数を減らすことができ、また素子全体のアスペクト比を小さくできる等の効果も得られる。
【０１３９】
［５］第４実施形態
第４実施形態は、第３実施形態の変形例であり、ＳＯＩ基板を用いている。
【０１４０】
［５−１］磁気抵抗素子の構造
図２１を用いて、第４実施形態に係る磁気抵抗素子１０について説明する。
【０１４１】
図２１に示すように、第４実施形態では、半導体基板１ａ及び半導体層１ｂに挟まれた埋め込み絶縁層８で構成されたＳＯＩ基板を用いる。半導体層１ｂ内には、埋め込み絶縁膜８の表面を露出する溝９が形成され、この溝９内に絶縁層２４を介して電荷蓄積層１５が埋め込まれている。
【０１４２】
半導体層１ｂ及び電荷蓄積層１５上には、絶縁層１４、記録層１３、非磁性層１２、参照層１１、絶縁層１９、配線１７が順に積層されている。この絶縁層１４、記録層１３、非磁性層１２、参照層１１、絶縁層１９及び配線１７からなる積層部は、電荷蓄積層１５より大きく形成されている。記録層１３の膜面に対して水平な方向の長さは、電荷蓄積層１５の長さより長く、積層部の下端部には、記録層１３と電荷蓄積層１５とが対向しない隙間２５ａ，２５ｂが形成されている。
【０１４３】
［５−２］書き込み動作
図２２（ａ）を用いて、磁気抵抗素子１０にデータを書き込む方法について説明する。
【０１４４】
図２２（ａ）に示すように、書き込み動作時、磁気抵抗素子１０において、例えば、Ａ，Ｃ側を０Ｖ、Ｂ側を１０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。印加された電圧により、Ｂ側からＡ側に電流が流れ、逆にＡ側からＢ側に電子の流れが生じる。また、印加された電圧により、第１絶縁層１４を介して電荷蓄積層１５に接する記録層１３のキュリー温度Ｔｃが変化し、かつ、磁気抵抗素子１０を流れているトンネル電流の一部が電荷蓄積層１５に蓄積される。
【０１４５】
そして、磁気抵抗素子１０への電圧印加が終了した後も、電荷蓄積層１５内の蓄積電荷により、磁気抵抗素子１０に電位を印加した状態が保持される。つまり、記録層１３のキュリー温度Ｔｃが変化し、強磁性状態から常磁性状態に相転移させた状態が保持され、記録層１３のスピンが消失する。これにより、磁気抵抗素子１０は、スピン単層状態となる。
【０１４６】
［５−３］読み出し動作
図２２（ｂ）を用いて、磁気抵抗素子１０に記録されたデータを読み出す方法について説明する。
【０１４７】
図２２（ｂ）に示すように、例えば、Ａ，Ｂ側を０Ｖ、Ｃ側を１０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ａ，Ｂ側からＣ側に隙間２５ａ，２５ｂを通って電子が流れる。つまり、読み出し時、電荷蓄積層１５には電流は流れない。
【０１４８】
このような読み出し動作では、参照層１１及び記録層１３のスピンの向きが同じである平行状態の場合は、低抵抗状態となる。一方、電荷蓄積層１５に電荷が溜まり、記録層１３のスピンが消失し、スピン単層になっている場合は、高抵抗状態となる。この抵抗差を検出することにより、データが記録されているか否かを判別することができる。
【０１４９】
尚、読み出し時、電流を流す方向は反対でもよい。つまり、Ｃ側からＡ，Ｂ側に隙間２５ａ，２５ｂを通って電子を流してもよい。
【０１５０】
［５−４］消去動作
図２３を用いて、磁気抵抗素子１０に記録されたデータを消去する方法について説明する。
【０１５１】
図２３（ａ）に示すように、消去例１の場合、例えば、Ａ，Ｂ側を２０Ｖ、Ｃ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、電荷蓄積層１５の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層１５に隣接する絶縁層２４を通って放出される。
【０１５２】
図２３（ｂ）に示すように、消去例２の場合、例えば、Ａ側を２０Ｖ、Ｂ，Ｃ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、電荷蓄積層１５の電荷は、印加電圧によるポテンシャル・バリアの変化により、電荷蓄積層１５に隣接する絶縁層２４を通って放出される。
【０１５３】
このように、電荷蓄積層１５の電荷が放出されると、記録層１３のキュリー温度Ｔｃがデバイス動作温度以上になり、強磁性状態に戻る。
【０１５４】
［５−５］磁性リセット動作
図２４を用いて、磁気抵抗素子１０の記録層１３の磁化方向をリセットする方法について説明する。
【０１５５】
図２４（ａ）に示すように、磁性リセット時に平行磁化配置にする場合、例えば、Ａ，Ｂ側を２０Ｖ、Ｃ側を０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ｃ側からＡ，Ｂ側に隙間２５ａ，２５ｂを通って電子が流れる。これにより、記録層１３の磁化方向が揃えられ、記録層１３及び参照層１１の磁化が平行配列になる。
【０１５６】
図２４（ｂ）に示すように、磁性リセット時に反平行磁化配置にする場合、例えば、Ａ，Ｂ側を０Ｖ、Ｃ側を２０Ｖにセットし、磁気抵抗素子１０に電圧を印加する。これにより、印加された電圧により、Ａ，Ｂ側からＣ側に隙間２５ａ，２５ｂを通って電子が流れる。これにより、記録層１３の磁化方向が揃えられ、記録層１３及び参照層１１の磁化が反平行配列になる。
【０１５７】
尚、上述した消去例２のように、消去動作時にＡ−Ｂ間に電流が一方向で流れる場合、その電流により発生した磁場印加により、記録層１３の磁化を一方向に揃えることも可能である。この場合は、磁性リセット動作は省略してもよい。
【０１５８】
［５−６］メモリセルの構造
図２５を用いて、本実施形態の磁気抵抗素子１０を含むメモリセルＭＣの構造について説明する。
【０１５９】
図２５に示すように、半導体基板１上にゲート電極２が形成され、このゲート電極２の両側にソース／ドレイン拡散層３ａ，３ｂが形成される。一方のソース／ドレイン拡散層３ａには、コンタクトを介して配線４ａが接続され、他方のソース／ドレイン拡散層３ｂには、コンタクトを介して配線４ｂが接続されている。さらに、ソース／ドレイン拡散層３ｂ内に埋め込み絶縁層８を露出する溝９が形成され、この溝９内に絶縁層２４を介して電荷蓄積層１５が埋め込まれている。半導体基板１及び電荷蓄積層１５上には、絶縁層１４、記録層１３、非磁性層１２、参照層１１、絶縁層１９、配線１７が順に積層されている。
【０１６０】
［５−７］効果
上記第４実施形態によれば、上記第１乃至第３実施形態と同様の効果を得ることができる。
【０１６１】
さらに、第４実施形態では、ＳＯＩ基板を用いており、電荷蓄積層１５の下に埋め込み絶縁層８が設けられている。このため、書き込み動作時に、電流が電荷蓄積層１５の下を通ることを防止でき、電荷蓄積層１５内により効率的に電荷を溜めることができる。
【０１６２】
［６］その他の実施形態
上記各実施形態の磁気抵抗素子１０は、種々変更可能である。参照層１１は、１つの材料系から構成される１つの層で構成されることに限定されず、複数層の磁性層を用いて形成してもよい。例えば、図２６（ａ）及び（ｂ）に示すように、参照層１１が第１参照層１１Ａと第２参照層１１Ｂの２層で構成されてもよい。尚、図２６（ａ）及び（ｂ）では、消去動作を示しており、矢印は、消去時における電子流方向を示している。
【０１６３】
また、上記各実施形態では、電荷蓄積層１５に電子を蓄積させる例を説明したが、電荷蓄積層１５に正孔を蓄積させてもよい。つまり、拡散層の多数キャリア(主になるキャリア)が電子ではなく、正孔の場合(アクセプタを拡散した場合)は、正孔を電荷蓄積層１５に注入及び放出することになる。尚、正孔の場合は、上記各実施形態で説明した電流の向きは反対になる。
【０１６４】
［７］磁気抵抗素子の適用例
上記各実施形態に係る磁気抵抗素子１０の適用例について説明する。
【０１６５】
ここでは、磁気メモリとしての磁気ランダムアクセスメモリ(magnetic random access memory：ＭＲＡＭ)及びプローブメモリ(probe memory)の例と、リコンフィギャブル(re-configurable)なロジック回路を実現するためのスピンＦＥＴ(field effect transistor)の例について述べる。
【０１６６】
尚、以下で説明する書き込み動作は、電流方向を適宜変更し、上述した消去動作、磁性リセット動作に適用することも可能である。
【０１６７】
［７−１］磁気ランダムアクセスメモリ
上記各実施形態に係る磁気抵抗素子１０を磁気ランダムアクセスメモリに適用するに当たっては、メモリセルアレイの種類又は構造に制限を受けることはない。以下では、スピン注入書き込み方式等で用いられる１トランジスタ−１ＭＴＪ(magneto tunnel junction)タイプを代表例とする。
【０１６８】
［７−１−１］回路構造
図２７は、上記各実施形態に係る磁気ランダムアクセスメモリのメモリセルアレイの回路構造を示している。
【０１６９】
メモリセルアレイ３１は、アレイ状に配置される複数のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４から構成される。メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、それぞれ、直列接続された磁気抵抗素子１０とＭＯＳトランジスタＴＲとから構成される。
【０１７０】
ＭＯＳトランジスタＴＲのゲートは、ワード線ＷＬ（ｉ），ＷＬ（ｉ＋１）に接続される。ワード線ＷＬ（ｉ），ＷＬ（ｉ＋１）は、Ｘ方向に延び、その一端は、ロウ選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由して、ワード線ドライバ３２に接続される。
【０１７１】
ＭＯＳトランジスタＲＳＷのゲートには、読み出し／書き込み時に、メモリセルアレイ３１の１つのロウを選択するためのロウ選択信号ＲＳＬ（ｉ），ＲＳＬ（ｉ＋１）が入力される。
【０１７２】
ワード線ドライバ３２は、選択された１つのロウ内のワード線をドライブする。例えば、ワード線ＷＬ（ｉ）が選択される場合、ワード線ＷＬ（ｉ）の電位を“Ｈ”にし、ワード線ＷＬ（ｉ）に接続されるＭＯＳトランジスタＴＲをオンにする。
【０１７３】
メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を構成する磁気抵抗素子１０の一端は、ビット線ＢＬｕ（ｊ），ＢＬｕ（ｊ＋１）に接続される。
【０１７４】
ビット線ＢＬｕ（ｊ），ＢＬｕ（ｊ＋１）は、Ｘ方向に交差するＹ方向に延び、その一端は、カラム選択スイッチとしてのＭＯＳトランジスタＣＳＷｕを経由して、ビット線ドライバ／シンカー３３に接続される。
【０１７５】
ＭＯＳトランジスタＣＳＷｕのゲートには、読み出し／書き込み時に、メモリセルアレイ３１の１つのカラムを選択するためのカラム選択信号ＣＳＬｕ（ｊ），ＣＳＬｕ（ｊ＋１）が入力される。
【０１７６】
メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を構成するＭＯＳトランジスタＴＲの一端は、ビット線ＢＬｄ（ｊ），ＢＬｄ（ｊ＋１）に接続される。
【０１７７】
ビット線ＢＬｄ（ｊ），ＢＬｄ（ｊ＋１）は、Ｙ方向に延び、その一端は、カラム選択スイッチとしてのＭＯＳトランジスタＣＳＷｄを経由して、ビット線ドライバ／シンカー３４に接続される。
【０１７８】
ＭＯＳトランジスタＣＳＷｄのゲートには、書き込み時に、メモリセルアレイ３１の１つのカラムを選択するためのカラム選択信号ＣＳＬｄ（ｊ），ＣＳＬｄ（ｊ＋１）が入力される。
【０１７９】
また、ビット線ＢＬｄ（ｊ），ＢＬｄ（ｊ＋１）の一端は、カラム選択スイッチとしてのＭＯＳトランジスタＣＳＷｒを経由して、共通読み出し線ＲＬに接続され、共通読み出し線ＲＬは、センスアンプＳ／Ａに接続される。
【０１８０】
ＭＯＳトランジスタＣＳＷｒのゲートには、読み出し時に、メモリセルアレイ３１の１つのカラムを選択するためのカラム選択信号ＣＳＬｒ（ｊ），ＣＳＬｒ（ｊ＋１）が入力される。
【０１８１】
センスアンプＳ／Ａは、参照電位Ｖｒｅｆに基づいて、選択されたメモリセルＭＣ内の磁気抵抗素子１０のデータ値を判定し、これを出力信号ＤＡＴＡとして出力する。
【０１８２】
ここで、ビット線ドライバ／シンカー３３，３４は、選択された１つのカラム内のビット線に書き込み／消去電流ＩＰ／Ｅを流すために設けられる。
【０１８３】
磁気抵抗素子１０の磁化状態がスピン単層のときを例えば“１”とし、スピン積層（反平行）のときを例えば“０”とアサイン(assign)する。
【０１８４】
メモリセルＭＣ１に“１”を書き込む場合、ロウ選択信号ＲＳＬ（ｉ）を“Ｈ”にし、ワード線ＷＬ（ｉ）を“Ｈ”にして、メモリセルＭＣ１内のＭＯＳトランジスタＴＲをオンにする。
【０１８５】
また、カラム選択信号ＣＳＬｕ（ｊ），ＣＳＬｄ（ｊ）を“Ｈ”にし、ビット線ドライバ／シンカー３３から、メモリセルＭＣ１を経由して、ビット線ドライバ／シンカー３４に向かう書き込み／消去電流ＩＰ／Ｅを流す。この時、メモリセルＭＣ１内の磁気抵抗素子１０では、電荷蓄積層１５の蓄積電荷により記録層１３のスピンが消失し、スピン単層となる。これにより、“１”が書き込まれる。
【０１８６】
また、メモリセルＭＣ１に“０”を書き込む場合、同様に、ロウ選択信号ＲＳＬ（ｉ）を“Ｈ”にし、ワード線ＷＬ（ｉ）を“Ｈ”にして、メモリセルＭＣ１内のＭＯＳトランジスタＴＲをオンにする。
【０１８７】
また、カラム選択信号ＣＳＬｕ（ｊ），ＣＳＬｄ（ｊ）を“Ｈ”にし、ビット線ドライバ／シンカー３４から、メモリセルＭＣ１を経由して、ビット線ドライバ／シンカー３３に向かう書き込み／消去電流ＩＰ／Ｅを流す。この時、メモリセルＭＣ１内の磁気抵抗素子１０では、電荷蓄積層１５内の電荷が放出され、スピン偏極された電子により磁化状態が反平行となる。これにより、“０”が書き込まれる。
【０１８８】
読み出しに関しては、例えば、センスアンプＳ／Ａとビット線ドライバ／シンカー３３を用いて実行する。
【０１８９】
例えば、メモリセルＭＣ１のデータを読み出す場合、ロウ選択信号ＲＳＬ（ｉ）を“Ｈ”にし、ワード線ＷＬ（ｉ）を“Ｈ”にして、メモリセルＭＣ１内のＭＯＳトランジスタＴＲをオンにする。
【０１９０】
また、カラム選択信号ＣＳＬｕ（ｊ）を“Ｈ”にし、ビット線ＢＬｕ（ｊ）をビット線ドライバ／シンカー３３に電気的に接続し、カラム選択信号ＣＳＬｒ（ｊ）を“Ｈ”にし、ビット線ＢＬｄ（ｊ）をセンスアンプＳ／Ａに電気的に接続する。
【０１９１】
ビット線ドライバ／シンカー３３は、例えば、ビット線ＢＬｕ（ｊ）の一端を接地点に接続し、センスアンプＳ／Ａは、メモリセルＭＣ１に読み出し電流を供給する。センスアンプＳ／Ａは、読み出し電流がメモリセルＭＣ１内の磁気抵抗素子１０に流れるときの抵抗値を検出し、それに記憶されたデータ値を判定する。
【０１９２】
［７−１−２］デバイス構造
図２８乃至図３１は、図２７のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のデバイス構造の例を示している。
【０１９３】
メモリセルは、ＭＯＳトランジスタＴＲと上記各実施形態に係る磁気抵抗素子（磁気抵抗効果素子）１０とから構成される。
【０１９４】
ＭＯＳトランジスタＴＲは、半導体基板４１上に形成される。ＭＯＳトランジスタＴＲのゲート電極は、ワード線ＷＬ（ｉ）としてＸ方向（紙面に直交する方向）に延びる。
【０１９５】
ＭＯＳトランジスタＴＲの２つのソース／ドレイン拡散層の一方は、下部ビット線ＢＬｄ（ｊ）に接続され、他方は、磁気抵抗素子１０の一端（下面）に接続される。磁気抵抗素子１０の他端（上面）は、上部ビット線ＢＬｕ（ｊ）に接続される。
【０１９６】
上部ビット線ＢＬｕ（ｊ）及び下部ビット線ＢＬｄ（ｊ）は、それぞれＹ方向に延びる。
【０１９７】
磁気抵抗素子１０は、半導体基板４１側から、例えば、参照層１１、非磁性層１２、記録層１３、第１絶縁層１４、電荷蓄積層１５、第２絶縁層１６の順序で積層される。尚、磁気抵抗素子１０については、この積層順が逆になった構造でもよい。
【０１９８】
このようなデバイス構造のメモリセルにおいて、図２８に示すように、“１”−書き込み時には、図２７のビット線ドライバ／シンカー３３内の電流源から、上部ビット線ＢＬｕ（ｊ）→磁気抵抗素子１０→下部ビット線ＢＬｄ（ｊ）という経路を経て、接地点に向かって書き込み／消去電流ＩＰ／Ｅを流す。
【０１９９】
この時、磁気抵抗素子１０の内部では、電子流は、参照層１１から記録層１３に向かって流れ、電荷蓄積層１５に電荷が蓄積される。これにより、記録層１３のスピンが消失し、スピン単層状態となる。
【０２００】
また、図２９に示すように、“０”−書き込み時には、図２７のビット線ドライバ／シンカー３４内の電流源から、下部ビット線ＢＬｄ（ｊ）→磁気抵抗素子１０→上部ビット線ＢＬｕ（ｊ）という経路を経て、接地点に向かって書き込み／消去電流ＩＰ／Ｅを流す。
【０２０１】
この時、磁気抵抗素子１０の内部では、電子流は、記録層１３から参照層１１に向かって流れ、電荷蓄積層１５内の電荷が放出される。また、電子流を記録層１３から参照層１１に向かって流すことで、記録層１３の磁化は、参照層１１の磁化に対して反平行状態になる。
【０２０２】
読み出し時には、図３０及び図３１に示すように、例えば、センスアンプＳ／Ａから磁気抵抗素子１０を経由して接地点に向かって読み出し電流Ｉｒを流す。読み出し電流Ｉｒが磁気抵抗素子１０に流れるとき、センスアンプＳ／Ａの入力電位は、磁気抵抗素子１０の状態によって変化する。
【０２０３】
例えば、図３０に示すように、磁気抵抗素子１０に“１”−データが記憶されているとき、磁気抵抗素子１０の抵抗値は、小さくなっており（スピン単層状態）、センスアンプＳ／Ａの入力電位は、参照電位Ｖｒｅｆよりも低くなる。
【０２０４】
従って、センスアンプＳ／Ａは、出力信号ＤＡＴＡとして“１”を出力する。
【０２０５】
また、図３１に示すように、磁気抵抗素子１０に“０”−データが記憶されているとき、磁気抵抗素子１０の抵抗値は、大きくなっており（反平行状態）、センスアンプＳ／Ａの入力電位は、参照電位Ｖｒｅｆよりも高くなる。
【０２０６】
従って、センスアンプＳ／Ａは、出力信号ＤＡＴＡとして“０”を出力する。
【０２０７】
尚、本例では、読み出し電流Ｉｒの向きは、下部ビット線ＢＬｄ（ｊ）から上部ビット線ＢＬｕ（ｊ）に向かう方向であるが、これと逆向き、即ち、上部ビット線ＢＬｕ（ｊ）から下部ビット線ＢＬｄ（ｊ）に向かう方向にしてもよい。また、読み出し方法については、本例とは異なる方法を採用してもよい。
【０２０８】
読み出し電流Ｉｒの値は、読み出し時におけるディスターブを抑制するため、書き込み／消去電流ＩＰ／Ｅの値よりも十分に小さくする。具体的には、読み出し電流Ｉｒの値は、磁化反転の臨界電流Ｉｃよりも小さくすればよい。
【０２０９】
本例では、磁気抵抗素子１０の磁化状態がスピン単層のときを“１”とし、反平行のときを“０”とアサインしたが、その逆であってもよい。また、磁気抵抗素子１０の磁化状態がスピン単層のときを“１”とし、平行のときを“０”とアサインしてもよいし、その逆であってもよい。
【０２１０】
読み出しに関しては、ＭＲ(magneto-resistive)比を大きくして高信号出力を得るために、トンネルバリア層を、高抵抗材料、例えば、アルミナや、ＭｇＯ等の絶縁材料から構成するのが好ましい。
【０２１１】
また、このようなトンネルバリア層に代えて、絶縁材料に設けられた多数のホール内にＣｕや磁性体等を埋め込んだＣＰＰ−ＣＰＰ−ＭＲ材料又はナノコンタクトＭＲ材料を、記録層１３と参照層１１との間の非磁性層１２として採用すれば、読み出しに関しては、さらに好都合である。
【０２１２】
メモリセルを構成するＭＯＳトランジスタＴＲは、選択スイッチとしての機能を有していれば、バイポーラトランジスタ、ダイオード等の素子に代えても問題はない。
【０２１３】
［７−１−３］磁気抵抗素子のレイアウト
磁気抵抗素子１０のレイアウトについては、メモリセルアレイの構造との関連も含め、様々なタイプを想定できる。
【０２１４】
図２８乃至図３１のメモリセルアレイは、メモリセルが１つのトランジスタと１つの磁気抵抗素子とから構成される１トランジスタ−１ＭＴＪタイプである。この場合、１つのメモリセルに対して、独立した１つの磁気抵抗素子１０が割り当てられる。
【０２１５】
これに対し、図３２に示すように、１トランジスタ−１ＭＴＪタイプのメモリセルアレイにおいて、磁気抵抗素子１０を、非磁性材料により分離された複数の磁性粒子（多結晶構造）の集合体から構成し、全てのメモリセルの磁気抵抗素子１０を一体化してもよい。
【０２１６】
この場合、磁気抵抗素子１０は、半導体基板４１の上部にベタに形成されるため、製造プロセスが簡略化され、製造コストの低下を実現できる。
【０２１７】
このような構造においても、磁気抵抗素子１０は、複数の磁性粒子の集合体からなり、磁性粒子ごとに磁化方向を決定できるため、プラグａ，ｂの間の領域の磁化のみを選択的に変えることが可能である。
【０２１８】
従って、磁気メモリとしての機能は、図２８乃至図３１の構造の磁気メモリと何ら変わることはない。
【０２１９】
図３３乃至図３５のメモリセルアレイは、クロスポイントタイプである。
【０２２０】
図３３の構造では、図２８乃至図３１の構造と同様に、１つのメモリセルに対して、独立した１つの磁気抵抗素子１０が割り当てられる。
【０２２１】
また、図３４の構造では、ビット線ＢＬ（ｊ），ＢＬ（ｊ＋１）の直下に、ビット線ＢＬ（ｊ），ＢＬ（ｊ＋１）に沿うように磁気抵抗素子１０がレイアウトされる。この場合、磁気抵抗素子１０は、ビット線ＢＬ（ｊ），ＢＬ（ｊ＋１）の加工と同時に加工されるため、製造プロセスが簡略化され、製造コストの低下を実現できる。
【０２２２】
図３５の構造では、磁気抵抗素子１０は、ワード線ＷＬ（ｉ），ＢＬ（ｉ＋１）とビット線ＢＬ（ｊ），ＢＬ（ｊ＋１）との間の領域にベタに形成される。この場合、磁気抵抗素子１０の加工を省略することができるため、製造プロセスが簡略化され、製造コストの低下を実現できる。
【０２２３】
図３４及び図３５の構造においても、磁気抵抗素子１０は、複数の磁性粒子の集合体からなり、磁性粒子ごとに磁化方向を決定できるため、ワード線ＷＬ（ｉ），ＢＬ（ｉ＋１）とビット線ＢＬ（ｊ），ＢＬ（ｊ＋１）との交差部の磁化のみを選択的に変えることが可能である。
【０２２４】
従って、磁気メモリとしての機能は、図３３乃至図３５の全てのクロスポイントタイプ磁気メモリにおいて同じである。
【０２２５】
［７−２］プローブメモリ
プローブメモリは、現在のメモリに比べて記録密度を飛躍的に向上できる可能性を持つ次世代メモリである。
【０２２６】
プローブメモリは、記録媒体の上部に、例えば、カンチレバー状のプローブを有し、記録媒体とプローブとの位置関係を制御することでアクセス動作を行う。特に、ＭＥＭＳ(micro electro mechanical systems)技術を使えば、半導体チップ上に、記録媒体とプローブを混載することも可能であり、事実、ミリピード(Millipede)等、具体的なものも提案されている。
【０２２７】
上記各実施形態における磁気抵抗素子１０をこのようなプローブメモリの記録媒体として使用すれば、プローブメモリの実用化に貢献できる。
【０２２８】
［７−２−１］基本構造
図３６は、プローブメモリの基本構造を示している。
【０２２９】
絶縁基板５１上には、導電層５２が形成され、導電層５２上には、アレイ状に上記各実施形態に係る複数の磁気抵抗素子１０が配置される。各々の磁気抵抗素子１０は、例えば、参照層１１、非磁性層１２、記録層１３、第１絶縁層１４、電荷蓄積層１５、第２絶縁層１６、配線１８からなる積層構造を有する。複数の磁気抵抗素子１０の間のスペースは、絶縁層５６により満たされる。
【０２３０】
このような磁気抵抗素子１０のアレイは、「パターンド（patterned）媒体」と称される。
【０２３１】
パターンド媒体上には、例えば、カンチレバー状のプローブ５７が配置される。プローブ５７の形状については、特に、制限されることはなく、針状等であってもよいが、カンチレバー状にする場合には、例えば、ＭＥＭＳ技術により半導体チップ上にプローブを作り込む場合に有利である。
【０２３２】
プローブ５７の位置は、位置制御装置５８により制御される。例えば、位置制御装置５８は、プローブ５７を２次元（ｘ，ｙ）又は３次元（ｘ，ｙ，ｚ）で駆動し、これによりアクセス動作を行う。プローブ５７は、パターンド媒体の上面に常に接触していてもよいし、常に一定距離だけ離れていてもよい。
【０２３３】
読み出し／書き込み回路５９は、読み出し時に、読み出し電流を磁気抵抗素子１０に流し、磁気抵抗素子１０に記憶されたデータを読み出す。また、読み出し／書き込み回路５９は、書き込み時に、書き込みデータに応じた向きの書き込み／消去電流を磁気抵抗素子１０に流し、磁気抵抗素子１０の磁化状態を制御する。
【０２３４】
このようなプローブメモリにおいて、“１”−書き込み時には、位置制御装置５８は、アドレス信号に基づいて、パターンド媒体とプローブ５７との相対的位置を決定し、読み出し／書き込み回路５９は、導電層５２からプローブ５７に向かう方向に書き込み／消去電流ＩＰ／Ｅを流す。
【０２３５】
この時、磁気抵抗素子１０の内部では、電子流は、記録層１３から参照層１１に向かって流れるため、記録層１３の磁化は、参照層１１の磁化に対して反平行になる。
【０２３６】
また、“０”−書き込み時には、位置制御装置５８は、アドレス信号に基づいて、パターンド媒体とプローブ５７との相対的位置を決定し、読み出し／書き込み回路５９は、プローブ５７から導電層５２に向かう方向に書き込み／消去電流ＩＰ／Ｅを流す。
【０２３７】
この時、磁気抵抗素子１０の内部では、電子流は、参照層１１から記録層１３に向かって流れる。この際、電荷蓄積層１５の蓄積電荷により、記録層１３のスピンは消失し、スピン単層状態となる。
【０２３８】
読み出し時には、位置制御装置５８は、アドレス信号に基づいて、パターンド媒体とプローブ５７との相対的位置を決定し、読み出し／書き込み回路５９は、磁気抵抗素子１０に読み出し電流Ｉｒを供給する。
【０２３９】
読み出し電流Ｉｒの向きについては制約されることはないが、読み出し電流Ｉｒの値については、読み出し時におけるディスターブを抑制するため、書き込み／消去電流ＩＰ／Ｅの値よりも十分に小さくする。具体的には、読み出し電流Ｉｒの値は、磁化反転の臨界電流Ｉｃよりも小さくする。
【０２４０】
尚、本例では、磁気抵抗素子１０の磁化状態が反平行のときを“１”とし、スピン単層のときを“０”とアサインしたが、その逆であってもよい。また、磁気抵抗素子１０の磁化状態が平行のときを“１”とし、スピン単層のときを“０”とアサインしてもよいし、その逆であってもよい。
【０２４１】
読み出しに関しては、ＭＲ比を大きくして高信号出力を得るために、非磁性層１２をトンネルバリア層（例えば、アルミナや、ＭｇＯ等の絶縁材料）とするのが好ましい。
【０２４２】
また、このようなトンネルバリア層に代えて、絶縁材料に設けられた多数のホール内にＣｕや磁性体等を埋め込んだＣＰＰ−ＣＰＰ−ＭＲ材料又はナノコンタクトＭＲ材料を、記録層１３と参照層１１との間の非磁性層１２として採用すれば、読み出しに関しては、さらに好都合である。
【０２４３】
ここで、図３６の例では、パターンド媒体の位置を固定し、位置制御装置５８によりプローブ５７の位置を制御するシステムになっているが、パターンド媒体とプローブ５７との相対的位置の制御が可能であれば、プローブ５７及び絶縁基板５１のどちらを駆動しても構わない。
【０２４４】
例えば、図３７に示すように、位置制御装置５８Ａ，５８Ｂにより、パターンド媒体とプローブとの相対的位置を制御することもできる。
【０２４５】
又はドディスクドライブのように、絶縁基板５１を回転させ、プローブ５７を直線的に駆動することによりアクセス動作を行ってもよい。
【０２４６】
図３８及び図３９は、図３６のプローブメモリの変形例である。
【０２４７】
図３８のプローブメモリは、参照層１１と非磁性層１２を全ての磁気抵抗素子１０で共有している。この場合、参照層１１と非磁性層１２は、導電層５２上にベタに形成され、記録層１３から上の積層をパターニングすればよいため、製造プロセスの簡易化と素子特性の向上を実現できる。
【０２４８】
図３９のプローブメモリは、パターンド媒体の上面を保護層６０により覆っている。保護層６０は、例えば、極薄の絶縁体から構成される。この場合、プローブ５７が磁気抵抗素子１０に直に接触することがないため、磁気抵抗素子１０の信頼性と読み出し／書き込み回数の向上を実現できる。
【０２４９】
尚、保護層６０の代わりに、プローブ５７を磁気抵抗素子１０から一定距離だけ離し、プローブ５７と磁気抵抗素子１０との間にスペースを設けてもよい。また、保護層６０を設けると共に、プローブ５７を保護層６０から一定距離だけ離すようにしてもよい。
【０２５０】
［７−２−２］マルチプローブ構造
高記録密度化に適したマルチプローブ構造のプローブメモリの例について説明する。
【０２５１】
図４０は、上記各実施形態に係るプローブメモリの回路構造を示している。
【０２５２】
ブロックＢＫ１１，・・・ＢＫｉｊは、マトリックス状に配置される。ブロックＢＫ１１，・・・ＢＫｉｊは、それぞれ、物理的に分離されていてもよいし、一体化されていてもよい。ブロックＢＫ１１，・・・ＢＫｉｊの各々は、例えば、図３５に示すように、複数の磁気抵抗素子からなるパターンド媒体から構成される。
【０２５３】
ブロックＢＫ１１，・・・ＢＫｉｊが、全体として３２個×３２個のマトリックス状に配置され、ブロックＢＫ１１，・・・ＢＫｉｊの各々が、３２個×３２個の磁気抵抗素子から構成される場合、１つのブロックの記憶容量としては、１キロビット、プローブメモリとしては、１メガビットの記憶容量となる。
【０２５４】
プローブ５７は、ブロックＢＫ１１，・・・ＢＫｉｊと同様にマトリックス状に配置され、プローブ５７とブロックＢＫｉｊとが一対一に対応する。
【０２５５】
プローブ５７は、ＭＯＳトランジスタＴＲを経由して、ビット線ＢＬｕ（１），・・・ＢＬｕ（ｊ）に接続される。
【０２５６】
ＭＯＳトランジスタＴＲのゲートは、ワード線ＷＬ（１），・・・ＷＬ（ｉ）に接続される。ワード線ＷＬ（１），・・・ＷＬ（ｉ）は、Ｘ方向に延び、その一端は、ロウ選択スイッチとしてのＭＯＳトランジスタＲＳＷを経由して、ワード線ドライバ３２に接続される。
【０２５７】
ＭＯＳトランジスタＲＳＷのゲートには、読み出し／書き込み時に、ブロックＢＫ１１，・・・ＢＫｉｊの１つを選択するためのロウ選択信号ＲＳＬ（１），・・・ＲＳＬ（ｉ）が入力される。
【０２５８】
ワード線ドライバ３２は、選択された１つのロウ内のワード線をドライブする。例えば、ワード線ＷＬ（１）が選択される場合、ワード線ＷＬ（１）の電位を“Ｈ”にし、ワード線ＷＬ（１）に接続されるＭＯＳトランジスタＴＲをオンにする。
【０２５９】
ビット線ＢＬｕ（１），・・・ＢＬｕ（ｊ）は、Ｙ方向に延び、その一端は、カラム選択スイッチとしてのＭＯＳトランジスタＣＳＷｕを経由して、ビット線ドライバ／シンカー３３に接続される。
【０２６０】
ＭＯＳトランジスタＣＳＷｕのゲートには、読み出し／書き込み時に、ブロックＢＫ１１，・・・ＢＫｉｊの１つを選択するためのカラム選択信号ＣＳＬｕ（１），・・・ＣＳＬｕ（ｊ）が入力される。
【０２６１】
ブロックＢＫ１１，・・・ＢＫｉｊの一端（図３８の導電層５２に相当）は、ビット線ＢＬｄ（１），・・・ＢＬｄ（ｊ）に接続される。
【０２６２】
ビット線ＢＬｄ（１），・・・ＢＬｄ（ｊ）は、Ｙ方向に延び、その一端は、カラム選択スイッチとしてのＭＯＳトランジスタＣＳＷｄを経由して、ビット線ドライバ／シンカー３４に接続される。
【０２６３】
ＭＯＳトランジスタＣＳＷｄのゲートには、書き込み時に、ブロックＢＫ１１，・・・ＢＫｉｊの１つを選択するためのカラム選択信号ＣＳＬｄ（１），・・・ＣＳＬｄ（ｊ）が入力される。
【０２６４】
また、ビット線ＢＬｄ（１），・・・ＢＬｄ（ｊ）の一端は、カラム選択スイッチとしてのＭＯＳトランジスタＣＳＷｒを経由して、共通読み出し線ＲＬに接続され、共通読み出し線ＲＬは、センスアンプＳ／Ａに接続される。
【０２６５】
ＭＯＳトランジスタＣＳＷｒのゲートには、読み出し時に、ブロックＢＫ１１，・・・ＢＫｉｊの１つを選択するためのカラム選択信号ＣＳＬｒ（１），・・・ＣＳＬｒ（ｊ）が入力される。
【０２６６】
センスアンプＳ／Ａは、参照電位Ｖｒｅｆに基づいて、選択されたブロックＢＫｉｊ内の選択された磁気抵抗素子のデータ値を判定し、これを出力信号ＤＡＴＡとして出力する。
【０２６７】
ここで、ビット線ドライバ／シンカー３３，３４は、選択された１つのブロックＢＫｉｊ内の選択された磁気抵抗素子に書き込み／消去電流ＩＰ／Ｅを流すために設けられる。
【０２６８】
磁気抵抗素子の磁化状態が反平行のときを“１”とし、スピン単層のときを“０”とアサインする。
【０２６９】
ブロックＢＫ１１内の磁気抵抗素子に“１”を書き込む場合、ロウ選択信号ＲＳＬ（１）を“Ｈ”にし、ワード線ＷＬ（１）を“Ｈ”にして、ブロックＢＫ１１に対応するＭＯＳトランジスタＴＲをオンにする。
【０２７０】
また、カラム選択信号ＣＳＬｕ（１），ＣＳＬｄ（１）を“Ｈ”にし、ビット線ドライバ／シンカー３３から、ブロックＢＫ１１内の磁気抵抗素子を経由して、ビット線ドライバ／シンカー３４に向かう書き込み／消去電流ＩＰ／Ｅを流す。この時、ブロックＢＫ１１内の磁気抵抗素子の磁化状態はスピン単層となり、“１”が書き込まれる。
【０２７１】
ブロックＢＫ１１内の磁気抵抗素子に“０”を書き込む場合、ロウ選択信号ＲＳＬ（１）を“Ｈ”にし、ワード線ＷＬ（１）を“Ｈ”にして、ブロックＢＫ１１に対応するＭＯＳトランジスタＴＲをオンにする。
【０２７２】
また、カラム選択信号ＣＳＬｕ（１），ＣＳＬｄ（１）を“Ｈ”にし、ビット線ドライバ／シンカー３４から、ブロックＢＫ１１内の磁気抵抗素子を経由して、ビット線ドライバ／シンカー３３に向かう書き込み／消去電流ＩＰ／Ｅを流す。この時、ブロックＢＫ１１内の磁気抵抗素子の磁化状態は反平行となり、“０”が書き込まれる。
【０２７３】
読み出しに関しては、例えば、センスアンプＳ／Ａとビット線ドライバ／シンカー３３を用いて実行する。
【０２７４】
例えば、ブロックＢＫ１１内の磁気抵抗素子のデータを読み出す場合、ロウ選択信号ＲＳＬ（１）を“Ｈ”にし、ワード線ＷＬ（１）を“Ｈ”にして、ブロックＢＫ１１に対応するＭＯＳトランジスタＴＲをオンにする。
【０２７５】
また、カラム選択信号ＣＳＬｕ（１）を“Ｈ”にし、ビット線ＢＬｕ（１）をビット線ドライバ／シンカー３３に電気的に接続し、カラム選択信号ＣＳＬｒ（１）を“Ｈ”にし、ビット線ＢＬｄ（１）をセンスアンプＳ／Ａに電気的に接続する。
【０２７６】
ビット線ドライバ／シンカー３３は、例えば、ビット線ＢＬｕ（１）の一端を接地点に接続し、センスアンプＳ／Ａは、ブロックＢＫ１１内の磁気抵抗素子に読み出し電流を供給する。センスアンプＳ／Ａは、読み出し電流が磁気抵抗素子に流れるときの抵抗値を検出し、それに記憶されたデータ値を判定する。
【０２７７】
図４１は、マルチプローブ構造のプローブメモリのデバイス構造の一例を示している。
【０２７８】
このプローブメモリでは、半導体チップ６１の中央部に記録媒体としてのパターンド媒体がベタに形成され、かつ、パターンド媒体が複数のブロックＢＫに区分けされている。複数のブロックＢＫ上には、複数のブロックＢＫに対応して複数のプローブ５７が配置される。
【０２７９】
半導体チップ６１の周辺部には、例えば、図３６の位置制御装置５８が形成されるサーボ領域６２と、図３６の読み出し／書き込み回路５９が形成される周辺回路領域６３とが設けられる。
【０２８０】
このデバイス構造は、半導体チップ６１上に、図３６に示す全てのシステムを搭載している。このような半導体デバイスは、ＭＥＭＳ技術を使うことにより可能となる。
【０２８１】
［７−３］スピンＦＥＴ
上記各実施形態に係る磁気抵抗素子１０は、スピンＦＥＴに適用することも可能である。
【０２８２】
スピンＦＥＴは、それ自体を磁気メモリのメモリセルとして使用できると共に、リコンフィギャブル(re-configurable)なロジック回路の構成要素として注目されている。
【０２８３】
図４２は、スピンＦＥＴのデバイス構造の一例を示している。
【０２８４】
半導体基板７０内には、強磁性層から構成されるソース／ドレイン領域が形成される。ソース／ドレイン領域の一つは、磁化方向が変化する記録層（Ｆ）１３であり、他の一つは、参照層（Ｐ）１１である。参照層１１の磁化は、反強磁性層（Ａ）７５により固着される。
【０２８５】
半導体基板７０と記録層１３との間及び半導体基板７０と参照層１１との間には、非磁性層（トンネルバリア層）１２Ａが形成される。また、記録層１３と参照層１１との間のチャネル領域上には、ゲート絶縁層７１を介してゲート電極７２が形成される。
【０２８６】
記録層１３上には、絶縁層１４，１６に挟まれた電荷蓄積層１５が形成される。
【０２８７】
反強磁性層７５上及び絶縁層１６上には、それぞれソース／ドレイン電極７３，７４が形成される。
【０２８８】
ソース／ドレイン電極７３は、書き込み／消去電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ１及びＮチャネルＭＯＳトランジスタＮ１に接続される。
【０２８９】
同様に、ソース／ドレイン電極７４は、書き込み／消去電流を発生させるためのドライバ／シンカー、即ち、ＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２に接続される。
【０２９０】
このような構造のスピンＦＥＴにおいて、データ書き込みは、ゲート電極７２に書き込みゲート電圧Ｗを与え、ソース／ドレイン領域としての記録層１３のスピンを変更することにより行う。
【０２９１】
書き込みデータの値は、書き込み／消去電流の向きにより決定され、書き込み／消去電流の向きは、制御信号Ａ，Ｂ，Ｃ，ＤによるＰチャネルＭＯＳトランジスタＰ１，Ｐ２及びＮチャネルＭＯＳトランジスタＮ１，Ｎ２のオン／オフにより制御される。
【０２９２】
例えば、ソース／ドレイン領域（記録層及び参照層）１１，１３の磁化状態を反平行にするときは、書き込み／消去電流をＰチャネルＭＯＳトランジスタＰ１からＮチャネルＭＯＳトランジスタＮ２に向かって流す。この時、電子流は、記録層１３から参照層１１に向かって流れるため、記録層１３の磁化方向は、参照層１１の磁化方向とは反対向きになる。
【０２９３】
また、ソース／ドレイン領域の一方（記録層）１３の磁化を消失させるときは、書き込み／消去電流をＰチャネルＭＯＳトランジスタＰ２からＮチャネルＭＯＳトランジスタＮ１に向かって流す。この時、電子流は、参照層１１から記録層１３に向かって流れ、電荷蓄積層１５に電荷が蓄積される。これにより、記録層１３の磁化が消失し、スピン単層状態となる。
【０２９４】
尚、本例では、トンネルバリアタイプスピンＦＥＴについて説明したが、スピンＦＥＴは、トンネルバリア層１２Ａを有しないショットキーバリアタイプであっても構わない。
【０２９５】
以上、上記［７］では、上記各実施形態に係る磁気抵抗素子１０の３つの適用例について説明したが、上記各実施形態に係る磁気抵抗素子１０は、これら以外のスピンエレクトロニクスデバイスにも適用可能である。
【０２９６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２９７】
１，１ａ，４１，７０…半導体基板、１ｂ…半導体層、２，７２…ゲート電極、３ａ，３ｂ…ソース／ドレイン拡散層、４，４ａ，４ｂ，５，６，１７，１８…配線、８…埋め込み絶縁層、９…溝、１０…磁気抵抗素子、１１…参照層、１２，１２Ａ…非磁性層、１３…記録層、１４，１６，１９，２０，２１，２４，５６…絶縁層、１５…電荷蓄積層、２５ａ，２５ｂ…隙間、３１…メモリセルアレイ、３２…ワード線ドライバ、３３，３４…ビット線ドライバ／シンカー、５１…絶縁基板、５２…導電層、５７…プローブ、５８，５８Ａ，５８Ｂ…位置制御装置、５９…読み出し／書き込み回路、６０…保護層、６１…半導体チップ、６２…サーボ領域、６３…周辺回路領域、７１…ゲート絶縁層、７３，７４…ソース／ドレイン電極、７５…反強磁性層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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