(57)【特許請求の範囲】
【請求項１】
光電変換部と複数の画素トランジスタからなる画素が２次元配列された画素領域と、
前記画素領域内に形成され、トレンチ内にエピタキシャル成長により形成された半導体層であって、光電変換部を構成する電荷蓄積領域の導電型と反対導電型である半導体層が埋め込まれて構成された画素間を分離する素子分離領域と、
多層配線層とは反対の半導体基板裏面側の受光面と
を有し、裏面照射型として構成した
固体撮像装置。
【請求項２】
前記半導体層は内部に空洞を有する
請求項１記載の固体撮像装置。
【請求項３】
前記空洞が半導体基板裏面に露出している
請求項２記載の固体撮像装置。
【請求項４】
前記半導体基板裏面に露出した前記空洞に絶縁膜が埋め込まれている
請求項３記載の固体撮像装置。
【請求項５】
前記半導体基板裏面に露出した前記空洞に絶縁膜を介して遮光膜が埋め込まれている
請求項３記載の固体撮像装置。
【請求項６】
前記半導体基板裏面に露出した前記空洞に遮光膜が埋め込まれている
請求項３記載の固体撮像装置。
【請求項７】
前記絶縁膜が負の固定電荷を有する膜である
請求項４又は５記載の固体撮像装置。
【請求項８】
半導体基板に表面から所要の深さのトレンチを形成する工程と、
前記トレンチ内にエピタキシャル成長により半導体層を埋め込み素子分離領域を形成する工程と、
前記半導体基板に光電変換部と複数の画素トランジスタからなる画素を形成し、前記素子分離領域で分離された画素が２次元配列された画素領域を形成する工程と、
前記半導体基板の表面上に層間絶縁膜を介して複数層の配線を配置した多層配線層を形成する工程と、
前記多層配線層上に支持基板を貼り合わせる工程と、
前記素子分離領域が前記半導体基板の裏面に露出し、半導体基板の裏面を受光面とするように、前記半導体基板を薄膜化する工程と
を有し、
前記前記素子分離領域の半導体層は、前記光電変換部を構成する電荷蓄積領域の導電型と反対導電型で形成する
固体撮像装置の製造方法。
【請求項９】
前記半導体層は、内部に空洞を有して形成する
請求項８記載の固体撮像装置の製造方法。
【請求項１０】
前記トレンチを光電変換部が形成される活性層の深さより深く形成し、
前記薄膜化する工程では、前記空洞が半導体基板裏面に露出するように前記活性層の位置まで薄膜化する
請求項９記載の固体撮像装置の製造方法。
【請求項１１】
前記薄膜化する工程の後に、前記空洞内に絶縁膜を埋め込む工程を有する
請求項１０記載の固体撮像装置の製造方法。
【請求項１２】
前記薄膜化する工程の後に、前記空洞内に絶縁膜を介して遮光膜を埋め込む工程を有する
請求項１０記載の固体撮像装置の製造方法。
【請求項１３】
前記薄膜化する工程の後に、前記空洞内に遮光膜を埋め込む工程を有する
請求項１０記載の固体撮像装置の製造方法。
【請求項１４】
前記絶縁膜を負の固定電荷を有する膜で形成する
請求項１１又は１２記載の固体撮像装置の製造方法。
【請求項１５】
前記素子分離領域を形成する工程の直後に所要温度でアニールする工程を有する
請求項８乃至１３のいずれかに記載の固体撮像装置の製造方法。
【請求項１６】
固体撮像装置と、
前記固体撮像装置の光電変換部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路とを備え、
前記固体撮像装置は、請求項１乃至７のいずれかに記載の固体撮像装置で構成される
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置とその製造方法、並びに固体撮像装置を備えたカメラなどの電子機器に関する。
【背景技術】
【０００２】
固体撮像装置（イメージセンサ）として、ＣＭＯＳ固体撮像装置が知られている。ＣＭＯＳ固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラ、さらにカメラ付き携帯電話などの各種携帯端末機器等に用いられている。
【０００３】
ＣＭＯＳ固体撮像装置は、受光部となるフォトダイオードと複数の画素トランジスタにより単位画素を形成し、複数の画素を２次元的に配列して構成される。複数の画素トランジスタは、通常、転送トランジスタ、増幅トランジスタ、リセットトランジスタ及び選択トランジスタの４トランジスタ、あるいは選択トランジスタを省略した３トランジスタで構成される。あるいはこれらの画素トランジスタは、複数のフォトダイオードで共有することもできる。これらの複数の画素トランジスタに所望のパルス電圧を印加し、信号電流を読み出すために、画素トランジスタの各端子は、多層配線で接続される。
【０００４】
裏面照射型の固体撮像装置では、フォトダイオード、画素トランジスタが形成された半導体基板の表面上に層間絶縁膜を介して複数層の配線を配置した多層配線層が形成され、この多層配線層側に支持基板を貼り付けて半導体基板が薄膜化される。すなわち、基板裏面側から研削して半導体基板を所望の厚さにする。その後、研削面にカラーフィルタ、オンチップレンズを形成し、裏面照射型の固体撮像装置が構成される。
【０００５】
裏面照射型の固体撮像装置では、基板裏面側からフォトダイオードに光を入射する構造とすることで、開口率を増大し、感度の高い固体撮像装置を実現している。
【０００６】
一方、固体撮像装置において、画素間を分離する素子分離領域としては、不純物拡散層による素子分離領域、トレンチ構造による素子分離領域、あるいは選択酸化（ＬＯＣＯＳ）層による素子分離領域等が知られている。不純物拡散層及びトレンチ構造は、選択酸化層に比べて微細化に適している。
【０００７】
ＣＭＯＳ固体撮像装置に関する先行文献としては、特許文献１〜４などが知られている。特許文献１では、フォトダイオードが形成される半導体基板の一方の面側に配線を形成し、他方の側から可視光を取り込む裏面照射型のＣＭＯＳ固体撮像装置の基本構成が示されている。特許文献２では、ＣＭＯＳ固体撮像装置における素子分離領域をＳＴＩ構造とした構成が示されている。特許文献３では、裏面照射型のＣＭＯＳ固体撮像装置において、裏面側に遮光膜を配置した構成が示されている。特許文献４では、裏面照射型のＣＭＯＳ固体撮像装置において、受光面上に負の固定電荷を有する膜を形成し、界面の暗電流を抑制するようにした構成が示されている。固体撮像装置における素子分離領域として、内部が中空に保たれたトレンチで形成した構成も知られている（特許文献５参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−３１７８５号公報
【特許文献２】特開２００５−３０２９０９号公報
【特許文献３】特開２００５−３５３９５５号公報
【特許文献４】特開２００７−２５８６８４号公報
【特許文献５】特開２００４−２２８４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
裏面照射型の固体撮像装置では、フォトダイオードが形成された半導体基板の裏面側から光が入射されるので、光電変換が裏面側で最も多く発生する。従って、裏面付近で光電変換された電荷（例えば電子）の隣接画素への漏れ込みによる混色を抑制することが重要である。
【００１０】
ところで、隣接するフォトダイオード間の素子分離領域を、基板表面側からのイオン注入とアニール処理による不純物拡散層で形成した場合、高エネルギーイオン注入の散乱により基板裏面側の深い位置になるほど注入不純物が横方向に広がってしまう。このため、微細画素では基板裏面付近の横方向の電界が弱く、光電変換した電荷の隣接画素への混色の抑制が困難であった。
【００１１】
そこで、基板裏面からイオン注入で不純物を注入し、すでに形成されている多層配線にダメージを与えないようにレーザアニール等でシリコン最表面だけを活性化して不純物拡散層による素子分離領域を形成する方法が検討されている。しかし、不純物の熱拡散抑制とイオン注入による結晶欠陥の回復を両立するのが困難である。
【００１２】
また、基板裏面にトレンチを形成して物理的に画素を分離する素子分離領域を形成し、隣接画素への電荷の漏れ込みを抑制する方法などが検討された。しかし、上記と同じく形成済みの多層配線に熱がかけられないので、トレンチ加工による白点、暗電流の発生要因を解消することが困難であった。すなわち、トレンチ内壁をｐ型不純物層でホールピニングすることや、アニールなどで欠陥を回復させることができないという課題があった。
【００１３】
一方、隣接画素への電荷の漏れ込みは感度の低下をもたらす。
【００１４】
本発明は、上述の点に鑑み、白点、暗電流の発生及び混色を抑制し、感度の向上を図った固体撮像装置とその製造方法を提供するものである。
本発明は、かかる固体撮像装置を備えたカメラなどの電子機器を提供するものである。
【課題を解決するための手段】
【００１５】
本発明に係る固体撮像装置は、光電変換部と複数の画素トランジスタからなる画素が２次元配列された画素領域と、画素領域内に形成され、トレンチ内にエピタキシャル成長により形成された半導体層であって、光電変換部を構成する電荷蓄積領域の導電型と反対導電型である半導体層が埋め込まれて構成された画素間を分離する素子分離領域を有する。さらに、多層配線層とは反対の半導体基板裏面側の受光面を有し、裏面照射型として構成される。
【００１６】
本発明の固体撮像装置では、トレンチ内にエピタキシャル成長による半導体層を埋め込んで素子分離領域が形成される。この半導体層は、エピタキシャル成長層で形成されるので、イオン注入による注入欠陥が入らず、信号電荷とは反対電荷のピニング層として機能する。半導体層は、エピタキシャル成長層で形成されるので、基板の深い位置でもイオン注入のような横方向に広がることがなく、基板裏面での電界強度を強く維持でき、素子分離領域の分離能力を上げることができる。
【００１７】
本発明に係る固体撮像装置の製造方法は、半導体基板に表面から所要の深さのトレンチを形成する工程と、トレンチ内にエピタキシャル成長により半導体層を埋め込み素子分離領域を形成する工程を有する。その後、半導体基板に光電変換部と複数の画素トランジスタからなる画素を形成し、上記素子分離領域で分離された画素が２次元配列された画素領域を形成する工程と、半導体基板の表面上に層間絶縁膜を介して複数層の配線を配置した多層配線層を形成する工程を有する。その後、多層配線層上に支持基板を貼り合わせる工程と、素子分離領域が半導体基板の裏面に露出し、半導体基板の裏面を受光面とするように、半導体基板を薄膜化する工程を有する。そして素子分離領域の半導体層は、光電変換部を構成する電荷蓄積領域の導電型と反対導電型で形成する。
【００１８】
本発明の固体撮像装置の製造方法では、トレンチ内にエピタキシャル成長により半導体層を埋め込み素子分離領域を形成する工程、素子分離領域が半導体基板の裏面に露出し、半導体基板の裏面を受光面とするように、半導体基板を薄膜化する工程を有する。これらの工程により、上記したようにトレンチ内の半導体層が信号電荷とは反対電荷に対するピニング機能を有し、また分離能力の高い素子分離領域を形成することができる。
【００１９】
本発明に係る電子機器は、固体撮像装置と、固体撮像装置の光電変換部に入射光を導く光学系と、固体撮像装置の出力信号を処理する信号処理回路とを備える。固体撮像装置は、光電変換部と複数の画素トランジスタからなる画素が２次元配列された画素領域と、撮像領域内に形成され、トレンチ内にエピタキシャル成長により形成された半導体層であって、光電変換部を構成する電荷蓄積領域の導電型と反対導電型である半導体層が埋め込まれた構成された画素間を分離する素子分離領域を有する。さらに、多層配線層とは反対の半導体基板裏面側の受光面を有し、裏面照射型として構成される。
【００２０】
本発明の電子機器では、固体撮像装置として、上記本発明の固体撮像装置を備えるので、固体撮像装置の素子分離領域において、信号電荷とは反対電荷のピニング機能と高い素子分離能力を有する。
【発明の効果】
【００２１】
本発明に係る固体撮像装置によれば、トレンチ内のエピタキシャル成長による半導体層がピニング層として機能するので、素子分離領域における白点、暗電流の発生を抑制することができる。素子分離領域の分離能力が上がるので、光電変換した電荷の隣接画素への漏れ込みを阻止し、混色を抑制し、感度を向上することができる。
【００２２】
本発明に係る固体撮像装置の製造方法によれば、白点、暗電流及び混色の発生を抑制し、感度を向上させた固体撮像装置を製造することができる。
【００２３】
本発明に係る電子機器によれば、上記本発明の固体撮像装置を備えるので、白点、暗電流及び混色の発生を抑制し、感度を向上させた高画質のカメラなどの電子機器を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の各実施の形態に適用される固体撮像装置の一例を示す概略構成図である。
【図２】本発明に係る固体撮像装置の第１実施の形態を示す概略構成図である。
【図３】Ａ〜Ｃ  第１実施の形態に係る固体撮像装置の製造方法の一例を示す製造工程図（その１）である。
【図４】Ｄ〜Ｆ  第１実施の形態に係る固体撮像装置の製造方法の一例を示す製造工程図（その２）である。
【図５】Ｇ〜Ｈ  第１実施の形態に係る固体撮像装置の製造方法の一例を示す製造工程図（その３）である。
【図６】第１実施の形態に係る固体撮像装置の製造方法の一例を示す製造工程図（その４）である。
【図７】Ａ，Ｂ  トレンチ内に空洞を有するｐ半導体層をエピタキシャル成長で形成する一例の工程図である。
【図８】本発明に係る素子分離領域の形成方法の説明に供する概略断面図である。
【図９】Ａ，Ｂ  本発明に係る固体撮像装置の第３実施の形態を示す要部の概略構成図、及び素子分離領域の拡大図である。
【図１０】Ａ，Ｂ  本発明に係る固体撮像装置の第４実施の形態を示す要部の概略構成図、及び素子分離領域の拡大図である。
【図１１】Ａ，Ｂ  本発明に係る固体撮像装置の第４実施の形態を示す要部の概略構成図である。
【図１２】Ａ，Ｂ  本発明に係る固体撮像装置の第５実施の形態を示す要部の概略構成図である。
【図１３】本発明に係る固体撮像装置の第６実施の形態を示す要部の概略構成図である。
【図１４】本発明の第７実施の形態に係る電子機器の概略構成図である。
【発明を実施するための形態】
【００２５】
以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＣＭＯＳ固体撮像装置の概略構成例
２．第１実施の形態（固体撮像装置の構成例とその製造方法例）
３．第２実施の形態（固体撮像装置の構成例とその製造方法例）
４．第３実施の形態（固体撮像装置の構成例とその製造方法例）
５．第４実施の形態（固体撮像装置の構成例とその製造方法例）
６．第５実施の形態（固体撮像装置の構成例とその製造方法例）
７．第６実施の形態（固体撮像装置の構成例とその製造方法例）
８．第７実施の形態（電子機器の構成例）
【００２６】
＜１．ＣＭＯＳ固体撮像装置の概略構成例＞
図１に、本発明の各実施の形態に適用されるＭＯＳ固体撮像装置の一例の概略構成を示す。本例の固体撮像装置１は、図１に示すように、半導体基板１１例えばシリコン基板に光電変換部を含む複数の画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。画素２としては、１つの光電変換部と複数の画素トランジスタからなる単位画素を適用することができる。また、画素２としては、複数の光電変換部が転送トランジスタを除く他の画素トランジスタを共有した、いわゆる画素共有の構造を適用することができる。複数の画素トランジスタは、転送トランジスタ、リセットトランジスタ、増幅トランジスタ及び選択トランジスタの４トランジスタ、あるいは選択トランジスタを省略した３トランジスタで構成することができる。
【００２７】
周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８など、いわゆるロジック回路を有して構成される。
【００２８】
制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。
【００２９】
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走する。そして、垂直信号線９を通して各画素２の光電変換素子となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基く画素信号をカラム信号処理回路５に供給する。
【００３０】
カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳや、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
【００３１】
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
【００３２】
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。
【００３３】
＜２．第１実施の形態＞
［固体撮像装置の構成例］
図２に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第１実施の形態を示す。第１実施の形態に係る固体撮像装置２１は、薄膜化されたシリコン半導体基板２２に、光電変換部となるフォトダイオードＰＤと、複数の画素トランジスタからなる複数の単位画素を規則的に２次元配列した画素領域を有して構成される。フォトダイオードＰＤは、半導体基板２２の厚み方向の全域にわたり、光電変換と電荷蓄積を兼ねた第１導電型、本例ではｎ型の電荷蓄積領域２３と、その表裏両界面の暗電流抑制を兼ねる第２導電型、本例ではｐ型の半導体領域２５及び２４とを有して形成される。フォトダイオードＰＤは、複数の画素トランジスタの下方に延長するように形成される。複数の画素トランジスタは、半導体基板２２の表面２２ａ側に形成されたｐ型の半導体ウェル領域２６に形成される。図示では、複数の画素トランジスタを、そのうちの転送トランジスタＴｒ１で代表して示している。転送トランジスタＴｒ１は、フォトダイオードＰＤをソースとし、ｎ型半導体領域によるフローティングディフージョンＦＤをドレインとして、ゲート絶縁膜２７を介して形成した転送ゲート電極２８を有して形成される。
【００３４】
半導体基板２２の表面側に層間絶縁膜３１を介して複数層の配線３２を配置した多層配線層３３が形成され、この多層配線層３３上に支持基板３５が貼り合わされる。配線３２は、配置の制限がなく、フォトダイオードＰＤ上にも形成される。半導体基板２２の多層配線層３３とは反対側の裏面２２ｂが受光面となり、この基板裏面２２ｂ上に反射防止膜（図示せず）などの絶縁膜、入射光の隣接画素への入射を阻止するための遮光膜（図示せず）、等が形成される。さらにカラーフィルタ３６及びオンチップレンズ３７が形成される。光は、オンチップレンズ３７を通して半導体基板２２の裏面２２ｂ側よりフォトダイオードＰＤに照射される。
【００３５】
そして、本実施の形態では、画素を分離するための素子分離領域４１が、半導体基板２２にトレンチ４２を形成し、このトレンチ４２内にエピタキシャル成長による半導体層４３を埋め込んで構成される。半導体層４３は、フォトダイオードＰＤのｎ型電荷蓄積領域２３とは反対導電型のｐ型半導体層で形成される。エピタキシャル成長による半導体層４３は、トレンチ内に完全に埋め込まれず、内部に深さ方向に延びる空洞（ボイド）４４を有して形成され、かつ半導体基板２２を薄膜化したときに基板裏面２２ｂに空洞４４が露出するように形成される。
【００３６】
後述の製造方法で示すように、トレンチ４２内にｐ型の半導体層４３をエピタキシャル成長して素子分離領域４１を形成し、アニール処理してｐ型の半導体層４３の活性化、及びトレンチ４２界面のダメージの回復を行って後、画素及び多層配線層３３が形成される。
【００３７】
フォトダイオードＰＤのｎ型電荷蓄積領域２３は、不純物濃度が半導体基板２２の表面２２ａ側で高く、表面２２ａ側から裏面２２ｂ側に向かって低くなるような濃度分布を有して形成されるのが望ましい。このような濃度分布を有するときは、基板裏面２２ｂ付近で光電変換された電荷が基板表面２２ａ側に移動しやすくなる。
【００３８】
第１実施の形態に係る固体撮像装置２１によれば、素子分離領域４１がトレンチ４２内にエピタキシャル成長によるｐ型の半導体層４３を埋め込んで構成される。エピタキシャル成長によるｐ型半導体層４３は、イオン注入による注入欠陥も入っておらず、ホールピニング層として形成される。一方、トレンチ４２は、多層配線層を形成する前のアニール処理で、エッチングダメージが回復されている。このように、素子分離領域４１では、トレンチ４２にエチングダメージがなく、ｐ型半導体層４３がピニング層として形成された状態であるので、配線３２に対して熱の影響を与えずに、素子分離領域４１の界面での白点、暗電流の発生を抑制することができる。また、ｐ型半導体層４３は、エピタキシャル成長で形成されるので、基板側の深い位置でもイオン注入のような横方向に広がることはなく、均一な不純物濃度が維持され、基板裏面２２ｂ付近での電界強度を強く維持することができる。よって、素子分離領域４１の分離能力が上がり、光電変換した電荷の隣接画素への漏れ込みを阻止し、混色を抑制することができる。
【００３９】
さらに、素子分離領域４１では、内部に深さ方向に延びる空洞４４を有し、空洞４４が基板裏面２２ｂに露出しているので、隣接する画素はこの空洞４４により物理的に分離される。従って、フォトダイオードＰＤ中の電荷が、隣接画素へ漏れ込むのを略ゼロにすることができる。基板裏面２２ｂ側で隣接画素へ漏れ込む電荷が抑制されるので、混色を抑制し、感度を向上することができる。
【００４０】
素子分離領域４１に空洞４４を有するので、斜め光が入射されても屈折率差で空洞４４とｐ型の半導体層４３との界面で入射光が反射される。この反射で隣接画素への光の漏れ込みが阻止されて隣接画素で光電変換されることがなく、混色を抑制することができる。一方、入射光は、空洞４４とｐ型の半導体層４３との界面で反射して該当するフォトダイオードＰＤに入射されるので、感度を向上することができる。
【００４１】
フォトダイオードＰＤのｎ型電荷蓄積領域２３では、裏面側から表面側に向かって不純物濃度が高くなる不純物濃度分布を有するときは、裏面付近で光電変換した電荷は、不純物濃度分布に沿って表面側へ移行して蓄積される。従って、電荷読み出し時のフローティングディフージョン部ＦＤへの電荷転送効率を向上することができる。
【００４２】
本実施の形態では、混色が抑制され、多画素化しても高感度でダイナミックレンジの大きい高画質な画像が得られる裏面照射型の固体撮像装置を提供することができる。
【００４３】
［固体撮像装置の製造方法例］
図３〜図６に、第１実施の形態に係る固体撮像装置２１の製造方法の一例を示す。本例は、先ず、図３Ａに示すように、ｐ型のシリコンの半導体基板２２を用意する。
【００４４】
次に、図３Ｂに示すように、半導体基板２２に、表面２２ａ側からｎ型不純物５１をイオン注入し、所要の温度でアニール処理して、後に形成するフォトダイオードの電荷蓄積領域となるｎ型半導体領域５２を形成する。このｎ型半導体領域５２は、イオン注入を打ち込みエネルギー及びドーズ量を異にして複数回行い、アニール処理して基板表面２２ａから深さ方向に不純物濃度が低くなるような不純物濃度分布を有するように形成するのが好ましい。ｎ型半導体領域５２は、画素領域に対応する領域に形成される。ｎ型半導体領域５２は、後に薄膜化された半導体基板２２の厚さ、すなわちフォトダイオードが形成される活性層６１の深さｄ１より深く形成することが好ましい。
【００４５】
次に、図３Ｃに示すように、半導体基板２２に、表面２２ａから上記フォトダイオードが形成される活性層６１の深さｄ１より深いトレンチ４２を形成する。このトレンチ４２は、素子分離領域に相当する位置に形成する。
【００４６】
次に、図４Ｄに示すように、エピタキシャル成長によりトレンチ４２内に高濃度のｐ型半導体層４３を埋め込み素子分離領域４１を形成する。このｐ型半導体層４３は、内部に深さ方向に延びる空洞（ボイド）４４が形成されるようにエピタキシャル成長する。
【００４７】
トレンチ４２内に、内部に空洞４４を有するｐ型半導体層４３をエピタキシャル成長で埋め込むには、次のような方法がある。例えば、図７Ａに示すように、異方性エッチング（ドライエッチング）でトレンチ４２Ａ（鎖線図示）を形成した後、基板表面２２ａにシリコン酸化膜５４及びシリコン窒化膜５５の積層絶縁膜５６を形成し、積層絶縁膜５６をマスクにトレンチ４２Ａを等方エッチングする。等方エッチングにより上縁にひさし部５３が形成されたようなトレンチ４２Ｂが形成される。次に、図７Ｂに示すように、トレンチ４２Ｂ内面よりエピタキシャル成長すると、ひさし部５３が閉じられて内部に深さ方向に延びる空洞４４が形成されたｐ型半導体層４３で、トレンチ４２Ｂが埋め込まれる。
【００４８】
他の方法として、内部に空洞４４が形成されるエピタキシャル成長条件の一例を示す。
基板温度：７５０℃〜８５０℃
チャンバー内の圧力：１０Ｔｏｒｒ〜７６０Ｔｏｒｒ
ＳｉＨ２Ｃｌ２（ＤＣＳ）の流量：１０〜１００ｓｃｃｍ
ＨＣｌ流量：１０〜３００ｓｃｃｍ
Ｈ２流量：１０〜５０ｓｌｍ
Ｂ２Ｈ６（１００ｐｐｍ／Ｈ２）：０．０１〜１０ｓｃｃｍ
【００４９】
次に、例えば８００℃程度のアニール処理を施し、トレンチ４２に埋め込まれたｐ型半導体層４３の活性化、トレンチ界面の結晶回復を行う。このアニール処理は後工程の熱処理で兼用することもできる。アニール処理により、図８に示すように、埋め込まれたｐ型半導体層４３のｐ型不純物が基板２２側に拡散し、ｐ型半導体層４３が実質的にトレンチ界面を包み込むようになり、トレンチ４２のエッチングダメージの影響を無くすことができる。
【００５０】
次に、図４Ｅに示すように、素子分離領域４１で分離された各画素に相当するｎ型半導体領域５２の表面側の一部にｐ型半導体ウェル領域２６を形成する。各画素におけるｎ型半導体領域５２で形成された光電変換及び電荷蓄積を兼ねるｎ型電荷蓄積領域２３の表面にｐ型半導体領域２５を形成し、フォトダイオードＰＤを形成する。ｐ型半導体領域２５は、暗電流抑制用のアキューミュレーション層を兼ねる。さらに、ｐ型半導体ウェル領域２６にｎ型半導体領域によるフローティングディフージョン部ＦＤを形成し、ゲート絶縁膜２７を介して転送ゲート電極２８を形成して転送トランジスタＴｒ１を形成する。この転送トランジスタＴｒ１の形成と同時に、ｐ型半導体ウェル領域２６の他部に一対のソース／ドレイン領域とゲート電極からなる他の画素トランジスタ、例えばリセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４を形成する。このようにして複数の画素が２次元配列された画素領域を形成する。さらに、画素領域の周辺に、ＣＭＯＳトランジスタによる周辺回路部（図示せず）を形成する。
【００５１】
次に、図４Ｆに示すように、半導体基板２２の表面上に層間絶縁膜３１を介して複数層の配線３２を配置した多層配線層３３を形成する。
【００５２】
次に、図５Ｇに示すように、例えばシリコン基板などによる支持基板３５を多層配線層３３上に貼り合わせる。
【００５３】
次に、図５Ｈに示すように、半導体基板２２の裏面側から活性層６１の厚さｄ１が残るまで研削、研磨して半導体基板を薄膜化する。すなわち、素子分離領域４１の空洞４４が半導体基板２２の裏面２２ｂに露出するように、活性層６１の位置まで半導体基板２２を薄膜化する。
【００５４】
次に、図６に示すように、薄膜化された半導体基板２２の裏面２２ｂを受光面とし、フォトダイオードＰＤのｎ型電荷蓄積領域２３の受光面となる裏面２２ｂにフォトダイオードＰＤを構成するｐ型半導体領域２４を形成する。ｐ型半導体領域２４は暗電流抑制用のアキューミュレーション層を兼ねる。さらに基板裏面２２ｂ上に反射防止膜などの絶縁膜６２を介して遮光すべき位置、図では素子分離領域４１に対応する位置に遮光膜６３を形成する。さらに、平坦化膜６４を介してカラーフィルタ３６及びオンチップレンズ３７を形成し、目的の固体撮像装置２１を得る。
【００５５】
本実施の形態の固体撮像装置の製造方法によれば、トレンチ４２内にエピタキシャル成長によってｐ型半導体層４３を埋め込んで素子分離領域４１を形成する工程を有している。ｐ型半導体層４３は、エピタキシャル成長により埋め込まれるのでイオン注入欠陥が発生せず、良好なホールピニング層として形成される。従って、白点、暗電流の発生及び混色を抑制し、感度の向上を図った裏面照射型の固体撮像装置２１を製造することができる。
【００５６】
ｐ型半導体層４３は、内部に空洞４４を有するようにエピタキシャル成長で形成するので、斜め光が入射してもｐ型半導体層４３と空洞４４との屈折率差でｐ型半導体層４３と空洞４４との界面で入射光が反射される。従って、隣接画素への入射光の漏れ込みを阻止し、混色を抑制することができる。空洞４４が基板裏面２２ｂに露出するように半導体基板２２の薄膜化が行われるので、さらに、混色を抑制することができる。
【００５７】
トレンチ４２内のｐ型半導体層４３の形成では、空洞４４ができることを許容できるので、エピタキシャル成長をボトムアップではなく横方向成長とすることができ、エピタキシャル成膜時間を大幅に削減することができる。空洞４４を基板裏面２２ｂで露出させているので、空洞４４の深さ、大きさのばらつきや、さらに下側のｐ型不純物濃度のばらつきによる分離特性のばらつきを無くすことができる。また、基板裏面２２ｂ側で空洞４４が露出したときに、空洞４４の線幅を測定することで、空洞４４の出来上がりを確認することができる。
【００５８】
半導体基板２２の表面工程で裏面のトレンチ４２を作り込み、裏面工程で空洞４４を露出させるので、素子分離領域４１と基板裏面２２ｂのオンチップレンズなどの集光構造とのリソグラフィーの合わせずれを抑制することができる。シリコンによるｐ型半導体層４３のエピタキシャル成長によりトレンチ４２を埋め戻しているので、熱サイクルがかかっても内部応力が発生せず、トレンチ４２の角部での応力集中による結晶欠陥の発生が起こらない。
【００５９】
＜３．第２実施の形態＞
［固体撮像装置の構成例］
図９に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第２実施の形態を示す。第２実施の形態に係る固体撮像装置６７は、画素を分離するための素子分離領域６８が、トレンチ４２内にエピタキシャル成長によるｐ型半導体層４３を有し、このｐ型半導体層４３の内部の空洞４４内に絶縁膜６９を埋め込んで構成される。この絶縁膜６９の埋め込みは空洞を有することなく充填される。絶縁膜６９は、図９Ａに示すように、空洞４４内と共に、基板表面２２ａのフォトダイオードＰＤを含む全面に延長して形成することができる。あるいは、絶縁膜６９は、図９Ｂに示すように、空洞４４内のみに形成することができる。
【００６０】
絶縁膜６９は、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いることができる。また、絶縁膜６９は、負の固定電荷を有する絶縁膜を用いることができる。負の固定電荷を有する絶縁膜は、例えば、二酸化ハフニウム（ＨｆＯ２）、三酸化二アルミニウム（Ａｌ２Ｏ３）、五酸化二タンタル（Ｔａ２Ｏ５）、三酸化二ランタン（Ｌａ２Ｏ３）もしくは三酸化二イットリウム（Ｙ２Ｏ３）等の膜を用いることができる。上記負の固定電荷を有する絶縁膜は、その他、Ｚｎ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｔｉ等の酸化膜を用いることもできる。負の固定電荷を有する絶縁膜の成膜方法は、例えば電子層蒸着（ＡＬＤ：Atomic Layer Deposition）法、ＭＯＣＶＤ法を用いることができる。負の固定電荷を有する絶縁膜を用いるときは、一種類の膜、あるいは複数種類の積層膜を用いることができる。例えば、負の固定電荷を有する膜として、２種の積層膜を用いることができる。
【００６１】
その他の構成は、第１実施の形態で説明したと同様であるので、図９において、図２と対応する部分には同一符号を付して重複説明を省略する。
【００６２】
第２実施の形態に係る固体撮像装置６７の製造方法の一例としては、前述の図５Ｈの半導体基板の薄膜化の工程の後、基板裏面に露出する空洞４４内を埋め込むように絶縁膜６９を形成する。半導体基板の薄膜化工程までの工程、及び空洞４４内を埋め込むように絶縁膜６９を形成した後の工程は、前述の第１実施の形態の固体撮像装置の製造工程と同様である（図３Ａ〜図５Ｈの工程、図６の工程参照）。
【００６３】
第２実施の形態に係る固体撮像装置６７によれば、トレンチ４２内に空洞４４を有するｐ半導体層４３を形成し、さらに空洞４４内に絶縁膜６９を埋め込んで素子分離領域６８が形成される。空洞４４内に絶縁膜６９を埋め込むことにより、隣接画素間が、さらに電気的に絶縁されるので、光電変換された電荷の隣接画素への漏れ込みが抑制される。また、埋め込まれた絶縁膜６９はシリコンのｐ型半導体層４３と屈折率が異なるので、斜め光が入射しても素子分離領域６８を通過して隣接画素で光電変換されることがない。つまり、斜め光はシリコン／絶縁膜界面で反射されて当該画素の中から外へ漏れることがなく、混色しない。
【００６４】
絶縁膜６９として、負の固定電荷を有する絶縁膜を用いるときは、素子分離領域６８のｐ型半導体層４３によるホールピニング状態を強化することができる。また、負の固定電荷を有する絶縁膜を、図９Ａに示すように、フォトダイオードＰＤの受光面上に延長して形成することきは、フォトダイオードＰＤと絶縁膜との界面、したがってｐ型半導体領域２４のホールピニング状態を強化することができる。従って、より白点、暗電流を抑制することができる。
【００６５】
その他、第２実施の形態の固体撮像装置６７及びその製造方法では、第１実施の形態で説明したと同様の効果を奏する。
【００６６】
＜４．第３実施の形態＞
［固体撮像装置の構成例］
図１０に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第３実施の形態を示す。第３実施の形態に係る固体撮像装置７１は、画素を分離するための素子分離領域７２が、トレンチ４２内にエピタキシャル成長によるｐ型半導体層４３を有し、このｐ型半導体層４３の内部の空洞４４内に絶縁膜６９を介して遮光膜７３を埋め込んで構成される。絶縁膜６９は、前述と同様に例えばシリコン酸化膜、シリコン窒化膜あるいは負の固定電荷を有する絶縁膜を用いることができる。負の固定電荷を有する絶縁膜を用いるときは、一種類の膜、あるいは複数種類の膜からなる積層膜を用いることができる。この積層膜は、例えば２種類の膜で形成することができる。絶縁膜６９は、図１０Ａに示すように、空洞４４内と共に、基板表面のフォトダイオードＰＤを含む全面に延長して形成することができる。あるいは、絶縁膜６９は、図１０Ｂに示すように、空洞４４内のみに形成することができる。
【００６７】
遮光膜７３としては、金属膜を用いることができる。なお、第２実施の形態では、素子分離領域７２内に遮光膜７３を有するので、図６で示す基板裏面上の遮光膜６４を省略することも可能である。
【００６８】
その他の構成は、第１実施の形態で説明したと同様であるので、図１０において、図２と対応する部分には同一符号を付して重複説明を省略する。
【００６９】
第３実施の形態に係る固体撮像装置７１の製造方法の一例としては、前述の図５Ｈの半導体基板の薄膜化の工程の後、基板裏面に露出する空洞４４内を埋め込むように絶縁膜６９及び遮光膜７３を形成する。半導体基板２２の薄膜化工程までの工程、及び空洞４４内を埋め込むように絶縁膜６９及び遮光膜７３を形成した後の工程は、前述の第１実施の形態の固体撮像装置の製造工程と同様である（図３Ａ〜図５Ｈの工程、図６の工程参照）。なお、遮光膜の形成を省略することもできる。
【００７０】
第３実施の形態に係る固体撮像装置によれば、トレンチ４２内に空洞４４を有するｐ半導体層４３を形成し、さらに空洞４２内に絶縁膜６９を介して遮光膜７３を埋め込んで素子分離領域７２が形成される。素子分離領域７２の中芯に遮光膜７３が形成されるので、この遮光膜７３でさらに隣接画素への電荷の漏れ込みが阻止され、あるいは斜め光が遮光膜７３で反射されて隣接画素への入射が阻止される。従って、素子分離領域７２の分離能力がより上がり、混色を抑制し、感度を向上することができる。
【００７１】
同時にｐ型半導体層により、素子分離領域７２での白点、暗電流の発生を抑制することができる。
【００７２】
絶縁膜６９として、負の固定電荷を有する絶縁膜を用いるときは、第２実施の形態で説明したと同様に、よりホールピニング状態が強化され、より白点、暗電流を抑制することができる。
【００７３】
その他、第３実施の形態の固体撮像装置及びその製造方法では、第１実施の形態で説明したと同様の効果を奏する。
【００７４】
＜５．第４実施の形態＞
［固体撮像装置の構成例］
図１１に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第４実施の形態を示す。第４実施の形態に係る固体撮像装置７５は、画素を分離するための素子分離領域７６が、トレンチ４２内にエピタキシャル成長によるｐ型半導体層４３を有し、このｐ型半導体層４３の内部の空洞４４内に遮光膜７３を埋め込んで構成される。遮光膜７３としては、金属膜を用いることができる。
【００７５】
その他の構成は、第１実施の形態で説明したと同様であるので、図１１において、図２と対応する部分には同一符号を付して重複説明を省略する。
【００７６】
第４実施の形態に係る固体撮像装置７５の製造方法の一例としては、前述の図５Ｈの半導体基板の薄膜化の工程の後、基板裏面に露出する空洞４４内を埋め込むように遮光膜７３を形成する。半導体基板２２の薄膜化工程までの工程、及び空洞４４内を埋め込むように遮光膜７３を形成した後の工程は、前述の第１実施の形態の固体撮像装置の製造工程と同様である（図３Ａ〜図５Ｈの工程、図６の工程参照）。
【００７７】
第４実施の形態に係る固体撮像装置７５によれば、トレンチ４２内に空洞４４を有するｐ半導体層４３を形成し、さらに空洞４４内に遮光膜７３を埋め込んで素子分離領域７６が形成される。この遮光膜７３でさらに隣接画素への電荷の漏れ込みが阻止され、あるいは斜め光が遮光膜反射されて隣接画素への入射が阻止される。従って、素子分離領域７６の分離能力がより上がり、混色を抑制し、感度を向上することができる。
【００７８】
同時にｐ型半導体層４３により、素子分離領域７６での白点、暗電流の発生を抑制することができる。
【００７９】
その他、第４実施の形態の固体撮像装置及びその製造方法では、第１実施の形態で説明したと同様の効果を奏する。
【００８０】
＜６．第５実施の形態＞
［固体撮像装置の構成例］
図１２に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第５実施の形態を示す。第５実施の形態に係る固体撮像装置７７は、画素を分離するための素子分離領域７８が、トレンチ４２内にエピタキシャル成長によるｐ型半導体層４３を有し、このｐ型半導体層４３の内部の空洞４４を有して構成される。このとき、空洞４４は、ｐ型半導体層４３内に閉じ込められ、半導体基板２２を薄膜化したときの基板裏面２２ｂに露出しないように形成される。
【００８１】
その他の構成は、第１実施の形態で説明したと同様であるので、図１２において、図２と対応する部分には同一符号を付して重複説明を省略する。
【００８２】
第５実施の形態に係る固体撮像装置７７の製造方法の一例としては、前述の図５Ｈの半導体基板２２の薄膜化の工程において、基板裏面に２２ｂに空洞４４が露出しない位置で薄膜化を停止する。半導体基板２２の薄膜化する前の工程までは、図３Ａ〜図５Ｇの工程と同じであり、空洞４４が露出しないように薄膜化した後の工程は、図６の工程と同じである。
【００８３】
第５実施の形態に係る固体撮像装置７７によれば、トレンチ４２内に空洞４４を有するｐ半導体層４３を形成し、空洞４４を露出しないでｐ型半導体層４３内に閉じ込めた状態で素子分離領域７８が形成される。かかる構成の素子分離領域７８においても、第１実施の形態と同様に、隣接する画素はこの空洞４４により物理的に分離される。従って、隣接画素への電荷の漏れ込みが阻止され、素子分離領域７８の分離能力がより上がり、混色を抑制し、感度を向上することができる。
【００８４】
同時にｐ型半導体層４３により、素子分離領域７６での白点、暗電流の発生を抑制することができる。
【００８５】
その他、第５実施の形態の固体撮像装置及びその製造方法では、第１実施の形態で説明したと同様の効果を奏する。
【００８６】
＜７．第６実施の形態＞
［固体撮像装置の構成例］
図１３に、本発明に係る固体撮像装置、すなわち裏面照射型のＣＭＯＳ固体撮像装置の第６実施の形態を示す。本実施の形態は、複数のフォトダイオードが転送トランジスタを除く他の画素トランジスタを共有した、いわゆる画素共有の固体撮像装置に適用した場合である。本例では４画素共有の固体撮像装置である。
【００８７】
第６実施の形態に係る固体撮像装置８０は、縦２画素、縦２画素の計４画素のフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］を１共有単位（いわゆる４画素共有）として、この１共有単位を複数、２次元配列して画素領域が構成される。１共有単位は、４つのフォトダイオードＰＤ［ＰＤ１〜ＰＤ４］に対して１つのフローティングディフージョン部ＦＤを共有する。また、画素トランジスタとしては、４つの転送トランジスタＴｒ１［Ｔｒ１１〜Ｔｒ１４］と、共有する各１つずつのリセットトランジスタＴｒ２、増幅トランジスタＴｒ３及び選択トランジスタＴｒ４で構成される。この４画素共有の等価回路の説明は周知であるので省略する。
【００８８】
フローティングディフージョン部ＦＤは、４つのフォトダイオードＰＤ１〜ＰＤ４に囲まれた中央に配置される。転送トランジスタＴｒ１１〜Ｔｒ１４は、それぞれ共通のフローティングディフージョン部ＦＤと、このフローティングディフージョン部ＦＤと各対応するフォトダイオードＰＤとの間に配置された転送ゲート電極８１［８１１〜８１４］とを有して形成される。
【００８９】
フォトダイオードＰＤ１〜ＰＤ４が形成された、いわゆるフォトダイオード形成領域の下側のトランジスタ形成領域に、４画素が共有するリセットトランジスタＴｒ２、増幅トランジスタＴｒ３、選択トランジスタＴｒ４が形成される。
【００９０】
リセットトランジスタＴｒ２は、一対のソース／ドレイン領域８２及び８３とリセットゲート電極８３を有して形成される。増幅トランジスタＴｒ３は、一対のソース／ドレイン領域８３及び８４と増幅ゲート電極８７を有して形成される。選択トランジスタＴｒ４は、一対のソース／ドレイン領域８４及び８５と選択ゲート電極８８を有して形成される。共有するフローティングディフージョン部ＦＤは、配線（図示せず）を介して増幅トランジスタＴｒ３の増幅ゲート電極８７と、リセットトランジスタＴｒ２の一方のソース／ドレイン領域８２に接続される。
【００９１】
各フォトダイオードＰＤ１〜ＰＤ４、及び共有する画素トランジスタＴｒ２〜Ｔｒ４を囲む素子分離領域８９が、前述した第１〜第４実施の形態で示す素子分離領域４１、６８、７２、７６のいずれかで形成される。
【００９２】
第６実施の形態に係る固体撮像装置８０の製造方法の一例としては、前述の第１〜第４実施の形態で説明した製造方法に準じて形成することができる。
【００９３】
第６実施の形態に係る４画素共有の固体撮像装置８０によれば、裏面照射型において、素子分離領域８９を前述の素子分離領域４１、６８、７２、７６、７７のいずれかで形成するので、白点、暗電流の発生及び混色を抑制し、感度を向上することができる。その他、第１〜第４実施の形態で説明したと同様の効果を奏する。
【００９４】
上述の各実施の形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｎ型、第２導電型をｐ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合ｎ型が第２導電型，ｐ型が第１導電型となる。
【００９５】
＜８.第７実施の形態＞
［電子機器の構成例］
上述の本発明に係る固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。
【００９６】
図１４に、本発明に係る電子機器の一例としてカメラに適用した第７実施の形態を示す。本実施形態例に係るカメラは、静止画像又は動画撮影可能なビデオカメラを例としたものである。本実施形態例のカメラ９１は、固体撮像装置９２と、固体撮像装置９２の受光センサ部に入射光を導く光学系９３と、シャッタ装置９４と、固体撮像装置９２を駆動する駆動回路９５と、固体撮像装置９２の出力信号を処理する信号処理回路９６とを有する。
【００９７】
固体撮像装置９２は、上述した各実施の形態の固体撮像装置のいずれかが適用される。光学系（光学レンズ）９３は、被写体からの像光（入射光）を固体撮像装置９２の撮像面上に結像させる。これにより、固体撮像装置９２内に、一定期間信号電荷が蓄積される。光学系９３は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置９４は、固体撮像装置９２への光照射期間及び遮光期間を制御する。駆動回路９５は、固体撮像装置９２の転送動作及びシャッタ装置９４のシャッタ動作を制御する駆動信号を供給する。駆動回路９５から供給される駆動信号（タイミング信号）により、固体撮像装置９２の信号転送を行う。信号処理回路９６は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。
【００９８】
第７実施の形態に係る電子機器によれば、裏面照射型の固体撮像装置９２において、白点、暗電流の発生及び混色を抑制し、感度を向上することができる。従って、混色が無く、多画素化しても高感度でダイナミックレンジの大きい高画質の電子機器を提供することがでる。例えば、画質を向上したカメラなどを提供することができる。
【符号の説明】
【００９９】
２１・・固体撮像装置、２２・・半導体基板、ＰＤ・・フォトダイオード、２３・・ｎ型電荷蓄積領域、２４、２５・・ｐ型半導体領域、２６・・ｐ型半導体ウェル領域、ＦＤ・・フローティングディフージョン部、Ｔｒ１・・転送トランジスタ、３１・・層間絶縁膜、３２・・配線、３３・・多層配線層、３５・・支持基板、３６・・カラーフィルタ、３７・・オンチップレンズ、３８・・画素、４１・・素子分離領域、４２・・トレンチ、４３・・ｐ型半導体層、４４・・空洞
【図１】
0005682174.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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