(57)【特許請求の範囲】
【請求項１】
半導体基板に、アライメントマークとなる溝を形成する工程と、
前記溝が形成された前記半導体基板上に、前記アライメントマークに位置合わせして、素子分離領域となる領域を露出し、素子領域となる領域を覆うマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板を異方性エッチングし、前記半導体基板の前記素子分離領域となる領域に、素子分離溝を形成する工程と、
前記素子分離溝を絶縁膜で埋め込み、素子分離絶縁膜を形成する工程とを有し、
前記溝を形成する工程では、前記マスク膜の厚さに相当する深さよりも浅い溝を形成し、
前記溝を形成する工程の後、前記マスク膜を形成する工程の前に、前記半導体基板上にエピタキシャル半導体層を形成する工程を更に有し、
前記エピタキシャル半導体層の膜厚は前記溝の幅よりも小さく、前記エピタキシャル半導体層の表面に前記溝の深さと同じ段差が形成されている
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に、アライメントマークとなる溝を形成する工程と、
前記溝が形成された前記半導体基板上に、前記アライメントマークに位置合わせして、素子分離領域となる領域を露出し、素子領域となる領域を覆うマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板を異方性エッチングし、前記半導体基板の前記素子分離領域となる領域に、素子分離溝を形成する工程と、
前記素子分離溝を絶縁膜で埋め込み、素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜を形成する工程後に、導電膜を形成する工程と、
前記導電膜をパターニングして配線を形成する工程とを有し、
前記溝を形成する工程では、前記マスク膜の厚さに相当する深さよりも浅い溝を形成し、
前記配線を形成する工程では、前記溝が形成された領域上の全体に前記導電膜が残存するように、前記導電膜をパターニングする
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記配線は、ゲート電極である
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板に、アライメントマークとなる溝を形成する工程と、
前記溝が形成された前記半導体基板上に、前記アライメントマークに位置合わせして、素子分離領域となる領域を露出し、素子領域となる領域を覆うマスク膜を形成する工程と、
前記マスク膜をマスクとして前記半導体基板を異方性エッチングし、前記半導体基板の前記素子分離領域となる領域に、素子分離溝を形成する工程と、
前記素子分離溝を絶縁膜で埋め込み、素子分離絶縁膜を形成する工程とを有し、
前記溝を形成する工程では、前記マスク膜の厚さに相当する深さよりも浅い溝を形成し、
前記溝を形成する工程の後、前記マスク膜を形成する工程の前に、前記アライメントマークに位置合わせして、前記半導体基板の所定の領域に所定の不純物をイオン注入する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記マスク膜を形成する工程は、
前記溝が形成された前記半導体基板上に、前記マスク膜を形成する工程と、
前記マスク膜上に、前記アライメントマークに位置合わせして、前記素子分離領域を露出し、前記素子領域を覆うフォトレジスト膜を形成する工程と、
前記フォトレジスト膜をマスクとして前記マスク膜をエッチングし、前記フォトレジスト膜のパターンを前記マスク膜に転写する工程とを有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。
【０００３】
不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１６１１１４号公報
【特許文献２】米国特許第６４２６２７９号明細書
【特許文献３】米国特許第６４８２７１４号明細書
【非特許文献】
【０００５】
【非特許文献１】A. Asenov, "Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0.1-μm MOSFET's with Epitaxial and δ-Doped Channels", IEEE Transactions on Electrond Devices, Vol. 46, NO. 8, p. 1718, 1999
【非特許文献２】Woo-Hyeong Lee, "MOS Device Structure Development for ULSI: Low Power/High Speed Operation", Microelectron. Reliab., Vol. 37, No. 9, pp. 1309-1314, 1997
【非特許文献３】A. Hokazono et al., "Steep Channel Profiles in n/pMOS Controlled by Boron-Doped Si:C Layers for Continual Bulk-CMOS Scaling", IEDM09-673
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、提案されている上記技術を半導体装置の製造プロセスに組み込むための方法については、具体的な提案されていなかった。特に、上記技術を半導体装置の製造プロセスに採用することにより生じる新たな課題や、その解決手段について、具体的な検討はなされていなかった。
【０００７】
本発明の目的は、高性能・高信頼性を実現しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板に、アライメントマークとなる溝を形成する工程と、前記溝が形成された前記半導体基板上に、前記アライメントマークに位置合わせして、素子分離領域となる領域を露出し、素子領域となる領域を覆うマスク膜を形成する工程と、前記マスク膜をマスクとして前記半導体基板を異方性エッチングし、前記半導体基板の前記素子分離領域となる領域に、素子分離溝を形成する工程と、前記素子分離溝を絶縁膜で埋め込み、素子分離絶縁膜を形成する工程とを有し、前記溝を形成する工程では、前記マスク膜の厚さに相当する深さよりも浅い溝を形成する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置の製造方法によれば、アライメントマーク用の溝の形成領域においてマスク膜の残渣が生じるのを防止することができる。これにより、残渣が原因のパターン不良等が発生するのを防止することができ、信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、一実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】図３は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】図３は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】図５は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】図６は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】図７は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】図１０は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】図１２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１３】図１３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１４】図１４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１５】図１５は、一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１６】図１６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１７】図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図１８】図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図１９】図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２０】図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２１】図２１は、一実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２２】図２２は、一実施形態による半導体装置の製造方法の効果を示す工程断面図（その１）である。
【図２３】図２３は、一実施形態による半導体装置の製造方法の効果を示す工程断面図（その２）である。
【図２４】図２４は、一実施形態による半導体装置の製造方法の効果を示す工程断面図（その３）である。
【図２５】図２５は、一実施形態による半導体装置の製造方法の効果を示す工程断面図（その４）である。
【図２６】図２６は、一実施形態による半導体装置の製造方法の効果を示す工程断面図（その５）である。
【発明を実施するための形態】
【００１１】
一実施形態による半導体装置及びその製造方法について図１乃至図２６を用いて説明する。
【００１２】
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２２乃至図２６は、実施形態による半導体装置の製造方法の効果を示す工程断面図である。
【００１３】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１４】
シリコン基板１０上には、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）と、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）と、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）と、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）とが形成されている。低電圧トランジスタは、主に、高速動作が必要とされる回路部分に用いられるものである。高電圧トランジスタは、３．３Ｖ Ｉ／Ｏ等、高電圧の印加される回路部分に用いられるものである。
【００１５】
低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）は、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に形成されている。
【００１６】
低電圧ＮＭＯＳトランジスタ形成領域１６のシリコン基板１０内には、Ｐウェル２０と、Ｐ型高濃度不純物層２２とが形成されている。Ｐ型高濃度不純物層２２上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）が形成されている。
【００１７】
低電圧ＰＭＯＳトランジスタは、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に形成されている。
【００１８】
低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン基板１０内には、Ｎウェル２８と、Ｎ型高濃度不純物層３０とが形成されている。Ｎ型高濃度不純物層３０上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）が形成されている。
【００１９】
高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）は、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に形成されている。
【００２０】
高電圧ＮＭＯＳトランジスタ形成領域３２のシリコン基板１０内には、Ｐウェル３６と、Ｐ型不純物層３８とが形成されている。Ｐ型不純物層３８は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＮＭＯＳトランジスタのＰ型高濃度不純物層２２よりも低濃度且つなだらかな不純物分布になっている。Ｐ型不純物層３８上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）が形成されている。
【００２１】
高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）は、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に形成されている。
【００２２】
高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン基板１０内には、Ｎウェル４４と、Ｎ型不純物層４６とが形成されている。Ｎ型不純物層４６は、接合耐圧やホットキャリア耐性を向上するために、低電圧ＰＭＯＳトランジスタのＮ型高濃度不純物層３０よりも低濃度且つなだらかな不純物分布になっている。Ｎ型不純物層４６上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）が形成されている。
【００２３】
各トランジスタのゲート電極６６上及びソース／ドレイン領域７８，８０上には、金属シリサイド膜８４が形成されている。
【００２４】
４種類のトランジスタが形成されたシリコン基板１０上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、トランジスタに接続されたコンタクトプラグ８８が埋め込まれている。コンタクトプラグ８８には、配線９０が接続されている。
【００２５】
このように、本実施形態による半導体装置は、２種類の低電圧トランジスタと、２種類の高電圧トランジスタとを有している。
【００２６】
次に、本実施形態による半導体装置の製造方法について図２乃至図２１を用いて説明する。図２乃至図１７は４種類のトランジスタの形成領域を含む工程断面図であり、図１８乃至図１９はアライメントマーク形成領域を拡大した工程断面図である。
【００２７】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する（図１８（ａ））。溝１２の深さは、後工程で形成するシリコン窒化膜５４の膜厚よりも浅く形成する。ここでは、例えば、７０ｎｍとする。
【００２８】
本実施形態による半導体装置の製造方法では、素子分離絶縁膜５８の形成前に、ウェルやチャネル不純物層を形成する。溝１２は、素子分離絶縁膜５８の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。
【００２９】
なお、素子分離絶縁膜５８の形成前にウェルやチャネル不純物層を形成するのは、シリコン酸化膜１４，５２，６０を除去する際の素子分離絶縁膜５８の膜減りを抑制するためである。
【００３０】
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図３）。
【００３１】
次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００３２】
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に、Ｐウェル２０と、Ｐ型高濃度不純物層２２とを形成する（図３）。
【００３３】
Ｐウェル２０は、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型高濃度不純物層２２は、例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギー５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、炭素イオン（Ｃ＋）を、加速エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２の条件で、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入することにより形成する。ゲルマニウムは、シリコン基板１０を非晶質化してボロンイオンのチャネリングを防止するとともに、シリコン基板１０を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、Ｐ型高濃度不純物層２２を形成する炭素及びボロンよりも先にイオン注入する。
【００３４】
次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。
【００３５】
次いで、フォトリソグラフィにより、低電圧ＰＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００３６】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に、Ｎウェル２８と、Ｎ型高濃度不純物層３０とを形成する（図４）。
【００３７】
Ｎウェル２８は、例えば、リンイオンを、加速エネルギー３５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型高濃度不純物層３０は、砒素イオン（Ａｓ＋）を、例えば、加速エネルギー６ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００３８】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００３９】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２を露出し、他の領域を覆うフォトレジスト膜３４を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００４０】
次いで、フォトレジスト膜３４をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル３６と、Ｐ型不純物層３８とを形成する（図５）。
【００４１】
Ｐウェル３６は、例えば、ボロンイオンを、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型不純物層３８は、ボロンイオンを、例えば、加速エネルギー１５ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧ＮＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、炭素及びゲルマニウムのイオン注入を行わない。
【００４２】
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
【００４３】
次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ形成領域４０を露出し、他の領域を覆うフォトレジスト膜４２を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００４４】
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル４４と、Ｎ型不純物層４６とを形成する（図６）。
【００４５】
Ｎウェル４４は、例えば、リンイオン（Ｐ＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型不純物層４６は、リンイオンを、例えば、加速エネルギー３０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧PＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、砒素よりも拡散定数の大きいリンを用いている。
【００４６】
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
【００４７】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０を再結晶化するとともに、注入した不純物を格子位置に配置する。例えば、窒素雰囲気中で、６００℃１５０秒間の熱処理を行い、次いで１０００度０秒間の熱処理を行う。
【００４８】
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚３０ｎｍのノンドープのシリコン層４８をエピタキシャル成長する（図７）。
【００４９】
なお、シリコン層４８の膜厚はアライメントマークである溝１２の幅よりも十分に小さいため、溝１２上にシリコン層４８を形成した後も、シリコン層４８の表面には溝１２の深さと同じ段差が形成されている。
【００５０】
次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン層４８の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜５２を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。
【００５１】
次いで、シリコン酸化膜５２上に、例えばＬＰＣＶＤ法により、例えば膜厚９０ｎｍのシリコン窒化膜５４を堆積する（図１８（ｂ））。処理条件は、例えば、温度を７００℃、時間を６０分間とする。
【００５２】
前述の通り、溝１２の深さは予めシリコン窒化膜５４の膜厚よりも浅く設定されているため、溝１２を反映したシリコン層４８表面の段差部は、シリコン窒化膜５４によって完全に埋め込まれる。
【００５３】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜５４、シリコン酸化膜５２、シリコン層４８、及びシリコン基板１０を異方性エッチングし、各トランジスタ形成領域の間の領域を含む素子分離領域に、素子分離溝５６を形成する（図８、図１９（ａ））。なお、フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００５４】
次いで、例えばＩＳＳＧ法により、減圧下でシリコン層４８及びシリコン基板１０の表面をウェット酸化し、素子分離溝５６の内壁に、ライナー膜として、例えば膜厚２ｎｍのシリコン酸化膜を形成する。処理条件は、例えば、温度を８１０℃、時間を１２秒間とする。
【００５５】
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝５６をシリコン酸化膜によって埋め込む。
【００５６】
次いで、例えばＣＭＰ法により、シリコン窒化膜５４上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝５６に埋め込まれたシリコン酸化膜により、素子分離絶縁膜５８を形成する（図９）。この際、溝１２上のシリコン窒化膜５４表面の段差部にも、シリコン酸化膜５８ａが残存する（図１９（ｂ））。
【００５７】
次いで、シリコン窒化膜５４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜５８を、例えば３０ｎｍ程度エッチングする。このエッチングは、完成したトランジスタにおいて、シリコン層４８の表面の高さと素子分離絶縁膜５８の表面の高さとが同程度になるように調整するためのものである。
【００５８】
シリコン窒化膜５４上に残存するシリコン酸化膜５８ａの膜厚は、最大でも、溝１２の段差に相当する５０ｎｍ程度である。ＣＭＰの際のオーバー研磨も生じるため、実際の膜厚は５０ｎｍよりも薄くなっている。このため、シリコン窒化膜５４上に残存するシリコン酸化膜５８ａは、素子分離絶縁膜５８の高さを調整するためのエッチングの際に、完全に除去される（図２０（ａ））。
【００５９】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜５４を除去する。このとき、シリコン窒化膜５４上にはシリコン酸化膜５８ａは残存していないため、溝１２上のシリコン窒化膜５４を完全に除去することができる（図２０（ｂ））。これにより、深さの定まらない段差が発生したり、シリコン酸化膜５８ａが飛散することもない。
【００６０】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜５２を除去する。この際、シリコン酸化膜５２を完全に除去するために、膜厚３ｎｍのシリコン酸化膜５２に対して、熱酸化膜で５ｎｍ相当のエッチングを行う。
【００６１】
素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。
【００６２】
本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜５２のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、１０ｎｍと小さく抑えることができる。
【００６３】
次いで、熱酸化法により、例えば膜厚７ｎｍのシリコン酸化膜６０を形成する（図１０）。処理条件は、例えば、温度を７５０℃、時間を５２分間とする。
【００６４】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０を覆い、他の領域を露出するフォトレジスト膜６２を形成する。
【００６５】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜６２をマスクとしてシリコン酸化膜６０をエッチングする。これにより、低電圧ＮＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を除去する（図１１）。この際、シリコン酸化膜６０を完全に除去するために、膜厚７ｎｍのシリコン酸化膜６０に対して、熱酸化膜で１０ｎｍ相当のエッチングを行う。
【００６６】
素子分離絶縁膜５８のシリコン酸化膜は、高密度プラズマＣＶＤ法により堆積した膜であり、弗酸水溶液に対するエッチングレートは、熱酸化膜の２倍程度である。また、もしシリコン酸化膜中にイオン注入されると、イオン種にも依存するが、エッチングレートは更に増大する。高温の熱処理を施せばエッチングレートを小さくできるが、急峻なチャネル不純物分布を実現されるためには好ましくない。
【００６７】
本実施形態では、素子分離絶縁膜５８を形成するシリコン酸化膜に不純物がイオン注入されていないため、シリコン酸化膜６０のエッチングに伴う素子分離絶縁膜５８の沈み込み量は、２０ｎｍと小さく抑えることができる。
【００６８】
これにより、シリコン酸化膜５２，６０を除去する際の素子分離絶縁膜５８の沈み込み量の総和は、高電圧トランジスタ形成領域３２，４０で１０ｎｍ程度、低電圧トランジスタ形成領域１６，２４で３０ｎｍ程度と、小さく抑えることができる。
【００６９】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
【００７０】
次いで、熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜６４を形成する。処理条件は、例えば、温度を８１０℃、時間を８秒間とする。
【００７１】
次いで、ＮＯ雰囲気中で、例えば８７０℃、１３秒間の熱処理を行い、シリコン酸化膜６０，６４内に窒素を導入する。
【００７２】
こうして、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域３２に、シリコン酸化膜６０のゲート絶縁膜６０ａを形成する。また、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４に、シリコン酸化膜６０よりも薄いシリコン酸化膜６４のゲート絶縁膜６４ａを形成する（図１２）。
【００７３】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜６６ａを堆積する（図２１（ａ））。処理条件は、例えば、温度を６０５℃とする。
【００７４】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜６６ａをパターニングし、各トランジスタ形成領域にゲート電極６６を形成する（図１３）。
【００７５】
同時に、溝１２により形成されたアライメントマーク形成領域の全体を覆ってポリシリコン膜６６ａが残存するように、ポリシリコン膜６６ａをパターニングする（図２１（ｂ））。これにより、アライメントマーク形成領域にポリシリコン膜６６ａがサイドウォールとして残存し、後工程で飛散するなどの不具合を防止することができる。
【００７６】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＮ型不純物層６８を形成する。例えば、リンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｎ型不純物層６８を形成する。
【００７７】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６をマスクとしてＰ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＰ型不純物層７０を形成する。例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型不純物層７０を形成する。
【００７８】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、エクステンション領域となるＮ型不純物層７２を形成する。例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でイオン注入し、Ｎ型不純物層７２を形成する。
【００７９】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４に、ゲート電極６６をマスクとして選択的にイオン注入し、エクステンション領域となるＰ型不純物層７４を形成する（図１４）。例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量７×１０１４ｃｍ−２の条件でイオン注入し、Ｐ型不純物層７４を形成する。
【００８０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を堆積する。処理条件は、例えば、温度を５２０℃とする。
【００８１】
次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極６６の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ７６を形成する（図１５）。
【００８２】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＮ型不純物層７８を形成するとともに、ＮＭＯＳトランジスタのゲート電極６６にＮ型不純物を添加する。イオン注入条件は、例えば、リンイオンを、加速エネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２とする。
【００８３】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＰ型不純物層８０を形成するとともに、ＰＭＯＳトランジスタのゲート電極６６にＰ型不純物を添加する。イオン注入条件は、例えば、ボロンイオンを、加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ−２とする。
【００８４】
次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極６６中の拡散を行う。１０２５℃、０秒間の短時間熱処理は、ゲート電極６６とゲート絶縁膜との界面まで不純物を拡散させるのに十分である。
【００８５】
また、低電圧ＮＭＯＳトランジスタのチャネル部は炭素がボロンの拡散を抑制することにより、低電圧ＰＭＯＳトランジスタのチャネル部は砒素の拡散が遅いことにより、急峻な不純物分布を維持することができる。一方、高電圧ＮＭＯＳトランジスタのチャネル部は炭素が導入されていないことにより拡散は抑制されず、高電圧ＰＭＯＳトランジスタのチャネル部には砒素よりも拡散定数の大きいリンが導入されているため、なだらかな不純物分布を形成することができる。
【００８６】
こうして、シリコン基板１０上に、４種類のトランジスタを完成する。すなわち、低電圧ＮＭＯＳトランジスタ形成領域１６に、低電圧ＮＭＯＳトランジスタ（ＬＶ ＮＭＯＳ）を形成する。また、低電圧ＰＭＯＳトランジスタ形成領域２４に、低電圧ＰＭＯＳトランジスタ（ＬＶ ＰＭＯＳ）を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域に、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域に、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）を形成する（図１６）。
【００８７】
次いで、サリサイドプロセスにより、ゲート電極６６上、Ｎ型不純物層７８上、及びＰ型不純物層８０上に、金属シリサイド膜８４、例えばコバルトシリサイド膜を形成する。
【００８８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。
【００８９】
次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。
【００９０】
これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜８６を形成する。
【００９１】
次いで、例えばＣＭＰ法により、層間絶縁膜８６の表面を研磨し、平坦化する。
【００９２】
この後、層間絶縁膜８６に埋め込まれたコンタクトプラグ８８、コンタクトプラグ８８に接続された配線９０等を形成し、半導体装置を完成する（図１７）。
【００９３】
上述のように、本実施形態による半導体装置の製造方法では、溝１２の深さを、素子分離溝５６を形成する際のマスク膜として用いるシリコン窒化膜５４の膜厚よりも浅くしている。この理由について、図２２乃至図２５を用いて、より詳しく説明する。
【００９４】
図１８（ａ）に対応する工程において、シリコン窒化膜５４の膜厚よりも深い溝１２を形成する場合を想定する。ここでは、例えば深さが２００ｎｍの溝１２を形成するものとする（図２２（ａ））。
【００９５】
次いで、図１８（ｂ）に対応する工程において、シリコン層４８、シリコン酸化膜５２、及びシリコン窒化膜５４を形成する。シリコン窒化膜５４の膜厚は、溝１２の深さよりも薄い膜厚、例えば９０ｎｍとする。シリコン窒化膜５４は、溝１２の内部では、深い溝１２の内壁に沿って形成される（図２２（ｂ））。
【００９６】
次いで、図１９（ａ）に対応する工程において、シリコン層４８及びシリコン基板１０に、素子分離溝５８を形成する（図２３（ａ））。
【００９７】
次いで、図１９（ｂ）に対応する工程において、素子分離溝５６内に埋め込まれた素子分離絶縁膜５８を形成する。この際、溝１２上のシリコン窒化膜５４表面の段差部にも、シリコン酸化膜５８ａが残存する（図２３（ｂ））。
【００９８】
次いで、図２０（ａ）に対応する工程において、素子分離絶縁膜５８の高さを調節するために、素子分離絶縁膜５８を、例えば３０ｎｍ程度エッチングする。このとき、溝１２上に残存するシリコン酸化膜５８ａもエッチングされるが、深い段差部に埋め込まれたシリコン酸化膜５８ａを完全に除去することはできない（図２４（ａ））。
【００９９】
次いで、図２０（ｂ）に対応する工程において、シリコン窒化膜５４を除去する。このとき、シリコン窒化膜５４は深い段差の内壁に沿って形成されており、また、シリコン窒化膜５４の内側にはシリコン酸化膜５８ａが形成されているため、溝１２上のシリコン窒化膜５４を完全に除去することは困難である（図２４（ｂ））。
【０１００】
この結果、溝１２内のシリコン酸化膜５２とシリコン酸化膜５８ａとの間に、幅の狭い凹部が形成されてしまう。この凹部の深さは、シリコン窒化膜５４のエッチング速度の変動により、変動する。また、このような狭い凹部は、後の工程においてフォトレジストの残渣や塗布ムラの発生する原因となる。
【０１０１】
また、シリコン窒化膜５４を完全に除去するためにオーバーエッチング量を増加した場合に、溝１２の底部上のシリコン窒化膜５４が除去されると、溝１２内に埋め込まれたシリコン酸化膜５８ａが支えを失ってウェーハからリフトオフされて飛散する（図２５）。飛散したシリコン酸化膜５８ａは、他の部分に付着すると、後の工程でパターン不良の原因等になることがある。
【０１０２】
本実施形態による半導体装置の製造方法のように溝１２の深さをシリコン窒化膜５４の膜厚よりも浅くすることにより、図２４（ａ）の工程においてシリコン酸化膜５８ａが、図２４（ｂ）の工程においてシリコン窒化膜５４が、残存することを防止することができる。これにより、上述した種々の不具合を防止することができる。
【０１０３】
また、本実施形態による半導体装置の製造方法では、ゲート電極６６を形成するためのポリシリコン膜６６ａを、溝１２により形成されたアライメントマークの形成領域の全体を覆うように残存している。この理由について、図２６を用いて、より詳しく説明する。
【０１０４】
図２１（ａ）に対応する工程において、ゲート絶縁膜６０ａ，６４ａ上に、ポリシリコン膜６６ａを形成する（図２６（ａ））。
【０１０５】
次いで、図２１（ｂ）に対応する工程において、ゲート電極６６を形成する。このとき、溝１２の形状を反映した段差部には、サイドウォール状のポリシリコン膜６６ａの残渣６６ｂが発生する（図２６（ｂ））。
【０１０６】
溝１２の段差部に発生した残渣６６ｂは、オーバーエッチング量を増加した場合、より薄く、小さくなり、更にはパーティクル状になることもあり、その後の弗酸処理工程においてリフトオフされて飛散する。飛散した残渣６６ｂは、他の部分に付着すると、後の工程でパターン不良の原因等になることがある。
【０１０７】
本実施形態による半導体装置の製造方法のようにアライメントマークの形成領域の全体にポリシリコン膜６６ａを残存することにより、サイドウォール状のポリシリコン膜６６ａの残渣６６ｂが発生することを防止することができる。これにより、上述した不具合を防止することができる。
【０１０８】
このように、本実施形態によれば、アライメントマーク用の溝の深さを、素子分離絶縁膜の形成の際にマスク膜として用いるシリコン窒化膜の厚さに相当する深さよりも浅くするので、溝の形成領域においてマスク膜の残渣が生じるのを防止することができる。また、アライメントマークの形成領域の全体にゲート電極となる導電膜を残存するので、溝の形成領域において導電膜の残渣が生じるのを防止することができる。これらにより、残渣が原因のパターン不良等が発生するのを防止することができる。これにより、信頼性の高い半導体装置を製造することができる。
【０１０９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１１０】
例えば、上記実施形態では、チャネル不純物層上にエピタキシャル層を有するトランジスタを有する半導体装置の製造方法に適用したが、他の半導体装置の製造方法に適用することもできる。
【０１１１】
上記実施形態に記載の方法は、素子分離絶縁膜を形成する工程よりも前に、半導体基板に形成した溝をアライメントマークとして用いたフォトリソグラフィ工程を含む半導体装置の製造方法に、広く適用することができる。
【０１１２】
また、上記実施形態では、ゲート電極となる導電膜をアライメントマークの形成領域の全体に残存するようにしたが、必ずしもゲート電極となる導電膜である必要はない。上述の課題は、導電膜の形成される表面に溝の表面凹凸を反映した段差が形成されている場合に、共通して生じるものである。
【０１１３】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【符号の説明】
【０１１４】
１０…シリコン基板
１２…溝
１４，５２，６０，６４…シリコン酸化膜
１６…低電圧ＮＭＯＳトランジスタ形成領域
１８，２６，３４，４２，５０，６２…フォトレジスト膜
２０，３６…Ｐウェル
２２…Ｐ型高濃度不純物層
２４…低電圧ＰＭＯＳトランジスタ形成領域
２８，４４…Ｎウェル
３０…Ｎ型高濃度不純物層
３２…高電圧ＮＭＯＳトランジスタ形成領域
３８，７０，７４…Ｐ型不純物層
４０…高電圧ＰＭＯＳトランジスタ形成領域
４６，６８，７２…Ｎ型不純物層
４８…シリコン層
５４…シリコン窒化膜
５６…素子分離溝
５８ａ…シリコン酸化膜
５８…素子分離絶縁膜
６０ａ，６４ａ…ゲート絶縁膜
６６ａ…ポリシリコン膜
６６ａ…ポリシリコン膜
６６ｂ…残渣
６６…ゲート電極
７６…サイドウォールスペーサ
７８…Ｎ型不純物層（ソース／ドレイン領域）
８０…Ｐ型不純物層（ソース／ドレイン領域）
８４…金属シリサイド膜
８６…層間絶縁膜
８８…コンタクトプラグ
９０…配線
９２…アモルファス層
９４…結晶欠陥
１００…シリコン基板
１０２…ソース領域
１０４…ドレイン領域
１０６…チャネル領域
１０８…高濃度不純物層
１１０…シリコン層
１１２…ゲート絶縁膜
１１４…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005821174.tif 000006
【図６】
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【図７】
0005821174.tif 000008
【図８】
0005821174.tif 000009
【図９】
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【図１０】
0005821174.tif 000011
【図１１】
0005821174.tif 000012
【図１２】
0005821174.tif 000013
【図１３】
0005821174.tif 000014
【図１４】
0005821174.tif 000015
【図１５】
0005821174.tif 000016
【図１６】
0005821174.tif 000017
【図１７】
0005821174.tif 000018
【図１８】
0005821174.tif 000019
【図１９】
0005821174.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
0005821174.tif 000025
【図２５】
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【図２６】
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