(57)【特許請求の範囲】
【請求項１】
導体ベースプレートと、
前記導体ベースプレート上に配置され、入力端子および出力端子を有するとともに、増幅ユニットを搭載するＭＭＩＣ基板と、
前記導体ベースプレート上に配置され、前記ＭＭＩＣ基板を囲むセラミック枠体と、
前記セラミック枠体上に配置されたパッケージ入力端子およびパッケージ出力端子と、
前記ＭＭＩＣ基板に搭載された前記増幅ユニットの入力部側に接続する前記入力端子と前記セラミック枠体の前記パッケージ入力端子との間の前記導体ベースプレート上に配置された結合用基板と、
前記結合用基板上に配置されたキャパシタ電極と、
前記パッケージ入力端子と前記キャパシタ電極間、および前記キャパシタ電極と前記入力端子間とをそれぞれ接続する第１および第２ボンディングワイヤと
を備えることを特徴とするＭＭＩＣ用パッケージ。
【請求項２】
前記第１ボンディングワイヤの等価インダクタンスと、前記第２ボンディングワイヤの等価インダクタンスと、前記キャパシタ電極が接地電位との間で形成する等価キャパシタによって、ローパスフィルタが形成されることを特徴とする請求項１に記載のＭＭＩＣ用パッケージ。
【請求項３】
前記結合用基板は、前記ＭＭＩＣ基板と同じ材質を有する半導体基板であることを特徴とする請求項１または２に記載のＭＭＩＣ用パッケージ。
【請求項４】
前記結合用基板は、前記セラミック枠体と同じ材質を有するセラミック基板であることを特徴とする請求項１または２に記載のＭＭＩＣ用パッケージ。
【請求項５】
前記出力端子と前記パッケージ出力端子間を接続する第３ボンディングワイヤを備えることを特徴とする請求項１〜４のいずれか１項に記載のＭＭＩＣ用パッケージ。
【請求項６】
前記入力端子と前記パッケージ入力端子間の距離は、前記出力端子と前記パッケージ出力端子間の距離よりも大きいことを特徴とする請求項１〜５のいずれか１項に記載のＭＭＩＣ用パッケージ。
【請求項７】
前記増幅ユニットは、入力側整合回路と出力側整合回路とを備え、前記入力端子は、前記入力側整合回路の入力部側に接続し、前記出力端子は、前記出力側整合回路の出力部側に接続することを特徴とする請求項１〜６のいずれか１項に記載のＭＭＩＣ用パッケージ。
【請求項８】
基板と、
前記基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えるトランジスタを搭載したことを特徴とする請求項１〜７のいずれか１項に記載のＭＭＩＣ用パッケージ。
【請求項９】
基板と、
前記基板上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記基板上に配置され、前記ゲートフィンガー電極、前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極およびドレイン端子電極と、
前記基板上に配置され、前記ソースフィンガー電極の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極と
を備えるトランジスタを搭載したことを特徴とする請求項１〜７のいずれか１項に記載のＭＭＩＣ用パッケージ。
【請求項１０】
前記基板は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、および半絶縁性基板のいずれかであることを特徴とする請求項８または９に記載のＭＭＩＣ用パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＭＭＩＣ用パッケージに関する。
【背景技術】
【０００２】
高い利得を得るために、トランジスタとその整合回路、バイアス回路から構成される増幅ユニットを一枚の半導体基板上に複数直列接続して形成する技術として、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）がある。
【０００３】
このようなＭＭＩＣは、パッケージ、基板の配線などのＭＭＩＣ外部と接続する際には、ワイヤボンディングを利用している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，２０１，４５４号明細書
【特許文献２】米国特許第６，７５９，７４２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パッケージにＭＭＩＣをＡｕＳｎ半田等で実装するときには、ＡｕＳｎ表面の酸化皮膜破り、ＡｕＳｎをパッケージ表面とＭＭＩＣの裏面全体に馴染ませるために、ＭＭＩＣを前後左右にスライドさせるスクライブという作業が必要となる。スクライブのために、パッケージのキャビティーは、ＭＭＩＣよりも約１ｍｍ程度大きく形成されている。
【０００６】
パッケージに実装されたＭＭＩＣとパッケージ端子をボンディングワイヤで接続すると、ＭＭＩＣとパッケージ端子間に大きな隙間があるために、ボンディングワイヤの長さが長くなり、ボンディングワイヤの有するインダクタンス成分の値が増大する。
【０００７】
本実施の形態が解決しようとする課題は、チップサイズの大きい高周波部品（ＭＭＩＣ）とパッケージ端子間を接続する際のインダクタンスを抑制し、高周波特性を改善するＭＭＩＣ用パッケージを提供することにある。
【課題を解決するための手段】
【０００８】
本実施の形態に係るＭＭＩＣ用パッケージは、導体ベースプレートと、ＭＭＩＣ基板と、セラミック枠体と、パッケージ入力端子およびパッケージ出力端子と、結合用基板と、キャパシタ電極と、第１および第２ボンディングワイヤとを備えるとともに、増幅ユニットを搭載する。ＭＭＩＣ基板は、導体ベースプレート上に配置され、入力端子および出力端子を有する。セラミック枠体は、導体ベースプレート上に配置され、ＭＭＩＣ基板を囲む。パッケージ入力端子およびパッケージ出力端子は、セラミック枠体上に配置される。結合用基板は、ＭＭＩＣ基板に搭載された増幅ユニットの入力部側に接続する入力端子とセラミック枠体のパッケージ入力端子との間の導体ベースプレート上に配置される。キャパシタ電極は、結合用基板上に配置される。第１および第２ボンディングワイヤは、それぞれパッケージ入力端子とキャパシタ電極間、およびキャパシタ電極と入力端子間とを接続する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施の形態に係るＭＭＩＣ用パッケージの模式的鳥瞰図。
【図２】図１のＩ−Ｉ線に沿う模式的断面構造図。
【図３】第１の実施の形態に係るＭＭＩＣ用パッケージの模式的平面図。
【図４】（ａ）比較例に係るＭＭＩＣ用パッケージにおいて、ＭＭＩＣ基板とパッケージ入力端子との接続部分の詳細な模式的平面パターン構成例、（ｂ）図４（ａ）のボンディングワイヤの等価インダクタンスの説明図。
【図５】（ａ）第１の実施の形態に係るＭＭＩＣ用パッケージにおいて、ＭＭＩＣ基板とパッケージ入力端子との接続部分の詳細な模式的平面パターン構成例、（ｂ）図５（ａ）のボンディングワイヤ１２・１４および結合用基板上のキャパシタ電極による等価回路の説明図。
【図６】第１の実施の形態に係るＭＭＩＣ用パッケージにおいて、搭載されたＭＭＩＣのＳパラメータＳ（１,１）の周波数特性。
【図７】第１の実施の形態に係るＭＭＩＣ用パッケージにおいて、搭載されたＭＭＩＣのＳパラメータＳ（１,２）の周波数特性。
【図８】第１の実施の形態に係るＭＭＩＣ用パッケージに搭載された増幅器の模式的平面パターン構成図。
【図９】第１の実施の形態に係るＭＭＩＣ用パッケージに搭載された増幅器の模式的回路ブロック構成図。
【図１０】第２の実施の形態に係るＭＭＩＣ用パッケージの模式的鳥瞰図。
【図１１】図１０のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図１２】第２の実施の形態に係るＭＭＩＣ用パッケージの模式的平面図。
【図１３】（ａ）第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の模式的平面パターン構成の拡大図、（ｂ）図１３（ａ）のＪ部分の拡大図。
【図１４】第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の構成例１であって、図１３（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１５】第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の構成例２であって、図１３（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１６】第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の構成例３であって、図１３（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図１７】第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の構成例４であって、図１３（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断構造図。
【図１８】第１〜第２の実施の形態に係るＭＭＩＣ用パッケージのＭＭＩＣ基板に搭載される半導体装置の別の構成を表す模式的平面パターン構成図。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
[第１の実施の形態]
第１の実施の形態に係るＭＭＩＣ用パッケージ１の模式的鳥瞰構造は、図１に示すように表され、図１のＩ−Ｉ線に沿う模式的断面構造は、図２に示すように表される。また、第１の実施の形態に係るＭＭＩＣ用パッケージの模式的平面構成は、図３に示すように表される。
【００１３】
第１の実施の形態に係るＭＭＩＣ用パッケージ１は、図１〜図３に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置され、入力端子２４ａおよび出力端子２４ｂを有するＭＭＩＣ基板２４と、導体ベースプレート２００上に配置され、ＭＭＩＣ基板２４を囲むセラミック枠体１８０と、セラミック枠体１８０上に配置されたパッケージ入力端子２１ａおよびパッケージ出力端子２１ｂと、ＭＭＩＣ基板２４とセラミック枠体１８０との間の導体ベースプレート２００上に配置された結合用基板２５と、結合用基板２５上に配置されたキャパシタ電極２５ａと、パッケージ入力端子２１ａとキャパシタ電極２５ａ間、およびキャパシタ電極２５ａと入力端子２４ａ間とをそれぞれ接続する第１・第２ボンディングワイヤ１２・１４とを備える。
【００１４】
また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、第１ボンディングワイヤ１２の等価インダクタンスＬ２／２と、第２ボンディングワイヤ１４の等価インダクタンスＬ２／２と、キャパシタ電極２５ａが接地電位との間で形成する等価キャパシタンスＣ２によって、ローパスフィルタが形成される。
【００１５】
また、第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、結合用基板２５は、ＭＭＩＣ基板２４と同じ材質を有する半導体基板で形成されている。
【００１６】
また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａとパッケージ入力端子２１ａ間の距離は、出力端子２４ｂとパッケージ出力端子２１ｂ間の距離よりも大きく設定されていても良い。
【００１７】
また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、結合用基板２５は、入力端子２４ａとパッケージ入力端子２１ａ間に配置されている。
【００１８】
ここで、セラミック枠体１８０の厚さｔ１は、例えば、約０．５ｍｍであり、ＭＭＩＣ基板２４の厚さｔ３は、例えば、約０．０５ｍｍである。また、セラミック枠体１８０が搭載される部分の導体ベースプレート２００の厚さｔ２は、例えば、約０．５ｍｍである。また、ＭＭＩＣ基板２４が搭載される部分の導体ベースプレート２００の厚さは、ｔ１＋ｔ２−ｔ３で表され、約０．９５ｍｍである。
【００１９】
また、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａ近傍のセラミック枠体１８０とＭＭＩＣ基板２４との距離は、約１．００ｍｍである。
【００２０】
また、入力端子２４ａとパッケージ入力端子２１ａ間に配置される結合用基板２５の寸法は、図２のＩ−Ｉ線方向において、約０．６ｍｍ、図２の紙面に垂直方向において、約０．６ｍｍである。
【００２１】
また、第１の実施の形態に係るＭＭＩＣ用パッケージ１に適用されるＭＭＩＣ基板２４などのチップサイズの大きい高周波部品のサイズは概ね３ｍｍ□程度である。ＭＭＩＣ基板２４は、半田もしくは接着剤で接合され、導体ベースプレート２００上に実装する際、気泡を追い出すためにスクラブを実施する必要がある。ＭＭＩＣ基板２４をスクラブするために必要な隙間は、１ｍｍ程度である。また、結合用基板２５は寸法的に小さいほど、スクラブしやすい。
【００２２】
尚、第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、入力側もしくは出力側のいずれに結合用基板２５を配置可能である。ＭＭＩＣ基板２４は、パッケージ入力端子２１ａもしくはパッケージ出力端子２１ｂの何れかに寄せて配置可能であるため、隙間が開いた側に結合用基板２５を配置すれば良いからである。
【００２３】
但し、入力側で発生するロスと出力側で発生するロスは比率（デシベル）では同じだが、消失電力としては、伝送している電力が大きい出力側でのロスは入力側でのロスよりも大きくなる。このため、低消費電力化を図るためには、ＭＭＩＣ基板２４は、パッケージ出力端子２１ｂ側に寄せて配置し、隙間の生じた入力側に結合用基板２５を配置した方が良い。
【００２４】
尚、結合用基板２５は、多少のボイドを含んでいても問題はないので、スクラブは小さくても良い。結合用基板２５上には、キャパシタ電極２５ａが配置され、発熱体を含まないので、気泡（ボイド）は問題とならないからである。
【００２５】
比較例に係るＭＭＩＣ用パッケージにおいて、ＭＭＩＣ基板２４とパッケージ入力端子２１ａとの接続部分の詳細な模式的平面パターン構成例は、図４（ａ）に示すように表され、図４（ａ）のボンディングワイヤＢＷ０の等価インダクタンスＬBWOの回路構成例は、図４（ｂ）に示すように表される。
【００２６】
一方、第１の実施の形態に係るＭＭＩＣ用パッケージ１において、ＭＭＩＣ基板２４とパッケージ入力端子２１ａとの接続部分の詳細な模式的平面パターン構成例は、図５（ａ）に示すように表され、図５（ａ）のボンディングワイヤ１２・１４および結合用基板２５上のキャパシタ電極２５ａによる等価回路の説明は、図５（ｂ）に示すように表される。
【００２７】
比較例に係るＭＭＩＣ用パッケージにおいては、セラミック枠体１８０上のパッケージ入力端子２１ａと入力端子２４ａ間を相対的に長いボンディングワイヤＢＷ０を用いて接続する必要がある。したがって、図４（ｂ）に示すように、パッケージ入力端子２１ａと入力端子２４ａ間には、相対的に大きな値の等価インダクタンスＬBW0が形成される。
【００２８】
一方、第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、セラミック枠体１８０上のパッケージ入力端子２１ａと入力端子２４ａ間を結合用基板２５上のキャパシタ電極２５ａを介して接続している。キャパシタ電極２５ａは、接地電位との間にキャパシタを形成し、パッケージ入力端子２１ａとキャパシタ電極２５ａ間をボンディングワイヤ１２、キャパシタ電極２５ａと入力端子２４ａ間をボンディングワイヤ１４を用いて接続することができる。この結果、図５（ｂ）に示すように、パッケージ入力端子２１ａと入力端子２４ａ間には、ボンディングワイヤ１２の等価インダクタンスＬ２／２と、キャパシタ電極２５ａの等価キャパシタンスＣ２と、キャパシタ電極２５ａと入力端子２４ａ間の等価インダクタンスＬ２／２とによって、ローパスフィルタが形成される。このローパスフィルタは、パッケージ入力端子２１ａ側の特性インピーダンスＺｏ、入力端子２４ａ側の特性インピーダンスをＺｏとインピーダンス整合化される。
【００２９】
ここで、セラミック枠体１８０とＭＭＩＣ基板２４間の距離Ｗは、約１ｍｍであり、セラミック枠体１８０と結合用基板２５間の距離ｄ／２は、ＭＭＩＣ基板２４と結合用基板２５間の距離ｄ／２に等しく、約０．２ｍｍである。
【００３０】
パッケージ入力端子２１ａとキャパシタ電極２５ａ間のボンディングワイヤ１２、キャパシタ電極２５ａと入力端子２４ａ間のボンディングワイヤ１４の長さは、約１ｍｍである。この程度の長さのボンディングワイヤ１２・１４をキャンセルする等価キャパシタンスＣ２の値は、動作周波数が７ＧＨｚにおいては、約０．３２６ｐＦであり、結合用基板２５の厚さは、約０．０９７ｍｍである。ここで、結合用基板２５の寸法を約０．６ｍｍ□としている。同様に、動作周波数が１４ＧＨｚにおいては、等価キャパシタンスＣ２の値は、約０．２２４ｐＦであり、結合用基板２５の厚さは、約０．１４ｍｍであり、動作周波数が２８ＧＨｚにおいては、等価キャパシタンスＣ２の値は、約０．０９７ｐＦであり、結合用基板２５の厚さは、約０．３３ｍｍである。
【００３１】
尚、図４（ａ）および図５（ａ）において、信号ラインＳＬに接続される入力端子２４ａを挟み、接地端子Ｓ０・Ｓ０が配置されている。接地端子Ｓ０・Ｓ０は、ＶＩＡホールＳＣ０・ＳＣ０を介してＭＭＩＣ基板２４の裏面に配置された接地電極（図示省略）に接続されている。結果として、入力端子２４ａと、入力端子２４ａを挟む接地端子Ｓ０・Ｓ０によって、高周波プローブパッドが形成され、高周波プローブにより入力信号を検出可能である。尚、高周波プローブパッドの構成は一例であって、入力端子２４ａを挟む接地端子Ｓ０・Ｓ０は、配置されていなくても良い。
【００３２】
第１の実施の形態に係るＭＭＩＣ用パッケージ１において、搭載されたＭＭＩＣのＳパラメータＳ（１,１）の周波数特性例は、図６に示すように表され、ＳパラメータＳ（１,２）の周波数特性例は、図７に示すように表される。
【００３３】
図６および図７に示すように、搭載されたＭＭＩＣのＳパラメータＳ（１,１）は、約１４ＧＨｚにおいて、反射係数が小さく、またＳパラメータＳ（１,２）は、０．０ｄＢであり、透過性を示すことがわかる。ここで、図５（ｂ）に示すＴ型フィルタ回路において、例えば、動作周波数が１４ＧＨｚにおいては、等価キャパシタンスＣ２の値は、約０．２２４ｐＦであり、等価インダクタンスＬ２の値は、約１ｎＨである。
【００３４】
第１の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載された増幅器の模式的平面パターン構成例は、図８に示すように表される。図８の模式的平面パターン構成例は一例を表し、これに限るものではない。
【００３５】
図８に示すように、第１の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載された増幅器において、トランジスタＱu1によって増幅された信号電力は、電力分配器６１によって分配されて、トランジスタＱu2・Qu3に入力される。トランジスタＱu2・Qu3で増幅された信号電力は、電力合成器８１によって合成され、出力電力が得られる。尚、図８において、信号ラインＳＬに接続される入力端子２４ａを挟み、接地端子Ｓ０・Ｓ０が配置されている。接地端子Ｓ０・Ｓ０は、ＶＩＡホールＳＣ０・ＳＣ０を介してＭＭＩＣ基板２４の裏面に配置された接地電極（図示省略）に接続されている。結果として、入力端子２４ａと、入力端子２４ａを挟む接地端子Ｓ０・Ｓ０によって、高周波プローブパッドが形成され、高周波プローブにより入力信号を検出可能である。入力端子２４ａに接続される信号ラインＳＬには、入力パッドＧＬが接続されている。
【００３６】
同様に、出力端子２４ｂを挟み、接地端子Ｓ０・Ｓ０が配置されている。接地端子Ｓ０・Ｓ０は、ＶＩＡホールＳＣ０・ＳＣ０を介してＭＭＩＣ基板２４の裏面に配置された接地電極（図示省略）に接続されている。結果として、出力端子２４ｂと、出力端子２４ｂを挟む接地端子Ｓ０・Ｓ０によって、高周波プローブパッドが形成され、この高周波プローブにより出力信号を検出可能である。出力端子２４ｂに接続される信号ラインには、出力パッドＤＬが接続されている。また、各トランジスタのＱu1,Ｑu2,Ｑu3の構成は、図１３〜図１８において説明する。
【００３７】
また、第１の実施の形態に係るＭＭＩＣ用パッケージに搭載された増幅器の模式的回路ブロック構成例は、図９に示すように表される。
【００３８】
第１の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４上に搭載された増幅器の模式的回路ブロック構成例は、図９に示すように、パッケージ入力端子２１ａにボンディングワイヤ１２を介して接続されるキャパシタ電極２５ａと、キャパシタ電極２５ａにボンディングワイヤ１４を介して接続される入力端子２４ａと、入力端子２４ａに接続された増幅ユニット２０と、増幅ユニット２０に接続された出力端子２４ｂと、出力端子２４ｂにボンディングワイヤ１６を介して接続されるパッケージ出力端子２１ｂとを備える。ここで、入力端子２４ａ・出力端子２４ｂは、ＭＭＩＣ基板２４上の入力端子Ｐｉ・出力端子Ｐｏに対応する。
【００３９】
増幅ユニット２０は、トランジスタＱｕ１・Ｑｕ２・Ｑｕ３と、トランジスタＱｕ１の入力側に接続された入力整合回路（MN-IN）１８ｉ・トランジスタＱｕ１の出力側に接続された出力整合回路（MN-OUT）１８ｏと、出力整合回路（MN-OUT）１８ｏに接続された電力分配器（ＰＤ）６１と、電力分配器（ＰＤ）６１に接続され、トランジスタＱｕ２の入力側に接続された入力整合回路（MN-IN）１９ｉ・トランジスタＱｕ２の出力側に接続された出力整合回路（MN-OUT）１９ｏと、電力分配器（ＰＤ）６１に接続され、トランジスタＱｕ３の入力側に接続された入力整合回路（MN-IN）１９ｉ・トランジスタＱｕ３の出力側に接続された出力整合回路（MN-OUT）１９ｏと、２つの出力整合回路（MN-OUT）１９ｏ・１９ｏの出力を合成する電力合成器（ＰＣ）８１とを備える。
【００４０】
第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、Ｔ型フィルタを構成する等価キャパシタンスＣ２も等価インダクタンスＬ２もＭＭＩＣ基板２４の外付けとなるため、ＭＭＩＣ基板２４上に搭載する必要がなく、設計上の自由度を確保することができる。
【００４１】
また、第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、ＭＭＩＣ基板２４は、ＭＭＩＣ用パッケージ１内の出力側に寄せて実装し、ＭＭＩＣ基板２４とセラミック枠体１８０の隙間を入力側のみに集め、結合用基板２５は片側にのみ実装すれば良い。第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、形状の連続性を必要としないため、インダクタンスの値を小さくする必要はないため、隙間があってもよい。
【００４２】
また、第１の実施の形態に係るＭＭＩＣ用パッケージ１においては、ＭＭＩＣ基板２４とセラミック枠体１８０との間に配置されるＴ型フィルタは、回路方式として表現すると容易であるが、ＭＭＩＣ基板２４とセラミック枠体１８０の隙間を許容できる寸法のボンディングワイヤ１２・１４と結合用基板２５・キャパシタ電極２５ａを接続することで、実装上の作業性もよい。
【００４３】
第１の実施の形態に係るＭＭＩＣ用パッケージ１によれば、結合用基板２５上にキャパシタ電極を備えることにより、チップサイズの大きい高周波部品（ＭＭＩＣ）とパッケージ端子間を接続する際のインダクタンスを抑制し、高周波特性を改善することができる。
【００４４】
[第２の実施の形態]
第２の実施の形態に係るＭＭＩＣ用パッケージ１の模式的鳥瞰構造は、図１０に示すように表され、図１０のＩＩ−ＩＩ線に沿う模式的断面構造は、図１１に示すように表される。また、第２の実施の形態に係るＭＭＩＣ用パッケージ１の模式的平面構成は、図１２に示すように表される。
【００４５】
第２の実施の形態に係るＭＭＩＣ用パッケージ１は、図１０〜図１２に示すように、導体ベースプレート２００と、導体ベースプレート２００上に配置され、入力端子２４ａおよび出力端子２４ｂを有するＭＭＩＣ基板２４と、導体ベースプレート２００上に配置され、ＭＭＩＣ基板２４を囲むセラミック枠体１８０と、セラミック枠体１８０上に配置されたパッケージ入力端子２１ａおよびパッケージ出力端子２１ｂと、ＭＭＩＣ基板２４とセラミック枠体１８０との間の導体ベースプレート２００上に配置された結合用基板２６と、結合用基板２６上に配置されたキャパシタ電極２６ａと、パッケージ入力端子２１ａとキャパシタ電極２６ａ間、およびキャパシタ電極２６ａと入力端子２４ａ間とをそれぞれ接続する第１・第２ボンディングワイヤ１２・１４とを備える。
【００４６】
また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、第１ボンディングワイヤ１２の等価インダクタンスＬ２／２と、第２ボンディングワイヤ１４の等価インダクタンスＬ２／２と、キャパシタ電極２６ａが接地電位との間で形成する等価キャパシタンスＣ２によって、ローパスフィルタが形成される。
【００４７】
また第２の実施の形態に係るＭＭＩＣ用パッケージ１において、結合用基板２６は、セラミック枠体１８０と同じ材質を有するセラミック基板で形成されている。
【００４８】
また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａとパッケージ入力端子２１ａ間の距離は、出力端子２４ｂとパッケージ出力端子２１ｂ間の距離よりも大きく設定されていても良い。
【００４９】
また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、結合用基板２６は、入力端子２４ａとパッケージ入力端子２１ａ間に配置されている。
【００５０】
ここで、セラミック枠体１８０の厚さｔ１は、例えば、約０．５ｍｍであり、ＭＭＩＣ基板２４の厚さｔ３は、例えば、約０．０５ｍｍである。また、セラミック枠体１８０が搭載される部分の導体ベースプレート２００の厚さｔ２は、例えば、約０．５ｍｍである。また、ＭＭＩＣ基板２４が搭載される部分の導体ベースプレート２００の厚さは、ｔ１＋ｔ２−ｔ３で表され、約０．９５ｍｍである。
【００５１】
また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａ近傍のセラミック枠体１８０とＭＭＩＣ基板２４との距離は、約１．００ｍｍである。
【００５２】
また、第２の実施の形態に係るＭＭＩＣ用パッケージ１において、入力端子２４ａとパッケージ入力端子２１ａ間に配置される結合用基板２６の寸法は、図１１のＩＩ−ＩＩ線方向において、約０．６ｍｍ、図２の紙面に垂直方向において、約０．６ｍｍである。
【００５３】
また、第２の実施の形態に係るＭＭＩＣ用パッケージ１に適用されるＭＭＩＣ基板２４などのチップサイズの大きい高周波部品のサイズは概ね３ｍｍ程度である。ＭＭＩＣ基板２４は、半田もしくは接着剤で接合され、導体ベースプレート２００上に実装する際、気泡を追い出すためにスクラブを実施する必要がある。
【００５４】
ＭＭＩＣ基板２４をスクラブするために必要な隙間は、１ｍｍ程度である。このため、隙間を埋める結合用基板２６の長辺方向の長さは１ｍｍ程度で十分となる。また、結合用基板２６は寸法的に小さいほど、スクラブしやすい。第２の実施の形態に係るＭＭＩＣ用パッケージの形状においても、ＭＭＩＣ基板２４のスクラブは可能である。
【００５５】
第２の実施の形態に係るＭＭＩＣ用パッケージは、結合用基板２６を安価なセラミック基板で形成可能である。ここで、セラミック基板としては、酸化アルミニウム（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、若しくは酸化ベリリウム（ＢｅＯ）などを適用可能である。
【００５６】
第２の実施の形態に係るＭＭＩＣ用パッケージにおいては、結合用基板２６の厚さがＭＭＩＣ基板２４の厚さ（約０．０５〜０．１０ｍｍ）よりも厚いときに、結合用基板２６を導体ベースプレート２００に対してザグリ形状に形成し、結合用基板２６表面の高さをセラミック枠体１８０の表面およびＭＭＩＣ基板２４の表面と高さを揃えることでボンディングワイヤ１２・１４の長さを短くすることができる。
【００５７】
第２の実施の形態に係るＭＭＩＣ用パッケージ１においては、Ｔ型フィルタを構成する等価キャパシタンスＣ２も等価インダクタンスＬ２もＭＭＩＣ基板２４の外付けとなるため、ＭＭＩＣ基板２４上に搭載する必要がなく、設計上の自由度を確保することができる。
【００５８】
また、第２の実施の形態に係るＭＭＩＣ用パッケージ１においては、ＭＭＩＣ基板２４は、ＭＭＩＣ用パッケージ１内の出力側に寄せて実装し、ＭＭＩＣ基板２４とセラミック枠体１８０の隙間を入力側のみに集め、結合用基板２６は片側にのみ実装すれば良い。第２の実施の形態に係るＭＭＩＣ用パッケージ１においては、形状の連続性を必要としないため、インダクタンスの値を小さくする必要はないため、隙間があってもよい。
【００５９】
また、第２の実施の形態に係るＭＭＩＣ用パッケージ１においては、ＭＭＩＣ基板２４とセラミック枠体１８０との間に配置されるＴ型フィルタは、回路方式として表現すると容易であるが、ＭＭＩＣ基板２４とセラミック枠体１８０の隙間を許容できる寸法のボンディングワイヤ１２・１４と結合用基板２６・キャパシタ電極２６ａを接続することで、実装上の作業性もよい。
【００６０】
第２の実施の形態に係るＭＭＩＣ用パッケージ１によれば、結合用基板２６上にキャパシタ電極２６ａを備えることにより、チップサイズの大きい高周波部品（ＭＭＩＣ）とパッケージ端子間を接続する際のインダクタンスを抑制し、高周波特性を改善することができる。
【００６１】
（半導体素子構造）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０の模式的平面パターン構成の拡大図は、図１３（ａ）に示すように表され、図１３（ａ）のＪ部分の拡大図は、図１３（ｂ）に示すように表される。また、第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０の構成例１〜４であって、図１３（ｂ）のＩＩＩ−ＩＩＩ線に沿う模式的断面構成例１〜４は、それぞれ図１４〜図１７に示すように表される。
【００６２】
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図１３〜図１７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００６３】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤが接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤが接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極（図示省略）に接続されている。
【００６４】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００６５】
（構造例１）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０のＦＥＴセルの構成例１は、図１４に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０、ゲートフィンガー電極（Ｇ）１２４およびドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図１４に示す構成例１では、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００６６】
（構造例２）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０のＦＥＴセルの構成例２は、図１５に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極（Ｓ）１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極（Ｇ）１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極（Ｄ）１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極（Ｇ）１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図１５に示す構成例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００６７】
（構造例３）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０のＦＥＴセルの構成例３は、図１６に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極（Ｇ）１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１６に示す構成例３では、ＨＥＭＴが示されている。
【００６８】
（構造例４）
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される半導体装置１４０のＦＥＴセルの構成例４は、図１７に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極（Ｓ）１２０およびドレインフィンガー電極（Ｄ）１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１７に示す構成例４では、ＨＥＭＴが示されている。
【００６９】
また、上記の構成例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。
【００７０】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００７１】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００７２】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００７３】
なお、半導体装置１４０において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００７４】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００７５】
第１〜第２の実施の形態に係るＭＭＩＣ用パッケージ１のＭＭＩＣ基板２４に搭載される別の半導体装置１５０の模式的平面パターン構成は、図１８に示すように、ＭＭＩＣ基板２４上に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、ＭＭＩＣ基板２４上に配置され、ゲートフィンガー電極１２４、ドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇおよびドレイン端子電極Ｄと、ＭＭＩＣ基板２４上に配置され、ソースフィンガー電極１２０の複数のフィンガーをそれぞれオーバーレイコンタクトにより接続したソース端子電極Ｓとを備える。図８に示された各トランジスタのＱu1,Ｑu2,Ｑu3の模式的平面パターン構成は、図１８に対応している。
【００７６】
以上説明した実施形態によれば、ＭＭＩＣ回路などのチップサイズの大きい高周波部品とパッケージ端子間を接続するボンディングワイヤのインダクタンス成分を抑制するＭＭＩＣ用パッケージを提供することができる。
【００７７】
[その他の実施の形態]
実施の形態に係るＭＭＩＣ用パッケージを説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７８】
なお、実施の形態に係るＭＭＩＣ用パッケージに搭載される半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００７９】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００８０】
１…ＭＭＩＣ用パッケージ
１２、１４、１６…ボンディングワイヤ
１８ｉ、１９ｉ…入力整合回路
１８ｏ、１９ｏ…出力整合回路
２０…増幅ユニット
２１ａ…パッケージ入力端子
２１ｂ…パッケージ出力端子
２４…ＭＭＩＣ基板
２４ａ…入力端子（Ｐｉ）
２４ｂ…出力端子（Ｐｏ）
２５、２６…結合用基板
２５ａ、２６ａ…キャパシタ電極
６１…電力分配器（ＰＤ）
８１…電力合成器（ＰＣ）
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
１４０、１５０…半導体装置（ＦＥＴ）
１８０…セラミック枠体
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ０、ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
Ｃ２…等価キャパシタンス
ＬBW0、Ｌ２…等価インダクタンス
【図１】
0005759777.tif 000002
【図２】
0005759777.tif 000003
【図３】
0005759777.tif 000004
【図４】
0005759777.tif 000005
【図５】
0005759777.tif 000006
【図６】
0005759777.tif 000007
【図７】
0005759777.tif 000008
【図８】
0005759777.tif 000009
【図９】
0005759777.tif 000010
【図１０】
0005759777.tif 000011
【図１１】
0005759777.tif 000012
【図１２】
0005759777.tif 000013
【図１４】
0005759777.tif 000014
【図１５】
0005759777.tif 000015
【図１６】
0005759777.tif 000016
【図１７】
0005759777.tif 000017
【図１８】
0005759777.tif 000018
【図１３】
0005759777.tif 000019