(57)【特許請求の範囲】
【請求項１】
複数の画素と、
参照電圧を発生する電圧発生部と、
一方向に沿って並んで配置され、前記複数の画素からそれぞれ出力される電圧を前記参照電圧とそれぞれ比較する複数の比較器と、
前記電圧発生部が発生する前記参照電圧の変化に連動してカウントを行うカウンタと、
前記カウンタに直列に接続され、各々は前記カウンタの出力を順次受ける複数のバッファ回路と、
前記複数の比較器からそれぞれ出力されるトリガ信号に応じてその入力に入力される値を取り込む複数のラッチ回路と、
前記複数のラッチ回路のそれぞれ入力に共通に接続される共通信号線と、
前記複数のバッファ回路の出力にそれぞれ接続され、前記カウンタの出力を伝搬させる複数の信号線とを備え、
前記複数の信号線の各々は、
前記一方向に沿って延びるように配置され、前記カウンタの出力を伝搬する第１の信号線経路と、
前記第１の信号線経路から分岐して設けられ、前記共通信号線に前記カウンタの出力を供給するための第２の信号線経路とを含み、
前記複数のバッファ回路の各々は、
前記カウンタ出力を波形整形する波形整形段と、
前記波形整形段の入力と出力とにそれぞれ接続される第１および第２の配線を含み、
前記第１の配線は、
第１の幅を有する第１の部分と、
前記第１の幅より小さい幅を有し、前記第１の部分に接続される第２の部分とを有し、
前記第２の配線は、
前記第１の幅を有する第３の部分と、
前記第１の幅より小さい幅を有し、前記第３の部分に接続される第４の部分とを有し、
前記第２の部分と前記第４の部分とは対向するように配置され、前記第２の部分と前記第４の部分との間に前記波形整形段が接続される、固体撮像装置。
【請求項２】
前記第２の信号線経路上の信号をそれぞれ受けて前記共通信号線を駆動する複数のサブバッファ回路をさらに備える、請求項１に記載の固体撮像装置。
【請求項３】
前記複数のサブバッファ回路の各々は、互いに相補な相補信号を出力し、
前記共通信号線は、前記相補信号のうちの一方で駆動され、
前記固体撮像装置は、
前記複数のラッチ回路に前記相補信号のうちの他方を伝達する他の信号線をさらに備える、請求項２に記載の固体撮像装置。
【請求項４】
前記サブバッファ回路は、前記相補信号を生成する第１および第２のサブローカルバッファ回路を有する、請求項３に記載の固体撮像装置。
【請求項５】
前記第１のサブローカルバッファ回路は、奇数個のインバータ回路を有し、
前記第２のサブローカルバッファ回路は、偶数個のインバータ回路を有する、請求項４に記載の固体撮像装置。
【請求項６】
前記複数のバッファ回路は、
直列に接続され、前記カウンタの出力を順次伝搬する複数のインバータ回路を含む、請求項１に記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、
前記複数のバッファ回路の前記カウンタの出力を伝達する経路の配線上に分散して接続される複数のスイッチ回路と、
前記複数のスイッチ回路と接地ノードとの間に接続される複数のコンデンサとを備え、
前記複数のスイッチ回路の各々は、個別に制御可能な制御信号によって制御される、請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関するものであり、特にアナログ／デジタル変換器（以下、ＡＤＣ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）という。）を内蔵した固体撮像装置に関する。
【背景技術】
【０００２】
近年のカメラにおいては、ＣＭＯＳデバイスを搭載したＣＭＯＳイメージセンサへの注目が高まっている。ＣＭＯＳイメージセンサには、さらにアナログイメージセンサやデジタルイメージセンサがある。どちらも一長一短があるものの、データ処理速度の観点からデジタルイメージセンサへの期待が高くなってきている。
【０００３】
最近のカメラの用途では、動画の撮影が可能なだけでなく、後段の画像処理と組み合わせてさまざまな応用が考えられる。たとえばテニスラケットにボールが当たる瞬間や、運動会で運動場を回りながらゴールする子供の顔写真のアップを撮影したい場合に、その方向にカメラを向けておくだけで、カメラが自動的にシャッターチャンスを判定し、自動的にシャッターを押してくれるようなことも可能となる。このような用途では、撮影した画像を瞬時に画像処理モジュールに転送する必要があり、撮影情報（アナログ）から画像処理用情報（デジタル）に変換する必要がある。
【０００４】
こうした背景から、既にカメラ向けのアナログ／デジタル変換器（ＡＤＣ）の研究開発が盛んに行われている。ＣＭＯＳイメージセンサにおける一番大きな問題は、画素の情報をすべてデジタル値に変換するため、データ処理量が非常に多いことである。
【０００５】
たとえば、１０００万画素で一般的な動画処理レート（３０ｆｐｓ）を１つのＡＤＣが行なうと仮定する。この場合、３ｎｓの間に１画素の情報（たとえば４０９６階調）がＡ／Ｄ変換される。この変換された情報は出力バッファへ転送される。しかし、３ｎｓの転送時間でこれらの情報を転送するのは現実的に難しい。
【０００６】
ところで、特開２００８−２８３４５７号公報（特許文献１）に開示された発明は、データ出力部への転送線上の配線遅延による影響を低減でき、データ出力部におけるデータの取り込みを高精度に行なうことを目的とする。列走査回路は、供給される駆動クロックに同期して選択信号を対応する保持回路に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして複数の選択信号生成部に供給するクロック供給線を持つ。データ出力回路は、第１の取り込みクロックに同期して検出データを取り込み出力する第１のデータ同期回路と、第２の取り込みクロックに同期して第１のデータ同期回路の出力データを取り込む第２のデータ同期回路を持つ。
【０００７】
また、特開２００９−１３０８２７号公報（特許文献２）に開示された発明は、各列のランプ信号の遅延量の相違により出力画像にシェーディングが現れることを抑制することを目的とする。画素部は、複数の画素を備え、各列に対応する列信号線に画素信号を出力する。ラッチ回路は、ランプ信号の電圧レベルが画素信号の電圧レベルに到達するまでのカウンタによるカウント値を所定ビットのデジタルの画素信号としてラッチする。制御部は、所定ビットの画素信号が入力され、ランプ信号線の配線長に起因する各コンパレータに入力されるランプ信号の遅延量の相違に基づく各列のＡ／Ｄ変換後の画素信号のばらつきを低減する補正処理を行なう。
【０００８】
また、特開２０１０−１６６４４９号公報（特許文献３）に開示された発明は、列並列型ＡＤ方式のＣＭＯＳイメージセンサにおいて、データ出力部への転送線上の配線遅延による影響を低減することを目的とする。データ転送回路は、各転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、選択信号に応答してデータを対応する転送線に転送するデータ送信部とを有する。さらに、データ転送回路は、選択信号を対応するデータ送信部に出力する選択部と、データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成しデータ出力部に出力する制御部とを有する。制御部は、駆動の能力を調整するための制御信号を、データ出力部を基準に転送線におけるデータ転送距離の長短に応じて生成する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−２８３４５７号公報
【特許文献２】特開２００９−１３０８２７号公報
【特許文献３】特開２０１０−１６６４４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
選択された行の画素の信号を垂直読出線を介して上記ＡＤＣが取り込み順次Ａ／Ｄ変換する構成においては、ＡＤＣを含んだコラム回路を画素アレイの上下に配置する必要がある。
【００１１】
たとえば、コラム回路を画素アレイの上下に配置することで、コラム回路の横幅を画素ピッチの２倍とすることができる。この場合には、たとえば画素サイズが５μｍの場合、その２倍の１０μｍにＡＤＣなどの回路を収める必要がある。
【００１２】
このため高速イメージセンサでは、図２に示すような列状に並べて複数のＡＤＣが配置されるようにレイアウト上の工夫などの様々な工夫がされている。
【００１３】
ここで１２ｂｉｔのＡＤＣでは、４０９６回（２の１２乗回）の処理でＡＤ変換が完了する。この変換の１ステップ（以下、１ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）という。）はたとえば２５０μＶの微弱な振幅電圧となるため、レイアウト形状や何千コラムという個数の個体バラツキに起因する誤差が顕在化する（コラム間精度誤差）。
【００１４】
たとえば、特定のコラムでＡＤＣのオフセットが５ｍＶのばらつきが生じると、画像情報は２５ＬＳＢの誤差を生じる。この誤差により、本来の輝度から大きくずれた画像出力が特定コラムのみ発生してしまう。
【００１５】
また、このような多数並んだ回路の特性の誤差を全てなくすことは難しい。しかし、少しでもこの誤差を減少させるために様々な補正方法が考えられている（特許文献１〜特許文献３）。
【００１６】
特に、隣接コラム間の１ＬＳＢ以下の誤差を減少することについては、特許文献１〜特許文献３に開示されている技術では誤差を減少することができないという問題がある。
【００１７】
本発明は、上記問題を解決するため、カウンタ信号の配線上に配置されるバッファ及びその配線の配置により画素の峡ピッチ化に対応することを目的とする。さらに隣接コラム間誤差を減少させる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
この発明は、要約すれば、固体撮像装置であって、複数の画素と、参照電圧を発生する電圧発生部と、一方向に沿って並んで配置され、複数の画素からそれぞれ出力される電圧を参照電圧とそれぞれ比較する複数の比較器と、電圧発生部が発生する参照電圧の変化に連動してカウントを行なうカウンタと、カウンタに直列に接続され、各々はカウンタの出力を順次受ける複数のバッファ回路と、複数の比較器からそれぞれ出力されるトリガ信号に応じてその入力に入力される値を取り込む複数のラッチ回路と、複数のラッチ回路のそれぞれ入力に共通に接続される共通信号線と、複数のバッファ回路の出力にそれぞれ接続され、カウンタの出力を伝搬させる複数の信号線とを備える。複数の信号線の各々は、一方向に沿って延びるように配置され、カウンタの出力を伝搬する第１の信号線経路と、第１の信号線経路から分岐して設けられ、共通信号線にカウンタの出力を供給するための第２の信号線経路とを含む。
【発明の効果】
【００１９】
本発明は、コラムＡＤＣ内蔵イメージセンサにおいて、カウンタ信号グローバルバッファ前後の隣接間のラッチ回路に入力されるカウンタ信号同士とその反転信号配線同士をそれぞれ電気的に接続することで隣接コラム間遅延時間差を減少できる。
【図面の簡単な説明】
【００２０】
【図１】固体撮像装置の全体構成を示すブロック図である。
【図２】図１に示す固体撮像装置１０の画素アレイ１１およびコラムＡＤＣ１２の部分を拡大した図である。
【図３】各画素信号をアナログデジタル変換する動作を説明するためのブロック図である。
【図４】図３に示した画素ＰＸの電気的等価回路を示す図である。
【図５】図３に示すＡＤＣ１２を構成する積分型ＡＤＣの構成例とその動作を説明するための図である。
【図６】サブレンジ式のＡＤＣの構成の一例を概略的に示す回路図である。
【図７】検討例のグローバルカウンタ３４からのカウンタの出力（１ｂｉｔ分）がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【図８】検討例のグローバルカウンタ３４からのカウンタの出力（Ｍｂｉｔ分）がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【図９】検討例および各実施の形態に共通のラッチ回路８０の詳細な回路図である。
【図１０】検討例のグローバルカウンタ３４からのカウンタの出力（１ビット分）がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【図１１】検討例のグローバルカウンタ３４からの出力（１ビット分）を保持するラッチ回路８０の動作を説明するための図である。
【図１２】コラムアドレスに対するカウンタ信号の遅延時間を測定するシミュレーションの結果を示す図である。
【図１３】検討例の各ローカルカウンタ信号ＣＮＴ＿ＢＵＦのカウンタ値の遅延を説明するための図である。
【図１４】実施の形態１のグローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【図１５】実施の形態２のグローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【図１６】実施の形態３のグローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【図１７】実施の形態４のグローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【図１８】グローバルバッファＧＢ６２Ｆのレイアウト配置の概略を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明について図面を参照して詳しく説明する。なお、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。
【００２２】
［各実施の形態の固体撮像装置の共通する全体構成］
図１は、固体撮像装置の全体構成を示すブロック図である。図１を参照して、この固体撮像装置１０は、入力バッファ２１と、制御回路２４と、垂直スキャナ（Ｖ−Ｓｃａｎｎｅｒ）２５と、画素アレイ１１と、ランプ波発生回路２６と、ＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）１６と、コラムＡＤＣ１２と、水平スキャナ（Ｈ−Ｓｃａｎｎｅｒ）１４と、パラレル／シリアル変換器２３と、出力バッファ２２とを含む。ランプ波発生回路２６として、たとえば、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）を用いることが好ましい。
【００２３】
ＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイ１１の列ごとに設けられる。
画素アレイ１１の偶数列（０，２，４，…）に対応するＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイの上側に配置され、画素アレイ１１の奇数列（１，３，５，…）に対応するＰＧＡ１６およびコラムＡＤＣ１２は、画素アレイの下側に配置される。
【００２４】
水平スキャナ１４およびランプ波発生回路２６は、画素アレイの奇数列と偶数列に対して、それぞれ１個設けられている。
【００２５】
入力バッファ２１は、外部からのコマンド（Ｃｏｍｍａｎｄ）および入力データ（Ｉｎｐｕｔ）を受付ける。制御回路２４は、ＣＭＯＳイメージセンサ全体の動作を制御する。垂直スキャナ２５は、画素アレイ１１内の行を選択する。
【００２６】
画素アレイ１１は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、撮像部として機能する。画素アレイ１１は、垂直スキャナ２５によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。
【００２７】
ＰＧＡ１６は、垂直読出線を介して出力された各画素の信号を増幅して図３において説明するサンプルホールド回路１８に出力する。
【００２８】
コラムＡＤＣ１２は、ＰＧＡ１６でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。
【００２９】
水平スキャナ１４は、画素アレイ１１の各列に対応するコラムＡＤＣ１２から出力されるデジタル信号を水平方向にパラレルに転送する。パラレル／シリアル変換器２３は、水平スキャナ１４によって転送されるパラレルデータをシリアルデータに変換して、出力バッファ２２へ出力する。出力バッファ２２は、外部へ出力データ（Ｏｕｔｐｕｔ）を出力する。ランプ波発生回路２６は、クロックに同期して階段状に変化するランプ電圧Ｖｒａｍｐを発生する。
【００３０】
図２は、図１に示す固体撮像装置１０の画素アレイ１１およびコラムＡＤＣ１２の部分を拡大した図である。
【００３１】
図２を参照して、画素アレイ１１の画素ＰＸの２列に対して１個のコラム回路が設けられている。それぞれのコラム回路は、コラムＡＤＣ１２と、ＰＧＡ１６と、データラッチ／転送回路１７とを含む。
【００３２】
ＰＧＡ１６は、列方向の画素ＰＸから順次送られてくる画素出力を増幅してＡＤＣ１２に出力する。
【００３３】
コラムＡＤＣ１２は、ＰＧＡ１６から受けたアナログ信号をデジタル信号に変換してデータラッチ／転送回路１７に出力する。
【００３４】
データラッチ／転送回路１７は、行方向の画素出力のデジタル値を順次シフトし、３０００画素分のデジタル信号を外部に出力する。なお、画素アレイ１１の上部にも同様の回路が配置される。
【００３５】
デジタル信号の信号線上には、デジタル信号の波形を整形するために複数のグローバルバッファＧＢ６２Ｆが配置される。このグローバルバッファＧＢ６２Ｆとしてインバータやリピータ（インバータを２段にして直列接続させたもの）を利用するとよい。
【００３６】
図３は、各画素信号をアナログデジタル変換する動作を説明するためのブロック図である。
【００３７】
図３を参照して、垂直スキャナ２５によって行選択された画素アレイ１１内の画素ＰＸの画素出力は、ＰＧＡ１６に送信される。ＰＧＡ１６は、列方向の画素ＰＸから順次送られてくる画素出力を増幅してサンプルホールド回路１８に出力する。サンプルホールド回路１８は、画像出力をサンプルホールドする。
【００３８】
サンプルホールド回路１８が設けられていない場合、画像出力の時間変化がＡ／Ｄ変換に要する時間に比べて速い場合には、検出誤差が大きくなってしまう。サンプルホールド回路１８を設けることによって、同一のタイミングでサンプリングされた信号に対してＡ／Ｄ変換を行なうことができる。
【００３９】
比較器３６は、一方向に沿って並んで配置され、サンプルホールド回路１８からの出力信号と、ランプ波発生回路２６によってクロックに同期して階段状に変化するランプ電圧Ｖｒａｍｐとを受ける。
【００４０】
サンプルホールド回路１８からの出力信号とリファレンス電圧としてのランプ電圧Ｖｒａｍｐとの比較を行ない、比較器３６はラッチ回路８０にグローバルカウンタ３４から出力されたカウンタ信号を保持するためのトリガ信号ＣＭＰを出力する。
【００４１】
ランプ波発生回路２６に連動してカウントアップするグローバルカウンタ３４からの出力信号であるカウンタ信号ＣＮＴの情報がラッチ回路８０により保持される。カウンタ信号ＣＮＴの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号ＣＮＴを伝搬される。この一方向とは、比較器３６の配置されている方向であり、コラムＡＤＣ１２が配列されている方向であり、すなわちサンプルホールド回路１８が配列されている方向であり、ラッチ回路８０が配列されている方向を示す。また、ラッチ回路８０は、マスタラッチ回路８０Ａ（Ｍ−Ｌａｔｃｈ８０Ａ）と、スレーブラッチ回路８０Ｂ（Ｍ−Ｌａｔｃｈ８０Ｂ）とを含む。
【００４２】
水平スキャナ１４は、ラッチ回路８０から出力されるデジタル信号を水平方向にパラレルに転送する。図１のパラレル／シリアル変換器２３は、水平スキャナ１４によって転送されるパラレルデータをシリアルデータに変換して、出力バッファ２２へ出力する。
【００４３】
図４は、図３に示した画素ＰＸの電気的等価回路を示す図である。画素ＰＸは、光信号を電気信号に変換するフォトダイオード３と、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード３によって生成された電気信号を伝達する転送トランジスタ２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベルにリセットするリセットトランジスタ１とを含む。
【００４４】
さらに、画素ＰＸは、フローティングディフュージョン７上の信号電位に従って電源ノード上の電源電圧ＶＤＤをソースフォロアモードで伝達するソースフォロアトランジスタ４と、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ４により伝達された信号を垂直読出線９上に伝達する行選択トランジスタ５とを含む。リセットトランジスタ１，転送トランジスタ２，ソースフォロアトランジスタ４および行選択トランジスタ５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。
【００４５】
図５は、図３に示すＡＤＣ１２を構成する積分型ＡＤＣの構成例とその動作を説明するための図である。図５（ａ）に示すように、積分型ＡＤＣは比較器３６によって構成され、画素出力をサンプルホールド回路１８信号電圧として受け、リファレンス電圧としてランプ波発生回路２６によって階段状に変化するランプ電圧Ｖｒａｍｐと比較することによりＡＤ変換を行なう。
【００４６】
積分型ＡＤＣにおいては、初期設定時にカウンタの値をクリアした後、カウンタのカウントアップを開始する。図５（ｂ）に示すように、リファレンス電圧を最小電圧または最大電圧から１ＬＳＢずつ変化させて、階段状に上昇または下降させる。
【００４７】
比較器３６は、信号電圧とリファレンス電圧との比較を行ない、比較結果が反転したときのカウンタの値をデジタル値とする。
【００４８】
積分型ＡＤＣにおいては、このような比較方法をとるため、ＮをＡＤＣ分解能とするとＡＤ変換には２Ｎ（２のＮ乗）に比例した時間が必要になる。
【００４９】
コラムＡＤＣ１２の構成として、積分型ＡＤＣを説明したが、サブレンジ方式のＡＤＣの構成をとってもよい。
【００５０】
図６は、サブレンジ式のＡＤＣの構成の一例を概略的に示す回路図である。図６では、電荷比較方式のサブレンジ型のＡＤＣが一例として示される。サブレンジ型のＡＤＣでは、ＡＤ変換ステージが、ＣｏａｒｓｅとＦｉｎｅの２段階に分けられる。ＡＤ変換の方式は、リアルタイム処理が可能な変換速度を有するとともに、図２に示した細長い矩形の領域に形成可能なものであれば、図６に示す方式に限られない。
【００５１】
図６において、サブレンジ式のＡＤＣは、スイッチ３１およびスイッチ３３と、比較器３６と、コンデンサＣ３およびコンデンサＣ４１〜コンデンサＣ４８と、スイッチ５１〜５３とを含む。
【００５２】
比較器３６の正入力には、ＰＧＡ１６から出力された光信号および暗信号がスイッチ３１を介して与えられる。比較器３６の負入力には、比較器３６の出力がスイッチ３３を介して接続されるとともに、暗信号を保持するためのコンデンサＣ３が接続される。比較器３６は、動作モードとして、正入力および負入力に与えられた信号を比較する比較モードと、正入力および負入力に与えられた信号を差動増幅する差動増幅モードとを有する。
【００５３】
コンデンサＣ４１〜コンデンサＣ４８は等しい電気容量を有しており、一端がノードｖｃｍと容量結合されている。これらのコンデンサの他端に接続されるスイッチ５１，スイッチ５２を順次切替えることにより、コンデンサＣ４１〜コンデンサＣ４８の他端の電位をｖｒｅｆｐ（たとえば、２．０Ｖ）からｖｒｅｆｎ（たとえば、１．０Ｖ）に順次変化させて、ノードｖｃｍの電位が８つのレンジのどこに属するかを判定する。
【００５４】
初期状態では、コンデンサ４１〜コンデンサ４８にそれぞれ接続されるスイッチ５１がオン状態であり、スイッチ５２および５３がオフ状態である。まず、スイッチ３１および３４がオン状態になるとともに、比較器３６が差動増幅モードに設定される。この状態で暗信号がＰＧＡ１６に入力されることによって、コンデンサＣ３に暗信号が保持される。
【００５５】
次に、スイッチ３３がオフ状態になり、比較器３６が比較モードに設定される。その後、スイッチ３１がオン状態となるとともに光信号がＰＧＡ１６に入力されることによって、増幅された光信号がノードｖｃｍに保持される。その後、スイッチ３１がオフ状態になることよってサンプル＆ホールドが完了する。
【００５６】
コンデンサＣ４１に接続されたスイッチ５１がオン状態からオフ状態に変化するとともにスイッチ５２がオフ状態からオン状態に変化する。これによって、ノードｖｃｍと容量結合されたコンデンサＣ４１の他端の電位がｖｒｅｆｐからｖｒｅｆｎに変化するので、ノードｖｃｍの電位が（ｖｒｅｆｐ−ｖｒｅｆｎ）／８だけ下降する。以下同様に、コンデンサＣ４２からコンデンサＣ４８の順番で、順にスイッチ５１およびスイッチ５２のオンおよびオフの切替えが行なわれる。
【００５７】
これによって、ノードｖｃｍの電位が（ｖｒｅｆｐ−ｖｒｅｆｎ）／８ずつ下降する。比較器３６の出力信号であるトリガ信号ＣＭＰがハイレベルからローレベルに変化した時点で、スイッチ５１，スイッチ５２のオンおよびオフの切替を終了する。
【００５８】
ここで、図１の制御回路２４内には図示はしていない３ビットカウンタが設けられ、その出力値がスイッチ５１およびスイッチ５２の切替に同期して変化する。具体的には、３ビットカウンタは、比較器３６のトリガ信号ＣＭＰをモニターし、その値がハイレベルからローレベルに変化したときの３ビットカウンタの出力値を保持する。これにより、画素信号の上位の３ビットが決定することで、Ｃｏａｒｓｅ変換ステージが完了する。
【００５９】
次のＦｉｎｅ変換ステージでは、コンデンサ４１〜コンデンサ４８に接続されたスイッチ５１およびスイッチ５２の開閉状態は、比較器３６のトリガ信号ＣＭＰがハイレベルからローレベルに変化したときの状態がそのまま維持される。この状態で、コンデンサ４１に接続されたスイッチ５３がオフ状態からオン状態に変化するとともに、スイッチ５３を介してコンデンサＣ４１に与えるランプ電圧Ｖｒａｍｐがｖｒｅｆｐ＋（ｖｒｅｆｐ−ｖｒｅｆｎ）×（２５６／２０４８）に引き上げられる。
【００６０】
同時に、制御回路２４内に設けられた１２ビットカウンタが１０進数換算で“０”からカウントアップを開始する。それ以降、ランプ電圧Ｖｒａｍｐをｖｒｅｆｎ−（ｖｒｅｆｐ−ｖｒｅｆｎ）×（２５６／２０４８）までスロープ状に引き下げる。ランプ電圧Ｖｒａｍｐの下降終了時点で、１２ビットカウンタの値が１０進数換算で“２５５９”となる。
【００６１】
制御回路２４の３ビットカウンタ（図示せず）は、比較器３６のトリガ信号ＣＭＰをモニターし、その値がハイレベルからローレベルに変化したときの１２ビットカウンタの出力値を保持する。Ｆｉｎｅ変換ステージの実質的な変換精度は１１ビットであるが、（ｖｒｅｆｐ−ｖｒｅｆｎ）×（２５６／２０４８）だけ設定電圧範囲の上下にオーバーランさせているので、実際には１２ビットのデジタルデータが得られる。以上で、オーバーレンジを含む画素信号の下位の１２ビットが決定し、Ｆｉｎｅ変換ステージが完了する。
【００６２】
［検討例］
図７は、検討例のグローバルカウンタ３４からのカウンタの出力（１ｂｉｔ分）がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。図７を参照して、グローバルカウンタ３４からの出力信号であるカウンタ信号ＣＮＴの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号ＣＮＴを伝搬される。この一方向とは、比較器３６（図示せず）の配置されている方向であり、コラムＡＤＣ１２（図示せず）が配列されている方向であり、すなわちサンプルホールド回路１８（図示せず）が配列されている方向であり、ラッチ回路８０が配列されている方向を示す。
【００６３】
この信号線経路上には、カウンタ信号ＣＮＴの波形を整形するためのグローバルバッファＧＢ６２−０，ＧＢ６２−１，…（以下総称してグローバルバッファＧＢ６２とも称する。）が配置される。
【００６４】
ラッチ回路８０にカウンタ信号ＣＮＴを供給するための図示していないローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの信号線経路は、このカウンタ信号ＣＮＴの信号線経路から分岐して設けられる。
【００６５】
この分岐された信号線経路上には、ローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂを駆動するためのローカルバッファＬＢ６４−０．０，ＬＢ６４−０．１，…，ＬＢ６４−０．Ｎ−１，６４−１．０，…（以下、総称してローカルバッファＬＢ６４とも称する。）が配置される。
【００６６】
ここで、ラッチ回路８０は、１ビットのカウンタ信号ごとに約３０００個の接続される。また、グローバルバッファＧＢ６２は、１９２コラムごとにカウンタ信号ＣＮＴの信号線経路上に１つずつ配置される。すなわち、１本のカウンタ信号ＣＮＴ上に１０〜２０個のグローバルバッファＧＢ６２が配置される。
【００６７】
また、ローカルバッファＬＢ６４は、２４個のラッチ回路８０ごとにカウンタ信号ＣＮＴの信号線経路上から分岐した信号線経路上に配置される。なお、ローカルバッファＬＢ６４は、通常、カウンタ信号ＣＮＴの信号線経路上の直下またはその付近に配置される。
【００６８】
また、図示はしていないが各ラッチ回路８０には、トリガ信号ＣＭＴが与えられる。なお、カウンタ信号ＣＮＴとトリガ信号ＣＭＴとは、半導体チップ上の異なる配線レイヤで構成される。
【００６９】
図８は、検討例のグローバルカウンタ３４からのカウンタの出力（Ｍｂｉｔ分）がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。なお、以下に説明する図８の構成は各実施の形態においても、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ（反転信号ＣＮＴ＿ＢＵＦ＿Ｂ）の接続関係以外には共通に有している。
【００７０】
図８を参照して、グローバルカウンタ３４から、Ｍ本のカウンタ信号ＣＮＴと図５で説明した比較器３６から出力されたｎ本のトリガ信号ＣＭＰとが配線される。カウンタ信号ＣＮＴ＜０＞，ＣＮＴ＜１＞，…，ＣＮＴ＜Ｍ−１＞（以下総称してカウンタ信号ＣＮＴとも称する。）の信号線は他の信号線と比較して非常に長い。
【００７１】
また、このカウンタ信号ＣＮＴ＜ｉ＞の信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号ＣＮＴを伝搬される。この一方向とは、比較器３６（図示せず）の配置されている方向であり、コラムＡＤＣ１２（図示せず）が配列されている方向であり、すなわちサンプルホールド回路１８（図示せず）が配列されている方向であり、ラッチ回路が配列されている方向を示す。
【００７２】
この信号線経路上には、カウンタ信号ＣＮＴ＜ｉ＞の波形を整形するためのグローバルバッファＧＢ６２．ｉ−ｊ（ｉ＝０，１，…，Ｍ−１およびｊ＝０，…）が配置される。すなわちグローバルバッファＧＢ６２．ｉ−ｊはカウンタ信号ＣＮＴ＜ｉ＞の信号線経路上に配置されたｊ番目のグローバルバッファを示す。グローバルバッファＧＢ６２．ｉ−ｊ（ｉ＝０，１，…，Ｍ−１およびｊは整数）は、図７のローカルバッファＬＢ６４に対応する。
【００７３】
ラッチ回路８０にカウンタ信号ＣＮＴ＜ｉ＞を供給するためのローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの信号線経路は、このカウンタ信号ＣＮＴ＜ｉ＞の信号線経路から分岐して設けられる。
【００７４】
この分岐された信号線経路上には、ローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂを駆動するためのローカルバッファＬＢ６４．ｉ−ｊ．ｋ（ｉ＝０，１，…，Ｍ−１およびｊ，ｋ＝０，…）が配置される。すなわちローカルバッファＬＢ６４．ｉ−ｊ．ｋはカウンタ信号ＣＮＴ＜ｉ＞の信号線経路上に配置されたｊ番目のグローバルバッファの出力信号によって駆動されるｋ番目のローカルバッファを示す。ローカルバッファＬＢ６４．ｉ−ｊ．ｋ（ｉ＝０，１，…，Ｍ−１およびｊ，ｋ＝０，…）は、図７のローカルバッファＬＢ６４に対応する。
【００７５】
カウンタ信号ＣＮＴ＜ｉ＞の信号線経路は他の信号線と比較しても長いため波形を整形するために１９２コラムごとにグローバルバッファＧＢ６２．ｉ−ｊ（ｉ＝０，１，…，Ｍ−１およびｊ＝０，…）がカウンタ信号ＣＮＴ＜ｉ＞の信号線経路上に配置される。
【００７６】
また、ローカルバッファＬＢ６４．ｉ−ｊ．ｋ（ｉ＝０，１，…，Ｍ−１およびｊ，ｋ＝０，…）は、カウンタ信号ＣＮＴ＜ｉ＞の信号線経路上から分岐された信号線上に配置され、ローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂを生成する。ローカルバッファＬＢ６４．ｉ−ｊ．ｋ（ｉ＝０，１，…，Ｍ−１およびｊ，ｋ＝０，…）は、通常、カウンタ信号ＣＮＴ＜ｉ＞の信号線経路上の直下またはその付近に配置される。
【００７７】
グローバルカウンタ３４の出力であるカウンタ信号ＣＮＴ＜０＞〜ＣＮＴ＜Ｍ−１＞（たとえば図３のカウンタは１２ビット出力なのでＭ＝１２となる。）について、カウンタ信号ＣＮＴ＜０＞がカウンタの出力値のＬＳＢ（最下位ビット側）、カウンタ信号ＣＮＴ＜Ｍ−１＞がカウンタの出力値のＭＳＢ（最上位ビット側）に相当する。ただし、これに限定されず、カウンタ信号ＣＮＴ＜Ｍ−１＞をカウンタ出力値のＬＳＢとし、カウンタ信号ＣＮＴ＜０＞をカウンタの出力値のＭＳＢとしてもよい。
【００７８】
各カウンタの出力値は、各ローカルバッファＬＢ６４．ｉ−ｊ．ｋ（ｉ＝０，１，…，Ｍ−１およびｊ，ｋ＝０，…）によって駆動されたローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂによってラッチ回路群８０＜０＞，８０＜１＞，…，８０＜Ｍ−１＞に伝搬する。ここで、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ（反転信号ＣＮＴ＿ＢＵＦ＿Ｂ）は、ローカルバッファＬＢ６４．ｉ−ｊ．ｋごとに設けられ、その信号線同士は互いに分離されている。
【００７９】
また、各ビットに対応する複数のラッチ回路群８０＜０＞，８０＜１＞，…，８０＜Ｍ−１＞の配置は、ＬＳＢ側のラッチ回路８０ほど比較器３６（図示せず）の近くに配置されることが好ましい。具体的には、ラッチ回路群８０＜Ｍ−１＞からラッチ回路群８０＜０＞につれて比較器３６に近づくように一列に配置されていることが好ましい。
【００８０】
ローカルカウンタ信号ＣＮＴ＿ＢＵＦおよびその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの出力データは、トリガ信号ＣＭＰによってラッチ回路８０に保持され、信号ＣＳＬの制御により、出力バッファ２２にデータが転送される。
【００８１】
図９は検討例および各実施の形態に共通のラッチ回路８０の詳細な回路図である。
図９を参照して、ラッチ回路８０は、マスタラッチ回路８０Ａとスレーブラッチ回路８０Ｂと、ラッチ出力制御回路８０Ｃとを含む。
【００８２】
マスタラッチ回路８０Ａは、トリガ信号ＣＭＰをゲートに受けローカルカウンタ信号ＣＮＴ＿ＢＵＦをドレインに受けるＮＭＯＳトランジスタＭＴ１と、トリガ信号ＣＭＰをゲートに受けローカルカウンタ信号ＣＮＴ＿ＢＵＦの反転信号ＣＮＴ＿ＢＵＦ＿Ｂをドレインに受けるＮＭＯＳトランジスタＭＴ２と、ローカルカウンタ信号ＣＮＴ＿ＢＵＦおよびローカルカウンタ信号ＣＮＴ＿ＢＵＦの反転信号ＣＮＴ＿ＢＵＦ＿Ｂのデータを保持するための保持回路を構成するインバータＭＩＮＶ１、ＭＩＮＶ２とを含む。
【００８３】
マスタラッチ回路８０Ａは、さらに、ＭＩＮＶ１の出力信号をゲートに受けソース電極が接地電位に接続されるＮＭＯＳトランジスタＭＴ３と、ＭＩＮＶ２の出力信号をゲートに受けソース電極が接地電位に接続されるＮＭＯＳトランジスタＭＴ４とを含む。
【００８４】
ローカルカウンタ信号ＣＮＴ＿ＢＵＦおよびその反転信号ＣＮＴ＿ＢＵＦ＿Ｂはトリガ信号ＣＭＰに制御され、トリガ信号ＣＭＰがＨレベルになると、ＮＭＯＳトランジスタＭＴ１とＮＭＯＳトランジスタＭＴ２とがＯＮ状態になり、ローカルカウンタ信号ＣＮＴ＿ＢＵＦの出力およびその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの出力がマスタラッチ回路８０Ａに保持される。
【００８５】
マスタラッチ回路８０Ａが保持するデータは、イネーブル信号ＥＮにより、次段のスレーブラッチ回路８０Ｂに転送される。このイネーブル信号ＥＮは、グローバルカウンタ３４によって全カウントが終了後に活性化され、スレーブラッチ回路８０Ｂにデータが転送される。なお、スレーブラッチ回路８０Ｂの回路構成は、マスタラッチ回路８０Ａと同一であるので、説明は繰り返さない。
【００８６】
ラッチ出力制御回路８０Ｃは、ゲートに信号ＣＳＬを受けスレーブラッチ回路８０Ｂに保持されていたデータとその反転データの出力が供給されるノードがそれぞれドレインに接続されるＮＭＯＳトランジスタＳＴ５、ＮＭＯＳトランジスタＳＴ６を含む。
【００８７】
スレーブラッチ回路８０Ｂに保持されているデータとその反転データとは、信号ＣＳＬの活性化により、信号ＤＴ、信号ＤＢを通じて水平スキャナ１４へ転送し、パラレル／シリアル変換器２３にて変換され、外部に順次読み出される。
【００８８】
図１０は、検討例のグローバルカウンタ３４からのカウンタの出力（１ビット分）がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【００８９】
図７、図８において説明したことに加えて、ラッチ回路８０にカウント値が伝搬するためにローカルバッファＬＢ６４ごとに対応するローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの信号線経路は、カウンタ信号ＣＮＴの信号線経路から分岐して設けられる。
【００９０】
具体的には、ローカルバッファＬＢ６４−０．０に対応するカウンタ信号ＣＮＴが供給されたローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜０＞の信号線が設けられ、ローカルバッファＬＢ６４−０．１に対応するカウンタ信号ＣＮＴが供給されたローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜１＞の信号線経路が設けられている。
【００９１】
さらに、カウント値を供給するローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜０＞には、複数のラッチ回路８０が接続される。言い換えるとこの複数のラッチ回路８０には、この複数のラッチ回路の間で共通なローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜０＞が与えられる。これは、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜０＞に限らず、他のローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜ｉ＞においても同じであるため、説明は繰り返さない。
【００９２】
しかしながら、検討例では、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜ｉ＞とローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜ｉ＋１＞とは分離されている。このため、これらに接続されているラッチ回路８０に与えられるカウント値は異なる。
【００９３】
すなわち、同一ローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜ｉ＞に接続されているラッチ回路８０には同一のカウント値の出力が与えられるが、同一ではないローカルカウンタ信号に接続されているラッチ回路８０には、互いに異なるカウント値が与えられる。
【００９４】
具体的には、任意のローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜ｉ＞とローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜ｉ＋１＞とが分離されていることから、各ローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜ｉ＞とローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜ｉ＋１＞とにそれぞれ接続されているラッチ回路８０には、共通のカウンタ信号が供給されない。また、この関係は、これらの反転信号ＣＮＴ＿ＢＵＦ＿Ｂについても同様である。
【００９５】
ローカルバッファＬＢ６４−０．０は、直列接続された２段のインバータＩＮＶ０＿００およびＩＮＶ０＿０１と、インバータＩＮＶ０＿０１の出力ノードとローカルカウンタ信号ＣＮＴ＿ＢＵＦを供給するノードとの間に接続されるサブローカルバッファＬＢ０＿０Ｒと、インバータＩＮＶ０＿０１の出力ノードとカウンタ信号の反転信号ＣＮＴ＿ＢＵＦ＿Ｂを供給するノードとの間に接続されるサブローカルバッファＬＢ０＿０Ｌとを含む。
【００９６】
サブローカルバッファＬＢ０＿０Ｒは、直列接続されたインバータＩＮＶ０＿０２、ＩＮＶ０＿０３を含み、サブローカルバッファＬＢ＿０ＬはインバータＩＮＶ０＿０４を含む。
【００９７】
サブローカルバッファＬＢ０＿０ＲおよびＬＢ０＿０Ｌによって、ローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂは生成される。
【００９８】
なお、サブローカルバッファＬＢ０＿０ＲとサブローカルバッファＬＢ０＿０Ｌとの構成は、それぞれから出力される信号が相補関係にあればよく、この構成に限らない。
【００９９】
また、他のローカルバッファＬＢ６４−０．１，…，ＬＢ６４−１．０，…，は、ローカルバッファＬＢ６４−０．０と同様な構成を取るため説明は繰り返さない。
【０１００】
図１１は、検討例のグローバルカウンタ３４からの出力（１ビット分）を保持するラッチ回路８０の動作を説明するための図である。
【０１０１】
図９〜図１１を参照して、グローバルカウンタ出力は、ランプ波発生回路２６に連動するグローバルカウンタ３４のカウンタ信号ＣＮＴの出力を示す。たとえば、１２ビットのＤＡＣの場合にはグローバルカウンタ３４のカウント値は、＜０＞〜＜４０９５＞の４０９６段階を持つ。マスター＃０、マスター＃２、マスター＃４はマスタラッチ回路８０Ａの出力を示す。スレーブ＃０、スレーブ＃２、スレーブ＃４はスレーブラッチ回路８０Ｂの出力を示す。
【０１０２】
グローバルカウンタ３４のカウント値が１段階ずつインクリメントされる。このとき、マスター＃０、マスター＃２、マスター＃４に、比較器３６によりトリガ信号ＣＭＰが非活性（Ｌレベル）となる直前のグローバルカウンタ３４のカウンタ値（デジタル値）がマスタラッチ回路８０Ａに保持される。それぞれ＜１０００＞、＜１５００＞、＜１２５０＞の段階のカウンタ値がマスタラッチ回路８０Ａに保持される。
【０１０３】
グローバルカウンタ３４のカウントの終了後、制御回路２４によって＜４０９５＞の段階のカウント値をホールドする。
【０１０４】
グローバルカウンタ３４のカウントの終了後、制御回路２４からのイネーブル信号ＥＮが非活性（Ｌレベル）から活性（Ｈレベル）へ切り替わることによってマスター＃０、マスター＃２、マスター＃４に保持されていたデータがスレーブ＃０、スレーブ＃２、スレーブ＃４に同時に転送される。なお、イネーブル信号ＥＮが非活性（Ｌレベル）である間は、スレーブ＃０、スレーブ＃２、スレーブ＃４は、以前のデータを保持したままである。
【０１０５】
スレーブラッチ回路８０Ｂへマスタラッチ回路のデータが全て転送されると、制御回路２４によってイネーブル信号ＥＮが活性（Ｈレベル）から非活性（Ｌレベル）へ切り替わる。その後、トリガ信号ＣＭＰが非活性（Ｌレベル）から活性（Ｈレベル）へ切り替わり、次の画素の読出しが開始される。このような動作が全ビットにおいて繰り返し行なわれる。
【０１０６】
スレーブラッチ回路８０Ｂに転送されたデータは信号ＣＳＬが非活性（Ｌレベル）から活性（Ｈレベル）へ切り替わることにより、出力バッファ２２へ転送される。
【０１０７】
図１２は、コラムアドレスに対するカウンタ信号の遅延時間を測定するシミュレーションの結果を示す図である。
【０１０８】
図１２を参照して、隣接するコラム間の遅延時間（ｎｓｅｃ）が縦軸に示され、コラムアドレス番号が横軸に示される。点線で示されている波形が検討例の構成の場合のシミュレーション結果の波形であり、実線で示されている波形が後ほど説明する実施の形態１の構成の場合のシミュレーション結果の波形である。
【０１０９】
検討例を示す波形（点線）では、ＣＯＬ１３５６までのコラム間の遅延時間とＣＯＬ１５５２以降のコラム間の遅延時間とを比較すると、ＣＯＬ１３５６−ＣＯＬ１５５２間において４００ｐｓｅｃ程度の遅延時間差が生じる（グローバルバッファ遅延時間差）。これは、ＣＯＬ１３５６−ＣＯＬ１５５２間にグローバルバッファＧＢ６２が配置され、このグローバルバッファＧＢ６２から生じるものである。
【０１１０】
また、図１０で説明したようにローカルカウンタ信号ＣＮＴ＿ＢＵＦおよびその反転信号ＣＮＴ＿ＢＵＦ＿Ｂ同士も同様にローカルバッファＬＢ６４に応じて分離されているため、ローカルバッファＬＢ６４においても隣接するラッチ回路間に遅延時間が生じる（ローカルバッファ遅延時間差）。
【０１１１】
たとえば、ＣＯＬ１５２０−ＣＯＬ１５３６間やＣＯＬ１５５２−ＣＯＬ１５６８間の遅延時間差が該当する。なお検討例では、このローカルバッファ遅延時間差の変動差は、グローバルバッファ遅延時間差の変動差に比較して非常に小さい。
【０１１２】
グローバルバッファ遅延時間差は、ローカルバッファ遅延時間差と比較して、非常に大きく、グローバルバッファＧＢ６２の前後においてカウンタ信号の到達時間に大きな遅延が生じ、また、グローバルバッファ遅延時間差およびローカルバッファ遅延時間差のそれぞれの変動差が激しいため、１ＬＳＢの範囲内ではあるが本来の輝度から大きくずれた画像出力が特定コラムのみ発生してしまうことになる。
【０１１３】
図１３は、検討例の各ローカルカウンタ信号ＣＮＴ＿ＢＵＦのカウンタ値の遅延を説明するための図である。
【０１１４】
図１３を参照して、隣接している２つラッチ回路の各々が異なるローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜Ｐ＞，ＣＮＴ＿ＢＵＦ＜Ｐ＋１＞にそれぞれ接続されているときのカウント値が示されている。
【０１１５】
トリガ信号ＣＭＰが活性から非活性へ切り替わるときに、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜Ｐ＞からカウント値が供給されるラッチ回路には、カウント値＜１５０１＞が供給される。一方、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜Ｐ＋１＞からカウント値を供給される隣接するラッチ回路には、カウント値＜１５００＞が供給される。
【０１１６】
検討例のようにローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜Ｐ＞とローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜Ｐ＋１＞とが分離されている構成をとれば、カウント値の出力の遅延（時間ＴＡ）が発生する。
【０１１７】
ローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜Ｐ＋１＞からカウント値が供給されるラッチ回路には、カウント値＜１５０１＞を所望している場合には、本来の輝度からずれた画像が出力されることになる。このような遅延は、グローバルバッファＧＢ６２の前後はさらに増加する。
【０１１８】
以上説明したように、検討例の構成では、各ローカルバッファＬＢ６４毎に対応するローカルカウンタ信号ＣＮＴ＿ＢＵＦ（反転信号ＣＮＴ＿ＢＵＦ＿Ｂ）を設け、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ（反転信号ＣＮＴ＿ＢＵＦ＿Ｂ）間は共通な信号線ではなく、それぞれ分離している信号線であるため、この構成に起因するカウンタ信号ＣＮＴの遅延時間差の増加や遅延時間のばらつきが生じてしまうことになる。
【０１１９】
上記問題を解決するため以下に各実施の形態を詳細に説明する。なお、各実施の形態を説明する際に、図中同一又は相当部分には同一の符号を付してその説明は繰り返さない。
【０１２０】
［実施の形態１］
実施の形態１について図１０の検討例と比較しつつ説明する。図１４は、実施の形態１のグローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【０１２１】
図１４を参照して、グローバルカウンタ３４からの出力信号であるカウンタ信号ＣＮＴの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号ＣＮＴが伝搬される。この一方向とは、比較器３６の配置されている方向であり、コラムＡＤＣ１２が配列されている方向であり、すなわちサンプルホールド回路１８が配列されている方向であり、ラッチ回路が配列されている方向を示す。
【０１２２】
この信号線経路上には、カウンタ信号ＣＮＴの波形を整形するためグローバルバッファＧＢ６２Ａ−０，ＧＢ６２Ａ−１，ＧＢ６２Ａ−２，…，（以下総称してグローバルバッファＧＢ６２Ａとも称する。）が配置される。ラッチ回路８０にカウンタ信号ＣＮＴを供給するためのローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの信号線経路は、このカウンタ信号ＣＮＴの信号線経路から分岐して設けられる。グローバルバッファＧＢ６２Ａは、リピータのような構成であればよく、これに限定されない。
【０１２３】
また、各ラッチ回路８０には、トリガ信号ＣＭＴが与えられる。なお、カウンタ信号ＣＮＴとトリガ信号ＣＭＴとは、半導体チップ上の異なる配線レイヤで構成される。
【０１２４】
カウンタ信号ＣＮＴの信号線経路から分岐して設けられる信号線経路上には、ローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂを駆動するためのローカルバッファＬＢ６４Ａ−０．０，ＬＢ６４Ａ−０．１，…，ＬＢ６４Ａ−１．０，…（以下、総称してローカルバッファＬＢ６４Ａとも称する。）が配置される。ローカルバッファＬＢ６４Ａは、カウンタ信号ＣＮＴの信号線経路上の直下またはその付近に配置される。
【０１２５】
実施の形態１の信号線経路において、ローカルカウンタ信号ＣＮＴ＿ＢＵＦは、各ローカルバッファＬＢ６４Ａによって生成され、生成された各ローカルカウンタ信号ＣＮＴ＿ＢＵＦ同士は互いに接続される。これによって、検討例と異なり、ローカルカウンタ信号ＣＮＴ＿ＢＵＦが共通信号線として全てのラッチ回路８０にカウンタ信号ＣＮＴを供給することができる。なお、反転信号ＣＮＴ＿ＢＵＦ＿Ｂについても同様な構成のため説明は繰り返さない。
【０１２６】
全てのラッチ回路８０に共通信号線であるローカルカウンタ信号ＣＮＴ＿ＢＵＦを供給することにより、グローバルバッファＧＢ６２ＡやローカルバッファＬＢ６４Ａの影響を最小限にでき、隣接するラッチ回路８０へのカウンタ信号ＣＮＴの遅延時間の差が小さくなる。
【０１２７】
再度図１２を参照して、検討例（点線）と比較して、実施の形態１の構成を取ることにより、全てのラッチ回路８０のローカルカウンタ信号ＣＮＴ＿ＢＵＦを共通化し、カウンタ信号ＣＮＴを各ラッチ回路８０に供給することによって、グローバルバッファＧＢ６２ＡおよびローカルバッファＬＢ６４Ａの影響を受けず、隣接するラッチ回路８０へのローカルカウンタ信号の遅延時間差が小さくなる。
【０１２８】
具体的には、遅延時間差が４００ｐｓ程度あるＣＯＬ１３５６−ＣＯＬ１５５２間において、実施の形態１の構成をとることにより、遅延時間差が１００ｐｓ以下に減少できる。
【０１２９】
また、ローカルバッファ遅延時間差の変動差についても同様に１００ｐｓ以下程度発生しているため、ユーザは、違和感なく本来の輝度から大きくずれていない画像が出力されていると認識する可能性が高い。
【０１３０】
以上図１２、図１４を用いて説明したように、全てのラッチ回路８０は、共通化されたローカルカウンタ信号ＣＮＴ＿ＢＵＦ（共通信号線）からカウント値を供給させる。ローカルグローバル信号を共通化することにより、グローバルバッファ遅延時間差も減少する。また、グローバルバッファＧＢ６２Ａを全体的に適切配置することによってさらに遅延時間をさらに短縮でき、本来の輝度の画像のように再現することができる。
【０１３１】
［実施の形態２］
図１５は、実施の形態２のグローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。
【０１３２】
実施の形態１では、カウンタ信号ＣＮＴの信号線経路上に図１４のグローバルバッファＧＢ６２Ａが配置されていた。図１５を参照して、実施の形態２では、カウンタ信号ＣＮＴの信号線経路上のグローバルバッファＧＢ６２Ａに代えて、カウンタ信号ＣＮＴの信号線経路上にインバータＧＩＮＶ６３Ａ−０，ＧＩＮＶ６３Ａ−１，ＧＩＮＶ６３Ａ−２，…，（以下総称してインバータＧＩＮＶ６３Ａとも称する。）を設ける。
【０１３３】
また、実施の形態１のローカルバッファＬＢ６４Ａに代えて、実施の形態２では後ほど説明するローカルバッファＬＢ６４Ｂ，ＬＢ６４Ｃを加える。
【０１３４】
グローバルカウンタ３４からの出力信号であるカウンタ信号ＣＮＴの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号ＣＮＴが伝搬される。この一方向とは、比較器３６の配置されている方向であり、コラムＡＤＣ１２が配列されている方向であり、すなわちサンプルホールド回路１８が配列されている方向であり、ラッチ回路が配列されている方向を示す。
【０１３５】
この信号線経路上には、カウンタ信号ＣＮＴの波形を整形するためインバータＧＩＮＶ６３Ａ−０が配置される。ラッチ回路８０にカウンタ信号ＣＮＴを供給するためのローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの信号線経路は、このカウンタ信号ＣＮＴの信号線経路から分岐して設けられる。また、各ラッチ回路８０には、トリガ信号ＣＭＴが与えられる。なお、カウンタ信号ＣＮＴとトリガ信号ＣＭＴとは、半導体チップ上の異なる配線レイヤで構成される。
【０１３６】
カウンタ信号ＣＮＴの信号線経路から分岐して設けられる信号線経路上には、ローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂを駆動するためのローカルバッファＬＢ６４Ｂ−０．０，ＬＢ６４Ｂ−０．１，…，ＬＢ６４Ｃ−１．０，…（以下、総称してそれぞれローカルバッファＬＢ６４ＢおよびローカルバッファＬＢ６４Ｃとも称する。）が配置される。ローカルバッファＬＢ６４Ｂ，ＬＢ６４Ｃは、カウンタ信号ＣＮＴの信号線経路上の直下またはその付近に配置される。
【０１３７】
ローカルバッファＬＢ６４Ｂ−０．０は、インバータＩＮＶＢ０＿００と、インバータＩＮＶＢ０＿００の出力ノードとローカルカウンタ信号ＣＮＴ＿ＢＵＦを供給するノードとの間に接続されるサブローカルバッファＬＢＢ０＿０Ｒと、インバータＩＮＶＢ０＿００の出力ノードとカウンタ信号の反転信号ＣＮＴ＿ＢＵＦ＿Ｂを供給するノードとの間に接続されるサブローカルバッファＬＢＢ０＿０Ｌとを含む。
【０１３８】
サブローカルバッファＬＢＢ０＿０Ｒは直列接続された偶数段のインバータＩＮＶＢ０＿０１、ＩＮＶＢ０＿０２を含み、サブローカルバッファＬＢＢ０＿０Ｌは奇数段のインバータＩＮＶＢ０＿０３を含む。
【０１３９】
サブローカルバッファＬＢＢ０＿０ＲおよびＬＢＢ０＿０Ｌによって、ローカルカウンタ信号ＣＮＴ＿ＢＵＦおよびその反転信号ＣＮＴ＿ＢＵＦ＿Ｂは生成される。
【０１４０】
ローカルバッファＬＢ６４Ｃ−１．０は、直列接続された２段のインバータＩＮＶＣ１＿００およびＩＮＶＣ１＿０１と、インバータＩＮＶＣ１＿０１の出力ノードとローカルカウンタ信号ＣＮＴ＿ＢＵＦを供給するノードとの間に接続されるサブローカルバッファＬＢＣ１＿０Ｒと、インバータＩＮＶＣ１＿０１の出力ノードとカウンタ信号の反転信号ＣＮＴ＿ＢＵＦ＿Ｂを供給するノードとの間に接続されるサブローカルバッファＬＢＣ１＿０Ｌとを含む。
【０１４１】
サブローカルバッファＬＢＣ１＿０Ｒは、直列接続された偶数段のインバータＩＮＶＣ１＿０２、ＩＮＶＣ１＿０３を含み、サブローカルバッファＬＢＣ１＿０Ｌは奇数段のインバータＩＮＶＣ１＿０４を含む。
【０１４２】
サブローカルバッファＬＢＣ０＿０ＲおよびＬＢＣ１＿０Ｌによって、ローカルカウンタ信号ＣＮＴ＿ＢＵＦおよびその反転信号ＣＮＴ＿ＢＵＦ＿Ｂは生成される。
【０１４３】
このローカルバッファＬＢ６４ＢおよびローカルバッファＬＢ６４Ｃは、入力されるカウンタ信号ＣＮＴとその反転信号ＣＮＴ＿Ｂに対応させて適切なほうが選択されローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂを生成する。
【０１４４】
具体的には、グローバルカウンタ３４から出力されたカウンタ信号ＣＮＴを供給するノードは、インバータＧＩＮＶ６３Ａ−０の入力ノードと接続され、インバータＧＩＮＶ６３Ａ−０によって反転信号ＣＮＴ＿Ｂが出力される。反転信号ＣＮＴ＿Ｂを供給するノードが次段のインバータＧＩＮＶ６３Ａ−１の入力ノードと接続されるまでは、論理の整合性を取るためにローカルバッファＬＢ６４Ｂが配置される。
【０１４５】
同様に、インバータＧＩＮＶ６３Ａ−０からインバータＧＩＮＶ６３Ａ−１までは、カウンタ信号ＣＮＴの論理は正論理になっているため、図１４の実施の形態１のローカルバッファＬＢＡ６４と同様のローカルバッファＬＢＣ６４が配置される。
【０１４６】
以上図１５を用いて説明したように、全てのラッチ回路８０は、共通化されたローカルカウンタ信号ＣＮＴ＿ＢＵＦ（共通信号線）からカウント値を供給される。ローカルグローバル信号を共通化し、かつ実施の形態１のグローバルバッファＧＢ６２ＡからインバータＧＩＮＶ６３Ａに置き換えることによって、グローバルバッファ遅延時間差が減少し、本来の輝度の画像のように再現することができ、またチップ全体の省面積化が図られる。
【０１４７】
具体的には、実施の形態１に比較してグローバルバッファＧＢ６２Ａの１つ当たりインバータ１段分の面積が削減できる。この削減できるインバータは、通常、カウンタ信号ＣＮＴの信号線経路に配置されるため、駆動能力が大きくする必要がある。駆動能力を大きくするためには、インバータの面積も大きくなるため、この面積が必要なければ、チップ面積の省面積化をすることができる。また、このような削減はグローバルバッファＧＢ６２Ａの１つ当たりインバータ１段分削除可能であるため、チップ全体に適用すると、効率的にチップ面積の省面積化が可能となる。
【０１４８】
［実施の形態３］
図１６は、実施の形態３のグローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。実施の形態１と比較しつつ、実施の形態３を説明する。
【０１４９】
図１６を参照して、実施の形態１のカウンタ信号ＣＮＴをカウンタ信号ＣＮＴ＿Ｈとし、これに加えて、その反転カウンタ信号ＣＮＴ＿Ｌが生成され、この反転カウンタ信号ＣＮＴ＿Ｌの信号線経路は、カウンタ信号ＣＮＴ＿Ｈの信号線経路と同じ方向に沿って延びるように配置される。
【０１５０】
なお、以下に行なう説明の中で、カウンタ信号ＣＮＴ＿Ｈ＜ｉ＞（ｉ＝１，２，３，…），ＣＮＴ＿Ｌ＜ｉ＞（ｉ＝１，２，３，…）のことを総称してそれぞれカウンタ信号ＣＮＴ＿Ｈ，ＣＮＴ＿Ｌとも称する。
【０１５１】
すなわち、グローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路は、カウンタ信号ＣＮＴ＿Ｈとその反転信号ＣＮＴ＿Ｌとの２つの信号線経路と、カウンタ信号ＣＮＴ＿Ｈとその反転信号ＣＮＴ＿Ｌとから分岐して設けられ、共通信号線であるローカルカウンタ信号ＣＮＴ＿ＢＵＦにカウンタの出力を供給するための信号線経路とを含む。
【０１５２】
グローバルカウンタ３４からのカウンタ信号ＣＮＴに基づいて、グローバルバッファＧＢ６２Ｂ−０およびインバータＧＩＮＶ６３Ｂ−０により、それぞれカウンタ信号ＣＮＴ＿Ｈ＜１＞とその反転信号ＣＮＴ＿Ｌ＜１＞とが生成される。
【０１５３】
カウンタ信号ＣＮＴ＿Ｈ＜１＞の信号線経路上にはインバータＧＩＮＶ６３ＢＨ−１，ＧＩＮＶ６３ＢＨ−２，…，が配置される。反転信号ＣＮＴ＿Ｌの信号線経路上には、インバータＧＩＮＶ６３ＢＬ−１，ＧＩＮＶ６３ＢＬ−２，…，が配置される。なお、これらカウンタ信号ＣＮＴ＿Ｈとその反転信号ＣＮＴ＿Ｌの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号ＣＮＴ＿Ｈ（ＣＮＴ＿Ｌ）が伝搬される。この一方向とは、比較器３６の配置されている方向であり、コラムＡＤＣ１２が配列されている方向であり、すなわちサンプルホールド回路１８が配列されている方向であり、ラッチ回路が配列されている方向を示す。
【０１５４】
これらの信号線経路上には、カウンタ信号ＣＮＴ＿Ｈ（ＣＮＴ＿Ｌ）の波形を整形するためインバータＧＩＮＶ６３Ｂ−０（グローバルバッファＧＢ６２Ｂ−０）等が配置される。ラッチ回路８０にカウンタ信号ＣＮＴ＿Ｈ（ＣＮＴ＿Ｌ）を供給するためのローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの信号線経路は、このカウンタ信号ＣＮＴ＿Ｈ（ＣＮＴ＿Ｌ）の信号線経路から分岐して設けられる。また、各ラッチ回路８０には、トリガ信号ＣＭＴが与えられる。なお、カウンタ信号ＣＮＴ＿Ｈ（ＣＮＴ＿Ｌ）とトリガ信号ＣＭＴとは、半導体チップ上の異なる配線レイヤで構成される。
【０１５５】
なお、カウンタ信号ＣＮＴ＿Ｈ＜ｉ＞（ｉ＝２，３，…）は、ＧＩＮＶ６３ＢＨ＿ｉの出力信号を示し、ＣＮＴ＿Ｌ＜ｊ＞（ｊ＝１，２，…）は、ＧＩＮＶ６３ＢＬ＿ｊの出力信号を示す。ここでＣＮＴ＿Ｈ＜１＞は、グローバルバッファＧＢ６２−０からの出力信号を示す。さらに、カウンタ信号ＣＮＴ＿Ｈ＜ｉ＞およびＣＮＴ＿Ｌ＜ｉ＞は、常に相補関係になる。
【０１５６】
カウンタ信号ＣＮＴ＿Ｈ（ＣＮＴ＿Ｌ）の信号線経路から分岐して設けられる信号線経路上には、ローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂを駆動するためのローカルバッファＬＢ６４Ｄ−０．０，ＬＢ６４Ｄ−０．１，…，ＬＢ６４Ｄ−１．０，…（以下、総称してローカルバッファＬＢ６４Ｄとも称する。）が配置される。ローカルバッファＬＢ６４Ｄは、カウンタ信号ＣＮＴ＿Ｈ（ＣＮＴ＿Ｌ）の信号線経路上の直下またはその付近に配置される。
【０１５７】
ローカルバッファＬＢ６４Ｄ−０．０は、カウンタ信号ＣＮＴ＿Ｈの信号線経路から分岐した信号線経路上に直列接続されたインバータＩＮＶＤＬ０＿００，ＩＮＶＤＬ０＿０１が配置され、かつカウンタ信号ＣＮＴ＿Ｌの信号線経路から分岐した信号線経路上に直列接続されたインバータＩＮＶＤＨ０＿００，ＩＮＶＤＨ０＿０１が配置される。
【０１５８】
ここで、上述したようにカウンタ信号ＣＮＴ＿Ｈ＜ｉ＞，ＣＮＴ＿Ｌ＜ｉ＞は、互いに相補関係であり、またカウンタ信号ＣＮＴ＿Ｈ＜ｉ＞とＣＮＴ＿Ｈ＜ｉ＋１＞との間についても、両信号の論理は逆転している。このためカウンタ信号ＣＮＴ＿Ｈ，ＣＮＴ＿Ｌから分岐した信号線をローカルカウンタ信号ＣＮＴ＿ＢＵＦ，ＣＮＴ＿ＢＵＦ＿Ｂとの論理に合わせて接続することが重要となる。
【０１５９】
たとえば、カウンタ信号ＣＮＴ＿Ｈ＜ｉ＞がカウンタ信号ＣＮＴの論理と同一の場合には、カウンタ信号ＣＮＴ＿Ｈ＜ｉ＞から分岐した信号線はローカルカウンタ信号ＣＮＴ＿ＢＵＦと接続される。一方、カウンタ信号ＣＮＴの論理と反転論理であるカウンタ信号ＣＮＴ＿Ｌ＜ｉ＞は、カウンタ信号ＣＮＴ＿Ｌ＜ｉ＞から分岐した信号線は反転信号ＣＮＴ＿ＢＵＦ＿Ｂと接続される。
【０１６０】
また、カウンタ信号ＣＮＴ＿Ｈ＜ｉ＞がカウンタ信号ＣＮＴの論理と逆の場合には、カウンタ信号ＣＮＴ＿Ｈ＜ｉ＞から分岐した信号線は反転信号ＣＮＴ＿ＢＵＦ＿Ｂと接続される。カウンタ信号ＣＮＴの論理であるカウンタ信号ＣＮＴ＿Ｌ＜ｉ＞は、カウンタ信号ＣＮＴ＿Ｌ＜ｉ＞から分岐した信号線はローカルカウンタ信号ＣＮＴ＿ＢＵＦと接続される。
【０１６１】
このように、カウンタ信号ＣＮＴ＿Ｈ，ＣＮＴ＿Ｌの論理とローカルカウンタ信号ＣＮＴ＿ＢＵＦ，ＣＮＴ＿ＢＵＦ＿Ｂの論理との整合性をとりつつ、カウンタ信号ＣＮＴ＿Ｈ，ＣＮＴ＿Ｌから分岐した信号線は、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ，ＣＮＴ＿ＢＵＦ＿Ｂへ接続される。
【０１６２】
なお、ローカルバッファＬＢ６４Ｄ−０．１，…，ＬＢ６４Ｄ−１．０についても同様な構成であるため説明は繰り返さない。
【０１６３】
以上図１６を用いて説明したように、カウンタ信号ＣＮＴに基づき、互いに相補な信号であるカウンタ信号ＣＮＴ＿Ｈ，ＣＮＴ＿Ｌを生成し、これらのカウンタ信号ＣＮＴ＿Ｈ，ＣＮＴ＿Ｌから分岐した信号線は、共通信号線であるローカルカウンタ信号ＣＮＴ＿ＢＵＦ，ＣＮＴ＿ＢＵＦ＿Ｂの論理との整合性を取るように接続される。この構成により、同一構成のローカルバッファＬＢ６４Ｄを利用することができ、カウンタ信号の遅延時間の短縮とレイアウトの工数が減少できる。
【０１６４】
［実施の形態４］
図１７は、実施の形態４のグローバルカウンタ３４からのカウンタの出力がラッチ回路８０に伝播されるまでの信号線経路を説明するための図である。実施の形態１と比較しつつ、実施の形態４を説明する。
【０１６５】
図１７を参照して、実施の形態４の信号線経路では、実施の形態１の信号線経路の構成に加えて、カウンタ信号ＣＮＴの信号線経路から分岐した信号線経路上にＭＯＳスイッチＳＷ０．０，ＳＷ０．１，…および対応するコンデンサＣｇ０．０，Ｃｇ０．１，…が設けられる。以下、ＭＯＳスイッチＳＷ０．０，ＳＷ０．１，…を総称してＭＯＳスイッチＳＷともいい、コンデンサＣｇ０．０，Ｃｇ０．１，…を総称してコンデンサＣｇとも称する。
【０１６６】
グローバルカウンタ３４からの出力信号であるカウンタ信号ＣＮＴの信号線経路は、所定の一方向に沿って延びるように配線層で構成され、カウンタ信号ＣＮＴが伝搬される。この一方向とは、比較器３６の配置されている方向であり、コラムＡＤＣ１２が配列されている方向であり、すなわちサンプルホールド回路１８が配列されている方向であり、ラッチ回路が配列されている方向を示す。
【０１６７】
この信号線経路上には、カウンタ信号ＣＮＴの波形を整形するためグローバルバッファＧＢ６２Ｃ−０が配置される。ラッチ回路８０にカウンタ信号ＣＮＴを供給するためのローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂの信号線経路は、このカウンタ信号ＣＮＴの信号線経路から分岐して設けられる。
【０１６８】
カウンタ信号ＣＮＴの信号線経路から分岐して設けられる信号線経路上には、ローカルカウンタ信号ＣＮＴ＿ＢＵＦとその反転信号ＣＮＴ＿ＢＵＦ＿Ｂを駆動するためのローカルバッファＬＢ６４Ｅ−０．０，ＬＢ６４Ｅ−０．１，…，ＬＢ６４Ｅ−１．０，…（以下、総称してそれぞれローカルバッファＬＢ６４Ｅとも称する。）が配置される。ローカルバッファＬＢ６４Ｅは、カウンタ信号ＣＮＴの信号線経路上の直下またはその付近に配置される。
【０１６９】
各ＭＯＳスイッチＳＷは、制御信号Ｃｓｅｌ０，Ｃｓｅｌ１，…，Ｃｓｅｌｎ（以下、Ｃｓｅｌ０，Ｃｓｅｌ１，…，Ｃｓｅｌｎを総称して制御信号Ｃｓｅｌとも称する。）によって制御される。制御回路２４によって制御信号Ｃｓｅｌ０，Ｃｓｅｌ１，…，Ｃｓｅｌｎにより対応するＭＯＳスイッチＳＷを個別にオン／オフを組み合わせることにより、カウンタ信号ＣＮＴの遅延時間を調整することができる。
【０１７０】
例えばＡＤＣ１２のランプ波形と、カウンタ信号ＣＮＴの遅延時間を同じにすることで、隣接のラッチ回路８０の遅延時間差の調整を行なうことができる。具体的には、再度図１３を参照すると、コンデンサＣｇを利用してローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜Ｐ＞を時間ＴＡだけ遅延させ、ローカルカウンタ信号ＣＮＴ＿ＢＵＦ＜Ｐ＋１＞の出力とのタイミングを合わせることにより、本来の輝度の画像データが出力されることになる。
【０１７１】
以上図１７を用いて説明したように、カウンタ信号ＣＮＴの信号線経路上に、制御回路２４によって制御されるＭＯＳスイッチＳＷおよび対応するコンデンサＣｇを設けることにより、ローカルカウンタ信号の遅延時間を調整することができる。これにより全てのラッチ回路８０の遅延時間差をなくすことができるため、本来の輝度に近い画像を出力できる。
【０１７２】
[実施の形態５]
図１８は、グローバルバッファＧＢ６２Ｆのレイアウト配置の概略を示す図である。図２、図１８（ａ）に示すように、グローバルバッファＧＢ６２Ｆは、グローバルカウンタ３４の出力を伝搬するカウンタ信号ＣＮＴの信号線経路上に設けられる。
【０１７３】
このグローバルバッファＧＢ６２Ｆは、複数のサブバッファ回路６２Ｆ１〜６２Ｆ４を含む。サブバッファ回路６２Ｆ１〜６２Ｆ４は同一の入力信号９２と出力信号９４との間に並列接続され、配線方向と垂直方向に配置されている。このような配置では、複数あるカウンタ信号ＣＮＴの配線のピッチを狭くすることができない。
【０１７４】
一方、図１８（ｂ）に示すように、グローバルバッファＧＢ６２Ｆの入力信号９２と出力信号９４の配線の一部を変形し、対向するように配置して、サブバッファ回路６２Ｆ１〜６２Ｆ４を並列に分散配置することにより、カウンタ信号ＣＮＴの配線のピッチを狭くできる。
【０１７５】
以上図１８を用いて説明したように、グローバルバッファＧＢ６２Ｆの入力と出力の配線の一部をそれぞれ細くし、対向するように配置して分散配置することにより、バッファ回路を増やすことで、カウンタ信号ＣＮＴの配線のピッチを狭くでき、さらに遅延時間差を短縮でき、画素の峡ピッチ化にも対応できる。
【０１７６】
さらに、実施の形態５を実施の形態１から実施の形態４と組み合わせることにより、固体撮影装置のチップ面積を小さくでき、高速化が図れる。
【０１７７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１７８】
１０  固体撮像装置、１１  画素アレイ、１４  水平スキャナ、１７  データラッチ／転送回路、１８  サンプルホールド回路、２１  入力バッファ、２２  出力バッファ、２３  パラレル／シリアル変換器、２４  制御回路、２５  垂直スキャナ、３４  グローバルカウンタ、３６  比較器、６２  グローバルバッファＧＢ、６４  ローカルバッファ、８０  ラッチ回路、ＣＭＰ  トリガ信号、ＣＮＴ  カウンタ信号、ＣＮＴ＿ＢＵＦ  ローカルカウンタ信号、ＥＮ  イネーブル信号、ＰＸ  画素、ＲＸ  リセット制御信号、ＳＬ  行選択信号、ＶＤＤ  電源電圧、Ｖｒａｍｐ  ランプ電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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