(57)【特許請求の範囲】
【請求項１】
活性面を有する基板と、
前記活性面に結合される導電層と、
前記基板を通してのみ拡がり、その長さにわたってほぼ一定の直径を有し、導電充填材料を含む基板貫通ビアと、
前記基板を通して拡がり、前記基板の表面上の第１表面と、第２表面とを有する、第１の隔離層と、
前記基板貫通ビアを取り囲み、２つの部分、すなわち、前記導電充填材料からの応力を緩和することができる、前記基板の前記活性面近傍の空きスペースを含むリセス部分と、誘電体部分とを含む、第２の隔離層であって、前記リセス部分の組成は前記誘電体部分と異なり、前記第１の隔離層の前記第２表面は前記第２の隔離層上にあり、前記リセス部分は前記第１の隔離層と前記導電充填材料との間で画定される、第２の隔離層と、
を含む、半導体ダイ。
【請求項２】
前記リセス部分は、柔軟戻し充填材料を含む、請求項１に記載の半導体ダイ。
【請求項３】
前記第２の隔離層は、非フッ素化石英ガラス（ＵＳＧ）、オルトケイ酸テトラエチル（ＴＥＯＳ）、酸化ケイ素、窒化ケイ素、および有機絶縁体からなる群から選択される材料で構成される、請求項１に記載の半導体ダイ。
【請求項４】
前記半導体基板内に形成されたシャロートレンチアイソレーション（ＳＴＩ）領域と、
前記半導体基板および前記ＳＴＩ領域の表面上に形成される層間誘電体（ＩＬＤ）層と、
をさらに備える、請求項１に記載の半導体ダイ。
【請求項５】
音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータの少なくとも１つに組み込まれる、請求項１に記載の半導体ダイ。
【請求項６】
半導体基板と、
前記基板を通してのみ拡がり、その長さにわたってほぼ一定の直径を有し、導電充填材料を含む基板貫通ビアと、
前記基板を通して拡がり、前記基板の表面上の第１表面と、第２表面とを有する、前記基板から前記導電充填材料を隔離するための第１の手段と、
前記基板貫通ビアを取り囲み、前記導電充填材料からの応力を緩和するための手段を含む、前記基板から前記導電充填材料を隔離するための第２の手段であって、前記応力を緩和するための手段は前記半導体基板の活性面近傍の空きスペースを含み、前記応力を緩和するための手段は前記隔離するための第１の手段と前記導電充填材料との間で画定される、前記基板から前記導電充填材料を隔離するための第２の手段と、
を含む、半導体ダイ。
【請求項７】
前記隔離するための第２の手段は、非フッ素化石英ガラス（ＵＳＧ）、オルトケイ酸テトラエチル（ＴＥＯＳ）、酸化ケイ素、窒化ケイ素、および有機絶縁体からなる群から選択される材料で構成される、請求項６に記載の半導体ダイ。
【請求項８】
前記半導体基板内に形成されたシャロートレンチアイソレーション（ＳＴＩ）領域と、
前記半導体基板および前記ＳＴＩ領域の表面上に形成される層間誘電体（ＩＬＤ）層と、
をさらに備える、請求項６に記載の半導体ダイ。
【請求項９】
音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置のデータユニット、およびコンピュータの少なくとも１つに組み込まれる、請求項６に記載の半導体ダイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して、集積回路（ＩＣ）に関する。より詳細には、本開示は、基板貫通ビア（ＴＳＶ）の歪緩和に関する。
【背景技術】
【０００２】
ＴＳＶ（基板貫通ビア）は、その基板（たとえば、シリコン）に対して熱膨張係数（ＣＴＥ）が不一致である材料で充填されるとき、高い圧縮応力を受ける。特に、圧縮応力は、周囲の基板を通して隣接するデバイスに伝達され得る。伝達された圧縮応力は、ＴＳＶを取り囲むデバイスのパラメータのシフトを引き起こす可能性がある。
【０００３】
圧縮応力に対処するための従来の技法は、ＴＳＶを取り囲む「キープアウト領域」を含む。キープアウト領域は、高感度のデバイスを配置することができないＴＳＶを取り囲む領域を画定する。残念なことに、キープアウト領域は、回路レイアウト面積の不利益になる。たとえば、キープアウト領域は、特定のデバイス感度に応じて、５〜１０マイクロメートル（５〜１０μｍ）の半径と同じ大きさである可能性がある。
【０００４】
銅は、シリコンとＣＴＥが不一致である充填材料の例である。シリコンによって閉じ込められたＴＳＶが熱循環されるとき、ＴＳＶ内の銅充填材料は、ＴＳＶの上方におよびＴＳＶから膨張する可能性がある。ＴＳＶの上方へのおよびＴＳＶからの銅の噴き出しは、ＴＳＶの近傍のどんな回路もかく乱する可能性がある。銅を参照しながら説明したが、その基板に関してＣＴＥの不一致がある任意の充填材料の膨張は、ＴＳＶを充填するのに使用されるとき、上述の問題を引き起こす。
【発明の概要】
【課題を解決するための手段】
【０００５】
本開示の一態様によれば、基板貫通ビア（ＴＳＶ）の歪緩和を含む半導体ダイについて説明される。半導体ダイは、活性面を有する半導体基板を含む。半導体基板は、活性面に接続される導電層を含む。半導体ダイは、基板を通してのみ拡がる基板貫通ビアも含む。一構成では、基板貫通ビアは、基板貫通ビアの長さにわたってほぼ一定の直径を含む。基板貫通ビアは、導電充填材料で充填され得る。半導体ダイは、基板貫通ビアを取り囲む隔離層も含む。この構成では、隔離層は、２つの部分、すなわち、導電充填材料からの応力を緩和することができる、基板の活性面近傍のリセス部分と、誘電体部分とを含む。リセス部分の組成は、誘電体部分と異なる可能性がある。
【０００６】
本開示のさらなる態様では、基板貫通ビア（ＴＳＶ）の歪緩和の方法について説明される。本方法は、基板内に基板貫通ビアキャビティを画定するステップを含む。本方法は、キャビティ内に隔離層を堆積させるステップも含む。本方法は、キャビティを導電材料で充填するステップをさらに含む。本方法は、リセス部分を生成するために隔離層の一部を除去するステップも含む。
【０００７】
本開示の別の態様では、基板貫通ビア（ＴＳＶ）の歪緩和をもたらすための手段を含む半導体ダイについて説明される。半導体ダイは、半導体基板を含む。半導体ダイは、基板を通してのみ拡がる基板貫通ビアも含む。一構成では、基板貫通ビアは、基板貫通ビアの長さにわたってほぼ一定の直径を含む。基板貫通ビアは、導電充填材料で充填され得る。半導体ダイは、導電充填材料からの応力を緩和するための手段も含む。
【０００８】
本開示のさらなる態様では、基板貫通ビア（ＴＳＶ）の歪緩和の方法について説明される。本方法は、基板内に基板貫通ビアキャビティを画定するステップを含む。本方法は、キャビティ内に隔離層を堆積させるステップも含む。本方法は、キャビティを導電材料で充填するステップをさらに含む。本方法は、リセス部分を生成するために隔離層の一部を除去するステップも含む。
【０００９】
本開示の追加の特徴および利点については後述する。本開示と同じ目的を実行するための他の構造を修正または設計するための基礎として、本開示が容易に利用され得ることを当業者は諒解されたい。そのような等価な構築は、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも当業者は認識されたい。機構と動作方法の両方に関して本開示の特性であると考えられる新規の特徴は、添付の図面と併せて考慮されれば、さらなる利点とともに、以下の説明からよりよく理解されよう。しかし、各図は、例示および説明のためにのみ提供するものであり、本開示の限定の定義とするものではないことを、はっきりと理解されたい。
【００１０】
本開示のより完全な理解のために、ここで、添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【００１１】
【図１】本開示の一態様による、能動デバイスを含む集積回路（ＩＣ）デバイスを示す断面図である。
【図２】本開示の一態様による、基板貫通ビア（ＴＳＶ）の拡大された開口部を設けるためのフォトレジスト層を含む、図１のＩＣデバイスを示す断面図である。
【図３】本開示の一態様による、ライナー隔離層（ｌｉｎｅｒ  ｉｓｏｌａｔｉｏｎ  ｌａｙｅｒ）を含む、図２のＩＣデバイスを示す断面図である。
【図４】本開示の一態様による、ライナー隔離層によって取り囲まれた基板貫通ビア（ＴＳＶ）を示す、図３のＩＣデバイスの断面図である。
【図５】本開示の一態様による、ライナー隔離層内に形成された隔離リセス部を含む、図４のＩＣデバイスを示す断面図である。
【図６】本開示の一態様による、ＴＳＶキャビティの側壁上に形成された、隔離リセス部と、ライナー隔離層とを含む、図５のＩＣデバイスを示す断面図である。
【図７】本開示の一態様による、バックエンド（ＢＥＯＬ）スタック作製後の、図６のＩＣデバイスを示す断面図である。
【図８】本開示の一態様による、ライナー隔離層と、側壁隔離リセス部内の戻し充填材料（ｂａｃｋ−ｆｉｌｌ  ｍａｔｅｒｉａｌ）とを有する基板貫通ビアを含む、図７のＩＣデバイスを示す断面図である。
【図９】本開示の一態様による、第１および第２のライナー隔離層を示す、図１のＩＣデバイスを示す断面図である。
【図１０】本開示の一態様による、第１および第２のライナー隔離層によって取り囲まれた基板貫通ビア（ＴＳＶ）を示す、図９のＩＣデバイスを示す断面図である。
【図１１】本開示の一態様による、第２のライナー隔離層内に形成された隔離リセス部を含む、図１０のＩＣデバイスを示す断面図である。
【図１２】本開示の一態様による、バックエンド（ＢＥＯＬ）スタック作製後の、図１１のＩＣデバイスを示す断面図である。
【図１３】本開示の一態様による、マルチレイヤライナー隔離部の隔離リセス部内の戻し充填材料を含む、図１２のＩＣデバイスを示す断面図である。
【図１４】本開示の一態様による、第１、第２、および第３のライナー隔離層によって取り囲まれた基板貫通ビア（ＴＳＶ）を含む、図９のＩＣデバイスを示す断面図である。
【図１５】本開示の一態様による、第２のライナー隔離層内に形成された隔離リセス部を含む、図１４のＩＣデバイスを示す断面図である。
【図１６】本開示の一態様による、バックエンド（ＢＥＯＬ）スタック作製後の、図１５のＩＣデバイスを示す断面図である。
【図１７】本開示の一態様による、マルチレイヤライナー隔離部の隔離リセス部内の戻し充填材料を含む、図１６のＩＣデバイスを示す断面図である。
【図１８】本開示の一態様による、ＴＳＶの側壁上の、１つまたは複数のライナー隔離層と、隔離リセス部とを含む、基板貫通ビア（ＴＳＶ）を形成するための方法を示すブロック図である。
【図１９】本開示の構成が有利に採用され得るワイヤレス通信システムを示すブロック図である。
【発明を実施するための形態】
【００１２】
本開示の様々な態様は、隣接するデバイス上のＴＳＶ（基板貫通ビア）応力の影響に関連する問題を軽減する技法を与える。本開示の一態様によれば、基板（たとえば、シリコン）層から基板貫通ビア（ＴＳＶ）の導電部分を分離するライナー隔離膜について説明される。一構成では、ライナー隔離層は、ＴＳＶの周りで数ミクロンの範囲内の深さに凹まされる。別の構成では、隔離リセス空隙部は、柔軟材料（ｃｏｍｐｌｉａｎｔ  ｍａｔｅｒｉａｌ）で戻し充填される。例示的な柔軟材料には、限定はしないが、ポリイミドおよび他の同様の柔軟材料が含まれる。本開示の別の態様では、ＩＣデバイスを完成するために、ＴＳＶ形成プロセスに続いて、ウェハ上に、バックエンド（ＢＥＯＬ）相互接続層が作製される。
【００１３】
有利なことに、ＴＳＶと基板層との間に広がるリセス部は、ＴＳＶの歪緩和を可能にし、基板内の隣接するデバイスに伝達される歪みを低減する。同様に、ＴＳＶ充填材料用の経路がリセス部キャビティに拡大することを可能にすることによって、充填材料の噴き出しが低減され得る。ライナー隔離層の組成を変化させることにより、異なる利点が与えられる。リセス部に柔軟材料を戻し充填することによって、よりロバストな集積方式により同様の利点を与え得る。
【００１４】
図１は、本開示の一態様による、能動デバイス１１２〜１１６を含む集積回路（ＩＣ）デバイス１００を例示する断面図を示す。典型的には、ＩＣデバイス１００は、シャロートレンチアイソレーション（ＳＴＩ）領域１３０を含む基板（たとえば、シリコンウェハ）１０２を含む。この構成では、ＳＴＩ領域１３０は半金属または他の同様の材料である。ＳＴＩ領域１３０の上方に、フロントエンド（ＦＥＯＬ）相互接続層１１０を含む層間誘電体（ＩＬＤ）層１２０が位置している。ＩＬＤ１２０は、能動デバイス１１２〜１１６、および導電線（たとえば、ビア）１２１〜１２８を含み得る。この構成では、ＩＬＤ層１２０は、導電線１２１〜１２８同士の間の短絡を防止するために酸化ケイ素または他の同様の材料で形成された接触ＩＬＤである。代替構成では、ＩＬＤ層１２０は低誘電率誘電体または他の同様の材料である。
【００１５】
図２は、本開示の一態様による、１つまたは複数の絶縁層およびＴＳＶ（基板貫通ビア）用の拡大されたＴＳＶキャビティ２３６（たとえば、５０ミクロン）を設けるためのフォトレジスト層２３４を含む、図１のＩＣデバイス２００を例示する断面図を示す。図２に示すように、ＩＬＤ層１２０の表面上に研磨停止層１３２を堆積させた後、リソグラフィによって、実際の最終的なＴＳＶ（図４〜図８参照）よりもわずかに大きいＴＳＶ（基板貫通ビア）キャビティ２３６を画定する。この構成では、ＴＳＶのサイズは０．２５マイクロメートル（μｍ）〜０．５マイクロメートル（μｍ）程度である。研磨停止層１３２は、炭化ケイ素、窒化ケイ素、または他の同様の保護材料で形成される可能性がある。
【００１６】
図３は、本開示の一態様による、ライナー隔離層３４０を含む、図２のＩＣデバイス３００を例示する断面図を示す。この構成では、エッチングおよび／またはリソグラフィプロセスは、ＩＬＤ層１２０、ＳＴＩ領域１３０、およびシリコンウェハ１０２を通してエッチングする。エッチングが完了した後、ライナー隔離堆積は、研磨停止層１３２およびＴＳＶキャビティ２３６の側壁上にライナー隔離層３４０を形成する。ライナー隔離層３４０は、非フッ素化石英ガラス（ＵＳＧ）、オルトケイ酸テトラエチル（ＴＥＯＳ）、酸化ケイ素、窒化ケイ素、または酸化膜を形成するための他の同様の前駆体の層で形成される可能性がある。ライナー隔離層３４０は、有機絶縁体などの有機材料の層で形成されることもある。ライナー隔離層３４０は、１／４ミクロンの厚さを有し得る。
【００１７】
図４は、本開示の一態様による、ライナー隔離層３４０によって取り囲まれた基板貫通ビア（ＴＳＶ）４５０を含む、図３のＩＣデバイス４００を例示する断面図を示す。図４に示すように、ライナー隔離層３４０によって取り囲まれたＴＳＶ４５０を形成するためにＴＳＶキャビティを充填材料で充填するために、ＴＳＶ充填および研磨プロセスが実行される。図示の例では、充填材料は、銅である。ライナー隔離層３４０は、ＴＳＶ４５０内の充填材料がシリコンウェハ１０２に接触することを防止する。充填材料には、限定はしないが、銅、タングステン、または、この例ではシリコンである、基板材料に対して熱膨張係数（ＣＴＥ）の不一致がある他の同様の充填材料が含まれ得る。図４に示すように、圧縮応力４５２は、ＩＬＤ層１２０および／またはシリコンウェハ１０２内の能動デバイス１１２〜１１６に影響を及ぼし得る。
【００１８】
図５は、本開示の一態様による、ライナー隔離層４４０内に形成された隔離リセス部５４２を含む、図４のＩＣデバイス５００を例示する断面図を示す。図５に示すように、ライナー隔離層４４０の化学的選択エッチングが実行される。典型的には、化学的選択エッチングは、ライナー隔離層４４０上にある研磨停止層１３２を除去し、１〜２ミクロンの深さに隔離リセス部５４２を形成する。本開示の一態様では、隔離リセス部の深さは、デバイス（たとえば、能動デバイス１１２〜１１６）がシリコンウェハ１０２内のどれくらいの深さまで拡がるかに基づいており、それはトランジスタ技術によって決定され得る。図５に示すように、化学的選択エッチングプロセスは、ＴＳＶ４５０の充填材料の応力緩和をもたらすために隔離リセス部５４２の形成を引き起こす。
【００１９】
図６は、本開示の一態様による、ＴＳＶ４５０の側壁上に形成された、隔離リセス部５４２と、ライナー隔離層４４０とを含む、図５のＩＣデバイス６００を例示する断面図を示す。典型的には、図７に示すように、バックエンド相互接続スタックの形成準備において研磨停止層１３２を除去するために、研磨停止層除去が実行される。
【００２０】
図７は、本開示の一態様による、バックエンド（ＢＥＯＬ）スタック作製後の、図６のＩＣデバイス７００を例示する断面図を示す。典型的には、ＴＳＶプロセスが完了した後、ＩＣデバイス７００の形成を完了するために、ＢＥＯＬ相互接続スタックのＢＥＯＬ相互接続層７９０がウェハ１０２上に作製される。この構成では、隔離リセス部５４２は、充填材料がＴＳＶの上方におよびＴＳＶから噴き出すのを低減し、および／または防ぐためにＴＳＶ充填材料の歪緩和をもたらす。
【００２１】
図８は、本開示の一態様による、ライナー隔離層４４０と、側壁隔離リセス部５４２内の柔軟戻し充填材料８６０とを有するＴＳＶ４５０を含む、図７のＩＣデバイス８００を例示する断面図を示す。本開示のこの態様では、柔軟戻し充填材料８６０は、ポリイミドまたは他の同様の材料である可能性がある。この構成では、柔軟戻し充填材料８６０は、ＴＳＶ４５０および／または周囲のデバイスからの圧縮応力５５４を吸収する。
【００２２】
図９は、本開示の一態様による、第１のライナー隔離層９４０および第２のライナー隔離層９７０を含む、図１のＩＣデバイス９００を例示する断面図を示す。一構成では、第１のライナー隔離層９４０および第２のライナー隔離層９７０は、化学的に異なる。典型的には、図９は、研磨停止層１３２およびＴＳＶキャビティ９３６の側壁上にマルチレイヤライナー隔離部が形成される、ライナー隔離堆積の変形形態を示す。この構成では、マルチライナー隔離層には、酸化物、窒化物、または他の同様の誘電材料が含まれ得る。
【００２３】
図１０は、本開示の一態様による、第１のライナー隔離層９４０および第２のライナー隔離層９７０によって取り囲まれた基板貫通ビア（ＴＳＶ）９５０を含む、図９のＩＣデバイス１０００を例示する断面図を示す。図１０に示すように、ＴＳＶ充填および研磨プロセスは、ＴＳＶ側壁上のマルチレイヤライナー隔離部（９４０、９７０）を含むＴＳＶ９５０をもたらす。図１０に示すように、矢印１０５２は、銅で充填されたＴＳＶ９５０によって生じる圧縮応力を示す。
【００２４】
図１１は、本開示の一態様による、第２のライナー隔離層９７０内に形成された隔離リセス部１１７２を含む、図１０のＩＣデバイス１１００を例示する断面図を示す。典型的には、ライナー隔離リセス部エッチングが実行される。この構成では、ライナー隔離リセス部エッチングは、２つのライナー隔離層９４０／９７０のうちの１つの一部のみを除去する化学的選択エッチングである。図１１に示すように、隔離リセス部１１７２は、ＴＳＶ充填材料と、ウェハ１０２のシリコンとの間の追加の隔離障壁をもたらすことができる。
【００２５】
図１２は、本開示の一態様による、バックエンド（ＢＥＯＬ）スタック作製後の、図１１のＩＣデバイス１２００を例示する断面図を示す。典型的には、ＴＳＶプロセスが完了した後、ＩＣデバイス１２００の形成を完了するために、ＢＥＯＬ相互接続スタックのＢＥＯＬ相互接続層１２９０がシリコンウェハ１０２上に作製される。この構成では、隔離リセス部１１７２は、充填材料がＴＳＶ９５０の上方におよびＴＳＶ９５０から噴き出すのを低減し、および／または防ぐためにＴＳＶ充填材料の歪緩和をもたらす。
【００２６】
図１３は、本開示の一態様による、マルチレイヤライナー隔離部（９４０／９７０）の隔離リセス部内の柔軟戻し充填材料１３６０を含む、図１２のＩＣデバイス１３００を例示する断面図を示す。図１３に示すように、ＴＳＶ９５０は、本開示の一態様に従って、第１のライナー隔離層９４０と、第２のライナー隔離層９７０と、側壁隔離リセス部１１４２内の柔軟戻し充填材料１３６０とを含む。本開示のこの態様では、柔軟戻し充填材料は、ポリイミドまたは他の同様の材料である可能性がある。この構成では、柔軟戻し充填材料１３６０は、ＴＳＶ９５０および／または周囲のデバイスからの圧縮応力１０５４を吸収する。
【００２７】
図１４は、本開示の一態様による、第１、第２、および第３のライナー隔離層（１４４０、１４７０、１４８０）によって取り囲まれた基板貫通ビア（ＴＳＶ）１４５０を含む、図９のＩＣデバイス１４００を例示する断面図を示す。一構成では、第１のライナー隔離層１４４０、第２のライナー隔離層１４７０、および第３のライナー隔離層１４８０は、化学的に異なる。典型的には、図１４は、研磨停止層１３２およびＴＳＶキャビティ１４５０の側壁上にマルチレイヤライナー隔離部が形成される、ライナー隔離堆積の変形形態を示す。図１４に示すように、矢印１４５２は、銅で充填されたＴＳＶ１４５０によって生じる圧縮応力を示す。この構成では、マルチライナー隔離層には、酸化物、窒化物、または他の同様の誘電材料が含まれ得る。
【００２８】
図１５は、本開示の一態様による、第２のライナー隔離層１４７０内に形成された隔離リセス部１５８２を含む、図１４のＩＣデバイス１５００を例示する断面図を示す。典型的には、ライナー隔離リセス部エッチングが実行される。この構成では、ライナー隔離リセス部エッチングは、３つのライナー隔離層１４４０／１４７０／１４８０のうちの１つの一部のみを除去する化学的選択エッチングである。図１５に示すように、隔離リセス部１５８２は、ＴＳＶ充填材料と、ウェハ１０２の材料との間の追加の隔離障壁をもたらすことができる。
【００２９】
図１６は、本開示の一態様による、バックエンド（ＢＥＯＬ）スタック作製後の、図１５のＩＣデバイス１６００を例示する断面図を示す。典型的には、ＴＳＶプロセスが完了した後、ＩＣデバイス１６００の形成を完了するために、ＢＥＯＬ相互接続スタックのＢＥＯＬ相互接続層１６９０がウェハ１０２上に作製される。この構成では、隔離リセス部１５８２は、充填材料がＴＳＶ１４５０の上方におよびＴＳＶ１４５０から噴き出すのを低減し、および／または防ぐためにＴＳＶ充填材料の歪緩和をもたらす。
【００３０】
図１７は、本開示の一態様による、マルチレイヤライナー隔離部（１４４０／１４７０／１４８０）の隔離リセス部内の柔軟戻し充填材料１７６０を含む、図１６のＩＣデバイス１７００を例示する断面図を示す。図１７に示すように、ＴＳＶ１４５０は、本開示の一態様に従って、第１のライナー隔離層１４４０と、第２のライナー隔離層１４７０と、第３のライナー隔離層１４８０と、側壁隔離リセス部１５８２（図１６）内の柔軟戻し充填材料１７６０とを含む。本開示のこの態様では、柔軟戻し充填材料１７６０は、ポリイミドまたは他の同様の材料である可能性がある。この構成では、柔軟戻し充填材料１７６０は、ＴＳＶ１４５０および／または周囲のデバイスからの圧縮応力１４５４を吸収する。
【００３１】
図１８は、本開示の一態様による、ＴＳＶの側壁上の、１つまたは複数のライナー隔離層と、隔離リセス部とを含む、基板貫通ビア（ＴＳＶ）を形成するための方法１８００を示すブロック図である。ブロック１８１０では、ＴＳＶキャビティ２３６／９３６は、たとえば、図２、図３、および図９に示すように、基板を通して画定される。本説明は主にシリコン基板に関するものであったが、他の基板材料も企図される。ブロック１８１２では、ライナー隔離層は、たとえば、図３、図９、および図１４に示すように、ＴＳＶキャビティ内および研磨停止層上に堆積される。ブロック１８１４では、基板貫通ビア４５０／１０５０／１４５０は、たとえば、図４、図１０、および図１４に示すように、導電材料で充填される。本説明は主に銅充填材に関するものであったが、他の充填材料も企図される。ブロック１８１６では、リセス部分を生成するために、ライナー隔離層がエッチングされる。たとえば、図５、図１１、および図１５に示すように、ライナー隔離層のエッチングは、ＴＳＶ４５０／９５０／１４５０の側壁上にライナー隔離リセス部５４２／１１７２／１５８２を残す。
【００３２】
図１９は、本開示の一構成が有利に採用され得る例示的なワイヤレス通信システム１９００を示すブロック図である。例示のために、図１９は、３つの遠隔ユニット１９２０、１９３０および１９５０、ならびに２つの基地局１９４０を示す。ワイヤレス通信システムがこれよりも多くの遠隔ユニットおよび基地局を有し得ることが認識されよう。遠隔ユニット１９２０、１９３０および１９５０は、ライナー隔離層によって取り囲まれた開示された基板貫通ビア（ＴＳＶ）を含む、ＩＣデバイス１９２５Ａ、１９２５Ｃ、および１９２５Ｂを含む。ＩＣを含む任意のデバイスは、基地局、スイッチングデバイス、およびネットワーク機器を含み、本明細書で開示されるライナー隔離層によって取り囲まれたＴＳＶを含むこともできることが認識されよう。図１９は、基地局１９４０から遠隔ユニット１９２０、１９３０および１９５０への順方向リンク信号１９８０、ならびに遠隔ユニット１９２０、１９３０および１９５０から基地局１９４０への逆方向リンク信号１９９０を示す。
【００３３】
図１９では、遠隔ユニット１９２０は携帯電話として示され、遠隔ユニット１９３０はポータブルコンピュータとして示され、遠隔ユニット１９５０はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示される。たとえば、遠隔ユニットは、携帯電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定ロケーションデータユニット、またはデータもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、またはそれらの任意の組合せであり得る。図１９は、本開示の教示による遠隔ユニットを示すが、本開示は、これらの例示的に示されたユニットには限定されない。本開示の態様は、ライナー隔離層によって取り囲まれたＴＳＶを含む任意のデバイスで適切に採用することができる。
【００３４】
ファームウェアおよび／またはソフトウェアの実装形態の場合、これらの方法を、本明細書に記載された機能を実行するモジュール（たとえば、プロシージャ、関数など）で実装することができる。本明細書に記載された方法を実装する際に、命令を有形に具現化する任意の機械可読媒体を使用することができる。たとえば、ソフトウェアコードをメモリに記憶し、プロセッサユニットによって実行することができる。メモリは、プロセッサユニット内に実装され得るか、またはプロセッサユニットの外部に実装され得る。本明細書で使用する場合、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかのタイプを指し、メモリのいかなる特定のタイプもしくはメモリの数、またはメモリが格納される媒体のタイプには限定されない。
【００３５】
本開示およびその利点が詳細に記載されたが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係用語が、基板または電子デバイスに関して使用される。もちろん、基板または電子デバイスが反転した場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指す場合がある。さらに、本出願の範囲は、本明細書に記載されたプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者が本開示から容易に諒解するように、本明細書に記載された対応する実施形態と実質的に同じ機能を実行するか、または実質的に同じ結果を実現する、既存または今後開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップをそれらの範囲内に含むものとする。
【符号の説明】
【００３６】
１００  ＩＣデバイス
１０２  ウェハ
１１０  フロントエンド（ＦＥＯＬ）相互接続層
１１２  能動デバイス
１１４  能動デバイス
１１６  能動デバイス
１２０  層間誘電体（ＩＤＬ）層
１２１  導電線
１２２  導電線
１２４  導電線
１２６  導電線
１２８  導電線
１３０  シャロートレンチアイソレーション（ＳＴＩ）領域
１３２  研磨停止層
２００  図１のＩＣデバイス
２３４  フォトレジスト層
２３６  ＴＳＶキャビティ
３００  図２のＩＣデバイス
３４０  ライナー隔離層
４００  図３のＩＣデバイス
４４０  ライナー隔離層
４５０  ＴＳＶ
４５２  圧縮応力
５００  図４のＩＣデバイス
５４２  隔離リセス部
５５４  圧縮応力
６００  図５のＩＣデバイス
７００  図６のＩＣデバイス
７９０  ＢＥＯＬ相互接続スタックのＢＥＯＬ相互接続層
８００  図７のＩＣデバイス
８６０  柔軟戻し充填材料
９００  図１のＩＣデバイス
９３６  ＴＳＶキャビティ
９４０  ライナー隔離層
９５０  基板貫通ビア（ＴＳＶ）
９７０  ライナー隔離層
１０００  図９のＩＣデバイス
１０５０  ＴＳＶ
１０５４  圧縮応力
１１００  図１０のＩＣデバイス
１１４２  隔離リセス部
１１７２  隔離リセス部
１２００  図１１のＩＣデバイス
１２９０  ＢＥＯＬ相互接続スタックのＢＥＯＬ相互接続層
１３００  図１２のＩＣデバイス
１３６０  柔軟戻し充填材料
１４００  図９のＩＣデバイス
１４４０  ライナー隔離層
１４５０  ＴＳＶ
１４５２  圧縮応力
１４５４  圧縮応力
１４７０  ライナー隔離層
１４８０  ライナー隔離層
１５００  図１４のＩＣデバイス
１５５４  圧縮応力
１５８２  隔離リセス部
１６００  図１５のＩＣデバイス
１６９０  ＢＥＯＬ相互接続スタックのＢＥＯＬ相互接続層
１７００  図１６のＩＣデバイス
１７６０  柔軟戻し充填材料
１９００  ワイヤレス通信システム
１９２０  遠隔ユニット
１９２５Ａ  ＩＣデバイス
１９２５Ｂ  ＩＣデバイス
１９２５Ｃ  ＩＣデバイス
１９３０  遠隔ユニット
１９４０  基地局
１９５０  遠隔ユニット
１９８０  順方向リンク信号
１９９０  逆方向リンク信号
【図１８】
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【図１９】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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