(57)【特許請求の範囲】
【請求項１】
定電流用ＭＯＳＦＥＴを有する電流制御型のＭＯＳ電流論理回路と、直列接続されたスピン注入型の磁気トンネル接合素子からなるマトリックスと、前記ＭＯＳ電流論理回路を構成するトランジスタの閾値のばらつきにより生じる出力基準電圧の変動△ＶＢを検出するアンプと、前記アンプで検出した変動△ＶＢに基いて前記スピン注入型の磁気トンネル接合素子の抵抗値を書き込む書き込み回路と、を備え、
前記マトリックスの一端が前記定電流用ＭＯＳＦＥＴに接続されており、
前記マトリックスを構成する前記スピン注入型の磁気トンネル接合素子の段数が制御される、集積回路。
【請求項２】
定電流用ＭＯＳＦＥＴを有する電流制御型のＭＯＳ電流論理回路と、前記定電流用ＭＯＳＦＥＴに接続されるスピン注入型の磁気トンネル接合素子と、前記ＭＯＳ電流論理回路を構成するトランジスタの閾値のばらつきにより生じる出力基準電圧の変動△ＶＢを検出するアンプと、前記アンプで検出した変動△ＶＢに基いて前記スピン注入型の磁気トンネル接合素子の抵抗値を書き込む書き込み回路と、を備え、
前記スピン注入型の磁気トンネル接合素子の一端が前記定電流用ＭＯＳＦＥＴのソース電極上に形成されている、集積回路。
【請求項３】
前記マトリックスの一端が、前記定電流用ＭＯＳＦＥＴのソース電極上に形成されている、請求項１に記載の集積回路。
【請求項４】
前記ソース電極上に、前記スピン注入型の磁気トンネル接合素子の自由層、トンネル障壁層、固定層がこの順に積層されている、請求項２又は３に記載の集積回路。
【請求項５】
前記ＭＯＳ電流論理回路は、
電源に接続される第１のｐチャネルＭＯＳＦＥＴと、
前記第１のｐチャネルＭＯＳＦＥＴに接続される第１のｎチャネルＭＯＳＦＥＴと、
前記電源に接続される第２のｐチャネルＭＯＳＦＥＴと、
前記第２のｐチャネルＭＯＳＦＥＴに接続される第２のｎチャネルＭＯＳＦＥＴと、
前記第１及び第２のｎチャネルＭＯＳＦＥＴのソースに接続される前記定電流用ＭＯＳＦＥＴと、
を含み、
前記スピン注入型の磁気トンネル接合素子の一端が前記定電流用ＭＯＳＦＥＴのソースに接続され、前記スピン注入型の磁気トンネル接合素子の他端がグランドに接続される、
請求項１乃至４の何れかに記載の集積回路。
【請求項６】
前記アンプの第１の入力端子と前記第１のｎチャネルＭＯＳＦＥＴのゲートとが、第１の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのゲートとが、第２の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第２の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのドレインとが、第３の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子に基準電圧ＶＢが印加され、
前記第１〜第３の検出用ｐチャネルＭＯＳＦＥＴのゲートに、第１の制御用信号が印加される、請求項５に記載の集積回路。
【請求項７】
前記書き込み回路は、前記アンプの出力端子と前記スピン注入型の磁気トンネル接合素子とに接続される書き込み用ＭＯＳＦＥＴを含んで構成され、該書き込み用ＭＯＳＦＥＴのゲートには、第２の制御用信号が印加される、請求項１〜６の何れかに記載の集積回路。
【請求項８】
前記ＭＯＳ電流論理回路は、電源に接続される第１のｐチャネルＭＯＳＦＥＴと、前記第１のｐチャネルＭＯＳＦＥＴに接続される第１のｎチャネルＭＯＳＦＥＴと、前記電源に接続される第２のｐチャネルＭＯＳＦＥＴと、前記第２のｐチャネルＭＯＳＦＥＴに接続される第２のｎチャネルＭＯＳＦＥＴと、前記第１及び第２のｎチャネルＭＯＳＦＥＴのソースに接続される前記定電流用ＭＯＳＦＥＴと、を含み、
前記アンプの第１の入力端子と前記第１のｎチャネルＭＯＳＦＥＴのゲートとが、第１の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのゲートとが、第２の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第２の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのドレインとが、第３の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子に基準電圧ＶＢが印加され、
前記第１〜第３の検出用ｐチャネルＭＯＳＦＥＴのゲートに、第１の制御用信号が印加され、
前記書き込み回路は、前記アンプの出力端子と前記スピン注入型の磁気トンネル接合素子とに接続される書き込み用ＭＯＳＦＥＴを含んで構成され、該書き込み用ＭＯＳＦＥＴのゲートには、第２の制御用信号が印加され、
前記第１の制御用信号を低レベルとし、前記第２の制御用信号を高レベルとしたとき、前記基準電圧ＶＢと前記第２のｎチャネルＭＯＳＦＥＴのドレインから出力される出力信号との差が、前記アンプによって検出される、請求項１乃至４の何れかに記載の集積回路。
【請求項９】
前記ＭＯＳ電流論理回路は、電源に接続される第１のｐチャネルＭＯＳＦＥＴと、前記第１のｐチャネルＭＯＳＦＥＴに接続される第１のｎチャネルＭＯＳＦＥＴと、前記電源に接続される第２のｐチャネルＭＯＳＦＥＴと、前記第２のｐチャネルＭＯＳＦＥＴに接続される第２のｎチャネルＭＯＳＦＥＴと、前記第１及び第２のｎチャネルＭＯＳＦＥＴのソースに接続される前記定電流用ＭＯＳＦＥＴと、を含み、
前記アンプの第１の入力端子と前記第１のｎチャネルＭＯＳＦＥＴのゲートとが、第１の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのゲートとが、第２の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第２の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのドレインとが、第３の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子に基準電圧ＶＢが印加され、
前記第１〜第３の検出用ｐチャネルＭＯＳＦＥＴのゲートに、第１の制御用信号が印加され、
前記書き込み回路は、前記アンプの出力端子と前記スピン注入型の磁気トンネル接合素子とに接続される書き込み用ＭＯＳＦＥＴを含んで構成され、該書き込み用ＭＯＳＦＥＴのゲートには、第２の制御用信号が印加され、
前記第１の制御用信号を低レベルとし、前記第２の制御用信号を低レベルとしたとき、前記スピン注入型の磁気トンネル接合素子の抵抗が、前記書き込み回路によって書き込まれる、請求項１乃至４の何れかに記載の集積回路。
【請求項１０】
前記ＭＯＳ電流論理回路は、電源に接続される第１のｐチャネルＭＯＳＦＥＴと、前記第１のｐチャネルＭＯＳＦＥＴに接続される第１のｎチャネルＭＯＳＦＥＴと、前記電源に接続される第２のｐチャネルＭＯＳＦＥＴと、前記第２のｐチャネルＭＯＳＦＥＴに接続される第２のｎチャネルＭＯＳＦＥＴと、前記第１及び第２のｎチャネルＭＯＳＦＥＴのソースに接続される前記定電流用ＭＯＳＦＥＴと、を含み、
前記アンプの第１の入力端子と前記第１のｎチャネルＭＯＳＦＥＴのゲートとが、第１の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのゲートとが、第２の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第２の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのドレインとが、第３の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子に基準電圧ＶＢが印加され、
前記第１〜第３の検出用ｐチャネルＭＯＳＦＥＴのゲートに、第１の制御用信号が印加され、
前記書き込み回路は、前記アンプの出力端子と前記スピン注入型の磁気トンネル接合素子とに接続される書き込み用ＭＯＳＦＥＴを含んで構成され、該書き込み用ＭＯＳＦＥＴのゲートには、第２の制御用信号が印加され、
前記第１の制御用信号を低レベルとし、前記第２の制御用信号を高レベルとしたとき、前記スピン注入型の磁気トンネル接合素子に書き込まれた抵抗が保持される、請求項１乃至４の何れかに記載の集積回路。
【請求項１１】
前記ＭＯＳ電流論理回路は、電源に接続される第１のｐチャネルＭＯＳＦＥＴと、前記第１のｐチャネルＭＯＳＦＥＴに接続される第１のｎチャネルＭＯＳＦＥＴと、前記電源に接続される第２のｐチャネルＭＯＳＦＥＴと、前記第２のｐチャネルＭＯＳＦＥＴに接続される第２のｎチャネルＭＯＳＦＥＴと、前記第１及び第２のｎチャネルＭＯＳＦＥＴのソースに接続される前記定電流用ＭＯＳＦＥＴと、を含み、
前記アンプの第１の入力端子と前記第１のｎチャネルＭＯＳＦＥＴのゲートとが、第１の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのゲートとが、第２の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第２の入力端子と前記第２のｎチャネルＭＯＳＦＥＴのドレインとが、第３の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、
前記アンプの第１の入力端子に基準電圧ＶＢが印加され、
前記第１〜第３の検出用ｐチャネルＭＯＳＦＥＴのゲートに、第１の制御用信号が印加され、
前記書き込み回路は、前記アンプの出力端子と前記スピン注入型の磁気トンネル接合素子とに接続される書き込み用ＭＯＳＦＥＴを含んで構成され、該書き込み用ＭＯＳＦＥＴのゲートには、第２の制御用信号が印加され、
前記第１の制御用信号を高レベルとし、前記第２の制御用信号を高レベルとしたとき、
前記アンプが、前記電流制御型のＭＯＳ電流論理回路と分離される、請求項１乃至４の何れかに記載の集積回路。
【請求項１２】
請求項６、８乃至１１の何れかに記載の集積回路の製造方法であって、
基板上に前記電流制御型のＭＯＳ電流論理回路と前記アンプと前記第１〜第３の検出用ｐチャネルＭＯＳＦＥＴと前記書き込み回路とをＣＭＯＳプロセスで形成する工程と、
前記定電流用ＭＯＳＦＥＴのソース電極上に前記スピン注入型の磁気トンネル接合素子を選択的に形成する工程と、前記スピン注入型の磁気トンネル接合素子の他端をグランドに接続する電極を選択的に形成する工程と、を含む、集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路とその製造方法に関する。さらに詳しくは、本発明は、電流制御型のＭＯＳ電流論理回路においてトランジスタの閾値変動に対して高速に動作させ得る集積回路とその製造方法に関する。
【背景技術】
【０００２】
マイクロプロセッサー等の大規模集積（以下、ＶＬＳＩと呼ぶ。）回路に使用されている論理回路の動作周波数は年々向上しており、１ＧＨｚを超えている。ＶＬＳＩは、主として低消費電力化が可能な相補型ＭＯＳ（以下、ＣＭＯＳと呼ぶ。）回路から構成されている。従来のＣＭＯＳの消費電力は動作周波数に比例して増大する。つまり、従来のＣＭＯＳは、動作周波数の低い領域で低消費電力であるという特徴を有している。しかしながら、微細化と共にＣＭＯＳを構成するＭＯＳトランジスタのリーク電流が増大するので、ＣＭＯＳの消費電力も増加している。これは、今後の微細化の進展によってＣＭＯＳで動作周波数を高くして、かつ、低消費電力のＶＬＳＩを製造するのが難しくなることを意味している。
【０００３】
低消費電力で、かつ１０ＧＨｚ以上の周波数で動作するというＣＭＯＳでは得られない特徴を有している回路が、ＭＯＳ電流論理（MOS Current Mode Logic、以下ＭＣＭＬと呼ぶ。）回路である（特許文献１〜３、非特許文献１、２参照）。ＭＣＭＬ回路は微小振幅信号を処理する差動対回路であり、定電流源に流れる電流が一定であるという特徴があり、動作周波数が高くなっても消費電力は同じである。このＭＣＭＬ回路を用いたＮＡＮＤ回路やＸＯＲ回路といった論理回路も提案されている。ＭＣＭＬ回路は、約２ＧＨｚ以上の高速動作領域において、ＣＭＯＳより低消費電力で動作するという報告がされている（非特許文献３参照）。
【０００４】
図２３は、従来のＭＣＭＬ回路１００からなるインバータの回路図である。図２３に示すように、ＭＣＭＬ回路１００は、互いに並列接続されたｐチャネルＭＯＳＦＥＴ１０２，１０３と、各ｐチャネルＭＯＳＦＥＴ１０２，１０３に接続されるｎチャネルＭＯＳＦＥＴ１０４，１０５と、ｎチャネルＭＯＳＦＥＴ１０４，１０５のソースに接続される定電流ＭＯＳＦＥＴ１０６とから構成されている。ここで、並列接続されたｐチャネルＭＯＳＦＥＴ１０２，１０３のドレインが電源１０１に接続され、各ゲートは接地されている。
【０００５】
ｐチャネルＭＯＳＦＥＴ１０２，１０３は、相補型の接続、つまりＣＭＯＳ接続されるｎチャネルＭＯＳＦＥＴ１０４，１０５の負荷となっており、線形領域で動作する。ＭＣＭＬ回路１００はこの二つのｎチャネルＭＯＳＦＥＴ１０４，１０５による２入力の差動対回路である。つまり、ｎチャネルＭＯＳＦＥＴ１０４のゲートに入力される入力信号Ｖｉｎ１とｎチャネルＭＯＳＦＥＴ１０５のゲートに入力される入力信号Ｖｉｎ２との間に生じる電圧差が増幅される。
【０００６】
ＭＣＭＬ回路１００は微小振幅信号の差動論理回路であるため、ＣＭＯＳよりも大きなデザインルールでもＧＨｚ帯の動作が可能である。そのため、現在の集積回路において問題となっているデバイスの微細化によるゲートリーク電流、サブスレッショルドリーク電流、接合リーク電流が引き起こす集積回路の消費電力の増加を抑制することが可能である。このように、ＭＣＭＬ回路は、ＧＨｚの周波数で低消費電力のＶＬＳＩに適している。
【０００７】
しかし、ＭＣＭＬ回路１００は入力信号と出力信号の基準電圧を等しくして、微小信号振幅で信号を処理しているため、ＭＣＭＬ回路１００を構成するトランジスタに閾値のばらつきが生じると、出力信号の基準電圧が変動してしまう（非特許文献４〜７参照）。
図２４は、ＭＣＭＬ回路１００からなる従来のインバータにおいて閾値変動があるときの入出力波形を示す図である。図２４に示すように、ＭＣＭＬ回路１００からなるインバータに用いるトランジスタの閾値のばらつきにより、出力信号の基準電圧の変動△ＶＢが生じる。出力基準電圧の変動△ＶＢは、下記式で定義される。
△ＶＢ＝出力の基準電圧−入力の基準電圧
ＭＣＭＬ回路１００においては、用いるトランジスタの閾値電圧が決まれば、△ＶＢが０Ｖとなるように設計される。しかしながら、ＭＣＭＬ回路１００を構成するトランジスタに、閾値電圧のばらつきが発生すると、図２４に示すように、出力の基準電圧が変動し、出力と入力の基準電圧がずれ、変動△ＶＢが生じる。今後トランジスタが微細化されていくと、閾値電圧のばらつきをはじめとしてトランジスタの特性ばらつきはますます大きくなっていくことが予想されている。そのため、ＭＣＭＬ回路１００の安定性を改善する新しい回路技術が必要である。
【０００８】
出力信号の基準電圧が変動すると、ＭＣＭＬ回路１００のゲインが劣化し、データの誤認識などを引き起こす。つまり、入力信号の基準電圧と出力信号の基準電圧を等しくすることで高速動作が可能なＭＣＭＬ回路１００は、トランジスタの閾値ばらつきによって、その特性が劣化してしまう。
【０００９】
閾値のばらつきなどに起因するＭＣＭＬ回路１００の出力基準電圧の変動△ＶＢを抑制する技術として、電流制御型のＭＣＭＬ（Current Controlled ＭＣＭＬ、以下ＣＣ−ＭＣＭＬと呼ぶ。）回路が提案されている（特許文献４、非特許文献８−１２参照）。
図２５は、従来のＣＣ−ＭＣＭＬ回路１１０を示す図である。図２５に示すように、ＣＣ−ＭＣＭＬ回路１１０がＭＣＭＬ回路１００と異なっているのは、定電流源用のＭＯＳＦＥＴ１１５である。他の構成は、図２３のＭＣＭＬ回路１１０と同じである。定電流源用ＭＯＳＦＥＴ１１５では、ゲート電圧ＶＬが制御され、定電流源用ＭＯＳＦＥＴ１１５に流れる電流値が適切な値となる。これにより、各トランジスタの閾値がばらついたとしても、出力基準電圧の変動を抑制し、回路を安定に動作させることによってＭＣＭＬ回路１００の特性劣化を抑制する。従来のＣＣ−ＭＣＭＬ回路１１０では、回路毎に細かく定電流源のゲート電圧ＶＬの値を設定することによって高速に動作可能であり、回路レベルで見ると閾値ばらつき耐性に優れているといえる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２７４０８２号公報
【特許文献２】特開２００８−１６０３０４号公報
【特許文献３】特開２００９−２２５２０５号公報
【特許文献４】特開２００８−２９４５４７号公報
【非特許文献】
【００１１】
【非特許文献１】H. Hassan, M. Anis, M. and Elmasry, “Design and optimization of MOS current mode logic for parameter variations", INTEGRATION the VLSI journal, vol.38, pp.417-437, July 2004.
【非特許文献２】M. Yamashina and H. Yamada, “An MOS Current Mode logic (ＭＣＭＬ) Circuit for Low-Power Sub-GHz Processors", IEICE TRANS. ELECTRON., vol.E75-C, no.10, pp.1181-1187, October 1992.
【非特許文献３】A. Tanabe, M. Umetani, I. Fujiwara, T. Ogura, K. Kataoka, M. Okihara, H. Sakuraba, T. Endoh, and F. Masuoka, “0.18μm CMOS 10 Gb/s Multiplexer/Demultiplexer ICs Using Current Mode Logic with Tolerance to Threshold Voltage Fluctuation”,IEEE J. Solid-State Circuits, vol.36, no.6, pp.988-996, June 2001.
【非特許文献４】H.-j. Na, K. Tanaka, Y. Momma, M. Suemitsu, and T. Endoh, “Effect of Threshold Voltage Fluctuations on Stability of Inverter Circuit of MOS Current Mode Logic”, 2005 Tohoku-Section Joint Convention Record of Institutes of Electrical and Information Engineers, JAPAN, pp.31 2A18, August 2005.
【非特許文献５】H.-j. Na, M. Suemitsu, and T. Endoh, “Study of Stability on MCML (MOS Current Mode Logic) Inverter Circuit to Threshold Voltage Fluctuations Caused in Future Nanoscale Si-MOS Process Generation”, International Symposium on Bio- and Nano-Electronics in Sendai, Book of Abstracts, pp.123-124 P-39, March 2006
【非特許文献６】H.-j. Na, K. Tanaka, Y. Momma, M. Suemitsu, and T. Endoh, “Effect of Threshold Voltage Fluctuations on Stability of Inverter Circuit of MOS Current Mode Logic", Extended Abstracts (The 53rd Spring Meeting, 2006); The Japan Society of Applied Physics, pp,91413a-X-5, March 2006.
【非特許文献７】H.-j. Na, M. Suemitsu, and T. Endoh, “The Guideline of Tolerable Vth Fluctuation for MCML (MOS Current Mode Logic) Inverter Circuit", 2006 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices, pp.233-236, ED 2006-103, July 2006.
【非特許文献８】M. Kamiyanagi, Y. Norifusa and T. Endoh, “Impact of 180nm Current Controlled MCML for Realizing Stable Circuit Operations under Threshold Voltage Fluctuations”, 2008 Asia-Pacific Workshop on Fundamentals and Applications of Advanced Semiconductor Devices, pp.233-238, July 2008
【非特許文献９】M. Kamiyanagi and T. Endoh “Control theory of CC-MCML for Stable operation under Fluctuation of Threshold Voltage”, 2009 Tohoku-Section Joint Convention Record of Institutes of Electrical and Information Engineers, JAPAN, pp.36 2A15, August 2008.
【非特許文献１０】M. Kamiyanagi and T. Endoh, “Control theory of CC-MCML Inverter for Stable operation under Fluctuation of Supplied Voltage”, 2009 Tohoku-Section Joint Convention Record of Institutes of Electrical and Information Engineers, JAPAN, pp.15 2A03, August 2009.
【非特許文献１１】M. Kamiyanagi and T. Endoh, “The Stable Circuit Operation of Current Controlled MCMLagainst Fluctuation of Supplied Voltage”, 2009 International Meeting for Future of Electron Devices, Kansai, pp.120-121, May 2009.
【非特許文献１２】S. Ikeda, J. Hayakawa, Y. M. Lee, F. Matsukura, Y. Ohno, T. Hanyu, and H. Ohno, “Magnetic tunnel junctions for spintronic memories and beyond”, IEEE Transactions on Electron Devices, Vol.54, No. 5, pp.991-1002, May 2007.
【非特許文献１３】D. Suzuki, T. Endoh and T. Hanyu, “TMR-Logic-Based LUT for Quickly Wake-Up FPGA”, 51st IEEE Midwest Symposium on Circuits and Systems (MWSCAS), pp.327-329, Aug. 2008
【非特許文献１４】Shoun Matsunaga, Jun Hayakawa, Shoji Ikeda, Katsuya Miura, Tetsuo Endoh, Hideo Ohno, and Takahiro Hanyu, “Fabrication of a Standby-Power-Free TMR-Based Nonvolatile Memory-in-Logic Circuit Chip with a Spin-Injection Write Scheme”, International Conference on Solid State Devices and Materials, C-3-6, pp.274-275, Tsukuba, Sep. 2008.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来のＣＣ−ＭＣＭＬ回路１１０では、回路毎に細かく定電流源のゲート電圧ＶＬの値を設定することによって高速を達成してきたが、回路ブロックレベルで見ると、複数のＣＣ−ＭＣＭＬ回路１１０に対して、同一の定電流源のゲート電圧ＶＬしか設定することができない。このため、定電流源のゲート電圧の制御幅が大きくなり、同一の定電流源のゲート電圧で全てのＣＣ−ＭＣＭＬ回路１１０に適切な定電流を設定することが困難になり、その結果、高速に動作させることができなくなるという課題がある。
【００１３】
本発明は、上記課題に鑑み、今後ますます増加するトランジスタの閾値のばらつきに対して、高速に動作させることができる集積回路を提供することを第１の目的とし、その製造方法を提供することを第２の目的としている。
【課題を解決するための手段】
【００１４】
上記第１の目的を達成するため、本発明の集積回路は、電流制御型のＭＯＳ電流論理回路と、このＭＯＳ電流論理回路における定電流用ＭＯＳＦＥＴに接続される可変抵抗素子と、上記ＭＯＳ電流論理回路の閾値のばらつきにより生じる出力基準電圧の変動△ＶＢを検出するアンプと、可変抵抗素子の抵抗値を書き込む書き込み回路と、を備える。
【００１５】
上記構成において、電流制御型のＭＯＳ電流論理回路は、電源に接続される第１のｐチャネルＭＯＳＦＥＴと、第１のpチャネルＭＯＳＦＥＴに接続される第１のｎチャネルＭＯＳＦＥＴと、電源に接続される第２のｐチャネルＭＯＳＦＥＴと、第２のpチャネルＭＯＳＦＥＴに接続される第２のｎチャネルＭＯＳＦＥＴと、第１及び第２のｎチャネルＭＯＳＦＥＴのソースに接続される定電流用ＭＯＳＦＥＴと、を含み、可変抵抗素子の一端が定電流用ＭＯＳＦＥＴのソースに接続され、可変抵抗素子の他端がグランドに接続されてもよい。
アンプの第１の入力端子と第１のｎチャネルＭＯＳＦＥＴのゲートとが、第１の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、アンプの第１の入力端子と第２のｎチャネルＭＯＳＦＥＴのゲートとが、第２の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、アンプの第２の入力端子と第２のｎチャネルＭＯＳＦＥＴのドレインとが、第３の検出用ｐチャネルＭＯＳＦＥＴを介して接続され、アンプの第１の入力端子に基準電圧ＶＢが印加され、第１〜第３の検出用ｐチャネルＭＯＳＦＥＴのゲートに、第１の制御用信号が印加されてもよい。
書き込み回路は、好ましくは、アンプの出力端子と可変抵抗素子とに接続される書き込み用ＭＯＳＦＥＴを含んで構成され、書き込み用ＭＯＳＦＥＴのゲートには、第２の制御用信号が印加される。
第１の制御用信号が低レベルとされ、第２の制御用信号が高レベルとされたとき、基準電圧ＶＢと第２のｎチャネルＭＯＳＦＥＴのドレインから出力される出力信号との差が、アンプによって検出されるようにしてもよい。
第１の制御用信号が低レベルとされ、第２の制御用信号が低レベルとされたとき、可変抵抗素子の抵抗が、書き込み回路によって書き込まれるようにしてもよい。
第１の制御用信号が低レベルとされ、第２の制御用信号が高レベルとされたとき、可変抵抗素子に書き込まれた抵抗が保持されるようにしてもよい。
第１の制御用信号が高レベルとされ、第２の制御用信号が高レベルとされたとき、アンプが、電流制御型のＭＯＳ電流論理回路と分離されるようにしてもよい。
可変抵抗素子は、好ましくは、磁気トンネル接合素子（Magnetic Tunnel Junction素子；ＭＴＪ素子）である。
可変抵抗素子は、定電流用ＭＯＳＦＥＴのソース電極上に形成されてもよい。該可変抵抗素子は、好ましくは、複数の可変抵抗素子からなる。
【００１６】
上記第２の目的を達成するため、本発明の集積回路の製造方法は、基板上に電流制御型のＭＯＳ電流論理回路とアンプと第１〜第３の検出用ｐチャネルＭＯＳＦＥＴと書き込み回路とをＣＭＯＳプロセスで形成する工程と、定電流用ＭＯＳＦＥＴのソース上に可変抵素子を選択的に形成する工程と、可変抵抗素子の他端をグランドに接続する電極を選択的に形成する工程と、を含む。
【００１７】
上記構成において、好ましくは、可変抵抗を磁気トンネル接合素子とする。
【発明の効果】
【００１８】
本発明の集積回路は、集積回路の動作状態をアンプで検知し、集積回路を構成する各トランジスタの閾値電圧等の特性にバラツキが発生しても、集積回路を高速且つ安定に動作させることを可能にする。
【００１９】
本発明の集積回路の製造方法は、磁気トンネル接合素子（ＭＴＪ素子）のような可変抵抗素子をＣＭＯＳ集積回路中に形成されるＣＣ−ＭＣＭＬ回路の配線上に形成できるので、可変抵抗素子の配設に伴うチップサイズの増加がないという利点を有している。
【図面の簡単な説明】
【００２０】
【図１】本発明の集積回路の回路図である。
【図２】集積回路の動作を説明するブロック図である。
【図３】ＭＴＪ素子の構造を示す断面図である。
【図４】ＭＴＪ素子において固定層と自由層の磁化方向を反平行状態から平行状態にスピン注入方式で書き込む原理を示す図である。
【図５】ＭＴＪ素子において固定層と自由層の磁化方向を平行状態から反平行状態にスピン注入方式によって書き込む原理を示す図である。
【図６】集積回路の出力基準電圧の変動△ＶＢの検知と増幅を説明する回路図である。
【図７】集積回路の検知した信号のＭＴＪ素子への書き込みを説明する回路図である。
【図８】集積回路におけるＭＴＪ素子の抵抗値の設定を説明する回路図である。
【図９】集積回路におけるアンプの電気的切り離しを説明する回路図である。
【図１０】定電流トランジスタに接続されるＭＴＪ素子の配置を示す図であり、それぞれ、（ａ）はＭＴＪ素子が１個の場合、（ｂ）はＭＴＪ素子が３×３のマトリクス構成の場合である。
【図１１】ＭＴＪ素子のマトリクス（Ｎ）に対する抵抗ステップの制御段数を示す図である。
【図１２】マトリクス（Ｎ）に対するＭＴＪ素子の最大抵抗の変動を示す図である。
【図１３】本発明の集積回路における差動モード利得の周波数依存性に対して閾値を変化させた場合のシミュレーション結果を示す図である。
【図１４】従来のＣＣ−ＭＣＭＬ回路における差動モード利得の周波数依存性に対して閾値を変化させた場合のシミュレーション結果を示す図である。
【図１５】本発明の集積回路の定電流ＭＯＳＦＥＴとＭＴＪ素子との配置関係を示す断面図である。
【図１６】本発明の集積回路の定電流ＭＯＳＦＥＴと直列接続されたＭＴＪ素子との配置関係を示す断面図である。
【図１７】本発明の集積回路の定電流ＭＯＳＦＥＴとマトリクス状に直列接続されたＭＴＪ素子との配置関係を示す断面図である。
【図１８】図１７の定電流ＭＯＳＦＥＴのソース近傍の部分平面図である。
【図１９】０．１８μｍルールのＳｉＣＭＯＳプロセスで試作した本発明の集積回路のレイアウトパターンを示す図である。
【図２０】０．１８μｍルールのＳｉＣＭＯＳプロセスで試作した本発明の集積回路を１００段接続したパターンを示す光学像である。
【図２１】０．１８μｍルールのＳｉＣＭＯＳプロセスで試作した従来のＣ−ＭＣＭＬ回路を１００段接続したパターンを示す光学像である。
【図２２】本発明の集積回路の変形例を示す回路図である。
【図２３】従来のＭＣＭＬ回路からなるインバータの回路図である。
【図２４】ＭＣＭＬ回路からなる従来のインバータにおいて閾値変動があるときの入出力波形を示す図である。
【図２５】従来のＣＣ−ＭＣＭＬ回路を示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照しながら本発明の実施形態を具体的に説明する。
図１は、本発明の集積回路１の回路図であり、図２は集積回路１の動作を説明するブロック図である。
図１に示すように、本発明の集積回路１は、ＣＣ−ＭＣＭＬ回路１０と、ＣＣ−ＭＣＭＬ回路１０の定電流用のｎチャネルＭＯＳ型電界効果トランジスタ（以下、ｎチャネルＭＯＳＦＥＴと呼ぶ。）１６のソ−スに接続される可変抵抗素子２０と、ＣＣ−ＭＣＭＬ回路１０において閾値のばらつきにより生じた出力基準電圧の変動△ＶＢを検出するアンプ２２と、アンプ２２により出力された信号を可変抵抗素子２０に書き込む書き込み回路３４と、を含んで構成されている。図２に示すように、集積回路１は、可変抵抗素子２０の抵抗値変化をＣＣ−ＭＣＭＬ回路１０の定電流トランジスタ１６にフィードバックする機能を有している。本発明の集積回路１は、ハイブリッド型のＣＣ−ＭＣＭＬ回路とも称される。
【００２２】
ＣＣ−ＭＣＭＬ回路１０は、電流制御型のＭＯＳ電流論理（Current Controlled MOS Current Mode Logic）回路である。ＣＣ−ＭＣＭＬ回路１０は、電源（ＶＤＤ）１１に接続される第１のｐチャネルＭＯＳ型電界効果トランジスタ（以下、ｐチャネルＭＯＳＦＥＴと呼ぶ。）１２と、この第１のｐチャネルＭＯＳＦＥＴ１２に接続される第１のｎチャネルＭＯＳＦＥＴ１３と、電源１１に接続される第２のｐチャネルＭＯＳＦＥＴ１４と、この第２のpチャネルＭＯＳＦＥＴ１４に接続される第２のｎチャネルＭＯＳＦＥＴ１５と、第１及び第２のｎチャネルＭＯＳＦＥＴ１３，１５のソースに接続される定電流トランジスタ１６とから構成されている。定電流トランジスタ１６は、ｎチャネルＭＯＳＦＥＴである。
【００２３】
第１及び第２のpチャネルＭＯＳＦＥＴ１２，１４のソースは電源１１に接続されている。第１及び第２のpチャネルＭＯＳＦＥＴ１２，１４のゲートは共にグランド１７に接続されている。第１のpチャネルＭＯＳＦＥＴ１２のドレインは、第１のｎチャネルＭＯＳＦＥＴ１３のドレインに接続されている。第２のpチャネルＭＯＳＦＥＴ１４のドレインは、第２のｎチャネルＭＯＳＦＥＴ１５のドレインに接続されている。
【００２４】
第１のｎチャネルＭＯＳＦＥＴ１３のゲートには、第１の入力電圧Ｖｉｎ１が入力される。第２のｎチャネルＭＯＳＦＥＴの１５ゲートには、第２の入力電圧Ｖｉｎ２が入力される。第１及び第２のｎチャネルＭＯＳＦＥＴ１３，１５は、一対の差動入力型の増幅器を構成しており、第１のｎチャネルＭＯＳＦＥＴ１３のドレインから、第１の出力電圧Ｖｏｕｔ１が出力される。第２のｎチャネルＭＯＳＦＥＴ１５のドレインから、第２の出力電圧Ｖｏｕｔ２が出力される。第１及び第２のｎチャネルＭＯＳＦＥＴ１３，１５は、カレントスイッチとも呼ばれている。
【００２５】
定電流トランジスタ１６のドレインは、上記第１及び第２のｎチャネルＭＯＳＦＥＴ１３，１５のソースに接続されている。定電流トランジスタ１６のゲートには、閾値変動を抑制するためのゲート電圧ＶＬが入力される。
【００２６】
ＣＣ−ＭＣＭＬ回路１０は、差動入力信号である第１の入力信号Ｖｉｎ１が高レベル、Ｖｉｎ２が低レベルになると、第１のｎチャネルＭＯＳＦＥＴ１３がオンとなり、第２のｎチャネルＭＯＳＦＥＴ１５がオフになる。第１のｎチャネルＭＯＳＦＥＴ１３に電流が流れると、定電流トランジスタ１６及び第１のpチャネルＭＯＳＦＥＴ１２に電流が流れるので、第１の出力電圧Ｖｏｕｔ１が低レベルになり、第２の出力電圧Ｖｏｕｔ２が高レベルとなる。
【００２７】
逆に、第１の入力信号Ｖｉｎ１が低レベル、第２の入力信号Ｖｉｎ２が高レベルになると、第１のｎチャネルＭＯＳＦＥＴ１３がオフとなり、第２のｎチャネルＭＯＳＦＥＴ１５がオンとなる。これにより、第１の出力電圧Ｖｏｕｔ１が高レベルになり、第２の出力電圧Ｖｏｕｔ２が低レベルとなる。
【００２８】
ＣＣ−ＭＣＭＬ回路１０の定電流トランジスタ１６のソ−スに接続される可変抵抗素子２０は、抵抗変化型不揮発性素子を用いることができる。抵抗変化型不揮発性素子としては、磁気トンネル接合素子（ＭＴＪ：Magnetic Tunnel Junction素子）を用いることができる。
【００２９】
ＭＴＪ素子２３は、不揮発性、高速書き換えが可能で、原理的には無限の書き換え回数を有している。ＭＴＪ素子２３の書き込み電流は素子の微細化と共に縮小可能であり、ＣＭＯＳ集積回路中に形成されるＣＣ−ＭＣＭＬ回路１０等の差動モード回路の配線上に、ＭＴＪ素子２３を形成できるという利点を有している。
【００３０】
図３は、ＭＴＪ素子２３の構造を示す断面図である。
図３に示すように、ＭＴＪ素子２３は、トンネル障壁層２３Ａで隔てられた強磁性体からなる固定層２３Ｂ及び強磁性体からなる自由層２３Ｃによって構成されている。固定層２３Ｂは、磁化方向、つまりスピンの向きが固定されている層であり、強磁性固定層とも呼ばれている。自由層２３Ｃは磁化の向きが固定されていない層であり、強磁性自由層とも呼ばれている。トンネル障壁層２３Ａは、ＭｇＯやＡｌ２Ｏ３の薄膜で形成され、固定層２３Ｂ及び自由層２３Ｃは、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。
【００３１】
ＭＴＪ素子２３の抵抗値は、強磁性固定層２３Ｂ及び強磁性自由層２３Ｃの磁化方向の相対的向きによって変化する。この抵抗変化は、トンネル磁気抵抗（Tunnel Magnetoresistance、以下、ＴＭＲと呼ぶ。）と呼ばれている。この抵抗変化を評価するパラメータとしてトンネル磁気抵抗比（ＴＭＲ比）はＭＴＪ素子２３の重要なパラメータである。  固定層２３Ｂと自由層２３Ｃの磁化の向きがそろっている状態を平行状態と呼び、このときのＭＴＪ素子２３の抵抗値が最小となり、ＲＰと表す。固定層２３Ｂと自由層２３Ｃの磁化の向きが逆を向いている状態を反平行状態と呼び、このときのＭＴＪ素子２３の抵抗値が最大となり、ＲＡＰと表す。自由層２３Ｃの磁化の状態を固定層２３Ｂに対して平行又は反平行に制御することにより「０」、「１」の記録、つまり、書き込みができる。
【００３２】
ＴＭＲ比は、下記（１）式で表される。
ＴＭＲ比（％）＝（ＲＡＰ−ＲＰ）／ＲＰ×１００（％）      （１）
ＣＭＯＳ上に形成されたＭＴＪ素子２３では１６７％のＴＭＲ比を有することが報告されている（非特許文献１４参照）。
【００３３】
次に、ＭＴＪ素子２３の動作原理について述べる。
図４は、ＭＴＪ素子２３において固定層２３Ｂと自由層２３Ｃの磁化方向を反平行状態から平行状態にスピン注入方式で書き込む原理を示す図である。
図４に示すように、反平行状態から平行状態に書き込むためには、自由層２３Ｃから固定層２３Ｂの向きで電流２５Ａを印加する。このとき、電子は電流２５Ａと逆向きに流れる。これにより、固定層２３Ｂから自由層２３Ｃへ多数スピンの注入が起きる。スピン分極された電流が自由層２３Ｃの磁化に作用し、自由層２３Ｃの磁化が固定層２３Ｂと同じ向きに反転し、平行状態になる。
【００３４】
図５は、ＭＴＪ素子２３において固定層２３Ｂと自由層２３Ｃの磁化方向を平行状態から反平行状態にスピン注入方式によって書き込む原理を示す図である。
図５に示すように、図４とは逆に平行状態から反平行状態に書き込むためには、固定層２３Ｂから自由層２３Ｃへの向きで電流２５Ｂを流す。注入されたスピンは、自由層２３Ｃで相殺されるが、トンネル障壁層２３Ａで反射した電子は、自由層２３Ｃと逆向きの磁化を持つ。トンネル障壁層２３Ａで反射したスピンは自由層２３Ｃの磁化を反転させ、反平行状態になる。このように、スピン注入方式では、ＭＴＪ素子２３に流す電流の向きを反転することで自由層２３Ｃの磁化方向を反転させるので、スピン注入磁化反転とも呼ばれている。
【００３５】
ＭＴＪ素子２３は流す電流の向きによって、自由層２３Ｃの磁化方向を固定層２３Ｂの磁化方向に対して反転させ、磁化の向きが互いに平行の場合には、磁気抵抗（ＲＰ）が小さくなる。
一方、自由層２３Ｃの磁化方向が固定層２３Ｂの磁化方向に対して互いに反平行状態になると、磁気抵抗（ＲＡＰ）が大きくなる。このように、ＭＴＪ素子２３は、自由層２３Ｃの磁化の状態によって異なる２値の抵抗を持つ可変抵抗素子である。
【００３６】
スピン注入方式以外に自由層２３Ｃの磁化を反転させる方法として、従来の磁界書き込み方式がある。磁界の印加は、ＭＴＪ素子２３の近傍に外部磁界を発生させる電流配線を配置して、この配線に電流を流して行うことができる。スピン注入方式は、外部磁場を発生させる電流配線が不要となる。さらに、ＭＴＪ素子２３の面積を微細化するとスピン注入による磁化反転に必要な電流も低下するので、例えば磁気ランダムアクセスメモリ（以下、ＭＲＡＭと呼ぶ。）の高集積化が図れる。
【００３７】
図１に示すＣＣ−ＭＣＭＬ回路１０において、閾値のばらつきにより生じた出力基準電圧の変動△ＶＢを検出するアンプ２２は、２入力のアンプである。アンプ２２の第１の入力端子２２Ａと第１のｎチャネルＭＯＳＦＥＴ１３のゲートとが、第１の検出用ｐチャネルＭＯＳＦＥＴ２６を介して接続されている。第１の検出用ｐチャネルＭＯＳＦＥＴ２６のゲートには、第１の制御用信号Φ１が印加される。
【００３８】
アンプ２２の第１の入力端子２２Ａと第２のｎチャネルＭＯＳＦＥＴ１５のゲートとが、第２の検出用ｐチャネルＭＯＳＦＥＴ２７を介して接続されている。第２の検出用ｐチャネルＭＯＳＦＥＴのゲート２７には、第１の制御用信号Φ１が印加される。アンプ２２の第１の入力端子２２Ａには、基準電圧Ｖｒｅｆが印加される。Ｖｒｅｆは、第１の入力電圧Ｖin１の基準電圧ＶＢに設定される。
【００３９】
アンプ２２の第２の入力端子２２Ｂと第２のｐチャネルＭＯＳＦＥＴ１５のソース及び第２のｎチャネルＭＯＳＦＥＴ１５のドレインとが、第３の検出用ｐチャネルＭＯＳＦＥＴ２８を介して接続されている。第３の検出用ｐチャネルＭＯＳＦＥＴのゲート２８には、第１の制御用信号Φ１が印加される。
【００４０】
アンプ２２により出力された信号を可変抵抗素子２０に書き込む回路３４は、アンプ２２の出力端子２２Ｃに接続されるＮＯＴゲート３１と、このＮＯＴゲート３１の出力に接続される第１の書き込み用ｐチャネルＭＯＳＦＥＴ３２と、アンプ２２の出力端子２２Ｃに接続される第２の書き込み用ｐチャネルＭＯＳＦＥＴ３３とから構成されている。
【００４１】
第１の書き込み用ｐチャネルＭＯＳＦＥＴ３２のドレインは、可変抵抗素子２０の一端と定電流トランジスタ１６との接続点に接続されている。第２の書き込み用ｐチャネルＭＯＳＦＥＴ３３のドレインは、可変抵抗素子２０の他端、つまりグランド１７に接続されている。第１の書き込み用ｐチャネルＭＯＳＦＥＴ３２と第２の書き込み用ｐチャネルＭＯＳＦＥＴ３３の各ゲートは接続されており、これらのゲートには第２の制御用信号Φ２が印加される。
【００４２】
（出力基準電圧の変動△ＶＢの検知と増幅）
図１に示す集積回路１の動作原理を説明する。以下の説明では、可変抵抗素子２０はＭＴＪ素子２３とする。
図６は、集積回路１の出力基準電圧の変動△ＶＢの検知と増幅を説明する回路図である。図６に示すように、第１の制御用信号Φ１を低レベル、第２の制御用信号Φ２を高レベルにすることで、出力基準電圧の変動△ＶＢを検出するための第１〜３の検出用ｐチャネルＭＯＳＦＥＴ２６，２７，２８がオンになる。このとき、ＣＣ−ＭＣＭＬ回路１０の入力端子には第１の入力電圧Ｖin１と第２の入力電圧Ｖin２として、基準電圧であるＶＢが入力される。ＣＣ−ＭＣＭＬ回路１０を構成するトランジスタに閾値ばらつきが生じていると、ＣＣ−ＭＣＭＬ回路１０の出力端子から出力される出力電圧Ｖｏｕｔ２からＶＢとその閾値ばらつきより生じた△ＶＢが加えられた信号が出力される。このため、ＣＣ−ＭＣＭＬ回路１０の入力端子に入力するＶＢと出力端子２２Ｃから出力されるＶＢ±△ＶＢがアンプ２２に入力されるため、△ＶＢが増幅された信号がアンプ２２から出力される。
【００４３】
（検知した信号のＭＴＪ素子への書き込み）
図７は、集積回路１の検知した信号のＭＴＪ素子２３への書き込みを説明する回路図である。図７に示すように、図６に示す状態で、第１の制御用信号Φ１を低レベルにしたままで、第２の制御用信号Φ２を高レベルから低レベルにする。すると、ＭＴＪ素子２３に書き込みを行うトランジスタ、つまり第１の書き込み用ｐチャネルＭＯＳＦＥＴ２６がオンになる。アンプ２２により増幅された信号が書き込み回路３４に印加されるため、ＭＴＪ素子２３に書き込み電流が印加される。このとき固定層２３Ｂから電流が印加されるため、ＭＴＪ素子２３の状態が平行状態から反平行状態へと変化する。これによりＭＴＪ素子２３の抵抗は低抵抗（ＲＰ）から高抵抗（ＲＡＰ）へと変化する。
【００４４】
（ＭＴＪ素子の抵抗値の設定）
図８は、集積回路１におけるＭＴＪ素子２３の抵抗値の設定を説明する回路図である。図８に示すように、集積回路１で検知した信号が書き込まれた状態で第２の制御用信号Φ２を高レベルにすることによって、ＭＴＪ素子２３の書き込み電流は遮断され、ＭＴＪ素子２３の抵抗が高抵抗（ＲＡＰ）に設定される。
【００４５】
（アンプの電気的切り離し）
図９は、集積回路１におけるアンプ２２の電気的切り離しを説明する回路図である。図９に示すように、さらに、第２の制御用信号Φ１を高レベルにする、つまり制御用信号Φ１と第２の制御用信号Φ２を共に高レベルにすると、第１、第２及び第３の検出用ｐチャネルＭＯＳＦＥＴ２６，２７，２８がオフになるので、△ＶＢの検出部となるアンプ２０がＣＣ−ＭＣＭＬ回路１０から電気的に切り離される。
【００４６】
ＭＴＪ素子２３の抵抗が低抵抗ＲＰから高抵抗ＲＡＰに変化することにより、ＣＣ−ＭＣＭＬ回路１０の電流源の電流値は減少する。この回路自身での電流制御により、ＣＣ−ＭＣＭＬ回路１０のトランジスタにおける閾値のばらつきによって生じた出力基準電圧の変動△ＶＢを抑制することが可能となり、定電流トランジスタ１６のゲートに印加される閾値変動を抑制するためのゲート電圧ＶＬの制御幅を縮小することができる。さらに、回路ブロック毎の細粒度でゲート電圧ＶＬを制御することが可能となる。
【００４７】
図１０は、定電流トランジスタ１６に接続されるＭＴＪ素子２３の配置を示す図であり、（ａ）はＭＴＪ素子２３が１個の場合、（ｂ）はＭＴＪ素子２３が３×３のマトリクス構成の場合である。複数のＭＴＪ素子２３からなるＭＴＪ素子２４をＭＴＪマトリクスと呼ぶ。Ｎ行×Ｎ列のマトリクスを、マトリクス（Ｎ）と表示する。
図１０（ａ）に示すように、ＭＴＪ素子２３の取り得る抵抗の値は、自由層２３Ｃの磁化方向が固定層２３Ｂの磁化方向に対して反平行状態になる磁気抵抗ＲＡＰと、自由層２３Ｃの磁化方向が固定層２３Ｂの磁化方向に対して平行状態になる磁気抵抗ＲＰとの間、つまり（ＲＡＰ−ＲＰ）である。
【００４８】
一方、図１０（ｂ）に示すように、ＭＴＪ素子２４が３×３のマトリクス構成の場合には、抵抗は（ＲＡＰ−ＲＰ）／３又は（ＲＡＰ−ＲＰ）／３以下とすることができる。これは１個のＭＴＪ素子２３だけをＲＡＰ又はＲＰに設定できるからである。
【００４９】
図１１は、ＭＴＪ素子２４のマトリクス（Ｎ）に対する抵抗ステップの制御段数を示す図である。図１１の横軸はＭＴＪ素子２４のマトリクス（Ｎ）の行数であり、縦軸は（ＲＡＰ−ＲＰ）で規格化した抵抗ステップの制御段数である。
図１１に示すように、ＭＴＪ素子２４のマトリクス（Ｎ）の行数が増加すると、抵抗ステップが減少することが分かる。５×５のマトリクスを有しているＭＴＪ素子２４の抵抗は、１個のＭＴＪ素子２３の１／５になっている。このように、定電流トランジスタ１６のソースとグランド１７との間に複数のＭＴＪ素子２４を接続することによって、ＭＴＪ素子２４の抵抗ステップの段数をより精密に制御することができる。アナログ回路等においてさらに精密な抵抗ステップが必要とされる場合には、ＭＴＪ素子２４を１０×１０や２０×２０のマトリクスにすればよい。
【００５０】
次に１個のＭＴＪ素子２３がランダムな抵抗変動を有している場合について考察する。ＭＴＪ素子２３の抵抗が正常なＭＴＪ素子２３のＫ倍であるとする。この場合、ＭＴＪ素子２３の最大の抵抗はＫ×ＲＡＰであり、最少抵抗は、Ｋ×ＲＰである。従って、抵抗変動の最大値は（Ｋ−１）×ＲＡＰである。抵抗変動の最小値は（Ｋ−１）×ＲＰである。
【００５１】
ＭＴＪ素子２４のマトリクスにおいて、１個のＭＴＪ素子２３がランダムな抵抗変動を有している場合には、最大抵抗は｛（３Ｋ＋６）×（２Ｋ＋７）｝×ＲＡＰとなる。最小抵抗は｛（３Ｋ＋６）×（２Ｋ＋７）｝×ＲＰとなる。これから、抵抗の変動の最大値は、｛（Ｋ−１）／（２Ｋ＋７）｝×ＲＡＰとなり、抵抗の変動の最小値は、｛（Ｋ−１）／（２Ｋ＋７）｝×ＲＰとなる。Ｋ＝１の場合を除いて、係数（Ｋ−１）／（２Ｋ＋７）の絶対値は常に（Ｋ−１）よりも小さいので、ＭＴＪ素子２４のマトリクスの抵抗変動は存在しなくなる。
【００５２】
マトリクス（Ｎ）のＭＴＪ素子２４の場合、抵抗の変動の最大値は、｛Ｎ（Ｎ−１＋Ｋ）／（Ｎ＋（Ｎ−１）（Ｎ−１＋Ｋ））｝×ＲＡＰ−ＲＡＰとなる。
抵抗の変動の最小値は、｛Ｎ（Ｎ−１＋Ｋ）／（Ｎ＋（Ｎ−１）（Ｎ−１＋Ｋ）｝×ＲＰ−ＲＰとなる。
【００５３】
図１２は、マトリクス（Ｎ）に対するＭＴＪ素子２４の最大抵抗の変動を示す。図１２の横軸はマトリクス（Ｎ）の行数であり、縦軸はＭＴＪ素子２４の最大抵抗の変動（ｋΩ）である。１個のＭＴＪ素子２３のＲＡＰは２ｋΩで、Ｋ＝１．１とした。
図１２に示すように、ＭＴＪ素子２４のマトリクス（Ｎ）の行数が増加すると、抵抗ステップが減少することが分かる。５×５のマトリクスを有しているＭＴＪ素子２４における抵抗の変動の最大値は９６％減少し、１０×１０のマトリクスを有しているＭＴＪ素子２４における抵抗の変動の最大値は９９％に減少することが分かった。このように、定電流トランジスタ１６のソースとグランド１７との間に複数のＭＴＪ素子２４をマトリクスで接続することによって、ＭＴＪ素子２４の抵抗ステップの段数をより精密に制御することができる。
【００５４】
次に、本発明の集積回路１における閾値変動に対する利得等について説明する。
本発明の集積回路１のシミュレーションを、ソフトウェアとしてＨＳＰＩＣＥを用いて行った。ｎチャネル及びｐチャネルのＭＯＳＦＥＴは、０．１８μｍルールで試作した。閾値電圧は、｜Ｖｔｈ｜＝０．６Ｖである。これらのＭＯＳＦＥＴの等価回路定数等は、試作したＭＯＳＦＥＴからＢＳＩＭ４モデルに基づいて抽出した。比較例は、ＣＣ−ＭＣＭＬ回路１０単独とした。シミュレーションは、第１及び第２のｎチャネルＭＯＳＦＥＴ１３，１５及び定電流ｎチャネルＭＯＳＦＥＴ１６の閾値電圧をＶｔｈｎ、第１及び第２のｐチャネルＭＯＳＦＥＴ１２，１４の閾値電圧をＶｔｈｐと仮定して行った。
【００５５】
図１３は、本発明の集積回路１における差動モード利得の周波数依存性に対して閾値を変化させた場合のシミュレーション結果を示す図である。図１３の横軸は周波数（Ｈｚ）であり、縦軸はシミュレーションした差動モード利得(ｄＢ)である。閾値は、ΔＶｔｈ＝０Ｖ、ΔＶｔｈｎ＝±０．１Ｖ、ΔＶｔｈｐ＝±０．１Ｖの場合を示している。
図１３に示すように、ΔＶｔｈ＝０Ｖの場合には直流利得は、設計値の２１．２ｄＢである。本発明の集積回路１において閾値の変動が生じた場合には、差動モードの利得は減少する。ΔＶｔｈｎ＝＋０．１Ｖで、ΔＶｔｈｐ＝−０．１Ｖの場合には、直流利得は２０．３ｄＢとなる。この値は、設計値の２１．２ｄＢから０．９ｄＢ低下した値である。さらに、ΔＶｔｈｎ＝±０．１Ｖの場合には、直流利得は３．１ｄＢ低下した値となる。
【００５６】
図１４は、従来のＣＣ−ＭＣＭＬ回路における差動モード利得の周波数依存性に対して閾値を変化させた場合のシミュレーション結果を示す図である。図１４の横軸及び縦軸は図１３と同じである。閾値は、ΔＶｔｈ＝０Ｖ、ΔＶｔｈｎ＝±０．１Ｖ、ΔＶｔｈｐ＝±０．１Ｖの場合を示している。
図１４に示すように、ΔＶｔｈ＝０Ｖの場合には、直流利得は１７．４ｄＢである。従来のＣＣ−ＭＣＭＬからなる集積回路において閾値の変動が生じた場合には、差動モードの利得は減少する。ΔＶｔｈｎ＝＋０．１Ｖで、ΔＶｔｈｐ＝−０．１Ｖの場合には、直流の利得は１３．４ｄＢとなり、ΔＶｔｈ＝０Ｖの場合の直流利得である１７．４ｄＢから４．０ｄＢ低下した値である。
【００５７】
本発明の集積回路１が正常に動作する条件は、差動モードの電圧利得Ｇ（ｆ）が０ｄＢよりも大きく、かつ、データが「１」であるか「０」であるかを判定できることである。ここで、入力信号が基準電圧よりも大きい場合には、「１」と判定し、入力信号が基準電圧よりも小さい場合には、「０」と判定すると仮定する。ＣＣ−ＭＣＭＬ回路１０において、閾値電圧Ｖｔｈの変動が生じた場合には、Ｇ（ｆ）×ΔＶｉｎを、入力と出力との間に生じる基準電圧の変動ΔＶＢよりも大きくして、データが正確に判定される。ここで、ΔＶｉｎは入力電圧の最大振幅である。従って、動作周波数において、回路の機能が正しく行われるためには以下の２条件が必要となる。
条件１  Ｇ（ｆ）＞０ｄＢ
条件２  Ｇ（ｆ）×ΔＶｉｎ＞｜ΔＶＢ｜
最大動作周波数ＦＭＡＸは、上記２条件を満足する最大の周波数として定義される。
【００５８】
集積回路１及び従来のＣＣ−ＭＣＭＬ回路における最大動作周波数ＦＭＡＸを計算した。条件は以下のように設定した。
ΔＶｔｈｎ＝±０．１Ｖ
Δ｜Ｖｔｈｐ｜＝±０．１Ｖ
ΔＶｉｎ＝０．２Ｖ
表１は、ΔＶｉｎ＝０．２Ｖのときに、閾値電圧の変動ΔＶｔｈｎ及びΔＶｔｈｐに対する集積回路１の最大動作周波数ＦＭＡＸを示している。
表１から、本発明の集積回路１では、閾値電圧の変動によって最大動作周波数ＦＭＡＸは、８．９ＧＨｚから１１．５ＧＨｚまで変動することが分かる。
【表１】
0005830797.tif 000002
【００５９】
表２は、集積回路１と同様の条件で、ΔＶｉｎ＝０．２Ｖのときに、閾値電圧の変動ΔＶｔｈｎ及びΔＶｔｈｐに対する従来のＣＣ−ＭＣＭＬ回路の最大動作周波数ＦＭＡＸを示している。表２から、従来のＣＣ−ＭＣＭＬ回路では、閾値電圧の変動によって最大動作周波数ＦＭＡＸは、７．６ＧＨｚから１０．０ＧＨｚまで変動することが分かる。
【表２】
0005830797.tif 000003
【００６０】
上記結果から、最大動作周波数ＦＭＡＸの最低値で比較すると、本発明の集積回路１では、従来のＣＣ−ＭＣＭＬ回路の７．６ＧＨｚから８．９ＧＨｚに増加することが分かる。
【００６１】
次に、本発明の集積回路１における定電流ＭＯＳＦＥＴ１６とＭＴＪ素子２３との配置関係について説明する。
図１５は、本発明の集積回路１の定電流ＭＯＳＦＥＴ１６とＭＴＪ素子２３との配置関係を示す断面図である。
図１５に示すように、集積回路１において、定電流ＭＯＳＦＥＴ１６と一つのＭＴＪ素子２３とがＳｉ等の半導体基板５０上に形成されている。定電流ＭＯＳＦＥＴ１６のソース１６Ａ上には、ＭＴＪ素子２３となる自由層２３Ｃとトンネル障壁層２３Ａと固定層２３Ｂとが順に積層されて形成されている。固定層２３Ｂは、接地となる配線、つまりグランド７に接続されている。固定層２３Ｂとグランド７とを接続する配線は、グランド７となる配線の形成時に同時に形成することができる。
【００６２】
図１６は、本発明の集積回路１の定電流ＭＯＳＦＥＴ１６と直列接続されたＭＴＪ素子２３との配置関係を示す断面図である。
図１６に示す集積回路１では、ＭＴＪ素子２３が直列接続されている点が、図１５の集積回路１とは異なっている。図１６のＭＴＪ素子２３は、自由層２３Ｃとトンネル障壁層２３Ａと固定層２３Ｂとが順に積層されて単体のＭＴＪ素子２３が２個直列接続されている。ＭＴＪ素子２３の最上部の固定層２３Ｂがグランド７に接続されている。
【００６３】
図１７は、本発明の集積回路１の定電流ＭＯＳＦＥＴ１６とマトリクス状に直列接続されたＭＴＪ素子２３との配置関係を示す断面図であり、図１８は図１７の定電流ＭＯＳＦＥＴ１６のソース近傍の部分平面図である。
図１７に示す集積回路１では、ＭＴＪ素子２３がマトリクス状に直列接続されている点が、図１５の集積回路１とは異なっている。図１６のＭＴＪ素子２３は、３個直列接続されたＭＴＪ素子２３、つまり要素が３行×３列のマトリクス構成とされている。ＭＴＪ素子２３の各要素は層間絶縁膜５２で互いに絶縁されている。各要素のＭＴＪ素子２３の一端は定電流ＭＯＳＦＥＴ１６のソース１６Ａに接続され、各要素のＭＴＪ素子２３の他端はグランド７に接続されている（図１８参照）。
【００６４】
上記のマトリクス構成では、要素が９個である。各要素となるＭＴＪ素子２３に同じ電流を流す場合には、定電流ＭＯＳＦＥＴ１６の大きさを図１５の定電流ＭＯＳＦＥＴ１６に対してマトリクスの要素に比例して増大すればよい。図１６の３行×３列のマトリクスの要素数が９なので定電流ＭＯＳＦＥＴ１６の電流駆動力は、図１５の定電流ＭＯＳＦＥＴ１６の９倍とすればよいことになる。
【００６５】
上記のＭＴＪ素子２３において、自由層２３Ｃ及び固定層２３Ｂは、ＣｏＦｅ合金やＮｉＦｅ合金、又はＣｏＦｅ合金とＮｉＦｅ合金からなる２層膜が使用できる。トンネル障壁層２３Ａは、ＭｇＯやＡｌ２Ｏ３の薄膜で形成することができる。また、定電流ＭＯＳＦＥＴ１６は、半導体基板５０に拡散やイオン注入等で形成したウェルに形成してもよい。定電流ＭＯＳＦＥＴ１６がｎチャネルＭＯＳＦＥＴの場合には、ウェルの導電性をｐ型とすればよい。
【００６６】
次に、本発明の集積回路１の製造方法について説明する。
最初に、Ｓｉ等の半導体からなる基板上に集積回路１の可変抵抗素子２０以外の回路であるＣＣ−ＭＣＭＬ回路１０とアンプ２２と第１〜第３の検出用ＭＯＳＦＥＴ２６，２７，２８と書き込み回路３４等をＣＭＯＳプロセスで形成し、その後で、可変抵抗素子２０であるＭＴＪ素子２３や複数のＭＴＪ素子２４を形成する。
具体的には、ＣＣ−ＭＣＭＬ回路１０を形成した後、定電流ＭＯＳＦＥＴ１６のソース電極を露出させ、ＭＴＪ素子２３となる自由層２３Ｃとトンネル障壁層２３Ａと固定層２３Ｂを形成する。ＭＴＪ素子２３の最上層は固定層２３Ｂである。自由層２３Ｃは強磁性層を複数層積層した層としてもよい。
次に、基板５０の全面に層間絶縁層５２を堆積し、ＭＴＪ素子２３の固定層２３Ｂと集積回路１のグランド７とをフォトリソグラフィーと層間絶縁層のエッチングとによって開孔する。
次に、層間絶縁層５２上に所定の厚さの金属膜をスパッタ法などにより堆積し、ＭＴＪ素子２３の固定層２３Ｂと集積回路１のグランド７とを接続する金属膜以外は選択エッチングによって除去する。この工程で、ＭＴＪ素子２３の固定層２３Ｂがグランド７に接続される。
最後に保護膜（パッシベーション）を形成する。
【００６７】
ＭＴＪ素子２３をマトリクス状に形成する場合について説明する。
定電流ＭＯＳＦＥＴ１６のソース電極１６Ａ上に、直列接続されるＭＴＪ素子２３の各層となる材料を堆積する。
堆積した層でマトリクスの要素となる以外の領域をエッチングで除去して、上記工程と同様に層間絶縁層５２を堆積する。各要素の最上層とグランド７との接続は、上記工程と同様に行えばよい。
【００６８】
上記の各材料の堆積には、スパッタ法やＣＶＤ法以外には、蒸着法、ＭＢＥ法、レーザアブレーション法などの通常の薄膜成膜法を用いることができる。所定の形状の電極や集積回路の配線を形成するためのマスク工程には、光露光やＥＢ露光などを用いることができる。上記工程で用いる単体のＭＴＪ素子２３は、マトリクスからなるＭＴＪ素子２４としてもよい。
【００６９】
図１９は、０．１８μｍルールのＳｉＣＭＯＳプロセスで試作した本発明の集積回路１のレイアウトパターンを示す図である。
図１９に示すように、集積回路１では、ＣＣ−ＭＣＭＬ回路１０の左側にアンプ２２が配設され、アンプ２２とＣＣ−ＭＣＭＬ回路１０との間に第１〜第３の検出用ｐチャネルＭＯＳＦＥＴ２６，２７，２８が配設され、定電流ＭＯＳＦＥＴ１６の上部、つまりソースの上にＭＴＪ素子２４が配設され、ＭＴＪ素子２４の下側にＮＯＴゲート３１と第１及び第２の書き込み用ｐチャネルＭＯＳＦＥＴ３２，３３とからなる書き込み回路３４が配設されている。
【００７０】
図２０は、０．１８μｍルールのＳｉＣＭＯＳプロセスで試作した本発明の集積回路１を１００段接続したパターンを示す光学像である。図２０に示すように、チップサイズは、１７２μｍ×２２５μｍである。
【００７１】
図２１は、０．１８μｍルールのＳｉＣＭＯＳプロセスで試作した従来のＣ−ＭＣＭＬ回路を１００段接続したパターンを示す光学像である。図２１に示すように、チップサイズは、１６０μｍ×２２５μｍである。
【００７２】
図２０に示した本発明の集積回路１のチップ面積は、図２１に示した従来のＣ−ＭＣＭＬ回路に対して約２０％増加したが、表１及び表２で説明したように高速動作が達成される。
【００７３】
本発明の集積回路１では、ＭＴＪ素子２３又はＭＴＪ素子２４は定電流ＭＯＳＦＥＴ１６のソース電極上に形成できるので、定電流ＭＯＳＦＥＴ１６によるチップサイズの増加は生じない。集積回路１のチップサイズは、従来のＣＣ−ＭＣＭＬ回路に対してアンプ２アンプ２２と、第１〜第３の検出用ｐチャネルＭＯＳＦＥＴ２６，２７，２８と、書き込み回路３４のチップ面積によって増加する。
【００７４】
図２０は、０．１８μｍルールのＳｉＣＭＯＳプロセスで試作した本発明の集積回路１を１００段接続したパターンを示す光学像である。図２０に示すように、チップサイズは、１７２μｍ×２２５μｍである。
【００７５】
図２１は、０．１８μｍルールのＳｉＣＭＯＳプロセスで試作した従来のＣ−ＭＣＭＬ回路を１００段接続したパターンを示す光学像である。図２１に示すように、チップサイズは、１６０μｍ×２２５μｍである。
【００７６】
図２０に示した本発明の集積回路１のチップ面積は、図２１に示した従来のＣ−ＭＣＭＬ回路に対して約２０％増加したが、表１及び表２で説明したように高速動作が達成される。
【００７７】
本発明の集積回路１では、ＭＴＪ素子２３又はＭＴＪ素子２４は定電流ＭＯＳＦＥＴ１６のソース電極上に形成できるので、定電流ＭＯＳＦＥＴ１６によるチップサイズの増加は生じない。集積回路１のチップサイズは、従来のＣＣ−ＭＣＭＬ回路に対してアンプ２２と、第１〜第３の検出用ｐチャネルＭＯＳＦＥＴ２６，２７，２８と、書き込み回路３４のチップ面積によって増加する。
【００７８】
図２２は、本発明の集積回路１の変形例を示す回路図である。
図２２に示すように、集積回路１Ａにおいて、アンプ２２は、各ＣＣ−ＭＣＭＬ回路１０のインバータ毎に挿入せずに、複数のＣＣ−ＭＣＭＬ回路１０のインバータ毎に挿入してもよい。
【００７９】
本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
【符号の説明】
【００８０】
１、１Ａ：集積回路
１０：ＣＣ−ＭＣＭＬ回路
１１：電源
１２：第１のｐチャネルＭＯＳＦＥＴ
１３：第１のｎチャネルＭＯＳＦＥＴ
１４：第２のｐチャネルＭＯＳＦＥＴ
１５：第２のｎチャネルＭＯＳＦＥＴ
１６：定電流トランジスタ
１７：グランド
２０：可変抵抗素子
２２：アンプ
２２Ａ：第１の入力端子
２２Ｂ：第２の入力端子
２２Ｃ：出力端子
２３：ＭＴＪ素子
２３Ａ:トンネル障壁層
２３Ｂ:固定層
２３Ｃ：自由層
２４：複数のＭＴＪ素子
２５：電流
２６：第１の検出用ｐチャネルＭＯＳＦＥＴ
２７：第２の検出用ｐチャネルＭＯＳＦＥＴ
２８：第３の検出用ｐチャネルＭＯＳＦＥＴ
３１：ＮＯＴゲート
３２：第１の書き込み用ｐチャネルＭＯＳＦＥＴ
３３：第２の書き込み用ｐチャネルＭＯＳＦＥＴ
３４：書き込み回路
５０：半導体基板
５２：層間絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図１３】
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【図１４】
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【図１９】
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【図２０】
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【図２１】
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