(57)【特許請求の範囲】
【請求項１】
マネージメントボードとプロセッサモジュールとを具備するサーバシステムであって、
前記マネージメントボードは、
サービスプロセッサ及び第１半導体メモリ
を備え、
前記プロセッサモジュールは、
複数のＣＰＵコア及び第２半導体メモリを具備する主コンピュータ
を備え、
前記サービスプロセッサは、
当該サーバシステムの立ち上げ時に、前記複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアの位置情報を、前記第２半導体メモリから読み出す手段と、
前記有効ＣＰＵコアの位置情報を読み出した後に、前記第１半導体メモリと前記第２半導体メモリとの間で、前記有効ＣＰＵコアの位置情報の同期をとり、前記有効ＣＰＵコアの位置情報を前記第１半導体メモリに保持させる手段と、
前記第１半導体メモリの記憶内容を参照して前記有効ＣＰＵコアを設定する手段と、
前記ＣＰＵコアの読み出し処理、及び前記ＣＰＵコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給する手段と
を有するサーバシステム。
【請求項２】
前記サービスプロセッサは、
当該サーバシステムの立ち上げ時に、前記複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアを設定する手段と、
前記設定された有効ＣＰＵコアの位置情報を、前記主コンピュータの内部レジスタから読み出す手段と、
前記第２半導体メモリに、前記読み出した有効ＣＰＵコアの位置情報を書き込む手段と、
前記有効ＣＰＵコアの位置情報を書き込んだ後に、前記第１半導体メモリと前記第２半導体メモリとの間で、前記有効ＣＰＵコアの位置情報の同期をとり、前記有効ＣＰＵコアの位置情報を前記第１半導体メモリに保持させる手段と、
前記第１半導体メモリ内の有効ＣＰＵコアの位置情報を基に、ＣＰＵコアの再設定処理を実行する手段と
を更に有する請求項１に記載のサーバシステム。
【請求項３】
前記サービスプロセッサは、
当該サーバシステム内に障害が発生した時に、前記第２半導体メモリに、障害要因情報を記録する手段
を更に有する請求項１又は２に記載のサーバシステム。
【請求項４】
マネージメントボードとプロセッサモジュールとを具備するサーバシステムの制御方法であって、
前記マネージメントボードのサービスプロセッサが、前記サーバシステムの立ち上げ時に、前記プロセッサモジュールの主コンピュータの複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアの位置情報を、前記主コンピュータの第２半導体メモリから読み出す段階と、
前記サービスプロセッサが、前記有効ＣＰＵコアの位置情報を読み出した後に、前記マネージメントボードの第１半導体メモリと前記第２半導体メモリとの間で、前記有効ＣＰＵコアの位置情報の同期をとり、前記有効ＣＰＵコアの位置情報を前記第１半導体メモリに保持させる段階と、
前記サービスプロセッサが、前記第１半導体メモリの記憶内容を参照して前記有効ＣＰＵコアを設定する段階と、
前記サービスプロセッサが、前記ＣＰＵコアの読み出し処理、及び前記ＣＰＵコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給する段階と
を含む制御方法。
【請求項５】
前記サービスプロセッサが、前記サーバシステムの立ち上げ時に、前記複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアを設定する段階と、
前記サービスプロセッサが、前記設定された有効ＣＰＵコアの位置情報を、前記主コンピュータの内部レジスタから読み出す段階と、
前記サービスプロセッサが、前記第２半導体メモリに、前記読み出した有効ＣＰＵコアの位置情報を書き込む段階と、
前記サービスプロセッサが、前記有効ＣＰＵコアの位置情報を書き込んだ後に、前記第１半導体メモリと前記第２半導体メモリとの間で、前記有効ＣＰＵコアの位置情報の同期をとり、前記有効ＣＰＵコアの位置情報を前記第１半導体メモリに保持させる段階と、
前記サービスプロセッサが、前記第１半導体メモリ内の有効ＣＰＵコアの位置情報を基に、ＣＰＵコアの再設定処理を実行する段階と
を更に含む請求項４に記載の制御方法。
【請求項６】
前記サービスプロセッサが、当該サーバシステム内に障害が発生した時に、前記第２半導体メモリに、障害要因情報を記録する段階
を更に含む請求項４又は５に記載の制御方法。
【請求項７】
マネージメントボードとプロセッサモジュールとを具備するサーバシステムにおける前記マネージメントボードのサービスプロセッサ用のプログラムであって、
前記サービスプロセッサを、
前記サーバシステムの立ち上げ時に、前記プロセッサモジュールの主コンピュータの複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアの位置情報を、前記主コンピュータの第２半導体メモリから読み出す手段、
前記有効ＣＰＵコアの位置情報を読み出した後に、前記マネージメントボードの第１半導体メモリと前記第２半導体メモリとの間で、前記有効ＣＰＵコアの位置情報の同期をとり、前記有効ＣＰＵコアの位置情報を前記第１半導体メモリに保持させる手段、
前記第１半導体メモリの記憶内容を参照して前記有効ＣＰＵコアを設定する手段、
前記ＣＰＵコアの読み出し処理、及び前記ＣＰＵコアの再設定処理を省略して、前記プロセッサモジュールに電源を供給する手段
として機能させるプログラム。
【請求項８】
前記サービスプロセッサを、
当該サーバシステムの立ち上げ時に、前記複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアを設定する手段、
前記設定された有効ＣＰＵコアの位置情報を、前記主コンピュータの内部レジスタから読み出す手段、
前記第２半導体メモリに、前記読み出した有効ＣＰＵコアの位置情報を書き込む手段、
前記有効ＣＰＵコアの位置情報を書き込んだ後に、前記第１半導体メモリと前記第２半導体メモリとの間で、前記有効ＣＰＵコアの位置情報の同期をとり、前記有効ＣＰＵコアの位置情報を前記第１半導体メモリに保持させる手段、
前記第１半導体メモリ内の有効ＣＰＵコアの位置情報を基に、ＣＰＵコアの再設定処理を実行する手段
として更に機能させる請求項７に記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーバシステム、制御方法及びプログラムに関する。
【背景技術】
【０００２】
情報処理の分野では、サーバシステムを起動する際に、ＣＰＵ（中央情報処理装置）を備えたプロセッサメモリモジュール内のＣＰＵコアを組み替えて該サーバシステムを再構成する必要が生じる場合が有った。
しかしながら、この場合、プロセッサメモリモジュールへ電源を供給してＣＰＵコアに格納されている情報の読み出しを行うまでは、ＢＭＣＦＷ（ＭＧＭＴ（マネージメントファームウェア）がＣＰＵコアの有効位置を特定してサーバシステムに組み込まれるＣＰＵコアの有効位置を制御するといった後続の処理ができないため、ＣＰＵコアの読み出しと、再設定処理とを、共に実行すべき必要性が発生し、よって、サーバシステムの起動（立ち上げ処理）に多大な時間を要してしまうといった問題点が有った。
【０００３】
また、障害発生したＣＰＵがサーバシステムから切り離されると、ＣＰＵから障害情報が失われてしまうといった問題点も有った。
この分野の公知例としては、例えば、特許文献１には、ＣＰＵコアに異常が発生しても、優先度の高い処理を継続させるためのマルチコアＣＰＵのオペレーティング・システムに関する技術が開示されている。具体的には、各ＣＰＵコアに異常が発生したことを検出し、ＣＰＵコアの１つに異常が発生した場合、該ＣＰＵコアに割り当てられているＡＭＰ及び運転支援ソフトを他のＣＰＵコアに再割当てする。該ＣＰＵに割り当てられていたＳＭＰ及びマルチメディア・ソフトも他のＣＰＵコアに再割当てする。このようにして、ＣＰＵコアに異常が発生した場合でも、車両の安全走行に関連の大きい運転支援ソフトを通常の性能で実行させることにより、車両走行時の安全が確保できるものとしている。
【０００４】
また、例えば、特許文献２には、サーバコンピュータにおいて、ＢＩＯＳのコンフィギュレーション情報を保存するＢＩＯＳ−ＲＯＭのファームウェアを格納するＦｌａｓｈＲＯＭ等のデータを格納する各種不揮発性半導体メモリが数多く存在するのを削減することが開示されている。具体的には、マザーボード上に存在する別々の不揮発性半導体メモリに保存されていたＢＩＯＳのファームウェア、ＣＭＯＳ等のデータをＢＭＣに接続された１つの不揮発性半導体メモリに格納することとしている。また、ＢＭＣは不揮発性半導体メモリ内のデータをＣＰＵのメモリ空間にマップするためのアドレスデコーダとマップする領域を切り替えるセレクタを有し、データを正しくマップするために不揮発性半導体メモリ内における各システム情報の格納位置を示すオフセットアドレス、各システム情報がＣＰＵのアドレス空間にマップされるアドレスと各システム情報のデータサイズが格納されているテーブルを不揮発性半導体メモリ内に保持することを開示している。
【０００５】
また、例えば、特許文献３には、マルチコアプロセッサ内のメモリ領域を有効に活用し、高速にメモリ領域にアクセスする方法が開示されている。具体的には、マルチコアプロセッサにおけるＣＰＵコアの有効活用方法であって、複数のコアの各々に付随するコア付随メモリを備えたマルチコアプロセッサ内の複数のコアの状態を制御部により監視し、状態が所定条件を満たすようになったコアを制御部により休止状態にし、休止状態になったコアに付随するコア付随メモリを休止状態以外のコアにより使用可能にするというステップを備えるものとしている。
【０００６】
また、例えば、特許文献４には、多数コアプロセッサの信頼性強化を提供する技術が開示されている。具体的には、１実施形態として、多数コアプロセッサにおける利用可能なコアを特定し、第１のサブセットのコアをイネーブル状態に割り当て、第２のサブセットのコアを予備状態に割り当て、前記割り当てに関する情報をストレージに格納する方法を含むものとしている。また、特定の実施形態においては、温度アウェアアルゴリズムに基づいてコアをイネーブル状態に割り当ててよいものとしている。
【０００７】
また、例えば、特許文献５には、マルチコアプロセッサによるタスクの処理効率を向上させる技術が開示されている。具体的には、複数のプロセッサコアによるタスクの並列処理を実行するクライアント群と、他のクライアント群にて実行される並列処理を補助するサーバとを備えたマルチコアプロセッサシステムにおいて、該サーバが、タスクを処理するために最低限必要なプロセッサコアの数を示す必要最低コア数を含むタスク情報を記憶するタスク情報管理テーブルと、プロセッサコアの動作設定内容を示す動作設定情報を含むコア情報を記憶するコア情報管理テーブルとを備え、タスク情報とコア情報とに応じて、複数のプロセッサコアにタスクを割り当てるか否かを判定し、判定結果に応じてコア情報管理テーブルを更新し、前記他のクライアント群が、コア情報に応じて、複数のプロセッサコアによるタスクの並列処理を実行するものとしている。
【０００８】
さらに、例えば、特許文献６には、マルチコアを有するＣＭＰ等のプロセサにおけるプロセサコアに対する設定値のロード／センス制御を効率良く行うことが開示されている。具体的には、マルチコア構成を有するＣＭＰ等のプロセサにおいて、各コアの状態を保持するコア選択フラグレジスタを具備し、そのコア選択フラグレジスタの状態によりプロセサ共有ブロックからコアブロックへの出力を制御し、柔軟なコアの設定方法を提供することにより、マルチコア動作時のシステムブート時間の短縮、柔軟なデバッグ方法、または、半導体製造時の部分コア良品チップの救済による歩留まりの向上を実現するものとしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１２３４３９号公報
【特許文献２】特開２００８−１８１４４２号公報
【特許文献３】特開２００９−０３７４０３号公報
【特許文献４】特開２０１１−０４４１６８号公報
【特許文献５】特開２０１１−０６５６４５号公報
【特許文献６】特許第４２９６９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上記背景技術で述べた公知のサーバシステムにあっては、前述のとおり、サーバシステムを起動する際に、ＣＰＵを備えたプロセッサメモリモジュール内のＣＰＵコアを組み替えて該サーバシステムを再構成する必要が生じる。
しかし、この場合、前述のとおり、プロセッサメモリモジュールへ電源を供給してＣＰＵコアに格納されている情報の読み出しを行うまでは、ＢＭＣＦＷがＣＰＵコアの有効位置を特定してサーバシステムに組み込まれるＣＰＵコアの有効位置を制御するといった後続の処理ができないため、ＣＰＵコアの読み出しと、再設定処理とを、共に実行すべき必要性が発生し、よって、サーバシステムの起動に多大な時間を要してしまうといった問題点が有った。
また、前述のとおり、ＣＰＵがサーバシステムから切り離された際に、ＣＰＵコアの障害情報が失われてしまうといった問題も有った。
【００１１】
なお、前述の特許文献１〜６に記載の技術は、本発明のようにサーバシステムの立ち上げ時間を短縮することを意図していない。よって、目的・構成とも本発明とは異なるものである。
【００１２】
本発明の目的は、上述した課題を解決するサーバシステム、制御方法及びプログラムを提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明の第１の形態によると、マネージメントボードとプロセッサモジュールとを具備するサーバシステムであって、マネージメントボードは、サービスプロセッサ及び第１半導体メモリを備え、プロセッサモジュールは、複数のＣＰＵコア及び第２半導体メモリを具備する主コンピュータを備え、サービスプロセッサは、当該サーバシステムの立ち上げ時に、複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアの位置情報を、第２半導体メモリから読み出す手段と、有効ＣＰＵコアの位置情報を読み出した後に、第１半導体メモリと第２半導体メモリとの間で、有効ＣＰＵコアの位置情報の同期をとり、有効ＣＰＵコアの位置情報を第１半導体メモリに保持させる手段と、第１半導体メモリの記憶内容を参照して有効ＣＰＵコアを設定する手段と、ＣＰＵコアの読み出し処理、及びＣＰＵコアの再設定処理を省略して、プロセッサモジュールに電源を供給する手段とを有する。
【００１４】
本発明の第２の形態によると、マネージメントボードとプロセッサモジュールとを具備するサーバシステムの制御方法であって、マネージメントボードのサービスプロセッサが、サーバシステムの立ち上げ時に、プロセッサモジュールの主コンピュータの複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアの位置情報を、主コンピュータの第２半導体メモリから読み出す段階と、サービスプロセッサが、有効ＣＰＵコアの位置情報を読み出した後に、マネージメントボードの第１半導体メモリと第２半導体メモリとの間で、有効ＣＰＵコアの位置情報の同期をとり、有効ＣＰＵコアの位置情報を第１半導体メモリに保持させる段階と、サービスプロセッサが、第１半導体メモリの記憶内容を参照して有効ＣＰＵコアを設定する段階と、サービスプロセッサが、ＣＰＵコアの読み出し処理、及びＣＰＵコアの再設定処理を省略して、プロセッサモジュールに電源を供給する段階とを含む。
【００１５】
本発明の第３の形態によると、マネージメントボードとプロセッサモジュールとを具備するサーバシステムにおけるマネージメントボードのサービスプロセッサ用のプログラムであって、サービスプロセッサを、サーバシステムの立ち上げ時に、プロセッサモジュールの主コンピュータの複数のＣＰＵコアのうち、組み込むべき有効ＣＰＵコアの位置情報を、主コンピュータの第２半導体メモリから読み出す手段、有効ＣＰＵコアの位置情報を読み出した後に、マネージメントボードの第１半導体メモリと第２半導体メモリとの間で、有効ＣＰＵコアの位置情報の同期をとり、有効ＣＰＵコアの位置情報を第１半導体メモリに保持させる手段、第１半導体メモリの記憶内容を参照して有効ＣＰＵコアを設定する手段、ＣＰＵコアの読み出し処理、及びＣＰＵコアの再設定処理を省略して、プロセッサモジュールに電源を供給する手段として機能させる。
【発明の効果】
【００１６】
以上説明したように、本発明のサーバシステムによれば、サーバシステムの立ち上げ時に、プロセッサメモリモジュール内の有効ＣＰＵコアの位置情報は、プロセッサメモリモジュール内のＣＰＵに設置したＲＯＭから取得することが可能となり、公知技術で、有効ＣＰＵコアの位置情報を取得するために要していたＣＰＵコアの読み出し処理過程を不要にすることができるので、サーバシステムの立ち上げに要する処理時間を短縮することが可能となる効果が有る。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係るサーバシステムの全体構成を示す構成図である。
【図２】プロセッサメモリモジュール１０５に搭載されたＣＰＵ１０６内部の１構成例を示している。
【図３】本発明の実施形態に係るサーバシステムにおけるＭＧＭＴ１０２の論理構成を示す論理構成図である。
【図４】本発明の実施形態に係るサーバシステムの起動時の動作手順を示すフローチャート図であり、図４（ａ）は読み出しを含むＣＰＵコアの設定を行ってサーバシステム１０１を立ち上げる場合の制御シーケンスを示し、図４（ｂ）はＣＰＵ１０６のＲＯＭ１０７（ここではＲＯＭ２０３）のＣＰＵコア情報に基づいてサーバシステム１０１を立ち上げる場合の制御シーケンスを示すものである。
【図５】本発明の実施形態に係るサーバシステムの障害発生時における障害情報取得処理の動作手順を示すフローチャート図である。
【発明を実施するための形態】
【００１８】
本発明のサーバシステムは、プロセッサメモリモジュールと、ＭＧＭＴ（マネージメントボード）とを備えるサーバシステムにおいて、ＢＭＣＦＷ（ＭＧＭＴを制御するためのマネージメントファームウェア）によってサーバシステムのハードウェア制御を行い、該サーバシステムのＣＰＵコア装置（以下、「ＣＰＵコア」と称することもある）が備えるＣＰＵコア（以下、「ＣＯＲＥ」と称することもある）を組み替えてサーバシステムを構成する場合に適用される。
即ち、前記の場合の公知技術の問題点は、ＣＰＵ（中央情報処理装置）へ電源を供給しても、ＣＰＵコアの読み出しを開始して完了するまでは、ＢＭＣＦＷがＣＰＵのＣＰＵコアにおける有効ＣＰＵコアの位置を特定し、サーバシステムに組み込む有効ＣＰＵコアの位置（システム内で装置に組み込むために必要なＣＰＵ内で使用可能なコア番号）を制御することができないということにあった。
【００１９】
そこで、本発明のサーバシステムでは、上記問題点を、ＣＰＵ内部にＢＭＣＦＷから書き換えが可能なＲＯＭ領域を備えることで解決し、このＲＯＭ領域に、ＣＰＵ付属の内部レジスタから取得した有効ＣＰＵコアの位置情報を記録しておくことにより、前述のＣＰＵコアの読み出し処理を実施する必要性を削減して、サーバシステムの立ち上げ時間を短縮することを可能にしている。
また、本発明のサーバシステムでは、ＣＰＵコアの障害発生時の情報を、有効位置と合わせて、前記のＲＯＭ領域へ残すことで障害情報の解析に利用できるようにすることを特徴としている。
以下、サーバシステム及びサーバシステムの構成制御方法並びにコンピュータプログラムについて、図面を参照して詳細に説明する。
但し、本発明のコンピュータプログラムについては、本発明のサーバシステムの構成制御方法を実行するためのコンピュータプログラムであることから、ここでの説明は省く。
【００２０】
図１は、本発明の実施形態に係るサーバシステムの全体構成を示す構成図である。
同図において、本実施形態のサーバシステム１０１は、プロセセッサメモリモジュール１０５と、ＭＧＭＴ１０２（マネージメントボード）と、を備えて構成される。
プロセセッサメモリモジュール１０５は、ＲＯＭ１０７（請求項１記載の第２の半導体メモリ、ここでは読み書き可能な半導体メモリとする）を有するＣＰＵ１０６と、読み書き可能な半導体メモリ等で構成されたコアメモリ１０８と、を備える。
ＣＰＵ１０６は、ハードウェア構成（後述のＣＰＵコア等）、並びに使用するソフトウェアを切り替えることが可能なＣＰＵである。
ＭＧＭＴ１０２は、ＳＰ１０３（サービスプロセッサ）と、ＢＭＣＦＷ（ＭＧＭＴを制御するためのマネージメントファームウェア）を形成するＦＬＡＳＨＲＯＭ１０４（不揮発性のフラッシュメモリ、請求項１記載の第１の半導体メモリ）と、を備える。
なお、ＭＧＭＴ１０２の論理構成については図３を参照して後述する。
【００２１】
以下、本実施形態のサーバシステム１０１の機能について説明する。
図１において、ＭＧＭＴ１０２は、様々なハードウェアコンポーネントから構成されるマネージメントボードであり、ＦＬＡＳＨＲＯＭ１０４上のＢＭＣＦＷが動作するために必要となるハードウェアコンポーネントの一部を示している。
ＦＬＡＳＨＲＯＭ１０４に格納されて形成されているＢＭＣＦＷは、ＭＧＭＴ１０２がパワーオンされると、ＳＰ１０３により起動され、これにより、ＢＭＣＦＷがストアードプログラム方式のプログラムによるソフトウェア動作を開始する。
ＳＰ１０３は、ＢＭＣ（ベースボード・マネジメント・コントローラ）とも呼称されるものであり、ＭＧＭＴ１０１を制御する中枢となるマイクロコントローラであって、ここでは、ＣＰＵや各種コネクタインターフェイス（ＳＰＩやＬＡＮ、ＵＳＢポートなど）を備えるものとする。
【００２２】
プロセッサモジュール１０５におけるＣＰＵ１０６のＲＯＭ１０７は、プロセッサ（ここではＣＰＵ１０６）のキャッシュ／ステッピング情報、ＣＰＵコアの個数などの情報を格納している。
図１に示すＣＰＵ１０６は、事前のＣＰＵ切り替え処理によって確定した１つのＣＰＵ（ここでは図２に示すＣＰＵ２００）を示しているものである。
プロセッサモジュール１０５のＣＰＵ１０６の具体的な構成が切り替えられると、一般には、サーバシステム１０１で制御されるＣＰＵコアの個数等が変化する。
図２は、プロセッサモジュール１０５に搭載されたＣＰＵ１０６内部の１構成例を示している。
【００２３】
以下、１例として、プロセッサモジュール１０５において、ＣＰＵ１０６が、ＣＰＵ２００として構成された場合を説明する。
ここでは、ＣＰＵ１０６の１例としてＣＰＵ２００が構成されており、ＣＰＵ２００内には、ＣＯＲＥ２０１と、ＣＯＲＥ２０２とが配置されているものとする。
なお、ＣＯＲＥ２０５は、その配置位置だけが確保されていて、実際には配置されないＣＰＵコアであるが、ＣＰＵ１０６の交換時に交換される部品次第によっては、ＣＯＲＥ２０２として配置すべきものがＣＯＲＥ２０５の位置に配置されることもある。
ＲＯＭ２０３（総称名はＲＯＭ１０７）は、これらの配置における部品の位置情報を記録している。
また、ＲＯＭ２０３には、障害発生時の位置情報と、ＭＧＭＴ１０２からＣＰＵ１０６に通知される障害要因情報とを記録している。
図１に示すＦＬＡＳＨＲＯＭ１０４に記録されているＣＰＵコアの位置情報と、図２に示すＲＯＭ２０３に記録されているＣＰＵコアの位置情報とは、ＲＯＭ２０３の書き込み時に同期させるものとする。
【００２４】
また、この位置情報は、プロセッサメモリモジュール１０５に電源を供給し、その後にＣＰＵレジスタ（図示しない）へアクセスすることで取得される。
また、ＣＰＵ１０６（ここではＣＰＵ２００）内のＲＯＭ１０７（ここではＲＯＭ２０３）が記憶していた情報は、ＭＧＭＴ１０２がパワーオンされると、ＭＧＭＴ１０２内のＦＬＡＳＨＲＯＭ１０４の記憶領域に保持される。
図３は、本発明の実施形態に係るサーバシステムにおけるＭＧＭＴ１０２の論理構成を示す論理構成図である。
同図に示す処理部５００〜５０４は、ＭＧＭＴ１０２のＦＬＡＳＨＲＯＭ１０４上のＢＭＣＦＷが有する処理部である。
同図に示す処理部５００〜５０４の処理は、それぞれＳＰ１０３上で実行される。
処理部５００は、ＦＬＡＳＨＲＯＭ１０４上のＢＭＣＦＷから書き換え可能なＣＰＵ１０６のＲＯＭ１０７（ここではＲＯＭ２０３）へ、有効なＣＰＵコアの位置情報を書き込む処理部である。
【００２５】
処理部５０１は、ＣＰＵ１０６のＲＯＭ１０７から有効なＣＰＵコアの位置情報を読み出す処理部である。
処理部５０２は、ＭＧＭＴ１０２内のＦＬＡＳＨＲＯＭ１０４への有効ＣＰＵコア情報の読み出しと、ＣＰＵ１０６のＲＯＭ１０７に格納されている有効ＣＰＵコア情報との同期を図る処理部である。
処理部５０３は、サーバシステム１０１の立ち上げ時にサーバシステム１０１に割り当てる（組み込む）ＣＰＵコアを再設定する処理部であり、これによってサーバシステム１０１の立ち上げ時のＣＰＵコアの読み出し処理及び再割り当て処理を削減することを可能にしている。
処理部５０４は、サーバシステム内の障害（ＣＰＵコア等の障害）が生じた際に、障害情報をＣＰＵ１０６のＲＯＭ１０７へ書き込む処理部であり、これにより、ＣＰＵ１０６の内部に障害情報を保持することができるので、障害解析時の利用が可能となる。
【００２６】
図４は、本発明の実施形態に係るサーバシステムの起動時の動作手順を示すフローチャート図であり、図４（ａ）は読み出しを含むＣＰＵコアの設定を行ってサーバシステム１０１を立ち上げる場合の制御シーケンスを示し、図４（ｂ）はＣＰＵ１０６のＲＯＭ１０７（ここではＲＯＭ２０３）のＣＰＵコア情報に基づいてサーバシステム１０１を立ち上げる場合の制御シーケンスを示すものである。
以下、図１〜３を参照しながら、図４に示すフローチャートを使用して、本実施形態に係るサーバシステム１０１の起動時の動作手順を説明する。
まず、図４（ａ）を参照して、ＣＰＵコアの読み出しを含むＣＰＵコアの設定を行ってサーバシステム１０１を立ち上げる場合の制御シーケンスを説明する。
【００２７】
（ステップＳ３００）
最初に、ステップＳ３００では、サーバシステム１０１の起動が開始されると、ＭＧＭＴ１０２が、サーバシステム１０１の立ち上げの際に組み込む有効なＣＰＵコアの設定を実行する。ここでは、２つのＣＰＵコアをサーバシステム１０１に組み込むため、暫定的にＣＯＲＥ２０１と、ＣＯＲＥ２０５とを組み込み、設定するものとする。
（ステップＳ３０１）
次に、ステップＳ３０１では、ＭＧＭＴ１０２は、プロセッサメモリモジュール１０５への電源供給を実行する。
（ステップＳ３０２）
次に、ステップ３０２では、ＭＧＭＴ１０２は、ＣＰＵ１０６の内部レジスタへのアクセスを実行し、有効なＣＰＵコアを特定する位置情報の読み出しを実行する。ここでは、有効なＣＰＵコアの位置はＣＯＲＥ２０１と、ＣＯＲＥ２０２とする。
【００２８】
（ステップＳ３０３）
次に、ステップＳ３０３では、ＭＧＭＴ１０２は、ＣＰＵ１０６のＲＯＭ２０３に、ステップＳ３０２で読み出した有効なＣＰＵコアの位置情報（ここではＣＯＲＥ２０１，ＣＯＲＥ２０２の位置情報）を書き込む。
（ステップＳ３０４）
次に、ステップＳ３０４では、ＭＧＭＴ１０２は、ＦＬＡＳＨＲＯＭ１０４へのアクセスを実行し、ＣＰＵ１０６のＲＯＭ２０３と、ＦＬＡＳＨＲＯＭ１０４との間で、有効なＣＰＵコアの位置情報の同期をとる。
（ステップＳ３０５）
最後に、ステップＳ３０５では、ＭＧＭＴ１０２は、ＦＬＡＳＨＲＯＭ１０４内の有効なＣＰＵコアの位置情報を基に、ＣＰＵコアの再設定処理を実行する。このとき、ＦＬＡＳＨＲＯＭ１０４内の有効なＣＰＵコアの位置情報を参照し、暫定的に設定されたＣＯＲＥ２０５の組み込み設定をＣＯＲＥ２０２の組み込み設定に置き換え、処理を終了する。
【００２９】
以上の処理ステップＳ３０１〜Ｓ３０５で、本発明の特徴的な処理は、ステップＳ３０３の処理、即ち、ＣＰＵ１０６（ここではＣＰＵ２００）内のＲＯＭ２０３へ位置情報を書き込む処理である。
ＣＰＵコアの位置情報を得るには、ＣＰＵの内部レジスタの情報を読み出す必要があるため、本発明の処理においても、ＲＯＭ１０７（ここではＲＯＭ２０３）の更新処理を必ず１度は実行するものとする。
次に、図４（ｂ）を参照して、ＣＰＵ１０６のＲＯＭ１０７（ここではＲＯＭ２０３）のＣＰＵコア情報に基づいてサーバシステム１０１を立ち上げる場合の制御シーケンスを説明する。
図４（ｂ）に示す制御シーケンスは、先ずは図４（ａ）に示す制御シーケンスを先行させて実行し、その後に実行するものとする。
【００３０】
（ステップＳ３０６）
まず、ＭＧＭＴ１０２は、ＣＰＵ１０６のＲＯＭ１０７（ここではＲＯＭ２０３）へのアクセスを実行し、有効ＣＰＵコア（ここではＣＯＲＥ２０１とＣＯＲＥ２０２）の位置情報の読み出しを実行する。これにより、ＣＯＲＥ２０１とＣＯＲＥ２０２の位置情報が読み出される。
（ステップＳ３０７）
次に、ＭＧＭＴ１０２は、ＦＬＡＳＨＲＯＭ１０４へのアクセスを実行し、ＣＰＵ１０６のＲＯＭ１０７（ここではＲＯＭ２０３）とＦＬＡＳＨＲＯＭ１０４との間で、有効ＣＰＵコア情報（位置情報）の同期をとる。これにより、有効ＣＰＵコア（ここではＣＯＲＥ２０１とＣＯＲＥ２０２）の位置情報がＦＬＡＳＨＲＯＭ１０４に保持される。
【００３１】
（ステップＳ３０８）
次に、ＭＧＭＴ１０２は、サーバシステム１０１の立ち上げ時に組み込む有効ＣＰＵコアの設定を実行する。ここでは、ＣＰＵコアの設定処理では２つのＣＰＵコア（ＣＯＲＥ２０１とＣＯＲＥ２０２）をサーバシステム１０１に組み込むことになるが、このとき、ＦＬＡＳＨＲＯＭ１０４に保持される有効ＣＰＵコアの位置情報を基に、このＣＯＲＥ２０１とＣＯＲＥ２０２とを組み込み、設定する。
（ステップＳ３０８）
最後に、ＭＧＭＴ１０２は、プロセッサメモリモジュール１０５への電源供給を実行するが、このとき、公知技術では必須であったＣＰＵコアの読み出し処理及びＣＰＵコアの再設定処理をスキップして、サーバシステム１０１の立ち上げ処理時の制御シーケンスが完了する。
【００３２】
図５は、本発明の実施形態に係るサーバシステムの障害発生時における障害情報取得処理の動作手順を示すフローチャート図である。
以下、図１〜３を参照しながら、図５に示すフローチャートを使用して、本実施形態に係るサーバシステム１０１の障害発生時における障害情報取得処理の動作手順を説明する。
（ステップＳ４００）
まず、ステップＳ４００では、ＭＧＭＴ１０２は、サーバシステム１０１内で検知された障害について、ＣＰＵ１０６の内部レジスタへアクセスして障害要因情報を取得する。
このとき、ＣＯＲＥ２０１とＣＯＲＥ２０２への障害発生位置を参照し、前記取得した障害要因情報と照らし合わせる。
（ステップＳ４０１）
次に、ステップＳ４０１では、ＭＧＭＴ１０２は、前記障害要因情報をＣＰＵ１０６のＲＯＭ１０７に書き込み、処理を終了する。
【００３３】
本実施形態に係るサーバシステム１０１によれば、プロセッサメモリモジュール１０５のＣＰＵ１０６内に、ＭＧＭＴ１０２上のＦＬＡＳＨＲＯＭ１０４上のＢＭＣＦＷから書き換えが可能なＲＯＭ１０７を備え、ＣＰＵ１０６の内部レジスタから読み出した有効ＣＰＵコアの位置情報を、このＲＯＭ１０７に書き込むと共に、この書き込み情報は、ＭＧＭＴ１０２がＣＰＵコアの再設定時に参照するＦＬＡＳＨＲＯＭ１０４の記録情報にも同期させるので、サーバシステムの立ち上げ時にプロセッサメモリモジュール１０５内の有効ＣＰＵコアの位置情報は、ＲＯＭ１０７から取得することが可能となり、公知技術で、有効ＣＰＵコアの位置情報を取得するために要していたＣＰＵコアの読み出し処理及び再割り当て処理過程を不要にすることができるので、サーバシステムの立ち上げに要する処理時間を短縮することができる効果が有る。
【００３４】
また、ＦＬＡＳＨＲＯＭ１０４上のＢＭＣＦＷが、ＣＰＵ１０６内部のＲＯＭ１０７領域に障害要因情報を書き込み、サーバシステムから切り離されても該障害要因情報を残すことができるので、サーバシステム１０１内で検知されるＣＰＵ１０６内のＣＰＵコアの障害要因情報をＣＰＵ１０６内部のＲＯＭ１０７から取得することが可能となる。
なお、本発明に係るサーバシステムの各構成要素の各処理の少なくとも一部をコンピュータ制御により実行するものとし、かつ、上記処理を、図４，５のフローチャートで示した手順によりコンピュータに実行せしめるプログラムは、半導体メモリを始め、ＣＤ−ＲＯＭや磁気テープなどのコンピュータ読み取り可能な記録媒体に格納して配付してもよい。そして、少なくともマイクロコンピュータ、パーソナルコンピュータ、汎用コンピュータを範疇に含むコンピュータが、上記の記録媒体から上記プログラムを読み出して、実行するものとしてもよい。
【符号の説明】
【００３５】
１０１  サーバシステム（実施形態に係るサーバシステム）
１０２  ＭＧＭＴ（マネージメントボード）
１０３  ＳＰ（サービスプロセッサ）
１０４  ＦＬＡＳＨＲＯＭ（不揮発性のフラッシュメモリ）
１０５  プロセセッサメモリモジュール
１０６  ＣＰＵ
１０７  ＲＯＭ
１０８  コアメモリ
５００〜５０４  処理部
【図１】
0005821378.tif 000002
【図２】
0005821378.tif 000003
【図３】
0005821378.tif 000004
【図４】
0005821378.tif 000005
【図５】
0005821378.tif 000006