(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
前記メモリセルの行毎に対応して配線された複数のワード線と、
前記メモリセルの列毎に対応して配線された複数のビット線対と、
前記複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続するカラムセレクタと、
前記データ線対をプリチャージするプリチャージ回路と、
前記データ線対の電位差を増幅するセンスアンプと、
プリチャージ後の前記データ線対の電位差が前記センスアンプによって増幅され始めてから所定期間経過後の当該データ線対の電位に基づいて、当該センスアンプを駆動する電流を制御する制御回路と、を備えた半導体記憶装置。
【請求項２】
前記所定期間経過後の前記データ線対の電位には、前記センスアンプの増幅動作により過渡的に変化している当該データ線対の電位が含まれることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、
前記所定期間経過後の前記データ線対の電位が基準電位に達しているか否かに基づいて、前記センスアンプを駆動する電流を制御することを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、
前記データ線対の電位が基準電位に達しているか否かを検出し、検出結果を出力する電位検出回路と、
前記所定期間経過後の前記検出結果を保持する保持回路と、
前記センスアンプを駆動する電流を制御するための制御信号を前記保持回路に保持された検出結果に応じて出力する駆動回路と、を備えた請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記電位検出回路は、第１インバータによって構成され、
前記基準電位は、第１インバータの論理閾値電圧に基づいて決定されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記保持回路は、
前記電位検出回路によって検出された検出結果を保持信号に同期して保持するラッチ回路であることを特徴とする請求項４又は５に記載の半導体記憶装置。
【請求項７】
前記保持回路は、
保持信号と前記電位検出回路の検出結果との否定論理積を出力する第１ＮＡＮＤ回路と、
前記第１ＮＡＮＤ回路の出力と第２ＮＡＮＤ回路の出力との否定論理積を出力する第３ＮＡＮＤ回路と、
前記第３ＮＡＮＤ回路の出力とリセット信号との否定論理積を出力する前記第２ＮＡＮＤ回路と、を備えた請求項４〜６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記保持回路は、
出力をハイインピーダンス状態にするか、前記電位検出回路の検出結果を論理反転して出力するか、が保持信号に基づいて制御されるトライステートインバータと、
前記トライステートインバータの出力端子の電位を論理反転して出力する第２インバータと、
前記トライステートインバータと前記第２インバータとの間のノードと、第１電源端子と、の間に設けられ、リセット信号に基づいてオンオフが制御される第１トランジスタと、
前記ノードと第２電源端子との間に設けられた容量素子と、を備えた請求項４〜６のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記容量素子は、ソース及びドレインが第２電源端子に接続され、ゲートが前記トライステートインバータと前記第２インバータとの間のノードに接続された第２トランジスタであることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記センスアンプは、
入力端子が一方のデータ線に接続され、出力端子が他方のデータ線に接続され、第１及び第２電源端子間に設けられた第３インバータと、
入力端子が他方のデータ線に接続され、出力端子が一方のデータ線に接続され、第１及び第２電源端子間に設けられた第４インバータと、
前記第３インバータと第２電源端子との間に設けられ、前記制御回路から出力される制御信号に基づいて導通状態が制御される第１駆動用トランジスタと、
前記第４インバータと第２電源端子との間に設けられ、前記制御信号に基づいて導通状態が制御される第２駆動用トランジスタと、
前記第１及び前記第２駆動用トランジスタ間に設けられた抵抗素子と、を備えた請求項１〜９のいずれか一項に記載の半導体記憶装置。
【請求項１１】
前記抵抗素子は、ＭＯＳトランジスタであることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１２】
前記抵抗素子は、ポリシリコン抵抗であることを特徴とする請求項１０に記載の半導体記憶装置。
【請求項１３】
前記センスアンプは、
入力端子が一方のデータ線に接続され、出力端子が他方のデータ線に接続され、第１及び第２電源端子間に設けられた第３インバータと、
入力端子が他方のデータ線に接続され、出力端子が一方のデータ線に接続され、第１及び第２電源端子間に設けられた第４インバータと、
前記第３インバータと第２電源端子との間に設けられ、前記制御回路から出力される制御信号に基づいて導通状態が制御される第１駆動用トランジスタと、
前記第４インバータと第２電源端子との間に設けられ、前記制御信号に基づいて導通状態が制御される第２駆動用トランジスタと、
前記第１駆動用トランジスタと並列に設けられ、センスアンプ活性化信号に基づいて導通状態が制御される第３駆動用トランジスタと、
前記第２駆動用トランジスタと並列に設けられ、センスアンプ活性化信号に基づいて導通状態が制御される第４駆動用トランジスタと、を備えた請求項１〜９のいずれか一項に記載の半導体記憶装置。
【請求項１４】
前記第１及び前記第２駆動用トランジスタ間に設けられた抵抗素子をさらに備えた請求項１３に記載の半導体記憶装置。
【請求項１５】
前記抵抗素子は、ＭＯＳトランジスタであることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
前記抵抗素子は、ポリシリコン抵抗であることを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１７】
行列状に配置された複数のメモリセルと、
前記メモリセルの行毎に対応して配線された複数のワード線と、
前記メモリセルの列毎に対応して配線された複数のビット線対と、
前記複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続するカラムセレクタと、
前記データ線対をプリチャージするプリチャージ回路と、
前記データ線対の電位差を増幅するセンスアンプと、
前記センスアンプを駆動する電流を制御する制御回路と、を備えた半導体記憶装置の制御方法であって、
前記プリチャージ回路により前記データ線対を所定電位にプリチャージし、
前記センスアンプによりプリチャージ後の前記データ線対の電位差の増幅を開始し、
前記データ線対の電位差が前記センスアンプによって増幅され始めてから所定期間経過後の当該データ線対の電位を前記制御回路により検出し、
前記制御回路によって検出された前記所定期間経過後の前記データ線対の電位に基づいて前記センスアンプを駆動する電流を制御する、半導体記憶装置の制御方法。
【請求項１８】
前記所定期間経過後の前記データ線対の電位には、前記センスアンプの増幅動作により過渡的に変化している当該データ線対の電位が含まれることを特徴とする請求項１７に記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
ＣＭＯＳプロセスの微細化に伴ってトランジスタの特性ばらつきが増大している。特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、メモリセルに微細なトランジスタが用いられているため、ばらつきの影響が顕著である。メモリセルを構成するトランジスタの特性ばらつきが増大すると、ＳＲＡＭの歩留まりが低下するとともに、ＳＲＡＭの動作速度の低下を招く。
【０００３】
この問題を解決するために、ＳＲＡＭの構成要素であるセンスアンプのオフセット電圧を低減することが有効である。オフセット電圧を低減することにより、ＳＲＡＭの動作速度を遅延させる主な要因であるビット線遅延を低減できるからである。なお、ビット線遅延とは、データ読み出し対象のメモリセルからデータを読み出す場合において、ワード線の電位を活性化してからビット線対の電位差がセンスアンプのオフセット電圧を上回るまでに要する時間のことである。
【０００４】
センスアンプのオフセット電圧を低減する技術が特許文献１に開示されている。特許文献１に開示されたセンスアンプは、図１２に示すように、第１入力信号電圧ＢＴと第２入力信号電圧ＢＢとの差に応じて増幅信号を生成する差動増幅回路２００と、差動増幅回路２００に接続され、増幅信号を受ける出力回路２０１と、差動増幅回路２００に接続される負荷２０２と、を備える。
【０００５】
差動増幅回路２００は、増幅信号を出力回路２０１に供給する第１出力ノードＮ１０と、第１出力ノードＮ１０と対称な位置に設けられ、負荷２０２に接続される第２出力ノードＮ２０と、を有する。出力回路２０１は、増幅信号に基づいて生成される出力信号を出力する出力端を有する。
【０００６】
また、負荷２０２は、出力端のオフセット電圧を第１電圧にする第１容量値と、オフセット電圧を第２電圧にする第２容量値と、を切り替え可能に構成される。それにより、オフセット調整信号ＡｄｊがＤｉｓａｂｌｅの場合に、システマティックオフセット（センタ値）が０ｍＶよりもマイナス側にずれ、オフセット調整信号ＡｄｊがＥｎａｂｌｅの場合に、システマティックオフセットが０ｍＶよりもプラス側にずれる。
【０００７】
ランダムバラツキによりオフセット電圧がシステマティックオフセットよりもマイナス側にできたセンスアンプでは、オフセット調整信号ＡｄｊをＥｎａｂｌｅにすることにより、当該オフセット電圧がプラス側に引き戻される。それにより、オフセット電圧のバラツキの範囲が縮小される。個々のセンスアンプに対しても同様の処理を施すことにより、図１３に示すように、オフセット電圧のバラツキの分布の幅が縮小される。
【０００８】
上記したように、特許文献１に開示された技術では、オフセット調整信号ＡｄｊがＤｉｓａｂｌｅの場合に、システマティックオフセットが０ｍＶよりもマイナス側になるように予め調整される。例えば、オフセット調整信号ＡｄｊがＤｉｓａｂｌｅの場合に、システマティックオフセットが０ｍＶよりも３０ｍＶ分マイナス側になるように予め調整される。そのため、調整前にオフセット電圧が小さかったセンスアンプのオフセット電圧も３０ｍＶ分マイナス側にシフトするように調整される。つまり、特許文献１に開示された技術では、オフセット電圧の小さいセンスアンプのオフセット電圧が大きくなってしまうという問題があった。
【０００９】
この問題に対する解決策が特許文献２に開示されている。特許文献２に開示された半導体集積回路装置は、図１４及び図１５に示すように、２つのビット線ＢＬ，ＢＬＢと、入力ノードＩＮ１，ＩＮ２と、ビット線ＢＬ，ＢＬＢまたは入力ノードＩＮ１，ＩＮ２に入力される入力信号の差に応じた増幅信号を伝達するセンスノードＳ，ＳＢと、増幅信号を出力する出力ノードＯＵＴＢと、センスノードＳ，ＳＢに流れる電流量を調節する電流調節ゲートＴＧ１，ＴＧ２と、電流調節ゲートを制御するラッチ回路ＬＣ１，ＬＣ２と、電源電圧Ｖｄｄ及び比較電圧（Ｖｄｄ−Ｖｏｆｆ）を伝達する信号線ＳＬ１、ＳＬ２と、入力ノードＩＮ１，ＩＮ２と信号線ＳＬ１，ＳＬ２との間に設けられたスイッチング素子ＳＷ１、ＳＷ２とを備える。
【００１０】
そして、電源電圧Ｖｄｄ及び比較電圧（Ｖｄｄ−Ｖｏｆｆ）を入力ノードＩＮ１，ＩＮ２へ印加したときに増幅信号が閾値電圧Ｖｏｆｆに応じた信号の反転信号である場合に、ラッチ回路が電流調節ゲートを切り替える。それにより、図１６に示すようにオフセット電圧の分布が改善される。
【００１１】
特許文献２に開示された技術では、特許文献１の場合と異なり、オフセット電圧が閾値電圧Ｖｏｆｆ以上であるセンスアンプＳＡのみが選択的にトリミングされる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−７３２４９号公報
【特許文献２】特開２００７−２８０５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献２に開示された技術では、通常の電源電圧Ｖｄｄに加え、電源電圧Ｖｄｄから電圧Ｖｏｆｆだけ降下させた追加の電源電圧（Ｖｄｄ−Ｖｏｆｆ）が必要となる。そのため、追加の電源端子を設ける必要が生じ、設計制約を満たす設計が困難になるという問題があった。
【００１４】
このように、関連する技術では、センスアンプのオフセット電圧を低減しようとした場合、設計制約を満たす設計が困難になるという問題があった。
【課題を解決するための手段】
【００１５】
本発明にかかる半導体記憶装置は、行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線対と、前記複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続するカラムセレクタと、前記データ線対をプリチャージするプリチャージ回路と、前記データ線対の電位差を増幅するセンスアンプと、プリチャージ後の前記データ線対の電位差が前記センスアンプによって増幅され始めてから所定期間経過後の当該データ線対の電位に基づいて、当該センスアンプを駆動する電流を制御する制御回路と、を備える。
【００１６】
本発明にかかる半導体記憶装置の制御方法は、行列状に配置された複数のメモリセルと、前記メモリセルの行毎に対応して配線された複数のワード線と、前記メモリセルの列毎に対応して配線された複数のビット線対と、前記複数のビット線対のいずれかをカラム選択信号に基づいて選択しデータ線対に接続するカラムセレクタと、前記データ線対をプリチャージするプリチャージ回路と、前記データ線対の電位差を増幅するセンスアンプと、前記センスアンプを駆動する電流を制御する制御回路と、を備えた半導体記憶装置の制御方法であって、前記プリチャージ回路により前記データ線対を所定電位にプリチャージし、前記センスアンプによりプリチャージ後の前記データ線対の電位差の増幅を開始し、前記データ線対の電位差が前記センスアンプによって増幅され始めてから所定期間経過後の当該データ線対の電位を前記制御回路により検出し、前記制御回路によって検出された前記所定期間経過後の前記データ線対の電位に基づいて前記センスアンプを駆動する電流を制御する。
【００１７】
上述のような回路構成により、設計制約を満たす設計を困難にさせることなく、オフセット電圧を抑制することができる。
【発明の効果】
【００１８】
本発明により、設計制約を満たす設計を困難にさせることなく、オフセット電圧を抑制することが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１にかかる半導体記憶装置を示すブロック図である。
【図２】本発明の実施の形態１にかかるセンスアンプ回路及びプリチャージ回路の具体的構成例を示す図である。
【図３】本発明の実施の形態１にかかる制御回路を示すブロック図である。
【図４】本発明の実施の形態１にかかる制御回路の具体的構成例を示す図である。
【図５】本発明の実施の形態１にかかる制御回路の具体的構成例を示す図である。
【図６】本発明の実施の形態１にかかる半導体記憶装置の動作を示すタイミングチャートである。
【図７Ａ】本発明を適用する前のオフセット電圧の分布を示す図である。
【図７Ｂ】本発明を適用した後のオフセット電圧の分布を示す図である。
【図８】本発明の実施の形態２にかかるセンスアンプ回路及びプリチャージ回路の具体的構成例を示す図である。
【図９】本発明の実施の形態２にかかる半導体記憶装置を示すブロックである。
【図１０】本発明の実施の形態３にかかるセンスアンプ回路及びプリチャージ回路の具体的構成例を示す図である。
【図１１】本発明の実施の形態４にかかるセンスアンプ回路及びプリチャージ回路の具体的構成例を示す図である。
【図１２】特許文献１に開示されたセンスアンプを示す図である。
【図１３】特許文献１における補正前後のオフセット電圧の分布を示す図である。
【図１４】特許文献２に開示された半導体集積回路装置を示す図である。
【図１５】特許文献２に開示された半導体集積回路装置を示す図である。
【図１６】特許文献２における補正前後のオフセット電圧の分布を示す図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２１】
実施の形態１
図１は、本発明の実施の形態１にかかる半導体記憶装置１を示すブロック図である。本実施の形態にかかる半導体記憶装置１は、設計制約を満たす設計を困難にさせることなく、センスアンプのオフセット電圧を低減できることを特徴とする。なお、以下の説明では、半導体記憶装置１がＳＲＡＭである場合を例に説明する。
【００２２】
図１に示すように、半導体記憶装置１は、メモリセルアレイ１１と、プリチャージ回路１２＿０〜１２＿ｎ−１（ｎは自然数）と、カラムセレクタ１３と、プリチャージ回路１４と、センスアンプ回路（センスアンプ）１５と、制御回路１６と、を備える。
【００２３】
メモリセルアレイ１１は、行列状に配置されたｍ×ｎ（ｍは自然数）個のメモリセルによって構成される。０行目に配置されたメモリセル群は、ワード線ＷＬ０に接続される。同様にして、１〜ｍ−１行目に配置されたメモリセル群は、それぞれワード線ＷＬ１〜ＷＬｍ−１に接続される。また、０列目に配置されたメモリセル群は、ビット線対ＢＬＴ０，ＢＬＢ０に接続される。同様にして、１〜ｎ−１列目に配置されたメモリセル群は、それぞれビット線対ＢＬＴ１，ＢＬＢ１〜ＢＬＴｎ−１，ＢＬＢｎ−１に接続される。
【００２４】
プリチャージ回路１２＿０〜１２＿ｎ−１は、それぞれビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１に接続される。プリチャージ回路１２＿０〜１２＿ｎ−１は、プリチャージ信号ＰＣに応じてそれぞれビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１を所定の電位にプリチャージする。例えば、プリチャージ回路１２＿０〜１２＿ｎ−１は、プリチャージ信号ＰＣがＬレベル（接地電圧ＶＳＳの電圧レベル）の場合に、それぞれビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１をＨレベル（電源電圧ＶＤＤの電圧レベル）にプリチャージする。
【００２５】
カラムセレクタ１３は、ビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１と接続されている。カラムセレクタ１３は、ｎビットのカラム選択信号ＹＳ[ｎ−１：０]に基づいて、ビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１のうち何れか一対を選択し、選択したビット線対とデータ線対ＤＬＴ，ＤＬＢとを導通させる。
【００２６】
センスアンプ回路１５は、センスアンプ活性化信号ＳＡＥ０に応じて活性化されるか否かが制御される。そして、センスアンプ回路１５は、活性化されている場合、データ線対ＤＬＴ，ＤＬＢの電位差を増幅する。センスアンプ回路１５には、例えば、ラッチ型のセンスアンプ回路が用いられる。
【００２７】
プリチャージ回路１４は、データ線対ＤＬＴ，ＤＬＢに接続される。プリチャージ回路１４は、プリチャージ信号ＳＰＣに応じてデータ線対ＤＬＴ，ＤＬＢを所定の電位にプリチャージする。換言すると、プリチャージ回路１４は、プリチャージ信号ＳＰＣに応じてセンスアンプ回路１５の入力端子ＩＮ，ＩＮＢを所定の電位にプリチャージする。例えば、プリチャージ回路１４は、プリチャージ信号ＳＰＣがＬレベルの場合にデータ線対ＤＬＴ，ＤＬＢをＨレベルにプリチャージする。
【００２８】
制御回路１６は、データ線対ＤＬＴ，ＤＬＢの電位に応じた出力データＤＯを出力する。さらに、制御回路１６は、プリチャージ後のデータ線対ＤＬＴ，ＤＬＢの電位差がセンスアンプ回路１５によって増幅され始めてから所定期間経過後のデータ線対ＤＬＴ，ＤＬＢの電位を検出し、その検出結果に応じた制御信号ＳＡＥ１，ＳＡＥ２を出力する。この所定期間経過後のデータ線対ＤＬＴ，ＤＬＢの電位には、センスアンプ回路１５の増幅動作により過渡的に変化しているデータ線対ＤＬＴ，ＤＬＢの電位が含まれる。なお、制御回路１６には、リセット信号ＲＳＢ、検出結果保持信号（保持信号）ＬＥ及びセンスアンプ活性化信号ＳＡＥ０が入力される。制御回路１６の詳細については後述する。
【００２９】
図２は、プリチャージ回路１４及びセンスアンプ回路１５の具体的構成例を示す図である。
【００３０】
プリチャージ回路１４は、トランジスタＭＰ２１〜ＭＰ２３を有する。本実施の形態では、トランジスタＭＰ２１〜ＭＰ２３がＰチャネルＭＯＳトランジスタである場合を例に説明する。
【００３１】
トランジスタＭＰ２１〜ＭＰ２３の各ゲートにはプリチャージ信号ＳＰＣが印加される。トランジスタＭＰ２１は、電源電圧ＶＤＤの供給される高電位側電源端子（第１電源端子。以下、ＶＤＤと称す）とデータ線ＤＬＴとの間に設けられる。トランジスタＭＰ２２は、高電位側電源端子ＶＤＤとデータ線ＤＬＢとの間に設けられる。トランジスタＭＰ２３は、データ線ＤＬＴとデータ線ＤＬＢとの間に設けられる。
【００３２】
プリチャージ信号ＳＰＣがＬレベルの場合、トランジスタＭＰ２１〜ＭＰ２３は何れもオンする。それにより、データ線対ＤＬＴ，ＤＬＢは何れもＨレベルにプリチャージされる。
【００３３】
センスアンプ回路１５は、トランジスタＭＰ２４，ＭＰ２５と、トランジスタＭＮ２１と、トランジスタＭＮ２２と、トランジスタ（第１駆動用トランジスタ）ＭＮ２３と、トランジスタ（第２駆動用トランジスタ）ＭＮ２４と、トランジスタ（第３駆動用トランジスタ）ＭＮ２５と、トランジスタ（第４駆動用トランジスタ）ＭＮ２６と、を備える。本実施の形態では、トランジスタＭＰ２４，ＭＰ２５がＰチャネルＭＯＳトランジスタであって、トランジスタＭＮ２１〜ＭＮ２６がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００３４】
トランジスタＭＰ２４では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続される。トランジスタＭＰ２５では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続される。ノードＮ１は、さらにデータ線ＤＬＴに接続される。ノードＮ２は、さらにデータ線ＤＬＢに接続される。
【００３５】
トランジスタＭＮ２１では、ソースがノードＮ３に接続され、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続される。トランジスタＭＮ２２では、ソースがノードＮ４に接続され、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続される。
【００３６】
つまり、トランジスタＭＰ２４，ＭＮ２１からなる第１のインバータと、トランジスタＭＰ２５，ＭＮ２２からなる第２のインバータと、を交差接続することにより、ラッチ回路が構成される。
【００３７】
トランジスタＭＮ２３では、ソースが接地電圧ＶＳＳの供給される低電位側電源端子（第２電源端子。以下、ＶＳＳと称す）に接続され、ドレインがノードＮ３に接続され、ゲートに制御回路１６から出力された制御信号ＳＡＥ１が印加される。トランジスタＭＮ２４では、ソースが低電位側電源端子ＶＳＳに接続され、ドレインがノードＮ４に接続され、ゲートに制御回路１６から出力された制御信号ＳＡＥ２が印加される。
【００３８】
トランジスタＭＮ２５では、ソースが低電位側電源端子ＶＳＳに接続され、ドレインがノードＮ３に接続され、ゲートにセンスアンプ活性化信号ＳＡＥ０が印加される。トランジスタＭＮ２６では、ソースが低電位側電源端子ＶＳＳに接続され、ドレインがノードＮ４に接続され、ゲートにセンスアンプ活性化信号ＳＡＥ０が印加される。
【００３９】
センスアンプ活性化信号ＳＡＥ０がＬレベルの場合、トランジスタＭＮ２５，ＭＮ２６はオフする。また、このときの制御信号ＳＡＥ１，ＳＡＥ２はＬレベルを示す（後述）。それにより、トランジスタＭＮ２１，ＭＮ２２の各ソースと低電位側電源端子ＶＳＳとは非導通状態となる。つまり、センスアンプ回路１５は非活性化される。
【００４０】
一方、センスアンプ活性化信号ＳＡＥ０がＨレベルの場合、トランジスタＭＮ２５，ＭＮ２６はオンする。それにより、トランジスタＭＮ２１，ＭＮ２２の各ソースと低電位側電源端子ＶＳＳとは導通する。つまり、センスアンプ回路１５は活性化される。このとき、センスアンプ回路１５は、ノードＮ１，Ｎ２、即ち、データ線対ＤＬＴ，ＤＬＢの電位差を増幅する。
【００４１】
さらに、センスアンプ活性化信号ＳＡＥ０がＨレベルの場合に制御信号ＳＡＥ１がＨレベルになると、トランジスタＭＮ２５に加えトランジスタＭＮ２３もオンする。そのため、トランジスタＭＮ２１のソース−ドレイン間に流れる電流（ドレイン電流）は、トランジスタＭＮ２５のみがオンしている場合よりも大きくなる。
【００４２】
同様に、センスアンプ活性化信号ＳＡＥ０がＨレベルの場合に制御信号ＳＡＥ２がＨレベルになると、トランジスタＭＮ２６に加えトランジスタＭＮ２４もオンする。そのため、トランジスタＭＮ２２のソース−ドレイン間に流れる電流（ドレイン電流）は、トランジスタＭＮ２６のみがオンしている場合よりも大きくなる。
【００４３】
図３は、制御回路１６を示すブロック図である。制御回路１６は、電位検出回路３１,３２と、検出結果保持回路（保持回路）３３，３４と、センスアンプ駆動回路（駆動回路）３５，３６と、出力回路３７と、を有する。
【００４４】
出力回路３７は、データ線対ＤＬＴ，ＤＬＢの電位に応じた論理値の出力データＤＯを出力する。例えば、データ線ＤＬＴの電位がデータ線ＤＬＢの電位よりも高い場合、出力回路３７はＨレベルの出力データＤＯを出力する。一方、データ線ＤＬＴの電位がデータ線ＤＬＢの電位よりも低い場合、出力回路３７はＬレベルの出力データＤＯを出力する。なお、出力回路３７は、データ線対ＤＬＴ，ＤＬＢの電位に代えて、電位検出回路３１，３２の各出力結果（検出結果）に応じた出力データＤＯを出力する構成としても良い。
【００４５】
電位検出回路３１，３２は、それぞれデータ線対ＤＬＴ，ＤＬＢの電位が所定値以上であるか否かを検出し、その検出結果を出力する。検出結果保持回路３３，３４は、検出結果保持信号ＬＥの立ち下がりに同期して、それぞれ電位検出回路３１，３２からの検出結果を保持する。
【００４６】
センスアンプ駆動回路３５，３６は、センスアンプ活性化信号ＳＡＥ０に応じて活性化されるか否かが制御される。そして、センスアンプ駆動回路３５，３６は、活性化されている場合、それぞれ検出結果保持回路３３，３４に保持されている検出結果に応じた制御信号ＳＡＥ１，ＳＡＥ２を出力する。
【００４７】
図４は、制御回路１６の具体的構成例を示す図である。図４に示すように、電位検出回路３１は、インバータ（第１インバータ）４１を有する。電位検出回路３２は、インバータ（第１インバータ）４２を有する。検出結果保持回路３３は、否定論理積回路（第１ＮＡＮＤ回路。以下、ＮＡＮＤと称す）４３と、ＮＡＮＤ（第２ＮＡＮＤ回路）４４と、ＮＡＮＤ（第３ＮＡＮＤ回路）４５と、を有する。検出結果保持回路３４は、ＮＡＮＤ（第１ＮＡＮＤ回路）４６と、ＮＡＮＤ（第２ＮＡＮＤ回路）４７と、ＮＡＮＤ（第３ＮＡＮＤ回路）４８と、を有する。センスアンプ駆動回路３５は、インバータ４９,５１と、ＮＡＮＤ５０と、を有する。センスアンプ駆動回路３６は、インバータ５２，５４と、ＮＡＮＤ５３と、を有する。出力回路３７は、ＮＡＮＤ５５と、インバータ５６と、を有する。
【００４８】
電位検出回路３１において、インバータ４１は、データ線ＤＬＴの電位が論理閾値電圧ＶＴ以上の場合に、Ｌレベルの検出結果を出力し、データ線ＤＬＴの電位が論理閾値電圧ＶＴ未満の場合に、Ｈレベルの検出結果を出力する。なお、インバータ４１の論理閾値電圧ＶＴは、適宜変更可能であるが、電源電圧ＶＤＤと接地電圧ＶＳＳとの中間値（ＶＤＤ＋ＶＳＳ）／２以下が望ましい。より具体的には、電圧値０．４×（ＶＤＤ＋ＶＳＳ）程度が望ましい。
【００４９】
電位検出回路３２において、インバータ４２は、データ線ＤＬＢの電位が論理閾値電圧ＶＴ以上の場合に、Ｌレベルの検出結果を出力し、データ線ＤＬＢの電位が論理閾値電圧ＶＴ未満の場合に、Ｈレベルの検出結果を出力する。なお、インバータ４２の論理閾値電圧ＶＴは、適宜変更可能であるが、電源電圧ＶＤＤと接地電圧ＶＳＳとの中間値（ＶＤＤ＋ＶＳＳ）／２以下が望ましい。より具体的には、電圧値０．４×（ＶＤＤ＋ＶＳＳ）程度が望ましい。
【００５０】
検出結果保持回路３３において、ＮＡＮＤ４３は、インバータ４１からの検出結果と検出結果保持信号ＬＥとの否定論理積を出力する。ＮＡＮＤ４４は、ＮＡＮＤ４５の出力信号とリセット信号ＲＳＢとの否定論理積を出力する。ＮＡＮＤ４５は、ＮＡＮＤ４３の出力信号とＮＡＮＤ４４の出力信号との否定論理積を出力する。このように、ＮＡＮＤ４４，４５を交差接続することにより、ラッチ回路が構成される。検出結果保持回路３３は、ＮＡＮＤ４５の出力信号をセンスアンプ駆動回路３５に対して出力する。
【００５１】
このような回路構成により、検出結果保持回路３３は、検出結果保持信号ＬＥ及びリセット信号ＲＳＢが共にＬレベルの場合にＬレベルの信号を出力する。また、検出結果保持回路３３は、リセット信号ＲＳＢがＨレベルの場合において、検出結果保持信号ＬＥがＨレベルの期間に電位検出回路３１の検出結果を取り込み、検出結果保持信号ＬＥの立下り後も検出結果を保持するとともに、出力する。
【００５２】
検出結果保持回路３４において、ＮＡＮＤ４６は、インバータ４２からの検出結果と検出結果保持信号ＬＥとの否定論理積を出力する。ＮＡＮＤ４７は、ＮＡＮＤ４８の出力信号とリセット信号ＲＳＢとの否定論理積を出力する。ＮＡＮＤ４８は、ＮＡＮＤ４６の出力信号とＮＡＮＤ４７の出力信号との否定論理積を出力する。このように、ＮＡＮＤ４７，４８を交差接続することにより、ラッチ回路が構成される。検出結果保持回路３４は、ＮＡＮＤ４８の出力信号をセンスアンプ駆動回路３６に対して出力する。
【００５３】
このような回路構成により、検出結果保持回路３４は、検出結果保持信号ＬＥ及びリセット信号ＲＳＢが共にＬレベルの場合にＬレベルの信号を出力する。また、検出結果保持回路３４は、リセット信号ＲＳＢがＨレベルの場合において、検出結果保持信号ＬＥがＨレベルの期間に電位検出回路３２の検出結果を取り込み、検出結果保持信号ＬＥの立下り後も検出結果を保持するとともに、出力する。
【００５４】
センスアンプ駆動回路３５において、インバータ４９は、ＮＡＮＤ４５の出力信号を論理反転させて出力する。ＮＡＮＤ５０は、インバータ４９の出力信号とセンスアンプ活性化信号ＳＡＥ０との否定論理積を出力する。インバータ５１は、ＮＡＮＤ５０の出力信号を論理反転させて、制御信号ＳＡＥ１として出力する。したがって、センスアンプ駆動回路３５は、センスアンプ活性化信号ＳＡＥ０がＬレベルの場合、常にＬレベルの制御信号ＳＡＥ１を出力し、センスアンプ活性化信号ＳＡＥ０がＨレベルの場合、検出結果保持回路３３の出力信号を論理反転させて出力する。
【００５５】
センスアンプ駆動回路３６において、インバータ５２は、ＮＡＮＤ４８の出力信号を論理反転させて出力する。ＮＡＮＤ５３は、インバータ５２の出力信号とセンスアンプ活性化信号ＳＡＥ０との否定論理積を出力する。インバータ５４は、ＮＡＮＤ５３の出力信号を論理反転させて、制御信号ＳＡＥ２として出力する。したがって、センスアンプ駆動回路３６は、センスアンプ活性化信号ＳＡＥ０がＬレベルの場合、常にＬレベルの制御信号ＳＡＥ２を出力し、センスアンプ活性化信号ＳＡＥ０がＨレベルの場合、検出結果保持回路３４の出力信号を論理反転させて出力する。
【００５６】
図５は、制御回路１６の他の具体的構成例を制御回路１６ａとして示す図である。図５に示すように、検出結果保持回路３３に代わる検出結果保持回路３３ａは、トライステートインバータ５７と、インバータ５８と、ＰチャネルＭＯＳトランジスタ（第１トランジスタ）５９と、ＮチャネルＭＯＳトランジスタ（第２トランジスタ）６０と、インバータ（第２インバータ）６１と、を有する。検出結果保持回路３４に代わる検出結果保持回路３４ａは、トライステートインバータ６２、インバータ６３と、ＰチャネルＭＯＳトランジスタ（第１トランジスタ）６４と、ＮチャネルＭＯＳトランジスタ（第２トランジスタ）６５と、インバータ（第２インバータ）６６と、を有する。
【００５７】
検出結果保持回路３３ａにおいて、トライステートインバータ５７は、検出結果保持信号ＬＥに基づいて出力状態が制御される。具体的には、トライステートインバータ５７は、検出結果保持信号ＬＥがＬレベルの場合、出力をハイインピーダンス状態（ＨｉＺ）にし、検出結果保持信号ＬＥがＨレベルの場合、インバータ４１からの検出結果を論理反転して出力する。インバータ６１はトライステートインバータ５７の出力端子の電圧レベルを論理反転してセンスアンプ駆動回路３５に対して出力する。
【００５８】
トランジスタ６０では、ソース及びドレインが低電位側電源端子ＶＳＳに接続され、ゲートがトライステートインバータ５７とインバータ６１との間のノードに接続される。したがって、検出結果保持信号ＬＥがＨレベルの場合にトライステートインバータ５７から出力された信号は、トランジスタ６０のゲート容量によって保持される。なお、トランジスタ６０に代えて、電荷を蓄積可能な他の容量素子を用いることも可能である。
【００５９】
トランジスタ５９では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがトライステートインバータ５７とインバータ６１との間のノードに接続され、ゲートにリセット信号ＲＳＢが印加される。ここで、リセット信号ＲＳＢがＬレベルの場合、トランジスタ５９がオンするため、インバータ６１はＬレベルの信号を出力する。つまり、検出結果保持回路３３ａは、Ｌレベルのリセット信号ＲＳＢにより初期化される。
【００６０】
このような回路構成により、検出結果保持回路３３ａは、検出結果保持信号ＬＥ及びリセット信号ＲＳＢが共にＬレベルの場合にＬレベルの信号を出力する。また、検出結果保持回路３３ａは、リセット信号ＲＳＢがＨレベルの場合において、検出結果保持信号ＬＥがＨレベルの期間に電位検出回路３１の検出結果を取り込み、検出結果保持信号ＬＥの立下り後も検出結果を保持するとともに、出力する。
【００６１】
検出結果保持回路３４ａにおいて、トライステートインバータ６２は、検出結果保持信号ＬＥに基づいて出力状態が制御される。具体的には、トライステートインバータ６２は、検出結果保持信号ＬＥがＬレベルの場合、出力をハイインピーダンス状態（ＨｉＺ）にし、検出結果保持信号ＬＥがＨレベルの場合、インバータ４２からの検出結果を論理反転して出力する。インバータ６６はトライステートインバータ６２の出力端子の電圧レベルを論理反転してセンスアンプ駆動回路３５に対して出力する。
【００６２】
トランジスタ６５では、ソース及びドレインが低電位側電源端子ＶＳＳに接続され、ゲートがトライステートインバータ６２とインバータ６６との間のノードに接続される。したがって、検出結果保持信号ＬＥがＨレベルの場合にトライステートインバータ６２から出力された信号は、トランジスタ６５のゲート容量によって保持される。なお、トランジスタ６５に代えて、電荷を蓄積可能な他の容量素子を用いることも可能である。
【００６３】
トランジスタ６４では、ソースが高電位側電源端子ＶＤＤに接続され、ドレインがトライステートインバータ６２とインバータ６６との間のノードに接続され、ゲートにリセット信号ＲＳＢが印加される。ここで、リセット信号ＲＳＢがＬレベルの場合、トランジスタ６４がオンするため、インバータ６６は、Ｌレベルの信号を出力する。つまり、検出結果保持回路３４ａは、Ｌレベルのリセット信号ＲＳＢにより初期化される。
【００６４】
このような回路構成により、検出結果保持回路３４ａは、検出結果保持信号ＬＥ及びリセット信号ＲＳＢが共にＬレベルの場合にＬレベルの信号を出力する。また、検出結果保持回路３４ａは、リセット信号ＲＳＢがＨレベルの場合において、検出結果保持信号ＬＥがＨレベルの期間に電位検出回路３２の検出結果を取り込み、検出結果保持信号ＬＥの立下り後も検出結果を保持するとともに、出力する。
【００６５】
電位検出回路３１，３２、センスアンプ駆動回路３５，３６及び出力回路３７については、図４に示す制御回路１６と同様の回路構成であるため、その説明を省略する。
【００６６】
図５に示す制御回路１６ａは、図４に示す制御回路１６よりも少ないトランジスタ数で構成される。さらに、制御回路１６ａに設けられたトランジスタ６０，６５のゲート容量はデータ読み出しサイクルで充電されるため、当該トランジスタ６０，６５のゲートサイズは小さくてよい。このことから、半導体記憶装置１は、図４に示す制御回路１６よりも図５に示す制御回路１６ａを備えたほうが、回路規模の増大を抑制することができる。
【００６７】
（タイミングチャート）
次に、本実施の形態にかかる半導体記憶装置１の動作について、図６を用いて説明する。図６は、本実施の形態にかかる半導体記憶装置１の動作を示すタイミングチャートである。
【００６８】
半導体記憶装置１のデータ読み出し動作は、「重み付け設定」及び「データ読み出し」の順に行われる。なお、「重み付け設定」とは、センスアンプ回路１５を駆動する電流をオフセット電圧の大きさに基づいて決定する動作のことである。「データ読み出し」とは、データ読み出し対象として選択されたメモリセルに記憶されたデータを読み出す動作のことである。ここでは、ワード線ＷＬ０及びビット線対ＢＬＴ０，ＢＬＢ０に接続されているメモリセルに記憶されたデータが読み出される場合を例に説明する。
【００６９】
最初に「重み付け設定」の動作について説明する。まず、プリチャージ信号ＰＣはＬレベルを示す（時刻ｔ０）。したがって、ビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１は、プリチャージ回路１２＿０〜１２＿ｎ−１によってＨレベル（電源電圧ＶＤＤの電圧レベル）にプリチャージされる。このとき、ワード線ＷＬ０〜ＷＬｍ−１は何れもＬレベルを示しており、データ読み出し対象となるメモリセルは選択されていない。
【００７０】
また、カラム選択信号ＹＳ［ｎ−１：０］は何れもＬレベルを示す（時刻ｔ０）。そのため、カラムセレクタ１３は、何れのビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１も選択していない。つまり、ビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１と、データ線対ＤＬＴ，ＤＬＢと、は非導通の状態となっている。
【００７１】
また、プリチャージ信号ＳＰＣはＬレベルを示す（時刻ｔ０）。したがって、データ線対ＤＬＴ，ＤＬＢは、プリチャージ回路１４によってＨレベルにプリチャージされる。このとき、センスアンプ活性化信号ＳＡＥ０がＬレベルであるため、制御回路１６は何れもＬレベルの制御信号ＳＡＥ１，ＳＡＥ２を出力する。このように、センスアンプ活性化信号ＳＡＥ０及び制御信号ＳＡＥ１，ＳＡＥ２が何れもＬレベルであるため、センスアンプ回路１５はデータ線対ＤＬＴ，ＤＬＢの電位差の増幅を行わない。そのほか、リセット信号ＲＳＢがＬレベル、検出結果保持信号ＬＥがＬレベルを示している。
【００７２】
次に、プリチャージ信号ＰＣがＬレベルからＨレベルに切り替わり、ワード線ＷＬ０がＬレベルからＨレベルに切り替わると（時刻ｔ１）、選択されたメモリセルに記憶されたデータに応じてビット線ＢＬＴ０とビット線ＢＬＢ０との間に電位差が生じ始める。
【００７３】
また、プリチャージ信号ＳＰＣ、リセット信号ＲＳＢ、センスアンプ活性化信号ＳＡＥ０及び検出結果保持信号ＬＥもＬレベルからＨレベルに切り替わる（時刻ｔ１）。それにより、センスアンプ回路１５は、活性化され、データ線対ＤＬＴ，ＤＬＢ間の電位差の増幅を開始する。ただし、カラム選択信号ＹＳ［ｎ−１：０］はＬレベルのままであるため、ビット線対ＢＬＴ０，ＢＬＢ０〜ＢＬＴｎ−１，ＢＬＢｎ−１と、データ線対ＤＬＴ，ＤＬＢと、は非導通の状態のままである。
【００７４】
ここで、センスアンプ回路１５によるデータ線対ＤＬＴ，ＤＬＢ間の電位差の増幅速度は、オフセット電圧Ｖｏｓの大きさにより異なる。具体的には、オフセット電圧Ｖｏｓが大きいほど、データ線対ＤＬＴ，ＤＬＢ間の電位差の増幅速度は速くなり、オフセット電圧Ｖｏｓが小さいほど、データ線対ＤＬＴ，ＤＬＢ間の電位差の増幅速度は遅くなる。
【００７５】
検出結果保持信号ＬＥは、センスアンプ回路１５がプリチャージ後のデータ線対ＤＬＴ，ＤＬＢ間の電位差を増幅し始めると同時に立ち上がり（時刻ｔ１）、所定期間（Ｔｄｌｙ）経過後に立ち下がる（時刻ｔ２）。
【００７６】
制御回路１６は、検出結果保持信号ＬＥの立ち下がり時点（時刻ｔ２）のデータ線対ＤＬＴ，ＤＬＢの電位が論理閾値電圧ＶＴ以上であるか否かを検出し、その検出結果を保持する。そして、制御回路１６は、保持された検出結果に応じた制御信号ＳＡＥ１，ＳＡＥ２を出力する。
【００７７】
具体的には、制御回路１６は、検出結果保持信号ＬＥの立ち下がり時点のデータ線対ＤＬＴ，ＤＬＢの電位が論理閾値電圧ＶＴ以上である場合には、それぞれＨレベルの制御信号ＳＡＥ１，ＳＡＥ２を出力する。一方、制御回路１６は、検出結果保持信号ＬＥの立ち下がり時点のデータ線ＤＬＴ，ＤＬＢの電位が論理閾値電圧ＶＴより低い場合には、それぞれＬレベルの制御信号ＳＡＥ１，ＳＡＥ２を出力する。
【００７８】
例えば、オフセット電圧Ｖｏｓが許容範囲内である場合、即ち、オフセット電圧Ｖｏｓの絶対値が許容電圧Ｖ１より小さい場合（図６の｜Ｖｏｓ｜＜Ｖ１参照）、センスアンプ回路１５によるデータ線対ＤＬＴ，ＤＬＢ間の電位差の増幅速度は比較的遅い。そのため、検出結果保持信号ＬＥの立ち下がり時点（時刻ｔ２）のデータ線対ＤＬＴ，ＤＬＢの電位は何れも論理閾値電圧ＶＴ以上を示す。この場合、制御回路１６は、何れもＨレベルの制御信号ＳＡＥ１，ＳＡＥ２を出力する。
【００７９】
一方、オフセット電圧Ｖｏｓが許容範囲外である場合、即ち、オフセット電圧Ｖｏｓの絶対値が許容電圧Ｖ１以上である場合（図６の｜Ｖｏｓ｜≧Ｖ１参照）、センスアンプ回路１５によるデータ線対ＤＬＴ，ＤＬＢ間の電位差の増幅速度は比較的速い。そのため、検出結果保持信号ＬＥの立ち下がり時点（時刻ｔ２）では、データ線対ＤＬＴ，ＤＬＢの電位のうちいずれか一方が論理閾値電圧ＶＴより低くなる。この場合、制御回路１６は、制御信号ＳＡＥ１，ＳＡＥ２のうち、論理閾値電圧ＶＴより電位の低くなったデータ線に対応する制御信号をＬレベルにし、他方の制御信号をＨレベルにする。例えば、データ線対ＤＬＴ，ＤＬＢのうちデータ線ＤＬＴの電位のみが論理閾値電圧ＶＴより低くなった場合、制御回路１６は、Ｌレベルの制御信号ＳＡＥ１を出力し、Ｈレベルの制御信号ＳＡＥ２を出力する。
【００８０】
このようにして、制御信号ＳＡＥ１，ＳＡＥ２の電圧レベルが決定される。それにより、トランジスタＭＮ２３，ＭＮ２４のオンオフの状態が決定され、センスアンプ回路１５を駆動する電流が決定されることとなる。即ち、重み付け設定がなされる。
【００８１】
次に「データ読み出し」の動作について説明する。「重み付け設定」の動作が完了すると、まず、センスアンプ活性化信号ＳＡＥ０がＨレベルからＬレベルに切り替わる（時刻ｔ３）。それにより、センスアンプ回路１５は非活性化される。また、プリチャージ信号ＳＰＣがＨレベルからＬレベルに切り替わる（時刻ｔ３）。それにより、データ線対ＤＬＴ，ＤＬＢは、プリチャージ回路１４によってＨレベルにプリチャージされる。
【００８２】
データ線対ＤＬＴ，ＤＬＢがＨレベルにプリチャージされた後、カラム選択信号ＹＳ［０］がＬレベルからＨレベルに切り替わる（時刻ｔ４）。それにより、カラムセレクタ１３はビット線対ＢＬＴ０，ＢＬＢ０を選択し、ビット線対ＢＬＴ０，ＢＬＢ０とデータ線対ＤＬＴ，ＤＬＢとをそれぞれ導通させる。その後、プリチャージ信号ＳＰＣがＬレベルからＨレベルに切り替わる。それにより、ビット線対ＢＬＴ０，ＢＬＢ０の電位がそれぞれデータ線対ＤＬＴ，ＤＬＢに伝達される。その結果、データ線対ＤＬＴ，ＤＬＢはそれぞれビット線対ＢＬＴ０，ＢＬＢ０の電位を示す。
【００８３】
その後、センスアンプ活性化信号ＳＡＥ０がＬレベルからＨレベルに切り替わる（時刻ｔ５）。それにより、センスアンプ回路１５は活性化される。このとき、制御回路１６は、保持された検出結果に応じた制御信号ＳＡＥ１，ＳＡＥ２を出力する。
【００８４】
具体的には、オフセット電圧Ｖｏｓが許容範囲内である場合、制御回路１６は、何れもＨレベルの制御信号ＳＡＥ１，ＳＡＥ２を出力する。それにより、トランジスタＭＮ２３，ＭＮ２４は何れもオンする。この場合、トランジスタＭＮ２１のソースと低電位側電源端子ＶＳＳとの間の抵抗値と、トランジスタＭＮ２２のソースと低電位側電源端子ＶＳＳとの間の抵抗値と、は同等程度となり、オフセット電圧の補正は行われない。このように、オフセット電圧Ｖｏｓが許容範囲内である場合、オフセット電圧の補正は行われない。
【００８５】
一方、オフセット電圧Ｖｏｓが許容範囲外である場合、制御回路１６は、制御信号ＳＡＥ１，ＳＡＥ２のうち、一方の制御信号をＬレベルにし、他方の制御信号をＨレベルにする。それにより、トランジスタＭＮ２３，ＭＮ２４のいずれか一方がオフし、他方がオンする。
【００８６】
例えば、「重み付け設定」においてデータ線対ＤＬＴ，ＤＬＢのうちデータ線ＤＬＴの電位のみが論理閾値電圧ＶＴより低かった場合、制御回路１６は、Ｌレベルの制御信号ＳＡＥ１を出力し、Ｈレベルの制御信号ＳＡＥ２を出力する。それにより、トランジスタＭＮ２３がオフし、トランジスタＭＮ２４がオンする。この場合、トランジスタＭＮ２１のソースと低電位側電源端子ＶＳＳとの間の抵抗値は、トランジスタＭＮ２２のソースと低電位側電源端子ＶＳＳとの間の抵抗値よりも大きくなる。それにより、トランジスタＭＮ２１のソース−ドレイン間に流れる電流が減少するため、オフセット電圧の影響によるトランジスタＭＮ２２のソース−ドレイン間に流れる電流の減少は相殺される。その結果、実効的なオフセット電圧が抑制される。このように、オフセット電圧Ｖｏｓが許容範囲外である場合、オフセット電圧の補正が行われる。
【００８７】
センスアンプ回路１５は、上記のオフセット電圧の補正がなされた状態で、データ線対ＤＬＴ，ＤＬＢ間の電位差を増幅する。そして、制御回路１６は、データ線対ＤＬＴ，ＤＬＢの電位に応じた論理値の出力データＤＯを出力する。
【００８８】
図７Ａ及び図７Ｂは、それぞれ、本発明を適用する前のオフセット電圧の分布と、本発明を適用した後のオフセット電圧の分布と、を示す図である。オフセット電圧Ｖｏｓの絶対値が許容電圧Ｖ１以上である場合（図７Ａの斜線部分）、当該オフセット電圧Ｖｏｓは許容範囲内にまでシフトされる（図７Ｂの斜線部分）。図７Ｂの例では、オフセット電圧Ｖｏｓは電圧Ｖ２だけシフトされている。このように、本発明では、オフセット電圧の大きなセンスアンプ回路に対してのみオフセット電圧の補正が行われる。
【００８９】
なお、許容電圧Ｖ１は、所定期間Ｔｄｌｙと、インバータ４１，４２の論理閾値電圧ＶＴと、に基づいて決定される。例えば、所定期間Ｔｄｌｙが長いほど許容電圧Ｖ１の値は小さくなり、所定期間Ｔｄｌｙが短いほど許容電圧Ｖ１の値は大きくなる傾向にある。また、論理閾値電圧ＶＴが大きいほど許容電圧Ｖ１の値は小さくなり、論理閾値電圧ＶＴが小さいほど許容電圧Ｖ１の値は大きくなる傾向にある。論理閾値電圧ＶＴは、電源電圧ＶＤＤと接地電圧ＶＳＳとの中間値（ＶＤＤ＋ＶＳＳ）／２以下が望ましい。より具体的には、電圧値０．４×（ＶＤＤ＋ＶＳＳ）程度が望ましい。
【００９０】
また、オフセット電圧のシフト量（電圧Ｖ２）は、センスアンプ回路１５を構成するトランジスタＭＮ２３〜ＭＮ２６のトランジスタサイズによって決定される。
【００９１】
一般的に、ＳＲＡＭの動作速度は、ワーストケースのセンスアンプ回路のオフセット電圧と、ワーストケースの読出しセル電流と、の組み合わせにより決定される。したがって、オフセット電圧の大きいセンスアンプ回路に対してオフセット電圧の補正を行うことにより、ＳＲＡＭの動作速度を向上させることができる。
【００９２】
このように、本実施の形態にかかる半導体記憶装置１は、プリチャージ後のデータ線対ＤＬＴ，ＤＬＢ間の電位差がセンスアンプ回路１５によって増幅され始めてから所定期間Ｔｄｌｙ経過後の当該データ線対ＤＬＴ，ＤＬＢの電位に基づいて、当該センスアンプ回路を駆動する電流を制御する。それにより、本実施の形態にかかる半導体記憶装置１は、従来技術と異なり追加電源を用いる必要が無いため、設計制約を満たす設計を困難にさせることなくオフセット電圧を抑制することができる。
【００９３】
なお、特許文献１に開示された技術の場合、オフセット電圧の補正はデータ読み出しとセットで行われるのではなく、ＬＳＩ出荷前のテスト段階で行われるものと考えられる。この場合、一度オフセット電圧の補正が行われるとその後に補正できなくなるため、オフセット電圧が温度変化や経時変化した場合に対処できないという問題がある。一方、本願発明の場合、オフセット電圧の補正はデータ読み出しとセットで行われるため、このような問題は生じない。
【００９４】
また、特許文献２に開示された技術の場合、追加の電源端子を設ける代わりに、追加の電源電圧を生成する回路を内部に備えることも考えられる。しかし、この場合、回路規模が増大するという問題がある。特に、特許文献２では、通常の電源電圧Ｖｄｄと追加の電源電圧（Ｖｄｄ−Ｖｏｆｆ）との差が微差であり、高精度の追加の電源電圧を生成することが要求される。そのため、追加の電源電圧を生成する回路の回路規模は、高精度になるほど大きくなると考えられる。一方、本願発明の場合、追加の電源電圧を用いる必要が無いため、回路規模を増大させることなくオフセット電圧を抑制することができる。
【００９５】
実施の形態２
図８は、本発明の実施の形態２にかかる半導体記憶装置１ａの一部を示す図である。本実施の形態にかかる半導体記憶装置１ａは、実施の形態１にかかる半導体記憶装置１と比較して、センスアンプ回路１５に代えて、センスアンプ回路１５にトランジスタＭＮ９１を追加したセンスアンプ回路１５ａを備える。本実施の形態では、トランジスタＭＮ９１がＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００９６】
トランジスタＭＮ９１では、第１端子がノードＮ３に接続され、第２端子がノードＮ４に接続され、ゲート（制御端子）が高電位側電源端子ＶＤＤに接続される。つまり、トランジスタＭＮ９１は、ノードＮ３とノードＮ４との間に設けられた抵抗素子として機能している。半導体記憶装置１ａのその他の回路構成については、半導体記憶装置１と同様であるため、その説明を省略する。
【００９７】
実施の形態１では、トランジスタＭＮ２１のソースとトランジスタＭＮ２２のソースとが切り離されていた。一方、本実施の形態では、トランジスタＭＮ２１のソースとトランジスタＭＮ２２のソースとがトランジスタＭＮ９１を介して接続されている。それにより、センスアンプ回路１５ａの同相ノイズ耐性を向上させ、動作の安定性を向上させることができる。
【００９８】
本実施の形態では、抵抗素子としてトランジスタＭＮ９１が設けられた場合を例に説明しているが、これに限られない。抵抗素子としてポリシリコン抵抗等の他の素子を用いても良い。
【００９９】
実施の形態３
図９は、本発明の実施の形態３にかかる半導体記憶装置１ｂを示すブロック図である。本実施の形態にかかる半導体記憶装置１ｂは、実施の形態２にかかる半導体記憶装置１ａと比較して、センスアンプ回路１５ａに代えてセンスアンプ回路１５ｂを備える。
【０１００】
図１０は、センスアンプ回路１５ｂ及びプリチャージ回路１４の具体的構成例を示す図である。センスアンプ回路１５ｂは、トランジスタＭＮ２１〜ＭＮ２４と、トランジスタＭＰ２４，ＭＰ２５と、トランジスタＭＮ９１と、を備える。つまり、センスアンプ回路１５ｂは、図８に示すセンスアンプ回路１５ａと比較して、トランジスタＭＮ２５，ＭＮ２６を有さない。半導体記憶装置１ｂのその他の回路構成については、半導体記憶装置１ａと同様であるため、その説明を省略する。
【０１０１】
センスアンプ回路１５ｂは、制御信号ＳＡＥ１，ＳＡＥ２によって活性化されるか否かが制御される。
【０１０２】
具体的には、センスアンプ活性化信号ＳＡＥ０がＬレベルの場合、制御回路１６は何れもＬレベルの制御信号ＳＡＥ１，ＳＡＥ２を出力する。それにより、トランジスタＭＮ２３，ＭＮ２４がオフするため、トランジスタＭＮ２１，ＭＮ２２の各ソースと低電位側電源端子ＶＳＳとは非導通の状態となる。つまり、センスアンプ回路１５は非活性化される。一方、センスアンプ活性化信号ＳＡＥ０がＨレベルの場合、制御回路１６は制御信号ＳＡＥ１，ＳＡＥ２のうち少なくとも一方をＨレベルにする。それにより、トランジスタＭＮ２１，ＭＮ２２の各ソースと低電位側電源端子ＶＳＳとは導通する。つまり、センスアンプ回路１５は活性化される。
【０１０３】
「データ読み出し」の動作において、オフセット電圧Ｖｏｓが許容範囲内である場合、即ち、オフセット電圧Ｖｏｓの絶対値が許容電圧Ｖ１より小さい場合、制御回路１６は、何れもＨレベルの制御信号ＳＡＥ１，ＳＡＥ２を出力する。それにより、トランジスタＭＮ２３，ＭＮ２４は何れもオンする。この場合、トランジスタＭＮ２１のソースと低電位側電源端子ＶＳＳとの間の抵抗値と、トランジスタＭＮ２２のソースと低電位側電源端子ＶＳＳとの間の抵抗値と、は同等程度となり、オフセット電圧の補正は行われない。このように、オフセット電圧Ｖｏｓが許容範囲内である場合、オフセット電圧の補正は行われない。
【０１０４】
一方、オフセット電圧Ｖｏｓが許容範囲外である場合、即ち、オフセット電圧Ｖｏｓの絶対値が許容電圧Ｖ１以上である場合、制御回路１６は、制御信号ＳＡＥ１，ＳＡＥ２のうち、一方の制御信号をＬレベルにし、他方の制御信号をＨレベルにする。それにより、トランジスタＭＮ２３，ＭＮ２４のいずれか一方がオフし、他方がオンする。例えば、「重み付け設定」においてデータ線対ＤＬＴ，ＤＬＢのうちデータ線ＤＬＴの電位のみが論理閾値電圧ＶＴより低かった場合、制御回路１６は、Ｌレベルの制御信号ＳＡＥ１を出力し、Ｈレベルの制御信号ＳＡＥ２を出力する。それにより、トランジスタＭＮ２３がオフし、トランジスタＭＮ２４がオンする。
【０１０５】
この場合、トランジスタＭＮ２１のソースと低電位側電源端子ＶＳＳとの間の抵抗値は、主としてトランジスタＭＮ９１及びトランジスタＭＮ２４のオン抵抗の和である。一方、トランジスタＭＮ２２のソースと低電位側電源端子ＶＳＳとの間の抵抗値は、主としてトランジスタＭＮ２４のオン抵抗である。つまり、トランジスタＭＮ２１のソースと低電位側電源端子ＶＳＳとの間の抵抗値は、トランジスタＭＮ２２のソースと低電位側電源端子ＶＳＳとの間の抵抗値よりも大きくなる。それにより、トランジスタＭＮ２１のソース−ドレイン間に流れる電流が減少するため、オフセット電圧の影響によるトランジスタＭＮ２２のソース−ドレイン間に流れる電流の減少は相殺される。その結果、実効的なオフセット電圧が抑制される。このように、オフセット電圧Ｖｏｓが許容範囲外である場合、オフセット電圧の補正が行われる。
【０１０６】
このように、本実施の形態にかかる半導体記憶装置１ｂは、トランジスタＭＮ２５，ＭＮ２６を備える必要が無いため、さらに回路規模を抑制することができる。
【０１０７】
なお、本実施の形態では、トランジスタＭＮ２３，ＭＮ２４の一方がオフする場合、当該トランジスタが完全にオフする場合を例に説明したが、これに限られない。トランジスタＭＮ２３，ＭＮ２４の一方がオフする場合、当該トランジスタが完全にオフせずにわずかに電流が流れる状態に制御される構成に適宜変更可能である。それにより、オフセット電圧の補正前後でトランジスタＭＮ２１，ＭＮ２２と低電位側電源端子ＶＳＳとの間の抵抗値が大きく変化することを防ぐことができる。
【０１０８】
実施の形態４
図１１は、本発明の実施の形態４にかかる半導体記憶装置１ｃの一部を示す図である。本実施の形態にかかる半導体記憶装置１ｃは、実施の形態３にかかる半導体記憶装置１ｂと比較して、センスアンプ回路１５ｂに代えてセンスアンプ回路１５ｃを備える。
【０１０９】
センスアンプ回路１５ｃは、センスアンプ回路１５ｂと比較して、トランジスタＭＮ９１に代えてポリシリコン抵抗Ｒｓを備える。
【０１１０】
ポリシリコン抵抗Ｒｓの一方の端子はノードＮ３に接続され、ポリシリコン抵抗Ｒｓの他方の端子はノードＮ４に接続される。半導体記憶装置１ｃのその他の回路構成については、半導体記憶装置１ｂと同様であるため、その説明を省略する。
【０１１１】
このように、トランジスタＭＮ９１に代えてポリシリコン抵抗Ｒｓを用いた場合でも、実施の形態３と同様の効果を奏することができる。
【０１１２】
なお、トランジスタＭＮ２３，ＭＮ２４の一方がオフする場合、当該トランジスタが完全にオフせずにわずかに電流が流れる状態に制御される構成に適宜変更可能である。それにより、オフセット電圧の補正前後でトランジスタＭＮ２１，ＭＮ２２と低電位側電源端子ＶＳＳとの間の抵抗値が大きく変化することを防ぐことができる。
【０１１３】
本実施の形態では、抵抗素子としてポリシリコン抵抗Ｒｓが設けられた場合を例に説明したが、これに限られない。抵抗素子として他の素子を用いても良い。
【０１１４】
なお、図１０に示すセンスアンプ回路１５ｂのように抵抗素子としてトランジスタＭＮ９１を用いた場合と、図１１に示すセンスアンプ回路１５ｃのように抵抗素子としてポリシリコン抵抗Ｒｓを用いた場合とでは、トランジスタＭＮ９１を用いた方が回路面積を小さく抑えることができる。しかしながら、トランジスタＭＮ９１の抵抗値を小さく抑えるためには、トランジスタのゲート幅が大きく設計される必要があり、回路規模の抑制に制限がある。
【０１１５】
そこで、図８に示すセンスアンプ回路１５ａのように、トランジスタＭＮ２５，ＭＮ２６を備えることにより、トランジスタＭＮ９１のゲート幅を大きくすることなく回路規模を抑制することが可能である。
【０１１６】
図８に示すセンスアンプ回路１５ａにおいて、トランジスタＭＮ２１のソースと低電位側電源端子ＶＳＳとの間には、トランジスタＭＮ２３〜ＭＮ２６を介した４つの信号経路が存在する。また、トランジスタＭＮ２２のソースと低電位側電源端子ＶＳＳとの間には、トランジスタＭＮ２３〜ＭＮ２６を介した４つの信号経路が存在する。
【０１１７】
ここで、センスアンプ回路１５ａが活性化されている場合、即ち、センスアンプ活性化信号ＳＡＥ０がＨレベルの場合、トランジスタＭＮ２５，ＭＮ２６は必ずオンする。このとき、トランジスタＭＮ２１のソースと低電位側電源端子ＶＳＳとは、トランジスタＭＮ９１を介さない信号経路を介して導通している。また、トランジスタＭＮ２２のソースと低電位側電源端子ＶＳＳとは、トランジスタＭＮ９１を介さない信号経路を介して導通している。それにより、図８に示すセンスアンプ回路１５ａは、オフセット電圧の補正前後でトランジスタＭＮ２１，ＭＮ２２と低電位側電源端子ＶＳＳとの間の抵抗値が大きく変化することを防ぐことができる。言い換えると、トランジスタＭＮ２１，ＭＮ２２のドレイン電流の比率を近付けることができる。この場合、トランジスタＭＮ９１の線形抵抗の値は大きくても良いため、トランジスタＭＮ９１のゲート幅を大きくすることなく回路規模を抑制することが可能である。
【０１１８】
以上のように、上記実施の形態１〜４にかかる半導体記憶装置は、プリチャージ後のデータ線対ＤＬＴ，ＤＬＢ間の電位差がセンスアンプ回路によって増幅され始めてから所定期間経過後の当該データ線対ＤＬＴ，ＤＬＢの電位に基づいて、当該センスアンプ回路を駆動する電流を制御する。それにより、上記実施の形態１〜４にかかる半導体記憶装置は、従来技術と異なり追加電源を用いる必要が無いため、設計制約を満たす設計を困難にさせることなくオフセット電圧を抑制することができる。
【０１１９】
また、上記実施の形態１〜４にかかる半導体記憶装置では、オフセット電圧の補正がデータ読み出しとセットで行われるため、オフセット電圧が温度変化や経時変化した場合にも対処することができる。
【０１２０】
また、上記実施の形態１〜４にかかる半導体記憶装置は、追加の電源電圧を用いる必要がなく、追加の電源電圧を生成する回路を備える必要が無いため、回路規模を増大させることなくオフセット電圧を抑制することができる。
【０１２１】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、制御信号ＳＡＥ１，ＳＡＥ２がそれぞれＨレベル又はＬレベルの２値を示し、トランジスタＭＮ２１，ＭＮ２２がそれぞれ完全にオン又は完全にオフに制御される場合を例に説明したが、これに限られない。制御信号ＳＡＥ１，ＳＡＥ２が任意の電圧レベルを示すアナログ信号であって、当該制御信号ＳＡＥ１，ＳＡＥ２の電圧レベルに応じてトランジスタＭＮ２１，ＭＮ２２のドレイン電流が制御される構成に適宜変更可能である。
【０１２２】
また、制御回路は、図４及び図５に示す構成に限られず、同様の動作を実現可能な他の回路構成に適宜変更可能である。
【０１２３】
また、上記実施の形態では、プリチャージ回路１４がデータ線対ＤＬＴ，ＤＬＢをＨレベルにプリチャージする場合を例に説明したが、これに限られない。プリチャージ回路１４がデータ線対ＤＬＴ，ＤＬＢをＬレベルにプリチャージする構成に適宜変更可能である。この場合、制御回路１６に設けられた電位検出回路３１の論理閾値電圧ＶＴ等を変更する必要がある。
【符号の説明】
【０１２４】
１，１ａ，１ｂ，１ｃ  半導体記憶装置
１１  メモリセルアレイ
１２＿０〜１２＿ｎ−１  プリチャージ回路
１３  カラムセレクタ
１４  プリチャージ回路
１５，１５ａ，１５ｂ，１５ｃ  センスアンプ回路
１６，１５ａ  制御回路
３１  遷移検出回路
３２  遷移検出回路
３３  検出結果保持回路
３４  検出結果保持回路
３５  センスアンプ駆動回路
３６  センスアンプ駆動回路
３７  出力回路
４１，４２，４９，５１，５２，５４  インバータ
４３〜４８，５０，５３  ＮＡＮＤ
５５  ＮＡＮＤ
５６  インバータ
５７，６２  トライステートインバータ
５８  インバータ
５９，６０  トランジスタ
６１，６３  インバータ
６４，６５  トランジスタ
６６  インバータ
ＭＰ２１〜ＭＰ２５  トランジスタ
ＭＮ２１〜ＭＮ２６  トランジスタ
Ｎ１〜Ｎ４  ノード
ＷＬ  ワード線
ＢＬＴＴ，ＢＬＢ  ビット線
ＰＣ  プリチャージ信号
ＹＳ  カラム選択信号
ＳＰＣ  プリチャージ信号
ＳＡＥ０  センスアンプ活性化信号
ＳＡＥ１，ＳＡＥ２  制御信号
ＲＳＢ  リセット信号
ＬＥ  検出結果保持信号
ＤＯ  出力データ
ＤＬＴ，ＤＬＢ  データ線
【図１】
0005677205.tif 000002
【図２】
0005677205.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
0005677205.tif 000008
【図７Ｂ】
0005677205.tif 000009
【図８】
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【図９】
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【図１０】
0005677205.tif 000012
【図１１】
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【図１２】
0005677205.tif 000014
【図１３】
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【図１４】
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【図１５】
0005677205.tif 000017
【図１６】
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