(57)【特許請求の範囲】
【請求項１】
外部の第１電源と第２電源とを直列接続するための第１接続点と、前記第１電源の高電位側と上アームを構成する第１回路とを接続する第２接続点と、該第１回路の他端と下アームを構成する第２回路と中間回路と負荷とをそれぞれ接続する第３接続点と、前記第２回路と前記第２電源の低電位側とを接続する第４接続点とを有する回路を構成し、
ケースと、前記第１回路を構成する互いに逆並列に接続された第１ＩＧＢＴおよび第１ダイオードと、前記第２回路を構成する互いに逆並列に接続された第２ＩＧＢＴおよび第２ダイオードと、前記中間回路を構成する互いに逆並列に接続された第１逆阻止ＩＧＢＴおよび第２逆阻止ＩＧＢＴと、前記第１ＩＧＢＴ、第２ＩＧＢＴ、第１逆阻止ＩＧＢＴおよび第２逆阻止ＩＧＢＴの各ゲートと接続された複数の制御端子と、を具備するパワー半導体モジュールにおいて、
前記第１逆阻止ＩＧＢＴが固着している第１Ａ導電層および前記第２逆阻止ＩＧＢＴが固着している第１Ｂ導電層と、
前記第１逆阻止ＩＧＢＴのエミッタが接続している第２Ａ導電層および前記第２逆阻止ＩＧＢＴのエミッタが接続している第２Ｂ導電層と、
前記第３接続点、前記第１逆阻止ＩＧＢＴのコレクタおよび前記第２逆阻止ＩＧＢＴのエミッタを結ぶとともに、第１脚部及び第２脚部を備える出力端子と、
前記第１接続点、前記第１逆阻止ＩＧＢＴのエミッタおよび前記第２逆阻止ＩＧＢＴのコレクタを結ぶとともに、第３脚部及び第４脚部を備える中間端子と
を備え、
前記第２Ａ導電層と前記第２Ｂ導電層が向き合うように配置され、
前記第１脚部が前記第２Ｂ導電層に、前記第３脚部が前記第２Ａ導電層にそれぞれ固着されるとともに、前記出力端子および中間端子が前記ケース内で互いに重なり合っていることを特徴とするパワー半導体モジュール。
【請求項２】
前記第２脚部が前記第１Ａ導電層に、前記第４脚部が前記第１Ｂ導電層にそれぞれ固着されていることを特徴とする請求項１記載のパワー半導体モジュール。
【請求項３】
前記第１接続点と前記第１ＩＧＢＴのコレクタおよび前記第１ダイオードのカソードとを結ぶＰ端子と、前記第４接続点と前記第２ＩＧＢＴのエミッタおよび前記第２ダイオードのアノードとを結ぶＮ端子と、前記中間端子となるＭ端子と、前記出力端子となるＵ端子、Ｖ端子もしくはＷ端子と、を具備することを特徴とする請求項１に記載のパワー半導体モジュール。
【請求項４】
前記第１接続点と前記第１ＩＧＢＴのコレクタおよび前記第１ダイオードのカソードとを結ぶＰ端子と、前記第４接続点と前記第２ＩＧＢＴのエミッタおよび前記第２ダイオードのアノードとを結ぶＮ端子と、前記中間端子となるＭ端子と、前記出力端子となるＵ端子、Ｖ端子もしくはＷ端子と、を具備し、前記ケース外に露出した前記各端子の接続用端部が、Ｐ端子、Ｍ端子、Ｎ端子および出力端子の順に前記制御端子から遠ざかるように配置されていることを特徴とする請求項１に記載のパワー半導体モジュール。
【請求項５】
前記Ｐ端子、Ｍ端子、Ｎ端子および出力端子の各接続用端部が、前記制御端子から遠ざかるように順に、一列に配置されていることを特徴とする請求項４に記載のパワー半導体モジュール。
【請求項６】
前記第１接続点と前記第１ＩＧＢＴのコレクタおよび前記第１ダイオードのカソードとを結ぶＰ端子と、前記第４接続点と前記第２ＩＧＢＴのエミッタおよび前記第２ダイオードのアノードとを結ぶＮ端子と、前記中間端子となるＭ端子と、前記出力端子となるＵ端子、Ｖ端子もしくはＷ端子と、を具備し、前記ケース外に露出した前記各端子の接続用端部が、Ｎ端子、Ｍ端子、Ｐ端子の順に前記制御端子から遠ざかるように配置され、それぞれの前記端子が一列に並び、前記出力端子が前記Ｐ端子の横に配置されていることを特徴とする請求項１に記載のパワー半導体モジュール。
【請求項７】
前記第１ＩＧＢＴおよび第１ダイオードと、前記第２ＩＧＢＴおよび第２ダイオードと、前記第１逆阻止ＩＧＢＴと、前記第２逆阻止ＩＧＢＴとが、同じ導電パターンを備える絶縁基板にそれぞれ固着されていることを特徴とする請求項１に記載のパワー半導体モジュール。
【請求項８】
前記複数の制御端子が前記ケースの一の側面に沿って固定されるとともに、前記第１逆阻止ＩＧＢＴおよび第２逆阻止ＩＧＢＴが、前記ケースの一の側面に沿って、もしくは前記ケースの一の側面に対向する他の側面に沿って配置された導電パターン上に固着されていることを特徴とする請求項７に記載のパワー半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、３レベルインバータや共振形インバータに用いるパワー半導体モジュールの構成に関する。
【背景技術】
【０００２】
図１８は、従来の技術を用いた直流から交流に変換する３レベルインバータの回路図である。本回路構成は特許文献１に示されている。４１、４２が直列に接続された直流電源で、正極電位をＰ、負極電位をＮ、中性点電位をＭとしている。一般に本直流電源を交流電源システムより構成する場合は、図示していないダイオード整流器と大容量の電解コンデンサなどを用いて構成することが可能である。
【０００３】
正極電位Ｐと負極電位Ｎとの間には、ダイオードを逆並列接続したＩＧＢＴの直列接続回路が３相分接続されている。即ち、Ｕ相用の直列接続回路６０はダイオード１１２を逆並列接続したＩＧＢＴ１１１からなる上アームとダイオード１１４を逆並列接続したＩＧＢＴ１１３からなる下アームとの直列接続回路で、Ｖ相用の直列接続回路６１はダイオード１２２を逆並列接続したＩＧＢＴ１２１からなる上アームとダイオード１２４を逆並列接続したＩＧＢＴ１２３からなる下アームとの直列接続回路で、Ｗ相用の直列接続回路６２はダイオード１３２を逆並列接続したＩＧＢＴ１３１からなる上アームとダイオード１３４を逆並列接続したＩＧＢＴ１３３からなる下アームとの直列接続回路で、それぞれ構成されている。
【０００４】
各相の直列接続回路の上アームと下アームの直列接続点と直流中性点電位Ｍとの間には、ダイオードを逆並列接続したＩＧＢＴを逆直列接続した交流スイッチが接続されている。即ち、Ｕ相用の直列接続回路６０の直列接続点と直流電源の中性点Ｍとの間には、ダイオード８２を逆並列接続したＩＧＢＴ８１からなるＩＧＢＴモジュール６３のエミッタとダイオード８４を逆並列接続したＩＧＢＴ８３からなるＩＧＢＴモジュール６４のエミッタとが接続された構成の交流スイッチ回路が、Ｖ相用の直列接続回路６１の直列接続点と直流電源の中性点Ｍとの間には、ダイオード８６を逆並列接続したＩＧＢＴ８５からなるＩＧＢＴモジュール６５のエミッタとダイオード８８を逆並列接続したＩＧＢＴ８７からなるＩＧＢＴモジュール６６のエミッタとが接続された構成の交流スイッチ回路が、Ｗ相用の直列接続回路６２の直列接続点と直流電源の中性点Ｍとの間には、ダイオード９０を逆並列接続したＩＧＢＴ８９からなるＩＧＢＴモジュール６７のエミッタとダイオード９２を逆並列接続したＩＧＢＴ９１からなるＩＧＢＴモジュール６８のエミッタとが接続された構成の交流スイッチ回路が、それぞれ接続されている。また、各直列接続回路６０、６１、６２の直列接続点は交流出力となり、各々フィルタ用リアクトル７１、７２、７３を介して負荷７４に接続される。
【０００５】
本回路構成とすることで、各直列接続回路６０、６１、６２の直列接続点は、正極電位Ｐ、負極電位Ｎ、および中性点電位Ｍを出力することが可能となるため、３レベルのインバータ出力となる。図１９はその出力電圧（Ｖｏｕｔ）の波形図である。２レベルタイプのインバータに対して、３つの電圧レベルを持った低次の高調波成分の少ない交流電圧が出力されることが特徴であり、出力フィルタ７１〜７３の小型化が可能となる。
【０００６】
また本３レベルインバータを現状のＩＧＢＴモジュールで構成する場合、各直列接続回路６０、６１、６２が２ｉｎ１タイプのＩＧＢＴモジュールで、６３〜６８が１ｉｎ１タイプのＩＧＢＴモジュールを用いることになる。
【０００７】
図２０は、図１８の３レベルインバータの電流経路を示した図であり、同図（ａ）では電源４１でインバータを動作させた場合の説明図、同図（ｂ）は電源４２でインバータを動作させた場合の説明図である。
【０００８】
図２０（ａ）では、電源４１の高電位側から供給された電流１５１は上アームのＩＧＢＴ１１１を通って負荷７４に流れ、負荷７４からＶ端子と中間素子８７，８６を経由して電源４１の低電位側に戻る経路になる。この経路では、電流１５１はＶ端子から中間素子８７，８６へ流れ、中間素子８７，８６からＭ端子へ流れる。
【０００９】
また、回生動作時には、負荷７４から流れた電流１５２は上アームのＦＷＤ１２２を経由して電源４１の高電位側に流れる。また負荷７４に流入する電流１５２は、電源４１の低電位側から中間素子８１，８４へ流れ、中間素子８１，８４からＵ端子を経由して負荷７４へ流れこむ。この場合は、電流１５２はＭ端子から中間素子８１，８４へ流れ、中間素子８１，８４からＵ端子を経由して負荷へ流れる。
【００１０】
いずれの場合も中間素子に流れる電流１５１，１５２はＶ端子、Ｕ端子を経由して負荷７４と繋がる経路で流れる。
図２０（ｂ）では、電源４２の高電位側から供給された電流１５３は中間素子８１，８４とＵ端子を通って負荷７４に流れ、負荷７４から下アームのＩＧＢＴ１２３を経由して電源４１の低電位側に戻る経路になる。この経路では、電流１５３はＭ端子から中間素子８１，８４へ流れ、中間素子からＵ端子を経由して負荷７４へ流れる。
【００１１】
また、回生動作時には、負荷７４から流れた電流１５４はＶ端子と中間素子８７，８６を経由して電源４２の高電位側に流れる。また負荷７４に流入する電流１５４は、電源４２の低電位側から下アームのＦＷＤ１１４を経由して負荷７４へ流れこむ。この場合は、電流もＵ端子から中間素子を経由してＭ端子に流れる。
【００１２】
また、図２１は、図１８の３レベルインバータで電源４１と電源４２を用いてインバータを動作させた場合の説明図である。この場合は、中間素子が動作に関与しないので、Ｍ端子とＵ端子，Ｖ端子，Ｗ端子を経由して負荷７４と結ばれる経路では電流は流れない。
【００１３】
このパワー半導体モジュール３００では、直流電源４１、４２とＩＧＢＴモジュール６０、６３、６４を接続する導体が必要となる。使用する導体の数が多く、また複雑な形状の導体が必要で、さらに相互インダクタンスおよび自己インダクタンスが大きくなるなどの欠点がある。
【００１４】
そこで、特許文献１では、３レベルインバータにおいて、直流の正極電位Ｐと負極電位Ｎに接続されるＩＧＢＴ直列接続回路と、ＩＧＢＴ直列接続回路の直列接続点と直流電源の中性点電位Ｍとの間に接続される交流スイッチとして動作するＩＧＢＴとを、一体型のＩＧＢＴモジュールとすることで、前記パワー半導体モジュール３００について説明したようなＩＧＢＴ間の配線を短くして自己インダクタンスの低減を図かることが開示されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００８−１９３７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、特許文献１では、モジュール内でのＩＧＢＴ間の配線インダクタンスを低減する方策については記載されていない。
また、モジュールを構成する各端子を一列に配置することについては示唆されているが、各端子の配列順序を規定し、さらにモジュール内の配線インダクタンスを低減することについては記載されていない。
【００１７】
この発明の目的は、前記に鑑みて、モジュール内の主に相互インダクタンスの低減を図り、かつ、制御端子へ導入される電磁ノイズを小さくできて、さらに各端子に外部配線を簡便に取り付けすることができるパワー半導体モジュールを低コストで提供することにある。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、本発明のパワー半導体モジュールは、外部の第１電源と第２電源とを直列接続するための第１接続点と、前記第１電源の高電位側と上アームを構成する第１回路とを接続する第２接続点と、該第１回路の他端と下アームを構成する第２回路と中間回路と負荷とをそれぞれ接続する第３接続点と、前記第２回路と前記第２電源の低電位側とを接続する第４接続点とを有する回路を構成し、ケースと、前記第１回路を構成する互いに逆並列に接続された第１ＩＧＢＴおよび第１ダイオードと、前記第２回路を構成する互いに逆並列に接続された第２ＩＧＢＴおよび第２ダイオードと、前記中間回路を構成する互いに逆並列に接続された第１逆阻止ＩＧＢＴおよび第２逆阻止ＩＧＢＴと、前記第１ＩＧＢＴ、第２ＩＧＢＴ、第１逆阻止ＩＧＢＴおよび第２逆阻止ＩＧＢＴの各ゲートと接続された複数の制御端子と、を具備するパワー半導体モジュールにおいて、前記第１逆阻止ＩＧＢＴが固着している第１Ａ導電層および前記第２逆阻止ＩＧＢＴが固着している第１Ｂ導電層と、前記第１逆阻止ＩＧＢＴのエミッタが接続している第２Ａ導電層および前記第２逆阻止ＩＧＢＴのエミッタが接続している第２Ｂ導電層と、前記第３接続点、前記第１逆阻止ＩＧＢＴのコレクタおよび前記第２逆阻止ＩＧＢＴのエミッタを結ぶとともに、第１脚部及び第２脚部を備える出力端子と、前記第１接続点、前記第１逆阻止ＩＧＢＴのエミッタおよび前記第２逆阻止ＩＧＢＴのコレクタを結ぶとともに、第３脚部及び第４脚部を備える中間端子とを備え、前記第２Ａ導電層と前記第２Ｂ導電層が向き合うように配置され、前記第１脚部が前記第２Ｂ導電層に、前記第３脚部が前記第２Ａ導電層にそれぞれ固着されるとともに、前記出力端子および中間端子が前記ケース内で互いに重なり合っている構成とする。
【００１９】
また、上記の半導体モジュールにおいて、前記第１接続点と前記第１ＩＧＢＴのコレクタおよび前記第１ダイオードのカソードとを結ぶＰ端子と、前記第４接続点と前記第２ＩＧＢＴのエミッタおよび前記第２ダイオードのアノードとを結ぶＮ端子と、前記中間端子となるＭ端子と、前記出力端子となるＵ端子、Ｖ端子もしくはＷ端子と、を具備する構成とする。
【００２０】
また、上記の半導体モジュールにおいて、前記第１接続点と前記第１ＩＧＢＴのコレクタおよび前記第１ダイオードのカソードとを結ぶＰ端子と、前記第４接続点と前記第２ＩＧＢＴのエミッタおよび前記第２ダイオードのアノードとを結ぶＮ端子と、前記中間端子となるＭ端子と、前記出力端子となるＵ端子、Ｖ端子もしくはＷ端子と、を具備し、前記ケース外に露出した前記各端子の接続用端部が、Ｐ端子、Ｍ端子、Ｎ端子および出力端子の順に前記制御端子から遠ざかるように配置されている構成とする。
【００２１】
さらに、上記の半導体モジュールにおいて、前記Ｐ端子、Ｍ端子、Ｎ端子および出力端子の各接続用端部が、前記制御端子から遠ざかるように順に、一列に配置されている構成とする。
【００２２】
また、上記の半導体モジュールにおいて、前記第１接続点と前記第１ＩＧＢＴのコレクタおよび前記第１ダイオードのカソードとを結ぶＰ端子と、前記第４接続点と前記第２ＩＧＢＴのエミッタおよび前記第２ダイオードのアノードとを結ぶＮ端子と、前記中間端子となるＭ端子と、前記出力端子となるＵ端子、Ｖ端子もしくはＷ端子と、を具備し、前記ケース外に露出した前記各端子の接続用端部が、Ｎ端子、Ｍ端子、Ｐ端子の順に前記制御端子から遠ざかるように配置され、それぞれの前記端子が一列に並び、前記出力端子が前記Ｐ端子の横に配置されている構成とする。
【発明の効果】
【００２３】
この発明によれば、ケース内の出力端子（例えばＵ端子）とＭ端子を重なるように配置することで、ケース内での相互インダクタンスが低減できる。相互インダクタンスが低減されることによりスナバコンデンサを小さくすることができる。
【００２４】
また、ゲース外のＰ端子、Ｍ端子、Ｎ端子をこの順に配列することでこれらの端子と接続する外部配線バーの相互インダクタンスを低減することができる。
また、電流の流入、流出が激しい出力端子（例えばＵ端）を他の端子より制御端子から遠ざけ、Ｐ端子、Ｍ端子、Ｎ端子および出力端子を一列に配置することで、制御端子に重畳される電磁ノイズを低減できて、さらに外部配線バーの取り付けが容易になる。
【図面の簡単な説明】
【００２５】
【図１】この発明の第１実施例のパワー半導体モジュールの構成図であり、（ａ）は要部平面図、（ｂ）は要部側面図である。
【図２】図１のパワー半導体モジュールのケース外観の要部斜視図である。
【図３】パワー半導体モジュールの放熱板と導電パターン付絶縁基板の要部平面図である。
【図４】導電層に固着したチップの要部平面図である。
【図５】各端子を導電層に固着した要部平面図である。
【図６】各端子の図であり、（ａ）はＵ端子の要部平面図、（ｂ）はＵ端子の要部側面図、（ｃ）はＭ端子の要部平面図、（ｄ）はＭ端子の要部側面図である。
【図７】各端子の図であり、（ａ）はＰ端子の要部平面図、（ｂ）はＰ端子の要部側面図、（ｃ）はＮ端子の要部平面図、（ｄ）はＮ端子の要部側面図である。
【図８】パワー半導体モジュールに外部接続用バーを接続する様子を説明する図である。
【図９】３レベルインバータの１相分の等価回路図である。
【図１０】パワー半導体モジュールのケース内に流れる電流の様子を示す図であり、（ａ）はＵ端子からＭ端子へ流れる場合の図、（ｂ）はＭ端子からＵ端子へ流れる場合の図である。
【図１１】図１のチップ配置を考慮した等価回路図である。
【図１２】回生動作から負荷電力供給動作に移行する過渡期の場合の電流経路を示す図である。
【図１３】パワー半導体モジュールにスナバ回路を接続した図である。
【図１４】この発明の第２実施例のパワー半導体モジュールの構成図であり、（ａ）は要部平面図、（ｂ）は要部側面図である。
【図１５】端子配置を示すケースの上面図である。
【図１６】パワー半導体モジュールのケース内に流れる電流の様子を示す図である。
【図１７】図１４のチップ配置を考慮した等価回路図である。
【図１８】従来の技術を用いた直流から交流に変換する３レベルインバータの回路図である。
【図１９】レベルインバータの出力電圧（Ｖｏｕｔ）波形図である。
【図２０】図１８の３レベルインバータの電流経路を示した図であり、（ａ）では電源４１でインバータを動作させた場合の説明図、（ｂ）は電源４２でインバータを動作させた場合の説明図である。
【図２１】図１８の３レベルインバータで電源４１と電源４２を用いてインバータを動作させた場合の説明図である。
【図２２】この発明の導電パターン付絶縁基板の他の実施態様を示す要部平面図である。
【発明を実施するための形態】
【００２６】
本発明の実施の形態を以下の実施例で説明する。
【実施例１】
【００２７】
図１は、この発明の第１実施例のパワー半導体モジュールの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は要部側面図である。同図（ｂ）では便宜的にＩＧＢＴチップやＦＷＤチップは省略されている。ここでＩＧＢＴは絶縁ゲート型バイポーラトランジスタであり、ＦＷＤはフリーホイールダイオードである。
【００２８】
図２は、図１のパワー半導体モジュールのケース外観の要部斜視図である。
図３は、パワー半導体モジュールの放熱板と導電パターン付絶縁基板の要部平面図である。
【００２９】
図４は、導電層に固着したチップの要部平面図である。
図５は、各端子を導電層に固着した要部平面図である。
図６は、各端子の図であり、同図（ａ）はＵ端子の要部平面図、同図（ｂ）はＵ端子の要部側面図、同図（ｃ）はＭ端子の要部平面図、同図（ｄ）はＭ端子の要部側面図である。
【００３０】
図７は、各端子の図であり、同図（ａ）はＰ端子の要部平面図、同図（ｂ）はＰ端子の要部側面図、同図（ｃ）はＮ端子の要部平面図、同図（ｄ）はＮ端子の要部側面図である。
【００３１】
このパワー半導体モジュール１００は、３レベルインバータ回路が収容されている。次に、このパワー半導体モジュール１００の構成について説明する。
パワー半導体モジュール１００は、図１，２に示すように、放熱板３０と、放熱板３０上にタイル状に並べて固着された複数の導電パターン付絶縁基板１〜４と、導電パターン付絶縁基板１等の上に固着されたＩＧＢＴチップ５ａ等と、導電パターン付絶縁基板１〜４に電気的に接続しているＵ端子８等と、を備えており、さらに導電パターン付絶縁基板１等を収容するように放熱板３０に固着された略直方体形状のケース１７と、ケース１７の上側の一の主面に配列されたＵ端子８の接続用端部８ａ等と、ケース１７の一の側面に沿って配列された制御端子１３とを備えている。
【００３２】
図１に示すように、例えば銅ベースと呼ばれる放熱板３０上には矩形上の４個の導電パターン付絶縁基板１，２，３，４が配置されている。導電パターン付絶縁基板１，２，３，４は、それぞれが同じ形状の導電パターンを有している。導電パターン付絶縁基板１は、セラミック基板３２の下面に裏面導電層３１が形成され、これに対向する上面に導電パターンである第１導電層１ａ、第２導電層１ｂおよび第３導電層１ｃが形成されている。導電パターン付絶縁基板２，３，４についても同じ形状の裏面導電層３１と、第１導電層２ａ，３ａ，４ａ、第２導電層２ｂ，３ｂ，４ｂおよび第３導電層２ｃ，３ｃ，４ｃがそれぞれ形成されている。同じ基板を異なる用途に用いることができ、コストを低減することができる。
【００３３】
４個の導電パターン付絶縁基板１，２，３，４は、図１（ａ）に示すように、反時計回りに配置されている。導電パターン付絶縁基板１，２，３，４の第１導電層１ａ，２ａ，３ａ，４ａには、ＩＧＢＴチップ５ａおよびＦＷＤチップ６ａ、ＩＧＢＴチップ５ｂおよびＦＷＤチップ６ｂ、逆阻止ＩＧＢＴチップ７ａ、逆阻止ＩＧＢＴチップ７ｂがそれぞれ固着されている。実施例１では、アームを形成するＩＧＢＴチップ５ａおよびＦＷＤチップ６ａ、ＩＧＢＴチップ５ｂおよびＦＷＤチップ６ｂがそれぞれ固着している第１導電層１ａおよび第１導電層２ａは図面に向かって放熱板３０の右側に配置され、２個の中間素子である逆阻止ＩＧＢＴチップ７ａ，７ｂが固着している第１導電層３ａ，４ａは左側に配置されている。なお、第１導電層１ａ，２ａ，３ａ，４ａには、それぞれＩＧＢＴチップ５ａ，５ｂのコレクタとＦＷＤチップ６ａ，６ｂのカソードおよび逆阻止ＩＧＢＴチップ７ａ，７ｂのコレクタが固着されている。
【００３４】
また、第２導電層１ｂ，２ｂ，３ｂ，４ｂには、ＩＧＢＴチップ５ａのエミッタおよびＦＷＤチップ６ａのアノード、ＩＧＢＴチップ５ｂのエミッタおよびＦＷＤチップ６ｂのアノード、逆阻止ＩＧＢＴチップ７ａのエミッタ、逆阻止ＩＧＢＴチップ７ｂのエミッタがワイヤ１９でそれぞれ接続されている。さらに、第３導電層１ｃ，２ｃ，３ｃ，４ｃには、ＩＧＢＴチップ５ａ，５ｂおよび逆阻止ＩＧＢＴチップ７ａ，７ｂのゲートがワイヤ２０でそれぞれ接続されている。
【００３５】
また、インバータ回路の出力端子となるＵ端子８は、第２導電層１ｂ，４ｂ、第１導電層２ａ，３ａと接続している。インバータ回路の中間端子となるＭ端子９は、第１導電層４ａ、第２導電層３ｂに接続している。また、Ｐ端子１０は第１導電層１ａに接続し、Ｎ端子１１は第２導電層２ｂに接続している。
【００３６】
このようにして、パワー半導体モジュール１００は、ＩＧＢＴチップ５ａおよびＦＷＤチップ６ａ、ＩＧＢＴチップ５ｂおよびＦＷＤチップ６ｂがそれぞれ逆並列に接続されて上アーム（第１回路）と下アーム（第２回路）を構成し、逆阻止ＩＧＢＴチップ７ａ、７ｂが逆並列に接続されて中間回路を構成している。
【００３７】
なお、ＩＧＢＴチップ、ＦＷＤチップおよび端子の導電パターンへの固着および接続は、公知の方法例えば半田を用いる方法や直接接合によって行うことができる。
図２に示すように、導電パターン付絶縁基板１，２，３，４の周囲にはケース１７が配置されている。ケース１７は枠１２と蓋１５を備え、枠１２の一の側面に沿った、ケース１７の上面からは複数の制御端子１３が突出している。制御端子１３は、枠１２に沿って配置されたゲート配線導体１４（補助エミッタ配線導体も含む）を介して、ケース１７内の第３導電層１ｃ，２ｃ，３ｃ，４ｃと接続している。枠１２上に接着された蓋１５の上面にはＵ端子８、Ｍ端子９、Ｐ端子１０、Ｎ端子１１の端部が露出して配置されている。蓋１５から露出した各端子は、図１に示した各端子を蓋１５の穴（図示せず）に通した後、直角に折り曲げて取り付けられている。図２に示すように直角に折り曲げられている。この折り曲げられた部分は外部電源や負荷と接続するための接続用端部８ａ，９ａ，１０ａ，１１ａである。
【００３８】
なお、枠１２には取り付け穴１６が形成され、図示しないゲルが充填されている。また、枠１２には、図示しない梁が固定され、この梁でＵ端子８、Ｍ端子９、Ｐ端子１０、Ｎ端子１１が位置が固定されている。さらに、枠１２には制御端子１３およびゲート配線導体１４が固着している。
【００３９】
以上では出力端子をＵ端子８として説明したが、３相インバータの場合には、Ｕ端子，Ｖ端子もしくはＷ端子になる。また、Ｐ端子１０は正極電位、Ｎ端子１１は負極電位、Ｍ端子９は中性点電位となる。Ｕ端子８はＵ相電位，図示しないＶ端子はＶ相電位，Ｗ端子はＷ相電位になる。
【００４０】
以下、パワー半導体モジュール１００の主要構成について製造工程に沿ってさらに説明する。
図３に示すように、放熱板３０を用意し、放熱板３０上に４個の導電パターン付絶縁基板１，２，３，４を図示しない半田等により固着する。導電パターンは銅箔等からなり、その平面視したときの形状は、本実施例では第１導電層１ａ等がＬ字状、第２導電層１ｂ等がＩ字状、第３導電層１ｃがＩ字状である。また、導電パターンの配置も共通であり、第２導電層１ｂ等はセラミック基板３２の一の辺に沿って形成されている。導電パターン付絶縁基板１，２，３，４を第２導電層１ｂ、２ｂ、３ｂ、４ｂが向き合うように配置する。
【００４１】
次に、図４に示すように、導電パターン付絶縁基板１，２，３，４上の第１導電層１ａ，２ａ，３ａ，４ａに、それぞれＩＧＢＴチップ５ａおよびＦＷＤチップ６ａ、ＩＧＢＴチップ５ｂおよびＦＷＤチップ６ｂ、逆阻止ＩＧＢＴチップ７ａ、７ｂを図示しない半田等により固着する。なお、この固着は放熱板３０への導電パターン付絶縁基板１等の固着と同時に行ってもよい。
【００４２】
続いて、図５に示すように、各端子を導電パターンに半田を用いて固着する。すなわち、Ｐ端子１０を第１導電層１ａに、Ｍ端子９を第１導電層４ａと第２導電層３ｂに、Ｎ端子１１を第２導電層２ｂに、Ｕ端子８を第１導電層２ａ，３ａ，第２導電層１ｂ，４ｂに、それぞれ半田を介して固着する。これらの固着は、導電パターン付絶縁基板１等やＩＧＢＴチップ５ａ等の固着と同時に行ってもよい。また、半田による固着のほか、直接接合や超音波接合により固着してもよい。
【００４３】
また、Ｐ端子１０，Ｍ端子９，Ｎ端子１１，Ｕ端子８のケース１６の蓋１５から露出する接続用端部１０ａ，９ａ，１１ａ，８ａは、制御端子１３側からこの順に並んでいる。
次に各端子について説明する。
【００４４】
図６（ａ），（ｂ）に示すように、Ｕ端子８は平板状の主要部と、この主要部と直交している接続用端部８ａと、４本の脚部とを備えている。これらＵ端子８の脚部が図５に示すように第１導電層２ａ，３ａ，第２導電層１ｂ，４ｂに固着されると、Ｕ端子８の主要部は導電パターン付絶縁基板１〜４の面と略平行に配置され、接続用端部８ａは基板に対して略直角に上へ伸びるように配置される。  図６（ｃ），（ｄ）に示すように、Ｍ端子９は平板状の主要部と、この主要部と直交している接続用端部９ａと、２本の脚部とを備えている。これらＭ端子９の脚部が図５に示すように第１導電層４ａと第２導電層３ｂに固着されると、Ｍ端子９の主要部は導電パターン付絶縁基板１〜４の面と略平行に配置され、接続用端部９ａは基板に対して略直角に上へ伸びるように配置される。
【００４５】
また、図７（ａ），（ｂ）に示すように、Ｐ端子１０は平板状の主要部と、この主要部と直交している接続用端部１０ａと、１本の脚部とを備えている。このＰ端子１０の脚部が図５に示すように第１導電層１ａに固着される。
【００４６】
図７（ｃ），（ｄ）に示すように、Ｎ端子１１は平板状の主要部と、この主要部と直交している接続用端部１１ａと、１本の脚部とを備えている。このＮ端子１０の脚部が図５に示すように第２導電層２ｂに固着される。
【００４７】
このようにして、Ｕ端子８およびＭ端子９は、それぞれの平板状の主要部が平行平板の関係となるよう所定の間隔をあけ、重なり合うように配置されている。また、これらの接続用端部８ａ，９ａ，１０ａ，１１ａは、ケース１６を放熱板３０に固着すると、蓋１５の穴を介してケース１７の外へ露出するよう配置されている。
【００４８】
これらの端子は、例えば銅板を打ち抜き、折り曲げ加工して作製される。また、主要部、接続用端部および脚部を別々に作製し、一体として用いてもよい。また、図６，７には図示していないが、接続用端部８ａ，９ａ，１０ａ，１１ａにはネジ止め用の穴を形成してもよい（図２参照）。
【００４９】
ケース１７内のＵ端子８上にＭ端子９を重なり合うように配置することにより、主電流の向きがそれぞれで逆方向成分を含むようになり、激しく電磁ノイズを発生しやすいＵ端子８とＭ端子９の間の相互インダクタンスを小さくできて、電磁ノイズを低減できる。また、逆阻止ＩＧＢＴ７ａ，７ｂが固着された導電パターン付絶縁基板３、４を、制御端子１３が突出するケース１７の一の側面に対向する側面の内側に沿って並べて配置したことにより、Ｕ端子８を跨ぐようにＭ端子９を配置することができ、両端子が所定の間隔で重なり合う面積を確保することができる。
【００５０】
蓋１５から露出した接続用端部８ａ〜１１ａは、Ｐ端子の接続用端部１０ａ、Ｍ端子の接続用端部９ａ、Ｎ端子の接続用端部１１ａ、Ｕ端子の接続用端部８ａの順に制御端子８側から一列に並ぶように配置されている。なお、実施例１では、図１（ａ）に示すように平面視したとき、接続用端部８ａ〜１１ａが同じ方向を向いているが、本発明の構成はこのような態様に限るものではない。接続用端部８ａ，９ａ，１０ａ，１１ａを蓋１５上において折り曲げたとき、その配列が制御端子８側から一列に並ぶのであれば接続用端部８ａ〜１１ａは異なる方向を向いていても構わない。また、接続用端部８ａ〜１１ａを蓋１５の上面に沿って折り曲げず、突出させたままとしてもよい。
【００５１】
この露出した接続用端部１０ａ，９ａ，１１ａは、図８に示すように、外部接続用バー１８ａ，１８ｂ，１８ｃにそれぞれ接続される。このとき、露出した接続用端部１０ａ，９ａ，１１ａがこの順に一列に並んでいると外部接続用バー１８ａ，１８ｂ，１８ｃの取り付けが容易になる。また、Ｕ端子８の露出した接続用端部８ａは、外部接続用バー１８ｄを介して負荷に接続する。また、Ｕ端子８のケース１７から露出した接続用端部８ａと制御端子１３との距離Ｌ１を他の端子（Ｎ端子１１、Ｍ端子９、Ｐ端子１０）の露出した接続用端部１１ａ，９ａ，１０ａより大きくすることにより、Ｕ端子８から放射されるノイズが制御端子１３に導入されるのを低減することができる。
【００５２】
次にパワー半導体モジュール１００が構成する回路について説明する。図９は、３レベルインバータの１相分の等価回路図である。Ｔ１，Ｔ２はアームを構成するＩＧＢＴチップ５ａ，５ｂとＦＷＤチップ６ａ，６ｂからなる上下アーム回路（第１回路、第２回路）であり、Ｔ３は中間素子の逆並列に接続された逆阻止ＩＧＢＴ７ａ，７ｂからなる中間回路である。
【００５３】
また、同図に示すＨ，Ｊ，Ｋ，Ｌの各点は、それぞれ、図示しない第１電源と第２電源とを直列接続する第１接続点、第１電源の高電位側と上アームＴ１を構成する第１回路とを接続する第２接続点、第１回路の他端と下アームＴ２を構成する第２回路と中間回路と図示しない負荷とをそれぞれ接続する第３接続点、第２電源の低電位側と第２回路とを接続する第４接続点である。
【００５４】
そして、回路上における第３接続点（Ｋ点）と第１逆阻止ＩＧＢＴ７ａのコレクタおよび第２逆阻止ＩＧＢＴ７ｂのエミッタは、図１に示した出力端子８において結ばれ、第１接続点（Ｈ点）と第１逆阻止ＩＧＢＴ７ａのエミッタおよび第２逆阻止ＩＧＢＴ７ｂのコレクタは、中間端子９において結ばれている。
【００５５】
定常状態での動作時には、図示しない負荷から電流Ｉ１０が例えば、Ｕ端子８の露出した接続用端部８ａへ流入する。この電流Ｉ１０はＴ１とＴ２で構成されるアームの接続点Ｋ点を経由して電流Ｉ１０と同じ大きさの電流Ｉ１１となって中間素子であるＴ３の逆阻止ＩＧＢＴチップ７ａのコレクタへ流れる。Ｔ３の逆阻止ＩＧＢＴチップ７ａのエミッタから電流Ｉ１１と同じ大きさの電流Ｉ１２となってＭ端子９に流れ込み、Ｍ端子の露出した接続用端部９ａを経由して図示しない３レベルインバータの上側電源の低電位側へ流れる。
【００５６】
一方、回生動作時には、上側電源の低電位側からＭ端子の露出した接続用端部９ａを経由してＴ４の逆阻止ＩＧＢＴチップ７ｂのコレクタへ電流Ｉ２１が流れ込む。Ｔ３の逆阻止ＩＧＢＴチップ７ｂのエミッタから電流Ｉ２１と同じ電流Ｉ２２がＫ点に流れる。Ｋ点から電流Ｉ２２と同じ電流Ｉ２０が負荷側へ流れ込む。この電流Ｉ２０は、他相のＦＷＤチップを経由して３レベルインバータの上側電源の高電位側へ流れ込む。
【００５７】
このように、定常動作時においては、Ｕ端子８に流れる電流は負荷を経由して流れる電流であり、Ｔ１やＴ２を介して流れる電流ではない。
次にパワー半導体モジュール１００内を流れる電流について説明する。図１０は、パワー半導体モジュール１００のケース内に流れる電流の様子を示す図であり、同図（ａ）はＵ端子からＭ端子へ流れる場合の図、同図（ｂ）はＭ端子からＵ端子へ流れる場合の図である。
【００５８】
図１０（ａ）に示すように、電流Ｉ１０がＵ端子８から導電層３ａへ流れ、この電流が電流Ｉ１１となってＴ３の逆阻止ＩＧＢＴチップ７ａのコレクタへ流れ込みＴ３の逆阻止ＩＧＢＴチップ７ａのエミッタから電流Ｉ１２となってＭ端子９へ流れる。電流Ｉ１０が流れるＵ端子８と電流Ｉ１２が流れるＭ端子は密接して重なっている箇所があるため、相互インダクタンスは小さくなる。
【００５９】
また、図１０（ｂ）に示すように、電流Ｉ２１がＭ端子９から導電層４ａへ流れ、この電流が電流Ｉ２２となってＴ３の逆阻止ＩＧＢＴチップ７ｂのコレクタへ流れ込みＴ３の逆阻止ＩＧＢＴチップ７ｂのエミッタから電流Ｉ２０となってＵ端子８へ流れる。電流Ｉ２１が流れるＭ端子９と電流Ｉ２０が流れるＵ端子８は密接して重なっている箇所（図１０（ｂ）で上下方向）があり、この重なった箇所をそれぞれの電流Ｉ２０，Ｉ２１が上下で逆向きに流れる成分が多少あるため、相互インダクタンスは多少小さくなる。
【００６０】
図１１は、図１のチップ配置を考慮した等価回路図である。Ａ部でＵ端子８とＭ端子９が交差しており、また両端子８，９は重なっているので、相互インダクタンスが小さくなる。
【００６１】
図１２は、回生動作から負荷電力供給動作に移行する過渡期の場合の電流経路を示す図である。
過渡期には、例えば、導通しているＦＷＤチップ６ａに逆回復電流が流れ、この電流Ｉ１は中間素子Ｔ３を経由して電流Ｉ２となってＭ端子９へ流れる。その場合は、図１２に示すようにアーム（ここではＰ端子１０）からＭ端子９への通電経路ができるため、Ｐ端子１０から中間素子Ｔ３へ流れる電流Ｉ１の向きと中間素子Ｔ３からＭ端子９へ流れる電流Ｉ２の向きが逆となり、相互インダクタンスが通常動作の場合より一層小さくなる。逆回復電流と回路のインダクタンスによりＩＧＢＴチップ５ａ〜５ｄのコレクタ・エミッタ間に印加される跳ね上がり電圧を小さくできるので、ＩＧＢＴチップ５ａ〜５ｄを保護するスナバコンデンサ２１を小さくできる。
【００６２】
図１３は、このパワー半導体モジュール１００を使用する場合のスナバ回路を接続した図である。スナバ回路はスナバコンデンサ２１であり、Ｐ端子１０およびＭ端子９の間とＭ端子９およびＮ端子１１の間に接続する。
【００６３】
この発明では、ケース１７内の相互インダクタンスが小さくなるため、スナバコンデンサ２１を小さくすることができる。
尚、実施例１では４個の導電パターン付絶縁基板１，２，３，４を放熱板３０に固着した場合について説明したが、他の態様の導電パターン付絶縁基板を用いてもよい。例えば、図２２（ａ）または図２２（ｂ）に示す導電パターン付絶縁基板５０，５１のいずれかを２つ放熱板３０に並べて固着してもよい。導電パターン付絶縁基板５０は導電パターン付絶縁基板１，２のセラミック基板３２を一体としたものに相当し、導電パターン付絶縁基板５１は導電パターン付絶縁基板１，４のセラミック基板３２を一体としたものに相当している。このような絶縁基板を用いても部品の共通化を図ることができ、コストを低減できる。また、セラミック基板３２をさらに大きくして、４個の導電パターン付絶縁基板１，２，３，４を一体とし、導電パターンである導電層を図１と同じように配置した導電パターン付絶縁基板（図２２（ｃ）参照）を用いても同様の効果がある。
【００６４】
また、このパワー半導体モジュール１００を３個用いると、図１８のような出力端子がＵ端子、Ｖ端子、Ｗ端子の３相の３レベルインバータが構成され、２個用いると出力端子がＵ端子、Ｖ端子の単相の３レベルインバータが構成される。
【実施例２】
【００６５】
図１４は、この発明の第２実施例のパワー半導体モジュールの構成図であり、同図（ａ）は要部平面図、同図（ｂ）は要部側面図である。また、図１５は、端子配置を示すケースの上面図である。また、図１６は、パワー半導体モジュールのケース内に流れる電流の様子を示す図である。図１７は、図１４のチップ配置まで考慮した等価回路図である。
【００６６】
図１４のパワー半導体モジュール２００は、図１のパワー半導体モジュール１００と対比すると、同じ導電パターン付絶縁基板１，２，３，４、ＩＧＢＴチップ５ａ，５ｂ、ＦＷＤチップ６ａ，６ｂおよび逆阻止ＩＧＢＴチップ７ａ，７ｂを用いる点等で共通するが、他方、図１４および図１５に示すようにＵ端子８をＰ端子１０側へ移動させ、制御端子１３をＮ端子１１側へ移動させた点で異なっている。そのため、制御端子１３側から、Ｎ端子１１，Ｍ端子９，Ｐ端子１０の順に配置され、Ｕ端子８はＰ端子１０の横に配置される。また、逆阻止ＩＧＢＴ７ａ，７ｂが固着されている導電パターン付絶縁基板３，４は制御端子１３が固定されているケース１７側面の内側に沿って配置されている。
【００６７】
この構成により、図１６に示すようにケース１７内のＵ端子８とＭ端子９に流れる電流Ｉ１０とＩ１２およびＩ２１とＩ２０の向きが逆になり、図１の場合より相互インダクタンスを小さくすることができる。
【００６８】
また、この構成でも図１５に示すように、Ｕ端子８の露出する接続用端部８ａと制御端子１３との距離Ｌ２は、Ｐ端子１０の露出する接続用端部１０ａとは同じであるが、他の２端子の露出した接続用端部９ａ，１１ａに比べると大きくなり、Ｕ端子８から放射されるノイズが制御端子１３に導入されるのを低減することができる。
【００６９】
また、図１４の場合も回生動作では電流は図１２と同様の経路となるので、図１２と同様に相互インダクタンスを小さくできる。
さらに、導電パターン付絶縁基板３，４の配置を上記のとおりとし、制御端子１３側の導電パターン上に逆阻止ＩＧＢＴ７ａ、７ｂを配置したので、Ｕ端子８を跨ぐようにＭ端子９を配置することができ、モジュール内における相互インダクタンスの低減を図ることができる。
【符号の説明】
【００７０】
１，２，３，４，５０，５１，５２  導電パターン付絶縁基板
１ａ，２ａ，３ａ，４ａ，５０ａ，５１ａ，５２ａ  第１導電層
１ｂ，２ｂ，３ｂ，４ｂ，５０ｂ，５１ｂ，５２ｂ  第２導電層
１ｃ，２ｃ，３ｃ，４ｃ，５０ｃ，５１ｃ，５２ｃ  第３導電層
５ａ，５ｂ  ＩＧＢＴチップ
６ａ，６ｂ  ＦＷＤチップ
７ａ，７ｂ  逆阻止ＩＧＢＴチップ
８    Ｕ端子
８ａ  Ｕ端子の接続用端部
９    Ｍ端子
９ａ  Ｍ端子の接続用端部
１０    Ｐ端子
１０ａ  Ｐ端子の接続用端部
１１    Ｎ端子
１１ａ  Ｎ端子の接続用端部
１２    枠
１３    制御端子
１４    ゲート配線導体
１５    蓋
１６    穴
１７    ケース
１８ａ，１８ｂ，１８ｃ，１８ｄ  外部配線バー
１９、２０  ワイヤ
２１    スナバコンデンサ
３０    放熱板
３１    裏面導電層
３２    セラミック基板
１００，２００  パワー半導体モジュール
Ｔ１  上アーム回路（ＩＧＢＴチップ５ａ，ＦＷＤチップ６ａを備える第１回路）
Ｔ２  下アーム回路（ＩＧＢＴチップ５ｂ，ＦＷＤチップ６ｂを備える第２回路）
Ｔ３  中間回路（逆阻止ＩＧＢＴチップ７ａ，７ｂ）
Ｉ１０，Ｉ１１，Ｉ１２  電流（負荷電流）
Ｉ２０，Ｉ２１，Ｉ２２  電流（回生電流）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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