(57)【特許請求の範囲】
【請求項１】
基準クロック信号を発生する発振回路と、
該発振回路によって発生された基準クロック信号に応じた信号を周波数変調して周波数拡散した第２のクロック信号を発生し、該第２のクロック信号に基づいてＣＣＤラインイメージセンサを駆動するＣＣＤ駆動信号を生成するタイミング発生回路と、
前記ＣＣＤ駆動信号によって駆動され、原稿の画像を読み取ってアナログ画像信号に変換して出力するＣＣＤラインイメージセンサと、
該ＣＣＤラインイメージセンサから出力される前記アナログ画像信号をデジタル画像信号に変換して出力するＡ／Ｄコンバータを含む信号処理回路とを備えた画像読取装置において、
前記タイミング発生回路が、前記第２のクロック信号に基づいて読み出しクロック信号を生成する手段と、波形ＲＯＭに格納した三角波の波形データを前記読み出しクロック信号によって読み出して、前記基準クロック信号に応じた信号を周波数変調して前記第２のクロック信号を発生する手段とを有し、
暗状態において前記ＣＣＤ駆動信号によって前記ＣＣＤラインイメージセンサを駆動した際に、前記信号処理回路から出力されるデジタル画像信号を、前記読み出しクロック信号によってサンプリングして補正用波形データとして格納した波形メモリと、
原稿画像読み取り状態において、前記読み出しクロック信号によって前記波形メモリから読み出される補正用波形データをその振幅と位相を調整して、デジタル信号のまま前記Ａ／Ｄコンバータから出力されるデジタル画像信号に加算するか、あるいはアナログ信号に変換して前記Ａ／Ｄコンバータに入力する前のアナログ画像信号に加算する画像信号補正手段とを設けた
ことを特徴とする画像読取装置。
【請求項２】
前記画像信号補正手段は、前記波形メモリから読み出された補正用波形データに乗算係数を乗算して振幅を調整し、該補正用波形データの位相を選択的に反転させる乗算／反転回路を有していることを特徴とする請求項１に記載の画像読取装置。
【請求項３】
前記波形メモリから読み出された補正用波形データを、前記デジタル画像信号に重畳されたノイズ波形と振幅が一致し位相が反転するように、乗算／反転回路の前記乗算係数と位相を反転するかしないかを設定する手段を備えたことを特徴とする請求項２に記載の画像読取装置。
【請求項４】
前記画像信号補正手段が、振幅と位相を調整した前記補正用波形データをアナログ信号に変換するＤ／Ａコンバータを有することを特徴とする請求項１乃至３のいずれか一項に記載の画像読取装置。
【請求項５】
前記信号処理回路が集積回路として構成され、該集積回路内に前記波形メモリ及び前記画像信号補正手段が設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の画像読取装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の画像読取装置と、該画像読取装置が読み取って出力する画像信号に基づいて画像を形成する画像形成部とを備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＭＩ対策のためにＳＳＣＧ変調を適用した画像読取装置及びそれを備えた画像形成装置に関する。
【背景技術】
【０００２】
近年、画像データの読取速度は高速化が図られており、これに伴い読取動作クロックの周波数も上がり、電磁波強度規制（ＦＣＣ：Federal Communications Commission、ＶＣＣＩ:Voluntary Control Council for Information Technology Equipment等）に対しての電磁波障害（ＥＭＩ：Electromagnetic Interference）対策が必須となっている。
【０００３】
このＥＭＩ対策として有効な手段として一般的にＳＳＣＧ（Spread Spectrum Clock Generator）が用いられている。これは動作クロック周波数に対して微小な範囲でゆっくりした周期で周波数変調をおこなうことでＥＭＩスペクトラムを積分的に平坦化する手法である。
【０００４】
図１３は、このＳＳＣＧを画像読取装置に適用した場合の従来装置の構成の一例を示す。
図１３において、発振器２１から出力される基準のクロック信号ＣＫはＳＳＣＧ回路２２によってＳＳＣＧの周波数変調（以下、「ＳＳＣＧ変調」という）されたクロック信号ＣＫａとなり、ＰＬＬ回路２３に加えられる。ＰＬＬ回路２３は、クロック信号ＣＫａを逓倍してタイミング生成回路２４に基本となるクロック信号ＣＫｂとして出力する。
【０００５】
タイミング生成回路２４は、入力するクロック信号ＣＫｂに基づいてＣＣＤ駆動信号及びＡＦＥ駆動信号を生成し、ＣＣＤ駆動信号はＣＣＤ（Charge Coupled Device）２５へ供給され、ＡＦＥ駆動信号は信号処理ＩＣであるＡＦＥ（Analog Front End）２６に供給される。ここで、タイミング生成回路２４に入力するクロック信号ＣＫｂは、ＳＳＣＧ変調がされたクロック信号ＣＫａに基づいて生成された信号であるので、タイミング生成回路２４から出力されるＣＣＤ駆動信号及びＡＦＥ駆動信号は、全てＳＳＣＧ変調の影響を含む信号となる。
【０００６】
原稿からの反射光を電気信号に変換する光電変換素子であるＣＣＤ２５は、タイミング生成回路２４からの周波数変調されたクロックにより駆動される。ＣＣＤ２５から出力されるアナログ画像信号は、エミッタフォロワ（ＥＦ）回路２７及び交流結合用のコンデンサ２８を介してＡＦＥ２６に出力される。
【０００７】
ＡＦＥ２６は、クランプ回路２９、サンプルホールド（図ではＳ／Ｈ）回路３０、プログラマブルゲインアンプ（図ではＰＧＡ）３１、及びアナログ／デジタル変換回路であるＡ／Ｄコンバータ（図ではＡＤＣ）３２から構成されている。
【０００８】
ＡＦＥ２６に入力したアナログ画像信号は、コンデンサ２８を介して交流結合されたクランプ回路２９で、後のアナログ画像信号をＡＦＥ２６の内部基準電位にクランプされて直流再生がなされ、サンプルホールド回路３０でＡＦＥ駆動信号の１つであるサンプルパルスによりサンプリングされてレベル保持されることによって連続的なアナログ画像信号にされた後、プログラマブルゲインアンプ３１で所定の増幅率に増幅され、Ａ／Ｄコンバータ３２で多ビット（この例では１０ビット）のデジタルデータに変換されて、次段装置へ出力される。
【０００９】
一般的に、画素密度が高くなるほど、また、画像の読取スピードが速くなるほど、画像を読み取るＣＣＤ２５や、その後段で、ＣＣＤ２５が出力するアナログ画像信号に各種信号処理を施すＡＦＥ２６を駆動するクロック信号の周波数が高くなり、それに伴って電磁波の不要輻射が多くなる。
【００１０】
そこで、このような問題を防止するため、上述した例では、クロック信号を生成するために用いる発振器２１の後段にＳＳＣＧ回路２２を設けて（発振器２１の内部にＳＳＣＧ変調機能を有する場合もある）、周波数のピーク部分の不要輻射強度を軽減している。
【００１１】
すなわち、クロック信号ＣＫは、図１４における波形Ｓ１に示すような鋭いピークのあるスペクトル特性をもつが、そのクロック信号ＣＫがＳＳＣＧ回路２２によりＳＳＣＧ変調されるとその周波数分布が拡散されて、同図における波形Ｓ２に示すような鋭いピークのないスペクトル特性のクロック信号ＣＫａとなり、不要輻射強度を小さくすることが可能になる。
【００１２】
しかし、このような画像読取装置の回路構成において、アナログ系のタイミング発生回路２４にＳＳＣＧ変調されたクロック信号ＣＫｂを使用すると、ＣＣＤ２５の出力波形のオフセット電圧レベルがクロック信号ＣＫｂのＳＳＣＧ変調に同期して変化することが原因で、同一濃度のレベルの画像を読み取った場合でも画像信号のレベルが１主走査ライン中で周期的に変動し、レベルの高低が発生するという問題が生じる。
【００１３】
この現象について、図１５（ａ），（ｂ）を参照して説明する。
通常、ＣＣＤ２５を駆動する駆動クロック信号としては、発振精度が５０ｐｐｍ〜１００ｐｐｍといった高精度の基準クロックから生成するのが一般であるが、上述のように不要輻射強度の不具合への対策のためにＳＳＣＧ変調を行った場合には、図１５（ｂ）に示すように横軸を時間、縦軸を周波数とすると、時間経過と共に周波数が変化することになる。
【００１４】
例えば、基準クロックの周波数（基準周波数）を中心として、図１５（ｂ）に破線で示す±０．５％から±１．０％程度の所定の幅内で、滑らかに周波数が推移するように駆動クロック信号が変動する。この周波数変動は、規則正しい周波数拡散周期（図１５（ｂ）に示す変調周期）をもっている。したがって、基準周波数に対してクロック周期が短くなる方向（高周波側：＋側周期）へ所定の変調幅分変化した後は、同じ変調プロファイルに沿ってクロック周期が長くなる方向（低周波側：−側）へ所定の変調幅分変化するような変調サイクルを繰り返し、基準周波数に戻る。これにより、変調周期の１／２毎に基準周波数と位相が合うタイミングが発生することになる。
【００１５】
図１５（ａ）は、白画像又は均一な明るさの画像を主走査方向に読み取ったときの画素レベルの変調周期に対する変動を示しており、横軸を時間、縦軸を画像レベル（画素レベル）とした場合、変調周期に同期して画素レベルが変動する。なお、そのレべル変動の位相は変調波形に対して１８０度反転する場合もある。
【００１６】
この図１５（ａ）には、１ライン中での画素レベルの変動を示したが、これを何ラインも繰り返していると、結果として図１６に示すように画素レベルの高低がスジＰＰとして読取画像に細かく表われ、人間の目にはモアレ状になって見えてくるという不具合となる。
【００１７】
このような不具合に対して、例えば特許文献１においては、ＰＬＬ（Phase Locked Loop）のループフィルタ回路によって、クロック信号の周波数変調に同期した電圧信号を取り出し、その電圧信号（アナログ信号）を、クロック信号の周波数変調に同期したノイズが重畳しているＣＣＤからのアナログ出力に逆相の状態で印加することによって、ノイズを除去することが提案されている。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、このようなＳＳＣＧ変調に用いる三角波は、図１７（ａ）に示すように、理想的な三角波の形状をしているが、この波形が実際にＰＬＬ回路（図１３におけるＰＬＬ回路２３に相当）内部の発振回路に印加されるとＶＣＯ（voltage controlled oscillator)の感度や直線性が原因となって、ＶＣＯから出力される信号の波形は、振幅及び位相がずれることによって歪む。そして、この信号の歪みはそのままＰＬＬ回路が出力するクロック信号に図１７（ｂ）に実線で示す波形のように現れることになる（破線で示すのはＰＬＬ回路に入力したクロック信号の波形）。
【００１９】
そして、このように波形が歪んだクロック信号によって駆動されるＣＣＤから出力される画像信号には、そのクロック信号に含まれるＳＳＣＧ変調に同期したノイズが重畳するとともに、その波形にはＶＣＯの出力信号の歪みが原因となる更なる歪みが加わることとなる。そのため、ＣＣＤから出力される画像信号の画素レベルは図１７（ｃ）に実線で示す波形のように歪む。図１７（ｃ）に破線で示す波形は歪まない場合の波形である。
【００２０】
特許文献１に記載された発明では、クロック信号の図１７（ｂ）に実線で示した波形に応じてＣＣＤから出力されるアナログ画像信号の変動と逆位相の補正信号を用いて、図１７（ｃ）に実線で示した波形のノイズが重畳した信号を補正するようにしている。
しかし、補正信号の信号伝送がアナログ波形での信号伝送になるので、信号を補正する段階ではクロック信号が、図１７（ｂ）に実線で示した波形の状態から、伝送路上のノイズの影響及び周波数特性の影響によってさらに歪んでしまうことがある。そうすると、補正信号と補正される信号との信号波形の形状（三角波の位相や形状）が異なってしまい、実際に補正をかけてもノイズ成分を取り切れない状態になる。
【００２１】
この発明は、このような問題を解決するためになされたものであり、ＥＭＩ対策のためにＳＳＣＧ変調を適用した画像読取装置及びそれを備えた画像形成装置において、画像読取装置が読み取った画像信号に重畳されるノイズを確実に除去することを目的とする。
【課題を解決するための手段】
【００２２】
この発明による画像読取装置は、基準クロック信号を発生する発振回路と、それによって発生された基準クロック信号に応じた信号を周波数変調して周波数拡散した第２のクロック信号を発生し、その第２のクロック信号に基づいてＣＣＤラインイメージセンサを駆動するＣＣＤ駆動信号を生成するタイミング発生回路と、そのＣＣＤ駆動信号によって駆動され、原稿の画像を読み取ってアナログ画像信号に変換して出力するＣＣＤラインイメージセンサと、そのＣＣＤラインイメージセンサから出力されるアナログ画像信号をデジタル画像信号に変換して出力するＡ／Ｄコンバータを含む信号処理回路とを備えた画像読取装置において、上記の目的を達成するため、次のように構成したことを特徴とする。
【００２３】
上記タイミング発生回路が、上記第２のクロック信号に基づいて読み出しクロック信号を生成する手段と、波形ＲＯＭに格納した三角波の波形データを上記読み出しクロック信号によって読み出して、上記基準クロック信号に応じた信号を周波数変調して上記第２のクロック信号を発生する手段とを有し、
さらに、暗状態において上記ＣＣＤ駆動信号によって上記ＣＣＤラインイメージセンサを駆動した際に、上記信号処理回路から出力されるデジタル画像信号を、上記読み出しクロック信号によってサンプリングして補正用波形データとして格納した波形メモリと、
原稿画像読み取り状態において、上記読み出しクロック信号によって上記波形メモリから読み出される補正用波形データをその振幅と位相を調整して、デジタル信号のまま上記Ａ／Ｄコンバータから出力されるデジタル画像信号に加算するか、あるいはアナログ信号に変換して上記Ａ／Ｄコンバータに入力する前のアナログ画像信号に加算する画像信号補正手段とを設ける。
【００２４】
上記画像信号補正手段は、上記波形メモリから読み出された補正用波形データに乗算係数を乗算して振幅を調整し、その補正用波形データの位相を選択的に反転させる乗算／反転回路を有しているとよい。
その場合、上記波形メモリから読み出された補正用波形データを、上記デジタル画像信号に重畳されたノイズ波形と振幅が一致し位相が反転するように、上記乗算／反転回路の乗算係数と位相を反転するかしないかを設定する手段を備えるのが望ましい。
上記画像信号補正手段が、振幅と位相を調整した補正用波形データをアナログ信号に変換するＤ／Ａコンバータを有するようにしてもよい。
上記信号処理回路を集積回路として構成し、その集積回路内に上記波形メモリ及び上記画像信号補正手段を設けるとなおよい。
【００２５】
この発明による画像形成装置は、上記いずれかの画像読取装置と、その画像読取装置が読み取って出力する画像信号に基づいて画像を形成する画像形成部とを備えたことを特徴とする。
【発明の効果】
【００２６】
この発明による画像読取装置及びそれを備えた画像形成装置は、ＥＭＩ対策のためにＳＳＣＧ変調を適用しても、画像読取装置が読み取った画像信号に重畳されるノイズを確実に除去することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明による画像読取装置の一実施例の概略構成図である。
【図２】図１におけるセンサボード１１２の構成の一例を示すブロック図である。
【図３】図２におけるタイミング発生部１１９の構成の一例を示すブロック図である。
【図４】図３におけるＰＬＬ回路１１９ａの構成の一例を示すブロック図である。
【図５】本発明の実施例によるＳＳＣＧ変調の影響によるノイズの除去について説明する際に参照する波形図である。
【図６】本発明による画像読取装置の製造工程の出荷時に治具を用いて補正用波形データを実測する際の構成の要部を示すブロック図である。
【図７】図１における制御ボード１１５のＣＰＵが実行する位相決定処理の一例を示すフローチャートである。
【図８】同じくそのＣＰＵが実行する乗算値決定処理の一例を示すフローチャートである。
【図９】図８のステップ１７における乗算係数Ｘｃの算出方法について説明するための波形の一部を示す図である。
【図１０】同じく乗算係数の算出方法について説明するための図である。
【図１１】図１におけるセンサボード１１２の他の構成の例を示すブロック図である。
【図１２】図１におけるセンサボード１１２のさらに他の構成の例を示すブロック図である。
【図１３】ＳＳＣＧ回路を用いた画像読取装置の従来の構成例を示すブロック図である。
【図１４】ＳＳＣＧ回路による変調の効果を説明するための波形図ある。
【図１５】ＳＳＣＧ変調されたクロック信号を使用した場合の画像信号に現れるノイズについて説明するための波形図である。
【図１６】そのノイズによって読取信号にモアレが生じる様子を示す図である。
【図１７】従来装置における不具合の発生について説明するための波形図である。
【図１８】本発明による画像読取装置を備えた画像形成装置の一実施例を示す概略構成図である。
【発明を実施するための形態】
【００２８】
以下、添付図面を参照しながら、この発明の実施の形態を詳細に説明する。
【００２９】
〔画像読取装置の実施例〕
図１は、本発明による画像読取装置の一実施例の概略構成図である。
この図１において、画像読取装置の筐体１０１の上面には、コンタクトガラス１０２が配設されており、このコンタクトガラス１０２には、読取原稿１０３が載置される。通常、読取原稿１０３の背面には、読取原稿１０３の読取面をコンタクトガラス１０２へ密着させるための圧板が設けられているが、図では、省略している。また、コンタクトガラス１０２の左端（読取開始位置）には、シェーディング補正用の白基準画像を構成するため白基準板１０４が設けられている。
【００３０】
ランプ１０５は、読取原稿１０３の原稿面を照明するものであり、原稿面からの反射光は、第１ミラー１０６、第２ミラー１０７、および、第３ミラー１０８で順次反射され、レンズ１１１に導かれ、そのレンズ１１１により集束されて、センサボード１１２に設けられたＣＣＤラインイメージセンサ１１３上に結像するように照射される。
【００３１】
また、ランプ１０５と第１ミラー１０６は、第１キャリッジ１０９に搭載されて副走査方向ＳＳへ往復移動されるとともに、第２ミラー１０７および第３ミラー１０８は、第２キャリッジ１１０に搭載されて副走査方向ＳＳへ往復移動する。また、コンタクトガラス１０２からＣＣＤラインイメージセンサ１１３までの光路長を一定の長さに維持するために、第２キャリッジ１１０は、第１キャリッジ１０９の１／２の速度で移動する。
【００３２】
センサボード１１２は、ＣＣＤラインイメージセンサ１１３を駆動すると共に、ＣＣＤラインイメージセンサ１１３から出力される各画素毎の受光量（原稿画素の明暗に対応する）に応じた読取画像信号（アナログ画像信号）を信号処理ＩＣであるＡＦＥ（アナログフロントエンド）により処理し、その処理後のデジタル画像信号等を信号線１１４を介して制御ボード１１５に出力する。また、この信号線１１４を介して、センサボード１１２への制御信号等が制御ボード１１５のＣＰＵ（図示略）からセンサボード１１２へ出力される。
【００３３】
制御ボード１１５は、画像処理部及びＣＰＵ（中央処理装置）を備え、入力するデジタル画像信号に対して種々の画像処理を適用して出力画像データに変換するとともに、センサボード１１２の動作も制御するものである。
【００３４】
図２はセンサボード１１２の構成の一例を、図３はセンサボード１１２に設けられるタイミング発生部１１９の構成の一例を、図４はタイミング発生部１１９に設けられるＰＬＬ回路１１９ａの構成の一例をそれぞれ示している。これらの図において、アナログ信号の信号線は細線で、デジタル信号の信号線は太線でそれぞれ示している。以降の他のブロック図においても同様である。
【００３５】
図２及び図３において、発振器１１８から出力される基準クロック信号ＣＫ１は、タイミング発生部（ＴＧ）１１９に加えられる。
タイミング発生部１１９は図３に示すように、ＳＳＣＧ機能付きのＰＬＬ回路１１９ａとタイミング発生回路１１９ｂとレジスタ部１１９ｃとを備えている。
ＰＬＬ回路１１９ａは、入力した基準クロック信号ＣＫ１に基づいて、ＳＳＣＧ機能によって周波数拡散が施された所望の周波数の第２のクロック信号ＣＫ２を形成する。
【００３６】
タイミング発生回路１１９ｂは、ＰＬＬ回路１１９ａからの第２のクロック信号ＣＫ２に基づいて、ＣＣＤラインイメージセンサ１１３を駆動するためのＣＣＤ駆動信号ＤＤ、図２によって後述するＡＦＥ１２４を駆動するためのＡＦＥ駆動信号ＤＥ、およびＰＬＬ回路の波形ＲＯＭ１１９ａｂと上記ＡＦＥ１２４内の波形メモリ１２４Ａに供給する読み出しクロック信号ＣＣｒを発生する。
【００３７】
ＰＬＬ回路１１９ａは、ＳＳＣＧ変調の変調プロファイルデータとして三角波を形成するデジタルデータを格納した波形ＲＯＭ１１９ａｂを有しており、この波形ＲＯＭ１１９ａｂは、タイミング生成回路１１９ｂが出力する読み出しクロック信号ＣＣｒによって、格納されている三角波を形成するためのデジタルデータが順次読み出される。
また、レジスタ部１１９ｃは、このタイミング発生部１１９の各部の動作を制御するための各種データや各部の動作状況を表わすステータス情報などを保存するためのものであり、図１に示した制御ボード１１５のＣＰＵによってその内容がアクセスされる。
【００３８】
このＰＬＬ回路１１９ａの詳細を図４によって説明する。
発振器１１８は水晶発振子１１８ａを用いた水晶発振器であり、ＰＬＬ回路１１９ａは、その発振器１１８から出力される基準クロック信号である第１のクロック信号ＣＫ１を所定の分周率（分周比）で分周する分周器１１９ａｃと、このＰＬＬ回路１１９ａが出力する第２のクロック信号ＣＫ２を所定の分周率で分周する分周器１１９ａｄと、分周器１１９ａｃの出力と分周器１１９ａｄの出力とを位相比較する位相比較器１１９ａｅとを備えている。
【００３９】
さらに、位相比較器１１９ａｅの比較結果（遅れ位相／進み位相）に基づいて、対応する値の電流を出力するチャージポンプ回路１１９ａｆと、そのチャージポンプ回路１１９ａｆの出力を積分して対応する電圧に変換するとともにチャージポンプ回路１１９ａｆの出力ノイズを除去するためのフィルタ回路（ループフィルタ）１１９ａｇと、Ｄ／Ａコンバータ（図ではＤＡＣ）１１９ａｊ及び電圧制御発振器であるＶＣＯ１１９ａｉも備えている。
【００４０】
そして、波形ＲＯＭ１１９ａｂから読み出される波形データをＤ／Ａコンバータ１１９ａｊによってアナログ信号に変換し、それを加算回路１１９ａｈによってフィルタ回路１１９ａｇの出力に加算して、そのアナログ信号(電圧信号)によってＶＣＯ１１９ａｉの発振周波数を制御し、そのＶＣＯ１１９ａｉの発振出力信号を第２のクロック信号ＣＫ２として出力する。
このようにして、基準クロック信号に応じた信号であるフィルタ回路１１９ａｇの出力電圧が、加算回路１１９ａｈを通して波形ＲＯＭ１１９ａｂから出力されるＳＳＣＧ変調のプロファイル（三角波）で値が周期的に変化し、それによって、ＶＣＯ１１９ａｉから出力される第２のクロック信号ＣＫ２は、ＳＳＣＧ変調（周波数変調）された信号となる。
【００４１】
このときのＳＳＣＧ変調の変調周期は、波形ＲＯＭ１１９ａｂに格納した三角波の波形データの１周期分のサンプル数と、波形ＲＯＭ１１９ａｂから波形データを読み出すための読み出しクロック信号ＣＣｒの周波数に基づいて定まる。それとともに、ＳＳＣＧ変調の変調の深さ（周波数変調度）は、波形ＲＯＭ１１９ａｂに格納した三角波の振幅を変えることによって変えることができる。
【００４２】
なお、分周器１１９ａｃ，１１９ａｄの分周比は、例えば、外部のＣＰＵにより設定することが可能であり、それによって、ＰＬＬ回路１１９ａが出力する第２のクロック信号ＣＫ２の周波数を、そのＣＰＵが適宜変更することが可能になる。
【００４３】
図２に戻り、ＣＣＤラインイメージセンサ１１３は、タイミング発生部（ＴＧ）１１９からのＣＣＤ駆動信号ＤＤによって駆動されて原稿の画像を読み取り、その各部（画素）の明暗に対応する受光量に応じたアナログ信号を出力する。この例ではＲＧＢフルカラー読取機能を備え、読み取った画像の各色成分である赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各アナログ画像信号を、それぞれ読取画素の奇数番目の信号を順次出力するチャネルと、偶数番目の信号を順次出力するチャネルの２つのチャネルに分離して出力する。
【００４４】
例えば、赤色成分のアナログ画像信号については、その奇数番目の画素の信号をＰＲｏとして順次出力し、偶数番目の画素の信号をＰＲｅとして順次出力する。また、緑色成分のアナログ画像信号については、その奇数番目の画素の信号をＰＧｏとして順次出力し、偶数番目の画素の信号をＰＧｅとして順次出力する。さらに、青色成分のアナログ画像信号については、その奇数番目の画素の信号をＰＢｏとして順次出力し、偶数番目の画素の信号をＰＢｅとして順次出力する。
【００４５】
そして、赤色成分の信号ＰＲｏ，ＰＲｅは、それぞれエミッタフォロア回路（図ではＥＦ）１２１ａ，１２１ｂ及び交流結合用のコンデンサ１２２ａ，１２２ｂを順次介して、信号処理ＩＣであるＡＦＥ（アナログフロントエンド）１２４の赤色成分の信号を処理するためのＲ信号処理部１２４Ｒに入力する。
【００４６】
同様に、緑色成分の信号ＰＧｏ,ＰＧｅは、それぞれエミッタフォロア回路１２１ｃ，１２１ｄ及び交流結合用のコンデンサ１２２ｃ，１２２ｄを順次介して、ＡＦＥ１２４の緑色成分の信号を処理するためのＧ信号処理部１２４Ｇに入力する。
また、同様に、青色成分信号ＰＢｏ，ＰＢｅは、それぞれエミッタフォロア回路１２１ｅ，１２１ｆ及び交流結合用のコンデンサ１２２ｅ，１２２ｆを順次介して、ＡＦＥ１２４の緑色成分の信号を処理するためのＢ信号処理部１２４Ｂに入力する。
【００４７】
Ｒ信号処理部１２４Ｒ、Ｇ信号処理部１２４Ｇ、およびＢ信号処理部１２４Ｂは、いずれも奇数番目の画素の信号用と偶数番目の画素の信号用の２系統ずつの信号処理回路を有しているが、各信号処理部１２４Ｒ,１２４Ｇ，１２４ｂは共通の構成を備えているので、Ｒ信号処理部１２４Ｒについてのみ詳細に説明し、Ｇ信号処理部１２４ＧとＢ信号処理部１２４Ｂについては説明を省略する。
また、このＡＦＥ１２４内には、画像信号に重畳されるノイズを除去するための補正用波形データを格納した波形メモリ１２４Ａを設けている。その詳細に関しては後述する。
【００４８】
Ｒ信号処理部１２４Ｒは、コンデンサ１２２ａ，１２２ｂを介して交流結合によって入力する信号ＰＲｏ，ＰＲｅに対して、それぞれクランプ回路１３１，１３７、サンプルホールド回路（図ではＳ／Ｈ）１３２，１３８、プログラマブルゲインアンプ（図ではＰＧＡ）１３３，１３９、Ａ／Ｄコンバータ（図ではＡＤＣ）１３４，１４０、加算回路１３５，１４１、及び乗算／反転回路１３６，１４２を有するとともに、２系統の各加算回路１３５，１４１の出力のいずれかを次段へ出力するマルチプレクサ１４３を有する。
この実施例では、ＡＦＥ１２４が、ＣＣＤラインイメージセンサ１１３から出力されるアナログ画像信号をデジタル画像信号に変換して出力するＡ／Ｄコンバータ１３４，１４０を含む信号処理回路である。
【００４９】
ここで、Ｒ信号処理部１２４Ｒに入力した信号ＰＲｏ，ＰＲｅは、クランプ回路１３１，１３７でＡＦＥ１２４の内部基準電位にクランプされて直流再生がなされ、サンプルホールド回路１３２，１３８でＡＦＥ駆動信号ＤＥの１つであるサンプルパルスによりサンプリングされてレベル保持されることによって連続的なアナログ画像信号にされる。
その後、ＡＦＥ駆動信号ＤＥのうちの増幅制御パルスによりプログラマブルゲインアンプ１３３，１３９が動作して、所定の増幅率でそのアナログ画像信号を増幅し、ＡＦＥ駆動信号ＤＥのうちのＡ／Ｄ変換パルスによってＡ／Ｄコンバータ１３４，１４０が動作して、その増幅されたアナログ画像信号を多ビット（例えば１０ビット）のデジタルデータであるデジタル画像信号に変換して、加算回路１３５，１４１の一方の入力端に入力させる。
【００５０】
なお、図２では、タイミング発生部１１９から出力されるＡＦＥ駆動信号ＤＥうちのサンプルパルスが、Ｒ信号処理部１２４Ｒ内のサンプルホールド回路１３２，１３８と、Ｇ信号処理部１２４Ｇ及びＢ信号処理部１２４Ｂ内の各サンプルホールド回路に直列に印可されるかのように信号線を簡略化して図示しているが、実際には、各サンプルホールド回路に所定のタイミングで個別に印可される。
【００５１】
同様に、ＡＦＥ駆動信号ＤＥのうちの増幅制御パルスは、Ｒ信号処理部１２４Ｒ内のプログラマブルゲインアンプ１３３，１３９と、Ｇ信号処理部１２４Ｇ及びＢ信号処理部１２４Ｂ内の各プログラマブルゲインアンプに、所定のタイミングで個別に印可される。
また、ＡＦＥ駆動信号ＤＥのうちのＡ／Ｄ変換パルスも、Ａ／Ｄコンバータ１３４，１４０と、Ｇ信号処理部１２４Ｇ及びＢ信号処理部１２４Ｂ内の各Ａ／Ｄコンバータに、所定のタイミングで個別に印可される。
さらに、波形メモリ１２４Ａから読み出された補正用波形データも、Ｇ信号処理部１２４Ｇ及びＢ信号処理部１２４Ｂ内の各乗算・反転回路にも、それぞれ入力される。
【００５２】
また、加算回路１３５，１４１の他方の入力端には、乗算／反転回路１３６，１４２から出力される信号が加えられている。乗算／反転回路１３６，１４２は、読み出しクロック信号ＣＣｒに同期して波形メモリ１２４Ａから読み出される波形データ（詳細は後述する）を入力し、その波形データの値を指定された乗算係数で乗算し、その乗算結果の値を、指定された位相状態に応じて反転するか又は非反転（反転しない）にする。
【００５３】
この乗算／反転回路１３６，１４２から出力される信号は、ＳＳＣＧ変調によるノイズをデジタル画像信号から除去するための補正信号（補正用デジタル信号）に相当する。また、乗算／反転回路１３６，１４２がそれぞれ使用する乗算係数の値、及び信号を反転するか又は非反転にするかを決定するための位相状態の値は、各々レジスタ部１２４Ｃに保存される。なお、このレジスタ部１２４Ｃは、図１に示した制御ボード１１５のＣＰＵによりその内容がアクセスされる。したがって、乗算／反転回路１３６，１４２がそれぞれ使用する乗算係数の値、及び信号を反転するか又は非反転にするかを決定するための位相状態の値は、そのＣＰＵにより設定される。
【００５４】
加算回路１３５は、Ａ／Ｄコンバータ１３４から出力される読取画素の奇数番目に対応した赤色成分のデジタル画像信号と、乗算／反転回路１３６から出力される補正用デジタル信号とを加算し、その加算結果を例えば１０ビットのデジタル画像信号としてマルチプレクサ１４３へ出力する。また、加算回路１４１は、Ａ／Ｄコンバータ１４０から出力される読取画素の偶数番目に対応した赤色成分のデジタル画像信号と、乗算／反転回路１４２から出力される補正用デジタル信号とを加算し、その加算結果を例えば１０ビットのデジタル画像信号としてマルチプレクサ１４３へ出力する。
【００５５】
そして、マルチプレクサ１４３は、加算回路１３５から出力される読取画素の奇数番目に対応したデジタル画像信号と、加算回路１４１から出力される読取画素の偶数番目に対応したデジタル画像信号とを交互に選択して出力し、読取画素の奇数番目のチャネルのデジタル画像信号と偶数番目のチャネルのデジタル画像信号とを連結して、１主走査分の読取画素の赤色成分の１０ビットのデジタル画像信号を形成し、インタフェース１２４Ｄを介して次段の画像処理部（図示を省略）へ出力すると共に、ピークボトム検出回路１２５へも出力する。
【００５６】
同様にして、Ｇ信号処理部１２４Ｇは、１主走査分の読取画素の緑色成分の１０ビットのデジタル画像信号を形成し、インタフェース１２４Ｄを介して、次段の画像処理部へ出力すると共に、ピークボトム検出回路１２６へ出力する。
【００５７】
また、Ｂ信号処理部１２４Ｂも同様にして、１主走査分の読取画素の青色成分の１０ビットのデジタル画像信号を形成し、インタフェース１２４Ｄを介して、次段の画像処理部へ出力すると共に、ピークボトム検出回路１２７へも出力する。
【００５８】
次に、この実施例によるＳＳＣＧ変調の影響によるノイズの除去について説明する。
まず、図２の波形メモリ１２４Ａに格納される波形データは、暗状態でＣＣＤラインイメージセンサ１１３をＣＣＤ駆動信号ＤＤによって駆動した際に実測して取得した暗時読み取りデジタル画像信号であり（詳細は後述）、補正用波形データとして用いられる。
【００５９】
そして、波形メモリ１２４Ａから読み出した補正用波形データとデジタル画像信号に含まれるノイズとの振幅が揃うように、さらには補正用波形データとデジタル画像信号に含まれるノイズの位相が逆相の関係となるように、波形メモリ１２４Ａから読み出した補正用波形データをそれぞれ乗算／反転回路１３６，１４２で調整した後に、加算回路１３５，１４１で加算することによって、読み取ったデジタル画像信号からＳＳＣＧ変調の影響によるノイズを除去することができる。
【００６０】
例えば、Ｒ信号処理部１２４Ｒにおいて、Ａ／Ｄコンバータ１３４，１４０からそれぞれ出力されるデジタル画像信号を統合して１主走査分のデジタル画像信号を形成する場合、Ａ／Ｄコンバータ１３４，１４０からそれぞれ出力されるデジタル画像信号にはＳＳＣＧ変調の影響によるノイズが重畳されているから、そのまま統合して１主走査分のデジタル画像信号を形成すると、そのデジタル画像信号の各画素レベルは、図５（ａ）に波形Ａで示すように、ＳＳＣＧ変調の影響によるノイズが重畳することになる。
【００６１】
そのため、波形メモリ１２４Ａと、画像信号補正手段を構成する乗算／反転回路１３６，１４２と加算回路１３５，１４１を設けて、波形メモリから読み出される補正用波形データによって、デジタル画像信号に重畳されたＳＳＣＧ変調の影響によるノイズを除去するように補正する。
その波形メモリ１２４Ａからの補正用波形データの読み出しタイミングは、タイミング発生部１１９の図３に示したＰＬＬ回路１１９ａの波形ＲＯＭ１１９ａｂから三角波データを読み出す際に用いられるのと同じ読み出しクロック信号ＣＣｒにより規定されるから、ＳＳＣＧ変調の振幅の変化に対応して、補正用波形データの振幅も変化する。
このように補正用波形データの振幅の変化とＳＳＣＧ変調の振幅の変化との関係が一定のタイミングとなるのは、後述する補正用波形データの実測時における補正用波形データの読み取りを、ＳＳＣＧ変調の変調プロファイルの振幅変化に対応して行うようにすることで可能になる。
【００６２】
そして、加算回路１３５，１４１により、白画像又は一定の明るさの画像を主走査方向に読み取った場合の画像信号の奇数番目の画素と偶数番目の画素の各デジタル画像信号と、それに対応する各補正用デジタル信号とを加算した結果をマルチプレクサ１４３によって交互に選択して、主走査分のデジタル画像信号として統合する。それによって、マルチプレクサ１４３から出力される補正後のデジタル画像信号は、デジタル画像信号に含まれていたＳＳＣＧ変調の影響によるノイズが除去され、その画素レベルは図５（ｂ）に示すように、ＳＳＣＧ変調の影響によるノイズが除去された一定のデジタル画像信号になる。
【００６３】
次に、補正用波形データを測定して、波形メモリ１２４Ａに格納する処理について説明する。
図６は、この画像読取装置の製造工程の出荷時において、治具を用いて補正用波形データを実測する際の構成の要部を示している。
【００６４】
図６に示すように、治具として、画像読取装置のＡＦＥ１２４から出力されるデジタル画像信号を保存する画像データ保持メモリ２０１を用いる。そして、画像読取装置に読み取り動作を行わせ、ＣＰＵ（不図示）が実行するＳＳＣＧノイズ抽出処理２０２により、画像データ保持メモリ２０１に暗時の読み取りデジタル画像信号を格納させ、その格納した暗時の読み取りデジタル画像信号の波形データを、補正用波形データとして、ＡＦＥ１２４の波形メモリ１２４Ａに格納する。
【００６５】
その波形メモリ１２４Ａからのデータの読み出しは、読み出しクロック信号ＣＣｒを用いて行うので、ＳＳＣＧノイズ抽出処理２０２では、補正用波形データの読み取り時には画像読取装置で用いられる読み出しクロック信号ＣＣｒを取り出して、補正用波形データのサンプリングを行うようにする。また、上記したように補正用波形データの読み取りを、ＳＳＣＧ変調の変調プロファイルの振幅変化に対応して行うようにすることで、取得した補正用波形データの振幅がＳＳＣＧ変調の変調プロファイルの振幅変化に対応して変化するようにすることができる。
【００６６】
なお、このとき、画像読取装置側では、図１に示したランプ１０５を点灯させない。また、ＡＦＥ１２４においては、Ｒ信号処理部１２４Ｒが出力するデジタル画像信号を治具へ出力するとともに、Ｒ信号処理部１２４Ｒの加算回路１３５，１４１では乗算／反転回路１３６，１４２の出力を加算しない状態にする。
【００６７】
このようにして、治具を用いて補正用波形データを実測することによって、補正用波形データとして、実際にタイミング発生部１１９やＡＦＥ１２４等を稼働した状況における信号処理の影響や信号の伝送の影響による信号波形の歪みに対応した、より適切なデータを取得することができるので、この取得した補正用波形データを用いて画像読取時の読み取りデジタル画像信号を補正することによって、従来装置のように、ノイズが取りきれないなどの不具合を生じることがない。
【００６８】
ところで、上述したように実測して波形メモリ１２４Ａに格納した補正用波形データを、読み出しクロック信号ＣＣｒによって読み出し、乗算／反転回路１３６，１４２により位相と振幅を調整した状態で、加算回路１３５，１４１において、デジタル画像信号に加算している。
次に、この乗算／反転回路１３６，１４２に設定する位相の決定の処理（位相決定処理）と、振幅を定める乗算値の決定の処理（乗算値決定処理）について説明する。
【００６９】
図７は、位相決定処理の一例を示すフローチャートである。なお、この位相決定処理は、図１における制御ボード１１５のＣＰＵが、ＣＣＤラインイメージセンサ１１３の各信号チャネル毎に実行する。
すなわち、信号ＰＲｏ，ＰＲｅ，ＰＧｏ，ＰＧｅ，ＰＢｏ，ＰＢｅについて、それぞれ行う。例えば、信号ＰＲｏの位相の決定の処理を行う際には、図２に示したマルチプレクサ１４３により加算回路１３５のみを選択する状態を維持してこの処理を実行する。また、信号ＰＲｅの位相の決定の処理を行う際には、マルチプレクサ１４３により加算回路１４１のみを選択する状態を維持してこの処理を実行する。他の信号ＰＧｏ，ＰＧｅ，ＰＢｏ，ＰＢｅの位相の決定の処理を行う場合も同様である。
以下の説明においては、信号ＰＲｏの位相決定処理についてのみ説明し、他の信号の位相決定処理についての説明を省略する。
【００７０】
制御ボード１１５のＣＰＵが図７の位相決定処理を開始すると、まずステップＳ１で、加算回路１３５を乗算／反転回路１３６からの波形メモリデータを画像データに加算しない状態に設定する。
次に、ステップＳ２で、図１におけるランプ１０５を点灯しない状態で画像読取装置に１ライン分の読み取り動作を行わせて、そのときに、図２に示したピークボトム検出回路１２５が検出したピーク値Ｐ１とボトム値Ｂ１を取得し、ステップＳ３でそのピーク値Ｐ１とボトム値Ｂ１との差分Δ１を、Δ１＝Ｐ１−Ｂ１演算によって算出する。
【００７１】
次のステップＳ４では、乗算／反転回路１３６の乗算係数を所定値（例えば、１．０）に且つ波形メモリデータを反転しない（非反転）状態に設定すると共に、加算回路１３５を乗算／反転回路１３６からの波形メモリデータを加算する状態に設定する。
そして、ステップＳ５で、ランプ１０５を点灯しない状態で画像読取装置に１ライン分の読み取り動作を行わせ、そのときに、ピークボトム検出回路１２５が検出したピーク値Ｐ２とボトム値Ｂ２を取得し、ステップＳ５で取得したピーク値Ｐ２とボトム値Ｂ２との差分Δ２を、Δ２＝Ｐ２−Ｂ２演算によって算出する。
【００７２】
そして、ステップＳ７で、その差分Δ２の絶対値よりも差分Δ１の絶対値の方が大きいかどうかを判断する。その結果がＹＥＳになるときには、波形メモリデータを反転しない状態で読み取りデジタル画像信号を補正した場合の方が、波形メモリデータを用いて補正しなかった場合よりも、デジタル画像信号からＳＳＣＧ変調のノイズの影響をより良く除去できているので、ステップＳ８に進んで、乗算／反転回路１３６の位相設定値として、波形メモリ１２４Ａの出力データを非反転の状態で加算回路１３５に出力させる値を設定し、その設定値をレジスタ部１２４Ｃに書き込み、処理を終了する。
【００７３】
また、ステップＳ７の判断結果がＮＯになるときには、波形メモリデータを反転しない状態でデジタル画像信号を補正した場合に、補正しなかった場合よりもデジタル画像信号からＳＳＣＧ変調のノイズの影響をより良く除去できていないので、ステップＳ９へ進んで、乗算／反転回路１３６の位相設定値として、波形メモリ１２４Ａの出力データを反転の状態で加算回路１３５に出力させる値を設定し、その設定値をレジスタ部１２４Ｃに書き込み、処理を終了する。
【００７４】
このようにして、この位相決定処理では、加算回路１３５で波形メモリデータである補正用波形データをデジタル画像信号に加算しない状態での１主走査分のデジタル画像信号のピーク・ボトム差の値Δ１と、加算回路１３５で補正用波形データをデジタル画像信号に加算する状態での１主走査分のデジタル画像信号のピーク・ボトム差の値Δ２とに基づいて、加算回路１３５で加算する補正用波形データ（波形メモリデータ）の位相を決定する。
【００７５】
図８は、乗算値決定処理の一例を示すフローチャートである。なお、この乗算値決定処理も、上述した位相決定処理と同様に図１における制御ボード１１５のＣＰＵが、ＣＣＤラインイメージセンサ１１３の各信号チャネル毎に行う。
そこで、以下の説明においては、信号ＰＲｏの乗算値決定処理についてのみ説明し、他の信号の乗算値決定処理についての説明を省略する。なお、この場合、位相決定処理において、乗算／反転回路１３６の位相設定値として波形メモリ１２４Ａの出力データを反転した状態で加算回路１３５に出力させる値を設定しているものとする。
【００７６】
まず、制御ボード１１５のＣＰＵが図８の乗算値決定処理を開始すると、まずステップＳ１で、乗算／反転回路１３６に乗算係数としてＸａ（任意の値）を設定すると共に、加算回路１３５を乗算／反転回路１３６からの入力を加算する状態に設定する。すなわち、波形メモリデータに乗算係数Ｘａを乗じて、画像データに加算する状態に設定する。
次に、ステップＳ１２で、図１におけるランプ１０５を点灯しない状態で画像読取装置に１ライン分の読み取り動作を行わせて、そのときに、図２におけるピークボトム検出回路１２５が検出したピーク値Ｐａとボトム値Ｂａを取得する。そして、ステップＳ１３でそのピーク値Ｐａとボトム値Ｂａとの差分Δａを、Δａ＝Ｐａ−Ｂａの演算によってを算出する。
【００７７】
次に、ステップＳ１４では、乗算／反転回路１３６に乗算係数としてＸｂ（Ｘａと異なる任意の値；例えば、Ｘｂ＜Ｘａ）を設定すると共に、加算回路１３５を乗算／反転回路１３６からの入力を加算する状態に設定する。
そして、ステップ１５で、ランプ１０５を点灯しない状態で画像読取装置に１ライン分の読み取り動作を行わせて、そのときに、ピークボトム検出回路１２５が検出したピーク値Ｐｂとボトム値Ｂｂを取得し、ステップＳ１６でそのピーク値Ｐｂとボトム値Ｂｂとの差分Δｂを、Δｂ＝Ｐｂ−Ｂｂの演算によって算出する。
【００７８】
次に、ステップＳ１７で、乗算係数Ｘａと差分Δａ及び乗算係数Ｘｂと差分Δｂとの関係より、Δ＝０となる乗算係数Ｘｃを求め、ステップＳ１８でその乗算係数Ｘｃを、乗算／反転回路１３６の乗算係数の値としてレジスタ部１２４Ｃに書き込む。すなわち、波形メモリデータに乗算係数Ｘｃを乗じて画像データに加算する状態に設定し、処理を終了する。
【００７９】
このようにして、この乗算値決定処理では、乗算係数をＸａと設定した状態での１主走査分のデジタル画像信号のピーク・ボトム差の値Δａと、乗算係数をＸｂと設定した状態での１主走査分のデジタル画像信号のピーク・ボトム差の値Δｂとをそれぞれ取得し、ＸａとΔａ及びＸｂとΔｂとの関係に基づいて、差分値Δが０となるような乗算係数Ｘｃを算出するようにしている。
【００８０】
この乗算係数の算出方法について、次に説明する。
図９（ａ）〜（ｄ）及び図１０は、乗算係数の算出方法について説明するための線図である。この場合、乗算係数Ｘａと乗算係数Ｘｂとの間にはＸａ＞Ｘｂの関係があるものとして説明する。
【００８１】
例えば、乗算／反転回路１３６に設定する乗算係数をＸａとした場合、１主走査分のデジタル画像信号（図では単に「画像信号」と表示）の画素レベルが図９（ａ）に実線で示すように変化するのに対して、乗算／反転回路１３６が出力する補正信号が図９（ａ）に破線で示すように変化する場合、これらの画像信号と補正信号とを加算回路１３５で加算した後の信号は、図９（ｂ）に実線で示すように変化し、破線で示すピーク値Ｐａとボトム値Ｂａとの差分Δａは、同図に矢印線で示す値となる。なお、この場合、乗算／反転回路１３６は、波形メモリ１２４Ａの出力データである波形メモリデータを反転した状態で加算回路１３５に補正信号として出力するものとする。
ここで、図９（ａ）から明らかなように、画像信号の振幅よりも補正信号の振幅の方が大きいため、この場合の差分Δａは負の値になる。
【００８２】
また、乗算／反転回路１３６に設定する乗算係数をＸｂとした場合、１主走査分のデジタル画像信号（図では単に「画像信号」と表示）の画素レベルが図９（ｃ）に実線で示すように変化するのに対して、乗算／反転回路１３６が出力する補正信号が図９（ｃ）に破線で示すように変化する場合、これらの画像信号と補正信号とを加算回路１３５で加算した後の信号は、図９（ｄ）に実線で示すように変化し、破線で示すピーク値Ｐｂとボトム値Ｂｂとの差分Δｂは同図に矢印線で示す値になる。
【００８３】
ここで、図９（ｃ）から明らかなように、画像信号の振幅よりも補正信号の振幅の方が小さいため、この場合の差分Δｂは正の値になる。そして、この差分Δｂの絶対値は、図９（ｂ）の差分Δａの絶対値よりも小さい。
【００８４】
ここで、図１０に示すように、縦軸に差分Δ（補正信号加算後のノイズレベル）の値を取り、横軸に乗算係数Ｘの値を取った座標軸を考え、これに上述した差分Δａと乗算係数Ｘａで表わされる点ａと、差分Δｂと乗算係数Ｘｂで表わされる点ｂとをプロットして、その点ａと点ｂを通る直線を描く。この直線は、乗算係数Ｘの値に応じて、差分Δが直線的に変化することを示している。そして、この直線がΔ＝０の線と交わる位置における乗算係数Ｘｃの値が、求めようとする乗算係数Ｘの値となる。
【００８５】
ところで、上述した実施例では、例えば、ＡＦＥ１２４のＲ信号処理部１２４Ｒにおいて、Ａ／Ｄコンバータ１３４の出力と乗算／反転回路１３６の出力とを加算回路１３５で加算する際、デジタル信号の加算を行うようにしているが、これをアナログ信号の加算として行うこともできる。
【００８６】
図１１は、その場合の、センサボード１１２の構成例を示す。
図１１において、サンプルホールド回路１３２，１３８の出力信号を加算回路２３５ａ，２４１ａに入力すると共に、乗算／反転回路１３６，１４２の出力をＤ／Ａコンバータ（ＤＡＣ）１５０，１５１によってアナログ信号に変換し、その出力信号を加算回路２３５ａ，２４１ａの他方の入力とし、Ａ／Ｄコンバータ１３４，１４０に入力する前のアナログ画像信号に加算して、それに重畳されているノイズを除去する。
そして、加算回路２３５ａ，２４１ａの出力信号をＰＧＡ１３３，１３９で増幅した後に、Ａ／Ｄコンバータ１３４，１４０でデジタル画像信号に変換し、それぞれマルチプレクサ１４３に入力させている。その他の構成は図２に示した実施例と同じである。
【００８７】
この構成例では、乗算／反転回路１３６，１４２、Ｄ／Ａコンバータ１５０，１５１、および加算回路２３５ａ，２４１ａによって画像信号補正手段を構成している。
また、この実施例でも、ＡＦＥ１２４が、ＣＣＤラインイメージセンサ１１３から出力されるアナログ画像信号をデジタル画像信号に変換して出力するＡ／Ｄコンバータ１３４，１４０を含む信号処理回路である。
このように構成すると、読み取った画像信号をアナログ信号の状態で波形メモリデータによる補正信号と加算するので、加算回路２３５ａ，２４１ａをそれぞれ１つのオペアンプ（加算器）によって構成することができ、装置のコストを低減することができる。
【００８８】
図１２は、ＣＣＤラインイメージセンサとして、ＲＧＢの各色毎にそれぞれ４チャネルで、合計１２チャネルの信号チャネルを備えたものを用いた場合のセンサボード１１２の構成例を示す。
この場合、２つのＡＦＥ１２４−１，１２４−２を備え、ＣＣＤラインイメージセンサ２１３ａの信号ＰＲｏ１，ＰＲｅ１，ＰＧｏ１，ＰＧｅ１，ＰＢｏ１，ＰＢｅ１の６つのチャネルの処理をＡＦＥ１２４−１に行わせるとともに、他の信号ＰＲｏ２，ＰＲｅ２，ＰＧｏ２，ＰＧｅ２，ＰＢｏ２，ＰＢｅ２の６つのチャネルの処理をＡＦＥ１２４−２に行わせるようにしている。
【００８９】
また、タイミング発生部１１９からは、ＡＦＥ１２４−１とＡＦＥ１２４−２の各々に対して、ＡＦＥ駆動信号ＤＥと読み出しクロック信号ＣＣｒを供給するようにしている。
したがって、この図１２のタイミング発生部１１９と図２、図１１におけるタイミング発生部１１９とは若干相違しているが、便宜上同一の符号を使用している。
また、図１２においては、エミッタフォロア回路、交流結合用のコンデンサ、およびピークボトム検出回路に対する符号を省略しているが、これらは図２におけるエミッタフォロア回路１２１ａ等、コンデンサ１２２ａ等、およびピークボトム検出回路１２５等と同じ機能を持つものである。
【００９０】
ＡＦＥ１２４−１とＡＦＥ１２４−２は、それぞれ図２に示したＡＦＥ１２４と同様に構成されており、波形メモリ１２４Ａも個別に備えている。したがって、図６のような治具を用いる場合、ＡＦＥ１２４−１とＡＦＥ１２４−２の補正用波形データをそれぞれ独立して実測し、ＡＦＥ１２４−１とＡＦＥ１２４−２の各波形メモリ１２４Ａにそれぞれ格納するとよい。
この実施例は、ＡＦＥ１２４−１とＡＦＥ１２４−２が、ＣＣＤラインイメージセンサから出力されるアナログ画像信号をデジタル画像信号に変換して出力するＡ／Ｄコンバータを含む信号処理回路である。
【００９１】
このようにして、多くの信号チャネルを備えたＣＣＤラインイメージセンサ２１３ａを使用する場合でも、本発明を同様にして適用することができる。この場合、２つのＡＦＥを用いて信号処理に対応したが、それ以上の多くの信号チャネルを備えたＣＣＤラインイメージセンサについても、ＡＦＥの数を増やすことによって対応することができる。
なお、上述した各実施例において、タイミング発生部１１９やＡＦＥ１２４は、それぞれＡＳＩＣ等の集積回路により実現することができる。
そして、上述した各実施例のように、Ａ／Ｄコンバータを含む信号処理回路を集積回路（ＩＣ）として構成し、その集積回路内に波形メモリ及び画像信号補正手段を構成する乗算・反転回路や加算回路等も設けることにより、これらをワンチップで構成することができる。
【００９２】
〔画像読取装置の変形例〕
以上で画像読取装置の実施例の説明を終了するが、画像読取装置およびその各部の構成や、具体的な処理内容等が上述の実施例で説明したものに限られないことは勿論である。
カラー画像読取装置に限らず、モノクロ画像読取装置であってもよい。
また、センサボード１１２の動作の制御を制御ボード１１５のＣＰＵにより実現する例を説明したが、そのＣＰＵが実行する処理プログラムなどは、はじめから制御ボード１１５のコンピュータシステム（図示省略）に備えるＲＯＭ，ＨＤＤあるいはＳＳＤ等の記憶手段（メモリ）に格納しておいてもよい。
【００９３】
あるいは、記録媒体であるＣＤ−ＲＯＭあるいはフレキシブルディスク，ＭＯ，ＣＤ−Ｒ，ＣＤ−ＲＷ，ＤＶＤ＋Ｒ，ＤＶＤ＋ＲＷ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，又はＤＶＤ−ＲＡＭや、ＳＲＡＭ，ＮＯＶ−ＲＡＭ，ＥＥＰＲＯＭ（登録商標），メモリカード等の不揮発性記録媒体（メモリ）に記録して提供することもできる。そのメモリに記録されたプログラムをコンピュータにインストールしてＣＰＵに実行させるか、ＣＰＵにそのメモリからこのプログラムを読み出して実行させることにより、上述した各手順を実行させることができる。
【００９４】
さらに、ネットワークに接続され、プログラムを記録した記録媒体を備える外部機器あるいはプログラムを記憶手段に記憶した外部機器からダウンロードして実行させることも可能である。
また、以上述べてきた各実施形態の構成及び変形例は、矛盾しない範囲で適宜組み合わせて適用することも可能である。
【００９５】
〔画像形成装置の実施例〕
次に、本発明による画像読取装置を備えた画像形成装置の一実施例を図１８によって説明する。図１８はその画像形成装置の概略構成を示す正面図であるが、その画像形成部であるプリンタユニット５だけは、簡略化した断面図にしている。
この図１８に示す画像形成装置１は、例えば、複写機能とプリンタ機能とスキャナ機能とファクシミリ機能等を有するデジタル複合機であり、その複写機能、スキャナ機能およびファクシミリ機能で使用する画像読取部（スキャナ）として、図１等に示したこの発明による画像読取装置２を備えている。
【００９６】
この画像形成装置１では、図示していない操作部のアプリケーション切り替えキーにより、複写機能、プリンタ機能、スキャナ機能、およびファクシミリ機能を順次に切り替えて選択することが可能になっており、複写機能の選択時には複写モードとなり、プリンタ機能の選択時にはプリンタモードとなり、スキャナ機能の選択時にはスキャナモードとなり、ファクシミリモードの選択時にはファクシミリモードとなる。
【００９７】
この図１８に示す画像形成装置１における画像形成の流れについて、複写モードを例に簡単に説明する。
複写モードでは、原稿束が自動原稿送り装置３によって、順に画像読取装置（スキャナ）２に給送され、その画像読取装置２によって各原稿の画像情報が読み取られる。読み取られた画像情報は、図２に示した信号処理ＩＣを含む図１に示したセンサボード１１２及び制御ボード１１５によって画像処理され、書き込みユニット４によってレーザ光等の光情報に変換される。
【００９８】
そして、プリンタユニット５内の感光体ドラム６は、帯電器（図示せず）により一様に帯電された後に、書き込みユニット４からの光情報に基づいて露光されて静電潜像が形成される。感光体ドラム６上の静電潜像は現像装置７により現像されてトナー像となる。そのトナー像が、給紙カセット９から給送されて来る転写紙に搬送ベルト８上で転写され、転写紙に転写されたトナー像は、定着装置１０によって定着され、排紙トレイ１１に排出される。
【００９９】
なお、上記実施例では、画像形成装置がデジタル複合機の場合の例を説明したが、複写機のように画像読取装置を備えた画像形成装置であれば、いずれにも適用できる。
また、説明を簡単にするため、モノクロの画像形成装置の例を説明したが、前述した画像読取装置の実施例はカラー画像読取装置であるから、それを用いて図１８における画像形成部であるプリンタユニット５を、タンデム型等のカラープリンタユニットに代えれば、カラー画像形成装置を構成することができる。
【産業上の利用可能性】
【０１００】
本発明は、ＳＳＣＧ変調によるＥＭＩ対策を施すイメージスキャナ、複写機やファクシミリ装置等に使用される画像読取装置、および画像読取装置を備えた画像形成装置であれば、いずれにも適用することができる。
【符号の説明】
【０１０１】
１：画像形成装置      ２：画像読取装置      ３：自動原稿送り装置
４：書き込みユニット    ５：プリンタユニット（画像形成部）
１１２：センサボード      １１３，２１３ａ：ＣＣＤラインイメージセンサ
１１５：制御ボード      １１８：発振器      １１９：タイミング発生部（ＴＧ）
１２１ａ〜１２１ｆ：エミッタフォロア回路（ＥＦ）
１２２ａ〜１２２ｆ：交流結合用のコンデンサ
１２４，１２４−１，１２４−２：ＡＦＥ（アナログフロントエンド：信号処理部）
１２４Ａ：波形メモリ      １２４Ｃ：レジスタ部      １２４Ｒ：Ｒ信号処理部
１２４Ｇ：Ｇ信号処理部      １２４Ｂ：Ｂ信号処理部      
１３１，１３７：クランプ回路      １３２，１３８：サンプルホールド回路（Ｓ／Ｈ）
１３３，１３９：プログラムゲインアンプ（ＰＧＡ）
１３４，１４０：Ａ／Ｄコンバータ（ＡＤＣ）
１３５，２３５ａ，１４１，２４１ａ：加算回路
１３６，１４２：乗算／反転回路      １４３：マルチプレクサ
１２５，１２６，１２７：ピークボトム検出回路
１５０，１５１：Ｄ／Ａコンバータ（ＤＡＣ）
【先行技術文献】
【特許文献】
【０１０２】
【特許文献１】特開２００８−１１８３６６号公報
【図１】
0005724260.tif 000002
【図２】
0005724260.tif 000003
【図３】
0005724260.tif 000004
【図４】
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【図５】
0005724260.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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