(57)【特許請求の範囲】
【請求項１】
第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のＳｉＣドリフト層と、
前記ＳｉＣドリフト層の表層部に形成された複数の第２導電型のウェル領域と、
前記ＳｉＣドリフト層における前記ウェル領域間の領域であるＪＦＥＴ領域と、
前記ウェル領域の表層部に形成された第１導電型のソース領域と、
前記ウェル領域の表層部において、前記ソース領域と前記ＪＦＥＴ領域との間に形成された第１導電型のチャネル領域と、
前記ＪＦＥＴ領域の表層部において、前記ウェル領域に隣接して形成された第１導電型の電流拡張領域と、
前記ＳｉＣドリフト層上に絶縁膜を介して配設され、前記ソース領域、前記チャネル領域、前記電流拡張領域および前記ＪＦＥＴ領域に跨って延在するゲート電極と、
前記ＳｉＣ基板の下面に形成されたドレイン電極を備え、
前記電流拡張領域は、前記ＪＦＥＴ領域の中央部には形成されておらず、前記ウェル領域の側方および下方を取り囲むように形成されており、
前記電流拡張領域および前記チャネル領域の第１導電型不純物の濃度は、前記ＳｉＣドリフト層の第１導電型不純物の濃度よりも高く、
前記電流拡張領域の底部における第１導電型不純物の濃度は、当該電流拡張領域の表層部における第１導電型不純物の濃度よりも低い
ことを特徴とする炭化珪素半導体装置。
【請求項２】
第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成された第１導電型のＳｉＣドリフト層と、
前記ＳｉＣドリフト層の表層部に形成された複数の第２導電型のウェル領域と、
前記ＳｉＣドリフト層における前記ウェル領域間の領域であるＪＦＥＴ領域と、
前記ウェル領域の表層部に形成された第１導電型のソース領域と、
前記ウェル領域の表層部において、前記ソース領域と前記ＪＦＥＴ領域との間に形成された第１導電型のチャネル領域と、
前記ＪＦＥＴ領域の表層部において、前記ウェル領域に隣接して形成された第１導電型の電流拡張領域と、
前記ＳｉＣドリフト層上に絶縁膜を介して配設され、前記ソース領域、前記チャネル領域、前記電流拡張領域および前記ＪＦＥＴ領域に跨って延在するゲート電極と、
前記ＳｉＣ基板の下面に形成されたドレイン電極を備え、
前記電流拡張領域は、前記ＪＦＥＴ領域の中央部には形成されておらず、
前記電流拡張領域および前記チャネル領域の第１導電型不純物の濃度は、前記ＳｉＣドリフト層の第１導電型不純物の濃度よりも高く、
前記電流拡張領域における第１導電型不純物の濃度は、前記ＪＦＥＴ領域の中央部に向けて段階的に減少するとともに、当該電流拡張領域の底部に向けて段階的に減少する
ことを特徴とする炭化珪素半導体装置。
【請求項３】
（ａ）第１導電型のＳｉＣ基板上に、エピタキシャル成長により第１導電型のＳｉＣドリフト層を形成する工程と、
（ｂ）第１のマスクを用いた選択的なイオン注入により、前記ＳｉＣドリフト層の表層部に第２導電型の複数のウェル領域を形成する工程と、
（ｃ）前記第１のマスクをシュリンクさせる工程と、
（ｄ）シュリンクされた前記第１のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に第１導電型のチャネル領域を形成すると同時に、前記ウェル領域に隣接する第１導電型の電流拡張領域を形成する工程と、
（ｅ）第２のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に前記第１導電型のソース領域を形成する工程と、
（ｆ）ＳｉＣ基板上に絶縁膜を形成する工程と、
（ｇ）前記絶縁膜上に、前記ソース領域、前記チャネル領域、前記電流拡張領域およびＪＦＥＴ領域上を跨るゲート電極を形成する工程と、を備え、
前記工程（ｄ）において、第１導電型不純物が前記ウェル領域の底よりも深い位置まで注入され、前記ウェル領域の底よりも深い位置には、当該ウェル領域の表層部よりも低い濃度で第１導電型不純物が注入される
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項４】
（ａ）第１導電型のＳｉＣ基板上に、エピタキシャル成長により第１導電型のＳｉＣドリフト層を形成する工程と、
（ｂ）第１のマスクを用いた選択的なイオン注入により、前記ＳｉＣドリフト層の表層部に第２導電型の複数のウェル領域を形成する工程と、
（ｃ）前記第１のマスクをシュリンクさせる工程と、
（ｄ）シュリンクされた前記第１のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に第１導電型のチャネル領域を形成すると同時に、前記ウェル領域に隣接する第１導電型の電流拡張領域を形成する工程と、
（ｅ）第２のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に前記第１導電型のソース領域を形成する工程と、
（ｆ）ＳｉＣ基板上に絶縁膜を形成する工程と、
（ｇ）前記絶縁膜上に、前記ソース領域、前記チャネル領域、前記電流拡張領域およびＪＦＥＴ領域上を跨るゲート電極を形成する工程と、を備え、
前記工程（ｃ）および（ｄ）が、交互に複数回行われ、後に行われる前記工程（ｄ）ほど、第１導電型不純物が深く注入される
ことを特徴とする炭化珪素半導体装置の製造方法。
【請求項５】
（ａ）第１導電型のＳｉＣ基板上に、エピタキシャル成長により第１導電型のＳｉＣドリフト層を形成する工程と、
（ｂ）第１のマスクを用いた選択的なイオン注入により、前記ＳｉＣドリフト層の表層部に第２導電型の複数のウェル領域を形成する工程と、
（ｃ）前記第１のマスクをシュリンクさせる工程と、
（ｄ）シュリンクされた前記第１のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に第１導電型のチャネル領域を形成すると同時に、前記ウェル領域に隣接する第１導電型の電流拡張領域を形成する工程と、
（ｅ）第２のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に前記第１導電型のソース領域を形成する工程と、
（ｆ）ＳｉＣ基板上に絶縁膜を形成する工程と、
（ｇ）前記絶縁膜上に、前記ソース領域、前記チャネル領域、前記電流拡張領域およびＪＦＥＴ領域上を跨るゲート電極を形成する工程と、を備え、
前記工程（ｃ）および（ｄ）が、交互に複数回行われ、後に行われる前記工程（ｄ）ほど、第１導電型不純物が浅く注入される
ことを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に炭化珪素半導体を用いて形成されるＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）に関するものである。
【背景技術】
【０００２】
インバータ等のパワーエレクトロニクス機器の省エネルギー化のために、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）や金属−酸化膜−半導体電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）などの半導体スイッチング素子の損失低減が望まれている。スイッチング素子の損失は、主にそのオン抵抗により決定され、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料を用いたスイッチング素子は、オン抵抗を低くできる素子として近年注目を浴びている。
【０００３】
例えば下記の特許文献１の図１には、ＳｉＣ−ＭＯＳＦＥＴのオン抵抗低減を図るための構造が開示されている。特許文献１のＭＯＳＦＥＴは、ＳｉＣ基板上に形成された第１ＳｉＣ層と、その上に形成された第２ＳｉＣ層とを有している。第１ＳｉＣ層にはｎ型のドリフト領域とｐ型のウェル領域が形成され、第２ＳｉＣ層にはそのドリフト領域およびウェル領域の上に位置するｎ型の蓄積型チャネル層が形成される。また、ドリフト領域には、ウェル領域に隣接するようにｎ型不純物の濃度が高い電流誘導層が設けられている。この構造によれば、ＭＯＳＦＥＴのドレインから流れ込んだ電流は、ドリフト領域内の電流誘導層を選択的に通過するため、当該ＭＯＳＦＥＴのオン抵抗は低くなる。
【０００４】
また、下記の特許文献２の図６〜図７には、ＭＯＳＦＥＴのウェル領域と、当該ウェル領域の上部に設けるチャネル領域とを、セルフアラインプロセスで形成することによって、チャネル領域およびウェル領域の端部を略一致させる技術が開示されている。また特許文献２の図９には、従来技術として、チャネル領域がウェル領域の端部から横方向に張り出した構造が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−５５７８号公報
【特許文献２】特開平８−２６４７６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、第１ＳｉＣ層と第２ＳｉＣ層とを形成するために２度のエピタキシャル成長工程を行うなど、製造工程が複雑であり、製造コストの増大や歩留まりの低下などが懸念される。また、ドリフト領域におけるウェル領域間の部分（ＪＦＥＴ領域）の表層部全体に高濃度のｎ型領域であるチャネル層が形成されるため、ドレインに高電圧が印加されたときにＪＦＥＴ領域の中央部分に電界が集中しやすい。ＪＦＥＴ領域における電界集中は、その上に配設されるゲート酸化膜の破壊を引き起こす要因となる。
【０００７】
また特許文献２の技術は、従来のシリコンを材料とするＭＯＳＦＥＴの耐圧向上を目的とするものであり、そのためにチャネル領域およびウェル領域の端部を略一致させている。この場合、ＭＯＳＦＥＴの耐圧は向上するが、オン抵抗の低減は図られないと考えられる。
【０００８】
本発明は以上のような課題を解決するためになされたものであり、炭化珪素半導体装置において、製造工程の複雑化を抑制しつつ、耐圧向上とオン抵抗の低減を図ることを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の局面に係る炭化珪素半導体装置は、第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成された第１導電型のＳｉＣドリフト層と、前記ＳｉＣドリフト層の表層部に形成された複数の第２導電型のウェル領域と、前記ＳｉＣドリフト層における前記ウェル領域間の領域であるＪＦＥＴ領域と、前記ウェル領域の表層部に形成された第１導電型のソース領域と、前記ウェル領域の表層部において、前記ソース領域と前記ＪＦＥＴ領域との間に形成された第１導電型のチャネル領域と、前記ＪＦＥＴ領域の表層部において、前記ウェル領域に隣接して形成された第１導電型の電流拡張領域と、前記ＳｉＣドリフト層上に絶縁膜を介して配設され、前記ソース領域、前記チャネル領域、前記電流拡張領域および前記ＪＦＥＴ領域に跨って延在するゲート電極と、前記ＳｉＣ基板の下面に形成されたドレイン電極を備え、前記電流拡張領域は、前記ＪＦＥＴ領域の中央部には形成されておらず、前記ウェル領域の側方および下方を取り囲むように形成されており、前記電流拡張領域およびチャネル領域の第１導電型不純物の濃度は、前記ＳｉＣドリフト層の第１導電型不純物の濃度よりも高く、前記電流拡張領域の底部における第１導電型不純物の濃度は、当該電流拡張領域の表層部における第１導電型不純物の濃度よりも低いものである。
本発明の第２の局面に係る炭化珪素半導体装置は、第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成された第１導電型のＳｉＣドリフト層と、前記ＳｉＣドリフト層の表層部に形成された複数の第２導電型のウェル領域と、前記ＳｉＣドリフト層における前記ウェル領域間の領域であるＪＦＥＴ領域と、前記ウェル領域の表層部に形成された第１導電型のソース領域と、前記ウェル領域の表層部において、前記ソース領域と前記ＪＦＥＴ領域との間に形成された第１導電型のチャネル領域と、前記ＪＦＥＴ領域の表層部において、前記ウェル領域に隣接して形成された第１導電型の電流拡張領域と、前記ＳｉＣドリフト層上に絶縁膜を介して配設され、前記ソース領域、前記チャネル領域、前記電流拡張領域および前記ＪＦＥＴ領域に跨って延在するゲート電極と、前記ＳｉＣ基板の下面に形成されたドレイン電極を備え、前記電流拡張領域は、前記ＪＦＥＴ領域の中央部には形成されておらず、前記電流拡張領域およびチャネル領域の第１導電型不純物の濃度は、前記ＳｉＣドリフト層の第１導電型不純物の濃度よりも高く、前記電流拡張領域における第１導電型不純物の濃度は、前記ＪＦＥＴ領域の中央部に向けて段階的に減少するとともに、当該電流拡張領域の底部に向けて段階的に減少するものである。
【００１０】
本発明の第３の局面に係る炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣ基板上に、エピタキシャル成長により第１導電型のＳｉＣドリフト層を形成する工程と、（ｂ）第１のマスクを用いた選択的なイオン注入により、前記ＳｉＣドリフト層の表層部に第２導電型の複数のウェル領域を形成する工程と、（ｃ）前記第１のマスクをシュリンクさせる工程と、（ｄ）シュリンクされた前記第１のマスクを用いた選択的なイオン注入より、前記ウェル領域の表層部に第１導電型のチャネル領域を形成すると同時に、前記ウェル領域に隣接する第１導電型の電流拡張領域を形成する工程と、（ｅ）第２のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に前記第１導電型のソース領域を形成する工程と、（ｆ）ＳｉＣ基板上に絶縁膜を形成する工程と、（ｇ）前記絶縁膜上に、前記ソース領域、前記チャネル領域、前記電流拡張領域およびＪＦＥＴ領域上を跨るゲート電極を形成する工程と、を備え、前記工程（ｄ）において、第１導電型不純物が前記ウェル領域の底よりも深い位置まで注入され、前記ウェル領域の底よりも深い位置には、当該ウェル領域の表層部よりも低い濃度で第１導電型不純物が注入されるものである。
本発明の第４の局面に係る炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣ基板上に、エピタキシャル成長により第１導電型のＳｉＣドリフト層を形成する工程と、（ｂ）第１のマスクを用いた選択的なイオン注入により、前記ＳｉＣドリフト層の表層部に第２導電型の複数のウェル領域を形成する工程と、（ｃ）前記第１のマスクをシュリンクさせる工程と、（ｄ）シュリンクされた前記第１のマスクを用いた選択的なイオン注入より、前記ウェル領域の表層部に第１導電型のチャネル領域を形成すると同時に、前記ウェル領域に隣接する第１導電型の電流拡張領域を形成する工程と、（ｅ）第２のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に前記第１導電型のソース領域を形成する工程と、（ｆ）ＳｉＣ基板上に絶縁膜を形成する工程と、（ｇ）前記絶縁膜上に、前記ソース領域、前記チャネル領域、前記電流拡張領域およびＪＦＥＴ領域上を跨るゲート電極を形成する工程と、を備え、前記工程（ｃ）および（ｄ）が、交互に複数回行われ、後に行われる前記工程（ｄ）ほど、第１導電型不純物が深く注入されるものである。
本発明の第５の局面に係る炭化珪素半導体装置の製造方法は、（ａ）第１導電型のＳｉＣ基板上に、エピタキシャル成長により第１導電型のＳｉＣドリフト層を形成する工程と、（ｂ）第１のマスクを用いた選択的なイオン注入により、前記ＳｉＣドリフト層の表層部に第２導電型の複数のウェル領域を形成する工程と、（ｃ）前記第１のマスクをシュリンクさせる工程と、（ｄ）シュリンクされた前記第１のマスクを用いた選択的なイオン注入より、前記ウェル領域の表層部に第１導電型のチャネル領域を形成すると同時に、前記ウェル領域に隣接する第１導電型の電流拡張領域を形成する工程と、（ｅ）第２のマスクを用いた選択的なイオン注入により、前記ウェル領域の表層部に前記第１導電型のソース領域を形成する工程と、（ｆ）ＳｉＣ基板上に絶縁膜を形成する工程と、（ｇ）前記絶縁膜上に、前記ソース領域、前記チャネル領域、前記電流拡張領域およびＪＦＥＴ領域上を跨るゲート電極を形成する工程と、を備え、前記工程（ｃ）および（ｄ）が、交互に複数回行われ、後に行われる前記工程（ｄ）ほど、第１導電型不純物が浅く注入されるものである。
【発明の効果】
【００１２】
本発明の第１および第２の局面に係る炭化珪素半導体装置によれば、オン状態のとき電流拡張領域に積極的に電流が流れるため、オン抵抗が低減される。炭化珪素半導体装置では、オン抵抗に占めるチャネル抵抗とＪＦＥＴ抵抗の割合が大きいため特に有効である。また、電流拡張領域がＪＦＥＴ領域の中央部には形成されていないため、ＪＦＥＴ領域における電界集中が緩和され、ゲート酸化膜の破壊が防止されるので、耐圧が向上する。
【００１３】
本発明の第３から第５の局面に係る炭化珪素半導体装置の製造方法によれば、チャネル領域および電流拡張領域を、シュリンクさせた第１のマスクを用いたイオン注入で形成するため、製造工程数およびマスク数を少なくでき、製造コストの削減を図ることが可能である。また、ウェル領域、チャネル領域および電流拡張領域が、セルフアラインプロセスで形成されるため、炭化珪素半導体装置の特性のばらつきを低減させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１に係る半導体装置の断面図である。
【図２】実施の形態１に係る半導体装置の製造工程図である。
【図３】実施の形態１に係る半導体装置の製造工程図である。
【図４】実施の形態１に係る半導体装置の製造工程図である。
【図５】実施の形態１に係る半導体装置の製造工程図である。
【図６】実施の形態１に係る半導体装置の製造工程図である。
【図７】実施の形態１に係る半導体装置の製造工程図である。
【図８】実施の形態１に係る半導体装置における電流拡張領域形成前のマスク後退幅とゲート酸化膜の電界強度との関係を示すグラフである。
【図９】実施の形態１に係る半導体装置における電流拡張領域形成前のマスク後退幅とＪＦＥＴ抵抗との関係を示すグラフである。
【図１０】実施の形態２に係る半導体装置の断面図である。
【図１１】実施の形態２のチャネル領域および電流拡張領域を形成するイオン注入における不純物濃度プロファイルの一例を示すグラフである。
【図１２】実施の形態２に係る半導体装置における電流拡張領域形成前のマスク後退幅とゲート酸化膜の電界強度との関係を示すグラフである。
【図１３】実施の形態２に係る半導体装置における電流拡張領域形成前のマスク後退幅とＪＦＥＴ抵抗との関係を示すグラフである。
【図１４】実施の形態３に係る半導体装置の製造方法を説明するための図である。
【図１５】実施の形態４に係る半導体装置の断面図である。
【図１６】実施の形態５に係る半導体装置の断面図である。
【図１７】実施の形態６に係る半導体装置の断面図である。
【図１８】ＪＦＥＴ領域の上部全体にチャネル領域が形成された従来構造の半導体装置の断面図である。
【発明を実施するための形態】
【００１６】
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置、具体的にはｎチャネル型のＳｉＣ−ＭＯＳＦＥＴの断面図である。図１の如く、半導体装置１００は、ｎ型（第１導電型）のＳｉＣ基板１１と、その上に成長させたｎ型のＳｉＣエピタキシャル層であるドリフト層１２とを備えている。ドリフト層１２の表層部には、ｐ型（第２導電型）のウェル領域１３が複数形成されている。ドリフト層１２におけるウェル領域１３間の領域は「ＪＦＥＴ（Junction Field Effect Transistor）領域」と呼ばれる。
【００１７】
ウェル領域１３内の表層部には、ｎ型のソース領域１４が形成されている。また、ウェル領域１３を貫通するように、ｐ型のウェルコンタクト領域１５が形成されている。このウェルコンタクト領域１５は、ウェル領域１３をソース電極２４に電気的に接続させ、ウェル領域１３とソース領域１４とを同電位にする。それにより、寄生トランジスタが動作することが抑制される。
【００１８】
ウェル領域１３の表層部において、ソース領域１４とＪＦＥＴ領域１８との間には、ｎ型のチャネル領域１６が形成される。またＪＦＥＴ領域１８の表層部には、ウェル領域１３内のチャネル領域１６に隣接するように、ｎ型の電流拡張領域１７が形成されている。本実施の形態では、電流拡張領域１７は、図１の如くＪＦＥＴ領域１８の端部にのみ形成され、ＪＦＥＴ領域１８の中央部には形成されない。また、チャネル領域１６および電流拡張領域１７におけるｎ型不純物の濃度は、ドリフト層１２のｎ型不純物の濃度よりも高く設定される。
【００１９】
ドリフト層１２上には、ゲート酸化膜２１が形成されており、その上にゲート電極２２が形成される。ゲート電極２２は、ソース領域１４、チャネル領域１６、電流拡張領域１７およびＪＦＥＴ領域１８上に跨って延在するように配設される。
【００２０】
ゲート電極２２の上には層間絶縁膜２３が形成されており、ソース電極２４は層間絶縁膜２３上に配設される。つまり、ゲート電極２２とソース電極２４との間は層間絶縁膜２３によって絶縁されている。層間絶縁膜２３には、ソース領域１４およびウェルコンタクト領域１５の上面に達するコンタクトホールが形成されており、ソース電極２４はそのコンタクトホールを介して、ソース領域１４およびウェルコンタクト領域１５に接続する。また、ＳｉＣ基板１１の下面にはドレイン電極２５が形成されている。
【００２１】
この半導体装置１００の動作を説明する。ゲート電極２２に正の電圧を印加すると、チャネル領域１６に電流経路（チャネル）が形成され、半導体装置１００がオン状態となる。この状態でドレイン電極２５に正の電圧が印加されると、ドレイン電極２５からソース電極２４へ、ＳｉＣ基板１１、ドリフト層１２、電流拡張領域１７、チャネル領域１６およびソース領域１４を通して電流が流れる。
【００２２】
このとき、電流拡張領域１７およびチャネル領域１６は、半導体装置１００のＪＦＥＴ領域１８の抵抗（ＪＦＥＴ抵抗）およびチャネル領域１６に形成される電流経路の抵抗（チャネル抵抗）を低減させる働きをする。特に、ＳｉＣのようなワイドバンドギャップ半導体材料を用いて形成した半導体装置１００は、ドリフト層１２のキャリアの高濃度化や薄膜化によって低抵抗化が可能であるため、半導体装置１００全体でのオン抵抗に占めるＪＦＥＴ抵抗およびチャネル抵抗の割合が高い。そのため、ＪＦＥＴ抵抗とチャネル抵抗を低減させることは、ＳｉＣを用いて形成された半導体装置１００の損失を低減させる上で非常に有効である。
【００２３】
また、ゲート電極２２への正の電圧の印加を止める、もしくはゲート電極２２に負の電圧を印加すると、チャネル領域１６が空乏化されて電流経路が形成されず、半導体装置１００はオフ状態となる。この状態では、ドレイン電極２５に高電圧が印加されても、ドレイン電極２５とソース電極２４との間には電流が流れない。
【００２４】
このときゲート酸化膜２１には高い電界にさらされるが、最も電界が集中しやすいＪＦＥＴ領域１８の中央部には、不純物濃度の高い電流拡張領域１７は形成されていない。よって、ＪＦＥＴ領域１８の中央部における電界集中が抑えられ、ゲート酸化膜２１にかかる電界が緩和される。その結果、ゲート酸化膜２１の信頼性が向上し、半導体装置１００の耐圧が向上する。特に、ＳｉＣは絶縁破壊電界が大きいため、半導体装置１００の設計の際には、ＳｉＣに高電界が印加されるように設計され、ゲート酸化膜２１にかかる電界強度が大きくなることが想定される。従って、ＪＦＥＴ領域１８の中央部における電界集中を抑制することは、炭化珪素半導体装置の耐圧を向上させる上で非常に有効である。
【００２５】
図２〜図７は、図１の半導体装置１００の製造工程図である。以下、これらの図を参照しつつ、本実施の形態に係る半導体装置１００の製造方法を説明する。
【００２６】
まず、ｎ型で低抵抗のＳｉＣ基板１１を用意し、その上にエピタキシャル成長によりｎ型のドリフト層１２を形成する（図２）。ドリフト層１２におけるｎ型不純物の濃度は、例えば１×１０13ｃｍ-3〜１×１０18ｃｍ-3であり、ドリフト層１２の厚さは例えば４μｍ〜２００μｍである。
【００２７】
次に、ドリフト層１２上に、ウェル領域１３の形成領域が開口されたマスク３１（第１のマスク）を形成する。マスク３１は、例えば、レジストをドリフト層１２上に塗布し、当該レジストにフォトリソグラフィ技術によるマスクパターンの転写およびアルカリ現像液による現像を行うことによって形成できる。レジストの材料としては、例えばポジ型で感光材とベース樹脂と有機溶媒とを主成分とし、現像後に断面形状の矩形性が高くなる（側面がドリフト層１２の上面に対して垂直に近くなる）ものを用いる。
【００２８】
本実施の形態では、そのようなレジストをドリフト層１２に塗布して１１０℃で６０秒加熱処理を行い、水酸化テトラメチルアンモニウム２．８ｗｔ％水溶液を現像液として１００秒間の現像処理を行い、純水による６０秒間の洗浄処理を行うことでマスク３１を得た。この場合、マスク３１の側面はドリフト層１２の表面に対して約８８度となり、矩形性が高いものが得られた。
【００２９】
その後、マスク３１を用いた選択的なイオン注入により、ドリフト層１２にｐ型不純物を注入することによって、ドリフト層１２の表層部にｐ型のウェル領域１３を形成する（図３）。本実施の形態では、ｐ型不純物としてＡｌイオンを用い、不純物濃度が１×１０15ｃｍ-3〜１×１０18ｃｍ-3程度、厚さ（ｐ型不純物の注入深さ）が０．３μｍ〜２．０μｍのウェル領域１３を形成した。
【００３０】
続いて、マスク３１に対するドライエッチングにより、マスク３１をシュリンクさせる（図４）。このエッチング工程でのマスク３１の横方向の後退量（ΔＷ）は、０．２〜０．６μｍとする。マスク３１をシュリンクさせる具体的なエッチング方法としては、例えば、エッチングガスとして酸素を用い、ガス圧力を１Ｐａ、ガス流量５０ｃｃｍ、高周波電力を８００Ｗ、基板バイアス電力を０としたドライエッチングなどが好ましい。
【００３１】
ここで、図４に示すように、マスク３１の横方向の後退量をΔＷ、縦方向の後退幅をΔＨとしたとき、ΔＨ／ΔＷの値が小さいほど、つまり縦方向の後退量を少なくするほど、後述するチャネル領域１６および電流拡張領域１７の形成工程におけるマスク３１の厚さを確保できる。望ましくは、ΔＨ／ΔＷの値は１よりも小さいとよい。ΔＨ／ΔＷを小さくするにするためには、例えばＣ3Ｈ8、ＣＦ4、ＣＨＦ3、ＳＦ6のような堆積効果ガスを酸素と混合したエッチングガスを用いるとよい。
【００３２】
次に、シュリンクさせたマスク３１を用いた選択的なイオン注入により、ドリフト層１２にｎ型不純物を注入することによって、ウェル領域１３の表層部にチャネル領域１６を形成すると同時に、ＪＦＥＴ領域１８の端部にウェル領域１３と隣接する電流拡張領域１７を形成する（図５）。チャネル領域１６および電流拡張領域１７のｎ型不純物の濃度は、ドリフト層１２のそれよりも高い。本実施の形態では、ｎ型不純物としてＮイオンを用い、チャネル領域１６および電流拡張領域１７の不純物濃度を２×１０13ｃｍ-3〜５×１０18ｃｍ-3程度とした。また本実施の形態では、チャネル領域１６および電流拡張領域１７の厚さ（ｎ型不純物の注入深さ）はウェル領域１３よりも小さくする。
【００３３】
このように、ウェル領域１３、チャネル領域１６および電流拡張領域１７はセルフアラインプロセスで形成されるため、マスクずれによって半導体装置１００の特性にばらつきが生じることを抑制できる。また、ウェル領域１３、チャネル領域１６および電流拡張領域１７を、同じマスク３１を用いて形成できるため、製造工程が少なくなり、製造コストの低減にも寄与できる。
【００３４】
その後、不図示のマスク（第２のマスク）を用いたｎ型不純物（例えばＮイオン）の選択的なイオン注入により、ウェル領域１３の表層部にソース領域１４を形成する。さらに、別のマスクを用いたｐ型不純物（例えばＡｌイオン）の選択的なイオン注入により、ソース領域１４内に、ウェル領域１３に達するウェルコンタクト領域１５を形成する（図６）。
【００３５】
ソース領域１４の厚さはウェル領域１３よりも薄くし、ソース領域１４の不純物濃度は、ウェル領域１３の不純物濃度よりも高く、１×１０17ｃｍ-3〜１×１０21ｃｍ-3程度とする。また、ウェルコンタクト領域１５の不純物濃度は、ウェル領域１３の不純物濃度よりも高くする。ウェルコンタクト領域１５の形成は、ＳｉＣ基板１１およびドリフト層１２を１５０℃以上に加熱した状態で行うことが望ましい。
【００３６】
次に、熱処理装置を用いて、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。このアニールは、例えば１３００℃〜１９００℃の温度で、３０秒〜１時間行う。これにより、イオン注入されたＮなどのｎ型不純物、およびＡｌなどのｐ型不純物が活性化する。
【００３７】
続いて、ドリフト層１２上にゲート酸化膜２１およびゲート電極２２を形成する（図７）。ゲート酸化膜２１は、例えば熱酸化法や堆積法により形成し、その後に窒素やアンモニア雰囲気中における熱処理が施される。ゲート電極２２は、例えばＣＶＤ（Chemical Vapor Deposition）法によりポリシリコン膜を形成し、フォトリソグラフィ技術を用いて当該ポリシリコン膜をパターニングすることで形成される。ゲート電極２２を構成するポリシリコンには、燐（Ｐ）や硼素（Ｂ）のような不純物が含まれていてもよい。ゲート電極２２のポリシリコンに不純物が含まれることにより、ゲート電極２２の低シート抵抗化を実現できる。
【００３８】
その後、ゲート電極２２上に層間絶縁膜２３を形成し、層間絶縁膜２３上にソース電極２４を形成し、さらにＳｉＣ基板１１の下面にドレイン電極２５の形成することにより、図１に示した半導体装置１００（ＳｉＣ−ＭＯＳＦＥＴ）が完成する。
【００３９】
層間絶縁膜２３は、例えばＣＶＤ法などにより酸化膜を堆積することにより形成される。また、層間絶縁膜２３には、ソース領域１４およびウェルコンタクト領域１５に達するコンタクトホールの他、不図示の領域において、ゲート電極２２の上面に達するコンタクトホールが形成される。それにより、この後の工程で、ゲート電極２２に接続する不図示の配線（ゲート配線）をソース電極２４と同時に形成することが可能になる。
【００４０】
また、ソース領域１４およびウェルコンタクト領域１５とソース電極２４とをオーミック接触させるために、コンタクトホールに露出したソース領域１４およびウェルコンタクト領域１５の上面部分にシリサイドを形成してもよい。このシリサイドは、例えば、コンタクトホール内を含む層間絶縁膜２３上の全面にＮｉを成膜して６００〜１０００℃の熱処理を行い、ソース領域１４およびウェルコンタクト領域１５の上面部分をＮｉと反応させることによって形成できる。層間絶縁膜２３上の未反応のＮｉは、ウェットエッチングで除去する。同様に、ＳｉＣ基板１１の下面にもシリサイドを形成してもよい。これにより、ＳｉＣ基板１１とドレイン電極２５との良好なオーミックコンタクトが実現される。
【００４１】
ソース電極２４およびゲート配線は、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａやそれらの窒化物、またはそれらの積層膜、あるいはそれらの合金からなる金属膜を、スパッタリング法や蒸着法によって堆積し、その金属膜をソース電極２４とゲート配線とに分離するようにパターニングして形成される。また、ドレイン電極２５は、Ｔｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法や蒸着法で成膜することによって形成する。
【００４２】
図８は、チャネル領域１６および電流拡張領域１７形成前のマスク３１のシュリンク工程におけるマスク３１の横方向の後退幅（ΔＷ）と、ドレイン電極２５に高電圧が印加されたときにゲート酸化膜２１にかかる電界との関係を計算した結果を示すグラフである。ここでは、１２００Ｖ程度の耐圧を有する半導体装置１００を想定し、ドリフト領域１２の膜厚を１２μｍ、不純物濃度を１×１０16ｃｍ-3程度と仮定した。またＪＦＥＴ領域１８の幅は２μｍ〜３μｍと仮定し、チャネル領域１６と電流拡張領域１７の不純物濃度は１×１０17ｃｍ-3程度と仮定した。図８のグラフは、これらの仮定に基づいて、ドレイン電極２５に１２００Ｖの電圧が印加されたときにゲート酸化膜２１にかかる電界を計算した結果である。なお、図８のグラフの縦軸は、ドリフト層１２の全面にチャネルドープを行う従来構造の場合（図１８のように、ＪＦＥＴ領域１８の表層部全体にｎ型不純物の濃度が高いチャネル領域１６を形成した場合）を基準（１００％）としたときの割合（相対値）を示している。
【００４３】
図８から分かるように、本実施の形態の半導体装置１００では、従来構造と比較してゲート電極２２にかかる電界強度は大幅に低減される。また、マスク３１の後退幅が大きいほど、つまり電流拡張領域１７間の間隔が狭いほど、ゲート電極２２にかかる電界強度が増大することも分かる。よって、ゲート電極２２の耐圧確保の観点からは、ＪＦＥＴ領域１８の中央部に電流拡張領域１７を形成しないことが好ましい。
【００４４】
また図９は、マスク３１のシュリンク工程におけるマスク３１の横方向の後退幅（ΔＷ）と、半導体装置１００がオン状態のときのＪＦＥＴ領域１８の抵抗値との関係を計算した結果を示すグラフである。ここでも、１２００Ｖ程度の耐圧を有する半導体装置１００を想定し、図８のグラフの計算と同様の条件の半導体装置１００を仮定している。また、ＪＦＥＴ領域１８の抵抗値は、ドレイン電極２５からソース電極２４へ１００〜３００Ａ／ｃｍ2程度の電流が流れた状態を仮定して計算している。なお、図９のグラフの縦軸も、ドリフト層１２の全面にチャネルドープを行う従来構造（図１８）の場合を基準（１００％）としたときの割合（相対値）を示している。
【００４５】
図９から分かるように、マスク３１の横方向の後退量が小さい場合（電流拡張領域１７の幅が小さい場合）には、ＪＦＥＴ領域１８の抵抗は従来構造の場合よりも大きいが、マスク３１の後退量を大きくし、電流拡張領域１７の幅を広くすると、ＪＦＥＴ領域１８の抵抗を従来構造に近い値を近づけることができる。電流拡張領域１７の幅を広くすると、半導体装置１００がオン状態となるときのＪＦＥＴ領域１８における空乏層の広がりが抑制され、ＪＦＥＴ領域１８からチャネルへの電流経路を十分に確保できるようになるためである。よって電流拡張領域１７の幅は、半導体装置１００がオン状態となるときに電流拡張領域１７が完全に空乏化されないように設計するとよい。
【００４６】
図８および図９から分かるように、ＪＦＥＴ領域１８内に、ウェル領域１３に隣接する電流拡張領域１７を設け、且つ、その電流拡張領域１７をＪＦＥＴ領域１８の中央部に形成しないことにより、半導体装置１００のオン抵抗（ＪＦＥＴ領域１８の抵抗）の増大を抑えつつ、ゲート酸化膜２１における電界集中を緩和して半導体装置１００の高耐圧化を図ることができる。
【００４７】
＜実施の形態２＞
図１０は、実施の形態２に係る半導体装置の断面図である。本実施の形態では、チャネル領域１６および電流拡張領域１７を形成するためのイオン注入工程（図５）において、ウェル領域１３の底よりも深い位置にまで、ｎ型不純物（Ｎイオン）を注入する。チャネル領域１６および電流拡張領域１７の形成工程以外の工程は、実施の形態１と同様である。
【００４８】
ｎ型不純物がウェル領域１３の底よりも深い位置にまで注入されることにより、図１０の如く、電流拡張領域１７がウェル領域１３の側方および下方を取り囲むように形成される。このように、電流拡張領域１７の底がウェル領域１３の底よりも深くなることにより、ＪＦＥＴ領域１８の抵抗がさらに低減される。
【００４９】
また、実施の形態１で述べたように、マスク３１をシュリンクさせる工程（図４）では、その横方向の後退量ΔＷに対する縦方向の後退量ΔＨの比ΔＨ／ΔＷが小さいほど（望ましくは１より小さい）、その後のチャネル領域１６および電流拡張領域１７を形成するイオン注入においてマスク３１の厚さを十分に維持することができ、好ましい。特に本実施の形態では、チャネル領域１６および電流拡張領域１７を形成する際にｎ型不純物を深く注入するため、ΔＨ／ΔＷを小さくすることは非常に有効である。上記したように、ΔＨ／ΔＷを小さくするにするためには、マスク３１をシュリンクさせるエッチング工程において、例えばＣ3Ｈ8、ＣＦ4、ＣＨＦ3、ＳＦ6のような堆積効果ガスを酸素と混合したエッチングガスを用いるとよい。
【００５０】
また、本実施の形態では、チャネル領域１６および電流拡張領域１７を形成するためのイオン注入におけるｎ型不純物の濃度を、電流拡張領域１７の表層部で高濃度に、深い領域を低濃度にするとよい。図１１は、本実施の形態において、チャネル領域１６および電流拡張領域１７を形成するためのイオン注入における、注入深さ方向に対するｎ型不純物の濃度プロファイルの一例を示している。なお、図１１に示した不純物濃度プロファイルは、ウェル領域１３の厚さ（ｐ型不純物の注入深さ）を０．６〜０．９μｍ程度としたときを想定している。
【００５１】
このように電流拡張領域１７において、表層部のｎ型不純物の濃度を高くし、底部（ウェル領域１３の底よりも深い部分）のｎ型不純物の濃度を低くすると、半導体装置１００がオフ状態になりドレイン電極２５に高電圧が印加されたときに、ウェル領域１３が形成するＰＮ接合面での電界強度が抑制され、十分な耐圧を確保することができる。また、半導体装置１００がオン状態のときは、ウェル領域１３からの空乏層の広がりが抑制され、ＪＦＥＴ領域１８の抵抗を低減させることができる。
【００５２】
図１２は、実施の形態２において、チャネル領域１６および電流拡張領域１７形成前のマスク３１のシュリンク工程におけるマスク３１の横方向の後退幅（ΔＷ）と、ドレイン電極２５に高電圧が印加されたときにゲート酸化膜２１にかかる電界との関係を計算した結果を示すグラフである。ここでも、１２００Ｖ程度の耐圧を有する半導体装置１００を想定し、ドリフト領域１２の膜厚を１２μｍ、不純物濃度を１×１０16ｃｍ-3程度と仮定した。またＪＦＥＴ領域１８の幅は２μｍ〜３μｍと仮定し、チャネル領域１６と電流拡張領域１７の不純物濃度は１×１０17ｃｍ-3程度と仮定した。図１２のグラフは、これらの仮定に基づいて、ドレイン電極２５に１２００Ｖの電圧が印加されたときにゲート酸化膜２１にかかる電圧を計算した結果である。なお、図１２のグラフの縦軸は、ドリフト層１２の全面にチャネルドープを行う従来構造（図１８）の場合を基準（１００％）としたときの割合（相対値）を示している。
【００５３】
図１２から分かるように、本実施の形態においても、実施の形態１（図８）の場合と同様に、従来構造と比較してゲート電極２２にかかる電界強度は大幅に低減される。また、マスク３１の後退幅が大きいほど、つまり電流拡張領域１７間の間隔が狭いほど、ゲート電極２２にかかる電界強度が増大することも分かる。よって、ゲート電極２２の耐圧確保の観点からは、ＪＦＥＴ領域１８の中央部に電流拡張領域１７を形成しないことが望ましい。
【００５４】
また図１３は、実施の形態２において、マスク３１のシュリンク工程におけるマスク３１の横方向の後退幅（ΔＷ）と、半導体装置１００がオン状態のときのＪＦＥＴ領域１８の部分の抵抗値との関係を計算した結果を示すグラフである。ここでも、１２００Ｖ程度の耐圧を有する半導体装置１００を想定し、図１２のグラフの計算と同様の条件の半導体装置１００を仮定している。また、ＪＦＥＴ領域１８の抵抗値は、ドレイン電極２５からソース電極２４へ１００〜３００Ａ／ｃｍ2程度の電流が流れたと仮定して計算している。なお、図１３のグラフの縦軸も、ドリフト層１２の全面にチャネルドープを行う従来構造（図１８）の場合を基準（１００％）としたときの割合（相対値）を示している。
【００５５】
図１３から分かるように、マスク３１の横方向の後退量が小さい場合（電流拡張領域１７の幅が小さい場合）には、ＪＦＥＴ領域１８の抵抗は従来構造の場合よりも大きいが、本実施の形態では、マスク３１の後退量を大きくし、電流拡張領域１７の幅を広くすると、ＪＦＥＴ領域１８の抵抗を従来構造によりも低くすることができる。特に、マスク３１の横方向の後退量を０．２μｍ以上にすると、ＪＦＥＴ領域１８の抵抗が大きく下がることが分かる。
【００５６】
図１２および図１３から分かるように、本実施の形態によれば、実施の形態１と同様にゲート酸化膜２１における電界集中を緩和して半導体装置１００の高耐圧化を図ることができる。また、電流拡張領域１７の底をウェル領域１３の底よりも深くすることにより、半導体装置１００のオン抵抗（ＪＦＥＴ領域１８の抵抗）を実施の形態１の場合よりもさらに下げることができる。
【００５７】
＜実施の形態３＞
実施の形態１においては、ウェル領域１３形成後にマスク３１をシュリンクさせることにより、ウェル領域１３に隣接する電流拡張領域１７を、ウェル領域１３の形成で用いたものと同じマスク３１を用いて形成できるようにした。これに対し本実施の形態では、マスク３１のシュリンクを行わずに、ｎ型不純物（例えばＮイオン）を斜め方向からイオン注入することによって、ウェル領域１３に隣接する電流拡張領域１７を形成する。
【００５８】
本実施の形態では、ウェル領域１３は、実施の形態１と同様に、マスク３１を用いた略垂直方向からの選択的なイオン注入により形成する（図３）。一方、チャネル領域１６および電流拡張領域１７は、同じマスク３１を用いた斜め方向からの選択的なイオン注入より形成する（図１４）。電流拡張領域１７は、マスク３１の底端部を斜め方向に突き抜けたｎ型不純物によって形成されるので、ウェル領域１３に隣接する位置に形成される。
【００５９】
チャネル領域１６および電流拡張領域１７を形成するｎ型不純物は、例えば９０度ずつ異なる４方向から注入してもよいし、４以上の方向から注入してもよいし、注入方向を回転させながら注入してもよい。なお、チャネル領域１６および電流拡張領域１７の形成工程以外の工程は、実施の形態１と同様でよい。
【００６０】
本実施の形態によれば、マスク３１をシュリンクさせる工程（図４）が必要なくなるため、本発明に係る半導体装置１００の製造工程の簡略化を図ることができる。
【００６１】
＜実施の形態４＞
図１５は、実施の形態４に係る半導体装置の断面図である。本実施の形態の半導体装置１００では、ｎ型の電流拡張領域１７が、不純物濃度が互いに異なる第１電流拡張領域１７ａと第２電流拡張領域１７ｂとによって構成されている。
【００６２】
図１５において、第１電流拡張領域１７ａおよび第２電流拡張領域１７ｂは、ウェル領域１３に近い側から第１電流拡張領域１７ａ、第２電流拡張領域１７ｂの順に並んでいる。ＪＦＥＴ領域１８の中央に近い側の第２電流拡張領域１７ｂは、ウェル領域１３に近い側の第１電流拡張領域１７ａよりも不純物濃度が低い。つまり本実施の形態では、電流拡張領域１７におけるｎ型不純物の濃度は、ＪＦＥＴ領域１８の中央部に向けて段階的に減少する構成となっている。
【００６３】
実施の形態１において、電流拡張領域１７における横方向の不純物濃度プロファイルが急峻になると、ＪＦＥＴ領域１８の中央に近い部分における電界集中を十分に緩和できない場合も考えられる。それに対し、本実施の形態では、電流拡張領域１７における横方向の不純物濃度プロファイルが緩やかになるので、ＪＦＥＴ領域１８の中央部での電界集中を緩和することができ、ゲート電極２２における電界集中を、実施の形態１よりもさらに抑制することができる。
【００６４】
ＳｉＣは、Ｓｉと比較して不純物が拡散しにくい性質があり、実施の形態１において流拡張領域１７における横方向の不純物濃度プロファイルが急峻になりやすい。よって本実施の形態は、ＳｉＣ半導体装置に特に適している。
【００６５】
また、第２電流拡張領域１７ｂのｎ型不純物の密度を、ドリフト層１２のそれよりも大きくすることにより、半導体装置１００（ＳｉＣ−ＭＯＳＦＥＴ）のオン抵抗を低くできる。よって、オン抵抗の低減と、耐圧の向上の両立を図ることができる。
【００６６】
なお、図１５では、電流拡張領域１７が不純物濃度の異なる２つの領域（第１および第２電流拡張領域１７ａ，１７ｂ）で構成される例を示したが、３つ以上の領域で構成してもよい。その場合も、電流拡張領域１７のうちＪＦＥＴ領域１８の中央に近い領域ほど、不純物濃度を低くすると、ゲート電極２２における電界集中を緩和することができる。
【００６７】
本実施の形態における電流拡張領域１７は、ウェル領域１３形成後に、マスク３１をシュリンクさせるエッチング工程（図４）と、チャネル領域１６および電流拡張領域１７を形成するためのイオン注入工程（図５）とを交互に複数回行うことで形成可能である。
【００６８】
例えば図１５に示す電流拡張領域１７であれば、マスク３１をシュリンクした後の１回目のイオン注入工程で第１電流拡張領域１７ａを形成し、さらにマスク３１をシュリンクさせての２回目のイオン注入工程で第２電流拡張領域１７ｂを形成する。２回目のイオン注入工程では、第１電流拡張領域１７ａの部分にも重複して不純物が注入されるので、必然的に第２電流拡張領域１７ｂよりも第１電流拡張領域１７ａの方が高い不純物濃度となる。
【００６９】
電流拡張領域１７を不純物濃度の異なる３つ以上の領域で構成する場合には、マスク３１をシュリンクさせるエッチング工程と、チャネル領域１６および電流拡張領域１７を形成するためのイオン注入工程とを３回以上繰り返せばよい。
【００７０】
＜実施の形態５＞
図１６は、実施の形態５に係る半導体装置の断面図である。本実施の形態でも、実施の形態４と同様に、ｎ型の電流拡張領域１７は、不純物濃度が互いに異なる第１電流拡張領域１７ａと第２電流拡張領域１７ｂとによって構成されている。
【００７１】
本実施の形態では、第１電流拡張領域１７ａおよび第２電流拡張領域１７ｂは、共にウェル領域１３に隣接して配設されるが、第１電流拡張領域１７ａは、第２電流拡張領域１７ｂの内部に位置している。また第２電流拡張領域１７ｂは、第１電流拡張領域１７ａよりも、不純物濃度が低い。つまり本実施の形態では、電流拡張領域１７におけるｎ型不純物の濃度は、ＪＦＥＴ領域１８の中央部に向けて段階的に減少し、且つ、電流拡張領域１７の底部に向けても段階的に減少する。
【００７２】
このような構造の電流拡張領域１７では、ｎ型不純物の密度が、耐圧を維持する深い部分で小さくなり、チャネル領域１６に近い浅い部分で高くなる。よって、耐圧を十分に確保しつつ、オン抵抗を低減させることができる。
【００７３】
また、第２電流拡張領域１７ｂにおいてもｎ型不純物の密度を、ドリフト層１２のそれよりも大きくすることにより、半導体装置１００（ＳｉＣ−ＭＯＳＦＥＴ）のオン抵抗を低くできる。よって、オン抵抗の低減と、耐圧の向上の両立を図ることができる。
【００７４】
なお、図１６では、電流拡張領域１７が不純物濃度の異なる２つの領域（第１および第２電流拡張領域１７ａ，１７ｂ）で構成される例を示したが、３つ以上の領域で構成してもよい。その場合、電流拡張領域１７の外側に位置する領域ほど、不純物濃度を低くする。
【００７５】
本実施の形態における電流拡張領域１７は、ウェル領域１３形成後に、マスク３１をシュリンクさせるエッチング工程（図４）と、チャネル領域１６および電流拡張領域１７を形成するためのイオン注入工程（図５）とを交互に複数回行い、各回のイオン注入における注入深さを変えることによって形成可能である。つまり、後に行うイオン注入工程ほど、ｎ型不純物の注入深さを深くする。
【００７６】
例えば図１６に示す電流拡張領域１７であれば、マスク３１をシュリンクした後の１回目のイオン注入工程で第１電流拡張領域１７ａを形成し、さらにマスク３１をシュリンクさせての２回目のイオン注入工程で不純物をより深く注入して第２電流拡張領域１７ｂを形成する。２回目のイオン注入工程では、第１電流拡張領域１７ａの部分にも重複して不純物が注入されるので、必然的に第２電流拡張領域１７ｂよりも第１電流拡張領域１７ａの方が高い不純物濃度となる。
【００７７】
電流拡張領域１７を不純物濃度の異なる３つ以上の領域で構成する場合には、マスク３１をシュリンクさせるエッチング工程と、チャネル領域１６および電流拡張領域１７を形成するためのイオン注入工程とを３回以上繰り返せばよい。
【００７８】
上記したように、ＳｉＣは、Ｓｉと比較して不純物が拡散しにくい性質があるため、本実施の形態は、ＳｉＣ半導体装置に特に適している。
【００７９】
＜実施の形態６＞
電流拡張領域１７によって半導体装置１００のオン抵抗を大きく低減させる目的で、マスク３１をシュリンクさせる際の後退量（ΔＷ）を大きくすると、それに伴ってマスク３１の縦方向の後退量（ΔＨ）も大きくなる。そのため、実施の形態２のように電流拡張領域１７を深く形成する場合には、それを形成するためのイオン注入工程で、ｎ型の不純物がマスク３１を突き抜けてＪＦＥＴ領域１８の中央部にも注入される懸念がある。実施の形態６では、実施の形態２に実施の形態４を組み合わせることにより、この問題を解決する。
【００８０】
図１７は、実施の形態６に係る半導体装置の断面図である。実施の形態４と同様に、ｎ型の電流拡張領域１７は、不純物濃度が互いに異なる第１電流拡張領域１７ａと第２電流拡張領域１７ｂとによって構成されている。但し、ウェル領域１３に隣接する第１電流拡張領域１７ａは、実施の形態２の電流拡張領域１７のように、ウェル領域１３の側方および下方を取り囲むように形成されている。一方、第２電流拡張領域１７ｂは、ウェル領域１３よりも浅く形成されている。つまり、電流拡張領域１７の厚さが、ＪＦＥＴ領域１８の中央部に向けて段階的に減少することになる。ＪＦＥＴ領域１８の中央部に向けて段階的に減少する。
【００８１】
第２電流拡張領域１７ｂは、第１電流拡張領域１７ａよりもｎ型不純物の濃度が低く設定されている。つまり電流拡張領域１７におけるｎ型不純物の濃度は、ＪＦＥＴ領域１８の中央部に向けて段階的に減少する。
【００８２】
本実施の形態における電流拡張領域１７は、ウェル領域１３形成後に、マスク３１をシュリンクさせるエッチング工程（図４）と、チャネル領域１６および電流拡張領域１７を形成するためのイオン注入工程（図５）とを交互に２回ずつ行い、各回のイオン注入における注入深さを変えることによって形成可能である。すなわち、ウェル領域１３の形成後に、マスク３１をシュリンクさせる１回目のエッチング工程を行い、深い第１電流拡張領域１７ａを形成する１回目のイオン注入を行う。次いで、マスク３１をシュリンクさせる２回目のエッチング工程を行い、浅い第２電流拡張領域１７ｂを形成する２回目のイオン注入を行う。つまり、後に行うイオン注入工程ほど、ｎ型不純物の注入深さを浅くする。
【００８３】
本実施の形態の半導体装置１００では、浅い第２電流拡張領域１７ｂによってもオン抵抗の低減の効果が得られるため、深い第１電流拡張領域１７ａを形成するための１回目のエッチング工程でマスク３１の後退量を大きくする必要はない。よって上記の問題の発生を回避できる。また、マスク３１の膜厚のばらつきという、製造工程上のばらつきに対するマージンを確保することができるので、半導体装置１００の特性のばらつきも抑えられる。
【００８４】
本実施の形態においても、実施の形態２で図１１に例示したように、深い第１電流拡張領域１７ａを形成するイオン注入において、ｎ型不純物の濃度を、電流拡張領域１７の表層部で高濃度に、深い領域を低濃度にするとよい。さらに、第２電流拡張領域１７ｂのｎ型不純物の濃度は、第１電流拡張領域１７ａの表層部のｎ型不純物の濃度よりも低くし、第１電流拡張領域１７aの深い領域のｎ型不純物の濃度と同等もしくはそれよりも高くするとよい。そのような濃度分布にすると、耐圧を維持するＰＮ接合の近傍に高濃度のｎ型領域が配設されないため、半導体装置１００の耐圧を十分に確保することができる。
【００８５】
また、図１７では、電流拡張領域１７が不純物濃度の異なる２つの領域（第１および第２電流拡張領域１７ａ，１７ｂ）で構成される例を示したが、３つ以上の領域で構成してもよい。その場合も、ＪＦＥＴ領域１８の中央に近い領域ほど不純物の注入深さを浅くすれば、上記の問題の発生を回避できる。
【００８６】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００８７】
１１  ＳｉＣ基板  、１２  ドリフト層  、１３  ウェル領域  、１４  ソース領域  、１５  ウェルコンタクト領域  、１６  チャネル領域  、１７  電流拡張領域  、１７ａ  第１電流拡張領域  、１７ｂ  第２電流拡張領域  、１８  ＪＦＥＴ領域  、２１  ゲート酸化膜  、２２  ゲート電極  、２３  層間絶縁膜  、２４  ソース電極  、２５  ドレイン電極  、３１  マスク  、１００  半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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