(57)【特許請求の範囲】
【請求項１】
順に積層された第１の導電型の第１の半導体層、当該第１の導電型と異なる第２の導電型の第２の半導体層、当該第１の導電型の第３の半導体層、当該第２の導電型の第４の半導体層の積層半導体層によりそれぞれが構成される、
第１のアノード端子、第１のカソード端子、第１のゲート端子をそれぞれ有する複数の発光サイリスタと、
前記複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第２のアノード端子、第２のカソード端子、第２のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、
前記複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第３のアノード端子、第３のカソード端子、第３のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、
前記複数の発光サイリスタのそれぞれの前記第１のゲート端子と前記複数の設定サイリスタのそれぞれの前記第２のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第１の接続抵抗と、
前記複数の設定サイリスタのそれぞれの前記第２のゲート端子と、前記複数の転送サイリスタのそれぞれの前記第３のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第２の接続抵抗と、
前記複数の発光サイリスタのそれぞれの第１のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第３の接続抵抗と、を備え、
前記複数の第１の接続抵抗のそれぞれの第１の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第２のゲート端子として働く前記第３の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなること
を特徴とする発光チップ。
【請求項２】
前記複数の設定サイリスタのそれぞれの前記第２のアノード端子または前記第２のカソード端子のいずれか一方が接続されるとともに、オン状態の転送サイリスタによりしきい電圧が小さく設定された設定サイリスタをオン状態に移行させるための設定信号が供給される設定端子をさらに備えることを特徴とする請求項１に記載の発光チップ。
【請求項３】
第４のアノード端子、第４のカソード端子、第４のゲート端子を有し、当該第４のアノード端子または当該第４のカソード端子のいずれか一方が、前記設定端子に接続される設定許可サイリスタと、
前記設定許可サイリスタの前記第４のゲート端子が接続されるとともに、前記設定信号によって新たに発光サイリスタが発光することを阻止するため、当該設定許可サイリスタのしきい電圧の絶対値を小さく設定する許可信号が供給される許可端子と
をさらに備えることを特徴とする請求項２に記載の発光チップ。
【請求項４】
前記複数の設定サイリスタのそれぞれの前記第２のゲート端子を、前記電源線にそれぞれ接続する複数の第４の接続抵抗を備えることを特徴とする請求項１ないし３のいずれか１項に記載の発光チップ。
【請求項５】
順に積層された第１の導電型の第１の半導体層、当該第１の導電型と異なる第２の導電型の第２の半導体層、当該第１の導電型の第３の半導体層、当該第２の導電型の第４の半導体層の積層半導体層によりそれぞれが構成される、第１のアノード端子、第１のカソード端子、第１のゲート端子をそれぞれ有する複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第２のアノード端子、第２のカソード端子、第２のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、当該複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第３のアノード端子、第３のカソード端子、第３のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、当該複数の発光サイリスタのそれぞれの当該第１のゲート端子と当該複数の設定サイリスタのそれぞれの当該第２のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第１の接続抵抗と、当該複数の設定サイリスタのそれぞれの当該第２のゲート端子と、当該複数の転送サイリスタのそれぞれの当該第３のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第２の接続抵抗と、当該複数の発光サイリスタのそれぞれの第１のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第３の接続抵抗とを備える発光チップを複数備え、像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、を備え、
前記露光手段が備える前記発光チップにおいて、前記複数の第１の接続抵抗のそれぞれの第１の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第２のゲート端子として働く前記第３の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなること
を特徴とするプリントヘッド。
【請求項６】
像保持体と、
前記像保持体を帯電する帯電手段と、
順に積層された第１の導電型の第１の半導体層、当該第１の導電型と異なる第２の導電型の第２の半導体層、当該第１の導電型の第３の半導体層、当該第２の導電型の第４の半導体層の積層半導体層によりそれぞれが構成される、第１のアノード端子、第１のカソード端子、第１のゲート端子をそれぞれ有する複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第２のアノード端子、第２のカソード端子、第２のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、当該複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第３のアノード端子、第３のカソード端子、第３のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、当該複数の発光サイリスタのそれぞれの当該第１のゲート端子と当該複数の設定サイリスタのそれぞれの当該第２のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第１の接続抵抗と、当該複数の設定サイリスタのそれぞれの当該第２のゲート端子と、当該複数の転送サイリスタのそれぞれの当該第３のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第２の接続抵抗と、当該複数の発光サイリスタのそれぞれの第１のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第３の接続抵抗とを備える発光チップを複数備え、前記像保持体を露光して静電潜像を形成する露光手段と、
前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、
前記像保持体に形成された前記静電潜像を現像する現像手段と、
前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、
前記露光手段が備える前記発光チップにおいて、前記複数の第１の接続抵抗のそれぞれの第１の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第２のゲート端子として働く前記第３の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなること
を特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光チップ、プリントヘッドおよび画像形成装置に関する。
【背景技術】
【０００２】
電子写真方式を採用した、プリンタや複写機、ファクシミリ等の画像形成装置では、一様に帯電された感光体上に、画像情報を光記録手段により照射することにより静電潜像を得た後、この静電潜像にトナーを付加して可視化し、記録紙上に転写して定着することによって画像形成が行われる。かかる光記録手段として、レーザを用い、主走査方向にレーザ光を走査させて露光する光走査方式の他、近年では、装置の小型化の要請を受けて発光素子としての発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を主走査方向に多数、配列してなる、ＬＥＤプリントヘッド（ＬＰＨ：ＬＥＤ  Ｐｒｉｎｔ  Ｈｅａｄ）を用いた記録装置が採用されている。
【０００３】
特許文献１には、シフト部と発光部が分離された１点点灯型ＳＬＥＤに、発光許可ライン（データ線）を設けた構造を有した自己走査型発光素子アレイが記載されている。発光許可ラインはドライバ回路の発光許可用ドライブ出力端子に接続され、ドライバ回路はφ１用ドライバ出力端子、φ２用ドライバ出力端子、φｓ用ドライバ出力端子、φＩ用ドライバ出力端子、裏面電極用出力端子を有している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−２１９５９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、自己走査型発光素子アレイ（ＳＬＥＤ：Ｓｅｌｆ−ｓｃａｎｎｉｎｇ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｅｖｉｃｅ）チップを複数用いたＬＰＨによる記録装置において、画像形成の速度を向上させるために、発光チップの高速化が求められている。
本発明は、高速化が図れる発光チップ等を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、順に積層された第１の導電型の第１の半導体層、当該第１の導電型と異なる第２の導電型の第２の半導体層、当該第１の導電型の第３の半導体層、当該第２の導電型の第４の半導体層の積層半導体層によりそれぞれが構成される、第１のアノード端子、第１のカソード端子、第１のゲート端子をそれぞれ有する複数の発光サイリスタと、前記複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第２のアノード端子、第２のカソード端子、第２のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、前記複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第３のアノード端子、第３のカソード端子、第３のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、前記複数の発光サイリスタのそれぞれの前記第１のゲート端子と前記複数の設定サイリスタのそれぞれの前記第２のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第１の接続抵抗と、前記複数の設定サイリスタのそれぞれの前記第２のゲート端子と、前記複数の転送サイリスタのそれぞれの前記第３のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第２の接続抵抗と、前記複数の発光サイリスタのそれぞれの第１のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第３の接続抵抗と、を備え、前記複数の第１の接続抵抗のそれぞれの第１の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第２のゲート端子として働く前記第３の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなることを特徴とする発光チップである。
請求項２に記載の発明は、前記複数の設定サイリスタのそれぞれの前記第２のアノード端子または前記第２のカソード端子のいずれか一方が接続されるとともに、オン状態の転送サイリスタによりしきい電圧が小さく設定された設定サイリスタをオン状態に移行させるための設定信号が供給される設定端子をさらに備えることを特徴とする請求項１に記載の発光チップである。
請求項３に記載の発明は、第４のアノード端子、第４のカソード端子、第４のゲート端子を有し、当該第４のアノード端子または当該第４のカソード端子のいずれか一方が、前記設定端子に接続される設定許可サイリスタと、前記設定許可サイリスタの前記第４のゲート端子が接続されるとともに、前記設定信号によって新たに発光サイリスタが発光することを阻止するため、当該設定許可サイリスタのしきい電圧の絶対値を小さく設定する許可信号が供給される許可端子とをさらに備えることを特徴とする請求項２に記載の発光チップである。
請求項４に記載の発明は、前記複数の設定サイリスタのそれぞれの前記第２のゲート端子を、前記電源線にそれぞれ接続する複数の第４の接続抵抗を備えることを特徴とする請求項１ないし３のいずれか１項に記載の発光チップである。
請求項５に記載の発明は、順に積層された第１の導電型の第１の半導体層、当該第１の導電型と異なる第２の導電型の第２の半導体層、当該第１の導電型の第３の半導体層、当該第２の導電型の第４の半導体層の積層半導体層によりそれぞれが構成される、第１のアノード端子、第１のカソード端子、第１のゲート端子をそれぞれ有する複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第２のアノード端子、第２のカソード端子、第２のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、当該複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第３のアノード端子、第３のカソード端子、第３のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、当該複数の発光サイリスタのそれぞれの当該第１のゲート端子と当該複数の設定サイリスタのそれぞれの当該第２のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第１の接続抵抗と、当該複数の設定サイリスタのそれぞれの当該第２のゲート端子と、当該複数の転送サイリスタのそれぞれの当該第３のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第２の接続抵抗と、当該複数の発光サイリスタのそれぞれの第１のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第３の接続抵抗とを備える発光チップを複数備え、像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、を備え、前記露光手段が備える前記発光チップにおいて、前記複数の第１の接続抵抗のそれぞれの第１の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第２のゲート端子として働く前記第３の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなることを特徴とするプリントヘッドである。
請求項６に記載の発明は、像保持体と、前記像保持体を帯電する帯電手段と、順に積層された第１の導電型の第１の半導体層、当該第１の導電型と異なる第２の導電型の第２の半導体層、当該第１の導電型の第３の半導体層、当該第２の導電型の第４の半導体層の積層半導体層によりそれぞれが構成される、第１のアノード端子、第１のカソード端子、第１のゲート端子をそれぞれ有する複数の発光サイリスタと、当該複数の発光サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第２のアノード端子、第２のカソード端子、第２のゲート端子をそれぞれ有し、オン状態になることで対応する発光サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の設定サイリスタと、当該複数の設定サイリスタのそれぞれに対応してそれぞれ設けられるとともに、第３のアノード端子、第３のカソード端子、第３のゲート端子をそれぞれ有し、順にオン状態になることで、対応する設定サイリスタのしきい電圧の絶対値をオフ状態に比べて小さく設定する複数の転送サイリスタと、当該複数の発光サイリスタのそれぞれの当該第１のゲート端子と当該複数の設定サイリスタのそれぞれの当該第２のゲート端子とを、発光サイリスタと設定サイリスタとが対応する関係においてそれぞれ接続する複数の第１の接続抵抗と、当該複数の設定サイリスタのそれぞれの当該第２のゲート端子と、当該複数の転送サイリスタのそれぞれの当該第３のゲート端子とを、設定サイリスタと転送サイリスタとが対応する関係においてそれぞれ接続する複数の第２の接続抵抗と、当該複数の発光サイリスタのそれぞれの第１のゲート端子を、駆動のための電力を供給する電源電位が供給される電源線にそれぞれ接続する複数の第３の接続抵抗とを備える発光チップを複数備え、前記像保持体を露光して静電潜像を形成する露光手段と、前記露光手段から照射される光を前記像保持体上に結像させる光学手段と、前記像保持体に形成された前記静電潜像を現像する現像手段と、前記像保持体に現像された画像を被転写体に転写する転写手段と、を備え、前記露光手段が備える前記発光チップにおいて、前記複数の第１の接続抵抗のそれぞれの第１の接続抵抗は、前記複数の設定サイリスタにおいて対応する設定サイリスタの前記第２のゲート端子として働く前記第３の半導体層を延ばして構成され、当該設定サイリスタがオン状態になると、当該設定サイリスタがオフ状態にある場合に比べ、抵抗値が伝導率変調により小さくなることを特徴とする画像形成装置である。
【発明の効果】
【０００７】
請求項１の発明によれば、ダイオードで接続した場合に比べ、高速に動作させることができる。
請求項２、３の発明によれば、本構成を有しない場合に比べ、複数の発光チップを並行して点灯させることができる。
請求項４の発明によれば、本構成を有しない場合に比べ、設定信号などのタイミングの設定がより容易にできる。
請求項５の発明によれば、本構成を有しない場合に比べ、書込時間を短くできる。
請求項６の発明によれば、本構成を有しない場合に比べ、画像形成が高速にできる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態が適用される画像形成装置の全体構成の一例を示した図である。
【図２】プリントヘッドの構成を示した断面図である。
【図３】第１の実施の形態における発光装置の上面図である。
【図４】第１の実施の形態における発光チップの構成、信号発生回路の構成および回路基板上の配線構成を示した図である。
【図５】第１の実施の形態における発光装置の発光チップをマトリクスの各要素として配置して示した図である。
【図６】第１の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップの回路構成を説明するための等価回路図である。
【図７】第１の実施の形態における発光チップの平面レイアウト図および断面図である。
【図８】第１の実施の形態における発光チップの第１アイランドを拡大して示した平面図である。
【図９】第１の実施の形態における発光装置および発光チップの動作を説明するためのタイミングチャートである。
【図１０】第１の実施の形態を用いない場合の、自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップの回路構成を説明するための等価回路図である。
【図１１】第２の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップの回路構成を説明するための等価回路図である。
【図１２】第２の実施の形態の発光チップにおける第１アイランドを拡大して示した平面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
［第１の実施の形態］
（画像形成装置１）
図１は第１の実施の形態が適用される画像形成装置１の全体構成の一例を示した図である。図１に示す画像形成装置１は、一般にタンデム型と呼ばれる画像形成装置である。この画像形成装置１は、各色の画像データに対応して画像形成を行なう画像形成プロセス部１０、画像形成プロセス部１０を制御する画像出力制御部３０、例えばパーソナルコンピュータ（ＰＣ）２や画像読取装置３に接続され、これらから受信された画像データに対して予め定められた画像処理を施す画像処理部４０を備えている。
【００１０】
画像形成プロセス部１０は、予め定められた間隔を置いて並列的に配置される複数のエンジンを含む画像形成ユニット１１を備えている。この画像形成ユニット１１は、４つの画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋから構成されている。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれ、静電潜像を形成してトナー像を保持する像保持体の一例としての感光体ドラム１２、感光体ドラム１２の表面を予め定められた電位で帯電する帯電手段の一例としての帯電器１３、帯電器１３によって帯電された感光体ドラム１２を露光するプリントヘッド１４、プリントヘッド１４によって得られた静電潜像を現像する現像手段の一例としての現像器１５を備えている。ここで、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、現像器１５に収納されたトナーを除いて、同様に構成されている。そして、画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋは、それぞれがイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、黒（Ｋ）のトナー像を形成する。
また、画像形成プロセス部１０は、各画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃ、１１Ｋの感光体ドラム１２にて形成された各色のトナー像を被転写体の一例としての記録用紙に多重転写させるために、この記録用紙を搬送する用紙搬送ベルト２１と、用紙搬送ベルト２１を駆動させるロールである駆動ロール２２と、感光体ドラム１２のトナー像を記録用紙に転写させる転写手段の一例としての転写ロール２３と、記録用紙にトナー像を定着させる定着器２４とを備えている。
【００１１】
この画像形成装置１において、画像形成プロセス部１０は、画像出力制御部３０から供給される各種の制御信号に基づいて画像形成動作を行う。そして、画像出力制御部３０による制御の下で、パーソナルコンピュータ（ＰＣ）２や画像読取装置３から受信された画像データは、画像処理部４０によって画像処理が施され、画像形成ユニット１１に供給される。そして、例えば黒（Ｋ）色の画像形成ユニット１１Ｋでは、感光体ドラム１２が矢印Ａ方向に回転しながら、帯電器１３により予め定められた電位に帯電され、画像処理部４０から供給された画像データに基づいて発光するプリントヘッド１４により露光される。これにより、感光体ドラム１２上には、黒（Ｋ）色画像に関する静電潜像が形成される。そして、感光体ドラム１２上に形成された静電潜像は現像器１５により現像され、感光体ドラム１２上には黒（Ｋ）色のトナー像が形成される。画像形成ユニット１１Ｙ、１１Ｍ、１１Ｃにおいても、それぞれイエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）の各色トナー像が形成される。
【００１２】
各画像形成ユニット１１で形成された感光体ドラム１２上の各色トナー像は、矢印Ｂ方向に移動する用紙搬送ベルト２１の移動に伴って供給された記録用紙に、転写ロール２３に印加された転写電界により、順次静電転写され、記録用紙上に各色トナーが重畳された合成トナー像が形成される。
その後、合成トナー像が静電転写された記録用紙は、定着器２４まで搬送される。定着器２４に搬送された記録用紙上の合成トナー像は、定着器２４によって熱および圧力による定着処理を受けて記録用紙上に定着され、画像形成装置１から排出される。
【００１３】
（プリントヘッド１４）
図２は、プリントヘッド１４の構成を示した断面図である。このプリントヘッド１４は、ハウジング６１、感光体ドラム１２を露光する複数の発光素子（本実施の形態では発光サイリスタ）からなる光源部６３を備えた露光手段の一例としての発光装置６５、光源部６３から出射された光を感光体ドラム１２表面に結像させる光学手段の一例としてのロッドレンズアレイ６４を備えている。
発光装置６５は、光源部６３、光源部６３を駆動する信号発生回路１１０（後述の図３参照）等を搭載する回路基板６２を備えている。なお、発光装置６５が信号発生回路１１０を備えず、発光装置６５の外部の画像出力制御部３０等が信号発生回路１１０を備えてもよい。この場合、画像出力制御部３０等から、信号発生回路１１０が光源部６３に供給する信号等がハーネス等を介して発光装置６５に供給される。以下では、発光装置６５が信号発生回路１１０を備えているとして説明する。
【００１４】
ハウジング６１は、例えば金属で形成され、回路基板６２およびロッドレンズアレイ６４を支持し、光源部６３の発光素子における発光点とロッドレンズアレイ６４の焦点面とが一致するように設定されている。また、ロッドレンズアレイ６４は、感光体ドラム１２の軸方向（主走査方向であって、後述する図３、図４（ｂ）のＸ方向）に沿って配置されている。
【００１５】
（発光装置６５）
図３は、第１の実施の形態における発光装置６５の上面図である。
図３に示すように、本実施の形態における発光装置６５では、光源部６３は、回路基板６２上に、２０個の発光チップＣａ１〜Ｃａ２０（発光チップ群＃ａ）と、同じく２０個の発光チップＣｂ１〜Ｃｂ２０（発光チップ群＃ｂ）とを、主走査方向に二列に千鳥状に配置して構成されている。すなわち、本実施の形態では、２つの発光チップ群（発光チップ群＃ａと発光チップ群＃ｂ）を備えている。ここでは、発光チップ群を群と略すことがある。なお、発光チップ群＃ａと発光チップ群＃ｂとの向かい合わせについての詳細は後述する。
本明細書では、「〜」は、番号によってそれぞれが区別された複数の構成要素を示すもので、「〜」の前後に記載されたものおよびその間の番号のものを含むことを意味する。例えば、発光チップＣａ１〜Ｃａ２０は、発光チップＣａ１から番号順に発光チップＣａ２０までを含む。
【００１６】
発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０の構成は同一であってよい。よって、発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０をそれぞれ区別しないときは、発光チップＣと表記する。
なお、本実施の形態では、発光チップＣの数として、合計４０個を用いたが、これに限定されない。
そして、発光装置６５は、光源部６３を駆動する信号発生回路１１０を搭載している。なお、前述したように、発光装置６５は、信号発生回路１１０を搭載していなくともよい。
【００１７】
図４は、第１の実施の形態における発光チップＣの構成、信号発生回路１１０の構成および回路基板６２上の配線構成を示した図である。図４（ａ）は発光チップＣの構成を示し、図４（ｂ）は発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を示す。本実施の形態では、発光チップＣは２つの発光チップ群（＃ａおよび＃ｂ）に分けられている。
【００１８】
はじめに、図４（ａ）に示す発光チップＣの構成を説明する。
発光チップＣは、表面形状が長方形である基板８０の表面において、長辺の一辺に近い側に長辺に沿って列状に設けられた複数の発光素子（本実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…）からなる発光部１０２を備えている。さらに、発光チップＣは、基板８０の長辺方向の両端部に、各種の制御信号等を取り込むための複数のボンディングパッドである入力端子（φＥ端子、φ１端子、Ｖｇａ端子、φ２端子、φＷ端子、φＩ端子）を備えている。なお、これらの入力端子は、基板８０の一端部からφＥ端子、φ１端子、Ｖｇａ端子の順に設けられ、基板８０の他端部からφＩ端子、φＷ端子、φ２端子の順に設けられている。そして、発光部１０２は、Ｖｇａ端子とφ２端子との間に設けられている。さらに、基板８０の裏面にはＶｓｕｂ端子として裏面電極８５（後述する図７参照）が設けられている。ここで、φＷ端子は設定端子の一例であり、φＥ端子は許可端子の一例である。
【００１９】
なお、「列状」とは、図４（ａ）に示したように複数の発光素子が一直線上に配置されている場合に限らず、複数の発光素子のそれぞれの発光素子が、列方向と直交する方向に対して、互いに異なるずれ量を有して配置されている状態でもよい。例えば、発光素子の発光面３１１（後述する図７参照）を画素としたとき、それぞれの発光素子が、列方向と直交する方向に数画素分または数十画素分のずれ量をもって配置されていてもよい。また、隣接する発光素子間で交互に、または複数の発光素子毎に、ジグザグに配置されていてもよい。
【００２０】
次に、図４（ｂ）により、発光装置６５の信号発生回路１１０の構成および回路基板６２上の配線構成を説明する。
前述したように、発光装置６５の回路基板６２には、信号発生回路１１０および発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）が搭載され、信号発生回路１１０と発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）とを相互に接続する配線（ライン）が設けられている。
【００２１】
まず、信号発生回路１１０の構成について説明する。
信号発生回路１１０には、図示しないが、画像出力制御部３０および画像処理部４０（図１参照）より、画像処理された画像データおよび各種の制御信号が入力される。信号発生回路１１０は、これらの画像データおよび各種の制御信号に基づいて、画像データの並び替えや光量の補正等を行う。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップ群＃ａ（発光チップＣａ１〜Ｃａ２０）に対して、第１転送信号φ１ａおよび第２転送信号φ２ａを送信する転送信号発生部１２０ａと、発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ２０）に対して、第１転送信号φ１ｂおよび第２転送信号φ２ｂを送信する転送信号発生部１２０ｂとを備えている。
【００２２】
さらに、信号発生回路１１０は、各種の制御信号に基づき、発光チップ群＃ａ（発光チップＣａ１〜Ｃａ２０）に対して、許可信号φＥａを送信する許可信号発生部１３０ａと、発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ２０）に対して、許可信号φＥｂを送信する許可信号発生部１３０ｂとを備えている。
さらにまた、信号発生回路１１０は、各種の制御信号に基づき、発光チップ群＃ａ（発光チップＣａ１〜Ｃａ２０）に対して、点灯信号φＩａを送信する点灯信号発生部１４０ａと、発光チップ群＃ｂ（発光チップＣｂ１〜Ｃｂ２０）に対して、点灯信号φＩｂを送信する点灯信号発生部１４０ｂとを備えている。
そして、信号発生回路１１０は、各種の制御信号に基づき、発光チップ群＃ａに属する一つの発光チップＣと発光チップ群＃ｂに属する一つの発光チップＣとを一つの発光チップ組にして、発光チップ組毎に設定信号φＷ１〜φＷ２０を送信する設定信号発生部１５０を備えている。ここでは、発光チップ組を組と略すことがある。
【００２３】
例えば、設定信号発生部１５０は、発光チップ群＃ａに属する発光チップＣａ１と発光チップ群＃ｂに属する発光チップＣｂ１との発光チップ組＃１に対して、設定信号φＷ１を送信する。発光チップ群＃ａに属する発光チップＣａ２と発光チップ群＃ｂに属する発光チップＣｂ２との発光チップ組＃２に対して、設定信号φＷ２を送信する。以下同様にして、発光チップ群＃ａに属する発光チップＣａ２０と発光チップ群＃ｂに属する発光チップＣｂ２０との発光チップ組＃２０に対して、設定信号φＷ２０を送信する。
さらにまた、信号発生回路１１０は、発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）に電位の基準となる基準電位Ｖｓｕｂを供給する基準電位供給部１６０、発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）の駆動のための電源電位Ｖｇａを供給する電源電位供給部１７０を備えている。
【００２４】
なお、上述したように、図４では、転送信号発生部１２０ａと転送信号発生部１２０ｂとを分けて示したが、これらをまとめて転送信号発生部１２０と表記する。
同様に、許可信号発生部１３０ａと許可信号発生部１３０ｂとを分けて示したが、これらをまとめて許可信号発生部１３０と表記する。
さらに同様に、点灯信号発生部１４０ａと点灯信号発生部１４０ｂとを分けて示したが、これらをまとめて点灯信号発生部１４０と表記する。
同様に、第１転送信号φ１ａと第１転送信号φ１ｂとを区別しない場合には第１転送信号φ１と呼び、第２転送信号φ２ａと第２転送信号φ２ｂとを区別しない場合には第２転送信号φ２と表記する。さらに、第１転送信号φ１と第２転送信号φ２とを区別しないときは転送信号と表記する。同様に、許可信号φＥａと許可信号φＥｂとを区別しない場合には許可信号φＥと、点灯信号φＩａと点灯信号φＩｂとを区別しない場合には点灯信号φＩと、設定信号φＷ１〜φＷ２０これらをまとめて設定信号φＷと表記する。
【００２５】
次に、発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０の配列について説明する。
発光チップ群＃ａに属する発光チップＣａ１〜Ｃａ２０は、それぞれの長辺の方向に間隔を設けて一列に配列されている。発光チップ群＃ｂに属する発光チップＣｂ１〜Ｃｂ２０も、同様にそれぞれの長辺の方向に一列に間隔を設けて配列されている。そして、発光チップ群＃ａに属する発光チップＣａ１〜Ｃａ２０および発光チップ群＃ｂに属する発光チップＣｂ１〜Ｃｂ２０のそれぞれに設けられた発光部１０２に近い側の長辺が向かい合うように、互いに１８０°回転した状態で千鳥状に配列されている。そして、発光チップＣ間においても発光素子が主走査方向に予め定められた間隔で並ぶように、発光チップＣの位置が設定されている。なお、図４（ｂ）の発光チップＣａ１、Ｃａ２、Ｃａ３、…および発光チップＣｂ１、Ｃｂ２、Ｃｂ３、…に、図４（ａ）に示した発光部１０２の発光素子の並び（本実施の形態では発光サイリスタＬ１、Ｌ２、Ｌ３、…の番号順）の方向を矢印で示している。
【００２６】
信号発生回路１１０と発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）とを相互に接続する配線（ライン）について説明する。
回路基板６２には、発光チップＣの基板８０裏面に設けられたＶｓｕｂ端子（後述の図６および図７参照）に接続され、基準電位供給部１６０より基準電位Ｖｓｕｂが与えられる電源ライン２００ａが設けられている。
そして、発光チップＣに設けられたＶｇａ端子に接続され、電源電位供給部１７０より電力供給のための電源電位Ｖｇａが与えられる電源ライン２００ｂが設けられている。
【００２７】
また、回路基板６２には、信号発生回路１１０の転送信号発生部１２０ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０のφ１端子に、第１転送信号φ１ａを送信するための第１転送信号ライン２０１ａ、および発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０のφ２端子に、第２転送信号φ２ａを送信するための第２転送信号ライン２０２ａが設けられている。第１転送信号φ１ａおよび第２転送信号φ２ａは、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０に共通（並列）に送信される。
同様に、信号発生回路１１０の転送信号発生部１２０ｂから、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０のφ１端子に、第１転送信号φ１ｂを送信するための第１転送信号ライン２０１ｂ、および発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０のφ２端子に、第２転送信号φ２ｂを送信するための第２転送信号ライン２０２ｂが設けられている。第１転送信号φ１ｂおよび第２転送信号φ２ｂは、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０に共通（並列）に送信される。
【００２８】
そして、回路基板６２には、信号発生回路１１０の許可信号発生部１３０ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０のφＥ端子に、許可信号φＥａを送信するための許可信号ライン２０３ａが設けられている。許可信号φＥａは、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０に共通（並列）に送信される。
同様に、信号発生回路１１０の許可信号発生部１３０ｂから、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０のφＥ端子に、許可信号φＥｂを送信するための許可信号ライン２０３ｂが設けられている。許可信号φＥｂは、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０に共通（並列）に送信される。
【００２９】
さらに、回路基板６２には、信号発生回路１１０の点灯信号発生部１４０ａから、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０のφＩ端子に、点灯信号φＩａを送信するための点灯信号ライン２０４ａが設けられている。点灯信号φＩａは、発光チップＣａ１〜Ｃａ２０のそれぞれに対して設けられた電流制限抵抗ＲＩを介して、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０に共通（並列）に送信される。
同様に、信号発生回路１１０の点灯信号発生部１４０ｂから、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０のφＩ端子に、点灯信号φＩｂを送信するための点灯信号ライン２０４ｂが設けられている。点灯信号φＩｂは、発光チップＣｂ１〜Ｃｂ２０のそれぞれに対して設けられた電流制限抵抗ＲＩを介して、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０に共通（並列）に送信される。
なお、電流制限抵抗ＲＩは、発光チップＣの内部に設けられてもよい。
【００３０】
さらにまた、回路基板６２には、信号発生回路１１０の設定信号発生部１５０から、発光チップ群＃ａに属する一つの発光チップＣと発光チップ群＃ｂに属する一つの発光チップＣとを発光チップの組（発光チップ組）にして、発光チップ組毎に設定信号φＷ１〜φＷ２０を送信する設定信号ライン２０５〜２２４が設けられている。
【００３１】
例えば、設定信号ライン２０５は、発光チップ群＃ａの発光チップＣａ１のφＷ端子と発光チップ群＃ｂに属する発光チップＣｂ１のφＷ端子とに接続され、発光チップＣａ１と発光チップＣｂ１とで構成する発光チップ組＃１に対して設定信号φＷ１を送信する。設定信号ライン２０６は、発光チップ群＃ａの発光チップＣａ２のφＷ端子と発光チップ群＃ｂに属する発光チップＣｂ２のφＷ端子とに接続され、発光チップＣａ２と発光チップＣｂ２とで構成する発光チップ組＃２に対して設定信号φＷ２を送信する。以下同様にして、設定信号ライン２２４は、発光チップ群＃ａの発光チップＣａ２０のφＷ端子と発光チップ群＃ｂに属する発光チップＣｂ２０のφＷ端子とに接続され、発光チップＣａ２０と発光チップＣｂ２０とで構成する発光チップ組＃２０に対して設定信号φＷ２０を送信する。
【００３２】
以上説明したように、回路基板６２上のすべての発光チップＣには、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に送信される。
そして、第１転送信号φ１ａ、第２転送信号φ２ａ、点灯信号φＩａ、許可信号φＥａは、発光チップ群＃ａに対して共通に送信される。そして、第１転送信号φ１ｂ、第２転送信号φ２ｂ、点灯信号φＩｂ、許可信号φＥｂは、発光チップ群＃ｂに対して共通に送信される。
一方、設定信号φＷ１〜φＷ２０は、発光チップ群＃ａに属する一つの発光チップＣと発光チップ群＃ｂに属する一つの発光チップＣとの構成する発光チップ組＃１〜＃２０のそれぞれに対して共通に送信される。
【００３３】
図５は、第１の実施の形態における発光装置６５の発光チップＣをマトリクスの各要素として配置して示した図である。
図５では、発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）を２×２０のマトリクスの各要素として配置して、上記した信号発生回路１１０と発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）とを相互に接続する信号（第１転送信号φ１ａ、φ１ｂ、第２転送信号φ２ａ、φ２ｂ、点灯信号φＩａ、φＩｂ、許可信号φＥａ、φＥｂ、設定信号φＷ１〜φＷ２０）の配線（ライン）のみを示している。
上述したように、第１転送信号φ１ａ、第２転送信号φ２ａ、点灯信号φＩａ、許可信号φＥａは、発光チップ群＃ａに対して共通に送信される。そして、第１転送信号φ１ｂ、第２転送信号φ２ｂ、点灯信号φＩｂ、許可信号φＥｂは、発光チップ群＃ｂに対して共通に送信されることが容易に理解できる。
これに対し、設定信号φＷ１〜φＷ２０は、発光チップ群＃ａに属する一つの発光チップＣと発光チップ群＃ｂに属する一つの発光チップＣとの構成する発光チップ組＃１〜＃２０のそれぞれに対して共通に送信されることが容易に理解できる。
【００３４】
（発光チップＣ）
図６は、第１の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。なお、図６では、入力端子（Ｖｇａ端子、φ１端子、φ２端子、φＥ端子、φＷ端子、φＩ端子）を除いて、以下に説明する各素子は、後述する図７で説明するように、発光チップＣ上のレイアウトに基づいて配置されている。
ここでは、発光チップＣａ１を例に、発光チップＣを説明する。そこで、図６において、発光チップＣを発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０の構成は、発光チップＣａ１と同じである。
なお、入力端子（Ｖｇａ端子、φ１端子、φ２端子、φＥ端子、φＷ端子、φＩ端子）は、図４（ａ）と異なるが、説明の便宜上、図中左端に示した。
【００３５】
発光チップＣａ１（Ｃ）は、前述したように基板８０上に列状に配列された発光サイリスタＬ１、Ｌ２、Ｌ３、…からなる発光サイリスタ列（発光部１０２（図４（ａ）参照））を備えている。
さらに、発光チップＣａ１（Ｃ）は、発光サイリスタ列と同様に列状に配列された転送サイリスタＴ１、Ｔ２、Ｔ３、…からなる転送サイリスタ列および同様に列状に配列された設定サイリスタＳ１、Ｓ２、Ｓ３、…からなる設定サイリスタ列を備えている。
ここでは、発光サイリスタＬ１、Ｌ２、Ｌ３、…をそれぞれ区別しないときは、発光サイリスタＬと表記する。転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ区別しないときは、転送サイリスタＴと、設定サイリスタＳ１、Ｓ２、Ｓ３、…をそれぞれ区別しないときは設定サイリスタＳと表記する。
さらにまた、発光チップＣａ１（Ｃ）は、設定許可サイリスタＳ０を備えている。
【００３６】
なお、上記のサイリスタ（発光サイリスタＬ、転送サイリスタＴ、設定サイリスタＳ、設定許可サイリスタＳ０）は、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
ここでは、発光サイリスタＬのアノード端子を第１のアノード端子、カソード端子を第１のカソード端子、ゲート端子を第１のゲート端子と表記することがある。同様に、設定サイリスタＳのアノード端子を第２のアノード端子、カソード端子を第２のカソード端子、ゲート端子を第２のゲート端子と表記することがある。さらに、転送サイリスタＴのアノード端子を第３のアノード端子、カソード端子を第３のカソード端子、ゲート端子を第３のゲート端子と表記することがある。さらにまた、設定許可サイリスタＳ０のアノード端子を第４のアノード端子、カソード端子を第４のカソード端子、ゲート端子を第４のゲート端子と表記することがある。
【００３７】
また、発光チップＣａ１（Ｃ）は、転送サイリスタＴ１、Ｔ２、Ｔ３、…をそれぞれ番号順に２つをペアにしてそれぞれの間に電気的手段の一例としての結合ダイオードＤ１、Ｄ２、Ｄ３、…を備えている。そして、転送サイリスタＴ１、Ｔ２、Ｔ３、…と設定サイリスタＳ１、Ｓ２、Ｓ３、…との間に第２の接続抵抗の一例としての接続抵抗Ｒｘ１、Ｒｘ２、Ｒｘ３、…を備えている。さらに、設定サイリスタＳ１、Ｓ２、Ｓ３、…と発光サイリスタＬ１、Ｌ２、Ｌ３、…との間に第１の接続抵抗の一例としての接続抵抗Ｒｙ１、Ｒｙ２、Ｒｙ３、…を備えている。接続抵抗Ｒｙ１、Ｒｙ２、Ｒｙ３、…は、後に詳細に説明するが、設定サイリスタＳがオフ状態にあるときと、オン状態にあるときとで、抵抗値が異なる。よって、図６において、接続抵抗Ｒｙ１、Ｒｙ２、Ｒｙ３、…に矢印を付して、抵抗値が変化することを表記している。
さらに、発光チップＣａ１（Ｃ）は、第３の接続抵抗の一例としての接続抵抗Ｒｚ１、Ｒｚ２、Ｒｚ３、…を備えている。
【００３８】
ここで、発光サイリスタＬなどと同様に、結合ダイオードＤ１、Ｄ２、Ｄ３、…、接続抵抗Ｒｘ１、Ｒｘ２、Ｒｘ３、…、接続抵抗Ｒｙ１、Ｒｙ２、Ｒｙ３、…、接続抵抗Ｒｚ１、Ｒｚ２、Ｒｚ３、…のそれぞれを区別しないときは、結合ダイオードＤ、接続抵抗Ｒｘ、接続抵抗Ｒｙ、接続抵抗Ｒｚと表記する。
【００３９】
発光サイリスタ列における発光サイリスタＬの数は、予め定められた個数とすればよい。本実施の形態で、発光サイリスタＬの数を例えば１２８個とすると、転送サイリスタＴ、設定サイリスタＳのそれぞれの数も１２８個である。同様に、接続抵抗Ｒｘ、接続抵抗Ｒｙ、接続抵抗Ｒｚの数も１２８個である。しかし、結合ダイオードＤの数は、転送サイリスタＴの数より１少ない１２７個である。
なお、転送サイリスタＴおよび設定サイリスタＳのそれぞれの数は、発光サイリスタＬの数より多くてもよい。
【００４０】
そして、発光チップＣａ１（Ｃ）は、１個のスタートダイオードＤ０を備えている。さらに、電流制限抵抗ＲＷおよび電流制限抵抗ＲＥを備えている。さらにまた、後述する第１転送信号φ１を送信する第１転送信号線７２と第２転送信号φ２を送信する第２転送信号線７３とに過剰な電流が流れるのを防止するための電流制限抵抗Ｒ１および電流制限抵抗Ｒ２を備えている。
【００４１】
なお、発光サイリスタ列の発光サイリスタＬ１、Ｌ２、Ｌ３、…、転送サイリスタ列の転送サイリスタＴ１、Ｔ２、Ｔ３、…、設定サイリスタ列の設定サイリスタＳ１、Ｓ２、Ｓ３、…は、図６中において、左側から番号順に配列されている。そして、設定許可サイリスタＳ０は、設定サイリスタ列の外側に、設定サイリスタＳ１に並んで設けられている。
さらに、結合ダイオードＤ１、Ｄ２、Ｄ３、…、接続抵抗Ｒｘ１、Ｒｘ２、Ｒｘ３、…、接続抵抗Ｒｙ１、Ｒｙ２、Ｒｙ３、…、接続抵抗Ｒｚ１、Ｒｚ２、Ｒｚ３、…も、同様に、図中左側から番号順に配列されている。
そして、発光サイリスタ列、転送サイリスタ列、設定サイリスタ列は、図６中上から、転送サイリスタ列、設定サイリスタ列、発光サイリスタ列の順に並べられている。
転送サイリスタ列、結合ダイオードＤ、スタートダイオードＤ０、電流制限抵抗Ｒ１およびＲ２がシフト部１０３を構成する。設定サイリスタ列、接続抵抗Ｒｘ、接続抵抗Ｒｙ、接続抵抗Ｒｚ、設定許可サイリスタＳ０、電流制限抵抗ＲＷおよび電流制限抵抗ＲＥがセット部１０４を構成する。なお、発光サイリスタ列は、前述したように発光部１０２を構成する。
【００４２】
では次に、発光チップＣａ１（Ｃ）における各素子の電気的な接続について説明する。
発光サイリスタＬ、転送サイリスタＴ、設定サイリスタＳ、設定許可サイリスタＳ０のそれぞれのアノード端子は基板８０に接続されている（アノードコモン）。
そして、これらのアノード端子は、基板８０裏面に設けられた裏面電極８５（後述の図７参照）であるＶｓｕｂ端子を介して電源ライン２００ａ（図４参照）に接続されている。この電源ライン２００ａは、基準電位供給部１６０から基準電位Ｖｓｕｂが供給される。
【００４３】
転送サイリスタＴの配列に沿って、奇数番目の転送サイリスタＴ１、Ｔ３、…のカソード端子は、第１転送信号線７２に接続されている。そして、第１転送信号線７２は、電流制限抵抗Ｒ１を介して、第１転送信号φ１ａの入力端子であるφ１端子に接続されている。このφ１端子には、第１転送信号ライン２０１ａ（図４参照）が接続され、第１転送信号φ１ａが送信される。
【００４４】
一方、転送サイリスタＴの配列に沿って、偶数番目の転送サイリスタＴ２、Ｔ４、…のカソード端子は、第２転送信号線７３に接続されている。そして、第２転送信号線７３は、電流制限抵抗Ｒ２を介して第２転送信号φ２ａの入力端子であるφ２端子に接続されている。このφ２端子には、第２転送信号ライン２０２ａ（図４参照）が接続され、第２転送信号φ２ａが送信される。
なお、発光チップＣｂ１の場合には、φ１端子には、第１転送信号ライン２０１ｂ（図４参照）が接続され、第１転送信号φ１ｂが送信される。同様に、φ２端子には、第２転送信号ライン２０２ｂ（図４参照）が接続され、第２転送信号φ２ｂが送信される。
【００４５】
設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子は、設定信号線７４に接続されている。そして、設定信号線７４は、電流制限抵抗ＲＷを介して、設定信号φＷ１の入力端子であるφＷ端子に接続されている。このφＷ端子には、設定信号ライン２０５（図４参照）が接続され、設定信号φＷ１が送信される。
また、設定許可サイリスタＳ０のゲート端子Ｇｓ０は、許可信号線７６と接続されている。許可信号線７６は、電流制限抵抗ＲＥを介して、許可信号φＥａの入力端子であるφＥ端子に接続されている。このφＥ端子には、許可信号ライン２０３ａ（図４参照）が接続され、許可信号φＥａが送信される。
【００４６】
発光サイリスタＬのカソード端子は、点灯信号線７５に接続されている。そして、点灯信号線７５は、点灯信号φＩａの入力端子であるφＩ端子に接続されている。このφＩ端子には、電流制限抵抗ＲＩを介して、点灯信号ライン２０４ａ（図４参照）が接続され、点灯信号φＩａが送信される。
【００４７】
転送サイリスタＴのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…は、同じ番号の設定サイリスタＳ１、Ｓ２、Ｓ３、…のゲート端子ＧＳ１、ＧＳ２、ＧＳ３、…に、１対１で、それぞれ接続抵抗Ｒｘ１、Ｒｘ２、Ｒｘ３、…を介して接続されている。
【００４８】
一方、設定サイリスタＳ１、Ｓ２、Ｓ３、…のゲート端子Ｇｓ１、Ｇｓ２、Ｇｓ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…に、１対１で、それぞれ接続抵抗Ｒｙ１、Ｒｙ２、Ｒｙ３、…を介して接続されている。
【００４９】
ここでも、ゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…、ゲート端子Ｇｓ１、Ｇｓ２、Ｇｓ３、…、ゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…のそれぞれを区別しないときは、ゲート端子Ｇｔ、ゲート端子Ｇｓ、ゲート端子Ｇｌと表記する。
【００５０】
転送サイリスタＴ１、Ｔ２、Ｔ３、…のそれぞれのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…を番号順に２個ずつペアとしたゲート端子Ｇｔ間に、結合ダイオードＤ１、Ｄ２、Ｄ３、…がそれぞれ接続されている。すなわち、結合ダイオードＤ１、Ｄ２、Ｄ３、…はそれぞれがゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…で順に挟まれるように直列接続されている。そして、結合ダイオードＤ１の向きは、ゲート端子Ｇｔ１からゲート端子Ｇｔ２に向かって電流が流れる方向に接続されている。他の結合ダイオードＤ２、Ｄ３、Ｄ４、…についても同様である。
発光サイリスタＬのゲート端子Ｇｌは、発光サイリスタＬのそれぞれに対応して設けられた接続抵抗Ｒｚを介して電源線７１に接続されている。
【００５１】
そして、転送サイリスタ列の一端側の転送サイリスタＴ１のゲート端子Ｇｔ１は、スタートダイオードＤ０のカソード端子に接続されている。一方、スタートダイオードＤ０のアノード端子は、第２転送信号線７３に接続されている。
【００５２】
図７は、第１の実施の形態における発光チップＣの平面レイアウト図および断面図である。図７（ａ）は、発光チップＣの平面レイアウト図であって、発光サイリスタＬ１〜Ｌ４、設定サイリスタＳ１〜Ｓ４、転送サイリスタＴ１〜Ｔ４を中心とした部分を示している。図７（ｂ）は、図７（ａ）に示したＶＩＩＢ−ＶＩＩＢ線での断面図である。よって、図７（ｂ）の断面図には、図中下より発光サイリスタＬ１、接続抵抗Ｒｙ１（後述する図８参照）、接続抵抗Ｒｘ１、結合ダイオードＤ１、転送サイリスタＴ１の断面が示されている。なお、図７（ａ）および（ｂ）の図中には、主要な素子や端子を名前により表記している。
なお、図７（ａ）では、各素子間を接続する配線を実線で示している。そして、配線と各素子と配線を接続するために、各素子上に設けられる層間絶縁膜に開けられたスルーホールを黒丸（●）で表している。また、図７（ｂ）では、層間絶縁膜および配線の記載を省略している。
【００５３】
発光チップＣは、図７（ｂ）に示すように、例えばＧａＡｓやＧａＡｌＡｓなどの化合物半導体において、ｐ型の基板８０上に、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３およびｎ型の第４半導体層８４が順に積層されて構成されている。そして、ｐ型の第１半導体層８１、ｎ型の第２半導体層８２、ｐ型の第３半導体層８３、ｎ型の第４半導体層８４を連続してエッチングすることで相互に分離された複数の島（アイランド）（第１アイランド１４１〜第８アイランド１４８および符号を付さないアイランド）に、前述した各素子が設けられている。
【００５４】
図７（ａ）に示すように、第１アイランド１４１は、平面形状がＵ字状であって、中央部に発光サイリスタＬ１が、枝分かれした一方の部分に設定サイリスタＳ１および接続抵抗Ｒｘ１、Ｒｙ１が、枝分かれした他方の部分に接続抵抗Ｒｚ１を備えている。なお、接続抵抗Ｒｘ１、Ｒｙ１、接続抵抗Ｒｚ１については後述する。
第２アイランド１４２は、平面形状が長方形であって、転送サイリスタＴ１、結合ダイオードＤ１を備えている。第３アイランド１４３は、平面形状が長方形であって、設定許可サイリスタＳ０が設けられている。第４アイランド１４４も、平面形状は長方形であって、スタートダイオードＤ０を備えている。
第５アイランド１４５には電流制限抵抗Ｒ１、第６アイランド１４６には電流制限抵抗Ｒ２、第７アイランド１４７には電流制限抵抗ＲＷ、第８アイランド１４８には電流制限抵抗ＲＥがそれぞれ設けられている。これらのアイランドの平面形状は長方形である。
そして、発光チップＣには、第１アイランド１４１、第２アイランド１４２と同様なアイランド（符号なし）が、並列して設けられている。これらのアイランドには、発光サイリスタＬ２、Ｌ３、Ｌ４、…、設定サイリスタＳ２、Ｓ３、Ｓ４、…、転送サイリスタＴ２、Ｔ３、Ｔ４、…等が、第１アイランド１４１、第２アイランド１４２と同様に設けられている。これらについては、説明を省略する。
そしてまた、図７（ｂ）に示すように、基板８０の裏面にはＶｓｕｂ端子となる裏面電極８５が設けられている。
【００５５】
さらに、図７（ａ）および図７（ｂ）により、第１アイランド１４１〜第８アイランド１４８について詳細に説明する。
Ｕ字状の第１アイランド１４１の中央部に設けられた発光サイリスタＬ１は、ｐ型の基板８０上のｐ型の第１半導体層８１をアノード端子、ｎ型の第４半導体層８４の領域１１１上に形成されたｎ型オーミック電極１２１をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３１をゲート端子Ｇｌ１とする。そして、ｎ型オーミック電極１２１および点灯信号線７５で覆われた部分を除くｎ型の第４半導体層８４の領域１１１の表面（発光面３１１）から光を放出する。なお、ｐ型オーミック電極１３１は、領域１１１に近接して設けられ、第１アイランド１４１のＵ字状に枝分かれした両方の部分上に延びている。
【００５６】
第１アイランド１４１のＵ字状に枝分かれした一方の部分に設けられた設定サイリスタＳ１は、ｐ型の基板８０上のｐ型の第１半導体層８１をアノード端子、ｎ型の第４半導体層８４の領域１１２上に形成されたｎ型オーミック電極１２２をカソード端子、ｐ型の第３半導体層８３をゲート端子Ｇｓ１とする。このｐ型の第３半導体層８３がゲート層として機能する。なお、ゲート端子Ｇｓ１は個別の電極として構成されず、後述する接続抵抗Ｒｘおよび接続抵抗Ｒｙのｐ型の第３半導体層８３（抵抗として働く層）に連続している。
同じく、第１アイランド１４１に設けられた接続抵抗Ｒｘ１は、ｐ型の第３半導体層８３上に設けられたｐ型オーミック電極１３２と、設定サイリスタＳ１との間のｐ型の第３半導体層８３を抵抗としている。ｐ型オーミック電極１３２は、第１アイランド１４１のＵ字状に枝分かれした一方の部分の先端に設けられている。接続抵抗Ｒｙ１は、後述する図８に示すように、設定サイリスタＳ１のゲート層を抵抗とする部分（Ｒｕ）と、設定サイリスタＳ１とｐ型オーミック電極１３１（ゲート端子Ｇｌ１）との間のｐ型の第３半導体層８３を抵抗とする部分（Ｒｖ）とから構成されている。
さらに、第１アイランド１４１に設けられた接続抵抗Ｒｚ１は、ｐ型の第３半導体層８３上に設けられたｐ型オーミック電極１３１（ゲート端子Ｇｌ１）と、ｐ型の第３半導体層８３上に設けられたｐ型オーミック電極１３３との間のｐ型の第３半導体層８３を抵抗としている。ｐ型オーミック電極１３３は、第１アイランド１４１のＵ字状に枝分かれした他方の部分の先端に設けられている。
【００５７】
第２アイランド１４２に設けられた結合ダイオードＤ１は、ｎ型の第４半導体層８４の領域１１３上に設けられたｎ型オーミック電極１２３をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に設けられたｐ型オーミック電極１３４をアノード端子としている。
同じく、第２アイランド１４２に設けられた転送サイリスタＴ１は、ｐ型の基板８０上のｐ型の第１半導体層８１をアノード端子、ｎ型の第４半導体層８４の領域１１４上に形成されたｎ型オーミック電極１２４をカソード端子、ｐ型オーミック電極１３４をゲート端子Ｇｔ１としている。
なお、第１アイランド１４１、第２アイランド１４２と並列に設けられた他のアイランドも同様である。
【００５８】
第３アイランド１４３に設けられた設定許可サイリスタＳ０は、ｐ型の基板８０上のｐ型の第１半導体層８１をアノード端子、ｎ型の第４半導体層８４の領域１１５上に形成されたｎ型オーミック電極１２５をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３５をゲート端子Ｇｓ０としている。
【００５９】
第４アイランド１４４に設けられたスタートダイオードＤ０は、ｎ型の第４半導体層８４の領域１１６上に設けられたｎ型オーミック電極１２６をカソード端子、ｎ型の第４半導体層８４を除去して露出させたｐ型の第３半導体層８３上に形成されたｐ型オーミック電極１３６をアノード端子としている。
第５アイランド１４５に設けられた電流制限抵抗Ｒ１、第６アイランド１４６に設けられた電流制限抵抗Ｒ２、第７アイランド１４７に設けられた電流制限抵抗ＲＷ、第８アイランド１４８に設けられた電流制限抵抗ＲＥは、ｐ型の第３半導体層８３上に形成された一組のｐ型オーミック電極（符号なし）間のｐ型の第３半導体層８３を抵抗として形成されている。
【００６０】
図７（ａ）において、各素子間の接続関係を説明する。
第１アイランド１４１の発光サイリスタＬ１のカソード端子であるｎ型オーミック電極１２１は点灯信号線７５に接続されている。点灯信号線７５はφＩ端子に接続されている。説明を省略するが、発光サイリスタＬ２、Ｌ３、Ｌ４、…についても同様である。
第１アイランド１４１の設定サイリスタＳ１のカソード端子であるｎ型オーミック電極１２２は設定信号線７４に接続されている。説明を省略するが、設定サイリスタＳ２、Ｓ３、Ｓ４、…についても同様である。また、第３アイランド１４３の設定許可サイリスタＳ０のカソード端子であるｎ型オーミック電極１２５も設定信号線７４に接続されている。設定信号線７４は、第７アイランド１４７に設けられた電流制限抵抗ＲＷを介して、φＷ端子に接続されている。
【００６１】
第１アイランド１４１のｐ型オーミック電極１３２は、第２アイランド１４２のｐ型オーミック電極１３４（ゲート端子Ｇｔ１）に接続されている。
【００６２】
第１アイランド１４１のｐ型オーミック電極１３３は、電源線７１に接続されている。第１アイランド１４１と並列に設けられた、第１アイランド１４１と同様なアイランドについても同様である。電源線７１はＶｇａ端子に接続されている。
【００６３】
第２アイランド１４２のｐ型オーミック電極１３４（ゲート端子Ｇｔ１）は、第４アイランド１４４に設けられたスタートダイオードＤ０のカソード端子であるｎ型オーミック電極１２６に接続されている。
第２アイランド１４２に設けられた転送サイリスタＴ１のカソード端子であるｎ型オーミック電極１２４は、第１転送信号線７２に接続されている。第１転送信号線７２は、第５アイランド１４５に設けられた電流制限抵抗Ｒ１を介して、φ１端子に接続されている。第２アイランド１４２に並列する、第２アイランド１４２と同様なアイランドに設けられた奇数番号の転送サイリスタＴ３、Ｔ５、…も同様である。
【００６４】
第２アイランド１４２に並列する第２アイランド１４２と同様なアイランドに設けられた偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のカソード端子は、第２転送信号線７３に接続されている。第４アイランド１４４に設けられたスタートダイオードＤ０のアノード端子であるｐ型オーミック電極１３６も第２転送信号線７３に接続されている。そして、第２転送信号線７３は、第６アイランド１４６に設けられた電流制限抵抗Ｒ２を介して、φ２端子に接続されている。
【００６５】
第２アイランド１４２に設けられた結合ダイオードＤ１のカソード端子は、隣接する第２アイランド１４２と同様なアイランドに設けられた転送サイリスタＴ２のゲート端子Ｇｔ２であるｐ型オーミック電極１３７に接続されている。第２アイランド１４２に並列する第２アイランド１４２と同様なアイランドにおいても同様である。
【００６６】
そして、第３アイランド１４３に設けられた設定許可サイリスタＳ０のゲート端子であるｐ型オーミック電極１３５は、許可信号線７６に接続されている。許可信号線７６は、第８アイランド１４８に設けられた電流制限抵抗ＲＥを介して、φＥ端子に接続されている。
【００６７】
次に、サイリスタ（発光サイリスタＬ、転送サイリスタＴ、設定サイリスタＳ、設定許可サイリスタＳ０）の基本的な動作（基本動作）と、設定サイリスタＳおよび発光サイリスタＬのしきい電圧について説明する。
【００６８】
＜サイリスタの基本動作＞
サイリスタは、アノード端子、カソード端子、ゲート端子の３端子を有する半導体素子である。
以下では、例として、図６、図７に示したように発光チップＣのＶｓｕｂ端子（サイリスタのアノード端子）に供給される基準電位Ｖｓｕｂをハイレベルの電位（以下、「Ｈ」と記す。）として０Ｖ、Ｖｇａ端子に供給される電源電位Ｖｇａをローレベルの電位（以下、「Ｌ」と記す。）として−３．３Ｖとする。そして、サイリスタは、図７（ｂ）に示したように、ＧａＡｓ、ＧａＡｌＡｓ等によるｐ型の半導体層（第１半導体層８１、第３半導体層８３）、ｎ型の半導体層（第２半導体層８２、第４半導体層８４）を積層して構成されているとし、ｐｎ接合の拡散電位（順方向電位）Ｖｄを１．５Ｖとする。
【００６９】
オフ状態のサイリスタでは、アノード端子とカソード端子との間に流れる電流がオン状態に比べ小さい。オフ状態のサイリスタは、しきい電圧より低い電位（絶対値が大きい負の電位）がカソード端子に印加されるとオン状態に移行（ターンオン）する。サイリスタは、ターンオンすると、アノード端子とカソード端子との間にオフ状態に比べ大きな電流が流れる状態（オン状態）になる。ここで、サイリスタのしきい電圧は、ゲート端子の電位から拡散電位Ｖｄを引いた値である。よって、サイリスタのゲート端子の電位が−１．５Ｖであると、しきい電圧は−３．０Ｖとなる。すなわち、−３．０Ｖより低い電位がカソード端子に印加されると、サイリスタがターンオンする。なお、サイリスタのゲート端子の電位が０Ｖであると、しきい電圧は−１．５Ｖとなる。
オン状態のサイリスタのゲート端子は、サイリスタのアノード端子の電位に近い電位になる。ここでは、アノード端子を０Ｖ（「Ｈ」）に設定しているので、ゲート端子の電位は０Ｖ（「Ｈ」）となるとして説明する。また、オン状態のサイリスタのカソード端子は、アノード端子の電位からｐｎ接合の拡散電位Ｖｄを引いた電位になる。すなわち、カソード端子の電位は−１．５Ｖとなる。
【００７０】
サイリスタは、一度ターンオンすると、カソード端子の電位が、オン状態を維持するために必要な電位（維持電位）より高い電位（絶対値が小さい負の電位、０または正の電位）になるまで、オン状態を維持する。オン状態のサイリスタのカソード端子の電位は−１．５Ｖであるので、カソード端子に−１．５Ｖより低い電位が継続的に印加され、オン状態を維持しうる電流が供給されると、サイリスタはオン状態を維持する。維持電位は−Ｖｄ（−１．５Ｖ）である。
一方、サイリスタは、カソード端子に−１．５Ｖより高い電位が印加されると、オフ状態に移行（ターンオフ）する。例えば、カソード端子が「Ｈ」（０Ｖ）になれば、カソード端子がアノード端子と同電位になるので、サイリスタはターンオフする。
そして、サイリスタは、オン状態では電流が流れた状態を維持し、ゲート端子の電位によってはオフ状態に移行しない。すなわち、サイリスタはオン状態を維持（記憶、保持）する機能を有している。
上述したように、サイリスタのオン状態を維持するためにカソード端子に印加される電位は、サイリスタをターンオンさせるためにカソード端子に印加される電位に比べ低くてよい。
【００７１】
発光サイリスタＬは、ターンオンすると点灯（発光）し、ターンオフすると消灯（非点灯）する。オン状態の発光サイリスタＬの発光出力（輝度）は、カソード端子とアノード端子間に流す電流によって決められる。なお、転送サイリスタＴ、設定サイリスタＳ、設定許可サイリスタＳ０もターンオンにより発光することがある。光量が大きいと画像形成に影響を及ぼすので、遮光等により光量を抑制している。
【００７２】
＜設定サイリスタＳおよび発光サイリスタＬのしきい電圧＞
次に、設定サイリスタＳおよび発光サイリスタＬのしきい電圧を説明する。
図８は、第１アイランド１４１を拡大して示した平面図である。
ここでは、番号がｎの転送サイリスタＴｎ、設定サイリスタＳｎ、発光サイリスタＬｎを例として説明する。なお、アイランド、領域、ｐ型オーミック電極、ｎ型オーミック電極の符号は、図７に示した第１アイランド１４１と同じ符号を用いた。
ここでも、発光チップＣのＶｓｕｂ端子に供給される基準電位Ｖｓｕｂを０Ｖ（「Ｈ」）、Ｖｇａ端子に供給される電源電位Ｖｇａを−３．３Ｖ（「Ｌ」）とする。
【００７３】
接続抵抗Ｒｘは、ｐ型オーミック電極１３２のαで示される端部（α）と設定サイリスタＳ１のβで示される一方の端部（β）との間のｐ型の第３半導体層８３を抵抗としている。接続抵抗Ｒｙは、設定サイリスタＳ１のｐ型の第３半導体層８３（βと後述するγとの間）を抵抗とする抵抗Ｒｕと、設定サイリスタＳｎのγで示される他方の端部（γ）とｐ型オーミック電極１３１（ゲート端子Ｇｌｎ）のδで示される一方の端部（δ）との間の第３半導体層８３を抵抗とする抵抗Ｒｖとから構成されている。
そして、接続抵抗Ｒｚは、ｐ型オーミック電極１３３のεで示される他方の端部（ε）とｐ型オーミック電極１３１のζで示される他方の端部（ζ）との間のｐ型の第３半導体層８３を抵抗としている。
【００７４】
さて、ゲート端子Ｇｔｎの電位をＶ（Ｇｔｎ）、ゲート端子Ｇｌｎの電位をＶ（Ｇｌｎ）、電源電位Ｖｇａの電位をＶｇａとすると、α、β、γ、δ、ε、ζのそれぞれの電位Ｖ（α）、Ｖ（β）、Ｖ（γ）、Ｖ（δ）、Ｖ（ε）、Ｖ（ζ）は、下記のようになる。なお、Ｒｙ＝Ｒｕ＋Ｒｖである。
【００７５】
【数１】
0005724520.tif 000002
【００７６】
転送サイリスタＴｎがオン状態にあるときに、設定サイリスタＳｎがターンオンし、さらに発光サイリスタＬｎがターンオンして、点灯（発光）する。
ここで、転送サイリスタＴｎがオン状態にあるときを考える。転送サイリスタＴｎがオン状態にあると、Ｖ（Ｇｔｎ）は０Ｖである。
【００７７】
設定サイリスタＳｎは、領域１１２のｎ型の第４半導体層８４（カソード層）の直下のｐ型の第３半導体層８３（ゲート層）において、最も電位が高い部分から電流が流れることによりターンオンする。そして、ターンオンの状態が、周辺に広がって、ついには設定サイリスタＳｎの全体がオン状態になる。
設定サイリスタＳｎの最も電位が高い部分は、図８においてβで示す設定サイリスタＳｎの端部であるので、設定サイリスタＳｎのしきい電圧は（Ｖ（β）−Ｖｄ）となる。なお、Ｖｄは、前述したｐｎ接合の拡散電位Ｖｄの電位（ここでは１．５Ｖ）である。
一方、発光サイリスタＬｎのしきい電圧は（Ｖ（δ）−Ｖｄ）である。
【００７８】
後述するように、設定サイリスタＳｎがターンオンするまで、発光サイリスタＬｎはターンオンしてはならない。よって、設定サイリスタＳｎのしきい電圧（絶対値）と発光サイリスタＬｎのしきい電圧（絶対値）とを比べると、設定サイリスタＳｎのしきい電圧（絶対値）はできる限り小さく、発光サイリスタＬｎのしきい電圧（絶対値）はできる限り大きいことが好ましい。
このためには、上述の式（２）および式（４）から分かるように、（Ｒｕ＋Ｒｖ）の（Ｒｘ＋Ｒｕ＋Ｒｖ＋Ｒｚ）に対する割合を大きくすることが有効である。
【００７９】
次に、設定サイリスタＳｎがターンオンすると、図８に示す設定サイリスタＳｎの端部（γ）まで０Ｖになる。さらに、端部（γ）と端部（δ）の間の抵抗Ｒｖは、伝導率が変化（伝導率変調）し、抵抗値が数分の一から数十分の一に低下する。このため、ゲート端子Ｇｌｎの電位ＶＧｌｎ（Ｖ（δ））はほぼ０Ｖになる。よって、発光サイリスタＬのしきい電圧は−Ｖｄに近い値になる。
【００８０】
ここで、さらに具体的に、設定サイリスタＳｎおよび発光サイリスタＬｎのしきい電圧を説明する。
例として、Ｒｘ＝２ｋΩ、Ｒｕ＝８ｋΩ、Ｒｖ＝８ｋΩ、Ｒｚ＝６ｋΩとする。なお、電源電位Ｖｇａは−３．３Ｖで、拡散電位Ｖｄは１．５Ｖである。
【００８１】
ゲート端子Ｇｔｎの電位Ｖ（Ｇｔｎ）は、番号がｎの転送サイリスタＴｎがオン状態にあるときに０Ｖなる。後述するように、Ｖ（Ｇｔｎ）は、番号が（ｎ−１）の転送サイリスタＴｎ−１がオン状態にあるときに−１．５Ｖ、番号が（ｎ−２）の転送サイリスタＴｎ−２がオン状態にあるときに−３．０Ｖになる。
【００８２】
まず、Ｖ（Ｇｔｎ）が０Ｖのときは、（Ｖ（β）−Ｖｄ）で表される設定サイリスタＳｎのしきい電圧は−１．７８Ｖとなる。一方、（Ｖ（δ）−Ｖｄ）で表される発光サイリスタＬのしきい電圧は−３．９８Ｖとなる。これらの差は２．２Ｖである。
【００８３】
そして、設定サイリスタＳｎがターンオンすると、Ｖ（γ）が０Ｖになる。前述したように、抵抗Ｒｖの抵抗値は、伝導率の変化（伝導率変調）により低下する。ここで、抵抗Ｒｖ（８ｋΩ）は、抵抗値が１／１０の抵抗Ｒｖ´（０．８ｋΩ）になるとする。すると、設定サイリスタＳｎがオン状態であるときの、ゲート端子Ｇｌｎの電位Ｖ´（Ｇｌｎ）は、下記のようになる。
V´(Gtn) = V´(δ) = V´(ε)
= V(γ)+(Vga-V(γ))×Rv´/(Rv´+Rz)                     (6)
設定サイリスタＳｎがターンオンしているので、Ｖ（γ）は０Ｖである。よって、Ｖ´（Ｇｔｎ）は−０．３９Ｖになる。そして、発光サイリスタＬｎのしきい電圧は、−Ｖｄに近い−１．８９Ｖになる。
【００８４】
また、Ｖ（Ｇｔｎ）が−１．５Ｖのときは、上記と同様に計算できて、設定サイリスタＳｎのしきい電圧は−３．１５Ｖとなる。一方、発光サイリスタＬのしきい電圧は−４．３５Ｖとなる。
さらに、Ｖ（Ｇｔｎ）が−３．０Ｖのときは、設定サイリスタＳｎのしきい電圧は−４．５３Ｖとなる。一方、発光サイリスタＬのしきい電圧は−４．７３Ｖとなる。
【００８５】
（発光装置６５の動作）
次に、発光装置６５の動作について説明する。
発光装置６５は発光チップ群＃ａに属する発光チップＣａ１〜Ｃａ２０と発光チップ群＃ｂに属する発光チップＣｂ１〜Ｃｂ２０とを備えている（図３、４、５参照）。
図４に示したように、回路基板６２上のすべての発光チップＣ（発光チップＣａ１〜Ｃａ２０と発光チップＣｂ１〜Ｃｂ２０）には、基準電位Ｖｓｕｂと電源電位Ｖｇａが共通に供給される。
そして、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０には、前述したように、第１転送信号φ１ａ、第２転送信号φ２ａ、点灯信号φＩａ、許可信号φＥａが共通に送信される。よって、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０は並列に駆動される。
同様に、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０には、前述したように、第１転送信号φ１ｂ、第２転送信号φ２ｂ、点灯信号φＩｂ、許可信号φＥｂが共通に送信される。よって、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０は並列に駆動される。
【００８６】
一方、設定信号φＷ１〜φＷ２０は、発光チップ群＃ａの一つの発光チップＣと発光チップ群＃ｂの一つの発光チップＣとが構成する発光チップ組＃１〜＃２０のそれぞれに対して送信される。例えば、発光チップ群＃ａの発光チップＣａ１と発光チップ群＃ｂの発光チップＣｂ１とを発光チップ組＃１として、設定信号φＷ１が共通に送信される。また、２０個の設定信号φＷ１〜φＷ２０は、同じタイミングで並列に送信される。よって、発光チップ組＃１〜＃２０は並列に駆動される。
なお、後述するように、発光サイリスタＬの光量補正のために、設定信号φＷ１〜φＷ２０のタイミングをずらして送信してもよい。
【００８７】
発光チップ群＃ａの発光チップＣａ２〜Ｃａ２０は発光チップＣａ１と並行して駆動され、発光チップ群＃ｂの発光チップＣｂ２〜Ｃｂ２０は発光チップＣｂ１と並行して駆動されるので、発光チップ組＃１に属する発光チップＣａ１およびＣｂ１の動作を説明すれ足りる。同様に、発光チップ組＃２〜＃２０は発光チップ組＃１と並行して駆動されるので、発光チップＣａ１とＣｂ１とが属する発光チップ組＃１を説明すれば足りる。
【００８８】
図９は、第１の実施の形態における発光装置および発光チップＣの動作を説明するためのタイミングチャートである。
図９では、発光チップ組＃１（発光チップＣａ１およびＣｂ１）の動作に加えて、発光チップ組＃２（発光チップＣａ２およびＣｂ２）の動作を説明している。そして、図９では、それぞれの発光チップＣにおいて、発光サイリスタＬ１〜Ｌ４の４個の発光サイリスタＬの点灯または非点灯を制御する部分を示している。なお、発光サイリスタＬの点灯または非点灯を制御することを点灯制御と表記する。
【００８９】
そして、発光チップ組＃１（発光チップＣａ１およびＣｂ１）では、それぞれの発光サイリスタＬ１〜Ｌ４をすべて点灯させるとした。発光チップ組＃２（発光チップＣａ２およびＣｂ２）では、発光チップＣａ２の発光サイリスタＬ２、Ｌ３、Ｌ４を点灯させるとし、発光チップＣｂ２の発光サイリスタＬ１、Ｌ３、Ｌ４を点灯させるとした。そして、発光チップＣａ２の発光サイリスタＬ１および発光チップＣｂ２の発光サイリスタＬ２は点灯させない（非点灯）とした。
以下では、発光チップＣａ１およびＣｂ１の動作を説明する。
【００９０】
図９において、時刻ａから時刻ｚへとアルファベット順に時刻が経過するとする。発光チップ群＃ａの発光チップＣａ１において、発光サイリスタＬ１は、時刻ｃから時刻ｐの期間Ｔａ（１）において点灯制御される。発光サイリスタＬ２は、時刻ｐから時刻ｖの期間Ｔａ（２）において点灯制御される。発光サイリスタＬ３は、時刻ｖから時刻ｘの期間Ｔａ（３）において点灯制御される。発光サイリスタＬ４は、時刻ｘから時刻ｚの期間Ｔａ（４）において点灯制御される。以下、同様にして番号が５以上の発光サイリスタＬが点灯制御される。
一方、発光チップ群＃ｂの発光チップＣｂ１において、発光サイリスタＬ１は、時刻ｉから時刻ｓの期間Ｔｂ（１）において点灯制御される。発光サイリスタＬ２は、時刻ｓから時刻ｗの期間Ｔｂ（２）において点灯制御される。発光サイリスタＬ３は、時刻ｗから時刻ｙの期間Ｔｂ（３）において点灯制御される。以下、同様にして番号が４以上の発光サイリスタＬが点灯制御される。
【００９１】
本実施の形態では、期間Ｔａ（１）、Ｔａ（２）、Ｔａ（３）、…および期間Ｔｂ（１）、Ｔｂ（２）、Ｔｂ（３）、…は同じ長さの期間とし、それぞれを区別しないときは期間Ｔと表記する。
そして、発光チップ群＃ａの発光チップＣａ１〜Ｃａ２０を制御する期間Ｔａ（１）、Ｔａ（２）、Ｔａ（３）、…と、発光チップ群＃ｂの発光チップＣｂ１〜Ｃｂ２０を制御する期間Ｔｂ（１）、Ｔｂ（２）、Ｔｂ（３）、…とは、期間Ｔの半分の長さ（位相でいうと１８０°）ずれているとする。すなわち、期間Ｔｂ（１）は、期間Ｔａ（１）が開始したのち、期間Ｔの半分の期間が経過したときに開始する。
したがって、以下では、発光チップ群＃ａの発光チップＣａ１を制御する期間Ｔａ（１）、Ｔａ（２）、Ｔａ（３）、…について説明する。
なお、以下に説明する信号の相互の関係が維持されるようにすれば、期間Ｔの長さを可変としてもよい。
【００９２】
期間Ｔａ（１）、Ｔａ（２）、Ｔａ（３）、…における信号波形は、画像データによって変化する設定信号φＷ（設定信号φＷ１〜φＷ２０）を除いて、同じ波形の繰り返しである。
したがって、以下では、時刻ｃから時刻ｐまでの期間Ｔａ（１）のみを説明する。なお、時刻ａから時刻ｃまでの期間は、発光チップＣａ１（Ｃ）が動作を開始する期間である。この期間の信号については、動作の説明において説明する。
【００９３】
第１転送信号φ１ａ、第２転送信号φ２ａ、許可信号φＥａ、点灯信号φＩａの、期間Ｔａ（１）における信号波形について説明する。
第１転送信号φ１ａは、時刻ｃで「Ｌ」であって、時刻ｎで「Ｌ」から「Ｈ」に移行し、時刻ｐで「Ｈ」を維持している。
第２転送信号φ２ａは、時刻ｃで「Ｈ」であって、時刻ｍで「Ｈ」から「Ｌ」に移行し、時刻ｐで「Ｌ」を維持している。
ここで、第１転送信号φ１ａと第２転送信号φ２ａとを比較すると、期間Ｔａ（１）における第１転送信号φ１ａの波形が、期間Ｔａ（２）における第２転送信号φ２ａの波形になっている。そして、期間Ｔａ（１）における第２転送信号φ２ａの波形が、期間Ｔａ（２）における第１転送信号φ１ａの波形になっている。
すなわち、第１転送信号φ１ａと第２転送信号φ２ａとは期間Ｔの２倍の期間（２Ｔ）を単位として繰り返す信号波形である。そして、時刻ｍから時刻ｎまでの期間のように、共に「Ｌ」となる期間を挟んで、交互に「Ｈ」と「Ｌ」とを繰り返している。そして、時刻ａから時刻ｂまでの期間を除いて、第１転送信号φ１と第２転送信号φ２とは、同時に「Ｈ」となる期間を有さない。
第１転送信号φ１ａと第２転送信号φ２ａとの一組の転送信号により、図６に示した転送サイリスタＴが、後述するように、順番にオン状態になって、点灯または非点灯の制御対象である（点灯制御する）発光サイリスタＬを指定する。
【００９４】
許可信号φＥａは、時刻ｃで「Ｈ」であって、時刻ｄで「Ｈ」から「Ｌ」に移行し、時刻ｈで「Ｌ」から「Ｈ」に移行する。そして、時刻ｐで「Ｈ」を維持している。
許可信号φＥａは、後述するように、点灯または非点灯の制御対象である（点灯制御する）発光サイリスタＬを点灯可能な状態または点灯不能な状態のいずれかに設定する。
【００９５】
点灯信号φＩａは、時刻ｃで、「Ｈ」から「Ｌ」に移行し、時刻ｏにおいて、「Ｌ」から「Ｈ」に移行する。そして、時刻ｐにおいて「Ｈ」を維持する。
点灯信号φＩａは、発光サイリスタＬに点灯（発光）のための電流を供給する。
【００９６】
設定信号φＷ１は、時刻ｃで「Ｈ」であって、時刻ｅで「Ｈ」から「Ｌ」に移行し、時刻ｆで「Ｌ」から「Ｈ」に移行する。さらに、時刻ｋで「Ｈ」から「Ｌ」に移行し、時刻ｌで「Ｌ」から「Ｈ」に移行する。すなわち、設定信号φＷ１は、期間Ｔａ（１）において、「Ｌ」になる期間が２つある。
そして、設定信号φＷ１と許可信号φＥａとの関係を見ると、設定信号φＷ１は許可信号φＥａが「Ｌ」である時刻ｄから時刻ｈまでの期間に含まれる時刻ｅから時刻ｆまでの期間おいて「Ｌ」になっている。
一方、設定信号φＷ１と、許可信号φＥａに対して位相が１８０°ずれて送信される許可信号φＥｂとの関係を見ると、設定信号φＷ１は期間Ｔｂ（１）における許可信号φＥｂが「Ｌ」である時刻ｊから時刻ｏまでの期間に含まれる時刻ｋから時刻ｌまでの期間おいて「Ｌ」になっている。
すなわち、期間Ｔａ（１）において、設定信号φＷ１が最初に「Ｌ」となる期間（時刻ｅから時刻ｆ）は、発光チップＣａ１の発光サイリスタＬ１を点灯状態に移行させるための信号であって、設定信号φＷ１が後に「Ｌ」となる期間（時刻ｋから時刻ｌ）は、発光チップＣｂ１の発光サイリスタＬ１を点灯状態に移行させるための信号である。
このため、許可信号φＥａが「Ｌ」である期間（時刻ｄから時刻ｈ）は、発光チップＣｂ１の発光サイリスタＬ１を点灯状態に移行させるために設定信号φＷ１が「Ｌ」となる期間（時刻ｋから時刻ｌ）と重ならないように設定されている。同様に、許可信号φＥｂが「Ｌ」である期間（時刻ｊから時刻ｏ）は、発光チップＣａ１の発光サイリスタＬ１を点灯状態に移行させるために設定信号φＷ１が「Ｌ」となる期間（時刻ｅから時刻ｆ）と重ならないように設定されている。
【００９７】
では、図４および図６を参照しつつ、図９に示したタイミングチャートにしたがって、発光装置６５の動作を説明する。なお、接続抵抗Ｒｘ、抵抗Ｒｖ、抵抗Ｒｖ´、抵抗Ｒｕ、接続抵抗Ｒｚに前述の値を用いて説明する。
（１）時刻ａ
発光装置６５に基準電位Ｖｓｕｂおよび電源電位Ｖｇａの供給を開始した時刻ａでの状態（初期状態）について説明する。
＜発光装置６５＞
図８に示したタイミングチャートの時刻ａにおいて、電源ライン２００ａは「Ｈ」（０Ｖ）の基準電位Ｖｓｕｂに設定され、電源ライン２００ｂは「Ｌ」（−３．３Ｖ）の電源電位Ｖｇａに設定される（図４参照）。よって、すべての発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）のそれぞれのＶｓｕｂ端子は「Ｈ」に設定され、それぞれのＶｇａ端子は「Ｌ」に設定される（図６参照）。
【００９８】
そして、信号発生回路１１０の転送信号発生部１２０ａは第１転送信号φ１ａ、第２転送信号φ２ａをそれぞれ「Ｈ」に、転送信号発生部１２０ｂは第１転送信号φ１ｂ、第２転送信号φ２ｂをそれぞれ「Ｈ」に設定する。すると、第１転送信号ライン２０１ａ、２０１ｂおよび第２転送信号ライン２０２ａ、２０２ｂが「Ｈ」になる（図４参照）。これにより、発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）のそれぞれのφ１端子およびφ２端子が「Ｈ」になる。電流制限抵抗Ｒ１を介してφ１端子に接続されている第１転送信号線７２および電流制限抵抗Ｒ２を介してφ１端子に接続されている第２転送信号線７３がともに「Ｈ」になる（図６参照）。
【００９９】
さらに、信号発生回路１１０の許可信号発生部１３０ａは許可信号φＥａを「Ｈ」に、許可信号発生部１３０ｂは許可信号φＥｂを「Ｈ」に設定する。すると、許可信号ライン２０３ａ、２０３ｂが「Ｈ」になる（図４参照）。これにより、発光チップＣのφＥ端子が「Ｈ」になり、電流制限抵抗ＲＥを介してφＥ端子に接続されている許可信号線７６が「Ｈ」になる（図６参照）。
さらにまた、信号発生回路１１０の点灯信号発生部１４０ａは点灯信号φＩａを「Ｈ」に、点灯信号発生部１４０ｂは点灯信号φＩｂを「Ｈ」に設定する。すると、点灯信号ライン２０４ａ、２０４ｂが「Ｈ」になる（図４参照）。そして、点灯信号ライン２０４ａ、２０４ｂに電流制限抵抗ＲＩを介して接続された発光チップＣのφＩ端子が「Ｈ」になる。φＩ端子に接続されている点灯信号線７５も「Ｈ」になる（図６参照）。
【０１００】
信号発生回路１１０の設定信号発生部１５０は設定信号φＷ１〜φＷ２０を「Ｈ」に設定する。すると、設定信号ライン２０５〜２２４が「Ｈ」になる（図４参照）。これにより、発光チップＣのφＷ端子が「Ｈ」になる（図６参照）。
発光チップＣのφＷ端子は、電流制限抵抗ＲＷを介して、設定信号線７４に接続されている。よって、設定信号線７４も「Ｈ」になる（図６参照）。
【０１０１】
次に、図６を参照しつつ、図９に示したタイミングチャートにしたがって、発光チップＣ（発光チップＣａ１〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０）の動作を、発光チップ組＃１に属する発光チップＣａ１とＣｂ１とを中心に説明する。
なお、図９および以下における説明では、各端子の電位がステップ状に変化するとしているが、各端子の電位は徐々に変化する。よって、電位変化の間であっても、下記に示す条件が満たされれば、サイリスタはターンオンまたはターンオフなど、状態の変化を生じる。
【０１０２】
＜発光チップＣａ１＞
発光サイリスタＬ、転送サイリスタＴ、設定サイリスタＳおよび設定許可サイリスタＳ０のアノード端子は、Ｖｓｕｂ端子に接続されているので、「Ｈ」に設定される。
奇数番号の転送サイリスタＴ１、Ｔ３、Ｔ５、…のそれぞれのカソード端子は、第１転送信号線７２に接続され、「Ｈ」に設定されている。偶数番号の転送サイリスタＴ２、Ｔ４、Ｔ６、…のそれぞれのカソード端子は、第２転送信号線７３に接続され、「Ｈ」に設定されている。よって、転送サイリスタＴのアノード端子およびカソード端子はともに「Ｈ」となり、転送サイリスタＴはオフ状態にある。
【０１０３】
同様に、設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子は、設定信号線７４に接続され、前述したように、「Ｈ」に設定されている。よって、設定サイリスタＳおよび設定許可サイリスタＳ０のアノード端子およびカソード端子はともに「Ｈ」となり、設定サイリスタＳおよび設定許可サイリスタＳ０はオフ状態にある。
さらに、発光サイリスタＬのカソード端子は、点灯信号線７５に接続され、「Ｈ」に設定されている。よって、発光サイリスタＬのアノード端子およびカソード端子はともに「Ｈ」となり、発光サイリスタＬはオフ状態にある。
【０１０４】
発光サイリスタＬ、転送サイリスタＴ、設定サイリスタＳがいずれもオフ状態にあるので、転送サイリスタＴのゲート端子Ｇｔ、設定サイリスタＳのゲート端子Ｇｓおよび発光サイリスタＬのゲート端子Ｇｌは、アノード端子の電位である「Ｈ」（０Ｖ）に固定されていない。
【０１０５】
発光サイリスタＬのゲート端子Ｇｌは、接続抵抗Ｒｚを介して電源線７１に接続されている。よって、ゲート端子Ｇｌの電位は「Ｌ」（−３．３Ｖ）になっている。
また、設定サイリスタＳのゲート端子Ｇｓは、接続抵抗Ｒｚおよび接続抵抗Ｒｙ１を介して電源線７１に接続されている。よって、後述するゲート端子Ｇｓ１、Ｇｓ２を除いて、ゲート端子Ｇｓの電位は「Ｌ」（−３．３Ｖ）になっている。
さらに、転送サイリスタＴのゲート端子Ｇｔは、接続抵抗Ｒｚ、接続抵抗Ｒｙおよび接続抵抗Ｒｘを介して電源線７１に接続されている。よって、後述するゲート端子Ｇｔ１、Ｇｔ２を除いて、ゲート端子Ｇｔの電位は「Ｌ」（−３．３Ｖ）になっている。
以上のことから、後述する転送サイリスタＴ１、Ｔ２、設定サイリスタＳ１、Ｓ２、発光サイリスタＬ１、Ｌ２を除いて、転送サイリスタＴ、設定サイリスタＳおよび発光サイリスタＬのしきい電圧はそれぞれのゲート端子Ｇｔ、Ｇｍ、Ｇｌの電位（−３．３Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．５Ｖ）を引いた−４．８Ｖである。
【０１０６】
一方、設定許可サイリスタＳ０のゲート端子Ｇｓ０は、「Ｈ」（０Ｖ）の許可信号線７６に接続されている。よって、設定許可サイリスタＳ０のしきい電圧はゲート端子Ｇｓ０の電位（０Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖである。
【０１０７】
図６中の転送サイリスタ列の一端のゲート端子Ｇｔ１は、前述したように、スタートダイオードＤ０のカソード端子に接続されている。そして、スタートダイオードＤ０のアノード端子は、第２転送信号線７３に接続されている。第２転送信号線７３は「Ｈ」に設定されている。すると、スタートダイオードＤ０は、そのカソード端子が「Ｌ」でそのアノード端子が「Ｈ」となって、順方向に電圧が印加（順バイアス）されている。これにより、スタートダイオードＤ０のカソード端子（ゲート端子Ｇｔ１）は、スタートダイオードＤ０のアノード端子の「Ｈ」（０Ｖ）からスタートダイオードＤ０の拡散電位Ｖｄ（１．５Ｖ）を引いた値（−１．５Ｖ）になる。よって、転送サイリスタＴ１のしきい電圧は、ゲート端子Ｇｔ１の電位（−１．５Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．５Ｖ）を引いた−３．０Ｖとなる。
【０１０８】
そして、転送サイリスタＴ１に隣接する転送サイリスタＴ２のゲート端子Ｇｔ２は、ゲート端子Ｇｔ１に結合ダイオードＤ１を介して接続されている。転送サイリスタＴ２のゲート端子Ｇｔ２の電位は、ゲート端子Ｇｔ１の電位（−１．５Ｖ）から結合ダイオードＤ１のｐｎ接合の拡散電位Ｖｄ（１．５Ｖ）を引いた−３．０Ｖになる。よって、転送サイリスタＴ２のしきい電圧は−４．５Ｖになる。
なお、番号が３以上の転送サイリスタＴのしきい電圧は、前述したように−４．８Ｖである。
【０１０９】
一方、設定サイリスタＳ１のゲート端子Ｇｓ１は、接続抵抗Ｒｘ１を介して−１．５Ｖのゲート端子Ｇｔ１に接続されている。よって、前述したように、設定サイリスタＳ１のしきい電圧は−３．１５Ｖとなる。そして、発光サイリスタＬ１のしきい電圧は−４．３５Ｖである。
同様に、設定サイリスタＳ２のゲート端子Ｇｓ２は、接続抵抗Ｒｘ２を介して−３．０Ｖのゲート端子Ｇｔ２に接続されている。よって、設定サイリスタＳ２のしきい電圧は−４．３５Ｖとなる。そして、発光サイリスタＬ２のしきい電圧は−４．７３Ｖとなる。
なお、番号が３以上の設定サイリスタＳおよび発光サイリスタＬのしきい電圧は、前述したように−４．８Ｖである。
【０１１０】
以上説明したように、ゲート端子Ｇｔの電位が−３．０Ｖの場合には、設定サイリスタＳおよび発光サイリスタＬのしきい電圧が、「Ｌ」（−３．３Ｖ）に比べ低い値となる。よって、設定信号φＷ、点灯信号φＩが「Ｌ」になっても、これらの設定サイリスタＳおよび発光サイリスタＬはターンオンしない。よって、以下において、ゲート端子Ｇｔが−３Ｖの場合の説明を省略する。
【０１１１】
＜発光チップＣｂ１＞
発光チップＣｂ１においても、初期状態は発光チップＣａ１と同じであるので、説明を省略する。
【０１１２】
（２）時刻ｂ
図９に示す時刻ｂにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。これにより発光装置６５が動作状態に入る。
＜発光チップＣａ１＞
奇数番号の転送サイリスタＴのカソード端子が接続された第１転送信号線７２の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。すると、しきい電圧が−３．０Ｖである転送サイリスタＴ１がターンオンする。そして、第１転送信号線７２の電位が、アノード端子の「Ｈ」（０Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。
よって、しきい電圧が−４．８Ｖである転送サイリスタＴ３以降の番号の大きい奇数番目の転送サイリスタＴはターンオンしない。
【０１１３】
転送サイリスタＴ１がターンオンすると、ゲート端子Ｇｔ１の電位は、アノード端子の「Ｈ」（０Ｖ）になる。そして、転送サイリスタＴ１のカソード端子（図６の第１転送信号線７２）の電位は、転送サイリスタＴ１のアノード端子の「Ｈ」（０Ｖ）からｐｎ接合の拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。すると、カソード端子（ゲート端子Ｇｔ２）が−３Ｖであった結合ダイオードＤ１は、そのアノード端子（ゲート端子Ｇｔ１）が「Ｈ」（０Ｖ）になるので、順バイアスである。よって、結合ダイオードＤ１のカソード端子（ゲート端子Ｇｔ２）の電位は、そのアノード端子（ゲート端子Ｇｔ１）の「Ｈ」（０Ｖ）から拡散電位Ｖｄ（１．５Ｖ）を引いた−１．５Ｖになる。これにより、転送サイリスタＴ２のしきい電圧が−３．０Ｖになる。
転送サイリスタＴ２のゲート端子Ｇｔ２に結合ダイオードＤ２を介して接続されたゲート端子Ｇｔ３の電位は−３．０Ｖになる。これにより、転送サイリスタＴ３のしきい電圧は−４．５Ｖになる。番号が４以上の転送サイリスタＴは、ゲート端子Ｇｔの電位が電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））であるので、しきい電圧は−４．８Ｖが維持される。
【０１１４】
一方、転送サイリスタＴ１がターンオンして、ゲート端子Ｇｔ１の電位が「Ｈ」（０Ｖ）となると、設定サイリスタＳ１のしきい電圧は、前述したように、−１．７８Ｖになる。一方、発光サイリスタＬ１のしきい電圧は−３．９８Ｖとなる。
また、ゲート端子Ｇｔ２の電位が−１．５Ｖになると、設定サイリスタＳ２のしきい電圧は−３．１５Ｖ、発光サイリスタＬ２のしきい電圧は−４．３５Ｖになる。
しかし、設定信号線７４および点灯信号線７５は「Ｈ」であるので、設定サイリスタＳ１、Ｓ２および発光サイリスタＬ１、Ｌ２はオン状態に移行しない。
【０１１５】
すなわち、時刻ｂにおいて、転送サイリスタＴ１がターンオンする。そして、時刻ｂの直後（ここでは、時刻ｂにおける信号の電位の変化によってサイリスタなどの変化が生じた後、定常状態になったときをいう。）において、転送サイリスタＴ１がオン状態にある。他の転送サイリスタＴ、すべての発光サイリスタＬおよびすべての設定サイリスタＳ、設定許可サイリスタＳ０はオフ状態にある。
なお、以下では、オン状態のサイリスタ（発光サイリスタＬ、転送サイリスタＴ、設定サイリスタＳ、設定許可サイリスタＳ０）を説明し、オフ状態のサイリスタ（発光サイリスタＬ、転送サイリスタＴ、設定サイリスタＳ、設定許可サイリスタＳ０）の説明を省略する。
【０１１６】
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号は変化しないので、発光チップＣｂ１は初期状態が維持される。
【０１１７】
以上説明したように、サイリスタ（転送サイリスタＴ、設定サイリスタＳ、発光サイリスタＬ）のゲート端子（ゲート端子Ｇｔ、Ｇｓ、Ｇｌ）はダイオード（結合ダイオードＤ）、抵抗（接続抵抗Ｒｘ、Ｒｙ、接続抵抗Ｒｚ）によって相互に接続されている。よって、ゲート端子の電位が変化すると、他のゲート端子の電位が変化する。ゲート端子の電位が変化することで、サイリスタのしきい電圧が変化する。
【０１１８】
（３）時刻ｃ
時刻ｃにおいて、発光チップ群＃ａに送信される点灯信号φＩａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
発光サイリスタＬのカソード端子が接続された点灯信号線７５が「Ｈ」から「Ｌ」（−３．３Ｖ）になる。発光サイリスタＬ１のしきい電圧は−３．９８Ｖ、番号が２以上の発光サイリスタＬのしきい電圧は−４．３５Ｖ以下であるので、いずれの発光サイリスタＬもターンオンしない。
よって、時刻ｃの直後においては、転送サイリスタＴ１がオン状態にある。
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号は変化しないので、発光チップＣｂ１は初期状態が維持されている。
【０１１９】
（４）時刻ｄ
時刻ｄにおいて、発光チップ群＃ａに送信される許可信号φＥａが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
設定許可サイリスタＳ０のゲート端子Ｇｓ０が接続された許可信号線７６が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。すると、設定許可サイリスタＳ０のゲート端子Ｇｓ０の電位が−３．３Ｖになって、設定許可サイリスタＳ０のしきい電圧が−１．５Ｖから−４．８Ｖになる。
時刻ｄの直後において、転送サイリスタＴ１がオン状態にある。
【０１２０】
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号は変化しないので、発光チップＣｂ１は初期状態が維持されている。
【０１２１】
（５）時刻ｅ
時刻ｅにおいて、発光チップ群＃ａの発光チップＣａ１と発光チップ群＃ｂの発光チップＣｂ１とが属する発光チップ組＃１に送信される設定信号φＷ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子が接続された設定信号線７４の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。設定許可サイリスタＳ０は、しきい電圧が−４．８Ｖであるのでターンオンできない。
その一方、しきい電圧が−１．７８Ｖである設定サイリスタＳ１がターンオンする。なお、しきい電圧が−３．１５Ｖである設定サイリスタＳ２は、しきい電圧がより高い設定サイリスタＳ１が先にターンオンして、設定サイリスタＳ１のカソード端子が接続された設定信号線７４をアノード端子の電位から拡散電位Ｖｄを引いた−１．５Ｖに設定するので、ターンオンできない。
設定サイリスタＳ１がターンオンすると、ゲート端子Ｇｓ１が０Ｖになり、前述したように、発光サイリスタＬ１のしきい電圧が−１．８９Ｖになる。
時刻ｃにおいて、点灯信号線７５が「Ｌ」（−３．３Ｖ）になっているので、発光サイリスタＬ１はターンオンして、点灯（発光）する。
よって、時刻ｅの直後においては、転送サイリスタＴ１、設定サイリスタＳ１がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
【０１２２】
＜発光チップＣｂ１＞
設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子が接続された設定信号線７４の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。しきい電圧が−１．５Ｖである設定許可サイリスタＳ０がターンオンし、設定信号線７４の電位を−１．５Ｖに設定する。なお、設定サイリスタＳ１はしきい電圧が−３．１５Ｖであるが、しきい電圧が−１．５Ｖとより高い設定許可サイリスタＳ０が先にターンオンする。よって、設定サイリスタＳ１はターンオンできない。このため、発光サイリスタＬ１は、しきい電圧−４．３５Ｖが維持される。
時刻ｅの直後においては、設定許可サイリスタＳ０がオン状態にある。
【０１２３】
（６）時刻ｆ
時刻ｆにおいて、発光チップ群＃ａの発光チップＣａ１と発光チップ群＃ｂの発光チップＣｂ１とが属する発光チップ組＃１に送信される設定信号φＷ１が、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子が接続された設定信号線７４の電位が「Ｌ」から「Ｈ」（０Ｖ）に移行する。設定サイリスタＳ１のアノード端子とカソード端子がともに「Ｈ」（０Ｖ）になるので、設定サイリスタＳ１がターンオフする。
しかし、発光サイリスタＬ１はオン状態を維持し、点灯（発光）している。
発光サイリスタＬ１がオン状態にあるので、ゲート端子Ｇｌ１の電位は０Ｖになっている。また、ゲート端子Ｇｔ１の電位も０Ｖになっている。これにより、ゲート端子Ｇｓ１の電位も０Ｖであって、設定サイリスタＳ１のしきい電圧は−１．５Ｖである。
よって、時刻ｆの直後においては、転送サイリスタＴ１がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
【０１２４】
＜発光チップＣｂ１＞
設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子が接続された設定信号線７４の電位が「Ｌ」から「Ｈ」（０Ｖ）に移行する。設定許可サイリスタＳ０のアノード端子とカソード端子がともに「Ｈ」（０Ｖ）になるので、設定許可サイリスタＳ０がターンオフする。
【０１２５】
（７）時刻ｇ
時刻ｇにおいて、発光チップ群＃ｂに送信される第１転送信号φ１ｂが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
発光チップＣａ１が属する発光チップ群＃ａに送信される信号には変化がないので、時刻ｆの直後の状態が維持される。
＜発光チップＣｂ１＞
発光チップＣｂ１の動作は、時刻ｂにおける発光チップＣａ１の動作と同様である。すなわち、奇数番号の転送サイリスタＴのカソード端子が接続された第１転送信号線７２の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。そして、転送サイリスタＴ１がターンオンする。これにより、第１転送信号線７２の電位が−１．５Ｖになる。さらに、転送サイリスタＴ２のしきい電圧が−３Ｖ、設定サイリスタＳ１のしきい電圧が−１．７８Ｖになる。
つまり、発光チップＣｂ１は、発光チップＣａ１の動作を時間軸上でシフトしたタイミング（ここでは、位相が１８０°ずれた関係とする。）で動作する。
【０１２６】
（８）時刻ｈ
時刻ｈにおいて、発光チップ群＃ａに送信される許可信号φＥａが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
設定許可サイリスタＳ０のゲート端子Ｇｓ０が接続された許可信号線７６が「Ｌ」から「Ｈ」（０Ｖ）に移行する。設定許可サイリスタＳ０のゲート端子Ｇｓ０の電位が０Ｖになって、設定許可サイリスタＳ０のしきい電圧が−１．５Ｖに戻る。なお、設定信号線７４は「Ｈ」（０Ｖ）であるので、設定許可サイリスタＳ０はターンオンしない。
ここでも、発光サイリスタＬ１はオン状態を維持し、点灯（発光）している。
よって、時刻ｈの直後においては、転送サイリスタＴ１がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、時刻ｇの直後の状態が維持される。
【０１２７】
（９）時刻ｉ
時刻ｉにおいて、発光チップ群＃ｂに送信される点灯信号φＩｂが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
発光チップＣａ１が属する発光チップ群＃ａに送信される信号に変化がないので、時刻ｈの直後の状態が維持される。
＜発光チップＣｂ１＞
時刻ｃにおける発光チップＣａ１の動作と同様であるので、詳細な説明を省略する。
時刻ｉの直後においては、転送サイリスタＴ１がオン状態にある。
【０１２８】
（１０）時刻ｊ
時刻ｊにおいて、発光チップ群＃ｂに送信される許可信号φＥｂが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
発光チップＣａ１が属する発光チップ群＃ａに送信される信号に変化がないので、時刻ｈの直後の状態が維持される。
＜発光チップＣｂ１＞
時刻ｄにおける発光チップＣａ１の動作と同様に、設定許可サイリスタＳ０のしきい電圧が−４．８Ｖとなる。
時刻ｊの直後においては、転送サイリスタＴ１がオン状態にある。
【０１２９】
（１１）時刻ｋ
時刻ｋにおいて、発光チップ群＃ａの発光チップＣａ１と発光チップ群＃ｂの発光チップＣｂ１とが属する発光チップ組＃１に送信される設定信号φＷ１が、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子が接続された設定信号線７４の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。このとき、設定許可サイリスタＳ０のしきい電圧および設定サイリスタＳ１のしきい電圧がともに−１．５Ｖである。
よって、設定許可サイリスタＳ０と設定サイリスタＳ１との両方またはいずれか一方がターンオンする。たとえ、設定サイリスタＳ１がターンオンしても、発光サイリスタＬ１はすでにオン状態であるので、状態の変化を生じない。
よって、発光サイリスタＬ１はオン状態を維持し、点灯（発光）している。
時刻ｋの直後においては、転送サイリスタＴ１、設定許可サイリスタＳ０および／または設定サイリスタＳ１がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
なお、後述するように、発光サイリスタＬ１がオフ状態のときは、設定サイリスタＳ１のしきい電圧は−１．７８Ｖであるので、しきい電圧が−１．５Ｖである設定許可サイリスタＳ０がターンオンする。
【０１３０】
＜発光チップＣｂ１＞
時刻ｅにおける発光チップＣａ１の動作と同様に、設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子が接続された設定信号線７４の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。設定許可サイリスタＳ０はしきい電圧が−４．８Ｖであるのでターンオンしない。その一方、しきい電圧が−１．７８Ｖの設定サイリスタＳ１がターンオンする。これにより、発光サイリスタＬ１は、しきい電圧が−１．５Ｖになり、ターンオンして点灯（発光）する。
時刻ｋの直後においては、転送サイリスタＴ１、設定サイリスタＳ１がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
【０１３１】
（１２）時刻ｌ
時刻ｌにおいて、発光チップ群＃ａの発光チップＣａ１と発光チップ群＃ｂの発光チップＣｂ１とが属する発光チップ組＃１に送信される設定信号φＷ１が、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
設定サイリスタＳおよび設定許可サイリスタＳ０のカソード端子が接続された設定信号線７４の電位が「Ｌ」から「Ｈ」（０Ｖ）に移行する。よって、設定許可サイリスタＳ０および／または設定サイリスタＳ１は、アノード端子とカソード端子がともに「Ｈ」（０Ｖ）になるので、ターンオフする。ここでも、発光サイリスタＬ１はオン状態を維持し、点灯（発光）している。
時刻ｌの直後においては、転送サイリスタＴ１がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
＜発光チップＣｂ１＞
時刻ｆにおける発光チップＣａ１の動作と同様に、設定サイリスタＳ１がターンオフする。しかし、発光サイリスタＬ１はオン状態を維持して、点灯（発光）している。
時刻ｆの直後においては、転送サイリスタＴ１がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
【０１３２】
（１３）時刻ｍ
時刻ｍにおいて、発光チップ群＃ａに送信される第２転送信号φ２ａが、「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
偶数番号の転送サイリスタＴのカソード端子が接続された第２転送信号線７３の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。しきい電圧が−３Ｖである転送サイリスタＴ２がターンオンする。しかし、転送サイリスタＴ４以降の番号の大きい偶数番目の転送サイリスタＴは、しきい電圧が−４．８Ｖであるので、ターンオンしない。
【０１３３】
転送サイリスタＴ２がターンオンすると、ゲート端子Ｇｔ２は「Ｈ」（０Ｖ）になる。すると、転送サイリスタＴ２のゲート端子Ｇｔ２に結合ダイオードＤ２を介して接続されたゲート端子Ｇｔ３の電位は−１．５Ｖになる。これにより、転送サイリスタＴ３のしきい電圧は−３．０Ｖになる。そして、第２転送信号線７３の電位が−１．５Ｖになる。
【０１３４】
一方、転送サイリスタＴ２がターンオンしてゲート端子Ｇｔ２が「Ｈ」（０Ｖ）になると、前述したように、設定サイリスタＳ２のしきい電圧が−１．７８Ｖになる。しかし、設定信号線７４の電位は「Ｈ」であるので、設定サイリスタＳ２はターンオンしない。
さらに、発光サイリスタＬ２のしきい電圧が−３．９８Ｖになる。このとき、点灯信号線７５の電位は、オン状態の発光サイリスタＬ１により−１．５Ｖとなっているので、発光サイリスタＬ２はターンオンしない。
【０１３５】
すなわち、時刻ｍにおいて、転送サイリスタＴ２がターンオンする。
そして、時刻ｍの直後においては、転送サイリスタＴ１、転送サイリスタＴ２がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
【０１３６】
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、時刻ｌの直後の状態が維持される。
【０１３７】
（１４）時刻ｎ
時刻ｎにおいて、発光チップ群＃ａに送信される第１転送信号φ１ａが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
奇数番号の転送サイリスタＴのカソード端子が接続された第１転送信号線７２の電位が「Ｌ」から「Ｈ」（０Ｖ）に移行する。オン状態にあった転送サイリスタＴ１は、カソード端子およびアノード端子がともに「Ｈ」となるので、ターンオフする。しかし、発光サイリスタＬ１がオン状態であるので、ゲート端子Ｇｌ１の電位が「Ｈ」（０Ｖ）となっている。よって、ゲート端子Ｇｔ１の電位は「Ｈ」（０Ｖ）であって、転送サイリスタＴ１のしきい電圧は−１．５Ｖである。
同様に、設定サイリスタＳ１のゲート端子Ｇｓ１も０Ｖであるので、設定サイリスタＳ１のしきい電圧も−１．５Ｖである。
時刻ｎの直後においては、転送サイリスタＴ２がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
【０１３８】
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、時刻ｌの状態が維持される。
【０１３９】
（１５）時刻ｏ
時刻ｏにおいて、発光チップ群＃ａに送信される点灯信号φＩａが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。また、発光チップ群＃ｂに送信される許可信号φＥｂが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
発光サイリスタＬのカソード端子が接続された点灯信号線７５が「Ｌ」から「Ｈ」（０Ｖ）になる。オン状態にあった発光サイリスタＬ１は、カソード端子およびアノード端子がともに「Ｈ」となってターンオフし、消灯する（非点灯になる）。これにより、ゲート端子Ｇｌ１、Ｇｓ１、Ｇｔ１の電位は、接続抵抗Ｒｚ、接続抵抗Ｒｘ、Ｒｙを介して、電源電位Ｖｇａ（「Ｌ」（−３．３Ｖ））になる。これにより、転送サイリスタＴ１のしきい電圧が−４．８Ｖに、設定サイリスタＳ１のしきい電圧が−１．７８Ｖに、発光サイリスタＬ１のしきい電圧が−３．９８Ｖになる。
【０１４０】
発光チップＣａ１の発光サイリスタＬ１は、時刻ｅの設定信号φＷ１が「Ｈ」から「Ｌ」に移行するタイミングで点灯（発光）（ターンオン）し、時刻ｏの点灯信号φＩａが「Ｌ」から「Ｈ」に移行するタイミングで消灯（ターンオフ）する。時刻ｅから時刻ｏまでの期間が、発光チップＣａ１の発光サイリスタＬ１の点灯（発光）期間に対応する。
時刻ｏの直後においては、転送サイリスタＴ２がオン状態になっている。
【０１４１】
＜発光チップＣｂ１＞
発光チップ群＃ｂに送信される許可信号φＥｂが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行することにより、発光チップＣａ１の時刻ｈと同様に、許可信号線７６の電位が「Ｌ」から「Ｈ」に移行する。これにより、設定サイリスタＳ１のしきい電圧が−１．５Ｖになる。
時刻ｏの直後においては、転送サイリスタＴ１がオン状態であって、発光サイリスタＬ１がオン状態で点灯（発光）している。
なお、本実施の形態では、時刻ｏにおいて、発光チップ群＃ａに送信される点灯信号φＩａを「Ｌ」から「Ｈ」に移行し、発光チップ群＃ｂに送信される許可信号φＥｂを「Ｌ」から「Ｈ」に移行したが、これらの移行を同時にする必要はなく、どちらが先でもかまわない。
【０１４２】
（１６）時刻ｐ
時刻ｐにおいて、発光チップ群＃ａに送信される点灯信号φＩａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
時刻ｐからは、発光サイリスタＬ２の点灯制御の期間Ｔａ（２）に入る。
第１転送信号φ１ａおよび第２転送信号φ２ａは、期間Ｔａ（１）およびＴａ（２）を周期として変化するため、これらの信号の波形は異なるが、発光チップＣａ１の動作は、時刻ｃから時刻ｐまでの期間Ｔａ（１）の繰り返しとなる。よって、期間Ｔａ（２）では、第１転送信号φ１ａ、第２転送信号φ２ａおよびこれらに関連する転送サイリスタＴの説明を除き、発光チップＣａ１の動作の説明を省略する。
時刻ｐの直後においては、転送サイリスタＴ２がオン状態になっている。
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、時刻ｏの直後の状態が維持される。
【０１４３】
時刻ｑは、後述する第２の実施の形態で使用する。よって、第１の実施の形態の説明では、説明を省略する。
【０１４４】
（１７）時刻ｒ
時刻ｒにおいて、発光チップ群＃ａに送信される許可信号φＥａが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。また、発光チップ群＃ｂに送信される点灯信号φＩｂが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
時刻ｈと同様であるので説明を省略する。
時刻ｒの直後においては、転送サイリスタＴ２がオン状態であって、発光サイリスタＬ２が点灯（発光）している。
【０１４５】
＜発光チップＣｂ１＞
時刻ｏにおける発光チップＣａ１の動作と同様に、点灯信号φＩｂが、「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行し、発光サイリスタＬのカソード端子が接続された点灯信号線７５が「Ｌ」から「Ｈ」（０Ｖ）になる。すると、オン状態にあった発光サイリスタＬ１は、カソード端子およびアノード端子がともに「Ｈ」となってターンオフし、消灯する。これにより、転送サイリスタＴ１のしきい電圧が−４．８Ｖに、設定サイリスタＳ１のしきい電圧が−１．７８Ｖに、発光サイリスタＬ１のしきい電圧が−３．９８Ｖになる。
【０１４６】
すなわち、発光チップＣｂ１の発光サイリスタＬ１は、時刻ｋの設定信号φＷ１が「Ｈ」から「Ｌ」に移行するタイミングで点灯（発光）（ターンオン）し、時刻ｒの点灯信号φＩｂが「Ｌ」から「Ｈ」に移行するタイミングで消灯（ターンオフ）する。時刻ｋから時刻ｒまでの期間が、発光チップＣｂ１の発光サイリスタＬ１の点灯（発光）期間に対応する。
時刻ｒの直後においては、転送サイリスタＴ２がオン状態になっている。
【０１４７】
（１８）時刻ｓ
時刻ｓにおいて、発光チップ群＃ｂの発光サイリスタＬ１を制御する期間Ｔｂ（１）が終了する。
【０１４８】
（１９）時刻ｔ
時刻ｔにおいて、発光チップＣａ１が属する発光チップ群＃ａへ送信される第１転送信号φ１ａが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行する。
＜発光チップＣａ１＞
奇数番号の転送サイリスタＴのカソード端子が接続された第１転送信号線７２の電位が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行する。しきい電圧が−３Ｖであった転送サイリスタＴ３がターンオンする。すると、ゲート端子Ｇｔ３の電位は「Ｈ」（０Ｖ）に、ゲート端子Ｇｔ４の電位は−１．５Ｖになる。これにより、転送サイリスタＴ４のしきい電圧は−３Ｖになる。そして、設定サイリスタＳ３のしきい電圧が−１．７８Ｖに、発光サイリスタＬ３のしきい電圧が−３．９８Ｖになる。
なお、時刻ｔの直後においては、転送サイリスタＴ２、Ｔ３がオン状態であって、発光サイリスタＬ２がオン状態で点灯（発光）している。
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、状態の変化はない。
なお、時刻ｔの直後においては、転送サイリスタＴ２がオン状態であって、発光サイリスタＬ２がオン状態で点灯（発光）している。
【０１４９】
（２０）時刻ｕ
時刻ｕにおいて、発光チップＣａ１が属する発光チップ群＃ａへ送信される第２転送信号φ２ａが「Ｌ」（−３．３Ｖ）から「Ｈ」（０Ｖ）に移行する。
＜発光チップＣａ１＞
偶数番号の転送サイリスタＴのカソード端子が接続された第２転送信号線７３の電位が「Ｌ」から「Ｈ」（０Ｖ）に移行する。オン状態にあった転送サイリスタＴ２は、カソード端子およびアノード端子がともに「Ｈ」となるので、ターンオフする。
時刻ｕの直後においては、転送サイリスタＴ３がオン状態であって、発光サイリスタＬ２がオン状態で点灯（発光）している。
＜発光チップＣｂ１＞
発光チップＣｂ１が属する発光チップ群＃ｂに送信される信号に変化がないので、状態の変化はない。
なお、時刻ｕの直後においては、転送サイリスタＴ２がオン状態であって、発光サイリスタＬ２がオン状態で点灯（発光）している。
【０１５０】
（２１）その他
時刻ｖにおいて、発光チップ群＃ａの発光サイリスタＬ２を制御する期間Ｔａ（２）が終了する。時刻ｗにおいて、発光チップ群＃ｂの発光サイリスタＬ２を制御する期間Ｔｂ（２）が終了する。時刻ｘにおいて、発光チップ群＃ａの発光サイリスタＬ３を制御する期間Ｔａ（３）が終了する。時刻ｙにおいて、発光チップ群＃ｂの発光サイリスタＬ３を制御する期間Ｔｂ（３）が終了する。そして、時刻ｚにおいて、発光チップ群＃ａの発光サイリスタＬ４を制御する期間Ｔａ（４）が終了する。以下同様に、発光チップＣのすべての発光サイリスタＬの点灯制御を行う。
【０１５１】
以上説明した発光チップＣの動作をまとめて説明する。
はじめに転送サイリスタＴの動作を説明する。
第１の実施の形態における発光チップＣでは、２相の転送信号（第１転送信号φ１および第２転送信号φ２）により、転送サイリスタＴのオン状態を順に移している。
すなわち、２相の転送信号の内の一方の転送信号が「Ｌ」（−３．３Ｖ）になることにより、一方の転送信号がカソード端子に送信された転送サイリスタＴがオン状態になり、そのゲート端子Ｇｔが０Ｖになる。０Ｖになったゲート端子Ｇｔと順バイアスの結合ダイオードＤで接続された隣接する転送サイリスタＴのゲート端子Ｇｔの電位が−１．５Ｖになる。これにより、隣接する転送サイリスタＴは、しきい電圧が高くなる（−４．５Ｖから−３Ｖ）。そして、隣接する転送サイリスタＴは、他方の転送信号が「Ｌ」（−３．３Ｖ）になるタイミングでオン状態になる。
つまり、２相の転送信号（第１転送信号φ１および第２転送信号φ２）を、「Ｌ」（−３．３Ｖ）の期間が重なる（図９における時刻ｍから時刻ｎまでの期間）ようにして、位相をずらして送信することにより、転送サイリスタＴを順にオン状態に設定する。
【０１５２】
転送サイリスタＴがオン状態で、ゲート端子Ｇｔが「Ｈ」（０Ｖ）になると、そのゲート端子Ｇｔに接続抵抗Ｒｘを介して接続された設定サイリスタＳのしきい電圧が高く（−１．７８Ｖに）なる。
【０１５３】
そして、許可信号φＥ（許可信号φＥａまたはφＥｂ）が「Ｌ」であるときに、設定信号φＷ（設定信号φＷ１〜φＷ２０）が「Ｈ」から「Ｌ」に移行すると、設定信号線７４の電位が「Ｌ」（−３．３Ｖ）になって、しきい電圧が高く（−１．７８Ｖに）なっていた設定サイリスタＳがターンオンする。
【０１５４】
設定サイリスタＳがオン状態になると、設定サイリスタＳのゲート端子Ｇｓが０Ｖになり、このゲート端子Ｇｓに接続抵抗Ｒｙを介して接続されたゲート端子Ｇｌの電位も０Ｖになって、発光サイリスタＬのしきい電圧が−１．５Ｖになる。
設定信号φＷ（φＷ１〜φＷ２０）を「Ｌ」（−３．３Ｖ）にする時刻の前に、点灯信号φＩ（φＩａまたはφＩｂ）を「Ｌ」（−３．３Ｖ）に設定しておくと、設定信号φＷ（φＷ１〜φＷ２０）が「Ｈ」から「Ｌ」になるタイミング（時刻）において、発光サイリスタＬがターンオンして、点灯（発光）する。
【０１５５】
以上のことから、発光サイリスタＬが点灯（発光）している点灯期間は、設定信号φＷ（設定信号φＷ１〜φＷ２０）が「Ｈ」から「Ｌ」になるタイミング（時刻）から、点灯信号φＩ（φＩａまたはφＩｂ）が「Ｌ」から「Ｈ」になる時刻（例えば、図９における時刻ｅから時刻ｏ）までとなる。
【０１５６】
一方、設定信号φＷ（設定信号φＷ１〜φＷ２０）を「Ｈ」から「Ｌ」に移行するときに、許可信号φＥ（許可信号φＥａまたはφＥｂ）が「Ｈ」であると、設定許可サイリスタＳ０がオン状態になって、設定信号線７４を−１．５Ｖ（−Ｖｄ）に設定するので、設定サイリスタＳはターンオンせず、発光サイリスタＬもターンオンしない。
なお、前述したように、発光サイリスタＬがすでにオン状態になっていると、設定サイリスタＳもオン状態になりうる。しかし、発光サイリスタＬはすでにオン状態になっているので、設定サイリスタＳがオン状態になっても、状態の変化を生じない。
【０１５７】
このように、許可信号φＥが「Ｌ」である発光チップＣでは、設定許可サイリスタＳ０がオフ状態となって、設定信号φＷの「Ｈ」から「Ｌ」へ移行により、発光サイリスタＬが点灯（発光）する。一方、許可信号φＥが「Ｈ」であると、設定許可サイリスタＳ０がオン状態となって、設定信号φＷが「Ｈ」から「Ｌ」へ移行により、発光サイリスタＬがターンオンして、点灯（発光）することを阻止する。なお、前述したように、発光サイリスタＬがオン状態のときは、そのまま維持される。
すなわち、許可信号φＥ（許可信号φＥａおよびφＥｂ）は、設定許可サイリスタＳ０のしきい電圧を制御して、発光サイリスタＬのターンオンを許可または不可に設定する。
【０１５８】
本実施の形態では、発光チップ群＃ａと発光チップ群＃ｂとに属する発光チップＣから構成される発光チップ組に対して、それぞれの発光チップＣを共に点灯（発光）するときは、共通に送信する設定信号φＷ（φＷ１〜φＷ２０）に「Ｌ」になる期間を２つ設けている（図９の時刻ｅから時刻ｆまでの期間および時刻ｋから時刻ｌまでの期間）。すなわち、前の「Ｌ」の期間は発光チップ群＃ａの発光チップＣに対して、後の「Ｌ」の期間は発光チップ群＃ｂの発光チップＣに対して、点灯の開始を設定する。
【０１５９】
そして、本実施の形態では、発光チップ群＃ａと発光チップ群＃ｂとで、それぞれに送信する転送信号（第１転送信号φ１ａ、φ１ｂまたは第２転送信号φ２ａ、φ２ｂ）、許可信号φＥ（許可信号φＥａまたはφＥｂ）および点灯信号φＩ（点灯信号φＩａまたはφＩｂ）の位相を１８０°ずらしている。これにより、設定信号φＷ（設定信号φＷ１〜φＷ２０）の２つの「Ｌ」の期間を設定するための幅（マージン）を最大にしている。
すなわち、位相を１８０°ずらしているので、設定信号φＷに設ける２つの「Ｌ」の時刻は、期間Ｔの前半の１／２の期間と後半の１／２の期間とに設ければよい。
そして、許可信号φＥ（許可信号φＥａまたはφＥｂ）が「Ｌ」の期間に、設定信号φＷ（φＷ１〜φＷ２０）を「Ｈ」から「Ｌ」とすることにより、発光サイリスタＬを点灯させている。
【０１６０】
すなわち、発光チップ群＃ａの発光チップＣの発光サイリスタＬを点灯させるときは、発光チップ群＃ａに送信する許可信号φＥａの「Ｌ」の期間に、設定信号φＷ（φＷ１〜φＷ２０）を「Ｈ」から「Ｌ」に移行すればよい。このとき、発光チップ群＃ｂの発光チップＣの発光サイリスタＬを点灯させないときは、発光チップ群＃ｂに送信する許可信号φＥｂを「Ｈ」にして、設定許可サイリスタＳ０をターンオンさせればよい。このようにすることで、意図しない発光サイリスタＬが点灯することを抑制している。
【０１６１】
次に、発光チップ組＃２に属する発光チップＣａ２およびＣｂ２において、発光サイリスタＬのいくつかを点灯させない場合を説明する。
【０１６２】
前述したように、発光チップ組＃２では、発光チップＣａ２の発光サイリスタＬ２、Ｌ３、Ｌ４を点灯させるとし、発光チップＣｂ２の発光サイリスタＬ１、Ｌ３、Ｌ４を点灯させるとした。発光チップＣａ２の発光サイリスタＬ１および発光チップＣｂ２の発光サイリスタＬ２は非点灯のままとした。
発光チップＣａ２の発光サイリスタＬ１を非点灯のままとする（点灯させない）ときは、発光チップ組＃１の発光サイリスタＬ１を点灯させるために設定信号φＷ１を「Ｌ」にする時刻ｅから時刻ｆまでの期間において、設定信号φＷ２を「Ｈ」のままに維持すればよい。これにより、時刻ｅにおいて、発光チップＣａ２の設定信号線７４が「Ｈ」（０Ｖ）のまま維持されるで、しきい電圧が−１．７８Ｖである設定サイリスタＳ１はターンオンできない。これにより、発光サイリスタＬ１のしきい電圧が−３．９８Ｖが維持され、発光サイリスタＬ１もターンオンできず、点灯（発光）しない。
発光チップＣｂ２の発光サイリスタＬ２においても同様である。
【０１６３】
なお、発光サイリスタＬの光量は、製造条件のばらつきなどにより、発光チップＣ間、発光サイリスタＬ間で異なることがある。このため、発光サイリスタＬの光量を補正（光量補正）することが行われる。光量補正の方法には、発光サイリスタＬに流す電流を調整して行う方法と、発光サイリスタＬの点灯期間を調整して行う方法とがある。
前述したように、発光サイリスタＬの点灯期間は、設定信号φＷが「Ｈ」から「Ｌ」に移行して発光サイリスタＬをターンオンする時刻から、点灯信号φＩが「Ｌ」から「Ｈ」に移行して発光サイリスタＬをターンオフ（消灯）する時刻までである。よって、設定信号φＷが「Ｈ」から「Ｌ」に移行する時刻（例えば、図９の時刻ｅ）を調整することで、発光サイリスタＬの光量が補正される。発光サイリスタＬに対応する光量補正のためのデータ（光量補正データ）を書き込んだＲＯＭなどの不揮発メモリを、回路基板６２に搭載し、このＲＯＭから読み出して、設定信号φＷが「Ｈ」から「Ｌ」に移行する時刻を調整すればよい。
【０１６４】
（本実施の形態を用いない場合の発光チップＣ）
次に、第１の実施の形態を用いない場合について説明する。ここで説明する第１の実施の形態を用いない場合は、発光チップＣの構成が第１の実施の形態と異なっている。他の構成は、第１の実施の形態と同様であるので、よって、第１の実施の形態と異なる部分を説明し、同様な部分の説明を省略する。
【０１６５】
図１０は、第１の実施の形態を用いない場合の、自己走査型発光素子アレイ（ＳＬＥＤ）である発光チップＣの回路構成を説明するための等価回路図である。
図１０に示す第１の実施の形態を用いない場合は、図６の第１の実施の形態の場合と、転送サイリスタＴのゲート端子Ｇｔ、設定サイリスタＳのゲート端子Ｇｓ、発光サイリスタＬのゲート端子Ｇｌの間の接続の仕方が異なっている。すなわち、転送サイリスタＴ、設定サイリスタＳ、発光サイリスタＬの結合のさせ方が異なっている。
ここでも、発光チップＣａ１を例に、発光チップＣを説明する。そこで、図１０において、発光チップＣを発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０の構成は、発光チップＣａ１と同じである。
【０１６６】
図１０に示す第１の実施の形態を用いない場合の発光チップＣａ１（Ｃ）は、図６に示した第１の実施の形態における接続抵抗Ｒｘ、Ｒｙおよび接続抵抗Ｒｚの代わりに、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…、接続ダイオードＤｚ１、Ｄｚ２、Ｄｚ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…、電源線抵抗Ｒｇｚ１、Ｒｇｚ２、Ｒｇｚ３、…を備えている。
発光サイリスタＬなどと同様に、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…、接続ダイオードＤｚ１、Ｄｚ２、Ｄｚ３、…、電源線抵抗Ｒｇｘ１、Ｒｇｘ２、Ｒｇｘ３、…、電源線抵抗Ｒｇｙ１、Ｒｇｙ２、Ｒｇｙ３、…、電源線抵抗Ｒｇｚ１、Ｒｇｚ２、Ｒｇｚ３、…のそれぞれを区別しないときは、接続ダイオードＤｙ、接続ダイオードＤｚ、電源線抵抗Ｒｇｘ、電源線抵抗Ｒｇｙ、電源線抵抗Ｒｇｚと表記する。
【０１６７】
では次に、発光チップＣａ１（Ｃ）における各素子の電気的な接続について説明する。
転送サイリスタＴのゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…は、同じ番号の設定サイリスタＳ１、Ｓ２、Ｓ３、…のゲート端子Ｇｓ１、Ｇｓ２、Ｇｓ３、…に、１対１で、それぞれ接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…を介して接続されている。接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…のアノード端子は、転送サイリスタＴ１、Ｔ２、Ｔ３、…のゲート端子Ｇｔ１、Ｇｔ２、Ｇｔ３、…に接続され、接続ダイオードＤｙ１、Ｄｙ２、Ｄｙ３、…のカソード端子は、設定サイリスタＳ１、Ｓ２、Ｓ３、…のゲート端子Ｇｓ１、Ｇｓ２、Ｇｓ３、…に接続されている。
【０１６８】
一方、設定サイリスタＳ１、Ｓ２、Ｓ３、…のゲート端子Ｇｓ１、Ｇｓ２、Ｇｓ３、…は、同じ番号の発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…に、１対１で、それぞれ接続ダイオードＤｚ１、Ｄｚ２、Ｄｚ３、…を介して接続されている。接続ダイオードＤｚ１、Ｄｚ２、Ｄｚ３、…のアノード端子は、設定サイリスタＳ１、Ｓ２、Ｓ３、…のゲート端子Ｇｓ１、Ｇｓ２、Ｇｓ３、…に接続され、接続ダイオードＤｚ１、Ｄｚ２、Ｄｚ３、…のカソード端子は、発光サイリスタＬ１、Ｌ２、Ｌ３、…のゲート端子Ｇｌ１、Ｇｌ２、Ｇｌ３、…に接続されている。
すなわち、接続ダイオードＤｙは、転送サイリスタＴのゲート端子Ｇｔから、設定サイリスタＳのゲート端子Ｇｓに電流が流れる方向で接続されている。同様に、接続ダイオードＤｚは、設定サイリスタＳのゲート端子Ｇｓから、発光サイリスタＬのゲート端子Ｇｌに電流が流れる方向で接続されている。
【０１６９】
転送サイリスタＴのゲート端子Ｇｔは、転送サイリスタＴのそれぞれに対応して設けられた電源線抵抗Ｒｇｘを介して電源線７１に接続されている。
設定サイリスタＳのゲート端子Ｇｓは、設定サイリスタＳのそれぞれに対応して設けられた電源線抵抗Ｒｇｙを介して電源線７１に接続されている。
発光サイリスタＬのゲート端子Ｇｌは、発光サイリスタＬのそれぞれに対応して設けられた電源線抵抗Ｒｇｚを介して電源線７１に接続されている。
【０１７０】
第１の実施の形態を用いない場合の発光チップＣでは、転送サイリスタＴ、設定サイリスタＳ、発光サイリスタＬがダイオードで結合されている。よって、第１の実施の形態を用いない場合の発光チップＣをダイオード結合型と表記する。
一方、第１の実施の形態の発光チップＣでは、転送サイリスタＴ、設定サイリスタＳ、発光サイリスタＬが抵抗で結合されている。よって、第１の実施の形態の発光チップＣを抵抗結合型と表記する。
【０１７１】
さて、第１の実施の形態を用いない場合のダイオード結合型の発光チップＣの動作について説明する。ダイオード結合型の発光チップＣを用いた場合も、発光装置６５および発光チップＣは、図９のタイミングチャートにしたがって動作する。しかし、設定サイリスタＳおよび発光サイリスタＬのそれぞれのしきい電圧、動作速度が異なる。
【０１７２】
まず、発光チップＣの設定サイリスタＳおよび発光サイリスタＬのしきい電圧について説明する。
ダイオード結合型の発光チップＣにおいて、番号がｎの転送サイリスタＴｎがオン状態であるとする。すると、ゲート端子Ｇｔｎの電位が０Ｖになる。設定サイリスタＳｎのゲート端子Ｇｓｎは接続ダイオードＤｙｎで接続されている。よって、ゲート端子Ｇｓｎの電位がｐｎ接合の拡散電位Ｖｄ（−１．５Ｖ）により−１．５Ｖ（−Ｖｄ）になり、設定サイリスタＳｎのしきい電圧が−３．０Ｖ（−２Ｖｄ）となる。
【０１７３】
設定サイリスタＳｎがオフ状態のとき、発光サイリスタＬｎのゲート端子Ｇｌｎは、設定サイリスタＳｎのゲート端子Ｇｓｎと、接続ダイオードＤｚｎを介して接続されている。よって、ゲート端子Ｇｌｎの電位が−３Ｖ（−２Ｖｄ）となり、発光サイリスタＬｎのしきい電圧が−４．５Ｖ（−３Ｖｄ）となる。
設定サイリスタＳｎのしきい電圧と発光サイリスタＬｎのしきい電圧との差（絶対値）はＶｄである。
【０１７４】
発光装置６５を単一の電位を供給する電源（単一電源）で駆動するには、単一電源の供給する電位は、設定サイリスタＳｎをオン状態にし、発光サイリスタＬｎをオフ状態に維持する範囲に設定される。すなわち、ダイオード結合型の発光チップＣでは、単一電源の電位は−３Ｖ（−２Ｖｄ）〜−４．５Ｖ（−３Ｖｄ）の範囲に設定されることになる。この範囲の幅（絶対値）は、ｐｎ接合の拡散電位Ｖｄである。
一方、発光装置６５は−３Ｖ（２Ｖｄ）より高い電位（絶対値が小さい負の電位）では駆動できない。
そして、拡散電位Ｖｄは用いる半導体により決まるため、任意に設定することができない。
【０１７５】
これに対して、第１の実施の形態の抵抗結合型の発光チップＣでは、前述したように、設定サイリスタＳｎのしきい電圧は（Ｖ（β）−Ｖｄ）であり、設定サイリスタＳｎがオフ状態のときの発光サイリスタＬｎのしきい電圧は（Ｖ（δ）−Ｖｄ）である。これらのしきい電圧の差（絶対値）は、（Ｒｕ＋Ｒｖ）の（Ｒｘ＋Ｒｕ＋Ｒｖ＋Ｒｚ）に対する割合を大きくすることで大きくできる。
一例として、前述したと同様に、Ｒｘ＝２ｋΩ、Ｒｕ＝８ｋΩ、Ｒｖ＝８ｋΩ、Ｒｚ＝６ｋΩとし、電源電位Ｖｇａを−３．３Ｖとすると、設定サイリスタＳｎのしきい電圧は−１．７８Ｖ、発光サイリスタＬのしきい電圧は−３．９８Ｖとなる。これらの差（絶対値）は２．２Ｖとなり、拡散電位Ｖｄに制約されない。そして、この抵抗結合型の発光チップＣでのしきい電圧の差（２．２Ｖ）は、ダイオード結合型の発光チップＣにおけるしきい電圧の差（拡散電位Ｖｄ（１．５Ｖ））に比べ大きい。よって、第１の実施の形態における抵抗結合型の発光チップＣは動作マージンが広い。
【０１７６】
次に、発光チップＣの設定サイリスタＳおよび発光サイリスタＬの動作速度について説明する。なお、これまでと同様に、電源電位Ｖｇａ、点灯信号φＩおよび設定信号φＷの「Ｌ」を−３．３Ｖとする。
ダイオード結合型の発光チップＣにおいて、φＷ端子の寄生容量を１０ｐＦ、電流制限抵抗ＲＷを１ｋΩとする。すると、設定信号φＷを「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行させたとき、設定サイリスタＳのゲート端子Ｇｓｎの電位がしきい電圧の−３Ｖになるまでの時間は約２４ｎｓとなる。
【０１７７】
さて、設定サイリスタＳｎがターンオンしても、発光サイリスタＬｎのゲート端子Ｇｌｎの電位を（Ｖｇａ＋Ｖｄ）である−１．８Ｖにしなければ、発光サイリスタＬｎのしきい電圧が点灯信号φＩの「Ｌ」（−３．３Ｖ）にならず、発光サイリスタＬｎはターンオンしない。
ここで、接続ダイオードＤｚｎの内部抵抗およびゲート端子Ｇｌｎの寄生抵抗（主にｐ型オーミック電極のコンタクト抵抗）を合わせて２ｋΩ、発光サイリスタＬｎの寄生容量を３ｐＦとすると、設定サイリスタＳｎがターンオンしてから、発光サイリスタＬｎのゲート端子Ｇｌｎの電位が−１．８Ｖになるまでの時間は約１０ｎｓとなる。
よって、設定信号φＷが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行してから、発光サイリスタＬｎが点灯するまでの点灯遅れ時間は、上記の２つの時間を加えた時間である約３４ｎｓとなる。
特に、ダイオード結合型の発光チップＣを、単一電源の電位の上限（−３．０Ｖ）に近い−３．３Ｖで駆動しているため、点灯遅れ時間が大きくなっている。
なお、単一電源の電位が±０．１Ｖ変動すると、点灯遅れ時間が±５ｎｓ変動する。
【０１７８】
これに対し、第１の実施の形態における抵抗結合型の発光チップＣでは、設定信号φＷを「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行させてから、設定サイリスタＳｎのゲート端子Ｇｓｎがしきい電圧の−１．７８Ｖになるまでの時間は約７．８ｎｓとなる。これは、ダイオード結合型の発光チップＣの場合の１／３である。φＷ端子の寄生容量は１０ｐＦ、電流制限抵抗ＲＷは１ｋΩであって、ダイオード結合型の発光チップＣと同じである。
また、設定サイリスタＳｎがターンオンすると、前述したように、抵抗Ｒｖ（８ｋΩ）は、伝導率の変化（伝導率変調）により、抵抗値が１／１０の抵抗Ｒｖ´（０．８ｋΩ）になるとする。すると、ゲート端子Ｇｌｎの電位は、−０．３９Ｖになる。
寄生容量を３ｐＦの発光サイリスタＬｎのゲート端子Ｇｌｎを０．８ｋΩで充電すると、設定サイリスタＳｎがターンオンしてから発光サイリスタＬｎのゲート端子Ｇｌｎの電位が−１．８Ｖになるまでの時間は約１ｎｓとなる。
よって、設定信号φＷが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行してから、発光サイリスタＬｎが点灯するまでの点灯遅れ時間は、上記の２つの時間を加えた時間である約８．８ｎｓとなる。これは、ダイオード結合型の発光チップＣの場合（約３４ｎｓ）の１／３以下である。
また、単一電源の電位が±０．１Ｖ変動しても、点灯遅れ時間は±０．２ｎｓの変動で済む。これは、ダイオード結合型の発光チップＣの場合（±５ｎｓ）の１／２５である。
【０１７９】
以上説明したように、第１の実施の形態の抵抗結合型の発光チップＣは、ダイオード結合型の発光チップＣに比べ、設定サイリスタＳおよび発光サイリスタＬのしきい電圧の絶対値が小さくなるので、設定信号φＷが「Ｈ」（０Ｖ）から「Ｌ」（−３．３Ｖ）に移行してから、発光サイリスタＬｎが点灯するまでの点灯遅れ時間が短く、ダイオード結合型の発光チップＣに比べて高速に動作する。
よって、抵抗結合型の発光チップＣを用いることにより、ダイオード結合型の発光チップＣを用いた場合に比べ、プリントヘッド１４による感光体ドラム１２への書込時間が短くなる。そして、抵抗結合型の発光チップＣを用いることにより、ダイオード結合型の発光チップＣを用いた場合に比べ、画像形成装置１の画像形成が高速化される。
【０１８０】
［第２の実施の形態］
第２の実施の形態では、第１の実施の形態と発光チップＣの構成が異なっている。他の構成は、第１の実施の形態と同様である。よって、第１の実施の形態と異なる部分を説明し、同様な部分の説明を省略する。
図１１は、第２の実施の形態における自己走査型発光素子アレイ（ＳＬＥＤ）チップである発光チップＣの回路構成を説明するための等価回路図である。ここでも、発光チップＣａ１を例に、発光チップＣを説明する。そこで、図１１において、発光チップＣを発光チップＣａ１（Ｃ）と表記する。他の発光チップＣａ２〜Ｃａ２０および発光チップＣｂ１〜Ｃｂ２０の構成は、発光チップＣａ１と同じである。
【０１８１】
第２の実施の形態における発光チップＣａ１（Ｃ）は、図６に示した第１の実施の形態の発光チップＣａ１（Ｃ）に加えて、第４の接続抵抗の一例である接続抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３、…を備えている。
そして、接続抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３、…は、ゲート端子Ｇｓ１、Ｇｓ２、Ｇｓ３、…と電源線７１との間にそれぞれ設けられている。
ここでも、接続抵抗Ｒｂ１、Ｒｂ２、Ｒｂ３、…をそれぞれ区別しないときは、接続抵抗Ｒｂと表記する。
【０１８２】
図１２は、第２の実施の形態の発光チップＣにおける第１アイランド１４１を拡大して示した平面図である。第１アイランド１４１および第１アイランド１４１と並列するアイランド（発光サイリスタＬが設けられるアイランド）を除いて、他の構成は、図７に示した第１の実施の形態の発光チップＣと同じである。よって、これらについては説明を省略する。なお、図１２では、図７と同様に、ｎ番目の発光サイリスタＬｎが形成されているとした。
接続抵抗Ｒｂは、図７に示した第１の実施の形態の発光チップＣにおける第１アイランド１４１において、平面形状がＵ字状の枝分かれした一方の部分と他方の部分とをつなぐように設けられている。そして、接続抵抗Ｒｂは、ｐ型オーミック電極１３３と設定サイリスタＳｎの間のｐ型の第３半導体層８３を抵抗としている。接続抵抗Ｒｂの部分は、ｎ型の第４半導体層８４が除去され、ｐ型の第３半導体層８３が露出している。接続抵抗Ｒｂの一方の端子はｐ型オーミック電極１３３であるが、他方の端子は外部に取り出されていない。抵抗を構成するｐ型の第３半導体層８３が、設定サイリスタＳｎのゲート層（ｐ型の第３半導体層８３）とつながっている。
【０１８３】
次に、発光チップＣの動作を、接続抵抗Ｒｂを設けた理由とともに説明する。
第１の実施の形態では、図９のタイミングチャートの時刻ｈにおいて、発光チップ群＃ａに送信される許可信号φＥａが「Ｌ」から「Ｈ」に移行する。すると、発光チップ群＃ａにおける発光チップＣａ１の設定許可サイリスタＳ０のゲート端子Ｇｓ０が０Ｖになり、設定許可サイリスタＳ０のしきい電圧が−１．５Ｖに戻る。
このとき、発光チップＣａ１の発光サイリスタＬ１はオン状態で点灯（発光）しているので、ゲート端子Ｇｌ１の電位が０Ｖとなっている。また、ゲート端子Ｇｔ１の電位も０Ｖである。よって、設定サイリスタＳ１のゲート端子Ｇｓ１の電位も０Ｖで、設定サイリスタＳ１のしきい電圧が−１．５Ｖとなっている。
この後、時刻ｋにおいて、発光チップ群＃ｂの発光チップＣｂ１の発光サイリスタＬ１をターンオンさせるため、設定信号φＷ１を「Ｈ」から「Ｌ」（−３．３Ｖ）にする。このとき、発光チップＣａ１では、しきい電圧が−１．５Ｖである設定許可サイリスタＳ０がターンオンして、いずれの設定サイリスタＳもターンオンさせないようにすることが好ましい。
【０１８４】
しかし、発光チップＣａ１では、設定サイリスタＳ１もしきい電圧が−１．５Ｖである。よって、設定信号φＷ１が「Ｈ」から「Ｌ」（−３．３Ｖ）に移行したとき、設定許可サイリスタＳ０とともに、または設定許可サイリスタＳ０の代わりに設定サイリスタＳ１がターンオンすることがありえる。なお、設定サイリスタＳ１がターンオンしても、発光サイリスタＬ１はすでにオン状態であるので状態は変化しない。
そして、時刻ｌにおいて、設定信号φＷ１が「Ｌ」から「Ｈ」に移行したとき、オン状の設定サイリスタＳ１（設定許可サイリスタＳ０）がターンオフする。
【０１８５】
ここで、設定信号φＷ１が、図９に破線で示すように、「Ｌ」（−３．３Ｖ）から「Ｈ」になるタイミングが、時刻ｌでなく、期間Ｔａ（２）における時刻ｑまで続く場合を考える。そして、時刻ｋにおいて、設定サイリスタＳ１がターンオンしたとする。
時刻ｑは、点灯信号φＩａが、時刻ｏで「Ｌ」から「Ｈ」に移行したのち、時刻ｐで再び「Ｌ」に移行した後である。そして、期間Ｔａ（２）において、設定信号φＷ１が最初に「Ｈ」から「Ｌ」に移行する時刻（符号なし）の前である。なお、時刻ｑは、期間Ｔａ（２）において、許可信号φＥａが「Ｈ」から「Ｌ」に移行する前でも後でもよい。
【０１８６】
すると、時刻ｋでターンオンした設定サイリスタＳ１は、時刻ｑまでオン状態を維持する。
時刻ｏにおいて、点灯信号φＩａが「Ｌ」から「Ｈ」になるので、発光サイリスタＬ１はターンオフして、消灯する。しかし、設定サイリスタＳ１がオン状態であるので、発光サイリスタＬ１のしきい電圧は−１．８９Ｖになる。よって、時刻ｐにおいて、点灯信号φＩａが再び「Ｈ」から「Ｌ」になると、発光サイリスタＬ１が再びターンオンして、点灯（発光）する。
この時刻ｐにおける発光サイリスタＬ１の点灯（発光）は、誤発光であって好ましくない。
なお、時刻ｑにおいて、許可信号φＥａが「Ｈ」であっても「Ｌ」であっても、設定許可サイリスタＳ０のしきい電圧が異なるだけであって、設定サイリスタＳ１はオン状態を維持している。
【０１８７】
上記の誤発光を抑制するには、第１の実施の形態で説明したように、設定信号φＷ１が「Ｌ」から「Ｈ」になるタイミング（図９では時刻ｌ）を、点灯信号φＩａが再び「Ｈ」から「Ｌ」に移行する時刻ｐより前に設定すればよい。
【０１８８】
一方、時刻ｋにおいて、設定サイリスタＳ１がターンオンしないようにしてもよい。この場合、設定信号φＷ１が「Ｌ」から「Ｈ」になるタイミングを、点灯信号φＩａが再び「Ｈ」から「Ｌ」に移行する時刻ｐより後（図９では時刻ｑ）に設定しても、発光サイリスタＬ１が誤点灯することが抑制される。
これには、設定許可サイリスタＳ０のしきい電圧より、設定サイリスタＳ１のしきい電圧を低く（絶対値が大きい負の値）すればよい。
【０１８９】
第２の実施の形態の発光チップＣは、接続抵抗Ｒｂを設けることで、設定許可サイリスタＳ０のしきい電圧より、設定サイリスタＳ１のしきい電圧を低く（絶対値が大きい負の値）している。
【０１９０】
なお、上述する誤発光は、設定信号φＷ１が「Ｌ」から「Ｈ」になる時刻ｋにおいて、発光サイリスタＬ１がオン状態にあるときに発生する。発光サイリスタＬ１がオフ状態にあれば発生しない。すなわち、発光サイリスタＬ１がオフ状態にあると、設定サイリスタＳ１のしきい電圧が−１．７８Ｖと、設定許可サイリスタＳ０のしきい電圧の−１．５Ｖより低くなる。よって、設定サイリスタＳ１より設定許可サイリスタＳ０が先にターンオンし、設定信号線７４を−１．５Ｖに設定する。これにより、設定サイリスタＳ１はターンオンしない。
【０１９１】
ここで、設定サイリスタＳのしきい電圧を具体的に説明する。番号がｎの転送サイリスタＴｎおよび発光サイリスタＬｎがともにオン状態にあるとする。
そして、第１の実施の形態と同様に、Ｒｘ＝２ｋΩ、Ｒｕ＝８ｋΩ、Ｒｖ＝８ｋΩ、Ｒｚ＝６ｋΩとし、Ｖｇａ＝−３．３Ｖとする。さらに、Ｒｂ＝２ｋΩとする。
転送サイリスタＴｎはオン状態にあるので、ゲート端子Ｇｔｎの電位Ｖ（Ｇｔｎ）は０Ｖである。また、発光サイリスタＬｎもオン状態にあるので、ゲート端子Ｇｌｎの電位Ｇｌｎも０Ｖである。
すると、端部（β）の電位は−０．６６Ｖとなる。設定サイリスタＳｎでは、端部（β）の電位がもっとも高い（絶対値が小さい負の値）ので、設定サイリスタＳｎのしきい電圧は−２．１６Ｖとなる。このしきい電圧は、設定許可サイリスタＳ０のしきい電圧（−１．５Ｖ）より低い。よって、設定信号φＷが「Ｌ」から「Ｈ」に移行したとき、設定サイリスタＳｎよりしきい電圧が高い設定許可サイリスタＳ０が先にターンオンし、設定信号線７４を−１．５Ｖに設定する。これにより、設定サイリスタＳｎがターンオンすることが抑制される。
【０１９２】
第１の実施の形態および第２の実施の形態において、接続抵抗Ｒｘ、接続抵抗Ｒｙ（抵抗Ｒｕ、Ｒｖ、Ｒｖ´）、接続抵抗Ｒｚ、接続抵抗Ｒｂ（第２の実施の形態のみ）の抵抗値を設定して説明したが、これらの抵抗値は例であって、他の抵抗値を用いてもよい。
【０１９３】
第１の実施の形態および第２の実施の形態において、発光チップＣは設定許可サイリスタＳ０を備えているとしたが、備えなくともよい。
【０１９４】
また、第１の実施の形態および第２の実施の形態において、転送サイリスタＴを第１転送信号φ１と第２転送信号φ２の２相で駆動したが、転送サイリスタＴを３個置きに３相の転送信号を送信して駆動してもよい。同様にして、４相以上の転送信号を送信しても駆動してもよい。
【０１９５】
そして、第１の実施の形態および第２の実施の形態において、電気的手段として結合ダイオードＤを用いたが、電気的手段は、一方の端子の電位の変化が他方の端子の電位の変化を生じるものであればよく、抵抗などであってもよい。
【０１９６】
そしてまた、第１の実施の形態および第２の実施の形態において、発光チップＣには自己走査型発光素子アレイ（ＳＬＥＤ）が１個搭載されているとしたが、２個以上であってもよい。
【０１９７】
さらに、第１の実施の形態および第２の実施の形態において、発光チップ群を２個としたが、３個以上であってもよい。
さらにまた、発光チップ群を構成する発光チップＣの数および発光チップ組を構成する発光チップＣの数を同じとしたが、異なっていてもよい。また、発光チップ組を構成する発光チップＣは、それぞれが異なる発光チップ群に属しているとしたが、同じ発光チップ群に属する発光チップＣを含んでいてもよい。
【０１９８】
第１の実施の形態および第２の実施の形態において、サイリスタ（転送サイリスタＴ、設定サイリスタＳ、設定許可サイリスタＳ０、発光サイリスタＬ）は、アノード端子を共通にしたアノードコモンとして説明した。カソード端子を共通にしたカソードコモンも、回路の極性を変更することによって用いうる。
【符号の説明】
【０１９９】
１…画像形成装置、１０…画像形成プロセス部、１１…画像形成ユニット、１２…感光体ドラム、１４…プリントヘッド、３０…画像出力制御部、４０…画像処理部、６２…回路基板、６３…発光部、６４…ロッドレンズアレイ、６５…発光装置、１０２…発光部、１０３…シフト部、１０４…セット部、１１０…信号発生回路、１２０、１２０ａ、１２０ｂ…転送信号発生部、１３０、１３０ａ、１３０ｂ…許可信号発生部、１４０、１４０ａ、１４０ｂ…点灯信号発生部、１５０…設定信号発生部、１６０…基準電位供給部、１７０…電源電位供給部、φ１（φ１ａ、φ１ｂ）…第１転送信号、φ２（φ２ａ、φ２ｂ）…第２転送信号、φＥ（φＥａ、φＥｂ）…許可信号、φＷ（φＷ１〜φＷ２０）…設定信号、φＩ（φＩａ、φＩｂ）…点灯信号、Ｃａ１〜Ｃａ２０、Ｃｂ１〜Ｃｂ２０…発光チップ、Ｌ…発光サイリスタ、Ｔ…転送サイリスタ、Ｓ…設定サイリスタ、Ｓ０…設定許可サイリスタ、Ｄ…結合ダイオード、Ｒｘ、Ｒｙ…接続抵抗、Ｒｚ…電源線抵抗、Ｄｙ…接続ダイオード、Ｄｚ…接続ダイオード、Ｖｇａ…電源電位、Ｖｓｕｂ…基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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