(57)【特許請求の範囲】
【請求項１】
第１の導電型の基板と、前記基板内で離間してその間の基板内にチャネル領域を定める第２の導電型の第１の領域及び第２の領域と、前記チャネル領域の第１の部分及び前記第１の領域の上に離間して配置されるフローティングゲートと、第１の部分及び第２の部分を有する制御ゲートとを備えるメモリセルを消去する方法であって、前記制御ゲートの第１の部分は、前記チャネル領域の第２の部分の上に離間して配置されると共に、前記フローティングゲートに対して横方向に隣接及び離間して配置され、前記制御ゲートの第２の部分は、前記フローティングゲートの上に離間して配置され、カップリングゲートは、前記第１の領域の上に離間して配置されると共に前記フローティングゲートに対して横方向に隣接すると共にそこから離間して配置され、前記方法は、
前記制御ゲートに正電圧を印加する段階と、
前記カップリングゲートに負電圧を印加する段階と、
を含む方法。
【請求項２】
前記第１の領域及び前記第２の領域に接地電圧を印加する段階を更に含む、請求項１に記載の方法。
【請求項３】
前記制御ゲートに印加される正電圧は１０ボルト未満である、請求項１に記載の方法。
【請求項４】
第１の導電型の基板と、前記基板内で離間してその間の基板内にチャネル領域を定める第２の導電型の第１の領域及び第２の領域と、前記チャネル領域の第１の部分及び前記第１の領域の上に離間して配置されるフローティングゲートと、第１の部分及び第２の部分を有する制御ゲートとを備えるメモリセルを読み出す方法であって、前記制御ゲートの第１の部分は、前記チャネル領域の第２の部分の上に離間して配置されると共に、前記フローティングゲートに対して横方向に隣接及び離間して配置され、前記制御ゲートの第２の部分は、前記フローティングゲートの上に離間して配置され、カップリングゲートは、前記第１の領域の上に離間して配置されると共に前記フローティングゲートに対して横方向に隣接すると共にそこから離間して配置され、前記方法は、
前記制御ゲートに正電圧を印加する段階と、
前記カップリングゲートに負電圧を印加する段階と、
前記第１の領域及び前記第２の領域の一方に正電圧を印加する段階と、
を含む方法。
【請求項５】
前記制御ゲートに印加される正電圧は、前記カップリングゲートに印加される正電圧に等しい、請求項４に記載の方法。
【請求項６】
前記第１の領域及び前記第２の領域の他方に接地電圧を印加する、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、引用によって本明細書に組み込まれている２０１１年５月１３日出願の米国仮出願番号６１／４８５，８０５の優先権を享受するものである。
【０００２】
（技術分野）
本発明は、スプリットゲート型フラッシュメモリセルに関し、詳細には、読み出し動作及び消去動作を強化するためのカップリングゲートを備えたスプリットゲート型フラッシュメモリセルを作動させる方法に関する。
【背景技術】
【０００３】
スプリットゲート型フラッシュメモリセルは公知である。その一例は米国特許第５，０２９，１３０号に開示されており、この開示内容全体は引用により本明細書に組み込まれている。
【０００４】
米国特許第５，０２９，１３０号の図１に示されるように、スプリットゲート型フラッシュメモリセル１０は、例えばＰ型である第１の導電型の半導体基板１２を備える。例えばＮ型である第２の導電型の第１の領域１４は、基板１２の表面に広がっている。第２の領域１６は第１の領域１４から離間しており、第２の領域１６は同様にＮ型の第２の導電型である。第１の領域１４と第２の領域１６との間にはチャネル領域１８がある。フローティングゲート２２は、チャネル領域１８及び第１の領域１４の所定領域上に配置され、第１の領域１４に容量結合される。制御ゲート２９は２つの部分を有する。第１の部分３０は、フローティングゲート２２に対して横方向に隣接し、チャネル領域１８の他の部分の上に配置され、第２の領域１６に対して僅かにオーバラップするか又はオーバーラップしない。制御ゲート２９は、第１の部分３０に結合してフローティングゲート２２上に配置される第２の部分２８を有する（その間の容量結合を低減するために、つまり容量結合を弱くするためにフローティングゲート２２上に部分的にのみ延びる）。
【０００５】
読み出し動作時に、第１の正電圧が第１の領域１４に印加された状態でゼロ又はほぼゼロ電圧が第２の領域１６に印加される。制御ゲート２９には第２の正電圧が印加され、制御ゲート２９の下部のチャネル領域１８の部分がターンオンする。フローティングゲートがプログラムされる場合、つまり蓄積された電子電荷を有する場合、制御ゲート２９の正電圧及び第１の領域１４の正電圧は、フローティングゲート２２の下部のチャネル領域１８の部分をターンオンさせるには十分でない。チャネル領域を流れる低電圧又はゼロ電圧は第１の状態（例えば、ａ１）として検出される。しかしながら、フローティングゲート２２がプログラムされていない場合（つまり、蓄積された電子電荷が不足している場合）、制御ゲート２９の正電圧及び第１の領域１４の正電圧は、フローティングゲート２２をより大きな正電圧に容量結合させるのに十分であり、これによってフローティングゲート２２の下部のチャネル領域１８がターンオンして、結果的にチャネル領域１８全体がターンオンする。チャネル領域を流れる電流は、第２の状態（例えば、ａ０）として検出される。しかしながら、セルサイズが縮小して寸法が小さくなるにつれて電圧が低くなり、消去時にフローティングゲート２２をターンオンすることがますます難しくなっている。プログラム消去サイクルの後で、トンネル酸化物（フローティングゲート２２及び制御ゲート２９を分離する）に捕捉される電子電荷によって消去セルのフローティングゲート２２の電位はいっそう低くなり、これによってトンネル効果が低下する。従って、読み出し動作時に役立ち、依然として前述のセルと互換性があるプロセスである追加ゲートを備えることが望ましい。
【０００６】
米国特許第６，８５５，９８０号及び米国特許第７，３１５，０５６号の各々には、フローティングゲート、該フローティングゲートの一方側の制御ゲート、第１の領域上でフローティングゲートの他方側のアシストゲートを備えるフラッシュメモリセルが開示されている。しかしながら（その開示内容全体が引用により本明細書に組み込まれている）これら２つの特許には、読み出し動作及び消去動作を強化するためのこのセルを用いる方法が開示されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５，０２９，１３０号明細書
【特許文献２】米国特許第６，８５５，９８０号明細書
【特許文献３】米国特許第７，３１５，０５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、本発明は、読み出し動作及び消去動作時にセルを作動させる方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、基板の表面に広がる第２の導電型の第１の領域を含む、第１の導電型の基板を備えるフラッシュメモリセルを作動させる方法である。第２の導電型の第２の領域は、第１の領域から離間してその間にチャネル領域を有する。フローティングゲートは、チャネル領域の第１の部分の上及び第１の領域の所定部分の上に配置され、これらに対して容量結合する。制御ゲートはフローティングゲートの一方側にある。制御ゲートは２つの部分を有する。つまり、チャネル領域の第２の部分の上に配置され、第２の領域に僅かにオーバーラップするか又はオーバーラップせず、フローティングゲートに対して横方向に隣接する第１の部分と、フローティングゲートの上に配置される（好ましくは、フローティングゲートの上に一部だけが延びて、その間の容量結合が最小になるようになっている）第２の部分とである。カップリングゲートは、フローティングゲートの他方側で横方向に隣接すると共に第１の領域の上にあり、フローティングゲートに容量結合する。本発明の方法において、読み出し動作は、第１の領域と第２の領域の間に電圧差を印加しながら、制御ゲート及びカップリングゲートの両方に第１の正電圧を印加することで実現される、フローティングゲートがプログラムされない場合、第１の正電圧によりフローティングゲートの下部のチャネル領域はターンオンされるが、フローティングゲートがプログラムされる場合、第１の正電圧は、フローティングゲートの下部のチャネル領域の部分をターンオンさせるには十分ではない。消去動作において、カップリングゲートに負電圧を印加すると共に制御ゲートに第２の正電圧を印加した状態で、第１の領域及び第２の領域に接地電圧が供給される。負電圧がカップリングゲートに印加されること、及びカップリングゲートと該カップリングゲートに隣接するフローティングゲートとの間の強力な容量結合に起因して、第２の正電圧は、カップリングゲートに負電圧が印加されない場合よりも低くすることができる。最後に、プログラミング方法において、第２の領域に接地電圧又は低い正電圧（Ｖｃｃよりも低い）を印加した状態で、第１の領域に第３の正電圧が印加される。制御ゲートには制御ゲートの下部のチャネル領域をターンオンするのに十分な電圧が印加される。次に、電子は、第２の領域から第１の領域に加速され、フローティングゲートの接合部に近づくと即座にフローティングゲートに注入される。
【図面の簡単な説明】
【００１０】
【図１】本発明の方法を用いることができるフラッシュメモリセルの概略断面図である。
【発明を実施するための形態】
【００１１】
図１を参照すると、本発明の方法を用いることができるフラッシュメモリセル５０の概略図が示されている。フラッシュメモリセル５０は米国特許第５，０２９，１３０号に開示されるフラッシュセル１０と同様であり、同じ部品には同じ番号を使用される。セル５０は例えばＰ型の第１の導電型の基板１２に形成される。基板１２は表面を有する。この表面には例えばＮ型である第２の導電型の第１の領域１４が広がっている。同様に、例えばＮ型である第２の導電型の第２の領域１６は基板１２の表面に広がっているが、第１の領域１４から離間している。チャネル領域１８は、第１の領域１４と第２の領域１６との間に存在する。フローティングゲート２２は、チャネル領域１８の第１の部分及び第１の領域１４の所定部分の上に配置され、これらから隔離されており、これらに容量結合する。制御ゲート又はワード線ＷＬ２９は、フローティングゲート２２の片側に隣接し、これらから隔離されている。制御ゲート２９は、第１の部分３０及び第２の部分２８の２つの部分を有する。制御ゲートの第１の部分３０は、フローティングゲート２２に対して横方向に隣接し、同様にチャネル領域１８の第２の部分の上に離間して設けられ、第２の領域１６に対して僅かにオーバラップするか又はオーバーラップしていない。制御ゲートの第２の部分２８は、フローティングゲート２２の所定部分の上に配置され、制御ゲートの第２の部分２８と垂直方向にオーバーラップするフローティングゲート２２の比較的小さな部分によって、フローティングゲート２２とわずかに容量結合する。最後に、カップリングゲートＣＧ４０は、フローティングゲート２２の他方側に対して横方向に隣接し、フローティングゲート２２から離間している。また、カップリングゲート４０は、第１の領域１４の上に離間して配置される。
【００１２】
セル５０の作動には以下の電圧を印加することができる。読み出し動作に関しては以下の通りである。
0005706581.tif 000002
第２の領域１６に印加される正電圧は、代わりに第１の領域１４に印加することができる。
【００１３】
以下の電圧は消去動作に関して印加することができる。
0005706581.tif 000003
【００１４】
以下の電圧はプログラミング動作に関して印加することができる。
0005706581.tif 000004
【００１５】
前述のことから本発明の方法の以下の利点を理解できる。
【００１６】
第１に、読み出し動作時に、カップリングゲート４０とフローティングゲート２２との間の容量結合が強化されるので、高い読み出し精度が保証され高いＳＮ比を実現できる。第２に、消去動作時に、カップリングゲート４０とフローティングゲート２２との間の容量結合が強化されるので、フローティングゲート２２と制御ゲート２９との間のトンネル層を薄くスケール調整することができる。これにより、トラップアップが改善されて耐久性が向上することになる。
【００１７】
本発明は、前述の実施形態及び本明細書に示す実施形態に限定されず、請求項の範疇にある何らかの全ての変形例を包含することを理解されたい。例えば、本明細書の発明への参照は、何らかの請求項又は請求項の用語を限定することを意図しておらず、むしろ１つ又はそれ以上の請求項でカバーすることができる１つ又はそれ以上の特徴を参照することができる。
【００１８】
本明細書で用いる場合、用語「〜の上に（ｏｖｅｒ）」又は「〜の上に（ＯＮ）」は共に「直接的に上に」（その間に中間的な材料、要素、又は空間が配置されない）及び「間接的に上に」（その間に中間的な材料、要素、又は空間が配置される）を包括的に含むことを留意されたい。同様に用語「隣接して」は、「直接的に隣接して」（その間に中間的な材料、要素、又は空間が配置されない）及び「間接的に隣接して」（その間に中間的な材料、要素、又は空間が配置される）含み、用語「取り付けられる」は、「直接的に取り付けられる」（その間に中間的な材料、要素、又は空間が配置されない）及び「間接的に取り付けられる」（その間に中間的な材料、要素、又は空間が配置される）を含み、用語「電気的に結合される」は、「直接的に電気的に結合される」（その間に各要素を電気的に結合する中間的な材料又は要素がない）及び「間接的に電気的に結合される」その間に各要素を電気的に結合する中間的な材料又は要素がある）。例えば、「基板上」に要素を形成することは、その間に中間的な材料／要素がない状態で要素を基板上に直接形成すること、並びにその間に１つ又はそれ以上の中間的な材料／要素がある状態で要素を基板上に間接的に形成することを含むことができる。
【符号の説明】
【００１９】
１４  第１の領域
１６  第２の領域
１８  チャネル領域
２２  フローティングゲート
２８  第２の部分
２９  制御ゲート
３０  第１の部分
４０  カップリングゲート
５０  フラッシュメモリセル
【図１】
0005706581.tif 000005