(57)【特許請求の範囲】
【請求項１】
調整されるべき入力信号を受け取るように動作可能な入力部と、
前記入力部を出力部と結合する混成カプラ（１１０）と、
前記入力信号を受け取るために前記混成カプラとやはり結合された集中等価インピーダンス変成器回路を含む少なくとも１つの反射負荷（１０、１０Ａ〜１０Ｃ、１０’）であって、前記集中等価インピーダンス変成器回路が、印加されるバイアス電圧に応じて前記入力信号を調整するように、かつ前記調整済み入力信号を前記混成カプラに出力信号として供給するように動作可能な液晶可変コンデンサを有する、少なくとも１つの反射負荷（１０、１０Ａ〜１０Ｃ、１０’）と
を備え、
前記集中等価インピーダンス変成器回路が、
半波長集中等価インピーダンス変成器回路であって、該半波長集中等価インピーダンス変成器回路が直列の１対のインダクタを含み、該直列の１対のインダクタが第１、第２および第３の液晶可変コンデンサに端部で結合され、該第１、第２および第３の液晶可変コンデンサが、バイアス電圧に応じて、可変インピーダンスおよび可変の有効電気的長さの両方を、混成カプラに提供して、調整済み位相入力信号を出力信号として供給するように動作可能である、半波長集中等価インピーダンス変成器回路と、
半波長集中等価インピーダンス変成器回路であって、該半波長集中等価インピーダンス変成器回路が直列の１対の液晶可変コンデンサを含み、該直列の１対の液晶可変コンデンサが第１、第２および第３のインダクタに端部で結合され、該第１、第２および第３のインダクタが、バイアス電圧に応じて、可変インピーダンスおよび可変の有効電気的長さの両方を、混成カプラに提供して、調整済み位相入力信号を出力信号として供給するように動作可能である、半波長集中等価インピーダンス変成器回路とのうちの一方を備え、
前記集中等価インピーダンス変成器回路が、４分の１波インピーダンス変成器（１５）によって結合された少なくとも１対の前記半波長集中等価インピーダンス変成器回路を含む、移相装置（１００、１００Ａ）。
【請求項２】
前記第１および第２の液晶可変コンデンサが、等しい静電容量を有する、請求項１に記載の移相装置。
【請求項３】
前記第１および第２の液晶可変コンデンサのリアクタンスの絶対値が、前記１対のインダクタそれぞれのリアクタンスの絶対値と一致する、請求項１または２に記載の移相装置。
【請求項４】
前記第２の液晶可変コンデンサが、前記第１および第３の液晶可変コンデンサそれぞれの前記静電容量の２倍である静電容量を有する、請求項１乃至３のいずれか１項に記載の移相装置。
【請求項５】
前記１対の液晶可変コンデンサが、等しい静電容量を有する、請求項４に記載の移相装置。
【請求項６】
前記第１および第２のインダクタのリアクタンスの絶対値が、前記１対の液晶可変コンデンサそれぞれの絶対値と一致する、請求項４または５に記載の移相装置。
【請求項７】
前記第２のインダクタが、前記第１および前記第３のインダクタそれぞれのインダクタンスの半分であるインダクタンスを有する、請求項４乃至６のいずれか１項に記載の移相装置。
【請求項８】
前記集中等価インピーダンス変成器回路が、少なくとも１対の前記半波長集中等価インピーダンス変成器回路を含む、請求項１乃至７のいずれか１項に記載の移相装置。
【請求項９】
前記集中等価インピーダンス変成器回路が少なくとも１対の前記半波長集中等価インピーダンス変成器回路を含み、該少なくとも１対の前記半波長集中等価インピーダンス変成器回路の両方が前記混成カプラに並列に結合されている、請求項１乃至８のいずれか１項に記載の移相装置。
【請求項１０】
前記集中等価インピーダンス変成器回路が、４分の１波インピーダンス変成器（１５）によって結合された前記半波長集中等価インピーダンス変成器回路の少なくとも第１の対と、４分の１波インピーダンス変成器によって結合された前記半波長集中等価インピーダンス変成器回路の少なくとも第２の対とを含み、前記第１の対および前記第２の対の両方が前記混成カプラと並列に結合される、請求項１乃至９のいずれか１項に記載の移相装置。
【請求項１１】
前記液晶可変コンデンサが平行板液晶可変コンデンサを含む、請求項１乃至１０のいずれか１項に記載の移相装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移相装置に関する。
【背景技術】
【０００２】
移相装置などの信号処理装置が知られている。
【０００３】
このような信号処理装置は、通常、当該信号処理装置によって処理されるべき信号を受け取り、当該信号処理装置によって処理された信号を出力する。信号処理では、通常、受け取った信号を以後の伝送に適したものにするために何らかの方法で変換する。このような信号処理装置は、電気通信システムに使用することができ、高い周波数で動作することが必要になり得る。例えば、移相器などの信号処理装置は、ギガヘルツ領域で機能する信号を処理する必要がある。
【０００４】
特定の用途向けに移相器を選択することには、多くの要因（例えば、装置により得られる位相シフト量、装置によって生じる挿入損失、および装置の電力取扱い能力）が影響する。低い電力取扱い能力では、位相シフトの変化は、挿入位相の変化を実現するバラクタとピン・ダイオードの構成を用いることによって得られる。このような移相器は、低電力動作では許容可能な性能が得られるとはいえ不備点があり、これらの不備点は、このような移相器を各無線周波数システムで通常は多数必要とする典型的な電気通信システムにおいていっそう顕著になる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、改善された移相装置を実現することが望まれる。
【課題を解決するための手段】
【０００６】
第１の態様により、請求項１に記載の移相装置が提供される。
【０００７】
第１の態様では、液晶の誘電特性の電圧可調整性が移相装置で利用できること、ならびに液晶をベースとする移相装置が、便利で、制御可能で、高精度の、かつ低コストの装置になり得ることが認められる。原則的に、液晶は異方性誘電体材料であり、これは液晶が、印加された電界または磁界の方向に対して異なる誘電体特性を呈示することを意味する。しかし、第１の態様ではまた、低ギガヘルツ領域で動作する移相装置において液晶技術を運用することが現下の問題に直面することも認められる。概して、装置のサイズは、装置が動作する波長に従い、周波数が低下するにつれ波長が増大し、無線周波数装置のサイズも増大する。例えば、６０ギガヘルツ（ミリメートル波周波数）での自由空間波長は５ｍｍであるのに対し、２ギガヘルツ（Ｓ帯）での自由空間波長は１５０ｍｍになる。これにより、２ギガヘルツで動作する液晶ベースの移相装置は、６０ギガヘルツでのその等価物よりもサイズが、直接的倍率を用いる場合には約３０倍大きくなることが推測される。したがって、図１に示されるように、反射型移相器の設計に際して液晶構造物を使用する場合、その反射負荷は、実質的に共振マイクロストリップ・ラインである液晶で形成された電極を使用して実現される。マイクロストリップ・ラインが液晶基板の上に形成されるので、その長さは６０ギガヘルツの周波数で２ｍｍ程度である。しかし、このような構造物をより低い周波数（例えば、２ギガヘルツ）で実施する場合、マイクロストリップ・ラインの長さは約３０倍になる必要がある。このことは、ますます長くなるマイクロストリップ・ラインがすぐに法外な長さになり得るという結果をもたらす。したがって、第１の態様では、性能が損なわれずにサイズが既存の装置に匹敵する移相装置を実現することが望ましいことが認められる。
【０００８】
第１の態様では、マイクロストリップ構造物を使用するのではなく集中要素等価物を代わりに使用すれば、液晶構造物の利点をより小さい形状で活用することが可能であることが認められる。マイクロストリップ・ラインの特性は、インダクタおよびコンデンサの回路網からなる集中要素等価物によって表すことができることを理解されたい。これにより、液晶基板を使用してコンデンサだけを実現することが可能になる一方で、インダクタは、例えば表面実装などの標準的な技術を用いて実現することができる。こうして、装置の等価物のサイズが大幅に低減され、その大きさは実質的にインダクタの長さによって決まり得る。
【０００９】
このようにして、１つの移相装置を実現することができる。この移相装置は、移相装置によって調整されるべき入力信号を受け取る入力部を備え得る。この入力部を出力部と結合することができる結合装置を設けることができる。結合装置はまた、少なくとも１つの集中等価インピーダンス変成器回路と結合することもできる。その場合、入力信号は、集中等価インピーダンス変成器回路で受け取ることができる。液晶可変コンデンサを集中等価インピーダンス変成器回路内に設けることができる。その場合、液晶可変コンデンサにより、液晶可変コンデンサに印加されるバイアス電圧に応じて入力信号を調整し、その調整済み入力信号を出力信号として結合装置に供給することができる。このように、インピーダンス変成器としてマイクロストリップ・ラインを使用せずに、集中等価回路を代わりに設けてもよいことが分かる。
【００１０】
集中要素等価物回路が、マイクロストリップ・ラインの同等特性を実現する個別のリアクタンス性装置の回路網を含み得ることが理解されよう。これらのリアクタンス性装置の一部は液晶可変コンデンサによって実現することができ、そのリアクタンスは、これらの可変コンデンサに印加されるバイアス信号に応じて変わり得る。集中等価インピーダンス変成器回路を使用すると、入力信号を調整できるようにする可変性が得られる一方でまた、コンパクトな回路構成を実現できるようにもなる。
【００１１】
一実施形態では、集中等価インピーダンス変成器回路は、半波長集中等価インピーダンス変成器回路を備え、当該半波長集中等価インピーダンス変成器回路は、直列の１対のインダクタを含み、当該直列の１対のインダクタは、その端部が第１、第２および第３の液晶可変コンデンサに結合され、当該第１、第２および第３の液晶可変コンデンサは、バイアス電圧に応じて、可変インピーダンスおよび可変の有効電気的長さの両方を、混成カプラに提供して、調整済み位相入力信号を出力信号として供給するように動作可能である。したがって、集中等価インピーダンス変成器回路は、半波長マイクロストリップ・ラインと等価である個別構成要素からなる等価回路を形成するために、２つのインダクタと結合された３つの液晶可変コンデンサからなる回路網を備えることができる。半波長マイクロストリップ・ラインと等価である集中等価回路を形成することによって、可変コンデンサにバイアスをかけてその静電容量を変化させることにより入力信号の位相を調整しやすくすることが可能になる。集中等価回路として半波長マイクロストリップ・ラインを実施すると、回路のサイズとその動作周波数との間のいずれの直接的倍率関係も分断するのに役立つ。言い換えると、動作周波数を何分の１かに低下させることは、それに対応する何倍かに回路の構成要素の長さが必然的に増加するという結果にはもはやならない。
【００１２】
一実施形態では、第１および第２の液晶可変コンデンサは、等しい静電容量を有する。
【００１３】
一実施形態では、第１および第２の液晶可変コンデンサのリアクタンスの絶対値は、１対のインダクタそれぞれのリアクタンスの絶対値と一致する。
【００１４】
一実施形態では、第２の液晶可変コンデンサは、第１および第３の液晶可変コンデンサそれぞれの静電容量の２倍である静電容量を有する。
【００１５】
一実施形態では、集中等価インピーダンス変成器回路は、整数倍数の半波長集中等価インピーダンス変成器回路を含む。
【００１６】
一実施形態では、
集中等価インピーダンス変成器回路は、半波長集中等価インピーダンス変成器回路を備え、当該半波長集中等価インピーダンス変成器回路は、直列の１対の液晶可変コンデンサを含み、当該直列の１対の液晶可変コンデンサは、その端部が第１、第２および第３のインダクタに結合され、当該第１、第２および第３のインダクタは、バイアス電圧に応じて、可変インピーダンスおよび可変の有効電気的長さの両方を、混成カプラに提供して、調整済み位相入力信号を出力信号として供給するように動作可能である。
【００１７】
一実施形態では、１対の液晶可変コンデンサは、等しい静電容量を有する。
【００１８】
一実施形態では、第１および第２のインダクタのリアクタンスの絶対値は、１対の液晶可変コンデンサそれぞれの絶対値と一致する。
【００１９】
一実施形態では、第２のインダクタは、第１および第３のインダクタそれぞれのインダクタンスの半分であるインダクタンスを有する。
【００２０】
一実施形態では、集中等価インピーダンス変成器回路は、整数倍数の半波長集中等価インピーダンス変成器回路を含む。
【００２１】
一実施形態では、集中等価インピーダンス変成器回路は、少なくとも１対の半波長集中等価インピーダンス変成器回路を含む。したがって、装置実施態様に応じて、１対の半波長集中等価インピーダンス変成器回路を設けることが、結合装置が適正に動作できるようにするために、かつ必要な出力信号を入力信号から形成するために必要になり得る。
【００２２】
一実施形態では、集中等価インピーダンス変成器回路は、少なくとも１対の半波長集中等価インピーダンス変成器回路を含み、１対の半波長集中等価インピーダンス変成器回路の両方が混成カプラに並列に結合される。
【００２３】
一実施形態では、集中等価インピーダンス変成器回路は、４分の１波インピーダンス変成器によって結合された少なくとも１対の半波長集中等価インピーダンス変成器回路を含む。したがって、それぞれの集中等価インピーダンス変成器回路は、４分の１波インピーダンス変成器によって共に結合された２つ以上の半波長集中等価インピーダンス変成器回路を含み得る。追加の半波長集中等価インピーダンス変成器回路を設けることによって、装置の帯域幅が改善することを理解されたい。さらに、位相シフトの増大が可能である。しかし、これは挿入損失の増大につながり得る。この挿入損失の増大に対処することは、それぞれの半波長集中等価インピーダンス変成器回路によって得られる位相シフト量を低減させることによって、ただし、この対の総位相シフトは、例えば９０°などの所定の量よりも可能な限り広帯域にわたって確実に大きくなるようにすることによって、可能である。それぞれの半波長集中等価インピーダンス変成器回路によって得られる位相シフトを低減することは、液晶可変コンデンサの長さが低減するという結果になり、これにより装置サイズが低減し得る。
【００２４】
一実施形態では、集中等価インピーダンス変成器回路は、４分の１波インピーダンス変成器によって結合された少なくとも第１の対の半波長集中等価インピーダンス変成器回路と、４分の１波インピーダンス変成器によって結合された少なくとも第２の対の半波長集中等価インピーダンス変成器回路とを含み、第１の対および第２の対の両方が混成カプラと並列に結合される。したがって、第１および第２の対の半波長集中等価インピーダンス変成器回路は、適切な信号を受け取り出力するために、両方が混成カプラと結合され得る。
【００２５】
一実施形態では、液晶可変コンデンサは、平行板液晶可変コンデンサを含む。
【００２６】
一実施形態では、インダクタは、マイクロストリップ・ラインを含む。
【００２７】
本発明のさらなる特定の態様および好ましい態様が、添付の独立請求項および従属請求項に記載されている。従属請求項の諸特徴は、独立請求項の諸特徴と適宜に組み合わされても、各請求項に明示的に記載されたもの以外と一緒に組み合わされてもよい。
【００２８】
次に、本発明の諸実施形態を図面を参照してさらに説明する。
【図面の簡単な説明】
【００２９】
【図１】反射型移相器の図である。
【図２】液晶構造の図である。
【図３】半波長共振マイクロストリップ・ラインに対応する集中等価回路の図である。
【図４】半波長共振マイクロストリップ・ラインに対応する代替の集中等価回路の図である。
【図５】半波長共振マイクロストリップ・ラインに対応する代替の集中等価回路の図である。
【図６】半波長共振マイクロストリップ・ラインに対応する代替の集中等価回路の図である。
【図７】第１の移相器の図である。
【図８ａ】図７の移相器の構成ブロックとして使用される等価集中回路の例示的な実施態様の図である。
【図８ｂ】図７の移相器の構成ブロックとして使用される等価集中回路の例示的な実施態様の図である。
【図８ｃ】図７の移相器の構成ブロックとして使用される等価集中回路の例示的な実施態様の図である。
【図９】図７の移相器の例示的な実施態様の図である。
【図１０】図７の移相器の微分位相シフトを示すグラフである。
【図１１】図７の移相器１００の挿入損失を示すグラフである。
【図１２】図７の移相器１００の反射減衰量を示すグラフである。
【図１３ａ】第２の移相器を形成するための構成ブロックとして使用されている１／４マイクロストリップ・ライン変成器によって結合された１対の等価集中回路の例示的な実施態様の図である。
【図１３ｂ】第２の移相器を形成するための構成ブロックとして使用されている１／４マイクロストリップ・ライン変成器によって結合された１対の等価集中回路の例示的な実施態様の図である。
【図１４】第２の移相器の例示的な実施態様の図である。
【図１５】図１４の移相器の微分位相シフトを示すグラフである。
【図１６】図１４の移相器１００の挿入損失を示すグラフである。
【図１７】図１４の移相器１００の反射減衰量を示すグラフである。
【発明を実施するための形態】
【００３０】
概説
諸実施形態をいくらか詳細に論じる前に、諸実施形態による移相装置の概説をここで論じる。上述のように、諸実施形態では、移相装置で特に高周波（ワイヤレス電気通信機器で利用されるギガヘルツ周波数など）で動作するものは、必要な信号処理を行うために共振液晶電極を共振マイクロストリップ・ラインとして利用できることが認められる。しかし、上述のように、液晶構造をこのように利用することの問題は、装置の動作周波数が低下するにつれて共振液晶電極の長さを増す必要があることである。
【００３１】
上述のように、図１は、マイクロストリップ・ラインを使用して実施された移相器を示す。この移相器は、混成カプラの１つの入力部で入力を受け取り、位相シフトされた出力信号を混成カプラの出力部から出力する。入力信号は分割され、ある位相シフトにより両方の共振液晶電極マイクロストリップ・ラインに供給される。共振液晶電極マイクロストリップ・ラインの長さは、処理されるべき入力信号の周波数に依存する。２ギガヘルツ信号では、共振液晶電極マイクロストリップ・ラインの長さは約６０ｍｍである必要がある。この長さは、周波数が低下するにつれて増加する。あるバイアス電圧を共振液晶電極マイクロストリップ・ラインに印加すると、出力信号に位相シフトが生じる。
【００３２】
諸実施形態では、液晶装置を共振電極として使用するのではなく、代わりに共振マイクロストリップ・ラインと同じ特性を有する、個別のリアクタンス性構成要素で作られた集中要素等価回路を設ける。したがって、マイクロストリップ・ラインと同じ効果を、この集中等価回路と、個別構成要素の特性を調整することによって適合された回路特性とを用いて得ることができる。具体的には、このような集中等価回路は、インダクタおよびコンデンサからなる回路網を備え、このコンデンサは、可変コンデンサにするために液晶構造体から形成され、その可変コンデンサの特性は、液晶構造体にバイアス電圧を印加することによって変えることができる。
【００３３】
こうして、少なくとも１つの共振マイクロストリップ・ラインを使用して信号処理を行う移相装置が、集中等価回路を形成する個別装置を代わりに使用して実施できることが分かり、この集中等価回路では、集中等価回路内の個別構成要素のうちの少なくとも１つとして設けられた液晶可変コンデンサに印加されるバイアスを単に変えるだけで、入力信号に加えられるべき変更が可能になる。実際の共振マイクロストリップ・ラインを使用しないようにすることによって、装置の大きさは、入力信号の周波数によって決まるその動作周波数による影響が少なくなる。このような手法により、小型で拡張性のある移相装置が実現することが理解されよう。
【００３４】
この移相装置構成を詳細に論じる前に、液晶装置の概説を次に示す。最も一般に使用される液晶相であるネマチックの分子は、印加された電界または磁界の方向に並んで配向する細長い棒とみなすことができる。印加された電磁界に対するこれらの細長い分子の向きにより、図２に示されるように誘電異方性が生じる。ここで、ネマチック液晶の分子は、基板上に都合よく堆積された２つの電極のシステム内に収容されている。この図示の例では、電極はポリイミドを用いて処理され、このポリイミドは、印加される電磁界が無い状態で液晶分子の向きを確実に既定の方向にするのに必要な配向層として機能する。これにより、液晶層の比誘電率
【００３５】
【数１】
0005759026.tif 000002
によって巨視的に特徴付けられる液晶分子の「接地」状態または「ゼロ」状態が実際上定義され、ここで⊥は、ＲＦ電界の方向が液晶分子の方向に対して垂直であることを示す。バイアス電圧（ＤＣまたは低周波電圧）が増加するにつれ、液晶分子は印加された電界の方向に配向し、それによって液晶層の異なる誘電率
【００３６】
【数２】
0005759026.tif 000003
が生じ、ここでＰは、液晶分子とＲＦ電界が互いに平行であることを表す。このようにして見ると、液晶の誘電率は電圧可調整であり、この可調整の程度は、誘電異方性と呼ばれる２つの比誘電率の間の差
【００３７】
【数３】
0005759026.tif 000004
によって決まる。ＲＦ周波数では、
【００３８】
【数４】
0005759026.tif 000005
は２．７、
【００３９】
【数５】
0005759026.tif 000006
は３．２であるが、これは使用される液晶の種類によって変わり得る。図２に示された２電極液晶システムは実際上、静電容量比が
【００４０】
【数６】
0005759026.tif 000007
で与えられる電圧可調整平行板コンデンサである。
【００４１】
集中等価回路
信号プロセッサの構成ブロックは、様々な構成で使用される半波長共振マイクロストリップ・ラインに取って代わる液晶可変コンデンサを組み込む集中等価回路である。４つの例示的な集中等価回路を次に説明する。
【００４２】
例１
図３は、半波長共振マイクロストリップ・ライン２０に対応する集中等価回路１０を表す。集中等価要素回路１０は、リアクタンス性個別装置の回路網である。この例では、回路網１０上に示された点Ａは、半波長マイクロストリップ・装置２０上に示された点Ａに対応し、点Ｂも同様である。
【００４３】
回路網１０は、２つのインダクタおよび３つの液晶可変コンデンサを含む。各インダクタは、点Ａと点Ｂの間に直列に配置される。第１のコンデンサは、点Ａに対してインダクタの１つと並列に設けられる。同様に、１つのコンデンサが、点Ｂに対して第２のインダクタと並列に設けられる。第３のコンデンサが、第１と第２のインダクタの間のノードに結合されて設けられる。これらのインダクタは、等しいインダクタンスを有する。第１および第２のコンデンサは、等しい静電容量を有する。第３のコンデンサの静電容量は、第１または第２のコンデンサのそれの２倍である。第１または第２のコンデンサのリアクタンスの絶対値は、第１または第２のインダクタのリアクタンスの絶対値と一致する。
【００４４】
コンデンサは液晶基板上で実装される。インダクタは、マイクロストリップ・ラインまたは標準的な表面実装技術を使用して実装される。これにより等価集中回路１０のサイズは、図１に示された共振液晶電極マイクロストリップ・ラインと比較して大幅に低減することが可能になり、等価集中回路１０の長さがインダクタの長さによって実際上決まる。
【００４５】
等価集中回路１０の位相シフトは、液晶可変コンデンサが形成されている液晶基板に印加されるバイアス電圧を変えることによって実現することができる。
【００４６】
この等価集中回路１０は、その整数倍数、すなわち
【００４７】
【数７】
0005759026.tif 000008
と共に液晶ベースの移相器内で使用することができ、ｎ＝１、２、３…である。
【００４８】
例２
マイクロストリップ・ライン２０の半波長に近いものを得る別法が、等価集中回路１０Ａを示す図４に表されている。この構成では、図３の集中インダクタを表すために、長さの短いマイクロストリップ・ラインが使用される。
【００４９】
この等価集中回路１０Ａは、その整数倍数、すなわち
【００５０】
【数８】
0005759026.tif 000009
と共に液晶ベースの移相器内で使用することができ、ｎ＝１、２、３…である。
【００５１】
例３
マイクロストリップ・ライン２０の半波長に近いものを得る別法が、等価集中回路１０Ｂを示す図５に表されている。
【００５２】
この例では、等価集中回路１０Ｂは、第３の整数倍数、すなわち
【００５３】
【数９】
0005759026.tif 000010
の半波長マイクロストリップ・ラインと等価である（これは、図３の集中等価回路１０の回路と類似しているが、ｎ＝３である）。
【００５４】
この等価集中回路１０Ｂは、その整数倍数、すなわち
【００５５】
【数１０】
0005759026.tif 000011
と共に液晶ベースの移相器内で使用することができ、ｎ＝１、２、３…である。
【００５６】
例４
マイクロストリップ・ライン２０の半波長に近いものを得る別法が、等価集中回路１０Ｃを示す図６に表されている。この構成では、図５の集中インダクタを表すために、短い長さのマイクロストリップ・ラインが使用される。
【００５７】
この等価集中回路１０Ｃは、その整数倍数、すなわち
【００５８】
【数１１】
0005759026.tif 000012
と共に液晶ベースの移相器内で使用することができ、ｎ＝１、２、３…である。
【００５９】
移相器
例１  単一負荷
図７は、移相器１００として動作する電圧可調整反射回路を表し、この回路では、図１に示された共振液晶電極マイクロストリップ・ラインを置き換えるための、図３に示された１対の集中等価回路１０が混成カプラ１１０と結合される。図３の集中等価回路がこの移相器１００の構成ブロックとして使用されているが、他の集中等価回路も使用できることが理解されよう。
【００６０】
図８ａから図８ｃは、移相器１００の構成ブロックとして使用されている等価集中回路１０の例示的な実施態様を示す。
【００６１】
図８ａから図８ｃで分かるように、反射負荷が、スペーサ層１１０で分離されて接地板１２０上に堆積された２層基板の上に設けられる。液晶が注入される空洞１３０が、長さがＬｈおよびＬｅの２つのストリップ、および最上部液晶層カバー１４０によって形成される。スペーサ層１１０の高さＨ２は約１０１μｍであるが（この厚さでＲｏｇｅｒｓ  ｄｕｒｏｉｄ材料が入手可能であるので）、液晶分子の挙動に著しい影響を及ぼすことなく約２００μｍまで増加させることができる。
【００６２】
反射負荷は、最上部液晶層カバー１４０の底面に印刷され、その高さは可能な限り低くなければならない。その高さＨ１は、この例では５０μｍである（この厚さでＲｏｇｅｒｓ  ｄｕｒｏｉｄ材料が入手可能であるので）。反射負荷の高さには複数の実施態様があり得る。液晶層カバー１４０が液晶空洞１３０の上に直接置かれているので、反射負荷用の材料の選択が重要になる。巨視的に見た場合に液晶は可調整誘電体であるので、その可調整度は、液晶カバー層１４０が存在することにより低減する。この影響は、液晶カバー層１４０に薄い低誘電率材料を選択することにより最小限になり、この場合はεｒ２＝３．４８、Ｈ２＝５０μｍである。
【００６３】
図９は、移相器１００の例示的な実施態様を示す。図で分かるように、可調整可変コンデンサは、液晶基板上に実現される。コンデンサの寸法は、Ｌｃ＝７．２５ｍｍ、Ｌ２ｃ＝１４．５ｍｍ、およびＷ＝１．５ｍｍである。これらの寸法は、εｒ⊥＝２．７２である接地液晶基板上でマイクロストリップ・ラインの等価特性インピーダンスＺＣが約２０オームになるように選ばれる。選択された特性インピーダンスＺＣは、位相シフト量と挿入損失の間の妥協点になる。コンデンサ間の間隔Ｌｓは、表面実装インダクタＬの長さによって決まり、反射負荷の実際的な実現を可能にすると共に隣接コンデンサ間の結合を防止するために、約１ｍｍ以上でなければならない。長さＬｈはカプラのサイズによって決まり、この例ではＬｈは２．５ｍｍである。長さＬｅは重要ではなく、この設計では１ｍｍである。したがって、全体のサイズが約１１ｍｍ×３４ｍｍである装置が実現する。
【００６４】
移相器１００のシミュレーションされた動作が図１０から図１２に示されている。シミュレーションで使用された表面実装インダクタは、可能な限り実際的な装置の動作を得るために、ＡＶＸ  ｍａｎｕｆａｃｔｕｒｅｒのデータから入手可能な、．Ｓ２Ｐファイルによって表された。
【００６５】
移相器１００の性能は、２つの場合について、すなわち印加バイアス電圧が０ボルトである場合、および印加バイアス電圧が１１ボルトである場合についてシミュレーションされた。各電圧バイアス状態は、液晶の誘電特性、誘電率および損失正接からなる組で特徴付けられる。シミュレーションで使用された特定の液晶（一般にＥ７と呼ばれる）では、２ギガヘルツで０ボルトおよび１１ボルトの電圧バイアスにおける比誘電率の値が知られているが、損失正接の値は知られていない。しかし、より高い周波数（３０から６０ギガヘルツの範囲内）での損失正接の値が知られているので、これらの値が２ギガヘルツでの損失正接の代わりに使用された。これにより、結果として、実際に発生するよりも高い損失が予測された可能性があり、装置の性能が低く表されることになり得る。しかし、２ギガヘルツでの損失正接が３０ギガヘルツでの値から著しく減少しなければ、これによりまた、挿入損失性能のワースト・ケース・シナリオが作られる。この特別の場合で、３０ギガヘルツでの損失正接は、ｔａｎ（δ⊥）＝０．０４（０Ｖ）、およびｔａｎ（δｐ）＝０．０２（１１Ｖ）である。
【００６６】
図１０は、１１Ｖ（（ピーク）εｒｐ＝３．１８）での移相器１００の微分位相シフトを０Ｖ（εｒ⊥＝２．７２）を基準として示す。
【００６７】
図１１は、ａ）０Ｖ、およびｂ）１１Ｖのバイアス電圧での移相器１００の挿入損失を示す。
【００６８】
図１２は、ａ）０Ｖ、およびｂ）１１Ｖのバイアス電圧での移相器１００の反射減衰量を示す。
【００６９】
図で分かるように、これらの図は、移相器１００が９０°の位相シフトを１７０メガヘルツの帯域にわたって５．７ｄＢの最大挿入損失で実現することを表す。
【００７０】
例２  ２負荷
図１３ａおよび図１３ｂは、４分の１波長マイクロストリップ・ライン変成器１５で結合された１対の等価集中回路１０’の例示的な実施態様を示し、４分の１波長マイクロストリップ・ライン変成器１５は、帯域幅の増大を可能にする移相器１００Ａを形成するための構成ブロックとして使用されている。図３の集中等価回路がこの移相器１００Ａの構成ブロックとして使用されているが、他の集中等価回路も使用できることが理解されよう。
【００７１】
この２負荷構成の利点は、前の構成に対していくつか修正した後で、広帯域の位相シフト動作と、前述の単一負荷構成と同様な挿入損失とを可能にできることである。さらに、この構成では、前記と同じ反射負荷が使用された場合、得られる位相シフトが２倍になる。しかし、この構成ではまた、得られる挿入損失も２倍になる。
【００７２】
したがって、損失の増大を克服するために、２負荷の半波長等価集中回路それぞれで得られる位相シフトの量が低減される。しかし、２負荷で得られる全位相シフトは、可能な限り広い帯域幅に対して９０°を超えるように選択される。近似半波長マイクロストリップ・ラインの特性インピーダンスＺＣがここでは約７．５オームに設定されているので、それぞれの等価集中回路１０’で得られる位相シフトを低減することは、液晶で形成された可変コンデンサの長さが低減するという結果になる。
【００７３】
図１４は、移相器１００Ａの例示的な実施態様を示す。分布コンデンサの長さはＬＣ＝２．３ｍｍ、Ｌ２Ｃ＝４．６ｍｍであるが、幅Ｗは１．５ｍｍのままである。各負荷の間の間隔はＬＳＰ＝１．９ｍｍである。２つの負荷は、広帯域・高位相シフト動作に必要な約１００オームの特性インピーダンスＺＣを有する４分の１波長変成器マイクロストリップ１５によって分離される。４分の１波長変成器マイクロストリップ１５は、図１３ａ、１３ｂおよび１４に示されるように、基板の上に曲がりくねらせてある。この例での移相器１００Ａの全体寸法は、約３２×１１ｍｍである。それ以外のすべての寸法は、前述の実施形態と同じである。
【００７４】
移相器１００Ａのシミュレーションされた性能が図１５〜１７に表されている。前述の実施形態と同様に、２ギガヘルツで使用される液晶に対して高い損失正接が想定されている。
【００７５】
図１５は、１１Ｖ（（ピーク）εｒｐ＝３．１８）での移相器１００Ａの微分位相シフトを０Ｖ（εｒ⊥＝２．７２）を基準として示す。
【００７６】
図１６は、ａ）０Ｖ、およびｂ）１１Ｖのバイアス電圧での移相器１００Ａの挿入損失を示す。
【００７７】
図１７は、ａ）０Ｖ、およびｂ）１１Ｖのバイアス電圧での移相器１００Ａの反射減衰量を示す。
【００７８】
図で分かるように、このシミュレーションは、装置が９０°の位相シフトを３７０メガヘルツの帯域にわたって６．４ｄＢの最大挿入損失で実現することを表す。
【００７９】
反射負荷は３つ以上の負荷を有するように作ることができ、帯域幅はさらに増大できることが理解されよう。また、液晶ベースの装置の電力取扱い能力を増大させるために、電力取扱いが３ｄＢだけ増大する４方向混成カプラを使用することもできる。さらに、装置の電力取扱いは、それぞれの等価回路内のインダクタおよびコンデンサの個数を多くすることによって増大させることができる。
【００８０】
「プロセッサ」または「論理回路」と標示されたいずれの機能ブロックも含めて、図に示された様々な要素の機能は、専用のハードウェア、ならびにソフトウェアを適切なソフトウェアと共同で実行できるハードウェアを使用することによって実現することができる。プロセッサによって実現される場合、諸機能は、単一の専用プロセッサ、単一の共用プロセッサ、または複数の、その一部が共用されることがある個別プロセッサによって実現することができる。さらに、明示的に用いられる「プロセッサ」または「コントローラ」または「論理回路」という用語が、ソフトウェアを実行できるハードウェアだけを指すと解釈されるべきではなく、これらには、それだけには限らないが、デジタル信号プロセッサ（ＤＳＰ）ハードウェア、ネットワーク・プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、ソフトウェア記憶用の読出し専用メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、および不揮発性記憶装置が暗示的に含まれ得る。従来の、および／または特定用途向けの他のハードウェアもまた含まれ得る。同様に、図に示されたいずれのスイッチも概念的なものにすぎない。その機能は、プログラム論理回路の動作によっても、専用論理回路によっても、プログラム制御と専用論理回路の相互作用によっても、または手動でも実行することができ、その特定の技法は、本明細書からより具体的に理解されるように、実施者によって選択可能である。
【００８１】
本明細書のいずれのブロック図も、本発明の原理を具現化する例示的な回路の概念図を表すことが当業者には理解されるはずである。同様に、いずれのフローチャート、流れ図、状態遷移図、擬似コードなども様々な処理を表し、これらの処理は、コンピュータ可読媒体で十分に表すことができ、そのようにコンピュータまたはプロセッサによって実行することが、このようなコンピュータまたはプロセッサが明示的に示されていてもいなくても、可能であることを理解されたい。
【００８２】
説明および図面では、単に本発明の原理を例示するにすぎない。したがって、本明細書に明示的に説明または図示されていないが本発明の原理を具現化する、かつ本発明の趣旨および範囲内に含まれる様々な構成は、当業者が考案できることを理解されたい。さらに、本明細書に列挙されたすべての例は主に、本発明の原理、および当技術分野を推進するために本発明者（１人または複数）によって寄与された概念を理解するのを助ける教育的な目的のためのものであり、このような具体的に列挙された諸例および諸条件に限定することがないと解釈されるべきことが明白に意図されている。さらに、本発明の諸原理、諸態様、および諸実施形態、ならびに本発明の具体的な例を列挙する本明細書のすべての記述は、本発明の等価物を包含することが意図されている。
【図１】
0005759026.tif 000013
【図２】
0005759026.tif 000014
【図３】
0005759026.tif 000015
【図４】
0005759026.tif 000016
【図５】
0005759026.tif 000017
【図６】
0005759026.tif 000018
【図７】
0005759026.tif 000019
【図８ａ】
0005759026.tif 000020
【図８ｂ】
0005759026.tif 000021
【図８ｃ】
0005759026.tif 000022
【図９】
0005759026.tif 000023
【図１０】
0005759026.tif 000024
【図１１】
0005759026.tif 000025
【図１２】
0005759026.tif 000026
【図１３ａ】
0005759026.tif 000027
【図１３ｂ】
0005759026.tif 000028
【図１４】
0005759026.tif 000029
【図１５】
0005759026.tif 000030
【図１６】
0005759026.tif 000031
【図１７】
0005759026.tif 000032