(57)【特許請求の範囲】
【請求項１】
入力端子、出力端子及び共通端子を有する第１〜第４の半導体スイッチ素子を含んでおり、前記第１の半導体スイッチ素子の出力端子と前記第３の半導体スイッチ素子の出力端子とが接続され、前記第２の半導体スイッチ素子の共通端子と前記第４の半導体スイッチ素子の共通端子とが接続され、前記第１の半導体スイッチ素子の共通端子と前記第２の半導体スイッチ素子の出力端子が接続され、前記第３の半導体スイッチ素子の共通端子と前記第４の半導体スイッチ素子の出力端子とが接続され、前記第１及び第４の半導体スイッチ素子がＯＮ状態のとき前記第２及び第３の半導体スイッチ素子がＯＦＦ状態となると共に、前記第１及び第４の半導体スイッチ素子がＯＦＦ状態のとき前記第２及び第３の半導体スイッチ素子がＯＮ状態となるように、前記第１〜第４の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路であって、
前記第２の半導体スイッチ素子の出力端子と前記第４の半導体スイッチ素子の入力端子との間に接続される第１のキャパシタンス素子と、
前記第２の半導体スイッチ素子の入力端子と前記第４の半導体スイッチ素子の出力端子との間に接続される第２のキャパシタンス素子と、
を備え、
前記第１のキャパシタンス素子は、前記第４の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第４の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、前記第１のキャパシタンス素子を接続しない場合より低減する容量を有し、
前記第２のキャパシタンス素子は、前記第２の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、前記第２の半導体スイッチ素子に供給される前記パルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、前記第２のキャパシタンス素子を接続しない場合より低減する容量を有する、
スイッチング回路。
【請求項２】
前記第１のキャパシタンス素子の容量は前記第４の半導体スイッチ素子の入力端子と出力端子との間の寄生容量に略等しく、
前記第２のキャパシタンス素子の容量は、前記第２の半導体スイッチ素子の入力端子と出力端子との間の寄生容量に略等しい、
請求項１記載のスイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング回路に関する。
【背景技術】
【０００２】
トランジスタといった半導体スイッチ素子を利用したスイッチング回路が知られている（特許文献１参照）。半導体スイッチ素子には構成に起因する寄生容量が存在することにより、半導体スイッチのスイッチング動作において寄生容量の充放電時間が生じていた。このような寄生容量の充放電時間を短縮する方法として、特許文献１では、半導体スイッチ素子をオーバードライブしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】実公平７−４７９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、オーバードライブでは、半導体スイッチ素子の駆動に必要な電圧（又は電流）より多くの電圧（又は電流）を供給する必要があることから、半導体スイッチ素子が破壊され得る場合もあると共に、スイッチング回路の電力効率が低下しやすい。
【０００５】
本発明は、オーバードライブによらずに、スイッチング速度の向上を図ると共に、電力効率の向上を図り得るスイッチング回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一側面に係るスイッチング回路は、入力端子、出力端子及び共通端子を有する第１〜第４の半導体スイッチ素子を含んでおり、第１の半導体スイッチ素子の出力端子と第３の半導体スイッチ素子の出力端子とが接続され、第２の半導体スイッチ素子の共通端子と第４の半導体スイッチ素子の共通端子とが接続され、第１の半導体スイッチ素子の共通端子と第２の半導体スイッチ素子の出力端子が接続され、第３の半導体スイッチ素子の共通端子と第４の半導体スイッチ素子の出力端子とが接続され、第１及び第４の半導体スイッチ素子がＯＮ状態のとき第２及び第３の半導体スイッチ素子がＯＦＦ状態となると共に、第１及び第４の半導体スイッチ素子がＯＦＦ状態のとき第２及び第３の半導体スイッチ素子がＯＮ状態となるように、第１〜第４の半導体スイッチ素子の入力端子それぞれにパルス状信号が印加されるスイッチング回路である。このスイッチング回路は、第２の半導体スイッチ素子の出力端子と第４の半導体スイッチ素子の入力端子との間に接続される第１のキャパシタンス素子と、第２の半導体スイッチ素子の入力端子と第４の半導体スイッチ素子の出力端子の間に接続される第２のキャパシタンス素子とを備える。第１のキャパシタンス素子は、第４の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、第４の半導体スイッチ素子に供給されるパルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、第１のキャパシタンス素子を接続しない場合より低減する容量を有し、第２のキャパシタンス素子は、第２の半導体スイッチ素子の入力端子と出力端子との間の寄生容量を、第２の半導体スイッチ素子に供給されるパルス状信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において、第２のキャパシタンス素子を接続しない場合より低減する容量を有する。
【０００７】
上記構成では、第１及び第２のキャパシタンス素子によって、第４及び第２の半導体スイッチ素子に存在する寄生容量であって入力端子と出力端子との間の寄生容量自体の影響を低減している。そのため、オーバードライブによらず、スイッチング速度の向上が図られ得ると共に、電力効率を向上し得る。
【０００８】
上記第１のキャパシタンス素子の容量は第２の半導体スイッチ素子の入力端子と出力端子との間の寄生容量に略等しいとし得る。また、第２のキャパシタンス素子の容量は、第４の半導体スイッチ素子の入力端子と出力端子との間の寄生容量に略等しいとし得る。
【０００９】
この形態では、第１及び第２のキャパシタンス素子によって、第４及び第２の半導体スイッチ素子に存在する寄生容量であって入力端子と出力端子との間の寄生容量自体の影響をより確実に低減し得る。
【発明の効果】
【００１０】
本発明によれば、オーバードライブによらずに、スイッチング速度の向上を図ると共に、電力効率の向上を図り得るスイッチング回路を提供され得る。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係るスイッチング回路の概略構成を示す回路図である。
【図２】図１に用いた半導体スイッチ素子の寄生容量と容量抑制素子部との配置関係の一例を示す図面である。
【図３】容量抑制素子部のリアクタンス曲線と寄生容量のリアクタンス曲線との関係を示す図面である。
【図４】容量抑制素子部の回路構成の一例を示す図面である
【図５】キャパシタンス素子の接続により、半導体スイッチ素子の寄生容量が抑制され得る原理を説明するための図面である。
【図６】他の実施形態に係るスイッチング回路の概略構成の例を示す回路図である。
【図７】シミュレーション用の半導体スイッチ素子のモデル図である。
【図８】図６に示したスイッチング回路に対応するシミュレーション用の回路図である。
【図９】図８に示した４つの半導体スイッチ素子の各々がすべての寄生容量を有する一方、キャパシタンス素子を接続していない場合のシミュレーション結果を示す図面である。
【図１０】キャパシタンス素子の接続を想定した場合のシミュレーション結果を示す図面である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態について説明する。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。
【００１３】
図１は、本発明の一実施形態に係るスイッチング回路の概略構成を示す回路図である。スイッチング回路１０Ａは、差動型のスイッチング回路である。
【００１４】
スイッチング回路１０Ａは、４つの半導体スイッチ素子２０，２０，２０，２０を有する。半導体スイッチ素子２０は、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴの例はパワーＭＯＳＦＥＴを含む。半導体スイッチ素子２０は、入力端子としてのゲート端子２１、出力端子としてのドレイン端子２２、共通端子としてのソース端子２３を有する。以下の説明では、４つの半導体スイッチ素子２０を区別して説明する場合、４つの半導体スイッチ素子２０，２０，２０，２０を半導体スイッチ素子２０ａ，２０ｂ，２０ｃ，２０ｄとも称す。半導体スイッチ素子２０の構成要素及び半導体スイッチ素子２０に対応して設けられた構成要素についても同様とする。
【００１５】
スイッチング回路１０Ａにおいて、半導体スイッチ素子（第１の半導体スイッチ素子）２０ａのドレイン端子２２ａと半導体スイッチ素子（第３の半導体スイッチ素子）２０ｃのドレイン端子２２ｃとが接続されている。半導体スイッチ素子（第２の半導体スイッチ素子）２０ｂのソース端子２３ｂと半導体スイッチ素子（第４の半導体スイッチ素子）２０ｄのソース端子２３ｄとが接続されている。
【００１６】
ドレイン端子２２ａとドレイン端子２２ｃの接続点及びソース端子２３ｂとソース端子２３ｄの接続点には、それぞれ第１の電源Ｐ１及び第２の電源Ｐ２が接続される。第１の電源Ｐ１は、ドレイン端子２２ａ，２２ｃに正電圧ＶＤＤを供給する。第２の電源Ｐ２は、ソース端子２３ｂ，２３ｄに負電圧ＶＳＳを供給する。
【００１７】
半導体スイッチ素子２０ａのソース端子２３ａと半導体スイッチ素子２０ｂのドレイン端子２２ｂとが接続されている。半導体スイッチ素子２０ｃのソース端子２３ｃと半導体スイッチ素子２０ｄのドレイン端子２２ｄとが接続されている。すなわち、半導体スイッチ素子２０ａと半導体スイッチ素子２０ｂ及び半導体スイッチ素子２０ｃと半導体スイッチ素子２０ｄとはそれぞれ直列接続されている。
【００１８】
ソース端子２３ａとドレイン端子２２ｂの接続点と、ソース端子２３ｃとドレイン端子２２ｄの接続点とは負荷４０を介して接続されている。負荷４０は、インダクタンス素子といった誘導負荷でもよし、抵抗負荷でもよい。
【００１９】
スイッチング回路１０Ａは、各半導体スイッチ素子２０ａ，２０ｂ，２０ｃ，２０ｄをスイッチングするための駆動回路３０を有し得る。駆動回路３０は各半導体スイッチ素子２０ａ〜２０ｄをパルス幅変調（Pulse Width Modulation: PWM)制御するゲートドライブ回路である。駆動回路３０は、各半導体スイッチ素子２０ａ〜２０ｄにＰＷＭ信号を供給する。以下の説明では、駆動回路３０のうち半導体スイッチ素子２０ａ〜２０ｄに対してそれぞれＰＷＭ信号を供給する部分を、半導体スイッチ素子２０ａ〜２０ｄとの対応関係を明確にするために、図１に示すように、駆動回路３０ａ〜３０ｄとも称す。駆動回路３０は、半導体スイッチ素子２０ａ〜２０ｄに共通に設けられてもよいが、半導体スイッチ素子２０ａ〜２０ｄ毎に設けられてもよい。
【００２０】
駆動回路３０ａ，３０ｄの各々は半導体スイッチ素子２０ａ，２０ｄのゲート端子２１ａ，２１ｃに正相のＰＷＭ信号を供給する。同様に、駆動回路３０ｂ，３０ｄの各々は半導体スイッチ素子２０ｂ，２０ｃのゲート端子２１ｂ，２１ｃに逆相のＰＷＭ信号を供給する。ＰＷＭ信号は、変調周波数ｆＭと、各半導体スイッチ２０ａ〜２０ｄをスイッチングするスイッチング周波数としてのクロック周波数ｆＣＬＫを有する。ＰＷＭ信号は、変調周波数ｆＭを有する信号波（例えば正弦波）とクロック周波数ｆＣＬＫを有する三角波とを比較器などで比較することで生成され得る。ゲート端子２１ａ〜２１ｄに供給されるＰＷＭ信号のクロック周波数ｆＣＬＫは、同じである。各半導体スイッチ素子２０ａ〜２０ｄと、対応する駆動回路３０ａ〜３０ｄとの間に示される抵抗ＲＣＯは、各半導体スイッチ素子２０ａ〜２０ｄのゲート端子２１ａ〜２１ｄに接続された駆動回路３０ａ〜３０ｄの出力インピーダンスを表している。各半導体スイッチ素子２０ａ〜２０ｄのソース端子２３ａ〜２３ｄと駆動回路３０ａ〜３０ｄとの間には、第３の電源Ｐ３ａ〜Ｐ３ｄが接続されている。第３の電源Ｐ３ａ〜Ｐ３ｄの正極は、対応するソース端子２３ａ〜２３ｄに接続され、第３の電源Ｐ３ａ〜Ｐ３ｄの負極は、対応する駆動回路３０ａ〜３０ｄに接続されている。これにより、駆動回路３０ａ〜３０ｄに、ソース端子２３ａ〜２３ｄを基準とした所定の負電圧が供給される。この所定の負電圧の大きさの例は−１１Ｖである。
【００２１】
上記構成では、駆動回路３０ａ及び駆動回路３０ｄによって半導体スイッチ素子２０ａ，２０ｄに正相のＰＷＭ信号が供給される一方、駆動回路３０ｂ及び駆動回路３０ｃによって、半導体スイッチ素子２０ｂ，２０ｃに逆相のＰＷＭ信号が供給される。従って、半導体スイッチ素子２０ａ，２０ｄがＯＮ状態のとき半導体スイッチ素子２０ｂ，２０ｃがＯＦＦ状態になり、図１中の矢印Ａ１の方向に電流が流れる。一方、半導体スイッチ素子２０ａ，２０ｄがＯＦＦ状態のとき半導体スイッチ素子２０ｂ，２０ｃがＯＮ状態になり、図１中の矢印Ａ２の方向に電流が流れる。従って、ＰＷＭ信号に応じて、負荷４０に流れる電流の方向がスイッチされ得る。よって、負荷４０として誘導負荷を採用することで、スイッチング回路１０Ａをインバータに適用可能である。また、負荷４０として例えばモータを接続することによって、スイッチング回路１０Ａによってモータを駆動し得る。
【００２２】
このスイッチングに伴う電力効率の向上のために、スイッチング回路１０Ａは、半導体スイッチ素子２０ａ，２０ｃにそれぞれ接続される容量抑制素子部５０を備えると共に、キャパシタンス素子６０，６１を備える。各半導体スイッチ素子２０ａ，２０ｃに接続される容量抑制素子部５０を容量抑制素子部５０ａ，５０ｃとも称す。
【００２３】
図２は、半導体スイッチ素子に存在する寄生容量と容量抑制素子部との関係を説明するための図面である。図２に示すように、半導体スイッチ素子２０の各端子間には、寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳが存在する。寄生容量ＣＧＳは、ゲート端子２１とソース端子２３との間の寄生容量である。寄生容量ＣＧＤは、ゲート端子２１とドレイン端子２２との間の寄生容量である。寄生容量ＣＤＳは、ドレイン端子２２とソース端子２３との間の寄生容量である。図２では、寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳをキャパシタンス素子として表している。
【００２４】
半導体スイッチ素子２０には、寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳの少なくとも一つを抑制するために、少なくとも一つの容量抑制素子部５０が接続されている。容量抑制素子部５０は、抑制すべき寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳが存在する端子間に接続される。この場合、容量抑制素子部５０は、抑制すべき寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳに並列接続される。図２では、一例として、ゲート端子２１とドレイン端子２２との間に容量抑制素子部５０を接続し、寄生容量ＣＧＤを抑制する場合の形態を示している。寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳのうち、容量抑制素子部５０によって抑制されるべき寄生容量を寄生容量ＣＸと称す。
【００２５】
容量抑制素子部５０は、ＰＷＭ信号のクロック周波数のＮ倍（Ｎは１以上の整数）の周波数において半導体スイッチ素子２０の寄生容量ＣＸを抑制する。容量抑制素子部５０は、次の条件を満たすように構成されている。
【００２６】
条件(i)：ＰＷＭ信号のクロック周波数のＮ次高調波の角周波数において、寄生容量ＣＸのインピーダンスと、容量抑制素子部５０のインピーダンスの大きさが等しく且つそれらの符号が異なる。
条件(ii)：半導体スイッチ素子２０のゲート端子２１に接続される駆動回路３０の出力インピーダンスＲＣ０が、半導体スイッチ素子２０の入力インピーダンスより十分小さい。図１に示した回路構成において、半導体スイッチ素子２０ａ〜２０ｄに対する出力インピーダンスは、駆動回路３０ａ〜３０ｄの出力インピーダンスであり、半導体スイッチ素子２０ａ〜２０ｄと対応する駆動回路３０ａ〜３０ｄとの間に表された抵抗ＲＣＯの抵抗値に対応する。
【００２７】
容量抑制素子部５０のリアクタンスを角周波数ωの関数としてＸ（ω）としたとき、上記(i)は式（１）で表され、(ii)は式（２）で表される。すなわち、容量抑制素子部５０は、式（１）及び式（２）を満たすように構成されている。以下の説明では、Ｘ（ω）を容量抑制素子部５０のリアクタンス曲線とも称す。
【数１】
0005706238.tif 000002
【数２】
0005706238.tif 000003
式（１）及び式（２）においてｊは虚数単位を示す。ω０はＰＷＭ信号のクロック周波数ｆＣＬＫと２πとの積である。ωＭは、ＰＷＭ信号の変調周波数ｆＭと２πとの積である。ＣＸは、容量抑制素子部５０が接続される半導体スイッチ素子２０の端子間の寄生容量である。例えば、容量抑制素子部５０がゲート端子２１及びドレイン端子２２の間に接続される場合、Ｃｘ＝ＣＧＤである。ＲＣＯは、前述したように、半導体スイッチ素子２０のゲート端子２１に接続される駆動回路３０の出力インピーダンスである。式（１）において、αは１より十分大きければよいが、例えば、αは１０以上とし得る。また、αは１００以上とし得る。
【００２８】
半導体スイッチ素子２０の端子間の寄生容量ＣＧＳ，ＣＧＤ，ＣＤＳのうち打ち消したい寄生容量ＣＸの端子間に容量抑制素子部５０を接続すれば、その寄生容量ＣＸに対して容量抑制素子部５０は並列に接続されることになる。容量抑制素子部５０が式（１）及び式（２）を満たしていれば、容量抑制素子部５０とそれに並列する寄生容量ＣＸとの合成インピーダンスは、ＰＷＭ信号のクロック周波数ｆＣＬＫのＮ次高調波で非常に大きな値（例えば無限大（∞））になる。よって、式（１）及び式（２）を満たす容量抑制素子部５０が接続された半導体スイッチ素子２０では、容量抑制素子部５０が接続された端子間の寄生容量ＣＸが実質的に存在しない場合と同様に動作し得る。すなわち、半導体スイッチ素子２０の動作上、容量抑制素子部５０は、半導体スイッチ素子２０の寄生容量ＣＸを、低減し得る。
【００２９】
図３は、容量抑制素子部のリアクタンス曲線と寄生容量のリアクタンス曲線との関係を示す図面であり、式（１）の関係を示す図に対応する。図３は、一例としてＮ＝３の場合を示している。図３中において、横軸は角周波数ωを示しており、縦軸はリアクタンス[Ω]を示している。図３中の実線は、容量抑制素子部５０のリアクタンス曲線Ｘ（ω）を示している。図３中の一点鎖線は、寄生容量のリアクタンス曲線（１／ωＣＸ）を表す。図３において、寄生容量ＣＸのリアクタンス曲線は、寄生容量ＣＸのリアクタンスの絶対値を示す曲線である。ωｐｎは、直流（すなわち、ω＝０）からｎ番目の極の角周波数である。ωｚ（ｎ−１）は、Ｘ（ω）＝０を満たす角周波数であって、直流からｎ番目の角周波数である。
【００３０】
図３を参照すれば、容量抑制素子部５０を構成する素子数最小の容量抑制素子部５０のリアクタンス関数Ｘ（ω）は、式（３）を満たし得る。
【数３】
0005706238.tif 000004
式（３）中において、ｔを１〜Ｎ−１の整数としたとき、ωｐｔ、ωｚ０、ωｚｔは、
０＜ωｚ０＜ω０、及び、ｔω０＜ωｐｔ＜ωｚｔ＜（ｔ＋１）ω０を満たし、且つ、式（１）及び式（２）を満たすように決定される値である。βは、式（１）及び式（２）を満たすように決定される任意の値である。
【００３１】
図４は、式（３）を満たす容量抑制素子部５０の回路構成の一例を示す図面である。容量抑制素子部５０は、容量抑制素子部５０の端子５１，５２の間に、直列に接続されたＮ個の第１〜第Ｎの回路部５３１〜５３Ｎを有する。第１の回路部５３１は、キャパシタンス素子Ｃ０と、インダクタンス素子Ｌ０とが直列に接続されてなる。この場合、第１の回路部５３１は直列回路である。Ｎ＝１の場合、容量抑制素子部５０は、第１の回路部５３１のみから構成され得る。Ｎが２以上の場合、第２〜第Ｎの回路部５３Ｎのうちの第ｉの回路部５３ｉ（ｉは２〜Ｎの整数）は、キャパシタンス素子Ｃｉ−１とインダクタンス素子Ｌｉ−１とが並列に接続されてなる。図４に示すように、第ｉの回路部５３ｉは、並列共振回路を構成している。この図４に示した構成では、並列共振回路を一段増加させることによって、別の高調波に対して寄生容量を低減し得る。また、回路構成から理解されるようにＮ次高調波に対して寄生容量を低減できる場合、並列共振回路の段数を増加させることにより、N次以外の任意の高調波に対しても寄生容量を低減し得る。なお、次数の低い高調波の順に寄生容量を低減しなくてもよい。しかも隣接する次数の高調波に限定しなくてもよい。例えば、１，３，５，７・・・のように1次おきに奇数次の高調波に対して寄生容量を低減するだけでもよい。
【００３２】
図４に示した構成において、容量抑制素子部５０が有するキャパシタンス素子Ｃ０、Ｃ１、・・・ＣＮ−１及びインダクタンス素子Ｌ０，Ｌ１，・・・・ＬＮ−１の素子値の算出方法の一例を説明する。
【００３３】
図４に示した構成では、式（３）は式（４）のように変形され得る。
【数４】
0005706238.tif 000005
ただし、Ｌ１＝１／（Ｃ１（ωｐ１）2）、Ｌ２＝１／（Ｃ２（ωｐ２）2）、・・・、ＬＮ−１＝１／（ＣＮ−１（ωｐ（Ｎ−１））２）である。
【００３４】
式（４）を式（１）及び式（２）に代入した後、行列計算を行うことによって、式（５）を得る。
【数５】
0005706238.tif 000006
０＜ωｚ０＜ω０、及び、ｔω０＜ωｐｔ＜ωｚｔ＜（ｔ＋１）ω０（ただし、ｔは１〜Ｎ−１の整数）の範囲内でωp１〜ωp（Ｎ−１）を与えることによって、式（５）より各素子値を得ることができる。
【００３５】
以下、Ｎ＝３の場合において具体的に説明する。この場合、式（４）及び式（５）は、次の式（６）及び式（７）のように表される。
【数６】
0005706238.tif 000007
【数７】
0005706238.tif 000008
ＰＷＭ信号の変調周波数ｆＭを６０ＨｚとしてωＭ＝１２０π[ｒａｄ／ｓ]とし、更に、ω０＝２４００００π[ｒａｄ／ｓ]、Ｒｃｏ＝３０[Ω]、α＝１００、Ｃ＝１．９[ｎＦ]、ωｐ１＝２６４０００[ｒａｄ／ｓ]、ωｐ２＝５０４０００[ｒａｄ／ｓ]としたとき、Ｌ０、Ｃ０、Ｌ１、Ｃ１、Ｌ２、Ｃ２は以下の通りである。
【００３６】
Ｌ０＝１３６．９[μＨ]
Ｃ０＝８８２．３[ｎＦ]
Ｌ１＝１３３．４[μＨ]
Ｃ１＝  １０．９[ｎＦ]
Ｌ２＝    ９．４[μＨ]
Ｃ２＝  ２８．２[ｎＦ]
【００３７】
次に、キャパシタンス素子６０，６１について説明する。キャパシタンス素子６０は、半導体スイッチ素子２０ｂのドレイン端子２２ｂと半導体スイッチ素子２０ｄのゲート端子２１ｄとの間に接続されている。キャパシタンス素子（第１のキャパシタンス素子）６０の容量Ｃ６０は、ＰＷＭ信号のＮ次高調波において、半導体スイッチ素子２０ｄのゲート端子２１ｄ及びドレイン端子２２ｄの間の寄生容量ＣＧＤにほぼ等しい。また、キャパシタンス素子６１は、半導体スイッチ素子２０ｂのゲート端子２１ｂと半導体スイッチ素子２０ｄのドレイン端子２２ｄとの間に接続されている。キャパシタンス素子（第２のキャパシタンス素子）６１の容量Ｃ６１は、ＰＷＭ信号のＮ次高調波において、半導体スイッチ素子２０ｂのゲート端子２１ｂ及びドレイン端子２２ｂの間の寄生容量ＣＧＤにほぼ等しい。
【００３８】
この構成では、キャパシタンス素子６０，６１によって、半導体スイッチ素子２０ｂ，２０ｄの各々の寄生容量ＣＧＤを抑制できる。この点について、図５を参照して説明する。
【００３９】
図５は、キャパシタンス素子の接続により、半導体スイッチ素子の寄生容量が抑制され得る原理を説明するための図面である。図５は、半導体スイッチ素子２０ｄにおいてゲート端子２１ｄから見込んだ容量成分を計算するモデル図である。
【００４０】
図５に示した回路モデルでは、第１端子７０と第２端子７１との間にキャパシタンス素子７２が接続され、第１端子７０と第３端子７３との間にキャパシタンス素子７２と同様の容量を有するキャパシタンス素子７４が接続されている。キャパシタンス素子７２は、半導体スイッチ素子２０ｄの寄生容量ＣＧＤを表しており、キャパシタンス素子７２は、キャパシタンス素子６０に対応する。第１端子７０には、信号源７５が接続され、第２端子７１及び第３端子７３にはそれぞれ電圧源７６，７７が接続されている。
【００４１】
図５に示したモデルにおいて、第１端子７０は、半導体スイッチ素子２０ｄのゲート端子２１ｄに対応する。第１端子７０には、ゲート端子２１ｄへのＰＷＭ信号の入力を表すために、信号源７５によりゲート電圧Ｖｘが供給される。第２端子７１は、半導体スイッチ素子２０ｄのドレイン端子２２ｄに対応する。第２端子７１には、ドレイン端子２２ｄの電圧を表すために、電圧源７６により電圧ＶＤが供給される。第３端子７３は、半導体スイッチ素子２０ｂのドレイン端子２２ｂに対応する。半導体スイッチ素子２０ｂのドレイン端子２２ｂのドレイン電位は半導体スイッチ素子２０ｄのドレイン端子２２ｄのドレイン電位と逆相であると仮定して、第３端子７３には、電圧源７７により、ドレイン電圧（−ＶＤ）が供給される。
【００４２】
このとき、ゲート端子２１ｄとしての第１端子７０に第２端子７１及び第３端子７３から流れ込む電荷量は、ＣＧＤ（ＶＤ−ＶＸ）＋ＣＧＤ（−ＶＤ−ＶＸ）＝−２ＣＧＤＶＸである。よって、等価的にゲート・ドレイン間の寄生容量ＣＧＤは存在せず、ゲート端子２１ｄと接地（すなわち、ソース端子）との間に２ＣＧＤの値を有する容量が存在しているように見えることになる。
【００４３】
従って、キャパシタンス素子６０を図１に示したように設けることによって、ＰＷＭ信号のＮ次高調波（Ｎ＝１の場合は、いわゆる基本波）において、等価的にゲート・ドレイン間の寄生容量ＣＧＤは存在しないので、半導体スイッチ素子２０ｄの寄生容量ＣＧＤの影響を中和又は打ち消し得る。半導体スイッチ素子２０ｄを中心にして説明したが、半導体スイッチ素子２０ｂについても同様である。すなわち、キャパシタンス素子６１を図１に示したように設けることによって、ＰＷＭ信号のＮ次高調波において、半導体スイッチ素子２０ｂの寄生容量ＣＧＤの影響を中和又は打ち消し得る。
【００４４】
ここでは、キャパシタンス素子６０，６１が、寄生容量ＣＧＤの影響を中和するとして説明したが、キャパシタンス素子６０，６１は、寄生容量ＣＧＤの影響を低減又は抑制できていればよい。例えば、キャパシタンス素子６０，６１の容量は、キャパシタンス素子６０，６１を接続することによる等価容量が、元々の寄生容量Ｃｘに比べて１／１０以下となるような値とし得る。また、キャパシタンス素子６０，６１の容量は、上記等価容量が元々の寄生容量Ｃｘに比べて半分以下となるような値であってもよい。
【００４５】
スイッチング回路１０Ａでは、半導体スイッチ素子２０ａ，２０ｃについては、容量抑制素子部５０ａ，５０ｃによって、ＰＷＭ信号のクロック周波数ｆＣＬＫのＮ次高調波において、寄生容量Ｃｘ（図１及び図２に示した一例ではＣＸ＝ＣＧＤ）が実質的に存在しない状態と見なしえる。また、半導体スイッチ素子２０ｂ，２０ｄについては、ＰＷＭ信号のクロック周波数ｆＣＬＫのＮ次高調波において、キャパシタンス素子６０，６１によって、寄生容量ＣＧＤが実質的に存在しない状態と見なし得る。従って、スイッチングにおける上記寄生容量ＣＸ及び寄生容量ＣＧＤの充放電に要する時間を低減できるので、半導体スイッチ素子２０ａ〜２０ｄにおけるスイッチングの高速化を図ることができる。その結果、スイッチング回路１０Ａのスイッチング速度を速められると共に、スイッチング回路１０Ａの電力効率の向上を図ることができる。更に、半導体スイッチ素子２０ｂ，２０ｄについてはキャパシタンス素子６０，６１を用いて寄生容量ＣＧＤの影響の低減を図っているので、スイッチング回路１０Ａの設計がより容易である。
【００４６】
半導体スイッチ素子２０ａ〜２０ｄを利用したスイッチング回路１０Ａのスイッチングの高速化を図る方法としては、オーバードライブを行うことも考え得る。しかしながら、この場合、オーバードライブを行うために、オーバードライブを行わない場合に比べて駆動回路３０ａ〜３０ｄの構成が複雑化する場合がある。また、オーバードライブを行うために、駆動回路３０ａ〜３０ｄの電流容量も大きくする必要がある。そのため、駆動回路３０ａ〜３０ｄがオーバードライブを行わない場合に比べて大型化したり、駆動回路３０ａ〜３０ｄを含むスイッチング回路１０Ａの電力効率の低下につながる。この場合、オーバードライブによって高速スイッチングを実現したとしても、高速スイッチング自体による電力効率の向上が望めない場合があり得た。
【００４７】
これに対して、スイッチング回路１０Ａでは、容量抑制素子部５０ａ、５０ｃで半導体スイッチ素子２０ａ，２０ｃの寄生容量ＣＸ自体の影響を低減する共に、キャパシタンス素子６０、６１によって、半導体スイッチ素子２０ｂ，２０ｄの寄生容量ＣＧＤ自体の影響を低減することによって、高速スイッチングを実現している。そのため、オーバードライブを行わなくても、前述したように、スイッチング回路１０Ａのスイッチング速度の高速化と共に、電力効率の向上をより図り得る。
【００４８】
本実施形態では、スイッチング回路１０Ａは容量抑制素子部５０を備える形態について説明したが、スイッチング回路１０Ａは、図６に示すスイッチング回路１０Ｂのように容量抑制素子部５０を備えなくてもよい。スイッチング回路１０Ｂは、容量抑制素子部５０を備えない点以外は、スイッチング回路１０Ａの構成と同じである。
【００４９】
スイッチング回路１０Ｂにおいてキャパシタンス素子６０，６１を設けることにより、スイッチング速度が向上する点について、シミュレーション結果を参照して説明する。シミュレーションは、NGSPICEを用いて行った。
【００５０】
図７は、シミュレーション用の半導体スイッチ素子のモデルを示す図である。半導体スイッチ素子２０としては、ＭＯＳ型電界効果トランジスタを仮定した。半導体スイッチ素子２０には、寄生容量ＣＧＳ，ＣＤＳ，ＣＧＤの他に寄生抵抗ＲＧ、ＲＩが存在すると仮定した。
【００５１】
半導体スイッチ素子２０のデバイスパラメータは次のように設定した。
閾値電圧ＶＴ＝２Ｖ
伝達コンダクタンスパラメータＫ＝４２０ｍＳ／Ｖ
チャネル長変調係数λ＝０ｍＶ−１
ゲート・ソース間の寄生容量ＣＧＳ＝７００ｐＦ
ドレイン・ソース間の寄生容量ＣＤＳ＝７７ｐＦ
ゲート・ドレイン間の寄生容量ＣＧＤ＝６３ｐＦ
寄生抵抗ＲＧ＝１ｍΩ
寄生抵抗ＲＩ＝１ｍΩ
【００５２】
図８は、図１に示したスイッチング回路１０Ａに対応するシミュレーション用のモデルである。以下、説明の便宜のため、図６に対応する要素には同様の符号を付して説明する。図８に示した回路モデルでは、負荷４０は、インダクタンス素子ＬＬ１、抵抗ＲＬ及びインダクタンス素子ＬＬ２の直列回路で表した。シミュレーションでは、半導体スイッチ素子２０ａのソース端子２３ａと半導体スイッチ素子２０ｂのドレイン端子２２ｂとの接続点の接地に対する電圧を出力電圧Ｖｏｕｔとした。シミュレーション用回路モデルにおいて、キャパシタンス素子６０，６１の容量は、上述したゲート・ドレイン間の寄生容量ＣＧＤと同じ６３ｐＦとした。
【００５３】
図８に示したシミュレーション用回路モデルにおける素子値などは次のように設定した。
駆動回路３０ａ〜３０ｄから供給されるＰＷＭ信号のクロック周波数ｆＣＬＫ＝１２０ｋＨｚ
駆動回路３０ａ〜３０ｄから供給されるＰＷＭ信号の変調周波数ｆＭ＝６０ｋＨｚ
抵抗ＲＣＯの抵抗値：３０Ω
ドレイン端子２２ａ，２２ｃに供給する正電圧ＶＤＤ＝４００Ｖ
ソース端子２３ｂ，２３ｄに供給する負電圧ＶＳＳ＝−４００Ｖ
第３の電源Ｐ３ａ〜Ｐ３ｄによって、ソース端子２３ａ〜２３ｄを基準として  駆動回路３０ａ〜３０ｄに供給される電圧：−１３Ｖ
インダクタンス素子ＬＬ１，ＬＬ２の素子値（インダクタンス）：２．５×１／２ｍＨ
抵抗ＲＬの素子値（抵抗値）：１０Ω
【００５４】
シミュレーションとして、以下のシミュレーション１，２を実施した。
【００５５】
［シミュレーション１］
キャパシタンス素子６０、６１を接続しない場合を想定して、すなわち、キャパシタンス素子６０，６１の容量を０と設定してシミュレーションを行った。このシミュレーションでは、各半導体スイッチ素子２０ａ〜２０ｄにおいてすべての寄生容量をデバイスパラメータとして示した値に設定した。
【００５６】
［シミュレーション２］
キャパシタンス素子６０、６１を接続したことを想定して、すなわち、キャパシタンス素子６０，６１の容量を６３ｐＦとしてシミュレーションを行った。
【００５７】
図９及び図１０は、シミュレーション１，２の結果をそれぞれ示す図面である。図９及び図１０では、時間に対する半導体スイッチ素子２０ａ，２０ｂのゲート・ソース間の電圧ＶＧＳａ，ＶＧＳａと出力電圧Ｖｏｕｔの変化を示している。横軸は時間［μｓ］を示し、縦軸は、ゲート・ソース間の電圧ＶＧＳ［Ｖ］及び出力電圧Ｖｏｕｔ［Ｖ］を示す。図９及び図１０では、図８において左上の半導体スイッチ素子２０ａにおけるＶＧＳとしてのＶＧＳａ、図８の左下の半導体スイッチ素子２０ｂにおけるＶＧＳとしてのＶＧＳｂ、及び、半導体スイッチ素子２０ａと半導体スイッチ素子２０ｂとの接続点の接地に対する電圧としての出力電圧Ｖｏｕｔを示している。
【００５８】
図９及び図１０を比較すれば、キャパシタンス素子６０，６１を接続した図１０の場合の方が、図９の場合より、半導体スイッチ素子２０ｂのゲート・ソース間の電圧ＶＧＳ及び出力電圧Ｖｏｕｔの電圧変化がより急峻になっており、スイッチング速度の向上が図れていることが理解され得る。その結果、キャパシタンス素子６０，６１を設けることにより、電力効率の向上も図り得る。
【００５９】
以上、本発明の種々の実施形態について説明したが、本発明は、上記に例示した種々の実施形態に限定されず、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。例えば、スイッチング回路が備える半導体スイッチ素子は、例示したＭＯＳ型電界効果トランジスタに限定されない。例えば、半導体スイッチ素子は、絶縁ゲート型バイポーラトランジスタでもよいし、接合型電界効果トランジスタでもよいし、接合型バイポーラトランジスタでもよいし、又は、半導体スイッチ素子はサイリスタでもよい。半導体スイッチ素子が絶縁ゲート型バイポーラトランジスタ又は接合型バイポーラトランジスタである場合、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はコレクタ端子であり、共通端子はエミッタ端子である。半導体スイッチ素子が接合型電界トランジスタの場合、ＭＯＳ型電界効果トランジスタの場合と同様に、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はドレイン端子であり、共通端子はソース端子である。半導体スイッチ素子がサイリスタである場合、半導体スイッチ素子の入力端子は、ゲート端子であり、出力端子はアノード端子であり、共通端子はカソード端子である。
【００６０】
また、スイッチング回路が備える第１及び第２のキャパシタンス素子の構成（又は容量）は同じとして説明したが、第１及び第２のキャパシタンス素子によって抑制される寄生容量を有する半導体スイッチ素子の構成に応じて互いに異なっていてもよい。また、図１中における下側の２つの半導体スイッチ素子に対して、容量抑制素子部を更に接続することによって、第１及び第２のキャパシタンス素子によって抑制される寄生容量以外の寄生容量を抑制してもよい。更に、第１及び第２のキャパシタンス素子によって、等価的に存在するように見えるゲート端子と接地との間の容量であって２ＣＧＤの値を有する容量の影響を、容量抑制素子部を更に接続することによって実質的に低減することもできる。また、図１中における上側の２つの半導体スイッチ素子の各々に接続される容量抑制素子部の構成も異なっていてもよい。
【００６１】
前述した種々の実施形態では、半導体スイッチ素子に供給されるパルス状信号はＰＷＭ信号としたが、半導体スイッチ素子のＯＮ／ＯＦＦが制御され得るパルス状信号であればよい。
【符号の説明】
【００６２】
１０Ａ，１０Ｂ…スイッチング回路、２０…半導体スイッチ素子、２０ａ…半導体スイッチ素子（第１の半導体スイッチ素子）、２０ｂ…半導体スイッチ素子（第２の半導体スイッチ素子）、２０ｃ…半導体スイッチ素子（第３の半導体スイッチ素子）、２０ｄ…半導体スイッチ素子（第４の半導体スイッチ素子）、２１，２１ａ，２１ｂ，２１ｃ，２１ｄ…ゲート端子（入力端子）、２２，２２ａ，２２ｂ，２２ｃ，２２ｄ…ドレイン端子（出力端子）、２３，２３ａ，２３ｂ，２３ｃ，２３ｄ…ソース端子（共通端子）、６０…キャパシタンス素子（第１のキャパシタンス素子）、６１…キャパシタンス素子（第２のキャパシタンス素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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