(57)【特許請求の範囲】
【請求項１】
１つずつ入力されるデータを個々に記憶し、予め決められた順序の関係を有する複数の記憶部と、
前記複数の記憶部それぞれに対して設けられる制御部であって、前記データが入力されるごとに、入力されるデータである第１データと、自身に対応する記憶部に記憶されている第２データとの関係である第１大小関係と、前記順序において該記憶部に隣接する上位側の記憶部に記憶されている第３データと、前記第１データとの関係である第２大小関係と、前記順序において該記憶部に隣接する下位側の記憶部に記憶されている第４データと、前記第１データとの関係である第３大小関係とに基づいて、前記第１データ、前記第２データ、前記第３データ、及び前記第４データのうちいずれか１つを自身に対応する記憶部に記憶させて、前記第３データ、自身に対応する記憶部に記憶させたデータ、及び前記第４データが前記予め定められた順序の関係を維持させるソート処理を行う制御部と、
前記入力される第１データに、前記複数の記憶部の個数と同じ値を初期値とする有効情報を対応付けるフラグ付加部と
を備え、
前記制御部は、前記フラグ付加部から第１データが入力されるごとに、前記第２データに対応付けられた有効情報の値を１つ減らし、該有効情報が０である場合、自身に対応する記憶部に記憶されている前記第２データを破棄し、前記第２大小関係及び前記第３大小関係に基づいて、前記ソート処理を行い、該有効情報が０でない場合、前記第１大小関係、前記第２大小関係、及び前記第３大小関係に基づいて、前記ソート処理を行う
ことを特徴とする情報処理装置。
【請求項２】
前記制御部は、
自身に対応する記憶部に記憶されている前記第２データに対応付けられた有効情報が０である場合、前記第１データが前記第３データ以上のとき、自身に対応する記憶部に前記第３データを記憶させ、前記第１データが前記第３データより小さくかつ前記第４データより小さいとき、該記憶部に前記第４データを記憶させ、それ以外のとき、該記憶部に前記第１データを記憶させ、
自身に対応する記憶部に対して前記順序における下位側の記憶部のいずれかに記憶されているデータに対応付けられた有効情報が０である場合、前記第１データが前記第３データ以上のとき、自身に対応する記憶部に前記第３データを記憶させ、前記第１データが前記第３データより小さくかつ前記第２データ以上のとき、該記憶部に前記第１データを記憶させ、前記第１データが前記第２データ及び前記第３データより小さいとき、該記憶部に前記第２データを記憶させ、
自身に対応する記憶部に対して前記順序における上位側の記憶部のいずれかに記憶されているデータに対応付けられた有効情報が０である場合、前記第１データが前記第３データ又は前記第２データ以上のとき、自身に対応する記憶部に前記第２データを記憶させ、前記第１データが前記第３データ及び前記第２データより小さくかつ前記第４データ以上のとき、該記憶部に前記第１データを記憶させ、前記第１データが前記第２データ、第３データ及び第４データのいずれよりも小さいとき、該記憶部に前記第４データを記憶させる
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
請求項１又は請求項２のいずれかに記載の情報処理装置と、
受信した受信信号を検波して得られた検波信号の振幅値に応じたデータを１つずつ前記情報処理装置に入力する受信部と、
前記情報処理装置に備えられている複数の記憶部のうち、予め定められた記憶部に記憶されているデータを閾値として読み出す閾値選択部と、
前記受信部が前記情報処理装置に入力したデータと、前記閾値選択部が選択した閾値との比較結果に基づいて該データの有効性を判定する判定部と
を具備することを特徴とするレーダシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置、及びレーダシステムに関する。
【背景技術】
【０００２】
レーダシステムにおいて用いられている方式として、ＣＡ−ＣＦＡＲ（Cell Averaging - Constant False Alarm Rate）という方式がある（非特許文献１）。ＣＡ−ＣＦＡＲでは、アルゴリズムの性質上、複数の物標が接近している場合などにおいて、物標の近傍では閾値が大きくなってしまうことがある。そのため、複数の物標のうち、対応する受信信号の振幅が小さい物標が探知できないことがある。
【０００３】
これに対して、ＯＳ−ＣＦＡＲ（Order Statistic - CFAR）という方式がある（非特許文献１）。ＯＳ−ＣＦＡＲでは、受信信号により得られた数値（セル）のうち、予め定められた個数の直近の参照セルをソートして、ソートされた参照セルから、予め定められた規定位置のセルを閾値として用いている。これにより、複数の物標が接近している場合などにおいて、閾値が大きくなること防ぎ、物標の探知が適切に行われている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】吉田孝監修、「改訂  レーダ技術」、社団法人電子情報通信学会、平成９年３月３日、初版第２刷、ｐ．９６−１０３，ｐ．１５０−１５５
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＯＳ−ＣＦＡＲを用いたレーダシステムでは、探知性能を向上させるために参照セル(データ)の数を増やすと、データのソートに要する時間が増加してしまうため、レーダシステムの応答性が劣化することがあるという問題がある。すなわち、データをソートする際の処理効率が悪いと、レーダシステムの応答性が劣化することがある。
【０００６】
本発明は、上記問題を解決すべくなされたもので、その目的は、順次入力されるデータに対して、効率的にソートを行うことができる情報処理装置、及び、その情報処理装置を有するレーダシステムを提供することにある。
【課題を解決するための手段】
【０００７】
上記問題を解決するために、本発明は、１つずつ入力されるデータを個々に記憶し、予め決められた順序の関係を有する複数の記憶部と、前記複数の記憶部それぞれに対して設けられる制御部であって、前記データが入力されるごとに、入力されるデータである第１データと、自身に対応する記憶部に記憶されている第２データとの関係である第１大小関係と、前記順序において該記憶部に隣接する上位側の記憶部に記憶されている第３データと、前記第１データとの関係である第２大小関係と、前記順序において該記憶部に隣接する下位側の記憶部に記憶されている第４データと、前記第１データとの関係である第３大小関係とに基づいて、前記第１データ、前記第２データ、前記第３データ、及び前記第４データのうちいずれか１つを自身に対応する記憶部に記憶させて、前記第３データ、自身に対応する記憶部に記憶させたデータ、及び前記第４データが前記予め定められた順序の関係を維持させるソート処理を行う制御部とを備えることを特徴とする情報処理装置である。
【０００８】
また、本発明は、上記に記載の発明において、前記入力される第１データに、前記複数の記憶部の個数と同じ値を初期値とする有効情報を対応付けるフラグ付加部を備え、前記制御部は、前記フラグ付加部から第１データが入力されるごとに、前記第２データに対応付けられた有効情報の値を１つ減らし、該有効情報が０である場合、自身に対応する記憶部に記憶されている前記第２データを破棄し、前記第２大小関係及び前記第３大小関係に基づいて、前記ソート処理を行い、該有効情報が０でない場合、前記第１大小関係、前記第２大小関係、及び前記第３大小関係に基づいて、前記ソート処理を行うことを特徴とする。
【０００９】
また、本発明は、上記に記載の発明において、前記制御部は、自身に対応する記憶部に記憶されている前記第２データに対応付けられた有効情報が０である場合、前記第１データが前記第３データ以上のとき、自身に対応する記憶部に前記第３データを記憶させ、前記第１データが前記第３データより小さくかつ前記第４データより小さいとき、該記憶部に前記第４データを記憶させ、それ以外のとき、該記憶部に前記第１データを記憶させ、自身に対応する記憶部に対して前記順序における下位側の記憶部のいずれかに記憶されているデータに対応付けられた有効情報が０である場合、前記第１データが前記第３データ以上のとき、自身に対応する記憶部に前記第３データを記憶させ、前記第１データが前記第３データより小さくかつ前記第２データ以上のとき、該記憶部に前記第１データを記憶させ、前記第１データが前記第２データ及び前記第３データより小さいとき、該記憶部に前記第２データを記憶させ、自身に対応する記憶部に対して前記順序における上位側の記憶部のいずれかに記憶されているデータに対応付けられた有効情報が０である場合、前記第１データが前記第３データ又は前記第２データ以上のとき、自身に対応する記憶部に前記第２データを記憶させ、前記第１データが前記第３データ及び前記第２データより小さくかつ前記第４データ以上のとき、該記憶部に前記第１データを記憶させ、前記第１データが前記第２データ、第３データ及び第４データのいずれよりも小さいとき、該記憶部に前記第４データを記憶させることを特徴とする。
【００１０】
また、本発明は、上記発明に記載の情報処理装置と、受信した受信信号を検波して得られた検波信号の振幅値に応じたデータを１つずつ前記情報処理装置に入力する受信部と、前記情報処理装置に備えられている複数の記憶部のうち、予め定められた記憶部に記憶されているデータを閾値として読み出す閾値選択部と、前記受信部が前記情報処理装置に入力したデータと、前記閾値選択部が選択した閾値との比較結果に基づいて該データの有効性を判定する判定部とを具備することを特徴とするレーダシステムである。
【発明の効果】
【００１１】
この発明によれば、データが入力されるごとに、入力されるデータと、各記憶部に記憶されているデータとの大小関係に応じて、隣接する記憶部間でデータの入出力を行うことにより、各記憶部間の順序に応じてデータがソートされた状態を保つことができる。このとき、各記憶部に記憶されているデータと、入力されるデータとの比較を並列して行うため、ソート対象のデータの数に関わらず、比較を一定の時間で行うことができる。ソート対象のデータの数が増えても、ソートに要する時間の増加を抑制することができ、順次入力されるデータに対して、効率的にソートを行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態のレーダシステムの構成を示す概略ブロック図である。
【図２】本実施形態のソート部の構成を示す概略ブロック図である。
【図３】本実施形態のソート部、閾値選択部の処理を示すフローチャートである。
【図４】本実施形態の制御部が行う選択処理を示すフローチャートである。
【図５】本実施形態における並替部１３の構成例等を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、本発明の実施形態における情報処理装置、及びレーダシステムを説明する。
図１は、本実施形態におけるレーダシステムの構成を示す概略ブロック図である。レーダシステムは、送信部１、サーキュレータ２、アンテナ３、受信部４、検波部５、信号処理部６、信号検出部１０、表示部７を具備している。
【００１４】
送信部１は、サーキュレータ２を介して、バースト状の送信パルスをアンテナ３から送信する。受信部４は、アンテナ３及びサーキュレータ２を介して、送信パルスが物標や、海面及び地表面などで反射された反射信号が入力され、反射信号を周波数変換して得られた受信信号を検波部５に出力する。検波部５は、本実施形態におけるレーダシステムがパルスレーダ方式であれば、受信信号に対する包絡線検波により検波信号を生成する。そして、検波部５は、時間軸上に各物標からの反射信号が振幅として現れている検波信号を、信号処理部６に出力する。
なお、レーダシステムがパルス圧縮レーダ方式であれば、検波部５は、受信信号にパルス圧縮処理を施した上で包絡線検波を行い、検波信号を得る。また、レーダシステムがＦＭ−ＣＷレーダ装置であれば、検波部５は、ビート周波数抽出とフーリエ変換処理とを行う。
【００１５】
信号処理部６は、検波部５から入力される検波信号に対して、海面反射除去(Sensitivity Time Control ; STC)、雨雪反射除去(First Time Control ; FTC)、干渉除去など一連のレーダにおける信号処理を行う。また、信号処理部６は、信号処理を施した検波信号を信号検出部１０に出力する。すなわち、信号処理部６には、受信した反射信号の振幅に応じた検波信号が順に１つずつ検波部５から入力され、信号処理を行った検波信号を順に信号検出部１０に出力する。
信号検出部１０は、信号処理部６から入力される信号から、雑音とみなされる成分を除いた信号を表示部７に出力する。表示部７は、入力された出力信号に基づいて、物標の探知状況を表示する。
【００１６】
信号検出部１０は、ソート部１１、閾値選択部１７、シフトレジスタ１８、及び判定部１９を備えている。ソート部１１は、信号処理部６から入力される信号により示されるデータのうち、直近に入力された（Ｍ＋１）個（Ｍ≧２）のデータをソートして記憶する。閾値選択部１７は、外部より入力される選択信号に基づいてソート部１１からデータを読み出し、読み出したデータを閾値として判定部１９に出力する。ここで、選択信号は、ソート部１１に記憶されているデータのうち、ｋ番目（１≦ｋ≦Ｍ）に大きいデータを選択することを示す信号である。ｋの値として、「（３／４）Ｍ」が一般に用いられている。
シフトレジスタ１８は、ＦＩＦＯ（First In First Out）タイプの記憶素子であり、（Ｍ＋１）個のデータを入力された順に記憶し、（（Ｍ／２）＋１）番目に入力されたデータを判定対象の注目セルとして判定部１９に出力する。なお、（（Ｍ／２）＋１）を演算する際、小数点以下は切り捨てる。
判定部１９は、シフトレジスタ１８から入力される注目セルが、閾値選択部１７から入力される閾値より大きい場合、注目セルを表示部７に出力し、注目セルが閾値以下の場合、反射信号なしと判定して０（ゼロ）を表示部７に出力する。
【００１７】
図２は、本実施形態におけるソート部１１の構成を示す概略ブロック図である。
ソート部１１は、フラグ付加部１２と、（Ｍ＋１）個の直列に接続されている並替部１３−１、１３−２、…、１３−（Ｍ＋１）とを有している。並替部１３−１、１３−２、…、１３−（Ｍ＋１）は同じ構成を有している。また、並替部１３−１、１３−２、…、１３−（Ｍ＋１）のうちいずれか１つ、あるいは全てを示すとき、並替部１３という。
【００１８】
フラグ付加部１２は、信号処理部６から入力されるデータ（セル）に有効情報を付加して、データと有効情報との組み合わせたセル情報を並替部１３に出力する。ここで、有効情報は、データが有効であるか否かを示し、初期値として（Ｍ）が設定され、信号処理部６からデータがソート部１１に入力されるごとに１ずつ減らされ、０になると対応付けられたデータが無効であることを示す。
並替部１３それぞれは、直列に接続されており、予め定められた順序の関係を有している。本実施形態においては、並替部１３−１、１３−２、…、１３−（Ｍ＋１）それぞれを１番目、２番目、…、（Ｍ＋１）番目とし、順に順位が高くなっている。例えば、２番目の並替部１３−２は、隣接する１番目の並替部１３−１より上位であり、隣接する３番目の並替部１３−３より下位である。
【００１９】
並替部１３それぞれには、隣接する下位の並替部１３から信号Comp(n-1)、信号Lost(n-1)、及びセル情報X(n-1)が入力される。信号Comp(n-1)は、隣接する下位の並替部１３に記憶されているセル情報のデータと、フラグ付加部１２から入力されるセル情報のデータとの大小関係を示す。信号Lost(n-1)は、下位の並替部１３のいずれかに有効でないデータが記憶されているか否かを示す。セル情報X(n-1)は、隣接する下位の並替部１３に記憶されているセル情報を示す。
また、並替部１３それぞれは、信号Comp(n)、及びセル情報X(n)とを隣接する下位の並替部１３に出力する。信号Comp(n)は、自身が記憶しているセル情報のデータと、フラグ付加部１２から入力されるセル情報のデータとの大小関係を示す。セル情報X(n)は、自身が記憶しているセル情報を示す。
【００２０】
また、並替部１３それぞれには、隣接する上位の並替部１３から信号Comp(n+1)、及びセル情報X(n+1)が入力される。信号Comp(n+1)は、隣接する上位の並替部１３に記憶されているセル情報のデータと、フラグ付加部１２から入力されるセル情報のデータとの大小関係を示す。セル情報X(n+1)は、隣接する上位の並替部１３に記憶されているセル情報を示す。
また、並替部１３それぞれは、上述した信号Comp(n)と、信号Lost(n)と、セル情報X(n)とを隣接する上位の並替部１３に出力する。信号Lost(n)は、自身が記憶しているセル情報のデータ、あるいは、下位の並替部１３に記憶されているセル情報のデータに有効でないデータがあるか否かを示す信号である。
【００２１】
なお、一方の端部である並替部１３−１には、入力されるセル情報のデータが、隣接する下位の並替部１３に記憶されているセル情報のデータ以上であることを示す「０」が信号Comp(n-1)として入力され、下位の並替部１３に無効なデータが記憶されていないことを示す「０」が信号Lost(n-1)として入力され、隣接する下位の並替部１３に記憶されているセル情報X(n-1)に取り得る最小値（同図においては、０）が入力されている。また、他方の端部である並替部１３−（Ｍ＋１）には、入力されるセル情報のデータが、隣接する上位の並替部１３に記憶されているセル情報のデータより小さいことを示す「１」が信号Comp(n+1)として入力され、隣接する上位の並替部１３に記憶されているセル情報X(n+1)に取り得る最大値（同図においては0x7FFFF）が入力されている。
【００２２】
また、並替部１３それぞれは、セル情報を記憶する記憶部１３１と、記憶部１３１に記憶させるセル情報を選択する制御部１３２とを有している。
制御部１３２は、自身を有する並替部１３が有する記憶部１３１に対して設けられている。また、制御部１３２は、フラグ付加部１２を介して、信号処理部６からセル情報が入力されるごとに、自身に対応する記憶部１３１に記憶されているセル情報と、隣接する並替部１３の記憶部１３１に記憶されているセル情報と、フラグ付加部１２から入力されるセル情報とのうちのいずれか１つを選択し、記憶部１３１に記憶させる。
【００２３】
図３は、本実施形態におけるソート部１１、閾値選択部１７の処理を示すフローチャートである。
ソート部１１に信号処理部６からデータが入力されると（ステップＳ１０１）、フラグ付加部１２が入力されたデータに有効情報を付加し（ステップＳ１０２）、データに有効情報を付加したセル情報を各並替部１３に出力する。
各並替部１３において、制御部１３２は、フラグ付加部１２から入力されたセル情報に含まれるデータ（数値）と、自並替部１３の記憶部１３１に記憶されているセル情報に含まれるデータとの大小比較をし（ステップＳ１０３）、比較結果を隣接する並替部１３に出力する（ステップＳ１０４）。制御部１３２は、自並替部１３の記憶部１３１に記憶されているセル情報に含まれる有効情報が０（ゼロ）であるか否かを判定し（ステップＳ１０５）、判定結果と、下位の並替部１３から入力される判定結果との論理和を演算して演算結果を上位の並替部１３に出力する（ステップＳ１０６）。
【００２４】
続いて、制御部１３２は、自並替部１３における比較結果、隣接する並替部１３から入力された比較結果、有効情報に基づく判定結果、及び、下位の並替部１３から入力された判定結果に基づいて、自並替部１３の記憶部１３１に記憶されているセル情報と、隣接する並替部１３に記憶されているセル情報と、フラグ付加部１２から入力されたセル情報とからいずれか１つを選択する選択処理を行い(ステップＳ１０７)、選択したセル情報に含まれる有効情報から「１」を減算して記憶部１３１に記憶させる（ステップＳ１０８）。閾値選択部１７は、各並替部１３の記憶部１３１に記憶されているセル情報に含まれる有効情報を読み出し、読み出した有効情報の値が（Ｍ／２）に一致する並替部１３を検出する（ステップＳ１０９）。ここで、有効情報の値が（Ｍ／２）に一致するデータは、シフトレジスタ１８から判定部１９に出力されて判定対象となるので、閾値を選択する対象から除外するために、当該データを記憶している並替部１３を検出している。
【００２５】
閾値選択部１７は、検出した並替部１３が、１番目からｋ番目までに含まれているか否かを判定し（ステップＳ１１０）、含まれている場合（ステップＳ１１０：Ｙｅｓ）、(ｋ＋１)番目の並替部１３に記憶されているセル情報に含まれるデータを読み出して判定部１９に出力する（ステップＳ１１１）。逆に含まれていない場合（ステップＳ１１０：Ｎｏ）、閾値選択部１７は、ｋ番目の並替部１３に記憶されているセル情報に含まれるデータを読み出して判定部１９に出力する（ステップＳ１１２）。
なお、上述のステップＳ１０３からステップＳ１０８は、各並替部１３において行われる処理であり、各並替部１３において独立に、並行して行われる。
【００２６】
次に、ステップＳ１０７における選択処理をより詳細に説明する。
図４は、制御部１３２が行う選択処理を示すフローチャートである。
制御部１３２は、選択処理が開始されると、ステップＳ１０５の判定結果を用いて判定を行い（ステップＳ２０１）、自並替部１３に記憶されているセル情報の有効情報が０である場合（ステップＳ２０１：Ｙｅｓ）、隣接する上位の並替部１３から入力された比較結果を用いた判定を行う（ステップＳ２０２）。
制御部１３２は、フラグ付加部１２から入力されたセル情報のデータが、上位の並替部１３に記憶されているセル情報のデータ以上の場合（ステップＳ２０２：Ｎｏ）、制御部１３２は、隣接する上位の並替部１３に記憶されているセル情報を選択し（ステップＳ２０３）、入力されたセル情報のデータが、隣接する上位の並替部１３のセル情報のデータより小さい場合（ステップＳ２０２：Ｙｅｓ）、制御部１３２は、自並替部１３の比較結果を用いた判定を行う（ステップＳ２０４）。
【００２７】
制御部１３２は、フラグ付加部１２から入力されたセル情報のデータが、自並替部１３に記憶されているセル情報のデータ以上の場合（ステップＳ２０４：Ｎｏ）、制御部１３２は、入力されたセル情報を選択し（ステップＳ２０５）、入力されたセル情報のデータが、自並替部１３のセル情報のデータより小さい場合（ステップＳ２０４：Ｙｅｓ）、制御部１３２は、隣接する下位の並替部１３から入力された比較結果を用いた判定を行う（ステップＳ２０６）。
制御部１３２は、フラグ付加部１２から入力されたセル情報のデータが、下位の並替部１３に記憶されているセル情報のデータ以上の場合（ステップＳ２０６：Ｎｏ）、制御部１３２は、入力されたセル情報を選択し(ステップＳ２０７)、入力されたセル情報のデータが、隣接する下位の並替部１３のセル情報のデータより小さい場合（ステップＳ２０６：Ｙｅｓ）、制御部１３２は、隣接する下位の並替部１３のセル情報を選択する(ステップＳ２０８)。
なお、ステップＳ２０４の動作を省いて、ステップＳ２０２からステップＳ２０６に処理を進めるようにしてもよい。
【００２８】
ステップＳ２０１において、自並替部１３のセル情報の有効情報が０でない場合（ステップＳ２０１：Ｎｏ）、隣接する下位の並替部１３から入力される判定結果を用いた判定を行い（ステップＳ２１１）、下位の並替部１３に有効情報が０であるセル情報が記憶されている場合（ステップＳ２１１：Ｙｅｓ）、ステップＳ２１２の処理に進み、ステップＳ２０２と同じ判定を行う。
ステップＳ２１２において、制御部１３２は、ステップＳ２０２と同様に、判定結果に基づいて動作を選択する。このとき、制御部１３２は、ステップＳ２０３に替えてステップＳ２１３、又はステップＳ２０４に替えてステップＳ２１４のいずれか一方の動作を選択して処理を進める。また、ステップＳ２１３の動作はステップＳ２０３の動作と同じである。ステップＳ２１４の動作はステップＳ２０４の動作と同じである。
ステップＳ２１４において、制御部１３２は、ステップＳ２０４と同様に、判定結果に基づいて動作を選択する。このとき、制御部１３２は、ステップＳ２０５に替えてステップＳ２０５、又はステップＳ２０６に替えてステップＳ２１６のいずれか一方の動作を選択して処理を進める。また、ステップＳ２１５の動作はステップＳ２０５の動作と同じである。ステップＳ２１６の動作は、制御部１３２が自並替部１３のセル情報を選択する動作である。
【００２９】
ステップＳ２１１において、下位の並替部１３に有効情報が０であるセル情報が記憶されていない場合(ステップＳ２１１：Ｎｏ)、制御部１３２は、ステップＳ２１２と同じ判定を行う（ステップＳ２２１）。
ステップＳ２２１において、制御部１３２は、ステップＳ２１２と同様に、判定結果に基づいて動作を選択する。このとき、制御部１３２は、ステップＳ２１３に替えてステップＳ２２２、又はステップＳ２１４に替えてステップＳ２２３のいずれか一方の動作を選択して処理を進める。また、ステップＳ２２２の動作はステップＳ２１６の動作と同じである。ステップＳ２２３の動作はステップＳ２１４の動作と同じである。
ステップＳ２２３において、制御部１３２は、ステップＳ２１４と同様に、判定結果に基づいて動作を選択する。このとき、制御部１３２は、ステップＳ２１５に替えてステップＳ２２４、又はステップＳ２１６に替えてステップＳ２２５のいずれか一方の動作を選択して処理を進める。また、ステップＳ２２４の動作はステップＳ２１６の動作と同じである。ステップＳ２２５の動作はステップＳ２０６の動作と同じである。
ステップＳ２２５において、制御部１３２は、ステップＳ２０６と同様に、判定結果に基づいて動作を選択する。このとき、制御部１３２は、ステップＳ２０７に替えてステップＳ２２６、又はステップＳ２０８に替えてステップＳ２２７のいずれか一方の動作を選択して処理を進める。また、ステップＳ２２６の動作はステップＳ２０７の動作と同じである。ステップＳ２２７の動作はステップＳ２０８の動作と同じである。
【００３０】
図５は、本実施形態におけるｎ（１≦ｎ≦Ｍ＋１）番目の並替部１３の構成例を示す回路図と、並替部１３に入力されるセル情報の構成例を示す図である。図５（ａ）は、本実施形態におけるセル情報の構成例を示す図である。同図に示すように、セル情報は、有効情報を示す有効情報ビットＮと、データを示すデータビットＤとを連結したものである。また、この例では、有効情報ビットＮは接続される並替部１３の総数を表すことが可能な７ビットを有し、データビットＤは比較有効ビットとして１２ビットを有している。
【００３１】
図５（ｂ）に示すように、並替部１３は、組み合わせ回路からなる制御部１３２と、フリップフロップからなる記憶部１３１とを有している。制御部１３２は、比較器５１、５２と、ＯＲゲート５３と、選択回路５４と、ＭＵＸ５５と、減算器５６とを有している。
比較器５１は、入力されたセル情報のデータCD_Dが、記憶部１３１に記憶されているセル情報のデータX(n)_Dより小さいか否かを検出する。比較器５２は、記憶部１３１に記憶されているセル情報の有効情報X(n)_Nが、０であるか否かを検出する。ＯＲゲート５３は、隣接する下位の並替部１３から入力される検出結果Lost(n-1)と、比較器５２の出力との論理和演算し、演算結果Lost(n)を隣接する上位の並替部１３に出力する。ここで、検出結果Lost(n-1)は、下位の並替部１３それぞれに記憶されている有効情報に、０である有効情報が含まれているか否かを示す情報である。また、検出結果Lost(n-1)は、下位の並替部１３それぞれに記憶されている有効情報に、０である有効情報が含まれているとき、Ｈ（High）レベルの情報となり、０である有効情報が含まれていないとき、Ｌ（Low）レベルの情報となる。
【００３２】
選択回路５４は、隣接する上位の並替部１３の比較器５１による検出結果Comp(n+1)と、比較器５１の検出結果Comp(n)と、隣接する下位の並替部１３の比較器５１による検出結果Comp(n-1)と、比較器５２の比較結果と、隣接する下位の並替部１３のＯＲゲート５３の出力Lost(n-1)とに基づいて、図４において示したセル情報の選択を行う制御信号を生成する。ＭＵＸ５５は、選択回路５４から入力される制御信号に基づいて、セル情報X(n)、セル情報X(n+1)、セル情報X(n-1)、及びセル情報CDからいずれか１つを選択する。
減算器５６は、ＭＵＸ５５が選択したセル情報SDに含まれる有効情報SD_Nから１を減算する。記憶部１３１は、ＭＵＸ５５が選択したセル情報SDのデータSD_Dと、減算器５６から出力される減算結果とを連結した信号が新たなセル情報として入力されて記憶する。ここで、記憶部１３１の更新は、信号処理部６からデータが順次入力される間隔と同じ間隔により行われる。
【００３３】
本実施形態におけるソート部１１は、上述の構成を有していることにより、信号処理部６よりデータが入力されるごとに、各並替部１３が、入力されたデータと、記憶しているデータとを比較し、各並替部１３に記憶されるデータが、並替部１３−１、１３−２、…、１３−（Ｍ＋１）において、昇順になるようにデータの入れ替えを行う。このとき、各記憶部１３１に記憶されているデータと、入力されるデータとの比較を並列して行うため、ソート対象のデータの数に関わらず、比較を一定の時間で行うことができる。このため、ソート対象のデータの数が増えても、ソートに要する時間の増加を抑制することができ、順次入力されるデータに対して、効率的にソートを行うことができる。
その結果、レーダシステムの応答性能を劣化させること無く、参照セル（データ）数を増やして探知性能を向上させることができる。
【００３４】
また、ソート対象のデータに、当該データが有効であるか否かを示す有効情報を付加し、各並替部１３が、入力されたデータと、記憶しているデータとを比較するとともに、無効なデータを破棄するようにしたので、各並替部１３には、常に有効なデータが記憶されている状態を保つことができる。これにより、閾値選択部１７が閾値を選択する際に、有効なデータであるか否かを判定する処理を省くことができる。
その結果、参照セル数を増やしても、レーダシステムの応答性能が劣化することを防ぐことができる。
【００３５】
また、ソート部１１はデータを入力するタイミングに応じたクロック信号に基づいて動作する。すなわち、信号処理部６がデータを出力するタイミング（受信信号のサンプリングレート）に応じたクロック信号により、ソート部１１を動作させることができるので、レーダシステムにおいて、共通のクロック信号を用いることができ、レーダシステムの構成が複雑になることを防ぐことができる。
また、各並替部１３は、図５（ｂ）に示したように単純な回路で構成できるので、ソート対象のデータ（参照セル）を増やしても、回路規模の増加量を抑制することができる。
【００３６】
なお、上述の実施形態において、ソート部１１に入力されるデータが数値の場合を説明したが、大小の関係を判定できる情報であれば、ソート部１１に入力されるデータは、文字列などであってもよい。
また、上述の実施形態において、信号検出部１０がシフトレジスタ１８を備える構成について説明したが、シフトレジスタ１８を省いた構成にしてもよい。この場合、ステップＳ１０９（図３）において、閾値選択部１７が、各並替部１３の記憶部１３１に記憶されているセル情報を読み出して、有効情報の値が（Ｍ／２）に一致するデータを検出し、検出したデータを判定対象のデータとして判定部１９に出力するようにしてもよい。すなわち、複数の並替部１３に記憶されているデータから閾値と、判定対象とを出力するようにしてもよい。
【００３７】
上述のレーダシステムは内部に、コンピュータシステムを有していてもよい。その場合、上述した信号検出部１０に備えられているソート部１１、閾値選択部１７、シフトレジスタ１８、判定部１９それぞれの動作の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、各構成部の動作が行われることになる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
【産業上の利用可能性】
【００３８】
入力されるデータの大小関係に基づいて、データをソートする処理を要する情報処理にも適用できる。
【符号の説明】
【００３９】
１…送信部、２…サーキュレータ、３…アンテナ、４…受信部、５…検波部、６…信号処理部、７…表示部、１０…信号検出部、１１…ソート部、１２…フラグ付加部、１３，１３−１，１３−２，１３−３、１３−（Ｍ＋１）…並替部、１７…閾値選択部、１８…シフトレジスタ、１９…判定部、１３１…記憶部、１３２…制御部、５１，５２…比較器
５３…ＯＲゲート、５４…選択回路、５５…ＭＵＸ、５６…減算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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