(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板から突出したチャネルと、
前記チャネルの上に配置されたキャップ層と、
前記チャネルの垂直な二側面及び前記キャップ層の上面上に配置され、前記チャネルの垂直な二側面及び前記キャップ層の上面を覆うとともに直接接している電荷蓄積構造と、
前記電荷蓄積構造を介して、前記チャネルの垂直な二側面及び前記キャップ層の上面の上に配置され、前記電荷蓄積構造を跨ぐように覆っているゲートと、
前記ゲートに対して前記チャネルの二側面にそれぞれ位置している第一端子および第二端子を含む、縦型チャネルメモリー。
【請求項２】
前記キャップ層と前記チャネルが実質的に同じ幅を持つことを特徴とする請求項１に記載の縦型チャネルメモリー。
【請求項３】
前記基板の上に位置する厚い酸化物層をさらに含み、その厚い酸化物層が前記チャネルの垂直な二側面と接触していることを特徴とする、請求項１または２に記載の縦型チャネルメモリー。
【請求項４】
前記キャップ層がケイ素酸化物層とケイ素窒化物層を含み、前記ケイ素窒化物層が前記ケイ素酸化物層の上に位置し、さらに前記キャップ層が縦型チャネルメモリーの形成に寄与することを特徴とする、請求項２に記載の縦型チャネルメモリー。
【請求項５】
前記チャネルの垂直な二側面の上に位置した電荷トラップ層を含む電荷蓄積構造を特徴とする、請求項１または２に記載の縦型チャネルメモリー。
【請求項６】
前記電荷トラップ層の素材が窒化ケイ素、酸化アルミニウムもしくは、ほかの高誘電率を有する物質であることを特徴とする、請求項５に記載の縦型チャネルメモリー。
【請求項７】
前記電荷蓄積構造が、第一酸化物層と第二酸化物層を含み、前記第一酸化物層が前記電荷トラップ層と前記チャネルの間に位置し、前記第二酸化物層が前記電荷トラップ層とゲートの間に位置することを特徴とする請求項５に記載の縦型チャネルメモリー。
【請求項８】
前記基板がバルクシリコン基板もしくはシリコン・オン・インシュレーター基板であることを特徴とする、請求項１または２に記載の縦型チャネルメモリー。
【請求項９】
前記ゲートの材料が、Ｎ＋ポリシリコン、Ｐ＋ポリシリコン、金属化合物、もしくは金属であることを特徴とする、請求項１または２に記載の縦型チャネルメモリー。
【請求項１０】
前記チャネルの線幅が、１０ｎｍから６０ｎｍの範囲内にあることを特徴とした、請求項１または２に記載の縦型チャネルメモリー。
【請求項１１】
前記電荷蓄積構造が、第一障壁層と、トンネル層と、第二障壁層と、電荷トラップ層と、第三障壁層とを含み、前記トンネル層は前記第一障壁層の上に位置し、前記第二障壁層は前記トンネル層の上に位置し、前記電荷トラップは前記第二障壁層の上に位置し、前記第三障壁層は前記電荷トラップの上に位置し、前記第一障壁層は前記チャネルの垂直な二側面と前記キャップ層の上面に位置し、前記トンネル層は、前記第一障壁層と前記第二障壁層との間に位置し、前記電荷トラップ層は、前記第二障壁層と前記第三障壁層との間に位置することを、特徴とする請求項１または２に記載の縦型チャネルメモリー。
【請求項１２】
前記第一障壁層、前記第二障壁層、および前記第三障壁層が酸化物層であり、前記電荷トラップ層が窒化物層で、前記トンネル層が窒化物層またはポリシリコン層であることを特徴とする請求項１１に記載の縦型チャネルメモリー。
【請求項１３】
前記第一障壁層の厚さが、２０オングストローム未満であることを特徴とする請求項１１に記載の縦型チャネルメモリー。
【請求項１４】
前記第一障壁層の厚さが５オングストロームから２０オングストロームの間であることを特徴とする、請求項１１に記載の縦型チャネルメモリー。
【請求項１５】
前記第一障壁層の厚さが１５オングストローム未満であることを特徴とする請求項１１に記載の縦型チャネルメモリー。
【請求項１６】
前記第二障壁層の厚さが２０オングストロームより小さいことを特徴とする、請求項１１に記載の縦型チャネルメモリー。
【請求項１７】
前記第二障壁層の厚さが１５オングストロームから２０オングストロームの間であることを特徴とする、請求項１１に記載の縦型チャネルメモリー。
【請求項１８】
前記トンネル層の厚さが２０オングストローム未満であることを特徴とする、請求項１１に記載の縦型チャネルメモリー。
【請求項１９】
前記トンネル層の厚さが１０オングストロームから２０オングストロームの間であることを特徴とする、請求項１１に記載の縦型チャネルメモリー。
【請求項２０】
（ａ）基板を準備する工程と、
（ｂ）前記基板の上に第一窒化物層を形成する工程と、
（ｃ）前記第一窒化物層をエッチングして第一窒化物パターン層を形成する工程と、
（ｄ）前記第一窒化物パターン層をトリミングして第二窒化物パターン層を形成する工程と、
（ｅ）前記基板をエッチングして、基板から突き出たチャネルを少なくとも一つ形成する工程と、
（ｆ）エッチングされた前記基板上に、前記チャネルの垂直な二側面に接するように厚い酸化物層を形成する工程と、
（ｇ）前記チャネルの垂直な二側面を覆うとともに直接接する電荷蓄積構造を形成する工程と、
（ｈ）ゲート材層を前記電荷蓄積構造の上に形成する工程と、
（ｉ）前記チャネルの垂直な二側面に少なくとも一つのゲートを形成するために前記ゲート材層をエッチングする工程と、
（ｊ）前記ゲートに対してチャネルの前記二側面に少なくとも一つの第一端子と第二端子を形成するためにイオンを注入する工程と、
を含む縦型チャネルメモリーの製造方法。
【請求項２１】
酸化物−窒化物−酸化物（ＯＮＯ）層を形成することを含む、前記電荷蓄積構造を形成することを特徴とする請求項２０に記載の方法。
【請求項２２】
酸化物−窒化物−酸化物−窒化物−酸化物（ＯＮＯＮＯ）層の形成を含む、前記電荷蓄積
構造を形成することを特徴とする請求項２０に記載の方法。
【請求項２３】
前記工程（ｂ）が、
（ｂ１）パッド酸化物層を前記基板と前記第一窒化物層の間に形成する工程を含むことを特徴とする請求項２０に記載の製造方法。
【請求項２４】
前記工程（ｃ）が、
（ｃ１）前記第一窒化物層の上に第一耐光パターン層を形成する工程と、
（ｃ２）前記第一窒化物層をエッチングして、第一窒化物パターン層を形成する工程と、
（ｃ３）第一耐光パターン層を除去する工程とを含むことを特徴とする請求項２０に記載の製造方法。
【請求項２５】
前記工程（ｈ）と工程（ｉ）の間に、
（ｋ）前記第二窒化物層を前記ゲート材層の上に形成する工程と、
（ｌ）前記第二耐光パターン層を前記第二窒化物層の上に形成する工程と、
（ｍ）前記第二窒化物層をエッチングして、第三窒化物パターン層を形成する工程と、
（ｎ）前記第二耐光パターン層を除去する工程と、
（ｏ）前記第三窒化物パターン層をトリミングして、第四窒化物パターン層を形成する工程とをさら含むことを特徴とする請求項２０に記載の製造方法。
【請求項２６】
前記電荷蓄積構造が、前記チャネルの頂部表面と垂直な前記二側面の上に位置していることを特徴とする請求項２０に記載の製造方法。
【請求項２７】
前記工程（ｄ）において、前記第二窒化物パターン層の線幅が、１０ｎｍから６０ｎｍの範囲内にあることを特徴とする、請求項２０に記載の製造方法。
【請求項２８】
前記工程（ｄ）において、前記第一窒化物パターン層をトリミングするのに、熱リン酸を使用する請求項２０に記載の製造方法。
【請求項２９】
基板から突出したチャネルを持つ縦型チャネルメモリーで使用され、そのチャネルは頂部表面と垂直な二側面を有し、ＯＮＯＮＯ層が前記チャネルの垂直な二側面を覆うとともに直接接しており、前記ＯＮＯＮＯ層を跨ぐゲートが前記チャネルの垂直な二側面の上に位置し、第一端子と第二端子がそれぞれゲートに対してチャネルの二側面に位置している、メモリーの稼働方法であって、
（ａ）前記縦型チャネルメモリーをプログラムするために、前記ゲートに第一バイアスをかける工程と、
（ｂ）前記縦型チャネルメモリーを消去するために、第一バイアスとは極性が逆の第二バイアスを前記ゲートにかける工程とを含むことを特徴とするメモリーの稼働方法。
【請求項３０】
前記工程（ａ）が、さらに、
（ａ１）前記第一端子もしくは前記第二端子に第一バイアスと極性が同一の第三バイアスをかける工程を含む請求項２９に記載の稼働方法。
【請求項３１】
前記工程（ｂ）が、さらに、
（ｂ１）前記第一端子もしくは前記第二端子に、前記第一バイアスと極性が同一の第四バイアスをかける工程；を含むことを特徴とする請求項２９に記載の稼働方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して縦型チャネルメモリーとその製造方法および稼働方法に関するものであり、特に高集積な垂直チャネルメモリーとその製造方法およびその稼働方法に関する。
【背景技術】
【０００２】
半導体の製造技術の発展に伴って、現在の半導体素子の解像度はナノレベルに達している。メモリーを例にとると、ゲートとエレメント・ピッチの長さはさらに縮められている。フォトリソグラフィが常に向上しているにもかかわらず、生産されたプレーナートランジスタ構造はフォトリソグラフィの解像度の限界に達しており、トランジスタ素子は静電放電（ＥＳＤ），漏洩、電子の動きの低下などの問題を抱えており、さらに短チャンネル効果、ドレインに起因する障壁低下効果（ＤＩＢＬ効果）などを引き起こしやすい。そのため、より高密度でキャリア伝達率と集積率を提供できる、例えばフィン効果トランジスタ（ＦｉｎＦＥＴ）のような、ダブルゲート縦型トランジスタチャネルとトライゲート縦型トランジスタチャネルが有望なトランジスタ構造となってきた。
【０００３】
ＦｉｎＦＥＴは縦型チャネルを有し垂直な二側面にチャネルを形成し電流の接続をダブルゲートもしくはトライゲートで制御することができる。従って、従来のプレーナーチャネルトランジスタよりも効率がよい。
【０００４】
高精密なＦｉｎＦＥＴ素子の製造には、フォトリソグラフィやＥ光線の高価で進んだ製造過程がいまだに必要である。しかしながら、この進んだ製造工程のスループットを上げるのは難しく、大量生産には不利である。現在の製造方法の一つとして、始めにチャネルをエッチングし、それからチャネルの線幅を酸化によって縮小するものがある。しかし、この方法で形成された素子は均一性に乏しく、品質をコントロールするのが困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は縦型チャネルメモリーとその製造方法および稼働方法に関する。チャネルの幅が１０ｎｍ〜６０ｎｍである縦型チャネルトランジスタ構造は露光によって形成された素子ピッチ幅を変えずに製造される。本発明は、プログラミングや読み込みの最中に短チャンネル効果やドレインに起因する障壁低下（ｄｒａｉｎ  ｉｎｄｕｃｅｄ  ｂａｒｒｉｅｒ  ｌｏｗｅｒｉｎｇ）ＤＩＢＬ効果を引き起こさずに効果的に駆動電流を上げる。それによって形成されたＦｉｎＦＥＴトランジスタはサイズが小さいため、メモリー密度が飛躍的に上がる。さらに、本発明は、ＢＥ−ＳＯＮＯＳメモリーと呼ばれる、バンドギャップエンジニアリング構造を持つＳＯＮＯＳメモリーを提供する。ＳＯＮＯＳ構造をもった従来の縦型チャネルメモリーと比較して、ＢＥ−ＳＯＮＯＳ構造をもった縦型チャネルメモリーは稼働速度が速く、オペレーティングウィンドーの幅も広い。ＢＥ−ＳＯＮＯＳ構造を有した縦型チャネルメモリーは、電荷をローカルに持つことができ、ＭＬＣメモリーを得るため、オペレーティングウィンドーの範囲を広げることができる。
【課題を解決するための手段】
【０００６】
本発明に係る第一の観点においては、基板、チャネル、キャップ層、多層構造、第一端子と第二端子が含まれる縦型チャネルメモリーが提供される。
チャネルは基板から突き出ていて、頂部表面と垂直な二側面を有する。チャネルに配置されたキャップ層は、実質的にチャネルの幅と同じである。多層構造はキャップ層とチャネルの垂直な二側面に配置されている。多層構造をまたいでいるゲートはチャネルの垂直な二側面に設置されている。第一端子と第二端子は、ゲートに対してチャネルの二側面にそれぞれ設置されている。
【０００７】
本発明に係る第二の観点においては、縦型チャネルメモリーの製造方法が提供される。始めに、基板が用意される。次に、第一窒化物層が基板の上に形成される。そして、第一窒化物層がエッチングされ、第一窒化物パターン層が形成される。次に第一窒化物パターン層はトリミングされ、第二窒化物パターン層が形成される。そして、基板がエッチングされ、基板から突出したチャネルが少なくとも一つ形成される。次に、基板の頂部表面に厚い酸化物層が形成される。そして、電荷蓄積構造がチャネルの垂直な二側面に形成される。次に、ゲート材層がＯＮＯ層に形成される。そして、ゲート材層がエッチングされ、少なくとも一つのゲート、即ちフィンゲートが縦型チャネルのフィン構造に形成されるようにチャネルの垂直な二側面に位置したゲートが形成される。次に、ゲートに対してチャンネルの二側面にイオンが注入され、第一および第二端子が形成される。
【０００８】
本発明に係る第三の観点においては、メモリーの稼働方法が提供される。この稼働方法は縦型チャネルメモリーに使用される。縦型チャネルメモリーは基板から突出したチャネルを有している。チャネルは頂部表面と垂直な二側面を有している。ＯＮＯＮＯ層はチャネルに配置されている。ゲートはＯＮＯＮＯ層をまたいでチャネルの垂直二側面の上に設置されている。第一端子と第二端子はゲートに対してチャネルの二側面に設置されている。この稼働方法は以下の工程を含む。初めに、縦型チャネルメモリーをプログラムするために第一バイアスをゲートにかける。次に、縦型チャネルメモリーを消去するために、第一バイアスとは極性が反対の第二バイアスをゲートにかける。
【発明を実施するための最良の形態】
【０００９】
本発明は以下の好ましいが限定されない実施形態の詳細な説明において明確になる。以下の説明は添付の図面に基づくものである。
【００１０】
図１Ａは、本発明の第一実施形態に係る縦型チャネルメモリーの平面図である。
【００１１】
図１Ｂは、図１Ａにおける断面線ＡＡ’に沿った断面図である。
【００１２】
図２Ａから２Ｊは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【００１３】
図３は、本発明の第一実施形態に係る製造工程をフローチャートで表したものである。
【００１４】
図４Ａは、第二実施形態に係る縦型チャネルメモリーの平面図である。
【００１５】
図４Ｂは、図４Ａにおける断面線ＢＢ’に沿っての断面図である。
【００１６】
図５Ａから５Ｊは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【００１７】
図６は、本発明の第二実施形態に係る縦型チャネルメモリー製造工程をフローチャートで表したものである。
【００１８】
図７Ａは、本発明の第三実施形態に係る第一縦型チャネルメモリーの断面図である。
【００１９】
図７Ｂは、本発明の第三実施形態に係る第二縦型チャネルメモリーの
断面図である。
【００２０】
図８Ａは、本発明の第三実施形態の縦型チャネルメモリーと従来の縦型チャネルメモリーにおける閾値電圧に対するプログラミングにかかる時間の相関曲線を比較したものである。
【００２１】
図８Ｂは、本発明の第三実施形態の縦型チャネルメモリーと従来の縦型チャネルメモリーにおける、閾値電圧に対する削除にかかる時間の相関曲線を比較したものである。
【００２２】
図９は、ＢＥ−ＳＯＮＯＳ縦型チャネルメモリーと従来のＳＯＮＯＳ縦型チャネルメモリーの閾値電圧に対する記憶保持時間の相関曲線を比較したものである。
【発明の詳細な説明】
【００２３】
第一実施形態
図１Ａと図１Ｂを参照する。図１Ａは、本発明の第一実施形態の縦型チャネルメモリーの平面図である。図１Ｂは、図１Ａにおける断面線ＡＡ’に沿った断面図である。図１Ｂに示されているように、縦型チャネルメモリー１００は、基板１１０ａ、基板１００ａから突き出たチャネル１１２とチャネル１１２の上にあるキャップ層１４０を含む。チャネル１１２は、上表面１１２ａと垂直な二側面１１２ｂを有している。チャネル１１２は実質的にキャップ層１４０と同じ幅を持っている。本発明の本実施形態において、製造工程の中間生成物であるキャップ層１４０は二酸化ケイ素（ＳｉＯ２）層と窒化ケイ素（ＳｉＮ）層を含み、二酸化ケイ素層の上に窒化ケイ素層がある。適切な厚みを持ったキャップ層１４０は、ゲートから電子が侵入してくるのを防ぐため、デュアルチャネル縦型メモリーの形成に寄与し、チャネル１１２の電界を均一にし、チャネル１１２からリーク電流が作られるのを防ぐ。多層構造、すなわち、本発明の本実施形態における酸化物―窒化物―酸化物（ＯＮＯ）層１６０は、チャネル１１２の垂直な二側面１１２ｂにあり、酸化物層１６１、窒化物層１６２，酸化物層１６３を含み、酸化物層１６１と酸化物層１６３が窒化物層１６２を挟む。ＯＮＯ層１６０は、電荷蓄積構造としてキャップ層１４０の上にあり、フィン（ｆｉｎ）構造のチャネル１１２をまたいでいる。酸化物層１６１と酸化物層１６３は、二酸化ケイ素からできている。窒化物層１６２は電荷を取り込む層であり、本発明の本実施形態においては、窒化ケイ素からできている。さらに、窒化物層１６２は、酸化アルミニウム（Ａｌ２Ｏ３）もしくは高誘電率を持つ物質からも作ることが可能である。ＯＮＯ層１６０は、縦型チャネルメモリー１００がデータのプログラミングや消去の機能を持つことを可能にする電荷蓄積構造である。ゲート１７０ａは、窒化物層１６２をまたいでいる、つまり、ゲート１７０ａは、フィン構造のチャネル１１２の上に位置している。ゲート１７０ａを使って、電流の接続をそれぞれ制御することができる二つの垂直な側面１１２があることから、縦型チャネルメモリー１００はダブルゲート構造と呼ばれる。ゲート１７０ａは、Ｎ＋ポリシリコン、Ｐ＋ポリシリコン、金属化合物または金属から作ることができる。図１Ａで示されているように、第一端子１９２と第二端子１９４は、ゲート１７０ａに対してチャネル１１２の二側面にそれぞれ位置している。本発明の本実施形態は、ＮＡＮＤアレイメモリー構造で例示されており、端子１９２と端子１９４は、それぞれソースとドレインまたはドレインとソースである。さらに、二つの縦型チャネルメモリー１００の間にあるソースとドレインはどれも共通ソースと共通ドレインである。チャネル１１２の線幅はおおよそ１０ｎｍから６０ｎｍの範囲である。
【００２４】
さらに、図１Ｂに示されるように、縦型チャネルメモリー１００は基板１１０ａの上に位置する厚膜酸化物層１５０を持つ。本発明の本実施形態においては、厚膜酸化物層１５０は酸化ケイ素からできている。厚膜酸化物層１５０は、基板１１０ａが電気的に接続されるのを防ぐことにより、リーク電流の発生を防止する。
【００２５】
本発明の実施形態の適用例として、以下のＮＡＮＤの製造工程を示す。図２Ａから図２Ｊにおいては、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程が示されている。また図３においては、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程がフローチャートで示されている。
【００２６】
まず初めに、図２Ａを参照する。工程３０１に示されるように、基板１１０が用意される。基板１１０の例としては、バルクシリコン基板やシリコンオンインシュレーター基板がある。
【００２７】
次に、図２Ｂを参照する。工程３０２に示されているように、第一窒化物層１３０が基板１１０の上に形成される。本発明の本実施形態においては、第一窒化物層１３０は窒化ケイ素からできており、他の実施形態においては、基板１１０と第一窒化物層１３０との間にパッド酸化物層１２０が形成される。なお、パッド酸化物層１２０の代わりに窒化ケイ素からなる層を形成してもよい。さらに、本発明の実施形態にはＮ型チャネルを有するトランジスタが形成されているため、Ｐ型イオンを基板１００にこの工程で注入することが可能である。そのため次の工程でチャネルを形成する際に基板１００の品質が高くなる。しかしながら、本発明の実施形態はこれに限定されるものではない。トランジスタがＰ型チャネルを持つように設計されている場合は、Ｎ型イオンが基板１００に注入される。
【００２８】
そして、図２Ｃを参照する。工程３０３に示されているように、第一窒化物層１３０がエッチングされ、第一窒化物パターン層１３０ａが形成される。本発明の本実施形態においては、第一窒化物層１３０は、窒化ケイ素から作られる。工程３０３は以下のサブ工程も含む。はじめに、第一窒化物層１３０に耐光パターン層（図示されていない）が形成される。次に、第一窒化物層１３０がエッチングされ、第一窒化物パターン層１３０ａが形成される。それから、第一耐光パターン層が除去される。こうして得られる第一窒化物パターン層１３０ａは、線幅Ｄ１を有する。この工程では、反応性イオンエッチング（ＲＩＥ）法をとることもできる。
【００２９】
次に、図２Ｄを参照する。工程３０４に示されているように、第一窒化物パターン層１３０ａがトリミングされ第二窒化物パターン層１３０ｂを形成する。トリミング後の第二窒化物パターン層１３０ｂは、線幅Ｄ２のパターンを有する。線幅Ｄ２は、約１０ｎｍから６０ｎｍの範囲内である。本工程においては、第一窒化物パターン層１３０ａをトリミングするのに、酸化ケイ素と窒化ケイ素に対するエッチング選択比に優れている、熱リン酸が使用された。
【００３０】
そして、図２Ｅを参照する。工程３０５に示されているように、基板１１０は基板１１０ａを形成するためにエッチングされ、基板１１０ａから突き出したチャネル１１２が基板１１０ａの上に形成される。チャネル１１２は、頂部表面１１２ａと、垂直な二側面を有する。本発明の実施形態においては、好ましくは、パッド酸化物層１２０がＲＩＥ法に従ってパッド酸下物層１２０ａを形成するためにエッチングされた後、基板１１０がチャネル１１２０を形成するために続いてエッチングされる。その間、パッド酸化物層１２０ａと第二窒化物パターン層１３０ｂは、まとめてキャップ層１４０と呼ばれる。
【００３１】
次に、図２Ｆを参照する。チャネル１１２の垂直な二側面１１２ｂと接する厚膜酸化物層１５０が形成される。本工程において、厚い酸化物層１５０は、高密度プラズマ（ＨＤＰ）により積層される。厚膜酸下物層１５０は、電流が厚膜酸下物層１５０の上にあるチャネル１１２の部分しか流れないように、フィンチャネルの高さを制限する。
【００３２】
そして、図２Ｇを参照する。工程３０６に示されているように、
酸化物―窒化物―酸化物（ＯＮＯ）層１６０が形成される。ＯＮＯ層１６０は、キャップ層１４０、チャネル１１２の垂直な二側面１１２ｂと厚い酸化物層１５０の上に配置されている。ＯＮＯ層１６０は、酸化物層１６１、窒化物層１６２及び酸化物層１６３とを含む。本発明の本実施形態においては、窒化物層１６２は、電荷トラッピング層として電荷蓄積構造が形成されるように、窒化ケイ素が使われる。しかしながら、窒化物層１６２には、電荷トラッピング層として、酸化アルミニウム（Ａｌ２Ｏ３）やその他の高い誘電率を持つ物質も使用することができる。
【００３３】
次に、図２Ｈを参照する。工程３０７で示されているように、ゲート材層ＯＮＯ層１６０の上に形成される。
【００３４】
そして、図２Ｉを参照する。工程３０８で示されているように、ゲート材層１７０がエッチングされて、フィン構造のチェネル１１２をまたぐゲートが少なくとも一つ形成される。工程３０８が行われる前に、好ましくは、以下の工程が行われる。初めに、第二窒化物層（図示されていない）が、ゲート材層１７０に形成される。本発明の本実施形態においては、第二窒化物層は、窒化ケイ素からなる。次に、第二耐光パターン層（図示されていない）が、第二窒化物層の上に形成される。そして、第二窒化物層がエッチングされ、第三窒化物パターン層１８０が形成される。次に、第二耐光パターン層が除去される。そして、第三窒化物パターン層１８０がトリミングされ、第四窒化物パターン層１８０ａが形成される。続いて、図２Ｊを参照する。ゲート材層１７０は、第四窒化物パターン層１８０ａのパターンに従ってエッチングされ、ゲート１７０ａが形成される。ゲート１７０ａが形成された後に、好ましくは第四窒化物パターン層１８０ａを除去する。したがって、線幅は約１０ｎｍから６０ｎｍの範囲のゲート構造が形成される。
【００３５】
次に、工程３０９で示されているように、第一端子１９２と第二端子１９４を形成するために、ゲート１７０ａに対してチャネル１１２の二側面にイオンが注入される。ここまでで、主構造の縦型チャネルメモリー１００を有するＮＡＮＤメモリーアレイが完成する。本発明の本実施形態は、Ｎ型チャネルトランジスタの形成によって例示されているので、Ｎ型ドーパントは本工程で添加される。トランジスタがＰ型チャネルを有するように設計さている場合は、Ｐ型ドーパントが添加される。
第二実施形態
【００３６】
図４Ａと図４Ｂを参照する。図４Ａは、本発明の第二実施形態に係る縦型チャネルメモリーの平面図である。図４Ｂは、図４Ａの断面図線ＢＢ‘に沿った断面図である。本発明の本実施形態の縦型チャネルメモリー２００は、キャップ層１４０が取り除かれているところが、第一実施形態の縦型チャネルメモリー１００と違っている。縦型チャネルメモリー１００と共通しているその他の素子については、同じ番号が使用されているため、その機能はここで反復しない。
【００３７】
酸化キャップ層１４０が取り除かれているため、ゲート１７０ａによって電流の接続を制御することができるチャネル１１２は、トライゲート構造と呼ばれる。
【００３８】
本発明の本実施形態の適用例として、下記にＮＡＮＤメモリーアレイの製造工程で示す。図５Ａから図５Ｊにおいては、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程が示されている。さらに、図６には、本発明の第二実施形態に係る、縦型チャネルメモリーの製造工程のフローチャートが示されている。
【００３９】
はじめに、図５Ａを参照する。工程６０１で示されているように、基板１１０が用意される。
【００４０】
次に、図５Ｂを参照する。工程６０２に示されているように、基板１１０の上に第一窒化物層１３０が形成される。本発明の本実施形態においては、好ましくは、パッド酸化物層１２０が基板１１０と第一窒化物層１３０の間に形成される。さらに、本発明の本実施形態では、Ｎ型チャネルを有するトランジスタが形成されるため、次の工程でチャネルを形成する際に基板１１０の質が高くなるようにＰ型イオンが基板１１０に注入される。しかしながら、本発明の本実施形態はこれに限定されない。トランジスタがＰ型チャネルを有するように設計されている場合は、Ｎ型イオンが基板１１０に注入される。
【００４１】
そして、図５Ｃを参照する。工程６０３に示されているように、第一窒化物層１３０がエッチングされ、第一窒化物パターン層１３０ａが形成される。工程６０３は、以下の工程を含む。第一耐光パターン層（図示されていない）が、第一窒化物層１３０の上に形成される。次に、第一窒化物層１３０が、第一窒化物パターン層１３０ａを形成するためにエッチングされる。そして、第一耐光パターン層が取り除かれる。その結果の第一窒化物パターン層１３０ａは、線幅Ｄ１のパターンを有する。
【００４２】
次に、図５Ｄを参照する。工程６０４に示されるように、第一窒化物パターン層１３０ａがトリミングされ、第二窒化物パターン層１３０ｂを形成する。こうして得られるトリミング後の第二窒化物パターン層１３０ｂは、線幅Ｄ２がおおよそ１０ｎｍから６０ｎｍのパターンを有する。
【００４３】
そして、図５Ｅを参照する。工程６０５に示されているように、基板１１０をエッチングして基板１１０ａを形成し、基板１１０ａから突き出ているチャネル１１２が基板１１０ａの上に形成される。チャネル１１２は、頂部表面１１２ａと垂直な二側面１１２ｂを有する。本発明の本実施形態において、好ましくは、ＲＩＥ法に従ってパッド酸化物層１２０ａがパッド酸化物層１２０からエッチングされて形成された後、基板１１０がチャネル１１２を形成するために続いてエッチングされる。その間、パッド酸化物層１２０ａと第二窒化パターン物層１３０ｂは、まとめてキャップ層１４０と呼ばれる。
【００４４】
次に、図５Ｆを参照する。厚膜酸化物層１５０は、基板表面が電気的に接続されるのを防ぐことにより、リーク電流の発生を防止する。工程６０６に示されているように、チャネル１１２の上にある第二窒化物パターン物層１３０ｂとパッド酸化物層１２０ａからなるキャップ層１４０が取り除かれる。この工程は、熱リン酸（Ｈ３ＰＯ４）で達成することも可能である。その間に、好ましくは、パッド酸化物層１２０ａが取り除かれる。この工程は、フッ化水素酸（ＨＦ）で達成することができる。第二窒化物パターン層１３０ｂとパッド酸化物層１２０ａの除去は、厚い酸化物層１５０の形成の前でも後でもよい。
【００４５】
そして、図５Ｇを参照する。工程６０７で示されているように、
酸化物―窒化物―酸化物（ＯＮＯ）層１６０が形成される。ＯＮＯ層１６０は、チャネル１１２の垂直な二側面１１２ｂと厚い酸化物層１５０の上に配置されている。ＯＮＯ層１６０は、酸化物層１６１、窒化物層１６２，酸化物層１６３を含む。本発明の本実施形態においては、窒化物層１６２は、電荷トラッピング層として窒化ケイ素を使用している。しかしながら、窒化物層１６２は、電荷蓄積構造を形成するのに酸化アルミニウム（Ａｌ２Ｏ３）または高誘電率を持つ物質を電荷トラッピング層として使用することも可能である。
【００４６】
次に、図５Ｈを参照する。工程６０８に示されるように、ゲート材層１７０がＯＮＯ層１６０の上に形成される。
【００４７】
そして、図５Ｉを参照する。工程６０９で示されているように、ゲート材層１７０がエッチングされ、チャネル１１２の垂直な二側面１１２ｂと上表面１１２ａの上に配置されたゲート１７０ａが少なくとも一つ形成される。好ましくは、以下の工程を工程６０９のまえに行う。はじめに、第二窒化物層（図示されていない）がゲート材層１７０の上に形成される。次に、第二耐光パターン層（図示されていない）が第二窒化物層の上に形成される。そして、第二窒化物層がエッチングされ、第三窒化物層１８０が形成される。次に、第二耐光パターン層が取り除かれる。そして、第三窒化物パターン層１８０がトリミングされ、第四窒化物パターン層１８０ａが形成される。そして、図５Ｊを参照すると、ゲート材層１７０は、第四窒化物パターン層１８０ａのパターンに従ってエッチングされ、ゲート層１７０ａが形成される。好ましくは、第四窒化物パターン層１８０ａが除去される工程は、ゲート層１７０ａが形成された後に行う。
【００４８】
次に、工程６１０に示されているように、ゲート１７０ａに対してチャネル１１２の二側面にイオンが注入され、第一端子１９２と第二端子１９４が形成される。ここまでで、縦型チャネルメモリー２００を有するＮＡＮＤメモリアレイの主構造が完成する。
第三実施形態
【００４９】
図７Ａと図７Ｂを参照する。図７Ａは、本発明の第三実施形態に係る第一縦型チャネルメモリーの断面図である。図７Ｂは、本発明の第三実施形態に係る第二縦型チャネルメモリーの断面図である。本発明の本実施形態における縦型チャネルメモリー３００と４００は、第一実施形態の縦型チャネルメモリー１００と第二実施形態の縦型チャネルメモリー２００のＯＮＯ層１６０が、少なくとも四つの層を含む多層構造に変えられており、チャネル１１２の上に配置されている障壁層、トンネル層、電荷トラッピング層、ともう一つの障壁層が順に積まれた多層構造であるという点において違っている。第三実施形態においては、多層構造は５つの層、すなわち、チャネル１１２の上に配置された第一障壁層、トンネル層、第二障壁層、電荷トラッピング層及び第三障壁層が順に積まれた多層構造を有するＯＮＯＮＯ層３６０であり、前記トンネル層は、前記第一障壁層と前記第二障壁層との間に位置し、前記電荷トラップ層は、前記第二障壁層と前記第三障壁層との間に位置する。したがって、バンドキャップ（ＢＥ−ＳＯＮＯＳ）構造を持つメモリーが形成される。縦型チャネルメモリー３００と縦型メモリー４００の素子で縦型チャネルメモリー１００と縦型チャネルメモリー２００と共通の素子は、同じ番号が用いられており、ここではその機能については繰り返さない。
【００５０】
ＯＮＯＮＯ層３６０は、酸化物層３６１を第一障壁層として、窒化物層３６２をトンネル層として、酸化物層３６３を第二障壁層として、窒化物層３６４を電荷トラッピング層として、酸化物層３６５を第三障壁層として有する。すなわち、ＯＮＯ層１６０の酸化物層１６１が酸化物層３６１、窒化物層３６２，酸化物層３６３によって置換されているため、より優れた稼働特性が得られる。また、窒化物層３６２は、トンネル層としてポリシリコン層に代替できる。ＯＮＯＮＯ層３６０の窒化物層３６４は、電荷トラッピング層として酸化アルミニウムまたは高誘電率を持つ物質を用いることが可能である。酸化物層３６１のような第一障壁層の厚みは、２０オングストローム（Å）未満である。第一障壁層の厚みは、好ましくは、５Åから２０Åの範囲内である。より好ましくは、第一障壁層の厚みは１５Å未満である。窒化物層３６２のようなトンネル層の厚みは２０Å未満で、好ましくは、１０Åから２０Åの範囲内である。酸化物層３６３のような第二障壁層の厚みは２０Å未満であり、好ましくは、１５Åから２０Åの範囲内である。
【００５１】
図８Ａは、本発明の第三実施形態の縦型チャネルメモリーと従来の縦型チャネルメモリーの閾値電圧に対するプログラミング時間の相関曲線を比較したものである。図８Ｂは、本発明の第三実施形態の縦型チャネルメモリーと従来の縦型チャンネルメモリーの閾値電圧に対する消去にかかる時間の相関曲線を比較したものである。図８Ａに示されているように、同じゲート電圧Ｖｃをかけると、ＢＥ−ＳＯＮＯＳ構造を持った本発明の本実施形態の縦型チャネルメモリーは、従来のＳＯＮＯＳ構造を有した縦型チャネルメモリーに比べて閾値電圧が早く増加する。したがって、結果としてプログラミングのスピードが速くなる。図８Ｂに示されているように、同じゲート電圧ＶＧをかけると、ＢＥ−ＳＯＮＯＳ構造を持った本発明の本実施形態の縦型チャネルメモリーは、従来のＳＯＮＯＳ構造を有した縦型チェネルメモリーに比べて、閾値電圧を早く減少させる。この結果、消去にかかる時間が早くなる。
【００５２】
図８Ｂで示されているように、ＢＥ−ＳＯＮＯＳ構造を有した縦型チャネルメモリーは、負の閾値電圧になるまで消去することができるため、オペレーティングウィンドーの範囲を大幅に広げ、マルチレベルセル（ＭＬＣ）メモリーの機能を達成する。ＢＥ−ＳＯＮＯＳ構造のＮＡＮＤメモリアレイが使用された場合、消去の際に閾値電圧を負にすることができるため、チャネルを反転させてゲートに余分なバイアスをかけずに起動することが可能で、そのため、稼働手順が簡略化され電力消費を低減する。
【００５３】
図９は、ＢＥ−ＳＯＮＯＳ縦型チャネルメモリーと従来の縦型チャネルメモリーの、閾値電圧に対する記憶保持時間の相関曲線を比較している。図９で示されているように、周囲温度１５０℃において、ＢＥ−ＳＯＮＯＳ縦型チャネルメモリーと従来のＳＯＮＯＳ縦型チャネルメモリーの、異なったプログラミング−削除サイクル下における閾値電圧の変化が表されている。ＢＥ−ＳＯＮＯＳ縦型チャネルメモリーがより安定した閾値電圧を保てることが見られるが、特に高い閾値電圧において非常によく機能する。
【００５４】
同様に、ＮＡＮＤメモリアレイの製造工程を例にとる。本発明の本実施形態における縦型チャネルメモリー３００および４００は、ＯＮＯ層１６０を形成する工程における縦型チャネルトランジスタ構造１００および２００と工程３０６と工程６０７において、主にその製造工程が異なる。本発明の本実施形態において、ＯＮＯ層３６０は、チャネル１１２の垂直な二側面１１２ｂと、厚い酸化物層１５０の上に形成されている。第一実施形態と第二実施形態と共通する他の工程はここでは繰り返さない。
【００５５】
ＢＥ−ＳＯＮＯＳ構造を有する縦型チャネルメモリーの稼働方法としては、データのプログラムには、ポジティブ・ファウラー・ノルドハイム（＋ＦＮ）稼働法が採用される。すなわち縦型チャネルメモリー３００と４００をプログラムするために、１０Ｖ超の第一バイアスがゲート１７０ａかけられる。一方で、ネガティブ・ファウラー・ノルドハイム（−ＦＮ）稼働法がデータを消去するのに採用される。すなわち、第一バイアスとは極性が反対の第二バイアスが、縦型チャネルメモリー３００と４００のゲート１７０ａにかけられる。その第二バイアスは−１０Ｖよりも小さい。このような稼働方法は、稼働電流を低減し、電力消費を低減し、チャネル付近の酸化物層３６１の損傷を避け、さらに製品の信頼性を高める。
【００５６】
さらに、ＢＥ−ＳＯＮＯＳ構造を有した縦型チャネルメモリーは、チャネル熱電子注入（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ  ｉｎｊｅｃｔｉｏｎ，ＣＨＥＩ）法に従ってプログラムされる。すなわち、縦型チャネルメモリー３００または４００は、ゲート１７０ａに第一バイアスをかけることでプログラムされ、第一バイアスと極性が同一の第三バイアスが第一端子１９２もしくは第二端子１９４にかけられ、その第一バイアスは７Ｖより大きく、第三バイアスは３．２Ｖより大きい。同様に、ＢＥ−ＳＯＮＯＳ構造を有した縦型チャネルメモリーは、バンド間ホットホール（ＢＴＢＨＨ）法にしたがって削除される。すなわち、縦型チャネルメモリー３００または４００は、第一バイアスと極性が反対の第二バイアスがゲート１７０ａにかけられることで削除され、さらに、第一バイスと極性が同じの第四バイアスが第一端子１９２と第二端子１９４にかけられ、その第二バイアスは０Ｖより小さく、第四バイアスは１０．６Ｖより大きい。窒化物キャップがローカルに電荷を持つことができるため、上記の稼働方法では、異なるビットをソースまたはドレイン付近のＯＮＯＮＯ層３６０部分に蓄積することで、デュアルビットメモリーを実現することができる。本発明の本実施形態においては、ＢＥ−ＳＯＮＯＳ構造を有する縦型チャネルメモリーは、チャネル熱電子注入（ＣＨＥＩ）法に従ってプログラムされ、またＢＥ−ＳＯＮＯＳ構造を有した縦型チャネルメモリーは、バンド間ホットホール法に従って消去されるが、本発明はこれに限定されない。縦型チャネルメモリーは、ホール注入法でプログラムすることも可能で、電子注入法で消去することも可能である。
【００５７】
上記の実施形態において開示された縦型チャネルメモリーとその製造方法および稼働方法においては、チャネルの幅が１０ｎｍから６０ｎｍの範囲内にある縦型チャネルトランジスタが、露光によって形成された素子のピッチを変えずに製造できるように、窒化物によって形成されたパターンの線幅をさらに縮めるのに熱リン酸を使用する。本発明は、プログラミングや読み込みの際に短チャンネル効果やＤＩＢＬ効果を引き起こさずに駆動電流を効果的に増加させる。それによって形成されたフィンＦＥＴトランジスタはサイズが小さく、したがって、記憶密度が非常に高くなる。その結果、本発明の技術によれば、高価な露光装置を使用することなく、幅の狭いチャネルを有するトランジスタ構造を製造することが可能になる。本発明に使用されている堅い表面には、窒化ケイ素が使われており、従来の耐光層よりもイオンの衝撃に耐えるため、本発明においては、耐光層を厚くすることなくエッチングすることができ、結果的に均一な半導体素子ができる。ＢＥ−ＳＯＮＯＳ構造を有する縦型チャネルメモリーは、ローカルに電荷を蓄えることができ、さらにＭＬＣメモリーを得るためにオペレーティングウィンドーの幅を広げることができる。稼働方法である＋ＦＮプログラミング法と−ＦＮ消去法は、稼働電流の低減、消費電力の低減、チャネルの付近の最下層の酸化物層が損傷を避け、さらに製品の信頼性を向上するという利点がある。
【００５８】
本発明は、例示と好ましい実施形態を使って説明されたが、本発明はこれに限定されるものではない。逆に、種々の変更、類似した組み合わせや手順も含むことを意図したものであり、従って、添付の請求項の範囲は、種々の変更、類似した組み合わせや手順も包含するように広義な解釈許容するものである。
【図面の簡単な説明】
【００５９】
【図１Ａ】図１Ａは、本発明の第一実施形態に係る縦型チャネルメモリーの平面図である。
【図１Ｂ】図１Ｂは、図１Ａにおける断面線ＡＡ’に沿った断面図である。
【図２Ａ】図２Ａは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｂ】図２Ｂは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｃ】図２Ｃは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｄ】図２Ｄは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｅ】図２Ｅは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｆ】図２Ｆは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｇ】図２Ｇは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｈ】図２Ｈは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｉ】図２Ｉは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図２Ｊ】図２Ｊは、本発明の第一実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図３】図３は、本発明の第一実施形態に係る製造工程をフローチャートで表したものである。
【図４Ａ】図４Ａは、第二実施形態に係る縦型チャネルメモリーの平面図である。
【図４Ｂ】図４Ｂは、図４Ａにおける断面線ＢＢ’に沿っての断面図である。
【図５Ａ】図５Ａは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｂ】図５Ｂは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｃ】図５Ｃは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｄ】図５Ｄは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｅ】図５Ｅは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｆ】図５Ｆは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｇ】図５Ｇは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｈ】図５Ｈは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｉ】図５Ｉは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図５Ｊ】図５Ｊは、本発明の第二実施形態に係る縦型チャネルメモリーの製造工程を表したものである。
【図６】図６は、本発明の第二実施形態に係る縦型チャネルメモリー製造工程をフローチャートで表したものである。
【図７Ａ】図７Ａは、本発明の第三実施形態に係る第一縦型チャネルメモリーの断面図である。
【図７Ｂ】図７Ｂは、本発明の第三実施形態に係る第二縦型チャネルメモリーの断面図である。
【図８Ａ】図８Ａは、本発明の第三実施形態の縦型チャネルメモリーと従来の縦型チャネルメモリーにおける閾値電圧に対するプログラミングにかかる時間の相関曲線を比較したものである。
【図８Ｂ】図８Ｂは、本発明の第三実施形態の縦型チャネルメモリーと従来の縦型チャネルメモリーにおける、閾値電圧に対する削除にかかる時間の相関曲線を比較したものである。
【図９】図９は、ＢＥ−ＳＯＮＯＳ縦型チャネルメモリーと従来のＳＯＮＯＳ縦型チャネルメモリーの閾値電圧に対する記憶保持時間の相関曲線を比較したものである。
【図１Ａ】
0005696960.tif 000002
【図１Ｂ】
0005696960.tif 000003
【図２Ａ】
0005696960.tif 000004
【図２Ｂ】
0005696960.tif 000005
【図２Ｃ】
0005696960.tif 000006
【図２Ｄ】
0005696960.tif 000007
【図２Ｅ】
0005696960.tif 000008
【図２Ｆ】
0005696960.tif 000009
【図２Ｇ】
0005696960.tif 000010
【図２Ｈ】
0005696960.tif 000011
【図２Ｉ】
0005696960.tif 000012
【図２Ｊ】
0005696960.tif 000013
【図３】
0005696960.tif 000014
【図４Ａ】
0005696960.tif 000015
【図４Ｂ】
0005696960.tif 000016
【図５Ａ】
0005696960.tif 000017
【図５Ｂ】
0005696960.tif 000018
【図５Ｃ】
0005696960.tif 000019
【図５Ｄ】
0005696960.tif 000020
【図５Ｅ】
0005696960.tif 000021
【図５Ｆ】
0005696960.tif 000022
【図５Ｇ】
0005696960.tif 000023
【図５Ｈ】
0005696960.tif 000024
【図５Ｉ】
0005696960.tif 000025
【図５Ｊ】
0005696960.tif 000026
【図６】
0005696960.tif 000027
【図７Ａ】
0005696960.tif 000028
【図７Ｂ】
0005696960.tif 000029
【図８Ａ】
0005696960.tif 000030
【図８Ｂ】
0005696960.tif 000031
【図９】
0005696960.tif 000032