(57)【特許請求の範囲】
【請求項１】
複数のパルス信号によって整列されたデータが載せられる複数のデータラインと、
複数の伝達ラインと、
相関信号に応じて前記複数のデータラインのデータを前記複数の伝達ラインに伝達するデータ伝達部と、
前記複数の伝達ラインにおいて、複数の伝送信号のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部と、
コマンド印加時に、前記複数の伝送信号のうちの１つの伝送信号の論理値とレイテンシ値とを利用して、前記相関信号を生成する相関信号生成部と、
前記コマンドが前記相関信号生成部に印加されると、前記複数のパルス信号を順に活性化するパルス信号生成部と、
を備えることを特徴とする集積回路。
【請求項２】
前記複数のデータラインは、複数の第１タイプのデータラインと１つ以上の第２タイプのデータラインとを含み、
前記複数のパルス信号は、前記複数の第１タイプのデータラインに対応する複数の第１パルス信号と、前記１つ以上の第２タイプのデータラインに対応する１つ以上の第２パルス信号とを含むことを特徴とする請求項１に記載の集積回路。
【請求項３】
前記集積回路が、前記コマンドに応答して出力するデータの個数が２Ｎ個である場合の第１動作モードと、前記コマンドに応答して出力するデータの個数が２Ｎ個でない場合の第２動作モードとを有することを特徴とする請求項２に記載の集積回路。
【請求項４】
前記パルス信号生成部が、
前記第１動作モードでは、前記１つ以上の第１パルス信号を順に活性化して前記１つ以上の第２パルス信号を活性化させず、
前記第２動作モードでは、前記１つ以上の第１パルス信号を順に活性化した後、前記１つ以上の第２パルス信号を順に活性化させるように構成されていることを特徴とする請求項３に記載の集積回路。
【請求項５】
前記複数のデータラインには、
前記複数のパルス信号のうち自身に対応するパルス信号と、前記データのうち自身に対応するデータがアンドゲートを通過した出力が載せられることを特徴とする請求項１に記載の集積回路。
【請求項６】
前記第１動作モードでは、前記複数の第１タイプのデータラインには前記整列されたデータが載せられ、前記１つ以上の第２タイプのデータラインには前記整列されたデータが載せられず、
前記第２動作モードでは、前記複数の第１タイプのデータラインおよび前記１つ以上の第２タイプのデータラインのすべてに、前記整列されたデータが載せられることを特徴とする請求項３に記載の集積回路。
【請求項７】
前記コマンドが、
データの出力をともなうコマンドであり、前記コマンドに応答して出力されるデータの個数に対応する時間ごとに印加されるように構成されていることを特徴とする請求項１に記載の集積回路。
【請求項８】
前記複数の伝達ラインのうち所定の伝達ラインが、
自身に伝達されたデータを所定の遅延値の分だけ遅延するように構成されていることを特徴とする請求項１に記載の集積回路。
【請求項９】
前記レイテンシが、
前記コマンドの印加時点から前記データ出力部で前記データの出力が始まる時点までの時間であることを特徴とする請求項１に記載の集積回路。
【請求項１０】
前記複数の伝送信号が順に活性化され、前記相関信号生成部が、前記複数の伝送信号のうち最初に活性化された伝送信号の論理値と前記レイテンシの値とを利用して、相関信号を生成するように構成されていることを特徴とする請求項３に記載の集積回路。
【請求項１１】
前記データ伝達部が、
前記相関信号が活性化された場合には、前記複数の第１タイプのデータラインのうち最初の第１タイプのデータラインに載せられたデータを、前記複数の伝達ラインのうち前記最初に活性化された伝送信号に対応する伝達ラインに伝達し、
前記相関信号が非活性化された場合には、前記複数の第１タイプのデータラインのうち前記最初の第１タイプのデータラインでない所定の第１タイプのデータラインに載せられたデータを、前記複数の伝達ラインのうち前記最初に活性化された伝送信号に対応する伝達ラインに伝達するように構成されていることを特徴とする請求項１０に記載の集積回路。
【請求項１２】
前記第１動作モードでは、前記複数の伝達ラインに前記第２タイプのデータラインのデータは伝達されず、
前記第２動作モードでは、前記複数の伝達ラインのうち前記相関信号によって選択された１つ以上の伝達ラインに前記第１タイプのデータラインのデータが伝達された後に、前記第２タイプのデータラインのデータが伝達されることを特徴とする請求項３に記載の集積回路。
【請求項１３】
前記１つ以上の第２タイプのデータラインに載せられたデータは、前記１つ以上の第１タイプのデータラインに載せられたデータのエラーをチェックした結果である、ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）データであることを特徴とする請求項２に記載の集積回路。
【請求項１４】
前記データ伝達部が、
選択されたデータラインに載せられたデータを出力するように、前記２つのデータラインのうち１つを選択するための、複数のデータラインのうちの２つに連結された、少なくとも１つのマルチプレクサと、
前記２つのデータラインとは異なる複数のデータラインのうち、第３データラインに載せられたデータと、前記少なくとも１つのマルチプレクサの出力とを受信するように連結された第１論理ゲートとを備えることを特徴とする請求項１に記載の集積回路。
【請求項１５】
前記第３データラインのデータと前記相関信号とを受信するように構成された第２論理ゲートをさらに備え、
前記少なくとも１つのマルチプレクサは、前記相関信号を受信するように構成され、前記第１論理ゲートは、前記第２論理ゲートの出力を受信するように構成されていることを特徴とする請求項１４に記載の集積回路。
【請求項１６】
前記データ出力部が、複数の伝送信号を受信し、活性化された伝送信号に応答して、活性化された伝送信号に対応する伝達ラインに載せられたデータを出力するように構成されていることを特徴とする請求項１に記載の集積回路。
【請求項１７】
順に活性化される複数のパルス信号によって整列されたデータが載せられる複数のデータラインと、
複数の伝達ラインと、
相関信号に応じて前記複数のデータラインのデータを前記複数の伝達ラインに伝達するデータ伝達部と、
前記複数の伝達ラインにおいて、複数の伝送信号のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部と、
コマンド印加時に、前記複数の伝送信号のうちの１つの伝送信号の論理値とレイテンシ値とを利用して、前記相関信号を生成する相関信号生成部と、
を備えることを特徴とする集積回路。
【請求項１８】
前記複数のデータラインには、
前記複数のパルス信号のうち自身に対応するパルス信号と、前記データのうち自身に対応するデータがアンドゲートを通過した出力が載せられることを特徴とする請求項１７に記載の集積回路。
【請求項１９】
前記コマンドが、
データの出力をともなうコマンドであり、前記コマンドに応答して出力されるデータの個数に対応する時間ごとに印加されるように構成されていることを特徴とする請求項１７に記載の集積回路。
【請求項２０】
前記複数の伝達ラインのうち所定の伝達ラインが、
自身に伝達されたデータを所定の遅延値の分だけ遅延するように構成されていることを特徴とする請求項１７に記載の集積回路。
【請求項２１】
前記レイテンシが、
前記コマンドの印加時点から前記データ出力部で前記データの出力が始まる時点までの時間であることを特徴とする請求項１７に記載の集積回路。
【請求項２２】
前記複数の伝送信号が順に活性化され、前記相関信号生成部が、前記複数の伝送信号のうち最初に活性化された伝送信号の論理値と前記レイテンシの値とを利用して、相関信号を生成するように構成されていることを特徴とする請求項１７に記載の集積回路。
【請求項２３】
前記データ伝達部が、
前記相関信号が活性化した場合には、前記複数のデータラインのうち最初のデータラインに載せられたデータを、前記複数の伝達ラインのうち前記最初に活性化された伝送信号に対応する伝達ラインに伝達し、
前記相関信号が非活性化された場合には、前記複数のデータラインのうち前記最初のデータラインでない所定のデータラインに載せられたデータを、前記複数の伝達ラインのうち前記最初に活性化された伝送信号に対応する伝達ラインに伝達することを特徴とする請求項２２に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路に関するものである。
【背景技術】
【０００２】
集積回路の高速化に対する要求はますます大きくなっているが、集積回路の高速化には物理的な制約がともなっている。メモリ装置の例をあげれば、メモリ装置内のコア領域（メモリセルアレイ領域）のアクセスタイムには物理的な限界がある。そのためメモリ装置は、内部的にはデータを並列で処理し、データの入／出力時にはデータを直列化して高速で入／出力する方式を用いることによって、コア領域の物理的な限界を克服している。したがって、メモリ装置では、内部的に並列処理されたデータを直列に変換してチップの外部に出力するために、並列−直列変換回路が使用される。メモリ装置以外の様々な集積回路においても、各々の必要性に応じて、チップ（システム）の内部的にデータの並列−直列変換がなされている。
【０００３】
図１は、４個の並列データが直列に変換される過程を示した図である。
【０００４】
並列−直列変換は、複数の伝達ラインＰ０ないしＰ３にあるデータを、順に１つのラインＳに伝達することによってなされる。図１に示すように、４つの伝達ラインＰ０ないしＰ３にデータＤ０ないしＤ３が載せられている場合には、４つのラインＰ０ないしＰ３のデータを１つずつ出力ラインＳに伝達しなければならない。したがって、伝達ラインＰ０ないしＰ３に整列されたデータＤ０ないしＤ３が出力ラインＳに伝達される時点を決定する信号ＣＫ０ないしＣＫ３を生成して、並列−直列変換に使用する。
【０００５】
その動作を説明すると、ＣＫ０が活性化した時点に、ラインＰ０のデータＤ０がラインＳに伝達され、ＣＫ１が活性化した時点に、ラインＰ１のデータＤ１がラインＳに伝達され、ＣＫ２が活性化した時点に、ラインＰ２のデータＤ２がラインＳに伝達され、ＣＫ３が活性化した時点に、ラインＰ３のデータＤ３がラインＳに伝達される。
【０００６】
前述したように、並列−直列変換は、複数の伝達ラインに載せられているデータを出力ラインに順に伝達することによってなされる。したがって、複数の伝達ラインから出力ラインにデータを伝達する時点を決定する信号（以下、伝送信号という）が必須的に使用される。２Ｎ：１、特に４：１又は８：１等の並列−直列変換をする場合、データを伝達する時点を決定する信号は、クロックを分周することによって簡単に生成することができる。例えば、図１のＣＫ０、ＣＫ１、ＣＫ２、ＣＫ３は、クロックＣＬＫを４分周することによって簡単に生成することができる。
【０００７】
クロックＣＬＫを４分周した伝送信号ＣＫ０、ＣＫ１、ＣＫ２、ＣＫ３を利用する４：１又は８：１並列−直列変換の場合、出力されるデータの順序と、伝送信号ＣＫ０、ＣＫ１、ＣＫ２、ＣＫ３の順序とが対応する。例えば、コマンドに応答して最初（または５番目）に出力されるデータ（以下、開始データという）は、常にＣＫ０が活性化した時点で出力される。したがって、ＣＫ０が活性化した時点で開始データを出力すれば良い。
【０００８】
ところで、ＤＤＲ４半導体メモリ装置は、バースト長（ＢＬ：Ｂｕｒｓｔ  Ｌｅｎｇｔｈ）として１０を使用する。これは必ず１０個のデータが直列で出力されなければならないことを意味し、これは並列−直列変換回路で１０：１の並列−直列変換がなされなければならないことを意味する。しかし、クロックの分周は基本的に２Ｎ以外には成り立たない。したがって、１０：１の並列−直列変換に、クロックＣＬＫを４分周（または８分周）した伝送信号ＣＫ０、ＣＫ１、ＣＫ２、ＣＫ３を利用しなければならない。
【０００９】
図２は、クロックＣＬＫを４分周した伝送信号ＣＫ０、ＣＫ１、ＣＫ２、ＣＫ３を利用して、１０個の並列データを直列に変換する過程を示した図である。
【００１０】
最初のコマンドに応答してデータが出力される過程では、開始データＤ０はＣＫ０に合わせて出力ラインＳに伝達される。２番目のコマンドに応答してデータが出力される過程では、開始データＤ０’はＣＫ２に合わせて出力ラインＳに伝達される。
【００１１】
すなわち、開始データをラインＳに伝達する伝送信号が、周期的に変化することになる。これにともない、連続的に入力されるコマンドに応答して１０個ずつデータを連続的に出力する場合、開始データを伝達する伝送信号を周期的に変えなければならない。これのために、集積回路内部の並列−直列変換回路の構成は複雑となる。また、このように構成された並列−直列変換回路を利用して８個ずつデータを出力し、並列−直列変換回路に様々な機能（ｆｕｎｃｔｉｏｎ）が追加される場合に、並列−直列変換回路の複雑性は幾何級数的に増加し、結果的に、集積回路の面積および複雑性が幾何級数的に増加するという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、１つのコマンドに応答して出力される複数のデータが２Ｎ個の場合と２Ｎ個でない場合との何れの場合でも、簡単な構成で複数のデータを並列−直列変換して出力することができる並列−直列変換回路を提供する。
【課題を解決するための手段】
【００１３】
本発明による集積回路は、複数のパルス信号によって整列されたデータが載せられる複数のデータラインと、複数の伝達ラインと、相関信号に応じて前記複数のデータラインのデータを前記複数の伝達ラインに伝達するデータ伝達部と、前記複数の伝達ラインにおいて、複数の伝送信号のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部と、コマンド印加時に、前記複数の伝送信号のうちの１つの伝送信号の論理値とレイテンシ値とを利用して、前記相関信号を生成する相関信号生成部と、前記コマンドが前記相関信号生成部に印加されると、前記複数のパルス信号を順に活性化するパルス信号生成部とを備えている。
【００１４】
また本発明による集積回路は、複数のデータラインと、複数の伝達ラインと、相関信号に応じて前記複数のデータラインのデータを前記複数の伝達ラインに伝達するデータ伝達部と、前記複数の伝達ラインにおいて、複数の伝送信号のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部と、コマンド印加時に、前記複数の伝送信号のうちの１つの伝送信号の論理値とレイテンシ値とを利用して、前記相関信号を生成する相関信号生成部とを備えている。
【発明の効果】
【００１５】
本発明は、コマンドの印加時に予め定められた伝送信号の論理値およびレイテンシの値を利用して、最初に出力するデータをどの伝送信号に応答して出力させるのかを決定する。
【００１６】
このような方法を利用して、簡単な構成および制御のみで、１つのコマンドに応答して出力される複数のデータが２Ｎ個である場合と２Ｎ個でない場合との何れの場合にも、複数のデータを並列−直列変換して出力するための制御が可能になるという効果がある。
【図面の簡単な説明】
【００１７】
【図１】４個の並列データが直列に変換される過程を示した図である。
【図２】クロックＣＬＫを４分周した伝送信号ＣＫ０、ＣＫ１、ＣＫ２、ＣＫ３を利用して、１０個の並列データを直列に変換する過程を示した図である。
【図３】本発明の一実施形態による集積回路の構成図である。
【図４】パルス信号生成部３４０およびデータ維持部３５０の構成図である。
【図５Ａ】バースト長が１０の場合（第２動作モード）の集積回路の動作を説明する波形図である。
【図５Ｂ】バースト長が１０の場合（第２動作モード）の集積回路の動作を説明する波形図である。
【図６】バースト長が８の場合（第１動作モード）の集積回路の動作を説明する波形図である。
【図７】集積回路を備える電子システムの一例を簡略に示したブロック図である。
【発明を実施するための形態】
【００１８】
以下、本発明が属する技術分野の通常の知識を有する者が本発明の技術的思想を実施することができる程度に、本発明の好ましい実施形態を添付図面を参照して詳細に説明する。
【００１９】
図３は、本発明の一実施形態による集積回路の構成図である。
【００２０】
図３に示すように、集積回路は、複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１と、複数の伝達ラインＣ０ないしＣ３と、データ伝達部３２０と、データ出力部３３０と、相関信号生成部３１０と、パルス信号生成部３４０とを備える。
【００２１】
複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１には、複数のパルス信号Ｐ０ないしＰ４によって整列されたデータが載せられる。データ伝達部３２０は、相関信号ＭＡＴに応じて、複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１のデータを複数の伝達ラインＣ０ないしＣ３に伝達する。データ出力部３３０は、複数の伝達ラインＣ０ないしＣ３において、複数の伝送信号ＣＫ０ないしＣＫ３のうち、活性化した伝送信号に対応する伝達ラインのデータを出力する。相関信号生成部３１０は、コマンドＣＭＤ印加時に、複数の伝送信号Ｃ０ないしＣ３のうちの１つの伝送信号ＣＫ０の論理値とレイテンシ値とを利用して、相関信号ＭＡＴを生成する。パルス信号生成部３４０は、コマンドＣＭＤ印加時に、複数のパルス信号Ｐ０ないしＰ４を順に活性化する。また、集積回路は、データＤ０ないしＤ９が複数のパルス信号Ｐ０ないしＰ４によって複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１に整列して載せられる間、データが維持されるようにするデータ維持部３５０を備える。
【００２２】
この時、複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１は、複数の第１タイプのデータラインＡ０ないしＡ３と、１つ以上の第２タイプのデータラインＢ０、Ｂ１とを含み、複数のパルス信号Ｐ０ないしＰ４は、複数の第１タイプのデータラインのＡ０ないしＡ３に対応する複数の第１パルス信号Ｐ０ないしＰ３と、１つ以上の第２タイプのデータラインＢ０、Ｂ１に対応する１つ以上の第２パルス信号Ｐ４とを含む。
【００２３】
図３では、複数の第１タイプのデータラインがＡ０ないしＡ３の４つ、複数の伝達ラインがＣ０ないしＣ３の４つ、１つ以上の第２タイプのデータラインがＢ０、Ｂ１の２つの場合の一例を示した。これは設計により変更されうる。
【００２４】
以下、図３を参照して集積回路の動作を説明する。
【００２５】
本発明は、１つのコマンドに応答して出力される信号の個数が、２Ｎ個でない集積回路の場合にも適用することができる。以下では、明瞭な説明のために、集積回路がメモリ装置であって、データを出力する動作をする場合の例をあげて説明する。特に、データのバースト長（ｂｕｒｓｔ  ｌｅｎｇｔｈ）が２Ｎでない１０の場合に適用することができるメモリ装置に対して説明する。また、１０個のデータのうち、第１タイプのデータラインＡ０ないしＡ３によって伝達されるデータ（Ｄ０ないしＤ７、以下、第１タイプデータ）は、メモリセルから出力されたデータに該当し、第２タイプのデータラインＢ０、Ｂ１によって伝達されるデータ（Ｄ８、Ｄ９、以下、第２タイプデータ）は、第１タイプデータＤ０ないしＤ７のエラーの有無をチェックした結果を示すＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）データに該当する。なお、以下の説明は、本発明を明瞭に説明するための単なる一例であり、このような説明によって本発明の技術思想の範囲が限定されるものではない。
【００２６】
集積回路（以下メモリ装置）にコマンドＣＭＤが印加されると、レイテンシ（ｌａｔｅｎｃｙ）が過ぎた時点からデータが出力され始める。この時、コマンドＣＭＤはデータの出力をともなうコマンドである。レイテンシは、コマンドＣＭＤが印加される時点から、データ出力部３３０を介してデータＤ０ないしＤ９の出力が始まる時点までの時間である。集積回路は、メモリ装置の例であるが、この時コマンドＣＭＤは、リードコマンド（ｒｅａｄ  ｃｏｍｍａｎｄ）に対応する信号であり、レイテンシは、カスレイテンシ（ＣＬ；Ｃａｓ  Ｌａｔｅｎｃｙ）である。
【００２７】
コマンドＣＭＤは、そのコマンドＣＭＤに応答してデータが出力される時間ごとに印加される。コマンドＣＭＤが連続的に印加される理由は、データを連続的に出力するためであり、これはメモリ装置で一般的な動作である。コマンドＣＭＤは、バースト長が１０の場合は５クロックごとに、バースト長が８の場合は４クロックごとに印加されるが、これはバースト長に応じてｔＣＣＤ（ＣＡＳ  ｔｏ  ＣＡＳ  Ｄｅｌａｙ：あるバンクのコラムアクセスがなされ、次のコラムアクセスがなされる最小限の時間）が変わるためである。
【００２８】
以下では、メモリ装置がコマンドＣＭＤに応答して出力するデータの個数が２Ｎ個である動作モードを第１動作モードとし、メモリ装置がコマンドＣＭＤに応答して出力するデータの個数が２Ｎ個でない動作モードを第２動作モードとする。すなわちメモリ装置は、バースト長が８の場合は第１動作モードで動作し、バースト長が１０の場合は第２動作モードで動作する。
【００２９】
（１）メモリ装置が第２動作モードで動作する場合（バースト長１０）
メモリ装置が第２動作モードで動作する場合、Ｋ（Ｋは自然数）番目のコマンドＣＭＤに対応する最初の出力データ（Ｄ０、以下「開始データ」）が、ＣＫ０の活性化の時点に出力されたとすると、Ｋ＋１番目のコマンドＣＭＤに対応する「開始データ」Ｄ０は、ＣＫ２の活性化の時点に出力されなければならない。第２動作モードでは、「開始データ」Ｄ０が出力される時点が継続して変わる。例えば、最初の「開始データ」Ｄ０がＣＫ０の活性化の時点に出力されたとすれば、次に「開始データ」Ｄ０はＣＫ２の活性化の時点に出力され、その次に「開始データ」Ｄ０はＣＫ０の活性化の時点に出力される。
【００３０】
バースト長が１０の場合、コマンドＣＭＤは５クロックごとに印加される。コマンドＣＭＤが印加されると、メモリセルから出力されたデータ（Ｄ０ないしＤ７、以下、出力データ）は、第１タイプのデータラインＡ０ないしＡ３に整列されて載せられる。ＣＲＣデータＤ８、Ｄ９は、第２タイプのデータラインＢ０、Ｂ１に整列されて載せられる。メモリ装置において、第１タイプデータＤ０ないしＤ７は出力データとなり、第２タイプデータＤ８、Ｄ９はＣＲＣデータとなる。第２タイプデータＤ８、Ｄ９は、必ずしもＣＲＣデータである（ｎｏｎ−ＣＲＣ）必要はなく、２Ｎ個のデータ以外に追加されたデータであって、第２タイプのデータラインＢ０、Ｂ１に載せられるデータを表してもよい。
【００３１】
データを載せる動作は次の順序からなる。データ維持部３５０は、コマンドＣＭＤ印加時に入力されたデータを維持する（データの維持時間は、コマンドが印加される間隔である５クロック）。パルス信号生成部３４０は、コマンドＣＭＤが印加されると複数のパルス信号Ｐ０ないしＰ４を生成する。特にバースト長が１０の場合、複数の第１パルス信号Ｐ０ないしＰ３を活性化した後、１つ以上の第２パルス信号Ｐ４を活性化する。Ｐ０は、コマンドＣＭＤが印加されると活性化され、パルス幅が２クロックのパルス信号である。Ｐ１ないしＰ４は、各々Ｐ０を１クロックないし４クロックの分だけ遅延させたパルス信号である。パルス信号生成部３４０は、複数のパルス信号Ｐ０ないしＰ４を順に活性化するが、コマンドＣＭＤが印加されると初期化され、最初から複数のパルス信号を順に生成する。
【００３２】
データ維持部３５０によって維持されるデータＤ０ないしＤ９は、複数のパルス信号Ｐ０ないしＰ４のうち自身に対応するパルス信号と、アンドゲートＸ１ないしＸ１０を経てデータラインＡ０ないしＡ３、Ｂ０、Ｂ１に載せられる。各パルス信号Ｐ０ないしＰ４は、一定の間隔で順に活性化する。例えばＤ０は、アンドゲートＸ１でＰ０と組み合わされ、オアゲートＹ１を経てＡ０に伝達される。したがって、Ｐ０が活性化された区間でＤ０がＡ０に載せられる。この時、パルス信号Ｐ０ないしＰ４の活性化の時点が異なるため、このような差異によってデータＤ０ないしＤ９が整列され、複数のデータライン（Ａ０ないしＡ３、Ｂ０、Ｂ１）に載せられる。
【００３３】
この時、第１タイプデータ（Ｄ０ないしＤ７、出力データ）が、複数の第１パルス信号Ｐ０ないしＰ３によって複数の第１タイプのデータラインＡ０ないしＡ３に載せられた後、第２タイプデータ（Ｄ８、Ｄ９、ＣＲＣデータ）が、１つ以上のパルス信号Ｐ４によって１つ以上の第２タイプのデータラインＢ０、Ｂ１に載せられる。
【００３４】
データ伝達部３２０は、複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１に載せられたデータを、相関信号ＭＡＴに応じて複数の伝達ラインＣ０ないしＣ３に伝達する。
【００３５】
データ出力部３３０は、複数の伝達ラインＣ０ないしＣ１のうち、活性化された伝送信号（ＣＫ０ないしＣＫ３のうちの１つ）に対応する伝達ラインのデータを、出力ラインＳを介して出力する。図３では、Ｃ０はＣＫ０に、Ｃ１はＣＫ１に、Ｃ２はＣＫ２に、Ｃ３はＣＫ３に対応する。参考として、複数の伝送信号ＣＫ０ないしＣＫ３は、クロックＣＬＫを４分周した信号であり、ＣＫ０、ＣＫ１、ＣＫ２、ＣＫ３の順序で反復的に活性化される。伝送信号の個数は、伝達ラインの個数に応じて変化しうる。以下で、クロックＣＬＫはデータ出力用クロック（ＤＱＳともいう）を意味する。
【００３６】
この時、複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１と、複数の伝達ラインＣ０ないしＣ３との対応関係を変更することによって、バースト長が１０の場合でも従来のように問題なくデータ出力動作が可能である。「開始データ」Ｄ０は、常にＡ０に載せられることになるが、Ａ０のデータを伝達する伝達ラインをＣ０またはＣ２に交互に変更することによって、意図した動作が可能である。これは、Ｃ０のデータがＣＫ０の活性化の時点に出力され、Ｃ２のデータがＣＫ２の活性化の時点に出力されるからである。
【００３７】
この目的のために、データ伝達部３２０は、相関信号ＭＡＴが活性化された場合には、複数の第１タイプのデータラインＡ０ないしＡ３のうち、最初の第１タイプのデータラインＡ０に載せられたデータを、複数の伝達ラインＣ０ないしＣ３のうち、最初に活性化される伝送信号ＣＫ０に対応する伝達ラインＣ０に伝達する。相関信号ＭＡＴが非活性化された場合には、複数の第１タイプのデータラインＡ０ないしＡ３のうち、最初の第１タイプのデータラインでない所定の第１タイプのデータラインＡ２に載せられたデータを、複数の伝達ラインＣ０ないしＣ３のうち、ＣＫ０に対応する伝達ラインＣ０に伝達する。最初の第１タイプのデータラインＡ０に載せられたデータを、ＣＫ２に対応する伝達ラインＣ２に伝達する。
【００３８】
残りのデータラインのデータも適切な順序で出力するために、これらデータは相関信号ＭＡＴに応じて伝達ラインに伝達される。特に、第２タイプのデータラインＢ０、Ｂ１のデータは、複数の第１タイプのデータラインＡ０ないしＡ３のデータが複数の伝達ラインＣ０ないしＣ３に伝達された後に、相関信号ＭＡＴによって選択された１つ以上の伝達ラインに伝達される。
【００３９】
図３では、相関信号ＭＡＴが活性化した場合には、Ｂ０、Ｂ１のデータが各々Ｃ０、Ｃ１に伝達され、相関信号ＭＡＴが非活性化された場合には、Ｂ０、Ｂ１のデータが各々Ｃ２、Ｃ３に伝達される。
【００４０】
すなわち、図３で相関信号ＭＡＴが活性化された場合には、Ａ０のデータはＣ０に、Ａ１のデータはＣ１に、Ａ２のデータはＣ２に、Ａ３のデータはＣ３に伝達された後、Ｂ０のデータはＣ０に、Ｂ１のデータはＣ１に伝達される。相関信号ＭＡＴが非活性化された場合には、Ａ０のデータはＣ２に、Ａ１のデータはＣ３に、Ａ２のデータはＣ０に、Ａ３のデータはＣ１に伝達された後、Ｂ０のデータはＣ２に、Ｂ１のデータはＣ３に伝達される。
【００４１】
参考として、データ伝達部３２０の構成および動作を説明すると、複数の第１アンドゲートＸ１ないしＸ１０および複数の第１オアゲートＹ１ないしＹ４は、複数のパルスＰ０ないしＰ４が活性化された時、複数のデータＤ０ないしＤ９を複数の第１、２データラインＡ０ないしＡ３、Ｂ０、Ｂ１に載せる役割をする。複数のマルチプレクサＬ１ないしＬ４は、相関信号ＭＡＴに応答して、自身に入力される第１データラインのうち１つを選択する。複数の第２アンドゲートＫ１ないしＫ４は、相関信号ＭＡＴに応答して、複数の第２データラインＢ０、Ｂ１と連結する伝達ライン（Ｃ０ないしＣ１のうち２個のライン）を選択する。複数の第２オアゲートＭ１ないしＭ４は、第１、２データラインＡ０ないしＡ３、Ｂ０、Ｂ１のデータを複数の伝達ラインＣ０ないしＣ３に伝達する。なお、データ伝達部３２０の構成は単なる一例であり、必ずしもこのような構成である必要はなく、前述した動作を行うことができる構成であれば他の構成であっても良い。
【００４２】
相関信号生成部３１０は、コマンドＣＭＤが印加される時点に、複数の伝送信号ＣＫ０ないしＣＫ３のうち１つの伝送信号（図３では最初に活性化されるＣＫ０）の論理値と、レイテンシの値とを利用して、相関信号ＭＡＴを生成する。詳細に説明すると、コマンドＣＭＤ印加時に、ＣＫ０の値とレイテンシの値を２進数とした時の最下位の桁数の値ＣＬとを組み合わせた結果が相関信号ＭＡＴとなる（レイテンシの値がクロックの奇数倍ならば最後の桁は「１」であり、レイテンシの値がクロックの偶数倍ならば最後の桁は「０」である）。
【００４３】
ＣＫ０が活性化された間隔は２クロック（クロックの偶数倍）であり、ＣＫ０が活性化後、ＣＫ２が活性化するまでは１クロック（クロックの奇数倍）がかかる。したがって、コマンドＣＭＤ印加時にＣＫ０が活性化（論理値１）され、レイテンシの値がクロックの偶数倍（ＣＬ値は０）ならば、相関信号ＭＡＴが活性化される。コマンドＣＭＤは５クロックごとに活性化されるため、次にコマンドＣＭＤが活性化される時、ＣＫ０は非活性化状態（論理値０）であり、ＣＬの値は０であるため、相関信号ＭＡＴは非活性化される。
【００４４】
これと共に、コマンドＣＭＤ印加時にＣＫ０の値とレイテンシの値とを利用して相関信号ＭＡＴを生成すれば、バースト長が１０の場合、コマンドＣＭＤが印加される時ごとに相関信号ＭＡＴの状態が変化する。したがって、「開始データ」Ｄ０が出力される時点を、ＣＫ０が活性化される時点またはＣＫ２が活性化される時点に変更することができる。
【００４５】
前述した動作は、レイテンシの値がクロックの奇数倍（ＣＬ値は１）の場合にも同一である。また、相関信号ＭＡＴを生成するために利用する伝送信号として、ＣＫ２を使用することもできる。参考として、Ｄフリップフロップ３１１はコマンドＣＭＤ印加時にＣＫ０の論理値を保存するための構成である。
【００４６】
複数の伝達ラインＣ０ないしＣ３のうち、所定の伝達ライン（例えば、図３のＣ１、Ｃ３）は所定の遅延値（例えば、０．５クロック）を有する。これは、データ出力部３３０が、受信したデータを自身に対応する伝送信号（ＣＫ０ないしＣＫ３のうちの１つ）に合わせて出力する時、すべてのデータが同一に、自身に対応する伝送信号（ＣＫ０ないしＣＫ３のうちの１つ）の前側で１クロック、後側で０．５クロックのマージンを有するようにするためである。このような遅延は必須の事項ではない。
【００４７】
（２）メモリ装置が第１動作モードで動作する場合（バースト長８）
メモリ装置が第１動作モードで動作する場合、「開始データ」Ｄ０は常にＣＫ０（またはＣＫ２）の活性化の時点に出力される。バースト長が８の場合、コマンドＣＭＤは４クロックごとに印加される。したがって、コマンドＣＭＤが連続的に印加されても、コマンドＣＭＤが印加された時のＣＫ０の値は「１」または「０」で常に一定である（ＣＫ０の活性化の間隔は２クロックであるため）。そのため、相関信号ＭＡＴの状態も、活性化状態または非活性化状態の２つのうち１つで一定である。
【００４８】
第１動作モードでは、最初に「開始データ」Ｄ０が、ＣＫ０が活性化される時点に出力されたとすれば、「開始データ」Ｄ０はＣＫ０が活性化される時点に継続して出力され、最初に「開始データ」Ｄ０が、ＣＫ２が活性化される時点に出力されたとすれば、「開始データ」Ｄ０はＣＫ２が活性化される時点に継続して出力される。
【００４９】
相関信号ＭＡＴの活性化の有無による複数の第１タイプのデータラインＤ０ないしＤ３と複数の伝達ラインＣ０ないしＣ３との対応関係は、第２動作モードの場合と同一である。ただし、この場合、Ｂ０、Ｂ１にはデータが載せられていないため、当然伝達ラインＣ０ないしＣ３に伝達されることもない。
【００５０】
コマンドＣＭＤが印加されると、メモリ装置のメモリセルから出力されたデータ（Ｄ０ないしＤ７、以下出力データ）のみが各々第１タイプのデータラインＡ０ないしＡ３に整列され載せられる。前述した形態で、第１動作モードは、ＣＲＣデータＤ８、Ｄ９を生成しない動作モードに該当しうる。
【００５１】
ＣＲＣデータ（Ｄ８、Ｄ９、第２タイプのデータ）を生成しないため、これを１つ以上の第２タイプのデータラインＢ０、Ｂ１に載せるための、１つ以上の第２パルス信号Ｐ４も必要でない。したがって、パルス信号生成部３４０は複数の第１パルス信号Ｐ０ないしＰ３を順に活性化し、１つ以上の第２パルス信号Ｐ４は活性化しない。コマンドＣＭＤが印加されるとＰ０ないしＰ３が順に活性化される。第２動作モードとは異なり、クロックＣＬＫが４クロックごとに活性化するため、コマンドＣＭＤが印加された後、Ｐ０ないしＰ３が順に活性化され、Ｐ４が活性化する前に改めてコマンドＣＭＤが印加される。すると、パルス信号生成部３４０は最初からＰ０ないしＰ３を順に活性化する。
【００５２】
以下、データ出力部３３０の動作は第２動作モードと同一である。
【００５３】
本発明は、一回のコマンドＣＭＤに応答して出力される信号の個数が２Ｎでない場合でも、この信号を、クロックＣＬＫを分周した２Ｎ個の伝送信号ＣＫ０ないしＣＫ４に出力することができるという長所がある。また、簡単な構成で、一回のコマンドＣＭＤに応答して出力される信号の個数が２Ｎでない場合はもちろん２Ｎの場合にも適用することができる。これは、信号あるいはデータを連続で出力する動作を行う場合、信号あるいはデータの出力をともなうコマンドＣＭＤが印加される間隔が、一回のコマンドＣＭＤに応答して出力される信号の個数と関連があるためである。すなわち、図３の例では、コマンドＣＭＤが印加される間隔がバースト長によって決定されるためである。
【００５４】
すなわち、本発明は、「開始データ」Ｄ０を、ＣＫ０またはＣＫ２のうちどちらの伝送信号が活性化される時点に出力するかを調節する集積回路であって、このような調節を、コマンドＣＭＤの印加時に所定の伝送信号ＣＫ０の論理値とレイテンシ値とを利用して生成した制御信号（相関信号ＭＡＴに該当する）で行うことができる。
【００５５】
図３でパルス信号生成部３４０は、データ維持部３５０のデータＤ０ないしＤ９を整列するためのパルスを生成する構成であるため、整列されたデータの出力のみを考える時、本発明の一実施形態による集積回路は、複数の伝達ラインＣ０ないしＣ３と、相関信号ＭＡＴに応じて複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１のデータを複数の伝達ラインＣ０ないしＣ３に伝達するデータ伝達部３２０と、複数の伝達ラインＣ０ないしＣ３において、複数の伝送信号ＣＫ０ないしＣＫ３のうち活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部３３０と、コマンドＣＭＤ印加時に、複数の伝送信号Ｃ０ないしＣ３のうちの１つの伝送信号ＣＫ０の論理値とレイテンシ値とを利用して、相関信号ＭＡＴを生成する相関信号生成部３１０と、コマンドＣＭＤ印加時に、複数のパルス信号Ｐ０ないしＰ４を順に活性化するパルス信号生成部３４０とを備えることができる。
【００５６】
また本発明の一実施形態による集積回路は、複数の伝達ラインＣ０ないしＣ３と、相関信号ＭＡＴに応じて、複数のデータラインＡ０ないしＡ３のデータを複数の伝達ラインＣ０ないしＣ３に伝達するデータ伝達部３２０と、複数の伝達ラインＣ０ないしＣ３において、複数の伝送信号ＣＫ０ないしＣＫ３のうち、活性化した伝送信号に対応する伝達ラインのデータを出力するデータ出力部３３０と、コマンドＣＭＤ印加時に、複数の伝送信号Ｃ０ないしＣ３のうちの１つの伝送信号ＣＫ０の論理値とレイテンシ値とを利用して、相関信号ＭＡＴを生成する相関信号生成部３１０と、コマンドＣＭＤ印加時に、複数のパルス信号Ｐ０ないしＰ３を順に活性化するパルス信号生成部３４０とを備えることができる。
【００５７】
図４は、パルス信号生成部３４０およびデータ維持部３５０の構成図である。
【００５８】
図３の説明に続いて図４を参照して、集積回路がメモリ装置の場合の例をあげて、パルス信号生成部３４０およびデータ維持部３５０の構成および動作について説明する。
【００５９】
パルス信号生成部３４０は、複数のＤフリップフロップ３４１ないし３４７と複数のオアゲートＡ１ないしＡ５とを備える。印加されたコマンドＣＭＤはＤフリップフロップ３４１によってクロックＣＬＫに同期され、Ｄフリップフロップ３４２ないし３４５（３４６の出力は３４５の出力と位相が同一）および３４７によって各々１クロックずつ遅延される。コマンドＣＭＤは、活性化区間が１クロックのパルス信号であるため、Ｄフリップフロップ３４２ないし３４５（３４６の出力は３４５の出力と位相が同一）および３４７の出力は、各々１クロックずつ位相の差異が生じる、活性化区間が１クロックのパルス信号となる。このようなＤフリップフロップ３４２ないし３４５（３４６の出力は３４５の出力と位相が同一）および３４７の出力のうち、互いに隣接したＤフリップフロップの出力をオアゲート（Ａ１ないしＡ５）で組み合わせて、複数のパルス信号Ｐ０ないしＰ４を生成することができる。参考として、コマンドＣＭＤをクロックＣＬＫに同期させる理由は、コマンドＣＭＤがクロックＣＬＫでないシステムクロック（図示せず）に同期されているためである。ただし、コマンドＣＭＤがクロックＣＬＫに同期された場合には、パルス信号生成部３４０はＤフリップフロップ３４１を含めないこともできる。
【００６０】
複数のフリップフロップ（３４１ないし３４７）のうち、フリップフロップ３４１ないし３４５は複数の第１パルス信号Ｐ０ないし０３を生成するための構成であり、フリップフロップ３４６および３４７は１つ以上の第２パルス信号Ｐ４を生成するための構成である。フリップフロップ３４１ないし３４５は、集積回路の動作モードに関係なく、複数の第１パルス信号Ｐ０ないしＰ３を順に活性化する。
【００６１】
フリップフロップ３４６は、コマンドＣＭＤが印加されるとリセットされる。リセットされるとフリップフロップ３４６および３４７は、コマンドＣＭＤを各々４クロック、５クロックずつ遅延させた信号を出力しない（３４７は３４６の出力を遅延させるので、３４６がリセットされると３４７も遅れたパルス信号を生成しない）。
【００６２】
第２動作モードで動作する場合には、コマンドＣＭＤが５クロックごとに印加されるので、フリップフロップ３４６および３４７は、集積回路が第１パルス信号Ｐ０ないしＰ３が活性化した後に続いて、第２パルス信号Ｐ４を活性化する。
【００６３】
集積回路が第１動作モードで動作する場合には、コマンドＣＭＤが４クロックごとに印加されるので、第１パルス信号Ｐ０ないしＰ３が活性化した後に、コマンドＣＭＤが改めて印加される。したがって、フリップフロップ３４６が３４４の出力を遅延させた信号を生成する前に、クロックＣＬＫに同期されたコマンドＣＭＤがフリップフロップ３４６のリセット端子ＲＳＴに印加されるため、フリップフロップ３４６がリセットされる。これにより、フリップフロップ３４６および３４７が、フリップフロップ３４４の出力を各々１クロック、２クロック遅延させた信号を生成しないので、第２パルス信号Ｐ４が活性化しない。
【００６４】
参考として、フリップフロップ３４１ないし３４５および３４７にリセット端子ＲＳＴを表示しなかった理由は、フリップフロップ３４１ないし３４５および３４７をリセットさせないため、集積回路の動作中にはリセット端子ＲＳＴを非活性化させておくためである（すなわち、集積回路の動作中にリセットさせないため）。
【００６５】
データ維持部３５０は、保存部３５１とＣＲＣ処理部３５２とを備える。
【００６６】
保存部３５１は、コマンドＣＭＤが印加されると、メモリセルから出力されたデータＤＡＴＡ＜０：７＞の入力を受けて保存する。そして次にコマンドＣＭＤが印加されるまで、このように保存されたデータを維持し、次にコマンドＣＭＤが印加されると、保存されたデータを更新する。ＣＲＣ処理部３５２は、ＤＡＴＡ＜０：７＞のエラーの有無をチェックしてＣＲＣデータＤ８、Ｄ９を生成する。一般的に、ＣＲＣデータＤ８、Ｄ９はエラーチェック過程によって遅延され、ＤＡＴＡ＜０：７＞に比べて位相が２ないし３クロック遅れることになる。データ維持部３５０では、図３の説明で詳述したように、データＤ０ないしＤ９が複数のパルス信号Ｐ０ないしＰ４によって複数のデータラインＡ０ないしＡ３、Ｂ０、Ｂ１に整列され載せられるまで、データＤ０ないしＤ９を維持する役割をする。
【００６７】
図５Ａおよび５Ｂは、バースト長が１０の場合（第２動作モード）の集積回路の動作を説明する波形図である。
【００６８】
図５Ａは、最初に印加されたコマンドＣＭＤに対応する「開始データ」Ｄ０が、ＣＫ０の活性化の時点に出力される動作を表す。
【００６９】
第２動作モードでは、コマンドＣＭＤは５クロックごとに印加される。Ｄ０ないしＤ７（第１タイプデータ、出力データ）は、コマンドＣＭＤが印加された時点から次のコマンドＣＭＤが印加される時点まで維持される。Ｄ８、Ｄ９（第２タイプデータ、ＣＲＣデータ）は、Ｄ０ないしＤ７と維持される区間の長さは同じだが、ＣＲＣチェックによる遅延によって、Ｄ０ないしＤ７に比べて２クロック遅れた区間で維持される。
【００７０】
第２動作モードでは、コマンドＣＭＤが印加されるとＰ０ないしＰ４が順に活性化される。複数のパルス信号Ｐ０ないしＰ４は、図４の説明で詳述したように、コマンドＣＭＤを一定間隔で遅延させた信号を組み合わせて生成する。この時、Ｄ０ないしＤ７は、複数の第１パルス信号Ｐ０ないしＰ３が活性化された区間で、複数の第１タイプのデータラインＡ０ないしＡ３に載せられ、Ｄ８およびＤ９は、１つ以上の第２パルス信号Ｐ４が活性化された区間で、１つ以上の第２タイプのデータラインＢ０、Ｂ１に載せられる。ここで、Ｄ０ないしＤ７、Ｄ８およびＤ９は１つで表示したが、活性化区間が同一なだけで、互いに異なるラインに載せられている。
【００７１】
相関信号ＭＡＴが活性化された場合に該当するため、Ａ０のデータはＣ０に、Ａ１のデータはＣ１に、Ａ２のデータはＣ２に、Ａ３のデータはＣ３に伝達される。また、複数の第１タイプのデータラインＡ０ないしＡ３に載せられたデータが複数の伝達ラインＣ０ないしＣ３に載せられた後、複数の第２タイプのデータラインＢ０、Ｂ１のデータＤ８、Ｄ９が、相関信号ＭＡＴによって選択されたＣ０、Ｃ１に載せられる。
【００７２】
一方、第２、第４伝達ラインＣ１、Ｃ３に載せられたデータは、０．５クロックの分だけ遅延される。図５Ａでは、伝達ラインＣ１、Ｃ３の遅延値が反映された波形を示した。このように、複数の伝達ラインＣ０ないしＣ３のデータは、データ出力部３３０で直列に整列され出力ラインＳに出力される。
【００７３】
点線で示した部分は、続く図５Ｂの動作に続くことを示したものである。
【００７４】
図５Ｂは、図５Ａで印加されたコマンドＣＭＤに続いて印加されたコマンドＣＭＤに対応する「開始データ」Ｄ０’が、ＣＫ２の活性化の時点に出力される動作を表す。
【００７５】
Ｄ０’ないしＤ７’が複数の第１タイプのデータラインＡ０ないしＡ３に載せられる過程と、Ｄ８’およびＤ９’が１つ以上の第２タイプのデータラインＢ０、Ｂ１に載せられる過程と、複数のパルス信号Ｐ０ないしＰ４が生成される過程とは、図５Ａの説明で詳述したことと同じである。
【００７６】
相関信号ＭＡＴが非活性化されたケースに該当するので、Ａ０のデータはＣ２に、Ａ１のデータはＣ３に、Ａ２のデータはＣ０に、Ａ３のデータはＣ１に伝達される。また、複数の第１タイプのデータラインＡ０ないしＡ３に載せられたデータが複数の伝達ラインＣ０ないしＣ３に載せられた後、１つ以上の第２タイプのデータラインＢ０、Ｂ１のデータＤ８’、Ｄ９’が、相関信号ＭＡＴによって選択されたＣ２、Ｃ３に載せられる。
【００７７】
第２、第４伝達ラインＣ１、Ｃ３に載せられたデータは、０．５クロックの分だけ遅延される。図５Ｂでは、伝達ラインＣ０ないしＣ３の遅延値が反映された波形を示した。このように、複数の伝達ラインＣ０ないしＣ３のデータは、データ出力部３３０で直列に整列され出力ラインＳに出力される。
【００７８】
点線で示した部分は、先の図５Ａの動作から続いていることを示したものである。
【００７９】
以後、前述した図５Ａ、５Ｂの動作は交互に反復される。このような動作によって、１０個のデータを１つの束で、コマンドが印加される時ごとにデータが１０個ずつ順に出力される。
【００８０】
図６は、バースト長が８の場合（第１動作モード）の集積回路の動作を説明する波形図である。
【００８１】
第１動作モードでは、コマンドＣＭＤは４クロックごとに印加される。Ｄ０ないしＤ７（第１タイプデータ、出力データ）は、コマンドＣＭＤが印加された時点から次のコマンドＣＭＤが印加される時点まで維持される。第１動作モードでは、Ｄ８、Ｄ９（第２タイプデータ、ＣＲＣデータ）が生成されない。
【００８２】
第１動作モードでコマンドＣＭＤが印加されると、Ｐ０ないしＰ３が順に活性化される。複数の第１パルス信号Ｐ０ないしＰ３は、図５の説明で詳述したように、コマンドＣＭＤを一定間隔で遅延させた信号を組み合わせて生成される。この時、１つ以上の第２パルス信号Ｐ４が活性化される前にコマンドＣＭＤが改めて印加され、１つ以上の第２パルス信号Ｐ４は活性化されず、改めて複数の第１パルス信号Ｐ０ないしＰ３が順に活性化される。この時、Ｄ０ないしＤ７は、複数の第１パルス信号Ｐ０ないしＰ３が活性化された区間で、複数の第１タイプのデータラインＡ０ないしＡ３に載せられる。ここで、Ｄ０ないしＤ７は図中１つで表示したが、これらは活性化区間が同一なだけで、互いに異なるラインに載せられているものである。
【００８３】
図６では、相関信号ＭＡＴが活性化された場合に、複数のＡ０のデータはＣ０に、Ａ１のデータはＣ１に、Ａ２のデータはＣ２に、Ａ３のデータはＣ３に伝達される。このような関係は継続して維持される。相関信号ＭＡＴが非活性化された場合には、Ａ０のデータはＣ２に、Ａ１のデータはＣ３に、Ａ２のデータはＣ０に、Ａ３のデータはＣ１に伝達され、このような関係が継続して維持される。
【００８４】
相関信号ＭＡＴによって選択されなかったＣ２、Ｃ３に載せられたデータは、０．５クロックの分だけに遅延される。図６では、伝達ラインＣ０ないしＣ３の遅延値が反映された波形図を示した。このように、複数の伝達ラインＣ０ないしＣ３のデータは、データ出力部３３０で直列に整列され出力ラインＳに出力される。
【００８５】
以後、前述した図５の動作は反復される。このような動作によって、８個のデータを１つの束で、コマンドＣＭＤが印加される時ごとにデータが８個ずつ順に出力される。バースト長が８の場合、「開始データ」Ｄ０は常にＣＫ０（またはＣＫ２）が活性化された場合に出力される。
【００８６】
図７は、本発明の集積回路を備える電子システムの一例を簡略に示したブロック図である。
【００８７】
図７を参照すれば、電子システム７００は、本発明の電子回路を備えるメモリおよびプロセッサを使用するコンピュータシステム、プロセッサ制御システムまたは他のシステムに対応している。
【００８８】
電子システム７００は、プロセッサまたは演算／論理部７０２と、制御部７０４と、メモリ装置部７０６と、入／出力装置部７０８とを備えている。
【００８９】
電子システム７００は、プロセッサ７０２、メモリ装置部７０６、および入／出力装置部７０８間の相互対話と、プロセッサ７０２によってデータに対して実行される動作を指示する一連のインストラクション・セットとを備えるものである。
【００９０】
制御部７０４は、プロセッサ７０２、メモリ装置部７０６、および入／出力装置部７０８のすべての動作を制御する。
【００９１】
他の多様な実施形態では、メモリ装置部７０６は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ−ｏｎｌｙ  Ｍｅｍｏｒｙ）および同様の周辺装置（例えば、フロッピー（登録商標）ディスク、ドライブ、コンパクトディスクドライブ）を備える。
【００９２】
本発明の技術思想は上記した好ましい実施形態によって具体的に記述されたが、上記した実施形態はその説明のためのものであり、その制限のためのものではないということに注意しなければならない。また、本発明の技術分野における通常の専門家ならば、本発明の技術思想の範囲内で多様な実施形態が可能であることが分かるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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