(57)【特許請求の範囲】
【請求項１】
第一主面および第二主面を有し、前記第一主面に平行な方向に不純物濃度が繰り返し増減する濃度分布を有する第１導電型の主半導体層と、
前記主半導体層の前記第一主面側に設けられた第２導電型のチャネル領域と、
前記チャネル領域に設けられた第１導電型のエミッタ領域と、
前記エミッタ領域および前記チャネル領域に電気的に接続するエミッタ電極と、
前記第一主面から前記チャネル領域を貫通して、前記主半導体層の、前記チャネル領域に接する第１導電型の領域の内部に達する複数のトレンチと、
前記トレンチの内壁に沿って設けられ、前記主半導体層の、前記第１導電型の領域と前記エミッタ領域の間で前記チャネル領域に接するゲート絶縁膜と、
前記トレンチの内部に、前記ゲート絶縁膜を介して設けられたゲート電極と、
前記主半導体層の前記第二主面側に設けられた第２導電型のコレクタ層と、
前記コレクタ層に電気的に接続するコレクタ電極と、
前記主半導体層と前記コレクタ層の間に設けられた、前記主半導体層よりも高濃度の第１導電型フィールドストップ層と、
を備え、
前記主半導体層における不純物濃度の分布は、相対的に不純物濃度の高い層と相対的に不純物濃度の低い層が交互に繰り返す分布であり、
前記主半導体層の不純物濃度のうち、最も高い不純物濃度と最も低い不純物濃度との比を２以上とし、前記相対的に不純物濃度の高い層に、ターンオフ時に、当該相対的に不純物濃度の高い層の前記第１導電型フィールドストップ層側に中性領域を残し、
前記チャネル領域に接する前記第１導電型の領域は、前記相対的に不純物濃度の低い層
であり、
前記ゲート絶縁膜は、前記相対的に不純物濃度の低い層に接し、
複数の前記トレンチのうちの少なくとも１つの前記トレンチの底部は、前記相対的に不純物濃度の低い層に覆われていることを特徴とする半導体装置。
【請求項２】
ターンオフ時に前記主半導体層に広がる空間電荷領域は、前記相対的に不純物濃度の高い層よりも前記相対的に不純物濃度の低い層において速く前記第１導電型フィールドストップ層に到達することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記相対的に不純物濃度の高い層の幅は、前記エミッタ領域側から前記コレクタ層側に向かって広くなっており、
前記相対的に不純物濃度の低い層の幅は、前記エミッタ領域側から前記コレクタ層側に向かって狭くなっていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記相対的に不純物濃度の高い層および前記相対的に不純物濃度の低い層の繰り返しピッチは不定であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記主半導体層における不純物濃度の分布は、前記相対的に不純物濃度の高い層と前記相対的に不純物濃度の低い層がストライプ状に交互に繰り返す分布であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
前記ゲート絶縁膜および前記ゲート電極は、前記第一主面に沿って前記第一主面に平行に設けられていることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
前記主半導体層における不純物濃度の分布間隔と、前記ゲート絶縁膜および前記ゲート電極からなるゲート電極構造の配置間隔は、互いに異なることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲート型バイポーラトランジスタ）やダイオードなどのパワー半導体デバイスを構成する半導体装置に関する。
【背景技術】
【０００２】
一般に、パワー半導体デバイスは、無接点スイッチとして用いられる。そのため、パワー半導体デバイスには、発生損失が小さいことが望まれており、低オン電圧化および低スイッチング損失化が進められている。パワー半導体デバイスのオン電圧とスイッチング（ターンオフ）損失には、トレードオフの関係があることが知られている。このトレードオフの関係は、ＩＧＢＴではオン電圧−ターンオフ損失トレードオフ特性と呼ばれ、ダイオードでは順電圧−逆回復損失トレードオフ特性と呼ばれる。
【０００３】
これらのトレードオフ特性は、パワーデバイスの発生損失の指標であり、改善することが要求されている。周知の改善方法では、オン電圧−ターンオフ損失トレードオフ特性とソフトスイッチング性が相反することが多いため、これらを両立させることが課題となる。特に、ターンオフ損失の低減には、高速スイッチング性能が影響するため、高速スイッチング性能とソフトスイッチング性の両立が重要である。
【０００４】
近年、オン状態の過剰キャリアの分布を制御することによって、ＩＧＢＴのオン電圧−ターンオフ損失トレードオフ特性を改善する手法が提案されている。例えば、ｎドリフト層の表面層にｐウェル領域を選択的に形成し、ｎドリフト層の一部が表面に達するようにし、トレンチゲート構造のトレンチの幅Ｗｔとトレンチ間のｐウェル領域の幅Ｗｐとの比Ｗｔ／Ｗｐを１〜２０の範囲とするトレンチ型絶縁ゲートバイポーラトランジスタが提案されている（例えば、特許文献１参照。）。また、ｐ型ベース領域およびｎ+ソース領域がエミッタ電極に接する部分のｐ型ベース領域のトレンチ溝にはさまれた部分の長さとそれ以外のｐ型ベース領域の長さに対する比が、１：２〜１：７である絶縁ゲート型半導体装置が提案されている（例えば、特許文献２参照。）。
【０００５】
一方、半導体基板に対する改善も提案されている。例えば、ドリフト領域内にｎ+バッファ領域を形成し、定格電圧を印加したときに第１ｎ-ドリフト領域に広がる空乏層の先端をｎ+バッファ領域内で停止するように、第１ｎ-ドリフト領域の幅とｎ+バッファ領域の不純物ドーズ量を所定の値に決め、さらに第２ｎ-ドリフト領域の幅を所定の値にするようにした半導体装置が提案されている（例えば、特許文献３参照。）。また、オン状態では電流を流すとともに、オフ状態では空乏化する半導体基体領域が、複数の深さにほぼ周期的に交互に形成されたｎ埋め込み領域、ｐ埋め込み領域とを有し、ｎ埋め込み領域、ｐ埋め込み領域がそれぞれ深さ方向にほぼ整列されている超接合半導体素子が提案されている（例えば、特許文献４参照。）。
【０００６】
また、高濃度のｎ型不純物を含むドレイン層上に、ドレイン層よりも不純物濃度の低いｎ型Ｓｉからなる中間層が形成されており、この中間層には、ドレイン層よりも不純物濃度が低く、中間層よりも不純物濃度が高いｎ型Ｓｉからなり、動作時の電流の主経路となるドリフト層を構成するｎ型層と、ｐ型Ｓｉからなるｐ型層が形成されている半導体装置が提案されている（例えば、特許文献５参照。）。さらに、複数個の基本機能ユニットであって、各基本機能ユニットが、第１の固有抵抗値を有するｎ型の半導体材料層中に形成されたｐ型の本体領域を有するこれら基本機能ユニットと、各本体領域の下側にそれぞれ配置され、第１の固有抵抗値よりも大きな第２の固有抵抗値を有するｎ型の低ドープ領域とを具えるＭＯＳゲートパワーデバイスが提案されている（例えば、特許文献６参照。）。
【０００７】
ここで、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。
【０００８】
図２０は、従来のトレンチゲート型ＩＧＢＴの構成を示す断面図である。図２０に示すように、低濃度のｎ型主半導体層１の第一主面側の表面領域および第二主面側の表面領域に、それぞれ、ｐチャネル層２および高濃度のｐ型コレクタ層３が設けられている。ｎ型主半導体層１の、ｐチャネル層２とｐ型コレクタ層３の間の領域は、不純物濃度が一様なｎ型ベース層４となる。ｎ型ベース層４とｐ型コレクタ層３の間には、ｎ+型フィールドストップ層５が設けられている。
【０００９】
ｐチャネル層２の表面領域には、ｎ+エミッタ領域６が選択的に設けられている。ｎ型主半導体層１の第一主面側の表面領域には、複数のトレンチ７がストライプ状に設けられている。各トレンチ７は、ｎ+エミッタ領域６に隣接し、ｎ型主半導体層１の第一主面からｐチャネル層２を貫通してｎ型ベース層４に達する。各トレンチ７内には、ゲート絶縁膜８を介してゲート電極９が設けられている。
【００１０】
ｎ型主半導体層１の第一主面上には、層間絶縁膜１０がゲート電極９を覆うように設けられている。ｎ型主半導体層１の第一主面上には、金属膜からなるエミッタ電極１１が層間絶縁膜１０を覆い、かつｎ+エミッタ領域６に接するように設けられている。ｐチャネル層２の表面領域には、ｐ+型ボディ領域１２が選択的に設けられている。エミッタ電極１１は、ｐ+型ボディ領域１２を介して、ｐチャネル層２に電気的に接続している。パッシベーション膜として窒化膜やアモルファスシリコン膜やポリイミド膜がエミッタ電極１１の上に設けられることがあるが、図２０では省略されている。また、ｐ型コレクタ層３の表面には、金属膜からなるコレクタ電極１３が設けられている。
【００１１】
図２１は、従来のプレーナーゲート型ＩＧＢＴの構成を示す断面図である。図２１に示すように、従来のプレーナーゲート型ＩＧＢＴでは、ｎ型ベース層４の不純物濃度は、一様である。ｐチャネル領域２２は、ｎ型主半導体層１の第一主面側の表面領域に選択的に設けられている。ｎ+エミッタ領域６およびｐ+型ボディ領域１２は、ｐチャネル領域２２の表面領域に選択的に設けられている。ゲート絶縁膜８は、ｐチャネル領域２２の、ｎ+エミッタ領域６とｎ型ベース層４の間の表面に沿って設けられている。ゲート電極９はゲート絶縁膜８の上に設けられている。ゲート電極９と、ｎ型主半導体層１の、ｐチャネル領域２２以外の領域とは、ゲート絶縁膜８から延びる絶縁膜によって絶縁されている。その他の構成は、図２０に示すトレンチゲート型ＩＧＢＴの構成と同様である。
【００１２】
ＩＧＢＴの動作について説明する。ＩＧＢＴがオフ状態からオン状態になるときの動作は、次の通りである。オフ状態において、エミッタ電極１１が接地され、コレクタ電極１３に接地電位よりも高い電圧が印加されると、ｎ型ベース層４とｐチャネル層２（ｐチャネル領域２２）の間の逆バイアス接合により、その逆耐電圧以下ではＩＧＢＴは阻止状態となる。この状態で、図示しないゲート駆動回路からゲート抵抗を介してゲート電極９に閾値電圧よりも高い電圧が印加される。それによって、ゲート電極９に電荷が蓄積され始める。同時に、ｐチャネル層２（ｐチャネル領域２２）の、ゲート絶縁膜８に接する領域に、ｎ型に反転したｎチャネル領域（図示せず）が形成される。
【００１３】
ｎ+エミッタ領域６とｎ型ベース層４の間にｎチャネル領域が形成されると、このｎチャネル領域を通る通路では、逆バイアス接合が消える。従って、エミッタ電極１１からｎ+エミッタ領域６およびｎチャネル領域を通ってｎ型ベース層４に、電子が注入される。この電子の注入が起こると、コレクタ側のｐｎ接合が順バイアスされるので、ｐ型コレクタ層３からｎ型ベース層４に、少数キャリアである正孔が注入される。そして、正孔がｎ型ベース層４に注入されると、ｎ型ベース層４においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなり、ｎ型ベース層４の抵抗が低くなる。いわゆる伝導度変調が起こる。このときにコレクタ電極１３とエミッタ電極１１の間に流れる電流による電圧降下が、オン電圧である。
【００１４】
一方、ＩＧＢＴがオン状態からオフ状態になるときの動作は、次の通りである。オン状態において、エミッタ電極１１とゲート電極９の間の電圧が閾値以下になると、ゲート電極９に蓄積されていた電荷がゲート抵抗を介してゲート駆動回路へ放電される。それによって、ｐチャネル層２（ｐチャネル領域２２）においてｎ型に反転していたチャネル領域がｐ型に戻り、ｎチャネル領域がなくなる。従って、エミッタ電極１１からｎ型ベース層４への電子の供給がなくなる。しかし、ｎ型ベース層４内に蓄積されている電子および正孔がそれぞれコレクタ電極１３およびエミッタ電極１１へ掃き出されるか、または、再結合して消滅するまで、電流が流れ続ける。そして、ｎ型ベース層４内の電子と正孔が消滅した後に電流が流れなくなり、ＩＧＢＴがオフ状態となる。
【００１５】
【特許文献１】特開２０００−２２８５１９号公報
【特許文献２】特開２００１−３０８３２７号公報
【特許文献３】特開２００４−１９３２１２号公報
【特許文献４】特開２０００−４０８２２号公報
【特許文献５】特開２００６−２９４９６８号公報
【特許文献６】特開平９−２３２５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述した従来のＩＧＢＴでは、次のような問題点がある。高速ターンオフを実現するためには、ターンオフ時にｎ型ベース層内の蓄積電荷が掃き出される速度、または再結合する速度を速くする必要がある。しかし、ターンオフの初期段階の電圧上昇期間中または電流減少中に、蓄積電荷が空間電荷領域によって全て掃き出されてしまうと、電流が急速に０になる。そのため、電圧と電流減少率の関係を表す（１）式の左辺が急激に大きくなり、コレクタ電圧が急激に上昇し、ハードスイッチングになってしまう。ハードスイッチングになると、電圧振動が発生したり、過電圧破壊が起こるという問題点がある。（１）式において、Ｖは発生電圧であり、ＬCは配線インダクタンスであり、ＩC
はコレクタ電流であり、ｄＩC／ｄｔはコレクタ電流の時間微分である。
Ｖ＝−ＬC・ｄＩC／ｄｔ  ・・・（１）
【００１７】
一方、前記特許文献３に開示された半導体装置のように、ターンオフの初期段階の電圧上昇期間中または電流減少中に、蓄積電荷が空間電荷領域によって完全に排出されてしまわない場合には、ソフトスイッチングが実現される。しかし、中性領域に残る電子と正孔が拡散や再結合によって減少することになるため、高速ターンオフの実現が困難になる。
【００１８】
また、前記特許文献１または２に開示された半導体装置では、エミッタ側の表面構成に寸法などの制約があるため、この制約の範囲内で半導体装置を設計する必要がある。また、前記特許文献６に開示された半導体装置では、ｐ型領域の下にｎ型低ドープ領域を形成する必要があるため、設計の自由度が低いという欠点がある。また、前記特許文献４または５に開示された半導体装置では、半導体基板においてｐ型半導体層とｎ型半導体層のチャージバランスをとる必要がある。また、前記特許文献４または５に開示された半導体装置では、半導体基板内にｐｎ接合があるため、入力容量の増大を招き、高速ターンオフが妨げられるという欠点がある。また、前記特許文献２に開示された半導体装置では、ｎ+ソース領域に接しないｐ型ベース領域を省いてしまうと、耐圧が大幅に低下してしまう。前記特許文献４に開示された半導体装置においても同様であり、ｐ埋め込み領域を省いてしまうと、耐圧が大幅に低下してしまう。
【００１９】
この発明は、上述した従来技術による問題点を解消するため、高速ターンオフとソフトスイッチングを両立させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、目的を達成するため、本発明にかかる半導体装置は、第一主面と第二主面を有する第１導電型の主半導体層が、第一主面に平行な方向に不純物濃度が繰り返し増減する濃度分布を有することを特徴とする。主半導体層の第一主面側には、第２導電型のチャネル領域が設けられる。このチャネル領域には、第１導電型のエミッタ領域が設けられる。チャネル領域において、エミッタ領域と、主半導体層の、チャネル領域に接する第１導電型の領域との間には、チャネル領域に接するゲート絶縁膜が設けられる。ゲート電極は、ゲート絶縁膜に接して設けられる。主半導体層の第二主面側には、第２導電型コレクタ層が設けられる。主半導体層とコレクタ層の間には、第１導電型フィールドストップ層が設けられる。フィールドストップ層は、主半導体層よりも高濃度である。エミッタ電極は、エミッタ領域およびチャネル領域に電気的に接続する。コレクタ電極は、コレクタ層に電気的に接続する。
【００２１】
この発明において、主半導体層における不純物濃度の分布は、相対的に不純物濃度の高い層と相対的に不純物濃度の低い層がストライプ状に交互に繰り返す分布であってもよい。相対的に不純物濃度の高い層の不純物濃度は、従来の低濃度の主半導体層の不純物濃度と同程度であるとよい。この場合、相対的に不純物濃度の低い層の不純物濃度は、従来の低濃度の主半導体層の不純物濃度よりも低くなる。従って、これ以降、主半導体層において、相対的に不純物濃度の高い層を低濃度半導体層とし、相対的に不純物濃度の低い層を極低濃度半導体層とする。
【００２２】
低濃度半導体層は、ターンオフ時に空間電荷領域の広がりを抑制する役割を担う層である。従って、低濃度半導体層は、ターンオフ時に低濃度半導体層のフィールドストップ層側に中性領域が残るように設定される。極低濃度半導体層は、ターンオフ時に空間電荷領域を押し広げ、電子および正孔を速く排出する役割を担う層である。ターンオフ時には、極低濃度半導体層に広がる空間電荷領域は、低濃度半導体層に広がる空間電荷領域よりも速くフィールドストップ層に到達する。つまり、極低濃度半導体層は、高速ターンオフを実現させるための層である。
【００２３】
また、この発明において、チャネル領域に接する第１導電型の領域は、相対的に不純物
濃度の低い層であり、ゲート絶縁膜は、相対的に不純物濃度の低い層に接する。また、この発明において、相対的に不純物濃度の高い層の幅は、エミッタ領域側からコレクタ層側に向かって広くなっており、相対的に不純物濃度の低い層の幅は、エミッタ領域側からコレクタ層側に向かって狭くなっていてもよい。また、この発明において、相対的に不純物濃度の高い層および相対的に不純物濃度の低い層の繰り返しピッチが不定であってもよい。また、この発明において、主半導体層の不純物濃度のうち、最も高い不純物濃度と最も低い不純物濃度の比が２以上であってもよい。さらにこの発明において、ゲート構造は、第一主面からチャネル領域を貫通して、主半導体層の、チャネル領域に接する第１導電型の領域の内部に達する複数のトレンチと、トレンチの内壁に沿って設けられ、主半導体層の、第１導電型の領域とエミッタ領域の間でチャネル領域に接するゲート絶縁膜と、トレンチの内部に、ゲート絶縁膜を介して設けられたゲート電極と、からなるトレンチゲート型の構造である。複数のトレンチのうちの少なくとも１つのトレンチの底部は、相対的に不純物濃度の低い層に覆われている。また、これらの発明において、主半導体層における不純物濃度の分布間隔とゲート構造の配置間隔は、互いに異なる。
【００２４】
この発明によれば、ターンオフ時に、極低濃度半導体層が空間電荷領域を押し広げることによって、電圧上昇分による電子および正孔の排出が多くなる。それによって、コレクタ電流の時間微分の値（前記（１）式のｄＩC／ｄｔ）が小さくなるので、コレクタ電圧が急激に上昇するのが抑制される。ターンオフ時に極低濃度半導体層から広がる空間電荷領域は、電流減少中にフィールドストップ層に達する。しかし、低濃度半導体層では、空間電荷領域の広がりが抑制されるので、主半導体層の内部には、フィールドストップ層側に中性領域が残る。それによって、急激な電圧上昇を招くハードスイッチングになることはない。つまり、ソフトスイッチングとなる。
【００２５】
一方、ターンオフ時に主半導体層の内部に残る中性領域は、従来の半導体装置においてターンオフ時に残る中性領域よりも少ない。従って、拡散および再結合によって消滅する電子と正孔の数が従来よりも少なくなる。拡散および再結合によって電子と正孔が消滅するのには、時間がかかるので、そのような過程を経て消滅する電子および正孔の数が従来よりも少なくなることによって、高速ターンオフが実現される。また、空間電荷領域端の面積が従来構成よりも大きくなるので、高速ターンオフが実現される。
【発明の効果】
【００２６】
本発明にかかる半導体装置によれば、高速ターンオフとソフトスイッチングを両立させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２７】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００２８】
実施の形態１．
図１は、本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示すように、この半導体装置は、トレンチゲート型ＩＧＢＴである。ｎ型主半導体層３１の第一主面側の表面領域および第二主面側の表面領域に、それぞれ、ｐチャネル層（チャネル領域）３２および高濃度のｐ型コレクタ層３３が設けられている。ｎ型主半導体層３１において、ｐチャネル層３２とｐ型コレクタ層３３の間の領域は、相対的に不純物濃度の高いｎ型低濃度半導体層３４ａ、または相対的に不純物濃度の低いｎ型極低濃度半導体層３４ｂとなっている。ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂは、ｎ型主半導体層３１の第一主面に平行な方向に例えばストライプ状に交互に繰り返し設けられている。ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂとｐ型コレクタ層３３の間には、ｎ型低濃度半導体層３４ａよりも高濃度のｎ+型フィールドストップ層３５が設けられている。
【００２９】
ｐチャネル層３２の表面領域には、ｎ+エミッタ領域３６およびｐ+型ボディ領域４２が選択的に設けられている。ｎ型主半導体層３１の第一主面側の表面領域には、複数のトレンチ３７がストライプ状に設けられている。各トレンチ３７は、ｎ+エミッタ領域３６に隣接し、ｎ型主半導体層３１の第一主面からｐチャネル層３２を貫通してｎ型低濃度半導体層３４ａまたはｎ型極低濃度半導体層３４ｂに達する。各トレンチ３７内には、ゲート絶縁膜３８を介してゲート電極３９が設けられている。
【００３０】
ｎ型主半導体層３１の第一主面上には、層間絶縁膜４０がゲート電極３９を覆うように設けられている。ｎ型主半導体層３１の第一主面上には、金属膜からなるエミッタ電極４１が層間絶縁膜４０を覆い、かつｎ+エミッタ領域３６およびｐ+型ボディ領域４２に接するように設けられている。エミッタ電極４１は、ｐ+型ボディ領域４２を介してｐチャネル層３２に電気的に接続している。ｐ型コレクタ層３３の表面には、金属膜からなるコレクタ電極４３が設けられている。エミッタ電極４１の上に窒化膜やアモルファスシリコン膜やポリイミド膜などのパッシベーション膜が設けられることがあるが、図１では省略されている。
【００３１】
ここで、ｎ型低濃度半導体層３４ａの不純物濃度は、例えば、従来のＩＧＢＴにおける低濃度の主半導体層の不純物濃度と同程度である。この場合、ｎ型極低濃度半導体層３４ｂの不純物濃度は、従来のＩＧＢＴにおける低濃度の主半導体層の不純物濃度よりも低くなる。ｎ型低濃度半導体層３４ａは、ターンオフ時に空間電荷領域の広がりを抑制する役割を担う。従って、ｎ型低濃度半導体層３４ａは、ターンオフ時にｎ型低濃度半導体層３４ａのフィールドストップ層３５側に中性領域が残るように設定される。ターンオフ時にｎ型主半導体層３１中に中性領域が残ることによって、ソフトスイッチングが実現される。
【００３２】
また、ｎ型極低濃度半導体層３４ｂは、ターンオフ時に空間電荷領域を押し広げ、電子および正孔を速く排出する役割を担う。ターンオフ時には、ｎ型極低濃度半導体層３４ｂに広がる空間電荷領域は、ｎ型低濃度半導体層３４ａに広がる空間電荷領域よりも速くフィールドストップ層３５に到達する。それによって、高速ターンオフが実現される。
【００３３】
また、ｎ型低濃度半導体層３４ａの不純物濃度とｎ型極低濃度半導体層３４ｂの不純物濃度の比は、例えば２以上であるとよい。このような濃度比であれば、高速ターンオフとソフトスイッチングの両方の効果が十分に得られるからである。また、ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂの配置パターンは、ゲート電極構造やｎ+エミッタ領域３６などの表面構造の配置パターンに依存しない。つまり、ｎ型主半導体層３１の不純物濃度の分布を、ＩＧＢＴの表面構造の配置パターンと関係なく、自由に設計することができる。
【００３４】
図２は、本発明の実施の形態１にかかる半導体装置の他の構成を示す平面図である。図１に示す構成では、各ｎ型低濃度半導体層３４ａおよび各ｎ型極低濃度半導体層３４ｂは、図面に対して垂直な方向に延びている。また、各トレンチゲート構造のトレンチ３７は、図面に対して垂直な方向に延びている。つまり、ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂが延びる方向と、各ゲート構造のトレンチ３７が延びる方向とが平行である。それに対して、ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂが延びる方向と各ゲート構造のトレンチ３７が延びる方向とがほぼ９０°〜４５°の角度をなしていてもよい。
【００３５】
図３〜図６は、本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。図３に示すように、まず、出発基板としてｎ型半導体基板５１を用意し、その第一主面に酸化膜５２を成膜する。そして、フォトリソグラフィおよびエッチングを行って、酸化膜５２の一部を除去し、ｎ型半導体基板５１の一部を露出させる。例えば、酸化膜５２をストライプ状に残し、ｎ型半導体基板５１の第一主面をストライプ状に露出させる。次いで、図４に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングを行って、ｎ型半導体基板５１に深いトレンチ５３を形成する。
【００３６】
次いで、図５に示すように、エピタキシャル成長を行って、トレンチ５３を半導体５４で隙間なく埋める。その際、ｎ型半導体基板５１の不純物濃度とは異なる不純物濃度のｎ型半導体５４を成長させる。次いで、図６に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）などの研磨を行って、酸化膜５２の上にまで成長した半導体５４を除去してその研磨面を平坦にし、更に酸化膜５２を除去する。このようにしてできた半導体基板５５を半導体装置の作製用基板として用いる。
【００３７】
この作製用基板（半導体基板５５）において、トレンチ５３を、出発基板（ｎ型半導体基板５１）よりも高不純物濃度の半導体５４で埋める場合には、図１または図２に示す半導体装置において、エピタキシャル成長層（半導体５４）がｎ型低濃度半導体層３４ａとなり、出発基板の部分がｎ型極低濃度半導体層３４ｂとなる。トレンチ５３を、出発基板（ｎ型半導体基板５１）よりも低不純物濃度の半導体５４で埋める場合には、その逆となる。
【００３８】
次いで、図示省略するが、半導体装置の作製用基板（半導体基板５５）を用いて、その第一主面側に周知の方法によりｐチャネル層３２、ｎ+エミッタ領域３６、トレンチ３７、ゲート絶縁膜３８、ゲート電極３９、層間絶縁膜４０、エミッタ電極４１およびｐ+型ボディ領域４２などの表面構造を形成する。また、半導体基板５５の第二主面に対して研磨やエッチングを行って、半導体基板５５を薄くした後、第二主面側にイオン注入および熱処理によってフィールドストップ層３５およびｐ型コレクタ層３３を形成する。そして、コレクタ電極４３を形成する。また、必要な場合には、第一主面側をパッシベーション膜で被覆する。
【００３９】
なお、出発基板（ｎ型半導体基板５１）から作製用基板（半導体基板５５）を作製する方法は、従来の超接合構造の半導体基板を作製する方法に類似している。超接合構造の半導体基板は、ｎ型半導体層とｐ型半導体層が交互に繰り返し配置された並列ｐｎ層を有する。従って、超接合構造の半導体基板を作製する種々の公知技術を適用し、導電型が同じで不純物濃度の異なる低濃度半導体層と極低濃度半導体層を交互に配置すれば、作製用基板（半導体基板５５）が得られる。例えば、出発基板の第一主面に半導体層を薄くエピタキシャル成長させ、そのエピタキシャル成長層の一部に不純物を注入してエピタキシャル成長層の面内において不純物濃度の濃淡を作り、これを繰り返すことによって、導電型が同じで不純物濃度の異なる低濃度半導体層と極低濃度半導体層を交互に配置するようにしてもよい。
【００４０】
一例として、実施の形態１を適用して１２００Ｖ級のトレンチゲート型ＩＧＢＴを作製し、そのターンオフ波形、耐圧特性およびＩ−Ｖ特性を調べた結果を示す。出発基板として、ＦＺ（Ｆｌｏａｔｉｎｇ  Ｚｏｎｅ）法で作製されたシリコンインゴットから切り出されたｎ型のＦＺシリコン基板を用いた。このＦＺシリコン基板の抵抗率は１００Ωｃｍであり、厚さは５００μｍであり、面方位は（１００）であり、オリエンテーションフラット（オリフラ）の方向は＜１００＞であった。
【００４１】
このＦＺシリコン基板の第一主面に、例えば熱酸化処理等によって厚さ３μｍ程度の酸化膜を成膜した。そして、フォトリソグラフィおよびエッチングを行って、１０μｍ間隔で酸化膜を１０μｍの幅で除去し、ストライプ状にＦＺシリコン基板の第一主面を露出させた。残った酸化膜をマスクとしてＲＩＥなどの異方性エッチングにより１００μｍ程度の深さまでシリコンを矩形状に除去して、ＦＺシリコン基板にストライプ状に深いトレンチを形成した。ＦＺシリコン基板において、トレンチとトレンチの間の部分がｎ型極低濃度半導体層となる。
【００４２】
次いで、エピタキシャル成長を行って、ＦＺシリコン基板のトレンチを抵抗率５０Ωｃｍのｎ型の半導体で埋めた。このエピタキシャル成長層がｎ型低濃度半導体層となる。次いで、ＣＭＰなどの研磨を行って、マスク酸化膜の上にまで成長したエピタキシャル成長層を除去し、その研磨面を平坦にして、半導体装置の作製用基板を得た。この作製用基板を用いて、図１に示す構成のＩＧＢＴを作製した。ＩＧＢＴのエミッタ側の構造（表面構造）を形成した後、基板裏面の研磨およびエッチングを行い、基板の厚さを１２０μｍ程度にした。この基板の厚さがｎ型主半導体層の厚さとなる。そして、ＩＧＢＴのコレクタ側の構造（裏面構造）を形成した。また、エミッタ側の表面をポリイミド膜で被覆した。
【００４３】
このようにして作製され、図１に示す断面構造を有するＩＧＢＴを「実施例１」とする。また、実施例１と同様にして作製され、図２に示す平面構造を有するＩＧＢＴを「実施例２」とする。実施例１および２では、ｎ型低濃度半導体層の抵抗率は５０Ωｃｍであり、ｎ型極低濃度半導体層の抵抗率は１００Ωｃｍであり、ｎ型主半導体層の厚さは１２０μｍである。それに対して、ｎ型低濃度半導体層の抵抗率を３５Ωｃｍとし、ｎ型極低濃度半導体層の抵抗率を５００Ωｃｍとし、ｎ型主半導体層の厚さを１１０μｍ程度としたＩＧＢＴを「実施例３」とする。比較として、図２０に示す従来構成において、ｎ型ベース層の抵抗率を５０Ωｃｍとし、ｎ型主半導体層の厚さを１２０μｍとしたＩＧＢＴを「従来例１」とする。
【００４４】
図７は、実施例１および従来例１のターンオフ波形を比較して示す特性図である。図８は、実施例２および従来例１のターンオフ波形を比較して示す特性図である。図９は、実施例３および従来例１のターンオフ波形を比較して示す特性図である。これらの図からわかるように、実施例１〜３のいずれにおいても、ターンオフ電流波形は、従来例１よりも電流の立ち下がり始めの部分で緩やかになる。また、実施例１〜３のいずれにおいても、電流減少後の、いわゆるテール電流と呼ばれる部分の電流が従来例１よりも速く０になることがわかる。従って、実施例１〜３のいずれも、従来例１とほぼ同一のターンオフ損失でありながら、コレクタ電圧の上昇が小さくなり、ターンオフ全体が速くなる。つまり、実施例１〜３では、高速ターンオフ性とソフトスイッチング性を同時に実現できることがわかる。
【００４５】
また、実施例１と実施例２とでほぼ同様の効果が得られている。従って、ｎ型低濃度半導体層およびｎ型極低濃度半導体層の配置パターンと、ゲート電極構造やｎ+エミッタ領域などの表面構造の配置パターンとは無関係であることがわかる。また、ゲートにオフ信号を入力してからテール電流が０になるまでに要する時間をグラフから読み取ると、実施例１、２ではおよそ０．８μｓであり、実施例３ではおよそ０．６μｓである。このように、実施例３では、実施例１または２よりもテール電流がより速く０になる。実施例３では、このような高速スイッチング化の効果により、ターンオフ損失が実施例１、実施例２および従来例１に対して約８％程度小さくなるという効果が得られる。
【００４６】
図１０は、実施例１、実施例２、実施例３および従来例１の耐圧特性を比較して示す特性図である。図１０から、実施例３では、実施例１または２よりもｎ型低濃度半導体層の抵抗率を低くしたことと、ｎ型主半導体層の厚さを薄くしたことによって、実施例１または２よりも耐圧が低下することがわかる。しかし、ｎ型低濃度半導体層とｎ型極低濃度半導体層でｎ型主半導体層を構成したことにより、実施例３は、従来例１と同等の耐圧を確保できることがわかる。
【００４７】
実施例１または２のように、ｎ型主半導体層が従来例１と同じ程度の厚さであれば、従来例１よりも耐圧が上昇する。従来例１と同じ程度の耐圧を確保できればよい場合には、例えば実施例３のようにｎ型主半導体層を薄くするなどのように、構造などを適宜変更することによって、他の特性の改善を図ることができる。従って、ＩＧＢＴの設計の自由度が高くなる。
【００４８】
図１１は、実施例１、実施例２、実施例３および従来例１のＩ−Ｖ特性を比較して示す特性図である。図１１から、実施例３では、実施例１、実施例２または従来例１よりもｎ型主半導体層の厚さを薄くしたことによって、実施例１、実施例２または従来例１よりもオン電圧が低くなることがわかる。つまり、実施例３では、オン電圧−ターンオフ損失トレードオフ特性が改善されることがわかる。
【００４９】
実施の形態２．
図１２は、本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。図１２に示すように、この半導体装置は、プレーナーゲート型ＩＧＢＴである。ｎ型主半導体層３１には、ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂが、ｎ型主半導体層３１の第一主面に平行な方向に例えばストライプ状に交互に繰り返し設けられている。ｐチャネル領域６２は、ｎ型主半導体層３１の第一主面側の表面領域に選択的に設けられている。
【００５０】
ｎ+エミッタ領域３６およびｐ+型ボディ領域４２は、ｐチャネル領域６２の表面領域に選択的に設けられている。ゲート絶縁膜３８は、ｐチャネル領域６２の、ｎ+エミッタ領域３６と、ｎ型低濃度半導体層３４ａまたはｎ型極低濃度半導体層３４ｂとの間の表面に沿って設けられている。ゲート電極３９はゲート絶縁膜３８の上に設けられている。ゲート電極３９と、ｎ型主半導体層３１の、ｐチャネル領域６２以外の領域とは、ゲート絶縁膜３８から延びる絶縁膜によって絶縁されている。その他の構成は、図１に示すトレンチゲート型ＩＧＢＴの構成と同様である。
【００５１】
高速ターンオフとソフトスイッチングの両方の効果が十分に得られるので、ｎ型低濃度半導体層３４ａの不純物濃度とｎ型極低濃度半導体層３４ｂの不純物濃度の比は、例えば２以上であるとよい。また、ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂの配置パターンが、ＩＧＢＴの表面構造の配置パターンに依存しないので、ｎ型主半導体層３１の不純物濃度の分布を、ＩＧＢＴの表面構造の配置パターンと関係なく、自由に設計することができる。例えば、図１２に示す構成では、ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂが延びる方向とｐチャネル領域６２が延びる方向とは平行であるが、それらの方向がほぼ９０°〜４５°の角度をなしていてもよい。
【００５２】
図１３は、本発明の実施の形態２にかかる半導体装置の他の構成を示す平面図である。図１２に示す構成では、各ｎ型低濃度半導体層３４ａの幅は同じであり、各ｎ型極低濃度半導体層３４ｂの幅は同じである。さらに、ｎ型低濃度半導体層３４ａとｎ型極低濃度半導体層３４ｂの幅も同じである。つまり、図１２に示す構成では、ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂの繰り返しピッチが一定である。それに対して、図１３に示すように、各ｎ型低濃度半導体層３４ａの幅が不定であり、各ｎ型極低濃度半導体層３４ｂの幅が不定であってもよい。つまり、ｎ型低濃度半導体層３４ａおよびｎ型極低濃度半導体層３４ｂの繰り返しピッチが一定でなくてもよい。
【００５３】
本発明の実施の形態２にかかる半導体装置の製造方法において、出発基板から作製用基板を作製する方法は、実施の形態１と同様である。作製用基板を用いてプレーナーゲート型ＩＧＢＴを作製する方法は、従来と同様である。
【００５４】
一例として、実施の形態２を適用して１２００Ｖ級のプレーナーゲート型ＩＧＢＴを作製し、そのターンオフ波形、耐圧特性およびＩ−Ｖ特性を調べた結果を示す。出発基板として、抵抗率が５００Ωｃｍであり、厚さが５００μｍであり、面方位が（１００）であり、オリエンテーションフラット（オリフラ）の方向が＜１００＞であるｎ型のＦＺシリコン基板を用いた。
【００５５】
このＦＺシリコン基板の第一主面に、例えば熱酸化処理等によって厚さ３μｍ程度の酸化膜を成膜した。そして、フォトリソグラフィおよびエッチングを行って、２０μｍ間隔で酸化膜を２０μｍの幅で除去し、ストライプ状にＦＺシリコン基板の第一主面を露出させた。残った酸化膜をマスクとしてＲＩＥなどの異方性エッチングにより１４０μｍ程度の深さまでシリコンを矩形状に除去して、ＦＺシリコン基板にストライプ状に深いトレンチを形成した。ＦＺシリコン基板において、トレンチとトレンチの間の部分がｎ型極低濃度半導体層となる。
【００５６】
次いで、エピタキシャル成長を行って、ＦＺシリコン基板のトレンチを抵抗率５０Ωｃｍのｎ型の半導体で埋めた。このエピタキシャル成長層がｎ型低濃度半導体層となる。次いで、ＣＭＰなどの研磨を行って、マスク酸化膜の上にまで成長したエピタキシャル成長層を除去し、その研磨面を平坦にして、半導体装置の作製用基板を得た。この作製用基板を用いて、図１２に示す構成のＩＧＢＴを作製した。ＩＧＢＴのエミッタ側の構造（表面構造）を形成した後、基板裏面の研磨およびエッチングを行い、基板の厚さを１３５μｍ程度にした。この基板の厚さがｎ型主半導体層の厚さとなる。そして、ＩＧＢＴのコレクタ側の構造（裏面構造）を形成した。また、エミッタ側の表面をポリイミド膜で被覆した。
【００５７】
このようにして作製され、図１２に示す断面構造を有するＩＧＢＴを「実施例４」とする。また、実施例４と同様にして作製され、図１３に示す断面構造を有するＩＧＢＴを「実施例５」とする。ただし、実施例５では、ｎ型低濃度半導体層の抵抗率は７０Ωｃｍである。実施例５のＩＧＢＴを作製する際には、出発基板の第一主面のマスク酸化膜を一定ではない間隔で一定ではない幅で除去し、トレンチエッチングを行う。また、実施例５と同様の構成を有し、ｎ型主半導体層の厚さを１２５μｍとしたＩＧＢＴを「実施例６」とする。比較として、図２１に示す従来構成において、ｎ型ベース層の抵抗率を７０Ωｃｍとし、ｎ型主半導体層の厚さを１３５μｍとしたＩＧＢＴを「従来例２」とする。
【００５８】
図１４は、実施例４および従来例２のターンオフ波形を比較して示す特性図である。図１５は、実施例５および従来例２のターンオフ波形を比較して示す特性図である。図１６は、実施例６および従来例２のターンオフ波形を比較して示す特性図である。これらの図からわかるように、実施例４〜６のいずれにおいても、ターンオフ電流波形は、従来例２よりも電流の立ち下がり始めの部分で緩やかになる。また、実施例４〜６のいずれにおいても、テール電流が従来例２よりも速く０になることがわかる。従って、実施例４〜６のいずれも、従来例２とほぼ同一のターンオフ損失でありながら、コレクタ電圧の上昇が小さくなり、ターンオフ全体が速くなる。つまり、実施例４〜６では、高速ターンオフ性とソフトスイッチング性を同時に実現できることがわかる。
【００５９】
また、実施例４と実施例５とでほぼ同様の効果が得られている。従って、ｎ型低濃度半導体層およびｎ型極低濃度半導体層の配置パターンと、ゲート電極構造やｎ+エミッタ領域やｐチャネル領域などの表面構造の配置パターンとは無関係であることがわかる。また、ｎ型低濃度半導体層およびｎ型極低濃度半導体層の単位構造が無秩序な構造であっても、同様の効果が得られることがわかる。また、テール電流が０になるまでに要する時間をグラフから読み取ると、実施例４および５ではおよそ０．７μｓであり、実施例６ではおよそ０．６μｓである。このように、実施例６では、実施例４または５よりもテール電流がより速く０になる。実施例６では、このような高速スイッチング化の効果により、ターンオフ損失が実施例４、実施例５および従来例２に対して約８％程度小さくなるという効果が得られる。
【００６０】
図１７は、実施例４、実施例５、実施例６および従来例２の耐圧特性を比較して示す特性図である。図１７から、実施例６では、実施例４または５よりもｎ型主半導体層の厚さを１０μｍ薄くしたことによって、実施例４または５よりも耐圧が低下することがわかる。しかし、ｎ型低濃度半導体層とｎ型極低濃度半導体層でｎ型主半導体層を構成したことと、ｎ型極低濃度半導体層の抵抗率を５００Ωｃｍと高くしたことにより、実施例６は、従来例２よりも高い耐圧を確保できることがわかる。
【００６１】
実施例４〜６のように、従来例２よりも高い耐圧が得られる。従来例２と同じ程度の耐圧を確保できればよい場合には、例えばｎ型主半導体層を薄くするなどのように、構造などを適宜変更することによって、他の特性の改善を図ることができる。従って、ＩＧＢＴの設計の自由度が高くなる。
【００６２】
図１８は、実施例４、実施例５、実施例６および従来例２のＩ−Ｖ特性を比較して示す特性図である。図１８から、実施例６では、実施例４、実施例５または従来例２よりもｎ型主半導体層の厚さを１０μｍ薄くしたことによって、実施例４、実施例５または従来例２よりもオン電圧が低くなり、オン電圧−ターンオフ損失トレードオフ特性が改善されることがわかる。
【００６３】
実施の形態３．
図１９は、本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。上述した実施の形態１または２では、ｎ型低濃度半導体層３４ａの幅およびｎ型極低濃度半導体層３４ｂの幅は、エミッタ側からコレクタ側まで一定である。それに対して、実施の形態３では、図１９に示すように、ｎ型低濃度半導体層３４ａの幅がエミッタ側からコレクタ側に向かって広くなり、ｎ型極低濃度半導体層３４ｂの幅がエミッタ側からコレクタ側に向かって狭くなっている。このような構成としても、実施の形態１または２と同様の効果が得られる。なお、ｎ型極低濃度半導体層３４ｂがエミッタ側からコレクタ側に向かって広くなっている場合には、ターンオフ時に高電圧が印加されると、空間電荷領域が速くバッファ層（フィールドストップ層３５）に達してしまい、電圧振動が発生しやすくなるため、好ましくない。
【００６４】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、主半導体層において低濃度半導体層および極低濃度半導体層は、交互に繰り返し設けられていれば、ストライプ状でなくてもよい。例えば、極低濃度半導体層中に低濃度半導体層が島状に設けられていてもよいし、その逆のパターンでもよい。また、主半導体層の濃度分布は、３つ以上の不純物濃度が繰り返されるような分布であってもよい。この場合、主半導体層の不純物濃度のうち、最も高い不純物濃度と最も低い不純物濃度の比が２以上であれば、十分な効果が得られるので、好ましい。また、トレンチゲート型ＩＧＢＴにおいて、低濃度半導体層および極低濃度半導体層の繰り返しピッチが一定でなくてもよい。また、プレーナーゲート型ＩＧＢＴにおいて、低濃度半導体層および極低濃度半導体層が延びる方向とｐチャネル領域が延びる方向とがほぼ９０°〜４５°の角度をなしていてもよい。
【００６５】
また、実施の形態中に記載した寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ダイオードにも適用可能であり、順電圧−逆回復損失トレードオフ特性とソフトスイッチング性能が両立する縦型ダイオードが得られる。
【産業上の利用可能性】
【００６６】
以上のように、本発明にかかる半導体装置は、縦型のパワー半導体装置に有用であり、特に、ＩＧＢＴやダイオードに適している。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の他の構成を示す平面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態１にかかる半導体装置の製造方法を説明する断面図である。
【図７】実施例１および従来例１のターンオフ波形を比較して示す特性図である。
【図８】実施例２および従来例１のターンオフ波形を比較して示す特性図である。
【図９】実施例３および従来例１のターンオフ波形を比較して示す特性図である。
【図１０】実施例１、実施例２、実施例３および従来例１の耐圧特性を比較して示す特性図である。
【図１１】実施例１、実施例２、実施例３および従来例１のＩ−Ｖ特性を比較して示す特性図である。
【図１２】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図１３】本発明の実施の形態２にかかる半導体装置の他の構成を示す平面図である。
【図１４】実施例４および従来例２のターンオフ波形を比較して示す特性図である。
【図１５】実施例５および従来例２のターンオフ波形を比較して示す特性図である。
【図１６】実施例６および従来例２のターンオフ波形を比較して示す特性図である。
【図１７】実施例４、実施例５、実施例６および従来例２の耐圧特性を比較して示す特性図である。
【図１８】実施例４、実施例５、実施例６および従来例２のＩ−Ｖ特性を比較して示す特性図である。
【図１９】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図２０】従来のトレンチゲート型ＩＧＢＴの構成を示す断面図である。
【図２１】従来のプレーナーゲート型ＩＧＢＴの構成を示す断面図である。
【符号の説明】
【００６８】
３１  主半導体層
３２  チャネル層
３３  コレクタ層
３４ａ  低濃度半導体層
３４ｂ  極低濃度半導体層
３５  フィールドストップ層
３６  エミッタ領域
３７  トレンチ
３８  ゲート絶縁膜
３９  ゲート電極
４１  エミッタ電極
４３  コレクタ電極
６２  チャネル領域
【図１】
0005682097.tif 000002
【図２】
0005682097.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005682097.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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