(57)【特許請求の範囲】
【請求項１】
第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記出力端子にゲートとソースが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にゲートとソースが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第２の入力端子にドレインが接続され、前記第１の入力端子にゲートが接続され、前記第３のＰチャネルＭＯＳトランジスタのドレインにソースが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、
前記第４のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっていることを特徴とする電圧切り替え回路。
【請求項２】
前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクは前記出力端子に接続されていることを特徴とする請求項１に記載の電圧切り替え回路。
【請求項３】
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする請求項１に記載の電圧切り替え回路。
【請求項４】
第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースにソースが接続され、前記出力端子にゲートとドレインが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にゲートとドレインが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第２の入力端子にドレインが接続され、前記第１の入力端子にゲートが接続され、前記第３のＰチャネルＭＯＳトランジスタのソースにソースが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする電圧切り替え回路。
【請求項５】
第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートとソースにドレインが接続され、前記出力端子にソースが接続され、前記第２の入力端子にゲートが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとソースが接続され、前記第２の入力端子にドレインが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第２のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、
前記第３のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっていることを特徴とする電圧切り替え回路。
【請求項６】
前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクはそれぞれ前記出力端子に接続されていることを特徴とする請求項５に記載の電圧切り替え回路。
【請求項７】
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする請求項５に記載の電圧切り替え回路。
【請求項８】
第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にソースが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのゲートとドレインにドレインが接続され、前記出力端子にソースが接続され、前記第２の入力端子にゲートが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとドレインが接続され、前記第２の入力端子にソースが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする電圧切り替え回路。
【請求項９】
第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記出力端子にゲートとソースが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとソースが接続され、前記第２の入力端子にドレインが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、
前記第３のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっていることを特徴とする電圧切り替え回路。
【請求項１０】
前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクはそれぞれ出力端子に接続されていることを特徴とする請求項９に記載の電圧切り替え回路。
【請求項１１】
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする請求項９に記載の電圧切り替え回路。
【請求項１２】
第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、
前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタのソースにソースが接続され、前記出力端子にゲートとドレインが接続される第２のＰチャネルＭＯＳトランジスタと、
前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＭＯＳトランジスタと、
前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとドレインが接続され、前記第２の入力端子にソースが接続される第４のＰチャネルＭＯＳトランジスタと、
を備え、
前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、
前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されていることを特徴とする電圧切り替え回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源からエネルギーが供給される電子機器等において、１つの電源から他の電源に切り替えるときに用いられる電圧切り替え回路に関する。
【背景技術】
【０００２】
複数の電源からエネルギーが供給される電子機器において、電子機器にエネルギーを供給している１つの電源の電圧が低下したとき、電子機器にエネルギーを供給し続けるためには、他の電源に切り替える必要がある。
例えば、ＵＳＢメモリ装置は、データの読み出し及び書き込みを行うために、パソコンに接続されたとき、パソコンからエネルギーが供給され、データの読み出し及び書き込みを行う。また、持ち運びを行うために、パソコンから切断されたとき、ＵＳＢメモリ装置の内部の電池からエネルギーが供給され、データの保持を行う。
【０００３】
ＵＳＢメモリ装置は、パソコンから切断される瞬間、パソコンから供給されるエネルギーが減少する。つまり、電圧が低下する。このとき、データの保持を行うために、ＵＳＢメモリ装置にエネルギーを供給し続けなければならない。そのため、ＵＳＢメモリ装置は、電圧切り替え回路により、電源をパソコンからＵＳＢメモリ装置の内部の電池に切り替えて、エネルギーを供給し続けている。
【０００４】
このように、電子機器にエネルギーを供給している１つの電源の電圧が低下したとき、電子機器にエネルギーを供給し続けるためには、他の電源に切り替える電圧切り替え回路が必要となる。
従来、２つの電源の電圧を切り替える回路として、２つのダイオードのカソードをワイヤードオア接続した電圧切り替え回路（ダイオードオア回路）が知られている（例えば、特許文献１参照）。
【０００５】
図１１は、従来のダイオードを用いた電圧切り替え回路を示す回路図である。
図１１に示した従来の電圧切り替え回路は、ダイオードＤ１とダイオードＤ２からなり、入力端子２０１にダイオードＤ１のアノードが接続され、入力端子２０２にダイオードＤ２のアノードが接続され、ダイオードＤ１のカソードとダイオードＤ２のカソードが出力端子２０３に接続されている。出力端子２０３は、上述したＵＳＢメモリ装置等の電子機器の電源端子に接続される。
【０００６】
図１１に示した従来の電圧切り替え回路は、入力端子２０１に１つの電源が接続され、電圧Ｖ１が与えられる。そして、入力端子２０２に他の電源が接続され、電圧Ｖ２が与えられる。
電圧Ｖ１が電圧Ｖ２よりも大きいとき、電圧Ｖ１からダイオードの閾値電圧Ｖｆを引いた電圧「Ｖ１−Ｖｆ」が、出力電圧Ｖｏｕｔとして出力端子２０３より出力される。ここで、Ｄ２には閾値電圧以下の順方向バイアスまたは逆方向バイアスがかかるので、電圧Ｖ２は、出力端子２０３に伝わらない。
【０００７】
また、電圧Ｖ１が低下して、電圧Ｖ２よりも小さくなったとき、電圧Ｖ２からダイオードの閾値電圧Ｖｆを引いた電圧「Ｖ２−Ｖｆ」が、出力電圧Ｖｏｕｔとして出力端子２０３より出力される。ここで、出力端子２０３から入力端子２０１には逆方向バイアスがかかるので、電圧Ｖ１は、出力端子２０３に伝わらない。
このように、図１１に示した従来の電圧切り替え回路は、入力される２つの電圧のうち高い方の電圧を出力端子に伝える。
【０００８】
また、図１１に示した従来の電圧切り替え回路において、ダイオードＤ１およびダイオードＤ２を、ゲートとソースとバルクとを短絡したＭＯＳトランジスタで置き換えた電圧切り替え回路が知られている（例えば、特許文献２参照）。
図１２は、従来のＮチャネルＭＯＳトランジスタを用いた電圧切り替え回路を示す図である。
【０００９】
図１２に示した従来の電圧切り替え回路は、ＮチャネルＭＯＳトランジスタＭ５とＮチャネルＭＯＳトランジスタＭ６とからなり、入力端子２０１にＮチャネルＭＯＳトランジスタＭ５のゲート、ソース、バルクが接続され、ドレインが出力端子２０３に接続されている。そして、入力端子２０２にＮチャネルＭＯＳトランジスタＭ６のゲート、ソース、バルクが接続され、ドレインが出力端子２０３に接続されている。
【００１０】
図１２において、ＮチャネルＭＯＳトランジスタＭ５及びＭ６の隣に図示したダイオードは、ドレイン基板間ダイオード、つまり、ドレインとバルクの間に形成されるダイオードの向きを示している。
図１３は、従来のＮチャネルＭＯＳトランジスタの代わりに、ＰチャネルＭＯＳトランジスタを用いた電圧切り替え回路を示す図である。
【００１１】
図１３に示した従来の電圧切り替え回路は、ＰチャネルＭＯＳトランジスタＭ７とＰチャネルＭＯＳトランジスタＭ８とからなり、入力端子２０１にＰチャネルＭＯＳトランジスタＭ７のドレインが接続され、ゲート、ソース、バルクが出力端子２０３に接続されている。そして、入力端子２０２にＰチャネルＭＯＳトランジスタＭ８のドレインが接続され、ゲート、ソース、バルクが出力端子２０３に接続されている。
【００１２】
図１３において、ＰチャネルＭＯＳトランジスタＭ７及びＭ８の隣に図示したダイオードは、ドレイン基板間ダイオード、つまり、ドレインとバルクの間に形成されるダイオードの向きを示している。
図１３に示した従来の電圧切り替え回路は、図１２に示した従来の電圧切り替え回路において、ＮチャネルＭＯＳトランジスタと極性が異なるＰチャネルＭＯＳトランジスタで置き換え、ゲート、ソース、バルクの接続を入力側から出力側に、ドレインの接続を出力側から入力側に入れ替えただけであるので、動作は図１２に示した従来の電圧切り替え回路と同じである。以下、図１２に示した従来の電圧切り替え回路の動作をする。
【００１３】
図１２に示した従来の電圧切り替え回路は、入力端子２０１に１つの電源が接続され、電圧Ｖ１が与えられる。そして、入力端子２０２に他の電源が接続され、電圧Ｖ２が与えられる。電圧Ｖ１が電圧Ｖ２よりも大きいとき、電圧Ｖ１から閾値電圧Ｖｔｈを引いた電圧「Ｖ１−Ｖｔｈ」が、出力電圧Ｖｏｕｔとして、出力端子２０３より出力される。
ここで、ＮチャネルＭＯＳトランジスタＭ６のゲートとソース間、またはゲートとドレイン間には閾値電圧以下の電圧がかかり、ドレイン基板間ダイオードには閾値電圧以下の順方向バイアスまたは逆方向バイアスがかかるので、電圧Ｖ２は、出力端子２０３に伝わらない。
【００１４】
また、電圧Ｖ１が低下して、電圧Ｖ２よりも小さくなったとき、電圧Ｖ２から閾値電圧Ｖｔｈを引いた電圧「Ｖ２−Ｖｔｈ」が、出力電圧Ｖｏｕｔとして、出力端子２０３より出力される。ここで、ＮチャネルＭＯＳトランジスタＭ５のゲートとソース間、ゲートとドレイン間には閾値電圧以下の電圧がかかり、ドレイン基板間ダイオードには閾値電圧以下の順方向バイアスまたは逆方向バイアスがかかるので、電圧Ｖ１は、出力端子２０３に伝わらない。
【００１５】
このように、図１２に示した従来の電圧切り替え回路は、入力される２つの電圧のうち高い方の電圧を出力端子に伝える。
さらに、図１２に示した従来の電圧切り替え回路は、ディプレッション型等の低閾値電圧のＭＯＳトランジスタを用いることで、閾値電圧Ｖｔｈによる電圧降下を小さくできる。
【００１６】
例えば、「Ｖｔｈ＝０」のＭＯＳトランジスタを用いれば、入力される２つの電圧のうち高い方の電圧をそのまま出力端子に出力することができる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平６−７０４８６号公報
【特許文献２】特開２００１−２８８４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、図１１、図１２に示した従来の電圧切り替え回路は、次のような問題があった。
図１１に示した従来の電圧切り替え回路は、出力電圧Ｖｏｕｔがダイオードの閾値電圧Ｖｆだけ電圧降下するという問題がある。すなわち、所望の出力電圧Ｖｏｕｔを出力しようとすれば、エネルギーが供給される電子機器が動作する電圧よりも閾値電圧Ｖｆだけ高い電圧を入力しなければならない。そのため、入力端子に接続される電源装置の大型化を招く。
【００１９】
また、図１２に示した従来の電圧切り替え回路は、ＭＯＳトランジスタを用いているため、ＭＯＳトランジスタのサイズによっては、図１２中に破線矢印で示したように、入力される２つの電圧の間に無視できない漏れ電流Ｉｌｅａｋが生じるという問題がある。
漏れ電流の経路は、オフしているＭＯＳトランジスタ、すなわち、弱反転領域で動作しているＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。
【００２０】
ＭＯＳトランジスタの弱反転領域の電流式より、漏れ電流Ｉｌｅａｋは次式（１）で表すことができる。
【００２１】
【数１】
0005677352.tif 000002
【００２２】
ただし、（１）式中のμは移動度、Ｃｏｘはゲート酸化膜容量、γは比例定数、Ｗはチャネル幅、Ｌはチャネル長、ＶＧＳはゲートソース間電圧、Ｖｔｈは閾値電圧、ＶＤＳはドレインソース間電圧、ｅは電子１個あたりの電荷量、ｋはボルツマン定数、Ｔは絶対温度である。
また、図１２において、「Ｖ２＝０」、「Ｖｔｈ＝０」とすると、漏れ電流Ｉｌｅａｋは次式で表すことができる。
【００２３】
【数２】
0005677352.tif 000003
【００２４】
つまり、式（１）及び式（２）よりチャネル幅Ｗとチャネル長Ｌの比が大きくなる程、大きな漏れ電流Ｉｌｅａｋが生じることがわかる。すなわち、大きな漏れ電流が生じると、低い方の電圧を与える電源に大きな電流が流れ、消費電力が大きくなるという問題が生じる。
【００２５】
本発明の目的は、上記の点に鑑み、ダイオードによる電圧降下がなく漏れ電流が小さな電圧切り替え回路を提供することにある。
【課題を解決するための手段】
【００２６】
上記の課題を解決して本発明の目的を達成するために、本発明は、以下のように構成される。
第１の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記出力端子にゲートとソースが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にゲートとソースが接続される第３のＰチャネルＭＯＳトランジスタと、前記第２の入力端子にドレインが接続され、前記第１の入力端子にゲートが接続され、前記第３のＰチャネルＭＯＳトランジスタのドレインにソースが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、前記第４のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっている。
【００２７】
第２の発明は、第１の発明において、前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクは前記出力端子に接続されている。
第３の発明は、第１の発明において、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。
【００２８】
第４の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースにソースが接続され、前記出力端子にゲートとドレインが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にゲートとドレインが接続される第３のＰチャネルＭＯＳトランジスタと、前記第２の入力端子にドレインが接続され、前記第１の入力端子にゲートが接続され、前記第３のＰチャネルＭＯＳトランジスタのソースにソースが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。
【００２９】
第５の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのゲートとソースにドレインが接続され、前記出力端子にソースが接続され、前記第２の入力端子にゲートが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとソースが接続され、前記第２の入力端子にドレインが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第２のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、前記第３のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっている。
【００３０】
第６の発明は、第５の発明において、前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクはそれぞれ前記出力端子に接続されている。
第７の発明は、第５の発明において、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。
【００３１】
第８の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にソースが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのゲートとドレインにドレインが接続され、前記出力端子にソースが接続され、前記第２の入力端子にゲートが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとドレインが接続され、前記第２の入力端子にソースが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。
【００３２】
第９の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースにドレインが接続され、前記出力端子にゲートとソースが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＰチャネルＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとソースが接続され、前記第２の入力端子にドレインが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第１の入力端子から前記出力端子への方向となり、前記第３のＰチャネルＭＯＳトランジスタのドレインとバルクとの間に形成されるダイオードの順方向が、前記第２の入力端子から前記出力端子への方向となっている。
【００３３】
第１０の発明は、第９の発明において、前記第１乃至第４のＰチャネルＭＯＳトランジスタのバルクはそれぞれ出力端子に接続されている。
第１１の発明は、第９の発明において、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。
【００３４】
第１２の発明は、第１及び第２の入力端子に第１及び第２の電圧をそれぞれ入力し、前記第１及び第２の電圧のうち高い方の電圧を出力端子に出力する電圧切り替え回路であって、前記第１の入力端子にドレインが接続され、前記第２の入力端子にゲートが接続される第１のＰチャネルＭＯＳトランジスタと、前記第１のＰチャネルＭＯＳトランジスタのソースにソースが接続され、前記出力端子にゲートとドレインが接続される第２のＰチャネルＭＯＳトランジスタと、前記出力端子にソースが接続され、前記第１の入力端子にゲートが接続される第３のＭＯＳトランジスタと、前記第３のＰチャネルＭＯＳトランジスタのドレインにゲートとドレインが接続され、前記第２の入力端子にソースが接続される第４のＰチャネルＭＯＳトランジスタと、を備え、前記第１のＰチャネルＭＯＳトランジスタのバルクは前記第１のＰチャネルＭＯＳトランジスタのソースに接続され、前記第２のＰチャネルＭＯＳトランジスタのバルクは前記第２のＰチャネルＭＯＳトランジスタのソースに接続され、前記第３のＰチャネルＭＯＳトランジスタのバルクは前記第３のＰチャネルＭＯＳトランジスタのソースに接続され、前記第４のＰチャネルＭＯＳトランジスタのバルクは前記第４のＰチャネルＭＯＳトランジスタのソースに接続されている。
【発明の効果】
【００３５】
本発明によれば、ダイオードによる電圧降下がなく漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態の構成を示す回路図である。
【図２】図１に示すＭＯＳトランジスタの構造の一例の断面図である。
【図３】本発明の第１実施形態の電圧切り替え回路の変形例である。
【図４】本発明の第２実施形態の構成を示す回路図である。
【図５】本発明の第３実施形態の構成を示す回路図である。
【図６】本発明の第３実施形態の電圧切り替え回路の変形例である。
【図７】本発明の第４実施形態の構成を示す回路図である。
【図８】本発明の第５実施形態の構成を示す回路図である。
【図９】本発明の第５実施形態の電圧切り替え回路の変形例である。
【図１０】本発明の第６実施形態の構成を示す回路図である。
【図１１】従来のダイオードを用いた電圧切り替え回路を示す回路図である。
【図１２】従来のＮチャネルＭＯＳトランジスタを用いた電圧切り替え回路を示す回路図である。
【図１３】従来のＰチャネルＭＯＳトランジスタを用いた電圧切り替え回路を示す回路図である。
【発明を実施するための形態】
【００３７】
以下、図面を参照して本発明の電圧切り替え回路の第１から第６実施形態について説明する。
なお、本願明細書中では、ＭＯＳトランジスタのソース及びドレインのうち、図面において、矢印を付した端子がソースであり、バルク電圧に近い電圧の端子がソースであると定義する。
【００３８】
（第１実施形態）
まず、本発明の第１実施形態に係る電圧切り替え回路の構成について、図１を参照して説明する。
本発明の第１実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、ＰチャネルＭＯＳトランジスタＭ４を備えている。
【００３９】
入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、およびＰチャネルＭＯＳトランジスタＭ４のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のドレイン、およびＰチャネルＭＯＳトランジスタＭ１のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソースとＰチャネルＭＯＳトランジスタＭ２のドレインとが接続され、ＰチャネルＭＯＳトランジスタＭ３のドレインとＰチャネルＭＯＳトランジスタＭ４のソースとが接続されている。
【００４０】
また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ１のバルク、ＰチャネルＭＯＳトランジスタＭ２のゲート、ソース、バルク、ＰチャネルＭＯＳトランジスタＭ３のゲート、ソース、バルク、ＰチャネルＭＯＳトランジスタＭ４のバルクがそれぞれ接続されている。
入力端子１０１には一の電源の電圧Ｖ１が与えられ、入力端子１０２には他の電源の電圧Ｖ２が与えられる。出力端子１０３は、ＵＳＢメモリ装置の内部のメモリなどの電子機器の電源端子と接続される。
【００４１】
図１において、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の隣に図示したダイオードは、ドレイン基板間ダイオード、つまり、ドレインとバルクとの間に形成されるダイオードの向きを示している。
次に、図１に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造の概要の一例について、図２を参照して説明する。
【００４２】
ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、図２に示すように、Ｐ型シリコン基板３０１上に形成されている。ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４はそれぞれＮウェル領域内に形成され、ＰチャネルＭＯＳトランジスタＭ２はＮウェル領域３０２、ＰチャネルＭＯＳトランジスタＭ１はＮウェル領域３０３、ＰチャネルＭＯＳトランジスタＭ３はＮウェル領域３０４、ＰチャネルＭＯＳトランジスタＭ４はＮウェル領域３０５内に形成されている。
【００４３】
そして、ＰチャネルＭＯＳトランジスタが形成される各Ｎウェル領域に形成された、ソース領域およびドレイン領域となる高濃度のＰ型不純物が注入されたｐ＋領域のそれぞれにソース端子「Ｓ」およびドレイン端子「Ｄ」がそれぞれ接続され、バルク領域となる高濃度のＮ型の不純物が注入されたｎ＋領域にバルク端子「Ｂ」が接続されている。さらに、ゲートとゲート端子「Ｇ」とが接続されている。
【００４４】
次に、本発明の第１実施形態に係る電圧切り替え回路の動作について、図１および図２を参照して説明する。
説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。
【００４５】
「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１およびＰチャネルＭＯＳトランジスタＭ２はオンする。
【００４６】
一方、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４およびＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により、電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。
【００４７】
ここで、漏れ電流Ｉｌｅａｋの解析を行う。
なお、図１において、Ｉｌｅａｋは漏れ電流を表し、Ｉｌｏａｄは、負荷に供給される電流である。
図１中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。
【００４８】
ＰチャネルＭＯＳトランジスタＭ４のドレイン電圧Ｖ４は、ＰチャネルＭＯＳトランジスタＭ３、Ｍ４について、それぞれ前記漏れ電流の式（１）を立てたとき、それぞれの漏れ電流の式が等しくなるようなソース電圧であり、「Ｖ１＞Ｖ４＞０」なる値となる。ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖ４」となる。上述した式（１）に「Ｖｔｈ＝０」を代入すると次式（３）となる。
【００４９】
【数３】
0005677352.tif 000004
【００５０】
式（３）に「ＶＧＳ＝Ｖ１−Ｖ４」を代入すると、次式（４）となる。
【００５１】
【数４】
0005677352.tif 000005
【００５２】
式（２）および式（４）の大小関係を比較すると、次式（５）が成立する。
【００５３】
【数５】
0005677352.tif 000006
【００５４】
Ｖ４がＶ１と比較して十分に小さいとき、式（５）より、左辺は負の指数オーダーの項「ｅｘｐ（−γ（Ｖ１−Ｖ４））」がかかっているので、右辺よりも極めて小さいことがわかる。
したがって、本発明の実施形態１に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。また、Ｖ４がＶ１と近い値をとるときは式（１）に示すように、ＰチャネルＭＯＳトランジスタＭ３を流れる電流が制限されるため、やはり従来の電圧切り替え回路に比べて漏れ電流Ｉｌｅａｋを極めて小さくすることができる。
【００５５】
以上のように、本発明の第１実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、図２に示すように、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードＤ１１の順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ４のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードＤ１２の順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。
【００５６】
なお、本発明の第１実施形態に係る電圧切り替え回路では、ＰチャネルＭＯＳトランジスタＭ１のバルクとＰチャネルＭＯＳトランジスタＭ２のバルクは共通の電圧とし、ＰチャネルＭＯＳトランジスタＭ４のバルクとＰチャネルＭＯＳトランジスタＭ３のバルクは共通の電圧としたが、ＰチャネルＭＯＳトランジスタＭ１のバルクをＰチャネルＭＯＳトランジスタＭ１のソースに接続し、ＰチャネルＭＯＳトランジスタＭ４のバルクをＰチャネルＭＯＳトランジスタＭ４のソースに接続してもよい。
【００５７】
このときの電圧切り替え回路を図３に示す。このとき、図３に示したドレイン基板間ダイオードの向きは、図１に示したドレイン基板間ダイオードの向きと同じであるので、図１に示すように、ＰチャネルＭＯＳトランジスタＭ１のバルクとＰチャネルＭＯＳトランジスタＭ２のバルク、ＰチャネルＭＯＳトランジスタＭ４のバルクとＰチャネルＭＯＳトランジスタＭ３のバルクをそれぞれ共通の電圧とした場合と同等の効果を奏する。
【００５８】
（第２実施形態）
次に、本発明の第２実施形態に係る電圧切り替え回路の構成について、図４を参照して説明する。
本発明の第２実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。
【００５９】
入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、およびＰチャネルＭＯＳトランジスタＭ４のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のドレイン、およびＰチャネルＭＯＳトランジスタＭ１のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソース、バルク、およびＰチャネルＭＯＳトランジスタＭ２のソース、バルクがそれぞれ接続されている。また、ＰチャネルＭＯＳトランジスタＭ３のソース、バルク、およびとＰチャネルＭＯＳトランジスタＭ４のソース、バルクがそれぞれ接続されている。
【００６０】
また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ２のゲート、ドレイン、ＰチャネルＭＯＳトランジスタＭ３のゲート、ドレインがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図４に示すダイオードの意味は、図１の場合のダイオードと同様である。
【００６１】
また、図４に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
次に、本発明の第２実施形態に係る電圧切り替え回路の動作について、図４を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。
【００６２】
「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートソース間電圧ＶＧＳは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ３のゲートドレイン間電圧ＶＧＤは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。
【００６３】
ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図４中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。
【００６４】
ＰチャネルＭＯＳトランジスタＭ４のソース電圧Ｖ４は、ＰチャネルＭＯＳトランジスタＭ３、Ｍ４について、それぞれ前記漏れ電流の式（１）を立てたとき、それぞれの漏れ電流の式が等しくなるようなソース電圧であり、「Ｖ１＞Ｖ４＞０」なる値となる。ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖ４」となる。
【００６５】
式（１）に「Ｖｔｈ＝０」を代入すると、本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、式（３）に「ＶＧＳ＝Ｖ１−Ｖ４」を代入するとＰチャネルＭＯＳトランジスタＭ４の漏れ電流は本発明の第１実施形態に係る電圧切り替え回路の説明における式（４）と同じ式となる。
よって、本発明の第１実施形態に係る電圧切り替え回路の説明における式（５）より、Ｖ４がＶ１より十分小さいとき、左辺は負の指数オーダーの項「ｅｘｐ（−γ（Ｖ１−Ｖ４））」がかかっているので、右辺よりも極めて小さい。
【００６６】
したがって、本発明の第２実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。また、Ｖ４がＶ１と近い値をとるときは式（１）に示すように、ＰチャネルＭＯＳトランジスタＭ３を流れる電流が制限されるため、やはり従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
【００６７】
以上のように、本発明の第２実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、この第２実施形態においても、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ４のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。
【００６８】
（第３実施形態）
次に、本発明の第３実施形態に係る電圧切り替え回路の構成について、図５を参照して説明する。
本発明の第３実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。
【００６９】
入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、およびＰチャネルＭＯＳトランジスタＭ３のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のドレイン、およびＰチャネルＭＯＳトランジスタＭ２のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソース、ゲート、およびＰチャネルＭＯＳトランジスタＭ２のドレインがそれぞれ接続されている。また、ＰチャネルＭＯＳトランジスタＭ３のドレイン、およびＰチャネルＭＯＳトランジスタＭ４のソース、ゲートがそれぞれ接続されている。
【００７０】
また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ１のバルク、ＰチャネルＭＯＳトランジスタＭ２のソース、バルク、ＰチャネルＭＯＳトランジスタＭ３のソース、バルク、ＰチャネルＭＯＳトランジスタＭ４のバルクがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図５に示すダイオードの意味は、図１の場合のダイオードと同様である。
【００７１】
また、図５に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
次に、本発明の第３実施形態に係る電圧切り替え回路の動作について、図５を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。
【００７２】
「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。
【００７３】
ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図５中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖｏｕｔ」となる。
【００７４】
前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態１に係る電圧切り替え回路の説明と同様に、式（４）のＶ４をＶｏｕｔに置き換えた式（６）となる。
【００７５】
【数６】
0005677352.tif 000007
【００７６】
式（２）と式（６）の大小関係を比較すると、次式（７）となる。
【００７７】
【数７】
0005677352.tif 000008
【００７８】
式（７）からわかるように、左辺は負の指数オーダーの項「ｅｘｐ{−γ(Ｖ１−Ｖｏｕｔ)}」がかかっているので、右辺よりも極めて小さい。したがって、本発明の第３実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
【００７９】
以上のように、本発明の第３実施形態に係る電圧切り替え回路によれば、大きく電圧降下することなく、従来の電圧切り替え回路に比べて漏れ電流が小さい。そのため、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、ＰチャネルＭＯＳトランジスタＭ２のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。
【００８０】
なお、本発明の第３実施形態に係る電圧切り替え回路では、ＰチャネルＭＯＳトランジスタＭ１のバルクおよびＰチャネルＭＯＳトランジスタＭ２のバルクは共通の電圧とし、ＰチャネルＭＯＳトランジスタＭ４のバルクおよびＰチャネルＭＯＳトランジスタＭ３のバルクは共通の電圧としたが、ＰチャネルＭＯＳトランジスタＭ１のバルクをＰチャネルＭＯＳトランジスタＭ１のソースに接続し、ＰチャネルＭＯＳトランジスタＭ４のバルクをＰチャネルＭＯＳトランジスタＭ４のソースに接続してもよい。
【００８１】
このときの電圧切り替え回路を図６に示す。このとき、図６に示したドレイン基板間ダイオードの向きは、図５に示したドレイン基板間ダイオードの向きと同じであるので、ＰチャネルＭＯＳトランジスタＭ１のバルクおよびＰチャネルＭＯＳトランジスタＭ２のバルク、ＰチャネルＭＯＳトランジスタＭ４のバルクおよびＰチャネルＭＯＳトランジスタＭ３のバルクをそれぞれ共通の電圧とした場合と同等の効果を奏する。
【００８２】
（第４実施形態）
次に、本発明の第４実施形態に係る電圧切り替え回路の構成について、図７を参照して説明する。
本発明の第４実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。
【００８３】
入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のソース、バルク、およびＰチャネルＭＯＳトランジスタＭ３のゲート、がそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のソース、バルク、ＰチャネルＭＯＳトランジスタＭ２のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のドレイン、ゲート、とＰチャネルＭＯＳトランジスタＭ２のドレインとが接続され、ＰチャネルＭＯＳトランジスタＭ３のドレインとＰチャネルＭＯＳトランジスタＭ４のドレイン、ゲートが接続されている。
【００８４】
また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ２のソース、バルク、ＰチャネルＭＯＳトランジスタＭ３のソース、バルクがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図７に示すダイオードの意味は、図１の場合のダイオードと同様である。
【００８５】
また、図７に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
次に、本発明の第４実施形態に係る電圧切り替え回路の動作について、図７を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。
【００８６】
「Ｖｔｈ＝０」なので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートソース間電圧ＶＧＳは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ４のゲートドレイン間電圧ＶＧＤは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４およびＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。
【００８７】
ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図７中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖｏｕｔ」となる。
【００８８】
前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態３に係る電圧切り替え回路の説明と同様に、式（６）で表される。
よって、本発明の第３実施形態に係る電圧切り替え回路の説明における式（７）からわかるように、左辺は負の指数オーダーの項「ｅｘｐ｛−γ（Ｖ１−Ｖｏｕｔ）｝」がかかっているので、右辺よりも極めて小さい。したがって、本発明の第４実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
【００８９】
以上のように、本発明の第４実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、この第４実施形態においても、ＰチャネルＭＯＳトランジスタＭ２のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。
【００９０】
（第５実施形態）
次に、本発明の第５実施形態に係る電圧切り替え回路の構成について、図８を参照して説明する。
本発明の第５実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。
【００９１】
入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、ＰチャネルＭＯＳトランジスタＭ３のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のドレイン、およびＰチャネルＭＯＳトランジスタＭ１のゲート、がそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソースとＰチャネルＭＯＳトランジスタＭ２のドレインが接続されている。また、ＰチャネルＭＯＳトランジスタＭ３のドレインとＰチャネルＭＯＳトランジスタＭ４のゲート、ソースが接続されている。
【００９２】
また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ１のバルク、ＰチャネルＭＯＳトランジスタＭ２のソース、バルク、ＰチャネルＭＯＳトランジスタＭ３のソース、バルク、およびＰチャネルＭＯＳトランジスタＭ４のバルクがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図８に示すダイオードの意味は、図１の場合のダイオードと同様である。
【００９３】
また、図８に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
次に、本発明の第５実施形態に係る電圧切り替え回路の動作について、図８を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。
【００９４】
「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。
【００９５】
ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図８中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ３、Ｍ４、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖｏｕｔ」となる。
【００９６】
前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態３に係る電圧切り替え回路の説明と同様に、式（６）で表される。
よって、本発明の第３実施形態に係る電圧切り替え回路の説明における式（７）からわかるように、左辺は負の指数オーダーの項「ｅｘｐ｛−γ（Ｖ１−Ｖｏｕｔ）｝」がかかっているので、右辺よりも極めて小さい。
【００９７】
したがって、本発明の第５実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
次に、電圧Ｖ２は電圧Ｖ１よりも高く、「Ｖ１＝０」であるとする。
「Ｖｔｈ＝０」、「Ｖ２＞Ｖ１」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは正電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートソース間電圧ＶＧＳは「０〔Ｖ〕」となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオフする。一方、ＰチャネルＭＯＳトランジスタＭ４のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ３のゲートドレイン間電圧ＶＧＤは負電圧となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオンする。よって、ＰチャネルＭＯＳトランジスタＭ４、Ｍ３のオン抵抗で僅かな漏れ電流により電圧Ｖ２から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。
【００９８】
ここで、漏れ電流Ｉｌｅａｋの解析を行う。
漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタＭ１、Ｍ２、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ１のソース電圧Ｖ３は、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２について、それぞれ前記漏れ電流の式（１）を立てたとき、それぞれの漏れ電流の式が等しくなるようなソース電圧であり、「Ｖ２＞Ｖ３＞０」なる値となる。ＰチャネルＭＯＳトランジスタＭ１のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ２−Ｖ３」となる。
【００９９】
式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）となり、漏れ電流Ｉｌｅａｋは、「ＶＧＳ＝Ｖ２−Ｖ３」を代入すると次式（８）となる。
【０１００】
【数８】
0005677352.tif 000009
【０１０１】
式（２）と式（８）の大小関係を比較すると、次式（９）となる。
【０１０２】
【数９】
0005677352.tif 000010
【０１０３】
よって、式（９）からわかるように、Ｖ３がＶ２より十分小さいとき、左辺は負の指数オーダーの項「ｅｘｐ（−γ（Ｖ２−Ｖ３））」がかかっているので、右辺よりも極めて小さい。
したがって、本発明の第５実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。また、Ｖ３がＶ２と近い値をとるときは式（１）からわかるように、ＰチャネルＭＯＳトランジスタＭ２を流れる電流が制限されるため、やはり従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
【０１０４】
以上のように、本発明の第５実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。
【０１０５】
なお、本発明の第５実施形態に係る電圧切り替え回路では、ＰチャネルＭＯＳトランジスタＭ１のバルクおよびＰチャネルＭＯＳトランジスタＭ２のバルクは共通の電圧とし、ＰチャネルＭＯＳトランジスタＭ４のバルクおよびＰチャネルＭＯＳトランジスタＭ３のバルクは共通の電圧としたが、ＰチャネルＭＯＳトランジスタＭ１のバルクをＰチャネルＭＯＳトランジスタＭ１のソースに接続し、ＰチャネルＭＯＳトランジスタＭ４のバルクをＰチャネルＭＯＳトランジスタＭ４のソースに接続してもよい。
【０１０６】
このときの電圧切り替え回路を図９に示す。このとき、図９に示したドレイン基板間ダイオードの向きは、図８に示したドレイン基板間ダイオードの向きと同じであるので、ＰチャネルＭＯＳトランジスタＭ１のバルクおよびＰチャネルＭＯＳトランジスタＭ２のバルクは共通の電圧とし、ＰチャネルＭＯＳトランジスタＭ４のバルクおよびＰチャネルＭＯＳトランジスタＭ３のバルクは共通の電圧とした場合と同等の効果を奏する。
【０１０７】
（第６実施形態）
次に、本発明の第６実施形態に係る電圧切り替え回路の構成について、図１０を参照して説明する。
本発明の第６実施形態に係る電圧切り替え回路は、入力端子１０１、１０２にそれぞれ電圧Ｖ１、Ｖ２が入力され、その電圧Ｖ１、Ｖ２のうち高い方の電圧を出力端子１０３に出力するものであって、ＰチャネルＭＯＳトランジスタＭ１、ＰチャネルＭＯＳトランジスタＭ２、ＰチャネルＭＯＳトランジスタＭ３、およびＰチャネルＭＯＳトランジスタＭ４を備えている。
【０１０８】
入力端子１０１には、ＰチャネルＭＯＳトランジスタＭ１のドレイン、ＰチャネルＭＯＳトランジスタＭ３のゲートがそれぞれ接続されている。
入力端子１０２には、ＰチャネルＭＯＳトランジスタＭ４のソース、バルク、ＰチャネルＭＯＳトランジスタＭ１のゲートがそれぞれ接続されている。
そして、ＰチャネルＭＯＳトランジスタＭ１のソース、バルク、ＰチャネルＭＯＳトランジスタＭ２のソース、バルクがそれぞれ接続されている。また、ＰチャネルＭＯＳトランジスタＭ３のドレインとＰチャネルＭＯＳトランジスタＭ４のドレイン、ゲートが接続されている。
【０１０９】
また、出力端子１０３には、ＰチャネルＭＯＳトランジスタＭ２のゲート、ドレイン、ＰチャネルＭＯＳトランジスタＭ３のソース、バルクがそれぞれ接続されている。
入力端子１０１、１０２および出力端子１０３の接続先などは、第１実施形態の場合と同様である。また、図１０に示すダイオードの意味は、図１の場合のダイオードと同様である。
【０１１０】
また、図１０に示すＰチャネルＭＯＳトランジスタＭ１〜Ｍ４の構造は、第１実施形態の場合と同様であって、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４は、Ｐ型シリコン基板３０１の各Ｎウェル領域内に形成され、各Ｎウェル領域にソース領域およびドレイン領域となるｐ＋領域が形成され、且つバルク領域となるｎ＋領域が形成されている。
【０１１１】
次に、本発明の第６実施形態に係る電圧切り替え回路の動作について、図１０を参照して説明する。説明を簡単にするために、電圧Ｖ１は電圧Ｖ２よりも高く、「Ｖ２＝０」であるとする。また、ＰチャネルＭＯＳトランジスタの閾値電圧Ｖｔｈは、「Ｖｔｈ＝０」であるとする。
【０１１２】
「Ｖｔｈ＝０」であるので、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、ゲートソース間電圧ＶＧＳが負電圧である限り、オンする。
「Ｖｔｈ＝０」、「Ｖ１＞Ｖ２」より、ＰチャネルＭＯＳトランジスタＭ１のゲートドレイン間電圧ＶＧＤは負電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートソース間電圧ＶＧＳは負電圧となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオンする。一方、ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ４のゲートドレイン間電圧ＶＧＤは「０〔Ｖ〕」となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオフする。よって、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２のオン抵抗で僅かな漏れ電流により電圧Ｖ１から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。
【０１１３】
ここで、漏れ電流Ｉｌｅａｋの解析を行う。
図１０中に破線矢印で図示したように、漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタ、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ３のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ１−Ｖｏｕｔ」となる。
【０１１４】
前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態３に係る電圧切り替え回路の説明と同様に、式（６）で表される。
よって、本発明の第３実施形態に係る電圧切り替え回路の説明における式（７）からわかるように、左辺は負の指数オーダーの項「ｅｘｐ｛−γ（Ｖ１−Ｖｏｕｔ）｝」がかかっているので、右辺よりも極めて小さい。したがって、本発明の第６実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
【０１１５】
以上のように、本発明の第６実施形態に係る電圧切り替え回路によれば、ダイオードによる電圧降下がなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
また、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。
【０１１６】
次に、電圧Ｖ２が電圧Ｖ１よりも高く、「Ｖ１＝０」であるとする。
「Ｖｔｈ＝０」、「Ｖ２＞Ｖ１」より、ＰチャネルＭＯＳトランジスタＭ１のゲートソース間電圧ＶＧＳは正電圧となり、ＰチャネルＭＯＳトランジスタＭ２のゲートドレイン間電圧ＶＧＤは「０〔Ｖ〕」となり、ＰチャネルＭＯＳトランジスタＭ１とＰチャネルＭＯＳトランジスタＭ２はオフする。一方、ＰチャネルＭＯＳトランジスタＭ４のゲートソース間電圧ＶＧＳは負電圧となり、ＰチャネルＭＯＳトランジスタＭ３のゲートドレイン間電圧ＶＧＤは負電圧となるので、ＰチャネルＭＯＳトランジスタＭ４とＰチャネルＭＯＳトランジスタＭ３はオンする。よって、ＰチャネルＭＯＳトランジスタＭ４、Ｍ３のオン抵抗で僅かな漏れ電流により電圧Ｖ２から僅かに電圧降下した電圧Ｖｏｕｔが出力端子１０３より出力される。
【０１１７】
ここで、漏れ電流Ｉｌｅａｋの解析を行う。
漏れ電流Ｉｌｅａｋの経路は、オフしているＰチャネルＭＯＳトランジスタ、すなわち、弱反転領域で動作しているＰチャネルＭＯＳトランジスタのソースとドレインの間を通じて、高い方の電圧が入力される入力端子から低い方の電圧が入力される入力端子に流れる。ＰチャネルＭＯＳトランジスタＭ１のソース電圧Ｖ３は、ＰチャネルＭＯＳトランジスタＭ１、Ｍ２について、それぞれ前記漏れ電流の式（１）を立てたとき、それぞれの漏れ電流の式が等しくなるようなソース電圧であり、「Ｖ２＞Ｖ３＞０」なる値となる。ＰチャネルＭＯＳトランジスタＭ１のゲートソース間電圧ＶＧＳは、「ＶＧＳ＝Ｖ２−Ｖ３」となる。
【０１１８】
前記式（１）に「Ｖｔｈ＝０」を代入すると本発明の第１実施形態に係る電圧切り替え回路の説明における式（３）と同じ式となり、よって、漏れ電流Ｉｌｅａｋは、上述した本発明の実施形態５に係る電圧切り替え回路の説明と同様に、式（８）で表される。
よって、本発明の第５実施形態に係る電圧切り替え回路の説明における式（９）からわかるように、Ｖ３がＶ２より十分小さいとき、左辺は負の指数オーダーの項「ｅｘｐ（−γ（Ｖ２−Ｖ３））」がかかっているので、右辺よりも極めて小さい。したがって、本発明の第６実施形態に係る電圧切り替え回路は、従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
【０１１９】
また、Ｖ３がＶ２と近い値をとるときは式（１）からわかるように、ＰチャネルＭＯＳトランジスタＭ３を流れる電流が制限されるため、やはり従来の電圧切り替え回路に比べて漏れ電流を極めて小さくすることができる。
したがって、この場合もダイオードによる電圧降下が生じることなく、従来の電圧切り替え回路に比べて漏れ電流が小さいので、入力端子に接続される電源装置の大型化を招くことなく、低消費電力であるという効果を奏する。
【０１２０】
また、ＰチャネルＭＯＳトランジスタＭ１のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０１から出力端子１０３への方向となり、且つＰチャネルＭＯＳトランジスタＭ３のドレイン基板間ダイオード、つまり、ｐ＋領域からなるドレイン領域とｎ＋領域からなるバルク領域との間に形成されるダイオードの順方向は、入力端子１０２から出力端子１０３への方向となる。そのため、基板を介して入力端子１０１から１０２または入力端子１０２から１０１に漏れ電流Ｉｌｅａｋが流れることを抑制することができる。
また、上述したいずれの実施形態に係る電圧切り替え回路も、ＰチャネルＭＯＳトランジスタＭ１〜Ｍ４を同一のウェル上に形成することができるため、小面積で実現できるという効果も奏する。
【０１２１】
（その他の実施形態など）
（１）本発明の第１から第６実施形態に係る電圧切り替え回路では、入力端子１０１と出力端子１０３との間、また、入力端子１０２と出力端子１０３との間に、それぞれ１つのＰＭＯＳペアを接続した場合について説明をした。しかし、各実施形態において、ＰＭＯＳペアを複数用意して、入力端子と出力端子との間に、直列接続、並列接続、または、直列接続と並列接続を組み合わせた接続をしてもよい。
（２）本発明の第１から第６実施形態に係る電圧切り替え回路を構成するＰチャネルＭＯＳトランジスタの各々は、複数用意した同一極性、つまりＰチャネル型のＭＯＳトランジスタのゲート、ソース、ドレイン、バルクのそれぞれを共通接続、すなわち、並列接続をした１つの合成ＭＯＳトランジスタとしてもよい。また、ゲート、バルクのそれぞれを共通接続してソース、ドレインを互いに接続、すなわち、直列接続をした１つの合成ＭＯＳトランジスタとしてもよい。
【０１２２】
なお、上記各実施形態において、入力端子１０１が第１の入力端子に対応し、入力端子１０２が第２の入力端子に対応している。
また、第１のＰチャネルＭＯＳトランジスタＭ１が第１のＰチャネルＭＯＳトランジスタに対応し、第２のＰチャネルＭＯＳトランジスタＭ２が第２のＰチャネルＭＯＳトランジスタに対応し、第３のＰチャネルＭＯＳトランジスタＭ３が第３のＰチャネルＭＯＳトランジスタに対応し、第４のＰチャネルＭＯＳトランジスタＭ４が第４のＰチャネルＭＯＳトランジスタに対応している。
【産業上の利用可能性】
【０１２３】
本発明の電圧切り替え回路は、複数の電源からエネルギーが供給される電子機器等の分野で好適に利用できる。
【符号の説明】
【０１２４】
Ｍ１、Ｍ２、Ｍ３、Ｍ４  ＰチャネルＭＯＳトランジスタ
１０１、１０２  入力端子
１０３  出力端子
【図１】
0005677352.tif 000011
【図２】
0005677352.tif 000012
【図３】
0005677352.tif 000013
【図４】
0005677352.tif 000014
【図５】
0005677352.tif 000015
【図６】
0005677352.tif 000016
【図７】
0005677352.tif 000017
【図８】
0005677352.tif 000018
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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