(57)【特許請求の範囲】
【請求項１】
誘電体からなる下部クラッド層上に前記下部クラッド層の屈折率より高屈折率の単結晶半導体層を形成する工程と、
前記単結晶半導体層に、並行する２本のストライプ状の溝部を形成してスラブ導波路部とし、前記スラブ導波路部に挟まれた領域を導波路コアとするとともに、前記スラブ導波路部を挟んだ前記導波路コアと反対側の領域を隆起領域とする工程と、
一方の前記スラブ導波路部とそれに接する前記隆起領域とに、注入イオン分布のピークが、前記スラブ導波路部の厚さよりも深い位置となり且つ前記隆起領域の厚さよりも浅い位置になる条件でｐ型の不純物をイオン注入する第１のイオン注入工程と、
他方の前記スラブ導波路部とそれに接する隆起領域とに、注入イオン分布のピークが、前記スラブ導波路部の厚さよりも深い位置となり且つ前記隆起領域の厚さよりも浅い位置になる条件でｎ型の不純物をイオン注入する第２のイオン注入工程と、
前記第１のイオン注入工程及び前記第２のイオン注入工程で注入した前記不純物を活性化して前記各隆起領域の不純物濃度が前記各スラブ導波路部の不純物濃度より高くなるｐｉｎ接合構造を形成する熱処理工程と
を有することを特徴とする光半導体素子の製造方法。
【請求項２】
前記スラブ導波路部の膜厚を、前記導波路コアから離間するにしたがって徐々に厚くすることを特徴とする請求項1に記載の光半導体素子の製造方法。
【請求項３】
前記ｐｉｎ接合構造が形成されたスラブ導波路部と導波路コアとを有する光導波路を２本並行に設け、
前記２本の光導波路をマッハツェンダ型光干渉計の２本のアーム導波路とすることを特徴とする請求項１または請求項２に記載の光半導体素子の製造方法。
【請求項４】
前記単結晶半導体層が、Ｓｉ１−ｘＧｅｘ（但し、０≦ｘ≦０．３）からなり、且つ、前記下部クラッド層がＳｉＯ２からなることを特徴とする請求項１乃至請求項３のいずれか１項に記載の光半導体素子の製造方法。
【請求項５】
前記スラブ導波路部の膜厚と、前記第１のイオン注入工程及び前記第２のイオン注入工程において注入されるイオンのイオン注入エネルギーとが以下の関係を満たすことを特徴とする請求項１乃至請求項４のいずれか１項に記載の光半導体素子の製造方法。
注入イオンエネルギー（ｋｅＶ）＞スラブ導波路部の膜厚（ｎｍ）／（１．５×注入イオンの原子量）
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光半導体素子の製造方法に関するものであり、例えば、光通信に用いられる単結晶半導体層を導波路コアに用いたリブ型光導波路デバイスにおける製造工程を削減するための構造に関するものである。
【背景技術】
【０００２】
変調信号である電気信号を光信号に変換する光変調器や、減衰量を表わす電気信号に応じて光信号を減衰させる光減衰器等の光デバイスは、近年の光通信分野において、重要な役割を果たしている。近年の光通信技術の進展とともにこれらの光デバイスは、高性能化及び小型化が求められている。
【０００３】
特に、波長多重方式を用いた光通信においては、各波長チャンネルの光強度を等しくすることが重要となり、そのためには、光ファイバーに可変光減衰器を接続する必要がある。このよう光変調器や光減衰器を構成するものとして、マッハツェンダ型光干渉計が知られている（例えば、特許文献１参照）。
【０００４】
近年、このような光デバイスを、電子回路が構成でき、安価で大規模な集積技術が進んだＳｉプロセスを適用して極微小なシリコン光導波路を用いて実現することが提案されている（例えば、特許文献２参照）。このシリコン光導波路は、一般には、基板貼り合わせ技術で作製したＳＯＩ（Ｓｉｌｉｃｏｎｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いている。
【０００５】
ＳＯＩ基板の単結晶Ｓｉ層をストライプ状に加工してコアとし、埋込酸化膜（ＢＯＸ層）を下部クラッド層とし、コアの上にシリコン酸化膜を設けて上部クラッド層を形成している。このシリコン光導波路ではＳｉとＳｉＯ２との高屈折率差を利用し、急峻な曲がり導波路が作製されるため、コアサイズや曲率半径が非常に小さく、集積光デバイスに適しているという特徴がある。
【０００６】
このような光デバイスは、大量生産による安価な光素子が実現できるため、光ネットワークや光インターコネクションなどの光通信に用いられる光導波路型機能素子、特に光の強度・位相を変化させる光変調器や光スイッチとして採用されている（例えば、非特許文献１或いは非特許文献２参照）。
【０００７】
特に、電気駆動型のＳｉ導波路型光変調器・スイッチは、小型で、大規模集積が可能であるため、フォトニックネットワークの基本素子と位置づけられる。ここで、図１３を参照して、シリコン細線導波路のようなｎｍオーダーの細線導波路を用いた光変調器・スイッチを説明する。
【０００８】
図１３は、従来のマッハツェンダ型干渉計を有した光干渉型スイッチの説明図であり、図１３（ａ）は概念的平面図であり、図１３（ｂ）はリブ導波路型位相シフタの光軸に垂直な断面図である。ここでは、２つのリブ導波路型位相シフタを構成する第１アーム導波路７２３及び第２アーム導波路７２４が２つの２入力２出力の光カプラ７２２，７２５により結合してなるマッハツェンダ型干渉計を有した光干渉型スイッチとして示している。なお、符号７２１は入力導波路であり、符号７２６は出力導波路である。
【０００９】
２つのリブ導波路型位相シフタは、ＳｉＯ２からなる下部クラッド層７１上に設けた単結晶Ｓｉコア７２の両側に互いに導電型の異なるスラブ導波路部７３，７４１，７４２を備えている。なお、符号７６〜７８は電極であり、符号７５は上部クラッド層である。
【００１０】
各スラブ導波路部７３，７４１，７４２は、光損失を低く抑え、かつ電気抵抗を下げるため、単結晶Ｓｉコア７２の近傍ではドーピング濃度を低く、導波路から離れた位置ではドーピング濃度を高くしたドーピングプロファイルが用いられる（例えば、非特許文献３参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−２２２７９６号公報
【特許文献２】特開２０１０−２６６７６６号公報
【非特許文献】
【００１２】
【非特許文献１】ＯＰＴＩＣＳ  ＥＸＰＲＥＳＳ，Ｖｏｌ．１８，Ｎｏ．１５，ｐｐ．１５３０３−１５３１０，１９  Ｊｕｌｙ  ２０１０
【非特許文献２】ＯＰＴＩＣＳ  ＥＸＰＲＥＳＳ，Ｖｏｌ．１７，Ｎｏ．２５，ｐｐ．２２４８４−２２４９０，７  Ｄｅｃｅｍｂｅｒ  ２００９
【非特許文献３】ＯＰＴＩＣＳ  ＥＸＰＲＥＳＳ，Ｖｏｌ．１６，Ｎｏ．８，ｐｐ．５２１８−５２２６，１４  Ａｐｒｉｌ  ２００８
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、上述のドーピングプロファイルを得るためには、図１４に示すように、低不純物濃度領域に対するイオン注入工程と、高不純物濃度に対するイオン注入工程を、ｐ型及びｎ型について合計４度行う工程を経る必要があり、工程が複雑であった。即ち、従来、高性能な光変調器・スイッチを簡易な工程で製作することができないという問題がある。
【００１４】
したがって、本発明は、イオン注入工程を削減して、簡易な製造工程で光半導体素子を製造することを目的とする。
【課題を解決するための手段】
【００１５】
開示する一観点からは、誘電体からなる下部クラッド層上に前記下部クラッド層の屈折率より高屈折率の単結晶半導体層を形成する工程と、前記単結晶半導体層に並行する２本のストライプ状の溝部を形成してスラブ導波路部とし、前記スラブ導波路部に挟まれた領域を導波路コアとするとともに、前記スラブ導波路部を挟んだ反対側の領域を隆起領域とする工程と、一方の前記スラブ導波路部とそれに接する隆起領域とに選択的に注入イオン分布のピークが、前記スラブ導波路部の厚さよりも深い位置となり且つ前記隆起領域の厚さよりも浅い位置になる条件でｐ型の不純物をイオン注入する第１のイオン注入工程と、他方の前記スラブ導波路部とそれに接する隆起領域とに選択的に注入イオン分布のピークが、前記スラブ導波路部の厚さよりも深い位置となり且つ前記隆起領域の厚さよりも浅い位置になる条件でｎ型の不純物をイオン注入する第２のイオン注入工程と、前記第１のイオン注入工程及び前記第２のイオン注入工程で注入した前記不純物を活性化して前記各隆起領域の不純物濃度が前記各スラブ導波路部の不純物濃度より高くなるｐｉｎ接合構造を形成する熱処理工程とを有することを特徴とする光半導体素子の製造方法が提供される。
【発明の効果】
【００１７】
開示の光半導体素子の製造方法によれば、イオン注入工程を削減して、簡易な製造工程で光半導体素子を製造することが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態の光半導体素子の概念的断面図である。
【図２】本発明の実施の形態の光半導体素子の製造工程の説明図である。
【図３】本発明の実施例１の光変調素子の途中までの製造工程の説明図である。
【図４】本発明の実施例１の光変調素子の図３以降の製造工程の説明図である。
【図５】Ｐイオンのイオン注入プロファイルである。
【図６】Ｂイオンのイオン注入プロファイルである。
【図７】熱処理後の不純物濃度プロファイルである。
【図８】本発明の実施例２の光半導体素子の概念的断面図である。
【図９】本発明の実施例３のマッハツェンダ型干渉計を有した光干渉型スイッチの途中までの製造工程の説明図である。
【図１０】本発明の実施例３のマッハツェンダ型干渉計を有した光干渉型スイッチの図９以降の途中までの製造工程の説明図である。
【図１１】本発明の実施例３のマッハツェンダ型干渉計を有した光干渉型スイッチの図１０以降の途中までの製造工程の説明図である。
【図１２】本発明の実施例３のマッハツェンダ型干渉計を有した光干渉型スイッチの図１１以降の製造工程の説明図である。
【図１３】従来のマッハツェンダ型干渉計を有した光干渉型スイッチの説明図である。
【図１４】従来の光干渉型スイッチの製造工程の説明図である。
【発明を実施するための形態】
【００１９】
ここで、図１及び図２を参照して、本発明の実施の形態の光半導体素子を説明する。図１は本発明の実施の形態の光半導体素子の概念的断面図である。誘電体からなる下部クラッド層１１上設けた単結晶半導体からなる導波路コア１２と、導波路コア１２の両側に設けた低不純物濃度のｐ型のスラブ導波路部１３と低不純物濃度のｎ型のスラブ導波路部１４により光導波路を形成する。
【００２０】
また、スラブ導波路部１３，１４の端部には高不純物濃度の隆起領域１５，１６を設け、誘電体からなる上部クラッド層１７を設けた後、隆起領域１５，１６に達する電極１８，１９を設ける。この場合、隆起領域１５，１６の直下の下部クラッド層１１の中の不純物濃度は、スラブ導波路部１３，１４の直下の不純物濃度より低濃度になる。
【００２１】
この場合の下部クラッド層１１はどのように形成しても良いが、典型的には基板貼り合わせ技術で形成したＳＯＩ基板を構成する埋込酸化膜（ＢＯX層）を用い、単結晶半導体としては、その上に形成されるＳｉ１−ｘＧｅｘ（但し、０≦ｘ≦０．３）を用いる。
【００２２】
なお、下部クラッド層１１を形成する基板としては、石英、ＧａＡｓ、ＩｎＰなどの基板を用いて良いが、Ｓｉ基板は低コスト、ドライバ等の電子回路との集積が可能などの利点を有するため好ましい。また、単結晶半導体としては、ＩｎＰ、ＧａＡｓ及びこれらの混晶を用いても良く、通信波長帯の信号光に対して透明であれば、Ｓｉ１−ｘＧｅｘと同様の効果が得られる．
【００２３】
図２は、本発明の実施の形態の光半導体素子の製造工程の説明図である。まず、図２（ａ）に示すように、ＳｉＯ２等のハードマスク１をマスクとして下部クラッド層１１上に設けた単結晶半導体層をエッチングしてストライプ状の２本の平行な溝を形成することによって、導波路コア１２とスラブ導波路１３，１４と隆起領域１５，１６を形成する。
【００２４】
次いで、図２（ｂ）に示すように、レジストパターン２をマスクとして、一方の側のスラブ導波路部１３と隆起領域１５に、スラブ導波路部１３の厚さよりも深い位置となり且つ隆起領域１５の厚さよりも浅い位置になる条件でＰイオン３等のｎ型不純物を注入する。
【００２５】
次いで、図２（ｃ）に示すように、レジストパターン４をマスクとして、他方の側のスラブ導波路部１４と隆起領域１６に、スラブ導波路部１４の厚さよりも深い位置となり且つ隆起領域１６の厚さよりも浅い位置になる条件でＢイオン５等のｐ型不純物を注入する。
【００２６】
次いで、注入されたイオンを活性化して均一に拡散させ、単結晶半導体層の結晶性を回復させる熱処理を行う。この時、誘電体からなる下部クラッド層１１内に注入されたイオンは、単結晶半導体層中には拡散せず、ドーパントとして寄与しない。
【００２７】
イオン注入の注入エネルギーや結晶格子のエネルギー状態はある程度の分布を持っており、注入深さはある程度分布するので、単結晶半導体層中のドーピング濃度は注入量、注入エネルギー、単結晶半導体層の厚さで制御できる。
【００２８】
このように、単結晶半導体層に厚さの異なる領域を設けることによって、一回のイオン注入で２通り以上のドーピング濃度が実現でき、それによって、製造工程数を減らすことができる。即ち、従来プロセスでは４回のイオン注入を必要としたが、本発明では半分の２回で良く、工程の簡略化が実現できる。
【００２９】
なお、このようなドーピングプロファイルを得るためには、スラブ導波路部の膜厚とイオン注入エネルギーとの関係において、
注入イオンエネルギー（ｋｅＶ）＞スラブ導波路部の膜厚（ｎｍ）／（１．５×注入イオンの原子量）
の関係を満たすイオンエネルギーとする必要がある。
【実施例１】
【００３０】
次に、図３乃至図７を参照して、本発明の実施例１の光変調素子の製造工程を説明する。まず、図３（ａ）に示すように、基板貼り合わせ技術により作製したＳＯＩ基板２０を用意する。ＳＯＩ基板２０は、Ｓｉ基板２１に埋込ＳｉＯ２膜２２を介して厚さが２５０ｎｍの単結晶Ｓｉ層２３が設けられており、埋込ＳｉＯ２膜２２が下部クラッド層となる。
【００３１】
次いで、図３（ｂ）に示すように、ＳｉＯ２からなるハードマスク２４をマスクとして、ＨＢｒガスを用いたＲＩＥ（５０ｍＴｏｒｒ，２００Ｗ）により単結晶Ｓｉ層２３をエッチングしてＳｉコア２５、スラブ導波路部２６，２７及び隆起領域２８，２９を形成する。この場合のＳｉコア２５の幅は、５００ｎｍであり、スラブ導波路部２６，２７の厚さは５０ｎｍで幅は１μｍとする。
【００３２】
次いで、図３（ｃ）に示すように、ハードマスク２４を除去したのち、新たなレジストパターン３０を形成し、このレジストパターン３０をマスクとしてスラブ導波路部２６及び隆起領域２８にＰをイオン注入する。この時、スラブ導波路部２６の厚さよりも深い位置となり且つ隆起領域２８の厚さよりも浅い位置になる条件、例えば、１００ｋｅＶの加速エネルギーで５×１０１４ｃｍ−２のドーズ量で注入する。
【００３３】
図５はＰイオンのイオン注入プロファイルであり、図５（ａ）に示すように、スラブ導波路部２６におけるピーク位置は埋込ＳｉＯ２膜２２の内部になる。一方、図５（ｂ）に示すように、隆起領域２８におけるピーク位置は隆起領域２８の内部となり、隆起領域２８中の不純物濃度の方が高くなる。
【００３４】
次いで、図４（ｄ）に示すように、レジストパターン３０を除去したのち、新たなレジストパターン３１を形成し、このレジストパターン３１をマスクとしてスラブ導波路部２７及び隆起領域２９にＢをイオン注入してｐｉｎ型のダイオードとする。この時も、スラブ導波路部２７の厚さよりも深い位置となり且つ隆起領域２９の厚さよりも浅い位置になる条件、例えば、４０ｋｅＶの加速エネルギーで、５×１０１４ｃｍ−２のドーズ量で注入する。
【００３５】
図６はＢイオンのイオン注入プロファイルであり、図６（ａ）に示すように、スラブ導波路部２７におけるピーク位置は埋込ＳｉＯ２膜２２の内部になる。一方、図６（ｂ）に示すように、隆起領域２９におけるピーク位置は隆起領域２９の内部となり、隆起領域２９中の不純物濃度の方が高くなる。
【００３６】
次いで、レジストパターン３１を除去したのち、窒素雰囲気中で１０００℃で１５分間の熱処理を行って注入した不純物を活性化するとともに、Ｓｉの結晶性を回復する。図７は熱処理後の不純物濃度プロファイルであり、スラブ導波路部２６のＰ濃度は２．８×１０１８ｃｍ−３となり、隆起領域２８のＰ濃度は１．６×１０１９ｃｍ−３となる。一方、スラブ導波路部２７のＢ濃度は２．２×１０１８ｃｍ−３となり、隆起領域２９のＢ濃度は１．６×１０１９ｃｍ−３となる。
【００３７】
最後に、図４（ｅ）に示すように、上部クラッド層３２を兼ねる層間膜として、ＳｉＨ４：２０％／Ｈｅ：８０％＋Ｎ２Ｏを原料ガスとするＣＶＤ法により、７９０℃において、１μｍの厚さのＳｉＯ２膜を堆積させる。
【００３８】
次いで、レジストパターン（図示は省略）をマスクとして、ＣＦ４ガスを用いたＲＩＥ（１００ｍＴｏｏｒ，３００Ｗ）により上部クラッド層３２となるＳｉＯ２膜をエッチングして、隆起領域２８，２９に達するコンタクトホールを形成する。
【００３９】
次いで、スパッタリング法により１μｍの厚さにＡｌ膜を堆積したのち、レジストパターン（図示は省略）をマスクとしてＣｌ２ガスを用いたＲＩＥによりＡｌ膜をエッチングすることによって電極３３，３４を形成する。
【００４０】
このように、本発明の実施例１においては、Ｓｉコアの両側の領域に厚さの違いを設けているので、ｐ型とｎ型の一度ずつのイオン注入工程によって、異なった不純物濃度プロファイルを実現することができる。それによって、Ｓｉコア近傍の不純物濃度が低いので光学的損失が少なくなり、隆起領域では不純物濃度が高いので電気抵抗を低減することができる。
【実施例２】
【００４１】
次に、図８を参照して、本発明の実施例２の光半導体素子を説明する。図８は、本発明の実施例２の光半導体素子の概念的断面図であり、スラブ導波路部２６，２７の膜厚を隆起領域２８，２９に向かって徐々に膜厚が厚くなるよう変化するテーパ部３５，３６を設けたものである。
【００４２】
この本発明の実施例２においても、一度のイオン注入によって、連続的に変化するドーピング濃度プロファイルが得られる。なお、テーパ部３５，３６を形成するためには、平坦なスラブ導波路部２６，２７を垂直性の高いエッチング条件で形成したのち、テーパ部３５，３６を傾斜がつくエッチング条件で形成すれば良い。
【実施例３】
【００４３】
次に、図９乃至図１２を参照して、本発明の実施例３のマッハツェンダ型干渉計を有した光干渉型スイッチを説明する。まず、図９（ａ）に示すように、実施例１と同様に、基板貼り合わせ技術により作製したＳＯＩ基板４０を用意する。ＳＯＩ基板４０は、Ｓｉ基板４１に埋込ＳｉＯ２膜４２を介して厚さが５０ｎｍの単結晶Ｓｉ層４３、厚さが２００ｎｍの単結晶Ｓｉ０．９Ｇｅ０．１層４４が設けられている。
【００４４】
次いで、図９（ｂ）及び図９（ｃ）に示すように、ハードマスク４５をマスクとしてＨＢｒガスを用いたＲＩＥ（５１ｍＴｏｒｒ，２００Ｗ）により単結晶Ｓｉ０．９Ｇｅ０．１層４４及び単結晶Ｓｉ層４３をエッチングする。この時、単結晶Ｓｉ層４４を２５ｎｍ〜５０ｎｍ残すようにエッチングして導波路コア４６とスラブ導波路部４７１〜４８２と隆起領域４９〜５１とを形成する。
【００４５】
なお、図９（ｂ）は平面図であり、図９（ｃ）は図９（ｂ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図であり、ここでは、導波路コア４６は、マッハツェンダ型光干渉計の入力導波路４６１、２入力２出力の光カプラ４６２，４６５、第１アーム導波路４６３、第２アーム導波路４６４、及、出力導波路４６６となる。
【００４６】
次いで、図１０（ｄ）に示すように、ハードマスク４５を除去したのち、新たなレジストパターン５２を形成し、このレジストパターン５２をマスクとしてスラブ導波路部４７１，４７２及び隆起領域４９の露出部にＰをイオン注入する。この時のイオン注入条件は、１００ｋｅＶの加速エネルギーで５×１０１４ｃｍ−２のドーズ量とする。
【００４７】
次いで、図１０（ｅ）に示すように、レジストパターン５２を除去したのち、新たなレジストパターン５３を形成し、このレジストパターン５３をマスクとしてスラブ導波路部４８１，４８２及び隆起領域５０，５１の露出部にＢをイオン注入する。この時のイオン注入条件は、４０ｋｅＶの加速エネルギーで５×１０１４ｃｍ−２のドーズ量とする。
【００４８】
次いで、レジストパターン５３を除去したのち、窒素雰囲気中で１０００℃で１５分間のアニールを行って注入したＢ及びＰの活性化を行って電極領域とする。
【００４９】
次いで、図１０（ｆ）に示すように、上部クラッド層を兼ねる層間膜として、ＳｉＨ４：２０％／Ｈｅ：８０％＋Ｎ２Ｏを原料ガスとするＣＶＤ法により、７９０℃において、１μｍの厚さのＳｉＯ２膜５４を堆積させる。
【００５０】
次いで、図１１（ｇ）に示すように、レジストパターン５５をマスクとして、ＣＦ４ガスを用いたＲＩＥ（１００ｍＴｏｏｒ，３００Ｗ）によりＳｉＯ２膜５４をエッチングして、高不純物濃度の隆起領域５１〜５３に達するコンタクトホール５６〜５８を形成する。
【００５１】
次いで、図１１（ｈ）に示すように、スパッタリング法により１μｍの厚さにＡｌ膜を堆積したのち、レジストパターン５９をマスクとしてＣｌ２ガスを用いたＲＩＥによりＡｌ膜をエッチングすることによって電極６０〜６２を形成する。
【００５２】
最後に、図１２（ｉ）及び図１２（ｊ）に示すように、レジストマスク５９を除去することによって、本発明の実施例３のマッハツェンダ型干渉計を有した光干渉型スイッチの基本構造が完成する。なお、図１２（ｉ）は平面図であり、図１２（ｊ）は図１２（ｉ）におけるＡ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。また、Ａｌ膜を堆積させる前にＣｏを堆積させ、アニールを行ってシリサイド層を予め形成しておいても良い。
【００５３】
この電極６０と電極６１との間と、電極６１と電極６２との間に異なった電圧を印加することによって第１アーム導波路４６３と第２アーム導波路４６４に異なった電流を注入する。その結果、屈折率変化が異なった値となり、第１アーム導波路４６３を伝搬する光と第２アーム導波路４６４を伝搬する光に位相差ができるので、光干渉計として動作することになる。
【００５４】
以上、本発明の各実施例を説明してきたが、各実施例に示した材質、サイズ、製造方法は一例であり、本発明の効果を損なわない範囲で各種の変更が可能である。例えば、導波路コア領域について、幅、高さはシングルモード性を保つ範囲で変化しても、本発明の効果を変わらずに得ることができる。また、スラブ導波路部の幅はスポットサイズを変化させない範囲で変化させても、本発明の効果が変わらずに得られる。
【００５５】
また、イオン注入エネルギーをＰについて１００ｋｅＶ、Ｂについて４０ｋｅＶとしたが、これについては、設計の範囲で変更を加えることができる。但し、濃度が低くなると導波路コア部分へのキャリア注入量が減り、濃度が高くなると光損失が増えることを考慮し、ドーズ量は５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２程度が好ましい。
【符号の説明】
【００５６】
１  ハードマスク
２  レジストパターン
３  Ｐイオン
４  レジストパターン
５  Ｂイオン
１１  下部クラッド層
１２  導波路コア
１３，１４  スラブ導波路部
１５，１６  隆起領域
１７  上部クラッド層
１８，１９  電極
２０，４０  ＳＯＩ基板
２１，４１  Ｓｉ基板
２２，４２  埋込ＳｉＯ２膜
２３  単結晶Ｓｉ層
２４，４５  ハードマスク
３０，３１，５２，５３，５５，５９  レジストパターン
２５  Ｓｉコア
２６，２７  スラブ導波路部
２８，２９  隆起領域
３２  上部クラッド層
３３，３４  電極
３５，３６  テーパ部
４３  単結晶Ｓｉ層
４４  単結晶Ｓｉ０．９Ｇｅ０．１層
４６  導波路コア
４６１  入力導波路
４６２，４６５  光カプラ
４６３  第１アーム導波路
４６４  第２アーム導波路
４６６  出力導波路
４７１，４７２，４８１，４８２  スラブ導波路部
４９〜５１  隆起領域
５４  ＳｉＯ２膜
５６〜５８  コンタクトホール
６０〜６２  電極
７１  下部クラッド層
７２  単結晶Ｓｉコア
７２１  入力導波路
７２２，７２５  光カプラ
７２３  第１アーム導波路
７２４  第２アーム導波路
７２６  出力導波路
７３，７４１，７４２  スラブ導波路部
７５  上部クラッド層
７６〜７８  電極
７９，８１，８３，８５  レジストパターン
８０，８４  ｐ型不純物
８２，８６  ｎ型不純物
【図１】
0005824929.tif 000002
【図２】
0005824929.tif 000003
【図３】
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【図４】
0005824929.tif 000005
【図５】
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【図６】
0005824929.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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