(57)【特許請求の範囲】
【請求項１】
光変調器のアレイであって、それぞれの光変調器が、前記光変調器を第1の状態に駆動するように構成された第1のアクチュエータ、および前記光変調器を第2の状態に駆動するように構成された第2のアクチュエータを有する、光変調器のアレイと、
前記光変調器を制御するための回路を光変調器ごとに含む制御行列であって、前記回路が、前記光変調器の前記第1のアクチュエータを制御するように構成された第1のシャッタ状態インバータと、前記光変調器の前記第2のアクチュエータを制御するように構成された第2のシャッタ状態インバータとを含み、前記第1のシャッタ状態インバータの出力が前記第2のシャッタ状態インバータの1つの入力だけに電気的に接続され、前記制御行列が前記第2のシャッタ状態インバータの出力および前記第1のシャッタ状態インバータの入力を電圧に関してプリバイアスするように構成される、制御行列と
を備えるディスプレイ装置。
【請求項２】
前記第1のシャッタ状態インバータが、第1の充電トランジスタと第1の放電トランジスタとを含み、前記第2のシャッタ状態インバータが、第2の充電トランジスタと第2の放電トランジスタとを含む、請求項1に記載のディスプレイ装置。
【請求項３】
前記第1の充電トランジスタおよび前記第2の充電トランジスタがpタイプのトランジスタであり、前記第1の充電トランジスタおよび前記第2の充電トランジスタのソースが作動電圧相互配線に接続されている、請求項2に記載のディスプレイ装置。
【請求項４】
前記第1の放電トランジスタおよび前記第2の放電トランジスタがnタイプのトランジスタであり、前記第1の放電トランジスタおよび前記第2の放電トランジスタのソースがグローバル更新相互配線に接続されている、請求項3に記載のディスプレイ装置。
【請求項５】
前記第2の放電トランジスタのゲートに結合されたデータストアキャパシタをさらに備える、請求項2に記載のディスプレイ装置。
【請求項６】
前記回路が、前記第2のシャッタ状態インバータの前記出力と前記第1のシャッタ状態インバータの前記入力とを作動電圧相互配線上の電圧に電気的に接続することによって、前記光変調器の作動に先立って、前記第2のシャッタ状態インバータの前記出力および前記第1のシャッタ状態インバータの前記入力をプリバイアスするように構成される、請求項1に記載のディスプレイ装置。
【請求項７】
前記第1のシャッタ状態インバータが、第1の充電トランジスタと第1の放電トランジスタとを含み、前記第2のシャッタ状態インバータが、第2の充電トランジスタと第2の放電トランジスタとを含み、前記第2の充電トランジスタのドレインと、前記第1の充電トランジスタおよび前記第1の放電トランジスタのそれぞれのゲートとが前記作動電圧相互配線に電気的に接続されている、請求項6に記載のディスプレイ装置。
【請求項８】
前記作動電圧相互配線が、キャパシタを経由して、前記第2のシャッタ状態インバータと前記第1のシャッタ状態インバータのゲートとに電気的に接続されている、請求項6に記載のディスプレイ装置。
【請求項９】
前記回路が、前記第2のシャッタ状態インバータの前記出力と前記第1のシャッタ状態インバータの前記入力とをグローバル更新相互配線上の電圧に電気的に接続することによって、前記光変調器の作動に先立って、前記第2のシャッタ状態インバータの前記出力および前記第1のシャッタ状態インバータの前記入力をプリバイアスするように構成されていて、
前記グローバル更新相互配線が、トランジスタを経由して、前記第2のシャッタ状態インバータの出力と前記第1のシャッタ状態インバータの入力とに電気的に接続されている、請求項1に記載のディスプレイ装置。
【請求項１０】
データインバータを経由して、前記第2のシャッタ状態インバータに結合され、かつ前記第1のシャッタ状態インバータに結合されたデータストアキャパシタをさらに備える、請求項1に記載のディスプレイ装置。
【請求項１１】
前記第1のシャッタ状態インバータに結合された第1のカスコードトランジスタと、前記第2のシャッタ状態インバータに結合された第2のカスコードトランジスタとをさらに備える、請求項1に記載のディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本特許出願は、「Circuits for Controlling Display Apparatus」という表題の、2012年7月12日に出願した米国特許出願第13/548,007号、および「Circuits for Controlling Display Apparatus」という表題の、2011年7月15日に出願した、米国特許仮出願第61/508,192号の優先権を主張するものである。これらの先行出願の開示は、本特許出願の一部と見なされ、参照により本特許出願に組み込まれている。
【０００２】
本開示は、微小電気機械システム(microelectromechanical system)の分野に関する。詳細には、本開示は、ディスプレイ装置の光変調器のアレイを制御して、表示画像を生成するための回路に関する。
【背景技術】
【０００３】
様々なディスプレイ装置は、光を透過して画像を形成する、対応する光変調器を有する表示画素のアレイを含む。光変調器は、第1の状態と第2の状態との間で光変調器を駆動するためのアクチュエータを含む。一部のディスプレイ装置は、第1のアクチュエータによって第1の状態に、第2のアクチュエータによって第2の状態に駆動されうるデュアルアクチュエーション(dual-actuation)光変調器を利用する。光変調器は、回路または制御行列によって制御される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示のシステム、方法、およびデバイスはそれぞれ、いくつかの革新的な態様を有するが、そのいずれもが、単独では、本明細書に開示される望ましい属性に対する役割を負わない。
【課題を解決するための手段】
【０００５】
本開示で開示される主題の1つの革新的な態様は、光変調器のアレイを含むディスプレイ装置で実装可能である。それぞれの光変調器は、光変調器を第1の状態に駆動するように構成された第1のアクチュエータと、光変調器を第2の状態に駆動するように構成された第2のアクチュエータとを有する。ディスプレイ装置はまた、単一の作動電圧相互配線をアレイ内の光変調器ごとに含む制御行列を含む。作動電圧相互配線は、第1の駆動電圧を光変調器の第1のアクチュエータに印加し、第2の駆動電圧を光変調器の第2のアクチュエータに印加するように構成される。加えて、作動電圧相互配線は、ラッチ回路に対するデータ電圧の印加を制御して、第1のアクチュエータおよび第2のアクチュエータへの第1の駆動電圧および第2の駆動電圧の印加を制御するように構成される。
【０００６】
いくつかの実装形態では、制御行列は、光変調器を作動して第1の状態に動かすように構成された第1のシャッタ状態インバータ(shutter-state inverter)と、光変調器を作動して第2の状態に動かすように構成された第2のシャッタ状態インバータとを含むラッチ回路を含む。そのような実装形態では、第1のシャッタ状態インバータは、第2のシャッタ状態インバータに交差結合される。いくつかのそのような実装形態では、第1のシャッタ状態インバータは、第1の充電トランジスタと第1の放電トランジスタとを含み、第2のシャッタ状態インバータは、第2の充電トランジスタと第2の放電トランジスタとを含む。
【０００７】
いくつかの実装形態では、第1の充電トランジスタおよび第2の充電トランジスタは第1の極性を有し、第1の充電トランジスタおよび第2の充電トランジスタのそれぞれのソース端子は、共通の作動電圧相互配線に接続される。いくつかの実装形態では、第1の放電トランジスタおよび第2の放電トランジスタは第2の極性を有し、第1の放電トランジスタおよび第2の放電トランジスタのそれぞれのソース端子は共通ソース相互配線に電気的に接続される。いくつかの実装形態では、第1の充電トランジスタおよび第2の充電トランジスタはpタイプのトランジスタであり、第1の放電トランジスタおよび第2の放電トランジスタはnタイプのトランジスタである。いくつかの実装形態では、制御行列は、作動電圧相互配線がデータ電圧を第1の放電トランジスタおよび第2の放電トランジスタに印加するステップを制御するように、作動電圧相互配線に電気的に接続された更新トランジスタを含む。
【０００８】
本開示で説明される主題の別の革新的態様は、光変調器のアレイを含むディスプレイ装置で実装可能である。それぞれの光変調器は、光変調器を第1の状態に駆動するように構成された第1のアクチュエータと、光変調器を第2の状態に駆動するように構成された第2のアクチュエータとを含む。ディスプレイ装置は、光変調器を制御するための回路を光変調器ごとに含む制御行列を含む。回路は、光変調器の第1のアクチュエータを制御するように構成された第1のシャッタ状態インバータと、光変調器の第2のアクチュエータを制御するように構成された第2のシャッタ状態インバータとを含む。第1のシャッタ状態インバータの出力は、第2のシャッタ状態インバータの1つの入力だけに電気的に接続される。さらに、制御行列は、回路上に蓄えられた電圧をプリバイアスする(pre-bias)ように構成される。
【０００９】
いくつかの実装形態では、第1のシャッタ状態インバータは、第1の充電トランジスタと第1の放電トランジスタとを含み、第2のシャッタ状態インバータは、第2の充電トランジスタと第2の放電トランジスタとを含む。いくつかの実装形態では、第1の充電トランジスタおよび第2の充電トランジスタはpタイプのトランジスタであり、第1の充電トランジスタおよび第2の充電トランジスタのソースは、作動電圧相互配線に接続される。いくつかの実装形態では、第1の放電トランジスタおよび第2の放電トランジスタは、nタイプのトランジスタであり、第1の放電トランジスタおよび第2の放電トランジスタのソースはグローバル更新相互配線に接続される。
【００１０】
いくつかの実装形態では、制御行列は、データ電圧源を第1の放電トランジスタに電気的に結合することによって、回路に対するデータ電圧の印加を制御するように構成される。いくつかの実装形態では、この回路は、第1のシャッタ状態インバータと第2のシャッタ状態インバータの入力とをバイアス電圧源に電気的に接続することによって、光変調器の作動に先立って、回路上に蓄えられた電圧をプリバイアスするように構成される。
【００１１】
いくつかの実装形態では、第1の充電トランジスタ節点レインと第2の充電トランジスタおよび第2の放電トランジスタのそれぞれのゲートとがバイアス電圧源に電気的に接続される。いくつかの実装形態では、バイアス電圧源は、キャパシタを経由して、第1のシャッタ状態インバータと第2のシャッタ状態インバータのゲートとに電気的に接続される。いくつかの実装形態では、バイアス電圧源は、トランジスタを経由して、第1のシャッタ状態インバータと第2のシャッタ状態インバータのゲートとに電気的に接続される。
【００１２】
いくつかの実装形態では、データストアキャパシタは、データインバータを経由して、第1のシャッタ状態インバータに結合され、かつ第2のシャッタ状態インバータに結合される。いくつかの実装形態では、制御行列は、第1のシャッタ状態インバータに結合された第1のカスコードトランジスタと、第2のシャッタ状態インバータに結合された第2のカスコードトランジスタとを含む。
【００１３】
本明細書で説明される主題の1つまたは複数の実装形態の詳細は、添付の図面および下の説明に記載される。この概要で提供された例は主にMEMSベースのディスプレイの点で説明されるが、本明細書で提供される概念は、LCDディスプレイ、OLEDディスプレイ、電気泳動ディスプレイ、および電界放出ディスプレイなど、他のタイプのディスプレイ、ならびにMEMSマイクロフォン、MEMSセンサ、およびMEMS光スイッチなど、他の非ディスプレイMEMSデバイスに適用可能である。他の特徴、態様、および利点は、説明、図面、および特許請求の範囲から明らかになるであろう。以下の図面の相対寸法は縮尺通りに描かれていない場合がある点に留意されたい。
【図面の簡単な説明】
【００１４】
【図１Ａ】直視型MEMSベースのディスプレイ装置の例示的な概略図である。
【図１Ｂ】ホストデバイスの例示的なブロック図である。
【図２Ａ】例示的なシャッタベースの光変調器の例示的な透視図である。
【図２Ｂ】回転型アクチュエータシャッタベースの光変調器の断面図である。
【図２Ｃ】例示的な非シャッタベースの微小電気機械システム(MEMS)光変調器の断面図である。
【図２Ｄ】エレクトロウェッティング(electrowetting)ベースの光変調アレイの断面図である。
【図３Ａ】制御行列の例示的な概略図である。
【図３Ｂ】図3Aの制御行列に接続されたシャッタベースの光変調器のアレイの透視図である。
【図４Ａ】デュアルアクチュエータシャッタアセンブリの例示的な図である。
【図４Ｂ】デュアルアクチュエータシャッタアセンブリの例示的な図である。
【図５】例示的な制御行列の一部を示す図である。
【図６】例示的なフレームアドレス指定および画素作動方法(frame addressing and pixel actuation method)の流れ図である。
【図７】例示的な制御行列の一部を示す図である。
【図８】例示的な制御行列の一部を示す図である。
【図９】作動電圧相互配線およびグローバル更新相互配線に印加される、例示的な電圧のタイミング図である。
【図１０】例示的な制御行列の一部を示す図である。
【図１１】例示的な制御行列の一部を示す図である。
【図１２】例示的な制御行列の一部を示す図である。
【発明を実施するための形態】
【００１５】
本開示は、ディスプレイ装置の光変調器のアレイを制御して、表示画像を生成するための回路に関する。いくつかの実装形態では、それぞれの光変調器は表示画素に対応する。あるディスプレイ装置は、光変調器が光を透過する第1の状態、例えばオン状態などに、および光変調器が何ら光を出力しない第2の状態、例えばオフ状態などに光変調器を駆動するための別個のアクチュエータを含む光変調器を含む。上で説明されたアクチュエータを駆動するために使用される回路は制御行列に配列される。制御行列は、任意の所与の画像フレームに関して、対応する光変調器に関するオン状態に対応するオン状態、または対応する光変調器のオフ状態に対応するオフ状態のいずれかに、アレイのそれぞれの画素をアドレス指定する。
【００１６】
所与の画像フレームを表示するのに先立って、画素は、画素のそれぞれが第1の状態または第2の状態のいずれかに対応するデータ電圧を蓄えるデータローディング段階の間にアドレス指定される。このデータローディング段階の完了時に、グローバル作動事象に応じて、制御行列は、蓄えられたデータ電圧を、光変調器に結合されたラッチ回路を形成する1つまたは複数のトランジスタに印加することによって、光変調器内に画像を設定する。トランジスタは、アクチュエータに対する駆動電圧の印加および/または放電を制御し、アクチュエータは、次に、画素の状態を制御する。これは結果として、光変調器に所望の状態を取得させる。次いで、光源がアクティブ化されて、所与の画像フレームを表示するために光変調器を照明する。
【００１７】
いくつかの実装形態では、それぞれの光変調器の第1のアクチュエータおよび第2のアクチュエータは、単一の作動電圧相互配線によって印加されたそれぞれの第1の駆動電圧および第2の駆動電圧によって駆動されるように構成される。この単一の作動電圧相互配線は、やはり、駆動電圧を第1のアクチュエータおよび第2のアクチュエータに印加するステップを制御するラッチ回路に対するデータ電圧の印加を制御するように構成される。これは別個の更新相互配線の必要性を除去し、したがって、制御行列が貴重な基板実面積を節約するのを可能にする。いくつかの実装形態では、アクチュエータ電圧は、データストアキャパシタとラッチ回路との間に配置されたpタイプの金属酸化膜半導体(pMOS)トランジスタを制御することによって、この制御を実施する。
【００１８】
いくつかの実装形態では、更新スイッチとしてpMOSトランジスタを含めることによって、電流漏電が低減される。pMOSトランジスタはnタイプの金属酸化膜半導体(nMOS)トランジスタよりも相対的により弾性があり、高いゲート電圧に対処できるため、pMOSトランジスタの使用は、制御行列の信頼性を改善する。いくつかの他の実装形態では、全ラッチ回路がハーフラッチ回路に置換され、この場合、ラッチ回路内の少なくとも1つのトランジスタゲートはインバータフィードバックから接続解除される。ラッチ回路内の非対称により生じる可能性がある1つの問題は、ラッチ回路は不確定状態をとる可能性があることである。この問題をなくすために、キャパシタまたはトランジスタを追加して、ラッチ回路上に蓄えられた電圧をプリバイアスすることが可能である。
【００１９】
本開示で説明される主題の特定の実装は、以下の潜在的利点のうちの1つまたは複数を実現するために実施可能である。更新スイッチとしてpMOSトランジスタを利用することによって、制御行列の信頼性が高まり、電流漏洩を低減することが可能である。さらに、いくつかの実装形態では、先の制御行列に対して共通相互配線の数が削減され、それによって、貴重な基板実面積を節約する。さらに、ハーフラッチ回路を備えたプリバイアスキャパシタまたはプリバイアストランジスタの使用は、更新スイッチの必要性をなくす。加えて、ラッチ回路上に蓄えられた電圧をプリバイアスすることによって、ラッチ回路が不確定状態をとることが妨げられる。
【００２０】
図1Aは、直視型MEMSベースのディスプレイ装置100の概略図を示す。ディスプレイ装置100は、行および列の形で配列された複数の光変調器102a〜102d(全体として、「光変調器102」)を含む。ディスプレイ装置100内で、光変調器102aおよび102dは、光が通過するのを可能にする開口状態にある。光変調器102bおよび102cは、光の通過を妨げる閉鎖状態にある。1つまたは複数のランプ105によって照明される場合、光変調器102a〜102dの状態を選択的に設定することによって、ディスプレイ装置100を利用して、バックライト付きディスプレイ(backlit display)用の画像104を形成することができる。別の実装形態では、装置100は、装置の前面から生じる周辺光の反射によって画像を形成することができる。別の実装形態では、装置100は、ディスプレイの前面に配置された1つまたは複数のランプからの光の反射によって、すなわち、フロントライトを使用することによって、画像を形成することができる。
【００２１】
いくつかの実装形態では、それぞれの光変調器102は、画像104内の画素106に対応する。いくつかの他の実装形態では、ディスプレイ装置100は、複数の光変調器を利用して、画像104内に画素106を形成することができる。例えば、ディスプレイ装置100は、3つのカラー固有の光変調器102を含むことが可能である。特定の画素106に対応するカラー固有の光変調器102のうちの1つまたは複数を選択的に開口することによって、ディスプレイ装置100は画像104内にカラー画素106を生成することができる。別の例では、ディスプレイ装置100は、画像104内に輝度レベルを提供するために、画素106ごとに2つ以上の光変調器102を含む。画像に関して、「画素」は画像の解像度によって定義される最小画像素子に対応する。ディスプレイ装置100の構造構成要素に関して、「画素」という用語は、画像の単一画素を形成する光を変調するために利用される、機械構成要素と電気構成要素の組合せを指す。
【００２２】
ディスプレイ装置100は、概して、投影応用例で見出される結像光学系を含まない可能性があるという点で、ディスプレイ装置100は直視型ディスプレイである。投影ディスプレイでは、ディスプレイ装置の表面上に形成された画像は、スクリーン上または壁上に投影される。投影ディスプレイ装置は、実質的に、投影画像よりもより小さい。直視型ディスプレイでは、ユーザは、光変調器と、オプションで、ディスプレイ上で見られる明度および/またはコントラストを強化するためのバックライトまたはフロントライトとを含むディスプレイ装置を直接的に見ることによって画像を見る。
【００２３】
直視型ディスプレイは、透過モードまたは反射モードのいずれかで動作することができる。透過ディスプレイでは、光変調器は、ディスプレイの後に配置された1つまたは複数のランプから生じる光をフィルタリングするか、または選択的に遮断する。それぞれの画素を均一に照明することができるように、ランプからの光は、オプションで、ライトガイド(lightguide)内、または「バックライト」内に投入される。透過式直視型ディスプレイは、多くの場合、光変調器を含む1つの基板がバックライトの上部の上に直接配置されたサンドイッチ式組立配列(sandwich assembly arrangement)を容易にするために透明基板上またはガラス基板上に組み立てられる。
【００２４】
それぞれの光変調器102は、シャッタ108とアパーチャ109とを含むことが可能である。画像104内の画素106を照明するために、シャッタ108は、シャッタ108が、光がビューアに向けてアパーチャ109を通過するのを可能にするように配置される。光が照らされない状態に画素106を維持するために、シャッタ108は、シャッタ108が、光がアパーチャ109を通過するのを妨げるように配置される。アパーチャ109は、それぞれの光変調器102内の反射材または光吸収材を介してパターン形成された開口によって画定される。
【００２５】
ディスプレイ装置は、シャッタの動きを制御するために、基板と光変調器とに接続された制御行列をやはり含む。制御行列は、画素の行ごとに(「走査線相互配線」とも呼ばれる)少なくとも1つの書込み許可相互配線110と、画素のそれぞれの列に関する1つのデータ相互配線112と、すべての画素、または少なくとも、ディスプレイ装置100内の複数の列および複数の行の両方からの画素に共通電圧を提供する1つの共通相互配線114とを含めて、一連の電気相互配線(例えば、相互配線110、112、および114)を含む。適切な電圧(「書込み許可電圧、VWE」)の印加に応じて、画素の所与の行に関する書込み許可相互配線110は、新しいシャッタ動作命令を受け入れるようにその行内の画素を準備する。データ相互配線112は、データ電圧パルスの形で新しい動作命令を通信する。データ相互配線112に印加されたデータ電圧パルスは、いくつかの実装形態では、シャッタの静電動作に直接寄与する。いくつかの他の実装形態では、データ電圧パルスは、光変調器102に対する、概して、大きさの点でデータ電圧よりもより高い別個の作動電圧の印加を制御するスイッチ、例えば、トランジスタまたはその他の非線形回路要素を制御する。これらの作動電圧の印加は、次いで、結果として、シャッタ108の静電駆動動作をもたらす。
【００２６】
図1Bは、ホストデバイス120(すなわち、セルフォン、スマートフォン、PDA、MP3プレイヤ、タブレット、電子書籍リーダなど)の例示的なブロック図を示す。ホストデバイスは、ディスプレイ装置128と、ホストプロセッサ122と、環境センサ124と、ユーザ入力モジュール126と、電源とを含む。
【００２７】
ディスプレイ装置128は、(「書込み許可電圧源」とも呼ばれる)複数の走査ドライバ130と、(「データ電圧源」とも呼ばれる)複数のデータドライバ132と、コントローラ134と、共通ドライバ138と、ランプ140〜146と、ランプドライバ148と、光変調器150とを含む。走査ドライバ130は、書込み許可電圧を走査線相互配線110に印加する。データドライバ132は、データ電圧をデータ相互配線112に印加する。
【００２８】
ディスプレイ装置のいくつかの実装形態では、データドライバ132は、特に、画像104の輝度レベルがアナログ形式で導出される場合、アナログデータ電圧を光変調器に提供するように構成される。アナログ動作において、光変調器102は、中間電圧範囲がデータ相互配線112を通して印加されるとき、シャッタ108内に中間開口状態範囲をもたらし、したがって、画像104内に中間照明状態または中間輝度レベルの範囲をもたらすように設計される。その他の場合、データドライバ132は、2つ、3つ、または4つのデジタル電圧レベルの縮小セットだけをデータ相互配線112に印加するように構成される。これらの電圧レベルは、シャッタ108のそれぞれに対して開口状態、閉鎖状態、またはその他の個別の状態をデジタル形式で設定するように設計される。
【００２９】
走査ドライバ130およびデータドライバ132は、(「コントローラ134」とも呼ばれる)デジタルコントローラ回路134に接続される。このコントローラは、行によって、かつ画像フレームによってグループ化された所定のシーケンスで組織されたデータを主に連続形式でデータドライバ132に送信する。データドライバ132は、直並列データ変換器、レベルシフトを含むことが可能であり、一部の用途の場合、デジタル/アナログ電圧変換器を含むことが可能である。
【００３０】
ディスプレイ装置は、共通電圧源とも呼ばれる、共通ドライバ138のセットをオプションで含む。いくつかの実装形態では、共通ドライバ138は、例えば、一連の共通相互配線114に電圧を供給することによって、光変調器のアレイ内のすべての光変調器にDC共通電位を提供する。いくつかのその他の実装形態では、共通ドライバ138は、コントローラ134からのコマンドに従って、電圧パルスまたは電圧信号、例えば、アレイの複数の行内および複数の列内のすべての光変調器の同時作動を駆動ならびに/または開始することができるグローバル作動パルスを光変調器のアレイに発する。
【００３１】
異なる表示機能に関するドライバ(例えば、走査ドライバ130、データドライバ132、および共通ドライバ138)のすべては、コントローラ134によって時間同期される。コントローラからのタイミングコマンドは、ランプドライバ148を介して、赤、緑、青、および白のランプ(それぞれ、140、142、144、および146)の照明と、画素のアレイ内の特定の行の書込み許可および順序付けと、データドライバ132からの電圧の出力と、光変調器作動を実現する電圧の出力とを調整する。
【００３２】
コントローラ134は、それによって、シャッタ108のそれぞれを新しい画像104に適した照明レベルにリセットすることができる順序付け方式またはアドレス指定方式を判断する。新しい画像104を周期的な間隔で設定することが可能である。例えば、ビデオ表示の場合、ビデオのカラー画像104またはカラーフレームは、10ヘルツ(Hz)から300ヘルツ(Hz)の範囲の周波数でリフレッシュされる。いくつかの実装形態では、赤、緑、および青など、交番する一連のカラー(alternating series of colors)を用いて交互の画像フレームが照明されるように、アレイに対する画像フレームの設定はランプ140、142、144、および146の照明と同期される。それぞれの各カラーに関する画像フレームは、カラーサブフレームと呼ばれる。フィールドシーケンシャルカラー(field sequential color)方法と呼ばれるこの方法では、カラーサブフレームが20Hzを超える周波数で交互に入れ替わる場合、人間の脳は交互のフレーム画像を平均化して、広く連続的な範囲の色を有する画像知覚にすることになる。代替実装形態では、赤、緑、および青以外の原色を用いて、原色を有する4つ以上のランプをディスプレイ装置100内に用いることができる。
【００３３】
いくつかの実装形態では、ディスプレイ装置100が開口状態と閉鎖状態との間のシャッタ108のデジタル切替え用に設計されている場合、コントローラ134は、先に説明されたように、時分割グレースケールの方法によって画像を形成する。いくつかの他の実装形態では、ディスプレイ装置100は、画素ごとに複数のシャッタ108を使用することによって、グレースケールを提供することができる。
【００３４】
いくつかの実装形態では、画像状態104に関するデータは、走査線とも呼ばれる、個々の行の順次アドレス指定により、コントローラ134によって変調器アレイにロードされる。シーケンス内の行または走査線ごとに、走査ドライバ130は、書込み許可電圧をアレイのその行に関する書込み許可相互配線110に印加し、その後、データドライバ132は、選択された行内の列ごとに、所望のシャッタ状態に対応するデータ電圧を供給する。アレイ内のすべての行に関してデータがロードされるまで、このプロセスは繰り返す。いくつかの実装形態では、データローディングに関して選択された行のシーケンスは、アレイ内を上から下に進む線形である。いくつかの他の実装形態では、視覚的アーティファクトを最小限に抑えるために、選択された行のシーケンスは疑似ランダム化される。さらに、いくつかの他の実装形態では、順序付けはブロックによって組織化され、この場合、ブロックに関して、例えば、シーケンス内のアレイの5番目の行ごとだけをアドレス指定することによって、画像状態104のある断片だけに関するデータがアレイにロードされる。
【００３５】
いくつかの実装形態では、画像データをアレイにロードするためのプロセスは、時間の点でシャッタ108を作動させるプロセスから分離される。これらの実装形態では、変調器アレイは、アレイ内の画素ごとにデータメモリ要素を含むことが可能であり、制御行列は、メモリ要素内に格納されたデータに従って、シャッタ108の同時作動を開始するために、共通ドライバ138からトリガ信号を搬送するためのグローバル作動相互配線を含むことが可能である。
【００３６】
代替実装形態では、画素のアレイ、および画素を制御する制御行列を長方形の行および列以外の構成で配列することが可能である。例えば、画素は六角形アレイ、または曲線状の行および列で配列可能である。概して、本明細書で使用される場合、走査線という用語は、書込み許可相互配線を共有する任意の複数の画素を指すものとする。
【００３７】
概して、ホストプロセッサ122は、ホストの動作を制御する。例えば、ホストプロセッサは、携帯用電子デバイスを制御するための汎用プロセッサまたは専用プロセッサであってよい。ホストデバイス120内に含まれたディスプレイ装置128に関して、ホストプロセッサは、画像データ、ならびにホストに関する追加のデータを出力する。そのような情報は、周辺光または温度など、環境センサからのデータ、例えば、ホストの動作モードもしくはホストの電源内に残っている電力量を含めて、ホストに関する情報、画像データの内容に関する情報、画像データのタイプに関する情報、および/または結像モードを選択する際に使用するための、ディスプレイ装置に関する命令を含むことが可能である。
【００３８】
ユーザ入力モジュール126は、ユーザの個人的な選好を、直接的に、またはホストプロセッサ122を経由して、コントローラ134に伝える。いくつかの実装形態では、ユーザ入力モジュールは、「より深い色」、「より良好なコントラスト」、「より低い電力」、「より高い明度」、「スポーツ」、「ライブ活動」、または「動画」など、ユーザが個人的な選好をプログラムするソフトウェアによって制御される。いくつかの他の実装形態では、これらの選好は、スイッチまたはダイヤルなど、ハードウェアを使用しているホストに入力される。コントローラ134に対する複数のデータ入力は、最適な結像特性に対応する様々なドライバ130、132、138、および148にデータを提供するようにコントローラを導く。
【００３９】
環境センサモジュール124をホストデバイスの一部として含めることも可能である。環境センサモジュールは、温度または周辺照明状態など、周辺環境に関するデータを受信する。センサモジュール124は、デバイスが、明るい昼光の中で屋内環境、すなわちオフィス環境内で動作しているか、夜間に屋外環境で動作しているかを区別するようにプログラム可能である。センサモジュールは、ディスプレイコントローラ134が、周辺環境に応じて表示条件を最適化できるように、この情報をコントローラに伝える。
【００４０】
図2Aは、例示的なシャッタベースの光変調器200の透視図を示す。シャッタベースの光変調器は、図1Aの直視型MEMSベースのディスプレイ装置100内に組み込むのに適している。光変調器200は、アクチュエータ204に結合されたシャッタ202を含む。アクチュエータ204は、2つの別個の準拠電極ビームアクチュエータ205(「アクチュエータ205」)から形成可能である。シャッタ202は、一方の側でアクチュエータ205に結合する。アクチュエータ205は、表面203と実質的に平行な運動面内の表面203上でシャッタ202を横に移動させる。シャッタ202の反対側は、アクチュエータ204によって行使される力に対抗する復元力を提供するスプリング207に結合する。
【００４１】
それぞれのアクチュエータ205は、シャッタ202をロードアンカー208に接続する準拠ロードビーム206を含む。ロードアンカー208は、準拠ロードビーム206と共に、機械的サポートとして機能して、シャッタ202を表面203に近接した状態に一時停止させる。この表面は、光の通過を許可するための1つまたは複数のアパーチャホール211を含む。ロードアンカー208は、準拠ロードビーム206とシャッタ202とを表面203に物理的に接続して、ロードビーム206をバイアス電圧、場合によっては、接地に電気的に接続する。
【００４２】
基板が、シリコンなど、不透明である場合、アパーチャホール211は、基板204を通してホールのアレイをエッチングすることによって、基板内に形成される。基板204が、ガラスまたはプラスチックなど、透明である場合、アパーチャホール211は、基板203上に堆積された遮光材の層内に形成される。アパーチャホール211の形は、概して、円形、楕円形、多角形、蛇行形、または不整形であってよい。
【００４３】
それぞれのアクチュエータ205は、それぞれのロードビーム206に隣接して配置された準拠駆動ビーム216をやはり含む。駆動ビーム216は、一方の端部で、駆動ビーム216間で共有される駆動ビームアンカー218に結合する。それぞれの駆動ビーム216のもう一方の端部は自由に移動できる。それぞれの駆動ビーム216は、駆動ビーム216の自由な端部に近いロードビーム206と、ロードビーム206の固定端部とに最も近づくように曲線を描く。
【００４４】
動作に際して、光変調器200を組み込んだディスプレイ装置は、駆動ビームアンカー218を経由して電位を駆動ビーム216に印加する。第2の電位をロードビーム206に印加することができる。結果として生じる、駆動ビーム216とロードビーム206との間の電位差は、駆動ビーム216の自由な端部をロードビーム206の固定端部に引き寄せて、ロードビーム206のシャッタ端部を駆動ビーム216の固定端部に引き寄せ、それによって、シャッタ202を駆動アンカー218に向けて横方向に駆動する。準拠部材206は、ビーム206および216を通して電圧が除去されたとき、ロードビーム206がシャッタ202を当初の位置に押し戻して、ロードビーム206内に蓄えられた応力を解放するように、スプリングとして機能する。
【００４５】
光変調器200など、光変調器は、スプリングなど、電圧が除去された後で、シャッタをその静止位置に戻すための受動的な復元力を組み込む。その他のシャッタアセンブリは、シャッタを開口状態または閉鎖状態のいずれかに動かすように、「開口」アクチュエータおよび「閉鎖」アクチュエータのデュアルセットと、「開口」電極および「閉鎖」電極の別個のセットとを組み込むことが可能である。
【００４６】
適切な輝度レベルで、画像、多くの場合、動画を生み出すために、シャッタのアレイとアパーチャとを制御行列を介して制御することが可能な様々な方法が存在する。場合によっては、ディスプレイの周辺部上節点ライバ回路に接続された行および列の相互配線の受動的なマトリックスアレイによって制御が達成される。その他の事例では、ディスプレイの速度、輝度レベル、および/もしくは電力散逸性能を改善するために、アレイ(いわゆる、アクティブマトリックス(active matrix))のそれぞれの画素内の切替え要素ならびに/またはデータ記憶要素を含むことが適切である。
【００４７】
代替実装形態では、ディスプレイ装置100は、上で説明されたシャッタアセンブリ200など、横型シャッタベースの光変調器以外の光変調器を含む。例えば、図2Bは、回転型アクチュエータシャッタベースの光変調器220の断面図を示す。回転型アクチュエータシャッタベースの光変調器220は、図1AのMEMSベースのディスプレイ装置100のある代替実装に組み込むのに適している。回転型アクチュエータベースの光変調器は、固定電極の反対側に配置され、電場の印加時に、特定の方向に移動して、シャッタとして機能するようにバイアスされた可動電極を含む。いくつかの実装形態では、光変調器220は、基板228と絶縁層224との間に配置された平坦電極226と、固定端部230を絶縁層224に取り付けた可動電極222とを含む。いかなる印加電圧もない場合、可動電極222の可動端部232は、固定端部230に向けて自由に巻かれて、巻かれた状態を生み出す。電極222と226との間に電圧を印加することにより、可動電極222が展開して、絶縁層224に平らに接する状態になり、それによって、可動電極222は、基板228を通して移動する光を遮断するシャッタとして機能する。可動電極222は、電圧が除去された後で、弾性復元力によって巻かれた状態に戻る。巻かれた状態への付勢は、異方性応力状態を含むように可動電極222を製造することによって達成されうる。
【００４８】
図2Cは、例示的な非シャッタベースのMEMS光変調器250のある断面図を示す。光タップ変調器(light tap modulator)250は、図1AのMEMSベースのディスプレイ装置100の代替実装に組み込むのに適している。光タップは、フラストレーテッド総内面反射(frustrated total internal reflection)(FTIR)の原理に従って機能する。すなわち、光252はライトガイド254内に取り入れられ、その中で、光252は、大部分、干渉なしに、FTIRにより、その前面または後面を通してライトガイド254を抜け出ることができない。光タップ250は、タップ要素256がライトガイド254に接触するのに応じて、タップ要素256に隣接するライトガイド254の表面上に衝突する光252がタップ要素256を通ってビューアに向けてライトガイド254を抜け出し、それによって、画像の形成に寄与する、十分に高い反射指数を有するタップ要素256を含む。
【００４９】
いくつかの実装形態では、タップ要素256は、柔軟な透明材のビーム258の一部として形成される。電極260はビーム258の片側の部分を被覆する。反対側の電極262はライトガイド254上に配置される。電極260および262を通して電圧を印加することによって、ライトガイド254に対するタップ要素256の位置を制御して、ライトガイド254から光252を選択的に抽出することが可能である。
【００５０】
図2Dは、エレクトロウェッティングベースの光変調アレイ270の例示的な断面図を示す。エレクトロウェッティングベースの光変調アレイ270は、図1AのMEMSベースのディスプレイ装置100の代替実装に組み込むのに適している。光変調アレイ270は、光キャビティ(optical cavity)274上に形成された複数のエレクトロウェッティングベースの光変調セル272a〜d(全体として、「セル272」)を含む。光変調アレイ270は、セル272に対応するカラーフィルタ276のセットをやはり含む。
【００５１】
それぞれのセル272は、水層(または、その他の透明導電流体もしくは透明極性流体)278と、光吸収オイル層(layer of light absorbing oil)280と、(例えば、酸化インジウムスズ(ITO)で作られた)透明電極282と、光吸収オイル層280と透明電極282との間に配置された絶縁層284とを含む。本明細書で説明される実装形態では、電極はセルの272の後表面の一部を占める。
【００５２】
セル272の後表面の残りの部分は、光キャビティ274の前表面を形成する反射アパーチャ層286から形成される。反射アパーチャ層286は、誘電体鏡を形成する反射金属などの反射性材料、または薄膜の堆積から形成される。セル272ごとに、アパーチャが反射アパーチャ層286内に形成されて、光が通過するのを可能にする。セル用の電極282は、別の誘電体層によって切り離されて、アパーチャに、および反射アパーチャ層286を形成する材料の上に堆積される。
【００５３】
光キャビティ274の残りの部分は、反射アパーチャ層286に近接して配置されたライトガイド288と、反射アパーチャ層286の反対側のライトガイド288の側面上の第2の反射層290とを含む。一連の光リディレクタ(light redirectors)291は、第2の反射層に近接してライトガイドの後表面上に形成される。光リディレクタ291は、拡散反射器であってよく、または鏡面反射器であってもよい。LEDなど、1つまたは複数の光源292は、光294をライトガイド288内に投入する。
【００５４】
代替実装形態では、追加の透明基板(図示せず)がライトガイド288と光変調アレイ270との間に配置される。この実装形態では、反射アパーチャ層286は、ライトガイド288の表面の代わりに、この追加の透明基板上に形成される。
【００５５】
動作時に、セル(例えば、セル272bまたは272c)の電極282に電圧を印加することは、セル内の光吸収オイル280をセル272の一部内に集める。結果として、光吸収オイル280は、反射アパーチャ層286内に形成されたアパーチャを通した光の通過をもはや妨げない(例えば、セル272bおよび272cを参照されたい)。アパーチャでバックライトを抜け出た光は、次いで、セルを通して、かつカラーフィルタ276のセット内の対応するカラーフィルタ(例えば、赤、緑、または青)を通して抜け出て、画像内のカラー画素を形成することができる。電極282が接地されているとき、光吸収オイル280は反射アパーチャ層286内のアパーチャを覆い、そのアパーチャを通過しようと試みるいかなる光294も吸収する。
【００５６】
電圧がセル272に印加されるとき、オイル280が集まる領域は、画像を形成するのに対して無駄なスペースを構成する。電圧が印加されるか否かにかかわらず、この領域は非透過である。したがって、反射アパーチャ層286の反射部分を包含しない場合、この領域は、別の形で、画像の形成に寄与するために使用されうる光を吸収する。しかし、反射アパーチャ層286を包含した場合、別の形で吸収されることになるこの光は、その後、異なるアパーチャを通して抜け出るようにライトガイド288内に反射し戻される。エレクトロウェッティングベースの光変調アレイ270は、本明細書で説明されるディスプレイ装置内に包含されるのに適した非シャッタベースのMEMS変調器の唯一の例ではない。本開示の範囲から逸脱せずに、他の形態の非シャッタベースのMEMS変調器を、本明細書で説明されるコントローラ機能のうちの様々な1つによって同様に制御することが可能である。
【００５７】
図3Aは、制御行列300の例示的な概略図を示す。制御行列300は、図1AのMEMSベースのディスプレイ装置100内に組み込まれる光変調器を制御するのに適している。図3Bは、図3Aの制御行列300に接続されたシャッタベースの光変調器のアレイ320のある透視図を示す。制御行列300は、画素のアレイ320(「アレイ320」)をアドレス指定することが可能である。それぞれの画素301は、アクチュエータ303によって制御された、図2Aのシャッタアセンブリ200など、弾性シャッタアセンブリ302を含むことが可能である。それぞれの画素は、アパーチャ324を含むアパーチャ層322を含むことも可能である。
【００５８】
制御行列300は、その上にシャッタアセンブリ302が形成される基板304の表面上に拡散電気回路または薄膜形成電気回路として製造される。制御行列300は、制御行列300内の画素301のそれぞれの行に関する走査線相互配線306と、制御行列300内の画素301のそれぞれの列に関するデータ相互配線308とを含む。それぞれの走査線相互配線306は、書込み許可電圧源307を画素301の対応する行内の画素301に電気的に接続する。それぞれのデータ相互配線308は、データ電圧源309(「Vdソース」)を画素の対応する列内の画素301に電気的に接続する。制御行列300内で、Vdソース309は、シャッタアセンブリ302の作動のために使用されることになるエネルギーの大部分を提供する。したがって、データ電圧源、すなわち、Vdソース309は作動電圧源としても機能する。
【００５９】
図3Aおよび図3Bを参照すると、画素のアレイ320内の画素301ごとにまたはシャッタアセンブリ302ごとに、制御行列300は、トランジスタ310とキャパシタ312とを含む。それぞれのトランジスタ310のゲートは、画素301が配置されたアレイ320内の行の走査線相互配線306に電気的に接続される。それぞれのトランジスタ310のソースは、その対応するデータ相互配線308に電気的に接続される。それぞれのシャッタアセンブリ302のアクチュエータ303は、2つの電極を含む。それぞれのトランジスタ310節点レインは、対応するキャパシタ312の1つの電極と、対応するアクチュエータ303の電極のうちの1つとに電気的に並列接続される。シャッタアセンブリ302内のキャパシタ312の他の電極およびアクチュエータ303の他方の電極は、共通電位または接地電位に接続される。代替実装形態では、トランジスタ310は、半導体ダイオードおよび/または金属/絶縁体/金属のサンドイッチタイプの切替え要素と置換可能である。
【００６０】
動作時に、画像を形成するために、制御行列300は、Vweをそれぞれの走査線相互配線306に順に印加することによって、アレイ320内のそれぞれの行を順番に書込み許可する。書込み許可された行に関して、その行内の画素301のトランジスタ310のゲートにVweを印加することは、トランジスタ310を通してデータ相互配線308を介して電流を電位に流して、電位をシャッタアセンブリ302のアクチュエータ303に印加するのを可能にする。行が書込み許可されている間、データ電圧Vdは、データ相互配線308に選択的に印加される。アナロググレースケールを提供する実装形態では、それぞれのデータ相互配線308に印加されたデータ電圧は、書込み許可された走査線相互配線306とデータ相互配線308の交点に位置する画素301の所望の明度に関連して変化する。デジタル制御方式を提供する実装形態では、データ電圧は、比較的低い振幅電圧(すなわち、接地に近い電圧(voltage near ground))になるように、またはVat(作動しきい電圧)を満たすかもしくはそれを超えるように選択される。データ相互配線308にVatを印加することに応じて、対応するシャッタアセンブリ内のアクチュエータ303が作動して、シャッタアセンブリ302内のシャッタを開口する。データ相互配線308に印加された電圧は、制御行列300がVweを行に印加するのを停止した後ですら、画素301のキャパシタ312内に蓄えられた状態に留まる。したがって、電圧Vweは、シャッタアセンブリ302が作動するために十分長い時間にわたって、行上に待機して留まる必要性がなく、そのような作動は書込み許可電圧がその行から除去された後で継続可能である。キャパシタ312は、画像フレームの照明に関する作動命令を記憶する、アレイ320内のメモリ要素としても機能する。
【００６１】
アレイ320内の画素301ならびに制御行列300は、基板304上に形成される。このアレイは、アレイ320内のそれぞれの画素301に関するアパーチャのセット324を含む、基板304上に配置されたアパーチャ層322を含む。アパーチャ324は、それぞれの画素内のシャッタアセンブリ302と位置合わせされる。いくつかの実装形態では、基板304は、ガラスまたはプラスチックなど、透明材で作られる。いくつかの他の実装形態では、基板304は、不透明材で作られるが、その場合、ホールがエッチングされてアパーチャ324を形成する。
【００６２】
アクチュエータ303と共に、シャッタアセンブリ302を双安定にすることが可能である。すなわち、シャッタは、それらのシャッタをいずれかの位置に保持するためにわずかな電力が必要とされるか、またはまったく必要とされない状態で、少なくとも2つの平衡位置(例えば、開口もしくは閉鎖)が存在しうる。より詳細には、シャッタアセンブリ302は、機械的に双安定であってよい。シャッタアセンブリ302のシャッタが定位置に設定されると、その位置を維持するために、電気エネルギーまたは保持電圧は必要とされない。シャッタアセンブリ302の物理的要素上の機械的応力がシャッタを定位置に保持することができる。
【００６３】
アクチュエータ303と共に、シャッタアセンブリ302を電気的に双安定することが可能である。電気的に双安定なシャッタアセンブリでは、(シャッタが開口または閉鎖された状態で)閉鎖されたアクチュエータに印加された場合、反力がシャッタ上に与えられた場合ですら、アクチュエータを閉鎖状態に保持して、シャッタを定位置に保持する、シャッタアセンブリの作動電圧を下回る範囲の電圧が存在する。反力は、図2Aに示されたシャッタベースの光変調器200内のスプリング207など、スプリングによって与えられる場合があり、または反力は、「開口」アクチュエータもしくは「閉鎖」アクチュエータなど、反対のアクチュエータによって与えられる場合もある。
【００６４】
光変調器アレイ320は画素ごとに単一のMEMS光変調器を有するとして示される。それぞれの画素内で複数のMEMS光変調器が提供され、それによって、それぞれの画素内に単なる「オン」または「オフ」のバイナリ光学状態を超える可能性を提供する他の実装形態も可能である。画素内に複数のMEMS光変調器が提供され、光変調器のそれぞれに関連するアパーチャ324が不等な領域を有する、何らかの形の符号化された領域分割グレースケールが可能である。
【００６５】
いくつかの他の実装形態では、光変調器アレイ320内のシャッタアセンブリ302の代わりに、ローラベースの光変調器220、光タップ250、またはエレクトロウェッティングベースの光変調アレイ270、ならびにその他のMEMSベースの光変調器を使用することが可能である。
【００６６】
図4Aおよび図4Bは、デュアルアクチュエータシャッタアセンブリ400の例示的な図を示す。図4Aに示されるデュアルアクチュエータシャッタアセンブリは開口状態にある。図4Bは、閉鎖状態のデュアルアクチュエータシャッタアセンブリ400を示す。シャッタアセンブリ200と対照的に、シャッタアセンブリ400は、アクチュエータ402および404をシャッタ406の両側に含む。それぞれのアクチュエータ402および404は独立して制御される。第1のアクチュエータ、すなわち、シャッタ開口アクチュエータ402は、シャッタ406を開口する働きをする。第2の反対のアクチュエータ、すなわち、シャッタ閉鎖アクチュエータ404は、シャッタ406を閉鎖する働きをする。アクチュエータ402および404は両方とも、準拠ビーム電極アクチュエータである。その上でシャッタが一時停止するアパーチャ層407に対して実質的に平行な平面内でシャッタ406を駆動させることによって、アクチュエータ402および404はシャッタ406を開口ならびに閉鎖する。シャッタ406は、アクチュエータ402および404に取り付けられたアンカー408によってアパーチャ層407上で短距離一時停止する。その運動軸に沿って、シャッタ406の両端に取り付けられたサポートを包含することは、シャッタ406の平面運動を削減して、運動を基板に対して平行した面に実質的に限定する。下で説明されるように、シャッタアセンブリ400と共に様々な異なる制御行列を使用することが可能である。
【００６７】
シャッタ406は、光が通過できる2つのシャッタアパーチャ412を含む。アパーチャ層407は、3つのアパーチャ409のセットを含む。図4Aでは、シャッタアセンブリ400は開口状態にあり、したがって、シャッタ開口アクチュエータ402は作動しており、シャッタ閉鎖アクチュエータ404は弛緩位置にあり、シャッタアパーチャ412の中心線はアパーチャ層アパーチャ409のうち2つの中心線と一致する。図4Bでは、シャッタアセンブリ400は閉鎖状態に移っており、したがって、シャッタ開口アクチュエータ402は弛緩位置にあり、シャッタ閉鎖アクチュエータ404は作動しており、シャッタ406の光遮断部分は、このとき、アパーチャ409を通した光の透過を遮断する(破線によって示される)位置にある。
【００６８】
それぞれのアパーチャは、その周辺部の周囲に少なくとも1つの縁を有する。例えば、長方形のアパーチャ409は4つの縁を有する。円形、楕円形、長円形、またはその他の曲線状アパーチャがアパーチャ層407内に形成される代替実装形態では、それぞれのアパーチャは単一の縁だけを有することが可能である。いくつかの他の実装形態では、アパーチャは数学的な意味で分離または解体される必要はなく、代わりに、接続可能である。すなわち、アパーチャの一部または形成断面はそれぞれのシャッタに対する対応を維持することができるのに対して、これらの断面のうちのいくつかは、アパーチャの単一の連続的な周辺が複数のシャッタによって共有されるように接続されうる。
【００６９】
様々な出口角を有する光が開口状態のアパーチャ412および409を通過するのを可能にするためには、アパーチャ層407内のアパーチャ409の対応する幅もしくはサイズよりも大きなシャッタアパーチャ412の幅またはサイズを提供することが有利である。閉鎖状態で光が抜け出ることを効果的に妨げるためには、シャッタ406の光遮断部分がアパーチャ409と重複することが好ましい。図4Bは、シャッタ406内の光遮断部分の縁と、アパーチャ層407内で形成されたアパーチャ409の1つの縁との間の所定の重複416を示す。
【００７０】
静電アクチュエータ402および404は、その電圧変位挙動がシャッタアセンブリ400に双安定特性を提供するように設計される。シャッタ開口アクチュエータおよびシャッタ閉鎖アクチュエータのそれぞれに関して、(シャッタが開口されているか、または閉鎖されている状態で)アクチュエータが閉鎖状態にあるときに印加された場合、作動電圧が反対側のアクチュエータに印加された後ですら、アクチュエータを閉鎖状態に保持して、シャッタを定位置に保持することになる、作動電圧未満の電圧範囲が存在する。そのような反力に対してシャッタの位置を維持するために必要とされる最低電圧は維持電圧Vmと呼ばれる。
【００７１】
概して、アクチュエータ402および404など、静電アクチュエータ内の電気的な双安定性はアクチュエータを通した静電力が位置ならびに電圧の強力な作用であることから生じる。光変調器400および450内のアクチュエータのビームは蓄電板として機能する。蓄電板同士の間の力は1/d2に比例し、この場合、dは蓄電板同士の間の局所的な分離距離である。アクチュエータが閉鎖状態にあるとき、アクチュエータビーム同士の間の局所的な分離は非常に小さい。したがって、小さな電圧を印加することは、結果として、閉鎖状態のアクチュエータのアクチュエータビーム同士の間に比較的強い力をもたらす場合がある。結果として、Vmなど、比較的小さな電圧は、他の要素がアクチュエータ上に反力を与える場合ですら、アクチュエータを閉鎖状態に維持することができる。
【００７２】
400および450など、デュアルアクチュエータ光変調器では、光変調器の平衡位置は、アクチュエータのそれぞれを通した電圧差の組み合わされた影響によって判断されることになる。すなわち、変調器上の平衡力を判断するために、3つの端子の電位、すなわち、シャッタ開口駆動ビーム、シャッタ閉鎖駆動ビーム、およびロードビームの電位、ならびに変調器位置が考慮される。
【００７３】
電気的に双安定なシステムの場合、論理規則のセットは安定状態を説明することが可能であり、所与の光変調器に関して信頼性のあるアドレス指定方式またはデジタル制御方式を構築するためにこの論理規則のセットを使用することが可能である。ある例として、シャッタベースの光変調器400を参照すると、これらの論理規則は以下の通りである。
【００７４】
Vsをシャッタ上またはロードビーム上の電位とする。Voをシャッタ開口駆動ビーム上の電位とする。Vcをシャッタ閉鎖駆動ビーム上の電位とする。式|Vo-Vs|は、シャッタとシャッタ開口駆動ビームとの間の電圧差の絶対値を指すとする。Vmを維持電圧とする。Vatを作動しきい電圧、すなわち、反対の駆動ビームに対するVmの印加なしにアクチュエータを作動させるための電圧とする。VmaxをVoおよびVcに関する最大許容電位とする。Vm<Vat<Vmaxとする。その場合、VoおよびVcはVmax未満であると仮定すると、
|Vo-Vs|<Vmおよび|Vc-Vs|<Vm  (規則1)
シャッタは、その機械的スプリングの平衡位置に弛緩することになる。
|Vo-Vs|>Vmおよび|Vc-Vs|>Vm  (規則2)
シャッタは移動せず、すなわち、シャッタは、開口状態または閉鎖状態のうち、位置が最後の作動事象によって確立されたいずれかの状態に保持されることになる。
|Vo-Vs|>Vatおよび|Vc-Vs|<Vm  (規則3)
シャッタは開口位置に移動することになる。
|Vo-Vs|<Vmおよび|Vc-Vs|>Vat  (規則4)
シャッタは閉鎖位置に移動することになる。
【００７５】
規則1に従うと、それぞれのアクチュエータ上の電圧差がゼロに近い状態で、シャッタは弛緩することになる。多くのシャッタアセンブリで、機械的に弛緩した位置は単に部分的に開口または閉鎖され、したがって、この電圧状態は、通常、アドレス指定方式で回避される。
【００７６】
規則2の条件は、グローバル作動機能をアドレス指定方式に含めることを可能にする。少なくとも維持電圧Vmであるビーム電圧差を提供するシャッタ電圧を維持することによって、意図されないシャッタ動作の危険を伴わずに、(電圧差がVatを超える場合ですら)広い電圧範囲にわたって、アドレス指定順序の真ん中でシャッタ開口電位およびシャッタ閉鎖電位の絶対値を変更することまたは切り替えることが可能である。
【００７７】
規則3および規則4の条件は、概してシャッタの双安定作動を確実にするためのアドレス指定順序の間に目標とされる条件である。
【００７８】
維持電圧差Vmは、作動しきい電圧Vatのある一部として設計可能であるか、または表現可能である。有用な程度の双安定性のために設計されたシステムの場合、維持電圧はVatの約20%と約80%の間の範囲内に存在しうる。これは、システム内の電荷漏洩または寄生電圧変動が、結果として、その維持範囲からのセット保持電圧の逸脱、すなわち、シャッタの意図されない作動をもたらしうる逸脱を引き起こさないことを確実にするのに役立つ。一部のシステムでは、Vatの約2%および約98%の範囲にわたるVmが存在する、並外れた程度の双安定性またはヒステリシスを提供することができる。しかし、これらのシステムでは、利用可能なアドレス指定および作動時間内に、V<Vmの電極電圧条件を確実に取得できることを確実にするように注意しなければならない。
【００７９】
いくつかの実装形態では、それぞれの光変調器の第1のアクチュエータおよび第2のアクチュエータはラッチ回路に結合されて、光変調器の第1の状態および第2の状態が、光変調器がとることができる唯一2つの安定状態であることを確実にすることができる。それぞれの光変調器の電気的な双安定性の完全性を確実にするために、ラッチ回路に対するデータ電圧の印加を制御して、駆動電圧を第1のアクチュエータおよび第2のアクチュエータに印加するステップを制御するための更新スイッチとしてpMOSトランジスタが用いられる。
【００８０】
図5は、制御行列500の一部を示す。図1に示されたディスプレイ装置100で使用するために制御行列500を実施することができる。制御行列500の構造がすぐ下で説明される。その動作は、図6に関して以下で説明される。
【００８１】
制御行列500は、デュアルアクチュエータシャッタアセンブリ504を有する光変調器を含む、画素502のアレイを制御する。シャッタアセンブリ504内のアクチュエータは、電気的に双安定にされてよく、または機械的に双安定にされてもよい。
【００８２】
制御行列500は、ディスプレイ装置100内の画素502のそれぞれの行に関する走査線相互配線506と、画素502のそれぞれの列に関するデータ相互配線508とを含む。走査線相互配線506は、データが画素502上にロードされるのを可能にするように構成される。データ相互配線508は、画素502上にロードされるデータに対応するデータ電圧を提供するように構成される。さらに、制御行列500は、(集合的に、「共通相互配線」と呼ばれる)作動電圧相互配線510と、共通ソース相互配線512と、グローバル更新相互配線514と、シャッタ共通相互配線516とを含む。これらの共通相互配線510、512、514、および516は、アレイ内の複数の行内および複数の列内の画素502の間で共有される。いくつかの実装形態では、共通相互配線510、512、514、および516は、ディスプレイ装置100内のすべての画素502間で共有される。これらの相互配線は、第1の状態および第2の反対状態のうちの1つに対して画素502をラッチすると同様に、画素502のシャッタアセンブリ504を作動させるように構成される。
【００８３】
制御行列500内のそれぞれの画素502は、書込み許可トランジスタ531とデータストアキャパシタ533とをやはり含む。書込み許可トランジスタ531のゲートは、走査線相互配線506が書込み許可トランジスタ531を制御するように走査線相互配線506に結合される。書込み許可トランジスタ531のソースはデータ相互配線508に結合され、書込み許可トランジスタ531節点レインは、データストアキャパシタ533の第1の端子と下で説明される更新トランジスタ521とに結合される。データストアキャパシタ533の第2の端子はシャッタ共通相互配線516に結合される。このように、書込み許可トランジスタ531のスイッチが走査線相互配線506によって提供された書込み許可電圧によってオンにされると、データ相互配線508によって提供されるデータ電圧は書込み許可トランジスタ531を通過して、データストアキャパシタ533内に蓄えられる。蓄えられたデータ電圧は、次いで、画素502を第1の画素状態または第2の画素状態のうちの1つにラッチするために使用される。
【００８４】
画素502は、第1のシャッタ状態インバータと第2のシャッタ状態インバータとを含むラッチ回路540を含む。第1のシャッタ状態インバータは、第1の充電トランジスタ542と第1の放電トランジスタ544とを含む。第2のシャッタ状態インバータは、第2の充電トランジスタ552と第2の放電トランジスタ554とを含む。第1のシャッタ状態インバータおよび第2のシャッタ状態インバータは、第1のシャッタ状態インバータの入力が第2のシャッタ状態インバータの出力に結合され、逆も同様であるように交差結合される。このように、第1のシャッタ状態インバータおよび第2のシャッタ状態インバータはラッチ回路またはフリップフロップ回路として一緒に動作する。
【００８５】
第1の充電トランジスタ542および第1の放電トランジスタ544のゲートは、第2の充電トランジスタ552および第2の放電トランジスタ554節点レインに結合されるのに対して、第2の充電トランジスタ552および第2の放電トランジスタ554のゲートは、第1の充電トランジスタ542および第1の放電トランジスタ544節点レインに結合される。第1の充電トランジスタ542節点レインは、第1のシャッタ状態節点546で第1の放電トランジスタ544節点レインに接続する。第2の充電トランジスタ552節点レインは、第2のシャッタ状態節点556で第2の放電トランジスタ554節点レインに接続する。したがって、第1のシャッタ状態節点546は、第2のシャッタ状態インバータの第2の充電トランジスタ552および第2の放電トランジスタ554の両方のゲート電圧を制御し、第2のシャッタ状態節点556は、第1のシャッタ状態インバータの第1の充電トランジスタ542および第1の放電トランジスタ544の両方のゲート電圧を制御する。第1の充電トランジスタ542および第2の充電トランジスタ552のソース端子は、作動電圧相互配線510に結合される。第1の放電トランジスタ544および第2の放電トランジスタ554のソース端子は、共通ソース相互配線512に結合される。
【００８６】
画素502のデュアルアクチュエータシャッタアセンブリ504は、第1のシャッタ状態節点546に結合された第1のシャッタ状態アクチュエータと、第2のシャッタ状態節点556に結合された第2のシャッタ状態アクチュエータとを含む。シャッタアセンブリ504の基準電極はシャッタ共通相互配線516に結合される。いくつかの実装形態では、第1のシャッタ状態節点546における電圧が基準電極における電圧よりもかなり高いとき、シャッタアセンブリ504および画素502は第1の状態にある。反対に、第2のシャッタ状態節点556における電圧が基準電極における電圧よりもかなり高いとき、シャッタアセンブリ504および画素502は第2の状態にある。
【００８７】
画素502は、データストアキャパシタ533をラッチ回路540に結合させる更新トランジスタ521をさらに含む。更新トランジスタ521はpMOSトランジスタである。更新トランジスタ521は、データストアキャパシタ533上の電圧をラッチ回路540上の電圧から電気的に分離するように構成される。詳細には、更新トランジスタ521のソースは、データストアキャパシタ533の第1の端子と書込み許可トランジスタ531節点レインとに結合される。更新トランジスタ521のゲートはグローバル更新相互配線514に結合され、更新トランジスタ521節点レインは、ラッチ回路540の第1の充電トランジスタ542と第1の放電トランジスタ544とに結合される。
【００８８】
制御行列500は、2つの相補タイプのトランジスタ、すなわち、pMOSトランジスタおよびnMOSトランジスタの両方を使用する。制御行列500は、したがって、相補金属酸化膜半導体(CMOS)制御行列と呼ばれる。更新トランジスタ521、ならびに充電トランジスタ542および552は、例えば、pMOSトランジスタであるのに対して、放電トランジスタ544および554は、中でも、nMOSトランジスタである。他の実装形態では、制御行列500内で用いられるトランジスタのタイプを反転することが可能である。例えば、nMOSトランジスタを充電トランジスタ用に使用することが可能であり、pMOSトランジスタを放電トランジスタ用に使用することが可能である。同様に、いくつかの他の実装形態では、更新トランジスタ521をnMOSトランジスタと共に実装することが可能である。詳細には、nMOSトランジスタは、インバータを経由して作動電圧相互配線510、または別の相互配線に結合可能である。
【００８９】
図6は、例示的なフレームアドレス指定および画素作動方法600の流れ図を示す。例えば、図5の制御行列500を動作させるために方法600を用いることが可能である。フレームアドレス指定および画素作動方法600は、3つの概括的な段階を追って進む。まず、データローディング段階(ブロック652)で、ディスプレイ内の画素に関するデータ電圧が画素ごとに一度に一行ずつロードされる。次に、ラッチ更新段階(ブロック654)で、蓄えられたデータ電圧に少なくとも一部基づいて、それぞれの画素に関するラッチが適切な状態に設定される。それぞれの画素に関するラッチを設定するとすぐに、シャッタ作動段階(ブロック656)で画素が作動される。フレームアドレス指定および画素作動方法600は図5に関して詳細に説明されるが、方法600の動作のうちのいくつかまたはすべては、図7、図8、図10、図11、および図12に示される制御行列700、800、1000、1100、ならびに1200など、他の制御行列実装を動作させるために用いられる。さらに、いくつかの制御行列実装形態では、図5に関して示された制御行列500に関してここで説明されたのと異なってラッチ更新段階(ブロック654)を実行することが可能である。そのような差異は、制御行列700、800、1000、1100、および1200の説明ごとに下で説明される。
【００９０】
次に、図5および図6の両方を参照すると、アレイの特定の行の画素のそれぞれをアドレス指定するためのデータローディング段階(ブロック652)は、書込み許可電圧Vweを画素のアレイの行のうちの1つに印加するステップ(ブロック658)に進む。制御行列500は、走査線相互配線506が書込み許可されるように、書込み許可電圧Vweを行に対応する走査線相互配線506に印加する(ブロック658)。書込み許可電圧Vweを、書込み許可された行に関する走査線相互配線506に印加することは、その行内のすべての画素の書込み許可トランジスタ531など、書込み許可トランジスタをオンにする。
【００９１】
制御行列が受信した画素状態がオンであるか、またはオフであるかに基づいて、制御行列は、オン電圧を画素502にロードするステップ(ブロック662および664)に進むか、またはオフ電圧を画素502にロードするステップ(ブロック666および668)に進む。画素502がオン状態であると仮定すると、制御行列500はオン状態電圧を画素502にロードする(ブロック662)。いくつかの実装形態では、制御行列500は、データ電圧(Vd)、例えば、5Vを画素502が配置された列に対応するデータ相互配線508に印加することによって、オン電圧をロードする。データ相互配線508に印加されたデータ電圧Vdは、選択された画素502のデータストアキャパシタ533上の電荷として蓄えられる(ブロック664)。すなわち、データ電圧Vdがデータ相互配線508に印加されるとき、書込み許可トランジスタ531はオンにされるため、データ電圧Vdは書込み許可トランジスタ531を通過してデータストアキャパシタ533に渡されて、そこで電荷として蓄えられる。
【００９２】
画素502がオフ状態をとると仮定すると、制御行列500はオフ電圧を画素502にロードする(ブロック666)。いくつかの実装形態では、制御行列500は、その画素502が配置された列に対応するデータ相互配線508を接地することによって、オフ電圧をロードする(ブロック668)。いくつかの実装形態では、データ相互配線508は接地されているため、データ電圧Vdは存在せず、したがって、データストアキャパシタ533上に何の電荷も蓄えられない。
【００９３】
データをロードするプロセスは、書込み許可される行内の画素のそれぞれの中で同時に実行可能である。このように、制御行列500は、制御行列500内の所与の行が書込み許可されている間に同時にデータ電圧をその行の列に選択的に印加する。いくつかの実装形態では、制御行列500は、第1のシャッタ状態に向けて作動されることになる列だけにデータ電圧を印加する。行内のすべての画素がアドレス指定されると、制御行列500は書込み許可電圧Vweを走査線相互配線506から除去する(ブロック670)。いくつかの実装形態では、制御行列500は走査線相互配線506を接地する。次いで、制御行列500内のアレイの後続の行に関してデータローディング段階652が繰り返される。データローディング順序652の終わりに、画素の選択されたグループ内のデータストアキャパシタのそれぞれは、次の画像段階を設定するのに適したデータ電圧を含む。
【００９４】
制御行列500は、次いで、画素のラッチ回路を次の状態に設定するためのラッチ更新段階654に進む。ラッチ更新段階654は、作動電圧相互配線510上の電圧を共通ソース相互配線512上の電圧に引き下げるか、またはその電圧に近づけること(ブロック672)によって始まる。そうすることによって、第1のシャッタ状態節点546上と第2のシャッタ状態節点556の両方における電圧は、共通ソース相互配線512と同じ電圧に近づくように引き下げられる。次いで、制御行列500は、グローバル更新相互配線514をアクティブ化する(ブロック674)。いくつかの実装形態では、グローバル更新相互配線514を接地して、更新トランジスタ521を導電状態に切り替えることによって、グローバル更新相互配線514がアクティブ化される。これは、データストアキャパシタ533上に蓄えられたデータ電圧がデータストアキャパシタ533から交差結合されたインバータラッチ回路540の第1の充電トランジスタ542および第1の放電トランジスタ544のゲートに渡されることを可能にする。作動電圧相互配線510電圧が共通ソース相互配線電圧になった(ブロック672)後であまりにもすぐにグローバル更新相互配線514がアクティブ化された場合(ブロック674)、データストアキャパシタ533における、画素の後続状態に対応する、蓄えられたデータ電圧は、減衰してなくなる(decay away)ための十分な時間を有さない、ラッチ回路540上の現在の画素状態データによって破損される場合がある。したがって、作動電圧相互配線510電圧を共通ソース相互配線電圧に引き下げるとき(ブロック672)からグローバル更新相互配線514をアクティブ化するとき(ブロック674)までの間の遅延は、データストアキャパシタ533に記憶されたデータが破損されるのを防ぐために有用な場合がある。この遅延の長さは、回路寄生、トランジスタしきい電圧、キャパシタサイズ、および蓄えられたデータ電圧レベルの関数であってよい。例えば、遅延の長さはおよそ10μsであってよい。この遅延長さは、ディスプレイに応じて、かなり長くてよく、またはかなり短くてもよい点を理解されよう。
【００９５】
ラッチ回路540を更新するのにかろうじて十分高い中間電圧が作動電圧相互配線510に印加される(ブロック676)。いくつかの実装形態では、中間電圧は、第1の充電トランジスタ542および第1の放電トランジスタ544のしきい電圧の和、または第2の充電トランジスタ552および第2の放電トランジスタ554のしきい電圧の和におよそ等しくてよい。いくつかの実装形態では、中間電圧は、作動電圧相互配線電圧を共通ソース相互配線電圧に引き下げるとき(ブロック672)からグローバル更新相互配線514をアクティブ化するとき(ブロック674)までの間の遅延の長さなど、様々な要因に応じて、第1の充電トランジスタ542および第1の放電トランジスタ544のしきい電圧の和、または第2の充電トランジスタ552および第2の放電トランジスタ554のしきい電圧の和よりかなり低くてよい。その他の要因は、中でも、寄生電荷注入および詳細なトランジスタ特性を含むことが可能である。中間電圧は、典型的には、作動電圧Vatよりもかなり低い。いくつかの実装形態では、中間電圧は、データストアキャパシタ533上に蓄えられた電圧がラッチ回路540を次のシャッタ位置に適したその次の状態に設定するために効果的であるように、かろうじて十分高くてよい。例えば、中間電圧は、約1〜6Vの範囲間であってよい。低減された中間電圧は、ラッチ回路540の更新の間に発生する過渡状態を切り替えることによって消費される電力も削減する。いくつかの実装形態では、ラッチ回路540は、過渡的な切替え電力が削減されるように、中間電圧レベルが確実に実行されうる程度の低さでラッチされる。グローバル更新相互配線514をアクティブ化して(ブロック674)、必須中間電圧を作動電圧相互配線510に印加すること(ブロック676)によって、データストアキャパシタ533上に蓄えられた電圧をラッチ回路540の第1のシャッタ状態インバータ内にラッチすることが可能である。必須中間電圧の印加(ブロック676)をグローバル更新相互配線514のアクティブ化と同時に、アクティブ化の前に、またはアクティブ化の後に実行することができる(ブロック674)。
【００９６】
最終的に、グローバル更新相互配線514は非アクティブ化される(ブロック678)。いくつかの実装形態では、グローバル更新相互配線514は、更新トランジスタ521が非導電状態に切り替わるように、電圧をグローバル更新相互配線514に印加することによって非アクティブ化される。このように、データストアキャパシタ533は画素502のラッチ回路540から分離される。データストアキャパシタ533をラッチ回路540から分離する1つの利点は、電力消費の削減である。これは、作動電圧相互配線510に印加される電圧のいかなる増大も増大された印加電圧に対してデータストアキャパシタ533を自動的に充電しないためである。
【００９７】
ラッチ更新段階(ブロック654)が完了すると、制御行列500は、シャッタ作動段階(ブロック656)に進む。この段階で、作動電圧Vatが作動電圧相互配線510に印加される(ブロック680)。作動電圧は、画素502のシャッタアセンブリ504に一方の状態もしくは他方の状態をとらせるように、または代替では、後続のデータローディング周期を通してシャッタアセンブリ504を同じ状態に保持するように作動させるために十分な電圧である。いくつかの実装形態では、作動電圧Vatの印加によってシャッタアセンブリ504が作動した後で、作動電圧Vatより低いが、維持電圧Vmよりも高い電圧が作動電圧相互配線510に印加されて、後続のデータローディング周期を通してシャッタアセンブリ504を保持する。
【００９８】
ラッチ回路はラッチ更新段階(ブロック654)の間に予め更新されているため、第1の充電トランジスタ542および第1の放電トランジスタ544または第2の充電トランジスタ552および第2の放電トランジスタ554を介した作動電圧相互配線510からの導電路は存在しない。シャッタ作動段階(ブロック656)における作動の間、シャッタアクチュエータを通して電圧を維持するために必要とされる電流、および様々なその他の寄生キャパシタンスのみフローが可能にされ、結果として、電力散逸が低減する。画素の、シャッタアセンブリ504など、シャッタアセンブリが作動した(ブロック656)後で、方法600は、データローディング段階(ブロック652)の始まりに戻る。
【００９９】
制御行列500内で、第1のシャッタ状態インバータはマスタインバータと呼ばれる場合がある。これは、ラッチ更新段階(ブロック654)の間、第1のシャッタ状態インバータの状態がデータストアキャパシタ533によって直接的に制御されるためである。第2のシャッタ状態インバータがスレーブインバータと呼ばれる場合があるのは、スレーブの状態が第1のシャッタ状態インバータの出力によって制御されるためである。反対に、いくつかの実装形態では、制御行列500は、第1のシャッタ状態インバータの出力がシャッタアセンブリ504の第2のシャッタ状態アクチュエータの電圧を判断するように、かつ第2のシャッタ状態インバータの出力がシャッタアセンブリ504の第1のシャッタ状態アクチュエータの電圧を判断するように構成可能であるか、または反映可能である。
【０１００】
高電圧応用例の場合、制御行列500のより確実な実装は、その動作が図12に関して下で説明されるカスコードトランジスタに類似する、カスコード構成の追加のトランジスタを含むことが可能である。
【０１０１】
いくつかの実装形態では、行および列の異なる領域またはグループ化を順番に更新することは有利な場合があるため、画素のアレイ全体の選択された部分に方法600を応用することが可能である。そのような実装形態では、アレイの異なる部分を選択的に更新および作動させるために、作動電圧相互配線510など、いくつかの異なる作動電圧相互配線と、更新相互配線514などの更新相互配線とがアレイの選択された部分に経路指定される。
【０１０２】
上で説明されたように、制御行列500内の画素502をアドレス指定するために、データ電圧Vdは作動電圧Vatよりもかなり低くてよい。例えば、データ電圧Vdは約5Vであってよいのに対して、作動電圧Vatは約40Vであってよい。いくつかの実装形態では、データ電圧Vdは約3Vであってよいのに対して、作動電圧は約25V以下である。作動電圧Vatは1つのフレームに一度印加される一方で、データ電圧Vdは、制御行列500内に行が存在するだけフレームごとに何度でもそれぞれのデータ相互配線508に印加されうるため、制御行列500などの制御行列は、データ電圧が作動電圧としても機能するために十分高いことを必要とする制御行列と比較して、かなりの電力量を節約することができる。
【０１０３】
図7は、制御行列700の一部を示す。図1に示されたディスプレイ装置100内で使用するために制御行列700を実施することができる。制御行列700は、図5に示された制御行列500と実質的に類似している。しかし、更新トランジスタ721の構成および動作は図5に示された更新トランジスタ521の構成および動作とは異なるという点で、制御行列700は制御行列500とは異なる。加えて、制御行列700は、制御行列500と比較して、1つ少ない共通相互配線をやはり含む。
【０１０４】
制御行列700は、デュアルアクチュエータシャッタアセンブリ704を有する光変調器を含む、画素702のアレイを制御する。シャッタアセンブリ704内のアクチュエータは、電気的に双安定にされてよく、または機械的に双安定にされてもよい。
【０１０５】
制御行列700は、制御行列700内の画素702のそれぞれの行に関する走査線相互配線706と、画素702のそれぞれの列に関するデータ相互配線708とを含む。制御行列700は、(集合的に、「共通相互配線」と呼ばれる)作動電圧相互配線710と、共通ソース相互配線712と、シャッタ共通相互配線716とをさらに含む。これらの共通相互配線710、712、および716は、アレイ内の複数の行内および複数の列内の画素702の間で共有される。いくつかの実装形態では、共通相互配線710、712、および716は、ディスプレイ装置100内のすべての画素702間で共有される。
【０１０６】
制御行列700内のそれぞれの画素702は、書込み許可トランジスタ731とデータストアキャパシタ733とをやはり含む。書込み許可トランジスタ731のゲートは走査線相互配線706に結合され、書込み許可トランジスタ731のソースはデータ相互配線708に結合される。下で説明されるように、書込み許可トランジスタ731節点レインは、データストアキャパシタ733の第1の端子とラッチ回路740の入力とに結合される。データストアキャパシタ733の第2の端子は、シャッタ共通相互配線716に結合される。
【０１０７】
制御行列700は、図5に示されたラッチ回路540に類似したラッチ回路740をさらに含む。ラッチ回路740は、第1のシャッタ状態インバータと第2のシャッタ状態インバータとを含む。第1のシャッタ状態インバータは、第1の充電トランジスタ742と第1の放電トランジスタ744とを含む。第2のシャッタ状態インバータは、第2の充電トランジスタ752と第2の放電トランジスタ754とを含む。第1のシャッタ状態インバータおよび第2のシャッタ状態インバータは、第1のシャッタ状態インバータの入力が第2のシャッタ状態インバータの出力に結合され、逆もまた同様であるように交差結合される。このように、第1のシャッタ状態インバータおよび第2のシャッタ状態インバータはラッチ回路またはフリップフロップ回路として一緒に動作する。
【０１０８】
第1の充電トランジスタ742および第1の放電トランジスタ744のゲートは第2の充電トランジスタ752および第2の放電トランジスタ754節点レインに結合されるのに対して、第2の充電トランジスタ752および第2の放電トランジスタ754のゲートは第1の充電トランジスタ742および第1の放電トランジスタ744節点レインに結合される。第1の充電トランジスタ742節点レインは、第1のシャッタ状態節点746において第1の放電トランジスタ744節点レインに接続する。第2の充電トランジスタ752節点レインは、第2のシャッタ状態節点756において第2の放電トランジスタ754節点レインに接続する。したがって、第1のシャッタ状態節点746は、第2のシャッタ状態インバータの第2の充電トランジスタ752および第2の放電トランジスタ754の両方のゲート電圧を制御し、第2のシャッタ状態節点756は、第1のシャッタ状態インバータの第1の充電トランジスタ742および第1の放電トランジスタ744の両方のゲート電圧を制御する。第1の充電トランジスタ742および第2の充電トランジスタ752のソース端子は作動電圧相互配線710に結合される。第1の放電トランジスタ744および第2の放電トランジスタ754のソース端子は共通ソース相互配線712に結合される。
【０１０９】
画素702のデュアルアクチュエータシャッタアセンブリ704は、第1のシャッタ状態節点746に結合された第1のシャッタ状態アクチュエータと、第2のシャッタ状態節点756に結合された第2のシャッタ状態アクチュエータとを含む。シャッタアセンブリ704の基準電極はシャッタ共通相互配線716に結合される。
【０１１０】
画素702は、データストアキャパシタ733をラッチ回路740に結合させる更新トランジスタ721をさらに含む。いくつかの実装形態では、更新トランジスタ721はpMOSトランジスタである。図5に示された更新トランジスタ521に類似して、更新トランジスタ721のソースはデータストアキャパシタ733の第1の端子と書込み許可トランジスタ731節点レインとに結合される。更新トランジスタ721節点レインは、ラッチ回路740の入力に結合される。図5に示された更新トランジスタ521の構成と対照的に、更新トランジスタ721のゲートは、図5に示されたグローバル更新相互配線514など、グローバル更新相互配線の代わりに、作動電圧相互配線710に結合される。
【０１１１】
制御行列700は、図5に示された制御行列500と実質的に類似した形で動作する。概して、制御行列700は、図6に関して説明されたフレームアドレス指定および画素作動方法600に類似したフレームアドレス指定および画素作動方法を実行する。制御行列700を制御するために利用されるフレームアドレス指定および画素作動方法は3つの概括的な段階を追って進む。まず、データローディング段階で、画素に対応するデータ電圧が、画素ごとに一度に一行ずつロードされる。次に、ラッチ更新段階で、蓄えられたデータ電圧に少なくとも一部基づいて、それぞれの画素に関するラッチが適切な状態に設定される。画素ごとにラッチを設定するとすぐ、シャッタ作動段階で画素が作動される。
【０１１２】
制御行列700の動作はデータローディング段階で始まり、ラッチ更新段階に進む。この段階で、制御行列700は作動電圧相互配線電圧を共通ソース電圧に引き下げる。作動電圧相互配線710電圧が共通ソース相互配線712の電圧以下の電圧まで引き下げられるとすぐに、更新トランジスタ721は、導電状態に自動的に切り替わる。結果として、データストアキャパシタ733上に蓄えられたデータ電圧はラッチ回路740の第1の充電トランジスタ742および第1の放電トランジスタ744のゲートに転送される。更新トランジスタ721は、作動電圧相互配線710上の電圧がしきい電圧を下回ると、導電状態に自動的に切り替わるため、制御行列700には更新トランジスタ721を完全に制御するためのグローバル更新相互配線がない。このように、制御行列700は、図5に示された制御行列500よりもより小さな領域を消費し、制御行列500よりも1つ少ない共通相互配線を有することによって、貴重な基板実面積を改善する。
【０１１３】
更新トランジスタ721がオン状態に切り替わり、データストアキャパシタ733上に蓄えられたデータ電圧がラッチ回路740の第1の充電トランジスタ742および第1の放電トランジスタ744のゲートに転送された後で、作動電圧相互配線710は中間電圧になる。このように、更新トランジスタ721はオフ状態に戻り、ラッチ回路740は新しいラッチ状態で更新される。さらに、更新トランジスタ721がオフ状態に切り替わると、データストアキャパシタ733はラッチ回路740から電気的に分離されて、ラッチ回路740内の過渡電流はゼロに低減される。ラッチ更新段階は、次いで、シャッタ作動段階に進み、ここで、作動電圧相互配線710は作動電圧Vatに引き上げられ、その新しい状態に対してシャッタアセンブリ704が作動される。
【０１１４】
図8は、制御行列800の一部を示す。図1に示されたディスプレイ装置100で使用するために制御行列800を実施することができる。制御行列800は、図5に示された制御行列500と実質的に類似している。しかし、図5に示された更新トランジスタ521など、更新トランジスタを利用する代わりに、制御行列800は、更新充電トランジスタ822と更新放電トランジスタ824とを含むCMOSインバータを含む。この構成では、制御行列800は、制御行列500と比較して、1つ少ない共通相互配線を含み、それによって、貴重な基板実面積を改善する。
【０１１５】
制御行列800は、デュアルアクチュエータシャッタアセンブリ804を有する光変調器を含む、画素802のアレイを制御する。シャッタアセンブリ804内のアクチュエータは、電気的に双安定にされてよく、または機械的に双安定にされてもよい。
【０１１６】
制御行列800は、制御行列800内の画素802のそれぞれの行に関する走査線相互配線806と、画素802のそれぞれの列に関するデータ相互配線808とを含む。制御行列800は、(集合的に、「共通相互配線」と呼ばれる)作動電圧相互配線810と、グローバル更新相互配線812と、シャッタ共通相互配線816とをさらに含む。これらの共通相互配線810、812、および816は、アレイ内の複数の行内および複数の列内の画素802の間で共有される。いくつかの実装形態では、共通相互配線810、812、および816は、図1に示されたディスプレイ装置100内のすべての画素802の間で共有される。図7に示された制御行列700と対照的に、制御行列800は、図7に示された共通ソース相互配線712など、共通ソース相互配線の代わりに、グローバル更新相互配線812を含む。
【０１１７】
制御行列800内のそれぞれの画素802は、書込み許可トランジスタ831とデータストアキャパシタ833とをやはり含む。書込み許可トランジスタ831のゲートは走査線相互配線806に結合され、データロードトランジスタ831のソースはデータ相互配線808に結合される。書込み許可トランジスタ831節点レインはデータストアキャパシタ833の第1の端子と、下で説明されるCMOSインバータの入力とに結合される。データストアキャパシタ833の第2の端子はシャッタ共通相互配線816に結合される。
【０１１８】
制御行列800は、図5に示されたラッチ回路540に類似したラッチ回路840をさらに含む。ラッチ回路840は、第1のシャッタ状態インバータと第2のシャッタ状態インバータとを含む。第1のシャッタ状態インバータは、第1の充電トランジスタ842と第1の放電トランジスタ844とを含む。第2のシャッタ状態インバータは、第2の充電トランジスタ852と第2の放電トランジスタ854とを含む。第1のシャッタ状態インバータおよび第2のシャッタ状態インバータは、第1のシャッタ状態インバータの入力が第2のシャッタ状態インバータの出力に結合され、逆もまた同様であるように交差結合される。このように、第1のシャッタ状態インバータおよび第2のシャッタ状態インバータは、ラッチ回路またはフリップフロップ回路として一緒に動作する。
【０１１９】
第1の充電トランジスタ842および第1の放電トランジスタ844のゲートは第2の充電トランジスタ852および第2の放電トランジスタ854節点レインに結合されるのに対して、第2の充電トランジスタ852および第2の放電トランジスタ854のゲートは第1の充電トランジスタ842および第1の放電トランジスタ844節点レインに結合される。第1の充電トランジスタ842節点レインは第1のシャッタ状態節点846において第1の放電トランジスタ844節点レインに接続する。第2の充電トランジスタ852節点レインは第2のシャッタ状態節点856において第2の放電トランジスタ854節点レインに接続する。したがって、第1のシャッタ状態節点846は、第2のシャッタ状態インバータの第2の充電トランジスタ852および第2の放電トランジスタ854の両方のゲート電圧を制御し、第2のシャッタ状態節点856は、第1のシャッタ状態インバータの第1の充電トランジスタ842および第1の放電トランジスタ844の両方のゲート電圧を制御する。第1の充電トランジスタ842および第2の充電トランジスタ852のソース端子は、作動電圧相互配線810に結合される。第1の放電トランジスタ844および第2の放電トランジスタ854のソース端子は、グローバル更新相互配線812に結合される。
【０１２０】
画素802のデュアルアクチュエータシャッタアセンブリ804は、第1のシャッタ状態節点846に結合された第1のシャッタ状態アクチュエータと、第2のシャッタ状態節点856に結合された第2のシャッタ状態アクチュエータとを含む。シャッタアセンブリ804の基準電極はシャッタ共通相互配線816に結合される。
【０１２１】
上で説明されたように、制御行列800はデータストアキャパシタ833の電圧をラッチ回路840上の電圧から分離する働きをするCMOSインバータを含むという点で、制御行列800は、図5に示された更新トランジスタ521を含む制御行列500とは異なる。このインバータは、更新充電トランジスタ822と更新放電トランジスタ824とを含む。更新充電トランジスタ822および更新放電トランジスタ824の両方のゲートは、データストアキャパシタ833、ならびに書込み許可トランジスタ831節点レインに結合される。更新充電トランジスタ822のソースは作動電圧相互配線810に接続され、更新放電トランジスタ824のソースは共通ドレイン相互配線812に結合される。更新充電トランジスタ822および更新放電トランジスタ824の両方節点レイン端子は一緒に結合されて、インバータの出力を形成する。この出力は、ラッチ回路840の第1の充電トランジスタ842および第1の放電トランジスタ844の入力ゲート端子に接続される。いくつかの実装形態では、更新充電トランジスタ822は、ラッチ回路840の第1の充電トランジスタ842および第2の充電トランジスタ852と同じタイプのものである。すなわち、更新充電トランジスタ822はpMOSトランジスタである。反対に、更新放電トランジスタ824は、ラッチ回路840の第1の放電トランジスタ844および第2の放電トランジスタ854と同じタイプのものである。すなわち、更新放電トランジスタ824はnMOSトランジスタである。
【０１２２】
制御行列800は、図5に示された制御行列500と実質的に類似の様式で動作する。概して、制御行列800は、図6に関して説明されたフレームアドレス指定および画素作動方法600に類似したフレームアドレス指定および画素作動方法を実行する。制御行列800を制御するために利用されるフレームアドレス指定および画素作動方法は、3つの概括的な段階を追って進む。まず、データローディング段階で、画素に対応するデータ電圧が、画素ごとに一度に一行ずつロードされる。次に、ラッチ更新段階で、蓄えられたデータ電圧に少なくとも一部基づいて、それぞれの画素に関するラッチが適切な状態に設定される。画素ごとにラッチを設定するとすぐ、シャッタ作動段階で画素が作動される。
【０１２３】
制御行列800の動作は、データローディング段階で始まり、ラッチ更新段階に進む。この段階で、制御行列800は作動電圧相互配線810の電圧を低減する。制御行列800の場合、ラッチ回路840上に蓄えられた電圧を完全に放電せずに、作動電圧相互配線810上の電圧をデータ相互配線808によって提供されるデータ電圧の電圧に実質的に類似した電圧に低減すれば十分である。例えば、作動電圧相互配線810上の電圧を約2〜8Vの範囲の電圧に低減すれば十分である。この中間電圧がラッチ更新段階を準備する際に効果的であるのは、ラッチ回路840とデータストアキャパシタ833との間に高いインピーダンスが残っているためである。
【０１２４】
次いで、グローバル更新相互配線812がアクティブ化される。グローバル更新相互配線812上の電圧をデータ電圧と実質的に同じ電圧からゼロに近い電圧に低減することによって、グローバル更新相互配線812がアクティブ化される。グローバル更新相互配線812の電圧内のこの低減は、放電トランジスタ824、第1の放電トランジスタ844、および第2の放電トランジスタ854をオンに切り替え、それによって、データストアキャパシタ833上に蓄えられたデータ電圧に応じさせる。
【０１２５】
グローバル更新相互配線812がアクティブ化された後で、作動電圧相互配線810上の電圧は中間電圧に引き上げられる。これはラッチ回路840を新しいラッチ状態に設定させる。ラッチ状態が設定された後で、グローバル更新相互配線812は、次いで、ゼロまたはゼロに近い電圧から実質的にデータ電圧に等しい電圧に戻る。電圧変更のタイミングの追加の詳細は、下で説明される図9に示される。
【０１２６】
グローバル更新相互配線電圧がデータ電圧またはデータ電圧に近い電圧に戻った後で、放電トランジスタ824、第1の放電トランジスタ844、および第2の放電トランジスタ854はオフ状態に戻り、ラッチ回路840は、再度、データストアキャパシタ833から電気的に分離される。ラッチ更新段階は、次いで、シャッタ作動段階に進み、ここで、作動電圧相互配線810が作動電圧Vatに増大され、その新しい状態に対してシャッタアセンブリ804が作動される。
【０１２７】
図9は、図8の、それぞれ、相互配線810および812など、作動電圧相互配線とグローバル更新相互配線とに印加される例示的な電圧のタイミング図900を示す。このタイミング図900は、図8に示された制御行列800に関して説明されたフレームアドレス指定および画素作動方法に対応する。上で説明されたように、制御行列800は、作動電圧相互配線810上の電圧をデータ相互配線808によって提供されるデータ電圧の電圧に実質的に類似した電圧に低減させる。これは電圧線902によって示される。次いで、電圧線904によって示されるように、グローバル更新相互配線812上の電圧をデータ電圧と実質的に同じ電圧からゼロに近い電圧に低減することによって、グローバル更新相互配線812がアクティブ化される。作動電圧相互配線810電圧が低減された後であまりにもすぐにグローバル更新相互配線812がアクティブ化された場合、データストアキャパシタ833上に蓄えられた画素の後続の状態に対応するデータ電圧は、減衰してなくなるための十分な時間を有さない、ラッチ回路840上の現在の画素状態データによって破損される場合がある。したがって、作動電圧相互配線810電圧を低減するときからグローバル更新相互配線812をアクティブ化するまでの間の遅延は有用な場合がある。グローバル更新相互配線812がアクティブ化された後で、ラッチ回路840を設定するために、作動電圧相互配線812上の電圧が引き上げられる。ラッチ状態が設定された後で、グローバル更新相互配線812は、次いで、ゼロまたはゼロに近い電圧から実質的にデータ電圧に等しい電圧に戻される。
【０１２８】
概して、ラッチ回路は、一方のインバータの出力が他方のインバータの入力に結合されるように、第2のインバータに結合された第1のインバータを含む。いくつかの実装形態では、制御行列は、ハーフラッチ回路を用いることが可能である。ハーフラッチ回路は、そのラッチのインバータのうちの1つのトランジスタゲートの少なくとも1つがそのラッチを作り上げる他方のインバータの出力から接続解除されているラッチ回路である。ハーフラッチ回路は、接続解除された入力での充電が、ラッチ更新段階の間に、ラッチ回路を通って流れることができる何らかの過渡電流から遮断されるという利点を有する。いくつかの実装形態では、ハーフラッチ回路は非対称的であってよい。すなわち、第1のインバータおよび第2のインバータの入力は、ラッチ更新段階の間に、相補データ入力を受信しない。
【０１２９】
図10は、制御行列1000の一部を示す。図1に示されたディスプレイ装置100内で使用するために制御行列1000を実施することができる。制御行列1000は、図5に示された制御行列500に実質的に類似している。しかし、図5に示された更新トランジスタ521およびその関連する更新相互配線514など、更新トランジスタと関連する更新相互配線とを利用する代わりに、制御行列1000は非対称ラッチ回路1040を含む。
【０１３０】
制御行列1000は、デュアルアクチュエータシャッタアセンブリ1004を有する光変調器を含む、画素1002のアレイを制御する。シャッタアセンブリ1004内のアクチュエータは、電気的に双安定にされてよく、または機械的に双安定にされてもよい。
【０１３１】
制御行列1000は、制御行列1000内の画素1002のそれぞれの行に関する走査線相互配線1006と、画素1002のそれぞれの列に関するデータ相互配線1008とを含む。制御行列1000は、(集合的に、「共通相互配線」と呼ばれる)作動電圧相互配線1010と、グローバル更新相互配線1012と、シャッタ共通相互配線1016とをさらに含む。これらの共通相互配線1010、1012、および1016は、アレイ内の複数の行内および複数の列内の画素1002の間で共有される。いくつかの実装形態では、共通相互配線1010、1012、および1016は、アレイ内のすべての画素1002の間で共有される。
【０１３２】
制御行列1000内のそれぞれの画素1002は、書込み許可トランジスタ1031とデータストアキャパシタ1033とをやはり含む。書込み許可トランジスタ1031のゲートは走査線相互配線1006に結合され、書込み許可トランジスタ1031のソースはデータ相互配線1008に結合され、書込み許可トランジスタ1031節点レインはデータストアキャパシタ1033の第1の端子に結合される。データストアキャパシタ1033の第2の端子はシャッタ共通相互配線1016に結合される。
【０１３３】
制御行列1000はラッチ回路1040をさらに含む。ラッチ回路1040は、第1のシャッタ状態インバータと第2のシャッタ状態インバータとを含む。第1のシャッタ状態インバータは、第1の充電トランジスタ1042と第1の放電トランジスタ1044とを含む。第2のシャッタ状態インバータは、第2の充電トランジスタ1052と第2の放電トランジスタ1054とを含む。
【０１３４】
上で説明されたように、ラッチ回路1040はハーフラッチである。したがって、第1の充電トランジスタ1042のゲートは第2の充電トランジスタ1052および第2の放電トランジスタ1054節点レインに結合されるのに対して、第1の放電トランジスタ1044のゲートはデータストアキャパシタ1033と書込み許可トランジスタ1031節点レインとに結合される。第2の充電トランジスタ1052および第2の放電トランジスタ1054のゲートは、第1の充電トランジスタ1042および第1の放電トランジスタ1044節点レインに結合される。第1の充電トランジスタ1042節点レインは、第1のシャッタ状態節点1046において第1の放電トランジスタ1044節点レインに接続する。第2の充電トランジスタ1052節点レインは、第2のシャッタ状態節点1056において、第2の放電トランジスタ1054節点レインに接続する。したがって、第1のシャッタ状態節点1046は、第2のシャッタ状態インバータの第2の充電トランジスタ1052および第2の放電トランジスタ1054の両方のゲート電圧を制御し、第2のシャッタ状態節点1056は、第1のシャッタ状態インバータの第1の充電トランジスタ1042のゲート電圧を制御する。第1の充電トランジスタ1042および第2の充電トランジスタ1052のソース端子は作動電圧相互配線1010に結合される。第1の放電トランジスタ1044および第2の放電トランジスタ1054のソース端子はグローバル更新相互配線1012に結合される。
【０１３５】
画素1002のデュアルアクチュエータシャッタアセンブリ1004は、節点1046に結合された第1のシャッタ状態アクチュエータと、節点1056に結合された第2のシャッタ状態アクチュエータとを含む。シャッタアセンブリ1004の基準電極はシャッタ共通相互配線1016に結合される。
【０１３６】
制御行列1000は、作動電圧相互配線1010に接続された第1の端子と、第1のシャッタ状態節点1046と第2のシャッタ状態インバータの入力とに接続された第2の端子とを有するプリバイアスキャパシタ1062をさらに含む。プリバイアスキャパシタ1062は、ラッチ回路1040が不確定状態で固定するのを防ぐために、シャッタアセンブリ1004を第1のシャッタ状態および第2のシャッタ状態のうちの1つにプリバイアスするように構成される。そのような状態がなぜ起こりうるかに関する追加の詳細は、下で提供される、制御行列1000の動作の議論の間に明らかになるであろう。
【０１３７】
制御行列1000は、図5に示された制御行列500に実質的に類似した様式で動作する。概して、制御行列1000は、図6に関して説明されたフレームアドレス指定および画素作動方法600に類似したフレームアドレス指定および画素作動方法を実行する。制御行列1000を制御するために利用されるフレームアドレス指定および画素作動方法は、3つの概括的な段階を追って進む。まず、データローディング段階で、画素に対応するデータ電圧が、画素ごとに一度に一行ずつロードされる。次に、ラッチ更新段階で、蓄えられたデータ電圧に少なくとも一部基づいて、それぞれの画素に関するラッチが適切な状態に設定される。画素ごとにラッチを設定するとすぐ、シャッタ作動段階で画素が作動される。
【０１３８】
制御行列1000の動作は、データローディング段階で始まり、ラッチ更新段階に進む。この段階で、制御行列1000は、作動電圧相互配線1010上の電圧を低減する。制御行列1000は、グローバル更新相互配線に印加された電圧をデータ電圧に近い電圧からゼロに近い電圧に低減することによって、グローバル更新相互配線1012をアクティブ化する。グローバル更新相互配線1012の電圧のこの低減は、第1の放電トランジスタ1044と第2の放電トランジスタ1054とをデータストアキャパシタ1033上に蓄えられたデータ電圧に応じる状態にする。
【０１３９】
作動電圧相互配線1010上の電圧は、次いで、中間電圧または完全な作動電圧に引き上げられる。作動電圧相互配線1010上の電圧が所望の電圧に達した後で、新しいラッチ状態に対してラッチ回路1040が更新される。
【０１４０】
作動電圧相互配線1010上の電圧が引き上げられると、第1の放電トランジスタ1044がデータストアキャパシタ1033上に蓄えられたデータ電圧に基づいてオフ状態に留まる場合、電圧はプリバイアスキャパシタ1062を介して第1のシャッタ状態節点1046に転送される。この電圧は、ラッチ回路1040を第1のシャッタ状態に設定するために効果的になる。第1の放電トランジスタ1044がデータストアキャパシタ1033上に蓄えられたデータ電圧に基づいてオン状態に切り替えられた場合、ラッチ回路1040は第2のシャッタ状態にバイアスされる。第1の放電トランジスタ1044がオン状態に切り替えられた場合、第1のシャッタ状態節点1046における電圧は、グローバル更新相互配線1012上の、低い電圧とほぼ同じになる。結果として、低電圧が第2の放電トランジスタ1054のゲートにおいて印加される。結果として、第2のシャッタ状態節点1056における電圧は第1のシャッタ状態節点1046における電圧よりもより高い電圧であり、それによって、シャッタアセンブリ1004を第2のシャッタ状態にバイアスする。このように、ラッチ回路1040の非対称構造にもかかわらず、確実な2状態ラッチ動作がこれによって達成される。
【０１４１】
ラッチ回路1040を設定するために作動電圧相互配線1010上の電圧が引き上げられた後で、グローバル更新相互配線1012は、次いで、ゼロボルトまたはゼロボルトに近い電圧から実質的にデータ電圧に等しい電圧に戻される。ラッチ更新段階は、次いで、シャッタ作動段階に進み、ここで、作動電圧相互配線1010は作動電圧Vatに引き上げられ、その新しい状態に対してシャッタアセンブリ1004が作動される。
【０１４２】
図11は、制御行列1100の一部を示す。図1に示されたディスプレイ装置100で使用するために制御行列1100を実施することができる。制御行列1100は、図10に示された制御行列1000に実質的に類似している。しかし、制御行列1100は、図10に示されたプリバイアスキャパシタ1062など、プリバイアスキャパシタの代わりに、プリバイアストランジスタ1164を用いるという点で、制御行列1100は制御行列1000とは異なる。プリバイアスキャパシタ1062に類似して、図11に示されたプリバイアストランジスタ1164は、制御行列1100内の関連するラッチ回路1140内のデータ入力対称の欠如を克服するために用いられる。
【０１４３】
制御行列1100は、デュアルアクチュエータシャッタアセンブリ1104を有する光変調器を含む、画素1102のアレイを制御する。シャッタアセンブリ1104内のアクチュエータは、電気的に双安定にされてよく、または機械的に双安定にされてもよい。
【０１４４】
制御行列1100は、制御行列1100内の画素1102のそれぞれの行に関する走査線相互配線1106と、画素1102のそれぞれの列に関するデータ相互配線1108とを含む。制御行列1100は、(集合的に、「共通相互配線」と呼ばれる)作動電圧相互配線1110と、グローバル更新相互配線1112と、シャッタ共通相互配線1116とをさらに含む。これらの共通相互配線1110、1112、および1116は、アレイ内の複数の行内および複数の列内の画素1102の間で共有される。いくつかの実装形態では、共通相互配線1110、1112、および1116は、ディスプレイ装置110内のすべての画素1102の間で共有される。
【０１４５】
制御行列1100内のそれぞれの画素1102は、書込み許可トランジスタ1131とデータストアキャパシタ1133とをやはり含む。書込み許可トランジスタ1131のゲートは走査線相互配線1106に結合され、書込み許可トランジスタ1131のソースはデータ相互配線1108に結合され、書込み許可トランジスタ1131節点レインはデータストアキャパシタ1133の第1の端子に結合される。データストアキャパシタ1133の第2の端子はシャッタ共通相互配線1116に結合される。
【０１４６】
制御行列1100は、図10に示されたラッチ回路1040に実質的に類似したラッチ回路1140をさらに含む。ラッチ回路1140は、第1のシャッタ状態インバータと第2のシャッタ状態インバータとを含む。第1のシャッタ状態インバータは、第1の充電トランジスタ1142と第1の放電トランジスタ1144とを含む。第2のシャッタ状態インバータは、第2の充電トランジスタ1152と第2の放電トランジスタ1154とを含む。
【０１４７】
上で説明されたように、ラッチ回路1140はハーフラッチである。したがって。第1の充電トランジスタ1142のゲートは第2の充電トランジスタ1152および第2の放電トランジスタ1154節点レインに結合されるのに対して、第1の放電トランジスタ1144のゲートはデータストアキャパシタ1133と書込み許可トランジスタ1131節点レインとに結合される。第2の充電トランジスタ1152および第2の放電トランジスタ1154のゲートは、第1の充電トランジスタ1142および第1の放電トランジスタ1144節点レインに結合される。第1の充電トランジスタ1142節点レインは、第1のシャッタ状態節点1146において第1の放電トランジスタ1144節点レインに接続する。第2の充電トランジスタ1152節点レインは、第2のシャッタ状態節点1156において第2の放電トランジスタ1154節点レインに接続する。したがって、第1のシャッタ状態節点1146は、第2のシャッタ状態インバータの第2の充電トランジスタ1152および第2の放電トランジスタ1154の両方のゲート電圧を制御し、第2のシャッタ状態節点1156は、第1のシャッタ状態インバータの第1の充電トランジスタ1142のゲート電圧を制御する。第1の充電トランジスタ1142および第2の充電トランジスタ1152のソース端子は作動電圧相互配線1110に結合される。第1の放電トランジスタ1144および第2の放電トランジスタ1154のソース端子はグローバル更新相互配線1112に結合される。何の電荷がデータストアキャパシタ1133上に蓄えられているかにかかわらず、第1の放電トランジスタ1144または第2の放電トランジスタ1154のいずれかをオンにするのを防ぐために、グローバル更新相互配線1112をシャッタ共通相互配線1116の電圧よりもかなり高い電圧に維持することができる。
【０１４８】
画素1102のデュアルアクチュエータシャッタアセンブリ1104は、節点1146に結合された第1のシャッタ状態アクチュエータと、節点1156に結合された第2のシャッタ状態アクチュエータとを含む。シャッタアセンブリ1104の基準電極はシャッタ共通相互配線1116に結合される。
【０１４９】
制御行列1100は、図10に示された制御行列1000に実質的に類似した様式で動作することができる。概して、制御行列1100は、図6に関して説明されたフレームアドレス指定および画素作動方法600に類似したフレームアドレス指定および画素作動方法を実行する。制御行列1100を制御するために利用されるフレームアドレス指定および画素作動方法は、3つの概括的な段階を追って進む。まず、データローディング段階で、画素に対応するデータ電圧が、画素ごとに一度に一行ずつロードされる。次に、ラッチ更新段階で、蓄えられたデータ電圧に少なくとも一部基づいて、画素ごとにラッチが適切な状態に設定される。画素ごとにラッチを設定するとすぐ、シャッタ作動段階で画素が作動される。
【０１５０】
制御行列1100の動作は、データローディング段階で始まり、ラッチ更新段階に進む。この段階で、制御行列1100は、作動電圧相互配線電圧を、グローバル更新相互配線電圧を下回る電圧に引き下げる。しかし、プリバイアストランジスタ1164により、この段階で、かなりの電荷移動が発生する。作動電圧相互配線1110がグローバル更新相互配線1112の電圧を下回って引き下げられた後で、プリバイアストランジスタ1164はオン状態に切り替わり、電流はグローバル更新相互配線1112から第1のシャッタ状態節点1146上に流れる。第1のシャッタ状態節点1146は、次いで、グローバル更新相互配線1112と同じ電圧、例えば、約3〜6Vの範囲内の電圧を採用することになる。
【０１５１】
ラッチ更新段階は、次いで、グローバル更新相互配線1112上の電圧をデータ電圧と実質的に同じであった電圧からゼロに近い電圧に低減するステップに進む。グローバル更新相互配線の電圧のこの低減は2つの効果を有する。第1に、プリバイアストランジスタ1164は、オフ状態に切り替わることになり、これは第1のシャッタ状態節点1146において電荷と、その対応する電圧とを一時的に分離する。第2に、第1の放電トランジスタ1144および第2の放電トランジスタ1154は、データストアキャパシタ1133上の電圧に応じる状態にされる。データ電圧がデータストアキャパシタ1133上に蓄えられた場合、第1の放電トランジスタ1144はオンになり、第1のシャッタ状態節点1146上の電圧はゼロにされることになる。他方で、何の電圧もデータストアキャパシタ1133上に蓄えられない場合、第1のシャッタ状態節点1146におけるプリバイアス電荷は第1のシャッタ状態節点1146において蓄えられた状態に留まることになり、この場合、第1のシャッタ状態節点1146は、後でラッチ回路1140の最終状態を駆動または判断することができる。
【０１５２】
グローバル更新相互配線1112上の電圧が低減された後で、作動電圧相互配線1110上の電圧は、ラッチ回路1140が設定されるように、中間電圧または作動電圧Vatまで引き上げられる。ラッチ回路1140を設定するために、作動電圧相互配線1110上の電圧が引き上げられた後で、グローバル更新相互配線1112は、次いで、ゼロボルトまたはゼロボルトに近い電圧から実質的にデータ電圧に等しい電圧に戻される。ラッチ更新段階は、次いで、シャッタ作動段階に進み、ここで、作動電圧相互配線1110は作動電圧Vatまで引き上げられ、その新しい状態に対してシャッタアセンブリ1104が作動される。
【０１５３】
いくつかの実装形態では、プリバイアストランジスタ1164と並行して有線接続された第2のpMOSプリバイアストランジスタを回路1140に追加することが可能である。第2のプリバイアストランジスタのゲートを作動電圧相互配線1110に接続することも可能である。第2のプリバイアストランジスタ節点レインを第2のシャッタ状態節点1156に接続することが可能である。このように、第1のシャッタ状態節点1146および第2のシャッタ状態節点1156の両方をラッチ更新段階の早期に更新電圧にプリバイアスすることが可能である。
【０１５４】
図12は、制御行列1200の一部を示す。図1に示されたディスプレイ装置100内で使用するために制御行列1200を実施することができる。詳細には、制御行列1200は、ラッチ回路の入力のうちの1つがインバータフィードバックから接続解除されているハーフラッチ回路を含む。制御行列1200は、対称ラッチとして構成され、これは、マスタインバータとスレーブインバータとが更新段階の間に相補データ入力を受信することを意味する。制御行列1200は、高い電圧ストレスからの保護を提供するために、カスコードトランジスタとカスコード相互配線とをやはり利用する。
【０１５５】
制御行列1200は、デュアルアクチュエータシャッタアセンブリ1204を有する光変調器を含む、画素1202のアレイを制御する。シャッタアセンブリ1204内のアクチュエータは、電気的に双安定にされてよく、または機械的に双安定にされてもよい。
【０１５６】
制御行列1200は、制御行列1200内の画素1202のそれぞれの行に関する走査線相互配線1206と、画素1202のそれぞれの列に関するデータ相互配線1208とを含む。制御行列1200は、(集合的に、「共通相互配線」と呼ばれる)作動電圧相互配線1210と、グローバル更新相互配線1212と、シャッタ共通相互配線1216と、放電カスコード相互配線1218とをさらに含む。これらの共通相互配線1210、1212、1216、および1218は、アレイ内の複数の行内および複数の列内の画素1202の間で共有される。いくつかの実装形態では、共通相互配線1210、1212、1216、および1218は、ディスプレイ装置1200内のすべての画素1202の間で共有される。
【０１５７】
制御行列1200内のそれぞれの画素1202は、書込み許可トランジスタ1231とデータストアキャパシタ1233とをやはり含む。書込み許可トランジスタ1231のゲートは走査線相互配線1206に結合され、データロードトランジスタ1231のソースはデータ相互配線1208に結合され、書込み許可トランジスタ1231節点レインは、データストアキャパシタ1233の第1の端子とラッチ回路1240の入力とに結合される。データストアキャパシタ1233の第2の端子はシャッタ共通相互配線1216に結合される。
【０１５８】
制御行列1200は、ラッチ回路1240をさらに含む。ラッチ回路1240は、第1のシャッタ状態インバータと第2のシャッタ状態インバータとを含む。第1のシャッタ状態インバータは、第1の充電トランジスタ1242と、第1の放電トランジスタ1244と、第1の放電カスコードトランジスタ1262とを含む。第2のシャッタ状態インバータは、第2の充電トランジスタ1252と、第2の放電トランジスタ1254と、第2の放電カスコードトランジスタ1264とを含む。第1のシャッタ状態インバータおよび第2のシャッタ状態インバータは、第1のシャッタ状態インバータの入力が第2のシャッタ状態インバータの出力に結合され、逆もまた同様であるように交差結合される。このように、第1のシャッタ状態インバータおよび第2のシャッタ状態インバータは、ラッチ回路またはフリップフロップ回路として一緒に動作する。加えて、ラッチ回路1240は、データインバータpMOSトランジスタ1272とデータインバータnMOSトランジスタ1274とを含むデータインバータをやはり含む。データインバータは、第1の放電トランジスタ1244のゲートに提供されたデータ電圧を反転させるように構成される。したがって、第2の放電トランジスタ1254のゲートに出現する電圧は、第1の放電トランジスタ1244のゲートに出現する任意の電圧の相補になる。結果として、ラッチ回路1240のマスタインバータおよびスレーブインバータは相補データ入力を受信するため、ラッチ回路1240は対称ラッチとして動作する。対称ラッチは、確実な2状態動作のために構成された完全に確定されたラッチである。
【０１５９】
第1の放電トランジスタ1244のゲートはデータストアキャパシタ1233と、書込み許可トランジスタ1231節点レインと、データインバータpMOSトランジスタ1272およびデータインバータnMOSトランジスタ1274のゲートとに結合される。第1の充電トランジスタ1242のゲートは、第2の充電トランジスタ1252および第2の放電カスコードトランジスタ1264節点レインに結合される。第2の充電トランジスタ1252のゲート、ならびに第1の充電トランジスタ1242および第1の放電カスコードトランジスタ1262節点レインは、第1のシャッタ状態節点1246において互いと接続される。第2の充電トランジスタ1252節点レインは、第2のシャッタ状態節点1256において第2の放電カスコードトランジスタ1264節点レインに接続する。第1の充電トランジスタ1242および第2の充電トランジスタ1252のソース端子は作動電圧相互配線1210に結合される。第1の放電カスコードトランジスタ1262のゲートはカスコード放電相互配線1218に接続される。第2の放電カスコードトランジスタ1264のゲートは、カスコード放電相互配線1218と、データインバータpMOSトランジスタ1272のソースとに接続される。第1の放電カスコードトランジスタ1262および第2の放電カスコードトランジスタ1264のソース端子は、それぞれ、第1の放電トランジスタ1244および第2の放電トランジスタ1254節点レインに接続される。第1の放電トランジスタ1242、および第2の放電トランジスタ1254、ならびに第2の放電カスコードトランジスタ1264のソース端子は、グローバル更新相互配線1212に結合される。第2の放電トランジスタ1254のゲートは、データインバータpMOSトランジスタ1272およびデータインバータnMOSトランジスタ1274節点レインに接続される。
【０１６０】
第2のシャッタ状態インバータ用の入力は、データインバータトランジスタ1272および1274を経由したデータ入力の反転から、またはマスタインバータの出力から直接的に導出される。第1の放電トランジスタ1244および第2の放電トランジスタ1254のゲート入力は、第1のシャッタ状態節点1246および第2のシャッタ状態節点1256から電気的に分離され、したがって、ラッチを更新する間に発生しうる過渡的フィードバック電流の影響を受けにくい。
【０１６１】
画素1202のデュアルアクチュエータシャッタアセンブリ1204は、第1のシャッタ状態節点1246に結合された第1のシャッタ状態アクチュエータと、第2のシャッタ状態節点1256に結合された第2のシャッタ状態アクチュエータとを含む。シャッタアセンブリ1204の基準電極はシャッタ共通相互配線1216に結合される。
【０１６２】
この構成では、第1の放電カスコードトランジスタ1262および第2の放電カスコードトランジスタ1264は、そのそれぞれのソース端子およびドレイン端子が、シャッタアセンブリ1204の対応する第1のシャッタ状態アクチュエータおよび第2のシャッタ状態アクチュエータと、それぞれの第1の放電トランジスタ1244および第2の放電トランジスタ1254との間で接続されるように構成される。第1の放電カスコードトランジスタ1262を追加することは、第1の充電トランジスタ1242もしくは第1の放電トランジスタ1244のいずれかに関するソースおよびドレインまたはゲートおよびドレインのいずれかを通して受ける電圧降下を削減するのに役立つ。第2の放電カスコードトランジスタ1264を追加することは、第2の充電トランジスタ1252もしくは第2の放電トランジスタ1254のいずれかに関するソースおよびドレインまたはゲートおよびドレインのいずれかを通して受ける電圧降下を削減するのに役立つ。放電カスコード相互配線1218は、第1の放電カスコードトランジスタ1262および第2の放電カスコードトランジスタ1264が実質的に同時にオンになるのを確実にするのに役立つ。
【０１６３】
制御行列1200は、両方とも、pチャネルトランジスタおよびnチャネルトランジスタである2つの相補タイプのトランジスタを使用する。制御行列1200は、したがって、相補MOS制御行列または相補CMOS制御行列と呼ばれる。第1の充電トランジスタ1242および第2の充電トランジスタ1252は、例えば、pMOSトランジスタであるのに対して、第1の放電トランジスタ1244、第1の放電カスコードトランジスタ1262、第2の放電トランジスタ1254、および第2の放電カスコードトランジスタ1264はnMOSトランジスタである。他の実装形態では、制御行列1200内で用いられるトランジスタのタイプを反転することが可能であり、例えば、nMOSトランジスタを充電トランジスタ用に使用することが可能であり、pMOSトランジスタを放電トランジスタ用に使用することが可能である。
【０１６４】
制御行列1200内で、グローバル更新相互配線1212は、データインバータの第1の放電トランジスタ1244、第2の放電トランジスタ1254、およびnMOSトランジスタ1274のソースに接続される。シャッタ共通相互配線1216の電位よりもかなり高い電位にグローバル更新相互配線1212を維持することは、データストアキャパシタ1233内に何のデータ電圧が蓄えられているかにかかわらず、第1の放電トランジスタ1244、第2の放電トランジスタ1254、またはnMOSトランジスタ1274がオンになるのを防ぐ。
【０１６５】
第1の放電カスコードトランジスタ1262、第2の放電カスコードトランジスタ1264、および放電カスコード相互配線1218の動作が下で説明される。動作の間、放電カスコード相互配線1218は作動電圧相互配線1210の電圧の約半分に維持され、光源がオンである間、作動電圧Vatの約半分に維持される。これらの動作条件の下で、放電カスコードトランジスタ1262は、第1の放電トランジスタ1244がオンのときはいつでもオン状態になる。加えて、第1の放電トランジスタ1244がオフ状態にあるとき、第1の放電トランジスタ1244内のソースとドレインとの間の電圧は、作動電圧Vatの半分と第1の放電トランジスタ1244に対応するしきい電圧の和を超えない場合がある。ソースとドレインとの間の電圧を作動電圧Vatの約半分に制限することによって、第1の放電トランジスタ1244および放電カスコードトランジスタ1262のそれぞれを通した電圧ストレスがかなり削減される。同様に、放電カスコードトランジスタ1264は、第2の放電トランジスタ1254がオンであるときはいつでもオン状態になる。加えて、第2の放電トランジスタ1254がオフのとき、第2の放電トランジスタ1254内のソースとドレインとの間の電圧は、作動電圧Vatの半分と第2の放電トランジスタ1254に対応するしきい電圧の和を超えない場合がある。ソースとドレインとの間の電圧を作動電圧Vatの約半分に制限することによって、第2の放電トランジスタ1254および放電カスコードトランジスタ1264のそれぞれを通した電圧ストレスがかなり削減される。
【０１６６】
制御行列1200は、図5に示された制御行列500に実質的に類似した様式で動作する。概して、制御行列1200は、図6に関して説明されたフレームアドレス指定および画素作動方法600に類似するフレームアドレス指定および画素作動方法を実行する。制御行列1200を制御するために利用されるフレームアドレス指定および画素作動方法は、3つの概略的な段階を追って進む。まず、データローディング段階で、画素に対応するデータ電圧が、画素ごとに一度に一行ずつロードされる。次に、ラッチ更新段階で、蓄えられたデータ電圧に少なくとも一部基づいて、それぞれの画素に関するラッチが適切な状態に設定される。画素ごとにラッチを設定するとすぐ、シャッタ作動段階で画素が作動される。
【０１６７】
制御行列1200の動作は、データローディング段階で始まり、ラッチ更新段階に進む。この段階で、制御行列1200は、作動電圧相互配線1210を作動電圧Vatに等しい電圧に維持することができる。作動電圧Vatが、例えば、約20ボルト未満であり、放電カスコード相互配線1218上の電圧が作動電圧の半分、すなわち、約10ボルトである場合、ラッチ回路1240を更新するためには、約6ボルトから10ボルトのデータ電圧で十分である。この実装形態では、ラッチ回路1240を放電する必要なしに、更新動作をアクティブ化することが可能である。
【０１６８】
データローディング段階の間、グローバル更新相互配線1212は、実質的にデータ電圧に等しい電圧に保持される。これは、トランジスタ1244、1254、または1274のうちのいずれかがオンになるのを防ぎ、これは、ラッチ回路1240をデータストアキャパシタ1233上に格納された何らかの新しいデータから分離する。新しいデータでラッチ回路1240を更新するために、グローバル更新相互配線1212上の電圧は、ラッチトランジスタがキャパシタ1233上の入力電圧に応じるために十分な時間にわたって低減されうる。
【０１６９】
作動電圧が高電圧、例えば、約20Vを超える電圧である、いくつかの実装形態では、作動電圧相互配線1210上の電圧は、グローバル更新相互配線1212をアクティブ化する寸前に、より低い電圧または中間電圧に低減される。中間電圧を作動電圧相互配線1210に印加することによってラッチが設定された後で、作動電圧相互配線1210はより高い作動電圧まで再度引き上げられ、その結果、シャッタアクチュエータは新しいラッチ状態に応じることができる。ラッチ更新の間に発生する過渡電流は電力を消費し、更新シーケンスの間、より低い充電相互配線電圧を用いてこの電力を削減することができる。
【０１７０】
いくつかの実装形態では、放電カスコード相互配線1218はラッチ更新段階を介して作動電圧のほぼ半分に維持される。いくつかの実装形態では、放電カスコード相互配線1218上の電圧は作動電圧相互配線1210と協調してパルス処理され、その結果、放電カスコードトランジスタ1262および1264のゲートにかけられた電圧は作動電圧相互配線1210上の電圧のほぼ半分である。
【０１７１】
回路1200の単純な改変形態として認識される、いくつかの他の制御行列構成が可能である。いくつかの実装形態では、ラッチ回路1240の放電側上に放電カスコードトランジスタ1262および1264を構成する代わりに、またはそれに加えて、カスコードトランジスタがラッチ回路1240の充電側上に加えられる。いくつかの実装形態では、トランジスタ1272および1274を含むデータインバータは、図12に示される第2の放電トランジスタ1254に接続される代わりに、データストアキャパシタ1233と第1の放電トランジスタ1244との間に配置される。
【０１７２】
それぞれ図5、図7、図8、図10、図11、および図12に示された制御行列500、700、800、1000、1100、ならびに1200からの要素を組み合わせることによって、多くの有用なラッチ回路を実現することができる。1つのそのような組合せでは、プリバイアストランジスタはカスコードトランジスタとカスコード電圧相互配線とを含むラッチ回路で動作するようにされる。これがどのように機能するかを理解するために、図11に示されたプリバイアストランジスタ1164などのプリバイアストランジスタは、プリバイアス動作の一環として、グローバル更新相互配線1112から第1のシャッタ状態節点1146に電圧を転送するように働く。しかし、ラッチ回路1140が、図12に示されたラッチ回路1240で示されたカスコードラッチに類似したカスコードラッチとして構成された場合、そのラッチ回路は、プリバイアス動作において、カスコード相互配線1218など、カスコード相互配線から第1のシャッタ状態節点1146に電荷および電圧を転送することが可能になる。この構成では、pMOSプリバイアストランジスタ1164のゲートは、既に述べたように、作動電圧相互配線1110に接続されることになり、作動電圧相互配線1210上の電圧がカスコード相互配線1218の電圧を下回るときはいつでもそのトランジスタはオンになる。カスコード相互配線1218は、概して、グローバル更新相互配線1212上よりも高い電圧に保持されるため、この実装は、作動電圧相互配線1210上の電圧変化を低減することが可能であるため、動作の間、追加の電力を節約することになる。
【０１７３】
本明細書で開示された実装に関して説明された様々な例示的な論理、論理ブロック、モジュール、回路、およびアルゴリズムプロセスは、電子ハードウェア、コンピュータソフトウェア、またはそれら両方の組合せとして実施可能である。ハードウェアとソフトウェアの交換可能性は、概して、機能性の点で説明されており、上で様々な例示的な構成要素、ブロック、モジュール、回路、およびプロセスの形で例示されている。そのような機能性がハードウェアの形で実施されるか、またはソフトウェアの形で実施されるかは、特定の用途およびシステム全体に課された設計制約に依存する。
【０１７４】
本明細書で説明された態様に関して説明された様々な例示的な論理、論理ブロック、モジュール、および回路を実施するために使用されるハードウェアならびにデータ処理装置は、本明細書で説明された機能を実行するように設計された汎用シングルプロセッサもしくは汎用マルチチッププロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくはその他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理、ディスクリートハードウェア構成要素、またはそれらの何らかの組合せで実施あるいは実行可能である。汎用プロセッサは、マイクロプロセッサ、もしくは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサをコンピューティングデバイスの組合せ、例えば、DSPとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、DSPコアと共に1つもしくは複数のマイクロプロセッサ、または任意のその他の構成として実施することも可能である。いくつかの実装形態では、所与の機能に特定の回路によって特定のプロセスおよび方法を実行することが可能である。
【０１７５】
1つまたは複数の態様において、説明された機能は、ハードウェア、デジタル電子回路、コンピュータソフトウェア、本明細書で開示された構造およびそれらの構造的均等物を含むファームウェアの形で、またはそれらの任意の組合せの形で実施可能である。本明細書で説明された主題の実装を、1つもしくは複数のコンピュータプログラム、すなわち、データ処理装置によって実行するために、またはデータ処理装置の動作を制御するためにコンピュータ記憶媒体上で符号化されたコンピュータプログラム命令の1つもしくは複数のモジュールとして実施することも可能である。
【０１７６】
ソフトウェアで実施される場合、これらの機能をコンピュータ可読媒体上の1つもしくは複数の命令上またはコード上に記憶すること、あるいは1つもしくは複数の命令上またはコード上で送信することが可能である。本明細書で開示された方法またはアルゴリズムのプロセスは、コンピュータ可読媒体上に常駐しうるプロセッサ実行可能ソフトウェアモジュールの形で実施可能である。コンピュータ可読媒体は、コンピュータ記憶媒体、および、コンピュータプログラムをある場所から別の場所に転送することが可能にされうる任意の媒体を含む通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセス可能な任意の利用可能な媒体であってよい。限定ではなく、例として、そのようなコンピュータ可読媒体は、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用可能であり、かつコンピュータによってアクセス可能なRAM、ROM、EEPROM、CD-ROMもしくはその他の光ディスク記憶装置、磁気ディスク記憶装置もしくはその他の磁気記憶装置、または任意のその他の媒体を含むことが可能である。また、任意の接続は、適切には、コンピュータ可読媒体を呼ばれる場合がある。ディスク(disk)およびディスク(disc)は、本明細書で使用される場合、コンパクトディスク(CD)、レーザディスク、光ディスク、デジタル多用途ディスク(DVD)、フロッピー（登録商標）ディスク、およびBlu-ray（登録商標）ディスクを含み、この場合、ディスク(disk)は、通常、データを磁気的に再生するのに対して、ディスク(disc)はレーザを使ってデータを光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。加えて、方法またはアルゴリズムの動作は、コンピュータプログラム製品内に組み込まれうる機械可読媒体上およびコンピュータ可読媒体上にコードおよび命令のある組合せもしくはセット、または任意の組合せもしくセットとして常駐することが可能である。
【０１７７】
本開示で説明された実装に対する様々な修正形態は当業者に容易に明らかになるであろうし、本明細書で定義された概括的原則は本開示の趣旨または範囲から逸脱せずに、他の実装形態に適用可能である。したがって、特許請求の範囲は本明細書に示された実装形態に限定されることが意図されず、本開示、本明細書で開示された原理および新規性のある特徴に一致する最大範囲が与えられるべきである。
【０１７８】
加えて、「上位」および「下位」という用語は、時として、図を説明するのを容易にするために使用され、適切に方向付けられたページ上の図の方位に対応する相対的な位置を示し、実施される通りの、任意のデバイスの適切な方位を反映するとは限らない点を当業者は容易に理解されよう。
【０１７９】
本明細書において別個の実装形態の文脈で説明されたある種の特徴を単一の実装形態で組み合わされて実装することも可能である。反対に、単一の実装形態の文脈で説明された様々な特徴を複数の実装形態で別個に、または任意の適切なサブコンビネーションの形で実施することも可能である。さらに、特徴はある組合せの形で機能するとして上で説明されている場合があり、当初そのように特許請求されている場合すらあるが、場合によっては、特許請求される組合せからの1つもしくは複数の特徴をその組合せから除去することも可能であり、特許請求される組合せがサブコンビネーションまたはサブコンビネーションの改変に関する場合もある。
【０１８０】
同様に、動作は図面において特定の順序で示されているが、これは、所望の結果を達成するために、そのような動作が示された特定の順序もしくは連続的な順序で行われること、またはすべての例示された動作が実行されることを必要とするものと理解されるべきではない。さらに、これらの図面は、流れ図の形で1つまたは複数の例示的なプロセスを概略的に示す場合がある。しかし、示されていない他の動作を概略的に例示されたそれらの例示的なプロセスに組み込むことが可能である。例えば、例示された動作の前に、例示された動作の後に、例示された動作と同時に、または例示された動作同士の間に1つもしくは複数の追加の動作を実行することが可能である。ある状況では、マルチタスキングおよび並行処理が有利な場合がある。さらに、上で説明された実装内の様々なシステム構成要素の分離はすべての実装においてそのような分離を必要とすると理解されるべきでなく、説明されたプログラム構成要素およびシステムは、概して、単一のソフトウェア製品内に一緒に統合されてよく、または複数のソフトウェア製品に梱包されてよいと理解すべきである。加えて、他の実装は以下の請求項の範囲内である。場合によっては、請求項で列挙された動作を異なる順序で実行し、依然として、所望の結果を達成することが可能である。
【符号の説明】
【０１８１】
100  直視型MEMSベースのディスプレイ装置、
102  光変調器
102a  光変調器
102b  光変調器
102c  光変調器
102d  光変調器
104  画像、画像状態
105  ランプ
106  画素
108  シャッタ
109  アパーチャ
【図１Ａ】
0005759629.tif 000002
【図２Ａ】
0005759629.tif 000003
【図２Ｂ】
0005759629.tif 000004
【図２Ｃ】
0005759629.tif 000005
【図２Ｄ】
0005759629.tif 000006
【図３Ｂ】
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【図４Ａ】
0005759629.tif 000008
【図４Ｂ】
0005759629.tif 000009
【図１Ｂ】
0005759629.tif 000010
【図３Ａ】
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【図５】
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【図６】
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【図７】
0005759629.tif 000014
【図８】
0005759629.tif 000015
【図９】
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【図１０】
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【図１１】
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【図１２】
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