(57)【特許請求の範囲】
【請求項１】
フォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、アクティブ領域とを含むＣＭＯＳイメージセンサ画素であって、
４つの画素を２×２画素アレイに配列して１セットの画素セルとし、
第１の列および第２の列における２つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタおよびアクティブ領域を共有し、
第１の列および第２の列は隣接するように配列され、
複数セットの画素セルを垂直および水平方向に二次元画素アレイになるように配列し、 
同行の画素は、第２の層の金属線により素子の接続を実現して、前記１セットの画素セルでは、２本の第２の層の金属線により素子の接続を実現すると共に、
同列の画素は、第１の層の金属線により素子の接続を実現し、
前記第１の列における２つの画素の素子の配置方式は、
選択トランジスタ（ＳＸ１）およびソースフォロアトランジスタ（ＳＦ１）が画素（１１）のフォトダイオード（ＰＤ１１）上方に位置し、リセットトランジスタ（ＲＸ１）が画素（１１）のフォトダイオード（ＰＤ１１）と画素（２１）のフォトダイオード（ＰＤ２１）との間に位置し、
前記第２の列における２つの画素の素子の配置方式は、
選択トランジスタ（ＳＸ２）およびソースフォロアトランジスタ（ＳＦ２）が画素（２２）のフォトダイオード（ＰＤ２２）の下方に位置し、リセットトランジスタ（ＲＸ２）が画素（１２）のフォトダイオード（ＰＤ１２）と画素（２２）のフォトダイオード（ＰＤ２２）との間に位置することを特徴とするＣＭＯＳイメージセンサ画素。
【請求項２】
前記第１の列における２つの画素の素子の配置方式において、選択トランジスタ（ＳＸ１）はソースフォロアトランジスタ（ＳＦ１）の左側に位置し、
前記第２の列における２つの画素の素子の配置方式において、選択トランジスタ（ＳＸ２）はソースフォロアトランジスタ（ＳＦ２）の右側に位置することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ画素。
【請求項３】
前記第１の列における２つの画素の素子の配置方式において、アクティブ領域（ＦＤ１）は画素（１１）のフォトダイオード（ＰＤ１１）と画素（２１）のフォトダイオード（ＰＤ２１）との間であって、リセットトランジスタ（ＲＸ１）の右側に位置し、
前記第２の列における２つの画素の素子の配置方式において、アクティブ領域（ＦＤ２）は画素（１２）のフォトダイオード（ＰＤ１２）と画素（２２）のフォトダイオード（ＰＤ２２）との間であって、リセットトランジスタ（ＲＸ２）の左側に位置することを特徴とする請求項２に記載のＣＭＯＳイメージセンサ画素。
【請求項４】
前記第１の列における２つの画素の素子の配置方式において、アクティブ領域（ＦＤ１）はソースフォロアトランジスタ（ＳＦ１）のゲートと第１の層の金属線で接続し、
前記第２の列における２つの画素の素子の配置方式において、アクティブ領域（ＦＤ２）はソースフォロアトランジスタ（ＳＦ２）のゲートと第１の層の金属線で接続することを特徴とする請求項３に記載のＣＭＯＳイメージセンサ画素。
【請求項５】
前記ＣＭＯＳイメージセンサ画素は、前記画素セル複数セットからなる画素アレイを含むことを特徴とする請求項１〜４のいずれか一項に記載のＣＭＯＳイメージセンサ画素。
【請求項６】
制御シーケンスは、ＣＭＯＳイメージセンサ画素アレイの行デコーダシーケンスおよび列コントローラシーケンスを含むことを特徴とする請求項１〜４のいずれか一項に記載のＣＭＯＳイメージセンサ画素の制御シーケンス。
【請求項７】
前記第１の層の金属線は、信号出力線および列コントローラシーケンス制御線であり、
前記第２の層の金属線は、行デコーダシーケンス出力制御線であることを特徴とする請求項６に記載のＣＭＯＳイメージセンサ画素の制御シーケンス。
【請求項８】
制御シーケンスは、ＣＭＯＳイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスを含むことを特徴とする請求項５に記載のＣＭＯＳイメージセンサ画素の制御シーケンス。
【請求項９】
前記第１の層の金属線は、信号出力線および列コントローラシーケンス制御線であり、
前記第２の層の金属線は、行デコーダシーケンス出力制御線であることを特徴とする請求項８に記載のＣＭＯＳイメージセンサ画素の制御シーケンス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１１年４月１５日に中国特許局に提出された、出願番号２０１１１００９５４４８．２、発明の名称を「ＣＭＯＳイメージセンサ画素読み出し回路構造およびその制御シーケンス」とする中国特許出願の優先権を要求し、そのすべての内容は、引用によって本願に結合される。
【０００２】
本発明は、ＣＭＯＳイメージセンサに関し、特にＣＭＯＳイメージセンサ画素およびその制御シーケンスに関する。
【背景技術】
【０００３】
現在、イメージセンサは、デジタルカメラ、携帯電話、医療機器、自動車およびその他の用途に広範に用いられている。特に、ＣＭＯＳ（相補型金属酸化膜半導体）イメージセンサの急速な発展により、低出力、小型、高解像度のイメージセンサに対する要求が高まっている。
【０００４】
従来技術におけるＣＭＯＳイメージセンサ画素構造の配置方式は、４Ｔ２Ｓを例とすると、画素自体の構造特性に依存し、そのアレイは、一般に、第１の層の金属、第２の層の金属および第３の層の金属を素子として相互接続する必要があり、隣接する行の画素間で複数の行の第１の層の金属または第２の層の金属を接続する必要があり、隣接する列の画素間で複数の列の第２の層の金属または第１の層の金属を接続する必要がある。
【０００５】
上述した従来技術は、少なくとも次の欠点を含む。
小型画素センサの感光面積は小さく、感度は低く、暗い光の下での情報転送が充分に明晰でない。特に、第１の層の金属、第２の層の金属および第３の層の金属を用いて素子として相互接続した場合、フォトダイオードＳｉ（ケイ素）表面上の媒体の高さが比較的高く、光線のフォトダイオードへの入射に影響を及ぼす。隣接する行および隣接する列の画素間の複数の金属線は、金属ウィンドウの開口率を低くする。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、比較的大きな金属ウィンドウの開口率を有し、感度が高い小型ＣＭＯＳイメージセンサ画素およびその制御シーケンスを提供することである。
【課題を解決するための手段】
【０００７】
本発明の目的は、次の技術手法により実現される。
【０００８】
本発明のＣＭＯＳイメージセンサ画素は、フォトダイオードと、電荷転送トランジスタと、選択トランジスタ、ソースフォロアトランジスタと、リセットトランジスタと、アクティブ領域と含む。
【０００９】
具体的には、４つの画素を２×２の画素アレイに配列して１セットの画素セルとする。第１の列および第２の列における２つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタ、リセットトランジスタおよびアクティブ領域を共有し、第１の列および第２の列は背中合わせで配列される。
【００１０】
複数セットの画素セルを垂直および水平方向に二次元画素アレイになるように配列し、同行の画素は、第２の層の金属線により素子の接続を実現し、同列の画素は、第１の層の金属線により素子の接続を実現する。
【００１１】
前記第１の列における２つの画素の素子の配置方式は次のとおりである。
【００１２】
選択トランジスタ（ＳＸ１）およびソースフォロアトランジスタ（ＳＦ１）は画素（１１）のフォトダイオード（ＰＤ１１）上方に位置し、リセットトランジスタ（ＲＸ１）は画素（１１）のフォトダイオード（ＰＤ１１）と画素（２１）のフォトダイオード（ＰＤ２１）との間に位置する。
【００１３】
前記第２の列における２つの画素の素子の配置方式は次のとおりである。
【００１４】
選択トランジスタ（ＳＸ２）およびソースフォロアトランジスタ（ＳＦ２）は画素（２２）のフォトダイオード（ＰＤ２２）の下方に位置し、リセットトランジスタ（ＲＸ２）は画素（１２）のフォトダイオード（ＰＤ１２）と画素（２２）のフォトダイオード（ＰＤ２２）との間に位置する。
【００１５】
前記第１の列における２つの画素の素子の配置方式において、選択トランジスタ（ＳＸ１）はソースフォロアトランジスタ（ＳＦ１）の左側に位置する。
【００１６】
前記第２の列における２つの画素の素子の配置方式において、選択トランジスタ（ＳＸ２）はソースフォロアトランジスタ（ＳＦ２）の右側に位置する。
【００１７】
前記第１の列における２つの画素の素子の配置方式において、アクティブ領域（ＦＤ１）は画素（１１）のフォトダイオード（ＰＤ１１）と画素（２１）のフォトダイオード（ＰＤ２１）との間、リセットトランジスタ（ＲＸ１）の右側に位置する。
【００１８】
前記第２の列における２つの画素の素子の配置方式において、アクティブ領域（ＦＤ２）は画素（１２）のフォトダイオード（ＰＤ１２）と画素（２２）のフォトダイオード（ＰＤ２２）との間、リセットトランジスタ（ＲＸ２）の左側に位置する。
【００１９】
前記第１の列における２つの画素の素子の配置方式において、アクティブ領域（ＦＤ１）はソースフォロアトランジスタ（ＳＦ１）のゲートと第１の層の金属線で接続する。
【００２０】
前記第２の列における２つの画素の素子の配置方式において、アクティブ領域（ＦＤ２）はソースフォロアトランジスタ（ＳＦ２）のゲートと第１の層の金属線で接続する。
【００２１】
前記ＣＭＯＳイメージセンサ画素は、前記画素セル複数セットからなる画素アレイを含んでもよい。
【００２２】
本発明の上述したＣＭＯＳイメージセンサ画素の制御シーケンスは、ＣＭＯＳイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスを含む。
【００２３】
前記第１の層の金属線は、信号出力線ならびに列コントローラシーケンス制御線および電源制御線である。
【００２４】
前記第２の層の金属線は、行デコーダシーケンス出力制御線である。
【００２５】
上述した内容から分かるように、本発明におけるＣＭＯＳイメージセンサ画素は、４Ｔ２Ｓ（４つのトランジスタ，２つの画素が選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタを共有する）構造を採用する。４つの画素を２×２画素アレイに配列して１セットとする。第１の列および第２の列における２つの画素が、それぞれ列内で選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタを共有し、第１の列および第２の列は背中合わせで配列される。
【００２６】
本発明のＣＭＯＳイメージセンサ画素アレイは、第１の層の金属および第２の層の金属のみを素子の相互接続として用いる。第３の層の金属を素子の相互接続として用いず、フォトダイオードＳｉ（ケイ素）表面上の媒体の高さを下げ、さらに多くの光をフォトダイオードに入射させることができる。本発明のＣＭＯＳイメージセンサ画素構造および各トランジスタの配置方式によって、隣接する行画素間に２行の第２の層の金属線のみを配置し、隣接する列画素間に２列の第１の層の金属線のみを配置して、機能を実現することができる。この金属線構造は、金属ウィンドウ開口率を有効に高める。
【００２７】
また、本発明の画素構造に基づき、ＣＭＯＳイメージセンサ画素アレイ行デコーダシーケンスおよび列コントローラシーケンスの２種類の制御シーケンスを用いることができる。
【００２８】
本発明のＣＭＯＳイメージセンサ画素構造は、小面積画素センサの光利用効率を高めることにより、感度を向上させることができるため、小面積画素イメージセンサの画質を有効に高めることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における４つの画素からなる４Ｔ２Ｓの背中合わせの構造レイアウト概略図である。
【図２】本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における４つの画素からなる４Ｔ２Ｓの背中合わせの構造回路概略図である。
【図３】本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における６×４画素アレイレイアウト概略図である。
【図４】本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における６×４画素アレイ回路概略図である。
【図５】本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における行デコーダおよび列コントローラ付の画素アレイ概略図である。
【図６】本発明で提供するＣＭＯＳイメージセンサ画素の具体的な実施例における画素アレイの行デコーダシーケンスおよび列コントローラシーケンス概略図である。
【発明を実施するための形態】
【００３０】
本発明に記載のＣＭＯＳイメージセンサ画素およびその制御シーケンスの好ましい具体的な実施形態は、図１〜図６に示すとおりである。
【００３１】
フォトダイオードと、電荷転送トランジスタと、選択トランジスタと、ソースフォロアトランジスタと、リセットトランジスタと、アクティブ領域と、第１の層の金属線と、第２の層の金属線とを含む。画素アレイ列１に位置する画素１１および画素２１は、選択トランジスタＳＸ１、ソースフォロアトランジスタＳＦ１、リセットトランジスタＲＸ１およびアクティブ領域ＦＤ１を共用する。画素アレイ列２に位置する画素１２および画素２２は、選択トランジスタＳＸ２、ソースフォロアトランジスタＳＦ２、リセットトランジスタＲＸ２およびアクティブ領域ＦＤ２を共用する。選択トランジスタＳＸ１およびソースフォロアトランジスタＳＦ１は、画素１１のフォトダイオードＰＤ１１上方に位置し、リセットトランジスタＲＸ１は、画素１１のフォトダイオードＰＤ１１と画素２１のフォトダイオードＰＤ２１との間に位置する。選択トランジスタＳＸ２およびソースフォロアトランジスタＳＦ２は、画素２２のフォトダイオードＰＤ２２下方に位置し、リセットトランジスタＲＸ２は、画素１２のフォトダイオードＰＤ１１と画素２２のフォトダイオードＰＤ１１との間に位置する。画素１１および画素２１は、画素１２および画素２２と水平方向で背中合わせの構造を形成する。
【００３２】
前記選択トランジスタＳＸ１は、ソースフォロアトランジスタＳＦ１の左側に位置する。前記選択トランジスタＳＸ２は、ソースフォロアトランジスタＳＦ２の右側に位置する。
【００３３】
前記アクティブ領域ＦＤ１は、画素１１のフォトダイオードＰＤ１１と画素２１のフォトダイオードＰＤ２１との間、リセットトランジスタＲＸ１の右側に位置する。前記アクティブ領域ＦＤ２は、画素１２のフォトダイオードＰＤ１２と画素２２のフォトダイオードＰＤ２２との間、リセットトランジスタＲＸ２の左側に位置する。
【００３４】
前記アクティブ領域ＦＤ１は、ソースフォロアトランジスタＳＦ１のゲートと、第１の層の金属線で接続される。前記アクティブ領域ＦＤ２は、ソースフォロアトランジスタＳＦ２のゲートと、第１の層の金属線で接続される。
【００３５】
前記電源の第１の層の金属線Ｖｄｄは、ＳＦ１およびＳＦ２のドレインに接続される。
【００３６】
前記第１の層の金属線ＳＣ１は、選択トランジスタＳＸ１のソース、リセットトランジスタＲＸ１のゲートおよびソースに接続される。前記第１の層の金属線ＳＣ２は、選択トランジスタＳＸ２のソース、ならびにリセットトランジスタＲＸ２のゲートおよびソースに接続される。前記第１の層の金属線ＳＣ１および第１の層の金属線ＳＣ２は、信号出力線および列コントローラシーケンス制御線である。
【００３７】
前記第２の層の金属線ＳＸは、選択トランジスタＳＸ１および選択トランジスタＳＸ２のゲートに接続される。
【００３８】
前記第２の層の金属線ＴＸ１は、電荷転送トランジスタＴＸ１１および電荷転送トランジスタＴＸ１２のゲートに接続される。前記第２の層の金属線ＴＸ２は、電荷転送トランジスタＴＸ２１および電荷転送トランジスタＴＸ２２のゲートに接続される。
【００３９】
前記第２の層の金属線ＳＸ、第２の層の金属線ＴＸ１および第２の層の金属線ＴＸ２は、行デコーダシーケンス出力制御線である。
【００４０】
本発明は、従来のイメージセンサは、小面積の画素の感度が低いという課題を解決する。
【００４１】
＜具体的な実施例１＞
図１に示すように、ＣＭＯＳイメージセンサ画素は４Ｔ２Ｓ構造を採用し、４つの画素を含み、画素１１、画素１２、画素２１および画素２２のフォトダイオードは、それぞれＰＤ１１、ＰＤ１２、ＰＤ２１、ＰＤ２２である。ＴＸ１１およびＴＸ１２は、それぞれ画素１１および画素１２の電荷転送トランジスタであり、ＴＸ２１およびＴＸ２２は、それぞれ画素２１および画素２２の電荷転送トランジスタである。ＳＸ１、ＳＦ１およびＲＸ１は、それぞれ画素１１および画素２１の選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタである。ＳＸ２、ＳＦ２およびＲＸ２は、それぞれ画素１２および画素２２の選択トランジスタ、ソースフォロアトランジスタおよびリセットトランジスタである。画素１１および画素２１は、トランジスタＳＸ１、ＳＦ１、ＲＸ１およびアクティブ領域ＦＤ１（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）を共有し、画素１２および画素２２は、トランジスタＳＸ２、ＳＦ２、ＲＸ２およびアクティブ領域ＦＤ２を共有する。共有する画素１１および画素２１ならびに共有する画素１２および画素２２は、水平方向に隣接する構造を形成する。
【００４２】
ＣＭＯＳイメージセンサ画素で使用する金属の相互接続は、次のとおりである。アクティブ領域ＦＤ１は、ＳＦ１ゲートと、第１の層の金属線で接続される。アクティブ領域ＦＤ２は、ＳＦ２ゲートと、第１の層の金属線で接続される。電源の第１の層の金属線Ｖｄｄは、ＳＦ１およびＳＦ２のドレインに接続される。ＳＣ１線は第１の層の金属線であり、ＳＸ１のソースに接続され、ＲＸ１のゲートおよびソースに接続され、ＳＣ１の第１の層の金属線は信号出力線であり、列コントローラシーケンス制御線でもある。ＳＣ２線は第１の層の金属線であり、ＳＸ２のソースに接続され、ＲＸ２のゲートおよびソースに接続され、ＳＣ２第１の層の金属線は信号出力線であり、列コントローラシーケンス制御線でもある。ＳＸ線は第２の層の金属線であり、ＳＸ１およびＳＸ２のゲートに接続される。ＴＸ１線は第２の層の金属線であり、ＴＸ１１およびＴＸ１２のゲートに接続される。ＴＸ２線は第２の層の金属線であり、ＴＸ２１およびＴＸ２２のゲートに接続される。ＳＸの第２の層の金属線、ＴＸ１の第２の層の金属線およびＴＸ２の第２の層の金属線は、いずれも行デコーダシーケンス出力制御線である。
【００４３】
図２に示すように、上述したものは４つの画素からなるレイアウト構造の概略図であり、上述した４つの画素を１セットとし、複数セットの隣接する画素が垂直および水平方向に配列され、二次元画素アレイをなす。
【００４４】
＜具体的な実施例２＞
図３に示すものは、６×４画素アレイレイアウト概略図である。図３に示す画素アレイレイアウト概略図が対応する回路概略図は、図４に示すとおりである。
【００４５】
図３および図４に示す画素アレイにおいて、各画素のＦＤ領域は、それぞれ対応するソースフォロアトランジスタゲートと、第１の層の金属線で接続され、電源Ｖｄｄ線は、第１の層の金属線を用いる。ＳＣ１〜ＳＣ６線は、第１の層の金属線であり、信号出力線および列コントローラシーケンス制御線とする。第２の層の金属線ＳＸ１はＳＸ１１〜ＳＸ１６のゲートに接続され、第２の層の金属線ＴＸ１はＴＸ１１〜ＴＸ１６のゲートに接続され、第２の層の金属線ＴＸ２はＴＸ２１〜ＴＸ２６のゲートに接続される。第２の層の金属線ＳＸ２はＳＸ２１〜ＳＸ２６のゲートに接続され、第２の層の金属線ＴＸ３はＴＸ３１〜ＴＸ３６のゲートに接続され、第２の層の金属線ＴＸ４はＴＸ４１〜ＴＸ４６のゲートに接続される。この二次元画素アレイでは、２層の金属のみを用いて相互接続しており、隣接する行画素間には２行の第２の層の金属線しかなく、隣接する列画素間には２列の第１の層の金属線しかない。本発明は、２層の金属のみの使用および高金属ウィンドウ開口率により、小面積画素センサの感度を有効に高める。
【００４６】
＜具体的な実施例３＞
ＣＭＯＳイメージセンサ画素アレイ信号収集の詳細は、次のとおりである。
【００４７】
図５に示すものは、行デコーダおよび列コントローラ付の画素アレイ概略図である。行デコーダは、画素アレイの左側に置き（アレイの右側に置いてもよい）、列コントローラは、画素アレイの最上部に置き、信号読み出し素子は、画素アレイの底部に置く。デコーダ、コントローラおよび信号読み出し素子の位置は、本発明の唯一の方式ではなく、チップの具体的な設計レイアウトの状況により調整してもよい。図５に示す概略図には、アレイ画素の具体的な位置が詳細に明記されており、デコーダシーケンス出力制御線および列コントローラシーケンス制御線の具体的な番号も詳細に明記されている。ｍおよびｎは、非負整数であり、それぞれ画素アレイの画素の行および列の位置を表す。例えば、画素（２ｍ＋１，２ｎ＋１）は、この画素の位置が第２ｍ＋１行、第２ｎ＋１列にあることを示す。金属線Ｖｄｄは電源線であり、センサが正常に動作しているとき、Ｖｄｄは電源電圧である。金属線ＳＣは、信号出力線であり、列コントローラシーケンス制御線でもあり、金属線ＳＸおよびＴＸは、行デコーダシーケンス出力制御線である。
【００４８】
図６に示すものは、ＣＭＯＳイメージセンサ画素アレイで採用する行デコーダ出力シーケンスおよび列コントローラシーケンス概略図である。本発明の画素アレイでは、Ｎ型トランジスタをすべて採用する。Ｎ型トランジスタのゲートが高レベルに置かれる、すなわち、このトランジスタのゲートの信号が高レベルに置かれるよう制御されると、トランジスタがオンになっていることを示す。Ｎ型トランジスタのゲートが低レベルに置かれる、すなわち、このトランジスタのゲートの信号が低レベルに置かれるように制御されると、トランジスタがオフになっていることを表す。Ｎ型トランジスタのオン時間の長短、すなわち、このトランジスタのゲートの信号が高レベルに置かれる時間の長短の制御は、センサの動作の具体的な状況によって決まる。画素アレイの底部の信号読み出し素子が信号を読み取るとき、ＳＣ線は、列コントローラシーケンス制御線から信号出力線に変換され、信号読み出し素子は、信号出力線を介して信号を読み取る。図６では、対角線を有する矩形は、信号読み出し素子が画素信号を読み取る操作を示し、画素信号が信号読み出し素子により読み取られた後、信号出力線が列コントローラシーケンス制御線に変換する。
【００４９】
本発明のＣＭＯＳイメージセンサ画素アレイが正常に動作するとき、行スクロール型露光方式を採用し、第２ｍ＋１行の画素が先に露光を開始し、次いで第２ｍ＋２行の画素が露光を開始し、さらに第２ｍ＋３行、第２ｍ＋４行となる。露光終了の順序は、露光開始の順序と同じである。各行の画素の信号読み取り順序も、行画素の露光開始の順序と同じである。センサが同一フレームの画素アレイ信号を収集するとき、各行の画素の露光時間は等しい。
【００５０】
次に、１行の画素のシーケンス制御について詳細に説明する。行画素の露光時間は、ＴＸ信号の最初の高レベル立ち下がりエッジから、ＴＸ信号の次の高レベル立ち下がりエッジまでである。露光時間の開始前に、画素フォトダイオードのポテンシャルウェル中に置かれた電荷を除去する必要があり、すなわち、ＳＸ信号は低レベルにあり、ＴＸ信号およびＳＣ信号が低レベルから高レベルに置かれ、電荷転送トランジスタおよびリセットトランジスタがオンになる。画素フォトダイオードのポテンシャルウェル中に置かれた電荷が除去された後、先ず電荷転送トランジスタがオフになり、次いで、リセットトランジスタがオフになり、すなわち、ＳＸ信号は低レベルにあり、ＴＸ信号およびＳＣ信号が高レベルから順に低レベルに置かれ、このときに、画素フォトダイオードが露光を開始する。画素露光中に、ＴＸ信号は終始低レベルにある。露光時間の終了前に、画素のリセット信号を収集する必要があり、先ず、ＳＸ信号およびＴＸ信号は低レベルにあり、ＳＣ信号が低レベルから高レベルに置かれ、画素の対応するＦＤ領域を高レベルにリセットする。ＦＤ領域を高レベルにリセットした後、ＳＣ信号が高レベルから低レベルに置かれ、リセットトランジスタをオフにする。次いで、ＳＣ線が列コントローラ制御線から信号出力線に変換され、ＴＸ信号は低レベルを保ち、ＳＸ信号が低レベルから高レベルに置かれ、選択トランジスタをオンにし、信号出力線を介して、信号読み出し素子が、対応する行全体の各画素の信号を読み取り、保存して、信号１とする。信号１を読み取った後、ＳＸ信号は高レベルを保ち、信号読み出し素子が画素信号の読み取りを停止し、ＳＣ線が信号出力線から列コントローラ制御線に変換され、ＳＣ信号を低レベルに置く。ＳＣ信号は低レベルにあり、ＳＸ信号は高レベルにあり、ＴＸ信号が低レベルから高レベルに置かれ、電荷転送トランジスタをオンにし、フォトダイオードのポテンシャルウェル中の光電電荷が画素の対応するＦＤ領域に移動する。
【００５１】
画素フォトダイオードのポテンシャルウェル中の光電電荷が画素の対応するＦＤ領域に移動した後、電荷転送トランジスタをオンにし、すなわち、ＳＣシーケンスが低レベルにあり、ＳＸシーケンスが高レベルにあり、ＴＸシーケンスが高レベルから低レベルに置かれ、露光時間が終了する。次いで、ＳＣ線が列コントローラ制御線から信号出力線に変換され、信号出力線を介して、信号読み出し素子により、対応する行全体の各画素の信号を読み取り、信号２とする。信号２を読み取った後、信号読み出し素子が画素信号の読み取りを停止し、ＳＸシーケンスが高レベルから低レベルに置かれ、ＳＣ線が信号出力線から列コントローラ制御線に変換される。
【００５２】
本発明のＣＭＯＳイメージセンサ画素アレイで採用するシーケンス制御方式は、唯一の方式ではない。例えば、信号読み出し素子は、信号出力線を介して、同じフレームの同じ画素の信号１および信号２を順に読み取る際に、信号１を読み取った後、先ずＳＸシーケンスを高レベルから低レベルに置き、選択トランジスタをオフにし、信号２を読み取る前に、さらにＳＸシーケンスを低レベルから高レベルに置いて選択トランジスタをオンにした後に、信号読み出し素子により信号２を読み取ってもよい。センサ画素により収集された光電信号は、信号読み出し素子によって読み取られて記録され、実際の光電信号は、信号１と信号２の差の信号である。
【００５３】
上述したものは、本発明の好ましい具体的な実施形態でしかなく、本発明の保護範囲はこれに限られるものではない。当業者が本発明で開示された技術範囲内で容易に想到可能な変更または置換は、いずれも本発明の保護範囲内に含まれるものとする。そのため、本発明の保護範囲は、特許請求の範囲の保護範囲を基準とすべきである。
【図１】
0005650337.tif 000002
【図２】
0005650337.tif 000003
【図３】
0005650337.tif 000004
【図４】
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【図５】
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【図６】
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