(57)【特許請求の範囲】
【請求項１】
リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルス及び第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスを生成するイネーブルパルス生成部と、
前記第１のイネーブルパルスに同期して、前記第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、
前記第２のイネーブルパルスに同期して第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、
を備えることを特徴とするリフレッシュ回路。
【請求項２】
前記イネーブルパルス生成部が、
予め設定された組み合わせのビットで構成された前記第１のローアドレスが入力される場合、イネーブルされる制御信号を生成する制御信号生成部と、
前記制御信号、内部アクティブパルス、及び内部プリチャージパルスに応じて、前記第１のイネーブルパルス及び第２のイネーブルパルスを出力するイネーブルパルス出力部と、
を備えることを特徴とする請求項１に記載のリフレッシュ回路。
【請求項３】
前記制御信号生成部が、
バンクをアクティブするために発生するバンクアクティブパルス及び前記リフレッシュ期間で発生するリフレッシュパルスに応じてラッチ信号を生成するラッチ信号生成部と、
前記第１のローアドレスに含まれたビットのカウントが終了したか否かを感知して感知信号を生成するカウント感知部と、
前記ラッチ信号及び前記感知信号に応じて、前記制御信号を出力する論理素子と、
を備えることを特徴とする請求項２に記載のリフレッシュ回路。
【請求項４】
前記イネーブルパルス出力部が、
前記リフレッシュ期間で周期的に発生するパルスを含む内部アクティブパルス及び内部プリチャージパルスに応じて、前記第１のイネーブルパルスを生成する第１の論理素子と、
前記制御信号がイネーブルされる場合、前記内部アクティブパルス及び前記内部プリチャージパルスに応じて、前記第２のイネーブルパルスを生成する第２の論理素子と、
を備えることを特徴とする請求項２に記載のリフレッシュ回路。
【請求項５】
前記第１のアドレスラッチが、前記第１のイネーブルパルスのパルスが入力される時点で前記第１のローアドレスをラッチして前記第１のラッチアドレスに出力されることを特徴とする請求項１に記載のリフレッシュ回路。
【請求項６】
前記第２のアドレスラッチが、前記第２のイネーブルパルスのパルスが入力される時点で前記第２のローアドレスをラッチして前記第２のラッチアドレス及び第３のラッチアドレスに出力されることを特徴とする請求項１に記載のリフレッシュ回路。
【請求項７】
前記第１のラッチアドレスをデコードしてマット選択信号を生成する第１のアドレスデコーダと、
前記第２のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第３のラッチアドレスをデコードしてサブワードライン選択信号を生成する第２のアドレスデコーダと、
を備えることを特徴とする請求項１に記載のリフレッシュ回路。
【請求項８】
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項７に記載のリフレッシュ回路。
【請求項９】
前記第１のラッチアドレスをデコードしてメインワードライン選択信号を生成する第１のアドレスデコーダと、
前記第２のラッチアドレスをデコードしてマット選択信号を生成し、前記第３のラッチアドレスをデコードしてサブワードライン選択信号を生成する第２のアドレスデコーダと、
をさらに備えることを特徴とする請求項１に記載のリフレッシュ回路。
【請求項１０】
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項９に記載のリフレッシュ回路。
【請求項１１】
前記第１のラッチアドレスをデコードしてサブワードライン選択信号を生成する第１のアドレスデコーダと、
前記第２のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第３のラッチアドレスをデコードしてマット選択信号を生成する第２のアドレスデコーダと、
をさらに備えることを特徴とする請求項１に記載のリフレッシュ回路。
【請求項１２】
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
をさらに備えることを特徴とする請求項１１に記載のリフレッシュ回路。
【請求項１３】
リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスに応じて第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、
前記第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスに応じて第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、
前記第１のラッチアドレスをデコードしてマット選択信号を生成する第１のアドレスデコーダと、
前記第２のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第３のラッチアドレスをデコードしてサブワードライン選択信号を生成する第２のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項１４】
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項１３に記載のリフレッシュ回路。
【請求項１５】
リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスに応じて第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、
前記第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスに応じて第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、
前記第１のラッチアドレスをデコードしてメインワードライン選択信号を生成する第１のアドレスデコーダと、
前記第２のラッチアドレスをデコードしてマット選択信号を生成し、前記第３のラッチアドレスをデコードしてサブワードライン選択信号を生成する第２のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項１６】
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
をさらに備えることを特徴とする請求項１５に記載のリフレッシュ回路。
【請求項１７】
リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスに応じて第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、
前記第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスに応じて第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、
前記第１のラッチアドレスをデコードしてサブワードライン選択信号を生成する第１のアドレスデコーダと、
前記第２のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第３のラッチアドレスをデコードしてマット選択信号を生成する第２のアドレスデコーダと、
を備えることを特徴とするリフレッシュ回路。
【請求項１８】
前記サブワードライン選択信号に応じてサブワードラインを活性化するためのサブワードライン信号をイネーブルさせるサブワードライン信号生成部と、
前記メインワードライン選択信号に応じてメインワードラインを活性化するためのメインワードライン信号をイネーブルさせるメインワードライン信号生成部と、
前記マット選択信号に応じてマットを活性化するためのマット信号をイネーブルさせるマット信号生成部と、
をさらに備えることを特徴とする請求項１７に記載のリフレッシュ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置のリフレッシュのためのリフレッシュ回路に関する。
【背景技術】
【０００２】
近年、移動電話端末機、ＰＤＡ（personal digital assistant）などのモバイル製品に対する需要が急激に増加するにつれて、このようなモバイル製品に装着される半導体メモリ装置の電流消費を低めようとする努力が続いている。特に、モバイル製品用半導体メモリ装置のリフレッシュ（refresh）電流を減らすことが大きい論点となっている。
【０００３】
半導体メモリ装置の中でもＤＲＡＭ（Dynamic Random Access Memory）は、ＳＲＡＭ（Static Random Access Memory）やフラッシュメモリ（Flash Memory）とは異なり、時間が流れることにより、メモリセルに格納された情報がなくなる現象が発生する。このような現象を防止するために、外部で所定周期ごとにセルに格納された情報をさらに書き込む動作を行うようにしており、このような一連の動作をリフレッシュという。リフレッシュは、リテンションタイム（retention time）内に半導体メモリ装置に含まれたメモリセルアレイを少なくとも１回ずつ活性化し、格納されたデータをセンシングして増幅させる方式で行われる。ここで、リテンションタイムとは、メモリセルにあるデータを記録した後、リフレッシュなしでデータがセルに維持され得る時間をいう。
【０００４】
一般に、半導体メモリ装置は、複数のバンクを含み、バンクに含まれたメモリセルアレイは、複数のマットでグループ化される。例えば、５１２Ｍ半導体メモリ装置が８バンクで構成され、それぞれのバンクに含まれたメモリセルアレイが３２個のマットでグループ化される場合、それぞれのバンクは６４Ｍのメモリセルアレイを含み、マットは２Ｍのメモリセルアレイを含む。５１２個のロー（row）ラインで構成されたそれぞれのマットは、各々８個のサブワードラインを含む６４個のメインワードラインで構成される。
【０００５】
半導体メモリ装置のリフレッシュは、マットを順次活性化させつつ、活性化されたマットに含まれた特定メインワードライン及び特定サブワードラインを活性化させる方式で行われ得る。すなわち、全てのマットの第１のメインワードライン及び第１のサブワードラインを活性化させた後、全てのマットの第１のメインワードライン及び第２のサブワードラインを全て活性化させる順序で、３２個のマットに含まれた全てのメインワードラインと全てのサブワードラインとを全て活性化させる方式でリフレッシュが行われ得る。
【０００６】
このような方式で行われるリフレッシュは、活性化されるメインワードライン及びサブワードラインを固定させ、全てのマットが順次活性化されるので、マットを活性化するためのローアドレスの全てのビットに対するカウントが終了するまでメインワードライン及びサブワードラインを活性化するためのローアドレスはカウントされずに、所定レベルを維持する。
【０００７】
ところが、ローアドレスは、リフレッシュ動作期間でトグルされるパルス信号に同期してラッチされる。したがって、メインワードライン及びサブワードラインを活性化するためのローアドレスがカウントされることなく、所定レベルを維持する状態でも、持続的にパルス信号に同期してラッチされて電流消費を発生させる。
【０００８】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１及び特許文献２が挙げられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第４，８０７，１９６号公報
【特許文献２】米国特許第７，１８０，８１６  Ｂ２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少できるようにしたリフレッシュ回路を提供することにある。
【課題を解決するための手段】
【００１１】
そこで、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルス及び第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスを生成するイネーブルパルス生成部と、前記第１のイネーブルパルスに同期して、前記第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、前記第２のイネーブルパルスに同期して第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、を備えることを特徴とする。
【００１２】
また、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスに応じて第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、前記第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスに応じて第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、前記第１のラッチアドレスをデコードしてマット選択信号を生成する第１のアドレスデコーダと、前記第２のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第３のラッチアドレスをデコードしてサブワードライン選択信号を生成する第２のアドレスデコーダと、を備えることを特徴とする。
【００１３】
さらに、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスに応じて第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、前記第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスに応じて第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、前記第１のラッチアドレスをデコードしてメインワードライン選択信号を生成する第１のアドレスデコーダと、前記第２のラッチアドレスをデコードしてマット選択信号を生成し、前記第３のラッチアドレスをデコードしてサブワードライン選択信号を生成する第２のアドレスデコーダと、を備えることを特徴とする。
【００１４】
さらに、上記の目的を達成するための本発明に係るリフレッシュ回路は、リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスに応じて第１のローアドレスをラッチして第１のラッチアドレスを生成する第１のアドレスラッチと、前記第１のローアドレスの全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスに応じて第２のローアドレスをラッチして第２のラッチアドレス及び第３のラッチアドレスを生成する第２のアドレスラッチと、前記第１のラッチアドレスをデコードしてサブワードライン選択信号を生成する第１のアドレスデコーダと、前記第２のラッチアドレスをデコードしてメインワードライン選択信号を生成し、前記第３のラッチアドレスをデコードしてマット選択信号を生成する第２のアドレスデコーダと、を備えることを特徴とする。
【発明の効果】
【００１５】
本発明によると、所定レベルを維持するローアドレスが不要にラッチされないようにすることにより、リフレッシュ動作時に消費される電流を減少することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【図２】図１に示されたリフレッシュ回路に含まれたアドレスカウンタの構成を示したブロック図である。
【図３】図１に示されたリフレッシュ回路に含まれたイネーブルパルス生成部の図面である。
【図４】図１に示されたリフレッシュ回路のリフレッシュ動作を説明するためのタイミング図である。
【図５】本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【図６】本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【発明を実施するための形態】
【００１７】
以下、実施形態によって本発明をより詳細に説明する。これらの実施形態は、単に本発明を例示するためのものであり、本発明の権利保護範囲がこれら実施形態によって制限されるものではない。
【００１８】
図１は、本発明の一実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【００１９】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ１１と、イネーブルパルス生成部１２と、第１のアドレスラッチ１３と、第２のアドレスラッチ１４と、第１のアドレスデコーダ１５と、第２のアドレスデコーダ１６と、マット信号生成部１７と、メインワードライン信号生成部１８と、サブワードライン信号生成部１９と、で構成される。
【００２０】
アドレスカウンタ１１は、開示信号ＳＴＲがイネーブルされる場合、５ビットの第１のローアドレスＲＡＸ＜１：５＞及び９ビットの第２のローアドレスＲＡＸ＜６：１４＞をカウントする。アドレスカウンタ１１の具体的な構成は図２を参考して後述する。
【００２１】
イネーブルパルス生成部１２は、リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスＥＮＰ１と、第１のローアドレスＲＡＸ＜１：５＞の全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスＥＮＰ２とを生成する。イネーブルパルス生成部１２の具体的な構成は図３を参考して後述する。
【００２２】
第１のアドレスラッチ１３は、第１のイネーブルパルスＥＮＰ１のパルスが入力される時点で第１のローアドレスＲＡＸ＜１：５＞をラッチして、５ビットの第１のラッチアドレスＢＡＸ＜１：５＞を出力する。第２のアドレスラッチ１４は、第２のイネーブルパルスＥＮＰ２のパルスが入力される時点で第２のローアドレスＲＡＸ＜６：１４＞をラッチして、第２のラッチアドレスＢＡＸ＜６：１１＞及び第３のラッチアドレスＢＡＸ＜１２：１４＞を出力する。
【００２３】
第１のアドレスデコーダ１５は、第１のラッチアドレスＢＡＸ＜１：５＞をデコードして、４ビットの第１のマット選択信号ＭＡＴＳ１＜１：４＞及び８ビットの第２のマット選択信号ＭＡＴＳ２＜１：８＞を生成する。第２のアドレスデコーダ１６は、第２のラッチアドレスＢＡＸ＜６：１１＞をデコードして、各々４ビットで構成された第１のメインワードライン選択信号ＭＷＬＳ１＜１：４＞と、第２のメインワードライン選択信号ＭＷＬＳ２＜１：４＞と、第３のメインワードライン選択信号ＭＷＬＳ３＜１：４＞とを生成する。また、第２のアドレスデコーダ１６は、第３のラッチアドレスＢＡＸ＜１２：１４＞をデコードして、４ビットで構成された第１のサブワードライン選択信号ＦＸＳ１＜１：４＞及び２ビットで構成された第２のサブワードライン選択信号ＦＸＳ２＜１：２＞を生成する。
【００２４】
マット信号生成部１７は、第１のマット選択信号ＭＡＴＳ１＜１：４＞及び第２のマット選択信号ＭＡＴＳ２＜１：８＞のレベル組み合わせによって選択的にイネーブルされる第１のマット信号ないし第３２のマット信号ＭＡＴ＜１：３２＞を生成する。メインワードライン信号生成部１８は、第１のメインワードライン選択信号ＭＷＬＳ１＜１：４＞と、第２のメインワードライン選択信号ＭＷＬＳ２＜１：４＞と、第３のメインワードライン選択信号ＭＷＬＳ３＜１：４＞と、のレベル組み合わせによって選択的にイネーブルされる第１のメインワードライン信号ないし第６４のメインワードライン信号ＭＷＬ＜１：６４＞を生成する。サブワードライン信号生成部１９は、第１のサブワードライン選択信号ＦＸＳ１＜１：４＞及び第２のサブワードライン選択信号ＦＸＳ２＜１：２＞のレベル組み合わせによって選択的にイネーブルされる第１のサブワードライン信号ないし第８のサブワードライン信号ＦＸ＜１：８＞を生成する。
【００２５】
図２に示すように、アドレスカウンタ１１は、第１のカウンタないし第１４のカウンタ１１０１〜１１１４で構成されて、全てロジックローレベルに初期化された第１のローアドレスＲＡＸ＜１：５＞及び第２のローアドレスＲＡＸ＜６：１４＞を、全てロジックハイレベルになるまで１ビットずつカウントする。第１のローアドレスＲＡＸ＜１：５＞は下位ビットで構成され、第２のローアドレスＲＡＸ＜６：１４＞は上位ビットで構成されるので、第１のローアドレスＲＡＸ＜１：５＞が全てロジックハイレベルにカウントされる度に第２のローアドレスＲＡＸ＜６：１４＞が１ビットずつアップカウントされる。第１のカウンタ１１０１は、セルフリフレッシュコマンドまたはオートリフレッシュコマンドによってロジックハイレベルにイネーブルされる開示信号ＳＴＲにより駆動される。
【００２６】
図３に示すように、イネーブルパルス生成部１２は、制御信号生成部１２１及びイネーブルパルス出力部１２２で構成される。制御信号生成部１２１は、全てのビットがハイレベルにカウントされた第１のローアドレスＲＡＸ＜１：５＞が入力される場合、ロジックローレベルにイネーブルされる感知信号ＤＥＴＢを生成するカウント感知部１２３と、バンクアクティブパルスＢＫＡＣＴＰＢ及びリフレッシュパルスＲＥＦＰを受信して、リフレッシュ期間でロジックハイレベルを維持するラッチ信号ＬＡＴを生成するラッチ信号生成部１２４と、リフレッシュ期間でロジックハイレベルのラッチ信号ＬＡＴが入力された状態で感知信号ＤＥＴＢがロジックローレベルにイネーブルされる場合、ロジックハイレベルにイネーブルされる制御信号ＣＴＲを生成するＮＡＮＤゲートＮＤ１１と、で構成される。イネーブルパルス出力部１２２は、ＮＡＮＤゲートＮＤ１２、ＮＤ１３で構成される。イネーブルパルス出力部１２２は、内部アクティブパルスＩＡＣＴＰ及び内部プリチャージパルスＩＰＣＧＰによって周期的に発生するパルスを含む第１のイネーブルパルスＥＮＰ１を生成する。また、イネーブルパルス出力部１２２は、ロジックローレベルにディセーブルされた制御信号ＣＴＲが入力される場合、ロジックハイレベルの第２のイネーブルパルスＥＮＰ２を生成し、ロジックハイレベルにイネーブルされた制御信号ＣＴＲが入力される場合、内部アクティブパルスＩＡＣＴＰ及び内部プリチャージパルスＩＰＣＧＰによって発生するパルスを含む第２のイネーブルパルスＥＮＰ２を生成する。バンクアクティブパルスＢＫＡＣＴＰＢと、リフレッシュパルスＲＥＦＰと、内部アクティブパルスＩＡＣＴＰと、内部プリチャージパルスＩＰＣＧＰとは、リフレッシュ期間で各々予め設定された周期を有するパルスを含むパルス信号である。
【００２７】
以上で説明したリフレッシュ回路は、それぞれのバンクが６４個のマットを含み、それぞれのマットは、５１２個のロー（row）ラインで構成された半導体メモリ装置に適用され得る。マット、メインワードライン、及びサブワードラインの数は、実施形態によって多様に設定することができる。以下、図４を参考して、図３に示されたイネーブルパルス生成部１２の動作を具体的に説明すれば、次のとおりである。
【００２８】
リフレッシュコマンド（ＲＥＦ＿ＣＭＤ、セルフリフレッシュコマンドまたはオートリフレッシュコマンドを含む）によってロジックハイレベルにイネーブルされる開示信号ＳＴＲが入力されると、アドレスカウンタ１１は、全てロジックローレベルに初期化された第１のローアドレスＲＡＸ＜１：５＞及び第２のローアドレスＲＡＸ＜６：１４＞を全てロジックハイレベルになるまで１ビットずつカウントする。
【００２９】
このとき、ラッチ信号ＬＡＴは、バンクアクティブパルスＢＫＡＣＴＰＢ及びリフレッシュパルスＲＥＦＰによってリフレッシュ期間でロジックハイレベルに生成され、感知信号ＤＥＴＢは、第１のローアドレスＲＡＸ＜１：５＞が全てロジックハイレベルにカウントされる時点から所定期間の間ロジックローレベルにイネーブルされる。このように生成されたラッチ信号ＬＡＴ及び感知信号ＤＥＴＢによって制御信号ＣＴＲは、感知信号ＤＥＴＢがロジックローレベルにイネーブルされる期間でロジックハイレベルにイネーブルされる。したがって、イネーブルパルス生成部１２で生成される第２のイネーブルパルスＥＮＰ２は、第１のローアドレスＲＡＸ＜１：５＞の全てのビットに対するカウントが終了する時点で内部アクティブパルスＩＡＣＴＰ及び内部プリチャージパルスＩＰＣＧＰに同期して発生するパルスを含む。一方、第１のイネーブルパルスＥＮＰ１は、内部アクティブパルスＩＡＣＴＰ及び内部プリチャージパルスＩＰＣＧＰに同期してリフレッシュ期間で予め設定された周期で発生するパルスを含む。
【００３０】
以上で説明したように、イネーブルパルス生成部１２で生成された第２のイネーブルパルスＥＮＰ２によって第２のアドレスラッチ１４は、第１のローアドレスＲＡＸ＜１：５＞の全てのビットに対するカウントが終了するときのみに第２のローアドレスＲＡＸ＜６：１４＞をラッチして、第２のラッチアドレスＢＡＸ＜６：１１＞及び第３のラッチアドレスＢＡＸ＜１２：１４＞を出力する。すなわち、メインワードライン及びサブワードラインを活性化するための第２のローアドレスＲＡＸ＜６：１４＞がカウントされることなく、所定レベルを維持する場合、第２のローアドレスＲＡＸ＜６：１４＞をラッチして第２のラッチアドレスＢＡＸ＜６：１１＞及び第３のラッチアドレスＢＡＸ＜１２：１４＞に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第２のローアドレスＲＡＸ＜６：１４＞をラッチすることにより発生する不要な電流消費が除去される。
【００３１】
図５は、本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【００３２】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ２１と、イネーブルパルス生成部２２と、第１のアドレスラッチ２３と、第２のアドレスラッチ２４と、第１のアドレスデコーダ２５と、第２のアドレスデコーダ２６と、メインワードライン信号生成部２７と、マット信号生成部２８と、サブワードライン信号生成部２９と、で構成される。
【００３３】
アドレスカウンタ２１は、開示信号ＳＴＲがイネーブルされる場合、６ビットの第１のローアドレスＲＡＸ＜１：６＞及び８ビットの第２のローアドレスＲＡＸ＜７：１４＞をカウントする。
【００３４】
イネーブルパルス生成部２２は、リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスＥＮＰ１と、第１のローアドレスＲＡＸ＜１：６＞の全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスＥＮＰ２とを生成する。
【００３５】
第１のアドレスラッチ２３は、第１のイネーブルパルスＥＮＰ１のパルスが入力される時点で第１のローアドレスＲＡＸ＜１：６＞をラッチして、６ビットの第１のラッチアドレスＢＡＸ＜１：６＞を出力する。第２のアドレスラッチ２４は、第２のイネーブルパルスＥＮＰ２のパルスが入力される時点で第２のローアドレスＲＡＸ＜７：１４＞をラッチして、第２のラッチアドレスＢＡＸ＜７：１１＞及び第３のラッチアドレスＢＡＸ＜１２：１４＞を出力する。
【００３６】
第１のアドレスデコーダ２５は、第１のラッチアドレスＢＡＸ＜１：６＞をデコードして、各々４ビットで構成された第１のメインワードライン選択信号ＭＷＬＳ１＜１：４＞と、第２のメインワードライン選択信号ＭＷＬＳ２＜１：４＞と、第３のメインワードライン選択信号ＭＷＬＳ３＜１：４＞と、を生成する。第２のアドレスデコーダ２６は、第２のラッチアドレスＢＡＸ＜７：１１＞をデコードして、４ビットの第１のマット選択信号ＭＡＴＳ１＜１：４＞及び８ビットの第２のマット選択信号ＭＡＴＳ２＜１：８＞を生成する。また、第２のアドレスデコーダ２６は、第３のラッチアドレスＢＡＸ＜１２：１４＞をデコードして、４ビットで構成された第１のサブワードライン選択信号ＦＸＳ１＜１：４＞及び２ビットで構成された第２のサブワードライン選択信号ＦＸＳ２＜１：２＞を生成する。
【００３７】
メインワードライン信号生成部２７は、第１のメインワードライン選択信号ＭＷＬＳ１＜１：４＞と、第２のメインワードライン選択信号ＭＷＬＳ２＜１：４＞と、第３のメインワードライン選択信号ＭＷＬＳ３＜１：４＞と、のレベル組み合わせによって選択的にイネーブルされる第１のメインワードライン信号ないし第６４のメインワードライン信号ＭＷＬ＜１：６４＞を生成する。マット信号生成部２８は、第１のマット選択信号ＭＡＴＳ１＜１：４＞及び第２のマット選択信号ＭＡＴＳ２＜１：８＞のレベル組み合わせによって選択的にイネーブルされる第１のマット信号ないし第３２のマット信号ＭＡＴ＜１：３２＞を生成する。サブワードライン信号生成部２９は、第１のサブワードライン選択信号ＦＸＳ１＜１：４＞及び第２のサブワードライン選択信号ＦＸＳ２＜１：２＞のレベル組み合わせによって選択的にイネーブルされる第１のサブワードラインないし第８のサブワードライン信号ＦＸ＜１：８＞を生成する。
【００３８】
以上で説明した構成のリフレッシュ回路は、マット及びサブワードラインを固定させ、全てのメインワードラインを順次活性化させる方式でリフレッシュを行う半導体メモリ装置に適用することができる。このような構成のリフレッシュ回路は、マット及びサブワードラインを活性化するための第２のローアドレスＲＡＸ＜７：１４＞がカウントされることなく、所定レベルを維持する場合、第２のローアドレスＲＡＸ＜７：１４＞をラッチして第２のラッチアドレスＢＡＸ＜７：１１＞及び第３のラッチアドレスＢＡＸ＜１２：１４＞に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第２のローアドレスＲＡＸ＜７：１４＞をラッチすることにより発生する不要な電流消費が除去される。
【００３９】
図６は、本発明の他の実施形態に係るリフレッシュ回路の構成を示したブロック図である。
【００４０】
同図に示すように、本実施形態に係るリフレッシュ回路は、アドレスカウンタ３１と、イネーブルパルス生成部３２と、第１のアドレスラッチ３３と、第２のアドレスラッチ３４と、第１のアドレスデコーダ３５と、第２のアドレスデコーダ３６と、サブワードライン信号生成部３７と、メインワードライン信号生成部３８と、マット信号生成部３９とで構成される。
【００４１】
アドレスカウンタ３１は、開示信号ＳＴＲがイネーブルされる場合、３ビットの第１のローアドレスＲＡＸ＜１：３＞及び１１ビットの第２のローアドレスＲＡＸ＜４：１４＞をカウントする。
【００４２】
イネーブルパルス生成部３２は、リフレッシュ期間で周期的に発生するパルスを含む第１のイネーブルパルスＥＮＰ１と、第１のローアドレスＲＡＸ＜１：６＞の全てのビットに対するカウントが終了する時点で発生するパルスを含む第２のイネーブルパルスＥＮＰ２とを生成する。
【００４３】
第１のアドレスラッチ３３は、第１のイネーブルパルスＥＮＰ１のパルスが入力される時点で第１のローアドレスＲＡＸ＜１：３＞をラッチして、３ビットの第１のラッチアドレスＢＡＸ＜１：３＞を出力する。第２のアドレスラッチ３４は、第２のイネーブルパルスＥＮＰ２のパルスが入力される時点で第２のローアドレスＲＡＸ＜４：１４＞をラッチして、６ビットの第２のラッチアドレスＢＡＸ＜４：９＞及び５ビットの第３のラッチアドレスＢＡＸ＜１０：１４＞を出力する。
【００４４】
第１のアドレスデコーダ３５は、第１のラッチアドレスＢＡＸ＜１：３＞をデコードして、４ビットで構成された第１のサブワードライン選択信号ＦＸＳ１＜１：４＞及び２ビットで構成された第２のサブワードライン選択信号ＦＸＳ２＜１：２＞を生成する。第２のアドレスデコーダ３６は、第２のラッチアドレスＢＡＸ＜４：９＞をデコードして、各々４ビットで構成された第１のメインワードライン選択信号ＭＷＬＳ１＜１：４＞と、第２のメインワードライン選択信号ＭＷＬＳ２＜１：４＞と、第３のメインワードライン選択信号ＭＷＬＳ３＜１：４＞と、を生成する。第２のアドレスデコーダ３６は、第３のラッチアドレスＢＡＸ＜１０：１４＞をデコードして、４ビットの第１のマット選択信号ＭＡＴＳ１＜１：４＞及び８ビットの第２のマット選択信号ＭＡＴＳ２＜１：８＞を生成する。
【００４５】
サブワードライン信号生成部３７は、第１のサブワードライン選択信号ＦＸＳ１＜１：４＞及び第２のサブワードライン選択信号ＦＸＳ２＜１：２＞のレベル組み合わせによって選択的にイネーブルされる第１のサブワードライン信号ないし第８のサブワードライン信号ＦＸ＜１：８＞を生成する。メインワードライン信号生成部３８は、第１のメインワードライン選択信号ＭＷＬＳ１＜１：４＞と、第２のメインワードライン選択信号ＭＷＬＳ２＜１：４＞と、第３のメインワードライン選択信号ＭＷＬＳ３＜１：４＞と、のレベル組み合わせによって選択的にイネーブルされる第１のメインワードライン信号ないし第６４のメインワードライン信号ＭＷＬ＜１：６４＞を生成する。マット信号生成部３９は、第１のマット選択信号ＭＡＴＳ１＜１：４＞及び第２のマット選択信号ＭＡＴＳ２＜１：８＞のレベル組み合わせによって選択的にイネーブルされる第１のマット信号ないし第３２のマット信号ＭＡＴ＜１：３２＞を生成する。
【００４６】
以上で説明した構成のリフレッシュ回路は、マット及びメインワードラインを固定させ、全てのサブワードラインを順次活性化させる方式でリフレッシュを行う半導体メモリ装置に適用することができる。このような構成のリフレッシュ回路は、マット及びメインワードラインを活性化するための第２のローアドレスＲＡＸ＜４：１４＞がカウントされることなく、所定レベルを維持する場合、第２のローアドレスＲＡＸ＜４：１４＞をラッチして第２のラッチアドレスＢＡＸ＜４：９＞及び第３のラッチアドレスＢＡＸ＜１０：１４＞に出力しない。したがって、本実施形態のリフレッシュ回路を適用する場合、所定レベルを維持する第２のローアドレスＲＡＸ＜４：１４＞をラッチすることにより発生する不要な電流消費が除去される。
【符号の説明】
【００４７】
１１    アドレスカウンタ
１１０１〜１１１４    第１のカウンタないし第１４のカウンタ
１２    イネーブルパルス生成部
１２１    制御信号生成部
１２２    イネーブルパルス出力部
１２３    カウント感知部
１２４    ラッチ信号生成部
１３    第１のアドレスラッチ
１４    第２のアドレスラッチ
１５    第１のアドレスデコーダ
１６    第２のアドレスデコーダ
１７    マット信号生成部
１８    メインワードライン信号生成部
１９    サブワードライン信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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