(57)【特許請求の範囲】
【請求項１】
金属膜から成る下部電極と、
前記下部電極上に設けられるアモルファスシリコン膜と、
前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、
前記ｎ型アモルファスシリコン膜上に設けられ、第１基準電圧が入力される上部電極と、
オン状態の時に前記下部電極に第１電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、
前記スイッチ回路がオン状態において、前記アモルファスシリコン膜に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有し、
前記アモルファスシリコン膜と前記ｎ型アモルファスシリコン膜との接続面は、前記アモルファスシリコン膜をアノード側、前記ｎ型アモルファスシリコン膜をカソード側とするダイオード特性を示し、
前記第１電源電圧は、前記第１基準電圧よりも高電位の電圧であり、
前記アモルファスシリコン膜の膜厚は、５００ｎｍ以上である、
ことを特徴とする光センサ。
【請求項２】
前記下部電極と第２基準電圧との間に接続される容量素子を有することを特徴とする請求項１に記載の光センサ。
【請求項３】
前記第１基準電圧と前記第２基準電圧とは同一の電圧であることを特徴とする請求項２に記載の光センサ。
【請求項４】
前記アモルファスシリコン膜の膜厚は、１０００ｎｍ以上であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の光センサ。
【請求項５】
前記アモルファスシリコン膜の膜厚は、１２００ｎｍ以下であることを特徴とする請求項４に記載の光センサ。
【請求項６】
アレイ状に配置される（ｍ×ｎ）個の光センサ画素と、
ｎ個の読出線とを備え、
前記各光センサ画素は、金属膜から成る下部電極と、
前記下部電極上に設けられるアモルファスシリコン膜と、
前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、
前記ｎ型アモルファスシリコン膜上に設けられ、第１基準電圧が入力される上部電極と、
第２電極が前記ｎ個の読出線の中の対応する読出線に接続され、第１電極が前記下部電極に接続されるとともに、制御電極に第１クロックが入力される第１トランジスタとを有し、
前記アモルファスシリコン膜と前記ｎ型アモルファスシリコン膜との接続面は、前記アモルファスシリコン膜をアノード側、前記ｎ型アモルファスシリコン膜をカソード側とするダイオード特性を示し、
前記第１トランジスタがオンになる前に前記第１基準電圧より高電位の電圧である第１電源電圧が前記読出線に供給され、
前記アモルファスシリコン膜の膜厚は、５００ｎｍ以上であり、
１水平走査期間内の前記各読出線の電圧変化を、前記第１トランジスタがオンとなっている光センサ画素のセンサ出力電圧として出力することを特徴とする光センサアレイ。
【請求項７】
前記各光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子を有することを特徴とする請求項６に記載の光センサアレイ。
【請求項８】
第１電極が前記ｎ個の読出線の中の対応する読出線に接続されるとともに、第２電極に前記第１電源電圧が入力され、制御電極に第２クロックが入力されるｎ個の第２トランジスタとを有することを特徴とする請求項６または請求項７に記載の光センサアレイ。
【請求項９】
前記各第２トランジスタは、前記第２クロックによりオンとなった時に、前記各読出線に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでのオフの期間に、前記各読出線をフローティング状態とすることを特徴とする請求項８に記載の光センサアレイ。
【請求項１０】
前記第１クロックは、前記第２クロックの後にオンとなり、前記各光センサ画素の前記第１トランジスタは、前記第１クロックによりオンとなった時に、前記下部電極と前記各読出線とを接続することを特徴とする請求項９に記載の光センサアレイ。
【請求項１１】
アレイ状に配置される（ｍ×ｎ）個の光センサ画素および（ｍ×１）個の補償用の光センサ画素と、
ｎ個の読出線と、
補償用画素の読出線とを備え、
前記各光センサ画素は、金属膜から成る下部電極と、
前記下部電極上に設けられるアモルファスシリコン膜と、
前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、
前記ｎ型アモルファスシリコン膜上に設けられ、第１基準電圧が入力される上部電極と、
第２電極が前記ｎ個の読出線の中の対応する読出線に接続され、第１電極が前記下部電極に接続されるとともに、制御電極に第１クロックが入力される第１トランジスタとを有し、
前記アモルファスシリコン膜と前記ｎ型アモルファスシリコン膜との接続面は、前記アモルファスシリコン膜をアノード側、前記ｎ型アモルファスシリコン膜をカソード側とするダイオード特性を示し、
前記各補償用の光センサ画素は、金属膜から成る下部電極と、
前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、
前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、
前記ｎ型アモルファスシリコン膜上に設けられ、第１基準電圧が入力される上部電極と、
第２電極が前記補償用画素の読出線に接続され、第１電極が前記下部電極に接続されるとともに、制御電極に第１クロックが入力される第２トランジスタとを有し、
前記アモルファスシリコン膜の膜厚は、５００ｎｍ以上であり、
前記第１クロックが前記第１トランジスタの制御電極に入力される前に前記第１基準電圧より高電位の電圧である第１電源電圧が前記読出線に供給され、
前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力することを特徴とする光センサアレイ。
【請求項１２】
前記各光センサ画素と前記各補償用の光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子を有することを特徴とする請求項１１に記載の光センサアレイ。
【請求項１３】
第１電極が前記ｎ個の読出線の中の対応する読出線に接続されるとともに、第２電極に前記第１電源電圧が入力され、制御電極に第２クロックが入力されるｎ個の第３トランジスタと、
第１電極が前記補償用画素の読出線に接続されるとともに、第２電極に前記第１電源電圧が入力され、制御電極に第２クロックが入力される第４トランジスタとを有することを特徴とする請求項１１または請求項１２に記載の光センサアレイ。
【請求項１４】
前記各第３トランジスタは、前記第２クロックによりオンとなった時に、前記各読出線に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでのオフの期間に、前記各読出線をフローティング状態となし、
前記第４トランジスタは、前記第２クロックによりオンとなった時に、前記補償用画素の読出線に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでのオフの期間、前記補償用画素の読出線をフローティング状態とすることを特徴とする請求項１３に記載の光センサアレイ。
【請求項１５】
前記第１クロックは、前記第２クロックの後にオンとなり、前記各光センサ画素の前記第１トランジスタは、前記第１クロックによりオンとなった時に、前記下部電極と前記ｎ個の読出線の中の対応する読出線とを接続し、前記各補償用の光センサ画素の前記第２トランジスタは、前記第１クロックによりオンとなった時に、前記下部電極と前記補償用画素の読出線とを接続することを特徴とする請求項１４に記載の光センサアレイ。
【請求項１６】
前記第１基準電圧を供給する第１基準電圧線と、
前記第２基準電圧を供給する第２基準電圧線と、
前記第１電源電圧を供給する第１電源電圧線と、
前記第１クロックを供給するｍ個の走査線と、
前記第２クロックを供給する第２クロック線とを有することを特徴とする請求項６ないし請求項１５のいずれか１項に記載の光センサアレイ。
【請求項１７】
前記ｍ個の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１クロックを供給する走査回路を有することを特徴とする請求項１６に記載の光センサアレイ。
【請求項１８】
前記第１電源電圧は、前記第１基準電圧よりも高電位の電圧であることを特徴とする請求項８、請求項９、請求項１０、請求項１３、請求項１４ないし請求項１５のいずれか１項に記載の光センサアレイ。
【請求項１９】
前記第１基準電圧と前記第２基準電圧とは同一の電圧であることを特徴とする請求項７または請求項１２に記載の光センサアレイ。
【請求項２０】
前記各光センサ画素のセンサ出力電圧と、前記補償用の光センサ画素の補償用信号電圧とが入力される信号処理回路を有し、
前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをＡ／Ｄ変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器で変換された前記各センサ出力電圧のデジタル値から、前記Ａ／Ｄ変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有することを特徴とする請求項１１ないし請求項１５のいずれか１項に記載の光センサアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光センサ、および光センサアレイに係わり、特に、光センサ素子として、光依存可変抵抗素子である厚膜アモルファスシリコン膜を使用する光センサアレイに関する。
【背景技術】
【０００２】
本発明の発明者は、光センサ素子として、アモルファスシリコン（ａ−Ｓｉ）膜を使用する光センサ、および光センサアレイを既に出願済みである。（下記特許文献１参照）この既に出願済みの光センサのアモルファスシリコン（ａ−Ｓｉ）膜は、入射光に対応して変化する光依存可変抵抗素子として動作する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特願２００９−１６２６１２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前述したように、本発明の発明者は、光センサ素子として、アモルファスシリコン（ａ−Ｓｉ）膜を使用する光センサを開発しているが、厚膜アモルファスシリコン（ａ−Ｓｉ）と上部電極の間に、燐（ドーズ）をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を挿入することで、厚膜アモルファスシリコン（ａ−Ｓｉ）と、燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）とによりダイオードが形成され、かつこのダイオードを順方向バイアスで用いることにより、大きな光電流増幅効果が得られ、感度の高い光センサを実現できることがわかった。
本発明は、前述の知見に基づいて成されたものであり、厚膜アモルファスシリコンを光に依存した可変抵抗素子として使用する光センサ、および光センサアレイにおいて、厚膜アモルファスシリコンと上部電極との間に、低抵抗のｎ型アモルファスシリコン膜を挿入して接続面に形成されるダイオードにより、光伝導による光電流を増幅して出力することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）光センサであって、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられ、第１基準電圧が入力される上部電極と、オン状態の時に前記下部電極に第１電源電圧を入力し、オフ状態の時に前記下部電極をフローティング状態とするスイッチ回路と、前記スイッチ回路がオン状態において、前記アモルファスシリコン膜に所定期間光が照射された後の前記下部電極の電圧変化を検出する検出回路とを有する。
（２）（１）において、前記下部電極と第２基準電圧との間に接続される容量素子を有する。
（３）（２）において、前記第１基準電圧と前記第２基準電圧とは同一の電圧である。
（４）（１）ないし（３）の何れかにおいて、前記第１電源電圧は、前記第１基準電圧よりも高電位の電圧である。
（５）（１）ないし（４）の何れかにおいて、前記アモルファスシリコン膜の膜厚は、５００ｎｍ以上である。
（６）（５）において、前記アモルファスシリコン膜の膜厚は、１２００ｎｍ以下である。
【０００６】
（７）光センサアレイであって、アレイ状に配置される（ｍ×ｎ）個の光センサ画素と、ｎ個の読出線とを備え、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられ、第１基準電圧が入力される上部電極と、第２電極が前記ｎ個の読出線の中の対応する読出線に接続され、第１電極が前記下部電極に接続されるとともに、制御電極に第１クロックが入力される第１トランジスタとを有し、１水平走査期間内の前記各読出線の電圧変化を、前記第１トランジスタがオンとなっている光センサ画素のセンサ出力電圧として出力する。
（８）（７）において、前記各光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子を有する。
（９）（７）または（８）において、第１電極が前記ｎ個の読出線の中の対応する読出線に接続されるとともに、第２電極に第１電源電圧が入力され、制御電極に第２クロックが入力されるｎ個の第２トランジスタとを有する。
（１０）（９）において、前記各第２トランジスタは、前記第２クロックによりオンとなった時に、前記各読出線に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでのオフの期間に、前記各読出線をフローティング状態とする。
（１１）（１０）において、前記第１クロックは、前記第２クロックの後にオンとなり、前記各光センサ画素の前記第１トランジスタは、前記第１クロックによりオンとなった時に、前記下部電極と前記各読出線とを接続する。
【０００７】
（１２）光センサアレイであって、アレイ状に配置される（ｍ×ｎ）個の光センサ画素および（ｍ×１）個の補償用の光センサ画素と、ｎ個の読出線と、補償用画素の読出線とを備え、前記各光センサ画素は、金属膜から成る下部電極と、前記下部電極上に設けられるアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられ、第１基準電圧が入力される上部電極と、第２電極が前記ｎ個の読出線の中の対応する読出線に接続され、第１電極が前記下部電極に接続されるとともに、制御電極に第１クロックが入力される第１トランジスタとを有し、前記各補償用の光センサ画素は、金属膜から成る下部電極と、前記下部電極に設けられ、遮光されたアモルファスシリコン膜と、前記アモルファスシリコン膜上に設けられるｎ型アモルファスシリコン膜と、前記ｎ型アモルファスシリコン膜上に設けられ、第１基準電圧が入力される上部電極と、第２電極が前記補償用画素の読出線に接続され、第１電極が前記下部電極に接続されるとともに、制御電極に第１クロックが入力される第２トランジスタとを有し、前記各光センサ画素の前記アモルファスシリコン膜に入射された光量に依存する電圧を、センサ出力電圧として出力する。
（１３）（１２）において、前記各光センサ画素と前記各補償用の光センサ画素は、前記下部電極と第２基準電圧との間に接続される容量素子を有する。
【０００８】
（１４）（１２）または（１３）において、第１電極が前記ｎ個の読出線の中の対応する読出線に接続されるとともに、第２電極に第１電源電圧が入力され、制御電極に第２クロックが入力されるｎ個の第３トランジスタと、第１電極が前記補償用画素の読出線に接続されるとともに、第２電極に第１電源電圧が入力され、制御電極に第２クロックが入力される第４トランジスタとを有する。
（１５）（１４）において、前記各第３トランジスタは、前記第２クロックによりオンとなった時に、前記各読出線に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでのオフの期間に、前記各読出線をフローティング状態となし、前記第４トランジスタは、前記第２クロックによりオンとなった時に、前記補償用画素の読出線に前記第１電源電圧を入力し、次に前記第２クロックが入力されるまでのオフの期間、前記補償用画素の読出線をフローティング状態とする。
（１６）（１５）において、前記第１クロックは、前記第２クロックの後にオンとなり、前記各光センサ画素の前記第１トランジスタは、前記第１クロックによりオンとなった時に、前記下部電極と前記ｎ個の読出線の中の対応する読出線とを接続し、前記各補償用の光センサ画素の前記第２トランジスタは、前記第１クロックによりオンとなった時に、前記下部電極と前記補償用画素の読出線とを接続する。
【０００９】
（１７）（７）ないし（１６）の何れかにおいて、前記第１基準電圧を供給する第１基準電圧線と、前記第２基準電圧を供給する第２基準電圧線と、前記第１電源電圧を供給する第１電源電圧線と、前記第１クロックを供給するｍ個の走査線と、前記第２クロックを供給する第２クロック線とを有する。
（１８）（１７）において、前記ｍ個の走査線に接続され、１水平走査期間毎に、前記各走査線に順次第１クロックを供給する走査回路を有する。
（１９）（９）、（１０）、（１１）、（１４）、（１５）ないし（１６）の何れかにおいて、前記第１電源電圧は、前記第１基準電圧よりも高電位の電圧である。  
（２０）（８）または（１３）において、前記第１基準電圧と前記第２基準電圧とは同一の電圧である。
（２１）（８）ないし（１６）の何れかにおいて、前記各光センサ画素のセンサ出力電圧と、前記補償用の光センサ画素の補償用信号電圧とが入力される信号処理回路を有し、前記信号処理回路は、前記各センサ出力電圧と補償用信号電圧とをＡ／Ｄ変換するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器で変換された前記各センサ出力電圧のデジタル値から、前記Ａ／Ｄ変換器で変換された前記補償用信号電圧のデジタル値を減算する減算器を有する。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、厚膜アモルファスシリコンを光に依存した可変抵抗素子として使用する光センサ、および光センサアレイにおいて、厚膜アモルファスシリコンと上部電極との間に、低抵抗のｎ型アモルファスシリコン膜を挿入して接続面に形成されるダイオードにより、光伝導による光電流を増幅して出力することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の光センサの断面構造を示す断面図ある。
【図２】図１に示す光センサの等価回路を示す回路図である。
【図３】アモルファスシリコン膜の膜厚と、光伝導の関係の一例を示すグラフである。
【図４】アモルファスシリコン膜（ａ−Ｓｉ）のみの構造と、本発明のアモルファスシリコン膜（ａ−Ｓｉ）上に、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を積層した構造とにおいて、暗時及び同一光量照射時の電流を比較したグラフである。
【図５】本発明の光センサの動作を説明するための図である。
【図６】一般的なダイオードの電流−電圧特性を示すグラフである。
【図７】本発明の実施例１の光センサアレイの回路構成を示す回路図である。
【図８】本発明の実施例１の光センサアレイの駆動方法を説明するためのタイミング図である。
【図９】本発明の実施例１の光センサアレイにおける、外部の信号処理回路の一例を示すブロック図である。
【図１０】本発明の実施例２の光センサアレイの回路構成を示す回路図である。
【図１１】本発明の実施例２の光センサアレイにおける、暗電流成分を補正する外部の信号処理回路の一例を示すブロック図である。
【図１２】本発明の各実施例の光センサアレイにおいて、外部回路内で直接電流を測定する、電流出力方式を説明するための図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［本発明の光センサ］
本発明では、光センサ素子として、アモルファスシリコン膜（ａ−Ｓｉ）と、燐（ドーズ）をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を使用する。
図１は、本発明の実施例の光センサアレイにおいて使用される１画素の光センサの断面構造を示す断面図である。
図１に示すように、本発明の光センサは、下部電極２５と、下部電極２５上に積層されるアモルファスシリコン膜（ａ−Ｓｉ）２４と、アモルファスシリコン膜（ａ−Ｓｉ）２４上に積層され、燐（ドーズ）をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３と、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３上に配置される上部電極２２とで構成される。即ち、本実施例では、上部電極２２と下部電極２５との間に、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とアモルファスシリコン膜（ａ−Ｓｉ）２４とを挟持した構造である。
ここで、上部電極２２と下部電極２５とはそれぞれ、アモルファスシリコン膜（ａ−Ｓｉ）２４と、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とオーミックな接続を取れるもの、又は、後述する順バイアス方向に関してはオーミックな接続を取れるものを選択するのが好ましい。また、光センサとして用いるため、光の入射側の電極は、所望の波長の光を透過するものを選ぶ必要がある。一例を挙げれば、上部電極２２は、ＩＴＯ（Indium Tin Oxide）、下部電極２５は、ＭｏＷ／Ａｌ−Ｓｉ／ＭｏＷで構成される。
【００１３】
図２は、図１に示す光センサの等価回路を示す回路図である。
図２のＤに示すように、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３は、アモルファスシリコン膜（ａ−Ｓｉ）２４に比べ強いｎ型半導体であるため、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３とアモルファスシリコン膜（ａ−Ｓｉ）２４の接続面は、アモルファスシリコン膜（ａ−Ｓｉ）２４側を正極（アノード）に、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３側を負極（カソード）にしたときに順方向となるようなダイオード特性を示す。
また、アモルファスシリコン膜（ａ−Ｓｉ）に光が入射すると電子が励起され、電子−ホールの対ができ、伝導キャリアが増加し電流が増大する。すなわち、図２のＡＳに示すように、アモルファスシリコン膜（ａ−Ｓｉ）は、光により変化する光依存性可変抵抗素子として機能する。これは光伝導と呼ばれる現象である。
この光伝導を用いた光センサを実用化するためには、図１中において、ｔで示すアモルファスシリコン膜（ａ−Ｓｉ）２４の膜厚が重要な因子となる。
図３は、アモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係の一例を示すグラフである。図３において、Ａは、光を照射した時のアモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係を示し、Ｂは、光を照射しない時のアモルファスシリコン膜（ａ−Ｓｉ）の膜厚ｔと、光伝導の関係を示す。
図３に示すように、アモルファスシリコン膜（ａ−Ｓｉ）の厚みが１７０ｎｍと薄い場合には、アモルファスシリコン膜（ａ−Ｓｉ）の抵抗が低く、光を照射しない状態、すなわち暗時に流れる電流（バイアス電流又は暗電流）が大きいため、光照射時の光伝導による抵抗変化による電流増加はバイアス電流に埋もれ観測（分離）できない。
一方、アモルファスシリコン膜（ａ−Ｓｉ）の膜厚を５００ｎｍ、１０００ｎｍ、１２００ｎｍと厚くすると厚み方向（電極間の間隔）の抵抗が大きくなり、バイアス電流が低下する。このため、図３に示すように、光照射時の光伝導による抵抗変化による電流増加とバイアス電流の間に差が現れ、これは光量に依存する。この差を測定することで、本構造を光センサとして利用できる。
【００１４】
図４は、光伝導を利用した光センサとして、アモルファスシリコン膜（ａ−Ｓｉ）のみの構造（図４では、ｎ＋ａ−Ｓｉ無）と、本発明のアモルファスシリコン膜（ａ−Ｓｉ）上に、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を積層した構造（図４では、ｎ＋ａ−Ｓｉ有）の我々の実験試料の、暗時及び同一光量照射時の電流を比較した図である。図４から分かるように、本発明のように、アモルファスシリコン膜（ａ−Ｓｉ）上にｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を積層した構造とすると、アモルファスシリコン膜（ａ−Ｓｉ）のみの構造に比べ、１００００倍程度の電流増幅効果がある。
これは、以下の理由による。図５に示すように、本発明の光センサにおいて、暗時のバイアス電流が流れている状態で、ダイオードＤ、及びアモルファスシリコン膜（ａ−Ｓｉ）の光依存性可変抵抗素子ＡＳにかかる電圧をそれぞれＶｄ、Ｖｒとする。ここで、ＶＤ＝Ｖｄ＋Ｖｒ。この状態で、光が照射されると、光伝導によりアモルファスシリコン膜（ａ−Ｓｉ）の光依存性可変抵抗素子ＡＳの抵抗値が低くなり、Ｖｒが減少し、Ｖｄが増大することで、ダイオードにかかる順方向電圧が増加する。
ダイオードの順方向電圧電流特性は、図６に示すように、電圧変化に対して急峻に電流が増加する。この電流増加は、アモルファスシリコン膜（ａ−Ｓｉ）の光依存性可変抵抗素子ＡＳへの伝導キャリア注入と等価となり、更にアモルファスシリコン膜（ａ−Ｓｉ）の光依存性可変抵抗素子ＡＳの実効的な抵抗を下げることになる。
最終的には、ダイオードＤにかかる順方向電圧の増加Ｖｄ’によるダイオード中の拡散キャリアと、低抵抗になったアモルファスシリコン膜（ａ−Ｓｉ）の光依存性可変抵抗素子ＡＳの抵抗値と、流れる電流により定まる分圧Ｖｒ’の平衡が取れた電流が流れることになる。
このように、アモルファスシリコン膜（ａ−Ｓｉ）の上に、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）を積層することで、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）と、アモルファスシリコン膜（ａ−Ｓｉ）とで構成されるダイオードにより増幅された光電流を得ることができる。
【００１５】
［本発明の実施例１の光センサアレイ］
図７は、本発明の実施例１の光センサアレイの回路構成を示す回路図である。図中点線枠で囲ったＡ部が、１画素の光センサ画素を表す。なお、図７では、４画素分の光センサ画素のみを図示しているが、実際は、例えば、１００×１５０の光センサ画素が配置される。
各光センサ画素のそれぞれは、上部電極２２と下部電極２５との間に、ｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）２３と、アモルファスシリコン膜（ａ−Ｓｉ）２４とを挟持した構造であるが、図７では、各光センサ画素のそれぞれは、図２で示す等価回路で図示している。
１画素の光センサ画素は、薄膜トランジスタＭＴと、ダイオードＤと、光依存性可変抵抗素子ＡＳと、容量素子Ｃ１とで構成される。
マトリクス状に配置された光センサの各列の光センサ画素の光依存性可変抵抗素子ＡＳの一方の端子は、薄膜トランジスタ（ＭＴ）を介して、複数の読出線（Ｓ１，Ｓ２,..）の中の対応する読出線に接続される。１水平走査期間の読出線（Ｓ１，Ｓ２,..）の電圧変化が、信号電圧としてボンディングパッドＰＡＤから外部の信号処理回路（図示せず）に出力される。
各薄膜トランジスタＭＴのゲートは、複数の走査線（Ｇ１，Ｇ２,..）の対応する走査線に接続され、各走査線（Ｇ１，Ｇ２,..）は、シフトレジスタ１２に接続される。シフトレジスタ１２は、１水平走査期間毎に、Ｈｉｇｈレベル（以下、Ｈレベル）の選択走査電圧（本発明の第２クロック）を順次走査線（Ｇ１，Ｇ２,..）に供給する。
シフトレジスタ１２は、半導体チップ内に搭載される回路で構成され、光センサアレイが作製される基板上に配置される。あるいは、シフトレジスタ１２は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン膜から成る薄膜トランジスタからなる回路で構成される。
光センサ画素のダイオードＤのカソードは、ＶＢ１のバイアス電圧が供給されるバイアス線ＳＶＢ１に接続される。また、一方の端子が、光依存性可変抵抗素子ＡＳに接続される容量素子Ｃ１の他方の端子は、ＶＢ２のバイアス電圧が供給されるバイアス線ＳＶＢ２に接続される。
読出線（Ｓ１，Ｓ２,..）には、リセットトランジスタＭＴＲがオンのときに、リセット線ＳＶＲＳＴを介して、ＶＲＳＴのリセット電圧が供給される。
【００１６】
図８は、本発明の実施例の光センサアレイの駆動方法を説明するためのタイミング図である。以下、図８を用いて、本実施例の光センサアレイの駆動方法について説明する。なお、図７において、シフトレジスタ１２により、各光センサ画素行は、紙面上、上から下へ順次走査されるもの、即ち、図７において、走査線Ｇには、番号の若い順に順次Ｈレベルの電圧が加わるものとする。
また、説明では簡単のため、ＶＢ１＝０Ｖ、ＶＲＳＴ＝５Ｖとする。ＶＢ２のバイアス電圧は特に規制はなく任意であるが０Ｖとする。シフトレジスタ１２の出力、すなわち走査線上のパルスは、Ｈレベル時に、薄膜トランジスタＭＴをオン、Ｌｏｗレベル（以下、Ｌレベルという）時にオフできることが条件であるが、本例では１０Ｖ／０Ｖの電圧でこれが可能とする。さらに、各バイアス電圧の電圧値は、一例であり、前述した値以外の電圧であってもよい。
まず、１水平走査期間ＨＳＹＮＣのブランキング期間の時刻ｔ２に、信号（本発明の第２クロック）ＲＧがＨレベルとなり、リセットトランジスタＭＴＲがオンとなる。これにより、リセット線ＳＶＲＳＴを介して、各読出線（Ｓ１，Ｓ２,..）にＶＲＳＴのリセット電圧が供給される。これにより、各読出線（Ｓ１，Ｓ２,..）の電位（より詳しくは、読出線の浮遊容量Ｃｓの電位）は、一定電位（例えば、５Ｖ）に揃えられる。
次に、時刻ｔ３で、信号ＲＧがＬレベルとなり、時刻ｔ４で、Ｇｎの走査線に供給される第１クロックがＨレベルとなる。これにより、Ｇｎの走査線に、ゲートが接続されている薄膜トランジスタＭＴがオンとなるので、Ｇｎの走査線に、ゲートが接続されている薄膜トランジスタＭＴを有する光センサ画素のダイオードＤと、光依存性可変抵抗素子ＡＳと、容量素子Ｃ１とが、読出線（Ｓ１，Ｓ２,..）に接続される。
この時、読出線（Ｓ１，Ｓ２,..）の電圧は、容量素子Ｃ１に蓄積された電荷による容量分配の電圧変動、及びこの接続時間に光依存性可変抵抗素子ＡＳとダイオードＤを介してバイアス線ＳＶＢ１に流れる放電電流により電圧が低下する。
例えば、光が照射されなかった光センサ画素には、光依存性可変抵抗素子ＡＳの抵抗値により暗電流が流れ、それによって、読出線（例えば、Ｓ１の読出線）の電位が、例えば、４．５Ｖに低下する。一方、光が照射された光センサ画素の光依存性可変抵抗素子ＡＳの抵抗値は、光伝導によって電流が増幅され、それにより、読出線（例えば、Ｓ２の読出線）の電位が、例えば、２．５Ｖまで低下する。この様子を、図８の、読出線波形Ｓ１〜として図示する。
【００１７】
このように、本実施例では、信号ＲＧのタイミングで、各読出線（Ｓ１，Ｓ２,..）の電位を一定電位（例えば、５Ｖ）に揃えた後に、入射光により、各読出線（Ｓ１，Ｓ２,..）の電位を変動（図８では、下降）させる。
１水平走査期間ＨＳＹＮのブランキング期間で、ＲＧ信号がＨレベルとなる前に、ボンディングパッド（ＰＡＤ１）に接続される外部の信号処理回路が、この信号電圧を取り込む。
図９は、本実施例において、外部の信号処理回路の一例を示すブロック図である。
図９に示す信号処理回路は、光センサアレイの各読出線（Ｓ１，Ｓ２,..）から読み出した各行毎の光センサ画素の信号電圧（Ｓｎ−Ｖ）を、スイッチトランジスタＭＴＨにより取り込み、バッファ回路ＢＡを介してＡ／Ｄ変換器３１に入力し、デジタル信号に変換する。
ここで、スイッチトランジスタＭＴＨは、図８に示すように、１水平走査期間ＨＳＹＮのブランキング期間で、ＲＧ信号がＨレベルとなる前に、Ｈレベルとなるサンプルホールド電圧ＳＨによりオンとなり、光センサアレイの各読出線（Ｓ１，Ｓ２,..）から読み出した各行毎の光センサ画素の信号電圧（Ｓｎ−Ｖ）を取り込む。
以下、前述と同様にして信号電圧を取り込む。Ｇｎ以外の走査線についても、同様の処理を行い信号電圧を取り込む。
【００１８】
［本発明の実施例２の光センサアレイ］
前述の実施例の光センサアレイでは、出力信号電圧（または電流）に必ず比較的大きな暗電流成分を含む。また、高抵抗半導体であるアモルファスシリコンの暗電流は温度依存性が比較的大きいため、使用環境下で暗電流成分を補正する必要がある。本実施例の光センサアレイは、暗電流成分を補正する実施例である。
図１０は、本発明の実施例２の光センサアレイの回路構成を示す回路図である。
本実施例は、前述の実施例１において、光センサアレイの各行毎に、暗電流補正用の光センサ画素を設けたものである。図１０では、光センサアレイのシフトレジスタ１２の反対側で、光センサアレイの各行毎に、１列の暗電流補正用の光センサ画素ＡＤが配置される。ここで、１画素の暗電流補正用の光センサ画素は、薄膜トランジスタＭＴＤと、ダイオードＤＤと、光依存性可変抵抗素子ＡＳＤと、容量素子ＣＤとで構成される。
暗電流補正用の光センサ画素ＡＤの構造は、図１に示す構造と同じであるが、この暗電流補正用の光センサ画素ＡＤには、遮光膜などにより光が入射されないようにされる。また、本実施例の光センサアレイの駆動方法も、図８と同じであるが、暗電流補正用の光センサ画素ＡＤの信号電圧は、暗電流補正用の読出線ＳＤから出力される。
本実施例の光センサアレイは、使用環境下で暗状態を作り、その電圧を光照射時の出力から差し引くという処理を外部の信号処理回路で実行して、暗電流成分を補正する実施例である。
【００１９】
図１１は、本実施例において、暗電流成分を補正する外部の信号処理回路の一例を示すブロック図である。
図１１に示す信号処理回路は、光センサアレイの各読出線（Ｓ１，Ｓ２,..）から読み出した各行毎の光センサ画素の信号電圧（Ｓｎ−Ｖ）と、暗電流補正用の読出線ＳＤから読み出した暗電流補正用の光センサ画素ＰＸＤの信号電圧（ＳＤ−Ｖ）とを、スイッチトランジスタＭＴＨにより取り込み、バッファ回路ＢＡを介してＡ／Ｄ変換器３１に入力し、デジタル信号に変換した後、減算器３２において、各行毎の光センサ画素のデジタル信号電圧から、暗電流補正用の光センサ画素ＰＸＤのデジタル信号電圧を減算することにより、暗電流成分を補正する。
ここで、スイッチトランジスタＭＴＨは、１水平走査期間ＨＳＹＮのブランキング期間で、ＲＧ信号がＨレベルとなる前に、Ｈレベルとなるサンプルホールド電圧ＳＨによりオンとなり、光センサアレイの各読出線（Ｓ１，Ｓ２,..）から読み出した各行毎の光センサ画素の信号電圧（Ｓｎ−Ｖ）を取り込む。
なお、前述の各実施例において、信号処理回路は、外部に設ける必要はなく、図６に示すシフトレジスタ１２と同様、半導体チップ内に搭載される回路で構成し、光センサアレイが作製される基板上に配置してもよい。あるいは、信号処理回路は、ガラス基板などの光センサアレイ基板上に、半導体層がポリシリコン層から成る薄膜トランジスタからなる回路で構成してもよい。
【００２０】
また、前述の各実施例では、光センサ画素のダイオードＤの増幅効果により信号電流が１００００倍程度に増幅可能であるが、場合によっては、この信号電流を蓄積できる容量素子Ｃ１を形成することがレイアウト的に難しいことも有り得る。この場合は、寄生効果による容量素子（浮遊容量または寄生容量）以外の容量素子を削除し、読出し時間内の直接電流のみを信号電流としても良い。
また、リセットトランジスタＭＴＲは、光センサアレイの外部に接続される外部回路内に配置し、図７、図１０に図示するリセットトランジスタＭＴＲは、排除することも可能である。
さらに、前述の各実施例では、各読出線（Ｓ１，Ｓ２,..）の電位（より詳しくは、読出線の浮遊容量Ｃｓの電位）は、ＶＲＳＴの電圧にリセットし、各光センサ画素と接続した後、各読出線（Ｓ１，Ｓ２,..）に充電された電荷の放出による各読出線（Ｓ１，Ｓ２,..）の電位変化を出力する電圧出力方式について説明したが、リセットトランジスタＭＴＲを廃止して、外部回路内で直接電流を測定する、電流出力方式にすることも可能である。
図１２は、前述の外部回路内で直接電流を測定する、電流出力方式を説明するための図である。なお、図１２では、Ｓ１の読出線と、Ａの光画素センサのみを図示している。
図１２において、１３は、ＩＣ等から成る外部回路である。図１２に示す構成では、各読出線（Ｓ１，Ｓ２,..）は、抵抗素子Ｒ１を介して電源Ｂ１に接続されており、これにより、オンとなった薄膜トランジスタＭＴを有する光画素センサの光依存性可変抵抗素子ＡＳ、ダイオードＤを介して、バイアス線ＳＶＢ１に電流が流れる。
この電流は、光センサ画素に照射される光に応じて変動するので、抵抗素子Ｒ１の両端に生じる電圧が変動する。そこで、抵抗素子Ｒ１の読出線（Ｓ１，Ｓ２,..）に接続される側の端子の電圧を、スイッチトランジスタＭＴＨにより取り込み、バッファ回路ＢＡを介してＡ／Ｄ変換器３１に入力し、デジタル信号に変換する。
ここで、スイッチトランジスタＭＴＨは、１水平走査期間ＨＳＹＮのブランキング期間で、ＲＧ信号がＨレベルとなる前に、Ｈレベルとなるサンプルホールド電圧ＳＨによりオンとなり、抵抗素子Ｒ１の読出線（Ｓ１，Ｓ２,..）に接続される側の端子の電圧を取り込む。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【００２１】
１２  シフトレジスタ
１３  外部回路
２２  上部電極
２３  燐をドープしたｎ型アモルファスシリコン膜（ｎ＋ａ−Ｓｉ）
２４  アモルファスシリコン膜（ａ−Ｓｉ）
２５  下部電極
３１  Ａ／Ｄ変換器
３２  減算器
Ａ  光センサ画素
ＡＤ  暗電流補正用の光センサ画素
ＭＴ，ＭＴＤ，ＭＴＲ，ＭＴＨ  トランジスタ
ＡＳ，ＡＳＤ  光依存性可変抵抗素子
ＢＡ  バッファ回路
Ｂ１  電源
Ｒ１  抵抗素子
Ｄ，ＤＤ  ダイオード
Ｇ  走査線
Ｓ  読出線
Ｃ１，ＣＤ  容量素子
Ｃｓ  浮遊容量
ＳＶＲＳＴ  リセット線
ＳＶＢ１，ＳＶＢ２  バイアス線
ＰＡＤ  ボンディングパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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