(57)【特許請求の範囲】
【請求項１】
受信信号を入力し、動作クロック信号に基づいて前記受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、
前記受信信号から取り出したクロック信号と前記動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、
前記周波数誤差信号を記憶する周波数誤差信号記憶部と、
前記周波数誤差信号に基づいて前記動作クロック信号の周波数を制御する動作クロック生成部と、
前記周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散させて変動させるＳＳＣＧ部と、
一定の期間、前記周波数誤差信号の最大値と最小値とを求め、前記最大値と最小値との差が一定以内になったときに前記周波数誤差信号を前記周波数誤差信号記憶部に記憶する周波数誤差信号更新制御部と、
を備えることを特徴とする半導体装置。
【請求項２】
受信信号を入力し、動作クロック信号に基づいて前記受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、
前記受信信号から取り出したクロック信号と前記動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、
前記周波数誤差信号を記憶する周波数誤差信号記憶部と、
前記周波数誤差信号に基づいて前記動作クロック信号の周波数を制御する動作クロック生成部と、
前記周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散させて変動させるＳＳＣＧ部と、
を備え、
一定の期間の前記周波数誤差信号の最大値と最小値と平均値とを求め、前記平均値を前記周波数誤差信号記憶部に記憶し、
前記ＳＳＣＧ部は、前記最大値と最小値との差が一定の値以内の場合には、前記周波数誤差信号記憶部が記憶する周波数誤差信号に代えて、前記周波数誤差信号記憶部が記憶する前記平均値に基づいて、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散し、前記最大値と最小値との差が前記一定の値を超える場合には、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散しない、ことを特徴とする半導体装置。
【請求項３】
前記周波数誤差信号記憶部が不揮発性メモリを備え、前記不揮発性メモリに前記周波数誤差信号を記憶する請求項１又は２に記載の半導体装置。
【請求項４】
前記受信信号から前記クロックアンドデータリカバリ部がシリアルに取り出した前記データ信号をパラレルデータ信号に変換するデシリアライザと、
をさらに備える請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
周波数誤差信号記憶モードを備え、前記周波数誤差信号記憶モードに設定された場合に、前記周波数誤差信号記憶部を書込み可能に制御する請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記クロックアンドデータリカバリ部と、前記周波数誤差調整部と、前記周波数誤差信号記憶部と、前記ＳＳＣＧ部と、前記動作クロック生成部と、が同一半導体基板の上に形成されている請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
さらに、前記動作クロック信号に同期してデータをシリアルに出力する送信部を備える請求項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
出力するデータ信号を前記動作クロック信号に同期してシリアルデータ信号に変換し送信信号を生成するシリアライザをさらに備える請求項７に記載の半導体装置。
【請求項９】
前記受信信号の送受信は、シリアルＡＴＡ規格に準拠する請求項１乃至８のいずれか一に記載の半導体装置。
【請求項１０】
請求項１乃至６のいずれか一に記載の半導体装置を含むことを特徴とする受信機。
【請求項１１】
請求項１乃至８に記載の半導体装置を含むことを特徴とする送信機。
【請求項１２】
請求項１乃至８に記載の半導体装置を含むことを特徴とする送受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、受信機、送信機、送受信機及び通信システムに関する。特に、クロックに同期したデータの送受信機能を備えた半導体装置、受信機、送信機、送受信機及び通信システムに関する。
【背景技術】
【０００２】
近年、通信ネットワークシステムに用いる機器間での通信や、パーソナルコンピュータ内でのデータ送受信にデジタルシリアル伝送方式が用いられることが多い。デジタルシリアル伝送方式では、半導体装置間で高速なシリアル信号を送受信することになる。
【０００３】
デジタルシリアル伝送方式では、データ信号にクロックを重畳させ、受信側でデータと同期したクロックを再生する。その際、受信データからクロックを再生するクロックアンドデータリカバリ回路が用いられる。一方、半導体装置間のデータ送受信に、高速なデジタル信号（デジタルシリアル伝送方式）を使用すると、デジタル信号の高調波の影響が顕著になる。
【０００４】
このようなデジタル信号の高調波は、不要輻射ノイズとして、様々な問題の原因となる。例えば、不要輻射ノイズが通信路に重畳することで、通信障害の原因となる場合がある。さらに、ラジオやテレビと言った電子機器においては、音声及び映像品質を劣化させる原因にもなり得る。
【０００５】
そのため、デジタルシリアル伝送方式で使用するクロックを単一の周波数とするのではなく、発振周波数のピークから僅かに変動させることで、不要輻射ノイズの低減を図るスペクトラム拡散クロックジェネレータ（ＳＳＣＧ；Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）が用いられる。
【０００６】
ここで、特許文献１において、受信データの周波数と動作クロックの周波数の差を用いて送信クロックの補正を行うＰＬＬ回路を備える送受信機が開示されている。さらに、特許文献１で開示された送受信機は、ＳＳＣＧを備えており、受信データ及び送信データから発生する不要輻射ノイズを低減させている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−０４１１２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明の観点からなされたものである。
【０００９】
上述のように、特許文献１において、受信データと動作クロックの周波数誤差をＰＬＬ回路にフィードバックさせて、送信クロックを生成する技術が開示されている。
【００１０】
そのため、受信データのスペクトラムがＳＳＣＧによって拡散され、受信データの周波数が変動している場合には、送信データの周波数も変動する。図２は、デジタルシリアル伝送方式を用いる送受信機における受信データと送信データの一例を示す図である。図２の上段に示すように、受信データにＳＳＣが適用されていれば、送信データにもＳＳＣが適用される。
【００１１】
しかし、受信データの周波数が変動していなければ（ＳＳＣが非適用であれば）、送信データにもＳＳＣは適用されない（図２の下段参照）。
【００１２】
即ち、特許文献１において開示された送受信機において、送信データにＳＳＣが適用されるか否かは、受信データにＳＳＣが適用されているか否かに依存する。従って、受信データにＳＳＣが適用されてなければ、送信データもＳＳＣ非適用とならざるを得ず、送信データに対して単独で、ＳＳＣを適用することができないという問題がある。
【００１３】
以上のとおり、受信データと動作クロックとの周波数誤差に基づき生成される送信クロック（送信データ）に対するＳＳＣの適用には、解決すべき問題点が存在する。そのため、周波数誤差に基づく送信クロックを生成し、送信データに対して任意にＳＳＣの適用が選択可能な半導体装置、受信機、送信機、送受信機及び通信システムが、望まれる。
【課題を解決するための手段】
【００１４】
本発明の第１の視点によれば、受信信号を入力し、動作クロック信号に基づいて前記受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、前記受信信号から取り出したクロック信号と前記動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、前記周波数誤差信号を記憶する周波数誤差信号記憶部と、前記周波数誤差信号に基づいて前記動作クロック信号の周波数を制御する動作クロック生成部と、前記周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散させて変動させるＳＳＣＧ部と、一定の期間、前記周波数誤差信号の最大値と最小値とを求め、前記最大値と最小値との差が一定以内になったときに前記周波数誤差信号を前記周波数誤差信号記憶部に記憶する周波数誤差信号更新制御部と、を備える半導体装置が提供される。
【００１５】
本発明の第２の視点によれば、上記の第１の視点に係る半導体装置を含む受信機が提供される。
【００１６】
本発明の第３の視点によれば、上記の第１の視点に係る半導体装置を含む送信機が提供される。
【００１７】
本発明の第４の視点によれば、上記の第１の視点に係る半導体装置を含む送受信機が提供される。
【００１８】
本発明の第５の視点によれば、動作クロックを生成し、前記動作クロックに同期してデータを送信すると共に、送信先の動作クロックに同期して送られてきた受信信号からデータを取り出す機能を互いに備えた第１及び第２の送受信機を有し、前記第１及び第２の送受信機は、前記データを送信する際の動作クロックをスペクトラム拡散させて変動させることのできるＳＳＣＧ機能を備え、前記第１の送受信機が、ＳＳＣＧ機能をオフにして前記第２の送受信機に送信した信号を前記第２の送受信機が受信し、前記受信した信号と第２の送受信機の動作クロックから前記第１の送受信機の動作クロックと前記第２の送受信機の動作クロックとの周波数誤差を求め、前記周波数誤差に基づいて前記第２の送受信機の動作クロックの周波数を校正する周波数誤差校正モードを備え、前記第２の送受信機は、前記第１の送受信機から受信した受信信号から、前記第１の送受信機がＳＳＣＧ機能をオンしていると判定したときは、前記第２の送受信機のＳＳＣＧ機能を禁止にして通信を行い、前記第１の送受信機から受信した受信信号から、前記第１の送受信機がＳＳＣＧ機能をオフしていると判定したときは、前記第２の送受信機のＳＳＣＧ機能の禁止を解除すると共に、前記周波数誤差校正モードによって校正された動作クロックに基づいて通信を行う通信システムが提供される。
【発明の効果】
【００１９】
本発明の各視点によれば、周波数誤差に基づく送信クロックを生成し、送信データに対して任意にＳＳＣの適用が選択可能な半導体装置、受信機、送信機、送受信機及び通信システムが、提供される。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態の概要を説明するための図である。
【図２】デジタルシリアル伝送方式を用いる送受信機における受信データと送信データの一例を示す図である。
【図３】本発明の第１の実施形態に係る通信システムの一例を示す図である。
【図４】図３に示すデバイス２の内部構成の一例を示す図である。
【図５】図４に示すデジタルＣＤＲ１３と周波数誤差調整器１４の内部構成の一例を示す図である。
【図６】図５に示す位相検出器２１の内部構成の一例を示す図である。
【図７】図５に示す第２の積分器２３及びパターン発生器２４の内部構成の一例を示す図である。
【図８】デバイス２の校正モードの動作の一例を示すフローチャートである。
【図９】校正モードにおける制御信号と送受信データの一例を示す図である。
【図１０】通常動作モードにおける制御信号と送受信データの一例を示す図である。
【図１１】通常動作モードにおける制御信号と送受信データの一例を示す図である。
【図１２】本発明の第２の実施形態に係るデバイス３の内部構成の一例を示す図である。
【図１３】デバイス３の校正モードにおける動作の一例を示すフローチャートである。
【図１４】校正モードにおける制御信号と送受信データの一例を示す図である。
【図１５】シリアルＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）インターフェースを前提とした周波数偏差の一例を示す図である。
【図１６】本発明の第４の実施形態に係るデバイス４の内部構成の一例を示す図である。
【図１７】デバイス４の初期起動の一例を示すフローチャートである。
【図１８】デバイス４の初期起動時における制御信号と送受信データの一例を示す図である。
【図１９】デバイス４の初期起動時における制御信号と送受信データの一例を示す図である。
【発明を実施するための形態】
【００２１】
初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。
【００２２】
上述のように、受信データと動作クロックの周波数誤差に基づいて送信クロックを生成する場合に、送信データにＳＳＣが適用されるか否かは受信データにＳＳＣが適用されているか否かに依存する。従って、受信データにＳＳＣが適用されてなければ、送信データもＳＳＣ非適用とならざるを得ず、送信データに対して単独で、ＳＳＣを適用することができないという問題がある。そのため、周波数誤差に基づく送信クロックを生成し、送信データに対して任意にＳＳＣの適用が選択可能な半導体装置、受信機、送信機、送受信機及び通信システムが、望まれる。
【００２３】
そこで、一例として図１に示す半導体装置を提供する。図１に示す半導体装置は、受信信号を入力し、動作クロック信号に基づいて受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、受信信号から取り出したクロック信号と動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、周波数誤差信号を記憶する周波数誤差信号記憶部と、周波数誤差信号に基づいて動作クロック信号の周波数を制御する動作クロック生成部と、周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、動作クロック生成部が生成する動作クロック信号をスペクトラム拡散させて変動させるＳＳＣＧ部と、を備えている。
【００２４】
ここで、受信データにＳＳＣが適用されていない場合、受信データから再生した受信クロックと動作クロックの周波数には誤差が生じている。互いのクロックを生成する際に使用するクロック生成源（水晶発振子等）の精度に差が存在するためである。そこで、周波数誤差調整部により、受信クロックと動作クロックの周波数誤差信号を生成し、動作クロックを生成する動作クロック生成部にフィードバックする。動作クロック生成部では、周波数誤差を減少させる方向に動作クロックの周波数を制御することで、受信クロックに動作クロックを追従させる。
【００２５】
一方、受信クロックの周波数が変動すれば（受信データにＳＳＣが適用されていれば）、その受信クロックに追従する動作クロックの周波数も変動する（送信データにもＳＳＣが適用される）。しかし、受信データにＳＳＣが適用されていなければ、送信データにＳＳＣを適用することができない。そこで、データの送受信を行う前に、クロックアンドデータリカバリ部、周波数誤差調整部、動作クロック生成部を動作させ、上述の周波数誤差信号を生成する。生成された周波数誤差信号の値を、周波数誤差信号記憶部に記憶する。動作クロック生成部は、この周波数誤差信号記憶部に記憶された周波数誤差に基づいて動作クロックを生成すれば、受信クロックの周波数とほぼ一致する周波数を持つ動作クロックを生成することができる（受信クロックに動作クロックを追従させたときの周波数と同じ周波数となる）。
【００２６】
さらに、受信データにＳＳＣが適用されていない場合には、受信データから再生した受信クロックに動作クロックを追従させず、ＳＳＣＧ部が、動作クロックをスペクトラム拡散させる際に、周波数誤差信号記憶部に記憶した周波数誤差信号の値が示す周波数をオフセットし、動作クロック生成部を動作させる（動作クロックを生成させる）。その結果、受信データにＳＳＣが適用されていない場合であっても、受信データと動作クロックの周波数誤差を解消し、かつ、動作クロックをスペクトラム拡散させて、その周波数を変動させることができる。
【００２７】
また、何らかの理由によって、送信データに対するＳＳＣの適用を望まない場合が考えられる。このような場合には、動作クロック生成部は、周波数誤差信号記憶部に記憶された周波数誤差に基づいて動作クロックを生成し、受信データから再生した受信クロックに動作クロックを追従させない。さらに、ＳＳＣＧ部による動作クロックのスペクトラム拡散も行わない。すると、受信データＲＤにＳＳＣが適用されているか否かに関わらず、送信データに対してＳＳＣを非適用としつつ、受信クロックの周波数とほぼ一致する周波数を持つ動作クロックを生成することができる。即ち、送信データに対して任意にＳＳＣの適用が選択可能な半導体装置が提供できる。
【００２８】
本発明において下記の形態が可能である。
【００２９】
［形態１］上記第１の視点に係る半導体装置のとおりである。
【００３０】
［形態２］前記周波数誤差信号記憶部が不揮発性メモリを備え、前記不揮発性メモリに前記周波数誤差信号を記憶することが好ましい。
【００３１】
［形態３］前記半導体装置は、前記受信信号から前記クロックアンドデータリカバリ部がシリアルに取り出した前記データ信号をパラレルデータ信号に変換するデシリアライザと、をさらに備えることが好ましい。
【００３２】
［形態４］前記半導体装置は、一定の期間、前記周波数誤差信号の最大値と最小値とを求め、前記最大値と最小値との差が一定以内になったときに前記周波数誤差信号を前記周波数誤差信号記憶部に記憶する周波数誤差信号更新制御部をさらに備えることが好ましい。
【００３３】
［形態５］前記半導体装置は、一定の期間の前記周波数誤差信号の最大値と最小値と平均値とを求め、前記平均値を前記周波数誤差信号記憶部に記憶し、前記ＳＳＣＧ部は、前記最大値と最小値との差が一定の値以内の場合には、前記周波数誤差信号記憶部が記憶する周波数誤差信号に代えて、前記周波数誤差信号記憶部が記憶する前記平均値に基づいて、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散し、前記最大値と最小値との差が前記一定の値を超える場合には、前記動作クロック生成部が生成する前記動作クロック信号をスペクトラム拡散しないことが好ましい。
【００３４】
［形態６］前記半導体装置は、周波数誤差信号記憶モードを備え、前記周波数誤差信号記憶モードに設定された場合に、前記周波数誤差信号記憶部を書込み可能に制御することが好ましい。
【００３５】
［形態７］前記半導体装置は、前記クロックアンドデータリカバリ部と、前記周波数誤差調整部と、前記周波数誤差信号記憶部と、前記ＳＳＣＧ部と、前記動作クロック生成部と、が同一半導体基板の上に形成されていることが好ましい。
【００３６】
［形態８］前記半導体装置は、さらに、前記動作クロック信号に同期してデータをシリアルに出力する送信部を備えることが好ましい。
【００３７】
［形態９］前記半導体装置は、出力するデータ信号を前記動作クロック信号に同期してシリアルデータ信号に変換し送信信号を生成するシリアライザをさらに備えることが好ましい。
【００３８】
［形態１０］前記受信信号の送受信は、シリアルＡＴＡ規格に準拠することが好ましい。
【００３９】
［形態１１］上記第２の視点に係る受信機のとおりである。
【００４０】
［形態１２］上記第３の視点に係る送信機のとおりである。
【００４１】
［形態１３］上記第４の視点に係る送受信機のとおりである。
【００４２】
［形態１４］上記第５の視点に係る通信システムのとおりである。
【００４３】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００４４】
［第１の実施形態］
本発明の第１の実施形態について、図面を用いてより詳細に説明する。図３は、本実施形態に係る通信システムの一例を示す図である。
【００４５】
図３に示す通信システムは、ホスト１とデバイス（半導体装置）２から構成されている。ホスト１とデバイス２は、デジタルシリアル伝送方式により、双方向の通信を実現する。ホスト１は、高精度なクロック生成源を用いてデータ送信に使用するクロックを生成し、送信データにクロックを重畳させて、デバイス２にデータを送信する。
【００４６】
さらに、ホスト１では、ＳＳＣＧ回路を使用して、データ送信時に使用するクロックのスペクトラムを拡散している（クロックの周波数を変動させている）。一方、デバイス２では、ホスト１が使用するクロックと比較すれば低精度なクロック生成源を用いて、ホスト１とデータの送受信を行うための送信クロック（上述の動作クロック信号に相当する）を生成する。
【００４７】
ここで、ホスト１で使用する高精度なクロックの生成に水晶発振子を使用し、デバイス２で使用する低精度なクロックの生成にセラミック発振子を使用することが考えられる。セラミック発振子は低精度であるが、コストが安価であるという利点を持つ。なお、上述のとおり、ホスト１とデバイス２間では双方向の通信が行われるが、説明の便宜上、デバイス２が受け付ける信号をＲＸ、デバイス２が出力する信号をＴＸと定める。
【００４８】
ホスト１では、水晶発振子等で生成した高精度なクロックのスペクトラムを、特許文献１で開示されたＳＳＣＧ回路を用いて拡散し、データの送受信を行う。ホスト１の更なる説明は省略する。
【００４９】
以下、デバイス２の構成及び動作を中心に説明する。
【００５０】
図４は、図３に示すデバイス２の内部構成の一例を示す図である。
【００５１】
デバイス２は、受信回路１０と、基準信号生成器１１と、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１２と、クロックアンドデータリカバリ回路（例えば、デジタルＣＤＲ）１３と、周波数誤差調整器１４と、デシリアライザ１５と、シリアライザ１６と、送信回路１７と、ＭＵＸ回路１８と、ＳＳＣＧ回路１９と、不揮発性メモリ２０から構成されている。
【００５２】
デバイス２では、受信回路１０と、デジタルＣＤＲ１３とデシリアライザ１５により受信系の回路が構成されている。さらに、シリアライザ１６と送信回路１７により送信系の回路が構成されている。
【００５３】
受信回路１０は、入力バッファとして機能する回路である。受信回路１０は、受信信号ＲＸｉｎを受信して後段回路に受信データＲＤとして伝達する。受信回路１０には、伝送路の周波数特性を補正するイコライザー回路が含まれる場合もある。
【００５４】
基準信号生成器１１は、セラミック発振子と共に発振回路を構成し、セラミック発振子により生成される発振信号ＯＳＣに基づき基準クロックＦｓｒｃを生成する。
【００５５】
ＰＬＬ回路１２は、周波数誤差調整器１４が出力する周波数調整信号Ｆａｄｊ、又は、ＳＳＣＧ回路１９が出力するＳＳＣ制御信号Ｓａｄｊを受け付ける。ＰＬＬ回路１２に、周波数調整信号Ｆａｄｊ、又は、ＳＳＣ制御信号Ｓａｄｊのいずれかを入力するかは、ＭＵＸ回路１８で切り替える。ＰＬＬ回路１２は、周波数調整信号Ｆａｄｊ、又は、ＳＳＣ制御信号Ｓａｄｊに基づいて、分周比を制御し、送信クロックＣＬＫを生成する。送信クロックＣＬＫは、デジタルＣＤＲ１３とシリアライザ１６に出力される。
【００５６】
デジタルＣＤＲ１３は、受信データＲＤと送信クロックＣＬＫを受け付ける。本実施形態ではクロックアンドデータリカバリ回路１３としてデジタルＣＤＲを用いる。デジタルＣＤＲ１３は、２値情報を扱う論理回路で構成され、出力信号として２値で情報を示すデジタル信号を出力する。デジタルＣＤＲ１３は、送信クロックＣＬＫから生成される受信クロックＲＣＬＫと受信データＲＤと間の位相の進み又は遅れを示す位相差信号を生成する。また、デジタルＣＤＲ１３は、受信クロックＲＣＬＫの位相を受信データＲＤの位相に追従させる制御を行う位相追従ループと、受信クロックＲＣＬＫの周波数を受信データＲＤの周波数に追従させる制御を行う周波数追従ループと、を有する。そして、デジタルＣＤＲ１３は、受信データＲＤからデータ信号Ｓｏｕｔ及びデータ信号Ｓｏｕｔに対応する同期クロックＳＣＬＫの抽出と、受信クロックＲＣＬＫの位相及び周波数の制御と、を行う。
【００５７】
周波数誤差調整器１４は、周波数差信号ＦＰに応じて周波数調整信号Ｆａｄｊを生成する。また、周波数誤差調整器１４は、周波数差信号ＦＰに応じて、周波数調整信号Ｆａｄｊにより示される値を増減させる。周波数誤差調整器１４の活性・非活性は、周波数誤差調整イネーブル信号Ａｄｊｅｎに基づき定まる。
【００５８】
デジタルＣＤＲ１３、周波数誤差調整器１４及びＰＬＬ回路１２の詳細については後述する。
【００５９】
デシリアライザ１５は、同期クロックＳＣＬＫに基づいて、シリアルデータとして入力されるデータ信号Ｓｏｕｔをパラレルデータに変換する。パラレルデータとして出力されるデータ信号をＰｏｕｔと表記する。
【００６０】
シリアライザ１６は、パラレルデータとして与えられるデータ信号Ｐｉｎを送信クロックＣＬＫに基づきシリアルデータに変換する。シリアル化された送信データをＴＤと表記する。送信回路１７は、出力バッファである。送信回路１７は、送信データＴＤを電力増幅して送信信号ＴＸｏｕｔとして出力する。
【００６１】
ＭＵＸ回路１８は、周波数誤差調整イネーブル信号Ａｄｊｅｎに基づき、周波数調整信号Ｆａｄｊ、又は、ＳＳＣ制御信号ＳａｄｊのいずれかをＰＬＬ回路１２に出力する。
【００６２】
ＳＳＣＧ回路１９は、特許文献１が開示するΔΣ変調器等を用いて、ＰＬＬ回路１２の分周比を制御し、ＳＳＣを実現する。ＳＳＣＧ回路１９が生成するＳＳＣ制御信号Ｓａｄｊは、ＭＵＸ回路１８に出力される。また、ＳＳＣＧ回路１９は、ＳＳＣＧイネーブル信号Ｓｓｃｅｎに基づき、活性・非活性が定まる。
【００６３】
不揮発性メモリ２０は、Ｌｏａｄ信号がアクティブになる際に入力されている周波数調整信号Ｆａｄｊを記憶する。不揮発性メモリ２０に記憶された周波数調整信号Ｆａｄｊは、周波数調整信号ＭａｄｊとしてＳＳＣＧ回路１９から読み出し可能である。
【００６４】
本実施形態に係るデバイス２は、送信クロックに同期したデータ信号により通信を行う。この際、送信クロックとして単一周波数の信号を用いた場合、不要輻射のピークが増大し、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）特性が悪化する。そこで、本実施形態に係るデバイス２では、送信クロックとしてＳＳＣを用いたデータ信号を受信することができる。このようなことから、デバイス２内のデジタルＣＤＲ１３には、同期クロックＳＣＬＫの周波数をスペクトラム拡散に伴う変動に追従させる必要がある。デジタルＣＤＲ１３では、追従動作を行うために周波数追従ループを有する。そして、デバイス２では、このデジタルＣＤＲ１３において生成される信号に基づきＰＬＬ回路１２を制御し、送信クロックＣＬＫの周波数制御を行う。
【００６５】
次に、デジタルＣＤＲ１３の構成について詳細に説明する。
【００６６】
図５は、デジタルＣＤＲ１３及び周波数誤差調整器１４の内部構成の一例を示す図である。
【００６７】
デジタルＣＤＲ１３は、位相検出器２１と、第１の積分器２２と、第２の積分器２３と、パターン発生器２４と、混合器２５と、位相補間器２６から構成される。
【００６８】
デジタルＣＤＲ１３では、位相検出器２１、第１の積分器２２、混合器２５及び位相補間器２６により位相追従ループを構成する。さらに、デジタルＣＤＲ１３では、位相検出器２１、第１の積分器２２、第２の積分器２３、パターン発生器２４、混合器２５及び位相補間器２６により周波数追従ループを構成する。そして、第２の積分器２３の出力を周波数差信号ＦＰとして用いる。
【００６９】
位相検出器２１は、受信クロックＲＣＬＫと受信データＲＤとの位相差を検出して位相差信号により示される極性値を更新する。また、位相検出器２１は、受信クロックＲＣＬＫを同期クロックＳＣＬＫとして出力すると共に、受信データＲＤからデータ信号Ｓｏｕｔを抽出する。より具体的には、位相検出器２１には、同期クロックＳＣＬＫとして用いられる受信クロックＲＣＬＫが入力される。この受信クロックＲＣＬＫは、第１の受信クロックＲＣＬＫ１と第２の受信クロックＲＣＬＫ３を含む。第２の受信クロックＲＣＬＫ３は、第１の受信クロックＲＣＬＫ１とは位相が１８０°異なる。位相検出器２１は、位相差信号としてアップ信号ＵＰ１とダウン信号ＤＯＷＮ１を出力する。位相検出器２１は、同期クロックＳＣＬＫ（例えば、第１の受信クロックＲＣＬＫ１）の位相が受信データＲＤの位相より遅れている場合にアップ信号ＵＰ１を第１の論理レベル（例えば、ハイレベル）とし、ダウン信号ＤＯＷＮ１を第２の論理レベル（例えば、ロウレベル）とする。また、位相検出器２１は、同期クロックＳＣＬＫの位相が受信データＲＤの位相より進んでいる場合にＵＰ１信号をロウレベルとし、ＤＯＷＮ１信号をハイレベルとする。
【００７０】
ここで、位相検出器２１のブロック図を図６に示す。図６に示すように、位相検出器２１は、論理回路のみにより構成される。図６は、１．５ＧＨｚの２相クロックで１．５Ｇｂｐｓのデータを受信する場合の構成の一例である。位相検出器２１は、第１のフリップフロップ４１と、第２のフリップフロップ４２と、第３のフリップフロップ４３と、ラッチ４４と、第１の排他的論理和回路（ＸＯＲ）４５と、第２の排他的論理和回路（ＸＯＲ）４６と、第１のデマルチプレクサ（ＤＥＭＵＸ回路）４７と、第２のデマルチプレクサ（ＤＥＭＵＸ回路）４８と、第１のＯＲ回路４９と、第２のＯＲ回路５０と、第１のインバータ５１と、第２のインバータ５２と、第１のＡＮＤ回路５３と、第２のＡＮＤ回路５４から構成される。
【００７１】
第１のフリップフロップ４１は、受信データＲＤをデータ入力端子に入力し、受信クロックＲＣＬＫ１をクロック端子に受ける。第１のフリップフロップ４１は、エッジトリガーのフリップフロップである。第２のフリップフロップ４２は、受信データＲＤをデータ入力端子に入力し、受信クロックＲＣＬＫ１と逆相の受信クロックＲＣＬＫ３をクロック端子に受ける。第３のフリップフロップ４３は、第１のフリップフロップ４１の出力ｑ１をデータ入力端子に入力し、受信クロックＲＣＬＫ１をクロック端子に受ける。ラッチ４４は、第２のフリップフロップ４２の出力ｑ３をデータ入力端子に入力し、受信クロックＲＣＬＫ１をクロック端子に受ける。ラッチ４４は、スルーラッチである。
【００７２】
第１の排他的論理和回路（ＸＯＲ）４５は、第１のフリップフロップ４１の出力ｑ１と、ラッチ４４の出力ｑ３１を入力とする。第２の排他的論理和回路（ＸＯＲ）４６は、第３のフリップフロップ４３の出力ｑ１１と、ラッチ４４の出力ｑ３１を入力とする。第１、第２のデマルチプレクサ（ＤＥＭＵＸ回路）４７、４８は、それぞれ第１、第２の排他的論理和回路（ＸＯＲ）４５、４６の出力をシリアル入力してパラレル出力する。第１のＯＲ回路４９は、第１のデマルチプレクサ４７の出力の論理和をとる。第２のＯＲ回路５０は、第２のデマルチプレクサ４８の出力の論理和をとる。第１のインバータ５１は、第２のＯＲ回路の出力の反転出力を出力する。第２のインバータ５２は、第１のＯＲ回路の出力の反転出力を出力する。第１のＡＮＤ回路５３は、第１のＯＲ回路４９の出力と、インバータ５２を介して出力される第２のＯＲ回路５０の反転出力と、の論理積をとる。第２のＡＮＤ回路５４は、第２のＯＲ回路５０の出力と、第１のＯＲ回路４９の出力の反転出力と、の論理積をとる。第１のフリップフロップ４１の出力ｑ１はデータ信号Ｓｏｕｔとして出力される。また、受信クロックＲＣＬＫ１は、同期クロックＳＣＬＫとして出力される。
【００７３】
位相検出器２１は、上記の構成により、受信データＲＤの変化タイミングが受信クロックＲＣＬＫ１の立ち上がりと受信クロックＲＣＬＫ３の立ち上がりの間にあれば、アップ信号ＵＰ１をハイレベルとし、ダウン信号ＤＯＷＮ１をロウレベルとする。一方、位相検出器２１は、受信データＲＤの変化タイミングが受信クロックＲＣＬＫ３の立ち上がりと受信クロックＲＣＬＫ１の立ち上がりの間にあれば、アップ信号ＵＰ１をロウレベルとし、ダウン信号ＤＯＷＮ１をハイレベルとする。また、デマルチプレクサが２パラレル出力の場合、位相検出器２１の後段に接続される回路に供給されるクロック（不図示）は、位相検出器２１に入力される受信クロックの１／２の周波数となる。
【００７４】
続いて、位相検出器２１の後段に接続される回路について説明する。第１の積分器２２は、位相差信号（例えば、アップ信号ＵＰ１及びダウン信号ＤＯＷＮ１）に基づき第１のカウント値を増減させ、第１のカウント値が所定の値に達したことに応じてアップ信号ＵＰ２又はダウン信号ＤＯＷＮ２を出力する。つまり、第１の積分器２２は、位相差信号により示される極性値を積分する。なお、アップ信号ＵＰ２は、第１のアップ信号であって、ダウン信号ＤＯＷＮ２は第１のダウン信号である。
【００７５】
具体的には、第１の積分器２２として、アップダウンカウンタが用いられる。この第１の積分器２２は、カウント上限値とカウント下限値とが設定されている。そして、第１の積分器２２は、アップ信号ＵＰ１がハイレベルであれば、クロックに応じて第１のカウント値を増加させる。一方、第１の積分器２２は、ダウン信号ＤＯＷＮ１がハイレベルであれば、クロックに応じて第１のカウント値を減少させる。そして、第１の積分器２２は、第１のカウント値がカウント上限値に達するとアップ信号ＵＰ２をハイレベルとし、第１のカウント値がカウント下限値に達するとダウン信号ＤＯＷＮ２をハイレベルとする。
【００７６】
第２の積分器２３は、アップ信号ＵＰ２及びダウン信号ＤＯＷＮ２に基づきカウント値を増減させ、当該カウント値を周波数差信号ＦＰとして出力する。より具体的には、第２の積分器２３は、アップダウンカウンタにより構成される。この第２の積分器２３は、アップ信号ＵＰ１がハイレベルであれば、クロックに応じて第２のカウント値を増加させる。一方、第２の積分器２３は、ダウン信号ＤＯＷＮ１がハイレベルであれば、クロックに応じて第２のカウント値を減少させる。そして、第２の積分器２３は、第２のカウント値を周波数差信号ＦＰとして出力する。なお、本実施形態に係る第２の積分器２３は、アップ信号ＵＰ２及びダウン信号ＤＯＷＮ２を積分して中間周波数差信号を生成し、この中間周波数差信号に基づき第２のカウント値を増減させる構成を有する。
【００７７】
パターン発生器２４は、周波数差信号ＦＰに基づき所定の間隔でアップ信号ＵＰ３及びのダウン信号ＤＯＷＮ３を生成する。アップ信号ＵＰ３は第２のアップ信号であり、ダウン信号ＤＯＷＮ３は第２のダウン信号である。
【００７８】
ここで、第２の積分器２３及びパターン発生器２４の詳細なブロック図を図７に示す。図７を参照して第２の積分器２３及びパターン発生器２４の詳細について説明する。図７に示すように、第２の積分器２３は、アップダウンカウンタ６１及びアップダウンカウンタ６２を有する。また、パターン発生器２４は、カウンタ６３及びデコーダ６４を有する。
【００７９】
アップダウンカウンタ６１は、カウント上限値とカウント下限値とが設定されている。そして、アップダウンカウンタ６１は、アップ信号ＵＰ２がハイレベルであれば、クロックに応じて積分値を増加させる。一方、アップダウンカウンタ６１は、ダウン信号ＤＯＷＮ２がハイレベルであれば、クロックに応じて積分値を減少させる。そして、アップダウンカウンタ６１は、積分値がカウント上限値に達するとアップ信号ＵＰ２ａをハイレベルとし、積分値がカウント下限値に達するとダウン信号ＤＯＷＮ２ａをハイレベルとする。
【００８０】
アップダウンカウンタ６２は、５ビットのカウント幅が設定されている場合、第２のカウント値として−３１〜＋３１の値を出力する。この第２のカウント値は周波数差信号ＦＰとなる。アップダウンカウンタ６２は、アップ信号ＵＰ２ａがハイレベルであれば、クロックに応じて第２のカウント値を増加させる。一方、アップダウンカウンタ６２は、ダウン信号ＤＯＷＮ２ａがハイレベルであれば、クロックに応じて第２のカウント値を減少させる。
【００８１】
カウンタ６３は、クロックをカウントする。カウンタ６３のカウント幅として５ビットが設定されている場合、カウンタ６３は、０〜３１のカウント値を出力する。なお、カウンタ６３は、０〜３１を循環的にカウントする。
【００８２】
デコーダ６４は、周波数差信号ＦＰにより示される値とカウンタ６３が出力するカウント値とよりアップ信号ＵＰ３とダウン信号ＤＯＷＮ３との論理値を決定する。なお、アップ信号ＵＰ２ａ＝１又はダウン信号ＤＯＷＮ２ａ＝１が連続した回数が多いほど、受信データＲＤと送信クロックＣＬＫの周波数の差が大きいことを示す。デコーダ６４は、周波数差信号ＦＰとカウンタ６３のカウント値に基づいて、受信データＲＤと送信クロックＣＬＫの周波数の差の大きさに比例する頻度で、アップ信号ＵＰ３＝１又はＤＯＷＮ３＝１を出力する。この処理は、例えばカウンタ６３のカウント値と、アップ／ダウン信号ＵＰ２ａ／ＤＯＷＮ２ａの組み合わせに対応した出力値（ＵＰ４／ＤＯＷＮ４）からなる真理値表に基づいて行われる。
【００８３】
混合器２５は、アップ信号ＵＰ２及びダウン信号ＤＯＷＮ２と、アップ信号ＵＰ３及びダウン信号ＤＯＷＮ３と、に基づき位相選択信号を生成する。この位相選択信号は、アップ信号ＵＰ４及びダウン信号ＤＯＷＮ４により構成される。位相補間器２６は、送信クロックの位相を補間して位相選択信号により指定される位相に相当するクロック信号を受信クロックＲＣＬＫとして出力する。なお、本実施形態では、位相検出器２１が受信クロックとして、互いに１８０°位相が異なる２つのクロック信号を用いるため、位相補間器２６が出力する受信クロックＲＣＬＫには２つの信号が含まれる。しかし、受信クロックＲＣＬＫとして出力するクロック信号の個数及びその位相差は、位相検出器２１の構成に応じて調節することができる。
【００８４】
続いて、周波数誤差調整器１４について説明する。図５に示すように、周波数誤差調整器１４は、加算器３１、遅延回路３２、乗算器３３、スイッチ３４を有する。加算器３１は、遅延回路３２の出力により示される値と周波数差信号ＦＰにより示される値とを加算して出力する。遅延回路３２は、加算器３１の出力信号を保持し、１クロック遅延させて加算器３１に出力する。乗算器３３は、加算器３１の出力信号により示される値と、外部から与えられるゲイン信号で示される値と、を乗算することで加算器３１の出力信号と送信クロックの周波数補正度合いとの関係を調整する。乗算器３３の出力信号は、周波数調整信号Ｆａｄｊとなる。つまり、周波数誤差調整器１４では、周波数差信号ＦＰにより示される値を動作開始時点から積分していくことで周波数調整信号Ｆａｄｊにより示される値を増減させる。なお、スイッチ３４は加算器３１の前段に配置される。スイッチ３４は、周波数誤差調整イネーブル信号Ａｄｊｅｎに応じて、導通・非導通が切り替わる。より具体的には、周波数誤差調整イネーブル信号Ａｄｊｅｎがアクティブの際には、周波数差信号ＦＰを加算器３１に供給し、周波数誤差調整器１４を活性化する。一方、周波数誤差調整イネーブル信号Ａｄｊｅｎがアクティブでなければ、周波数差信号ＦＰを遮断し、周波数誤差調整器１４を非活性化する。
【００８５】
ＰＬＬ回路１２は、帰還回路を備え、当該帰還回路により基準クロックＦｓｒｃを逓倍することで、送信クロックＣＬＫを生成する。そして、ＰＬＬ回路１２は、帰還回路中に備えられた分周器の分周比を周波数調整信号Ｆａｄｊ、又は、ＳＳＣ制御信号Ｓａｄｊにより調節することで送信クロックＣＬＫの周波数を制御する。
【００８６】
次に、デバイス２の動作について説明する。
【００８７】
デバイス２には、通常動作モードと校正モードの２つが存在する。
【００８８】
通常動作モードは、ホスト１との間でデータの送受信を行うモードである。通常動作モードには、受信データＲＤ及び送信データＴＤの双方にＳＳＣが適用になる場合と、送信データＴＤのみにＳＳＣが適用になる場合と、受信データＲＤ及び送信データＴＤのいずれにおいてもＳＳＣが適用にならない場合と、受信データＲＤのみにＳＳＣが適用になる場合と、が存在する。
【００８９】
受信データＲＤ及び送信データＴＤの双方にＳＳＣが適用になる場合とは、ホスト１が送信するデータ（受信データＲＤ）に重畳されたクロックに対して、スペクトラム拡散し（受信データＲＤにＳＳＣを適用し）、デバイス２側ではＳＳＣが適用された受信データＲＤから再生した受信クロックＲＣＬＫに送信クロックＣＬＫを追従させることで、送信データＴＤにもＳＳＣが適用になる場合である。この場合には、ＳＳＣＧ回路１９や不揮発性メモリ２０に記憶されたデータを使用することはない。受信データＲＤにＳＳＣが適用されていれば、必然的に送信データＴＤにもＳＳＣが適用されるからである。
【００９０】
一方、送信データＴＤのみにＳＳＣを適用する場合には、ＳＳＣＧ回路１９と不揮発性メモリ２０に記憶されたデータを使用する。この際に、不揮発性メモリ２０に記憶するデータを生成するモードが、校正モードである。
【００９１】
校正モードでは、ホスト１、又は、クロックジェネレータ等から、スペクトラム拡散されていないクロックが重畳された受信信号ＲＸｉｎを、デバイス２に入力する。この受信信号ＲＸｉｎと送信クロックＣＬＫの周波数が一致する周波数調整信号Ｆａｄｊの値を不揮発性メモリ２０に記憶する。なお、不揮発性メモリ２０に記憶する際の周波数調整信号Ｆａｄｊの値を周波数調整値Ｎａｄｊとする。
【００９２】
送信データＴＤのみにＳＳＣを適用する場合には、この不揮発性メモリ２０に記憶された周波数調整値Ｎａｄｊを使って、ＳＳＣＧ回路１９からＰＬＬ回路１２の分周比を制御する。即ち、送信データＴＤのみにＳＳＣを適用する場合には、受信データＲＤにはＳＳＣが適用されておらず、ＰＬＬ回路１２において、送信クロックＣＬＫを受信クロックＲＣＬＫに追従させることはできない。そこで、校正モードにおいて、受信クロックＲＣＬＫに送信クロックＣＬＫを追従させるために必要な周波数調整信号Ｆａｄｊを特定し、不揮発性メモリ２０に記憶する。その後、通常動作モード時には、ＰＬＬ回路１２により、受信クロックＲＣＬＫに送信クロックＣＬＫを追従させるのではなく、ＳＳＣＧ回路１９により、校正モードで不揮発性メモリ２０に記憶した情報（周波数調整値Ｎａｄｊ）に基づき、送信クロックＣＬＫのスペクトラムを拡散する。その結果、受信クロックＲＣＬＫと送信クロックＣＬＫの周波数誤差を修正しつつ、送信クロックＣＬＫに対してＳＳＣを適用することができる。
【００９３】
受信データＲＤ及び送信データＴＤのいずれにおいてもＳＳＣが適用にならない場合とは、受信クロックＲＣＬＫにＳＳＣが適用されていない状態、かつ、デバイス２でもＳＳＣＧ回路１９を動作させない場合である。
【００９４】
受信データＲＤのみにＳＳＣが適用になる場合とは、受信クロックＲＣＬＫにＳＳＣが適用されているが、送信データＴＤにはＳＳＣが適用されていない場合である。つまり、デバイス２のＳＳＣＧ回路１９を動作させない場合である。
【００９５】
以下、これらの各モードの動作について詳細に説明する。
【００９６】
初めに、受信データＲＤ及び送信データＴＤの双方にＳＳＣが適用になる場合について説明する。
【００９７】
この場合には、ＰＬＬ回路１２、デジタルＣＤＲ１３及び周波数誤差調整器１４が動作することによって、ＳＳＣが適用された受信データＲＤに送信クロックＣＬＫを追従させる。受信データＲＤ自身にＳＳＣが適用になっているため、デバイス２側で重ねて送信データＴＤにＳＳＣを適用しなくても、送信データＴＤにはＳＳＣが適用されることになる。
【００９８】
以下、ＰＬＬ回路１２、デジタルＣＤＲ１３及び周波数誤差調整器１４の動作について説明する。デジタルＣＤＲ１３では、位相検出器２１により受信データＲＤと受信クロックＲＣＬＫとの位相を比較する。受信クロックＲＣＬＫは、複数のクロック信号を含むが、複数のクロック信号のうち一のクロック信号が同期クロックＳＣＬＫとして用いられる。そして、位相検出器２１は、同期クロックＳＣＬＫが受信データＲＤより遅れているか進んでいるかを示すアップ信号ＵＰ１及びダウン信号ＤＯＷＮ１を出力する。
【００９９】
アップ信号ＵＰ１及びダウン信号ＤＯＷＮ１は第１の積分器２２で平均化される。そして、第１の積分器２２は、平均化処理に基づきアップ信号ＵＰ２及びダウン信号ＤＯＷＮ２を出力する。アップ信号ＵＰ２及びダウン信号ＤＯＷＮ２は、混合器２５に入力される。混合器２５は、アップ信号ＵＰ２及びダウン信号ＤＯＷＮ２に基づきアップ信号ＵＰ４及びダウン信号ＤＯＷＮ４を制御することで、受信クロックＲＣＬＫの位相を補正する。これにより、デジタルＣＤＲ１３は、受信クロックＲＣＬＫの位相を受信データＲＤの位相に近づけるように位相制御を行う。
【０１００】
さらに、デジタルＣＤＲ１３は、受信データＲＤの周波数と受信クロックＲＣＬＫの周波数が異なる、つまり、受信データＲＤの周波数と送信クロックＣＬＫの周波数が異なるとき、周波数差信号ＦＰによりこの周波数差を補正する。
【０１０１】
まず、受信データＲＤの周波数が受信クロックＲＣＬＫの周波数よりも低い場合、デジタルＣＤＲ１３は、位相補間器２６のクロック選択方法により受信クロックＲＣＬＫの周波数を低くする。また、デジタルＣＤＲ１３が出力する周波数差信号ＦＰにより周波数誤差調整器１４及びＰＬＬ回路１２が送信クロックＣＬＫの周波数を低くする。
【０１０２】
この場合、位相検出器２１は、受信データＲＤの位相に比べて受信クロックＲＣＬＫの位相が進んでいることを検出し、ダウン信号ＤＯＷＮ１をハイレベルとする。そして、第１の積分器２２は、ダウン信号ＤＯＷＮ１が連続することでダウン信号ＤＯＷＮ２をハイレベルとする。このダウン信号ＤＯＷＮ２に基づき位相補間器２６では、受信クロックＲＣＬＫの位相を遅らせる。しかしながら、この位相制御処理によってもダウン信号ＤＯＷＮ１がロウレベルとならない場合、ダウン信号ＤＯＷＮ２がハイレベルとなる期間がさらに長くなり、第２の積分器２３で生成される周波数差信号ＦＰで示される値が減少する。
【０１０３】
パターン発生器２４は、周波数差信号ＦＰで示される値が小さいほどダウン信号ＤＯＷＮ３をハイレベルとする頻度を高くし、周波数差信号ＦＰで示される値が大きいほどアップ信号ＵＰ３をハイレベルとする頻度を高くする。つまり、位相検出器２１においてダウン信号ＤＯＷＮ１がハイレベルとなる期間が長くなるとパターン発生器２４が出力するダウン信号ＤＯＷＮ３がハイレベルとなる期間も長くなる。そして、ダウン信号ＤＯＷＮ２とダウン信号ＤＯＷＮ３がともにハイレベルとなると、混合器２５は、ダウン信号ＤＯＷＮ４をハイレベルとする。これにより、位相補間器２６が出力する受信クロックＲＣＬＫの周波数は実質的に低くなる。そして、受信データＲＤの周波数と受信クロックＲＣＬＫの周波数が近づく（又は等しくなる）と、位相検出器２１から出力されるアップ信号ＵＰ１とダウン信号ＤＯＷＮ１は、ハイレベルとなる期間がほぼ等しくなり、受信クロックＲＣＬＫの周波数が安定状態となる。
【０１０４】
また、周波数差信号ＦＰが小さくなった場合、周波数誤差調整器１４により生成される周波数調整信号Ｆａｄｊで示される値も小さくなる。これにより、ＰＬＬ回路１２は、ＰＬＬ回路１２内の分周器の分周比を低くし、送信クロックＣＬＫの周波数を低下させる。送信クロックＣＬＫの周波数が低くなることで、送信クロックＣＬＫを補間した信号から生成される受信クロックＲＣＬＫの周波数も低くなる。
【０１０５】
一方、受信データＲＤの周波数が受信クロックＲＣＬＫの周波数よりも高い場合、位相検出器２１は、受信データＲＤの位相に比べて受信クロックＲＣＬＫの位相が遅れていることを検出し、アップ信号ＵＰ１をハイレベルとする。そして、第１の積分器２２は、アップ信号ＵＰ１が連続することでアップ信号２をハイレベルとする。このアップ信号ＵＰ２に基づき位相補間器２６では、受信クロックＲＣＬＫの位相を進める。しかしながら、この位相制御処理によってもアップ信号ＵＰ１がロウレベルとならない場合、アップ信号ＵＰ２がハイレベルとなる期間がさらに長くなり、第２の積分器２３で生成される周波数差信号ＦＰで示される値が増加する。
【０１０６】
パターン発生器２４は、周波数差信号ＦＰの値が大きいほどアップ信号ＵＰ３がハイレベルとなる期間を長くする。そして、アップ信号ＵＰ２とアップ信号ＵＰ３がともにハイレベルとなると、混合器２５は、アップ信号ＵＰ４をハイレベルとする。これにより、位相補間器２６が出力する受信クロックＲＣＬＫの周波数は実質的に高くなる。そして、受信データＲＤの周波数と受信クロックＲＣＬＫの周波数が近づく（又は等しくなる）と、位相検出器２１から出力されるアップ信号ＵＰ１とダウン信号ＤＯＷＮ１は、ハイレベルとなる期間がほぼ等しくなり、受信クロックＲＣＬＫの周波数が安定状態となる。
【０１０７】
また、周波数差信号ＦＰが大きくなった場合、周波数誤差調整器１４により生成される周波数調整信号Ｆａｄｊで示される値も大きくなる。これにより、ＰＬＬ回路１２は、ＰＬＬ回路１２内の分周器の分周比を高くし、送信クロックＣＬＫの周波数を増加させる。送信クロックＣＬＫの周波数が高くなることで、送信クロックＣＬＫを補間した信号から生成される受信クロックＲＣＬＫの周波数も高くなる。
【０１０８】
以上が、受信データＲＤ及び送信データＴＤの双方にＳＳＣが適用になる場合のデバイス２の動作である。以上の動作から明らかなとおり、受信データＲＤにＳＳＣが適用されていれば、受信クロックＲＣＬＫの周波数は変動する。周波数が変動した受信クロックＲＣＬＫに送信クロックＣＬＫが追従するようにＰＬＬ回路１２は動作するため、送信クロックＣＬＫを用いた送信データＴＤにもＳＳＣが適用される。しかし、受信データＲＤにＳＳＣが適用されていなければ、送信データＴＤにはＳＳＣは適用されない。
【０１０９】
そこで、ＳＳＣＧ回路１９を用いて、受信データＲＤにＳＳＣが適用されていない場合であっても、送信データＴＤにＳＳＣの適用を可能とする。
【０１１０】
次に、校正モードの動作について説明する。
【０１１１】
図８は、校正モードの動作の一例を示すフローチャートである。
【０１１２】
ステップＳ０１において、デバイス２に接続されたＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）等から、周波数誤差調整イネーブル信号Ａｄｊｅｎがアクティブ（例えば、ハイレベル）、ＳＳＣＧイネーブル信号Ｓｓｃｅｎが非アクティブ（例えば、ロウレベル）に設定される。
【０１１３】
周波数誤差調整イネーブル信号Ａｄｊｅｎがアクティブ、ＳＳＣＧイネーブル信号Ｓｓｃｅｎを非アクティブに設定されると、デバイス２は、上述の受信データＲＤと送信データＴＤにＳＳＣを適用する場合と同様の動作を開始する。
【０１１４】
即ち、外部に設けられたセラミック発振子により生成されたクロック信号ＯＳＣに基づき基準信号生成器１１で基準クロックＦｓｒｃを生成する。ＰＬＬ回路１２は、基準クロックＦｓｒｃを逓倍した送信クロックＣＬＫを出力する。一方、受信回路１０はＳＳＣが適用されておらず、かつ、十分高精度な受信信号ＲＸｉｎを受信し、受信データＲＤとしてデジタルＣＤＲ１３に出力する。デジタルＣＤＲ１３では、周波数差信号ＦＰを周波数誤差調整器１４に出力する。周波数誤差調整器１４では、周波数差信号ＦＰを積分し周波数調整信号Ｆａｄｊとして、ＰＬＬ回路１２に出力する（フィードバックする）。ＰＬＬ回路１２は周波数調整信号Ｆａｄｊに基づいて分周比を制御する。より具体的には、ＰＬＬ回路１２は、周波数調整信号Ｆａｄｊに相当する周波数分、送信クロックＣＬＫをずらして出力する。
【０１１５】
ステップＳ０２では、ステップＳ０１での状態を一定時間保持する。即ち、受信データＲＤと送信クロックＣＬＫの周波数が一致するまでの時間を確保する。
【０１１６】
図９は、校正モードにおける制御信号と送受信データＲＤの一例を示す図である。
【０１１７】
図９に示すように、校正モードの動作開始直後は、受信データＲＤと送信データＴＤの周波数が一致せず、周波数調整信号Ｆａｄｊの変動は大きい。しかし、受信データＲＤと送信データＴＤの周波数誤差が一定の範囲内に収束すると、周波数調整信号Ｆａｄｊの変動は停止する（時刻ｔ１）。時刻ｔ１以降の周波数調整信号Ｆａｄｊの値が周波数調整値Ｎａｄｊになる。さらに、時刻ｔ１からマージンを取り時刻ｔ２までステップＳ０１の状態を保持する。このようにして、受信データＲＤと送信データＴＤの周波数誤差の収束を確保する。
【０１１８】
ステップＳ０３では、一定時間経過後に、ＣＰＵ等からＬｏａｄ信号をアクティブにする。Ｌｏａｄ信号がアクティブにされた不揮発性メモリ２０では、その際の周波数調整値Ｎａｄｊを記憶する（ステップＳ０４）。以上が校正モードの動作である。
【０１１９】
次に、通常モード時であって、送信データＴＤのみにＳＳＣを適用する場合の動作について説明する。
【０１２０】
図１０は、通常動作モードにおける制御信号と送受信データの一例を示す図である。
【０１２１】
この場合には、周波数誤差調整イネーブル信号Ａｄｊｅｎを非アクティブ（例えば、ロウレベル）にする。同時に、ＳＳＣＧイネーブル信号Ｓｓｃｅｎをアクティブ（例えば、ハイレベル）にする。
【０１２２】
ＳＳＣＧイネーブル信号Ｓｓｃｅｎがアクティブな場合には、ＳＳＣＧ回路１９は、不揮発性メモリ２０に記憶された周波数調整値Ｎａｄｊを読み込む。周波数調整値Ｎａｄｊを読み込んだＳＳＣＧ回路１９は、周波数調整値Ｎａｄｊに相当する周波数をオフセットしてＳＳＣ制御信号Ｓａｄｊを生成する。ＰＬＬ回路１２は、ＳＳＣ制御信号Ｓａｄｊに基づき分周比を変更し、送信クロックＣＬＫを出力する。
【０１２３】
なお、何らかの理由により、送信データＴＤに対してＳＳＣを適用しない場合が想定される。そのような場合が、受信データＲＤ及び送信データＴＤのいずれにおいてもＳＳＣが適用にならない場合と、受信データＲＤのみにＳＳＣが適用になる場合である。
【０１２４】
受信データＲＤ及び送信データＴＤのいずれに対してもＳＳＣを適用しない場合には、ＳＳＣＧイネーブル信号Ｓｓｃｅｎを非アクティブにする。なお、後述する手段によって、デバイス２において、受信データＲＤにＳＳＣが適用されていないことを認識できた場合には、周波数誤差調整イネーブル信号Ａｄｊｅｎをアクティブにし、ＰＬＬ回路１２において、送信クロックＣＬＫを受信クロックＲＣＬＫに追従させることができる。又は、校正モードで決定され、不揮発性メモリ２０に記憶された周波数調整値Ｎａｄｊを使用して送信クロックを生成しても良い（この場合、周波数誤差調整イネーブル信号Ａｄｊｅｎは非アクティブ）。しかし、送信データＴＤにはＳＳＣを適用しないため、ＳＳＣＧイネーブル信号Ｓｓｃｅｎは非アクティブにする必要がある。
【０１２５】
受信データＲＤのみにＳＳＣが適用になる場合には、周波数誤差調整イネーブル信号Ａｄｊｅｎ及びＳＳＣＧイネーブル信号Ｓｓｃｅｎを共に非アクティブにする。この場合には、受信データＲＤにＳＳＣが適用されているため、周波数誤差調整イネーブル信号Ａｄｊｅｎを非アクティブとし、送信クロックＣＬＫを受信クロックＲＣＬＫに追従させない。送信クロックＣＬＫを受信クロックＲＣＬＫに追従させると、送信データＴＤにＳＳＣが適用されてしまうためである。さらに、ＳＳＣＧイネーブル信号Ｓｓｃｅｎを非アクティブにすることで、デバイス２の側でのＳＳＣ適用も行わない（図１１参照）。なお、周波数誤差調整イネーブル信号Ａｄｊｅｎ及びＳＳＣＧイネーブル信号Ｓｓｃｅｎを共に非アクティブにすることで、受信データＲＤに依存せず、送信データＴＤに対してＳＳＣを非適用とすることができる。
【０１２６】
なお、受信データＲＤにＳＳＣが適用されている場合に、重ねて送信データＴＤにＳＳＣを適用することは好ましくない。送信データＴＤの変調（拡散）幅が大きくなりすぎるためである。そのため、受信データＲＤにＳＳＣが適用されているか否かがデバイス２で判断できる必要があるが、そのための手段として、ホスト１から、ＳＳＣ適用の通知を受信データＲＤに書き込み、デバイス２ではその受信データＲＤに基づいて受信データＲＤに対するＳＳＣ適応・非適用を判断することが考えられる。
【０１２７】
若しくは、ホスト１とデバイス２の間を専用の信号線で接続し、ポートの状態でＳＳＣの状態を通知すること等が考えられる。
【０１２８】
以上のように、受信データＲＤと送信クロックＣＬＫの周波数誤差に基づき送信クロックＣＬＫを生成するデバイスにおいて、校正モード時の周波数調整値Ｎａｄｊを不揮発性メモリ２０に記憶する。そして、受信データＲＤにＳＳＣが適用されていない場合には、不揮発性メモリ２０に記憶された周波数調整値Ｎａｄｊを用いて、送信データＴＤに対してＳＳＣを適用する。その結果、送信クロックＣＬＫの生成において、低精度なセラミック発振子等を使用する場合であっても、高精度な送信クロックＣＬＫを生成し、送信データＴＤに対してＳＳＣを適用することができる。一方、受信クロックＲＣＬＫに送信クロックＣＬＫを追従させず（周波数誤差調整イネーブル信号Ａｄｊｅｎは非アクティブ）、かつ、ＳＳＣ回路１９を非活性（ＳＳＣＧイネーブル信号Ｓｓｃｅｎは非アクティブ）とすることで、受信データＲＤにＳＳＣが適用されているか否かに関わらず、送信データＴＤに対してＳＳＣを非適用とすることができる。即ち、送信データＴＤに対してＳＳＣを適用するか否かを任意に選択することができる。
【０１２９】
なお、本願と同一の出願人より、クロックアンドデータリカバリ回路において受信データと動作クロックとの周波数誤差に基づいて送信クロックの周波数を高速に補正する技術を開示した出願（特願２０１０−１９０６８６号）がなされている。上記の特願２０１０−１９０６８６号の開示は、本書に引用をもって繰り込むものとする。
【０１３０】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。
【０１３１】
図１２は、本実施形態に係るデバイス３の内部構成の一例を示す図である。図１２において図３と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１３２】
デバイス２とデバイス３の相違点は、周波数誤差調整器１４ａにおいて、予め定めた期間における周波数調整信号Ｆａｄｊの最大値（Ｆａｄｊ＿ｍａｘ）と、最小値（Ｆａｄｊ＿ｍｉｎ）を出力する点である。
【０１３３】
デバイス３の校正モード時において、受信データＲＤの周波数と送信クロックＣＬＫの周波数がほぼ一致していれば、周波数調整信号Ｆａｄｊの変動は少なく、安定した値が出力される。従って、予め定めた期間の周波数調整信号Ｆａｄｊの最大値Ｆａｄｊ_ｍａｘと最小値Ｆａｄｊ_ｍｉｎに着目すると、その差はほぼ０になる
【０１３４】
図１３は、デバイス３の校正モードにおける動作の一例を示すフローチャートである。
【０１３５】
本実施形態に係るデバイス３では、最大値Ｆａｄｊ_ｍａｘと最小値Ｆａｄｊ_ｍｉｎとの差が、予め定めた閾値ＴＨ以下に収束するか否かを判断する（ステップＳ１２）。その後、デバイス３を制御するＣＰＵ等からＬｏａｄ信号をアクティブに設定し（ステップＳ１３）、その際の周波数調整信号Ｆａｄｊの値を不揮発性メモリに書き込む（ステップＳ１４）。
【０１３６】
図１４は、校正モードにおける制御信号と送受信データの一例を示す図である。
【０１３７】
第１の実施形態に係るデバイス２では、受信データＲＤと送信データＴＤの周波数誤差の収束に必要な時間を十分確保した後に、Ｌｏａｄ信号をアクティブにする（図９の時刻ｔ２）。
【０１３８】
本実施形態に係るデバイス３では、周波数調整信号Ｆａｄｊの最大値Ｆａｄｊ_ｍａｘと最小値Ｆａｄｊ_ｍｉｎの差が、予め定めた範囲内に収束した時点でＬｏａｄ信号をアクティブにする（図１４の時刻ｔ３）。従って、校正モードにおける時間が短縮できる。
【０１３９】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。
【０１４０】
本実施形態では、第１及び第２の実施形態で説明したデバイス２及び３を、シリアルＡＴＡインターフェースを持った受信機、送信機又は送受信機に組み込む場合について説明する。
【０１４１】
上述のように、デジタルシリアル伝送方式における受信機側に、基準クロックの生成に安価なセラミック発振子等を用いる場合がある。しかし、セラミック発振子の発振精度は水晶発振子等と比較すれば低く、その発振周波数も個体によって僅かに異なる（初期偏差を有する）。さらに、周辺温度の変化や経時変化によっても、発振周波数が変化する。
【０１４２】
第１及び第２の実施形態において説明した、周波数調整信号Ｆａｄｊを使用し、ＰＬＬ回路１２の分周比を制御する方法により、上記の初期偏差の補正が可能である。
【０１４３】
ここで、シリアルＡＴＡインターフェースでは、ＳＳＣ適用時の周波数精度が定められている。より具体的には、ＳＳＣ適用時に許容される周波数誤差は、＋３５０〜−５３５０ｐｐｍの範囲と規定されている。
【０１４４】
周波数調整信号Ｆａｄｊを用いてＰＬＬ回路１２の分周比を制御することで、セラミック発振子の初期偏差は、規格の中心値に補正できると考えられるので、残る周辺温度の変化や経時変化による周波数誤差が、シリアルＡＴＡインターフェースで定める周波数精度の規格内に収まれば良い。
【０１４５】
即ち、セラミック発振子の温度変化等による周波数誤差が存在したとしても、シリアルＡＴＡインターフェースの規格で許容される範囲内において、ＳＳＣＧ回路を制御する。
【０１４６】
図１５は、シリアルＡＴＡインターフェースを前提とした周波数偏差の一例を示す図である。
【０１４７】
上述のように、シリアルＡＴＡインターフェースでは、ＳＳＣ適用時の周波数誤差は、＋３５０〜−５３５０ｐｐｍの範囲と規定されている。ここで、ＳＳＣＧ回路１９の仕様とセラミック発振子の温度変化等による周波数誤差との関係を検証する。その際の前提として、デバイス２及び３の校正に用いるホスト機器の周波数精度を±３５０ｐｐｍ、デジタルＣＤＲ１３及び周波数誤差調整器１４の周波数検出精度を±５０ｐｐｍ、と想定する。
【０１４８】
すると、ＳＳＣＧ回路１９で実施するＳＳＣの変調度を−２５００ｐｐｍ、最大周波数偏差を−１２５０ｐｐｍと定めたとしても、セラミック発振子の温度変化等の周波数誤差として、１２００ｐｐｍが許容できる。
【０１４９】
このように、周波数調整信号Ｆａｄｊによってセラミック発振子の初期偏差が補正できるため、ＳＳＣＧ回路１９の設計はセラミック発振子の温度変化等のみを考慮すれば良く、その設計は極めて容易なものとなる。その結果、デバイス２及び３を内部に組み込む受信機、送信機及び送受信機において、安価なセラミック発振子の採用が可能であり、そのコストを低下させることができる。
【０１５０】
［第４の実施形態］
続いて、第４の実施形態について図面を参照して詳細に説明する。
【０１５１】
第１の実施形態において、デバイス２がホスト１で送信データ（デバイス２からみた受信データ）にＳＳＣを適用しているか否かの判断方法を説明した。本実施形態では、上記の方法とは異なる方法でホスト１でのＳＳＣの適用を判断するデバイス４について説明する。
【０１５２】
図１６は、本実施形態に係るデバイス４の内部構成の一例を示す図である。図１６において図１２と同一構成要素には、同一の符号を表し、その説明を省略する。
【０１５３】
デバイス３とデバイス４の相違点は、周波数誤差調整器１４ｂから周波数調整信号Ｆａｄｊの平均値Ｆａｄｊ＿ａｖｅを算出する点である。
【０１５４】
本実施形態に係るデバイス４では、データの受信開始後、十分な時間が経過した後に周波数調整信号Ｆａｄｊの最大値Ｆａｄｊ＿ｍａｘと最小値Ｆａｄｊ＿ｍｉｎから、ホスト１が送信するデータ（デバイス４からみた受信データ）にＳＳＣが適用されているか否かを判断する。
【０１５５】
その判断結果に応じて、デバイス４のＳＳＣＧ回路１９を活性化するか否かを決定する。さらに、ホスト１が送信するデータにＳＳＣが適用されているか否かの判断を、デバイス４の初期起動時（電源投入時）に行うことで、セラミック発振子等の経時変化による周波数誤差を吸収する。
【０１５６】
図１７は、デバイス４の初期起動の一例を示すフローチャートである。
【０１５７】
デバイス４では、データの受信開始（ステップＳ２１）後、周波数調整信号Ｆａｄｊの最大値Ｆａｄｊ＿ｍａｘと最小値Ｆａｄｊ＿ｍｉｎの差を計算し、予め定めた閾値ＴＨと比較する（ステップＳ２２）。その際、最大値Ｆａｄｊ＿ｍａｘと最小値Ｆａｄｊ＿ｍｉｎの差が閾値ＴＨ以上であれば、ホスト１が送信するデータにはＳＳＣの適用がされていると判断する。
【０１５８】
図１８は、デバイス４の初期起動時における制御信号と送受信データの一例を示す図である。
【０１５９】
図１８に示すように、ホスト１が送信するデータにＳＳＣが適用されていれば、周波数調整信号Ｆａｄｊは一定の範囲内で変動する。従って、最大値Ｆａｄｊ＿ｍａｘと最小値Ｆａｄｊ＿ｍｉｎの差が閾値ＴＨ以上であれば、ホスト１が送信するデータに対してＳＳＣが適用されていることが判断できる。この場合には、ステップＳ２４に遷移する。
【０１６０】
一方、最大値Ｆａｄｊ＿ｍａｘと最小値Ｆａｄｊ＿ｍｉｎの差が閾値ＴＨよりも小さければ、ホスト１が送信するデータに対してＳＳＣの適用がされていないと判断する。
【０１６１】
図１９は、デバイス４の初期起動時における制御信号と送受信データの一例を示す図である。
【０１６２】
ホスト１が送信するデータにＳＳＣが適用されていなければ、最大値Ｆａｄｊ＿ｍａｘと最小値Ｆａｄｊ＿ｍｉｎはほぼ一致する。従って、この場合には、ホスト１側でＳＳＣを適用していないと判断できる。この場合には、ステップＳ２５に遷移する。
【０１６３】
ステップＳ２４では、デバイス４を制御するＣＰＵ等によって、ＳＳＣＧ回路１９を非活性化する（ＳＳＣＧイネーブル信号Ｓｓｃｅｎを非アクティブにする）。ステップＳ２５では、デバイス４を制御するＣＰＵ等によって、ＳＳＣＧ回路１９を活性化する（ＳＳＣＧイネーブル信号Ｓｓｃｅｎをアクティブにする）。
【０１６４】
また、ステップＳ２４又はＳ２５のいずれを経由する場合であっても、周波数調整信号Ｆａｄｊの平均値Ｆａｄｊ＿ａｖｅを不揮発性メモリ２０に記憶する（ステップＳ２６）。デバイス４におけるＳＳＣ非適用からＳＳＣ適用に変更する際には、ホスト１が送信するデータに対してＳＳＣの適用がされていない場合、周波数調整信号Ｆａｄｊの平均値Ｆａｄｊ＿ａｖｅを用いて、ＰＬＬ回路１２の分周比を制御し、ホスト１が送信するデータに対してＳＳＣの適用がされている場合、Ａｄｊｅｎをアクティブにしデバイス４の送信クロックＣＬＫをホスト１が送信するデータに追従させる。その場合には、ホスト１が送信するデータに対してＳＳＣが適用されているか否かに関わらず、デバイス４において送信クロックＣＬＫに対しＳＳＣが適用できる。
【０１６５】
以上のように、デバイス４の初期起動時のホスト１との最初の通信確立時にホスト１におけるＳＳＣの設定状況を判断する。同時に、デバイス４でＳＳＣを適用する場合に使用する周波数調整信号Ｆａｄｊの平均値Ｆａｄｊ＿ａｖｅを取得する。これらの情報に基づいて、デバイス４では、適宜、ＳＳＣＧ回路の設定を変更する。また、上記の初期起動時の動作は、電源投入時に実行されるので、セラミック発振子等の初期偏差と経時変化による周波数誤差が吸収できる。
【０１６６】
その結果、ＳＳＣＧ回路１９の制御（設計）は、セラミック発振子の温度変化分が許容できれば良く、ＳＳＣの適用範囲が拡張できる。
【０１６７】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１６８】
１  ホスト
２〜４  デバイス
１０  受信回路
１１  基準信号生成器
１２  ＰＬＬ回路
１３  デジタルＣＤＲ
１４、１４ａ、１４ｂ  周波数誤差調整器
１５  デシリアライザ
１６  シリアライザ
１７  送信回路
１８  ＭＵＸ回路
１９  ＳＳＣＧ回路
２０  不揮発性メモリ
２１  位相検出器
２２  第１の積分器
２３  第２の積分器
２４  パターン発生器
２５  混合器
２６  位相補間器
３１  加算器
３２  遅延回路
３３  乗算器
３４  スイッチ
４１〜４３  フリップフロップ
４４  ラッチ
４５、４６  排他的論理和回路
４７、４８  デマルチプレクサ
４９、５０  ＯＲ回路
５１、５２  インバータ
５３、５４  ＡＮＤ回路
６１、６２  アップダウンカウンタ
６３  カウンタ
６４  デコーダ
【図１】
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【図２】
0005792582.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005792582.tif 000014
【図１４】
0005792582.tif 000015
【図１５】
0005792582.tif 000016
【図１６】
0005792582.tif 000017
【図１７】
0005792582.tif 000018
【図１８】
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【図１９】
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