(57)【特許請求の範囲】
【請求項１】
静電気保護回路を含む半導体装置であって、
前記静電気保護回路は、
半導体基板に平行な第１の方向に延伸するように形成された第１の第１導電型ウェルと、
前記半導体基板に平行かつ前記第１の方向に直交する第２の方向に延伸するように形成され、前記第１の第１導電型ウェルの長辺に一端が接続された第２の第１導電型ウェルと、
前記第１の第１導電型ウェルおよび前記第２の第１導電型ウェルの周囲に形成された第２導電型ウェルと、
前記第２の第１導電型ウェルの表面において前記第２の方向に延伸するように形成された第１の高濃度第２導電型領域と、
前記第２導電型ウェルの表面において前記第１の高濃度第２導電型領域と対向しつつ前記第２の方向に延伸するように形成された第１の高濃度第１導電型領域と、を備え、
前記静電気保護回路は、前記第１の第１導電型ウェルの表面において前記第１の方向に延伸するように形成された第２の高濃度第１導電型領域を第１のトリガタップ領域として備える、半導体装置。
【請求項２】
前記静電気保護回路は、前記第２の第１導電型ウェル、前記第１の高濃度第２導電型領域、および、前記第１の高濃度第１導電型領域を、複数備える、請求項１に記載の半導体装置。
【請求項３】
前記静電気保護回路は、前記第２導電型ウェルの表面において、前記第２の第１導電型ウェルを挟んで、前記第２の高濃度第１導電型領域と対向する位置に、前記第１の方向に延伸するように形成された第２の高濃度第２導電型領域を第２のトリガタップ領域として備える、請求項２に記載の半導体装置。
【請求項４】
前記静電気保護回路は、前記第２の方向に延伸するように形成され、前記第１の第１導電型ウェルの長辺のうちの前記第２の第１導電型ウェルが接続された長辺以外の長辺に一端が接続された第３の第１導電型ウェルと、
前記第３の第１導電型ウェルの表面において前記第２の方向に延伸するように形成された第３の高濃度第２導電型領域と、
前記第２導電型ウェルの表面において前記第３の高濃度第２導電型領域と対向しつつ前記第２の方向に延伸するように形成された第３の高濃度第１導電型領域と、を備え、
前記第２導電型ウェルは、前記第１の第１導電型ウェル、前記第２の第１導電型ウェル、および、前記第３の第１導電型ウェルの周囲に形成されている、請求項１に記載の半導体装置。
【請求項５】
前記静電気保護回路は、前記第２の第１導電型ウェル、前記第１の高濃度第２導電型領域、および、前記第１の高濃度第１導電型領域、ならびに、前記第３の第１導電型ウェル、前記第３の高濃度第２導電型領域、および、前記第３の高濃度第１導電型領域を、複数備える、請求項４に記載の半導体装置。
【請求項６】
前記静電気保護回路は、
前記第２導電型ウェルの表面において、前記第２の第１導電型ウェルを挟んで、前記第２の高濃度第１導電型領域と対向する位置に、前記第１の方向に延伸するように形成された第２の高濃度第２導電型領域を第２のトリガタップ領域として備え、
前記第２導電型ウェルの表面において、前記第３の第１導電型ウェルを挟んで、前記第２の高濃度第１導電型領域と対向する位置に、前記第１の方向に延伸するように形成された第４の高濃度第２導電型領域を第３のトリガタップ領域として備える、請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば、静電気保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスの進化に伴って、半導体集積回路を構成する素子が静電気放電（ＥＳＤ：Electrostatic Discharge）に対して脆弱になっており、静電気保護回路の設計手法が益々重要になっている。サイリスタ素子（シリコン制御整流素子、ＳＣＲ：Silicon Controlled Rectifier）はＥＳＤに対する単位面積当りの保護性能が高く、ＥＳＤに対する有効な保護素子として知られている。しかし、サイリスタ素子の性能を充分に発揮させるには、素子のレイアウトを工夫することが不可欠である。
【０００３】
静電気保護回路としてサイリスタ素子を備えた半導体装置のレイアウトが、一例として、特許文献１に記載されている。特許文献１に記載された静電気保護回路では、１つのｎ型ウェル内に、サイリスタ素子のアノード（以下、「ＳＣＲアノード」という。）として高濃度ｐ型領域が２本配置されている。また、２本のＳＣＲアノードの間に、トリガ素子に接続するためのトリガＴＡＰとして、高濃度ｎ型領域が配置されている。さらに、２本のＳＣＲアノードと対向する位置のｐ型ウェルの表面に、サイリスタ素子のカソード（以下、「ＳＣＲカソード」という。）として、高濃度ｎ型領域が配置されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４３１２６９６号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明者によってなされたものである。
【０００６】
図７は、特許文献１に記載された静電気保護回路のレイアウトを示す平面図である。図７を参照すると、静電気保護回路は、ｎ型ウェルＮＷ１１と、その両端に設けられたｐ型ウェルＰＷ１０、ＰＷ１２を備えている。ｎ型ウェルＮＷ１１の表面には、ＳＣＲアノードとして高濃度ｐ型領域ＰＰ１１ａ、ＰＰ１１ｂが形成されている。また、トリガ素子に接続するためのトリガタップ（トリガＴＡＰ）として、２本のＳＣＲアノードの間に高濃度ｎ型領域ＮＰ１１が形成されている。さらに、ｐ型ウェルＰＷ１０の表面のＳＣＲアノード（高濃度ｐ型領域ＰＰ１１ａ）と対向する位置に、ＳＣＲカソードとして高濃度ｎ型領域ＮＰ１０が形成されている。また、ｐ型ウェルＰＷ１２の表面のＳＣＲアノード（高濃度ｐ型領域ＰＰ１１ｂ）に対向する位置に、ＳＣＲカソードとして高濃度ｎ型領域ＮＰ１２が形成されている。
【０００７】
図７に示した静電気保護回路において、図示しないトリガ素子に所定の値以上の電圧が印加されると、図７の矢印（点線）で示すように、ＳＣＲアノードからトリガＴＡＰを経由してトリガ素子（非図示）に向かうトリガ電流Ｉｔｒｉｇが流れる。すると、サイリスタ素子が動作して、図７の矢印（実線）で示すように、ＳＣＲアノードからＳＣＲカソードに向けてＳＣＲ電流ＩＳＣＲが流れる。
【０００８】
サイリスタ素子においてＥＳＤ耐圧を向上させるには、サイリスタ素子の実効幅（Ｗ）を大きくする必要がある。ここで、「サイリスタ素子の実効幅」とは、ＳＣＲアノードとＳＣＲカソードのペアの対向する辺の長さを足し合わせたものをいう。図７に示した静電気保護回路では、ＳＣＲアノードとＳＣＲカソードのペアが２組存在する。したがって、ＳＣＲアノードとＳＣＲカソードの対向する辺の長さをＬとすると、サイリスタ素子の実効幅ＷはＷ＝２Ｌとなる。
【０００９】
特許文献１に記載された半導体集積装置によると、静電気保護回路のレイアウトの長辺サイズ（図７の縦方向のサイズ）を一定値以下（例えば約３０ｕｍ）とすることが困難となる。具体的には、サイリスタ素子のレイアウト形状の縦横比の自由度が低いため、レイアウト長辺サイズが大きくなり、レイアウト面積が増大するおそれがある。
【００１０】
また、特許文献１に記載された半導体集積装置によると、中央部にトリガＴＡＰが設けられているため、ＳＣＲアノードとＳＣＲカソードの組を含むサイリスタ素子を高々２個しか設けることができない。
【００１１】
そこで、静電気保護回路としてサイリスタ素子を備えた半導体装置において、サイリスタ素子の特性を低下させることなく、静電気保護回路のレイアウト設計の自由度を高めることが課題となる。なお、その他の課題および新規な特徴は、本明細書の記載および添付図面から明らかにされる。
【課題を解決するための手段】
【００１２】
一実施の形態によれば、半導体装置は、高濃度ｐ型領域／ｎ型ウェル／ｐ型ウェル／高濃度ｎ型領域から成るサイリスタ構造の静電気保護回路を備え、ｎ型ウェルは第１の方向に延伸する第１の部分と、第２の方向に延伸するとともに第１の部分に一端が接続された第２の部分とを有し、ｎ型ウェルの第２の部分の表面上に高濃度ｐ型領域がＳＣＲアノードとして形成されており、ｐ型ウェルの表面に高濃度ｐ型領域と対向するように高濃度ｎ型領域がＳＣＲカソードとして形成されている。
【発明の効果】
【００１３】
前記一実施の形態の半導体装置によると、サイリスタ素子の特性を低下させることなく、静電気保護回路のレイアウト設計の自由度を高めることができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体装置に含まれる静電気保護回路のレイアウトを示す平面図である。
【図２】第１の実施形態に係る半導体装置に含まれる静電気保護回路の構造を示す断面図である。
【図３】第１の実施形態に係る半導体装置に含まれる静電気保護回路の等価回路を示す回路図である。
【図４】第２の実施形態に係る半導体装置に含まれる静電気保護回路のレイアウトを示す平面図である。
【図５】第３の実施形態に係る半導体装置に含まれる静電気保護回路のレイアウトを示す平面図である。
【図６】第４の実施形態に係る半導体装置に含まれる静電気保護回路のレイアウトを示す平面図である。
【図７】特許文献１に記載された半導体装置に含まれる静電気保護回路のレイアウトを示す平面図である。
【発明を実施するための形態】
【００１５】
はじめに、一実施の形態の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１６】
図１は、半導体装置に含まれる静電気保護回路のレイアウトを一例として示す平面図である。図１を参照すると、静電気保護回路は、高濃度ｐ型領域／ｎ型ウェル／ｐ型ウェル／高濃度ｎ型ウェルから成るサイリスタ構造を有する。また、ｎ型ウェルＮＷ１、ＮＷ２ａ〜ＮＷ２ｃから成るｎ型ウェルは櫛型形状を有し、ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃの表面には、それぞれ、ＳＣＲアノードとして高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃが形成されている。さらに、ｐ型ウェルＰＷの表面の各ＳＣＲアノードの両側に、ＳＣＲカソードとして高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄが形成されている。
【００１７】
ここで、ｎ型ウェルＮＷ１の表面には、トリガＴＡＰとして高濃度ｎ型領域ＮＰ２が形成されていてもよい。また、トリガＴＡＰとしてｐ型ウェルＰＷの表面に高濃度ｐ型領域ＰＰ２が形成されていてもよい（図４）。
【００１８】
図１に示すように、サイリスタ素子のｐｎｐベースとなるｎ型ウェルを櫛形形状とし、ｎ型ウェルの表面に複数本の高濃度ｐ型領域をＳＣＲアノードとして配置する。また、トリガＴＡＰとして、櫛形形状のｎ型ウェルの表面にＳＣＲアノードの長辺方向と直交する方向に延伸する高濃度ｎ型領域を設ける。かかるレイアウトによると、サイリスタ素子の性能を損なうことなく、ＳＣＲアノードおよびＳＣＲカソードの本数を自由に調整でき、レイアウト形状の縦横比の自由度が増す。また、特許文献１に記載された静電気保護回路の面積と比較して、静電気保護回路のレイアウト面積を削減することができる。
【００１９】
図１を参照すると、半導体装置に含まれる静電気保護回路は、半導体基板に平行な第１の方向（図１の横方向）に延伸するように形成された第１の第１導電型ウェル（ｎ型ウェルＮＷ１）と、半導体基板に平行かつ第１の方向に直交する第２の方向（図１の縦方向）に延伸するように形成され、第１の第１導電型ウェル（ｎ型ウェルＮＷ１）の長辺に一端が接続された第２の第１導電型ウェル（ｎ型ウェルＮＷ２ａ）と、第１の第１導電型ウェル（ｎ型ウェルＮＷ１）および第２の第１導電型ウェル（ｎ型ウェルＮＷ２ａ）の周囲に形成された第２導電型ウェル（ｐ型ウェルＰＷ）と、第２の第１導電型ウェル（ｎ型ウェルＮＷ２ａ）の表面において第２の方向（図１の縦方向）に延伸するように形成された第１の高濃度第２導電型領域（高濃度ｐ型領域ＰＰ１ａ）と、第２導電型ウェル（ｐ型ウェルＰＷ）の表面において第１の高濃度第２導電型領域（高濃度ｐ型領域ＰＰ１ａ）と対向しつつ第２の方向（図１の縦方向）に延伸するように形成された第１の高濃度第１導電型領域（高濃度ｎ型領域ＮＰ１ａ）と、を備える。
【００２０】
図１を参照すると、静電気保護回路は、第１の第１導電型ウェル（ｎ型ウェルＮＷ１）の表面において第１の方向（図１の横方向）に延伸するように形成された第２の高濃度第１導電型領域（高濃度ｎ型領域ＮＰ２）を第１のトリガタップ領域として備えることが好ましい。
【００２１】
また、静電気保護回路は、第２の第１導電型ウェル、第１の高濃度第２導電型領域、および、第１の高濃度第１導電型領域を、複数備えていてもよい。図１を参照すると、第２の第１導電型ウェルとして複数のｎ型ウェルＮＷ２ａ〜ＮＷ２ｃが形成され、第１の高濃度第２導電型領域として複数の高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃが形成され、第１の高濃度第１導電型領域として複数の高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄが形成されている。
【００２２】
かかる半導体装置によると、ＳＣＲ素子の実効幅を同一としたときに、特許文献１に記載された静電気保護回路と比較して、静電気保護回路のレイアウト面積を大幅に削減することができる。特許文献１に記載された静電気保護回路（図７）では、トリガＴＡＰとしての高濃度ｎ型領域がＳＣＲアノードの間に形成されているため、ＳＣＲアノードとＳＣＲカソードの対は２個に制限される。このとき、サイリスタ素子の実効幅ＷはＷ＝２Ｌとなる。一方、図１に示すように、トリガＴＡＰとしての高濃度ｎ型領域をｎ型ウェルＮＷ１の表面に形成することで、ＳＣＲアノードとＳＣＲカソードの対は６個となる。このとき、サイリスタ素子の実効幅はＷ＝６Ｌとなる。ゆえに、図１のレイアウトによると、サイリスタ素子の実効幅を同一としたときに、特許文献１に記載された静電気保護回路と比較して、図１の縦方向のサイズを大幅に削減でき、レイアウト面積も大幅に削減できる。
【００２３】
また、図１に示すように、トリガＴＡＰとしての高濃度ｎ型領域をｎ型ウェルＮＷ１の表面に形成した場合には、ＳＣＲアノードの両長辺に対向するようにＳＣＲカソードを形成することが可能となる。このとき、任意の個数のＳＣＲアノードとＳＣＲカソードのペアを形成することができ、静電気保護回路のレイアウト設計の自由度が向上する。
【００２４】
図４は、半導体装置に含まれる静電気保護回路のレイアウトを一例として示す平面図である。図４を参照すると、静電気保護回路は、第２導電型ウェル（ｐ型ウェルＰＷ）の表面において、第２の第１導電型ウェル（ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃ）を挟んで、第２の高濃度第１導電型領域（高濃度ｎ型領域ＮＰ２）と対向する位置に、第１の方向（図４の横方向）に延伸するように形成された第２の高濃度第２導電型領域（高濃度ｐ型領域ＰＰ２ｐ）を、第２のトリガタップ領域として備えることが好ましい。
【００２５】
かかる構成によると、図４の縦方向に対して、サイリスタ素子のターンオン動作が偏りなく均一となり、図１に示した構成と比較して、ＥＳＤ保護素子としての性能がさらに向上する。
【００２６】
図５は、半導体装置に含まれる静電気保護回路のレイアウトを一例として示す平面図である。図５を参照すると、静電気保護回路は、第２の方向（図５の縦方向）に延伸するように形成され、第１の第１導電型ウェル（ｎ型ウェルＮＷ１）の長辺のうちの第２の第１導電型ウェル（ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃ）が接続された長辺以外の長辺（図５の上側の長辺）に一端が接続された第３の第１導電型ウェル（ｎ型ウェルＮＷ３ａ）と、第３の第１導電型ウェル（ｎ型ウェルＮＷ３ａ）の表面において第２の方向（図５の縦方向）に延伸するように形成された第３の高濃度第２導電型領域（高濃度ｐ型領域ＰＰ３ａ）と、第２導電型ウェル（ｐ型ウェルＰＷ）の表面において第３の高濃度第２導電型領域（高濃度ｐ型領域ＰＰ３ａ）と対向しつつ第２の方向（図５の縦方向）に延伸するように形成された第３の高濃度第１導電型領域（高濃度ｎ型領域ＮＰ３ａ）と、を備えていてもよい。ここで、第２導電型ウェル（ｐ型ウェルＰＷ）は、第１の第１導電型ウェル（ｎ型ウェルＮＷ１）、第２の第１導電型ウェル（ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃ）、および、第３の第１導電型ウェル（ｎ型ウェルＮＷ３ａ）の周囲に形成されている。
【００２７】
また、静電気保護回路は、第２の第１導電型ウェル、第１の高濃度第２導電型領域、および、第１の高濃度第１導電型領域、ならびに、第３の第１導電型ウェル、第３の高濃度第２導電型領域、および、第３の高濃度第１導電型領域を、複数備えていてもよい。図５を参照すると、ｎ型ウェルＮＷ１の下側には、第２の第１導電型ウェルとして複数のｎ型ウェルＮＷ２ａ〜ＮＷ２ｃが形成され、第１の高濃度第２導電型領域として複数の高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃが形成され、第１の高濃度第１導電型領域として複数の高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄが形成されている。一方、ｎ型ウェルＮＷ１の上側には、第３の第１導電型ウェルとして複数のｎ型ウェルＮＷ３ａ〜ＮＷ３ｃが形成され、第３の高濃度第２導電型領域として複数の高濃度ｐ型領域ＰＰ３ａ〜ＰＰ３ｃが形成され、第３の高濃度第１導電型領域として複数の高濃度ｎ型領域ＮＰ３ａ〜ＮＰ３ｄが形成されている。
【００２８】
かかる半導体装置によると、ｎ型ウェルＮＷ１の上側に形成されたサイリスタ素子と、ｎ型ウェルＮＷ１の下側に形成されたサイリスタ素子との間で、中央部のトリガＴＡＰ（高濃度ｎ型領域ＮＰ２）を共有することができる。したがって、静電気保護回路の性能を保持しつつ、図５の縦方向のサイズを削減することが可能となる。
【００２９】
図６は、半導体装置に含まれる静電気保護回路のレイアウトを一例として示す平面図である。図６を参照すると、静電気保護回路は、第２導電型ウェル（ｐ型ウェルＰＷ）の表面において、第２の第１導電型ウェル（ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃ）を挟んで、第２の高濃度第１導電型領域（高濃度ｎ型領域ＮＰ２）と対向する位置に、第１の方向（図６の横方向）に延伸するように形成された第２の高濃度第２導電型領域（高濃度ｐ型領域ＰＰ２）を第２のトリガタップ領域として備えるとともに、第２導電型ウェル（ｐ型ウェルＰＷ）の表面において、第３の第１導電型ウェル（ｎ型ウェルＮＷ３ａ〜ＮＷ３ｃ）を挟んで、第２の高濃度第１導電型領域（高濃度ｎ型領域ＮＰ２）と対向する位置に、第１の方向（図６の横方向）に延伸するように形成された第４の高濃度第２導電型領域（高濃度ｐ型領域ＰＰ４）を第３のトリガタップ領域として備えることが好ましい。
【００３０】
かかる構成によると、図６の縦方向に対して、サイリスタ素子のターンオン動作が偏りなく均一となり、図５に示した構成と比較して、ＥＳＤ保護素子としての性能がさらに向上する。
【００３１】
（実施形態１）
第１の実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置に含まれる静電気保護回路のレイアウトを示す平面図である。図１を参照すると、静電気保護回路においては、ｎ型ウェルＮＷ１、ＮＷ２ａ〜ＮＷ２ｃから成るｎ型ウェル（ｐｎｐベース）が櫛形形状に配置されている。ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃの表面には、ＳＣＲアノードとして複数本の高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃが配置されている。ＳＣＲアノードの両側には、ＳＣＲカソードとして高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄが配置されている。また、櫛形形状のｎ型ウェルのうちの、ｎ型ウェルＮＷ１の表面において、ＳＣＲアノードの長辺方向と直交する方向に延伸する高濃度ｎ型領域ＮＰ２が、ｐｎｐ用トリガＴＡＰとして配置されている。
【００３２】
図２は、本実施形態に係る半導体装置に含まれる静電気保護回路の構造を示す断面図である。図２は、図１のレイアウト図の一点鎖線ＡＡ’における断面図である。図２を参照すると、ｐ型半導体基板Ｐｓｕｂには、ｐ型ウェルＰＷとｎ型ウェルＮＷ２ａ〜ＮＷ２ｃとが形成されている。また、ｐ型ウェルＰＷの表面には、ＳＣＲカソードとして高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄが形成されている。さらに、ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃの表面には、それぞれ、ＳＣＲアノードとして高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃが形成されている。素子分離絶縁膜ＩＮは、高濃度ｎ型領域と高濃度ｐ型領域とを分離する。高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃは、Ｉ／Ｏパッドに接続されている。一方、高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄは、接地電位に接続されている。
【００３３】
図３は、図１および図２に示す静電気保護回路の等化回路を示す回路図である。図１および図３を参照すると、高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃと、ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃと、ｐ型ウェルＰＷによって、ｐｎｐトランジスタＴ１が構成される。また、ｎ型ウェルＮＷ２ａ〜ＮＷ２ｃと、ｐ型ウェルＰＷと、高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄによって、ｎｐｎトランジスタＴ２が構成される。さらに、ｐｎｐトランジスタＴ１とｎｐｎトランジスタＴ２によって、サイリスタ素子が形成される。ここで、高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃはサイリスタのアノード電極に相当し、高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄはサイリスタのカソード電極に相当し、ｎ型ウェルＮＷ１の表面に形成された高濃度ｎ型領域ＮＰ２がサイリスタのトリガ電極に相当する。
【００３４】
図１ないし図３に示した静電気保護回路において、図示しないトリガ素子に一定以上の電圧が印加されると、図１の矢印（点線）に示すように、Ｉ／Ｏパッドから高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃおよびｎ型ウェルＮＷ２ａ〜ＮＷ２ｃを経由して高濃度ｎ型領域ＮＰ２へと、トリガ電流Ｉｔｒｉｇが流れる。トリガ電流ＩｔｒｉｇはｐｎｐトランジスタＴ１のベース電流に相当することから、ベース電流が流れることでｐｎｐトランジスタＴ１はターンオンし、ｐｎｐトランジスタＴ１にコレクタ電流が流れる。ｐｎｐトランジスタＴ１のコレクタ電流が流れると、ｐ型ウェルＰＷ内部の抵抗分Ｒ（ｐ型ウェル）において電圧ドロップが生じる。すると、ｎｐｎトランジスタＴ２のベース・エミッタ間が順方向にバイアスされ、ｎｐｎトランジスタＴ２がターンオンする。以上のようにして、トランジスタＴ１、Ｔ２から成るサイリスタ素子がターンオンすると、各ＳＣＲアノードからその両側に配置されたＳＣＲカソードにＳＣＲ電流ＩＳＣＲが流れる。図１および図２を参照すると、ＳＣＲ電流ＩＳＣＲは、矢印（実線）で示すように、高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃから、その両側に配置された高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄへと流れる。
【００３５】
特許文献１に記載された半導体装置によると、トリガＴＡＰ（高濃度ｎ型領域ＮＰ１１）が中央部に配置されているため、高々２個のサイリスタ素子しか動作させることができない。発明者は、サイリスタ素子がターンオンしてＳＣＲ電流ＩＳＣＲが流れ始めた後にはトリガＴＡＰが不要である点に注目し、本実施形態のレイアウト（図１）を着想した。本実施形態の半導体装置によると、図１に示したレイアウトを採用することで、各ＳＣＲアノードの両側にＳＣＲカソードを配置することができるため、ＳＣＲアノード１本あたりのサイリスタ素子の実効幅（Ｗ）を大きくすることができ、サイリスタ素子の単位面積あたりの放電能力が向上する。図１および図２を参照すると、本実施形態によると、各ＳＣＲアノードとその両側に配置したＳＣＲカソードで構成される６個のサイリスタ素子を同時に動作させることができ、ＥＳＤ電流を効率良く逃がすことができる。
【００３６】
また、本実施形態によると、ＳＣＲアノードおよびＳＣＲカソードの長辺寸法および本数を、サイリスタ素子の性能を犠牲にすることなく任意に調整できるので、静電気保護回路のレイアウト設計の自由度が大幅に向上する。
【００３７】
さらに、本実施形態によると、特許文献１に記載された技術と比較して、静電気保護回路の面積を大幅に削減することが可能となる。ここでは、一例として、サイリスタ素子の実効幅をＷ＝１００ｕｍとして設計する場合を考える。また、ＳＣＲアノード、ＳＣＲカソード、トリガＴＡＰの短辺をいずれも２ｕｍとする。さらに、隣接するＳＣＲアノード、ＳＣＲカソード、トリガＴＡＰ間の間隔を、いずれも０．５ｕｍとする。また、ＳＣＲアノード、ＳＣＲカソード、トリガＴＡＰとＳＣＲ素子の外周との距離を１．５ｕｍとする。
【００３８】
特許文献１に記載された半導体装置によると、図７に示すように、ＳＣＲアノードおよびＳＣＲカソードの本数をそれぞれ２本とし、トリガＴＡＰの本数を１本としたときに、ＳＣＲ素子の実効幅をＷ＝１２０ｕｍとするには、ＳＣＲアノード、ＳＣＲカソードおよびトリガＴＡＰの長辺の長さをＬ＝Ｗ／２＝６０ｕｍとする必要がある。したがって、ＳＣＲアノード、ＳＣＲカソードおよびトリガＴＡＰは、いずれも長辺６０ｕｍ、短辺２ｕｍの矩形となる。このとき、レイアウト面積は、６３ｕｍ（縦方向）×１５ｕｍ（横方向）＝９４５ｕｍ２となる。
【００３９】
一方、本実施形態の半導体装置によると、図１に示すように、ＳＣＲアノードおよびＳＣＲカソードの本数をそれぞれ３本および４本としたときに、サイリスタ素子の実効幅をＷ＝１２０ｕｍとするには、ＳＣＲアノードおよびＳＣＲカソードの長辺の長さＬ＝Ｗ／６＝２０ｕｍとする必要がある。したがって、ＳＣＲアノードおよびＳＣＲカソードは、いずれも長辺２０ｕｍ、短辺２ｕｍの矩形となる。このとき、レイアウト面積は、２５．５ｕｍ（縦方向）×２０ｕｍ（横方向）×＝５１０ｕｍ２となる。
【００４０】
したがって、本実施形態の半導体装置によると、特許文献１に記載された半導体装置と比較して、静電気保護回路のレイアウト面積を４６％（＝（９４５−５１０）／９４５）も削減することができる。なお、ここでは、具体的な数値に基づいて面積の削減効果を説明したが、本実施形態によると、ＳＣＲアノードおよびＳＣＲカソードの本数に依らず、特許文献１に記載された技術と比較して、静電気保護回路のレイアウト面積を約半分程度にまで削減することができる。
【００４１】
また、本実施形態の半導体装置によると、静電気保護回路の素子性能およびレイアウト面積を一定に保ったまま、ＳＣＲアノードおよびＳＣＲカソードの本数を自在に調整することができる。したがって、本実施形態によると、静電気保護回路の縦横比を任意に調整することができ、静電気保護回路のレイアウト設計の自由度が大幅に向上する。
【００４２】
（実施形態２）
第２の実施形態に係る半導体装置について、図面を参照して説明する。図４は、本実施形態の半導体装置に含まれる静電気保護回路のレイアウトを示す平面図である。図４を参照すると、本実施形態では、静電気保護回路は、第１の実施形態の半導体装置に含まれる静電気保護回路（図１）に対して、さらに、ｎｐｎ用トリガＴＡＰとして、高濃度ｐ型領域ＰＰ２を備える。高濃度ｐ型領域ＰＰ２は、ＳＣＲアノードの長辺方向と直交する方向、かつ、ＳＣＲアノードおよびＳＣＲカソードが配置された領域を挟んで、ｐｎｐ用トリガＴＡＰ（高濃度ｎ型領域ＮＰ２）と対向する位置に配置されている。
【００４３】
図４に示した静電気保護回路において、図示しないトリガ素子に一定以上の電圧が印加されると、図４の点線矢印に示すように、高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃからｎ型ウェルＮＷ２ａ〜ＮＷ２ｃを経由して高濃度ｎ型領域ＮＰ２へトリガ電流Ｉｔｒｉｇが流れる。また、高濃度ｐ型領域ＰＰ２からｐ型ウェルＰＷを経由して高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄへトリガ電流Ｉｔｒｉｇが流れる。
【００４４】
図４に示すように、ｐｎｐ用トリガＴＡＰ（高濃度ｎ型領域ＮＰ２）と、ｎｐｎ用トリガＴＡＰ（高濃度ｐ型領域ＰＰ２）の両者をＳＣＲアノードおよびＳＣＲカソードを挟んで対称に配置することで、ＳＣＲアノードの長辺方向（図４の縦方向）に対して、サイリスタ素子のターンオン動作の偏りがなくなる。したがって、本実施形態によると、サイリスタ素子のターンオン動作が均一となり、第１の実施形態と比較して、静電気保護回路のＥＳＤ保護素子としての性能がさらに向上する。
【００４５】
なお、本実施形態の静電気保護回路を４０ｎｍＣＭＯＳ技術で試作して評価した結果、静電気保護回路のレイアウト面積４００ｕｍ２で４０００Ｖ以上（人体モデル（ＨＢＭ：Human Body Model）静電気放電（ＥＳＤ）試験）の静電気耐圧を達成できることが確認されている。
【００４６】
（実施形態３）
第３の実施形態に係る半導体装置について、図面を参照して説明する。図５は、本実施形態の半導体装置に含まれる静電気保護回路のレイアウトを示す平面図である。図５を参照すると、静電気保護回路は、第１の実施形態の半導体装置における静電気保護回路を、高濃度ｎ型領域ＮＰ２の長辺方向の中心線を対称軸として鏡像反転（ミラー反転）して、上下対称とした構成を有する。本実施形態の静電気保護回路では、ｎ型ウェルＮＷ１、ＮＷ２ａ〜ＮＷ２ｃ、ＮＷ３ａ〜ＮＷ３ｃから成るｎ型ウェル（ｐｎｐベース）は、魚の骨状に配置されている。ｎ型ウェルＮＷ３ａ〜ＮＷ３ｃの表面には、ＳＣＲアノードとして高濃度ｐ型領域ＰＰ３ａ〜ＰＰ３ｃが形成されている。また、これらの各ＳＣＲアノードの両側のｐ型ウェルＰＷの表面には、ＳＣＲカソードとして高濃度ｎ型領域ＮＰ３ａ〜ＮＰ３ｄが形成されている。
【００４７】
本実施形態の静電気保護回路では、ｐｎｐトランジスタＴ１に対するトリガ電流Ｉｔｒｉｇは、図５の破線矢印で示すように、高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃからｎ型ウェルＮＷ２ａ〜ＮＷ２ｃを経由してｎ型ウェルＮＷ１の表面に形成された高濃度ｎ型領域ＮＰ２へと流れる。また、トリガ電流Ｉｔｒｉｇは、高濃度ｐ型領域ＰＰ３ａ〜ＰＰ３ｃからｎ型ウェルＮＷ３ａ〜ＮＷ３ｃを経由してｎ型ウェルＮＷ１の表面に形成された高濃度ｎ型領域ＮＰ２へと流れる。
【００４８】
したがって、本実施形態の半導体装置によると、図５においてｎ型ウェルＮＷ１の上側に形成された６個のサイリスタ素子と、図５においてｎ型ウェルＮＷ１の下側に形成された６個のサイリスタ素子の計１２個のサイリスタ素子の間で、トリガＴＡＰとして形成された、高濃度ｎ型領域ＮＰ２を共有することができる。
【００４９】
本実施形態によると、第１の実施形態に係る半導体装置における静電気保護回路（図１）のレイアウトを、図１の縦方向に並進させつつ繰り返して配置した場合と比較して、静電気保護回路の縦方向のサイズを削減することが可能となる。なお、本実施形態では、一例として、静電気保護回路を図５に示すように上下対称としたが、静電気保護回路のレイアウトは、図５に示すものに限定されない。例えば、静電気保護回路において、ｎ型ウェルＮＷ３ａ〜ＮＷ３ｃとｎ型ウェルＮＷ２ａ〜ＮＷ２ｃは、ｎ型ウェルＮＷ１の横方向の異なる位置でｎ型ウェルＮＷ１に接続されるようにしてもよい。また、ｎ型ウェルの上側の長辺に接続するｎ型ウェルの本数と、ｎ型ウェルの下側の長辺に接続するｎ型ウェルの本数とは、異なっていてもよい。
【００５０】
（実施形態４）
第４の実施形態に係る半導体装置について、図面を参照して説明する。図６は、本実施形態の半導体装置における静電気保護回路のレイアウトを示す平面図である。図６を参照すると、本実施形態において、静電気保護回路は、第２の実施形態の半導体装置における静電気保護回路（図４）を、高濃度ｎ型領域ＮＰ２の長辺方向の中心線を対称軸として鏡像反転して、上下対称とした構成を有する。
【００５１】
図６に示した静電気保護回路において、図示しないトリガ素子に一定以上の電圧が印加されると、図６の矢印（点線）に示すように、高濃度ｐ型領域ＰＰ１ａ〜ＰＰ１ｃからｎ型ウェルＮＷ２ａ〜ＮＷ２ｃを経由して高濃度ｎ型領域ＮＰ２へトリガ電流Ｉｔｒｉｇが流れる。また、高濃度ｐ型領域ＰＰ３ａ〜ＰＰ３ｃからｎ型ウェルＮＷ３ａ〜ＮＷ３ｃを経由して高濃度ｎ型領域ＮＰ２へトリガ電流Ｉｔｒｉｇが流れる。さらに、高濃度ｐ型領域ＰＰ２からｐ型ウェルＰＷを経由して高濃度ｎ型領域ＮＰ１ａ〜ＮＰ１ｄへトリガ電流Ｉｔｒｉｇが流れる。また、高濃度ｐ型領域ＰＰ４からｐ型ウェルＰＷを経由して高濃度ｎ型領域ＮＰ３ａ〜ＮＰ３ｄへトリガ電流Ｉｔｒｉｇが流れる。
【００５２】
本実施形態の半導体装置によると、ｎ型ウェルＮＷ１の上側に形成された６個のサイリスタ素子と、ｎ型ウェルＮＷ１の下側に形成された６個のサイリスタ素子の計１２個のサイリスタ素子の間で、トリガＴＡＰとして形成された高濃度ｎ型領域ＮＰ２を共有することができる。
【００５３】
したがって、本実施形態によると、第２の実施形態に係る半導体装置に含まれる静電気保護回路（図２）のレイアウトを、図２の縦方向に並進させつつ繰り返して配置した場合と比較して、静電気保護回路の縦方向のサイズを削減することが可能となる。なお、本実施形態では、一例として、静電気保護回路を図６に示すように上下対称としたが、静電気保護回路のレイアウトは、図６に示すものに限定されない。例えば、静電気保護回路において、ｎ型ウェルＮＷ３ａ〜ＮＷ３ｃとｎ型ウェルＮＷ２ａ〜ＮＷ２ｃは、ｎ型ウェルＮＷ１の横方向の異なる位置でｎ型ウェルＮＷ１に接続されるようにしてもよい。また、ｎ型ウェルの上側の長辺に接続するｎ型ウェルの本数と、ｎ型ウェルの下側の長辺に接続するｎ型ウェルの本数とは、異なっていてもよい。
【００５４】
なお、上記の特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５５】
ＩＮ    素子分離絶縁膜
ＩＳＣＲ    ＳＣＲ電流
Ｉｔｒｉｇ    トリガ電流
ＮＰ１ａ〜ＮＰ１ｄ、ＮＰ２、ＮＰ３ａ〜ＮＰ３ｄ    高濃度ｎ型領域
ＮＰ１０〜ＮＰ１２    高濃度ｎ型領域
ＮＷ１、ＮＷ２ａ〜ＮＷ２ｃ、ＮＷ３ａ〜ＮＷ３ｃ    ｎ型ウェル
ＮＷ１１    ｎ型ウェル
ＰＰ１ａ〜ＰＰ１ｃ、ＰＰ２、ＰＰ３ａ〜ＰＰ３ｃ、ＰＰ４    高濃度ｐ型領域
ＰＰ１１ａ、ＰＰ１１ｂ    高濃度ｐ型領域
Ｐｓｕｂ    ｐ型半導体基板
ＰＷ    ｐ型ウェル
ＰＷ１０、ＰＷ１２    ｐ型ウェル
Ｔ１    ｐｎｐトランジスタ
Ｔ２    ｎｐｎトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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