(57)【特許請求の範囲】
【請求項１】
アレイ基板のマザーボードの製造方法であって、上記マザーボードは少なくとも一つの表示領域を有し、上記表示領域の周辺にプレカッティング領域が設けられ、
上記製造方法は、
上記表示領域にゲートスキャンライン及びデータスキャンラインを形成し、上記プレカッティング領域に電気的に接続されているゲートライン連通線とデータ連通線を形成する工程を備え、
上記ゲートライン連通線は上記表示領域におけるゲートスキャンラインごとと電気的に接続し、上記データ連通線は上記表示領域におけるデータスキャンラインごとと電気的に接続し、
上記ゲートライン連通線はゲートスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に位置し、当該プレカッティング領域で上記ゲートスキャンラインと電気的に接続し、
上記データ連通線はデータスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に位置し、当該プレカッティング領域で上記データスキャンラインと電気的に接続し、
上記表示領域にゲートスキャンライン及びデータスキャンラインを形成し、上記プレカッティング領域に電気的に接続されているゲートライン連通線とデータ連通線を形成する工程は、
（１）少なくとも一つの表示領域を有する基板にゲート金属層を堆積する工程と、
（２）上記ゲート金属層に対してパターニングを行って、ゲートスキャンラインと、ゲートスキャンラインに接続するゲート電極と、各表示領域の一方の側に位置するゲートライン連通線とを形成し、上記ゲートライン連通線の、後で形成されるデータ連通線との交差部にフォトレジストを予め残し、上記ゲートライン連通線をゲートスキャンラインと直接電気的に接続させる工程と、
（３）ゲートパターンを有する上記基板にゲート絶縁薄膜と、活性薄膜とを順次堆積する工程と、
（４）上記活性薄膜に対してパターニングを行って、ゲート電極に重なる活性薄膜パターンを形成するとともに、予め残された上記フォトレジストを剥離して、予め残されたフォトレジストに対応する位置にあるゲート絶縁薄膜及び活性薄膜を除去する工程と、
（５）活性薄膜パターンを有する基板に、ゲートスキャンラインと交差するデータスキャンラインと、薄膜トランジスタのソース電極及びドレイン電極と、各表示領域における上記ゲートライン連通線と隣接する側に位置するデータ連通線とを形成し、上記データスキャンラインを予め残された上記フォトレジストの位置まで延ばせて、上記ゲートライン連通線と電気的に接続させ、上記データ連通線をデータスキャンラインと直接電気的に接続させる工程と、
を備えることを特徴とするアレイ基板のマザーボードの製造方法。
【請求項２】
パッシベーション層を堆積し、上記ゲートスキャンラインの、ゲートライン連通線と電気的に接続する一端に、パターニングによりビアーホールを形成して、上記ゲートスキャンラインを露出させ、上記データスキャンラインの、データ連通線と電気的に接続する一端に、パターニングによりビアーホールを形成して、上記データスキャンラインを露出させる工程と、
上記ビアーホールから露出されたデータスキャンライン及びゲートスキャンラインをエッチングにより除去して切断領域を形成する工程と、
をさらに備えることを特徴とする請求項１に記載のアレイ基板のマザーボードの製造方法。
【請求項３】
上記データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置に位置され、或は、上記データスキャンラインとデータ連通線とが電気的に接続されている位置からデータスキャンラインへ所定距離を偏移した位置に位置され、
上記ゲートスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置に位置され、或は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続されている位置からゲートスキャンラインへ所定距離を偏移した位置に位置されることを特徴とする請求項２に記載のアレイ基板のマザーボードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マザーボード及びアレイ基板の製造方法に関する。
【背景技術】
【０００２】
従来、液晶ディスプレー（ＬＣＤ）のＴＦＴアレイ基板の製造に採用される工程において、まず、ゲート金属層を堆積するとともにエッチングによりゲートパターンを形成し、次に、ゲートパターンを有する基板の表面にゲート絶縁層を堆積して、活性層と、ソース・ドレイン金属層とを順次形成する。このようなＴＦＴアレイ基板の製造工程は堆積、エッチングなどを含む。通常、堆積装置とエッチング装置は比較的高い作動電圧が必要となるため、ＴＦＴアレイ基板の製造工程において、このような比較的に高い作動電圧によって、その中の金属層に比較的多い電荷がこもられる。また、ＴＦＴアレイ基板の製造工程において、複数回の搬送が必要となり、この搬送によってＴＦＴアレイ基板におけるガラス基板に摩擦により電荷が生じられ、ガラス基板に生じられた電荷のすべてはガラス基板と直接に接触するゲート金属層にこもられてしまう。
【０００３】
従来のＴＦＴアレイ基板の製造工程において、少なくとも以下の問題が存在する。即ち、ＴＦＴアレイ基板の製造工程において、比較的多い電荷が金属層にこもられてしまい、従来技術によって製造されたＴＦＴアレイ基板上のゲート金属層とソース・ドレイン金属層との間はゲート絶縁層により完全に隔離され、両方の金属層間に電荷のこもりによって電位差が非常に発生しやすくなり、従って、ＴＦＴアレイ基板の製造工程において静電破壊現象（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｂｒｅａｋｄｏｗｎ）が容易に発生され、製品の合格率及び歩留まりが低減される。
【発明の概要】
【課題を解決するための手段】
【０００４】
本発明に係る一実施形態は、少なくとも一つの表示領域及び上記表示領域の周辺のプレカッティング領域を有するマザーボードを提供し、上記表示領域はゲートスキャンライン及びデータスキャンラインを有し、上記プレカッティング領域は電気的に接続されているゲート連通線とデータ連通線を有し、上記ゲートライン連通線は上記表示領域におけるゲートスキャンラインごとと電気的に接続し、上記データ連通線は上記表示領域におけるデータスキャンラインごとと電気的に接続する。
【０００５】
本発明に係る他の一つの実施形態はアレイ基板のマザーボードの製造方法を提供し、上記マザーボードは少なくとも一つの表示領域を有し、上記表示領域の周辺にプレカッティング領域が設けられ、上記製造方法は、上記表示領域にゲートスキャンライン及びデータスキャンラインを形成し、上記プレカッティング領域に電気的に接続されているゲートライン連通線とデータ連通線を形成する工程を備え、上記ゲートライン連通線は上記表示領域におけるゲートスキャンラインごとと電気的に接続し、上記データ連通線は上記表示領域におけるデータスキャンラインごとと電気的に接続している。
【０００６】
本発明の実施形態又は従来技術に係る技術案に対して、さらに明確的に説明するために、本発明の実施形態又は従来技術の記載に用いられる図面を以下のように簡単に説明し、以下に記載された図面は本発明の一部の実施形態にすぎなく、当業者が創造的労働をしなくてもこれらの図面によって他の図面を得ることができることはもちろんのことである。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係るマザーボードの概略図である。
【図２】本発明の第１の実施形態に係るマザーボードにおける一つの表示領域の概略図である。
【図３】本発明の第１の実施形態に係る活性薄膜を堆積した後のＡ−Ａ矢視断面図である。
【図４】本発明の第１の実施形態に係るソース・ドレイン金属層を堆積した後のＡ−Ａ矢視断面図である。
【図５ａ】図５ａ〜図５ｇは本発明の第１の実施形態に係るＴＦＴアレイ基板の製造方法における第１〜第７工程を示す図である。
【図５ｂ】図５ａ〜図５ｇは本発明の第１の実施形態に係るＴＦＴアレイ基板の製造方法における第１〜第７工程を示す図である。
【図５ｃ】図５ａ〜図５ｇは本発明の第１の実施形態に係るＴＦＴアレイ基板の製造方法における第１〜第７工程を示す図である。
【図５ｄ】図５ａ〜図５ｇは本発明の第１の実施形態に係るＴＦＴアレイ基板の製造方法における第１〜第７工程を示す図である。
【図５ｅ】図５ａ〜図５ｇは本発明の第１の実施形態に係るＴＦＴアレイ基板の製造方法における第１〜第７工程を示す図である。
【図５ｆ】図５ａ〜図５ｇは本発明の第１の実施形態に係るＴＦＴアレイ基板の製造方法における第１〜第７工程を示す図である。
【図５ｇ】図５ａ〜図５ｇは本発明の第１の実施形態に係るＴＦＴアレイ基板の製造方法における第１〜第７工程を示す図である。
【図６】本発明の第２の実施形態に係るマザーボードにおける一つの表示領域の概略図である。
【図７】本発明の第２の実施形態に係る活性薄膜を堆積した後のＢ−Ｂ矢視断面図である。
【図８】本発明の第２の実施形態に係るソース・ドレイン金属層を堆積した後のＢ−Ｂ矢視断面図である。
【図９ａ】図９ａ〜図９ｇは本発明の第２の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図９ｂ】図９ａ〜図９ｇは本発明の第２の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図９ｃ】図９ａ〜図９ｇは本発明の第２の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図９ｄ】図９ａ〜図９ｇは本発明の第２の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図９ｅ】図９ａ〜図９ｇは本発明の第２の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図９ｆ】図９ａ〜図９ｇは本発明の第２の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図９ｇ】図９ａ〜図９ｇは本発明の第２の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図１０】本発明の第３の実施形態に係るマザーボードにおける一つの表示領域の概略図である。
【図１１】本発明の第３の実施形態に係る活性薄膜を堆積した後のＣ―Ｃ矢視断面図である。
【図１２】本発明の第３の実施形態に係るソース・ドレイン金属層を堆積した後のＣ―Ｃ矢視断面図である。
【図１３ａ】図１３ａ〜図１３ｇは本発明の第３の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図１３ｂ】図１３ａ〜図１３ｇは本発明の第３の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図１３ｃ】図１３ａ〜図１３ｇは本発明の第３の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図１３ｄ】図１３ａ〜図１３ｇは本発明の第３の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図１３ｅ】図１３ａ〜図１３ｇは本発明の第３の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図１３ｆ】図１３ａ〜図１３ｇは本発明の第３の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【図１３ｇ】図１３ａ〜図１３ｇは本発明の第３の実施形態に係るＴＦＴアレイ基板の製造方法の第１〜第７工程を示す図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら本発明に係る実施形態に関する技術案に対して明確かつ完全に説明する。なお、以下に記載した実施形態は、本発明に係る実施形態の一部にすぎなく、本発明の全ての実施形態ではないことはもちろんのことである。本発明における実施形態に基づき、当業者が創造的労働をしなくても得られるすべての他の実施形態のいずれも本発明の保護の範囲に陥る。
【０００９】
本発明の実施形態はマザーボード及びアレイ基板の製造方法を提供する。本発明の実施形態におけるマザーボードは、少なくとも一つの表示領域を有する基板を備えるとともに、カッティング工程で基板を少なくとも一つの表示パネルに切り分けるように、上記表示領域の周辺にプレカッティング領域が設けられている。アレイ基板の製造工程において発生する静電破壊現象を低減するために、本発明の実施形態に係るマザーボードの各表示領域の隣り合う両側のプレカッティング領域に、電気的に接続されているゲートライン連通線とデータ連通線がそれぞれ設けられている。上記ゲートライン連通線は対応する表示領域におけるゲートスキャンラインごとと電気的に接続し、上記データ連通線は対応する表示領域におけるデータスキャンラインごとと電気的に接続している。
【００１０】
本発明の実施形態によれば、ゲート金属層又はソース・ドレイン金属層に電荷がこもられると、上述した電気的な接続関係で、こもられた電荷は全てのゲートスキャンライン及びデータスキャンラインに分布されて静電的バランスが取られることができる。静電的バランスが取られた状態で、接続される二つの導体間の電位が同じとなるため、二つの金属層との間に電位差が存在しなくなる。従って、本発明の実施形態によって提供されたマザーボード及びアレイ基板の製造方法を採用する場合、二つの金属層との間に電位差が存在しないため、アレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。
【００１１】
（第１の実施形態）
本発明の実施形態はマザーボード１００を提供する。図１に示すように、本実施形態におけるマザーボード１００は、少なくとも一つの表示領域２を有する基板１を備え、上記表示領域２の周辺にプレカッティング領域３が設けられている。基板１においてＴＦＴアレイの製作工程が終わった後、上記プレカッティング領域３に沿って各表示領域２を切り分ける。その後に、各表示領域２は最後に一つの完備のＴＦＴアレイ基板として形成され、カラーフィルタと一緒に液晶表示装置の液晶パネルの形成に用いられる。本発明の実施形態では、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象を低減させるために、マザーボードにおける各表示領域２の隣り合う両側のプレカッティング領域３に、電気的に接続されているゲートライン連通線とデータ連通線がそれぞれ設けられ、ゲートライン連通線は対応する表示領域におけるゲートスキャンラインごとと電気的に接続し、データ連通線は対応する表示領域におけるデータスキャンラインごとと電気的に接続している。
【００１２】
以下、一つの表示領域を例として詳しく説明する。図２は一つの表示領域の概略図であり、ゲート金属層及びソース・ドレイン金属層の構造のみ示している。
【００１３】
図２と図３に示すように、本発明の実施形態では、ゲートスキャンライン２１の同一層にゲートライン連通線２２及びデータ連通線２３を形成し、ゲートライン連通線２２及びデータ連通線２３は、同一のマスクプロセス（パターニングプロセス）によりゲートスキャンライン２１と同時に形成されてもよい。従来のゲートスキャンラインを形成するプロセスに対して、マスクにおけるパターンのみを変更すればよい。複数のゲートスキャンライン２１は表示領域において互に平行するとともに延び、ゲートライン連通線２２及びデータ連通線２３は表示領域の周辺に位置される。ゲートライン連通線２２、データ連通線２３及びゲートスキャンライン２１が同一層に位置するため、本実施形態におけるゲートライン連通線２２とデータ連通線２３とが直接電気的に接続されることができ、上記ゲートライン連通線２２は対応する表示領域におけるゲートスキャンライン２１とも直接電気的に接続されることができる。これに対して、パターンを形成するためのマスクに、ゲートライン連通線２２、データ連通線２３及びゲートスキャンライン２１に対応する領域を連通させるだけで、直接な電気的接続が実現できる。
【００１４】
上層に位置するデータスキャンライン２４はビアーホールを介してデータ連通線２３に電気的に接続することができる。データ連通線２３はゲート金属層に位置されるため、本発明の実施形態では、後で形成されるデータスキャンライン２４を上記データ連通線２３と接続させるために、図３に示すように、ガラス基板３４にゲート金属層を形成する工程において、データ連通線２３のデータスキャンライン２４との交差部２５にフォトレジスト３１を予め残す。その後、フォトレジスト３１を予め残した基板にゲート絶縁薄膜３２を直接堆積し、そして、予め残されたフォトレジスト３１、それに対応する位置の予め残されたフォトレジスト３１の上のゲート絶縁薄膜３２及び活性薄膜３３をエッチングするように、活性薄膜パターンを形成する工程において上記予め残されたフォトレジスト３１を剥離（ｌｉｆｔ−ｏｆｆ）する。
【００１５】
図４に示すように、上記剥離技術により、ゲート絶縁薄膜上の予め残されたフォトレジスト３１に対応する位置にビアーホール４１を形成し、そして、剥離により形成された上記ビアーホール４１を有する基板にソート・ドレイン金属層４２を堆積するとともに、ソート・ドレイン金属層４２においてエッチングにより薄膜トランジスタのソース・ドレインパターン（図示せず）及びデータスキャンライン２４を形成する。また、本発明の実施形態では、データ連通線２３をデータスキャンライン２４と電気的に接続させるために、データスキャンライン２４を上記予め残されたフォトレジスト３１の位置まで延びる。予め残されたフォトレジスト３１の位置にビアーホール４１が形成されているため、本発明の実施形態におけるデータスキャンライン２４は剥離によって形成されたビアーホール４１を介してデータ連通線２３と電気的に接続することができる。
【００１６】
剥離技術によるビアーホールの形成に対して、従来技術に基づき直接に改善することができ、マスクプロセス（ＭＡＳＫプロセス）を追加することはない。これによって、ＴＦＴアレイ基板の製造工程において、マスクの回数を比較的に低減し、生産率を向上するとともに、既存の生産プロセスを通用することができる。
【００１７】
なお、本発明の実施形態は以下の技術案によってデータスキャンラインとデータ連通線との電気的な接続を実現することができるが、これに限ることではない。即ち、ゲート絶縁薄膜の、データ連通線とデータスキャンラインとが交差する位置に対応して、エッチングプロセスによりビアーホールを形成し、これによって、上記データ連通線はエッチングによって形成されたビアーホールを介して対応する表示領域におけるデータスキャンラインと電気的に接続することができる。
【００１８】
上記ビアーホールをどのような方式で形成しても、データ連通線とデータスキャンラインとが電気的に接続され、同時に、ゲートライン連通線はデータ連通線及びゲートスキャンラインとそれぞれ直接電気的に接続される。ゲート金属層又はソース・ドレイン金属層に電荷がこもられた場合、上記電気的接続の関係で、こもられた電荷は全てのゲートスキャンライン及びデータスキャンラインに分布されて静電的バランスが取られる。静電的バランスが取られた状態で、接続される二つの導体間の電位が同じとなるため、二つの金属層との間に電位差がなくなる。従って、本発明の実施形態によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。
【００１９】
本発明の実施形態によって提供されたマザーボードにおいて、表示領域がＰＡＤ領域を介して外部の駆動回路と接続されるように、表示領域ごとにＰＡＤ領域（ゲートスキャンラインＰＡＤ領域とデータスキャンラインＰＡＤ領域を含む）が設けられている。本発明の実施形態では、従来のＰＡＤ領域の形成に影響しなくするため、上記ゲートライン連通線をゲートスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成させ、上記データ連通線をデータスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成させる。
【００２０】
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードに対してテストする前に、ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングにより切断領域を形成し、上記ゲートライン連通線とゲートスキャンラインとの電気的な接続を切断し、データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングにより切断領域を形成し、上記データ連通線とデータスキャンラインとの電気的な接続を切断する。エッチングにより上記切断領域を形成することで、データスキャンラインとゲートスキャンラインとを互に独立させて、信号の干渉がなくなり、後の工程においてマザーボードに対するテストが便利になる。
【００２１】
上記データスキャンラインにおける切断領域として、以下の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置に位置する。他の一つは、上記データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置からデータスキャンラインへ所定距離を偏移した位置に位置する。
【００２２】
上記ゲートスキャンラインにおける切断領域として、以下の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、ゲートタスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置に位置する。他の一つは、ゲートスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置からゲートスキャンラインへ所定距離を偏移した位置に位置する。
【００２３】
本発明の実施形態はＴＦＴアレイ基板の製造方法をさらに提供する。図５ａ〜図５ｇに示すように、上記製造方法は以下の工程を有する。
【００２４】
（１）図５ａに示すように、本発明の実施形態におけるＴＦＴ基板を形成するためのマザーボードは、少なくとも一つの表示領域を有し、上記ガラス基板３４にゲート金属層３５を堆積している。
【００２５】
（２）上記ゲート金属層３５に対してパターニングを行い、上記ゲート金属層３５よりゲートパターンを形成する。図５ｂに示すように、当該ゲートパターンは、ゲートスキャンライン２１と、ゲートスキャンラインと接続するゲート電極（図示せず）と、各表示領域の隣り合う両側に位置するゲートライン連通線２２と、データ連通線２３とを備え、上記ゲートライン連通線２２はデータ連通線２３及びゲートスキャンライン２１とそれぞれ直接電気的に接続する。
【００２６】
本発明の実施形態では、データ連通線２３と後で形成されるデータスキャンラインとの電気的な接続を便利にさせるために、当該工程において、上記データ連通線の、後で形成されるデータスキャンラインとの交差部２５にフォトレジストを予め残す。具体的の予め残されたフォトレジスト３１について図５ｃに示す。
【００２７】
なお、本出願に言及されているパターニング工程は、通常、フォトレジストの塗布と、フォトレジストの露光・現像と、エッチングと、フォトレジストの除去などの工程とを備え、フォトレジストの除去工程は剥離（ｌｉｆｔｉｎｇ−ｏｆｆ）又はアッシング（ａｓｈｉｎｇ）などをさらに備える。フォトレジストとして、ポジティブ・フォトレジストを例に説明する。
【００２８】
実際に運用する場合、以下のようにフォトレジストを予め残すことができるが、これに限ることではない。即ち、ハーフトーンマスク又はグレートーンマスクにより、ゲート金属層に塗布されたフォトレジストから、フォトレジストの完全保留領域と、フォトレジストの一部保留領域と、フォトレジストの完全除去領域とを形成する。その中で、完全保留領域は予め残されたフォトレジストの位置に対応し、一部保留領域はゲートパターンの他の位置に対応し、完全除去領域は他のエッチングする必要があるゲート金属層の位置に対応する。露光・現像した後、完全除去領域に露出されたゲート金属に対してエッチングした後、一部保留領域のフォトレジストをアッシングにより除去する。一部保留領域のフォトレジストを除去するとともに、完全保留領域のフォトレジストも少々薄くなるが、若干のフォトレジストがやはり保留される。さらによく剥離されるために、予め残されたフォトレジストの面積を拡大し、或いは、アッシングした後、予め残されたフォトレジストのトップの側面を剥離しやすい形状、例えば逆台形に処理する。
【００２９】
（３）図５ｄに示すように、ゲートパターンを有する上記基板に、ゲート絶縁薄膜３２と、活性薄膜３３とを順次堆積する。
【００３０】
（４）上記活性薄膜に対してパターニングを行い、上記活性薄膜３３よりゲート電極に重なる活性薄膜パターンに形成する。上記予め残されたフォトレジストを剥離し、予め残されたフォトレジスト３１と、それに対応する位置のゲート絶縁薄膜３２と、活性薄膜３３とを除去することで、ビアーホール４４を形成し、データ連通線２３を予め残されたフォトレジストの位置で露出させる。図５ｅは、剥離された後の基板の予め残されたフォトレジストにおける断面図である。
【００３１】
（５）活性薄膜パターンを有する基板にソース・ドレイン金属層を堆積するとともにパターニングを行って、上記ソース・ドレイン金属層によりソース・ドレインパターン形成さする。図２と図５ｆに示すように、当該ソース・ドレインパターンは、ゲートスキャンライン２１と交差するデータスキャンライン２４と、薄膜トランジスタのソース電極及びドレイン電極とを有する。上記データスキャンライン２４は上記予め残されたフォトレジスト２５の位置まで延び、データ連通線２３は予め残されたフォトレジストの位置で露出されるため、上記データスキャンライン２４は上記データ連通線２３と電気的に接続することができる。
【００３２】
上述した方法によって製造されたＴＦＴアレイ基板を採用すれば、その製造工程において、データ連通ラインとデータスキャンラインとがビアーホールを介して電気的に接続され、ゲートライン連通線はデータ連通線及びゲートスキャンラインとそれぞれ直接電気的に接続される。二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。
【００３３】
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードに対してテストする前に、以下の工程をさらに有する。
【００３４】
（６）パッシベーション層を堆積してからパターニングし、上記ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記ゲートスキャンラインを露出させ、上記データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記データスキャンラインを露出させる。
【００３５】
（７）上記ビアーホールから露出されたデータスキャンライン及びゲートスキャンライアンをエッチングにより除去されることで、切断領域２８、２９を形成する。具体的に形成された切断領域２８、２９を図５ｇに示す。
【００３６】
本発明の実施形態において、ゲートスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、ゲートスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置に位置する。他の一つは、図５ｇに示すように、ゲートスキャンラインにおける切断領域２８は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置からゲートスキャンラインへ所定距離を偏移した位置に位置する。
【００３７】
本発明の実施形態において、データスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、データスキャンラインにおける切断領域は、上記予め残されたフォトレジストの位置に重なるとともに、一般的に予め残されたフォトレジストの面積より大きい。他の一つは、図５ｇに示すように、データスキャンラインにおける切断領域２９は、上記予め残されたフォトレジストの位置からデータスキャンラインへ所定距離を偏移した位置に位置する。
【００３８】
（第２の実施形態）
本発明の実施形態はマザーボード２００を提供する。当該マザーボードの構造全体は第１の実施形態と同じであり、少なくとも一つの表示領域を有する基板を備え、上記基板における各表示領域の周り又は隣り合う二つの表示領域間にプレカッティング領域が設けられている。ＴＦＴアレイの製作プロセスが終わった後、上記プレカッティング領域に沿って各表示領域を切り分け、各表示領域のそれぞれは最後に一つの完備のＴＦＴアレイ基板として形成し、ＬＣＤ液晶パネルの形成に用いられる。
【００３９】
本発明の実施形態では、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象を低減させるために、第１の実施形態と類似する技術案を採用した。即ち、二つの金属層を電気的に接続させて、その電位の全体を同じにさせる。
以下、一つの表示領域を例として、具体的な電気的接続方式を詳しく説明する。図６は一つの表示領域の概略図であり、ゲート金属層とソース・ドレイン金属層との構造のみ示している。
【００４０】
図６と図７に示すように、本発明の実施形態では、データスキャンライン６１の同一層にゲートライン連通線６２及びデータ連通線６３を形成し、ゲートライン連通線６２及びデータ連通線６３は、同一のマスクプロセスによりデータスキャンライン６１と同時に形成されてもよい。従来のデータスキャンラインの形成プロセスに対して、マスクにおけるパターンのみを変更すればよい。複数のゲートスキャンライン６４は表示領域において互に平行するとともに延び、複数のデータスキャンライン６１も互に平行するとともに延びて、ゲートスキャンライン６４と交差し、ゲートライン連通線６２及びデータ連通線６３は表示領域の周辺に位置される。ゲートライン連通線６２、データ連通線６３及びデータスキャンライン６１が同一層に位置されるため、本実施形態におけるゲートライン連通線とデータ連通線とは直接電気的に接続されることができ、データ連通線も対応する表示領域におけるデータスキャンラインと直接電気的に接続されることができる。これに対して、マスクにゲートライン連通線、データ連通線及びデータスキャンラインに対応する領域を連通させるようにすれば直接電気的接続が実現できる。
【００４１】
上層に位置するゲートライン連通線６２はビアーホールを介してゲートスキャンライン６４と電気的に接続することができる。ゲートライン連通線６２はソース・ドレイン金属層上に位置されるため、本発明の実施形態では、ゲートスキャンライン６４を上記ゲートライン連通線６２と接続させるために、ゲート金属層の形成工程において、ゲートスキャンライン６４のゲートライン連通線６２との交差部６５にフォトレジスト７１を予め残す。そして、フォトレジスト７１を予め残した基板にゲート絶縁薄膜７２と、活性薄膜７３とを直接堆積する。
【００４２】
そして、図８に示すように、活性薄膜パターンの形成工程において、上記予め残されたフォトレジスト７１を剥離して、予め残されたフォトレジスト７１と、それに対応する位置のゲート絶縁薄膜７２と、活性薄膜７３に対してエッチングする。上記剥離技術により、ゲート絶縁薄膜における予め残されたフォトレジストに対応する位置にビアーホール７４を形成し、そして、剥離により形成されたビアーホール７４を有する基板に、ソート・ドレイン金属層７５を堆積するとともに、ソート・ドレイン金属層７５に対してエッチングによりソース・ドレインパターンを形成する。当該ソース・ドレインパターンは、ゲートスキャンライン６４と交差するデータスキャンライン６１と、薄膜トランジスタのソース電極及びドレイン電極とを有する。本発明の実施形態において、ゲートライン連通線６２をゲートスキャンライン６４と電気的に接続させるために、ゲートライン連通線６２が剥離によって形成されたビアーホール７４を介してゲートスキャンライン６４と電気的に接続されるように、ゲートライン連通線６２を上記ビアーホール７４に対応する位置に直接形成する。
【００４３】
なお、本発明の実施形態は、以下の技術案によってゲートスキャンラインとゲートライン連通線との電気的接続を実現することができるが、これに限ることではない。即ち、ゲート絶縁薄膜におけるゲートライン連通線とゲートスキャンラインとが交差する位置に対応する部位に、エッチングによりビアーホールを形成する。これによって、上記ゲートライン連通線はエッチングによって形成されたビアーホールを介して、対応する表示領域におけるゲートスキャンラインと電気的に接続する。
【００４４】
上記ビアーホールをどのような方式で形成しても、ゲートライン連通線とゲートスキャンラインとが電気的に接続され、同時に、データ連通線はゲートライン連通線と、データスキャンラインとそれぞれ直接電気的に接続される。ゲート金属層又はソース・ドレイン金属層にた電荷がこもられた場合、上記電気的な接続関係で、こもられた電荷は全てのゲートスキャンライン及びデータスキャンラインに分布されて静電的バランスが取られる。静電的バランスが取られた状態で、接続される二つの導体間の電位が同じとなるため、二つの金属層との間に電位差が存在しなくなる。従って、本発明の実施形態によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しなくなり、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。
【００４５】
本発明の実施形態によって提供されたマザーボードにおいて、表示領域がＰＡＤ領域（ゲートスキャンラインＰＡＤ領域及びデータスキャンラインＰＡＤ領域を含む）を介して外部の駆動回路と接続されるように、表示領域ごとにＰＡＤ領域が設けられている。本発明の実施形態では、従来のＰＡＤ領域の形成に影響しなくするために、上記ゲートライン連通線をゲートスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成し、上記データ連通線をデータスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成する。
【００４６】
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードをテストする前に、ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングにより切断領域を形成して、上記ゲートライン連通線とゲートスキャンラインとの電気的な接続を切断し、データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングにより切断領域を形成して、上記データ連通線とデータスキャンラインとの電気的な接続を切断する。エッチングにより上記切断領域を形成することで、データスキャンラインとゲートスキャンラインとを互に独立させ、信号の干渉がなくなり、後の工程でマザーボードに対するテストが便利になる。
【００４７】
前述のように、上記データスキャンラインとゲートスキャンラインにおける切断領域として、２種類の位置を選択することができるが、それに限ることではない。
【００４８】
本発明の実施形態はＴＦＴアレイ基板の製造法をさらに提供する。図９ａ〜図９ｇに示すように、上記製造方法は以下の工程を有する。
【００４９】
（１）図９ａに示すように、本発明の実施形態におけるＴＦＴ基板を形成するためのマザーボードは少なくとも一つの表示領域を有し、ガラス基板６７にゲート金属層６８を堆積する。
【００５０】
（２）上記ゲート金属層６８に対してパターニングを行い、上記ゲート金属層６８よりゲートパターンを形成する。図７ｂに示すように、当該ゲートパターンは、ゲートスキャンライン６４と、ゲートスキャンラインと接続するゲート電極とを備える。本発明実施形態では、ゲートスキャンライン６４を後で形成されるゲートライン連通線との電気的接続を便利にさせるために、当該工程において、ゲートスキャンライン６４の後で形成されるゲートライン連通線との交差部６５にフォトレジスト７１を予め残す。具体的の予め残されたたフォトレジスト７１について図９ｃに示す。
【００５１】
実際に運用する場合、以下のようにしてフォトレジストを予め残すことができるが、これに限ることではない。ハーフトーンマスク又はグレートーンマスクにより、ゲート金属層に塗布されたフォトレジストから、フォトレジストの完全保留領域と、フォトレジストの一部保留領域と、フォトレジストの完全除去領域とを形成する。完全保留領域は予め残されたフォトレジストの位置に対応し、一部保留領域はゲートパターンの他の位置に対応し、完全除去領域は他のエッチングする必要があるゲート金属層の位置に対応する。露光・現像した後、完全除去領域に露出されたゲート金属を除去し、そして、一部保留領域のフォトレジストをアッシングにより除去する。一部保留領域のフォトレジストを除去するとともに、完全保留領域のフォトレジストも少々薄くなるが、若干のフォトレジストがやはり保留される。さらによく剥離するために、予め残されたフォトレジストの面積を拡大し、或いは、アッシングした後、予め残されたフォトレジストのトップの側面を剥離しやすい形状、例えば逆台形に処理する。
【００５２】
（３）図９ｄに示すように、ゲートパターンを有する基板に、ゲート絶縁薄膜７２と、活性薄膜７３とを順次堆積する。
【００５３】
（４）上記活性薄膜に対してパターニングを行い、上記活性薄膜７３よりゲート電極に重なる活性薄膜パターンに形成する。上記予め残されたフォトレジスト７１を剥離し、予め残されたフォトレジスト７１と、それに対応する位置のゲート絶縁薄膜７２と、活性薄膜７３とを除去することで、ビアーホール７４を形成し、ゲートスキャンライン７６を予め残されたフォトレジストの位置で露出させる。図９ｅは、剥離された後の基板の予め残されたフォトレジストにおける断面図である。
【００５４】
（５）図６と図９ｆに示すように、活性薄膜パターンを有する基板に、ソース・ドレイン金属層を堆積するとともにパターニングを行って、上記ソース・ドレイン金属層より薄膜トランジスタのソース・ドレインパターン（図示せず）と、データスキャンライン６１と、各表示領域の隣り合う両側に位置されるゲートライン連通線６２と、データ連通線６３とを形成する。その中で、データ連通線６３はゲートライン連通線６２と、データスキャンライン６１と直接電気的に接続されるが、ゲートスキャンライン６４は予め残されたフォトレジストの位置６５で露出されるため、データ連通線６３を上記予め残されたフォトレジストの位置６５に形成することだけで、上記ゲートライン連通線６３は剥離によって形成されたビアーホール７４を介してゲートスキャンライン６４と電気的に接続される。
【００５５】
上述した方法によって製造されたＴＦＴアレイ基板を採用すれば、製造工程において、ゲートライン連通線とゲートスキャンラインとはビアーホールを介して電気的に接続され、データ連通線はゲートライン連通線とデータスキャンラインとそれぞれ直接電気的に接続されることができる。従って、本発明によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。
【００５６】
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードに対してテストする前に、以下の工程をさらに有する。
【００５７】
（６）パッシベーション層を堆積してからパターニングし、上記ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記ゲートスキャンラインを露出させ、上記データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記データスキャンラインを露出させる。
【００５８】
（７）上記ビアーホールから露出されたデータスキャンライン及びゲートスキャンライアンはエッチングにより除去されることで、切断領域７６、７７を形成する。具体的に形成された切断領域７６、７７を図９ｇに示す。
【００５９】
本発明の実施形態において、ゲートスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、ゲートスキャンラインにおける切断領域は、上記予め残されたフォトレジストに重なるとともに、かつ一般的に予め残されたフォトレジストの面積より大きい。他の一つは、図９ｇに示すように、ゲートスキャンラインにおける切断領域７７は、上記予め残されたフォトレジストの位置からゲートスキャンラインへ所定距離を偏移した位置に位置する。
【００６０】
本発明の実施形態において、データスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置に位置する。他の一つは、図９ｇに示すように、データスキャンラインにおける切断領域７６は、上記データスキャンラインとデータ連通線とが電気的に接続する位置からデータスキャンラインへ所定距離を偏移した位置に位置する。
【００６１】
（第３の実施形態）
本発明の実施形態はマザーボード３００を提供する。当該マザーボード３００の構造全体は第１の実施形態と同じであり、少なくとも一つの表示領域を有する基板を備え、上記基板における隣り合う二つの表示領域間にプレカッティング領域が設けられている。ＴＦＴアレイの製作プロセスが終わった後、上記プレカッティング領域に沿って各表示領域を切り分け、各表示領域のそれぞれは最後に一つの完備のＴＦＴアレイ基板として形成する。
【００６２】
本発明の実施形態において、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象を低減させるために、第１の実施形態と類似する技術案を採用した。即ち、二つの金属層を電気的に接続し、その電位の全体を同じにさせる。以下、一つの表示領域を例として具体的な電気的接続方式に対して詳しく説明する。図１０は一つの表示領域の概略図であり、ゲート金属層とソース・ドレイン金属層との構造のみ示している。
【００６３】
図１０に示すように、本発明の実施形態において、ゲートスキャンライン１０１の同一層にゲートライン連通線１０２を形成し、ゲートライン連通線１０２は同一のマスクプロセスによりゲートスキャンライン１０１と同時に形成してもよい。ゲートライン連通線１０２とゲートスキャンライン１０１とが同一層に形成されるため、本実施形態におけるゲートライン連通線１０２とスキャンライン１０１とが直接電気的に接続されることができる。これに対して、マスクにゲートライン連通線及びゲートスキャンラインに対応する領域を連通させることで直接な電気的接続が実現できる。
【００６４】
ゲート金属層の形成と類似に、図１０に示すように、本発明の実施形態において、データスキャンライン１０４の同一層にデータ連通線１０３を形成し、データ連通線１０３は同一のマスクプロセスによりゲートスキャンライン１０４と同時に形成してもよい。データ連通線１０３とデータスキャンライン１０４とが同一層に位置されるため、上記データ連通線１０３は対応する表示領域におけるデータスキャンライン１０４と直接電気的に接続することができる。これに対して、マスクにデータ連通線及びデータスキャンラインに対応する領域を連通させることで直接な電気接続が実現できる。
【００６５】
図１１に示すように、ゲートライン連通線１０２はゲート金属層上に位置され、データ連通線１０３はソース・ドレイン金属層上に位置されるため、本発明の実施形態では、ゲートライン連通線１０２をデータ連通線１０３と接続させるために、ゲート金属層の形成工程において、ゲートライン連通線１０２のデータ連通線との交差部１０５にフォトレジスト１１１を予め残す。そして、フォトレジストを予め残した基板に、ゲート絶縁薄膜１１２と、活性薄膜１１３とを直接堆積する。
【００６６】
図１２に示すように、活性薄膜パターンの形成工程において、予め残されたフォトレジスト１１１と、それに対応する位置のゲート絶縁薄膜１１２と、活性薄膜１１３とをエッチングするように、上記予め残されたフォトレジストを剥離する。上記剥離技術により、ゲート絶縁薄膜の予め残されたフォトレジストに対応する位置にビアーホール１１４を形成して、上記ゲートライン連通線１０２を露出させ、そして、剥離により形成されたビアーホールを有する基板に、ソート・ドレイン金属層１１５を堆積するとともに、ソート・ドレイン金属層に対してエッチングよりソース・ドレインパターンを形成する。図１０に示すように、当該ソース・ドレインパターンはゲートスキャンライン１０１と交差するデータスキャンライン１０４と、薄膜トランジスタのソース電極及びドレイン電極と、データ連通線１０３とを有する。本発明の実施形態において、ゲートライン連通線１０２をデータ連通線１０３と電気的に接続させるために、データ連通線１０３が剥離によって形成されたビアーホールを介してゲートライン連通線１０２と電気的に接続されるように、データ連通線１０３を上記ビアーホール１１４と対応する位置に直接形成する。
【００６７】
なお、本発明の実施形態は以下の技術案によりゲートライン連通線とデータ連通線との電気的接続を実現することができるが、これに限ることではない。即ち、ゲート絶縁薄膜におけるデータ連通線とゲートライン連通線とが交差する位置に対応してエッチングによりビアーホールを形成する。これによって、上記データ連通線はエッチングによって形成されたビアーホールを介してゲートライン連通線と電気的に接続できる。
【００６８】
上記ビアーホールをどのような方式で形成しても、データ連通線とゲートライン連通線とは電気的に接続することができ、同時に、ゲートライン連通線はゲートスキャンラインと直接電気的に接続され、データ連通線はデータスキャンラインと直接電気的に接続されることができる。ゲート金属層又はソース・ドレイン金属層に電荷がこもられた場合、上記電気的な接続関係で、こもられた電荷は全てのゲートスキャンライン及びデータスキャンラインに分布されて静電的バランスが取られる。静電的バランスが取られた状態で、接続される二つの導体間の電位が同じとなるため、二つの金属層との間に電位差が存在しなくなる。従って、本発明の実施形態によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。
【００６９】
図１に示すように、本発明の実施形態のマザーボードには、表示領域がＰＡＤ領域を介して外部の駆動回路に接続されるように、表示領域ごとにＰＡＤ領域（ゲートスキャンラインＰＡＤ領域及びデータスキャンラインＰＡＤ領域を含む）が設けられる。本発明の実施形態では、従来のＰＡＤ領域の形成に影響しなくするために、上記ゲートライン連通線をゲートスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成し、上記データ連通線をデータスキャンラインＰＡＤ領域が対向する側のプレカッティング領域に形成する。
【００７０】
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明の実施形態では、テストの過程に影響しなくするために、上記マザーボードに対してテストする前に、ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングにより切断領域を形成して、上記ゲートライン連通線とゲートスキャンラインとの電気的な接続を切断し、データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングにより切断領域を形成して、上記データ連通線とデータスキャンラインとの電気的な接続を切断する。エッチングにより上記切断領域を形成することで、データスキャンラインとゲートスキャンラインとを互に独立にさせ、信号の干渉がなくなり、後の工程においてマザーボードに対するテストが便利になる。
【００７１】
前述のように、上記データスキャンラインとゲートスキャンラインにおける切断領域として、２種類の位置を選ぶことができるが、それにかぎることではない。
【００７２】
本発明の実施形態はＴＦＴアレイ基板の製造方法をさらに提供する。図１３ａ〜図１３ｇに示すように、上記製造方法は以下の工程を有する。
【００７３】
（１）図１３ａに示すように、本発明の実施形態では、ＴＦＴ基板を形成するためのマザーボードは少なくとも一つの表示領域を有し、ガラス基板１０７にゲート金属層１０８を堆積する。
【００７４】
（２）上記ゲート金属層１０８に対してパターニングを行い、上記ゲート金属層１０８によりゲートパターンを形成する。図１３ｂに示すように、当該ゲートパターンはゲートスキャンライン１０１と、ゲートスキャンラインと接続するゲート電極と、各表示領域の一方の側に位置されるゲートライン連通線１０２とを備える。本実施形態において、ゲートライン連通線１０２はゲートスキャンライン１０１と同一層に位置されるため、ゲートライン連通線１０２をゲートスキャンライン１０１と直接電気的に接続させることができる。本発明の実施形態では、ゲートライン連通線と後で形成されるデータ連通線との電気的な接続を便利にさせるために、当該工程において、ゲートライン連通線１０２の後で形成されるデータ連通線との交差部１０５にフォトレジスト１１１を予め残す。具体的の予め残したフォトレジストについて図１３ｃに示す。
【００７５】
実際に運用する場合、以下のようにしてフォトレジストを予め残すことができるが、これに限ることではない。即ち、ハーフトーンマスク又はグレートーンマスクにより、ゲート金属層に塗布されたフォトレジストから、フォトレジストの完全保留領域と、フォトレジストの一部保留領域と、フォトレジストの完全除去領域とを形成する。その中で、完全保留領域は予め残されたフォトレジストの位置に対応し、一部保留領域はゲートパターンの他の位置に対応し、完全除去領域は他のエッチングする必要があるゲート金属層の位置に対応する。露光・現像した後、完全除去領域に露出されたゲート金属を除去し、そして、一部保留領域のフォトレジストをアッシングにより除去する。一部保留領域のフォトレジストを除去るとともに、完全保留領域のフォトレジストも少々薄くなるが、若干のフォトレジストがやはり保留される。さらによく剥離するために、予め残されたフォトレジストの面積を拡大し、或いは、アッシングした後、予め残されたフォトレジストのトップの側面を剥離しやすい形状、例えば逆台形に処理する。
【００７６】
（３）図１３ｄに示すように、ゲートパターンを有する上記基板に、ゲート絶縁薄膜１１２と、活性薄膜１１３とを順次堆積する。
【００７７】
（４）上記活性薄膜に対してパターニングを行い、上記活性薄膜１１３よりゲート電極に重なる活性薄膜パターンを形成する。上記予め残されたフォトレジストを剥離し、予め残されたフォトレジスト１１１と、それに対応する位置のゲート絶縁薄膜１１２と、活性薄膜１１３とを除去することで、ビアーホール１１４を形成し、ゲートライン連通線１０２を予め残されたフォトレジストの位置１０５で露出させる。図１３ｅは、剥離された後の基板の予め残されたフォトレジストにおける断面図である。
【００７８】
（５）活性薄膜パターンを有する基板にソース・ドレイン金属層１１５を堆積するとともにパターニングを行って、上記ソース・ドレイン金属層１１５よりソース・ドレインパターンを形成する。図１０及び図１３ｆに示すように、当該ソース・ドレインパターンは、ゲートスキャンライン１０１と交差するデータスキャンライン１０４と、薄膜トランジスタのソース電極及びドレイン電極と、各表示領域における上記ゲートライン連通線と隣り合う側に位置するデータ連通線１０３とを備える。その中で、データ連通線１０３とデータスキャンライン１０４とが同一層に位置され、直接電気的に接続することができる。また、予め残されたフォトレジストの位置でゲートライン連通線１０２が露出されるため、データ連通線１０３を上記予め残されたフォトレジストの位置１０５に形成することだけで、上記データ連通線１０３は剥離によって形成されたビアーホールを介してゲートライン連通線１０２と電気的に接続することができる。
【００７９】
上述した方法によって製造されたＴＦＴアレイ基板を採用すれば、製造工程において、ゲートライン連通線はゲートスキャンラインと直接電気的に接続され、データ連通線はデータスキャンラインと直接電気的に接続され、ゲートライン連通線とデータ連通線とはビアーホールを介して電気的に接続される。従って、本発明によって提供されたマザーボード及びＴＦＴアレイ基板の製造方法によれば、二つの金属層との間に電位差が存在しないため、ＴＦＴアレイ基板の製造工程において発生する静電破壊現象が効果的に低減され、製品の合格率及び歩留まりが向上される。
【００８０】
マザーボードの電気的接続性能を検出できるように、マザーボードをカットする前に、マザーボードに対してテストする必要があり、本発明実施形態では、テストの過程に影響しなくするため、上記マザーボードに対してテストする前に、以下の工程をさらに有する。
【００８１】
（６）パッシベーション層を堆積してからパターニングし、上記ゲートスキャンラインのゲートライン連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記ゲートスキャンラインを露出させ、上記データスキャンラインのデータ連通線と電気的に接続する一端に、エッチングによりビアーホールを形成して、上記データスキャンラインを露出させる。
【００８２】
（７）上記ビアーホールから露出されたデータスキャンライン及びゲートスキャンライアンをエッチングにより除去されることで、切断領域１１７、１１８を形成する。具体的における切断領域１１７、１１８を図１３ｇに示す。
【００８３】
本発明の実施形態において、ゲートスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、ゲートスキャンラインにおける切断領域は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置に位置する。他の一つは、図１３ｇに示すように、ゲートスキャンラインにおける切断領域１１８は、上記ゲートスキャンラインとゲートライン連通線とが電気的に接続する位置からゲートスキャンラインへ所定距離を偏移した位置に位置する。
【００８４】
本発明の実施形態において、データスキャンラインにおける切断領域として、下記の２種類の位置を選ぶことができるが、これに限ることではない。即ち、一つは、データスキャンラインにおける切断領域は、上記データスキャンラインとデータ連通線とが電気的に接続する位置に位置する。他の一つは、図１３ｇに示すように、データスキャンラインにおける切断領域１１７は、上記データスキャンラインとデータ連通線とが電気的に接続する位置からデータスキャンラインへ所定距離を偏移した位置に位置する。
【００８５】
本発明の第３の実施形態では、ゲートライン連通線とデータ連通線とが交差する一つの部位だけにおいて剥離すればよいため、第１の実施形態と第２の実施形態に対して、本発明の第３の実施形態は剥離する部位を低減させることができる。
【００８６】
上記の実施形態では、ゲート金属層がソース・ドレイン金属層の下方に位置されたことを例に説明したが、実際に運用する場合、ゲート金属層をソース・ドレイン金属層の上方に形成することもできる。本発明は上述した実施形態に限られたものではない。表示領域の隣り合う両側にゲートライン連通線及びデータ連通線を形成し、かつ、ゲートライン連通線及びデータ連通線を介してゲート金属層とソース・ドレイン金属層とが電気的に接続されることができれば、本発明の実施形態に開示された方法である。また、上記ゲートライン連通線及びデータ連通線は、同じにゲート金属層に形成してもよく、同じにソース・ドレイン金属層に形成してもよい。さらに、上記ゲートライン連通線及びデータ連通線のそれぞれをゲート金属層とソース・ドレイン金属層に形成してもよい。
【００８７】
本発明の実施形態は主に液晶パネルの製造、特に、液晶パネルにおけるＴＦＴアレイ基板の製造工程に用いられる。
【００８８】
以上は本発明の具体的な実施形態にすぎない。本発明の保護範囲は上述内容に限らない。本発明に開示された技術範囲に基づき、当業者が容易に想到しうる変化や取替はいずれも本発明の保護範囲に陥る。従って、本発明の保護範囲は特許請求の範囲に記載の保護範囲を基準とする。
【符号の説明】
【００８９】
１  基板
２  表示領域
３  プレカッティング領域
２１、６４、１０１  ゲートスキャンライン
２２、６２、１０２  ゲートライン連通線
２３、６３、１０３  データ連通線
２４、６１、１０４  データスキャンライン
２５、６５、１０５  交差部
２８、２９、７６、７７、１１７、１１８  切断領域
３１、７１、１１１  フォトレジスト
３２、７２、１１２  絶縁薄膜
３３、７３、１１３  活性薄膜
３４、６７、１０７  ガラス基板
３５、６８、１０８  ゲート金属層
４１、７４、１１４  ビアーホール
４２、７５、１１５  ソート・ドレイン金属層
１００、２００、３００  マザーボード
【図１】
0005777153.tif 000002
【図２】
0005777153.tif 000003
【図３】
0005777153.tif 000004
【図４】
0005777153.tif 000005
【図５ａ】
0005777153.tif 000006
【図５ｂ】
0005777153.tif 000007
【図５ｃ】
0005777153.tif 000008
【図５ｄ】
0005777153.tif 000009
【図５ｅ】
0005777153.tif 000010
【図５ｆ】
0005777153.tif 000011
【図５ｇ】
0005777153.tif 000012
【図６】
0005777153.tif 000013
【図７】
0005777153.tif 000014
【図８】
0005777153.tif 000015
【図９ａ】
0005777153.tif 000016
【図９ｂ】
0005777153.tif 000017
【図９ｃ】
0005777153.tif 000018
【図９ｄ】
0005777153.tif 000019
【図９ｅ】
0005777153.tif 000020
【図９ｆ】
0005777153.tif 000021
【図９ｇ】
0005777153.tif 000022
【図１０】
0005777153.tif 000023
【図１１】
0005777153.tif 000024
【図１２】
0005777153.tif 000025
【図１３ａ】
0005777153.tif 000026
【図１３ｂ】
0005777153.tif 000027
【図１３ｃ】
0005777153.tif 000028
【図１３ｄ】
0005777153.tif 000029
【図１３ｅ】
0005777153.tif 000030
【図１３ｆ】
0005777153.tif 000031
【図１３ｇ】
0005777153.tif 000032