(57)【特許請求の範囲】
【請求項１】
（ａ）スレーブ発振器がマスタ発振器にインジェクションロックされるように、前記マスタ発振器（２）と前記スレーブ発振器（３）とを動作させること（４０１）と、
（ｂ）前記スレーブ発振器がもはや前記マスタ発振器にインジェクションロックされていないように、前記マスタ発振器（２）から前記スレーブ発振器（３）を分離すること（４０４）と、
を備える方法であって、前記方法は、
（ｃ）前記マスタ発振器（２）によって出力されたマスタ発振器出力信号と、前記スレーブ発振器（３）によって出力されたスレーブ発振器出力信号との間の逆位相状態を検出すること（４０７）と、
（ｄ）（ｃ）の前記検出することに応答して、前記スレーブ発振器（３）が前記マスタ発振器（２）にインジェクションロックされるように、前記スレーブ発振器（３）を前記マスタ発振器（２）に結合すること（４０８）と
を備えることを特徴とする方法。
【請求項２】
（ｃ）の前記検出することは、前記スレーブ発振器出力信号のエッジが前記マスタ発振器出力信号のエッジの所定の時間内に入るかどうかを示す信号を生成することを伴う、請求項１に記載の方法。
【請求項３】
（ｃ）の前記検出することは、前記スレーブ発振器出力信号の立下りエッジが前記マスタ発振器出力信号の立上りエッジの所定の時間内に入るかどうかを示す信号を生成することを伴う、ここにおいて、前記所定の時間が、望ましくはデジタル回路を通したデジタル信号の伝搬遅延である、請求項１に記載の方法。
【請求項４】
供給電圧の状態を検出することと、前記検出することに応答して、（ｂ）の前記分離することが生じることを引き起こすことと、
（ｂ）の前記分離することの後、および（ｄ）の前記結合することの前に、前記スレーブ発振器（３）の発振周波数を調整することと、
ここにおいて、前記調整することが、前記スレーブ発振器に供給される供給電流を調整することを望ましくは伴う、
【請求項５】
（ｄ）の前記結合することが、インジェクタ回路とスイッチ（８）とを介して前記マスタ発振器（２）の出力ノードを前記スレーブ発振器（３）の入力ノードに結合することを伴い、（ｄ）において前記スレーブ発振器が前記マスタ発振器に結合されたときは、前記スイッチが閉じており、（ｂ）において前記スレーブ発振器が前記マスタ発振器から分離されたときは、前記スイッチが開いている、請求項１に記載の方法。
【請求項６】
前記スレーブ発振器出力信号は、前記スレーブ発振器が発振しているとき、前記スレーブ発振器（３）の入力ノード上にある信号であり、前記マスタ発振器（２）の出力ノードは、（ｄ）において前記スレーブ発振器が前記マスタ発振器に結合されたとき、前記スレーブ発振器の前記入力ノードに結合される、請求項１に記載の方法。
【請求項７】
マスタ発振器（２）と、
スレーブ発振器（３）と、
を備える装置であって、前記装置は、
前記マスタ発振器（２）によって出力されたマスタ発振器出力信号と、前記スレーブ発振器（３）によって出力されたスレーブ発振器出力信号との間の逆位相状態を検出することと、逆位相状態を検出することに応答して、前記スレーブ発振器（３）が前記マスタ発振器（２）にインジェクションロックされるように、前記スレーブ発振器を前記マスタ発振器（２）に結合することとを行うための手段と
を備えることを特徴とする装置。
【請求項８】
前記マスタ発振器（２）は、マスタ発振器出力信号を出力するように構成され、
前記スレーブ発振器（３）は、スレーブ発振器出力信号を出力するように構成され、
前記検出する手段は、インジェクションロック制御回路（４）である、請求項７に記載の装置。
【請求項９】
前記逆位相状態は、スレーブ発振器出力信号のエッジが前記マスタ発振器出力信号のエッジの所定の時間内に生じる状態であり、ここにおいて、前記スレーブ発振器出力信号の前記エッジは、前記マスタ発振器出力信号の前記エッジに対して逆位相のものである、請求項８に記載の装置。
【請求項１０】
前記インジェクションロック制御回路は、
前記スレーブ発振器（３）が前記マスタ発振器（２）に結合されることができるスイッチ（８）と、
前記スイッチ（８）に制御信号を供給する逆位相状態検出器回路（９）と、
を備え、
ここにおいて、前記逆位相状態検出器回路（９）は、前記逆位相状態を検出し、応答して前記制御信号をアサートする、請求項８に記載の装置。
【請求項１１】
前記インジェクションロック制御回路は、
前記マスタ発振器（２）から前記マスタ発振器出力信号を受信するために結合されたインジェクタと、
前記スレーブ発振器の入力ノードに前記インジェクタの出力ノードを結合するために制御可能なスイッチ（８）と、
前記スイッチに制御信号を供給する逆位相状態検出器回路（９）と
を備える、請求項８に記載の装置。
【請求項１２】
アンロック状態を検出し、前記アンロック状態を検出することに応答してロック信号をデアサートするアンロック状態検出器回路（５）を備え、
ここにおいて、前記ロック信号は、前記インジェクションロック制御回路に供給される、請求項８に記載の装置。
【請求項１３】
ある時間期間中に、前記スレーブ発振器が前記マスタ発振器（２）にインジェクションロックされず、前記アンロック状態検出器回路が、前記時間期間中に前記スレーブ発振器（３）の発振周波数を調整する、請求項１２に記載の装置。
【請求項１４】
前記インジェクションロック制御回路（４）は、ロック信号を受信し、前記ロック信号をデアサートすることに応答して、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされないように前記スレーブ発振器（３）が前記マスタ発振器（２）から分離されることを引き起こし、ここにおいて、前記インジェクションロック制御回路（４）は、次いで、前記ロック信号がアサートされるまで、前記マスタ発振器から分離された前記スレーブ発振器を維持する、請求項８に記載の装置。
【請求項１５】
マルチビットデジタル制御信号を出力する供給センサー（１２４）をさらに備え、
ここにおいて、前記マルチビットデジタル制御信号は、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされない時間期間中に、前記スレーブ発振器（３）の発振周波数が調整されることを引き起こす、請求項８に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、インジェクションロック発振器（ＩＬＯ：Injection-Locked Oscillator）に関する。
【背景技術】
【０００２】
インジェクションロック発振器（ＩＬＯ）と呼ばれるタイプの発振器は、しばしばマスタ発振器と呼ばれる第１の発振器と、しばしばスレーブ発振器と呼ばれる第２の発振器とを伴う。スレーブ発振器の発振周波数がマスタ発振器の発振周波数の所望の整数倍または約数になるように、マスタ発振器からのエネルギーがスレーブ発振器に結合される。ＩＬＯには、クロック信号生成における用途と、クロック分配における用途とを含む多くの用途がある。いくつかの例では、マスタ発振器は、位相ロックループ（ＰＬＬ：Phase-Locked Loop）の一部である電圧制御発振器（ＶＣＯ：Voltage-Controlled Oscillator）である。スレーブ発振器は、マスタにインジェクションロックされ、所望の周波数のクロック信号を他の回路に供給する。
【発明の概要】
【０００３】
インジェクションロック発振器回路は、マスタ発振器と、スレーブ発振器と、インジェクションロック制御回路とを含む。初めに、マスタ発振器およびスレーブ発振器は、スレーブ発振器がマスタ発振器にインジェクションロックされるように動作させられる。スレーブ発振器は、プロセッサ回路などの別の回路をクロック制御するために使用され、プロセッサ回路は供給電圧から電力供給される。次に、スレーブ発振器はマスタ発振器から分離される。一例では、スレーブ発振器は、アンロック状態検出器回路がアンロック状態を検出した結果として、マスタ発振器から分離される。アンロック状態は、プロセッサ回路の供給電圧が通常の供給電圧範囲を下回る状態であり得る。通常の供給電圧範囲は、供給電圧の許容電圧範囲とも呼ばれる。
【０００４】
分離した後に、スレーブ発振器が自走しているとき、スレーブ発振器の発振周波数が調整される。一例では、スレーブ発振器の自走発振周波数は、プロセッサ回路に供給される供給電圧に比例して変動するように調整される。供給電圧が減少する場合、スレーブ発振器の自走発振周波数は減少される。供給電圧が増加する場合、スレーブ発振器の自走発振周波数は増加される。自走動作の時間量の後に、スレーブ発振器は、次いで、マスタ発振器に再ロックされることになる。一例では、スレーブ発振器は、アンロック状態検出器回路がもはやアンロック状態を検出しなくなると、マスタ発振器に再ロックされることになる。スレーブ発振器の発振周波数は、マスタ発振器の発振周波数よりもわずかに低いがそれに極めて近い周波数に調整され、その周波数のままにされる。スレーブ発振器は、次いで、マスタ発振器出力信号とスレーブ発振器出力信号との間の逆位相状態が検出されると、マスタ発振器のみに再結合される。逆位相状態中にスレーブ発振器をマスタ発振器のみに再結合することによって、さもなければ再ロックプロセス中に生じることがある、スレーブ発振周波数における周波数オーバーシュートが回避される。
【０００５】
上記は概要であり、したがって当然、詳細の簡略化、一般化および省略を含んでおり、したがって、概要は例示的なものに過ぎず、いかなる形でも限定的なものではないことを当業者は諒解されよう。特許請求の範囲のみによって定義される、本明細書で説明するデバイスおよび／またはプロセスの他の態様、発明的特徴、および利点は、本明細書に記載する非限定的な詳細な説明において明らかになるであろう。
【図面の簡単な説明】
【０００６】
【図１】新規の一態様によるインジェクションロック発振器（ＩＬＯ）システムの図。
【図２】図１のＩＬＯシステムの特定の例の回路図。
【図３】図２のＩＬＯシステムの逆位相状態検出器回路の１つの特定の例の回路図。
【図４】逆位相状態における図３の逆位相状態検出器回路の動作を示す波形図。
【図５】同相状態における図３の逆位相状態検出器回路の動作を示す波形図。
【図６】スレーブ発振器出力信号が検出窓全体にわたってデジタル論理高レベルにある状態における図３の逆位相状態検出器回路の動作を示す波形図。
【図７】スレーブ発振器出力信号が検出窓全体にわたってデジタル論理低レベルにある状態における図３の逆位相状態検出器回路の動作を示す波形図。
【図８】スレーブ発振器がマスタから分離され、アンロックされ、次いで、スレーブ発振器の発振周波数が供給電圧に応じて調整され、次いで、再ロックプロセス中にスレーブ発振器の発振周波数における周波数オーバーシュートがないように、スレーブ発振器が逆位相状態中にマスタ発振器に再結合される、図２のＩＬＯシステムの動作を示す波形図。
【図９】スレーブ発振器が同相状態中にマスタ発振器に再結合された場合、スレーブ発振器出力信号の発振周波数がどのようにオーバーシュートし得るか、およびスレーブ発振器が逆位相状態中にマスタ発振器に再結合された場合、スレーブ発振器の発振周波数がどのようにオーバーシュートしないかを示す波形図。
【図１０】新規の一態様による方法の流れ図。
【発明を実施するための形態】
【０００７】
図１は、インジェクションロック発振器（ＩＬＯ）システム１の図である。システム１は、マスタ発振器２と、スレーブ発振器３と、インジェクションロック制御回路４と、アンロック状態検出器回路５とを含む。マスタ発振器２、スレーブ発振器３、およびインジェクションロック制御回路４はともにインジェクションロック発振器（ＩＬＯ）を形成する。マスタ発振器２はマスタ発振器出力信号６を出力する。スレーブ発振器３はスレーブ発振器出力信号７を出力する。インジェクションロック制御回路４は、スイッチ８と逆位相状態検出器回路９とを含む。ロック状態では、スイッチ８は、スレーブ発振器３が、マスタ発振器２に結合され、それにインジェクションロックされるように閉状態にある。アンロック状態検出器回路５がアンロック状態を検出しない限り、システム１はこの様式で動作し、スレーブ発振器３はマスタ発振器２にインジェクションロックされる。
【０００８】
アンロック状態検出器回路５がアンロック状態を検出した場合、アンロック状態検出器回路５はロック信号１０をデアサートする。インジェクションロック制御回路４は、デアサートされたロック信号１０を受信し、それに応答してスイッチ８を開状態にする。インジェクションロック制御回路４は、出力リード線およびノード１４上に適切な制御信号を出力することによってスイッチ８を制御する。スイッチ８を開状態にすることにより、スレーブ発振器３がマスタ発振器２から分離される。一例では、スレーブ発振器３の自走発振周波数は、マスタ発振器出力信号６の発振周波数よりも低い周波数である。したがって、分離すると、スレーブ発振器出力信号の周波数は減少し、それのより低い自走発振周波数に落ち着く。この状態は、アンロック状態が持続する間持続する。
【０００９】
アンロック状態がもはや存在しなくなると、アンロック状態検出器回路５はロック信号１０をアサートする。入力リード線およびノード１１上のロック信号１０のアサーションは、スレーブ発振器出力信号７とマスタ発振器出力信号６との間に逆位相状態があるとき、スレーブ発振器３をマスタ発振器２に再結合するためのインジェクションロック制御回路４へのプロンプトである。逆位相状態検出器回路９は、入力リード線およびノード１２上でスレーブ発振器出力信号７を受信する。逆位相状態検出器回路９は、入力リード線およびノード１３上でマスタ発振器出力信号６を受信する。逆位相状態検出器回路９は、スレーブ発振器出力信号とマスタ発振器出力信号とを比較し、逆位相状態を探す。一例では、逆位相状態は、スレーブ発振器出力信号のエッジがマスタ発振器出力信号のエッジの所定の時間窓内に生じるが、スレーブ発振器出力信号のエッジとマスタ発振器出力信号のエッジとが反対のタイプである（すなわち、一方が立上りエッジであり、他方が立下りエッジである）状態である。たとえば、マスタ発振器出力信号の立上りエッジの所定の時間内に、スレーブ発振器出力信号の立下りエッジがある。逆位相状態を検出すると、逆位相状態検出器回路９は、それの開状態からそれの閉状態に切り替えるためにスイッチ８を制御し、それによってスレーブ発振器３をマスタ発振器２に再結合する。スレーブ発振器をマスタ発振器に再結合することによって、スレーブ発振器は、マスタ発振器に再びインジェクションロックされる。
【００１０】
スレーブ発振器３が同相状態中にマスタ発振器２に再結合された場合、スレーブ発振器出力信号における周波数オーバーシュートが生じるであろう。周波数オーバーシュートは、再結合が行われた後、スレーブ発振器出力信号が、短い時間量の間、マスタ発振器の発振周波数よりも高いそれの発振周波数における過渡摂動を示す状態である。しかしながら、システム１では、インジェクションロック制御回路４は、スレーブ発振器出力信号７とマスタ発振器出力信号６との間に逆位相状態があるまで、スレーブ発振器３をマスタ発振器２に再結合するのを待つ。したがって、同相状態中に発振器を再結合することによる周波数オーバーシュートが回避される。スレーブ発振器３をマスタ発振器２に再結合すると、スレーブ発振器の発振周波数は、急激な周波数アンダーシュートを有し得、その後、スレーブ発振器の発振周波数は、（単極ＲＣフィルタのステップ応答と同様の）１次様式でそれの最終ロック周波数に落ち着く。したがって、再ロックプロセスは、スレーブ発振器出力信号の周波数オーバーシュートなしに行われる。
【００１１】
クロック信号によってクロック制御されることになる回路があり、クロック信号の周波数は、いくつかの状況において有利に減少されるが、クロック信号の周波数は特定の最大周波数を超えるべきではないことが認識されている。ブロック１５は１つのそのような回路を表す。そのような回路の一例は、スレーブ発振器出力信号によってクロック制御されるプロセッサ回路である。プロセッサ回路は、スレーブ発振器出力信号によって直接クロック制御されるか、またはスレーブ発振器出力信号から導出される信号によってクロック制御されるかのいずれかである。プロセッサ回路は供給電圧によって電力供給される。供給電圧は、たとえば、最大１．０ボルトから最小０．９７５ボルトなど、所望の指定された許容差範囲を有する。この許容差範囲は、通常の供給電圧動作範囲などの他の用語を使用して呼ばれることがある。供給電圧が、この指定された許容差範囲内にある場合、プロセッサ回路は、スレーブ発振器出力信号によってそれの最大レートでクロック制御されることになる。プロセッサ回路に供給されるクロック信号の周波数は、この最大クロックレートを超えるべきではなく、さもないと機能不全が生じることがある。しかしながら、供給電圧が、それの許容差範囲を下回る（たとえば、０．９７５ボルトを下回る）ように減少する場合、この高レートでプロセッサ回路をクロック制御することにより、機能不全が生じることがある。プロセッサ回路が誤りなしに動作することができる最大クロックレートは、供給電圧が許容差範囲を下回って減少するとき、減少する供給電圧とともに減少する。電圧がプロセッサ回路の供給電圧入力リード線上に存在するときの供給電圧は、たとえば、集中的大量計算がプロセッサ回路によって実行されることにより低下し得る。集中的大量計算により、プロセッサ回路が供給電圧のソースから電流の大きいサージを引き出し、ソースの有限インピーダンスを通して電流の大きいサージを引き出すことにより、プロセッサ回路における供給電圧の低下が生じ得る。
【００１２】
したがって、一例では、アンロック状態検出器回路５によって検出されたアンロック状態は、供給電圧が許容差範囲を下回った状態である。アンロック状態検出器回路５は、この状態を検出し、それに応答してロック信号１０をデアサートし、それによりインジェクションロック制御回路４がマスタ発振器２からスレーブ発振器３を分離し、それによりスレーブ発振器出力信号７の周波数がそれのより低い自走周波数まで減少し、それにより、プロセッサ回路に供給されるクロック信号の周波数が減少する。プロセッサへの供給電圧が後で増加し、それの許容差範囲に戻ると、アンロック状態検出器回路５は、この状態を検出し、ロック信号１０をアサートする。ロック信号１０がアサートされることに応答して、逆位相状態検出器回路９は、逆位相状態まで待ち、次いで、スレーブ発振器をマスタ発振器のみに再結合する。逆位相状態中にスレーブ発振器３をマスタ発振器２に再結合することによって、スレーブ発振器周波数の周波数オーバーシュートが防止される。したがって、プロセッサ回路に供給されるクロック信号の周波数は、それの最大許容クロックレートをオーバーシュートしない。プロセッサ回路に供給されるクロック信号の周波数は、プロセッサ回路がそれの許容差範囲内で供給電圧から電力供給されるとき、プロセッサ回路の動作に適した最も高いクロックレートにスムーズに戻る。
【００１３】
図２は、図１のシステム１の特定の例の図である。ＩＬＯシステム１００は位相ロックループ（ＰＬＬ）１０１を含む。ＰＬＬ１０１は、位相周波数検出器（ＰＦＤ）１０２と、電荷ポンプ（ＣＰ）１０３と、ループフィルタ１０４と、演算増幅器１０５と、Ｐチャネル電界効果トランジスタ１０６および１０７と、レプリカ負荷回路１０８と、マスタ発振器１０９と、フィードバック分周器１１０とを含む。
【００１４】
演算増幅器１０５の反転入力リード線１１２上の制御電圧ＶＣＴＲＬ１１１を増加させると、マスタ発振器１０９に供給される制御電流ＩＣＴＲＬＭ１１３が対応して増加する。マスタ発振器への供給電流ＩＣＴＲＬＭを増加させると、マスタ発振器出力信号（ＭＯＯＳ）１１４の発振周波数が増加する。同様に、制御電圧ＶＣＴＲＬ１１１を減少させると、制御電流ＩＣＴＲＬＭ１１３が減少し、マスタ発振器出力信号（ＭＯＯＳ）１１４の発振周波数が関連して減少する。したがって、演算増幅器１０５、トランジスタ１０６および１０７、レプリカ負荷１０８ならびにマスタ発振器１０９はともに電圧制御発振器（ＶＣＯ）を形成する。
【００１５】
基準信号ＦＲＥＦ１１５はＰＬＬ１０１への入力信号である。ＰＦＤ１０２は、基準信号ＦＲＥＦ１１５の位相とフィードバック信号ＦＤＩＶ１１６の位相とを比較し、ＦＤＩＶの位相がＦＲＥＦの位相より進んでいるか遅れているかに応じて、ＵＰパルスまたはＤＮパルスを出力する。電荷ポンプ１０３はパルスを制御電流信号ＩＣＰ１１７に変換する。制御信号ＩＣＰ１１７は、ループフィルタ１０４によってフィルタ処理され、制御電圧信号ＶＣＴＲＬ１１１に変換される。ＶＣＴＲＬ信号１１は、微調整信号と呼ばれることがあり、ＶＴＵＮＥで示される。ＰＬＬが動作すると、ＰＦＤ１０２によって受信された信号ＦＤＩＶ１１６の位相が、ＰＦＤ１０２によって受信された基準信号ＦＲＥＦ１１５の位相に一致し、それにロックされるように、制御電圧信号ＶＣＴＲＬの電圧が、マスタ発振器出力信号１１４の位相を調整するように調整される。
【００１６】
図示の例のマスタ発振器１０９は、インバータのリングからなるリング発振器である。マスタ発振器１０９は、供給電流入力リード線１１８を介して制御電流ＩＣＴＲＬ１１３を受信する。発振器１０９の図は簡略図である。制御電流ＩＣＴＲＬＭ１１３は、図示のリングのすべてのインバータにではなく、マスタ発振器の一部のみに供給され得る。マスタ発振器出力信号ＭＯＯＳ１１４は、発振器に供給される供給電流ＩＣＴＲＬＭ１１３の大きさにほぼ正比例する周波数を有する。
【００１７】
レプリカ負荷１０８は、マスタ発振器１０９の電流電圧特性（Ｉ−Ｖ特性）を実質的に複製するＩ−Ｖ特性を有する。一例では、レプリカ負荷１０８は、図示のようにダイオード接続Ｎチャネルトランジスタと並列に接続されたダイオード接続Ｐチャネルトランジスタを伴う。これら２つのトランジスタは、これらの並列接続されたトランジスタの両端のＩ−Ｖ特性が、マスタ発振器１０９のＩ−Ｖ特性を近似するようにサイズ決定される。別の例では、レプリカ負荷１０８は、実際は、複製されたマスタ発振器のスケーリングされたバージョンである。代替的に、適切なレプリカ負荷を作る他の方法が、レプリカ負荷１０８を実現するために採用され得る。演算増幅器１０５の反転入力リード線１１９をマスタ発振器自体の電流制御入力リード線１１８に結合するのではなく、レプリカ負荷１０８が与えられ、反転入力リード線１１９は、レプリカ負荷の対応する電流入力リード線１２０に結合される。所与のＩ−Ｖ状況では、レプリカ負荷供給電流ＩＣＴＲＬＲ１２１は、マスタ発振器に供給される供給電流ＩＣＲＴＬＭ１１３に比例するが、電流ＩＣＲＴＬＭ１１３よりも実質的に小さい。したがって、ＩＣＴＲＬＲ電流がそれを介して供給されるＰチャネルトランジスタ１０６は、ＩＣＴＲＬＭ電流がそれを介して供給されるＰチャネルトランジスタ１０７よりも小さくなる。演算増幅器の供給調整制御におけるトランジスタをより小さくすることにより、制御ループの寄生振動を低減することが可能になり、制御ループ性能が改善される。
【００１８】
ＰＬＬ１０１に加えて、ＩＬＯシステム１００は、スレーブ発振器１２２と、インジェクションロック制御回路１２３と、アンロック状態検出器回路１２４（この場合、供給センサー）と、複数の電流ソーシングＰチャネルトランジスタ１２５〜１３２と、バイパスキャパシタ１３３と、プロセッサ回路１３４と、供給電圧のソース１３５とを含む。トランジスタ１２５〜１２８は、スレーブ発振器１２２のための電流ソーシング回路１３６を形成する。トランジスタ１２７、１２８、１３０、１０７および１０６のゲートは、導体１３７を介して演算増幅器１０５の出力リード線１３８に互いに結合される。したがって、導体１３７上の電圧を増加させることは、すべての電流ＩＣＴＲＬＲ１２１、ＩＣＴＲＬＭ１１３、ＩＩＮＪ１３９、およびＩＣＴＲＬＳ１４０を増加させるのに役立つ。同様に、導体１３７上の電圧を減少させることは、すべての電流ＩＣＴＲＬＲ１２１、ＩＣＴＲＬＭ１１３、ＩＩＮＪ１３９、およびＩＣＴＲＬＳ１４０を減少させるのに役立つ。導体１４１は供給電圧導体である。この導体上の供給電圧ＡＶＤＤは、ＰＬＬのための供給であり、ＣＰＵ１３４に供給されるＶＤＤ＿ＣＰＵとは異なる電圧である。
【００１９】
インジェクションロック制御回路１２３は、逆位相状態検出器回路１４２と、スイッチ１４３と、インジェクタ１４４とを含む。逆位相状態検出器回路１４２は、供給センサー１２４からインジェクションイネーブルＩＮＪ＿ＥＮデジタル制御信号１４５を受信する。ＩＮＪ＿ＥＮがデジタル論理低値にデアサートされた場合、逆位相状態検出器回路１４２は、スイッチ１４３を開状態になるように制御する。スレーブ発振器１２２は、スイッチ１４３が開状態にあるとき、マスタ発振器１０９に結合されず、それにインジェクションロックされない。マスタ発振器出力信号１１４は、マスタ発振器１０９の出力ノード１４６からインジェクタ１４４を通ってスレーブ発振器１２２の入力ノード１４７に進むことができない。しかしながら、ＩＮＪ＿ＥＮがデジタル論理高値にアサートされた場合、逆位相状態検出器回路１４２は、スイッチ１４３を開状態に保つが、スレーブ発振器出力信号ＳＯＯＳ１４８とマスタ発振器出力信号ＭＯＯＳ１１４との間の逆位相状態について２つの信号を検査する。（この場合、逆位相状態検出器回路１４２は、マスタ発振器出力信号ＭＯＯＳ１１４自体ではなく、マスタ発振器出力信号ＭＯＯＳＢ１４９のバッファされたバージョンを使用する。２つの信号ＭＯＯＳおよびＭＯＯＳＢは、ここでは同じ信号であると見なされ得る。）ＳＯＯＳ信号１４８は、入力リード線１５０を介して逆位相状態検出器回路１４２によって受信される。ＭＯＯＳＢ信号１４９は、入力リード線１５１を介して逆位相状態検出器回路１４２によって受信される。ＩＮＪ＿ＥＮ信号１４５は、入力リード線１５８を介して逆位相状態検出器回路１４２によって受信される。
【００２０】
逆位相状態が検出されたとき、逆位相状態検出器回路１４２はリタイミング制御信号ＩＮＪ＿ＥＮ＿ＲＴ１５２をアサートし、それによって、スレーブ発振器出力信号１４８の発振周波数の周波数オーバーシュートが生じないようにスイッチ１４３を閉じる。逆位相状態検出器回路１４２は、出力リード線およびノード１５３を介してＩＮＪ＿ＥＮ＿ＲＴ信号１５２を出力する。スイッチ１４３を閉じることにより、スレーブ発振器１２２がマスタ発振器１０９にインジェクションロックされるように、スレーブ発振器１２２がマスタ発振器１０９に結合される。スイッチ１４３がそれの閉状態にあるとき、マスタ発振器出力信号ＭＯＯＳ１１４は、出力ノード１４６から、インジェクタ１４４を通って、バッファされた信号ＭＯＯＳＢ１４９の形態でインジェクタ１４４を出て、スイッチ１４３を通って、スレーブ発振器１２２の入力ノード１４７上に進む。
【００２１】
スレーブ発振器の出力ノード１５４上のスレーブ発振器出力信号１４８は、（図示のように直接的に、または介入する回路を通して間接的に）プロセッサ回路１３４のクロック入力リード線およびノード１５５に供給される。この例では、プロセッサ回路１３４は中央演算処理装置（ＣＰＵ）であり、ＣＰＵは、それが引き出す供給電流１７４の量により、電流サージが増加することがわかるように、時々大量計算および他の演算を実行するように要求される。プロセッサ回路１３４に供給される供給電圧ＶＤＤ＿ＣＰＵは、ソース１３５からプロセッサ回路１３４の供給電圧入力リード線およびノード１５６上に供給される。そのような電流サージ状態の下で、電流１７４が、それを介してソース１３５内に流れる有限インピーダンスにより、入力リード線およびノード１５６上の供給電圧ＶＤＤ＿ＣＰＵの大きさが減少し得る。供給センサー１２４は、供給電圧入力リード線およびノード１５６上のＶＤＤ＿ＣＰＵの大きさを監視する。ＶＤＤ＿ＣＰＵの電圧が第１の所定の電圧を下回る場合、供給センサー１２４は、ＩＮＪ＿ＥＮ信号１４５をデジタル論理低にデアサートする。その後、（ＶＤＤ＿ＣＰＵが同じくプロセッサ回路についてのそれの許容差範囲内にあるように）ＶＤＤ＿ＣＰＵの電圧が第２の所定の電圧を上回る場合、供給センサー１２４はＩＮＪ＿ＥＮ信号をデジタル論理高にアサートする。第２の所定の電圧は、ヒステリシスを与えるために第１の所定の電圧よりも高い。いくつかの例では、第２の所定の電圧は第１の所定の電圧と同じであり、ヒステリシスがない。
【００２２】
ＶＤＤ＿ＣＰＵがそれの許容差範囲を下回った状態を検出することに加えて、供給センサー１２４はマルチビットデジタル値ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］１５７を出力する。ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］は、ＶＤＤ＿ＣＰＵの大きさの変化に比例して変更されるデジタル値である。ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］を減少させると、より多くのＰチャネルトランジスタ１２５〜１２６がオンになり、導通状態になり、ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］を増加させると、より少ないＰチャネルトランジスタ１２５〜１２６がオンになり、導通状態になる。２つのトランジスタ１２５および１２６のみが示されているが、実際は、そのようなトランジスタはＮ＋１個あり、ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］の各ビットに対して１つある。これらのトランジスタは、バイナリ重み付け様式でサイズ決定され得る。したがって、ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］の値を変更することにより、（演算増幅器によって出力された所与の電圧を仮定して）スレーブ発振器に供給される制御電流ＩＣＴＲＬＳ１４０が変化し、制御電流ＩＣＴＲＬＳ１４０のこの変化により、スレーブ発振器出力信号の発振周波数の変化が生じる。ＶＤＤ＿ＣＰＵが第１の所定の電圧を下回ることが検出されたとき、供給センサー１２４は、ＩＮＪ＿ＥＮをデジタル論理低にデアサートし、また、スレーブ発振周波数がＶＤＤ＿ＣＰＵの変動に比例して変動するようにＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］を出力する。ＶＤＤ＿ＣＰＵが増加する場合、ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］は、スレーブ発振器の発振周波数がＶＤＤ＿ＣＰＵの増加に比例して増加するように変更される。ＶＤＤ＿ＣＰＵが減少する場合、ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］は、スレーブ発振器の発振周波数がＶＤＤ＿ＣＰＵの減少に比例して減少するように変更される。
【００２３】
図３は、図２の逆位相状態検出器回路１４２の１つの特定の例の図である。逆位相状態検出器回路１４２は、４つのフリップフロップ１５９〜１６２と、２つのインバータ１６３および１６４と、ＡＮＤゲート１６５と、遅延要素１６６とを含む。
【００２４】
図４は、逆位相状態における逆位相状態検出器回路１４２の動作を示す波形図である。遅延要素１６６を通した低から高への伝搬遅延は、フリップフロップ１６０が（ＭＯＯＳの立上りエッジ１６７上で）クロック制御される第１の時間Ｔ１と、フリップフロップ１６１が（ＭＯＯＳ＿ＤＥＬの立上りエッジ１６８上で）クロック制御される第２の時間Ｔ２との間の時間の検出窓１７０を規定する。フリップフロップ１６０は、第１の時間Ｔ１においてＳＯＯＳの状態をキャプチャし、フリップフロップ１６１は、第２の時間Ｔ２においてＳＯＯＳの状態をキャプチャする。フリップフロップ１６０がデジタル論理高をキャプチャした（信号Ｂがデジタル論理高である）場合、およびフリップフロップ１６１がデジタル論理低をキャプチャした（信号Ｃがデジタル論理低である）場合、これは、２つの時間Ｔ１とＴ２との間に生じるＳＯＯＳの高から低への遷移１６９を示す。インバータ１６３は、ＡＮＤゲート１６５の下部の２つの入力リード線が、２つの時間の間に生じる高から低へのＳＯＯＳエッジの状態においてデジタル論理高値を供給されるように、信号Ｃのデジタル論理低を反転させる。ＩＮＪ＿ＥＮが、（スレーブ発振器がマスタ発振器に再び結合されることになることを示す）第１の時間Ｔ１に先行して高に遷移したと仮定すると、フリップフロップ１５９は、ＭＯＯＳの立上りエッジ１６７上でクロック制御された後にデジタル論理高値を出力する（信号Ａはデジタル論理高である）。したがって、ＡＮＤゲート１６５のすべての３つの入力リード線は、時間Ｔ２の後にデジタル論理高信号を供給されることになる。したがって、信号ＡＮＤ＿ＯＵＴは、図４に示すように時間Ｔ２のすぐ後にデジタル論理高にアサートされる。時間Ｔ３におけるＭＯＯＳの次の立下りエッジ上で、フリップフロップ１６２は、ＡＮＤ＿ＯＵＴの値でクロック制御する。したがって、フリップフロップ１６２によって出力された信号ＩＮＪ＿ＥＮ＿ＲＴは、図４に示すように時間Ｔ３のすぐ後に（スイッチ１４３が開いていることに対応する）デジタル論理低から（スイッチ１４３が閉じていることに対応する）デジタル論理高に遷移する。したがって、逆位相状態検出器回路１４２およびスイッチ１４３は、ＭＯＯＳとＳＯＯＳとの間の逆位相状態を検出するように動作し、逆位相状態を検出したことに応答して、スレーブ発振器をマスタ発振器に結合する。
【００２５】
図５は、同相状態における逆位相状態検出器回路１４２の動作を示す波形図である。この状況では、ＭＯＯＳの立上りエッジによって規定された第１の時間Ｔ４と、ＭＯＯＳ＿ＤＥＬの対応する立上りエッジによって規定された第２の時間Ｔ５との間の検出窓１７１中にＳＯＯＳの立下りエッジがない。時間Ｔ５の後に、ＡＮＤゲート１６５の３つの入力リード線上のすべての信号がデジタル論理高値であるとは限らず、したがって、信号ＡＮＤ＿ＯＵＴは、時間Ｔ５の後にデジタル論理高値ではない。したがって、信号ＩＮＪ＿ＥＮ＿ＲＴは、時間Ｔ６において高に遷移するのではなく、スイッチ１４３が開いたままになるように低のままである。したがって、ＭＯＯＳ信号およびＳＯＯＳ信号の同相状態では、逆位相状態検出器回路１４２およびスイッチ１４３はスレーブ発振器をマスタ発振器に結合しない。
【００２６】
図６は、ＳＯＯＳが、検出窓１７２の前に上昇し、検出窓全体にわたってデジタル論理高値にある状態おける逆位相状態検出器回路１４２の動作を示す波形図である。時間Ｔ８の後に、ＡＮＤゲート１６５の３つの入力リード線上のすべての信号がデジタル論理高値であるとは限らず、したがって、信号ＡＮＤ＿ＯＵＴは、時間Ｔ８の後にデジタル論理高値ではない。したがって、信号ＩＮＪ＿ＥＮ＿ＲＴは、時間Ｔ９において高に遷移するのではなく、スイッチ１４３が開いたままになるように低のままである。したがって、ＳＯＯＳが検出窓１７２全体にわたって高である状態では、逆位相状態検出器回路１４２およびスイッチ１４３はスレーブ発振器をマスタ発振器に結合しない。
【００２７】
図７は、ＳＯＯＳが、検出窓１７３の前に降下し、検出窓全体にわたってデジタル論理低値にある状態における逆位相状態検出器回路１４２の動作を示す波形図である。時間Ｔ１１の後に、ＡＮＤゲート１６５の３つの入力リード線上のすべての信号がデジタル論理高値であるとは限らず、したがって、信号ＡＮＤ＿ＯＵＴは、時間Ｔ１１の後にデジタル論理高値ではない。したがって、信号ＩＮＪ＿ＥＮ＿ＲＴは、時間Ｔ１２において高に遷移するのではなく、スイッチ１４３が開いたままになるように低のままである。したがって、ＳＯＯＳが検出窓１７３全体にわたって低である状態では、逆位相状態検出器回路１４２およびスイッチ１４３はスレーブ発振器をマスタ発振器に結合しない。
【００２８】
図２の供給センサー１２４が実現され得る多くの方法がある。一例では、供給センサー１２４は、クロック制御されたデジタル状態機械に結合された低電力および低分解能アナログデジタル変換器（ＡＤＣ）を含む。デジタル状態機械は、ＡＤＣのマルチビット出力を周期的に読み取り、ＡＤＣ出力に応じてマルチビットデジタル信号ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］を判断し、出力する。デジタル状態機械は、ＡＤＣ出力値に単純なデジタルフィルタ処理を適用し得る。一例では、ＶＤＤ＿ＣＰＵの第１および第２の所定の電圧は、ＣＰＵ１３４などのプロセッサによってソフトウェアプログラム可能である。第１および第２の所定の電圧を表すマルチビットデジタル値は、供給センサーのデジタル状態機械がこれらの値をＡＤＣの出力と比較することができるように、供給センサー中のプロセッサアクセス可能レジスタに記憶される。スイッチ１４３は、単一のＮチャネルトランジスタとして、単一のＰチャネルトランジスタとして、トランスミッションゲートとして、またはトライステート可能論理要素としてを含む様々な方法で実現され得る。インジェクタ１４４およびスイッチ１４３の機能は、いくつかの実施形態において組み合わせられる。
【００２９】
図８は、図２のシステム１００の動作を示す簡略波形図である。初めに、時間期間３００中に、スレーブ発振器は、マスタ発振器に結合され、それにインジェクションロックされる。信号ＩＮＪ＿ＥＮ＿ＲＴはデジタル論理高値を有し、スイッチ１４３は閉状態にある。この時間全体にわたって、供給電圧ＶＤＤ＿ＣＰＵはそれの許容差範囲３０１内にある。許容差範囲３０１は、最小電圧３０２（たとえば、０．９７５ボルト）から最大電圧３０３（たとえば、１．０ボルト）にわたる。
【００３０】
次いで、供給電圧ＶＤＤ＿ＣＰＵは低下し、許容差範囲３０１を下回る。これは、プロセッサ回路１３４が、ソース１３５から供給電流１７４の増加した量を急激に引き出すことに起因し得る。供給センサー１２４は、それの許容差範囲を下回るＶＤＤ＿ＣＰＵを検出し、それに応答して信号ＩＮＪ＿ＥＮをデジタル論理低にデアサートする。この動作は矢印３０４によって表される。信号ＩＮＪ＿ＥＮが低に遷移することにより、フリップフロップ１６２（図３参照）が非同期的にリセットされる。したがって、ＩＮＪ＿ＥＮ＿ＲＴは低に遷移する。ＩＮＪ＿ＥＮが低に遷移することにより、ＩＮＪ＿ＥＮ＿ＲＴが低に遷移することが、矢印３０５によって示されている。ＩＮＪ＿ＥＮ＿ＲＴが低に遷移することによりスイッチ１４３が開き、それによってスレーブ発振器がマスタ発振器から分離される。
【００３１】
本例では、マスタ発振器の発振周波数は８６０ＭＨｚである。スレーブ発振器が時間期間３００中にマスタ発振器にインジェクションロックされたとき、スレーブ発振器は、ＳＬＡＶＥ  ＯＳＣ  ＦＲＥＱと標示された最も低い波形によって示される、８６０ＭＨｚのマスタ発振器の発振周波数で発振する。しかしながら、スレーブ発振器の自走発振周波数は、約８００ＭＨｚのより低い周波数にされる。ここでＮＪ＿ＥＮ＿ＲＴが遷移した結果としてスレーブ発振器がマスタ発振器から分離されると、その後、スレーブ発振器の発振周波数は、８００ＭＨｚのそれの自走周波数に低下する。次いで、供給センサー１２４は、スレーブ発振器の自走発振周波数がＶＤＤ＿ＣＰＵの増加または減少に比例して増加または減少するように、ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］を調整する（すなわち、スレーブ発振周波数は、小さいレイテンシ（時間遅延）でＶＤＤ＿ＣＰＵを追跡する）。したがって、処理回路１３４がクロック制御されるクロックレートは、ＶＤＤ＿ＣＰＵが上下に変動するもにもかかわらず、それの最大レートの近くに維持される。
【００３２】
特定の図示の例では、供給電圧ＶＤＤ＿ＣＰＵは、徐々に上昇し、最終的に、それが再び許容差範囲３０１内にあるポイントまで回復する。供給センサー１２４は、ＶＤＤ＿ＣＰＵが許容差範囲内にあることを検出し、それに応答してインジェクションイネーブル信号ＩＮＪ＿ＥＮをデジタル論理高にアサートする。供給センサー１２４のこの動作は矢印３０６によって示されている。供給センサー１２４はまた、ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］を変更することを停止し、ＤＲＯＯＰ＿ＣＯＤＥの値を、スレーブ発振器の自走発振周波数がマスタ発振器の発振周波数よりもわずかに低くなるようにする。図示の例では、わずかに低い周波数は８２０ＭＨｚである。この例でのスレーブ発振器のこの８２０ＭＨｚ自走周波数は、アンロックの直後のスレーブ発振器の８００ＭＨｚ自走周波数とは異なる。これらの２つの発振周波数８２０ＭＨｚと８００ＭＨｚとの間の周波数差は、ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］による供給電流トランジスタ１２５〜１２６の異なる設定による。
【００３３】
信号ＩＮＪ＿ＥＮが高に遷移したとき、逆位相状態検出器回路１４２は逆位相状態を検出することが可能になる。図８に示す例では、スレーブ発振器出力信号（ＳＯＯＳ）は、次の検出窓３０７において高から低への遷移を有する。したがって、信号ＡＮＤ＿ＯＵＴは、検出窓３０７の最後に高に遷移し、ＩＮＪ＿ＥＮ＿ＲＴは、マスタ発振器出力信号（ＭＯＯＳ）の次の立下りエッジ上で高に遷移する。信号ＩＮＪ＿ＥＮ＿ＲＴが高に遷移することにより、時間３１２においてスイッチ１４３が閉じ、それによってスレーブ発振器がマスタ発振器に結合される。周波数アンダーシュート３１３が生じ、次いで、スレーブ発振器出力信号の周波数が上昇し、時間３１４までにマスタ発振器出力信号の８６０ＭＨｚになる。スレーブ発振器は、時間３１４までにマスタ発振器にインジェクションロックされる。したがって、スレーブ発振器をマスタ発振器にインジェクションロックするプロセスは、周波数オーバーシュートなしに行われる。スレーブ発振器が同相状態中にマスタ発振器に再結合された場合にさもなければ生じるであろう周波数オーバーシュートは生じない。図８において、参照番号３０８は、スレーブ発振器がマスタ発振器からアンロックされる時間を示す。参照番号３０９は、スレーブ発振器がマスタ発振器に再びインジェクションロックされる後続の時間を示す。
【００３４】
図９は、スレーブ発振器をマスタ発振器に結合したことに応答して、スレーブ発振器出力信号の発振周波数がどのように変化するかを示す図である。線３１１は、図２のシステム１００におけるスレーブ発振器出力信号の発振周波数を表す。スイッチが閉じる時間３１２において、スレーブ発振器出力信号の周波数は、マスタ発振器出力信号の８６０ＭＨｚ発振周波数よりもごくわずかに低い（約４０ＭＨｚ低い）。そうなるようにＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］が設定される。スイッチが閉じた後に、周波数アンダーシュート状態３１３がある。スレーブ発振器出力信号の周波数は、次いで、図示のように上昇し、オーバーシュートなしにマスタ発振器の８６０ＭＨｚ発振周波数に落ち着く。時間３１４において、スレーブ発振器はマスタ発振器にロックされると言われる。ＣＰＵ１３４をクロック制御する際にスレーブ発振器出力信号が使用されることにより、周波数アンダーシュート状態３１３が許容でき、クロック制御されている回路に故障が生じない。一方、周波数オーバーシュートにより、故障が生じることがある。線３１５は、スレーブ発振器が同相状態中にマスタ発振器に再結合された場合に、スレーブ発振器出力信号の発振周波数がどのように変化するかを示す。スイッチを閉じた後に、周波数オーバーシュート状態３１６が生じるであろう。スレーブ発振器出力信号の周波数は、次いで、マスタ発振器出力信号の周波数に落ち着くであろう。
【００３５】
図２のシステム１００は、いくつかの点で従来のインジェクションロック発振器とは異なる。第１に、従来のインジェクションロック発振器には、アンロック期間中にスレーブ発振器の自走周波数を調整するＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］がない。したがって、従来のＩＬＯにおけるスレーブ発振器の発振周波数は、再ロックが開始された時間に、マスタ発振器の発振周波数とは実質的に異なり得る。一方、図２のシステム１００では、スレーブ発振器の自走発振周波数はアンロック期間中に調整される。また、それは、スレーブ発振器がマスタ発振器に再結合された時間に、マスタ発振器出力信号の発振周波数をごくわずかに下回る（たとえば、４０ＭＨｚ以下）ように設定される。第２に、従来のインジェクションロック発振器では、スレーブ発振周波数における周波数オーバーシュートが生じるように、スレーブ発振器が同相状態中にマスタ発振器に再結合され得る。一方、図２のシステム１００では、インジェクションロック制御回路１２３は、同相状態中にスレーブ発振器をマスタ発振器に再結合せず、したがって、さもなければ同相再結合によって生じることがある周波数オーバーシュートが回避される。
【００３６】
図１０は、新規の一態様による方法４００の流れ図である。初めに（ステップ４０１）、スレーブ発振器がマスタ発振器に結合され、それにインジェクションロックされるように、マスタ発振器とスレーブ発振器とを動作させる。ＣＰＵをクロック制御するためにスレーブ発振器出力信号を使用する（ステップ４０２）。スレーブ発振器出力信号は、他の回路を通して直接または間接的にＣＰＵをクロック制御することができる。ＣＰＵは、供給電圧を用いて電力供給される。図２の例では、供給電圧は、ソース１３５によってＣＰＵ１３４に供給されるＶＤＤ＿ＣＰＵである。次に、供給電圧の低供給電圧状態を検出する（ステップ４０３）。図２の例では、供給センサー１２４は、低供給電圧状態を検出し、それに応答して信号ＩＮＪ＿ＥＮをデジタル論理低レベルにデアサートする。低供給電圧状態を検出したことに応答して、スレーブ発振器がもはやマスタ発振器にインジェクションロックされていないように、およびスレーブ発振器がマスタ発振器から分離される結果としてスレーブ発振器出力信号の発振周波数が低減されるように、マスタ発振器からスレーブ発振器を分離する（ステップ４０４）。図２の例では、スレーブ発振器の自走発振周波数がマスタ発振器の発振周波数よりも低いので、スレーブ発振器の発振周波数は低減される。マスタ発振器からスレーブ発振器を分離して、供給電圧の大きさに応じて自走スレーブ発振器の発振周波数を調整する（ステップ４０６）。図２の例では、マルチビットデジタル値ＤＲＯＯＰ＿ＣＯＤＥ［Ｎ：０］は、自走スレーブ発振器の発振周波数がＶＤＤ＿ＣＰＵの大きさに比例して変動するように調整される。次に、低供給電圧状態がもはや存在しないことを検出する（ステップ４０６）。図２の例では、この検出は供給センサー１２４によって行われる。低供給電圧状態がもはや存在しないことを供給センサー１２４が検出したとき、供給センサー１２４は信号ＩＮＪ＿ＥＮをデジタル論理高値にアサートする。次いで、マスタ発振器出力信号とスレーブ発振器出力信号との間の逆位相状態を検出する（ステップ４０７）。図２の例では、スイッチ１４３は、この検出が行われるまでそれの開状態のままである。逆位相状態を検出したことに応答して、スレーブ発振器がマスタ発振器に再びインジェクションロックされるように、およびスレーブ発振器出力信号の周波数オーバーシュートが実質的にないように、スレーブ発振器をマスタ発振器に再び結合する（ステップ４０８）。
【００３７】
いくつかの特定の実施形態について教授の目的で上記で説明したが、本特許文書の教示は、一般的な適用可能性を有し、上記で説明した特定の実施形態に限定されない。アンロック状態検出器回路が供給センサーである特定の例を上記に記載したが、アンロック状態検出器回路は、供給電圧の低電圧状態に加えておよび／またはそれ以外の他のタイプのアンロック状態を検出する別のタイプのアンロック状態検出器回路であり得る。単一のデジタル信号についてロック信号として上記で説明したが、インジェクションロック制御回路に供給されるようにアンロックおよびロックする命令は他の形態をとることができる。インジェクションロック制御回路は、マスタ出力信号およびスレーブ出力信号自体を受信することによって、スレーブ発振器出力信号とマスタ発振器出力信号と間の逆位相状態を検出する必要はなく、インジェクションロック制御回路は、他の信号を通して（たとえば、マスタ発振器出力信号およびスレーブ発振器出力信号のバッファされたバージョンから）間接的にマスタ出力信号とスレーブ出力信号との間の逆位相状態を検出し得る。したがって、説明した特定の実施形態の様々な特徴の様々な変更、適応、および組合せは、以下に記載する特許請求の範囲から逸脱することなく実施され得る。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
（ａ）スレーブ発振器がマスタ発振器にインジェクションロックされるように、前記マスタ発振器と前記スレーブ発振器とを動作させることと、
（ｂ）前記スレーブ発振器がもはや前記マスタ発振器にインジェクションロックされていないように、前記マスタ発振器から前記スレーブ発振器を分離することと、
（ｃ）前記マスタ発振器によって出力されたマスタ発振器出力信号と、前記スレーブ発振器によって出力されたスレーブ発振器出力信号との間の逆位相状態を検出することと、
（ｄ）（ｃ）の前記検出することに応答して、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされるように、前記スレーブ発振器を前記マスタ発振器に結合することと
を備える方法。
［Ｃ２］
（ｃ）の前記検出することは、前記スレーブ発振器出力信号のエッジが前記マスタ発振器出力信号のエッジの所定の時間内に入るかどうかを示す信号を生成することを伴う、Ｃ１に記載の方法。
［Ｃ３］
（ｃ）の前記検出することは、前記スレーブ発振器出力信号の立下りエッジが前記マスタ発振器出力信号の立上りエッジの所定の時間内に入るかどうかを示す信号を生成することを伴う、Ｃ１に記載の方法。
［Ｃ４］
前記所定の時間が、デジタル回路を通したデジタル信号の伝搬遅延である、Ｃ３に記載の方法。
［Ｃ５］
（ｂ）の前記分離することの後、および（ｄ）の前記結合することの前に、前記スレーブ発振器の発振周波数を調整すること
をさらに備える、Ｃ１に記載の方法。
［Ｃ６］
前記調整することが、前記スレーブ発振器に供給される供給電流を調整することを伴う、Ｃ５に記載の方法。
［Ｃ７］
供給電圧の状態を検出することと、前記検出することに応答して、（ｂ）の前記分離することが行われることと
をさらに備える、Ｃ１に記載の方法。
［Ｃ８］
前記スレーブ発振器出力信号をプロセッサに供給することと、
前記供給電圧を前記プロセッサに供給することと
をさらに備える、Ｃ７に記載の方法。
［Ｃ９］
（ｄ）の前記結合することが、インジェクタ回路とスイッチとを介して前記マスタ発振器の出力ノードを前記スレーブ発振器の入力ノードに結合することを伴い、（ｄ）において前記スレーブ発振器が前記マスタ発振器に結合されたときは、前記スイッチが閉じており、（ｂ）において前記スレーブ発振器が前記マスタ発振器から分離されたときは、前記スイッチが開いている、Ｃ１に記載の方法。
［Ｃ１０］
前記スレーブ発振器出力信号は、前記スレーブ発振器が発振しているとき、前記スレーブ発振器の入力ノード上にある信号であり、前記マスタ発振器の出力ノードは、（ｄ）において前記スレーブ発振器が前記マスタ発振器に結合されたとき、前記スレーブ発振器の前記入力ノードに結合される、Ｃ１に記載の方法。
［Ｃ１１］
マスタ発振器出力信号を出力するマスタ発振器と、
スレーブ発振器出力信号を出力するスレーブ発振器と、
前記マスタ発振器出力信号と前記スレーブ発振器出力信号との間の逆位相状態を検出し、前記逆位相状態を前記検出することに応答して、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされるように、前記スレーブ発振器を前記マスタ発振器に結合するインジェクションロック制御回路と
を備える装置。
［Ｃ１２］
前記逆位相状態は、スレーブ発振器出力信号のエッジが前記マスタ発振器出力信号のエッジの所定の時間内に生じる状態であり、前記スレーブ発振器出力信号の前記エッジが、前記マスタ発振器出力信号の前記エッジに対して逆位相である、Ｃ１１に記載の装置。
［Ｃ１３］
前記インジェクションロック制御回路は、
前記スレーブ発振器が、それを介して前記マスタ発振器に結合され得るスイッチと、
前記スイッチに制御信号を供給する逆位相状態検出器回路であって、前記逆位相状態検出器回路が、前記逆位相状態を検出し、それに応答して前記制御信号をアサートする、逆位相状態検出器回路と
を備える、Ｃ１１に記載の装置。
［Ｃ１４］
前記インジェクションロック制御回路が、
前記マスタ発振器から前記マスタ発振器出力信号を受信するために結合されたインジェクタと、
前記インジェクタの出力ノードを前記スレーブ発振器の入力ノードに結合するために制御可能であるスイッチと、
前記スイッチに制御信号を供給する逆位相状態検出器回路と
を備える、Ｃ１１に記載の装置。
［Ｃ１５］
アンロック状態を検出し、前記アンロック状態を検出することに応答して、ロック信号をデアサートするアンロック状態検出器回路であって、前記ロック信号が前記インジェクションロック制御回路に供給される、アンロック状態検出器回路
をさらに備える、Ｃ１１に記載の方法。
［Ｃ１６］
前記アンロック状態検出器回路が供給電圧の低電圧状態を検出し、前記供給電圧が、プロセッサに供給される供給電圧である、Ｃ１５に記載の装置。
［Ｃ１７］
ある時間期間中に、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされず、前記アンロック状態検出器回路が、前記時間期間中に前記スレーブ発振器の発振周波数を調整する、Ｃ１５に記載の装置。
［Ｃ１８］
前記スレーブ発振器出力信号によってクロック制御されるプロセッサ
をさらに備える、Ｃ１１に記載の装置。
［Ｃ１９］
前記インジェクションロック制御回路は、ロック信号を受信し、前記ロック信号をデアサートすることに応答して、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされないように、前記スレーブ発振器を前記マスタ発振器から分離させ、前記インジェクションロック制御回路は、次いで、前記ロック信号がアサートされるまで、前記マスタ発振器から分離された前記スレーブ発振器を維持する、Ｃ１１に記載の装置。
［Ｃ２０］
マルチビットデジタル制御信号を出力する供給センサーであって、前記マルチビットデジタル制御信号により、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされない時間期間中に、前記スレーブ発振器の発振周波数が調整される、供給センサー
をさらに備える、Ｃ１１に記載の装置。
［Ｃ２１］
マスタ発振器出力信号を出力するように構成されたマスタ発振器と、
スレーブ発振器出力信号を出力するように構成されたスレーブ発振器と、
前記マスタ発振器出力信号と前記スレーブ発振器出力信号との間の逆位相状態を検出することと、前記逆位相状態を前記検出することに応答して、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされるように、前記スレーブ発振器を前記マスタ発振器に結合することとを行うように構成されたインジェクションロック制御回路と
を備える装置。
［Ｃ２２］
マスタ発振器と、
スレーブ発振器と、
前記マスタ発振器によって出力されたマスタ発振器出力信号と、前記スレーブ発振器によって出力されたスレーブ発振器出力信号との間の逆位相状態を検出することと、前記検出することに応答して、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされるように、前記スレーブ発振器を前記マスタ発振器に結合することとを行うための手段と
を備える装置。
［Ｃ２３］
前記手段が、ロック信号をデアサートすることに応答して、前記マスタ発振器から前記スレーブ発振器を分離するための手段でもあり、前記手段は、前記ロック信号がデアサートされる間、前記マスタ発振器から分離された前記スレーブ発振器を維持するための手段でもあり、前記手段は、前記ロック信号がアサートされる時間中に前記スレーブ発振器を前記マスタ発振器のみに結合する、Ｃ２２に記載の装置。
［Ｃ２４］
前記手段は、前記スレーブ発振器が前記マスタ発振器にインジェクションロックされないある時間期間中に前記スレーブ発振器の発振周波数を調整するための手段でもある、Ｃ２２に記載の装置。
［Ｃ２５］
前記スレーブ発振器出力信号によってクロック制御されるプロセッサ
をさらに備える、Ｃ２２に記載の装置。
［Ｃ２６］
検出するための前記手段が、インジェクタと、スイッチと、逆位相状態検出器回路と、アンロック状態検出器回路とを備え、前記スイッチが、前記インジェクタの出力ノードを前記スレーブ発振器の入力ノードに結合するために前記逆位相状態検出器回路によって制御可能であり、前記アンロック状態検出器回路が、前記逆位相状態検出器回路にロック信号を供給する、Ｃ２２に記載の装置。
【図１】
0005783584.tif 000002
【図２】
0005783584.tif 000003
【図３】
0005783584.tif 000004
【図４】
0005783584.tif 000005
【図５】
0005783584.tif 000006
【図６】
0005783584.tif 000007
【図７】
0005783584.tif 000008
【図８】
0005783584.tif 000009
【図９】
0005783584.tif 000010
【図１０】
0005783584.tif 000011