(57)【特許請求の範囲】
【請求項１】
第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、
第１端子、第２端子および制御端子を有し、前記制御端子に前記第１トランジスタの第２端子が接続され、前記第１端子が前記第１トランジスタの前記第２端子と高周波的に接続され、かつ前記第１端子が高周波的に接地されておらず、前記第２端子に直流電源が接続される第２トランジスタと、
前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間のノードに一端が接続され、他端が前記第２トランジスタの第１端子に接続された第１抵抗と、
前記ノードに一端が接続され、他端が前記第２トランジスタの第１端子に接続され、前記第１抵抗と直列に接続された第１分布定数線路と、
を具備したことを特徴とする電子回路。
【請求項２】
前記第１トランジスタの第２端子に一端が接続され、前記ノードに他端が接続された第２分布定数線路と、
前記ノードに一端が接続され、前記第２トランジスタの制御端子に他端が接続された第３分布定数線路と、
前記ノードに一端が接続され、前記第２トランジスタの第１端子に他端が接続され、前記第１分布定数線路および前記第１抵抗と直列に接続された第４分布定数線路と、
を具備することを特徴とする請求項１記載の電子回路。
【請求項３】
前記第１分布定数線路の電気長は、前記第１トランジスタおよび前記第２トランジスタが増幅する高周波信号の１／４波長より長く、かつ３／４波長より短いことを特徴とする請求項１または２記載の電子回路。
【請求項４】
前記第２トランジスタの第２端子の電圧と前記第２トランジスタの第１端子の電圧の位相差が、９０度以上かつ２７０℃度以下であることを特徴とする請求項１記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関し、例えば、カレントリユース増幅回路に関する。
【背景技術】
【０００２】
複数段の電子回路において、後段回路に供給される電源を後段回路を介して前段回路にも供給するカレントリユース電子回路が知られている。例えば、特許文献１には、カレントリユース電子回路を逓倍器に用いる技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３５０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
カレントリユース増幅回路は、電源電圧に対して、複数のトランジスタに直列に接続するため、トランジスタの段数分だけ１段に印加される電圧は低くなる。このため、増幅回路の高出力化のためには、電源電圧を高くしなければならない。
【０００５】
本発明は、上記課題に鑑みなされたものであり、高出力動作が可能なカレントリユース電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、第１端子、第２端子および制御端子を有し、前記第１端子が接地された第１トランジスタと、第１端子、第２端子および制御端子を有し、前記制御端子に前記第１トランジスタの第２端子が接続され、前記第１端子が前記第１トランジスタの前記第２端子と高周波的に接続され、前記第２端子に直流電源が接続される第２トランジスタと、前記第１トランジスタの第２端子と前記第２トランジスタの制御端子との間のノードに一端が接続され、他端が前記第２トランジスタの第１端子に接続された第１抵抗と、を具備したことを特徴とする電子回路である。本発明によれば、高出力動作が可能なカレントリユース電子回路を提供することができる。
【０００７】
上記構成において、前記第１抵抗に一端が接続され、他端が前記第２トランジスタの第１端子に接続された第１分布定数線路を具備する構成とすることができる。
【０００８】
上記構成において、前記第１トランジスタの第２端子に一端が接続され、前記ノードに他端が接続された第２分布定数線路と、前記ノードに一端が接続され、前記第２トランジスタの制御端子に他端が接続された第３分布定数線路と、前記ノードに一端が接続され、前記第２トランジスタの第１端子に他端が接続され、前記第１分布定数線路と直列に接続された第４分布定数線路と、を具備する構成とすることができる。
【０００９】
上記構成において、前記第１分布定数線路の電気長は、前記第１トランジスタおよび前記第２トランジスタが増幅する高周波信号の１／４波長より長く、かつ３／４波長より短い構成とすることができる。
【００１０】
上記構成において前記第２トランジスタの制御端子の電圧と前記第２トランジスタの第１端子の電圧の位相差が、９０度以上かつ２７０℃度以下である構成とすることができる。
【発明の効果】
【００１１】
本発明によれば、高出力動作が可能なカレントリユース電子回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、比較例１に係る電子回路の回路図である。
【図２】図２は、比較例１に係る電子回路を直流的にみた回路図である。
【図３】図３（ａ）から図３（ｆ）は、比較例１の各トランジスタの各端子における電圧信号の変化を示す模式図である。
【図４】図４は、第２トランジスタＴ２のドレインＤ２の電圧Ｖｄ２を示す模式図である。
【図５】図５は、実施例１に係る電子回路の回路図である。
【図６】図６（ａ）から図６（ｆ）は、実施例１の各トランジスタの各端子における電圧信号の変化を示す模式図である。
【図７】図７（ａ）および図７（ｂ）は、電圧Ｖｄ２およびＶｓ２を示す模式図であり、図７（ｃ）および図７（ｄ）は、電圧Ｖｄｓ２を示す模式図である。
【図８】図８は、本シミュレーションに用いた回路である。
【図９】図９（ａ）および図９（ｂ）は、実施例１に係る電子回路のシミュレーション結果を示す図である。
【図１０】図１０（ａ）および図１０（ｂ）は、比較例１に係る電子回路のシミュレーション結果を示す図である。
【図１１】図１１（ａ）は、分布定数線路Ｌ１の長さを変化させたときの時間に対するＶｄｓ２を示す図である。図１１（ｂ）は、分布定数線路Ｌ１の長さを高周波信号の波長λで規格化し、実施例１に係る電子回路の飽和電力Ｐｓａｔを示した図である。
【図１２】図１２は、実施例１に係る電子回路における入力電力に対する出力電力を示す図である。
【発明を実施するための形態】
【００１３】
図１は、比較例１に係る電子回路の回路図である。図１に示すように、電子回路１０１は第１トランジスタＴ１および第２トランジスタＴ２を有する２段増幅回路である。第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴ（Field Effect Transistor）を用いた場合を例に説明する。
【００１４】
電子回路１０１の入力端子Ｔｉｎと第１トランジスタＴ１のゲートＧ１（制御端子）との間には、キャパシタＣ３が直列に接続されている。キャパシタＣ３と第１トランジスタＴ１のゲートＧ１との間のノードは抵抗Ｒ３を介し接地されている。第１トランジスタＴ１のソースＳ１（第１端子）はキャパシタＣ１と抵抗Ｒ２とを介し接地されている。キャパシタＣ１と抵抗Ｒ２とは並列に接続されている。第１トランジスタＴ１のドレインＤ１（第２端子）は分布定数線路Ｌ２および分布定数線路Ｌ３を直列に介し第２トランジスタＴ２のゲートＧ２（制御端子）に接続されている。
【００１５】
第２トランジスタＴ２のソースＳ２（第１端子）はキャパシタＣ２を介し接地されている。分布定数線路Ｌ２と分布定数線路Ｌ３との間のノードＮ１は、分布定数線路Ｌ４および抵抗Ｒ１を直列に介し、第２トランジスタＴ２のソースＳ２とキャパシタＣ１との間のノードに接続されている。第２トランジスタＴ２のドレインＤ２（第２端子）と出力端子Ｔｏｕｔとの間には、キャパシタＣ４が直列に接続されている。第２トランジスタＴ２のドレインＤ２とキャパシタＣ４との間のノードは、直流電源ＶＤＤに接続されている。
【００１６】
図２は、比較例１に係る電子回路を直流的にみた回路図である。図２に示すように、キャパシタＣ１〜Ｃ４は、直流的には無視できる。分布定数線路Ｌ２〜Ｌ４は、直流的には短絡となる。このため、電源から供給される直流電流は、第２トランジスタＴ２、抵抗Ｒ１、第１トランジスタＴ１および抵抗Ｒ２を介しグランドに流れる。第１トランジスタＴ１と第２トランジスタＴ２との大きさ（例えばゲート幅）がほぼ等しく、抵抗Ｒ１と抵抗Ｒ２との抵抗値がほぼ等しい場合、第１トランジスタＴ１と第２トランジスタＴ２のそれぞれにかかる電圧はほぼ同じになる。例えば、第２トランジスタＴ２のドレインＤ２にかかる電圧がＶＤＤの場合、グランドと第１トランジスタＴ１のドレインＤ１との間には電圧ＶＤＤ／２、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のドレインＤ２との間には電圧ＶＤＤ／２が印加される。直流電源ＶＤＤの電圧が５Ｖの場合、電圧ＶＤＤ／２は約２．５Ｖとなる。以下の説明では、直流電源ＶＤＤの電圧を５Ｖ、第１トランジスタＴ１および第２トランジスタＴ２による電圧降下をそれぞれ約２．３Ｖ、抵抗Ｒ１およびＲ２による電圧降下を約０．２Ｖとして説明する。これらの数値は例であり、当然のことながらこの数値に限られない。
【００１７】
図３（ａ）から図３（ｆ）は、比較例１の各トランジスタの各端子における電圧信号の変化を示す模式図である。横軸は時間、縦軸は電圧を示している。図３（ａ）に示すように、第１トランジスタＴ１のゲートＧ１には、−０．２Ｖを基準とした高周波信号である電圧Ｖｇ１が入力されている。図３（ｂ）に示すように、第１トランジスタＴ１のソースＳ１の電圧Ｖｓ１は、抵抗Ｒ２の電圧降下に相当する０．２Ｖである。
【００１８】
第１トランジスタＴ１のドレインＤ１には、抵抗Ｒ２と第１トランジスタＴ１とによる電圧降下に相当する２．５Ｖがバイアスされている。したがって、図３（ｃ）に示すように、第１トランジスタＴ１のドレイン電圧Ｖｄ１は、２．５Ｖを基準として、第１トランジスタＴ１が増幅した高周波信号が重畳された値になる。図３（ｄ）に示すように、第２トランジスタＴ２のゲートＧ２の電圧Ｖｇ２には、位相変化はあるものの、実質的に図３（ｃ）と同じ信号が入力される。
【００１９】
図３（ｅ）に示すように、第２トランジスタＴ２のソースＳ２の電圧Ｖｓ２は、直流電圧が抵抗Ｒ２と第１トランジスタＴ１と抵抗Ｒ１とによる電圧降下に相当する２．７Ｖである。高周波信号はキャパシタＣ２により接地されるため、第２トランジスタＴ２のソースＳ２には高周波信号は重畳されていない。第２トランジスタＴ２のドレインＤ２の電圧Ｖｄ２は、５Ｖの電源電圧ＶＤＤが印加されている。したがって、図３（ｆ）に示すように、電圧Ｖｄ２には５Ｖの直流電圧に、第２トランジスタＴ２が増幅した高周波信号が重畳されている。
【００２０】
比較例１に係る電子回路１０１の出力電力は、第２トランジスタＴ２のソース−ドレイン電圧Ｖｄｓ２が大きいほど大きくなる。ここで、第２トランジスタＴ２のソース−ドレイン電圧Ｖｄｓ２は、電圧Ｖｄ２−Ｖｓ２である。
【００２１】
比較例１に係る電子回路１０１において、入力信号の電力を大きくしても出力信号の電力は予想ほど大きくならないことがわかった。この原因は、以下のように考えられる。図１において、入力信号が大きくなると、第１トランジスタＴ１において増幅された高周波信号が第２トランジスタＴ２のゲートＧ２に入力する（図１の矢印１０）。このため、第２トランジスタＴ２は、第１トランジスタＴ１よりドレイン電流を流そうとする。しかし、カレントリユース増幅回路においては、第１トランジスタＴ１と第２トランジスタＴ２とを流れるドレイン電流は一定に維持される。このため、第２トランジスタＴ２のソースＳ２の電圧Ｖｓ２が上昇する。
【００２２】
図４は、第２トランジスタＴ２のドレインＤ２の電圧Ｖｄ２を示す模式図である。５Ｖの直流電圧に、第２トランジスタＴ２により増幅された高周波信号が重畳されている。第２トランジスタＴ２のソースＳ２の電圧Ｖｓ２が図３（ｅ）の２．７Ｖから上昇し、電圧Ｖｓ２´となる。これにより、高周波信号の低電圧側がソース電圧Ｖｓ２´により制限されてしまう。第２トランジスタＴ２のドレイン−ソース電圧Ｖｄｓ２は、電圧Ｖｄ２−Ｖｓ２である。Ｖｓ２が２．７Ｖより高いＶｓ２´となるため、ドレイン−ソース電圧Ｖｄｓ２が制限されてしまう。これにより、高周波信号の振幅が制限されてしまう。よって、入力信号の電力が大きくなっても出力信号の電力は大きくならない。
【実施例１】
【００２３】
以下に、上記課題を解決する実施例１について説明する。図５は、実施例１に係る電子回路の回路図である。図５に示すように、実施例１に係る電子回路１００においては、キャパシタＣ２が設けられていない。抵抗Ｒ１と第２トランジスタＴ２のソースＳ２との間に分布定数線路Ｌ１が設けられている。その他の接続関係は比較例１の図１と同じであり説明を省略する。実施例１においては、キャパシタＣ２が設けられていないため、第２トランジスタＴ２のソースＳ２は、高周波的に接地されていない。すなわち、第２トランジスタＴ２のソースＳ２は、第１トランジスタＴ１のドレインＤ１と高周波的に接続される。抵抗Ｒ１は第２トランジスタＴ２のゲートＧ２およびソースＳ２の電位を設定する。抵抗Ｒ２は第１トランジスタＴ１のソースＳ１の電位を設定する。分布定数線路Ｌ２〜Ｌ４は第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させる。抵抗Ｒ１は第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを抵抗的に整合させる。抵抗Ｒ１は、第２トランジスタＴ２のゲートＧ２の電位を定める機能を有する。分布定数線路Ｌ１は後述するように、第２トランジスタＴ２のドレインＤ２とソースＳ２との間の位相差を調整する。キャパシタＣ３およびＣ４は直流成分カット用キャパシタである。
【００２４】
図６（ａ）から図６（ｆ）は、実施例１の各トランジスタの各端子における電圧信号の変化を示す模式図である。横軸は時間、縦軸は電圧を示している。図６（ａ）から図６（ｄ）および図６（ｆ）は図３（ａ）から図３（ｄ）および図３（ｆ）と同じであり説明を省略する。図６（ｅ）に示すように、第２トランジスタＴ２のソースＳ２の電圧Ｖｓ２は、ソースＳ２が高周波的に接地されていないため、高周波信号が重畳されている。
【００２５】
次に、第２トランジスタＴ２のソース電圧Ｖｓ２とドレイン電圧Ｖｄ２との位相差について検討する。図７（ａ）および図７（ｂ）は、電圧Ｖｄ２およびＶｓ２を示す模式図であり、図７（ｃ）および図７（ｄ）は、第２トランジスタＴ２のソースドレイン間電圧Ｖｄｓ２を示す模式図である。図７（ａ）および図７（ｃ）は、電圧Ｖｄ２とＶｓ２が逆位相の場合であり、図７（ｂ）および図７（ｄ）は、電圧Ｖｄ２とＶｓ２が同位相の場合である。
【００２６】
図７（ａ）および図７（ｂ）において、第２トランジスタＴ２のドレイン電圧Ｖｄ２（実線）は、５Ｖの電源電圧ＶＤＤに第２トランジスタＴ２の出力が重畳されたものである。また、第２トランジスタＴ２のソース電圧Ｖｓ２（破線）は、２．７Ｖを基準にして、高周波信号が重畳されたものである。電圧Ｖｄ２と電圧Ｖｓ２との差がドレイン−ソース電圧Ｖｄｓ２である。図７（ａ）において、電圧Ｖｄ２（実線）と電圧Ｖｓ２（破線）とは逆位相である。図8（ｂ）において、電圧Ｖｄ２（実線）と電圧Ｖｓ２（破線）とは同位相である。
【００２７】
図７（ｃ）と図７（ｄ）に示すように、電圧Ｖｄ２と電圧Ｖｓ２とが逆位相のときは、同位相の場合に比べ、ドレイン−ソース電圧Ｖｄｓ２が大きくなる。つまり、第２トランジスタＴ２のドレイン出力は、電圧Ｖｄ２と電圧Ｖｓ2とが逆位相のとき最大になる。このように、図6の実施例1に係る電子回路においては、電圧Ｖｄ２と電圧Ｖｓ２の位相が逆位相であることが最も好ましい。なお、電圧Ｖｄ２と電圧Ｖｓ２との位相を異ならせることで、同位相の場合に比べ、ドレイン−ソース電圧Ｖｄｓ２を大きくできる。つまり、第２トランジスタＴ２のドレイン出力が大きくなる。さらに電圧Ｖｄ２と電圧Ｖｓ２との位相差が９０度以上かつ２７０度以下であることが好ましい。さらに、この位相差は、１２０度以上かつ２４０度以下がより好ましく、１５０度以上かつ２１０度以下がさらに好ましい。これにより、第２トランジスタＴ２のドレイン出力を大きくできる。
【００２８】
図７（ａ）から図７（ｄ）に示すように、電圧Ｖｄ２と電圧Ｖｓ２との位相差により、実施例１に係る電子回路の出力電力が異なる。以下、実施例１に係る電子回路のシミュレーションについて説明する。図８は、本シミュレーションに用いた回路である。図８に示すように、キャパシタＣ３と第１トランジスタＴ１のゲートＧ１との間に、分布定数線路Ｌ５、Ｌ６およびＬ８が直列に接続されている。分布定数線路Ｌ５とＬ６との間のノードとグランドとの間にキャパシタＣ５が接続されている。分布定数線路Ｌ６とＬ８との間のノードとグランドとの間に分布定数線路Ｌ７と抵抗Ｒ３とが直列に接続されている。分布定数線路Ｌ５からＬ８、キャパシタＣ５および抵抗Ｒ３は、ゲートＧ１に対するゲートバイアス回路および入力端子ＴｉｎとゲートＧ１との間のインピーダンス整合回路として機能する。第１トランジスタＴ１のソースＳ１と抵抗Ｒ２およびキャパシタＣ２との間には、ソースＳ１とグランドとの間の整合をとるための分布定数線路Ｌ９が接続されている。
【００２９】
第２トランジスタＴ２とキャパシタＣ４との間には、分布定数線路Ｌ１０、Ｌ１２およびＬ１３が直列に接続されている。分布定数線路Ｌ１０とＬ１２との間のノードと直流電源ＶＤＤとの間には、分布定数線路Ｌ１１が直列に接続されている。直流電源ＶＤＤとグランドとの間には、キャパシタＣ６が接続されている。分布定数線路Ｌ１２とＬ１３との間には、オープンスタブＬ１４が接続されている。分布定数線路Ｌ１０からＬ１４は、ドレインＤ２に対するドレインバイアス回路およびドレインＤ２と出力端子Ｔｏｕｔとの間のインピーダンス整合回路として機能する。キャパシタＣ６は直流電圧ＶＤＤに対するフィルタである。
【００３０】
表1は、シミュレーションに用いた各値を示す表である。なお、図８の各分布定数線路は、マイクロストリップ線路とした。この分布定数線路は、ＧａＡｓ基板上にポリイミドからなる誘電体が設けられ、誘電体上に金属からなるグランド面が設けられ、該誘電体の中に金属からなる線路導体を設けることにより形成される。表1に、分布定数線路の長さＬと幅Ｗを示している。誘電体の膜厚は８μｍのとした。キャパシタおよび抵抗については、表1にそれぞれ容量値および抵抗値を示している。第１トランジスタＴ１および第２トランジスタＴ２は、ＨＥＭＴ（High Electron Mobility Transistor）を用い、表1にはゲート幅を示している。さらに、表１には電源電圧の電圧値を示している。シミュレーションに用いた高周波信号の周波数は１８ＧＨｚとしている。
【表１】
0005820176.tif 000002
【００３１】
図９（ａ）および図９（ｂ）は、実施例１に係る電子回路のシミュレーション結果を示す図である。図９（ａ）は、時間に対する電圧Ｖｓ２およびＶｄ２、図９（ｂ）は、時間に対する電圧Ｖｄｓ２を示す図である。シミュレーションは、分布定数線路Ｌ１の長さを電子回路１００が増幅する高周波信号（このシミュレーションでは１８ＧＨｚ）の波長λの１／２に対応する４ｍｍとしている。図９（ａ）に示すように、入力電力Ｐｉｎを−１２ｄＢｍ、−６ｄＢｍ、０ｄＢｍおよび６ｄＢｍと増加させても、電圧Ｖｓ２は高くなっていかない。電圧Ｖｄ２の振幅は入力電力Ｐｉｎの増加に伴い増加する。図９（ｂ）に示すように、電圧Ｖｄｓ２は、入力電力Ｐｉｎが増加にともない増加する。
【００３２】
図１０（ａ）および図１０（ｂ）は、比較例１に係る同様の電子回路のシミュレーション結果を示す図である。図１０（ａ）は、時間に対する電圧Ｖｓ２およびＶｄ２、図１０（ｂ）は、時間に対する電圧Ｖｄｓ２を示す図である。本シミュレーションは、上記実施例１の図８の回路において、第２トランジスタＴ２のソースＳ２に比較例１の回路におけるキャパシタＣ２を設け、図８の分布定数線路Ｌ１を除去したものにおいて実施した。キャパシタＣ２の容量値を３ｐＦとした。その他の条件は実施例１のシミュレーションと同じである。図１０（ａ）のように、入力電力を−１２ｄＢｍ、−６ｄＢｍ、０ｄＢｍおよび６ｄＢｍと増加させると、電圧Ｖｓ２は高くなっていく。しかし、図９（ａ）の場合に比べて、入力電力Ｐｉｎの増加にともなう電圧Ｖｄｓ２の増大率は小さい。これは、図１０（ａ）に示すように、入力電力の増加にともない、電圧Ｖｓ２が高くなるためである。これにより、比較例１においては、図１０（ｂ）に示すように、入力電力の増加に対し、出力電力を、図９（ｂ）の実施例１ほど大きくできない。以上のように、図１０（ｂ）の比較例１に比べ、図９（ｂ）の実施例１においては、入力電力の増加に対し電圧Ｖｄｓ２を大きくできる。これにより、実施例１においては、入力電力の増加にともない、出力電力を大きくできる。
【００３３】
図１１（ａ）は、分布定数線路Ｌ１の長さを変化させたときの時間に対する電圧Ｖｄｓ２を示す図である。電子回路１００に入力した入力電力は１２ｄＢｍであり、これは出力電力が飽和する電力である。分布定数線路Ｌ１の長さＬ１が、２ｍｍ、４ｍｍ、６ｍｍおよび８ｍｍは、それぞれ１／４λ、２／４λ、３／４λおよびλに対応する。なお、λは電子回路１００が増幅する高周波信号の波長である。図１１（ａ）に示すように、分布定数線路Ｌ１の長さＬ１により、電圧Ｖｄｓ２が変化する。図１１（ｂ）は、分布定数線路Ｌ１の長さＬ１を高周波信号の波長λで規格化し、実施例１に係る電子回路の飽和電力Ｐｓａｔを示した図である。実線は、実施例１に係る電子回路１００に対応する。破線は比較例１に係る電子回路１０１に対応する。なお、比較例１には分布定数線路Ｌ１を設けていないため、飽和電力Ｐｓａｔを直線で示した。実施例１においては、入力電力は１２ｄＢｍであり、比較例１においては、入力電力は６ｄＢｍである。図１１（ｂ）に示すように、飽和電力Ｐｓａｔは、分布定数線路Ｌ１の長さＬ１に依存する。分布定数線路Ｌ１の長さＬ１が１／４λから３／４λのとき、飽和電力Ｐｓａｔが大きくなる。これは、分布定数線路Ｌ１の長さが１／４λから３／４λのとき、第２トランジスタＴ２のドレインＤ２の電圧Ｖｄ２とソースＳ２の位相差をほぼ逆位相とできるためである。
【００３４】
なお、第２トランジスタＴ２のドレインＤ２の電圧Ｖｄ２とソースＳ２の電圧Ｖｓ２との位相差は、第２トランジスタＴ２のゲートＧ２とソースＳ２との間の位相差で定まる。よって、電圧Ｖｄ２とＶｓ２との位相差には、分布定数線路Ｌ１以外に、分布定数線路Ｌ３およびＬ４の電気長も影響する。しかし、分布定数線路Ｌ３およびＬ４はインピーダンス整合のためのものであり、電気長は高周波信号の波長に比べ非常に小さい。よって、分布定数線路Ｌ１の電気長によって、第２トランジスタＴ２のドレインＤ２の電圧Ｖｄ２とソースＳ２の電圧Ｖｓ２との位相差がほぼ定まる。
【００３５】
図１２は、実施例１に係る電子回路における入力電力に対する出力電力を示す図である。図１２において、分布定数線路Ｌ１の長さＬ１を０．２ｍｍ、２．２ｍｍ、４．２ｍｍおよび６．２ｍｍと変えて入力電力Ｐｉｎに対する出力電力Ｐｏｕｔをシミュレーションしている。図１２に示すように、分布定数線路Ｌ１の長さＬ１が１／２λに近い４．２ｍｍの場合、ゲインが最も大きくなっており、出力電力Ｐｏｕｔも大きくなっている。
【００３６】
実施例1によれば、分布定数線路Ｌ１（第１分布定数線路）は、第１トランジスタＴ１のドレインＤ２と第２トランジスタＴ２のゲートＧ２との間のノードＮ１に一端が接続され、他端が第２トランジスタＴ２のソースＳ２に接続されている。抵抗Ｒ１（第１抵抗）は、ノードＮ１と第２トランジスタのソースＳ２との間に、分布定数線路Ｌ１と直列に接続されている。分布定数線路Ｌ１（第１分布定数線路）の電気長は、第１トランジスタＴ１および第２トランジスタＴ２が増幅する高周波信号の１／４波長より長く３／４波長より短い。これにより、図１１（ｂ）に示すように、出力電力を大きくすることができる。分布定数線路Ｌ１の電気長は、高周波信号の０．３波長より長く０．７波長より短いことが好ましく、０．３５波長より長く、０．６５波長より短いことがより好ましい。なお、抵抗Ｒ１は、第２トランジスタＴ２のゲートＧ２の電位を定める機能を有し、分布定数線路Ｌ１はゲートＧ２とソースＳ２との位相差を設ける機能を有する。このため、抵抗Ｒ１が分布定数線路Ｌ１とソースＳ２との間に接続されていてもよい。
【００３７】
本実施例は第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のソースＳ２との間を高周波的に接続する構成を採用することで、第２トランジスタＴ２のソース電位に第１トランジスタＴ１のドレインＤ１の出力が重畳される効果を発揮するものである。すなわち、分布定数線路Ｌ１を設けない場合であっても、第１トランジスタＴ１のドレインＤ１と第２トランジスタＴ２のソースＳ２との間に介在するエレメントによる位相変化量が適切であれば、上記位相関係を実現することも可能である。
【００３８】
また、抵抗Ｒ２（第２抵抗）は、第１トランジスタＴ１のソースＳ１に一端が接続され、他端が接地されている。キャパシタＣ１は、第１トランジスタＴ１のソースＳ１に一端が接続され、他端が接地され、抵抗Ｒ２と並列に接続されている。これにより、第１トランジスタＴ１のソースＳ１を直流的かつ高周波的に接地し、かつ、第１トランジスタＴ１のソースＳ１の電位を定めることができる。
【００３９】
抵抗Ｒ２の抵抗値を抵抗Ｒ１と同じとし、第１トランジスタＴ１と第２トランジスタＴ２の大きさを同じとする（例えば、ゲート幅を同じとする）ことが好ましい。これにより、第１トランジスタＴ１と第２トランジスタＴ２にかかる電圧を同じとすることができる。
【００４０】
さらに、分布定数線路Ｌ２（第２分布定数線路）は、第１トランジスタＴ１のドレインＤ２に一端が接続され、ノードＮ１に他端が接続されている。分布定数線路Ｌ３（第３分布定数線路）は、ノードＮ１に一端が接続され、第２トランジスタＴ２のゲートＧ２に他端が接続されている。分布定数線路Ｌ２とＬ３を設けることにより、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスを整合させることができる。
【００４１】
さらに、分布定数線路Ｌ４（第４分布定数線路）は、ノードＮ１に一端が接続され、第２トランジスタＴ２のソースＳ２に他端が接続され、分布定数線路Ｌ１と直列に接続されている。分布定数線路Ｌ４は設けられていなくともよいが、分布定数線路Ｌ４を設けることにより、第１トランジスタＴ１と第２トランジスタＴ２との間のインピーダンスをより整合させることができる。また分布定数線路Ｌ１の機能を分布定数線路Ｌ４に代替することもできる。
【００４２】
実施例１において、第１トランジスタＴ１および第２トランジスタＴ２としてＦＥＴの例を説明したが、第１トランジスタＴ１および第２トランジスタＴ２はバイポーラトランジスタでもよい。この場合、エミッタが第１端子、コレクタが第２端子、ベースが制御端子に対応する。また、分布定数線路は、ショートスタブ等のインダクタタンス素子でもよい。さらに、分布定数線路として、コプレーナ線路等を用いてもよい。
【００４３】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４４】
Ｃ１        キャパシタ
Ｌ１〜Ｌ４  分布定数線路
Ｒ１、Ｒ２  抵抗
Ｔ１        第１トランジスタ
Ｔ２        第２トランジスタ
ＶＤＤ      直流電源
【図１】
0005820176.tif 000003
【図２】
0005820176.tif 000004
【図３】
0005820176.tif 000005
【図４】
0005820176.tif 000006
【図５】
0005820176.tif 000007
【図６】
0005820176.tif 000008
【図７】
0005820176.tif 000009
【図８】
0005820176.tif 000010
【図９】
0005820176.tif 000011
【図１０】
0005820176.tif 000012
【図１１】
0005820176.tif 000013
【図１２】
0005820176.tif 000014