(57)【特許請求の範囲】
【請求項１】
スプリットゲート不揮発性メモリを形成する方法にであって、
半導体基板上にゲート材料の第一層を形成すること、
前記ゲート材料の第一層上にハードマスク層を形成すること、
前記ハードマスク層と前記ゲート材料の第一層とを貫通する開口を形成すること、
前記ハードマスク層の上、及び前記開口の内側に、電荷蓄積層を形成すること、
前記電荷蓄積層上にゲート材料の第二層を形成することであって、該ゲート材料の第二層の厚さが、少なくとも前記ゲート材料の第一層とハードマスク層との合計の厚さ程度である、前記ゲート材料の第二層を形成すること、
前記ハードマスク層上を被覆する、前記ゲート材料の第二層の一部分と前記電荷蓄積層の一部分とを除去することであって、該除去することは、該ハードマスク層を停止層として利用し、該ゲート材料の第二層の第二部分が、前記開口内に残存する、前記除去すること、
前記ハードマスク層上、及び前記開口内のゲート材料の第二層の第二部分上に、パターン化されたマスク層を形成することであって、該パターン化されたマスク層は、第一ビットセル、第二ビットセル、及びロジック・トランジスタのゲートを画定する、前記パターン化されたマスク層を形成すること、
前記パターン化されたマスク層を用いて前記第一ビットセル及び第二ビットセルを形成することであって、該第一ビットセル及び第二ビットセルの各々は、前記ゲート材料の第一層から形成された選択ゲート、及び前記ゲート材料の第二層から形成された制御ゲートを含む、前記パターン化されたマスク層を用いて前記第一ビットセル及び第二ビットセルを形成すること、
前記パターン化されたマスク層を用いて前記ロジック・トランジスタのゲートを形成することであって、該ロジック・トランジスタのゲートが、ゲート材料の第一層から形成されている、前記ロジック・トランジスタのゲートを形成すること
を含み、
前記第一ビットセル及び前記第二ビットセルの各々の前記選択ゲート及び前記制御ゲート、及び前記ロジック・トランジスタのゲートは、前記パターン化されたマスク層を用いて前記開口内のゲート材料の第二層の第二部分の一部分、前記開口内の前記電荷蓄積層の一部分、前記ハードマスク層の一部分、前記ゲート材料の第一層の一部分を除去することにより一度に形成される、方法。
【請求項２】
リセスした後、前記開口内のゲート材料の第二層の第二部分の上面が、前記ゲート材料の第一層の上面と同一平面上にないように、前記開口内のゲート材料の第二層の第二部分をリセスすることをさらに含む、請求項１に記載の方法。
【請求項３】
前記ゲート材料の第一層上にハードマスク層を形成することにおいて、ハードマスク層が５００オングストロームまたはそれ以上の厚さを有することをさらに特徴とする、請求項１に記載の方法。
【請求項４】
前記ゲート材料の第一層上にハードマスク層を形成することにおいて、ハードマスク層が窒化物層であることをさらに特徴とする、請求項１に記載の方法。
【請求項５】
前記ハードマスク層上を被覆する、前記ゲート材料の第二層の一部分と前記電荷蓄積層の一部分とを除去することにおいて、化学機械研磨を実施して、前記ハードマスク上を被覆する前記ゲート材料の第二層の一部分と前記電荷蓄積層の一部分とを除去することをさらに特徴とする、請求項１に記載の方法。
【請求項６】
前記電荷蓄積層上にゲート材料の第二層を形成することにおいて、該ゲート材料の第二層が、５０００オングストローム以上の厚さを有することをさらに特徴とする、請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体メモリ、特に、スプリットゲートを有する不揮発性メモリ（ＮＶＭ）の形成に関する。
【背景技術】
【０００２】
スプリットゲート不揮発性メモリ（ＮＶＭ）は、信頼性のある動作にとって利益をもたらすことがわかっている。しかし、そういった構造を処理する際に、製造が困難であることが問題となった。ナノ結晶を有する、電荷蓄積層によって分離された二つのゲートがかなり近いことも問題の一部である。さらに、ロジック・トランジスタとともにＮＶＭを集積することが、処理工程数を増加させる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
よって、スプリットゲートＮＶＭの製造における改善が必要である。
【図面の簡単な説明】
【０００４】
【図１】実施例における、処理段階でのデバイス構造の断面図である。
【図２】図１のデバイス構造の後続の処理工程における断面図である。
【図３】図２のデバイス構造の後続の処理工程における断面図である。
【図４】図３のデバイス構造の後続の処理工程における断面図である。
【図５】図４のデバイス構造の後続の処理工程における断面図である。
【図６】図５のデバイス構造の後続の処理工程における断面図である。
【図７】図６のデバイス構造の後続の処理工程における断面図である。
【図８】図７のデバイス構造の後続の処理工程における断面図である。
【図９】図８のデバイス構造の後続の処理工程における断面図である。
【図１０】図９のデバイス構造の後続の処理工程における断面図である。
【図１１】図１０のデバイス構造の後続の処理工程における断面図である。
【発明を実施するための形態】
【０００５】
本発明は例示の方法によって図示され、添付の図面に限定されるものではなく、添付図面、類似の参照符号は、類似の構成要素を示す。図における構成要素は、簡潔に描かれており、必ずしも一定の縮尺で描かれていない。
【０００６】
一つの態様において、ゲート材料第一層がゲート誘電体上に形成され、ハードマスク材料がゲート材料上に形成される。ハードマスク材料とゲート材料とに開口を形成する。ナノ結晶を含む好適な電荷蓄積層で開口が覆われている。好ましくは比較的厚い、ゲート材料第二層が成膜され、開口を充填する。化学機械研磨（ＣＭＰ）によって行われることが好ましいエッチバックにより、残存するハードマスク材料の上面と同じ高さの第二層が得られる。第二層はこのレベルで残存するか、またはゲート材料第一層よりも低い高さとなるようさらにエッチングされてもよい。第二層及び第一層のパータン化エッチが、選択ゲート、制御ゲート、ロジックゲートを同時に形成する。後続の処理でハードマスク層を除去し、側壁スペーサ、及びソース／ドレイン領域を形成する。これは図面ならびに後述の説明により、さらに深く理解されるであろう。
【０００７】
本明細書に記載されている半導体基板は、いかなる半導体材料、あるいは、材料の組み合わせ、例えば、ガリウムヒ素、シリコン・ゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、及び上述の組み合わせが可能である。
【０００８】
図１に示されるように、半導体デバイス１０は、半導体基板１２と、基板１２中のアイソレーション領域１４と、基板１２中のアイソレーション領域１４と、基板１２上のアイソレーション領域１４の片側のゲート誘電体層１６と、基板１２上のゲート誘電体層１６と反対のアイソレーション領域の側のゲート誘電体層１７と、ゲート誘電体層１６、１７、及びアイソレーション領域１４上のポリシリコン層１８と、ポリシリコン層２０上の窒化物層２０を備える。窒化物層２０は、ハードマスク層として機能し、他の好適な材料から形成することも可能である。ゲート誘電体層１６の側に、不揮発性メモリ（ＮＶＭ）セルが形成される。ゲート誘電体層１７の側に、ロジック・トランジスタが形成される。ロジック・トランジスタは、種々のロジック機能のいずれかを実行するためのものであり、一般に速度のために設計される。窒化物層２０及びポリシリコン層１８はそれぞれ約１５００オングストロームの厚さとし得る。他の厚さも使用できるが、窒化物層２０は、少なくとも５００オングストロームであることが望ましい。なぜなら、窒化物層２０はハードマスクとして使用されるものであって、ただの反射防止コーティング（ＡＲＣ）としては使用されないからである。同様に、ポリシリコン層１８は、他の厚さでも可能であるが、少なくとも５００オングストロームであることが望ましい。ゲート誘電体層１６及び１７は、同時に形成されてもよく、従って、もしそれが有効である場合は、有利には同じ厚さとなり得る。異なるゲート誘電層が必要な場合、異なる材料、あるいは異なる厚さであることも可能である。ゲート誘電体層１６及び１７は、約４０オングストロームまで熱成長され得る。ゲート誘電体層を変更することが可能であり、異なる材料及び厚さを使用することも可能である。ポリシリコン層１８と窒化物層２０との間に、おそらくわずか８０オングストローム程度の、薄酸化層を有することが望ましい。
【０００９】
図２には、ハードマスク２０と、ポリシリコン層１８と、ゲート誘電体層１６とを貫くパターン化エッチを行い、ＮＶＭ側の開口２２を形成した後の半導体デバイス１０が示されている。開口２２は、約５０００オングストローム幅とし得る。これは、（化学的物質を利用した）異方性エッチングである。
【００１０】
図３には、開口２２内、及びハードマスク上に電荷蓄積層２４を成膜した後の半導体デバイス１０が示されている。電荷蓄積層２４は、電荷蓄積のためにナノ結晶を使用することができる。この場合、電荷蓄積層２４は、まず誘電体層を形成し、続いてナノ結晶を形成することにより、形成することができる。別の誘電体層は、ナノ結晶周辺ならびに上に形成される。別の電荷材料（例えば、窒化物）も有効である。電荷蓄積層２４は、約２００オングストロームの厚さとすることができる。特に約１００オングストロームまたはそれ以上の大きなナノ結晶を使用する場合に、この厚さを変更することができる。
【００１１】
図４には、電荷蓄積層２４上にポリシリコン層２６を成膜した後の半導体デバイス１０が示されている。ポリシリコン層１８及び２６は、ポリシリコンであり、例えば制御ゲートとして用いるゲート、選択ゲートとして用いるゲート、及びＮＶＭとは異なるロジック機能を実施するトランジスタ内のゲートとして用いるゲートなどのようなゲートを形成するのに役立つ。他の材料、例えば導電性材料が有用であることがわかるだろう。例えば、金属をゲートとして役立てることについて、多くの研究が為されている。ポリシリコン層２６は、比較的厚いことが好ましく、少なくとも図１２の開口２２の深さと同じ位の厚さであることが好ましい。この場合、厚さは約２８００オングストロームとすることができる。実際には、厚さは、より厚い、例えば約５０００オングストロームであることが好ましい。
【００１２】
図５には、ポリシリコン層２６の残り部分の上面が、窒化物層２０の上面と同じ高さになるようにポリシリコン層２６を化学機械研磨（ＣＭＯＳ）した後の半導体デバイス１０が示されている。
【００１３】
図６には、エッチバックを実行して、ポリシリコン層２６の残り部分の高さを、ポリシリコン層１８の上面より低くした後の半導体デバイス１０が示されている。エッチバックは、窒化物とポリシリコンとの間で選択性を有する化学物質を用いて実行される。このような化学物質は、電荷蓄積層２４が実質的にエッチングされないように、酸化物に対して選択性を有するものであっても良い。このようなエッチングの例は、塩素系化学物質を用いる反応性イオンエッチングである。一つの例としては、ＣＩ２＋ＨＢｒ，Ｈｅ＋Ｏ２，及びＣＦ４がある。
【００１４】
図７には、フォトレジスト層を成膜し、パターン化して、フォトレジスト部分２８、３０、及び３２を残した後の半導体デバイス１０が示されている。フォトレジスト部分２８が、ポリシリコン層２６の残り部分が存在する開口の一方の側の、窒化物層２０の部分とポリシリコン２６の部分とを覆う。フォトレジスト部分３０が、ポリシリコン層２６の残り部分が存在する開口の他方の側で、窒化物層２０の部分とポリシリコン層２６の部分とを覆う。フォトレジスト部分３２は、ロジック部分の上方にあり、ここでロジックトランジスタが実行される。
【００１５】
図８には、フォトレジスト部分２８、３０、３２を用いて、窒化物層２０及びポリシリコン層１８を貫通してエッチングし、フォトレジスト部分２８、３０、３２の下に、ポリシリコン層１８から残っている、選択ゲート３４及び３６、ロジックゲート４２をそれぞれ残した後の半導体デバイス１０が示されている。当該エッチングは、フォトレジスト部分２８と３０との下のポリシリコン層２６から残っている制御ゲート３８と４０とをそれぞれ残すように、ポリシリコン層２６と電荷蓄積層２４とを貫通するものである。当該エッチングは三つのステップである。第一ステップは窒化物のエッチングである。第二ステップはポリシリコンのエッチングである。ポリシリコン３６はポリシリコン４０より薄く、従ってポリシリコン３６はオーバエッチされるが、電荷蓄積層２４がエッチストップとして機能する。よって、オーバエッチ期間中、基板１２は保護されている。第三ステップは、電荷蓄積層２４を貫通するエッチングである。エッチングの間、フォトレジスト部分２８、３０、及び３２の実質的な浸食の可能がある。窒化物と、ポリシリコンと、ナノ結晶を有する電荷蓄積層とを除去するためのエッチャントはよく知られている。
【００１６】
図９には、フォトレジスト部分２８、３０、３２、及び窒化物層２０の残り部分を除去した後の半導体デバイス１０が示されている。窒化物エッチングの間、電荷蓄積層２４の垂直部分の高さも減少する。熱リン酸のウェットエッチングは、酸化物に対して非常に選択的な窒化物エッチングに使用される。この場合、熱リン酸が、ポリシリコンを孔食する可能があるので、前述の薄い酸化物層を、ポリシリコン層１８と窒化物層２０との間に配置することが好ましい。
【００１７】
図９には、ライトドープされた領域４４、４６、４８、５０、及び５２を形成する、ソース／ドレイン・エクステンションの形成に使用するために、低濃度ソース／ドレイン注入後の半導体デバイス１０を示している。この注入は、ヒ素及びリンのようなｎ型のものである。
【００１８】
図１１には、選択ゲート３８側部の側壁スペーサ５４及び５８、選択ゲート３４の側部の側壁スペーサ５６、選択ゲート３６の側部の側壁スペーサ６０、選択ゲート４０の側部の側壁スペーサ６２及び６４、ロジックゲート４２の側部の側壁スペーサ６８及び７０といった、断面で示される複数の側壁スペーサが形成された後の半導体デバイス１０を示している。マスクとして側壁スペーサを用いて、高濃度ドーピングされたソース／ドレイン領域７２、７４、７６、７８、８０、及び８２を形成するための注入が実行される。
【００１９】
したがって、半導体デバイス１０は、一対のビットセルがドレインと考えられ得る共通のドープ領域５６を共有していることを示す。プログラミング及び消去でどのように選択ゲート及び制御ゲートを使用するかに依存するいくつかの方式で、ソースとドレインを逆転させることが可能である。二つのビットセルは、わずか二つのマスキング段階で画定されるゲートを有し、そしてさらに、ロジック・トランジスタは、この二つのマスキング段階のうちの一つにより画定されるゲートを有している。一方の段階は、開口２２の形成である。他方の段階は、図７及び８で示されたフォトレジスト部分の使用である。  以上、半導体構造を形成する方法が提供されたことが理解されたであろう。当該方法は、半導体基板上にゲート誘電体層を形成することを含む。当該方法は、ゲート誘電体層上にゲート材料の第一層を形成することをさらに含む。当該方法は、ゲート材料の第一層上にハードマスク層を形成することをさらに含む。当該方法は、ハードマスク層及びゲート材料の第一層を貫通する開口を形成することをさらに含む。当該方法は、電荷蓄積層上にゲート材料の第二層を形成することをさらに含み、該ゲート材料の第二層の厚さは、少なくともゲート材料第一層とハードマスク層との合計の厚さ程度である。当該方法は、ハードマスク層上を被覆する、電荷蓄積層の一部分及びゲート材料の第二層の一部分を除去することをさらに含み、該除去することは、該ハードマスク層を停止層として利用し、開口内にゲート材料の第二層の第二部分が残存する。当該方法は、ハードマスク層上、及び開口内のゲート材料の第二層の第二部分上に、パターン化されたマスク層を形成することをさらに含み、該パターン化されたマスク層は、第一ビットセル及び第二ビットセルの両者を画定する。当該方法は、パターン化されたマスク層を用いて、第一ビットセル及び第二ビットセルを形成することをさらに含み、該第一ビットセル及び該第二ビットセルの各々は、ゲート材料の第一層から形成された選択ゲートと、ゲート材料の第二層から形成された制御ゲートとを含む。当該方法は、リセスした後、開口内のゲート材料の第二層の第二部分の上面が、ゲート材料の第一層の上面と同一平面にならないように、開口内のゲート材料の第二層の第二部分をリセスすることをさらに含み得る。当該方法は、ゲート材料の第一層上にハードマスク層を形成することにおいて、ハードマスク層が５００オングストローム以上の厚さを有することをさらに特徴とし得る。当該方法は、ゲート材料の第一層上にハードマスク層を形成することにおいて、ハードマスク層が族窒化物層であることをさらに特徴とし得る。当該方法は、ハードマスク層上を被覆する、ゲート材料の第二層の一部分と電荷蓄積層の一部分とを除去することにおいて、化学機械研磨を実施して、ハードマスク層上を被覆する、ゲート材料の第二層の一部分と電荷蓄積層の一部分とを除去することをさらに特徴とし得る。当該方法は、パターン化されたマスク層を形成することにおいて、パターン化されたマスク層が、ロジック・トランジスタのゲートをさらに画定することをさらに特徴とし得る。当該方法は、パターン化されたマスク層を用いてロジック・トランジスタのゲー���を形成することにおいて、ロジック・トランジスタのゲートが、ゲート材料の第一層から形成されることをさらに特徴とし得る。当該方法は、電荷蓄積層を形成することにおいて、電荷蓄積層がナノ結晶を含んでいることをさらに特徴とし得る。当該方法は、電荷蓄積層上にゲート材料の第二層を形成することにおいて、ゲート材料の第二層が５０００オングストローム以上の厚さを有することをさらに特徴とし得る。
【００２０】
さらに、半導体構造物を形成する方法が開示される。当該方法は、半導体基板上にゲート材料の第一層を形成することを含む。当該方法は、ゲート材料の第一層上にハードマスク層を形成することをさらに含む。当該方法は、ハードマスク層及びゲート材料の第一層を貫通する開口を形成することをさらに含む。当該方法は、ハードマスク層上、及び開口内に電荷蓄積層を形成することをさらに含む。当該方法は、電荷蓄積層上にゲート材料の第二層を形成することをさらに含み、該ゲート材料の第二層の厚さは、少なくともハードマスク層とゲート材料第一層との合計の厚さ程度である。当該方法は、ハードマスク層上を被覆する、ゲート材料の第二層の一部分と電荷蓄積層の一部分とを除去することをさらに含み、該除去することが該ハードマスク層を停止層として利用し、該ゲート材料の第二層の第二部分が開口内に残存する。当該方法は、ハードマスク層上と開口内のゲート材料の第二層の第二部分上とにパターン化されたマスク層を形成することをさらに含み、該パターン化されたマスク層は、第一ビットセル、第二ビットセル、ロジック・トランジスタのゲートを画定する。当該方法は、該パターンマスク層を用いて第一ビットセルと第二ビットセルとを形成することをさらに含み、該第一ビットセル及び該第二ビットセルの各々は、ゲート材料の第一層から形成された選択ゲートと、ゲート材料の第二層から形成された制御ゲートとを含む。当該方法は、パターン化されたマスク層を用いてロジック・トランジスタのゲートを形成することをさらに含み、ロジック・トランジスタのゲートは、ゲート材料の第一層から形成される。当該方法は、リセスした後、開口内のゲート材料の第二層の第二部分の上面が、ゲート材料の第一層の上面と同一平面にならないように、開口内のゲート材料の第二層の第二部分をリセスすることをさらに含む。当該方法は、ゲート材料の第一層上にハードマスク層を形成することにおいて、ハードマスク層が５００オングストローム以上の厚さを有することをさらに特徴とし得る。当該方法は、ゲート材料の第一層上にハードマスク層を形成することにおいて、ハードマスク層が窒化物層であることをさらに特徴とし得る。当該方法は、ハードマスク層上を被覆する、ゲート材料の第二層の一部分と電荷蓄積層の一部分とを除去することにおいて、化学機械研磨を実施して、ゲート材料の第二層の一部分と電荷蓄積層上の一部分とを除去することをさらに特徴とし得る。当該方法は、電荷蓄積層を形成することにおいて、電荷蓄積層がナノ結晶を含んでいることをさらに特徴とし得る。当該方法は、電荷蓄積層上にゲート材料の第二層を形成することにおいて、ゲート材料の第二層が５０００オングストローム以上の厚さを有することをさらに特徴とし得る。
【００２１】
さらに、半導体構造物を形成する方法が開示される。当該方法は、半導体構造上にゲート材料の第一層を形成することを含む。当該方法は、ハードマスク層及びゲート材料の第一層を貫通する開口を形成することをさらに含む。当該方法は、ハードマスク層上、及び開口内に電荷蓄積層を形成することをさらに含む。当該方法は、電荷蓄積層上にゲート材料の第二層を形成することをさらに含み、該ゲート材料の第二層の厚さは少なくともゲート材料第一層とハードマスク層との合計の厚さ程度である。当該方法は、ハードマスク層上を被覆する、ゲート材料の第二層の一部分と電荷蓄積層の一部分とを除去することをさらに含み、該除去することが、該ハードマスク層を停止層として利用し、ゲート材料の第二層の第二部分が開口内側に残存する。当該方法は、ハードマスク層上と開口内のゲート材料の第二層の第二部分上とにパターン化されたマスク層を形成することをさらに含み、該パターン化されたマスク層は、第一ビットセルと第二ビットセルとの両者を画定する。当該方法は、パターン化されたマスク層を用いて第一ビットセルと第二ビットセルとを形成することをさらに含み、該第一ビットセル及び該第二ビットセルの各々は、ゲート材料の第一層から形成された選択ゲートと、ゲート材料の第二層から形成された制御ゲートとを含む。当該方法は、ハードマスク層上を被覆する、ゲート材料の第二層の一部分と電荷蓄積層の一部分とを除去することにおいて、化学機械研磨を実施して、ハードマスク層上を被覆する、ゲート材料の第二層の一部分と電荷蓄積層の一部分とを除去することをさらに特徴とし得る。当該方法は、パターン化されたマスク層を形成することにおいて、パターン化されたマスク層が、ロジック・トランジスタのゲートをさらに画定することをさらに特徴とし、当該方法は、パターン化されたマスク層を用いてロジック・トランジスタのゲートを形成することをさらに含み、該ロジック・トランジスタのゲートは、ゲート材料の第一層から形成される。当該方法は、電荷蓄積層上にゲート材料の第二層を形成することにおいて、ゲート材料の第二層が、５０００オングストローム以上の厚さを有することをさらに特徴とし得る。
【００２２】
本明細書において、本発明を特定の実施形態を参照して説明してきた。しかし、以下の特許請求の範囲に記載される本発明の範囲から逸脱することなく、様々な修正及び変更がなされてもよく、そのいくつかは上記に説明されている。例えば、ＣＭＰステップは、窒化物層２０を用いて、ポリシリコン層２６を平坦化するためのものとして説明されたが、これを達成するためにエッチバック処理を代替としてもよい。同様に、ポリシリコンはゲート材料として説明されたが、高ｋ誘電体を使用しても良い。従って、明細書と図面とは、限定的な意味ではなく例示的な意味であると見なされるべきであり、、このような全ての変更は、本発明の範囲に含まれることを意図されている。具体的な実施形態に関して本明細書で説明した利益、利点、課題の解決方法は、特許請求の範囲のいずれか、または全てについて、重要な、必要とされる、または本質的な特徴又は構成要素と見なされることを意図したものではない。
【００２３】
特に明記しない限り、「第一の」及び「第二の」のような用語は、その用語が説明する構成要素を区別するために適宜用いられるものである。従って、これらの用語は、そのような構成要素の、時間的、又は他の優先順位付けを示すことを必ずしも意図するものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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