(57)【特許請求の範囲】
【請求項１】
共通の基板上に並んで配されるＶＣＳＥＬを幾つか有するＶＣＳＥＬアレイであり、各ＶＣＳＥＬは、少なくとも上部ミラー、活性領域、電流注入層及びドープされていない下部半導体ミラーから形成され、前記電流注入層は、前記活性領域と前記下部半導体ミラーとの間に配される、ＶＣＳＥＬアレイにおいて、
少なくとも前記基板の上層は導電性を持つ、
トレンチ及び/又はホールは、前記下部半導体ミラーの間に前記基板の上層に向いて形成され、並びに
メタライゼーションは、前記トレンチ及び/又はホールを介して前記基板の上層を前記電流注入層と電気接続する、
ＶＣＳＥＬアレイ。
【請求項２】
前記基板は、ドープされた導電性半導体基板である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項３】
前記基板は半導体基板であり、前記基板の上層はドープされている請求項１に記載のＶＣＳＥＬアレイ。
【請求項４】
前記上部ミラーは、ドープされた又はドープされていない分布ブラッグ反射鏡である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項５】
前記上部ミラーは誘電性ミラーである、請求項１に記載のＶＣＳＥＬアレイ。
【請求項６】
前記下部半導体ミラーは、ドープされていない分布ブラッグ反射鏡である、請求項１に記載のＶＣＳＥＬアレイ。
【請求項７】
前記上部ミラーは、ｐ型にドープされた分布ブラッグ反射鏡又は誘電性ミラーであり、前記基板は、ｎ型にドープされた半導体基板又はｎ型にドープされた上層を備える半導体基板であり、前記電流注入層は、ｎ型にドープされる、及び前記下部半導体ミラーは、ドープされていない分布ブラッグ反射鏡である、請求項１に記載のＶＣＳＥＬアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、共通の基板上に並んで配される垂直共振器型面発光レーザ（ＶＣＳＥＬ）を幾つか有するアレイに関する。各ＶＣＳＥＬは、少なくとも上部ミラー、活性領域、電流注入層及びドープされていない下部半導体ミラーから形成される。前記電流注入層は、前記活性領域と前記下部半導体ミラーとの間に配されている。このようなＶＣＳＥＬアレイは、高出力密度を持つ半導体の光源を必要とする応用、例えば照明の分野に使用されることができる。
【背景技術】
【０００２】
高効率のＶＣＳＥＬは、分布ブラッグ反射鏡（ＤＢＲ:distributed Bragg reflector）として一般に実現される高反射半導体ミラーを必要とする。ドープされたＤＢＲは、ドープされていないＤＢＲよりも高い生じたレーザー光の吸収性を示す。それ故に、高効率のＶＣＳＥＬを設計するのに、ドープされていないＤＢＲが好ましくは用いられる。
【０００３】
R.C.Strijbos他著、"Current crowding in oxide-confined intracavity-sontacted VCSELs", Proceedings Symposium IEEE/LEOS Benelux Chapter, 2000, Delft, The Netherlands, pages 223 to 226は、ドープされていないＤＢＲを備える上記の上面発光(top-emitting)ＶＣＳＥＬを開示している。前記活性領域の両面に接触層が形成され、上面から接触層と電気接触するために、前記接触層にメタライゼーション(metallization)が施される。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高出力のＶＣＳＥＬアレイの設計は、複数の単一のＶＣＳＥＬ光源からなり、一様なキャリア注入に注意する必要がある。これは、ＶＣＳＥＬアレイにある単一のＶＣＳＥＬの全てが同じ動作電流を一般的に得ること、及び前記アレイの電線による電圧降下を避けなければならいことを意味している。最新式の上面発光ＶＣＳＥＬアレイの場合、高伝導性基板は、一様なｎ型の電流注入に使用され、厚く、通常は板状の金層は、一様なｐ型のキャリア注入に使用される。これは、導電性（ドープされた）下部ＤＢＲを必要とし、これは他方ではレーザー光の吸収を増大させ、ＶＣＳＥＬの効率を低下させる。
【課題を解決するための手段】
【０００５】
本発明の目的は、上面発光ＶＣＳＥＬアレイを提供することであり、このアレイは、活性領域と基板との間にドープされていない半導体ミラーを備えるＶＣＳＥＬを有し、それにもかかわらず一様なキャリア注入を可能にする。
【０００６】
前記目的は、請求項１に記載のＶＣＳＥＬアレイを用いて達成される。このＶＣＳＥＬアレイの有利な実施例は、従属請求項の内容である、又は後続する説明及び実施例の部分に開示されている。
【０００７】
提案されるＶＣＳＥＬアレイは、共通の基板上に並んで配されるＶＣＳＥＬを幾つか有する。各ＶＣＳＥＬは、少なくとも上部ミラー、活性領域、電流注入層及びドープされていない下部半導体ミラー、特にＤＢＲから形成され、前記電流注入層は、活性領域と下部半導体ミラーとの間に配されている。前記上部ミラーは、例えば半導体ミラー、特にＤＢＲ又は誘電性ミラーでもよい。上部及び下部という言葉は、前記基板に対して、対応する層又はミラーの位置を示すために一般的に使用される。下部ミラーは故に、上部ミラーよりも基板の近くに配される。上面発光ＶＣＳＥＬは、生じたレーザー放射が上部ミラーは通り、下部ミラー及び基板は通らずに放射されることを意味している。上部及び下部という言葉は、ＶＣＳＥＬアレイの空間的定位を示しているのではない。
【０００８】
提案されるＶＣＳＥＬアレイにおいて、少なくとも基板の上層は導電性である。ＶＣＳＥＬの下部半導体ミラー間において、基板の上層に向いたトレンチ及び/又はホールが形成される。メタライゼーション（すなわち、金属接点又は金属層）は、前記トレンチ及び/又はホールを介して前記基板の上層を電流注入層と電気接続する。
【０００９】
この測定値を用いると、基盤と活性領域との間にドープされていない半導体ミラーが配されたとしても、この基板は依然として、活性領域にキャリアを注入するのに使用されることができる。提案されるＶＣＳＥＬアレイは故に、一様な電流の注入を可能にして、同時に高効率及び高出力密度を持つ。
【００１０】
基板の上層と電流注入層との間の接続に使用される、つまり下方の半導体ミラーと活性領域との間に配されるメタライゼーションは、金のような高い導電率の材料から好ましくは形成される。同じことが活性領域の上面にあるメタライゼーションに適用する。本発明は、残りの基板領域又は単一のＶＣＳＥＬ間にあるチップ領域を用いて、基板の上方の導電層を下部の電流注入層に接続する。これら単一のＶＣＳＥＬ間にある必要とされるトレンチ又はホールは、単一のＶＣＳＥＬを製造した後、又は少なくともこれらＶＣＳＥＬの下部層を基板上に製造した後、適切なエッチング処理により生成されることができる。
【００１１】
基板は好ましくは半導体基板であり、この半導体基板の上層は、例えば２．５＊１０１８ｃｍ−３のドーピング濃度でｎ型にドープされた所望の導電率を達成するためにドープされる。この基板の上層のドーピングは好ましくは、ＶＣＳＥＬが配される全領域にわたり絶え間なく延在している。所望の導電率を達成するために、前記基板の上層の代わりに、基板全体が適切にドープされてもよい（上記参照）。
【００１２】
本発明の好ましい実施例において、単一のＶＣＳＥＬは、下部半導体ミラーと活性領域との間にｎ型にドープされたキャリア注入層を、及び前記基板のｎ型にドープされた上層を具備する。前記上部ミラーはこのとき、例えば誘電性ミラー又はｐ型接点を介して接続されるｐ型にドープされたＤＢＲである。
【００１３】
本発明のこれら及び他の態様は、以下に説明される実施例から明らかであり、これら実施例を参照して説明される。
【図面の簡単な説明】
【００１４】
【図１】本発明に従うＶＣＳＥＬアレイの製造における第１段階を概略的に示す。
【図２】本発明に従うＶＣＳＥＬアレイの製造における第２段階を概略的に示す。
【図３】本発明に従うＶＣＳＥＬアレイの製造における第３段階を概略的に示す。
【図４】本発明に従うＶＣＳＥＬアレイの製造における第４段階を概略的に示す。
【図５】本発明に従うＶＣＳＥＬアレイの一部の最終形態を概略的に示す。
【図６】誘電性上部ミラーを用いた、他の実施例に従うＶＣＳＥＬアレイの製造における第５段階を概略的に示す。
【図７】誘電性上部ミラーを備えるＶＣＳＥＬアレイの一部の最終形態を概略的に示す。
【発明を実施するための形態】
【００１５】
図は、本発明によるＶＣＳＥＬアレイを製造するための一例を示す。これら図面において、単一のＶＣＳＥＬを２つ持つ前記アレイの一部しか示されていない。同じ処理ステップを用いて同時に製造されるより多くのＶＣＳＥＬとして示される完全なアレイであることは明らかである。
【００１６】
提案されるアレイのＶＣＳＥＬは、キャリア基板又はウエハー上の積層をエピタキシャル成長させることにより既知の方法で製造されることができる。図１は、上面にドープされていないＤＢＲ２、ｎ型にドープされた電流注入層３、活性層４及びｐ型にドープされたＤＢＲ５を有する上記エピタキシャル積層の一例を示す。これら単一層の材料並びにＤＢＲ及び活性層の構成は、既知の技術として選ばれることができる。
【００１７】
図１のエピタキシャル積層は次いで、後に電気接続として働くウエハー領域において湿式化学エッチング(wet chemical etch)にさらされる。この湿式化学エッチングにより形成されるトレンチ６が図２に示される。これらトレンチは、各ＶＣＳＥＬを完全に包囲してもよいが、これは必須ではない。ＶＣＳＥＬの密な配列を達成するために、例えばＶＣＳＥＬはチェッカー盤の白領域を占め、トレンチは黒領域を占めるように、ＶＣＳＥＬ及びトレンチをチェッカー盤のような模様で配することも可能である。このエッチングステップの後、ｐ型にドープされたＤＢＲ５の上面にｐ型の接点リング７が形成される。このメタライゼーションは、高導電性材料、例えばＧａＡｓにｐ型の接点を生じさせるためのＴｉ／Ｐｔ／Ａｕから一般に作られ、既知のリソグラフィー技術及び蒸着技術を用いて適用される。図３は、ｐ型の接点リング７を適用した後の結果を示す。
【００１８】
メサ形エッチング(mesa etch)及び湿式酸化が図４の構成をもたらす。ｐ型の接点リング７は、前記メサ形エッチングに対するエッチングマスクとして働き、このメサ形エッチングの間に、既に存在しているトレンチ６はさらに深くなり、基板１に向かうトレンチ又はホール８を形成する。活性領域４は、前記湿式酸化処理により生じる酸化層９により横方向が制限される。
【００１９】
図５は、例えばＧｅ／Ａｕ／Ｎｉ／Ａｕの金属配列からなるｎ型の接点の金属形成後の最終的な構成を示す。このメタライゼーション（ｎ型の接点１０）を用いて、基板１とＶＣＳＥＬの個々の電流注入層３との間に電気接続が達成される。キャリアは側面から注入される（キャリア注入１１）。この構成において基板１は、下方のＤＢＲ２が導電性を持たなくても、依然としてｎ側に一様なキャリアを注入するのに用いられることができる。前記単一のＶＣＳＥＬに間にある非導電性ＤＢＲ部を取り除き、ＶＣＳＥＬのｎ型電極を基板と接続するためのメタライゼーション層を加えることにより、電気接続が達成される。基板１は良好な電流拡散層として働き、ドープされていないＤＢＲ２は低光学損失を持つので、この構成を持つＶＣＳＥＬアレイは、高効率及び高出力密度を持つ。
【００２０】
ＤＢＲの代わりに誘電性上部ミラーを備えるＶＣＳＥＬアレイを製造する場合、図１のエピタキシャル積層は、上面にｐ型にドープされたＤＢＲ５の代わりにｐ型にドープされた半導体スペーサー層１４を有する。図２にあるような湿式化学エッチング、図３にあるようなスペーサー層１４にｐ型の接点リング７の形成、及び図４にあるような湿式酸化の後、図６に示されるように誘電性上部ミラー１５が堆積される。図７は、図５に類似するｎ型接点の金属形成後の最終的な構成を示す。
【００２１】
本発明は、図面及び上記説明において詳細に説明及び開示される一方、このような説明及び開示は、説明的又は例示的であって、限定的ではないと考えるべきである、つまり本発明はこれら開示した実施例に限定されない。開示した実施例以外の変形例は、図面、明細書及び特許請求の範囲の学習から、請求する本発明を実行する当業者により理解し、達成されることができる。特に、提案されるアレイのＶＣＳＥＬは、他の層、例えば上部ＤＢＲと活性領域との間にｐ型にドープされた電流注入層を含んでもよい。さらに、ｐ型の接点が別の方法で配されてもよい。請求項において"有する"という言葉は、他の要素又はステップを排除するのではなく、複数あると述べないことがそれらが複数あることを排除するのではない。ある方法が互いに異なる従属請求項に挙げられているという単なる事実は、これらの方法の組み合わせが有利に使用されないことを示しているのではない。請求項における参照符号は、これら請求項の範囲を限定するとは考えるべきではない。
【符号の説明】
【００２２】
１  ｎ型にドープされた基板
２  ドープされていないＤＢＲ
３  ｎ型にドープされた電流注入層
４  活性領域／層
５  ｐ型にドープされたＤＢＲ
６  トレンチ
７  ｐ型の接点リング
８  トレンチ
９  酸化層
１０  ｎ型の接点のメタライゼーション
１１  キャリア注入
１２  高い光学反射
１３  高い横方向導電率
１４  ｐ型にドープされた半導体スペーサー層
１５  誘電性上部ミラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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