(57)【特許請求の範囲】
【請求項１】
プログラムに従って所定の処理を実行する処理部と、
前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、
前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第１の出力イネーブル信号として出力するラッチ回路と、
前記ラッチ回路から出力される前記第１の出力イネーブル信号と、前記処理部から出力される第２の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するＡＮＤ回路と、を備え、
前記処理部は、前記ウォッチドッグタイマの故障診断時に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号及び前記ＡＮＤ回路から出力される前記出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、
ことを特徴とする電子制御装置。
【請求項２】
プログラムに従って所定の処理を実行する処理部と、
前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、
前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第１の出力イネーブル信号として出力するラッチ回路と、
前記ラッチ回路から出力される前記第１の出力イネーブル信号と、前記処理部から出力される第２の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するＡＮＤ回路と、
前記処理部と出力インターフェイスとの間に介挿され、前記ＡＮＤ回路から出力される前記出力イネーブル信号に応じて、前記処理部の出力信号を前記出力インターフェイスへと出力する３ステートバッファと、を備え、
前記処理部は、前記ウォッチドッグタイマの故障診断時に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号及び前記３ステートバッファの出力信号を基に前記ウォッチドッグタイマの故障診断を行う、
ことを特徴とする電子制御装置。
【請求項３】
前記ラッチ回路は、前記処理部の起動要因信号またはリセット信号のいずれか一方の入力によってリセットされることを特徴とする請求項１又は２に記載の電子制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子制御装置に関する。
【背景技術】
【０００２】
周知のように、ＷＤＴ(Watch Dog Timer)とは、ＣＰＵ(Central Processing Unit)の状態を監視するために用いられるハードウェアタイマであり、ＣＰＵによって一定周期で更新され、一定周期内で更新されないとタイムアウトを検出して異常を出力するものである。このＷＤＴが故障すると、ＣＰＵの異常を検出することができないため、システムの信頼性を確保することが困難となる虞がある。
【０００３】
下記特許文献１には、ＣＰＵからＷＤＴに供給されるプログラムランニング信号（Ｐ−ＲＵＮ信号）が停止した際に、ＷＤＴがＣＰＵに対してリセット動作をしたか否かを判定することにより、ＷＤＴの故障診断を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５２９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記従来技術では、リセット動作時において、ＣＰＵが、Ｐ−ＲＵＮ信号の停止前にＥＥＰＲＯＭにデータを書き込み、このＥＥＰＲＯＭに書き込んだデータとＲＯＭデータとを比較することにより、ＷＤＴがリセット動作をしたか否かを判定する。
つまり、上記従来技術では、ＷＤＴの故障診断を行うために、リセット動作毎にＥＥＰＲＯＭへのデータ書き込み処理及びＲＯＭデータとの比較処理を行う必要があるため、ＣＰＵの処理負荷が大きくなるという問題がある。
【０００６】
本発明は、上述した事情に鑑みてなされたものであり、監視対象であるＣＰＵ等の処理部の処理負荷を増大させることなく、ＷＤＴの故障診断を行うことの可能な電子制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明では、電子制御装置に係る第１の解決手段として、プログラムに従って所定の処理を実行する処理部と、前記処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマと、を備えた電子制御装置において、前記ウォッチドッグタイマの出力信号をラッチし、当該ラッチによって得られた信号を第１の出力イネーブル信号として出力するラッチ回路を備え、前記処理部は、前記ウォッチドッグタイマの故障診断時に前記パルス信号の出力を停止し、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。
【０００８】
また、本発明では、電子制御装置に係る第２の解決手段として、上記第１の解決手段において、前記ラッチ回路から出力される前記第１の出力イネーブル信号と、前記処理部から出力される第２の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するＡＮＤ回路を備え、前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号及び前記ＡＮＤ回路から出力される前記出力イネーブル信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。
【０００９】
また、本発明では、電子制御装置に係る第３の解決手段として、上記第１の解決手段において、前記ラッチ回路から出力される前記第１の出力イネーブル信号と、前記処理部から出力される第２の出力イネーブル信号との論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号として出力するＡＮＤ回路と、前記処理部と出力インターフェイスとの間に介挿され、前記ＡＮＤ回路から出力される前記出力イネーブル信号に応じて、前記処理部の出力信号を前記出力インターフェイスへと出力する３ステートバッファと、を備え、前記処理部は、前記パルス信号の出力停止後に前記ラッチ回路から出力される前記第１の出力イネーブル信号及び前記３ステートバッファの出力信号を基に前記ウォッチドッグタイマの故障診断を行う、という手段を採用する。
【００１０】
また、本発明では、電子制御装置に係る第４の解決手段として、上記第１〜第３のいずれかの解決手段において、前記ラッチ回路は、前記処理部の起動要因信号または外部リセット信号のいずれか一方の入力によってリセットされる、という手段を採用する。
【発明の効果】
【００１１】
本発明によれば、従来技術のように、ＷＤＴの故障診断時において、ＣＰＵがＰ−ＲＵＮ信号の停止前にＥＥＰＲＯＭにデータを書き込み、このＥＥＰＲＯＭに書き込んだデータとＲＯＭデータとを比較するなどの処理を行う必要がないので、監視対象であるＣＰＵ等の処理部の処理負荷を増大させることなく、ＷＤＴの故障診断を行うことが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る電子制御装置Ａのブロック構成図である。
【図２】電子制御装置Ａの動作を表すタイミングチャートである。
【図３】ＣＰＵ１が実行するＷＤＴ２の故障診断処理を表すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、本発明の一実施形態について、図面を参照しながら説明する。
図１は、本実施形態に係る電子制御装置Ａのブロック構成図である。電子制御装置Ａは、例えば電気自動車やプラグインハイブリッド車等のモータを動力源とする車両に搭載された高圧バッテリの充放電制御を行うバッテリＥＣＵ(Electric Control Unit)であり、ＣＰＵ１、ウォッチドッグタイマ（ＷＤＴ）２、ラッチ回路３、ＡＮＤ回路４、３ステートバッファ５、出力インターフェイス６、パワーオンリセット回路７、ＯＲ回路８及びタイマ９を備えている。
【００１４】
ＣＰＵ１（処理部）は、不図示の不揮発性メモリに記憶されている制御プログラムに従って所定の処理（例えば高圧バッテリの充放電制御に必要な処理）を実行する中央演算処理装置である。このＣＰＵ１は、各種処理によって得られた信号を３ステートバッファ５を介して出力インターフェイス６へ出力する。また、このＣＰＵ１は、一定周期でＷＤＴパルス信号WDTPLSをＷＤＴ２へ出力すると共に、出力禁止レベル（例えばハイレベル）と出力許可レベル（例えばローレベル）の２つの状態を有するＣＰＵ出力イネーブル信号CPUOE（第２の出力イネーブル信号）をＡＮＤ回路４へ出力する。
【００１５】
詳細は後述するが、このＣＰＵ１には、ラッチ回路３から出力されるＷＤＴ出力イネーブル信号WDTOEが割込み信号として入力されると共に、３ステートバッファ５の出力信号が入力されており、ＣＰＵ１は、これら割込み信号（ＷＤＴ出力イネーブル信号WDTOE）及び３ステートバッファ５の出力信号を基にＷＤＴ２の故障診断を行う。
また、ＣＰＵ１１は、省電力状態であるスリープ状態への移行機能を有しており、起動要因の発生状況（起動要因信号の状態）に応じてスリープ状態と通常動作状態とのいずれか一方の状態に切り替わる。なお、ＣＰＵ１１には起動要因信号として、例えば、イグニションスイッチのオン／オフ状態を示す起動要因信号IG-SWが外部入力されている。
【００１６】
ＷＤＴ２は、ＣＰＵ１の状態を監視するために用いられるハードウェアタイマであり、ＣＰＵ１から一定周期で入力されるＷＤＴパルス信号WDTPLSによってリセットされるタイムカウンタを備えている。このタイムカウンタは、ＣＰＵ１からＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力が停止した後もカウントアップを続け、一定時間の経過後にオーバーフローとなる。ＷＤＴ２は、オーバーフロー発生の有無によってレベルが反転する信号をオーバーフローリセット信号RSTとしてラッチ回路３へ出力する。具体的には、ＷＤＴ２は、オーバーフローが発生した時に、このオーバーフローリセット信号RSTのレベルをハイレベルからローレベルへと一定期間だけ反転させる。
【００１７】
ラッチ回路３は、ＷＤＴ２から出力されるオーバーフローリセット信号RSTをラッチし、当該ラッチによって得られた信号をＷＤＴ出力イネーブル信号WDTOE（第１の出力イネーブル信号）としてＣＰＵ１の割込み端子INT及びＡＮＤ回路４へ出力する。なお、このＷＤＴ出力イネーブル信号WDTOEは、ＣＰＵ出力イネーブル信号CPUOEと同様に、出力禁止レベル（例えばハイレベル）と出力許可レベル（例えばローレベル）の２つの状態を有する信号である。
【００１８】
ＡＮＤ回路４は、ラッチ回路３から入力されるＷＤＴ出力イネーブル信号WDTOEと、ＣＰＵ１から入力されるＣＰＵ出力イネーブル信号CPUOEとの論理積を演算し、その演算結果を示す信号を最終的な出力イネーブル信号OEとして３ステートバッファ５の制御端子へ出力する。３ステートバッファ５は、ＣＰＵ１と出力インターフェイス６との間に介挿され、ＡＮＤ回路４から制御端子に入力される出力イネーブル信号OEに応じて、ＣＰＵ１から入力された出力信号を出力インターフェイス６へと出力する。
【００１９】
具体的には、この３ステートバッファ５は、出力イネーブル信号OEが出力許可レベルの場合、ＣＰＵ１の出力信号を出力インターフェイス６へとそのまま出力し、出力イネーブル信号OEが出力禁止レベルの場合、出力端子をハイインピーダンス状態として出力を停止する。つまり、出力イネーブル信号OEが出力許可レベルの場合には、３ステートバッファ５の出力も出力許可レベルとなり、出力イネーブル信号OEが出力禁止レベルの場合には、３ステートバッファ５の出力も出力禁止レベルとなる。
【００２０】
出力インターフェイス６は、ＣＰＵ１の出力信号（３ステートバッファ５の出力信号）を、所定の通信プロトコルに従って電子制御装置Ａと接続された外部装置へ送信する通信インターフェイスである。パワーオンリセット回路７は、電子制御装置Ａの電源投入時において、電源電圧VBUがＣＰＵ１の正常動作を保証する規定電圧VBU_thに達するまではローレベル、電源電圧VBUが規定電圧VBU_thに達した以降はハイレベルとなるパワーオンリセット信号P_RESをＣＰＵ１のリセット端子RES_C、ＷＤＴ２のリセット端子RES_W及びＯＲ回路８へ出力する。
つまり、電子制御装置Ａの電源投入時において、電源電圧VBUが規定電圧VBU_thに達するまで、ＣＰＵ１及びＷＤＴ２がリセット状態に維持されることになる。
【００２１】
ＯＲ回路８は、パワーオンリセット回路７から入力されるパワーオンリセット信号P_RESと、外部入力される起動要因信号（イグニションオン信号IGON）との論理和を演算し、その演算結果を示す信号をタイマ９を介してラッチ回路３のリセット端子RES_Lへ出力する。タイマ９は、ＯＲ回路８の出力信号を一定時間遅らせてラッチ回路３のリセット端子RES_Lへ出力する。
つまり、ラッチ回路３は、ＣＰＵ１の起動要因信号IG-SWまたはパワーオンリセット信号P_RESのいずれか一方の入力によってリセットされ、且つＣＰＵ１及びＷＤＴ２よりも一定時間遅れてリセットが解除されることになる。
【００２２】
次に、上記のように構成された電子制御装置Ａの動作について、図２及び図３を参照しながら詳細に説明する。
【００２３】
図２は、電源電圧VBUと、パワーオンリセット信号P_RESと、ＣＰＵ出力イネーブル信号CPUOEと、ＷＤＴパルス信号WDTPLSと、ＷＤＴ２のリセット端子RES_Wの電位と、オーバーフローリセット信号RSTと、ＷＤＴ出力イネーブル信号WDTOEと、ラッチ回路３のリセット端子RES_Lの電位と、３ステートバッファ５の出力レベルとの時間的な対応関係を表すタイミングチャートである。
【００２４】
図２の時刻ｔ０からｔ１までの期間では、電子制御装置Ａに電源電圧VBUが供給されておらず、ＣＰＵ１はスリープ状態にあると想定する。ここで、時刻ｔ１に電源投入が為されたとすると、電源電圧VBUは一定の時間をかけて徐々に最大電圧まで上昇する。電源投入がイグニションスイッチのオン操作に起因するものだとすると、時刻ｔ１から起動要因信号IG-SWがハイレベルに向かって立ち上り始めるが、電源電圧VBUが規定電圧VBU_thに達する時刻ｔ２までパワーオンリセット信号P_RESがローレベルに維持されるため、時刻ｔ１から時刻ｔ２までの期間ではＣＰＵ１はリセット状態に維持される。
【００２５】
また、この時刻ｔ１から時刻ｔ２までの期間では、ＷＤＴ２のリセット端子RES_Wの電位と、ラッチ回路３のリセット端子RES_Lの電位とが共にローレベルに維持されるため、ＷＤＴ２のタイムカウンタのリセット、及びラッチ回路３のリセットが行われる。
時刻ｔ２に電源電圧VBUが規定電圧VBU_thに達すると、パワーオンリセット信号P_RESがハイレベルに反転するため、ＣＰＵ１及びＷＤＴ２のリセットが解除される。なお、ラッチ回路３はＣＰＵ１及びＷＤＴ２よりも一定時間遅れてリセットが解除される（ラッチ回路３のリセット端子RES_Lの電位を参照）。
【００２６】
時刻ｔ２にリセットが解除されると、ＣＰＵ１は、スリープ状態から起動し、時刻ｔ３から一定周期でＷＤＴパルス信号WDTPLSをＷＤＴ２へ出力し始める一方、時刻ｔ２以降、出力禁止レベル（ハイレベル）に設定していたＣＰＵ出力イネーブル信号CPUOEを、時刻ｔ３より遅い時刻ｔ４から出力許可レベル（ローレベル）に反転させる。
【００２７】
時刻ｔ３以降、ＷＤＴパルス信号WDTPLSがＷＤＴ２へ出力され続けている間では、ＷＤＴ２のタイムカウンタが正常にリセットされてオーバーフローが発生しないため、ＷＤＴ２から出力されるオーバーフローリセット信号RSTはハイレベルに維持される。この間、ラッチ回路３から出力されるＷＤＴ出力イネーブル信号WDTOEは出力許可レベル（ローレベル）に維持されることになる。
【００２８】
つまり、時刻ｔ４以降、ＣＰＵ１から出力されるＣＰＵ出力イネーブル信号CPUOEと、ラッチ回路３から出力されるＷＤＴ出力イネーブル信号WDTOEとが共に出力許可レベルとなるため、ＡＮＤ回路４から出力される出力イネーブル信号OEが出力許可レベルとなり、その結果、３ステートバッファ５の出力レベルも出力許可レベルとなる。
【００２９】
通常動作時では、ＷＤＴ２が故障していない限り、ＣＰＵ１からＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力を継続することにより、上記のように３ステートバッファ５の出力レベルが出力許可レベルに維持されるため、ＣＰＵ１が制御プログラムに従って実行した各種処理によって得られた信号を、問題なく、出力インターフェイス６を介して外部装置へ出力することができる。
【００３０】
ここで、ＣＰＵ１が暴走して、時刻ｔ５以降、ＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力が停止したと想定する。ＷＤＴ２のタイムカウンタは、ＷＤＴパルス信号WDTPLSの出力が停止した後もカウントアップを続け、一定時間の経過後にオーバーフローとなる。時刻ｔ６にオーバーフローが発生したとすると、ＷＤＴ２は、この時刻ｔ６において、オーバーフローリセット信号RSTのレベルをハイレベルからローレベルへと一定期間だけ反転させる。
【００３１】
すると、ラッチ回路３は、上記のようなオーバーフローリセット信号RSTのレベル変化をトリガとしてオーバーフローリセット信号RSTをラッチする。これにより、時刻ｔ６以降、ラッチ回路３から出力されるＷＤＴ出力イネーブル信号WDTOEは出力禁止レベル（ハイレベル）に反転することになる。ＷＤＴ出力イネーブル信号WDTOEはＣＰＵ１の割込み端子INTに入力されているので、ＣＰＵ１は、割込み端子INTに入力されたＷＤＴ出力イネーブル信号WDTOEを基にＷＤＴ２のオーバーフローが発生したか否かを判断する。
【００３２】
ＣＰＵ１は、ＷＤＴ出力イネーブル信号WDTOEを基にＷＤＴ２のオーバーフローが発生したと判断すると、ＣＰＵ出力イネーブル信号CPUOEのレベルを出力禁止レベル（ハイレベル）に反転させる。これにより、時刻ｔ６以降、ＣＰＵ１から出力されるＣＰＵ出力イネーブル信号CPUOEと、ラッチ回路３から出力されるＷＤＴ出力イネーブル信号WDTOEとが共に出力禁止レベルとなるため、ＡＮＤ回路４から出力される出力イネーブル信号OEが出力禁止レベルとなり、その結果、３ステートバッファ５の出力レベルも出力禁止レベルとなる。
【００３３】
つまり、ＣＰＵ１の暴走時には、３ステートバッファ５から出力インターフェイス６への信号伝達が遮断されるので、異常な信号が出力インターフェイス６を介して外部装置へ出力されてしまうことを防止することができる。
このように、ＷＤＴ２が正常の場合、ＣＰＵ１からＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力が停止すると、ＷＤＴ出力イネーブル信号WDTOE、ＣＰＵ出力イネーブル信号CPUOE、出力イネーブル信号OE及び３ステートバッファ５の出力レベルの全てが出力禁止レベルとなる。これを利用すれば、以下で説明する手法によってＷＤＴ２の故障診断を行うことが可能となる。
【００３４】
図３は、ＣＰＵ１が通常動作中（図２の時刻ｔ２以降の期間）に実行するＷＤＴ２の故障診断処理を表すフローチャートである。
図３に示すように、ＣＰＵ１は、故障診断処理の実行タイミングが到来すると、まず、ＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力を停止し（ステップＳ１）、ソフトウェアタイマである故障監視タイマをセットする（ステップＳ２）。ここで、故障監視タイマの設定時間は、少なくとも、図２中の時刻ｔ５から時刻ｔ６までの時間、つまりＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力を停止してからＷＤＴ２にてオーバーフローが発生するまでの時間に設定することが望ましい。
【００３５】
そして、ＣＰＵ１は、割込み端子INTに入力されるＷＤＴ出力イネーブル信号WDTOEのレベルからＷＤＴ２にてオーバーフローが発生したか否かを判断する（ステップＳ３）。ＣＰＵ１は、ステップＳ３にて「Ｎｏ」の場合（ＷＤＴ出力イネーブル信号WDTOEが出力許可レベルでオーバーフローは発生していないと判断した場合）、故障監視タイマの設定時間が経過したか否かを判断する（ステップＳ４）。
【００３６】
ＣＰＵ１は、上記ステップＳ４にて「Ｎｏ」の場合、上記ステップＳ３の処理に戻る一方、上記ステップＳ４にて「Ｙｅｓ」の場合、つまりＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力を停止したにも関わらず、故障監視タイマの設定時間を越えてもオーバーフローが発生しない場合には、ＷＤＴ２の故障と判断して本故障診断処理を終了する（ステップＳ５）。
【００３７】
また、ＣＰＵ１は、上記ステップＳ３にて「Ｙｅｓ」の場合、つまりＷＤＴパルス信号WDTPLSの出力停止後、故障監視タイマの設定時間内にオーバーフローが発生した場合、３ステートバッファ５の出力レベルが出力禁止レベルか否かを判断する（ステップＳ６）。前述のように、ＷＤＴ２が正常ならば、ＷＤＴパルス信号WDTPLSの出力停止後、３ステートバッファ５の出力レベルが出力禁止レベルになるはずである。
【００３８】
そこで、ＣＰＵ１は、上記ステップＳ６にて「Ｙｅｓ」の場合（３ステートバッファ５の出力レベルが出力禁止レベルの場合）、ＷＤＴ２が正常と判断して本故障診断処理を終了し（ステップＳ７）、一方、上記ステップＳ６にて「Ｎｏ」の場合（３ステートバッファ５の出力レベルが出力許可レベルの場合）、ＷＤＴ２の故障と判断して本故障診断処理を終了する（ステップＳ８）。
【００３９】
以上説明したように、本実施形態によれば、ＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力を停止させてから規定時間内（故障監視タイマの設定時間内）にオーバーフローが発生したか否かを判断し、オーバーフローが発生した場合でも３ステートバッファ５の出力レベルが出力禁止レベルとなったか否かを判断することで、ＷＤＴ２の故障診断を行うことができるので、従来技術と比較して、監視対象であるＣＰＵ１の処理負荷を増大させることなく、簡単にＷＤＴ２の故障診断を行うことができる。
【００４０】
なお、本発明は上記実施形態に限定されず、以下のような変形例が挙げられる。
（１）上記実施形態では、図３のステップＳ６の処理において、３ステートバッファ５の出力レベルが出力禁止レベルか否かを判断する場合を例示したが、前述のように、ＷＤＴ２が正常ならば、ＡＮＤ回路４から出力される出力イネーブル信号OEも出力禁止レベルとなるので、ステップＳ６にて、出力イネーブル信号OEが出力禁止レベルか否かを判断するようにしても良い。
【００４１】
（２）上記実施形態では、ＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生したか否かを判断し、オーバーフローが発生した場合でも３ステートバッファ５の出力レベルが出力禁止レベルとなったか否かを判断することで、ＷＤＴ２の故障診断を行っていたが、ＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生したか否かを判断することのみで、ＷＤＴ２の故障診断を行うようにしても良い。
この場合、ＷＤＴ２へのＷＤＴパルス信号WDTPLSの出力を停止させてから規定時間内にオーバーフローが発生すれば、ＷＤＴ２は正常であると判断し、規定時間内にオーバーフローが発生しなければ、ＷＤＴ２は故障であると判断すれば良い。
【００４２】
（３）上記実施形態では、電子制御装置Ａとして、例えば電気自動車やプラグインハイブリッド車等のモータを動力源とする車両に搭載された高圧バッテリの充放電制御を行うバッテリＥＣＵを例示したが、本発明はこれに限定されず、プログラムに従って所定の処理を実行する処理部と、この処理部から一定周期で出力されるパルス信号によってリセットされるタイムカウンタを有すると共にオーバーフロー発生の有無によってレベルが反転する信号を出力するウォッチドッグタイマとを備えた電子制御装置に広く適用することができる。
【符号の説明】
【００４３】
Ａ・電子制御装置、１・ＣＰＵ（処理部）、２・ＷＤＴ（ウォッチドッグタイマ）、３・ラッチ回路、４・ＡＮＤ回路、５・３ステートバッファ、６・出力インターフェイス、７・パワーオンリセット回路、８・ＯＲ回路、９・タイマ
【図１】
0005739290.tif 000002
【図２】
0005739290.tif 000003
【図３】
0005739290.tif 000004