(57)【特許請求の範囲】
【請求項１】
第１交流電圧と直流電圧の各印加端間に接続された第１スイッチと、
第２交流電圧と前記直流電圧の各印加端間に接続された第２スイッチと、
前記第１交流電圧と基準電圧の各印加端間に接続された第３スイッチと、
前記第２交流電圧と前記基準電圧の各印加端間に接続された第４スイッチと、
前記第１交流電圧と前記直流電圧から第１オン検出信号と第１オフ検出信号を個別に生成する第１比較回路と、
前記第２交流電圧と前記直流電圧から第２オン検出信号と第２オフ検出信号を個別に生成する第２比較回路と、
少なくとも前記第１比較回路と前記第２比較回路の各出力に基づいて前記第１スイッチ〜前記第４スイッチのオン／オフ制御を行うタイミング生成部と、
を有することを特徴とするスイッチング整流回路。
【請求項２】
前記第１比較回路は、
前記第１交流電圧が前記直流電圧よりも高い第１閾値電圧を上回ったときに、前記第１オン検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記直流電圧よりも低い第３閾値電圧を下回ったときに、前記第１オン検出信号をローレベルまたはハイレベルとする第１ヒステリシスコンパレータと、
前記第１交流電圧が前記直流電圧よりも高く前記第１閾値電圧よりも低い第２閾値電圧を上回ったときに、前記第１オフ検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに、前記第１オフ検出信号をローレベルまたはハイレベルとする第１コンパレータと、
を有し、
前記第２比較回路は、
前記第２交流電圧が前記第１閾値電圧を上回ったときに、前記第２オン検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第３閾値電圧を下回ったときに、前記第２オン検出信号をローレベルまたはハイレベルとする第２ヒステリシスコンパレータと、
前記第２交流電圧が前記第２閾値電圧を上回ったときに、前記第２オフ検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに、前記第２オフ検出信号をローレベルまたはハイレベルとする第２コンパレータと、
を有することを特徴とする請求項１に記載のスイッチング整流回路。
【請求項３】
前記第１交流電圧と前記基準電圧から第３検出信号を生成する第３比較回路と、
前記第２交流電圧と前記基準電圧から第４検出信号を生成する第４比較回路と、
をさらに有し、
前記タイミング生成部は、少なくとも前記第１比較回路〜前記第４比較回路の各出力に基づいて前記第１スイッチ〜前記第４スイッチのオン／オフ制御を行うことを特徴とする請求項２に記載のスイッチング整流回路。
【請求項４】
前記第３比較回路は、前記第１交流電圧が前記基準電圧よりも低い第４閾値電圧を下回ったときに、前記第３検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記基準電圧よりも高い第５閾値電圧を上回ったときに、前記第３検出信号をローレベルまたはハイレベルとする第３ヒステリシスコンパレータを有し、
前記第４比較回路は、前記第２交流電圧が前記第４閾値電圧を下回ったときに、前記第４検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第５閾値電圧を上回ったときに、前記第４検出信号をローレベルまたはハイレベルとする第４ヒステリシスコンパレータを有することを特徴とする請求項３に記載のスイッチング整流回路。
【請求項５】
前記第１交流電圧または前記第２交流電圧が前記第１閾値電圧を上回ってから所定時間が経過するまでハイレベルまたはローレベルを維持するイネーブル信号を生成する時定数回路をさらに有し、
前記タイミング生成部は、少なくとも前記第１比較回路〜前記第４比較回路と前記時定数回路の各出力に基づいて前記第１スイッチ〜第４スイッチのオン／オフ制御を行うことを特徴とする請求項４に記載のスイッチング整流回路。
【請求項６】
前記所定時間は、前記直流電圧の電圧値が高いほど短くなるように可変制御されることを特徴とする請求項５に記載のスイッチング整流回路。
【請求項７】
前記タイミング生成部は、
前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、
前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、
前記第１交流電圧が前記第４閾値電圧を下回ってから第１待機時間が経過したときに前記第３スイッチをオンとし、前記第２交流電圧が前記第４閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、
前記第２交流電圧が前記第４閾値電圧を下回ってから第２待機時間が経過したときに前記第４スイッチをオンとし、前記第１交流電圧が前記第４閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する、
ことを特徴とする請求項４に記載のスイッチング整流回路。
【請求項８】
前記タイミング生成部は、
前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったとき、若しくは、前記第１交流電圧が前記第１閾値電圧を上回ってから所定時間が経過したときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、
前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったとき、若しくは、前記第２交流電圧が前記第１閾値電圧を上回ってから所定時間が経過したときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、
前記第１交流電圧が前記第４閾値電圧を下回ってから第１待機時間が経過したときに前記第３スイッチをオンとし、前記第２交流電圧が前記第４閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、
前記第２交流電圧が前記第４閾値電圧を下回ってから第２待機時間が経過したときに前記第４スイッチをオンとし、前記第１交流電圧が前記第４閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する、
ことを特徴とする請求項５または請求項６に記載のスイッチング整流回路。
【請求項９】
前記タイミング生成部は、
前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、
前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、
前記第１交流電圧が前記第４閾値電圧を下回ったときに前記第３スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、
前記第２交流電圧が前記第４閾値電圧を下回ったときに前記第４スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する、
ことを特徴とする請求項４に記載のスイッチング整流回路。
【請求項１０】
前記タイミング生成部は、
前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、
前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、
前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第３スイッチをオンとし、前記第２交流電圧が前記第４閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、
前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第４スイッチをオンとし、前記第１交流電圧が前記第４閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する、
ことを特徴とする請求項４に記載のスイッチング整流回路。
【請求項１１】
前記タイミング生成部は、
前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチ及び前記第４スイッチをいずれもオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチ及び前記第４スイッチをいずれもオフとするように、第１オン／オフ制御信号及び第４オン／オフ制御信号を各々生成し、
前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチ及び前記第３スイッチをいずれもオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチ及び第３スイッチをいずれもオフとするように、第２オン／オフ制御信号及び第３オン／オフ制御信号を各々生成する、
ことを特徴とする請求項２に記載のスイッチング整流回路。
【請求項１２】
前記タイミング生成部は、前記第１スイッチ及び前記第２スイッチ各々のオン時に、前記第１交流電圧及び前記第２交流電圧が各々前記第２閾値電圧を下回っても、これを無視することを特徴とする請求項７〜請求項１１のいずれかに記載のスイッチング整流回路。
【請求項１３】
第１交流電圧と直流電圧の各印加端間に接続された第１スイッチと、
第２交流電圧と前記直流電圧の各印加端間に接続された第２スイッチと、
前記第１交流電圧と基準電圧の各印加端間に接続された第３スイッチと、
前記第２交流電圧と前記基準電圧の各印加端間に接続された第４スイッチと、
前記第１交流電圧と前記直流電圧から第１検出信号を生成する第１比較回路と、
前記第２交流電圧と前記直流電圧から第２検出信号を生成する第２比較回路と、
前記第１交流電圧と前記基準電圧から第３検出信号を生成する第３比較回路と、
前記第２交流電圧と前記基準電圧から第４検出信号を生成する第４比較回路と、
少なくとも前記第１比較回路〜前記第４比較回路の各出力に基づいて前記第１スイッチ〜前記第４スイッチのオン／オフ制御を行うタイミング生成部と、
を有し、
前記第１比較回路は、前記第１交流電圧が前記直流電圧よりも高い第１閾値電圧を上回ったときに、前記第１検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記直流電圧よりも高く前記第１閾値電圧よりも低い第２閾値電圧を下回ったときに、前記第１検出信号をローレベルまたはハイレベルとする第１ヒステリシスコンパレータを有し、
前記第２比較回路は、前記第２交流電圧が前記第１閾値電圧を上回ったときに、前記第２検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに、前記第２検出信号をローレベルまたはハイレベルとする第２ヒステリシスコンパレータを有し、
前記第３比較回路は、前記第１交流電圧が前記基準電圧よりも低い第３閾値電圧を下回ったときに、前記第３検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記基準電圧よりも高い第４閾値電圧を上回ったときに、前記第３検出信号をローレベルまたはハイレベルとする第３ヒステリシスコンパレータを有し、
前記第４比較回路は、前記第２交流電圧が前記第３閾値電圧を下回ったときに、前記第４検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第４閾値電圧を上回ったときに、前記第４検出信号をローレベルまたはハイレベルとする第４ヒステリシスコンパレータを有することを特徴とするスイッチング整流回路。
【請求項１４】
前記第１比較回路は、前記第１交流電圧が前記直流電圧よりも高い第１閾値電圧を上回ったときに、前記第１検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記直流電圧よりも低い第２閾値電圧を下回ったときに、前記第１検出信号をローレベルまたはハイレベルとする第１ヒステリシスコンパレータを有し、
前記第２比較回路は、前記第２交流電圧が前記第１閾値電圧を上回ったときに、前記第２検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに、前記第２検出信号をローレベルまたはハイレベルとする第２ヒステリシスコンパレータを有し、
前記第３比較回路は、前記第１交流電圧が前記基準電圧よりも低い第３閾値電圧を下回ったときに、前記第３検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記基準電圧よりも高い第４閾値電圧を上回ったときに、前記第３検出信号をローレベルまたはハイレベルとする第３ヒステリシスコンパレータを有し、
前記第４比較回路は、前記第２交流電圧が前記第３閾値電圧を下回ったときに、前記第４検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第４閾値電圧を上回ったときに、前記第４検出信号をローレベルまたはハイレベルとする第４ヒステリシスコンパレータを有することを特徴とする請求項１３に記載のスイッチング整流回路。
【請求項１５】
前記第１交流電圧または前記第２交流電圧が前記第１閾値電圧を上回ってから所定時間が経過するまでハイレベルまたはローレベルを維持するマスク信号を生成する時定数回路をさらに有し、
前記タイミング生成部は、少なくとも前記第１比較回路〜前記第４比較回路と前記時定数回路の各出力に基づいて前記第１スイッチ〜第４スイッチのオン／オフ制御を行うことを特徴とする請求項１３または請求項１４に記載のスイッチング整流回路。
【請求項１６】
前記所定時間は、前記直流電圧の電圧値が高いほど短くなるように可変制御されることを特徴とする請求項１５に記載のスイッチング整流回路。
【請求項１７】
前記タイミング生成部は、
前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、
前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、
前記第１交流電圧が前記第３閾値電圧を下回ってから第１待機時間が経過したときに前記第３スイッチをオンとし、前記第２交流電圧が前記第３閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、
前記第２交流電圧が前記第３閾値電圧を下回ってから第２待機時間が経過したときに前記第４スイッチをオンとし、前記第１交流電圧が前記第３閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する、
ことを特徴とする請求項１３または請求項１４に記載のスイッチング整流回路。
【請求項１８】
前記タイミング生成部は、
前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったとき、若しくは、前記第１交流電圧が前記第１閾値電圧を上回ってから所定時間が経過したときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、
前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったとき、若しくは、前記第２交流電圧が前記第１閾値電圧を上回ってから所定時間が経過したときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、
前記第１交流電圧が前記第３閾値電圧を下回ってから第１待機時間が経過したときに前記第３スイッチをオンとし、前記第２交流電圧が前記第３閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、
前記第２交流電圧が前記第３閾値電圧を下回ってから第２待機時間が経過したときに前記第４スイッチをオンとし、前記第１交流電圧が前記第３閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する、
ことを特徴とする請求項１５または請求項１６に記載のスイッチング整流回路。
【請求項１９】
前記タイミング生成部は、前記第１スイッチ及び前記第２スイッチ各々のオン時に、前記第１交流電圧及び前記第２交流電圧が各々前記第２閾値電圧を下回っても、これを無視することを特徴とする請求項１７または請求項１８に記載のスイッチング整流回路。
【請求項２０】
前記第１スイッチ〜前記第４スイッチは、いずれも電界効果トランジスタであることを特徴とする請求項１〜請求項１９のいずれかに記載のスイッチング整流回路。
【請求項２１】
前記タイミング生成部は、前記直流電圧が所定値に達するまでの間、前記第１スイッチ〜前記第４スイッチをいずれもオフとし、各々のボディダイオードを用いた整流動作によって、前記第１交流電圧及び前記第２交流電圧を前記直流電圧に整流することを特徴とする請求項２０に記載のスイッチング整流回路。
【請求項２２】
請求項１〜請求項２１のいずれかに記載のスイッチング整流回路を有し、前記直流電圧を用いてバッテリセルの充電制御を行うことを特徴とするバッテリ充電装置。
【請求項２３】
商用交流電源と前記スイッチング整流回路との間を無接点で接続するトランスをさらに有することを特徴とする請求項２２に記載のバッテリ充電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング整流回路及びこれを用いたバッテリ充電装置に関する。
【背景技術】
【０００２】
従来より、交流電圧ＶＡＣを直流電圧ＶＤＣに整流する手段としては、図１９に示すように、ダイオードブリッジを用いた全波整流回路１００が広く一般に用いられている。しかしながら、ダイオードブリッジを形成するダイオード１０１〜１０４は、その順方向降下電圧が大きいため、ダイオード１０１〜１０４に電流Ｉが流れる期間中には、エネルギロス（ダイオード１０１〜１０４での電力損失や発熱）を生じるという問題があった（図２０のハッチング部分を参照）。
【０００３】
そこで、従来より、図２１に示すように、先述のダイオード１０１〜１０４をトランジスタ２０１〜２０４に置き換えて、これらのトランジスタ２０１〜２０４を適切なタイミングでオン／オフさせることにより、交流電圧ＶＡＣを直流電圧ＶＤＣに整流するスイッチング整流回路２００が提案されている。
【０００４】
このスイッチング整流回路２００において、トランジスタ２０１のオン／オフ制御タイミングは、コンパレータ２０６の比較出力（直流電圧ＶＤＣと第１交流電圧ＶＡＣ１との比較出力）に基づいて決定されており、トランジスタ２０２のオン／オフ制御タイミングは、コンパレータ２０７の比較出力（直流電圧ＶＤＣと第２交流電圧ＶＡＣ２との比較出力）に基づいて決定されていた。また、トランジスタ２０３のオン／オフ制御タイミングは、コンパレータ２０８の比較出力（基準電圧ＶＳＳと第１交流電圧ＶＡＣ１との比較出力）に基づいて決定されており、トランジスタ２０４のオン／オフ制御タイミングは、コンパレータ２０９の比較出力（基準電圧ＶＳＳと第２交流電圧ＶＡＣ２との比較出力）に基づいて決定されていた。
【０００５】
なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−１３１０６４号公報
【特許文献２】米国特許出願公開第２００９／００１６０９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来構成のスイッチング整流回路２００では、トランジスタ２０１〜２０４のオン／オフタイミングを高精度に制御することが困難であった。そのため、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が直流電圧ＶＤＣを下回るまでにトランジスタ２０１及び２０４（またはトランジスタ２０２及び２０３）を確実にオフすることができず、出力コンデンサ２０５からの逆流電流を生じて電力変換効率を損なうおそれがあった（図２２を参照）。
【０００８】
本発明は、本願の発明者によって見い出された上記の問題点に鑑み、電力変換効率を高めることが可能なスイッチング整流回路、及び、これを用いたバッテリ充電装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係るスイッチング整流回路は、第１交流電圧と直流電圧の各印加端間に接続された第１スイッチと、第２交流電圧と前記直流電圧の各印加端間に接続された第２スイッチと、前記第１交流電圧と基準電圧の各印加端間に接続された第３スイッチと、前記第２交流電圧と前記基準電圧の各印加端間に接続された第４スイッチと、前記第１交流電圧と前記直流電圧から第１オン検出信号と第１オフ検出信号を個別に生成する第１比較回路と、前記第２交流電圧と前記直流電圧から第２オン検出信号と第２オフ検出信号を個別に生成する第２比較回路と、少なくとも前記第１比較回路と前記第２比較回路の各出力に基づいて前記第１スイッチ〜前記第４スイッチのオン／オフ制御を行うタイミング生成部と、を有する構成（第１の構成）とされている。
【００１０】
なお、上記第１の構成から成るスイッチング整流回路において、前記第１比較回路は、前記第１交流電圧が前記直流電圧よりも高い第１閾値電圧を上回ったときに、前記第１オン検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記直流電圧よりも低い第３閾値電圧を下回ったときに、前記第１オン検出信号をローレベルまたはハイレベルとする第１ヒステリシスコンパレータと、前記第１交流電圧が前記直流電圧よりも高く前記第１閾値電圧よりも低い第２閾値電圧を上回ったときに、前記第１オフ検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１オフ検出信号をローレベルまたはハイレベルとする第１コンパレータとを有し、前記第２比較回路は、前記第２交流電圧が前記第１閾値電圧を上回ったときに、前記第２オン検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第３閾値電圧を下回ったときに、前記第２オン検出信号をローレベルまたはハイレベルとする第２ヒステリシスコンパレータと、前記第２交流電圧が前記第２閾値電圧を上回ったときに、前記第２オフ検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに、前記第２オフ検出信号をローレベルまたはハイレベルとする第２コンパレータと、を有する構成（第２の構成）にするとよい。
【００１１】
また、上記第２の構成から成るスイッチング整流回路は、前記第１交流電圧と前記基準電圧から第３検出信号を生成する第３比較回路と、前記第２交流電圧と前記基準電圧から第４検出信号を生成する第４比較回路と、をさらに有し、前記タイミング生成部は、少なくとも前記第１比較回路〜前記第４比較回路の各出力に基づいて前記第１スイッチ〜前記第４スイッチのオン／オフ制御を行う構成（第３の構成）にするとよい。
【００１２】
また、上記第３の構成から成るスイッチング整流回路において、前記第３比較回路は、前記第１交流電圧が前記基準電圧よりも低い第４閾値電圧を下回ったときに、前記第３検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記基準電圧よりも高い第５閾値電圧を上回ったときに、前記第３検出信号をローレベルまたはハイレベルとする第３ヒステリシスコンパレータを有し、前記第４比較回路は、前記第２交流電圧が前記第４閾値電圧を下回ったときに、前記第４検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第５閾値電圧を上回ったときに、前記第４検出信号をローレベルまたはハイレベルとする第４ヒステリシスコンパレータを有する構成（第４の構成）にするとよい。
【００１３】
また、上記第４の構成から成るスイッチング整流回路は、前記第１交流電圧または前記第２交流電圧が前記第１閾値電圧を上回ってから所定時間が経過するまでハイレベルまたはローレベルを維持するイネーブル信号を生成する時定数回路をさらに有し、前記タイミング生成部は、少なくとも、前記第１比較回路〜前記第４比較回路と前記時定数回路の各出力に基づいて前記第１スイッチ〜第４スイッチのオン／オフ制御を行う構成（第５の構成）にするとよい。
【００１４】
また、上記第５の構成から成るスイッチング整流回路は、前記所定時間は、前記直流電圧の電圧値が高いほど短くなるように可変制御される構成（第６の構成）にするとよい。
【００１５】
また、上記第４の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、前記第１交流電圧が前記第４閾値電圧を下回ってから第１待機時間が経過したときに前記第３スイッチをオンとし、前記第２交流電圧が前記第４閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、前記第２交流電圧が前記第４閾値電圧を下回ってから第２待機時間が経過したときに前記第４スイッチをオンとし、前記第１交流電圧が前記第４閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する構成（第７の構成）にするとよい。
【００１６】
また、上記第５または第６の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし前記第１交流電圧が前記第２閾値電圧を下回ったとき、若しくは、前記第１交流電圧が前記第１閾値電圧を上回ってから所定時間が経過したときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったとき、若しくは、前記第２交流電圧が前記第１閾値電圧を上回ってから所定時間が経過したときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、前記第１交流電圧が前記第４閾値電圧を下回ってから第１待機時間が経過したときに前記第３スイッチをオンとし、前記第２交流電圧が前記第４閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、前記第２交流電圧が前記第４閾値電圧を下回ってから第２待機時間が経過したときに前記第４スイッチをオンとし、前記第１交流電圧が前記第４閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する構成（第８の構成）にするとよい。
【００１７】
また、上記第４の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、前記第１交流電圧が前記第４閾値電圧を下回ったときに前記第３スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、前記第２交流電圧が前記第４閾値電圧を下回ったときに前記第４スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する構成（第９の構成）にするとよい。
【００１８】
また、上記第４の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第３スイッチをオンとし、前記第２交流電圧が前記第４閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第４スイッチをオンとし、前記第１交流電圧が前記第４閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する構成（第１０の構成）にするとよい。
【００１９】
また、上記第２の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチ及び前記第４スイッチをいずれもオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチ及び前記第４スイッチをいずれもオフとするように、第１オン／オフ制御信号及び第４オン／オフ制御信号を各々生成し、前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチ及び前記第３スイッチをいずれもオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチ及び第３スイッチをいずれもオフとするように、第２オン／オフ制御信号及び第３オン／オフ制御信号を各々生成する構成（第１１の構成）にするとよい。
【００２０】
また、上記第７〜第１１いずれかの構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第１スイッチ及び前記第２スイッチ各々のオン時に、前記第１交流電圧及び前記第２交流電圧が各々前記第２閾値電圧を下回っても、これを無視する構成（第１２の構成）にするとよい。
【００２１】
また、本発明に係るスイッチング整流回路は、第１交流電圧と直流電圧の各印加端間に接続された第１スイッチと、第２交流電圧と前記直流電圧の各印加端間に接続された第２スイッチと、前記第１交流電圧と基準電圧の各印加端間に接続された第３スイッチと、前記第２交流電圧と前記基準電圧の各印加端間に接続された第４スイッチと、前記第１交流電圧と前記直流電圧から第１検出信号を生成する第１比較回路と、前記第２交流電圧と前記直流電圧から第２検出信号を生成する第２比較回路と、前記第１交流電圧と前記基準電圧から第３検出信号を生成する第３比較回路と、前記第２交流電圧と前記基準電圧から第４検出信号を生成する第４比較回路と、少なくとも前記第１比較回路〜前記第４比較回路の各出力に基づいて前記第１スイッチ〜前記第４スイッチのオン／オフ制御を行うタイミング生成部と、を有する構成（第１３の構成）とされている。
【００２２】
なお、上記第１３の構成から成るスイッチング整流回路にて、前記第１比較回路は、前記第１交流電圧が前記直流電圧よりも高い第１閾値電圧を上回ったときに、前記第１検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記直流電圧よりも高く前記第１閾値電圧よりも低い第２閾値電圧を下回ったときに、前記第１検出信号をローレベルまたはハイレベルとする第１ヒステリシスコンパレータを有し、前記第２比較回路は、前記第２交流電圧が前記第１閾値電圧を上回ったときに、前記第２検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに、前記第２検出信号をローレベルまたはハイレベルとする第２ヒステリシスコンパレータを有し、前記第３比較回路は、前記第１交流電圧が前記基準電圧よりも低い第３閾値電圧を下回ったときに、前記第３検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記基準電圧よりも高い第４閾値電圧を上回ったときに、前記第３検出信号をローレベルまたはハイレベルとする第３ヒステリシスコンパレータを有し、前記第４比較回路は、前記第２交流電圧が前記第３閾値電圧を下回ったときに、前記第４検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第４閾値電圧を上回ったときに、前記第４検出信号をローレベルまたはハイレベルとする第４ヒステリシスコンパレータを有する構成（第１４の構成）にするとよい。
【００２３】
また、第１３の構成から成るスイッチング整流回路にて、前記第１比較回路は、前記第１交流電圧が前記直流電圧よりも高い第１閾値電圧を上回ったときに、前記第１検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記直流電圧よりも低い第２閾値電圧を下回ったときに、前記第１検出信号をローレベルまたはハイレベルとする第１ヒステリシスコンパレータを有し、前記第２比較回路は、前記第２交流電圧が前記第１閾値電圧を上回ったときに、前記第２検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに、前記第２検出信号をローレベルまたはハイレベルとする第２ヒステリシスコンパレータを有し、前記第３比較回路は、前記第１交流電圧が前記基準電圧よりも低い第３閾値電圧を下回ったときに、前記第３検出信号をハイレベルまたはローレベルとし、前記第１交流電圧が前記基準電圧よりも高い第４閾値電圧を上回ったときに、前記第３検出信号をローレベルまたはハイレベルとする第３ヒステリシスコンパレータを有し、前記第４比較回路は、前記第２交流電圧が前記第３閾値電圧を下回ったときに、前記第４検出信号をハイレベルまたはローレベルとし、前記第２交流電圧が前記第４閾値電圧を上回ったときに、前記第４検出信号をローレベルまたはハイレベルとする第４ヒステリシスコンパレータを有する構成（第１５の構成）にするとよい。
【００２４】
また、上記第１４または第１５の構成から成るスイッチング整流回路は、前記第１交流電圧または前記第２交流電圧が前記第１閾値電圧を上回ってから所定時間が経過するまでハイレベルまたはローレベルを維持するマスク信号を生成する時定数回路をさらに有し、前記タイミング生成部は少なくとも前記第１比較回路〜前記第４比較回路と前記時定数回路の各出力に基づいて前記第１スイッチ〜第４スイッチのオン／オフ制御を行う構成（第１６の構成）にするとよい。
【００２５】
また、上記第１６の構成から成るスイッチング整流回路において、前記所定時間は、前記直流電圧の電圧値が高いほど短くなるように可変制御される構成（第１７の構成）にするとよい。
【００２６】
また、上記第１４または第１５の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、前記第１交流電圧が前記第３閾値電圧を下回ってから第１待機時間が経過したときに前記第３スイッチをオンとし、前記第２交流電圧が前記第３閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、前記第２交流電圧が前記第３閾値電圧を下回ってから第２待機時間が経過したときに前記第４スイッチをオンとし、前記第１交流電圧が前記第３閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する構成（第１８の構成）にするとよい。
【００２７】
また、上記第１６または第１７の構成から成るスイッチング整流回路にて、前記タイミング生成部は、前記第１交流電圧が前記第１閾値電圧を上回ったときに前記第１スイッチをオンとし、前記第１交流電圧が前記第２閾値電圧を下回ったとき、若しくは、前記第１交流電圧が前記第１閾値電圧を上回ってから所定時間が経過したときに前記第１スイッチをオフとするように、第１オン／オフ制御信号を生成し、前記第２交流電圧が前記第１閾値電圧を上回ったときに前記第２スイッチをオンとし、前記第２交流電圧が前記第２閾値電圧を下回ったとき、若しくは、前記第２交流電圧が前記第１閾値電圧を上回ってから所定時間が経過したときに前記第２スイッチをオフとするように、第２オン／オフ制御信号を生成し、前記第１交流電圧が前記第３閾値電圧を下回ってから第１待機時間が経過したときに前記第３スイッチをオンとし、前記第２交流電圧が前記第３閾値電圧を下回ったときに前記第３スイッチをオフとするように、第３オン／オフ制御信号を生成し、前記第２交流電圧が前記第３閾値電圧を下回ってから第２待機時間が経過したときに前記第４スイッチをオンとし、前記第１交流電圧が前記第３閾値電圧を下回ったときに前記第４スイッチをオフとするように、第４オン／オフ制御信号を生成する構成（第１９の構成）にするとよい。
【００２８】
また、上記第１８または第１９の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記第１スイッチ及び前記第２スイッチ各々のオン時に、前記第１交流電圧及び前記第２交流電圧が各々前記第２閾値電圧を下回っても、これを無視する構成（第２０の構成）にするとよい。
【００２９】
また、上記第１〜第２０いずれかの構成から成るスイッチング整流回路において、前記第１スイッチ〜第４スイッチは、いずれも電界効果トランジスタである構成（第２１の構成）にするとよい。
【００３０】
また、上記第２１の構成から成るスイッチング整流回路において、前記タイミング生成部は、前記直流電圧が所定値に達するまでの間、前記第１スイッチ〜前記第４スイッチをいずれもオフとし、各々のボディダイオードを用いた整流動作によって、前記第１交流電圧及び前記第２交流電圧を前記直流電圧に整流する構成（第２２の構成）にするとよい。
【００３１】
また、本発明に係るバッテリ充電装置は、上記第１〜第２２いずれかの構成から成るスイッチング整流回路を有しており、前記直流電圧を用いてバッテリセルの充電制御を行う構成（第２３の構成）とされている。
【００３２】
なお、上記第２３の構成から成るバッテリ充電装置は、商用交流電源と前記スイッチング整流回路との間を無接点で接続するトランスをさらに有する構成（第２４の構成）にするとよい。
【発明の効果】
【００３３】
本発明によれば、電力変換効率を高めることが可能なスイッチング整流回路、及び、これを用いたバッテリ充電装置を提供することが可能となる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るバッテリ充電装置の一構成例を示すブロック図
【図２Ａ】スイッチング整流動作を説明するための回路図（第１動作状態）
【図２Ｂ】スイッチング整流動作を説明するための回路図（第２動作状態）
【図３】本発明に係るスイッチング整流回路の第１実施形態を示す回路図
【図４】比較回路１２１及び１２２の一構成例を示す回路図
【図５】比較回路１２３及び１２４の一構成例を示す回路図
【図６】第１のスイッチング整流動作を示すタイミングチャート
【図７】本発明に係るスイッチング整流回路の第２実施形態を示す回路図
【図８】第２のスイッチング整流動作を示すタイミングチャート
【図９】第３のスイッチング整流動作を示すタイミングチャート
【図１０】第４のスイッチング整流動作を示すタイミングチャート
【図１１】第５のスイッチング整流動作を示すタイミングチャート
【図１２】本発明に係るスイッチング整流回路の第３実施形態を示す回路図
【図１３】本発明に係るスイッチング整流回路の第４実施形態を示す回路図
【図１４】比較回路１２５及び１２６の一構成例を示す回路図
【図１５】第６のスイッチング整流動作を示すタイミングチャート
【図１６】本発明に係るスイッチング整流回路の第５実施形態を示す回路図
【図１７】第７のスイッチング整流動作を示すタイミングチャート
【図１８】第８のスイッチング整流動作を示すタイミングチャート
【図１９】整流回路の第１従来例を示す回路図
【図２０】エネルギロスが発生する様子を示すタイミングチャート
【図２１】整流回路の第２従来例を示す回路図
【図２２】逆流電流が発生する様子を示すタイミングチャート
【発明を実施するための形態】
【００３５】
以下では、バッテリ充電装置に搭載されるスイッチング整流回路に本発明を適用した構成を例に挙げて詳細な説明を行う。
【００３６】
＜バッテリ充電装置＞
図１は、本発明に係るバッテリ充電装置の一構成例を示したブロック図である。本構成例のバッテリ充電装置１は、スイッチング整流ＩＣ１０と、トランス２０と、マイコン３０と、負荷変調部４０と、を有し、商用交流電源２からの交流電圧ＶＡＣを全波整流して得られる直流電圧ＶＤＣを用いてバッテリセル３の充電制御を行う。
【００３７】
スイッチング整流ＩＣ１０には、Ｈブリッジ部１１、検出部１２、タイミング生成部１３、低電圧検知部１４（ＵＶＬＯ［Under Voltage Lock Out］部）、保護回路１５、過電圧検知部１６（ＯＶＰ［Over Voltage Protection］部）、異常温度検知部１７（ＴＳＤ［Thermal Shut Down］部）、及び、スイッチ１８が集積化されている。また、スイッチング整流ＩＣ１０の外部には、トランス２０、マイコン３０、負荷変調部４０、バッテリセル３のほか、出力コンデンサＣ１などのディスクリート部品が接続されている。なお、スイッチング整流ＩＣ１０の構成については後ほど詳細に説明する。
【００３８】
トランス２０は、商用交流電源２とスイッチング整流ＩＣ１との間を無接点で接続する手段であり、一次側コイルＬ１と二次側コイルＬ２を有する。
【００３９】
マイコン３０は、スイッチング整流ＩＣ１０から直流電圧ＶＤＣの供給を受けて、バッテリ電圧ＶＢＡＴＴの監視、スイッチ信号ＳＷの生成、及び、モジュレーション入力信号ＭＯＤＩＮの生成などを行う。
【００４０】
負荷変調部４０は、マイコン３０から入力されるモジュレーション入力信号ＭＯＤＩＮをトランス２０経由で一次側に伝達する。
【００４１】
＜スイッチング整流ＩＣ＞
Ｈブリッジ部１１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ１及びＭ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ３及びＭ４と、をＨブリッジ型に接続して成る。
【００４２】
トランジスタＭ１のソース及びバックゲートは、いずれも直流電圧ＶＤＣの印加端に接続されている。トランジスタＭ１のドレインは、第１交流電圧ＶＡＣ１（二次側コイルＬ２の第１端に現れる交流電圧）の印加端に接続されている。トランジスタＭ１のゲートはタイミング生成部１３（具体的には、第１ゲート信号Ｇ１の出力端）に接続されている。すなわち、トランジスタＭ１は、第１交流電圧ＶＡＣ１と直流電圧ＶＤＣの各印加端間に接続された第１スイッチに相当する。
【００４３】
トランジスタＭ２のソース及びバックゲートは、いずれも直流電圧ＶＤＣの印加端に接続されている。トランジスタＭ２のドレインは、第２交流電圧ＶＡＣ２（二次側コイルＬ２の第２端に現れる交流電圧）の印加端に接続されている。トランジスタＭ２のゲートはタイミング生成部１３（具体的には、第２ゲート信号Ｇ２の出力端）に接続されている。すなわち、トランジスタＭ２は、第２交流電圧ＶＡＣ２と直流電圧ＶＤＣの各印加端間に接続された第２スイッチに相当する。
【００４４】
トランジスタＭ３のソース及びバックゲートは、いずれも基準電圧ＶＳＳ（図１では接地電圧ＰＧＮＤ）の印加端に接続されている。トランジスタＭ３のドレインは、第１交流電圧ＶＡＣ１の印加端に接続されている。トランジスタＭ３のゲートは、タイミング生成部１３（具体的には、第３ゲート信号Ｇ３の出力端）に接続されている。すなわち、トランジスタＭ３は、第１交流電圧ＶＡＣと基準電圧ＶＳＳの各印加端間に接続された第３スイッチに相当する。
【００４５】
トランジスタＭ４のソース及びバックゲートは、いずれも基準電圧ＶＳＳの印加端に接続されている。トランジスタＭ４のドレインは、第２交流電圧ＶＡＣ２の印加端に接続されている。トランジスタＭ４のゲートは、タイミング生成部１３（具体的には、第４ゲート信号Ｇ４の出力端）に接続されている。すなわち、トランジスタＭ４は、第２交流電圧ＶＡＣ２と基準電圧ＶＳＳの各印加端間に接続された第４スイッチに相当する。
【００４６】
なお、トランジスタＭ１〜Ｍ４としては、低オン抵抗のパワーパスＭＯＳＦＥＴを用いることが望ましい。
【００４７】
検出部１２は、第１交流電圧ＶＡＣ１及び第２交流電圧ＶＡＣ２と、直流電圧ＶＤＣ及び基準電圧ＶＳＳとを比較し、その比較結果に応じた検出信号を生成してタイミング生成部１３に送出する。なお、検出部１２の具体的な回路構成や動作については、後ほど詳細に説明する。
【００４８】
タイミング生成部１３は、検出部１２から入力される検出信号に基づいて、トランジスタＭ１〜Ｍ４のオン／オフ制御を行う。また、タイミング生成部１３は、低電圧検知部１４から入力される低電圧保護信号、及び、保護回路１５から入力される異常保護信号に基づいて、トランジスタＭ１〜Ｍ４をいずれもオフとしたり、トランジスタＭ３とトランジスタＭ４をいずれもオンさせて、二次側コイルＬ１の両端間をショートすることにより、整流動作を停止する機能も備えている。なお、タイミング生成部１３の具体的な動作については、後ほど詳細に説明する。
【００４９】
低電圧検知部１４は、直流電圧ＶＤＣが所定値以上であるか否かを示す低電圧保護信号を生成し、これをタイミング生成部１３に出力する。タイミング生成部１３は、低電圧保護信号に基づいて、直流電圧ＶＤＣが所定値に達するまでの間、トランジスタＭ１〜Ｍ４をいずれもオフとする。すなわち、スイッチング整流ＩＣ１０は、直流電圧ＶＤＣが所定値に達するまでの間、トランジスタＭ１〜Ｍ４に各々付随するボディダイオードＤ１〜Ｄ４（図２Ａ及び図２Ｂや図３などを参照）を用いた整流動作によって、交流電圧ＶＡＣを直流電圧ＶＤＣに整流することになる。
【００５０】
保護回路１５は、過電圧検知部１６から入力される過電圧検知信号や、異常温度検知部１７から入力される異常温度検知信号に基づいて、スイッチング整流ＩＣ１０に何らかの異常が生じているか否かを示す異常保護信号を生成し、これをタイミング生成部１３に出力する。なお、タイミング生成部１３は、異常保護信号に基づいて、スイッチング整流ＩＣ１０に何らかの異常が生じていると判断した場合、トランジスタＭ１〜Ｍ４を強制的に停止させる。
【００５１】
過電圧検知部１６は、直流電圧ＶＤＣが所定値以上であるか否かを示す過電圧検知信号を生成し、これを保護回路１５に出力する。
【００５２】
異常温度検知部１７は、スイッチング整流ＩＣ１０の内部温度が所定値以上であるか否かを示す異常温度検知信号を生成し、これを保護回路１５に出力する。
【００５３】
スイッチ１８の第１端は、バッテリ電圧ＶＢＡＴＴの印加端に接続されている。スイッチ１８の第２端は、直流電圧ＶＤＣの印加端に接続されている。スイッチ１８の制御端はスイッチ信号ＳＷの入力端に接続されている。
【００５４】
なお、交流電圧ＶＡＣを全波整流して直流電圧ＶＤＣを生成するスイッチング整流回路は、上記に挙げた構成要素のうち、特に、Ｈブリッジ部１１、検出部１２、タイミング生成部１３、及び、出力コンデンサＣ１によって形成されている。
【００５５】
＜スイッチング整流動作＞
図２Ａ及び図２Ｂは、いずれもスイッチング整流動作を説明するための回路図である。トランジスタＭ１及びＭ４がオンされ、トランジスタＭ２及びＭ３がオフされている場合には、図２Ａに示す経路で電流Ｉが流れて、出力コンデンサＣ１が充電される。一方、トランジスタＭ１及びＭ４がオフされ、トランジスタＭ２及びＭ３がオンされている場合には、図２Ｂに示す経路で電流Ｉが流れて、出力コンデンサＣ１が充電される。このようなスイッチング制御により、交流電圧ＶＡＣが全波整流されて直流電圧ＶＤＣが得られる。なお、トランジスタＭ１〜Ｍ４がいずれもオフされている場合には、ボディダイオードＤ１〜Ｄ４を用いた整流動作によって、交流電圧ＶＡＣが直流電圧ＶＤＣに整流される。
【００５６】
＜第１実施形態＞
図３は、本発明に係るスイッチング整流回路の第１実施形態を示す回路図である。第１実施形態のスイッチング整流回路は、検出部１２として、比較回路１２１〜１２４を有する。比較回路１２１は、第１交流電圧ＶＡＣと直流電圧ＶＤＣの入力を受けて第１オン検出信号ＤＥＴ１ａと第１オフ検出信号ＤＥＴ１ｂを個別に生成する。比較回路１２２は、第２交流電圧ＶＡＣと直流電圧ＶＤＣの入力を受けて第２オン検出信号ＤＥＴ２ａと第２オフ検出信号ＤＥＴ２ｂを個別に生成する。比較回路１２３は、第１交流電圧ＶＡＣと基準電圧ＶＳＳの入力を受けて第３検出信号ＤＥＴ３を生成する。比較回路１２４は、第２交流電圧ＶＡＣ２と基準電圧ＶＳＳの入力を受けて第４検出信号ＤＥＴ４を生成する。
【００５７】
図４は、比較回路１２１及び１２２の一構成例を示す回路図である。本構成例の比較回路１２１は、ヒステリシスコンパレータＣＭＰ１ａと、コンパレータＣＭＰ１ｂと、を有する。一方、本構成例の比較回路１２２は、ヒステリシスコンパレータＣＭＰ２ａと、コンパレータＣＭＰ２ｂと、を有する。
【００５８】
ヒステリシスコンパレータＣＭＰ１ａの非反転入力端（＋）は、第１交流電圧ＶＡＣ１の印加端に接続されている。ヒステリシスコンパレータＣＭＰ１ａの反転入力端（−）は直流電圧ＶＤＣの印加端に接続されている。ヒステリシスコンパレータＣＭＰ１ａは、直流電圧ＶＤＣよりも第１オフセット電圧Ｘ１だけ高い第１閾値電圧（ＶＤＣ＋Ｘ１）及び直流電圧ＶＤＣよりも第３オフセット電圧Ｘ３だけ低い第３閾値電圧（ＶＤＣ−Ｘ３）と第１交流電圧ＶＡＣ１とを比較して、第１オン検出信号ＤＥＴ１ａの論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータＣＭＰ１ａは、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回ったときに、第１オン検出信号ＤＥＴ１ａをハイレベルとし、第１交流電圧ＶＡＣ１が第３閾値電圧（ＶＤＣ−Ｘ３）を下回ったときに、第１オン検出信号ＤＥＴ１ａをローレベルとする。
【００５９】
コンパレータＣＭＰ１ｂの非反転入力端（＋）は、第１交流電圧ＶＡＣ１の印加端に接続されている。コンパレータＣＭＰ１ｂの反転入力端（−）は、直流電圧ＶＤＣの印加端に接続されている。コンパレータＣＭＰ１ｂは、直流電圧ＶＤＣよりも高く第１閾値電圧（ＶＤＣ＋Ｘ１）よりも低い第２閾値電圧（ＶＤＣ＋Ｘ２）と、第１交流電圧ＶＡＣ１とを比較して、第１オフ検出信号ＤＥＴ１ｂの論理レベルを切り替える構成とされている。すなわち、コンパレータＣＭＰ１ｂは、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｘ２）を上回ったときに、第１オフ検出信号ＤＥＴ１ｂをハイレベルとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回ったときに、第１オフ検出信号ＤＥＴ１ｂをローレベルとする。
【００６０】
ヒステリシスコンパレータＣＭＰ２ａの非反転入力端（＋）は、第２交流電圧ＶＡＣ２の印加端に接続されている。ヒステリシスコンパレータＣＭＰ２ａの反転入力端（−）は直流電圧ＶＤＣの印加端に接続されている。ヒステリシスコンパレータＣＭＰ２ａは、先述の第１閾値電圧（ＶＤＣ＋Ｘ１）及び第３閾値電圧（ＶＤＣ−Ｘ３）と、第２交流電圧ＶＡＣ２とを比較して、第２オン検出信号ＤＥＴ２ａの論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータＣＭＰ２ａは、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回ったときに、第２オン検出信号ＤＥＴ２ａをハイレベルとし、第２交流電圧ＶＡＣ２が第３閾値電圧（ＶＤＣ−Ｘ３）を下回ったときに、第２オン検出信号ＤＥＴ２ａをローレベルとする。
【００６１】
コンパレータＣＭＰ２ｂの非反転入力端（＋）は、第２交流電圧ＶＡＣ２の印加端に接続されている。コンパレータＣＭＰ２ｂの反転入力端（−）は、直流電圧ＶＤＣの印加端に接続されている。コンパレータＣＭＰ２ｂは、先述の第２閾値電圧（ＶＤＣ＋Ｘ２）と第２交流電圧ＶＡＣ２とを比較して、第２オフ検出信号ＤＥＴ２ｂの論理レベルを切り替える構成とされている。すなわち、コンパレータＣＭＰ２ｂは、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｘ２）を上回ったときに、第２オフ検出信号ＤＥＴ２ｂをハイレベルとし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回ったときに、第２オフ検出信号ＤＥＴ２ｂをローレベルとする。
【００６２】
なお、第１オフセット電圧Ｘ１は、０．１Ｖ〜０．４Ｖの範囲（ボディダイオードＤ１及びＤ２のオンスレッショルド電圧以下）で設定すればよい。第２オフセット電圧Ｘ２は０〜Ｘ１の範囲（より具体的には、トランジスタＭ１及びＭ２のオン抵抗値×出力電流Ｉに応じた電圧値であって、例えば１０〜２０ｍＶの範囲）で設定すればよい。第３オフセット電圧Ｘ３は、ＶＳＳ（０Ｖ）〜ＶＤＣの範囲で設定すればよい。
【００６３】
また、第１オン検出信号ＤＥＴ１ａ、第１オフ検出信号ＤＥＴ１ｂ、第２オン検出信号ＤＥＴ２ａ、及び、第２オフ検出信号ＤＥＴ２ｂの論理レベルについては、いずれも上記に限定されるものではなく、ハイレベルとローレベルが逆でも構わない。
【００６４】
このように、比較回路１２１は、第１オン検出信号ＤＥＴ１ａを生成するヒステリシスコンパレータＣＭＰ１ａと、第１オフ検出信号ＤＥＴ１ｂを生成するコンパレータＣＭＰ１ｂを別途用意した構成とされており、比較回路１２２は、第２オン検出信号ＤＥＴ２ａを生成するヒステリシスコンパレータＣＭＰ２ａと、第２オフ検出信号ＤＥＴ２ｂを生成するコンパレータＣＭＰ２ｂを別途用意した構成とされている。
【００６５】
上記構成を採用したことにより、第１閾値電圧（ＶＤＣ＋Ｘ１）と第２閾値電圧（ＶＤＣ＋Ｘ２）の双方を精度良く設定することができるので、タイミング生成部１３におけるトランジスタＭ１及びＭ２のオン／オフ制御を高精度化することが可能となる。従って、本実施形態のスイッチング整流回路であれば、トランジスタＭ１〜Ｍ４に付随するボディダイオードＤ１〜Ｄ４を極力動作させることなく、かつ、出力電流Ｉの逆流を確実に防止することができるので、その電力変換効率を高めることが可能となる。
【００６６】
図５は、比較回路１２３及び１２４の一構成例を示す回路図である。本構成例の比較回路１２３は、ヒステリシスコンパレータＣＭＰ３を有する。一方、本構成例の比較回路１２４は、ヒステリシスコンパレータＣＭＰ４を有する。
【００６７】
ヒステリシスコンパレータＣＭＰ３の非反転入力端（＋）は、基準電圧ＶＳＳの印加端に接続されている。ヒステリシスコンパレータＣＭＰ３の反転入力端（−）は、第１交流電圧ＶＡＣ１の印加端に接続されている。ヒステリシスコンパレータＣＭＰ３は、基準電圧ＶＳＳよりも第４オフセット電圧Ｘ４だけ低い第４閾値電圧（ＶＳＳ−Ｘ４）及び基準電圧ＶＳＳよりも第５オフセット電圧Ｘ５だけ高い第５閾値電圧（ＶＳＳ＋Ｘ５）と、第１交流電圧ＶＡＣ１とを比較して、第３検出信号ＤＥＴ３の論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータＣＭＰ３は、第１交流電圧ＶＡＣ１が第４閾値電圧（ＶＤＣ−Ｘ４）を下回ったときに、第３検出信号ＤＥＴ３をハイレベルとし、第１交流電圧ＶＡＣ１が第５閾値電圧（ＶＤＣ＋Ｘ５）を上回ったときに、第３検出信号ＤＥＴ３をローレベルとする。
【００６８】
ヒステリシスコンパレータＣＭＰ４の非反転入力端（＋）は、基準電圧ＶＳＳの印加端に接続されている。ヒステリシスコンパレータＣＭＰ４の反転入力端（−）は、第２交流電圧ＶＡＣ２の印加端に接続されている。ヒステリシスコンパレータＣＭＰ４は、先述の第４閾値電圧（ＶＳＳ−Ｘ４）及び第５閾値電圧（ＶＳＳ＋Ｘ５）と、第２交流電圧ＶＡＣ２とを比較して、第４検出信号ＤＥＴ４の論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータＣＭＰ４は、第２交流電圧ＶＡＣ２が第４閾値電圧（ＶＤＣ−Ｘ４）を下回ったときに、第４検出信号ＤＥＴ４をハイレベルとし、第２交流電圧ＶＡＣ２が第５閾値電圧（ＶＤＣ＋Ｘ５）を上回ったときに、第４検出信号ＤＥＴ３をローレベルとする。
【００６９】
なお、第４オフセット電圧Ｘ４は、０．１Ｖ〜０．４Ｖの範囲（ボディダイオードＤ３及びＤ４のオンスレッショルド電圧以下）で設定すればよい。第５オフセット電圧Ｘ５はＶＳＳ（０Ｖ）〜ＶＤＣの範囲で設定すればよい。
【００７０】
また、第３検出信号ＤＥＴ３及び第４検出信号ＤＥＴ４の論理レベルについては、いずれも上記に限定されるものではなく、ハイレベルとローレベルが逆でも構わない。
【００７１】
タイミング制御部１３は、比較回路１２１〜１２４の各出力（第１オン検出信号ＤＥＴ１ａ、第１オフ検出信号ＤＥＴ１ｂ、第２オン検出信号ＤＥＴ２ａ、第２オフ検出信号ＤＥＴ２ｂ、第３検出信号ＤＥＴ３、及び、第４検出信号ＤＥＴ４）に基づいてゲート信号Ｇ１〜Ｇ４を生成し、トランジスタＭ１〜Ｍ４のオン／オフ制御を行う。
【００７２】
＜第１のスイッチング整流動作＞
図６は、第１のスイッチング整流動作を示すタイミングチャートであり、上から順に、第１交流電圧ＶＡＣ１及び第２交流電圧ＶＡＣ２、出力電流Ｉ、第１オン検出信号ＤＥＴ１ａ、第１オフ検出信号ＤＥＴ１ｂ、第２オン検出信号ＤＥＴ２ａ、第２オフ検出信号ＤＥＴ２ｂ、第３検出信号ＤＥＴ３、第４検出信号ＤＥＴ４、並びに、ゲート信号Ｇ１〜Ｇ４が描写されている。
【００７３】
タイミング生成部１３は、トランジスタＭ１のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回り、第１オン検出電圧ＤＥＴ１ａがハイレベルに立ち上がったときに、ゲート信号Ｇ１をローレベルとしてトランジスタＭ１をオンとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回り、第１オフ検出信号ＤＥＴ１ｂがローレベルに立ち下がったときに、ゲート信号Ｇ１をハイレベルとしてトランジスタＭ１をオフとする。
【００７４】
同様に、タイミング生成部１３は、トランジスタＭ２のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回り、第２オン検出電圧ＤＥＴ２ａがハイレベルに立ち上がったときに、ゲート信号Ｇ２をローレベルとしてトランジスタＭ２をオンとし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回り、第２オフ検出信号ＤＥＴ２ｂがローレベルに立ち下がったときに、ゲート信号Ｇ２をハイレベルとしてトランジスタＭ２をオフとする。
【００７５】
ただし、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回り、トランジスタＭ１（またはＭ２）がオンされると、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が直流電圧ＶＤＣ近傍まで低下して、第２閾値電圧（ＶＤＣ＋Ｘ２）を一時的に下回るため、トランジスタＭ１（またはＭ２）のオン直後には、第１オフ検出信号ＤＥＴ１ｂ（または第２オフ検出信号ＤＥＴ２ｂ）が意図せずローレベルとなってしまう。
【００７６】
そこで、タイミング生成部１３は、トランジスタＭ１及びＭ２各々のオン時には、第１交流電圧ＶＡＣ１及び第２交流電圧ＶＡＣ２が各々第２閾値電圧（ＶＤＣ＋Ｘ２）を一時的に下回っても、これを無視する構成とされている。例えば、タイミング生成部１３は、第１オン検出信号ＤＥＴ１ａ（または第２オン検出信号ＤＥＴ２ａ）がハイレベルに立ち上がってから所定のマスク期間が経過するまでの間、第１オフ検出信号ＤＥＴ１ｂ（または第２オフ検出信号ＤＥＴ２ｂ）を無視する構成としてもよいし、或いは、第１オン検出信号ＤＥＴ１ａ（または第２オン検出信号ＤＥＴ２ａ）がハイレベルに立ち上がった後、第１オフ検出信号ＤＥＴ１ｂ（または第２オフ検出信号ＤＥＴ２ｂ）に生じる２回目のローエッジを検出する構成としてもよい。
【００７７】
このような構成とすることにより、第１オフ検出信号ＤＥＴ１ｂ（または第２オフ検出信号ＤＥＴ２ｂ）の意図しないローエッジをトリガとして、トランジスタＭ１（またはＭ２）を不必要にオフしてしまうことがなくなる。
【００７８】
また、タイミング生成部１３は、トランジスタＭ３のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第４閾値電圧（ＶＳＳ−Ｘ４）を下回り、第３検出信号ＤＥＴ３がハイレベルに立ち上がってから、第１待機時間ｔ１が経過したときに、ゲート信号Ｇ３をハイレベルとしてトランジスタＭ３をオンとし、第２交流電圧ＶＡＣ２が第４閾値電圧（ＶＳＳ−Ｘ４）を下回り、第４検出信号ＤＥＴ４がハイレベルに立ち上がったときに、ゲート信号Ｇ３をローレベルとしてトランジスタＭ３をオフとする。
【００７９】
同様に、タイミング生成部１３は、トランジスタＭ４のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第４閾値電圧（ＶＳＳ−Ｘ４）を下回り、第４検出信号ＤＥＴ４がハイレベルに立ち上がってから、第２待機時間ｔ２が経過したときに、ゲート信号Ｇ４をハイレベルとしてトランジスタＭ４をオンとし、第１交流電圧ＶＡＣ１が第４閾値電圧（ＶＳＳ−Ｘ４）を下回り、第３検出信号ＤＥＴ３がハイレベルに立ち上がったときに、ゲート信号Ｇ４をローレベルとしてトランジスタＭ４をオフとする。
【００８０】
このように、トランジスタＭ４をオフとしてから第１待機時間ｔ１が経過した後にトランジスタＭ３をオンとし、また、トランジスタＭ３をオフとしてから第２待機時間ｔ２が経過した後にトランジスタＭ４をオフとする構成であれば、トランジスタＭ３及びＭ４の同時オンを確実に防止することが可能となる。なお、第１待機時間ｔ１と第２待機時間ｔ２は、同値であってもよいし、異なる値であってもよい。
【００８１】
上記したスイッチング整流動作であれば、トランジスタＭ１〜Ｍ４に付随するボディダイオードＤ１〜Ｄ４を極力動作させることなく、かつ、出力電流Ｉの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。
【００８２】
＜第２実施形態＞
図７は、本発明に係るスイッチング整流回路の第２実施形態を示す回路図であり、図８は、第２のスイッチング整流動作を示すタイミングチャートである。図７に示した通り、第２実施形態のスイッチング整流回路は、基本的に先述の第１実施形態とほぼ同様の構成から成り、時定数回路１９が追加されている点に特徴を有している。そこで、第１実施形態と同様の回路構成については、図３と同一符号を付すことで重複した説明を省略し、以下では、時定数回路１９を追加した意義やその動作について詳細に説明する。
【００８３】
出力電流Ｉが十分大きい場合（例えば、出力電流Ｉが５００ｍＡモードに設定されている場合）には問題とはならないが、出力電流Ｉが小さい場合（例えば、出力電流Ｉが１００ｍＡモードに設定されている場合）には、図８に示したように、トランジスタＭ１（またはＭ２）をオンした後に、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が第２閾値電圧（ＶＤＣ＋Ｘ２）まで達せず、トランジスタＭ１（またはＭ２）のオフタイミングを検出することができなくなるおそれがある。
【００８４】
そこで、本実施形態のスイッチング整流回路は、第１交流電圧ＶＡＣ１または第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回ってから所定時間ｔ３が経過した場合には、第１オフ検出信号ＤＥＴ１ｂ（または第２オフ検出信号ＤＥＴ２ｂ）に依らず、トランジスタＭ１（またはＭ２）を強制オフする手段として、時定数回路１９を有する。
【００８５】
時定数回路１９は、タイミング生成部１３から入力されるリセット信号ＲＥＳＥＴ（例えば、第１オン検出信号ＤＥＴ１ａと第２オン検出信号ＤＥＴ２ａとの論理積信号）がハイレベルに立ち上げられると同時にオフ信号ＯＦＦをハイレベルに立ち上げ、それから所定時間ｔ３が経過した時点でオフ信号ＯＦＦをローレベルに立ち下げる。なお、所定時間ｔ３の計時方式としては、コンデンサと定電流源を用いたアナログ計時方式を採用してもよいし、或いは、クロックカウンタを用いたデジタル計時方式を採用してもよい。
【００８６】
＜第２のスイッチング整流動作＞
タイミング制御部１３は、比較回路１２１〜１２４と時定数回路１９の各出力（第１オン検出信号ＤＥＴ１ａ、第１オフ検出信号ＤＥＴ１ｂ、第２オン検出信号ＤＥＴ２ａ、第２オフ検出信号ＤＥＴ２ｂ、第３検出信号ＤＥＴ３、第４検出信号ＤＥＴ４、及び、オフ信号ＯＦＦ）に基づいてゲート信号Ｇ１〜Ｇ４を生成し、トランジスタＭ１〜Ｍ４のオン／オフ制御を行う。
【００８７】
具体的に述べると、タイミング生成部１３は、トランジスタＭ１のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回り、第１オン検出電圧ＤＥＴ１ａがハイレベルに立ち上がったときに、ゲート信号Ｇ１をローレベルとしてトランジスタＭ１をオンとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回り、第１オフ検出信号ＤＥＴ１ｂがローレベルに立ち下がったとき、若しくは、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回ってから所定時間ｔ３が経過してオフ信号ＯＦＦがローレベルに立ち下がったときに、ゲート信号Ｇ１をハイレベルとしてトランジスタＭ１をオフとする。
【００８８】
同様に、タイミング生成部１３は、トランジスタＭ２のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回り、第２オン検出電圧ＤＥＴ２ａがハイレベルに立ち上がったときに、ゲート信号Ｇ２をローレベルとしてトランジスタＭ２をオンとし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回り、第２オフ検出信号ＤＥＴ２ｂがローレベルに立ち下がったとき、若しくは、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回ってから所定時間ｔ３が経過してオフ信号ＯＦＦがローレベルに立ち下がったときに、ゲート信号Ｇ２をハイレベルとしてトランジスタＭ２をオフとする。
【００８９】
なお、トランジスタＭ３及びＭ４のオン／オフ制御に関しては、先述した第１実施形態（第１のスイッチング整流動作（図６））と同様であるため、重複した説明は割愛する。
【００９０】
このような構成とすることにより、トランジスタＭ１（またはＭ２）をオンした後に、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が第２閾値電圧（ＶＤＣ＋Ｘ２）まで達しない場合であっても、第１オフ検出信号ＤＥＴ１ｂ（または第２オフ検出信号ＤＥＴ２ｂ）に依らず、オフ信号ＯＦＦを用いてトランジスタＭ１（またはＭ２）を強制的にオフすることができるので、出力電流Ｉの逆流を未然に防止することが可能となる。
【００９１】
また、上記の所定時間ｔ３については、直流電圧ＶＤＣの電圧値が高いほど短くなるように可変制御することが望ましい。このような構成とすることにより、直流電圧ＶＤＣが変動するようなアプリケーション（例えばバッテリ充電装置）への適用が可能となる。
【００９２】
＜第３のスイッチング整流動作＞
図９は、第３のスイッチング整流動作を示すタイミングチャートであり、特に、トランジスタＭ３及びＭ４のオン／オフ制御（ゲート信号Ｇ３及びＧ４の生成動作）に特徴を有している。なお、第３のスイッチング整流動作は、第１実施形態の構成（図３を参照）と第２実施形態の構成（図７を参照）のいずれでも実施することが可能である。
【００９３】
タイミング生成部１３は、トランジスタＭ３のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第４閾値電圧（ＶＳＳ−Ｘ４）を下回り、第３検出信号ＤＥＴ３がハイレベルに立ち上がったときに、ゲート信号Ｇ３をハイレベルとしてトランジスタＭ３をオンし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回り、第２オフ検出信号ＤＥＴ２ｂがローレベルに立ち下がったときに、ゲート信号Ｇ３をローレベルとしてトランジスタＭ３をオフとする。
【００９４】
同様に、タイミング生成部１３は、トランジスタＭ４のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第４閾値電圧（ＶＳＳ−Ｘ４）を下回り、第４検出信号ＤＥＴ４がハイレベルに立ち上がったときに、ゲート信号Ｇ４をハイレベルとしてトランジスタＭ４をオンとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回り、第１オフ検出信号ＤＥＴ１ｂがローレベルに立ち下がったときに、ゲート信号Ｇ４をローレベルとしてトランジスタＭ４をオフとする。
【００９５】
なお、トランジスタＭ１及びＭ２のオン／オフ制御に関しては、先述の第１実施形態と同様であるため、重複した説明は割愛する。
【００９６】
このような第３のスイッチング整流動作によっても、先に説明した第１及び第２のスイッチング整流動作と同様、トランジスタＭ１〜Ｍ４に付随するボディダイオードＤ１〜Ｄ４を極力動作させることなく、かつ、出力電流Ｉの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。
【００９７】
＜第４のスイッチング整流動作＞
図１０は、第４のスイッチング整流動作を示すタイミングチャートであり、特に、トランジスタＭ３及びＭ４のオン／オフ制御（ゲート信号Ｇ３及びＧ４の生成動作）に特徴を有している。なお、第４のスイッチング整流動作は、第１実施形態の構成（図３を参照）と第２実施形態の構成（図７を参照）のいずれでも実施することが可能である。
【００９８】
タイミング生成部１３は、トランジスタＭ３のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＳＳ＋Ｘ１）を上回り、第２オン検出信号ＤＥＴ２ａがハイレベルに立ち上がったときに、ゲート信号Ｇ３をハイレベルとしてトランジスタＭ３をオンし、第２交流電圧ＶＡＣ２が第４閾値電圧（ＶＳＳ−Ｘ４）を下回り、第４検出信号ＤＥＴ４がハイレベルに立ち上がったときに、ゲート信号Ｇ３をローレベルとしてトランジスタＭ３をオフとする。
【００９９】
同様に、タイミング生成部１３は、トランジスタＭ４のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回り、第１オン検出信号ＤＥＴ１ａがハイレベルに立ち上がったときに、ゲート信号Ｇ４をハイレベルとしてトランジスタＭ４をオンとし、第１交流電圧ＶＡＣ１が第４閾値電圧（ＶＳＳ−Ｘ４）を下回り、第３検出信号ＤＥＴ３がハイレベルに立ち上がったときに、ゲート信号Ｇ４をローレベルとしてトランジスタＭ４をオフとする。
【０１００】
なお、トランジスタＭ１及びＭ２のオン／オフ制御に関しては、先述の第１実施形態と同様であるため、重複した説明は割愛する。
【０１０１】
このような第４のスイッチング整流動作によっても、先に説明した第１〜第３のスイッチング整流動作と同様に、トランジスタＭ１〜Ｍ４に付随するボディダイオードＤ１〜Ｄ４を極力動作させることなく、かつ、出力電流Ｉの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。
【０１０２】
＜第５のスイッチング整流動作＞
図１１は、第５のスイッチング整流動作を示すタイミングチャートであり、特に、トランジスタＭ３及びＭ４のオン／オフ制御（ゲート信号Ｇ３及びＧ４の生成動作）に特徴を有している。なお、第５のスイッチング整流動作は、第１実施形態の構成（図３を参照）と第２実施形態の構成（図７を参照）のいずれでも実施することが可能である。ただし、第５のスイッチング整流動作では、第３検出信号ＤＥＴ３及び第４検出信号ＤＥＴ４を検出する必要がなくなるので、比較回路１２３及び１２４を取り除いた第３実施形態（図１２を参照）で実施することが望ましい。
【０１０３】
タイミング生成部１３は、トランジスタＭ３のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＳＳ＋Ｘ１）を上回り、第２オン検出信号ＤＥＴ２ａがハイレベルに立ち上がったときに、ゲート信号Ｇ３をハイレベルとしてトランジスタＭ３をオンし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回り、第２オフ検出信号ＤＥＴ２ｂがローレベルに立ち下がったときに、ゲート信号Ｇ３をローレベルとしてトランジスタＭ３をオフとする。すなわち、ゲート信号Ｇ３は、ゲート信号Ｇ２の論理反転信号に相当する。
【０１０４】
同様に、タイミング生成部１３は、トランジスタＭ４のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回り、第１オン検出信号ＤＥＴ１ａがハイレベルに立ち上がったときに、ゲート信号Ｇ４をハイレベルとしてトランジスタＭ４をオンとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｘ２）を下回り、第１オフ検出信号ＤＥＴ１ｂがローレベルに立ち下がったときに、ゲート信号Ｇ４をローレベルとしてトランジスタＭ４をオフとする。すなわち、ゲート信号Ｇ４は、ゲート信号Ｇ１の論理反転信号に相当する。
【０１０５】
なお、トランジスタＭ１及びＭ２のオン／オフ制御に関しては、先述の第１実施形態と同様であるため、重複した説明は割愛する。
【０１０６】
このような第５のスイッチング整流動作によっても、先に説明した第１〜第４のスイッチング整流動作と同様に、トランジスタＭ１〜Ｍ４に付随するボディダイオードＤ１〜Ｄ４を極力動作させることなく、かつ、出力電流Ｉの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。
【０１０７】
＜第３実施形態＞
図１２は、本発明に係るスイッチング整流回路の第３実施形態を示す回路図である。第３実施形態のスイッチング整流回路は、上記で説明した第５のスイッチング整流動作を実現するに際して、第１実施形態の構成から比較回路１２３及び１２４を取り除いた構成とされている。このような構成を採用すれば、回路規模の縮小にも貢献することができる。
【０１０８】
＜第４実施形態＞
図１３は、本発明に係るスイッチング整流回路の第４実施形態を示す回路図である。第４実施形態のスイッチング整流回路は、基本的に先述の第１実施形態とほぼ同様の構成から成り、先述の比較回路１２１及び１２２に代えて、比較回路１２５及び１２６を有する点に特徴を有している。なお、比較回路１２５は、第１オン検出信号ＤＥＴ１ａと第１オフ検出信号ＤＥＴ１ｂを個別に生成する比較回路１２１と異なり、第１検出信号ＤＥＴ１のみを生成する。同様に、比較回路１２６は、第２オン検出信号ＤＥＴ２ａと第２オフ検出信号ＤＥＴ２ｂを個別に生成する比較回路１２２と異なり、第２検出信号ＤＥＴ２のみを生成する。
【０１０９】
図１４は、比較回路１２５及び１２６の一構成例を示す回路図である。本構成例の比較回路１２５は、ヒステリシスコンパレータＣＭＰ５を有する。一方、本構成例の比較回路１２６は、ヒステリシスコンパレータＣＭＰ６を有する。
【０１１０】
ヒステリシスコンパレータＣＭＰ５の非反転入力端（＋）は、第１交流電圧ＶＡＣ１の印加端に接続されている。ヒステリシスコンパレータＣＭＰ５の反転入力端（−）は直流電圧ＶＤＣの印加端に接続されている。ヒステリシスコンパレータＣＭＰ５は、直流電圧ＶＤＣよりも第１オフセット電圧Ｙ１だけ高い第１閾値電圧（ＶＤＣ＋Ｙ１）及び直流電圧ＶＤＣよりも第２オフセット電圧Ｙ２（ただしＹ２＜Ｙ１）だけ高い第２閾値電圧（ＶＤＣ＋Ｙ２）と第１交流電圧ＶＡＣ１とを比較して、第１検出信号ＤＥＴ１の論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータＣＭＰ５は、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回ったときに、第１検出信号ＤＥＴ１をハイレベルとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｙ２）を下回ったときに、第１検出信号ＤＥＴ１をローレベルとする。
【０１１１】
ヒステリシスコンパレータＣＭＰ６の非反転入力端（＋）は、第２交流電圧ＶＡＣ２の印加端に接続されている。ヒステリシスコンパレータＣＭＰ６の反転入力端（−）は直流電圧ＶＤＣの印加端に接続されている。ヒステリシスコンパレータＣＭＰ６は、先述の第１閾値電圧（ＶＤＣ＋Ｙ１）及び第２閾値電圧（ＶＤＣ＋Ｙ２）と第２交流電圧ＶＡＣ２とを比較して、第２検出信号ＤＥＴ２の論理レベルを切り替える構成とされている。すなわち、ヒステリシスコンパレータＣＭＰ６は、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｘ１）を上回ったときに、第２検出信号ＤＥＴ２をハイレベルとし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｙ２）を下回ったときに、第２検出信号ＤＥＴ２をローレベルとする。
【０１１２】
なお、第１オフセット電圧Ｙ１は、トランジスタＭ１及びＭ２のオン抵抗値×出力電流Ｉに応じた電圧値であって、例えば５〜数十ｍＶの範囲で設定すればよい。第２オフセット電圧Ｙ２は、０〜Ｙ１の範囲で設定すればよい。
【０１１３】
また、第１検出信号ＤＥＴ１及び第２検出信号ＤＥＴ２の論理レベルについては、いずれも上記に限定されるものではなく、ハイレベルとローレベルが逆でも構わない。
【０１１４】
このように、比較回路１２５及び１２６は、比較回路１２１及び１２２からコンパレータＣＭＰ１ｂ及びＣＭＰ２ｂを取り除いた構成とされている。このような構成を採用したことにより、スイッチング整流回路の規模を縮小することが可能となる。また、第１オフセット電圧Ｙ１を先述の第１オフセット電圧Ｘ１よりも低く設定することにより、スイッチング整流回路の耐圧マージンに余裕を持たせることが可能となる。また、第１オフセット電圧Ｙ１を先述の第１オフセット電圧Ｘ１よりも低く設定することにより、トランジスタＭ１及びＭ２のオンタイミングを早めて電力効率を高めることも可能となる。
【０１１５】
なお、比較回路１２３の構成や動作については、先述の第１実施形態と同様であり、第１交流電圧ＶＡＣ１が第３閾値電圧（ＶＤＣ−Ｙ３）を下回ったときに、第３検出信号ＤＥＴ３をハイレベルとし、第１交流電圧ＶＡＣ１が第４閾値電圧（ＶＤＣ＋Ｙ４）を上回ったときに、第３検出信号ＤＥＴ３をローレベルとする。
【０１１６】
また、比較回路１２４の構成や動作についても、先述の第１実施形態と同様であり、第２交流電圧ＶＡＣ２が第３閾値電圧（ＶＤＣ−Ｙ３）を下回ったときに、第４検出信号ＤＥＴ４をハイレベルとし、第２交流電圧ＶＡＣ２が第４閾値電圧（ＶＤＣ＋Ｙ４）を上回ったときに、第４検出信号ＤＥＴ４をローレベルとする。
【０１１７】
なお、第３オフセット電圧Ｙ３は、０．１Ｖ〜０．４Ｖの範囲（ボディダイオードＤ３及びＤ４のオンスレッショルド電圧以下）で設定すればよい。また、第４オフセット電圧Ｙ４は、ＶＳＳ（０Ｖ）〜ＶＤＣの範囲で設定すればよい。
【０１１８】
また、第３検出信号ＤＥＴ３及び第４検出信号ＤＥＴ４の論理レベルについては、いずれも上記に限定されるものではなく、ハイレベルとローレベルが逆でも構わない。
【０１１９】
＜第６のスイッチング整流動作＞
図１５は、第６のスイッチング整流動作を示すタイミングチャートであり、上から順番に、第１交流電圧ＶＡＣ１及び第２交流電圧ＶＡＣ２、出力電流Ｉ、第１検出信号ＤＥＴ１、第２検出信号ＤＥＴ２、第３検出信号ＤＥＴ３、第４検出信号ＤＥＴ４、並びに、ゲート信号Ｇ１〜Ｇ４が描写されている。なお、第６のスイッチング整流動作は、第４実施形態のスイッチング整流回路（図１３を参照）を用いて実施することが可能である。
【０１２０】
タイミング生成部１３は、トランジスタＭ１のオン／オフ制御に関し、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回り、第１検出電圧ＤＥＴ１がハイレベルに立ち上がったときに、ゲート信号Ｇ１をローレベルとしてトランジスタＭ１をオンとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｙ２）を下回り、第１検出信号ＤＥＴ１がローレベルに立ち下がったときに、ゲート信号Ｇ１をハイレベルとしてトランジスタＭ１をオフとする。
【０１２１】
同様に、タイミング生成部１３は、トランジスタＭ２のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回り、第２検出電圧ＤＥＴ２がハイレベルに立ち上がったときに、ゲート信号Ｇ２をローレベルとしてトランジスタＭ２をオンとし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｙ２）を下回り、第２検出信号ＤＥＴ２がローレベルに立ち下がったときに、ゲート信号Ｇ２をハイレベルとしてトランジスタＭ２をオフとする。
【０１２２】
ただし、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回り、トランジスタＭ１（またはＭ２）がオンされると、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が直流電圧ＶＤＣ近傍まで低下して、第２閾値電圧（ＶＤＣ＋Ｙ２）を一時的に下回るため、トランジスタＭ１（またはＭ２）のオン直後には、第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）が意図せずローレベルとなってしまう。
【０１２３】
そこで、タイミング生成部１３は、トランジスタＭ１及びＭ２各々のオン時には、第１交流電圧ＶＡＣ１及び第２交流電圧ＶＡＣ２が各々第２閾値電圧（ＶＤＣ＋Ｙ２）を一時的に下回っても、これを無視する構成とされている。例えば、タイミング生成部１３は、第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）がハイレベルに立ち上がってから所定のマスク期間が経過するまでの間、第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）の立下りを無視する構成としてもよいし、或いは、第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）がハイレベルに立ち上がった後、第１検出信号ＤＥＴ１（または第２オフ検出信号ＤＥＴ２）に生じる２回目のローエッジを検出する構成としてもよい。
【０１２４】
このような構成とすることにより、第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）の意図しないローエッジをトリガとして、トランジスタＭ１（またはＭ２）を不必要にオフしてしまうことがなくなる。
【０１２５】
また、タイミング生成部１３は、トランジスタＭ３のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第３閾値電圧（ＶＳＳ−Ｙ３）を下回り、第３検出信号ＤＥＴ３がハイレベルに立ち上がってから、第１待機時間ｔ１が経過したときに、ゲート信号Ｇ３をハイレベルとしてトランジスタＭ３をオンとし、第２交流電圧ＶＡＣ２が第３閾値電圧（ＶＳＳ−Ｙ３）を下回り、第４検出信号ＤＥＴ４がハイレベルに立ち上がったときに、ゲート信号Ｇ３をローレベルとしてトランジスタＭ３をオフとする。
【０１２６】
同様に、タイミング生成部１３は、トランジスタＭ４のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第３閾値電圧（ＶＳＳ−Ｙ３）を下回り、第４検出信号ＤＥＴ４がハイレベルに立ち上がってから、第２待機時間ｔ２が経過したときに、ゲート信号Ｇ４をハイレベルとしてトランジスタＭ４をオンとし、第１交流電圧ＶＡＣ１が第３閾値電圧（ＶＳＳ−Ｙ３）を下回り、第３検出信号ＤＥＴ３がハイレベルに立ち上がったときに、ゲート信号Ｇ４をローレベルとしてトランジスタＭ４をオフとする。
【０１２７】
このように、トランジスタＭ４をオフとしてから第１待機時間ｔ１が経過した後にトランジスタＭ３をオンとし、また、トランジスタＭ３をオフとしてから第２待機時間ｔ２が経過した後にトランジスタＭ４をオフとする構成であれば、トランジスタＭ３及びＭ４の同時オンを確実に防止することが可能となる。なお、第１待機時間ｔ１と第２待機時間ｔ２は、同値であってもよいし、異なる値であってもよい。
【０１２８】
上記したスイッチング整流動作であれば、トランジスタＭ１〜Ｍ４に付随するボディダイオードＤ１〜Ｄ４を極力動作させることなく、かつ、出力電流Ｉの逆流を確実に防止することができるので、スイッチング整流回路の電力変換効率を高めることが可能となる。
【０１２９】
＜第５実施形態＞
図１６は、本発明に係るスイッチング整流回路の第５実施形態を示す回路図であり、図１７は、第７のスイッチング整流動作を示すタイミングチャートである。図１６に示した通り、第５実施形態のスイッチング整流回路は、基本的に先述の第４実施形態とほぼ同様の構成から成り、時定数回路１９が追加されている点に特徴を有している。そこで、第１実施形態と同様の回路構成については、図３と同一符号を付すことで重複した説明を省略し、以下では、時定数回路１９を追加した意義やその動作について詳細に説明する。
【０１３０】
出力電流Ｉが十分大きい場合（例えば、出力電流Ｉが５００ｍＡモードに設定されている場合）には問題とならないが、出力電流Ｉが小さい場合（例えば、出力電流Ｉが１００ｍＡモードに設定されている場合）には、図１７に示したように、トランジスタＭ１（またはＭ２）をオンした後に、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が第２閾値電圧（ＶＤＣ＋Ｙ２）まで達せず、トランジスタＭ１（またはＭ２）のオフタイミングを検出することができなくなるおそれがある。
【０１３１】
そこで、本実施形態のスイッチング整流回路は、第１交流電圧ＶＡＣ１または第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回ってから所定時間ｔ３が経過した場合には、第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）に依らず、トランジスタＭ１（またはＭ２）を強制オフする手段として、時定数回路１９を有する。
【０１３２】
時定数回路１９は、タイミング生成部１３から入力されるリセット信号ＲＥＳＥＴがローレベルに立ち下げられると同時にマスク信号ＭＡＳＫをハイレベルに立ち上げ、それから所定時間ｔ３が経過した時点でマスク信号ＭＡＳＫをローレベルに立ち下げる。
【０１３３】
リセット信号ＲＥＳＥＴは、第３検出信号ＤＥＴ３及び第４検出信号ＤＥＴ４の立上がりエッジでハイレベルに立ち上げられ、第１検出信号ＤＥＴ１及び第２検出信号ＤＥＴ２の立上がりエッジでローレベルに立ち下げられる。
【０１３４】
マスク信号ＭＡＳＫは、タイミング生成部１３において、所定時間ｔ３にわたってトランジスタＭ１（またはＭ２）を強制オンするための信号として用いられる。換言すれば、マスク信号ＭＡＳＫは、トランジスタＭ１及びＭ２各々のオン時に生じる第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）の意図しない立下りエッジを無視するための信号（トランジスタＭ１（またはＭ２）の最小オン時間を確保するためのイネーブル信号）として用いられる。
【０１３５】
なお、所定時間ｔ３の計時方式としては、コンデンサと定電流源を用いたアナログ計時方式を採用してもよいし、或いは、クロックカウンタを用いたデジタル計時方式を採用してもよい。
【０１３６】
＜第７のスイッチング整流動作＞
タイミング制御部１３は、比較回路１２３〜１２６と時定数回路１９の各出力（第１検出信号ＤＥＴ１、第２検出信号ＤＥＴ２、第３検出信号ＤＥＴ３、第４検出信号ＤＥＴ４及び、マスク信号ＭＡＳＫ）に基づいてゲート信号Ｇ１〜Ｇ４を生成し、トランジスタＭ１〜Ｍ４のオン／オフ制御を行う。
【０１３７】
具体的に述べると、タイミング生成部１３は、トランジスタＭ１のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回り、第１検出電圧ＤＥＴ１がハイレベルに立ち上がったときに、ゲート信号Ｇ１をローレベルとしてトランジスタＭ１をオンとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ＋Ｙ２）を下回り、第１検出信号ＤＥＴ１がローレベルに立ち下がったとき、若しくは、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回ってから所定時間ｔ３が経過してマスク信号ＭＡＳＫがローレベルに立ち下がったときに、ゲート信号Ｇ１をハイレベルとしてトランジスタＭ１をオフとする。
【０１３８】
同様に、タイミング生成部１３は、トランジスタＭ２のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回り、第２検出電圧ＤＥＴ２がハイレベルに立ち上がったときに、ゲート信号Ｇ２をローレベルとしてトランジスタＭ２をオンとし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ＋Ｙ２）を下回り、第２検出信号ＤＥＴ２がローレベルに立ち下がったとき、若しくは、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回ってから所定時間ｔ３が経過してマスク信号ＭＡＳＫがローレベルに立ち下がったときに、ゲート信号Ｇ２をハイレベルとしてトランジスタＭ２をオフとする。
【０１３９】
なお、トランジスタＭ３及びＭ４のオン／オフ制御に関しては、先述した第４実施形態（第６のスイッチング整流動作（図１５））と同様であり、重複した説明は割愛する。
【０１４０】
このような構成とすることにより、トランジスタＭ１（またはＭ２）をオンした後に、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が第２閾値電圧（ＶＤＣ＋Ｙ２）まで達しない場合であっても、第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）に依らず、マスク信号ＭＡＳＫを用いてトランジスタＭ１（またはＭ２）を強制的にオフすることができるので、出力電流Ｉの逆流を未然に防止することが可能となる。
【０１４１】
また、マスク信号ＭＡＳＫを用いて、トランジスタＭ１及びＭ２各々のオン時に生じる第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）の意図しない立下りエッジを無視することもできるので、トランジスタＭ１（またはＭ２）の最小オン時間を確保することも可能となる。
【０１４２】
また、上記の所定時間ｔ３については、直流電圧ＶＤＣの電圧値が高いほど短くなるように可変制御することが望ましい。このような構成とすることにより、直流電圧ＶＤＣが変動するようなアプリケーション（例えばバッテリ充電装置）への適用が可能となる。ただし、アプリケーションによっては、所定時間ｔ３のばらつきがない方が望ましい場合もあるので、状況に応じて所定時間ｔ３を可変制御とするのか固定値として設定するのかを適宜選択することが望ましい。
【０１４３】
＜第８のスイッチング整流動作＞
図１８は、第８のスイッチング整流動作を示すタイミングチャートである。第８のスイッチング整流動作は、第５実施形態のスイッチング整流回路（図１６を参照）を用いて実施されるという点において、先に説明した第７のスイッチング整流動作を踏襲したものであると言える。
【０１４４】
ただし、第７のスイッチング整流動作と異なり、比較回路１２５及び１２６には、直流電圧ＶＤＣよりも高い第１閾値電圧（ＶＤＣ＋Ｙ１）と、直流電圧ＶＤＣよりも低い第２閾値電圧（ＶＤＣ−Ｙ２）が設定されている。
【０１４５】
第８のスイッチング整流動作においても、タイミング制御部１３は、比較回路１２３〜１２６と時定数回路１９の各出力（第１検出信号ＤＥＴ１、第２検出信号ＤＥＴ２、第３検出信号ＤＥＴ３、第４検出信号ＤＥＴ４、及び、マスク信号ＭＡＳＫ）に基づいてゲート信号Ｇ１〜Ｇ４を生成し、トランジスタＭ１〜Ｍ４のオン／オフ制御を行う。
【０１４６】
具体的に述べると、タイミング生成部１３は、トランジスタＭ１のオン／オフ制御に関して、第１交流電圧ＶＡＣ１が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回り、第１検出電圧ＤＥＴ１がハイレベルに立ち上がったときに、ゲート信号Ｇ１をローレベルとしてトランジスタＭ１をオンとし、第１交流電圧ＶＡＣ１が第２閾値電圧（ＶＤＣ−Ｙ２）を下回ったときに、ゲート信号Ｇ１をハイレベルとしてトランジスタＭ１をオフとする。
【０１４７】
同様に、タイミング生成部１３は、トランジスタＭ２のオン／オフ制御に関して、第２交流電圧ＶＡＣ２が第１閾値電圧（ＶＤＣ＋Ｙ１）を上回り、第２検出電圧ＤＥＴ２がハイレベルに立ち上がったときに、ゲート信号Ｇ２をローレベルとしてトランジスタＭ２をオンとし、第２交流電圧ＶＡＣ２が第２閾値電圧（ＶＤＣ−Ｙ２）を下回ったときに、ゲート信号Ｇ２をハイレベルとしてトランジスタＭ２をオフとする。
【０１４８】
このような構成とすることにより、トランジスタＭ１（またはＭ２）をオンした後に、第１交流電圧ＶＡＣ１（または第２交流電圧ＶＡＣ２）が十分に上昇しない場合であっても、直流電圧ＶＤＣよりも低い第２閾値電圧（ＶＤＣ−Ｙ２）を下回った時点で、トランジスタＭ１（またはＭ２）を適切にオフすることができるので、出力電流Ｉが小さくても同期整流動作を維持することが可能となる。
【０１４９】
また、第７のスイッチング整流動作と同様、マスク信号ＭＡＳＫを用いて、トランジスタＭ１及びＭ２各々のオン時に生じる第１検出信号ＤＥＴ１（または第２検出信号ＤＥＴ２）の意図しない立下りエッジを無視することもできるので、トランジスタＭ１（またはＭ２）の最小オン時間を確保することも可能となる。
【０１５０】
＜その他の変形例＞
なお、上記の実施形態では、スイッチング整流回路を用いたバッテリ充電装置に本発明を適用した構成を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、その他の用途に供されるスイッチング整流回路全般に広く適用することが可能である。
【０１５１】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【０１５２】
例えば、上記実施形態では、Ｈブリッジ部１１を形成する上側のトランジスタＭ１及びＭ２として、Ｐチャネル型ＭＯＳ電界効果トランジスタを用いた構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、Ｎチャネル型ＭＯＳ電界効果トランジスタを用いても構わない。このような構成を採用する場合、ゲート信号Ｇ１及びＧ２は、先の説明と逆の論理レベルにすればよい。
【産業上の利用可能性】
【０１５３】
本発明は、例えば、バッテリ充電装置に搭載されるスイッチング整流回路の電力変換効率を高める上で有用な技術である。
【符号の説明】
【０１５４】
１    バッテリ充電装置
２    商用交流電源
３    バッテリセル
１０    スイッチング整流ＩＣ（スイッチング整流回路）
１１    Ｈブリッジ部
１２    検出部
１２１〜１２４    比較回路
１２５、１２６    比較回路
１３    タイミング生成部
１４    低電圧検知部（ＵＶＬＯ部）
１５    保護回路
１６    過電圧検知部（ＯＶＰ部）
１７    異常温度検知部（ＴＳＤ部）
１８    スイッチ
１９    時定数回路
２０    トランス
３０    マイコン
４０    負荷変調部
Ｍ１、Ｍ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｍ３、Ｍ４    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｌ１、Ｌ２    コイル（一次側、二次側）
Ｃ１    出力コンデンサ
Ｄ１〜Ｄ４    ボディダイオード
ＣＭＰ１ａ、ＣＭＰ２ａ、ＣＭＰ３、ＣＭＰ４    ヒステリシスコンパレータ
ＣＭＰ５、ＣＭＰ６    ヒステリシスコンパレータ
ＣＭＰ１ｂ、ＣＭＰ２ｂ    コンパレータ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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