(57)【特許請求の範囲】
【請求項１】
オンチップ型の測定回路を有する半導体集積回路であって、
前記測定回路は、
バッファラインと、
リングオシレータと、
前記バッファラインから出力された周期パルスのデューティー比を測定する第１の測定部と、
前記リングオシレータから出力された周期パルスの周波数を測定する第２の測定部と、
を備え、
前記バッファラインは、複数の遅延素子が直列接続されており、
前記複数の遅延素子のそれぞれは、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、第１の遅延量を有する前段インバータ部と、
ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含み、前記第１の遅延量と異なる第２の遅延量を有する後段インバータ部と、
を有し、
前記リングオシレータは、複数の第２の遅延素子とＡＮＤ回路とを有し、
前記複数の第２の遅延素子は、直列接続されるとともに前記直列接続の最終段の第２の遅延素子の出力が初段の第２の遅延素子側へ入力されるようにリング状に接続されており、
前記ＡＮＤ回路は、前記複数の第２の遅延素子における前記最終段の第２の遅延素子の出力と途中段の第２の遅延素子の出力との論理積を演算して出力する
ことを特徴とする半導体集積回路。
【請求項２】
前記リングオシレータは、第１の周期で周期パルスを発生させ、
前記バッファラインは、前記リングオシレータにより発生された周期パルスを遅延させて出力し、
前記測定回路は、前記第１の周期と非同期である第２の周期で周期パルスを発生させる第２のリングオシレータをさらに備え、
前記第１の測定部及び前記第２の測定部は、共通化されており、
前記共通化された前記第１の測定部及び前記第２の測定部は、
前記第２のリングオシレータから出力された周期パルスに同期して、前記バッファラインから出力された周期パルスのＨレベルの数をカウントするＨレベルカウンタと、
前記第２のリングオシレータから出力された周期パルスに同期して、前記バッファラインから出力された周期パルスのＬレベルの数をカウントするＬレベルカウンタと、
を有する
請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化に伴う各素子の特性ばらつきの増大により、半導体集積回路上のデジタル回路部の動作周波数マージンの確保、および消費電力の保障が困難となってきている。またアナログ回路に対しても近年の低消費電力化による電源電圧の低下により、素子の特性ばらつきを打ち消して一定の出力を保障するための基準電圧発生回路または基準電流発生回路の設計が困難となってきている。
【０００３】
デジタル回路の動作周波数マージンの確保および消費電力保障には、基板電圧制御技術が有効であることが知られている。これは動作周波数および消費電力が規定から外れるチップに対し、基板電圧を変化させることで素子の特性ばらつきを低減し、規定に近い特性を得ることを目指す技術である。アナログ回路に対するばらつきの低減方法は各回路の内容に依る。例としてデジタル・アナログ変換器の場合、基準電圧発生回路がＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきを低減し切れない場合、出力振幅が特性ばらつきに依存してばらついてしまう。この場合、デジタル・アナログ変換器に入力するデジタルコードに対し、あらかじめＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきに応じた補正パラメータを乗算することでその特性ばらつきの影響を低減できる。この補正処理を実行するためには、各チップに対しＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきを別々に推定する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−９３４７６号公報
【非特許文献】
【０００５】
【非特許文献１】Tetsuya Iizuka, JaehyunJeong, Toru Nakura, Makoto Ikeda, and Kunihiro Asada, “All-Digital On-Chip Monitor for PMOS and NMOS Process Variability Utilizing Buffer Ring with Pulse Counter,”  IEICE Transactions on Electronics, vol. E94-C, no. 4, Apr. 2011
【発明の概要】
【発明が解決しようとする課題】
【０００６】
１つの実施形態は、例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきを別々に推定するためのパラメータを得ることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
１つの実施形態によれば、オンチップ型の測定回路を有する半導体集積回路であって、測定回路は、バッファラインとリングオシレータと第１の測定部と第２の測定部とを有する半導体集積回路が提供される。第１の測定部は、バッファラインから出力された周期パルスのデューティー比を測定する。第２の測定部は、リングオシレータから出力された周期パルスの周波数を測定する。バッファラインは、複数の遅延素子が直列接続されている。複数の遅延素子のそれぞれは、前段インバータ部と後段インバータ部とを有する。前段インバータ部は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む。前段インバータ部は、第１の遅延量を有する。後段インバータ部は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む。後段インバータ部は、第２の遅延量を有する。第２の遅延量は、第１の遅延量と異なる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態におけるオンチップ型の測定回路の構成を示す図。
【図２】第１の実施形態におけるリングオシレータの構成を示す図。
【図３】第１の実施形態における遅延素子の構成を示す図。
【図４】第１の実施形態におけるデューティー比カウンタの動作を示す図。
【図５】第１の実施形態における周波数測定に関する動作を示す図。
【図６】第１の実施形態におけるデューティー比測定に関する動作を示す図。
【図７】第１の実施形態におけるデューティー比測定の原理を示す図。
【図８】第１の実施形態による効果を示す図。
【図９】第１の実施形態におけるオンチップ型の測定回路の半導体集積回路への実装形態を示す図。
【図１０】第１の実施形態の変形例における遅延素子の構成を示す図。
【図１１】第１の実施形態の変形例における遅延素子の構成を示す図。
【図１２】第１の実施形態の変形例における遅延素子の構成を示す図。
【図１３】第１の実施形態の変形例における遅延素子の構成を示す図。
【図１４】第１の実施形態の変形例における遅延素子の構成を示す図。
【図１５】第２の実施形態におけるオンチップ型の測定回路の構成を示す図。
【図１６】第２の実施形態におけるバッファラインの動作を示す図。
【図１７】第２の実施形態の変形例におけるリングオシレータ及び遅延素子の構成を示す図。
【図１８】第３の実施形態におけるリングオシレータの構成を示す図。
【図１９】第４の実施形態におけるオンチップ型の測定回路の構成を示す図。
【図２０】第５の実施形態におけるオンチップ型の測定回路の構成を示す図。
【図２１】第５の実施形態におけるデューティー比カウンタの動作を示す図。
【図２２】第５の実施形態における周波数測定に関する動作を示す図。
【図２３】第５の実施形態におけるバッファラインの動作を示す図。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態にかかる半導体集積回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１の実施形態）
第１の実施形態にかかる半導体集積回路１について説明する。
【００１１】
半導体集積回路１は、例えば、１つの半導体基板（半導体チップ）上に搭載された回路であり、例えば、デジタル回路、アナログ回路、及びデジタル・アナログ変換器などの所定の回路を有するとともに、所定の回路と同じ半導体基板（半導体チップ）上に搭載されたオンチップ型の測定回路１００を有する。所定の回路とオンチップ型の測定回路１００とは、互いに同様のプロセスで製造されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを有する。
【００１２】
半導体集積回路１では、所定の回路の動作周波数や消費電力が規定範囲から外れることがある。このとき、所定の回路への入力信号に対し、あらかじめＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきに応じた補正パラメータを乗算することでその特性ばらつきの影響を低減できる。この補正処理を実行するためには、各チップに対しＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきを別々に推定する必要がある。そこで、本実施形態では、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきを別々に推定するためのパラメータを得るために、所定の回路と同じ半導体基板（半導体チップ）上にオンチップ型の測定回路１００を搭載させる。
【００１３】
次に、オンチップ型の測定回路１００の構成について図１を用いて説明する。図１は、オンチップ型の測定回路１００の構成を示す図である。
【００１４】
測定回路１００は、被測定部１０、第１の測定部２０、及び第２の測定部３０を有する。
【００１５】
被測定部１０は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきを別々に推定するためのパラメータを得るための測定対象である。被測定部１０は、リングオシレータ１０１及びバッファライン１０５を有する。具体的には、リングオシレータ１０１は、その内部に、バッファライン１０５を含む。イネーブル信号が所定時間以上アクティブレベルになると、リングオシレータ１０１は、第１の周期で周期パルスを発生させ、発生させた周期パルスをバッファライン１０５で遅延させ、遅延させた周期パルスを出力する。この遅延させた周期パルスは、ＰＭＯＳトランジスタのソース・ドレイン電流ＩｄｒＰおよびＮＭＯＳトランジスタのソース・ドレイン電流ＩｄｒＮに依存した周波数およびデューティー比を持った波形を有する。イネーブル信号がノンアクティブレベルになると、リングオシレータ１０１は、周期パルスの発生の動作を停止する。
【００１６】
第１の測定部２０は、被測定部１０から出力される周期パルスの波形のデューティー比を測定する。具体的には、第１の測定部２０は、サンプリングフリップフロップ１０２及びデューティー比カウンタ１０３を有する。サンプリングフリップフロップ１０２及びデューティー比カウンタ１０３は、外部（例えば、図９に示すクロック生成部１４２）から受けたサンプリングクロックに同期して動作する。サンプリングクロックは、第１の周期と非同期である第２の周期を有する周期パルスである。サンプリングクロックの周期は、被測定部１０から出力される周期パルスの周期と非同期であれば、被測定部１０から出力される周期パルスの周期より大きくても良いし、被測定部１０から出力される周期パルスの周期より小さくても良い。
【００１７】
サンプリングフリップフロップ１０２は、サンプリングクロックに同期して、被測定部１０から出力された周期パルスのレベルを保持する。デューティー比カウンタ１０３は、サンプリングクロックに同期して、サンプリングフリップフロップ１０２に保持されたレベルがＨレベルである回数（Ｈレベル数）をカウントする。デューティー比カウンタ１０３は、Ｈレベル数を、デューティー比を示す値として後段（例えば、図９に示す推定部１４４）へ出力する。また、サンプリングフリップフロップ１０２及びデューティー比カウンタ１０３は、外部（例えば、図９に示すコントローラ１４３）からアクティブレベルのリセット信号を受けた場合、リセットされ、ノンアクティブレベルのリセット信号を受けた場合、リセットが解除される。
【００１８】
第２の測定部３０は、被測定部１０から出力される周期パルスの周波数を測定する。具体的には、第２の測定部３０は、周波数カウンタ１０４を有する。周波数カウンタ１０４は、外部（例えば、図９に示すコントローラ１４３）からリセット信号を受けた場合、リセットされ、ノンアクティブレベルのリセット信号を受けた場合、リセットが解除される。周波数カウンタ１０４は、リセットが解除されたタイミングから次にリセットされるタイミングまでの期間内の一定時間において、被測定部１０から出力される周期パルスのパルス数をカウントする。周波数カウンタ１０４は、パルス数を、周波数を示す値として後段（例えば、図９に示す推定部１４４）へ出力する。
【００１９】
次に、リングオシレータ１０１の詳細を説明する。図２はリングオシレータ１０１の内部構成を示す図である。
【００２０】
リングオシレータ１０１は、例えば、ＮＡＮＤ回路１０６及びバッファライン１０５を有する。バッファライン１０５では、複数の遅延バッファ（複数の遅延素子）１０７−１〜１０７−Ｋが直列接続されている。ＮＡＮＤ回路１０６は、入力端子１０６ａに、ラインＬ３を介してイネーブル信号が供給されるとともに、入力端子１０６ｂに、ラインＬ２を介してバッファライン１０５における最終段の遅延バッファ１０７−Ｋの出力端子が接続されている。ＮＡＮＤ回路１０６の出力端子には、バッファライン１０５の入力端子が接続されている。バッファライン１０５（における最終段の遅延バッファ１０７−Ｋ）の出力端子には、ラインＬ１を介して第１の測定部２０及び第２の測定部３０（図１参照）が接続されているとともに、ラインＬ２を介してＮＡＮＤ回路１０６の入力端子が接続されている。ＮＡＮＤ回路１０６及び複数の遅延バッファ１０７−１〜１０７−Ｋは、リング状に接続されている。
【００２１】
ＮＡＮＤ回路１０６は、リングオシレータ１０１のコントロールゲートであり、イネーブル信号がＨレベルの時はリングオシレータ１０１の出力を反転してリングオシレータの先頭に戻すことで発振動作をさせ、イネーブル信号がＬレベルの時は発振を停止させる。ＮＡＮＤ回路１０６の後段には複数の遅延バッファ１０７−１〜１０７−Ｋがつながっている。
【００２２】
各遅延バッファ１０７の内部は、例えば図３に示すように、入力ノードＮ１と出力ノードＮ２との間に２つのインバータ部ＩＮＶ１、ＩＮＶ２を接続ノードＮ３経由で直列につなげたものとなっている。各インバータ部ＩＮＶ１、ＩＮＶ２は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを含む。この構成において、前段インバータ部ＩＮＶ１の遅延量と後段インバータ部ＩＮＶ２の遅延量とを違う値にすることで、遅延バッファ１０７による立ち上がり遅延と立ち下がり遅延とがそれぞれＩｄｒＮおよびＩｄｒＰに依存するようにできる。
【００２３】
例えば、前段インバータ部ＩＮＶ１の遅延量を後段インバータ部ＩＮＶ２の遅延量より大きくするように設計されている場合、遅延バッファ１０７の出力波形がＬレベルからＨレベルに立ち上がる際に、図７（ａ）に示すように、前段インバータ部ＩＮＶ１のＮＭＯＳトランジスタと後段インバータ部ＩＮＶ２のＰＭＯＳトランジスタとにそれぞれ電流が流れる。このとき、前段インバータ部ＩＮＶ１の遅延量を後段インバータ部ＩＮＶ２の遅延量より大きくするように設計されているので、図７（ａ）の白抜き矢印で示すように、前段インバータ部ＩＮＶ１のＮＭＯＳトランジスタのドレイン電流の方が後段インバータ部ＩＮＶ２のＰＭＯＳトランジスタのドレイン電流よりも少ない。そこで、遅延バッファ１０７による立ち上がり遅延には、前段インバータ部ＩＮＶ１のＮＭＯＳトランジスタの影響が支配的になる。すなわち、遅延バッファ１０７による立ち上がり遅延は、主として、ＮＭＯＳトランジスタのドレイン電流ＩｄｒＮに依存したものとなる。
【００２４】
例えば、前段インバータ部ＩＮＶ１の遅延量を後段インバータ部ＩＮＶ２の遅延量より大きくするように設計されている場合、遅延バッファ１０７の出力波形がＨレベルからＬレベルに立ち下がる際に、図７（ｂ）に示すように、前段インバータ部ＩＮＶ１のＰＭＯＳトランジスタと後段インバータ部ＩＮＶ２のＮＭＯＳトランジスタとにそれぞれ電流が流れる。このとき、前段インバータ部ＩＮＶ１の遅延量を後段インバータ部ＩＮＶ２の遅延量より大きくするように設計されているので、図７（ｂ）の白抜き矢印で示すように、前段インバータ部ＩＮＶ１のＰＭＯＳトランジスタのドレイン電流の方が後段インバータ部ＩＮＶ２のＮＭＯＳトランジスタのドレイン電流よりも少ない。そこで、遅延バッファ１０７による立ち下がり遅延には、前段インバータ部ＩＮＶ１のＰＭＯＳトランジスタの影響が支配的になる。すなわち、遅延バッファ１０７による立ち下がり遅延は、主として、ＰＭＯＳトランジスタのドレイン電流ＩｄｒＰに依存したものとなる。
【００２５】
前段インバータ部ＩＮＶ１の遅延量を後段インバータ部ＩＮＶ２の遅延量より大きくするような遅延バッファ１０７は、例えば図３のように構成すればよい。図３に示す遅延バッファ１０７は、前段インバータ部ＩＮＶ１の電流駆動能力と後段インバータ部ＩＮＶ２の電流駆動能力を変えたものである。例えば、前段インバータ部ＩＮＶ１の電流駆動能力が後段インバータ部ＩＮＶ２の電流駆動能力より小さくなるように変えている。
【００２６】
前段インバータ部ＩＮＶ１は、例えば１つのインバータＩＮＶ１１を含む。インバータＩＮＶ１１は、その入力端子に入力ノードＮ１が接続され、その出力端子に接続ノードＮ３が接続されている。インバータＩＮＶ１１では、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２とがインバータ接続されている。後段インバータ部ＩＮＶ２は、例えば３つのインバータＩＮＶ２１〜ＩＮＶ２３を含む。３つのインバータＩＮＶ２１〜ＩＮＶ２３は、接続ノードＮ３と出力ノードＮ２との間に並列接続されている。インバータＩＮＶ２１は、その入力端子に接続ノードＮ３が接続され、その出力端子に出力ノードＮ２が接続されている。インバータＩＮＶ２１では、ＰＭＯＳトランジスタ１２１−１とＮＭＯＳトランジスタ１２２−１とがインバータ接続されている。インバータＩＮＶ２２は、その入力端子に接続ノードＮ３が接続され、その出力端子に出力ノードＮ２が接続されている。インバータＩＮＶ２２では、ＰＭＯＳトランジスタ１２１−２とＮＭＯＳトランジスタ１２２−２とがインバータ接続されている。インバータＩＮＶ２３は、その入力端子に接続ノードＮ３が接続され、その出力端子に出力ノードＮ２が接続されている。インバータＩＮＶ２３では、ＰＭＯＳトランジスタ１２１−３とＮＭＯＳトランジスタ１２２−３とがインバータ接続されている。
【００２７】
立ち上がり伝播では、ＮＭＯＳトランジスタ１１２がＰＭＯＳトランジスタ１２１−１〜１２１−３とＮＭＯＳトランジスタ１２２−１〜１２２−３の合計６素子のゲートをチャージした後、ＰＭＯＳトランジスタ１２１−１〜１２１−３の３素子が出力ノードＮ２を介して次段の遅延バッファ１０７のＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２の２素子をチャージする。各インバータＩＮＶ１１、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３の遅延時間を単純に、ゲート容量に比例し電流に反比例すると仮定すると、前段の遅延は後段の９倍であり、立ち上がり遅延時間はＮＭＯＳトランジスタ１１２の電流の値に大きく依存することになる。同様に、立ち下がり遅延時間はＰＭＯＳトランジスタ１１１の電流に大きく依存する。
【００２８】
説明のために数式を用いることにする。遅延バッファ１０７の１素子についての立ち上がり遅延時間をｔｒｉｓｅ、立ち下がり遅延時間をｔｆａｌｌとする。ｔｒｉｓｅはＩｄｒＮに、ｔｆａｌｌはＩｄｒＰに大きく依存するため、ＩｄｒＮおよびＩｄｒＰを求めるためにはｔｒｉｓｅとｔｆａｌｌを測定できればよい。図２のリングオシレータ１０１の遅延バッファ数をＫと置くと、リングオシレータ１０１の出力周期はＫ（ｔｒｉｓｅ＋ｔｆａｌｌ）、デューティー比はｔｆａｌｌ／（ｔｒｉｓｅ＋ｔｆａｌｌ）となる。ただし簡単のため、ＮＡＮＤ回路１０６による遅延は無いものとしている。これより、リングオシレータ１０１の出力の周波数とデューティー比とを測定すれば立ち上がり遅延時間と立ち下がり遅延時間とが測定できることになる。
【００２９】
次に、リングオシレータ出力のデューティー比をデジタル回路のみで測定するための機構であるサンプリングフリップフロップ１０２およびデューティー比カウンタ１０３の動作について図４を使って説明する。
【００３０】
図４の最上段は、リングオシレータ１０１の出力波形であり、ある周期とデューティー比とを持った矩形波（周期パルス）となっている。サンプリングフリップフロップ１０２は、リングオシレータ１０１の出力波形をサンプリングクロックの立ち上がりタイミングでサンプリングする。
【００３１】
図４の上から２段目はサンプリングクロックの波形である。図４の上から３段目は、サンプリングフリップフロップ１０２によるサンプリング結果である。
【００３２】
図４の最下段に示すように、デューティー比カウンタ１０３は、サンプリングクロックの立ち上がりで、サンプリングフリップフロップ１０２の出力の結果がＨレベルならカウントアップをし、Ｌレベルなら値を保持するカウンタ（Ｈレベルカウンタ）である。一定時間以上このような動作をさせ、入力したサンプリングクロック数とデューティー比カウンタの値（Ｈレベル数）を比較することでリングオシレータ１０１の出力波形のデューティー比を得ることができる。
【００３３】
デューティー比の正確な測定のためには、リングオシレータ１０１の出力（周期パルス）の周期とサンプリングクロック（周期パルス）の周期とが非同期であることと、レベルの遷移時間が充分短いことが必要である。
【００３４】
仮に、２つの波形が同期しており、周期が単純な整数比で表せてしまう場合、デューティー比はその整数の逆数程度の分解能しか持たなくなってしまう。この対策として、例えば、サンプリングクロックには半導体集積回路１のシステムクロックを使用するか、もしくはサンプリングクロック発生用のオシレータをリングオシレータ１０１とは別に実装することが考えられる。例えば、図９に示すクロック生成部１４２は、システムクロックを生成する回路であってもよいし、サンプリングクロック発生用のオシレータであってもよい。
【００３５】
あるいは、仮に、波形のレベル遷移時間が長い場合、リングオシレータ１０１の出力のレベルが遷移している間にサンプリングクロックの立ち上がりが来てしまい、メタステーブル状態が発生し、やはり正確な測定ができなくなる。この対策については、サンプリングフリップフロップ１０２に入力する前に２つの波形それぞれを遅延バッファに通すことで遷移時間を短くすればよい。また、万が一メタステーブル状態が生じた場合、メタステーブル状態の持続時間がサンプリングクロック周期と同程度になるとデューティー比カウンタが誤作動を起こす可能性がある。この対策には、サンプリングフリップフロップ１０２を２段構成にすればよい。
【００３６】
次に、周波数測定に関する動作について説明する。周波数測定に関しては、周波数カウンタ１０４が、リングオシレータ１０１の出力波形（周期パルス）の周波数をカウントする。これは一定時間Ｔにおけるリングオシレータ１０１の出力（周期パルス）の立ち上がりの数を周波数カウンタ１０４でカウントすればよい。
【００３７】
測定時の一連の動作を図５及び図６に示す。測定を開始する際、まずリセット信号を解除し、その後リングオシレータを発振させるためイネーブル信号を一定時間ＴだけＨにする。通常リセット信号は負論理で実装されるので図５でもそのように示している。イネーブル信号をＨにするとリングオシレータ１０１が発振を始めるとともに、図５に示されるように周波数カウンタ１０４がリングオシレータ１０１の出力（周期パルス）の立ち上がり数をカウントするようになる。さらにサンプリングクロックを入力すると、図６に示されるようにデューティー比カウンタ１０３もリングオシレータ１０１の出力（周期パルス）のデューティー比に従ってカウントアップ動作をする。サンプリングクロックの合計数をＮｓとする。測定時間Ｔが終了してイネーブル信号をＬにするとともにサンプリングクロックを止めると、少しの時間の後リングオシレータ１０１も発振を停止する。このときのデューティー比カウンタ１０３のカウント値ＮＤと周波数カウンタ１０４のカウント値ＮＦを読み出した後リセット信号をＬにし、デューティー比カウンタ１０３と周波数カウンタ１０４、およびサンプリングフリップフロップ１０２の値をリセットする。
【００３８】
測定時間Ｔ、サンプリングクロック数Ｎｓ、デューティー比カウンタ値ＮＤおよび周波数カウンタ値ＮＦから周波数Ｆとデューティー比Ｄは以下の数式１、２のように求められる。
【００３９】
Ｆ＝ＮＦ／Ｔ・・・数式１
【００４０】
Ｄ＝ＮＤ／Ｎｓ・・・数式２
【００４１】
最後に周波数Ｆとデューティー比ＤからＰＭＯＳトランジスタの電流ＩｄｒＰおよびＮＭＯＳトランジスタの電流ＩｄｒＮを求める必要がある。これらの関係は定性的には図８に示すようになる。図８（ａ）は、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流とに対する周波数等高線であり、傾向としてＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流との合計値が大きければ周波数が高く、合計値が小さければ周波数が低い。図８（ｂ）は、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流とに対するデューティー比等高線であり、傾向としてＮＭＯＳトランジスタのドレイン電流からＰＭＯＳトランジスタのドレイン電流を引いた差分値が（符号も含めた意味で）大きければデューティー比が高く、差分値が小さければデューティー比が低い。
【００４２】
このように周波数とデューティー比との２つのパラメータを使うことで、図８（ｃ）に示すように、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流とをそれぞれ独立に推定することができる。詳細な値の求め方については、これら電流値と周波数、デューティー比の関係はさまざまな要因が複雑に絡みあって決まるため、何らかのモデルを数値化するより、たくさんの半導体集積回路１のサンプルチップについて周波数、デューティー比および電流のデータを取り、これらデータをもとにフィッティングを行って算出するのが好ましい。
【００４３】
以上のように、第１の実施形態では、オンチップ型の測定回路１００において、被測定部１０が、周期パルスを発生させ、前段インバータ部の遅延量と後段インバータ部の遅延量とが異なる遅延バッファを複数直列接続したバッファラインで周期パルスを遅延させて出力する。そして、第１の測定部２０が、被測定部１０から出力された周期パルスのデューティー比を測定し、第２の測定部３０が、被測定部１０から出力された周期パルスの周波数を測定する。これにより、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきを別々に推定するためのパラメータとして周期パルスのデューティー比及び周波数を得ることができる。
【００４４】
また、第１の実施形態の構成では、アナログ的な動作が必要ないので、デジタル回路のみでオンチップ型の測定回路１００を構成することができる。
【００４５】
また、第１の実施形態では、被測定部１０において、リングオシレータ１０１がバッファライン１０５を内部に含んでいる。これにより、発振するための回路と遅延させるための回路とをリングオシレータ１０１で構成することができ、省面積が期待できる。
【００４６】
また、第１の実施形態では、リングオシレータ１０１自体の出力信号が１つであるため、図９のようなＬＳＩ構成にすることによりさらに省面積が期待できる。
【００４７】
図９は、第１の実施形態による測定回路１００の（１チップＬＳＩとしての）半導体集積回路１への実装形態を示す図である。電流値はチップ内の場所によっても値が変わることがあるため、それぞれの位置での電流をモニタするために複数のリングオシレータ１０１、１０１ａを搭載している。この場合、リングオシレータ１０１、１０１ａはそれぞれの場所に実装されている必要があるが、サンプリングフリップフロップ１０２、デューティー比カウンタ１０３および周波数カウンタ１０４を含む測定ブロック１５０は共通化できる。このとき、複数のリングオシレータ１０１、１０１ａと測定ブロック１５０との間に切替ブロック１４１を設け、切替ブロック１４１により複数のリングオシレータ１０１、１０１ａを順次に測定ブロック１５０へ接続して測定を行うようにする。このとき、各リングオシレータ１０１、１０１ａと測定ブロック１５０との間は信号線で接続されている必要がある。仮に、各リングオシレータ１０１、１０１ａの出力信号が複数ある場合、リングオシレータ１０１、１０１ａと測定ブロック１５０と間の長い距離に複数の信号線が走るため、クロストークによりこれら信号線で伝達される信号が劣化してしまう可能性がある。しかし、第１の実施形態のように各リングオシレータ１０１、１０１ａの出力が１つであればそのような心配がないという利点がある。
【００４８】
また、図９に示すように、測定ブロック１５０の周辺には、サンプリングクロックを供給するためのクロック生成部１４２、イネーブル信号やリセット信号を供給するためのコントローラ１４３などが配されていても良い。また、測定ブロック１５０の周辺には、測定ブロック１５０から出力されたデューティー比の測定結果と周波数の測定結果とを受ける推定部１４４がさらに配されていても良い。推定部１４４は、クロック生成部１４２からサンプリングクロックを受けてクロック数をカウントするとともに、デューティー比の測定結果と周波数の測定結果とを用いて、例えば数式２、１からデューティー比Ｄ及び周波数Ｆを求め、図８（ａ）〜（ｃ）に示すような処理を行い、ＮＭＯＳトランジスタのドレイン電流とＰＭＯＳトランジスタのドレイン電流とをそれぞれ独立に推定する。推定部１４４の周辺には、推定部１４４による推定結果を受ける補正部１４５がさらに配されていても良い。補正部１４５は、推定部１４４による推定結果を用いて、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきに応じた補正パラメータを求める。そして、補正部１４５は、所定の回路への入力信号に対し、補正パラメータを乗算する。これにより、所定の回路の動作におけるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきの影響を低減できる。
【００４９】
なお、前段インバータ部ＩＮＶ１ｉの遅延量を後段インバータ部ＩＮＶ２ｉの遅延量より大きくするような遅延バッファ１０７ｉは、例えば図１０のように構成してもよい。図１０に示す遅延バッファ１０７ｉでは、例えば前段インバータ部ＩＮＶ１ｉのインバータ数と後段インバータ部ＩＮＶ２ｉのインバータ数とを同じにして、前段インバータ部ＩＮＶ１ｉのゲート長を後段インバータ部ＩＮＶ２ｉのゲート長より長くすることで前段インバータ部ＩＮＶ１ｉの遅延量を後段インバータ部ＩＮＶ２ｉの遅延量より大きくできる。すなわち、前段インバータ部ＩＮＶ１ｉのインバータＩＮＶ１１ｉのＰＭＯＳトランジスタ１１１ｉのゲート長Ｌｐ１は、後段インバータ部ＩＮＶ２ｉのインバータＩＮＶ２１のＰＭＯＳトランジスタ１２１−１のゲート長Ｌｐ２より長くなっている。前段インバータ部ＩＮＶ１ｉのインバータＩＮＶ１１ｉのＮＭＯＳトランジスタ１１２ｉのゲート長Ｌｎ１は、後段インバータ部ＩＮＶ２ｉのインバータＩＮＶ２１のＮＭＯＳトランジスタ１２２−１のゲート長Ｌｎ２より長くなっている。
【００５０】
あるいは、前段インバータ部ＩＮＶ１ｊの遅延量を後段インバータ部ＩＮＶ２ｊの遅延量より大きくするような遅延バッファ１０７ｊは、例えば図１１のように構成してもよい。図１１に示す遅延バッファ１０７ｊでは、例えば前段インバータ部ＩＮＶ１ｊのインバータ数と後段インバータ部ＩＮＶ２ｊのインバータ数とを同じにして、前段インバータ部ＩＮＶ１ｊのゲート絶縁膜厚を後段インバータ部ＩＮＶ２ｊのゲート絶縁膜厚より厚くすることで前段インバータ部ＩＮＶ１ｊの遅延量を後段インバータ部ＩＮＶ２ｊの遅延量より大きくできる。すなわち、前段インバータ部ＩＮＶ１ｊのインバータＩＮＶ１１ｊのＰＭＯＳトランジスタ１１１ｊのゲート絶縁膜厚Ｄｐ１は、後段インバータ部ＩＮＶ２ｊのインバータＩＮＶ２１のＰＭＯＳトランジスタ１２１−１のゲート絶縁膜厚Ｄｐ２より厚くなっている。前段インバータ部ＩＮＶ１ｊのインバータＩＮＶ１１ｊのＮＭＯＳトランジスタ１１２ｊのゲート絶縁膜厚Ｄｎ１は、後段インバータ部ＩＮＶ２ｊのインバータＩＮＶ２１のＮＭＯＳトランジスタ１２２−１のゲート絶縁膜厚Ｄｎ２より厚くなっている。
【００５１】
あるいは、前段インバータ部ＩＮＶ１ｋの遅延量を後段インバータ部ＩＮＶ２ｋの遅延量より大きくするような遅延バッファ１０７ｋは、例えば図１２のように構成してもよい。図１２に示す遅延バッファ１０７ｋでは、例えば前段インバータ部ＩＮＶ１ｋのインバータ数と後段インバータ部ＩＮＶ２ｋのインバータ数とを同じにして、前段インバータ部ＩＮＶ１ｋのゲート幅を後段インバータ部ＩＮＶ２ｋのゲート幅より狭くすることで前段インバータ部ＩＮＶ１ｋの遅延量を後段インバータ部ＩＮＶ２ｋの遅延量より大きくできる。すなわち、前段インバータ部ＩＮＶ１ｋのインバータＩＮＶ１１ｋのＰＭＯＳトランジスタ１１１ｋのゲート幅Ｗｐ１は、後段インバータ部ＩＮＶ２ｋのインバータＩＮＶ２１のＰＭＯＳトランジスタ１２１−１のゲート幅Ｗｐ２より狭くなっている。前段インバータ部ＩＮＶ１ｋのインバータＩＮＶ１１ｋのＮＭＯＳトランジスタ１１２ｋのゲート幅Ｗｎ１は、後段インバータ部ＩＮＶ２ｋのインバータＩＮＶ２１のＮＭＯＳトランジスタ１２２−１のゲート幅Ｗｎ２より狭くなっている。
【００５２】
あるいは、前段インバータ部ＩＮＶ１ｐの遅延量を後段インバータ部ＩＮＶ２ｐの遅延量より大きくするような遅延バッファ１０７ｐは、例えば図１３のように構成してもよい。図１３に示す遅延バッファ１０７ｐでは、例えば前段インバータ部ＩＮＶ１ｐのインバータ数と後段インバータ部ＩＮＶ２ｐのインバータ数とを同じにして、前段インバータ部ＩＮＶ１ｐのバックゲートバイアスを選択的に逆バイアスにすることで前段インバータ部ＩＮＶ１ｐの遅延量を後段インバータ部ＩＮＶ２ｐの遅延量より大きくできる。すなわち、前段インバータ部ＩＮＶ１ｐのインバータＩＮＶ１１ｐのＰＭＯＳトランジスタ１１１ｐのバックゲートバイアスＶＢＰは逆バイアスであるのに対して、後段インバータ部ＩＮＶ２ｐのインバータＩＮＶ２１のＰＭＯＳトランジスタ１２１−１のバックゲートバイアスは通常のバイアスになっている。前段インバータ部ＩＮＶ１ｐのインバータＩＮＶ１１ｐのＮＭＯＳトランジスタ１１２ｐのバックゲートバイアスＶＢＮは逆バイアスであるのに対して、後段インバータ部ＩＮＶ２ｐのインバータＩＮＶ２１のＮＭＯＳトランジスタ１２２−１のバックゲートバイアスは通常のバイアスになっている。
【００５３】
あるいは、前段インバータ部ＩＮＶ１ｑの遅延量を後段インバータ部ＩＮＶ２ｑの遅延量より大きくするような遅延バッファ１０７ｑは、例えば図１４のように構成してもよい。図１４に示す遅延バッファ１０７ｑでは、例えば前段インバータ部ＩＮＶ１ｑのインバータ数と後段インバータ部ＩＮＶ２ｑのインバータ数とを同じにして、前段インバータ部ＩＮＶ１ｐの出力側に負荷素子を選択的に追加にすることで前段インバータ部ＩＮＶ１ｑの遅延量を後段インバータ部ＩＮＶ２ｑの遅延量より大きくできる。すなわち、前段インバータ部ＩＮＶ１ｑのインバータＩＮＶ１１の出力端子と接続ノードＮ３との間のラインＬ１３と、グランド電位ｇｎｄとの間には、負荷素子ＬＤとして例えば容量素子が接続されている。
【００５４】
また、バッファラインに含まれる各遅延バッファは、前段インバータ部の遅延量が後段インバータ部の遅延量より小さいものであってもよい。例えば、図３や図１０〜１３において、前段インバータ部の構成と後段インバータ部の構成とを入れ替えることにより、前段インバータ部の遅延量が後段インバータ部の遅延量より小さくなるように構成することができる。
【００５５】
（第２の実施形態）
次に、第２の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態と異なる部分を中心に説明する。
【００５６】
第１の実施形態では、被測定部１０においてバッファライン１０５がリングオシレータ１０１の内部に含まれていたが、第２の実施形態では、デューティー比をより正確に測定するために、バッファライン１０５をリングオシレータ１０１の外部に設ける。具体的には、例えば図１５に示すように、測定回路２００の被測定部２１０において、リングオシレータ２０１の出力端子にバッファライン１０５が接続されている。すなわち、バッファライン１０５は、リングオシレータ２０１と、第１の測定部２０及び第２の測定部３０との間に電気的に接続されている。
【００５７】
この構成を第１の実施形態と比較すると、リングオシレータ２０１の出力はいったんバッファライン１０５を通った後にデューティー比および周波数が測定される。このバッファライン１０５は第１の実施形態のリングオシレータ１０１内部のバッファライン１０５と同様、前段インバータ部の遅延量と後段インバータ部の遅延量とが違うような遅延バッファを複数段並べた構造をしており、デューティー比を強調することができる。
【００５８】
以下、数式で説明する。リングオシレータ２０１内の遅延バッファ段数をＫＲ、バッファライン１０５内の遅延バッファ段数をＫＬと置く。第２の実施形態の構成では、リングオシレータ２０１内の遅延バッファは、第１の実施形態と同様、前段インバータ部の遅延量と後段インバータ部の遅延量とを変えたものとする。
【００５９】
このとき、リングオシレータ２０１の出力（周期パルス）の波形は、図１６の上段に示すように、ＫＲｔｒｉｓｅ時間のＬレベルとＫＲｔｆａｌｌ時間のＨレベルとが繰り返される矩形波である。この波形がバッファライン１０５を通ると、図１６の下段に示すように、立ち上がりがＫＬｔｒｉｓｅ、立ち下がりがＫＬｔｆａｌｌ遅れた波形となる。結果としてバッファライン１０５の出力（周期パルス）のデューティー比の５０％からのずれＤ’Ｌは、リングオシレータ２０１の出力のデューティー比の５０％からのずれをＤ’Ｒと置くと、以下の数式３のようになる。
【００６０】
Ｄ’Ｌ＝（２×ＫＬ／ＫＲ＋１）×Ｄ’Ｒ・・・数式３
ただし、リングオシレータ２０１の出力のデューティー比の５０％からのずれＤ’Ｒは数式４を満たす。
【００６１】
Ｄ’Ｒ＝ｔｆａｌｌ／（ｔｒｉｓｅ＋ｔｆａｌｌ）−１／２・・・数式４
これは、デューティー比の５０％からのずれをバッファライン１０５で（２×ＫＬ／ＫＲ＋１）倍に増幅していることになる。
【００６２】
以上のように、第２の実施形態では、リングオシレータ２０１の出力端子にバッファライン１０５が接続し、リングオシレータ２０１から出力された周期パルスをバッファライン１０５で遅延させる。これにより、周期パルスのデューティー比を増幅でき、周期パルスのデューティー比の測定精度を向上できる。これにより、より精度良くＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流の違いを推定できる。
【００６３】
なお、バッファライン１０５をリングオシレータ２０１の外部に設ける場合、図１７（ａ）に示すように、リングオシレータ２０１内の複数の遅延バッファ２０８−１〜２０８−Ｋのそれぞれは、図１７（ｂ）に示すように、前段インバータ部ＩＮＶ３の遅延量と後段インバータ部ＩＮＶ４の遅延量とが均等なものであってもよい。この場合でも、リングオシレータ２０１の出力デューティー比が５０％であるとき、バッファライン１０５の出力デューティー比は、例えば数式５のように増幅することができる。
【００６４】
２×ＫＬ／ＫＲ×（ｔｆａｌｌ／（ｔｒｉｓｅ＋ｔｆａｌｌ）−１／２）＋１／２
・・・数式５
【００６５】
（第３の実施形態）
次に、第３の実施形態にかかる半導体集積回路について説明する。以下では、第２の実施形態と異なる部分を中心に説明する。
【００６６】
一般的に、デジタル回路内部ではＰＭＯＳトランジスタとＮＭＯＳトランジスタとの素子の大きさはおおよそ同程度に設計されるが、この場合、ＰＭＯＳトランジスタよりもＮＭＯＳトランジスタのほうが、電流が大きい。そのためプロセスばらつきがなく設計通りに製造できたとしても、第１の実施形態および第２の実施形態の実装では、デューティー比が５０％から大きく外れる可能性がある。デューティー比が０％もしくは１００％となると測定ができなくなるため、第２の実施形態のような増幅にも限界があることになる。
【００６７】
例えば、第２の実施形態の構成で、ｔｆａｌｌ／（ｔｒｉｓｅ＋ｔｆａｌｌ）の値が６５％と６６％のサンプルを見分けたいとする。第２の実施形態の構成でＫＬ／ＫＲ＝１とするとこれらは９５％と９８％とのデューティー比となり、差を３倍に増幅できたことになるが、これ以上増幅すると１００％を超えてしまい検出できなくなってしまう。
【００６８】
そこで、第３の実施形態では、リングオシレータ３０１から出る初期デューティー比を５０％より小さい値にできる構成を採用する。図１８に示すように、リングオシレータ３０１の内部構成が第２の実施形態と異なる。具体的には、リングオシレータ３０１は、ＡＮＤ回路３０９をさらに有する。ＡＮＤ回路３０９は、複数の遅延バッファ２０８−１〜２０８−ＫＲにおける最終段の遅延バッファ２０８−ＫＲの出力端子と、リングオシレータ３０１の出力端子との間に配されている。ＡＮＤ回路３０９は、入力端子３０９ａに、ラインＬ４を介して途中段（例えば、Ｋ１段）の遅延バッファ２０８−Ｋ１の出力端子が接続され、入力端子３０９ｂに、最終段（例えば、ＫＲ段）の遅延バッファ２０８−ＫＲの出力端子が接続されている。これにより、ＡＮＤ回路３０９は、複数の遅延バッファ２０８−１〜２０８−ＫＲにおける最終段の遅延バッファ２０８−ＫＲの出力と途中段の遅延バッファ２０８−Ｋ１の出力との論理積を演算してラインＬ１経由でバッファライン１０５へ出力する。
【００６９】
特徴的なのは出力の部分で、リングオシレータ３０１の最終波形とリングオシレータ３０１の途中の波形のＡＮＤをとっていることであり、これにより出力のデューティー比を５０％ではない値に設計できる。このとき、各遅延バッファ２０８は図１７（ｂ）に示すように前段インバータ部の遅延量と後段インバータ部の遅延量とが均等であるもののほうが好ましい。図１８に示すＫ１段目の遅延バッファ２０８−Ｋ１の出力と最終段の遅延バッファ２０８−ＫＲの出力とのＡＮＤをとっているとすると、最終出力波形はデューティー比がＫ１／（２ＫＲ）となるため、Ｋ１の値を選べばリングオシレータ３０１の出力デューティー比を任意の値に設定できる。例えば、ＡＮＤ回路３０９の入力端子３０９ａと複数の遅延バッファ２０８−１〜２０８−（ＫＲ−１）のそれぞれの出力端子との間にセレクタを設けて、ＡＮＤ回路３０９により演算される途中段の段数を任意に設定できるようにしてもよい。
【００７０】
例えば、Ｋ１：ＫＲ＝１：５とするとリングオシレータ３０１の出力デューティー比は１０％となる。後段のバッファライン１０５をＫＬ／ＫＲ＝２．５となる長さに設計すると、先ほどの、ｔｆａｌｌ／（ｔｒｉｓｅ＋ｔｆａｌｌ）の値が６５％と６６％のサンプルのバッファライン出力デューティー比はそれぞれ８５％と９０％となり、差を５倍に増幅できる。
【００７１】
以上のように、第３の実施形態では、リングオシレータ３０１において、ＡＮＤ回路３０９は、複数の遅延バッファ２０８−１〜２０８−ＫＲにおける最終段の遅延バッファ２０８−ＫＲの出力と途中段の遅延バッファ２０８−Ｋ１の出力との論理積を演算してラインＬ１経由でバッファライン１０５へ出力する。これにより、リングオシレータ３０１から出る初期デューティー比を５０％より小さい値にできるので、増幅のためのダイナミックレンジを確保した状態で（例えば、第１の測定部２０の測定しやすい領域内で）、バッファライン１０５により周期パルスのデューティー比を増幅することができる。これにより、周期パルスのデューティー比の測定精度をさらに向上でき、さらに精度よくＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流の違いを測定できる。
なお、バッファライン１０５は、リングオシレータ３０１の内部に含まれていてもよい。例えば、リングオシレータ３０１における複数の遅延バッファ２０８−１〜２０８−ＫＲの全部又は連続した部分が、バッファライン１０５を兼ねていてもよい。この場合、リングオシレータ３０１のＡＮＤ回路３０９は、その演算結果を第１の測定部２０及び第２の測定部へ出力する。これによっても、リングオシレータ３０１から出る初期デューティー比を５０％より小さい値にできるので、増幅のためのダイナミックレンジを確保した状態で（例えば、第１の測定部２０の測定しやすい領域内で）、バッファライン１０５により周期パルスのデューティー比を増幅することができる。
【００７２】
（第４の実施形態）
次に、第４の実施形態にかかる半導体集積回路について説明する。以下では、第２の実施形態と異なる部分を中心に説明する。
【００７３】
第４の実施形態では、サンプリングクロックを外部から調達せず、内部で発生させる。具体的には、図１９に示すように、測定回路４００は、サンプリングクロックを発生させるためにリングオシレータ４６０をさらに備えるとともに、第１の測定部４２０と第２の測定部４３０とが共通化されている。第１の測定部４２０及び第２の測定部４３０は、サンプリングフリップフロップ４０２、Ｈレベルカウンタ４１３、及びＬレベルカウンタ４１４を有する。
【００７４】
リングオシレータ４６０は、サンプリングクロックを発生させてサンプリングフリップフロップ４０２、Ｈレベルカウンタ４１３、及びＬレベルカウンタ４１４のそれぞれに供給する。サンプリングクロック（周期パルス）の周期が、被測定部２１０から出力される周期パルスの周期と非同期である点は第２の実施形態と同様である。
【００７５】
サンプリングフリップフロップ４０２は、リングオシレータ４６０から出力されたサンプリングクロック（周期パルス）に同期して、被測定部２１０から出力された周期パルスのレベルを保持する。Ｈレベルカウンタ４１３は、リングオシレータ４６０から出力されたサンプリングクロック（周期パルス）に同期して、サンプリングフリップフロップ４０２に保持されたレベルがＨレベルである回数（Ｈレベル数）をカウントする。Ｌレベルカウンタ４１４は、リングオシレータ４６０から出力されたサンプリングクロック（周期パルス）に同期して、サンプリングフリップフロップ４０２に保持されたレベルがＬレベルである回数（Ｌレベル数）をカウントする。Ｈレベルカウンタ４１３及びＬレベルカウンタ４１４は、Ｈレベル数及びＬレベル数を、周期パルスのデューティー比及び周波数を示す値として後段へ出力する。
【００７６】
すなわち、デューティー比の算出にはサンプリングクロック数Ｎｓを知る必要があるが、サンプリングクロックを内部で発生させる場合は、図１９のように周波数カウンタとデューティー比カウンタの代わりにＨレベルカウンタ４１３とＬレベルカウンタ４１４を搭載することで対処できる。Ｈレベルカウンタ４１３は、サンプリングクロックが到来した際にサンプリングフリップフロップ４０２の出力がＨの時にカウントアップ、Ｌのときに値を保持する。Ｌレベルカウンタ４１４は逆に、Ｌの時にカウントアップ、Ｈのときに値を保持する。こうすることで、周波数Ｆとデューティー比Ｄとは、以下の数式６、７のように算出することができる。
【００７７】
Ｆ＝（ＮＨ＋ＮＬ）／Ｔ・・・数式６
【００７８】
Ｄ＝ＮＨ／（ＮＨ＋ＮＬ）・・・数式７
ただし、ＮＨはＨレベルカウンタ４１３の測定後カウント数、ＮＬはＬレベルカウンタ４１４の測定後カウント数である。また、この時の周波数Ｆはリングオシレータ２０１ではなくリングオシレータ４６０の周波数である。周波数Ｆとデューティー比ＤとからＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電流を求める方法は第１の実施形態と同様である。
【００７９】
以上のように、第４の実施形態では、リングオシレータ４６０が、サンプリングクロックを発生させてサンプリングフリップフロップ４０２、Ｈレベルカウンタ４１３、及びＬレベルカウンタ４１４のそれぞれに供給する。これにより、測定回路の外部からサンプリングクロックが供給できない場合でも、測定回路は、周期パルスのデューティー比及び周波数を測定することができる。
【００８０】
また、第４の実施形態では、周期パルスのデューティー比を測定するための構成と周期パルスの周波数を測定するための構成とが共通化されているので、回路面積を容易に低減できる。
（第５の実施形態）
次に、第５の実施形態にかかる半導体集積回路について説明する。以下では、第１の実施形態〜第４の実施形態と異なる部分を中心に説明する。
第１の実施形態〜第４の実施形態では、被測定部内で発生させた周期パルスをバッファライン１０５で遅延させているのに対し、第５の実施形態では、被測定部の外部から受けた周期パルス、すなわち外部クロックをバッファライン５０５で遅延させる。
具体的には、被測定部５１０のバッファライン５０５が外部（例えば、図９に示すクロック生成部１４２）から外部クロックを受ける。そして、受けた外部クロックをバッファライン５０５で遅延させ、第１の測定部５２０のサンプリングＦ／Ｆ５０２およびデューティ比カウンタ５０３でデューティ比を測定する。また、リングオシレータ４６０は外部（例えば、図９に示すコントローラ１４３）からイネーブル信号を受けると発振し、周期パルスを発生させる。リングオシレータ４６０により発生させた周期パルスの周波数は第２の測定部５３０の周波数カウンタ５０４で測定される。リングオシレータ４６０により発生させた周期パルスは、サンプリングＦ／Ｆ５０２およびデューティ比カウンタ５０３でサンプリングクロックとしても使用する。
図２１は、サンプリングＦ／Ｆ５０２およびデューティ比カウンタ５０３の動作説明のための波形図である。
一般的に集積回路で使用されるクロック信号はデューティ比がおおよそ５０％になるように生成される。
デューティ比が５０％の外部クロックをバッファライン５０５に通すと、周波数は同じだがＰＭＯＳトランジスタとＮＭＯＳトランジスタとの特性差に応じたデューティ比のクロック信号となる。このデューティ比をサンプリングＦ／Ｆ５０２およびデューティ比カウンタ５０３で測定する。測定方法については第１の実施形態〜第４の実施形態と同様だが、サンプリングＦ／Ｆ５０２およびデューティ比カウンタ５０３のサンプリングクロックがリングオシレータ４６０から供給される点で、第１の実施形態〜第３の実施形態と異なり、第４の実施形態と同様である。
第５の実施形態による測定中の信号波形を図２２に示す。周波数カウンタ５０４は測定時間中のリングオシレータのパルス数をカウントすることでリングオシレータの発振周波数を測定する。デューティ比カウンタはリングオシレータのパルス立ち上がり時にバッファライン出力がＨであった回数をカウントしているため、デューティ比カウンタのカウント結果をＮＤ、周波数カウンタのカウント結果をＮＳとすると、第１の実施形態と同様に、周波数Ｆとデューティ比Ｄは、上記の数式１、２のように求められる。
周波数Ｆとデューティ比ＤとからＰＭＯＳトランジスタの電流ＩｄｒＰおよびＮＭＯＳトランジスタの電流ＩｄｒＮを求める方法は第１の実施形態等と同様である。
上記のように、第５の実施形態の構成によっても、第１の実施形態〜第４の実施形態と同様に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの特性ばらつきを別々に推定するためのパラメータとして周期パルスのデューティー比及び周波数を得ることができる。
また、第５の実施形態の構成を導入するメリットとして、第３の実施形態と同様に、ＰＭＯＳトランジスタの特性とＮＭＯＳトランジスタの特性との違いをより精密に測定できることが挙げられる。外部クロックの周期をＴＣＬＫとし、そのデューティ比を５０％とおくと、バッファラインによるデューティ比変化は図２３のように表される。すなわち、外部クロックはＴＣＬＫ／２毎に立ち上がりと立ち下がりとが交互に来るが、段数ＫＬのバッファラインを通ることにより、立ち上がりは時間ＫＬｔｒｉｓｅだけ遅れ、立ち下がりは時間ＫＬｔｆａｌｌだけ遅れることにより、その結果、デューティ比は以下の数式８で表される値になる。
Ｄ＝１／２＋ＫＬ（ｔｆａｌｌ−ｔｒｉｓｅ）／ＴＣＬＫ・・・数式８
段数ＫＬが多いほど精度よくＰＭＯＳとＮＭＯＳの特性差を測定できるが、デューティ比は１００％未満でなければ測定できないので、段数ＫＬは以下の数式９で示されるような上限値を持つ。
ＫＬ＜ＴＣＬＫ／｛２（ｔｆａｌｌ−ｔｒｉｓｅ）｝・・・数式９
数式９をみると、バッファラインに入力されるクロックの周期ＴＣＬＫが長ければ長いほど段数ＫＬの値を大きくできることが分かる。
しかし、バッファラインに入力する周期パルスを第１の実施形態〜第４の実施形態のように測定回路内部でリングオシレータにより生成すると、長い周期にするためにはリングオシレータの段数が大きくなり、回路面積が増大してしまう。そこで、同一集積回路上で使用されている周期の長いクロック信号を外部から持ってくることで、面積増大を抑えつつＰＭＯＳトランジスタとＮＭＯＳトランジスタとの特性差を精度よく測定することができる。
【００８１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８２】
１  半導体集積回路、１０、２１０  被測定部、２０、４２０  第１の測定部、３０、４３０  第２の測定部、１００、２００、４００  測定回路、１０１、２０１、３０１、４６０  リングオシレータ、１０２、４０２  サンプリングフリップフロップ、１０３  デューティー比カウンタ、１０４  周波数カウンタ、１０５  バッファライン、１０６  ＮＡＮＤ回路、  １０７、１０７−１〜１０７−Ｋ、２０８−１〜２０８−ＫＲ  遅延バッファ、  １１１、１１１ｉ、１１１ｊ、１１１ｋ、１１１ｐ、１２１−１〜１２１−３  ＰＭＯＳトランジスタ、１１２、１１２ｉ、１１２ｊ、１２２−１〜１２２−３  ＮＭＯＳトランジスタ、１４１  切替ブロック、１４２  クロック生成部、１４３  コントローラ、１４４  推定部、１４５  補正部、１５０  測定ブロック、３０９  ＡＮＤ回路、４１３  Ｈレベルカウンタ、４１４  Ｌレベルカウンタ、ＩＮＶ１、ＩＮＶ１ｉ、ＩＮＶ１ｊ、ＩＮＶ１ｋ、ＩＮＶ１ｐ、ＩＮＶ１ｑ  前段インバータ部、ＩＮＶ２、ＩＮＶ２ｉ、ＩＮＶ２ｊ、ＩＮＶ２ｋ、ＩＮＶ２ｐ、ＩＮＶ２ｑ  後段インバータ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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