(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと前記メモリセルアレイに接続される周辺回路を有する半導体装置において、
前記メモリセルは、
フローティングゲートとコントロールゲートの双方を共有するフローティングゲート第１導電型ＭＯＳトランジスタとフローティングゲート第２導電型ＭＯＳトランジスタを有し、前記フローティングゲート第１導電型ＭＯＳトランジスタと前記フローティングゲート第２導電型ＭＯＳトランジスタの互いのドレインを配線ノードを介して接続したＣＭＯＳトランジスタと、
一方が前記配線ノードに接続され、他方がビット線に接続されるソース／ドレインと、ワード線に接続されるゲートを有する選択トランジスタと、
前記フローティングゲート第１導電型ＭＯＳトランジスタのソースに接続される第１電源線と、
前記フローティングゲート第２導電型ＭＯＳトランジスタのソースに接続される第２電源線と、を有し、
前記周辺回路は、
前記メモリセルに蓄積されたデータの読み出し処理において、選択、非選択にかかわらずに前記複数のメモリセルの前記第１電源線と前記第２電源線に電源電圧と接地電圧を印加する電源線制御回路と、
前記データの前記読み出し処理において、前記選択、前記非選択にかかわらずに、前記複数のメモリセルの前記ビット線に前記電源電圧と前記接地電圧の中間の電圧を印加するビット線制御回路と、
前記データの前記読み出し処理において、前記選択、前記非選択にかかわらずに、前記複数のメモリセルの前記コントロールゲートにゼロボルトを印加するコントロールゲート線制御回路と、
前記データの前記読み出し処理において、前記ワード線を介し、前記選択された前記メモリセルの前記選択トランジスタの前記ゲートにオン電圧を印加し、前記非選択の前記メモリセルの前記選択トランジスタの前記ゲートにオフ電圧を印加するワード線制御回路と、
前記データの前記読み出し処理において、前記電源電圧と前記接地電圧の中間の電圧であるリファレンス電圧と前記選択された前記メモリセルの前記ビット線の電圧の変化とを比較し、前記選択の前記メモリセルのデータを読み出すセンスアンプと、
を有する半導体装置。
【請求項２】
前記フローティングゲートに電荷が注入された状態では、前記フローティングゲート第１導電型ＭＯＳトランジスタはディプレション型となり、前記フローティングゲート第２導電型ＭＯＳトランジスタはエンハンス型となり、
前記フローティングゲートから電荷が抜かれた状態では、前記フローティングゲート第１導電型ＭＯＳトランジスタはエンハンス型となり、前記フローティングゲート第２導電型ＭＯＳトランジスタはディプレション型となる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フローティングゲート第１導電型ＭＯＳトランジスタの前記ソースと前記ドレインは、半導体基板に形成される第２導電型ウエル内の第１チャネル領域の両側に形成され、
前記フローティングゲート第２導電型ＭＯＳトランジスタの前記ソースと前記ドレインは、前記半導体基板に形成される第１導電型ウエル内の第２チャネル領域の両側に形成され、
前記フローティングゲートは、前記第２導電型ウエルと前記第１導電型ウエルの間に形成される素子分離絶縁層を跨いで、前記第１チャネル領域と前記第２チャネル領域の上方に形成され、
前記コントロールゲートは、前記フローティングゲートの上に中間絶縁膜を介して形成され、
前記選択トランジスタの前記ソース／ドレインは、前記第１導電型ウエル内の第３チャネル領域の両側に形成され、
前記選択トランジスタの前記ゲートは、前記半導体基板の上方に形成される前記ワード線の一部を兼用して形成される
ことを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記選択トランジスタの前記ソース／ドレインの一方と前記フローティングゲート第２導電型ＭＯＳトランジスタの前記ドレインは、前記第１導電型ウエル内の同じ第２導電型不純物領域から形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板内の前記第１導電型ウエルと前記第２導電型ウエルは、それぞれ素子分離絶縁層を介して２つずつ横方向に交互に分離して形成され、隣接する前記第１導電型ウエルのそれぞれの中に形成される隣接する前記フローティングゲート第２導電型ＭＯＳトランジスのそれぞれの前記ソースは、前記半導体基板の上方に形成される同じ前記第２電源線に接続されることを特徴とする請求項３又は請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ガソリンエンジン搭載の自動車に使用されるＭＰＵ（マイコン）では、クルマの基本動作の制御だけを考慮すると、ＭＣＵに混載されるフラッシュメモリの容量は小さくてもよい。しかし、ＧＰＳを使用するマルチメディアや電気自動車のためにはＭＰＵに例えば約１００ＭＨｚ以上の高いデータ処理動作が要求され、さらにバッテリーの電力を抑制するためにＭＰＵの低消費電力化が重要視される。高速データ処理に対する要求は、カーナビなどのマルチメディアが発展するにつれてさらに高くなっている。
【０００３】
しかし、現在では、ＭＰＵの一定の動作周波数、例えば約１００ＭＨｚを超える周波数帯域において、高速性と低消費電流を両立するフラッシュメモリは存在しない。このため、ＭＰＵの動作周波数にフラッシュメモリの動作周波数が同期できないといった問題が生じ、より高速動作のＭＰＵの要求には対応できない。そこで、そのような周波数帯域に対応できる不揮発性メモリが検討されている。
【０００４】
ところで、フラッシュメモリは選択トランジスタとメモリトランジスタを有し、メモリトランジスタとして例えばフローティングゲートＭＯＳトランジスタが使用される。フローティングゲートＭＯＳトランジスタは、半導体基板内のソース領域とドレイン領域に挟まれるチャネル領域の上に、絶縁膜、フローティングゲート、絶縁膜、コントロールゲートを順に形成した構造を有している。
【０００５】
また、ｐ型フローティングゲートＭＯＳトランジスタとｎ型フローティングゲートＭＯＳトランジスタを有するインバータを含むメモリ素子も知られている。この場合、ｐ型とｎ型のそれぞれのフローティングゲートは孤立して形成される。
【０００６】
また、フローティングゲートとコントロールゲートを共有するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを有する不揮発性セルが知られている。この場合、ｎチャネルＭＯＳトランジスタが書き込みに用いられ、そして、ｐチャネルＭＯＳトランジスタが読み出しに用いられる。
【０００７】
なお、フローティングゲートとコントロールゲートを共有するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタを有する回路は、メモリとしてではなく、ラッチ形センス回路のインバータとして使用されることが知られている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平０６−９７４５３号公報
【特許文献２】特開２００５−５３２６８４号公報
【特許文献３】特開２０００−０１１６７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、メモリトランジスタとしてフローティングゲートＭＯＳトランジスタを使用し、選択トランジスタとしてＭＯＳトランジスタを使用する構造のメモリセルにおいて、ＣＰＵの動作に同期できる程度の高速動作を実現したいという課題がある。例えば、メモ
リセルの高速動作を実現するために、プリチャージ時間やウエイト時間等の短縮化が望まれる。
【００１０】
本発明の目的は、メモリセルの動作を従来よりも高速化することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本実施形態の１つの観点によれば、複数のメモリセルを有するメモリセルアレイと前記メモリセルアレイに接続される周辺回路を有する半導体装置において、前記メモリセルは、フローティングゲートとコントロールゲートの双方を共有するフローティングゲート第１導電型ＭＯＳトランジスタとフローティングゲート第２導電型ＭＯＳトランジスタを有し、前記フローティングゲート第１導電型ＭＯＳトランジスタと前記フローティングゲート第２導電型ＭＯＳトランジスタの互いのドレインを配線ノードを介して接続したＣＭＯＳトランジスタと、一方が前記配線ノードに接続され、他方がビット線に接続されるソース／ドレインと、ワード線に接続されるゲートを有する選択トランジスタと、前記フローティングゲート第１導電型ＭＯＳトランジスタのソースに接続される第１電源線と、前記フローティングゲート第２導電型ＭＯＳトランジスタのソースに接続される第２電源線と、を有し、前記周辺回路は、前記メモリセルに蓄積されたデータの読み出し処理において、選択、非選択にかかわらずに前記複数のメモリセルの前記第１電源線と前記第２電源線に電源電圧と接地電圧を印加する電源線制御回路と、前記データの前記読み出し処理において、前記選択、前記非選択にかかわらずに、前記複数のメモリセルの前記ビット線に前記電源電圧と前記接地電圧の中間の電圧を印加するビット線制御回路と、前記データの前記読み出し処理において、前記選択、前記非選択にかかわらずに、前記複数のメモリセルの前記コントロールゲートにゼロボルトを印加するコントロールゲート線制御回路と、前記データの前記読み出し処理において、前記ワード線を介し、前記選択された前記メモリセルの前記選択トランジスタの前記ゲートにオン電圧を印加し、前記非選択の前記メモリセルの前記選択トランジスタの前記ゲートにオフ電圧を印加するワード線制御回路と、前記データの前記読み出し処理において、前記電源電圧と前記接地電圧の中間の電圧であるリファレンス電圧と前記選択された前記メモリセルの前記ビット線の電圧の変化とを比較し、前記選択の前記メモリセルのデータを読み出すセンスアンプと、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。
【発明の効果】
【００１２】
本実施形態によれば、メモリセルの読み出し速度が向上する。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施形態に係る半導体装置におけるメモリセルアレイ及び周辺回路のブロック図である。
【図２】図２は、実施形態に係る半導体装置におけるメモリセルアレイの回路図である。
【図３】図３は、実施形態に係る半導体装置におけるメモリセルの回路図である。
【図４】図４は、実施形態に係る半導体装置におけるメモリセルのメモリ部に使用されるフローティングＭＯＳトランジスタのゲート電圧とドレイン電流の関係を示す特性図である。
【図５】図５は、実施形態に係る半導体装置におけるメモリセルの読み出し前後のビット線の電圧の変化を示すタイミングチャートである。
【図６】図６Ａは、メモリセルの比較例を示す回路図、図６Ｂは、メモリセルの比較例における読み出し前後のビット線の電圧の変化を示すタイミングチャートである。
【図７】図７は、実施形態に係る半導体装置におけるメモリセルと図６Ａに示す比較例のそれぞれの読み出し処理を比較するブロック図である。
【図８】図８は、実施形態に係る半導体装置における周辺回路の一例を示す回路図である。
【図９】図９は、図８に示す回路図における電圧の時間的変化を示すタイミングチャートである。
【図１０Ａ】図１０Ａ〜図１０Ｄは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す平面図である。
【図１０Ｅ】図１０Ｅ〜図１０Ｈは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す平面図である。
【図１１】図１１Ａ〜図１１Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図１２】図１２Ａ〜図１２Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図１３】図１３Ａ〜図１３Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図１４】図１４Ａ〜図１４Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図１５】図１５Ａ〜図１５Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図１６】図１６Ａ〜図１６Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図１７】図１７Ａ〜図１７Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図１８】図１８Ａ〜図１８Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図１９】図１９Ａ〜図１９Ｃは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図２０】図２０Ａ、図２０Ｂは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図２１】図２１Ａ、図２１Ｂは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図２２】図２２Ａ、図２２Ｂは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部を示す断面図である。
【図２３】図２３Ａ、図２３Ｂは、第１実施形態に係る半導体装置におけるメモリセルアレイの形成工程の一部、特にワード線の一層目の端部構造の形成工程を示す断面図である。
【図２４】図２４Ａは、第２実施形態に係る半導体装置におけるメモリセルアレイの素子分離絶縁層の形成後の平面図、図２４Ｂは、第２実施形態に係る半導体装置におけるメモリセルアレイの基本配線を形成した後の状態を示す平面図である。
【図２５】図２５は、第２実施形態に係る半導体装置におけるメモリセルアレイの断面図である。
【図２６】図２６Ａは、第３実施形態に係る半導体装置におけるメモリセルアレイのワード線、コントロールゲート線の形成後の状態を示す平面図、図２６Ｂは、第３実施形態に係る半導体装置におけるメモリセルアレイのビット線、電源線の形成後の状態を示す平面図である。
【発明を実施するための形態】
【００１４】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１５】
（第１の実施の形態）
図１は、本発明の第１実施形態に係る半導体装置におけるフラッシュメモリの回路ブロック図である。
図１において、フラッシュメモリ１は、メモリセルアレイ２を有し、さらに周辺回路として、ビット線（ＢＬ）制御回路３、センスアンプ４、ワード線（ＷＬ）制御回路５、コントロールゲート（ＣＧ）線制御回路６、電源線制御回路７、Ｐ・Ｎウエル電圧制御回路８等を有している。それらの制御回路３、５〜８、センスアンプ４による処理は、プログラムに基づいてＣＰＵにより行われる。センスアンプ４は、アドレス信号やビット線ＢＬを通るメモリデータを検出して、ビット線ＢＬの電圧とリファレンス電圧との差を増幅する構造を有している。
【００１６】
メモリセルアレイ２は、センスアンプ４及びビット線制御回路３に接続される複数のビ
ット線ＢＬと、ワード線制御回路５に接続される複数のワード線ＷＬと、コントロールゲート線制御回路６に接続される複数のコントロールゲート線ＣＧＬを有している。さらに、メモリセルアレイ２は、電源線制御回路７に接続される後述する複数のｐ側電源線ＶｐＬとｎ側電源線ＶｎＬと、Ｐ・Ｎウエル電圧制御回路８に接続されて半導体基板内のＰウエル、Ｎウエルの電圧を制御するためのウエル配線ＰＮＬを有している。
【００１７】
ビット線ＢＬとｐ側電源線ＶｐＬとｎ側電源線ＶｎＬとは、実質的に同じ方向であってワード線ＷＬに交差する方向に延在している。また、ワード線ＷＬとコントロールゲート線ＣＧＬは、ビット線ＢＬと交差する方向に延在している。
【００１８】
メモリセルアレイ２の書き込み時、読み出し時、消去時において、ワード線ＷＬの信号はワード線制御回路５により制御され、ビット線ＢＬの信号はビット線制御回路３により制御される。また、ｐ側電源線ＶｐＬ、ｎ側電源線ＶｎＬの電圧は、電源線制御回路７により制御される。それらの信号制御の具体例については後述する。
【００１９】
メモリセルアレイ２内は、図２に例示するように、マトリクス状に配置した複数のメモリセルＭＣを有している。メモリセルＭＣは、例えば、同一行方向（図中Ｘ方向）にｎ個（ｎ：自然数）、同一列方向（図中Ｙ方向）にｍ個（ｍ：自然数）で配置されている。
【００２０】
メモリセルアレイＭＣは、１つの選択トランジスタＳＴと１つのメモリ部ＭＴを有している。また、メモリセルアレイＭＣは行方向（Ｘ方向）に２つで１組となり、各組内の２つのメモリセルアレイＭＣはＸ方向に線対称な形状となり、各組の選択トランジスタＳＴ同士は互いに１つソース／ドレイン領域を共有し、そこにはビット線ＢＬが接続される。
【００２１】
選択トランジスタＳＴとして、半導体基板のＰウエル領域IIに図３に例示するようなｎ型ＭＯＳトランジスタ１１が形成されている。また、メモリ部ＭＴとして、図３に例示するように、ＣＭＯＳ型のインバータ１２が形成されている。インバータ１２は、フローティングゲートｐ型ＭＯＳトランジスタ１３とフローティングゲートｎ型ＭＯＳトランジスタ１４を有している。
【００２２】
フローティングゲートｐ型ＭＯＳトランジスタ１３は、半導体基板のうち図２に示すようなＮウエル領域Ｉに形成されるチャネル領域と、その両側に形成されるソース領域１３ｓ、ドレイン領域１３ｄとを有している。また、フローティングゲートｎ型ＭＯＳトランジスタ１４は、半導体基板のうち図２に示すようなＰウエル領域IIに形成されるチャネル領域と、その両側に形成されるソース領域１４ｓ、ドレイン領域１４ｄとを有している。
【００２３】
それらのチャネル領域の上には、ゲート絶縁膜を介して共有するフローティングゲートＦＧが形成されている。また、フローティングゲートＦＧの上には中間絶縁膜を介してコントロールゲートＣＧが形成されている。即ち、フローティングゲートＦＧ及びコントロールゲートＣＧは、フローティングゲートｐ型ＭＯＳトランジスタ１３とフローティングゲートｎ型ＭＯＳトランジスタ１４により共有されている。コントロールゲートＣＧは、ＣＭＯＳインバータ１２の入力ノードとなり、コントロールゲート線ＣＧＬを介してＣＧ制御回路６に接続されている。
【００２４】
図３に例示するように、フローティングゲートｐ型ＭＯＳトランジスタ１３のソース領域１３ｓはｐ側電源線ＶｐＬに接続され、また、フローティングゲートｎ型ＭＯＳトランジスタ１４のソース領域１４ｓはｎ側電源線ＶｎＬに接続されている。フローティングゲートｐ型ＭＯＳトランジスタ１３とフローティングゲートｎ型ＭＯＳトランジスタ１４のそれぞれのドレイン領域１３ｄ、１４ｄは配線を介して互いに接続されている。それらのドレイン領域１３ｄ、１４ｄを接続する配線は、ＣＭＯＳインバータ１２の出力ノード１
５となる。
【００２５】
出力ノード１５は、選択トランジスタＳＴであるｎ型ＭＯＳトランジスタ１１における一対のソース／ドレイン領域１１ａ、１１ｂのうちの一方に接続されている。さらに、他方のソース／ドレイン領域１１ａは、ビット線ＢＬに接続されている。
【００２６】
フローティングゲートｐ型ＭＯＳトランジスタ１３は、図４に例示するように、フローティングゲートＦＧが消去された状態でエンハンス型となり、フローティングゲートＦＧが書き込みされた状態でディプレッション型となる構造を有している。また、フローティングゲートｎ型ＭＯＳトランジスタ１４は、フローティングゲートＦＧが消去の状態でディプレッション型となり、フローティングゲートＦＧが書き込みされた状態でエンハンス型となる構造を有している。
【００２７】
選択されたフローティングゲートＦＧへの書き込みは、選択されたメモリセルＭＣの書き込みであり、次の表１に例示するように電圧を制御して行われる。即ち、書き込みされるメモリセルＭＣに接続されたコントロールゲート線ＣＧＬに正電圧である９Ｖを印加し、ｐ側電源線ＶｐＬに負電圧である−６Ｖを印加する。これにより、フローティングゲートｐ型ＭＯＳトランジスタ１３のソース領域１３ｓは、電圧の関係でドレインとして機能し、このドレイン側で電子を発生させてフローティングゲートＦＧに電子を注入する。電子の発生は、バンド間トンネリング、アバランシェ現象のいずれを使用してもよい。なお、表に示すフローティングは、配線に外部からなんらの電圧を加えない状態である。
【表１】
0005817459.tif 000002
【００２８】
書き込み時に選択されないメモリセルＭＣに接続される配線は、表２に示すように電圧が制御される。即ち、書き込みされないメモリセルＭＣにおいて、コントロールゲート線ＣＧＬに９Ｖが印加される場合には、ｐ側電源線ＶｐＬには０Ｖの電圧が印加される。または、ｐ側電源線ＶｐＬに−６Ｖの電圧が印加される場合には、コントロールゲート線ＣＧＬに０Ｖが印加される。その他の配線は、全てのメモリセルＭＣにおいて同じ電圧に制御される。
【表２】
0005817459.tif 000003
【００２９】
また、全てのメモリセルＭＣのデータの消去は表３に例示するような電圧制御により一括して行われる。即ち、コントロールゲートＣＧに負電圧、例えば−９Ｖを印加し、また、Ｎウエル領域Ｉ、Ｐウエル領域IIにそれぞれ正電圧、例えば９Ｖを印加する。また、ワード線ＷＬ、ビット線ＢＬ、ｐ側電源線ＶｐＬ、ｎ側電源線ＶｎＬはそれぞれフローティング状態とする。これにより、ファウラー・ ノルドハイム（ＦＮ）トンネリングによりフローティングゲートＦＧからＰウエル領域IIに電子が引き抜かれ、消去される。
【表３】
0005817459.tif 000004
【００３０】
メモリセルのＭＣのデータの読み出しは表４に例示するような電圧制御により行われる。読み出しは、センスアンプ４により列毎に行われる。即ち、待機状態から読み出しモードに変わった時にビット線ＢＬには電源電圧の半分の大きさの電圧Ｖｃｃ／２が印加され、ｐ側電源線ＶｐＬに電源電圧Ｖｃｃが印加される。さらに、コントロールゲートＣＧは０Ｖに固定され、ｎ側電源線ＶｎＬは接地される。
【表４】
0005817459.tif 000005
【表５】
0005817459.tif 000006
【００３１】
表４、表５に示す読み出しモードの場合には、例えば、全てのｐ側電源線ＶｐＬに電源電圧のＶｃｃ、例えば１．８Ｖが印加され、また、全てのコントロールゲートＣＧが０Ｖに固定され、ｎ側電源線ＶｎＬが接地電位ＧＮＤに固定される。また、ビット線ＢＬに電源電圧Ｖｃｃ／２が印加される。読み出しのアドレスが確定すると、列毎のメモリセルＭＣを同時にセンスアンプ４が読み出し、選択されたアドレスのワード線ＷＬに接続される選択トランジスタＭＴのｎ型ＭＯＳトランジスタ１４のゲートに閾値以上の電圧Ｖｐｐが印加される。電圧Ｖｐｐは、電圧Ｖｃｃを昇圧した電圧、例えば２．５Ｖである。
【００３２】
選択されたメモリセルＭＣに接続されるビット線ＢＬの読み出し動作時の電圧の変化を図５に例示する。図５において、ワード線ＷＬを介して選択トランジスタＳＴをオンすると、ビット線ＢＬの電圧変化が安定するまでのウエイト（待機）時間が経過する。その間に、ビット線ＢＬの電圧が電源電圧Ｖｃｃ又は接地電圧に向かって変化する。
【００３３】
ビット線ＢＬが電源電圧Ｖｃｃに向かう場合というのは、データ書き込みによりインバータ１２のフローティングゲートＦＧに多くの電子が注入され、電子が蓄積された状態である。その状態では、図４に示したように、インバータ１２のフローティングゲートｐ型ＭＯＳトランジスタ１３がディプレションになり、フローティングゲートｎ型ＭＯＳトランジスタ１４がエンハンスになる。従って、コントロールゲートＣＧの電圧が０Ｖの状態で、フローティングゲートｐ型ＭＯＳトランジスタ１３がオンし、ｐ側電源線ＶｐＬの電圧Ｖｃｃがインバータ１２の出力ノード１５の電圧となる。
【００３４】
また、ビット線ＢＬが接地電圧ＧＮＤに向かう場合というのは、データ消去状態のイン
バータ１２のフローティングゲートＦＧの蓄積電子が少ない状態である。即ち、図４に示したように、インバータ１２のフローティングゲートｐ型ＭＯＳトランジスタ１３がエンハンスになり、フローティングゲートｎ型トランジスタ１４がディプレションになる。従って、コントロールゲートＣＧに電圧が印加されない状態で、フローティングゲートｎ型ＭＯＳトランジスタ１４がオンし、ｎ側電源線ＶｎＬの接地電圧ＧＮＤがインバータ１２の出力ノード１５の電圧となる。
【００３５】
そして、ウエイト（待機）時間が経過した時点で、センスアンプ４は、選択されたメモリセルＭＣの電圧をリファレンス電圧、例えば電源電圧Ｖｃｃの１／２と比較する。この比較により、ビット線ＢＬの電圧がリファレンス電圧Ｖｃｃ／２よりも高い場合には、メモリセルＭＣにデータが書き込まれた状態、例えば「１」であるとセンスアンプ４は判断する。また、ビット線ＢＬの電圧がリファレンス電圧Ｖｃｃ／２よりも低い場合には、メモリセルＭＣのデータが消去された状態、例えば「０」であるとセンスアンプ４は判断する。
【００３６】
比較例として、図６Ａに例示するように、選択トランジスタ９１に接続されるメモリ部ＭＴとして１つのフローティングゲートｎ型ＭＯＳトランジスタ９２だけを使用する回路の読み出しを説明する。この比較例では、図６Ｂに例示するように、アドレス確定時に、電圧が０Ｖの状態のビット線ＢＬに電源電圧Ｖｃｃを印加することになるので、ビット線ＢＬの電圧が安定するまでの時間、即ちプリチャージ時間が必要となる。さらに、プリチャージ時間が経過した時点で、ワード線ＷＬに電圧Ｖｐｐを印加して選択トランジスタ９１をオンすると、フローティングゲートｎ型ＭＯＳトランジスタ９２のフローティングゲートＦＧが消去状態を保持している場合には、選択トランジスタ９１とフローティングゲートｎ型ＭＯＳトランジスタ９２に電流が流れる。
【００３７】
これにより、ビット線ＢＬの電圧が低下し、ビット線ＢＬの電圧の変化が安定した時点でセンスアンプ４がビット線ＢＬの電圧とリファレンス電圧、例えば電圧Ｖｃｃ／２を比較することになる。消去状態の場合には、図６Ｂに示すようにビット線ＢＬが変化する電圧値が大きいので、センスアンプ４による読み出しまでのウエイト時間は、図５のウエイト時間よりも長くなる。
【００３８】
従って、図３と図６Ａに示したそれぞれのメモリセルを比較すると、図７に示すように、本実施形態ではプリチャージ時間が不要となり、ウエイト時間が短くなるので、比較例に比べてメモリ読み出しの動作時間が短縮される。また、消去状態のメモリセルの電圧変化を比較すると、図５に示す本実施形態の方が図６Ｂに示す比較例よりも小さいので、これに伴ってビット線ＢＬに流れる電流低下値も小さくなる。さらに、本実施形態のメモリセルＭＣによれば、読み出し時にビット線ＢＬに印加するプリチャージが不要になるので、本実施形態のビット線ＢＬの放充電流量が小さくなる。これらにより、図３に示す本実施形態のメモリセルＭＣは、図６Ａに示す比較例よりも消費電流が小さくなり、ＣＰＵに対する動作周波数の制限を緩和することができる。
【００３９】
図８は、図１に示した電源線制御回路７におけるｐ側電源線ＶｐＬの電圧を制御する電圧制御回路を示し、特に上記の書き込み方式を実現するための制御回路を示している。
【００４０】
図８の回路Ａにおいて、符号Ｑ１は、高耐圧のｎ型ＭＯＳトランジスタであって、トリプルウェル上に設置されたものである。符号Ｑ２は、高耐圧のｐ型ＭＯＳトランジスタである。Ｐ１は、回路Ｂから出力される電圧が印加される端子である、符号Ｐ２は、ｎ型ＭＯＳトランジスタＱ１のドレインに電圧を印加する端子である。符号Ｐ３は、ｐ型ＭＯＳトランジスタＱ２のドレインに電圧を印加する端子である。
【００４１】
書き込み時には、端子Ｐ２に例えば−６Ｖが印加され、端子Ｐ３は０Ｖにされる。１つのｐ側電源線ＶｐＬを選択する時は、その系統の端子Ｐ１に０Ｖが印加される。すると、その系統に接続されるｎ型ＭＯＳトランジスタＱ１がオン状態となるので、ｐ側電源線ＶｐＬには−６Ｖが出力される。この場合、ｐ型ＭＯＳトランジスタＱ２はオフ状態となる。
【００４２】
選択されないｐ側電源線ＶｐＬでは、その系統の端子Ｐ１に−６Ｖが印加される。すると、その系統に接続されるｎ型ＭＯＳトランジスタＱ１がオフ状態となる。一方、ｐ型ＭＯＳトランジスタＱ２はオン状態となるので、ｐ側電源線ＶｐＬは０Ｖとなる。
【００４３】
消去時には、全ての端子Ｐ１、Ｐ２、Ｐ３は０Ｖに設定される、この結果、ｐ側電源線ＶｐＬはフローティング状態となる。読み出し時には、端子Ｐ３に電源電圧Ｖｃｃが印加され、その他の端子は０Ｖに設定される。この結果、ｐ側電源線ＶｐＬには電源電圧Ｖｃｃが出力される。
【００４４】
回路Ｂは、デコーダＤの出力信号と書き込み信号ＷＲが入力するナンド回路Ｄｎａ２と、ナンド回路Ｄｎａ２の出力端に直列に接続されるインバータ回路Ｄｎｏ２を有している。回路Ｂにおいて書き込み時には、デコーダＤは選択アドレスに対して出力端子の電圧Ｎ１を高レベル、例えば０Ｖとし、非選択アドレスに対して電圧Ｎ１を低レベル、例えば−６Ｖとする。選択アドレスにおいて、書き込み信号ＷＲが高レベルに設定されると、その期間の間、端子Ｐ１には０Ｖが出力される。これを受けて回路Ａは、選択されたアドレスのｐ側電源線ＶｐＬに書き込み電圧、例えば−６Ｖを印加する。非選択アドレスにおいては、書き込み信号ＷＲに関わらず、端子Ｐ１には常に−６Ｖが出力される。これを受けて回路Ａは、非選択アドレスのｐ側電源線ＶｐＬに０Ｖを印加する。なお、デコーダＤにおいて、ナンド回路Ｄｎａ１の出力にはノット回路Ｄｎｏ１が直列に接続され、インバータ回路Ｄｎｏ１がデコーダＤの出力となっている。
【００４５】
以上のような書き込み時のタイミングチャートは、例えば図９に示すようになる。また、書き込み、消去、読み出し時における端子Ｐ１、Ｐ２、Ｐ３、ｐ側電源線ＶｐＬのそれぞれの電圧の関係は表６に示すようになる。
【表６】
0005817459.tif 000007
【００４６】
なお、デコーダＤや書き込み信号ＷＲの電圧の振幅において、高レベルは０Ｖ、低レベルは−６Ｖに限られるものではない。また、電圧Ｖｃｃで動作するデコーダＤを用いると、ｐ側電源線ＶｐＬには負電圧を適時印加することができる。
【００４７】
次に、半導体装置におけるメモリセルＭＣの構造とその製造方法を説明する。
図１０Ａ〜図１０Ｈは、図１、図３に示すメモリセルアレイ４の製造工程を例示する平面図である。また、図１１Ａ、図１２Ａ、…図２０Ａ、図２２Ａは、メモリセルアレイ４の製造工程を例示する断面図であって、図１０ＡのVI−VI線から見た断面図、図１１Ｂ、図１２Ｂ、…図１９Ｂ、図２２Ｂと図２１Ａは、メモリセルアレイ４の製造工程を例示す
る断面図であって、図１０ＡのVII-VII 線から見た断面図である。また、図１１Ｃ、図１２Ｃ、…図１９Ｃと図２１Ｂは、メモリセルアレイ４の製造工程を例示する断面図であって、図１０ＡのVIII-VIII 線から見た断面図である。図２０Ｂは、フローティングゲート
【００４８】
次に、図１１Ａ、図１１Ｂ、図１１Ｃに例示する構造を形成するまでの工程について説明する。まず、半導体基板としてシリコン基板２１の上にシリコン酸化膜２２、シリコン窒化膜２３を順に形成する。
【００４９】
その後に、トランジスタが形成される複数のストライプ状活性領域の間の素子分離領域に開口部を有するレジストパターン（不図示）をシリコン窒化膜２３上に形成する。続いて、レジストパターン（不図示）の開口部を通して、シリコン窒化膜２３及びシリコン酸化膜２２をエッチングする。これにより、シリコン酸化膜２２、シリコン窒化膜２３のうち素子分離領域には開口部２３ａが形成される。続いて、開口部２３ａを通してシリコン基板２１をエッチングし、素子分離溝２１ｕを形成する。その後に、素子分離用溝２１ｕ内面を熱酸化して薄いシリコン酸化膜（不図示）を形成する。
【００５０】
さらに、シリコン窒化膜２３の上と素子分離用溝２１ｕの中にシリコン酸化膜を高密度プラズマＣＶＤ法により形成する。シリコン酸化膜は、素子分離用溝２１ｕ内を完全に埋め込む厚さに形成する。続いて、化学機械研磨（ＣＭＰ）法により、シリコン窒化膜２３上のシリコン酸化膜を除去するとともに、素子分離用溝２１ｕ内に残されたシリコン酸化膜の上面を平坦化する。この場合、シリコン窒化膜２３は研磨ストッパーとして機能する。これにより、素子分離用溝２１ｕ内とその上に残されたシリコン酸化膜を、素子分離絶縁層であるシャロー・トレンチ・アイソレーション（ＳＴＩ）２４として使用する。なお、素子分離絶縁層は、ＬＯＳＣＯＳ法により形成されてもよい。
【００５１】
その後に、ＳＴＩ２４であるシリコン酸化膜をアニールして緻密化する。そのアニールの後に、リン酸ボイルによりシリコン窒化膜２３を除去する。さらに、シリコン基板２１表面に最初に形成したシリコン酸化膜２２をフッ酸により除去する。
【００５２】
次に、図１０Ａ、図１２Ａ、図１２Ｂ及び図１２Ｃに示す構造を形成するまでの工程を説明する。
まず、シリコン基板２１の表面を熱酸化することにより、その表面に犠牲酸化膜２５を例えば１０ｎｍの厚さに形成する。続いて、シリコン基板２１のうち図２に示すメモリセルアレイ４が形成される領域に、ヒ素（Ａｓ）、燐（Ｐ）等のｎ型不純物をイオン注入することにより、ＳＴＩ２４より深い領域に埋込Ｎウエル２６を形成する。
【００５３】
続いて、シリコン基板２１内で、横方向にＳＴＩ２４を介して配置される複数のストライプ状活性領域に交互にＮウエル２７とＰウエル２８を形成する。Ｎウエル２７とＰウエル２８は、埋込Ｎウエル２５の上に形成される。Ｎウエル２７は、ｎ型不純物のイオン注入により形成され、また、Ｐウエル２８は、ホウ素（Ｂ）のようなｐ型不純物のイオン注入により形成される。メモリセルアレイ２の端部でＰウエル２８はＮウエル２７によって囲まれる構造を有している。また、シリコン基板２１の周辺回路領域（不図示）にもＮウエル、Ｐウエルが形成され、それらのＮ、ＰウエルにはＭＯＳトランジスタが形成されるが、それらの詳細は省略する。
【００５４】
Ｎウエル２７は図２に示すＮウエル領域Ｉに対応し、そこにはフローティングゲートｐ型ＭＯＳトランジスタ１３が形成される。また、Ｐウエル２８は図２に示すＰウエル領域IIに対応し、そこにはフローティングゲートｎ型ＭＯＳトランジスタ１４とｎ型ＭＯＳトランジスタ１１が形成される。
【００５５】
なお、ｎ型不純物を注入する際にはｎ型不純物注入領域以外の領域をレジストパターンにより覆い、また、ｐ型不純物を注入する際には、ｐ型不純物注入領域以外の領域をレジストパターンにより覆う。このような不純物イオンの打ち分けにレジストパターンを使用することついては、以下のイオン注入時でも同様である。
【００５６】
次に、図１３Ａ、図１３Ｂ及び図１３Ｃに例示する構造を形成するまでの工程を説明する。
まず、犠牲酸化膜２５をフッ酸により除去し、その後に、シリコン基板２１の表面を熱酸化し、シリコン酸化膜２９をトンネル絶縁膜２９ａ又はゲート絶縁膜２９ｂとして約１０ｎｍの厚さに形成する。続いて、シリコン酸化膜２９の上に第１のポリシリコン膜３０をＣＶＤ法により約９０ｎｍの厚さに形成する。
【００５７】
その後、図１０Ｂに例示するように、第１のポリシリコン膜３０をパターニングし、インバータ形成領域をＸ方向に区画する開口３０ａを形成する。開口３０ａは、複数のＳＴＩ２４の上で１つおきに形成される。これにより、１つのＳＴＩ２４を跨いで１つのＮウエル２７から１つのＰウエル２８の上に達する形状のフローティングゲートＦＧの一部が形成される。このパターニングの際には、センスアンプ４等を含む周辺回路領域のポリシリコン膜３０はエッチングにより除去される。
【００５８】
その後に、図１４Ａ、図１４Ｂ及び図１４Ｃに例示するように、第１のポリシリコン膜３０の上と開口３０ａ内のＳＴＩ２４の上に、中間絶縁膜３１を形成する。中間絶縁膜３１として例えばＯＮＯ膜を形成する。ＯＮＯ膜として、例えばＣＶＤ法により、下側シリコン酸化膜、シリコン窒化膜、上側シリコン酸化膜をそれぞれ５ｎｍ、８ｎｍ、５ｎｍの厚さに順に形成する。続いて、フォトリソグラフィー技術とエッチングにより、センスアンプ４等を含む周辺回路から中間絶縁膜３１を除去する。
【００５９】
次に、図１０Ｃ、図１５Ａ、図１５Ｂ及び図１５Ｃに例示する構造を形成するまでの工程を説明する。
まず、シリコン基板２１、ＳＴＩ２４、中間絶縁膜３１等の上に、第２のポリシリコン膜３２をＣＶＤ法により約１８０ｎｍの厚さに形成した後に、第２のポリシリコン膜３２の上に反射防止膜３３としてシリコン窒化膜をＣＶＤ法により形成する。
【００６０】
この後に、反射防止膜３３の上にレジストを塗布し、これを露光、現像して、ゲート電極形状を含むレジストパターンＲ１を形成する。ゲート電極形状には、コントロールゲートＣＧ、ワード線ＷＬの形状、周辺回路領域のゲート電極も含まれる。なお、周辺回路領域のゲート電極のパターニングは、コントロールゲートＣＧ、ワード線ＷＬのパターニングの後に行われる。
【００６１】
続いて、レジストパターンＲ１をマスクに使用し、反射防止膜３３、第２のポリシリコン膜３２をドライエッチングし、その後にレジストパターンＲ１を除去する。これにより、図１０Ｄ、図１６Ａ、図１６Ｂ及び図１６Ｃに示すように、メモリセルアレイ２の形成領域では、第２のポリシリコン膜３２のパターニングにより、複数のＳＴＩ２４を跨ぐワード線ＷＬとコントロールゲート線ＣＧＬがＳＴＩ２４の延在方向に沿って交互に形成される。また、コントロールゲート線ＣＧＬの下には、一部が既にパターニングされた第１のポリシリコン膜３０からなるフローティングゲートＦＧが形成される。フローティングゲートＦＧのそれぞれは、ＳＴＩ２４を跨いで１つのＮウエル２７と１つのＰウエル２８に重なる形状に形成される。また、フローティングゲートＦＧは、互いに隣接する１つのフローティングゲートｐ型ＭＯＳトランジスタ１３及び１つのフローティングゲートｐ型ＭＯＳトランジスタ１４により共有される。
【００６２】
複数のワード線ＷＬと複数のフローティングゲートＦＧは、ストライプ状のＮウエル２７の延在方向に向かって互いに間隔をおいて形成され、また、それぞれ２つずつ交互に形成されている。ワード線ＷＬの一部は、Ｐウエル２８の上では、図３に示した選択トランジスタＳＴであるｎ型ＭＯＳトランジスタ１１のゲート電極となる。また、コントロールゲート線ＣＧＬの一部は、フローティングゲートｐ型ＭＯＳトランジスタ１３及びフローティングゲートｐ型ＭＯＳトランジスタ１４が共有するコントロールゲートＣＧとなる。
【００６３】
次に、図１７Ａ、図１７Ｂ及び図１７Ｃに例示する構造を形成するまでの工程を説明する。
まず、ワード線ＷＬ、コントロールゲートＣＧをマスクに使用し、Ｐウエル２８にｎ型不純物をイオン注入する。これにより、Ｐウエル２８におけるワード線ＷＬ、コントロールゲートＣＧの両側には、浅いｎ型エクステンション領域３４ａ、３４ｂ、３４ｃが形成される。また、ワード線ＷＬ、コントロールゲートＣＧをマスクに使用し、Ｎウエル２７にｐ型不純物をイオン注入する。これにより、Ｎウエル２７におけるワード線ＷＬ、コントロールゲートＣＧの両側には、浅いｐ型エクステンション領域３５ａ、３５ｂが形成される。
【００６４】
なお、ｐ型不純物をイオン注入する際には、ｐ型不純物を導入しない領域はレジストパターン（不図示）により覆われる。この場合、隣り合うワード線ＷＬの間の領域がレジストパターンにより覆われ、その領域にはｐ型エクステンション領域が形成されない。
【００６５】
次に、図１８Ａ、図１８Ｂ及び図１８Ｃに例示する構造を形成するまでの工程を説明する。
まず、コントロールゲートＣＧ、フローティングゲートＦＧ、ワード線ＷＬの側面を熱酸化して薄いシリコン酸化膜４１ａ、４１ｂを形成する。続いて、コントロールゲートＣＧ、フローティングゲートＦＧ、ワード線ＷＬ、ＳＴＩ２４、シリコン基板２１の上に、窒化シリコン膜をＣＶＤ法により約５ｎｍの厚さに形成する。その後に、窒化シリコン膜を異方性エッチングすることにより、コントロールゲートＣＧ、フローティングゲートＦＧ、ワード線ＷＬの側壁に絶縁性のサイドウォール４２ａ、４２ｂとして残す。このエッチングの際には、コントロールゲートＣＧ、フローティングゲートＦＧ、ワード線ＷＬの上の反射防止膜３３もエッチングされて除去される。
【００６６】
その後に、コントロールゲートＣＧ、ワード線ＷＬ、サイドウォール３４ａ、３４ｂをマスクに使用し、Ｎウエル２７にｐ型不純物をイオン注入し、さらに、Ｐウエル２８にｎ型不純物をイオン注入する。
【００６７】
これにより、Ｎウエル２７におけるコントロールゲートＣＧ及びフローティングゲートＦＧの両側の領域には、フローティングゲートｐ型ＭＯＳトランジスタ１３のｐ型ソース領域１３ｓ、ｐ型ドレイン領域１３ｄが形成される。この場合、Ｎウエル２７のうちフローティングゲートＦＧの下の領域がチャネル領域となる。
【００６８】
また、Ｐウエル２８におけるコントロールゲートＣＧ及びフローティングゲートＦＧの両側には、フローティングゲートｎ型ＭＯＳトランジスタ１４のｎ型ソース領域１４ｓ、ｎ型ドレイン領域１４ｄが形成される。この場合、Ｐウエル２８のうちフローティングゲートＦＧの下の領域がチャネル領域となる。
【００６９】
これにより、１つのメモリセルＭＣにおいて、ｐ型ソース領域１３ｓとｎ型ソース領域は、ＳＴＩ２４を介して横方向に隣接し、また、ｐ型ドレイン流域１３ｓとｐ型ドレイン領域１４ｓはＳＴＩ２４を介して横方向に隣接している。
【００７０】
また、Ｐウエル２８におけるワード線ＷＬは選択トランジスタＳＴであるｎ型ＭＯＳトランジスタ１１のゲート電極となる。また、Ｐウエル２８におけるワード線ＷＬの両側には、ｎ型ＭＯＳトランジスタ１１の一対のｎ型ソース／ドレイン領域１１ａ、１１ｂが形成される。なお、隣接するワード線ＷＬとコントロールゲート線ＣＧＬの間の一つのｎ型ソース／ドレイン領域１１ｂは、フローティングゲートｎ型ＭＯＳトランジスタ１４のｎ型ドレイン領域１４ｄと共有するｎ型不純物拡散領域である。また、Ｐウエル２８のうちワード線ＷＬの下の領域がチャネル領域となる。
【００７１】
なお、Ｎウエル２７、Ｐウエル２８における上記のチャネル領域の不純物濃度は、上記のようにディプレションとエンハンスが変化するように、第１のポリシリコン膜３０を形成する前にシリコン基板２１への不純物イオン注入により調整される。
【００７２】
以上により、Ｐウエル２８のうちコントロールゲート線ＣＧＬとその両側のｎ型ソース領域１４ｓ、ｎ型ドレイン領域１４ｄ等により、フローティングゲートｎ型ＭＯＳトランジスタ１４の基本構造が形成される。また、Ｐウエル２８のうちワード線ＷＬとその両側のｎ型ソース／ドレイン領域１１ａ、１１ｂ等により、選択トランジスタＳＴとなるｎ型ＭＯＳトランジスタ１１の基本構造が形成される。さらに、Ｎウエル２７のうちコントロールゲート線ＣＧＬとその両側のｐ型ソース領域１３ｓ、ｐ型ドレイン領域１３ｄ等により、フローティングゲートｐ型ＭＯＳトランジスタ１３の基本構造が形成される。
【００７３】
この後に、図２３Ａに示すように、ワード線ＷＬの上に同じ平面形状で残された第２のポリシリコン膜３２の例えば端部をエッチングにより除去して、配線接続領域３０ａとする。同時に、周辺回路領域では、第２のポリシリコン膜３２のパターニングによりＭＯＳトランジスタ（不図示）のゲート電極や配線が形成される。
【００７４】
次に、図１９Ａ、図１９Ｂ及び図１９Ｃに例示する構造を形成するまでの工程について説明する。
まず、シリコン基板２１の上方にシリコン酸化膜をＣＶＤ法により約１００ｎｍの厚さに形成した後に、シリコン酸化膜を異方性エッチングする。これにより、周辺回路領域におけるゲート電極（不図示）の側壁に、そのシリコン酸化膜を絶縁性のサイドウォールとして残す。同時に、コントロールゲートＣＧ、フローティングゲートＦＧ、ワード線ＷＬの側壁のサイドウォール４２ａ、４２ｂの側面に、シリコン酸化膜を絶縁性の第２のサイドウォール４３ａ、４３ｂとして残す。
【００７５】
続いて、シリコン基板２１の全面に、スパッタリング法により例えばコバルト膜を堆積する。その後、温度４００℃〜９００℃の熱処理を行い、ワード線ＷＬ、コントロールゲートＣＧである第２のポリシリコン膜３２と、ワード線ＷＬ上の第２のポリシリコン膜３２と、シリコン基板２１の上面をコバルト膜とシリサイド反応させる。これにより、ｎ型ソース領域１４ｓ、ｐ型ソース領域１３ｓ、ソース／ドレイン領域１１ａ、ワード線ＷＬ、コントロールゲートＣＧ等の上面にシリサイド層４４ａ〜４４ｈを形成する。その後、残存したコバルト膜をフッ酸等を用いて除去する。
【００７６】
以上の工程により、バルクプロセスが完了し、メモリセルアレイ領域のうちストライプ状の活性領域３４には、フローティングゲートｐ型ＭＯＳトランジスタ１３とフローティングゲートｎ型ＭＯＳトランジスタ１４がＳＴＩ２４を介して隣に形成される。この場合、フローティングゲートｐ型ＭＯＳトランジスタ１３とフローティングゲートｎ型ＭＯＳトランジスタ１４は、フローティングゲートＦＧとコントロールゲートＣＧを共有する。さらに、フローティングゲートｎ型ＭＯＳトランジスタ１３のドレイン領域１３ｄは、選択トランジスタＳＴのｎ型ＭＯＳトランジスタ１１の一方のソース／ドレイン領域１１ｂと共有の不純物拡散領域となる。
【００７７】
次に、図２０Ａ、図２０Ｂ、図２１Ａ及び図２１Ｂに例示する構造を形成するまでの工程を説明する。なお、図２０Ｂは、図１０ＦのIX−IX線から見た断面図である。
まず、シリコン基板２１の全面にエッチングストップ膜４６としてシリコン窒化膜をＣＶＤ法により約２０ｎｍの厚さに形成する。その後に、エッチングストップ膜４６の上に、第１層間絶縁膜４７としてＢＰＳＧ膜をＣＶＤ法により約１６００ｎｍの厚さに形成する。その後に、ＣＭＰ法により第１層間絶縁膜４７の露出した上面を平坦化する。
【００７８】
続いて、第１層間絶縁膜４７上にフォトリソグラフィー法によりレジストパターン（不図示）を形成する。そのレジストパターンは、フローティングゲートｐ型ＭＯＳトランジスタ１３とフローティングゲートｎ型ＭＯＳトランジスタ１４のソース領域１３ｓ、１４ｓ、ドレイン領域１３ｄ、１４ｄと、ｎ型ＭＯＳトランジスタ１１のうちビット線接続側のソース／ドレイン領域１１ａとの上に開口部を有する。
【００７９】
続いて、そのレジストパターンをマスクに使用して、第１層間絶縁膜４７をエッチングすることにより、第１〜第５のコンタクトホール４７ａ〜４７ｅを形成する。続いて、エッチング条件を変え、第１〜第５のコンタクトホール４７ａ〜４７ｅを通してエッチングストップ膜４６をエッチングしてソース領域１３ｓ、１４ｓ、ドレイン領域１３ｄ、１４ｄとソース／ドレイン領域１１ａのそれぞれの表面のシリサイド層４４ａ〜４４ｅを露出させる。
【００８０】
その後に、第１〜第５のコンタクトホール４７ａ〜４７ｅの内面と第１層間絶縁膜４７の上面の上に、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜をそれぞれ３０ｎｍ、２０ｎｍの厚さに例えばＣＶＤ法により形成する。さらに、窒化チタン膜の上にタングステン（Ｗ）膜を形成する。タングステン膜は、第１〜第５のコンタクトホール４７ａ〜４７ｅ内を充填する厚さ、例えば３００ｎｍの厚さに形成する。
【００８１】
さらに、第１層間絶縁膜４７上のＷ膜、ＴｉＮ膜、Ｔｉ膜をＣＭＰ法により除去するとともに、第１層間絶縁膜４７の上面を平坦化する。これにより、図１０Ｅに例示するような、第１〜第５のコンタクトホール４７ａ〜４７ｅ内に残されたＷ膜、ＴｉＮ膜、Ｔｉ膜を第１〜第５の導電性プラグ４８ａ〜４８ｅとして使用する。この工程において、図２３Ｂに示すように、ワード線ＷＬの端部にも第４のコンタクトホール４７ｉと第６の導電性プラグ４８ｉが形成される。
【００８２】
その後に、第１層間絶縁膜３９と導電性プラグ４１ａ〜４１ｆの上に、第１属膜を形成する。第１金属膜は、下から順に、Ｔｉ膜、ＴｉＮ膜、アルミニウム（Ａｌ）膜、Ｔｉ膜、ＴＩＮ膜をそれぞれ例えばスパッタ法により６０ｎｍ、３０ｎｍ、３６０ｎｍ、５ｎｍ、７０ｎｍの厚さに形成した構造を有する。この後に、第１金属膜をパターニングすることにより一層目の配線、一層目の導電性パッドを形成する。
【００８３】
その一層目の配線として、図１０Ｆに例示するように、フローティングゲートｐ型ＭＯＳトランジスタ１３とフローティングゲートｎ型ＭＯＳトランジスタ１４の互いのドレイン領域１３ｄ、１４ｄ上の第２、第５の導電性プラグ４８ｂ、４８ｅを互いに接続するｎｐ領域接続配線４９ｂが形成される。また、図２３Ｂに示すように、第６の導電性プラグ４８ｉを介してワード線ＷＬに接続されるワード配線４９ｉ、その他の一層目配線（不図示）が形成される。
【００８４】
一層目の導電性パッドとして、ソース領域１３ｓ、１４ｓの上の第１、第４の導電性プラグ４１ａ、４１ｄ上に孤立して形成される第１、第２ソースパッド４９ａ、４９ｄが形成される。さらに、ｎ型ＭＯＳトランジスタ１１のビット線接続側のソース／ドレイン領
域１１ａの上の第５の導電性プラグ４８ｃの上からＮウエル２７、Ｐウエル２８の間のＳＴＩ２４の上に伸びるビット線接続パッド４９ｃが形成される。
【００８５】
次に、図２３Ｂ、図１０Ｇ、図１０Ｈに例示する構造を形成するまでの工程を説明する。
まず、上記の一層目の配線、導電性パッドと第１層間絶縁膜４７の上に、高密度プラズマＣＶＤ法によりシリコン酸化膜５０ａを形成し、さらに、ＴＥＯＳを使用するＣＶＤ法によりシリコン酸化膜５０ｂを形成する。それらの二層のシリコン酸化膜を第２層間絶縁膜５０として使用する。
【００８６】
続いて、第２層間絶縁膜５０のうち第１、第２のソースパッド４９ａ、４９ｄ、ビット線接続パッド４９ｃのそれぞれの上に第１〜第３のビアホールを形成し、さらに、第１〜第３のビアホール内に二層目の第１〜第３の導電性ビア５１ａ、５１ｄ、５１ｃを形成する。
【００８７】
その後に、第２層間絶縁膜５０と第１〜第３の導電性ビア５１ａ、５１ｄ、５１ｃ等の上に、第１金属膜と同じ積層構造の第２金属膜を形成する。さらに、第２金属膜をパターニングすることにより、第１の導電性ビア５１ｄ等を介してフローティングゲートｐ型ＭＯＳトランジスタ１３のソース領域１３ｓに接続されるｐ側電源配線ＶｐＬが形成される。同時に、第１の導電性ビア５１ａ等を介してフローティングゲートｎ型ＭＯＳトランジスタ１４のソース領域１４ｓに接続されるｎ側電源配線ＶｎＬが形成される。さらに、第３の導電性ビア５１ｃ、ビット線接続パッド４９ｃ等を介してｎ型ＭＯＳトランジスタ１１の一方のソース／ドレイン領域１１ａに接続されるビット線ＢＬが形成される。さらに、その他の配線６１ａ、６２ａが形成される。以上により、図２、図３に示す等価回路で示されるメモリセルＭＣが形成される。
【００８８】
その後に、第２〜第６層間絶縁膜５２〜５６を形成し、さらにそれらの間に三層目〜五層目の配線６２ａ、６２ｂ、６３ａ、６４ｂ、パッド等を形成する。第３〜第５層間絶縁膜５２〜５５は、第２層間絶縁膜５０と同じ二層構造を有する。また、第６層間絶縁膜５６として、プラズマＣＶＤ法により窒化シリコン膜が形成される。
【００８９】
次に、上記のメモリセルアレイ２の他のデータ書き込み方法を説明する。
第２の書き込み方法は表７のように電圧が制御される。即ち、待機状態から書き込みモードに変わった時に、非選択のメモリセルＭＣに接続されるビット線ＢＬに電圧Ｖｃｃを印加し、選択されるメモリセルＭＣに接続されるビット線ＢＬを０Ｖとする。次に、コントロールゲート線ＣＧＬに正電圧、例えば９Ｖを印加し、そのメモリセルのｐ側電源線ＶｐＬとｎ側電源線ＶｎＬに正電圧、例えば５Ｖを印加する。ここで、ｐ側電源線ＶｐＬに５Ｖを印加すると、フローティングゲートｐ型ＭＯＳトランジスタ１３のｐ型ソース領域１３ｓとその下のＮウエル２７の接合が順方向となるので、そのＮウエル２７の電圧も５Ｖとなる。そして、選択されるメモリセルＭＣに接続されるワード線ＷＬの電圧をＶｃｃに印加する。
【表７】
0005817459.tif 000008
【００９０】
このような条件によれば、フローティングゲートｎ型ＭＯＳトランジスタ１４において、チャネル・ホット・エレクトロンが発生するので、書き込みがなされる。さらに、フローティングゲートｐ型ＭＯＳトランジスタ１３においてバンド間トンネリング等の現象が生じ、書き込みがなされる。一方、非選択のメモリセルＭＣの書き込みは回避される。
【００９１】
これは、選択されるメモリセルＭＣに限って、そのインバータ１２の出力ノード１５とＮウエル２７の電位差が５Ｖとなり、出力ノード１５とｎ側電源線ＶｎＬの間の電位差が５Ｖとなるからである。また、非選択のメモリセルＭＣでは、選択トランジスタＳＴがオフしているため、出力ノード１５に該当する部分がフローティングとなるからである。
【００９２】
このような書き込み方法によれば、特定のｐ側電源線ＶｐＬ、ｎ側電源線ＶｎＬ、コントロールゲート線ＣＧＬに電圧を印可する必要がないので、ｐ側電源線ＶｐＬ同士、ｎ側電源線ＶｎＬ同士、コントロールゲート線ＣＧＬ同士を回路上束ねることができる。これにより、ｐ側電源線ＶｐＬ等の制御回路を簡素化することができ、制御回路の面積を縮小することができる。
【００９３】
第３の書き込み方法は、表８のように制御される。待機状態から書き込み時に変わった時に、非選択のメモリセルＭＣに接続されるビット線ＢＬに電圧Ｖｃｃを印加し、選択されるメモリセルＭＣに接続されるビット線ＢＬを０Ｖとする。待機状態から書き込みモードに変わった時に、選択されたメモリセルＭＣに接続されるコントロールゲート線ＣＧＬに電圧９Ｖを印加し、選択するメモリセルＭＣに接続するｎ側電源線ＶｎＬに電圧−９Ｖを印加する。ここで、ｎ側電源線ＶｎＬに−９Ｖが印加されるとＰウエル２８にも−９Ｖが印加される。これは、第２の書き込み方法と同じｐｎ接合の順方向バイアスとなるからである。
【表８】
0005817459.tif 000009
【００９４】
このような条件によれば、選択されたメモリセルＭＣのフローティングゲートｎ型ＭＯＳトランジスタ１４において、ＦＮトンネリングが生じて電子がＰウエル２８からフローティングゲートＦＧに注入される。
【００９５】
このような書き込み方法によれば。最初に示した書き込み方法に比べて、書き込みに必要とされる電流が少ないため、消費電流を小さくすることができる。これにより、昇圧のためのポンプ回路の面積を小さくすることができる。
【００９６】
以上のような３つの書き込み方法において、製造条件、特にＮウエル２７、Ｐウエル２８、チャネル領域のドーズ量、ソース領域、ドレイン領域の形成のためのイオンインプラント条件は、それぞれの書き込み方法に対して最適化される必要がある。
【００９７】
次にベリファイについて説明する。図３において、不揮発性メモリセルであるメモリセルＭＣにおける書き込みベリファイ時、消去ベリファイ時のそれぞれの印加電圧を括弧書きで示している。ベリファイは原則として読み出しと同じ動作である。
【００９８】
書き込みベリファイは、上記の書き込み動作後にメモリセルＭＣが書き込み状態、即ちフローティングゲートＦＧに電子が外部から積極的に注入された状態になっていることを確認するために行われる。書き込みベリファイの場合には、コントロールゲートＣＧに電源電圧Ｖｃｃが印加されて上記の読み出しが行われる。このような状態で、メモリセルＭＣが書き込み状態であるとセンスアンプ４により行われると書き込みが終了するが、消去状態と判定されると書き込み動作が再び行われる。
【００９９】
また、消去ベリファイは、上記の消去動作後にメモリセルＭＣが消去状態、即ちフローティングゲートＦＧに電子が抜かれた状態になっていることを確認するために行われる。消去ベリファイの場合には、コントロールゲートＣＧに負の電源電圧−Ｖｃｃが印加されて上記の読み出しが行われる。このような状態で、メモリセルＭＣが消去状態であるとセンスアンプ４により行われると消去が終了するが、書き込み状態と判定されると消去動作が再び行われる。
【０１００】
（第２の実施の形態）
図２４Ａ、図２４Ｂは、第２実施形態に係る半導体装置のメモリセル領域に配線を形成する前の状態と、配線を形成した後の状態を示す平面図である。また、図２５は、図２４ＢのXI−XI線断面図である。図２４Ａ，２４Ｂ、図２５において、図１０Ａ〜図１０Ｈ、図１１〜図２２と同じ符号は同じ要素を示している。
【０１０１】
図２４Ａにおいて、Ｎウエル２７のうち互いに隣接して形成しようとワード線ＷＬの間の領域には、ＳＴＩ２４が拡張して形成され、Ｎウエル２７の両側のＳＴＩ２４を平面Ｈ字形状となる構造を有している。これは、Ｎウエル２７のうちワード線ＷＬの間の領域にはｐ型ソース／ドレイが形成されないからである。
【０１０２】
これにより、図２５に示すように、インバータ１２のフローティングゲートｐ型ＭＯＳトランジスタ１３同士がＳＴＩ２４を介して分離される。これにより、フローティングゲートｐ型ＭＯＳトランジスタ１３のｐ型ソース領域１３ｓとｐ型ドレイン領域１３ｄを形成するためのイオン注入の際に使用するレジストマスクは、ワード線ＷＬの間の領域を覆わずに開口を広げてもよくなり、開口部をとぎれさせることがなくなる。これによりレジストマスク形成時の露光マスク（レチクル）の位置合わせがし易くなる。また、行方向の複数形成されるフローティングゲートｐ型ＭＯＳトランジスタ１３の素子分離を第１実施形態に比べてより確実に行うことができる。
【０１０３】
（第３の実施の形態）
図２６Ａ、図２６Ｂは、第３実施形態に係る半導体装置のメモリセル領域に配線を形成する前の状態と、配線を形成した後の状態を示す平面図である。図２６Ａ，２６Ｂにおい
て、図１０Ａ〜図１０Ｈ、図１１〜図２２と同じ符号は同じ要素を示している。
【０１０４】
図２６Ａにおいて、列方向（図２のＹ方向）に形成される複数のＮウエル２７とＰウエル２８は、２つずつ交互に形成されている。隣接するＮウエル２７同士の間、隣接するＰウエル２８同士の間、隣接するＮウエル２７とＰウエル２８の間には、それぞれ素子分離用のＳＴＩ２４が形成されている。なお、ＳＴＩ２は、第２実施形態と同様に、フローティングゲートｐ型ＭＯＳトランジスタ１３同士の間の領域にも形成されている。
【０１０５】
これにより２つのＮウエル２７の間を中心にして線対称にメモリセルＭＣが形成されるので、列方向に間隔をおいて形成されるメモリセルＭＣのうち、２つＮウエルの間のＳＴＩ２４の上に形成されるｎ側電源線ＶｎＬを１つで共有することができる。
【０１０６】
従って、本実施形態によれば、メモリセルアレイ２において、第１実施形態に比べて余裕をもって配線を配置することができる。但し、第１実施形態に示した第３の書き込み方法を採用することはできない。これは、表８に示すような隣接するメモリセルＭＣのｎ側電源線ＶｎＬが同一電圧になるので隣接するメモリセルＭＣを区別して書き込みすることができなくなるからである。
【０１０７】
上記の各実施形態において、フローティングゲートｐ型ＭＯＳトランジスタとフローティングゲートｎ型ＭＯＳトランジスタのそれぞれのソース、ドレインは読み出し状態における定義である。従って、書き込みモード、消去モードでは、キャリアの移動状態によりソース、ドレインが変わることがあるが、理解を容易にするために原則として読み出し状態で統一して説明している。
【０１０８】
以上述べた各実施形態によれば、メモリセルにおける第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタのそれぞれに設けられるフローティングゲートとコントロールゲートを共有している。このため、フローティングゲートに電荷を外部から注入する場合とフローティングゲートから電荷を抜いた場合では、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタのそれぞれのゲート電圧・ドレイン電流特性をディプレション型、エンハンス型に変えることができる。
【０１０９】
これにより、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタの双方のドレインを接続するノードにおける電圧の変化の違いによってデータを読むことができる。例えば、そのノードに選択トランジスタを介して接続されるビット線に電源電圧Ｖｃｃの約１／２の初期電圧を印加する。さらも、第１導電型ＭＯＳトランジスタのソースに電源電圧Ｖｃｃを印加し、第２導電型ＭＯＳトランジスタのソースに接地電位ＧＮＤを印加する。これにより、フローティングゲートの電荷量の違いにより、ビット線の電圧が電源電圧Ｖｃｃに向かって上昇する場合と、接地電圧ＧＮＤに向かって下降する場合に分けられ、その違いをデータとしてセンスアンプが読み出す。
【０１１０】
これにより、読み出し処理の初期においてビット線を電源電圧Ｖｃｃまで上昇させるために必要なプリチャージ時間が不要となり、また、データ読み出し時のビット線の電圧の変化が少なくなってセンスアンプによる読み出し開始時間までの待機時間が短くなる。これにより、読み出しの動作速度が速くなる。しかも、ビット線の放充電が小さくなって消費電力を少なくすることができる。また、そのようなメモリセルでは、フローティングゲートがデータの蓄積部となるので、メモリセル内に他の電荷蓄積素子を設ける必要がなくなる。なお、第１導電型はｎ型、ｐ型の一方を示し、第２導電型はｎ型、ｐ型の他方を示している。
【０１１１】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概
念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈すべきであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解すべきである。
【０１１２】
次に、本発明の実施形態について特徴を付記する。
（付記１）  複数のメモリセルを有するメモリセルアレイと前記メモリセルアレイに接続される周辺回路を有する半導体装置において、前記メモリセルは、フローティングゲート、コントロールゲート、第１導電型ソース及び第１導電型ドレインを有する第１導電型ＭＯＳトランジスタと、前記フローティングゲート、前記コントロールゲート、第２導電型ソース及び第２導電型ドレインを有する第２導電型ＭＯＳトランジスタと、前記第１導電型ドレイン及び前記第２導電型ドレインに接続される第１のソース／ドレイン、第２のソース／ドレイン、及びゲートを有する選択トランジスタと、前記第１導電型ソースに接続される第１電源線と、前記第２導電型ソースに接続される第２電源線と、前記選択トランジスタの前記第２のソース／ドレインに接続されるビット線と、前記選択トランジスタの前記ゲートに接続されるワード線と、を有する半導体装置。
（付記２）  前記フローティングゲートに電荷が注入された状態では、前記第１導電型ＭＯＳトランジスタはディプレション型となり、前記第２導電型ＭＯＳトランジスタはエンハンス型となり、前記フローティングゲートから電荷が抜かれた状態では、前記第１導電型ＭＯＳトランジスタはエンハンス型となり、前記第２導電型ＭＯＳトランジスタはディプレション型となることを特徴とする付記１に記載の半導体装置。
（付記３）  前記周辺回路は、前記メモリセルに蓄積されたデータの読み出し処理において、前記選択トランジスタをオンする前に、前記第１電源線に第１電圧を印加し、前記第２電源線に第２電圧を印加し、さらに、前記第１電圧と前記第２電圧の間の大きさの第３電圧を前記ビット線に印加する制御回路を有することを特徴とする付記１に記載の半導体装置。
（付記４）  前記周辺回路は、前記読み出し処理において、前記選択トランジスタをオンした後に、前記ビット線の電圧とリファレンス電圧を比較し、前記メモリセルに記憶されたデータを読み出すセンスアンプを有することを特徴とする付記１又は付記２に記載の半導体装置。
（付記５）  前記第１導電型ＭＯＳトランジスタの前記第１導電型ソースと前記第１導電型ドレインは、半導体基板に形成される第２導電型ウエル内の第１チャネル領域の両側に形成され、前記第２導電型ＭＯＳトランジスタの第２導電型ソースと前記第２導電型ドレインは、前記半導体基板に形成される第１導電型ウエル内の第２チャネル領域の両側に形成され、前記フローティングゲートは、前記第２導電型ウエルと前記第１導電型ウエルの間に形成される素子分離絶縁層を跨いで、前記第１チャネル領域と前記第２チャネル領域の上方に形成され、前記コントロールゲートは、前記フローティングゲートの上に中間絶縁膜を介して形成され、前記選択トランジスタの前記第１のソース／ドレインと前記第２のソース／ドレインは、前記第１導電型ウエル内の第３チャネル領域の両側に形成され、前記選択トランジスタの前記ゲートは、前記半導体基板の上方に形成される前記ワード線の一部を兼用して形成されることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）  前記選択トランジスタの第１のソース／ドレインと前記第２導電型ＭＯＳトランジスタの前記第２導電型ドレインは、前記第１導電型ウエル内の同じ第２導電型不純物領域から形成されることを特徴とする付記５に記載の半導体装置。
（付記７）  前記半導体基板内の前記第１導電型ウエルと前記第２導電型ウエルは、ストライプ状に形成され、横方向に素子分離絶縁膜を介して交互に形成されていることを特徴とする付記５又は付記６に記載の半導体装置。
（付記８）  前記第１導電型ウエルはストライプ状に形成され、前記第２導電型ウエルは
素子分離絶縁層に囲まれて前記第１導電型ウエルに隣接して形成されることを特徴とする付記５又は付記６に記載の半導体装置。
（付記９）  隣接する２つのメモリセルのそれぞれの前記選択トランジスタの前記第２のソース／ドレインは、前記第１導電性型ウエル内で同じ第２導電型不純物領域から形成されることを特徴とする付記５又は付記６に記載の半導体装置。
（付記１０）  前記半導体基板内の前記第１導電型ウエルと前記第２導電型ウエルは、それぞれ素子分離絶縁層を介して２つずつ横方向に交互に分離して形成され、隣接する前記第１導電型ウエルのそれぞれの中に形成される隣接する第２導電型ＭＯＳトランジスのそれぞれの第２導電型ソースは、前記半導体基板の上方に形成される同じ前記第２電源線に接続されることを特徴とする付記５乃至付記９のいずれか１つに記載の半導体装置。
（付記１１）  前記メモリセルにおいて、前記第１導電型ドレインと前記第２導電型ドレインは、前記素子分離絶縁層の上を跨いで形成される配線を介して接続されることを特徴とする付記４乃至付記９のいずれか１つに記載の半導体装置。
（付記１２）  前記第１導電型ＭＯＳトランジスタはｐ型ＭＯＳトランジスタで、前記第２導電型ＭＯＳトランジスタはｎ型ＭＯＳトランジスタであって、書き込み時に選択された前記メモリセルにおいて、前記コントロールゲートに正電圧を印可し、前記第１の電源線に負電圧を印可し、前記ワード線及び前記ビット線に０Ｖを印加し、前記第２の電源線をフローティング状態にすることを特徴とする付記１乃至付記１１に記載の半導体装置。（付記１３）  前記第１導電型ＭＯＳトランジスタはｐ型ＭＯＳトランジスタで、前記第２導電型ＭＯＳトランジスタはｎ型ＭＯＳトランジスタであって、書き込み時に選択された前記メモリセルにおいて、前記第１の電源線及び前記第２の電源線の双方に第１の正電圧を印可し、前記コントロールゲートに前記第１の正電圧よりも高い第２の正電圧を印可し、前記ビット線に０Ｖを印加し、前記ワード線に電源電圧を印加することを特徴とする付記１乃至付記１１に記載の半導体装置。
（付記１４）  前記第１導電型ＭＯＳトランジスタはｐ型ＭＯＳトランジスタで、前記第２導電型ＭＯＳトランジスタはｎ型ＭＯＳトランジスタであって、書き込み時に選択された前記メモリセルにおいて、前記コントロールゲートに正電圧を印可し、前記第２の電源線に負電圧を印可し、前記ビット線、前記ワード線及び前記第１の電源線のそれぞれをフローティング状態にすることを特徴とする付記１乃至付記１１に記載の半導体装置。
（付記１５）  前記電荷は電子であることを特徴とする付記１乃至付記１４のいずれか１つに記載の半導体装置。
【符号の説明】
【０１１３】
ＭＣ  メモリセル
ＭＴ  メモリ部
ＳＴ  選択トランジスタ
ＣＧ  コントロールゲート
ＣＧＬ  コントロールゲート線
ＢＬ  ビット線
ＷＬ  ワード線
ＶｐＬ  ｐ側電源線
ＶｎＬ  ｎ側電源線
１  フラッシュメモリ
２  メモリセルアレイ
３  ＢＬ制御回路
４  センスアンプ
１１  ｎ型ＭＯＳトランジスタ
１１ａ、１１ｂ  ソース／ドレイン（ソース／ドレイン領域）
１２  インバータ
１３  フローティングゲートｐ型ＭＯＳトランジスタ
１３ｓ  ソース（ｐ型ソース領域）
１３ｄ  ドレイン（ｐ型ドレイン領域）
１４  フローティングゲートｎ型ＭＯＳトランジスタ
１４ｓ  ソース（ｎ型ソース領域）
１４ｄ  ドレイン（ｎ型ドレイン領域）
１５  出力ノード
２１  シリコン基板
２４  ＳＴＩ（素子分離絶縁層）
２７、Ｉ  Ｎウエル
２８、II  Ｐウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｅ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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