(57)【特許請求の範囲】
【請求項１】
入力信号を増幅する増幅素子に増幅作用を発生させる第１のバイアスを、前記増幅素子に印加するか否かを切り替える第１のスイッチ部と、
前記第１のバイアスより低い第２のバイアスを、前記増幅素子に印加するか否かを切り替える第２のスイッチ部と、
前記入力信号の有無を表す検出信号に基づいて、入力信号が有るときには前記第１のスイッチ部をオンにするとともに前記第２のスイッチ部をオフにするよう制御し、入力信号が無いときには前記第１のスイッチ部をオフにするとともに前記第２のスイッチ部をオンにするよう制御する切替部を備え、
前記第１のバイアスおよび前記第２のバイアスは、前記増幅素子が負領域のバイアス電圧で動作する特性を有する場合に、共に負電圧である
バイアス制御回路。
【請求項２】
前記第１のバイアスおよび前記第２のバイアスは、前記増幅素子が正領域のバイアス電圧で動作する特性を有する場合に、共に正電圧であることを特徴とする請求項１に記載のバイアス制御回路。
【請求項３】
前記第２のスイッチ部は、前記第２のバイアスとして前記増幅素子をピンチオフさせるバイアスを、前記増幅素子に印加するか否かを切り替えることを特徴とする請求項１または請求項２に記載のバイアス制御回路。
【請求項４】
前記入力信号は、ＬＴＥ（Long Term Evolution）のリソース・スケジューリングにおいてＰＤＳＣＨ（Physical Downlink Shared Channel）が割り当てられないサブフレームにおけるリファレンス信号であることを特徴とする請求項１から請求項３のいずれかに記載のバイアス制御回路。
【請求項５】
前記第１のスイッチ部および前記第２のスイッチ部は、これらのスイッチ部が相補的に動作するコンプリメンタリ回路によって構成され、
前記切替部は、前記検出信号の電圧を、前記コンプリメンタリ回路に含まれる前記第１のスイッチ部および前記第２のスイッチ部のいずれか一方をオンにするとともに他方をオフにする所定の電圧値にレベル変換することを特徴とする請求項１から請求項４のいずれかに記載のバイアス制御回路。
【請求項６】
前記コンプリメンタリ回路は、ＮＰＮ型トランジスタおよびＰＮＰ型トランジスタが互いのエミッタ端子で接続されたプッシュプル回路によって構成され、前記ＮＰＮ型トランジスタおよび前記ＰＮＰ型トランジスタの各コレクタ端子に前記第１のバイアスおよび前記第２のバイアスのいずれかがそれぞれ供給され、各ベース端子に前記検出信号が入力され、各エミッタ端子から前記増幅素子に前記第１のバイアスおよび前記第２のバイアスのいずれかが印加されることを特徴とする請求項５に記載のバイアス制御回路。
【請求項７】
前記第１のバイアスおよび前記第２のバイアスが負電圧の場合、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第１のバイアスおよび前記第２のバイアスより小さい前記所定の電圧値に変換することを特徴とする請求項６に記載のバイアス制御回路。
【請求項８】
前記第１のバイアスおよび前記第２のバイアスが正電圧であるとき、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第１のバイアスおよび前記第２のバイアスより大きい前記所定の電圧値に変換することを特徴とする請求項６に記載のバイアス制御回路。
【請求項９】
請求項１から請求項８のいずれかに記載のバイアス制御回路と、
前記増幅素子と、
を備えた増幅器。
【請求項１０】
請求項９に記載の増幅器と、
送信ベースバンド信号の有無に応じて前記検出信号を出力する信号検出部と、
前記送信ベースバンド信号に対する処理を行って前記増幅素子に出力する処理部と、
を備えた送信装置。
【請求項１１】
入力信号が有るときは、前記入力信号を増幅するための増幅素子に増幅作用を発生させる第１のバイアスを前記増幅素子に印加し、
前記入力信号が無いときは、前記第１のバイアスより低い第２のバイアスを前記増幅素子に印加し、
前記第１のバイアスおよび前記第２のバイアスは、前記増幅素子が負領域のバイアス電圧で動作する特性を有する場合に、共に負電圧である
バイアス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅素子に印加するバイアスを制御するバイアス制御回路、バイアス制御方法、このバイアス制御回路を用いた増幅器、および、送信装置に関する。
【背景技術】
【０００２】
近年、３ＧＰＰ（3rd Generation Partnership Project）では、次世代アクセス方式の長期的な展開として、ＬＴＥ（Long Term Evolution）が検討されている。ＬＴＥでは、下りリンクの無線アクセス方式として、ＯＦＤＭＡ（Orthogonal Frequency Division Multiple Access）が規定されている。ＯＦＤＭＡは、周波数帯域を複数の狭い周波数帯域（サブキャリア）に分割し、各サブキャリア上にデータを載せて伝送を行う方式である。ＯＦＤＭＡは、サブキャリアを周波数上に直交させながら密に並べることで、周波数の利用効率を上げている。ＯＦＤＭＡでは、無線リソースのユーザへの割り当てを、時間領域と周波数領域のそれぞれにおいてリアルタイムに柔軟に繰り返すリソース・スケジューリングが行われる。
【０００３】
また、ＬＴＥの下りリンクでは、複数の移動局が物理チャネルを共有して通信を行う。このような下りリンクで共用される物理チャネルは、ＰＤＳＣＨ（Physical Downlink Shared Channel）と呼ばれる。そこで、ＬＴＥを採用した通信システムにおける無線基地局は、サブフレームと呼ばれる１ｍｓｅｃの単位時間毎に、どの移動局に対して、無線リソースとしてのＰＤＳＣＨを割り当てるかを選択するリソース・スケジューリングを行う。このようなＬＴＥのリソース・スケジューリングにおいて、無線基地局が送信する送信信号には、ＰＤＳＣＨの割り当てがないサブフレームが存在する。このようなサブフレームでは、ＬＴＥの無線基地局は、パイロット用のリファレンス・シグナル（Reference Signal）のみを送信している。リファレンス・シグナルは、サブフレームの期間中の、所定の短い時間の間のみ送信される。
【０００４】
図９に、ＬＴＥにおける時間領域でのリソース・スケジューリングの例を示す。図９を参照すると、無線リソースとしてＰＤＳＣＨが割り当てられないサブフレームがある。そのようなサブフレームでは、リファレンス・シグナルのみが送信されている。このリファレンス・シグナルは、サブフレーム１ｍｓｅｃ中の短い時間（１／１４ｍｓｅｃ≒７２μｓｅｃ）で４回のみ送信される。したがって、他の１０／１４ｍｓｅｃの時間には、送信信号は出力されない。つまり、このようなサブフレームにおいて、送信信号は間欠となる。
【０００５】
このため、このような無線基地局の送信装置では、連続的に送信電力増幅器を動作させると、無線リソースが割り当てられていない期間でも、増幅素子のアイドリング電流によって無駄に電力が消費されるという問題が生じる。この問題は、ＣＤＭＡ（Code Division Multiple Access）のような連続的な単一搬送波システムでは顕在化しなかった。しかし、上述のようなＬＴＥのリソース・スケジューリングにおいて、無線リソースの割り当てがない期間の、全体に対する比率（間欠率）が大きければ、無線基地局の送信装置において、全サブフレームに亘って平均化した運用電力効率は低下することになる。
【０００６】
このように、ＬＴＥを採用した通信システムの無線基地局における送信装置を一例として、間欠な入力信号を増幅する装置では、入力信号がない間の運用電力効率が問題となっている。
【０００７】
このような課題に対応するものとして、入力信号の有無を検出することにより、入力信号を検出した場合に増幅素子にバイアスを印加し、入力信号を検出しない場合に印加しないよう制御するものがある（例えば、特許文献１参照）。これにより、この特許文献１に記載された技術は、運用電力効率を向上させている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】ＷＯ２０１１／００２０９９
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載されたものは、入力信号の有無に基づき、増幅素子にバイアスを印加するかしないかを制御するものである。すなわち、特許文献１に記載されたものは、増幅素子に印加するバイアスを、０Ｖと、直流電源によって供給される電圧との間でスイッチングさせている。したがって、特許文献１に記載されたものは、例えばエンハンスメント型ＦＥＴ（Field effect transistor）のような、バイアス電圧が正領域で動作する増幅素子によって構成される増幅器に対しては適用可能である。しかしながら、特許文献１に記載されたものは、例えばデプレッション型ＦＥＴのような、バイアス電圧が負領域で動作する素子によって構成される増幅器に対して適用することができない。デプレッション型ＦＥＴでは、ゲート端子に負電圧が供給されることでドレイン電流が制御される。デプレッション型ＦＥＴでは、負電圧の絶対値が大きいほど、ドレイン電流は減少する。また、デプレッション型ＦＥＴでは、０Ｖ時には過剰なドレイン電流が流れ、ＦＥＴが破損されることもある。したがって、増幅素子がデプレッションＦＥＴの場合には、特許文献１に記載された技術を適用することができず、入力信号がないときの増幅器の消費電力を低減することができない。
【００１０】
本発明は、上述の課題を解決するためになされたもので、入力信号を増幅する増幅器が負のバイアスで動作する場合であっても、入力信号がない間の消費電力を低減することが可能なバイアス制御回路、増幅器および送信装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のバイアス制御回路は、入力信号を増幅する増幅素子に増幅作用を発生させる第１のバイアスを、前記増幅素子に印加するか否かを切り替える第１のスイッチ部と、前記第１のバイアスより低い第２のバイアスを、前記増幅素子に印加するか否かを切り替える第２のスイッチ部と、前記入力信号の有無を表す検出信号に基づいて、入力信号が有るときには前記第１のスイッチ部をオンにするとともに前記第２のスイッチ部をオフにするよう制御し、入力信号が無いときには前記第１のスイッチ部をオフにするとともに前記第２のスイッチ部をオンにするよう制御する切替部を備え、前記第１のバイアスおよび前記第２のバイアスは、前記増幅素子が負領域のバイアス電圧で動作する特性を有する場合に、共に負電圧である。
【００１２】
また、本発明の増幅器は、上述のバイアス制御回路と、前記増幅素子と、を備える。
【００１３】
また、本発明の送信装置は、上述の増幅器と、送信ベースバンド信号の有無に応じて前記検出信号を出力する信号検出部と、前記送信ベースバンド信号に対する処理を行って前記増幅素子に出力する処理部と、を備える。
【００１４】
また、本発明のバイアス制御方法は、入力信号が有るときは、前記入力信号を増幅するための増幅素子に増幅作用を発生させる第１のバイアスを前記増幅素子に印加し、前記入力信号が無いときは、前記第１のバイアスより低い第２のバイアスを前記増幅素子に印加し、前記第１のバイアスおよび前記第２のバイアスは、前記増幅素子が負領域のバイアス電圧で動作する特性を有する場合に、共に負電圧である。
【発明の効果】
【００１５】
本発明は、入力信号を増幅する増幅器が負のバイアスで動作する場合であっても、入力信号がない間の消費電力を低減することが可能なバイアス制御回路、増幅器および送信装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態としてのバイアス制御回路の構成を示すブロック図である。
【図２】本発明の第２の実施の形態としての送信装置の構成を示すブロック図である。
【図３】本発明の第２の実施の形態におけるバイアス制御回路の構成を示すブロック図である。
【図４】本発明の第２の実施の形態におけるレベル変換回路の構成を示すブロック図である。
【図５】本発明の第２の実施の形態において、増幅素子が負のバイアスで動作する場合に、送信信号が入力されたときのバイアス制御回路の動作を説明する図である。
【図６】本発明の第２の実施の形態において、増幅素子が負のバイアスで動作する場合に、送信信号が入力されないときのバイアス制御回路の動作を説明する図である。
【図７】本発明の第２の実施の形態において、増幅素子が正のバイアスで動作する場合に、送信信号が入力されたときのバイアス制御回路の動作を説明する図である。
【図８】本発明の第２の実施の形態において、増幅素子が正のバイアスで動作する場合に、送信信号が入力されないときのバイアス制御回路の動作を説明する図である。
【図９】ＬＴＥのリソース・スケジューリングの一例を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態としてのバイアス制御回路１の構成を説明するブロック図である。バイアス制御回路１は、増幅素子２に接続されることにより、増幅素子２に印加するバイアスを制御する。また、増幅素子２は、入力信号を増幅する作用を発生可能な素子である。増幅素子２は、エンハンスメント型ＦＥＴ、デプレッション型ＦＥＴ、あるいは、バイポーラ・トランジスタ等であってもよい。なお、以下に説明する本発明の各実施の形態において、バイアスとは、増幅素子２の増幅作用を制御するためにその入力端子へ印加される直流電圧をいうものとする。
【００１９】
図１に示すように、バイアス制御回路１は、スイッチ部１１と、スイッチ部１２と、切替部１３とを備える。
【００２０】
第１のスイッチ部１１は、オンまたはオフされることにより、電源１１０から供給される第１のバイアスを増幅素子２に印加するか否かを切り替える。電源１１０は、第１のバイアスとして、増幅素子２に増幅作用を発生させる電圧を供給する。
【００２１】
第２のスイッチ部１２は、オンまたはオフされることにより、電源１２０から供給される第２のバイアスを増幅素子２に印加するか否かを切り替える。電源１２０は、第２のバイアスとして、第１のバイアスより低い電圧を供給する。例えば、第２のバイアスは、増幅素子２をピンチオフさせる電圧であることが好ましい。ここで、ピンチオフとは、増幅素子２の増幅作用が停止することをいう。また、増幅作用の停止とは、例えば、増幅素子２がＦＥＴであれば、入力信号の有無に関わらずドレイン電流が流れない状態をいう。また、バイポーラ・トランジスタであれば、入力信号の有無に関わらずコレクタ電流が流れない状態をいう。増幅素子２においてバイアス電圧を低くしていったとき、ドレイン電流またはコレクタ電流が流れなくなる時点のバイアス電圧をピンチオフ電圧とすれば、第２のバイアスは、ピンチオフ電圧以下であることが好ましい。
【００２２】
切替部１３は、入力信号の有無を表す検出信号に応じて、第１のスイッチ部１１および第２のスイッチ部１２のいずれか一方をオンにするとともに他方をオフにするよう制御する。具体的には、切替部１３は、入力信号が有るときには、第１のスイッチ部１１をオンにするとともに第２のスイッチ部１２をオフにするよう制御する。また、切替部１３は、入力信号が無いときには、第１のスイッチ部１１をオフにするとともに第２のスイッチ部１２をオンにするよう制御する。これにより、増幅素子２には、入力信号が有るときには第１のバイアスが印加され、無いときには第２のバイアスが印加される。
【００２３】
ここで、検出信号は、例えば、入力信号の有るときに正の電圧値を示し、入力信号がないときに０Ｖとなるパルス信号であってもよい。
【００２４】
以上のように構成されたバイアス制御回路１の動作について説明する。
【００２５】
まず、切替部１３に、入力信号の有無を表す検出信号が入力される。ここで、検出信号が、入力信号が有ることを表していれば、切替部１３は、第１のスイッチ部１１をオンにするとともに第２のスイッチ部１２をオフにするよう制御する。これにより、増幅素子２は、第１のバイアスが印加されて増幅作用を発生する。一方、検出信号が、入力信号が無いことを表していれば、切替部１３は、第１のスイッチ部１１をオフにするとともに第２のスイッチ部１２をオンにするよう制御する。これにより、増幅素子２は、第１のバイアスより低い第２のバイアスが印加される。これにより、増幅素子２のアイドリング電流（無入力時のドレイン電流またはコレクタ電流）は低減される。例えば、第２のバイアスがピンチオフ電圧以下であれば、増幅素子２は、ピンチオフ状態になる。
【００２６】
以上でバイアス制御回路１の動作の説明を終了する。
【００２７】
次に、本発明の第１の実施の形態の効果について述べる。
【００２８】
本発明の第１の実施の形態としてのバイアス制御回路は、入力信号を増幅する増幅器が負のバイアスで動作する場合であっても、入力信号がない間の消費電力を低減することができる。
【００２９】
その理由は、増幅素子に増幅作用を発生させる第１のバイアスを、該増幅素子に印加するか否かを切り替える第１のスイッチ部と、第１のバイアスよりも低い第２のバイアスを、該増幅素子に印加するか否かを切り替える第２のスイッチ部と、を備え、切替部が、入力信号の有無を表す検出信号に応じて、第１のスイッチ部および第２のスイッチ部のいずれか一方がオンとなり他方がオフとなるよう動作するからである。これにより、増幅素子には、入力信号が有るときには第１のバイアスが印加され、入力信号がないときには第1のバイアスより低い第２のバイアスが印加されることになる。これにより、本発明の第１の実施の形態としてのバイアス制御回路は、入力信号がない間は、増幅素子のアイドリング電流を低減させる。したがって、本発明の第１の実施の形態としてのバイアス制御回路は、負領域のバイアスで動作するデプレッション型ＦＥＴのような増幅素子に対して適用した場合であっても、第１のバイアスおよび第２のバイアスとして負の値を用いることにより、入力信号がないときの消費電力を低減できる。さらには、第２のバイアスとして増幅素子をピンチオフさせる電圧を用いることにより、本発明の第１の実施の形態としてのバイアス制御回路は、無入力時の増幅素子のアイドリング電流を無くして、さらなる消費電力の低減を図ることができる。なお、本発明の第１の実施の形態としてのバイアス制御回路は、正領域のバイアスで動作するエンハンスメント型ＦＥＴや、バイポーラ・トランジスタのような増幅素子に対して適用した場合であっても、それぞれ第１のバイアスおよび第２のバイアスとして増幅素子の静特性に基づく値を用いることにより、同様の効果を奏することは明らかである。
【００３０】
（第２の実施の形態）
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。なお、本実施の形態において、本発明の第１の実施の形態と同一の構成には同一の符号を付して本実施の形態における詳細な説明を省略する。
【００３１】
図２は、本発明の第２の実施の形態としての送信装置２０の構成を説明するブロック図である。図２において、送信装置２０は、信号検出部２１と、増幅器２２と、処理部２３と、を備える。また、増幅器２２は、バイアス制御回路３と、増幅素子２と、電源１１０と、電源１２０と、電源２１０とを含む。また、処理部２３は、Ｄ／Ａ（digital to analog）コンバータ２３１と、周波数変換回路２３２とを含む。
【００３２】
信号検出部２１は、送信ベースバンド信号が送信装置２０に入力されたか否かを検出し、検出信号を出力する。例えば、信号検出部２１は、送信ベースバンド信号を検出すると所定の電圧値Ｖｔ２となり、送信ベースバンド信号を検出しないと電圧値がＶｔ１となるパルス波を検出信号として出力してもよい。例えば、Ｖｔ２は正電圧であり、Ｖｔ１は、０Ｖであってもよい。
【００３３】
増幅素子２は、第１のバイアスの印加によって増幅作用を発生する。増幅素子２は、入力信号を増幅することにより流れるドレイン電流（またはコレクタ電流）によって電力を消費する。一方、増幅素子２は、第1のバイアスより低い第２のバイアスの印加によって、無入力時のドレイン電流（またはコレクタ電流）を低減させる。例えば、第２のバイアスは、増幅素子２をピンチオフさせる電圧であることが好ましい。以下、本実施の形態では、第２のバイアスは、増幅素子２をピンチオフさせる電圧（ピンチオフ電圧以下）であるものとして説明を続ける。増幅素子２は、ピンチオフ状態になると、ドレイン電流（またはコレクタ電流）が流れなくなる。したがって、増幅素子２の電力の消費量が減る。増幅素子２は、バイポーラ・トランジスタ、エンハンスメント型ＦＥＴ、あるいは、デプレッション型ＦＥＴなど、増幅作用を発生させるためのバイアスを低くしていくことによりピンチオフ状態になる増幅素子によって構成可能である。
【００３４】
また、増幅素子２は、処理部２３から出力される信号を増幅するよう接続される。増幅素子２のゲート端子（またはベース端子）には、処理部２３からのＲＦ（Radio Frequency）信号が入力されるとともに、バイアス制御回路３を介したバイアスが印加される。
【００３５】
また、増幅素子２のドレイン端子（またはコレクタ端子）には、電圧Ｖｄが印加される。
【００３６】
電源２１０は、増幅素子２のドレイン端子（コレクタ端子）に電圧Ｖｄを供給する。
【００３７】
電源１１０および電源１２０は、本発明の第１の実施の形態と同様に、バイアス制御回路３に第１のバイアスおよび第２のバイアスを供給する。
【００３８】
バイアス制御回路３の詳細な構成を図３に示す。図３において、バイアス制御回路３は、レベル変換回路３１と、プッシュプル回路３２とを含む。レベル変換回路３１は、本発明の切替部の一実施形態を構成する。
【００３９】
プッシュプル回路３２は、ＰＮＰ型バイポーラ・トランジスタ（Ｔｒ１）と、ＮＰＮ型バイポーラ・トランジスタ（Ｔｒ２）の組み合わせで構成される。Ｔｒ１のコレクタ端子には電源１１０による電圧Ｖ１が印加され、Ｔｒ２のコレクタ端子には電源１２０による電圧Ｖ２が印加される。また、Ｔｒ１およびＴｒ２は互いのエミッタ端子で接続される。また、これらのエミッタ端子は、共に増幅素子２へバイアスを供給するための出力端子となる。また、Ｔｒ１およびＴｒ２のベース端子には、後述のレベル変換回路３１から電圧が印加される。
【００４０】
Ｔｒ１において、コレクタ端子に印加される電圧Ｖ１が、ベース端子に印加される電圧より大きい場合、ベース電流が流れることにより、コレクタ・エミッタ間が導通する。そして、電圧Ｖ１が増幅素子２へ印加される。一方、コレクタ端子に印加される電圧Ｖ１が、ベース端子に印加される電圧より小さい場合、ベース電流が流れず、電圧Ｖ１は増幅素子２へ印加されない。
【００４１】
Ｔｒ２において、コレクタ端子に印加される電圧Ｖ２が、ベース端子に印加される電圧より小さい場合、ベース電流が流れることにより、コレクタ・エミッタ間が導通する。そして、電圧Ｖ２が増幅素子２へ印加される。一方、ベース端子に印加される電圧が、コレクタ端子に印加される電圧Ｖ２より小さい場合、ベース電流が流れず、電圧Ｖ２は増幅素子２へ印加されない。
【００４２】
なお、図３では、プッシュプル回路３２の各トランジスタのベース端子には、過電流抑制用抵抗(ＲB１，ＲB２)が挿入されている。ＲB１，ＲB２の抵抗の大きさは、ベース電流が小さくなりすぎないような小さい値であることが望ましい。
【００４３】
レベル変換回路３１は、検出信号の電圧値Ｖｔを、プッシュプル回路３２の動作を切り替えるための所定の電圧値Ｖｓに変換する。具体的には、検出信号がパルス波であるとすると、レベル変換回路３１は、パルス波のオフを示す電圧Ｖｔ１を、プッシュプル回路３２を構成するＴｒ１およびＴｒ２の一方をオンにするとともに他方をオフにするのに好適な所定の電圧Ｖｓ１に変換する。また、レベル変換回路３１は、パルス波のオンを示す電圧Ｖｔ２を、Ｔｒ１およびＴｒ２の前述の一方をオフにするとともに前述の他方をオンにするのに好適な所定の電圧Ｖｓ２に変換する。なお、パルス波のオフを示す電圧Ｖｔ１が０Ｖであり、Ｖ１およびＶ２が共に正電圧または共に負電圧である場合、レベル変換回路３１は、パルス波のオンを示す電圧Ｖｔ２のみを所定の電圧Ｖｓ２に変換するようにしてもよい。なぜなら、Ｖ１およびＶ２が共に正電圧であれば、プッシュプル回路３２のベース端子に０Ｖが印加されることにより、Ｔｒ１およびＴｒ２において各コレクタ端子に印加される電圧はベース端子に印加される電圧よりそれぞれ大きくなる。このため、Ｔｒ１にベース電流が流れ、Ｔｒ２はベース電流が流れない。また、Ｖ１およびＶ２が共に負電圧であれば、プッシュプル回路３２のベース端子に０Ｖが印加されることにより、Ｔｒ１およびＴｒ２において、各コレクタ端子に印加される電圧はベース端子に印加される電圧より小さくなる。このため、Ｔｒ２にベース電流が流れ、Ｔｒ１ではベース電流が流れないからである。したがって、この場合、レベル変換回路３１は、パルス波のオフを示す電圧が０Ｖであればこれを変換する必要はなく、オンを示す電圧Ｖｔ２のみをＶｓ２に変換すればよい。以降、パルス波のオフを示す電圧Ｖｔ１は０Ｖであるものとして説明を続け、パルス波のオンを示す電圧Ｖｔ２を単にＶｔとも記載し、所定の電圧Ｖｓ２を単にＶｓとも記載する。
【００４４】
例えば、レベル変換回路３１は、パルス波のオンを示す正電圧Ｖｔを負電圧Ｖｓに変換する場合、オペアンプを用いた反転増幅器によって構成されてもよい。このようなレベル変換回路３１の構成例を図４に示す。図４において、反転増幅器は、オペアンプと、オペアンプの入力端子およびマイナス端子間抵抗Ｒ１と、帰還抵抗Ｒ２とから構成される。増幅度は、Ｒ２／Ｒ１の比で決定可能なため容易に調整可能である。
【００４５】
あるいは、レベル変換回路３１は、パルス波のオンを示す正電圧Ｖｔを正電圧Ｖｓに変換する場合、オペアンプを用いた非反転増幅器によって構成されてもよい。この場合も、レベル変換回路３１の増幅度は、２つの抵抗の比で調整可能である。
【００４６】
なお、レベル変換回路３１を構成するオペアンプは、送信ベースバンド信号の有無に応じて第１のバイアスまたは第２のバイアスが増幅素子２に印加されるタイミングを、ＲＦ信号が増幅素子２に入力されるタイミングより遅延させない程度の応答速度を有するもので構成されることが望ましい。あるいは、増幅素子２へのバイアス印加のタイミングを、増幅器２２へのＲＦ信号の入力タイミングに対して遅延させないためには、後述の処理部２３が、特許文献１に記載の遅延回路を含むよう構成することも可能である。
【００４７】
なお、プッシュプル回路３２の各コレクタ端子に印加される２値のバイアスＶ１およびＶ２は、増幅素子２の静特性に基づいて決定される。また、レベル変換回路３１からベース端子に印加される電圧Ｖｓは、決定されたＶ１およびＶ２に基づきバイポーラ・トランジスタＴｒ１およびＴｒ２が相補的にオン・オフするように決定される。
【００４８】
例えば、増幅素子２がエンハンスメント型ＦＥＴのような正領域のバイアス電圧で動作する静特性を持つ素子である場合、Ｖ１には、増幅素子２をピンチオフさせる第２のバイアスが設定される。また、Ｖ２には、増幅素子２に所望の増幅作用を発生させる第１のバイアスが設定される。また、この場合、Ｖ２＞Ｖ１である。そしてこの場合、前述の所定の電圧値Ｖｓは、Ｖ１およびＶ２より大きい値に設定される。また、この場合、電源１１０は、第２のバイアスとしてのＶ１を供給するものとなる。電源１２０は、第１のバイアスとしてのＶ１を供給するものとなる。
【００４９】
あるいは、例えば、増幅素子２がデプレッション型ＦＥＴのような負領域のバイアス電圧で動作する特性を持つ素子である場合、Ｖ１には、増幅素子２に所望の増幅作用を発生させる第１のバイアスが設定される。また、Ｖ２には、増幅素子２をピンチオフさせる第２のバイアスが設定される。また、この場合、Ｖ１＞Ｖ２である。そしてこの場合、前述の所定の電圧値Ｖｓは、Ｖ１およびＶ２より小さい値に設定される。
【００５０】
処理部２３は、送信ベースバンド信号を処理することによりＲＦ信号を生成し、増幅器２２に出力する。具体的には、Ｄ／Ａコンバータ２３１は、送信ベースバンド信号をアナログ信号に変換する。周波数変換回路２３２は、変換されたアナログ信号をＲＦ信号に変換する。
【００５１】
以上のように構成された送信装置２０の動作について説明する。なお、ここでは、増幅素子２がデプレッション型ＦＥＴであるものとする。また、増幅素子２に所望の増幅作用を発生させる負の電圧値Ｖ１（第１のバイアス）として、例えば−１Ｖが設定され、増幅素子２をピンチオフさせる負の電圧値Ｖ２（第２のバイアス）として、例えば−５Ｖが設定されているものとする。また、レベル変換回路３１は、オンを表す検出信号の電圧を、所定の電圧値Ｖｓとして−７Ｖに変換するものとする。また、オンを表す検出信号の電圧は３Ｖであるものとする。
【００５２】
まず、送信装置２０に送信ベースバンド信号が入力されると、Ｄ／Ａコンバータ２３１および周波数変換回路２３２により生成されたＲＦ信号が、増幅素子２のゲート端子に入力される。
【００５３】
並行して、信号検出部２１は、送信ベースバンド信号が入力されたことを表す検出信号（オン状態のパルス波：３Ｖ）を出力する。
【００５４】
次に、レベル変換回路３１は、検出信号の電圧値Ｖｔ（３Ｖ）を所定の電圧値Ｖｓ（−７Ｖ）に変換する。
【００５５】
次に、プッシュプル回路３２は、所定の電圧値Ｖｓ（−７Ｖ）がベース端子に印加されたことにより、Ｔｒ２がオフとなりＴｒ１がオンとなる。そして、Ｖ１（−１Ｖ）が増幅素子２のゲート端子に印加される（図５参照）。
【００５６】
次に、増幅素子２は、Ｖ１（−１Ｖ）の印加により、入力されたＲＦ信号を増幅する増幅作用を発生する。そして、増幅素子２は、増幅した信号を出力する。
【００５７】
次に、送信装置２０に入力される送信ベースバンド信号が途切れると、信号検出部２１は、送信ベースバンド信号が入力されていないことを表す検出信号（オフ状態のパルス波：０Ｖ）を出力する。
【００５８】
次に、レベル変換回路３１は、０Ｖのパルス波を０Ｖのまま出力する。
【００５９】
次に、プッシュプル回路３２は、０Ｖがベース端子に印加されたことにより、Ｔｒ２がオンとなりＴｒ１がオフとなる。そして、Ｖ２（−５Ｖ）が増幅素子２のゲート端子に印加される（図６参照）。
【００６０】
次に、増幅素子２は、Ｖ２（−５Ｖ）の印加により、ピンチオフ状態となる。すなわち、増幅素子２のドレイン電流は略０Ａとなる。
【００６１】
以上で、送信装置２０の動作の説明を終了する。
【００６２】
次に、増幅素子２がエンハンスメント型ＦＥＴである場合の送信装置２０の動作について説明する。この場合、増幅素子２に所望の増幅作用を発生させる正の電圧値Ｖ２（第１のバイアス）として、例えば３Ｖが設定され、増幅素子２をピンチオフさせる正の電圧値Ｖ１（第２のバイアス）として、例えば１Ｖが設定されているものとする。また、レベル変換回路３１は、オンを表す検出信号の電圧Ｖｔ（３Ｖ）を、所定の電圧値Ｖｓとして５Ｖに変換するものとする。
【００６３】
まず、送信装置２０に送信ベースバンド信号が入力されると、Ｄ／Ａコンバータ２３１および周波数変換回路２３２により生成されたＲＦ信号が、増幅素子２のゲート端子に入力される。
【００６４】
並行して、信号検出部２１は、信号が入力されたことを表す検出信号（オン状態のパルス波：３Ｖ）を出力する。
【００６５】
次に、レベル変換回路３１は、検出信号の電圧値（３Ｖ）を所定の電圧値Ｖｓ（５Ｖ）に変換する。
【００６６】
次に、プッシュプル回路３２は、所定の電圧値Ｖｓ（５Ｖ）がベース端子に印加されたことにより、Ｔｒ１がオフとなりＴｒ２がオンとなる。そして、Ｖ２（３Ｖ）が増幅素子２のゲート端子に印加される（図７参照）。
【００６７】
次に、増幅素子２は、Ｖ２（３Ｖ）の印加により、入力されたＲＦ信号を増幅する増幅作用を発生する。そして、増幅素子２は、増幅した信号を出力する。
【００６８】
次に、送信装置２０に入力される送信ベースバンド信号が途切れると、信号検出部２１は、送信ベースバンド信号が入力されていないことを表す検出信号（オフ状態のパルス波：０Ｖ）を出力する。
【００６９】
次に、レベル変換回路３１は、０Ｖのパルス波を０Ｖのまま出力する。
【００７０】
次に、プッシュプル回路３２は、０Ｖがベース端子に印加されたことにより、Ｔｒ２がオフとなりＴｒ１がオンとなる。そして、Ｖ１（１Ｖ）が増幅素子２のゲート端子に印加される（図８参照）。
【００７１】
次に、増幅素子２は、Ｖ１（１Ｖ）の印加により、ピンチオフ状態となる。すなわち、増幅素子２のドレイン電流は略０Ａとなる。
【００７２】
以上で、送信装置２０の動作の説明を終了する。
【００７３】
次に、上述の動作において、送信装置２０に、ＬＴＥを採用した通信システムにおける無線基地局の送信装置を適用した場合について説明する。このとき、送信装置２０は、前述のＰＤＳＣＨの割り当てがないサブフレームにおいて、間欠なリファレンス・シグナルを送信することがある。この場合、信号検出部２１は、このようなサブフレームにおいて、リファレンス・シグナルの有無を検出する。これにより、バイアス制御回路３は、リファレンス信号が有る間は、これを増幅するための第１のバイアスを増幅素子２に印加し、リファレンス信号がない間は、増幅素子２をピンチオフさせる第２のバイアスを増幅素子２に印加することになる。
【００７４】
なお、このような用途の場合、レベル変換回路３１には、μsecオーダの高速スイッチングが要求される。これは、リファレンス・シグナルの有無に応じて第１のバイアスまたは第２のバイアスを増幅素子２に印加するタイミングを、リファレンス・シグナルが増幅素子２に入力されるタイミングより遅延させないためである。前述のように、ＬＴＥのリソース・スケジューリングにおいてはリファレンス・シグナルの送信に要する時間は７２μsecである。このため、例えばその１％程度以下を目安として、レベル変換回路３１の応答速度は、１μｓｅｃ以下であってもよい。あるいは、前述のように、処理部２３に特許文献１に記載の遅延回路の技術を採用してもよい。
【００７５】
次に、本発明の第２の実施の形態の効果について述べる。
【００７６】
本発明の第２の実施の形態としての送信装置は、送信信号を増幅する増幅器が負のバイアスで動作する場合であっても、送信信号が入力されない間の消費電力を低減することができる。
【００７７】
その理由は、信号検出部が、送信信号の有無を検出して検出信号を出力し、レベル変換部が、検出信号の電圧を、プッシュプル回路を構成する各バイポーラ・トランジスタのオン・オフを相補的に切り替えるのに適した電圧値に変換し、プッシュプル回路が、入力された信号の電圧値に応じて第１のバイアスおよび第２のバイアスのいずれかを増幅素子に印加するからである。これにより、本発明の第２の実施の形態としての送信装置は、送信信号が入力されている間は、第１のバイアスを増幅素子に印加することにより増幅素子に増幅作用を発生させて送信信号として送出する。一方で、本発明の第２の実施の形態としての送信装置は、送信信号が入力されない間、第２のバイアスを増幅素子に印加することにより増幅素子をピンチオフさせることになる。したがって、本発明の第２の実施の形態としての送信装置は、増幅素子がデプレッション型ＦＥＴのような負領域のバイアスで動作する増幅素子であっても、送信信号がない間は、増幅素子をピンチオフさせて、増幅器の消費電力を低減することになる。
【００７８】
さらには、本発明の第２の実施の形態は、ＬＴＥを採用した無線通信システムの無線基地局における送信装置の消費電力を低減することができる。
【００７９】
その理由は、信号検出部が、ＰＤＳＣＨの割り当てがないサブフレームにおいて間欠なリファレンス・シグナルの有無を検出することにより、その検出信号に基づいて、プッシュプル回路が動作するからである。また、検出信号のオンを示す電圧値が正電圧であったとしても、レベル変換部が、負の第１のバイアスおよび負の第２のバイアスの印加を切り替えるプッシュプル回路を動作させるのに適した負の電圧値に、検出信号を変換するからである。これにより、本発明の第２の実施の形態としての送信装置は、リファレンス・シグナルが送信信号として入力されている間は、リファレンス・シグナルを増幅して送信信号として送出する一方で、リファレンス・シグナルが送信信号として入力されていない間は、増幅素子をピンチオフさせて消費電力を低減させることになる。
【００８０】
なお、本発明の第２の実施の形態において、プッシュプル回路を並列ｎ段（ｎは２以上の整数）構成としてもよい。この場合、各プッシュプル回路は、その各ベース端子に検出信号が入力され、その各コレクタ端子に第１のバイアスおよび第２のバイアスのいずれかがそれぞれ入力され、各エミッタ端子から増幅素子に第１のバイアスおよび第２のバイアスのいずれかが印加されるよう構成される。これにより、１段の場合と比べてプッシュプル回路のコレクタ端子に流れる電流がｎ倍に増す。したがって、このように構成した本発明の第２の実施の形態は、増幅素子のベース端子付近に接続される容量性の負荷の充放電時間の影響を低減することができ、増幅素子に印加する第１のバイアスおよび第２のバイアスの切り替えの遅れを抑制することが可能となる。
【００８１】
また、本発明の第２の実施の形態において、本発明のコンプリメンタリ回路としてのプッシュプル回路が、ＮＰＮ型バイポーラ・トランジスタおよびＰＮＰ型バイポーラ・トランジスタによって構成される例について説明したが、本発明におけるコンプリメンタリ回路は、２つのスイッチ素子を相補的にオン・オフさせるものであれば、その他の要素によって構成されていてもよい。
【００８２】
また、上述した各実施の形態は、適宜組み合わせて実施されることが可能である。
【００８３】
また、本発明は、上述した各実施の形態に限定されず、様々な態様で実施されることが可能である。
【００８４】
また、上述した各実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
入力信号を増幅する増幅素子に増幅作用を発生させる第１のバイアスを、前記増幅素子に印加するか否かを切り替える第１のスイッチ部と、
前記第１のバイアスより低い第２のバイアスを、前記増幅素子に印加するか否かを切り替える第２のスイッチ部と、
前記入力信号の有無を表す検出信号に基づいて、入力信号が有るときには前記第１のスイッチ部をオンにするとともに前記第２のスイッチ部をオフにするよう制御し、入力信号が無いときには前記第１のスイッチ部をオフにするとともに前記第２のスイッチ部をオンにするよう制御する切替部を備えたバイアス制御回路。
（付記２）
前記第２のスイッチ部は、前記第２のバイアスとして前記増幅素子をピンチオフさせるバイアスを、前記増幅素子に印加するか否かを切り替えることを特徴とする付記１に記載のバイアス制御回路。
（付記３）
前記入力信号は、ＬＴＥ（Long Term Evolution）のリソース・スケジューリングにおいてＰＤＳＣＨ（Physical Downlink Shared Channel）が割り当てられないサブフレームにおけるリファレンス信号であることを特徴とする付記１または付記２に記載のバイアス制御回路。
（付記４）
前記第１のスイッチ部および前記第２のスイッチ部は、これらのスイッチ部が相補的に動作するコンプリメンタリ回路によって構成され、
前記切替部は、前記検出信号の電圧を、前記コンプリメンタリ回路に含まれる前記第１のスイッチ部および前記第２のスイッチ部のいずれか一方をオンにするとともに他方をオフにする所定の電圧値にレベル変換することを特徴とする付記１から付記３のいずれかに記載のバイアス制御回路。
（付記５）
前記コンプリメンタリ回路は、ＮＰＮ型トランジスタおよびＰＮＰ型トランジスタが互いのエミッタ端子で接続されたプッシュプル回路によって構成され、前記ＮＰＮ型トランジスタおよび前記ＰＮＰ型トランジスタの各コレクタ端子に前記第１のバイアスおよび前記第２のバイアスのいずれかがそれぞれ供給され、各ベース端子に前記検出信号が入力され、各エミッタ端子から前記増幅素子に前記第１のバイアスおよび前記第２のバイアスのいずれかが印加されることを特徴とする付記４に記載のバイアス制御回路。
（付記６）
前記第１のバイアスおよび前記第２のバイアスが負電圧の場合、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第１のバイアスおよび前記第２のバイアスより小さい前記所定の電圧値に変換することを特徴とする付記５に記載のバイアス制御回路。
（付記７）
前記第１のバイアスおよび前記第２のバイアスが正電圧であるとき、前記切替部は、前記入力信号が有るときの前記検出信号の電圧を、前記第１のバイアスおよび前記第２のバイアスより大きい前記所定の電圧値に変換することを特徴とする付記５に記載のバイアス制御回路。
（付記８）
付記１から付記７のいずれかに記載のバイアス制御回路と、
前記増幅素子と、
を備えた増幅器。
（付記９）
付記８に記載の増幅器と、
送信ベースバンド信号の有無に応じて前記検出信号を出力する信号検出部と、
前記送信ベースバンド信号に対する処理を行って前記増幅素子に出力する処理部と、
を備えた送信装置。
（付記１０）
入力信号が有るときは、前記入力信号を増幅するための増幅素子に増幅作用を発生させる第１のバイアスを前記増幅素子に印加し、
前記入力信号が無いときは、前記第１のバイアスより低い第２のバイアスを前記増幅素子に印加する、バイアス制御方法。
（付記１１）
送信ベースバンド信号が入力される間、前記送信ベースバンド信号に対する処理を行って増幅素子に出力するとともに、
前記増幅素子に増幅作用を発生させる第１のバイアスを前記増幅素子に印加し、
前記送信ベースバンド信号の入力がない間、前記第１のバイアスより低い第２のバイアスを前記増幅素子に印加する、
送信方法。
【符号の説明】
【００８５】
１、３    バイアス制御回路
２    増幅素子
１１    第１のスイッチ部
１２    第２のスイッチ部
１３    切替部
２０    送信装置
２１    信号検出部
２２    増幅器
２３    処理部
３１    レベル変換回路
３２    プッシュプル回路
１１０、１２０、２１０    電源
２３１    Ｄ／Ａコンバータ
２３２    周波数変換回路
【図１】
0005817279.tif 000002
【図２】
0005817279.tif 000003
【図３】
0005817279.tif 000004
【図４】
0005817279.tif 000005
【図５】
0005817279.tif 000006
【図６】
0005817279.tif 000007
【図７】
0005817279.tif 000008
【図８】
0005817279.tif 000009
【図９】
0005817279.tif 000010