(57)【特許請求の範囲】
【請求項１】
装置であって、
増幅器を具備し、前記増幅器は、
スタックで結合され、入力信号を受信および増幅して出力信号を提供するように構成された少なくとも３つのトランジスタ、ここにおいて、前記スタックにおける第１のトランジスタは、前記入力信号のために信号増幅を提供し、および回路接地に結合されたソースと前記スタックにおける第２のトランジスタのソースに結合されたドレインとを有し、前記第２のトランジスタは、前記スタックにおける第３のトランジスタのソースに結合されたドレインを有す、と、
前記第２のトランジスタのドレインとソースとの間に結合された第１のキャパシタと、前記第３のトランジスタのドレインとソースとの間に結合された第２のキャパシタ、ここにおいて、前記第１のトランジスタは、前記第１のトランジスタのドレインとソースとの間キャパシタを有しない、と、
を具備する、装置。
【請求項２】
前記少なくとも１つのキャパシタは、関連したトランジスタの隣に位置付けられている、請求項１に記載の装置。
【請求項３】
前記スタック内の前記少なくとも２つのトランジスタの各々に関する前記少なくとも１つのキャパシタは、前記少なくとも２つのトランジスタのゲート−ソース寄生キャパシタからのエネルギを前記出力信号にリサイクルする、請求項１に記載の装置。
【請求項４】
前記スタック内の前記少なくとも２つのトランジスタの各々に関する前記少なくとも１つのキャパシタは、寄生金属キャパシタンスを具備する、請求項１に記載の装置。
【請求項５】
前記第１のトランジスタは、前記入力信号を受信し、前記第３のトランジスタは、前記出力信号を提供する、請求項１に記載の装置。
【請求項６】
前記少なくとも３つのトランジスタは、金属酸化膜半導体（ＭＯＳ）トランジスタを具備する、請求項１に記載の装置。
【請求項７】
前記増幅器はさらに、前記スタック内の前記少なくとも２つのトランジスタの各々について、関連したトランジスタのゲートに結合された少なくとも１つのバイパスキャパシタを具備する、請求項１に記載の装置。
【請求項８】
前記増幅器は、入力無線周波数（ＲＦ）信号を受信して、出力ＲＦ信号を提供するために電力増幅器を具備する、請求項１に記載の装置。
【請求項９】
前記電力増幅器に結合され、前記出力ＲＦ信号を送信するためのアンテナをさらに具備する、請求項８に記載の装置。
【請求項１０】
前記増幅器はさらに、
第２のスタックで結合され、第２の入力信号を受信および増幅して第２の出力信号を提供するように構成された少なくとも３つの第２のトランジスタと、
前記第２のスタック内の少なくとも２つの第２のトランジスタの各々に関して、第２の関連したトランジスタのドレインとソースとの間に結合された少なくとも１つの第２のキャパシタと
を具備する、請求項１に記載の装置。
【請求項１１】
前記増幅器は、差動増幅器を具備し、前記入力信号および前記第２の入力信号は、差動入力信号を形成し、前記出力信号および前記第２の出力信号は、差動出力信号を形成する、請求項１０に記載の装置。
【請求項１２】
前記スタック内の最も上のトランジスタと、前記第２のスタック内の最も上の第２のトランジスタとに結合され、シングルエンド出力信号を提供するための変換器をさらに具備する、請求項１０に記載の装置。
【請求項１３】
集積回路であって、
増幅器を具備し、前記増幅器は、
スタックで結合され、入力無線周波数（ＲＦ）信号を受信および増幅して出力ＲＦ信号を提供するように構成された少なくとも３つの金属酸化膜半導体（ＭＯＳ）トランジスタ、ここにおいて、前記スタックにおける第１のＭＯＳトランジスタは、入力信号のために信号増幅を提供し、および回路接地に結合されたソースと前記スタックにおける第２のＭＯＳトランジスタのソースに結合されたドレインとを有し、前記第２のＭＯＳトランジスタは、前記スタックにおける第３のＭＯＳトランジスタのソースに結合されたドレインを有す、と、
前記第２のＭＯＳトランジスタのドレインとソースとの間に結合された第１のキャパシタと、前記第３のＭＯＳトランジスタのドレインとソースとの間に結合された第２のキャパシタ、ここにおいて、第１のトランジスタは、前記第１のトランジスタのドレインとソースとの間キャパシタを有しない、と、
を具備する、集積回路。
【請求項１４】
前記少なくとも３つのＭＯＳトランジスタは、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタを具備する、請求項１３に記載の集積回路。
【請求項１５】
信号増幅を実行する方法であって、
出力信号を得るために、スタックで結合された少なくとも３つのトランジスタを用いて入力信号を増幅すること、ここにおいて、前記スタックにおける第１のトランジスタは、前記入力信号のために信号増幅を提供し、および回路接地に結合されたソースと前記スタックにおける第２のトランジスタのソースに結合されたドレインとを有し、前記第２のトランジスタは、前記スタックにおける第３のトランジスタのソースに結合されたドレインを有す、と、
前記第２のトランジスタのドレインとソースとの間に結合された第１のキャパシタを用いて前記第２のトランジスタをバイパスすること、および前記第３のトランジスタのドレインとソースとの間に結合された第２のキャパシタを用いて前記第３のトランジスタをバイパスすること、ここにおいて、前記第１のトランジスタは、前記第１のトランジスタのドレインとソースとの間キャパシタを有しない、と、
を具備する方法。
【請求項１６】
装置であって、
出力信号を取得するために、入力信号を増幅するための手段と、なお、前記増幅するための手段は、スタックで結合された少なくとも３つのトランジスタ、ここにおいて、前記スタックにおける第１のトランジスタは、前記入力信号のために信号増幅を提供し、および回路接地に結合されたソースと前記スタックにおける第２のトランジスタのソースに結合されたドレインとを有し、前記第２のトランジスタは、前記スタックにおける第３のトランジスタのソースに結合されたドレインを有す、
を具備する、および
前記第２のトランジスタのドレインとソースとの間に結合された第１のキャパシタを用いて前記第２のトランジスタをバイパスする手段、および前記第３のトランジスタのドレインとソースとの間に結合された第２のキャパシタを用いて前記第３のトランジスタをバイパスする手段、ここにおいて、前記第１のトランジスタは、前記第１のトランジスタのドレインとソースとの間キャパシタを有しない、と、
を具備する装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般的に、電子機器に関し、より詳細には増幅器に関する。
【背景技術】
【０００２】
増幅器は一般的に、信号増幅を提供するために、様々な電子デバイスで使用される。異なるタイプの増幅器が異なる用途に利用可能である。例えば、セルラ電話のような無線通信デバイスは、双方向通信のために送信機および受信機を含みうる。送信機は、ドライバ増幅器（ＤＡ）および電力増幅器（ＰＡ）を含み、受信機は、低ノイズ増幅器（ＬＮＡ）を含み、送信機および受信機は、可変利得増幅器（ＶＧＡ）を含みうる。
【０００３】
高い出力電力および良い効率性は、電力増幅器にとって、重要な設計目標である。電力増幅器は、高い最大出力電力レベル、例えば、ＧＳＭ（登録商標）の場合に＋３３ｄＢｍ、およびＣＤＭＡの場合に＋２７ｄＢｍで送信することが要求されうる。電力増幅器は、無線デバイスで使用され、無線デバイスのトータル電力の比較的大きい割合を消費しうる。このように、効率性が良く出力電力が高い電力増幅器は、非常に望ましい。
【図面の簡単な説明】
【０００４】
【図１】図１は、無線通信デバイスのブロック図を示す。
【図２】図２は、電力増幅器の概略図を示す。
【図３】図３は、図２の電力増幅器のモデルを示す。
【図４】図４は、図２の電力増幅器内の様々なノードにおける信号を示す。
【図５】図５は、高められた効率性を有する電力増幅器の概略図を示す。
【図６】図６は、図５の電力増幅器のモデルを示す。
【図７】図７は、図５の電力増幅器内の様々なノードにおける信号を示す。
【図８】図８は、図５の電力増幅器の例示的なレイアウトを示す。
【図９】図９は、差動電力増幅器の概略図を示す。
【図１０】図１０は、信号増幅を実行するためのプロセスを示す。
【発明を実施するための形態】
【０００５】
以下に示される詳細な説明が本開示の例示的な設計についての説明であることが意図されており、本開示が実現されうる唯一の設計を表すことは意図されない。「例示的（exemplary）」という用語は、「実例、事例、または例証として提供される」を意味するために本明細書で使用される。「例示的」として本明細書で説明される任意の設計は、必ずしも、他の設計よりも好ましいまたは有利であると解釈されるべきではない。詳細な説明は、本開示の例示的な設計の完全な理解を提供するために特定の詳細を含む。本明細書で説明される例示的な設計が、これらの特定の詳細なしに実施されうることは当業者に明らかになるであろう。いくつかの事例において、周知の構造およびデバイスが、本明細書に示される例示的な設計の新規性を曖昧にしないために、ブロック図の形式で示される。
【０００６】
高められた効率性および出力電力を有する増幅器が本明細書で説明される。これらの増幅器は、電力増幅器、ドライバ増幅器、ＬＮＡ、ＶＧＡ、等として使用されうる。これらの増幅器はまた、無線通信デバイス、セルラ電話、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、無線モデム、ラップトップコンピュータ、タブレット、コードレス電話、ブルートゥースデバイス、消費者電子デバイス、等、のような様々な電子デバイスに使用されうる。明確にするために、無線通信デバイスにおける電力増幅器としての増幅器の使用が以下で説明される。
【０００７】
図１は、無線通信デバイス１００の例示的な設計のブロック図を示す。この例示的な設計において、無線デバイス１００は、データプロセッサ１１０およびトランシーバ１２０を含む。トランシーバ１２０は、双方向無線通信をサポートする送信機１３０および受信機１５０を含む。一般的に、無線デバイス１００は、任意の数の通信システムおよび任意の数の周波数帯域のために、任意の数の送信機と任意の数の受信機とを含みうる。
【０００８】
送信経路において、データプロセッサ１１０は、送信されるべきデータを処理して、アナログ出力信号を送信機１３０に提供する。送信機１３０内で、アナログ出力信号は、増幅器（Ａｍｐ）１３２によって増幅され、デジタル／アナログ変換により生じた画像を除去するためにローパスフィルタ１３４によってフィルタリングされ、ＶＧＡ １３６によって増幅され、アップコンバータ１３８によって、ベースバンドから無線周波数（ＲＦ）にアップコンバートされる。アップコンバートされた信号は、フィルタ１４０によってフィルタリングされ、ドライバ増幅器１４２および電力増幅器１４４によってさらに増幅され、スイッチ／デュプレクサ１４６を通してルーティングされ、アンテナ１４８を介して送信される。
【０００９】
受信経路において、アンテナ１４８は、基地局および／または他の送信機局から信号を受信して、受信信号を提供する。これは、スイッチ／デュプレクサ１４６を通してルーティングされ、受信機１５０に提供される。受信機１５０内で、受信信号は、ＬＮＡ １５２によって増幅され、バンドパスフィルタ１５４によってフィルタリングされ、ダウンコンバータ１５６によって、ＲＦからベースバンドにダウンコンバートされる。ダウンコンバートされた信号は、データプロセッサ１１０に提供されるアナログ入力信号を得るために、ＶＧＡ １５８によって増幅され、ローパスフィルタ１６０によってフィルタリングされ、増幅器１６２によって増幅される。
【００１０】
図１は、１つの段階で、ＲＦとベースバンドとの間で信号を周波数変換する直接変換アーキテクチャを実現する送信機１３０および受信機１５０を示す。送信機１３０および／または受信機１５０はまた、複数の段階で、ＲＦとベースバンドとの間で信号を周波数変換するスーパーヘテロダイン（super-heterodyne）アーキテクチャを実現しうる。ローカルオシレータ（ＬＯ）生成器１７０は、送信および受信ＬＯ信号を生成して、それぞれ、アップコンバータ１３８およびダウンコンバータ１５６に提供する。フェーズロックドループ（ＰＬＬ）１７２は、適切な周波数で送信および受信ＬＯ信号を生成するために、データプロセッサ１１０から制御情報を受信して、ＬＯ生成器１７０に制御信号を提供する。
【００１１】
図１は、例示的なトランシーバ設計を示す。一般的に、送信機１３０および受信機１５０における信号の調整は、増幅器、フィルタ、ミキサ、等のうちの１つ以上の段階によって実行されうる。これらの回路は、図１に示される構成とは異なって配列されうる。さらに、図１に示されない他の回路もまた、送信機および受信機で使用されうる。例えば、整合回路が、図１の様々なアクティブ回路を整合させるために使用されうる。図１のいくつかの回路はまた、省略されうる。トランシーバ１２０のすべてまたは一部は、１つ以上のアナログ集積回路（ＩＣ）、ＲＦ ＩＣ（ＲＦＩＣ）、混合信号ＩＣ、等で実現されうる。例えば、送信機１３０の増幅器１３２から電力増幅器１４４まで、ＲＦＩＣ上で実現されうる。ドライバ増幅器１４２および電力増幅器１４４はまた、ＲＦＩＣに外付けの別のＩＣ上で実現されうる。
【００１２】
データプロセッサ１１０は、例えば、送受信されているデータの処理など、無線デバイス１００のために様々な機能を実行しうる。メモリ１１２は、データプロセッサ１１０のためにプログラムコードおよびデータを記憶しうる。データプロセッサ１１０は、１つ以上の特定用途向け集積回路（ＡＳＩＣ）および／または他のＩＣ上で実現されうる。
【００１３】
図２は、スタックされたトランジスタで実現される電力増幅器２００の例示的な設計の概略図を示す。電力増幅器２００は、図１の電力増幅器１４４またはドライバ増幅器１４２に使用されうる。図２に示される例示的な設計において、電力増幅器２００は、スタックで（すなわち直列に）結合されたＫ個のＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ２１０ａ〜２１０ｋで実現されうる。ここで、Ｋは３以上である。スタックで結合されるべきＮＭＯＳトランジスタの数（Ｋ）は、電力増幅器２００に使用される電力供給電圧（Ｖｄｄ）、電力増幅器２００からの出力ＲＦ信号（ＲＦｏｕｔ）の期待される最大電圧振幅、各ＮＭＯＳトランジスタ２１０の降伏電圧、等、様々な要因に依存しうる。
【００１４】
入力整合回路２１６は、一端で入力ＲＦ信号（ＲＦｉｎ）を受信し、最も下のＮＭＯＳトランジスタ２１０ａのゲートに結合された他端を有する。ＮＭＯＳトランジスタ２１０ａは、回路接地（circuit ground）に結合されたソースを有する。スタック内の残りのＮＭＯＳトランジスタ２１０の各々は、バイアス電圧（Ｖｂｉａｓ）を受信するゲートと、スタックにおいてすぐ下にあるＮＭＯＳトランジスタのドレインに結合されたソースとを有する。インダクタ２１８は、電力供給（Ｖｄｄ）と、最も上のＮＭＯＳトランジスタ２１０ｋのドレインとの間に結合される。出力整合回路２２０は、最も上のＮＭＯＳトランジスタ２１０ｋのドレインに結合された一端と、ＲＦｏｕｔ信号を提供する他端とを有す。ＲＦｏｕｔ信号は、アンテナまたはその他の回路でありうる負荷（図２には示されていない）に提供されうる。
【００１５】
バイパスキャパシタ２１２ｂ〜２１２ｋは、それぞれＮＭＯＳトランジスタ２１０ｂ〜２１０ｋのゲートに結合された一端と、回路接地に結合された他端とを有する。バイアス電圧Ｖｂｉａｓ２〜ＶｂｉａｓＫは、それぞれ、ＮＭＯＳトランジスタ２１０ｂ〜２１０ｋのゲートに提供される。Ｖｂｉａｓ１電圧は、入力整合回路２１６（図２に示されるような）を介して、または、ＲＦｉｎ信号（図２には示されない）を介して、最も下のＮＭＯＳトランジスタ２１０ａのゲートに提供される。
【００１６】
改善された信頼性は、スタックで結合された複数（Ｋ個）のＮＭＯＳトランジスタを使用することで達成されうる。ＲＦｏｕｔ信号は、大きい電圧振幅を有し、それは、１つのＮＭＯＳトランジスタの降伏電圧を上回りうる。ＲＦｏｕｔ信号の大きい電圧振幅は、Ｋ個のＮＭＯＳトランジスタ２１０ａ〜２１０ｋにわたって、ほぼ均等に分割または分散されうる。次に、各ＮＭＯＳトランジスタ２１０は、大きい電圧スイングのごく一部しか観察せず、それは、電力増幅器２００についての良い信頼性を達成するために、ＮＭＯＳトランジスタの降伏電圧よりも低くあるべきである。スタックされたトランジスタの使用は、特に、ディープサブミクロンＩＣプロセスで組み立てられ、低い降伏電圧を有するトランジスタで実現される高い周波数増幅器の場合に望まれる。スタックされたトランジスタは基本的に、信頼性を改善するために、降伏電圧にＫという因数を掛けることができる。
【００１７】
電力増幅器２００は、以下のように動作する。最も下のＮＭＯＳトランジスタ２１０ａは、ＲＦｉｎ信号のために信号増幅を提供する利得トランジスタである。残りのＮＭＯＳトランジスタ２１０ｂ〜２１０ｋは、ＲＦｏｕｔ信号のために信号駆動だけでなく信号増幅を提供する。バイパスキャパシタ２１２ｂ〜２１２ｋはそれぞれ、Ｖｂｉａｓ２〜ＶｂｉａｓＫ電圧のためにフィルタリングを提供する。Ｖｂｉａｓ１〜ＶｂｉａｓＫ電圧はそれぞれ、ＮＭＯＳトランジスタ２１０ａ〜２１０ｋに対して所望のバイアスを提供し、Ｋ個のＮＭＯＳトランジスタにわたる出力ＲＦ信号の大きい電圧振幅の所望の分散を取得するために選択されうる。入力整合回路２１６は、電力増幅器２００のために入力インピーダンス整合を提供する。出力整合回路２２０は、電力増幅器２００のために出力インピーダンス整合を提供する。
【００１８】
バイパスキャパシタ２１２ｂ〜２１２ｋのサイズおよびインピーダンスは、それぞれＮＭＯＳトランジスタ２１０ｂ〜２１０ｋのゲートにおいていくらかの電圧スイングを可能にするように、ＮＭＯＳトランジスタ２１０ｂ〜２１０ｋの端子にわたるその電圧振幅はトランジスタスタックにわたって平衡化されるように、コンピュータシミュレーションまたは算出を通して選択されうる。キャパシタ２１２ｂ〜２１２ｋは、キャパシタ２１２ｂが最大であり、キャパシタ２１２ｋが最小となるように、上のトランジスタスタックにいくにつれ、前進的に小さくなりうる。これは、ＮＭＯＳトランジスタ２１０ｂ〜２１０ｋのドレインにおける電圧スイングが、上のトランジスタスタックにいくにつれ、前進的に大きくなるためである。より小さいキャパシタ２１２ｋは、Ｋが増加するにつれ、ＮＭＯＳトランジスタ２１０ｋのゲートにおいてより大きい電圧スイングを可能にし、それによって、量ｍａｘ｜ＶＤＫ−ＶＧＫ｜が制御される。ここで、ＶＧＫは、ＮＭＯＳトランジスタ２１０ｋのゲート電圧であり、ＶＤＫは、ドレイン電圧である。
【００１９】
図２は、電力増幅器２００の例示的な設計を示す。一般的に、電力増幅器は、スタックで結合された任意の数のＮＭＯＳトランジスタで実現されうる。電力増幅器はまた、図２に示されない、異なるおよび／またはさらなる回路コンポーネントを含みうる。例えば、Ｋ−１個のレジスタは、ＮＭＯＳトランジスタ２１０ｂ〜２１０ｋに対してアイソレーションを提供するために使用され、Ｖｂｉａｓ２〜ＶｂｉａｓＫ電圧を受信する一端と、ＮＭＯＳトランジスタ２１０ｂ〜２１０ｋのゲートに結合された他端とを有しうる。別の例として、ダイオード接続型ＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ２１０ｂ〜２１０ｋに対してアイソレーションを提供するために、レジスタの代わりに使用されうる。ダイオード接続型ＮＭＯＳトランジスタは、電力増幅器の利得および／または直線性を改善しうる。
【００２０】
図３は、図２の電力増幅器２００のモデルを示す。各ＮＭＯＳトランジスタ２１０は、様々な寄生キャパシタを含みうる。簡単にするために、ＮＭＯＳトランジスタごとに１つのゲート−ソース寄生キャパシタ（ＣＧＳ）しか図３には示されておらず、それは、ＮＭＯＳトランジスタのゲートとソースとの間に結合される。ＮＭＯＳトランジスタ２１０ａ〜２１０ｋについて、ＣＧＳ寄生キャパシタ２２２ａ〜２２２ｋがそれぞれ図３に示される。
【００２１】
電力増幅器２００の動作中、スタック内の各ＮＭＯＳトランジスタのＣＧＳ寄生キャパシタ２２２は、反復的に充電または放電される。Ｋ個のＮＭＯＳトランジスタのＣＧＳ１〜ＣＧＳＫ寄生キャパシタの連続した充電および放電は、エネルギ損失に帰着し、よって、電力増幅器２００の効率性を減らす。最も下のＮＭＯＳトランジスタ２１０ａのＣＧＳ１寄生キャパシタは、入力整合回路２１６によって無視（turn out）されうる。このケースにおいて、ＣＧＳ１寄生キャパシタを介して、ごく少量のエネルギ損失がありうる。しかしながら、残りのＮＭＯＳトランジスタのＣＧＳ２〜ＣＧＳＫ寄生キャパシタに記憶されたエネルギの大半は、すべてのＲＦ周期で失われうる。
【００２２】
図４は、図２および３の電力増幅器２００内の様々なノードにおける信号の図を示す。簡単にするために、図４は、Ｋ＝３であるケースを示し、３つのＮＭＯＳトランジスタ２１０ａ、２１０ｂ、および２１０ｋは、スタックで結合される。プロット４１０は、最も下のＮＭＯＳトランジスタ２１０ａのゲートにおけるゲート電圧信号（ＶＧ１）を示す。プロット４１２は、ＮＭＯＳトランジスタ２１０ａのドレインにおけるドレイン電圧信号（ＶＤ１）を示す。ＶＤ１信号は、ＶＧ１信号の極性の逆の極性を有する。ＶＤ１信号は、ＶＧ１信号が閾値電圧を超えると、極性を切り替える。ＶＧ１信号が時間Ｔ１に閾値電圧を下回ると、ＶＤ１信号は、時間Ｔ１から時間Ｔ２にかけて低めから高めに遷移する。対照的に、ＶＧ１信号が時間Ｔ３に閾値電圧を上回ると、ＶＤ１信号は、時間Ｔ３から時間Ｔ４にかけて高めから低めに遷移する。ＶＤ１信号における遷移のレートは、ＮＭＯＳトランジスタ２１０ａの速度によって決定される。プロット４１４は、ＮＭＯＳトランジスタ２１０ａのドレインにおけるドレイン電流信号（ＩＤ１）を示す。ＩＤ１信号は、（ｉ）ＶＧ１信号が閾値電圧を下回わる場合ほぼゼロであり、（ｉｉ）ＶＧ１信号が閾値電圧を上回る場合、概して、ＶＧ１信号に従う。ＩＤ１信号はまた、ＶＧ１信号が時間Ｔ３で閾値電圧の上に遷移すると、時間Ｔ３から時間Ｔ４にかけてスパイク４１６を有する。
【００２３】
プロット４２０は、中間のＮＭＯＳトランジスタ２１０ｂのゲートにおけるゲート電圧信号（ＶＧ２）を示す。ＶＧ２信号は、ＶＤ１信号の減衰バージョンに似ている。プロット４２４は、ＮＭＯＳトランジスタ２１０ｂのドレインにおけるドレイン電流信号（ＩＤ２）を示す。ＩＤ２信号は、（ｉ）ＶＤ１信号が高い場合にほぼゼロであり、（ｉｉ）そうでない場合、概して、ＩＤ１信号に従う。しかしながら、ＩＤ２信号は、ＩＤ１信号よりも後に低めに遷移し、さらに、高めで遷移する際にスパイクを含まない。プロット４３２は、最も上のＮＭＯＳトランジスタ２１０ｋのドレインにおけるドレイン電圧信号（ＶＤ３）を示す。
【００２４】
簡単にするために図４には示されてはいないが、ＮＭＯＳトランジスタ２１０ｂのドレイン電圧信号（ＶＤ２）は、ＶＤ１信号の遅延バージョンに似ている。最も上のＮＭＯＳトランジスタ２１０ｋのゲートにおけるゲート電圧信号（ＶＧ３）は、ＶＤ２信号の減衰バージョンに似ている。ＮＭＯＳトランジスタ２１０ｋのドレインにおけるドレイン電流信号（ＩＤ３）は、（ｉ）ＶＤ２信号が高い場合にほぼゼロであり、（ｉｉ）そうでない場合、概して、ＩＤ１信号に従う。
【００２５】
スパイク４１６は、ＶＧ１信号が閾値電圧を超え、かつ、高くなったときに、最も下のＮＭＯＳトランジスタ２１０ａがＣＧＳ２寄生キャパシタを充電することから生じる。スパイク４１６の下の領域４４０は、これが、ＮＭＯＳトランジスタ２１０ａを通して損失するエネルギを表す。ＮＭＯＳトランジスタ２１０ｂからの電流は、時間Ｔ１から時間Ｔ２にかけてＣＧＳ２寄生キャパシタを充電する。領域４４２は、ＣＧＳ２寄生キャパシタおよびバイパスキャパシタ２１２ｂに記憶されているＶｄｄ供給からのエネルギを表す。
【００２６】
図４に示されるように、スタックされたＮＭＯＳトランジスタを有する電力増幅器２００内の中間ノードを充電および放電するために、エネルギが損失される。このエネルギ損失は、電力増幅器の効率性を減らす。
【００２７】
ある態様において、ドレイン−ソースキャパシタ（ＣＤＳ）が、電力増幅器の効率性を高めるために、恐らくは、最も下のＮＭＯＳトランジスタを除く、スタック内の各ＮＭＯＳトランジスタのドレインとソースとの間に追加されうる。ＣＤＳキャパシタは、スタックされたＮＭＯＳトランジスタ内の中間ノードの継続的な充電および放電により失われることとなるエネルギをリサイクルできるようにする。
【００２８】
図５は、スタックされたトランジスタで実現され、高められた効率性を有する電力増幅器２０２の例示的な設計の概略図を示す。電力増幅器２０２は、図２の電力増幅器２００における回路コンポーネントのすべてを含む。電力増幅器２０２は、Ｋ−１個のＮＭＯＳトランジスタ２１０ｂ〜２１０ｋに対して、それぞれ、Ｋ−１個のキャパシタ２１４ｂ〜２１４ｋをさらに含む。各キャパシタ２１４は、関連ＮＭＯＳトランジスタ２１０のドレインに結合された一端と、関連ＮＭＯＳトランジスタのソースに結合された他端とを有する。キャパシタ２１４ｂ〜２１４ｋは、下に記載されるように、失われることとなるエネルギのリサイクルを可能にしうる。
【００２９】
キャパシタ２１４ｂ〜２１４ｋは、適切なキャパシンスで設計されることができ、そのキャパシタンスはコンピュータシミュレーション、経験的測定、等、に基づいて決定されうる。キャパシタ２１４ｂ〜２１４ｋはまた、それらの効率性を高めるために、それぞれ、ＮＭＯＳトランジスタ２１０ｂ〜１０ｋの近くに位置づけられうる。１つの例示的な設計において、キャパシタ２１４ｂ〜２１４ｋは、例えば、ＲＦＩＣ上にキャパシタを形成するために通常使用される製造プロセスを使用して、明示的に実現されうる。別の例示的な設計において、キャパシタ２１４ｂ〜２１４ｋは、例えば、寄生金属キャパシタンスを用いて暗示的に実現されうる。
【００３０】
図５には示されていないが、シャント（ｓｈｕｎｔ）キャパシタが、ＮＭＯＳトランジスタ２１０ａのドレインと、回路接地との間に追加されうる。シャントキャパシタはまた、スタック内の残りのＮＭＯＳトランジスタのドレインと、回路接地との間に追加されうる。シャントキャパシタは、電力増幅器２０２の動作周波数がトランジスタ性能に対して低い場合に、電圧オーバーシュートを減らすために使用されうる。これらのシャントキャパシタはまた、増幅器出力における高調波成分（harmonic content）を減らすために使用されうる。
【００３１】
図６は、図５の電力増幅器２０２のモデルを示す。モデルは、図５におけるすべての回路コンポーネントを含む。モデルはさらに、ＮＭＯＳトランジスタ２１０ａ〜２１０ｋに関して、それぞれ、ＣＧＳ１〜ＣＧＳＫ寄生キャパシタ２２２ａ〜２２２ｋを含む。
【００３２】
図７は、図５および６の電力増幅器２０２内の様々なノードにおける信号の図を示す。簡単にするために、図７は、Ｋ＝３であるケースを示し、３つのＮＭＯＳトランジスタ２１０ａ、２１０ｂ、および２１０ｋがスタックで結合される。図７は、最も下のＮＭＯＳトランジスタ２１０ａのゲートにおけるＶＧ１信号についてのプロット７１０、ＮＭＯＳトランジスタ２１０ａのドレインにおけるＶＤ１信号についてのプロット７１２、およびＮＭＯＳトランジスタ２１０ａのドレインにおけるＩＤ１信号についてのプロット７１４を示す。図７はまた、中間ＮＭＯＳトランジスタ２１０ｂのゲートにおけるＶＧ２信号についてのプロット７２０、およびＮＭＯＳトランジスタ２１０ｂのドレインにおけるＩＤ２信号についてのプロット７２４を示す。図７はまた、最も上のＮＭＯＳトランジスタ２１０ｋのドレインにおけるＶＤ３信号についてのプロット７３２を示す。図７はさらに、ＣＤＳ２キャパシタ２１４ｂを通って流れるＩＣＤＳ２電流のプロット７２８を示す。
【００３３】
簡単にするために図７には示されてはいないが、ＮＭＯＳトランジスタ２１０ｂのＶＤ２電圧は、（ｉ）ＶＤ１信号の立ち上がりエッジに対して遅らせられる立ち上がりエッジ、および（ｉｉ）ＶＤ１およびＶＤ３信号の立ち下がりエッジとほぼ整合された立ち下がりエッジを有する。ＶＧ３電圧は、ＶＤ２信号の減衰バージョンに似ている。ＩＤ３信号は、ＶＤ２信号が高い場合にほぼゼロであり、そうでない場合、概して、ＩＤ１信号に従う。ＩＣＤＳ３信号は、ＩＣＤＳ２信号に似ている。すべてのＩＣＤＳ１〜ＩＣＤＳＫ信号のスパイクは、概して、ＶＤ３信号の立ち下がりエッジと整合される。
【００３４】
図７に示されるように、ＣＤＳ２キャパシタ２１４ｂおよびＣＤＳＫキャパシタ２１４ｋは、ＲＦｏｕｔ信号の一部を、ＮＭＯＳトランジスタ２１０ａのドレインに結合する。ＶＤ１信号が高めから低めに遷移すると、ＣＧＳ２寄生キャパシタ２２２ｂは、時間Ｔ３と時間Ｔ４との間でＣＤＳ２キャパシタ２１４ｂを通して放電される。ＣＤＳ２キャパシタ２１４ｂを通って流れるエネルギは、領域７４４で示され、電力増幅器２０２の出力へリサイクルされる。同様に、ＣＧＳＫ寄生キャパシタは、時間Ｔ３と時間Ｔ４との間でＣＤＳＫキャパシタ２１４ｋを通して放電され、ＣＤＳＫキャパシタ２１４ｋを通って流れるエネルギは、電力増幅器２０２の出力にリサイクルされる。ＮＭＯＳトランジスタ２１０ｂからの電流は、時間Ｔ１から時間Ｔ２にかけてＣＧＳ２寄生キャパシタ２２２ｂを充電する。領域７４２は、ＣＧＳ２寄生キャパシタ２２２ｂおよびバイパスキャパシタ２１２ｂに記憶されているＶｄｄ供給からのエネルギを表す。
【００３５】
電力増幅器２０２の出力におけるＶＤ３電圧は、出力インピーダンス整合が適切に調整されるため、自然に落下する。追加されたＣＤＳキャパシタによって、電力増幅器２０２の出力における電圧の落下は、中間ノードに送り込まれる（feed）。図７において、ＶＤ１電圧は、特に、中間ノードおよびＶＤ１電圧に増幅器出力を結合するＣＤＳ２〜ＣＤＳＫキャパシタが存在すると落下する。
【００３６】
図７に示されるように、電力増幅器２０２内の中間ノードの充電および放電によるエネルギは、ＣＤＳキャパシタ２１４ｂ〜２１４ｋでリサイクルされうる。このリサイクルされたエネルギは、電力増幅器の効率性を高める。
【００３７】
図８は、Ｋ＝３である場合の、図５における電力増幅器２０２の例示的なレイアウトを示す。３つのＮＭＯＳトランジスタ２１０ａ、２１０ｂ、および２１０ｋは、スタックで結合され、それぞれ、Ｑ１、Ｑ２、およびＱ３とも呼ばれうる。３つのＮＭＯＳトランジスタＱ１、Ｑ２、およびＱ３は、図８に示されるように、並んで形成されうる。２つのドレイン−ソースキャパシタＣＤＳ２およびＣＤＳ３は、それぞれ、２つのＮＭＯＳトランジスタＱ２およびＱ３の片側に隣接して形成されうる。２つのバイパスキャパシタＣＧＧ２およびＣＧＧ３は、それぞれ、ＮＭＯＳトランジスタＱ２およびＱ３の反対側に隣接して形成されうる。電力増幅器２０２の他の回路コンポーネントは、良い性能を提供するために、ＮＭＯＳトランジスタＱ１、Ｑ２、およびＱ３の近くに形成されうる。
【００３８】
図９は、スタックされたトランジスタで実現され、高められた効率性を有する電力増幅器２０４の例示的な差動設計の概略図を示す。差動電力増幅器２０４は、図５のシングルエンド電力増幅器２０２において、出力整合回路２２０を除き、回路コンポーネントをすべて含み、それらは、差動電力増幅器の半分を形成する。差動電力増幅器２０４はさらに、Ｋ個のＮＭＯＳトランジスタ２５０ａ〜２５０ｋ、Ｋ−１個のバイパスキャパシタ２５２ｂ〜２４２ｋ、Ｋ−１個のドレイン−ソースキャパシタ２５４ｂ〜２５４ｋ、入力整合回路２５６、およびインダクタ２５８を含み、それらは、差動電力増幅器の残りの半分を形成する。ＮＭＯＳトランジスタ２５０ａ〜２５０ｋは、スタックで結合される。バイパスキャパシタ２５２ｂ〜２５２ｋは、それぞれ、ＮＭＯＳトランジスタ２５０ｂ〜２５０ｋのゲートに結合される。キャパシタ２５４ｂ〜２５４ｋは、それぞれ、ＮＭＯＳトランジスタ２５２ｂ〜２５２ｋのドレインとソースとの間に結合される。入力整合回路２５６は、最も下のＮＭＯＳトランジスタ２５０ａのゲートに結合される。
【００３９】
図９に示される例示的な設計において、差動電力増幅器２０４は、一次コイル２７２および二次コイル２７４を有する変換器２７０をさらに含む。一次コイル２７２は、最も上のＮＭＯＳトランジスタ２１０ｋおよび２５０ｋのドレインに結合された２つの端を有する。二次コイル２７４は、回路接地に結合された一端と、シングルエンドＲＦｏｕｔ信号を提供するもう他端とを有する。差動ＲＦｉｎ信号は、ＲＦｉｎｐ信号およびＲＦｉｎｎ信号を含む。ＲＦｉｎ信号は、入力整合回路２１６に提供され、ＲＦｉｎｎ信号は、入力整合回路２５６に提供される。
【００４０】
図９は、高められた効率性のために、本明細書で説明された技法を実現する差動電力増幅器の例示的な設計を示す。差動電力増幅器は、様々な他の設計でも実現されうる。例えば、変換器２７０は、一次コイル２７２または二次コイル２７４で出力整合回路と組み合わせられうる。出力整合回路はまた、省略されうる。差動からシングルエンドへの変換は、図９に示されるように、変換器２７０を用いて達成されうる。差動からシングルエンドへの変換はまた、ＬＣ−ＣＬ整合、すなわち１８０度結合器、または、ある他のメカニズムを使用して達成されうる。平衡増幅器も実現され、９０度シフトされた入力信号を受信して、９０度ハイブリッドを使用して結合された出力信号を提供しうる。２つの入力整合回路は、図９に示されるように、ＲＦｉｎｐおよびＲＦｉｎｎ信号に対して使用されうる。あるいは、２つの入力整合回路は、１つの完全な差動入力整合回路へと結合され、それはまた、シングルエンドから差動への変換を実行しうる。
【００４１】
明確にするために、ＮＭＯＳトランジスタで実現される電力増幅器が上述されている。電力増幅器はまた、Ｐ型金属酸素半導体（ＰＭＯＳ）トランジスタ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの組み合わせ、他のタイプのトランジスタ、または、それらの組み合わせで実現されうる。キャパシタは、効率性および出力電力を高めるために、スタック内のトランジスタのすべてまたはサブセットのドレインとソースとの間に結合されうる。
【００４２】
例示的な設計において、装置（例えば、無線デバイス、ＩＣ、等）は、少なくとも３つのトランジスタ（例えば、図５のＮＭＯＳトランジスタ２１０ａ〜２１０ｋ）および少なくとも２つのキャパシタ（例えば、キャパシタ２１４ｂ〜２１４ｋ）を含む増幅器を備えうる。少なくとも３つのトランジスタは、スタックで結合され、入力信号を受信および増幅して、出力信号を提供しうる。少なくとも２つのキャパシタは、例えば、図５に示されるように、スタック内の少なくとも２つのトランジスタの各々のために、関連トランジスタのドレインとソースとの間に結合された少なくとも１つのキャパシタを含みうる。少なくとも１つのキャパシタは、例えば、図８に示されるように、関連トランジスタに隣接して位置付けされうる。例示的な設計において、少なくとも２つのキャパシタは、スタック内の最も下のトランジスタ（例えば、図５に示されるような）を除く、スタック内のトランジスタごとに、少なくとも１つ（例えば、１つ）のキャパシタを含みる。少なくとも２つのキャパシタは、少なくとも２つのトランジスタのゲート−ソース寄生キャパシタからのエネルギを出力信号にリサイクルしうる。
【００４３】
例示的な設計において、少なくとも３つのトランジスタは、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタを含みうる。第１のトランジスタは、回路接地に結合されたソースと、第２のトランジスタのソースに結合されたドレインとを有しうる。第２のトランジスタは、第３のトランジスタのソースに結合されたドレインを有しうる。例示的な設計において、第１のトランジスタは、入力信号を受信し、第３のトランジスタは、出力信号を提供しうる。スタックはまた、３つよりも多くのトランジスタを含みうる。少なくとも３つのトランジスタは、ＭＯＳトランジスタ（例えば、ＮＭＯＳトランジスタ）または他のタイプのトランジスタを備えうる。
【００４４】
例示的な設計において、増幅器はさらに、スタック内の少なくとも２つのトランジスタに対して少なくとも２つのバイパスキャパシタ（例えば、図５のキャパシタ２１２ｂ〜２１２ｋ）を含み、少なくとも２つのトランジスタの各々に対して少なくとも１つのバイパスキャパシタを含みうる。各バイパスキャパシタは、関連トランジスタのゲートに結合されうる。
【００４５】
例示的な設計において、増幅器はさらに、少なくとも３つの第２のトランジスタ（例えば、図９のＮＭＯＳトランジスタ２５０ａ〜２５０ｋ）と、少なくとも２つの第２のキャパシタ（例えば、キャパシタ２５４ｂ〜２５４ｋ）とを含みうる。少なくとも３つの第２のトランジスタは、第２のスタックに結合され、第２の入力信号を受信および増幅して、第２の出力信号を提供しうる。少なくとも２つの第２のキャパシタは、第２のスタック内の少なくとも２つの第２のトランジスタの各々のために、第２の関連トランジスタのドレインとソースとの間に結合された少なくとも１つの第２のキャパシタを含みうる。
【００４６】
増幅器はさらに、スタック内の最も上のトランジスタ、さらには、第２のスタック内の最も上の第２のトランジスタに結合された変換器を含みうる（例えば、図９に示されるように）。増幅器は、差動増幅器でありうる。入力信号および第２の入力信号は、差動入力信号を形成しうる。出力信号および第２の出力信号は、差動出力信号を形成うる。変換器は、差動出力信号を受信して、シングルエンド出力信号を提供しうる。
【００４７】
例示的な設計において、増幅器は、入力ＲＦ信号を受信して、出力ＲＦ信号を提供する電力増幅器でありうる。例示的な設計において、装置は、無線デバイスであり、さらに、電力増幅器に直接的または間接的に結合され、出力ＲＦ信号を送信するために使用されるアンテナを含みうる。
【００４８】
図１０は、信号増幅を実行するためのプロセス１０００の例示的な設計を示す。入力信号は、出力信号を得るために、スタックで結合された少なくとも３つのトランジスタで増幅されうる（ブロック１０１２）。スタック内の少なくとも２つのトランジスタは、少なくとも２つのトランジスタの各々について、関連トランジスタのドレインとソースとの間に結合された少なくとも１つのキャパシタを用いてバイパスされうる（ブロック１０１４）。例示的な設計において、スタック内の最も下のトランジスタを除く、スタック内の各トランジスタは、少なくとも１つのキャパシタを用いてバイパスされうる。
【００４９】
本明細書で説明された技法は、トランジスタスタッキングに基づいて、電力増幅器の効率性および出力電力を高めうる。いくつかの小さいドレイン−ソースキャパシタをスタック内のトランジスタに加えることによって、電力増幅器における中間ノードの継続的な充電および放電によるエネルギ損失が減らされ、効率性および出力電力が大幅に高められうる。この技法は、特に、大きい電圧振幅を提供することが要求され、スタックで結合された多数のＭＯＳトランジスタを利用して大きい電圧振幅を提供するＭＯＳ電力増幅器に有用でありうる。この技法はまた、特に、低い降伏電圧を有するサブミクロントランジスタで実現され、要求された大きい電圧振幅を提供するために３つ以上のトランジスタを要求する電力増幅器に適切である。この技法はまた、様々なＩＣプロセス技術に対して使用され、ＳＯＩ（silicon-on-insulator）ＭＯＳプロセスにおいて特に効率的でありうる。
【００５０】
本明細書で説明された増幅器は、ＩＣ、アナログＩＣ、ＲＦＩＣ、混合信号ＩＣ、ＡＳＩＣ、プリント基板（ＰＣＢ）、電子デバイス、等、で実現されうる。増幅器はまた、ＮＭＯＳ、ＰＭＯＳ、補間型ＭＯＳ（ＣＭＯＳ）、バイポーラ接合型トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ヘテロ接合型バイポーラトランジスタ（ＨＢＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、ＳＯＩ、等、のような様々なＩＣプロセス技術を備えうる。
【００５１】
本明細書で説明された増幅器を実現する装置は、独立型デバイスでありうるか、より大きいデバイスの一部でありうる。デバイスは、（ｉ）独立型ＩＣ、（ｉｉ）データおよび／または命令を記憶するためのメモリＩＣを含みうる１つ以上のＩＣのセット、（ｉｉｉ）ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、（ｉｖ）モバイル局モデム（ＭＳＭ）のようなＡＳＩＣ、（ｖ）他のデバイスに組み込まれうるモジュール、（ｖｉ）受信機、セルラ電話、無線デバイス、ハンドセット、またはモバイルユニット、（ｖｉｉ）その他でありうる。
【００５２】
１つ以上の例示的な設計において、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実現されうる。ソフトウェアで実現された場合、この機能は、コンピュータ読取可能な媒体上の１つ以上の命令またはコードとして記憶または送信されうる。コンピュータ読取可能な媒体は、コンピュータ記憶媒体、および、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされうる任意の利用可能な媒体でありうる。限定ではなく例として、このようなコンピュータ読取可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、命令またはデータ構造の形式で所望のプログラムコードを搬送または記憶するために使用可能であり、かつコンピュータによってアクセスされうる任意の別媒体を備えうる。また、任意の接続は、コンピュータ読取可能な媒体と適切に呼ばれる。例えば、ソフトウェアが、ウェブサイト、サーバ、または他のリモートソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、ラジオ、およびマイクロ波のような無線技術を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、ラジオ、およびマイクロ波のような無線技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）とディスク（ｄｉｓｃ）は、本明細書で使用される場合、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、ブルーレイ（登録商標）ディスクを含む。ディスク（ｄｉｓｋ）は通常磁気作用によってデータを再生し、ディスク（ｄｉｓｃ）はレーザーで光学的にデータを再生する。上記したものの組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。
【００５３】
本開示の以上の説明は、当業者が本開示を実行または使用できるようにするために提供される。本開示に対する様々な変更は当業者には容易に明らかであり、本明細書において定義された包括的な原理は、本開示の精神を逸脱することなく他の変形に適用されうる。したがって、本開示は、本明細書で説明された例および設計に制限されることを意図せず、本明細書に開示された原理および新規な特徴と合致する最も広い範囲が与えられるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
装置であって、
増幅器を具備し、前記増幅器は、
スタックで結合され、入力信号を受信および増幅して出力信号を提供するように構成された少なくとも３つのトランジスタと、
前記スタック内の少なくとも２つのトランジスタの各々に関して、関連したトランジスタのドレインとソースとの間に結合された少なくとも１つのキャパシタと
を具備する、装置。
［Ｃ２］
少なくとも１つのキャパシタは、前記スタック内の最も下のトランジスタを除き、前記スタック内の各トランジスタの前記ドレインと前記ソースとの間に結合されている、Ｃ１に記載の装置。
［Ｃ３］
前記少なくとも１つのキャパシタは、前記関連したトランジスタの隣に位置付けられている、Ｃ１に記載の装置。
［Ｃ４］
前記スタック内の前記少なくとも２つのトランジスタの各々に関する前記少なくとも１つのキャパシタは、前記少なくとも２つのトランジスタのゲート−ソース寄生キャパシタからのエネルギを前記出力信号にリサイクルする、Ｃ１に記載の装置。
［Ｃ５］
前記スタック内の前記少なくとも２つのトランジスタの各々に関する前記少なくとも１つのキャパシタは、寄生金属キャパシタンスを具備する、Ｃ１に記載の装置。
［Ｃ６］
前記少なくとも３つのトランジスタは、第１のトランジスタ、第２のトランジスタ、および第３のトランジスタを具備し、前記第１のトランジスタは、回路接地に結合されたソースと、前記第２のトランジスタのソースに結合されたドレインとを有し、前記第２のトランジスタは、前記第３のトランジスタのソースに結合されたドレインを有しうる、Ｃ１に記載の装置。
［Ｃ７］
前記第１のトランジスタは、前記入力信号を受信し、前記第３のトランジスタは、前記出力信号を提供する、Ｃ６に記載の装置。
［Ｃ８］
前記少なくとも３つのトランジスタは、金属酸化膜半導体（ＭＯＳ）トランジスタを具備する、Ｃ１に記載の装置。
［Ｃ９］
前記増幅器はさらに、前記スタック内の前記少なくとも２つのトランジスタの各々について、関連したトランジスタのゲートに結合された少なくとも１つのバイパスキャパシタを具備する、Ｃ１に記載の装置。
［Ｃ１０］
前記増幅器は、入力無線周波数（ＲＦ）信号を受信して、出力ＲＦ信号を提供するために電力増幅器を具備する、Ｃ１に記載の装置。
［Ｃ１１］
前記電力増幅器に結合され、前記出力ＲＦ信号を送信するためのアンテナをさらに具備する、Ｃ１０に記載の装置。
［Ｃ１２］
前記増幅器はさらに、
第２のスタックで結合され、第２の入力信号を受信および増幅して第２の出力信号を提供するように構成された少なくとも３つの第２のトランジスタと、
前記第２のスタック内の少なくとも２つの第２のトランジスタの各々に関して、第２の関連したトランジスタのドレインとソースとの間に結合された少なくとも１つの第２のキャパシタと
を具備する、Ｃ１に記載の装置。
［Ｃ１３］
前記増幅器は、差動増幅器を具備し、前記入力信号および前記第２の入力信号は、差動入力信号を形成し、前記出力信号および前記第２の出力信号は、差動出力信号を形成する、Ｃ１２に記載の装置。
［Ｃ１４］
前記スタック内の最も上のトランジスタと、前記第２のスタック内の最も上の第２のトランジスタとに結合され、シングルエンド出力信号を提供するための変換器をさらに具備する、Ｃ１２に記載の装置。
［Ｃ１５］
集積回路であって、
増幅器を具備し、前記増幅器は、
スタックで結合され、入力無線周波数（ＲＦ）信号を受信および増幅して出力ＲＦ信号を提供するように構成された少なくとも３つの金属酸化膜半導体（ＭＯＳ）トランジスタと、
前記スタック内の少なくとも２つのＭＯＳトランジスタの各々に関して、関連したＭＯＳトランジスタのドレインとソースとの間に結合された少なくとも１つのキャパシタと
を具備する、集積回路。
［Ｃ１６］
少なくとも１つのキャパシタは、前記スタック内の最も下のＭＯＳトランジスタを除き、前記スタック内の各ＭＯＳトランジスタの前記ドレインと前記ソースとの間に結合される、Ｃ１５に記載の集積回路。
［Ｃ１７］
前記少なくとも３つのＭＯＳトランジスタは、Ｎ型ＭＯＳ（ＮＭＯＳ）トランジスタを具備する、Ｃ１５に記載の集積回路。
［Ｃ１８］
信号増幅を実行する方法であって、
出力信号を得るために、スタックで結合された少なくとも３つのトランジスタを用いて入力信号を増幅することと、
前記少なくとも２つのトランジスタの各々に関して、関連したトランジスタのドレインとソースとの間に結合された少なくとも１つのキャパシタを用いて、前記スタック内の少なくとも２つのトランジスタをバイパスすることと
を具備する方法。
［Ｃ１９］
前記バイパスすることは、前記スタック内の最も下のトランジスタを除いて、前記スタック内の前記少なくとも３つのトランジスタの各々を、前記少なくとも１つのキャパシタを用いてバイパスすることを具備する、Ｃ１８に記載の方法。
［Ｃ２０］
装置であって、
出力信号を取得するために、入力信号を増幅するための手段と、なお、前記増幅するための手段は、スタックで結合された少なくとも３つのトランジスタを具備する、および
前記スタック内の少なくとも２つのトランジスタをバイパスするための手段と、なお、前記バイパスするための手段は、前記少なくとも２つのトランジスタの各々に関して、関連したトランジスタのドレインとソースとの間に結合された少なくとも１つのキャパシタを具備する、
を具備する装置。
［Ｃ２１］
前記バイパスするための手段は、前記スタック内の最も下のトランジスタを除く、前記スタック内の前記少なくとも３つのトランジスタの各々に関して、少なくとも１つのキャパシタを具備する、Ｃ２０に記載の装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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