(57)【特許請求の範囲】
【請求項１】
メモリデバイスであって、
基板と、
前記基板の上面に形成された第１の入力／出力導電層と、
前記第１の入力／出力導電層の上に配置された第１の垂直な半導体チャンネルと、
前記第１の垂直な半導体チャンネルの下面及び上面で、前記第１の垂直な半導体チャンネルとそれぞれ接触する第１および第２のソース／ドレインコンタクト領域と、
前記第２のソース／ドレインコンタクト領域の上面に形成された第２の入力／出力導電層と、
前記第２の入力／出力導電層の上に配置された第２の垂直な半導体チャンネルと、
前記第２の垂直な半導体チャンネルの下面及び上面で、前記第２の垂直な半導体チャンネルとそれぞれ接触する第３および第４のソース／ドレインコンタクト領域と、
前記第４のソース／ドレインコンタクト領域の上面に形成された第３の入力／出力導電層と、を有し、
前記第１の垂直な半導体チャンネルと、第１および第２のソース／ドレインコンタクト領域は、第１のデバイス階層にある第１の柱状物であり、前記第２の垂直な半導体チャンネルと、第３および第４のソース／ドレインコンタクト領域は、第２のデバイス階層にある第２の柱状物であり、さらに、
前記第１のデバイス階層にあり、前記第１の柱状物の第１面の第１部分に隣接して配置された第１の電荷記憶媒体と、
前記第１のデバイス階層に配置され、前記第１の電荷記憶媒体に隣接して配置された第１の制御ゲートと、
前記第１のデバイス階層および第２のデバイス階層にあり、前記第１の柱状物の前記第１面と直交する方向の第２面の第２部分に隣接して配置され、かつ前記第１の柱状物の前記第２面の前記第２部分の上方にある前記第２の柱状物の第２面の第２部分に隣接して配置された第２の電荷記憶媒体と、
前記第１のデバイス階層および前記第２のデバイス階層に配置され、前記第２の電荷記憶媒体に隣接して配置された第２の制御ゲートと、
前記第２のデバイス階層に配置された部分を少なくとも有し、前記第１の柱状物の前記第１面の前記第１部分の上方にある前記第２の柱状物の前記第２面と直交する方向の第１面の第１部分に隣接して配置された第３の電荷記憶媒体と、
前記第２のデバイス階層に配置された部分を少なくとも有し、前記第３の電荷記憶媒体に隣接して配置された第３の制御ゲートと、を有し、
前記第１の電荷記憶媒体は、前記第１の制御ゲートよりも前記第１の垂直な半導体チャンネルの近くに配置された第１のトンネル誘電膜を有し、
前記第２の電荷記憶媒体は、前記第２の制御ゲートよりも前記第１の垂直な半導体チャンネルおよび第２の垂直な半導体チャンネルの近くに配置され、第１のデバイス階層と第２のデバイス階層において連続した第２のトンネル誘電膜を有し、
前記第３の電荷記憶媒体は、前記第３の制御ゲートよりも前記第２の垂直な半導体チャンネルの近くに配置された第３のトンネル誘電膜を有し、
前記第１および第３の制御ゲートの双方は、互いに分離されるとともに独立して制御可能であるメモリデバイス。
【請求項２】
請求項１記載のメモリデバイスであって、
前記第１および第２の垂直な半導体チャンネルは、シリコンチャンネルを有するメモリデバイス。
【請求項３】
請求項１記載のメモリデバイスであって、
前記第１のソース／ドレインコンタクト領域は前記第１の垂直な半導体チャンネルの下面と接触し、前記第２のソース／ドレインコンタクト領域は前記第１の垂直な半導体チャンネルの上面と接触するメモリデバイス。
【請求項４】
請求項１記載のメモリデバイスであって、
前記第１の電荷記憶媒体は、前記垂直な半導体チャンネルと前記第１の制御ゲートとの間に配置された第１の誘電体分離フローティングゲートを有し、
前記第２の電荷記憶媒体は、前記垂直な半導体チャンネルと前記第２の制御ゲートとの間に配置された第２の誘電体分離フローティングゲートを有するメモリデバイス。
【請求項５】
請求項１記載のメモリデバイスであって、
前記第１および第２の電荷記憶媒体は、ＯＮＯ誘電膜または導電性ナノ結晶を含む絶縁層を有するメモリデバイス。
【請求項６】
請求項１記載のメモリデバイスであって、
前記デバイスは、複数のデバイス階層からなる電荷記憶デバイスのモノリシックな３次元アレイを有するメモリデバイス。
【請求項７】
メモリデバイスであって、
基板と、
前記基板の上面に形成された第１の入力／出力導電層と、
前記第１の入力／出力導電層の上に配置された第１の垂直な半導体チャンネルと、
前記第１の垂直な半導体チャンネルの下面及び上面で、前記第１の垂直な半導体チャンネルとそれぞれ接触する第１および第２のソース／ドレインコンタクト領域と、
前記第２のソース／ドレインコンタクト領域の上面に形成された第２の入力／出力導電層と、
前記第２の入力／出力導電層の上に配置された第２の垂直な半導体チャンネルと、
前記第２の垂直な半導体チャンネルの下面及び上面で、前記第２の垂直な半導体チャンネルとそれぞれ接触する第３および第４のソース／ドレインコンタクト領域と、
前記第４のソース／ドレインコンタクト領域の上面に形成された第３の入力／出力導電層と、を有し、
前記第１の垂直な半導体チャンネルと、第１および第２のソース／ドレインコンタクト領域は、第１のデバイス階層にある第１の柱状物であり、前記第２の垂直な半導体チャンネルと、第３および第４のソース／ドレインコンタクト領域は、第２のデバイス階層にある第２の柱状物であり、さらに、
前記第１のデバイス階層にあり、前記第１の柱状物の第１面の第１部分に隣接して配置された第１の電荷記憶媒体と、
前記第１のデバイス階層に配置され、前記第１の電荷記憶媒体に隣接して配置された第１の制御ゲートと、
前記第１のデバイス階層および第２のデバイス階層にあり、前記第１の柱状物の前記第１面と直交する方向の第２面の第２部分に隣接して配置され、かつ前記第１の柱状物の前記第２面の前記第２部分の上方にある前記第２の柱状物の第２面の第２部分に隣接して配置された第２の電荷記憶媒体と、
前記第１のデバイス階層および前記第２のデバイス階層に配置され、前記第２の電荷記憶媒体に隣接して配置された第２の制御ゲートと、
前記第２のデバイス階層に配置された部分を少なくとも有し、前記第１の柱状物の前記第１面の前記第１部分の上方にある前記第２の柱状物の前記第２面と直交する方向の第１面の第１部分に隣接して配置された第３の電荷記憶媒体と、
前記第２のデバイス階層に配置された部分を少なくとも有し、前記第３の電荷記憶媒体に隣接して配置された第３の制御ゲートと、を有し、
前記第１の電荷記憶媒体は、前記第１の制御ゲートよりも前記第１の垂直な半導体チャンネルの近くに配置された第１の層または膜を有し、
前記第２の電荷記憶媒体は、前記第２の制御ゲートよりも前記第１の垂直な半導体チャンネルおよび第２の垂直な半導体チャンネルの近くに配置され、第１のデバイス階層と第２のデバイス階層において連続した第２の層または膜を有し、
前記第３の電荷記憶媒体は、前記第３の制御ゲートよりも前記第２の垂直な半導体チャンネルの近くに配置された第３の層または膜を有し、
前記第１および第３の制御ゲートの双方は、互いに分離されるとともに独立して制御可能であるメモリデバイス。
【請求項８】
請求項７記載のメモリデバイスであって、
前記デバイスは、複数のデバイス階層からなる電荷記憶デバイスのモノリシックな３次元アレイを有するメモリデバイス。
【請求項９】
請求項７記載のメモリデバイスであって、
前記第１および第２の垂直な半導体チャンネルは、シリコンチャンネルを有するメモリデバイス。
【請求項１０】
請求項７記載のメモリデバイスであって、
前記第１のソース／ドレインコンタクト領域は前記第１の垂直な半導体チャンネルの下面と接触し、前記第２のソース／ドレインコンタクト領域は前記第１の垂直な半導体チャンネルの上面と接触するメモリデバイス。
【請求項１１】
請求項７記載のメモリデバイスであって、
前記第１、第２および第３の層または膜は、絶縁層または絶縁膜であるメモリデバイス。
【請求項１２】
請求項７記載のメモリデバイスであって、
前記第１および第２の電荷記憶媒体は、ＯＮＯ誘電膜または導電性ナノ結晶を含む絶縁層を有するメモリデバイス。
【請求項１３】
請求項７記載のメモリデバイスであって、
前記第１および第２の垂直な半導体チャンネルの上面および下面に対し略直角方向の側面と前記第１および第２の電荷記憶媒体の双方との間に配置された連続したトンネル誘電膜をさらに有するメモリデバイス。
【発明の詳細な説明】
【０００１】（関連出願）
本出願は、２００１年３月６日付けで出願された米国特許出願第０９／８０１，２３３号の一部継続出願であり、この出願は、２０００年１２月２１日付けで出願された米国特許出願第０９／７４５，１２５号の一部継続出願であり、これら両方の特許出願は一体のものとしてここに統合される。本出願は、同様に、２０００年８月１４日付けで出願された米国特許出願第０９／６３９，５７９号の一部継続出願であり、この特許出願は一体のものとしてここに統合される。本出願は、同様に、２０００年８月１４日付けで出願された米国特許出願第０９／６３９，７０２号の一部継続出願であり、この特許出願は一体のものとしてここに統合される。本出願は、同様に、２０００年８月１７日付けで出願された米国特許出願第０９／６３９，７４９号の一部継続出願であり、この特許出願は一体のものとしてここに統合される。さらに本出願は、２００１年３月２８日付けで出願された仮米国特許出願６０／２７９，８５５号の優先権を主張し、この仮特許出願は一体のものとしてここに統合される。
【０００２】（発明の背景）
１．発明の分野
本発明は、一般に、半導体デバイスに関し、とりわけ３次元ＴＦＴアレイに関する。
【０００３】２．関連技術の説明
集積回路およびコンピュータの機能が向上するにつれ、大容量のデータを記憶する機能を必要とする新しいアプリケーションが開発されている。データを書きこみ、消去できる機能、およびデータを揮発させないように記憶する機能を有するメモリを必要とするアプリケーションもある。１メガバイト当たりの半導体メモリの価格を１（ＵＳ）ドルよりも安価にすることにより、利用可能なアプリケーションが数多くある。例えば、（１）写真画像を記録するための化学的フィルム、（２）配布用の音楽データおよびテキストデータを記録するためのコンパクトディスク（ＣＤ）、（３）配布用のビデオデータおよびマルチメディアデータを記録するためのデジタル多用途ディスク（ＤＶＤ）、および（４）視聴者がオーディオおよびビデオデータを記録するためのデジタルオーディオテープおよびビデオテープなどが挙げられる。こうしたメモリは、不揮発性であって、アーカイブに収容され、その中に記録された情報を実質的に全く破壊されないように維持しながら、約１０年以上の期間、本体装置およびすべての電源から取り外しておくことができる。こうした要請は、ＣＤ、ＤＶＤ、磁気テープ、およびほとんどの形態の写真用フィルムが長期間に亙ってデータ保持することに対応している。
【０００４】  こうしたメモリは、現在のところ、フラッシュメモリおよびＥＥＰＲＯＭなどの電気的に消去可能な不揮発性メモリとして構成される。残念ながら、これらのデバイスは、通常、単結晶性シリコン基板内に形成され、すなわち２次元の記憶デバイスアレイに限定される。したがって、記憶可能なデータ量は、シリコンの単一平面内に形成可能なデバイスの数に限定されてしまう。
【０００５】  また、誘電層に捕獲された電荷を利用する不揮発性メモリを製造することが知られている。通常、電子は、例えば、窒化膜を通って電流をトンネリングさせる（ポテンシャル障壁を通り抜ける）ことにより、窒化シリコン膜内に捕獲される。窒化シリコンは、電界効果型トランジスタのチャンネルから絶縁されたゲートの間に形成される。捕獲された電荷により、トランジスタの閾値電圧がシフトし、電荷が窒化膜内に捕獲されているかどうかを判断するために、この閾値電圧を検出する。こうしたメモリの具体例として、米国特許第５，７６８，１９２号を参照されたい。
【０００６】  B.Eitanに付与された米国特許第５，７６８，１９２号、およびB.Eitanらによる「NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell」と題する技術論文（IEEE EIectron Device Letters, Vol. 21, No .11, Nov. 2000, pp. 543-545）によれば、酸化物（Oxide）−室化物（Nitride）−酸化物（Oxide）のＯＮＯ積層物からなる電荷記憶窒化膜内に非対称的に電荷を捕獲して、１つのセル内に２ビットを記憶する不揮発性半導体メモリセルが開示されている。このセルは、ドレイン接合部の上方にある電荷記憶層内ホットエレクトロンを注入することにより書き込まれる。このセルは、書き込まれたのと反対方向において読み出され、すなわちドレインを接地して、ソースとゲートに電圧にかける。メモリセルは、ｐ型シリコン基板として構成される。しかし、このシリコン（silicon）−酸化物（oxide）−窒化物（nitride）−シリコン（silicon）のＳＯＮＯＣ１ＴＣメモリは、１ビット当たり２．５Ｆ２のセル領域を有する（ここでＦは最小フィーチャサイズである。)ＮＯＲ仮想グランドアレイとして形成される。このセル領域は、必要とするものより大きく、セル密度が最適のものよりも芳しくない。
【０００７】  先行技術による負性抵抗デバイスが広く知られている。これらのデバイスは、１９７２年に発見され、「Thin-MIS-Structure Si Negative-Resistance Diode」と題する論文（Applied Physics Letters, Volume 20, No. 8 pp 269-, 15 April 1972）に開示されている。この論文に記載されているデバイスは、図９６に示すダイオード５５１０などのＰＮ接合ダイオード、およびこのダイオードのｎ型領域上に積層された図９６に示す酸化領域５５１１などの酸化薄膜領域である。このデバイスは、図９７に示す負性抵抗を有するスイッチング現象を示す。ダイオードに印加される順方向電圧が増大するとき、電圧が最初にポイント５５１２に示す電圧に達するまで微小な電流が流れ、デバイスは、このポイントにおいて負性抵抗を示す。ここから図９７の領域５５１３に示すように、幾分ダイオードのような特性を示す。このスイッチング特性を用いて、米国特許第５，５３５，１５６号および６，０１５，７３８号に開示されているように、静的メモリセル（フリップフロップ）を製造することができる。さらに、このデバイスの基本的動作は、極性を議論する際に誤った説明があるが、Sze著「The Physics of Semiconductor Devices, (2nd edition, Chapter 9.5, pp. 549-553)」に開示されている。
【０００８】  図９６に示すデバイスは、ＰＮ接合ダイオードおよび酸化薄膜領域から構成されている。ｎ−領域および酸化物領域における電圧降下が均衡し、ダイオード接合電圧が印加電圧の一部であることから、このダイオードが順方向バイアスされた最初の段階では、極めて微小な電流が流れる。ｐ領域からｎ−領域へ注入されたホールの数が十分に少ないので、（ホールの流れに対向する不要な障壁があるにも拘わらず、）酸化物を流れるトンネル電流により、ｎ−領域をｎ−型領域のまま維持することができる。同様に、空乏領域において形成されたすべてのホールは酸化物薄膜を通過し、形成されたすべての電子は、ｐ領域全体に亙って一掃され、アノードコンタクトに排出される。
【０００９】  順方向の印加電圧が増大すると、閾値電圧に近づくときの通常のＭＯＳＦＥＴと全く同様に、ｎ−領域が酸化物の界面において枯渇する。十分高い電圧において、空乏領域は、パンチスルーが生じるように接合部のあらゆる方向に広がり、相当量のホールがｐ領域からｎ−層へ注入される。ホールは、酸化物を十分に流れることができず、その結果、表面付近において蓄積される。すると、ｎ−領域は、酸化物の界面近くにおいてより強力に反転し、酸化物における電圧降下が増大する。Ｖ＝Ｑ／Ｃが想起される。酸化物を流れる電子トンネル電流は、超指数関数的なファクタにより増大し、ダイオード全体における順方向バイアスおよび電流が増大する。これと同時に、ホールがｎ−領域に溢れ、導電性を高め、電圧降下を低減する。ダイオード全体に亙る電圧は、比較的に小さい（そして電流は大きく変化するがほとんど変化しない）ので、ｎ−領域の電圧降下が相当に小さくなることにより、（デバイスが破壊しないように、適当な直列抵抗を回路内に配置した場合、）全体の構造物における電圧が劇的に低減する。これまで説明したような動作が反復することにより、電流が急激に増大し、電圧がたちまち降下する。先に引用した特許で開示されたＳＲＡＭセルを構成するために用いられたものがこの負性抵抗領域である。
【００１０】  より高い電流レベルにおいて、最終的に、ＰＮ接合に亙るほとんどの電圧が降下するとき、このデバイスは、本質的に、通常の順方向バイアスダイオードのように振舞う。全体的に、この構造物のＶ−Ｉ特性は図９７に示す通りであり、領域５５１３の勾配は、主に、図９６に示す構造体に接続される直列抵抗により決定される。
【００１１】  逆バイアスが付加されたとき、ダイオードは阻止状態にあり、酸化物を流れる電流は電子漏れ電流である。逆接合電圧は、酸化物領域に亙って降下するので、付加電圧の一部でしかない。なお、逆バイアスおよび強い順バイアスの両方において、電子が酸化物を流れる電流を搬送することに留意されたい。
【００１２】  先行技術による別の種類のメモリデバイスが、「A Novel Cell Structure for Giga-bit EPROMs and Flash Memories Using Polysilicon Thin Transistors」と題するS.Koyamaの技術論文（1992 Symposium on VLSI Technology DIgest of Technical Papers, pp. 44-45）に開示されている。図９８に示すように、各メモリセルは、「自己整合された」フローティングゲートセルであり、多結晶性シリコンからなる薄膜トランジスタを有し、絶縁膜上に形成された電気的に消去可能でプログラム可能な読み出し専用メモリ（ＴＦＴ  ＥＥＰＲＯＭ）である。このデバイスにおいて、ビットラインは、ソース−チャンネル−ドレイン方向と平行な方向に延びる（すなわちビットラインは、電荷キャリアフロー方向と平行に延びる。）ワードラインは、ソース−チャンネル−ドレイン方向とは垂直な方向に延びる（すなわちワードラインは、電荷キャリアフロー方向とは垂直な方向に延びる。）このＴＦＴ  ＥＥＰＲＯＭは、個別の制御ゲートを有さない。その代わりに、ワードラインは、フローティングゲート上の重なる領域において、制御ゲートとして機能する。
【００１３】  Koyamaのレイアウトによれば、各ＴＦＴのソース領域およびドレイン領域との接触を得るため、２つのポリサイドの接触パッドが必要となる。ビットラインは、ワードラインの上方に形成され、ビットラインをワードラインから分離するための内部絶縁層における接触ビアを介して接触パッドと接触する。したがって、接触パッドおよび接触ビアのそれぞれは、自己整合されないフォトリソグラフィの製造ステップを用いてパターン形成されるため、このレイアウトにおけるセルのそれぞれは、完全に自己整合されるわけではない。したがって、各メモリセルは、所望するより大きい面積を有し、セル集積度を最適化することができない。また、Koyamaのメモリセルは、接触パッドを形成し、ビットラインをビアと接触させる必要があるので、製造する上で複雑である。さらに、下層部におけるトポグラフィが平坦でないため、ビットラインおよびワードラインが平坦でない表面を有するので、Koyamaのデバイスの製造歩留まりは最適であるとはいえない。これにより、ビットラインおよびワードラインにおいて回路が断線する可能性がある。
【００１４】  結晶性シリコンの不揮発性メモリに対する仮想グランドアレイによるアプローチは、ここしばらくの間に広く知られたものとなり、メモリセルの大きさを相当に小さくできる有効な方法である。ここで図９９を参照すると、基本的アプローチは、単結晶性シリコンのｐ型基板５６１４内のｎ＋拡散埋込層５６１２内にあるビットライン、および基板５６１４の上方に積層されたポリシリコンのレール５６１６からなるワードラインの交差ポイントアレイ５６１０を用いている。隣接するビットライン５６１２、およびこれらの間に積層されたｐ型チャンネル領域５６１８により、トランジスタが形成される。ゲート酸化層５６２０は、チャンネル５６１８の上方に配置され、例えば、ポリシリコンで構成されるフローティングゲート５６２２を絶縁する。上部誘電体層５６２４は、フローティングゲート５６２２をポリシリコン製のワードライン（ＷＬ）５６１６から絶縁する。
【００１５】  「仮想グランド」とは、専用のグランドラインがアレイ内に存在しないということを意味する。セルが読み出しまたは書き込み時に選択された場合、埋め込まれた一対のｎ＋ビットライン（ＢＬ）がソース、および接地されたソースに対するドレインとなる。例えば、図１００に図示するセル５６２４を選択するために、ＢＬ（ｋ）とＢＬ（ｋ＋１）がソースおよびドレイン（逆も同様）として選択され、ＷＬ（ｊ）がこのデバイスの制御ゲートとして選択される。１つのアプローチにおいて、図１００に示すＢＬ（ｋ）の左側にあるすべてのビットラインをＢＬ（ｋ）と同じ電位に維持し、ＢＬ（ｋ＋１）の右側にあるすべてのビットラインをＢＬ（ｋ＋１）と同じ電位に維持することにより（他のすべてのＷＬを接地して）、ソース−ドレイン電流は（読み出しまたは書き込み時）、選択されたセルにおいてのみ流れるようにする。
【００１６】  これらのすべてのアプローチにおいて、電荷記憶媒体は、ドープされたポリシリコンで構成された導電性フローティングゲートである。ホットエレクトロンを注入するプログラム（典型的なすべてのＥＰＲＯＭ（消去可能でプログラム可能な読み出し専用メモリ）および単一トランジスタを有するフラッシュメモリセルを選択する方法）により、電子がフローティングゲートに注入され、ＭＯＳトランジスタの固有の閾値電圧を変化させる。
【００１７】  これまで説明したＳＯＮＯＳ（ポリシリコン阻止層、酸化窒化トンネル層、シリコン酸化膜）の電荷を捕獲するアプローチは、図１０１に示す仮想グランドアレイ構造体５６２６に配置された不揮発性ＭＴＰメモリのための実行可能な候補として再び脚光を浴びてきた。このアレイは、単結晶シリコン基板５６１４内に配置されたｎ＋埋込ビットライン５６１２を有する。ＯＮＯ（酸化物−室化物−酸化物）の誘電体積層物５６２８は、ビットライン５６１２をポリシリコン製のワードライン５６３０から絶縁する。ホットエレクトロンは、書き込み時、ドレインの端部に近接するＯＮＯ誘電体積層物５６２８に注入され、電荷が窒化膜内に捕獲される。この手法を用いると、ドレイン端部に書き込む際、ホットエレクトロンはＯＮＯ誘電体積層物に注入されるので、１つのメモリセルに対して２ビットを記憶させることができる。窒化物による電荷記憶媒体は、水平方向に導通しないので、電荷は注入されたところに留まる。トランジスタのソース付近に捕獲された電荷は、トランジスタの閾値電圧に大きな影響を与え、トランジスタのドレイン付近に捕獲された電荷は、トランジスタの閾値電圧にあまり影響を与えない。したがって、ＯＮＯ層のいずれか一方側の上にある独立した電荷領域において、セルに対するドレインおよびソースを単に反転させるだけで、書き込みおよび読み出しが可能となる。セルが書き込まれる場合、電荷はドレインに最も近い領域に注入される。この同じセルに対してソースとドレインを反転させると、別の電荷を同じセルの「他方の」ドレインに注入することができる。同様に、両方側を読み出すことができる。こうして、１つのセルに対して２ビットを記憶させ、読み出すことができる。
【００１８】  これまで説明した先行技術によるデバイスは、集積度が最適化されていないので、比較的に高価なものとなる。
【００１９】（発明の要約）
本発明の好適な実施形態によれば、複数のデバイス階層を含む電荷記憶デバイスのモノリシック３次元アレイを有する半導体デバイスであって、２つの連続するデバイス階層間の少なくとも１つの面が、化学機械的な研磨により平坦化される半導体デバイスを提供することができる。
【００２０】  本発明の別の好適な実施形態によれば、電荷記憶デバイスのモノリシック３次元アレイは、単結晶性半導体基板の上方にあるアモルファス半導体層または多結晶性半導体層内に形成され、駆動回路は、少なくとも部分的に、アレイの下方、内部、または上方に形成される。
【００２１】  本発明の別の好適な実施形態のメモリデバイスは、基板の第１平面の上またはその上方に形成された第１の入力／出力導電層を有する。このメモリデバイスは、同様に、第２の入力／出力導電層を有する。半導体領域が、第１および第２の入力／出力導電層の間で、これらの投影上の交差点に形成される。このメモリデバイスは、電荷記憶媒体を有し、電荷記憶媒体内に蓄積される電荷が、第１および第２の入力／出力導電層の間に流れる電流量に影響を与える。
【００２２】  本発明の別の好適な実施形態によれば、ｎドープ領域と、ｐドープ領域と、これら２つの領域の間に配置された記憶要素とを有する不揮発性の読み出し・書き込みメモリセルが提供される。
【００２３】  本発明の別の好適な実施形態によれば、セルをプログラムするために領域内に電荷を捕獲するステップと、データをセルから読み出す際、電流を領域に流すステップとを有する、メモリセルを動作させる方法が提供される。
【００２４】  本発明の別の好適な実施形態によるメモリセルアレイは、少なくとも１つの半導体領域と、電荷を捕獲するための記憶手段とを有する複数のセルとを備える。このアレイは、同様に、半導体領域とセルの記憶手段に流れる電流を制御するための制御手段を有する。
【００２５】  本発明の別の好適な実施形態によれば、不揮発性の積層可能な柱状メモリデバイス、およびその製造方法が提供される。このメモリデバイスは、第１の平面を有する基板を有する。第１のコンタクトが基板の平面の上または上方に形成される。本体部は、第１のコンタクト上に形成される。第２のコンタクトが本体郡上に形成され、第１のコンタクトの上方で少なくとも部分的に位置合わせされる。制御ゲートが電荷記憶媒体に隣接して形成される。読み出し電流が、第１および第２のコンタクトの間を基板の平面に対して垂直な方向に流れる。
【００２６】  本発明の別の好適な実施形態によれば、ソースと、ドレインと、チャンネルと、ゲートと、ゲートおよびチャンネルの間にある少なくとも１層の絶縁層と、ソース−ドレイン−チャンネルの方向に対して実質的に平行に延び、ゲートと接触し、ゲートに対して自己整合されたゲートラインとを備えた電界効果型トランジスタが提供される。
【００２７】  本発明の別の好適な実施形態によれば、３次元不揮発性デバイスアレイが提供され、このアレイは、垂直方向に分離された複数のデバイス階層であって、各デバイス階層は、チャンネル領域、ソース領域、およびドレイン領域をそれぞれ含むＴＦＴ  ＥＥＰＲＯＭのアレイと、チャンネル領域に隣接した電荷記憶領域とを有するデバイス階層を有する。さらに、このアレイは、各デバイス階層において、ＴＦＴ  ＥＥＰＲＯＭのソース領域またはドレイン領域と接触する複数のビットライン列と、各デバイス階層における複数のワードライン行と、デバイス階層間に配置された少なくとも１層の中間絶縁層とを有する。
【００２８】  本発明の別の好適な実施形態によるＥＥＰＲＯＭは、チャンネルと、ソースと、ドレインと、チャンネルの上方に配置されたトンネル誘電層と、トンネル誘電層の上方に配置されたフローティングゲートと、フローティングゲートの側壁に隣接して配置された側壁スペーサと、フローティングゲートの上方に配置されたワードラインと、制御ゲートと、フローティングゲートの間に形成された制御ゲート誘電層とを備える。制御ゲート誘電層は、側壁スペーサの上方に配置される。
【００２９】  本発明の別の好適な実施形態によれば、不揮発性メモリセルアレイが提供される。各メモリセルは、半導体デバイスを有し、各メモリセルの１ビット当たりのセルサイズは、Ｆが最小フィーチャサイズで、Ｎが１以上の第３の方向におけるデバイス階層数であるとき、約２Ｆ２／Ｎである。
【００３０】  本発明の別の好適な実施形態によれば、ＥＥＰＲＯＭの製造方法が提供される。この方法は、半導体活性領域を形成するステップと、活性領域の上方に電荷記憶領域を形成するステップと、電荷記憶領域の上方に導電性ゲート層を形成するステップと、電荷記憶領域に重なる制御ゲートを形成するために、ゲート層をパターン形成するステップと、活性領域にソース領域およびドレインを形成するために、制御ゲートをマスクとして用いて、活性領域にドーピングするステップと、制御ゲートの上方で、これに隣接する第１の絶縁層を形成するステップと、フォトリソグラフィマスクを用いることなく、制御ゲートの上部部分を露出させるステップと、ワードラインが制御ゲートに対して自己整合されるように、制御ゲートの露出した上部部分と接触するワードラインを形成するステップとを有する。
【００３１】  本発明の別の好適な実施形態によれば、ＥＥＰＲＯＭの製造方法が提供される。この方法は、半導体活性領域を形成するステップと、活性領域の上方にトンネル誘電層を形成するステップと、トンネル誘電層の上方に導電性ゲート層を形成するステップと、トンネル誘電層に重なるフローティングゲートを形成するために、ゲート層をパターン形成するステップと、活性領域にソース領域およびドレイン領域を形成するために、フローティングゲートをマスクとして用いて、活性領域にドーピングするステップと、フローティングゲートの側壁に隣接して側壁スペーサを形成するステップと、ソース領域およびドレイン領域の上方にある側壁スペーサの上方に、これに隣接して第１の絶縁層を形成するステップと、フローティングゲートの上方に制御ゲート誘電層を形成するステップと、制御ゲート誘電層と第１の絶縁層の上方にワードラインを形成するステップとを有する。
【００３２】  本発明の別の好適な実施形態によれば、不揮発性メモリアレイの製造方法が提供される。この方法は、半導体活性領域を形成するステップと、活性領域の上方に第１の絶縁層を形成するステップと、第１の絶縁層の上方に複数のゲート電極を形成するステップと、活性領域に複数のソース領域およびドレイン領域を形成し、ソース−ドレイン方向に対して実質的に垂直な方向に延びる複数のビットラインを形成するために、ゲート電極をマスクとして用いて、活性領域にドーピングするステップと、ゲート電極の上方で、これに隣接し、ソース領域、ドレイン領域、およびビットラインの上方に第２の絶縁層を形成するステップと、第２の絶縁層を平坦化するステップと、第２の絶縁層の上方で、ソース−ドレイン方向に対して実質的に平行な方向に延びる複数のワードラインを形成するステップとを有する。
【００３３】  本発明の別の好適な実施形態によれば、ＥＥＰＲＯＭの製造方法が提供される。この方法は、半導体活性領域を形成するステップと、活性領域の上方に複数のダミー障壁層を形成するステップと、活性領域にソース領域およびドレイン領域を形成するために、ダミー障壁層をマスクとして用いて、活性領域にドーピングするステップと、ダミー障壁層の上方、およびその間に中間絶縁層を形成するステップと、ダミー障壁層の上部部分を露出させるために、中間絶縁層を平坦化するステップと、中間絶縁層の部分の間に複数のビアを形成するために、平坦化された中間絶縁層の一部の間からダミー障壁層を除去するステップと、活性領域の上方で、複数のビア内に電荷記憶領域を形成するステップと、電荷記憶領域の上方に導電性ゲート層を形成するステップと、電荷記憶領域に重なる制御ゲートを形成するために、導電性ゲート層をパターン形成するステップとを有する。
【００３４】  本発明の別の好適な実施形態によれば、ＴＦＴ  ＥＥＰＲＯＭの製造方法が提供される。この方法は、アモルファスシリコンまたはポリシリコンの活性層、電荷記憶領域、および制御ゲートを含むＴＦＴ  ＥＥＰＲＯＭを形成するステップと、結晶化触媒を活性層に接触させるステップと、結晶化触媒を活性層に接触させるステップの後、触媒を用いて、活性層を再結晶化させるために活性層を加熱するステップとを有する。
【００３５】  本発明の別の好適な実施形態によれば、基板の上方に配置された薄膜トランジスタにより構成される２次元または３次元のメモリアレイが提供される。第１の方向に配置された離間した導電体は、第１の方向とは異なる第２の方向に配置されたレール積層物内に形成されたメモリセルと接触する。局在的電荷捕獲媒体は、離間した導電体とレール積層物の交差点において形成された薄膜トランジスタにより注入されたホットエレクトロンを受容し、蓄積する。局在的電荷捕獲媒体を用いて、トランジスタのドレインに隣接して電荷を蓄積することができ、必要ならば、ドレインラインとソースラインを反転させることにより、１メモリセル当たり２ビットを記憶させることができる。メモリを記憶するプログラム方法には悪影響を与えない。
【００３６】  本発明の別の好適な実施形態によれば、基板の上方に形成された不揮発性の薄膜トランジスタ（ＴＦＴ）のメモリデバイスが提供される。このデバイスは、ソース、ドレイン、および遷移金属結晶化シリコンから形成されるチャンネルを用いる。局在的電荷記憶膜は、チャンネルに隣接して、垂直方向に配置され、注入された電荷を蓄積する。こうしたデバイスからなる２次元または３次元のアレイを基板の上方に構成することができる。第１の方向に配置された離間した導電体は、第１の方向とは異なる第２の方向に配置されたレール積層物内に形成されたメモリセルと接触する。局在的電荷記憶膜は、離間した導電体とレール積層物の交差点において形成されたＴＦＴにより注入された電荷を受容し、蓄積する。局在的電荷記憶膜を用いて、トランジスタのドレインに隣接して電荷を蓄積することができ、必要ならば、ドレインラインとソースラインを反転させることにより、１メモリセル当たり２ビットを記憶させることができる。メモリを記憶するプログラム方法には悪影響を与えない。
【００３７】  本発明の別の好適な実施形態によれば、基板の上方に配置されたフラッシュメモリアレイが提供される。このアレイは、基板から上方に第１の高さで、第１の方向に配置された第１の複数の離間した導電性ビットラインと、第２の高さで、第１の方向とは異なる第２の方向に配置された第２の複数の離間したレール積層物とを備え、各レール積層物は、第１の複数の離間した導電性ビットラインと接蝕する第１の表面を有する複数の半導体島と、導電性ワードラインと、半導体島の第２の表面と、ワードラインの間に配置された電荷記憶領域を有する。
【００３８】  本発明の別の好適な実施形態によれば、ＴＦＴ  ＣＭＯＳデバイスが提供される。このデバイスは、ゲート電極と、ゲート電極の第１の側面に隣接した第１の絶縁層と、ゲート電極に対して反対側の第１の絶縁層の側面上に配置された第１の導電型を有する第１の半導体層と、第１の半導体層内に配置された第２の導電型を有する第１のソース領域およびドレイン領域と、第１の絶縁層とは反対側の第１の半導体層の側面上に配置され、第１のソース領域およびドレイン領域と接触する第１のソース電極およびドレイン電極と、ゲート電極の第２の側面に隣接した第２の絶縁層と、ゲート電極に対して反対側の第２の絶縁層の側面上に配置された第２の導電型を有する第２の半導体層と、第２の半導体層内に配置された第１の導電型を有する第２のソース領域およびドレイン領域と、第２の絶縁層とは反対側の第２の半導体層の側面上に配置され、第２のソース領域およびドレイン領域と接触する第２のソース電極およびドレイン電極とを備える。
【００３９】  本発明の別の好適な実施形態によれば、複数の電荷記憶デバイスと、複数のアンチヒューズデバイスとを有する回路が提供される。
【００４０】  本発明の別の好適な実施形態による半導体デバイスは、半導体活性領域と、半導体活性領域に隣接した電荷記憶領域と、第１の電極と、第２の電極とを備える。第１および第２の電極の間に第１のプログラム電圧が印加されたとき、電荷が電荷記憶領域に蓄積され、第１および第２の電極の間に第１のプログラム電圧より高い第２のプログラム電圧が印加されたとき、第１および第２の電極の間に導電性経路を形成するために、導電性リンクが電荷記憶領域を貫通して形成される。
【００４１】（好適な実施形態の詳細な説明）
本発明者は、メモリデバイスおよび論理デバイスの集積度が向上すれば、これらのデバイスの価格が低減するという認識を有していた。そして本発明者により、高い集積度を有し、安価である電荷記憶半導体デバイスの超高密度マトリックスアレイが提供された。
【００４２】  デバイス集積度を向上させる１つの方法は、複数のデバイス階層を有する電荷記憶デバイスのモノリシックな３次元アレイとしてデバイスを構成することである。「モノリシック」という用語は、アレイの各階層を構成する層が、アレイをのそれぞれ下方にある階層の上に直接的に積層されるということを意味する。これとは対照的に、２次元アレイは、独立して形成され、一体にまとめて、モノリシックでないメモリデバイスを構成することができる。
【００４３】  とりわけ４階層以上のこうした３次元アレイを構成するために、連続する２つのデバイス階層の間にある少なくとも１つの表面が化学機械的な研磨（ＣＭＰ）により平坦化される。エッチバックなどの他の平坦化方法とは対照的に、化学機械的に研磨することにより、それぞれの階層の表面上に市販可能なデバイスを構成する複数のデバイス階層を積層する上で、十分な程度の平坦度を実現することができる。４階層ないし８階層のアレイが構成された場合であっても、化学機械的な研磨により、３次元メモリアレイのステッパ領域において、４０００Å以下のオーダの平坦度（すなわち、１０ないし５０ｍｍのオーダの領域において、４０００Å以下のピーク対ピークの表面粗さ）が実現されることを、本発明者は発見した。好適には、ＣＭＰにより研磨されたアレイ内の階層が有するピーク対ピークの表面粗さは、ステッパ領域において、３０００Å以下、例えば、５００ないし１０００Åである。対照的に、エッチバックだけでは、通常、市販に耐える適当な３次元メモリアレイまたは３次元論理集積アレイを実現する上で、十分な程度の平坦度が得られない。
【００４４】  例えば、「連続する２つのデバイス階層の間にある少なくとも１つの表面が化学機械的な研磨により平坦化される」という文言は、底部デバイス階層および中間デバイス階層に形成された表面と、これらのデバイス階層間に配置された中間絶縁層の表面を含む。すなわち、アレイの底部デバイス階層および中間デバイス階層のそれぞれに含まれる導電層および／または絶縁層の表面が、化学機械的な研磨により平坦化される。したがって、アレイが少なくとも４つのデバイス階層を有するとき、少なくとも３つのデバイス階層が化学機械的な研磨により平坦化される少なくとも１つの表面を有する。最上部にあるデバイス階層の導電層および／または絶縁層の表面も同様に、化学機械的な研磨により平坦化してもよい。
【００４５】  デバイス集積度を改善するための別の方法は、ドライバ回路または周辺回路をメモリアレイまたは論理アレイに対して垂直方向に集積することである。先行技術において、周辺回路は、単結晶シリコン基板の周辺部に形成され、メモリアレイまたは論理アレイは、周辺回路に隣接する基板の他の部分において形成されていた。つまり、先行技術によるデバイスにおいて、周辺回路は貴重な基板空間を占有していた。これとは異なり、本発明の好適な実施形態は、単結晶性の半導体基板の上に、アモルファスまたは多結晶性の半導体層として形成された電荷記憶デバイスのモノリシックな３次元アレイを提供する。このとき、少なくとも部分的に、好適にはすべてのドライバ回路（つまり周辺回路）が、基板内のこのアレイの下方、アレイの内部、またはアレイの上方に形成される。好適には、ドライバ回路は、基板内のアレイの下方に全部または一部が形成された、少なくとも１つのセンスアンプと電荷ポンプを有する。
【００４６】  図３５は、中間絶縁層３１０２の上方に形成された電荷記憶論理デバイスまたはメモリデバイス３１０１を概略的に示す。中間絶縁層３１０２は、単結晶性基板３１０５の上方に配置されている。電荷記憶論理デバイスまたはメモリデバイス３１０１は、アモルファス層またはポリシリコン層に形成された薄膜トランジスタまたは薄膜ダイオードによる３次元モノリシックアレイとして構成されている。アレイ３１０１は、複数のデバイス階層３１０４を有し、好適には、これらは中間絶縁層により絶縁されている。センスアンプと電荷ポンプなどのドライバ回路３１０３は、ＣＭＯＳまたは他のトランジスタとして、単結晶性基板３１０５の中に配置されている。図３６は、アモルファス層またはポリシリコン層内にある薄膜トランジスタまたは薄膜ダイオードとして単結晶性基板３１０５の上方に配置された電荷記憶論理デバイスまたはメモリデバイス３１０１のアレイを概略的に示す。センスアンプと電荷ポンプなどのドライバ回路３１０３は、アレイ３１０１の内部および／またはアレイ３１０１の上方に配置されている。
【００４７】  デバイス集積度を改善する別の方法は、自己整合すること、および同じフォトリソグラフィステップで、異なる層をパターン形成することである。異なる層上の形状同士が完全に重なり合うようにするために設定される不良位置合わせ公差により、デバイスセルの面積が拡大してしまう。したがって、本発明者は、不良位置合わせ公差を全く、あるいは殆ど必要としない、完全にまたは部分的に位置合わせされたメモリセル構造体を開発した。こうしたセル構造体において、特定のデバイス形状を他のデバイス形状に対して自ら位置合わせでき、パターン形成するためのフォトリソグラフィステップを必要としない。択一的には、同一のフォトレジストマスクを用いて複数の層をエッチングすしてもよいし、あるいはパターン形成された上層のデバイス層をマスクとして用いて、下層のデバイス層をエッチングしてもよい。位置合わせされたメモリセルの特定の具体例について、以下により詳細に説明する。
【００４８】  アレイの電荷記憶デバイスは、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの電荷を蓄積する任意の形式の半導体デバイスであってもよい。以下に詳述する本発明の好適な実施形態において、この電荷記憶デバイスは、柱状（pillar）ＴＦＴ  ＥＥＰＲＯＭ、電荷記憶領域を有する柱状ダイオード、自己整合されたＴＦＴ  ＥＥＰＲＯＭ、レイル積層物ＴＦＴ  ＥＥＰＲＯＭなどのさまざまな構造物として構成される。これらの構造物のそれぞれにおいて、アレイの集積度を増大させるために、平坦度と、位置合わせまたは自己整合に関する高い精度がデバイスに与えられる。
【００４９】  例えば、柱状ＴＦＴ  ＥＥＰＲＯＭまたは電荷記憶領域を有する柱状ダイオードにおいて、半導体活性領域の少なくとも一方の側面がこの半導体活性領域と接続される一方の電極と位置合わせされる。すなわち、柱状ＴＦＴ  ＥＥＰＲＯＭの構造物において、半導体活性領域は、ソース電極とドレイン電極の両方に位置合わせされる。半導体活性領域の少なくとも２つの側面、および１つの電極が同じフォトリソグラフィステップを実施する際にパターン形成される（すなわち、同じフォトレジストマスクを用いてエッチングするか、１つの層を他層のためのマスクとして用いる）ために、このように位置合わせされる。
【００５０】  自己整合されたＴＦＴにおいて、半導体活性領域の２つの側面は、半導体活性領域のソース領域およびドレイン領域ではなくて、チャンネル領域におけるゲート電極の側面にのみ位置合わせされる。チャンネル領域の少なくとも２つの側面とゲート電極は、同じフォトリソグラフィステップを実施する間にパターン形成される（すなわち、同じフォトレジストマスクを用いてエッチングするか、１つの層を他層のためのマスクとして用いる）ために、このように位置合わせされる。対照的に、ソース領域とドレイン領域はエッチングされない。
【００５１】  以下の説明においては、本発明を完全に理解させるために、特定の膜厚、材料などの数多くの特定の詳細内容を開示する。当業者ならば明らかなことであるが、これら特定の詳細内容を用いることなく、本発明を実施することができる。他の具体例において、本発明を不必要に限定しないようにするため、よく知られた概念、回路、および製造技術について詳細には説明しない。
【００５２】  以下に説明するすべての実施形態の特徴は、別の実施形態において用いることができる。第１群の実施形態は、さまざまな柱状デバイスについて開示し、第２群の実施形態は、自己整合されたＴＦＴデバイスについて開示し、第３群の実施形態は、レイル積層物ＴＦＴデバイスについて開示する。第４および第５の実施形態は、これらのデバイスがどのように論理回路またはメモリ回路として用いられるかを開示する。最後の第６の実施形態は、デバイスレベルの結晶性を改善するために、金属誘導結晶化を用いることについて開示する。
【００５３】１．柱状デバイス
この実施形態は、柱状構造物として（すなわち、基板に対して垂直方向に）構成される（このとき、デバイスの長さは基板に対して垂直方向にある。）薄膜トランジスタ（ＴＦＴ）および薄膜トランジスタ、およびその製造方法に関する。好適には、この柱状デバイスは、垂直方向の読み出し電流を有する電荷捕獲メモリを構成する。このメモリは、基板平面の直ぐ上または上方に形成された第１の入力／出力導電体と、第１の入力／出力導電体から離間し、その上方に配置された第２の入力／出力導電体とを有する。第１および第２の入力／出力導電体は、重なり合うか、互いに交差し、好適には、互いに垂直に交差するように配置される。ドープされたシリコン領域などの半導体領域は、第１および第２の入力／出力導電体が交差するところで、第１および第２の入力／出力導電体の間に形成される。これに限定しないが、電荷捕獲誘電体などの電荷記憶媒体は、この半導体領域付近において形成され、第１および第２の入力／出力導電体の間に印加された所定の電圧に関連して、第１および第２の入力／出力導電体の間にある半導体領域を流れる電流量に影響を与える。１つの電圧に対して、この半導体領域を流れる電流量（読み出し電流量）を用いて、電荷が電荷記憶媒体に蓄積されたかどうか、すなわちメモリが書き込まれたか、消去されたかを判断することができる。第１および第２の入力／出力導電体の間にある半導体領域を流れる読み出し電流は、基板平面とは垂直な方向に流れる。メモリは、この基板の内部またはその上に形成される。この実施形態の電荷捕獲メモリの構造物、およびその製造方法は、３次元アレイのメモリデバイスに集積化する上で理想的に適したものである。
【００５４】  以下に説明するように、この実施形態による電荷を捕獲するメモリデバイスは、２つの一般的な構造物の一方を用いて製造することができる。第１の実施形態における電荷記憶媒体は、半導体領域に隣接して形成され、第２の実施形態における電荷記憶媒体は、半導体領域の上方または下方に配置されている。
【００５５】１．隣接する電荷記憶媒体を有する３端子柱状メモリ
本発明の実施形態は、３端子不揮発性積層可能柱状メモリデバイスである。本発明のこの実施形態による柱状メモリデバイス１００は、図１Ａを用いて大まかに図示されている。柱状メモリデバイス１００は、第１の入力／出力導電体（Ｉ／Ｏ）１０３の上に形成された第１のコンタクト領域１０２を有する。第１の入力／出力導電体（Ｉ／Ｏ）１０３は、単結晶基板１０１のｘ−ｙ平面の直ぐ上またはその上方に形成されている。半導体本体部１０４が第１のコンタクト領域１０２上に直接的に形成され、第２のコンタクト領域１０６が半導体本体部１０４上に直接的に形成される。第２の入力／出力導電体（Ｉ／Ｏ）１１６が第２のコンタクト領域１０６上に形成される。第１のコンタクト領域１０２、半導体本体部１０４、および第２のコンタクト（ソース／ドレイン）領域１０６は、柱状物１０８を形成するように垂直方向において互いに位置合わせされる。半導体本体部１０４に隣接し、接触しているのが、電荷記憶媒体１１０である。制御ゲート１１２は、電荷記憶媒体１１０に隣接し、これと直接的に接触するように形成されている。制御ゲート１１２および電荷記憶媒体１１０は、柱状物１０８と電気的に通信できるように、柱状物１０８に対して水平方向に隣接するように構成されている。電荷記憶媒体１１０は、制御ゲート１１２とこれに接続されるチャンネル領域を電気的に遮断する領域である。
【００５６】  この柱状メモリデバイスが書き込まれた状態か、書き込まれていない状態は、電荷記憶媒体１１０内に電荷が蓄積されているかどうかにより判断される。制御ゲート１１２に印加される電圧により、電荷記憶媒体１１０内に蓄積される電荷を加え、減ずることができるので、半導体本体部１０４内の導電性チャンネルを形成して、第１のコンタクト領域１０２と第２のコンタクト（ソース／ドレイン）領域１０６の間に電流（すなわち、読み出し電流ＩＲ）を流すために必要な電圧を変化させる。この電圧をＶＴと定義する。半導体本体部１０４内に導電性チャンネルを形成するために必要な電圧値、または所定の制御ゲート電圧に対して半導体本体部１０４に流れる電流値を用いて、この柱状メモリデバイスが書き込まれた状態（プログラムされた状態）か、書き込まれていない状態（プログラムされていない状態）にあるかを判断することができる。さらに、蓄積された異なる電荷量により異なるＶＴが生成され、各ＶＴが電荷記憶媒体１１０の異なる状態を意味するようにして、単一の電荷記憶媒体１１０に複数のデータビットを記録することができる。電荷記憶媒体１１０は、複数の状態を有し得るので、複数のビットを単一の電荷記憶媒体１１０に記憶させることができる。
【００５７】  デバイス１００の読み出し操作において、電流１１４は、導電性チャンネルが半導体本体部１０４の内部に形成されるとき、基板１０１のｘ−ｙ平面に対してｚ鉛直方向（または垂直方向）に流れる。柱状メモリデバイスは、この基板の上方に形成される。メモリデバイスに「垂直方向の」読み出し電流経路を設けたことにより、ソースおよびドレインを接続するために垂直方向の内部結線手法を用いることなく、互いに対して平行または垂直に延び、基板１０１の平面に対して平行に延びるソース／ドレイン導電体１０３および１１６を有する３次元アレイとして、本発明の柱状メモリセルを容易に積層することができる。制御ゲートに至る導電体１１２は、（図１Ａに示すように）垂直方向、または水平方向に延びていてもよい。
【００５８】  図１Ａに示すメモリデバイス１００は、電荷記憶媒体１１０と制御ゲート１１２を有し、これらは、柱状物１０８の１つの側面上にしか形成されていない。柱状物１０８の本体部１０４全体が、図１Ｂに示すとおり、単一の電荷記憶媒体１１０および単一の制御ゲート１１２により包囲されるように、本発明の柱状メモリデバイスを構成することができる。さらに、柱状物１０８の各表面は、図１Ｃに示すとおり、個別に制御される電荷記憶部と制御ゲートを備えていてもよく、その結果、複数のデータビットを本発明の単一の柱状メモリデバイスに記憶させることができる。複数の電荷記憶部と制御ゲートを利用したとき、どの程度チャンネルを充電させるかを判断することにより、単一の柱状メモリデバイス上に複数の値を記憶させることができる。さらに、柱状物１０８の本体部１０４の各表面は、異なる不純物濃度を有していてもよく、各表面に対する閾値電圧が異なるように形成して、柱状メモリが追加的な状態、すなわちさらなるビットを記憶できるようにすることができる。
【００５９】  図２は、本発明の実施形態を示し、このとき柱状物２０７は、第１のソース／ドレインコンタクト領域２０２を有し、このコンタクト領域は、１×１０１９ないし１×１０２０原子数／ｃｍ３の間、好適には、１×１０１９ないし１×１０２１原子数／ｃｍ３の間の範囲にある不純物濃度を有する高濃度にドープされたｎ＋シリコン層を有する。このｎ＋シリコン層は、第１の入力／出力導電体２０４（例えば、ビットライン）の上に形成され、第１の入力／出力導電体は、基板２０１の直ぐ上または上方に形成される。この第１のｎ＋ソース／ドレインコンタクト領域２０２に直接接触して、その上に形成される本体部は、不純物濃度が１×１０１６ないし１×１０１８原子数／ｃｍ３の間の範囲にある不純物濃度を有する低濃度にドープされたｐ−シリコン層２０６である。第２のソース／ドレインコンタクト領域２０８は、１×１０１９ないし１×１０２０原子数／ｃｍ３の間、好適には、１×１０１９ないし１×１０２１原子数／ｃｍ３の間の範囲にある不純物濃度を有する高濃度にドープされたｎ＋シリコン層からなり、図２に示すように、ｐ−シリコン層２０６に直接接触して、その上に形成される。第２の入力／出力導電体２１０（例えば、ワードライン／ビットライン）は、第２のｎ＋ソース／ドレインコンタクト領域２０８の上に形成される。ｎ＋ソース／ドレイン層２０２および２０８は、５００ないし１０００Åの膜厚を有していてもよい。第１および第２の入力／出力導電体２０４および２１０は、これに限定しないが、タングステン、チタンシリサイドやタングステンシリサイドなどのシリサイド、または高濃度にドープされたシリコンなどの高い導電性を有する材料で構成することができる。メモリデバイス２００において、ｎ＋ソース／ドレインコンタクト領域２０２、ｐ−シリコン本体部、およびｎ＋ソース／ドレインコンタクト領域２０８のそれぞれは、柱状物２０７を構成するように、垂直方向において実質的に位置合わせされている。
【００６０】  柱状メモリ２００は、図２に示すように、トンネル誘電体２１２、フローティングゲート２１４、および制御ゲート誘電体２１６を含む電荷記憶媒体２１１を備える。トンネル誘電体は、ｐ型シリコン本体部２０６に隣接し、これと直接接蝕するように構成される。フローティングゲート２１４は、これに限定しないが、ｎ型シリコンなどの不純物ドープされたシリコン、またはタングステンなどの金属などの導電体である。制御ゲート誘電体２１６は、フローティングゲート２１４に隣接し、これと直接接触するように構成される。最後に、制御ゲート２１８は、制御ゲート誘電体２１６に隣接し、これと直接接触するように構成される。制御ゲート２１８は、これに限定しないが、不純物ドープされたシリコン、またはタングステンなどの金属などの導電体を用いて構成される。
【００６１】  ｐ型シリコン膜２０６およびトンネル誘電体２１２の膜厚は、所望する書き込み電圧および消去電圧に依存する。４ないし５ボルトの低電圧による書き込み動作を所望するとき、ｐ型シリコン膜２０６は１０００ないし２５００Åの膜厚を有し、トンネル誘電体は２０ないし１５０Å、例えば２０ないし５０Å、好適には８０ないし１３０Åの膜厚を有していてもよい（窒化物によるトンネル誘電体２１２が必要な場合、膜厚は若干厚くなる。）。理解されることであるが、ｐ型シリコン膜２０６の膜厚は、デバイスのチャンネル長を定義する。より高い電圧（６ないし１０ボルト）による書き込み動作を所望するとき、ｐ型シリコン膜２０６は６０００ないし７０００Åの膜厚を有し、トンネル誘電体２１２は６０ないし１００Åの膜厚を有していてもよい。制御ゲート誘電体２１６は、トンネル誘電体２１２程度のオーダの膜厚を有するが、若干より厚く（１０ないし３０Å）、１３０ないし１８０Åの膜厚を有する。
【００６２】  柱状メモリデバイス２００は、電荷がフローティングゲート２１４上に蓄積されたかどうかによって、書き込まれたか書き込まれていないか判断される。柱状メモリデバイス２００は、ソース領域２０２を接地し、ドレイン側に書き込み電圧を印加して、電子をフローティングゲート２１４上に配置することにより書き込む（プログラムする）ことができる。すなわち、比較的に高い電圧がドレイン領域２０８に印加され、低電圧動作の場合には約４ないし５ボルト、高電圧動作の場合には約６ないし１０ボルトを制御ゲート２１８に印加して、チャンネル領域を形成し、電子がソース領域とドレイン領域の間を流れるように、ｐ型シリコン領域２０６の一部をｎ型シリコンに反転させる。制御ゲート電圧が高いと、反転したチャンネル領域からの電子が、トンネル誘電体２１２を通ってフローティングゲート２１４へ引っ張り出される。トンネル酸化物をトンネリングする間に、電子はその一部のエネルギを失うので、絶縁体に包囲されたフローティングゲートから脱出する程度に十分なエネルギをもはやもたない。これに限定しないが、ソース側注入などの他の技術を用いて、メモリデバイス２００をプログラムすることができる。
【００６３】  メモリデバイス２００は、蓄積された電子をフローティングゲート２１４から取り除くことにより消去することができる。比較的に高い正の電圧（３ボルト）をソース領域２０２に印加し、低電圧動作の場合には約４ないし５ボルト、高電圧動作の場合には約６ないし１０ボルトの負の電圧を制御ゲート２１８に印加することにより、メモリデバイス２００を消去することができる。ソース領域２０２に印加された正の電圧により、フローティングゲート２１４上の電子は、引き付けられ、フローティングゲート２１４からトンネル誘電体２１２を通って、ソース領域内に引っ張り込まれる。
【００６４】  メモリデバイス２００の状態を読み出すためには、所定の制御ゲート電圧を制御ゲートに印加して、ドレイン領域に電圧（例えば３．３ボルト）を印加する。ドレイン領域からチャンネル領域を介してソース領域に流れる電流（読み出し電流）の量を用いて、メモリデバイスの状態を判定することができる。択一的には、所定の読み出し電流が本体部２０６に流れるようにするために必要な制御ゲートの電圧値を検出することにより、メモリ２００の状態を読み出すことができる。読み出し電流は、第１および第２のソース／ドレイン領域２０２および２０８の間を流れるとき、基板２０１のｘ−ｙ平面に対してｚ垂直方向に流れる。これらの領域は、基板２０１の直ぐ上または上方に形成される。
【００６５】  図３は、本発明による不揮発性の柱状メモリデバイスの別の実施形態を示す。図３は、３端子不揮発性柱状メモリデバイス３００を示し、これは、超薄膜シリコンのチャンネルまたは本体部３０２を有する。メモリデバイス２００と同様、超薄膜メモリデバイス３００は、第１の入力／出力導電体２０４上に形成された第１のｎ＋ソース／ドレインコンタクト領域２０２を有する。ＳｉＯ２膜または窒化シリコン膜などの絶縁層３０４が第１のソース／ドレインコンタクト領域２０２上に形成される。第２のｎ＋ソース／ドレインコンタクト領域２０８が、絶縁層３０４上に形成される。絶縁層３０４は、ソース／ドレインコンタクト領域２０２および２０８を互いに分離し、デバイスのチャンネル長を決定する。１×１０１６ないし１×１０１８原子数／ｃｍ３の範囲の濃度を有する薄膜ｐ型シリコン膜３０２が、第１および第２のソース／ドレインコンタクト領域２０２および２０８、および分離絶縁層３０４に隣接し、これらと直接接触するように、ｎ＋領域／絶縁層／ｎ＋領域の積層物の側壁に沿って形成される。ｐ−型シリコン膜３０２は、このデバイスのチャンネルまたは本体部として機能し、ソース／ドレインコンタクト領域２０２および２０８の間のギャップをブリッジする。薄膜ｐ−型シリコン膜３０２をｎ＋領域／絶縁層／ｎ＋領域の積層物に隣接して形成することにより、チャンネル領域を極めて薄く、５０ないし１００Åに形成することができる。チャンネル膜厚を意味するｐ型シリコン膜３０２の膜厚は、好適には、チャンネル長（すなわち、ソース／ドレイン領域２０２および２０８の間の距離）の１／２以下であり、理想的には、チャンネル長の１／３である。
【００６６】  メモリデバイス２００と同様、メモリデバイス３００は、電荷記憶媒体２１１と、制御ゲート２１８を有する。トランジスタ３００オン動作すると、ｐ−型シリコン領域の一部が反転して、導電性チャンネルが形成され、その結果、一方のソース／ドレイン領域２０２から他方のソース／ドレイン領域２０８へ電流が流れる。一方のソース／ドレイン領域２０２から他方のソース／ドレイン領域２０８に至る超薄膜の本体部またはチャンネル３０２を通る電流経路３０６の大部分は、このデバイスが上方に積層される基板のｘ−ｙ平面のｚ垂直方向である。
【００６７】  超薄膜のチャンネルまたは本体部は、例えば、「スペーサエッチ（spacer etch）」技術を用いて形成することができる。例えば、図３Ｂに示すように、ｎ＋シリコン／絶縁層／ｎ＋シリコンの積層物を、パターン形成されたＩ／Ｏメタル２０４を有する基板の上方に一面に積層することができる。そして、広く知られたフォトリソグラフィおよびエッチング技術を用いて、この積層物はパターン形成され、図３Ｂに示すような柱状物３０６を得る。そして図３Ｃに示すように、ｐ−型シリコン膜を一面に積層することができる。デバイスの所望するチャンネル膜厚が得られるまで、ｐ型シリコン膜を積層する。そして、ｐ型シリコン膜３０２が水平方向の表面から取り除かれ、柱状物３０６の側壁などの垂直方向の表面には残存するように、ｐ型シリコン膜に異方性エッチングを行う。こうして、柱状物に隣接し、ソース／ドレイン領域を絶縁層３０４に亙ってブリッジするｐ−型シリコン膜が形成される。この後引き続いて、電荷記憶媒体２１１および制御ゲート２１８を他の柱状デバイスとして形成することができる。
【００６８】  図４は、本発明の別の実施形態による３端子不揮発性柱状メモリデバイスを示す。図４は、３端子不揮発性積層可能柱状メモリデバイスであって、ショットキコンタクトにより、デバイスのソース領域およびドレイン領域が形成される。本発明のショットキコンタクト型ＭＯＳＦＥＴ４００は、第１の入力／出力導電体２０４上に形成された第１のメタルコンタクト４０２を有する。本体部またはチャンネル４０４は、所望するチャンネル長を有し、１×１０１６ないし１×１０１８原子数／ｃｍ３の範囲の濃度でドープされたｎ型シリコンなどのドープされたシリコンからなり、メタルコンタクト４０２上に形成される。第２のメタルコンタクト４０６がシリコン本体部４０４上に、これと直接接触するように形成される。そして、第２の入力／出力導電体が第２のメタルコンタクト４０６の上に形成される。第１および第２のメタルコンタクト４０２および４０６は、白金シリサイド、タングステンシリサイド、およびチタンシリサイドなどの金属で形成され、シリコン本体部４０４とともにショットキ障壁コンタクトを構成する膜厚に形成される。第１のメタルコンタクト４０２、シリコン本体部４０４、および第２のメタルコンタクト４０６のそれぞれは、図４に示すような柱状物４０８を構成するように、垂直方向に互いに直接的に位置合わせされる。メモリデバイス４００は、図４に示すように、シリコン本体部４０４に隣接して、これと接触する電荷記憶媒体２１１を有する。さらに、メモリデバイス４００は、電荷記憶媒体２１１に隣接して、これと接触する制御ゲートを有する。チャンネルがシリコン本体部４０４内に形成されたとき、電流（すなわち、読み出し電流ＩＲ）は、メモリデバイス４００が上に積層される基板のｘ−ｙ平面のｚ垂直方向に流れる。
【００６９】  図５は、本発明の別の実施形態による３端子不揮発性柱状メモリデバイスを示す。図５は、ゲート付きダイオードメモリデバイス５００を示す。このメモリデバイス５００は、ｐ＋型シリコン膜コンタクト領域５０２を有し、その不純物濃度は１×１０１９ないし１×１０２１原子数／ｃｍ３の間の範囲、好適には、１×１０１９ないし１×１０２０原子数／ｃｍ３の間の範囲であり、その膜厚は５００ないし１０００Åである。１×１０１６ないし１×１０１８原子数／ｃｍ３の間の不純物濃度を有するｐ−シリコン膜５０４がｐ＋型シリコン膜５０２と直接接触するようにその上に形成される。１×１０１９ないし１×１０２１原子数／ｃｍ３の間の範囲、好適には、１×１０１９ないし１×１０２０原子数／ｃｍ３の間の不純物濃度を有し、５００ないし１０００Åの膜厚を有するｎ＋型コンタクト領域５０６が、ｐ−シリコン膜５０４と直接接触するようにその上に形成される。本発明の実施形態において、ｐ＋型シリコン膜５０２、ｐ−シリコン膜５０４、およびｎ＋シリコン膜５０６のそれぞれは、図５に示すような柱状物５０８を形成するように、垂直方向に互いに直接的に位置合わせされる。またメモリデバイス５００は、図５に示すように、ｐ−シリコン膜５０４およびｎ＋シリコン膜５０６に隣接して、これと直接接触する電荷記憶媒体２１１を有する。電荷記憶媒体２１１に隣接して、これと接触するのは、制御ゲート２１８である。さらに、トランジスタ１００、２００、３００、および４００と同様、ゲート付きダイオード５００がオン動作したとき、電流（Ｉ）は、ｐ＋型シリコン膜５０２からｎ＋シリコン膜５０６まで、メモリデバイス５００が上または上方に積層される基板５０１のｘ−ｙ平面のｚ垂直方向に流れる。
【００７０】  デバイス２００ないし５００は、トンネル絶縁体２１２および制御ゲート誘電体により絶縁された連続する膜からなるフローティングゲート２１４を有する電荷記憶媒体を用いるものとして図示されたが、フローティングゲートは、シリコンまたは金属の連続的な導電性膜で構成する必要は必ずしもなく、択一的には、図６に示すように、電気的に絶縁された複数のナノ結晶６０２を用いて構成することができる。ナノ結晶は、互いに電気的に絶縁された導電性材料からなる微小クラスタまたは結晶である。フローティングゲートとしてナノ結晶を用いる利点は、連続的な膜を構成しないので、ナノ結晶のフローティングゲートが自らを絶縁する点にある。ナノ結晶６０２を用いると、単一のシリコン本体部２０６の周囲に形成された複数の自己絶縁フローティングゲートが実現される。例えば、正方形または四角形形状の柱状部を用いて、４つまたはそれ以上の絶縁フローティングゲートを単一の正方形柱状部の周囲に形成できるように、フローティングゲートをシリコン本体部またはシリコンチャンネルの各側面上に形成することができる。こうして、複数のビットを各柱状メモリ内に記憶させることができる。同様に、ナノ結晶は不連続な膜を構成するので、１つのセル階層のフローティングゲートが直ぐ上方または下方に配置されたセルに隣接するフローティングゲートとショートすることを心配する必要なく、柱状物の２つ以上の階層が形成された後に、フローティングゲートを形成することができる。フローティングゲートにナノ結晶を用いることのさらなる別の利点は、連続膜によるフローティングゲートよりも電荷の漏れが少ないということである。
【００７１】  ナノ結晶６０２は、シリコン、タングステン、またはアルミニウムなどの導電性材料から構成できる。自己絶縁性を有するためには、フローティングゲートが垂直方向または水平方向の隣接するセルから絶縁されるように、ナノ結晶は、セルのピッチの半分より小さい大きさのクラスタ材料を有する必要がある。つまり、ナノ結晶またはクラスタ材料６０２は、単一のナノ結晶６０２が垂直方向および水平方向に隣接するセルとブリッジできないように、十分小さくする必要がある。シリコンのナノ結晶は、シランなどのシリコン源を非常に低い圧力下で分解するために化学気相蒸着法を用いてシリコンから形成することができる。同様に、タングステンのナノ結晶によるフローティングゲートは、化学気相蒸着法を用いてＷＦ６などのタングステン源を非常に低い圧力下で分解することにより形成することができる。さらに、アルミニウムのナノ結晶のフローティングゲートは、アルミニウムの融点またはその近くの温度でスパッタ蒸着法を用いて形成することができる。
【００７２】  さらに、本発明のメモリデバイスに電荷を蓄積するために、誘電体の絶縁されたフローティングゲートを用いる代わりに、図７に示すような誘電体積層物７０２内に形成されたトラップ層を用いることができる。例えば、電荷記憶媒体は、誘電体積層物７０２であってもよく、これは、シリコン本体部またはシリコンチャンネルに隣接する第１の酸化膜と、第１の酸化層に隣接する窒化膜７０６と、窒化膜７０６および制御ゲート２１８に隣接する第２の酸化膜７０８とを有する。こうした誘電体積層物７０２は、ＯＮＯ積層物（つまり、酸化膜−室化膜−酸化膜による積層物）と呼ばれることがある。必要ならば、Ｈ＋を含む酸化膜などの他の適当な電荷捕獲誘電膜を用いることができる。
【００７３】  図２ないし図５に示すメモリデバイス２００ないし５００のそれぞれは、柱状物内の各シリコン領域の導電型を単に反転させ、不純物の濃度範囲を維持することにより、反対の極性を有するように形成することができる。このように、図２ないし図５に示すように、ＮＭＯＳデバイスのみならず、必要ならばＰＭＯＳデバイスも製造することができる。さらに、デバイスの柱状物を形成するために用いられたシリコン膜は、単結晶性シリコンまたは多結晶性シリコンであってもよい。加えて、シリコン膜は、ｎ型またはｐ型導電性イオンが所望する濃度でドープされたシリコンゲルマニウム膜などのシリコン合金膜であってもよい。
【００７４】  さらに、図１ないし図３、および図５に示すように、柱状物１０８、２０８、３０８、および５０８は、コンタクト領域と本体部を上から見て互いに位置合わせされるように製造される。これは、図８Ａに示すように、まず最初にＩ／Ｏ導電部２０４を形成した後、柱状物の膜積層物（例えば、ｎ＋領域／ｐ−領域／ｎ＋領域）を一面に積層することにより実現される。そして図８Ｂに示すように、この膜積層物８０２にマスクを設け、３属すべてを１回のステップで異方性エッチングして、柱状物８０４を形成する。明確な柱状物の形成ステップにより、任意の所望する形状を有する柱状物を形成することができる。例えば、柱状物８０４は、図８Ｂに示すように、上から見て正方形の形状を有していてもよいし、あるいは三角形形状または円形状であってもよい。
【００７５】  択一的には、図９Ａおよび図９Ｂに示すように、第１および第２のＩ／Ｏ導電体のパターンの交差点に、柱状物を形成することができる。例えば、まず第１の１／Ｏ導電体９００を一面に積層した後、所望する柱状物の膜積層物（例えば、ｎ＋領域／ｐ−領域／ｎ＋領域）を一面に連続して積層することにより、柱状物を形成することができる。第１のＩ／Ｏ膜９００および柱状物の膜積層物９０２をエッチングして、図９Ａに示すような複数の柱状物ストリップ９０４を形成する。第２のＩ／Ｏ導電体９０６をパターン形成するためにエッチングステップを続けて行い、第２の１／Ｏ導電体９０６によりカバーまたはマスクされない柱状物ストリップ９０４の一部から、柱状物の膜積層物９０２を取り除く。こうして、交差位置において直接的に位置合わせされ、第１および第２のＩ／Ｏが重なり合うように、柱状物９０８が形成される。この柱状物を形成するための交差技術は、別のリソグラフィステップを省略するので好ましい。
【００７６】  本発明のメモリデバイスの電荷記憶媒体は、「スペーサエッチ」技術を用いて形成することができる。例えば、図１０Ａないし１０Ｅに示すように、まず、柱状物または柱状物ストリップ１０００を形成する。そして、第１のトンネル誘電体１００２を柱状物１０００の上方に一面に積層する。次に、フローティングゲート材料１００４をトンネル誘電体１００２の上方に一面に積層する。フローティングゲート誘電体材料は、所望するフローティングゲートの膜厚を有するように積層される。フローティングゲート材料は、ナノ結晶または連続的な導電膜であってもよい。フローティングゲート材料１００４およびトンネル誘電体１００２は異方性エッチングされ、柱状物１０００の上面および隣接する柱状物間の水平方向の表面からこれらを取り除いて、フローティングゲート１０８を、柱状物１０００または柱状物ストリップの側壁上のトンネル誘電体により絶縁する。フローティングゲートが、ナノ結晶ではなくで、連続的な導電膜で形成されている場合、隣接するセルのフローティングゲート１００８が絶縁されるように、フローティングゲート材料１００４が隣接するセルの間において完全に除去されていることに注意を払う必要がある。
【００７７】  フローティングゲートがナノ結晶で形成されている場合、あるいは電荷記憶媒体がトラップ誘電体である場合、これらの膜は、電気的に隣接するセルを接続しないので、隣接するセルの間における水平方向の表面からエッチングすることは必ずしも必要ではない。しかし、もし必要ならば、電荷トラップ誘電体およびナノ結晶のフローティングゲートを異方性エッチングにより食刻してもよい。次に、図１０Ｄに示すように、制御ゲート誘電体１００６をフローティングゲート１００８および柱状物１０００の上面の上方に一面に積層する。
【００７８】  制御ゲートは、「スペーサエッチ」技術を用いて形成することができる。この場合、図１０Ｄに示すように、不純物ドープされたポリシリコンなどめ制御ゲート材料１０１０を、制御ゲートの所望する膜厚となるように、制御ゲート誘電体１００６の上方に一面に積層する。その後、図１０Ｅに示すように、制御ゲート材料１０１０を異方性エッチングして、制御ゲート誘電体１００６の上面および隣接する柱状物間または柱状物ストリップ間の水平方向の表面から制御ゲート材料１０１０を取り除く。制御ゲート材料１０１０を異方性エッチングしている間、この制御ゲート誘電体１００６により、その下層にあるシリコンの柱状物１０００がエッチングされずに保護される。
【００７９】  フローティングゲート１００８は隣接するセルから絶縁される必要があるが、制御ゲート１０１０は水平方向または垂直方向の隣接するセルと共有してもよい。水平方向に隣接するトランジスタと接続する導電体ストリップを形成するために、水平方向に共有された制御ゲートはリソグラフィを用いて実現できる。択一的には、図１１Ａないし１１Ｃに示すように、隣接するセルを水平方向に連結することは、隣接するセル間の空間を正確に制御することにより実現できる。このとき、図１１Ａに示すように、互いに連結すべき制御ゲートを有するセルの間には最小空間１１０２が形成され、絶縁すべき制御ゲートを有するセルの間にはより広いギャップ１１０４が配置される。こうして、制御ゲート材料１１０６が積層されたとき、図１１Ｂに示すように、隣接セル間の最小ギャップまたは微小ギャップ１１０２は完全に埋まり、絶縁すべきセル間の広いギャップ１１０４の上には薄膜だけを残す。異方性エッチングにおいて、広いギャップ１１０４の薄膜の制御ゲート材料を完全に除去して、隣接する制御ゲートを絶縁する。一方、微小ギャップにおけるより厚い制御ゲート材料１１０６の一部を残し、これが、図１１Ｃに示すように、隣接するセルをブリッジして、水平方向に隣接するセルを接続する。
【００８０】  さらに、図１２Ａおよび図１２Ｂに示すように、２階層以上の柱状物を形成した後、隣接するセルの間に制御ゲートプラグを形成することにより、制御ゲートを垂直方向に共有することもできる。制御ゲートプラグは、不純物ドープされたポリシリコン膜またはタングステン膜１２００を２階層以上の柱状物の上方およびその間に一面に積層した後、柱状物の上方にタングステン膜の一部を平坦化またはパターン形成して、柱状物の間のプラグを形成することにより形成することができる。こうして、垂直方向の２階層以上のデバイス、および水平方向に隣接するセルの間のデバイスが制御ゲートを共有する。
【００８１】  ここで、本発明の柱状メモリデバイスを複数階層の記憶セルとして構成する方法について説明する。図１３に示すように、この製造方法は、記憶デバイスの複数階層アレイが形成される基板１３００を用意することから始まる。基板１３００は、通常、低濃度にドープされた単結晶性シリコン基板１３０２を有し、この基板内において、金属酸化物半導体（ＭＯＳ）トランジスタなどのトランジスタが形成される。これらのトランジスタは、例えば、アクセストランジスタとして用いられるか、あるいは形成されたメモリデバイスのための電荷ポンプまたはセンスアンプを構成するための回路と接続することもできる。また基板１３００は、通常、基板１３０２内のトランジスタを機能回路に接続するために用いられる複数階層の内部結線と中間誘電層１３０４を有する。基板１３００の上面１３０６は、通常、絶縁層または保護層を有し、これによりその下層にあるトランジスタおよび内部結線と混線しないよう保護される。この上面１３０６は、通常、シリコン基板１３０２内のトランジスタと電気的に接触させるために、本発明によるメモリデバイスの複数階層のアレイと電気的に接続可能な電気的なコンタクトパッドを有する。本発明の実施形態において、メモリデバイスは、複数階層の内部結線と誘電層１３０４により、単結晶性シリコン基板から物理的に隔離され、分離されている。保護層または絶縁層１３０６は、通常、本発明による複数階層の電荷記憶媒体を均質に信頼性高く形成するために平坦化される。図１３Ａは、この基板の断面図であり、図１３Ｂは、基板平面を上から見たときの基板の上面図である。本発明のデバイスは、この基板全体に亙って形成されている。本発明の１つの実施形態によれば、メモリデバイスは、単結晶性シリコン基板１３０２から物理的に分離している。本発明の択一的な実施形態においては、メモリデバイスを、フラットパネルディスプレイに用いられるガラス基板などの上に形成することができる。
【００８２】  本発明の実施形態による複数階層を有するメモリデバイスアレイを製造するプロセスは、基板１３００の表面１３０６の上方に第１の導電層１３０８を一面に積層することから始まる。この第１の導電層１３０８は、任意の適当な導電体であってもよく、例えば、これに限定するものではないが、チタンシリサイド、不純物ドープされたポリシリコン、アルミニウムやタングステンなどの金属、および任意の技術を用いて形成されたこれらの合金であってもよい。導電膜１３０８を、例えば、メモリデバイスの列または行を接続するビッドラインまたはワードラインとして用いてもよい。第１階層の柱状物を構成すべき膜積層物１３１０は、図１３Ａに示すように、導電層１３０８の上方に一面に積層される。例えば、１つの実施形態において、柱状物は、ｎ＋ソース／ドレイン領域、ｐ−シリコン本体部、およびｎ＋シリコンソース／ドレイン領域を有する。適当な膜積層物１３１０は、まず化学気相蒸着法によりアモルファスシリコン膜を一面に積層することにより形成することができる。このアモルファスシリコン膜は、ｎ型不純物が元からドープされ、１×１０１９ないし１×１０２１原子数／ｃｍ３の間、好適には、１×１０１９ないし１×１０２０原子数／ｃｍ３の間の範囲にある不純物濃度を有する。次に、例えば、化学気相蒸着法によりアモルファスシリコン膜を積層することにより、ｐ−シリコン膜１３１４が、ｎ＋シリコン膜１３１２の上方に積層される。このアモルファスシリコン膜は、ｐ型不純物（例えば、ボロン）が元からドープされ、１×１０１６ないし１×１０１８原子数／ｃｍ３の間の範囲にある不純物濃度を有する。そして、ｎ＋シリコン膜１３１６が、化学気相蒸着法によりアモルファスシリコン膜を積層することにより、ｐ−シリコン膜１３１４の上方に一面に積層される。このアモルファスシリコン膜は、１×１０１９ないし１×１０２１原子数／ｃｍ３の間、好適には、１×１０１９ないし１×１０２０原子数／ｃｍ３の間の範囲にある不純物濃度を元から有する。アモルファスシリコン膜は、後のアニール処理により、多結晶性シリコンに変えることができる。元から不純物をドープする代わりに、膜積層物は、ドープされないシリコンを積層した後、ドーパント注入または拡散して得ることができる。
【００８３】  本発明による他のメモリデバイスが、適当な膜積層物を積層することにより、製造することができ、金属／シリコン／金属のストリップなどの柱状構造物を形成して、図４に示すようなデバイス４００を構成し、ｐ＋領域／ｎ−領域／ｎ＋領域の積層物を形成して、図５に示すようなデバイス５００を構成し、さらにｎ＋領域／ＳｉＯ２／ｎ＋領域の積層物を形成して、図３Ａに示すようなデバイス３００を構成することができる。次に、図１４Ａおよび１４Ｂに示すように、広く知られたフォトリソグラフィ技術およびエッチング技術を用いて、一面に積層された積層物１３１０および金属導電層１３０８をパターン形成し、複数の柱状ストリップ１３１８を形成する。積層された膜積層物１３１０の各層および金属導電層１３０８は、互いに位置合わせされるようにエッチングされ、垂直方向の側壁を有するストリップを構成する。
【００８４】  次に、図１５Ａおよび１５Ｂに示すように、必要ならば、各ストリップ上におけるｐ型シリコン領域の表面または面の不純物濃度を変えるために、この基板に対して閾値調整イオン注入ステップ処理を行ってもよい。つまりこの場合、第１のイオン注入ステップ１３１５を行い、柱状物１３１８の一方の面にｐ型不純物を注入して、ｐ型不純物濃度を増大させるか、ｎ型ドーパントをカウンタドープして、ｐ型不純物濃度を低減させることができる。同様に、第１のイオン注入ステップ１３１５の後、基板を回転させて、柱状物ストリップ１３１８の反対側の側面または面の不純物濃度を変えるために、第２のイオン注入ステップ処理を行ってもよい。閾値調整イオン注入ステップにおいて、各面の閾値電圧を変える上で十分なイオン注入量が与えられなければならない。その結果、各面に付随する読み出し電流は、十分に異なるよう区別、または検出できる。イオン注入ステップの角度は、イオン注入の大部分がｐ型本体部１３１４の内部で起こるように選択される。イオン注入の角度は、ストリップ１３１４の高さ、およびストリップ間の距離に依存する。
【００８５】  次に、図１６Ａおよび図１６Ｂに示すように、トンネル誘電膜１３２０が、ストリップ１３１８の側壁および上部の上方、およびストリップ１３１８の間の基板１３００上に形成されている。トンネル誘電膜は、酸化膜、窒化膜、酸化窒化膜、または他の適当な誘電膜であってもよい。トンネル誘電膜１３２０は、プラズマ蒸着法、または７５０℃未満、好適には、６００℃未満の温度における成長プロセスを用いて積層することが好ましい。トンネル誘電層１３２０は、動作状態において、破壊およびリーク電流を防止するような膜厚と品質を有するように形成される。次に、図１６Ａおよび図１６Ｂに示すように、フローティングゲート材料１３２２がトンネル誘電膜１３２０の上方に一面に積層される。本発明の好適な実施形態において、フローティングゲート材料はナノ結晶を用いて構成される。
【００８６】  シリコンナノ結晶は、シリコンが吸着率に対して極めて高い表面拡散率を有するように、シリコンを積層することにより形成することができる。例えば、シリコンナノ結晶は、化学気相蒸着法（ＣＶＤ）を用いて、極めて低い圧力下（１ｍＴｏｒｒないし２００ｍＴｏｒｒの間の圧力）で、シラン（ＳｉＨ４）を２５０℃ないし６５０℃の温度で分解することにより形成することができる。このようなプロセスにおいて、極めて薄く（５０ないし２５０Å）成膜すると、微小な島状シリコン１３２２が形成される。成膜時、シランにＨ２を含めると、より高い圧力を用いることができ、依然として、ナノ結晶を得ることができる。本発明の択一的な実施形態において、アルミニウムからなるナノ結晶などの金属ナノ結晶が、金属の溶融温度付近の温度にある金属ターゲットからスパッタリング法で形成される。このとき、金属が塊りになって、ナノ結晶が形成される。タングステンによるナノ結晶は、化学気相蒸着法により、極めて低い圧力下で、ＷＦ６などのタングステンの気相源とゲルマン（ＧｅＨ４）を含む混合反応ガスを用いて形成することができる。本発明のさらに別の実施形態において、フローティングゲート材料の連続膜を積層し、（加熱して）凝結させて、島を膜内に構成することができる。
【００８７】  理解されることであるが、ナノ結晶は、自己絶縁機能を有するため、フローティングゲートとして好ましいが、フローティングゲートを、これに限定しないが、タングステンなどの金属膜、あるいは所望する導電形式（通常、ｎ＋領域／ｐ−領域／ｎ＋領域のｎ＋シリコン）にドープされた多結晶性またはアモルファスのシリコンなどのシリコン膜などの連続膜として構成することができる。フローティングゲート材料１３２２として連続膜が用いられた場合、ストリップ１３１８を電気的に絶縁するために、ストリップ間のフローティングゲート材料の一部を取り除くために、この段階で膜１３２２に異方性エッチングを行う。
【００８８】  次に、図１６Ａおよび図１６Ｂに示すように、制御ゲート誘電層１３２４は、フローティングゲート材料またはナノ結晶１３２２の直ぐ上または上方に一面に積層される。制御ゲート誘電層１３２４は、積層温度を下げるために、例えば、改良型プラズマ蒸着法を用いて形成された酸化膜または酸窒化膜などからなる積層誘電層である。制御ゲート誘電層１３２４は、トンネル誘電膜１３２０と同程度の膜厚を有するが、若干、例えば２０ないし３０Åより厚い。制御ゲート誘電層１３２４を用いて、後に形成される制御ゲートからフローティングゲートを絶縁する。制御ゲート誘電層１３２４の膜厚と品質は、メモリセルを書き込み、消去するための書き込み閾値電圧に依存する。上述のように、トンネル誘電膜の膜厚およびｐ型シリコン本体部またはチャンネルの膜厚は、所望する書き込み電圧に依存する。
【００８９】  次に、図１７Ａおよび図１７Ｂに示すように、制御ゲート材料１３２８がストリップ１３１８の直ぐ上またはその上方に一面に積層される。制御ゲート材料は、少なくとも隣接するストリップの間のギャップを埋めるのに十分な程度の膜厚を有するように形成される。通常、ギャップ１３３０の幅の少なくとも半分の膜厚を有するように積層された均一膜を用いると、ギャップ１３３０を完全に埋めることができる。本発明の１つの実施形態において、制御ゲート材料１３２８は、化学気相蒸着法を用いて形成された不純物ドープされた多結晶性シリコン膜である。択一的には、制御ゲートは、ＷＦ６を用いて化学気相蒸着法により形成された一面に積層されたタングステン膜などの他の導電体から構成することができる。次に、図１８Ａおよび図１８Ｂに図示するように、制御ゲート材料１３２８は、その上部表面がストリップ１３１８の上部における制御ゲート誘電膜１３２４に対して実質的に平坦となるまで、例えば、化学機械的な研磨により研磨される。そして、図１８Ａに示すように、プラズマエッチング処理により、凹部１３３１を形成し、制御ゲート材料１３２８の上部表面がストリップ１３１８の上部表面よりも下方に配置され、好適には、図１８Ａに示すように、ソース／本体部の接合部（すなわち、ｎ＋シリコン膜１３１６およびｐ−シリコン膜１３１４の接合部）よりも少し上方に配置されるようにする。ストリップ１３１８の上部表面の上の制御ゲート誘電膜１３２４は、凹部エッチングする間、ストリップ１３１８がエッチングされないように、これを保護する。凹部エッチングの後、制御ゲート１３３２Ａおよび１３３２Ｂが形成されている。
【００９０】  次に、ストリップ１３１８の上部の上方、および制御ゲート１３３２上の凹部の上およびその中に、酸化膜などの中間誘電層（ＩＬＤ）１３３４が一面に積層される。積層された酸化膜１３３４、およびストリップ１３１８の上部の上に形成されていた制御ゲート誘電膜、ナノ結晶、およびトンネル誘電膜は、図１９Ａおよび図１９Ｂに示すように研磨または食刻され、各柱状ストリップ１３１８の上側ソース／ドレイン領域（すなわち、ｎ＋膜１３１６）の表面を露出させ、これが開かれる。
【００９１】  次に、図２０Ａおよび図２０Ｂに示すように、第２の導電層１３３６が、上側ソース／ドレイン領域（ｎ＋ソース／ドレイン領域１３１６）と接触してその上方に、そしてＩＬＤ１３３４の上方に一面に積層される。第２の導電層１３３６を用いて、第１階層のメモリデバイスに関する第２の入力／出力導電層（すなわち、ビットラインまたはワードライン）、および第２階層のメモリデバイスに関する第１の入力／出力導電層（すなわち、ビットラインまたはワードライン）を構成する。第２の導電層１３３６は、第１の導電層１３０８と同様の材料を用いて、同様の膜厚を有するように構成してもよい。
【００９２】  次に、第２階層の柱状物を構成するために用いられる、ｎ＋／ｐ−／ｎ＋積層物などの膜積層物１３３８が、図２０Ａおよび図２０Ｂに示すように、第２の導電層１３３６の上方に一面に積層される。膜積層物１３３８は、膜積層物１３１０で用いたのと同様の材料を用いて、同様の膜厚を有するように形成することができる。あるいは、異なる形式のメモリデバイスが必要である場合、そのデバイスの形式に対応する膜積層物が形成される。
【００９３】  次に、図２１Ａおよび図２１Ｂに示すように、第２の柱状積層物１３３８および第２の導電層１３３６が、広く知られたフォトリソグラフィ技術およびエッチング技術を用いてパターン形成され、複数の第１の柱状積層物１３１８に対して直交する方向または垂直方向に、複数の第２の柱状ストリップ１３４０を形成する。理解されるように、第２の柱状積層物１３３８を構成する膜、および第２の導電層１３３６が互いに位置合わせされたようにエッチングされ、ストリップに実質的に垂直方向の側壁が形成される。
【００９４】  図２２Ａおよび図２２Ｂは、図２１Ａおよび図２１Ｂに示す基板を９０°回転させたものである。
【００９５】  第２の柱状膜積層物１３３８および第２の導電層１３３６が、ストリップ１３４０内をエッチングすることによりパターン形成された後、続けてエッチングされると、図２３Ａおよび図２３Ｂに示すように、第２の柱状ストリップ１３４０によりカバーまたはマスクされない第１の柱状ストリップ１３１８の一部が取り除かれる。第１の導電層１３０８に達するまで、エッチングは続行される。こうして、図２３Ａおよび図２３Ｂに示すように、第１および第２のＩ／Ｏ導電層１３０８および１３３６（図２３ＡのＭ１およびＭ２で図示）が交差または重なり合うところにおいて、第１の柱状ストリップ１３１８から構成される正方形または長方形の第１階層の柱状物１３４２が形成された。本発明の１つの実施形態においては、０．１８μｍ未満の幅を有する正方形の柱状物が形成される。理解されるように、各エッチングステップにおいて、好適には、ＩＬＤ１３３４、トンネル誘電層、および制御ゲート誘電層に対して、柱状ストリップを選択的にエッチングするエッチャントが用いられる。例えば、柱状物が不純物ドープされたシリコンで、ＩＬＤ、トンネル誘電層、および制御ゲート誘電層が酸化物であった場合、Ｃｌ２およびＨＢｒを用いたプラズマエッチングにより、ＩＬＤ、トンネル誘電層、および制御ゲート誘電層を実質的にエッチングすることなく、シリコンをエッチングすることができる。理解されるように、ＩＬＤ１３３４は、図２３Ｃに示すように、その下層にあるシリコン制御ゲート１３３２がエッチングされないように、これを保護する。さらに、ＩＬＤ１３３４の目的は、制御ゲート１３３２を、後に形成される第２階層の柱状物のための制御ゲートから電気的に絶縁することにある。
【００９６】  必要ならば、この段階で、柱状物１３４２のｐ型本体部１３１４の新たに露出した各表面の不純物濃度を変えて、各面が有する木純物濃度を変え、各面の閾値電圧を変更するために、基板に続けてイオン注入ステップ処理を行ってもよい。
【００９７】
次に、図２４に示すように、トンネル誘電膜１３４４、ナノ結晶フローティングゲート材料１３４６、および制御ゲート誘電膜１３４８のそれぞれが、順次、基板１３００の上方に一面に積層され、トンネル誘電膜／フローティングゲート／制御ゲートを、柱状デバイス１３４２の側壁上に、さらに第２の柱状ストリップ１３４０の側壁に沿って形成する（図２３Ａ参照）。この膜積層物は、第２の柱状ストリップ１３４０の上面に沿って形成され、さらに第１階層の柱状物１３４２の間の第１導電層１３０８上、およびＩＬＤ１３３４上に形成される。
【００９８】  フローティングゲート材料は導電性を有するが、ナノ結晶が本質的に不連続であって、柱状物間を絶縁するので、柱状物を絶縁する目的で、フローティングゲート材料に異方性エッチングを行って、隣接する柱状物１３４２の間の谷間１３４３からフローティングゲート材料を除去する必要はない。こうして、トンネル誘電膜、フローティングゲート、および制御ゲート誘電膜を用いて、後に形成される制御ゲートを第１のメタル導電層から絶縁することができる。さらに、フローティングゲート１３４６は、ナノ結晶で構成されているため、これらは同時に形成されたものでありながら、第２階層の直ぐ上方に配置されたフローティングゲートから自己絶縁する。
【００９９】  次に、図２５Ａに示すように、制御ゲート１３５０が、第２の柱状ストリップ１３４０の間と、柱状物１３４２の間とにおけるギャップ１３４３の中に形成される。図１７ないし図２０を参照して説明したようにして、制御ゲートを形成することができる。このとき、不純物ドープされたポリシリコンなどの制御ゲート膜が、隣接する柱状物１３４２の間のギャップ１３４３と、第２の柱状ストリップ１３４０間のギャップとを埋めるように一面に積層される。任意であるが、図２５Ａに示すように、制御ゲート膜を研磨して、ｎ＋ソース／ドレイン領域の上部表面より下方に凹部を形成し、第２のＩＬＤ１３５２を凹部内に形成した後、さらに別の階層を形成してもよい。第２柱状ストリップ１３４０の上部にあるＩＬＤ１３５２、およびトンネル誘電層／フローティングゲート／制御ゲート誘電層を研磨して、ストリップ１３４０のｎ＋ソース／ドレイン領域を露出させる。
【０１００】  この段階で、第１階層のメモリデバイスの製造工程は完了する。第１階層の各柱状物１３４２は、柱状物の各表面上に個別のフローティングゲートと制御ゲートを有し、図２６に示すように、全部で４つの独立した制御可能な電荷記憶領域が実現される。すなわち、図２６に示すように、柱状物１３４２は、柱状物１３４２の横方向に対向する側壁に沿って形成された第１組の制御ゲート１３３２Ａおよび１３３２Ｂを有する。水平方向に隣接する柱状物は、制御ゲート１３３２Ａおよび１３３２Ｂのそれぞれを共有する。さらに柱状物１３４２は、柱状物１３４２の横方向に対向する第３および第４の側面に沿って形成された第２組の制御ゲート１３５０Ａおよび１３５０Ｂを有する。後の工程で形成され、垂直方向の上方に配置される第２階層にある柱状メモリデバイス、さらに同じ階層に配置される水平方向に隣接する柱状物が、制御ゲート１３５０Ａおよび１３５０Ｂのそれぞれを共有する。柱状物１３４２は、４つの独立した制御可能な制御ゲートと、４つの関連する絶縁フローティングゲートを有し、各柱状メモリデバイス１３４２は複数の状態を記憶することができる。
【０１０１】  図２０ないし図２５を参照して説明したプロセスを再び繰り返して、第２階層にあるメモリデバイスの製造プロセスを完了し、第３階層にあるメモリデバイスの製造プロセスを開始する。すなわち、図２７Ａおよび図２７Ｂ（図２６を９０°回転させたもの）に示すように、図２０ないし図２５のステップを反復して、第２階層の柱状ストリップ１３４０と直交する第３階層の柱状ストリップ１３６０を形成することができる。第３階層の柱状ストリップ１３６０を用いて、第２階層の柱状ストリップ１３４０を、第２階層にある複数の第２柱状物１３６２にパターン形成し、第２柱状物１３６２に隣接する第２組の制御ゲート１３６４を形成する。
【０１０２】  こうして製造された第２階層の柱状メモリ１３６２は、４つの独立した制御可能な制御ゲートと、４つの関連する絶縁フローティングゲートを有し、各柱状メモリデバイス１３４２は複数の状態を記憶することができる。第１組の制御ゲート１３５０Ａおよび１３５０Ｂが、第２階層にある柱状物１３６２の横方向に対向する側壁に沿って形成され、第１階層に配置された柱状メモリがこれらを共有する。第２組の制御ゲート１３６４Ａおよび１３６４Ｂが第２階層の柱状物１３６２の横方向に対向する第３および第４の側壁に沿って形成され、後の工程で形成される第３階層のメモリアレイの柱状物がこれらを共有する。
【０１０３】  これまで説明したプロセスは所望するだけ何回も繰り返して、さらなる階層の柱状メモリを追加してアレイを形成することができる。最終Ｉ／Ｏ導電層をパターン形成するとき、柱状積層ストリップを用いて、メモリセルの最総階層をパターン形成することができる。
【０１０４】  特定の好適な実施形態において、本発明の３端子柱状メモリデバイスを３次元メモリアレイとして構成されるように示したが、理解されるように、本発明の範疇を逸脱することなく、他の方法を用いて３次元メモリアレイを製造することができる。
【０１０５】２．半導体領域の上方または下方に配置された電荷記憶媒体を用いたメモリセル
図２９Ａにおいて、このセルは、ダイオードと、領域２９２１、２９２２、および２９２３を含む積層物とを有する。これらの領域の間には、電荷を捕獲するために用いられる記憶領域が配置されている。電荷を保持することで、セルの「メモリ」機能を果たすめは、主にこの領域である。以下に説明するように、電荷を、この領域２９２２の中に電気的に配置し、電気的に検出し、この領域２９２２から排除することができる。
【０１０６】  領域２９２１は、通常、１ないし５ｎｍ、好適には２ないし３ｎｍの膜厚を有する酸化膜から構成される。１つの実施形態において、この領域２９２１を本出願ではトンネル誘電膜という。領域２９２２は、窒化膜領域などの従来から広く知られた、捕獲された電荷を蓄積する領域である。１つの実施形態において、この領域２９２２を本出願では記憶誘電膜という。領域２９２３は、酸化膜で構成してもよいが、捕獲された電荷を保持するための障壁して機能し、１つの実施形態において、この領域を本出願では障壁誘電膜という。この誘電膜は、領域２９２１の膜厚と同程度の膜厚を有する。
【０１０７】  ダイオードにおいて、一旦、パンチスルーが生じると、電子により順電流が流れ、これらの電子が、トンネル誘電膜−記憶誘電膜の界面２９２５において、かつ領域２９２２内において捕獲される。これらの電子は、界面領域２９２１がｎ領域に時期尚早に反転するのを助長するような極性を有する。蓄積された電子により、セル特性において最初に負性抵抗を示す電圧が小さくなる。図２９Ｂの曲線２９２７に対する曲線２９２６を参照されたい。
【０１０８】  １つの実施形態において、書き込み動作は、捕獲される十分な電荷を十分長く保持するように、デバイスを導通させ、順電流を流すために、ダイオードに十分な順バイアスを印加するステップを含む。こうして、曲線２９２７が示すピーク順電圧から曲線２９２６が示すピーク順電圧に閾値電圧を変化させる。以下の説明全体を通して、バイナリ（２値）の書き込み動作について説明するが、変化する複数の閾値を用いることにより、１つのセルが複数のビットを記憶することができる。同様に、いくつかのフラッシュメモリは、１セル当たり２ないし４ビットを記憶する。
【０１０９】  検知（読み出し）動作は、ピーク２９２８とピーク２９２９の間の順電圧を印加するステップを含む。所定の閾値を超える電流が流れる場合、このセルは書き込まれた状態にある。導通が生じない場合、セルは書き込まれていない状態にある。読み出し動作において、書き込まれた状態にあるセルに電流が導通すると、捕獲された電子が強化されることになる。
【０１１０】  消去動作は、十分な逆バイアスをメモリセルに印加するステップを含む。このとき、捕獲された電子が中和されるように、電子がトラップ層から障壁酸化膜２９２３を通って、あるいはホールの流れにより、外側へトンネリングする。この消去動作は、ダイオードを降伏電圧で動作させる必要があり、消去電圧は少なくとも降伏電圧の下限値よりも低いことが必要である。
【０１１１】Ａ．基板内の２端子セル
図３０を参照すると、本発明の第１の実施形態によるメモリセルは、ｐ型基板２９３０内に配置されるように図示されている。ダイオード（セルの支配因子）は、基板内に形成され、例えば５×１０１６ないし１×１０１８原子数／ｃｍ３の不純物濃度でドープされたｎ−領域２９３２と、ｎ−領域２９３２内に形成され、１×１０１９原子数／ｃｍ３未満の不純物濃度でドープされたＰ＋領域２９３１とを有する。これらの領域は、拡散法またはイオン注入法などの広く知られた方法を用いて形成することができる。
【０１１２】  誘電領域（酸化層）２９３３、トラップ層２９３４、第２の誘電領域（酸化層）２９３５からなる記憶積層物が領域２９３２の上に形成されている。
【０１１３】  誘電領域２９３３は、成膜された酸化膜、または積層された二酸化シリコン領域であってもよい。酸化膜で構成される場合、この領域は１ないし５ｎｍの膜厚を有していてもよい。これらの領域を形成するために、一般的なプロセス技術を用いることができる。
【０１１４】  本出願で議論されるトラップ領域２９３４および他のトラップ領域は、他の材料と同様、窒化化合物を用いて形成することができる。先行技術において、窒化シリコン（窒化物）が、この目的に適う最も一般的なものであった。用いられる窒化化合物を含む他の層は、酸窒化膜（ＯＮ）および酸化・窒化・酸化複合膜（ＯＮＯ）である。単体または組み合わせて、電荷捕獲特性を示す他の材料を利用することができる。例えば、ポリシリコンの絶縁領域を有するアルミナ（Ａｌ２Ｏ３）および二酸化シリコンがこれらの特性を示す。トラップ領域は、一般に、２ないし２０ｎｍ、好適には、３ないし１０ｎｍの膜厚を有する。
【０１１５】  領域２９３３および２９３４は、ＳＯＮＯＳメモリの技術分野で広く知られたファクタにより決定される膜厚を有する。例えば、トンネル誘電領域は、過剰に電圧降下させることなくトンネルリングさせ、長期信頼性を確保するために、十分薄く形成する必要がある。一方、捕獲誘電領域は、電荷を意図せず実質的に放電することがないように、十分厚くしなければならない。上述のように、酸化領域２９３３に関する一般的な膜厚は、１ないし５ｎｍ、好適には２ないし３ｎｍの範囲にあるが、窒化膜が用いられたトラップ領域に対する一般的な膜厚は、３ないし１０ｎｍの範囲にある。
【０１１６】  膜２９３５は、領域２９３３と同様の膜厚を有する酸化領域または他の誘電領域である。用いることができる他の誘電材料は、ペロブスカイト、セラミック、ダイヤモンド（ダイヤモンド状膜）、シリコンカーバイド、ドープされないシリコン（ポリシリコンを含む）である。この領域は、広く知られた積層技術を用いて、形成することができる。上述のように、領域２９３３は、トンネル誘電膜と呼ばれ、先に説明した負性抵抗に関して、少なくとも部分的に関与している。一方、膜２９３５は、捕獲された電子が、領域２９３４から、例えばコンタクト２９３８に漏れないようにする。したがって膜２９３５は、障壁誘電膜と呼ばれることがある。
【０１１７】  領域２９３３、２９３４、および２９３５からなる記憶積層物は、例えば、最初に酸化膜、続いて窒化膜、最後に再び酸化膜が積層されるように、積層チャンバ内の混合ガスを変えることにより、単一の連続的なプロセスを用いて製造することができる。これらの領域の膜厚が薄いので、全体の積層物は数秒で形成することができる。
【０１１８】  図３０に示すセルに書き込むとき、まずトラップ層は中立に製造された、つまり捕獲領域２９３４に電子は捕獲されていないと仮定する。領域２９３４内に電子を配置するために、コンタクト２９３８に対して、アノードコンタクト２９３７に正の電位差を印加して、電位差が図２９Ｂに示す電圧２９２９に達するまで、領域２９３１および２９３２で形成されるダイオードに順バイアスをかける。このとき、酸化膜２９３３および２９３５を流れるトンネリング電流が生じて、領域２９３４内に電荷が捕獲される。捕獲される電荷量は、全電流および領域２９３４の捕獲率に依存する。
【０１１９】  この電荷の存在を検出するために、ライン２９３７および２９３８の間に電圧を印加して、再び、領域２９３１および２９３２で形成されるダイオードに順バイアスをかける。ただしこの電圧は、図２９Ｂに示す電圧２９２８より大きく、電圧２９２９よりも小さい範囲にある。所定の閾値を超える電流が流れる場合、領域２９３４に電荷が捕獲されていることを知る。一方、こうした電流が流れない場合、この領域２９３４に電荷がほとんど、あるいはまったく捕獲されていないことが分かる。こうして、バイナリデータの場合、セルが書き込まれた状態にあるか、書きこまれていない状態にあるかを判断することができる。先に説明したように、トラップ膜２９３４に異なるレベルの電荷を配置して、上述の電流が流れる電圧（例えば、電圧２９２８および２９２９の間の電圧）を特定することができる。これは、膜２９３４内の電荷量に対応し、この電荷量を用いて、１つの独立したセルから１ビット以上のデータを供給することができる。
【０１２０】  読み取り動作の際、読み出し電流が、書き込まれたセルを流れ、さらに領域２９３３、トラップ領域２９３４、および酸化領域２９３８を流れることに留意されたい。電界効果型トランジスタなどの通常行われる検出ステップとは異なり、閾値電圧を変えるために捕獲された電荷が用いられる。電界効果型トランジスタにおいては、セルの状態を検出するとき、捕獲された電荷領域自体に電流が流れることはない。先に説明したように、読み出す際に領域２９３４に電流が流れることにより、セルを充電する効果が生じる。すなわち、セルが当初から書き込まれていた場合、データがセルから読み出されるときに、書き込み状態が保持される。
【０１２１】  セルからデータを読み出す際、線２９２４で図示される電流を越えないように注意する必要がある。電流がこの限界値（例えば、５０００ないし１０，０００アンペア／ｃｍ２）を超えると、酸化膜２９３３または２９３５の一方または両方が永久的に損傷を受け、ショート回路またはオープン回路となり得る。
【０１２２】  セル内のデータを消去する際、ダイオードには逆バイアスがかけられる。つまり、カソードに対して負の電圧がアノードにかけられる。十分な電圧がかけられると、ダイオードは降伏し（アバランシェ崩壊、ツェナー、パンチスルー）、領域２９３４から電荷を取り除く。消去動作において、膜２９３２と基板２９３０の間の接合部に順バイアスをかけないようにするために、基板２９３０をフローティング状態にしておくことが必要である。浅い溝分離法（ＳＴＩ：shallow-trench isolation）またはシリコンオンインシュレータ法（ＳＯＩ：silicon-on-insulator）などの他の分離方法も同様に用いることができる。
【０１２３】Ｂ．基板内の３端子セル
図３１において、このセルは、ソース領域、ドレイン領域、およびゲート２９４６を有する電界効果型トランジスタを採用している。領域２９４１および２９４２は、基板２９４０内において、ゲート２９４６に対して位置合わせされている。酸化領域２９４３、トラップ領域２９４４、および酸化領域２９４５を含む積層物が領域２９４１上に形成されている。領域２９４３、２９４４、および２９４５は、図３０に示す領域２９４３、２９４４、および２９４５と同じものであってもよい。
【０１２４】  この実施形態において、ダイオードに順バイアスをかける代わりに、正の電圧をゲート２９４６に印加し、コンタクト２９４８にはコンタクト２９４７に対して正の電圧を印加する。これは、セルに書き込み、読み出すために行われる。セルを消去するためには、コンタクト２９４７に対してコンタクト２９４８に負の電圧を印加し、捕獲された電荷を領域２９４４から除去する。図３０および図３１に示す両方の実施形態に関して、領域２９４１および基板２９４０に逆バイアスをかけることにより、基板を通して一度にアレイ全体を消去することがより好ましい場合がある。必要ならば、図３０および図３１に示すセルを、基板の内部ではなく、基板の上方に形成するか、３次元的に積層してもよい。
【０１２５】Ｃ．レール積層物を用いた３次元の実施形態
本出願の譲受人に譲渡された、「３次元メモリアレイの製造方法」と題する２０００年４月２８日付けで出願された米国特許出願第０９／５６０，６２６号、および２００１年３月２１日付けで出願された同時係属中の一部継続出願第０９／８１４，７２７号において、レール積層物を有し、基板上に形成された３次元メモリアレイが開示されている。この特許出願に開示された技術を用いて、本発明のこの実施形態による３次元の電荷捕獲または電荷記憶メモリを製造することができる。
【０１２６】  図３２は、とりわけ、階層２９５０、２９５１、および２９５２からなる完全な３階層のメモリアレイを図示する。各階層は、平行で、離間した複数のレール積層物から構成される。図３２に示すレール積層物３および５は、第１の方向に延び、積層物４および６は、通常、第１の方向に対して垂直な方向である第２の方向に延びている。図３２に示す各レール積層物は、レール積層物の中央に形成された導電層または入力／出力部と、導電層の両側に配置された半導体嶺域とを有する。図３２に示す実施形態に関して、レール積層物３および５などの第１の交互のレール積層物は、導電層上に形成されたｎ型ポリシリコンを用いて形成できる。第２の交互のレール積層物４および６は、導電層上に形成されたｐ−型ポリシリコンを有する。
【０１２７】  とりわけ、レール積層物５を参照すると、アルミニウムまたは導電性シリサイドなどからなる中央導電層または入力／出力部２９５３と、導電層の両側に形成されたｎ＋領域２９５４および２９５６と、ｎ＋領域２９５４および２９５６のそれぞれの上に形成されたｎ−領域２９５５および２９５７とを有する。ｎ＋領域については、１×１０１９原子数／ｃｍ３未満の不純物を有するようにドープし、ｎ−領域については、５×１０１６ないし１×１０１８原子数／ｃｍ３の間の不純物を有するようにドープしてもよい。レール積層物４および６は、同様に、中央導電層または入力／出力部を有し、これらは、例えば、１つのレール積層物に対してｐ＋領域２９６１および２９６２として図示された導電層上に積層されたｐ＋領域を有する中央導電層２９６０である。これらの領域および一連のレール積層物全体の形成方法が上述の出願に開示されており、この出願内容はここに一体のものとして統合される。
【０１２８】  上述の出願においては、アンチヒューズ材料からなる被覆層が、レール積層物間に用いられる。本発明においては、３層の被覆膜が、各階層のレール積層物間に用いられる。とりわけ、膜２９６３がレール積層物５および６の間に配置され、膜２９６４がレール積層物４および５の間に配置される。複数の膜２９６３および２９６４が、例えば、図３０の膜２９３３、２９３４、および２９３５に対応する。つまり、膜２９６４は、１ないし５ｎｍ、好適には２ないし３ｎｍの膜厚を有する誘電膜（酸化膜）２９６６と、２ないし２０ｎｍ、好適には３ないし１０ｎｍの膜厚を有する窒化シリコン膜２９６７と、膜２９６６と同様の膜厚を有する誘電膜（酸化膜）２９６８とを有する。図３０に示す領域２９３３、２９３４、および２９３５を形成するための上述した材料は、図３２に示す膜２９６６、２９６７、および２９６８にも適用される。
【０１２９】  図３２に示すアレイ内のセルは、レール積層物の交差点上に形成される。図３２に示す実施形態において、記憶積層物は、ダイオードを構成するｐ領域とｎ領域の間に配置される。つまり、この記憶積層物が支配因子として埋め込まれる。例えば、導電膜２９６０を用いて、ｐ領域２９６１を介して１つのセルにアクセスすることができる。複合膜２９６３は、ｐ領域２９６１とｎ−領域２９５５の間に配置される。この２つの端子セルに関する他のコンタクトは、導電膜２９５３上領域２９５４を介して配置される。
【０１３０】  図３２のセルは、図３０のセルに関して説明したのと同様にして、書き込み、読み出し、そして消去される。
【０１３１】  図３２に示すような構成を用いると、隣接する対をなすメモリアレイ階層に形成されたダイオードは、共通の導電膜の方に「向いている」。とりわけ、図３２を参照すると、メモリアレイ階層２９５０における図示されたセルは、導電膜２９５３に接続されるカソードを有する。メモリアレイ階層２９５１における図示されたセルは、同様に、導電膜２９５３に接続されるカソードを有する。これにより、導電膜２９５３は２組のセルに対して機能するので、製造方法と、書き込み、読み出し、および消去動作とを簡素化する。
【０１３２】  これまで説明した応用例において、いくつかの実施形態は、異なるレール積層物の構成を有する。本発明の好適な記憶積層物の異なる構成を用いて、３次元アレイを製造することができる。
【０１３３】Ｄ．柱状ダイオード構造を用いる３次元の実施形態
米国特許第６，０３４，８８２号において、平行で、離間した導電層を有する複数の階層を有する３次元メモリアレイが開示されている。交互階層における導電層は、互いに直交する。柱状構造物は、隣接する階層内にある導電層の交差点に形成される。この特許で開示されている構造物は、導電層に対して位置合わせされるように形成されている。この特許で開示される製造方法を用いて、この実施形態の電荷記憶領域または電荷捕獲領域を有するセルを採用したメモリセルアレイを形成することができる。
【０１３４】  図３３を参照すると、３次元メモリの単一の階層が図示され、このメモリは、１つの階層における導電層または入力／出力部２９８１と、アレイ内の次の階層における導電層２９８０とを有する。この柱状構造物は、本発明によるセルを形成する。とりわけ、図３３を参照すると、このセルは、ｐ＋領域２９８２、ｎ−領域２９８３、および記憶積層物を含むダイオード接合部を構成する支配因子を有する。図３３に示すように、記憶積層物は、トンネル酸化領域２９８４、トラップ領域２９８６、および障壁酸化層２９８５を有する。
【０１３５】  上述の特許に開示されているように、導電層２９８０および２９８１は、図３３に示す単一のセルの上方および下方に配置されるセルと共有される。
【０１３６】  図３４は、別の実施形態を示し、同様に、１つの階層において平行で、離間した導電層または入力／出力部２９９１と、次の階層において平行で、離間した導電層または入力／出力部２９９０とが設けられている。同様に、柱状構造物は、先に引用した特許に教示されているように、導電層２９９０および２９９１の間に形成される。ただし図３３および図３４に示す構造物の相違点は、障壁酸化層２９９３、トラップ領域２９９４、およびトンネル酸化層２９９５から構成される記憶積層物が、ダイオードのｐ領域とｎ領域の間に配置される点である。とりわけ、ダイオードのｐ＋領域２９９２が障壁酸化層２９９３と接触し、ｎ−領域がトンネル酸化層２９９５と接触している。
【０１３７】  図３３および図３４に示すさまざまな領域の膜厚、およびポリシリコンダイオードの不純物濃度は、本出願の先に説明した実施形態と同様のものであってもよい。図３３および図３４に示す構造物の書き込み、読み出し、および消去動作は、他の実施形態に関して上述したのと同様に行われる。図３２、図３３、および図３４に示す実施形態に関して、周辺回路が基板内に形成されるのに対し、このセルのアレイは基板の上方に配置される。
【０１３８】II.  自己整合されたＥＥＰＲＯＭ  ＴＦＴアレイ
柱状構造物とは異なる別のセル構造物が自己整合ＴＦＴである。本発明者は、メモリセルまたは論理セルが、異なる層上の特徴形状が完全に重なり合うように設定される不良位置合わせ公差により拡大することを認識していた。つまり、本発明者は、不良位置合わせ公差を必要としない完全に位置合わせされたメモリセルまたは論理セルを開発した。したがって、こうしたセル構造体において、１ビット当たり（すなわち、１セル当たり）の面積がより小さく、より少ないマスクステップにより形成される。完全に位置合わせされたセル構造体により、アレイ集積度を向上させ、ダイサイズを小さくし、コストを下げる。さらに、随意であるが、セルを垂直方向、つまりｚ方向に積層することにより、アレイ集積度をさらに向上させて、ダイサイズをさらに小さくし、さらにコストを下げる。
【０１３９】  本発明の好適な実施形態に関して先に説明したように、完全に位置合わせされた、あるいは自己整合されたメモリセルまたは論理セルを実現するためのいくつかの異なる方法がある。ＥＥＰＲＯＭを含むメモリセルまたは論理セルの場合、ワードラインを制御ゲートに対して自己整合されることにより、完全に位置合わせすることができる。好適には、ワードラインは、ＥＥＰＲＯＭのソース−チャンネル−ドレイン方向に対して実質的に平行に延び、ビットラインは、ＥＥＰＲＯＭのソース−チャンネル−ドレイン方向に対して実質的に垂直方向に延びる。この構造物において、ビットラインは、パッド（すなわち、ソース電極およびドレイン電極）と接触し、ビットラインは、ＥＥＰＲＯＭのソース領域および／またはドレイン領域の直ぐ上にあるＥＥＰＲＯＭのゲートと自己整合できるので、ビットラインの接触ビアは必要としない。さらに、ＥＥＰＲＯＭは完全に位置合わせされるので、ビットラインおよびワードラインは、実質的に平坦な表面を有し、これによりデバイスの信頼性が改善される。
【０１４０】  好適には、ＥＥＰＲＯＭは、３次元の仮想グランドアレイ（ＶＧＡ）の不揮発性フラッシュメモリとして構成されたＴＦＴであり、垂直方向に分離された各階層は、中間絶縁層を用いて隣接する階層から分離される。しかし、ＥＥＰＲＯＭは、単一の階層からなるアレイ、またはバルク半導体基板であってもよい。この実施形態の好適な特徴を、例えば、ＮＯＲ型メモリ、二重ストリングＮＯＲ型メモリなどのＶＧＡ以外の不揮発性フラッシュメモリ構造物にも適用することができる。さらに、本発明は、ＴＦＴ  ＥＥＰＲＯＭフラッシュメモリアレイに限定されず、本発明の範疇に含まれる他の半導体デバイスを包含する。例えば、自己整合されたトランジスタとは、バルク基板内のＭＯＳＦＥＴ、または絶縁基板の上方に形成されたＥＥＰＲＯＭ以外のＴＦＴであってもよい。これらの自己整合されたトランジスタは、一括消去ができないＥＥＰＲＯＭ（すなわち、各トランジスタが個別に消去される。）、紫外線消去可能なＰＲＯＭ（ＥＰＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、液晶ディスプレイ、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、およびマイクロプロセッサであってもよい。
【０１４１】  図３７ないし図４４は、本発明の第１の好適な実施形態によるＴＦＴ  ＥＥＰＲＯＭの不揮発性フラッシュメモリアレイ４００１の製造方法を示す。
【０１４２】  このメモリアレイを形成するために、まず、絶縁表面を有する基板（すなわち、シリコンオンインシュレータ（ＳＯＩ）基板）を用意する。この基板は、シリコン酸化膜、シリコン窒化膜、ガラス基板、プラスチック基板、またはセラミック基板などの絶縁膜で被膜された（シリコン、ＧａＡｓなどの）半導体ウェーハである。第１の実施形態の好適な態様において、この基板は、ＣＭＯＳ（相補型金属酸化膜半導体）トランジスタを基板内に形成するステップなどの処理ステップの前に受け入れられる単結晶性バルクシリコン基板である。ＣＭＯＳトランジスタは、メモリアレイのための周辺回路またはドライバ回路である。最も好適な態様において、この電気回路は、列および行のアドレスデコーダ、列の入力／出力部（Ｉ／Ｏ）、および他の論理回路を備える。ただし、必要ならば、シリコンオンインシュレータ基板、ガラス基板、プラスチック基板、またはセラミック基板などの絶縁基板の上にドライバ回路を形成してもよい。シリコンオンインシュレータ基板は、ウェーハボンディング技術、酸素イオン注入分離技術（ＳＩＭＯＸ）、またはシリコン基板上に絶縁膜を形成する技術などの任意の従来式の方法を用いて形成することができる。周辺回路が完成された後、図３７に示すように、中間絶縁層４００３が回路上に均一に積層される。中間絶縁層４００３は、酸化シリコン、窒化シリコン、酸窒化シリコン、ＰＳＧ、ＢＰＳＧ、ＢＳＧ、スピンオングラス、および／またはポリマ誘電膜（ポリイミドなど）などの１種類またはそれ以上の任意の適当な絶縁膜から構成することができる。中間絶縁層４００３は、好適には、化学機械的な研磨（ＣＭＰ）により平坦化されるが、他の実施形態においては、エッチングおよび／または他の任意の手段を用いて平坦化してもよい。
【０１４３】  その後、半導体活性領域層４００５が中間層４００３の上方に形成され、ＳＯＩ基板が完成される。半導体層は、トランジスタの活性領域として用いられる。層４００５は、例えば、２０ないし１２０ｎｍ、好適には、７０ｎｍといった任意の所望する膜厚を有し、空乏時において、トランジスタゲートの下方にある空間電荷領域が層全体に広がるように選択される。好適には、半導体層４００５は、第１の導電型の不純物でドープされたアモルファスまたは多結晶性シリコン層を有する。例えば、層４００５は、元より積層時から不純物ドープされているか、積層後にイオン注入または拡散されることにより、ｐ型に不純物ドープされる。
【０１４４】  必要ならば、半導体層４００５の結晶を加熱することにより、その結晶性を改善することができる。換言すると、アモルファスシリコン層を再結晶化させて、ポリシリコンを形成するか、あるいはポリシリコンの結晶粒を大きくすることができる。加熱ステップは、層４００５を熱またはレーザによるアニールするステップを含んでいてもよい。必要ならば、結晶化誘発触媒を用いて、層４００５の結晶性を改善してもよい。このプロセスにおいて、Ｎｉ、Ｇｅ、Ｍｏ、Ｐｔ、Ｐｄ、これらのシリサイド、または中間生成金属要素などの触媒要素が、半導体層４００５と接触するように配置される。そして層４００５は、熱および／またはレーザによるアニール処理が行われる。アニール処理の間、触媒要素は、大きな結晶粒を形成しながらシリコン層に広がるか、シリコンの結晶化が始まるシードとして機能する。後者の場合、アモルファスシリコン層は、固相結晶化法（ＳＰＣ）により、このシードから水平方向に結晶化される。
【０１４５】  なお、単結晶ＳＯＩ基板が用いられた場合、アモルファスシリコン層またはポリシリコン層４００５は省略できることに留意されたい。この場合、ＳＩＭＯＸ法を用いて、酸素イオンを単結晶シリコン基板の深部に打ち込んで、その内部に埋め込まれた酸化シリコン層を形成する。この埋め込まれた酸化シリコン層の上方に単結晶シリコン層が残る。
【０１４６】  次に、好適には、活性領域層４００５の表面における不純物を洗浄し、負電荷を帯びた酸素が除去される。その後、電荷記憶領域４００７が層４００５の上に形成される。本発明の第１の好適な実施形態において、電荷記憶領域４００７は、酸化物−室化物−酸化物（ＯＮＯ）からなる誘電３層を有する。この誘電層は、第１（底部）のＳｉＯ２層（トンネル酸化膜ともいう）、Ｓｉ３Ｎ４−ＸＯ１．５Ｘからなる電荷記憶層（ｘは０ないし１）、および第２（上方）のＳｉＯ２層（障壁酸化膜ともいう）から構成されている。トンネル酸化膜は、活性領域層４００５を熱酸化して成長させるか、あるいは大気圧下、低圧下、または改良型プラズマ化学気相蒸着法（ＡＰＣＶＤ法、ＬＰＣＶＤ法、またはＰＥＣＶＤ法）または他の手段を用いて、活性領域層の上に積層することにより成膜することができる。トンネル酸化膜は、１．５ないし７ｎｍ、好適には４．５ｎｍの膜厚を有する。窒化シリコンまたは酸窒化シリコン（Ｓｉ３Ｎ４−ＸＯ１．５Ｘ）からなる電荷記憶層は、トンネル酸化層の上方に配置され、その膜厚は少なくとも５ｎｍで、好適には５ないし１５ｎｍで、最も好適には６ｎｍである。障壁酸化層は、電荷記憶層の表面上に形成され、その膜厚は３．５ないし９．５ｎｍで、好  適には５．０ｎｍである。電荷記憶層および障壁層は、ＡＰＣＶＤ法、ＬＰＣＶＤ法、またはＰＥＣＶＤ法、あるいはスパッタ蒸着法を用いて積層することができる。
【０１４７】  なお、異なる構成材料および異なる膜厚が必要に応じて用いられることに留意されたい。例えば、電荷記憶層は、必ずしもＳｉ３Ｎ４−ＸＯ１．５Ｘを用いて構成される必要はない。例えば、第１の実施形態による別の態様において、酸化シリコン、窒化シリコン、または酸窒化シリコンの中に分散されたシリコン、タングステン、またはアルミニウムのナノ結晶などの電気的に絶縁された複数のナノ結晶を用いて、電荷記憶層を形成することができる。ナノ結晶を用いた電荷記憶層が用いられた場合、必要ならば、トンネル酸化層および／または障壁酸化層を省略することができる。
【０１４８】  電荷記憶領域４００７（すなわち、ＯＮＯ誘電層）が形成された後、第１のゲート層４００９が電荷記憶領域の上方に積層される。第１のゲート層４００９は、ｎ＋不純物がドープされたポリシリコンなどの任意の導電層であってもよい。こうしたポリシリコン層は、例えば、５０ないし２００ｎｍ、好適には１００ｎｍの任意の適当な膜厚を有し、例えば、１×１０１９ないし１×１０２１原子数／ｃｍ３の任意の適当な不純物濃度を有していてもよい。
【０１４９】  必要ならば、保護シリコン酸化膜などの任意の保護層４０１１が、第１のゲート層４００９の表面上に形成される。この層４０１１は、例えば、３ないし１０ｎｍ、好適には５ｎｍの任意の適当な膜厚を有していてもよい。必要ならば、酸化シリコン以外の材料を用いて、この層４０１１を形成してもよい。
【０１５０】  そして犠牲障壁層４０１３が保護層４０１１の上方に積層される。第１の実施形態の好適な態様において、障壁層は、このデバイスの他の層に対して選択的にエッチングできる任意の導電性または絶縁性材料で構成される。好適には、この障壁層４０１３は窒化シリコン層である。この障壁層は、任意の膜厚を有していてもよい。好適には、障壁層４０１３は、以下により詳細に説明するが、制御ゲート全体またはその上側部分に関して好ましい膜厚を有する。例えば、層４０１３は、１００ないし２５０ｎｍ、好適には１６０ｎｍの膜厚を有する。図３７は、製造処理のこの段階におけるデバイスの断面図である。
【０１５１】  次に、図３８に示すように、ビットラインのパターンが、反転ビットラインマスクを用いて、製造中のデバイスウェーハまたは基板に転写される。このマスクにおいて、透明領域がビットラインを形成し、不透明（濃い）領域がビットライン間の空間を形成する。例えば、ポジティブのフォトレジスト層（図３８では図示せず）が障壁層４０１３の上方に形成され、反転ビットラインマスクを介して露光して、現像する。当然に、ネガティブのフォトレジスト層を用いた場合、マスクの透明領域と不透明領域は反転する。
【０１５２】  このフォトレジスト層をマスクとして用いると、障壁窒化層４０１３、保護層４０１１、および第１のゲート層４００９が、マスク形状にエッチングされ、複数のゲート積層物４０１５が形成される。ＯＮＯ誘電層４００７は、エッチング停止層として機能する。そしてフォトレジスト層は、パターン形成されたゲート積層物４０１５から剥離される。このフォトレジスト層は、障壁窒化層４０１３がエッチングされた後に取り除いてもよく、この場合、窒化層４０１３は、第１のゲート層４００９をエッチングするためのハードマスクとして用いられる。ゲート積層物４０１５は、パターン形成された第１のゲート電極４００９、随意の保護酸化層４０１１、およびパターン形成された障壁層４０１３を有する。必要ならば、窒化シリコン、酸膣かシリコン、または酸化シリコンからなる薄膜を成膜して、第１のゲート電極４００９の側壁をシールする。
【０１５３】  トランジスタのソースおよびドレイン領域４０１７は、ゲート積層部４０１５をマスクとして用いて、自己整合されたイオン注入法により形成される。フォトレジスト層は、ゲート積層物のウェーハに残しておいてもよいし、イオン注入前に取り除いてもよい。イオン注入は、ＯＮＯ誘電層を通って実施される。しかし、必要ならば、イオン注入前に、ゲート４００９間のＯＮＯ誘電層４００７の一部を除去してもよい。
【０１５４】  活性層４００５のチャンネル領域４０１９は、ゲート電極４００９の下方に配置される。領域４０１７は、チャンネル４０１９が有する第１の導電型とは異なる第２の導電型の不純物でドープされる。つまり、チャンネル４０１９がｐ型でドープされる場合、ソースおよびドレイン領域４０１７は、ｎ型でドープされる。逆の場合も成り立つ。図３８は、製造処理のこの段階におけるデバイスの断面図である。
【０１５５】  なお、メモリアレイにおいて、「ソース」および「ドレイン」の指定は任意であることに留意されたい。つまり、領域４０１７は、どのビットラインに電圧が印加されるかによって、「ソース」または「ドレイン」と考え得るからである。さらに、このメモリアレイにおいては、好適にも、フィールド酸化領域が用いられていないので、各領域４０１７は、２つのゲート電極４００の間に配置される。したがって、特定の領域４０１７は、一方のゲート４００９に関して「ソース」、他方のゲート４００９に関して「ドレイン」と考え得る。
【０１５６】  次に、図３９に示すように、ゲート積層物側壁スペーサ４０２１がゲート積層物４０１５の側壁上に形成される。好適には、障壁層４０１３が窒化シリコンで構成される場合、スペーサ４０２１は酸化シリコンで形成される。ただし、スペーサは実質的に食刻されずに、障壁層の構成材料が選択的にエッチングできるような材料を用いて、スペーサは構成される。例えば、障壁層４０１３が酸化シリコンで構成される場合、スペーサ４０２１は窒化シリコンで構成される。スペーサ４０２１は、積層物４０１５の上方にシリコン酸化層を一様に積層して、酸化層を異方性エッチングすることにより形成される。スペーサをエッチング処理すると、ＯＮＯ誘電層がエッチング処理されて、ソースおよびドレイン領域４０１７が露出することになる。この段階において、必要ならば、ゲート積層物４０１５およびスペーサ４０２１をマスクとして用いて、自己整合されたイオン注入をさらに行うことにより、ソースおよびドレイン領域４０１７にドープされる不純物濃度を増大させることができる。その場合、スペーサを形成する前にイオン注入して、低濃度に不純物ドープされたソース／ドレイン（ＬＤＤ）拡張部を形成してもよい。
【０１５７】  そして珪化処理を行い、シリコンのソースおよびドレイン領域４０１７の中に、シリサイド領域４０２３を自己整合されされるよう形成する。珪化処理は、３つのステップからなる。第１に、Ｔｉ、Ｗ、Ｍｏ、Ｔａなどの金属、またはＣｏ、Ｎｉ、Ｐｔ、Ｐｄなどの遷移金属を露出領域４０１７、側壁スペーサ４０２１、およびゲート積層物４０１５の障壁層４０１３の上方に一面に積層する。このデバイスをアニール処理して、直接的な金属工学的反応により、シリコン化処理する。このとき、この金属層が領域４０１７内のシリコンと反応し、領域４０１７の上方にシリサイド領域４０２３が形成される。そして例えば、ピラニア溶液を用いて選択エッチングすることにより、スペーサ４０２１と障壁層４０１３の上に残った未反応金属を取り除く。シリサイド領域４０２３および不純物ドープされたシリコン領域４０１７がともに、ビットライン４０２５を構成する。図３９は、製造プロセスのこの段階におけるデバイスを示す。
【０１５８】  一様な絶縁層４０２７が積層されて、ビットライン４０２５の上方と、側壁スペーサ間の溝部を埋める。絶縁層４０２７は、酸化シリコン、酸窒化シリコン、ＰＳＧ、ＢＰＳＧ、ＢＳＧ、スピンオングラス、（ポリイミドなどの）ポリマ誘電層、および／または障壁層４０１３の構成材料とは異なる任意の他の好適な絶縁材料から構成される。その後、この絶縁層４０２７は、化学機械的な研磨（ＣＭＰ）、エッチング、および／または他の任意の手段を用いて平坦化され、ゲート積層物４０１５の上にある窒化シリコンからなる障壁層４０１３の上部表面を露出させる。図４０は、平坦化ステップ後のデバイスを示す。
【０１５９】  スペーサ４０２１および絶縁層４０２７を実質的にエッチングすることなく、窒化シリコンからなる障壁層４０１３を選択的にエッチングする。保護酸化層４０１１は、配置されている場合、積層物４０１５の第１ゲート電極４００９の上側表面からエッチングすることにより取り除かれる。これらのエッチングステップにより、図４１に示すように、各ゲート４００９の上にゲートコンタクトビア４０２９が形成される。このビアの側壁が側壁スペーサ４０２１の内側の側壁であるので、ゲートコンタクトビア４０２９は、第１ゲート電極４００９の幅と実質的に同じ幅を有する。したがって、ゲートコンタクトビア４０２９は、ゲート４００９の上方に延びる側壁スペーサ４０２１に包囲されているので、ゲート４００９に対して自己整合される。
【０１６０】  第２のゲート電極の導電性構造体４０３１が、図４２に示すように、デバイス全体の上方に積層される。好適には、この導電体４０３１は、複数層からなる積層物であって、第１のｎ＋ドープされたポリシリコン層４０３３、（ＴｉＳｉまたはＷＳｉなどの）シリサイド層４０３５、および第２のｎ＋ドープされたポリシリコン層４０３７から構成される。ポリシリコン層４０３３および４０３７は、好適には、１００ないし３００ｎｍ、例えば２００ｎｍの膜厚を有する。シリサイド層４０３５は、５０ないし１００ｎｍ、例えば６０ｎｍの膜厚を有する。択一的には、シリサイド、金属、または高濃度に不純物ドープされたアモルファスまたは多結晶性シリコン、シリサイド、および金属を組み合わせて得られる第１ゲート電極４００９と良好なオーミック接触が得られるような合成物などを用いて、第２ゲートの構造体を形成することができる。
【０１６１】  次に、フォトレジスト層（図示せず）を構造体４０３１の上方に配置し、ワードラインマスクを介して露光して現像する。フォトレジスト層をマスクとして用いて、第２のゲート電極構造体４０３１をエッチングして、複数のワードライン４０４１を形成する。ワードライン４０４１をマスクとして用いて、ＯＮＯ積層物４００７および露出した活性領域をエッチングする。フォトレジスト層は、エッチングステップ中、そのまま残しておいてもよいが、エッチングステップ前に除去してもよい。活性領域層４００５の下方にある底部絶縁層４００３と、ビットライン４０２５の上方にある中間絶縁層４０２７は、エッチング停止層として機能する。こうして、第２ゲート電極構造体４０３１は、図４３に示すように、中間絶縁層４０２７上に配置される複数のワードラインとしてパターン形成され、図４４に示すように、構造物４０３１がビア４０２９内に延びるところで、第１ゲート電極の上側部分としてパターン形成される。図４３は図４２のＡ−Ａ線から見た断面図であり、図４４は図４２のＢ−Ｂ線から見た断面図である。したがって、ワードラインをゲートに位置合わせするために、フォトリソグラフィステップは必要でないため、ワードライン４０４１は、制御ゲート４００９／４０４３に対して自己整合される。
【０１６２】  必要ならば、露出された活性領域４００５、およびゲート電極４００９／４０４３の側壁は、熱酸化または熱窒化することにより、その上に窒化シリコン膜または酸化シリコンからなる薄膜を成膜することにより随意に封止することができる。これにより、メモリアレイの製造方法が完了する。そして絶縁膜を成膜し、必要ならば、ワードライン４０４１の上を平坦化する。
【０１６３】  セル内の各ＴＦＴの電荷記憶領域４００７および活性領域４００５（チャンネル領域４０１９）と同じマスクを用いて、ワードラインをパターン形成するので、このワードラインのフォトリソグラフィステップは、位置合わせ不良公差を必要としない。したがって、ワードライン４０４１は、ビア４０２９に対して自己整合されるように積層されるので、ＴＦＴ  ＥＥＰＲＯＭの制御ゲート４００９／４０４３に対して位置合わせされるだけでなく、各メモリセルの電荷記憶領域４００７およびチャンネル領域４０１９に対しても同様に自己整合される。完全に自動位置合わせされたメモリセルを用いることにより、高価で時間を要するフォトリソグラフィステップの工程数を削減することができる。さらに、各セルに対する位置合わせ不良公差が必要ないので、セル集積度が向上する。第１の実施形態によるデバイスの別の利点は、厚い中間絶縁層４０２７がビットライン４０２５およびワードライン４０４１の間に配置されているので、ビットラインおよびワードライン間の寄生容量およびショート回路の可能性が低減されることである。
【０１６４】  図４５および図４６は、本発明の第２の実施形態によるＴＦＴ  ＥＥＰＲＯＭの不揮発性フラッシュメモリアレイの製造方法を示す。第２の実施形態による製造方法は、犠牲障壁層４０１３が省略された点を除いて、図３７ないし図４４に示す第１の実施形態による製造方法と同じである。
【０１６５】  図４５は、好適な第２の実施形態による製造中の半導体デバイス４１００を示す。図４５に示すデバイス４１００は、図４０に示す製造段階におけるデバイス４００１と同じものである。デバイス４１００は、中間絶縁層４１０３、活性領域層４１０５、電荷記憶領域４１０７（例えば、ＯＮＯ積層物または絶縁されたナノ結晶）、ソースおよびドレイン領域４１１７、チャンネル領域４１１９、シリサイド領域４１２３、およびビットライン４１２５を有する。
【０１６６】  デバイス４１００のゲート電極４１０９は、第１の実施形態のゲート電極４００９よりも厚く形成される。ゲート電極４１０９は、例えば、１６０ないし３６０ｎｍ、好適には２６０ｎｍの適当な膜厚を有する。障壁層４０１３が省略されているので、ゲート側壁スペーサ４１２１は、パターン形成されたゲート電極４１０９上に形成され、ゲート電極４１０９は、ソースおよびドレイン領域４１１７を形成した後、保護酸化シリコン膜（図示せず）でカバーされる。側壁スペーサ４１２１は、ゲート電極４１０９の上面に延びている。そして、金属層を積層し、この金層層とソースおよびドレイン領域４１１７を反応させることにより、シリサイド領域４１２３をソースおよびドレイン領域４１１７の上に形成する。酸化シリコン保護層でカバーされたゲート電極４１０９、および側壁スペーサ４１２１の上にシリサイドは形成されない。絶縁層４１２７が側壁スペーサ４１２１の間、およびゲート電極４１０９の上方に積層される。層４１２７は、好適には、酸化シリコンであるが、第１の実施形態と同様、任意の他の絶縁材料で構成される。そして層４１２７は、ゲート電極４１０９の上側表面を露出させるために平坦化される。絶縁層４１２７は、好適には、ＣＭＰにより平坦化されるが、エッチングまたは他の任意の手段で平坦化されてもよい。平坦化ステップ中、同様に、保護酸化シリコンは除去され、図４５に示すように、ゲート電極４１０９の上側表面を露出させる。
【０１６７】  窒化物からなる障壁層４０１３の選択エッチングが行われないので、スペーサ４１２１は、酸化シリコンではなく、窒化シリコンで形成してもよい。窒化シリコンによるスペーサは、底部トポグラフィに対して、酸化シリコンによるスペーサよりも馴染むので都合がよい。スペーサ４１２１およびゲート４１０９は、層４１２７の平坦化ステップにおいて、研磨停止層またはエッチング停止層として機能する。
【０１６８】  ゲート電極４１０９が露出した後、第２の好適な実施形態によるメモリアレイが、第１の好適な実施形態によるメモリアレイによるアレイとまったく同様に完成される。第１の実施形態と同様、１層またはそれ以上の導電層が側壁スペーサ４１２１の上面、および露出したゲート電極４１０９の上に直接積層される。導電層は、例えば、ポリシリコン層４１３３および４１３７の間の窒化膜４１３５を有していてもよい。図４６に示すように、導電層は、複数のワードライン４１４１を構成するようにパターン形成される。これらのワードラインは、露出したゲート電極４１０９と接触する。第１の実施形態と同様、同じパターン形成ステップの間に、電荷記憶領域４１０７と活性領域４１０５がパターン形成される。したがって、ワードラインをゲートに位置合わせするために、フォトリソグラフィステップを必要としないので、ワードライン４１４１は制御ゲート電極４１０９に対して自己整合される。
【０１６９】  必要ならば、例えば、熱窒化または熱酸化することにより、シリコン窒化膜またはシリコン酸化膜の薄膜を成膜することにより、露出した活性領域４１０５とゲート電極４１０９の側壁を随意にシールしてもよい。そして、ワードライン４１４１の上方に、絶縁層を積層して、必要ならば平坦化する。
【０１７０】  ワードラインは、セル内の各ＴＦＴの電荷記憶領域４１０７および活性領域と同じマスクを用いてパターン形成されるので、ワードラインのフォトリソグラフィステップには位置合わせ不良公差を必要としない。したがって、ワードライン４１４１は、ゲート４１０９とスペーサ４１２１の露出した上側表面の上方に直接積層されるので、ＴＦＴ  ＥＥＰＲＯＭの制御ゲート４１０９に対して自己整合されるだけでなく、ワードライン４１４１は、各メモリセルの電荷記憶領域４１０７およびチャンネル領域４１１９に対しても自己整合される。メモリセルを完全に自動的に位置合わせすることにより、高価で時間のかかるフォトリソグラフィステップの工程数を削減することができる。位置合わせ不良公差が必要でないので、セル集積度は増大する。さらに、第１の実施形態による障壁窒化膜の成膜および選択的エッチングステップを削除することにより、ステップ工程数を３つまでに減らし、工程フローを簡略化する。
【０１７１】  図４７は、本発明の第３の好適な実施形態によるＴＦＴ  ＥＥＰＲＯＭの不揮発性フラッシュメモリアレイを図示する。第３の好適な実施形態によるデバイスと方法は、電荷記憶領域が、第１または第２の実施形態のＯＮＯ積層物または絶縁されたナノ結晶の代わりに、電気的に絶縁されたフローティングゲートを有する点を除いて、図３７ないし図４６に示す第１および第２の実施形態と同様である。
【０１７２】  図４７に示すように、不揮発性トランジスタ（すなわち、ＴＦＴ  ＥＥＰＲＯＭ）は、フローティングゲートを用いた電界効果型トランジスタとして構成される。この場合、ＯＮＯ積層物からなる誘電３層、または電気的に絶縁されたナノ結晶を含む酸化層が、トンネルシリコン酸化層４２０６などのトンネル誘電層に置き換えられる。トンネル酸化層４２０６は、５ないし１０ｎｍ、好適には７ｎｍの膜厚を有する。トンネル酸化層４２０６は、第１および第２の実施形態と同様、活性領域４２０５の上方に形成される。
【０１７３】  第１のゲート電極４２０９は、第１および第２の実施形態と同様、トンネル酸化層４２０６上に形成され、パターン形成される。しかし、第３の実施形態において、第１のゲート電極４２０９は、制御ゲートではなく、フローティングゲートを有する。このフローティングゲート４２０９は、第１および第２の実施形態と同様、トランジスタのチャンネル４２１９に対して自己整合される。
【０１７４】  図４７に示すデバイスは、図４２に示すデバイスと同じプロセス段階にある。このデバイスは、基板４２０３、ソースおよびドレイン領域４２１７、チャンネル領域、フローティングゲート４２０９の側壁に隣接する側壁スペーサ４２２１、シリサイド領域４２２３、ビットライン４２２５、および絶縁層４２２７を有する。
【０１７５】  第１および第２の実施形態と異なる他の点は、図４７に示すように、フローティングゲート４２０９の上方に制御ゲート誘電層４２１２が形成されている点である。制御ゲート誘電層４２１２は、例えば、８ないし２０ｎｍ、好適には、１２ｎｍの任意の適当な膜厚を有する。制御ゲート誘電層４２１２は、熱酸化されるか、ＣＶＤあるいは他の手段により積層することにより、制御ゲート上に成膜される。制御ゲート誘電層は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはＯＮＯ積層物を有していてもよい。図４７に示すデバイスを完成させるために、第１および第２の好適な実施形態と同様、制御ゲート４２４３およびワードライン４２４１が制御ゲート誘電層４２１２の上に積層され、バターン形成される。制御ゲート誘電層４２１２および制御ゲート４２４３は、側壁スペーサ４２２１の内側に配置される。
【０１７６】  図４８Ａないし４８Ｃおよび図４９Ａないし４９Ｃは、図４７に示すデバイス４２００内の１つのＴＦＴ（すなわち、１つのセル）に関する２つの異なる好適な製造方法を図示する。第１の好適な方法によれば、フローティングゲート４２０９、保護層４２１１、および随意の犠牲障壁層４２１３がトンネル誘電層４２０６の上に形成される。チャンネル領域４２１９がトンネル誘電層４２０６の下方に形成されるように、ゲート積層物４２１５をマスクとして用い、活性領域に４２０５にイオン注入して、ソースおよびドレイン領域４２１７を形成する。そして、側壁スペーサ４２２１がゲート積層物４２１５の上に形成される。絶縁層４２２７をスペーサに隣接するように形成し、平坦化して、図４８Ａに示すように障壁層４２１３を露出させる。
【０１７７】  図４８Ｂに示すように、保護層４２１１および障壁層４２１３がエッチングにより取り除かれる。これにより、ゲートコンタクトビア４２２９が形成される。ビア４２２９の側壁は、フローティングゲート４２０９の上方に延びる側壁スペーサである。
【０１７８】  図４８Ｃに示すように、例えば、ビア４２２９内の露出されたフローティングゲート４２０９の上を熱酸化させることにより、ゲート誘電層４２１２が形成される。その後、１層またはそれ以上の導電層がゲートコンタクトビア４２２９および絶縁層４２２７の上に積層される。ビア４２２９内に制御ゲート４２４３を形成し、層４２２７の上にワードライン４２４１を形成するためにパターン形成される。制御ゲート誘電層４２１２は、フローティングゲート４２０９から制御ゲート４２４３を絶縁する。
【０１７９】  第２の好適な製造方法によれば、ゲート積層物４２１５は、フローティングゲート４２０９、制御ゲート誘電層４２１２、および犠牲障壁層４２１３から構成され、トンネル誘電層４２０６の上に形成される。チャンネル領域４２１９がトンネル誘電層４２０６の下方に形成されるように、ゲート積層物４２１５をマスクとして用い、活性領域に４２０５にイオン注入して、ソースおよびドレイン領域４２１７を形成する。そして、側壁スペーサ４２２１をゲート積層物４２１５の上に形成する。絶縁層４２２７をスペーサに隣接するように形成し、平坦化して、図４９Ａに示すように障壁層４２１３を露出させる。
【０１８０】  図４９Ｂに示すように、障壁層４２１３をエッチングにより除去し、制御ゲート誘電層４２１２を露出させる。これにより、ゲートコンタクトビア４２２９が形成される。このビア４２２９の側壁は、フローティングゲート４２０９および誘電層４２１２の上方に延びる側壁スペーサ４２２１である。障壁層４２１３は、高濃度に不純物ドープされたポリシリコンからなり、その場合、必要ならば、ポリシリコンはビア４２２９内に残しておいてもよい。
【０１８１】  図４９Ｃに示すように、１層またはそれ以上の導電層がゲートコンタクトビア４２２９および絶縁層４２２７の上に積層される。ビア４２２９内に制御ゲート４２４３を形成し、層４２２７の上にワードライン４２４１を形成するためにパターン形成される。制御ゲート誘電層４２１２は、フローティングゲート４２０９から制御ゲート４２４３を絶縁する。
【０１８２】  図４８Ａないし４８Ｃ、図４９Ａないし４９Ｃの製造方法において、ワードライン４２４１は、制御ゲート４２４３、制御ゲート誘電層４２１２、およびフローティングゲート４２０９に対して自己整合される。
【０１８３】  図５０は、本発明の第４の好適な実施形態の第１の好適な態様によるＴＦＴ  ＥＥＰＲＯＭの不揮発性フラッシュメモリアレイを図示する。第４の好適な実施形態のデバイスと製造方法は、制御ゲート誘電層が側壁スペーサの上に配置される点を除いて、図４７に示す第３の実施形態のデバイスと製造方法と同様である。さらに、障壁層４２１３が省略される。図５０に示すように、この側壁スペーサ４２２１は、第２の好適な実施形態によるデバイスと同様に、フローティングゲート４２０９の上面に対して延びる。制御ゲート誘電層４２１２は、フローティングゲート４２０９、側壁スペーサ４２２１、および絶縁層４２２７の上方に積層される。第１および第２の好適な実施形態と同様に、ワードライン４２１２が、制御ゲート誘電層４２１２の上方に積層され、パターン形成される。図５０に示す実施形態において、ワードライン４２４１は、ワードラインおよび制御ゲートの両方の機能を果たす。つまり、独立した制御ゲートを省略することができる。ワードライン４２４１は、フローティングゲート４２０９に対して自己整合される。ワードライン４２４１は、ポリシリコン層４２３３および４２３７の間にシリサイド層４２３５などの１層またはそれ以上の層を有する。
【０１８４】  図５１は、本発明の第４の好適な実施形態の第２の好適な態様によるＴＦＴ  ＥＥＰＲＯＭの不揮発性フラッシュメモリアレイを図示する。この好適な態様によるデバイスと製造方法は、フローティングゲートの上側部分が側壁スペーサの上方に延びる点を除いて、図５０に示すデバイスと製造方法と同様である。図５１に示すデバイスは、図４７および図５０に示す製造プロセスと同じ工程にある。図５１に示すように、このデバイスは、中間絶縁層４３０３、トンネル誘電層４３０６、ソースおよびドレイン領域４３１７、チャンネル領域４３１９、シリサイド領域４３２３、ビットライン４３２５、および絶縁層４３２７を有する。
【０１８５】  図５１に示すデバイスは、図４８Ａおよび４８Ｂに図示し、上述したプロセスステップを有する。したがって、図４８Ｂに示すように、下側フローティングゲート部４３０９の上方に延びる側壁スペーサの間のゲートコンタクトビア内で、下側フローティングゲート部４３０９が露出している。ただし、制御ゲート誘電層４３１２をビア４３２９内に形成する代わりに、上側フローティングゲート部４３１０をビア内に形成する。上側フローティングゲート部４３１０は、露出した下側フローティングゲート部４３０９とビア４３２９内で接触するように、ドープされたポリシリコン層などの導電層をビア４３２９、スペーサ４３２１、および絶縁層４３２７の上方に積層することにより形成される。この導電層は、フォトリソグラフィ技術を用いて、側壁スペーサ４３２１の上方に垂直方向に延びるような上側フローティングゲート部４３１０にパターン形成される。好適には、この導電層は、スペーサ４３２１の上方にも垂直方向に延びる。こうして、上側フローティングゲート部４３１０は、「Ｔ型」形状を有する。そして、制御ゲート誘電層４３１２が、熱酸化成膜、ＣＶＤ、および／またはスパッタ蒸着法などのさまざまな他の積層技術を用いて、上側フローティングゲート部４３１０の上側表面の上に形成される。１層またはそれ以上の導電層４３３３、４３３５、４３３７が、制御ゲート誘電層４３１２および制御ゲート誘電層４３１２の上に積層され、ワードライン４３４１にパターン形成される。導電層は、第１および第２の好適な実施形態と同様、例えば、不純物ドープされたポリシリコン層４３３３および４３３７で挟持されたシリサイド層４３３５であってもよい。第４の好適な実施形態においては、ワードライン４３４１は、ＴＦＴの制御ゲートとして機能する。第４の実施形態によるフローティングゲート４３０９／４３１０の上面は、第３の実施形態のそれより大きいので、第３の実施形態に比べて、第４の実施形態によるＴＦＴの方が、フローティングゲートと制御ゲート／ワードラインの間の領域がより大きい。フローティングゲートと制御ゲート／ワードラインの間の領域が大きくなると、これらの間の容量結合が増大するので好ましい。
【０１８６】  第４の実施形態の好適な態様において、上側フローティングゲート部４３１０の上部表面に凹凸を形成するか、上部表面を粗面化して、フローティングゲートと制御ゲート／ワードラインの間の容量結合をさらに増大させることができる。例えば、少なくとも上側フローティングゲート部４３１０を、半球粒状シリコン（ＨＳＧ）を用いて形成してもよいし、フローティングゲートの上側表面を、エッチングまたはきめの粗い研磨により粗面化してもよい。換言すると、上側フローティングゲート部は、ＤＲＡＭコンデンサの底部導電性プレートに凹凸を形成し、これを粗面化するために用いられる同様の凹凸形成方法および粗面化方法により、凹凸が形成され、粗面化される。
【０１８７】  第１の好適な実施形態ないし第４の好適な実施形態により、ＴＦＴ  ＥＥＰＲＯＭの不揮発性フラッシュメモリアレイについて説明し、図示したが、本発明をこれらに限定して解釈すべきでない。例えば、ＴＦＴ  ＥＥＰＲＯＭアレイにおける自己整合されたワードラインではなくて、本発明の好適な実施形態によるＭＯＳＦＥＴ（金属酸化物半導体電界効果型トランジスタ）のゲートに対して、任意のゲートラインが自己整合される。さらに、中間絶縁層の上方ではなく、バルクシリコン基板の中にＥＥＰＲＯＭを形成してもよい。
【０１８８】  第１の好適な実施形態ないし第４の好適な実施形態により、水平方向の階層におけるワードラインおよびビットラインの交点アレイと、その製造方法について説明し、図示した。各メモリセルは、単一のプログラム可能な電界効果型トランジスタ（すなわち、ＴＦＴ）からなり、このトランジスタは、ｊ番目のビットラインにソース、（ｊ＋１）番目のビットラインにドレインがそれぞれ接続されている。制御ゲートがｋ番目のワードラインに接続されているが、これを含んでいる。こうしたメモリ構造は、ＮＯＲ型仮想グランド（ＮＶＧ）アレイ（ＶＧＡともいう。）として知られている。必要ならば、メモリアレイは、例えば、ＮＯＲ型メモリまたは二重ストリングＮＯＲ（ＤｕＳＮＯＲ）などのＶＧＡ以外の不揮発性フラッシュメモリ構造を有していてもよい。二重ストリングＮＯＲ構造は、２つの隣接するセルストリングが１つの共通ソースを共有し、異なるドレインを用いるが、K.S.KimらによるIEDM-95,(1995)に開示され、ここに統合される。隣接するドレイン領域を分離するように活性領域をパターン形成するために、追加的なマスクステップが用いられる点を除いて、このＤｕＳＮＯＲメモリは、ＶＧＡと同様の製造プロセスを用いて製造することができる。本発明の第１の好適な実施形態ないし第３の好適な実施形態による製造プロセスのシーケンスは、２回のフォトリソグラフィのマスクステップを必要とする。一方のマスクステップは、ゲートのパターン形成／自己整合されたビットライン形成である。他方のマスクステップは、ワードラインのパターン形成である。本発明の好適な実施形態の製造方法は、自己整合させることにより、マスク間の位置合わせ公差を低減する。上述のプロセスにより実現されるメモリセル領域は、およそ４Ｆ２である。このときＦは、最小フィーチャサイズ（すなわち、０．１８ミクロン半導体プロセスにおいては０．１８ミクロン）である。この「およそ」という用語は、均一でないプロセス条件、および所望するプロセスパラメータからの他の微小なばらつきに起因して、微小な（１０％以下の）ばらつきを許容する。トランジスタ内で用いられる電荷記憶媒体が、導電性でなく、例えば、窒化物または酸窒化物で構成される場合（ＯＮＯ電荷記憶媒体が用いられる場合）、あるいは電荷記憶媒体が電気的に絶縁されたナノ結晶で構成される場合、電荷記憶媒体の局所的な特性を用いて、１つのセルに対して、２ビットを記憶させることができる。この場合、ビット当たりの実効セル領域は２Ｆ２である。
【０１８９】  第１および第４の好適な実施形態によるＮＶＧアレイは、水平方向に平坦なＮＶＧアレイの垂直方向の積層物として極めて有効である。図５２は、本発明の第５の実施形態による３次元メモリアレイ４４００を示す。この３次元メモリアレイは、第１ないし第４の実施形態により形成されたＴＦＴ  ＥＥＰＲＯＭの３次元メモリアレイを有する。ＴＦＴ  ＥＥＰＲＯＭのそれぞれは、チャンネル４４１９、ソースおよびドレイン領域４４１７、制御ゲート４４４３、制御ゲート側壁スペーサ（図５２では明確に図示せず）、およびチャンネルと制御ゲート４４０９の間にある電荷記憶領域４４０７を有する。電荷記憶領域は、ナノ結晶またはフローティングゲートから絶縁されたＯＮＯ積層物を有していてもよい。
【０１９０】  このメモリアレイは、同様に、複数のビットライン列４４２５を有し、各ビットラインは、複数のＴＦＴ  ＥＥＰＲＯＭのソースまたはドレイン領域と接触する。ビットライン４４２５の列は、ＴＦＴ  ＥＥＰＲＯＭのソース−チャンネル−ドレイン方向に対して実質的に垂直な方向に延びている。（「実質的に垂直な方向」という用語の中には、特定の方向から僅かなばらつきがあるという意味が含まれる。）なお、ビットライン４４２５の列は、アレイ４４００全体を通して、あるいはアレイの一部だけにおいて、ＴＦＴ  ＥＥＰＲＯＭのソース−チャンネル−ドレイン方向に対して実質的に垂直な方向に延びることに留意されたい。各デバイス階層のビットラインは、レール状に形成され、中間絶縁層の下方に延びる。ビットラインは、ソースおよびドレインの不純物をドーピングするステップおよびシリサイド層を積層するステップにおいて形成された埋め込み拡散領域を有する。ソースおよびドレイン領域は、ワードラインが交差する（重なり合う）ビットライン内で形成され、ドープされる領域は、ＥＥＰＲＯＭのチャンネル領域に隣接して配置される。
【０１９１】  またメモリセルアレイは、複数のワードライン行４４４１を有する。各ワードラインは、複数のＴＦＴ  ＥＥＰＲＯＭ４４００の制御ゲート４４４３（あるいは、ワードラインが制御ゲートを構成する。）と接触する。ワードライン４４４１の行は、ＴＦＴ  ＥＥＰＲＯＭのソース−チャンネル−ドレイン方向に対して実質的に平行な方向に延びている。（「実質的に平行な方向」という用語の中には、平行方向から僅かなばらつきがあるという意味が含まれる。）なお、ワードライン４４４１の行は、アレイ４４００全体を通して、あるいはアレイ４４００の一部だけにおいて、ＴＦＴ  ＥＥＰＲＯＭのソース−チャンネル−ドレイン方向に対して実質的に平行な方向に延びることに留意されたい。複数のワードライン４４４１は、ＴＦＴ  ＥＥＰＲＯＭアレイの制御ゲート４４４３に対して自己整合される（あるいは、ワードライン自体が制御ゲートを含む。）。制御ゲートではなく、フローティングゲートがアレイ内に含まれるとき、ワードラインは、フローティングゲートおよび制御ゲート誘電層に対して自己整合される。
【０１９２】  このアレイの各デバイス階層４４４５は、中間絶縁層４４０３により、垂直方向において分離され、切り離される。中間絶縁層４４０３は、隣接するワードライン４４４１、および各デバイス階層における各ワードライン４４４１の下方にある活性領域の隣接する部分を絶縁する。こうして得られた３次元メモリアレイのビット当たりの実効セル領域は２Ｆ２／Ｎであり、このときＮはデバイス階層数である（すなわち、２次元アレイに関してＮ＝１、３次元アレイに関してＮは１より大きい。）。不揮発性メモリデバイス４４００のアレイは、メモリデバイスのモノリシックな３次元アレイである。「モノリシックな」という用語は、アレイの各階層の層が、アレイの下方階層のそれぞれの層の上に直接的に積層されるという意味である。これとは対照的に、２次元アレイは、個別に形成した後、ひとまとめにして、非モノリシックなメモリデバイスを構成することができる。
【０１９３】  たった２回のフォトリソグラフィのマスクステップを用いて、メモリアレイの１つの階層４４４５内にある各セルを形成することができる。しかし、ビットライン４４２５に対してコンタクトを形成するために、マスクステップを追加する必要があるかもしれない。本発明の第６の好適な実施形態において、導電層がメモリデバイスのアレイ上に形成される。この導電層は、その後、複数のワードラインまたはワードラインコンタクト層と、複数のビットラインの少なくとも１つと接触する少なくとも１つのビットライン層とを形成するようにパターン形成される。つまり、ワードライン／ワードラインコンタクト、およびワードライン／ビットラインコンタクトを形成するために、同じ導電層がパターン形成されるので、個別のビットラインの積層ステップおよびパターン形成ステップを省略することができる。当然に、必要ならば、ワードライン／ワードラインコンタクト、およびワードライン／ビットラインコンタクトは、異なる材料であってもよいし、異なるマスクを用いてパターン形成することができる。
【０１９４】  図５３は、第６の好適な実施形態の好適な態様によるビットラインコンタクト４４４７が図示されている。図５３において、第１のドープされたポリシリコン層４４３３が中間絶縁層４４２７の上方に形成される。そして、ビットライン４４２５の上側部分が露出するところにおいて、ビットラインのコンタクトビア４４４９が絶縁層４４２７内に形成される。窒化層４４３５がビアホールを介してビットライン４４２５と接触するように、窒化層４４３５およびドープされたポリシリコン層４４３７が積層される。層４４３３、４４３５、および４４３７は、同じマスクを用いて、フォトリソグラフィ技術によりパターン形成され、複数のワードライン４４４１と複数のビットラインコンタクト４４４７の両方を形成する。そして上側の中間絶縁層４４０３がワードライン４４４１とビットラインコンタクト４４４７の上方に形成される。ワードラインのコンタクトビア４４５１と、ビットラインコンタクト層のコンタクトビア４４５３は、さらなるコンタクトを形成するために、絶縁層４４０３内に形成される。なお、ワードライン４４４１とビットラインのコンタクト層４４４７は、上述した材料に限定されないことに留意されたい。層４４４１および４４４７は、１層またはそれ以上のポリシリコン層、シリサイド層、または金属層を有していてもよい。さらに、ゲートライン４４４１およびコンタクト４４４７は、デバイスの同じ階層に配置され、コンタクト４４４７は、必要ならば、アレイの下側階層内のビットラインまたはワードラインと接触するために、アレイの下側階層内に至るまで延びてもよい。
【０１９５】  図５４は、第６の好適な実施形態の別の好適な態様によるビットラインコンタクト４５４７を図示する。この実施形態において、少なくとも１つのビットラインのコンタクトビア４５４９が、異なる階層のアレイ間の少なくとも１つの中間絶縁層４５０３を貫通するように延びている。図５４において、ワードライン４５４１がまずパターン形成され、中間絶縁層４５０３がその上に積層される。ワードラインのコンタクトビア４５５１およびビットラインのコンタクトビア４５４９が絶縁層４５０３内に形成される。ビットラインのコンタクトビア４５４９が中間絶縁層４５２７を貫通するように延び、ドープ領域４４１７およびシリサイド領域４４２３を有するビットライン４５２５まで至る。
【０１９６】  シリサイド層およびドープされたポリシリコン層４５５７などの１層またはそれ以上の導電層が、中間絶縁層４５０３上、およびビア４５５１および４５５９内に積層される。そして同じマスクを用いて、１層またはそれ以上の導電層４５５５および４５５７がフォトリソグラフィ技術によりパターン形成され、ワードラインコンタクト４５５９、ビットラインコンタクト４５４７、および図示されたメモリ層の上方にあるメモリ層内における複数のワードラインを形成する。
【０１９７】  ワードラインコンタクトとビットラインコンタクトは、それぞれ１つ下側にある階層まで達することができ、あるいは一度に下側にあるいくつかの階層まで達することができる。したがって、図５４において、ビットラインコンタクト４５４７、およびワードラインコンタクト４５５９は、（Ｎ＋１）階層のアレイ内に形成され、第Ｎ階層のアレイにあるワードライン４５４１とビットライン４５２５まで延びる。ワードラインコンタクト、およびビットラインコンタクトは、ワードラインおよびビットラインを第１デバイス階層のアレイより下方にある半導体基板内に形成された周辺回路に接続する。（この周辺回路は、アレイの上方または内部など、アレイ内のどこに配置されていてもよいが、好適には、少なくとも部分的には、垂直方向に集積されるか、アレイに対して位置合わせされる。）次の階層と接触させるために、ランドパッドが（Ｎ＋１）階層の導電層に形成される。
【０１９８】  図５５ないし図６１は、本発明の第７の好適な実施形態によるＴＦＴ  ＥＥＰＲＯＭの不揮発性フラッシュメモリアレイを製造する方法を示す。第７の好適な実施形態による製造方法は、図３７ないし図５１に示すように、第１、第２、第３、または第４の実施形態と同様に始まり、このプロセスにおいては、ゲート電極の位置に配置される犠牲ダミー障壁層が用いられる。この方法で形成されるトランジスタは、ゲート置換トランジスタと呼ばれる。第７の好適な実施形態により形成されるアレイは、図５２に示すように、１ビット当たりの有効セル領域が約２Ｆ２／Ｎとなるような３次元アレイとして形成できる。
【０１９９】  先に説明した実施形態のように、このプロセスは、図５５に示すように、アモルファスシリコン層または多結晶性シリコン層４６０５などの半導体活性領域を中間絶縁層４６０３の上に積層するステップから始まる。そして犠牲ダミー障壁層４６０４は、１種またはそれ以上の材料、後に形成される中間絶縁層を構成する材料に対して選択的にエッチングできる少なくとも１種の材料を有する。例えば、中間絶縁層４６２７が酸化シリコンを有する場合、ダミー障壁層は、窒化シリコン、酸窒化シリコン、ポリシリコン、または酸化シリコンに対して選択的にエッチングできる他の任意の材料を有する。
【０２００】  好適には、活性領域４６０５はアモルファスシリコンを有し、ダミー障壁層４６０４は、アモルファスシリコン層４６０５が微小粒状寸法を有するポリシリコン層に再結晶化するのを防止するため、６００℃以下の温度で積層される。例えば、低温ＰＥＣＶＤにより窒化シリコン層を活性領域４６０５の上に積層し、フォトリソグラフィ技術を用いて、この窒化シリコン層を複数のダミー障壁層にパターン形成することにより、このダミー障壁層４６０４を得る。
【０２０１】  第７の実施形態の好適な態様において、ダミー障壁層は、図５５に示すように、犠牲チャンネル誘電層４６６７、犠牲ゲート層４６６９、および保護酸化層４６７１を含む複数の層で構成されている。層４６６９および４６７１は、図３８に示す第１の実施形態と同様に、反転ビットラインマスクを用いてパターン形成し、図５６に示すようなダミー障壁層４６０４を形成する。活性層の上方にある層４６６７、４６６９、および４６７１はすべて犠牲層であるので、より低品質の材料を用いることができる。例えば、低温シリコン酸化膜（ＬＴＯ）またはＰＣＥＶＤシリコン酸化膜を用いて、チャンネル誘電層４６６７を形成することができる。つまり、アモルファスシリコン活性層４６０５が微小粒状寸法を有するポリシリコン層に再結晶化するのを防止するため、層４６６７を６００℃以下の低温で積層することができる。必要ならば、ダミー障壁層４６０４のすべての層を６００℃以下の温度で積層してもよい。この場合、後にシリサイドを形成するまで、層４６０５のアモルファス状態を維持することができる。ソースおよびドレイン領域４６１７上のシリサイドは、ソースおよびドレイン領域４６１７におけるアモルファスシリコンが水平方向に再結晶化する際の触媒として機能し、大きい粒子寸法を有する多結晶性シリコンの活性層４６０５が形成される。
【０２０２】  続いて、ダミー障壁層をマスクとして用い、活性層４６０５におけるＴＦＴのソースおよびドレイン領域４６１７にイオン注入する。チャンネル層４６１９が領域４６１７間の障壁層４６０４の下方に形成される。ダミー障壁層４６０４がポリシリコン層を含む場合、好適には、側壁スペーサ４６２１をダミー障壁層４６０４の側壁上に形成して、ソース／ドレイン接合部からシリサイドを分離する。こうして、後の工程においてダミー障壁層上でシリサイドが形成されるのを防止し、ソース／ドレイン領域における加工の自由度を増大させる。スペーサ４６２１は、図５７に示すように、シリコン酸化物またはシリコン窒化物、あるいは異なる２層で構成してもよい。必要ならば、障壁層４６０４およびスペーサ４６２１をマスクとして用いて、ソースおよびドレイン領域にさらにイオン注入してもよい。ダミー障壁層４６０４がポリシリコンを含んでいない場合（すなわち、シリコン窒化物からなる場合）、スペーサ４６２１を省略することができる。
【０２０３】  Ｔｉ、Ｗ、Ｍｏ、Ｔａなどの金属層またはＣｏ、Ｎｉ、Ｐｔ、Ｐｄなどの遷移金属層が、露出領域４６１７およびダミー障壁層４６０４の上方に一面に積層される。その後、このデバイスをアニール処理して、直接的に金属工学的な反応により珪化処理する。このとき、この金属層が領域４６１７内のシリコンと反応し、領域４６１７の上方にシリサイド領域４６２３が形成される。そして例えば、ピラニア溶液を用いて選択エッチングすることにより、ダミー障壁層４６０４の上に残った未反応金属を取り除く。活性層４６０５は、シリサイド領域を触媒として用いて、熱またはレーザによりアニール処理することにより再結晶化される。択一的には、必要ならば、シリサイド形成と同時に、活性層４６０５を再結晶化させるか、あるいはダミー障壁層４６０４の形成前にレーザまたは熱的にアニール処理することにより、活性層４６０５を再結晶化させてもよい。
【０２０４】  ソースおよびドレイン領域４６１７を含む埋め込まれたビットライン４６２５を形成した後、一様な中間絶縁層４６２７がダミー障壁層４６０４の上方およびその間に形成される。好適には、層４６２７は、他の好適な実施形態と同様に、シリコン酸化物（ＨＤＰ酸化物）を有する。層４６２７は、ＣＭＰおよび／またはエッチングにより平坦化され、ダミー障壁層４６０４の上側部分を露出させる。例えば、ダミー障壁層４６０４がシリコン酸化物の保護層４６７１と、シリコン酸化物のスペーサ４６２１を含む場合、これらの層は、平坦化処理の間に層４６３７の上面とともに取り除かれる。この場合、平坦化処理の後、図５８に示すように、犠牲ゲート層４６６９の上側部分を露出させる。
【０２０５】  次に、中間絶縁層４６２７を実質的にエッチングすることなく、ダミー障壁層４６０４を選択的にエッチングする（すなわち、取り除く）。例えば、ダミー障壁層４６０４が犠牲ポリシリコンゲート層４６０９を有する場合、スペーサ４６２１および中間絶縁層４６２７が実質的にエッチングされることなく、これらの犠牲ゲート層４６０９が選択的にエッチングされる。ダミー障壁層４６０４が犠牲ゲート誘電層４６６７を有する場合、この層は、プラズマエッチング法またはウェットエッチング法を用いて取り除くことができる。図５９に示すように、ダミー障壁層が元あった位置に、複数のビアが形成されている。
【０２０６】  ダミー障壁層材料を取り除くことにより、チャンネル領域４６１９上の活性領域４６０５の表面を露出させた後すぐに、「本当の」あるいは永久的なゲート誘電材料を露出した領域の上に成膜し、そして／または積層する。好適には、この誘電層は、図６０に示すように、ＯＮＯ３層または電気的に絶縁された複数のナノ結晶のいずれかで構成される。択一的には、図６１に示すように、ＴＦＴ  ＥＥＰＲＯＭがフローティングゲート４６０９を有する場合、この誘電層はトンネル誘電層４６０６を有していてもよい。電荷記憶層４６０７は、チャンネル領域４６１９の上方にあるビアの底部上に形成されている。同様に、電荷記憶層４６０７は、図６０に示すように、中間絶縁層４６２７の側壁上に（あるいは、スペーサ４６２１がある場合には、スペーサの側壁上に）形成された垂直部分と、中間絶縁層４６２７の上方に形成された水平部分とを有する。
【０２０７】  続いて、導電材料が中間絶縁層４６２７および電荷記憶領域４６０７の上方に積層される。導電材料は、他の実施形態と同様、ポリシリコン層、またはポリシリコン層４６３３および４６３７とシリサイド層４６３５の組み合わせ層を有していてもよい。導電層材料は、ビア４６２９を充填し、電荷記憶層４６０７の上方に配置される。そして他の実施形態と同様、導電材料にパターン形成して、複数のワードライン４６４１を形成する。他の実施形態と同様、ワードライン４６４１をマスクとして用い、活性領域４６０５および電荷記憶層４６０７がパターン形成される。ビア４６２９内に配置されたワードライン４６４１の一部が、図６０に示すように、ＴＦＴ  ＥＥＰＲＯＭの制御ゲート４６０９を構成する。フローティングゲート型のＴＦＴ  ＥＥＰＲＯＭを所望する場合、フローティングゲート４６０９および制御ゲート誘電層４６１２は、図６１に示すように、制御ゲート／ワードライン４６４１が形成される前に、ビア４６２９内に形成される。
【０２０８】  本発明の第８の好適な実施形態において、図５２に示す３次元アレイの複数階層におけるＴＦＴは、再結晶化ステップおよび／またはドーパント活性化ステップを同時に行う。これにより、デバイスの製造時間と製造コストが低減される。アレイの階層のそれぞれに対して別々に再結晶化および／またはドーパント活性化アニールステップを行う場合、下側階層は、上側階層よりも多くのアニール処理される。すると、上側階層に比べて、下側階層の活性領域における粒子寸法がより大きく、ソースおよびドレイン領域が下側階層の活性領域においてドーパント分布が異なるので、デバイスに不均一性が生じる。
【０２０９】  したがって、第８の実施形態のによる第１の好適な態様において、複数の階層におけるＴＦＴのアモルファスシリコンまたはポリシリコンの活性領域を同時に再結晶化させる。好適には、すべての階層にあるＴＦＴを同時に再結晶化させる。再結晶化は、炉内で熱アニールするか、ＲＴＡシステム内で高速熱アニールすることにより実現できる。熱アニールは、５５０ないし８００℃で、６ないし１０時間、好適には、６５０ないし７２５℃で、７ないし８時間で処理できる。
【０２１０】  さらにシリサイド層４４２３は、ソースおよびドレイン領域４４１７と接触しているので、シリサイド層は、特にニッケルシリサイド、コバルトシリサイド、またはモリブデンシリサイドを用いた場合、再結晶化のため触媒として機能する。大きい粒子のポリシリコンをそのままにして、金属原子がＴＦＴの活性領域を通って拡散する。金属化処理されたビットラインを形成した後、アモルファスシリコンまたはポリシリコンの活性領域を再結晶化することにより、より大きい粒子が形成され、例えば、５５０ないし６５０℃のより低い再結晶化温度を用いることができる。さらに、個別の金属積層、および金属誘導再結晶化のためのパターン形成を必要としない。したがって、アレイの各階層に関して、ビットラインの金属化処理が完了した後に、これらの階層を再結晶化アニール処理してもよい。択一的には、アレイの各階層に関するビットラインの金属化処理が完了した後に、すべての階層のアレイに対して再結晶化アニール処理を行ってもよい。さらに、第８の実施形態による別の態様において、アレイの各階層に関して、シリサイド層形成ステップと再結晶化ステップを同じアニールステップの際に実施することができる。
【０２１１】  第８の実施形態による第２の好適な態様において、複数の階層におけるドープ領域は同時に活性化される。すべての階層におけるドープ領域は、同時に活性化されることが好ましい。ドープ領域は、ＴＦＴのソースおよびドレイン領域と、同様に、３次元アレイとして構成される他の任意のドープ領域とを有する。好適には、ドープ領域は、ＲＴＡ処理を行うことにより活性化される。ただし、必要ならば、約７００ないし８５０℃で、２０ないし６０分間の熱アニール処理により、活性化処理を実現できる。活性化処理は、結晶化アニール処理の前または後に行うことができる。
【０２１２】  第８の実施形態による第３の好適な態様において、アレイの複数の階層、またはすべての階層に関して、再結晶化処理とドーパント活性化処理は、同じアニールステップにおいて実施される。このアニールステップは、ドーパントを活性化し、ＴＦＴの活性領域を再結晶化し、ソースおよびドレイン領域のドーパントがＴＦＴのチャンネル領域に拡散しないように、十分に高い温度で十分に長い間、実施する必要がある。好適には、再結晶化とドーパント活性化を組み合わせたアニールステップは、ＲＴＡ処理を含む。
【０２１３】  第８の実施形態による第４の好適な態様において、別にフォトリソグラフィ技術によるマスクステップを実施し、結晶化用触媒材料を積層するために用いられる結晶化ウィンドウが形成される。例えば、図６２に示すように、側壁スペーサ４７２１を形成するために用いられる材料４７２２は、個別のフォトリソグラフィマスクを用いてパターン形成され、結晶化ウィンドウが形成される。つまり、図５５ないし図６１に示すゲート置換トランジスタ法において、保護層４７７１および犠牲ゲート層４７６９が反転ビットラインパターンによりエッチングされた後、結晶化ウィンドウ４７０１が、側壁スペーサを形成するために用いられた低温酸化層（ＬＴＯ）内に形成される。結晶化マスクの形状が酸化層４７２２から除去され、活性層４７０５表面をきれいにする。これと同時に、側壁スペーサ４７２１を犠牲ゲート層４７６９の上に形成する。そして、フォトレジスト（図示せず）を剥離する。図６３および図６４は、それぞれ、図６２のＡ−Ａ線およびＢ−Ｂ線から見た断面図である。必要ならば、第１ないし第４の実施形態による製造プロセスに、この結晶化ウィンドウを追加してもよい。これらの実施形態において、側壁スペーサを形成する際に、こうしたウィンドウが形成される。
【０２１４】  次に、Ｎｉ、Ｇｅ、Ｆｅ、Ｍｏ、Ｃｏ、Ｐｔ、Ｐｄ、Ｒｈ、Ｒｕ、Ｏｓ、Ｉｒ、Ｃｕ、Ａｕ、それらのシリサイド、または他の遷移金属元素やそれらのシリサイドなどの触媒が積層される。触媒は、開いたウィンドウ４７０１においてのみ、アモルファスシリコンの活性層４７０５と接触する。触媒材料は、固体層または触媒溶液として積層してもよい。択一的には、触媒は、活性層４７０５にイオン注入または拡散させてもよい。そしてデバイスを６００℃より低い温度で、好適には５５０℃で、数時間アニール処理される。この低温アニール処理により、アモルファスシリコンが自ら凝集するのを極力抑えることができる。この実施形態のポリシリコン粒子は、ウィンドウ４７０１内のシード領域から成長し始め、水平方向に成長する。アニール処理が終了すると、粒子の境界４７０２が図６５に示すように、位置合わせされる。そして触媒が取り除かれる。固体の触媒は、選択性エッチングにより除去され、再結晶化ポリシリコン内の触媒原子は、例えば、塩素ガス雰囲気中でアニール処理して、ゲッタリングすることにより、除去することができる。ＬＴＯ酸化層４７２２は、結晶化ウィンドウ４７０１の境界を構成するが、選択エッチングにより除去され、他の実施形態と同様に、このデバイスは完成する。ワードライン（図６２および図６５に示すＷＬ）が、結晶化ウィンドウ４７０１を形成するために用いられる領域の上に順次形成されることを理解されたい。結晶化は、ウィンドウ４７０１において始まり、ワードラインに平行な粒子境界４７０２は、ワードライン間の活性層４７０５の領域において、ウィンドウ領域から離れて配置される。ワードラインが形成された後、ワードライン間のこうした活性層４７０５の領域は除去される。したがって、これらのＴＦＴのチャンネル領域は、より少ない粒子境界を有し、ワードラインに対して平行な粒子境界を実質的に全く有さない。
【０２１５】III.  レール積層ＴＦＴ
以下の好適な実施形態によれば、レール積層構造内に形成されたＥＥＰＲＯＭのＴＦＴなどの電荷記憶領域を有するＴＦＴアレイが提供される。ここに開示される実施形態は、不揮発性の再プログラム可能な半導体メモリと、製造方法および使用方法に関連している。当業者ならば理解されるように、本発明の以下に詳述する実施形態は、単に例示的なものであって、いかようにも限定しない。この開示内容を見た当業者に対し、本発明の他の実施形態を容易に示唆することであろう。添付図面に示された本発明の手段に関して、ここで詳細に説明する。図面全体および以下の詳細な説明を通じて、同様または類似の構成部品に関して、同様の参照符号を用いる。
【０２１６】  分かりやすくするために、ここに開示される構成の特徴は、必ずしもすべて反復して説明、および開示されるわけではない。当然に理解されることであるが、アプリケーション関連の制約、またはビジネス関連の制約に対して適合するためなど、開発者の特定の目標を実現するために、こうした任意の実際の構成において、数多くの構成に固有の判断を行う必要があり、これらの特定の目標は、１つの構成および別の構成により異なり、一方の開発者および別の開発者により変化する。さらに、理解されることであるが、この開示内容の恩恵を受ける当業者にとって、こうした開発努力は、複雑で時間を要し、しかも反復的な開発作業を要する。
【０２１７】  本発明は、２次元、より好適には３次元の複数回プログラム可能な（ＭＴＰ）不揮発性メモリに関する。このメモリは、２Ｆ２／Ｎのビットセルサイズを有する、このときＦは、最小フィーチャサイズで（例えば、０．１８μｍ半導体プロセスでは０．１８μｍで、０．２５μｍ半導体プロセスでは０．２５μｍである。）、Ｎは（垂直方向の）３次元におけるデバイス階層数である。つまり、８デバイス階層の０．１８μｍプロセスに関して、基板上に投影される実行ビットセル寸法は、たったの約０．０８１平方ミクロンである。その結果、８階層のメモリデバイスを有し、０．１８μｍのプロセス技術を用いて、５０％のアレイ有効性を有する５０ｍｍ２のチップを形成する場合、１セル当たり２ビットを有する３８６メガバイトの容量、および１セル当たり１ビットを有する１９３メガバイトの容量に対して、およそ３１億個のメモリセルが得られる。メモリを３次元的に利用するために、単結晶性シリコンのメモリデバイスに関して、一般に用いられる「仮想グランドアレイ」を３次元的に拡張する。好適なメモリプロセスの構造は、ｎ＋ドープされたポリシリコンレールを用い、これがｐ−ドープされたポリシリコン／電荷トラップ層／ｎ＋ポリシリコンからなるレール積層物に対して垂直方向に延び、この交差点アレイにおいて、垂直方向において重なる可能性のあるＳＯＮＯＳ電荷トラップ層を有するＮＭＯＳトランジスタメモリデバイスが形成される。当然に、ＰＭＯＳメモリが同様に製造できる。
【０２１８】  隣接する一対のｎ＋ポリシリコンレール、およびｐ−ドープされたポリシリコン／電荷トラップ層／ｎ＋ドープされたポリシリコンからなるレール積層物が、それぞれ、固有のＮＭＯＳメモリデバイスのソース、ドレインおよびゲートを形成する。書き込み動作および消去動作は、ＮＭＯＳの閾値電圧の変化を変える。ホットエレクトロンの注入による書き込み動作により、ＮＭＯＳ当たりに２ビットが記憶され、ホットホールの注入またはファウラ・ノードハイム（Fowler-Nordheim）トンネリングにより消去できる。
【０２１９】  ここで図８０を参照しながら、本発明の特定の実施形態によるメモリデバイスを記憶セルの複数階層アレイとして構成する方法を説明する。この製造方法は、基板５１８０を用意することから始まる。この基板上に、複数階層の記憶デバイスが形成される。基板５１８０は、通常、低濃度にドープされた単結晶性シリコン基板５１８２を有し、金属酸化物半導体（ＭＯＳ）トランジスタなどのトランジスタがこの基板内に形成される。これらのトランジスタは、例えば、アクセストランジスタとして用いられ、回路に一体に接続され、例えば、形成されたメモリデバイスのための電荷ポンプまたはセンスアンプを構成する。基板５１８０は、基板５１８２内のトランジスタを機能回路に組み入れるために用いられる複数階層の内部結線および中間誘電層５１８４を有する。基板５１８０の上部表面は、通常、下層にあるトランジスタおよび内部結線が汚染しないように保護するための絶縁層または保護層を有する。上部表面５１８６は、通常、電気コンタクトパッドを有し、本発明のメモリデバイスの複数階層アレイは、このパッドと電気的に接触することにより、シリコン基板５１８２内のトランジスタとの電気的接触を得る。本発明の実施形態において、このメモリデバイスは、複数階層の内部結線および誘電層５１８４により、物理的に隔離され、単結晶性基板から分離されている。本発明の複数階層のメモリデバイスを均一に、かつ信頼性高く形成できるように、保護層または絶縁層５１８６は、通常、平坦化される。本発明によれば、このメモリデバイスは、単結晶性シリコン基板５１８２から物理的に分離される。本発明の択一的な実施形態において、メモリデバイスは、フラットパネルディスプレイなどに用いられるガラス基板上に形成できる。
【０２２０】  薄膜トランジスタのメモリデバイスの複数階層アレイを基板の上方に形成するための本発明の実施形態による製造方法は、基板５１８０の表面５１８６の上方に第１の導電層を一面に積層することから始まる。導電層５１８８は、任意の適当な導電物であってもよく、これに限定しないが、チタンシリサイド、不純物ドープされたポリシリコン、またはアルミニウムやタングステン、および任意の適当な技術を用いて形成された金属である。例えば、メモリデバイスの列または行を接続するためのビッドラインまたはワードラインとして、導電層５１８８を用いてもよい。ビットライン間の空間を埋めるために、導電層５１８８の上方に酸化シリコンなどの絶縁層を積層、または成膜することにより、平坦化処理を行う。従来式の化学的研磨（ＣＭＰ）ステップにより、平坦化処理を行い、ビットラインを露出させる。
【０２２１】  ここで図６６を参照すると、本発明に係る特定の実施形態の正面斜視図が示されている。この実施形態において、２次元メモリアレイ５０４０は、離間した複数の第１の導電層を有し、第１の導電層は、第１の方向で、基板（図示せず）から第１の高さ（接触せず）に配置された、ｎ＋ドープされたポリシリコンのビットライン５０４２、５０４６、５０４８である。離間した複数の第２の「レール積層物」５０５０、５０５２は、ビットライン５０４２、５０４４、５０４６、５０４８の上方にあり、交差点５０５４、５０５６、５０５８、５０６０、５０６２、５０６４、５０６６、５０６８において接触するように、第１の方向とは異なる（好適には直交する）第２の方向で、基板から第２の高さに配置されている。この実施形態における各レール積層物５０５０、５０５２は、ｐ−ドープされたポリシリコンからなる層を少なくとも１層を有し、この層は、例えば、化学気相蒸着法（ＣＶＤ）を用いてアモルファスシリコン膜を積層することにより形成でき、この層は、元からｐ型不純物（例えば、ボロン）がドープされたもので、そのドーパント濃度はおよそ１×１０１６ないし１×１０１８原子数／ｃｍ３である。そして、アモルファスシリコン膜は、後のアニールステップにより多結晶性シリコンに変換することができる。択一的には、元からドープされたものを用いる代わりに、ドープされていないシリコンを成膜または積層した後、ドーパントを用いて、イオン注入または拡散させる。層５０７０の上方に積層されるのは、電荷捕獲層５０７２であって、以下説明する電荷捕獲媒体と、導電性ワードライン５０７４を有する。導電性ワードライン５０７４は、電荷捕獲層５０７２の上方に形成された、ｎ＋不純物がドープされた（ｐ＋不純物がドープされた）ポリシリコンを有する。隣接したビットラインおよびレール積層物の間の空間およびその上方に、平坦化された酸化物（図６６では図示せず）を積層してもよい。従来式の化学機械的な研磨（ＣＭＰ）プロセスを用いて平坦化を実現してもよい。
【０２２２】  図６６に示すメモリアレイ構造物が３次元のものであることは容易に理解される。このため、ワードライン５０５０および５０５２の上方にあるＣＭＰにより平坦化された酸化層が用いられる。平坦化された絶縁層（中間絶縁層）は、一連のワードラインが次の一連のビットラインとショートしないように防止する。そして、酸化膜成膜ステップとＣＭＰステップの後、別のビットライン層５０４２、５０４４、５０４６、および５０４８が形成される。このプロセスは、必要なだけ何度も反復することができる。本発明の特定の実施形態によれば、８階層（またはそれ以上）のメモリアレイが交互に積層され、３次元でないメモリデバイスの８倍の集積度を実現する。
【０２２３】  ここで図６７を参照すると、本発明による別の特定の実施形態が図示されている。この実施形態において、２次元アレイ５０７６は、基板（図示せず）から電気的に絶縁された絶縁層５０７８を有する。絶縁層は、酸化シリコンなどの従来式の任意の分離／絶縁層であってもよい。絶縁層５０７８の上方には、複数の離間したビットライン５０８０、５０８２、５０８４、および５０８６が配置されている。ビットライン５０８０、５０８２、５０８４、および５０８６は、好適には、ｎ＋不純物でドープされたポリシリコンであるが、任意の適当な導電層として、ｐ＋不純物でドープされたポリシリコンであってもよい。積層ステップにより、充填材料を用いて、ビットライン５０８０、５０８２、５０８４、および５０８６の間の領域５０８８、５０９０、および５０９２を埋める。充填材料は、電気的絶縁物でなければならない。同様に、他の材料も利用できるが、酸化シリコンが好ましい。ＣＭＰステップを用いて、ビットラインを平坦化し、これを露出させる。ｐ−不純物でドープされたポリシリコンなどの半導体材料からなる層５０９４は、ビットライン５０８０、５０８２、５０８４、および５０８６の上方に積層され、これらと接触している。ＯＮＯ層５０９６が半導体層５０９４の上方に積層され、導電性を有するワードライン５０９８がＯＮＯ層５０９６の上方に積層される。現在のところ好適な実施形態によれば、ビットライン５０８０、５０８２、５０８４、および５０８６と、ワードライン５０９８は、ｎ＋不純物でドープされたポリシリコンである。熱的に処理したとき、ｐ−不純物でドープされた半導体層５０９４内に、ｎ＋拡散領域５１００、５１０２、５１０４、および５１０６が形成される。隣接するｎ＋拡散領域の間のチャンネル５１０８、５１１０、および５１１２が、ＮＭＯＳトランジスタのチャンネル領域となり、このトランジスタの閾値電圧は、ＯＮＯ積層物５０９６の窒化膜に捕獲された電荷の有無によって制御される。
【０２２４】  当業者ならば理解されるように、反対の導電型を有する半導体も同様に用いることができる。ワードラインおよびビットラインに、ドープされたポリシリコン以外の導電物を用いる場合、拡散以外の方法で、半導体層５０９４内にドープされた領域を形成する必要がある。
【０２２５】  図６８は、図６７に示すメモリアレイの平面図である。図６８に示すように、ワードライン５０９８は、ビットライン５０８０の上方に交差点アレイとして形成される。図６８においては、ワードラインとビットラインが互いに直角（すなわち、９０度の角度で）に配置されているが、ワードラインとビットラインの間の角度が９０度でなくてもよい。さらに、メモリアレイの境界の外側において、ワードラインおよびビットラインは、方向を変えてもよく、互いに平行であってもよい。さらに、「レール積層物」または「レール」という用語は、好適には、直線状に配置された導電層を意味する。しかし、必要ならば、レールまたはレール積層物は、曲がり、ねじれ、または回転を有していてもよい。
【０２２６】  ここで図６９を参照すると、図６７のメモリアレイは、モノリシックな３次元アレイであることが分かる。「モノリシック」という用語は、アレイの各階層を構成する層が、アレイの下方にある各階層の層の上に直接的に積層されているということを意味する。これとは対照的に、複数の２次元のアレイを個別に形成して、これらをひとまとめにして、モノリシックでないメモリデバイスを構成することができる。各階層５０７６は、好適には、図６７に示すものと同一のものであり、絶縁層（中間絶縁層）５０７８により絶縁される。単一のセル（すなわち、ＴＦＴ  ＥＥＰＲＯＭ）が、図６９の破線で囲まれている。セル５０９９９は、デバイス階層（ｊ）にあって、ワードライン（ｎ，ｊ）と、ビットライン（ｍ，ｊ）およびビットライン（ｍ＋１，ｊ）との交差点に形成されている。
【０２２７】  ここで図７０を参照すると、本発明による別の特定の実施形態が図示されている。この実施形態において、ボトムゲート型ＴＦＴのアレイが形成されている。２次元メモリアレイ５１１４が基板上に積層される。絶縁層５１１６を積層して、このメモリアレイ５１１４を基板（図示せず）またはメモリアレイの別の階層（図示せず）から絶縁する。離間した複数のワードライン５１１８が絶縁層５１１６の上に積層される。ワードライン５１１８の上には、ＯＮＯ誘電積層物などの電荷捕獲媒体５１２０の薄膜が成膜される。電荷捕獲媒体５１２０の上には、離間した複数のビットライン５１２２、５１２４、５１２６、および５１２８が積層される。ビットライン５１２２、５１２４、５１２６、および５１２８の間の空間５１３０、５１３２、および５１３４に、半導体材料薄膜５１３６が積層される。これは、空間５１３０、５１３２、および５１３４の中に積層してもよいし、これを取り除いた後、ビットライン５１２２、５１２４、５１２６、および５１２８が形成されるように、電荷記憶媒体５１２０の上に積層または成膜して、マスクし、エッチングしてもよい。このメモリアレイの設計は、図６９の設計を上下反転させたものに似ている。こうして、ビットラインは、ｎ＋不純物でドープされるポリシリコンで充填される溝部を得る。充填する前に、ｎ型のイオン注入が実施され、ＭＯＳデバイスのソースおよびドレインを形成する。さらに、溝部の底部において、ドーパントの代わりに耐熱性金属を用いて、ソースおよびドレインを形成してもよい。
【０２２８】  ここで図７１を参照すると、図７０に示すメモリアレイは３次元アレイであることが分かる。各階層５１１４は、好適には、図７０に示すものと同一であり、絶縁層により絶縁されている。
【０２２９】  ここで図７２を参照すると、本発明による別の特定の実施形態が図示されており、各ビットラインは、２つのデバイス階層におけるＴＦＴのためのビットラインとして機能する。この実施形態において、メモリアレイ５１４０は、下側ワードライン５１４２および上側ワードライン５１４４を有する。ビットライン５１４６、５１４８、５１５０、および５１５２は、下側ワードライン５１４２および上側ワードライン５１４４の間に配置される。図６７および図６９と同様にして、上側半導体薄膜５１５４は、ビットライン５１４６、５１４８、５１５０、および５１５２と、上側ワードライン５１４４との間に積層される。下側半導体薄膜５１５６は、ビットライン５１４６、５１４８、５１５０、および５１５２と、下側ワードライン５１４２との間に積層される。拡散領域は、上側半導体薄膜５１５４と下側半導体薄膜５１５６内において、ビットライン５１４６、５１４８、５１５０、および５１５２に隣接して形成される。下側電荷記憶媒体５１５８は、下側ワードライン５１４２と下側半導体薄膜５１５６の間に積層される。上側電荷記憶媒体５１６０は、上側ワードライン５１４４と上側半導体薄膜５１５４の間に積層される。この実施形態において、これらの層は、鏡像式にコピーされることに留意されたい。
【０２３０】  ここで図７３を参照すると、図７２のメモリアレイが、モノリシックな３次元アレイであることが分かる。各デバイス階層５１４０は、２つのワードラインと２つのＴＦＴ活性領域、さらに活性領域の間に配置される複数のビットラインを有するものと考えられる。択一的には、各デバイス階層は、２つのＴＦＴ活性領域の間に配置された単一ワードラインであると考え得る。つまり、各デバイス階層は、１階層ワードラインおよび２階層ビットライン、あるいは１階層ビットラインおよび２階層ワードラインを有する。ＴＦＴ活性領域のそれぞれは、異なる水平平面に積層された別のＴＦＴ活性領域と、ビットラインおよびワードラインを共有する。
【０２３１】  択一的なボトムゲート型ＴＦＴの実施形態が図８１Ａないし８１Ｈに図示されている。図８１Ａないし８１Ｈに示すアプローチは、図７０に示すアプローチと多少類似している。層５１１６は、メモリアレイ構造体５１１４を他のメモリアレイ階層または基板から絶縁するための酸化物などの絶縁層である。層５１１８は導電性のワードライン層である。層５１２０はＯ−Ｎ−Ｏ誘電積層物である。層５１３６は、（ワードラインとビットラインがｎ＋ポリシリコンである場合、ｐ型の）半導体材料からなる薄膜である。
【０２３２】  図８１Ｂにおいて、酸化層５１９０が積層または成膜される。図８１Ｃにおいて、酸化層５１９０は、マスク５１９２（すなわち、フォトレジストマスク）を用いてマスクがかけられる。図８１Ｄにおいて、マスクされない酸化層５１９０の一部が従来手法を用いてエッチングされる。
【０２３３】  図８１Ｅにおいて、マスク５１９２を除去し、ｎ型イオンが半導体層５１３６にイオン注入され、図８１Ｆに示すように、酸化層５１９０に設けた各開口部において、ｎ＋イオン注入領域５１９４が形成される。図８１に示すように、酸化層内のギャップを埋めるように、ｎ＋層５１９６を積層し、Ｏ−Ｎ−Ｏ積層物５１２０との接触を得るために、ｎ＋イオン注入領域５１９４と接触するｎ＋材料からなるビットライン５１９８を形成する。図８１Ｈにおいて、ｎ＋層５１９６は、図示されたようにＣＭＰにより平坦化され、ビットライン５１９８を形成し、ＮＭＯＳのＴＦＴアレイを完成する。層とドーパントの導電型を逆にすることにより、当然に、ＰＭＯＳのＴＦＴアレイを構成することができる。絶縁層で分離されたデバイス階層を追加することにより、図８１Ａないし８１Ｈに示すメモリアレイを複数階層有するものを構成することができる。
【０２３４】  トップゲート型ＴＦＴの別の択一的な実施形態が図８２Ａないし８２Ｉに示されている。図８２Ａにおいて、酸化層または絶縁層５２００が基板（図示せず）の上方に積層されている。図８２Ｂにおいて、第１の導電型の半導体材料からなる層５２０２が酸化層５２００の上方に積層される。この半導体材料は、ｐ＋不純物がドープされたアモルファスシリコンであってもよい。図８２Ｃにおいて、層５２０２が研磨されないように、ＣＭＰプロセスを止めるために、層５２０２の上方に、硬質の窒化ＣＭＰ停止層５２０４が積層される。
【０２３５】  図８２Ｄにおいて、製造中のメモリアレイに、フォトレジストマスクのようなマスク５２０６がかけられる。図８２Ｅにおいてエッチング処理されて、図８２Ｆに示すように隙間または溝部５２０８を形成する。図８２Ｇにおいて、ｎ＋不純物がドープされたポリシリコンなどの導電層５２１０が積層される。図８２Ｈにおいて、この層５２１０をＣＭＰ研磨して、ｐ−不純物がドープされた領域５２１４を含む、その間に形成されたｎ＋ビットライン５２１２を残す。加熱処理した後、図８２Ｉに示すように、拡散領域５２１６を形成する。さらに、アモルファスシリコン層５２０２を再結晶化して、ポリシリコン層を形成する。
【０２３６】  図８２Ｉにおいて、局在的電荷記憶膜５２１８をビットライン５２１２の上方に積層し、導電膜５２２０を局在的電荷記憶膜５２１８の上方に積層する。導電膜５２２０をパターン形成して、ワードラインを構成する。同様に、電荷記憶膜５２１８をパターン形成して、ワードラインおよび電荷記憶膜を含むレール積層物を構成する。
【０２３７】  ここで用いられる電荷記憶媒体膜（「局在的電荷記憶膜」ともいう。）は、局在的な電荷を保持できることが必要があり、すなわち、電荷を水平方向に導通させてはいけない。１つの実施形態において、電荷トラップ層は、図７７に示すような誘電積層物５１６０として構成することができる。この電荷記憶媒体は、例えば、ポリシリコン層５１６４に隣接する第１の酸化膜５１６２と、第１の酸化膜５１６２に隣接する窒化膜５１６６と、窒化膜５１６６に隣接し、ポリシリコン制御ゲート層５１７０とを有する誘電積層物５１６０であってもよい。こうした誘電積層物５１６０はＯＮＯ積層物（すなわち、酸化膜−室化膜−酸化膜の積層物）と呼ばれることがある。必要ならば、シリコン注入された酸化物、またはシリコン含有量の多い酸化物などの他の好適な電荷トラップ誘電膜を用いることができる。
【０２３８】  電荷記憶媒体膜は、択一的には、図７８に示すような電気的に絶縁された複数のナノ結晶５１７２を用いて形成することができる。電荷記憶媒体にナノ結晶を用いる利点は、連続的な膜を構成しないので、ナノ結晶は自己絶縁性を有する点にある。ナノ結晶５１７２を用いて、自己絶縁性を有する電荷記憶領域を形成することができる。
【０２３９】  ナノ結晶５１７２は、シリコン、タングステン、またはアルミニウムなどの導電性材料を用いて形成することができる。フローティングゲートが垂直方向および水平方向において隣接するセルと絶縁されるように、ナノ結晶は、自己絶縁性を有するために、その材料クラスタの大きさがセルピッチの半分未満であることが必要である。つまり、ナノ結晶または材料クラスタ５１７２は、単一のナノ結晶５１７２が垂直方向または水平方向に隣接するセルとブリッジできないように、十分小さくする必要がある。シリコンナノ結晶は、シリコンが吸着率に対して極めて高い表面拡散率を有するように、シリコンを積層することにより形成することができる。例えば、シリコンナノ結晶は、化学気相蒸着法（ＣＶＤ）を用いて、極めて低い圧力下（１ｍＴｏｒｒないし２００ｍＴｏｒｒの間の圧力）のシラン（ＳｉＨ４）を２５０℃ないし６５０℃の温度で分解することにより形成することができる。このようなプロセスにおいて、極めて薄く（５０ないし２５０Å）成膜すると、微小なシリコン島が形成される。成膜時、シランにＨ２を含めると、より高い圧力を用いることができ、依然として、ナノ結晶を得ることができる。本発明の択一的な実施形態において、アルミニウムからなるナノ結晶などの金属ナノ結晶を、金属の溶融温度付近の温度にある金属ターゲットからスパッタリング法で形成できる。このとき、金属が塊りになって、ナノ結晶が形成される。タングステンによるナノ結晶は、化学気相蒸着法により、極めて低い圧力下で、ＷＦ６などのタングステンの気相源とゲルマン（ＧｅＨ４）を含む混合反応ガスを用いて形成することができる。本発明のさらに別の実施形態において、フローティングゲート材料の連続膜を積層し、（加熱して）凝結させて、島を膜内に構成することができる。
【０２４０】  理解されることであるが、ナノ結晶は、自己絶縁機能を有するため、フローティングゲートとして好ましいが、フローティングゲートを、これに限定しないが、タングステンなどの金属膜、あるいは所望する導電型の不純物がドープされた多結晶性またはアモルファスのシリコン（通常、ｎ＋シリコン）などのシリコン膜などの連続膜として構成することができる。局在的電荷記憶膜として連続膜が用いられた場合、この段階で、膜に異方性エッチングを行い、膜の一部を取り除いて、膜ストリップを電気的に絶縁する。
【０２４１】  同様に、高濃度に不純物ドープされたポリシリコンなどのフローティングゲート材料の微小片が、酸化層などの絶縁層内に埋め込まれたとき、局在的電荷記憶媒体を構成することができる。
【０２４２】  複数階層デバイス内にｎ＋拡散層を形成することの問題点は、異なる熱処理に曝される点にある。つまり底部側の階層は、毎回、熱処理ステップに曝され、上部側の階層は、最後の熱処理ステップだけに曝される。ＭＯＳメモリトランジスタが、アレイ内の階層に依存して、実質的に異なる機能特性を有することは好ましくなく、拡散領域が水平方向にＭＯＳトランジスタ内に入りこんでくることは好ましくないので、熱的処理、およびソース／ドレイン領域を構成するための熱的メカニズムに対して注意を払う必要がある。ビットラインがｎ＋ドープされ、半導体膜がｐ−ドープされた場合、アンチモンはリンよりも小さい拡散性を示すので、リンの代わりにアンチモンをドーパントとして用いることができる。異なる拡散層を実現するために、ビットラインのポリシリコン内のドーパント形状を設定することができる。これが図７６の概略図に図示されている。ポリシリコンを積層するために、さまざまな熱的処理が施されて、ポリシリコンのドーパント拡散濃度が確定した後、元々ｎ＋ドープされた材料が、ｐ−ドープされた本体領域に対し、アレイ内のメモリ階層の関数として、どのように距離をおいて配置すべきかを容易に判断することができる。同様に、必要ならば、ここでもアンチモンを用いて、直接的にイオン注入することができる。図７６において、(ａ）で図示されたビットラインは、(ｂ）で図示されたビットラインよりもメモリアレイの上部階層により近くにある。換言すると、ビットライン(ａ）は、アレイ内においてビットライン(ｂ）よりも上方に配置される。熱処理する間、ビットライン内のドーパントは、ビットライン全体を通して上方向に拡散して、ｐ−シリコン層内に拡散して、ソースおよびドレイン領域を構成する。こうして、複数階層におけるソースおよびドレイン領域が一様にドープされる。
【０２４３】  ここで図６９を参照すると、図６９に示す選択セル内の第１ビットをプログラムするために、ＷＬ（ｎ，ｊ）にＨレベルのパルス電圧（９ないし１３Ｖ、高インピーダンス）を印加し、ＢＬ（ｍ，ｊ）を接地し、ＢＬ（ｍ＋１，ｊ）にＨレベルのパルス電圧（３ないし８Ｖ、低インピーダンス）を印加する。第ｊ階層におけるＢＬ（ｍ，ｊ）の左側にあるすべてのビットラインは接地され、第ｊ階層におけるＢＬ（ｍ＋１，ｊ）の右側にあるすべてのビットラインは、ＢＬ（ｍ＋１，ｊ）と同じ電圧に維持される。ＢＬ（ｍ，ｊ）とＢＬ（ｍ＋１，ｊ）間の他のすべてのＭＯＳをオフ状態にするために、第ｊ階層における他のすべてのワードラインが接地される。他のすべての階層上にある他のすべてのビットラインおよびワードラインをフローティング状態にしておいてもよい。これは、選択セルのＭＯＳデバイスが、独特な手法でオン状態となり、電力供給され、ホットキャリアの形成を最適化し、（ＢＬ（ｍ＋１，ｊ）で示す）ドレイン近くの電荷トラップ誘電層がプログラムされることを意味する。
【０２４４】  第１ビットを読み出すためには、この場合、ＢＬ（ｍ＋１，ｊ）をソース、ＢＬ（ｍ，ｊ）をドレインとする。前者を接地し、後者に読み出し電圧（約５０ｍＶないし３Ｖ、好適には１ないし３Ｖ）を印加し、ＷＬ（ｎ，ｊ）に読み出し電圧（約１Ｖないし５Ｖ）が印加される。同様に、ＢＬ（ｍ，ｊ）の左側にあるすべてのビットラインがＢＬ（ｍ，ｊ）と同じ電圧に維持され、ＢＬ（ｍ＋１，ｊ）の右側にあるすべてのビットラインは接地される。同じ階層上の他のすべてのワードラインが接地され、同じ２つのビットライン間の他のすべてのＭＯＳデバイスが遮断される。他のすべての階層上にある他のすべてのビットラインおよびワードラインをフローティング状態にしておいてもよい。
【０２４５】  第２ビットを同じセル内にプログラムし、読み出すためには、ＢＬ（ｍ，ｊ）およびＢＬ（ｍ＋１，ｊ）に印加する電圧を、上述した場合に対して逆にする。
【０２４６】  なお、ＭＯＳメモリトランジスタの本体部はフローティング状態にあり、（積層ツールにより形成される、例えば、数百Åに）薄く成膜できることに留意されたい。この領域を薄く形成することにより、デバイスの急な反発、およびプログラム電流の急激な増大を防止できる。
【０２４７】  メモリの消去動作は、緩やかなファウラ・ノードハイム（Fowler-Nordheim）トンネリングおよびホットホールの注入の組み合わせにより、障壁層において実施することができる。ＭＯＳ本体部がフローティング状態にあり、ハンド間トンネリングおよびアバランシェ崩壊が殆ど生じないので、消去電流は小さい。すべてのビットラインに所定の正の電圧を印加し、ワードラインを接地するか、負の電圧（約−５Ｖ）を印加することにより、消去動作を実施することができる。消去処理には、１００ｍｓ以上かかり、各メモリ階層単位で、またはメモリ全体を一括して実施することができる。
【０２４８】  共通するワードラインを有する選択されなかったビットは、最悪の場合の期間、ワードライン上の書き込み電圧として維持可能である必要がある。図７４は、マトリックスの１階層における詳細概略図である。
【０２４９】  各ビット（すなわち、半分のセル）に書き込むために時間ｔを要し、各ワードラインにおいてＮ個のセルが存在するならば、最悪の場合、書き込み電圧がワードラインに印加されるとき、書き込まれるビットは、時間（２Ｎ−１）ｔを甘受する。書き込まれた任意のセルにおいて、所定の「最低」量だけＶｔが変化しなかった場合、ゲートストレスの書き込み妨害は問題がない。ホットエレクトロンを用いて書き込みが実施されるので、捕獲された電荷が外へトンネリングするために必要な電圧と時間に比べて、電圧が小さく、時間が短い。さらに、選択されたセルがプログラムされている間、選択されないビットラインをフローティング状態にすることにより、任意の１つのビットに対する全体ストレスを効率的に低減することができる。こうして、選択された接地ビットラインだけが、実際に、誘電層に印加されるプログラム電圧全体を受けることになる。
【０２５０】  選択されたビットラインと共通するビットラインを有する非選択ビットは、最悪の場合の期間、ドレインに印加されるプログラム電圧に耐え得ることが必要である。図７５は、これを示す詳細概略図であり、ビットラインに沿った交差点領域が図示されている。
【０２５１】  同様に、任意の１つのビットライン上にＭ個のセルが存在し、任意の１つのビットをプログラムするのに時間ｔを要するならば、プログラムされたビットにかかる最悪の場合のドレインストレスは、時間（Ｍ−１）ｔとなる。こうしたストレスを受けた後、プログラムされたビット内でＶｔの変化量を極力抑える必要がある。
【０２５２】  セルの読み出し時に形成されたホットキャリアが、過去に消去された（書き込まれていない）ビットを最終的に（１０年以上の寿命で）プログラムする上で十分である場合、読み出し妨害または「弱い書き込み」が生じる。必要な読み出し電圧により、中立セルの閾値電圧が所定の最少量以上に変化しないことを確実にするため、通常、促進的な試験が行われる。
【０２５３】  上述のデバイスにおいて、ｎ＋またはｐ＋不純物ドープされたポリシリコンは、約１×１０１９ないし約１×１０２１原子数／ｃｍ３の間のドーパント濃度でドープされ、好適には、約５００ないし約１０００Åの膜厚を有する。ｐ−またはｎ−不純物ドープされた半導体膜は、約１×１０１６ないし約１×１０１８原子数／ｃｍ３の間のドーパント濃度でドープされる。
【０２５４】  理解されるように、図示された各メモリデバイスは、単に、各シリコン領域の導電型を反転させ、ドーパント濃度範囲を維持することにより、反対の極性を有するように構成できる。こうして、ＮＭＯＳデバイスのみならず、必要ならば、ＰＭＯＳデバイスを形成することができる。さらに、このデバイスを構成するために用いられるシリコン膜は、再結晶化させた単結晶シリコンまたは多結晶性シリコンであってもよい。さらに、このシリコン膜は、ｎ−型またはｐ−型導電性イオンを所望する濃度でドープしたシリコンゲルマニウムなどのシリコン合金膜であってもよい。
【０２５５】  ポリシリコン製ワードラインおよびビットラインの水平方向の導電性を増大させたい場合、図７９に示すように、導電性金属からなる層をワードラインまたはビットライン内に積層してもよい。図７９において、ビットライン５１７４は、高濃度にｎ＋不純物ドープされたポリシリコン５１７６からなる。これにより、このビットラインは導電性を有する。電気抵抗をさらに低減するために、チタニウムなどの耐熱性を有する電気的導電性金属からなる層５１７８を、ビットライン５１７４の内部、またはポリシリコン５１７６の１つまたはそれ以上の表面上に積層してもよい。通常のシリコン処理温度に曝された場合、チタニウムは、ポリシリコンとシリサイドを構成し、水平方向における高い導電性を得る。
【０２５６】IV.  レール積層構造物におけるフラッシュメモリアレイ
先の実施形態においては、ＴＦＴは仮想グランドアレイ（ＶＧＡ）として構成された。先の実施形態に図示されたＶＧＡにおいて、各ＥＥＰＲＯＭのプログラムは、ホットキャリアを注入することにより行われる。ホットキャリアの注入時、ダイオードの両端（ＴＦＴ  ＥＥＰＲＯＭのソースおよびドレイン間）に電圧が印加される。ＴＦＴ  ＥＥＰＲＯＭのソースからチャンネルを通ってドレインへ移動するホットキャリア（つまり、ホットエレクトロンおよびホットホール）は、チャンネルに隣接して形成される電荷記憶領域内に注入される。この処理は、比較的に高い電力を要する。
【０２５７】  書き込み／消去および読み出しの両方が重要である場合の低電力携帯用装置において、ファウラ・ノードハイムトンネリング（ＦＮトンネリング）を利用する不揮発性フラッシュメモリを用いて、書き込み、消去する。ＦＮトンネリングは、誘電体の両端に電圧を印加することにより生じる。つまり、ＴＦＴ  ＥＥＰＲＯＭにおいては、ＴＦＴ  ＥＥＰＲＯＭを書き込み、消去するために、ＴＦＴの制御ゲートと、ソースおよび／またはドレイン領域の間に電圧を印加する。これは、電圧がソース領域およびドレイン領域の間に印加して、ホットキャリア注入による書き込み動作とは対照的である。
【０２５８】  書き込みおよび消去のために、ＦＮトンネリングを用いるフラッシュメモリアレイは、その内部にある何千ものビットを同時にプログラムできるので、好適である。
【０２５９】  同様に、殆どの（１００％に近い）電流がデバイスのプログラムに寄与するので、ＦＮトンネリングは極めて効率的なプログラム方法である。ホットキャリアを注入する場合は、これとは対照的に、ソース−ドレイン電流のほんの約１ないし２％しか、デバイスのプログラムに寄与しない。
【０２６０】  したがって、本発明の好適な実施形態においては、ＴＦＴ  ＥＥＰＲＯＭなどの電荷記憶デバイスは、フラッシュメモリアレイ構造物として構成される。ＴＦＴ  ＥＥＰＲＯＭは、先の実施形態のように、柱状の自己整合されたＴＦＴ、またはレール積層物の構造体として構成してもよい。好適には、ＴＦＴ  ＥＥＰＲＯＭは、レール積層物の構造体として構成される。
【０２６１】  ＶＧＡはＦＮトンネリングに関して矛盾が生じる。というのも、すべてのチャンネルポリシリコンが、Ｈレベルのパルス電圧を印加したワードラインの長さに沿って反転した後、プログラムする必要のあるセルに追加して、複数のセルをプログラムするためである。したがって、ＦＮトンネリングレール積層物（交差点）フラッシュメモリアレイにおいて、ポリシリコン活性層がポリシリコン島にパターン形成され、ＦＮトンネリングによるプログラムが可能である点において、ＦＮトンネリングアレイはＶＧＡとは異なる。すなわち、ポリシリコンの活性層をエッチングして、各デバイスセルに島を形成する間に、フォトリソグラフィ技術のさらなるマスクステップを、レール積層物アレイの製造プロセスに追加する。同じフォトレジストマスクを用いて、各セル内に電荷記憶領域を形成することができる。
【０２６２】  図８３Ａは、本発明の好適な実施形態によるレール積層物の構造体として構成されたフラッシュメモリアレイを図示している。図８３Ｂは、図８３ＡのＢ−Ｂ線から見た断面図である。
【０２６３】  図８３Ａにおいて、フラッシュメモリアレイ５２３０は、ＣＭＰにより平坦化された酸化シリコン層などの平坦化された中間絶縁層５２３１の上方に形成されている。層５２３１は、先の実施形態では、基板（図示せず）の上方に形成されている。（図８３Ａの破線で図示された）各階層のアレイは、絶縁層の上方に形成されているので、ＴＦＴである。
【０２６４】  アレイ５２３０は、離間した複数の第１の導電性ビットライン５２３３を有し、これらのビットラインは、基板から第１の高さにおいて、第１の方向に配置されている。このアレイは、同様に、離間した複数の第２のレール積層物５２３５を有する。このレール積層物は、第２の高さにおいて、第２の方向に配置されている。好適には、ビットライン５２３３とレール積層物５２３５は、互いに直交するように配置されている。ＴＦＴ  ＥＥＰＲＯＭは、ビットライン５２３３とレール積層物５２３５の交差点に形成される。
【０２６５】  各レール積層物５２３５は、複数の半導体島５２３７を有し、この島は、ＴＦＴ  ＥＥＰＲＯＭ５２３２の活性領域を有する。島５２３７の一方の表面は、ビットライン５２３３と接触している。各レール積層物５２３５は、同様に、導電性ワードライン５２３９と、半導体島５２３７の第２表面およびワードライン５２３９の間に配置された電荷記憶領域５２４１とを有する。
【０２６６】  半導体島５２３７は、好適には、第１導電型（すなわち、ｐ−またはｎ−）のポリシリコンを有する。しかし、必要ならば、島はアモルファスシリコンで構成してもよい。ポリシリコン５２３７は、第２導電型（すなわち、ｎ＋またはｐ＋）のソースおよびドレイン領域５２４３を有する。ソースおよびドレイン領域５２４３は、ビットライン５２３３およびレール積層物５２３５の間の接触する交差点に配置されている。
【０２６７】  ビットライン５２３３は、好適には、第２導電型（すなわち、ｎ＋またはｐ＋）のポリシリコンで形成されている。ビットライン５２３３は、ソースおよびドレイン領域５２４３と接触する。好適には、ソースおよびドレイン領域５２４３は、ビットラインからのドーパントが拡散することにより形成される。さらに任意の金属層または金属シリサイド層（図８３Ａでは図示せず）を、ビットライン５２３３と接触するように積層して、ビットラインの導電性を増大させる。離間したビットライン導電層５２３３の間の空間が、酸化シリコンなどの平坦化された絶縁性充填材料を用いて充填される。
【０２６８】  電荷記憶領域５２４１は、先の実施形態と同様、誘電性を有する絶縁フローティングゲート、電気絶縁されたナノ結晶、またはＯ−Ｎ−Ｏ誘電積層物を備えていてもよい。誘電性を有する絶縁フローティングゲートを有するアレイの具体例が図８３Ａおよび８３Ｂに図示されている。すなわち、図８３Ａおよび８３Ｂに示す具体例において、電荷記憶領域５２４１は、酸化シリコン層などのトンネル誘電層５２４９と、酸化シリコン層またはＯＮＯ層積層物からなる（中間誘電層として知られる）制御ゲート誘電層５２５１との間に形成されたポリシリコンのフローティングゲート５２４７を有する。
【０２６９】  図８３Ａおよび８３Ｂに図示するように、トンネル誘電層５２４９とフローティングゲート５２４７の水平方向の側部が、半導体島５２３７の水平方向の側部に位置合わせされる。制御ゲート誘電層５２５１は、半導体島５２３７の間に延び、半導体島５２３７の間の平坦化された絶縁材料５２４５と接触する。必要ならば、フローティングゲート５２４７は、半球粒状ポリシリコンで形成してもよく、これは、制御ゲートのフローティングゲートの結合容量を最大にするために、凹凸を有する表面を有する。択一的には、フローティングゲートの高さを増大し、フローティングゲート内に角部または突起部を形成し、あるいはフローティングゲート表面を粗面化することにより、結合容量を増大させてもよい。
【０２７０】  ワードライン５２３９は、第２導電型（すなわち、ｎ＋またはｐ＋）のポリシリコン層と、このポリシリコン層と接触する金属層または金属シリサイド層とを有する。ワードライン５２３９は、電荷記憶領域５２４１の上方に形成された位置において、ＴＦＴ  ＥＥＰＲＯＭの制御ゲートとして機能する。すなわち、各ＴＦＴに対する個別の制御ゲートを形成する必要がない。
【０２７１】  この実施形態の好適な態様において、図８３Ａおよび８３Ｂに示すように、レール積層物５２３５は、ビットライン５２３３の上方に配置される。しかし、必要ならば、先の実施形態の（すなわち、ボトムゲート型ＴＦＴ  ＥＥＰＲＯＭが形成された）図７０を参照して説明したように、レール積層物５２３５を各階層におけるビットラインの下方に積層することも可能である。
【０２７２】  図８３Ｂに図示するように、ワードライン５２３９、電荷記憶領域５２４１、および半導体島５２３７（つまり、レール積層物５２３５）は、基板に対して垂直で、ソース−ドレイン方向に対して平行な平面５２５６内に位置合わせされる。レール積層物５２３５は、シリコン酸化層などの第２の平坦化された絶縁層５２５７により分離されている。
【０２７３】  フラッシュメモリアレイは、２次元のアレイとして構成することも可能であるが、複数のデバイス階層を有するモノリシックな３次元アレイとして構成される。例えば、図８３Ａにデバイス３階層が図示されている。デバイス階層は、酸化シリコン層などの中間絶縁層５２５９により分離されている。必要ならば、層５２５７および５２５９は、向じ酸化シリコン層で形成してもよく、レール積層物５２５９の上方およびそれらの間に積層され、ＣＭＰにより平坦化される。
【０２７４】  選択されたＴＦＴ  ＥＥＰＲＯＭ５２３２をプログラムするためには、ドレインビットラインまたはソースビットライン５２３３（またはそれら両方）を接地するとともに、デバイス５２３２に隣接する選択されたワードライン５２３９（Ｈインピーダンスノード）に正の書き込み電圧を印加する。同じデバイス階層にある他のすべてのワードラインが接地され、同じデバイス階層にある他のすべてのビットラインをフローティング状態にするか、僅かな正の電圧を印加する。これは、選択セル５２３２だけが、その両端に書き込み電圧を受けるということを意味する。容量結合により、フローティングゲート５２４７はＨレベルに引き揚げられ、ソースおよび／またはドレイン５２４３は接地される。ソースおよび／またはドレイン５２４３および反転チャンネルからフローティングゲートへの電子トンネリングがシリコンチャンネル５２３７内で生じる。約１ミリ秒で約５Ｖの閾値電圧変動を得るようにセルをプログラムするための電流は、数ピコアンペアである。
【０２７５】  このセルを消去するためには、同じビットライン５２３３が接地され、選択されたワードライン５２３９に負のパルス電圧を印加する。他のすべてのワードラインは、接地されるか、フローティング状態にしておいてもよい。他のすべてのビットラインは、フローティング状態にするか、僅かな負の電圧を印加する。ビットラインを接地しながら、複数（またはすべて）のワードラインに負の大きいパルス電圧を印加することにより、アレイ内の複数のＥＥＰＲＯＭセルを同時に消去することができる。択一的には、選択されたワードラインを接地し、選択されたセルのビットラインに正のパルス電圧を印加する。他のすべてのビットラインを接地して、他のすべてのワードラインは、フローティング状態にするか、僅かな正のパルス電圧を印加する。
【０２７６】  ＦＮトンネリングだけを用いた書き込みおよび消去動作により、低電流による書き込みおよび消去動作を可能とし、ひいては、書き込みおよび消去における大規模並列処理を可能とする。すなわち、数多くのセル５２３２を並列的にプログラムすることができる。たとえば、１０００個のセルは、５Ｖ変動を得るために、全電流で２ｎＡ必要であり、１セル当たり平均して、約１マイクロ秒でプログラムされる。書き込みおよび消去の際、ポリシリコンダイオード（すなわち、ソース／チャンネル／ドレインの接合部）の両端に大きな電圧が印加されることはないので、寄生漏れ電流は小さい。読み出しの際、ソース−ドレイン電圧が小さいので、同様に、寄生漏れ電流は小さい。１０ないし２０Ｖのプログラム電圧を用いてセルをプログラムすることができる。図８３Ａおよび８３Ｂに示す上述のアプローチにおいて、微小な大きさを有するセルが実現される。ただし、負の閾値電圧の場合、ビット間における相当量の寄生漏れ電流が生じるため、（図８３Ａおよび８３Ｂに示すＮＭＯＳのＴＦＴ  ＥＥＰＲＯＭに関する）正の閾値電圧だけが実現可能である。各セルにおける正および負の閾値電圧を利用可能にするために、図８４２示すように、フラッシュメモリアレイの第２の好適な態様によるセルが追加される。
【０２７７】  図８４は、各セルの閾値電圧を微小な正の電圧値に設定できる、内蔵アクセストランジスタ５２６１を示す。アクセストランジスタ５２６１を用いることにより、上書きを防止するための特別の消去および確認アルゴリズムを避けることなく、ビットラインの漏れ電流を防止しながら、実際のセルトランジスタ（すなわち、ＴＦＴ  ＥＥＰＲＯＭ５２３２）に負の閾値電圧を印加することができる。さらに、このアクセストランジスタを用いて、不具合によるＴＦＴバンド間におけるトンネル漏れ電流を低減することができる。この漏れ電流は、負のゲート電圧により生じ、プログラムされたセルにおいて問題となり得る（フローティングゲートが電子でいっぱいとなる）。（S-H Hurらの「A Poly-Si Thin-Film Transistor EEPROM Cell with folded Floating Gate」,IEEE Trans. Elect. Dev., vol. 46, pp436-438 1999年2月を参照されたい。これをここに一体のものとして統合する。）
【０２７８】  図８４に図示するように、半導体島５２３７は、隣接するアクセストランジスタ５２６１のチャンネル領域５２６３と、ＥＥＰＲＯＭ５２３２のチャンネル領域５２６５とを有する。チャンネル領域５２６３および５２６５は、共通のソース領域５２４３Ａとドレイン領域５２４３Ｂの間に形成される。ワードライン５２３９は、ＥＥＰＲＯＭの制御ゲート、およびアクセストランジスタのゲート電極を構成する。絶縁層５２５１は、共通するＥＥＰＲＯＭの制御ゲート誘電層、およびアクセストランジスタのゲート絶縁層を構成する。フローティングゲート５２４７およびトンネル誘電層５２４９は、ワードライン５２３９およびＥＥＰＲＯＭ５２３２のチャンネル領域５２６５の間に形成される。
【０２７９】  セル５２３２／５２６１のフローティングゲート５２４７をプログラムするために、ソースビットライン５２３３Ａを接地し、ドレインビットライン５２３３Ｂをフローティング状態にし、選択セルのワードラインに高い正の電圧を印加する。これにより、フローティングゲート内に電子をトンネルさせる。同じ階層にある他のすべてのビットラインをフローティング状態にするか、これに微小な正の電圧を印加するとともに、同じ階層にある他のすべそのワードラインを接地する。読み出すためには、選択セルのワードラインにパルス電圧を印加して、アクセストランジスタの閾値電圧より高い電圧を読む。このとき、セルのソースビットラインは接地され、ドレインビットラインは、１ないし３Ｖの低い電圧に設定される。同じ階層にある他のすべてのビットラインは、フローティング状態にあるか、接地され、同じ階層にある他のすべてのワードラインは接地される。セルを消去するためには、そのワードラインに高い負のパルス電圧を印加し、ソースビットラインを接地する。すべてのワードラインに高い負のパルス電圧を印加し、ソースビットラインを接地することにより、アレイ全体を消去することができる。
【０２８０】  フラッシュメモリアレイの別の好適な態様において、図８５に示すように、ドレインに対するゲートのオフセット領域５２６７により、ドレイン漏れ電流に関連するＴＦＴのバンド間欠陥を低減することができる。つまり、図８５に示す具体例において、ワードライン５２３９および電荷記憶領域５２４１は、ドレイン領域５２４３Ｂから離れて位置がずれている。厚い絶縁層５２６９が、半導体島５２３７およびワードライン５２３９の間のオフセット領域５２６７に形成されている。フローティングゲート５２４７、トンネル誘電層５２４９、および制御ゲート誘電層５２５１は、位置合わせされた水平方向の側面５２５３Ａおよび５２５３Ｂを有する。一方の水平方向側面だけが、半導体島５２３７の水平方向側面５２５５Ａと位置合わせされる。島５２３７は、フローティングゲート５２４７、トンネル誘電層５２４９、および制御ゲート誘電層５２５１よりも大きい幅を有する。
【０２８１】  必要ならば、図８４および図８５に示す実施形態のフローティングゲートによる電荷記憶領域の代わりに、ＯＮＯまたはナノ結晶による電荷記憶領域を用いることができる。さらに、図８４および図８５に示すデバイスは、必要ならば、ボトムゲート型の構造物（つまり、ワードラインの上にビットラインを形成）として構成することもできる。
【０２８２】  図８３Ａおよび８３Ｂに示すフラッシュメモリアレイにおいて、１ビット当たりの各セルサイズは、約８Ｆ２／Ｎないし約１０Ｆ２／Ｎである。このとき、Ｆは最小フィーチャサイズで、Ｎはアレイ内のデバイス階層数である。図８４および図８５に示すフラッシュメモリアレイにおいて、１ビット当たりの各セルサイズは、約９Ｆ２／Ｎないし約１１Ｆ２／Ｎである。こうして、約８Ｆ２／Ｎないし約１０Ｆ２／Ｎのセルサイズを実現することができる。このセルサイズは、好適にも、市販されているフラッシュメモリアレイのセルサイズ（７．７Ｆ２ないし１３．９Ｆ２）に匹敵する。アクセストランジスタおよびコンタクトが市販されているデバイスの実効セルサイズに影響を与える場合、その冗長性により、セルサイズは９．８Ｆ２ないし１９．２Ｆ２の範囲にある。しかし、本実施形態のフラッシュメモリアレイが３次元アレイとして構成された（Ｎ＞１）場合、本実施形態によるフラッシュメモリアレイの１ビット当たりの各セルサイズは、先行技術によるセルサイズよりも実質的に小さくなる。例えば、Ｎ＝２に対して、セルサイズは、約４Ｆ２ないし約５．５Ｆ２である。Ｎ＞２に対して、セルサイズはよりいっそう小さくなる。
【０２８３】  図８６を参照しながら、図８３ないし図８５に示すフラッシュメモリアレイの製造方法について説明する。図８６Ａないし８６Ｄは、各デバイス階層において、ワードラインがビットラインの上方に配置されたフラッシュメモリアレイの製造方法を示す。フォトレジストマスクを用いて、基板（図示せず）から上方の第１の高さに、離間した複数のビットライン導電層５２３３を形成する。図８６Ａにおいて、ビットライン導電層５２３３Ａおよび５２３３Ｂは、第１の方向に延びている。このビットラインは、好適には、ポリシリコン層と、金属層または金属シリサイド層を有する。第１の絶縁層５２４５がビットライン導電層５２３３Ａおよび５２３３Ｂの間、およびその上方に積層される。この絶縁層５２４５は、ビットライン導電層５２３３Ａおよび５２３３Ｂの上部表面が露出するまで、ＣＭＰにより平坦化される。
【０２８４】  図８６Ｂに示すように、第１の半導体層５２３７と電荷記憶膜を含む層積層物が、露出したビットライン導電層５２３３Ａおよび５２３３Ｂと、平坦化された絶縁層５２４５の上に積層される。層５２３７は、アモルファスシリコンまたはポリシリコンからなる層であってもよい。図８６Ｂにおいて、電荷記憶膜は、トンネル誘電層５２４９ポリシリコンのフローティングゲート層５２４７を有する。択一的には、電荷記憶膜は、ＯＮＯ積層物または誘電性を有するように絶縁されたナノ結晶であってもよい。
【０２８５】  第２のフォトレジスト（図示せず）を積層物の上に形成して、フォトリソグラフィ技術を用いてパターン形成してマスクを構成する。このフォトレジストをマスクとして用いて、層積層物５２３７、５２４９、および５２４７をエッチングして、複数の第１のレール積層物５２７１を形成する（図８６Ｃにおいては、分かりやすくするために、ただ１つのレール積層物を図示する。）。第１のレール積層物５２７１は、基板と平行な平面において、ビットライン導電層５２３３と同じか、実質的に同じ方向に延びている。第１のレール積層物５２７１のそれぞれは、半導体レール５２３７と、電荷記憶領域レール５２４７／５２４９とを有する。第１のレール積層物５２７１は、少なくとも１つの位置合わせされた水平方向端部５２５３／５２５５を有する。図８６Ｃにおいて、第１のレール積層物５２７１のそれぞれは、同じフォトレジストマスクを用いてパターン形成されているので、このように水平方向に位置合わせされた２つの側面を有する。このフォトレジストマスクは、エッチングステップ後、除去される。
【０２８６】  フローティングゲート型のＥＥＰＲＯＭが構成される場合、図８６ｄに示すように、制御ゲート絶縁層５２５１が、第１のレール積層物５２７１の上方、およびその間の空間５２７３内に積層される。こうして、層５２５１は、第１のレール積層物５２７１の水平方向端部を超えて延びる。ＯＮＯ型または絶縁性ナノ結晶型のＥＥＰＲＯＭが形成される場合、半導体層５２３７は、積層後、第１のレール積層物５２７１にパターン形成される。ＯＮＯまたはナノ結晶含有層を、パターン形成された第１のレール積層物５２７１の上方に積層した後、ワードラインのために導電層５２３９を積層する。
【０２８７】  第２の導電層５２３９が制御ゲート絶縁層５２５１の上方に形成される。好適には、層５２３９は、ポリシリコン層および金属シリサイド層を有する。第３のフォトレジストマスク（図示せず）を第２の導電層５２３９の上に形成する。第２の導電層５２３９、制御ゲート絶縁層５２５１、および第１のレール積層物５２７１をエッチングして、図８６Ｄに示すような複数の第２のレール積層物５２３５を形成する。第２のレール積層物５２３５は、ワードラインを構成するパターン形成された第２の導電層５２３９、電荷記憶領域島５２４７／５２４９／５２５１、および半導体島５２３７を備える。
【０２８８】  第２の導電型のドーパント（つまり、ｎ＋またはｐ＋）を、複数の離間した第１の導電層から、第１の導電型（つまり、ｐ−またはｎ−）の半導体島５２３７内に拡散させることにより、ソース５２４３Ａおよびドレイン５２４３Ｂを形成することができる。ソース領域およびドレイン領域は、半導体層５２３７をビットライン導電層５２３３Ａおよび５２３３Ｂの上に積層した後、製造プロセス中いつでも形成することができる。例えば、ドーパントをソース領域およびドレイン領域に拡散させ、アモルファスシリコン層５２３７をポリシリコン層に再結晶化する（または層５２３７の粒子寸法を大きくする）ために、第２のレール積層物５２３５を形成した後、このデバイスをアニール処理してもよい。拡散のためのアニール処理と、結晶化のためのアニール処理を同じ加熱処理で行ってもよいし、別々の加熱処理で行ってもよい。例えば、再結晶化処理は、層５２３７を積層した後、直ちに行ってもよい。
【０２８９】  第２のレール積層物５２３５の側面は、図８３Ｂに示すように、基板に対して垂直で、ＴＦＴ  ＥＥＰＲＯＭ５２３２のソース５２４３Ａおよびドレイン５２４３Ｂが延びる方向とは平行な平面に位置合わせされている。制御ゲート誘電層５２５１は、ワードライン５２３９と第１の絶縁層５２４５の間に積層される。制御ゲート誘電層５２５１は、第１のレール積層物５２３５の一部であるので、制御ゲート誘電層５２５１は、図８３Ｂに示すように、基板に対して垂直で、半導体島５２３７、トンネル誘電層５２４９、フローティングゲート５２４７、および制御ゲート５２３９に対して平行な平面に位置合わせされている。第２のレール積層物５２３５をエッチングしている間に、第１のレール積層物５２７１を島状に変形する。
【０２９０】  そして図８３Ｂに示すように、第２の絶縁層５２５７を第２のレール積層物５２３５の上方に積層し、第２のレール積層物５２３５を用いてＣＭＰにより平坦化する。その後、中間絶縁層５２５９を第２の絶縁層５２５７およびレール積層物５２３５の上に積層する。必要ならば、単一の絶縁層を第２のレール積層物５２３５の上方およびその間に積層して、第２の絶縁層５２５７と中間絶縁層５２５９を形成してもよい。この単一層は、ＣＭＰにより平坦化される。
【０２９１】  必要ならば、アレイのデバイス階層を複数追加して、層５２５９の上にモノリシックに形成して、図８３Ａに示すような少なくともデバイス３階層を有する３次元モノリシックアレイを構成することができる。各デバイス階層は、好適には、中間絶縁層により分離されている。
【０２９２】  フラッシュメモリアレイの択一的な製造方法において、各デバイス階層におけるワードラインをビットライン導電層の下方に形成してもよい。（すなわち、トップゲート型ＴＦＴ  ＥＥＰＲＯＭではなく、ボトムゲート型ＴＦＴ  ＥＥＰＲＯＭが形成される。）この択一的な製造方法において、図８６Ｅに示すように、ゲートライン５２３９、電荷記憶領域５２５１／５２４７／５２４９、および半導体島５２３７を有する第２のレール積層物５２３５が、まず積層される。そして第１の絶縁層５２４５が、第２のレール積層物５２３５を構成する半導体島の上に形成される。第１の絶縁層５２４５は、必要ならば、同様に、第２のレール積層物５２３５の間にも形成される。択一的には、第１の絶縁層５２４５を形成する前に、別の絶縁層が第２のレール積層物５２３５の間に形成され、ＣＭＰにより平坦化される。
【０２９３】  すると溝部が第１の絶縁層５２４５内に形成される。この溝部を介して、ドーパントイオンを注入（または拡散）することにより、ソースおよびドレイン領域５２４３が半導体島５２３７内に形成される。溝部をエッチングする際に用いたフォトレジスト層（図示せず）は、イオン注入の前または後に除去してもよい。図８６Ｆに示すように、（ポリシリコン層およびシリサイド層を含む層などの）第２の導電層が溝部内および第１の絶縁層の上に形成される。そして、第２導電層はＣＭＰを用いて平坦化され、半導体島５２３７の上方に配置するビットライン導電層５２３３が形成される。択一的には、イオン注入する代わりに、ビットライン導電層５２３３から拡散させることにより、ソースおよびドレイン領域５２４３を形成することができる。
【０２９４】  同様の製造方法を用いて、図８４に示すアクセストランジスタ、または図８５に示すドレインオフセット領域を含むＴＦＴ  ＥＥＰＲＯＭを有するフラッシュメモリアレイを形成することができる。これらの製造方法において、トンネル誘電層５２４９およびフローティングゲート層５２４７を含む層積層物が、図８６Ｃに示すように、第１の半導体層５２３７の上に形成される。そして層積層物をパターン形成して、第１のレール積層物５２７１を形成する。この第１のレール積層物は、第１のレールが１つの位置合わせされた水平方向端部を有し、半導体レール５２３７のドレイン部が露出するように、第１の幅を有する半導体レール５２３７と、第１の幅より狭い第２の幅を有する電荷記憶領域レール５２４７／５２４９とを備える。
【０２９５】  こうした構造体は、２つの異なるエッチング方法を用いて実現できる。第１のエッチング方法は、図８６Ｇに示すように、第１の幅を有する第１のフォトレジストマスク５２７５を積層物上に形成するステップを含む。そして、図８６Ｇに示すように、第１のフォトレジストマスク５２７５を用いて、第１の半導体層５２３７、トンネル誘電層５２４９、およびフローティングゲート層５２４７をエッチングする。第１の幅よりも狭い第２の幅を有する第２のフォトレジストマスク５２７７を、フローティングゲート層５２４７上に形成する。図８６Ｈに示すように、第２のフォトレジストマスク５２７７を用いて、第１の半導体層５２３７をエッチングせずに、トンネル誘電層５２４９およびフローティングゲート層５２４７をエッチングする。
【０２９６】  第２のエッチング方法は、図８６Ｉに示すように、第１の幅を有する第１のフォトレジストマスク５２７９を積層物上に形成し、第１のフォトレジストマスク５２７９を用いて、トンネル誘電層５２４９およびフローティングゲート層５２４７をエッチングするステップを含む。そして、図８６Ｊに示すように、第１の幅よりも広い第２の幅を有する第２のフォトレジストマスク５２７７を、フローティングゲート層５２４７、および第１の半導体層５２３７が露出した部分の上に形成する（このとき、層５２８１および層５２４９／５２４９の間で位置合わせ不良が生じる可能性がある。）図８６Ｊに示すように、第１の半導体層５２３７は、第２のフォトレジストマスク５２７７を用いてエッチングされる。
【０２９７】  図８４に示すアクセストランジスタ５２６１を有するＴＦＴ  ＥＥＰＲＯＭを形成するために、パターン形成されたフローティングゲート５２４７、および第１のレール積層物を構成する半導体レール５２３７の露出した部分の上方に、制御ゲート誘電層５２５１を形成する。この制御ゲート誘電層５２５１は、半導体レール５２３７の露出した部分の上方にあるアクセストランジスタのゲート誘電層として機能する。
【０２９８】  図８５に示すドレインオフセット領域５２６７を含むＴＦＴ  ＥＥＰＲＯＭを形成するために、制御ゲート誘電層５２５１は、フローティングゲート層５２４７とトンネル誘電層５２４９と同時にパターン形成され、ドレイン部分、および半導体レール５２３７のシリコンチャンネルの一部を露出させる。そして、制御ゲート誘電層５２５１の上方、および半導体レール５２３７の間に、第２の絶縁層５２６９を形成して、半導体レールを互いに絶縁する。層５２６９は、比較的に厚く、電荷記憶領域５２４１の膜厚以上の膜厚を有する。層５２６９がＣＭＰにより平坦化され、電荷記憶領域の上側部分が露出する。そして、第２の絶縁層５２６９の上にワードライン５２３９を形成して、オフセット領域５２６７を形成する。
【０２９９】  本実施形態による複数回プログラム可能な不揮発性フラッシュメモリアレイは、交差点アレイ（すなわち、レール積層物アレイ）内に何度もプログラムできるセルを提供する。ＦＮトンネリングを用いて、書き込み、消去することができる。これにより、数多くのセルを並列に書き込むことを可能にするとともに、高い集積度と低電力のファイル保存を可能にする。加えて、１層当たりのセルサイズは、極めて好ましいことに、市販されているフラッシュメモリのセルサイズに匹敵する。
【０３００】Ｖ．  論理回路およびメモリ回路のためのＣＭＯＳアレイ
ＮＭＯＳデバイスまたはＰＭＯＳデバイスのアレイに関し、先の実施形態で説明された。しかし、本発明の別の好適な実施形態において、ＣＭＯＳ（相補型金属酸化膜半導体）トランジスタのアレイが提供される。好適には、隣接するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、共通ゲートを有する。しかし、必要ならば、隣接するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、個別のゲートを有してもよい。ＣＭＯＳデバイスのアレイは、先の実施形態で開示したように、垂直方向の柱状ＣＭＯＳデバイスのアレイ、自己整合されたＣＭＯＳ  ＴＦＴのアレイ、またはレール積層物のＴＦＴアレイであってもよい。ＣＭＯＳデバイスは、好適には、基板の上方にある３次元のモノリシックアレイとして構成される。しかし、ＣＭＯＳデバイスは、必要ならば、基板の中または上方に２次元アレイとして構成することができる。
【０３０１】  ＣＭＯＳアレイのＰＭＯＳトランジスタまたはＮＭＯＳトランジスタにおいて、同じ階層の互いに隣接するもの同士が交互となるように（ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが交互になるように）、これらトランジスタを形成することができる。しかし。本発明の好適な実施形態においては、一方の電荷キャリア型のトランジスタ（ＮＭＯＳまたはＰＭＯＳ）が、他方の電荷キャリア型のトランジスタ（ＰＭＯＳまたはＮＭＯＳ）上に形成され、その間に（メモリデバイス内のワードラインとして知られる）共通のゲートラインが形成される。このように、このアレイは、好適には、垂直方向に積層された、共通ゲートを有する複数のＣＭＯＳトランジスタから構成される。
【０３０２】  図８７は、本発明の好適な実施形態によるレール積層物として構成されたＣＭＯＳトランジスタのアレイの１階層を示し、このアレイは、垂直方向に積層された、共通ゲートを有する複数のＣＭＯＳトランジスタのアレイである。なお、このアレイは、上述したような自己整合されたＴＦＴ、または柱状構造物として構成できることに留意されたい。図８７に示すＣＭＯＳアレイは、異なる電荷キャリア型を有するトランジスタがゲートラインのいずれか一方に形成されている点以外、図７３に示すアレイと同様のものである。図８７において、ＮＭＯＳトランジスタは、ＰＭＯＳトランジスタの下方に配置されている。ただし、必要ならば、ＮＭＯＳトランジスタをＰＭＯＳトランジスタの下方に配置してもよいことを理解されたい。
【０３０３】  図８７において、ＣＭＯＳデバイスアレイ５３００は、ＣＭＰにより平坦化された酸化シリコン層などの平坦化された中間絶縁層５３０１の上方に形成される。層５３０１は、先の実施形態と同様、基板（図示せず）の上に形成される。各ＣＭＯＳデバイスは、絶縁層の上に形成されるので、ＣＭＯＳ  ＴＦＴである。しかし、必要ならば、ＣＭＯＳデバイスを単結晶性シリコン基板の上に形成してもよい。
【０３０４】  このアレイは、複数のゲートライン（すなわち、ワードライン）５３０３を有する。（図８７の断面図においては、ただ１層のゲートラインが図示される。）好適には、ゲートラインは、第１のｎ＋ポリシリコン層５３０５と、第１のｎ＋ポリシリコン層の上方に形成されたＴｉＳｉＸ層またはＷＳｉＸ層などのシリサイド層と、このシリサイド層の上方に形成された第２のｐ＋ポリシリコン層５３０９とを有する。ゲートライン５３０３は、各ＴＦＴのゲート電極として機能する。したがって、ゲートラインを接続する個別のゲート電極は必要ない。
【０３０５】  第１の絶縁層５３１１が、ゲート電極５３０３の第１の側面に隣接して形成される。この絶縁層５３１１は、従来式のゲート誘電層であってもよい。好適には、ＥＥＰＲＯＭ  ＣＭＯＳのＴＦＴなどの電荷記憶ＣＭＯＳのＴＦＴを構成するために、絶縁層５３１１は、ＯＮＯ積層物、または絶縁されたナノ結晶などの電荷記憶層（電荷捕獲媒体）である。フローティングゲート型のＥＥＰＲＯＭ  ＣＭＯＳのＴＦＴを所望する場合、絶縁層５３１１とゲートライン５３０３の間にフローティングゲート誘電層および制御ゲート誘電層を追加してもよい。
【０３０６】  ｐ−ポリシリコン層などのｐ−型半導体層５３１３が、ゲートとは反対側にある第１絶縁層の側面上に積層される。この層は、ＮＭＯＳのＴＦＴ本体部を含む。ｎ＋ソースおよびドレイン領域５３１５が層５３１３内に形成される。領域５３１５の間における層５３１３の一部がＮＭＯＳ  ＴＦＴのチャンネル領域を構成する。
【０３０７】  好適には、ソースおよびドレイン電極（すなわち、ビットライン）５３１７からｎ型ドーパントを拡散させることにより、ソースおよびドレイン領域５３１５を形成する。しかし、マスキングして、イオン注入するなど、任意の他の方法を用いて領域５３１５を形成することができる。電極５３１７は、ソースおよびドレイン領域５３１５と接触し、ｐ型半導体層５３１３の底部上に（すなわち、第１の絶縁層５３１１とは反対側の層５３１３の側面上に）積層される。好適には、電極５３１７は、ゲートライン５３０３に対して垂直な方向に延びるｎ＋ポリシリコンレールを有する。必要ならば、随意の金属層または金属シリサイド層を電極５３１７と接触するように形成して、電極の導電性を増大させる。しかし、必要ならば、電極５３１７は、高濃度に不純物ドープされたポリシリコンの代わりに、金属層または金属シリサイド層を有していてもよい。酸化シリコンなどの平坦な絶縁充填層５３１８が、ソースおよびドレイン電極５３１７の間に積層される。
【０３０８】  こうして、ＮＭＯＳ  ＴＦＴは、隣接するソースおよびドレイン領域５３１５の間に形成され、図８７に示すように、層５３０５、５３１１、５３１３、および５３１７の一部から構成される。ＰＭＯＳ  ＴＦＴ５３２１は、ＮＭＯＳ  ＴＦＴ５３１９の上方に形成される。
【０３０９】  ＰＭＯＳ  ＴＦＴ５３２１は、ゲート電極５３０３の第２側面に隣接した第２の絶縁層５３２３を有する。図８７において、層５３２３は、ゲートライン５３０３のｐ＋ポリシリコン層５３０９上に形成される。絶縁層５３２３は、従来式のゲート誘電層であってもよい。好適には、ＥＥＰＲＯＭ  ＣＭＯＳのＴＦＴなどの電荷記憶ＣＭＯＳのＴＦＴを構成するために、絶縁層５３２３は、ＯＮＯ積層物、または絶縁されたナノ結晶などの電荷記憶層（電荷捕獲媒体）である。フローティングゲート型のＥＥＰＲＯＭ  ＣＭＯＳのＴＦＴを所望する場合、絶縁層５３２３とゲートライン５３０３の間にフローティングゲート誘電層および制御ゲート誘電層を追加してもよい。
【０３１０】  ｎ−ポリシリコン層などのｎ−型半導体層５３２５が、第２絶縁層５３２３の上に積層される。層５３２５は、ゲート電極とは反対側の層５３２３の上に形成される。ｐ＋ソース領域およびドレイン領域５３２７は、その間の領域がＰＭＯＳＴＦＴのチャンネル領域となるように、層５３２５内に形成される。ソースおよびドレイン電極５３２９は、ｎ−ポリシリコン層５３２５の上に形成され、ソースおよびドレイン電極５３２９と接触する。こうして、電極５３２９は、第２絶縁層５３２３とは反対側のｎ−ポリシリコン層５３２５の上側側面の上に配置される。酸化シリコンなどの平坦な絶縁充填層５３３１が、ソースおよびドレイン電極５３２９の間に積層される。必要ならば、随意の金属層または金属シリサイド層を電極５３１７と接触するように形成して、電極の導電性を増大させる。
【０３１１】  したがって、図８７に示すように、ＰＭＯＳのＴＦＴ５３２１は、隣接するソースとドレイン領域の間に配置され、層５３０９、５３２３、５３２５、および５３２９の一部から構成される。ＴＦＴ  ＥＥＰＲＯＭのＣＭＯＳデバイス５３１９および５３２１は、それぞれ、第１および第３の離間した電極または導電層５３１７および５３２９と、共通ゲートライン５３０３の交差点に形成される。必要ならば、ＣＭＯＳ構造体を逆にして、ＰＭＯＳのＴＦＴをＮＭＯＳのＴＦＴの下方に形成してもよい。なお、留意されたい。ＮＭＯＳ電極およびＰＭＯＳ電極（すなわち、ビットライン）は、同じピッチを有することが好ましいが、互いの上部に直接配置する必要はない。ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタが異なるチャンネル長を有することができるが、ピッチ（およびアレイサイズ）は、２つのチャンネル長のうち、より長い方に制限されることになる。好適な態様において、一方の導電型（すなわち、ＮＭＯＳのＴＦＴまたはＰＭＯＳのＴＦＴ）は、電荷記憶層または電荷記憶領域を有し、他方の導電型（すなわち、ＰＭＯＳのＴＦＴまたはＮＭＯＳのＴＦＴ）は、電荷記憶層または電荷記憶領域を有さない。つまり、この態様によるＣＭＯＳは、１つのＥＥＰＲＯＭ  ＴＦＴと、１つの非ＥＥＰＲＯＭ  ＴＦＴとを有する。
【０３１２】  図８７に示すＴＦＴのＣＭＯＳデバイスアレイ５３００は、極めて平坦で小型である。ＮＭＯＳのソースおよびドレイン電極５３１７は、中間絶縁層５３０１の上方であって、基板表面に対して平行な第１平面内に延びるポリシリコンレールを有する。ｐ型ポリシリコン層５３１３は、ソースおよびドレイン電極５３１７の上方であって、第２平面内に延びる。ゲートライン５３０３は、層５３１７、５３１３、および５３１１の上方であって、第３平面内に延びる。ｎ−型ポリシリコン層５３２５は、ゲートライン５３０３の上方であって、第４平面内に延びる。ＰＭＯＳのソースおよびドレイン電極５３２９は、ｎ−型ポリシリコン層５３２５の上方であって、第５平面内に延びるポリシリコンを有する。５つの平面のそれぞれは、他のすべとの平面と交差しない。
【０３１３】  ＴＦＴのＣＭＯＳアレイ５３００は、同様に、自己整合される。ゲート電極５３０３、第１の絶縁層５３１１、ｐ−型半導体層５３１３、第２の絶縁層５３２３、およびｎ−型金導体層５３２５は、基板に平行な平面内に形成されたレール積層物を構成する。レール積層物は、ソースおよびドレイン電極５３１７および５３２９に対して垂直方向に延びる。つまり、以下により詳細に説明するように、ゲート電極５３０３、第１の絶縁層５３１１、ｐ−型半導体層５３１３、第２の絶縁層５３２３、およびｎ−型金導体層５３２５は、基板に対して垂直で、ソース−ドレイン方向に対して平行な面に自己整合される。
【０３１４】  ＴＦＴのＣＭＯＳアレイ５３００は、好適には、モノリシックな３次元アレイとして構成され、１層またはそれ以上の中間絶縁層により垂直方向に分離された複数のデバイス階層を有する。アレイの各デバイス階層は、先の実施形態のようなＴＦＴのＣＭＯＳデバイス５３００を有する。周辺回路またはドライバ回路（図示せず）は、基板内、好適には、アレイの下方において、アレイと垂直方向に少なくとも部分的に位置合わせした状態で配置されるか、あるいはアレイの内部またはアレイの上方において、アレイと垂直方向に少なくとも部分的に位置合わせした状態で配置される。
【０３１５】  図８８Ａないし８８Ｄは、本発明の好適な実施形態によるレール積層物ＴＦＴのＣＭＯＳアレイ５３００の製造方法を示す。まず、ｎ＋ポリシリコン層を積層し、パターン形成して、ソースおよびドレイン電極または導電層５３１７を形成する。二酸化シリコン層などの絶縁層５３１８を導電層５３１７の上方およびその間に積層する。層５３１８は、図８８Ａに示すように、ＣＭＰにより平坦化され、平坦化されたブロック５３３１を形成する。導電層５３１７の上側表面は、ブロックの上側表面において露出している。
【０３１６】  層積層物がブロック５３３２の上に積層される。これらの層は、ｐ−型ポリシリコン層（またはアモルファスシリコン層）５３１３、第１の絶縁層または局在的電荷記憶膜５３１１、ゲート層５３０３、第２の絶縁層または電荷記憶膜５３２３、およびｎ−型ポリシリコン層（またはアモルファスシリコン層）５３２５を有する。フォトレジストマスク（図示せず）をこの積層物の上に形成し、層積層物をエッチングして、複数のレール積層物５３３３を形成する（図８８Ｂでは、分かりやすくするために、ただ１つのレール積層物５３３３を図示する。）。すべての層をパターン形成した後、マスクを除去してもよい。レール積層物５３３３内のすべての層が同じステップでパターン形成されるので、レール積層物５３３３内の層は、基板に対して垂直な方向の平面において、自己整合される。（つまり、レール積層物の側面は平坦である。）レール積層物５３３３は、ブロック５３３２の上方に配置される。レール積層物５３３３は、電極５３１７の方向とは異なる方向に延びる。好適には、レール積層物５３３３および電極５３１７は、図８８Ｂに示すように、アレイ内において垂直方向に延びる。
【０３１７】  シリコン酸化層などの絶縁層５３３１は、レール積層物５３３３の間の空間５３３５を充填するように、レール積層物５３３３の上方に積層される。そして層５３３１がＣＭＰにより平坦化される。フォトレジストマスク（図示せず）は、層５３３１の上に形成され、このマスクを用いて、平行な溝部５３３９が層５３３１においてエッチングされる。この溝部は、図８８Ｃに示すように、電極５３１７に対して平行で、レール積層物５３３３に対して垂直に延びる
【０３１８】  必要ならば、層５３３１を積層する前に、随意の側壁スペーサ（図示せず）をレール積層物５３３３の側壁上に形成する。好適には、層５３３１の材料とは異なる絶縁材料を用いて、スペーサを形成する。このスペーサは、好適には、窒化シリコンからなる。このスペーサは、溝部をエッチングするとき、積層物５３３３の側壁を保護する。スペーサは、溝部がゲートライン間の領域におけるゲートラインの上側部分をはるかに超えて延びてエッチングされないようにし、ゲートがソース／ドレインとショートしないように保護する。
【０３１９】  層５３３１および／またはフォトレジストをマスクとして用い、ｐ−型イオン（すなわち、ボロンまたはＢＦ２）を、溝部５３３９を介して、露出したｎ型半導体層５３２５内にイオン注入する。図８８Ｄに示すように、このイオン注入により、層５３２５内にｐ＋ソースおよびドレイン領域５３２７が形成される。
【０３２０】  次に、ｐ−型ポリシリコン層を層５３３１の上方および溝部５３３９内に積層する。ポリシリコン層をＣＭＰにより平坦化し、平坦化された絶縁層５３３１に埋め込まれた複数の離間したｐ＋電極５３２９を形成する。電極５３２９は、レール積層物５３３３の上方に配置され、ｐ＋ソースおよびドレイン領域５３２７と接触する。電極５３２９とソースおよびドレイン領域５３２７は、同じリソグラフィステップを用いて形成されるので、電極５３２９とソースおよびドレイン領域５３２７との間に位置合わせ不良は生じない。択一的には、溝部５３３９内にイオン注入する代わりに、拡散処理により、ソースおよびドレイン領域５３２７を形成してもよい。
【０３２１】このアレイをアニール処理して、ｎ＋電極から拡散させることにより、ｎ＋ソースおよびドレイン領域５３１５を形成し、アモルファスまたはポリシリコン半導体層５３１３および５３２５を再結晶化させる。製造プロセスにおける任意の所望する時点で、同じまたは別のアニール処理する間に、こうした拡散処理および再結晶化処理を実施することができる。
【０３２２】  必要ならば、図８７および図８８Ｄに示すように、中間絶縁層をアレイ上に形成し、その上に、ＣＭＯＳ  ＥＥＰＲＯＭデバイスの別のＴＦＴアレイを含む別の階層をモノリシックに形成する。配線金属層（好適には、アルミニウム以外の金属層）を中間絶縁層の中に形成してもよい。必要ならば、追加的な中間絶縁層およびデバイス階層を第２階層の上方に形成して、少なくともデバイス３階層を構成することができる。この実施形態の別の択一的な態様において、ゲートラインを含む第２のレール積層物は、中間絶縁層を介在させることなく、ＰＭＯＳ電極５３２９の上部の上に直接形成される。すると、ＰＭＯＳ電極５３２９は、２階層のレール積層物におけるソースおよびドレイン領域を有することになる。換言すると、中間絶縁層を介在させることなく、複数のデバイス階層を形成して、３次元のモノリシックアレイを構成することができる。この構成によれば、より少ない処理ステップで、より多くのトランジスタを提供するが、プログラムの自由度はより少ない。
【０３２３】  図８９に示すように、結果として得られたＴＦＴのＣＭＯＳアレイは、ＮＭＯＳデバイス５３１９およびＰＭＯＳデバイスのマトリックス５３２１のマトリックスである。図８９に示すアレイは、プログラムされていない状態、または書き込まれていない状態のアレイである。ゲートライン（すなわち、ワードラインの行）５３０３と、ソースおよびドレイン電極５３１７、５３２９（すなわち、ビットライン）を接続する導電性リンクを形成するために、ゲート誘電層（すなわち、電荷記憶膜または電荷記憶領域）を絶縁導通させ、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの電荷記憶領域に電荷を蓄積して、それらの閾値電圧を上げ、永久的にこれらの電荷を隔離することにより、このアレイを論理要素またはメモリデバイスとして構成することができる。ＴＦＴのＣＭＯＳ  ＥＥＰＲＯＭデバイスアレイ５３００を用いて、論理要素またはメモリアレイを形成することができる。さらに、書きこまれていない状態の同じ半導体デバイスを、アンチヒューズ、ＥＰＲＯＭ、またはＥＥＰＲＯＭとして用いることができる。
【０３２４】  本発明の好適な実施形態によれば、複数の電荷記憶デバイスと複数のアンチヒューズデバイスとを有する回路が提供される。この回路は、フィールド・プログラマブル・ゲート・アレイまたはプログラマブル論理回路を構成する。好適には、複数の電荷記憶デバイスおよび複数のアンチヒューズデバイスは、同じ型式のデバイスからなる。これにより、この回路の製造方法が簡略化される。これらのデバイスは、第１のプログラム電圧をデバイスに印加すると、その閾値電圧を高くすることによりデバイスを切断するとき、電荷記憶デバイスとして機能する。同様に、これらのデバイスは、第１の電圧より高い第２プログラム電圧をデバイスに印加したとき、アンチヒューズとして機能する。第２の電圧は、電荷記憶領域を貫通する導電性リンクを形成するのに十分な任意の電圧であってもよい。例えば、デバイス特性に依存するが、第１の電圧（すなわち電荷記憶電圧）は５ボルト未満で、導電性リンクを形成する上で十分な第２電圧は、５ないし５０ボルトである。電圧は、ドライバまたは周辺回路からデバイスに供給される。しかし、必要ならば、異なる構造を有する電荷記憶半導体デバイス、およびアンチヒューズ半導体デバイスを提供することもできる。
【０３２５】  なお、導電性リンクが電荷記憶領域を貫通するように形成されるとき、アンチヒューズデバイスとして機能する任意の電荷記憶デバイスが本発明の範疇に含まれることに留意されたい。つまり、半導体活性領域、半導体活性領域に隣接する電荷記憶領域、第１および第２の電極を備え、第１のプログラム電圧が第１および第２の電極の間に印加されたとき電荷記憶領域に電荷が蓄積され、第１および第２の電極の間の導電性経路を形成するように、導電性リンクが電荷記憶領域を貫通して形成される任意のデバイスが、本発明の範疇内に含まれる。したがって、アンチヒューズデバイスとして利用できる電荷記憶デバイスは、レール積層物のＴＦＴ  ＥＥＰＲＯＭに限定されない。こうした電荷記憶デバイスとして、柱状または自動位置合わせされたＴＦＴ  ＥＥＰＲＯＭと、先の実施形態の電荷記憶領域を含むダイオードと、さらに単結晶半導体基板内に形成されたＥＰＲＯＭおよびＥＥＰＲＯＭとが包含される。
【０３２６】  図８９に示す４×４のセルアレイ回路がどのようにしてインバータ５４５３としてプログラムできるかを示す。まずゲートライン（すなわち、ワードライン）５３４５とビットライン５３４７の間に高電圧を印加する。この高電圧を用いて、出力電圧Ｖｏｕｔを供給する。これにより、ライン５３４５および５３４７と電気的に接続されるように、導電性アンチヒューズリンク５３４８が形成される。そしてドライバ回路は、ＮＭＯＳトランジスタ５３５５およびＰＭＯＳトランジスタ５３５７以外のすべてのトランジスタ５３５０にプログラム電圧を供給し、切断するために必要な閾値電圧を大きくする。ＮＭＯＳトランジスタ５３５５およびＰＭＯＳトランジスタ５３５７がインバータを構成する。高電圧Ｖｉｎ’がゲートライン５３４９に印加された場合、低電圧Ｖｏｕｔ’が読み出される。逆も成り立つ。電圧ＶＳＳ（すなわち、グランド）およびＶＤＤ（すなわち、供給電源電圧）が、トランジスタ５３５５および５３５７に接続されるビットライン５３５１および５３５３に供給される。
【０３２７】  図９１は、図８９に示す４×４のセルアレイ回路がどのようにして２つの入力ＮＡＮＤゲート５３６０としてプログラムできるかを示す。まずゲートライン（すなわち、ワードライン）５３４５とビットライン５３４７の間に高電圧を印加する。この高電圧を用いて、出力電圧Ｖｏｕｔを供給する。これにより、ライン５３４５および５３４７と電気的に接続されるように、導電性アンチヒューズリンク５３４８が形成される。そしてドライバ回路は、ＰＭＯＳトランジスタ５３６１および５３６５と、ＮＭＯＳトランジスタ５３６３および５３６５以外のすべてのトランジスタ５３５０にプログラム電圧を供給する。トランジスタ５３６１、５３６３、５３６５、および５３６７はＮＡＮＤゲートを構成する。入力電圧Ｖｉｎ１およびＶｉｎ２がゲートライン５３６９および５３７１に印加される。ＣＭＯＳ５３６１／５３６３がゲートライン５３６９に接続され、トランジスタ５３６５および５３６７がゲートライン５３７１に接続される。電圧ＶＳＳおよび電圧ＶＤＤがビットライン５３７３および５３７５に供給される。ＮＭＯＳ５３６７はビットラインに接続され、ＰＭＯＳ５３６１および５３６５はビットライン５３７３に接続される。出力電圧は、書き込みアンチヒューズ５３４８により接続されるライン５３４５または５３４７から読み出される。
【０３２８】  図９２は、図８９に示す５×６のセルアレイ回路を、どのようにして静的ランダムアクセスメモリ（ＳＲＡＭ）５３８０としてプログラムできるかを示す。まずゲートライン（すなわち、ワードライン）５３８１および５３８３と、ビットライン５３８５、５３８７、および５３８８の間に高電圧を印加する。これにより、ライン５３８１をライン５３８５および５３８６と電気的に接続されるように、導電性アンチヒューズリンク５３４８が形成される。そしてドライバ回路は、トランジスタ５３８９、５３９０、５３９１、５３９２、５３９３、および５３９４以外のすべてのトランジスタ５３５０にプログラム電圧を供給して、これらを切断するために必要な閾値電圧を高くする。トランジスタ５３８９および５３９０は、ＳＲＡＭアクセストランジスタであり、トランジスタ５３９１、５３９２、５３９３、および５３９４は、相互連結インバータである。このセルは、ワードライン５３９５に正の電圧を印加することによりアクセスされる。データは、ビットライン５３９６および５３９７に形成きれるＢＬおよびＢＬ−ｂａｒの上に入力され、これらから読み出される。ＶＳＳおよびＶＤＤがそれぞれビットライン５３９８および５３９９に供給される。
【０３２９】  図８９ないし図９１は、プログラム可能なさまざまな具体的構成を図示している。なお、例えば、ＮＯＲゲートなどの他の任意の好適な論理デバイスまたはメモリデバイスを、上述の方法を用いてプログラムできることに留意されたい。すべての論理機能は、ＮＡＮＤゲートなどの基本的要素により実現できるので、任意の論理回路をこのアレイの形式にプログラムすることができる。さらに必要ならば、論理デバイスおよびメモリデバイスを同じ回路内にプログラムすることができる。論理デバイスに関して、一般に、論理ブロックのサイズは、セル領域の（ｘ＋１）２倍であって、（ｘ）は論理ゲートに対する入力数である。セル領域を４Ｆ２と同程度に小さくすることができるので、このときＦは最小フィーチャサイズ（ピッチの半分）である。例えば、Ｆ＝０．２５ミクロンであるとき、ロジックゲート当たりの最小領域は、２入力ＮＡＮＤゲートまたはＮＯＲゲートに関して、４（Ｆ（ｘ＋１））２、または２．２５ミクロン四方となる。好適には、論理ゲート当たりの領域は、４（Ｆ（ｘ＋１））２ないし５（Ｆ（ｘ＋１））２である。このサイズは、ブロックの各端部上の「絶縁」列および行を有し、次のブロックと共有する。
【０３３０】VI.  金属誘導結晶化
本発明の好適な実施形態は、基板上に構成された不揮発性の薄膜トランジスタ（ＴＦＴ）のメモリデバイスまたは論理デバイスに関する。このデバイスは、ソース領域、ドレイン領域、および遷移金属誘導による水平方向の結晶化（ＭＩＬＣ）プロセスを用いて結晶化された、積層または成膜アモルファスシリコンまたはポリシリコンからなるチャンネル領域を有する。２次元、または好適には、それ以上３次元の多数回プログラム可能な（ＭＴＰ）不揮発性メモリまたはロジックは、こうした薄膜トランジスタメモリデバイスから構成される。
【０３３１】  本実施形態の第１の態様において、アモルファスシリコン（ａ−Ｓｉ）またはポリシリコンなどの積層薄膜シリコンとして形成されるチャンネルを有するＴＦＴによる不揮発性メモリセルまたはロジックセルの動作特性を向上させることが必要である。これは、ａ−Ｓｉまたはポリシリコンの粒子サイズを大きくして、単結晶性シリコンと近似できるとき、実現できる。
【０３３２】  これまで、数多くの方法により、ａ−Ｓｉの結晶化が実現されてきた。第１のアプローチによれば、ａ−Ｓｉを部分的に再結晶化させて、約６００℃で数十時間のアニールステップにより、他結晶性シリコンが形成された。この材料で形成されるデバイスは、より低い動作特性を有し、製造するために比較的に長い時間を要するので、このアプローチは好ましくない。したがって、遷移金属またはゲルマニウムの触媒を用いて、シード領域における水平方向の再結晶化を誘導することにより、結晶性を改善できる。
【０３３３】  残念ながら、このように構成されたトランジスタからなる殆どのデバイスは、（単結晶性シリコンに比べて）比較的に粗悪な動作特性を有し、数百ｍＶ／ｄｅｃオーダの閾値以下の傾斜値と、数十μＡ／μｍオーダのidsatを示す。金属誘導水平方向結晶化（ＭＩＬＣ：metal-induced lateral crystallization）処理により、約４００℃内し約７００℃の温度で、数μｍ／時間以上の水平方向の結晶成長が実現される。数百ミクロンのシリコン結晶にさらに拡大させるために、比較的に短い時間の高い温度アニールステップで、例えば、９００℃で３０分間のアニールステップを追加して、複数階層のａ−Ｓｉ（または別の半導体材料）を同時に結晶化させる。アニール時間を適当に調整すると、約７５０℃内し約９７５℃の結晶化温度範囲で満足できる結果が得られる。高温で短期間のアニールステップは、これにより実現されるデバイスの拡散領域を飽和させることなく、低温アニールステップと同様、複数階層のデバイスに対して１度に適用することができる。
【０３３４】  積層されたａ−Ｓｉ層を再結晶化させるための本発明の特別の実施形態による方法の具体例について説明し、図９３ないし図９５で図示する。当業者ならば理解されるように、ここで説明されるプロセスに対する日常的な数多くの修正を加えることが可能で、ここで開示される発明の概念に影響を与えるものではない。
【０３３５】  ここで図９３ないし図９５を参照すると、積層（または成膜）されたａ−Ｓｉ層を再結晶化させるための製造方法のプロセスフローチャートが図９３に図示されている。図９４Ａないし９４Ｈは、図９３のプロセスに従って用意されたシリコンウェーハの垂直方向の断面図である。図９５は、標準的なシリコンウェーハの上方の埋め込み酸化層の上方に積層されたａ−Ｓｉ層内のシードウィンドウを介した、金属誘導水平方向結晶化（ＭＩＬＣ）処理の効果を図示する。
【０３３６】  プロセス５４０８の第１ステップ５４０６において（図９４Ａ）、標準的なシリコンウェーハ基板の上に厚い（例えば、３０００Å）酸化層５４１０を成膜（または積層）して、埋め込み酸化層を形成する。次のステップ５４１４において、埋め込み酸化層５４１０の上に、薄い（例えば、１０００Å）のアモルファスシリコン（ａ−Ｓｉ）層５４１６を積層する。これは、例えば、５５０℃の温度で、シリコンソースとしてＳｉＨ４を用い、７０ＳＣＣＭの流速で、３００ｍＴｏｒｒの圧力で、低圧化学気相蒸着法（ＬＰＣＶＤ）により実現される。択一的には、層５４１６はポリシリコン層で構成されてもよい。次のステップ５４１８において、（例えば、３０００Åの）犠牲低温酸化層（ＬＴＯ）５４２０を積層する。ステップ５４１９において、マスク５４２２を用いて、これをパターン形成し、エッチングして遷移金属シードウィンドウ５４２４を露出させる。これらのシートウィンドウは、図９５に示すような幅が約２μｍのスロットであってもよい。マスク５２４４を除去してもよい。
【０３３７】  次のステップ５４２６において、ＬＴＯ層５４２０の上に（例えば、１００ÅのＮｉ（ニッケル）の）遷移金属層５４２８を積層する。Ｎｉが現在のところ好適ではあるが、他の遷移金属も用いることができる。Ｎｉほど好適ではないが、利用できる他の遷移金属は、Ｆｅ（鉄）、Ｃｏ（コバルト）、Ｒｕ（ルテニウム）、Ｒｈ（ロジウム）、Ｐｄ（パラジウム）、Ｏｓ（オスミウム）、Ｉｒ（イリジウム）、Ｐｔ（プラチナ）、Ｃｕ（銅）、およびＡｕ（金）である。必要ならば、ゲルマニウムも利用できる。イオン注入、または当業者に広く知られた他のメカニズムにより、遷移金属がシードウィンドウ内に導入される。
【０３３８】  次のステップ５４３０において、最初の水平方向結晶化のためにアニール処理される。このステップは、図９４Ｆに示すように、所定の範囲にある温度および時間で実現される。例えば、Ｎ２雰囲気中、５６０℃で２０時間で実現される。より低い温度は、より長いアニール時間を要す。より高い温度は、より短いアニール時間を要す。当業者ならば理解されるように、これは生産量を検討する上で最適化される。所定のデバイスに対して十分で、数十μｍのシリコン粒子サイズを提供するように結晶化される。さらに良好な特性、および数百μｍの粒子サイズを必要とする他のデバイスは、以下説明する高温アニールステップを要する。
【０３３９】  次のステップ５４３２において、残存する遷移金属層５４２８を除去する。これは、７０℃のＨ２ＳＯ４：Ｈ２Ｏ２（４：１）を用いて実現される。そしてステップ５４３４において、ＨＦを用いて、ＬＴＯ層５４２０を除去する。
【０３４０】  最後に、（必要ならば）高温アニールステップ５４３６（例えば、Ｎ２雰囲気中、９００℃で３０分間）を実施して、さらに大きな粒子（１００μｍ以上の大きさ）のシリコン結晶を形成するために、結晶化されたａ−Ｓｉを部分的にさらに結晶化させる。このステップにより、結晶化されたａ−Ｓｉ層（つまり、大きな粒子のポリシリコン層）に、従来式のＳＯＩ（シリコンオンインシュレータ）ＣＭＯＳ技術と同様の動作特性を与える。ここで用いた遷移金属結晶化半導体材料は、結晶化を促進するために用いられた微少検出可能量の遷移金属を含むことに留意されたい。通常の半導体処理において、微少量の遷移金属（通常、Ｆｅ、Ｎｉ）は、（通常はステンレススチールを含む）半導体製造装置の構造体から漏れ出して、ＴＦＴチャンネルを形成するときに、半導体膜内に埋もれてしまう。運営、こうした遷移金属は、約１０１４原子数／ｃｃ未満のレベルで存在する。しかし、遷移金属結晶化ステップにおいては、約１０１４原子数／ｃｃより大きく、約１０１８原子数／ｃｃまでの微少量の遷移金属が、処理後、結晶化された半導体材料内に残存する。不純物の勾配を形成したい場合、一般に、これは不純物の問題とはならないが、例えば、Ｐ（リン）のゲッタリング材料が、ＴＦＴのソースおよび／またはドレイン領域に形成して、各ソースおよび／またはドレイン領域におけるこうした不純物の濃度を上げることにより、チャンネル領域におけるこうした不純物の濃度を下げることができる。シードウィンドウ５４２４の領域においてデバイスを形成することは、遷移金属不純物が過剰に多いので、避ける必要がある。
【０３４１】  上述の金属誘導結晶化方法を用いて、上述の任意のデバイス半導体活性層を再結晶化させることができる。つまり、柱状ＴＦＴ、自己整合されたＴＦＴ、レール積層物ＴＦＴ、およびさまざまな構造物のダイオード（すなわち、１つまたはそれ以上のｐｎ接合部を含む半導体活性領域）を、再結晶化されたａ−Ｓｉまたはポリシリコン内に構成できる。
【０３４２】VII.  再結晶化
これまで説明したさまざまな実施形態において、金属シリサイド層は、ポリシリコンのワードラインまたはビットラインなどのシリコン層と接触するように形成された。シリコン層と接触するチタンシリサイドを形成する１つの好適な方法において、シリコンキャップとＴｉＮ層を用いた。チタンシリサイド層は、ドープされないアモルファスシリコンのキャップ層上に形成される。このキャップ層は、１０１９ｃｍ−３を超える濃度、例えば、１０１９ｃｍ−３ないし１０２１ｃｍ−３の濃度でドープされたポリシリコンまたはアモルファスシリコンなどの高濃度で不純物ドープされたシリコン層で構成される。このキャップ層は、好適には、ｐ＋ポリシリコン層またはｎ＋ポリシリコン層の上に積層される。ｎ＋アモルファスシリコンは、後のアニールステップの間に、ｎ＋ポリシリコン層に再結晶化スることができる。
【０３４３】  チタンシリサイド（ＴｉＳｉ２）の形成方法は、以下のステップを有する。高濃度に不純物ドープされたポリシリコン層が積層される。例えば、不純物濃度が５×１０２０ｃｍ−３となるまで、ｐ＋ポリシリコン層にボロンがドープされ、約１４００Åの膜厚を有する。ドープされないアモルファスシリコンからなるキャップ層が、ｐ＋ポリシリコン層の上に積層される。キャップ層は、例えば、６００Åの膜厚を有していてもよい。チタニウム層は、キャップ層の上に積層される。チタニウム層は、例えば、２５０Åの膜厚を有していてもよい。窒化チタニウム層がチタニウム層の上に積層される。窒化チタニウム層は、例えば、１００Åの膜厚を有していてもよい。必要に応じて、他の膜厚を用いることもできる。
【０３４４】  これらの層を６５０℃未満の温度で５分未満の間アニール処理し、キャップ層のチタニウムとシリコンを反応させ、Ｃ４９相のＴｉＳｉ２層を形成する。アニール処理は、例えば、６００℃の温度１分間で実施できる。必要ならば、ｐ＋ポリシリコン層が積層物の上に積層され、積層物は、ワードラインまたはビットラインなどの薄い「ワイヤ」または「レール」にエッチングされる。ワイヤまたはレールは、０．２５ｍｍ未満の幅を有していてもよい。チタンシリサイドは、（６５０℃以上の）高温アニールにより、Ｃ４９相からＣ５４相へ変換することができる。ワイヤまたはレールをパターン形成す前または後に、例えば、８００℃で１分間のアニール処理を実施することができる。Ｓｉ／Ｔｉ／ＴｉＮの膜積層物のそれぞれを６５０℃未満でアニール処理することにより、ドーパントの拡散および熱的グルービングを最小限に抑える。複数膜による積層物はね積層した後、続けてエッチングすることができる。
【０３４５】  本発明に関するこれまでの開示内容は、図示し、説明するために提示されたものである。これで本発明のすべてが開示されたわけではなく、本発明を開示されたままの形態に限定する意図はなく、上述の教示内容に照らして、数多くの変形例および変更例が可能であり、本発明の実施より想到される。図面および明細書は、本発明の原理および実際的な応用を説明するために選択された。図面は、必ずしも実寸大ではなく、概略的なブロック形式でアレイを図示している。本発明の範疇は、添付されたクレームおよびその均等物に限定されると意図されている。
【図面の簡単な説明】
【図１Ａ】  図１Ａは、本発明の実施形態による柱状メモリを示す。
【図１Ｂ】  図１Ｂは、本発明の実施形態による、柱状物を包囲する単一の電荷記憶媒体および単一の制御ゲートを有する柱状メモリを上から見た図である。
【図１Ｃ】  図１Ｃは、本発明の実施形態による、複数の電荷記憶媒体および複数の制御ゲートを有する柱状メモリを上から見た図である。
【図２】  図２は、本発明の実施形態による柱状メモリを示す。
【図３Ａ】  図３Ａは、本発明の実施形態による柱状メモリデバイスの超薄膜チャンネルのメモリデバイス、およびその製造方法を示す。
【図３Ｂ】  図３Ｂは、本発明の実施形態による柱状メモリデバイスの超薄膜チャンネルのメモリデバイス、およびその製造方法を示す。
【図３Ｃ】  図３Ｃは、本発明の実施形態による柱状メモリデバイスの超薄膜チャンネルのメモリデバイス、およびその製造方法を示す。
【図３Ｄ】  図３Ｄは、本発明の実施形態による柱状メモリデバイスの超薄膜チャンネルのメモリデバイス、およびその製造方法を示す。
【図４】  図４は、本発明の実施形態によるショットキコンタクトを有する柱状メモリを示す。
【図５】  図５は、本発明の実施形態によるゲートダイオードの柱状メモリを示す。
【図６】  図６は、本発明の実施形態によるナノ結晶性フローティングゲートを有する柱状メモリを示す。
【図７】  図７は、本発明の実施形態による電荷捕獲誘電体を有する柱状メモリを示す。
【図８Ａ】  図８Ａは、明示的な柱状物形成プロセスを用いて柱状物を形成する方法を示す。
【図８Ｂ】  図８Ｂは、明示的な柱状物形成プロセスを用いて柱状物を形成する方法を示す。
【図９Ａ】  図９Ａは、交差エッチング技術を用いて柱状物を形成する方法を示す。
【図９Ｂ】  図９Ｂは、交差エッチング技術を用いて柱状物を形成する方法を示す。
【図１０Ａ】  図１０Ａは、本発明の実施形態による柱状メモリデバイスを、「スペーサエッチ」技術を用いて形成する方法を示す。
【図１０Ｂ】  図１０Ｂは、本発明の実施形態による柱状メモリデバイスを、「スペーサエッチ」技術を用いて形成する方法を示す。
【図１０Ｃ】  図１０Ｃは、本発明の実施形態による柱状メモリデバイスを、「スペーサエッチ」技術を用いて形成する方法を示す。
【図１０Ｄ】  図１０Ｄは、本発明の実施形態による柱状メモリデバイスを、「スペーサエッチ」技術を用いて形成する方法を示す。
【図１０Ｅ】  図１０Ｅは、本発明の実施形態による柱状メモリデバイスを、「スペーサエッチ」技術を用いて形成する方法を示す。
【図１１Ａ】  図１１Ａは、隣接する柱状メモリの間に共通制御ゲートを形成する方法と、隣接する柱状物の間で絶縁される制御ゲートを示す。
【図１１Ｂ】  図１１Ｂは、隣接する柱状メモリの間に共通制御ゲートを形成する方法と、隣接する柱状物の間で絶縁される制御ゲートを示す。
【図１１Ｃ】  図１１Ｃは、隣接する柱状メモリの間に共通制御ゲートを形成する方法と、隣接する柱状物の間で絶縁される制御ゲートを示す。
【図１２Ａ】  図１２Ａは、２階層以上の柱状メモリの間に、共通する連続膜の制御ゲートを形成する方法を示す。
【図１２Ｂ】  図１２Ｂは、２階層以上の柱状メモリの間に、共通する連続膜の制御ゲートを形成する方法を示す。
【図１３Ａ】  図１３Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１３Ｂ】  図１３Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１４Ａ】  図１４Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１４Ｂ】  図１４Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１５Ａ】  図１５Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１５Ｂ】  図１５Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１６Ａ】  図１６Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１６Ｂ】  図１６Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１７Ａ】  図１７Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１７Ｂ】  図１７Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１８Ａ】  図１８Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１８Ｂ】  図１８Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１９Ａ】  図１９Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図１９Ｂ】  図１９Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２０Ａ】  図２０Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２０Ｂ】  図２０Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２１Ａ】  図２１Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２２Ａ】  図２２Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２２Ｂ】  図２２Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２３Ａ】  図２３Ａは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２３Ｂ】  図２３Ｂは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２３Ｃ】  図２３Ｃは、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２４】  図２４は、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２５】  図２５は、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２６】  図２６は、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２７】  図２７は、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２８】  図２８は、本発明の実施形態による複数階層を有する柱状メモリを製造する方法を示す。
【図２９Ａ】  図２９Ａは、本発明の実施形態によるメモリセルを示す。
【図２９Ｂ】  図２９Ｂは、図２９Ａのセル特性を示すグラフである。
【図３０】  図３０は、本発明の実施形態により形成された２端子セルの断面図である。
【図３１】  図３１は、本発明の実施形態により形成された３端子セルの断面図である。
【図３２】  図３２は、本発明の実施形態により形成されたレール積層物を有する３次元メモリアレイの垂直断面図である。
【図３３】  図３３は、本発明の実施形態による、基板の上方に柱状物として形成されたセルの斜視図である。
【図３４】  図３４は、別の実施形態による、柱状物として形成されたセルを示す。
【図３５】  図３５は、３次元のデバイスアレイの概略図である。
【図３６】  図３６は、３次元のデバイスアレイの概略図である。
【図３７】  図３７は、本発明の実施形態による方法を用いて、ＯＮＯ誘電層、第１のゲート電極、保護酸化層、および障壁窒化層が積層された後のウェーハの側方断面図である。
【図３８】  図３８は、ビットラインがパターン形成され、ソース／ドレインがイオン注入された後のメモリアレイの側方断面図である。
【図３９】  図３９は、珪化プロセス後のアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図４０】  図４０は、酸化層を充填し、平坦化した後のアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図４１】  図４１は、障壁層が除去された後のアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図４２】  図４２は、ワードラインの形成中のアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図４３】  図４３は、ワードラインの形成後の、図４２のＡ−Ａ線から見たアレイの側方断面図である。この断面は、ビットラインと垂直方向にあり、ビットラインを貫通する。
【図４４】  図４４は、ワードラインの形成後の、図４２のＢ−Ｂ線から見たアレイの側方断面図である。この断面は、ビットラインと垂直方向にあり、トランジスタチャンネルを貫通する。
【図４５】  図４５は、酸化層で充填し、平坦化した後の第２の実施形態によるアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図４６】  図４６は、ワードライン形成後の第２の好適な実施形態によるアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図４７】  図４７は、ワードライン形成後の好適な実施形態によるアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図４８Ａ】  図４８Ａは、好適な実施形態によるＴＦＴアレイの択一的な製造方法を示す。
【図４８Ｂ】  図４８Ｂは、好適な実施形態によるＴＦＴアレイの択一的な製造方法を示す。
【図４８Ｃ】  図４８Ｃは、好適な実施形態によるＴＦＴアレイの択一的な製造方法を示す。
【図４９Ａ】  図４９Ａは、好適な実施形態によるＴＦＴアレイの択一的な製造方法を示す。
【図４９Ｂ】  図４９Ｂは、好適な実施形態によるＴＦＴアレイの択一的な製造方法を示す。
【図４９Ｃ】  図４９Ｃは、好適な実施形態によるＴＦＴアレイの択一的な製造方法を示す。
【図５０】  図５０は、ワードライン形成後の好適な実施形態による好適な態様のアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図５１】  図５１は、ワードライン形成後の好適な実施形態による好適な態様のアレイの側方断面図である。この断面は、ビットラインと垂直方向にある。
【図５２】  図５２は、好適な実施形態による３次元アレイの３次元斜視図である。
【図５３】  図５３は、同じ階層にあるワードラインコンタクト導電体、およびビットラインコンタクト導電体の側方断面図である。次の階層のコンタクトのために、開口部が形成されている。
【図５４】  図５４は、第（Ｎ＋１）階層のワードラインコンタクト導電体、および第Ｎ階層のビットラインコンタクト導電体の側方断面図である。次の階層のコンタクトのために、ランドパッドが第（Ｎ＋１）階層の導電体内に形成されている。
【図５５】  図５５は、好適な実施形態によるアレイの製造方法を示す側方断面図である。この断面は、ビットラインと垂直方向にある。
【図５６】  図５６は、好適な実施形態によるアレイの製造方法を示す側方断面図である。この断面は、ビットラインと垂直方向にある。
【図５７】  図５７は、好適な実施形態によるアレイの製造方法を示す側方断面図である。この断面は、ビットラインと垂直方向にある。
【図５８】  図５８は、好適な実施形態によるアレイの製造方法を示す側方断面図である。この断面は、ビットラインと垂直方向にある。
【図５９】  図５９は、好適な実施形態によるアレイの製造方法を示す側方断面図である。この断面は、ビットラインと垂直方向にある。
【図６０】  図６０は、好適な実施形態によるアレイの製造方法を示す側方断面図である。この断面は、ビットラインと垂直方向にある。
【図６１】  図６１は、好適な実施形態によるアレイの製造方法を示す側方断面図である。この断面は、ビットラインと垂直方向にある。
【図６２】  図６２は、本発明の好適な実施形態による、結晶化ウィンドウを形成した後のアレイの上面図である。
【図６３】  図６３は、図６２のＡ−Ａ線から見た側方断面図である。この断面は、ビットラインと垂直方向にある。
【図６４】  図６４は、図６２のＢ−Ｂ線から見た側方断面図である。この断面は、ビットラインと平行方向にある。
【図６５】  図６５は、本発明の好適な実施形態による、活性層を結晶化した後のアレイの平面図である。
【図６６】  図６６は、本発明の特定の実施形態による２次元メモリアレイの正面斜視図である。
【図６７】  図６７は、本発明の特定の実施形態による２次元メモリアレイの垂直断面図である。
【図６８】  図６８は、本発明の特定の実施形態によるメモリアレイの平面図である。
【図６９】  図６９は、本発明の特定の実施形態による３次元メモリアレイの垂直断面図である。
【図７０】  図７０は、本発明の特定の実施形態による２次元メモリアレイの垂直断面図である。
【図７１】  図７１は、本発明の特定の実施形態による３次元メモリアレイの垂直断面図である。
【図７２】  図７２は、本発明の特定の実施形態によるメモリアレイの垂直断面図である。
【図７３】  図７３は、本発明の特定の実施形態による３次元メモリアレイの垂直断面図である。
【図７４】  図７４は、本発明の特定の実施形態による、メモリセルをプログラムするための方法を示す。
【図７５】  図７５は、本発明の特定の実施形態による、メモリセルをプログラムするための方法を示す。
【図７６】  図７６は、本発明の特定の実施形態によるメモリセルの製造方法を示す。
【図７７】  図７７は、誘電積層物上のＳＯＮＯＳを示す断面図である。
【図７８】  図７８は、ナノ結晶性電荷記憶媒体を示す断面図である。
【図７９】  図７９は、水平方向の導電性を改善するために、耐熱性の金属シリサイドが内部に形成されたドープされたシリコンからなるビットラインの断面図である。
【図８０】  図８０は、本発明の特定の実施形態による基板の断面図である。
【図８１Ａ】  図８１Ａは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８１Ｂ】  図８１Ｂは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８１Ｃ】  図８１Ｃは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８１Ｄ】  図８１Ｄは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８１Ｅ】  図８１Ｅは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８１Ｆ】  図８１Ｆは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８１Ｇ】  図８１Ｇは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８１Ｈ】  図８１Ｈは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ａ】  図８２Ａは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ｂ】  図８２Ｂは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ｃ】  図８２Ｃは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ｄ】  図８２Ｄは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ｅ】  図８２Ｅは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ｆ】  図８２Ｆは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ｇ】  図８２Ｇは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ｈ】  図８２Ｈは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８２Ｉ】  図８２Ｉは、本発明の特定の実施形態によるメモリアレイの製造方法のステップを示す。
【図８３】  図８３は、本発明の特定の実施形態によるフラッシュメモリアレイを示す。
【図８４】  図８４は、本発明の特定の実施形態によるフラッシュメモリアレイを示す。
【図８５】  図８５は、本発明の特定の実施形態によるフラッシュメモリアレイを示す。
【図８６Ａ】  図８６Ａは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｂ】  図８６Ｂは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｃ】  図８６Ｃは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｄ】  図８６Ｄは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｅ】  図８６Ｅは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｆ】  図８６Ｆは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｇ】  図８６Ｇは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｈ】  図８６Ｈは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｉ】  図８６Ｉは、図８３ないし図８５のアレイの製造方法を示す。
【図８６Ｊ】  図８６Ｊは、図８３ないし図８５のアレイの製造方法を示す。
【図８７】  図８７は、本発明の好適な実施形態によるＣＭＯＳアレイを示す。
【図８８Ａ】  図８８Ａは、図８７に示すＣＭＯＳアレイの製造方法を示す。
【図８８Ｂ】  図８８Ｂは、図８７に示すＣＭＯＳアレイの製造方法を示す。
【図８８Ｃ】  図８８Ｃは、図８７に示すＣＭＯＳアレイの製造方法を示す。
【図８８Ｄ】  図８８Ｄは、図８７に示すＣＭＯＳアレイの製造方法を示す。
【図８９】  図８９は、図８７に示すＣＭＯＳアレイを用いた論理回路およびメモリ回路を示す。
【図９０】  図９０は、図８７に示すＣＭＯＳアレイを用いた論理回路およびメモリ回路を示す。
【図９１】  図９１は、図８７に示すＣＭＯＳアレイを用いた論理回路およびメモリ回路を示す。
【図９２】  図９２は、図８７に示すＣＭＯＳアレイを用いた論理回路およびメモリ回路を示す。
【図９３】  図９３は、本発明の特定の実施形態による、不揮発性ＴＦＴメモリデバイスに用いられる結晶化アモルファスシリコン層の製造方法を示すフローチャートである。
【図９４Ａ】  図９４Ａは、図９３に示す製造方法におけるステップを示す垂直断面図である。
【図９４Ｂ】  図９４Ｂは、図９３に示す製造方法におけるステップを示す垂直断面図である。
【図９４Ｃ】  図９４Ｃは、図９３に示す製造方法におけるステップを示す垂直断面図である。
【図９４Ｄ】  図９４Ｄは、図９３に示す製造方法におけるステップを示す垂直断面図である。
【図９４Ｅ】  図９４Ｅは、図９３に示す製造方法におけるステップを示す垂直断面図である。
【図９４Ｆ】  図９４Ｆは、図９３に示す製造方法におけるステップを示す垂直断面図である。
【図９４Ｇ】  図９４Ｇは、図９３に示す製造方法におけるステップを示す垂直断面図である。
【図９４Ｈ】  図９４Ｈは、図９３に示す製造方法におけるステップを示す垂直断面図である。
【図９５】  図９５は、図９３に示す製造方法を処理した後、シリコンウェーハの一部の平面図である。
【図９６】  図９６は、先行技術によるデバイスを示す図である。
【図９７】  図９７は、先行技術によるデバイスを示す図である。
【図９８】  図９８は、先行技術によるデバイスを示す図である。
【図９９】  図９９は、先行技術によるデバイスを示す図である。
【図１００】  図１００は、先行技術によるデバイスを示す図である。
【図１０１】  図１０１は、先行技術によるデバイスを示す図である。
【符号の説明】１００．３端子不揮発性積層可能柱状メモリデバイス
１０１．単結晶基板
１０２．第１のコンタクト領域
１０３．第１の入力／出力導電体（ソース／ドレイン導電体）
１０４．半導体本体部
１０６．第２のコンタクト領域
１０８．柱状物
１１０．電荷記憶媒体
１１２．制御ゲート
１１６．第２の入力／出力導電体（ソース／ドレイン導電体）
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８Ａ】
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【図４８Ｂ】
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【図４８Ｃ】
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【図４９Ａ】
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【図４９Ｂ】
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【図４９Ｃ】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１Ａ】
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【図８１Ｂ】
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【図８１Ｃ】
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【図８１Ｄ】
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【図８１Ｅ】
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【図８１Ｆ】
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【図８１Ｇ】
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【図８１Ｈ】
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【図８２Ａ】
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【図８２Ｂ】
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【図８２Ｃ】
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【図８２Ｅ】
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【図８２Ｆ】
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【図８２Ｇ】
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【図８２Ｈ】
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【図８２Ｉ】
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【図８３Ａ】
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【図８３Ｂ】
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【図８４】
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【図８５】
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【図８６Ａ】
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【図８６Ｂ】
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【図８６Ｃ】
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【図８６Ｄ】
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【図８６Ｅ】
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【図８６Ｆ】
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【図８６Ｈ】
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【図８６Ｉ】
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【図８６Ｊ】
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【図８７】
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【図８８Ａ】
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【図８８Ｂ】
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【図８８Ｃ】
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【図８８Ｄ】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４Ａ】
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【図９４Ｂ】
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【図９４Ｃ】
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【図９４Ｄ】
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【図９４Ｅ】
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【図９４Ｆ】
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【図９４Ｇ】
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【図９４Ｈ】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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