(57)【特許請求の範囲】
【請求項１】
バルク基板；
前記バルク基板と直接接触して、かつ、前記バルク基板から延びるフィン構造；
前記フィン構造の上部に形成される酸化物層；
前記フィン構造の上部に形成される半導体本体；
を有し、
前記酸化物層は、前記フィン構造の一部のみを消費する熱酸化プロセスによって形成される、
素子。
【請求項２】
前記フィン構造はシリコンを有し、
前記バルク基板はシリコンを有し、
前記半導体本体はシリコンを有し、かつ、
前記酸化物層は二酸化シリコンを有する、
請求項１に記載の素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバルク基板上に作製される分離トライゲートトランジスタに関する。
【背景技術】
【０００２】
集積回路デバイスの製造では、デバイス寸法が縮小していることで、たとえばトライゲートトランジスタのようなマルチゲートトランジスタが普及してきている。従来のプロセスでは、トライゲートトランジスタは一般にバルクシリコン基板又はシリコン・オン・インシュレータ上に作製される。低コストでかつ複雑ではないトライゲート作製プロセスが可能であるというからバルクシリコンが好まれる場合があるし、トライゲートトランジスタの短チャネル挙動が改善されるという理由からシリコン・オン・インシュレータ基板が好まれる場合もある。
【０００３】
バルクシリコン基板上では、トライゲートトランジスタの作製プロセスは通常、金属ゲート電極の底部をソース及びドレイン拡張部チップとトランジスタ本体（つまり「フィン(fin)」）の底部で位置合わせする際に問題に直面する。トライゲートトランジスタがバルク基板上に形成されるとき、最適なゲート制御及び短チャネル効果の減少のために適切な位置合わせが必要となる。たとえばソース及びドレイン拡張チップが金属ゲート電極よりも深い場合には、パンチスルーが生じる恐れがある。あるいはその代わりに金属ゲート電極がソース及びドレイン拡張チップよりも深い場合には、意図しないゲートキャップ寄生が結果として生じる恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従ってバルク基板によって供される作製の容易さとシリコン・オン・インシュレータ基板によって供される短チャネル効果の改善とを併せ持つトライゲートトランジスタプロセスが必要である。
【課題を解決するための手段】
【０００５】
バルク基板上に作製された分離トライゲート半導体本体の作製方法は、バルク基板をパターニングしてフィン構造を作製する工程、前記フィン構造の周囲に絶縁材料を堆積する工程、前記絶縁材料をリセス処理して、前記分離トライゲート半導体本体に用いられる前記フィン構造の一部を曝露する工程、前記フィン構造の曝露された部分の全体にわたって窒化物キャップを堆積して、前記フィン構造の曝露された部分を保護する工程、及び、熱酸化処理を実行して前記窒化物キャップの下に位置する前記フィン構造を保護されていない部分を酸化する工程を有する。前記フィンの酸化した部分は、前記窒化物キャップによって保護される前記半導体本体を分離させる。前記窒化物キャップは除去されて良い。前記熱酸化処理は、前記基板を約900℃乃至約1100℃の温度で約0.5時間乃至約3時間アニーリングする工程を有して良い。
【図面の簡単な説明】
【０００６】
【図１】従来技術に係るトライゲートトランジスタを図示している。
【図２】本発明の実施例による分離半導体本体の作製方法である。
【図３】図2のプロセスが実行されるときに形成される構造を図示している。
【図４】図2のプロセスが実行されるときに形成される構造を図示している。
【図５】図2のプロセスが実行されるときに形成される構造を図示している。
【図６】図2のプロセスが実行されるときに形成される構造を図示している。
【図７】図2のプロセスが実行されるときに形成される構造を図示している。
【図８】図2のプロセスが実行されるときに形成される構造を図示している。
【図９】図2のプロセスが実行されるときに形成される構造を図示している。
【図１０】図2のプロセスが実行されるときに形成される構造を図示している。
【図１１】本発明の他の実施例による分離半導体本体の作製方法である。
【図１２】図11のプロセスが実行されるときに形成される構造を図示している。
【図１３】図11のプロセスが実行されるときに形成される構造を図示している。
【図１４】図11のプロセスが実行されるときに形成される構造を図示している。
【発明を実施するための形態】
【０００７】
短チャネル効果が改善されたバルク半導体基板上のトライゲートトランジスタの作製システム及び方法が本明細書に記載されている。以降の説明では、図示された実施例の様々な態様が当業者によって広く用いられている用語を用いて説明されている。他の分野の専門家に前記当業者の仕事の内容を理解してもらうためである。しかし本発明が記載されている態様の一部だけで実施可能であることは、当業者にとっては明らかである。例示された実施例を完全に理解してもらうため、説明目的で具体的数値、材料、及び構成が記載されている。しかし本発明が係る具体的詳細を欠いても実施可能であることは当業者には明らかである。また例示された実施例が曖昧にならないように、周知の部位は省略又は簡略化する。
【０００８】
本発明の理解の助けとなるように、様々な操作が多数の別個の動作として記載されている。しかし記載順序は、これらの動作が必然的に順序に依存していることを示唆するように解されてはならない。具体的にはこれらの動作は提示された順序に実行される必要はない。
【０００９】
本発明の実施例は、バルク半導体基板上にトライゲートトランジスタを作製するプロセスを供する。該プロセスでは、トライゲートトランジスタは十分に分離されることで、単純なバルクプロセス上のトライゲートと良好なシリコン・オン・インシュレータ上のトライゲートの短チャネル挙動とを併せ持つ。本発明の実施例によると、トライゲートトランジスタの半導体本体はバルク基板を材料として形成される。この半導体本体は通常トライゲートトランジスタの「フィン」と呼ばれる。続いて酸化物層が、酸化プロセスを用いることによって半導体本体付近に作製される。酸化物層は、バルク基板から半導体本体を分離し、かつ接合キャパシタンスを減少させる。
【００１０】
たとえば図1は従来技術に係るトライゲートトランジスタ100を図示している。図示されているように、トライゲートトランジスタ100は、バルク半導体基板102-たとえばバルクシリコン基板-上に作製される。トライゲートトランジスタ100は半導体本体104-トライゲートトランジスタ100のフィン構造としても知られている-を有する。半導体本体104は一般的にバルク基板102と同一の材料から作製される。トライゲートトランジスタ100はまた、伝導性材料-たとえば多結晶シリコン又は金属-から作製された金属ゲート電極106をも有する。図示されているように、金属ゲート電極106は半導体本体104の3つの別な表面に隣接することで、トランジスタの3つの別なゲートを形成する。
【００１１】
ソース領域104A及びドレイン領域104Bは、金属ゲート電極106の対向する面上であって半導体本体104内に形成される。チャネル領域（図示されていない）が、半導体本体104内のソース領域とドレイン領域との間であって金属ゲート電極106の下に形成される。当業者には知られているように、ソース及びドレインチップ領域（図示されていない）はチャネル領域内に形成されても良い。半導体本体104は基板102から分離していないので、界面108での、チップ拡張部の底部と金属ゲート電極106の底部との位置合わせが重要である。チップ拡張部が基板102へ入り込む場合、又はそのチップ拡張部が半導体本体104の底部に届かない場合には、短チャネル効果の問題が生じる恐れがある。
【００１２】
図2は、本発明の実施例によるバルク基板上に分離した半導体本体を作製する方法200である。図3〜図10は、方法200が実行されるときに作製される構造の断面を図示している。
【００１３】
方法200は、本発明の分離した半導体本体を上に作製することが可能なバルク基板を供する工程（図2の202）で開始される。本発明の実施例では、バルク基板はシリコン又はシリコン混晶から作製されて良い。他の実施例では、バルク基板にはたとえば、ゲルマニウム、アンチモン化インジウム、砒化インジウム、燐化インジウム、砒化ガリウム、若しくはアンチモン化ガリウム、又はこれらとシリコンとの混晶が含まれる。
【００１４】
バルク基板には、シリコン窒化物（たとえばSi3N4）のような材料から作製されるハードマスク層が含まれる。シリコン窒化物ハードマスクは従来のプロセスによって作製されて良い。従来のプロセスとはたとえば、シリコンバルク基板の上面での化学気相成長法である。図3は、上面に形成されたシリコン窒化物層302を有するバルク基板300の断面を図示している。
【００１５】
ハードマスク層は、パターニングされたハードマスク層を形成するようにエッチングされて良い(204)。当技術分野において既知である従来のプロセスが、ハードマスク層をパターニングするのに用いられて良い。従来のプロセスとはたとえば、CHF3、CH3F、若しくはCF4のプラズマによるドライエッチング又は反応性イオンエッチングを用いた従来のリソグラフィプロセスである。他の実施例では、他のウエット又はドライエッチングプロセスが用いられて良い。続いてパターニングされたハードマスク層は、バルク基板をパターニングしてフィン構造を作製するマスクとして用いられて良い(206)。当技術分野において既知である従来のプロセスが、バルク基板をパターニングするのに用いられて良い。従来のプロセスとはたとえば、NH4OHを用いたウエットエッチング又はHBrClを用いたドライエッチングである。繰り返しになるが他の実施例では、他のウエット又はドライエッチングプロセスが用いられて良い。このフィン構造は半導体本体を作製するのに用いられて良い。図4はバルク基板300上のパターニングされたハードマスク構造302Aの断面を図示している。図5は、パターニングされたハードマスク構造302Aをマスクとして用いてバルク基板300をエッチングすることによって作製されたフィン構造500の断面を図示している。
【００１６】
続いて浅溝分離(STI)材料がフィン構造の周辺に堆積される(208)。本発明の様々な実施例では、STI材料は絶縁材料-誘電材料又は他の酸化物材料-であって良い。実施例によっては、二酸化シリコン又はSiOFがSTI材料として用いられて良い。STI材料は従来の堆積プロセスを用いることによって堆積されて良い。従来の堆積プロセスとはたとえば、化学気相成長法(CVD)、物理気相成長法(PVD)、及び原子層堆積法(ALD)である。図6は、フィン構造600に隣接して堆積されたSTI材料600の断面を図示している。
【００１７】
続いてSTI材料はフィン構造の一部を曝露するようにリセス処理される(210)。フィン構造の曝露した部分は最終的にトライゲートデバイスで用いられる分離した半導体本体となる。従って、STI材料がリセス処理され、かつフィン構造が曝露される程度又は深さは、作製される分離した半導体本体の厚さ又は高さに相当する。従来のプロセスがSTI材料のリセス処理又はエッチングに用いられて良い。従来のプロセスにはたとえば、フッ化水素(HF)を用いたウエットエッチング、又はCHF3、CH3F、若しくはCF4を用いたドライエッチングプロセスが含まれる。他の実施例では、他のウエット又はドライエッチングプロセスが用いられて良い。図7は、STI材料がリセス処理されることでフィン構造500の一部を曝露した後のSTI材料600の断面を図示している。
【００１８】
続いて窒化物保護キャップがフィン構造500の曝露部分全体にわたって形成される(212)。フィン構造の以前に曝露された部分は窒化物キャップ内に含まれ、かつ酸化から保護される。窒化物キャップはハードマスク材料と同一の材料-たとえばシリコン窒化物（たとえばSi3N4）-で形成されて良く、かつ従来のプロセスを用いて形成されて良い。たとえばCVD、PVD、又はALDのような堆積プロセスは、先駆体-シラン及びアンモニア-と併用されることで、STI材料及びフィン構造全体にわたって窒化物層を形成して良い。続いてたとえば上述したようなエッチングプロセスは、窒化物層をエッチングし、かつフィン構造全体にわたって窒化物キャップを形成するのに用いられて良い。図8はフィン構造500上に形成される窒化物キャップ800の断面を図示している。
【００１９】
本発明の実施例によると、窒化物キャップの直下であるがその窒化物キャップ内には含まれていないフィン構造の一部を酸化する熱酸化プロセスが実行される(214)。換言すると、酸化プロセスは、窒化物キャップの底端部直下であるシリコンフィンの保護されていない部分を使って、シリコンをシリコン酸化物材料に変換する。ここで窒化物キャップによって保護されるフィン構造の一部は、この新たに生成されたシリコン酸化物によってバルク基板から分離される。本発明の実施例では、熱酸化プロセスは、約900℃から約1100℃の温度で約0.5時間から約3時間以上の時間アニーリングすることによって実行されて良い。熱酸化は、O2、H2O、蒸気、及びHClのうちの1種類以上を含む雰囲気中で行われて良い。
【００２０】
図9は、シリコンの一部が熱酸化プロセスによって使われた後のフィン構造500の断面を図示している。知られているように、ここで窒化物キャップ800によって保護されるフィン構造500の一部は、分離した半導体本体900を形成する。分離した半導体本体900の直下に位置する材料は、熱酸化プロセス中に生成された酸化物層-一般的には二酸化シリコン層-である。
【００２１】
窒化物キャップは、熱酸化プロセス後に分離した半導体本体から除去されて良い(216)。シリコンから窒化物を除去する従来のプロセス-たとえば上述のウエット又はドライエッチングプロセス-が用いられて良い。実施例によっては、燐酸を用いたウエットエッチングプロセスが用いられて良い。なぜなら燐酸は酸化物とシリコンの両方に対して高い選択性を有するからである。ここで分離した半導体本体900は、従来のバルクシリコン上に形成されるトライゲートトランジスタに対して短チャネル効果が改善されたトライゲートトランジスタを形成するのに用いられて良い。
【００２２】
図10は窒化物キャップ800が除去された後の分離した半導体本体900を図示している。本道体本体900は、バルク基板300から分離し、かつトライゲートトランジスタ用の半導体本体として用いられて良い。今後この点から従来のトライゲート作製プロセスが用いられて良い。
【実施例１】
【００２３】
図11は本発明の実施例による分離した半導体本体を作製する別な方法1100である。当該方法1100は、窒化物キャップが形成されるまでは方法200と同一のプロセスに従う（つまり方法1100は図2のプロセス202〜212を有する）。
【００２４】
一旦窒化物キャップが形成されると、STI材料の第2リセス処理が実行される（方法1100の1102）。この実施例では、STI材料は、2回リセス処理が行われることで、酸化物に変換される窒化物キャップの下に位置するフィン構造の一部が曝露される。従って、ここでSTI材料がリセス処理される程度は、半導体本体を分離するために形成される酸化物層の所望の厚さに依存する。フッ化水素酸を用いたウエットエッチングプロセス又は緩衝酸化物によるウエットエッチングが、STI材料のリセス処理を行うのに用いられて良い。図12は、STI材料に2回目のリセス処理を行って、窒化物キャップ800の下に位置するフィン構造500の一部が曝露された後のSTI材料600の断面を図示している。
【００２５】
本発明の実施例によると、ここで第2リセス処理中に曝露されたフィン構造の一部を酸化するために熱酸化プロセスが実行される(1104)。酸化プロセスは、曝露されていて窒化物キャップによって保護されていないシリコンを使うことで、そのシリコンをシリコン酸化物材料に変換する。ここで、熱酸化プロセスは、シリコン上での酸化速度よりも速い速度を有する。その理由は、シリコンが曝露されることで、相対的に薄くて良好に制御された酸化物が得られるからである。ここで窒化物キャップによって保護されたフィン構造の一部は、この新たに生成されたシリコン酸化物によってバルク基板から分離される。上述のように、熱酸化プロセスは、基板を約900℃〜約1100℃の温度で約0.5時間〜約3時間以上アニーリングすることによって実行されて良い。熱酸化は、O2、H2O、蒸気、及びHClのうちの1種類以上を含む雰囲気中で行われて良い。
【００２６】
図13は、シリコンの曝露された部分が熱酸化プロセスによって使われることによって、酸化物層1300が形成された後のフィン構造500の断面を図示している。図示されているように、ここで窒化物キャップ800によって保護されるフィン構造500の一部は分離した半導体本体900を形成する。分離した半導体本体900の直下に位置する材料は、熱酸化プロセス中に形成された酸化物層1300-一般的には二酸化シリコン層-である。
【００２７】
ここで窒化物キャップは、熱酸化プロセス後に分離した半導体本体から除去されて良い(1106)。ここで分離した半導体本体900は、バルクシリコン上に形成された従来のトライゲートトランジスタよりも短チャネル効果が改善されたトライゲートトランジスタを作製するのに用いられて良い。図14は、窒化物キャップ800が除去された後の分離した半導体本体900を図示している。繰り返すが、今後この点から従来のトライゲート作製プロセスが用いられて良い。
【００２８】
従ってバルク基板上に分離した半導体本体を作製する方法が説明された。本発明の実施例によると、半導体本体の付近に酸化物層を形成することで、最適ゲート制御のためのゲート及びソース/ドレインチップ拡張部が自己整合する。追加的な利点には、ソース及びドレインチップ拡張部にとって必要な工程の単純化、ソースとドレインの接合キャパシタンスの減少、並びに能動的トライゲートデバイスの下での従来よりも薄い分離層の生成が含まれる。能動的トライゲートデバイスの下での相対的に薄い分離層が生成されることで、相対的に厚い分離層を用いる標準的なシリコン・オン・インシュレータデバイスよりも短チャネル特性が改善される。それに加えて、本発明の十分に分離した半導体本体は、たとえ最初に用いられるウエハがバルクシリコンであっても、他のシリコン・オン・インシュレー型の用途-たとえばフローティングボディを有する単一デバイスメモリ-を可能にする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005746238.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
0005746238.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
0005746238.tif 000014
【図１４】
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