(57)【特許請求の範囲】
【請求項１】
（ａ）成長基板を準備する工程と、
（ｂ）前記成長基板上に半導体層を形成する工程と、
（ｃ）前記半導体層を複数の素子部に分割するとともに、各素子部間の半導体層の少なくとも一部を犠牲層として残す工程と、
（ｄ）前記半導体層上に金属層を形成する工程と、
（ｅ）融着金属層を有する支持基板を準備し、前記半導体層に、前記金属層及び前記融着金属層を介して前記支持基板を融着する工程と、
（ｆ）前記成長基板に、前記素子部の全部を覆い、かつ前記犠牲層の外縁内に収まるようにレーザーを照射することにより、前記成長基板を前記半導体層から剥離する工程と
を含む半導体素子の製造方法。
【請求項２】
前記工程（ｃ）は、
（ｃ１）前記半導体層を第１の幅の分割溝により前記成長基板の表面が露出するまでエッチングする第１のエッチング工程と、
（ｃ２）前記半導体層を前記第１の幅よりも広い第２の幅で、前記犠牲層となる領域を残して前記半導体層をエッチングする第２のエッチング工程とを含む請求項１記載の半導体素子の製造方法。
【請求項３】
前記犠牲膜は、前記半導体層の厚みの１／８以下である請求項１又は２記載の半導体素子の製造方法。
【請求項４】
前記犠牲膜は、前記半導体層の端部から１０〜２０μｍの幅で形成される請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
【請求項５】
前記工程（ｆ）において、前記犠牲層の幅の半分以上の領域にレーザーが照射される請求項１〜４のいずれか１項に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関する。
【背景技術】
【０００２】
サファイア基板上にＧａＮ系発光ダイオードを形成することが、多く用いられている。サファイア基板は絶縁性であり、熱伝導性も比較的低いので、サファイア基板を除去したＧａＮ系発光ダイオードを作製することも行なわれている。サファイアは透明体であり、ＧａＮ系半導体が吸光する紫外領域の光も透過する。紫外レーザー光を用いて、サファイア基板を除去するレーザリフトオフ（ＬＬＯ）も知られている。
【０００３】
サファイア基板上にＧａＮ系半導体積層を成長し、表面側にＳｉ基板等の支持基板を共晶合金等の接合金属層を介して結合し、サファイア基板側からレーザー光を照射して、サファイア基板を除去することが考えられる。レーザー光の照射により、サファイア基板とＧａＮ系半導体層との界面において、ＧａＮ系半導体が分解され、ＧａとＮ２ガスが発生する。Ｎ２ガスの発生により、サファイア基板が剥離され得る。サファイア基板上に広くＧａＮ系半導体層が形成されている場合、発生するＮ２ガスは局所的に閉じ込められ、高圧となり得る。高圧Ｎ２ガスの発生により、ＧａＮ系半導体積層が広く破壊され得ることが知られている。
【０００４】
高圧Ｎ２ガスの発生によるＧａＮ系半導体積層の破壊を防止する為、サファイア基板上に成長したＧａＮ系半導体積層をチップ領域毎に分割し、チップ間領域のＧａＮ系半導体積層を予め除去しておくことが提案されている。例えば、サファイア基板上にｎ型ＧａＮ系半導体層、ＧａＮ系半導体活性層、ｐ型ＧａＮ系半導体層を積層し、各チップ領域を覆うマスクを形成して、ＧａＮ系半導体積層をエッチングしてサファイア基板を露出するストリート部を形成した後、表面側にＳｉ基板等の支持基板を共晶合金等の接合金属層を介して結合し、サファイア基板側からレーザー光を照射して、サファイア基板を除去する。半導体積層を破壊することなく、サファイア基板を剥離することができる。
【０００５】
但し、ストリート部は半導体積層が除去されており、レーザー光が支持基板上の接合金属層を照射し、レーザアブレーションを生じさせる。レーザアブレーションで蒸発した金属がチップ側面に堆積し、ショートやリークの原因となる（例えば、特許文献1参照）。そこで、半導体積層の中間までチップを画定する広いストリート部をエッチングした後、側壁に絶縁層を堆積し、広いストリート部の底面から残りの半導体層を貫通する狭いストリート部をエッチングし、各チップを分離した後、レーザリフトオフによりサファイア基板を剥離することが提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１３４４１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来の手法では、ＬＬＯ前にチップ領域周辺を、成長基板が露出するまでエッチングするので、ＬＬＯ時に支持体側の融着金属層（ＡｕＳｎ等）までレーザーが照射される。２４８ｎｍの光はサファイア基板をほぼ完全に透過するため、エッチングによりＧａＮ層が存在しない領域（ストリート部）には、レーザーが照射されるので、融着金属層からスパッタリングが起こり、素子の端面にストリート部からスパッタされた金属が付着し、リーク不良、ショート不良が発生することがある。
【０００８】
本発明の目的は、歩留まりを向上させることができる半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、半導体素子の製造方法は、（ａ）成長基板を準備する工程と、（ｂ）前記成長基板上に半導体層を形成する工程と、（ｃ）前記半導体層を複数の素子部に分割するとともに、各素子部間の半導体層の少なくとも一部を犠牲層として残す工程と、（ｄ）前記半導体層上に金属層を形成する工程と、（ｅ）融着金属層を有する支持基板を準備し、前記半導体層に、前記金属層及び前記融着金属層を介して前記支持基板を融着する工程と、（ｆ）前記成長基板に、前記素子部の全部を覆い、かつ前記犠牲層の外縁内に収まるようにレーザーを照射することにより、前記成長基板を前記半導体層から剥離する工程とを含む。
【発明の効果】
【００１０】
本発明によれば、歩留まりを向上させることができる半導体素子の製造方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例による半導体素子の製造方法の半導体成長工程を説明するための概略断面図である。
【図２】本発明の実施例による半導体素子の製造方法の２段階素子分割工程の第１段階を説明するための概略断面図である。
【図３】本発明の実施例による半導体素子の製造方法の２段階素子分割工程の第２段階を説明するための概略断面図である。
【図４】本発明の実施例による半導体素子の製造方法の保護膜形成工程を説明するための概略断面図である。
【図５】本発明の実施例による半導体素子の製造方法のｐ電極形成工程を説明するための概略断面図である。
【図６】本発明の実施例による半導体素子の製造方法の支持体形成工程を説明するための概略断面図である。
【図７】本発明の実施例による半導体素子の製造方法の成長基板剥離工程の段階におけるサファイア基板１の概略平面図である。
【図８】本発明の実施例による半導体素子の製造方法の成長基板剥離工程を説明するための各チップ領域２の概略平面図である。図７のｘｙ間の概略断面図である。
【図９】本発明の実施例による半導体素子の製造方法の成長基板剥離工程を説明するための図７のｘｙ間の概略断面図である。
【図１０】本発明の実施例による半導体素子の製造方法のｎ電極形成工程を説明するための概略断面図である。
【図１１】本発明の実施例による半導体素子の製造方法のチップ化（素子分離）工程を説明するための概略断面図である。
【図１２】本発明の実施例の変形例によるサファイア基板１の概略平面図である。
【図１３】本発明の実施例の他の変形例によるサファイア基板１の概略平面図である。
【図１４】本発明の実施例の変形例による半導体素子の製造方法を説明するための概略断面図である。
【図１５】本発明の実施例の他の変形例による半導体素子の製造方法を説明するための概略断面図である。
【発明を実施するための形態】
【００１２】
本発明の実施例による半導体素子の製造方法は、半導体成長工程、二段階素子分割工程、保護膜形成工程、ｐ電極形成工程、支持体形成工程、成長基板剥離工程、ｎ電極形成工程、チップ化工程を含む。以下、図１〜図１１を参照し、サファイア基板１を成長基板として用いる窒化物半導体発光素子（ＬＥＤ素子）の製造方法を説明する。
【００１３】
図１は、本発明の実施例による半導体素子の製造方法の半導体成長工程を説明するための概略断面図である。
【００１４】
まず、ＡｌｘＩｎｙＧａｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）を成長可能な成長基板（Ｃ面サファイヤ基板）１を準備し、ＭＯＣＶＤにより、バッファ層１０と、ＧａＮ下地層１１と、ｎ型ＧａＮ層２１、活性層２２、ｐ型ＧａＮ層２３を含む半導体層２０とを成長させる。
【００１５】
具体的には、サファイア基板１をＭＯＣＶＤ装置に投入し、水素雰囲気中で１０００℃、１０分間の加熱を行う（サーマルクリーニング）。次に、約５００℃で、ＴＭＧを１０．４  μｍｏｌ／ｍｉｎ、ＮＨ３を３．３ＬＭの流量で３分間供給して低温バッファ層（ＧａＮ層）１０を形成する。次に、１０００℃まで昇温して３０秒間保持することにより低温バッファ層１０を結晶化させる。続いて、そのままの温度でＴＭＧを４５μｍｏｌ／ｍｉｎ、ＮＨ３を４．４ＬＭの流量で２０分間供給し、下地ＧａＮ層１１を約１μｍの膜厚で形成する。さらに、温度１０００℃でＴＭＧを４５μｍｏｌ／ｍｉｎ、ＮＨ３を４．４ＬＭ、ＳｉＨ４を２．７×１０−９μｍｏｌ／ｍｉｎの流量で１２０分間供給し、ｎ−ＧａＮ層（ｎ型半導体層）２１を約７μｍの膜厚で成長させる。
【００１６】
活性層２２にはＩｎＧａＮ／ＧａＮからなる多重量子井戸構造を適用する。ここではＩｎＧａＮ／ＧａＮを１周期として５周期成長を行う。それぞれの周期では、温度約７００℃で、ＴＭＧを３．６μｍｏｌ／ｍｉｎ、ＴＭＩを１０μｍｏｌ／ｍｉｎ、ＮＨ３を４．４ＬＭの流量で３３秒間供給し、膜厚約２．２ｎｍのＩｎＧａＮ井戸層を成長させ、その後、ＴＭＧを３．６μｍｏｌ／ｍｉｎ、ＮＨ３を４．４ＬＭの流量で３２０秒供給し、膜厚約１５ｎｍのＧａＮ障壁層を成長させる。この周期を５周期分繰り返すことにより活性層２２を形成する。
【００１７】
次に、温度を８７０℃まで上げ、ＴＭＧを８．１μｍｏｌ／ｍｉｎ、ＴＭＡを７．５μｍｏｌ／ｍｉｎ、ＮＨ３を４．４ＬＭ、ＣＰ２Ｍｇを２．９×１０−７μｍｏｌ／ｍｉｎの流量で５分間供給しｐ−ＡｌＧａＮクラッド層を約４０ｎｍ成長させる。引き続きそのままの温度でＴＭＧを１８μｍｏｌ／ｍｉｎ、ＮＨ３を４．４ＬＭ、ＣＰ２Ｍｇを２．９×１０−７μｍｏｌ／ｍｉｎの流量で７分間供給しｐ−ＧａＮ層を約１５０  ｎｍ成長させてｐ型ＧａＮ層２３を形成する。
【００１８】
図２及び図３は、本発明の実施例による半導体素子の製造方法の２段階素子分割工程を説明するための概略断面図である。
【００１９】
図２（Ａ）及び（Ｂ）は、２段階素子分割工程の第１段階を説明するための概略断面図である。
【００２０】
まず、フォトリソグラフィ等を用いて、幅Ｍ１のストリート部２０ｓ１に対応する開口を有するレジストマスク５０を形成し、図２（Ａ）に示す状態とする。その後、サファイア基板１をＲＩＥ装置に投入し、Ｃｌ２プラズマによるドライエッチング処理により、ストリート部２０ｓ１においてサファイア基板１の表面が露出するまでエッチングを行い、図２（Ｂ）に示す状態とする。
【００２１】
図３（Ａ）及び（Ｂ）は、２段階素子分割工程の第２段階を説明するための概略断面図である。
【００２２】
第１段階目で形成したストリート部２０ｓ１よりも幅広であって、内側にストリート部２０ｓ１を含むように、その両端部から１０〜２０μｍの距離までの幅Ｍ２のストリート部２０ｓ２に対応する開口を有するレジストマスク５１をフォトグラフィー等を用いて形成して、図３（Ａ）に示す状態とする。その後、サファイア基板１をＲＩＥ装置に投入し、Ｃｌ２プラズマによるドライエッチング処理によりエピ層（バッファ層１０、下地ＧａＮ層１１及び半導体層２０）の厚みが１μｍ程度になるまでエッチングを行い、チップ領域２（図７参照）を囲むＬＬＯ（レーザリフトオフ）領域（犠牲層）２４を残す。なお、１μｍ程度と説明した犠牲層２４の膜厚は、半導体層２０の厚みの１／８以下、又は２μｍ以下であることが望ましい。
【００２３】
なお、図２に示す工程と図３に示す工程の順序は逆であってもよい。すなわち、図３（Ａ）に示すように幅Ｍ２のストリート部２０ｓ２に対応する開口を有するレジストマスク５１を形成して、エピ層（バッファ層１０、下地ＧａＮ層１１及び半導体層２０）の厚みが１μｍ程度になるまでエッチングを行い、その後、ストリート部２０ｓ２内に残されたエピ層上に幅Ｍ１のストリート部２０ｓ１に対応する開口を有するレジストマスク５０を形成してストリート部２０ｓ１においてサファイア基板１の表面が露出するまでエッチングを行うようにしてもよい。
【００２４】
実施例においては、垂直エッチングを行ったが、エッチングされた側面は傾斜面となる事もある。この場合、半導体層２０側面は傾斜し、傾斜面は５０°〜９０°程度の急なものとなる。ＬＬＯ犠牲層２４はほぼ平面となっているため、ＬＬＯ犠牲層２４と半導体層２０側面はその境界部分において傾斜角度が変化することとなる。これは上記の２段階エッチングのどちらを先にしても同様の形となる。
【００２５】
図４は、本発明の実施例による半導体素子の製造方法の保護膜形成工程を説明するための概略断面図である。
【００２６】
まず、フォトリソグラフィ等を用いて、半導体層２０端面の電極形成領域及びチップ周辺の保護膜２５を形成しない領域にレジストマスクを形成する。次にスパッタ等を用いて絶縁体となるＳｉＯ２膜を成膜する。具体的には、電気的絶縁性と密着性及び強度を確保するために１０００〜６０００Åの膜厚を形成する。その後、レジストリムーバーによって不要な領域のＳｉＯ２膜をリフトオフにて完全に除去することによって、所望の形状の保護膜２５を形成する。なお、ＳｉＯ２領域については、チップ側壁において活性層２２を完全に覆い、かつサファイア基板１に達しない範囲であればよい。
【００２７】
保護膜（ＳｉＯ２膜）２５を所望の形状にするには上記のようなリフトオフに限らず、従来技術でも用いられるバッファード沸酸によるウエットエッチングによる方法も適用可能である。具体的には、上記リフトオフ法とは逆のレジストパターン、すなわち保護膜２５の除去したい領域が開口されたレジストパターンを形成すればよく、上記半導体膜２０のエッチング法であれば精度よく、活性層２０が表出するまでアンダーエッチングを起こすことなく所望の領域の保護膜を除去可能である。
【００２８】
図５は、本発明の実施例による半導体素子の製造方法のｐ電極形成工程を説明するための概略断面図である。
【００２９】
フォトリソグラフィおよび電子ビーム蒸着法を用いて、ｐ電極形成領域が露出したｐ型半導体層２３表面の所定位置に、Ｐｔ１０Å／Ａｇ１５００Å／Ｔｉ１０００Å／Ｐｔ１０００Å／Ａｕ２０００Åの積層から成る反射層をかねたｐ電極２６を形成する。尚、ここでは、図４に示す保護膜形成工程後に電極形成を行ったが、図２及び図３に示す素子分割工程直後にｐ電極２６を形成してもよい。その際には、前後の工程を加味し、必要に応じて、レジストマスク等を用いる。
【００３０】
図６は、本発明の実施例による半導体素子の製造方法の支持体形成工程を説明するための概略断面図である。
【００３１】
最表面にＡｕＳｎからなる共晶層２７を有するシリコン（Ｓｉ）基板２８を準備し、図６に示すように、共晶層２７とｐ電極２６のＡｕ層とを張り合わせて共晶させる。
【００３２】
図７〜図９は、本発明の実施例による半導体素子の製造方法の成長基板剥離工程を説明するための平面図及び概略断面図である。
【００３３】
図７は、成長基板剥離工程の段階におけるサファイア基板１の概略平面図である。サファイア基板１上に、複数のチップ領域２が形成されている。各チップ領域２の周囲には、ＬＬＯ犠牲層２４が形成されている。ＬＬＯ犠牲層２４の幅は、１０〜２０μｍ程度である。各チップ領域２を囲むＬＬＯ犠牲層２４間の幅Ｍ１のストリート部２０ｓ１からはサファイア基板１の表面が露出している。
【００３４】
図８は、各チップ領域２の概略平面図であり、図９（Ａ）及び（Ｂ）は、図７のｘｙ間の概略断面図である。
【００３５】
この成長基板剥離工程では、ＬＬＯ（レーザリフトオフ）法にてサファイア基板１を剥離する。レーザーには、例えば、波長が２４８ｎｍのＫｒＦエキシマレーザーを用いる。レーザーパワーのエネルギーは約８００ｍＪ／ｃｍ２とする。その時、ＬＬＯの照射領域ＬＲは、図８に示すように、チップ領域２全体を含み、ＬＬＯ犠牲層２４の少なくとも一部を含む領域とする。すなわち、照射領域ＬＲは、チップ領域２よりも大きく、ＬＬＯ犠牲層２４の外縁で画定される領域よりも小さいものとする（チップ領域２＜照射領域ＬＲ＜犠牲層２４で画定される領域）。
【００３６】
図８においては、ＬＬＯ犠牲層２４は矩形のチップ領域２からほぼ均等の幅で四方に設けられており、照射領域ＬＲはチップ領域２の四方からほぼ均等な幅だけ大きくなった領域となっている。
【００３７】
図９（Ａ）に示すように、サファイア基板１の後方（半導体層２０等が形成されていない側の面）からレーザー光を照射すると、ＧａＮバッファ層１０がレーザー光を吸収してＧａとＮ２とに分解し、Ｎ２ガスが発生する。その際ＬＬＯ犠牲層２４が形成されているため、Ｎ２ガスによる過剰な応力がＬＬＯ犠牲層２４に加わることになる。
【００３８】
ＬＬＯ犠牲層２４の直下は空間があり非常に構造的に弱いので、図９（Ｂ）に示すように、ＬＬＯ時の衝撃により、チップ領域２とＬＬＯ犠牲層２４間にてクラックが発生してＬＬＯ犠牲層２４はチップ領域２の半導体層２０から外れる。波長２４８ｎｍのＫｒＦのエキシマレーザーはＧａＮバッファ層１０でほぼ１００％吸収するため、図８に示すようにレーザーの照射領域ＬＲを、チップ領域２よりも大きく、ＬＬＯ犠牲層２４の外縁で画定される領域よりも小さくすることで、ＡｕＳｎ共晶層２７へのレーザーの照射を防ぐことができる。なお、ＬＬＯ犠牲層２４を確実に外すために、レーザーは、チップ領域２の端部と犠牲層２４の外縁の中間よりも犠牲層２４の外縁に近い領域まで照射することが好ましい。
【００３９】
また、ＬＬＯ後のサファイア基板１表面のＧａＮが金属Ｇａと窒素に分解されるため、基板剥離後に表出する面は主にｎ型半導体層２１または下地ＧａＮ層１１であるが本実施例では、説明の便宜上ｎ型半導体層２１が表出しているものとする。なお、必要に応じて剥離面を研磨してもよい。また、チップ領域２から外れたＬＬＯ犠牲層２４はＮ２ブローまたは超音波洗浄にて容易に除去が可能である。
【００４０】
図１０は、本発明の実施例による半導体素子の製造方法のｎ電極形成工程を説明するための概略断面図である。
【００４１】
このｎ型電極形成工程では、フォトリソグラフィなどにより、ｎ型半導体層２０の表面の電極形成部分が開口したレジストマスク（図示せず）を形成し、ＥＢ蒸着等を用いて、電極金属（Ｔｉ／Ａｌなど）を成膜する。その後、リフトオフにより、ｎ電極２９を所望のパターンに形成する。さらにｎ電極２９のオーミック性を向上させるために、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）などを用いて、５００℃で２０秒間、合金化処理を行う。
【００４２】
図１１は、本発明の実施例による半導体素子の製造方法のチップ化（素子分離）工程を説明するための概略断面図である。
【００４３】
図１０に示すｐ電極形成後、レーザスクライブ、ダイシングなどを用いて、Ｓｉ基板２８を共晶層２７と共に分離し、図１１に示すように素子分離を行う。これにより、半導体素子１００が完成する。
【００４４】
以上、本発明の実施例によれば、チップ領域２の周囲に、ＬＬＯ犠牲層２４を形成し、ＬＬＯにおけるレーザーの照射領域ＬＲを、チップ領域２よりも大きく、ＬＬＯ犠牲層２４の外縁で画定される領域よりも小さくする。よって、支持体２８側の融着金属層（ＡｕＳｎ共晶層）２７のＬＬＯによるスパッタリングを防ぐことができるため、ショートパスを防ぐことができ歩留まりの向上が実現できる。
【００４５】
また、半導体素子（チップ）１００の側面にＡｕＳｎ等のスパッタリングを防止できるため、歩留まりを落とすことなくチップの形成をすることができる。これによりウエハ面内全体に亘って、取り除くことが困難な金属（ＡｕＳｎ等）の付着を防止することができる。
【００４６】
さらに、ＬＬＯ犠牲層２４がＬＬＯの衝撃で外れるようになるため、クラックが入る領域が決まり、半導体素子（チップ）１００にクラックが入ることを防ぐことが可能である
なお、上述の実施例では、ＬＬＯ犠牲層２４が各チップ領域２を取り囲むように作成し、各チップ領域２のＬＬＯ犠牲層２４間には幅Ｍ１のストリート部２０ｓ１が設けられサファイア基板１の表面が露出しているが、図１２に示すように、横方向に隣り合う各チップ領域２のＬＬＯ犠牲層２４間でのみサファイア基板１の表面が露出するようにしてもよい。また、当然に、縦方向に隣り合う各チップ領域２のＬＬＯ犠牲層２４間でのみサファイア基板１の表面が露出するようにしてもよいし、一列又は複数列置きにサファイア基板１の表面が露出するようにしてもよい。さらに、縦横で一列置きにサファイア基板１の表面が露出するようにしてもよい。
【００４７】
また、図１３に示すように、ＬＬＯ犠牲層２４を各チップ領域２間の全面に形成するようにしてもよい。この場合、図２に示す工程２段階素子分割工程の第１段階を省略して、図３（Ａ）に示すように幅Ｍ２のストリート部２０ｓ２に対応する開口を有するレジストマスク５１を形成して、エピ層（バッファ層１０、下地ＧａＮ層１１及び半導体層２０）の厚みが１μｍ程度になるまでエッチングを行うようにする。このようにすると、ＬＬＯにおけるレーザー照射を各チップ領域２のサイズに合わせる必要がなく、サファイア基板１全面に対して行うことができる。
【００４８】
ただし、ＬＬＯを行うと半導体は分解されガスを発生させるため、このガスを抜けさせるためウエハ面内のいずれかにはサファイア基板１の表面が露出される領域があることが好ましい。さらに、矩形のチップ領域２同士の四方にあるストリート部２０ｓ２のいずれかに、ストリート部２０ｓ１のような露出部分が形成されていることが、素子ごとにガスの影響を緩和することを可能とするのでより好ましく、四方全てが露出していることが素子に対し均等にガス抜けさせることができるためもっとも好ましい。
【００４９】
また、サファイア基板にあらかじめ加工を施して用いてもよい。図１４は、本発明の実施例の変形例による半導体素子の製造方法を説明するための概略断面図である。
【００５０】
まず図１４（Ａ）に示すように、サファイア基板１ａ上にフォトリソグラフィ等によりレジストパターン５２を形成する。その後、図１４（Ｂ）に示すように、サファイア基板１ａ表層部を誘導結合プラズマ型反応性イオンエッチング（Ｉｎｄｕｃｔｉｖｅ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ  Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＩＣＰ−ＲＩＥ）等で部分的にドライエッチング（ガス種：ＢＣｌ３、Ｃｌ２、Ａｒ）をして深さ約１μｍの凹凸パターンを形成する。パターンの形成後、図１４（Ｃ）に示すように、レジストマスク５２を除去し、高さ約１μｍの凸部１ｐを残す。その後、サファイア基板１ａ上にエピ層（バッファ層１０、下地ＧａＮ層１１及び半導体層２０）を形成し、図３（Ａ）に示すように幅Ｍ２のストリート部２０ｓ２に対応する開口を有するレジストマスク５１を形成して、凸部１ｐの上面が露出するまでエッチングを行うようにすると、すなわち、エピ層（バッファ層１０、下地ＧａＮ層１１及び半導体層２０）の厚みが凸部１ｐの高さと同程度（１μｍ程度）になるまでエッチングを行うと、図１４（Ｄ）に示すような状態とすることができる。したがって、この場合は、図２に示す工程２段階素子分割工程の第１段階を省略することができる。なお、凸部１ｐの高さは、形成したい犠牲層２４の高さに合わせて設定されることが望ましい。
【００５１】
さらに、予め加工したサファイア基板１ａは、異なる使用も可能である。図１５は、加工したサファイア基板１ａの異なる利用形態による半導体素子の製造方法を説明するための概略断面図である。
【００５２】
図１５（Ａ）から図１５（Ｃ）に示す工程では、図１４（Ａ）から図１４（Ｃ）に示す工程と同様に、サファイア基板１ａ上に凸部１ｐを形成する。その後、サファイア基板１ａ上にエピ層（バッファ層１０、下地ＧａＮ層１１及び半導体層２０）を形成し、図２及び図３に示すように、２段階エッチングを施し、図１５（Ｄ）に示すように、ＬＬＯ犠牲層２４を形成する。
【００５３】
図１４（Ｄ）に示す例とは異なり、図１５（Ｄ）に示すように、凸部１ｐが露出するまではエッチングされず、凸部１ｐ上方まで覆うようにＬＬＯ犠牲層２４の内部に残されている。また、凸部１ｐの位置は、チップ領域２とＬＬＯ犠牲層２４の境界付近になるように位置合わせされる。このような状態で、ＬＬＯを行うと、チップ領域２で発生したＮ２ガスは平面方向に逃げていくが、凸部１ｐに衝突するとその側面に沿って上方に応力を発生させることになる。ここで生じた応力によって、確実にＬＬＯ犠牲層２４を剥離させることができるようになる。
【００５４】
以上、実施例、及び変形例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
【符号の説明】
【００５５】
１…サファイア基板、２…チップ領域、１０…バッファ層、１１…下地ＧａＮ層、２０…半導体層、２１…ｎ型ＧａＮ層、２２…活性層、２３…ｐ型ＧａＮ層、２４…ＬＬＯ犠牲層、２５…保護膜（ＳｉＯ２膜）、２６…ｐ電極、２７…ＡｕＳｎ共晶層、２８…シリコン（Ｓｉ）基板、２９…ｎ電極、５０、５１、５２…レジストマスク、１００…窒化物半導体発光素子（ＬＥＤ素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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