(57)【特許請求の範囲】
【請求項１】
第１の側面積を有する下部アクティブダイ内にIV族トランジスタを備え、前記IV族トランジスタのソース及びゲートは前記下部アクティブダイの底面上に位置し、
前記第１の側面積よりも小さい第２の側面積を有し、前記下部アクティブダイ上に積み重ねられた上部アクティブダイ内にIII−Ｖ族トランジスタを備え、前記III−Ｖ族トランジスタのドレイン、ソース及びゲートは前記上部アクティブダイの上面に位置し、
前記III−Ｖ族トランジスタの前記ソースは前記上部アクティブダイの半導体貫通ビア（ＴＳＶ）によって前記IV族トランジスタのドレインに電気的に結合されている、複合スイッチ。
【請求項２】
前記IV族トランジスタは縦型IV族トランジスタである、請求項１記載の複合スイッチ。
【請求項３】
前記半導体貫通ビアは前記上部アクティブダイの底面まで延在していない、請求項１記載の複合スイッチ。
【請求項４】
前記半導体貫通ビアは前記上部アクティブダイ内の高導電性基板まで延在し、前記高導電性基板は前記IV族トランジスタの前記ドレインと電気的に接触している、請求項３記載の複合スイッチ。
【請求項５】
前記半導体貫通ビアは前記上部アクティブダイの底面にまで延びている、請求項１記載の複合スイッチ。
【請求項６】
前記III−Ｖ族トランジスタはノーマリオントランジスタであり、前記複合スイッチはノーマリオフに構成されている、請求項１記載の複合スイッチ。
【請求項７】
前記III−Ｖ族トランジスタは高電圧（ＨＶ）トランジスタであり、前記IV族トランジスタは低電圧（ＬＶ）トランジスタである、請求項１記載の複合スイッチ。
【請求項８】
前記III−Ｖ族トランジスタはIII族窒化物高電子移動度トランジスタ（III-Ｎｉｔｅｒｉｄｅ ＨＥＭＴ）である、請求項１記載の複合スイッチ。
【請求項９】
前記III−Ｖ族トランジスタは窒化ガリウム（ＧａＮ）よりなる、請求項１記載の複合スイッチ。
【請求項１０】
前記IV族トランジスタはシリコンよりなる、請求項１記載の複合スイッチ。
【請求項１１】
第１の側面積を有する下部アクティブダイ内に縦型シリコントランジスタを備え、前記縦型シリコントランジスタのソース及びゲートは前記下部アクティブダイの底面上に位置し、
前記第１の側面積よりも小さい第２の側面積を有し、前記下部アクティブダイの上に積み重ねられた上部アクティブダイ内にIII族窒化物トランジスタを備え、前記III族窒化物トランジスタのドレイン、ソース及びゲートは前記上部アクティブダイの上面に位置し、
前記III族窒化物トランジスタの前記ソースは前記上部アクティブダイの半導体貫通ビア（ＴＳＶ）によって前記縦型シリコントランジスタのドレインに電気的に結合されている、
III族窒化物−シリコン複合スイッチ。
【請求項１２】
前記半導体貫通ビアは前記上部アクティブダイの底面まで延在していない、請求項１１記載のIII族窒化物−シリコン複合スイッチ。
【請求項１３】
前記半導体貫通ビアは前記上部アクティブダイ内の高導電性基板まで延在し、前記高導電性基板は前記縦型シリコントランジスタの前記ドレインと電気的に接触している、請求項１１記載のIII族窒化物−シリコン複合スイッチ。
【請求項１４】
前記高導電性基板はシリコンよりなる、請求項１３記載のIII族窒化物−シリコン複合スイッチ。
【請求項１５】
前記半導体貫通ビアは前記上部アクティブダイ内の高導電性シリコン基板まで延在し、前記高導電性シリコン基板は前記縦型シリコントランジスタの前記ドレインと電気的に接触している、請求項１１記載のIII族窒化物−シリコン複合スイッチ。
【請求項１６】
前記半導体貫通ビアは前記上部アクティブダイの底面まで延在している、請求項１１記載のIII族窒化物−シリコン複合スイッチ。
【請求項１７】
前記III族窒化物トランジスタはノーマリオントランジスタであり、前記III族窒化物−シリコン複合スイッチはノーマリオフに構成されている、請求項１１記載のIII族窒化物−シリコン複合スイッチ。
【請求項１８】
前記III族窒化物トランジスタはノーマリオントランジスタであり、前記縦型シリコントランジスタはノーマリオフトランジスタである、請求項１１記載のIII族窒化物−シリコン複合スイッチ。
【請求項１９】
前記III族窒化物トランジスタは高電圧（ＨＶ）トランジスタであり、前記縦型シリコントランジスタは低電圧（ＬＶ）トランジスタである、請求項１１記載のIII族窒化物−シリコン複合スイッチ。
【請求項２０】
前記III族窒化物トランジスタはIII族窒化物高電子移動度トランジスタ（III−Ｎｉｔｅｒｉｄｅ ＨＥＭＴ）である、請求項１１記載のIII族窒化物−シリコン複合スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１２年３月１５日に「Group III-Nitride and Group IV Leadless Packaged Composite Device」という名称で出願された係属中の米国特許仮出願第６１／６１１，３６９号の優先権の利益を主張する。この仮出願の開示内容は参照することにより本明細書に全て組み込まれる。
【背景技術】
【０００２】
定義
本明細書で使用される、用語「III−Ｖ族」は少なくとも１つのIII族元素と少なくとも１つのＶ族元素を含む化合物半導体を意味する。例えば、III−Ｖ族半導体は、III族窒化物半導体の形を取り得る。「III族窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも１つのIII族元素を含む化合物半導体を意味し、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、砒化リン化窒化ガリウム（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含むが、これらに限定されない。また、III族窒化物は一般に、Ｇａ極性、Ｎ極性、半極性又は非極性結晶方位などの任意の極性を有するが、これらに限定されない。また、III族窒化物材料は、ウルツ鉱型、閃亜鉛鉱型、あるいは混合ポリタイプ（結晶多形）のいずれかを含むことができ、単結晶又はモノクリスタル、多結晶、または非結晶の結晶構造を含むことができる。本明細書で使用される、「窒化ガリウム」、「ＧａＮ」はIII族窒化物化合物半導体を意味し、III族元素は若干量又は相当量のガリウムを含むが、ガリウムに加えて他のIII族元素も含むことができる。
【０００３】
また、本明細書で使用される、用語「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）などの少なくとも１つのIV族の元素を意味し、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪化されたIV族材料を生成するためにIV族元素の２つ以上の層又はIV族元素のドーピングを含む半導体材料も意味し、例えばシリコン・オン・インシュレータ（ＳＯＩ）、酸素注入分離基板（ＳＩＭＯＸ）及びシリコンオンサファイヤ（ＳＯＳ）などのＩＶ族ベースの複合基板も含み得る。
【０００４】
更にまた、本明細書で使用される語句「ＬＶトランジスタ」は低電圧トランジスタを意味し、「ＨＶトランジスタ」は高電圧トランジスタを意味する。典型的な電圧範囲はＬＶが０Ｖ〜５０Ｖ、中間電圧（ＭＶ）が５０Ｖ〜３００Ｖ及びＨＶが３００Ｖ〜１２００Ｖである。
【０００５】
高電力及び高性能回路の用途においては、多くの場合、III族窒化物電界効果トランジスタ（ＦＥＴ）及び高電子移動度トランジスタ（ＨＥＭＴ）などのIII−Ｖ族トランジスタがそれらの高い効率及び高電圧処理能力のために望ましい。また、多くの場合、高性能の複合スイッチを実現するために、このようなIII族窒化物トランジスタをシリコンＦＥＴのような他のＦＥＴと組み合わせるのが望ましい。
【０００６】
例えば、ノーマリオフスイッチが望まれる用途においては、デプリーションモード（ノーマリオン）のIII族窒化物トランジスタをエンハンスメントモード（ノーマリオフ）の低電圧（ＬＶ）IV族トランジスタとカスコード接続してエンハンスメントモード（ノーマリオフ）の複合スイッチを形成することができる。しかしながら、III族窒化物トランジスタをシリコンＦＥＴと組み合わせる従来の技術は多くの場合III族窒化物トランジスタにより与えられる利点を相殺してしまう。例えば、従来の複合設計技術はIII族窒化物トランジスタとシリコンＦＥＴを共通の支持表面上に並べて配置する。このような並置構成は複合スイッチの電流路の寄生インダクタンス及び抵抗を不所望に増大し得る。
【発明の概要】
【０００７】
本発明は、少なくとも１つの図に示され且つ又少なくとも１つの図と関連して十分に説明され且つ特許請求の範囲により完全に特定される、III−Ｖ族及びIV族複合スイッチを提供するものである。
【図面の簡単な説明】
【０００８】
【図１】III−Ｖ族及びIV族複合スイッチの一つの模範的な実施形態を表す図を示す。
【図２】Ａは、一実施形態によるIII−Ｖ族及びIV族複合スイッチ用に適した模範的なIII−Ｖ族トランジスタの上面側の斜視図を示す。Ｂは、図２Ａに示す模範的なIII−Ｖ族トランジスタの底面側の斜視図を示す。Ｃは、図２Ａの２Ｃ−２Ｃ線から視た図２Ａ及び２Ｂに示す模範的なIII−Ｖ族トランジスタの断面図を示す。
【図３Ａ】一実施形態によるIII−Ｖ族及びIV族複合スイッチ用に適した模範的なIV族トランジスタの上面側の斜視図を示す。
【図３Ｂ】図３Ａに示す模範的なIV族トランジスタの底面側の斜視図を示す。
【図３Ｃ】図３Ａの３Ｃ−３Ｃ線から視た図３Ａ及び３Ｂに示す模範的なIV族トランジスタの断面図を示す。
【図４Ａ】図２Ａ、２Ｂ及び２Ｃに示されるトランジスタ及び図３Ａ及び３Ｂに示されるトランジスタを用いて実装された模範的なIII−Ｖ族及びIV族複合スイッチの斜視図を示す。
【図４Ｂ】図４Ａの４Ｂ−４Ｂ線から視た図４Ａに示す模範的なIII−Ｖ族及びIV族複合スイッチの断面図を示す。
【図４Ｃ】図４Ａの４Ｃ−４Ｃ線から視た図４Ａに示す模範的なIII−Ｖ族及びIV族複合スイッチの断面図を示す。
【図５Ａ】別の実施形態による模範的なIII−Ｖ族及びIV族複合スイッチの断面図を示す。
【図５Ｂ】更に別の実施形態による模範的なIII−Ｖ族及びIV族複合スイッチの断面図を示す。
【発明を実施するための形態】
【０００９】
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細な説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
【００１０】
上述したように、高電力及び高性能回路の用途においては、多くの場合、III族窒化物から製造されるトランジスタのようなIII−Ｖ族トランジスタがそれらの高い効率及び高電圧処理能力のために望ましい。III族窒化物材料は、例えば窒化ガリウム（ＧａＮ）及びその合金、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を含む。これらのIII族窒化物材料は、比較的広い直接バンドギャップ及び強い圧電分極を有する半導体化合物であり、高い降伏電界、高い飽和速度及び２次元電子ガス（２ＤＥＧ）の生成を可能にし得る。その結果、ＧａＮなどのIII族窒化物材料が、例えばデプリーションモード（即ちノーマリオン）及びエンハンスメントモード（即ち、ノーマリオフ）の電力電界効果トランジスタ（ＦＥＴ）及び高電子移動度トランジスタ（ＨＥＭＴ）として多くのマイクロエレクトロニクス応用に使用されている。
【００１１】
更に上述したように、ノーマリオフスイッチが望まれる電力用途においては、デプリーションモードのIII族窒化物又は他のノーマリオントランジスタを低電圧（ＬＶ）又は中間電圧（ＭＶ）IV族トランジスタとカスコード接続してエンハンスメントモードの複合スイッチを形成することができる。しかしながら、III族窒化物トランジスタをシリコン又は他のIV族ＦＥＴと組み合わせる従来の技術は多くの場合III族窒化物トランジスタにより与えられる利点を無効にしてしまうので、このような複合スイッチの実用性及び信頼性は従来の技術によって損なわれ得る。例えば、従来の複合設計技術は、III族窒化物トランジスタとシリコンＦＥＴを直接銅接合（ＤＢＣ）基板、上部にリードフレームを備えるセラミック基板又は有機積層基板などのセラミックベース基板を用いて実現される共通支持表面上に並べて配置する。このような並置構成は複合スイッチの電流路の寄生インダクタンス及び抵抗を不所望に増大し得る。その結果、III族窒化物又は他のIII−Ｖ族トランジスタをシリコンＦＥＴのようなIV族トランジスタと集積化するコンパクトでコストエフェクティブな設計解が要求されている。
【００１２】
可能な設計解に関する様々なアプローチが、２０１２年３月２９日に出願された「Stacked Composite Device Including a Group III-V Transistor and a Group IV Lateral Transistor」という名称の米国特許出願番号第１３／４３３，８６４号、同じく２０１２年３月２９日に出願された「Stacked Composite Device Including a Group III-V Transistor and a Group IV Vertical Transistor」という名称の米国特許出願番号第１３／４３４，４１２号、及び同じく２０１２年３月２９日に出願された「Stacked Composite Device Including a Group III-V Transistor and a Group IV Diode」という名称の米国特許出願番号第１３／４３３，５２４号に記載され、それらの各特許出願の開示内容は参照することにより本明細書に全て組み込まれる。
【００１３】
本願はIII−Ｖ族及びIV族複合スイッチを対象とする。一実施形態によれば、複合スイッチは、例えば縦型シリコンＦＥＴとして構成し得る低電圧（ＬＶ）又は中間電圧（ＭＶ）IV族トランジスタとカスコード接続された高電圧（ＨＶ）III族窒化物電力トランジスタを含むことができる。例えば、ノーマリオントランジスタとし得るIII族窒化物トランジスタをノーマリオフトランジスタとし得る低電圧（ＬＶ）又は中間電圧（ＭＶ）IV族トランジスタとカスコード接続することによってノーマリオフ複合スイッチを提供することができる。本願に開示される複合スイッチは、従来の設計解に比較して熱放散を高めるように設計されているだけでなく寄生インダクタンス及び抵抗も十分に低減するように設計されている。
【００１４】
図１につき説明すると、図１はIII−Ｖ族及びIV族複合スイッチの一つの模範的な実施形態を示す。図１に示すように、複合スイッチ１００はIV族トランジスタ１３０とカスコード接続されたIII−Ｖ族トランジスタ１１０を含む。図１には、さらに、III−Ｖ族トランジスタ１１０のソース１１２、ドレイン１１４及びゲート１１６、及びIV族トランジスタ１３０の本体ダイオード１３１、ソース１３２及びドレイン１３４及びゲート１３６に加えて、複合スイッチ１００の複合ソース１０２、複合ドレイン１０４及び複合ゲート１０６が示されている。
【００１５】
III−Ｖ族トランジスタ１１０はノーマリオン型のIII族窒化物電力トランジスタとすることができ、例えばデプリーションモードの絶縁ゲートＦＥＴ（ＩＧＦＥＴ）、接合型ＦＥＴ（ＪＦＥＴ）、蓄積モードのＦＥＴ（ＡｃｃｕＦＥＴ）として又はヘテロ構造のＦＥＴ（ＨＦＥＴ）として実装することができる。一実施形態では、III−Ｖ族トランジスタ１１０は金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ）、例えば金属−酸化物−半導体ＦＥＴ（ＭＯＳＦＥＴ）の形態とし得る。また、ＨＦＥＴとして実装するときは、III−Ｖ族トランジスタ１１０は２ＤＥＧを生成するように構成されたＨＥＭＴとすることができる。一実施形態によれば、例えば、III−Ｖ族トランジスタ１１０はＨＶトランジスタとすることができる。いくつかの実施形態においては、複合スイッチ１００は、III−Ｖ族トランジスタ１１０として、III窒化物ＦＥＴ又はＨＥＭＴ以外のIII−Ｖ族ＦＥＴ又はＨＥＭＴ、例えばIII−Ａｓ、III−Ｐ又はIII−ＡｓａＰｂＮ(1-a-b)ＦＥＴ又はＨＥＭＴなどを使用することもできる点に留意されたい。
【００１６】
IV族トランジスタ１３０は、ＬＶ（低電圧）またはＭＶ（高電圧）IV族縦型トランジスタ、例えばノーマリオフシリコン縦型トランジスタとして実装することができる。一実施形態によれば、IV族トランジスタ１３０は、例えばシリコンＭＩＳＦＥＴ又はＭＯＳＦＥＴとすることができる。しかしながら、他の実施形態においては、IV族トランジスタ１３０は任意の適切なIV族材料、例えば炭化シリコン（ＳｉＣ）、ゲルアクティブに有無（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又は歪化されたIV族元素又は化合物を含むものとし得る。
【００１７】
このIII−Ｖ族トランジスタ１１０とIV族トランジスタ１３０の組み合わせは複合スイッチ１００を形成し、この複合スイッチ１００は、図１に示す実施形態によれば、IV族トランジスタ１３０により与えられる複合ソース１０２及び複合ゲート１０６及びIII−Ｖ族トランジスタ１１０により与えられる複合ドレイン１０４を有するノーマリオフ複合トランジスタとして事実上機能する複合３端子装置とし構成することができる。
【００１８】
続いて図２Ａ及び図２Ｂにつき説明すると、図２Ａは一実施形態によるIII−Ｖ族及びIV族複合スイッチ用に適した模範的なIII−Ｖ族トランジスタ２１０の上面２１３の斜視図を示し、図２ＢはIII−Ｖ族トランジスタ２１０の底面２１５の斜視図を示す。図２Ａに示されるように、III−Ｖ族トランジスタ２１０は側面積２２１を有するアクティブダイ２２０を含み、アクティブダイ２２０はその上面２１３に位置するソース電極２１２、ドレイン電極２１４及びゲート電極２１６を含む。ソース電極２１２、ドレイン電極２１４及びゲート電極２１６はアクティブダイ２２０の上面２１３に位置するIII−Ｖ族トランジスタ２１０のソース、ドレイン及びゲートにそれぞれ対応し、それぞれを代表する。更に図２Ａには、ソース電極２１２をアクティブダイ２２０の底面２１９上のソース接点２１９に電気的に結合する半導体貫通ビア（ＴＳＶ）２１８の上面側端が示されている（ソース接点２１９及びＴＳＶの底面側端２１８は図２Ｂ示されている）。
【００１９】
ＴＳＶ２１８の上面側端は概念を明瞭にするためにソース電極２１２を「貫通して見える」ように示されているが、実際にはＴＳＶ２１８の上面側端はソース電極２１２の存在によって覆い隠されるので、図２Ａに示す斜視図からは見えない点に注意されたい。更に、ＴＳＶ２１８の底面側端は点線境界線で表され、アクティブダイ２２０の底面２１５上のソース接点２１９を「貫通して見える」ように示されているが、実際にはＴＳＶ２１８の底面側端は少なくともソース接点２１９の存在によって覆い隠されるので、図２Ｂに示す斜視図からは見えない。
【００２０】
いくつかの実施形態では、図２Ｃを参照して更に詳しく説明されるように、ＴＳＶ２１８はアクティブダイ２２０の全体を貫通させないで、上面２１３上のソース電極２１２からアクティブダイ２２０の高導電性基板に達するまで延在させてもよい。このような実施形態では、高導電性基板は１つ以上の層を含むシリコン構造とすることができる。例えば、高導電性基板は高ドープＮ型（即ちＮ＋）層の上に形成された低ドープＮ型（即ちＮ−）層を含むものとすることができる。いくつかの実施形態では、ＴＳＶ２１８は高導電性基板内の１つ以上の層を貫通して高導電性基板内の高導電性層と接触するまで延在させることができる。所定の他の実施形態では、高導電性基板はシリコン・オン・インシュレータ（ＳＯＩ）基板上のシリコンとすることができる。このような実施形態では、ＴＳＶ２１８は、絶縁層上に形成された薄いデバイス層まで下方に延在させるか、或いは絶縁層の下に形成されたハンドル層まで又は内まで絶縁層を貫通して延在させることができる。
【００２１】
以下に記載する実施形態のいくつかは単一のＴＳＶを使用するものを示すが、本発明の原理に基づく他の実施形態は複数のＴＳＶを含み得ることは当業者なら理解されよう。従って、本明細書で使用される「半導体貫通ビア」又は「ＴＳＶ」は少なくとも１つの半導体貫通ビアを意味するが、２つ以上の半導体貫通ビアも含意する。一部の実施形態では、ＴＳＶは一連のビアとして構成することができる。更に、ＴＳＶは半導体構造の全域に（例えばデバイス電極の下部に）分布させることができ、またＴＳＶは特にいくつかの可能な構成において（例えばソース又はドレインパッドの下部又は１つ以上のＴＳＶパッドの下部に）まとめて配置することができる。
【００２２】
図２Ｃにつき説明すると、図２Ｃは図２Ａの斜視図の線２Ｃ−２Ｃから視た模範的なIII−Ｖ族トランジスタ２１０の断面図を示す。図２Ｃに示されるように、上面２１３及び底面２１５を有するアクティブダイ２２０は基板２２２及び基板２２２上に形成されたIII−Ｖ族層２２４を含む。図２Ｃには、ＴＳＶ２１８、ソース電極２１２、ドレイン電極２１４及びソース接点２１９も示され、ソース接点２１９は基板２２２及び／又はＴＳＶ２１８を経てソース電極２１２に電気的に結合され、ＴＳＶ２１８は、いくつかの実施形態では、破線２１７で示されるように、アクティブダイ２２０を貫通して延在する。
【００２３】
図２Ｃには単一層として示すが、III−Ｖ族層２２４は一般に複数のIII−Ｖ族層を用いて実現することができ、２ＤＥＧを生成するように構成されたヘテロ接合を含むことができることに注意されたい。例えば、いくつかの実施形態では、III−Ｖ族層２２４はＧａＮチャネル及び該チャネル層上に配置されたＡｌＧａＮバリヤ層からなるヘテロ接合を含み、III族窒化物ＨＥＭＴを提供するように構成することができる。
【００２４】
基板２２２は一般に使用されている任意の基板材料で形成することができる。例えば、基板２２２はサファイヤからなるものとすることができ、また「定義」の項で上記したIV族基板とすることもできる。基板２２２がIII−Ｖ族層２２４に対してネイティブ基板でない（即ちIII−Ｖ族基板でなく、例えば、シリコン又は他のIV族基板である）実施形態においては、III−Ｖ族層２２４は典型的には、基板２２２とIII−Ｖ族層２２４内のIII−Ｖ族ヘテロ接合との間に形成されるIII−Ｖ族遷移相を含む。このような遷移相は、基板２２２とIII−Ｖ族ヘテロ接合を形成するIII−Ｖ族チャネル層及びバリヤ層（即ちＧａＮチャネル層及びＡｌＧａＮバリヤ層）との間の熱膨張係数の不整合を調節するように構成される。このような実施形態では、III−Ｖ族層２２４の一部として実施されるIII−Ｖ族遷移相の特定の組成及び厚さは基板２２２の直径及び厚さとIII−Ｖ族トランジスタ２１０の所望の性能とにより決まる。
【００２５】
いくつかの実施形態においては、基板２２２は高導電性のIV族基板、例えば高導電性のシリコン基板とすることができる。基板２２２が高導電性である実施形態では、ＴＳＶ２１８はソース電極２１２をアクティブダイ２２０の底面２１５にあるソース接点２１９に電気的に結合するためにアクティブダイ２２０の全体を貫通して延在させる必要はないことに注意されたい。その代わりに、これらの実施形態においては、ＴＳＶ２１８はアクティブダイ２２０の上面２１３から高導電性基板２２２に達するまで延在させるだけでよしとすることができる。しかしながら、基板２２２が高導電性基板でない実施形態では、ＴＳＶ２１８は、破線２１７で示されるように、アクティブダイ２２０の底面２１５に達するまでアクティブダイ２２０を貫通させることができる。
【００２６】
言い換えれば、いくつかの実施形態では、ソース電極２１２及びソース接点２１９はＴＳＶ２１８により電気的に結合することができるが、他の実施形態では、ソース電極２１２及びソース接点２１９はＴＳＶ２１８とアクティブダイ２２０内の高導電性基板２２２とにより電気的に結合することができる。図２Ａ，２Ｂ及び２Ｃに示されるIII−Ｖ族トランジスタ２１０は図１のIII−Ｖ族トランジスタ１１０に対応し、上記の対応するIII−Ｖ族トランジスタに予め帰属する特徴のいずれかを共有することができることに注意されたい。
【００２７】
当業者なら、本開示に照らして、他の様々なトランジスタ構造、例えばトランジスタの様々な領域を電気的に結合するための様々なレイアウトを実現することができることは理解されよう。例えば、２００４年１２月３日に出願された「III-Nitride Device with Improved Layout Geometry」という名称の米国特許第７、１６６，８６７号明細書に開示されているように、電極はソース、ドレイン及びゲート電極として実現し、ソース及びドレイン電極はそれぞれの共通のソース及びドレインパッドに結合されたインターディジタルフィンガー電極として形成することができる。この特許明細書の全開示内容は参照することにより本明細書に組み込まれる。
【００２８】
所定の実施形態では、ソース電極２１２はソースフィンガー電極に対応する、又はいくつかのソースフィンガー電極を結合する共通ソース電極に対応するものとすることができ、また１つ以上のソース電極パッド及び／又は１つ以上のソースフィンガー電極に結合されたＴＳＶパッドに対応するものとすることができる点に注意されたい。当業者なら、同様のドレイン電極構成をドレイン電極２１４にも対応させることができる（即ち、ドレイン電極２１４をドレインフィンガー電極、ドレインフィンガー電極パッド又はドレインＴＳＶパッドに対応させることができる）ことは理解されよう。更に、いくつかの実施形態では、ゲート電極２１６はゲートフィンガー電極に対応する、又はいくつかのゲートフィンガー電極を結合する共通ゲート電極に対応するものとすることができ、また１つ以上のゲート電極パッド及び／又は１つ以上のゲートフィンガー電極に結合されたＴＳＶパッドに対応するものとすることができる点に注意されたい。
【００２９】
図３Ａ、３Ｂ及び３Ｃに移り説明すると、図３Ａは、一実施形態によるIII−Ｖ族及びIV族複合スイッチ用に適した模範的なIV族トランジスタ３３０の上面３３３の斜視図を示し、図３Ｂは底面３３５の斜視図を示す。図３Ａに示されるように、IV族トランジスタ３３０は側面積３４１を有するアクティブダイ３２１を含む。さらに図３Ａに示されるように、IV族トランジスタ３３０はアクティブダイ３４０の上面３３３上に位置するドレイン電極３３４を有する。さらに、図３Ｂに示されるように、IV族トランジスタ３３０はアクティブダイ３４０の底面３３５上に位置するソース電極３３２及びゲート電極３３６を有する。
【００３０】
図３Ｃは図３Ａの３Ｃ−３Ｃ線から視た模範的なIV族トランジスタ３３０の断面図を示す。図３Ｃに示されるように、底面３３５上に位置するソース電極３３２及びゲート電極３３６及び上面３３３上に位置するドレイン電極３３４を含む。IV族トランジスタ３３０は、アクティブダイ３４０の底面３３５上に位置するソース電極及びゲート及びアクティブダイ３４０の上面３３３上に位置するドレインを有する縦型トランジスタ、例えば縦型シリコントランジスタとして実装することができることに注意されたい。ソース電極３３２及びゲート電極３３６はアクティブダイ３４０の上面３３５上に位置するソース及びゲートにそれぞれ対応するが、ドレイン電極３３４はその上面３３３上に位置するドレインに対応する。さらに、図３Ａ，３Ｂ及び３Ｃに示されるIV族トランジスタ３３０は図１のIV族トランジスタ１３０に対応し、上記の対応するIV族トランジスタに予め帰属する特徴のいずれかを共用することができることに注意されたい。
【００３１】
次に図４Ａ、４Ｂ及び４Ｃを参照すると、図４Ａは、図２Ａ，２Ｂ及び２Ｃに示されるトランジスタ及び図３Ａ及び３Ｃに示されるトランジスタを用いて実現される模範的なIII−Ｖ族及びIV族複合スイッチの斜視図を示すが、図４Ｂ及び４Ｃは４Ｂ−４Ｂ線及び４Ｃ−４Ｃ線から視た該複合スイッチの断面図を示す。図４Ａ、４Ｂ及び４Ｃに示されるように、複合スイッチ４００はIII−Ｖ族トランジスタ４１０を含むアクティブダイ４２０をIV族トランジスタ４３０を含むアクティブダイ４４０の上に積み重ねたスタック構成として示されている。従って、本実施形態によれば、アクティブダイ４４０は複合スイッチ４００の下部アクティブダイであり、アクティブダイ４２０は下部アクティブダイ４４０の上に積み重ねられた上部アクティブダイである。
【００３２】
複合スイッチ４００は概して図１の複合スイッチ１００に対応する。さらに、図４Ａ、４Ｂ及び４ＣのIV族トランジスタ４３０は図３Ａ、３Ｂ及び３ＣのIV族トランジスタ３３０に対応する。従って、IV族トランジスタ４３０は、下部アクティブダイ４４０の底面４３５上のソース電極４３２及びゲート電極４３６にそれぞれ対応するソース及びゲート及び下部アクティブダイ４４０の上面４３３上のドレイン電極４３４に対応するドレインを有する縦型IV族トランジスタとすることができる。
【００３３】
さらに、III−Ｖ族トランジスタ４１０は図２Ａ，２Ｂ及び２ＣのIII−Ｖ族トランジスタ２１０に対応する。従って、いくつかの実施形態においては、基板４２２、III−Ｖ族層４２４、ＴＳＶ４１８及び破線４１７（ＴＳＶ４１８が上部アクティブダイ４２０を貫通することを示す）は、図２Ｃの基板２２２、III−Ｖ族層２２４、ＴＳＶ２１８及び破線２１７にそれぞれ対応する。さらに、ドレイン電極４１４、ソース電極４１２、ＴＳＶ４１８の上面側端及びゲート電極４１６は、図２Ａのドレイン電極２１４、ソース電極２１２、ＴＳＶ２１８の上面側端及びゲート電極２１６にそれぞれ対応する。図４ＡのＴＳＶ４１８の上面側端はソース電極４１２を「貫通して見える」ように示されているが、実際にはＴＳＶ４１８の上面側端は図４Ａの斜視図からは見えない点に注意されたい。図４Ｂには上部アクティブダイ４２０の底面４１５上のソース接点４１９も示されている。
【００３４】
図２Ｃにつき上で説明したように、いくつかの実施形態では、図４Ｂの基板４２２は高導電性のIV族基板、例えば高導電性のシリコン基板とすることができる。さらに、図４Ｃに示されているように、基板４２２が高導電性である実施形態では、ソース電極４１２をIV族トランジスタ４３０のドレイン電極４１４に電気的に結合するために、ＴＳＶ４１８は上部アクティブダイ４２０の全体を貫通する必要はない。つまり、いくつかの実施形態では、上部アクティブダイ４２０内のＴＳＶ４１８は上部アクティブダイ４２０の底面まで延在するが、他の実施形態では、ＴＳＶ１８は底面４１５まで延在しない。さらに、いくつかの実施形態では、III−Ｖ族トランジスタ４１０のソース電極４１２をIV族トランジスタ４３０のドレイン４３４に結合するために、高導電性基板４２２がIV族トランジスタ４３０のドレイン４３４と電気的に接触し、上部アクティブダイ４２０内のＴＳＶ４１８が高導電性基板４２２まで延在している。
【００３５】
図４Ａ、４Ｂ及び４Ｃに示す実施形態によれば、複合スイッチ４００はIV族トランジスタ４３０のゲート電極４３６により提供される複合ゲート電極を含む。さらに、複合スイッチ４００はIII−Ｖ族トランジスタ４１０のドレイン電極４１４により提供される複合ドレイン電極を含む。さらに、上部アクティブダイ４２０の上面４３０上に位置するIII−Ｖ族トランジスタ４１０のゲート電極４１６を下部アクティブダイ４４０の底面４３５上に位置するIII−Ｖ族トランジスタ４３０のソース電極４３２に電気的に結合することができる。IV族トランジスタ４３０のソース電極４３２は、いったんIII−Ｖ族トランジスタ４１０のゲート電極４１６に電気的に接続されると、複合スイッチ４００の複合ソース電極を提供するように構成されている。
【００３６】
図４Ａ、４Ｂ及び４Ｃに示されるように、複合スイッチ４００は、ソース接点４１９が形成されているIII−Ｖ族トランジスタ４１０の底面４１５をIV族トランジスタ４３０のドレイン電極４３４の上に直接積み重ねて重ねることによって形成することができる。当該実施形態では、上部アクティブダイ４２０は、III−Ｖ族トランジスタ４１０のソース接点４１９がIV族トランジスタ４３０のドレイン電極４３４と直接接触するように整列させることができる。IV族トランジスタ４３０上へのIII−Ｖ族トランジスタ４１０の積み重ねは、例えば半田、導電性接着剤、導電性テープ、焼結又は他の取り付け方法によって、III−Ｖ族トランジスタ４１０とIV族トランジスタ４３０との間に直接的な機械的接触を形成することにより達成される。IV族トランジスタ４３０へのIII−Ｖ族トランジスタ４１０のこのような直接装着は、寄生インダクタンス及び抵抗を低減し、熱消散を向上し、フォームファクタ及び製造コストを低減し、従来設計の複合スイッチに比較して有利である。
【００３７】
図４Ａ、４Ｂ及び４Ｃに示めされる模範的な複合スイッチの実施形態に関して、特定の例で示される特徴及び特性は単に概念の理解を助けるものとして詳細に示されているにすぎず、限定として解釈されるべきではないことに注意されたい。さらに、寸法や配置などの実装上の詳細は使用する特定のトランジスタ及び複合スイッチの特定の設計目的に大きく依存することに注意されたい。
【００３８】
例えば、本実施形態によれば、下部アクティブダイ４４０の側面積（図３Ａ及び３Ｂの側面積３４１に対応する）は上部アクティブ第４２０の側面積（図２Ａ及び２Ｂの側面積２２１に対応する）より大きい。しかしながら、必ずしもすべての実施形態においてそうであるわけではない。従って、いくつかの実施形態では、下部アクティブダイ４４０及び上部アクティブダイ４２０のそれぞれの側面積は同等又はほぼ等しくすることができる。アクティブダイ４４０及び４２０のそれぞれの側面積が同等又はほぼ等しい実施形態では、複合スイッチ４００のトポロジーを反転させて、アクティブダイ４４０内のIV族トランジスタ４３０がアクティブダイ４２０内のIII−Ｖ族トランジスタ４１０の上に積み重ねられるようにすることができる。従って、いくつかの実施形態では、アクティブダイ４２０が複合スイッチ４００の下部アクティブダイとして作用し、アクティブダイ４４０が複合スイッチの上部アクティブダイとして実装される。
【００３９】
次に図５Ａ及び５Ｂを参照すると、図５Ａ及び５Ｂは他の模範的な実施形態によるIII−Ｖ族及びIV族複合スイッチ５００Ａ及び５００Ｂのそれぞれの断面図を示す。この模範的な複合スイッチ５００Ａ及び５００Ｂは、IV族トランジスタのアクティブダイ内の別のＴＳＶに結合されるIII−Ｖ族トランジスタのアクティブダイ内の少なくとも１つのＴＳＶの使用を取り入れていることに注意されたい。III−Ｖ族及びIV族複合スイッチ５００Ａ及び５００Ｂの各々はアクティブダイ５２０を有するIII−Ｖ族トランジスタ５１０及びアクティブダイ５４０を有するIV族トランジスタ５３０を含む。複合スイッチ５００Ａ及び５００Ｂは概して図１の複合スイッチ１００に対応する。
【００４０】
IV族トランジスタ５３０は下部アクティブダイ５４０の底面５３５上に位置するソース電極５３２及びゲート電極５３６にそれぞれ対応するソース及びゲートを有する縦型IV族トランジスタとすることができる。さらに、図５Ａに示されるように、IV族トランジスタ５３０は、下部アクティブダイ５４０の上面５３３上のドレイン電極５３４に対応するドレインに加えて、ＴＳＶ５６８及び上面５３３でＴＳＶ５６８に結合されるＴＳＶ−ソース相互接続部５７０も含む。
【００４１】
III−Ｖ族トランジスタ５１０は、基板５２２、III−Ｖ族層５２４、ＴＳＶ５１８ａ及び５１８ｂ、及び上部アクティブダイ５２０の底面５１５でＴＳＶ５１８ａに結合されるＴＳＶ−ゲート相互接続部５７２を有するIII−Ｖ族トランジスタとすることができる。さらに、III−Ｖ族トランジスタ５１０は、上部アクティブダイ５２０の上面５１３上に位置するドレイン電極５１４、ソース電極５１２、及びゲート電極５１６を含む。ＴＳＶ５１８ａはその上面側端でIII−Ｖ族トランジスタ５１０のゲート電極５１６に結合され、その底面側端でＴＳＶ−ゲート相互接続部５７２に結合されることに注意されたい。ＴＳＶ５６８はその上面側端でＴＳＶ−ソース相互接続部５７０に結合され、その底面側端でIV族トランジスタ５３０のソース電極５３２に結合されることに注意されたい。
【００４２】
図５Ａ及び５Ｂには、ＴＳＶ５１８ｂによりソース電極５１２に電気的に結合される上部アクティブダイ５２０の底面５１５に位置するソース接点５１９がさらに示されている。図５Ｂには、絶縁層５７４、III−Ｖ族トランジスタ５１０のためのドレイン接点５７６、及びドレイン接点５７６を上部アクティブダイ５２０の上面５１３上のドレイン電極５１４に電気的に結合するビア５７８も示されている。
【００４３】
図５Ａ及び５Ｂに示す実施形態によれば、複合スイッチ５００Ａ及び５００Ｂは図５Ａのドレイン電極５１４と図５Ｂのドレイン接点５７６とにより提供される複合ドレイン電極を含む。さらに、上部アクティブダイ５２０の上面５１３上に位置するIII−Ｖ族トランジスタ５１０のゲート電極５１６は、ＴＳＶ５１８ａ、ＴＳＶ−ゲート相互接続部５７２、ＴＳＶ−ソース相互接続部５７０及びＴＳＶ５６８を経て、下部アクティブダイ５４０の底面５３５上に位置するIV族トランジスタ５３０のソース電極５３２に電気的に結合することができる。IV族トランジスタ５３０のソース電極５３２は、いったんIII−Ｖ族トランジスタ５１０のゲート電極５１６に電気的に結合されると、複合スイッチ５００Ａ及び５００Ｂの複合ソース電極を提供するように構成されている。
【００４４】
図５Ａ及び５Ｂに示されるように、複合スイッチ５００Ａ及び５００Ｂは、底面５１５上に形成されたソース接点５１９及びＴＳＶ−ゲート相互接続部５７２を有するIII−Ｖ族トランジスタ５１０の底面５１５をIV族トランジスタ５３０のドレイン電極５３４及びＴＳＶ−ソース相互接続部５７０の上に直接重ね重ねることによって形成することができる。この実施形態では、上部アクティブダイ５２０は、III−Ｖ族トランジスタ５１０のソース接点５１９がIV族トランジスタ５３０のドレイン電極５３４と直接接触するように整列させることができる。ＴＳＶ−ゲート相互接続部５７２もＴＳＶ−ソース相互接続部５７０と直接接触するようにできる。IV族トランジスタ５３０上へのIII−Ｖ族トランジスタ５１０の積み重ねは、例えば半田、導電性接着剤、導電性テープ、焼結又は他の取り付け方法によって、III−Ｖ族トランジスタ５１０とIV族トランジスタ５３０との間に直接的な機械的接触を形成することにより達成される。IV族トランジスタ５３０へのIII−Ｖ族トランジスタ５１０のこのような直接装着は、寄生インダクタンス及び抵抗を低減し、熱消散を向上し、フォームファクタ及び製造コストを低減し、従来設計の複合スイッチに比較して有利である。
【００４５】
図５Ｂを参照すると、複合スイッチ５００Ｂは図５Ａの複合スイッチ５００Ａの特徴のほぼすべてを含んでいる。しかし、複合スイッチ５００Ｂはさらにその上面側に平面ドレインパッド又はドレイン接点５７６を含んでいる。ドレイン接点５７６は絶縁層５７４内に形成されたビア５７８を経てドレイン電極５１４に結合される。図５Ｂに示す実施形態によれば、絶縁層５７４はドレイン接点５７６とゲート電極５１６又はソース電極５１２との間の絶縁層５７４の降伏を阻止するために十分な厚さにする必要がある。
【００４６】
以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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