(57)【特許請求の範囲】
【請求項１】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部とを備え、
前記判定部は、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第１の分圧電圧を出力する第１の分圧部と、
前記第１の入出力端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第２の分圧電圧を出力する第２の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第１の分圧電圧と前記第２の分圧電圧とを比較する第１の比較器とを含み、
前記第１および第２の分圧部の分圧比は、前記電源端子および前記第１の入出力端子の両方に前記電源電圧が印加されたとき、前記第１の分圧電圧が前記第２の分圧電圧より大きくなり、前記電源端子がオープン状態になりかつ前記第１の入出力端子に前記電源電圧が印加されたとき、前記第１の分圧電圧が前記第２の分圧電圧よりも小さくなるように設定される、半導体装置。
【請求項２】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部とを備え、
前記判定部は、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第１の分圧電圧を出力する第１の分圧部と、
前記第１の入出力端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第２の分圧電圧を出力する第２の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第１および第２の分圧電圧の各々をデジタル値に変換するアナログ・デジタル変換器と、
前記アナログ・デジタル変換器とデータバスを介して接続された中央処理装置とを含み、
前記中央処理装置は、前記アナログ・デジタル変換器によってデジタル変換された前記第１および第２の分圧電圧を比較する、半導体装置。
【請求項３】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部とを備え、
前記判定部は、
前記第１の入出力端子と前記接地端子との間にかかる電圧によって駆動され、前記電源端子の電圧と前記第１の入出力端子の電圧の各々をデジタル値に変換するアナログ・デジタル変換器と、
前記アナログ・デジタル変換器とデータバスを介して接続された中央処理装置とを含み、
前記中央処理装置は、前記アナログ・デジタル変換器によってデジタル変換された前記電源端子の電圧および前記第１の入出力端子の電圧を比較する、半導体装置。
【請求項４】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第２の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記接地端子と前記第２の入出力端子との間に、前記接地端子がアノード側となり、前記第２の入出力端子がカソード側となるように設けられた第２のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定し、前記接地電圧に等しいローレベルの信号が前記第２の入出力端子に入力されたとき、前記接地端子の電圧が前記第２の入出力端子の電圧よりも高いか否かを判定する判定部とを備え、
前記判定部は、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第１の分圧電圧を出力する第１の分圧部と、
前記第１の入出力端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第２の分圧電圧を出力する第２の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第１の分圧電圧と前記第２の分圧電圧とを比較する第１の比較器と、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第３の分圧電圧を出力する第３の分圧部と、
前記電源端子と前記第２の入出力端子との間にかかる電圧を分圧し、分圧によって得られた第４の分圧電圧を出力する第４の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第３の分圧電圧と前記第４の分圧電圧とを比較する第２の比較器とを含み、
前記第１および第２の分圧部の分圧比は、前記電源端子および前記第１の入出力端子の両方に前記電源電圧が印加されたとき、前記第１の分圧電圧が前記第２の分圧電圧より大きくなり、前記電源端子がオープン状態になりかつ前記第１の入出力端子に前記電源電圧が印加されたとき、前記第１の分圧電圧が前記第２の分圧電圧よりも小さくなるように設定され、
前記第３および第４の分圧部の分圧比は、前記接地端子および前記第２の入出力端子の両方に前記接地電圧が印加されたとき、前記第３の分圧電圧が前記第４の分圧電圧より大きくなり、前記接地端子がオープン状態になりかつ前記第２の入出力端子に前記接地電圧が印加されたとき、前記第３の分圧電圧が前記第４の分圧電圧よりも小さくなるように設定される、半導体装置。
【請求項５】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第２の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記接地端子と前記第２の入出力端子との間に、前記接地端子がアノード側となり、前記第２の入出力端子がカソード側となるように設けられた第２のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定し、前記接地電圧に等しいローレベルの信号が前記第２の入出力端子に入力されたとき、前記接地端子の電圧が前記第２の入出力端子の電圧よりも高いか否かを判定する判定部とを備え、
前記判定部は、
前記第１および第２の入出力端子間にかかる電圧によって駆動され、前記電源端子の電圧と前記第１の入出力端子の電圧とを比較する第１の比較器と、
前記第１および第２の入出力端子間にかかる電圧によって駆動され、前記第２の入出力端子の電圧と前記接地端子の電圧とを比較する第２の比較器とを含み、
前記第１の比較器は、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いとき第１の論理レベルの信号を出力し、前記第１の比較器は、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低くないとき第２の論理レベルの信号を出力し、
前記第２の比較器は、前記接地端子の電圧が前記第２の入出力端子の電圧よりも低いとき第１の論理レベルの信号を出力し、前記第２の比較器は、前記接地端子の電圧が前記第２の入出力端子の電圧よりも低くないとき第２の論理レベルの信号を出力する、半導体装置。
【請求項６】
前記判定部は、前記第１の比較器の出力と前記第２の比較器の出力との論理和を出力する論理和回路をさらに含む、請求項４または５に記載の半導体装置。
【請求項７】
半導体装置であって、
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部とを備え、
前記判定部は、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いときに異常信号を出力し、
前記半導体装置は、
中央処理装置と、
前記異常信号を受けたときに、前記中央処理装置に対して割込み通知を発行する割込み制御回路をさらに備える、半導体装置。
【請求項８】
半導体装置であって、
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部とを備え、
前記半導体装置は、動作モードとして、通常モードと前記通常モードよりも消費電力の小さい省電力モードとを有し、
前記半導体装置は、前記動作モードを切替えるモード制御回路をさらに備え、
前記モード制御回路は、前記判定部から、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いという判定結果を受取ったときに、前記動作モードを前記通常モードから前記省電力モードに切替える、半導体装置。
【請求項９】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第２の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源端子と前記第２の入出力端子との間に、前記電源端子がカソード側となり、前記第２の入出力端子がアノード側となるように設けられた第２のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部と、
前記第１および第２の入出力端子と接続され、前記第１および第２の入出力端子のいずれか一方を選択して、選択した入出力端子の電圧を前記判定部に出力する選択回路とを備え、
前記判定部は、前記電源電圧に等しいハイレベルの信号が前記第１および第２の入出力端子の両方に入力されたとき、前記選択回路から前記第１の入出力端子の電圧を受けている場合には、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定し、前記選択回路から前記第２の入出力端子の電圧を受けている場合には、前記電源端子の電圧が前記第２の入出力端子の電圧よりも低いか否かを判定する、半導体装置。
【請求項１０】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第２の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源端子と前記第２の入出力端子との間に、前記電源端子がカソード側となり、前記第２の入出力端子がアノード側となるように設けられた第２のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部と、
前記第１の入出力端子と接続され、前記第１の入出力端子の電圧を取り込んで保持する第１のサンプルホールド回路と、
前記第２の入出力端子と接続され、前記第２の入出力端子の電圧を取り込んで保持する第２のサンプルホールド回路と、
前記第１および第２のサンプルホールド回路と接続され、前記第１および第２のサンプルホールド回路のいずれか一方を選択して、選択したサンプルホールド回路に保持された電圧を前記判定部に出力する選択回路とを備え、
前記判定部は、前記電源電圧または前記電源電圧に等しいハイレベルの信号が前記第１および第２の入出力端子の両方に入力されたとき、前記選択回路から前記第１のサンプルホールド回路によって保持された前記第１の入出力端子の電圧を受けている場合には、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定し、前記選択回路から前記第２のサンプルホールド回路によって保持された前記第２の入出力端子の電圧を受けている場合には、前記電源端子の電圧が前記第２のサンプルホールド回路によって保持された前記第２の入出力端子の電圧よりも低いか否かを判定する、半導体装置。
【請求項１１】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
外部との間で信号の入力および出力の少なくとも一方を行なうための１または複数の第２の入出力端子と、
前記１または複数の第２の入出力端子にそれぞれ対応して設けられ、各々が、前記電源端子と対応の第２の入出力端子との間に、前記電源端子がカソード側となり、対応の第２の入出力端子がアノード側となるように設けられた１または複数の第２のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部とを備え、
前記判定部は、さらに、前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子および前記１または複数の第２の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子および前記１または複数の第２の入出力端子の各々の電圧よりも低いか否かを判定し、
前記判定部は、前記電源端子の電圧が前記第１の入出力端子および前記１または複数の第２の入出力端子の全ての電圧よりも低い場合に、前記電源端子と外部との接続が不良であることを表わす信号を出力する、半導体装置。
【請求項１２】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部と、
前記電源端子と前記第１の入出力端子との間に互いに直列に設けられた第２のダイオードおよび第１のスイッチ素子とを備え、
前記第２のダイオードは、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように接続され、
前記判定部は、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低い場合に、前記第１のスイッチ素子をオン状態にする、半導体装置。
【請求項１３】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第２の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記接地端子と前記第２の入出力端子との間に、前記接地端子がアノード側となり、前記第２の入出力端子がカソード側となるように設けられた第２のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第１の入出力端子に入力されたとき、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定し、前記接地電圧に等しいローレベルの信号が前記第２の入出力端子に入力されたとき、前記接地端子の電圧が前記第２の入出力端子の電圧よりも高いか否かを判定する判定部と、
前記電源端子と前記第１の入出力端子との間に互いに直列に設けられた第３のダイオードおよび第１のスイッチ素子と、
前記接地端子と前記第２の入出力端子との間に互いに直列に設けられた第４のダイオードおよび第２のスイッチ素子とを備え、
前記第３のダイオードは、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように接続され、
前記第４のダイオードは、前記接地端子がアノード側となり、前記第２の入出力端子がカソード側となるように接続され、
前記判定部は、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低い場合に、前記第１のスイッチ素子をオン状態にし、
前記判定部は、前記接地端子の電圧が前記第２の入出力端子の電圧よりも高い場合に、前記第２のスイッチ素子をオン状態にする、半導体装置。
【請求項１４】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための入出力端子と、
前記接地端子と前記入出力端子との間に、前記接地端子がアノード側となり、前記入出力端子がカソード側となるように設けられた第１のダイオードと、
前記接地電圧に等しいローレベルの信号が前記入出力端子に入力されたとき、前記接地端子の電圧が前記入出力端子の電圧よりも高いか否かを判定する判定部とを備え、
前記判定部は、
前記電源端子と前記接地端子との間にかかる電圧を分圧し、分圧によって得られた第１の分圧電圧を出力する第１の分圧部と、
前記電源端子と前記入出力端子との間にかかる電圧を分圧し、分圧によって得られた第２の分圧電圧を出力する第２の分圧部と、
前記電源端子と前記接地端子との間にかかる電圧によって駆動され、前記第１の分圧電圧と前記第２の分圧電圧とを比較する比較器とを含み、
前記第１および第２の分圧部の分圧比は、前記接地端子および前記入出力端子の両方に前記接地電圧が印加されたとき、前記第１の分圧電圧が前記第２の分圧電圧より大きくなり、前記接地端子がオープン状態になりかつ前記入出力端子に前記接地電圧が印加されたとき、前記第１の分圧電圧が前記第２の分圧電圧よりも小さくなるように設定される、半導体装置。
【請求項１５】
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための入出力端子と、
前記接地端子と前記入出力端子との間に、前記接地端子がアノード側となり、前記入出力端子がカソード側となるように設けられた第１のダイオードと、
前記接地電圧に等しいローレベルの信号が前記入出力端子に入力されたとき、前記接地端子の電圧が前記入出力端子の電圧よりも高いか否かを判定する判定部と、
前記接地端子と前記入出力端子との間に互いに直列に設けられた第２のダイオードおよびスイッチ素子を備え、
前記第２のダイオードは、前記接地端子がアノード側となり、前記入出力端子がカソード側となるように接続され、
前記判定部は、前記電源端子の電圧が前記入出力端子の電圧よりも低い場合に、前記スイッチ素子をオン状態にする、半導体装置。
【請求項１６】
第１および第２の半導体装置を含む電子機器であって、
前記第１の半導体装置は、
前記第１の半導体装置の外部から電源電圧を受けるための電源端子と、
前記第１の半導体装置の外部から接地電圧を受けるための接地端子と、
前記第２の半導体装置から信号が入力される複数の入力端子と、
前記複数の入力端子の１つである第１の入力端子と前記電源端子との間に、前記電源端子がカソード側となり、前記第１の入力端子がアノード側となるように設けられた第１のダイオードと、
前記電源電圧に等しいハイレベルの信号が前記第２の半導体装置から前記第１の入力端子に入力されたとき、前記電源端子の電圧が前記第１の入力端子の電圧よりも低いか否かを判定し、前記電源端子の電圧が前記第１の入力端子の電圧より低いときに第１の異常信号を前記第２の半導体装置に出力する判定部とを含み、
前記第２の半導体装置は、前記第１の異常信号を受けたときに、前記複数の入力端子うち前記第１の入力端子を含めた所定数の入力端子に対して、前記電源電圧に等しいハイレベルの信号を出力する、電子機器。
【請求項１７】
前記第１の半導体装置は、前記複数の入力端子の１つである第２の入力端子と前記接地端子との間に、前記接地端子がアノード側になり、前記第２の入力端子がカソード側となるように設けられた第２のダイオードをさらに含み、
前記判定部は、さらに、前記接地電圧に等しいローレベルの信号が前記第２の半導体装置ｋら前記第２の入力端子に入力されたとき、前記接地端子の電圧が前記第２の入力端子の電圧よりも高いか否かを判定し、前記接地端子の電圧が前記第２の入力端子の電圧よりも高いときに第２の異常信号を前記第２の半導体装置に出力し、
前記第２の半導体装置は、前記第１および第２の異常信号の両方を受けたときに、前記複数の入力端子のうち前記第１の入力端子を含めた所定数の入力端子に対して、前記電源電圧に対応するハイレベルの信号を出力するとともに、前記複数の入力端子のうち前記第２の入力端子を含めた前記所定数と同数の入力端子に対して、前記接地電圧に等しいローレベルの信号を出力する、請求項１６に記載の電子機器。
【請求項１８】
半導体装置の検査方法であって、
前記半導体装置は、
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
外部との間で信号の入力および出力の少なくとも一方を行なうための第１の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを判定する判定部とを含み、
前記電源端子および前記第１の入出力端子の両方に前記電源電圧を印加したときに、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第１の判定ステップと、
前記電源端子をオープン状態にするとともに前記第１の入出力端子に前記電源電圧を印加したときに、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第２の判定ステップと、
前記第１の判定ステップで、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低くないと判定され、かつ、前記第２の判定ステップで、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いと判定された場合に、前記半導体装置は正常であると判定するステップとを備える、半導体装置の検査方法。
【請求項１９】
前記半導体装置は、動作モードとして、通常モードと前記通常モードよりも消費電力の小さい省電力モードとを有し、
前記第２の判定ステップは、前記省電力モードで実行される、請求項１８に記載の半導体装置の検査方法。
【請求項２０】
前記半導体装置は、
外部との間で信号の入力および出力の少なくとも一方を行なうための第２の入出力端子と、
前記電源端子と前記第２の入出力端子との間に、前記電源端子がカソード側となり、前記第２の入出力端子がアノード側となるように接続された第２のダイオードとをさらに含み、
前記第２の判定ステップでは、前記第１および第２の入出力端子の両方に前記電源電圧を印加する、請求項１８に記載の半導体装置の検査方法。
【請求項２１】
前記半導体装置は、前記電源端子と前記第１の入出力端子との間に互いに直列に設けられた第２のダイオードおよびスイッチ素子をさらに含み、
前記第２のダイオードは、前記電源端子がカソード側になり、前記第１の入出力端子がアノード側になるように接続され、
前記第２の判定ステップでは、前記スイッチ素子を導通状態にする、請求項１８に記載の半導体装置の検査方法。
【請求項２２】
半導体装置の検査方法であって、
前記半導体装置は、
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
各々が、外部との間で信号の入力および出力の少なくとも一方を行なうための第１および第２の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源端子および前記接地端子間にかかる電圧で駆動され、第１のノードの電圧が第２のノードの電圧より低いか否かを判定する判定部と、
前記第１のノードを前記電源端子および前記第２の入出力端子のいずれか一方に選択的に接続する第１のスイッチと、
前記第２のノードを前記第１および第２の入出力端子のいずれか一方に選択的に接続する第２のスイッチとを含み、
前記電源端子および前記接地端子には、常に前記電源電圧および前記接地電圧が印加され、
前記第１のスイッチによって前記第１のノードと前記第２の入出力端子とを接続し、かつ、前記第２のスイッチによって前記第２のノードと前記第１の入出力端子とを接続した第１の接続状態で、前記第１および第２の入出力端子の両方に前記電源電圧を印加したときに、前記第１のノードの電圧が前記第２のノードの電圧より低いか否かを前記判定部によって判定する第１の判定ステップと、
前記第１の接続状態で、前記第１の入出力端子に前記電源電圧を印加するとともに前記第２の入出力端子に前記電源電圧よりも低い所定の電圧を印加したときに、前記第１のノードの電圧が前記第２のノードの電圧よりも低いか否かを前記判定部によって判定する第２の判定ステップと、
前記第１のスイッチによって前記第１のノードと前記電源端子とを接続し、かつ、前記第２のスイッチによって前記第２のノードと前記第２の入出力端子とを接続した第２の接続状態で、前記第２の入出力端子に前記電源電圧を印加したときに、前記第１のノードの電圧が前記第２のノードの電圧よりも低いか否かを前記判定部によって判定する第３の判定ステップと、
前記第１の判定ステップで、前記第１のノードの電圧が前記第２のノードの電圧よりも低くないと判定され、前記第２の判定ステップで、前記第１のノードの電圧が前記第２のノードの電圧よりも低いと判定され、前記第３の判定ステップで、前記第１のノードの電圧が前記第２のノードの電圧よりも低くないと判定された場合に、前記半導体装置は正常であると判定するステップとを備える、半導体装置の検査方法。
【請求項２３】
半導体装置の検査方法であって、
前記半導体装置は、
外部から電源電圧を受けるための電源端子と、
外部から接地電圧を受けるための接地端子と、
各々が、外部との間で信号の入力および出力の少なくとも一方を行なうための第１および第２の入出力端子と、
前記電源端子と前記第１の入出力端子との間に、前記電源端子がカソード側となり、前記第１の入出力端子がアノード側となるように設けられた第１のダイオードと、
前記電源端子と前記第２の入出力端子との間に、前記電源端子がカソード側となり、前記第２の入出力端子がアノード側となるように設けられた第２のダイオードと、
前記第１および第２の入出力端子と接続され、前記第１および第２の入出力端子のいずれか一方を選択して、選択した入出力端子の電圧を出力する選択回路と、
前記電源端子の電圧が前記選択回路によって選択された入出力端子の電圧よりも低いか否かを判定する判定部とを含み、
前記選択回路によって前記第１の入出力端子が選択された第１の選択状態で、前記電源端子および前記第１の入出力端子の両方に前記電源電圧を印加したときに、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第１の判定ステップと、
前記第１の選択状態で、前記電源端子をオープン状態にするとともに前記第１の入出力端子に前記電源電圧を印加したときに、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第２の判定ステップと、
前記選択回路によって前記第２の入出力端子が選択された第２の選択状態で、前記接地電圧と前記電源電圧との間の所定の電圧を前記電源端子に印加するとともに前記接地電圧を前記第２の入出力端子に印加したときに、前記電源端子の電圧が前記第２の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第３の判定ステップと、
前記第２の選択状態で、前記所定の電圧を前記電源端子に印加するとともに前記電源電圧を前記第２の入出力端子に印加したときに、前記電源端子の電圧が前記第２の入出力端子の電圧よりも低いか否かを前記判定部によって判定する第４の判定ステップと、
前記第１の判定ステップで、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低くないと判定され、前記第２の判定ステップで、前記電源端子の電圧が前記第１の入出力端子の電圧よりも低いと判定され、前記第３の判定ステップで、前記電源端子の電圧が前記第２の入出力端子の電圧よりも低くないと判定され、前記第４の判定ステップで、前記電源端子の電圧が前記第２の入出力端子の電圧よりも低いと判定された場合に、前記半導体装置は正常と判定するステップとを備える、半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体基板上に複数の素子が集積された半導体装置、およびこの半導体装置を搭載した電子機器に関し、さらに、半導体装置に設けられた電源端子または接地端子のオープン故障を検査する半導体装置の検査方法に関する。
【背景技術】
【０００２】
電源端子または接地端子のオープン故障を検査する手法として、たとえば、特開平１１−２３７４４１号公報（特許文献１）に記載された方法が知られている。この文献は、半導体パッケージに設けられた複数の電源および接地端子の全てがプリント基板上の接合部と正常に接続されているかを検査する手法を開示する。具体的には、半導体パッケージ上の複数の端子とそれぞれ対向するプリント基板上の複数の接合部との接続状態を電気的に検出する検出手段が設けられる。
【０００３】
同様の技術が、特開２００５−３２２７６８号公報（特許文献２）に開示されている。この文献に記載のＬＳＩ（Large  Scale  Integration）チップは、複数のパッドと、その複数のパッドに接続された内部配線と、その複数のパッドに接続されたモニタ回路と、そのモニタ回路に接続された検出回路とを備える。モニタ回路は、複数のパッドのそれぞれの電位に対応する値を示す複数の測定信号を、検出回路に出力する。検出回路は、入力された複数の測定信号に基づき、複数のパッドにおける電位の違いを検出する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２３７４４１号公報
【特許文献２】特開２００５−３２２７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の文献は、複数の電源端子および接地端子が設けられている場合に、接続不良となっている一部の端子を検出する方法に関するものであるが、電源端子および接地端子が１つずつしか設けられていない場合でも、接続不良の検出が容易でない場合がある。
【０００６】
具体的には、電源端子が接続不良であっても、入出力ポートの１つに電源電圧が供給されている場合には、半導体チップが一見正常に動作することがある。なぜなら、出力バッファを構成するＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタに寄生するダイオードを介して電源電圧が半導体チップ内の電源配線に供給されるからである。
【０００７】
同様に、接地端子が接続不良であっても、入出力ポートの１つに接地電圧が供給されている場合には、半導体チップが一見正常に動作する場合がある。なぜなら、出力バッファを構成するＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタに寄生するダイオードを介して接地電圧が半導体チップ内の接地線に供給されるからである。
【０００８】
信号の入出力端子が接続不良の場合には、入出力信号に応答して半導体装置が正常に動作するか否かを検査することによって接続不良を容易に検出することができる。しかしながら、上記のようなオープン故障が生じている場合には、半導体チップが低負荷で動作している場合であれば一見正常に動作するために接続不良を容易に検出できない。
【０００９】
この発明の主たる目的は、電源端子または接地端子の接続不良を容易に検出することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明の実施の一形態による半導体装置は、電源端子と、接地端子と、第１の入出力端子と、第１のダイオードと、判定部とを備える。電源端子は、外部から電源電圧を受けるために設けられる。接地端子は、外部から接地電圧を受けるために設けられる。第１の入出力端子は、外部との間で信号の入力および出力の少なくとも一方を行なうために設けられる。第１のダイオードは、電源端子と第１の入出力端子との間に、電源端子がカソード側となり、第１の入出力端子がアノード側となるように設けられる。判定部は、電源電圧に等しいハイレベルの信号が第１の入出力端子に入力されたとき、電源端子の電圧が第１の入出力端子の電圧よりも低いか否かを判定する。
【発明の効果】
【００１１】
上記の実施の形態の半導体装置によれば、判定部を設けることによって、電源端子または接地端子の接続不良を容易に検出することができる。
【図面の簡単な説明】
【００１２】
【図１】この発明の実施の形態１による半導体装置の構成を示すブロック図である。
【図２】図１の電圧検査部１０Ａの構成を示す回路図である。
【図３】図１の電圧検査部１０Ｂの構成を示す回路図である。
【図４】図２、図３の電圧検査部１０Ａ，１０Ｂを組合わせた電圧検査部１０Ｃの構成を示す回路図である。
【図５】図２の電圧検査部１０Ａの変形例として、電圧検査部４０Ａの構成を示す回路図である。
【図６】図３の電圧検査部１０Ｂの変形例として、電圧検査部４０Ｂの構成を示す回路図である。
【図７】図４の電圧検査部１０Ｃの変形例として、図５の電圧検査部４０Ａと図６の電圧検査部４０Ｂとを組合わせた電圧検査部４０Ｃの構成を示す回路図である。
【図８】図５の電圧検査部４０Ａの変形例として、電圧検査部４０Ｄの構成を示す回路図である。
【図９】この発明の実施の形態２による半導体装置の構成を示すブロック図である。
【図１０】図９の半導体装置の変形例を示すブロック図である。
【図１１】図１０の半導体装置の変形例を示すブロック図である。
【図１２】この発明の実施の形態３による半導体装置の構成を示すブロック図である。
【図１３】図１２の電圧検査部４１Ａの変形例として、電圧検査部４２Ａの構成を示す回路図である。
【図１４】この発明の実施の形態４による半導体装置の構成を示すブロック図である。
【図１５】この発明の実施の形態４の変形例による半導体装置の構成を示すブロック図である。
【図１６】この発明の実施の形態４の他の変形例による半導体装置の構成を示すブロック図である。
【図１７】この発明の実施の形態４のさらに他の変形例による半導体装置の構成を示すブロック図である。
【図１８】この発明の実施の形態５による電子機器の構成を示すブロック図である。
【図１９】図１８の電子機器の変形例を示すブロック図である。
【図２０】図１８の電子機器の他の変形例を示すブロック図である。
【図２１】この発明の実施の形態６による半導体装置の構成を示すブロック図である。
【図２２】実施の形態６による半導体装置の他の例を示すブロック図である。
【図２３】実施の形態６による半導体装置のさらに他の例を示すブロック図である。
【図２４】図５の電圧検査部４０Ａが正常に動作するか否かを検査を行なうための検査システムの構成を示すブロック図である。
【図２５】図２１の検査システムによる検査手順を示すフローチャートである。
【図２６】検査システムの第１の変形例を示すブロック図である。
【図２７】図２６の検査システムによる検査手順を示すフローチャートである。
【図２８】検査システムの第２の変形例を示すブロック図である。
【図２９】図２８の検査システムによる検査手順を示すフローチャートである。
【図３０】検査システムの第３の変形例を示すブロック図である。
【図３１】図３０の検査システムによる検査手順を示すフローチャートである。
【図３２】検査システムの第４の変形例を示すブロック図である。
【図３３】図３２の検査システムによる検査手順を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１４】
＜実施の形態１＞
［半導体装置の構成］
図１は、この発明の実施の形態１による半導体装置の構成を示すブロック図である。図１を参照して、半導体装置は、半導体チップ９が半導体パッケージ１に収納されたものである。半導体チップ９は、複数のパッドＰＤＣ，ＰＤＳ，ＰＤ１，ＰＤ２，…と、内部回路２０と、出力バッファ３１，３２と、電圧検査部１０Ａ，１０Ｂとを含む。図１では、半導体チップ９としてマイクロコンピュータチップが例示される。
【００１５】
半導体パッケージ１は、電源電圧Ｖｃｃを外部から受けるための電源端子ＴＣと、接地電圧Ｖｓｓを外部から受けるための接地端子ＴＳと、信号に入出力に用いられる複数の入出力端子Ｔ１，Ｔ２，…とを含む。半導体チップの周縁部に設けられたパッドＰＤＣ，ＰＤＳ，ＰＤ１，ＰＤ２，…は、電源端子ＴＣ、接地端子ＴＳ、および入出力端子Ｔ１，Ｔ２，…とそれぞれボンディングワイヤによって接続される。なお、パッケージ１の種類は、ＱＦＰ（Quad  Flat  Package）やＢＧＡ（Ball  Grid  Array）など、どのような種類であってもよい。ＱＦＰの場合には、上記の各端子はリードフレームに相当する。
【００１６】
内部回路２０は、ＣＰＵ（Central  Processing  Unit）２１、ＲＯＭ（Read  Only  Memory）２２（たとえば、フラッシュメモリ）、ＲＡＭ（Random  Access Memory）２３、割込み制御回路２４、アナログ・デジタル変換器（ＡＤＣ：Analog-to-Digital Converter）２５、タイマ回路２６、および、ＩＯ（Input/Output）ポート論理回路２８，２９などの多数の機能ブロックを含む。これらの機能ブロックはバス３０を介して相互に接続される。ＩＯ（Input/Output）ポート論理回路２８，２９は、ＣＰＵ２１などの内部回路２０と半導体装置の外部との間でパッドＰＤ１，ＰＤ２を介したデータの入出力（入力および出力の少なくとも一方）を行なう際に用いられるインターフェースである。たとえば、ＩＯポート論理回路２８，２９は、入出力データを一時的に保持したり、信号形式や電圧レベルを変換したりする。
【００１７】
内部回路２０は、さらに、内部電源回路２７を含む。内部電源回路２７は、電源配線Ｌ１を介してパッドＰＤＣと接続される。内部電源回路２７は、パッドＰＤＣを介して受けた電源電圧Ｖｃｃに基づいて内部電源電圧を生成し、生成した内部電源電圧を内部回路２０内の各機能ブロックに駆動電圧として供給する。内部回路２０の各機能ブロックは、接地配線Ｌ２を介してパッドＰＤＳと接続され、外部から接地電圧Ｖｓｓを受ける。
【００１８】
出力バッファ３１は、ＩＯポート論理回路２８から出力データ信号を受け、この出力データ信号を増強してパッドＰＤ１を介して外部に出力する。より詳細には、出力バッファ３１は、電源配線Ｌ１とパッドＰＤ１との間に接続されたＰＭＯＳトランジスタＱ１１と、接地配線Ｌ２とパッドＰＤ１との間に接続されたＮＭＯＳトランジスタＱ１２とを含む。トランジスタＱ１１，Ｑ１２のゲートにＩＯポート論理回路２８から出力された出力データ信号が入力される。
【００１９】
通常、ＭＯＳトランジスタＱ１１，Ｑ１２と並列に寄生ダイオードＤ１１，Ｄ１２が付随する。具体的に、パッドＰＤＣ（電源端子ＴＣ）が寄生ダイオードＤ１１のカソード側となり、パッドＰＤ１（入出力端子Ｔ１）が寄生ダイオードＤ１１のアノード側となる。パッドＰＤＳ（接地端子ＴＳ）が寄生ダイオードＤ１２のアノード側となり、パッドＰＤ１（入出力端子Ｔ１）が寄生ダイオードＤ１２のカソード側となる。これらの寄生ダイオードＤ１１，Ｄ１２は静電気保護の機能も内在する。なお、パッドＰＤ１が入力専用の場合には、出力バッファ３１が設けられていないため出力バッファに生じる寄生ダイオードは付随しないが、静電気放電の保護のためにダイオードＤ１１，Ｄ１２が設けられている場合は同様の機能を有することとなる。
【００２０】
出力バッファ３２についても同様である。概略的に記載すると、ＩＯポート論理回路２９から出力された出力データ信号を受け、この出力データ信号を増強してパッドＰＤ２を介して外部に出力する。より詳細には、出力バッファ３２は、電源配線Ｌ１とパッドＰＤ２との間に接続されたＰＭＯＳトランジスタＱ２１と、接地配線Ｌ２とパッドＰＤ２との間に接続されたＮＭＯＳトランジスタＱ２２とを含む。
【００２１】
ＭＯＳトランジスタＱ２１，Ｑ２２と並列に寄生ダイオードＤ２１，Ｄ２２が存在する。寄生ダイオードＤ２１，Ｄ２２は静電気保護のために利用される。
【００２２】
［オープン故障の検出］
半導体装置をプリント基板に実装するとき、半導体装置の端子ＴＣ，ＴＳ，Ｔ１，Ｔ２とプリント基板上の接続部とが半田接続される。このとき、入出力端子Ｔ１，Ｔ２に電源電圧Ｖｃｃまたは接地電圧Ｖｓｓが入力されている場合には、電源端子ＴＣおよび接地端子ＴＳの接続不良が容易に検知できないことがある。以下、図１を参照して具体的に説明する。
【００２３】
まず、入出力端子Ｔ１に電源電圧Ｖｃｃが印加されている場合について説明する。たとえば、半導体装置の動作モードを決定するハイレベルの信号が入出力端子Ｔ１に固定的に入力される場合や、入出力端子Ｔ１が未使用のときにフローティング状態となるのを避けるために入出力端子Ｔ１を電源ノードＮＤ１に接続する場合などがこの例に当てはまる。電源端子ＴＣの半田接続が不良のために、電源端子ＴＣと外部との接続が断線されていると、入出力端子Ｔ１を介して入力された電源電圧Ｖｃｃ（たとえば、５［Ｖ］）がダイオードＤ１１を介して電源配線Ｌ１に供給される。電源配線Ｌ１の電圧は、電源電圧ＶｃｃよりもダイオードＤ１１のビルトイン電圧Ｖｔｈ（約０．７Ｖ）だけ低い。内部回路２０は、電圧（Ｖｃｃ−Ｖｔｈ）を駆動電圧として一見正常に動作する。ただし、配線抵抗やダイオードＤ１１によって電流量が制限されるので、内部回路２０の動作は不安定である。
【００２４】
次に、入出力端子Ｔ２に接地電圧Ｖｓｓが印加されている場合について説明する。たとえば、半導体装置の動作モードを決定するローレベルの信号が入出力端子Ｔ２に固定的に入力される場合や、入出力端子Ｔ２が未使用のときにフローティング状態となるのを避けるために入出力端子Ｔ２を接地ノードＮＤ２に接続する場合などがこの例に当てはまる。接地端子ＴＳの半田接続が不良のために、接地端子ＴＳと外部との接続が断線されているとすると、入出力端子Ｔ２を介して入力された接地電圧Ｖｓｓ（たとえば、０［Ｖ］）がダイオードＤ２２を介して接地配線Ｌ２に供給される。接地配線Ｌ２の電圧は、接地電圧ＶｓｓよりもダイオードＤ２２のビルトイン電圧Ｖｔｈ（約０．７Ｖ）だけ高い。内部回路２０は、電圧（Ｖｓｓ＋Ｖｔｈ）を受けて一見正常に動作する。ただし、配線抵抗やダイオードＤ２２によって電流量が制限されるので、内部回路２０の動作は不安定である。
【００２５】
内部回路２０が一見正常に動作するために、上記のオープン故障を検出するのは容易ではない。そこで、図１の半導体装置では、上記のオープン故障を容易に検出するために電圧検査部１０Ａ，１０Ｂが設けられている。
【００２６】
電圧検査部１０Ａは、電源端子ＴＣに接続される電源配線Ｌ１の電圧が、入出力端子Ｔ１に接続されるパッドＰＤ１の電圧よりも低いか否かを判定する。電源配線Ｌ１の電圧がパッドＰＤ１の電圧よりも低い場合（具体的には、ダイオードＤ１１のビルトイン電圧Ｖｔｈだけ低い）には、電源端子ＴＣの接続が不良であると判定される。一方、電圧検査部１０Ｂは、接地端子ＴＳに接続される接地配線Ｌ２の電圧が、入出力端子Ｔ２に接続されるパッドＰＤ２の電圧よりも高いか否かを判定する。接地配線Ｌ２の電圧がパッドＰＤ２の電圧よりも高い場合（具体的には、ダイオードＤ２２のビルトイン電圧Ｖｔｈだけ高い）には、接地端子ＴＳの接続が不良であると判定される。この明細書では、電圧検査部を判定部とも称する。
【００２７】
［電圧検査部１０Ａ，１０Ｂの構成］
図２は、図１の電圧検査部１０Ａの構成を示す回路図である。図２には、図１の電源端子ＴＣ、接地端子ＴＳ、入出力端子Ｔ１、寄生ダイオードＤ１１，Ｄ１２およびバス３０も併せて示される。
【００２８】
図２を参照して、電圧検査部１０Ａは、比較器１１Ａと、ノイズを除去するためのフィルタ１２Ａ，１３Ａと、Ｄフリップフロップ１４とを含む。比較器１１Ａの第１の入力ノードＩＮ１は、フィルタ１２Ａを介して電源端子ＴＣと接続され、比較器１１Ａの第２の入力ノードＩＮ２は、フィルタ１３Ａを介して入出力端子Ｔ１と接続される。比較器１１Ａの出力ノードは、Ｄフリップフロップ１４のデータ端子Ｄと接続される。
【００２９】
比較器１１Ａは、入出力端子Ｔ１と接地端子ＴＳ（接地配線Ｌ２）との間にかかる電圧によって駆動され、第１の入力ノードＩＮ１の入力電圧（電源端子ＴＣの電圧）と第２の入力ノードＩＮ２の入力電圧（入出力端子Ｔ１の電圧）とを比較する。そして、比較器１１Ａは、第１の入力ノードＩＮ１の入力電圧（電源端子ＴＣの電圧）が第２の入力ノードＩＮ２の入力電圧（入出力端子Ｔ１の電圧）に等しいか、それより大きいとき、ロー（Ｌ）レベル（「０」）の信号を出力する。一方、比較器１１Ａは、第１の入力ノードＩＮ１の入力電圧（電源端子ＴＣの電圧）が第２の入力ノードＩＮ２の入力電圧（入出力端子Ｔ１の電圧）より低いとき、ハイ（Ｈ）レベル（「１」）の信号を出力する。なお、第１、第２の入力ノードＩＮ１，ＩＮ２への入力される電圧が等しいときに出力がＬレベルになるように、比較器１１Ａのオフセット電圧が調整される。
【００３０】
次に動作について説明する。まず、電源端子ＴＣの半田接続が不良で断線状態であるとする。入出力端子Ｔ１には電源電圧Ｖｃｃが入力されているとする。このとき、電源配線Ｌ１の電圧は電源電圧ＶｃｃよりもダイオードＤ１１のビルトイン電圧Ｖｔｈだけ低くなるので、比較器１１ＡはＨレベルの信号を出力する。一方、電源端子ＴＣの半田接続が正常の場合には、電源端子ＴＣおよび入出力端子Ｔ１には電源電圧Ｖｃｃが入力されている。したがって、比較器１１ＡはＬレベルの信号を出力する。
【００３１】
Ｄフリップフロップ１４は、クロック端子Ｃに入力された制御信号ＣＳ１がＨレベルに立上がったとき、データ端子Ｄに入力されている信号の論理レベルを保持して、出力端子Ｑから出力する。たとえば、図１のＣＰＵ２１は、制御信号ＣＳ１をＨレベルにした後にＤフリップフロップ１４の出力をバス３０を介して取得する。ＣＰＵ２１は、Ｄフリップフロップ１４の出力信号がＨレベルとなったことによって、電源端子ＴＣの接続異常を検知する。
【００３２】
なお、図２の構成において、比較器１１Ａを、電源端子ＴＣ（電源配線Ｌ１）と接地端子ＴＳ（接地配線Ｌ２）との間にかかる電圧によって駆動してはならない。電源端子ＴＣが接続不良のときに、比較器１１Ａの高圧側の駆動電圧（Ｖｃｃ−Ｖｔｈ）よりも第２の入力ノードＩＮ２への入力電圧（Ｖｃｃ）が高くなるからである。
【００３３】
図３は、図１の電圧検査部１０Ｂの構成を示す回路図である。図２には、図１の電源端子ＴＣ、接地端子ＴＳ、入出力端子Ｔ２、寄生ダイオードＤ２１，Ｄ２２およびバス３０も併せて示される。
【００３４】
図３を参照して、電圧検査部１０Ｂは、比較器１１Ｂと、ノイズを除去するためのフィルタ１２Ｂ，１３Ｂと、Ｄフリップフロップ１４とを含む。比較器１１Ｂの第１の入力ノードＩＮ１は、フィルタ１２Ｂを介して接地端子ＴＳと接続され、比較器１１Ｂの第２の入力ノードＩＮ２は、フィルタ１３Ｂを介して入出力端子Ｔ２と接続される。比較器１１Ｂの出力ノードは、Ｄフリップフロップ１４のデータ端子Ｄと接続される。
【００３５】
比較器１１Ｂは電源端子ＴＣ（電源配線Ｌ１）と入出力端子Ｔ２との間にかかる電圧によって駆動され、第１の入力ノードＩＮ１の入力電圧（接地端子ＴＳの電圧）と第２の入力ノードＩＮ２の入力電圧（入出力端子Ｔ２の電圧）とを比較する。そして、比較器１１Ｂは、第１の入力ノードＩＮ１の入力電圧（接地端子ＴＳの電圧）が第２の入力ノードＩＮ２の入力電圧（入出力端子Ｔ２の電圧）に等しいか、それより小さいとき、Ｌレベル（「０」）の信号を出力する。一方、比較器１１Ｂは、第１の入力ノードＩＮ１の入力電圧（接地端子ＴＳの電圧）が第２の入力ノードＩＮ２の入力電圧（入出力端子Ｔ２の電圧）より高いとき、Ｈレベル（「１」）の信号を出力する。なお、第１、第２の入力ノードＩＮ１，ＩＮ２への入力される電圧が等しいときに出力がＬレベルになるように、比較器１１Ｂのオフセット電圧が調整される。
【００３６】
次に動作について説明する。まず、接地端子ＴＳの半田接続が不良で断線状態であるとする。入出力端子Ｔ２には接地電圧Ｖｓｓが入力されているとする。このとき、電源配線Ｌ１の電圧は接地電圧ＶｓｓよりもダイオードＤ２２のビルトイン電圧Ｖｔｈだけ高くなるので、比較器１１ＢはＨレベルの信号を出力する。一方、接地端子ＴＳの半田接続が正常の場合には、接地端子ＴＳおよび入出力端子Ｔ２には接地電圧Ｖｓｓが入力されている。したがって、比較器１１ＢはＬレベルの信号を出力する。
【００３７】
Ｄフリップフロップ１４は、クロック端子Ｃに入力された制御信号ＣＳ１がＨレベルに立上がったとき、データ端子Ｄに入力されている信号の論理レベルを保持して、出力端子Ｑから出力する。たとえば、図１のＣＰＵ２１は、制御信号ＣＳ１をＨレベルにした後にＤフリップフロップ１４の出力をバス３０を介して取得する。ＣＰＵ２１は、Ｄフリップフロップ１４の出力信号がＨレベルとなったことによって、接地端子ＴＳの接続異常を検知する。
【００３８】
なお、図２の構成において、比較器１１Ｂを、電源端子ＴＣ（電源配線Ｌ１）と接地端子ＴＳ（接地配線Ｌ２）との間にかかる電圧によって駆動してはならない。接地端子ＴＳが接続不良のときに、比較器１１Ｂの低圧側の駆動電圧（Ｖｓｓ＋Ｖｔｈ）よりも第２の入力ノードＩＮ２への入力電圧（Ｖｓｓ）が低くなるからである。
【００３９】
図４は、図２、図３の電圧検査部１０Ａ，１０Ｂを組合わせた電圧検査部１０Ｃの構成を示す回路図である。図４には、図１の電源端子ＴＣ、接地端子ＴＳ、入出力端子Ｔ１，Ｔ２、寄生ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ２２およびバス３０も併せて示される。
【００４０】
図４を参照して、電圧検査部１０Ｂは、比較器１１Ａ，１１Ｂと、ノイズを除去するためのフィルタ１２Ａ，１３Ａ，１２Ｂ，１３Ｂと、論理和回路１５と、Ｄフリップフロップ１４とを含む。
【００４１】
比較器１１Ａの第１の入力ノードは、フィルタ１２Ａを介して電源端子ＴＣと接続され、比較器１１Ａの第２の入力ノードは、フィルタ１３Ａを介して入出力端子Ｔ１と接続される。比較器１１Ａの出力ノードは、論理和回路１５の第１の入力ノードに接続される。比較器１１Ａは、入出力端子Ｔ１，Ｔ２間に供給される電圧によって駆動される。比較器１１Ａは、第１の入力ノードの入力電圧（電源端子ＴＣの電圧）が第２の入力ノードの入力電圧（入出力端子Ｔ１の電圧）より低いとき（電源端子ＴＣの断線）、Ｈレベル（「１」）の信号を出力する。
【００４２】
比較器１１Ｂの第１の入力ノードは、フィルタ１２Ｂを介して接地端子ＴＳと接続され、比較器１１Ｂの第２の入力ノードは、フィルタ１３Ｂを介して入出力端子Ｔ２と接続される。比較器１１Ｂの出力ノードは、論理和回路１５の第２の入力ノードに接続される。比較器１１Ｂは、入出力端子Ｔ１，Ｔ２間に供給される電圧によって駆動される。比較器１１Ｂは、第１の入力ノードの入力電圧（接地端子ＴＳの電圧）が第２の入力ノードの入力電圧（入出力端子Ｔ２の電圧）より高いとき（接地端子ＴＳの断線）、Ｈレベル（「１」）の信号を出力する。
【００４３】
論理和回路１５は、比較器１１Ａ，１１Ｂのいずれか一方の出力がＨレベルのときＨレベルの信号をＤフリップフロップ１４のデータ端子Ｄに出力する。図１のＣＰＵ２１は、制御信号ＣＳ１をＨレベルにした後にＤフリップフロップ１４から出力される信号をバス３０を介して取得する。ＣＰＵ２１は、Ｄフリップフロップ１４の出力信号がＨレベルとなったことによって、電源端子ＴＣおよび接地端子ＴＳの少なくとも一方が接続異常であることを検知する。
【００４４】
［電圧検査部の変形例］
以下の変形例では、比較器１１Ａ，１１Ｂを、電源端子ＴＣおよび接地端子ＴＳ間の電圧で駆動できるように、比較器１１Ａ，１１Ｂの入力電圧を抵抗による分圧電圧にした点に特徴がある。以下、具体的に説明する。
【００４５】
図５は、図２の電圧検査部１０Ａの変形例として、電圧検査部４０Ａの構成を示す回路図である。図５には、図１の電源端子ＴＣ、接地端子ＴＳ、入出力端子Ｔ１、寄生ダイオードＤ１１，Ｄ１２およびバス３０も併せて示される。
【００４６】
図５の電圧検査部４０Ａは、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と、スイッチＳＷ１，ＳＷ２をさらに含む点で図２の電圧検査部１０Ａと異なる。他の構成要素は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない場合がある。
【００４７】
抵抗素子Ｒ１，Ｒ２およびスイッチＳＷ１は、電源配線Ｌ１と接地配線Ｌ２との間に直列に配列され、電源端子ＴＣおよび接地端子ＴＳ間にかかる電圧を分圧する第１の分圧部ＤＩＶ１を構成する。抵抗素子Ｒ３，Ｒ４およびスイッチＳＷ２は、入出力端子Ｔ１と接地配線Ｌ２との間に直列に接続され、入出力端子Ｔ１および接地端子ＴＳ間にかかる電圧を分圧する第２の分圧部ＤＩＶ２を構成する。
【００４８】
スイッチＳＷ１，ＳＷ２は、電源端子ＴＣの接続状態が良否を検査するときのみオン状態にされ、通常動作時はオフ状態になるように制御される。これによって、通常時には、抵抗素子Ｒ１，Ｒ２の直列接続体および抵抗素子Ｒ３，Ｒ４の直列接続体を電流が流れないようにして、無駄な電力消費をなくすことができる。
【００４９】
比較器１１Ａの第１の入力ノードＩＮ１は、フィルタ１２Ａを介して抵抗素子Ｒ１，Ｒ２の接続ノードＮＤ３と接続され、比較器１１Ａの第２の入力ノードＩＮ２は、フィルタ１３Ａを介して抵抗素子Ｒ３，Ｒ４の接続ノードＮＤ４と接続される。比較器１１Ａの出力ノードは、Ｄフリップフロップ１４のデータ端子Ｄと接続される。比較器１１Ａは、接続ノードＮＤ３の電圧と接続ノードＮＤ４の電圧を比較して、比較結果をＤフリップフロップ１４に出力する。
【００５０】
比較器１１Ａは、電源端子ＴＣおよび接地端子ＴＳ間にかかる電圧によって駆動される。電源端子ＴＣが接続不良であっても、入出力端子Ｔ１に入力される電源電圧Ｖｃｃによって比較器１１Ａが正常に動作するようにする必要がある。このため、第２の入力ノードＩＮ２に入力される電圧が高圧側の駆動電圧（Ｖｃｃ−Ｖｔｈ）より低くなるように、言替えると、抵抗素子Ｒ３，Ｒ４の抵抗値ｒ３，ｒ４が、
Ｖｃｃ×ｒ４／（ｒ３＋ｒ４）＜Ｖｃｃ−Ｖｔｈ                      …(1)
の関係を満たすように設定される。ただし、上式（１）において、簡単のためにＶｓｓ＝０とした。
【００５１】
さらに、電源端子ＴＣおよび入出力端子Ｔ１の両方に電源電圧が印加されたとき、接続ノードＮＤ３の電圧が接続ノードＮＤ４の電圧よりも大きくなるとともに、電源端子ＴＣがオープン状態になりかつ入出力端子Ｔ１に電源電圧Ｖｃｃが印加されたとき、接続ノードＮＤ３の電圧が接続ノードＮＤ４の電圧よりも小さくなるようにする。すなわち、
ｒ２／（ｒ１＋ｒ２）＞ｒ４／（ｒ３＋ｒ４）                        …(2)
（Ｖｃｃ−Ｖｔｈ）×ｒ２／（ｒ１＋ｒ２）＜Ｖｃｃ×ｒ４／（ｒ３＋ｒ４）
…(3)
を満たすように、抵抗素子Ｒ１〜Ｒ４の抵抗値ｒ１〜ｒ４を設定する。ただし、上式（２）、（３）では簡単のためにＶｓｓ＝０とした。
【００５２】
図６は、図３の電圧検査部１０Ｂの変形例として、電圧検査部４０Ｂの構成を示す回路図である。図６には、図１の電源端子ＴＣ、接地端子ＴＳ、入出力端子Ｔ２、寄生ダイオードＤ２１，Ｄ２２、およびバス３０も併せて示される。
【００５３】
図６の電圧検査部４０Ｂは、抵抗素子Ｒ５，Ｒ６，Ｒ７，Ｒ８と、スイッチＳＷ３，ＳＷ４をさらに含む点で図３の電圧検査部１０Ｂと異なる。他の構成要素は図３の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない場合がある。
【００５４】
抵抗素子Ｒ５，Ｒ６およびスイッチＳＷ３は、電源配線Ｌ１と接地配線Ｌ２との間に直列に配列され、電源端子ＴＣおよび接地端子ＴＳ間にかかる電圧を分圧する第３の分圧部ＤＩＶ３を構成する。抵抗素子Ｒ７，Ｒ８およびスイッチＳＷ４は、入出力端子Ｔ２と電源配線Ｌ１との間に直列に接続され、入出力端子Ｔ２および電源端子ＴＣ間にかかる電圧を分圧する第４の分圧部ＤＩＶ４を構成する。
【００５５】
スイッチＳＷ３，ＳＷ４は、電源端子ＴＣの接続状態が良否を検査するときのみオン状態にされ、通常動作時はオフ状態になるように制御される。これによって、通常時には、抵抗素子Ｒ５，Ｒ６の直列接続体および抵抗素子Ｒ７，Ｒ８の直列接続体を電流が流れないようにして、無駄な電力消費をなくすことができる。
【００５６】
比較器１１Ｂの第１の入力ノードＩＮ１は、フィルタ１２Ｂを介して抵抗素子Ｒ５，Ｒ６の接続ノードＮＤ５と接続され、比較器１１Ｂの第２の入力ノードＩＮ２は、フィルタ１３Ｂを介して抵抗素子Ｒ７，Ｒ８の接続ノードＮＤ６と接続される。比較器１１Ｂの出力ノードは、Ｄフリップフロップ１４のデータ端子Ｄと接続される。比較器１１Ｂは、接続ノードＮＤ５の電圧と接続ノードＮＤ６の電圧を比較して、比較結果をＤフリップフロップ１４に出力する。
【００５７】
比較器１１Ｂは、電源端子ＴＣおよび接地端子ＴＳ間にかかる電圧によって駆動される。接地端子ＴＳが接続不良のとき入出力端子Ｔ２に入力される接地電圧Ｖｓｓによって比較器１１Ｂが正常に動作するようにする必要がある。すわなち、第２の入力ノードＩＮ２に入力される電圧が低圧側の駆動電圧（Ｖｓｓ＋Ｖｔｈ）より高くなるように、言替えると、抵抗素子Ｒ７，Ｒ８の抵抗値ｒ７，ｒ８が、
Ｖｃｃ×ｒ８／（ｒ７＋ｒ８）＞Ｖｔｈ                              …(4)
の関係を満たすように設定される。ただし、簡単のためにＶｓｓ＝０とした。
【００５８】
さらに、電源端子ＴＣおよび入出力端子Ｔ２の両方に接地電圧Ｖｓｓが印加されたとき、接続ノードＮＤ５の電圧が接続ノードＮＤ６の電圧よりも小さくなるとともに、接地端子ＴＳがオープン状態になりかつ入出力端子Ｔ２に接地電圧Ｖｓｓが印加されたとき、接続ノードＮＤ５の電圧が接続ノードＮＤ６の電圧よりも大きくなるようにする。すなわち、
ｒ６／（ｒ５＋ｒ６）＜ｒ８／（ｒ７＋ｒ８）                        …(5)
（Ｖｃｃ−Ｖｔｈ）×ｒ６／（ｒ５＋ｒ６）＞Ｖｃｃ×ｒ８／（ｒ７＋ｒ８）
…(6)
を満たすように、抵抗素子Ｒ５〜Ｒ８の抵抗値ｒ５〜ｒ８を設定する。上式（５）、（６）では、簡単のためにＶｓｓ＝０とした。
【００５９】
図７は、図４の電圧検査部１０Ｃの変形例として、図５の電圧検査部４０Ａと図６の電圧検査部４０Ｂとを組合わせた電圧検査部４０Ｃの構成を示す回路図である。図７には、図１の電源端子ＴＣ、接地端子ＴＳ、入出力端子Ｔ１，Ｔ２、寄生ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ２２およびバス３０も併せて示される。
【００６０】
図７の電圧検査部４０Ｃは、抵抗素子Ｒ１〜Ｒ８と、スイッチＳＷ１〜ＳＷ４と、フィルタ１２Ａ，１３Ａ，１２Ｂ，１３Ｂと、比較器１１Ａ，１１Ｂと、論理和回路１５と、Ｄフリップフロップ１４とを含む。
【００６１】
これらの構成要素のうち、抵抗素子Ｒ１〜Ｒ４、スイッチＳＷ１，ＳＷ２、フィルタ１２Ａ，１３Ａ、および比較器１１Ａの接続および動作は、比較器１１Ａの出力ノードが論理和回路１５の第１の入力ノードに接続される点を除いて、図５の場合と同じである。抵抗素子Ｒ５〜Ｒ８、スイッチＳＷ３，ＳＷ４、フィルタ１２Ｂ，１３Ｂ、および比較器１１Ｂの接続および動作は、比較器１１Ｂの出力ノードが論理和回路１５の第２の入力ノードに接続される点を除いて、図６の場合と同じである。
【００６２】
論理和回路１５は、比較器１１Ａ，１１Ｂのいずれか一方の出力がＨレベルのときＨレベルの信号をＤフリップフロップ１４のデータ端子Ｄに出力する。図１のＣＰＵ２１は、制御信号ＣＳ１をＨレベルにした後にＤフリップフロップ１４から出力される信号をバス３０を介して取得する。ＣＰＵ２１は、Ｄフリップフロップ１４の出力信号がＨレベルとなったことによって、電源端子ＴＣおよび接地端子ＴＳの少なくとも一方が接続異常であることを検知する。
【００６３】
図８は、図５の電圧検査部４０Ａの変形例として、電圧検査部４０Ｄの構成を示す回路図である。図８には、図１の電源端子ＴＣ、接地端子ＴＳ、入出力端子Ｔ１，Ｔ２、寄生ダイオードＤ１１，Ｄ１２，Ｄ２１，Ｄ２２およびバス３０も併せて示される。ただし、入出力端子Ｔ２は、接地ノードＮＤ２でなく電源ノードＮＤ１に接続される。
【００６４】
図８の電圧検査部４０Ｄは、抵抗素子Ｒ５，Ｒ６，Ｒ７，Ｒ８と、スイッチＳＷ３，ＳＷ４と、論理積回路１６とをさらに含む点で図５の電圧検査部４０Ａと異なる。他の構成要素は図５の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない場合がある。
【００６５】
抵抗素子Ｒ５，Ｒ６およびスイッチＳＷ３は、電源配線Ｌ１と接地配線Ｌ２との間に直列に配列され、電源端子ＴＣおよび接地端子ＴＳ間にかかる電圧を分圧する分圧部を構成する。抵抗素子Ｒ７，Ｒ８およびスイッチＳＷ４は、入出力端子Ｔ２と接地配線Ｌ２との間に直列に接続され、入出力端子Ｔ２および接地端子ＴＳ間にかかる電圧を分圧する分圧部を構成する。
【００６６】
スイッチＳＷ３，ＳＷ４は、電源端子ＴＣの接続状態が良否を検査するときのみオン状態にされ、通常動作時はオフ状態になるように制御される。これによって、通常時には、抵抗素子Ｒ５，Ｒ６の直列接続体および抵抗素子Ｒ７，Ｒ８の直列接続体を電流が流れないようにして、無駄な電力消費をなくすことができる。
【００６７】
比較器１１Ｂの第１の入力ノードは、フィルタ１２Ｂを介して抵抗素子Ｒ５，Ｒ６の接続ノードＮＤ５と接続され、比較器１１Ｂの第２の入力ノードは、フィルタ１３Ｂを介して抵抗素子Ｒ７，Ｒ８の接続ノードＮＤ６と接続される。比較器１１Ｂの出力ノードは、論理積回路１６の入力ノードの１つと接続される。比較器１１Ｂは、接続ノードＮＤ５の電圧と接続ノードＮＤ６の電圧を比較して、比較結果を論理積回路１６に出力する。
【００６８】
上記の抵抗素子Ｒ５〜Ｒ８、フィルタ１２Ｂ，１３Ｂ、比較器１１Ｂ，および入出力端子Ｔ２は、図５の抵抗素子Ｒ１〜Ｒ４、フィルタ１２Ａ，１３Ａ、比較器１１Ａ，および入出力端子Ｔ１にそれぞれ対応する。
【００６９】
論理積回路１６は、比較器１１Ａ，１１Ｂの両方の出力がＨレベルのとき、Ｈレベルの信号をＤフリップフロップ１４のデータ端子Ｄに出力する。ＣＰＵ２１は、Ｄフリップフロップ１４の出力信号がＨレベルとなったことによって、電源端子ＴＣが接続異常であることを判定する。図５の場合に比べると、入出力端子Ｔ１，Ｔ２の各電圧と電源端子ＴＣの電圧とを比較しているので、より確実に電源端子ＴＣの接続不良を検出することができる。
【００７０】
＜実施の形態２＞
図９は、この発明の実施の形態２による半導体装置の構成を示すブロック図である。
【００７１】
図９の半導体装置は、図２の半導体装置にさらに選択回路３３が付加されたものである。選択回路３３は、入出力端子Ｔ１〜Ｔ４と接続される。選択回路３３は、制御信号ＣＳ２に従って、入出力端子Ｔ１〜Ｔ４のうちの１つを選択し、選択した入出力端子の電圧を電圧検査部１０Ａに出力する。
【００７２】
なお、実施の形態１で説明したように、入出力端子Ｔ１〜Ｔ４の各々と電源端子ＴＣとの間には、電源端子ＴＣがカソード側になるように寄生ダイオードＤ１１，Ｄ２１，Ｄ３１，Ｄ４１がそれぞれ設けられる。入出力端子Ｔ１〜Ｔ４の各々と接地端子ＴＳとの間には、接地端子ＴＳがアノード側になるように寄生ダイオードＤ１２，Ｄ２２，Ｄ３２，Ｄ４２がそれぞれ設けられる。
【００７３】
電圧検査部１０Ａは、比較器１１Ａと、ノイズを除去するためのフィルタ１２Ａ，１３Ａと、Ｄフリップフロップ１４とを含む。比較器１１Ａの第１の入力ノードＩＮ１は、フィルタ１２Ａを介して電源端子ＴＣと接続され、比較器１１Ａの第２の入力ノードＩＮ２は、フィルタ１３Ａを介して選択回路３３の出力ノードと接続される。比較器１１Ａの出力ノードは、Ｄフリップフロップ１４のデータ端子Ｄと接続される。
【００７４】
比較器１１Ａは選択回路３３の出力ノードと接地端子ＴＳ（接地配線Ｌ２）との間にかかる電圧によって駆動され、第１の入力ノードＩＮ１の入力電圧（電源端子ＴＣの電圧）と第２の入力ノードＩＮ２の入力電圧（選択回路３３によって選択された入出力端子の電圧）とを比較する。比較器１１Ａは、第１の入力ノードＩＮ１の入力電圧（電源端子ＴＣの電圧）が第２の入力ノードＩＮ２の入力電圧（選択回路３３によって選択された入出力端子の電圧）より低いとき、Ｈレベル（「１」）の信号を出力する。
【００７５】
具体的に、図９では、入出力端子Ｔ２に電源電圧Ｖｃｃが入力されている場合が示される。この場合、選択回路３３によって入出力端子Ｔ２を選択し、選択された入出力端子Ｔ２の電圧と電源端子ＴＣの電圧とを比較器１１Ａによって比較することによって、電源端子ＴＣの接続状態が良好か否かを判定できる。このように選択回路３３を設けることによって、入出力端子Ｔ１〜Ｔ４に対して１個ずつ比較器を設けることなく、１個の比較器によって入出力端子Ｔ１〜Ｔ４のうちの所望の端子電圧と電源端子ＴＣの電圧とを比較することができる。
【００７６】
その他の点は、図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００７７】
図１０は、図９の半導体装置の変形例を示すブロック図である。図１０の半導体装置は、電圧検査部１０Ａに代えて図５で説明した電圧検査部４０Ａが設けられている点で、図９の半導体装置と異なる。
【００７８】
電圧検査部４０Ａは、比較器１１Ａと、フィルタ１２Ａ，１３Ａと、Ｄフリップフロップ１４と、抵抗素子Ｒ１〜Ｒ４と、スイッチＳＷ１，ＳＷ２とを含む。
【００７９】
抵抗素子Ｒ１，Ｒ２およびスイッチＳＷ１は、電源配線Ｌ１と接地配線Ｌ２との間に直列に配列され、電源端子ＴＣおよび接地端子ＴＳ間にかかる電圧を分圧する第１の分圧部を構成する。抵抗素子Ｒ３，Ｒ４およびスイッチＳＷ２は、選択回路３３の出力ノードと接地配線Ｌ２との間に直列に接続され、選択回路３３によって選択された入出力端子と接地端子ＴＳとの間にかかる電圧を分圧する第２の分圧部を構成する。スイッチＳＷ１，ＳＷ２は、電源端子ＴＣの接続状態が良否を検査するときのみオン状態になる。
【００８０】
比較器１１Ａは、電源端子ＴＣおよび接地端子ＴＳ間にかかる電圧によって駆動される。比較器１１Ａの第１の入力ノードＩＮ１は、フィルタ１２Ａを介して抵抗素子Ｒ１，Ｒ２の接続ノードＮＤ３と接続され、比較器１１Ａの第２の入力ノードＩＮ２は、フィルタ１３Ａを介して抵抗素子Ｒ３，Ｒ４の接続ノードＮＤ４と接続される。比較器１１Ａの出力ノードは、Ｄフリップフロップ１４のデータ端子Ｄと接続される。比較器１１Ａは、接続ノードＮＤ３の電圧と接続ノードＮＤ４の電圧を比較して、比較結果をＤフリップフロップ１４に出力する。
【００８１】
選択回路３３によって入出力端子Ｔ１〜Ｔ４を順に選択し、選択した入出力端子の電圧と接地端子ＴＳの電圧を電圧検査部４０Ａによって比較することができるので、入出力端子Ｔ１〜Ｔ４の各々に対して比較器１１Ａを設ける必要がない。図１０のその他の点は、図５、図９で説明したのと同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００８２】
図１１は、図１０の半導体装置の変形例を示すブロック図である。図１１の半導体装置は、サンプルホールド回路ＳＨ１〜ＳＨ４をさらに含む点で図１０の半導体装置と異なる。サンプルホールド回路ＳＨ１〜ＳＨ４は、入出力端子Ｔ１〜Ｔ４にそれぞれ対応して設けられる。
【００８３】
サンプルホールド回路ＳＨ１は、対応の入出力端子Ｔ１と選択回路３３の入力ノードとの間に設けられたスイッチ５１と、選択回路３３の入力ノードと接地配線Ｌ２との間に設けられたコンデンサ５２とを含む。サンプルホールド回路ＳＨ１は、入出力端子Ｔ１の電圧を取込んでコンデンサ５２に保持する。サンプルホールド回路ＳＨ２〜ＳＨ４の各々についてもサンプルホールド回路ＳＨ１と同様に、対応の入出力端子と選択回路３３の入力ノードとの間に設けられ、対応の入出力端子の電圧を保持する。
【００８４】
サンプルホールド回路ＳＨ１〜ＳＨ４を設けることによって、入出力端子Ｔ１〜Ｔ４の電圧を同一タイミングで取込んで電源端子ＴＣの電圧と比較することができる。図１１のその他の点は図１０の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００８５】
＜実施の形態３＞
図１２は、この発明の実施の形態３による半導体装置の構成を示すブロック図である。図１２には、図２の電圧検査部１０Ａの変形例として、電圧検査部４１Ａの構成が示される。
【００８６】
電圧検査部４１Ａは、ＡＤ（Analog-to-Digital）変換器３４と、フィルタ１２Ａ，１３Ａと、ＣＰＵ２１とを含む。ＡＤ変換器３４には、アナログ入力端子ＡＩＮ１，ＡＩＮ２と、電源電圧Ｖｃｃが入力される電源端子ＡＶｃｃと、接地電圧Ｖｓｓが入力される接地端子ＧＮＤと、参照電圧Ｖｒｅｆが入力される参照電圧端子と、デジタル出力端子Ｄｏｕｔが設けられる。ＡＤ変換器３４は、アナログ入力端子ＡＩＮ１，ＡＩＮ２に入力されるアナログ電圧を順番にデジタル変換して、デジタル出力端子Ｄｏｕｔからバス３０に出力する。
【００８７】
ＡＤ変換器３４の第１のアナログ入力端子ＡＩＮ１は、フィルタ１２Ａを介して電源端子ＴＣに接続される。ＡＤ変換器３４の第２のアナログ入力端子ＡＩＮ２は、フィルタ１３Ａを介して入出力端子Ｔ１に接続される。ＡＤ変換器３４の電源端子ＡＶｃｃは入出力端子Ｔ１に接続され、ＡＤ変換器３４の接地端子ＧＮＤは接地端子ＴＳに接続される。ＡＤ変換器３４は、入出力端子Ｔ１に電源電圧Ｖｃｃが入力されたとき、入出力端子Ｔ１と接地端子ＧＮＤとの間にかかる電圧によって動作する。
【００８８】
ＡＤ変換器３４とバス３０を介して接続されたＣＰＵ２１は、ＡＤ変換器３４から出力されたデジタル変換後の電源端子ＴＣの電圧およびデジタル変換後の入出力端子Ｔ１の電圧を取得する。ＣＰＵ２１は、取得した電源端子ＴＣの電圧を表わすデジタル値と入出力端子Ｔ１の電圧を表わすデジタル値とを比較することによって、電源端子ＴＣの接続状態が良好であるか否かを判定する。
【００８９】
図１３は、図１２の電圧検査部４１Ａの変形例として、電圧検査部４２Ａの構成を示す回路図である。図１３の電圧検査部４２Ａは、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と、スイッチＳＷ１，ＳＷ２をさらに含む点で図１２の電圧検査部４１Ａと異なる。他の構成要素は図１２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない場合がある。
【００９０】
抵抗素子Ｒ１，Ｒ２およびスイッチＳＷ１は、電源配線Ｌ１と接地配線Ｌ２との間に直列に配列され、電源端子ＴＣおよび接地端子ＴＳ間にかかる電圧を分圧する第１の分圧部を構成する。抵抗素子Ｒ３，Ｒ４およびスイッチＳＷ２は、入出力端子Ｔ１と接地配線Ｌ２との間に直列に接続され、入出力端子Ｔ１および接地端子ＴＳ間にかかる電圧を分圧する第２の分圧部を構成する。スイッチＳＷ１，ＳＷ２は、電源端子ＴＣの接続状態が良否を検査するときのみオン状態にされる。
【００９１】
ＡＤ変換器３４の第１のアナログ入力端子ＡＩＮ１は、フィルタ１２Ａを介して抵抗素子Ｒ１，Ｒ２の接続ノードＮＤ３に接続される。ＡＤ変換器３４の第２のアナログ入力端子ＡＩＮ２は、フィルタ１３Ａを介して抵抗素子Ｒ３，Ｒ４の接続ノードＮＤ４に接続される。ＡＤ変換器３４の電源端子ＡＶｃｃは電源端子ＴＣに接続され、ＡＤ変換器３４の接地端子ＧＮＤは接地端子ＴＳに接続される。ＡＤ変換器３４は、電源端子ＴＣと接地端子ＧＮＤとの間にかかる電圧によって動作する。
【００９２】
電源端子ＴＣが接続不良であっても、入出力端子Ｔ１に入力される電源電圧ＶｃｃによってＡＤ変換器３４が正常に動作するようにする必要がある。このため、ＡＤ変換器３４の第２のアナログ入力端子ＡＩＮ２に入力される電圧が、電源端子ＡＶｃｃに入力される電圧（Ｖｃｃ−Ｖｔｈ）より低くなるように、言替えると、抵抗素子Ｒ３，Ｒ４の抵抗値ｒ３，ｒ４が、
Ｖｃｃ×ｒ４／（ｒ３＋ｒ４）＜Ｖｃｃ−Ｖｔｈ                      …(7)
の関係を満たすように設定される。ただし、上式（７）において、簡単のためにＶｓｓ＝０とした。
【００９３】
ＡＤ変換器３４とバス３０を介して接続されたＣＰＵ２１は、ＡＤ変換器３４から出力されたデジタル変換後の接続ノードＮＤ３の電圧およびデジタル変換後の接続ノードＮＤ４の電圧を取得する。ＣＰＵ２１は、取得した接続ノードＮＤ３の電圧を表わすデジタル値と接続ノードＮＤ４の電圧を表わすデジタル値とから、電源端子ＴＣの電圧値と入出力端子Ｔ１の電圧値とを算出する。ＣＰＵ２１、算出した電源端子ＴＣの電圧値と算出した入出力端子Ｔ１の電圧値とを比較することによって電源端子ＴＣの接続状態が良好であるか否かを判定する。
【００９４】
＜実施の形態４＞
実施の形態４では、半導体装置の動作中に半田接続部が劣化することによって電源端子ＴＣで断線が生じた場合に、半導体装置を安全な状態にするフェールセーフ技術が開示される。以下、図１４〜図１７を参照して、具体的に説明する。
【００９５】
図１４は、この発明の実施の形態４による半導体装置の構成を示すブロック図である。図１４の半導体装置は、図２の半導体装置を変形したものである。具体的には、電圧検査部４３Ａが、Ｄフリップフロップ１４を含まない点で図２の電圧検査部１０Ａと異なる。
【００９６】
比較器１１Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とを比較し、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低いときにＨレベルの信号ＣＳ３（異常信号）を割込み制御回路２４に出力する。割込み制御回路２４は、Ｈレベルの信号ＣＳ３を受けたときに、割込み通知をＣＰＵ２１に発行する。割込み通知を受けたＣＰＵ２１は半導体装置を安全に停止させる。
【００９７】
図１５は、この発明の実施の形態４の変形例による半導体装置の構成を示すブロック図である。図１５の電圧検査部４３Ａの構成は、図１４の場合と同じである。図１５の場合、比較器１１Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とを比較し、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低いときにＨレベルのリセット信号ＣＳ４を内部回路２０を構成する各機能ブロックへ出力する。各機能ブロックはＨレベルのリセット信号ＣＳ４を受けたときに初期化動作を行なう。
【００９８】
図１６は、この発明の実施の形態４の他の変形例による半導体装置の構成を示すブロック図である。図１６の半導体装置は、内部回路２０で用いられる内部クロックを生成するクロック生成回路３５およびモード制御回路３６をさらに含む。図１６のその他の点は、図１、図２で説明した半導体装置と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。
【００９９】
モード制御回路３６は、Ｄフリップフロップ１４の出力を随時検出し、Ｄフリップフロップ１４の出力がＨレベルになったとき、半導体装置の動作モードを通常モードから省電力モードに切り替えるモード制御信号ＣＳ５を出力する。フラッシュメモリ（ＲＯＭ）２２は、モード制御信号ＣＳ５を受けたとき、読出動作のみを行ない、高電圧が必要な書込動作および消去動作などを行なわない。クロック生成回路３５は、モード制御信号ＣＳ５を受けたとき、生成するクロック周波数を通常時よりも低下させる。
【０１００】
図１７は、この発明の実施の形態４のさらに他の変形例による半導体装置の構成を示すブロック図である。
【０１０１】
図１７の電圧検査部４３Ａの構成は、図１４の場合と同じである。図１７の場合、比較器１１Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とを比較し、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低いときにＨレベルの信号ＣＳ６（異常信号）を出力端子ＴＯを介して半導体装置の外部に出力する。たとえば、半導体装置の外部に設けられたコントローラは、Ｈレベルの信号ＣＳ６を半導体装置から受けたとき、半導体装置を安全に停止させる。
【０１０２】
＜実施の形態５＞
実施の形態５は、実施の形態１で説明した半導体装置が実装された電子機器において、半導体装置の電源端子ＴＣまたは接地端子ＴＳの接続状態の不良を検知したときに、安全に半導体装置の動作を停止させるフェールセーフ技術を開示するものである。以下、図１８〜図２０を参照して、具体的に説明する。
【０１０３】
図１８は、この発明の実施の形態５による電子機器の構成を示すブロック図である。図１８の電子機器は、プリント基板６０Ａ上に実装された半導体装置２Ａ，６１Ａを含む。半導体装置２Ａは、半導体パッケージに収納されたマイクロコンピュータチップであり、半導体装置６１Ａは、半導体装置２Ａを制御するコントローラである。
【０１０４】
半導体装置２Ａは、図５の半導体装置を変形したものであり、電圧検査部４０Ａに代えて電圧検査部４４Ａを含む。電圧検査部４４Ａは、電圧検査部４０ＡからＤフリップフロップ１４を取除いたものである。比較器１１Ａから出力されたステータス信号ＣＳ６は、出力端子ＳＴＯＵＴを介して半導体装置６０Ａの入力端子ＳＴＩＮに入力される。
【０１０５】
半導体装置２Ａは、入出力端子Ｔ１〜Ｔ３を含む。図１、図２で説明したように、入出力端子Ｔ１〜Ｔ３の各々と電源端子ＴＣとの間には、電源端子ＴＣ（電源配線Ｌ１）がカソード側となるように寄生ダイオードＤ１１，Ｄ２１，Ｄ３１がそれぞれ設けられる。入出力端子Ｔ１〜Ｔ３の各々と接地端子ＴＳとの間には、接地端子ＴＳ（接地配線Ｌ２）がアノード側となるように寄生ダイオードＤ１２，Ｄ２２，Ｄ３２がそれぞれ設けられる。入出力端子Ｔ１〜Ｔ３には、半導体装置６１Ａの出力端子ＯＵＴＡ，ＯＵＴＢ，ＯＵＴＣからそれぞれ信号が供給される。
【０１０６】
初期状態において、半導体装置６１Ａの出力端子ＯＵＴＡから半導体装置２Ａの入出力端子Ｔ１に電源電圧Ｖｃｃに等しいＨレベルの信号が入力され、出力端子ＯＵＴＢ，ＯＵＴＣから入出力端子Ｔ２，Ｔ３にそれぞれ接地電圧Ｖｓｓに等しいＬレベルの信号が入力されているとする。この状態で、半導体装置２Ａの電圧検査部４４Ａは、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低いか否かを判定する。電源端子ＴＣの半田接続状態が不良で断線していた場合には、電圧検査部４４Ａに設けられた比較器１１ＡはＨレベルのステータス信号ＣＳ６を半導体装置６１Ａに出力する。
【０１０７】
半導体装置６１Ａは、Ｈレベルのステータス信号ＣＳ６を受けたとき、入出力端子Ｔ２，Ｔ３に供給する信号もＬレベルからＨレベルに切替える。これによって、電源配線Ｌ１に供給される電流量が増えるので、半導体装置２Ａがより安定に動作する。この状態で、半導体装置６１Ａは、半導体装置２Ａの動作を停止させる。
【０１０８】
図１９は、図１８の電子機器の変形例を示すブロック図である。図１９の電子機器は、プリント基板６０Ｂ上に実装された半導体装置２Ｂ，６１Ｂを含む。半導体装置２Ｂは、半導体パッケージに収納されたマイクロコンピュータチップであり、半導体装置６１Ｂは、半導体装置２Ｂを制御するコントローラである。半導体装置２Ｂは、図１８の電圧検査部４４Ａに代えて電圧検査部４４Ｂを含む。電圧検査部４４Ｂは、図６の電圧検査部４０ＢからＤフリップフロップ１４を取除いたものである。比較器１１Ｂから出力されたステータス信号ＣＳ７は、出力端子ＳＴＯＵＴを介して半導体装置６１Ｂの入力端子ＳＴＩＮに入力される。
【０１０９】
初期状態において、半導体装置６１Ｂの出力端子ＯＵＴＡから半導体装置２Ｂの入出力端子Ｔ２に接地電圧Ｖｓｓに等しいＬレベルの信号が入力され、出力端子ＯＵＴＢ，ＯＵＴＣから入出力端子Ｔ３，Ｔ４にそれぞれ電源電圧Ｖｃｃに等しいＨレベルの信号が入力されているとする。この状態で、半導体装置２Ｂの電圧検査部４４Ｂは、接地端子ＴＳの電圧が入出力端子Ｔ２の電圧よりも高いか否かを判定する。接地端子ＴＳの半田接続状態が不良で断線していた場合には、電圧検査部４４Ｂに設けられた比較器１１ＢはＨレベルのステータス信号ＣＳ７を半導体装置６１Ｂに出力する。
【０１１０】
半導体装置６１Ｂは、Ｈレベルのステータス信号ＣＳ７を受けたとき、入出力端子Ｔ３，Ｔ４に供給する信号もＨレベルからＬレベルに切替える。これによって、接地配線Ｌ２に供給される電流量が増えるので、半導体装置２Ｂがより安定に動作する。この状態で、半導体装置６１Ｂは、半導体装置２Ｂを停止させる。
【０１１１】
図２０は、図１８の電子機器の他の変形例を示すブロック図である。図２０の電子機器は、プリント基板６０Ｃ上に実装された半導体装置２Ｃ，６１Ｃを含む。半導体装置２Ｃは、半導体パッケージに収納されたマイクロコンピュータチップであり、半導体装置６１Ｃは、半導体装置２Ｃを制御するコントローラである。半導体装置２Ｃは、図１８の電圧検査部４４Ａに代えて電圧検査部４４Ｃを含む。電圧検査部４４Ｃは、図７の電圧検査部４０Ｃから論理和回路１５およびＤフリップフロップ１４を取除いたものである。比較器１１Ａから出力されたステータス信号ＣＳ６は、出力端子ＳＴＯＵＴ１を介して半導体装置６１Ｃの入力端子ＳＴＩＮ１に入力される。比較器１１Ｂから出力されたステータス信号ＣＳ７は、出力端子ＳＴＯＵＴ２を介して半導体装置６１Ｃの入力端子ＳＴＩＮ２に入力される。
【０１１２】
初期状態において、半導体装置６１Ｃの出力端子ＯＵＴＡから半導体装置２Ｃの入出力端子Ｔ１に電源電圧Ｖｃｃに等しいＨレベルの信号が入力され、半導体装置６１Ｃの出力端子ＯＵＴＢから半導体装置２Ｃの入出力端子Ｔ２に接地電圧Ｖｓｓに等しいＬレベルの信号が入力されているとする。半導体装置６１Ｃの出力端子ＯＵＴＣ，ＯＵＴＤから入出力端子Ｔ３，Ｔ４に共にＨレベルまたは共にＬレベルの信号が入力されているとする。
【０１１３】
この状態で、半導体装置２Ｃの電圧検査部４４Ｃは、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低いか否かを判定するとともに、接地端子ＴＳの電圧が入出力端子Ｔ２の電圧よりも高いか否かを判定する。電源端子ＴＣおよび接地端子ＴＳの両方の半田接続状態が不良で断線していた場合には、電圧検査部４４Ｂに設けられた比較器１１ＡはＨレベルのステータス信号ＣＳ６を半導体装置６１Ｃに出力し、比較器１１ＢはＨレベルのステータス信号ＣＳ７を半導体装置６１Ｂに出力する。
【０１１４】
半導体装置６１Ｃは、Ｈレベルのステータス信号ＣＳ６およびＨレベルのステータス信号ＣＳ７の両方を受けたとき、入出力端子Ｔ３に供給する信号をＨレベルに切替え、入出力端子Ｔ４に供給する信号をＬレベルに切替える。これによって、電源配線Ｌ１および接地配線Ｌ２に供給される電流量が安定するので、半導体装置２Ｂがより安定に動作する。この状態で、半導体装置６１Ｂは、半導体装置２Ｂの動作を停止させる。半導体装置６１Ｃが、半導体装置２Ｃに設けられたより多数の入出力端子に信号を供給している場合には、Ｈレベルに切替える入出力端子の個数とＬレベルに切替える入出力端子の個数が同数になるように出力信号の論理レベルを変更する。
【０１１５】
＜実施の形態６＞
実施の形態６では、半導体装置の電源端子ＴＣまたは接地端子ＴＳの接続状態の不良を検知したときに、安全に半導体装置の動作を停止させるフェールセーフ技術を開示する。以下、図２１〜図２３を参照して、具体的に説明する。
【０１１６】
図２１は、この発明の実施の形態６による半導体装置の構成を示すブロック図である。図２１の半導体装置は図５の半導体装置を変形したものであり、電圧検査部４０Ａに代えて電圧検査部４４Ａを含む。電圧検査部４４Ａは、電圧検査部４０ＡからＤフリップフロップ１４を取除いたものである。なお、図２１の半導体装置には、入出力端子Ｔ３，Ｔ４も併せて図示される。入出力端子Ｔ３，Ｔ４の各々と電源端子ＴＣとの間にはダイオードＤ３１，Ｄ４１がそれぞれ設けられ、入出力端子Ｔ３，Ｔ４の各々と接地端子ＴＳとの間にはダイオードＤ３２，Ｄ４２がそれぞれ設けられる。
【０１１７】
図２１の半導体装置はさらにスイッチＳＷ５Ａ，ＳＷ５Ｂ，ＳＷ６Ａ，ＳＷ６Ｂを含む。スイッチＳＷ５Ｂは、ダイオードＤ３１のアノードとダイオードＤ３２のカソードとの間に設けられる。スイッチＳＷ５Ａは、ダイオードＤ１１のアノードと、ダイオードＤ３１およびスイッチＳＷ５Ｂの接続ノードとの間に設けられる。入出力端子Ｔ３は、スイッチＳＷ５ＢおよびダイオードＤ３２の接続ノードに接続される。スイッチＳＷ６Ｂは、ダイオードＤ４１のアノードとダイオードＤ４２のカソードとの間に設けられる。スイッチＳＷ６Ａは、ダイオードＤ１１のアノードと、ダイオードＤ４１およびスイッチＳＷ６Ｂの接続ノードとの間に設けられる。入出力端子Ｔ４は、スイッチＳＷ６ＢおよびダイオードＤ４２の接続ノードに接続される。
【０１１８】
電圧検査部４４Ａは、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低いか否かを判定する。電源端子ＴＣの半田接続状態が不良で断線していた場合には、電圧検査部４４Ａに設けられた比較器１１ＡはＨレベルのステータス信号ＣＳ６をスイッチＳＷ５Ａ，ＳＷ５Ｂ，ＳＷ６Ａ，ＳＷ６Ｂに出力する。スイッチＳＷ５Ａ，ＳＷ６Ａは、Ｈレベルのステータス信号ＣＳ６を受けたときオン状態になり、スイッチＳＷ５Ｂ，ＳＷ６Ｂは、Ｈレベルのステータス信号ＣＳ６を受けたときオフ状態になる。これによって、電源配線Ｌ１と電源端子ＴＣとの間がダイオードＤ１１，Ｄ３１，Ｄ４１を介して接続されるので、電源配線Ｌ１に供給される電流量が増加する。このように半導体装置がより安定に動作するようにしてから、半導体装置の動作を停止させる。
【０１１９】
図２２は、実施の形態６による半導体装置の他の例を示すブロック図である。図２２の半導体装置は図６の半導体装置を変形したものであり、電圧検査部４０Ｂに代えて電圧検査部４４Ｂを含む。電圧検査部４４Ｂは、電圧検査部４０ＢからＤフリップフロップ１４を取除いたものである。なお、図２２の半導体装置には、入出力端子Ｔ５，Ｔ６も併せて図示される。入出力端子Ｔ５，Ｔ６の各々と電源端子ＴＣとの間にはダイオードＤ５１，Ｄ６１がそれぞれ設けられ、入出力端子Ｔ５，Ｔ６の各々と接地端子ＴＳとの間にはダイオードＤ５２，Ｄ６２がそれぞれ設けられる。
【０１２０】
図２２の半導体装置はさらにスイッチＳＷ７Ｂ，ＳＷ７Ｂ，ＳＷ８Ｂ，ＳＷ８Ｂを含む。スイッチＳＷ７Ｂは、ダイオードＤ５１のアノードとダイオードＤ５２のカソードとの間に設けられる。スイッチＳＷ７Ａは、ダイオードＤ２１のアノードと、ダイオードＤ５２およびスイッチＳＷ７Ｂの接続ノードとの間に設けられる。入出力端子Ｔ５は、スイッチＳＷ７ＢおよびダイオードＤ５２の接続ノードに接続される。スイッチＳＷ８Ｂは、ダイオードＤ６１のアノードとダイオードＤ６２のカソードとの間に設けられる。スイッチＳＷ８Ａは、ダイオードＤ２１のアノードと、ダイオードＤ６２およびスイッチＳＷ８Ｂの接続ノードとの間に設けられる。入出力端子Ｔ６は、スイッチＳＷ８ＢおよびダイオードＤ６２の接続ノードに接続される。
【０１２１】
電圧検査部４４Ｂは、接地端子ＴＳの電圧が入出力端子Ｔ２の電圧よりも高いか否かを判定する。接地端子ＴＳの半田接続状態が不良で断線していた場合には、電圧検査部４４Ｂに設けられた比較器１１ＢはＨレベルのステータス信号ＣＳ７をスイッチＳＷ７Ａ，ＳＷ７Ｂ，ＳＷ８Ａ，ＳＷ８Ｂに出力する。スイッチＳＷ７Ａ，ＳＷ８Ａは、Ｈレベルのステータス信号ＣＳ７を受けたときオン状態になり、スイッチＳＷ７Ｂ，ＳＷ８Ｂは、Ｈレベルのステータス信号ＣＳ７を受けたときオフ状態になる。これによって、接地配線Ｌ２と接地端子ＴＳとの間がダイオードＤ２２，Ｄ５２，Ｄ６２を介して接続されるので、接地配線Ｌ２に供給される電流量が増加する。このように半導体装置がより安定に動作するようにしてから、半導体装置の動作を停止させる。
【０１２２】
図２３は、実施の形態６による半導体装置のさらに他の例を示すブロック図である。図２３の半導体装置は、図２１の半導体装置と図２２を半導体装置を組合わせたものである。図２３では図解を容易にするために、図２１の入出力端子Ｔ３，Ｔ４、スイッチＳＷ５Ｂ，ＳＷ６Ｂ、およびダイオードＤ３２，Ｄ４２の図示を省略するとともに、図２３の入出力端子Ｔ５，Ｔ６、スイッチＳＷ７Ｂ，ＳＷ８Ｂ、およびダイオードＤ５１，Ｄ６１の図示を省略している。
【０１２３】
電圧検査部４４Ｃは、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低いか否かを判定するともに、接地端子ＴＳの電圧が入出力端子Ｔ２の電圧よりも高いか否かを判定する。電源端子ＴＣおよび接地端子ＴＳの両方の半田接続状態が不良で断線していた場合には、電圧検査部４４Ｃに設けられた比較器１１ＡはＨレベルのステータス信号ＣＳ６をスイッチＳＷ５Ａ，ＳＷ６Ａに出力し、比較器１１ＢはＨレベルのステータス信号ＣＳ７をスイッチＳＷ７Ａ，ＳＷ８Ａに出力する。スイッチＳＷ５Ａ，ＳＷ６ＡはＨレベルのステータス信号ＣＳ６を受けてオン状態になり、スイッチＳＷ７Ａ，ＳＷ８ＡはＨレベルのステータス信号ＣＳ７を受けてオン状態になる。これによって、電源配線Ｌ１と電源端子ＴＣとの間がダイオードＤ１１，Ｄ３１，Ｄ４１を介して接続され、接地配線Ｌ２と接地端子ＴＳとの間がダイオードＤ２２，Ｄ５２，Ｄ６２を介して接続されるので、電源配線Ｌ１および接地配線Ｌ２に供給される電流量が増加する。このように半導体装置がより安定に動作するようにしてから、半導体装置の動作を停止させる。
【０１２４】
＜実施の形態７＞
実施の形態７では、これまで説明した電圧検査部を備えた半導体装置を出荷する前に、電圧検査部が正常に動作するかどうかを検査する検査手法について説明する。
【０１２５】
図２４は、図５の電圧検査部４０Ａが正常に動作するか否かを検査を行なうための検査システムの構成を示すブロック図である。図２４の検査システムは、図５で説明した電圧検査部４０Ａが設けられた半導体装置３と、半導体装置３を装着可能なテストボード６２と、半導体テスタ６３とを含む。
【０１２６】
半導体装置３は、図５で説明した半導体装置の構成に加えて、ＣＰＵ２１と、モード制御回路３６と、ＩＯポート論理回路６４と、出力バッファ６５と、入出力端子Ｔ５とを含む。半導体装置３は、動作モードとして、通常モードと、通常モードよりも消費電力の小さい省電力モードとを有し、これらの動作モードはモード制御回路３６によって切替えられる。ＩＯポート論理回路６４はバス３０と接続され、半導体装置３が入出力端子Ｔ５を介して信号の入出力を行なう際のインターフェースとして用いられる。入出力端子Ｔ５は、半導体テスタ６３の制御端子ＣＴＬ５と接続される。
【０１２７】
テストボード６２には、半導体テスタ６３の制御端子ＣＴＬ１，ＣＴＬ２から出力された制御信号によってオンまたはオフに切替えられるスイッチＳＷ１１，ＳＷ１２が設けられる。スイッチＳＷ１１は、半導体テスタ６３の電源出力端子ＰＯＵＴ１と半導体装置３の電源端子ＴＣとに接続され、スイッチＳＷ１２は、半導体テスタ６３の電源出力端子ＰＯＵＴ２と半導体装置３の入出力端子Ｔ１とに接続される。
【０１２８】
半導体テスタ６３は、電源出力端子ＰＯＵＴ１，ＰＯＵＴ２から大きさを変更可能な電源電圧を出力する。半導体テスタ６３は、さらに、制御端子ＣＴＬ５を介して、半導体装置３と通信する。半導体装置３の検査時には、半導体テスタ６３からの指令を受けてＣＰＵ２１およびモード制御回路３６などが動作するともに、電圧検査部４０Ａによる検査結果が半導体テスタ６３に出力される。
【０１２９】
図２５は、図２１の検査システムによる検査手順を示すフローチャートである。
図２４、図２５を参照して、ステップＳ１１０で、まず、モード制御回路３６は、検査中に半導体装置３が安定に動作するように、半導体装置３の動作モードを低消費電力モード（省電力モード）に切替える。このステップＳ１１０は、後述するステップＳ１６０，Ｓ１７０で、半導体装置３の電源配線Ｌ１に供給される電流量が減少するのに備えて予め実行される。
【０１３０】
次のステップＳ１２０で、半導体テスタ６３はテストボード６２上のスイッチＳＷ１１，ＳＷ１２の両方をオン状態にする。
【０１３１】
次のステップＳ１３０で、半導体テスタ６３は、電源出力端子ＰＯＵＴ１，ＰＯＵＴ２から電圧Ｖ１（通常、電源電圧Ｖｃｃに等しい）を半導体装置３の電源端子ＴＣおよび入出力端子Ｔ１にそれぞれ出力する。半導体装置３に設けられた電圧検査部４０Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とが等しい場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ（ＦＦ：Flip-Flop）１４に保持される。
【０１３２】
次のステップＳ１４０で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１３３】
次のステップＳ１５０で、半導体テスタ６３はテストボード６２上のスイッチＳＷ１１をオフ状態にし、スイッチＳＷ１２をオン状態にする。これによって半導体装置３の電源端子ＴＣはオープン状態になる。
【０１３４】
次のステップＳ１６０で、半導体テスタ６３は、電源出力端子ＰＯＵＴ２から電圧Ｖ１（電源電圧Ｖｃｃ）を半導体装置３の入出力端子Ｔ１に出力する。半導体装置３に設けられた電圧検査部４０Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とが等しい場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１３５】
次のステップＳ１７０で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１３６】
次のステップＳ１８０で、半導体テスタ６３は、ステップＳ１４０で取得したＤフリップフロップ１４の出力が「０」であり、かつ、ステップＳ１７０で取得したＤフリップフロップ１４の出力が「１」であるという判定条件が満たされているか否かを判断する。この判定条件が満たされている場合には（ステップＳ１８０でＹＥＳ）、電圧検査部４０Ａには異常なしと判断され（ステップＳ１９０）、この判定条件が満たされていない場合には（ステップＳ１８０でＮＯ）、電圧検査部４０Ａに異常有りと判断される（ステップＳ１９５）。
【０１３７】
［変形例１］
図２６は、検査システムの第１の変形例を示すブロック図である。図２６の半導体装置には、入出力端子Ｔ２，Ｔ３がさらに設けられる。入出力端子Ｔ２，Ｔ３の各々と電源配線Ｌ１との間には、寄生ダイオードＤ２１，Ｄ３１がそれぞれ存在し、入出力端子Ｔ２，Ｔ３の各々と接地配線Ｌ２との間には、寄生ダイオードＤ２２，Ｄ３２がそれぞれ存在する。
【０１３８】
テストボード６６には、さらに、半導体テスタ６３の制御端子ＣＴＬ３，ＣＴＬ４から出力された制御信号によってオンまたはオフに切替えられるスイッチＳＷ１３，ＳＷ１４が設けられる。スイッチＳＷ１３は、半導体テスタ６３の電源出力端子ＰＯＵＴ３と半導体装置３の入出力端子Ｔ２とに接続され、スイッチＳＷ１２は、半導体テスタ６３の電源出力端子ＰＯＵＴ４と半導体装置３の入出力端子Ｔ３とに接続される。
【０１３９】
半導体テスタ６３は、電源出力端子ＰＯＵＴ１〜ＰＯＵＴ４から大きさが変更可能な電源電圧を出力する。図２６のその他の点は図２４と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１４０】
図２７は、図２６の検査システムによる検査手順を示すフローチャートである。図２７の検査手順は、図２５のステップＳ１２０，Ｓ１５０，Ｓ１６０に代えてステップＳ１２０Ａ，Ｓ１５０Ａ，Ｓ１６０Ａがそれぞれ設けられる。図２７のその他のステップは、図２５の場合と同じであるので同一の参照符号を付して説明を繰返さない。
【０１４１】
ステップＳ１２０Ａで、半導体テスタ６３はテストボード６２上のスイッチＳＷ１１，ＳＷ１２の両方をオン状態にし、スイッチＳＷ１３，ＳＷ１４をオフ状態にする。
【０１４２】
ステップＳ１５０Ａで、半導体テスタ６３はテストボード６２上のスイッチＳＷ１１をオフ状態にし、スイッチＳＷ１２，ＳＷ１３，ＳＷ１４をオン状態にする。これによって半導体装置３の電源端子ＴＣはオープン状態になる。
【０１４３】
ステップＳ１６０Ａで、半導体テスタ６３は、電源出力端子ＰＯＵＴ２，ＰＯＵＴ３，ＰＯＵＴ４から電圧Ｖ１（通常、電源電圧Ｖｃｃに等しい）を半導体装置３の入出力端子Ｔ１，Ｔ２，Ｔ３に出力する。
【０１４４】
上記の手順によれば、ステップＳ１６０Ａ，Ｓ１７０で電源配線Ｌ１に供給される電流量が増加するので、半導体装置３をより安定に動作させることができる。
【０１４５】
なお、ステップＳ１２０Ａで、予めスイッチＳＷ１１〜ＳＷ１４を全てオン状態にし、ステップＳ１３０の段階で、電源出力端子ＰＯＵＴ１〜ＰＯＵＴ４の全てから電圧Ｖ１を供給するようにしてもよい。もしくは、テストボード６６上にスイッチＳＷ１３，ＳＷ１４を設けずに、半導体装置３の入出力端子Ｔ１，Ｔ２，Ｔ３がテストボード６６上で相互に接続されるように配線を設けてもよい。この場合には、図２５と全く同じ手順で半導体装置３のテストを行なうことができる。
【０１４６】
［変形例２］
図２８は、検査システムの第２の変形例を示すブロック図である。図２８の半導体装置は、図２１で説明した半導体装置と同様に、ダイオードＤ３１，Ｄ４１とスイッチＳＷ５，ＳＷ６とを含む。ダイオードＤ３１およびスイッチＳＷ５は、電源端子ＴＣと入出力端子Ｔ１との間に直列に接続され、ダイオードＤ４１およびスイッチＳＷ６は、電源端子ＴＣと入出力端子Ｔ１との間に直列に接続される。
【０１４７】
図２９は、図２８の検査システムによる検査手順を示すフローチャートである。図２９の検査手順は、図２５のステップＳ１４０とステップＳ１５０との間にステップＳ１４５をさらに含む。
【０１４８】
ステップＳ１４５において、半導体装置３のＣＰＵ４は、半導体テスタ６３からの指令基づいて、スイッチＳＷ５，ＳＷ６をオフ状態からオン状態に切替える。この結果、ステップＳ１６０，Ｓ１７０で電源配線Ｌ１に供給される電流量が増加するので、半導体装置３をより安定に動作させることができる。
【０１４９】
なお、ステップＳ１４５は、ステップＳ１２０の前に設けてもよい。図２７のその他のステップは、図２５の場合と同じであるので同一の参照符号を付して説明を繰返さない。
【０１５０】
［変形例３］
図３０は、検査システムの第３の変形例を示すブロック図である。図３０の検査システムは、半導体装置５と、半導体装置５を装着可能なテストボード６７と、半導体テスタ６３とを含む。
【０１５１】
半導体装置５には、図２４の電圧検査部４０Ａに代えて電圧検査部４５Ａが設けられる。電圧検査部４５Ａは、スイッチＳＷ３１，ＳＷ３２をさらに含む点で、図２４の電圧検査部４０Ａと異なる。半導体装置５は、さらに、Ｎチャネルオープンドレインの入出力端子Ｔ９を含む点で、図２４の半導体装置３と異なる。入出力端子Ｔ９と接地端子ＴＳとの間には寄生ダイオードＤ９２が存在する。
【０１５２】
スイッチＳＷ３１，ＳＷ３２は、端子ａ，ｂ，ｃを含み、端子ａを端子ｂ，ｃのいずれか一方と選択的に接続することができる切替スイッチである。スイッチＳＷ３１の端子ａと接地配線Ｌ２との間に抵抗素子Ｒ１，Ｒ２が直列に設けられ、スイッチＳＷ３２の端子ａと接地配線Ｌ２との間に抵抗素子Ｒ３，Ｒ４が直列に設けられる。スイッチＳＷ３１の端子ｃは電源配線Ｌ１に接続される。スイッチＳＷ３１の端子ｂおよびスイッチＳＷ３２の端子ｃは入出力端子Ｔ９に接続される。スイッチＳＷ３２の端子ｂは入出力端子Ｔ１に接続される。
【０１５３】
半導体テスタ６３は、電源出力端子ＰＯＵＴ１，ＰＯＵＴ２，ＰＯＵＴ３から大きさが変更可能な電源電圧を出力する。電源出力端子ＰＯＵＴ１，ＰＯＵＴ２，ＰＯＵＴ３は、半導体装置５の電源端子ＴＣ、入出力端子Ｔ９、および入出力端子Ｔ１とそれぞれ接続される。さらに、半導体テスタ６３は、制御端子ＣＴＬ５を介して、半導体装置５と通信する。半導体装置５の検査時には、半導体テスタ６３からの指令を受けてＣＰＵ２１などが動作するともに、電圧検査部４５Ａによる検査結果が半導体テスタ６３に出力される。
【０１５４】
図３１は、図３０の検査システムによる検査手順を示すフローチャートである。
図３０、図３１を参照して、ステップＳ２０１で、半導体テスタ６３からの指令に基づいて、ＣＰＵ２１は、スイッチＳＷ３１，ＳＷ３２を切替えることによって、スイッチＳＷ３１の端子ａ，ｂ間が接続され、スイッチＳＷ３２の端子ａ，ｂ間が接続されるようにする。
【０１５５】
次のステップＳ２０２で、半導体テスタ６３は、電源出力端子ＰＯＵＴ１，ＰＯＵＴ２，ＰＯＵＴ３から電圧Ｖ１（通常、電源電圧Ｖｃｃに等しい）を半導体装置５の電源端子ＴＣおよび入出力端子Ｔ９，Ｔ１にそれぞれ出力する。半導体装置５に設けられた電圧検査部４５Ａは、スイッチＳＷ３１を介して接続された入出力端子Ｔ９の電圧と、スイッチＳＷ３２を介して接続された入出力端子Ｔ１の電圧とを比較する。比較器１１Ａは、入出力端子Ｔ９の電圧と入出力端子Ｔ１の電圧とが等しい場合にはＬレベル（「０」）の信号を出力し、入出力端子Ｔ９の電圧が入出力端子Ｔ１の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１５６】
次のステップＳ２０３で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１５７】
次のステップＳ２０４で、半導体テスタ６３は、電源出力端子ＰＯＵＴ１，ＰＯＵＴ３から電圧Ｖ１（通常、電源電圧Ｖｃｃに等しい）を半導体装置５の電源端子ＴＣおよび入出力端子Ｔ１にそれぞれ出力し、電源出力端子ＰＯＵＴ２から電圧Ｖ２を入出力端子Ｔ９に出力する。電圧Ｖ２は、電圧Ｖ１よりも少なくともダイオードのビルトイン電圧だけ低い電圧である。電圧検査部４５Ａは、スイッチＳＷ３１を介して接続された入出力端子Ｔ９の電圧と、スイッチＳＷ３２を介して接続された入出力端子Ｔ１の電圧とを比較する。比較器１１Ａは、入出力端子Ｔ９の電圧と入出力端子Ｔ１の電圧とが等しい場合にはＬレベル（「０」）の信号を出力し、入出力端子Ｔ９の電圧が入出力端子Ｔ１の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１５８】
次のステップＳ２０５で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１５９】
次にステップＳ２０６で、半導体テスタ６３からの指令に基づいて、ＣＰＵ２１は、スイッチＳＷ３１，ＳＷ３２を切替えることによって、スイッチＳＷ３１の端子ａ，ｃ間が接続され、スイッチＳＷ３２の端子ａ，ｃ間が接続されるようにする。
【０１６０】
次のステップＳ２０７で、半導体テスタ６３は、電源出力端子ＰＯＵＴ１，ＰＯＵＴ２から電圧Ｖ１（通常、電源電圧Ｖｃｃに等しい）を半導体装置５の電源端子ＴＣおよび入出力端子Ｔ９にそれぞれ出力する。半導体装置５に設けられた電圧検査部４５Ａは、スイッチＳＷ３１を介して接続された電源端子ＴＣの電圧と、スイッチＳＷ３２を介して接続された入出力端子Ｔ９の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧と入出力端子Ｔ９の電圧とが等しい場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ９の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１６１】
次にステップＳ２０８で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１６２】
次のステップＳ２０９で、半導体テスタ６３は、ステップＳ２０３で取得したＤフリップフロップ１４の出力が「０」であり、かつ、ステップＳ２０５で取得したＤフリップフロップ１４の出力が「１」であり、かつ、ステップＳ２０８で取得したＤフリップフロップ１４の出力が「０」であるという判定条件が満たされているか否かを判断する。この判定条件が満たされている場合には（ステップＳ２０９でＹＥＳ）、電圧検査部４５Ａは異常なしと判断され（ステップＳ２１０）、この判定条件が満たされていない場合には（ステップＳ２０９でＮＯ）、電圧検査部４０Ａに異常有りと判断される（ステップＳ２１１）。
【０１６３】
上記の検査手順によれば、比較器１１Ａには、常時、半導体テスタ６３から電圧Ｖ１（電源電圧Ｖｃｃ）が供給されるので、安定な動作状態で電圧検査部４５Ａの検査を行なうことができる。
【０１６４】
［変形例４］
図３２は、検査システムの第４の変形例を示すブロック図である。図３２の検査システムには、半導体装置３に代えて半導体装置６が設けられる点で図２６の検査システムと異なる。半導体装置６は、選択回路３３をさらに含む。選択回路３３は、入出力端子Ｔ１〜Ｔ３のうちの１つを選択し、選択した入出力端子の電圧を出力する。抵抗素子Ｒ３，Ｒ４およびスイッチＳＷ２は、選択回路３３の出力ノードと接地配線Ｌ２との間に直列に接続される。
【０１６５】
半導体テスタ６３は、電源出力端子ＰＯＵＴ１，ＰＯＵＴ２から大きさが変更可能な電源電圧を出力し、信号出力端子ＳＯＵＴ１，ＳＯＵＴ２からＨレベルおよびＬレベルに切替可能な信号を出力する。電源出力端子ＰＯＵＴ１は、テストボード上に設けられたスイッチＳＷ１１を介して半導体装置６の電源端子ＴＣと接続される。電源出力端子ＰＯＵＴ２は、テストボード上に設けられたスイッチＳＷ１２を介して半導体装置６の入出力端子Ｔ１と接続される。信号出力端子ＳＯＵＴ１は、テストボード上に設けられたスイッチＳＷ１３を介して半導体装置６の入出力端子Ｔ２と接続される。信号出力端子ＳＯＵＴ２は、テストボード上に設けられたスイッチＳＷ１４を介して半導体装置６の入出力端子Ｔ３と接続される。
【０１６６】
図３２のその他の点は図２６と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。
【０１６７】
図３３は、図３２の検査システムによる検査手順を示すフローチャートである。
図３２、図３３を参照して、ステップＳ３０１で、モード制御回路３６は、検査中に半導体装置３が安定に動作するように、半導体装置３の動作モードを低消費電力モードに切替える。
【０１６８】
次のステップＳ３０２で、選択回路３３は、ＣＰＵ２１から指令に従って、入出力端子Ｔ１を選択する。選択回路３３からは入出力端子Ｔ１の電圧が出力される。
【０１６９】
次のステップＳ３０３で、半導体テスタ６３はテストボード６２上のスイッチＳＷ１１，ＳＷ１２の両方をオン状態にする。
【０１７０】
次のステップＳ３０４で、半導体テスタ６３は、電源出力端子ＰＯＵＴ１，ＰＯＵＴ２から電圧Ｖ１（通常、電源電圧Ｖｃｃに等しい）を半導体装置６の電源端子ＴＣおよび入出力端子Ｔ１にそれぞれ出力する。半導体装置６に設けられた電圧検査部４０Ａは、電源端子ＴＣの電圧と選択回路３３によって選択された入出力端子Ｔ１の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とが等しい場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１７１】
次のステップＳ３０５で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１７２】
次のステップＳ３０６で、半導体テスタ６３はテストボード６２上のスイッチＳＷ１１をオフ状態にし、スイッチＳＷ１２をオン状態にする。これによって半導体装置６の電源端子ＴＣはオープン状態になる。
【０１７３】
次のステップＳ３０７で、半導体テスタは、電源出力端子ＰＯＵＴ２から電圧Ｖ１（通常、電源電圧Ｖｃｃに等しい）を半導体装置３の入出力端子Ｔ１に出力する。半導体装置６に設けられた電圧検査部４０Ａは、電源端子ＴＣの電圧と選択回路３３によって選択された入出力端子Ｔ１の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧と入出力端子Ｔ１の電圧とが等しい場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ１の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１７４】
次のステップＳ３０８で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１７５】
次のステップＳ３０９で、半導体テスタ６３は、ステップＳ３０５で取得したＤフリップフロップ１４の出力が「０」であり、かつ、ステップＳ３０８で取得したＤフリップフロップ１４の出力が「１」であるという判定条件が満たされているか否かを判断する。この判定条件が満たされている場合には（ステップＳ３０９でＹＥＳ）、処理はステップＳ３１１に進む。この判定条件が満たされていない場合には（ステップＳ３０９でＮＯ）、比較器１１Ａに異常有りと判断され（ステップＳ３２６）、処理が終了する。
【０１７６】
ステップＳ３１１で、半導体テスタ６３はテストボード６２上のスイッチＳＷ１１，ＳＷ１３，ＳＷ１４をオン状態にする。
【０１７７】
次のステップＳ３１２で、半導体テスタ６３は、電源出力端子ＰＯＵＴ１から電圧Ｖ２を半導体装置６の電源端子ＴＣに出力する。電圧Ｖ２は、電圧Ｖ１（電源電圧Ｖｃｃ）よりも少なくともダイオードのビルトイン電圧だけ低い電圧である。
【０１７８】
次のステップＳ３１３で、選択回路３３は、ＣＰＵ２１から指令に従って、入出力端子Ｔ２を選択する。選択回路３３からは入出力端子Ｔ２の電圧が出力される。
【０１７９】
次のステップＳ３１４で、半導体テスタ６３は、信号出力端子ＳＯＵＴ１からＨレベルの信号（電源電圧Ｖｃｃに等しい）を半導体装置６の電源端子ＴＣに出力する。半導体装置６に設けられた電圧検査部４０Ａは、電源端子ＴＣの電圧と選択回路３３によって選択された入出力端子Ｔ２の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧が入出力端子Ｔ２の電圧以上の大きさの場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ２の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１８０】
次のステップＳ３１５で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１８１】
次のステップＳ３１６で、半導体テスタ６３は、信号出力端子ＳＯＵＴ１からＬレベルの信号（接地電圧Ｖｓｓに等しい）を半導体装置６の電源端子ＴＣに出力する。半導体装置６に設けられた電圧検査部４０Ａは、電源端子ＴＣの電圧と選択回路３３によって選択された入出力端子Ｔ２の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧が入出力端子Ｔ２の電圧以上の大きさの場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ２の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１８２】
次のステップＳ３１７で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１８３】
次のステップＳ３１８で、選択回路３３は、ＣＰＵ２１から指令に従って、入出力端子Ｔ３を選択する。選択回路３３からは入出力端子Ｔ３の電圧が出力される。
【０１８４】
次のステップＳ３１９で、半導体テスタ６３は、信号出力端子ＳＯＵＴ２からＨレベルの信号（電源電圧Ｖｃｃに等しい）を半導体装置６の電源端子ＴＣに出力する。半導体装置６に設けられた電圧検査部４０Ａは、電源端子ＴＣの電圧と選択回路３３によって選択された入出力端子Ｔ３の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧が入出力端子Ｔ３の電圧以上の大きさの場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ３の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１８５】
次のステップＳ３２０で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１８６】
次のステップＳ３２１で、半導体テスタ６３は、信号出力端子ＳＯＵＴ１からＬレベルの信号（接地電圧Ｖｓｓに等しい）を半導体装置６の電源端子ＴＣに出力する。半導体装置６に設けられた電圧検査部４０Ａは、電源端子ＴＣの電圧と選択回路３３によって選択された入出力端子Ｔ３の電圧とを比較する。比較器１１Ａは、電源端子ＴＣの電圧が入出力端子Ｔ３の電圧以上の大きさの場合にはＬレベル（「０」）の信号を出力し、電源端子ＴＣの電圧が入出力端子Ｔ３の電圧よりも低い場合にはＨレベル（「１」）の信号を出力する。比較器１１Ａの出力は、Ｄフリップフロップ１４に保持される。
【０１８７】
次のステップＳ３２２で、半導体テスタ６３は、Ｄフリップフロップ１４の出力を取得する。
【０１８８】
次のステップＳ３２３で、半導体テスタ６３は、ステップＳ３１５で取得したＤフリップフロップ１４の出力が「１」であり、かつ、ステップＳ３１７で取得したＤフリップフロップ１４の出力が「０」であり、かつ、ステップＳ３２０で取得したＤフリップフロップ１４の出力が「１」であり、かつ、ステップＳ３２２で取得したＤフリップフロップ１４の出力が「０」であるという判定条件が満たされているか否かを判断する。この判定条件が満たされている場合には（ステップＳ３２３でＹＥＳ）、電圧検査部４０Ａに異常なしと判断される（ステップＳ３２４）。この判定条件が満たされていない場合には（ステップＳ３２３でＮＯ）、入出力端子Ｔ２，Ｔ３の接続に異常有りと判断される（ステップＳ３２５）。
【０１８９】
以上の手順によれば、まず、比較器１１Ａに異常がないかどうかステップＳ３０２〜Ｓ３０９で判断される。その後、各入出力端子との接続に異常がないかが判断される。この判断は、入力信号をＨレベルおよびＬレベルに切替えるだけよいので、より高速に検査することができる。
【０１９０】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１９１】
１  半導体パッケージ、２Ａ，２Ｂ，２Ｃ，３，５，６，６０Ａ，６０Ｂ，６０Ｃ，６１Ａ，６１Ｂ，６１Ｃ  半導体装置、９  半導体チップ、１０Ａ，１０Ｂ，１０Ｃ，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ，４１Ａ，４２Ａ，４３Ａ，４４Ａ，４４Ｂ，４４Ｃ，４５Ａ  電圧検査部、１１Ａ，１１Ｂ  比較器、１５  論理和回路、１６  論理積回路、２０  内部回路、２４  割込み制御回路、２８，２９，６４  ＩＯポート論理回路、３０  バス、３１，３２，６５  出力バッファ、３３  選択回路、３４  ＡＤ変換器、３５  クロック生成回路、３６  モード制御回路、ＳＷ１〜ＳＷ４，ＳＷ５〜ＳＷ８，ＳＷ１１〜ＳＷ１４，ＳＷ３１，ＳＷ３２  スイッチ、６３  半導体テスタ、ＴＣ  電源端子、ＴＳ  接地端子、Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２  寄生ダイオード、ＤＩＶ１〜ＤＩＶ４  分圧部、ＩＮ１  第１の入力ノード、ＩＮ２  第２の入力ノード、Ｌ１  電源配線、Ｌ２  接地配線、ＮＤ１  電源ノード、ＮＤ２  接地ノード、Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２  トランジスタ、Ｒ１〜Ｒ８  抵抗素子、ＳＨ１〜ＳＨ４  サンプルホールド回路、Ｔ１〜Ｔ６，Ｔ９  入出力端子、Ｖｃｃ  電源電圧、Ｖｓｓ  接地電圧、Ｖｔｈ  ビルトイン電圧。
【図１】
0005739729.tif 000002
【図２】
0005739729.tif 000003
【図３】
0005739729.tif 000004
【図４】
0005739729.tif 000005
【図５】
0005739729.tif 000006
【図６】
0005739729.tif 000007
【図７】
0005739729.tif 000008
【図８】
0005739729.tif 000009
【図９】
0005739729.tif 000010
【図１０】
0005739729.tif 000011
【図１１】
0005739729.tif 000012
【図１２】
0005739729.tif 000013
【図１３】
0005739729.tif 000014
【図１４】
0005739729.tif 000015
【図１５】
0005739729.tif 000016
【図１６】
0005739729.tif 000017
【図１７】
0005739729.tif 000018
【図１８】
0005739729.tif 000019
【図１９】
0005739729.tif 000020
【図２０】
0005739729.tif 000021
【図２１】
0005739729.tif 000022
【図２２】
0005739729.tif 000023
【図２３】
0005739729.tif 000024
【図２４】
0005739729.tif 000025
【図２５】
0005739729.tif 000026
【図２６】
0005739729.tif 000027
【図２７】
0005739729.tif 000028
【図２８】
0005739729.tif 000029
【図２９】
0005739729.tif 000030
【図３０】
0005739729.tif 000031
【図３１】
0005739729.tif 000032
【図３２】
0005739729.tif 000033
【図３３】
0005739729.tif 000034