(57)【特許請求の範囲】
【請求項１】
第１の容量と、
第２の容量と、
第１のトランジスタと、
第２のトランジスタと、を有し、
前記第１の容量の一方の電極は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２の容量の一方の電極は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２の容量の一方の電極は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１の容量の他方の電極は、端子Ａと電気的に接続され、
前記第２の容量の他方の電極は、端子Ｂと電気的に接続され、
前記第１のトランジスタを介して入力される信号に応じた電荷が、前記第２のトランジスタのゲートに保持され、
前記保持された電荷と、前記端子Ａに入力される信号、及び前記端子Ｂに入力される信号とによって、前記第２のトランジスタのオン又はオフが制御され、
前記第１のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第２のトランジスタは、チャネル形成領域にシリコンを有することを特徴とする半導体装置。
【請求項２】
第１の容量と、
第２の容量と、
第１のトランジスタと、
第２のトランジスタと、
第３のトランジスタと、
第４のトランジスタと、
インバータと、を有し、
前記第１の容量の一方の電極は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２の容量の一方の電極は、前記第２のトランジスタのゲートと電気的に接続され、
前記第２の容量の一方の電極は、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの一方は、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第３のトランジスタのソース及びドレインの他方は、前記第４のトランジスタのソース及びドレインの一方と電気的に接続され、
前記インバータの入力は、前記第３のトランジスタのソース及びドレインの他方、及び前記第４のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１の容量の他方の電極は、端子Ａと電気的に接続され、
前記第２の容量の他方の電極は、端子Ｂと電気的に接続され、
前記第１のトランジスタを介して入力される信号に応じた電荷が、前記第２のトランジスタのゲートに保持され、
前記保持された電荷と、前記端子Ａに入力される信号、及び前記端子Ｂに入力される信号とによって、前記第２のトランジスタのオン又はオフが制御され、
前記第３のトランジスタのゲートに第１の信号が入力され、
前記第４のトランジスタのゲートに第２の信号が入力され、
前記電荷が第１の条件のとき、前記インバータから論理積が出力され、
前記電荷が第２の条件のとき、前記インバータから論理和が出力され、
前記第１のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタは、チャネル形成領域に酸化物半導体を有し、
前記第２のトランジスタは、チャネル形成領域にシリコンを有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記酸化物半導体は、Ｉｎ−Ｓｎ−Ｚｎ系酸化物を有することを特徴とする半導体装置。
【請求項４】
請求項１又は請求項２において、
前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ系酸化物を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を有する半導体装置に関する。
【背景技術】
【０００２】
半導体を用いた半導体装置として、論理回路がある。論理回路にはダイナミック論理回路とスタティック論理回路とがあり、トランジスタ等を用いて構成される。ダイナミック論理回路は情報を一定期間保持することができる。そのため、ダイナミック論理回路は、スタティック論理回路と比較して、トランジスタからのリーク電流が問題となる。リーク電流は、トランジスタをオフしたときに流れ出るオフ電流が一因となって生じる。
【０００３】
例えば、ダイナミック回路において、ダイナミック・ノードに対する電荷の供給を制御するＭＯＳトランジスタがオフ状態の時のリーク電流が大きいことが問題視されており、ダイナミック・ノードに連なる電流パスにＭＯＳトランジスタ回路を挿入した構成が提案されている（特許文献１）。
【０００４】
また別の構成として、ダイナミック回路において、リーク電流に応じた電流を検出するリーク電流検出回路を設け、さらにリーク電流補正時に動作するリーク電流補正回路まで備えた構成が提案されている（特許文献２）。
【０００５】
また、論理回路において、付加機能を持たせるための検討がすすめられている。例えば、動的再構成性を持たせることができる再構成可能な論理回路がある。このような論理回路において、ＯＲ、ＡＮＤとＮＯＲ、ＮＡＮＤ、ＮＯＴとを切り換えるための切替部を備えた構成が提案されている（特許文献３）。
【０００６】
また、薄膜トランジスタのオフ電流は、Ｖｇｓが０［Ｖ］以下で、１０−１３〜１０−１４［Ａ］である（特許文献４）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−２４４７１４号公報
【特許文献２】特開平１０−２２８１６号公報
【特許文献３】特開２０１０−８７９１１号公報
【特許文献４】特開平８−２７４３４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の一態様は、論理回路において、リーク電流の問題を解決することを課題とする。
【０００９】
本発明の一態様は、論理回路において、動的再構成性を持たせることを課題とする。
【課題を解決するための手段】
【００１０】
上記課題を鑑み、少なくとも、ＬＳＩを構成するトランジスタのオフ電流と比較して、オフ電流が小さいトランジスタを少なくとも一つ備えた論理回路を提供する。
【００１１】
このようなオフ電流が小さいトランジスタを備えることで、動的再構成性を持たせた論理回路も提供することができる。
【発明の効果】
【００１２】
オフ電流が小さいトランジスタを備えることで、リーク電流の問題を解決することができる。
【００１３】
オフ電流が小さいトランジスタを備えることで、動的再構成の機能を持たせた論理回路を提供することができる。
【００１４】
本発明の一態様の論理回路において、従来技術と比較して、シンプルな回路構成となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一態様の論理回路を示す回路図である。
【図２】本発明の一態様の論理回路の動的再構成を示す概念図である。
【図３】本発明の一態様の論理回路を示す回路図である。
【図４】本発明の一態様の論理回路を示す回路図及びタイミングチャートである。
【図５】トランジスタの構造を示す図。
【図６】ＣＡＡＣ構造を説明する図。
【図７】ＣＡＡＣ構造を説明する図。
【図８】ＣＡＡＣ構造を説明する図。
【図９】トランジスタの作製方法を示す図。
【図１０】酸化物半導体層における欠陥密度とトランジスタの電界効果移動度との関係を示す図。
【図１１】トランジスタの構造を示す図。
【図１２】トランジスタの電気特性の計算結果を示す図。
【図１３】トランジスタの電気特性の計算結果を示す図。
【図１４】トランジスタの電気特性の計算結果を示す図。
【図１５】トランジスタの電気特性の計算結果を示す図。
【図１６】トランジスタの電気特性の計算結果を示す図。
【図１７】トランジスタの電気特性の計算結果を示す図。
【図１８】トランジスタのＸＲＤ測定結果を示す図。
【図１９】トランジスタの特性を示す図。
【図２０】トランジスタの特性を示す図。
【図２１】トランジスタの特性を示す図。
【図２２】本発明の一態様の論理回路を備えた演算処理装置を示す図。
【図２３】本発明の一態様の論理回路を備えた電子機器を示す図。
【図２４】ＣＡＡＣ構造を説明する図。
【図２５】本発明の一態様の論理回路を示す回路図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明の一態様は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
（実施の形態１）
本実施の形態では、論理回路の基本構成について説明する。図１には、第１の容量（１０１）、第２の容量（１０２）、オフ電流が小さい第１のトランジスタ（ＯＳＦＥＴ、１０４）、第２のトランジスタ（ＦＥＴ、１０５）、を備えた論理回路を示す。
【００１８】
第１のトランジスタは、チャネル形成領域に酸化物半導体を有するため、ＯＳＦＥＴとも記す。酸化物半導体を有するチャネル形成領域はＮ型を示すことが多いため、第１のトランジスタの極性はＮ型とする。このような酸化物半導体をチャネル形成領域に有するトランジスタは、オフ電流が小さい。以下の実施の形態で詳述する。
【００１９】
第２のトランジスタは、第１のトランジスタと比較すると、オフ電流が小さいことは要求されないため、チャネル形成領域にシリコンを用いたトランジスタを用いる。これをＦＥＴと記す。極性は第１のトランジスタと同一導電型となる場合、つまりＮ型の場合で説明する。
【００２０】
第１の容量１０１、第２の容量１０２、第１のトランジスタ１０４、第２のトランジスタ１０５は、図１に示されるように電気的に接続される。第１の容量１０１の一方の電極は、第２のトランジスタ１０５のゲートと電気的に接続される。第２の容量１０２の一方の電極は、第２のトランジスタ１０５のゲートと電気的に接続される。第２の容量１０２の一方の電極は、第１のトランジスタ１０４のソース及びドレインの一方と電気的に接続される。第１のトランジスタ１０４がＮ型のとき、第２の容量１０２の一方の電極と電気的に接続されるのは、第１のトランジスタ１０４のドレインとなる。
【００２１】
信号は、端子Ａ、端子Ｂから入力される。つまり、第１の容量１０１の他方の電極と、第２の容量１０２の他方の電極から信号が入力される。これらの信号は、高電位（Ｈｉｇｈ、Ｈ、Ｖｄｄ、１）及び低電位（Ｌｏｗ、Ｌ、Ｖｓｓ、０）のいずれかである。高電位と低電位とは相対的なものである。低電位が０Ｖに限定されるものではない。
【００２２】
第１のトランジスタ１０４は、ゲートに入力される信号によってオン又はオフが制御される。第２のトランジスタ１０５は、ゲートに入力される信号によってオン又はオフが制御される。
【００２３】
また、図１に示すとおり、第１の容量１０１及び第２の容量１０２のそれぞれの容量値をＣ、第１の容量１０１の一方の電極と電気的に接続されたノードの電荷をＱ、ノードの電圧をＶｇ、第２のトランジスタ１０５のゲート容量をＣｇとする。Ｖｇは下記の式（１）で表される。なお、簡単のため、第２のトランジスタ１０５のソース−ドレイン間電圧は０Ｖとする。
【００２４】
【数１】
0005820336.tif 000002
【００２５】
上記式（１）において、Ｑ／（２Ｃ＋Ｃｇ）の部分は、Ｑの値に応じて変わる。すなわち、第１のトランジスタ１０４を介して書き込まれる信号によって変わる。電荷Ｑは、第１のトランジスタ１０４を介して入力される信号によって決まるからである。第１のトランジスタ１０４のオフ電流は非常に小さいため、書き込んだＱの値を保持することができる。すなわち、第１のトランジスタがオフ状態となることによって、上記ノードを浮遊状態とすることができる。従来技術と異なり、他の素子を備えることなく、書き込んだＱの値を保持することができる。
【００２６】
例えば、Ｑ＝０とする。第２のトランジスタ１０５の閾値電圧（Ｖｔｈ）は、正の小さい値とする。第１のトランジスタ１０４をオンとして、Ｑ＝０となる電圧Ｖｇを、第１のトランジスタ１０４を介して書き込む。書き込み終了後、第１のトランジスタ１０４をオフとする。書き込んだＱの値を保持する。端子Ａ、端子ＢにともにＨｉｇｈの信号が入力されたとする。これらの信号を（１、１）と記す。このとき、端子Ａの電位ＶＡ及び端子Ｂの電位ＶＢはＶＡ＝ＶＢ＝Ｖｄｄとなり、下記の式（２）で表される。
【００２７】
【数２】
0005820336.tif 000003
【００２８】
このとき、Ｖｇ＞Ｖｔｈ（１０５）であるため、第２のトランジスタ１０５はオンとなる。ここで第２のトランジスタ１０５の閾値電圧をＶｔｈ（１０５）と示す。
【００２９】
また、同様にＱ＝０とし、端子ＡにＨｉｇｈの信号、端子ＢにＬｏｗの信号が入力されたとする。これらの信号を（１、０）と示す。このとき、ＶＡ＝Ｖｄｄ、ＶＢ＝０となり、下記の式（３）で表される。
【００３０】
【数３】
0005820336.tif 000004
【００３１】
このとき、Ｖｇ＞Ｖｔｈであるため、第２のトランジスタ１０５はオンとなる。
【００３２】
また、同様にＱ＝０とし、端子ＡにＬｏｗの信号、端子ＢにＨｉｇｈの信号が入力されたとする。これらの信号を（０、１）と示す。このとき、ＶＡ＝０、ＶＢ＝Ｖｄｄとなり、上記式（３）で表される。
【００３３】
このとき、第２のトランジスタ１０５はオンとなる。
【００３４】
また、同様にＱ＝０とし、端子Ａ、端子ＢにともにＬｏｗの信号が入力されたとする。これらの信号を（０、０）と示す。このとき、ＶＡ＝ＶＢ＝０となり、下記の式（４）で表される。
【００３５】
【数４】
0005820336.tif 000005
【００３６】
このとき、Ｖｇ＜Ｖｔｈであるため、第２のトランジスタ１０５はオフとなる。
【００３７】
以上の動作をまとめると、表１のようになる。
【００３８】
【表１】
0005820336.tif 000006
【００３９】
端子Ａ及び端子ＢにＬｏｗが入力されたときのみ、第２のトランジスタ１０５がオフとなり、それ以外の信号が入力されたとき、第２のトランジスタ１０５はオンとなる。第１のトランジスタ１０４を介して入力される信号に基づき、第２のトランジスタ１０５のオン条件が異なる。つまり、第２のトランジスタ１０５のオン又はオフの状態が、Ｑの値によって異なることがわかる。
【００４０】
次に、Ｑの値を変更する。第２のトランジスタ１０５はＮ型であるため、Ｑ＜０（負）とする。
【００４１】
第１のトランジスタ１０４をオンとして、Ｑ＜０となる信号を、第１のトランジスタ１０４を介して書き込む。書き込み終了後、第１のトランジスタ１０４をオフとする。書き込んだＱの値を保持する。端子Ａ、端子ＢにともにＨｉｇｈの信号（１、１）が入力されたとする。このとき、Ｑ＜０を満たす範囲で、Ｑを適切に変えることで、第２のトランジスタ１０５はオンすることができる。
【００４２】
また、同様な値（Ｑ＜０）とし、端子ＡにＨｉｇｈの信号、端子ＢにＬｏｗの信号（１、０）が入力されたとする。このとき、Ｑを適切に変えることで、第２のトランジスタ１０５はオフとすることができる。
【００４３】
また、同様な値（Ｑ＜０）とし、端子ＡにＬｏｗの信号、端子ＢにＨｉｇｈの信号（０、１）が入力されるとする。このとき、Ｑを適切に変えることで、第２のトランジスタ１０５はオフとすることができる。
【００４４】
また、同様な値（Ｑ＜０）とし、端子Ａ、端子ＢともにＬｏｗの信号（０、０）が入力されたとする。このとき、Ｑを適切に変えることで、第２のトランジスタ１０５はオフとすることができる。
【００４５】
以上の動作をまとめると、表２のようになる。
【００４６】
【表２】
0005820336.tif 000007
【００４７】
端子Ａ及び端子ＢにＨｉｇｈの信号が入力されたときのみ、第２のトランジスタ１０５がオンとなり、それ以外の信号が入力されたとき、第２のトランジスタ１０５はオフとなる。第１のトランジスタ１０４を介して入力される信号に基づき、第２のトランジスタ１０５のオン条件が異なる。つまり、第２のトランジスタ１０５のオン又はオフの状態が、Ｑの値によって異なることがわかる。
【００４８】
表１と表２の関係を図２に示す。本発明の一態様の論理回路は、切替スイッチなどを設けることなく、Ｑ＝０とＱ＜０との違いによって、第２のトランジスタ１０５のオン又はオフの状態が異なる。動的再構成の機能を持たせることができる。これは第１のトランジスタ１０４のオフ電流が小さいため、Ｑ＝０とＱ＜０の状態をそれぞれ保持することができるためである。
【００４９】
一般化した動作を説明する。第２のトランジスタ１０５のしきい値をＶｔｈとする。上記式（１）より、Ｖｇは端子Ａ，端子Ｂ、Ｑの関数であることがわかる。端子ＡがＨｉｇｈ、ＢがＨｉｇｈのときの第２のトランジスタ１０５のゲート電位をＶｇ（Ａ＝１，Ｂ＝１，Ｑ）、端子ＡがＬｏｗ、ＢがＨｉｇｈのときの第２のトランジスタ１０５のゲート電位をＶｇ（Ａ＝０，Ｂ＝１，Ｑ）、端子ＡがＨｉｇｈ、ＢがＬｏｗのときの第２のトランジスタ１０５のゲート電位をＶｇ（Ａ＝１，Ｂ＝０，Ｑ）、端子ＡがＬｏｗ、ＢがＬｏｗのときの第２のトランジスタ１０５のゲート電位をＶｇ（Ａ＝０，Ｂ＝０，Ｑ）、とする。
【００５０】
端子ＡがＨｉｇｈ、ＢがＨｉｇｈのとき、下記の式（５）と表される。
【数５】
0005820336.tif 000008
【００５１】
端子ＡがＬｏｗ、ＢがＨｉｇｈのとき、下記の式（６）と表される。
【数６】
0005820336.tif 000009
【００５２】
端子ＡがＨｉｇｈ、ＢがＬｏｗのとき、下記の式（７）と表される。
【数７】
0005820336.tif 000010
【００５３】
端子ＡがＬｏｗ、ＢがＬｏｗのとき、下記の式（８）と表される。
【数８】
0005820336.tif 000011
【００５４】
式（５）〜式（８）より、下記の式（９）が成り立つ。
【数９】
0005820336.tif 000012
【００５５】
第１のトランジスタ１０４を介して書き込まれる電荷をＱ０とすると、Ｑ０が、下記の式（１０）を満たすと、表１の関係を満たすことがわかる。
【数１０】
0005820336.tif 000013
【００５６】
具体的に（Ａ＝０，Ｂ＝０の状態で）書き込む電位をＶｇ０とすると、Ｖｇ０は下記の式（１１）を満たす。
【数１１】
0005820336.tif 000014
【００５７】
第１のトランジスタ１０４を介して書き込まれる電荷をＱ１とすると、Ｑ１が、下記の式（１２）を満たすと、表２の関係を満たすことがわかる。
【数１２】
0005820336.tif 000015
【００５８】
具体的に（Ａ＝０，Ｂ＝０の状態で）書き込む電位をＶｇ１とすると、Ｖｇ１は下記の式（１３）を満たす。
【数１３】
0005820336.tif 000016
【００５９】
第１のトランジスタ１０４として、チャネル形成領域に酸化物半導体を有するトランジスタを用いることにより、論理演算処理を行う機能を持ちつつ、情報を保持する機能を有することができる。
【００６０】
本発明の一態様は、トランジスタ（ＯＳＦＥＴ）をオンすれば動的再構成の機能を発揮することができ、トランジスタのゲートにパルスを印加すればよい。よって、短時間でトランジスタの状態を確定することができる。
【００６１】
また本発明の一態様の動的再構成の機能は、入力信号の影響を受けない。当該機能を入力信号とは独立して制御することができるからである。
【００６２】
このように、本発明の一態様は、リーク電流の問題を解決することができる。
【００６３】
このように、本発明の一態様は、動的再構成の機能を持たせることができる。
【００６４】
このように、本発明の一態様は、従来技術と比較して、シンプルな回路構成である。
【００６５】
（実施の形態２）
本実施の形態では、実施の形態１で示した第２のトランジスタの極性をＰ型とした論理回路の基本構成について説明する。図３には、第１の容量（１０１）、第２の容量（１０２）、オフ電流が小さい第１のトランジスタ（ＯＳＦＥＴ、１０４）、第２のトランジスタ（ＦＥＴ、２０５）、を備えた論理回路を示し、第２のトランジスタはＰ型である。
【００６６】
第１の容量１０１、第２の容量１０２、第１のトランジスタ１０４、第２のトランジスタ２０５は、図３に示されるように電気的に接続される。第１の容量１０１の一方の電極は、第２のトランジスタ２０５のゲートと電気的に接続される。第２の容量１０２の一方の電極は、第２のトランジスタ２０５のゲートと電気的に接続される。第２の容量１０２の一方の電極は、第１のトランジスタ１０４のソース及びドレインの一方と電気的に接続される。第１のトランジスタ１０４はＮ型であるため、第２の容量１０２の一方の電極と電気的に接続されるのは、第１のトランジスタ１０４のドレインとなる。
【００６７】
第１のトランジスタ１０４は、ゲートに入力される信号によってオン又はオフが制御される。第２のトランジスタ２０５は、ゲートに入力される信号によってオン又はオフが制御される。端子Ａ、端子ＢからＨｉｇｈ、又はＬｏｗの信号が入力される。
【００６８】
図３に示すとおり、第１の容量１０１及び第２の容量１０２のそれぞれの容量値をＣ、第１の容量１０１の一方の電極と電気的に接続されたノードの電荷をＱ、ノードの電圧をＶｇ、第２のトランジスタ２０５のゲート容量をＣｇとする。Ｖｇは下記の式（１４）で表される。なお、簡単のため、第２のトランジスタ２０５のソース−ドレイン間電圧はＶｄｄとする。
【数１４】
0005820336.tif 000017
【００６９】
式（１４）において、Ｑ／（２Ｃ＋Ｃｇ）の部分は、Ｑの値に応じて変わる。すなわち、第１のトランジスタ１０４を介して書き込まれる信号によって変わる。電荷Ｑは、第１のトランジスタ１０４を介して入力される信号によって決まるからである。第１のトランジスタ１０４のオフ電流は非常に小さいため、書き込んだＱの値を保持することができる。すなわち、第１のトランジスタがオフ状態となることによって、上記ノードを浮遊状態とすることができる。従来技術と異なり、他の素子を備えることなく、書き込んだＱの値を保持することができる。
【００７０】
例えば、Ｑ＝０とする。第２のトランジスタ２０５の閾値電圧（Ｖｔｈ）は、負の小さい値とする。第１のトランジスタ１０４をオンとして、Ｑ＝０となる電圧Ｖｇを、第１のトランジスタ１０４を介して書き込む。その後、第１のトランジスタ１０４をオフとする。書き込んだＱの値を保持する。端子Ａ、端子ＢにともにＨｉｇｈの信号（１、１）が入力されたとする。Ｖｇは下記の式（１５）で表される。
【数１５】
0005820336.tif 000018
【００７１】
このとき、Ｖｇ−Ｖｄｄ＞Ｖｔｈ（２０５）であるため、第２のトランジスタ２０５はオフとなる。ここで第２のトランジスタ２０５の閾値電圧をＶｔｈ（２０５）と示す。
【００７２】
また、同様にＱ＝０とし、端子ＡにＨｉｇｈの信号、端子ＢにＬｏｗの信号（１、０）が入力されたとする。Ｖｇは下記の式（１６）で表される。
【数１６】
0005820336.tif 000019
【００７３】
このとき、Ｖｇ−Ｖｄｄ＜Ｖｔｈ（２０５）であるため、第２のトランジスタ２０５はオンとなる。
【００７４】
また、同様にＱ＝０とし、端子ＡにＬｏｗの信号、端子ＢにＨｉｇｈの信号（０、１）が入力されたとする。Ｖｇは下記の式（１７）で表される。
【数１７】
0005820336.tif 000020
【００７５】
このとき、Ｖｇ−Ｖｄｄ＜Ｖｔｈ（２０５）であるため、第２のトランジスタ２０５はオンとなる。
【００７６】
また、同様にＱ＝０とし、端子Ａ、端子ＢにともにＬｏｗの信号が入力されたとする。このとき、Ｖｇ−Ｖｄｄ＜Ｖｔｈ（２０５）であるため、第２のトランジスタ２０５はオンとなる。
【００７７】
以上の動作をまとめると、表３のようになる。
【００７８】
【表３】
0005820336.tif 000021
【００７９】
端子Ａ及びＢの双方にＨｉｇｈが入力されたときのみ、第２のトランジスタ（ＦＥＴ）２０５はオフとなり、それ以外の信号が入力されたとき、第２のトランジスタ（ＦＥＴ）２０５はオンとなる。第１のトランジスタ１０４を介して入力される信号に基づき、第２のトランジスタ２０５のオン条件が異なる。つまり、第２のトランジスタ２０５のオン又はオフの状態が、Ｑの値によって異なることがわかる。
【００８０】
次に、Ｑの値を変更する。第２のトランジスタ２０５はＰ型であるため、Ｑ＞０（正）とする。
【００８１】
第１のトランジスタ１０４をオンとして、Ｑ＞０となる信号を書き込む。書き込み終了後、第１のトランジスタ１０４をオフとする。書き込んだＱの値を保持する。端子Ａ、端子ＢともにＨｉｇｈの信号（１、１）が入力されたとする。このとき、Ｑ＞０を満たす範囲で、Ｑを適当に変えることで、第２のトランジスタ２０５はオフとすることができる。
【００８２】
また、同様な値（Ｑ＞０）とし、端子ＡにＨｉｇｈの信号、端子ＢにＬｏｗの信号（１、０）が入力されたとする。このとき、Ｑを適当に変えることで、第２のトランジスタ２０５はオフとすることができる。
【００８３】
また、同様な値（Ｑ＞０）とし、端子ＡにＬｏｗの信号、端子ＢにＨｉｇｈの信号（０、１）が入力されたとする。このとき、Ｑを適当に変えることで、第２のトランジスタ２０５はオフとすることができる。
【００８４】
また、同様な値（Ｑ＞０）とし、端子Ａ、端子ＢともにＬｏｗの信号（０、０）が入力されたとする。このとき、Ｑを適当に変えることで、第２のトランジスタ２０５はオンとすることができる。
【００８５】
以上の動作をまとめると、表４のようになる。
【００８６】
【表４】
0005820336.tif 000022
【００８７】
端子Ａ及び端子ＢにＬｏｗの信号が入力されたときのみ、第２のトランジスタ（ＦＥＴ）２０５がオンとなり、それ以外の信号が入力されたとき、第２のトランジスタ（ＦＥＴ）２０５はオフとなる。第１のトランジスタ１０４を介して入力される信号に基づき、第２のトランジスタ２０５のオン条件が異なる。つまり、第２のトランジスタ２０５のオン又はオフの状態が、Ｑの値によって異なることがわかる。
【００８８】
切替スイッチなどを設けることなく、Ｑ＝０とＱ＞０との違いによって、第２のトランジスタ２０５のオン又はオフの状態が異なる。動的再構成の機能を持たせることができる。これは第１のトランジスタ１０４のオフ電流が小さいため、Ｑ＝０とＱ＞０の状態をそれぞれ保持することができるためである。
【００８９】
一般化した動作を説明する。第２のトランジスタ２０５のしきい値をＶｔｈｐとする。上記式（５）より、Ｖｇは端子Ａ，端子Ｂ、Ｑの関数であることがわかる。端子ＡがＨｉｇｈ、ＢがＨｉｇｈのときの第２のトランジスタ２０５のゲート電位をＶｇ（Ａ＝１，Ｂ＝１，Ｑ）、端子ＡがＬｏｗ、ＢがＨｉｇｈのときの第２のトランジスタ２０５のゲート電位をＶｇ（Ａ＝０，Ｂ＝１，Ｑ）、端子ＡがＨｉｇｈ、ＢがＬｏｗのときの第２のトランジスタ２０５のゲート電位をＶｇ（Ａ＝１，Ｂ＝０，Ｑ）、端子ＡがＬｏｗ、ＢがＬｏｗのときの第２のトランジスタ２０５のゲート電位をＶｇ（Ａ＝０，Ｂ＝０，Ｑ）とする。
【００９０】
端子ＡがＨｉｇｈ、ＢがＨｉｇｈのとき、下記の式（１８）と表される。
【数１８】
0005820336.tif 000023
【００９１】
端子ＡがＬｏｗ、ＢがＨｉｇｈのとき、下記の式（１９）と表される。
【数１９】
0005820336.tif 000024
【００９２】
端子ＡがＨｉｇｈ、ＢがＬｏｗのとき、下記の式（２０）と表される。
【数２０】
0005820336.tif 000025
【００９３】
端子ＡがＬｏｗ、ＢがＬｏｗのとき、下記の式（２１）と表される。
【数２１】
0005820336.tif 000026
【００９４】
式（１８）〜式（２１）より、下記の式（２２）が成り立つ。
【数２２】
0005820336.tif 000027
【００９５】
第１のトランジスタ１０４を介して書き込まれる電荷をＱ２とすると、Ｑ２が、下記の式（２３）を満たすと、表３の関係を満たすことがわかる。
【数２３】
0005820336.tif 000028
【００９６】
具体的に（Ａ＝０，Ｂ＝０の状態で）書き込む電位をＶｇ２とすると、Ｖｇ２は下記の式（２４）を満たす。
【数２４】
0005820336.tif 000029
【００９７】
第１のトランジスタ１０４を介して書き込まれる電荷Ｑ３とすると、Ｑ３が下記の式（２５）を満たすと、表４の関係を満たすことがわかる。
【数２５】
0005820336.tif 000030
【００９８】
具体的に（Ａ＝０，Ｂ＝０の状態で）書き込む電位Ｖｇ３とすると、Ｖｇ３は下記の式（２６）を満たす。
【数２６】
0005820336.tif 000031
【００９９】
第１のトランジスタ１０４として、チャネル形成領域に酸化物半導体を有するトランジスタを用いることにより、論理演算処理を行う機能を持ちつつ、情報を保持する機能を有することができる。
【０１００】
また、本実施の形態は、実施の形態１と異なり、Ｑ＞０とすればよい。Ｑ＝０と組み合わせて用いるため、第１のトランジスタ１０４を介して入力する信号を０と正の値を採用することができる。実施の形態１と比較すると、第１のトランジスタ１０４に供給する信号の組み合わせが好ましくなる。
【０１０１】
本発明の一態様は、トランジスタ（ＯＳＦＥＴ）をオンすれば動的再構成の機能を発揮することができ、トランジスタのゲートにパルスを印加すればよい。よって、短時間でトランジスタの状態を確定することができる。
【０１０２】
また本発明の一態様の動的再構成の機能は、入力信号の影響を受けない。当該機能を入力信号とは独立して制御することができるからである。
【０１０３】
このように、本発明の一態様は、リーク電流の問題を解決することができる。
【０１０４】
このように、本発明の一態様は、動的再構成の機能を持たせることができる。
【０１０５】
このように、本発明の一態様は、従来技術と比較して、シンプルな回路構成である。
【０１０６】
（実施の形態３）
本実施の形態では、実施の形態１で示した回路と、実施の形態２で示した回路とを組み合わせた論理回路について説明する。
【０１０７】
実施の形態１で示した回路（図１参照）は、第２のトランジスタ１０５がＮ型である。実施の形態２で示した回路（図３参照）は、第２のトランジスタ２０５がＰ型である。これらを組み合わせてＣＭＯＳ回路を構成することができる。
【０１０８】
図２５にＣＭＯＳ回路を示す。第１の容量５０１、第２の容量５０２、第３の容量５１１、第４の容量５１２、ＯＳＦＥＴで構成される第１のトランジスタ５０４、ＯＳＦＥＴで構成される第２のトランジスタ５１４、第３のトランジスタ２０５、第４のトランジスタ１０５を有する。第３のトランジスタ２０５はＰ型、第４のトランジスタ１０５はＮ型とする。
【０１０９】
これらは、図２５に示すように電気的に接続される。第１の容量５０１の一方の電極は、端子Ａと電気的に接続される。第３の容量５１１の一方の電極は、端子Ａと電気的に接続される。端子Ａから信号が入力される（ＩＮ）。第２の容量５０２の一方の電極は、端子Ｂと電気的に接続される。第４の容量５１２の一方の電極は、端子Ｂと電気的に接続される。端子Ｂから信号が入力される（ＩＮ）。第１のトランジスタ（ＯＳＦＥＴ）５０４のソース及びドレインの一方は、第１の容量５０１の他方の電極と電気的に接続される。第１のトランジスタ（ＯＳＦＥＴ）５０４のソース及びドレインの一方は、第３のトランジスタ（ＦＥＴ）２０５のゲートと電気的に接続される。ゲートに接続されたノードの電荷をＱｐとする。第１のトランジスタ５０４はＮ型のため、第３のトランジスタ（ＦＥＴ）２０５のゲートとはドレインが電気的に接続される。第２のトランジスタ（ＯＳＦＥＴ）５１４のソース及びドレインの一方は、第４の容量５１２の他方の電極と電気的に接続される。第２のトランジスタ（ＯＳＦＥＴ）５１４のソース及びドレインの一方は、第４のトランジスタ（ＦＥＴ）１０５のゲートと電気的に接続される。ゲートに接続されたノードの電荷をＱｎとする。第２のトランジスタ５１４はＮ型のため、第４のトランジスタ（ＦＥＴ）１０５のゲートとはドレインが電気的に接続される。第３のトランジスタ２０５のソース及びドレインの一方と、第４のトランジスタ１０５とのソース及びドレインの一方は、電気的に接続され、信号が出力される（ＯＵＴ）。
【０１１０】
Ｑｎが実施の形態１で示したＱ０（Ｑｎ＝Ｑｎ１）であって、Ｑｐが実施の形態２で示したＱ３（Ｑｐ＝Ｑｐ１）のとき、端子Ａ、端子Ｂへの入力信号（ＩＮ）と、出力信号（ＯＵＴ）との関係を表５に示す。
【表５】
0005820336.tif 000032
【０１１１】
否定論理和（ＮＯＲ）が実行されていることがわかる。
【０１１２】
Ｑｎが実施の形態１で示したＱ１（Ｑｎ＝Ｑｎ２）であって、Ｑｐが実施の形態２で示したＱ２（Ｑｐ＝Ｑｐ２）のとき、端子Ａ、端子Ｂへの入力信号と、出力（ＯＵＴ）との関係を表６に示す。
【表６】
0005820336.tif 000033
【０１１３】
否定論理積（ＮＡＮＤ）が実行されていることがわかる。ただし、Ｑｎ２＜Ｑｎ１であり、Ｑｐ１＞Ｑｐ２である。
【０１１４】
このようにＣＭＯＳ回路であっても、動的再構成の機能を持たせることができる。
【０１１５】
このようにＣＭＯＳ回路であっても、従来技術と比較して、シンプルな回路構成である。
【０１１６】
（実施の形態４）
本実施の形態では、論理積（ＡＮＤ）と論理和（ＯＲ）と実行させるため、新たな素子を追加した論理回路について説明する。
【０１１７】
図４（Ａ）には、第１の容量（１０１）、第２の容量（１０２）、オフ電流が小さい第１のトランジスタ（ＯＳＦＥＴ、１０４）、第２のトランジスタ（ＦＥＴ、１０５）、第３のトランジスタ（ＯＳＦＥＴ、３１１）、第４のトランジスタ（ＯＳＦＥＴ、３１２）、インバータ３１３を備えた論理回路を示す。
【０１１８】
図３の論理回路に対して、第３のトランジスタ（ＯＳＦＥＴ、３１１）、第４のトランジスタ（ＯＳＦＥＴ、３１２）、インバータ３１３が追加されている。
【０１１９】
第１のトランジスタ１０４、第３のトランジスタ３１１、及び第４のトランジスタ３１２は、チャネル形成領域に酸化物半導体を有するため、ＯＳＦＥＴとも示す。酸化物半導体を有するチャネル形成領域はＮ型を示すことが多いため、第１、第３、及び第４のトランジスタの極性はＮ型とする。このような酸化物半導体をチャネル形成領域に有するトランジスタは、オフ電流が小さい。第３，第４のトランジスタは、第１のトランジスタと比較すると、オフ電流が小さいことは要求されないため、必ずしも酸化物半導体を有するトランジスタを適用する必要はない。
【０１２０】
第２のトランジスタは、第１、第３及び第４のトランジスタと比較すると、オフ電流が小さいことは要求されないため、チャネル形成領域にシリコンを用いたトランジスタを用いる。第２のトランジスタはＰ型とする。
【０１２１】
第１の容量１０１、第２の容量１０２、第１のトランジスタ１０４、第２のトランジスタ２０５、第３のトランジスタ３１１、第４のトランジスタ３１２、インバータ３１３は、図４に示されるように電気的に接続される。第１の容量１０１の一方の電極は、第２のトランジスタ２０５のゲートと電気的に接続される。第２の容量１０２の一方の電極は、第２のトランジスタ２０５のゲートと電気的に接続される。第２の容量１０２の一方の電極は、第１のトランジスタ１０４のソース及びドレインの一方と電気的に接続される。第１のトランジスタ１０４がＮ型のとき、第２の容量の一方の電極と電気的に接続されるのは、第１のトランジスタ１０４のドレインとなる。第２のトランジスタ２０５のソース及びドレインの一方は、第３のトランジスタ３１１のソース及びドレインの一方と電気的に接続される。第３のトランジスタ３１１のソース及びドレインの他方は、第４のトランジスタ３１２のソース及びドレインの一方と電気的に接続される。第３のトランジスタ３１１のソース及びドレインの他方、及び第４のトランジスタ３１２のソース及びドレインの一方は、インバータ３１３の第１の端子と電気的に接続される。インバータ３１３の第１の端子は入力端子である。インバータ３１３の第２の端子から信号が出力される。インバータ３１３の第２の端子は出力端子である。第２のトランジスタ２０５のソース及びドレインの他方は高電位電源と電気的に接続され、第４のトランジスタ３１２のソース及びドレインの他方は低電位電源と電気的に接続される。
【０１２２】
第１のトランジスタ１０４は、ゲートに入力される信号によってオン又はオフが制御される。第２のトランジスタ２０５は、ゲートに入力される信号によってオン又はオフが制御される。端子Ａ、端子Ｂから信号が入力される。これらの信号はＨｉｇｈ又はＬｏｗの信号である。従って、第２のトランジスタ２０５のオン又はオフは、実施の形態２で示したように制御される。第２のトランジスタ２０５がオンのとき、Ｖｄｄが入力される。
【０１２３】
第３のトランジスタ３１１は、ゲートに入力される信号によってオン又はオフが制御される。第４のトランジスタ３１２は、ゲートに入力される信号によってオン又はオフが制御される。第３のトランジスタ３１１のゲートに入力される信号は、Ｈｉｇｈ又はＬｏｗの信号である。第４のトランジスタ３１２のゲートに入力される信号は、Ｈｉｇｈ又はＬｏｗの信号である。
【０１２４】
図４（Ａ）の動作を図４（Ｂ），（Ｃ）を用いて説明する。図４（Ｂ）では、Ｑ＝Ｑ２（表３に対応）が保持されていたとして、端子Ａ、端子Ｂは共にＨｉｇｈの信号が入っている状態とする。つまり、第２のトランジスタ２０５がオフ状態であるとする。まず、制御信号Ｓ１がＬｏｗ，制御信号Ｓ２がＨｉｇｈになる。すると、第３のトランジスタ３１１がオフ、第４のトランジスタ３１２がオンとなる。ノードＦＮの電位はＶｓｓとなり、インバータ出力ＯＵＴはＨｉｇｈとなる。
【０１２５】
次に、制御信号Ｓ２がＬｏｗとなり、制御信号Ｓ１がＨｉｇｈとなる。すると、第３のトランジスタ３１１がオン、第４のトランジスタ３１２がオフとなる。第２のトランジスタ２０５はオフ状態であるから、ノードＦＮの電位はＶｓｓのまま保持される。（第２のトランジスタ２０５のリーク電流によって徐々に電位は上昇するが、短期間ではＶｓｓに近い電位に保たれる。）従って、インバータ出力ＯＵＴもＨｉｇｈのままである。以上の動作の結果、Ｑ＝Ｑ２（表３に対応）が保持されていたとして、端子Ａ、端子Ｂは共にＨｉｇｈの信号が入っている場合、出力信号もＨｉｇｈとなる。
【０１２６】
図４（Ｃ）では、Ｑ＝Ｑ２（表３に対応）が保持されていたとして、端子Ａ、端子Ｂは共にＬｏｗの信号が入っている状態とする。つまり、第２のトランジスタ２０５がオン状態であるとする。まず、制御信号Ｓ１がＬｏｗ，制御信号Ｓ２がＨｉｇｈになる。すると、第３のトランジスタ３１１がオフ、第４のトランジスタ３１２がオンとなる。ノードＦＮの電位はＶｓｓとなり、インバータ出力ＯＵＴはＨｉｇｈとなる。
【０１２７】
次に、制御信号Ｓ２がＬｏｗとなり、制御信号Ｓ１がＨｉｇｈとなる。すると、第３のトランジスタ３１１がオン、第４のトランジスタ３１２がオフとなる。第２のトランジスタ２０５はオン状態であるから、ノードＦＮの電位はＶｄｄとなる。従って、インバータ出力ＯＵＴはＬｏｗとなる。以上の動作の結果、Ｑ＝Ｑ２（表３に対応）が保持されていたとして、端子Ａ、端子Ｂは共にＬｏｗの信号が入っている場合、出力信号もＬｏｗとなる。なお、制御信号Ｓ２がＬｏｗ、制御信号Ｓ１がＬｏｗとなると、第３のトランジスタ３１１がオフ、第４のトランジスタ３１２がオフとなり、ノードＦＮの電位は保持される。ＯＳＦＥＴのオフ状態によって保持されるため、長期的に安定に保持することが出来る。
【０１２８】
以上の動作から、図４（Ａ）に示す回路は、第２のトランジスタ２０５がオン状態であれば、Ｌｏｗを、第２のトランジスタ２０５がオフ状態であれば、Ｈｉｇｈを出力することがわかる。従って、表３、４から、図４（Ａ）に示す回路の真理値表が決まる。表７に示す。
【０１２９】
【表７】
0005820336.tif 000034
【０１３０】
Ｑ＝Ｑ２のとき、端子Ａ，端子Ｂに（１，１）が入力されると、第２のトランジスタ２０５はオフとなる。従って、ＯＵＴはＨｉｇｈである。端子Ａ，端子Ｂに（１，０）、（０，１）、（０，０）が入力されると、第２のトランジスタ２０５はオンとなる。従って、ＯＵＴはＬｏｗである。つまり、この回路はＡＮＤ回路であることがわかる。
【０１３１】
Ｑ＝Ｑ３のとき、端子Ａ，端子Ｂに（１，１）、（１，０）、（０，１）、が入力されると、第２のトランジスタ２０５はオフとなる。従って、ＯＵＴはＨｉｇｈである。端子Ａ，端子Ｂに（０，０）が入力されると、第２のトランジスタ２０５はオンとなる。従って、ＯＵＴはＬｏｗである。つまり、この回路はＯＲ回路であることがわかる。
【０１３２】
このような論理回路では、インバータ３１３の入力端子側のノード電位を保持することができればよい。インバータ３１３のかわりに、スイッチやバッファなどを設けることができる。
【０１３３】
（実施の形態５）
本実施の形態では、上記実施の形態に示す論理回路において、オフ電流が小さいことが要求されるトランジスタ（第１のトランジスタ、第３のトランジスタ、第４のトランジスタなど）に適用可能な電界効果トランジスタについて説明する。チャネル形成領域に、酸化物半導体層を含む電界効果型トランジスタである。
【０１３４】
本実施の形態におけるトランジスタの構造例について、図５を用いて説明する。
【０１３５】
図５（Ａ）に示すトランジスタは、導電層６０１＿ａと、絶縁層６０２＿ａと、半導体層６０３＿ａと、導電層６０５ａ＿ａと、導電層６０５ｂ＿ａと、を含む。
【０１３６】
半導体層６０３＿ａは、領域６０４ａ＿ａ及び領域６０４ｂ＿ａを含む。領域６０４ａ＿ａ及び領域６０４ｂ＿ａは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ＿ａ及び領域６０４ｂ＿ａの間の領域がチャネル形成領域になる。半導体層６０３＿ａは、被素子形成層６００＿ａの上に設けられる。なお、必ずしも領域６０４ａ＿ａ及び領域６０４ｂ＿ａを設けなくてもよいが、設けることで抵抗が下がり、移動度が向上することがある。
【０１３７】
導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａは、半導体層６０３＿ａの上に設けられ、半導体層６０３＿ａに電気的に接続される。また、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａの側面（内側）は、テーパ状である。導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａをマスクの一部として、領域６０４ａ＿ａ及び領域６０４ｂ＿ａを形成することができる。
【０１３８】
導電層６０５ａ＿ａは、領域６０４ａ＿ａの一部に重畳させる。導電層６０５ａ＿ａ及び領域６０４ａ＿ａの間の抵抗値を小さくすることができるからである。ただし、必ずしもこれに限定されない。また、導電層６０５ａ＿ａに重畳する半導体層６０３＿ａの領域の全てをドーパントが添加された領域６０４ａ＿ａにしてもよい。ただし、必ずしもこれに限定されない。
【０１３９】
導電層６０５ｂ＿ａは、領域６０４ｂ＿ａの一部に重畳させる。導電層６０５ｂ＿ａ及び領域６０４ｂ＿ａの間の抵抗を小さくすることができるからである。ただし、必ずしもこれに限定されない。また、導電層６０５ｂ＿ａに重畳する半導体層６０３＿ａの領域の全てをドーパントが添加された領域６０４ｂ＿ａにしてもよい。
【０１４０】
絶縁層６０２＿ａは、半導体層６０３＿ａ、導電層６０５ａ＿ａ、及び導電層６０５ｂ＿ａの上に設けられる。ゲート絶縁膜として機能させる。
【０１４１】
導電層６０１＿ａは、絶縁層６０２＿ａの一部の上に設けられ、絶縁層６０２＿ａを介して半導体層６０３＿ａに重畳する。絶縁層６０２＿ａを介して導電層６０１＿ａと重畳する半導体層６０３＿ａの領域がチャネル形成領域になる。導電層６０１＿ａをマスクの一部として、領域６０４ａ＿ａ及び領域６０４ｂ＿ａを形成することができる。
【０１４２】
また、図５（Ｂ）に示すトランジスタは、導電層６０１＿ｂと、絶縁層６０２＿ｂと、半導体層６０３＿ｂと、導電層６０５ａ＿ｂと、導電層６０５ｂ＿ｂと、絶縁層６０６ａと、絶縁層６０６ｂと、絶縁層６０７と、を含む。
【０１４３】
半導体層６０３＿ｂは、領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを含む。領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂは、互いに離間し、それぞれドーパントが添加された領域である。半導体層６０３＿ｂは、例えば被素子形成層６００＿ｂの上に設けられ、導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂに電気的に接続される。なお、必ずしも領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを設けなくてもよいが、設けることで抵抗が下がり、移動度が向上することがある。
【０１４４】
絶縁層６０２＿ｂは、半導体層６０３＿ｂの一部の上に設けられる。
【０１４５】
導電層６０１＿ｂは、絶縁層６０２＿ｂの一部の上に設けられ、絶縁層６０２＿ｂを介して半導体層６０３＿ｂに重畳する。なお、絶縁層６０２＿ｂを介して導電層６０１＿ｂと重畳する半導体層６０３＿ｂの領域がトランジスタのチャネル形成領域になる。なお、導電層６０１＿ｂの上に絶縁層が設けられていてもよい。
【０１４６】
絶縁層６０６ａは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の一方に接する。絶縁層６０６ｂは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の他方に接する。絶縁層６０６ａと、絶縁層６０６ｂはサイドウォールと呼ばれる。
【０１４７】
なお、絶縁層６０２＿ｂを介して絶縁層６０６ａ及び絶縁層６０６ｂに重畳する領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度は、絶縁層６０６ａ及び絶縁層６０６ｂに重畳しない領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度より低くてもよい。ドーパントの濃度はチャネル形成領域に向かって、徐々に低下させてもよい。
【０１４８】
導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂは、半導体層６０３＿ｂの上に設けられる。
【０１４９】
導電層６０５ａ＿ｂは、領域６０４ａ＿ｂに電気的に接続される。また、導電層６０５ａ＿ｂは、絶縁層６０６ａに接する。
【０１５０】
導電層６０５ｂ＿ｂは、領域６０４ｂ＿ｂに電気的に接続される。また、導電層６０５ｂ＿ｂは、絶縁層６０６ｂに接する。
【０１５１】
絶縁層６０６ａによって、導電層６０１＿ｂと、導電層６０５ａ＿ｂとが接触することを防ぐことができる。
絶縁層６０６ｂによって、導電層６０１＿ｂと、導電層６０５ｂ＿ｂとが接触することを防ぐことができる。
【０１５２】
絶縁層６０７は、導電層６０１＿ｂ、導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、絶縁層６０６ａ、及び絶縁層６０６ｂの上に設けられる。
【０１５３】
さらに、図５（Ａ）及び図５（Ｂ）に示す各構成要素について説明する。
【０１５４】
被素子形成層６００＿ａ及び被素子形成層６００＿ｂとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿ａ及び被素子形成層６００＿ｂとして用いることもできる。
【０１５５】
導電層６０１＿ａ及び導電層６０１＿ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【０１５６】
導電層６０１＿ａ及び導電層６０１＿ｂとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１＿ａ及び導電層６０１＿ｂに当該金属材料の積層、又は当該合金材料の積層、これらを組み合わせた積層により、導電層６０１＿ａ及び導電層６０１＿ｂを構成することもできる。これら材料の仕事関数を考慮する。
【０１５７】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【０１５８】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに上述した材料の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。
【０１５９】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂが第１３族元素を含む場合に、半導体層６０３＿ａ及び半導体層６０３＿ｂに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１６０】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１６１】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに上述した材料の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。
【０１６２】
半導体層６０３＿ａ及び半導体層６０３＿ｂのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３＿ａ及び半導体層６０３＿ｂに適用可能な酸化物半導体としては、例えばＩｎ系酸化物（例えば酸化インジウムなど）、Ｓｎ系酸化物（例えば酸化スズなど）、又はＺｎ系酸化物（例えば酸化亜鉛など）などを用いることができる。
【０１６３】
また、上記金属酸化物としては、例えば、四元系金属酸化物、三元系金属酸化物、二元系金属酸化物などの金属酸化物を用いることもできる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０１６４】
例えば、四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いることができる。
【０１６５】
また、三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、又はＩｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ系酸化物などを用いることができる。
【０１６６】
また、二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、又はＩｎ−Ｇａ系酸化物などを用いることができる。
【０１６７】
なお、例えばＩｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１６８】
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１６９】
例えば、酸化物半導体としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）又はＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、酸化物半導体としては、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）又はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１７０】
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１７１】
酸化物半導体は、単結晶の構造をとることができる。
【０１７２】
酸化物半導体は、非単結晶の構造をとることができる。
【０１７３】
酸化物半導体が非単結晶の場合、アモルファスの構造をとることができる。
【０１７４】
酸化物半導体が非単結晶の場合、多結晶の構造をとることができる。
【０１７５】
酸化物半導体は、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスの構造でもよい。
【０１７６】
酸化物半導体の組成比に応じて、上記構造をとることができる。酸化物半導体の膜厚に応じて、上記構造をとることができる。酸化物半導体に対する熱処理、又は成膜時の基板温度などに応じて、上記構造をとることができる。
【０１７７】
また、半導体層６０３＿ａ及び半導体層６０３＿ｂとしては、ｃ軸に配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸において金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅともいう）を含む酸化物の層を用いることができる。
【０１７８】
ＣＡＡＣは、単結晶ではないが、非晶質のみから形成されている材料でもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１７９】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は、一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１８０】
酸化物半導体は、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１８１】
このようなＣＡＡＣの例としては、例えば膜状に形成され、膜表面又はＣＡＡＣが形成され基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１８２】
また、酸化物半導体としては、ｃ軸方向に配向する結晶領域の組成がＩｎ１＋σＧａ１−σＯ３（ＺｎＯ）Ｍ（ただし、０＜σ＜１、Ｍ＝１以上３以下の数）で表され、ｃ軸方向に配向する結晶領域を含む全体の半導体層の組成がＩｎＰＧａＱＯＲ（ＺｎＯ）Ｍ（ただし、０＜Ｐ＜２、０＜Ｑ＜２、Ｍ＝１以上３以下の数）で表される材料を用いることもできる。
【０１８３】
また、例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂがＣＡＡＣの酸化物半導体層の場合において、トランジスタのチャネル長を３０ｎｍとするとき、半導体層６０３＿ａ及び半導体層６０３＿ｂの厚さを例えば５ｎｍ程度にしてもトランジスタにおける短チャネル効果を抑制することができる。
【０１８４】
ここで、ＣＡＡＣに含まれる結晶構造例について図６乃至図８を用いてさらに説明する。なお、特に断りがない限り、図６乃至図８は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図６において、丸で囲まれたＯは４配位のＯを示し、二重丸は３配位のＯを示す。
【０１８５】
図６（Ａ）では、１個の６配位のインジウム原子（６配位のＩｎともいう）と６配位のＩｎに近接する６個の４配位の酸素原子（４配位のＯともいう）と、を有する構造を示す。なお、Ｉｎなどの１個の金属原子と該金属原子に近接する酸素原子により構成される部分を小グループという。また、図６（Ａ）では、便宜のため、八面体構造を平面構造で示している。また、図６（Ａ）の上半分及び下半分には、それぞれ３個ずつ４配位のＯがある。また、図６（Ａ）に示す小グループの電荷は０である。
【０１８６】
図６（Ｂ）では、１個の５配位のＧａと、５配位のＧａに近接する３個の３配位の酸素原子（３配位のＯともいう）と、５配位のＧａに近接する２個の４配位のＯと、を有する構造を示す。３個の３配位のＯのそれぞれは、いずれもａｂ面に存在する。また、図６（Ｂ）の上半分及び下半分のそれぞれには、１個ずつ４配位のＯがある。また、インジウム原子には、６配位だけではなく、５配位のインジウム原子（５配位のＩｎ）も存在するため、５配位のＩｎと、３個の３配位のＯと、２個の４配位のＯにより、図６（Ｂ）に示す構造を構成することもできる。また、図６（Ｂ）に示す小グループの電荷は０である。
【０１８７】
図６（Ｃ）では、１個の４配位の亜鉛原子（４配位のＺｎともいう）と、４配位のＺｎに近接する４個の４配位のＯと、を有する構造を示す。図６（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図６（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。なお、図６（Ｃ）に示す小グループの電荷は０である。
【０１８８】
図６（Ｄ）では、１個の６配位のスズ原子（６配位のＳｎともいう）と、６配位のＳｎに近接する６個の４配位のＯと、を有する構造を示す。図６（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。なお、図６（Ｄ）に示す小グループの電荷は＋１となる。
【０１８９】
図６（Ｅ）では、２個の亜鉛原子を含む小グループを示す。図６（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図６（Ｅ）に示す小グループの電荷は−１となる。
【０１９０】
なお、複数の小グループの集合体を中グループといい、複数の中グループの集合体を大グループ（ユニットセルともいう）という。
【０１９１】
ここで、上記小グループ同士が結合する規則について説明する。例えば、６配位のＩｎの上半分における３個の４配位のＯは、下方向に近接する３個の６配位のＩｎにそれぞれ結合し、下半分における３個の４配位のＯは、上方向に近接する３個の６配位のＩｎにそれぞれ結合する。また、５配位のＧａの上半分における１個の３配位のＯは、下方向に近接する１個の５配位のＧａに結合し、下半分における１個の３配位のＯは、上方向に近接する１個の５配位のＧａに結合する。また、４配位のＺｎの上半分における１個の４配位のＯは、下方向に近接する１個の４配位のＺｎに結合し、下半分における３個のＯは、上方向に近接する３個の４配位のＺｎにそれぞれ結合する。このように、金属原子の上方向における４配位のＯの数と、そのＯの下方向に近接する金属原子の数は等しく、同様に金属原子の下方向における４配位のＯの数と、そのＯの上方向に近接する金属原子の数は等しい。このとき、Ｏは４配位なので、下方向に近接する金属原子の数と、上方向に近接する金属原子の数の和は４になる。従って、金属原子の上方向における４配位のＯの数と、別の金属原子の下方向における４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は、結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
【０１９２】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように、複数の小グループが結合して中グループを構成する。
【０１９３】
さらに、図７（Ａ）では、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループのモデル図を示す。また、図７（Ｂ）では、３つの中グループで構成される大グループを示す。また、図７（Ｃ）では、図７（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１９４】
なお、図７（Ａ）では、便宜のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分のそれぞれに３個ずつ４配位のＯがあることを、丸枠の３として示している。同様に、図７（Ａ）において、Ｉｎの上半分及び下半分のそれぞれには、１個ずつ４配位のＯがあることを、丸枠の１として示している。また、同様に、図７（Ａ）では、下半分に１個の４配位のＯがあり、上半分に３個の４配位のＯがあるＺｎと、上半分に１個の４配位のＯがあり、下半分に３個の４配位のＯがあるＺｎと、を示している。
【０１９５】
図７（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系の層構造を構成する中グループでは、上から順に、４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎに結合し、該Ｉｎが、上半分に３個の４配位のＯがあるＺｎに結合し、且つ下半分の１個の４配位のＯ及び上記Ｚｎを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、該Ｉｎ原子が、上半分に１個の４配位のＯがあるＺｎ原子２個からなる小グループと結合し、且つ該小グループの下半分における１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎ原子と結合している。複数の上記中グループが結合することにより、大グループが構成される。
【０１９６】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷は、それぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループの電荷は＋１となる。そのため、Ｓｎを含む層構造を形成するためには、＋１である電荷を打ち消す−１の電荷が必要となる。電荷が−１となる構造として、図６（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１９７】
さらに、図７（Ｂ）に示す大グループが繰り返された構造にすることにより、Ｉｎ−Ｓｎ−Ｚｎ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数）とする組成式で表すことができる。
【０１９８】
また、本実施の形態に示す他の四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、その他の金属酸化物などを用いた場合も同様である。
【０１９９】
例えば、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループのモデル図を図８（Ａ）に示す。
【０２００】
図８（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎに結合し、且つ該Ｚｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａに結合し、且つ該Ｇａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎに結合している構成である。複数の上記中グループが結合することにより、大グループが構成される。
【０２０１】
図８（Ｂ）では、３つの中グループで構成される大グループを示す。また、図８（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を図８（Ｃ）に示す。
【０２０２】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループの電荷は０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０２０３】
なお、Ｉｎ−Ｇａ−Ｚｎ系の層構造を構成する中グループは、図８（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせて大グループを構成することもできる。
【０２０４】
具体的には、図８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表すことができる。
【０２０５】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図２４（Ａ）に示す結晶構造を取りうる。なお、図２４（Ａ）に示す結晶構造において、図６（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２０６】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図２４（Ｂ）に示す結晶構造を取りうる。なお、図２４（Ｂ）に示す結晶構造において、図６（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
【０２０７】
以上がＣＡＡＣの構造例の説明である。ＣＡＡＣ−ＯＳのように結晶性を有する酸化物半導体は、バルク内の欠陥が低い。
【０２０８】
さらに、図５（Ａ）及び図５（Ｂ）に示す領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂは、ドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂにドーパントを添加することにより、これらの領域と導電層との間の抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０２０９】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。ソース電極及びドレイン電極を設けず、ソース配線及びドレイン配線として設ける。高集積化を図ることができる。
【０２１０】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な材料の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。
【０２１１】
また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えばインジウム酸化物、錫酸化物、亜鉛酸化物、インジウム錫酸化物、又はインジウム亜鉛酸化物を用いることができる。なお、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０２１２】
絶縁層６０６ａ及び絶縁層６０６ｂとしては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０６ａ及び絶縁層６０６ｂに適用可能な材料の積層により、絶縁層６０６ａ及び絶縁層６０６ｂを構成してもよい。
【０２１３】
絶縁層６０７は、トランジスタへの不純物の侵入を抑制する保護絶縁層としての機能を有する。
【０２１４】
絶縁層６０７としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０７に適用可能な材料の積層により、絶縁層６０７を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより、絶縁層６０７を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３＿ｂへの不純物の侵入抑制効果をより高めることができ、また、半導体層６０３＿ｂ中の酸素の脱離抑制効果を高めることができる。
【０２１５】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０２１６】
また、被素子形成層６００＿ａ及び被素子形成層６００＿ｂの上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３＿ａ及び半導体層６０３＿ｂを介して脱離するのを抑制することができる。
【０２１７】
さらに、本実施の形態におけるトランジスタの作製方法例として、図５（Ａ）に示すトランジスタの作製方法例について、図９を用いて説明する。図９は、図５（Ａ）に示すトランジスタの作製方法例を説明するための断面模式図である。
【０２１８】
まず、図９（Ａ）に示すように、被素子形成層６００＿ａを準備し、被素子形成層６００＿ａの上に半導体層６０３＿ａを形成する。
【０２１９】
例えば、スパッタリング法を用いて半導体層６０３＿ａに適用可能な酸化物半導体材料の層（酸化物半導体層ともいう）を成膜することにより、半導体層６０３＿ａを形成することができる。なお、上記酸化物半導体層を成膜した後に、該酸化物半導体層の一部をエッチングしてもよい。また、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体層を成膜してもよい。
【０２２０】
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜してもよい。
【０２２１】
また、スパッタリングターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２［原子数比］、２：１：３［原子数比］、１：１：１［原子数比］、又は４：９：７［原子数比］の組成比である酸化物ターゲットを用いて酸化物半導体層を成膜してもよい。また、スパッタリングターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３［原子数比］の組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体層を成膜することができる。
【０２２２】
また、スパッタリングターゲットとして、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系酸化物の層を成膜してもよい。例えば、Ｉｎ−Ｚｎ系酸化物半導体層の成膜に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの電界効果移動度（単に移動度ともいう）を向上させることができる。
【０２２３】
また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
【０２２４】
また、スパッタリング法を用いた成膜を行う場合、堆積される膜中に水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物が含まれないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑えることが好ましい。
【０２２５】
例えば、スパッタリング法を用いて膜を成膜する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、上記不純物を脱離することができる。
【０２２６】
また、スパッタリング法を用いて成膜する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０２２７】
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜を成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、上記不純物を含む排気の逆流を低減することができる。
【０２２８】
また、スパッタリングガスとして、例えば上記不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物の濃度を低減することができる。例えば、スパッタリングガスとして、露点−７０℃以下であるガスを用いることが好ましい。
【０２２９】
また、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０２３０】
また、半導体層６０３＿ａとしてＣＡＡＣである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上５００℃以下、好ましくは２００℃以上３５０℃以下にして酸化物半導体膜を成膜する。また、被素子形成層の温度を高くして酸化物半導体膜を成膜することにより、作製されるトランジスタの電界効果移動度を向上させ、ゲートバイアス・ストレスに対する安定性を高めることができる。
【０２３１】
また、このとき、被素子形成層６００＿ａは平坦であることが好ましい。例えば、被素子形成層６００＿ａの平均面粗さは、１ｎｍ以下、さらには０．３ｎｍ以下であることが好ましい。被素子形成層６００＿ａの平坦性を向上させることにより、アモルファス状態の酸化物半導体以上に移動度を向上させることができる。例えば、化学的機械研磨（ＣＭＰ）処理及びプラズマ処理の一つ又は複数により、被素子形成層６００＿ａを平坦化することができる。このとき、プラズマ処理には、希ガスイオンで表面をスパッタリングする処理やエッチングガスを用いて表面をエッチングする処理も含まれる。
【０２３２】
次に、図９（Ｂ）に示すように、半導体層６０３＿ａの上に導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成する。
【０２３３】
例えば、スパッタリング法などを用いて導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の膜を第１の導電膜として成膜し、該第１の導電膜の一部をエッチングすることにより導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成することができる。
【０２３４】
次に、図９（Ｃ）に示すように、半導体層６０３＿ａに接するように絶縁層６０２＿ａを形成する。
【０２３５】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０２＿ａに適用可能な膜を成膜することにより、絶縁層６０２＿ａを形成することができる。スパッタリング法を用いて絶縁層６０２＿ａを形成することにより、トランジスタのバックチャネルとしての機能を有する半導体層６０３＿ａの部分における抵抗の低下を抑制することができる。また、絶縁層６０２＿ａを形成する際の被素子形成層６００＿ａの温度は、室温以上３００℃以下であることが好ましい。
【０２３６】
また、絶縁層６０２＿ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３＿ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０２＿ａを形成することが好ましい。
【０２３７】
次に、絶縁層６０２＿ａの上に導電層６０１＿ａを形成する。
【０２３８】
例えば、スパッタリング法などを用いて導電層６０１＿ａに適用可能な材料の膜を第２の導電膜として成膜し、該第２の導電膜の一部をエッチングすることにより導電層６０１＿ａを形成することができる。
【０２３９】
また、図５（Ａ）に示すようなトランジスタでは、その作製方法の一例として、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体層を成膜した後、酸化物半導体層の一部をエッチングした後、第１の導電膜を成膜した後、第１の導電膜の一部をエッチングした後、絶縁層６０２＿ａを形成した後、第２の導電膜を成膜した後、又は第２の導電膜の一部をエッチングした後に上記加熱処理を行う。上記加熱処理を行うことにより、水素、水、水酸基、又は水素化物などの不純物が半導体層６０３＿ａから排除される。
【０２４０】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。レーザー照射によって、上記加熱処理を行うこともできる。
【０２４１】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−６０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３＿ａに酸素が供給され、半導体層６０３＿ａ中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０２４２】
また、図５（Ａ）に示すようなトランジスタでは、その作製方法の一例として、半導体層６０３＿ａ形成後、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａ形成後、絶縁層６０２＿ａ形成後、導電層６０１＿ａ形成後、又は上記加熱処理後に酸素プラズマによる酸素ドーピング処理など、酸素イオンを電界で加速させる方法を用いて酸化物半導体膜に酸素を注入してもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２＿ａを、化学量論的組成比より酸素が多い状態にする。
【０２４３】
半導体層６０３＿ａに接する絶縁層中の酸素を過剰にすることにより、半導体層６０３＿ａに酸素が供給されやすくなる。よって、半導体層６０３＿ａ中、又は絶縁層６０２＿ａと、半導体層６０３＿ａとの界面における酸素欠陥を低減することができるため、半導体層６０３＿ａのキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３＿ａに含まれる酸素を過剰にした場合であっても、半導体層６０３＿ａに接する上記絶縁層により、半導体層６０３＿ａからの酸素の脱離を抑制することができる。
【０２４４】
例えば、絶縁層６０２＿ａとして、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０２４５】
また、絶縁層６０２＿ａとして、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０２４６】
また、絶縁層６０２＿ａとして、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０２４７】
以上の工程によって、半導体層６０３＿ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３＿ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０２４８】
さらに、上記加熱処理とは別に、絶縁層６０２＿ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０２４９】
上記に示す被素子形成層６００＿ａの意図的な加熱温度又は成膜後の加熱処理の温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上である。酸化物半導体膜の成膜後の加熱処理では、３００℃以上であれば膜中に含まれる水素等の不純物を放出させ、該不純物を除去すること（脱水化、脱水素化）ができる。
【０２５０】
上記加熱処理は酸素中で行うことができるが、上記のように脱水化・脱水素化を窒素雰囲気又は減圧下で行ってから、酸素雰囲気中で熱処理をするように２段階で行うようにしてもよい。脱水化・脱水素化後に酸素を含む雰囲気中で熱処理することにより、酸化物半導体中に酸素を加えることも可能となり、上記加熱処理の効果をより高めることができる。また、上記加酸化処理を、酸化物半導体層に接するように絶縁層を設けた状態で熱処理を行ってもよい。例えば酸化物半導体層中及び該酸化物半導体層と接する層との界面には、酸素欠損による欠陥が生成されやすいが、上記加熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することができる。上記過剰な酸素は、主に格子間に存在する酸素であり、その酸素濃度を１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下にすることにより、例えば結晶化した場合であっても結晶に歪みなどを与えることなく酸化物半導体層中に酸素を含ませることができる。
【０２５１】
また、酸化物半導体膜の成膜後に加熱処理を行うことにより、作製されるトランジスタのゲートバイアス・ストレスに対する安定性を高めることができる。また、トランジスタの電界効果移動度を向上させることもできる。
【０２５２】
さらに、図９（Ｅ）に示すように、導電層６０１＿ａが形成される側から半導体層６０３＿ａにドーパントを添加することにより、絶縁層６０２＿ａを介して自己整合で領域６０４ａ＿ａ及び領域６０４ｂ＿ａを形成する。
【０２５３】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０２５４】
なお、図５（Ａ）に示すようなトランジスタの作製方法例を示したが、これに限定されず、例えば図５（Ｂ）に示す各構成要素において、名称が図５（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図５（Ａ）に示す各構成要素と同じであれば、図５（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０２５５】
図５乃至図９を用いて説明したように、本実施の形態におけるトランジスタの一例では、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構成にすることにより、トランジスタを構成することができる。
【０２５６】
また、本実施の形態におけるトランジスタの一例では、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。
【０２５７】
酸化物半導体をトランジスタに適用するにはキャリア密度を１０１８／ｃｍ３以下にすることが好ましい。ＩｎあるいはＺｎを含む酸化物半導体膜は、ＧａやＳｎを構成する一元素として含ませることのみならず、上記のように酸化物半導体膜の高純度化（水素等の除去）を図ることや、成膜後の熱処理をすることによってキャリア密度を１０１８／ｃｍ３以下にすることができる。
【０２５８】
また、酸化物半導体膜を成膜する際の加熱処理及び成膜後の加熱処理の一つ又は複数を行うことにより、トランジスタの閾値電圧をプラスシフトさせることができる。ノーマリ・オフ化させることも可能となる。
【０２５９】
チャネル幅１μｍあたりのオフ電流を、１０ａＡ（１×１０−１７Ａ）以下、さらには１ａＡ（１×１０−１８Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−２２Ａ）以下にすることができる。第１のトランジスタ、第３のトランジスタ、及び第４のトランジスタにおけるオフ電流が、上述のように小さければ、論理回路のリーク電流の問題を解決することができる。さらに論理回路に動的再構成の機能を持たせることができる。
【０２６０】
トランジスタのオフ電流は、小さいほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０２６１】
また、上記酸化物半導体を用いたトランジスタは、非晶質又は結晶のいずれの場合であってあっても比較的高い電界効果移動度を得ることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することにより、結晶化を図ることもできる。例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体では３１ｃｍ２／Ｖｓｅｃ超、好ましくは３９ｃｍ２／Ｖｓｅｃ超、より好ましくは６０ｃｍ２／Ｖｓｅｃ超の電界効果移動度を得ることも可能である。また、高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると示唆される。また、本実施の形態におけるトランジスタの一例では、酸化物半導体層の欠陥密度が少ないほどトランジスタの電界効果移動度は高くなると示唆される。その理由について以下に説明する。
【０２６２】
酸化物半導体層を含む電界効果トランジスタに限らず、実際に測定される電界効果トランジスタの電界効果移動度は、様々な理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては、半導体層内部の欠陥や半導体層と絶縁層との界面の欠陥がある。例えば、Ｌｅｖｉｎｓｏｎモデルを用いると、酸化物半導体層に欠陥がないと仮定した場合のトランジスタの電界効果移動度を理論的に導き出すことができる。
【０２６３】
半導体層本来の電界効果移動度をμ０とし、測定される電界効果移動度をμとし、半導体層中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、測定される電界効果移動度であるμは、下記の式（２７）で表される。
【０２６４】
【数２７】
0005820336.tif 000035
【０２６５】
上記式（２７）において、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルにおいて、ポテンシャル障壁の高さであるＥは、下記の式（２８）で表される。
【０２６６】
【数２８】
0005820336.tif 000036
【０２６７】
上記式（２８）において、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面密度、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。さらに、線形領域におけるドレイン電流Ｉｄは、下記の式（２９）で表される。
【０２６８】
【数２９】
0005820336.tif 000037
【０２６９】
上記式（２９）において、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。さらに、上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（２９）を下記の式（３０）に変換することができる。
【数３０】
0005820336.tif 000038
【０２７０】
上記式（３０）において、右辺はＶｇの関数である。式（３０）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価することができる。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物半導体膜の欠陥密度Ｎは、１×１０１２／ｃｍ２程度である。
【０２７１】
上記の方法により求めた欠陥密度などをもとに、上記の式（２７）及び式（２８）を用いて本来の半導体層の電界効果移動度であるμ０を求めると、μ０＝１２０ｃｍ２／Ｖｓとなる。通常、欠陥のあるＩｎ−Ｇａ−Ｚｎ系酸化物で測定される電界効果移動度は、３５ｃｍ２／Ｖｓ程度であるが、しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。このことから、欠陥が少ないほど酸化物半導体の移動度、さらにはトランジスタの電界効果移動度は高いことがわかる。例えばＣＡＡＣ−ＯＳ層などの酸化物半導体層は、欠陥密度が低い。
【０２７２】
ただし、半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、下記の式（３１）で表される。
【数３１】
0005820336.tif 000039
【０２７３】
上記式（３１）において、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より求めることができ、上記の測定結果では、Ｂ＝２．３８×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）となる。式（３１）では、Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（３１）の第２項が増加するため、Ｄが増加すると移動度μ１は低下することがわかる。
【０２７４】
半導体層内部の欠陥が無い理想的な酸化物半導体層をチャネルに用いたトランジスタの移動度μ２の計算結果を図１０に示す。なお、上記計算には、シノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用する。また、酸化物半導体層において、バンドギャップを２．８電子ボルトとし、電子親和力を４．７電子ボルトとし、比誘電率を１５とし、厚さを１５ｎｍとする。さらに、トランジスタにおいて、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとする。また、ゲート絶縁層において、厚さを１００ｎｍとし、比誘電率を４．１とする。さらに、トランジスタにおいて、チャネル長及びチャネル幅をともに１０μｍとし、ドレイン電圧Ｖｄを０．１Ｖとする。
【０２７５】
図１０に示すように、ゲート電圧Ｖｇが１Ｖ付近のときの電界効果移動度は、１００ｃｍ２／Ｖｓ以上と高いが、ゲート電圧Ｖｇがさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｆｌａｔｎｅｓｓともいう）が望ましい。
【０２７６】
さらに、上記のように高い電界効果移動度の酸化物半導体層を用いた、微細なトランジスタにおける電気特性の計算結果を以下に示す。
【０２７７】
まず、計算に用いたトランジスタの断面構造を図１１に示す。図１１に示すトランジスタは酸化物半導体層にＮ型の半導体領域６５３ａ及び半導体領域６５３ｂを有する。半導体領域６５３ａ及び半導体領域６５３ｂの抵抗率は２×１０−３Ωｃｍとする。
【０２７８】
図１１（Ａ）に示すトランジスタは、埋め込み絶縁物６５２が設けられた下地絶縁物６５１上に設けられる。埋め込み絶縁物６５２は、酸化アルミニウムを用いて下地絶縁物６５１に埋め込まれるように設けられる。
【０２７９】
また、図１１（Ａ）に示すトランジスタは、半導体領域６５３ａと、半導体領域６５３ｂと、半導体領域６５３ｃと、ゲート絶縁層６５４と、ゲート電極６５５と、側壁絶縁物６５６ａと、側壁絶縁物６５６ｂと、絶縁物６５７と、ソース電極６５８ａと、ドレイン電極６５８ｂと、を含む。
【０２８０】
半導体領域６５３ｃは、半導体領域６５３ａ及び半導体領域６５３ｂの間に挟まれて設けられる。半導体領域６５３ｃは、チャネル形成領域となる真性の半導体領域である。
【０２８１】
ゲート電極６５５は、ゲート絶縁層６５４の上に設けられる。なお、ゲート電極６５５の幅を３３ｎｍとする。
【０２８２】
側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂは、ゲート電極６５５の側面に接するように設けられる。図１１（Ａ）に示すトランジスタでは、側壁絶縁物６５６ａの下の半導体領域は、Ｎ型の半導体領域６５３ａに含まれ、側壁絶縁物６５６ｂの下の半導体領域は、Ｎ型の半導体領域６５３ｂに含まれる。なお、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅を５ｎｍとする。
【０２８３】
絶縁層６５７は、ゲート電極６５５の上に設けられる。絶縁層６５７は、ゲート電極６５５と他の配線との短絡を防止する機能を有する。
【０２８４】
ソース電極６５８ａは、半導体領域６５３ａに接する。
【０２８５】
ドレイン電極６５８ｂは、半導体領域６５３ｂに接する。
【０２８６】
なお、図１１（Ａ）に示すトランジスタにおけるチャネル幅を４０ｎｍとする。
【０２８７】
また、図１１（Ｂ）に示すトランジスタは、図１１（Ａ）に示すトランジスタと比較して、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域の導電型が異なる。図１１（Ｂ）に示すトランジスタでは、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域は、真性の半導体領域６５３ｃに含まれる。すなわち、図１１（Ｂ）に示すトランジスタは、半導体領域６５３ａとゲート電極６５５が重ならない領域及び半導体領域６５３ｂとゲート電極６５５が重ならない領域を含む。この領域のそれぞれをオフセット領域といい、その幅をオフセット長（Ｌｏｆｆともいう）という。図１１（Ｂ）において、オフセット長は、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅と同じである。
【０２８８】
なお、計算に使用するその他のパラメータは上記のとおりである。また、計算には、シノプシス社製デバイス計算ソフト、Ｓｅｎｔａｕｒｕｓ  Ｄｅｖｉｃｅを使用した。
【０２８９】
図１２は、図１１（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び電界効果移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す図である。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２９０】
図１２（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍであるトランジスタの場合の図であり、図１２（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍであるトランジスタの場合の図であり、図１２（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍであるトランジスタの場合の図である。図１２（Ａ）乃至図１２（Ｃ）に示すように、ゲート絶縁層６５４が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。また、ゲート電圧１Ｖ前後で、ドレイン電流の値は１０μＡを超える。
【０２９１】
図１３は、図１１（Ｂ）に示す構造で、オフセット長（Ｌｏｆｆ）を５ｎｍであるトランジスタのドレイン電流Ｉｄ（実線）及び電界効果移動度μ（点線）のゲート電圧Ｖｇ依存性を示す図である。ここでは、ドレイン電圧を＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧を＋０．１Ｖとして電界効果移動度μを計算する。さらに、図１３（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１３（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１３（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍである場合の図である。
【０２９２】
また、図１４は、図１１（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び電界効果移動度μ（点線）のゲート電圧依存性を示す。ここでは、ドレイン電流Ｉｄを、ドレイン電圧を＋１Ｖとして計算し、移動度μはドレイン電圧を＋０．１Ｖとして計算する。図１４（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１４（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１４（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍの場合の図である。
【０２９３】
図１２乃至図１４からわかるように、いずれもゲート絶縁層６５４が薄くなるほど、トランジスタのオフ電流が顕著に低下する一方、移動度μのピーク値やトランジスタのオン電流には目立った変化が無い。
【０２９４】
なお、電界効果移動度μのピークは、図１２では８０ｃｍ２／Ｖｓ程度であるが、図１３では６０ｃｍ２／Ｖｓ程度であり、図１４では４０ｃｍ２／Ｖｓ程度であることから、オフセット長（Ｌｏｆｆ）が増加するほど低下する。また、トランジスタのオフ電流も同様な傾向がある。一方、トランジスタのオン電流は、オフセット長（Ｌｏｆｆ）が増加すると共に減少するが、トランジスタのオフ電流の減少に比べるとはるかに緩やかである。また、いずれのトランジスタもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超える。
【０２９５】
なお、本実施の形態におけるトランジスタの一例は、他のトランジスタ（例えば、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタ）と積層させることができる。よって、同一基板上に上記酸化物半導体層を含むトランジスタ及び上記他のトランジスタを形成しつつ、回路面積を縮小することができる。また、上記酸化物半導体層を含むトランジスタは、電界効果移動度を高くすることもできるため、上記実施の形態における論理回路を支障なく動作させることができる。
【０２９６】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における論理回路における第１のトランジスタ、又は第３のトランジスタ、及び第４のトランジスタに用いることにより、論理回路におけるデータの保持を確実に行うことができる。
【０２９７】
さらに、上記トランジスタの一例として、チャネル形成層としてＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの例について説明する。
【０２９８】
例えば、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を含み、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであるトランジスタの特性を図１５（Ａ）乃至図１５（Ｃ）に示す。なお、Ｖｄは１０Ｖとする。
【０２９９】
図１５（Ａ）は、被素子形成層を意図的に加熱せず、スパッタリング法を用いてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して、これをエッチングして酸化物半導体層を形成したときにおけるトランジスタの特性を示す図である。図１５（Ａ）において、電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃである。図１５（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して、これをエッチングして酸化物半導体層を形成したときのトランジスタの特性を示す図である。図１５（Ｂ）において、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃである。よって、意図的に加熱することにより、トランジスタの電界効果移動度が向上することがわかる。
【０３００】
また、図１５（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体膜を２００℃でスパッタリング法を用いて成膜して、これをエッチングして酸化物半導体層を形成した後、６５０℃で加熱処理をしたときのトランジスタの特性を示す図である。図１５（Ｃ）において、電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃである。よって、酸化物半導体膜を成膜した後に加熱処理をすることによって、上記電界効果移動度が高くなることがわかる。
【０３０１】
なお、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層に酸素イオンを注入し、加熱処理により該酸化物半導体に含まれる水素、水、水酸基、又は水素化物などの不純物を放出させ、その加熱処理と同時に又はその後の加熱処理により酸化物半導体層を結晶化させても良い。上記結晶化又は再結晶化の処理により結晶性の良い非単結晶酸化物半導体層を得ることができる。
【０３０２】
また、被素子形成層を意図的に加熱しないで形成されたＩｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層を含むトランジスタは、例えば図１５（Ａ）に示すように、閾値電圧がマイナスシフトしてしまう傾向がある。しかし、被素子形成層を意図的に加熱して形成された酸化物半導体層を用いた場合、図１５（Ｂ）に示すように、比較的、閾値電圧がプラスへ動く。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数により、トランジスタがノーマリ・オフ化となる可能性がある。
【０３０３】
また、Ｉｎ、Ｓｎ及びＺｎの比率を変えることによってもトランジスタの閾値電圧を制御することができる。例えば、酸化物半導体膜の組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより、トランジスタをノーマリ・オフ型にしやすくすることができる。
【０３０４】
このような酸化物半導体膜を、第１のトランジスタ、第３のトランジスタ、第４のトランジスタに用いることができる。
【０３０５】
さらに、例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ゲートバイアス・ストレス試験（ＢＴ試験ともいう）を行うと、ドリフトが±１．５Ｖ未満、好ましくは１．０Ｖ未満となる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数を行うことにより、ゲートバイアス・ストレスに対する安定性が高くなることがわかる。ここで、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタにおけるＢＴ試験の結果を図１６及び図１７に示す。なお、ＢＴ試験としては、プラスＢＴ試験とマイナスＢＴ試験を行った。
【０３０６】
プラスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。
【０３０７】
また、マイナスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。
【０３０８】
試料１のプラスＢＴ試験の結果を図１６（Ａ）に示し、試料１のマイナスＢＴ試験の結果を図１６（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１７（Ａ）に示し、試料２のマイナスＢＴ試験の結果を図１７（Ｂ）に示す。
【０３０９】
図１６（Ａ）及び図１６（Ｂ）に示すように、試料１のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、図１７（Ａ）及び図１７（Ｂ）に示すように、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。よって、試料１及び試料２の両方において、ＢＴ試験前後におけるトランジスタの閾値電圧の変動が小さく、信頼性が高いことがわかる。
【０３１０】
さらに、組成比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１である金属酸化物のターゲットを用いて、被素子形成層を意図的に加熱せずにスパッタリング法を用いて成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）でハローパターンが観測される。しかし、上記酸化物半導体膜を加熱処理することにより結晶化させることができる。このときの加熱処理温度は任意であるが、例えば６５０℃の加熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
【０３１１】
ここで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析の結果を以下に示す。なお、ＸＲＤ分析では、Ｂｒｕｋｅｒ  ＡＸＳ社製Ｘ線回折装置Ｄ８  ＡＤＶＡＮＣＥを用いてＯｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０３１２】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０３１３】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜するスパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）としてＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜した。このときのターゲットとして、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の加熱温度は２００℃とした。上記工程により作製した試料を試料Ａとする。
【０３１４】
次に、試料Ａと同様の方法で作製した試料に対し、６５０℃の温度で加熱処理を行った。ここでは、窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行った。上記工程により作製した試料を試料Ｂとする。
【０３１５】
試料Ａ及び試料ＢのＸＲＤスペクトルを図１８に示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。よって、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、酸化物半導体層の結晶性が向上することがわかる。
【０３１６】
酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、作製したトランジスタのチャネル幅１μｍあたりのオフ電流は、例えば図１９に示すように、基板温度（被素子形成層の温度）が１２５℃の場合には０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下、８５℃の場合には１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下であると予想される。従って、オフ電流を１２５℃において１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下に、８５℃において１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、室温において１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。
【０３１７】
第１のトランジスタ、第３のトランジスタ、及び第４のトランジスタにおけるオフ電流が、上述のとおりであれば、論理回路のリーク電流の問題を解決することができる。さらに論理回路に動的再構成の機能を持たせることができる。
【０３１８】
なお、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜は、加熱処理によって膜中の水素を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体膜と比べて水分の放出温度が高いため、好ましくは最初から不純物の含まれない膜を形成しておくことが好ましい。
【０３１９】
さらに、酸化物半導体膜の成膜後に６５０℃の加熱処理を行った試料Ｂのトランジスタにおいて、被素子形成層（基板）の温度と電気的特性の関係について評価した。
【０３２０】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖ０μｍ、ｄＷが０μｍのトランジスタである。なお、Ｖｄは１０Ｖとした。また、被素子形成層（基板）の温度が、−４０℃、−２５℃、２５℃、７５℃、１２５℃、及び１５０℃である６条件で上記評価を行った。なお、Ｌｏｖとは、ゲート電極と一対の電極との重畳する幅のことをいい、ｄＷとは、酸化物半導体膜に対する一対の電極のはみ出しのことをいう。
【０３２１】
図２０に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図２１（Ａ）に被素子形成層（基板）の温度と閾値電圧の関係を示し、図２１（Ｂ）に被素子形成層（基板）の温度と電界効果移動度の関係を示す。
【０３２２】
図２０及び図２１（Ａ）より、被素子形成層（基板）の温度が高いほど閾値電圧が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０３２３】
また、図２０及び図２１（Ｂ）より、被素子形成層（基板）の温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０３２４】
以上がＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの説明である。
【０３２５】
上記Ｉｎ、Ｓｎ、Ｚｎを主成分とする上記酸化物半導体層を含むトランジスタでは、オフ電流を１ａＡ／μｍ以下（チャネル幅１μｍあたり）に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのトランジスタにおいて、ゲート電圧が２．７Ｖでドレイン電圧が１．０Ｖのときに、１２μＡ以上のオン電流を流すことができる。また、トランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、第１、第３及び第４のトランジスタとして上記酸化物半導体層を含むトランジスタを用い、第２のトランジスタとして第１４族の半導体を含有する半導体層を含むトランジスタを用いることができる。すなわち、第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いた回路の中に上記酸化物半導体層を含むトランジスタを混載しても、動作速度を犠牲にすることなく、例えば動的再構成といった新たな機能を有する論理回路を提供することができる。
【０３２６】
（実施の形態６）
本実施の形態では、本発明の一態様の論理回路を備えたＣＰＵ（演算処理装置）の例について説明する。
【０３２７】
本実施の形態における演算処理装置の例について、図２２を用いて説明する。
【０３２８】
図２２に示す演算処理装置は、バスインターフェース（ＩＦともいう）８０１と、制御装置（ＣＴＬともいう）８０２と、キャッシュメモリ（ＣＡＣＨともいう）８０３と、命令デコーダ（ＩＤｅｃｏｄｅｒともいう）８０５と、演算論理ユニット（ＡＬＵともいう）８０６と、を具備する。
【０３２９】
バスインターフェース８０１は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
【０３３０】
制御装置８０２は、演算処理装置内の各回路の動作を制御する機能を有する。
【０３３１】
例えば、上記実施の形態における論理回路を用いて制御装置８０２を構成することができる。
【０３３２】
キャッシュメモリ８０３は、制御装置８０２により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、１次キャッシュ及び２次キャッシュとして、演算処理装置にキャッシュメモリ８０３を複数設けてもよい。
【０３３３】
命令デコーダ８０５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置８０２に入力され、制御装置８０２は命令信号に応じた制御信号を演算論理ユニット８０６に出力する。
【０３３４】
例えば、上記実施の形態における論理回路を用いて命令デコーダ８０５を構成することができる。
【０３３５】
演算論理ユニット８０６は、制御装置８０２により制御され、入力された命令信号に応じて論理演算処理を行う機能を有する。
【０３３６】
例えば、上記実施の形態における論理回路を用いて演算論理ユニット８０６を構成することができる。
【０３３７】
なお、演算処理装置にレジスタを設けてもよい。このときレジスタは、制御装置８０２により制御される。例えば、複数のレジスタを演算処理装置に設け、あるレジスタを演算論理ユニット８０６用のレジスタとし、別のレジスタを命令デコーダ８０５用のレジスタとしてもよい。
【０３３８】
図２２を用いて説明したように、本実施の形態における演算処理装置の一例では、上記実施の形態の論理回路を、制御装置、命令デコーダ、又は演算論理ユニットなどのユニットに用いることにより、各ユニットにおいて、データの保持を行うことができ、処理速度を向上させることができる。
【０３３９】
（実施の形態７）
本実施の形態では、上記実施の形態における論理回路を備えた電子機器の例について説明する。
【０３４０】
本実施の形態における電子機器の構成例について、図２３（Ａ）乃至図２３（Ｄ）を用いて説明する。
【０３４１】
図２３（Ａ）に示す電子機器は、携帯型情報端末の例である。図２３（Ａ）に示す携帯型情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０３４２】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図２３（Ａ）に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３４３】
図２３（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０３４４】
図２３（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３４５】
図２３（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図２３（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０３４６】
また、図２３（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０３４７】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図２３（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３４８】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０３４９】
図２３（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図２３（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３５０】
図２３（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０３５１】
図２３（Ｃ）に示す電子機器は、設置型情報端末の例である。図２３（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０３５２】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０３５３】
また、図２３（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図２３（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３５４】
さらに、図２３（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０３５５】
図２３（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０３５６】
図２３（Ｄ）は、設置型情報端末の例である。図２３（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０３５７】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図２３（Ｄ）に示す設置型情報端末を操作するためのボタンのうち一つ又は複数を設けてもよい。
【０３５８】
また、図２３（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図２３（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０３５９】
図２３（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０３６０】
上記実施の形態の論理回路は、図２３（Ａ）乃至図２３（Ｄ）に示す電子機器のＣＰＵとして用いられる。
【０３６１】
図２３を用いて説明したように、本実施の形態における電子機器の一例は、ＣＰＵとして上記実施の形態における論理回路を具備する構成である。
【符号の説明】
【０３６２】
１０１  第１の容量
１０２  第２の容量
１０４  第１のトランジスタ
１０５  第２のトランジスタ
２０５  第２のトランジスタ
３１１  第３のトランジスタ
３１２  第４のトランジスタ
３１３  インバータ
【図１】
0005820336.tif 000040
【図２】
0005820336.tif 000041
【図３】
0005820336.tif 000042
【図４】
0005820336.tif 000043
【図５】
0005820336.tif 000044
【図６】
0005820336.tif 000045
【図９】
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【図１０】
0005820336.tif 000047
【図１１】
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【図１２】
0005820336.tif 000049
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２５】
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【図７】
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【図８】
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【図２４】
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