(57)【特許請求の範囲】
【請求項１】
少なくとも２つの論理回路と、前段の前記論理回路と後段の前記論理回路との間を電気的に接続可能とする抵抗変化型不揮発素子とを備え、
前記抵抗変化型不揮発素子は、抵抗値が電気的に書き換え可能であり、前記抵抗値が高抵抗状態から低抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向と、低抵抗状態から高抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向とが逆の関係にあるような両極型の遷移特性を有し、
前記前段の論理回路は、前記前段の論理回路から出力され前記抵抗変化型不揮発素子を介して流れる信号電流のピーク値が、前記抵抗変化型不揮発素子が低抵抗状態に遷移する方向に大きく逆方向に小さくなるような駆動能力を有するように構成されることを特徴とする半導体装置。
【請求項２】
前記前段の論理回路は、前記駆動能力を満足するそれぞれ飽和電流特性を有するｐ型およびｎ型トランジスタを前記抵抗変化型不揮発素子の電流供給端に対応させて備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記飽和電流特性は、それぞれの前記ｐ型およびｎ型トランジスタのゲート幅の比によって定められることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記後段の論理回路が、前記抵抗変化型不揮発素子を低抵抗状態にするために他方の電極よりも高い電位が与えられる電極に接続される場合は、
前記ｐ型トランジスタに対する前記ｎ型トランジスタの飽和電流の比は、１を超え２以上の所定値以下であり、
前記後段の論理回路が、前記他方の電極に接続される場合は、
前記ｎ型トランジスタに対する前記ｐ型トランジスタの飽和電流の比は、１を超え２以上の所定値以下であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記ｐ型およびｎ型トランジスタをそれぞれ構成するＮ型およびＰ型ウェル領域のゲート幅方向の長さの比が、前記飽和電流の比を満足するように構成されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記抵抗変化型不揮発素子の電流供給端に対応して備えられたｐ型およびｎ型トランジスタは、前記前段の論理回路におけるバッファ回路を構成することを特徴とする請求項２乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記抵抗変化型不揮発素子の電流供給端に対応して備えられたｐ型およびｎ型トランジスタは、前記前段の論理回路におけるバッファ回路と前記抵抗変化型不揮発素子の電流供給端との間に挿入されるトランスファゲートを構成することを特徴とする請求項２または３に記載の半導体装置。
【請求項８】
前記後段の論理回路は、前記後段の論理回路における前記抵抗変化型不揮発素子の接続端に対応する論理閾値が前記前段の論理回路の駆動端の論理閾値と同一であるように構成されることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
【請求項９】
複数の前記抵抗変化型不揮発素子をクロスバスイッチとしてマトリクス状に備え、
マトリクスの行方向および列方向における前記抵抗変化型不揮発素子との接続線にそれぞれ対応させて前段の前記論理回路と後段の前記論理回路をそれぞれ備え、
複数の前記抵抗変化型不揮発素子をそれぞれ高抵抗状態あるいは低抵抗状態に設定することで所望の再構成可能な論理回路を構成することを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に抵抗変化型不揮発素子を搭載した半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路は微細化によって、電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の小型化・低電力化が進められ、ＭＯＳＦＥＴは、３年で４倍のペースで高集積化がなされてきた（スケーリング則：Ｍｏｏｒｅの法則）。
【０００３】
半導体集積回路の微細化によって集積されるＭＯＳＦＥＴの素子あたりのコストが劇的に低下する一方で、半導体集積回路（半導体チップ）を製造するコストは大きく増大している。例えば、最先端のＭＯＳＦＥＴのゲート寸法は３０ｎｍを下回る寸法に達し、ＭＯＳＦＥＴのパターンを半導体ウエハにパターニングするマスクのコストは非常に高くなっている。
【０００４】
このような状況から、製造後の半導体チップに対して設計者が所望の回路を電気的にプログラムできるＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）チップが使用される機会が増している。ＦＰＧＡは同一マスクで形成したチップを製造後に電気的にプログラムすることで所望の電気的仕様を得ることができるチップである。特に必要なチップ数が少ない場合、高価なマスクコストを負担する必要がないという点で、ＦＰＧＡが選択されることが多い。
【０００５】
ところで、ＦＰＧＡはプログラム情報を集積回路に反映させるためのスイッチおよび記憶保持回路を多数必要とする。この点で現下のＦＰＧＡでは面積効率が悪く、この傾向はＦＰＧＡの規模が大きくなるほど顕著である。
【０００６】
これまで主として、配線切り替えのスイッチとしてＭＯＳＦＥＴが利用され、記憶保持にはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やラッチ回路が使用されてきた。この場合、ＭＯＳＦＥＴによるスイッチは、十分な導電度を得るためには、素子寸法を一定以上に保つ必要がある。また、しきい値電圧のばらつきを考えると、ＳＲＡＭについても動作余裕を得るためにはスケーリング則の効果ほどには素子寸法を減少させることは難しい。したがって、スケーリングを進めることによっても、スイッチおよび記憶回路の占有面積は大きくなってしまう。
【０００７】
そこで、ＦＰＧＡのＳＲＡＭ・配線スイッチを代替するものとして、抵抗変化型不揮発素子が期待される。ＦＰＧＡの多層配線層内部に抵抗変化型不揮発素子を搭載することで、いっそうの低電力化、小面積化を図ることが可能である。抵抗変化型不揮発素子としては、例えば遷移金属酸化物を用いたＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）や、イオン伝導体を用いたＮａｎｏＢｒｉｄｇｅ（ＮＥＣ社の登録商標）などが知られている。
【０００８】
特許文献１及び非特許文献１には、電界などの印加によってイオンが自由に動くことのできる固体（イオン伝導体）中における金属イオンの移動と電気化学反応とを利用した抵抗変化型不揮発素子が開示されている。この抵抗変化型不揮発素子は、イオン伝導層、該イオン伝導層に接して対向面に設けられた第１電極及び第２電極から構成されている。第１電極からイオン伝導層に金属イオンが供給され、第２電極からは金属イオンは供給されない。このような抵抗変化型不揮発素子では、印加電圧の極性を変えることでイオン伝導体の抵抗値を変化させ、二つの電極間の導通状態を制御することができる。
【０００９】
次に、抵抗変化型不揮発素子の動作を簡単に説明する。第１電極を接地して第２電極に負電圧を印加すると、第１電極の金属が金属イオンになってイオン伝導層に溶解する。そして、イオン伝導層中の金属イオンがイオン伝導層中に金属になって析出し、析出した金属により第１電極と第２電極を接続する金属架橋が形成される。形成された金属架橋で第１電極と第２電極が電気的に接続されることで、スイッチがオン状態になる。これに対し、オン状態で第１電極を接地して第２電極に正電圧を印加すると、金属架橋の一部が切れる。これにより、第１電極と第２電極との電気的接続が切れ、スイッチがオフ状態になる。また、オフ状態からオン状態にするには、再び第１電極を接地して第２電極に負電圧を印加すればよい。
【００１０】
このような抵抗変化型不揮発素子のうち、低抵抗状態（オン状態）と高抵抗状態（オフ状態）を変化させるために必要な印加電圧が逆の関係にあるものをバイポーラ型と呼ぶ。ここで、バイポーラ型抵抗変化素子において、素子を低抵抗状態にするために他方の電極よりも高い電位を与える電極を正極、もう一方の電極を負極と便宜的に定義する。
【００１１】
図１にバイポーラ型抵抗変化素子の電気的特性と構造を模式的に示す。高抵抗状態において、負極を接地して正極に正電圧を印加すると、図１（Ａ）に示すように、ある電圧値を閾値（セット電圧と呼ぶ）として、抵抗変化素子は高抵抗状態から低抵抗状態へ遷移する電圧電流特性を示す。低抵抗状態においては、図１（Ｂ）に示すように、正極１０１、負極１０３間に、正極１０１から析出した金属によりイオン伝導層１０２中に金属架橋１０４が形成される。一方、低抵抗状態において、負極１０３を接地して正極１０１に負電圧を印加すると、図１（Ｃ）に示すように、ある電流値（リセット電流）において低抵抗状態から高抵抗状態へ遷移する電圧電流特性を示す。高抵抗状態においては、図１（Ｄ）に示すように、金属架橋１０４は質量移動により正極１０１に吸収され消滅する。
【００１２】
このようなバイポーラ型抵抗変化素子を論理回路同士の結線スイッチとして使用する場合、抵抗変化素子のセット電圧およびリセット電流よりも十分小さな電圧電流によって、抵抗変化型不揮発素子は抵抗状態の変化に影響を与えることなく、論理回路の信号が伝播されるようにすることが可能である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−１０１５３５号公報
【非特許文献】
【００１４】
【非特許文献１】Ｓｈｕｎｉｃｈｉ  Ｋａｅｒｉｙａｍａ  ｅｔ  ａｌ．，  “Ａ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｓｏｌｉｄ−Ｅｌｅｃｔｒｏｌｙｔｅ  Ｎａｎｏｍｅｔｅｒ  Ｓｗｉｔｃｈ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．４０，  Ｎｏ．１，  ｐｐ．１６８−１７６，  Ｊａｎｕａｒｙ  ２００５．
【発明の概要】
【発明が解決しようとする課題】
【００１５】
以下の分析は本発明において与えられる。
【００１６】
特許文献１及び非特許文献１に記載のバイポーラ型２端子型抵抗変化素子は、外部電圧・電流によって、低抵抗状態と高抵抗状態とを可逆的に遷移させるため、論理回路の信号経路中に組みこんだ際に極性を有する。書込み後の通常動作時においては、所望の論理回路を低抗状態の抵抗変化素子により結線して信号が伝播されるため、低抵抗状態の抵抗変化素子には次段の論理回路を駆動するためのパルス電流が流れる。このパルス電流が抵抗変化素子を流れる方向は、接続する論理回路の種類によって異なる。たとえば、抵抗変化素子に実質的に直流電流が流れないＣＭＯＳ回路で論理回路を作成する場合であっても、抵抗変化素子には次段の論理回路を充放電するための充放電パルス電流が流れる。
【００１７】
ところで、非特許文献１において、バイポーラ型の抵抗変化型不揮発素子において、低抵抗状態への書込み方向と同じ方向の直流電流は低抵抗状態の保持を劣化させるストレスとならないが、逆方向の直流電流は保持を劣化するストレスとなることが示されている。すなわち、リセット電流と同じ方向の電流は、リセット電流より低い電流値においても、ある有限時間内に抵抗変化素子を低抵抗状態から高抵抗状態へ変化させる信頼性上のストレス要因となることが考えられる。したがって、通常動作時の電流はこのような意図しない変化が生じないように設定される必要がある。
【００１８】
抵抗変化素子を論理回路の結線スイッチに使用する場合、このような通常動作時の動作電流では、実用的な時間の範囲（たとえば１０年間）では低抵抗状態の保持に問題が起こらないように設計されるべきものである。この場合、ストレスに対する保持特性を改善しようとすると、その分リセット電流も大きくしなければならないという設計上の制約が生じることになる。
【００１９】
本発明の目的は、上述した課題を解決し、高信頼化が可能な抵抗変化型不揮発素子を含む半導体装置を提供することである。
【課題を解決するための手段】
【００２０】
はじめに、従来のＣＭＯＳ論理回路と本発明における抵抗変化型不揮発素子が接続されたＣＭＯＳ論理回路とで、ｎＦＥＴとｐＦＥＴの飽和電流の比がどのように設計されるかについて説明する。
【００２１】
通常のＣＭＯＳ論理回路では、遅延時間と素子の占有面積の観点から、ｎＦＥＴとｐＦＥＴの飽和電流の比をおおむね１とすることが一般的である。例えば、ＣＭＯＳ論理インバータの遅延時間τは、パルスの立ち上がり遅延時間τｒと立下り遅延時間τｆの和であると考えて、下記式（１）で表される。
τ＝τｒ＋τｆ∝（βｎ＋βｐ）／（βｎ・βｐ）    ―――式（１）
ここでβｎおよびβｐは、それぞれｎＦＥＴおよびｐＦＥＴにおける利得係数である。
【００２２】
また、利得係数βと飽和電流Ｉｄｓａｔとの関係は、電源電圧Ｖｄｄとトランジスタの閾値電圧Ｖｔｈを用いて以下のように表される。
Ｉｄｓａｔｎ＝１／２・βｎ・（Ｖｄｄ−Ｖｔｈｎ）２    ―――式（２）
【００２３】
さらに、利得係数βは、移動度μ、ゲート酸化膜厚Ｃｏｘ、ゲート長Ｌ、ゲート幅Ｗを用いて以下のように表される。
βｎ＝μｎ・Ｃｏｘ・Ｗｎ／Ｌｎ    ―――式（３）
【００２４】
上記各式ではｎＦＥＴに対して扱ったが、ｐＦＥＴに関しても同様である。
【００２５】
式（３）から分かるとおり、ゲート酸化膜厚Ｃｏｘ、移動度μ、ゲート長Ｌおよびゲートオーバドライブ電圧（Ｖｄｄ−Ｖｔｈ）は、プロセスに固有のパラメータであり、自由に設計できるパラメータは、実質的にゲート幅Ｗである。
【００２６】
ここで、式（１）をゲート幅Ｗに関して書き直すと、以下のようになる。
τ∝（Ａ・Ｗｎ＋Ｗｐ）／（Ａ・Ｗｎ・Ｗｐ）    ―――式（４）
ただし、Ａ＝μｎ／μｐ    ―――式（５）
【００２７】
式（４）から分かるとおり、遅延時間τは、ゲート幅Ｗを大きくするほど短くすることができる。この場合、ＷｎとＷｐの和が一定という条件を課すと、Ｗｐ＝Ａ・Ｗｎであるときに最小となることが分かる。ここでｐＦＥＴに対するｎＦＥＴの移動度μの比Ａは、１＜Ａ＜２程度であるので、式（６）で表されるようにゲート幅を設計すると、ゲート幅に対する遅延時間の効率がもっとも高くなる。
Ｗｎ＜Ｗｐ＜２Ｗｎ    ―――式（６）
【００２８】
したがって、通常のＣＭＯＳ論理回路では、ｎＦＥＴとｐＦＥＴのゲート幅の関係は、式（６）を満足するようにｎＦＥＴに対しｐＦＥＴが大きくなるように設計し、Ｉｄｓａｔｎ≒Ｉｄｓａｔｐを満足するように設計される。
【００２９】
図２は、インバータ論理回路に結線された抵抗変化型不揮発素子（以下、単に抵抗変化素子と略す）の基本的な回路図を示す。簡単のためにすべての回路は記されていない。図２では抵抗変化素子２０１は、前段のインバータ２０２と次段のインバータ２０３に接続され、さらに抵抗変化素子２０１の書き込み用トランジスタ群２０４に接続されている。また、バイポーラ型の特性を表すために抵抗変化素子２０１において正極２０５を黒棒で現す。この例では正極は次段のインバータ２０３に接続されている。
【００３０】
図２では、書き込み用トランジスタ群２０４によって、抵抗変化素子２０１は低抵抗状態に設定されている状態にあるものとする。前段のインバータ２０２を経由して論理信号を次段のインバータ２０３に伝達する場合、次段のインバータ２０３のゲート容量Ｃｇａｔｅおよび抵抗変化素子２０１から次段のインバータまでの浮遊容量Ｃｓｔｒａｙを充放電するための電流が抵抗変化素子２０１に流れる。
【００３１】
この様子を図３によりさらに詳しく説明する。前段のインバータ２０２がＬｏｗレベルからＨｉｇｈレベルの信号を出力するとき、前段のインバータ２０２を構成するｎＦＥＴ２０７がカットオフ状態となりｐＦＥＴ２０６が飽和状態となって、抵抗変化素子２０１を通じてＣｇａｔｅおよびＣｓｔｒａｙが充電される。このとき抵抗変化素子２０１には負極から正極に向けてストレス性の電流Ｉ＋が流れる。逆に、前段のインバータ２０２がＬｏｗレベルを出力するとき、ｐＦＥＴ２０６がカットオフ状態となりｎＦＥＴ２０７が飽和状態となるため、ｎＦＥＴ２０７を通じてＣｇａｔｅおよびＣｓｔｒａｙが放電される。この際には、正極から負極に向けて非ストレス性の電流Ｉ−が流れる。
【００３２】
以上の動作における抵抗変化素子を流れる電流（Ｉ＋、Ｉ−）のパルス波形は、図４のようになる。ここで、不揮発型抵抗変化素子の低抵抗時の信頼性を向上させるためには、ストレス性の電流Ｉ＋は、破線で示すように抑圧されることが好ましい。
【００３３】
次に、抵抗変化素子の低抵抗状態の信頼性を議論するために、配線の平均故障時間（ＭＴＦ）を、式（７）に示すブラックの関係式（Ｂｌａｃｋ’ｓ  ｌａｗ）を使って考察する。
ＭＴＦ＝Ａ・（１／Ｊｎ）・ｅｘｐ（Ｅａ／ｋＴ）    ―――式（７）
ここで、Ａは比例定数、Ｊは電流密度、ｎは１より大きい実数、Ｅａは活性化エネルギー、ｋはボルツマン定数、Ｔは温度である。
【００３４】
パルス電流の場合、Ｊは充放電電流Ｉ（ｔ）を使って式（８）のように表される。
0005699666.tif 000002
なお、Ｔｃｙｃｌｅは信号周期である。
【００３５】
ここで非ストレス性の電流Ｉ−は、ＭＴＦに影響を与えないと考えると、バイポーラ型抵抗変化素子のＭＦＴについて式（９）のようになると考えられる。
0005699666.tif 000003
【００３６】
ここで重要な点は、Ｃｇａｔｅ＋Ｃｓｔｒａｙが一定であるので、仮にｎ＝１であればどのようなβｐに対してもＭＴＦは一定となる。しかし、実際には電流値はＭＴＦに対して線形以上の効果を持ちｎ＞１であるで、βｐが小さいほどＭＴＦは下に凸の関数で改善する。
【００３７】
一方、信号の遅延時間の観点からは、βｎとβｐを同時に小さくした場合、論理回路の遅延時間が許容できないほど増加してしまう。
【００３８】
本願発明者らは、これらに対する改善策を検討し、ＭＴＦに影響の少ないβｎによって論理回路の遅延時間を設計し、βｐをβｎよりも小さくすることが望ましいことを明らかにした。また、遅延時間を最小とするためには、次段の論理回路の論理閾値は、前段の論理回路の論理閾値と同程度とすることが望ましいことを明らかにした。
【００３９】
本発明の１つのアスペクト（側面）に係る半導体装置は、少なくとも２つの論理回路と、前段の論理回路と後段の論理回路との間を電気的に接続可能とする抵抗変化型不揮発素子とを備え、抵抗変化型不揮発素子は、抵抗値が電気的に書き換え可能であり、抵抗値が高抵抗状態から低抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向と、低抵抗状態から高抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向とが逆の関係にあるような両極型の遷移特性を有し、前段の論理回路は、前段の論理回路から出力され抵抗変化型不揮発素子を介して流れる信号電流のピーク値が、抵抗変化型不揮発素子が低抵抗状態に遷移する方向に大きく逆方向に小さくなるような駆動能力を有するように構成される。
【発明の効果】
【００４０】
本発明によれば、不揮発型抵抗変化素子の低抵抗時の信頼性を向上させることができる。
【図面の簡単な説明】
【００４１】
【図１】バイポーラ型抵抗変化素子の電気的特性と構造を模式的に示す図である。
【図２】インバータ論理回路に結線された抵抗変化型不揮発素子の基本的な回路図である。
【図３】抵抗変化素子を通じて流れる信号電流パルスを説明する図である。
【図４】抵抗変化素子を通じて流れる信号電流パルスの振幅および時間変化を示す図である。
【図５】本発明の第１の実施例に係る半導体装置の回路図である。
【図６】本発明の第１の実施例に係る入力ドライバの回路図である。
【図７】本発明の第１の実施例に係る出力ドライバの回路図である。
【図８】本発明の第１の実施例に係る抵抗変化素子を用いたクロスバスイッチの低抵抗状態への遷移動作を説明する図である。
【図９】本発明の第１の実施例に係る抵抗変化素子を用いたクロスバスイッチの低抵抗状態の抵抗変化素子によって、前段の論理回路と次段の論理回路が接続した回路図である。
【図１０】本発明の第１の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。
【図１１】本発明の第２の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。
【図１２】本発明の第３の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。
【図１３】本発明の第３の実施例に係る半導体装置におけるトランジスタの他のレイアウトを模式的に示す図である。
【図１４】本発明の各実施例に係る抵抗変化型不揮発素子を模式的に示す断面図である。
【発明を実施するための形態】
【００４２】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００４３】
本発明の一実施形態に係る半導体装置は、少なくとも２つの論理回路（図５の１５、１６に相当）と、前段の論理回路と後段の論理回路との間を電気的に接続可能とする抵抗変化型不揮発素子（図５の１４）とを備え、抵抗変化型不揮発素子は、抵抗値が電気的に書き換え可能であり、抵抗値が高抵抗状態から低抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向と、低抵抗状態から高抵抗状態へ遷移するために必要な印加電圧もしくは電流の方向とが逆の関係にあるような両極型の遷移特性を有し、前段の論理回路（図５の１５）は、前段の論理回路から出力され抵抗変化型不揮発素子を介して流れる信号電流のピーク値が、抵抗変化型不揮発素子が低抵抗状態に遷移する方向に大きく逆方向に小さくなるような駆動能力を有するように構成される。
【００４４】
半導体装置において、前段の論理回路は、駆動能力を満足するそれぞれ飽和電流特性を有するｐ型およびｎ型トランジスタ（図６の３１、３２または３３、３４）を抵抗変化型不揮発素子の電流供給端に対応させて備えるようにしてもよい。
【００４５】
半導体装置において、飽和電流特性は、それぞれのｐ型およびｎ型トランジスタのゲート長の比もしくはゲート幅の比によって定められるようにしてもよい。
【００４６】
半導体装置において、それぞれのｐ型およびｎ型トランジスタに対する飽和電流の比は、１を超え２以上の所定値以下であるようにしてもよい。
【００４７】
半導体装置において、それぞれのｐ型およびｎ型トランジスタに対する飽和電流の比は、２であるようにしてもよい。
【００４８】
半導体装置において、ｐ型およびｎ型トランジスタをそれぞれ構成するＮ型およびＰ型ウェル領域のゲート幅方向の長さの比が、飽和電流の比を満足するように構成されるようにしてもよい。
【００４９】
半導体装置において、抵抗変化型不揮発素子の電流供給端に対応して備えられたｐ型およびｎ型トランジスタは、前段の論理回路におけるバッファ回路（図６の３０）を構成するようにしてもよい。
【００５０】
半導体装置において、抵抗変化型不揮発素子の電流供給端に対応して備えられたｐ型およびｎ型トランジスタは、前段の論理回路におけるバッファ回路と抵抗変化型不揮発素子の電流供給端との間に挿入されるトランスファゲート（図６の２９）を構成するようにしてもよい。
【００５１】
半導体装置において、後段の論理回路は、後段の論理回路における抵抗変化型不揮発素子の接続端に対応する論理閾値が前段の論理回路の駆動端の論理閾値と同一であるように構成されるようにしてもよい。
【００５２】
半導体装置において、複数の抵抗変化型不揮発素子をクロスバスイッチとしてマトリクス状に備え、マトリクスの行方向および列方向における抵抗変化型不揮発素子との接続線にそれぞれ対応させて前段の論理回路と後段の論理回路をそれぞれ備え、複数の抵抗変化型不揮発素子をそれぞれ高抵抗状態あるいは低抵抗状態に設定することで所望の再構成可能な論理回路を構成するようにしてもよい。
【００５３】
本発明の他の実施形態に係る半導体装置は、複数の論理回路と、論理回路同士を電気的に接続する複数の抵抗変化型不揮発素子とを含む再構成可能論理回路において、抵抗変化型不揮発素子の抵抗値は電気的に書き換え可能であり、抵抗値が高抵抗状態から低抵抗状態へ遷移するために必要な外部印加電圧もしくは電流の方向と、低抵抗状態から高抵抗状態へ遷移するために必要な外部印加電圧もしくは電流の方向が逆の関係にあるような両極型（バイポーラ型）の遷移特性を有し、論理回路から出力され抵抗変化型不揮発素子を介して流れる信号電流のピーク値が、抵抗変化型不揮発素子が低抵抗状態に遷移する方向に大きく逆方向に小さくなるような関係に揃えて設計される。
【００５４】
また半導体装置は、論理回路は相補型電界効果トランジスタから構成され、信号電流のピーク値が関係を満足するようにｐ型トランジスタおよびｎ型トランジスタの飽和電流が設計されることが好ましい。
【００５５】
また半導体装置は、飽和電流の関係は、相補型電界トランジスタのゲート長の比もしくはゲート幅の比によって満されることが好ましい。
【００５６】
また半導体装置は、飽和電流の比は、抵抗変化型不揮発素子に接続される論理回路部で特異的に大きく２以上であり、不揮発型抵抗変化素子に接続されない論理回路部の飽和電流の比はこれよりも平均的に小さく１に近いことが好ましい。
【００５７】
また半導体装置は、抵抗変化型不揮発素子に接続される論理回路部を構成するＰ型ウェル領域およびＮ型ウェル領域の高さの比が、飽和電流の比を満足するように、他の論理回路部とは異なって設計されることが好ましい。
【００５８】
また半導体装置、不揮発型抵抗変化素子を介して前段の論理回路から信号が入力される論理回路の論理閾値は、前段の論理回路と同程度に設計されることが好ましい。
【００５９】
以下、本発明の半導体装置の実施例につき、図を参照しながら詳細に説明する。なおここに開示する実施例における各部分の構成は、それぞれ主要な部分のみを例示しており、実際の半導体装置には本実施例には明示されないさまざまな部分を含んでなるものとする。また、ここに開示する実施例における各部を構成する材料および形状は、本発明の主旨を変えない範囲でさまざまに変更可能である。
【実施例１】
【００６０】
図５は、本発明の第１の実施例に係る半導体装置の回路図である。図５において、半導体装置は、クロスバスイッチ部１１、複数の入力ドライバ１５、複数の出力ドライバ１６を備える。クロスバスイッチ部１１は、マトリクス状（アレイ状）に抵抗変化素子１４を備え、横方向に並んだ抵抗変化素子１４における負極を共通に入力線１２を介して入力ドライバ１５に接続する。また、縦方向に並んだ抵抗変化素子１４における正極を共通に出力線１３を介して出力ドライバ１６に接続する。このような構成の半導体装置において、クロスバスイッチ部１１内の抵抗変化素子１４を高抵抗状態あるいは低抵抗状態に設定することで、複数の入力線１２と複数の出力線１３を任意に結線可能なクロスバスイッチを形成して再構成論理回路とすることができる。
【００６１】
図６は、入力ドライバの回路図である。入力ドライバ１５は、信号入力線１７、前段の論理回路の論理信号を伝えるための出力バッファ回路３０、抵抗変化素子１４を所望の状態に書き込むための、書き込み用デコーダ信号入力２４、書き込み時に出力バッファ回路３０を切り離すためのパストランジスタ（トランスファゲート）２９、抵抗変化素子のリセット用電圧出力ドライバ２６、抵抗変化素子のセット用グランド電圧出力ドライバ２７、書き込み時の非選択抵抗変化素子の書き込み干渉防止用のホールド電圧出力ドライバ２８、クロスバスイッチ部１１への信号出力線である入力線１２、を少なくとも含む。
【００６２】
出力バッファ回路３０は、ＣＭＯＳインバータ回路を構成するｐＦＥＴ３１、ｎＦＥＴ３２を備え、信号入力線１７の信号を反転増幅してパストランジスタ２９に出力する。パストランジスタ２９は、ソース、ドレインをそれぞれ共通接続するｐＦＥＴ３３、ｎＦＥＴ３４を備え、ｐＦＥＴ３３のゲートには、インバータ３５を介してｎＦＥＴ３４のゲートの信号の反転信号が与えられる。パストランジスタ２９は、信号２４ａによって出力バッファ回路３０の出力信号を入力線１２に伝達するか否かを制御する。リセット用電圧出力ドライバ２６は、信号２４ｂによって電圧Ｖｒｅｓｅｔを入力線１２に与えるか否かを制御する。セット用グランド電圧出力ドライバ２７は、信号２４ｃによって接地電位Ｇｎｄを入力線１２に与えるか否かを制御する。ホールド電圧出力ドライバ２８は、信号２４ｄによってホールド電圧Ｖｈｏｌｄを入力線１２に与えるか否かを制御する。
【００６３】
図７は、出力ドライバの回路図である。出力ドライバ１６は、クロスバスイッチ部からの信号入力線である出力線１３、次段の論理回路の論理信号を伝えるための入力バッファ回路４０、信号出力線１８、抵抗変化素子を所望の状態に書き込むための、書き込み用デコーダ信号入力４４、抵抗変化素子のセット用電圧出力ドライバ４６、抵抗変化素子のリセット用グランド電圧出力ドライバ４７、書き込み時の非選択抵抗変化素子の書き込み干渉防止用のホールド電圧出力ドライバ４８を少なくとも含む。
【００６４】
入力バッファ回路４０は、ＣＭＯＳインバータ回路を構成するｐＦＥＴ４１、ｎＦＥＴ４２を備え、出力線１３の信号を反転増幅して信号出力線１８に出力する。セット用電圧出力ドライバ４６は、信号４４ｂによって電圧Ｖｓｅｔを出力線１３に与えるか否かを制御する。リセット用グランド電圧出力ドライバ４７は、信号４４ｃによって接地電位Ｇｎｄを出力線１３に与えるか否かを制御する。ホールド電圧出力ドライバ４８は、信号４４ｄによってホールド電圧Ｖｈｏｌｄを出力線１３に与えるか否かを制御する。
【００６５】
次に、選択された抵抗変化素子を低抵抗状態へ書き込む際の入力ドライバ１５および出力ドライバ１６の動作について説明する。図８において、中央に示された抵抗変化素子１４ａを低抵抗状態に書き込むものとする。この場合、選択される抵抗変化素子１４ａに接続される入力ドライバ１５中のセット用グランド電圧出力ドライバ２７をオンとし、抵抗変化素子１４ａに接続される出力ドライバ１６中のセット用電圧出力ドライバ４６をオンとする。これによって、抵抗変化素子１４ａの正極にセット電圧Ｖｓｅｔが与えられ、負極にグランド電圧（Ｇｎｄ）が与えられ、抵抗変化素子１４ａが低抵抗状態へと遷移する。
【００６６】
そのほかの選択されない抵抗変化素子に対応する入力ドライバ１５および出力ドライバ１６に関しては、入力ドライバ１５中のホールド電圧出力ドライバ２８をオンとし、出力ドライバ１６中のホールド電圧出力ドライバ４８をオンとする。これによって、そのほかの選択されない抵抗変化素子の正極および負極には、誤書き込みを防ぐために、ホールド電圧Ｖｈｏｌｄが与えられる。この場合、最も適切なホールド電圧Ｖｈｏｌｄは、１／２Ｖｓｅｔである。このようにホールド電圧Ｖｈｏｌｄを与えることで、書き込み干渉が発生することなく、選択した抵抗変化素子１４ａのみを低抵抗状態に遷移させることができる。逆に、選択する抵抗変化素子の負極にＶｒｅｓｅｔ、正極にグランド電圧（Ｇｎｄ）を与えると、抵抗変化素子を高抵抗状態に遷移させることができる。
【００６７】
なお、図５では、抵抗変化素子の負極が入力ドライバ１５に、正極が出力ドライバ１６に接続されているが、逆の接続関係の場合は入力ドライバ、出力ドライバが持つそれぞれのセット電圧・リセット電圧出力ドライバをそれぞれ逆のドライバに置くことになる。
【００６８】
図９に低抵抗状態の抵抗変化素子１４ａを介して前段の論理回路と次段の論理回路とを接続した回路図を示す。低抵抗状態の抵抗変化素子１４ａに流れるストレス性の電流パルスのピーク値を抑制するために、出力バッファ回路３０のｐＦＥＴ３１の利得係数βｐをｎＦＥＴ３２の利得係数βｎよりも小さくするように（βｎ／βｐ＞１）、それぞれのゲート幅を設計する。また、遅延時間の増大を防ぐために、次段の論理回路の入力バッファ回路４０のｐＦＥＴ４１の利得係数とｎＦＥＴ４２の利得係数の比を前段の論理回路と同程度に設計することが望ましい。このようにすることで、出力バッファ回路３０と入力バッファ回路４０の論理閾値が等しくなり、ｐＦＥＴの利得係数を小さくすることによる遅延時間の増大を抑制することができる。
【００６９】
以上の場合において、好適な利得係数の比βｎ／βｐは、１を超え２以上の所定値以下とする。ここで、利得係数の比βｎ／βｐを大きく取りすぎると、論理振幅がフルスイングしなくなってしまい、ノイズなどの影響により誤動作を起こしやすくなる。本願発明者らの検討によれば、通常使われるプロセスを用いたシミュレーションによって、βｎ／βｐが１０を超えると顕著な誤動作が生じることを見出し、先の所定値は１０程度であることが好ましいとの結果を得ている。
【００７０】
次に、出力バッファ回路３０と入力バッファ回路４０におけるトランジスタのレイアウトについて説明する。図１０は、本発明の第１の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。図１０において、５２は半導体基板上に形成されるｎ型ウェル、５３は半導体基板上に形成されるｐ型ウェル、５４はｎ型ウェル５２上に形成されるｐ型拡散層、５５はｐ型ウェル５３上に形成されるｎ型拡散層、ｐ型拡散層５４上とｎ型拡散層５５上とに共通に配設される５６はゲート電極である。そのほかトランジスタに必要な、ウェルコンタクト、ゲート、ソース、ドレイン領域の各配線は、よく知られた内容であり、図示の簡略化のために図示を省略する。
【００７１】
図１０に示すようなトランジスタのレイアウトによれば、ｐ型拡散層５４とゲート電極５６とでｐＦＥＴが構成される。また、ｎ型拡散層５５とゲート電極５６とでｎＦＥＴが構成される。この場合、ｐＦＥＴとｎＦＥＴの利得係数の比を調整するために、ｐＦＥＴとｎＦＥＴのそれぞれの拡散層の高さ、すなわちゲート幅Ｗｐ、Ｗｎを通常のレイアウトから変更することで、ｎＦＥＴとｐＦＥＴの利得係数の比βｎ／βｐは、１を超え２以上の所定値以下としたインバータを構成することができる。
【実施例２】
【００７２】
図１１は、本発明の第２の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。図１１において、５２ａは半導体基板上に形成されるｎ型ウェル、５３ａは半導体基板上に形成されるｐ型ウェル、５４ａはｎ型ウェル５２ａ上に形成されるｐ型拡散層、５５ａはｐ型ウェル５３ａ上に形成されるｎ型拡散層、ｐ型拡散層５４ａ上とｎ型拡散層５５ａ上とに共通に配設される５６ａはゲート電極である。そのほかトランジスタに必要な、ウェルコンタクト、ゲート、ソース、ドレイン領域の各配線は図示を省略する。ｐ型拡散層５４ａとゲート電極５５ａとでｐＦＥＴが構成される。また、ｎ型拡散層５５ａとゲート電極５５ａとでｎＦＥＴが構成される。
【００７３】
なお、ここでｐＦＥＴとｎＦＥＴのそれぞれの拡散層の高さ、すなわちゲート幅Ｗｐ、Ｗｎは、抵抗変化素子の接続と係らない他の論理回路（通常のＣＭＯＳ論理回路）のゲート幅と同じである。
【００７４】
図１１のレイアウトによれば、ｎＦＥＴはゲート本数が実質２本であり、ｐＦＥＴではゲート本数が１本である。したがって、ｎＦＥＴのゲート幅は、２・Ｗｎであり、ｐＦＥＴのゲート幅は、Ｗｐと見なすことができる。このように、トランジスタのゲート本数をｐＦＥＴとｎＦＥＴとで異なるようにレイアウトすることで、ゲート幅を調整し、利得係数の比βｎ／βｐを所望の値に設計することができる。
【００７５】
ここで形成されるトランジスタの構成は、１個のｐＦＥＴに対してｎＦＥＴが２個並列に接続される構成と等価である。したがって、図１１に示すレイアウトが通常のプロセスによるものであるならば、半導体装置における他の論理回路と同様のレイアウト構造をそのまま用いることで、βｎ／βｐ＝２とすることができる。すなわち、通常の半導体装置のレイアウトに基づいて、ｐＦＥＴおよびｎＦＥＴに対する利得係数の比を２とすることが実現でき、レイアウト設計上簡単化され好ましい。
【００７６】
さらに、１個のｐＦＥＴに対してｎＦＥＴがｋ個（ｋ＝３〜９）並列に接続されるように構成すれば、ｐＦＥＴおよびｎＦＥＴに対する利得係数の比βｎ／βｐをｋとすることが可能であるのは言うまでも無い。
【実施例３】
【００７７】
本実施例では、前段の論理回路の利得係数の比ではなく、図６（図９）の入力ドライバ１５内のパストランジスタ（トランスファゲート）２９におけるｐＦＥＴ３３とｎＦＥＴ３４の利得係数の比を設定して、パルス電流のピーク値を制御する。そのほかは、実施例１と同様であるので説明を省略する。
【００７８】
図５の例では、ストレス性のパルス電流は、入力ドライバ１５の出力がＬｏｗレベルからＨｉｇｈレベルに遷移し、クロスバスイッチの入力線１２がＧｎｄレベルからＨｉｇｈレベルへ遷移する際に流れる。パルス電流のピークは、ＬｏｗレベルからＨｉｇｈレベルへ遷移を開始する直後に現れるため、入力線１２の電位はＬｏｗレベルに近く、図６のパストランジスタ２９のｐＦＥＴ３３とｎＦＥＴ３４のうち、バイアス条件を考慮すると、主としてｎＦＥＴ３４を経由して流れる。このため、パストランジスタ２９においてストレス性の電流パルスのピーク値を抑制するように、ｎＦＥＴ３４の電流利得係数をｐＦＥＴ３３に対して小さくなるように構成する。
【００７９】
このように構成することで、非ストレス性の電流ピーク値を抑制せずに、ストレス性の電流ピーク値のみを選択的に抑制することができる。また、非ストレス性の電流ピークを抑制しないことで、遅延時間の増加を防ぐことができる。このとき、図７の入力バッファ回路４０のｐＦＥＴ４１とｎＦＥＴ４２の利得係数の比βｎ／βｐは、通常の論理回路と同様に１であるように設計することが望ましい。
【００８０】
図１２は、本発明の第３の実施例に係る半導体装置におけるトランジスタのレイアウトを模式的に示す図である。図１２において、５２ｂは半導体基板上に形成されるｎ型ウェル、５３ｂは半導体基板上に形成されるｐ型ウェル、５４ｂはｎ型ウェル５２ｂ上に形成されるｐ型拡散層、５５ｂはｐ型ウェル５３ｂ上に形成されるｎ型拡散層、ｐ型拡散層５４ｂ上に配設される５６ｂはゲート電極、ｎ型拡散層５５ｂ上に配設される５６ｃはゲート電極である。そのほかトランジスタに必要な、ウェルコンタクト、ゲート、ソース、ドレイン領域の各配線は、よく知られた内容であり、図示の簡略化のために図示を省略する。ｐ型拡散層５４ｂとゲート電極５６ｂとでｐＦＥＴが構成される。また、ｎ型拡散層５５ｂとゲート電極５６ｃとでｎＦＥＴが構成される。
【００８１】
図１２に示すようなトランジスタのレイアウトによれば、ｐＦＥＴとｎＦＥＴのそれぞれの拡散層の高さ、すなわちゲート幅Ｗｐ、Ｗｎを通常のレイアウトから変更することで、ｐＦＥＴとｎＦＥＴの利得係数の比βｐ／βｎは、１を超え２以上の所定値以下としたパストランジスタ（トランスファゲート）２９を構成することができる。このような構成のトランジスタを含むパストランジスタ２９によれば、ストレス性の電流パルスのピーク値を抑制することができる。
【００８２】
図１３は、本発明の第３の実施例に係る半導体装置におけるトランジスタの他のレイアウトを模式的に示す図である。図１３において、５２ａは半導体基板上に形成されるｎ型ウェル、５３ａは半導体基板上に形成されるｐ型ウェル、５４ａはｎ型ウェル５２ａ上に形成されるｐ型拡散層、５５ａはｐ型ウェル５３ａ上に形成されるｎ型拡散層、ｐ型拡散層５４ａ上に配設される５６ｄはゲート電極、ｎ型拡散層５５ａ上に配設される５６ｅはゲート電極である。そのほかトランジスタに必要な、ウェルコンタクト、ゲート、ソース、ドレイン領域の各配線は図示を省略する。ｐ型拡散層５４ａとゲート電極５６ｄとでｐＦＥＴが構成される。また、ｎ型拡散層５５ａとゲート電極５６ｅとでｎＦＥＴが構成される。
【００８３】
なお、ここでｐＦＥＴとｎＦＥＴのそれぞれの拡散層の高さ、すなわちゲート幅Ｗｐ、Ｗｎは、抵抗変化素子の接続と係らない他の論理回路（通常のＣＭＯＳ論理回路）のゲート幅と同じである。
【００８４】
図１３に示すようなトランジスタのレイアウトによれば、１個のｎＦＥＴに対してｐＦＥＴが２個並列に接続される構成と等価であり、ｐＦＥＴとｎＦＥＴの利得係数の比βｐ／βｎを２としたパストランジスタ（トランスファゲート）２９を構成することができる。
【００８５】
これまでの説明では、抵抗変化素子の正極が次段のインバータの入力端に接続される場合について説明したが、逆の極性で配置された場合では、ストレス性のパルス電流は、実施例１、３の場合とは逆方向に流れる。したがって、ｐＦＥＴとｎＦＥＴのサイズの関係を逆に設定するようにすればよい。すなわち、抵抗変化素子の正極が前段のインバータの出力端に接続されている場合、実施例１、２の場合にあっては、低抵抗状態の抵抗変化素子１４に流れるストレス性の電流パルスのピーク値を抑制するために、出力バッファ回路３０のｎＦＥＴ３２の利得係数βｎをｐＦＥＴ３１の利得係数βｐよりも小さくするようにそれぞれのゲート幅を設計したレイアウトとする。
【００８６】
一方、実施例３の場合にあっては、パストランジスタ２９によりストレス性の電流パルスのピーク値を抑制する場合、ｐＦＥＴ３３の電流利得係数をｎＦＥＴ３４に対して小さくするように設計したレイアウトとする。
【００８７】
以上、ＣＭＯＳ論理回路について、インバータ回路である場合を説明した。しかし、これに限定されることなく、他にＮＡＮＤ回路やＮＯＲ回路など既知の回路すべてについて同様に設計することができる。
【００８８】
また、スタティックなＣＭＯＳ回路のほかに、いわゆるドミノ回路などダイナミック型の論理回路についても充放電の考え方は同じであり、同様に考えることができる。
【００８９】
さらに、ｎＭＯＳ回路やｐＭＯＳ回路、バイポーラ型トランジスタに関しても、電流のピーク値がストレス性の電流方向に小さくなるように設計することで、信頼性を向上させることができる。
【００９０】
次に、各実施例における抵抗変化型不揮発素子の構造について説明する。図１４は、抵抗変化型不揮発素子を模式的に示す断面図である。図１４の半導体装置は、半導体基板上に設けられた多層配線層内に、実施例１に記載の抵抗変化素子が設けられている構成とされる。抵抗変化素子は、負極６８と正極７０とをイオン伝導層６９を介して対向して設置することによって形成される。抵抗変化素子の面積の大きさは絶縁性バリア膜６４の負極への開口部によって区画される。また、負極６８は下層配線を兼ね、上層配線７２と正極７０を電気的に接続するためのプラグ７１が形成される。また、配線層を電気的に絶縁するための層間絶縁膜６１、絶縁性バリア膜６２、層間絶縁膜６３、絶縁性バリア膜６４、層間絶縁膜６５、絶縁性バリア膜６６、層間絶縁膜６７が順に形成され各層を形成する。
【００９１】
イオン伝導層６９には、有機物、有機シロキサン、炭化酸化ケイ素、酸化シリコンタンタル、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ケイ素、酸化チタン、のいずれかを含む材料を用いることができる。また、負極６８には、Ｃｕを主成分とする材料を用い、正極７０には、Ｒｕ又はＰｔを含む材料を用いることができる。ここで、負極６８に用いるＣｕは、半導体集積回路素子の配線用に用いられるＣｕをそのまま使用することができる。この場合、イオン伝導層６９は配線層のＣｕに接して形成され、プロセス工程を簡略化することができる。このときＣｕは含有率が９５％以上である。一般にこれ以下のＣｕ含有率になると、配線抵抗が増加する。このように配線層中に形成された抵抗変化素子と、素子下方にシリコン基板上に公知の方法により形成されるＣＭＯＳ回路とを、多層配線によって結線することにより、再構成論理回路としての機能を供することができる。
【００９２】
以上、上記各実施形態を参照して本発明を説明したが、本発明は上記各実施形態に限定されるものではない。本発明の構成や詳細については、当業者が理解し得るさまざまな変更を加えることができ、さらに、本発明の主旨を変えない範囲で開示した工程の順番は前後しても良い。また、本発明には、上記各実施形態の構成の一部又は全部を相互に適宜組み合わせたものも含まれる。
【符号の説明】
【００９３】
１１：クロスバスイッチ部
１２：入力線
１３：出力線
１４、１４ａ：抵抗変化素子
１５：入力ドライバ
１６：出力ドライバ
１７：信号入力線
１８：信号出力線
２４、４４：書き込み用デコーダ信号入力
２６：リセット用電圧出力ドライバ
２７：セット用グランド電圧出力ドライバ
２８、４８：ホールド電圧出力ドライバ
２９：パストランジスタ（トランスファゲート）
３０：出力バッファ回路
３１、３３、４１：ｐＦＥＴ
３２、３４、４２：ｎＦＥＴ
３５：インバータ
４０：入力バッファ回路
４６：セット用電圧出力ドライバ
４７：リセット用グランド電圧出力ドライバ
５２、５２ａ、５２ｂ：ｎ型ウェル
５３、５３ａ、５３ｂ：ｐ型ウェル
５４、５４ａ、５４ｂ：ｐ型拡散層
５５、５５ａ、５５ｂ：ｎ型拡散層
５６、５６ａ、５６ｂ、５６ｃ、５６ｄ、５６ｅ：ゲート電極
６１、６３、６５、６７：層間絶縁膜
６２、６４、６６：絶縁性バリア膜
６８：負極（下層配線）
６９：イオン伝導層
７０：正極
７１：プラグ
７２：上層配線
１０１：正極
１０２：イオン伝導層
１０３：負極
１０４：金属架橋
２０１：抵抗変化素子
２０２、２０３：インバータ
２０４：書き込み用トランジスタ群
２０５：正極
２０６：ｐＦＥＴ
２０７：ｎＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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