(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上の絶縁層と、
前記絶縁層内に積層され、直列接続された複数個の抵抗性メモリセルと、
前記直列接続された複数個の抵抗性メモリセルのうちの第１番目の抵抗性メモリセルが前記絶縁層内に形成され、第２番目の抵抗性メモリセルが前記第１番目の抵抗性メモリセル上に形成されてＮＡＮＤ型抵抗性メモリセルストリングを定義し、
前記絶縁層上に形成され、前記複数個の抵抗性メモリセルの最後の一つと電気的に接続したビットラインと、を含み、
前記第１番目及び第２番目の抵抗性メモリセルが、
前記絶縁層内に積層されたソース領域、チャネル領域及びドレイン領域を含むボディパターンと、前記ボディパターンの側壁上に形成されたゲート電極を含むスイッチング素子と、
前記スイッチング素子と並列に接続されたデータ保存要素と、を含み、
前記データ保存要素は、
前記スイッチング素子の前記ボディパターンと離隔された下部電極と、
前記下部電極上の可変抵抗体と、
前記可変抵抗体上の上部電極と、を含み、
前記第１番目の抵抗性メモリセルの上部電極は、前記第２番目の抵抗性メモリセルの下部電極と前記第２番目の抵抗性メモリセルのボディパターンに接して形成されている
ことを特徴とする不揮発性メモリ素子。
【請求項２】
前記複数個の抵抗性メモリセルのうち最後の抵抗性メモリセルが、
前記絶縁層上に積層されたソース領域、チャネル領域及びドレイン領域を含むボディパターンと、前記ボディパターンの側壁上に形成されたゲート電極を含むスイッチング素子と、
前記スイッチング素子と並列に接続されたデータ保存要素と、を含み、
前記データ保存要素は、
前記スイッチング素子の前記ボディパターンと離隔された下部電極と、
前記下部電極上の可変抵抗体と、
前記可変抵抗体上の上部電極と、を含み、
前記最後の抵抗性メモリセルの上部電極上に形成されたビットラインコンタクトプラグをさらに含み、
前記ビットラインは前記ビットラインコンタクトプラグにより前記複数個の抵抗性メモリセルの最後の抵抗性メモリセルの上部電極と直接接続する
ことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記スイッチング素子のゲート電極は前記絶縁層内に前記ビットラインと直交して延長されたワードラインを含む
ことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記可変抵抗体は、前記下部電極を介して加えられる熱によって非晶質状態と結晶質状態との間を変化する相変化物質層を含む
ことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記基板上のメインスイッチング素子をさらに含み、前記メインスイッチング素子は前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルと電気的に接続する
ことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記メインスイッチング素子は、
前記基板内のメインソース領域及びメインドレイン領域と、
前記メインソース領域と前記メインドレイン領域との間において前記基板上に形成されたメインゲート電極と、を含み、
前記メインドレイン領域は前記複数個の抵抗性メモリセルのうち第１番目の抵抗性メモリセルの前記下部電極及び前記ボディパターンと電気的に接続された
ことを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項７】
前記スイッチング素子の前記ゲート電極は、前記ボディパターンに対向する側壁上に形成されている
ことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記可変抵抗体と前記下部電極は、前記絶縁層内のコンタクトホール内に限定されて形成された
ことを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記コンタクトホールと前記可変抵抗体の側壁間に形成された絶縁性スペーサをさらに含む
ことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記複数個の抵抗性メモリセルの前記第１番目の抵抗性メモリセルの上部電極は、前記可変抵抗体及び前記複数個の抵抗性メモリセルの第１番目の抵抗性メモリセルのドレイン領域と、前記複数個の抵抗性メモリセルの前記第２番目の抵抗性メモリセルのソース領域と電気的に接続された
ことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１１】
前記可変抵抗体はプラセオジムカルシウムマンガン酸化層（ＰＣＭＯ層）または遷移金属酸化層のうち一つを含む
ことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記可変抵抗体は、順に積層された固定層、トンネリング絶縁層及び自由層を含む磁気トンネル接合を含む
ことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関し、特に、積層されたＮＡＮＤ型抵抗性メモリセルストリング及びそれを含む不揮発性メモリ素子とその製造方法に関するものである。
【背景技術】
【０００２】
半導体記憶素子は、揮発性メモリ素子と不揮発性メモリ素子に分類される。前記不揮発性メモリ素子は電源が遮断されても、その内部に保存されているデータが消滅しない特徴を有する。よって、不揮発性メモリ素子はコンピュータ、移動通信端末機（ｍｏｂｉｌｅ  ｃｏｍｍｕｎｉｃａｔｉｏｎ  ｓｙｓｔｅｍ）及びメモリカードなどに広く採用されている。
【０００３】
前記不揮発性メモリ素子としてはフラッシュメモリ素子が広く用いられている。前記フラッシュメモリ素子は積層ゲート構造（ｓｔａｃｋｅｄ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）を有するメモリセルを主に採用している。前記積層ゲート構造は、チャネル領域上に順に積層されたトンネル酸化層、浮遊ゲート、ゲート層間絶縁層（ｉｎｔｅｒ−ｇａｔｅ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）及び制御ゲート電極を含む。前記フラッシュメモリセルの信頼性及びプログラム効率を向上させるためには前記トンネル酸化層の膜質（ｆｉｌｍ  ｑｕａｌｉｔｙ）を改善すべきであり、セルのカップリングの割合（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）を増加すべきである。
【０００４】
抵抗性メモリ素子（ｒｅｓｉｓｔｉｖｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）も開発されている。前記抵抗性メモリ素子としては、磁気ＲＡＭ素子（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ；ＭＲＡＭ  ｄｅｖｉｃｅ）、相変化メモリ素子（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）及び抵抗ＲＡＭ素子（ｒｅｓｉｓｔａｎｃｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ；ＲＲＡＭ  ｄｅｖｉｃｅ）を挙げることができ、前記抵抗性メモリ素子の単位セルは二つの電極及びその間に介在された可変抵抗性物質層（ｖａｒｉａｂｌｅ  ｒｅｓｉｓｔｉｖｅ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）を有するデータ保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）を備える。前記抵抗性メモリ素子が磁気ＲＡＭ素子である場合、前記可変抵抗性物質層は順に積層された固定層（ｐｉｎｎｅｄ  ｌａｙｅｒ）、トンネリング絶縁層及び自由層（ｆｒｅｅ  ｌａｙｅｒ）を含み、前記固定層及び自由層は強磁性層を備える。また、前記抵抗性メモリ素子が相変化メモリ素子である場合、前記可変抵抗性物質層はカルコゲナイド層（ｃｈａｌｃｏｇｅｎｉｄｅ  ｌａｙｅｒ）のような相変化物質層（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）を含む。さらに、前記抵抗性メモリ素子が抵抗ＲＡＭ素子の場合、前記可変抵抗性物質層はプラセオジムカルシウムマンガン酸化層（Ｐｒａｓｅｏｄｙｍｉｕｍ  Ｃａｌｃｉｕｍ  Ｍａｎｇａｎｅｓｅ  Ｏｘｉｄｅ  ｌａｙｅｒ；（Ｐｒ，Ｃａ）ＭｎＯ３、以下「ＰＣＭＯ層」と称する）とすることができる。
【０００５】
前記可変抵抗性物質層、すなわちデータ保存物質層（ｄａｔａ  ｓｔｏｒａｇｅ  ｍａｔｅｒｉａｌ  ｌａｙｅｒ）は、前記電極間に印加される電気的な信号（電圧または電流）の極性（ｐｏｌａｒｉｔｙ）及び／または大きさ（ｍａｇｎｉｔｕｄｅ）によって第１抵抗または前記第１抵抗よりも高い第２抵抗を有する。
【０００６】
前記抵抗ＲＡＭ素子は、特許文献１に「不揮発性半導体メモリ装置」との名称で開示されている。特許文献１によれば、一つのビットラインに複数個のＮＡＮＤ型セルユニットが並列に接続され、前記ＮＡＮＤ型セルユニットのそれぞれは直列接続される複数個の可変抵抗素子及び直列接続される複数個のスイッチングＭＯＳトランジスタを含む。前記スイッチングＭＯＳトランジスタのそれぞれは前記可変抵抗素子のうちのいずれか一つに並列接続される。前記スイッチングＭＯＳトランジスタは半導体基板に１次元的に配列されていて、前記可変抵抗素子はそれぞれ前記ＭＯＳトランジスタ上に提供される。よって、前記ＮＡＮＤ型セルユニットを採用する抵抗ＲＡＭ素子の集積度を改善するのに限界がある。
【０００７】
他の例において、前記相変化メモリ素子は、特許文献２により「半導体装置」との名称で開示されている。特許文献２によれば、半導体基板上に一対の相変化メモリセルが積層され、上記一対の相変化メモリセル間にビットラインが介在される。すなわち、上記一対の積層された相変化メモリセルはそれらの間に配置された一つのビットラインを共有する。結果的に、特許文献１はＮＯＲ型相変化メモリ素子を開示している。
【特許文献１】韓国特許出願公開第２００４−７９３２８号明細書
【特許文献２】特開２００５−２６００１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、集積度を改善するのに好適なＮＡＮＤ型抵抗性メモリセルストリングを提供することにある。
【０００９】
本発明が解決しようとする他の技術的課題は、集積度を改善するのに好適なＮＡＮＤ型抵抗性メモリセルストリングを含む不揮発性半導体素子を提供することにある。
【００１０】
本発明が解決しようとするさらに他の技術的課題は、集積度を改善することができるＮＡＮＤ型抵抗性メモリセルストリングの製造方法を提供することにある。
【００１１】
本発明が解決しようとするさらに他の技術的課題は、集積度を改善することができるＮＡＮＤ型抵抗性メモリセルストリングを含む不揮発性メモリ素子の製造方法を向上させることにある。
【課題を解決するための手段】
【００１２】
本発明の一実施形態によれば、本発明に係るＮＡＮＤ型抵抗性メモリセルストリングは、ビットライン及び前記ビットラインに直列接続された複数個の抵抗性メモリセルを含み、前記複数個の抵抗性メモリセルのそれぞれは、第１ノード、第２ノード及び第３ノード、前記第１ノードと第２ノードとの間に接続されたヒータ、前記第２ノードと第３ノード間に接続される可変抵抗体、前記第１ノードに接続された第１端子及び前記第３ノードに接続された第２端子を有するスイッチング素子を含む。
【発明の効果】
【００１３】
本発明の実施形態によれば、半導体基板上に直列接続される複数個の抵抗性メモリセルが順に積層されて、前記抵抗性メモリセルのそれぞれは可変抵抗性物質を含む情報保存要素及び前記情報保存要素に並列接続されるスイッチング素子を備えるように形成される。よって、ＮＡＮＤ型抵抗性メモリセルストリングを備える不揮発性メモリ素子の集積度を改善することができる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明の一実施形態に係る抵抗性メモリ素子のセルアレイブロックの一部分を示す等価回路図である。
【００１５】
図１に示すように、第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２が提供される。前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２は、一つのビットラインＢＬを共有する。すなわち、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２は並列接続される。前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１は、図１に示すように前記第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ２と類似した構成を有する。よって、本実施形態において、第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２のうちいずれか一つ、例えば第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１を説明する。
【００１６】
前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１は、前記ビットラインＢＬに直列接続される複数個の抵抗性メモリセル及びメインスイッチング素子ＳＷ０を備える。図１に示すように、前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１は直列接続される第１ないし第３抵抗性メモリセルＣＬ１、ＣＬ２、ＣＬ３を含むものとして仮定する。しかし、本発明に係るＮＡＮＤ型抵抗性メモリセルストリングを構成する抵抗性メモリセルの個数は「３」に限定されない。例えば、本発明に係るＮＡＮＤ型抵抗性メモリセルストリングは２個、４個またはその以上の直列接続される抵抗性メモリセルを含むこともできる。本実施形態において、前記抵抗性メモリセルＣＬ１、ＣＬ２、ＣＬ３は相変化メモリセルとすることができる。すなわち、前記第１ないし第３抵抗性メモリセルＣＬ１、ＣＬ２、ＣＬ３をそれぞれ第１ないし第３相変化メモリセルとすることができる。
【００１７】
前記メインスイッチング素子ＳＷ０は、ゲート電極、ソース及びドレインを備えるＭＯＳトランジスタとすることができる。この場合、前記メインスイッチング素子ＳＷ０のソースは共通ソースラインＣＳＬを介して接地することができ、前記メインスイッチング素子ＳＷ０のドレインは前記第１相変化メモリセルＣＬ１に電気的に接続される。また、前記メインスイッチング素子ＳＷ０のゲート電極は、前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１のメインワードラインＷＬ０の役割をする。
【００１８】
前記第１相変化メモリセルＣＬ１は第１ないし第３ノードＮ１、Ｎ２、Ｎ３、前記第１及び第２ノードＮ１、Ｎ２間に接続される第１ヒータＨ１またはヒータ要素、前記第２及び第３ノードＮ２、Ｎ３にそれぞれ接続される両端を有する第１可変抵抗体Ｒ１、及び前記第１及び第３ノードＮ１、Ｎ３にそれぞれ接続される第１及び第２端子を有する第１スイッチング素子ＳＷ１を備える。すなわち、前記第１ヒータＨ１及び前記第１可変抵抗体Ｒ１は互いに直列接続され、前記第１スイッチング素子ＳＷ１は前記第１ヒータＨ１及び第１可変抵抗体Ｒ１を備える第１情報保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）に並列接続される。前記第１スイッチング素子ＳＷ１は、ソース、ドレイン及びゲート電極を有するＭＯＳトランジスタとすることができる。この場合に、前記第１スイッチング素子ＳＷ１のソース及びドレインはそれぞれ前記第１ノードＮ１及び第３ノードＮ３に接続され、前記第１スイッチング素子ＳＷ１のゲート電極は第１ワードラインＷＬ１の役割をする。また、前記第１相変化メモリセルＣＬ１の第１ノードＮ１は前記メインスイッチング素子ＳＷ０のドレインに接続される。
【００１９】
前記第２相変化メモリセルＣＬ２も前記第１相変化メモリセルＣＬ１と類似した構成を有する。すなわち、前記第２相変化メモリセルＣＬ２は、第１ないし第３ノードＮ１、Ｎ２、Ｎ３、前記第１及び第２ノードＮ１、Ｎ２間に接続される第２ヒータＨ２、前記第２及び第３ノードＮ２、Ｎ３間に接続される第２可変抵抗体Ｒ２及び前記第１及び第３ノードＮ１、Ｎ３にそれぞれ接続される第１及び第２端子を有する第２スイッチング素子ＳＷ２を備える。前記第２スイッチング素子ＳＷ２も、ソース、ドレイン及びゲート電極を有するＭＯＳトランジスタとすることができる。前記第２スイッチング素子ＳＷ２のソース及びドレインは、それぞれ前記第２相変化メモリセルＣＬ２の第１及び第３ノードＮ１、Ｎ３にそれぞれ接続され、前記第２スイッチング素子ＳＷ２のゲート電極は第２ワードラインＷＬ２の役割をする。前記第２相変化メモリセルＣＬ２の第１ノードＮ１は前記第１相変化メモリセルＣＬ１の第３ノードＮ３に接続される。
【００２０】
前記第３相変化メモリセルＣＬ３も前記第１相変化メモリセルＣＬ１と類似した構成を有する。すなわち、前記第３相変化メモリセルＣＬ３は、第１ないし第３ノードＮ１、Ｎ２、Ｎ３、前記第１及び第２ノードＮ１、Ｎ２間に接続される第３ヒータＨ３、前記第２及び第３ノードＮ２、Ｎ３間に接続される第３可変抵抗体Ｒ３及び前記第１及び第３ノードＮ１、Ｎ３にそれぞれ接続される第１及び第２端子を有する第３スイッチング素子ＳＷ３を備える。前記第３スイッチング素子ＳＷ３もソース、ドレイン及びゲート電極を有するＭＯＳトランジスタとすることができる。前記第３スイッチング素子ＳＷ３のソース及びドレインは、それぞれ前記第３相変化メモリセルＣＬ３の第１及び第３ノードＮ１、Ｎ３にそれぞれ接続され、前記第３スイッチング素子ＳＷ３のゲート電極は第３ワードラインＷＬ３の役割をする。前記第３相変化メモリセルＣＬ３の第１及び第３ノードＮ１、Ｎ３は、それぞれ前記第２相変化メモリセルＣＬ２の第３ノードＮ３及び前記ビットラインＢＬに接続される。前記第１ないし第３可変抵抗体Ｒ１、Ｒ２、Ｒ３は相変化物質からなる抵抗体とすることができる。
【００２１】
前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１、ＳＴＲ２を駆動する方法を説明する。以下において、「第１ストリング」という用語は前記第１のＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１のことであり、「第２ストリング」という用語は前記第２のＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ２のことである。また、「第１セル」、「第２セル」及び「第３セル」という用語はそれぞれ前記第１ないし第３抵抗性メモリセルＣＬ１、ＣＬ２、ＣＬ３のことである。
【００２２】
まず、図１に示す第１及び第２ストリングＳＴＲ１、ＳＴＲ２を構成する複数個のセルＣＬ１、ＣＬ２、ＣＬ３のうちいずれか一つを選択的にプログラムする方法を説明する。前記プログラム方法は、前記第１及び第２ストリングＳＴＲ１、ＳＴＲ２のうちいずれか一つを選択することと、前記選択されたストリングを構成する複数個のセルＣＬ１、ＣＬ２、ＣＬ３のうちいずれか一つを選択することと、前記選択されたセルにプログラム信号を印加することとを含むことができる。
【００２３】
例えば、前記選択されたセルを、前記第１ストリングＳＴＲ１を構成する第１ないし第３セルＣＬ１、ＣＬ２、ＣＬ３のうち前記第２セルＣＬ２とすることができる。この場合、前記プログラム方法は、前記第１ストリングＳＴＲ１を選択することと、前記第１ストリングＳＴＲ１を構成する第２セルＣＬ２を選択することと、前記選択された第２セルＣｌ２にプログラム信号を印加することとを含むことができる。
【００２４】
前記第１ストリングＳＴＲ１は前記第１メインスイッチング素子ＳＷ０をオンにすることで選択されることができ、前記第１ストリングＳＴＲ１の第２セルＣＬ２は前記第１ストリングＳＴＲ１を構成する前記第２スイッチング素子ＳＷ２をオフにすることで選択される。前記第１ストリングＳＴＲ１の前記第２セルＣＬ２が選択される間に、前記第２ストリングＳＴＲ２は前記第２ストリングＳＴＲ２を構成するメインスイッチング素子ＳＷ０をオフにさせることによって非選択状態のままにすることができ、前記第１ストリングＳＴＲ１の第１及び第３セルＣＬ１、ＣＬ３は前記第１ストリングＳＴＲ１を構成する第１及び第３スイッチング素子ＳＷ１、ＳＷ３をオンのさせることによって非選択状態のままにすることができる。また、前記プログラム信号を印加することは、前記選択されたストリング、すなわち第１ストリングＳＴＲ１に接続されるビットラインＢＬにプログラム電流Ｉｐを印加することで達成することができる。
【００２５】
上述のプログラムモード下において、前記プログラム電流Ｉｐは、図１に示すように前記第１ストリングＳＴＲ１を定義する第３スイッチング素子ＳＷ３、第２可変抵抗体Ｒ２、第２ヒータＨ２、第１スイッチング素子ＳＷ１及びメインスイッチング素子ＳＷ０を介して接地端子に流れる。すなわち、前記プログラム電流Ｉｐは前記第１ストリングＳＴＲ１を構成する第１ないし第３セルＣＬ１、ＣＬ２、ＣＬ３のうち選択された第２セルＣＬ２の第２可変抵抗体Ｒ２及び第２ヒータＨ２のみを介して接地端子に流れる。これにより、前記第２ヒータＨ２は前記プログラム電流Ｉｐが流れる間にジュール熱を発生させ、前記選択された第２可変抵抗体Ｒ２は前記ジュール熱によって第１抵抗または前記第１抵抗よりも高い第２抵抗を有するように変化される。
【００２６】
次いで、図１の第１ストリングＳＴＲ１の第２セルＣＬ２に保存された情報を選択的に読み出しする方法を説明する。前記読み出し方法は前記第１ストリングＳＴＲ１を選択することと、前記第１ストリングＳＴＲ１の第２セルＣＬ２を選択することと、前記選択された第２セルＣＬ２に読み出し信号を印加することとを含むことができる。
【００２７】
前記第１ストリングＳＴＲ１及び前記第１ストリングＳＴＲ１の第２セルＣＬ２は、前記プログラムモードで説明したような同じ方法を用いて選択することができる。また、前記読み出し信号も前記選択されたストリング、すなわち前記第１ストリングＳＴＲ１に接続されるビットラインＢＬに読み出し電圧を印加することで提供することができる。
【００２８】
前記読み出し電圧が前記選択されたビットラインＢＬに印加される間に、前記選択されたビットラインＢＬに誘導される電圧（または前記選択されたビットラインＢＬを介して流れる電流）は前記選択されたセルの可変抵抗体（すなわち、前記第１ストリングＳＴＲ１の第２セルＣＬ２の第２可変抵抗体Ｒ２）の電気的な抵抗によって決定される。よって、前記選択されたセル内に保存された情報は前記選択されたビットラインＢＬに誘導される電圧（または前記選択されたビットラインＢＬを介して流れる電流）を、感知増幅器（図示せず）を用いて検出することで読み出しすることができる。
【００２９】
上述の読み出しモードの間、前記選択されたセルの可変抵抗体及びヒータを介して流れる読み出し電流は前記プログラム電流Ｉｐよりも小さくなければならない。これは、前記選択されたセルがプログラムされるのを防止するためである。
【００３０】
図２は本発明の一実施形態に係る抵抗性メモリ素子のセルアレイブロックの一部分を示す等価回路図である。
【００３１】
図２に示すように、第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’が提供され、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’も図１を参照して説明した実施形態のように、一つのビットラインＢＬを共有する。すなわち、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’は前記ビットラインＢＬに並列で接続される。前記第１ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’は、図２に示すように前記第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ２’と類似した構成を有する。また、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’のそれぞれは、図１を参照して説明した第１または第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１またはＳＴＲ２と類似した構成を有する。すなわち、前記第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’のそれぞれは、前記ビットラインＢＬに直列接続される複数個の抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’及びメインスイッチング素子ＳＷ０を備える。
【００３２】
本実施形態は、前記抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’のそれぞれの構成にて図１に示す実施形態と異なる。すなわち、本実施形態に係る前記第１抵抗性メモリセルＣＬ１’は、図２に示すように並列接続される第１可変抵抗体Ｒ１及び第１スイッチング素子ＳＷ１を備え、前記第２及び第３抵抗性メモリセルＣＬ２’、ＣＬ３’は前記第１抵抗性メモリセルＣＬ１’と類似した構成を有する。言い替えれば、前記第２抵抗性メモリセルＣＬ２’も並列接続される第２可変抵抗体Ｒ２及び第２スイッチング素子ＳＷ２を備え、前記第３抵抗性メモリセルＣＬ３’も並列接続される第３可変抵抗体Ｒ３及び第３スイッチング素子ＳＷ３を備える。
【００３３】
本実施形態において、前記抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’は抵抗ＲＡＭセル（ＲＲＡＭ  ｃｅｌｌ）または磁気ＲＡＭセル（ＭＲＡＭ  ｃｅｌｌ）とすることができる。すなわち、前記第１ないし第３抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’はそれぞれ第１ないし第３抵抗ＲＡＭセルまたは第１ないし第３磁気ＲＡＭセルとすることができる。
【００３４】
上述の第１及び第２ＮＡＮＤ型抵抗性メモリセルストリングＳＴＲ１’、ＳＴＲ２’は、図１を参照して説明したのと類似したプログラム方法及び読み出し方法を用いて駆動することができる。本実施形態において、前記抵抗性メモリセルＣＬ１’、ＣＬ２’、ＣＬ３’が磁気ＲＡＭセルである場合に、前記磁気ＲＡＭセルはデジットラインを備えない。よって、本実施形態に係るＮＡＮＤ型磁気ＲＡＭセルストリングの磁気ＲＡＭセルは、米国特許第７１６４５９８号明細書に開示されたスピン注入メカニズム（ｓｐｉｎ  ｉｎｊｅｃｔｉｏｎ  ｍｅｃｈａｎｉｓｍ）を用いてプログラムすることができる。
【００３５】
図３は図１の等価回路図を有するＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。
【００３６】
図３に示すように、半導体基板１の所定領域に素子分離層３が提供されて活性領域３ａを画定する。前記活性領域３ａ内にメインソース９ｓ及びメインドレイン９ｄが配置され、前記メインソース９ｓ及びメインドレイン９ｄ間のチャネル領域上部にメインゲート電極７ａが配置される。前記メインゲート電極７ａは前記チャネル領域からゲート絶縁層５によって絶縁される。前記メインゲート電極７ａは前記活性領域３ａを横切るように延長して（実質的に垂直）メインワードライン（図１のＷＬ０）の役割をする。前記メインソース９ｓに隣接した活性領域３ａ上に他の一つのメインゲート電極７ｂが配置される。すなわち、前記メインソース９ｓは前記メインゲート電極７ａ、７ｂ間の活性領域内に位置することができる。前記メインゲート電極７ａ、メインソース９ｓ及びメインドレイン９ｄはメインスイッチング素子（図１のＳＷ０）を構成する。
【００３７】
前記メインスイッチング素子９ｓ、９ｄ、７ａ及び素子分離層３上に下部絶縁層１１が形成される。前記下部絶縁層１１内に共通ソースライン１３ｓ及びドレインパッド１３ｄを提供することができる。前記共通ソースライン１３ｓは前記メインワードライン７ａに平行するように配置することができる。前記共通ソースライン１３ｓ及びドレインパッド１３ｄはそれぞれ前記下部絶縁層１１を貫通するソースコンタクトホール１１ｓ及びドレインコンタクトホール１１ｄを介して前記メインソース９ｓ及びメインドレイン９ｄに電気的に接続される。
【００３８】
前記共通ソースライン１３ｓ、ドレインパッド１３ｄ及び下部絶縁層１１上に第１絶縁層１５が配置され、前記第１絶縁層１５内に第１スイッチング素子ＳＷ１が配置される。前記第１スイッチング素子ＳＷ１は前記第１絶縁層１５を貫通する第１ボディパターン１７ｂ及び前記第１ボディパターン１７ｂの側壁を囲む第１ゲート電極２３を備える。前記第１ボディパターン１７ｂは順に積層された第１ソース１７ｓ、第１チャネル１７ｃ及び第１ドレイン１７ｄを備える。前記第１ゲート電極２３は少なくとも前記第１チャネル１７ｃの側壁を囲み、前記第１ソース１７ｓは前記ドレインパッド１３ｄに電気的に接続される。結果的に、前記第１スイッチング素子ＳＷ１を垂直ＭＯＳトランジスタとすることができる。前記第１ゲート電極２３は前記メインワードライン７ａと平行するように延長して第１ワードライン（図１のＷＬ１）の役割をする。
【００３９】
前記第１スイッチング素子ＳＷ１に隣接した前記第１絶縁層１５内に第１下部電極２７（図１の第１ヒータＨ１）が配置される。前記第１下部電極２７は前記ドレインパッド１３ｄに電気的に接続される。前記第１下部電極２７の上部及び前記第１ドレイン１７ｄの上部面は第１相変化物質パターン２９（図１の第１可変抵抗体Ｒ１）で覆われ、前記第１相変化物質パターン２９上に第１上部電極３１が積層される。前記第１下部電極２７、第１相変化物質パターン２９及び第１上部電極３１は第１情報保存要素を構成する。前記第１相変化物質パターン２９は一般的に結晶状態の初期状態を有するが、加熱によって非晶質状態に遷移された状態とすることができる。前記第１スイッチング素子ＳＷ１及び第１情報保存要素２７、２９、３１は第１抵抗性メモリセル（図１のＣＬ１）、すなわち第１相変化メモリセルを構成する。
【００４０】
前記第１上部電極３１及び第１絶縁層１５上に第２絶縁層３３が提供される。前記第２絶縁層３３内に前記第１スイッチング素子ＳＷ１と類似した構造を有する第２スイッチング素子ＳＷ２が配置される。すなわち、前記第２スイッチング素子ＳＷ２は前記第２絶縁層３３を貫通して前記第１上部電極３１に接触する第２ボディパターン３５ｂ及び前記第２ボディパターン３５ｂの側壁を囲む第２ゲート電極３７を備える。前記第２ボディパターン３５ｂも順に積層された第２ソース３５ｓ、第２チャネル３５ｃ及び第２ドレイン３５ｄを備える。前記第２ゲート電極３７も前記第１ワードライン２３と平行するように延長して第２ワードライン（図１のＷＬ２）の役割をする。
【００４１】
前記第２スイッチング素子ＳＷ２に隣接して第２情報保存要素が配置される。前記第２情報保存要素も前記第１情報保存要素と類似した構造を有することができる。すなわち、前記第２情報保存要素は前記第２絶縁層３３を貫通して前記第１上部電極３１に電気的に接続される第２下部電極３９（図１の第２ヒータＨ２）、前記第２下部電極３９及び前記第２ドレイン３５ｄを覆う第２相変化物質パターン４１（図１の第２可変抵抗体Ｒ２）及び前記第２相変化物質パターン４１上の第２上部電極４３を含むことができる。前記第２相変化物質パターン４１も結晶状態の初期状態を有する。前記第２スイッチング素子ＳＷ２及び第２情報保存要素３９、４１、４３は第２抵抗性メモリセル（図１のＣＬ２）、すなわち第２相変化メモリセルを構成する。
【００４２】
前記第２上部電極４３及び第２絶縁層３３上に第３絶縁層４５が提供される。前記第２絶縁層４５内に前記第１スイッチング素子ＳＷ１と類似した構造を有する第３スイッチング素子ＳＷ３が配置される。すなわち、前記第３スイッチング素子ＳＷ３は前記第３絶縁層４５を貫通して前記第２上部電極４３に接触する第３ボディパターン４７ｂ及び前記第３ボディパターン４７ｂの側壁を囲む第３ゲート電極４９を備える。前記第３ボディパターン４７ｂも順に積層された第３ソース４７ｓ、第３チャネル４７ｃ及び第３ドレイン４７ｄを備え、前記第３ゲート電極４９も前記第１ワードライン２３と平行するように延長して第３ワードライン（図１のＷＬ３）の役割をする。
【００４３】
前記第３スイッチング素子ＳＷ３に隣接して第３情報保存要素が配置される。前記第３情報保存要素も前記第１情報保存要素と類似した構造を有することができる。すなわち、前記第３情報保存要素は前記第３絶縁層４５を貫通して前記第２上部電極４３に電気的に接続される第３下部電極５１（図１の第３ヒータＨ３）、前記第３下部電極５１及び前記第３ドレイン４７ｄを覆う第３相変化物質パターン５３（図１の第３可変抵抗体Ｒ３）及び前記第３相変化物質パターン５３上の第３上部電極５５を含むことができる。前記第３相変化物質パターン５３も結晶状態の初期状態を有する。前記第３スイッチング素子ＳＷ３及び第３情報保存要素５１、５３、５５は第３抵抗性メモリセル（図１のＣＬ３）、すなわち第３相変化メモリセルを構成する。
【００４４】
前記第３上部電極５５及び第３絶縁層４５上に上部絶縁層５７が配置され、前記上部絶縁層５７上にビットライン６１（図１のＢＬ）が配置される。前記ビットライン６１は前記上部絶縁層５７を貫通するビットラインコンタクトプラグ５９を介して前記第３上部電極５５に電気的に接続される。前記ビットライン６１は前記メインワードライン７ａと交差するように配置される。
【００４５】
結果的に、本実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングは、半導体基板１に形成されたメインスイッチング素子、前記メインスイッチング素子上に順に積層された複数個の抵抗性メモリセル及び前記複数個の抵抗性メモリセルのうち最上部抵抗性メモリセルに電気的に接続されるビットラインを備える。前記メインスイッチング素子は前記複数個の抵抗性メモリセルのうち最下部抵抗性メモリセルに電気的に接続され、前記複数個の積層された抵抗性メモリセルは互いに直列接続される。
【００４６】
図３に示す前記第１ないし第３抵抗性メモリセルのうちのいずれか一つは図１を参照して説明したのと同じ方法を用いて選択的にプログラムされるか、または読み出しすることができる。よって、本実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングを駆動させる方法に対する説明は省略する。
【００４７】
一方、前記第１抵抗性メモリセルが選択的にプログラムされる間に、前記第１相変化物質パターン２９及び前記第１下部電極２７間の界面においてジュール熱が発生して前記第１相変化物質パターン２９の一部分（すなわち、前記第１下部電極２７の上部面に隣接した第１相変化領域２９ｖ）が結晶状態または非晶質状態に変換することができる。これにより、前記第１相変化物質パターン２９は第１抵抗または前記第１抵抗よりも高い第２抵抗を有することができる。同様に、前記第２抵抗性メモリセルが選択的にプログラムされる間に前記第２相変化物質パターン４１の一部分（すなわち、前記第２下部電極３９の上部面に隣接した第２相変化領域４１ｖ）が結晶状態または非晶質状態に変換することができ、前記第３抵抗性メモリセルが選択的にプログラムされる間に前記第３相変化物質パターン５３の一部分（すなわち、前記第３下部電極５１の上部面に隣接した第３相変化領域５３ｖ）が結晶状態または非晶質状態に変換することができる。
【００４８】
図４は図１の等価回路図を有する他のＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。本実施形態は情報保存要素の形態において図３の実施形態とは異なる。
【００４９】
図４に示すように、半導体基板１上に、図３と類似する形態を有するメインスイッチング素子９ｓ、９ｄ、７ａ、下部絶縁層１１、ドレインパッド１３ｄ及び共通ソースライン１３ｓが提供される。前記下部絶縁層１１、ドレインパッド１３ｄ及び共通ソースライン１３ｓ上に第１絶縁層１５が配置され、前記第１絶縁層１５内に、図３と類似した形態を有する第１スイッチング素子ＳＷ１が配置される。前記ドレインパッド１３ｄは前記第１絶縁層１５を貫通する第１ホール１０１によって露出され、前記第１ホール１０１内に第１下部電極１０３（図１の第１ヒータＨ１）が配置される。前記第１下部電極１０３はリセスされて前記第１絶縁層１５の上部面よりも低い上部面を有することができる。前記第１下部電極１０３上の第１ホール１０１は第１相変化物質パターン１０７（図１の第１可変抵抗体Ｒ１）で埋め込まれることができる。これに加えて、前記第１相変化物質パターン１０７の側壁及び前記第１絶縁層１５間に第１絶縁性スペーサ１０５が介在される。すなわち、本実施形態において、前記第１相変化物質パターン１０７は前記第１ホール１０１によって前記第１下部電極１０３と自己整列される。言い替えれば、前記第１相変化物質パターン１０７は前記第１ホール１０１の側壁の前記第１絶縁性スペーサ１０５によって定義された形態を有することができる。前記第１相変化物質パターン１０７上に第１上部電極１０９が形成される。前記第１下部電極１０３、第１相変化物質パターン１０７及び第１上部電極１０９は第１情報保存要素を定義する。前記第１スイッチング素子ＳＷ１及び第１情報保存要素１０３、１０７、１０９は第１抵抗性メモリセル（図１のＣＬ１）、すなわち第１相変化メモリセルを定義する。
【００５０】
前記第１上部電極１０９は、図４に示すように前記第１ドレイン１７ｄの上部面と直接接触することができる。これにより、前記第１上部電極１０９及び前記第１スイッチング素子ＳＷ１間の電気的奇生抵抗が図３の実施形態に比べて著しく減少される。これは図３の実施形態において第１上部電極３１及び第１スイッチング素子ＳＷ１間に第１相変化物質パターン２９が存在するのに対して、本実施形態においては前記第１上部電極１０９及び第１スイッチング素子ＳＷ１間に抵抗性物質層が存在しないからである。
【００５１】
前記第１絶縁層１５及び第１上部電極１０９上に第２絶縁層１１１が配置される。前記第２絶縁層１１１内に、図３と類似した形態を有する第２スイッチング素子ＳＷ２が配置される。また、前記第２絶縁層１１１内に前記第１情報保存要素１０３、１０７、１０９と類似した形態を有する第２情報保存要素が配置される。すなわち、前記第２情報保存要素は前記第２絶縁層１１１を貫通して前記第１上部電極１０９に電気的に接続される第２下部電極１１５（図１の第２ヒータＨ２）、前記第２下部電極１１５上の第２相変化物質パターン１１９（図１の第２可変抵抗体Ｒ２）、及び前記第２相変化物質パターン１１９及び前記第２ドレイン３５ｄを覆う第２上部電極１２１を含むことができる。前記第２相変化物質パターン１１９の側壁及び第２絶縁層１１１間に第２絶縁性スペーサ１１７が介在される。前記第２上部電極１２１も、図４に示すように前記第２ドレイン３５ｄの上部面と直接接触することができる。前記第２スイッチング素子ＳＷ２及び第２情報保存要素１１５、１１９、１２１は第２抵抗性メモリセル（図１のＣＬ２）、すなわち第２相変化メモリセルを定義する。
【００５２】
前記第２絶縁層１１１及び第２上部電極１２１上に第３絶縁層１２３が配置され、前記第３絶縁層１２３内に図３と類似した形態を有する第３スイッチング素子ＳＷ３が配置される。また、前記第３絶縁層１２３内に前記第１情報保存要素１０３、１０７、１０９と類似した第３情報保存要素が配置される。すなわち、前記第３情報保存要素は前記第３絶縁層１２３を貫通して前記第２上部電極１２１に電気的に接続される第３下部電極１２７（図１の第３ヒータＨ３）、前記第３下部電極１２７上の第３相変化物質パターン１３１（図１の第３可変抵抗体Ｒ３）、及び前記第３相変化物質パターン１３１及び前記第３ドレイン４７ｄを覆う第３上部電極１３３を含むことができる。前記第３相変化物質パターン１３１の側壁及び第３絶縁層１２３間に第３絶縁性スペーサ１２９が介在される。前記第３上部電極１３３も、図４に示すように前記第３ドレイン４７ｄの上部面と直接接触することができる。前記第３スイッチング素子ＳＷ３及び第３情報保存要素１２７、１３１、１３３は第３抵抗性メモリセル（図１のＣＬ３）、すなわち第３相変化メモリセルを構成する。
【００５３】
前記第３上部電極１３３及び第３絶縁層１２３上に上部絶縁層１３５が配置され、前記上部絶縁層１３５上にビットライン１３９（図１のＢＬ）が配置される。前記ビットライン１３９は前記上部絶縁層１３５を貫通するビットラインコンタクトプラグ１３７を介して前記第３上部電極１３３に電気的に接続することができる。前記ビットライン１３９は前記メインワードライン７ａと交差するように配置することができる。
【００５４】
図４に示す前記第１ないし第３抵抗性メモリセルのうちのいずれか一つは、図１を参照して説明したのと同じ方法を用いて選択的にプログラムされるか、または読み出しすることができる。よって、本実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングを駆動する方法に対する説明は省略する。
【００５５】
本実施形態によれば、前記第１ないし第３上部電極１０９、１２１、１３３がそれぞれ上述のように前記第１ないし第３ドレイン１７ｄ、３５ｄ、４７ｄと直接接触することができ、それにより、前記上部電極１０９、１２１、１３３及び前記スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３間の電気的奇生抵抗が図３の実施形態に比べて著しく減少される。このように奇生抵抗が減少すると、非選択された抵抗性メモリセルのスイッチング素子を介して流れる電流の量が増加されて前記非選択された抵抗性メモリセルの情報保存要素がソフトプログラムされることを著しく抑制することができる。さらに、前記上部電極１０９、１２１、１３３及び前記スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３間の電気的奇生抵抗が減少すると、読み出しモードにおいてビットラインに誘導される信号を感知する感知増幅器のセンシングマージンを増加することができる。
【００５６】
図５は図２の等価回路図を有するさらに他のＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。本実施形態は情報保存要素の形態において図４の実施形態とは異なる。すなわち、本実施形態によれば、図４の第１下部電極１０３、第１相変化物質パターン１０７及び第１絶縁性スペーサ１０５の代りに第１可変抵抗体１５１が提供され、図４の第２下部電極１１５、第２相変化物質パターン１１９及び第２絶縁性スペーサ１１７の代りに第２可変抵抗体１５３が提供される。同様に、図４の第３下部電極１２７、第３相変化物質パターン１３１及び第３絶縁性スペーサ１２９の代りに第３可変抵抗体１５５が提供される。結果的に、前記第１ないし第３可変抵抗体１５１、１５３、１５５はそれぞれ前記第１ないし第３スイッチング素子ＳＷ１、ＳＷ２、ＳＷ３に並列接続される。
【００５７】
前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれは、抵抗ＲＡＭセルに用いられる可変抵抗性物質、例えばプラセオジムカルシウムマンガン酸化層（ＰＣＭＯ層）または遷移金属酸化層を含むことができる。その反面、前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれを磁気ＲＡＭセルに用いられる磁気トンネル接合（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ；ＭＴＪ）構造体とすることができる。すなわち、前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれは順に積層された固定層、トンネリング絶縁層及び自由層を含むことができる。
【００５８】
次いで、本発明の実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明する。
【００５９】
図６Ａないし図１３Ａは図３に示すＮＡＮＤ型抵抗性メモリセルストリングを製造する方法を説明するための平面図であり、図６Ｂないし図１３Ｂはそれぞれ図６Ａないし図１３Ａに対応する断面図である。
【００６０】
図６Ａ及び図６Ｂに示すように、半導体基板１の所定領域に素子分離層３を形成して活性領域３ａを画定する。前記活性領域上にゲート絶縁膜５を形成し、前記ゲート絶縁膜５を有する基板上にゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記活性領域３ａを横切る一対のメインゲート電極７ａ、７ｂを形成する。前記メインゲート電極７ａ、７ｂ及び前記素子分離層３をイオン注入マスクとして用いて前記活性領域３ａ内に不純物イオンを注入してメインソース９ｓ及びメインドレイン９ｄを形成する。前記メインゲート電極７ａ、メインソース９ｓ及びメインドレイン９ｄはメインスイッチング素子（図１のＳＷ０）を構成する。
【００６１】
前記メインスイッチング素子７ａ、９ｓ、９ｄを有する基板上に下部絶縁層１１を形成する。前記下部絶縁層１１内にまたは上に、通常の方法を用いて共通ソースライン１３ｓ及びドレインパッド１３ｄを形成する。前記共通ソースライン１３ｓは前記下部絶縁層１１を貫通するソースコンタクトホール１１ｓを介して前記メインソース１３ｓに接触するように形成され、前記ドレインパッド１３ｄは前記下部絶縁層１１を貫通するドレインコンタクトホール１１ｄを介して前記メインドレイン９ｄに接触するように形成される。前記メインゲート電極７ａ及び共通ソースライン１３ｓは図６Ａに示すように前記活性領域３ａを横切るライン形態を有するように形成することができる。
【００６２】
図７Ａ及び図７Ｂに示すように、前記共通ソースライン１３ｓ及びドレインパッド１３ｄを有する基板上に第１絶縁層１５を形成し、前記第１絶縁層１５をパターニングして前記ドレインパッド１３ｄの第１領域を露出させる第１ボディホール１５ａを形成する。前記第１ボディホール１５ａ内に、そして前記第１絶縁層１５上にシリコン層のような半導体層を形成し、前記半導体層を平坦化させて前記第１絶縁層１５の上部面を露出させる。その結果、前記第１ボディホール１５ａ内に半導体パターンが形成される。続いて、前記半導体パターンをエッチングして前記第１ボディホール１５ａ内にリセスされた半導体パターン１７ａを形成する。前記リセスされた半導体パターン１７ａは図７Ｂに示すように前記第１絶縁層１５の上部面よりも低い上部面を有することができる。
【００６３】
図８Ａ及び図８Ｂに示すように、前記リセスされた半導体パターン１７ａ内に不純物イオンを注入して順に積層された第１ソース１７ｓ、第１チャネル１７ｃ及び第１ドレイン１７ｄを形成する。前記第１ソース１７ｓ、第１チャネル１７ｃ及び第１ドレイン１７ｄは第１ボディパターン１７ｂを構成する。続いて、前記第１ボディパターン１７ｂ上の第１ボディホール１５ａ内に第１ボディキャッピングパターン１９を形成する。前記第１ボディキャッピングパターン１９は前記第１絶縁層１５に対してエッチング選択比を有する物質層で形成することができる。例えば、前記第１絶縁層１５がシリコン酸化層で形成される場合に、前記第１ボディキャッピングパターン１９をシリコン窒化層またはシリコン酸窒化層のような絶縁層で形成することができる。
【００６４】
図９Ａ及び図９Ｂに示すように、前記第１絶縁層１５をパターニングして前記第１ボディパターン１７ｂ及び第１ボディキャッピングパターン１９の側壁を露出させる第１グルーブ１５ｂを形成する。前記第１グルーブ１５ｂを図９Ａに示すように前記共通ソースライン１３ｓに平行なライン形態を有するように形成することができる。また、前記第１グルーブ１５ｂを少なくとも前記第１チャネル１７ｃの側壁を露出させるように形成することができる。言い替えれば、前記第１グルーブ１７ｃを前記第１ソース１７ｓに隣接した前記ドレインパッド１３ｄが露出しないように形成することができる。他方、前記第１グルーブ１５ｂを前記第１ソース１７ｓに隣接した前記ドレインパッド１３ｄが露出するように形成することもできる。この場合に、前記第１グルーブ１５ｂは前記第１ソース１７ｓ、第１チャネル１７ｃ、第１ドレイン１７ｄ及び第１ボディキャッピングパターン１９の側壁すべてを露出させることができる。
【００６５】
前記第１グルーブ１５ｂを有する基板上に第１ゲート絶縁膜２１を形成する。前記第１ゲート絶縁膜２１を、化学気相蒸着（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）技術または原子層堆積（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）技術のような当業界でよく知られている蒸着技術を用いて形成することができる。一方、前記第１ゲート絶縁膜２１を熱酸化技術（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ  ｔｅｃｈｎｉｑｕｅ）を用いて形成することもできる。この場合に、前記第１ゲート絶縁膜２１は前記ドレインパッド１３ｄの露出した領域及び前記第１ボディパターン１７ｂの側壁上に選択的に形成されることができる。
【００６６】
前記第１ゲート絶縁膜２１上にゲート導電層を形成し、前記ゲート導電層を平坦化させて前記第１グルーブ１５ｂ内に第１ゲート電極２３を形成する。前記第１ゲート電極２３は前記第１絶縁層１５の上部面よりも低い上部面を有するようにリセスすることができる。さらに詳しくは、前記第１ゲート電極２３は前記第１ドレイン１７ｄの上部面よりも低い上部面を有するようにリセスすることができる。前記第１ゲート電極２３及び第１ボディパターン１７Ｂは第１スイッチング素子ＳＷ１、すなわち第１垂直ＭＯＳトランジスタを構成する。
【００６７】
図１０Ａ及び図１０Ｂに示すように、前記第１ゲート電極２３が形成された基板上に第１ゲートキャッピング絶縁層を形成し、前記第１ゲートキャッピング絶縁層を平坦化して前記第１ゲート電極２３上の第１グルーブ１５ｂ内に残存する第１ゲートキャッピングパターン２５を形成する。
【００６８】
図１１Ａ及び図１１Ｂに示すように、前記第１ボディキャッピングパターン１９を除去して前記第１ドレイン１７ｄを露出させ、また、前記第１絶縁層１５をパターニングして前記ドレインパッド１３ｄの第２領域を露出させる第１ホール１５ｃを形成する。前記第１ボディキャッピングパターン１９は前記第１ホール１５ｃを形成した後に除去される。
【００６９】
図１２Ａ及び図１２Ｂに示すように、前記第１ホール１５ｃ内に第１下部電極２７を形成する。前記第１下部電極２７を前記第１ホール１５ｃを有する基板上にチタン窒化膜（ＴｉＮ）またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような下部電極層を蒸着して前記下部電極層を平坦化して形成することができる。
【００７０】
前記第１下部電極２７を有する基板上に可変抵抗性物質層及び上部電極層を順に形成し、前記上部電極層及び可変抵抗性物質層をパターニングして前記第１下部電極２７及び前記第１ドレイン１７ｄを覆う第１可変抵抗体２９及び前記第１可変抵抗体２９上に積層された第１上部電極３１を形成する。前記可変抵抗性物質層をカルコゲナイド層のような相変化物質層で形成することができ、前記上部電極層はチタン窒化膜（ＴｉＮ）またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような導電層で形成することができる。前記第１下部電極２７、第１可変抵抗体２９及び第１上部電極３１は第１情報保存要素を構成する。また、前記第１情報保存要素２７、２９、３１及び前記第１スイッチング素子ＳＷ１は第１抵抗性メモリセル、すなわち第１相変化メモリセル（図１のＣＬ１）を構成する。
【００７１】
図１３Ａ及び図１３Ｂに示すように、前記第１上部電極３１及び第１絶縁層１５上に第２絶縁層３３を形成し、図７Ａないし図１２Ａ及び図７Ｂないし図１２Ｂを参照して説明したような同じ方法を用いて前記第１絶縁層３３内に第２スイッチング素子ＳＷ２及び第２下部電極３９を形成する。続いて、図１２Ａ及び図１２Ｂを参照して説明したような同じ方法を用いて前記第２下部電極３９及び前記第２スイッチング素子ＳＷ２を覆う第２可変抵抗体４１及び前記第２可変抵抗体４１上に積層された第２上部電極４３を形成する。前記第２下部電極３９、第２可変抵抗体４１及び第２上部電極４３は第２情報保存要素を構成し、前記第２情報保存要素３９、４１、４３及び第２スイッチング素子ＳＷ２は第２抵抗性メモリセル、すなわち第２相変化メモリセル（図１のＣＬ２）を構成する。
【００７２】
続いて、前記第２抵抗性メモリセル上に第３絶縁層４５を形成し、図７Ａないし図１２Ａ及び図７Ｂないし図１２Ｂを参照して説明したような同じ方法を用いて前記第３絶縁層４５内に第３スイッチング素子ＳＷ３及び第３下部電極５１を形成する。続いて、図１２Ａ及び図１２Ｂを参照して説明したような同じ方法を用いて前記第３下部電極５１及び前記第３スイッチング素子ＳＷ３を覆う第３可変抵抗体５３及び前記第３可変抵抗体５３上に積層された第３上部電極５５を形成する。前記第３下部電極５１、第３可変抵抗体５３及び第３上部電極５５は第３情報保存要素を構成し、前記第３情報保存要素５１、５３、５５及び第３スイッチング素子ＳＷ３は第３抵抗性メモリセル、すなわち第３相変化メモリセル（図１のＣＬ３）を構成する。
【００７３】
前記第３抵抗性メモリセルを有する基板上に上部絶縁層５７を形成し、前記上部絶縁層５７内に前記第３上部電極５５に電気的に接続されるビットラインコンタクトプラグ５９を形成する。前記ビットラインコンタクトプラグ５９を有する基板上に金属層のような導電層を形成し、前記導電層をパターニングして前記ビットラインコンタクトプラグ５９を覆うビットライン６１を形成する。前記ビットライン６１は平面図から見た場合、前記メインゲート電極７ａと交差するように形成される。
【００７４】
図１４ないし図１７は図４に示すＮＡＮＤ型抵抗性メモリセルストリングを製造する方法を説明するための断面図である。
【００７５】
図１４及び図１５に示すように、半導体基板１上に、図６Ａないし図１０Ａ及び図６Ｂないし図１０Ｂを参照して説明したような同じ方法を用いてメインスイッチング素子７ａ、９ｓ、９ｄ、下部絶縁層１１、共通ソースライン１３ｓ、ドレインパッド１３ｄ、第１絶縁層１５及び第１スイッチング素子ＳＷ１を形成する。前記第１絶縁層１５をパターニングして前記ドレインパッド１３ｄの所定領域を露出させる第１ホール１０１を形成し、前記第１ホール１０１内に第１下部電極１０３を形成する。前記第１スイッチング素子ＳＷ１の第１ボディパターン１７ｂ上の第１ボディキャッピングパターン１９は前記第１ホール１０１の形成の前または後に除去することができる。前記第１下部電極１０３をチタン窒化膜（ＴｉＮ）またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような導電層で形成することができる。また、前記第１下部電極１０３は前記第１絶縁層１５の上部面よりも低い上部面を有するようにリセスした形態を有するように形成される。
【００７６】
図１６に示すように、前記第１下部電極１０３上の前記第１ホール１０１の側壁上に第１絶縁性スペーサ１０５を形成することができる。前記第１絶縁性スペーサ１０５を前記第１絶縁層１５に対してエッチング選択比を有する物質層で形成することができる。例えば、前記第１絶縁層１５がシリコン酸化層で形成された場合、前記第１絶縁性スペーサ１０５をシリコン窒化層またはシリコン酸窒化層で形成することができる。前記第１絶縁性スペーサ１０５を有する基板上に可変抵抗性物質層を形成し、前記可変抵抗性物質層を平坦化させて前記第１絶縁性スペーサ１０５により囲まれた第１ホール１０１内に第１可変抵抗体１０７を形成する。前記可変抵抗性物質層をカルコゲナイド層のような相変化物質層で形成することができる。結果的に、前記第１可変抵抗体１０７は前記第１ホール１０１により前記第１下部電極１０３に自己整列されることができ、前記第１ホール内に限定された形状を有するように形成することができる。
【００７７】
前記第１可変抵抗体１０７を有する基板上に上部電極層を形成し、前記上部電極層をパターニングして前記第１可変抵抗体１０７及び前記第１ドレイン１７ｄを覆う第１上部電極１０９を形成する。前記上部電極層をチタン窒化膜（ＴｉＮ）またはチタンアルミニウム窒化膜（ＴｉＡｌＮ）のような導電層で形成することができる。
【００７８】
前記第１下部電極１０３、第１可変抵抗体１０７及び第１上部電極１０９は第１情報保存要素を構成し、前記第１情報保存要素１０３、１０７、１０９及び第１スイッチング素子ＳＷ１は第１抵抗性メモリセル、すなわち第１相変化メモリセル（図１のＣＬ１）を構成する。
【００７９】
図１７に示すように、前記第１上部電極１０９を有する基板上に第２絶縁層１１１を形成し、前記第２絶縁層１１１内に図１４を参照して説明したような同じ方法を用いて第２スイッチング素子ＳＷ２を形成する。続いて、前記第２絶縁層１１１をパターニングして前記第１上部電極１０９の所定領域を露出させる第２ホール１１３を形成し、前記第２ホール１１３内に図１５及び図１６を参照して説明したような同じ方法を用いて第２下部電極１１５、第２絶縁性スペーサ１１７及び第２可変抵抗体１１９を形成する。続いて、前記第２可変抵抗体１１９及び第２ドレイン３５ｄを覆う第２上部電極１２１を形成する。
【００８０】
前記第２下部電極１１５、第２可変抵抗体１１９及び第２上部電極１２１は第２情報保存要素を構成し、前記第２情報保存要素１１５、１１９、１２１及び第２スイッチング素子ＳＷ２は第２抵抗性メモリセル、すなわち第２相変化メモリセル（図１のＣＬ２）を構成する。
【００８１】
続いて、前記第２上部電極１２１及び前記第２絶縁層１１１上に第３絶縁層１２３を形成し、前記第３絶縁層１２３内に図１４を参照して説明したような同じ方法を用いて第３スイッチング素子ＳＷ３を形成する。続いて、前記第３絶縁層１２３をパターニングして前記第２上部電極１２１の所定領域を露出させる第３ホール１２５を形成し、前記第３ホール１２５内に図１５及び図１６を参照して説明したような同じ方法を用いて第３下部電極１２７、第３絶縁性スペーサ１２９及び第３可変抵抗体１３１を形成する。続いて、前記第３可変抵抗体１３１及び第３ドレイン４７ｄを覆う第３上部電極１３３を形成する。
【００８２】
前記第３下部電極１２７、第３可変抵抗体１３１及び第３上部電極１３３は第３情報保存要素を構成し、前記第３情報保存要素１２７、１３１、１３３及び第３スイッチング素子ＳＷ３は第３抵抗性メモリセル、すなわち第３相変化メモリセル（図１のＣＬ３）を構成する。
【００８３】
前記第３上部電極１３３及び第３絶縁層１２３上に上部絶縁層１３５を形成し、前記上部絶縁層１３５上にビットライン１３９を形成する。前記ビットライン１３９は前記上部絶縁層１３５を貫通するビットラインコンタクトプラグ１３７を介して前記第３上部電極１３３に電気的に接続することができる。前記ビットライン１３９を図１３Ａ及び図１３Ｂを参照して説明したような同じ方法を用いて形成することができる。
【００８４】
図５に示すＮＡＮＤ型抵抗性メモリセルストリングを製造する方法は、第１ないし第３可変抵抗体１５１、１５３、１５５を形成する方法において、図１４ないし図１７に示す実施形態の製造方法とは異なる。すなわち、図５の第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれを、抵抗ＲＡＭセルに用いられる可変抵抗性物質、例えばプラセオジムカルシウムマンガン酸化層（ＰＣＭＯ層）または遷移金属酸化層に形成することができる。他方、前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれを、一般的な磁気ＲＡＭセルに用いられる磁気トンネル接合（ＭＴＪ）構造体を製造する方法を用いて製作することができる。すなわち、前記第１ないし第３可変抵抗体１５１、１５３、１５５のそれぞれを順に積層された固定層、トンネリング絶縁層及び自由層を含むように形成することができる。
【図面の簡単な説明】
【００８５】
【図１】本発明の一実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングを示す等価回路図である。
【図２】本発明の他の実施形態に係るＮＡＮＤ型抵抗性メモリセルストリングを示す等価回路図である。
【図３】図１の等価回路図を有するＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。
【図４】図１の等価回路図を有する他のＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。
【図５】図２の等価回路図を有するさらに他のＮＡＮＤ型抵抗性メモリセルストリングのうちいずれか一つを示す断面図である。
【図６Ａ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。
【図６Ｂ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図７Ａ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。
【図７Ｂ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図８Ａ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。
【図８Ｂ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図９Ａ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。
【図９Ｂ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図１０Ａ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。
【図１０Ｂ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図１１Ａ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。
【図１１Ｂ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図１２Ａ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。
【図１２Ｂ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図１３Ａ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための平面図である。
【図１３Ｂ】図３のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図１４】図４のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図１５】図４のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図１６】図４のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【図１７】図４のＮＡＮＤ型抵抗性メモリセルストリングの製造方法を説明するための断面図である。
【符号の説明】
【００８６】
１  半導体基板
３  素子分離層
３ａ  活性領域
７ａ、７ｂ  メインゲート電極
９ｓ  メインソース
９ｄ  メインドレイン
１１  下部絶縁層
１１ｓ  ソースコンタクトホール
１１ｄ  ドレインコンタクトホール
１３ｓ  共通ソースライン
１３ｄ  ドレインパッド
１５  第１絶縁層
１７ｂ  第１ボディパターン
１７ｓ  第１ソース
１７ｃ  第１チャネル
１７ｄ  第１ドレイン
２３  第１ゲート電極
２７  第１下部電極
２９  第１相変化物質パターン
２９ｖ  第１相変化領域
３１  第１上部電極
３３  第２絶縁層
３５ｂ  第２ボディパターン
３５ｓ  第２ソース
３５ｃ  第２チャネル
３５ｄ  第２ドレイン
３９  第２下部電極
４１  第２相変化物質パターン
４３  第２上部電極
４５  第３絶縁層
４７ｂ  第３ボディパターン
４７ｓ  第３ソース
４７ｃ  第３チャネル
４７ｄ  第３ドレイン
５１  第３下部電極
５３  第３相変化物質パターン
５５  第３上部電極
５７  上部絶縁層
５９  ビットラインコンタクトプラグ
６１  ビットライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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