(57)【特許請求の範囲】
【請求項１】
各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路において、
少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流が前記ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、前記各ＭＯＳトランジスタが、不揮発性記憶素子であり、
前記エンハンスメント型ＭＯＳトランジスタとなる前記不揮発性記憶素子へ調整用電流を外部から印可するための電流源をさらに備えていることを特徴とする基準電圧発生回路。
【請求項２】
前記ディプレッション型ＭＯＳトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記エンハンスメント型ＭＯＳトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
前記各ＭＯＳトランジスタの各端子を所望の電位に設定するスイッチ部を備えていることを特徴とする請求項１又は２に記載の基準電圧発生回路。
【請求項４】
各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法において、
少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流が前記ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、前記各ＭＯＳトランジスタが不揮発性記憶素子であり、
まず、前記複数の不揮発性記憶素子の各々に流れる電流が、互いに同じ又は関連する電流である前記複数の不揮発性記憶素子のうち少なくとも１個に対してエンハンスメント状態にするステップと、
次に、前記エンハンスメント状態の不揮発性記憶素子へ外部から調整用電流を印可して前記基準電圧を確認して、前記複数の不揮発性記憶素子のうち少なくとも１個に対してディプレッション状態にするステップと、
次に、前記基準電圧を発生するステップと
を有することを特徴とする基準電圧発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路及び基準電圧発生方法に関し、より詳細には、半導体装置に利用され、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路及び基準電圧発生方法に関する。
【背景技術】
【０００２】
一般に、基準電圧発生回路を内蔵する半導体装置は、製造時において、各々のトランジスタの閾値や抵抗素子の抵抗値などには、製造バラツキが有るため、設計時に想定した基準電圧が所望の値にならずに大きくばらついてしまう。このため、かなり安定した基準電圧を必要とする回路に基準電圧発生回路を用いた場合にも、製造バラツキに起因して基準電圧のバラツキが発生するという不具合が生じる。
【０００３】
また、設計段階のシミュレーションでは、アナログ値である基準電圧を実物と同等に設定することは極めて困難であり、そのため、配線層修正で電圧を調整するための予備トランジスタを多数内蔵したり、製造後レーザートリマで調整可能な様にしているが、レイアウト面積の増大や、電圧調整のための工数増加が問題となる。
そこで、この種の問題を解決するために、種々の基準電圧発生回路が提案されている。例えば、特許文献１に記載のものは、発生する基準電圧のバラツキの無い安定した基準電圧発生回路を提供するもので、電源電圧とは無関係に一定電流を流す電流源を有するとともに、この電流源には不揮発性記憶素子が接続されており、この不揮発性記憶素子は、書込動作／消去動作の少なくとも一方の動作が可能で、かつ、その閾値電圧を基準電圧として発生するものであり、不揮発性記憶素子の書込動作又は消去動作に伴う閾値電圧の変化によって基準電圧を設定するようにしたものである。
【０００４】
図１は、従来の基準電圧発生回路を説明するための回路構成図で、上述した特許文献１に記載されているものである。符号Ａは定電流発生回路で、一対のＰチャネルトランジスタ１、一対のＮチャネルトランジスタ２及び抵抗素子３を備えて構成されている。また、５は電流源の役割をするＰチャネルトランジスタである。したがって、定電流発生回路４及びＰチャネルトランジスタ５は、電源電圧をＶＤＤ、Ｐチャネルトランジスタ１のしきい値電圧Ｖｔとすると、ＶＤＤ＞Ｖｔであれば、定電流発生回路４の構成から、ノードｇ１の電圧は、常にＶＤＤより閾値電圧Ｖｔだけ低い電圧（＝ＶＤＤ−Ｖｔ）となるので、Ｐチャネルトランジスタ１のドレイン・ソース間電流Ｉ１は一定となる。
【０００５】
また、Ｐチャネルトランジスタ５は、Ｐチャネルトランジスタ１とカレントミラー接続されているので、このＰチャネルトランジスタ５には、Ｐチャネルトランジスタ１とＰチャネルトランジスタ５との能力比に比例して電源電圧ＶＤＤとは無関係な一定のドレイン・ソース間電流Ｉｎが流れる。したがって、Ｐチャネルトランジスタ５は、電源電圧ＶＤＤとは無関係に一定電流Ｉｎを流す電流源となる。
【０００６】
この回路構成の特徴は、不揮発性記憶素子７とドレイン電圧制御回路Ｂとゲート電圧制御回路Ｃとソース電圧制御回路Ｊ及びゲート電圧低圧素子Ｋとを備えている点にある。
不揮発性記憶素子７は、コントロールゲート及びフローティングゲートを持ちフローティングゲートへ電子を注入放出することで閾値制御が可能なものである。
ドレイン電圧制御回路Ｂは、不揮発性記憶素子７のドレインＤの電圧を制御するものであって、ここではＰチャネルトランジスタ８，１２、Ｎチャネルトランジスタ９，１０，１１及びインバータ１３，２０で構成されている。
【０００７】
ゲート電圧低圧素子Ｋは、基準電圧Ｖｒｅｆの信頼性を高めるために、不揮発性記憶素子７のゲートＧに印加される電圧を低く抑える作用をするもので、ここではＰチャネルトランジスタ１５で構成されている。そして、このＰチャンネルトランジスタ１５が電流源の役割をするＰチャネルトランジスタ５のノードｇ２と不揮発性記憶素子７のゲートＧとの間に介在されている。
【０００８】
ゲート電圧制御回路Ｃは、不揮発性記憶素子７のゲートＧの電圧を制御するものであって、ここではＰチャネルトランジスタ１６，２１、Ｎチャネルトランジスタ２２、インバータ１７及びレベルシフタ１８，２４で構成されている。
ソース電圧制御回路Ｊは、不揮発性記憶素子７のソースＳの電圧を制御するものであって、ここではレベルシフタ２５で構成されている。
【０００９】
ここで、基準電圧の出力部に不揮発性記憶素子７を用いることで、基準電圧Ｖｒｅｆを任意に設定できるようになるメカニズムについて、図１を簡略化した図２の回路図を参照して説明する。
図２は、図１の基準電圧発生回路の動作を説明するための図である。図２において、符号５は電流源の働きをするＰチャネルトランジスタ、７は不揮発性記憶素子である。
【００１０】
いま、Ｐチャネルトランジスタ５に流れる電流Ｉｎが１μＡ程度といった微少電流とすると、基準電圧Ｖｒｅｆは、不揮発性記憶素子７の閾値電圧となる。不揮発性記憶素子７の閾値電圧は、そのフローティングゲート内の電子量で決まり、この電子量は、電気的書込や電気的消去によって任意に制御することが可能である。このように、基準電圧Ｖｒｅｆは、不揮発性記憶素子７の閾値電圧を利用することで任意設定が可能となる。
【００１１】
また、ディプレッション型ＭＯＳトランジスタの定電流性を利用して、その定電流で動作するゲートとドレインを接続したエンハンスメント型ＭＯＳトランジスタに発生する電圧を基準電圧として用いる基準電圧回路が提案されている。
図３は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた基準電圧発生回路の回路構成図で、特許文献２に記載されているものである。この基準電圧発生回路は、同一導電型で、かつ、導電係数を略等しくするディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとをそれぞれ直列に接続し、ディプレッション型ＭＯＳトランジスタのゲート３１とソース３３とを接続し、エンハンスメント型ＭＯＳトランジスタのゲート３２とドレイン３３とを接続し、高電圧供給端子を、ディプレッション型ＭＯＳトランジスタのドレイン３４に設け、低電圧供給端子を、エンハンスメント型ＭＯＳトランジスタのソース３５に設け、出力端子３６を両ＭＯＳトランジスタの接続点に設けたものである。
【００１２】
なお、ディプレッション型とエンハンスメント型は、ゲート電圧とドレイン電流の関係による分類されたもので、ディプレッション型（ｄｅｐｌｅｔｉｏｎ  ｔｙｐｅ）は、ゲート電圧をかけないときにチャネルが存在してドレイン電流が流れるもので、エンハンスメント型（ｅｎｈａｎｃｅｍｅｎｔ  ｔｙｐｅ）は、ゲート電圧をかけないときはチャネルが存在せずにドレイン電流が流れないものである。また、ＭＯＳは、金属（Ｍｅｔａｌ）−半導体酸化物（Ｏｘｉｄｅ）−半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を意味している。
【００１３】
また、同一導電型で、かつ、異なるスレッショルド電圧を有する２個以上のＭＯＳトランジスタを直列に接続する事により基準電圧を発生する半導体装置が提案されている。
図４は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた他の基準電圧発生回路の回路構成図で、特許文献３に記載されているものである。この基準電圧発生回路は、同一導電型のディプレッション型ＭＯＳトランジスタ４１と少なくとも１個のエンハンスメント型ＭＯＳトランジスタ４２とをそれぞれ直列に接続し、第１の電圧供給端子４３を、ディプレッション型ＭＯＳトランジスタ４１のドレインＤに設け、第２の電圧供給端子４４を、エンハンスメント型ＭＯＳトランジスタ４２のうちの一つのトランジスタのソースＳに設け、ディプレッション型ＭＯＳトランジスタ４１のゲートを第２の電圧供給端子４４に接続し、エンハンスメント型ＭＯＳトランジスタ４２のゲートＧとドレインＤをそれぞれ接続し、出力端子４５をエンハンスメント型ＭＯＳトランジスタ４２のゲートＧとドレインＤの接続点に設けたものである。
【００１４】
また、ディプレッョン型ＭＯＳＦＥＴと、それと同一導電型のエンハンスメント型ＭＯＳＦＥＴ及び電流ミラー回路を構成する一対のＭＯＳＦＥＴからなる極めて簡単な回路により温度補償された基準電圧を得るようにした基準電圧発生回路が提案されている。
図５は、従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた更に他の基準電圧発生回路の回路構成図で、特許文献４に記載されているものである。この基準電圧発生回路において、ディプレッション型ＭＯＳＦＥＴ５３（Ｑ３）は、そのゲートＧとソースＳが共通化されて定電流源として動作する。ＭＯＳＦＥＴ５３（Ｑ３）のゲートＧとソースＳは、回路の接地電位等の低電圧側の電源線に接続される。このＭＯＳＦＥＴ５３（Ｑ３）のドレインＤから得られる定電流Ｉは、Ｐチャンネル型ＭＯＳＦＥＴ５１（Ｑ１）と５２（Ｑ２）からなる電流ミラー回路に供給される。すなわち、Ｐチャンネル型ＭＯＳＦＥＴ５１（Ｑ１）は、そのゲートＧとドレインＤが共通化されてダイオード形態にされる。ＭＯＳＦＥＴ５２（Ｑ２）は、ＭＯＳＦＥＴ５１（Ｑ１）とゲートＧとソースＳが共通化されて、ドレインＤからサイズ比に対応した電流αＩを出力する。電流ミラー回路を構成ＭＯＳＦＥＴ５１（Ｑ１）と５２（Ｑ２）のソースＳは、特に制限されないが、高電圧側の電源線に接続される。
【００１５】
ＭＯＳＦＥＴ５４（Ｑ４）は、ＭＯＳＦＥＴ５３（Ｑ３）と同じＮチャンネル型により構成され、エンハンスメント型とされる。ＭＯＳＦＥＴ５４（Ｑ４）のゲートＧとドレインＤは、ダイオード形態にされて、そのゲートＧとソースＳ間電圧が基準電圧Ｖｒとして出力される。ＭＯＳＦＥＴＱ４のソースは、特に制限されないが、ＭＯＳＦＥＴ５３（Ｑ３）のソースＳと同様に回路の接地電位側等の低電圧側の電源線に接続される。
【００１６】
また、基準電圧源の構成及び基準電圧生成の仕組みについては、非特許文献１に記載されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０００−３２２８９７号公報
【特許文献２】特公平４−６５５４６号公報
【特許文献３】特開平８−３３５１２２号公報
【特許文献４】特開平６−８３４６７号公報
【非特許文献】
【００１８】
【非特許文献１】“ＣＭＯＳアナログＩＣ回路の実務設計”（第３章）  吉田晴彦著、ＣＱ出版、２０１０年２月１５日発行
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、上述した特許文献１に記載の基準電圧発生回路は、不揮発性記憶素子で生成する基準電圧は調整することができるものの、電流源に抵抗（図１の抵抗素子３）を使っているため、温度特性をキャンセルすることが難しいという問題があった。また、上述した特許文献２に記載のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとを使う基準電圧生成回路では、その温度特性はキャンセルされるが、ＭＯＳトランジスタの製造バラツキの依存性により、基準電圧が変動するという問題があった。また、上述した特許文献３及び４についても同様の問題があった。
【００２０】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、基準電圧を製造後に調整して製造バラツキがない任意の基準電圧を生成できるようにするとともに、同じＭＯＳトランジスタを使って基準電圧を生成して温度特性を抑えることができるようにした基準電圧発生回路及び基準電圧発生方法を提供することにある。
【課題を解決するための手段】
【００２１】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路において、少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流が前記ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、前記各ＭＯＳトランジスタが、不揮発性記憶素子であり、前記エンハンスメント型ＭＯＳトランジスタとなる前記不揮発性記憶素子へ調整用電流を外部から印可するための電流源をさらに備えていることを特徴とする。
【００２２】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記ディプレッション型ＭＯＳトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記エンハンスメント型ＭＯＳトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記各ＭＯＳトランジスタの各端子を所望の電位に設定するスイッチ部を備えていることを特徴とする。
【００２３】
また、請求項４に記載の発明は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧方法において、少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流が前記ディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、前記各ＭＯＳトランジスタが不揮発性記憶素子であり、まず、前記複数の不揮発性記憶素子の各々に流れる電流が、互いに同じ又は関連する電流である前記複数の不揮発性記憶素子のうち少なくとも１個に対してエンハンスメント状態にするステップと、次に、前記エンハンスメント状態の不揮発性記憶素子へ外部から調整用電流を印可して前記基準電圧を確認して、前記複数の不揮発性記憶素子のうち少なくとも１個に対してディプレッション状態にするステップと、次に、前記基準電圧を発生するステップとを有することを特徴とする。
【発明の効果】
【００２５】
本発明によれば、少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流がディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、各ＭＯＳトランジスタが不揮発性記憶素子であるので、基準電圧を製造後に調整するため、製造バラツキがない任意の基準電圧を生成できる。また、同じＭＯＳトランジスタを使って基準電圧を生成するため、温度特性を抑えることができる。
【図面の簡単な説明】
【００２６】
【図１】従来の基準電圧発生回路を説明するための回路構成図である。
【図２】図１の基準電圧発生回路の動作を説明するための図である。
【図３】従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた基準電圧発生回路の回路構成図である。
【図４】従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた他の基準電圧発生回路の回路構成図である。
【図５】従来のディプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを用いた更に他の基準電圧発生回路の回路構成図である。
【図６】（ａ），（ｂ）は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図である。
【図７】（ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第１の調整方法を説明するための図である。
【図８】（ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第２の調整方法を説明するための図である。
【図９】（ａ），（ｂ）は、本発明に係る基準電圧発生回路を説明するための構成図である。
【図１０】本発明に係る基準電圧発生回路の実際の回路例を示す構成図である。
【図１１】図１０に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
【図１２】図１０に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。
【図１３】図１１における書き込み時間に対するＭ２の閾値の関係を示す図である。
【図１４】図１０に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態（Ｍ２はディプレッション状態となっている）を示す図である。
【図１５】図１４における書き込み時間に対するＭ２の閾値の関係を示す図である。
【図１６】調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。
【図１７】図１０に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
【図１８】図１７における書き込み時間に対するＭ１の閾値の関係を示す図である。
【図１９】図１０に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
【図２０】図１０に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。
【図２１】図１９における書き込み時間に対するＭ１の閾値の関係を示す図である。
【図２２】調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。
【図２３】図１０に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
【図２４】図２３における書き込み時間に対するＭ１の閾値の関係を示す図である。
【図２５】図１０に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
【図２６】図１０に示した本発明に係る基準電圧発生回路の実際の回路例における基準電流ＩＲＥＦを確認する状態を示す図である。
【図２７】図２５における書き込み時間に対するＭ１の閾値の関係を示す図である。
【図２８】調整時間に対する基準電流ＩＲＥＦの遷移状態を示す図である。
【図２９】図１０に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
【図３０】図１０に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。
【図３１】図２９における書き込み時間に対するＭ２の閾値の関係を示す図である。
【図３２】図１０に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態（Ｍ２はディプレッション状態となっている）を示す図である。
【図３３】図３２における書き込み時間に対するＭ２の閾値の関係を示す図である。
【図３４】調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。
【図３５】本発明に係る基準電圧発生方法を説明するためのフローチャートを示す図である。
【図３６】本発明に係る他の基準電圧発生方法を説明するためのフローチャートを示す図である。
【発明を実施するための形態】
【００２７】
以下、図面を参照して本発明の実施例について説明する。  
本発明の基準電圧発生回路は、不揮発性記憶素子がエンハンスメント型ＭＯＳトランジスタとディプレッション型ＭＯＳトランジスタの２状態にすることができることを利用して基準電圧を生成するものである。
図６（ａ），（ｂ）は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図で、図６（ａ）は、ディプレッションＭＯＳトランジスタとエンハンスメントＭＯＳトランジスタを使った回路図で、図６（ｂ）は、不揮発性記憶素子がエンハンスメント型ＭＯＳトランジスタとディプレッション型ＭＯＳトランジスタの２状態を示す図である。この基本回路は、図３に示したディプレッションＭＯＳトランジスタとエンハンスメントＭＯＳトランジスタを使った回路図と同じになる。
【００２８】
本発明に係る基準電圧発生回路は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路で、少なくとも１個以上のディプレッション型ＭＯＳトランジスタ６１（Ｍ１）と、流れる電流がディプレッション型ＭＯＳトランジスタ６１（Ｍ１）に流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタ６２（Ｍ２）とを備え、各ＭＯＳトランジスタ６１，６２が不揮発性記憶素子である。
【００２９】
つまり、図６（ｂ）に示したように、基準電圧発生回路の下段側の不揮発性記憶素子をエンハンスメント状態になるように調整して、上段側の不揮発性記憶素子をディプレッション状態になるように調整する。不揮発性記憶素子は、フローティングゲートを有するＭＯＳトランジスタにより構成され、書き込み消去ができる。例えば、電気的な書き込み消去をするＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどがあげられる。または、紫外線による書き込み消去をするＵＶＥＲＯＭなどであってもよい。不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子である。
【００３０】
図６（ｂ）に示したように、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する調整方法は、以下に説明するような２通りがある。
図７（ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第１の調整方法を説明するための図である。
【００３１】
外部から調整用の電流Ｉｒｅｆを印可して、まず、下側の不揮発性記憶素子Ｍ２をエンハンスメント状態になるようにして、ＶＲＥＦを所望の電圧が出力されるように調整する。その後、外部からの調整用電流Ｉｒｅｆを止めて、上側の不揮発性記憶素子Ｍ１をディプレッション状態になるようにして、不揮発性記憶素子Ｍ１に流れる電流が外部からの調整用電流Ｉｒｅｆと同じになるように調整する（ＶＲＥＦをモニタしながら所望の電圧ＶＲＥＦが出力されるように調整する）。
【００３２】
図８（ａ），（ｂ）は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第２の調整方法を説明するための図である。
まず、上側の不揮発性記憶素子Ｍ１をディプレッション状態になるようにして、Ｍ１に流れる電流Ｉｒｅｆが所望に値になるように調整する。その後、下側の不揮発性記憶素子Ｍ２をエンハンスメント状態になるようにして、ＶＲＥＦが所望の電圧となるように調整する（ＶＲＥＦをモニタしながら所望の電圧ＶＲＥＦが出力されるように調整する）。
【実施例】
【００３３】
図９（ａ），（ｂ）は、本発明に係る基準電圧発生回路を説明するための構成図で、図９（ａ）は、エンハンスメント状態の遷移を示し、図９（ｂ）は、ディプレッション状態の遷移を示している。
不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるＮＭＯＳタイプの素子であり、それぞれの状態にするバイアス条件は、ＦＮトンネリング（ファウラ−ノルドハイム  トンネリング）を使用した場合、図９（ａ），（ｂ）のようになる。このようなバイアス条件を印可すると経時的に状態が遷移する。
【００３４】
つまり、本発明の基準電圧発生回路は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路であり、少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流がディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、各ＭＯＳトランジスタは不揮発性記憶素子である。
【００３５】
図９（ｂ）に示したＶＰＰは、不揮発性記憶素子がＦＮトンネリングをするために必要な電圧で、通常は１０Ｖ以上である。不揮発性記憶素子の書き込み動作は、コントロールゲート端子にＶＰＰを印加し、ソース端子を０Ｖに接地し、ドレイン端子をフローティング状態にする。すると、ＦＮトンネリングによりフローティングゲートに電子が注入され、不揮発性記憶素子の閾値が上がる。このようにフローティングゲートに電子が注入している場合は電流が流れないエンハンスメント状態になる。
【００３６】
一方、不揮発性記憶素子の消去動作は、コントロールゲート端子を０Ｖに接地し、ソース端子にＶＰＰを印加し、ドレイン端子をフローティングと状態にする。すると、ＦＮトンネリングによりフローティングゲートから電子が放出され、不揮発性記憶素子の閾値が下がる。このようにフローティングゲートから電子が放出されている場合は電流が流れるディプレッション状態になる。
【００３７】
つまり、ディプレッション型ＭＯＳトランジスタは、不揮発性記憶素子の消去動作によりなされ、エンハンスメント型ＭＯＳトランジスタは、不揮発性記憶素子の書き込み動作によりなされる。
図１０は、本発明に係る基準電圧発生回路の実際の回路例を示す構成図である。図１０における基準電圧ＶＲＥＦを出力している状態でのスイッチ（ＳＷ）の状態は、以下のようになる。
【００３８】
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３，ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＳＨＯＲＴ（接続）
ＳＷ９，ＳＷ１０：任意（どちらでもＯＫ、図１０ではＶＳＳ）
この状態でＭ１がディプレッション状態、Ｍ２がエンハンスメント状態のとき、基準電圧ＶＲＥＦが生成される。つまり、本発明の基準電圧発生回路は、各ＭＯＳトランジスタの各端子を所望の電位に設定するスイッチ部を備えている。
【００３９】
上述した図７（ａ），（ｂ）に示した第１の調整方法による調整シーケンスは、以下に説明する図１１乃至図２２に示す＜調整シーケンス（１）＞乃至＜調整シーケンス（４）＞のとおりである。
＜調整シーケンス（１）＞
図１１は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ２をエンハンスメント状態（閾値を所望の基準電圧ＶＲＥＦよりも大きく）にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：任意（図１１ではＶＳＳ）
ＳＷ１０：ＶＰＰ
【００４０】
図１２は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６：ＯＰＥＮ
ＳＷ７，ＳＷ８：ＳＨＯＲＴ
ＳＷ９：任意（図１２ではＶＳＳ）
ＳＷ１０：任意（図１２ではＶＳＳ）
【００４１】
図１３は、図１１における書き込み時間に対するＭ２の閾値の関係を示す図である。上述した図１１の状態では、Ｍ２の閾値が図１３のように経時的に変化して徐々に増加する。書き込み時間を任意に調整することでＭ２の閾値Ｖｔｈを所望の基準電圧ＶＲＥＦより大きな値にする（確認は図１２のように、外部から調整用電流Ｉｒｅｆを印可して、ＶＲＥＦをモニタする）。
【００４２】
＜調整シーケンス（２）＞
図１４は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態（Ｍ２はディプレッション状態となっている）を示す図である。
不揮発性記憶素子Ｍ２を一旦ディプレッション状態にすることで閾値を徐々に下げ、不揮発性記憶素子Ｍ２を所望のエンハンスメント状態（閾値を所望の基準電圧ＶＲＥＦと同じに）にすることで所望の基準電圧ＶＲＥＦが出力されるように調整する。図１２のように、外部から調整用電流Ｉｒｅｆを印可して、ＶＲＥＦをモニタして確認しながら実施する。ＶＲＥＦが所望の電圧より下がりすぎた場合は、＜調整シーケンス（１）＞に戻る。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＰＰ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：任意（図１４ではＶＳＳ）
ＳＷ１０：ＶＳＳ
【００４３】
図１５は、図１４における書き込み時間に対するＭ２の閾値の関係を示す図である。図１４の状態では、Ｍ２の閾値が図１５のように経時的に変化して徐々に減少する。書き込み時間（消去時間）を任意に調整することでＭ２の閾値Ｖｔｈを所望の基準電圧ＶＲＥＦ値にする。
図１６は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（１）＞及び＜調整シーケンス（２）＞の基準電圧ＶＲＥＦの遷移状態を示している。これで外部から調整用電流Ｉｒｅｆを使ったときのＶＲＥＦの調整は終了する。
【００４４】
＜調整シーケンス（３）＞
図１７は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ１を一旦エンハンスメント状態にする。このとき所望のエンハンスメント状態にあるＭ２は接続しない。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ（任意でもよい）
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意（図１７ではＶＳＳ）
【００４５】
図１８は、図１７における書き込み時間に対するＭ１の閾値の関係を示す図である。図１７の状態では、Ｍ１の閾値が図１８のように経時的に変化して徐々に増加する。書き込み時間を任意に調整することでＭ１の閾値Ｖｔｈを一旦エンハンスメント状態にする。
＜調整シーケンス（４）＞
図１９は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ１を所望のディプレッション状態にすることで所望の基準電圧ＶＲＥＦが出力されるように調整する。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＰＰ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：ＶＳＳ
ＳＷ１０：任意（図１９ではＶＳＳ）
【００４６】
図２０は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６：ＳＨＯＲＴ
ＳＷ７，ＳＷ８：ＳＨＯＲＴ
ＳＷ９：任意（図２０ではＶＳＳ）
ＳＷ１０：任意（図２０ではＶＳＳ）
【００４７】
図２０のように、所望のエンハンスメント状態にあるＭ２も接続し、ＶＲＥＦをモニタして確認しながら実施する。ＶＲＥＦが所望の電圧より上がりすぎた場合は、上述した＜調整シーケンス（３）＞に戻る。
図２１は、図１９における書き込み時間に対するＭ１の閾値の関係を示す図である。図１９の状態では、Ｍ１の閾値が図２１のように経時的に変化して徐々に減少する。書き込み時間（消去時間）を調整することで、所望の基準電圧ＶＲＥＦ値が出力されるように、Ｍ１の閾値Ｖｔｈを調整する。これはＭ１に流れる電流が外部から印可した調整用電流Ｉｒｅｆと同じ電流になるように調整しているここと同じである。
【００４８】
図２２は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（３）＞及び＜調整シーケンス（４）＞の基準電圧ＶＲＥＦの遷移状態を示している。これでＶＲＥＦの調整は終了する。
また、上述した図８（ａ），（ｂ）に示した第２の調整方法による調整シーケンスは、以下に説明する＜調整シーケンス（１）＞乃至＜調整シーケンス（４）＞のとおりである。
【００４９】
＜調整シーケンス（１）＞
図２３は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。不揮発性記憶素子Ｍ１を一旦エンハンスメント状態にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＳＳ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：ＶＰＰ
ＳＷ１０：任意（図２３ではＶＳＳ）
【００５０】
図２４は、図２３における書き込み時間に対するＭ１の閾値の関係を示す図である。図２３の状態では、Ｍ１の閾値が図２４のように経時的に変化して徐々に増加する。書き込み時間を調整することでＭ１の閾値Ｖｔｈを一旦エンハンスメント状態にする。
＜調整シーケンス（２）＞
図２５は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ１を所望のディプレッション状態にすることで所望の基準電流ＩＲＥＦが流れるように調整する。ＩＲＥＦをモニタして確認しながら実施する。ＩＲＥＦが所望の電流より大きくなった場合は、上述した＜調整シーケンス（１）＞に戻る。このディプレッション状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＰＰ
ＳＷ２：ＶＳＳ
ＳＷ３：ＳＨＯＲＴ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：ＶＳＳ
ＳＷ１０：任意（図２５ではＶＳＳ）
【００５１】
図２６は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例における基準電流ＩＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６：ＳＨＯＲＴ
ＳＷ７，ＳＷ８：ＯＥＰＮ
ＳＷ９：任意（図２６ではＶＳＳ）
ＳＷ１０：任意（図２６ではＶＳＳ）
【００５２】
図２７は、図２５における書き込み時間に対するＭ１の閾値の関係を示す図である。図２５の状態では、Ｍ１の閾値が図２７のように経時的に変化して徐々に増加する。書き込み時間（消去時間）を調整することでＭ１の閾値Ｖｔｈを、所望の基準電流Ｉｒｅｆが出力されるように調整する。
図２８は、調整時間に対する基準電流ＩＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（１）＞及び＜調整シーケンス（２）＞の基準電流ＩＲＥＦの遷移状態を示している。これでＩＲＥＦの調整は終了する。
【００５３】
＜調整シーケンス（３）＞
図２９は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子Ｍ２をエンハンスメント状態（閾値を基準電圧ＶＲＥＦよりも大きく）にする。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：任意（図２９ではＶＳＳ）
ＳＷ１０：ＶＰＰ
【００５４】
図３０は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧ＶＲＥＦを確認する状態を示す図である。この確認状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＳＳ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＯＰＥＮ
ＳＷ５，ＳＷ６：ＯＰＥＮ
ＳＷ７，ＳＷ８：ＳＨＯＲＴ
ＳＷ９：任意（図３０ではＶＳＳ）
ＳＷ１０：任意（図３０ではＶＳＳ）
【００５５】
図３１は、図２９における書き込み時間に対するＭ２の閾値の関係を示す図である。図２９の状態では、Ｍ２の閾値が図３１のように経時的に変化して徐々に増加する。書き込み時間を調整することでＭ２の閾値Ｖｔｈを所望の基準電圧ＶＲＥＦより大きな値にする（確認は図３０）。
【００５６】
＜調整シーケンス（４）＞
図３２は、図１０に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態（Ｍ２はディプレッション状態となっている）を示す図である。
不揮発性記憶素子Ｍ２を所望のエンハンスメント状態にすることで所望の基準電圧ＶＲＥＦが出力されるように調整する。（図２０のように）所望のディプレッション状態にあるＭ１も接続し、ＶＲＥＦをモニタして確認しながら実施する。
ＶＲＥＦが所望の電圧より下がりすぎた場合は、上述した＜調整シーケンス（３）＞に戻る。このエンハンスメント状態でのＳＷの状態は、以下のようになる。
ＳＷ１：ＶＤＤ
ＳＷ２：ＶＰＰ
ＳＷ３：ＯＰＥＮ
ＳＷ４：ＳＨＯＲＴ
ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ８：ＯＰＥＮ
ＳＷ９：任意（図３２ではＶＳＳ）
ＳＷ１０：ＶＳＳ
【００５７】
図３３は、図３２における書き込み時間に対するＭ２の閾値の関係を示す図である。図３２の状態では、Ｍ２の閾値が図３３のように経時的に変化して徐々に減少する。書き込み時間（消去時間）を調整することでＭ２の閾値Ｖｔｈを所望の基準電圧ＶＲＥＦ値にする。
図３４は、調整時間に対する基準電圧ＶＲＥＦの遷移状態を示す図である。上述した＜調整シーケンス（３）＞及び＜調整シーケンス（４）＞の基準電圧ＶＲＥＦの遷移状態を示している。これでＶＲＥＦの調整は終了する。
図３５は、本発明に係る基準電圧発生方法を説明するためのフローチャートを示す図である。本発明の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧方法である。
少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流がディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、各ＭＯＳトランジスタが不揮発性記憶素子である。
【００５８】
まず、複数の不揮発性記憶素子の各々に流れる電流が、互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対してエンハンスメント状態にするステップ（Ｓ１）と、次に、複数の不揮発性記憶素子のうち少なくとも１個に対してディプレッション状態にするステップ（Ｓ２）と、次に、基準電圧を発生するステップ（Ｓ３）とを有する。
【００５９】
図３６は、本発明に係る他の基準電圧発生方法を説明するためのフローチャートを示す図である。本発明の他の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧方法である。
少なくとも１個以上のディプレッション型ＭＯＳトランジスタと、流れる電流がディプレッション型ＭＯＳトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを備え、各ＭＯＳトランジスタが不揮発性記憶素子である。
【００６０】
まず、複数の不揮発性記憶素子の各々に流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも１個に対して書き込み動作を行うステップ（Ｓ１１）と、次に、複数の不揮発性記憶素子のうち少なくとも１個に対して消去動作を行うステップ（Ｓ１２）と、次に、基準電圧を発生するステップ（Ｓ１３）とを有する。
生成される基準電圧ＶＲＥＦは、ディプレッションＭＯＳ及びエンハンスメントＭＯＳを使用した回路と同じである。しかしながら、生成される基準電圧の調整は、不揮発性記憶素子により任意に調整することができる。また、同じ不揮発性記憶素子を使うため、プロセス的なばらつきも抑制できる。
【００６１】
本発明は、ＦＮトンネリング（ファウラ−ノルドハイム  トンネリング）を使用した不揮発性記憶素子を例にしたが、他の方法（ＣＨＥ：チャネルホットエレクトロン注入）などで閾値を変動させる不揮発性記憶素子でもよい。
また、本発明の例では、特許文献１に記載の回路構成を例としたが、特許文献３や特許文献４などの、少なくとも１個以上のディプレッション型ＭＯＳトランジスタと少なくとも１個以上のエンハンスメント型ＭＯＳトランジスタとを有し、一方のトランジスタに流れる電流と同じ電流または関連する電流が他方のトランジスタに流れる回路構成であれば、同様に不揮発性記憶素子を使った基準電圧発生回路を構成できることは明らかである。
【符号の説明】
【００６２】
１  一対のＰチャネルトランジスタ
２  一対のＮチャネルトランジスタ
３  抵抗素子
４  定電流発生回路
５  Ｐチャネルトランジスタ
７  不揮発性記憶素子
８，１２，１５，１６，２１  Ｐチャネルトランジスタ
９，１０，１１，２２  Ｎチャネルトランジスタ
１３，１７，２０  インバータ
１８，２４，２５  レベルシフタ
４１  ディプレッション型ＭＯＳトランジスタ
４２  エンハンスメント型ＭＯＳトランジスタ
４３  第１の電圧供給端子
４４  第２の電圧供給端子
４５  出力端子
５１（Ｑ１），５２（Ｑ２）  Ｐチャンネル型ＭＯＳＦＥＴ
５３（Ｑ３）  ディプレッション型ＭＯＳＦＥＴ
５４（Ｑ４），５３（Ｑ３）  ＭＯＳＦＥＴ
６１（Ｍ１）  ディプレッション型ＭＯＳトランジスタ
６２（Ｍ２）  エンハンスメント型ＭＯＳトランジスタ
Ａ  定電流発生回路
Ｂ  ドレイン電圧制御回路
Ｃ  ゲート電圧制御回路
Ｊ  ソース電圧制御回路
Ｋ  ゲート電圧低圧素子
【図１】
0005749685.tif 000002
【図２】
0005749685.tif 000003
【図３】
0005749685.tif 000004
【図４】
0005749685.tif 000005
【図５】
0005749685.tif 000006
【図６】
0005749685.tif 000007
【図７】
0005749685.tif 000008
【図８】
0005749685.tif 000009
【図９】
0005749685.tif 000010
【図１０】
0005749685.tif 000011
【図１１】
0005749685.tif 000012
【図１２】
0005749685.tif 000013
【図１３】
0005749685.tif 000014
【図１４】
0005749685.tif 000015
【図１５】
0005749685.tif 000016
【図１６】
0005749685.tif 000017
【図１７】
0005749685.tif 000018
【図１８】
0005749685.tif 000019
【図１９】
0005749685.tif 000020
【図２０】
0005749685.tif 000021
【図２１】
0005749685.tif 000022
【図２２】
0005749685.tif 000023
【図２３】
0005749685.tif 000024
【図２４】
0005749685.tif 000025
【図２５】
0005749685.tif 000026
【図２６】
0005749685.tif 000027
【図２７】
0005749685.tif 000028
【図２８】
0005749685.tif 000029
【図２９】
0005749685.tif 000030
【図３０】
0005749685.tif 000031
【図３１】
0005749685.tif 000032
【図３２】
0005749685.tif 000033
【図３３】
0005749685.tif 000034
【図３４】
0005749685.tif 000035
【図３５】
0005749685.tif 000036
【図３６】
0005749685.tif 000037