(57)【特許請求の範囲】
【請求項１】
第１の電圧と第１の閾値電圧とを比較して、第１の比較結果を生成する第１の比較回路と、
第２の電圧と第２の閾値電圧とを比較して、第２の比較結果を生成する第２の比較回路と、
前記第１の比較結果が変化するタイミングに応じて前記第１の電圧の電圧値を第１の電圧値だけ減少させ、前記第２の比較結果が変化するタイミングに応じて前記第１の電圧の上昇を開始させる第１の電圧制御回路と、
前記第２の比較結果が変化するタイミングに応じて前記第２の電圧の電圧値を第２の電圧値だけ減少させ、前記第１の比較結果が変化するタイミングに応じて前記第２の電圧の上昇を開始させる第２の電圧制御回路と、
前記第１および第２の比較結果の少なくとも一方が変化するタイミングに応じて位相が変化するクロック信号を生成するクロック生成回路と、を備え、
前記第１の電圧制御回路は、
電源端子と接地端子との間に縦続接続される、第１の電流源、第１のスイッチ、第１のコンデンサ、第２のコンデンサ、第２のスイッチ、および、第１の電圧源と、
前記第２のスイッチおよび前記第１の電圧源と並列接続される第３のスイッチと、
第２の電圧源と、
第４のスイッチと、
負入力端子に前記第１および第２のコンデンサの接続ノードが接続され、正入力端子に前記第２の電圧源が接続され、出力端子が前記第４のスイッチを介して、前記第１のスイッチと前記第１のコンデンサとの接続ノードに接続される第１の差動増幅器と、
前記第１の差動増幅器の正入力端子および負入力端子間に接続される第５のスイッチと、を備え、前記第１のスイッチと前記第１のコンデンサとの接続ノードから前記第１の電圧を出力し、
前記第２の電圧制御回路は、
電源端子と接地端子との間に縦続接続される、第２の電流源、第６のスイッチ、第３のコンデンサ、第４のコンデンサ、第７のスイッチ、および、第３の電圧源と、
前記第７のスイッチおよび前記第３の電圧源と並列接続される第８のスイッチと、
第４の電圧源と、
第９のスイッチと、
負入力端子に前記第３および第４のコンデンサの接続ノードが接続され、正入力端子に前記第４の電圧源が接続され、出力端子が前記第９のスイッチを介して、前記第６のスイッチと前記第３のコンデンサとの接続ノードに接続される第２の差動増幅器と、
前記第２の差動増幅器の正入力端子および負入力端子間に接続される第１０のスイッチと、を備え、前記第６のスイッチと前記第３のコンデンサとの接続ノードから前記第２の電圧を出力することを特徴とする発振回路。
【請求項２】
前記第１の電圧値は、前記第１のコンデンサの容量値、前記第２のコンデンサの容量値、および、前記第１の電圧源から生成される定電圧とで決まる値であり、
前記第２の電圧値は、前記第３のコンデンサの容量値、前記第４のコンデンサの容量値、および、前記第３の電圧源から生成される定電圧とで決まる値であることを特徴とする請求項１に記載の発振回路。
【請求項３】
前記第１の電圧制御回路は前記第１の電圧の上昇を停止させた後、前記第２の電圧制御回路が前記第２の電圧の上昇を開始させ、
前記第２の電圧制御回路は前記第２の電圧の上昇を停止させた後、前記第１の電圧制御回路が前記第１の電圧の上昇を開始させることを特徴とする請求項１または２に記載の発振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、発振回路に関する。
【背景技術】
【０００２】
同期回路を正常に動作させるためには、周波数が安定したクロック信号を生成する必要がある。水晶発振器を用いた発振回路の場合、安定したクロック信号を生成できるが、それほど高い周波数のクロック信号を生成できない。一方、半導体集積回路による発振回路の場合、高い周波数のクロック信号を生成できるが、クロック信号の周波数が各素子の製造ばらつきや温度特性に起因して不安定になりやすい。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−３４９５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
安定したクロック信号を生成可能な発振回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、発振回路は、第１の比較回路と、第２の比較回路と、第１の電圧制御回路と、第２の電圧制御回路と、クロック生成回路を備える。第１の比較回路は、第１の電圧と第１の閾値電圧とを比較して、第１の比較結果を生成する。第２の比較回路は、第２の電圧と第２の閾値電圧とを比較して、第２の比較結果を生成する。第１の電圧制御回路は、前記第１の比較結果が変化するタイミングに応じて前記第１の電圧の電圧値を第１の電圧値だけ減少させ、前記第２の比較結果が変化するタイミングに応じて前記第１の電圧の上昇を開始させる。第２の電圧制御回路は、前記第２の比較結果が変化するタイミングに応じて前記第２の電圧の電圧値を第２の電圧値だけ減少させ、前記第１の比較結果が変化するタイミングに応じて前記第２の電圧の上昇を開始させる。クロック生成回路は、前記第１および第２の比較結果の少なくとも一方が変化するタイミングに応じて位相が変化するクロック信号を生成する。前記第１の電圧制御回路は、電源端子と接地端子との間に縦続接続される、第１の電流源、第１のスイッチ、第１のコンデンサ、第２のコンデンサ、第２のスイッチ、および、第１の電圧源と、前記第２のスイッチおよび前記第１の電圧源と並列接続される第３のスイッチと、第２の電圧源と、第４のスイッチと、負入力端子に前記第１および第２のコンデンサの接続ノードが接続され、正入力端子に前記第２の電圧源が接続され、出力端子が前記第４のスイッチを介して、前記第１のスイッチと前記第１のコンデンサとの接続ノードに接続される第１の差動増幅器と、前記第１の差動増幅器の正入力端子および負入力端子間に接続される第５のスイッチと、を備え、前記第１のスイッチと前記第１のコンデンサとの接続ノードから前記第１の電圧を出力する。前記第２の電圧制御回路は、電源端子と接地端子との間に縦続接続される、第２の電流源、第６のスイッチ、第３のコンデンサ、第４のコンデンサ、第７のスイッチ、および、第３の電圧源と、前記第７のスイッチおよび前記第３の電圧源と並列接続される第８のスイッチと、第４の電圧源と、第９のスイッチと、負入力端子に前記第３および第４のコンデンサの接続ノードが接続され、正入力端子に前記第４の電圧源が接続され、出力端子が前記第９のスイッチを介して、前記第６のスイッチと前記第３のコンデンサとの接続ノードに接続される第２の差動増幅器と、  前記第２の差動増幅器の正入力端子および負入力端子間に接続される第１０のスイッチと、を備え、前記第６のスイッチと前記第３のコンデンサとの接続ノードから前記第２の電圧を出力する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る発振回路の回路図。
【図２】図１の発振回路の各信号の電圧波形図。
【図３】信号Ｑがハイで、信号／Ｑがロウである場合の発振回路を、電圧制御回路１，２内のスイッチを省略して描いた回路図。
【図４】信号Ｑがロウで、信号／Ｑがハイである場合の発振回路を、電圧制御回路１，２内のスイッチを省略して描いた回路図。
【図５】比較回路３，４の遅延時間Δｔ１が変動した場合の信号Ｘ１，Ｑ１の電圧波形図。
【図６】第２の実施形態に係るＳＲラッチ５ａの回路図。
【図７】図６のＳＲラッチ５ａの入出力信号の電圧波形図。
【図８】図６のＳＲラッチ５ａを有する発振回路の各信号の電圧波形図。
【図９】第３の実施形態に係る発振回路の回路図。
【図１０】ソースフォロアの内部構成の一例を示す回路図。
【図１１】第４の実施形態に係る発振回路の回路図。
【図１２】図１１の発振回路の比較回路３１〜３３，４１〜４３の出力信号Ｙ１〜Ｙ６の電圧波形の一例を示す図。
【図１３】図１の変形例である発振回路の回路図。
【発明を実施するための形態】
【０００７】
以下、発振回路の実施形態について、図面を参照しながら具体的に説明する。
【０００８】
（第１の実施形態）
図１は、第１の実施形態に係る発振回路の回路図である。図１の発振回路は、電圧制御回路１，２と、比較回路３，４と、ＳＲラッチ（クロック生成回路）５とを備えている。
【０００９】
電圧制御回路１は、電流源Ｉ１と、スイッチＳＷ１１〜ＳＷ５１と、コンデンサＣ１１，Ｃ１２と、オペアンプ（差動増幅器）Ａ１と、電圧源ＶＳ１１，ＶＳ２１とを有する。電流源Ｉ１、スイッチＳＷ１１、コンデンサＣ１１，Ｃ２１、スイッチＳＷ２１および電圧源Ｖ１１は、電源端子と接地端子との間に縦続接続される。スイッチＳ３１はスイッチＳ２１および電圧源Ｖ１１と並列接続される。オペアンプＡ１の負入力端子にはコンデンサＣ１１，Ｃ２１の接続ノード（以下、ノードＮ１）が接続され、正入力端子には電圧源ＶＳ２１が接続される。また、オペアンプＡ１の出力端子は、スイッチＳＷ４１を介して、スイッチＳＷ１１とコンデンサＣ１１との接続ノードに接続される。スイッチＳＷ５１はオペアンプＡ１の正入力端子と負入力端子との間に接続される。そして、スイッチＳＷ１１とコンデンサＣ１１との接続ノードから、電圧制御回路１の出力信号Ｘ１が出力される。
【００１０】
電流源Ｉ１は、例えばゲートに所定のバイアスが印加されたｐＭＯＳトランジスタ（p-type Metal Oxide Semiconductor Field Effect Transistor）である。また、各スイッチは、例えばＣＭＯＳスイッチである。なお、本明細書では、図面で記号の上に付けたバーを、記号の前に「／」を付けて表している。各スイッチの近辺に「Ｑ」と付してあるものは、信号Ｑがハイの時にオンして、ロウの時にオフし、「／Ｑ」と付してあるものは、信号／Ｑがハイの時にオンして、ロウの時にオフすることを意味する。
【００１１】
比較回路３は、信号Ｘ１の電圧（第１の電圧）と、電圧源ＶＳ３が生成する閾値電圧（第１の閾値電圧）Ｖ１とを比較し、前者が大きい場合はハイを、後者が大きい場合はロウを、信号（第１の比較結果）Ｙ１としてそれぞれ出力する。
【００１２】
電圧制御回路２および比較回路４は、電圧制御回路１および比較回路３とそれぞれ同様である。すなわち、比較回路４は、電圧制御回路２の出力信号Ｘ２の電圧（第２の電圧）と、閾値電圧（第２の閾値電圧）Ｖ１とを比較し、信号（第２の比較結果）Ｙ２を出力する。
【００１３】
なお、電流源Ｉ１，Ｉ２はいずれも定電流Ｉを生成し、コンデンサＣ１１，Ｃ２１の容量はいずれもＣ１、コンデンサＣ２１，Ｃ２２の容量はいずれもＣ２であるとする。さらに、電圧源ＶＳ１１，ＶＳ１２はいずれも定電圧Ｖ２を生成し、電圧源Ｖ２１，Ｖ２２はいずれも定電圧Ｖ０を生成する。なお、定電圧Ｖ０はオペアンプＡ１，Ａ２を動作させるために適切な電圧であれば特に制限はなく、例えば電源電圧の１／２に設定する。
【００１４】
ＳＲラッチ５は、信号Ｙ１，Ｙ２が変化するタイミングに同期して、出力端子Ｑ，／Ｑから出力される信号Ｑ，／Ｑを出力する。より具体的には、入力端子Ｓに入力される信号Ｙ１の立ち上がりに同期して、信号Ｑをハイに設定し、入力端子Ｒに入力される信号Ｙ２の立ち下がりに同期して、信号Ｑをロウに設定する。また、信号／Ｑは、信号Ｑの反転信号である。例えば信号Ｑをクロック信号として用いることができる。
【００１５】
図２は、図１の発振回路の各信号の電圧波形図である。初め、信号Ｑがハイで、信号／Ｑがロウであると仮定する。図３は、この場合の発振回路を、電圧制御回路１，２内のスイッチを省略して描いた回路図である。電圧制御回路２内の電流源Ｉ２によりコンデンサＣ１２が充電され、信号Ｘ２の電圧は徐々に上昇する。その傾きはＩ／Ｃ１である。
【００１６】
時刻ｔ０で信号Ｘ２の電圧が閾値電圧Ｖ１に達すると、比較回路４は、遅延時間Δｔ１が経過した時刻ｔ１で、信号Ｙ２をハイに設定する。さらに、ＳＲラッチ５は、遅延時間Δｔ２が経過した時刻ｔ２で、信号Ｑをロウに、／Ｑをハイにそれぞれ設定する。なお、遅延時間Δｔ１，Δｔ２は、温度特性等により、必ずしも一定ではない。
【００１７】
ここで、信号Ｑ，／Ｑが反転する直前の信号Ｘ２の電圧をＶｘとすると、図３の容量Ｃ１２，Ｃ２２のノードＮ２側の電極にそれぞれ蓄えられる電荷Ｑ１２，Ｑ２２は、以下の（１），（２）式で表される。  
Ｑ１２＝Ｃ１＊（Ｖ０−Ｖｘ）  ・・・（１）
Ｑ２２＝Ｃ２＊Ｖ０  ・・・（２）
【００１８】
図４は、時刻ｔ２で信号Ｑがロウ、信号／Ｑがハイになった場合の発振回路を、電圧制御回路１，２内のスイッチを省略して描いた回路図である。信号Ｑ，／Ｑが反転した直後の信号Ｘ２の電圧をＶｘ’とする。このとき、オペアンプＡ２の負入力端子に接続されるノードＮ２の電圧が、正入力端子の電圧Ｖ０と等しくなるよう、オペアンプＡ２が信号Ｘ２の電圧を制御する。その結果、容量Ｃ１２，Ｃ２２のノードＮ２側の電極にそれぞれ蓄えられる電荷Ｑ１２’，Ｑ２２’は、以下の（３），（４）式で表される。  
Ｑ１２’＝Ｃ１＊（Ｖ０−Ｖｘ’）  ・・・（３）
Ｑ２２’＝Ｃ２＊（Ｖ０−Ｖ２）  ・・・（４）
【００１９】
図３から図４で、容量Ｃ１２，Ｃ２２のノードＮ２側の各電極に蓄えられる電荷の総量に変化はないから、以下の（５）式が成立する。
Ｑ１２＋Ｑ２２＝Ｑ１２’＋Ｑ２２’  ・・・（５）
【００２０】
上記（１）〜（５）式より、以下の（６）式が得られる。  
Ｖｘ’＝Ｖｘ−Ｖ２＊（Ｃ２／Ｃ１）  ・・・（６）
【００２１】
すなわち、時刻ｔ２を境に、信号Ｘ２の電圧は電圧差ΔＶ＝Ｖ２＊（Ｃ２／Ｃ１）だけ低下する。その結果、信号Ｘ２の電圧は閾値電圧Ｖ１より低くなる。そのため、比較回路４は、時刻ｔ２から遅延時間Δｔ３が経過した時刻ｔ３で、信号Ｙ２をロウに設定する。図１のスイッチＳＷ１２がオフするため信号Ｘ２の電圧は変化せず、後述するように、時刻ｔ６で信号Ｑがハイに設定されると再び上昇を開始する。
【００２２】
上記の電圧差ΔＶは、電圧Ｖ２および容量Ｃ１，Ｃ２のみで定まり、比較回路４やＳＲラッチ５の遅延時間Δｔ１〜Δｔ３には依存しない。言い換えると、遅延時間Δｔ１，Δｔ２がばらついたとしても、電圧差ΔＶは一定である。
【００２３】
一方、時刻ｔ２で信号／Ｑがハイに設定されるため、図４の電圧制御回路１内の電流源Ｉ１により信号Ｘ１の電圧が傾きＩ／Ｃ１で上昇を始める。以下、電圧制御回路２と同様の動作により、時刻ｔ６で信号Ｑがハイに、／Ｑがロウにそれぞれ設定されるとともに、信号Ｘ１の電圧は電圧差ΔＶ＝Ｖ２＊（Ｃ２／Ｃ１）だけ低下する。
【００２４】
時刻ｔ２で信号Ｑがロウに設定されて、時刻ｔ６でハイに設定されるまでの時間がクロック信号の周期Ｔの１／２に相当する。この時間は信号Ｘ１が傾きＩ／Ｃ１で電位差ΔＶだけ上昇するのに要する時間である。よって、クロック信号の周期Ｔは以下の（７）式で表される。  
Ｔ＝２＊Ｖ２＊Ｃ２／Ｉ  ・・・（７）
【００２５】
ここで一例として、Ｖ２＝２．５Ｖ，Ｃ２＝５ｐＦ，Ｉ＝５μＡとすると、Ｔ＝１０−６ｓつまり１ＭＨｚの高周波数のクロック信号が得られる。しかも、上記（７）式から明らかなように、クロック信号の周波数は比較回路３，４やＳＲラッチ５の遅延時間Δｔ１〜Δｔ３に依存しないため、周波数は安定している。
【００２６】
図５は、比較回路３，４の遅延時間Δｔ１が変動した場合の信号Ｘ１，Ｑ１の電圧波形図である。同図に示すように、何らかの外乱や雑音によって、一時的に、通常の遅延時間Δｔ１より短い遅延時間Δｔ１’や長い遅延時間Δｔ１’’になったとしても、信号Ｘ１は一定の電圧差ΔＶだけ減少するため、クロック信号の平均の周波数には影響せず、安定したクロック信号が得られる。
【００２７】
このように、第１の実施形態では、信号Ｑ，／Ｑの反転に同期して、比較回路３，４やＳＲラッチ５の遅延時間Δｔ１〜Δｔ３には依存しない電圧差ΔＶだけ、信号Ｘ１，Ｘ２の電圧を減少させる。そのため、遅延時間Δｔ１〜Δｔ３の影響を受けずに、周波数が安定したクロック信号を生成できる。
【００２８】
なお、比較回路３，４に入力される閾値電圧は異なっていてもよい。また、電圧制御回路１，２で、コンデンサＣ１１およびコンデンサＣ１２の容量等は互いに異なっていてもよい。この場合、図２の時刻ｔ２における信号Ｘ２の電圧降下と、時刻ｔ６における信号Ｘ１の電圧降下が異なる。また、ＳＲラッチ５とは別に、信号Ｙ１，Ｙ２の少なくとも一方が変化するタイミングに同期して位相が変化するクロック生成回路を設けてもよい。
【００２９】
（第２の実施形態）
上述した第１の実施形態では、ＳＲラッチ５が生成する信号Ｑ，／Ｑはほぼ同時に位相が反転するものであった。これに対し、以下に説明する第２の実施形態は、信号Ｑの位相が反転した後に、信号／Ｑの位相が反転するものである。
【００３０】
図６は、第２の実施形態に係るＳＲラッチ５ａの回路図である。ＳＲラッチ５ａは２つのＮＯＲ回路５１，５２を有する。ＮＯＲ回路５１は信号Ｓ，Ｑが入力され、信号／Ｑを出力する。ＮＯＲ回路５２は信号Ｒ，／Ｑが入力され、信号Ｑを出力する。
【００３１】
図７は、図６のＳＲラッチ５ａの入出力信号の電圧波形図である。初め、信号Ｓ，Ｒ，Ｑがロウ、／Ｑがハイであると仮定する。時刻ｔ１０で信号Ｓが立ち上がってハイに設定されると、遅延時間が経過した時刻ｔ１１でＮＯＲ回路５１は信号／Ｑをロウに設定する。信号／Ｑがロウに設定されると、遅延時間が経過した時刻ｔ１２でＮＯＲ回路５２は信号Ｑをハイに設定する。その後、信号Ｓがロウに設定されても、信号Ｑ，／Ｑは変化しない。
【００３２】
続いて、時刻ｔ１３で信号Ｒが立ち上がってハイに設定されると、遅延時間が経過した時刻ｔ１４でＮＯＲ回路５２は信号Ｑをロウに設定する。信号Ｑがロウに設定されると、遅延時間が経過した時刻ｔ１５でＮＯＲ回路５１は信号／Ｑをハイに設定する。その後、信号Ｒがロウに設定されても、信号Ｑ，／Ｑは変化しない。
【００３３】
以上説明したように、信号Ｑ，／Ｑが同時にハイに設定されることはない。これは、図１の信号Ｑがハイの時にオンするスイッチ（ＳＷ２１，ＳＷ４１等）と、信号／Ｑがハイの時にオンするスイッチ（ＳＷ１１，ＳＷ３１，ＳＷ５１等）とが同時にはオンしないことを意味する。これにより、図１の発振回路が誤動作するのを防止できる。
【００３４】
図８は、図６のＳＲラッチ５ａを有する発振回路の各信号の電圧波形図である。以下、図２との相違点を中心に説明する。
【００３５】
時刻ｔ２０以前は、信号Ｑがハイ、／Ｑがロウであるため、図１の電圧制御回路１内のスイッチＳＷ２１，ＳＷ４１および電圧制御回路２内のスイッチＳＷ１２，ＳＷ３２，ＳＷ５２がオンしている。時刻ｔ２０で信号Ｘ２の電圧が閾値電圧Ｖ１に達すると、比較回路４は時刻ｔ２１で信号Ｙ２をハイに設定する。次に、ＳＲラッチ５ａは、まず、時刻ｔ２２で信号Ｑをロウに設定する。これにより、図１の全てのスイッチがオフし、信号Ｘ２の電圧上昇が停止する。
【００３６】
そして、時刻ｔ２３でＳＲラッチ５ａは信号／Ｑをハイに設定する。その結果、図１の電圧制御回路１内のスイッチＳＷ１１，ＳＷ３１，ＳＷ５１および電圧制御回路２内のＳＷ２２，ＳＷ４２がオンする。これにより、信号Ｘ２の電圧が電圧差ΔＶだけ減少するとともに、信号Ｘ１の電圧が上昇し始める。すなわち、時刻ｔ２２で電圧制御回路２は信号Ｘ２の電圧上昇を停止させ、その後に、時刻ｔ２３で電圧制御回路１は信号Ｘ１の電圧を上昇させる。
【００３７】
このように、第２の実施形態では、信号Ｑがハイの時にオンするスイッチと、信号／Ｑがハイの時にオンするスイッチと、が同時にオンしないように、ＳＲラッチ５ａが信号Ｑ，／Ｑを生成する。そのため、電圧制御回路１，２の誤動作を防止でき、より安定したクロック信号を生成できる。
【００３８】
（第３の実施形態）
第３の実施形態は、ソースフォロアを用いて、オペアンプＡ１，Ａ２やコンパレータ３，４に電圧を供給するものである。
【００３９】
図９は、第３の実施形態に係る発振回路の回路図である。図１の発振回路との違いは、電圧制御回路１ａ，２ａ内のオペアンプＡ１，Ａ２およびコンパレータ３，４にそれぞれソースフォロアＳＦ１１，ＳＦ１２，ＳＦ２１，ＳＦ２２，ＳＦ３（第１の閾値電圧生成回路），ＳＦ４（第２の閾値電圧生成回路）を介して電圧を供給する点である。
【００４０】
図１０は、ソースフォロアの内部構成の一例を示す回路図である。ソースフォロアは、電流源Ｉ３と、電流源Ｉ３と縦続接続され、ゲートおよびドレインが接地端子に接続されたｐＭＯＳトランジスタＱ１とを有し、これらの接続ノードから、接地電圧よりｐＭＯＳトランジスタＱ１の閾値電圧分程度高い出力電圧が得られる。
【００４１】
接地電圧を入力とするソースフォロアを用いると、オペアンプＡ１，Ａ２や比較回路３，４等の回路の出力電圧が大きく変わった場合でも、ソースフォロアの出力電圧はほとんど変動しない。そのため、電圧差ΔＶや、比較回路３，４の閾値電圧Ｖ１も安定し、結果として、安定したクロック信号を生成できる。
【００４２】
なお、比較回路３，４の閾値電圧Ｖ１は電圧差ΔＶより高い電圧でなければならない。そのため、閾値電圧が電圧差ΔＶより高いｐＭＯＳトランジスタＱ１を用いてソースフォロアを構成する必要がある。上記の数値例では、電圧差ΔＶ＝０．５であるので、例えば閾値電圧が０．７ＶのｐＭＯＳトランジスタを用いればよい。
【００４３】
（第４の実施形態）
第４の実施形態の発振回路は電圧制御回路を３つ以上備えるものである。
【００４４】
図１１は、第４の実施形態に係る発振回路の回路図である。図１１の発振回路は、３つの電圧制御回路１１〜１３と、そのそれぞれに対応する比較回路３１〜３３，４１〜４３およびＳＲラッチ５１〜５３と、各比較回路の出力信号Ｙ１〜Ｙ６に基づいてクロック信号を生成するクロック生成回路６とを備えている。
【００４５】
図１２は、図１１の発振回路の比較回路３１〜３３，４１〜４３の出力信号Ｙ１〜Ｙ６の電圧波形の一例を示す図である。同図に示すように、位相が１２０度ずつずれた信号Ｙ１，Ｙ３，Ｙ５が生成される。また、信号Ｙ２，Ｙ４，Ｙ６はそれぞれ、信号Ｙ１，Ｙ３，Ｙ５と位相が１８０度ずれている。
【００４６】
クロック信号生成回路６は、例えば、信号Ｙ１の立ち上がりに同期して位相が変化する、周期Ｔ１の第１のクロック信号を生成できる。また、クロック信号生成回路６は、信号Ｙ１，Ｙ２の立ち上がりに同期して位相が変化する、周期Ｔ２＝Ｔ１／２、すなわち、第１のクロック信号を２分周した第２のクロック信号を生成できる。また、クロック信号生成回路６は、信号Ｙ１，Ｙ３，Ｙ５の立ち上がりに同期して位相が変化する、周期Ｔ３＝Ｔ１／３、すなわち、第１のクロック信号を３分周した第３のクロック信号を生成できる。さらに、クロック信号生成回路６は、信号Ｙ１，Ｙ５の立ち上がりに同期して位相が変化する、周期Ｔ２＝２＊Ｔ１／３、すなわち、第１のクロック信号を３／２分周した第４のクロック信号を生成できる。その他にも、クロック信号生成回路６は、任意の信号Ｙ１〜Ｙ６に同期した、種々の周波数のクロック信号を簡易に生成できる。
【００４７】
図１２は３つの電圧制御回路を備える発振回路の例だが、もちろん、４つ以上の電圧制御回路を備えていてもよく、その場合、より多くの周波数のクロック信号を生成できる。
【００４８】
このように、第４の実施形態では、発振回路内に、３つ以上の電圧制御回路を設ける。そのため、周波数が異なるクロック信号を簡易に生成できる。
【００４９】
図１等の発振回路は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタやＢｉ−ＣＭＯＳ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にした発振回路を構成してもよい。この場合も基本的な動作原理は同じである。
【００５０】
例えば、図１３は、図１の変形例である発振回路の回路図である。図１３の発振回路も、図１と回路構成は異なるが、やはり、信号Ｘ１，Ｘ２の電圧が閾値電圧Ｖ１を超えると、一定の電圧差ΔＶだけ、信号Ｘ１，Ｘ２の電圧が減少する。
【００５１】
各実施形態に係る発振回路は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、発振回路は、プリント基板等にディスクリート部品を用いて実装してもよい。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５３】
１，１ａ，２，２ａ，１１〜１３  電圧制御回路
３，４，３１〜３３，４１〜４３  比較回路
５，５ａ，５１〜５３  ＳＲラッチ  
６  クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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