(57)【特許請求の範囲】
【請求項１】
｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板と、
前記主面上に形成され、導電型が第１導電型であるエピタキシャル成長層と、
前記エピタキシャル成長層上に接触して形成された絶縁膜と、
前記エピタキシャル成長層において前記絶縁膜と接触する領域を含むように形成され、導電型が前記第１導電型とは異なる第２導電型であるボディ領域とを備え、
前記ボディ領域における不純物密度は５×１０１７ｃｍ−３以上であり、
前記ボディ領域の、前記絶縁膜と接触する領域にチャネル領域が形成され、前記エピタキシャル成長層と前記絶縁膜との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下である、半導体装置。
【請求項２】
前記主面のオフ方位と＜０１−１０＞方向とのなす角は５°以下となっている、請求項１に記載の半導体装置。
【請求項３】
前記主面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下である、請求項２に記載の半導体装置。
【請求項４】
前記主面のオフ方位と＜−２１１０＞方向とのなす角は５°以下となっている、請求項１に記載の半導体装置。
【請求項５】
前記主面は、前記炭化珪素基板を構成する炭化珪素のカーボン面側の面である、請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記ボディ領域における不純物密度は１×１０２０ｃｍ−３以下である、請求項１から請求項５のいずれか１項に記載の半導体装置。
【請求項７】
ノーマリーオフ型となっている、請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記絶縁膜上に接触して配置されたゲート電極をさらに備え、
前記ゲート電極は前記第２導電型のポリシリコンからなっている、請求項７に記載の半導体装置。
【請求項９】
前記絶縁膜上に接触して配置されたゲート電極をさらに備え、
前記ゲート電極はｎ型ポリシリコンからなっている、請求項１から請求項７のいずれか１項に記載の半導体装置。
【請求項１０】
前記絶縁膜の厚みは２５ｎｍ以上７０ｎｍ以下である、請求項１から請求項９のいずれか１項に記載の半導体装置。
【請求項１１】
前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１から請求項１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ボディ領域における不純物密度は５×１０１７ｃｍ−３以上３×１０１８ｃｍ−３以下である、請求項１１に記載の半導体装置。
【請求項１３】
前記ボディ領域において前記絶縁膜に接する領域に弱反転層が形成される閾値電圧が、室温以上１００℃以下の温度範囲において２Ｖ以上である、請求項１１または請求項１２に記載の半導体装置。
【請求項１４】
前記閾値電圧が１００℃において３Ｖ以上である、請求項１３に記載の半導体装置。
【請求項１５】
前記閾値電圧が２００℃において１Ｖ以上である、請求項１３または請求項１４に記載の半導体装置。
【請求項１６】
前記閾値電圧の温度依存性が−１０ｍＶ／℃以上である、請求項１３から請求項１５のいずれか１項に記載の半導体装置。
【請求項１７】
室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上である、請求項１１から請求項１６のいずれか１項に記載の半導体装置。
【請求項１８】
１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上である、請求項１７に記載の半導体装置。
【請求項１９】
１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上である、請求項１７または請求項１８に記載の半導体装置。
【請求項２０】
電子のチャネル移動度の温度依存性が−０．３ｃｍ２／Ｖｓ℃以上である、請求項１７から請求項１９のいずれか１項に記載の半導体装置。
【請求項２１】
オン状態において、前記ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、前記チャネル領域以外の前記エピタキシャル成長層における抵抗値であるドリフト抵抗よりも小さい、請求項１から請求項２０のいずれか１項に記載の半導体装置。
【請求項２２】
ＤｉＭＯＳＦＥＴである、請求項１から請求項２１のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より特定的には、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
【０００３】
このような炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境にチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、閾値電圧の調整やチャネル移動度の向上について様々な検討がなされている（たとえば非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｓｅｉ−Ｈｙｕｎｇ  Ｒｙｕ  ｅｔ  ａｌ．、“Ｃｒｉｔｉｃａｌ  Ｉｓｓｕｅｓ  ｆｏｒ  ＭＯＳ  ＢａｓｅｄＰｏｗｅｒ  Ｄｅｖｉｃｅｓ  ｉｎ  ４Ｈ−ＳｉＣ”、Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ、２００９年、  Ｖｏｌｓ．６１５−６１７、ｐ７４３−７４８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、たとえばＮチャネルのＭＯＳＦＥＴやＩＧＢＴなどの半導体装置においては、導電型がｐ型であるｐ型ボディ領域が形成され、当該ｐ型ボディ領域内にチャネル領域が形成される。そして、ｐ型ボディ領域におけるｐ型不純物（たとえばＢ（硼素）、Ａｌ（アルミニウム）など）の密度（ドーピング密度）を高くすることにより、閾値電圧をプラス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。一方、Ｐチャネルの半導体装置においては、上記Ｎチャネルの場合とは逆にｎ型ボディ領域におけるｎ型不純物の密度を高くすることにより、閾値電圧をマイナス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。
【０００６】
しかし、このような方法で閾値電圧を調整すると、チャネル移動度が大幅に低下するという問題がある。これは、ドーピング密度を高くすることにより、ドーパントによる電子の散乱が顕著になるためである。そのため、たとえばｐ型ボディ領域のドーピング密度は、たとえば１×１０１６ｃｍ−３〜４×１０１６ｃｍ−３程度とされる。その結果、従来の半導体装置においては、十分なチャネル移動度を確保しつつ閾値電圧を自由に設定すること、特にノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることは難しいという問題があった。
【０００７】
本発明はこのような問題に対応するためになされたものであって、その目的は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明に従った半導体装置は、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板と、当該主面上に形成され、導電型が第１導電型であるエピタキシャル成長層と、エピタキシャル成長層上に接触して形成された絶縁膜と、エピタキシャル成長層において絶縁膜と接触する領域を含むように形成され、導電型が第１導電型とは異なる第２導電型であるボディ領域とを備えている。そして、ボディ領域における不純物密度は５×１０１７ｃｍ−３以上であり、ボディ領域の、絶縁膜と接触する領域にチャネル領域が形成される。
【０００９】
本発明者は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高める方策について詳細な検討を行なった結果、以下のような知見を得て本発明に想到した。従来の炭化珪素を素材として採用した半導体装置においては、炭化珪素基板として｛０００１｝面に対するオフ角が８°以下程度の主面を有する炭化珪素基板が採用される。そして、当該主面上にエピタキシャル成長層等が形成されて半導体装置が作製される。このような半導体装置においては、上述のように十分なチャネル移動度を確保しつつ閾値電圧を自由に設定することは困難である。しかし、本発明者の検討によれば、炭化珪素基板の主面における｛０００１｝面に対するオフ角を所定の範囲とした場合、ボディ領域のドーピング密度上昇とチャネル移動度の向上との相反関係が大幅に緩和されることが明らかとなった。より具体的には、炭化珪素基板として｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を採用し、当該主面上にエピタキシャル成長層を形成した構造において、このエピタキシャル成長層に不純物（たとえばｐ型不純物であるＢ、Ａｌなど）を導入してボディ領域を形成した場合、ボディ領域のドーピング密度を上昇させてもチャネル移動度の低下が大幅に抑制される。
【００１０】
本発明の半導体装置においては、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板が採用され、当該主面上に形成されたエピタキシャル成長層内にボディ領域が形成される。そのため、不純物密度が５×１０１７ｃｍ−３以上という高いドーピング密度のボディ領域を形成し、閾値電圧をプラス側にシフトさせた場合でも、チャネル移動度の低下が抑制される。その結果、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。なお、上述の「不純物」は、炭化珪素中に導入されることにより多数キャリアを生成する不純物を意味する。
【００１１】
上記半導体装置においては、上記主面のオフ方位と＜０１−１０＞方向とのなす角は５°以下となっていてもよい。
【００１２】
＜０１−１０＞方向は、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを５°以下とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。
【００１３】
上記半導体装置においては、上記主面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であってもよい。
【００１４】
これにより、チャネル移動度を一層向上させることができる。ここで、面方位{０３−３８}に対するオフ角を−３°以上＋５°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。
【００１５】
また、「＜０１−１０＞方向における{０３−３８}面に対するオフ角」とは、＜０１−１０＞方向および＜０００１＞方向を含む平面への上記主面の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜０１−１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
【００１６】
なお、上記主面の面方位は、実質的に{０３−３８}であることがより好ましく、上記主面の面方位は{０３−３８}であることがさらに好ましい。ここで、主面の面方位が実質的に{０３−３８}であるとは、基板の加工精度などを考慮して実質的に面方位が{０３−３８}とみなせるオフ角の範囲に基板の主面の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば{０３−３８}に対してオフ角が±２°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。
【００１７】
上記半導体装置においては、上記主面のオフ方位と＜−２１１０＞方向とのなす角は５°以下となっていてもよい。
【００１８】
＜−２１１０＞方向は、上記＜０１−１０＞方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、基板の製造工程におけるスライス加工のばらつき等に起因したオフ方位のばらつきを±５°とすることにより、炭化珪素基板上へのエピタキシャル成長層の形成などを容易にすることができる。
【００１９】
上記半導体装置においては、上記主面は、炭化珪素基板を構成する炭化珪素のカーボン面側の面であってもよい。
【００２０】
このようにすることにより、チャネル移動度をさらに向上させることができる。ここで、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００−１）面はカーボン面と定義される。つまり、上記主面のオフ方位と＜０１−１０＞方向とのなす角が５°以下である構成を採用する場合、上記主面を（０−３３−８）面に近いものとすることにより、チャネル移動度をさらに向上させることができる。
【００２１】
上記半導体装置においては、上記ボディ領域における不純物密度は１×１０２０ｃｍ−３以下であってもよい。
【００２２】
ボディ領域における不純物密度を１×１０２０ｃｍ−３以下としても、閾値電圧は十分な自由度をもって設定することができる。また、１×１０２０ｃｍ−３を超えるドーピング密度を採用すると、結晶性の悪化などの問題が発生する可能性がある。
【００２３】
上記半導体装置は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にボディ領域のドーピング密度を高くした場合でも、本発明の半導体装置によればチャネル移動度の低下を十分に抑制することができる。
【００２４】
上記半導体装置においては、上記絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極は第２導電型のポリシリコンからなっていてもよい。すなわち、第２導電型がｐ型である場合、ゲート電極はｐ型ポリシリコンからなるものとし、第２導電型がｎ型である場合、ゲート電極はｎ型ポリシリコンからなるものとすることができる。ｐ型ポリシリコンとは、多数キャリアが正孔であるポリシリコンをいい、ｎ型ポリシリコンとは、多数キャリアが電子であるポリシリコンをいう。このようにすることにより、半導体装置をノーマリーオフ型とすることが容易となる。
【００２５】
上記半導体装置においては、絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極はｎ型ポリシリコンからなっていてもよい。このようにすることにより、半導体装置のスイッチング速度を向上させることができる。
【００２６】
上記半導体装置においては、上記絶縁膜の厚みは２５ｎｍ以上７０ｎｍ以下であってもよい。上記絶縁膜の厚みが２５ｎｍ未満では、動作中に絶縁破壊が発生するおそれがある。一方、上記絶縁膜の厚みが７０ｎｍを超える場合、当該絶縁膜をゲート絶縁膜として使用する場合のゲート電圧の絶対値を大きくする必要が生じる。そのため、上記絶縁膜の厚みを２５ｎｍ以上７０ｎｍ以下とすることにより、上記問題点を容易に解消することができる。
【００２７】
上記半導体装置においては、上記第１導電型はｎ型であり、第２導電型はｐ型であってもよい。すなわち、上記半導体装置は、Ｎチャネル型であってもよい。このようにすることにより、高い移動度を確保することが容易な電子を多数キャリアとする半導体装置を提供することができる。
【００２８】
上記半導体装置においては、ボディ領域における不純物密度は５×１０１７ｃｍ−３以上３×１０１８ｃｍ−３以下であってもよい。このようにすることにより、本願の半導体装置を、珪素を材料として採用した半導体装置と置き換えて使用することが容易になるとともに、半導体装置を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
【００２９】
上記半導体装置においては、ボディ領域において絶縁膜に接する領域に弱反転層が形成される閾値電圧は、室温以上１００℃以下の温度範囲において２Ｖ以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。ここで、室温とは具体的には２７℃である。
【００３０】
上記半導体装置においては、上記閾値電圧が１００℃において３Ｖ以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
【００３１】
上記半導体装置においては、上記閾値電圧が２００℃において１Ｖ以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
【００３２】
上記半導体装置においては、上記閾値電圧の温度依存性は−１０ｍＶ／℃以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。
【００３３】
上記半導体装置においては、室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上であってもよい。このようにすることにより、半導体装置のオン抵抗を十分に抑制することが容易となる。
【００３４】
上記半導体装置においては、１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度が高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。
【００３５】
上記半導体装置においては、１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度がより高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。
【００３６】
上記半導体装置においては、電子のチャネル移動度の温度依存性が−０．３ｃｍ２／Ｖｓ℃以上であってもよい。これにより、安定して半導体装置のオン抵抗を抑制することが可能となる。
【００３７】
上記半導体装置においては、エピタキシャル成長層と絶縁膜との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下であってもよい。
【００３８】
バリアハイトを大きくすることにより、ゲート絶縁膜として機能する上記絶縁膜中を流れるリーク電流（トンネル電流）を抑制することができる。しかし、上記エピタキシャル成長層が炭化珪素からなる場合、単に絶縁膜との間のバリアハイトが大きい結晶面を絶縁膜と接触する面に採用すると、チャネル移動度が低下するという問題が生じる。これに対し、バリアハイトが２．２ｅＶ以上２．６ｅＶとなる結晶面を絶縁膜と接触する面に採用することにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。このようなバリアハイトは、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を採用することにより、容易に達成することができる。なお、バリアハイトとは、エピタキシャル成長層の伝導帯と絶縁膜の伝導帯との間のバンドギャップの大きさをいう。
【００３９】
上記半導体装置においては、オン状態において、ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、チャネル領域以外のエピタキシャル成長層における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、半導体装置のオン抵抗を低減することができる。このようなチャネル抵抗とドリフト抵抗との関係は、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面を有する炭化珪素基板を採用することにより、容易に達成することができる。
【００４０】
上記半導体装置は、ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔｅｄ  ＭＯＳＦＥＴ）であってもよい。本発明の半導体装置は、比較的構造がシンプルなＤｉＭＯＳＦＥＴに対しても、好適である。
【発明の効果】
【００４１】
以上の説明から明らかなように、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００４２】
【図１】実施の形態１におけるＭＯＳＦＥＴの構造を示す概略断面図である。
【図２】実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。
【図３】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図４】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図５】実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
【図６】ＮＯアニールおよびＡｒアニールのヒートパターンを示す図である。
【図７】実施の形態２におけるＩＧＢＴの構造を示す概略断面図である。
【図８】実施の形態２におけるＩＧＢＴの製造方法の概略を示すフローチャートである。
【図９】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１０】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１１】実施の形態２におけるＩＧＢＴの製造方法を説明するための概略断面図である。
【図１２】ｐ型不純物のドーピング密度と閾値電圧との関係を示す図である。
【図１３】基板の主面として（０−３３−８）面を採用した場合におけるドーピング密度とチャネル移動度との関係を示す図である。
【図１４】基板の主面として（０００１）面を採用した場合におけるドーピング密度とチャネル移動度との関係を示す図である。
【図１５】ゲート電圧とドレイン電流との値から閾値電圧を求めるための図である。
【図１６】温度と閾値電圧との関係を示す図である。
【図１７】温度とチャネル移動度との関係を示す図である。
【図１８】ドーピング密度と閾値電圧との関係を示す図である。
【発明を実施するための形態】
【００４３】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
【００４４】
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における半導体装置（ＤｉＭＯＳＦＥＴ）であるＭＯＳＦＥＴ１００は、導電型がｎ型（第１導電型）である炭化珪素基板１と、炭化珪素からなり導電型がｎ型であるバッファ層２と、炭化珪素からなり導電型がｎ型のドリフト層３と、導電型がｐ型（第２導電型）の一対のｐ型ボディ領域４と、導電型がｎ型のｎ＋領域５と、導電型がｐ型のｐ＋領域６とを備えている。
【００４５】
バッファ層２は、炭化珪素基板１の一方の主面１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３は、バッファ層２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３に含まれるｎ型不純物は、たとえばＮ（窒素）であり、バッファ層２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層２およびドリフト層３は、炭化珪素基板１の一方の主面１Ａ上に形成されたエピタキシャル成長層である。
【００４６】
一対のｐ型ボディ領域４は、エピタキシャル成長層において、炭化珪素基板１側の主面とは反対側の主面３Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
【００４７】
ｎ＋領域５は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるように、一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｎ＋領域５は、ｎ型不純物、たとえばＰなどをドリフト層３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域６は、上記主面３Ａを含み、かつｐ型ボディ領域４に取り囲まれるとともに、ｎ＋領域５に隣接するように一対のｐ型ボディ領域４のそれぞれの内部に形成されている。ｐ＋領域６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２、ドリフト層３、ｐ型ボディ領域４、ｎ＋領域５およびｐ＋領域６は、活性層７を構成する。
【００４８】
さらに、図１を参照して、ＭＯＳＦＥＴ１００は、ゲート絶縁膜としてのゲート酸化膜９１と、ゲート電極９３と、一対のソースコンタクト電極９２と、層間絶縁膜９４と、ソース配線９５と、ドレイン電極９６とを備えている。
【００４９】
ゲート酸化膜９１は、主面３Ａに接触し、一方のｎ＋領域５の上部表面から他方のｎ＋領域５の上部表面にまで延在するようにエピタキシャル成長層の主面３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００５０】
ゲート電極９３は、一方のｎ＋領域５上から他方のｎ＋領域５上にまで延在するように、ゲート酸化膜９１に接触して配置されている。また、ゲート電極９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
【００５１】
ソースコンタクト電極９２は、一対のｎ＋領域５上のそれぞれから、ゲート酸化膜９１から離れる向きに延在してｐ＋領域６上にまで達するとともに、主面３Ａに接触して配置されている。また、ソースコンタクト電極９２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）など、ｎ＋領域５とオーミックコンタクト可能な材料からなっている。
【００５２】
層間絶縁膜９４は、ドリフト層３の主面３Ａ上においてゲート電極９３を取り囲み、かつ一方のｐ型ボディ領域４上から他方のｐ型ボディ領域４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００５３】
ソース配線９５は、ドリフト層３の主面３Ａ上において、層間絶縁膜９４を取り囲み、かつソースコンタクト電極９２の上部表面上にまで延在している。また、ソース配線９５は、Ａｌなどの導電体からなり、ソースコンタクト電極９２を介してｎ＋領域５と電気的に接続されている。
【００５４】
ドレイン電極９６は、炭化珪素基板１においてドリフト層３が形成される側とは反対側の主面に接触して形成されている。このドレイン電極９６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板１とオーミックコンタクト可能な材料からなっており、炭化珪素基板１と電気的に接続されている。
【００５５】
次に、ＭＯＳＦＥＴ１００の動作について説明する。図１を参照して、ゲート電極９３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極に電圧が印加されても、ゲート酸化膜９１の直下に位置するｐ型ボディ領域４とドリフト層３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極９３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域４のゲート酸化膜９１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ＋領域５とドリフト層３とが電気的に接続され、ソース配線９５とドレイン電極９６との間に電流が流れる。
【００５６】
ここで、ＭＯＳＦＥＴ１００においては、炭化珪素基板１の主面１Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。そのため、ｐ型不純物密度が５×１０１６ｃｍ−３以上という高いドーピング密度のｐ型ボディ領域４を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャネル領域におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。その結果、ＭＯＳＦＥＴ１００は、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なＭＯＳＦＥＴとなっている。なお、閾値電圧をさらにプラス側にシフトさせる観点から、ｐ型ボディ領域４におけるｐ型不純物密度は、１×１０１７ｃｍ−３以上であってもよく、さらに５×１０１７ｃｍ−３以上とすることもできる。
【００５７】
また、炭化珪素基板１の主面１Ａのオフ方位と＜０１−１０＞方向とのなす角は５°以下となっていることが好ましい。これにより、炭化珪素基板１上へのエピタキシャル成長層（バッファ層２、ドリフト層３）の形成などを容易にすることができる。
【００５８】
さらに、主面１Ａの、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であることが好ましく、主面１Ａは実質的に{０３−３８}面であることがより好ましい。これにより、チャネル移動度を一層向上させることができる。
【００５９】
一方、上記ＭＯＳＦＥＴ１００においては、主面１Ａのオフ方位と＜−２１１０＞方向とのなす角は５°以下となっていてもよい。これにより、炭化珪素基板１上へのエピタキシャル成長層（バッファ層２、ドリフト層３）の形成などを容易にすることができる。
【００６０】
さらに、主面１Ａは、炭化珪素基板１を構成する炭化珪素のカーボン面側の面であることが好ましい。これにより、チャネル移動度をさらに向上させることができる。
【００６１】
また、ｐ型ボディ領域４におけるｐ型不純物密度は１×１０２０ｃｍ−３以下であることが好ましい。これにより、結晶性の悪化などを抑制することができる。
【００６２】
さらに、ＭＯＳＦＥＴ１００は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にｐ型ボディ領域のドーピング密度を高くした場合でも、上記ＭＯＳＦＥＴ１００によれば、チャネル移動度の低下を十分に抑制することができる。
【００６３】
また、ＭＯＳＦＥＴ１００においては、ゲート電極９３はｐ型ポリシリコンからなっていてもよい。これにより、閾値電圧をプラス側にシフトさせ易くなり、ＭＯＳＦＥＴ１００をノーマリーオフ型とすることも容易となる。
【００６４】
さらに、ＭＯＳＦＥＴ１００においては、ゲート電極９３はｎ型ポリシリコンからなっていてもよい。このようにすることにより、ＭＯＳＦＥＴ１００のスイッチング速度を向上させることができる。
【００６５】
また、ＭＯＳＦＥＴ１００においては、ｐ型ボディ領域４におけるｐ型不純物密度は８×１０１６ｃｍ−３以上３×１０１８ｃｍ−３以下であってもよい。このようにすることにより、通常の動作温度において０〜５Ｖ程度の閾値電圧を得ることが可能となる。その結果、ＭＯＳＦＥＴ１００を、珪素を材料として採用したＭＯＳＦＥＴと置き換えて使用することが容易になるとともに、ＭＯＳＦＥＴ１００を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
【００６６】
さらに、ＭＯＳＦＥＴ１００においては、ゲート酸化膜９１の厚みは２５ｎｍ以上７０ｎｍ以下であってもよい。ゲート酸化膜９１の厚みが２５ｎｍ未満では、動作中に絶縁破壊が発生するおそれがある一方、７０ｎｍを超えるとゲート電圧を大きくする必要が生じる。そのため、ゲート酸化膜９１の厚みは２５ｎｍ以上７０ｎｍ以下とすることが好ましい。
【００６７】
また、ＭＯＳＦＥＴ１００においては、閾値電圧は、室温以上１００℃以下の温度範囲において２Ｖ以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。
【００６８】
さらに、ＭＯＳＦＥＴ１００においては、閾値電圧が１００℃において３Ｖ以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
【００６９】
また、ＭＯＳＦＥＴ１００においては、閾値電圧が２００℃において１Ｖ以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
【００７０】
さらに、ＭＯＳＦＥＴ１００においては、閾値電圧の温度依存性は−１０ｍＶ／℃以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。
【００７１】
さらに、ＭＯＳＦＥＴ１００においては、室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上であることが好ましい。これにより、ＭＯＳＦＥＴ１００のオン抵抗を十分に抑制することが容易となる。
【００７２】
また、ＭＯＳＦＥＴ１００においては、１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度が高温である場合でも、ＭＯＳＦＥＴ１００のオン抵抗を十分に抑制することが可能となる。
【００７３】
さらに、ＭＯＳＦＥＴ１００においては、１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度がより高温である場合でも、ＭＯＳＦＥＴ１００のオン抵抗を十分に抑制することが可能となる。
【００７４】
また、ＭＯＳＦＥＴ１００においては、電子のチャネル移動度の温度依存性が−０．３ｃｍ２／Ｖｓ℃以上であってもよい。これにより、安定してＭＯＳＦＥＴ１００のオン抵抗を抑制することが可能となる。
【００７５】
さらに、ＭＯＳＦＥＴ１００においては、エピタキシャル成長層とゲート酸化膜９１との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下であってもよい。これにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。
【００７６】
また、ＭＯＳＦＥＴ１００においては、オン状態において、ｐ型ボディ領域４に形成されるチャネル領域における抵抗値であるチャネル抵抗は、ｐ型ボディ領域４以外のエピタキシャル成長層における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、ＭＯＳＦＥＴ１００のオン抵抗を低減することができる。
【００７７】
次に、実施の形態１におけるＭＯＳＦＥＴ１００の製造方法の一例について、図２〜図５を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１００の製造方法では、まず工程（Ｓ１１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１１０）では、図３を参照して、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面１Ａを有する炭化珪素基板１が準備される。
【００７８】
次に、工程（Ｓ１２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１の一方の主面１Ａ上に炭化珪素からなるバッファ層２およびドリフト層３が順次形成される。
【００７９】
次に、工程（Ｓ１３０）としてイオン注入工程が実施される。この工程（Ｓ１３０）では、図３および図４を参照して、まずｐ型ボディ領域４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３に注入されることにより、ｐ型ボディ領域４が形成される。次に、ｎ＋領域５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｎ＋領域５が形成される。さらに、ｐ＋領域６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域４に注入されることにより、ｐ型ボディ領域４内にｐ＋領域６が形成される。上記イオン注入は、たとえばドリフト層３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【００８０】
次に、工程（Ｓ１４０）として活性化アニール工程が実施される。この工程（Ｓ１４０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ１３０）において注入された不純物が活性化する。
【００８１】
次に、工程（Ｓ１５０）として酸化膜形成工程が実施される。この工程（Ｓ１５０）では、図４および図５を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）９１が形成される。
【００８２】
次に、工程（Ｓ１６０）としてＮＯアニール工程が実施される。この工程（Ｓ１６０）では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば１１００℃以上１３００℃以下の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域に窒素原子が導入される。これにより、酸化膜９１とドリフト層３との界面領域における界面準位の形成が抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、本実施の形態においては、雰囲気ガスとしてＮＯガスを使用するプロセスが採用されたが、酸化膜９１とドリフト層３との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。
【００８３】
次に、工程（Ｓ１７０）としてＡｒアニール工程が実施される。この工程（Ｓ１７０）では、雰囲気ガスとしてアルゴン（Ａｒ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記工程（Ｓ１６０）における加熱温度を超え、酸化膜９１の融点未満の温度で１時間程度保持する条件を採用することができる。このような熱処理により、酸化膜９１とドリフト層３との界面領域における界面準位の形成がさらに抑制され、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を向上させることができる。なお、本実施の形態においては、雰囲気ガスとしてＡｒガスを使用するプロセスが採用されたが、Ａｒガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。
【００８４】
特に、本実施の形態では、熱処理の条件として、上記工程（Ｓ１６０）における加熱温度を超える温度で保持する条件を採用することができる。これにより、酸化膜９１の形成の結果、酸化膜９１とドリフト層３との界面領域に残存した格子間原子としての炭素原子を、ドリフト層３の内部へと有効に拡散させることができる。その結果、最終的に得られるＭＯＳＦＥＴ１００のチャネル移動度を一層向上させることができる。
【００８５】
より具体的には、工程（Ｓ１６０）および（Ｓ１７０）は、図６に示すように実施することができる。図６において、横軸は処理時間を示し、縦軸は温度（熱処理温度）を示す。図６に示すように、本実施の形態においては、工程（Ｓ１７０）として実施されるＡｒアニール（加熱時間：ｂ）の熱処理温度（Ｔ２）を、工程（Ｓ１６０）として実施されるＮＯアニール（加熱時間：ａ）の熱処理温度（Ｔ１）より高くすることができる。たとえば、工程（Ｓ１６０）での熱処理温度（Ｔ１）を９００℃以上１４００℃以下とし、工程（Ｓ１７０）での熱処理温度（Ｔ２）をＴ１より高くかつ１０００℃以上１５００℃以下とすることができる。
【００８６】
次に、工程（Ｓ１８０）として電極形成工程が実施される。図１を参照して、この工程（Ｓ１８０）では、まず、たとえばＣＶＤ法、フォトリソグラフィおよびエッチングにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極９３が形成される。その後、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜９４が、主面３Ａ上においてゲート電極９３を取り囲むように形成される。次に、フォトリソグラフィおよびエッチングによりソースコンタクト電極９２を形成する領域の層間絶縁膜９４と酸化膜９１が除去される。次に、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極９２およびドレイン電極９６が形成される。そして、たとえば蒸着法により、導電体であるＡｌからなるソース配線９５が、主面３Ａ上において、層間絶縁膜９４を取り囲むとともに、ｎ＋領域５およびソースコンタクト電極９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１００が完成する。
【００８７】
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。実施の形態２における半導体装置であるＩＧＢＴ２００は、炭化珪素基板の面方位およびｐ型ボディ領域のｐ型不純物密度に関して上記実施の形態１におけるＭＯＳＦＥＴ１００と同様の構造を有することにより、同様の効果を奏する。
【００８８】
すなわち、図７を参照して、本実施の形態における半導体装置であるＩＧＢＴ２００は、導電型がｐ型である炭化珪素基板２０１と、バッファ層２０２（導電型はｎ型でもｐ型でもよい）と、炭化珪素からなり導電型がｎ型のドリフト層２０３と、導電型がｐ型の一対のｐ型ボディ領域２０４と、導電型がｎ型のｎ＋領域２０５と、導電型がｐ型のｐ＋領域２０６とを備えている。
【００８９】
バッファ層２０２は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されており、ドリフト層２０３よりも高濃度の不純物を含んでいる。ドリフト層２０３は、バッファ層２０２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。バッファ層２０２およびドリフト層２０３は、炭化珪素基板２０１の一方の主面２０１Ａ上に形成されたエピタキシャル成長層である。
【００９０】
一対のｐ型ボディ領域２０４は、エピタキシャル成長層において、炭化珪素基板２０１側の主面とは反対側の主面２０３Ａを含むように互いに分離して形成され、ｐ型不純物を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域２０４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。
【００９１】
ｎ＋領域２０５は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるように、一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｎ＋領域２０５は、ｎ型不純物、たとえばＰなどをドリフト層２０３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域２０６は、上記主面２０３Ａを含み、かつｐ型ボディ領域２０４に取り囲まれるとともに、ｎ＋領域２０５に隣接するように一対のｐ型ボディ領域２０４のそれぞれの内部に形成されている。ｐ＋領域２０６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域２０４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記バッファ層２０２、ドリフト層２０３、ｐ型ボディ領域２０４、ｎ＋領域２０５およびｐ＋領域２０６は、活性層２０７を構成する。
【００９２】
さらに、図７を参照して、ＩＧＢＴ２００は、ゲート絶縁膜としてのゲート酸化膜２９１と、ゲート電極２９３と、一対のエミッタコンタクト電極２９２と、層間絶縁膜２９４と、エミッタ配線２９５と、コレクタ電極２９６とを備えている。
【００９３】
ゲート酸化膜２９１は、主面２０３Ａに接触し、一方のｎ＋領域２０５の上部表面から他方のｎ＋領域２０５の上部表面にまで延在するようにエピタキシャル成長層の主面２０３Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
【００９４】
ゲート電極２９３は、一方のｎ＋領域２０５上から他方のｎ＋領域２０５上にまで延在するように、ゲート酸化膜２９１上に接触して配置されている。また、ゲート電極２９３は、不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
【００９５】
エミッタコンタクト電極２９２は、一対のｎ＋領域２０５上のそれぞれからｐ＋領域２０６上にまで達するとともに、主面２０３Ａに接触して配置されている。また、エミッタコンタクト電極２９２は、たとえばニッケルシリサイドなど、ｎ＋領域２０５およびｐ＋領域２０６の両方にオーミックコンタクト可能な材料からなっている。
【００９６】
層間絶縁膜２９４は、ドリフト層２０３の主面２０３Ａ上においてゲート電極２９３を取り囲み、かつ一方のｐ型ボディ領域２０４上から他方のｐ型ボディ領域２０４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
【００９７】
エミッタ配線２９５は、ドリフト層２０３の主面２０３Ａ上において、層間絶縁膜２９４を取り囲み、かつエミッタコンタクト電極２９２の上部表面上にまで延在している。また、エミッタ配線２９５は、Ａｌなどの導電体からなり、エミッタコンタクト電極２９２を介してｎ＋領域２０５と電気的に接続されている。
【００９８】
コレクタ電極２９６は、炭化珪素基板２０１においてドリフト層２０３が形成される側とは反対側の主面に接触して形成されている。このコレクタ電極２９６は、たとえばニッケルシリサイドなど、炭化珪素基板２０１とオーミックコンタクト可能な材料からなっており、炭化珪素基板２０１と電気的に接続されている。
【００９９】
次に、ＩＧＢＴ２００の動作について説明する。図７を参照して、ゲート電極２９３に電圧を印加し、当該電圧が閾値を超えると、ゲート電極２９３下のゲート酸化膜２９１に接するｐ型ボディ領域２０４に反転層が形成され、ｎ＋領域２０５とドリフト層２０３とが電気的に接続される。これにより、ｎ＋領域２０５からドリフト層２０３に電子が注入され、これに対応して炭化珪素基板２０１からバッファ層２０２を介して正孔がドリフト層２０３に供給される。その結果、ＩＧＢＴ２００がオン状態となり、ドリフト層２０３に伝導度変調が生じてエミッタコンタクト電極２９２−コレクタ電極２９６間の抵抗が低下した状態で電流が流れる。一方、ゲート電極２９３に印加される上記電圧が閾値以下の場合、上記反転層が形成されないため、ドリフト層２０３とｐ型ボディ領域２０４との間が逆バイアスの状態が維持される。その結果、ＩＧＢＴ２００がオフ状態となり、電流は流れない。
【０１００】
ここで、ＩＧＢＴ２００においては、炭化珪素基板２０１の主面２０１Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。そのため、ｐ型不純物密度が５×１０１６ｃｍ−３以上という高いドーピング密度のｐ型ボディ領域２０４を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャネル領域におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。その結果、ＩＧＢＴ２００は、チャネル移動度の低下を抑制しつつ閾値電圧を高く設定することが可能なＩＧＢＴとなっている。なお、本実施の形態における炭化珪素基板２０１およびｐ型ボディ領域２０４は、それぞれ実施の形態１における炭化珪素基板１およびｐ型ボディ領域４に対応する。そして、炭化珪素基板１および炭化珪素基板２０１の面方位、ならびにｐ型ボディ領域４およびｐ型ボディ領域２０４のｐ型不純物密度については、それぞれ同様の構成を有するものとすることができる。
【０１０１】
次に、実施の形態２におけるＩＧＢＴ２００の製造方法の一例について、図８〜図１１を参照して説明する。図８を参照して、本実施の形態におけるＩＧＢＴ２００の製造方法では、まず工程（Ｓ２１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ２１０）では、図９を参照して、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面２０１Ａを有する炭化珪素基板２０１が準備される。
【０１０２】
次に、工程（Ｓ２２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２２０）では、図９を参照して、エピタキシャル成長により炭化珪素基板２０１の一方の主面２０１Ａ上にバッファ層２０２およびドリフト層２０３が順次形成される。
【０１０３】
次に、工程（Ｓ２３０）としてイオン注入工程が実施される。この工程（Ｓ２３０）では、図９および図１０を参照して、まずｐ型ボディ領域２０４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層２０３に注入されることにより、ｐ型ボディ領域２０４が形成される。次に、ｎ＋領域２０５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内にｎ＋領域２０５が形成される。さらに、ｐ＋領域２０６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがｐ型ボディ領域２０４に注入されることにより、ｐ型ボディ領域２０４内にｐ＋領域２０６が形成される。上記イオン注入は、たとえばドリフト層２０３の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
【０１０４】
次に、工程（Ｓ２４０）として活性化アニール工程が実施される。この工程（Ｓ２４０）は、では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００℃に加熱し、３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ２３０）において注入された不純物が活性化する。
【０１０５】
次に、工程（Ｓ２５０）として酸化膜形成工程が実施される。この工程（Ｓ２５０）では、図１０および図１１を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）２９１が形成される。
【０１０６】
次に、工程（Ｓ２６０）および（Ｓ２７０）としてＮＯアニール工程およびＡｒアニール工程が実施される。この工程（Ｓ２６０）および（Ｓ２７０）は、実施の形態１における工程（Ｓ１６０）および（Ｓ１７０）と同様に実施することができる。これにより、最終的に得られるＩＧＢＴ２００のチャネル移動度を向上させることができる。
【０１０７】
次に、工程（Ｓ２８０）として電極形成工程が実施される。図７を参照して、この工程（Ｓ２８０）では、たとえばＣＶＤ法により、不純物が添加されて導電体となっているポリシリコンからなるゲート電極２９３が形成された後、たとえばＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜２９４が、主面２０３Ａ上においてゲート電極２９３を取り囲むように形成される。次に、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、エミッタコンタクト電極２９２およびコレクタ電極２９６が形成される。次に、たとえば蒸着法により、導電体であるＡｌからなるエミッタ配線２９５が、主面２０３Ａ上において、層間絶縁膜２９４を取り囲むとともに、ｎ＋領域２０５およびエミッタコンタクト電極２９２の上部表面上にまで延在するように形成される。以上の手順により、本実施の形態におけるＩＧＢＴ２００が完成する。
【実施例１】
【０１０８】
ｐ型ボディ領域におけるｐ型不純物のドーピング密度と閾値電圧との関係を確認する実験を行なった。具体的には、まず、上記実施の形態１と同様にＮＯアニール工程およびＡｒアニール工程を含むプロセスにより、実験用のＭＯＳＦＥＴ（サンプル）を作製した。ここで、ｐ型ボディ領域におけるｐ型不純物のドーピング密度の異なる複数のサンプルを作製した。そして、各サンプルについて閾値電圧を測定した。
【０１０９】
実験結果を図１２に示す。図１２において、横軸はｐ型ボディ領域におけるｐ型不純物のドーピング密度、縦軸は閾値電圧を示している。また、図１２において、丸印が実験の結果得られたデータ点である。一方、図１２における曲線は、上記ドーピング密度と閾値電圧との関係の理論曲線である。理論曲線は、以下の式（１）に対応するものである。なお、式（１）においてｎｉは真性キャリア密度、Ｃｏｘは酸化膜容量、φｍおよびφｓは、それぞれ金属および半導体の仕事関数、ΔＶＱｅｆｆは実効固定電荷による電圧シフト成分を示す。また、Ｑは電気素量を示す(Ｑ＝１．６×１０−１９Ｃ)。ここでは、実験結果より、ΔＶＱｅｆｆ＝−１．９Ｖとした。
【０１１０】
【数１】
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【０１１１】
図１２を参照して、実験により得られたデータ点は理論曲線に沿って分布している。そして、図１２より、ｐ型ボディ領域におけるｐ型不純物のドーピング密度を８×１０１６ｃｍ−３以上とすることにより、安定してプラスの閾値電圧が得られる、すなわちノーマリーオフを達成できることが分かる。
【実施例２】
【０１１２】
ｐ型ボディ領域におけるｐ型不純物のドーピング密度とチャネル移動度との関係を調査する実験を行なった。実験の手順は以下の通りである。
【０１１３】
まず、一方の主面の面方位が（０−３３−８）面である炭化珪素基板を準備し、当該主面上にエピタキシャル成長層等を形成してＭＯＳＦＥＴのサンプルを作製した。このとき、ｐ型ボディ領域におけるｐ型不純物のドーピング密度を２×１０１６ｃｍ−３〜１×１０１７ｃｍ−３の範囲で変化させた複数のサンプルを作製した。なお、ゲート酸化膜の形成は酸素雰囲気中で１２００〜１３００℃に加熱し、約６０分間保持することにより実施した。その後、ＮＯ雰囲気中で１１００〜１２００℃に加熱し、約６０分間保持することによりＮＯアニール処理を実施した。さらにその後、Ａｒ雰囲気中で１２００〜１３００℃に加熱し、約６０分間保持することによりＡｒアニール処理を実施した（実施例）。
【０１１４】
一方、比較のため、一方の主面の面方位が（０００１）面である炭化珪素基板を準備し、同様にＭＯＳＦＥＴのサンプルを作製した（比較例）。そして、各サンプルのチャネル移動度を測定した。実験結果を図１３および図１４に示す。図１３および図１４において、横軸はｐ型ボディ領域におけるｐ型不純物のドーピング密度、縦軸はＭＯＳＦＥＴのチャネル移動度を示している。
【０１１５】
図１４を参照して、面方位が（０００１）面である主面上にエピタキシャル成長層等を形成して得られた比較例のＭＯＳＦＥＴにおいては、ドーピング密度が２×１０１６ｃｍ−３から１×１０１７ｃｍ−３に上昇することにより、チャネル移動度が２５％程度低下している。これに対し、面方位が（０−３３−８）面である主面上にエピタキシャル成長層等を形成して得られた実施例のＭＯＳＦＥＴにおいては、ドーピング密度が２×１０１６ｃｍ−３から１×１０１７ｃｍ−３に上昇しても、チャネル移動度はほとんど低下していない。さらに、実施例のＭＯＳＦＥＴにおけるチャネル移動度は、比較例のＭＯＳＦＥＴにおけるチャネル移動度に比べて絶対値において大幅に高くなっている。つまり、実施例の半導体装置は比較例の半導体装置に比べてチャネル移動度が高く、ｐ型ボディ領域におけるドーピング密度が上昇するとその差はさらに広がることが分かる。以上の実験結果より、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフト可能であることが確認された。
【実施例３】
【０１１６】
本発明の半導体装置であるＭＯＳＦＥＴの閾値電圧について調査する実験を行なった。対象となるＭＯＳＦＥＴは、上記実施の形態１に示す製造方法により製造した。このＭＯＳＦＥＴを用いて、ゲート電圧を変化させた場合におけるドレイン電流の値を測定した。そして、この測定結果をプロットしたグラフを作成し、当該グラフから閾値電圧を求めた。このとき、同一の測定結果について、ドレイン電流をｌｏｇスケールとリニアスケールとの２通りでプロットし、閾値電圧を求めた。作成されたグラフを図１５に示す。
【０１１７】
図１５において横軸はゲート電圧（ＶＧ）、左縦軸はｌｏｇスケールのドレイン電流（Ｉｄ）、右縦軸はリニアスケールのドレイン電流（Ｉｄ）を示している。また、図１５において、太線はｌｏｇスケールのドレイン電流（ｌｏｇ  Ｉｄ）、細線はリニアスケールのドレイン電流（ｌｉｎｅａｒ  Ｉｄ）を示している。図１５を参照して、リニアスケールのドレイン電流を示す曲線の直線部分を延長して得られる閾値電圧（点Ｂ参照）に比べて、ｌｏｇスケールのドレイン電流を示す曲線から得られる閾値電圧（点Ａ参照）は小さくなっている。ここで、上記ｌｏｇスケールのドレイン電流を示す曲線から得られる閾値電圧は、ゲート電圧を上昇させていった場合にｐ型ボディ領域においてゲート酸化膜に接する領域に最初に薄いチャネル領域（弱反転層）が形成される電圧を示している。本願においては、この弱反転層が形成されるゲート電圧を閾値電圧として取り扱う。
【実施例４】
【０１１８】
本発明の半導体装置であるＭＯＳＦＥＴを作製し、閾値電圧の温度依存性を調査する実験を行なった。まず、上記実施の形態１の場合と同様にＭＯＳＦＥＴを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の｛０３−３８｝面（すなわち（０−３３−８）面）上に形成した。また、ｐ型ボディ領域におけるｐ型不純物（Ａｌ）密度が１×１０１８ｃｍ−３（実施例Ａ）および５×１０１７ｃｍ−３（実施例Ｂ）の２種類のＭＯＳＦＥＴを作製した。一方、比較のため、同様の製造方法においてエピタキシャル成長層を炭化珪素基板のシリコン面側の｛０００１｝面（すなわち（０００１）面）上に形成したＭＯＳＦＥＴも作製した（比較例Ａ）。ｐ型ボディ領域におけるｐ型不純物（Ａｌ）密度は２×１０１６ｃｍ−３とした。そして、室温（２５℃）〜２００℃の温度範囲内において上記実施例および比較例のＭＯＳＦＥＴの閾値電圧を調査した。調査結果を図１６に示す。図１６において、丸印は実施例Ａ、四角印は実施例Ｂ、三角印は比較例Ａの調査結果を示している。
【０１１９】
図１６を参照して、実施例ＡおよびＢのＭＯＦＥＴの閾値電圧は比較例に比べて高く、室温以上１００℃以下の温度範囲において２Ｖ以上となっており、安定してノーマリーオフの状態を維持することが可能となっている。特に、実施例ＡのＭＯＳＦＥＴの閾値電圧は１００℃において３Ｖ以上、かつ２００℃において１Ｖ以上となっており、より高温においても安定してノーマリーオフの状態を維持することが可能となっている。また、実施例ＡおよびＢにおいては、閾値電圧の温度依存性（図中の近似直線の傾き）がそれぞれ−７ｍＶ／℃および−６ｍＶ／℃であり−１０ｍＶ／℃以上となっている。別の観点から説明すると、実施例ＡおよびＢにおいては、温度依存性（図中の近似直線の傾き）の絶対値がそれぞれ７ｍＶ／℃および６ｍＶ／℃であり、１０ｍＶ／℃以下となっている。その結果、安定してノーマリーオフの状態を維持することが可能となっている。
【実施例５】
【０１２０】
本発明の半導体装置であるＭＯＳＦＥＴを作製し、電子のチャネル移動度の温度依存性を調査する実験を行なった。まず、上記実施の形態１の場合と同様にＭＯＳＦＥＴを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の｛０３−３８｝面（すなわち（０−３３−８）面）上に形成した（実施例Ｃ）。一方、比較のため、同様の製造方法においてエピタキシャル成長層を炭化珪素基板のシリコン面側の｛０００１｝面（すなわち（０００１）面）上に形成したＭＯＳＦＥＴも作製した（比較例Ｂ）。そして、室温（２５℃）〜２００℃の温度範囲内において上記実施例および比較例のＭＯＳＦＥＴの電子のチャネル移動度を調査した。調査結果を図１７に示す。図１７において、丸印は実施例Ｃ、三角印は比較例Ｂの調査結果を示している。
【０１２１】
図１７を参照して、実施例ＣのＭＯＦＥＴのチャネル移動度は比較例Ｂに比べて高く、室温において３０ｃｍ２／Ｖｓ以上であるだけでなく、１００℃において５０ｃｍ２／Ｖｓ以上、１５０℃において４０ｃｍ２／Ｖｓ以上となっている。また、電子のチャネル移動度の温度依存性も−０．３ｃｍ２／Ｖｓ℃以上となっている。別の観点から説明すると、電子のチャネル移動度の温度依存性の絶対値が０．３ｃｍ２／Ｖｓ℃以下となっている。その結果、安定して半導体装置のオン抵抗を抑制することが可能となっている。
【実施例６】
【０１２２】
本発明の半導体装置であるＭＯＳＦＥＴを作製し、ｐ型ボディ領域におけるｐ型不純物（Ａｌ）密度と閾値電圧との関係を調査する実験を行なった。まず、上記実施の形態１の場合と同様にＭＯＳＦＥＴを作製した。このとき、エピタキシャル成長層は、炭化珪素基板のカーボン面側の｛０３−３８｝面（すなわち（０−３３−８）面）上に形成した。また、ｐ型ボディ領域におけるｐ型不純物（Ａｌ）の密度の異なる５種類のサンプルを作製した。そして、サンプルの電子のチャネル移動度を調査した。調査結果を図１８に示す。図１８において横軸はｐ型ボディ領域におけるｐ型不純物（Ａｌ）の密度、縦軸は閾値電圧を示している。
【０１２３】
図１８を参照して、ｐ型ボディ領域における不純物密度が上昇するに伴って、閾値電圧が上昇している。そして、不純物密度が８×１０１６ｃｍ−３以上３×１０１８ｃｍ−３以下である領域において閾値電圧が０〜５Ｖ程度となっている。また、上述のように、本発明の半導体装置においては、チャネル移動度の低下を抑制しつつｐ型ボディ領域におけるｐ型不純物密度を上昇させることが可能であるため、不純物密度が８×１０１６ｃｍ−３〜３×１０１８ｃｍ−３程度であっても十分なチャネル移動度を確保することができる。したがって、本発明の半導体装置においては、ｐ型ボディ領域におけるｐ型不純物密度を８×１０１６ｃｍ−３以上３×１０１８ｃｍ−３以下とすることにより、珪素を材料として採用した半導体装置と置き換えて使用することが容易であるとともに、安定してノーマリーオフ型である状態を維持することができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
【０１２４】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２５】
本発明の半導体装置は、閾値電圧の設定の自由度を高めることが求められる半導体装置に、特に有利に適用され得る。
【符号の説明】
【０１２６】
１，２０１  炭化珪素基板、１Ａ，２０１Ａ  主面、２，２０２  バッファ層、３，２０３  ドリフト層、３Ａ，２０３Ａ  主面、４，２０４  ｐ型ボディ領域、５，２０５  ｎ＋領域、６，２０６  ｐ＋領域、７，２０７  活性層、９１，２９１  ゲート酸化膜（酸化膜）、９２  ソースコンタクト電極、９３  ゲート電極、９４，２９４  層間絶縁膜、９５  ソース配線、９６  ドレイン電極、１００  ＭＯＳＦＥＴ、２００  ＩＧＢＴ、２９２  エミッタコンタクト電極、２９３  ゲート電極、２９５  エミッタ配線、２９６  コレクタ電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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