(57)【特許請求の範囲】
【請求項１】
メモリシステムであって、
複数のメモリボールトに含まれるメモリボールトであって、前記メモリボールトは、第１のメモリアレイおよび第２のメモリアレイを含む複数のメモリアレイを備え、前記メモリアレイは複数のスタックメモリダイ上に位置し、前記スタックメモリダイは第１のメモリダイおよび第２のメモリダイを含み、前記第１のメモリアレイは前記第１のメモリダイ上に位置し、前記第２のメモリアレイは前記第２のメモリダイ上に位置し、前記第１のメモリダイは第３のメモリアレイを含み、前記第２のメモリダイは第４のメモリアレイを含み、前記第３および第４のメモリアレイは前記複数のメモリボールトのうちの追加のメモリボールト内に含まれる、メモリボールトと、
前記メモリボールトと関連する制御、切り替え、または通信論理のうちの少なくとも１つを提供するように、前記メモリダイと共にスタックされた論理ダイ上に位置し、かつ前記メモリボールトに通信可能に結合された、メモリボールトコントローラ（ＭＶＣ）であって、前記ＭＶＣは、データディジットを前記ＭＶＣと関連する記憶セルにクロッキングするためのデータクロックと関連する遅延の制御、前記メモリボールトおよび／または前記メモリボールトのサブセクションと関連する記憶セルに前記データディジットを伝達するためのデータストローブと関連する遅延の制御、および／またはメモリアレイアクセスと関連するメモリアレイタイミングパラメータの制御、を提供するように、ボールトタイミングモジュールと関連付けられた、メモリボールトコントローラ（ＭＶＣ）と、
を備える、メモリシステム。
【請求項２】
前記ボールトタイミングモジュールに通信可能に結合されたプロセッサをさらに備え、前記プロセッサは、前記ボールトタイミングモジュールに命令して、
第１の一連の反復を使用して、複数のデータビットを送信レジスタにクロッキングするために使用されるデータクロックと関連する遅延を調整すること、または、第２の一連の反復を使用して、前記複数のデータビットを受信レジスタにストローブするために使用されるデータストローブと関連する遅延を調整すること、のうちの少なくとも１つと、
前記データビットが、前記受信レジスタで成功裏に受信されたかどうかを判定することと、
前記判定に従って、前記データクロックと関連する動作上の遅延または前記データストローブと関連する動作上の遅延のうちの少なくとも１つを選択することと、
を実施する、請求項１に記載のメモリシステム。
【請求項３】
前記データクロックまたは前記データストローブのうちの少なくとも１つを導出するためのマスタークロックを提供するように、前記ボールトタイミングモジュールに通信可能に結合された、マスタークロックモジュールをさらに備える、請求項１に記載のメモリシステム。
【請求項４】
前記ボールトタイミングモジュールは、書き込みデータ遅延制御モジュールを含み、前記ＭＶＣはさらに、書き込みクロック遅延素子と、書き込みクロック入力とを含み、前記書き込みクロック遅延素子は、前記書き込みデータ遅延制御モジュールに通信可能に結合され、前記書き込みクロック遅延素子は、前記書き込みデータ遅延制御モジュールからの遅延制御コマンドおよびクロック信号を受信し、前記遅延制御コマンドに従って、前記クロック信号を遅延させ、前記書き込みクロック入力は、前記遅延されたクロック信号に従って、前記データディジットを、前記ＭＶＣと関連する前記記憶セルにクロッキングする、請求項１に記載のメモリシステム。
【請求項５】
前記ＭＶＣと関連する前記記憶セルは、前記論理ダイ上に位置する、請求項４に記載のメモリシステム。
【請求項６】
前記ボールトタイミングモジュールは、書き込みストローブ遅延制御モジュールを含み、前記ＭＶＣはさらに、書き込みストローブ遅延素子と、書き込みストローブドライバとを含み、前記書き込みストローブ遅延素子は、前記書き込みストローブ遅延制御モジュールに通信可能に結合され、前記書き込みストローブ遅延素子は、前記書き込みストローブ遅延制御モジュールからの遅延制御コマンド、およびクロック信号を受信し、前記遅延制御コマンドに従って、前記クロック信号を遅延させ、前記書き込みストローブドライバは、前記遅延されたクロック信号に従って、前記データディジットを、前記メモリボールトと関連する前記記憶セルおよび／または前記メモリボールトの前記サブセクションにストローブする、請求項１に記載のメモリシステム。
【請求項７】
前記ボールトタイミングモジュールは、アレイタイミング制御モジュールを含み、前記メモリボールトは、前記アレイタイミング制御モジュールからアレイタイミング制御コマンドを受信し、前記アレイタイミング制御コマンドに従って、少なくとも１つのメモリアレイタイミングパラメータを調整するように、前記アレイタイミング制御モジュールに通信可能に結合された、アレイタイミングモジュールを含む、請求項１に記載のメモリシステム。
【請求項８】
前記メモリアレイタイミングパラメータは、ロウサイクル時間（ｔＲＣ）、またはロウアドレス対カラムアドレス遅延（ｔＲＣＤ）期間のうちの少なくとも１つを含む、請求項１に記載のメモリシステム。
【請求項９】
前記ボールトタイミングモジュールは、読み出しデータ遅延制御モジュールを含み、前記メモリボールトは、読み出しクロック遅延素子と、読み出しクロック入力とを含み、前記読み出しクロック遅延素子は、前記読み出しデータ遅延制御モジュールに通信可能に結合され、前記読み出しクロック遅延素子は、前記読み出しデータ遅延制御モジュールからの遅延制御コマンド、およびクロック信号を受信し、前記遅延制御コマンドに従って、前記クロック信号を遅延させ、前記読み出しクロック入力は、前記遅延されたクロック信号に従って、データディジットを、前記メモリボールトまたは前記メモリボールトの前記サブセクションと関連する送信レジスタにクロッキングする、請求項１に記載のメモリシステム。
【請求項１０】
前記ボールトタイミングモジュールは、読み出しストローブ遅延制御モジュールを含み、前記メモリボールトは、読み出しストローブ遅延素子と、読み出しストローブドライバとを含み、前記読み出しストローブ遅延素子は、前記読み出しストローブ遅延制御モジュールに通信可能に連結され、前記読み出しストローブ遅延素子は、前記読み出しストローブ遅延制御モジュールからの遅延制御コマンド、およびクロック信号を受信し、前記遅延制御コマンドに従って、前記クロック信号を遅延させ、前記読み出しストローブドライバは、前記遅延されたクロックに従って、データディジットを前記ＭＶＣと関連する受信レジスタにストローブする、請求項１に記載のメモリシステム。
【請求項１１】
前記読み出しストローブ遅延素子は、遅延ロックループまたは位相ロックループのうちの少なくとも１つを含む、請求項１０に記載のメモリシステム。
【請求項１２】
前記メモリボールトの前記サブセクションは、前記メモリダイのうちの１つである、請求項１に記載のメモリシステム。
【請求項１３】
方法であって、
データディジットを、メモリボールトコントローラ（ＭＶＣ）と前記ＭＶＣに対応するメモリボールトとの間でデータを伝達するために使用されるインターフェースと関連する記憶セルにクロッキングすることと関連する遅延、前記インターフェースと関連する他の記憶セルに前記データビットを伝達することと関連する遅延、または前記メモリボールトのメモリアレイにアクセスすることと関連するタイミングパラメータ、のうちの少なくとも１つを制御することを含み、
前記メモリボールトは複数のメモリボールトに含まれ、前記メモリボールトは、第１のメモリアレイおよび第２のメモリアレイを含む複数のメモリアレイを備え、前記メモリアレイは複数のスタックメモリダイ上に位置し、前記スタックメモリダイは第１のメモリダイおよび第２のメモリダイを含み、前記第１のメモリアレイは前記第１のメモリダイ上に位置し、前記第２のメモリアレイは前記第２のメモリダイ上に位置し、前記第１のメモリダイは第３のメモリアレイを含み、前記第２のメモリダイは第４のメモリアレイを含み、前記第３および第４のメモリアレイは前記複数のメモリボールトのうちの追加のメモリボールト内に含まれる、方法。
【請求項１４】
前記インターフェースと関連する前記記憶セルは、前記ＭＶＣと関連する送信レジスタを備え、前記制御することは、
遅延制御コマンドおよびクロック信号を受信することと、
前記遅延制御コマンドに従って、前記クロック信号を遅延させることと、
前記遅延されたクロック信号に従って、前記データディジットを前記ＭＶＣと関連する前記送信レジスタにクロッキングすることと、
を含む、請求項１３に記載の方法。
【請求項１５】
前記インターフェースと関連する前記他の記憶セルは、前記メモリアレイと関連する受信レジスタを備え、前記制御することは、
遅延制御コマンドおよびクロック信号を受信することと、
前記遅延制御コマンドに従って、前記クロック信号を遅延させることと、
前記遅延されたクロック信号に従って、前記データディジットを前記メモリアレイと関連する前記受信レジスタにストローブすることと、
を含む、請求項１３に記載の方法。
【請求項１６】
前記インターフェースと関連する前記記憶セルは、前記メモリアレイと関連する送信レジスタを備え、前記制御することは、
遅延制御コマンドおよびクロック信号を受信することと、
前記遅延制御コマンドに従って、前記クロック信号を遅延させることと、
前記遅延されたクロック信号に従って、前記データビットを前記メモリアレイと関連する前記送信レジスタにクロッキングすることと、
を含む、請求項１３に記載の方法。
【請求項１７】
前記インターフェースと関連する前記他の記憶セルは、前記ＭＶＣと関連する受信レジスタを備え、前記制御することは、
遅延制御コマンドおよびクロック信号を受信することと、
前記遅延制御コマンドに従って、前記クロック信号を遅延させることと、
前記データビットを前記ＭＶＣと関連する前記受信レジスタにストローブすることと、
を含む、請求項１３に記載の方法。
【請求項１８】
前記制御することは、
アレイタイミング制御コマンドを受信することと、
前記アレイタイミング制御コマンドに従って、前記メモリアレイと関連するメモリアレイタイミングパラメータを調整することと、
前記調整されたメモリアレイタイミングパラメータに従って、前記アレイを動作させることと、
を含む、請求項１３に記載の方法。
【請求項１９】
前記制御することは、
前記遅延のうちの少なくとも１つを制御するように、遅延ロックループ（ＤＬＬ）と関連する遅延、または位相ロックループ（ＰＬＬ）と関連する位相角のうちの少なくとも１つを選択すること、
を含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願］
本出願は、２００９年２月４日に出願された米国特許出願第１２／３６５，７１２号の優先権を主張し、それは、参照することによって、本明細書に組み込まれる。
【０００２】
［技術分野］
本明細書に記載される種々の実施形態は、スタックダイメモリシステムおよびそれをトレーニングするための方法を含む、半導体メモリと関連する装置、システム、および方法に関する。
【背景技術】
【０００３】
マイクロプロセッサ技術は、半導体メモリ技術よりも速い速度で進化を遂げてきた。その結果、最新のホストプロセッサと、命令およびデータを受信するようにプロセッサが結合される半導体メモリサブシステムとの間には、しばしば、性能の不一致が存在する。例えば、一部のハイエンドサーバは、メモリ要求に対する応答待ちで４分の３クロックがアイドル状態であると推定される。
【０００４】
加えて、プロセッサコアおよびスレッドの数が増大し続けていることから、ソフトウェアアプリケーションおよびオペレーティングシステム技術の進化は、より高密度のメモリシステムへの需要を増大させている。しかしながら、現在の技術のメモリシステムは、しばしば、性能と密度との間に妥協が見受けられる。より高い帯域幅は、ＪＥＤＥＣの電気仕様を超えることなくシステムの中で接続されてもよいメモリカードまたはモジュールの数を制限する場合がある。
【０００５】
ＪＥＤＥＣのインターフェースに対する拡張が提案されてきたが、概して、将来的にはメモリの帯域幅および密度が不足すると予想されることに気付くであろう。欠点には、メモリ電力最適化の不足、およびホストプロセッサとメモリサブシステムとの間のインターフェースの一意性が挙げられる。後者の欠点は、プロセッサおよび／またはメモリ技術が変化するにつれて、インターフェースを再設計する必要性をもたらし得る。
【図面の簡単な説明】
【０００６】
【図１】本発明の種々の例示的実施形態に従う、メモリシステムのブロック図である。
【図２】種々の例示的実施形態に従う、論理ダイをスタックしたスタックダイ３Ｄメモリアレイの切り取り概念図である。
【図３】種々の例示的実施形態に従う、例示的パケットと関連するフィールドを示すパケット図である。
【図４】種々の例示的実施形態に従う、例示的パケットと関連するフィールドを示すパケット図である。
【図５Ａ】種々の例示的実施形態に従う、メモリシステムのブロック図である。
【図５Ｂ】種々の例示的実施形態に従う、メモリシステムのブロック図である。
【図６Ａ】種々の例示的実施形態に従う、方法を例示する流れ図である。
【図６Ｂ】種々の例示的実施形態に従う、方法を例示する流れ図である。
【図７】種々の例示的実施形態に従う、方法を例示する流れ図である。
【図８Ａ】種々の例示的実施形態に従う、方法を例示する流れ図である。
【図８Ｂ】種々の例示的実施形態に従う、方法を例示する流れ図である。
【図８Ｃ】種々の例示的実施形態に従う、方法を例示する流れ図である。
【発明を実施するための形態】
【０００７】
図１は、本発明の種々の例示的実施形態に従う、メモリシステム１００のブロック図である。１つまたは複数の実施形態は、１つまたは複数の発信側デバイス（例えば、１つまたは複数のホストプロセッサ）と、一組のスタックアレイメモリ「ボールト」との間で、コマンド、アドレス、および／またはデータの複数のアウトバウンドストリームを実質的に並行して伝達するように動作する。結果として、メモリシステムの密度、帯域幅、並列性、および拡張可能性の増大が生じ得る。
【０００８】
本明細書のマルチダイメモリアレイの実施形態は、以前の設計では、通常、個々のメモリアレイダイ上に位置する、制御論理を集約する。本明細書で「メモリボールト」と称される、ダイのスタック群のサブセクションは、共通の制御論理を共有する。メモリボールトアーキテクチャは、エネルギー効率を増大する一方で、パワードオンメモリバンクのより細かい粒度を提供するように、メモリ制御論理を戦略的に区切る。本明細書の実施形態はまた、メモリシステムインターフェースに対する標準ホストプロセッサを可能にする。標準インターフェースは、メモリ技術の進化につれて、再設計サイクル時間を低減し得る。
【０００９】
図２は、種々の例示的実施形態に従う、論理ダイ２０２をスタックしたスタックダイ３Ｄメモリアレイ２００の切り取り概念図である。メモリシステム１００は、スタックダイ３Ｄメモリアレイ２００等の、タイル状のメモリアレイの１つまたは複数のスタックを組み込む。複数のメモリアレイ（例えば、メモリアレイ２０３）は、複数のスタックダイ（例えば、以下、例として使用される、スタックダイ２０４）のそれぞれの上に加工される。
【００１０】
スタックダイのそれぞれは、複数の「タイル」（例えば、スタックダイ２０４と関連する、タイル２０５Ａ、２０５Ｂ、および２０５Ｃ）に、論理的に分割される。各タイル（例えば、タイル２０５Ｃ）は、１つまたは複数のメモリアレイ２０３を含んでもよい。いくつかの実施形態では、各メモリアレイ２０３は、メモリシステム１００の中の１つまたは複数の独立メモリバンクとして構成されてもよい。メモリアレイ２０３は、いかなる特定のメモリ技術にも限定されず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、フラッシュメモリ等が挙げられる。
【００１１】
一組のスタックメモリアレイタイル２０８は、スタックダイのそれぞれ（例えば、図１では、ベースタイルが隠れている状態で、タイル２１２Ｂ、２１２Ｃ、２１２Ｄ）からの単一のタイルを含んでもよい。電力、アドレス、および／またはデータ、ならびに類似した共通の信号は、「スルーウエハ相互接続」（ＴＷＩ）等の導電路（例えば、導電路２２４）上で、一組のスタックタイル２０８を「Ｚ」次元２２０に横断してもよい。したがって、スタックダイ３Ｄメモリアレイ２００は、一組のメモリ「ボールト」（例えば、メモリボールト２３０）に区切られる。各メモリボールトは、一組のスタックタイル、複数のスタックダイのそれぞれからの１つのタイルを含む。ボールトの各タイルは、１つまたは複数のメモリアレイ（例えば、メモリアレイ２４０）を含む。
【００１２】
結果として生じる一組のメモリボールト１０２を、図１に示す。以下に説明される制御、切り替え、および通信論理は、論理ダイ２０２上に加工される。メモリシステム１００は、複数のメモリボールトコントローラ（ＭＶＣ）１０４を含む（例えば、ＭＶＣ１０６であり、以下、例示的なＭＶＣとして使用する）。各ＭＶＣは、１対１の関係で、対応するメモリボールト（例えば、メモリボールト１１０）に通信可能に連結される。したがって、各ＭＶＣは、他のＭＶＣとそれらのそれぞれのメモリボールトとの間の通信とは独立に、対応するメモリボールトと通信することが可能である。
【００１３】
メモリシステム１００はまた、複数の構成可能なシリアライズ通信リンクインターフェース（ＳＣＬＩ）１１２を含む。ＳＣＬＩ１１２は、一群のアウトバウンド（下り）ＳＣＬＩ１１３（例えば、アウトバウンドＳＣＬＩ１１４）と、一群のインバウンド（上り）ＳＣＬＩ１１５とに分割される。複数のＳＣＬＩ１１２のそれぞれは、他のＳＣＬＩ１１２との並行動作が可能である。まとめると、ＳＣＬＩ１１２は、複数のＭＶＣ１０４を、１つまたは複数のホストプロセッサ１１４に通信可能に連結（結合）する。メモリシステム１００は、高度に抽象化した、マルチリンクで高スループットのインターフェースをホストプロセッサ１１４に提示する。
【００１４】
メモリシステム１００はまた、マトリクススイッチ１１６を含んでもよい。マトリクススイッチ１１６は、複数のＳＣＬＩ１１２および複数のＭＶＣ１０４に通信可能に連結（結合）される。マトリクススイッチ１１６は、各ＳＣＬＩを、選択されたＭＶＣに交差接続することが可能である。したがって、ホストプロセッサ１１４は、実質的に同時の様式で、複数のＳＣＬＩ１１２を通じて複数のメモリボールト１０２にアクセスしてもよい。このアーキテクチャは、マルチコア技術を含む、現代のプロセッサ技術に必要とされる、ホストプロセッサとメモリの間の帯域幅を提供することができる。
【００１５】
メモリシステム１００はまた、マトリクススイッチ１１６に通信可能に連結される、メモリファブリック制御レジスタ１１７を含んでもよい。メモリファブリック制御レジスタ１１７は、構成源からメモリファブリック構成パラメータを受け入れ、選択可能なモードに従って動作するように、メモリシステム１００の１つまたは複数のコンポーネントを構成する。例えば、マトリクススイッチ１１６、ならびに複数のメモリボールト１０２および複数のＭＶＣ１０４のそれぞれは、通常、別々のメモリ要求に応答して、互いに独立に動作するように構成されてもよい。このような構成は、ＳＣＬＩ１１２とメモリボールト１０２との間の並列性の結果として、メモリシステム帯域幅を高め得る。
【００１６】
代替的に、メモリシステム１００は、複数のメモリボールト１０２および対応するＭＶＣのサブセットのうちの２つ以上のサブセットを、単一の要求に応答して同調的に動作させるように、メモリファブリック制御レジスタ１１７を介して再構成されてもよい。後者の構成は、以下にさらに説明するように、通常よりも広範囲のデータワードにアクセスしてレイテンシを減少させるために使用されてもよい。他の構成は、選択されたビットパターンをメモリファブリック制御レジスタ１１７にロードすることによって可能にされ得る。
【００１７】
図３および４は、それぞれ、種々の例示的実施形態に従う、例示的パケット３００および４００と関連するフィールドを示すパケット図である。図３および４に照らして図１を参照すると、メモリシステム１００はまた、マトリクススイッチ１１６に通信可能に連結される、複数のパケットデコーダ１１８（例えば、パケットデコーダ１２０）を含んでもよい。ホストプロセッサ１１４は、いくつかの実施形態では例示的パケット３００または４００に構造が類似し得る、アウトバウンドパケット１２２を組み立てる。すなわち、アウトバウンドパケット１２２は、コマンドフィールド３１０、アドレスフィールド３２０、および／またはデータフィールド４１０を含有してもよい。次いで、ホストプロセッサ１１４は、以下にさらに説明する様式で、アウトバウンドパケット１２２を、アウトバウンドＳＣＬＩ（例えば、アウトバウンドＳＣＬＩ１１４）を通じて、パケットデコーダ１２０に送信する。
【００１８】
アウトバウンドＳＣＬＩ１１４は、複数のアウトバウンド差動ペアシリアル路（ＤＰＳＰ）１２８を含んでもよい。ＤＰＳＰ１２８は、ホストプロセッサ１１４に通信可能に連結され、アウトバウンドパケット１２２を集合的に輸送してもよい。すなわち、複数のアウトバウンドＤＰＳＰ１２８の各ＤＰＳＰは、第１のデータレートで、アウトバウンドパケット１２２の第１のデータレートのアウトバウンドサブパケット部分を輸送してもよい。
【００１９】
アウトバウンドＳＣＬＩ１１４はまた、複数のアウトバウンドＤＰＳＰ１２８に通信可能に連結される、デシリアライザ１３０を含んでもよい。デシリアライザ１３０は、アウトバウンドパケット１２２の各第１のデータレートのアウトバウンドサブパケット部分を、複数の第２のデータレートのアウトバウンドサブパケットに変換する。複数の第２のデータレートのアウトバウンドサブパケットは、第２のデータレートで、第１の複数のアウトバウンドシングルエンドデータ路（ＳＥＤＰ）１３４を通じて送信される。
第２のデータレートは、第１のデータレートよりも遅い。
【００２０】
アウトバウンドＳＣＬＩ１１４はまた、デシリアライザ１３０に通信可能に連結される、デマルチプレクサ１３８を含んでもよい。デマルチプレクサ１３８は、複数の第２のデータレートのアウトバウンドサブパケットのそれぞれを、複数の第３のデータレートのアウトバウンドサブパケットに変換する。複数の第３のデータレートのアウトバウンドサブパケットは、第３のデータレートで、第２の複数のアウトバウンドＳＥＤＰ１４２を通じて、パケットデコーダ１２０に送信される。第３のデータレートは、第２のデータレートよりも遅い。
【００２１】
パケットデコーダ１２０は、アウトバウンドパケット１２２を受信して、（例えば、例示的パケット３００の）コマンドフィールド３１０、（例えば、例示的パケット３００の）アドレスフィールド３２０、および／または（例えば、例示的パケット４００の）データフィールドを抽出する。いくつかの実施形態では、パケットデコーダ１２０は、対応する一組のメモリボールト選択信号を判定するように、アドレスフィールド３２０を復号する。パケットデコーダ１２０は、一組のメモリボールト選択信号を、インターフェース１４６上のマトリクススイッチ１１６に提示する。ボールト選択信号は、入力データ路１４８を、アウトバウンドパケット１２２に対応するＭＶＣ１０６に切り替えさせる。
【００２２】
ここでインバウンドデータ路に関する説明に戻ると、メモリシステム１００は、マトリクススイッチ１１６に通信可能に連結される、複数のパケットエンコーダ１５４（例えば、パケットエンコーダ１５８）を含んでもよい。パケットエンコーダ１５８は、マトリクススイッチ１１６を介して、複数のＭＶＣ１０４のうちの１つから、インバウンドメモリコマンド、インバウンドメモリアドレス、および／またはインバウンドメモリデータを受信してもよい。パケットエンコーダ１５８は、インバウンドＳＣＬＩ１６４を通じたホストプロセッサ１１４への伝達のために、インバウンドメモリコマンド、アドレス、および／またはデータをインバウンドパケット１６０に符号化する。
【００２３】
いくつかの実施形態では、パケットエンコーダ１５８は、インバウンドパケット１６０を、複数の第３のデータレートのインバウンドサブパケットにセグメント化してもよい。
パケットエンコーダ１５８は、第３のデータレートで、第１の複数のインバウンドシングルエンドデータ路（ＳＥＤＰ）１６６を通じて、複数の第３のデータレートのインバウンドサブパケットを送信してもよい。メモリシステム１００はまた、パケットエンコーダ１５８に通信可能に連結される、マルチプレクサ１６８を含んでもよい。マルチプレクサ１６８は、複数の第３のデータレートのインバウンドサブパケットのサブセットのそれぞれを、第２のデータレートのインバウンドサブパケットに多重化してもよい。マルチプレクサ１６８は、第３のデータレートよりも速い第２のデータレートで、第２の複数のインバウンドＳＥＤＰ１７０を通じて、第２のデータレートのインバウンドサブパケットを送信する。
【００２４】
メモリシステム１００はさらに、マルチプレクサ１６８に通信可能に連結される、シリアライザ１７２を含んでもよい。シリアライザ１７２は、複数の第２のデータレートのインバウンドサブパケットのサブセットのそれぞれを、第１のデータレートのインバウンドサブパケットに集約する。第１のレートのインバウンドサブパケットは、第２のデータレートよりも速い第１のデータレートで、複数のインバウンド差動ペアシリアル路（ＤＰＳＰ）１７４を通じて、ホストプロセッサ１１４に送信される。したがって、コマンド、アドレス、データ情報は、マトリクススイッチ１１６を介して、ＳＣＬＩ１１２を通じて、ホストプロセッサ１１４とＭＶＣ１０４との間で相互に伝達される。
【００２５】
図５Ａを参照すると、メモリシステム５１００は、前述のように組織される１つまたは複数のスタックダイメモリボールト１０２（例えば、メモリボールト１１０）を含む。メモリシステム５１００はまた、メモリシーケンシング動作を提供するように、１対１対応でメモリボールト１０２に通信可能に連結（結合）される、複数のＭＶＣ１０４（例えば、ＭＶＣ１０６）を含む。ＭＶＣ１０４のそれぞれはまた、ボールトタイミングモジュール５１０４を含む。論理ダイ２０２上のプロセッサ５１０５は、ボールトタイミングモジュール５１０４に通信可能に連結される。プロセッサ５１０５およびボールトタイミングモジュール５１０４は、一連の書き込みデータインターフェースのトレーニング動作、一連のメモリアレイアクセス信号のトレーニング動作、および／または一連の読み込み（読み出し）インターフェースのトレーニング動作のうちの１つまたは複数を実施するように、協働的に動作する。
【００２６】
図５Ｂを参照すると、ボールトタイミングモジュール５１０４は、１つまたは複数のデータディジット（例えば、ビット）を、１つまたは複数の送信レジスタ（例えば、送信レジスタ５１０６および５１０８）にクロッキングするように、１つまたは複数のデータクロックと関連する１つまたは複数（例えば、一組等の複数）の遅延の集中制御を提供する。送信レジスタ５１０６および５１０８は、それぞれ、ＭＶＣ１０６とメモリボールト１１０との間で、書き込みデータインターフェース５１１０および読み込みデータインターフェース５１１２と関連付けられる。
【００２７】
ボールトタイミングモジュール５１０４はまた、一組のデータビットを１つまたは複数の受信レジスタ（例えば、それぞれ、書き込みデータインターフェース５１１０および書き込みデータインターフェース５１１２と関連する、受信レジスタ５１１４および５１１６）に伝達するために使用される、一組のデータストローブと関連する一組の遅延を制御してもよい。
【００２８】
いくつかの実施形態では、ボールトタイミングモジュール５１０４はまた、メモリアレイアクセスと関連する、一組のメモリアレイタイミングパラメータを制御する。メモリアレイタイミングパラメータは、とりわけ、ロウサイクル時間（ｔＲＣ）、および／またはロウアドレス対カラムアドレス遅延（カラムアドレスに対するロウアドレスの遅延：ｔＲＣＤ）期間を含んでもよい。
【００２９】
マスタークロックモジュール５１１８は、そこから一組のデータクロックおよび／または一組のデータストローブを導出するマスタークロックを提供するように、ボールトタイミングモジュール５１０４に通信可能に連結されてもよい。
【００３０】
メモリシステム５１００は、ボールトタイミングモジュール５１０４のコンポーネントとして、書き込みデータ遅延制御モジュール５１２２を含んでもよい。複数の書き込みクロック遅延素子（例えば、遅延素子５１２４および５１２５）は、書き込みデータ遅延制御モジュール５１２２に通信可能に連結（結合）される。書き込みクロック遅延素子（例えば、遅延素子５１２４）は、書き込みデータ遅延制御モジュール５１２２から遅延制御コマンドを受信してもよい。遅延素子５１２４はまた、マスタークロック５１１８からマスタークロック信号を受信してもよい。遅延素子５１２４は、遅延コマンドに従って、（例えば、遅延コマンドによって指示される量だけ）マスタークロック信号を遅延させる。遅延素子は、結果として生じる遅延クロック信号（遅延されたクロック信号）を、送信レジスタ５１０６の書き込みクロック入力（例えば、書き込みクロック入力５１２８）に提示する。遅延クロック信号は、１つまたは複数の書き込みデータビットを、送信レジスタ５１０６の１つまたは複数の記憶セル（例えば、記憶セル５１３０）にクロッキングする。
【００３１】
メモリシステム５１００はまた、ボールトタイミングモジュール５１０４のコンポーネントとして、書き込みストローブ遅延制御モジュール５１３２を含んでもよい。書き込みストローブ遅延素子５１３４（例えば、遅延ロックループ（ＤＬＬ）または位相ロックループ（ＰＬＬ））は、書き込みストローブ遅延制御モジュール５１３２に通信可能に連結（結合）される。書き込みストローブ遅延素子５１３４は、書き込みストローブ遅延制御モジュール５１３２から遅延制御コマンドを受信し、マスタークロック５１１８からマスタークロック信号を受信してもよい。書き込みストローブ遅延素子５１３４は、遅延制御コマンドによって指示される量だけ、マスタークロック信号を遅延させる。書き込みストローブ遅延素子５１３４は、結果として生じる遅延書き込みストローブ（遅延された書き込みストローブ）を、書き込みストローブドライバ５１３６に提示する。遅延書き込みストローブは、一組の書き込みデータビットを、メモリボールトおよび／またはメモリボールトのサブセクション（例えば、例示的な、メモリボールト１１０と関連するスタックメモリダイ２０４）と関連する、受信レジスタ５１１４にストローブする。
【００３２】
メモリシステム５１００はさらに、ボールトタイミングモジュール５１０４のコンポーネントとして、アレイタイミング制御モジュール５１４０を含んでもよい。アレイタイミングモジュール５１４２は、スタックメモリダイ２０４のコンポーネントとして含まれてもよく、アレイタイミング制御モジュール５１４０に通信可能に連結されてもよい。アレイタイミングモジュール５１４２は、アレイタイミング制御モジュール５１４０からアレイタイミング制御コマンドを受信して、アレイタイミング制御コマンドに従って、メモリアレイタイミングパラメータのうちの１つまたは複数を調整する。１つまたは複数のメモリアレイ（例えば、メモリアレイ５１４４）は、アレイタイミングモジュール５１４２に通信可能に連結され、メモリアレイタイミングパラメータに従うメモリアレイタイミングを使用して動作する。
【００３３】
メモリシステム５１００はまた、ボールトタイミングモジュール５１０４のコンポーネントとして、読み込み（読み出し）データ遅延制御モジュール５１４８を含んでもよい。複数の読み込み（読み出し）クロック遅延素子（例えば、遅延素子５１５０および５１５１）は、読み込み（読み出し）データ遅延制御モジュール５１４８に通信可能に連結される。読み込みクロック遅延素子（例えば、遅延素子５１５０）は、読み込みデータ遅延制御モジュール５１４８から、遅延制御コマンドを受信してもよい。遅延素子５１５０はまた、マスタークロック５１１８からマスタークロック信号を受信してもよい。遅延素子５１５０は、遅延コマンドによって指示される量だけ、マスタークロック信号を遅延させる。遅延素子５１５０は、結果として生じる遅延クロック信号（遅延されたクロック信号）を、送信レジスタ５１０８の読み込み（読み出し）クロック入力（例えば、読み込みクロック入力５１５４）に提示する。遅延クロック信号は、１つまたは複数の読み込み（読み出し）データビットを、送信レジスタ５１０８の記憶セル（例えば、記憶セル５１５６）にクロッキングする。
【００３４】
メモリシステム５１００はまた、ボールトタイミングモジュール５１０４のコンポーネントとして、読み込み（読み出し）ストローブ遅延制御モジュール５１５８を含んでもよい。読み込みストローブ遅延素子５１６０（例えば、ＤＬＬまたはＰＬＬ）は、読み込みストローブ遅延制御モジュール５１５８に通信可能に連結される。読み込みストローブ遅延素子５１６０は、読み込みストローブ遅延制御モジュール５１５８から遅延制御コマンドを受信し、マスタークロック５１１８からマスタークロック信号を受信してもよい。読み込み（読み出し）ストローブ遅延素子５１６０は、遅延制御コマンドによって指示される量だけ、マスタークロック信号を遅延させる。読み込みストローブ遅延素子５１６０は、結果として生じる遅延読み込みストローブ（遅延された読み込みストローブ）を、読み込みストローブドライバ５１６２に提示する。遅延読み込みストローブは、一組の読み込みデータビットを、ＭＶＣと関連する受信レジスタ５１１６にストローブする。
【００３５】
前述したコンポーネントのうちのいずれかは、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組み合わせの実施形態を含む、多数の方法で実装されてもよい。この文脈での「ソフトウェア」とは、コンピュータによって実行されるコンピュータ可読媒体に記憶された法定のソフトウェア構造を指し、単なるソフトウェアリストではないことに留意されたい。
【００３６】
したがって、メモリシステム１００、５１００；メモリアレイ２００、２０３、２４０、５２７、５１４４；ダイ２０２、２０４；タイル２０５Ａ、２０５Ｂ、２０５Ｃ、２０８、２１２Ｂ、２１２Ｃ、２１２Ｄ；「Ｚ」次元２２０；経路２２４、１４８、５４２；メモリボールト２３０、１０２、１１０；ＭＶＣ１０４、１０６；ＳＣＬＩ１１２、１１３、１１４、１１５、１６４；プロセッサ１１４、５００４；マトリクススイッチ１１６；レジスタ１１７；パケット３００、４００、１２２、１６０；パケットデコーダ１１８、１２０；フィールド３１０、３２０、４１０；ＤＰＳＰ１２８、１７４；デシリアライザ１３０；ＳＥＤＰ１３４、１４２、１６６、１７０；デマルチプレクサ１３８；インターフェース１４６；パケットエンコーダ１５４、１５８；マルチプレクサ１６８；シリアライザ１７２；ボールトタイミングモジュール５１０４；プロセッサ５１０５；レジスタ５１０６、５１０８、５１１４、５１１６；インターフェース５１１０、５１１２；クロックモジュール５１１８；制御モジュール５１２２、５１３２、５１４０、５１４８、５１５８；遅延素子５１２４、５１２５、５１３４、５１５０、５１５１、５１６０；クロック入力５１２８、５１５４；記憶セル５１３０、５１５６；ドライバ５１３６、５１６２；およびタイミングモジュール５１４２は、全て、本明細書で「モジュール」として特徴付けられ得る。
【００３７】
モジュールは、所望に応じてメモリシステム１００の設計者によって、および種々の実施形態の特定の実装例の必要に応じて、ハードウェア回路、光学的コンポーネント、シングルまたはマルチプロセッサ回路、メモリ回路、コンピュータ可読媒体に記憶されたソフトウェアプログラムモジュールおよびオブジェクト、ファームウェア、ならびにそれらの組み合わせを含んでもよい。
【００３８】
種々の実施形態の装置およびシステムは、システム１００およびシステム５１００等の、高密度、マルチリンク、高スループットの半導体メモリシステム以外のアプリケーションで有用であり得る。したがって、本発明の種々の実施形態は、そのように限定されるべきではない。例示的メモリシステム１００および５１００は、種々の実施形態の構造の一般的な理解を提供することを意図する。それらは、本明細書に説明する構造を活用する場合がある装置およびシステムの全ての要素および特徴の完全な説明としての役割を果たす意図はない。
【００３９】
種々の実施形態の新規装置およびシステムは、コンピュータに使用される電子回路、通信および信号処理回路、シングルプロセッサまたはマルチプロセッサモジュール、単一または複数の組み込みプロセッサ、マルチコアプロセッサ、データスイッチ、ならびに、多層のマルチチップモジュールを含むアプリケーション特有のモジュールを含む、またはそれらに組み込まれる場合がある。そのような装置およびシステムはさらに、サブコンポーネントとして、テレビ、携帯電話、パーソナルコンピュータ（例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータ等）、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ（例えば、ＭＰ３（モーション・ピクチャー・エキスパーツ・グループ、音響層３）プレーヤ）、車両、医療デバイス（例えば、心臓モニタ、血圧モニタ等）、セットトップボックス、およびその他等の種々の電子システム内に含まれる場合がある。いくつかの実施形態は、多数の方法を含んでもよい。
【００４０】
図６Ａおよび６Ｂは、種々の例示的実施形態に従う、方法１１００を例示する流れ図である。方法１１００は、１つまたは複数のデータクロックと関連する一組の遅延をプログラム的に制御することを含んでもよい。データクロックは、一組のデータディジット（例えば、ビット）を、ＭＶＣと、ＭＶＣに対応するメモリボールトとの間でデータを伝達するために使用されるインターフェース（例えば、図５Ｂのインターフェース５１１０、５１１２）と関連する１つまたは複数の送信レジスタ（例えば、図５Ｂの送信レジスタ５１０６、５１０８）にクロッキングするために使用される。送信レジスタは、書き込みデータをインターフェースに提示するように、ＭＶＣ上に位置してもよく、または書き込みデータをインターフェースに提示するように、メモリボールトの中のメモリアレイダイ上に位置してもよい。
【００４１】
方法１１００はまた、一組のデータビットを、ＭＶＣ上および／またはメモリボールト上の１つまたは複数の受信レジスタに伝達するために使用される１つまたは複数のデータストローブと関連する、一組の遅延をプログラム的に制御することを含んでもよい。方法１１００はさらに、メモリアレイアクセス（例えば、メモリアレイダイ上のメモリアレイにアクセスするために使用される、メモリアレイタイミング信号）と関連する、１つまたは複数のパラメータをプログラム的に制御することを含んでもよい。
【００４２】
方法１１００は、ブロック１１０６で、アレイタイミング制御モジュール（例えば、図５ＢのＭＶＣ１０６と関連する、アレイタイミング制御モジュール５１４０）から、１つまたは複数のメモリアレイタイミング制御コマンドを受信することから開始してもよい。方法１１００は、ブロック１１０８で、アレイタイミング制御コマンドに従って、メモリアレイと関連する、１つまたは複数のメモリアレイタイミングパラメータを調整することを継続してもよい。タイミングパラメータは、前述のように、とりわけ、ｔＲＣおよび／またはｔＲＣＤを含んでもよい。方法１１００は、ブロック１１１０で、調整されたメモリアレイタイミングパラメータに従うメモリアレイタイミングを使用して、書き込みデータおよび／または読み込みデータ動作を実施するように、メモリアレイにアクセスすることを含んでもよい。
【００４３】
方法１１００はまた、ブロック１１１２で、書き込みデータ遅延制御モジュールから遅延制御コマンドを受信すること、およびマスタークロックからマスタークロック信号を受信することを含んでもよい。ブロック１１１４で、マスタークロック信号は、遅延制御コマンドによって指示される量だけ遅延させられてもよい。方法１１００はさらに、ブロック１１１６で、遅延クロック信号を、ＭＶＣと関連する送信レジスタの書き込みクロック入力に提示することを含んでもよい。結果的に、ブロック１１１８で、１つまたは複数の書き込みデータビットが、ＭＶＣと関連する送信レジスタの記憶セルにクロッキングされてもよい。
【００４４】
方法１１００は、ブロック１１２２で、書き込みストローブ遅延制御モジュールから遅延制御コマンドを受信すること、およびマスタークロックからマスタークロック信号を受信することを継続してもよい。方法１１００は、ブロック１１２４で、一組のデータストローブのうちの１つまたは複数を遅延させるように、ＤＬＬと関連する遅延および／またはＰＬＬと関連する位相角を選択することを含んでもよい。ブロック１１２６で、マスタークロック信号は、遅延制御コマンドによって指示される量だけ遅延させられてもよい。図６Ｂを参照すると、方法１１００は、ブロック１１２８で、遅延書き込みストローブを書き込みストローブドライバに提示することを含んでもよい。その結果、ブロック１１３０で、一組の書き込みデータビットが、メモリボールトと関連する受信レジスタおよび／またはメモリボールトのサブセクション（例えば、図５Ｂの、メモリボールト１１０と関連するスタックダイ２０４）にストローブされてもよい。
【００４５】
方法１１００は、ブロック１１３２で、読み込みデータ遅延制御モジュールから遅延制御コマンドを受信すること、およびマスタークロックからマスタークロック信号を受信することを継続してもよい。ブロック１１３４で、マスタークロック信号は、遅延制御コマンドによって指示される量だけ遅延させられてもよい。方法１１００は、ブロック１１３６で、遅延クロック信号を、メモリボールトおよび／またはメモリボールトのサブセクションと関連する送信レジスタの読み込みクロック入力に提示することを含んでもよい。結果的に、ブロック１１３８で、１つまたは複数の読み込みデータビットが、メモリボールトおよび／またはメモリボールトのサブセクションと関連する送信レジスタの記憶セルにクロッキングされてもよい。
【００４６】
方法１１００はさらに、ブロック１１４２で、読み込みストローブ遅延制御モジュールから遅延制御コマンドを受信すること、およびマスタークロックからマスタークロック信号を受信することを継続してもよい。ブロック１１４４で、マスタークロック信号は、遅延制御コマンドによって指示される量だけ遅延させられてもよい。方法１１００は、ブロック１１４６で、遅延読み込みストローブを読み込みストローブドライバに提示することを含んでもよい。その結果、ブロック１１４８で、一組の読み込みデータビットが、ＭＶＣと関連する、受信レジスタにストローブされてもよい。
【００４７】
図７は、種々の例示的実施形態に従う、方法１２００を例示する流れ図である。方法１２００は、メモリボールト、スタックダイ、および／またはメモリアレイレベルにおいて、データおよび／またはストローブタイミングをトレーニングすること含んでもよい。方法１２００はまた、ｔＲＣおよび／またはｔＲＣＤ等の、メモリアレイアクセスタイミング信号をトレーニングすること含んでもよい。マルチボールトメモリシステムでボールトごとを基準に、および／またはボールトサブセクションを基準に、タイミングシグナルのトレーニング動作を実施することで、種々のメモリボールトおよび／またはサブセクションが、異なるアクセスレイテンシで動作することを可能にし得る。結果として、製造歩留まりの増大が生じ得る。
【００４８】
方法１２００は、ブロック１２０６で、スタックダイメモリシステムの中の複数のメモリボールトのそれぞれについて、１つまたは複数の独立したデータアイトレーニング動作（例えば、データおよび／またはストローブタイミング）、および／または独立したメモリアレイタイミングトレーニング動作を実施することから開始してもよい。方法は、ブロック１２１０で、複数のメモリアクセスレイテンシでスタックダイメモリシステムを動作させることを継続してもよい。各メモリアクセスレイテンシは、メモリボールトのうちの１つまたは複数に対応する。
【００４９】
方法１２００はまた、ブロック１２１４で、メモリシステムの中の各ボールトと関連する一組のスタックメモリアレイダイのそれぞれについて、１つ以上の独立したデータアイトレーニング動作および／または独立したメモリアレイタイミングトレーニング動作を実施することを含んでもよい。方法はさらに、ブロック１２１８で、複数のメモリダイアクセスレイテンシでスタックダイメモリシステムを動作させることを含んでもよい。各メモリダイアクセスレイテンシは、メモリアレイダイのうちの１つまたは複数に対応する。
【００５０】
方法１２００は、ブロック１２２２で、各メモリアレイダイと関連する一組のメモリアレイタイルのそれぞれについて、１つ以上の独立したデータアイトレーニング動作および／または独立したメモリアレイタイミングトレーニング動作を実施することを継続してもよい。方法１２００はまた、ブロック１２２６で、複数のメモリアレイタイルアクセスレイテンシでスタックダイメモリシステムを動作させることを含んでもよい。各レイテンシは、メモリアレイタイルのうちの１つまたは複数に対応する。
【００５１】
図８Ａ、８Ｂ、および８Ｃは、種々の例示的実施形態に従う方法を例示する、流れ図である。方法１３００は、スタックダイメモリボールトと関連するＭＶＣにおいて、データアイトレーニング動作および／またはメモリアレイタイミングトレーニング動作を実施することを含んでもよい。
【００５２】
方法１３００は、ブロック１３０４で、ＭＶＣと関連する書き込みデータインターフェース（例えば、図５Ｂの書き込みデータインターフェース５１１０）をトレーニングすることを開始してもよい。方法１３００は、ブロック１３０６で、公称クロック速度よりも低いクロック速度で、書き込みデータインターフェースを動作させることを含んでもよい。そうすることで、トレーニング前の、動作上の書き込みデータインターフェースの確立を促進し得る。
【００５３】
方法１３００は、ブロック１３１０で、第１の一連の反復を使用して、１つまたは複数の書き込みデータクロックと関連する遅延を漸増的に調整することを継続してもよい。書き込みデータクロックは、一組の書き込みデータビットを、送信レジスタ（例えば、図５Ｂの送信レジスタ５１０６）にクロッキングするために使用されてもよい。いくつかの実施形態はまた、ブロック１３１２で、第２の一連の反復を使用して、書き込みデータストローブと関連する遅延を漸増的に調整することを含んでもよい。書き込みデータストローブは、メモリボールトにおいて、一組の書き込みデータビットを受信レジスタにクロッキングするために使用されてもよい。第１の一連の反復は、第２の一連の反復の中に入れ子にされる、もしくはその逆であってもよく、または、書き込みデータクロックおよび書き込みデータストローブと関連する遅延を、相互に反復してもよい。
【００５４】
方法１３００はさらに、ブロック１３１４で、第１および／または第２の一連の反復に従って、一組の書き込みデータビットを含む公知のデータパターンをメモリボールトに書き込むことを継続してもよい。
【００５５】
方法１３００はまた、ブロック１３１５で、書き込みデータビットがメモリーボールトにおいて成功裏に受信されたかどうかを判定するように、書き込みデータクロックおよび／または書き込みデータストローブの各調整に続いて、メモリボールトからのフィードバック信号を監視することを含んでもよい。フィードバック信号は、メモリボールトで書き込みデータビットのうちの１つ以上の受信の成功を示すように、メモリボールトからＭＶＣに送信される１つ以上のフィードバックビットとして構成されてもよい。代替的に、フィードバック信号は、低速読み込みデータインターフェースを介して、メモリボールトからＭＶＣに送信される１つ以上のデータワードとして構成されてもよい。
【００５６】
方法１３００はさらに、ブロック１３１６で、書き込みデータクロックおよび／または書き込みデータストローブと関連する一組の動作上の遅延を選択することを含んでもよい。最も少ないデータエラーをもたらす書き込みデータクロックおよび／または書き込みデータストローブの調整範囲内の一組の遅延を、一組の書き込みデータの動作上の遅延として選択してもよい。
【００５７】
方法１３００は、ブロック１３２０で、メモリボールトと関連するメモリアレイアクセスタイミングをトレーニングすることを継続してもよい。方法１３００は、ブロック１３２２で、第３の一連の反復を使用して、１つまたは複数のメモリアレイタイミングパラメータを漸増的に調整することを含んでもよい。このようなパラメータには、メモリアレイアクセスタイミング信号（例えば、ｔＲＣおよび／またはｔＲＣＤ）が挙げられる。方法１３００はまた、ブロック１３２４で、各反復時に、一組の書き込みデータビットの公知のデータパターンを書き込むことを含んでもよい。公知のデータパターンは、メモリボールトと関連するダイ上の１つまたは複数のメモリアレイに書き込まれてもよい。
【００５８】
方法１３００は、図８Ｂのブロック１３２６で、各反復時に、メモリアレイから公知のデータパターンにアクセスすることを継続してもよい。ブロック１３２８で、メモリボールトからのフィードバック信号は、メモリアレイタイミングパラメータの各調整に続いて、ＭＶＣにおいて監視されてもよい。フィードバック信号は、前述のように、低速読み込みデータインターフェースを介してメモリボールトからＭＶＣに送信される１つ以上のデータワードとして、および／または他の何らかのインターフェースを通じて送信される１つ以上のフィードバックビットとして構成されてもよい。
【００５９】
方法１３００はまた、ブロック１３２９で、フィードバック信号を使用して、書き込みデータビットが成功裏にメモリアレイに書き込まれたか、およびそこから読み込まれたかを判定することを含んでもよい。方法１３００はさらに、ブロック１３３０で、最も少ないデータエラーをもたらす一組のメモリアレイタイミングパラメータ設定を選択することを含んでもよい。
【００６０】
方法１３００は、ブロック１３３２で、メモリボールトまたはそのサブセクションと関連する読み込みデータインターフェース（例えば、図５Ｂの読み込みデータインターフェース５１１２）をトレーニングすることを継続してもよい。ブロック１３３４で、読み込みデータインターフェーストレーニングは、公称クロック速度よりも低いクロック速度で、読み込みデータインターフェースを動作させることを含んでもよい。そうすることで、読み込みインターフェーストレーニング動作を実施する前の、動作上の読み込みデータインターフェースの確立を促進し得る。
【００６１】
方法１３００は、ブロック１３３６で、第４の一連の反復を使用して、１つまたは複数の読み込みデータクロックと関連する遅延を漸増的に調整することを含んでもよい。ブロック１３３８で、読み込みデータクロックは、一組の読み込みデータビットを、送信レジスタ（例えば、図５Ｂの送信レジスタ５１０８）にクロッキングするために使用されてもよい。一組の読み込みデータビットは、公知のデータパターンを備えてもよい。いくつかの実施形態はまた、ブロック１３４０で、第５の一連の反復を使用して、読み込みデータストローブと関連する遅延を漸増的に調整することを含んでもよい。ブロック１３４２で、読み込みデータストローブは、ＭＶＣにおいて複数の読み込みデータビットを受信レジスタにストローブするために使用されてもよい。
【００６２】
図８Ｃを継続すると、方法１３００は、したがって、ブロック１３４４で、第４および／または第５の一連の反復のそれぞれについて、ＭＶＣにおいて受信データパターンを読み込むことと、ブロック１３４６で、受信データパターンを公知のデータパターンと比較することとを含んでもよい。方法１３００はさらに、ブロック１３４８で、ＭＶＣにおいて読み込みデータビットが成功裏に受信されたかどうかを判定することを含んでもよい。
【００６３】
方法１３００はさらに、ブロック１３５０で、読み込みデータクロックおよび／または読み込みデータストローブと関連する一組の動作上の遅延を選択することを含んでもよい。最も少ないデータエラーをもたらす読み込みデータクロックおよび／または読み込みデータストローブの調整範囲内の一組の遅延を、一組の読み込みデータの動作上の遅延として選択してもよい。
【００６４】
本明細書に記載される活動は、記載される順序以外の順序で実行されてもよいことに留意されたい。本明細書で特定される方法に関して記載される種々の動作（ステップ）はまた、繰り返し、連続的、および／または並列的様式で実行されてもよい。
【００６５】
ソフトウェアプログラムは、ソフトウェアプログラムで定義される関数を実行するように、コンピュータに基づくシステムの中のコンピュータ可読媒体から起動されてもよい。本明細書に開示される方法を実装および実施するように設計されるソフトウェアプログラムを作成するように、種々のプログラミング言語が採用されてもよい。プログラムは、ＪａｖａまたはＣ＋＋等のオブジェクト指向言語を使用して、オブジェクト指向の形式で構築されてもよい。代替的に、プログラムは、アセンブリまたはＣ等の手続き型言語を使用して、手続き指向の形式で構築されてもよい。ソフトウェアコンポーネントは、とりわけ、アプリケーションプログラムインターフェース、プロセス間通信技術、リモートプロシージャコールを含む、公知の機構を使用して通信してもよい。種々の実施形態の教示は、任意の特定のプログラミング言語または環境に限定されない。
【００６６】
加えて、データクロックおよびストローブの校正は、マルチボールトシステムの中の各メモリボールトまたはメモリボールトのサブセクションについて、個々に実施されてもよい。例えば、メモリボールトに対応するダイのスタックの中の各ダイは、別々にトレーニングされてもよい。結論的には、メモリボールトを製造するために、より広範囲のタイミング能力を伴うメモリアレイダイが使用されてもよい。結果として、製造歩留まりの増大およびコストの減少が生じ得る。
【００６７】
限定ではなく例示を目的に、添付図面は、本発明の要旨が実施され得る特定の実施形態を示す。例示される実施形態は、当業者が本明細書に開示される教示を実施することができるように、十分詳細に説明される。この開示の範囲から逸脱することなく、構造的および論理的置換を行い得るように、他の実施形態が使用されても、それらから導出されてもよい。したがって、この発明を実施するための形態は、限定的な意味で解釈されるべきではない。種々の実施形態の幅は、添付の特許請求の範囲、およびそのような特許請求の範囲が権利を与えられるあらゆる範囲の同等物によって定義される。
【００６８】
本発明の要旨のこのような実施形態は、２つ以上の発明が実際に開示される場合には、便宜上、およびこの出願をいかなる単一の発明にも、または発明の概念にも自発的に限定することを意図せずに、本明細書で「発明」という用語によって個々に、または集合的に言及され得る。したがって、具体的な実施形態を本明細書に例示および説明してきたが、同じ目的を達成すると見込まれる任意の配設は、示された特定の実施形態と置き換えられてもよい。この開示は、種々の実施形態の任意および全ての改作または変形を対象とすることが意図される。本明細書で具体的に説明されていない上記実施形態と他の実施形態との組み合わせが、上記の説明を再考することによって、当業者には明らかとなるであろう。
【００６９】
読者が技術的開示の本質を迅速に確認することを可能にする、要約書を要求する、連邦規則集第３７編第１．７２（ｂ）項に従うように、本開示の要約書を提供する。これは、それが特許請求の範囲の範囲または意味を解釈する、または制限するために使用されないという理解のもとで提出される。上述の発明を実施するための形態において、開示を合理化する目的で、種々の特徴を単一の実施形態にまとめている。この開示方法は、本発明の請求される実施形態が、各請求項に明確に述べられた以上の特徴を要求するものとして解釈すべきではない。むしろ、本発明の要旨は、単一の開示された実施形態の全ての特徴よりも少ない場合がある。各請求項が別個の実施形態としてそれ自体に依存する状態で、発明を実施するための形態に組み込まれる。
【図２】
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【図１】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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