(57)【特許請求の範囲】
【請求項１】
容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを前記出力端から選択的に出力することにより前記容量性負荷を駆動する回路であって、
第１の定電圧を供給する第１の定電位線と、
前記出力端に一方の電流端子が接続され、前記第１の定電位線に他方の電流端子が接続された第１のトランジスタと、
入力側コイル及び出力側コイルを有し、前記出力側コイルが前記第１のトランジスタの制御端子に接続された第１の変圧器と、
前記第１の変圧器の前記入力側コイルの一端に容量素子を介して接続され、第１のパルス電圧が入力される第１の入力端と、
前記第１の定電圧より低い第２の定電圧を供給する第２の定電位線と、
前記出力端に一方の電流端子が接続され、前記第２の定電位線に他方の電流端子が接続された第２のトランジスタと、
入力側コイル及び出力側コイルを有し、前記出力側コイルが前記第２のトランジスタの制御端子に接続された第２の変圧器と、
前記第２の変圧器の前記入力側コイルの一端に容量素子を介して接続され、第２のパルス電圧が入力される第２の入力端とを備え、
前記第１及び第２のパルス電圧によって前記第１及び第２のトランジスタの制御端子に入力されるパルス電圧の大きさが、前記第１及び第２のトランジスタそれぞれの閾値電圧以上であり、
前記出力端から前記階段波が出力される場合には、前記第１及び第２のトランジスタのうち少なくとも一方は、前記制御端子に入力される前記パルス電圧に応じて、複数回にわたってオン状態となり、
前記出力端から前記矩形波が出力される場合には、前記第１及び第２のトランジスタは、前記制御端子に入力される前記パルス電圧に応じて、いずれも１回のみオン状態となることを特徴とする、容量性負荷駆動回路。
【請求項２】
容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを前記出力端から選択的に出力することにより前記容量性負荷を駆動する回路であって、
第１の定電圧を供給する第１の定電位線と、
前記出力端と前記第１の定電位線との間に直列に接続されたＭ個（Ｍは２以上の整数）の第１のトランジスタと、
入力側コイル及び出力側コイルを各々有し、前記出力側コイルが前記Ｍ個の第１のトランジスタそれぞれの制御端子に接続されたＭ個の第１の変圧器と、
前記Ｍ個の第１の変圧器それぞれの前記入力側コイルの一端に容量素子を介して接続され、第１のパルス電圧が入力される第１の入力端と、
前記第１の定電圧より低い第２の定電圧を供給する第２の定電位線と、
前記出力端と前記第２の定電位線との間に直列に接続されたＮ個（Ｎは２以上の整数）の第２のトランジスタと、
入力側コイル及び出力側コイルを各々有し、前記出力側コイルが前記Ｎ個の第２のトランジスタそれぞれの制御端子に接続されたＮ個の第２の変圧器と、
前記Ｎ個の第２の変圧器それぞれの前記入力側コイルの一端に容量素子を介して接続され、第２のパルス電圧が入力される第２の入力端と、を備え、
前記第１及び第２のパルス電圧によって前記第１及び第２のトランジスタの制御端子に入力されるパルス電圧の大きさが、前記第１及び第２のトランジスタそれぞれの閾値電圧以上であり、
前記出力端から前記階段波が出力される場合には、前記第１及び第２のトランジスタのうち少なくとも一方は、前記制御端子に入力される前記パルス電圧に応じて、複数回にわたってオン状態となり、
前記出力端から前記矩形波が出力される場合には、前記第１及び第２のトランジスタは、前記制御端子に入力される前記パルス電圧に応じて、いずれも１回のみオン状態となることを特徴とする、容量性負荷駆動回路。
【請求項３】
前記Ｍ個の第１の変圧器及び前記Ｎ個の第２の変圧器の前記入力側コイルの他端が、互いに共通の第３の定電位線に接続されていることを特徴とする、請求項２に記載の容量性負荷駆動回路。
【請求項４】
請求項１〜３の何れか一項に記載された容量性負荷駆動回路の構成を各々備える第１及び第２の駆動回路を備え、
前記第１の駆動回路の前記出力端が前記容量性負荷の一方の電極に接続されており、
前記第２の駆動回路の前記出力端が前記容量性負荷の他方の電極に接続されていることを特徴とする、容量性負荷駆動回路。
【請求項５】
前記第１及び第２の駆動回路が、互いに共通の前記第１の定電位線、及び互いに共通の前記第２の定電位線を備えていることを特徴とする、請求項４に記載の容量性負荷駆動回路。
【請求項６】
前記容量性負荷が、電気光学効果を利用する変調素子であることを特徴とする、請求項１〜５のいずれか一項に記載の容量性負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性負荷駆動回路に関するものである。
【背景技術】
【０００２】
特許文献１には、階段波発生回路が記載されている。この文献に記載された回路は、分圧回路、スイッチ回路、及びトリガ回路を備えている。分圧回路は、互いに電圧レベルが異なる２つの電源の間に直列接続された複数の抵抗を有し、２つの電源間の電位差を複数のレベルに分圧する。スイッチ回路は、２つの電源間に直列に接続された複数のスイッチ素子（ＦＥＴ）を有し、これら複数のスイッチ素子それぞれは、複数の抵抗それぞれと並列に接続されている。スイッチ回路の一端は信号出力端子となっており、トリガ回路は、複数のスイッチ素子を信号出力端子側から順次にオンさせる。これにより、抵抗分圧された電圧レベルが、信号出力端子から階段状の電圧（階段波）として出力される。
【０００３】
特許文献２には、階段波発生回路が記載されている。この文献に記載された回路は、階段波を含むデジタルデータを発生する発生器と、そのデジタルデータをアナログ電流に変換するデジタル−アナログ変換器と、そのアナログ電流のレベルをシフトする回路と、アナログ電流を電圧出力に変換する電流−電圧変換回路と、その電圧出力を差動増幅するトランジスタとを備えている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−２１０８１２号公報
【特許文献２】特開平３−２６３９１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えばピコ秒からフェムト秒程度のパルス幅を有する超短パルス光を増幅する光増幅装置として、再生増幅器がある。再生増幅器は、光増幅媒質を光路上に含む共振器内部に超短パルス光を閉じ込め、一定時間後に、光増幅媒質により増幅された超短パルス光を共振器から取り出すものである。
【０００６】
このような再生増幅器においては、共振器内部に超短パルス光をタイミング良く閉じ込め、取り出すための仕組みが必要となる。この仕組みのために用いられるのが、結晶の電気光学効果によって超短パルス光の偏光状態を変化させる、ポッケルスセル等の電気光学変調素子である。このような電気光学変調素子と偏光ビームスプリッタとを共振器内の光路上に配置し、定常状態では種光の偏光が常時回転するようにしておく。種光（シードレーザ）の入力タイミングに同期して電圧を印加すると、このタイミングで共振器内に入射していた種光の偏光が回転しなくなるため、共振器内部に閉じ込められる。また、一定時間後に印加した電圧を解除すると、光増幅媒質により増幅された超短パルス光の偏光が回転し、偏光ビームスプリッタを介して取り出される。
【０００７】
通常、ポッケルスセル等の電気光学変調素子は、立ち上がり及び立ち下がり時間が数ナノ秒から数十ナノ秒である数ｋＶ程度の高電圧パルスによって駆動される。しかしながら、一般的な駆動回路では、一定形状の高電圧パルスしか発生させることができないため、再生増幅器に発生させるパルス光を様々な条件に適応させたいという要求に応えることが難しい。例えば、本発明者の研究によれば、高出力のレーザ光を用いた材料加工において、加工対象材料の種類に応じてパルス光の時間幅を任意に変更することにより、最適な加工結果を実現できる。そして、本発明者の研究によって、パルス光の時間幅を任意に変更するためには、電気光学変調素子に印加する高電圧パルスの波形を階段状とし、その段数や各段の電圧変化量、更には各段の時間幅を様々に変更すると良いことが判明した。しかし、従来の駆動回路では、高電圧パルスの波形に対してこのような様々な変更を行うことは難しい。
【０００８】
なお、特許文献１に記載された階段波発生回路は、抵抗分圧によって階段波パルスを発生させるので、階段波パルスの各段の電圧レベルは抵抗の分圧比によって定まり、段数や各段の電圧変化量を変更することは困難である。また、特許文献２に記載された階段波発生回路は、増幅器によって階段波パルスを発生させるので、段数や各段の電圧変化量をポッケルスセル等の電気光学変調素子の駆動に要求されるような、数ナノ秒から数十ナノ秒の高速の立ち上がり及び立ち下がり時間で変更することは困難である。
【０００９】
本発明は、このような問題点に鑑みてなされたものであり、例えば電気光学変調素子といった容量性負荷に対して階段状の高電圧パルスを与えることができ、且つ、段数や各段の電圧変化量、更には各段の時間幅を様々に変更することが可能な容量性負荷駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明による第１の容量性負荷駆動回路は、容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを出力端から選択的に出力することにより容量性負荷を駆動する回路であって、（１）第１の定電圧を供給する第１の定電位線と、（２）出力端に一方の電流端子が接続され、第１の定電位線に他方の電流端子が接続された第１のトランジスタと、（３）入力側コイル及び出力側コイルを有し、出力側コイルが第１のトランジスタの制御端子に接続された第１の変圧器と、（４）第１の変圧器の入力側コイルの一端に容量素子を介して接続され、第１のパルス電圧が入力される第１の入力端と、（５）第１の定電圧より低い第２の定電圧を供給する第２の定電位線と、（６）出力端に一方の電流端子が接続され、第２の定電位線に他方の電流端子が接続された第２のトランジスタと、（７）入力側コイル及び出力側コイルを有し、出力側コイルが第２のトランジスタの制御端子に接続された第２の変圧器と、（８）第２の変圧器の入力側コイルの一端に容量素子を介して接続され、第２のパルス電圧が入力される第２の入力端とを備える。そして、第１及び第２のパルス電圧によって第１及び第２のトランジスタの制御端子に入力されるパルス電圧の大きさが、第１及び第２のトランジスタそれぞれの閾値電圧以上であり、出力端から階段波が出力される場合には、第１及び第２のトランジスタのうち少なくとも一方は、制御端子に入力されるパルス電圧に応じて、複数回にわたってオン状態となり、出力端から矩形波が出力される場合には、第１及び第２のトランジスタは、制御端子に入力されるパルス電圧に応じて、いずれも１回のみオン状態となることを特徴とする。
【００１１】
また、本発明による第２の容量性負荷駆動回路は、容量性負荷に接続される出力端を備え、階段波及び矩形波の何れかを出力端から選択的に出力することにより容量性負荷を駆動する回路であって、（１）第１の定電圧を供給する第１の定電位線と、（２）出力端と第１の定電位線との間に直列に接続されたＭ個（Ｍは２以上の整数）の第１のトランジスタと、（３）入力側コイル及び出力側コイルを各々有し、出力側コイルがＭ個の第１のトランジスタそれぞれの制御端子に接続されたＭ個の第１の変圧器と、（４）Ｍ個の第１の変圧器それぞれの入力側コイルの一端に容量素子を介して接続され、第１のパルス電圧が入力される第１の入力端と、（５）第１の定電圧より低い第２の定電圧を供給する第２の定電位線と、（６）出力端と第２の定電位線との間に直列に接続されたＮ個（Ｎは２以上の整数）の第２のトランジスタと、（７）入力側コイル及び出力側コイルを各々有し、出力側コイルがＮ個の第２のトランジスタそれぞれの制御端子に接続されたＮ個の第２の変圧器と、（８）Ｎ個の第２の変圧器それぞれの入力側コイルの一端に容量素子を介して接続され、第２のパルス電圧が入力される第２の入力端とを備える。そして、第１及び第２のパルス電圧によって第１及び第２のトランジスタの制御端子に入力されるパルス電圧の大きさが、第１及び第２のトランジスタそれぞれの閾値電圧以上であり、出力端から階段波が出力される場合には、第１及び第２のトランジスタのうち少なくとも一方は、制御端子に入力されるパルス電圧に応じて、複数回にわたってオン状態となり、出力端から矩形波が出力される場合には、第１及び第２のトランジスタは、制御端子に入力されるパルス電圧に応じて、いずれも１回のみオン状態となることを特徴とする。
【００１２】
これら第１及び第２の容量性負荷駆動回路は、次のように動作することができる。階段状の高電圧パルスを生成する際には、第１の入力端に対して第１のパルス電圧が複数回にわたって入力される。これにより、第１のトランジスタが複数回にわたって断続的にオン状態となり、第１のパルス電圧のピーク電圧値に比例する大きさの電流が、第１のパルス電圧の時間幅と同じ時間だけ容量性負荷（例えばポッケルスセルといった電気光学変調素子など）に供給され、容量性負荷の一方の電極に蓄積される。このとき、出力端から出力される電圧値（すなわち容量性負荷の電極電位）は、各電流の大きさとこれらの時間幅との積に応じた値を示すこととなる。具体的には、まず最初の第１のパルス電圧が入力されると、出力端における電圧値は、電流の大きさと時間幅との積に応じた値となる。次に、所定の時間間隔を置いて２回目の第１のパルス電圧が入力されると、出力端における電圧値は、電流の大きさと時間幅との積に応じた電圧値を先の電圧値に加えた値となる。このように、第１のパルス電圧が入力される毎に、出力端における電圧値が階段状に増加する。
【００１３】
その後、第２の入力端に対して第２のパルス電圧が複数回にわたって入力される。これにより、第２のトランジスタが複数回にわたって断続的にオン状態となり、第２のパルス電圧のピーク電圧値に比例する大きさの電流が、第２のパルス電圧の時間幅と同じ時間だけ容量性負荷から流出する。このとき、出力端における電圧値は、電流の大きさとこれらの時間幅との積に応じた値を示すこととなる。具体的には、まず最初の第２のパルス電圧が入力されると、出力端における電圧値は、先に述べた電圧値から、電流の大きさと時間幅との積に応じた電圧値を差し引いた値となる。次に、所定の時間間隔を置いて２回目の第２のパルス電圧が入力されると、出力端における電圧値は、先の電圧値から、電流の大きさと時間幅との積に応じた電圧値を差し引いた値となる。このように、第２のパルス電圧が入力される毎に、出力端における電圧値が階段状に減少する。
【００１４】
このように、第１及び第２の容量性負荷駆動回路では、第１及び第２の入力端に入力される第１及び第２のパルス電圧により、出力端において階段状の高電圧パルスが生成される。そして、第１及び第２のパルス電圧のピーク電圧や時間幅を変更することで階段状の高電圧パルスの各段の電圧変化量を任意に変更することができ、また、第１及び第２のパルス電圧の時間間隔を変更することで階段状の高電圧パルスの各段の時間幅を任意に変更することができる。すなわち、第１及び第２の容量性負荷駆動回路によれば、例えば電気光学変調素子といった容量性負荷に対して階段状の高電圧パルスを与えることができ、且つ、段数や各段の電圧変化量、更には各段の時間幅を様々に変更することができる。
【００１５】
なお、第１及び第２の容量性負荷駆動回路によれば、第１及び第２のパルス電圧を、第１及び第２のトランジスタのゲート閾値電圧以上の高い値に設定し、容量性負荷の充電及び放電をそれぞれ１回のパルスで完了させることにより、高速の立ち上がり・立ち下がり特性を有する矩形波を生成することも可能である。
【００１６】
また、第２の容量性負荷駆動回路において、Ｍ個の第１の変圧器及びＮ個の第２の変圧器の入力側コイルの他端は、互いに共通の第３の定電位線に接続されていてもよい。
【００１７】
また、本発明による第３の容量性負荷駆動回路は、上述した何れかの容量性負荷駆動回路の構成を各々備える第１及び第２の駆動回路を備え、第１の駆動回路の出力端が容量性負荷の一方の電極に接続されており、第２の駆動回路の出力端が容量性負荷の他方の電極に接続されていることを特徴とする。このように、容量性負荷の一対の電極の双方に対して階段波状（もしくは矩形波状）の電圧を個別に与えることにより、容量性負荷の両端電圧の変化量を、より大きく（例えば２倍に）することができる。
【００１８】
また、第３の容量性負荷駆動回路において、第１及び第２の駆動回路は、互いに共通の第１の定電位線、及び互いに共通の第２の定電位線を備えてもよい。これにより、容量性負荷駆動回路を小型化することができる。
【００１９】
また、第１〜第３の容量性負荷駆動回路において、容量性負荷は、電気光学効果を利用する変調素子であってもよい。なお、本発明による各容量性負荷駆動回路は、ポッケルスセル等の電気光学変調素子のほか、一定の容量を有する様々な負荷の駆動に適用されることができる。
【発明の効果】
【００２０】
本発明による容量性負荷駆動回路によれば、例えば電気光学変調素子といった容量性負荷に対して階段状の高電圧パルスを与えることができ、且つ、段数や各段の電圧変化量、更には各段の時間幅を様々に変更することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態に係る容量性負荷駆動回路の構成を概略的に示す図である。
【図２】第１実施形態に係る容量性負荷駆動回路の第１の具体例を示す回路図である。
【図３】第１実施形態に係る容量性負荷駆動回路の第２の具体例を示す回路図である。
【図４】階段波生成モードにおける容量性負荷駆動回路の動作を模式的に示す図である。
【図５】（ａ）第１の入力端に入力される電圧の時間波形を示している。（ｂ）第２の入力端に入力される電圧の時間波形を示している。（ｃ）出力端における電圧の時間波形を示している。
【図６】矩形波生成モードにおける容量性負荷駆動回路の動作を模式的に示す図である。
【図７】（ａ）第１の入力端に入力される電圧の時間波形を示している。（ｂ）第２の入力端に入力される電圧の時間波形を示している。（ｃ）出力端における電圧の時間波形を示している。
【図８】一般的なＦＥＴのＩ−Ｖ出力特性を示す図である。
【図９】図３に示された回路によって実際に生成された階段波パルスの計測結果を示すグラフである。
【図１０】降圧時のみ階段状の電圧波形とした場合の階段波パルス出力の例を示すグラフである。
【図１１】本発明の第２実施形態に係る容量性負荷駆動回路の構成を概略的に示す図である。
【図１２】本発明の第３実施形態に係る容量性負荷駆動回路の構成を概略的に示す図である。
【図１３】第１実施形態の容量性負荷駆動回路を備える光増幅装置の構成図である。
【図１４】（ａ），（ｂ）パルス幅圧縮部の構成例を示す図である。
【図１５】光増幅装置から出力される光パルスの波形の一例を示すグラフである。
【図１６】光増幅装置から出力されるパルス列の一例を示すグラフである。
【図１７】第１実施例において階段波パルスを生成するための入力条件を示す図表である。
【図１８】図１７に示された入力条件（１）での階段波パルス出力の計測波形を示すグラフである。
【図１９】図１７に示された入力条件（２）での階段波パルス出力の計測波形を示すグラフである。
【図２０】図１７に示された入力条件（３）での階段波パルス出力の計測波形を示すグラフである。
【図２１】図１７に示された入力条件（４）での階段波パルス出力の計測波形を示すグラフである。
【図２２】図１７に示された入力条件（５）での階段波パルス出力の計測波形を示すグラフである。
【図２３】図１７に示された入力条件（６）での階段波パルス出力の計測波形を示すグラフである。
【図２４】第２実施例において消費電力の評価の対象とした、階段波パルス出力の波形を示すグラフである。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照しながら本発明による容量性負荷駆動回路の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００２３】
（第１の実施の形態）
図１は、本発明の第１実施形態に係る容量性負荷駆動回路の構成を概略的に示す図である。図１に示されるように、この容量性負荷駆動回路１Ａは、容量性負荷５２に接続される出力端１１と、パルス電圧生成回路５４に接続される第１の入力端１２ａ及び第２の入力端１２ｂとを備えている。容量性負荷駆動回路１Ａは、入力端１２ａ，１２ｂから入力されたパルス信号に基づいて、階段波及び矩形波の何れかを出力端１１から選択的に出力することによって、容量性負荷５２を駆動する。容量性負荷５２は、例えば電気光学効果を利用する変調素子であり、一例ではポッケルスセルである。
【００２４】
本実施形態の容量性負荷駆動回路１Ａは、第１のスイッチング回路２０と、第２のスイッチング回路３０と、第１の高電圧電源４１と、第２の高電圧電源４２とを備えている。第１の高電圧電源４１は、本実施形態における第１の定電位線であって、例えば１０００ボルト以上の定電圧を供給する。第１のスイッチング回路２０は、パルス電圧生成回路５４から入力端１２ａを介して入力される第１のパルス電圧ＶＰ１を受けるとともに、第１の高電圧電源４１から第１の定電圧（電圧ＶＨ）の供給を受ける。第１のスイッチング回路２０は、第１のパルス電圧ＶＰ１に応じて電流Ｉ１を流す。第１のスイッチング回路２０を流れる電流Ｉ１は、第１のパルス電圧ＶＰ１のパルス時間幅に応じた時間幅を有し、且つ第１のパルス電圧ＶＰ１のパルス電圧に応じた大きさを有する。電流Ｉ１は、第１の高電圧電源４１から第１のスイッチング回路２０及び出力端１１を介して容量性負荷５２の一方の電極に入力され、該一方の電極において蓄積する。なお、本実施形態では、容量性負荷５２の他方の電極は定電位線（例えば基準電位線）に接続されている。
【００２５】
第２のスイッチング回路３０は、パルス電圧生成回路５４から入力端１２ｂを介して入力される第２のパルス電圧ＶＰ２を受けるとともに、第２の高電圧電源４２から第１の定電圧より低い第２の定電圧（電圧ＶＬ＜ＶＨ）の供給を受ける。第２のスイッチング回路３０は、第２のパルス電圧ＶＰ２に応じて電流Ｉ２を流す。第２のスイッチング回路３０を流れる電流Ｉ２は、第２のパルス電圧ＶＰ２のパルス時間幅に応じた時間幅を有し、且つ第２のパルス電圧ＶＰ２のパルス電圧に応じた大きさを有する。電流Ｉ２は、容量性負荷５２の一方の電極から出力端１１及び第２のスイッチング回路３０を介して第２の高電圧電源４２へ流れる。なお、第２の高電圧電源４２は、本実施形態における第２の定電位線である。
【００２６】
図２は、本実施形態に係る容量性負荷駆動回路１Ａの第１の具体例を示す回路図である。図２に示されるように、第１のスイッチング回路２０は、高耐圧の第１のトランジスタ（本実施形態ではＦＥＴ）２１と、第１の変圧器２２と、第１の容量素子（コンデンサ）２３とを含んで構成されている。第１のＦＥＴ２１は、第１の高電圧電源４１と出力端１１との間に直列に接続されており、第１の高電圧電源４１から出力端１１を介して容量性負荷５２へ流れる電流Ｉ１を制御する。具体的には、第１のＦＥＴ２１の一方の電流端子（本実施形態ではソース）は出力端１１に接続されており、他方の電流端子（本実施形態ではドレイン）は第１の高電圧電源４１に接続されている。
【００２７】
第１の変圧器２２は、低電圧領域と高電圧領域とを相互に絶縁するためのものであり、例えば絶縁トランスによって構成される。第１の変圧器２２は、入力側コイル及び出力側コイルを有する。入力側コイルの一端は、第１の容量素子２３を介して第１の入力端１２ａに接続されており、入力側コイルの他端は基準電位線（第３の定電位線）４０に接続されている。なお、ここでいう基準電位とは、例えば接地電位である。また、出力側コイルの一端は、第１のＦＥＴ２１の制御端子（ゲート）に接続されており、出力側コイルの他端は、第１のＦＥＴ２１のソースに接続されている。このような構成において、第１の入力端１２ａに第１のパルス電圧ＶＰ１が入力されると、第１の容量素子２３を第１のパルス電圧ＶＰ１の成分のみが通過し、直流成分が除去される。そして、この第１のパルス電圧ＶＰ１により、第１の変圧器２２を介して第１のＦＥＴ２１のゲートとソースとの間にパルス電圧が印加される。このパルス電圧は、第１のパルス電圧ＶＰ１のパルス時間幅と同じ時間幅を有し、第１のパルス電圧ＶＰ１のパルス電圧に比例する電圧を有する。これにより、第１のＦＥＴ２１のドレイン−ソース間に、第１のパルス電圧ＶＰ１のパルス電圧に比例する大きさの電流Ｉ１が流れる。
【００２８】
また、図２に示されるように、第２のスイッチング回路３０は、第１のスイッチング回路２０と同様に、高耐圧の第２のトランジスタ（本実施形態ではＦＥＴ）３１と、第２の変圧器３２と、第２の容量素子（コンデンサ）３３とを含んで構成されている。第２のＦＥＴ３１は、第２の高電圧電源４２と出力端１１との間に直列に接続されており、容量性負荷５２から出力端１１を介して第２の高電圧電源４２へ流れる電流Ｉ２を制御する。具体的には、第２のＦＥＴ３１の一方の電流端子（本実施形態ではドレイン）は出力端１１に接続されており、他方の電流端子（本実施形態ではソース）は第２の高電圧電源４２に接続されている。
【００２９】
第２の変圧器３２は、低電圧領域と高電圧領域とを相互に絶縁するためのものであり、例えば絶縁トランスによって構成される。第２の変圧器３２は、入力側コイル及び出力側コイルを有する。入力側コイルの一端は、第２の容量素子３３を介して第２の入力端１２ｂに接続されており、入力側コイルの他端は基準電位線（第３の定電位線）４０に接続されている。なお、この基準電位線４０は、第１のスイッチング回路２０において第１の変圧器２２の入力側コイルが接続される基準電位線４０と共通の配線とすることができる。また、出力側コイルの一端は、第２のＦＥＴ３１の制御端子（ゲート）に接続されており、出力側コイルの他端は、第２のＦＥＴ３１のソースに接続されている。このような構成において、第２の入力端１２ｂに第２のパルス電圧ＶＰ２が入力されると、第２の容量素子３３を第２のパルス電圧ＶＰ２の成分のみが通過し、直流成分が除去される。そして、この第２のパルス電圧ＶＰ２により、第２の変圧器３２を介して第２のＦＥＴ３１のゲートとソースとの間にパルス電圧が印加される。このパルス電圧は、第２のパルス電圧ＶＰ２のパルス時間幅と同じ時間幅を有し、第２のパルス電圧ＶＰ２のパルス電圧に比例する電圧を有する。これにより、第２のＦＥＴ３１のドレイン−ソース間に、第２のパルス電圧ＶＰ２のパルス電圧に比例する大きさの電流Ｉ２が流れる。
【００３０】
なお、図２に示されるように、第１の高電圧電源４１及び第２の高電圧電源４２は、電荷供給用高耐圧コンデンサ４１ａ及び４２ａをそれぞれ有しても良い。コンデンサ４１ａは、電圧ＶＨを供給する配線と基準電位線との間に接続され、電流Ｉ１のための電荷を配線に提供する。また、コンデンサ４２ａは、電圧ＶＬを供給する配線と基準電位線との間に接続され、電流Ｉ２のための電荷を配線に提供する。
【００３１】
また、図２に示されるように、第２の高電圧電源４２と出力端１１との間には、高耐圧抵抗４３が接続されても良い。この高耐圧抵抗４３によって、第２の高電圧電源４２の電圧ＶＬを出力端１１における基準電圧とすることができる。更に、パルス電圧ＶＰ１，ＶＰ２が入力端１２ａ、１２ｂに長時間入力されない場合に、出力端１１の電圧がＶＬとなり、容量性負荷５２にかかる電位差が０となるので、パルス電圧生成回路５４（図１参照）の不調時に、容量性負荷駆動回路１Ａや容量性負荷５２を含む装置全体を安全に停止させることができる。
【００３２】
図３は、本実施形態に係る容量性負荷駆動回路１Ａの第２の具体例を示す回路図である。図３に示される構成例と図２に示される構成例との相違点は、スイッチング回路の構成である。
【００３３】
本例において、第１のスイッチング回路２０は、Ｍ個（Ｍは２以上の整数）の第１のＦＥＴ２１と、Ｍ個の第１の変圧器２２と、Ｍ個の第１の容量素子２３とを含んで構成されている。なお、図３には、Ｍ＝４である場合の回路が示されている。Ｍ個の第１のＦＥＴ２１は、第１の高電圧電源４１と出力端１１との間に直列に接続されており、第１の高電圧電源４１から出力端１１を介して容量性負荷５２へ流れる電流Ｉ１を制御する。具体的には、第１のＦＥＴ２１のドレイン及びソースのうち一方と、その第１のＦＥＴ２１と隣り合う第１のＦＥＴ２１のドレイン及びソースのうち他方とが互いに接続されている。また、この直列回路の一端に位置する第１のＦＥＴ２１のドレイン及びソースのうち一方（本実施形態ではソース）が出力端１１に接続されており、他端に位置する第１のＦＥＴ２１のドレイン及びソースのうち他方（本実施形態ではドレイン）が第１の高電圧電源４１に接続されている。
【００３４】
Ｍ個の第１の変圧器２２は、例えば絶縁トランスによって構成され、Ｍ個の第１のＦＥＴ２１にそれぞれ一対一で対応して設けられている。各第１の変圧器２２は、入力側コイル及び出力側コイルを有する。入力側コイルの一端は、Ｍ個の第１の容量素子２３それぞれを介して第１の入力端１２ａに接続されており、入力側コイルの他端は共通の基準電位線４０に接続されている。また、出力側コイルの一端は、当該第１の変圧器２２と対応する第１のＦＥＴ２１のゲートに接続されており、出力側コイルの他端は、その第１のＦＥＴ２１のソースに接続されている。このような構成において、第１の入力端１２ａに第１のパルス電圧ＶＰ１が入力されると、この第１のパルス電圧ＶＰ１の成分のみがＭ個の第１の容量素子２３それぞれを通過し、Ｍ個の第１の変圧器２２それぞれを介してＭ個の第１のＦＥＴ２１のゲートとソースとの間にパルス電圧が印加される。このパルス電圧は、第１のパルス電圧ＶＰ１のパルス時間幅と同じ時間幅を有し、第１のパルス電圧ＶＰ１のパルス電圧に比例する電圧を有する。これにより、Ｍ個の第１のＦＥＴ２１のドレイン−ソース間に、第１のパルス電圧ＶＰ１のパルス電圧に比例する大きさの電流Ｉ１が流れる。
【００３５】
また、図３に示されるように、第２のスイッチング回路３０は、Ｎ個（Ｎは２以上の整数）の第２のＦＥＴ３１と、Ｎ個の第２の変圧器３２と、Ｎ個の第２の容量素子３３とを含んで構成されている。なお、図３には、Ｎ＝４である場合の回路が示されているが、Ｎの値は上述したＭと異なっていてもよい。Ｎ個の第２のＦＥＴ３１は、出力端１１と第２の高電圧電源４２との間に直列に接続されており、容量性負荷５２から出力端１１を介して第２の高電圧電源４２へ流れる電流Ｉ２を制御する。具体的には、第２のＦＥＴ３１のドレイン及びソースのうち一方と、その第２のＦＥＴ３１と隣り合う第２のＦＥＴ３１のドレイン及びソースのうち他方とが互いに接続されている。また、この直列回路の一端に位置する第２のＦＥＴ３１のドレイン及びソースのうち一方（本実施形態ではドレイン）が出力端１１に接続されており、他端に位置する第２のＦＥＴ３１のドレイン及びソースのうち他方（本実施形態ではソース）が第２の高電圧電源４２に接続されている。
【００３６】
Ｎ個の第２の変圧器３２は、例えば絶縁トランスによって構成され、Ｎ個の第２のＦＥＴ３１にそれぞれ一対一で対応して設けられている。各第２の変圧器３２は、入力側コイル及び出力側コイルを有する。入力側コイルの一端は、Ｎ個の第２の容量素子３３それぞれを介して第２の入力端１２ｂに接続されており、入力側コイルの他端は共通の基準電位線４０に接続されている。また、出力側コイルの一端は、当該第２の変圧器３２と対応する第２のＦＥＴ３１のゲートに接続されており、出力側コイルの他端は、その第２のＦＥＴ３１のソースに接続されている。このような構成において、第２の入力端１２ｂに第２のパルス電圧ＶＰ２が入力されると、この第２のパルス電圧ＶＰ２の成分のみがＮ個の第２の容量素子３３それぞれを通過し、Ｎ個の第２の変圧器３２それぞれを介してＮ個の第２のＦＥＴ３１のゲートとソースとの間にパルス電圧が印加される。このパルス電圧は、第２のパルス電圧ＶＰ２のパルス時間幅と同じ時間幅を有し、第２のパルス電圧ＶＰ２のパルス電圧に比例する電圧を有する。これにより、Ｎ個の第２のＦＥＴ３１のドレイン−ソース間に、第２のパルス電圧ＶＰ２のパルス電圧に比例する大きさの電流Ｉ２が流れる。
【００３７】
以上の構成を備える容量性負荷駆動回路１Ａの動作について説明する。本実施形態の容量性負荷駆動回路１Ａは、以下に説明する２つの動作モード（階段波生成モード、矩形波生成モード）で動作することができる。
【００３８】
＜階段波生成モード＞
図４は、階段波生成モードにおける容量性負荷駆動回路１Ａの動作を模式的に示す図である。また、図５（ａ）は入力端１２ａに入力される電圧の時間波形を示しており、図５（ｂ）は入力端１２ｂに入力される電圧の時間波形を示しており、図５（ｃ）は出力端１１における電圧の時間波形を示している。なお、図４において、一又は複数のＦＥＴ２１，３１が模式的に一つのスイッチとして示されている。また、図５（ａ）〜図５（ｃ）において、横軸は時間を示しており、そのスケールは各図において一致している。一方、縦軸は電圧を示しているが、そのスケールは各図において必ずしも一致していない。特に、図５（ｃ）に示される出力端１１の電圧は、図５（ａ）及び図５（ｂ）に示される入力端１２ａ，１２ｂの電圧よりも格段に大きい。
【００３９】
階段波生成モードでは、パルス電圧ＶＰ１及びＶＰ２のピーク電圧を、第１及び第２のＦＥＴ２１，３１のゲート閾値電圧以上の低い値に設定することにより、パルス１回当たりの電流量を制限する。そして、容量性負荷５２の一方の電極に対し、複数回に分けて電荷を少量ずつ充放電することにより、階段波パルスを生成する。
【００４０】
具体的には、図５（ａ）に示されるように、まずパルス電圧生成回路５４からパルス電圧ＶＰ１が複数回（図５（ａ）では３回）にわたって入力される。第１のスイッチング回路２０では、これらのパルス電圧ＶＰ１に応じて、複数回にわたって第１のＦＥＴ２１がオン状態となり、パルス電圧ＶＰ１のピーク電圧値に比例する大きさの電流Ｉ１１〜Ｉ１３が、パルス電圧ＶＰ１の時間幅と同じ時間だけ容量性負荷５２に供給され、容量性負荷５２の一方の電極に蓄積される。このとき、図５（ｃ）に示されるように、出力端１１から出力される電圧値（すなわち容量性負荷５２の電極電位）は、電流Ｉ１１〜Ｉ１３の大きさとこれらの時間幅との積に応じた値を示すこととなる。具体的には、まず最初のパルス電圧ＶＰ１が入力されると、出力端１１における電圧値は、電流Ｉ１１の大きさと時間幅との積に応じた電圧値を電圧値ＶＬに加えた電圧値Ｖ１となる。次に、所定の時間間隔を置いて２回目のパルス電圧ＶＰ１が入力されると、出力端１１における電圧値は、電流Ｉ１２の大きさと時間幅との積に応じた電圧値を電圧値Ｖ１に加えた電圧値Ｖ２となる。そして、更に所定の時間間隔を置いて３回目のパルス電圧ＶＰ１が入力されると、出力端１１における電圧値は、電流Ｉ１３の大きさと時間幅との積に応じた電圧値を電圧値Ｖ２に加えた電圧値Ｖ３となる。なお、階段波パルスのピーク電圧である電圧値Ｖ３は、電圧ＶＨと電圧ＶＬとの電位差に近い（すなわち、容量性負荷５２が飽和している）ことが望ましい。
【００４１】
その後、図５（ｂ）に示されるように、パルス電圧生成回路５４からパルス電圧ＶＰ２が複数回（図５（ａ）では２回）にわたって入力される。第２のスイッチング回路３０では、これらのパルス電圧ＶＰ２に応じて、複数回にわたって第２のＦＥＴ３１がオン状態となり、パルス電圧ＶＰ２のピーク電圧値に比例する大きさの電流Ｉ２１，Ｉ２２が、パルス電圧ＶＰ２の時間幅と同じ時間だけ容量性負荷５２から流出する。このとき、図５（ｃ）に示されるように、出力端１１における電圧値は、電流Ｉ２１，Ｉ２２の大きさとこれらの時間幅との積に応じた値を示すこととなる。具体的には、まず最初のパルス電圧ＶＰ２が入力されると、出力端１１における電圧値は、先に述べた電圧値Ｖ３から、電流Ｉ２１の大きさと時間幅との積に応じた電圧値を差し引いた電圧値Ｖ４となる。次に、所定の時間間隔を置いて２回目のパルス電圧ＶＰ２が入力されると、出力端１１における電圧値は、電圧値Ｖ４から、電流Ｉ２２の大きさと時間幅との積に応じた電圧値を差し引いた電圧値（例えばＶＬと同値）となる。
【００４２】
＜矩形波生成モード＞
図６は、矩形波生成モードにおける容量性負荷駆動回路１Ａの動作を模式的に示す図である。また、図７（ａ）は入力端１２ａに入力される電圧の時間波形を示しており、図７（ｂ）は入力端１２ｂに入力される電圧の時間波形を示しており、図７（ｃ）は出力端１１における電圧の時間波形を示している。なお、図６においても、一又は複数のＦＥＴが模式的に一つのスイッチとして示されている。また、図７（ａ）〜図７（ｃ）における横軸および縦軸の関係は、図５（ａ）〜図５（ｃ）と同様である。
【００４３】
矩形波生成モードでは、パルス電圧ＶＰ１及びＶＰ２のピーク電圧を、第１及び第２のＦＥＴ２１，３１のゲート閾値電圧以上の高い値に設定することにより、容量性負荷５２の充電及び放電をそれぞれ１回のパルスで完了させて、高速の立ち上がり・立ち下がり特性を有する矩形波を生成する。
【００４４】
具体的には、図７（ａ）に示されるように、まずパルス電圧生成回路５４からパルス電圧ＶＰ１が１回のみ入力される。第１のスイッチング回路２０では、このパルス電圧ＶＰ１に応じて、第１のＦＥＴ２１が１回だけオン状態となり、パルス電圧ＶＰ１のピーク電圧値に比例する大きさの電流Ｉ１４が、パルス電圧ＶＰ１の時間幅と同じ時間だけ容量性負荷５２に供給され、容量性負荷５２の一方の電極に蓄積される。このとき、図７（ｃ）に示されるように、出力端１１における電圧値（すなわち容量性負荷５２の電極電位）は、電流Ｉ１４の大きさとその時間幅との積に応じた値を示すこととなる。具体的には、パルス電圧ＶＰ１が入力されると、出力端１１における電圧値は、電流Ｉ１４の大きさと時間幅との積に応じた電圧値を電圧値ＶＬに加えた電圧値Ｖ５となる。
【００４５】
その後、図７（ｂ）に示されるように、パルス電圧生成回路５４からパルス電圧ＶＰ２が１回のみ入力される。第２のスイッチング回路３０では、このパルス電圧ＶＰ２に応じて、第２のＦＥＴ３１が１回だけオン状態となり、パルス電圧ＶＰ２のピーク電圧値に比例する大きさの電流Ｉ２４が、パルス電圧ＶＰ２の時間幅と同じ時間だけ容量性負荷５２から流出する。このとき、図７（ｃ）に示されるように、出力端１１における電圧値は、電流Ｉ２４の大きさとその時間幅との積に応じた値を示すこととなる。具体的には、パルス電圧ＶＰ２が入力されると、出力端１１における電圧値は、先に述べた電圧値Ｖ５から、電流Ｉ２４の大きさと時間幅との積に応じた電圧値を差し引いた電圧値（例えばＶＬと同値）となる。
【００４６】
以上に説明した階段波生成モード及び矩形波生成モードにおいて、第１のＦＥＴ２１及び第２のＦＥＴ３１には、入力されたパルス電圧ＶＰ１，ＶＰ２のピーク電圧に応じた大きさの電流が流れる。より正確には、パルス電圧ＶＰ１，ＶＰ２のピーク電圧の大きさが第１の変圧器２２及び第２の変圧器３２によって変圧されるので、それらの変圧されたパルス電圧のピークに応じた大きさの電流が、第１のＦＥＴ２１及び第２のＦＥＴ３１に流れる。そして、変圧されたパルス電圧の大きさが、第１のＦＥＴ２１及び第２のＦＥＴ３１それぞれのゲート閾値電圧以上となるように、パルス電圧ＶＰ１，ＶＰ２のピーク電圧及び第１の変圧器２２及び第２の変圧器３２の変圧比が設定される。
【００４７】
ここで、図８は、一般的なＦＥＴのＩ−Ｖ出力特性を示す図である。図８において、横軸はドレイン−ソース間電圧値を示しており、縦軸はドレイン電流値を示している。また、図中において、グラフａ〜ｌは、ゲート−ソース間電圧値が図中に示される値である場合における動作特性を表すグラフである。
【００４８】
図８に示されるように、ゲート−ソース間電圧値が比較的大きいグラフｆ〜ｌでは、ドレイン電流値がドレイン−ソース間電圧値にほぼ比例している。このような動作領域は、線形領域と呼ばれる。一方、ゲート−ソース間電圧値が比較的小さいグラフａ〜ｅでは、ドレイン電流値が或る値に達すると、ドレイン−ソース間電圧値に拘わらずほぼ一定となり、飽和していることがわかる。このような動作領域は、飽和領域と呼ばれる。なお、図中の破線Ａは、線形領域と飽和領域との境界を示している。
【００４９】
本実施形態では、第１のＦＥＴ２１及び第２のＦＥＴ３１は常に飽和領域で動作する。すなわち、第１の高電圧電源４１の電圧ＶＨと第２の高電圧電源４２の電圧ＶＬとの電位差（ＶＨ−ＶＬ）がゲート−ソース間電圧より格段に大きいため、容量性負荷駆動回路１Ａの動作中、ドレイン−ソース間電圧値は、図中の破線Ａで示される値より常に大きくなる。したがって、第１のＦＥＴ２１及び第２のＦＥＴ３１では、ドレイン−ソース間電圧値に拘わらずゲート−ソース間電圧値のみに依存してドレイン電流の大きさが定まり、ゲート−ソース間電圧値が大きくなる程、ドレイン電流値が大きくなる（図中のグラフａ〜ｅを参照）。そして、このような飽和領域での動作が、上述した階段波生成モードを可能にする。
【００５０】
以上に説明した容量性負荷駆動回路１Ａによって得られる効果について説明する。図９は、図３に示された回路によって実際に生成された階段波パルスの計測結果を示すグラフである。なお、この計測では、第１の高電圧電源４１の電圧ＶＨを＋１．５ｋＶとし、第２の高電圧電源４２の電圧ＶＬを−１．５ｋＶとした。また、パルス電圧ＶＰ１，ＶＰ２の大きさ（ピーク電圧値）を５．５Ｖとし、時間幅を２２ナノ秒とし、入力間隔を１マイクロ秒とした。図９において、グラフＧ１１はパルス電圧ＶＰ１の波形を示しており、グラフＧ１２はパルス電圧ＶＰ２の波形を示しており、グラフＧ１３は出力電圧の波形を示している。なお、正電圧方向および負電圧方向の双方に振れて見えるパルスは、高電圧のスイッチングに伴う輻射ノイズである。
【００５１】
図９に示されるように、本実施形態の容量性負荷駆動回路１Ａによれば、各段が１マイクロ秒ずつ継続する高電圧の階段波パルスを好適に生成することができる。
【００５２】
なお、パルス電圧ＶＰ１，ＶＰ２の大きさや時間幅を変更することによって、階段波パルスの各段における電圧変化量を変更することが可能である。また、パルス電圧ＶＰ１，ＶＰ２の入力間隔を変更することによって、階段波パルスの各段の持続時間を変更することも可能である。従って、パルス電圧ＶＰ１，ＶＰ２のピーク電圧値を小さくし、且つ、パルス電圧ＶＰ１，ＶＰ２の入力間隔を短くすることにより、十分に滑らかな高電圧波形を実現することも可能である。また、パルス電圧ＶＰ１，ＶＰ２のピーク電圧値を例えば２４Ｖと大きくすることによって、矩形波生成モードにおいて、立ち上がり及び立ち下がりが極めて高速な高電圧の単パルスを生成することも可能となる。
【００５３】
また、図３に示された容量性負荷駆動回路１Ａでは、互いに直列に接続された複数の第１のＦＥＴ２１を第１のスイッチング回路２０が有しており、互いに直列に接続された複数の第２のＦＥＴ３１を第２のスイッチング回路３０が有している。これにより、第１及び第２のスイッチング回路の耐圧性能を高めることができるので、第１実施形態より更に高い出力電圧を容量性負荷５２に印加することができる。
【００５４】
なお、本実施形態では、階段波生成モードにおいて、出力端１１からの出力電圧値の昇圧時および降圧時の双方において複数回のパルス電圧を入力し、電圧波形を階段状としている。本実施形態はこのような例に限られるものではなく、例えば昇圧時には第１のパルス電圧を複数回入力し、降圧時には第２のパルス電圧を１回のみ入力することにより、昇圧時のみ階段状の電圧波形としてもよい。或いは、昇圧時には第１のパルス電圧を１回のみ入力し、降圧時には第２のパルス電圧を複数回入力することにより、降圧時のみ階段状の電圧波形としてもよい。図１０は、降圧時のみ階段状の電圧波形とした場合の階段波パルス出力の例を示すグラフである。
【００５５】
また、本実施形態では第１の定電位線として第１の高電圧電源４１を例示し、第１の定電位線として第１の高電圧電源４１（電圧ＶＨ）を例示し、第２の定電位線として第２の高電圧電源４２（電圧ＶＬ）を例示しているが、第１及び第２の定電位線のうち何れか一方は、基準電位線（接地電位線）であってもよい。
【００５６】
（第２の実施の形態）
図１１は、本発明の第２実施形態に係る容量性負荷駆動回路１Ｃの構成を概略的に示す図である。図１１に示されるように、本実施形態の容量性負荷駆動回路１Ｃは、第１の駆動回路１０Ａ及び第２の駆動回路１０Ｂといった２つの駆動回路を備えている。これらの駆動回路１０Ａ及び１０Ｂは、第１実施形態に係る容量性負荷駆動回路１Ａと同じ構成を備えている。すなわち、駆動回路１０Ａ及び１０Ｂの各々は、第１のスイッチング回路２０、第２のスイッチング回路３０、第１の高電圧電源４１、及び第２の高電圧電源４２を備えている。また、駆動回路１０Ａ及び１０Ｂの各々は、出力端１１と、入力端１２ａ及び１２ｂとを備えている。
【００５７】
本実施形態では、駆動回路１０Ａの入力端１２ａ及び１２ｂに対し、パルス電圧生成回路（図１を参照）からパルス電圧ＶＰ１１，ＶＰ２１が入力される。また、これとは独立に、駆動回路１０Ｂの入力端１２ａ及び１２ｂに対し、パルス電圧生成回路からパルス電圧ＶＰ１２，ＶＰ２２が入力される。駆動回路１０Ａの出力端１１は容量性負荷５２の一方の電極に接続されており、駆動回路１０Ｂの出力端１１は容量性負荷５２の他方の電極に接続されている。駆動回路１０Ａは、パルス電圧ＶＰ１１のピーク電圧に応じた大きさの電流Ｉ１１を容量性負荷５２の一方の電極へ供給し、また、パルス電圧ＶＰ２１のピーク電圧に応じた大きさの電流Ｉ２１を容量性負荷５２の一方の電極から流出させることにより、階段波状（もしくは矩形波状）の出力電圧を容量性負荷５２の一方の電極に与える。また、駆動回路１０Ｂは、パルス電圧ＶＰ１２のピーク電圧に応じた大きさの電流Ｉ１２を容量性負荷５２の他方の電極へ供給し、また、パルス電圧ＶＰ２２のピーク電圧に応じた大きさの電流Ｉ２２を容量性負荷５２の他方の電極から流出させることにより、階段波状（もしくは矩形波状）の出力電圧を容量性負荷５２の他方の電極に与える。
【００５８】
このように、本実施形態では、容量性負荷５２の一対の電極の双方に対して階段波状（もしくは矩形波状）の電圧を個別に与えることにより、容量性負荷５２の全体に階段波状（もしくは矩形波状）の電圧を印加する。このような容量性負荷駆動回路１Ｃによれば、第１実施形態と同様の効果を奏することができるとともに、容量性負荷５２の両端電圧の変化量を、第１実施形態や第２実施形態よりも大きく（例えば２倍に）することができる。
【００５９】
（第３の実施の形態）
図１２は、本発明の第３実施形態に係る容量性負荷駆動回路１Ｄの構成を概略的に示す図である。本実施形態に係る容量性負荷駆動回路１Ｄは、第３実施形態に係る容量性負荷駆動回路１Ｃと同様に、第１の駆動回路１０Ｃ及び第２の駆動回路１０Ｄといった２つの駆動回路を備えている。但し、本実施形態では、第２の駆動回路１０Ｄが第１の高電圧電源４１を備えておらず、第１の駆動回路１０Ｃの第１の高電圧電源４１を共用するように構成されている。また、第１の駆動回路１０Ｃは第２の高電圧電源４２を備えておらず、第２の駆動回路１０Ｄの第２の高電圧電源４２を共用するように構成されている。
【００６０】
第１の高電圧電源４１の電圧ＶＨ及び第２の高電圧電源４２の電圧ＶＬそれぞれを第１の駆動回路１０Ｃと第２の駆動回路１０Ｄとの間で一致させてもよい場合には、本実施形態の容量性負荷駆動回路１Ｄのように、第１の高電圧電源４１及び第２の高電圧電源４２を第１の駆動回路１０Ｃ及び第２の駆動回路１０Ｄにおいて共用してもよい。これにより、容量性負荷５２の一対の電極の双方に対して階段波状（もしくは矩形波状）の電圧を与える容量性負荷駆動回路を、より小型に構成することができる。
【００６１】
なお、電圧ＶＨ及びＶＬの大きさが第１の駆動回路１０Ｃと第２の駆動回路１０Ｄとの間で異なる場合であっても、抵抗分圧等の電圧シフトを行うことにより、第１の高電圧電源４１及び第２の高電圧電源４２の共用が可能である。また、本実施形態では第１の駆動回路１０Ｃと第２の駆動回路１０Ｄとが高電圧電源を共有しているが、共有する構成要素は高電圧電源に限られない。第１の駆動回路１０Ｃと第２の駆動回路１０Ｄとが他の様々の構成要素を共有することによって、第３実施形態と同じ作用効果を奏し、且つ小型化が可能な容量性負荷駆動回路を提供することができる。
【００６２】
（第４の実施の形態）
続いて、第４実施形態として、本発明の一実施形態に係る容量性負荷駆動回路を備える光増幅装置について説明する。図１３は、第１実施形態の容量性負荷駆動回路１Ａを備える光増幅装置１００の構成図である。本実施形態に係る光増幅装置１００は、光増幅部１１０と、パルス幅伸張部１１３と、シードレーザ（種光源）１１４と、パルス幅圧縮部１１６と、エネルギ供給部１３０と、容量性負荷駆動回路１Ａと、パルス電圧生成回路５４とを備える。光増幅部１１０は、光増幅媒質１１１、透明媒質１１２、ミラー１３１〜１３４及び光取り出し手段１２１を含む。
【００６３】
ミラー１３１は、被増幅光としてのパルス光を反射させ、かつエネルギ供給部１３０から出力される励起光を通過させる分光透過特性を有する。ミラー１３２は、パルス光を反射させる。ミラー１３１及びミラー１３２は、ファブリペロ型の光共振器を構成する。この光共振器は、被増幅光としてのパルス光を共振させる。光増幅媒質１１１は、この光共振器の共振光路上に配置され、励起光の供給を受けて、パルス光を増幅する。エネルギ供給部１３０は、光増幅媒質１１１に励起エネルギ（例えば励起光）を供給する。
【００６４】
このような光共振器を含む構造によって、光を蓄積することができる。この場合、光増幅装置１００は、光共振器内でレーザ発振が起きることによって、レーザ光を発生させることが可能なレーザ発振機能を有する構成となる。光増幅媒質１１１としては、レーザー媒質と呼ばれるＨｅ−Ｎｅなどの気体、色素などを溶解した液体、Ｎｄ：ＹＡＧ、Ｙｂ：ＹＡＧ等の固体を用いることができる。
【００６５】
ミラー１３１及びミラー１３２の間の共振光路上には、透明媒質１１２、光取り出し手段１２１、ミラー１３３及び１３４が更に配置されている。ミラー１３３及び１３４は、パルス光を反射させるものであり、透明媒質１１２に張り付けられるか、または透明媒質１１２にミラーを蒸着することにより構成され、透明媒質１１２内でパルス光をジグザグに伝播させる。
【００６６】
透明媒質１１２は、パルス光を内部に入力して繰り返し内部反射させた後に出力する光学部品である。透明媒質１１２は、その内部でパルス光をジグザグに伝播させることができる。空気より屈折率の高い透明媒質１１２内で多重反射させることによって、限られた空間で被増幅光が伝播する光路長を長くすることができる。したがって、空気中で同様の距離を被増幅光が伝播する構成をとる場合と比べて、透明媒質１１２中をパルス光が伝播することで、安定に小型化を実現することができる。全反射条件を満たす角度でパルス光を伝播させることによって、透明媒質１１２の界面にミラーを形成せずに同様の作用を実現することも可能である。
【００６７】
光取り出し手段１２１は、一定期間に亘って光共振器内において光増幅されたパルス光を光共振器の外部へ取り出す。なお、本実施形態の光取り出し手段１２１は、光共振器の外部のシードレーザ１１４からパルス状の種光を共振光路内に取り込む光取り込み手段としての機能も有する。本実施形態の光取り出し手段１２１は、波長板１４１及び１４３、光変調素子１５１、偏光ビームスプリッタ１６１及び１６３、並びにファラデローテータ１７０を含む。
【００６８】
波長板１４１、光変調素子１５１及び偏光ビームスプリッタ１６１は、光増幅部１１０の光共振器の共振光路上に設けられている。波長板１４３及びファラデローテータ１７０は、偏光ビームスプリッタ１６１と偏光ビームスプリッタ１６３との間に設けられている。光変調素子１５１は、パルス光の偏光状態を制御するものであって、前述した第１〜第３の実施形態における容量性負荷５２に相当するものである。光変調素子１５１（容量性負荷５２）としては、電気光学効果を有する光学結晶（例えばポッケルスセル）を用いることができる。偏光ビームスプリッタ１６１及び１６３は、パルス光をその偏光状態に応じて選択的に反射または透過する。光取り出し手段１２１は、光変調素子１５１（容量性負荷５２）によりパルス光の偏光状態を制御することで、シードレーザ１１４からの種光を光増幅部１１０の光共振器内で増幅し、一定時間経過した後に光増幅部１１０から放出することで、増幅光を生成することを可能とする。定常状態では、偏光ビームスプリッタ１６１で反射された種光は、波長板１４１及び光変調素子１５１を往復することで、偏光が９０°変化する。よって、波長板１４１及び光変調素子１５１を一往復した種光は、偏光ビームスプリッタ１６１を透過するため、透明媒質１１２を通過して光増幅媒質１１１へと到達し、ミラー１３１によって光路を逆向きに進んで、再び偏光ビームスプリッタ１６１へと戻ってくる。偏光ビームスプリッタ１６１を透過した種光は、波長板１４１及び光変調素子１５１を往復することで、偏光が９０°変化するため、今度は偏光ビームスプリッタ１６１で反射され、光共振器の外部へと取り出されることとなる。ここで、或る種光が、偏光ビームスプリッタ１６１を透過し、透明媒質１１２を通過して光増幅媒質１１１へと到達し、ミラー１３１によって光路を逆向きに進んで、再び偏光ビームスプリッタ１６１へと戻ってくるまでのタイミングで、光変調素子１５１に変調を加え、波長板１４１及び光変調素子１５１を往復したときに偏光が変化しないように調整すると、このタイミングにおける種光を光増幅部１１０の光共振器内に取り込み、その後は、この種光を基にしたパルス光を光増幅部１１０の光共振器内で往復させることができる。なお、このとき他の種光は、偏光ビームスプリッタ１６１を常に反射することとなり、光増幅媒質１１１へは入射しない。光取り出し手段１２１は、光を取り込んでから一定時間経過した後の或るタイミングで、光変調素子１５１（容量性負荷５２）の状態を元に戻すことで、パルス光が波長板１４１及び光変調素子１５１を往復することで、偏光が９０°変化する構成とし、そのパルス光を光共振器の外部へ取り出す。これにより、種光と同等な質であって且つエネルギの大きな増幅光を生成することが可能であり、光を増幅するための再生増幅機能を好適に実現することができる。
【００６９】
シードレーザ１１４は、光共振器の共振光路における光の往復時間より短いパルス幅を有するパルス状の種光を周期的に光増幅部１１０へ提供する。この種光は、光増幅媒質１１１において光増幅され得る波長のものである。シードレーザ１１４としては、例えばモードロックファイバレーザ光源が好適である。
【００７０】
パルス幅伸張部１１３は、シードレーザ１１４からのパルス状の種光のパルス幅を伸長して、その伸長後の種光を光増幅部１１０の光共振器に入力させる。高強度パルス光による光学部品の損傷を抑えるため、パルス幅伸張部１１３により時間的に引き伸ばされた種光が光増幅部１１０内に取り込まれる。例えば、パルス幅伸張部１１３として、光ファイバなどの分散媒質が用いられ、また、回折格子やプリズムなどの波長分散素子も利用される。ここで、透明媒質１１２として分散媒質であるものを用いれば、この透明媒質１１２は、パルス幅伸張部と同様の機能を有するので、パルス幅伸張部１１３を省略することもできる。
【００７１】
パルス幅圧縮部１１６は、光増幅部１１０から光増幅されて出力されるパルス光のパルス幅を圧縮して、その圧縮後のパルス光を出力する。このパルス幅圧縮部１１６から出力されるパルス光は、ピークパワーが高いものとなる。図１４（ａ）及び図１４（ｂ）は、パルス幅圧縮部１１６の構成例を示す図である。
【００７２】
図１４（ａ）に示されるパルス幅圧縮部１１６ａは、折り返しミラー１１７及び反射型回折格子１１８、１１９を含む。折り返しミラー１１７は、各々の反射面が互いに９０度となるように２枚の平面ミラーが組み合わされたもので、入射した光を一方の平面ミラーで反射させた後に他方の平面ミラーで反射させて出射することができる。この折り返しミラー１１７への入射光及び出射光それぞれの光路は、互いに平行であるが、互いに重なってはいない。このパルス幅圧縮部１１６ａに入力された光は、反射型回折格子１１８により分光され、反射型回折格子１１９により各波長成分が互いに平行にされ、折り返しミラー１１７により光路を折り返され、反射型回折格子１１９により各波長成分が反射型回折格子１１８に集光され、反射型回折格子１１８により合波されて出力される。このような構成のパルス幅圧縮部１１６ａを用いれば、パルス光に対して実効的に負の群速度分散を与えることができる。
【００７３】
図１４（ｂ）に示されるパルス幅圧縮部１１６ｂは、折り返しミラー１１７及び透過型回折格子１２８、１２９を含む。このパルス幅圧縮部１１６ｂに入力された光は、透過型回折格子１２８により分光され、透過型回折格子１２９により各波長成分が互いに平行にされ、折り返しミラー１１７により光路を折り返され、透過型回折格子１２９により各波長成分が透過型回折格子１２８に集光され、透過型回折格子１２８により合波されて出力される。このような構成のパルス幅圧縮部１１６ｂを用いれば、パルス光に対して実効的に負の群速度分散を与えることができる。また、パルス幅圧縮部１１６ｂでは、透過型回折格子を用いるので、反射型回折格子のように表面に金などの高反射コーティングを施す必要がない。
【００７４】
容量性負荷駆動回路１Ａは、光取り出し手段１２１の光変調素子１５１（容量性負荷５２）に対し、光の偏光状態を制御するための駆動電圧Ｖｄを供給する。駆動電圧Ｖｄは、上記各実施形態において示された階段波パルス若しくは矩形波パルスである。容量性負荷駆動回路１Ａは、光取り出し手段１２１がシードレーザ１１４からの種光をタイミング良く取り込むために、シードレーザ１１４が種光を出力した（すなわち、光増幅部１１０に種光が入力した）タイミングに同期した制御信号Ｓｃをパルス電圧生成回路５４から受け、この制御信号Ｓｃに応じたタイミングで駆動電圧Ｖｄを出力する。駆動電圧Ｖｄが階段波パルスである場合、制御信号Ｓｃは、複数のパルス電圧ＶＰ１と、複数のパルス電圧ＶＰ２とによって構成される。また、駆動電圧Ｖｄが矩形波パルスである場合、制御信号Ｓｃは、一つのパルス電圧ＶＰ１と、一つのパルス電圧ＶＰ２とによって構成される。駆動電圧Ｖｄは、例えば種光の繰り返し周波数である数十メガヘルツが分周された数キロヘルツないし数百キロヘルツの繰り返し周波数を有する、例えば電圧４ｋＶ程度といった高電圧のパルスである。
【００７５】
パルス電圧生成回路５４は、種光の出力タイミングに同期したトリガ信号をシードレーザ１１４から受ける。なお、トリガ信号は、例えば、シードレーザ１１４から出力される種光の一部を光検出器等によって光電変換することにより得られる。パルス電圧生成回路５４は、このトリガ信号に基づいて、光増幅部１１０への種光の入力タイミングに同期して駆動電圧Ｖｄを出力させるための制御信号Ｓｃを生成し、容量性負荷駆動回路１Ａに与える。
【００７６】
以上の構成を備える光増幅装置１００では、シードレーザ１１４から、数十メガヘルツ程度の繰り返し周波数でもってパルス状の種光が出力される。同時に、この種光に基づくトリガ信号がパルス電圧生成回路５４に入力される。そして、数キロヘルツないし数百キロヘルツに分周された制御信号Ｓｃがパルス電圧生成回路５４から容量性負荷駆動回路１Ａへ送られ、この制御信号Ｓｃのタイミングに合わせて容量性負荷駆動回路１Ａから階段波状または矩形波状の駆動電圧Ｖｄが出力される。光増幅部１１０は、この駆動電圧Ｖｄが光変調素子１５１（容量性負荷５２）に印加されているときのみ、光共振器として動作する。また、駆動電圧Ｖｄが光変調素子１５１に印加されていないときは、エネルギ供給部１３０からの励起光によって光増幅媒質１１１にエネルギが蓄積される。
【００７７】
種光を光増幅部１１０の光共振器内に取り込むべきタイミングで、光変調素子１５１（容量性負荷５２）に駆動電圧Ｖｄを印加する。これにより、種光が光共振器内に取り込まれる。種光は共振しながら光増幅媒質１１１のエネルギを吸収し、徐々に増幅してピークパワーが高められたパルス光となる。パルス光が十分に増幅された一定期間の後、光変調素子１５１（容量性負荷５２）への駆動電圧Ｖｄの印加が停止される。これにより、パルス光が光共振器から取り出される。
【００７８】
以上に説明した本実施形態の光増幅装置１００では、光変調素子１５１を駆動する回路として、高電圧の階段状パルスを生成可能な第１実施形態に係る容量性負荷駆動回路１Ａが用いられている。これにより、キャピティダンプ発振を生じさせるための光共振器のＱ値を、時間的に緩やかに変更することが可能となる。そして、このような特性を利用して、光共振器内部の光パルスのエネルギー、及び光共振器外部へのエネルギー取り出し効率を制御することにより、光増幅装置１００から出力される光パルスの波形を或る程度自由に変化させることが可能となる。図１５は、種光を入射させない配置において、光増幅装置１００から出力される光パルスの波形の一例を示すグラフである。図１５において、横軸は時間（１００ｎｓ／ｄｉｖ）を示し、縦軸は光検出器から出力される信号電圧を示している。同図に示されるように、本実施形態の光増幅装置１００によれば、時間幅がサブマイクロ秒（例えば数百ナノ秒）のパルス光を出力することも可能となる。
【００７９】
また、光増幅装置１００では、パルス状の種光が光共振器に入射されることにより、種光の波形に沿って光共振器内部において再生増幅動作を生じさせ、種光に基づく増幅されたパルス光を、光共振器によって定まる時間間隔でもってパルス列として出力することができる。そして、このパルス列の包絡線を、容量性負荷駆動回路１Ａによって任意の形に制御することができる。図１６は、このようなパルス列の一例を示すグラフである。図１６において、横軸は時間（４０ｎｓ／ｄｉｖ）を示し、縦軸は光検出器から出力される信号電圧を示している。同図に示されるように、本実施形態の光増幅装置１００によれば、時間幅が数ピコ秒の複数のパルス光を、数百ナノ秒といった長時間にわたってバースト状に出力し続けることも可能となる。
【００８０】
なお、容量性負荷駆動回路１Ａを矩形波生成モードで動作させることにより、矩形波パルスによる高速スイッチングを行うことも可能である。その場合、通常の光増幅装置の動作やキャピティダンプ発振を容易に実現することができる。
【００８１】
以上に述べたように、本実施形態の光増幅装置１００によれば、出力パルス波形を任意の形状に変更することができるので、例えば高出力レーザ加工における加工対象材料の種類に応じた適切な出力パルス波形を選択することが可能となる。特に、複数の材料から成る複合材料を加工する際には、各材料毎に適切な出力パルス波形に変更しながら加工を行うことによって、極めて精度良く加工することができる。
【００８２】
（第１実施例）
続いて、第１実施形態に係る容量性負荷駆動回路１Ａにおいて、パルス電圧ＶＰ１，ＶＰ２の入力回数、ピーク電圧値および時間幅を種々変化させたときの、階段波パルスの例について説明する。図１７は、−１．５ｋＶから＋１．５ｋＶまで階段状に立ち上がり、再び−１．５ｋＶまで階段状に立ち下がる階段波パルスを生成するための６つの入力条件（１）〜（６）を示す図表である。図１７では、６つの入力条件（１）〜（６）それぞれにおける、パルス電圧ＶＰ１，ＶＰ２のピーク電圧値および時間幅と、そのパルス電圧ＶＰ１，ＶＰ２に応じて出力された階段波パルス出力の最大上昇電位差及び最大降下電位差、並びに段数とが示されている。なお、図１７において、Ｖ＿ＯＮはパルス電圧ＶＰ１のピーク電圧値を示しており、Ｖ＿ＯＦＦはパルス電圧ＶＰ２のピーク電圧値を示している。また、Ｗ＿ＯＮはパルス電圧ＶＰ１の時間幅を示しており、Ｗ＿ＯＦＦはパルス電圧ＶＰ２の時間幅を示している。また、ステップ電圧（＋）は階段波パルス出力の上昇時の各段のうち最大の電位差を、ステップ電圧（−）は階段波パルス出力の降下時の各段のうち最大の電位差をそれぞれ示しており、段数（＋）及び段数（−）は、階段波パルス出力の上昇時の段数及び降下時の段数をそれぞれ示している。なお、パルス電圧ＶＰ１，ＶＰ２の入力間隔は、いずれの条件においても１．３５μｓとした。
【００８３】
図１８〜図２３は、図１７に示された６つの入力条件（１）〜（６）での階段波パルス出力の計測波形を示すグラフである。図１８〜図２３において、横軸は時間（図１８及び図２１は５μｓ／ｄｉｖ、その他の図は２μｓ／ｄｉｖ）を示し、縦軸は電圧を示している。これらのグラフから明らかなように、第１実施形態に係る容量性負荷駆動回路１Ａによれば、階段波パルス出力の波形（段数および各段の電位差）を自在に設定することが可能となる。
【００８４】
（第２実施例）
続いて、第１実施形態に係る容量性負荷駆動回路１Ａの消費電力を評価した実施例について説明する。図２４は、本実施例において消費電力の評価の対象とした、階段波パルス出力の波形を示すグラフである。本実施例では、階段波パルス出力のピークと基準電位との電位差を３ｋＶとし、昇圧時は７ｎｓ以下の時間内に一度に立ち上げ、降圧時はステップ電圧を２００Ｖとして１５段の階段状に変化させた。なお、階段波パルス出力のピーク時間は約１００ｎｓであった。例えば、第４実施形態に係る光増幅装置において時間幅がサブマイクロ秒のパルス光を出力する場合には、図２４に示されるように、立ち上がりが高速（＜１０ｎｓ）であり、立ち下がりが階段的に緩やかに変化する波形が適している。
【００８５】
そして、図２４に示される階段波パルスを１０ｋＨｚ（毎秒１万回）の繰り返し周波数で発生させた場合、容量性負荷駆動回路全体での消費電力は２Ｗ程度であった。このような消費電力値は、従来の回路を用いて矩形波パルスを１０ｋＨｚで発生させた場合と同等であり、容量性負荷駆動回路１Ａが消費電力を増加させることなく階段波パルスを生成できることがわかる。このような消費電力値は、例えば前述した特許文献２に記載された階段波発生回路と比較しても、極めて小さいといえる。すなわち、増幅器の出力を利用して階段波パルスを生成する特許文献２の階段波発生回路では、高電圧を発生させている間は常に電流を流し続ける必要があるので、大きな消費電力が必要であると考えられる。特許文献２の階段波発生回路は本来このような高速且つ高繰り返し動作が要求される用途に使用されるものではないが、仮に、ピーク電圧が３ｋＶ、応答速度が１０ｎｓ、継続時間が１μｓである高電圧パルスを繰り返し周波数１０ｋＨｚで発生させることができたとしても、その消費電力は約９０Ｗと見積もられる。これは容量性負荷駆動回路１Ａの消費電力の４５倍に相当する値である。
【００８６】
本発明による容量性負荷駆動回路は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、本発明に係る容量性負荷駆動回路では、回路全体の有効な動作を実現する為のあらゆる付加的な接続を行うことができる。
【００８７】
また、上述した各実施形態では、第１及び第２のトランジスタとして電界効果トランジスタ（ＦＥＴ）が例示されているが、第１及び第２のトランジスタは、例えば絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってもよい。ＩＧＢＴでは、ＦＥＴと同様に、コレクタ−エミッタ電圧が高い場合にはゲート入力電圧に応じて電流量が増加するからである。その場合、上述した各実施形態において、ドレインはコレクタに置き換えられ、ソースはエミッタに置き換えられる。
【符号の説明】
【００８８】
１Ａ，１Ｃ，１Ｄ…容量性負荷駆動回路、１０Ａ，１０Ｃ…第１の駆動回路、１０Ｂ，１０Ｄ…第２の駆動回路、１１…出力端、１２ａ…第１の入力端、１２ｂ…第２の入力端、２０…第１のスイッチング回路、２１…第１のＦＥＴ、２２…第１の変圧器、２３…第１の容量素子、３０…第２のスイッチング回路、３１…第２のＦＥＴ、３２…第２の変圧器、３３…第２の容量素子、４０…基準電位線、４１…第１の高電圧電源、４２…第２の高電圧電源、５２…容量性負荷、５４…パルス電圧生成回路、１００…光増幅装置、１１０…光増幅部、１１１…光増幅媒質、１１２…透明媒質、１１７…ミラー、１３０…エネルギ供給部、１４１，１４３…波長板、１５１…光変調素子、１６１，１６３…偏光ビームスプリッタ、１７０…ファラデローテータ、ＶＰ１，ＶＰ１１，ＶＰ１２…第１のパルス電圧、ＶＰ２，ＶＰ２１，ＶＰ２２…第２のパルス電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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