(57)【特許請求の範囲】
【請求項１】
ＤＭＯＳ部を有する半導体装置であって、
第１導電型の第１半導体層と、
前記第１半導体層の上に位置し、前記第１半導体層よりも低濃度の第１導電型不純物を含有する第１導電型の第２半導体層と、
前記第２半導体層の表面に形成した、拡散深さが深いボディ部分と、拡散深さが浅いチャネル部分とからなる第２導電型のボディ領域と、
前記ボディ領域の表面に形成しソース電極に接続された第１導電型のソース領域と、
前記チャネル部分の上にゲート絶縁層を介して形成したゲート電極とを備え、
前記第１半導体層は、第２導電型の第３半導体層の上に位置し、ドレイン導出領域を介して前記第２半導体層の表面側に位置するドレイン電極に接続された半導体装置を製造するための半導体装置の製造方法であって、
前記ＤＭＯＳ部における前記第３半導体層の表面に第１の第１導電型不純物が導入された第１の第１導電型不純物導入領域を形成するとともに、平面的に見て前記ボディ領域と重ならない領域における前記第３半導体層の表面に前記第１の第１導電型不純物よりも拡散係数の大きい第２の第１導電型不純物が導入された第２の第１導電型不純物導入領域を形成した後、熱処理を施して拡散及び活性化を行い、さらにその後、前記第３半導体層上に第１導電型の半導体層をエピタキシャル成長させることにより、
前記第３半導体層の上に前記第１半導体層及び前記第２半導体層を形成し、かつ、
平面的に見て前記ボディ領域と重ならない領域に位置する前記第２半導体層には、前記第２半導体層由来の第１導電型不純物と、前記第２の第１導電型不純物とを含有することにより、前記第２半導体層よりも高濃度の第１導電型不純物を含有する第１導電型の低抵抗領域を前記第１半導体層と接するように形成し、かつ、
平面的に見て前記ボディ領域と重ならない領域に位置する前記第１半導体層には、前記第１の第１導電型不純物と前記第２の第１導電型不純物とを含有する第１導電型の第２埋め込み領域を前記低抵抗領域と接するように形成し、かつ、
平面的に見て前記ボディ領域と重ならない領域に位置する前記第３半導体層には、前記第２の第１導電型不純物を含有する第１導電型の第３埋め込み領域を前記第２埋め込み領域と接するように形成し、
さらにその後、前記第２半導体層の表面から前記ドレイン導出領域を形成した後、前記第２半導体層の表面に、前記ボディ部分、前記ゲート絶縁膜及び前記ゲート電極、前記チャネル部分及び前記ソース領域、並びに、前記ソース電極及び前記ドレイン電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１半導体層は、平面的に見て前記ボディ部分と重なる領域に、前記第１半導体層が部分的に除去された欠損部を有しない構造を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記低抵抗領域における第１導電型不純物の濃度は、前記第１半導体層における第１導電型不純物の濃度以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＭＯＳ構造を有するパワーＭＯＳＦＥＴを内蔵する半導体装置が知られている（例えば、特許文献１参照。）。図１６は、そのような従来の半導体装置９００を説明するために示す図である。
【０００３】
従来の半導体装置９００は、図１６に示すように、ｐ型半導体層９１０と、ｐ型半導体層９１０の上に形成したｎ型半導体層９１２と、ｎ型半導体層９１２を貫通してｐ型半導体層９１０に達するｐ＋型分離領域であって、複数の島領域を形成するｐ＋型分離領域９１４と、ｐ型半導体層９１０とｎ型半導体層９１２との間に埋め込んで形成した、ｎ＋型の埋め込み層９１６と、島領域の表面に形成した、拡散深さが深いボディ部分９１８ａ及び拡散深さが浅いチャネル部分９１８ｂからなるｐ型のボディ領域９１８と、ボディ領域９１８ｂの表面に形成したｎ＋型のソース領域９２０と、チャネル部分９１８ｂの上にゲート絶縁層を介して形成したゲート電極９２４とを備える。
【０００４】
そして、従来の半導体装置９００においては、平面的に見てボディ部分９１８ａと重なる領域に、ｎ＋型埋め込み層９１６が部分的に除去された欠損部９１７を有する。なお、図１６中、符号９２８はソース電極を示し、符号９３０はＬＯＣＯＳ酸化膜を示し、符号９３２はｎ＋型のドレイン導出領域を示し、符号９３４はドレイン電極を示し、符号９３６はｐ型のベース領域を示し、符号９３８はｎ＋型のエミッタ領域を示し、符号９４０はｎ＋型のコレクタ導出領域を示し、符号９４２はアルミニウム電極層を示し、符号Ｒ１はＤＭＯＳ部を示し、符号Ｒ２はｎｐｎトランジスタ部を示し、Ｒ３は素子分離部を示す。
【０００５】
従来の半導体装置９００によれば、逆バイアス時に空乏層が突出する領域である「平面的に見てボディ部分９１８ａと重なる領域」に欠損部９１７を有するため、その領域におけるｎ型半導体層９１２の厚さが厚くなり、逆耐圧を高くすることが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２６０５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置９００においては、平面的に見てボディ部分９１８ａと重なる領域に欠損部９１７を有するため、また、ドレイン導出領域９３２までの電流経路が長くなるため、その分だけｎ＋型埋め込み層９１６の面積が狭くなり、オン抵抗が高くなるという問題がある。
【０００８】
そこで、本発明は、逆耐圧を高くしてもオン抵抗が高くなることのない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
［１］本発明の半導体装置は、第１導電型の第１半導体層と、前記第１半導体層の上に位置し、前記第１半導体層よりも低濃度の第１導電型不純物を含有する第１導電型の第２半導体層と、前記第２半導体層の表面に形成した、拡散深さが深いボディ部分と、拡散深さが浅いチャネル部分とからなる第２導電型のボディ領域と、前記ボディ領域の表面に形成した第１導電型のソース領域と、前記チャネル部分の上にゲート絶縁層を介して形成したゲート電極とを備える半導体装置であって、平面的に見て前記ボディ領域と重ならない領域に位置する前記第２半導体層には、前記第２半導体層よりも高濃度の第１導電型不純物を含有する第１導電型の低抵抗領域が前記第１半導体層と接するように形成されていることを特徴とする。
【００１０】
本発明の半導体装置によれば、平面的に見てボディ領域と重ならない領域に位置する第２半導体層には、第２半導体層よりも高濃度の第１導電型不純物を含有する第１導電型の低抵抗領域が第１半導体層と接するように形成されているため、ドリフト層が部分的に低抵抗化され、オン抵抗を低くすることが可能となる。従って、従来の半導体装置９００におけるよりも第２半導体層の不純物濃度を低くしたり第２半導体層の厚さを厚くしたりすることで逆耐圧を高くしても、オン抵抗が高くなることがなくなる。なお、このような効果は、ＤＭＯＳ構造を有するパワーＭＯＳＦＥＴを内蔵する半導体装置のみならず、ディスクリートのパワーＭＯＳＦＥＴやＩＧＢＴの場合にも得ることができる。
【００１１】
［２］本発明の半導体装置においては、前記第１半導体層は、第２導電型の第３半導体層の上に位置し、ドレイン導出領域を介して前記第２半導体層の表面側に位置するドレイン電極に接続されていることが好ましい。
【００１２】
このように、ＤＭＯＳ構造を有するパワーＭＯＳＦＥＴを内蔵する半導体装置において、本発明の効果を得ることができる。
【００１３】
［３］本発明の半導体装置においては、前記第１半導体層は、平面的に見て前記ボディ部分と重なる領域に欠損部を有しない構造を有することが好ましい。
【００１４】
このような構成とすることにより、従来の半導体装置９００の場合のように、平面的に見てボディ部分と重なる領域に欠損部９１７を有することに起因して、オン抵抗が高くなるという問題がなくなる。
【００１５】
［４」本発明の半導体装置においては、前記低抵抗領域における第１導電型不純物の濃度は、前記第１半導体層における第１導電型不純物の濃度以下であることが好ましい。
【００１６】
ここで、低抵抗領域における第１導電型不純物の濃度を第１半導体層における第１導電型不純物の濃度以下としたのは、低抵抗領域における第１導電型不純物の濃度を第１半導体層における第１導電型不純物の濃度を超える値にした場合には、逆耐圧が低くなってしまう場合があるからである。
【００１７】
［５］本発明の半導体装置においては、前記低抵抗領域が含有する第１導電型不純物は、前記第１半導体層が含有する第１導電型不純物よりも大きい拡散係数を有することが好ましい。
【００１８】
このような構成とすることにより、後述する実施形態からも分かるように、本発明の半導体装置を容易に製造することができるようになる。
【００１９】
［６］本発明の半導体装置においては、前記第１半導体層における前記第２半導体層に接する面の反対側の面には、ドレイン電極が形成されていることが好ましい。
【００２０】
このように、ディスクリートのパワーＭＯＳＦＥＴやＩＧＢＴの場合にも本発明の効果を得ることができる。
【００２１】
［７］本発明の半導体装置（上記［６］に記載の半導体装置）においては、前記低抵抗領域における第１導電型不純物の濃度は、前記第１半導体層における第１導電型不純物の濃度以下であることが好ましい。
【００２２】
ここで、低抵抗領域における第１導電型不純物の濃度を第１半導体層における第１導電型不純物の濃度以下としたのは、上記［４］に記載したのと同じ理由による。
【図面の簡単な説明】
【００２３】
【図１】実施形態１に係る半導体装置１００を説明するために示す図である。
【図２】実施形態１に係る半導体装置１００を製造する方法を示す図である。
【図３】実施形態１に係る半導体装置１００を製造する方法を示す図である。
【図４】実施形態１に係る半導体装置１００を製造する方法を示す図である。
【図５】実施形態１に係る半導体装置１００を製造する方法を示す図である。
【図６】実施形態１に係る半導体装置１００の効果を説明するために示す図である。
【図７】実施形態１に係る半導体装置１００の効果を説明するために示す図である。
【図８】変形例１に係る半導体装置１００ａを説明するために示す図である。
【図９】変形例２に係る半導体装置１００ｂを説明するために示す図である。
【図１０】変形例３に係る半導体装置１００ｃを説明するために示す図である。
【図１１】変形例４に係る半導体装置１００ｄを説明するために示す図である。
【図１２】変形例５に係る半導体装置１００ｅを説明するために示す図である。
【図１３】変形例６に係る半導体装置２００を説明するために示す図である。
【図１４】変形例７に係る半導体装置２００ａを説明するために示す図である。
【図１５】変形例８に係る半導体装置３００を説明するために示す図である。
【図１６】従来の半導体装置９００を説明するために示す図である。
【発明を実施するための形態】
【００２４】
以下、本発明の半導体装置について、図に示す実施の形態に基づいて説明する。
【００２５】
［実施形態１］
図１は、本発明の半導体装置１００を説明するために示す図である。図１（ａ）は半導体装置１００の要部断面図であり、図１（ｂ）は半導体装置１００のＤＭＯＳ部の断面図であり、図１（ｃ）は半導体装置１００のＤＭＯＳ部の平面図である。なお、図１中、符号１２２はゲート絶縁層を示し、符号１２６は保護絶縁層を示し、符号１３０は絶縁膜を示し、符号１４２はアルミニウム電極層を示す。また、図１（ｂ）においては、電極等の構造は図示を省略してあり、図１（ｃ）においては、ドリフト層１１２、ボディ領域１１８及び第１埋め込み領域（本発明の低抵抗領域）１４４ａのみを示してある。なお、図１（ａ）及び図１（ｂ）中、符号１４４ｂは第２埋め込み領域を示し、符号１４４ｃは第３埋め込み領域を示し、符号１４４は埋め込み領域を示す。
【００２６】
実施形態１に係る半導体装置１００は、図１に示すように、ｎ＋型半導体層（第１導電型の第１半導体層、従来の半導体装置９００におけるｎ＋型の埋め込み層９１６に相当。）１１６と、ｎ＋型半導体層１１６の上に位置し、ｎ＋型半導体層１１６よりも低濃度のｎ型不純物を含有するドリフト層（第１導電型の第２半導体層）１１２と、ドリフト層１１２の表面に形成した、拡散深さが深いボディ部分１１８ａと、拡散深さが浅いチャネル部分１１８ｂとからなるボディ領域（第２導電型のボディ領域）１１８と、ボディ領域１１８の表面に形成したソース領域（第１導電型のソース領域）１２０と、チャネル部分１１８ｂの上にゲート絶縁層１２２を介して形成したゲート電極１２４とを備える。
【００２７】
そして、実施形態１に係る半導体装置１００においては、平面的に見てボディ領域１１８と重ならない領域に位置するドリフト層１１２には、ドリフト層１１２よりも高濃度のｎ型不純物を含有する第１埋め込み領域（本発明の低抵抗領域）１４４ａがｎ＋型半導体層１１６と接するように形成されている。
【００２８】
ｎ＋型半導体層１１６は、ｐ型半導体層（第２導電型の第３半導体層）１１０の上に位置し、ドレイン導出領域１３２を介してドリフト層１１２の表面側に位置するドレイン電極１３４に接続されている。
【００２９】
ｎ＋型半導体層１１６は、従来の半導体装置９００の場合とは異なり、平面的に見てボディ部分１１８と重なる領域に欠損部を有しない構造を有する。
【００３０】
上記のように構成された実施形態１に係る半導体装置１００は、以下のような方法によって製造することができる。図２〜図５は、実施形態１に係る半導体装置１００を製造する方法を示す図である。図２（ａ）〜図２（ｃ）、図３（ａ）〜図３（ｃ）、図４（ａ）〜図４（ｃ）及び図５（ａ）〜図５（ｃ）は各工程図である。
【００３１】
まず、図２（ａ）に示すように、予め準備しておいたｐ型半導体基板（第２導電型の第３半導体層）１１０に所定のマスクＭ１（例えば二酸化珪素又はレジスト）を形成した後、イオン注入法又は熱拡散法によりｐ型半導体基板１１０の表面に、比較的拡散係数の小さいｎ型不純物（例えばアンチモン）を導入してｎ型不純物導入領域１１５を形成する。ｐ型半導体基板１１０のｐ型不純物濃度は例えば１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３である。
【００３２】
次に、図２（ｂ）に示すように、ｐ型半導体基板１１０に所定のマスクＭ２（例えばレジスト）を形成した後、イオン注入法によりｐ型半導体基板１１０の表面に、比較的拡散係数の大きいｎ型不純物（例えばリンイオン）を導入してｎ型不純物導入領域１４３を形成する。
【００３３】
次に、マスクＭ２を除去した後、ｐ型半導体基板１１０に熱処理を施して、ｎ型不純物の拡散及び活性化を行う。これにより、図２（ｃ）に示すように、ｎ＋型半導体層（第１導電型の半導体層）１１６並びに第２埋め込み領域１４４ｂ及び第３埋め込み領域１４４ｃが形成される。
【００３４】
次に、マスクＭ１を除去し、図３（ａ）に示すように、所定のマスクＭ３（例えば二酸化珪素又はレジスト）を形成した後、イオン注入法又は熱拡散法によりｐ型半導体基板１１０の表面に、ｐ型不純物（例えばボロンイオン）を導入してｐ型不純物導入領域１１３ａを形成する。
【００３５】
次に、ｐ型半導体基板１１０に熱処理を施して、ｐ型不純物の拡散及び活性化を行う。これにより、図３（ｂ）に示すように、ｐ型埋め込み拡散層１１４ａが形成される。
【００３６】
次に、マスクＭ３を除去し、ｐ型半導体基板１１０の表面を清浄化した後、図３（ｃ）に示すように、ｐ型半導体基板１１０上にｎ型の半導体層をエピタキシャル成長させることにより、ドリフト層１１２を形成する。この過程で、ｎ＋型半導体層１１６中のｎ型不純物、第２埋め込み領域１４４ｂ中のｎ型不純物及びｐ型埋め込み拡散層１１４ａ中のｐ型不純物がドリフト層１１２中に熱拡散する。このとき、第２埋め込み領域１１４ｂ中のｎ型不純物（リン）は、ｎ＋型半導体層１１６中のｎ型不純物（アンチモン）よりも拡散係数が大きいため、ドリフト層１１２中に大きく拡散する。ドリフト層１１２の厚さ（深さ）は例えば５μｍ〜２０μｍであり、ドリフト層１１２のｎ型不純物濃度は例えば１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３である。ｎ＋型半導体層１１６の厚さは例えば１μｍ〜１０μｍであり、ｎ＋型半導体層１１６のｎ型不純物濃度は例えば１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３である。ｎ＋型半導体層１１６からの第１埋め込み領域（本発明の低抵抗領域）１１４ａの突出量は例えば１μｍ〜１０μｍであり、第１埋め込み領域（本発明の低抵抗領域）１１４ａのｎ型不純物濃度は例えば１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３である。
【００３７】
次に、所定のマスク（図示せず）を形成した後、イオン注入法又は熱拡散法によりドリフト層１１２の表面からｎ型不純物（例えばリン）を導入してＤＭＯＳ部におけるドレイン導出領域１３２及びｎｐｎトランジスタ部におけるコレクタ導出領域１４０を形成する。その後、前工程のマスクを除去し、所定のマスク（図示せず）を形成した後、イオン注入法又は熱拡散法によりドリフト層１１２の表面からｐ型不純物（例えばボロン）を導入して素子分離領域１１４ｂを形成する（図４（ａ）参照。）。
【００３８】
次に、前工程のマスクを除去した後、図４（ｂ）に示すように、所定のマスクＭ４（例えば二酸化珪素又はレジスト）を形成した後、イオン注入法又は熱拡散法によりドリフト層１１２の表面に、ｐ型不純物（例えばボロン）を導入するとともに、ｐ型不純物の拡散及び活性化を行うことにより、ボディ部分１１８ａを形成する。ボディ部分の深さは例えば１μｍ〜８μｍであり、ボディ部分のｐ型不純物濃度は例えば１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３である。
【００３９】
次に、マスクＭ４を除去した後、図４（ｃ）に示すように、能動領域以外の領域に所定パターンを有する二酸化珪素からなる絶縁膜１３０を形成した後、能動領域に熱酸化法によりゲート絶縁層１２２を形成し、さらには、所定パターンのゲート電極１２４を形成する。
【００４０】
次に、図５（ａ）に示すように、図示しないレジスト、ゲート電極１２４及び絶縁膜１３０をマスクとしてイオン注入法によりドリフト層１１２の表面にｐ型不純物（例えばボロンイオン）を導入するとともに、ｐ型不純物の拡散及び活性化を行うことにより、チャネル部分１１８ｂ及びｎｐｎトランジスタのベース領域１３６を形成する。チャネル部分１１８ｂ及びベース領域１３６の深さは例えば１μｍ〜４μｍであり、チャネル部分１１８ｂ及びベース領域１３６のｐ型不純物濃度は例えば１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３である。
【００４１】
次に、図示しないマスクを形成した後、イオン注入法によりドリフト層１１２の表面にｎ型不純物（例えばヒ素イオン又はリンイオン）を導入するとともに、ｎ型不純物の拡散及び活性化を行うことにより、図５（ｂ）に示すように、ＭＯＳトランジスタのソース領域１２０及びｎｐｎトランジスタのエミッタ領域１３８を形成する。ソース領域１２０の深さは例えば０．２μｍ〜２．５μｍであり、ソース部分１２０のｎ型不純物濃度は例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３である。エミッタ領域１３８の深さは例えば０．２μｍ〜２．５μｍであり、エミッタ領域１３８のｎ型不純物濃度は例えば１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３である。
【００４２】
最後に、図５（ｃ）に示すように、ドリフト層１１２の表面における所定部位にソース電極１２８、ドレイン電極１３４及び他のアルミニウム電極１４２（エミッタ電極、ベース電極及びコレクタ電極）を形成するとともに、これらの電極を覆うようにチップ保護膜１４６を形成する。
【００４３】
このようにして、実施形態１に係る半導体装置１００を製造することができる。
【００４４】
図６は、実施形態１に係る半導体装置１００の効果を説明するために示す図である。図６（ａ）は実施形態１に係る半導体装置１００のオン時の電子流を示す図であり、図６（ｂ）は比較例１に係る半導体装置１０２のオン時の電子流を示す図である。なお、図６（ｂ）における比較例１に係る半導体装置１０２は、実施形態１に係る半導体装置１００から埋め込み領域１４４（第１埋め込み領域（本発明の低抵抗領域）１４４ａ、第２埋め込み領域１４４ｂ及び第３埋め込み領域１４４ｃ）を取り除いたものである。
【００４５】
図７は、実施形態１に係る半導体装置１００の効果を説明するために示す図である。図７（ａ）は実施形態１に係る半導体装置１００においてオフ時に伸長する空乏層を示す図であり、図７（ｂ）は比較例２に係る半導体装置１０４においてオフ時に伸長する空乏層を示す図である。なお、図７（ｂ）における比較例２に係る半導体装置１０４は、実施形態１に係る半導体装置１００に欠損部１１７を付加したものである。
【００４６】
上記のようにして製造され、上記のように構成された実施形態１に係る半導体装置１００によれば、平面的に見てボディ領域１１８と重ならない領域に位置するドリフト層１１２には、ドリフト層１１２よりも高濃度のｎ型不純物を含有するｎ型の第１埋め込み領域（本発明の低抵抗領域）１４４ａがｎ＋型半導体層１１６と接するように形成されているため、図６に示すように、ドリフト層が部分的に低抵抗化され、オン抵抗を低くすることが可能となる。従って、従来の半導体装置９００におけるよりもドリフト層の不純物濃度を低くしたりドリフト層の厚さを厚くしたりする（図７参照。）ことで逆耐圧を高くしてもオン抵抗が高くなることがなくなる。
【００４７】
また、実施形態１に係る半導体装置１００によれば、ｎ＋型半導体層１１６は、ｐ型半導体基板１１０の上に位置し、ドレイン導出領域１３２を介してドリフト層１１２の表面側に位置するドレイン電極１３４に接続された、ＤＭＯＳ構造を有するパワーＭＯＳＦＥＴを内蔵する半導体装置において、上述した効果を得ることができる。
【００４８】
また、実施形態１に係る半導体装置１００によれば、ｎ＋型半導体層１１６は、平面的に見てボディ部分１１８と重なる領域に欠損部を有しない構造を有するため、従来の半導体装置９００の場合のように、平面的に見てボディ部分と重なる領域に欠損部９１７を有することに起因してオン抵抗が高くなるという問題がなくなる。
【００４９】
また、実施形態１に係る半導体装置１００によれば、第１埋め込み領域（本発明の低抵抗領域）１４４ａにおけるｎ型不純物の濃度は、ｎ＋型半導体層１１６におけるｎ型不純物の濃度以下であるため、第１埋め込み領域（本発明の低抵抗領域）１４４ａを設けることに起因して逆耐圧を低下させることがない。
【００５０】
また、実施形態１に係る半導体装置１００によれば、第１埋め込み領域（本発明の低抵抗領域）１４４ａが含有するｎ型不純物（リン）は、ｎ＋型半導体層１１６が含有するｎ型不純物（アンチモン）よりも大きい拡散係数を有するため、上述した製造方法からも分かるように、本発明の半導体装置を容易に製造することができるようになる。
【００５１】
［変形例１及び２］
図８は、変形例１に係る半導体装置１００ａを説明するために示す図である。図８（ａ）は半導体装置１００ａの要部平面図であり、図８（ｂ）は半導体装置１００ａのＤＭＯＳ部のＡ−Ａ’断面図であり、図８（ｃ）は半導体装置１００ａのＤＭＯＳ部のＢ−Ｂ’断面図であり、図８（ｄ）は半導体装置１００ａのＤＭＯＳ部のＣ−Ｃ’断面図である。図９は、変形例２に係る半導体装置１００ｂを説明するために示す図である。
【００５２】
上記した実施形態１においては、ストライプ状に配置されたボディ領域１１８を備える半導体装置１００を用いて本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。図８及び図９に示すように、マトリクス状に配置されたボディ領域１１８を備える半導体装置１００ａ，１００ｂに本発明を適用することもできる。なお、ボディ領域１１８の形状は、図８及び図９のように正方形でなくてもよい。ボディ領域１１８の形状は、例えば、長方形その他の四角形、四角形以外の多角形、多角形の角が丸められた形状、円、楕円などであってもよい。
【００５３】
［変形例３及び４］
図１０は、変形例３に係る半導体装置１００ｃを説明するために示す図である。図１１は、変形例４に係る半導体装置１００ｄを説明するために示す図である。
【００５４】
上記した変形例１及び２においては、マトリクス状に配置されたボディ領域１１８を備える半導体装置１００を用いて本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。図１０及び図１１に示すように、千鳥状に配置されたボディ領域１１８を備える半導体装置１００ｃ，１００ｄに本発明を適用することもできる。
【００５５】
［変形例５］
図１２は、変形例５に係る半導体装置１００ｅを説明するために示す図である。
【００５６】
上記した実施形態１においては、イオン注入法又は熱拡散法により形成されたボディ部分１１８ａを備える半導体装置１００を用いて本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。図１２に示すように、埋め込みトレンチ法により形成されたボディ部分１１８ａを備える半導体装置１００ｅに本発明を適用することもできる。
【００５７】
［変形例６及び７］
。図１３は、変形例６に係る半導体装置２００を説明するために示す図である。図１４は、変形例７に係る半導体装置２００ａを説明するために示す図である。
【００５８】
上記した実施形態１においては、ＤＭＯＳ部とｎｐｎトランジスタ部とを備える半導体装置１００を用いて本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。図１３及び図１４に示すように、ＤＭＯＳ構造からなるディスクリートの半導体装置２００，２００ａに本発明を適用することもできる。
【００５９】
［変形例８］
図１５は、変形例８に係る半導体装置３００を説明するために示す図である。
【００６０】
上記した実施形態１においては、パワーＭＯＳＦＥＴ構造を有する半導体装置１００を用いて本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。図１５に示すように、ＩＧＢＴ構造を有する半導体装置３００に本発明を適用することもできる。
【００６１】
以上、本発明の半導体装置を上記の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲において実施することが可能であり、例えば、次のような変形も可能である。
【００６２】
（１）上記した実施形態１においては、第１導電型をｎ型とし、第２導電型をｐ型とした半導体装置を例にとって本発明の半導体装置を説明したが、本発明はこれに限定されるものではない。第１導電型をｐ型とし、第２導電型をｎ型とした半導体装置に対しても本発明を適用することができる。
【００６３】
（２）スーパージャンクション構造を有する半導体装置に本発明を適用することもできる。この場合、スーパージャンクションのドリフト領域のうち平面的に見てトレンチ部又はｐ型領域と重ならない領域に位置する部分に第１埋め込み領域（本発明の低抵抗領域）を形成する。
【符号の説明】
【００６４】
１００，１００ａ，，１００ｂ，１００ｃ，１００ｄ，１００ｅ，１０２，１０４，２００，２００ａ，３００，９００…半導体装置、１１０，３１０，９１０…ｐ型半導体層、１１２，２１２，３１２，９１２…ドリフト層、１１４ａ，９１４…ｐ型分離領域、１１４ｂ…素子分離領域、１１５，１４３…ｎ型不純物導入領域、１１６…ｎ＋型半導体層、１１８，２１８，３１８，９１８…ボディ領域、１１８ａ，２１８ａ，３１８ａ，９１８ａ…ボディ部分、１１８ｂ，２１８ｂ，３１８ｂ，９１８ｂ…チャネル部分、１２０，２２０，９２０…ソース領域、１２２，２２２，３２２…ゲート絶縁層、１２４，２２４，３２４，９２４…ゲート電極、１２６，２２６，３２６，９２６…保護絶縁層、１２８，２２８，３２８，９２８…ソース電極、１３０，９３０…絶縁膜、１３２，９３２…ドレイン導出領域、１３４，２５０，９３４…ドレイン電極、１３６，９３６…ベース領域、１３８，９３８…エミッタ領域、１４０，９４０…コレクタ導出領域、１４２，９４２…アルミニウム電極層、１４４，２４４，３４４…埋め込み領域、１４４ａ，２４４ａ，３４４ａ…第１埋め込み領域（本発明の低抵抗領域）、１４４ｂ，２４４ｂ，３４４ｂ…第２埋め込み領域、１４４ｃ…第３埋め込み領域、３１０…ｐ型半導体層、３２０…ソース領域（エミッタ領域）、３２８…ソース電極（エミッタ電極）、３４８…ドレイン領域（コレクタ領域）、３５０…ドレイン電極（コレクタ電極）、９１６…埋め込み層、１１７，９１７…欠損部、９３０…ＬＯＣＯＳ酸化膜、Ｍ１，Ｍ２，Ｍ３，Ｍ４…マスク、Ｒ１…ＤＭＯＳ部、Ｒ２…ｎｐｎトランジスタ部、Ｒ３…素子分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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