(57)【特許請求の範囲】
【請求項１】
入力信号の入力レンジを表す基準電圧に基づき、前記入力信号が取り得る値の範囲の中央値と前記入力信号との差分を表す第１差分信号を生成する容量ＤＡ変換器と、
前記基準電圧を分圧して、前記中央値と固定電圧との間を２Ｎ−１等分する電圧を表す少なくとも２Ｎ−１−１（Ｎは２以上の整数）個の分圧信号を生成する参照電圧発生回路と、
前記２Ｎ−１−１（Ｎは２以上の整数）個の分圧信号と前記第１差分信号との加算および減算を行うことにより得られる２Ｎ−２個の信号と、前記第１差分信号とを、２Ｎ−１個の第１残差信号として得る残差信号生成手段と、
前記第１残差信号を、前記固定電圧と比較して、論理値を表す２Ｎ−１個の第１比較信号を得る比較手段と、
前記第１比較信号をデコードして、Ｎビットのデータを得るデコーダと、
を備えた残差信号発生回路。
【請求項２】
請求項１に記載の残差信号発生回路と、
前記デコーダで得られたデータである第１データを格納するレジスタと
を備え、
（Ａ）前記容量ＤＡ変換器は、前記デコーダにより得られた第Ｘ（Ｘは１以上Ｈ以下の整数）データに基づいて特定される前記入力信号の値が取り得る範囲の中央値と、前記入力信号との差分を表す第Ｘ＋１差分信号を生成し、
（Ｂ）前記残差信号生成手段は、
前記第Ｘ＋１差分信号と、
前記第Ｘデータに基づいて特定される前記入力信号の値が取り得る範囲の中央値と、当該範囲端を特定する電圧との間を２Ｎ−１等分する電圧を表す２Ｎ−１−１個の第Ｘ＋１分圧信号と
の加算および減算を行うことにより得られる２Ｎ−２個の信号と、前記Ｘ＋１差分信号とを、２Ｎ−１個の第Ｘ＋１残差信号として取得し、
（Ｃ）前記比較手段は、前記第Ｘ＋１残差信号を、前記固定電圧と比較して、２Ｎ−１個の第Ｘ＋１比較信号を取得し、
（Ｄ）前記デコーダは、前記第Ｘ＋１比較信号を、デコードしてＮビットの第Ｘ＋１データを取得し、
（Ｅ）前記レジスタは、前記第Ｘ＋１データを記憶し、
前記（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）を繰り返し、前記レジスタに格納された第１〜第Ｈ＋１のデータの組を、前記入力信号のＡＤ変換結果として出力する
逐次比較型ＡＤ変換器。
【請求項３】
請求項１に記載の残差信号発生回路と、前記残差信号発生回路の前記デコーダで得られたデータを格納するレジスタと、前記容量ＤＡ変換器により生成される残差出力信号を増幅する残差増幅器と、を含む第１〜第Ｒ−１（Ｒは２以上の整数）の基本ＡＤ変換器と、請求項１に記載の残差信号発生回路と、前記残差信号発生回路の前記デコーダで得られたデータを格納するレジスタとを含む、第Ｒの基本ＡＤ変換器と、
を備え、
前記第２〜第Ｒの基本ＡＤ変換器のうちのＬ（Ｌは２以上Ｒ以下の整数）番目の基本ＡＤ変換器は、Ｌ−１番目の基本ＡＤ変換器で生成された前記残差出力信号を、前記Ｌ−１番目の基本ＡＤ変換器が含む前記残差増幅器で増幅して得られた信号を、それぞれの第２〜第Ｒ入力信号として受け、前記第１の基本ＡＤ変換器へ入力される入力信号を第１入力信号とし、
前記第ｙ（ｙは２以上Ｒ以下の整数）の基本ＡＤ変換器における前記残差信号生成手段は、
前記第ｙの基本ＡＤ変換器における前記第ｙ入力信号の値が取り得る範囲の中央値と、前記ｙ入力信号との差分を表す差分信号と、
前記ｙ入力信号の値が取り得る範囲の中央値と当該範囲端を特定する電圧との間を２Ｎ−１等分する電圧を表す２Ｎ−１−１個の分圧信号との加算および減算を行うことにより得られる２Ｎ−２個の信号と、前記差分信号とを、２Ｎ−１個の残差信号として生成し、
前記第ｙの基本ＡＤ変換器における前記比較手段は、前記２Ｎ−１個の残差信号を、前記固定電圧と比較して、２Ｎ−１個の比較信号を取得し、前記デコーダは、前記２Ｎ−１個の比較信号を、デコードしてＮビットのデータを取得し、前記レジスタは、前記データを記憶し、
前記第ｚ（ｚは１以上Ｒ−１以下の整数）の基本ＡＤ変換器の前記容量ＤＡ変換器により生成される前記残差出力信号は、前記第ｚの基本ＡＤ変換器で取得された前記データに基づいて特定される、前記第ｚの基本ＡＤ変換器における前記第ｚ（ｚは１以上Ｒ−１以下の整数）入力信号の値が取り得る範囲の範囲端と、前記第ｚ入力信号との差分を表し、
前記第１〜第Ｒの基本ＡＤ変換器のそれぞれの前記レジスタに格納された前記データの組を、前記第１入力信号のＡＤ変換結果として出力する
パイプライン型ＡＤ変換器。
【請求項４】
前記基準電圧を所定倍することにより調整する基準電圧調整回路を備え、
前記参照電圧発生回路は、前記基準電圧調整回路により調整された前記基準電圧を分圧することで、前記分圧信号を生成する
請求項１に記載の残差信号発生回路。
【請求項５】
前記容量ＤＡ変換器は、同一容量値を有する第１および第２の容量部の一端に前記入力信号を与えることで前記入力信号をサンプリングし、サンプリング後、前記第１の容量部の一端に前記基準電圧および前記第２の容量部の一端に前記固定電圧を接続することで、前記第１の容量部の他端と前記第２の容量部の他端との接続部に、前記第１差分信号を生成する
請求項１に記載の残差信号生成回路。
【請求項６】
無線信号を受信するアンテナと、
前記アンテナで受信された無線信号を増幅する増幅器と、
前記増幅器で増幅された信号をベースバンド信号へ変換するミキサと、
前記ベースバンド信号をフィルタリング処理するアナログベースバンド部と、
前記フィルタリング処理された信号を入力信号とする、請求項１、４および５のいずれか一項に記載の残差信号発生回路、または請求項２に記載の逐次比較型ＡＤ変換器または請求項３に記載のパイプライン型ＡＤ変換器と、
を備えた無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、残差信号発生回路、逐次比較型AD変換器、パイプライン型AD変換器および無線受信機に関する。
【背景技術】
【０００２】
逐次比較型（SAR）ＡＤ変換器において、サンプル周波数高速化の目的で、1サイクルあたりの分解能を向上させる技術（第1の従来技術）が提案されている。
【０００３】
また、逐次比較型ＡＤ変換器で、比較動作に必要な残差信号発生手段として、4入力増幅器を用いた技術（第2の従来技術）が提案されている。
【０００４】
また、逐次比較型ＡＤ変換器における容量ＤＡＣの数を削減する技術（第3の従来技術）が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2009-302716号公報
【特許文献２】特開平7-38438号公報
【非特許文献】
【０００６】
【非特許文献１】H.Wei, C.H.Chan, U.F.Chio, S.W.Sin, S.P.U, R.Martins and F.Malberti, “A 0.024mm2 8b 400MS/s SAR ＡＤC with 2b/Cycle and Resistive DAC in 65nm CMOS”,ISSCC2011, Dig. Tech. Paper, pp188-189, 2011.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
第1の従来技術の回路は主に、複数（3つ）の比較器と、複数（3つ）の容量DACと、制御回路で構成される。分解能の向上に伴い、多くのアナログ電圧比較点が存在するため、2ビット以上の分解能を一度に変換する種類の回路では、比較器を複数用意している。この回路のポイントは、複数の容量ＤＡＣを用いて複数の残差信号を生成する点にある。複数の残差信号は、それぞれ比較器に接続される。それぞれの比較器は、残差信号とグランド電圧との差を比較する。制御回路は、比較結果を複数の容量ＤＡＣに反映させ、必要な回数だけ逐次比較ＡＤ変換を繰り返す。上記の回路構成により1サイクルあたりの分解能が向上する。しかしながら、この構成は、比較器と同じ数の容量ＤＡＣが必要になるため、回路面積が大きくなる問題がある。
【０００８】
第3の従来技術の回路は、複数（2つ以上）の容量と、複数の比較器と、抵抗ＤＡＣと、制御回路で構成される。この回路のポイントは、インターポレーション技術を応用することで、容量の数を削減している点にある。
【０００９】
インターポレーションとは、元となる2つの残差信号を用意し、その他の複数の残差信号を、その2つの残差信号の間に生成する技術である。この技術により、複数の比較器に供給する残差信号を、2つの容量ＤＡＣで生成できる。このため、第1の従来技術と比べ回路面積を削減可能となる。実際には、第3の従来技術は、容量ＤＡＣの構成を、容量と抵抗ＤＡＣに分離することで、容量の回路構成を簡単化している。しかしながら、インターポレーションでも、容量（あるいは容量ＤＡＣ）は最低2つ必要であり、容量ＤＡＣの削減が求められる。また、実際には、回路内部で取り扱える信号の線形範囲は無限でないことから、高い分解能のインターポレーションを2つの容量ＤＡＣで対応することは極めて困難である。以上のことから、第3の従来技術の回路でも、容量ＤＡＣ（あるいは容量）の面積削減が課題となる。
【００１０】
第2の従来技術の回路は主に、複数の増幅器（4入力1出力）と、複数の比較器（エンコーダ）と、残差増幅器で構成される。この回路では、比較器のための残差信号を、4入力1出力の増幅器により生成している。残差演算に用いられる参照電圧は抵抗ＤＡＣで生成される。第1の従来技術の回路とは異なり、入力信号を記憶する回路（サンプラ）が備わっていない。したがって、この回路を繰り返し使用して高分解能を得るような逐次比較型ＡＤ変換器や、ＡＤ変換動作と残差信号増幅動作が時間的にオーバーラップしないパイプラインＡＤ変換器のような応用には、当該回路は適用できない。この回路では、ＡＤ変換器の分解能に応じて抵抗ＤＡＣの分解能と、増幅器および比較器の数を2のべき乗の倍率で増加させる必要があり（フラッシュＡＤ変換器）、高分解能ＡＤ変換器を構成する上では、回路面積が大きくなる問題がある。
【００１１】
本発明の一側面は、残差信号発生回路またはAD変換器の回路面積を低減化することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の実施形態としての残差信号発生回路は、容量DA変換器、参照電圧発生回路、残差信号生成手段、比較手段、およびデコーダを備える。
【００１３】
前記容量DA変換器は、入力信号の入力レンジを表す基準電圧に基づき、前記入力信号に対する第1差分信号を生成する。
【００１４】
前記参照電圧発生回路は、前記基準電圧を分圧して、少なくとも1つの分圧信号を生成する。
【００１５】
前記残差信号生成手段は、前記参照電圧発生回路により生成された分圧信号のうちの2N-1-1（Nは2以上の整数）個の第1参照信号と、前記第1差分信号との差分に従って、2N-1個の第1残差信号を生成する。
【００１６】
前記比較手段は、前記第1残差信号を、固定電圧と比較して、論理値を表す2N-1個の第1比較信号を得る。
【００１７】
前記デコーダは、前記第1比較信号をデコードして、Nビットの第1データを得る。
【図面の簡単な説明】
【００１８】
【図１】一実施形態にかかる残差信号発生回路を示す図。
【図２】図1の回路のＡＤ変換の分解能を2ビットとした場合の構成図。
【図３】図2の回路の動作を説明する図。
【図４】増幅回路の具体例を示す図。
【図５】図1の回路を応用して構成した逐次比較型ＡＤ変換器を示す図。
【図６】図5の回路のＡＤ変換の分解能を4ビットとした場合の構成図。
【図７】図6の回路の動作を説明する図。
【図８】図1の回路を応用して構成した基本ＡＤ変換器と、当該基本ＡＤ変換器を複数従属接続したパイプライン型ＡＤ変換器を示す図。
【図９】基本ＡＤ変換器におけるＡＤ変換の分解能を2ビットとした場合の構成図。
【図１０】図9の回路の動作を説明する図。
【図１１】残差増幅器の具体例を示す図。
【図１２】図11の残差増幅器の動作原理を説明する図。
【図１３】寄生容量の影響による誤差の影響をキャンセルする構成を備えた残差信号発生回路を示す図。
【図１４】図13の回路の動作を説明する図。
【図１５】図13の回路を応用して構成した逐次比較型ＡＤ変換器を示す図。
【図１６】図15の回路の具体例の一部を示す図。
【図１７】第五の実施形態にかかる残差信号発生回路を示す図。
【図１８】図17の回路を応用して構成した逐次比較型ＡＤ変換器を示し、特にＡＤ変換の分解能を4ビットとした場合の構成を示す図。
【図１９】図18の回路の動作を説明する図。
【図２０】一実施形態にかかる逐次比較型ＡＤ変換器を有する無線受信器を示す図。
【発明を実施するための形態】
【００１９】
以下、図面を参照しながら、本発明の実施形態を説明する。
【第１の実施形態】
【００２０】
図1に、第1の実施形態に係る残差信号発生回路を示す。
【００２１】
この回路は、容量ＤＡＣ（容量DA変換器）11と、参照電圧発生回路12と、マルチプレクサ13と、デジタル信号生成回路14と、制御回路15とを備える。デジタル信号生成回路14は、複数の増幅器1〜Ｋ（残差信号生成手段17）と、複数の比較器1〜Ｋ（比較手段18）と、デコーダ16とを備える。また本回路は、入力側に、外部入力スイッチ19を備える。
【００２２】
本回路の特徴は、1サイクルあたりの分解能がいかなる値であっても、1つの容量ＤＡＣで、回路を構成することができる点にある。本残差信号発生回路は、そのままAD変換回路として用いることもできるし、後述するように逐次比較型AD変換器、およびパイプライン型AD変換器に応用することもできる。
【００２３】
容量DAC11は、重み付けされた複数の容量と、各容量の一端に接続される複数のスイッチとを含む。各スイッチは、基準電圧端子とグランドと外部入力端子間を切り換える。入力信号端子へは外部入力スイッチ19を介して接続される。外部入力スイッチ19は、容量DAC入力と外部入力端子間の接続を、切り換える。外部入力端子には入力信号が与えられる。容量DAC11は、基準電圧に基づき、内部の各スイッチを制御して、入力信号に対する差分信号を生成する。基準電圧は、ＡＤ変換器参照電圧（ＡＤ変換器のフルスケールを決定する）であり、入力信号の入力レンジを表す。容量DAC11で生成された差分信号は、増幅器1〜Kに入力される。
【００２４】
参照電圧発生回路12は、基準電圧を抵抗分割等で分圧して、少なくとも1つの分圧信号（参照電圧）を生成する。
【００２５】
マルチプレクサ13は、上記分圧信号のうちの2N-1-1（Nは2以上の整数）個を参照信号として選択し、増幅器1〜K（ただし増幅器Mを除く。Mは1〜Kの中間値である）にそれぞれ、当該参照信号のうちの1つを出力する。どの参照信号を選択するか、またどの増幅器にどの参照信号を出力するかは、制御回路15がマルチプレクサ13に指示する。Nは、1サイクル当たりのAD変換のビット数を表す。Kは増幅器の個数および比較器の個数を表し、K=2N-1である。たとえばN=2であれば、マルチプレクサ13は1（=22-1-1）個の参照信号を選択し、選択した参照信号を各増幅器（K=3のため中間の増幅器を除く2つの増幅器）に出力する。
【００２６】
増幅器1〜Kは、4入力1出力の増幅器である。増幅器1〜K（中間の増幅器Mを除く）の4つの入力端子には、容量DAC11からの差分信号と、マルチプレクサ13からの参照信号と、2つのグランド電圧が入力される。増幅器Mの4つの入力端子には、差分信号と、3つのグランド電圧が入力される。増幅器1〜Kはそれぞれ、これら4つの入力に基づき、残差信号を生成する。
【００２７】
比較器1〜Kは、それぞれ増幅器1〜Kにより生成された残差信号を、グランド電圧（所定電圧）と比較して、論理値（0 or 1）を表す比較信号を得る。
【００２８】
デコーダ16は、比較器1〜Kにより得られた比較信号をデコードして、Nビットのデータを得る。
【００２９】
制御回路15は、外部入力スイッチ19、マルチプレクサ13および容量DAC11を制御する。制御回路15は、外部クロックに従って動作する。
【００３０】
本回路の理解を容易にするため、図1の回路を、2ビットのＡＤ変換を行う場合（N=2）に適用した回路構成を図2に示す。増幅器は3つ（LOWER、MIDDLE、UPPER）存在し、比較器も3つ（LOWER、MIDDLE、UPPER）存在する。図2の回路は、1サイクルあたり2ビットのＡＤ変換を行う。また、図3に、図2の回路の動作を説明する図を示す。
【００３１】
2ビットのＡＤ変換を行う場合、3つの比較器に与える比較電圧として、下記の式(1),(2),(3)のように、3つの残差信号が必要である。
【数１】
0005792644.tif 000002
ここで、Vrefは、基準電圧を表す。
【００３２】
Vout1,2,3は、増幅器の出力電圧である残差信号を表す。増幅器LOWERの出力がVout1、増幅器MIDDLEの出力がVout2、増幅器UPPERの出力がVout3である。
【００３３】
Vinは入力電圧（入力信号）を表す。
【００３４】
比較器LOWER、MIDDLE、UPPERの出力である比較信号1,2,3は、温度計コードであり、これをデコーダ16で、バイナリ信号に変換することで、2ビットのデータが変換結果として出力される。
【００３５】
比較器LOWER、MIDDLE、UPPERの出力1,2,3はそれぞれ、Vout1,2,3 >= 0のとき“1”となり、Vout1,2,3 < 0のとき“0”となる。例えば、デコーダ16での2ビットの変換結果をD[1](MSB),D[0](LSB)と表すと、
(比較器出力1, 比較器出力2, 比較器出力3)=(1,1,1)の場合、(D[1],D[0])=(1,1)
(比較器出力1, 比較器出力2, 比較器出力3)=(1,1,0)の場合、(D[1],D[0])=(1,0)
(比較器出力1, 比較器出力2, 比較器出力3)=(1,0,0)の場合、(D[1],D[0])=(0,1)
(比較器出力1, 比較器出力2, 比較器出力3)=(0,0,0)の場合、(D[1],D[0])=(0,0)
となる。
【００３６】
図3に示すように、本回路の動作は大きく2つあり、それぞれ(a)信号サンプル、(b)ＡＤ変換である。
【００３７】
図3(a)の信号サンプルフェーズでは、容量DACの2つの容量C1、C2を用いて入力信号Vinとグランド電圧との差分をサンプルする。図3(b)のＡＤ変換フェーズでは、一方の容量C1には基準電圧Vrefを、もう一方の容量C2にはグランド電圧を接続する。このとき、容量C1,C2のもう一方の端子（基準電圧とグランド電圧に接続されていない端子）は、各増幅器の入力端子（紙面に沿って一番上の入力端子）に接続される。このとき、当該入力端子へ与えられる電圧Vx（差分信号）は、次式により表される。
【数２】
0005792644.tif 000003
【００３８】
本回路では、各増幅器により、このVx（差分信号）と、マルチプレクサ13から与えられる参照信号Vref/4を用いて、それぞれ残差信号を生成する。より詳細に、参照電圧発生回路12は、参照電圧（分圧信号）として、Vref/4を生成し、マルチプレクサ13は、Vref/4を各増幅器に与える。
【００３９】
各増幅器は、4入力1出力の増幅器である。図3（C）に示すように、増幅器の各入力端子を、A+,A-,B+,B-とすると、増幅器の出力電圧は
【数３】
0005792644.tif 000004
となる。
【００４０】
増幅器の増幅率を1とすると、Vout1,Vout3はそれぞれ
【数４】
0005792644.tif 000005
となる。
【００４１】
中間の増幅器の残差信号Vout2は、差分信号Vxそのものである。これは、増幅器MIDDLE（図1の増幅器Mに相当）のB+,B-端子をショートして、差分電圧を0にすることで実現する。これから、Vout2は次式により表される。
【数５】
0005792644.tif 000006
【００４２】
上式(6),(7),(8)は、式(1),(2),(3)と同じ結果であることから、同じ演算を実現できていることが分かる。
【００４３】
図2および図3では、分解能が2ビットの例を示したが、3ビット以上の場合も同様に設計することが可能である。例えば、3ビットの場合、残差信号として、以下の7種類が必要となる。
【数６】
0005792644.tif 000007
【００４４】
これを実現するには、参照信号としてVref/8,2*Vref/8,3*Vref/8の3種類を用意すればよい。つまり、参照電圧発生回路12は、少なくともVref/8,2*Vref/8,3*Vref/8を生成し、マルチプレクサ13は、各増幅器（増幅器Mを除く）に、これら3つのうちの該当する1つを選択して与える。増幅器Mは、上述したようにB+,B-端子の差分電圧を0にするよう、ショートする。
【００４５】
ここで、増幅器の個数、比較器の個数、分解能、必要な参照電圧の個数の関係について説明する。
【００４６】
図1の回路では、増幅器と比較器を、それぞれ1〜Ｋと示している（つまりKは増幅器の個数および比較器の個数を表している）。分解能をNとすると、K=2N-1である（N＝2の場合Ｋ＝3、N=3の場合Ｋ＝7）。
【００４７】
また、図1では、参照信号を、1〜（Ｍ−1）と示している。Ｍは2N-1である（N=2の場合Ｍ＝1、N=3の場合Ｍ＝4）。つまり、必要な参照信号の個数は、2N-1-1である。
【００４８】
増幅器Ｍ＋1は、参照信号Ｍ−1を用い、増幅器Ｋは、参照信号1を用いることが特徴となっている。
【００４９】
このように本回路では、サンプルした入力信号に対し、複数ビットのＡＤ変換を一回で行う場合の回路構成を簡単化することができる。具体的には、容量ＤＡＣの容量アレイを、単一とすることができる。
【００５０】
ここで、4入力構成の増幅器の構成例について説明する。一般的に、比較器の前段には、比較器の誤差を緩和する意味で、図4（ａ）に示すような2入力の増幅器が用いられる。これに対して、本実施形態では上記のように4入力の増幅器が用いられ、4入力構成の増幅器は、図4(ｂ)に示すように、2入力構成の回路に対し、入力のトランジスタ2つと、電流源を追加するだけで構成できる。
【００５１】
以上、本実施形態によれば、従来技術（第1の従来技術）よりも容量ＤＡＣの数を削減でき、小面積化に有利である。
【００５２】
また、インターポレーション技術を応用した従来技術（第3の従来技術）と比べても、容量（あるいは容量ＤＡＣ）の数を削減できるため、小面積化に有利である。
【００５３】
従来技術（第2の従来技術）では、4入力1出力の増幅器を用いて残差信号を生成しているものの、これは、ある入力信号に対する残差信号を演算するのみであり、容量ＤＡＣのような信号サンプル機能を有する回路が備わっていない。これは、第2の従来技術の回路では、当該回路を繰り返し利用する逐次比較型（SAR）ＡＤ変換器や、本回路を複数並べてパイプライン的に動作させるパイプライン型ＡＤ変換器への応用が、不可能であることを意味する。また、回路の動作原理も、本実施形態と異なる。本実施形態の回路では、容量ＤＡＣにより生成される差分信号と、参照電圧発生回路12により生成される参照電圧（分圧信号）を用いて、複数の残差信号を生成する。これに対し、第2の従来技術では、絶対的な電圧を発生する抵抗ＤＡＣと、ある入力信号との残差電圧を生成するのみである。
【００５４】
なお、明細書中では、説明を簡単化するため単相回路で示したが、差動回路で構成することも可能である。
【００５５】
また、明細書中では、グランド電圧を記載したが、任意の固定電圧でもよい。この固定電圧は、AD変換処理中に変動しないものであればどのような電圧であっても良い。
【００５６】
このグランド電圧は、差動回路では、コモン電圧（差動信号の中心電圧）となる。コモン電圧の生成は、差動回路を構成する正側回路と負側回路との信号線のショートで生成することも可能である。
【第２の実施形態】
【００５７】
図5に、第2の実施形態にかかる逐次比較型ＡＤ変換器の回路図を示す。図5に示す回路は、図1の残差信号発生回路を逐次比較型ＡＤ変換器用に応用した場合の実施形態である。本回路は、図1の制御回路が逐次比較制御回路21に置き換わり、逐次比較レジスタ22が追加されている。図1と同一名の要素には同一の符号を付して、拡張された処理を除き重複する説明を省略する。
【００５８】
本実施形態の理解を容易にするため、図5の回路を、1サイクルで2ビットのＡＤ変換を行う場合に適用した回路構成を図6に示す。図6の回路は、4ビットのＡＤ変換を行う逐次比較型ＡＤ変換器である。4ビットのＡＤ変換は、2サイクルで行われ、1サイクルあたりの分解能は2ビットである。第1の実施形態における図2の回路と比較して、容量ＤＡＣを構成する容量の個数と、参照電圧発生回路12で生成する参照電圧（分圧信号）の数が増える。逐次比較レジスタ23は、2サイクル分のデータを保存するレジスタである。参照電圧発生回路12で生成する参照電圧は、Vref/4とVref/16の2種類である。
【００５９】
図7に、図6の回路の動作を説明する図を示す。容量ＤＡＣは4つの容量C1、C2、C3、C4で構成され、各容量の関係は、4*C1=2*C2=C3=C4である。本回路の動作は、図7(a)の信号サンプル、図7(b)のＡＤ変換サイクル1、図7(c)のＡＤ変換サイクル2からなる。
【００６０】
信号サンプルフェーズでは、4つの容量を用いて入力信号Vinとグランド電圧との差分電圧をサンプルする（図7(a)）。
【００６１】
ＡＤ変換サイクル1フェーズでは、容量Ｃ1の一方に基準電圧Vref、それ以外の容量にはグランド電圧を接続する（図7(b)）。Ｃ1〜Ｃ4のもう一方の端子は、各増幅器の入力端子に接続される。このとき、容量DACの出力である差分信号Vxは、式(4)同様、次式となる。
【数７】
0005792644.tif 000008
【００６２】
この差分信号と、参照信号Vref/4を用いて、2ビットＡＤ変換動作を行う。マルチプレクサ13は、サイクル1のフェーズでは、2つある分圧信号（参照電圧）のうちVref/4を選択し、出力する。各増幅器および各比較器は図2と同様に動作する。各比較器の出力が、デコーダ16でデコードされ、デコード結果が逐次比較制御回路21に出力される。また、このデコード結果（D[3],D[2]）は、逐次比較レジスタ23に保存される。ＡＤ変換サイクル1のデコード結果は、以下となる。
(比較器出力1, 比較器出力2, 比較器出力3)=(1,1,1)の場合、(D[3],D[2])=(1,1)
(比較器出力1, 比較器出力2, 比較器出力3)=(1,1,0)の場合、(D[3],D[2])=(1,0)
(比較器出力1, 比較器出力2, 比較器出力3)=(1,0,0)の場合、(D[3],D[2])=(0,1)
(比較器出力1, 比較器出力2, 比較器出力3)=(0,0,0)の場合、(D[3],D[2])=(0,0)
【００６３】
次に、回路動作はＡＤ変換サイクル2フェーズに移る。このフェーズでは、サイクル1フェーズで得られた変換結果D[3],D[2]を用いて、差分信号を生成する（図6(c)）。より詳細に、容量C1,C2の一方の端子にそれぞれD[3]Vref、D[2]Vrefを接続し、C3にはVrefを接続する。C4の一方の端子にはグランド電圧を接続する。このときの差分信号Vxは、次式となる。
【数８】
0005792644.tif 000009
【００６４】
式(11)の右辺第二、第三項目は、サイクル1で得られた変換結果に依存する信号である。サイクル2では、参照信号として、Vref/16を用いる。すなわち、マルチプレクサ13は、サイクル2のフェーズでは、2つある分圧信号のうちVref/16を選択し、出力する。増幅器の増幅率を1とすると、3つの増幅器の出力Vout1,Vout2,Vout3はそれぞれ以下のようになる。
【数９】
0005792644.tif 000010
【００６５】
この式からも、図6の回路では、増幅器の出力として、Vref/16 (D[3]=0,D[2]=0)から15*Vref/16 (D[3]=1,D[2]=1)までの範囲をVref/16の刻み幅で表現できることが分かる。比較器の出力は、デコーダ16でデコードされ、デコード結果が逐次比較レジスタに格納される。このときのデコード結果はD[1],D[0]である。
【００６６】
上記動作により、図6の回路は、2回の逐次比較動作でD[3]からD[0]の合計4ビットの分解能を得るＡＤ変換器を実現できる。
【００６７】
この例では、4ビットの構成を示したが、サイクル数と、参照電圧の個数と、容量ＤＡＣの容量を増加させることで、任意のビットに対応可能である。例えば、6ビットであれば、サイクル数を3、参照電圧をVref/4,Vref/16,Vref/64、容量をC1,C2,C3,C4,C5,C6の6個にすることで実現可能である。これら6個の容量の関係は、16*C1 = 8*C2 = 4*C3 = 2*C4 = C5 = C6となる。
【００６８】
また、上記例では、1サイクルあたり2ビットの変換を行う例を示したが、1サイクルあたりの分解能は任意に設定可能である。この際、増幅器の個数と、比較器の個数と、容量ＤＡＣの容量の個数と、参照電圧の個数との増加で対応可能である。
【００６９】
なお、明細書中では、説明を簡単化するため単相回路で示したが、差動回路で構成することも可能である。
【００７０】
また、明細書中では、グランド電圧を記載したが、任意の固定電圧でもよい。
【００７１】
このグランド電圧は、差動回路では、コモン電圧（差動信号の中心電圧）となる。コモン電圧の生成は、差動回路を構成する正側回路と負側回路との信号線のショートで生成することも可能である。
【００７２】
以上、本実施形態により、第1の実施形態の回路を逐次比較型ＡＤ変換器に応用することで、複数ビット／サイクルＡＤ変換器設計で小面積化を図ることができる。
【第３の実施形態】
【００７３】
図8に、第3の実施形態にかかる残差信号発生回路（基本ＡＤ変換回路）と、当該基本ＡＤ変換回路を複数従属接続したパイプライン型ＡＤ変換器を示す。基本ＡＤ変換回路（図面上側）は、パイプライン型ＡＤ変換器を構成する各ステージのうちの1つの構成であり、当該回路が所定のステージ数分接続することで、パイプライン型ＡＤ変換器（図面下側）が構成される。図1と同一名の要素には同一の符号を付して、拡張された処理を除き重複する説明を省略する。
【００７４】
図8の回路では、図1の回路に対し、残差信号増幅器32とレジスタ23が追加されている。図8の回路を複数従属接続し、各回路をパイプライン的に動作させることでパイプラインＡＤ変換が実現できる。レジスタ23は、ステージ毎のＡＤ変換結果（デコード結果）を保存する。ステージ毎のAD変換結果の組が、入力信号のAD変換結果となる。
【００７５】
本実施形態の理解を容易にするため、1サイクルで2ビットのＡＤ変換を行う基本ＡＤ変換回路を図9に示す。説明を簡単にするため、パイプライン型ＡＤ変換器の図示は省略する。マルチプレクサ13で選択される分圧信号（参照電圧）は、各ステージのいずれも、Vref/4である。
【００７６】
図10に、図9の回路動作を説明する図を示す。本回路動作は、大きく3つあり、それぞれ図10(a)の信号サンプルフェーズ、図10(b)のＡＤ変換フェーズ、図10(c)の残差増幅フェーズである。容量ＤＡＣ11は3つの容量C1,C2,C3で構成され、各容量の関係は、2*C1=C2=C3である。
【００７７】
図10(a)および図10(b)の動作は、図7で説明した逐次比較型ＡＤ変換器の基本動作の内のサイクル1（図7(a)、図7(b)）と同様である。図10(b)のＡＤ変換動作により得られる信号をD[1],D[0]（2ビット）とする。
【００７８】
逐次比較型ＡＤ変換器とパイプライン型ＡＤ変換器との違いは、残差増幅フェーズにある。パイプライン型ＡＤ変換器では、次段への出力信号として、残差信号を増幅した信号を生成する。次段への出力用の残差信号を、特に残差出力信号と称する。この増幅された残差出力信号が、次段の基本ＡＤ変換回路の入力信号となる。残差増幅器フェーズは、この信号処理を行うフェーズであり、残差増幅器32は、残差出力信号を次段の基本ＡＤ変換回路の入力レンジに合わせて増幅する動作を行う。
【００７９】
図10(c)の残差増幅フェーズでは、ＡＤ変換フェーズで得られた結果D[1],D[0]を用いて残差信号（残差出力信号）を生成し、当該残差出力信号を増幅する。生成する残差出力信号(Vx)は、次式により計算できる。
【数１０】
0005792644.tif 000011
【００８０】
残差増幅の増幅率は、基本ＡＤ変換回路の分解能に応じて変化する。一般的には、基本ＡＤ変換回路の分解能がＡビットであれば、2Aである。2ビットの場合は、4倍が設定される。出力信号の極性は、正側になるように設定されるため、−4倍となる。図10(c)に示される「x-4」は、増幅率が-4倍であることを表す。残差増幅器により得られる信号をVresとすると、
【数１１】
0005792644.tif 000012
となる。
【００８１】
残差増幅器の実現方法はいくつかある。例として、スイッチトキャパシタ回路を用いた構成例を図11に示す。図示のC1,C2,C3は、容量ＤＡＣ11を構成する容量であり、残差増幅のための追加回路は、容量C4と増幅器である。
【００８２】
本回路は、2つのフェーズで動作する。その2つのフェーズとは、図12(a)に示すＣ4容量ディスチャージ（Φ＝1）と、図12(b)に示す残差増幅（Φ＝0）である。図12(a)のフェーズは、信号サンプル時（図10(a)参照）に行われる。図12（b）のフェーズは、図10(c)に示したフェーズに相当し、基準電圧であるVrefを用いて残差出力信号を生成および増幅する。この回路の出力Vresは
【数１２】
0005792644.tif 000013
となり、4倍の残差増幅が実現できる。
【００８３】
この例では、基本ＡＤ変換回路の例として2ビットの構成を示したが、参照電圧の個数と、容量ＤＡＣの容量と、増幅器の個数と、比較器の個数と、増幅器の増幅率を増加させることで、任意のビットに対応可能である。
【００８４】
例えば、3ビットであれば、参照電圧をVref/8,2*Vref/8,3*Vref/8、容量を4個(4*C4=2*C3=C2=C1)にすることで実現可能である（残差増幅器の構成が図11の場合は、増幅率は容量ＤＡＣの変更により自動で変更するため、残差増幅器自体の回路に変更はない）。
【００８５】
なお、明細書中では、説明を簡単化するため単相回路で示したが、差動回路で構成することも可能である。
【００８６】
また、明細書中では、グランド電圧を記載したが、任意の固定電圧でもよい。
【００８７】
このグランド電圧は、差動回路では、コモン電圧（差動信号の中心電圧）となる。コモン電圧の生成は、差動回路を構成する正側回路と負側回路との信号線のショートで生成することも可能である。
【００８８】
以上、本実施形態により、第1の実施形態の回路をパイプライン型ＡＤ変換器に応用することで、複数ビット／サイクルＡＤ変換器設計で小面積化を図ることができる。
【第４の実施形態】
【００８９】
図13に、第4の実施形態にかかる残差信号発生回路を示す。図1に示した回路に、基準電圧調整回路41と電圧調整制御回路42が追加されている。電圧調整制御回路42は、制御回路15からの指示によって、基準電圧を何倍するかの情報を基準電圧調整回路41に送る。基準電圧調整回路41は、当該情報に応じた値を基準電圧に乗算した電圧を生成し、これを参照電圧発生回路12に出力する。なお、図中のデジタル信号生成回路14は、複数の増幅器と、複数の比較器と、デコーダにより構成され、図1に示したデジタル信号生成回路と同一の構成を有する。図13の回路の目的は、寄生容量の影響により生じるミスコードを防止することにある。
【００９０】
図14に、寄生容量が存在した場合のミスコード発生原理について説明する図を示す。ここでは、1サイクルで2ビットのＡＤ変換を行う場合の例を示す。容量DAC11は、4つの容量C1,C2,C3,C4から構成され、各容量の関係は4*C1=2*C2=C3=C4である。また参照電圧生成回路12で生成する参照電圧の種類はVref/4である。
【００９１】
図14(a)に示すように、図13の回路には、大きくCp1,Cp2の2つの寄生容量が存在する。Cp1は、容量DACと各増幅器間の配線の寄生容量であり、Cp2は、マルチプレクサの出力と各増幅器間の配線の寄生容量である。配線の寄生容量には、増幅器のゲート容量などが含まれる。Cp1を考慮したときの差分信号Vx（図14(b)参照）は、次式のように計算できる。
【数１３】
0005792644.tif 000014
【００９２】
つまり、Cp1が無い理想的な状態に比べ、Vxの電圧振幅は(1+α)倍減少する。これは、容量を使用する回路特有の問題である。容量C1,C2,C3,C4とCp1とが直列接続の関係にあり、これにより分圧が生じるためである。
【００９３】
一方で、参照信号の値は、寄生容量Cp2の値にかかわらずVref/4である。この仮定は、参照電圧生成回路12として、抵抗を用いた回路や、回路内部に駆動回路を有するものであれば成り立つ。実際には、寄生容量による時定数の増加で、信号の応答時間が遅くなる傾向にあるが、応答後の値はVref/4となる。
【００９４】
上記のことから、寄生容量の影響で、差分信号と参照信号との間に振幅の誤差が発生する。振幅の誤差が発生すると、各増幅器の出力は以下のようになる。
【数１４】
0005792644.tif 000015
ここで、増幅器の増幅率は1と仮定し、誤差は1次で近似した。また、Vref’=Vrefである（Vref’は増幅器に入力される参照信号を示している。上記応答後ではVref’=Vrefである）。このように、振幅の誤差が発生すると、残差信号に誤差が混入し、結果としてミスコードを引き起こす原因となる。
【００９５】
本第4の実施形態では、この振幅の誤差を補正する技術を提案している。具体的には、図13の基準電圧調整回路41で基準電圧を調整する。例えば、図14に示した回路の場合では、基準電圧を(1+α)倍して(1+α)*Vref/4となるように調整することで、誤差の影響をキャンセルすることが可能である。これは、式(19),(21)におけるVref’を(1+α)Vrefにすることを意味する。このように、本回路では、基準電圧の電圧調整機能を有することで、寄生容量により発生する誤差要因をキャンセルでき、高精度なＡＤ変換器を設計可能である。
【００９６】
第4の実施形態を逐次比較型ＡＤ変換器に応用した例を図15に示す。本回路では、図13の制御回路が逐次比較制御回路21とされ、逐次比較レジスタ22が追加されている。図15の回路の具体的な構成の一部を図16に示す。この回路は、1サイクルあたり2ビットのＡＤ変換を行う逐次比較型ＡＤ変換器の一部であり、この例では、2サイクルの逐次比較で4ビットの分解能を得る。参照電圧発生回路12としてはＲ−2Ｒ型の分圧回路を用いている。容量C1,C2,C3,C4とこれらの容量に接続されるスイッチ群は、容量DAC11に対応する。
【００９７】
1サイクル目の残差信号は、式(19), (20), (21)と同じになり、2サイクル目の残差信号は次式となる。
【数１５】
0005792644.tif 000016
【００９８】
電圧調整回路42は、差分信号の振幅と、参照信号の振幅との誤差がキャンセルされるように基準電圧を調整する。注目すべきは、サイクル1も、サイクル2も、Vref’の値を(1+α)Vrefにするということである。つまり、基準となるVrefを調整することで、サイクル1，2共に誤差なくＡＤ変換できる。
【００９９】
基準電圧の調整は、この回路では可変抵抗を用いて行っている。可変抵抗の抵抗値を大きくすれば、Vref’は小さくでき、抵抗値を小さくすればVref’は大きくできる。
【０１００】
図16に示す参照電圧発生回路12は抵抗により構成しているが、別の構成として、容量ＤＡＣのような回路、つまり、複数の容量で任意の電圧を発生させる回路でも実現できる。この場合は、容量Cp2（図14(a)参照）が、参照信号の振幅に影響する。Cp1とCp2の影響による振幅の減衰率がまったく同じである場合、その影響はキャンセルされるため、電圧調整する必要がなくなるが、実際には、Cp1とCp2の寄生容量を製造プロセスでコントロールすることは難しく、抵抗の場合と同様に、ミスマッチの問題が生じる。本実施形態では、この場合でも、電圧調整を行うことで、寄生容量による誤差の影響をキャンセル可能である。
【０１０１】
今回の例では、ＡＤ変換サイクルが2回のフェーズからなる場合を仮定し説明したが、これは3回以上の場合でも同様である。また、この例では、1サイクルあたり2ビットのＡＤ変換（デコード）を行う回路を示したが、3ビット以上のＡＤ変換を行う回路でも同様に寄生容量の影響をキャンセル可能である。
【０１０２】
なお、明細書中では、説明を簡単化するため単相回路で示したが、差動回路で構成することも可能である。
【０１０３】
また、明細書中では、グランド電圧を記載したが、任意の固定電圧でもよい。
【０１０４】
このグランド電圧は、差動回路では、コモン電圧（差動信号の中心電圧）となる。コモン電圧の生成は、差動回路を構成する正側回路と負側回路との信号線のショートで生成することも可能である。
【第５の実施形態】
【０１０５】
図17に、第五の実施形態にかかる残差信号発生回路を示す。本実施形態は、図1に示した回路の容量ＤＡＣを簡単化させることが可能な実施形態である。基本の回路構成は、図1と同様であるが、容量ＤＡＣの容量には、複数の参照電圧（分圧信号）が接続される。また、容量ＤＡＣを構成する各容量には重みがついていない（つまり各容量の値は同じである）。分圧信号選択回路51は、複数ある信号線から、容量ＤＡＣに必要な信号線のみを接続する。図に記載の「重み付け信号」は、分圧信号選択回路51により選択された分圧信号（参照電圧）を表す。
【０１０６】
本回路の理解を容易にするため、図17の回路を、4ビットのＡＤ変換を行う逐次比較型ＡＤ変換器に適用した場合の構成を図18に示す。当該4ビットのＡＤ変換は、2サイクルで行われ、1サイクルあたりの分解能は2ビットである。図2の回路と異なり、容量ＤＡＣを構成する各容量の値が同じであり、また各容量に接続されている電圧が異なる。参照電圧発生回路12で発生させる分圧信号の種類は、Vref/2,Vref/4,Vref/8,Vref/32の4種類である。
【０１０７】
図19に、図18の回路の動作を説明する図を示す。容量ＤＡＣは4つの容量C1,C2,C3,C4で構成され、各容量の値の関係は、C1=C2=C3=C4である。本回路の動作は、それぞれ図19(a)の信号サンプル、図19(b)のＡＤ変換サイクル1、図19(c)のＡＤ変換サイクル2である。
【０１０８】
図19(a)と図19(b)の回路動作は、図7(a)、図7(b)に示した回路動作と同じであるが、図19(b)で使用する参照信号が、図7(b)のVref/4に対し、Vref/8となっている。本回路の場合、図19(b)のＡＤ変換サイクル1で得られる差分信号Vxは次式となる。
【数１６】
0005792644.tif 000017
【０１０９】
また、図19(b)のＡＤ変換サイクル1で得られる残差信号Vout1,Vout2,Vout3は次式となる。
【数１７】
0005792644.tif 000018
【０１１０】
上式から、ＡＤ変換器のフルスケールを示す基準電圧Vrefを2倍にすれば、容量のバイナリ重みを実現できることが分かる。この計算例では、最初のサイクルのみの動作を示したが、図19(c)に示す2サイクル目のＡＤ変換サイクル2も同様に計算でき、結果として、上記した式(12),(13),(14)が得られる。2サイクル目では、参照信号としてVref /32が選択され、また、紙面に沿って上から2番目の容量にはVref/2が、3番目の容量にはVref/4が接続される。
【０１１１】
このように、本回路では、容量ＤＡＣを構成する容量に重み付けを行う必要がなくなるため、容量の数が削減可能である。例えば、図7の回路で、仮に各容量の値を同じにする場合は、総数8個の容量が必要となるが、本実施形態の回路では4つで済む。また参照電圧を利用するため、重み付け用電圧を生成する回路を追加する必要はない。よって、回路面積を削減できる。また分圧信号選択回路51は、複数ある信号線から、容量ＤＡＣに必要な信号線のみを接続するのみであるため、この分圧信号選択回路における電気的な動作や電力消費は無い。
【第６の実施形態】
【０１１２】
図20に、上記した逐次比較型ＡＤ変換回路（図5、図6、図15、図18等）を備えた無線受信機を示す。
【０１１３】
この無線受信機は、アンテナ61、LNA62、ミキサ63、アナログベースバンド回路64、SARＡＤ変換回路65を備える。SARＡＤ変換回路の代わりに、AD変換回路（残差信号発生回路）またはパイプライン型ＡＤ変換回路を配置してもよい。
【０１１４】
アンテナ61で受信した無線信号をLNA（Low Noise Amplifier）62で増幅する。LNA62で増幅された無線周波数の信号を、ミキサ63でベースバンド信号にダウンコンバートし、アナログベースバンド回路64でベースバンド信号にフィルタリング処理を行って所望帯域の信号を取り出す。そして、SARＡＤ変換回路65で、フィルタイリング後のアナログ信号をデジタル信号に変換する。デジタル信号は、図示しない後段回路で復調処理される。
【０１１５】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
0005792644.tif 000019
【図２】
0005792644.tif 000020
【図３】
0005792644.tif 000021
【図４】
0005792644.tif 000022
【図５】
0005792644.tif 000023
【図６】
0005792644.tif 000024
【図７】
0005792644.tif 000025
【図８】
0005792644.tif 000026
【図９】
0005792644.tif 000027
【図１０】
0005792644.tif 000028
【図１１】
0005792644.tif 000029
【図１２】
0005792644.tif 000030
【図１３】
0005792644.tif 000031
【図１４】
0005792644.tif 000032
【図１５】
0005792644.tif 000033
【図１６】
0005792644.tif 000034
【図１７】
0005792644.tif 000035
【図１８】
0005792644.tif 000036
【図１９】
0005792644.tif 000037
【図２０】
0005792644.tif 000038