(57)【特許請求の範囲】
【請求項１】
電源モジュールからの第１電源電圧で給電されて入力パルスを処理する第１モジュールと、前記電源モジュールからの第２電源電圧で給電されて前記第１モジュールからの出力パルスの複数個のパルス間隔情報とパルス数情報に基づき前記入力パルスの周波数を演算して出力する第２モジュールを具備し、起動時に前記第１電源電圧が前記第２電源電圧より所定時間遅れて立ち上がる周波数入力モジュールにおいて、
前記第１電源電圧が所定の安定値に達するまでの期間中、前記第２モジュールの演算機能を停止させるリセット信号を出力するリセット手段を備え、
前記リセット手段は、前記電源モジュールから出力される電源正常信号を取得して前記リセット信号を出力することを特徴とする周波数入力モジュール。
【請求項２】
前記リセット手段は、前記第１電源電圧を監視し、この電圧が所定の閾値以下の期間中に前記リセット信号を出力することを特徴とする請求項１に記載の周波数入力モジュール。
【請求項３】
前記リセット手段は、前記第２モジュール内に形成されていることを特徴とする請求項１または２に記載の周波数入力モジュール。
【請求項４】
前記第１モジュールは、前記入力パルスを増幅する増幅器であることを特徴とする請求項１乃至３のいずれかに記載の周波数入力モジュール。
【請求項５】
前記第２モジュールは、ＦＰＧＡとＣＰＵで構成されていることを特徴とする請求項１乃至４のいずれかに記載の周波数入力モジュール。
【請求項６】
前記入力パルスは、回転機器の回転周波数センサの検出信号であることを特徴とする請求項１乃至５のいずれかに記載の周波数入力モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源モジュールからの第１電源電圧で給電されて入力パルスを処理する第１モジュールと、前記電源モジュールからの第２電源電圧で給電されて前記第１モジュールからの出力パルスの複数個のパルス間隔情報とパルス数情報に基づき前記入力パルスの周波数を演算して出力する第２モジュールを具備し、起動時に前記第１電源電圧が前記第２電源電圧より所定時間遅れて立ち上がる周波数入力モジュールに関するものである。
【背景技術】
【０００２】
図４は、周波数入力モジュールの基本構成を示す機能ブロック図である。タービンや風車等の回転機器の回転周波数センサの検出信号である入力パルスＰは、第１モジュール１で増幅、波形整形等の処理を経て第２モジュール２に入力される。
【０００３】
第２モジュール２は、第１モジュールからの出力パルスＰ´の複数個のパルス間隔情報とパルス数情報に基づき入力パルスＰの周波数Ｆを演算して出力する。１個のパルス間隔情報があればその逆数で周波数を求めることができるが、プロセスの回転数を示す入力パルスＰにはパルス間隔の変動があり、周波数を高精度に求める場合には、複数個のパルス間隔情報とパルス数情報に基づき平均値を演算する必要がある。
【０００４】
第１モジュール１はパルス増幅等でアナログ信号を処理し、第２モジュール２はディジタル演算処理を行うので、これらモジュールは夫々別系統の電源から給電される。電源モジュール３は、客先インターフェース４から取得する第１電源電圧ＤＣ２４Ｖをスルーして第１モジュール１に給電している。電源モジュール３は、商用電源ＡＣ１００Ｖを入力するレギュレータ５を有し、安定化した第２電源電圧ＤＣ５Ｖを生成し、第２モジュール２に給電している。
【０００５】
図５は、図４の基本構成を具体化した従来の周波数入力モジュールの構成例を示す機能ブロック図である。第１モジュールは入力パルスＰを増幅してＰ´を出力するパルス増幅回路１０で実現されている。第２モジュールは、第２モジュールＡと第２モジュールＢの結合で実現されている。
【０００６】
第２モジュールＡは、ＦＰＧＡ（Field Programmable Gate Array）２０で実現されている。ＦＰＧＡ２０は、パルスＰ´のエッジ検出器２１、隣り合うパルスＰ´の時間間隔Ｔを計測するタイマー２２、複数の時間間隔情報を積算したΣＴを出力する時間積算回路２３、複数のパルスＰ´のエッジ数をカウントし、パルス数の積算値ｎを出力するエッジカウンタ２４よりなる。
【０００７】
第２モジュールＢは、ファームウェアが実装されるＣＰＵ３０で実現されてる。ファームウェアのドライバ３１は、ＦＰＧＡ２０にアクセスしてパルス間隔の積算値ΣＴ及びパルス数の積算値ｎを取得してタスク３２に渡す。
【０００８】
タスク３２は、ドライバ３１から渡されるパルスの時間間隔Ｔの積算値ΣＴ及びパルス数の積算値ｎにより、周波数出力ＦをＦ＝ｎ／ΣＴで演算して外部出力する。演算出力Ｆは、パルス数の積算値ｎ毎に出力してもよいし、パルスを１個カウントする毎に、過去ｎ個のパルス間隔の積算値ΣＴにより移動平均演算することができる。
【０００９】
電源モジュール４０は、第１モジュールであるパルス増幅回路１０に第１電源電圧ＤＣ２４Ｖを供給する第１電源４１、並びに、第２モジュールであるＦＰＧＡ２０及びＣＰＵ３０に第２電源電圧ＤＣ５Ｖを供給する第２電源４２で構成されている。また、第１電源電圧ＤＣ２４Ｖを供給する第１電源４１が正常であることを示す電源正常信号ＥＰＲＤＹ信号を出力する機能を有する。
【００１０】
図６は、起動時の図５の動作を説明するタイムチャートである。図６（Ａ）は、レギュレータから供給される第２電源電圧ＤＣ５Ｖであり、時刻ｔ１で安定化する。図６（Ｂ）は、客先インターフェースを介して供給される第２電源電圧ＤＣ２４Ｖであり、時刻ｔ１より遅れて時刻ｔ２で立ち上がり始める。
【００１１】
図６（Ｃ）は、電源モジュール４０よりタスク３２に出力する電源正常信号ＥＰＲＤＹ信号であり、第１電源電圧ＤＣ２４Ｖが機器の正常動作レベルに達する時刻ｔ３でLowからHighに変化する。
【００１２】
図６（Ｄ）は、第１電源電圧ＤＣ２４Ｖが正常であることを外部へ伝えるためのエラーステータスであり、ＥＰＲＤＹ信号がLowからHighに変化した後、５０msでLowとなり、ＥＰＲＤＹ信号がHighからLowに変化した後、５０msでHighとなる。このエラーステータスはタスク３２によって処理される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−８８９５３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
従来装置では次のような問題がある。
（１）図７は、図５のエラー発生動作を説明するタイムチャートである。図７（Ａ）に示す第１電源電圧ＤＣ２４Ｖが立ち上がる時刻ｔ２から第１モジュールが正常動作可能な安定レベルに達する時刻ｔ３までの間、パルス増幅回路１０は外部からパルスが入力されてないにも関わらず、図７（Ｂ）に示すように余分なパルスを発生させる可能性がある。
【００１５】
（２）そのため、余分なパルスの影響によって、周波数演算に使用するパルス間隔Ｔが外部から入力される正常なパルス間隔と異なってしまい、その結果タスク３２は外部から入力された正規入力パルスによる周波数と異なる周波数を演算出力する可能性がある。
【００１６】
本発明の目的は、第１モジュールと第２モジュールが別電源で給電される周波数入力モジュールにおいて、第１モジュールへの給電が第２モジュールへの給電よりも遅れて起動する場合に、第１モジュールへの給電が安定化するまでの期間中、第１モジュールから第２モジュールへ渡される信号の演算を停止させることを可能とする周波数入力モジュールを提供することにある。
【課題を解決するための手段】
【００１７】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）電源モジュールからの第１電源電圧で給電されて入力パルスを処理する第１モジュールと、前記電源モジュールからの第２電源電圧で給電されて前記第１モジュールからの出力パルスの複数個のパルス間隔情報とパルス数情報に基づき前記入力パルスの周波数を演算して出力する第２モジュールを具備し、起動時に前記第１電源電圧が前記第２電源電圧より所定時間遅れて立ち上がる周波数入力モジュールにおいて、
前記第１電源電圧が所定の安定値に達するまでの期間中、前記第２モジュールの演算機能を停止させるリセット信号を出力するリセット手段を備え、
前記リセット手段は、前記電源モジュールから出力される電源正常信号を取得して前記リセット信号を出力することを特徴とする周波数入力モジュール。
【００１９】
（２）前記リセット手段は、前記第１電源電圧を監視し、この電圧が所定の閾値以下の期間中に前記リセット信号を出力することを特徴とする（１）に記載の周波数入力モジュール。
【００２０】
（３）前記リセット手段は、前記第２モジュール内に形成されていることを特徴とする（１）または（２）に記載の周波数入力モジュール。
【００２１】
（４）前記第１モジュールは、前記入力パルスを増幅する増幅器であることを特徴とする（１）乃至（３）のいずれかに記載の周波数入力モジュール。
【００２２】
（５）前記第２モジュールは、ＦＰＧＡとＣＰＵで構成されていることを特徴とする（１）乃至（４）のいずれかに記載の周波数入力モジュール。
【００２３】
（６）前記入力パルスは、回転機器の回転周波数センサの検出信号であることを特徴とする（１）乃至（５）のいずれかに記載の周波数入力モジュール。
【発明の効果】
【００２４】
本発明によれば、第１モジュールと第２モジュールが別電源で給電される周波数入力モジュールにおいて、第１モジュールへの給電が第２モジュールへの給電よりも遅れて起動する場合に、第１モジュールへの給電が安定化するまでの期間中、第１モジュールから発生する可能性のある余分なパルスの影響により異常な周波数を出力することを防ぐことができる。
【図面の簡単な説明】
【００２５】
【図１】本発明を適用した周波数入力モジュールの一実施例を示す機能ブロック図である。
【図２】起動時の図１の動作を説明するタイムチャートである。
【図３】本発明を適用した周波数入力モジュールの他の実施例を示す機能ブロック図である。
【図４】周波数入力モジュールの基本構成を示す機能ブロック図である。
【図５】従来の周波数入力モジュールの構成例を示す機能ブロック図である。
【図６】起動時の図５の動作を説明するタイムチャートである。
【図７】図５のエラー発生動作を説明するタイムチャートである。
【発明を実施するための形態】
【００２６】
以下本発明を、図面を用いて詳細に説明する。図１は、本発明を適用した周波数入力モジュールの一実施例を示す機能ブロック図である。図２は、起動時の図１の動作を説明するタイムチャートである。図５〜図７で説明した従来構成と同一要素には同一符号を付して説明を省略する。
【００２７】
図１及び図２により、図５の従来構成に追加された本発明の特徴部の構成と動作を説明する。図２（Ａ）〜（Ｄ）は、図６（Ａ）〜（Ｄ）と同一であり、図２（Ｆ）は図７（Ｂ）と同一である。
【００２８】
本発明の構成上の特徴部は、ＥＰＲＤＹ信号を電源モジュール４０から取得するタスク３２がドライバ３１に出力するリセットフラグＳの追加である。このリセットフラグＳは、図２（Ｅ）に示すように、図２（Ｄ）に示すエラーステータスと同期して、このエラーステータスがHighである間、即ち第１電源電圧ＤＣ２４Ｖが充分に安定する時刻ｔ４まではHighに保持される。
【００２９】
リセットフラグＳを取得するドライバ３１は、リセットフラグＳがHighに保持されている期間は、リセット信号ＲをＦＰＧＡ２０のタイマー２２、時間性起算回路２３、エッジカウンタ２４に出力し、これらの機能をリセットさせる。
【００３０】
ＦＰＦＡ２０は、リセット信号Ｒを受けて、タイマー２２が測定したパルス間隔と、時間積算回路２３が測定したパルス間隔の積算結果と、エッジカウンタ２４が測定したパルス数を０にリセットする。従って図２（Ｆ）において時刻ｔ２からｔ３間に発生する可能性のある余分なパルスに基づく周波数演算を停止させることができる。
【００３１】
タスク３２は、時刻ｔ４以降にエラーステータスと同期してリセットフラグＳをHighからLowに反転させ、ドライバ３１はリセット信号Ｒの出力を停止し、以降正しいパルス間隔による入力パルスＰに基づく周波数演算を実行する。
【００３２】
図３は、本発明を適用した周波数入力モジュールの他の実施例を示す機能ブロック図である。この実施例の特徴は、タスク３２がドライバ３１を介して第１電源電圧ＤＣ２４Ｖの電圧値を直接監視し、この電圧値がある閾値より低い場合にリセット信号Ｒを出力する機能を持たせた構成にある。
【００３３】
この構成によれば、リセットフラグＳを出力することなしに、第１電源電圧ＤＣ２４Ｖが所定の閾値以下の期間中は、ＦＰＧＡ２０のタイマー２２、時間積算回路２３、エッジカウンタ２４をリセットさせることが可能である。
【００３４】
図１、図３に示した実施例では、第２モジュールがＦＰＧＡ２０とＣＰＵ３０の２ユニットの結合形態で構成されているが、これらユニットの機能を一体化してＦＰＧＡで実現することも可能である。
【符号の説明】
【００３５】
１０  パルス増幅回路
２０  ＦＰＧＡ
２１  エッジ検出器
２２  タイマー
２３  時間積算回路
２４  エッジカウンタ
３０  ＣＰＵ
３１  ドライバ
３２  タスク
４０  電源モジュール
４１  第１電源
４２  第２電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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