(57)【特許請求の範囲】
【請求項１】
電圧入力端子とインダクタンス素子の第１の端子との間に接続された第１のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第１の端子との間に接続された第２のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第２の端子との間に接続された第４のスイッチング素子と、
時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、
基準電圧と前記ソフトスタート信号とのうち低い方に基づいて、出力電圧の誤差増幅を行なう誤差増幅器と、
前記出力電圧が入力電圧より低いときは、前記第１および前記第４のスイッチング素子がオン状態となる第１のステートと、前記第２および前記第３のスイッチング素子がオン状態となる第２のステートとの間で、前記第１のステートと前記第２のステートとを前記誤差増幅器の出力に基づいて交互に切り替え、前記出力電圧が前記入力電圧より高いときは、前記第１のスイッチング素子をオン状態に維持し前記第２のスイッチング素子をオフ状態に維持すると共に、前記第３のスイッチング素子と前記第４のスイッチング素子とを前記誤差増幅器の出力に基づいて交互にオン状態に切り替えるスイッチング制御回路と、
を備えることを特徴とする昇降圧型ＤＣ−ＤＣコンバータの制御回路。
【請求項２】
前記スイッチング制御回路は、
前記誤差増幅器の出力信号の大きさに応じたパルス幅を有する制御信号を出力する制御信号生成回路と、
前記出力電圧と前記入力電圧とを比較する比較器と、
前記比較器の結果に応じて、前記出力電圧が前記入力電圧より低い期間においては前記制御信号を通過させ、前記出力電圧が前記入力電圧より高い期間においては前記制御信号をマスクするマスク回路と、
を備えることを特徴とする請求項１に記載の昇降圧型ＤＣ−ＤＣコンバータの制御回路。
【請求項３】
電圧入力端子とインダクタンス素子の第１の端子との間に接続された第１のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第１の端子との間に接続された第２のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第２の端子との間に接続された第４のスイッチング素子と、
を備える昇降圧型ＤＣ−ＤＣコンバータの制御方法において、
第１ないし第４のスイッチング素子をオフ状態とするステップと、
出力電圧が入力電圧より低いときは、起動指令に応じて、前記第１および前記第４のスイッチング素子がオン状態となる第１のステートと、前記第２および前記第３のスイッチング素子がオン状態となる第２のステートとの間を交互に切り替えるステップと、
前記出力電圧が前記入力電圧より高くなることに応じて、前記第１のスイッチング素子をオン状態に維持し前記第２のスイッチング素子をオフ状態に維持すると共に前記第３のスイッチング素子と前記第４のスイッチング素子とを交互にオン状態にするステップと、
を備えることを特徴とする昇降圧型ＤＣ−ＤＣコンバータの制御方法。
【請求項４】
電圧入力端子とインダクタンス素子の第１の端子との間に接続され、前記インダクタンス素子の前記第１の端子から前記電圧入力端子の方向に導通する逆並列ダイオードを備えた第１のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第１の端子との間に接続された第２のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第２の端子との間に接続された第４のスイッチング素子と、
時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、
基準電圧と前記ソフトスタート信号とのうち低い方に基づいて、出力電圧の誤差増幅を行なう誤差増幅器と、
前記出力電圧が入力電圧より低いときは、前記第１および前記第４のスイッチング素子がオン状態となる第１のステートと、前記第２および前記第３のスイッチング素子がオン状態となる第２のステートとの間で、前記第１のステートと前記第２のステートとを前記誤差増幅器の出力に基づいて交互に切り替え、前記出力電圧が前記入力電圧より高いときは、前記第１のスイッチング素子をオン状態に維持し前記第２のスイッチング素子をオフ状態に維持すると共に、前記第３のスイッチング素子と前記第４のスイッチング素子とを前記誤差増幅器の出力に応じて交互にオン状態に切り替えるスイッチング制御回路と、
を備えることを特徴とする昇降圧型ＤＣ−ＤＣコンバータ。
【請求項５】
前記スイッチング制御回路は、
前記誤差増幅器の出力信号の大きさに応じたパルス幅を有する制御信号を出力する制御信号生成回路と、
前記出力電圧と前記入力電圧とを比較する比較器と、
前記比較器の結果に応じて、前記出力電圧が前記入力電圧より低い期間においては前記制御信号を通過させ、前記出力電圧が前記入力電圧より高い期間においては前記制御信号をマスクするマスク回路と、
を備えることを特徴とする請求項４に記載の昇降圧型ＤＣ−ＤＣコンバータの制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇降圧型ＤＣ−ＤＣコンバータの制御回路、昇降圧型ＤＣ−ＤＣコンバータの制御方法、および昇降圧型ＤＣ−ＤＣコンバータに関し、特に、スイッチング素子の平均スイッチング周波数を低くすることができ、高効率化を図ることが可能な昇降圧型ＤＣ−ＤＣコンバータの制御回路、昇降圧型ＤＣ−ＤＣコンバータの制御方法、および昇降圧型ＤＣ−ＤＣコンバータに関するものである。
【背景技術】
【０００２】
昇降圧型のＤＣ−ＤＣコンバータは、スイッチング素子のオン・オフ動作により、電圧入力端子、電圧出力端子、基準電位の３つの端子にインダクタを接続し、入力側からインダクタにエネルギーを蓄積するステート（１）と、インダクタから出力側にエネルギーを放出するステート（２）とを、所定の周波数で交互に繰り返す。
【０００３】
特許文献１に開示されている昇降圧型ＤＣ−ＤＣコンバータでは、電圧入力端子と電圧出力端子とをインダクタを介して接続し、エネルギを出力へ供給するステート（３）をさらに備える。そして１クロックサイクル内において、ステート（１）とステート（３）との切り替え、あるいはステート（２）とステート（３）との切り替えを行う。
【０００４】
また図１２に示す従来の昇圧型のＤＣ−ＤＣコンバータ１００では、トランジスタＦＥＴ１０１ないしＦＥＴ１０３を備える。ＤＣ−ＤＣコンバータ１００が停止しているときに、トランジスタＦＥＴ１０３をオフ状態とすることで、入力電圧Ｖｉｎから負荷ＲＬへ流れる暗電流を防止する。
【０００５】
尚、上記の関連技術として特許文献２乃至８が開示されている。
【特許文献１】米国特許第６０８７８１６号明細書
【特許文献２】米国特許第６２７５０１６号明細書
【特許文献３】特開２００５−１９２３１２号公報
【特許文献４】特開昭５５−６８８７７号公報
【特許文献５】米国特許第５４０２０６０号明細書
【特許文献６】米国特許第４３９５６７５号明細書
【特許文献７】特開昭５６−１４１７７３号公報
【特許文献８】特開２０００−１３４９４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年の電子機器の小型・軽量化の要求により、インダクタの小型化が進んでいる。するとインダクタ電流のピーク・トゥ・ピーク電流値を抑える必要があるため、スイッチング周波数が上昇し、その結果スイッチング損失が増加する傾向にある。よってスイッチング損失の低減のためには、インダクタ電流のピーク・トゥ・ピーク電流値を抑えながらスイッチング周波数を低下させる必要がある。しかし、特許文献１にはそのようなスイッチング周波数の低減については記載がなく、スイッチング損失の低減が図れないため問題である。
【０００７】
また図１２に示す従来の昇圧型ＤＣ−ＤＣコンバータ１００では、停止状態から起動を開始した際、トランジスタＦＥＴ１０３がオン状態とされると、出力コンデンサＣ１０１への充電電流がラッシュ電流Ｉｒとなる。すると入力電圧Ｖｉｎの瞬低が発生し、保護回路が動作する等の誤動作を引き起こすおそれがあるため問題である。またラッシュ電流Ｉｒにより、出力電圧Ｖｏｕｔが０（Ｖ）から急激に入力電圧Ｖｉｎまで上昇するため、出力電圧Ｖｏｕｔをゼロから予め定められる設定電圧まで徐々に上げていくソフトスタート制御を行うことができないため問題である。またラッシュ電流Ｉｒにより、回路を構成する各素子が破壊されるおそれがあるため問題である。
【０００８】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、ソフトスタート制御と暗電流の防止との両方を実現しながら、昇圧動作を行うことが可能な昇降圧型ＤＣ−ＤＣコンバータの制御回路、昇降圧型ＤＣ−ＤＣコンバータの制御方法、および昇降圧型ＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明における昇降圧型ＤＣ−ＤＣコンバータの制御回路では、電圧入力端子とインダクタンス素子の第１の端子との間に接続され、インダクタンス素子の第１の端子から電圧入力端子の方向に導通する逆並列ダイオードを備えた第１のスイッチング素子と、基準電位とインダクタンス素子の第１の端子との間に接続された第２のスイッチング素子と、電圧出力端子とインダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、基準電位とインダクタンス素子の第２の端子との間に接続された第４のスイッチング素子と、時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、出力電圧の設定電圧を定める基準電圧とソフトスタート信号とのうち低い方と出力電圧との誤差増幅を行う誤差増幅器と、出力電圧が入力電圧より低い期間においては、第１および第４のスイッチング素子がオン状態となる第１のステートと、第２および第３のスイッチング素子がオン状態となる第２のステートとを誤差増幅器の出力に応じて交互に切り替え、出力電圧が入力電圧より高い期間においては、第１のスイッチング素子をオン状態に維持し第２のスイッチング素子をオフ状態に維持すると共に、第３のスイッチング素子と第４のスイッチング素子とを誤差増幅器の出力に応じて交互にオン状態に切り替えるスイッチング制御回路とを備えることを特徴とする。
【００１０】
また本発明における昇降圧型ＤＣ−ＤＣコンバータでは、電圧入力端子とインダクタンス素子の第１の端子との間に接続され、インダクタンス素子の第１の端子から電圧入力端子の方向に導通する逆並列ダイオードを備えた第１のスイッチング素子と、基準電位とインダクタンス素子の第１の端子との間に接続された第２のスイッチング素子と、電圧出力端子とインダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、基準電位とインダクタンス素子の第２の端子との間に接続された第４のスイッチング素子と、時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、出力電圧の設定電圧を定める基準電圧とソフトスタート信号とのうち低い方と出力電圧との誤差増幅を行う誤差増幅器と、出力電圧が入力電圧より低い期間においては、第１および第４のスイッチング素子がオン状態となる第１のステートと、第２および第３のスイッチング素子がオン状態となる第２のステートとを誤差増幅器の出力に応じて交互に切り替え、出力電圧が入力電圧より高い期間においては、第１のスイッチング素子をオン状態に維持し第２のスイッチング素子をオフ状態に維持すると共に、第３のスイッチング素子と第４のスイッチング素子とを誤差増幅器の出力に応じて交互にオン状態に切り替えるスイッチング制御回路とを備えることを特徴とする。
【００１１】
ソフトスタート制御回路は、時間とともに値が上昇または下降するソフトスタート信号を出力する。出力電圧をゼロから設定電圧まで徐々に上げていく制御を行う場合には、ソフトスタート信号の値を上昇させる。また出力電圧を設定電圧からゼロまで徐々に下げていく制御を行う場合には、ソフトスタート信号の値を下降させる。誤差増幅器は、出力電圧の設定電圧を定める基準電圧とソフトスタート信号とのうち低い方と出力電圧との誤差増幅を行う。スイッチング制御回路は、出力電圧と入力電圧との大小関係に応じて、第１ないし第４のスイッチング素子の制御を切り替える。またスイッチング制御回路は、誤差増幅器の出力に応じて、第１ないし第４のスイッチング素子のスイッチングデューティを制御する。
【００１２】
ＤＣ−ＤＣコンバータの停止時を説明する。ＤＣ−ＤＣコンバータの停止時においては、第１ないし第４のスイッチング素子は全てオフ状態に維持される。ここで電圧入力端子から電圧出力端子への電流経路上には第１のスイッチング素子が存在するが、第１のスイッチング素子のボディダイオードの極性は、電圧入力端子から電圧出力端子へ向かって逆方向とされる。よって第１のスイッチング素子により、電圧入力端子から電圧出力端子への電流経路が遮断される。これにより、ＤＣ−ＤＣコンバータの停止時に電圧入力端子から電圧出力端子へ流れる暗電流の発生を防止することができる。また暗電流を防止することにより、ＤＣ−ＤＣコンバータの停止時における出力電圧を０（Ｖ）に維持することができる。
【００１３】
次に、ＤＣ−ＤＣコンバータの動作時において、出力電圧が入力電圧より低い期間を説明する。当該期間においては、第１および第４のスイッチング素子がオン状態となる第１のステートと、第２および第３のスイッチング素子がオン状態となる第２のステートとが、スイッチング制御回路によって交互に切り替えられる。このとき第１ないし第４のスイッチング素子のスイッチングデューティは、誤差増幅器の出力に応じて定められる。
【００１４】
第１のステートでは、インダクタンス素子の第１の端子は電圧入力端子へ接続され、第２の端子は基準電位へ接続されるため、電圧入力端子側よりエネルギーがインダクタンス素子に蓄積される。また第２のステートでは、インダクタンス素子の第１の端子は基準電位に接続され、第２の端子は電圧出力端子へ接続されるため、インダクタンス素子よりエネルギーが電圧出力端子側に放出される。このように第１のステートと第２のステートとが交互に繰り返されることで、昇降圧動作が行われる。そして昇降圧動作が行われることにより、電圧入力端子と電圧出力端子とが直接導通することがないため、電圧入力端子から電圧出力端子側へラッシュ電流が流れることが防止される。よって、出力電圧が急激に入力電圧まで上昇する事態が防止されるため、ソフトスタート信号の上昇または下降に伴って出力電圧を除々に上昇または下降させるソフトスタート動作が可能となる。
【００１５】
また、ＤＣ−ＤＣコンバータの動作時において、出力電圧が入力電圧より高い期間を説明する。当該期間においては、スイッチング制御回路は、第１のスイッチング素子をオン状態に維持し第２のスイッチング素子をオフ状態に維持する。またスイッチング制御回路は、第３のスイッチング素子と第４のスイッチング素子とを交互にオン状態に切り替える。よって、第３および第４のスイッチング素子とインダクタンス素子とによって、昇圧コンバータが形成される。また第３および第４のスイッチング素子のスイッチングデューティは、誤差増幅器の出力に応じて定められる。
【００１６】
第３のスイッチング素子がオン状態、第４のスイッチング素子がオフ状態とされると、インダクタンス素子の第１の端子は電圧入力端子へ接続され、第２の端子は基準電位へ接続され、電圧入力端子側よりエネルギーがインダクタンス素子に蓄積される。また第３のスイッチング素子がオフ状態、第４のスイッチング素子がオン状態とされると、インダクタンス素子の第１の端子は基準電位に接続され、第２の端子は電圧出力端子へ接続され、インダクタンス素子よりエネルギーが電圧出力端子側に放出される。このように第３のスイッチング素子と第４のスイッチング素子とが交互にオン状態とされることで、昇圧動作が行われる。そして昇降圧動作から昇圧動作へ切り替えられることにより、スイッチング動作が行われるトランジスタの数を、第１ないし第４のスイッチング素子の４つから、第３および第４のスイッチング素子２つへ減らすことができる。よって、スイッチング損失を減少させることが可能となる。
【００１７】
また本発明におけるＤＣ−ＤＣコンバータの制御方法では、電圧入力端子とインダクタンス素子の第１の端子との間に接続された第１のスイッチング素子と、基準電位とインダクタンス素子の第１の端子との間に接続された第２のスイッチング素子と、電圧出力端子とインダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、基準電位とインダクタンス素子の第２の端子との間に接続された第４のスイッチング素子とを備える昇降圧型ＤＣ−ＤＣコンバータの制御方法において、第１ないし第４のスイッチング素子をオフ状態とするステップと、起動指令に応じて、第１および第４のスイッチング素子がオン状態となる第１のステートと、第２および第３のスイッチング素子がオン状態となる第２のステートとを交互に行うステップと、出力電圧が入力電圧より高くなることに応じて、第１のスイッチング素子をオン状態に維持し第２のスイッチング素子をオフ状態に維持すると共に第３のスイッチング素子と第４のスイッチング素子とを交互にオン状態にするステップとを備えることを特徴とする。
【００１８】
第１ないし第４のスイッチング素子をオフ状態とするステップでは、ＤＣ−ＤＣコンバータが停止状態とされる。このとき、第１のスイッチング素子により、電圧入力端子から電圧出力端子への電流経路が遮断される。これにより、ＤＣ−ＤＣコンバータの停止時に電圧入力端子から電圧出力端子へ流れる暗電流を防止することができる。
【００１９】
ＤＣ−ＤＣコンバータの停止状態から、起動指令に応じて、第１のステートと第２のステートとを交互に行うステップに移行する。第１のステートでは、電圧入力端子側よりエネルギーがインダクタンス素子に蓄積される。また第２のステートでは、インダクタンス素子よりエネルギーが電圧出力端子側に放出される。このように第１のステートと第２のステートとが交互に繰り返されることで、昇降圧動作が行われるため、電圧入力端子と電圧出力端子とが直接導通することがなく、電圧入力端子から電圧出力端子側へラッシュ電流が流れることが防止される。よってソフトスタート動作が可能となる。
【００２０】
出力電圧が入力電圧より高くなることに応じて、第１のスイッチング素子をオン状態に維持し第２のスイッチング素子をオフ状態に維持すると共に、誤差増幅器の出力に応じて第３のスイッチング素子と第４のスイッチング素子とを交互にオン状態にするステップに移行する。当該ステップでは、第３および第４のスイッチング素子とインダクタンス素子とによって、昇圧コンバータが形成され、昇圧動作が行われる。そして昇降圧動作から昇圧動作へ切り替えられることにより、スイッチング動作が行われるトランジスタの数を、第１ないし第４のスイッチング素子の４つから、第３および第４のスイッチング素子２つへ減らすことができる。よって、スイッチング損失を減少させることが可能となる。
【００２１】
以上より本発明における昇降圧型ＤＣ−ＤＣコンバータの制御回路、昇降圧型ＤＣ−ＤＣコンバータの制御方法、および昇降圧型ＤＣ−ＤＣコンバータでは、ＤＣ−ＤＣコンバータの停止時には暗電流を防止することができる。またＤＣ−ＤＣコンバータの動作時において、出力電圧が入力電圧より低い期間では、昇降圧動作が行われることにより、ラッシュ電流の発生防止およびソフトスタート動作が可能となる。またＤＣ−ＤＣコンバータの動作時において、出力電圧が入力電圧より高い期間では、昇圧動作が行われることにより、スイッチング損失を減少させることが可能となる。これにより、ソフトスタート制御と暗電流の防止との両方を実現しながら、昇圧動作を行うことが可能な昇降圧型ＤＣ−ＤＣコンバータの制御回路、昇降圧型ＤＣ−ＤＣコンバータの制御方法、および昇降圧型ＤＣ−ＤＣコンバータを構成することができる。
【発明の効果】
【００２２】
本発明の昇降圧型ＤＣ−ＤＣコンバータの制御回路、昇降圧型ＤＣ−ＤＣコンバータの制御方法、および昇降圧型ＤＣ−ＤＣコンバータによれば、ソフトスタート制御と暗電流の防止との両方を実現しながら、昇圧動作を行うことが可能な昇降圧型ＤＣ−ＤＣコンバータの制御回路、昇降圧型ＤＣ−ＤＣコンバータの制御方法、および昇降圧型ＤＣ−ＤＣコンバータを提供することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明に付いて述べる。図１は、本発明に係る昇降圧型ＤＣ−ＤＣコンバータ１の回路図である。このＤＣ−ＤＣコンバータは、いわゆるＨブリッジ型スイッチングレギュレータの構成を有しており、チョークコイルＬ１、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４、出力コンデンサＣ１、および制御回路１１を備える。トランジスタＦＥＴ１のドレイン端子には、入力端子Ｔｉｎが接続され、入力電圧Ｖｉｎが入力される。トランジスタＦＥＴ１のソース端子は、チョークコイルＬ１の端子Ｔｘ、およびトランジスタＦＥＴ２のドレイン端子に接続される。トランジスタＦＥＴ２のソース端子は基準電位に接続される。トランジスタＦＥＴ１、ＦＥＴ２のゲート端子は、制御回路１１の出力端子ＤＨ１、ＤＬ１に各々接続されている。
【００２４】
トランジスタＦＥＴ４のドレイン端子は、出力端子Ｔｏｕｔに接続されており、入力電圧Ｖｉｎが昇圧または降圧されて出力電圧Ｖｏｕｔとして出力される。出力端子Ｔｏｕｔには、チョークコイルＬ１を介して供給される電力を蓄積しておくために、基準電位との間に出力コンデンサＣ１が接続されている。また出力端子Ｔｏｕｔは、制御回路１１の入力端子ＦＢに接続される。トランジスタＦＥＴ４のソース端子は、チョークコイルＬ１の端子Ｔｙ、およびトランジスタＦＥＴ３のドレイン端子に接続される。トランジスタＦＥＴ３のソース端子は基準電位に接続される。トランジスタＦＥＴ３、ＦＥＴ４のゲート端子は、制御回路１１の出力端子ＤＨ２、ＤＬ２に各々接続されている。また入力電圧Ｖｉｎが、電源電圧Ｖｃｃとして制御回路１１に供給される。
【００２５】
制御回路１１の構成を説明する。チョークコイルＬ１に流れるインダクタ電流ＩＬを検出した電流センス信号Ｖｓが、入力端子ＣＳに入力される。入力端子ＦＢは、抵抗素子Ｒ２を介して基準電位に接続されている抵抗素子Ｒ１の一端子に接続されている。誤差増幅器ＥＲＡの反転入力端子には、抵抗素子Ｒ１とＲ２との接続点が接続される。また誤差増幅器ＥＲＡの非反転入力端子には、基準電圧ｅ１が印加される。誤差増幅器ＥＲＡからは出力信号Ｅｏｕｔが出力される。電圧比較器ＣＯＭＰ１の非反転入力端子には誤差増幅器ＥＲＡの出力端子が接続され、出力信号Ｅｏｕｔが入力される。また電圧比較器ＣＯＭＰ１の反転入力端子には入力端子ＣＳが接続され、電流センス信号Ｖｓが入力される。電圧比較器ＣＯＭＰ１からは、出力信号Ｖ１が出力される。また発振器ＯＳＣからは、クロック信号ＣＬＫが出力される。電圧比較器ＣＯＭＰ１の出力端子および発振器ＯＳＣの出力端子は、ステイタス制御回路ＳＣに接続される。ステイタス制御回路ＳＣの出力端子Ｑ１およびＱ２が出力端子ＤＨ１およびＤＨ２に接続されると共に、出力端子＊Ｑ１および＊Ｑ２が出力端子ＤＬ１およびＤＬ２に接続される。出力端子Ｑ１、＊Ｑ１、Ｑ２、＊Ｑ２からは、それぞれ、制御信号ＶＱ１、＊ＶＱ１、ＶＱ２、＊ＶＱ２が出力される。ステイタス制御回路ＳＣは、クロック信号ＣＬＫと出力信号Ｖ１とに応じて、制御信号ＶＱ１、＊ＶＱ１、ＶＱ２、＊ＶＱ２を制御する。
【００２６】
ＤＣ−ＤＣコンバータ１の動作を説明する。ＤＣ−ＤＣコンバータ１では、図２、図３、図４に示すように、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４のオン・オフ状態の組み合わせに応じて、ステート（１）、（２）、（３）の状態とされる。
【００２７】
制御信号ＶＱ１およびＶＱ２がハイレベル、＊ＶＱ１および＊ＶＱ２がローレベルのときは、トランジスタＦＥＴ１およびＦＥＴ３がオン、ＦＥＴ２およびＦＥＴ４がオフ状態とされる。よって図２に示すように、チョークコイルＬ１の端子Ｔｘは入力端子Ｔｉｎへ接続され、端子Ｔｙは基準電位へ接続され、ステート（１）となる。ステート（１）では、入力端子Ｔｉｎ側よりエネルギーがチョークコイルＬ１に蓄積され、インダクタ電流ＩＬは時間の経過とともに急峻な一定の傾きで増加する。このとき増加傾きは、チョークコイルＬ１のインダクタンス値をＬとすると、（Ｖｉｎ／Ｌ）で決まる値となる。
【００２８】
制御信号＊ＶＱ１および＊ＶＱ２がハイレベル、ＶＱ１およびＶＱ２がローレベルのときは、トランジスタＦＥＴ１およびＦＥＴ３がオフ、ＦＥＴ２およびＦＥＴ４がオン状態とされる。よって図３に示すように、チョークコイルＬ１の端子Ｔｘは基準電位に接続され、端子Ｔｙは出力端子Ｔｏｕｔへ接続され、ステート（２）となる。ステート（２）では、チョークコイルＬ１よりエネルギーが出力端子Ｔｏｕｔ側に放出され、インダクタ電流ＩＬは時間の経過とともに急峻な一定の傾きで減少する。このとき減少傾きは、−（Ｖｏｕｔ／Ｌ）で決まる値となる。
【００２９】
制御信号ＶＱ１および＊ＶＱ２がハイレベル、＊ＶＱ１およびＶＱ２がローレベルのときは、トランジスタＦＥＴ１およびＦＥＴ４がオン、ＦＥＴ２およびＦＥＴ３がオフ状態とされる。よって図４に示すように、チョークコイルＬ１の端子Ｔｘは入力端子Ｔｉｎに接続され、端子Ｔｙは出力端子Ｔｏｕｔへ接続され、ステート（３）となる。ステート（３）において、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも高いときは、入力端子Ｔｉｎ側からのエネルギーがチョークコイルＬ１に蓄積されると同時に出力端子Ｔｏｕｔ側にも供給され、インダクタ電流ＩＬは時間の経過とともに一定の傾きで増加する。反対に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低いときは、チョークコイルＬ１よりエネルギーが出力端子Ｔｏｕｔ側に放出され、インダクタ電流ＩＬは時間の経過とともに一定の傾きで減少する。このとき、ステート（３）におけるインダクタ電流ＩＬの増加傾きまたは減少傾きは、ステート（１）の増加傾きまたはステート（２）の減少傾きよりも小さくなる。また、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔと接近しているときは、ステート（３）におけるインダクタ電流ＩＬの傾きはほぼゼロとなる。
【００３０】
第１実施形態におけるＤＣ−ＤＣコンバータ１の動作を、図５および図６を用いて説明する。第１実施形態では、図５の状態遷移図に示すように、ステート（１）およびステート（２）によって第１周期動作ＴＯ１が構成され、ステート（１）およびステート（３）によって第２周期動作ＴＯ２が構成される。そしてステート（１）⇒（２）⇒（１）⇒（３）⇒（１）‥‥の順序でステートが遷移されることで、第１周期動作ＴＯ１と第２周期動作ＴＯ２とが交互に繰り返される。
【００３１】
第１実施形態におけるＤＣ−ＤＣコンバータ１の動作を、図６の波形図を用いて説明する。クロック信号ＣＬＫは、基本周期Ｔのクロックパルスからなる信号である。また出力電流Ｉｏｕｔは、インダクタ電流ＩＬの平均値である。ここで、第１周期動作ＴＯ１が行われる周期を第１周期Ｔ１とし、第２周期動作ＴＯ２が行われる周期を第２周期Ｔ２とする。第１周期Ｔ１はクロック信号ＣＬＫの基本周期Ｔと等しくされ、第２周期Ｔ２は第１周期Ｔ１のｎ倍の値とされる。ここでｎの値は２以上の自然数であり、例えば負荷の変動や、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係に応じて、所定の値に定められる。本実施形態では、ｎ＝４の場合を説明する。また本実施形態では、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔとほぼ等しい値に接近しており、ステート（３）における電流センス信号Ｖｓの傾きがほぼゼロである場合の動作を説明する。
【００３２】
第１周期動作ＴＯ１を説明する。時刻ｔ１（図６）において、クロック信号ＣＬＫのクロックパルスの立ち上がりエッジに応じて、ステイタス制御回路ＳＣは、制御信号ＶＱ２をハイレベルに遷移させ、制御信号＊ＶＱ２をローレベルに遷移させる。よってステート（１）がセットされ、第１周期動作ＴＯ１が開始される。ステート（１）では、チョークコイルＬ１が出力側から遮断された状態で入力側からエネルギーを受け取るため、電流センス信号Ｖｓは急峻な傾きで増加する。
【００３３】
時刻ｔ２において、電流センス信号Ｖｓが出力信号Ｅｏｕｔに到達すると、電圧比較器ＣＯＭＰ１の出力信号Ｖ１がローレベルからハイレベルへ遷移する。ステイタス制御回路ＳＣは、ハイレベルの出力信号Ｖ１が入力されることに応じて、制御信号ＶＱ１およびＶＱ２をローレベルへ遷移させ、制御信号＊ＶＱ１および＊ＶＱ２をハイレベルに遷移させる。よってステート（１）からステート（２）へ切り替わる。ステート（２）では、チョークコイルＬ１が入力側から遮断されると同時に出力側に接続されるため、電流センス信号Ｖｓは急峻な傾きで減少する。そして次のクロック信号ＣＬＫが入力されるまで、ステート（２）が維持される。
【００３４】
次に、第２周期動作ＴＯ２を説明する。時刻ｔ３において、クロック信号ＣＬＫのクロックパルスの立ち上がりエッジに応じて、ステイタス制御回路ＳＣは、制御信号ＶＱ１およびＶＱ２をハイレベルに遷移させ、制御信号＊ＶＱ１および＊ＶＱ２をローレベルに遷移させる。よってステート（２）からステート（１）へ切り替わる。これにより、第１周期動作ＴＯ１が終了し、第２周期動作ＴＯ２が開始される。ステート（１）では、電流センス信号Ｖｓは急峻な傾きで増加する。
【００３５】
時刻ｔ４において、電流センス信号Ｖｓが出力信号Ｅｏｕｔに到達すると、電圧比較器ＣＯＭＰ１の出力信号Ｖ１がローレベルからハイレベルへ遷移する。ステイタス制御回路ＳＣは、ハイレベルの出力信号Ｖ１が入力されることに応じて、制御信号ＶＱ２をローレベルへ遷移させ、＊ＶＱ２をハイレベルに遷移させる。よってステート（１）からステート（３）へ切り替わる。
【００３６】
そして第２周期Ｔ２が経過するまでステート（３）が維持される。ステート（３）においては、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに接近しているため、図６に示すように、電流センス信号Ｖｓの傾きはほぼゼロである。よって電流センス信号Ｖｓは、時刻ｔ４における値をほぼ一定に維持する。こうして、ステート（３）の期間中は、チョークコイルＬ１でほぼ極大の電流が維持される。
【００３７】
時刻ｔ８において、第２周期Ｔ２が終了する。そしてクロック信号ＣＬＫの立ち上がりエッジに応じて、ステイタス制御回路ＳＣは、制御信号ＶＱ２をハイレベルに遷移させ、制御信号＊ＶＱ２をローレベルに遷移させる。よってステート（３）からステート（１）へ切り替わる。これにより、第２周期動作ＴＯ２が終了し、第１周期動作ＴＯ１が開始される。
【００３８】
第１周期動作ＴＯ１のステート（１）では、電流センス信号Ｖｓは急峻な傾きで増加する。ここで、直前の第２周期Ｔ２におけるステート（３）の期間中においては、極大の電流センス信号Ｖｓが維持されている。よって、時刻ｔ８の時点において電流センス信号Ｖｓは出力信号Ｅｏｕｔに到達しているため、最小オンパルス期間経過後の時刻ｔ９において、ステート（１）から（２）へ移行する。
【００３９】
このように、ステート（１）⇒（２）⇒（１）⇒（３）⇒（１）‥‥の順序で、各ステートが繰り返されることにより、第１周期動作ＴＯ１と第２周期動作ＴＯ２とが交互に繰り返される。そして、図６の斜線部で示す領域において、エネルギーが出力端子Ｔｏｕｔ側に供給されることで、負荷に出力電流Ｉｏｕｔが供給される。
【００４０】
また単位時間あたりのスイッチング回数について、図６を用いて説明する。ここで、本実施形態においてスイッチングとは、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４が、オフ⇒オン⇒オフの状態にされる回数、またはオン⇒オフ⇒オンの状態にされる回数であると定義する。よって、１回のスイッチングにおいて、２回の導通状態の遷移が存在する。第１実施形態に係る図６の動作では、トランジスタＦＥＴ１およびＦＥＴ２は、第１周期Ｔ１と第２周期Ｔ２とを合わせた周期（＝（ｎ＋１）×Ｔ）において、スイッチングが１回行われる。よって、トランジスタＦＥＴ１およびＦＥＴ２の単位時間あたりのスイッチング回数ＳＣ１は、下式で表される。
ＳＣ１＝１／（（ｎ＋１）×Ｔ）（回／ｓｅｃ）・・・式（１）
【００４１】
同様にして、トランジスタＦＥＴ３およびＦＥＴ４は、第１周期Ｔ１と第２周期Ｔ２とを合わせた周期（＝（ｎ＋１）×Ｔ）において、スイッチングが２回行われる。よってトランジスタＦＥＴ３およびＦＥＴ４の単位時間あたりのスイッチング回数ＳＣ２は、下式で表される。
ＳＣ２＝２／（（ｎ＋１）×Ｔ）（回／ｓｅｃ）・・・式（２）
すると、トランジスタ１つ当たりの平均スイッチング回数ＡＳＣは、下式となる。
ＡＳＣ＝１．５／（（ｎ＋１）×Ｔ）（回／ｓｅｃ）・・・式（３）
【００４２】
一方、従来の回路動作の一例を図７に示す。従来の回路動作では、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４は、２種類の周期ではなく、全て同一の基本周期Ｔで動作する。よって、クロック信号ＣＬＫの複数のクロックサイクルにまたがって制御されることはない。この場合、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４は、２周期（＝２×Ｔ）に１回スイッチングが行われる。よって、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４の単位時間あたりのスイッチング回数ＰＳＣは、下式で表される。
ＰＳＣ＝１／（２×Ｔ）（回／ｓｅｃ）・・・式（４）
すると、式（３）（４）より、ｎ≧３のときに、従来のスイッチング回数ＰＳＣに比して、第１実施形態の平均スイッチング回数ＡＳＣが少なくなることが分かる。
【００４３】
以上詳細に説明したとおり、第１実施形態に係るＤＣ−ＤＣコンバータ１では、第２周期動作ＴＯ２において、ステート（１）からステート（３）へ切り替えが行われることで、インダクタ電流ＩＬの増加傾きが鈍化される。よって、第２周期動作ＴＯ２の第２周期Ｔ２の大きさにかかわらず、インダクタ電流ＩＬのピーク・トゥ・ピーク電流値が大きくなることを防止できることから、第１周期動作ＴＯ１の第１周期Ｔ１に比して、第２周期動作ＴＯ２の第２周期Ｔ２を大きくすることができる。ここで、第１周期Ｔ１はクロック信号ＣＬＫの１クロックサイクルとされているため、第１周期Ｔ１よりも第２周期Ｔ２を大きくすることで、クロック信号ＣＬＫの複数のクロックサイクルにまたがって制御する、マルチクロック制御をすることが可能となる。これにより、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４の平均スイッチング周波数を低くすることができるため、スイッチのオン／オフ時に発生するスイッチ駆動損失や、オン／オフ切替り時の過渡的な状態におけるスイッチの導通損失の低減を図ることができる。よって、ＤＣ−ＤＣコンバータの効率を高めることが可能となる。
【００４４】
第２実施形態におけるＤＣ−ＤＣコンバータ１の動作を、図８および図９を用いて説明する。第２実施形態は、第１実施形態の第１周期動作ＴＯ１に代えて、第１周期動作ＴＯ１ａを用いる形態である。図８の状態遷移図に示すように、ステート（２）によって第１周期動作ＴＯ１ａが構成され、ステート（１）およびステート（３）によって第２周期動作ＴＯ２が構成される。そしてステート（１）⇒（３）⇒（２）⇒（１）‥‥の順序でステートが遷移されることで、第１周期動作ＴＯ１ａと第２周期動作ＴＯ２とが交互に繰り返される。
【００４５】
第２実施形態におけるＤＣ−ＤＣコンバータ１の動作を、図９の波形図を用いて説明する。ここで、第１周期動作ＴＯ１ａが行われる周期を第１周期Ｔ１ａとする。第１周期Ｔ１ａは、クロック信号ＣＬＫの基本周期Ｔと等しくされる。なおその他の構成については第１実施形態と同様であるため、ここでは詳細な説明は省略する。
【００４６】
第１周期動作ＴＯ１ａを説明する。時刻ｔ１１において、クロック信号ＣＬＫのクロックパルスの立ち上がりエッジに応じて、ステイタス制御回路ＳＣは、制御信号ＶＱ１をローレベルへ遷移させ、制御信号＊ＶＱ１をハイレベルに遷移させる。よってステート（２）がセットされ、第１周期動作ＴＯ１ａが開始される。ステート（２）では、電流センス信号Ｖｓは急峻な傾きで減少する。そして次のクロック信号ＣＬＫが入力されるまで、ステート（２）が維持される。これにより第１周期Ｔ１ａでは、ステート（２）の期間が、所定の基本周期Ｔに固定される。
【００４７】
次に、第２周期動作ＴＯ２を説明する。時刻ｔ１３において、クロック信号ＣＬＫのクロックパルスの立ち上がりエッジに応じて、ステイタス制御回路ＳＣは、制御信号ＶＱ１およびＶＱ２をハイレベルに遷移させ、制御信号＊ＶＱ１および＊ＶＱ２をローレベルに遷移させる。よってステート（２）からステート（１）へ切り替わる。これにより、第１周期動作ＴＯ１ａが終了し、第２周期動作ＴＯ２が開始される。ステート（１）では、電流センス信号Ｖｓは急峻な傾きで増加する。
【００４８】
時刻ｔ１４において、電流センス信号Ｖｓが出力信号Ｅｏｕｔに到達すると、ステイタス制御回路ＳＣは、ハイレベルの出力信号Ｖ１が入力されることに応じて、制御信号ＶＱ２をローレベルへ遷移させ、＊ＶＱ２をハイレベルに遷移させる。よってステート（１）からステート（３）へ切り替わる。そして第２周期Ｔ２が経過するまでステート（３）が維持される。ステート（３）においては、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔに接近しているため、図９に示すように、電流センス信号Ｖｓの傾きはほぼゼロである。
【００４９】
時刻ｔ１８において、第２周期Ｔ２が終了する。そしてクロック信号ＣＬＫの立ち上がりエッジに応じて、ステイタス制御回路ＳＣは、制御信号ＶＱ１をローレベルに遷移させ、制御信号＊ＶＱ１をハイレベルに遷移させる。よってステート（３）からステート（２）へ切り替わる。これにより、第２周期動作ＴＯ２が終了し、第１周期動作ＴＯ１ａが開始される。
【００５０】
このように、ステート（２）⇒（１）⇒（３）⇒（２）‥‥の順序で、各ステートが繰り返されることにより、第１周期動作ＴＯ１ａと第２周期動作ＴＯ２とが交互に繰り返される。そして、図９の斜線部で示す領域において、エネルギーが出力端子Ｔｏｕｔ側に供給されることで、負荷へ出力電流Ｉｏｕｔを供給できる。
【００５１】
また単位時間あたりのスイッチング回数について、図９を用いて説明する。第２実施形態に係る図９の動作では、トランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４は、第１周期Ｔ１と第２周期Ｔ２とを合わせた周期（＝（ｎ＋１）×Ｔ）において、スイッチングが１回行われる。よってトランジスタＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４の単位時間あたりのスイッチング回数ＳＣａは、下式で表される。
ＳＣａ＝１／（（ｎ＋１）×Ｔ）（回／ｓｅｃ）・・・式（５）
すると、式（３）、（５）より、ｎ≧２のときに、従来のスイッチング回数ＰＳＣに比して、スイッチング回数ＳＣａが少なくなることが分かる。
【００５２】
以上詳細に説明したとおり、第２実施形態に係るＤＣ−ＤＣコンバータ１では、第１周期動作ＴＯ１ａはステート（２）のみによって構成され、基本周期Ｔの間はステート（２）の状態が保持される。また第２周期動作ＴＯ２は、ステート（１）からステート（３）へ切り替えが行われることで、インダクタ電流ＩＬの増加傾きが鈍化される。これにより、インダクタ電流ＩＬのピーク・トゥ・ピーク電流値が大きくなることを防止しながら、ＦＥＴ３およびＦＥＴ４のスイッチング回数をさらに減らすことが可能となる。よって、ＤＣ−ＤＣコンバータの効率を高めることが可能となる。
【００５３】
第３実施形態におけるＤＣ−ＤＣコンバータ１ｂの動作を、図１０および図１１を用いて説明する。図１０に、第３実施形態に係るＤＣ−ＤＣコンバータ１ｂの回路図を示す。ＤＣ−ＤＣコンバータ１ｂは、いわゆるＨブリッジ型スイッチングレギュレータの構成を有しており、Ｐ型のトランジスタＦＥＴ１ｂおよびＦＥＴ４ｂ、Ｎ型のトランジスタＦＥＴ２ｂおよびＦＥＴ３ｂを備える。トランジスタＦＥＴ１ｂないしＦＥＴ４ｂは、それぞれボディダイオードＢＤ１ないしＢＤ４を備える。ボディダイオードＢＤ１は端子Ｔｘから入力端子Ｔｉｎの方向を順方向とし、ボディダイオードＢＤ２は基準電位から端子Ｔｘの方向を順方向とし、ボディダイオードＢＤ３は基準電位から端子Ｔｙの方向を順方向とし、ボディダイオードＢＤ４は端子Ｔｙから出力端子Ｔｏｕｔの方向を順方向とする。また負荷ＲＬの一端が出力端子Ｔｏｕｔに接続され、他端が基準電位へ接続される。
【００５４】
制御回路１１ｂは、抵抗素子Ｒ１およびＲ２、ソフトスタート制御回路ＳＳ、誤差増幅器ＥＲＡ２、スイッチング制御回路１２を備える。ソフトスタート制御回路ＳＳには入力端子ＴＳを介して動作制御信号ＣＮＴが入力され、ソフトスタート信号ＶＣＳが出力される。誤差増幅器ＥＲＡ２の反転入力端子には、抵抗素子Ｒ１とＲ２との接続点が接続され、分圧電圧ＶＮ１が入力される。また誤差増幅器ＥＲＡ２の第１の非反転入力端子には基準電圧ｅ１ｂが入力され、第２の非反転入力端子にはソフトスタート信号ＶＣＳが入力される。誤差増幅器ＥＲＡ２は、基準電圧ｅ１ｂとソフトスタート信号ＶＣＳとのうち小さい方と、分圧電圧ＶＮ１との誤差増幅を行い、出力信号Ｅｏｕｔ２を出力する。
【００５５】
スイッチング制御回路１２は、ＰＷＭ制御回路ＰＷＭ１、電圧比較器ＣＯＭＰ２、インバータＩＮＶ１、アンド回路ＡＮＤ１を備える。電圧比較器ＣＯＭＰ２の反転入力端子には出力電圧Ｖｏｕｔが入力され、非反転入力端子には入力端子ＴＩを介して入力電圧Ｖｉｎが入力される。そして電圧比較器ＣＯＭＰ２から出力される出力信号Ｖ２は、アンド回路ＡＮＤ１に入力される。また、ＰＷＭ制御回路ＰＷＭ１には出力信号Ｅｏｕｔ２が入力される。ＰＷＭ制御回路ＰＷＭ１から出力される制御信号ＶＱ１ｂは、出力端子Ｄ２を介してトランジスタＦＥＴ３ｂおよびＦＥＴ４ｂのゲート端子に入力されると共に、インバータＩＮＶ１で反転された上でアンド回路ＡＮＤ１に入力される。アンド回路ＡＮＤ１から出力される制御信号ＶＱ２ｂは、出力端子Ｄ１を介してトランジスタＦＥＴ１ｂおよびＦＥＴ２ｂのゲート端子に入力される。なおその他の構成は、第１実施形態のＤＣ−ＤＣコンバータ１と同様であるためここでは詳細な説明を省略する。
【００５６】
図１１の動作波形図を用いて、ＤＣ−ＤＣコンバータ１ｂの動作を説明する。制御回路１１ｂは、不図示のＣＰＵ等から入力される動作制御信号ＣＮＴがハイレベルとされることに応じてＤＣ−ＤＣコンバータ１ｂのソフトスタート動作を開始させ、ローレベルとされることに応じてＤＣ−ＤＣコンバータ１ｂを停止させる。ここでソフトスタート動作とは、ＤＣ−ＤＣコンバータ１ｂを起動させる時に、出力電圧Ｖｏｕｔをゼロから予め定められる設定電圧まで徐々に上げていく動作をいう。
【００５７】
時刻ｔ２１以前における、ＤＣ−ＤＣコンバータ１ｂの停止時を説明する。入力端子Ｔｉｎから出力端子Ｔｏｕｔへの電流経路上には、トランジスタＦＥＴ１ｂおよびＦＥＴ４ｂが存在する。そしてＤＣ−ＤＣコンバータの停止時においては、トランジスタＦＥＴ１ｂないしＦＥＴ４ｂは全てオフ状態に維持される。またトランジスタＦＥＴ１ｂのボディダイオードＢＤ１の極性は、入力端子Ｔｉｎから出力端子Ｔｏｕｔへ向かって逆方向とされる。よってトランジスタＦＥＴ１ｂにより、入力端子Ｔｉｎから出力端子Ｔｏｕｔへの電流経路が遮断される。これによりＤＣ−ＤＣコンバータ１ｂの停止時において、入力端子Ｔｉｎから出力端子Ｔｏｕｔへ流れる暗電流の発生を防止することができる。また暗電流を防止することにより、ＤＣ−ＤＣコンバータ１ｂの停止時における出力電圧Ｖｏｕｔを０（Ｖ）に維持することができる。
【００５８】
ＤＣ−ＤＣコンバータ１ｂの起動時の動作を説明する。時刻ｔ２１において動作制御信号ＣＮＴがローレベルからハイレベルへ遷移されると、ＤＣ−ＤＣコンバータ１ｂが起動される。動作制御信号ＣＮＴがハイレベルにされることに応じて、ソフトスタート制御回路ＳＳから出力されるソフトスタート信号ＶＣＳは、０Ｖから除々に上昇する（矢印Ａ１）。時刻ｔ２１からｔ２３までの期間においては、ソフトスタート信号ＶＣＳの方が基準電圧ｅ１ｂよりも低いため、誤差増幅器ＥＲＡ２ではソフトスタート信号ＶＣＳと分圧電圧ＶＮ１との差を増幅する。
【００５９】
ＰＷＭ制御回路ＰＷＭ１は、内部で生成される三角波と出力信号Ｅｏｕｔ２とを比較し、出力信号Ｅｏｕｔ２が三角波よりも高いときにハイレベルの制御信号ＶＱ１ｂを出力する。よってＰＷＭ制御回路ＰＷＭ１は、出力信号Ｅｏｕｔ２の大きさに応じたパルス幅のパルスを出力する出力電圧パルス幅変換器の動作を行う。
【００６０】
出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより低い期間である、時刻ｔ２１からｔ２２までの期間における動作を説明する。この期間では、電圧比較器ＣＯＭＰ２からはハイレベルの出力信号Ｖ２が出力され、アンド回路ＡＮＤ１に入力される。するとアンド回路ＡＮＤ１は、インバータＩＮＶ１の出力信号を通過させ、制御信号ＶＱ２ｂとして出力する（矢印Ａ２）。
【００６１】
制御信号ＶＱ１ｂがハイレベルかつ制御信号ＶＱ２ｂがローレベルの間は、トランジスタＦＥＴ１ｂおよびＦＥＴ３ｂがオン、ＦＥＴ２ｂおよびＦＥＴ４ｂがオフ状態とされる。よって図２に示すように、チョークコイルＬ１の端子Ｔｘは入力端子Ｔｉｎへ接続され、端子Ｔｙは基準電位へ接続され、ステート（１）となる。ステート（１）では、入力端子Ｔｉｎ側よりエネルギーがチョークコイルＬ１に蓄積される。
【００６２】
一方、制御信号ＶＱ１ｂがローレベルかつ制御信号ＶＱ２ｂがハイレベルの間は、トランジスタＦＥＴ１ｂおよびＦＥＴ３ｂがオフ、ＦＥＴ２ｂおよびＦＥＴ４ｂがオン状態とされる。よって図３に示すように、チョークコイルＬ１の端子Ｔｘは基準電位に接続され、端子Ｔｙは出力端子Ｔｏｕｔへ接続され、ステート（２）となる。ステート（２）では、チョークコイルＬ１よりエネルギーが出力端子Ｔｏｕｔ側に放出される。
【００６３】
よって、時刻ｔ２１からｔ２２までの期間では、ステート（１）と（２）とが交互に繰り返されるため、昇降圧動作が行われる。そして昇降圧動作が行われることにより、トランジスタＦＥＴ１ｂとＦＥＴ４ｂとが同時に導通することがないため、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが直接導通することが防止され、その結果入力電圧Ｖｉｎから出力コンデンサＣ１へラッシュ電流が流れることが防止される。よって、出力電圧Ｖｏｕｔが急激に入力電圧Ｖｉｎまで上昇する事態が防止されるため、出力電圧Ｖｏｕｔはソフトスタート信号ＶＣＳの上昇に伴って除々に上昇する。すなわちＤＣ−ＤＣコンバータ１ｂにおいてソフトスタート動作が可能とされる。
【００６４】
次に、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎより高い期間である、時刻ｔ２２以降の期間における動作を説明する。時刻ｔ２２において、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに到達すると、電圧比較器ＣＯＭＰ２において出力信号Ｖ２がハイレベルからローレベルに反転する（矢印Ａ３）。アンド回路ＡＮＤ１は、ローレベルの出力信号Ｖ２が入力されることに応じて、インバータＩＮＶ１の出力信号をマスクするため、アンド回路ＡＮＤ１の制御信号ＶＱ２ｂはローレベルに固定される（矢印Ａ４）。よってトランジスタＦＥＴ１ｂがオン状態に固定され、ＦＥＴ２ｂがオフ状態に固定されるため、チョークコイルＬ１の端子Ｔｘが入力端子Ｔｉｎへ接続された状態で固定される。
【００６５】
制御信号ＶＱ１ｂがハイレベルの間は、トランジスタＦＥＴ３ｂがオン、ＦＥＴ４ｂがオフ状態とされるため、端子Ｔｙは基準電位へ接続され、入力端子Ｔｉｎ側よりエネルギーがチョークコイルＬ１に蓄積される。一方、制御信号ＶＱ１ｂがローレベルの間は、トランジスタＦＥＴ３ｂがオフ、ＦＥＴ４ｂがオン状態とされるため、端子Ｔｙは出力端子Ｔｏｕｔへ接続され、チョークコイルＬ１よりエネルギーが出力端子Ｔｏｕｔ側に放出される。よって時刻ｔ２２以降の期間では、トランジスタＦＥＴ３ｂおよびＦＥＴ４ｂとチョークコイルＬ１とによって昇圧コンバータが形成され、昇圧動作が行われる。なおトランジスタＦＥＴ３ｂおよびＦＥＴ４ｂのスイッチングデューティは、誤差増幅器ＥＲＡ２の出力信号Ｅｏｕｔ２に応じて定められる。
【００６６】
昇圧動作では、制御信号ＶＱ１ｂがローレベルのときに、トランジスタＦＥＴ１ｂとＦＥＴ４ｂとが同時に導通し、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが直接導通する。そして入力電圧ＶｉｎからトランジスタＦＥＴ１ｂ、チョークコイルＬ１、トランジスタＦＥＴ４ｂを介して出力コンデンサＣ１に至る電流経路が形成される。よって出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも低い期間において昇圧動作を行うと、入力電圧Ｖｉｎから出力コンデンサＣ１へラッシュ電流が流れる。しかし第３実施形態に係るＤＣ−ＤＣコンバータ１ｂでは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも低い期間においては昇圧動作ではなく昇降圧動作を行う。すると昇降圧動作では、入力電圧Ｖｉｎから出力コンデンサＣ１へ至る電流経路が形成されないため、ラッシュ電流が流れることが防止される。よって、出力電圧Ｖｏｕｔが急激に入力電圧Ｖｉｎまで上昇する事態が防止されるため、ソフトスタート動作を行うことが可能となる。
【００６７】
また第３実施形態に係るＤＣ−ＤＣコンバータ１ｂでは、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎよりも高くなる時刻ｔ２２の経過後において、昇降圧動作から昇圧動作へ切り替えられる。よってラッシュ電流を防止しながら、スイッチング動作が行われるトランジスタを４つから２つへ減らすことができるため、スイッチング損失を減少させることが可能となる。
【００６８】
以上より本発明におけるＤＣ−ＤＣコンバータ１ｂでは、停止時には暗電流の発生が防止される。また起動時において、出力電圧が入力電圧より低い期間では、昇降圧動作が行われることにより、ソフトスタート動作が可能となる。また起動時において、出力電圧が入力電圧より高い期間では、昇圧動作が行われることにより、スイッチング損失を減少させることが可能となる。これにより、ラッシュ電流防止と出力ランプ制御を実現する事が可能な、暗電流防止機能付き昇圧ＤＣ−ＤＣコンバータを実現する事が可能となる。
【００６９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態では、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとが近接しており、ステート（３）での電流センス信号Ｖｓの傾きがほぼゼロの場合を説明したが、この形態に限られない。入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも高いときは、ステート（３）において、電流センス信号Ｖｓは一定の傾きで増加する。そして第２周期Ｔ２の終了時点において電流センス信号Ｖｓが出力信号Ｅｏｕｔに到達していることから、第２周期Ｔ２に引き続く第１周期Ｔ１におけるステート（１）の期間は、最小オンパルス期間となる。一方、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低いときは、ステート（３）において、電流センス信号Ｖｓは一定の傾きで減少する。そして第２周期Ｔ２の終了時点において電流センス信号Ｖｓが出力信号Ｅｏｕｔよりも低いことから、第２周期Ｔ２に引き続く第１周期Ｔ１におけるステート（１）の期間は、電流センス信号Ｖｓが出力信号Ｅｏｕｔに到達するまでの期間とされる。よって、いずれの場合も第１実施形態の動作が可能である。なお、第２実施形態においても同様に、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも高いとき、および入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低いときの何れであっても本発明の動作が可能であることは言うまでもない。
【００７０】
また本実施形態において、第１周期Ｔ１を基本周期Ｔと等しくしたが、第１周期Ｔ１は基本周期Ｔと異なる場合も含まれることは言うまでもない。
【００７１】
また本実施形態では、第２周期Ｔ２は第１周期Ｔ１のｎ倍であり、ｎの値は２以上の自然数であるとしたが、この形態に限られない。ｎは１より大きい実数であればよいことは言うまでもない。例えば、基本周期Ｔを分周して第１周期Ｔ１を得る構成とする場合には、ｎを実数とすることができる。この場合、基本周期Ｔを２分周して第１周期Ｔ１が得られ、基本周期Ｔを５分周して第２周期Ｔ２が得られる場合を例として考えると、第２周期Ｔ２は第１周期Ｔ１の２．５倍となる。また、クロック信号ＣＬＫの周期自体を、第１周期Ｔ１と第２周期Ｔ２との間で変調する構成としても、ｎを実数とすることができることは言うまでもない。
【００７２】
また本実施形態では、電流センス信号Ｖｓ，及び出力信号Ｅｏｕｔに対し、制御安定化のための補償信号が加えられたものであってもよいことは言うまでもない。
【００７３】
また本実施形態では、第２周期Ｔ２は、第１周期Ｔ１の４倍の周期を有する固定値であるとしたが、この形態に限られない。第２周期Ｔ２は、入力電圧と出力電圧の関係、及び出力負荷の変化に対してダイナミックに可変制御が可能であることは言うまでもない。例えば、出力負荷の変化が発生することに応じて第２周期Ｔ２を小さくするように可変制御すれば、ステート（３）の期間を減らすことができるため、ＤＣ−ＤＣコンバータの追従性を高めることが可能となる。また入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差電圧が小さくなることに応じて第２周期Ｔ２を大きくし、差電圧が大きくなることに応じて第２周期Ｔ２を小さくするようにダイナミックに可変制御すれば、よりスイッチング回数を減らすことが可能となる。
【００７４】
また第１実施形態では、第１周期動作ＴＯ１と第２周期動作ＴＯ２との存在比率を１：１にしているが、この形態に限られず、存在比率は任意の値に定めることができることは言うまでもない。そして第１周期動作ＴＯ１と第２周期動作ＴＯ２との存在比率を可変に制御することにより、ステート（３）が全体のステートに占める時間比率を調整することができる。例えば、第１周期動作ＴＯ１と第２周期動作ＴＯ２とを、ＴＯ１、ＴＯ１、ＴＯ２、ＴＯ１・・・などの順番で繰り返すことにより、第２周期動作ＴＯ２の存在比率を下げれば、ステート（３）の周期を短くすることと同様の効果を得ることができる。
【００７５】
また本実施形態では、同期整流素子としてトランジスタＦＥＴ２およびＦＥＴ４を用いるとしたが、この形態に限られず、ダイオード素子を用いて整流する形態であってもよい。例えば、トランジスタＦＥＴ２およびＦＥＴ４の少なくとも一方をダイオードに置き換えた構成や、トランジスタＦＥＴ２およびＦＥＴ４の少なくとも一方に並列にダイオードを備える構成であってもよいことは言うまでもない。
【００７６】
また、本実施形態では、図１において、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４をＮ型ＦＥＴとしているが、この形態に限られず、ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４のいずれか、もしくは全てをＰ型ＦＥＴに置き換えた構成であってもよいことは言うまでもない。
【００７７】
また電流センス信号Ｖｓは、チョークコイルＬ１に流れるインダクタ電流ＩＬを検出する形態に限られず、トランジスタＦＥＴ１かＦＥＴ３の少なくとも何れか１つに流れる電流を検出する形態であってもよいことは言うまでもない。
【００７８】
また第１および第２実施形態では、第２周期動作ＴＯ２において、ステート（１）から（３）へ切り替えが行われることで、インダクタ電流ＩＬの増加傾きが鈍化され、ピーク・トゥ・ピーク電流値が大きくなることを防止できるとしたが、この形態に限られない。ステート（２）から（３）へ切り替えが行われることで、インダクタ電流ＩＬの減少傾きが鈍化されるとしてもよい。これにより、インダクタ電流ＩＬのボトム電流値が大きくなることを防止できるため、第１周期Ｔ１に比して第２周期Ｔ２を大きくすることができる。
【００７９】
また第１および第２実施形態では、クロック信号ＣＬＫは、昇降圧型ＤＣ−ＤＣコンバータについて使用されるとしたが、この形態に限られない。ＤＣ−ＤＣコンバータが、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも高いときは降圧型ＤＣ−ＤＣコンバータに切り替えられ、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低いときは昇圧型ＤＣ−ＤＣコンバータに切り替えられる構成を備える場合には、これらのＤＣ−ＤＣコンバータにおいても共通にクロック信号ＣＬＫを使用可能であることは言うまでもない。
【００８０】
また本実施形態の制御回路１１および１１ｂは、単一または複数の半導体チップなどにより構成してもよい。またＤＣ−ＤＣコンバータ１を単一または複数の半導体チップにより構成してもよく、またモジュールとして構成してもよいことは言うまでもない。
【００８１】
また第３実施形態のＤＣ−ＤＣコンバータ１ｂは、電圧モード制御されるとしたが、この形態に限られない。第３実施形態に係る発明のポイントは出力電圧と入力電圧との比較結果に応じて昇降圧動作と昇圧動作とを切り替えることにある。よって電流モード制御される形態であってもよいことは言うまでもない。
【００８２】
また第３実施形態では、トランジスタＦＥＴ１ｂとＦＥＴ４ｂはＰ型のトランジスタとしたが、この形態に限られない。トランジスタＦＥＴ１ｂのボディダイオードの極性が、端子Ｔｘから入力端子Ｔｉｎの方向に順方向とされていればよいため、Ｎ型のトランジスタであってもよいことは言うまでもない。
【００８３】
また第３実施形態では、ＤＣ−ＤＣコンバータ１ｂの起動時におけるソフトスタート動作について説明したが、この形態に限られない。ＤＣ−ＤＣコンバータ１ｂの終了時において、出力電圧Ｖｏｕｔを予め定められる設定電圧からゼロまで徐々に低下させていくソフトスタート制御を行うことができることは言うまでもない。この場合には、出力電圧が入力電圧より高い期間では昇圧動作を行い、出力電圧が入力電圧より低くなることに応じて昇圧動作から昇降圧動作へ切り替えればよい。
【００８４】
なお、トランジスタＦＥＴ１は第１のスイッチング素子の一例、トランジスタＦＥＴ２は第１の整流素子の一例、トランジスタＦＥＴ４は第２の整流素子の一例、トランジスタＦＥＴ３は第２のスイッチング素子の一例、チョークコイルＬ１はインダクタンス素子の一例、制御回路１１は制御部のそれぞれ一例である。またトランジスタＦＥＴ１ｂは第１のスイッチング素子の一例、トランジスタＦＥＴ２ｂは第２のスイッチング素子の一例、トランジスタＦＥＴ３ｂは第３のスイッチング素子の一例、トランジスタＦＥＴ４ｂは第４のスイッチング素子の一例、ＰＷＭ制御回路ＰＷＭ１は制御信号生成回路の一例、電圧比較器ＣＯＭＰ２は比較器の一例、アンド回路ＡＮＤ１はマスク回路のそれぞれ一例である。
【００８５】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）電圧入力端子とインダクタンス素子の一方の端子との間に接続された第１のスイッチング素子と、
基準電位と前記インダクタンス素子の一方の端子との間に接続された第１の整流素子と、
電圧出力端子と前記インダクタンス素子の他方の端子との間に接続された第２の整流素子と、
前記基準電位と前記インダクタンス素子の他方の端子との間に接続された第２のスイッチング素子とを備える昇降圧型ＤＣ−ＤＣコンバータの制御方法において、
前記第１および前記第２のスイッチング素子がオン状態となる第１のステート、前記第１および前記第２のスイッチング素子がオフ状態となる第２のステート、および前記第１のスイッチング素子がオン状態とされ前記第２のスイッチング素子がオフ状態とされる第３のステートのそれぞれを備え、
前記第２のステートを含み所定の第１周期で行われる第１周期動作と、前記第１のステートおよび前記第３のステートを含み前記第１周期よりも大きい第２周期で行われる第２周期動作とを含むことを特徴とする昇降圧型ＤＣ−ＤＣコンバータの制御方法。
（付記２）前記第１周期動作は、
前記第１のステートにセットされることで前記第１周期動作を開始するステップと、
前記インダクタンス素子の電流が所定値に到達することに応じて前記第１のステートから前記第２のステートへ切り替えるステップと
を備えることを特徴とする付記１に記載の昇降圧型ＤＣ−ＤＣコンバータの制御方法。
（付記３）前記第１周期動作は、前記第２のステートにセットされることで前記第１周期動作を開始するステップを備えることを特徴とする付記１に記載の昇降圧型ＤＣ−ＤＣコンバータの制御方法。
（付記４）前記第２周期動作は、
前記第１のステートにセットされることで前記第２周期動作を開始するステップと、
前記インダクタンス素子の電流が所定値に到達することに応じて前記第１のステートから前記第３のステートへ切り替えるステップと
を備えることを特徴とする付記１に記載の昇降圧型ＤＣ−ＤＣコンバータの制御方法。
（付記５）前記第２周期は、前記第１周期のｎ倍（ｎは１より大きい実数）の期間であることを特徴とする付記４に記載の昇降圧型ＤＣ−ＤＣコンバータの制御方法。
（付記６）前記ｎは２以上の自然数であることを特徴とする付記５に記載の昇降圧型ＤＣ−ＤＣコンバータの制御方法。
（付記７）前記第１の整流素子は第３のスイッチング素子であり、
前記第２の整流素子は第４のスイッチング素子であり、
前記第１のステートでは前記第３および第４のスイッチング素子をオフ状態とし、
前記第２のステートでは前記第３および第４のスイッチング素子をオン状態とし、
前記第３のステートでは前記第４のスイッチング素子をオン状態、前記第３のスイッチング素子をオフ状態とすることを特徴とする付記１に記載の昇降圧型ＤＣ−ＤＣコンバータの制御方法。
（付記８）電圧入力端子とインダクタンス素子の一方の端子との間に接続された第１のスイッチング素子と、
基準電位と前記インダクタンス素子の一方の端子との間に接続された第１の整流素子と、
電圧出力端子と前記インダクタンス素子の他方の端子との間に接続された第２の整流素子と、
前記基準電位と前記インダクタンス素子の他方の端子との間に接続された第２のスイッチング素子と、
前記第１および前記第２のスイッチング素子がオン状態となる第１のステート、前記第１および前記第２のスイッチング素子がオフ状態となる第２のステート、および前記第１のスイッチング素子がオン状態とされ前記第２のスイッチング素子がオフ状態とされる第３のステートのそれぞれを制御する制御部とを備え、
前記第２のステートを含み所定の第１周期で行われる第１周期動作と、
前記第１のステートおよび前記第３のステートを含み前記第１周期よりも大きい第２周期で行われる第２周期動作とを含むこと
を特徴とする昇降圧型ＤＣ−ＤＣコンバータの制御回路。
（付記９）前記第１の整流素子として第３のスイッチング素子を備え、
前記第２の整流素子として第４のスイッチング素子を備え、
前記制御部は、
前記第１のステートでは前記第３および第４のスイッチング素子をオフ状態とし、
前記第２のステートでは前記第３および第４のスイッチング素子をオン状態とし、
前記第３のステートでは前記第４のスイッチング素子をオン状態、前記第３のスイッチング素子をオフ状態とすることを特徴とする付記８に記載の昇降圧型ＤＣ−ＤＣコンバータの制御回路。
（付記１０）電圧入力端子とインダクタンス素子の一方の端子との間に接続された第１のスイッチング素子と、
基準電位と前記インダクタンス素子の一方の端子との間に接続された第１の整流素子と、
電圧出力端子と前記インダクタンス素子の他方の端子との間に接続された第２の整流素子と、
前記基準電位と前記インダクタンス素子の他方の端子との間に接続された第２のスイッチング素子と、
前記第１および前記第２のスイッチング素子がオン状態となる第１のステート、前記第１および前記第２のスイッチング素子がオフ状態となる第２のステート、および前記第１のスイッチング素子がオン状態とされ前記第２のスイッチング素子がオフ状態とされる第３のステートのそれぞれを制御する制御部とを備え、
前記第２のステートを含み所定の第１周期で行われる第１周期動作と、前記第１のステートおよび前記第３のステートを含み前記第１周期よりも大きい第２周期で行われる第２周期動作と
を含むことを特徴とする昇降圧型ＤＣ−ＤＣコンバータ。
（付記１１）電圧入力端子とインダクタンス素子の第1の端子との間に接続され、前記インダクタンス素子の前記第１の端子から前記電圧入力端子の方向に導通する逆並列ダイオードを備えた第１のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第１の端子との間に接続された第２のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第２の端子との間に接続された第４のスイッチング素子と、
時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、
出力電圧の設定電圧を定める基準電圧と前記ソフトスタート信号とのうち低い方と前記出力電圧との誤差増幅を行う誤差増幅器と、
前記出力電圧が入力電圧より低い期間においては、前記第１および前記第３のスイッチング素子がオン状態となる第１のステートと、前記第２および前記第４のスイッチング素子がオン状態となる第２のステートとを前記誤差増幅器の出力に応じて交互に切り替え、
前記出力電圧が前記入力電圧より高い期間においては、前記第１のスイッチング素子をオン状態に維持し前記第２のスイッチング素子をオフ状態に維持すると共に、前記第３のスイッチング素子と前記第４のスイッチング素子とを前記誤差増幅器の出力に応じて交互にオン状態に切り替えるスイッチング制御回路と
を備えることを特徴とする昇降圧型ＤＣ−ＤＣコンバータの制御回路。
（付記１２）前記スイッチング制御回路は、
前記誤差増幅器の出力信号の大きさに応じたパルス幅を有する制御信号を出力する制御信号生成回路と、
前記出力電圧と前記入力電圧とを比較する比較器と、
前記比較器の結果に応じて、前記出力電圧が前記入力電圧より低い期間においては前記制御信号を通過させ、前記出力電圧が前記入力電圧より高い期間においては前記制御信号をマスクするマスク回路と
を備えることを特徴とする付記１１に記載の昇降圧型ＤＣ−ＤＣコンバータの制御回路。
（付記１３）前記比較器の出力は、前記出力電圧が前記入力電圧より高い期間においてはローレベルとされ、
前記マスク回路は、論理積回路であることを特徴とする付記１２に記載の昇降圧型ＤＣ−ＤＣコンバータの制御回路。
（付記１４）前記誤差増幅器は、
前記出力電圧が入力される第１極性端子と、
前記基準電圧が入力される第１の第２極性端子と、
前記ソフトスタート信号が入力される第２の第２極性端子と
を備えることを特徴とする付記１１乃至１３のいずれか１項に記載の昇降圧型ＤＣ−ＤＣコンバータの制御回路。
（付記１５）電圧入力端子とインダクタンス素子の第１の端子との間に接続された第１のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第１の端子との間に接続された第２のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第２の端子との間に接続された第４のスイッチング素子と
を備える昇降圧型ＤＣ−ＤＣコンバータの制御方法において、
第１ないし第４のスイッチング素子をオフ状態とするステップと、
起動指令に応じて、前記第１および前記第３のスイッチング素子がオン状態となる第１のステートと、前記第２および前記第４のスイッチング素子がオフ状態となる第２のステートとを交互に行うステップと、
前記出力電圧が前記入力電圧より高くなることに応じて、前記第１のスイッチング素子をオン状態に維持し前記第２のスイッチング素子をオフ状態に維持すると共に、前記誤差増幅器の出力に応じて前記第３のスイッチング素子と前記第４のスイッチング素子とを交互にオン状態にするステップと
を備えることを特徴とする昇降圧型ＤＣ−ＤＣコンバータの制御方法。
（付記１６）電圧入力端子とインダクタンス素子の第１の端子との間に接続され、前記インダクタンス素子の前記第１の端子から前記電圧入力端子の方向に導通する逆並列ダイオードを備えた第１のスイッチング素子と、
基準電位と前記インダクタンス素子の前記第１の端子との間に接続された第２のスイッチング素子と、
電圧出力端子と前記インダクタンス素子の第２の端子との間に接続された第３のスイッチング素子と、
前記基準電位と前記インダクタンス素子の前記第２の端子との間に接続された第４のスイッチング素子と、
時間とともに値が上昇または下降するソフトスタート信号を出力するソフトスタート制御回路と、
出力電圧の設定電圧を定める基準電圧と前記ソフトスタート信号とのうち低い方と前記出力電圧との誤差増幅を行う誤差増幅器と、
前記出力電圧が入力電圧より低い期間においては、前記第１および前記第３のスイッチング素子がオン状態となる第１のステートと、前記第２および前記第４のスイッチング素子がオン状態となる第２のステートとを前記誤差増幅器の出力に応じて交互に切り替え、
前記出力電圧が前記入力電圧より高い期間においては、前記第１のスイッチング素子をオン状態に維持し前記第２のスイッチング素子をオフ状態に維持すると共に、前記第３のスイッチング素子と前記第４のスイッチング素子とを前記誤差増幅器の出力に応じて交互にオン状態に切り替えるスイッチング制御回路と
を備えることを特徴とする昇降圧型ＤＣ−ＤＣコンバータ。
【図面の簡単な説明】
【００８６】
【図１】昇降圧型ＤＣ−ＤＣコンバータ１の回路図である。
【図２】ステート（１）の状態を示す回路図である。
【図３】ステート（２）の状態を示す回路図である。
【図４】ステート（３）の状態を示す回路図である。
【図５】第１実施形態の状態遷移図である。
【図６】第１実施形態におけるＤＣ−ＤＣコンバータ１の波形図である。
【図７】従来の回路動作を示す波形図である。
【図８】第２実施形態の状態遷移図である。
【図９】第２実施形態におけるＤＣ−ＤＣコンバータ１の波形図である。
【図１０】ＤＣ−ＤＣコンバータ１ｂの回路図である。
【図１１】第３実施形態におけるＤＣ−ＤＣコンバータ１ｂの波形図である。
【図１２】従来のＤＣ−ＤＣコンバータ１００の回路図である。
【符号の説明】
【００８７】
１、１ｂ  ＤＣ−ＤＣコンバータ
１１、１１ｂ  制御回路
ＣＬＫ  クロック信号
ＣＯＭＰ１  電圧比較器
ＥＲＡ、ＥＲＡ２  誤差増幅器
Ｅｏｕｔ  出力信号
ＦＥＴ１、ＦＥＴ２、ＦＥＴ３、ＦＥＴ４  トランジスタ
ＦＥＴ１ｂ、ＦＥＴ２ｂ、ＦＥＴ３ｂ、ＦＥＴ４ｂ  トランジスタ
ＩＬ  インダクタ電流
Ｉｏｕｔ  出力電流
Ｌ１  チョークコイル
ＯＳＣ  発振器
ＳＣ  ステイタス制御回路
Ｔ  基本周期
Ｔ１、Ｔ１ａ  第１周期
Ｔ２  第２周期
ＴＯ１、ＴＯ１ａ  第１周期動作
ＴＯ２  第２周期動作
Ｔｉｎ  入力端子
Ｔｏｕｔ  出力端子
Ｖ１  出力信号
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｖｓ  電流センス信号
ＳＳ  ソフトスタート制御回路
１２  スイッチング制御回路
【図１】
0005739832.tif 000002
【図２】
0005739832.tif 000003
【図３】
0005739832.tif 000004
【図４】
0005739832.tif 000005
【図５】
0005739832.tif 000006
【図６】
0005739832.tif 000007
【図７】
0005739832.tif 000008
【図８】
0005739832.tif 000009
【図９】
0005739832.tif 000010
【図１０】
0005739832.tif 000011
【図１１】
0005739832.tif 000012
【図１２】
0005739832.tif 000013