(57)【特許請求の範囲】
【請求項１】
２次元のＸ−Ｙ平面のＸ軸、Ｙ軸にそれぞれ２乃至複数個のＸ軸アレイ、Ｙ軸アレイが配列され、当該Ｘ軸アレイ、Ｙ軸アレイの交点にそれぞれ対応するアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）が配置されていて、
当該各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を制御する、前記Ｘ軸アレイの制御情報であるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイの制御情報であるＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）が、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるＵＷＢ電子走査アレイアンテナであって、
前記ＵＷＢ電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力を受けて各Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に対応する遅延時間信号を生成する情報加算回路が前記電圧制御遅延回路に配備されていて、
前記任意のアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている前記各インパルス発生器には当該情報加算回路から出力される前記遅延時間信号がトリガ信号としてそれぞれ入力される
ことを特徴としたＵＷＢ電子走査アレイアンテナ。
【請求項２】
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力をそれぞれ受けてそれぞれに対応しているアナログ電圧を発生させる第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器と、
当該第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器の出力を加算するアナログ加算器と、
当該アナログ加算器からの出力を入力として受け、入力された電圧に比例した第一の遅延時間信号を生成し、外部から入力される第一のトリガパルスに対応させて前記生成した第一の遅延時間信号を前記インパルス発生器に出力する第一の電圧制御遅延回路と
を備えていると共に、
前記第一の電圧制御遅延回路に外部から入力される前記第一のトリガパルスは、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ。
【請求項３】
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中のいずれか一方を受けて対応しているアナログ電圧を発生させる第三のデジタル−アナログ変換器及び、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中の他方を受けて対応しているアナログ電圧を発生させる第四のデジタル−アナログ変換器と、
前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力のどちらか一方を入力として受ける第二の電圧制御遅延回路と、前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力の他方を入力として受ける第三の電圧制御遅延回路と
を備えており、
前記第二の電圧制御遅延回路及び前記第三の電圧制御遅延回路は、いずれも、入力された電圧に比例した遅延時間信号を生成するものであって、前記第二の電圧制御遅延回路あるいは、前記第三の電圧制御遅延回路の中のどちらか一方が、外部から入力される第二のトリガパルスに対応させて生成した第二の遅延時間信号を他方の電圧制御遅延回路に出力し、
当該他方の電圧制御遅延回路は、前記第三のデジタル−アナログ変換器あるいは前記第四のデジタル−アナログ変換器からの出力の中の他方による入力電圧に比例させて生成した第三の遅延時間信号を、前記第二の遅延時間信号を第三のトリガパルス信号として、前記インパルス発生器に出力するものであって、
前記第二のトリガパルスが、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備されて、前記第二の遅延時間信号を出力する前記第二の電圧制御遅延回路あるいは前記第三の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ。
【請求項４】
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報であって、
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）とＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）とを加算するデジタル情報加算回路と、
当該デジタル情報加算回路からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成し、外部から入力される第四のトリガパルスに対応させて前記生成した第四の遅延時間信号を前記インパルス発生器に出力する第一のプログラマブル遅延回路と
を備えており、
前記第一のプログラマブル遅延回路に外部から入力される前記第四のトリガパルスは、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一のプログラマブル遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ。
【請求項５】
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報であって、
前記情報加算回路は、第二のプログラマブル遅延回路と第三のプログラマブル遅延回路とを備えており、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の一方は、任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中のいずれか一方を受けて対応する第五の遅延時間信号を生成し、外部から入力される第五のトリガパルスに対応させて前記生成した第五の遅延時間信号を前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の他方に出力し、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の他方は、任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中の他方を受けて対応する第六の遅延時間信号を生成し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方から出力されてきた前記第五の遅延時間信号を第六のトリガパルス信号として、前記生成された第五の遅延時間信号を前記インパルス発生器に出力するものであって、
前記第五のトリガパルスが、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備されていて前記第五の遅延時間信号を出力する前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ。
【請求項６】
前記電圧制御遅延回路は１チップＣＭＯＳ・ＩＣに集積化されていることを特徴とした請求項１乃至請求項５のいずれか一項記載のＵＷＢ電子走査アレイアンテナ。
【請求項７】
２次元のＸ−Ｙ平面のＸ軸、Ｙ軸にそれぞれ２乃至複数個のＸ軸アレイ、Ｙ軸アレイが配列され、当該Ｘ軸アレイ、Ｙ軸アレイの交点にそれぞれ対応するアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）が配置されていて、
当該各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を制御する、前記Ｘ軸アレイの制御情報であるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイの制御情報であるＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）が、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるＵＷＢ電子走査アレイアンテナであって、
前記ＵＷＢ電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又はＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の中のどちらか一方に基づいて対応している第一の時間遅延パルス列情報Ｔｘｉ（ｉ＝１〜ｍ）またはＴｙｊ（ｊ＝１〜ｎ）を生成する第一の遅延パルス発生回路と、
前記第一の時間遅延パルス列情報Ｔｘｉ（ｉ＝１〜ｍ）またはＴｙｊ（ｊ＝１〜ｎ）を入力信号として用い、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又はＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の中の他方に基づいて第二の時間遅延パルス列情報Ｔｘｉ＋Ｔｙｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を生成し、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されている前記各インパルス発生器への第七のトリガ信号として出力する第二の遅延パルス発生回路と
が前記電圧制御遅延回路に配備されていることを特徴とするＵＷＢ電子走査アレイアンテナ。
【請求項８】
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいてデジタル−アナログ変換してアナログ電圧を発生させ、
前記発生されたアナログ電圧の信号を、前記各インパルス発生器に対してそれぞれ配備されていて、電圧で遅延時間を制御する機能を有し、かつ外部トリガ信号で動作する電圧制御遅延回路に入力し、
前記それぞれの外部トリガ信号に、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に対応する時間遅延パルス列を用いることを特徴とした請求項７記載のＵＷＢ電子走査アレイアンテナ。
【請求項９】
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいて遅延時間を生成するデジタル制御プログラマブル遅延回路の入力に、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいて生成したパルス列を用いることを特徴とした請求項７記載のＵＷＢ電子走査アレイアンテナ。
【請求項１０】
Ｘ軸アレイ又はＹ軸アレイの制御パルス列を、電圧制御ＣＭＯＳリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成するとともに、
前記電圧制御ＣＭＯＳリング発振器をＰＬＬ回路に構成し、その発振周波数をアレイ制御情報に基づいて制御する
ことを特徴とした請求項９記載のＵＷＢ電子走査アレイアンテナ。
【請求項１１】
前記電圧制御遅延回路は１チップＣＭＯＳ・ＩＣに集積化されていることを特徴とした請求項７乃至請求項１０のいずれか一項記載のＵＷＢ電子走査アレイアンテナ。
【請求項１２】
アレイアンテナの各素子にインパルス発生器の代わりに相関検波回路またはサンプリング回路を接続してその入力とし、各素子に入力される受信信号を受信トリガ信号で相関検波、または、サンプリングを行うアレイアンテナの構成をとり、
受信トリガ信号としてインパルス発生器を用い、受信トリガ間隔を変えることによりアレイアンテナの受信ビーム方向を制御することを特徴とした請求項１乃至１１いずれか一項記載のＵＷＢ電子走査アレイアンテナを用いた受信用ＵＷＢ電子走査アレイアンテナ。
【請求項１３】
前記電圧制御遅延回路を電源電圧で遅延時間が変化するＣＭＯＳインバータで構成するとともに、
前記ＣＭＯＳインバータと同一あるいは類似した製造プロセスで作成したＣＭＯＳインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得る
ことを特徴とした請求項２、３又は８記載のＵＷＢ電子走査アレイアンテナ。
【請求項１４】
前記インパルス発生器において、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力する
ことを特徴とした請求項１乃至１３のいずれか一項記載のＵＷＢ電子走査アレイアンテナ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアレイアンテナに関する。特に、ＵＷＢ（Ultra Wide Band）レーダ等に使用するアレイアンテナであって、ビーム方向を２次元に走査可能であり、低コストでＩＣ化が可能なＵＷＢ電子走査アレイアンテナに関する。
【背景技術】
【０００２】
ＵＷＢレーダは従来のレーダと異なり広帯域信号を扱うため、従来手法でのアンテナビーム走査は困難であったが、最近になってＵＷＢレーダに適した画期的な手法が提案されている（特許文献１）。
【０００３】
特許文献１記載の発明では、電子走査アレイアンテナを構成する複数のアンテナ素子のそれぞれに、従来の移相器の代わりに、インパルス発生器を接続していた。そして、前記各アンテナ素子に接続されている各インパルス発生器への送信トリガ時間・タイミングを変化させ、これによって、等価的にアンテナから放射される電波の位相を変化させていた。また、送信トリガの繰返し間隔を変化させることによりアレイアンテナから放射されるビームの方向を制御していた。各アンテナ素子に接続されている各インパルス発生器への送信トリガタイミングを変化させる手段としては、送信トリガパルスの周波数を変化させる方式や、パルスポジションを変化させる方式を採用していた。例えば、インパルス発生タイミングをコントロールするため、送信トリガを各アンテナ素子間に接続した遅延線を介してアレイ片端から供給する構成にしていた。送信トリガの繰返し間隔が変わると、各アンテナ素子へ供給される送信トリガは、遅延線を通る数に比例して遅れる。これを利用しビーム方向を変化させたものである。遅延線と各アンテナ素子に接続しているインパルス発生器を使い、送信トリガ間隔を変化させてビームを制御する簡単な構成で、かつ、低コストに、ＵＷＢアレイアンテナのビーム制御回路を実現することができた。また、パルスポジションを変化させた送信トリガパルスを遅延線に送り込み、各素子の送信トリガが所望のタイミングとなった時にスイッチをＯＮしてインパルス発生器を作動させビームを制御する方式にしていた。これによって、簡単な構成で、かつ、低コストでＵＷＢアレイアンテナのビーム制御回路を実現させた。
【０００４】
この特許文献１記載の発明の一例を図１３に示す。電子走査アレイアンテナを構成する複数のアンテナ素子１２０５〜１２０８のそれぞれにインパルス発生器１２０１〜１２０４が接続されている。トリガ発生器（不図示）に複数の遅延線１２１３〜１２１５が直列に接続され、他方に終端器１２１６が配備されている。トリガ発生器（不図示）に複数の遅延線１２１３〜１２１５が直列に接続されている配線の異なる位置に各インパルス発生器１２０１〜１２０４が接続されている。送信トリガを各アンテナ素子１２０５〜１２０８に接続した遅延線１２１３〜１２１５を介してアレイの片端から供給する。これによって、各インパルス発生器１２０１〜１２０４からのインパルス発生タイミングがコントロールされている。図示のように、トリガ周波数を変えることでアンテナ素子１２０５〜１２０８から放射されるインパルス波１２０９〜１２１２の発射タイミングを制御してビーム方向を走査するものである。
【０００５】
これは回路構成が簡単で、ビーム制御も容易で、低コスト化可能という特徴を有していた。しかし、ビーム走査が１次元なので高分解能を要求されるシステムに適用することが簡単ではなかった。また、さらなる空間分解能の改善のために１次元を含む２次元ビーム走査が可能な方式が求められる場合があった。
【０００６】
しかし２次元ビーム走査を可能とするためには、回路規模が増大して高コストになりＩＣ化が容易でないなど改善すべき点がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第ＷＯ２０１０／０６４７２３号公報
【特許文献２】特開２０１０−２８８２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ＵＷＢレーダに使用するアレイアンテナであって、ビーム方向を１次元を含む２次元に走査可能であり、低コストでＩＣ化が可能なＵＷＢ電子走査アレイアンテナを提供することを目的にしている。
【課題を解決するための手段】
【０００９】
請求項１記載の発明は、
２次元のＸ−Ｙ平面のＸ軸、Ｙ軸にそれぞれ２乃至複数個のＸ軸アレイ、Ｙ軸アレイが配列され、当該Ｘ軸アレイ、Ｙ軸アレイの交点にそれぞれ対応するアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）が配置されていて、
当該各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を制御する、前記Ｘ軸アレイの制御情報であるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイの制御情報であるＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）が、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるＵＷＢ電子走査アレイアンテナであって、
前記ＵＷＢ電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力を受けて各Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に対応する遅延時間信号を生成する情報加算回路が前記電圧制御遅延回路に配備されていて、
前記任意のアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている前記各インパルス発生器には当該情報加算回路から出力される前記遅延時間信号がトリガ信号としてそれぞれ入力される
ことを特徴としたＵＷＢ電子走査アレイアンテナ
である。
【００１０】
請求項２記載の発明は、
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力をそれぞれ受けてそれぞれに対応しているアナログ電圧を発生させる第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器と、
当該第一のデジタル−アナログ変換器及び、第二のデジタル−アナログ変換器の出力を加算するアナログ加算器と、
当該アナログ加算器からの出力を入力として受け、入力された電圧に比例した第一の遅延時間信号を生成し、外部から入力される第一のトリガパルスに対応させて前記生成した第一の遅延時間信号を前記インパルス発生器に出力する第一の電圧制御遅延回路と
を備えていると共に、
前記第一の電圧制御遅延回路に外部から入力される前記第一のトリガパルスは、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ
である。
【００１１】
請求項３記載の発明は、
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中のいずれか一方を受けて対応しているアナログ電圧を発生させる第三のデジタル−アナログ変換器及び、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中の他方を受けて対応しているアナログ電圧を発生させる第四のデジタル−アナログ変換器と、
前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力のどちらか一方を入力として受ける第二の電圧制御遅延回路と、前記第三のデジタル−アナログ変換器からの出力あるいは前記第四のデジタル−アナログ変換器からの出力の他方を入力として受ける第三の電圧制御遅延回路と
を備えており、
前記第二の電圧制御遅延回路及び前記第三の電圧制御遅延回路は、いずれも、入力された電圧に比例した遅延時間信号を生成するものであって、前記第二の電圧制御遅延回路あるいは、前記第三の電圧制御遅延回路の中のどちらか一方が、外部から入力される第二のトリガパルスに対応させて生成した第二の遅延時間信号を他方の電圧制御遅延回路に出力し、
当該他方の電圧制御遅延回路は、前記第三のデジタル−アナログ変換器あるいは前記第四のデジタル−アナログ変換器からの出力の中の他方による入力電圧に比例させて生成した第三の遅延時間信号を、前記第二の遅延時間信号を第三のトリガパルス信号として、前記インパルス発生器に出力するものであって、
前記第二のトリガパルスが、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備されて、前記第二の遅延時間信号を出力する前記第二の電圧制御遅延回路あるいは前記第三の電圧制御遅延回路のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ
である。
【００１２】
請求項４記載の発明は、
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報であって、
前記情報加算回路は、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）とＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）とを加算するデジタル情報加算回路と、
当該デジタル情報加算回路からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成し、外部から入力される第四のトリガパルスに対応させて前記生成した第四の遅延時間信号を前記インパルス発生器に出力する第一のプログラマブル遅延回路と
を備えており、
前記第一のプログラマブル遅延回路に外部から入力される前記第四のトリガパルスは、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備される前記第一のプログラマブル遅延回路のそれぞれに対して同時に入力されることを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ
である。
【００１３】
請求項５記載の発明は、
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報であって、
前記情報加算回路は、第二のプログラマブル遅延回路と第三のプログラマブル遅延回路とを備えており、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の一方は、任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中のいずれか一方を受けて対応する第五の遅延時間信号を生成し、外部から入力される第五のトリガパルスに対応させて前記生成した第五の遅延時間信号を前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の他方に出力し、
前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の他方は、任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）の入力、あるいは、前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力の中の他方を受けて対応する第六の遅延時間信号を生成し、前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方から出力されてきた前記第五の遅延時間信号を第六のトリガパルス信号として、前記生成された第五の遅延時間信号を前記インパルス発生器に出力するものであって、
前記第五のトリガパルスが、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器ごとにそれぞれ配備されていて前記第五の遅延時間信号を出力する前記第二のプログラマブル遅延回路又は第三のプログラマブル遅延回路の中の一方のそれぞれに対して同時に入力される
ことを特徴とする請求項１記載のＵＷＢ電子走査アレイアンテナ
である。
【００１４】
請求項６記載の発明は、
前記電圧制御遅延回路は１チップＣＭＯＳ・ＩＣに集積化されていることを特徴とした請求項１乃至請求項５のいずれか一項記載のＵＷＢ電子走査アレイアンテナ
である。
【００１５】
請求項７記載の発明は、
２次元のＸ−Ｙ平面のＸ軸、Ｙ軸にそれぞれ２乃至複数個のＸ軸アレイ、Ｙ軸アレイが配列され、当該Ｘ軸アレイ、Ｙ軸アレイの交点にそれぞれ対応するアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）が配置されていて、
当該各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を制御する、前記Ｘ軸アレイの制御情報であるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイの制御情報であるＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）が、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるＵＷＢ電子走査アレイアンテナであって、
前記ＵＷＢ電子走査アレイアンテナは電圧制御遅延回路を備えており、
任意の前記アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対する前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又はＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の中のどちらか一方に基づいて対応している第一の時間遅延パルス列情報Ｔｘｉ（ｉ＝１〜ｍ）またはＴｙｊ（ｊ＝１〜ｎ）を生成する第一の遅延パルス発生回路と、
前記第一の時間遅延パルス列情報Ｔｘｉ（ｉ＝１〜ｍ）またはＴｙｊ（ｊ＝１〜ｎ）を入力信号として用い、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又はＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の中の他方に基づいて第二の時間遅延パルス列情報Ｔｘｉ＋Ｔｙｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を生成し、前記各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されている前記各インパルス発生器への第七のトリガ信号として出力する第二の遅延パルス発生回路と
が前記電圧制御遅延回路に配備されていることを特徴とするＵＷＢ電子走査アレイアンテナ
である。
【００１６】
請求項８記載の発明は、
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及び前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいてデジタル−アナログ変換してアナログ電圧を発生させ、
前記発生されたアナログ電圧の信号を、前記各インパルス発生器に対してそれぞれ配備されていて、電圧で遅延時間を制御する機能を有し、かつ外部トリガ信号で動作する電圧制御遅延回路に入力し、
前記それぞれの外部トリガ信号に、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に対応する時間遅延パルス列を用いることを特徴とした請求項７記載のＵＷＢ電子走査アレイアンテナ
である。
【００１７】
請求項９記載の発明は、
前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいて遅延時間を生成するデジタル制御プログラマブル遅延回路の入力に、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）又は前記Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に基づいて生成したパルス列を用いることを特徴とした請求項７記載のＵＷＢ電子走査アレイアンテナ
である。
【００１８】
請求項１０記載の発明は、
Ｘ軸アレイ又はＹ軸アレイの制御パルス列を、電圧制御ＣＭＯＳリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成するとともに、
前記電圧制御ＣＭＯＳリング発振器をＰＬＬ回路に構成し、その発振周波数をアレイ制御情報に基づいて制御する
ことを特徴とした請求項９記載のＵＷＢ電子走査アレイアンテナ
である。
【００１９】
請求項１１記載の発明は、
前記電圧制御遅延回路は１チップＣＭＯＳ・ＩＣに集積化されていることを特徴とした請求項７乃至請求項１０のいずれか一項記載のＵＷＢ電子走査アレイアンテナ
である。
【００２０】
請求項１２記載の発明は、
アレイアンテナの各素子にインパルス発生器の代わりに相関検波回路またはサンプリング回路を接続してその入力とし、各素子に入力される受信信号を受信トリガ信号で相関検波、または、サンプリングを行うアレイアンテナの構成をとり、
受信トリガ信号としてインパルス発生器を用い、受信トリガ間隔を変えることによりアレイアンテナの受信ビーム方向を制御することを特徴とした請求項１乃至１１いずれか一項記載のＵＷＢ電子走査アレイアンテナを用いた受信用ＵＷＢ電子走査アレイアンテナ
である。
【００２１】
請求項１３記載の発明は、
前記電圧制御遅延回路を電源電圧で遅延時間が変化するＣＭＯＳインバータで構成するとともに、
前記ＣＭＯＳインバータと同一あるいは類似した製造プロセスで作成したＣＭＯＳインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得る
ことを特徴とした請求項２、３又は８記載のＵＷＢ電子走査アレイアンテナ
である。
【００２２】
請求項１４記載の発明は、
前記インパルス発生器において、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力する
ことを特徴とした請求項１乃至１３のいずれか一項記載のＵＷＢ電子走査アレイアンテナ
である。
【発明の効果】
【００２３】
本発明によれば、ＵＷＢレーダに使用するアレイアンテナであって、ビーム方向を１次元を含む２次元に走査可能であり、低コストでＩＣ化が可能なＵＷＢ電子走査アレイアンテナを提供することができる。
【図面の簡単な説明】
【００２４】
【図１】（ａ）本発明の実施形態におけるアレイアンテナの配置を説明する概略図、（ｂ）本発明のアレイアンテナの構成の概要を示す図。
【図２】（ａ）本発明の一実施例の構成概要を示す図、（ｂ）図２（ａ）図示のアレイアンテナの動作説明（タイミングチャート）を示す図。
【図３】（ａ）本発明の他の実施例の構成概要を示す図、（ｂ）図３（ａ）図示のアレイアンテナの動作説明（タイミングチャート）を示す図。
【図４】本発明の更に他の実施例の構成概要を示す図。
【図５】本発明の更に他の実施例の構成概要を示す図。
【図６】（ａ）本発明の更に他の実施例におけるＸ軸アレイのパルス列を示す図、（ｂ）本発明の更に他の実施例の構成概要を示す図、（ｃ）図６（ａ）、（ｂ）図示のアレイアンテナの動作説明（タイミングチャート）を示す図。
【図７】ＣＭＯＳ回路を利用して本発明のアレイアンテナに採用される電圧制御遅延回路を構成する一例を示す図。
【図８】ＣＭＯＳ回路を利用して本発明のアレイアンテナに採用されるプログラマブル遅延回路を構成する一例を示す図。
【図９】ＣＭＯＳインバータ・リング発振回路を利用して本発明のアレイアンテナに採用される電圧制御遅延回路を構成する一例を示す図。
【図１０】本発明の更に他の実施例の構成概要を示す図であって、時間（あるいは位相）補正回路を含む一例を示す図。
【図１１】本発明の更に他の実施例において、Ｘ軸アレイの制御パルス生成回路を示す図。
【図１２】本発明の更に他の実施例の構成概要を示す図であって、受信アレイアンテナの一例を示す図。
【図１３】従来のＵＷＢ電子走査アレイアンテナの説明図。
【発明を実施するための形態】
【００２５】
本発明のＵＷＢ電子走査アレイアンテナの一実施形態を図１に示す。
【００２６】
アレイアンテナは図１（ａ）に示すようにＸ−Ｙ平面の２次元配列とし、Ｘ軸に１乃至複数個、Ｙ軸に１乃至複数個の配列を持つ。そして、それぞれの交点に対応するアレイアンテナ素子Ａｉｊ（i＝１〜ｍ、ｊ＝１〜ｎ）が配置されている（図１（ｂ））。Ｘ軸、Ｙ軸のアレイ制御情報をそれぞれＸｉ（i＝１〜ｍ）、Ｙｊ（ｊ＝１〜ｎ）とし、対応する交点に配置されている、符号１０５で示す、アレイアンテナ素子Ａｉｊ（i＝１〜ｍ、ｊ＝１〜ｎ）を、前記制御情報に基づき制御するものである。
【００２７】
各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）には、図１（ｂ）に示すようにそれぞれインパルス発生器１０４が接続されている。各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）を制御するＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）が各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）にそれぞれ接続されているインパルス発生器を介して提供され、ビーム方向が二次元に制御されるＵＷＢ電子走査アレイアンテナである。
【００２８】
図１（ｂ）は、本発明のアレイアンテナにおける符号１０５で示すアンテナ素子Ａｉｊの制御方法の基本的な考え方を示している。
【００２９】
Ｘ軸アレイi番目のＸ軸アレイ制御情報ＸｉおよびＹ軸アレイj番目のＹ軸アレイ制御情報Ｙｊは、情報加算回路である時間（位相）情報加算回路１０３の入力端子１０１、１０２から入力される。そして、それぞれの情報が加算処理されて、基準となる時間あるいは位相よりシフトされた信号として出力される。
【００３０】
すなわち、時間（位相）情報加算回路１０３で、任意のアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に対するＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力を受け、各Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に対応する遅延時間信号あるいは遅延位相信号が生成される。
【００３１】
そして、時間（位相）情報加算回路１０３からの前述した出力信号（遅延時間信号あるいは遅延位相信号）は、前記Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）で制御されるアレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されているインパルス発生器１０４にトリガ信号として入力される。これによって、符号１０５で示すアンテナ素子ＡｉｊからＸｉとＹｊに対応した時間あるいは位相制御されたインパルス波が発射される。
【００３２】
このようにして２次元アレイアンテナ配列それぞれのアンテナ素子の時間制御あるいは位相制御が独立に行えるため、アンテナビームの制御が容易にかつ、高い自由度で実現可能となる。
【００３３】
以下、添付図面を参照して本発明の好ましい実施例を説明する。前述した実施形態及び以下の各実施例に対応する図面において共通する要素には共通する符号などを用い、それらの重複した説明は可能な範囲で省略している。
【実施例１】
【００３４】
本発明のＵＷＢ電子走査アレイアンテナの構成の一例を図２に示す。
【００３５】
この実施例は、Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）をデジタル−アナログ変換（ＤＡＣ）したのち、アナログ情報加算器にて加算し、電圧で制御できる電圧制御遅延回路を経てインパルス発生器のトリガ信号を生成するものである。なお、本明細書、図面において「デジタル−アナログ変換」あるいは「デジタル-アナログ変換器」若しくは「デジタル-アナログ変換回路」を「ＤＡＣ」と表すことがある。
【００３６】
符号１０５で示すアンテナ素子ＡｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）は第一のデジタル-アナログ変換器であるＤＡＣ２０１、第二のデジタル-アナログ変換器であるＤＡＣ２０２の入力端子１０１、１０２にそれぞれ入力され、それぞれに対応しているアナログ電圧Ｖｘｉ、Ｖｙｊに変換される。こうして出力されるアナログ電圧Ｖｘｉ、Ｖｙｊはアナログ情報加算器２０３で電圧加算されＶｘｉ＋Ｖｙｊとなり、第一の電圧制御遅延回路である電圧制御遅延回路２０４に入力される。
【００３７】
電圧制御遅延回路２０４は入力される電圧Ｖｘｉ＋Ｖｙｊに比例した第一の遅延時間信号を生成し、外部トリガパルス入力端子２０５から入力される第一のトリガパルスに対応させて、前記生成した第一の遅延時間信号をインパルス発生器１０４に出力する回路である。すなわち、電圧制御遅延回路２０４は入力される電圧Ｖｘｉ＋Ｖｙｊに比例した第一の遅延時間信号を生成すると共に、外部トリガパルス入力端子２０５から入力される第一のトリガパルスに対して必要とする時間遅れを発生させる機能を有している。
【００３８】
ＤＡＣ２０１、ＤＡＣ２０２から出力されるアナログ電圧Ｖｘｉ、Ｖｙｊに対応する遅延パルス列をＴｘｉ、Ｔｙｊとし、第一のトリガパルスの入力時間を図２(ｂ)に示すようにＴ＝０とする。このとき、電圧制御遅延回路２０４はその出力にＴｘｉ＋Ｔｙｊの時間遅れのパルスを発生する。このパルスはインパルス発生器１０４に入力されインパルスを生成し、図２（ｂ）に示すようにＴ＝Ｔｘｉ＋Ｔｙｊのタイミングでアンテナ素子Ａｉｊ１０５から発射される。
【００３９】
通常、インパルス発生器１０４のあとには帯域通過フィルタ（非図示）が挿入されて、帯域制限されたインパルス波として出力されるが、本実施例ではインパルス発生器１０４に帯域制限機能も有しているものとしている。
【００４０】
本実施例では、符号１０５で示すアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）についてのみ説明したが、各インパルス発生器１０４に対してそれぞれ配備されている電圧制御遅延回路２０４に入力されるトリガパルスは、すべての電圧制御遅延回路２０４に同時（Ｔ＝０）に入力される。これによって、すべてのアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数ｍ＝１あるいはｎ＝１の場合、Ｘ軸あるいはＹ軸のみの１次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって１次元走査、２次元走査のいずれにも対応することができる。
【実施例２】
【００４１】
本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図３に示す。
【００４２】
この実施例は、電圧で制御できる電圧制御遅延回路を２個用意し、それぞれにアンテナ素子ＡｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）を入力して時間加算するものである。
【００４３】
実施例１において第一の電圧制御遅延回路である電圧制御遅延回路２０４のダイナミックレンジが小さい時や、電圧と時間遅延関係のリニアリティが良好でない場合に有効となる。
【００４４】
符号１０５で表すアンテナ素子ＡｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）は、第三のデジタル-アナログ変換器であるＤＡＣ２０１ａ、第四のデジタル-アナログ変換器であるＤＡＣ２０１ｂでそれぞれアナログ電圧Ｖｘｉ、Ｖｙｊに変換される。そして、それぞれ、第二の電圧制御遅延回路である電圧制御遅延回路２０４ａ、第三の電圧制御遅延回路である電圧制御遅延回路２０４ｂへの制御信号となる。電圧制御遅延回路２０４ａ及び電圧制御遅延回路２０４ｂは、いずれも、入力された電圧に比例した遅延時間信号を生成するものである。
【００４５】
図３図示の実施形態では、電圧制御遅延回路２０４ａは、ＤＡＣ２０１ａからの出力Ｖｘｉを入力として受け取る。一方、電圧制御遅延回路２０４ｂは、ＤＡＣ２０１ｂからの出力Ｖｙｊを入力として受け取る。
【００４６】
電圧制御遅延回路２０４ｂは、ＤＡＣ２０１ｂからの入力電圧Ｖｙｊに比例させて第二の遅延時間信号を生成する。そして、電圧制御遅延回路２０４ｂは、この生成した第二の遅延時間信号を、入力端子２０５を介して外部から入力される第二のトリガパルスを第二のトリガパルス信号として、他方の電圧制御遅延回路である電圧制御遅延回路２０４ａに出力する。
【００４７】
第二の電圧制御遅延回路である電圧制御遅延回路２０４ａは、第三のデジタル-アナログ変換器であるＤＡＣ２０１ａからの入力電圧Ｖｘｉに比例させて第三の遅延時間信号を生成する。そして、電圧制御遅延回路２０４ａは、前記第三の電圧制御遅延回路ある電圧制御遅延回路２０４ｂからの第二の遅延時間信号を第三のトリガパルス信号として、前記のように生成した第三の遅延時間信号をインパルス発生器１０４に出力する。
【００４８】
なお、以下に説明するように、上記とは構成を逆にすることもできる。第二の電圧制御遅延回路である電圧制御遅延回路２０４ａが、第三のデジタル-アナログ変換器であるＤＡＣ２０１ａからの入力電圧Ｖｘｉに比例させて第二の遅延時間信号を生成する。そして、電圧制御遅延回路２０４ａが、入力端子２０５を介して外部から入力される第二のトリガパルスを第二のトリガパルス信号として、前記のように生成した第二の遅延時間信号を、他方の電圧制御遅延回路である電圧制御遅延回路２０４ｂに出力する。第三の電圧制御遅延回路である電圧制御遅延回路２０４ｂは、第四のデジタル-アナログ変換器であるＤＡＣ２０１ｂからの入力電圧Ｖｙｊに比例させて第三の遅延時間信号を生成する。電圧制御遅延回路２０４ｂは、前記第二の電圧制御遅延回路である電圧制御遅延回路２０４ａからの第二の遅延時間信号を第三のトリガパルス信号として、前記のように生成した第三の遅延時間信号を、インパルス発生器１０４に出力するものである。
【００４９】
この実施例でも、符号１０５で示すアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）についてのみ説明したが、電圧制御遅延回路２０４ｂあるいは２０４ａに対して入力端子２０５を介して外部から入力される第二のトリガパルスはすべての電圧制御遅延回路２０４ｂあるいは２０４ａに同時（Ｔ＝０）に入力される。これにより、すべてのアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数ｍ＝１あるいはｎ＝１の場合、Ｘ軸あるいはＹ軸のみの１次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって１次元走査、２次元走査のいずれにも対応することができる。
【００５０】
例えば、符号１０５で示される各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器１０４ごとにそれぞれ配備されて、第二の遅延時間信号を出力する第二、第三の電圧制御遅延回路である電圧制御遅延回路２０４ａあるいは２０４ｂのそれぞれに対して前記第二のトリガパルスが、同時（Ｔ＝０）に入力される。
【００５１】
すなわち、この実施例では、第二、第三の電圧制御遅延回路である電圧制御遅延回路２０４ａあるいは２０４ｂは直列に接続され、初段に入力されるトリガパルスの出力が次段のトリガパルスとなって、図３（ｂ）のタイミングチャートに示すように時間加算を行うことができる。
【００５２】
この遅延パルスがトリガとなり、インパルス発生器１０４に入力されインパルスを生成し、図３（ｂ）に示すようにＴ＝Ｔｘｉ＋Ｔｙｊのタイミングでアンテナ素子Ａｉｊ１０５から発射される。
【実施例３】
【００５３】
本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図４に示す。
【００５４】
実施例１および実施例２がアナログ的な制御を行うのに対し、本実施例は、デジタル制御プログラマブル遅延線を用いてすべてデジタル的に制御しようとするものである。すなわち、実施例１などにおけるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報である場合の実施例１（図２）で説明したＵＷＢ電子走査アレイアンテナに対応するものである。
【００５５】
実施例１（図２）におけるアナログ情報加算器２０３の代わりにデジタル情報の加算機能を有するデジタル情報加算器４０１を用いてプログラマブル遅延線を制御し、入力されるトリガパルスに遅延時間を与えて出力する。
【００５６】
実施例１（図２）における電圧制御遅延回路２０４の代わりに第一のプログラマブル遅延回路であるプログラマブル遅延回路４０２が採用されている。プログラマブル遅延回路４０２は、デジタル情報加算器４０１からの出力を入力として受け、当該入力に基づいて第四の遅延時間信号を生成する。そして、プログラマブル遅延回路４０２は、外部トリガパルス入力端子２０５を介して外部から入力される第四のトリガパルスに対応させて、前記生成した第四の遅延時間信号を、インパルス発生器１０４に出力する。
【００５７】
本実施例でも、符号１０５で示すアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）についてのみ説明したが、各インパルス発生器１０４に対してそれぞれ配備されているプログラマブル遅延回路４０２に入力されるトリガパルスは、すべてのプログラマブル遅延回路４０２に同時（Ｔ＝０）に入力される。これによって、すべてのアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数ｍ＝１あるいはｎ＝１の場合、Ｘ軸あるいはＹ軸のみの１次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって１次元走査、２次元走査のいずれにも対応することができる。
【００５８】
本実施例においてアレイアンテナを制御する場合には４から５ｂｉｔ程度のプログラマブル遅延線で実現可能である。すべての動作、タイミングチャートは実施例１（図２）と同様であるので説明は省略する。
【実施例４】
【００５９】
本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図５に示す。
【００６０】
本実施例は、実施例２の方式をデジタル的に行うものであり、デジタル制御プログラマブル遅延線を用いてすべてデジタル的に制御しようとするものである。すなわち、実施例２におけるＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）及びＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）がいずれもデジタル制御情報である場合の実施例２（図３）で説明したＵＷＢ電子走査アレイアンテナに対応するものである。
【００６１】
この実施例は、実施例２で使用されていた電圧制御遅延回路２０４ａ、２０４ｂに変えて、２個のプログラマブル遅延回路５０１、５０２を採用し、それぞれにアンテナ素子ＡｉｊのＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）、Ｘ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）を入力して時間加算している。
【００６２】
符号１０５で表すアンテナ素子ＡｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）は、第三のプログラマブル遅延回路であるプログラマブル遅延回路５０２、第二のプログラマブル遅延回路であるプログラマブル遅延回路５０１に入力される。
【００６３】
図５図示の実施形態では、プログラマブル遅延回路５０１は、入力端子１０２からＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）の入力を受ける。
【００６４】
プログラマブル遅延回路５０１は、入力されたＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に比例させて第五の遅延時間信号を生成する。そして、プログラマブル遅延回路５０１は、入力端子２０５を介して外部から入力される第五のトリガパルスを第五のトリガパルス信号として、前記のように生成した第五の遅延時間信号を、他方のプログラマブル遅延回路であるプログラマブル遅延回路５０２に出力する。
【００６５】
第三のプログラマブル遅延回路であるプログラマブル遅延回路５０２は、入力端子１０１から入力を受けたＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）に比例させて第六の遅延時間信号を生成する。そして、プログラマブル遅延回路５０２は、前記第二のプログラマブル遅延回路であるプログラマブル遅延回路５０１からの第五の遅延時間信号を第六のトリガパルス信号として、前記のように生成した第六の遅延時間信号を、インパルス発生器１０４に出力する。
【００６６】
ここでも、以下に説明するように、上記とは構成を逆にすることができる。第三のプログラマブル遅延回路であるプログラマブル遅延回路５０２が、入力端子１０１から入力を受けたＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）に比例させて第五の遅延時間信号を生成する。プログラマブル遅延回路５０２は、入力端子２０５を介して外部から入力される第五のトリガパルスを第五のトリガパルス信号として、前記のように生成した第五の遅延時間信号を他方のプログラマブル遅延回路であるプログラマブル遅延回路５０１に出力する。第二のプログラマブル遅延回路であるプログラマブル遅延回路５０１は、入力端子１０２から入力されたＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に比例させて第六の遅延時間信号を生成する。そして、プログラマブル遅延回路５０１は、前記第三のプログラマブル遅延回路であるプログラマブル遅延回路５０２からの第五の遅延時間信号を第五のトリガパルス信号として、前記のように生成した第六の遅延時間信号を、インパルス発生器１０４に出力するものである。
【００６７】
この実施例でも、符号１０５で示すアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）についてのみ説明したが、プログラマブル遅延回路５０１あるいは５０２に対して入力端子２０５を介して外部から入力される第五のトリガパルスはすべてのプログラマブル遅延回路５０１あるいは５０２に同時（Ｔ＝０）に入力される。これによって、すべてのアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）から発射するインパルス波の時間制御を行うことが可能である。こうして発射されたインパルス波は空間合成されて必要とするビーム方向に伝搬することになる。またアレイ数ｍ＝１あるいはｎ＝１の場合、Ｘ軸あるいはＹ軸のみの１次元アレイを表すが、この場合でもアンテナ制御が可能であることは自明であり、本実施例によって１次元走査、２次元走査のいずれにも対応することができる。
【００６８】
例えば、符号１０５で示される各アレイアンテナ素子Ａｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）に接続されている各インパルス発生器１０４ごとにそれぞれ配備されて、第五、第六の遅延時間信号を出力する第二、第三のプログラマブル遅延回路であるプログラマブル遅延回路５０１あるいは５０２のそれぞれに対して、前記第五のトリガパルスが、同時（Ｔ＝０）に入力される。
【００６９】
すなわち、この実施例では、第二、第三のプログラマブル遅延回路であるプログラマブル遅延回路５０１あるいは５０２は直列に接続され、初段に入力されるトリガパルスの出力が次段のトリガパルスとなる。
【００７０】
この遅延パルスがトリガとなり、インパルス発生器１０４に入力されインパルスを生成し、Ｔ＝Ｔｘｉ＋Ｔｙｊのタイミングでアンテナ素子Ａｉｊ１０５から発射される。
【００７１】
実施例２におけるデジタル-アナログ変換器２０１ａ、２０１ｂ、電圧制御遅延回路２０４ａ、２０４ｂに代えて、プログラマブル遅延回路５０１、５０２を用いてアンテナ素子Ａｉｊ１０５の制御情報Ｘｉ、Ｙｊを直接制御して遅延時間を生成するものである。すべての動作、タイミングチャートは実施例２と同様であるので説明は省略する。
【実施例５】
【００７２】
本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図６に示す。
【００７３】
前述した特許文献１に提案されている方式によりＵＷＢ電子走査アレイアンテナの１次元走査方式を実現することができる。これは、Ｘ軸アレイに対応するパルス列Ｔｘｉ（ｉ＝１〜ｍ）を生成する手段を提供するものである。
【００７４】
この実施例では、前述した特許文献１に提案されている方式を土台にして、ＵＷＢ電子走査アレイアンテナの１次元走査方式を２次元走査に拡張するものである。
【００７５】
図６（ａ）に示すようにＸ軸アレイのパルス列が生成されているものとする。
【００７６】
図６（ｂ）は本実施例の回路構成である。実施例１〜実施例４と同様に、符号１０５で表す各アンテナ素子Ａｉｊに対してそれぞれインパルス発生器１０４が接続されている。
【００７７】
符号１０５で表すアンテナ素子ＡｉｊのＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）、Ｙ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）は、遅延パルス発生回路６０１、６０２に、それぞれ、入力端子１０１、１０２を介して入力される。
【００７８】
遅延パルス発生回路６０１は、入力されたＸ軸アレイ制御情報Ｘｉ（ｉ＝１〜ｍ）に比例させて遅延時間信号Ｔｘｉを生成する。そして、遅延パルス発生回路６０１は、入力端子２０５を介して外部から入力されるトリガパルスをトリガパルス信号として、前記のように生成した遅延時間信号Ｔｘｉを、他方の遅延パルス発生回路６０２に出力する。
【００７９】
遅延パルス発生回路６０２は、入力端子１０２から入力を受けたＹ軸アレイ制御情報Ｙｊ（ｊ＝１〜ｎ）に比例させて遅延時間信号Ｔｙｊを生成する。そして、遅延パルス発生回路６０２は、前記の遅延パルス発生回路６０１からの遅延時間信号Ｔｘｉをトリガパルス信号として、前記のように生成した遅延時間信号Ｔｙｊを、インパルス発生器１０４に出力する。
【００８０】
このように、遅延パルス発生回路６０１はＸ軸アレイの制御情報Ｘｉで制御され、入力端子２０５を介して外部から入力されるトリガパルスのタイミングにＴｘｉの時間遅延を生成する機能を持っている。
【００８１】
また、遅延パルス発生回路６０２はＹ軸アレイの制御情報Ｙｊで制御され、Ｘ軸アレイの遅延情報Ｘｉに対応したＴｘｉのタイミングを持つ入力パルスにＴｙｊの時間遅延を生成する機能を持っている。
【００８２】
図６（ｃ）は各回路のタイミングチャートを示している。この回路を適用することでＵＷＢ電子走査アレイアンテナの１次元走査機能を２次元走査に容易に拡張できる。
【００８３】
なお、遅延パルス発生回路６０１、６０２の詳細な説明は省略したが、前述したプログラマブル遅延回路４０２やＤＡＣ機能を持つ電圧制御遅延回路２０４などが適用可能である。
【００８４】
なお本実施例ではＸ軸アレイを２次元に拡張する場合を示したが、Ｙ軸アレイを２次元に拡張することも可能である。
【００８５】
また、前記において、構成を逆にすることもできる。Ｙ軸アレイの制御情報Ｙｊで制御される遅延パルス発生回路６０２が、入力端子２０５を介して外部から入力されるトリガパルスのタイミングにＴｙｊの時間遅延を生成する機能を持ち、Ｘ軸アレイの制御情報Ｘｉで制御される遅延パルス発生回路６０１が、Ｙ軸アレイの遅延情報Ｙｊに対応したＴｙｊのタイミングを持つ入力パルスにＴｘｉの時間遅延を生成する機能を持っているようにするものである。
【実施例６】
【００８６】
本発明のＵＷＢ電子走査アレイアンテナを構成する基本回路の他の例を図７〜９に基づいて説明する。
【００８７】
実施例１などで採用されていた電圧制御遅延回路はＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を利用して構成することができる。ＣＭＯＳ回路は特許文献２にあるように従来から知られているものである。
【００８８】
図７はＣＭＯＳインバータを用いた電圧制御遅延回路の基本回路を示す図である。
【００８９】
インバータ７０１、７０２を用い、電源電圧ＶＤＤを変えることで入力端子７０３に入力されるパルスの時間を変化させた出力を出力端子７０４で得ることができる。これは入力端子７０５から入力されるＶＤＤにより電流を制御し出力容量（内部寄生容量）を充電する時間を変化させることが可能であるからである。遅延時間は電圧を上げると短くなる。遅延時間をさらに大きくするには多段構成にしたり、外部負荷容量７０６を装荷したりすればよい。
【００９０】
なお、電圧制御遅延回路の方式は、TDC(Time to Digital Converter)技術の応用としてこの他にも多くの手法があり、本発明に適用可能である。
【００９１】
図８はプログラマブル遅延回路の回路例を示す。この回路もＣＭＯＳインバータを用いた回路で構成でき、インバータ８０１、８０２と抵抗Ｒ８０３、スイッチを有する容量Ｃ０８０４、Ｃ１８０５、Ｃ２８０６、・・・、Ｃｎ８０７で構成される。制御端子８０８から入力されるスイッチ切り替え信号でＣＲ回路の容量値を切り替えて、入力端子８０９から入力される信号の遅延時間を制御して出力端子８１０に出力する。アレイアンテナの場合は前述したように制御ｂｉｔ数は５ｂｉｔもあれば十分である。
【００９２】
なお、本実施例では抵抗Ｒを固定、容量Ｃを切り替えることにしたが、固定容量、可変抵抗であっても同一の機能を実現することが可能である。
【００９３】
図９は時間補正回路、あるいは遅延時間モニタにしばしば用いられるＣＭＯＳインバータリング発振器の基本構成を示す。これはインバータ９０１〜９０４を用いた正帰還発振器であって、出力９０５の信号を入力に帰還する構成をとる。このときの発振周波数をＦ（Ｈｚ）、インバータの数Ｎとし、すべて同一特性とみなすとインバータ単体の時間遅れτ(Ｓｅｃ)は、τ＝１/（Ｎ・Ｆ）で与えられる。これによりインバータの特性が容易にモニタでき、電圧制御遅延回路の特性補正に適用できる。
【００９４】
本実施例の基本回路によって、上述した実施形態や、実施例１〜実施例５に採用されていたすべての回路をＣＭＯＳインバータを用いた回路で構成することができる。これは回路のＩＣ化が容易であるとともに、集積化による低コスト化、特性バラつきの低減、補償が可能であることを示している。
【実施例７】
【００９５】
本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図１０に示す。実施例１〜実施例４と同様に、符号１０５で表す各アンテナ素子Ａｉｊに対して、それぞれインパルス発生器１０４が接続されている。
【００９６】
アンテナ素子の正確な時間あるいは位相制御を行って、アンテナビームを制御する場合、用いるデバイスの時間のバラつき、温度変動、あるいはデバイス間の配線の時間遅延などが発生することは避けられない。このため時間（位相）補正回路は必須である。
【００９７】
本実施例は、インパルス発生器１０４の入力の前に時間（位相）補正回路１００１を設け、これを補正信号入力端子１００２からの信号で制御する方式を示している。時間（位相）補正回路１００１は前述した電圧制御遅延回路２０４やプログラマブル遅延回路４０１ａにも適用できる。また補正情報としては図９におけるＣＭＯＳインバータリング発振器のデータも温度、特性バラツキの情報として用いることができる。これによりアレイアンテナのシステムとしての安定動作が実現可能となる。
【実施例８】
【００９８】
本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図１１に示す。
【００９９】
この実施例では、Ｘ軸アレイ又はＹ軸アレイの制御パルス列を、電圧制御ＣＭＯＳリング発振器を構成する直列に接続された複数のインバータユニットのそれぞれの出力を利用して生成する。そして、前記電圧制御ＣＭＯＳリング発振器をＰＬＬ回路に構成し、その発振周波数をアレイ制御情報に基づいて制御することによって高精度、高安定な制御を実現するものである。
【０１００】
図６（ｃ）を用いて説明した実施例５の方式によるＸ軸又はＹ軸アレイのパルス列は電圧制御型のＣＭＯＳリング発振器で安定的に生成可能となる。
【０１０１】
図１１において、ＣＭＯＳインバータ９０１ａ〜９０４ａ及び９０１ｂ〜９０４ｂは直列に接続されａ、ｂ一組で遅延ユニットを形成している。ＣＭＯＳインバータ９０４ｂの出力はＣＭＯＳインバータ９０１ａの入力に帰還されリング発振器を構成している。
【０１０２】
なお本実施例では遅延ユニットは２個のインバータで示したが、インバータの個数は２個に限定されるものではなく、要求される遅延時間に対応して最適な個数を選定すればよい。
【０１０３】
各インバータの電源電圧は共通化され電圧ＶＤＤにより各遅延ユニットの遅延時間が制御され、その結果としてリング発振器の発振周波数が制御可能となる。またＣＭＯＳインバータ９０４ｂの出力は分周器１１０１にも入力される。そして、その出力は位相検波器（ＰＤ）１１０３に入力され、比較周波数発振器（Ｒｅｆ．Ｏｓｃ．）１１０２の信号と位相比較される。位相比較後、その出力は低域通過フィルタ（ＬＰＦ）１１０４を経てリング発振器の制御電圧ＶＤＤを生成するＰＬＬ（位相同期回路）を構成する。このようにしてリング発振器の発振周波数の安定化を図っている。
【０１０４】
リング発振器の発振周波数は、比較周波数発振器１１０２の周波数を固定する場合は図１１に示すように制御回路１１０５の信号で分周器１１０１の分周比を変えることにより高安定に制御可能となる。また、分周比を固定にする場合は比較周波数発振器１１０２の周波数を変えることにより高安定に制御可能となる。
【０１０５】
リング発振器の各遅延ユニットの出力はＡＮＤゲート１１０７〜１１０９の一つの入力となっていて、送信ゲート信号により必要とするタイミングでＸ軸又はＹ軸アレイのパルス列Ｘ１、Ｘ２、・・・、Ｘｍを生成することができる。このような構成をとることにより、高精度で温度特性の良好な１次元制御パルス列が実現できる。これを実施例５で説明した方式に適用することで２次元アレイに拡張できる。
【０１０６】
電圧制御遅延回路を電源電圧で遅延時間が変化するＣＭＯＳインバータで構成し、前記電圧制御遅延回路のバラつき、温度変化に伴う特性変動を補償するため、ＣＭＯＳインバータと同一あるいは類似した製造プロセスで作成したＣＭＯＳインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得るようにしたものである。
【０１０７】
ＣＭＯＳ特性は、製造プロセス、例えば、９０ｎｍプロセス、６５ｎｍプロセスなどで遅延特性、温度特性が大幅に異なる。そこで、補償回路に適用するには理想的には、同一チップ内に組み込むことが望ましい。しかし、外付けになる場合には、ＣＭＯＳインバータと同一の製造プロセス、あるいは類似した製造プロセスで作成したＣＭＯＳインバータリング発振器を用い、当該ＣＭＯＳインバータリング発振器の発振周波数をモニタすることにより前記電圧制御遅延回路の補正情報を得ることにより、前記電圧制御遅延回路のバラつき、温度変化に伴う特性変動を補償することができる。
【実施例９】
【０１０８】
本発明のＵＷＢ電子走査アレイアンテナの構成の他の例を図１２に示す。
【０１０９】
これまで説明したＵＷＢ電子走査アレイアンテナはすべて送信アンテナを想定したものであるが、受信アンテナとしても適用可能である。
【０１１０】
図１２において、インパルス発生器１０４でＸｉ、Ｙｊに対応したインパルスを発生する手法は送信アンテナと全く同一であるので説明を省略する。
【０１１１】
受信アンテナ素子Ａｉｊ１０５からの受信信号は相関検波器１２０１に入力され、インパルス発生器１０４からの信号は相関検波器１２０１のサンプリング信号として入力され、出力端子１２０２から相関検波された信号を得ることができる。
【０１１２】
すべての受信アンテナ素子Ａｉｊ１０５を制御することで受信時のアンテナビームの走査が可能となる。
【０１１３】
図１２では時間制御を時間（位相）情報加算回路１０３で行う例となっているが、そのほかにも実施例1〜実施例６までの方式が適用可能である。
【０１１４】
以上、添付図面を参照して本発明の好ましい実施形態を説明したが、本発明はかかる実施形態に限定されるものではなく、特許請求の範囲の記載から把握される技術的範囲において種々の形態に変更可能である。
【０１１５】
例えば、上述した実施の形態、実施例などにおけるインパルス発生器において、遅延回路のバラつきおよび回路接続部の伝搬遅延を補償するため、遅延時間補償回路を別個に設け、これを経由してトリガ信号をインパルス発生器に入力するようにすることができる。
【０１１６】
また、上述した実施形態、各実施例におけるＵＷＢ電子走査アレイアンテナの電圧制御遅延回路を１チップＣＭＯＳ・ＩＣに集積化することができる。この場合、システム要求に応じて、電圧制御遅延回路を構成するプログラマグル遅延回路、リング発信器、遅延時間補償回路、インパルス発信器などの中から回路を適宜選択してＩＣに組み込むことができる。この組み合わせは多種多様になる。
【符号の説明】
【０１１７】
１０１、１０２  入力端子
１０３  時間（位相）情報加算回路
１０４  インパルス発生器
１０５  アンテナ素子
２０１、２０２  デジタル−アナログ変換回路（ＤＡＣ）
２０３  アナログ情報加算器
２０４  電圧制御遅延回路
２０５  外部トリガパルス入力端子
４０１  デジタル情報加算回路
４０２  プログラマブル遅延回路
６０１、６０２  遅延パルス発生回路
７０１、７０２、８０１、８０２、９０１〜９０４  ＣＭＯＳインバータ
７０３、８０９  入力端子
７０４、８１０  出力端子
７０５  入力端子（電源電圧）
７０６  外部付加容量
８０３  抵抗
８０４〜８０７  容量
８０８  制御端子
９０５  出力端子（ＣＭＯＳインバータリング発振器端子）
９０６  入力端子（ＣＭＯＳインバータリング発振器入力端子）
１００１  時間（位相）補正回路
１００２  補正信号入力端子
１１０１  分周器
１１０２  比較周波数発振器（Ｒｅｆ．Ｏｓｃ．）
１１０３  位相検波器（ＰＤ）
１１０４  低域通過フィルタ（ＬＰＦ）
１１０５  制御回路
１１０６  送信ゲート信号発生器
１１０７〜１１０９  ＡＮＤゲート
１２０１  相関検波器
１２０２  相関検波器出力
【図１１】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１２】
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【図１３】
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