(57)【特許請求の範囲】
【請求項１】
半導体基板における一方の表面に形成された第１電極と、他方の表面に形成された第２電極との間で電流の導通が図られる半導体装置であって、
互いに対向する第１主表面および第２主表面を有する半導体基板と、
前記半導体基板の前記第１主表面側において、前記第１主表面から第１の深さにわたり形成された第１導電型の第１領域と、
角部を含む平面パターンを有し、前記第１領域における所定の領域の表面から前記第１の深さよりも浅い第２の深さにわたり形成された、所定の不純物濃度を有する第２導電型の第２領域と、
前記第２領域とは距離を隔てられるように前記第２領域を周方向から取り囲み、前記第１領域の表面から第３の深さにわたり形成された第２導電型の第３領域と、
前記第２領域に電気的に接続されるように形成された第１電極と、
前記半導体基板の前記第２主表面に接触するように形成された第２電極と
を備え、
前記第２領域における前記角部では、実効的な不純物濃度が前記所定の不純物濃度よりも低い低不純物濃度領域が形成され、
前記低濃度不純物領域では、前記第２領域は前記第１領域に部分的に形成されて、第１導電型の前記第１領域の部分と第２導電型の前記第２領域の部分とが位置する、半導体装置。
【請求項２】
前記第１電極と前記低不純物濃度領域との間に絶縁膜を介在させた、請求項１記載の半導体装置。
【請求項３】
前記低不純物濃度領域は、前記第１領域の部分と前記第２領域の部分とが円弧状に形成された部分を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記低不純物濃度領域は、前記第１領域の部分と前記第２領域の部分とが格子状に形成された部分を含む、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記角部の接線方向を第１方向として前記第１方向と交差する方向を第２方向とすると、前記低不純物濃度領域における、前記第２方向の第２導電型の不純物濃度プロファイルの傾斜が、前記角部に繋がる前記第２領域の部分の第２導電型の不純物濃度プロファイルの傾斜よりも緩やかに設定された、請求項１または２に記載の半導体装置。
【請求項６】
前記半導体基板の前記第２主表面から前記第１領域に達するように形成された第２導電型の第４領域を備え、
前記第２電極は前記第４領域に電気的に接続された、請求項１〜５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、電力用の半導体装置に関するものである。
【背景技術】
【０００２】
一般に、高耐圧パワーデバイスでは、オフ時に電流を遮断して高い電圧を保持し、オン時（オン動作）にはできるだけ低い損失で電流を通電することが求められ、さらに、このオン／オフの切り替えのスイッチング時の損失もできる限り低いものが望まれる。
【０００３】
オン／オフの切り替えの際に、高耐圧パワーデバイスには、破壊に至ることなく、電流を遮断することが必須となる。代表的な高耐圧パワーデバイスであるＩＧＢＴ(Insulated Gate Bipolar Transistor)には、高耐圧パワーデバイスが破壊に至らないという意味において安全に電流を遮断できる電流・電圧のエリアを示す、逆バイアス安全動作領域（ＲＢＳＯＡ：Reverse Biased Safe Operating Area）などの指標がある。
【０００４】
ＩＧＢＴの逆バイアス安全動作領域を狭くする要因として、トランジスタセルなどを備えた素子形成領域とガードリング等を含む耐圧保持領域との境界での高電界化（発生）と、電流の集中が挙げられる。誘導負荷スイッチング等では、ターンオフの過程において高電圧・大電流の状態が存在し、遮断条件によってはインパクトイオン化による電子・正孔対が発生する状態となる。これが局所的に発生すると、温度上昇により破壊に至る場合がある。特に、正孔の電流成分が多い場合には、正の空間電荷の影響によって電界が強くなるため、インパクトイオン化がより起こりやすくなる。
【０００５】
ＩＧＢＴの場合、オン状態において、コレクタからエミッタへ正孔が流れる際に、素子形成領域の外側の領域に一部の正孔が溜まることによる正孔電流の成分がある。このため、オン状態からオフ状態に至るターンオフの過程では、特に、素子形成領域の角部において、電界がより強くなり、局所的なインパクトイオン化を起こし、破壊に至る場合があった。
【０００６】
このような素子形成領域の角部における破壊を防止する手法を開示した文献として、特許文献１、特許文献２、特許文献３および非特許文献１がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０６−２１３５８号公報
【特許文献２】特開２００４−１５８８１７号公報
【特許文献３】特開２０００−１５０８５９号公報
【非特許文献】
【０００８】
【非特許文献１】International Symposium on Power Semiconductor Devices and IC's (ISPSD), p353, 1996.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置では、次のような問題点があった。すなわち、ライフタイムを低下させる所定の不純物を付加的に注入したり、また、電流経路の抵抗を増大させるための溝を付加的に形成する等の必要があり、生産コストの上昇を招くおそれがあった。
【００１０】
本発明は上記問題点を解決するためになされたものであり、その目的は、生産コストを上げることなく破壊を効果的に防止する半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、半導体基板における一方の表面に形成された第１電極と、他方の表面に形成された第２電極との間で電流の導通が図られる半導体装置であって、半導体基板と、第１導電型の第１領域と、所定の不純物濃度を有する第２導電型の第２領域と、第２導電型の第３領域と、第１電極と、第２電極とを備えている。半導体基板は、互いに対向する第１主表面および第２主表面を有する。第１導電型の第１領域は、半導体基板の第１主表面側において、第１主表面から第１の深さにわたり形成されている。所定の不純物濃度を有する第２導電型の第２領域は、角部を含む平面パターンを有し、第１領域における所定の領域の表面から第１の深さよりも浅い第２の深さにわたり形成されている。第２導電型の第３領域は、第２領域とは距離を隔てられるように第２領域を周方向から取り囲み、第１領域の表面から第３の深さにわたり形成されている。第１電極は、第２領域に電気的に接続されるように形成されている。第２電極は、半導体基板の第２主表面に接触するように形成されている。第２領域における角部では、実効的な不純物濃度が所定の不純物濃度よりも低い低不純物濃度領域が形成されている。低濃度不純物領域では、第２領域は第１領域に部分的に形成されて、第１導電型の第１領域の部分と第２導電型の第２領域の部分とが位置する。
【発明の効果】
【００１２】
本発明に係る半導体装置によれば、局所的なインパクトイオン化による半導体装置の破壊を抑制することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。
【図４】第１の比較例に係る半導体装置の平面図である。
【図５】図４に示す断面線Ｖ−Ｖにおける断面図である。
【図６】第１の比較例に係る半導体装置における正孔電流を説明するための断面図である。
【図７】深さ方向の電界のプロファイルを示すグラフである。
【図８】第２の比較例に係る半導体装置の平面図である。
【図９】図８に示す断面線ＩＸ−ＩＸにおける断面図である。
【図１０】同実施の形態において、正孔電流を説明するための断面図である。
【図１１】本発明の実施の形態２に係る半導体装置の平面図である。
【図１２】同実施の形態において、図１１に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】本発明の実施の形態３に係る半導体装置の平面図である。
【図１４】同実施の形態において、図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】本発明の実施の形態４に係る半導体装置の平面図である。
【図１６】同実施の形態において、図１５に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。
【図１７】本発明の実施の形態５に係る半導体装置の平面図である。
【図１８】同実施の形態において、図１７に示す枠Ａ内を拡大した部分拡大平面図である。
【図１９】同実施の形態において、図１７に示す断面線ＸＩＸ−ＸＩＸにおける断面図である。
【図２０】本発明の実施の形態６に係る半導体装置の平面図である。
【図２１】同実施の形態において、図２０に示す枠Ａ内を拡大した部分拡大平面図である。
【図２２】同実施の形態において、図２０に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。
【図２３】変形例に係る半導体装置における断面構造と不純物濃度のプロファイルを示す図である。
【図２４】他の変形例に係る半導体装置における断面構造と不純物濃度のプロファイルを示す図である。
【図２５】第１の比較例に係る半導体装置における断面構造と不純物濃度のプロファイルを示す図である。
【発明を実施するための形態】
【００１４】
実施の形態１
本発明の実施の形態１に係る半導体装置として、ＩＧＢＴを例に挙げ、その第１の例について説明する。
【００１５】
図１は、本発明の実施の形態１に係る半導体装置の平面図であり、図２は、図１に示す断面線ＩＩ−ＩＩにおける断面図であり、図３は、図１に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。図１の平面図については、便宜的に図２の断面図に描かれている半導体基板上方の構成が省略されている。正確には、図１は、半導体基板中に形成される各不純物層を形成するためのパターン（熱処理前。マスクパターンに相当）を図示したものであり、以降の平面図についても同様である。
【００１６】
図１および図２に示すように、半導体基板ＳＵＢの一方の表面（第１の主表面）から所定の深さにわたりｎ−層１が形成されている。そのｎ−層１における所定の領域には、平面パターンとして略矩形状のｐベース層３（不純物濃度：約１×１０17／ｃｍ3〜１×１０18／ｃｍ3程度）が、その表面から所定の深さにわたり形成されている。ｐベース層３には、後述するように、ＩＧＢＴにおけるＭＯＳ（Metal Oxide Semiconductor）構造が形成されており、チャネルが生じる領域としての機能を有する。そのｐベース層３の外周を取り囲むように、表面から所定の深さにわたりｐウェル層５（不純物濃度：約１×１０18／ｃｍ3〜１×１０19／ｃｍ3程度）が形成されている。このｐウェル層５の不純物濃度は、ｐベース層３の不純物濃度よりも高く設定されている。ｐウェル層５は、ｐベース層３よりも深く形成されているか、ｐベース層３と同程度の深さに形成されている。ｐウェル層５は、ｐベース層３の外周部における電界強度を緩和させる機能を有する。そのｐウェル層５がｐベース層３を取り囲むことで、ｐウェル層５の輪郭（外側）は、角部を有する平面パターンになる。なお、「角部」とは、以降の説明において特段の説明がない限り、平面視における形状（平面パターンの一部）を指すものとする。
【００１７】
そのｐウェル層５と距離を隔てられて、ｐウェル層５の外周を取り囲むように、ガードリングとしてのｐウェル層７が、表面から所定の深さにわたり形成されている。ガードリングとしてのｐウェル層７は、半導体装置の耐圧によってその数、間隔等が適宜選択されるものであり、本半導体装置では、ｐウェル層７が２本形成された場合が例示されている。さらに、そのｐウェル層７と距離を隔てられてｐウェル層７の外周を取り囲むように、チップ（半導体装置）の端部との間の領域に、ｎ型のチャネルストッパ層９が、表面から所定の深さにわたり形成されている。
【００１８】
ｐベース層３、ｐウェル層５、ｐウェル層７およびチャネルストッパ層９のそれぞれの少なくとも一部を露出する態様で、言い換えると、コンタクト領域を除いて、半導体基板ＳＵＢの一方の表面を覆う、シリコン酸化膜等からなる層間絶縁膜３１が形成されている。層間絶縁膜３１中には、ｐウェル層５が位置する側と、チャネルストッパ層９が位置する側とに、フィールドプレート３２が形成されている。その上には、パターニングされた金属膜からなる所望の電極や配線が形成されている。具体的には、ｐベース層３およびｐウェル層５に接触するように、エミッタ電極３３が形成されている。エミッタ電極３３は、エミッタコンタクト境界ＥＣＯ内に形成されている。
【００１９】
また、ｐウェル層７に接触するようにガードリング電極３４が形成されている。さらに、チャネルストッパ層９に接触するようにチャネルストッパ電極３５が形成されている。層間絶縁膜３１中のフィールドプレート３２は、たとえば、多結晶シリコン膜で形成されている。ｐウェル層５が位置する側に形成されたフィールドプレート３２は、エミッタ電極３２に電気的に接続されている。チャネルストッパ層９が位置する側に形成されたフィールドプレート３２は、チャネルストッパ電極３５に電気的に接続されている。チャネルストッパ電極３５、層間絶縁膜３１およびガードリング電極３４等を覆うように、シリコン窒化膜等によってパッシベーション膜３６が形成されている。
【００２０】
一方、半導体基板ＳＵＢの他方の表面（第２の主表面）から所定の深さにわたりｐ＋コレクタ層３８が形成され、さらに、そのｐ＋コレクタ層３８からｎ−層１に至るまで、ｎ＋バッファ層３７が形成されている。ｐ＋コレクタ層３８に接触するように、金属膜からなるコレクタ電極３９が形成されている。
【００２１】
また、半導体基板ＳＵＢの一方の表面では、図３に示すように、ｐベース層３が形成される領域におけるトランジスタセル領域境界ＥＣＢ内には、表面からｎ−層１に達するトレンチ１１が形成されている。トレンチ１１内には、トレンチ１１の側壁上にゲート酸化膜１３を介在させて、たとえば、多結晶シリコン膜からなるゲート埋め込み電極１５が形成されている。また、半導体基板ＳＵＢの表面から所定の深さにわたり、トレンチ１１の側面に沿って、ｎ＋エミッタ層１７が形成されている。
【００２２】
本半導体装置では、ｐウェル層５における角部は丸みを帯びた形状をなし、この角部に、ｐウェル層５の不純物濃度よりも低い不純物濃度を有するｐ低濃度層（ｐ−層）２１（不純物濃度：約１×１０15／ｃｍ3〜１×１０18／ｃｍ3程度）が表面から所定の深さにわたり形成されている。そのｐ低濃度層２１は、ｐウェル層５とともに、エミッタ電極３３に接触する態様で電気的に接続されている。
【００２３】
次に、ｐ低濃度層２１を備えた半導体装置の主要部分の製造方法について説明する。ｐ低濃度層２１等は、写真製版処理と不純物注入によって形成される。所定の写真製版処理により、半導体基板ＳＵＢにおいて、ｐ低濃度層２１が形成されるべき所定の領域を露出するレジストパターンが形成される。次に、そのレジストパターンをマスクとして、露出した半導体基板ＳＵＢの領域に所定の不純物濃度（不純物濃度Ａ）をもってｐ型不純物が注入される。次に、所定の熱処理を施して注入したｐ型不純物を拡散させることにより、ｐ低濃度層２１が形成される。
【００２４】
次に、同じ要領で、ｐウェル層５およびｐウェル層７が形成される。所定の写真製版処理により形成されるレジストパターンをマスクとして、不純物濃度Ａよりも高い不純物濃度をもってｐ型不純物を注入した後、所定の熱処理を施してｐ型不純物を拡散させることにより、ｐウェル層５およびｐウェル層７が形成される。その後、従来の半導体装置を形成する工程と同じ工程を経て、本半導体装置が形成されることになる。
【００２５】
次に、上述した半導体装置の動作について説明する。まず、オン動作（状態）について説明する。ｐベース層３の領域内に形成されたゲート埋め込み電極１５に、しきい値電圧以上の所定の電圧（正）を印加することにより、ゲート埋め込み電極１５の近傍に位置するｐベース層３の部分にｎチャネルが形成されて、ＭＯＳチャネルがオンする。ＭＯＳチャネルがオンすることで、ｎ＋エミッタ層１７からｎチャネルを経てｎ−層１へ電子が注入される。一方、ｐ＋コレクタ層３８からｎ−層１へ正孔が注入される。こうして、ｎ−層１には電子と正孔が注入されて導電率変調が起こり、コレクタ電極３９とエミッタ電極３３との間の電圧が下がり、オン状態になる。
【００２６】
次に、ターンオフ動作について説明する。ゲート埋め込み電極１５に印加する電圧をしきい値電圧以下にすることで、ｎチャネルが消滅しＭＯＳチャネルがオフする。ＭＯＳチャネルがオフすることによって、電子と正孔のｎ−層１への注入が止まる。この後、ｎ−層１に蓄積された正孔は、ｐベース層３からエミッタ電極３３へ排出される。一方、電子はコレクタ電極３９へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
【００２７】
上述した半導体装置では、ｐウェル層５の角部に、不純物濃度が相対的に低いｐ低濃度層２１が形成されていることで、ターンオフ動作における正孔に起因するインパクトイオン化を、コストを上げることなく低減させることができる。このことについて、比較例を交えて説明する。
【００２８】
第１の比較例に係る半導体装置では、ｐ低濃度層が形成されていない点を除き、他の構造は実施の形態に係る半導体装置と同じである。図４は、第１の比較例に係る半導体装置の平面図であり、図５は、図４に示す断面図Ｖ−Ｖにおける断面図である。図４および図５に示すように、半導体基板ＳＵＢの一方の表面側には、ｎ−層１０１、ｐベース層１０３、ｐウェル層１０５、ｐウェル層１０７、チャネルストッパ層１０９、エミッタ電極１３３、ガードリング電極１３４およびチャネルストッパ電極１３５等が形成されている。半導体基板ＳＵＢの他方の表面側には、ｎ＋バッファ層１３７、ｐ＋コレクタ層およびコレクタ電極１３９が形成されている。
【００２９】
次に、動作について説明する。はじめに、オン動作では、ｐベース層１０３の領域内に形成されたゲート埋め込み電極（図示せず）にしきい値電圧以上の所定の電圧（正）を印加することによりＭＯＳチャネルがオンし、ｎ−層１０１には電子と正孔が注入されて導電率変調が起こり、コレクタ電極１３９とエミッタ電極１３３との間の電圧が下がる。このとき、図６に示すように、ｐベース層１０３の外側に位置する外周領域と対向するｐ＋コレクタ層の部分からｐベース層１０３の外周部へ注入される正孔電流の成分（正孔電流ＨＣ）がある。この正孔電流ＨＣは、外周領域の幅、半導体基板ＳＵＢの厚さ、コレクタの注入効率等に依存する。
【００３０】
次に、ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでＭＯＳチャネルがオフする。ＭＯＳチャネルがオフすることによって、電子と正孔のｎ−層１０１への注入が止まる。この後、ｎ−層１０１等に蓄積された正孔は、ｐベース層１０３からエミッタ電極１３３へ排出される。一方、電子はコレクタ電極１３９へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
【００３１】
誘導負荷スイッチング等では、ターンオフ動作の過程において、高電圧・大電流の状態が存在し、遮断条件によってはインパクトイオン化による電子正孔対が発生する状態となる。これが局所的に発生すると、温度上昇によって破壊に至る場合がある。特に、正孔の電流成分が多い場合、正の空間電荷の影響によって電界が強くなるため、インパクトイオン化がより発生しやすくなる。
【００３２】
ここで第１の比較例におけるインパクトイオン化の発生について説明する。図６は、第１の比較例に係る半導体装置における正孔電流を説明するための断面図である。図６に示すように、第１の比較例に係る半導体装置では、ｐベース層１０３の外側の外周領域に蓄積される正孔による正孔電流の成分（正孔電流ＨＣ）がある。ここで、図中のベクトルによって示すように、ｐウェル層５（ｐベース層３）の外周部では、静特性および動特性のいずれも、横方向（半導体基板の表面に平行）の電界と縦方向の電界が加わるため、電界ＥＦが強くなる。さらに、正孔が正の空間電荷として作用すると、同じ電圧でも電界はより強くなる。この点について、図７を使って説明する。
【００３３】
図７に、静特性（ＤＣ電位印加時）の電界プロファイルと、ターンオフ（スイッチング）時の電界プロファイルとを示す。電圧は、電界を積分した関係にあり、図７に示す三角形の面積に相当する。図７に示すように、三角形の面積（電圧）はターンオフ時の場合と静特性の場合とで同じでも、ターンオフ時では、流れる正孔が空間電荷として働くことによって、空乏層の伸びが抑えられるため、三角形の底辺が短くなる。これにより、同一電圧では電界ピークが高くなる。特に、Ｐウェル層５の角部は２次元平面的に最も電界が強くなる部分であり、局所的なインパクトイオン化が発生し、場合によっては破壊に至ることがある。
【００３４】
そのようなインパクトイオン化を低減する第２の比較例（特許文献１）に係る半導体装置について説明する。図８は、第２の比較例に係る半導体装置の平面図であり、図９は、図８に示す断面線ＩＸ−ＩＸにおける断面図である。図８および図９に示すように、第２の比較例に係る半導体装置では、ｐベース層１０３の外側に位置する領域に、低ライフタイム領域１４１が形成されている。これ以外の構成については、第１の比較例に係る半導体装置と同様なので、同一部材には同一符号を付す。
【００３５】
低ライフタイム領域１４１は、電子線等を照射して、ｎ−層１０１中の特定の領域に結晶欠陥を意図的に生じさせることによって形成される。結晶欠陥によって導電率変調を下げて、ｐベース層１０３の外側の外周領域に蓄積される正孔を減少させることで、ｐベース層１０３（ｐウェル層１０５）の角部における破壊を防止することができる。ところが、第２の比較例に係る半導体装置では、特定の領域に電子線等を照射するための付加的な工程が必要となるだけでなく、電子線等の照射には通常の半導体製造装置とは異なる特殊な製造装置が必要となり、生産コストの上昇を招くこととなる。
【００３６】
なお、特許文献２では、各ガードリングの角部の外側に、付加的な不純物領域を形成することによって、電界を緩和させる構造が提案されている。この構造では、電界緩和に寄与することができるものの、オン状態でのキャリアの分布によって決まる角部の電流集中には変わりがないため、ターンオフ時における角部の電流集中を十分に緩和させることができない。また、ガードリングの外側に、付加的な不純物領域を形成するため、占有面積の低減に妨げとなる。
【００３７】
また、特許文献３では、ダイオードのアノードの終端部に溝を設けたり、または、アノードと異なる不純物をカウンターで注入するなどして、角部における抵抗をコントロールする構造が提案されている。この構造では、キャリアの分布で決まる角部の電流を、角部に集中させないようにする効果が得られるものの、溝を形成する工程を追加する必要があり、生産コストの増大を招くこととなる。また、角部の電界を緩和させる手段がないために、ターンオフ時における局所的なインパクトイオン化が起こりやすい。
【００３８】
このような第１の比較例あるいは第２の比較例に係る半導体装置等に対して、本実施の形態に係る半導体装置では、図１および図２に示すように、ｐウェル層５の角部に、相対的に不純物濃度の低いｐ低濃度層２１が形成されている。このため、ｐウェル層５の角部では、外周端から、ＩＧＢＴが形成される部分（エミッタコンタクト境界ＥＣＯ）までの部分（長さＬ１）の抵抗が高くなる。これにより、図１０の本実施の形態に係る半導体装置の正孔電流を説明するための断面図に示すように、ターンオフ時に角部に流れ込む正孔電流ＨＣは、角部以外の部分を流れる正孔電流よりも少なくなって、角部におけるインパクトイオン化が低減する。
【００３９】
その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。しかも、ｐウェル層５の角部に対応する領域にｐ低濃度層２１を形成すればよく、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。
【００４０】
実施の形態２
ここでは、ＩＧＢＴの第２の例について説明する。図１１は、本発明の実施の形態２に係る半導体装置の平面図であり、図１２は、図１１に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。図１１および図１２に示すように、ｐウェル層５の角部の領域に、相対的に不純物濃度の低いｐ低濃度層２１が形成されている。エミッタ電極３３はｐ低濃度層２１に接触せず、エミッタ電極３３とｐ低濃度層２１との間に層間絶縁膜３１が介在する。なお、これ以外の構成については、図１および図２に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００４１】
次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態１において説明した半導体装置の動作と基本的に同じである。オン動作では、ｐベース層３の領域内に形成されたゲート埋め込み電極（図示せず）にしきい値電圧以上の所定の電圧（正）を印加することによりＭＯＳチャネルがオンし、ｎ−層１には電子と正孔が注入されて導電率変調が起こり、コレクタ電極３９とエミッタ電極３３との間の電圧が下がる。
【００４２】
ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでＭＯＳチャネルがオフする。ＭＯＳチャネルがオフすることによって、電子と正孔の注入が止まる。この後、ｎ−層１等に蓄積された正孔は、ｐベース層３からエミッタ電極３３へ排出される。一方、電子はコレクタ電極３９へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
【００４３】
上述した半導体装置では、図１２に示すように、ｐウェル層５の角部に形成された、相対的に不純物濃度の低いｐ低濃度層２１は、エミッタ電極３３とは直接接触せず、エミッタ電極３３とｐ低濃度層２１との間に層間絶縁膜３１が介在する。これにより、ｐ低濃度層２１から、実質的に埋め込み電極等が形成されているｐベース層３の領域（トランジスタセル領域境界ＥＣＢ）までの抵抗を、実施の形態１に係る半導体装置の場合に比べて、より高くすることができる。このため、ターンオフ動作の際に、ｐウェル層５の角部では、電流は分散されて、ｐ低濃度層２１に流入する正孔電流が減少し電界が緩和される。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。
【００４４】
しかも、ｐウェル層５の角部に対応する領域にｐ低濃度層２１を形成し、層間絶縁膜をパターニングする際に、ｐ低濃度層を覆うようにパターニングすればよく、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。
【００４５】
実施の形態３
ここでは、ＩＧＢＴの第３の例について説明する。図１３は、本発明の実施の形態３に係る半導体装置の平面図であり、図１４は、図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。図１３および図１４に示すように、ｐウェル層５の角部の領域では、ｐウェル層５は、ｎ−層１に部分的に形成されて、ｐウェル層５が形成されていないｎ−層１の部分（ｎ−層２２）が、角部の丸みに沿って円弧状に位置している。エミッタ電極３３は、このｎ−層２２には接触せず、また、このｎ−層２２の外側に位置するｐウェル層５の部分にも接触していない。
【００４６】
さらに、ｎ−層２２の幅Ｗ２（丸みの接線方向と略直交する方向の長さ）は、ｎ−層２２の内側に位置するｐウェル層５の部分と、外側に位置するｐウェル層５の部分とが熱拡散によって繋がらないように、つまり、ｎ−層２２の領域が最終形態において存在する（残される）ように、ｐウェル層５の横方向の拡散幅の２倍よりも広くなるように設計されている。なお、これ以外の構成については、図１および図２に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００４７】
次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態１において説明した半導体装置の動作と基本的に同じである。オン動作では、ｐベース層３の領域内に形成されたゲート埋め込み電極（図示せず）にしきい値電圧以上の所定の電圧（正）を印加することによりＭＯＳチャネルがオンし、ｎ−層１には電子と正孔が注されて導電率変調が起こり、コレクタ電極３９とエミッタ電極３３との間の電圧が下がる。
【００４８】
ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでＭＯＳチャネルがオフする。ＭＯＳチャネルがオフすることによって、電子と正孔の注入が止まる。この後、ｎ−層１等に蓄積された正孔は、ｐベース層３からエミッタ電極３３へ排出される。一方、電子はコレクタ電極３９へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
【００４９】
上述した半導体装置では、図１３に示すようなパターンにあっては、ｐウェル層５の角部の領域では、角部の丸みに沿って円弧状にｎ−層２２が位置し、図１４に示すように、熱処理後の最終形態においても存在している。これにより、ｐウェル層５とｎ−層２２とが位置する角部の領域のｐ型不純物の不純物濃度は、角部以外のｐウェル層５だけが位置する領域のｐ型不純物の不純物濃度よりも低くなる。すなわち、ｐウェル層５の角部の領域におけるｐ型不純物の実効的な不純物濃度は、角部以外の領域におけるｐ型不純物の不純物濃度よりも低くなる。
【００５０】
このため、ターンオフ動作では、ｎ−層２２の外側に位置するｐウェル層５の部分（点Ｇ）に流れ込んだ正孔電流は、直接ｎ−層２２を通ってｎ−層２２の内側に位置するｐウェル層５の部分（点Ｈ）へ流れ込むことができない。これにより、正孔電流は、ｐウェル層５の部分（点Ｇ）から丸みに沿って二手に分流されて流れるか、ｎ−層１からｐウェル層５の部分（点Ｈ）に分流されて流れることになる。また、ｐウェル層５の部分（点Ｇ）からエミッタ電極３３までの抵抗が、ｎ−層２２が位置することで高くなるため、ｐウェル層５の部分（点Ｇ）に流れ込む電流が相対的に少なくなる。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。
【００５１】
しかも、角部が形成される領域に位置するｎ−層１にｐウェル層５を部分的に形成することでｎ−層２２が形成される。これにより、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。
【００５２】
実施の形態４
ここでは、ＩＧＢＴの第４の例について説明する。図１５は、本発明の実施の形態４に係る半導体装置の平面図であり、図１６は、図１５に示す断面線ＸＶＩ−ＸＶＩにおける断面図である。図１５および図１６に示すように、ｐウェル層５の角部の領域では、ｐウェル層５は、櫛状のｐウェル層２４として、ｎ−層１に部分的に形成されて、ｐウェル層２４が形成されていない櫛状のｎ−層１の部分（ｎ−層２３）が、角部の丸みに沿って円弧状に位置している。角部の丸みに沿ってそれぞれ延在する櫛状のｎ−層２３と櫛状のｐウェル層２４とは、丸みの接線方向と略直交する方向に交互に配置されている。
【００５３】
櫛状のｎ−層２３の幅Ｗ２は、櫛状のｎ−層２３の内側に位置する櫛状のｐウェル層２４あるいは外側に位置する櫛状のｐウェル層２４の熱処理に伴う横方向の拡散幅の２倍よりも狭く、かつ、櫛状のｐウェル層２４の幅Ｗ３は、ｐウェル層５の深さに相当する長さよりも狭く設計されている。エミッタ電極３３は、このｎ−層１の部分には接触せず、また、最も内側に位置する櫛状のｎ−層２３の内側に位置するｐウェル層５の部分を除いて、最も内側に位置するｎ−層２３の外側に位置するｐウェル層５の部分にも接触していない。なお、これ以外の構成については、図１および図２に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００５４】
次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態１において説明した半導体装置の動作と基本的に同じである。オン動作では、ｐベース層３の領域内に形成されたゲート埋め込み電極（図示せず）にしきい値電圧以上の所定の電圧（正）を印加することによりＭＯＳチャネルがオンし、ｎ−層１には電子と正孔が注されて導電率変調が起こり、コレクタ電極３９とエミッタ電極３３との間の電圧が下がる。
【００５５】
ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでＭＯＳチャネルがオフする。ＭＯＳチャネルがオフすることによって、電子と正孔の注入が止まる。この後、ｎ−層１等に蓄積された正孔は、ｐベース層３からエミッタ電極３３へ排出される。一方、電子はコレクタ電極３９へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
【００５６】
上述した半導体装置では、図１５に示すようなパターンにあって、櫛状のｎ−層２３の幅Ｗ２は、櫛状のｎ−層２３の内側に位置する櫛状のｐウェル層２４あるいは外側に位置する櫛状のｐウェル層２４の熱処理に伴う横方向の拡散幅の２倍よりも狭いため、角部に位置する櫛状のｐウェル層２４は、図１６に示すように、熱処理後の最終形態において、互いに繋がったｐ型低濃度領域２７を形成している。また、角部では、櫛状のｐウェル層２４の幅Ｗ３は、櫛状のｐウェル層２４の深さに相当する長さよりも狭く設計されているため、櫛状のｐウェル層２４に含まれるｐ型不純物が効果的に拡散し、ｐ型不純物の不純物濃度が低くなる。このため、角部におけるｐ型不純物の不純物濃度のばらつきが小さくなってより均一になる。
【００５７】
このように、上述した半導体装置では、角部におけるｐ型不純物の実効的な不純物濃度が低くなる。このため、角部では、丸みの接線方向と略直交する方向の抵抗がより高くなる。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。
【００５８】
しかも、角部が形成される領域に位置するｎ−層１にｐウェル層２４を櫛状に部分的に形成することで、櫛状のｎ−層２３が形成され、その後の熱処理に伴い、ｐウェル層２４が互いに繋がることでｐ型低濃度領域２７が形成されることになる。これにより、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。
【００５９】
実施の形態５
ここでは、ＩＧＢＴの第５の例について説明する。図１７は、本発明の実施の形態５に係る半導体装置の平面図であり、図１８は、図１７に示す枠Ａ内を拡大した部分拡大平面図であり、図１９は、図１７に示す断面線ＸＩＸ−ＸＩＸにおける断面図である。図１７、図１８および図１９に示すように、ｐウェル層５の角部の領域では、ｐウェル層５は、ｐウェル層２５として、ｎ−層１に格子状に部分的に形成されて、ｐウェル層２５が形成されていないｎ−層１の部分（ｎ−層２６）が格子状に位置する。なお、これ以外の構成については、図１および図２に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００６０】
次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態１において説明した半導体装置の動作と基本的に同じである。オン動作では、ｐベース層３の領域内に形成されたゲート埋め込み電極（図示せず）にしきい値電圧以上の所定の電圧（正）を印加することによりＭＯＳチャネルがオンし、ｎ−層１には電子と正孔が注されて導電率変調が起こり、コレクタ電極３９とエミッタ電極３３との間の電圧が下がる。
【００６１】
ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでＭＯＳチャネルがオフする。ＭＯＳチャネルがオフすることによって、電子と正孔の注入が止まる。この後、ｎ−層１等に蓄積された正孔は、ｐベース層３からエミッタ電極３３へ排出される。一方、電子はコレクタ電極３９へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
【００６２】
上述した半導体装置では、ｐウェル層５の角部の領域では、ｎ−層２６とｐウェル層２５とが格子状に形成されている。格子状のｎ−層２６および格子状のｐウェル層２５のパターンとして、ｐウェル層５の深さに相当する長さよりも狭く形成することで、熱処理後の最終形態において、格子状のｐウェル層２５は、図１９に示すように、互いに繋がって、かつｐ型不純物の不純物が低いｐ型不純物領域２８が形成される。このため、角部におけるｐ型不純物の不純物濃度のばらつきが小さくより均一になる。
【００６３】
また、エミッタ電極３３は、格子状のｎ−層２６には接触せず、また、最も内側に位置する格子状のｎ−層２６の内側に位置する格子状のｐウェル層２５を除いて、最も内側に位置する格子状のｎ−層２６の外側に位置する格子状のｐウェル層２５にも接触していない。
【００６４】
このように、上述した半導体装置では、角部におけるｐ型不純物の実効的な不純物濃度が低くなる。このため、角部では、丸みの接線方向と略直交する方向の抵抗がより高くなる。その結果、角部における局所的なインパクトイオン化が抑制されて、半導体装置の破壊を防止することができる。
【００６５】
しかも、角部が形成される領域に位置するｎ−層１にｐウェル層２５を格子状に部分的に形成することで、格子状のｎ−層２６が形成される。これにより、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。なお、本実施の形態では、四角形の格子状のパターンを例に挙げたが、六角形や八角形の格子状のパターン（図示せず）でもよい。
【００６６】
実施の形態６
ここでは、ＩＧＢＴの第６の例について説明する。図２０は、本発明の実施の形態６に係る半導体装置の平面図であり、図２１は、図２０に示す枠Ａ内を拡大した部分拡大平面図であり、図２２は、図２０に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。図２０、図２１および図２２に示すように、ｐウェル層５の角部の領域では、ｐウェル層５は、ｐウェル層２５として、ｎ−層１に格子状に部分的に形成されて、ｐウェル層２５が形成されていないｎ−層１の部分（ｎ−層２６）が格子状に位置する。角部の丸みの接線方向と略直交する方向に位置するｐウェル層２５の互いの間隔は、エミッタ（ｐベース層３）から遠ざかるほど広く設定されている。なお、これ以外の構成については、図１および図２に示す構成と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
【００６７】
次に、半導体装置の動作について説明する。本半導体装置の動作は、実施の形態１において説明した半導体装置の動作と基本的に同じである。オン動作では、ｐベース層３の領域内に形成されたゲート埋め込み電極（図示せず）にしきい値電圧以上の所定の電圧（正）を印加することによりＭＯＳチャネルがオンし、ｎ−層１には電子と正孔が注されて導電率変調が起こり、コレクタ電極３９とエミッタ電極３３との間の電圧が下がる。
【００６８】
ターンオフ動作では、ゲート埋め込み電極に印加する電圧をしきい値電圧以下にすることでＭＯＳチャネルがオフする。ＭＯＳチャネルがオフすることによって、電子と正孔の注入が止まる。この後、ｎ−層１等に蓄積された正孔は、ｐベース層３からエミッタ電極３３へ排出される。一方、電子はコレクタ電極３９へ排出される。正孔と電子が排出されて、空乏化した部分が耐圧を保持できるようになった時点でオフ状態になる。
【００６９】
上述した半導体装置では、実施の形態５において説明したＩＧＢＴと比べると、角部の丸みの接線方向と略直交する方向に位置する格子状のｐウェル層２５の互いの間隔は、エミッタ（ｐベース層３）から遠ざかるほど広く設定されている。このため、この角部では、ｐ型不純物の不純物濃度が変化する領域の幅が、ｐウェル層５（角部以外に位置する部分）においてｐ型不純物の不純物濃度が変化する領域の幅よりも広くなっている。
【００７０】
このように、上述した半導体装置の角部におけるｐ型不純物の不純物濃度は外側ほど低くなる。このため、角部では、図２２に示すように、ｐ型低濃度不純物領域２９におけるｐ型不純物の横拡散の変化が緩やかとなり、結果的に、角部の断面視形状（枠Ｂ内）における曲率半径が大きくなる。これにより、角部における電界を小さくすることができ、インパクトイオン化を抑制することができる。また、角部では、丸みの接線方向と略直交する方向の抵抗がより高くなることによっても、角部における局所的なインパクトイオン化を抑制することができる。上述した半導体装置では、この２つの効果により、半導体装置が破壊に至るのを防止することができる。
【００７１】
しかも、角部が形成される領域に位置するｎ−層１にｐウェル層２５を格子状に部分的に形成することで、格子状のｎ−層２６が形成される。これにより、半導体装置の占有面積を広げる必要もなく、また、付加的な領域を別途形成する必要もない。したがって、生産コストを上げることなく半導体装置の破壊を防止することができる。
【００７２】
上述した半導体装置では、格子状のｐウェル層２５の相互間隔や配置等を調整することによって、ｐウェル層５の実効的な曲率を緩和（曲率半径を大きく）させる領域を角部に設けている。この他、たとえば、実施の形態４において説明した半導体装置においては、櫛状のｐウェル層２４の間隔を調整することによって、曲率を緩和させる領域を角部に設けることも可能である。また、上述した半導体装置では、格子状のｐウェル層２５のサイズを、角部の外側に位置するものほど小さくすることで、ｐ型不純物の不純物濃度を低濃度化させることも可能である。さらに、角部の領域だけでなく、ｐベース層４を取り囲むｐウェル層５の全周にわたり、格子状のｐウェル層２５を形成するようにしてもよい。
【００７３】
また、ｐウェル層の角部とその近傍との基板表面部分におけるｐ型不純物の不純物濃度のプロファイルとしては、角部の領域におけるｐ低濃度層２１のｐ型不純物の不純物濃度プロファイルの傾斜が、図２３に示すように、緩やかに設定されていることが好ましい。図２３は、実施の形態１に従う構造を利用した場合の例を示しており、第１の比較例の場合（図２５参照）に対して、不純物濃度のプロファイルが緩やかになっていることがわかる。この場合には、たとえば、ｐ低濃度層２１が位置する角部における電界が緩和されて、角部における局所的なインパクトイオン化を効果的に抑制することができる。
【００７４】
さらに、実施の形態６に示す構造に従った構造を利用しての例では、同様のｐ型不純物の不純物濃度プロファイルの傾斜が、図２４に示すように、図２３に示す不純物濃度のプロファイルと比べても、緩やかに設定されることを可能としている。この場合には、たとえば、ｐウェル層２５が位置する角部における電界がさらに緩和されて、角部における局所的なインパクトイオン化を確実に抑制することができる。
【００７５】
なお、上述した半導体装置としては、トレンチ型のＩＧＢＴを例に挙げて説明したが、ＩＧＢＴとして、当該構造は、平面型のＩＧＢＴ、ＣＳＴＢＴ（登録商標）などへも適用することが可能である。また、ＩＧＢＴの他に、たとえば、バイポーラトランジスタあるいはダイオード等への適用も可能である。さらに、基板材料としては、特に、限定されるものではなく、たとえば、シリコン、ＳｉＣ等を適用することが可能である。
【００７６】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７７】
本発明は、電力用半導体装置に有効に利用される。
【符号の説明】
【００７８】
ＳＵＢ  半導体基板、１  ｎ−層、３  ｐベース層、５  ｐウェル層、７  ｐウェル層（ガードリング）、９  チャネルストッパ層、１１  トレンチ、１３  ゲート酸化膜、１５  ゲート埋め込み電極、１７  ｎ＋エミッタ層、２１  ｐ低濃度層、２３  ｎ−層、２４  ｐウェル層、２５  ｐウェル層、２６  ｎ−層、３１  層間絶縁膜、３２  フィールドプレート、３３  エミッタ電極、３４  ガードリング電極、３５  チャネルストッパ電極、３６  パッシベーション膜、３７  ｎ＋バッファ層、３８  ｐ＋コレクタ層、３９  コレクタ電極、ＥＣＢ  トランジスタセル領域境界、ＥＣＯ  エミッタコンタクト境界、ＨＣ  正孔電流、ＥＦ  電界。
【図１】
0005783893.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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