(57)【特許請求の範囲】
【請求項１】
システムインパッケージであって、
第１のポリマー層と、
前記第１のポリマー層内の第１のチップと、
前記第１のチップの上の、前記第１のポリマー層の第１の面の上の、前記第１のチップに接続されている第１の導電相互接続部と、
前記第１のポリマー層の前記第１の面の上の、前記第１のチップの上の、前記第１の導電相互接続部の上の第２のポリマー層と、
前記第２のポリマー層内の、前記第２のポリマー層内の第１の導電バンプを備える第２のチップと、
前記第２のポリマー層内の、前記第１の導電相互接続部の上の、前記第１の導電相互接続部に接続され、前記第１の導電バンプよりも大きな高さを有する第２の導電バンプであって、前記第１の導電バンプの第１の面および前記第２の導電バンプの第１の面は、前記第２のポリマー層によって覆われていない、第２の導電バンプと、
前記第１の導電バンプの前記第１の面上の、前記第２の導電バンプの前記第１の面上の、前記第２のポリマー層の第１の面の上の、前記第１の導電バンプを前記第２の導電バンプに接続する第２の導電相互接続部であって、前記第２の導電相互接続部と前記第１の導電バンプとの間に第１の接点があり、前記第２の導電相互接続部と前記第２の導電バンプとの間に第２の接点がある、前記第１の導電バンプは、前記第２の導電相互接続部、前記第２の導電バンプ、および前記第１の導電相互接続部を順に通して前記第１のチップに接続される、第２の導電相互接続部と、
を具備し、
前記第２の導電相互接続部は、接着層と導電層とを有し、
前記接着層は、前記第２のポリマー層、前記第１の導電バンプの前記第１の面および前記第２の導電バンプの前記第１の面に直接接する、システムインパッケージ。
【請求項２】
前記第１のチップは、中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、メモリチップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈチップ、または、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを備えるシステムオンチップ（ＳＯＣ）を備える、請求項１に記載のシステムインパッケージ。
【請求項３】
前記第１のポリマー層の下に基板をさらに具備し、
前記第１のチップおよび前記第２のチップは、前記基板の上にあり、
前記基板は、マザーボード、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、導電基板、ガラス基板、またはセラミック基板を備える、請求項１に記載のシステムインパッケージ。
【請求項４】
前記第１のポリマー層の前記第１の面の上に第３の導電相互接続部をさらに具備し、
前記第３の導電相互接続部および前記第１の導電相互接続部は、同じ水平レベルにあり、
前記第２のチップは、さらに前記第３の導電相互接続部の真上にあり、
前記第３の導電相互接続部は、電源相互接続部、グランド相互接続部、または信号相互接続部を備える、請求項１に記載のシステムインパッケージ。
【請求項５】
前記第１のチップの上に、前記第２のチップの上に、前記第２のポリマー層の上に、前記第２の導電バンプの上に、前記第２の導電相互接続部の上に熱拡散プレーンをさらに具備し、
前記第１のチップおよび前記第２のチップは、前記熱拡散プレーンに接続される、請求項１に記載のシステムインパッケージ。
【請求項６】
前記第１の導電バンプは、５から５０マイクロメートルまでの範囲の厚さを有する第１の銅層を備え、
前記第２の導電バンプは、１５から５２０マイクロメートルまでの範囲の厚さを有する第２の銅層を備える、請求項１に記載のシステムインパッケージ。
【請求項７】
前記第１のチップは、前記第１のポリマー層内に第３の導電バンプを備え、
前記第３の導電バンプの第１の面は、前記第１のポリマー層によって覆われず、
前記第１の導電相互接続部は、さらに前記第３の導電バンプの前記第１の面上にあり、
前記第１の導電相互接続部と前記第３の導電バンプとの間に第３の接点があり、
前記第１の導電バンプは、前記第２の導電相互接続部、前記第２の導電バンプ、および前記第１の導電相互接続部を順に通して前記第３の導電バンプに接続される、請求項１に記載のシステムインパッケージ。
【請求項８】
前記第１の導電相互接続部は、電源相互接続部、グランド相互接続部、または信号相互接続部を備える、請求項１に記載のシステムインパッケージ。
【請求項９】
前記第１のポリマー層の前記第１の面の上の、前記第１のチップの上の第３の導電相互接続部と、
前記第２のポリマー層内の第３のチップと、
前記第２のポリマー層内の、前記第３の導電相互接続部の上の第３の導電バンプと、
前記第３のチップの第４の導電バンプの第１の面上の、前記第３の導電バンプの第１の面上の、前記第２のポリマー層の前記第１の面の上の第４の導電相互接続部と、
をさらに具備し、
前記第４の導電相互接続部と前記第４の導電バンプとの間に第３の接点があり、前記第４の導電相互接続部と前記第３の導電バンプとの間に第４の接点があり、
前記第４の導電バンプは、前記第２のポリマー層内にあり、
前記第３の導電バンプの前記第１の面および前記第４の導電バンプの前記第１の面は、前記第２のポリマー層によって覆われず、
前記第４の導電相互接続部は、前記第３の導電バンプを前記第４の導電バンプに接続し、
前記第３の導電バンプは、前記第４の導電バンプより大きな高さを有し、
前記第４の導電バンプは、前記第４の導電相互接続部、前記第３の導電バンプ、および前記第３の導電相互接続部を順に通して前記第１のチップに接続される、請求項１に記載のシステムインパッケージ。
【請求項１０】
前記第１のチップと前記第２のチップとの間で並列データ通信するビット線の総数は、１２８より多く、
前記ビット線のうちの１本は、前記第１および第２の導電相互接続部ならびに前記第１および第２の導電バンプによって構成される、請求項１に記載のシステムインパッケージ。
【請求項１１】
システムインパッケージであって、
基板と、
前記基板の上の第１のポリマー層と、
前記第１のポリマー層内の、前記基板の上の、第１の導電バンプおよび第２の導電バンプを備える第１のチップと、
前記第１のポリマー層内の、前記基板の上の、前記基板のパッドに接続され、前記第１の導電バンプより大きな高さを有し、前記第２の導電バンプより大きな高さを有する第３の導電バンプであって、前記第１の導電バンプの第１の面、前記第２の導電バンプの第１の面、および前記第３の導電バンプの第１の面は、前記第１のポリマー層によって覆われていない、第３の導電バンプと、
前記第１の導電バンプの前記第１の面上の、前記第３の導電バンプの前記第１の面上の、前記第１のポリマー層の第１の面の上の、前記第１の導電バンプを前記第３の導電バンプに接続する第１の導電相互接続部であって、前記第１の導電相互接続部と前記第１の導電バンプとの間に第１の接点があり、前記第１の導電相互接続部と前記第３の導電バンプとの間に第２の接点がある、前記第１の導電バンプは、前記第１の導電相互接続部および前記第３の導電バンプを順に通して前記基板の前記パッドに接続される、第１の導電相互接続部と、
前記第２の導電バンプの前記第１の面上の、前記第１のポリマー層の前記第１の面の上の、前記第２の導電バンプに接続される第２の導電相互接続部であって、前記第２の導電相互接続部と前記第２の導電バンプとの間に第３の接点がある、第２の導電相互接続部と、
前記第１のポリマー層の前記第１の面の上の、前記第１の導電相互接続部の上の、前記第２の導電相互接続部の上の、前記第１のチップの上の第２のポリマー層と、
前記第２のポリマー層内の、第４の導電バンプを備える第２のチップと、
前記第２のポリマー層内の、前記第２の導電相互接続部に接続され、前記第４の導電バンプより大きな高さを有する第５の導電バンプであって、前記第４の導電バンプの第１の面および前記第５の導電バンプの第１の面は、前記第２のポリマー層によって覆われない、第５の導電バンプと、
前記第４の導電バンプの前記第１の面上の、前記第５の導電バンプの前記第１の面上の、前記第２のポリマー層の第１の面の上の、前記第４の導電バンプを前記第５の導電バンプに接続する第３の導電相互接続部であって、前記第３の導電相互接続部と前記第４の導電バンプとの間に第４の接点があり、前記第３の導電相互接続部と前記第５の導電バンプとの間に第５の接点がある、前記第４の導電バンプは、前記第３の導電相互接続部、前記第５の導電バンプ、および前記第２の導電相互接続部を順に通して前記第２の導電バンプに接続される、第３の導電相互接続部と、
を具備し、
前記第１の導電相互接続部は、第１の接着層と第１の導電層とを有し、
前記第１の接着層は、前記第１のポリマー層、前記第１の導電バンプの前記第１の面および前記第３の導電バンプの前記第１の面に直接接し、
前記第２の導電相互接続部は、第２の接着層と第２の導電層とを有し、
前記第２の接着層は、前記第１のポリマー層および前記第２の導電バンプの前記第１の面に直接接し、
前記第３の導電相互接続部は、第３の接着層と第３の導電層とを有し、
前記第３の接着層は、前記第２のポリマー層、前記第４の導電バンプの前記第１の面および前記第５の導電バンプの前記第１の面に直接接する、システムインパッケージ。
【請求項１２】
前記基板は、マザーボード、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、導電基板、ガラス基板、またはセラミック基板を備える、請求項１１に記載のシステムインパッケージ。
【請求項１３】
前記第１のチップは、中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、メモリチップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈチップ、または、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを備えるシステムオンチップ（ＳＯＣ）を備える、請求項１１に記載のシステムインパッケージ。
【請求項１４】
前記第１のポリマー層の前記第１の面の上に第４の導電相互接続部をさらに具備し、
前記第２のチップは、さらに前記第４の導電相互接続部の真上にあり、
前記第４の導電相互接続部は、電源相互接続部、グランド相互接続部、または信号相互接続部を備える、請求項１１に記載のシステムインパッケージ。
【請求項１５】
前記第１のチップの上に、前記第２のチップの上に、前記第２のポリマー層の上に、前記第５の導電バンプの上に、前記第３の導電相互接続部の上に熱拡散プレーンをさらに具備し、
前記第１のチップおよび前記第２のチップは、前記熱拡散プレーンに接続される、請求項１１に記載のシステムインパッケージ。
【請求項１６】
前記第４の導電バンプは、５から５０マイクロメートルまでの範囲の厚さを有する第１の銅層を備え、
前記第５の導電バンプは、１５から５２０マイクロメートルまでの範囲の厚さを有する第２の銅層を備える、請求項１１に記載のシステムインパッケージ。
【請求項１７】
前記第２の導電相互接続部は、２から３０マイクロメートルまでの範囲の厚さを有する第１の銅層を備え、
前記第３の導電相互接続部は、２から３０マイクロメートルまでの範囲の厚さを有する第２の銅層を備える、請求項１１に記載のシステムインパッケージ。
【請求項１８】
前記第３の導電相互接続部は、電源相互接続部、グランド相互接続部、または信号相互接続部を備える、請求項１１に記載のシステムインパッケージ。
【請求項１９】
前記基板の下のスズ含有バンプをさらに具備する、請求項１１に記載のシステムインパッケージ。
【請求項２０】
前記第２のチップは、さらに前記第２の導電相互接続部の真上にある、請求項１１に記載のシステムインパッケージ。
【発明の詳細な説明】
【優先権の主張】
【０００１】
本出願は、参照により本明細書に組み込まれている、２００９年５月１４日に出願した米国仮出願第６１／１７８，４９３号の優先権を主張するものである。
【技術分野】
【０００２】
本開示は、システムインパッケージに関し、より具体的には、積層チップ間を電気的相互接続するためにオンチップ金属バンプおよびチップ内金属バンプを利用するシステムインパッケージに関する。
【背景技術】
【０００３】
ＩＣ（集積回路）チップを生産するために半導体ウェハを加工するが、そのデバイス密度は高まる一方であり、また特徴ジオメトリの縮小も進んでいる。異なる層の中の多数の半導体デバイス（例えば、ＴＦＴ、ＣＭＯＳ、コンデンサ、インダクタ、抵抗器などの能動素子および受動素子）の相互接続および分離を可能にするために、複数の導電層と絶縁層が必要である。このように大規模な相互接続を行うと、さまざまな層と半導体デバイスとの間の電気的接続数が増大する結果となる。また、延いては、その結果得られるＩＣチップへのリードの数も増えることになる。これらのリードは、ＩＣチップのパッシベーション層を通して露出され、チップパッケージ内の外部接触構造への接続を可能にするＩ／Ｏパッド内で終端する。
【０００４】
ウェハレベルパッケージング（ＷＬＰ）とは、一般に、ウェハダイシングの後にそれぞれの個別ユニットのパッケージを組み立てる従来のプロセスの代わりに、ウェハレベルでＩＣチップをパッケージする技術を指す。ＷＬＰを使用すると、ウェハレベルでウェハファブリケーション、パッケージング、テスト、およびバーンインを一括して行い、その後、ダイシングによりシンギュレートし、チップキャリアパッケージ、例えば、ボールグリッドアレイ（ＢＧＡ）パッケージに最終的に組み立てることができる。ＷＬＰの持つ利点として、小型化（実装面積および厚さの縮小）、軽量化、比較的容易な組み立てプロセス、全体的な生産コストの低減、および電気的性能の改善が挙げられる。したがって、ＷＬＰは、シリコンの出発点から顧客への出荷の時点までのデバイスに対して行われる製造プロセスを合理化する。ＷＬＰは、ＩＣチップパッケージングのための高生産性およびローコストに近づくが、製造性と構造物信頼性に大きな課題がある。
【発明の概要】
【０００５】
本開示は、多層ポリマー構造内に多層チップを、多層チップ上にオンチップ金属バンプを、多層ポリマー構造内にチップ内金属バンプを、多層ポリマー構造内にパターン形成金属層を備えるシステムインパッケージまたはマルチチップモジュール（ＭＣＭ）を対象とする。多層ポリマー構造内の多層チップは、互いに接続されるか、または、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、金属基板、ガラス基板、またはセラミック基板などの外部回路に、オンチップ金属バンプ、チップ内金属バンプ、およびパターン形成金属層を通して接続することができる。システムインパッケージまたはマルチチップモジュールは、外部回路もしくは構造に、ハンダバンプ、金属バンプ、またはワイヤボンディング接合ワイヤ（wirebonded wires）を通して接続することができる。
【０００６】
本開示の例示的な実施形態では、多層ポリマー構造内に多層チップを有し、多層チップ上および多層ポリマー構造内の金属バンプをチップ間の電気的相互接続に使用するシステムインパッケージまたはマルチチップモジュールを実現する。
【０００７】
本開示の例示的な実施形態は、オンチップ金属バンプを持つチップをチップ内金属バンプを持つ基板に接着し、次いで、チップおよび基板を封入し、次いで、研磨または研削してオンチップ金属バンプとチップ内金属バンプの両方を露出させ、次いで、研磨または研削された表面上に金属相互接続部を形成し、次いで、上記プロセスを繰り返して、第二層、第三層、第四層、などの層のチップを一体化することを含む方法を提供する。
【０００８】
さらに、例示的な実施形態では、多層チップを適切な電磁場シールドと一体化して製造することが容易になり、またファインピッチのチップ内金属バンプおよびオンチップ金属バンプによりチップ間高密度配線が可能になる。
【０００９】
さらに、例示的な実施形態では、シリコン利用率を高めて多層チップの一体化製造を行うことができる。
【００１０】
本開示のこれらの、さらには他の、コンポーネント、ステップ、特徴、利点、および長所は、これ以降、例示される実施形態の以下の詳細な説明、添付図面、および請求項を検討することで明らかになるであろう。
【００１１】
図面は、本開示の例示的な実施形態を開示するものである。これらの図面で、すべての実施形態を説明しているわけではない。他の実施形態も、述べている実施形態に加えて、またはその代わりに使用することができる。明らかであるか、または不要であると思われる詳細は、スペースを節約するために、またはより効果的に説明するために省略する場合がある。逆に、いくつかの実施形態は、開示されている詳細のすべてがなくても実施することが可能である。同じ番号が異なる図面の中に出現した場合、これは、同じ、または類似のコンポーネントもしくはステップを指す。
【００１２】
本開示の態様は、その性質上説明に役立つものとしてみなされ、また制限するものとはみなされない、添付図面と併せて読むと、以下の説明からさらに十分に理解することができる。これらの図面は、必ずしも縮尺通りではなく、代わりに本開示の原理に重点を置いている。図面の説明を以下に示す。
【図面の簡単な説明】
【００１３】
【図１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図５】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図６】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図７】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図８】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図９】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１０】図９に示されている半製品デバイスの概略上面斜視図。
【図１１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１５】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１６】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１７】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１８】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１９】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２０】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２５】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２６】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２７】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２８】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図２９】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３０】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３５】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３６】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３７】図３６のパターン形成金属層７の概略上面斜視図。
【図３８】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図３９】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４０】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４５】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４６】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４７】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４８】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図４９】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図５０】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図５１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図５２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図５３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図５４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図５５】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを示す断面図。
【図５６】図５５に示されているパターン形成金属層７の概略上面斜視図。
【図５７】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図５８】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図５９】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６０】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６５】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６６】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６７】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６８】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図６９】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図７０】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図７１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図７２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図７３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図７４】本開示の一実施形態による、モジュールを示す断面図。
【図７５】図７４に示されているモジュールのパターン形成金属層７の概略上面斜視図。
【図７６】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図７７】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図７８】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図７９】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図８０】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図８１】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図８２】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図８３】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図８４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図８５】本開示の一実施形態による、電子デバイスを示す断面図。
【図８６】本開示の一実施形態による、２つのチップの間のインターフェース回路をそれぞれ示す回路図。
【図８７】本開示の一実施形態による、２段カスケードチップ間レシーバとチップ間ＥＳＤ（静電放電）回路とをそれぞれ備えるチップ間回路を示す図。
【図８８】本開示の一実施形態による、２段カスケードチップ間ドライバとチップ間ＥＳＤ（静電放電）回路とをそれぞれ備えるチップ間回路を示す図。
【図８９】本開示の一実施形態による、２段カスケードチップ間ドライバとチップ間ＥＳＤ（静電放電）回路とをそれぞれ備えるチップ間回路を示す図。
【図９０】本開示の一実施形態による、２段カスケードチップ間レシーバとチップ間ＥＳＤ（静電放電）回路とをそれぞれ備えるチップ間回路を示す図。
【図９１】本開示の一実施形態による、２段カスケードオフチップレシーバを示す回路図。
【図９２】本開示の一実施形態による、２段カスケードオフチップドライバを示す回路図。
【図９３】本開示の一実施形態による、２段カスケードオフチップドライバを示す回路図。
【図９４】本開示の一実施形態による、２段カスケードオフチップレシーバを示す回路図。
【図９５】本開示の一実施形態による、２つのチップの間のインターフェース回路をそれぞれ示す回路図。
【図９６】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図９７】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図９８】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図９９】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図１００】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図１０１】本開示の一実施形態による、チップのＥＳＤユニットの有効面積を計算し、いくつかのＥＳＤユニットのうちの１つまたは複数からなるＥＳＤ回路のサイズを定義する方法を示す図。
【図１０２】本開示の一実施形態による、ＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長を定義または計算する方法を示す図。
【図１０３】本開示の一実施形態による、ＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長を定義または計算する方法を示す図。
【図１０４】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを示す断面図。
【図１０５】本開示の一実施形態による、チップを示す概略上面斜視図。
【図１０６Ａ】図１０５に例示されているチップ９００に関する代替の概略断面図。
【図１０６Ｂ】図１０５に例示されているチップ９００に関する代替の概略断面図。
【図１０６Ｃ】図１０５に例示されているチップ９００に関する代替の概略断面図。
【図１０６Ｄ】図１０５に例示されているチップ９００に関する代替の概略断面図。
【図１０６Ｅ】図１０５に例示されているチップ９００に関する代替の概略断面図。
【図１０６Ｆ】図１０５に例示されているチップ９００に関する代替の概略断面図。
【図１０６Ｇ】図１０５に例示されているチップ９００に関する代替の概略断面図。
【図１０６Ｈ】図１０５に例示されているチップ９００に関する代替の概略断面図。
【図１０７Ａ】本開示の一実施形態による、チップを形成するためのプロセス示す図。
【図１０７Ｂ】本開示の一実施形態による、チップを形成するためのプロセス示す図。
【図１０７Ｃ】本開示の一実施形態による、チップを形成するためのプロセス示す図。
【図１０７Ｄ】本開示の一実施形態による、チップを形成するためのプロセス示す図。
【図１０７Ｅ】本開示の一実施形態による、チップを示す断面図。
【図１０７Ｆ】本開示の一実施形態による、チップを示す断面図。
【図１０７Ｇ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１０７Ｈ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１０７Ｉ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１０７Ｊ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１０７Ｋ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するプロセスを示す断面図。
【図１０７Ｌ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを示す断面図。
【図１０８Ａ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０８Ｂ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０８Ｃ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０８Ｄ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０８Ｅ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０８Ｆ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ａ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｂ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｃ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｄ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｅ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｆ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｇ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｈ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｉ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｊ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｋ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｌ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｍ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｎ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｏ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｐ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｑ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｒ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｓ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｔ】本開示の一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示す断面図。
【図１０９Ｕ】図１０９Ｔに示されているシステムインパッケージまたはマルチチップモジュールのパターン形成金属層５の概略上面斜視図。
【図１１０Ａ】本開示の一実施形態による、２つのチップの間のインターフェース回路をそれぞれ示す回路図。
【図１１０Ｂ】本開示の一実施形態による、２つのチップの間のインターフェース回路をそれぞれ示す回路図。
【発明を実施するための形態】
【００１４】
いくつかの実施形態が図面内に示されているが、当業者であれば、示されている実施形態が例示的であり、示されている実施形態の変更形態、さらには本明細書で説明されている他の実施形態も、本開示の範囲内にあると想定され実施されうることを理解するであろう。
【００１５】
次に、例示的な実施形態について説明する。他の実施形態も、述べている実施形態に加えて、またはその代わりに使用することができる。明らかであるか、または不要であると思われる詳細は、スペースを節約するために、またはより効果的に提示するために省略する場合がある。逆に、いくつかの実施形態は、開示されている詳細のすべてがなくても実施することが可能である。
【００１６】
本開示の態様は、多層ポリマー構造内に多層チップを、多層チップ上にオンチップ金属バンプを、多層ポリマー構造内にチップ内金属バンプを、多層ポリマー構造内にパターン形成金属層を備えるシステムインパッケージまたはマルチチップモジュール（ＭＣＭ）を対象とする。多層ポリマー構造内の多層チップは、互いに接続されるか、または、マザーボード、ボールグリッドアレイ（ＢＧＡ）基板、プリント回路基板、金属基板、ガラス基板、および／またはセラミック基板などの外部回路に、オンチップ金属バンプ、チップ内金属バンプ、および／またはパターン形成金属層を通して接続することができる。システムインパッケージまたはマルチチップモジュールは、外部回路もしくは構造に、ハンダバンプ、金属バンプ、および／またはワイヤボンディング接合ワイヤを通して接続することができる。
【００１７】
図１〜５２は、本開示の例示的な一実施形態による、システムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。
【００１８】
図１を参照すると、例えば、０．３から３０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の好適な厚さを有する誘電体層または絶縁層１０を、化学気相成長（ＣＶＤ）プロセス、またはスピンコーティングプロセス、またはラミネート加工プロセスを使用することによって、基板１１０の上面上に形成することができることがわかる。次に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層１１を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを使用することによって、誘電体層または絶縁層１０上に形成することができる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層１２を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層１１上に形成することができる。
【００１９】
基板１１０は、例えば約１０から約１，０００マイクロメートルまでの範囲、１０から１００マイクロメートルまでの範囲、または１００から５００マイクロメートルまでの範囲の好適な厚さＴ１を有することができる。基板１１０は、例えば、限定はしないが、シリコン、ガラス、セラミック、アルミニウム、銅、または有機ポリマーといった、好適な材料で作ることができる。例えば、基板１１０は、例えば、１０から１，０００マイクロメートルまでの範囲、１０から１００マイクロメートルまでの範囲、または１００から５００マイクロメートルまでの範囲の厚さＴ１を有するシリコン基板、ガラス基板、セラミック基板、金属基板、有機物質基板、またはポリマー基板とすることができる。あるいは、基板１１０は、下位層チップを含む、シリコンウェハなどの、ウェハとすることができる。
【００２０】
誘電体層または絶縁層１０は、好適な材料で作ることができる。例えば、誘電体層または絶縁層１０は、例えば０．３から３０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の好適な厚さを有する二酸化ケイ素（ＳｉＯ2）、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８から作ることができる。
【００２１】
接着層１１は、好適な材料で作ることができる。例えば、接着層１１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層は、好適な材料から作ることができる。例えば、シード層１２の材料として、銅、チタン銅合金、銀、金、ニッケル、アルミニウム、白金、またはパラジウムが挙げられる。
【００２２】
例えば、接着層１１が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、誘電体層または絶縁層１０上に、スパッタリングすることによって形成される場合、シード層１２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層を、チタン含有層上にスパッタリングすることによって形成されうる。
【００２３】
あるいは、接着層１１が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、誘電体層または絶縁層１０上に、スパッタリングすることによって形成される場合、シード層１２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層を、タンタル含有層上にスパッタリングすることによって形成されうる。
【００２４】
あるいは、接着層１１が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層を、誘電体層または絶縁層１０上に、スパッタリングすることによって形成される場合、シード層１２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層を、クロム含有層上にスパッタリングすることによって形成されうる。
【００２５】
あるいは、接着層１１が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層を、誘電体層または絶縁層１０上に、スパッタリングすることによって形成される場合、シード層１２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層を、ニッケル含有層上にスパッタリングすることによって形成されうる。
【００２６】
図２を参照すると、シード層１２を形成した後、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層９０が、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによって前記の材料のシード層１２上に形成されうることがわかる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９０のパターン形成を行い、前記の材料のシード層１２を露出する複数の開口部９０ａをフォトレジスト層９０内に形成する。
【００２７】
次に、図３を参照すると、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい好適な厚さを有する金属銅１３、導電層が、電気メッキまたは無電解メッキプロセスを使用することによって、開口部９０ａによって露出されているシード層１２上に、また開口部９０ａ内に、形成されうることがわかる。金属層１３は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【００２８】
例えば、金属層１３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい望ましい厚さになるように、銅層を開口部９０ａ内に、また開口部９０ａによって露出されている、シード層１２、好ましくは前記の銅もしくはチタン銅合金シード層１２上に電気メッキすることによって形成された金属単層とすることができる。
【００２９】
あるいは、金属層１３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい望ましい厚さになるように、金層を開口部９０ａ内に、また開口部９０ａによって露出されている、シード層１２、好ましくは前記の金シード層１２上に電気メッキすることによって形成された金属単層とすることができる。
【００３０】
あるいは、金属層１３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい好適な厚さになるように、ニッケル層を開口部９０ａ内に、また開口部９０ａによって露出されている、シード層１２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層１２上に電気メッキすることによって形成された金属単層とすることができる。
【００３１】
あるいは、金属層１３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい好適な厚さになるように、ニッケル層を開口部９０ａ内に、また開口部９０ａによって露出されている、シード層１２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層１２上に電気メッキし、次いで、例えば０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の好適な厚さになるように、金層またはパラジウム層を開口部９０ａ内に、また開口部９０ａ内の電気メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された２つの（つまり二重）金属層からなるものとしてよい。
【００３２】
あるいは、金属層１３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部９０ａ内に、また開口部９０ａによって露出されている、シード層１２、好ましくは前記の銅もしくはチタン銅合金シード層１２上に電気メッキし、次に、例えば、１から１５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さになるように、ニッケル層を、開口部９０ａ内に、また開口部９０ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部９０ａ内に、また開口部９０ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された３つの（つまり三重）金属層からなるものとしてよい。
【００３３】
図４を参照すると、金属層１３を形成した後、例えば１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層９１が、スピンオンコーティングプロセスまたはラミネート加工プロセスによってフォトレジスト層９０上にまた金属層１３上に形成されうることがわかる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９１のパターン形成を行い、金属層１３の複数の接点を露出する複数の円筒状開口部９１ａをフォトレジスト層９１内に形成する。
【００３４】
次に、図５を参照すると、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きい、厚さ、例えば、または高さを有する複数の金属ピラーまたはバンプ１４（チップ内金属ピラーまたはバンプ）が、電気メッキまたは無電解メッキプロセスを使用することによって、円筒状開口部９１ａ内に、また円筒状開口部９１ａによって露出されている金属層１３の接点上に形成されることがわかる。金属ピラーまたはバンプ１４は、例えば銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【００３５】
例えば、金属ピラーまたはバンプ１４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、銅層を円筒状開口部９１ａ内に、また円筒状開口部９１ａによって露出されている、金属層１３、好ましくは前記の銅層１３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【００３６】
あるいは、金属ピラーまたはバンプ１４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、金層を円筒状開口部９１ａ内に、また円筒状開口部９１ａによって露出されている、金属層１３、好ましくは前記の金層１３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【００３７】
あるいは、金属ピラーまたはバンプ１４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、ニッケル層を円筒状開口部９１ａ内に、また円筒状開口部９１ａによって露出されている、金属層１３、好ましくは前記のニッケルまたは銅層１３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【００３８】
あるいは、金属ピラーまたはバンプ１４は、１５から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば１０マイクロメートルより大きい厚さになるように、銅層を円筒状開口部９１ａ内に、また円筒状開口部９１ａによって露出されている、金属層１３、好ましくは前記の銅層１３の接点上に電気メッキし、次に、例えば、１から１５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さになるように、ニッケル層を、円筒状開口部９１ａ内に、また円筒状開口部９１ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を円筒状開口部９１ａ内に、また円筒状開口部９１ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された３つの（つまり三重）金属層からなるものとしてよい。
【００３９】
図６を参照すると、金属ピラーまたはバンプ１４を形成した後に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９０および９１が除去されることがわかる。したがって、フォトレジスト層９０および９１を除去した後に、金属ピラーまたはバンプ１４を金属層１３上に形成することができる。
【００４０】
あるいは、金属ピラーまたはバンプ１４を金属層１３上に形成するための別のプロセスは、以下のステップで実行することができる。最初に、図３に例示されている金属層１３を形成した後にアミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９０を除去する。次に、スピンオンコーティングプロセスまたはラミネート加工プロセスによって図４に例示されているフォトレジスト層９１を金属層１３上に、またシード層１２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９１のパターン形成を行い、金属層１３の接点を露出する円筒状開口部９１ａをフォトレジスト層９１内に形成する。次に、電気メッキまたは無電解メッキプロセスを使用して、金属ピラーまたはバンプ１４を円筒状開口部９１ａ内に、また円筒状開口部９１ａによって露出されている金属層１３の接点上に形成することができるが、これは、図５に例示されているステップとして参照することができる。次に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９１を除去することができる。したがって、フォトレジスト層９１を除去した後に、金属ピラーまたはバンプ１４を金属層１３上に形成することができる。
【００４１】
あるいは、必要ならば、図４および５に例示されているプロセスステップを繰り返して（例えば、さらに１回）、より高さのある金属バンプを作ることができる。つまり、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用して、別のフォトレジスト層をフォトレジスト層９１上に形成することができ、次に、複数の円筒状開口部を別のフォトレジスト層内に形成し、金属ピラーまたはバンプ１４を露出させ、次に、電気メッキまたは無電解メッキプロセスを使用して、追加の金属バンプを、別のフォトレジスト層内の円筒状開口部によって露出されている金属ピラーまたはバンプ１４上に、また別のフォトレジスト層内の円筒状開口部内に形成し、次いで、アミンまたはＮａＣＯ3を含む化学溶液を使用して、別のフォトレジスト層ならびにフォトレジスト層９０および９１を除去する。追加の金属バンプは、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【００４２】
図７を参照すると、フォトレジスト層９０および９１を除去した後、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって金属層１３の下にないシード層１２を除去することができ、次いで、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用するなど、好適なプロセスによって、金属層１３の下にない接着層１１を除去することができることがわかる。
【００４３】
したがって、接着層１１、シード層１２、および金属層１３は、誘電体層または絶縁層１０上にパターン形成金属層１を形成することができる。金属ピラーまたはバンプ１４が、パターン形成金属層１の金属層１３上に形成される。金属ピラーまたはバンプ１４の近接する、または隣接する対の間のピッチは、例えば、１００から２５０マイクロメートルまでの範囲など、１００マイクロメートルより大きいか、または５から５０マイクロメートルまでの範囲、もしくは５０から１００マイクロメートルまでの範囲など、１００マイクロメートルより小さい値になるように望み通りに設計することができる。金属ピラーまたはバンプ１４のそれぞれは、５から３００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい好適な幅または直径を有するものとしてよい。パターン形成金属層１は、信号トレース、または電源プレーン、電源バス、もしくは電源トレースなどの電源相互接続部、またはグランドプレーン、グランドバス、もしくはグランドトレースなどのグランド相互接続部を備え、これにより金属ピラーまたはバンプ１４のうちの複数を接続することができる。誘電体層または絶縁層１０の上面を覆うパターン形成金属層１の面積の、上面の面積に対する被覆率は、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲である。
【００４４】
次に、図８および９を参照すると、ディスペンスプロセス、ラミネート加工プロセス、またはスクリーン印刷プロセスを使用することによって、粘着（または接着）材料８０を、パターン形成金属層１の金属層１３上に形成するか、もしくは施すか、また誘電体層もしくは絶縁層１０上に形成することができ、次いで、粘着材料８０によって、１つまたは複数のチップ１２０（これらのうちの１つが図示されている）を、パターン形成金属層１の金属層１３に、また誘電体層または絶縁層１０に付着させることができる。
【００４５】
あるいは、チップ１２０を付着させる別の技術は、最初に、粘着材料８０をチップ１２０の底面上に形成するか、または施し、次いで、例えば、熱圧縮プロセスを使用して、粘着材料８０を通して、チップ１２０を、パターン形成金属層１の金属層１３に、また誘電体層または絶縁層１０に付着させることによるものである。
【００４６】
あるいは、図７に例示されているステップの後に、ポリマー層を、パターン形成回路層１の金属層１３上に、また誘電体層もしくは絶縁層１０上に形成することができ、次いで、チップ１２０を、粘着材料８０によってポリマー層に付着させることができる。ポリマー層は、例えば２から３０マイクロメートルまでの範囲の、好適な厚さを有するポリイミド層またはベンゾシクロブテン層とすることができる。粘着材料８０をポリマー層上に形成し、チップ１２０を粘着材料８０上に形成することができる。
【００４７】
好適な粘着材料もしくは接着材料の例として、限定はしないが、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８が挙げられ、３から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲など、例えば、３マイクロメートル以上の好適な厚さを有することができる。
【００４８】
チップ１２０のそれぞれは、半導体基板２０と、半導体基板２０内の、および／または半導体基板２０の上の、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、バイポーラトランジスタなどの複数のトランジスタと、半導体基板２０の上の複数の細線金属層と、半導体基板２０の上の、また細線金属層の間の複数の誘電体層と、誘電体層内の銅もしくはタングステンの複数のビアプラグと、半導体基板２０の上の、トランジスタの上の、誘電体層の上の、および細線金属層の上のパッシベーション層２５と、パッシベーション層２５上のパターン形成金属層２と、パターン形成金属層２上の複数の金属ピラーまたはバンプ２４（オンチップ金属ピラーまたはバンプ）とを備えることができる。チップ１２０のそれぞれにおいて、パッシベーション層２５の上面を覆うパターン形成金属層２の面積の、上面の面積に対する被覆率は、例えば、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲内とすることができる。ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、フラッシュメモリセル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、不揮発性メモリセル、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）セル、読み出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、インバータ、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、アナログ回路、相補型金属酸化膜半導体（ＣＭＯＳ）センサ、および／または電荷結合素子（ＣＣＤ）、または同様のもののためにトランジスタを用意することができる。誘電体層は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ炭化ケイ素の単層、または前記の材料から作られた複合層からなるものとしてよい。細線金属層は、アルミニウム、アルミニウム銅合金、電気メッキした銅、または他の好適な金属材料を含みうる。
【００４９】
チップ１２０のそれぞれにおいて、最上の細線金属層によって構成される複数の金属トレースまたはパッド２６が、半導体基板２０の上に、また複数の誘電体層のうちの１つの誘電体層上に、またパッシベーション層２５の下に形成される。パッシベーション層２５内の複数の開口部２５ａは、金属トレースまたはパッド２６の複数の接点の上にあって、それらを露出し、金属トレースまたはパッド２６の接点は、開口部２５ａの底部にある。開口部２５ａのそれぞれは、例えば０．５から１００マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲の好適な幅または直径を有することができる。それぞれのチップ１２０のパターン形成金属層２は、金属トレースまたはパッド２６の、開口部２５ａによって露出されている接点上に、またパッシベーション層２５上に形成することができ、開口部２５ａを通して、金属トレースまたはパッド２６の、開口部２５ａによって露出されている接点に接続することができる。金属トレースまたはパッド２６は、アルミニウム、アルミニウム銅合金、または電気メッキされた銅を含むものとしてよい。
【００５０】
チップ１２０のそれぞれは、半導体基板２０とパッシベーション層２５との間に、細線金属層およびビアプラグによって形成された複数の回路相互接続部を有することができる。これらの回路相互接続部は、例えば１０ナノメートルから２マイクロメートルまでの範囲の、好適な厚さを有することができ、例えばアルミニウム、アルミニウム銅合金、電気メッキされた銅またはタングステンを含むことができる。
【００５１】
あるいは、チップ１２０のそれぞれは、半導体基板２０とパッシベーション層２５との間の複数のカーボンナノチューブ相互接続部、およびパッシベーション層２５上の、３から２０マイクロメートルまでの範囲、好ましくは５から１２マイクロメートルまでの範囲など、例えば、３マイクロメートルより大きい好適な厚さを持つ有機ポリマー層をさらに備えることができる。有機ポリマー層内の複数の開口部は、金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている、接点の上にあって、それらを露出する。有機ポリマー層は、好適な１つまたは複数の材料から作ることができ、そのような材料の例として、限定はしないが、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、ＳＵ−８、またはエポキシが挙げられる。この場合、チップ１２０のそれぞれは、金属トレースまたはパッド２６の接点上に、また有機ポリマー層上に、またパッシベーション層２５の上に形成され、有機ポリマー層内の開口部を通して、またパッシベーション層２５内の開口部２５ａを通して金属トレースまたはパッド２６の接点に接続されているパターン形成金属層２を有する。チップ１２０のそれぞれは、カーボンナノチューブ相互接続部を通してトランジスタに接続されている回路相互接続部を有するものとしてよい。
【００５２】
半導体基板２０は、シリコン基板もしくはガリウムヒ素（ＧａＡｓ）基板などの好適な基板から作ることができる。基板２０は、１から３０マイクロメートルまでの範囲、または２から１０マイクロメートルまでの範囲、または５から５０マイクロメートルまでの範囲、または１０から１００マイクロメートルまでの範囲、または１０から５００マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい好適な厚さを有することができる。
【００５３】
パッシベーション層２５は、好適な１つまたは複数のプロセスによって、例えば、化学気相成長（ＣＶＤ）法によって形成することができる。パッシベーション層２５は、０．３から１．５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより大きい好適な厚さを有することができる。パッシベーション層２５は、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4）、オキシ窒化ケイ素、オキシ炭化ケイ素、リン珪酸ガラス（ＰＳＧ）、窒化ケイ素炭素、または前記の材料の複合層から作ることができる。パッシベーション層２５は、１つまたは複数の無機層を含むか、またはこれらの無機層からなるものとすることができる。例えば、パッシベーション層２５は、例えば０．２から１．２マイクロメートルまでの範囲の厚さを有する、酸化ケイ素またはオキシ炭化ケイ素などの酸化物層および酸化物層上の例えば０．２から１．２マイクロメートルまでの範囲の厚さを有する、窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素などの窒化物層からなるものとすることができる。あるいは、パッシベーション層２５は、例えば０．３から１．５マイクロメートルまでの範囲の厚さを有する窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素の単層とすることができる。例示的な実施形態では、いくつかのチップ１２０のうちの１つのチップ内のパッシベーション層２５は、いくつかのチップ１２０のうちの１つのチップの最上の無機層を備えることができる。例えば、それらのチップ１２０のうちの１つのチップの最上の無機層は、０．２から１．５マイクロメートルまでの範囲など、例えば０．２マイクロメートルより大きい好適な厚さを有する、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ窒化ケイ素炭素などの、窒素含有化合物の層、または０．２から１．５マイクロメートルまでの範囲など、例えば０．２マイクロメートルより大きい好適な厚さを有する、酸化ケイ素、オキシ窒化ケイ素、酸化ケイ素炭素、またはオキシ窒化ケイ素炭素などの、酸素含有化合物の層とすることができる。
【００５４】
チップ１２０のそれぞれは、パターン形成金属層２によって構成され、金属トレースまたはパッド２６の接点上に、またパッシベーション層２５上に形成された複数の金属相互接続部またはトレースを有することができる。さらに、チップ１２０のそれぞれは、金属相互接続部またはトレース上に形成され、金属相互接続部もしくはトレースを通して、またパッシベーション層２５内の開口部２５ａを通して金属トレースまたはパッド２６の接点に接続された金属ピラーまたはバンプ２４を有する。金属相互接続部またはトレースは、信号トレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースとすることができる。例えば、チップ１２０のそれぞれにおいて、金属トレースまたはパッド２６のいくつかの接点のうちの１つの接点は、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して金属トレースまたはパッド２６のいくつかの接点のうちの別の１つの接点に接続することができ、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレース上のいくつかの金属ピラーまたはバンプ１４のうちの１つまたは複数の金属ピラーまたはバンプは、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して２つの金属トレースまたはパッド２６の２つの接点に接続することができる。パターン形成金属層２によって構成されるいくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して互いに接続された２つの接点を備える２つの金属トレースまたはパッド２６の間に間隙がある。
【００５５】
チップ１２０のそれぞれは、金属トレースまたはパッド２６の接点上の、またパッシベーション層２５もしくは有機ポリマー層上の接着層２１、接着層２１上のシード層２２、およびシード層２２上の金属層２３からなるパターン形成金属層２を有することができ、パターン形成金属層２の金属層２３上に形成され、パターン形成金属層２を通して、またパッシベーション層２５内の開口部２５ａを通して金属トレースまたはパッド２６の接点に接続された金属ピラーまたはバンプ２４を有する。
【００５６】
接着層２１は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい好適な厚さを有するものとしてよい。シード層２２は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するものとしてよい。接着層２１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層２２の材料として、銅、チタン銅合金、銀、金、ニッケル、アルミニウム、白金、またはパラジウムが挙げられる。
【００５７】
例えば、接着層２１が、金属トレースまたはパッド２６の接点上の、またパッシベーション層２５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層である場合、シード層２２は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【００５８】
あるいは、接着層２１が、金属トレースまたはパッド２６の接点上の、またパッシベーション層２５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層である場合、シード層２２は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【００５９】
あるいは、接着層２１が、金属トレースまたはパッド２６の接点上の、またパッシベーション層２５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層である場合、シード層２２は、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【００６０】
あるいは、接着層２１が、金属トレースまたはパッド２６の接点上の、またパッシベーション層２５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層である場合、シード層２２は、ニッケル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【００６１】
金属層２３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有するものとしてよい。金属層２３の側壁は、接着層２１およびシード層２２によって覆われていない。金属層２３は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【００６２】
例えば、金属層２３は、シード層２２、好ましくは前記の銅もしくはチタン銅合金シード層２２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する銅単層とすることができる。
【００６３】
あるいは、金属層２３は、シード層２２、好ましくは前記の銀シード層２２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する銀単層とすることができる。
【００６４】
あるいは、金属層２３は、シード層２２、好ましくは前記の金シード層２２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金単層とすることができる。
【００６５】
あるいは、例えば、金属層２３は、シード層２２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層２２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有するニッケル単層とすることができる。
【００６６】
あるいは、金属層２３は、シード層２２、好ましくは前記の銅またはチタン銅合金シード層２２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有するニッケル層、およびニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する金またはパラジウム層からなるものとすることができる。
【００６７】
金属ピラーまたはバンプ２４のそれぞれは、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きく、金属ピラーまたはバンプ１４のそれぞれの厚さまたは高さより小さい、好適な厚さ、例えば、または高さを有し、例えば５から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲の好適な幅または直径を有する。金属ピラーまたはバンプ２４は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【００６８】
例えば、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銅層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する銅単層からなる金属ピラーまたはバンプ２４を有する。
【００６９】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銀層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する銀単層からなる金属ピラーまたはバンプ２４を有する。
【００７０】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の金層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する金単層からなる金属ピラーまたはバンプ２４を有する。
【００７１】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銅またはニッケル層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有するニッケル単層からなる金属ピラーまたはバンプ２４を有する。
【００７２】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銅層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有するニッケル層、およびニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する金またはパラジウム層からなるものとすることができる金属ピラーまたはバンプ２４を有する。
【００７３】
それぞれのチップ１２０は、チッププロービングテスト（ＣＰテスト）、ビルトインセルフテスト、または外部信号接続に使われる入出力（Ｉ／Ｏ）回路を備えることができ、これらのＩ／Ｏ回路のうちの１つのＩ／Ｏ回路は、１５ｐＦ（ピコファラッド）から５０ｐＦまでの範囲の全装荷（全静電容量）を有するものとしてよい。Ｉ／Ｏ回路のそれぞれは、ドライバ、レシーバ、および／または静電放電（ＥＳＤ）回路を備えることができる。チップ１２０のそれぞれは、システムインパッケージまたはマルチチップモジュールのテスト時間を短縮するためにビルトインセルフテスト（ＢＩＳＴ）回路を有することができる。
【００７４】
チップ１２０がどこに備えられようと、これらのチップ１２０のうちのどれか１つのチップは、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ  ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、「Ｂｌｕｅｔｏｏｔｈ（登録商標）」チップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、またはベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、これらのチップ１２０のうちのどれか１つのチップは、ｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、および／またはモデム回路ブロックを含むチップとすることができる。
【００７５】
図１０は、図９に示されている半製品デバイスの概略上面斜視図であり、図９は、図１０に示されている線Ａ−Ａ’にそって切り取った断面図を示している。図１０を参照すると、斜線を囲む円２４は、チップ１２０が半導体ウェハから切り出される前の、図９に示されている、パターン形成金属層２上に予成形された金属ピラーまたはバンプ２４を示していることがわかる。斜線をいっさい囲んでいない円１４は、チップ１２０がパターン形成金属層１に、また誘電体層もしくは絶縁層１０に取り付けられる前の、図９に示されている、パターン形成金属層１上に予成形された金属ピラーまたはバンプ１４を示している。
【００７６】
図９および１０を参照すると、パターン形成金属層１によって構成される複数の金属相互接続部もしくはトレース１ａが誘電体層もしくは絶縁層１０上に、または誘電体層もしくは絶縁層１０の上にありうることがわかる。金属ピラーまたはバンプ１４は、金属相互接続部またはトレース１ａ上に、または金属相互接続部またはトレース１ａの上にありうる。金属相互接続部またはトレース１ａは、信号トレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、グランドトレース、または同様のものとすることができる。粘着材料／接着材料８０によって、金属相互接続部もしくはトレース１ａに、また誘電体層もしくは絶縁層１０に取り付けられる、多数の、例えば、２つの、チップ１２０がありうる。チップ１２０のそれぞれは、パターン形成金属層２によって構成され、金属トレースまたはパッド２６の、開口部２５ａによって露出された、接点上に、またパッシベーション層２５上に形成された複数の金属相互接続部またはトレース２ａを有することができ、また金属相互接続部またはトレース２ａ上に形成された金属ピラーまたはバンプ２４を有することができる。金属相互接続部またはトレース２ａは、信号トレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、グランドトレース、または同様のものとすることができる。金属相互接続部またはトレース２ａのそれぞれは、パッシベーション層２５内のいくつかの開口部２５ａのうちの１つまたは複数の開口部を通して、２つの金属トレースまたはパッド２６などのいくつかの金属トレースまたはパッド２６のうちの１つまたは複数の金属トレースまたはパッドに接続されうる。例えば、２つのチップ１２０のそれぞれにおいて、いくつかの金属トレースまたはパッド２６の１つの金属トレースまたはパッドは、いくつかの金属相互接続部またはトレース２ａのうちの１つの金属相互接続部またはトレースを通していくつかの金属トレースまたはパッド２６のうちの別の１つの金属トレースまたはパッドに接続することができる。金属ピラーまたはバンプ２４のそれぞれは、いくつかの金属相互接続部またはトレース２ａのうちの１つの金属相互接続部またはトレースを通して、２つの金属トレースまたはパッド２６などの、いくつかの金属トレースまたはパッド２６のうちの１つまたは複数の金属トレースまたはパッドに接続されうる。図１０に示されている２つのチップ１２０のうちの１つチップは、パターン形成金属層２によって構成され、金属トレースまたはパッド２６の、開口部２５ａによって露出された、接点上に、またパッシベーション層２５上に形成された金属相互接続部またはトレース２ｂを備えることができる。金属相互接続部またはトレース２ｂは、信号トレース、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、グランドトレース、または同様のものとすることができる。金属相互接続部またはトレース２ｂは、例示的な実施形態において、金属ピラーまたはバンプを含まないものとしてよい。同様に、金属相互接続部またはトレース２ｂをパターン形成金属層３に接続するために、金属相互接続部またはトレース２ｂとパターン形成金属層３（例えば、以下でさらに詳しく説明するような）との間の金属ピラーまたはバンプを省くことができる。金属相互接続部またはトレース２ｂは、いくつかの金属トレースまたはパッド２６のうちの１つの金属トレースまたはパッドをいくつかの金属トレースまたはパッド２６のうちの別の１つの金属トレースまたはパッドに接続することができる。金属相互接続部またはトレース２ｂは、いくつかの金属相互接続部またはトレース２ａのうちの１つの金属相互接続部またはトレースで取り囲まれうる。
【００７７】
図１１を参照すると、チップ１２０をパターン形成金属層１の金属層１３に、また誘電体層もしくは絶縁層１０に取り付けた後、例えば、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスなどの好適なプロセスを使用することによって、充填層または封止層８５を、基板１１０の上に、また誘電体層もしくは絶縁層１０上に、またパターン形成金属層１の金属層１３上に、またチップ１２０上に、またパターン形成金属層２の金属層２３上に、また金属ピラーまたはバンプ１４および２４の上部上に形成することができることがわかる。充填層または封止層８５は、好適な材料で作ることができる。封止層８５のための好適な材料の例として、例えば約２０から約５００マイクロメートルまでの範囲、好ましくは３０から１００マイクロメートルまでの範囲の好適な厚さを有する、エポキシ層、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、ポリフェニレンオキシド（ＰＰＯ）層、シロキサン層、またはＳＵ−８層などのポリマー層が挙げられる。
【００７８】
次に、図１２を参照すると、機械研削プロセス、機械研磨プロセス、または化学機械研磨（ＣＭＰ）プロセスなどの研削もしくは研磨プロセスによって充填または封止層８５を研削もしくは研磨することができることがわかる。したがって、金属ピラーまたはバンプ１４の上面１４ａおよび金属ピラーまたはバンプ２４の上面２４ａは、露出されており、充填層または封止層８５によって覆われず、金属ピラーまたはバンプ２４の上面２４ａは、金属ピラーまたはバンプ１４の上面１４ａと、また充填層または封止層８５の上面８５ａと実質的に同一の平面上にある。
【００７９】
研削または研磨プロセスの後、金属ピラーまたはバンプ２４のそれぞれは、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば約５マイクロメートルより大きい、好適な厚さ、例えば、または高さを有し、金属ピラーまたはバンプ１４のそれぞれは、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、約１５マイクロメートルより大きく、金属ピラーまたはバンプ２４のそれぞれの厚さまたは高さより大きい、好適な厚さ、例えば、または高さを有する。
【００８０】
研削または研磨プロセスの後、金属ピラーまたはバンプ２４のそれぞれは、例えば５から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲の好適な幅または直径を有し、金属ピラーまたはバンプ１４のそれぞれは、５から３００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい好適な幅または直径を有する。
【００８１】
金属ピラーまたはバンプ２４は、研削または研磨プロセスの後、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【００８２】
例えば、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銅層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい、所望の厚さを有する銅単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ２４を有することができる。
【００８３】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銀層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい、所望の厚さを有する銀単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ２４を有することができる。
【００８４】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の金層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する金単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ２４を有する。
【００８５】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銅もしくはニッケル層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有するニッケル単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ２４を有する。
【００８６】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銅層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされた金層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ２４を有する。
【００８７】
あるいは、チップ１２０のそれぞれは、金属層２３、好ましくは前記の銅層２３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされたパラジウム層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ２４を有する。
【００８８】
金属ピラーまたはバンプ１４は、研削または研磨プロセスの後、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【００８９】
例えば、研削または研磨プロセスの後の、金属ピラーまたはバンプ１４は、金属層１３、好ましくは前記の銅層１３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する銅単層からなるものとしてよい。
【００９０】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ１４は、金属層１３、好ましくは前記の銀層１３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する銀単層からなるものとしてよい。
【００９１】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ１４は、金属層１３、好ましくは前記の金層１３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する金単層からなるものとしてよい。
【００９２】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ１４は、金属層１３、好ましくは前記のニッケルまたは銅層１３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有するニッケル単層からなるものとしてよい。
【００９３】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ１４は、金属層１３、好ましくは前記の銅層１３上の、１５から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば、１０マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされた金層からなるものとしてよい。
【００９４】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ１４は、金属層１３、好ましくは前記の銅層１３上の、１５から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば、１０マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされたパラジウム層からなるものとしてよい。
【００９５】
次に、図１３を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層３１が、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを使用することによって、充填層もしくは封止層８５の上面８５ａ上に、また金属ピラーまたはバンプ２４の上面２４ａ上に、また金属ピラーまたはバンプ１４の上面１４ａ上に形成されうることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層３２を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層３１上に形成することができる。次に、例えば１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層９２を、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによってシード層３２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９２のパターン形成を行い、シード層３２を露出する複数の開口部９２ａをフォトレジスト層９２内に形成する。
【００９６】
接着層３１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層３２の材料として、銅、チタン銅合金、銀、金、ニッケル、アルミニウム、白金、またはパラジウムが挙げられる。
【００９７】
例えば、接着層３１が、充填層または封止層８５の上面８５ａ上に、また金属ピラーまたはバンプ２４の上面２４ａ上に、また金属ピラーまたはバンプ１４の上面１４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層をスパッタリングすることによって形成される場合、シード層３２は、チタン含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【００９８】
あるいは、接着層３１が、充填層または封止層８５の上面８５ａ上に、また金属ピラーまたはバンプ２４の上面２４ａ上に、また金属ピラーまたはバンプ１４の上面１４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層をスパッタリングすることによって形成される場合、シード層３２は、タンタル含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【００９９】
あるいは、接着層３１が、充填層または封止層８５の上面８５ａ上に、また金属ピラーまたはバンプ２４の上面２４ａ上に、また金属ピラーまたはバンプ１４の上面１４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層をスパッタリングすることによって形成される場合、シード層３２は、クロム含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０１００】
あるいは、接着層３１が、充填層または封止層８５の上面８５ａ上に、また金属ピラーまたはバンプ２４の上面２４ａ上に、また金属ピラーまたはバンプ１４の上面１４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層をスパッタリングすることによって形成される場合、シード層３２は、ニッケル含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０１０１】
次に、図１４を参照すると、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層３３、導電層が、電気メッキまたは無電解メッキプロセスを使用することによって、開口部９２ａによって露出されているシード層３２上に、また開口部９２ａ内に、形成されうることがわかる。金属層３３は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０１０２】
例えば、金属層３３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部９２ａ内に、また開口部９２ａによって露出されている、シード層３２、好ましくは前記の銅もしくはチタン銅合金シード層３２上に電気メッキすることによって形成された金属単層とすることができる。
【０１０３】
あるいは、金属層３３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、金層を開口部９２ａ内に、また開口部９２ａによって露出されている、シード層３２、好ましくは前記の金シード層３２上に電気メッキすることによって形成された金属単層とすることができる。
【０１０４】
あるいは、金属層３３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、ニッケル層を開口部９２ａ内に、また開口部９２ａによって露出されている、シード層３２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層３２上に電気メッキし、次いで、例えば０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部９２ａ内に、また開口部９２ａ内の電気メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された二重金属層からなるものとしてよい。
【０１０５】
あるいは、金属層３３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部９２ａ内に、また開口部９２ａによって露出されている、シード層３２、好ましくは前記の銅もしくはチタン銅合金シード層３２上に電気メッキし、次に、例えば、１から１５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さになるように、ニッケル層を、開口部９２ａ内に、また開口部９２ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部９２ａ内に、また開口部９２ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された三重金属層からなるものとしてよい。
【０１０６】
図１５を参照すると、図１４に例示されている金属層３３を形成した後、例えば１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層９３が、スピンオンコーティングプロセスまたはラミネート加工プロセスによってフォトレジスト層９２上に、また金属層３３上に形成されうることがわかる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９３のパターン形成を行い、金属層３３の複数の接点を露出する複数の円筒状開口部９３ａをフォトレジスト層９３内に形成する。
【０１０７】
次に、図１６を参照すると、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きい、厚さ、例えば、または高さを有する複数の金属ピラーまたはバンプ３４（チップ内金属ピラーまたはバンプ）が、電気メッキまたは無電解メッキプロセスを使用することによって、円筒状開口部９３ａ内に、また円筒状開口部９３ａによって露出されている金属層３３の接点上に形成されることがわかる。金属ピラーまたはバンプ３４は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０１０８】
例えば、金属ピラーまたはバンプ３４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、銅層を円筒状開口部９３ａ内に、また円筒状開口部９３ａによって露出されている、金属層３３、好ましくは前記の銅層３３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【０１０９】
あるいは、金属ピラーまたはバンプ３４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、金層を円筒状開口部９３ａ内に、また円筒状開口部９３ａによって露出されている、金属層３３、好ましくは前記の金層３３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【０１１０】
あるいは、金属ピラーまたはバンプ３４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、ニッケル層を円筒状開口部９３ａ内に、また円筒状開口部９３ａによって露出されている、金属層３３、好ましくは前記のニッケルまたは銅層３３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【０１１１】
あるいは、金属ピラーまたはバンプ３４は、１０から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば１０マイクロメートルより大きい厚さになるように、銅層を円筒状開口部９３ａ内に、また円筒状開口部９３ａによって露出されている、金属層３３、好ましくは前記の銅層３３の接点上に電気メッキし、次に、例えば、１から１５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さになるように、ニッケル層を、円筒状開口部９３ａ内に、また円筒状開口部９３ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を円筒状開口部９３ａ内に、また円筒状開口部９３ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された三重金属層からなるものとしてよい。
【０１１２】
図１７を参照すると、金属ピラーまたはバンプ３４を形成した後に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９２および９３が除去されることがわかる。したがって、フォトレジスト層９２および９３を除去した後に、金属ピラーまたはバンプ３４を金属層３３上に形成することができる。
【０１１３】
あるいは、金属ピラーまたはバンプ３４を金属層３３上に形成するための別のプロセスは、以下のステップで実行することができる。最初に、図１４に例示されている金属層３３を形成した後にアミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９２を除去する。次に、スピンオンコーティングプロセスまたはラミネート加工プロセスによって図１５に例示されているフォトレジスト層９３を金属層３３上に、またシード層３２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９３のパターン形成を行い、金属層３３の接点を露出する円筒状開口部９３ａをフォトレジスト層９３内に形成する。次に、電気メッキまたは無電解メッキプロセスを使用して、金属ピラーまたはバンプ３４を円筒状開口部９３ａ内に、また円筒状開口部９３ａによって露出されている金属層３３の接点上に形成するが、これは、図１６に例示されているステップとして参照することができる。次に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９３を除去する。したがって、フォトレジスト層９３を除去した後に、金属ピラーまたはバンプ３４を金属層３３上に形成することができる。
【０１１４】
あるいは、必要ならば、図１５および１６に例示されているプロセスステップをもう一度繰り返して、より高さのある金属ピラーまたはバンプを作ることができる、つまり、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用して、別のフォトレジスト層をフォトレジスト層９３上に形成し、次に、複数の円筒状開口部を別のフォトレジスト層内に形成し、金属ピラーまたはバンプ３４を露出させ、次に、電気メッキまたは無電解メッキプロセスを使用して、追加の金属ピラーまたはバンプを、別のフォトレジスト層内の円筒状開口部によって露出されている金属ピラーまたはバンプ３４上に、また別のフォトレジスト層内の円筒状開口部内に形成し、次いで、アミンまたはＮａＣＯ3を含む化学溶液を使用して、別のフォトレジスト層ならびにフォトレジスト層９２および９３を除去する。追加の金属バンプは、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０１１５】
図１８を参照すると、フォトレジスト層９２および９３を除去した後、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって金属層３３の下にないシード層３２が除去され、次いで、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層３３の下にない接着層３１が除去されることがわかる。
【０１１６】
したがって、接着層３１、シード層３２、および金属層３３は、充填層または封止層８５の上面８５ａ上に、また金属ピラーまたはバンプ２４の上面２４ａ上に、また金属ピラーまたはバンプ１４の上面１４ａ上に形成されたパターン形成金属層３を構成する。金属ピラーまたはバンプ３４をパターン形成金属層３の金属層３３上に形成することができ、金属ピラーまたはバンプ３４の近接する、または隣接する対の間のピッチは、例えば、１００から２５０マイクロメートルまでの範囲など、１００マイクロメートルより大きいか、または５から５０マイクロメートルまでの範囲、もしくは５０から１００マイクロメートルまでの範囲など、１００マイクロメートルより小さい値であるものとしてよい。金属ピラーまたはバンプ３４のそれぞれは、５から３００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい好適な幅または直径を有するものとしてよい。パターン形成金属層３は、１つまたは複数の金属ピラーまたはバンプ３４を、１つまたは複数の金属ピラーもしくはバンプ１４に、または１つまたは複数の金属ピラーもしくはバンプ２４に、または複数の金属ピラーもしくはバンプ１４および２４に接続する信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースなどの金属プレーン、バス、またはトレースを備えることができる。図１２に示されている上面１４ａ、２４ａ、および８５ａを含む研削または研磨された表面を覆うパターン形成金属層３の面積の、研削または研磨された表面の面積に対する被覆率は、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲である。
【０１１７】
次に、図１９および２０を参照すると、ディスペンスプロセス、ラミネート加工プロセス、またはスクリーン印刷プロセスを使用することによって、粘着（または接着）材料８１を、パターン形成金属層３の金属層３３上に、また充填層もしくは封止層８５の上面８５ａ上に形成することができ、次いで、粘着材料８１によって、複数のチップ１３０（これらのうちの２つが図示されている）を、パターン形成金属層３の金属層３３に、また充填層もしくは封止層８５の上面８５ａに付着させることができることがわかる。
【０１１８】
あるいは、チップ１３０を付着させる別の技術は、最初に、粘着材料８１をチップ１３０の底面上に形成し、次いで、例えば、熱圧縮プロセスを使用して、粘着材料８１を通して、チップ１３０を、パターン形成金属層３の金属層３３に、また充填層もしくは封止層８５の上面８５ａに付着させることによるものである。
【０１１９】
あるいは、図１８に例示されているステップの後に、ポリマー層を、パターン形成回路層３の金属層３３上に、また充填層もしくは封止層８５の上面８５ａ上に形成することができ、次いで、チップ１３０を、粘着材料８１によってポリマー層に付着させることができる。ポリマー層は、例えば２から３０マイクロメートルまでの範囲の、好適な厚さを有するポリイミド層またはベンゾシクロブテン層とすることができる。粘着材料８１をポリマー層上に形成し、チップ１３０を粘着材料８１上に形成することができる。
【０１２０】
好適な粘着材料８１の例として、限定はしないが、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８が挙げられ、これは、３から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲など、例えば、３マイクロメートルより大きい、パターン形成金属層３の金属層３３といくつかのチップ１３０のうちの１つのチップとの間の好適な厚さを有することができる。
【０１２１】
チップ１３０のそれぞれは、半導体基板４０と、半導体基板４０内の、および／または半導体基板４０の上の、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、またはバイポーラトランジスタなどの複数のトランジスタと、半導体基板４０の上の複数の細線金属層と、半導体基板４０の上の、また細線金属層の間の複数の誘電体層と、誘電体層内の銅もしくはタングステンの複数のビアプラグと、半導体基板４０の上の、トランジスタの上の、誘電体層の上の、および細線金属層の上のパッシベーション層４５と、パッシベーション層４５上のパターン形成金属層４と、パターン形成金属層４上の複数の金属ピラーまたはバンプ４４（オンチップ金属ピラーまたはバンプ）とを備える。チップ１３０のそれぞれにおいて、パッシベーション層４５の上面を覆うパターン形成金属層４の面積の、上面の面積に対する被覆率は、５０％から９５％までの範囲であり、好ましくは例えば６０％から９０％までの範囲内とすることができる。ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、フラッシュメモリセル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、不揮発性メモリセル、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）セル、読み出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、インバータ、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、アナログ回路、相補型金属酸化膜半導体（ＣＭＯＳ）センサ、および／または電荷結合素子（ＣＣＤ）、または同様のもののためにトランジスタを用意することができる。誘電体層は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ炭化ケイ素の単層、または前記の材料から作られた複合層からなるものとしてよい。細線金属層は、アルミニウム、アルミニウム銅合金または電気メッキした銅、または他の好適な金属材料を含みうる。
【０１２２】
チップ１３０のそれぞれにおいて、最上の細線金属層によって構成される複数の金属トレースまたはパッド４６が、半導体基板４０の上に、また複数の誘電体層のうちの１つの誘電体層上に、またパッシベーション層４５の下に形成される。パッシベーション層４５内の複数の開口部４５ａは、金属トレースまたはパッド４６の複数の接点の上にあって、それらを露出し、金属トレースまたはパッド４６の接点は、開口部４５ａの底部にある。開口部４５ａのそれぞれは、例えば０．５から１００マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲の好適な幅または直径を有する。それぞれのチップ１３０のパターン形成金属層４は、金属トレースまたはパッド４６の、開口部４５ａによって露出されている接点上に、またパッシベーション層４５上に形成することができ、開口部４５ａを通して、金属トレースまたはパッド４６の、開口部４５ａによって露出されている接点に接続することができる。金属トレースまたはパッド４６は、アルミニウム、アルミニウム銅合金、または電気メッキされた銅を含むものとしてよい。
【０１２３】
チップ１３０のそれぞれは、半導体基板４０とパッシベーション層４５との間に、細線金属層およびビアプラグによって形成された複数の回路相互接続部を有することができる。これらの回路相互接続部は、例えば１０ナノメートルから２マイクロメートルまでの範囲の、好適な厚さを有することができ、例えばアルミニウム、アルミニウム銅合金、電気メッキされた銅またはタングステンを含むことができる。
【０１２４】
あるいは、チップ１３０のそれぞれは、半導体基板４０とパッシベーション層４５との間の複数のカーボンナノチューブ相互接続部、およびパッシベーション層４５上の、３から２０マイクロメートルまでの範囲、好ましくは５から１２マイクロメートルまでの範囲など、例えば、３マイクロメートルより大きい好適な厚さを持つ有機ポリマー層をさらに備えることができる。有機ポリマー層内の複数の開口部は、金属トレースまたはパッド４６の、パッシベーション層４５内の開口部４５ａによって露出されている、接点の上にあって、それらを露出する。有機ポリマー層は、好適な１つまたは複数の材料から作ることができ、そのような材料の例として、限定はしないが、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、ＳＵ−８、またはエポキシが挙げられる。この場合、チップ１３０のそれぞれは、金属トレースまたはパッド４６の接点上に、また有機ポリマー層上に、またパッシベーション層４５の上に形成され、有機ポリマー層内の開口部を通して、またパッシベーション層４５内の開口部４５ａを通して金属トレースまたはパッド４６の接点に接続されているパターン形成金属層４を有する。チップ１３０のそれぞれは、カーボンナノチューブ相互接続部を通してトランジスタに接続されている回路相互接続部を有するものとしてよい。
【０１２５】
半導体基板４０は、シリコン基板もしくはガリウムヒ素（ＧａＡｓ）基板とすることができ、１から３０マイクロメートルまでの範囲、または２から１０マイクロメートルまでの範囲、または５から５０マイクロメートルまでの範囲、または１０から１００マイクロメートルまでの範囲、または１０から５００マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有することができる。
【０１２６】
パッシベーション層４５は、好適な１つまたは複数のプロセスによって、例えば、化学気相成長（ＣＶＤ）法によって形成することができる。パッシベーション層４５は、０．３から１．５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより大きい厚さを有することができる。パッシベーション層４５は、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4）、オキシ窒化ケイ素、オキシ炭化ケイ素、リン珪酸ガラス（ＰＳＧ）、窒化ケイ素炭素、または前記の材料の複合層から作ることができる。パッシベーション層４５は、１つまたは複数の無機層を含むか、またはこれらの無機層からなるものとすることができる。例えば、パッシベーション層４５は、例えば０．２から１．２マイクロメートルまでの範囲の厚さを有する、酸化ケイ素またはオキシ炭化ケイ素などの酸化物層および酸化物層上の例えば０．２から１．２マイクロメートルまでの範囲の厚さを有する、窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素などの窒化物層からなるものとすることができる。あるいは、パッシベーション層４５は、例えば０．３から１．５マイクロメートルまでの範囲の厚さを有する窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素の単層とすることができる。例示的な実施形態では、いくつかのチップ１３０のうちの１つのチップ内のパッシベーション層４５は、いくつかのチップ１３０のうちの１つのチップの最上の無機層を備えることができる。例えば、それらのチップ１３０のうちの１つのチップの最上の無機層は、０．２から１．５マイクロメートルまでの範囲など、例えば０．２マイクロメートルより大きい好適な厚さを有する、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ窒化ケイ素炭素などの、窒素含有化合物の層、または０．２から１．５マイクロメートルまでの範囲など、例えば０．２マイクロメートルより大きい好適な厚さを有する、酸化ケイ素、オキシ窒化ケイ素、酸化ケイ素炭素、またはオキシ窒化ケイ素炭素などの、酸素含有化合物の層とすることができる。
【０１２７】
チップ１３０のそれぞれは、パターン形成金属層４によって構成され、金属トレースまたはパッド４６の接点上に、またパッシベーション層４５上に形成された複数の金属相互接続部またはトレースを有する。さらに、チップ１３０のそれぞれは、金属相互接続部またはトレース上に形成され、金属相互接続部もしくはトレースを通して、またパッシベーション層４５内の開口部４５ａを通して金属トレースまたはパッド４６の接点に接続された金属ピラーまたはバンプ４４を有する。金属相互接続部またはトレースは、信号トレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースとすることができる。例えば、チップ１３０のそれぞれにおいて、金属トレースまたはパッド４６のいくつかの接点のうちの１つの接点は、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して金属トレースまたはパッド４６のいくつかの接点のうちの別の１つの接点に接続することができ、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレース上のいくつかの金属ピラーまたはバンプ４４のうちの１つまたは複数の金属ピラーまたはバンプは、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して２つの金属トレースまたはパッド４６の２つの接点に接続することができる。パターン形成金属層４によって構成されるいくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して互いに接続された２つの接点を備える２つの金属トレースまたはパッド４６の間に間隙がある。
【０１２８】
チップ１３０のそれぞれは、金属トレースまたはパッド４６の接点上の、またパッシベーション層４５もしくは有機ポリマー層上の接着層４１、接着層４１上のシード層４２、およびシード層４２上の金属層４３からなるパターン形成金属層４を有し、パターン形成金属層４の金属層４３上に形成され、パターン形成金属層４を通して、またパッシベーション層４５内の開口部４５ａを通して金属トレースまたはパッド４６の接点に接続された金属ピラーまたはバンプ４４を有する。
【０１２９】
接着層４１は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するものとしてよい。シード層４２は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するものとしてよい。接着層４１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層４２の材料として、銅、チタン銅合金、銀、金、ニッケル、アルミニウム、白金、またはパラジウムが挙げられる。
【０１３０】
例えば、接着層４１が、金属トレースまたはパッド４６の接点上の、またパッシベーション層４５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層である場合、シード層４２は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【０１３１】
あるいは、接着層４１が、金属トレースまたはパッド４６の接点上の、またパッシベーション層４５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層である場合、シード層４２は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【０１３２】
あるいは、接着層４１が、金属トレースまたはパッド４６の接点上の、またパッシベーション層４５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層である場合、シード層４２は、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【０１３３】
あるいは、接着層４１が、金属トレースまたはパッド４６の接点上の、またパッシベーション層４５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層である場合、シード層４２は、ニッケル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【０１３４】
金属層４３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有するものとしてよい。金属層４３の側壁は、接着層４１およびシード層４２によって覆われていない。金属層４３は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０１３５】
例えば、金属層４３は、シード層４２、好ましくは前記の銅もしくはチタン銅合金シード層４２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する銅単層とすることができる。
【０１３６】
あるいは、金属層４３は、シード層４２、好ましくは前記の銀シード層４２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する銀単層とすることができる。
【０１３７】
あるいは、金属層４３は、シード層４２、好ましくは前記の金シード層４２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金単層とすることができる。
【０１３８】
あるいは、金属層４３は、シード層４２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層４２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有するニッケル単層とすることができる。
【０１３９】
あるいは、金属層４３は、シード層４２、好ましくは前記の銅またはチタン銅合金シード層４２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有するニッケル層、およびニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する金またはパラジウム層からなるものとすることができる。
【０１４０】
金属ピラーまたはバンプ４４のそれぞれは、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きく、好ましくは金属ピラーまたはバンプ３４のそれぞれの厚さまたは高さより小さい、好適な厚さまたは高さを有し、例えば５から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲の好適な幅または直径を有する。金属ピラーまたはバンプ４４は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０１４１】
それぞれのチップ１３０は、チッププロービングテスト（ＣＰテスト）、ビルトインセルフテスト、または外部信号接続に使われる入出力（Ｉ／Ｏ）回路を備えることができ、これらのＩ／Ｏ回路のうちの１つのＩ／Ｏ回路は、１５ｐＦから５０ｐＦまでの範囲の全装荷（全静電容量）を有するものとしてよい。Ｉ／Ｏ回路のそれぞれは、ドライバ、レシーバ、および／または静電放電（ＥＳＤ）回路を備えることができる。チップ１３０のそれぞれは、システムインパッケージまたはマルチチップモジュールのテスト時間を短縮するためにビルトインセルフテスト（ＢＩＳＴ）回路を有することができる。
【０１４２】
チップ１３０がどこに備えられようと、これらのチップ１３０のうちのどれか１つのチップは、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ  ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈ（登録商標）チップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、またはベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、これらのチップ１３０のうちのどれか１つのチップは、ｘ８６アーキテクチャまたは非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、および／またはモデム回路ブロックを備えるチップとすることができる。
【０１４３】
図２１を参照すると、チップ１３０をパターン形成金属層３の金属層３３に、また充填層もしくは封止層８５の上面８５ａに取り付けた後、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、充填層または封止層８６が、充填層もしくは封止層８５の上面８５ａ上に、またパターン形成金属層３の金属層３３上に、またチップ１３０上に、またパターン形成金属層４の金属層４３上に、また金属ピラーまたはバンプ３４および４４の上部上に形成されることがわかる。充填層もしくは封止層８６は、例えば２０から５００マイクロメートルまでの範囲、好ましくは３０から１００マイクロメートルまでの範囲の厚さを有する、エポキシ層、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、ポリフェニレンオキシド（ＰＰＯ）層、シロキサン層、またはＳＵ−８層などのポリマー層とすることができる。
【０１４４】
次に、図２２を参照すると、機械研削プロセス、機械研磨プロセス、または化学機械研磨（ＣＭＰ）プロセスなどの研削もしくは研磨プロセスによって充填または封止層８６が研削もしくは研磨されることがわかる。したがって、金属ピラーまたはバンプ３４の上面３４ａおよび金属ピラーまたはバンプ４４の上面４４ａは、露出されており、充填層または封止層８６によって覆われず、金属ピラーまたはバンプ４４の上面４４ａは、金属ピラーまたはバンプ３４の上面３４ａと、また充填層または封止層８６の上面８６ａと実質的に同一の平面上にある。
【０１４５】
研削または研磨プロセスの後、金属ピラーまたはバンプ４４のそれぞれは、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい、厚さ、例えば、または高さを有し、金属ピラーまたはバンプ３４のそれぞれは、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きく、金属ピラーまたはバンプ４４のそれぞれの厚さまたは高さより大きい、厚さ、例えば、または高さを有する。
【０１４６】
研削または研磨プロセスの後、金属ピラーまたはバンプ４４のそれぞれは、例えば５から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲の好適な幅または直径を有する。金属ピラーまたはバンプ３４のそれぞれは、５から３００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい好適な幅または直径を有するものとすることができる。
【０１４７】
金属ピラーまたはバンプ４４は、研削または研磨プロセスの後、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０１４８】
例えば、チップ１３０のそれぞれは、金属層４３、好ましくは前記の銅層４３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する銅単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ４４を有する。
【０１４９】
あるいは、チップ１３０のそれぞれは、金属層４３、好ましくは前記の銀層４３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する銀単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ４４を有する。
【０１５０】
あるいは、チップ１３０のそれぞれは、金属層４３、好ましくは前記の金層４３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する金単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ４４を有する。
【０１５１】
あるいは、チップ１３０のそれぞれは、金属層４３、好ましくは前記の銅もしくはニッケル層４３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有するニッケル単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ４４を有する。
【０１５２】
あるいは、チップ１３０のそれぞれは、金属層４３、好ましくは前記の銅層４３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされた金層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ４４を有する。
【０１５３】
あるいは、チップ１３０のそれぞれは、金属層４３、好ましくは前記の銅層４３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされたパラジウム層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ４４を有する。
【０１５４】
金属ピラーまたはバンプ３４は、研削または研磨プロセスの後、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０１５５】
例えば、研削または研磨プロセスの後の、金属ピラーまたはバンプ３４は、金属層３３、好ましくは前記の銅層３３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する銅単層からなるものとしてよい。
【０１５６】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ３４は、金属層３３、好ましくは前記の銀層３３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する銀単層からなるものとしてよい。
【０１５７】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ３４は、金属層３３、好ましくは前記の金層３３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する金単層からなるものとしてよい。
【０１５８】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ３４は、金属層３３、好ましくは前記のニッケルまたは銅層３３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有するニッケル単層からなるものとしてよい。
【０１５９】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ３４は、金属層３３、好ましくは前記の銅層３３上の、１５から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば、１０マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされた金層からなるものとしてよい。
【０１６０】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ３４は、金属層３３、好ましくは前記の銅層３３上の、１５から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば、１０マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされたパラジウム層からなるものとしてよい。
【０１６１】
次に、図２３を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層５１が、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを使用することによって、充填層もしくは封止層８６の上面８６ａ上に、また金属ピラーまたはバンプ４４の上面４４ａ上に、また金属ピラーまたはバンプ３４の上面３４ａ上に形成されうることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層５２を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層５１上に形成することができる。次に、例えば１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層９４を、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによってシード層５２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９４のパターン形成を行い、シード層５２を露出する複数の開口部９４ａをフォトレジスト層９４内に形成する。
【０１６２】
接着層５１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層５２の材料として、銅、チタン銅合金、銀、金、ニッケル、アルミニウム、白金、またはパラジウムが挙げられる。
【０１６３】
例えば、接着層５１が、充填層または封止層８６の上面８６ａ上に、また金属ピラーまたはバンプ４４の上面４４ａ上に、また金属ピラーまたはバンプ３４の上面３４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層をスパッタリングすることによって形成される場合、シード層５２は、チタン含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０１６４】
あるいは、接着層５１が、充填層または封止層８６の上面８６ａ上に、また金属ピラーまたはバンプ４４の上面４４ａ上に、また金属ピラーまたはバンプ３４の上面３４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層をスパッタリングすることによって形成される場合、シード層５２は、タンタル含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０１６５】
あるいは、接着層５１が、充填層または封止層８６の上面８６ａ上に、また金属ピラーまたはバンプ４４の上面４４ａ上に、また金属ピラーまたはバンプ３４の上面３４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層をスパッタリングすることによって形成される場合、シード層５２は、クロム含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０１６６】
あるいは、接着層５１が、充填層または封止層８６の上面８６ａ上に、また金属ピラーまたはバンプ４４の上面４４ａ上に、また金属ピラーまたはバンプ３４の上面３４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層をスパッタリングすることによって形成される場合、シード層５２は、ニッケル含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０１６７】
次に、図２４を参照すると、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層５３、導電層が、電気メッキまたは無電解メッキプロセスを使用することによって、開口部９４ａによって露出されているシード層５２上に、また開口部９４ａ内に、形成されうることがわかる。金属層５３は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０１６８】
例えば、金属層５３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部９４ａ内に、また開口部９４ａによって露出されている、シード層５２、好ましくは前記の銅もしくはチタン銅合金シード層５２上に電気メッキすることによって形成された金属単層とすることができる。
【０１６９】
あるいは、金属層５３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、金層を開口部９４ａ内に、また開口部９４ａによって露出されている、シード層５２、好ましくは前記の金シード層５２上に電気メッキすることによって形成された金属単層とすることができる。
【０１７０】
あるいは、金属層５３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、ニッケル層を開口部９４ａ内に、また開口部９４ａによって露出されている、シード層５２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層５２上に電気メッキし、次いで、例えば０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部９４ａ内に、また開口部９４ａ内の電気メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された二重金属層からなるものとしてよい。
【０１７１】
あるいは、金属層５３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部９４ａ内に、また開口部９４ａによって露出されている、シード層５２、好ましくは前記の銅もしくはチタン銅合金シード層５２上に電気メッキし、次に、例えば、１から１５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さになるように、ニッケル層を、開口部９４ａ内に、また開口部９４ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部９４ａ内に、また開口部９４ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された三重金属層からなるものとしてよい。
【０１７２】
図２５を参照すると、図２４に例示されている金属層５３を形成した後、例えば１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層９５が、スピンオンコーティングプロセスまたはラミネート加工プロセスによってフォトレジスト層９４上に、また金属層５３上に形成されうることがわかる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９５のパターン形成を行い、金属層５３の複数の接点を露出する複数の円筒状開口部９５ａをフォトレジスト層９５内に形成する。
【０１７３】
次に、図２６を参照すると、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きい、厚さ、例えば、または高さを有する複数の金属ピラーまたはバンプ５４（チップ内金属ピラーまたはバンプ）が、電気メッキまたは無電解メッキプロセスを使用することによって、円筒状開口部９５ａ内に、また円筒状開口部９５ａによって露出されている金属層５３の接点上に形成されることがわかる。金属ピラーまたはバンプ５４は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０１７４】
例えば、金属ピラーまたはバンプ５４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、銅層を円筒状開口部９５ａ内に、また円筒状開口部９５ａによって露出されている、金属層５３、好ましくは前記の銅層５３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【０１７５】
あるいは、金属ピラーまたはバンプ５４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、金層を円筒状開口部９５ａ内に、また円筒状開口部９５ａによって露出されている、金属層５３、好ましくは前記の金層５３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【０１７６】
あるいは、金属ピラーまたはバンプ５４は、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば１５マイクロメートルより大きい厚さになるように、ニッケル層を円筒状開口部９５ａ内に、また円筒状開口部９５ａによって露出されている、金属層５３、好ましくは前記のニッケルまたは銅層５３の接点上に電気メッキすることによって形成された金属単層からなるものとしてよい。
【０１７７】
あるいは、金属ピラーまたはバンプ５４は、１５から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば１０マイクロメートルより大きい厚さになるように、銅層を円筒状開口部９５ａ内に、また円筒状開口部９５ａによって露出されている、金属層５３、好ましくは前記の銅層５３の接点上に電気メッキし、次に、例えば、１から１５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さになるように、ニッケル層を、円筒状開口部９５ａ内に、また円筒状開口部９５ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を円筒状開口部９５ａ内に、また円筒状開口部９５ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された三重金属層からなるものとしてよい。
【０１７８】
図２７を参照すると、金属ピラーまたはバンプ５４を形成した後に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９４および９５が除去されることがわかる。したがって、フォトレジスト層９４および９５を除去した後に、金属ピラーまたはバンプ５４を金属層５３上に形成することができる。
【０１７９】
あるいは、金属ピラーまたはバンプ５４を金属層５３上に形成するための別のプロセスは、以下のステップで実行することができる。最初に、図２４に例示されている金属層５３を形成した後にアミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９４を除去する。次に、スピンオンコーティングプロセスまたはラミネート加工プロセスによって図２５に例示されているフォトレジスト層９５を金属層５３上に、またシード層５２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９５のパターン形成を行い、金属層５３の接点を露出する円筒状開口部９５ａをフォトレジスト層９５内に形成する。次に、電気メッキまたは無電解メッキプロセスを使用して、金属ピラーまたはバンプ５４を円筒状開口部９５ａ内に、また円筒状開口部９５ａによって露出されている金属層５３の接点上に形成するが、これは、図２６に例示されているステップとして参照することができる。次に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９５を除去する。したがって、フォトレジスト層９５を除去した後に、金属ピラーまたはバンプ５４を金属層５３上に形成することができる。
【０１８０】
あるいは、必要ならば、図２５および２６に例示されているプロセスステップをもう一度繰り返して、より高さのある金属ピラーまたはバンプを作ることができる、つまり、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用して、別のフォトレジスト層をフォトレジスト層９５上に形成し、次に、複数の円筒状開口部を別のフォトレジスト層内に形成し、金属ピラーまたはバンプ５４を露出させ、次に、電気メッキまたは無電解メッキプロセスを使用して、追加の金属ピラーまたはバンプを、別のフォトレジスト層内の円筒状開口部によって露出されている金属ピラーまたはバンプ５４上に、また別のフォトレジスト層内の円筒状開口部内に形成し、次いで、アミンまたはＮａＣＯ3を含む化学溶液を使用して、別のフォトレジスト層ならびにフォトレジスト層９４および９５を除去する。追加の金属バンプは、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０１８１】
図２８を参照すると、フォトレジスト層９４および９５を除去した後、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって金属層５３の下にないシード層５２が除去され、次いで、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５３の下にない接着層５１が除去されることがわかる。
【０１８２】
したがって、接着層５１、シード層５２、および金属層５３は、充填層または封止層８６の上面８６ａ上に、また金属ピラーまたはバンプ４４の上面４４ａ上に、また金属ピラーまたはバンプ３４の上面３４ａ上に形成されたパターン形成金属層５を構成する。金属ピラーまたはバンプ５４が、パターン形成金属層５の金属層５３上に形成され、金属ピラーまたはバンプ５４の近接する、または隣接する対の間のピッチは、例えば、１００から２５０マイクロメートルまでの範囲など、１００マイクロメートルより大きいか、または５から５０マイクロメートルまでの範囲、もしくは５０から１００マイクロメートルまでの範囲など、１００マイクロメートルより小さい値であるものとしてよい。金属ピラーまたはバンプ５４のそれぞれは、５から３００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい好適な幅または直径を有するものとしてよい。パターン形成金属層５は、いくつかの金属ピラーまたはバンプ５４のうちの１つまたは複数の金属ピラーまたはバンプを、いくつかの金属ピラーまたはバンプ３４のうちの１つまたは複数の金属ピラーもしくはバンプに、またはいくつかの金属ピラーまたはバンプ４４のうちの１つまたは複数の金属ピラーもしくはバンプに、または複数の金属ピラーもしくはバンプ３４および複数の金属ピラーもしくはバンプ４４に接続する信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースなどの金属相互接続部またはトレースを備えることができる。図２２に示されている上面３４ａ、４４ａ、および８６ａを含む研削または研磨された表面を覆うパターン形成金属層５の面積の、研削または研磨された表面の面積に対する被覆率は、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲である。チップ１３０のそれぞれは、順にパターン形成金属層４、いくつかの金属ピラーまたはバンプ４４のうちの１つの金属ピラーまたはバンプ、パターン形成金属層５、いくつかの金属ピラーまたはバンプ３４のうちの１つまたは複数の金属ピラーまたはバンプ、パターン形成金属層３、複数の金属ピラーまたはバンプ２４、およびパターン形成金属層２を通して、いくつかのチップ１２０のうちの１つまたは複数のチップ内の複数の金属トレースまたはパッド２６に接続されているいくつかの金属トレースまたはパッド４６のうちの１つの金属トレースまたはパッドを有することができる。
【０１８３】
次に、図２９および３０を参照すると、ディスペンスプロセス、ラミネート加工プロセス、またはスクリーン印刷プロセスを使用することによって、粘着（または接着）材料８２を、パターン形成金属層５の金属層５３上に、また充填層もしくは封止層８６の上面８６ａ上に形成することができ、次いで、粘着材料８２によって、複数のチップ１４０を、パターン形成金属層５の金属層５３に、また充填層もしくは封止層８６の上面８６ａに付着させることができることがわかる。
【０１８４】
あるいは、チップ１４０を付着させる別の技術は、最初に、粘着材料８２をチップ１４０の底面上に形成し、次いで、例えば、熱圧縮プロセスを使用して、粘着材料８２を通して、チップ１４０を、パターン形成金属層５の金属層５３に、また充填層もしくは封止層８６の上面８６ａに付着させることによるものである。
【０１８５】
あるいは、図２８に例示されているステップの後に、ポリマー層を、パターン形成回路層５の金属層５３上に、また充填層もしくは封止層８６の上面８６ａ上に形成することができ、次いで、チップ１４０を、粘着材料８２によってポリマー層に付着させることができる。ポリマー層は、例えば２から３０マイクロメートルまでの範囲の、好適な厚さを有するポリイミド層またはベンゾシクロブテン層とすることができる。粘着材料８２をポリマー層上に形成し、チップ１４０を粘着材料８２上に形成することができる。
【０１８６】
好適な粘着材料８２の例として、限定はしないが、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８が挙げられ、これは、３から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲など、３マイクロメートルより大きい、パターン形成金属層５の金属層５３といくつかのチップ１４０のうちの１つのチップとの間の好適な厚さを有することができる。
【０１８７】
チップ１４０のそれぞれは、半導体基板６０と、半導体基板６０内の、および／または半導体基板６０の上の、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、またはバイポーラトランジスタなどの複数のトランジスタと、半導体基板６０の上の複数の細線金属層と、半導体基板６０の上の、また細線金属層の間の複数の誘電体層と、誘電体層内の銅もしくはタングステンの複数のビアプラグと、半導体基板６０の上の、トランジスタの上の、誘電体層の上の、および細線金属層の上のパッシベーション層６５と、パッシベーション層６５上のパターン形成金属層６と、パターン形成金属層６上の複数の金属ピラーまたはバンプ６４（オンチップ金属ピラーまたはバンプ）とを備える。チップ１４０のそれぞれにおいて、パッシベーション層６５の上面を覆うパターン形成金属層６の面積の、上面の面積に対する被覆率は、５０％から９５％までの範囲であり、好ましくは例えば６０％から９０％までの範囲内とすることができる。ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、フラッシュメモリセル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、不揮発性メモリセル、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）セル、読み出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、オペアンプ、加算器、マルチプレクサ、ダイプレクサ、乗算器、アナログ回路、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、インバータ、相補型金属酸化膜半導体（ＣＭＯＳ）センサ、および／または電荷結合素子（ＣＣＤ）、または同様のもののためにトランジスタを用意することができる。誘電体層は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ炭化ケイ素の単層、または前記の材料から作られた複合層からなるものとしてよい。細線金属層は、アルミニウム、アルミニウム銅合金または電気メッキした銅、または他の好適な金属材料を含みうる。
【０１８８】
チップ１４０のそれぞれにおいて、最上の細線金属層によって構成される複数の金属トレースまたはパッド６６が、半導体基板６０の上に、また複数の誘電体層のうちの１つの誘電体層上に、またパッシベーション層６５の下に形成される。パッシベーション層６５内の複数の開口部６５ａは、金属トレースまたはパッド６６の複数の接点の上にあって、それらを露出し、金属トレースまたはパッド６６の接点は、開口部６５ａの底部にある。開口部６５ａのそれぞれは、例えば０．５から１００マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲の好適な幅または直径を有する。それぞれのチップ１４０のパターン形成金属層６は、金属トレースまたはパッド６６の、開口部６５ａによって露出されている接点上に、またパッシベーション層６５上に形成することができ、開口部６５ａを通して、金属トレースまたはパッド６６の、開口部６５ａによって露出されている接点に接続することができる。金属トレースまたはパッド６６は、アルミニウム、アルミニウム銅合金、または電気メッキされた銅を含むものとしてよい。
【０１８９】
チップ１４０のそれぞれは、半導体基板６０とパッシベーション層６５との間に、細線金属層およびビアプラグによって形成された複数の回路相互接続部を有することができる。これらの回路相互接続部は、例えば１０ナノメートルから２マイクロメートルまでの範囲の、好適な厚さを有することができ、例えばアルミニウム、アルミニウム銅合金、電気メッキされた銅またはタングステンを含むことができる。
【０１９０】
あるいは、チップ１４０のそれぞれは、半導体基板６０とパッシベーション層６５との間の複数のカーボンナノチューブ相互接続部、およびパッシベーション層６５上の、３から２０マイクロメートルまでの範囲、好ましくは５から１２マイクロメートルまでの範囲など、例えば、３マイクロメートルより大きい好適な厚さを持つ有機ポリマー層をさらに備えることができる。有機ポリマー層内の複数の開口部は、金属トレースまたはパッド６６の、パッシベーション層６５内の開口部６５ａによって露出されている、接点の上にあって、それらを露出する。有機ポリマー層は、好適な１つまたは複数の材料から作ることができ、そのような材料の例として、限定はしないが、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、ＳＵ−８、またはエポキシが挙げられる。この場合、チップ１４０のそれぞれは、金属トレースまたはパッド６６の接点上に、また有機ポリマー層上に、またパッシベーション層６５の上に形成され、有機ポリマー層内の開口部を通して、またパッシベーション層６５内の開口部６５ａを通して金属トレースまたはパッド６６の接点に接続されているパターン形成金属層６を有する。チップ１４０のそれぞれは、カーボンナノチューブ相互接続部を通してトランジスタに接続されている回路相互接続部を有するものとしてよい。
【０１９１】
半導体基板６０は、シリコン基板もしくはガリウムヒ素（ＧａＡｓ）基板とすることができ、１から３０マイクロメートルまでの範囲、または２から１０マイクロメートルまでの範囲、または５から５０マイクロメートルまでの範囲、または１０から１００マイクロメートルまでの範囲、または１０から５００マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい好適な厚さを有することができる。
【０１９２】
パッシベーション層６５は、好適な１つまたは複数のプロセスによって、例えば、化学気相成長（ＣＶＤ）法によって形成することができる。パッシベーション層６５は、０．３から１．５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより大きい厚さを有することができる。パッシベーション層６５は、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4）、オキシ窒化ケイ素、オキシ炭化ケイ素、リン珪酸ガラス（ＰＳＧ）、窒化ケイ素炭素、または前記の材料の複合層から作ることができる。パッシベーション層６５は、１つまたは複数の無機層を含むか、またはこれらの無機層からなるものとすることができる。例えば、パッシベーション層６５は、例えば０．２から１．２マイクロメートルまでの範囲の厚さを有する、酸化ケイ素またはオキシ炭化ケイ素などの酸化物層および酸化物層上の例えば０．２から１．２マイクロメートルまでの範囲の厚さを有する、窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素などの窒化物層からなるものとすることができる。あるいは、パッシベーション層６５は、例えば０．３から１．５マイクロメートルまでの範囲の厚さを有する窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素の単層とすることができる。例示的な実施形態では、いくつかのチップ１４０のうちの１つのチップ内のパッシベーション層６５は、いくつかのチップ１４０のうちの１つのチップの最上の無機層を備えることができる。例えば、それらのチップ１４０のうちの１つのチップの最上の無機層は、０．２から１．５マイクロメートルまでの範囲など、例えば０．２マイクロメートルより大きい好適な厚さを有する、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ窒化ケイ素炭素などの、窒素含有化合物の層、または０．２から１．５マイクロメートルまでの範囲など、例えば０．２マイクロメートルより大きい好適な厚さを有する、酸化ケイ素、オキシ窒化ケイ素、酸化ケイ素炭素、またはオキシ窒化ケイ素炭素などの、酸素含有化合物の層とすることができる。
【０１９３】
チップ１４０のそれぞれは、パターン形成金属層６によって構成され、金属トレースまたはパッド６６の接点上に、またパッシベーション層６５上に形成された複数の金属相互接続部またはトレースを有する。さらに、チップ１４０のそれぞれは、金属相互接続部またはトレース上に形成され、金属相互接続部もしくはトレースを通して、またパッシベーション層６５内の開口部６５ａを通して金属トレースまたはパッド６６の接点に接続された金属ピラーまたはバンプ６４を有する。金属相互接続部またはトレースは、信号トレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースとすることができる。例えば、チップ１４０のそれぞれにおいて、金属トレースまたはパッド６６のいくつかの接点のうちの１つの接点は、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して金属トレースまたはパッド６６のいくつかの接点のうちの別の１つの接点に接続することができ、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレース上のいくつかの金属ピラーまたはバンプ６４のうちの１つまたは複数の金属ピラーまたはバンプは、いくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して２つの金属トレースまたはパッド６６の２つの接点に接続することができる。パターン形成金属層６によって構成されるいくつかの金属相互接続部またはトレースのうちの１つの金属相互接続部またはトレースを通して互いに接続された２つの接点を備える２つの金属トレースまたはパッド６６の間に間隙がある。
【０１９４】
チップ１４０のそれぞれは、金属トレースまたはパッド６６の接点上の、またパッシベーション層６５もしくは有機ポリマー層上の接着層６１、接着層６１上のシード層６２、およびシード層６２上の金属層６３からなるパターン形成金属層６を有し、パターン形成金属層６の金属層６３上に形成され、パターン形成金属層６を通して、またパッシベーション層６５内の開口部６５ａを通して金属トレースまたはパッド６６の接点に接続された金属ピラーまたはバンプ６４を有する。
【０１９５】
接着層６１は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するものとしてよい。シード層６２は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するものとしてよい。接着層６１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層６２の材料として、銅、チタン銅合金、銀、金、ニッケル、アルミニウム、白金、またはパラジウムが挙げられる。
【０１９６】
例えば、接着層６１が、金属トレースまたはパッド６６の接点上の、またパッシベーション層６５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層である場合、シード層６２は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【０１９７】
あるいは、接着層６１が、金属トレースまたはパッド６６の接点上の、またパッシベーション層６５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層である場合、シード層６２は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【０１９８】
あるいは、接着層６１が、金属トレースまたはパッド６６の接点上の、またパッシベーション層６５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層である場合、シード層６２は、クロム含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【０１９９】
あるいは、接着層６１が、金属トレースまたはパッド６６の接点上の、またパッシベーション層６５もしくは有機ポリマー層上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層である場合、シード層６２は、ニッケル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層とすることができる。
【０２００】
金属層６３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有するものとしてよい。金属層６３の側壁は、接着層６１およびシード層６２によって覆われていない。金属層６３は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０２０１】
例えば、金属層６３は、シード層６２、好ましくは前記の銅もしくはチタン銅合金シード層６２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する銅単層とすることができる。
【０２０２】
あるいは、金属層６３は、シード層６２、好ましくは前記の銀シード層６２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する銀単層とすることができる。
【０２０３】
あるいは、金属層６３は、シード層６２、好ましくは前記の金シード層６２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金単層とすることができる。
【０２０４】
あるいは、金属層６３は、シード層６２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層６２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有するニッケル単層とすることができる。
【０２０５】
あるいは、金属層６３は、シード層６２、好ましくは前記の銅またはチタン銅合金シード層６２上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有するニッケル層、およびニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する金またはパラジウム層からなるものとすることができる。
【０２０６】
金属ピラーまたはバンプ６４のそれぞれは、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きく、金属ピラーまたはバンプ５４のそれぞれの厚さまたは高さより小さい、厚さ、例えば、または高さを有し、例えば５から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲の好適な幅または直径を有する。金属ピラーまたはバンプ６４は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０２０７】
それぞれのチップ１４０は、チッププロービングテスト（ＣＰテスト）、ビルトインセルフテスト、または外部信号接続に使われる入出力（Ｉ／Ｏ）回路を備えることができ、これらのＩ／Ｏ回路のうちの１つのＩ／Ｏ回路は、１５ｐＦから５０ｐＦまでの範囲の全装荷（全静電容量）を有するものとしてよい。Ｉ／Ｏ回路のそれぞれは、ドライバ、レシーバ、および／または静電放電（ＥＳＤ）回路を備えることができる。チップ１４０のそれぞれは、システムインパッケージまたはマルチチップモジュールのテスト時間を短縮するためにビルトインセルフテスト（ＢＩＳＴ）回路を有することができる。
【０２０８】
チップ１４０がどこに備えられようと、これらのチップ１４０のうちのどれか１つのチップは、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ  ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈ（登録商標）チップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、またはベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、これらのチップ１４０のうちのどれか１つのチップは、ｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、および／またはモデム回路ブロックを含むチップとすることができる。
【０２０９】
図３１を参照すると、チップ１４０をパターン形成金属層５の金属層５３に、また充填層もしくは封止層８６の上面８６ａに取り付けた後、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、充填層または封止層８７が、充填層もしくは封止層８６の上面８６ａ上に、またパターン形成金属層５の金属層５３上に、またチップ１４０上に、またパターン形成金属層６の金属層６３上に、また金属ピラーまたはバンプ５４および６４の上部上に形成されることがわかる。充填層もしくは封止層８７は、例えば２０から５００マイクロメートルまでの範囲、好ましくは３０から１００マイクロメートルまでの範囲の厚さを有する、エポキシ層、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、ポリフェニレンオキシド（ＰＰＯ）層、シロキサン層、またはＳＵ−８層などのポリマー層とすることができる。
【０２１０】
次に、図３２を参照すると、機械研削プロセス、機械研磨プロセス、または化学機械研磨（ＣＭＰ）プロセスなどの研削もしくは研磨プロセスによって充填または封止層８７が研削もしくは研磨されることがわかる。したがって、金属ピラーまたはバンプ５４の上面５４ａおよび金属ピラーまたはバンプ６４の上面６４ａは、露出されており、充填層または封止層８７によって覆われず、金属ピラーまたはバンプ６４の上面６４ａは、金属ピラーまたはバンプ５４の上面５４ａと、また充填層または封止層８７の上面８７ａと実質的に同一の平面上にある。
【０２１１】
研削または研磨プロセスの後、金属ピラーまたはバンプ６４のそれぞれは、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい、厚さ、例えば、または高さを有し、金属ピラーまたはバンプ５４のそれぞれは、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きく、金属ピラーまたはバンプ６４のそれぞれの厚さまたは高さより大きい、厚さ、例えば、または高さを有する。
【０２１２】
研削または研磨プロセスの後、金属ピラーまたはバンプ６４のそれぞれは、例えば５から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲の好適な幅または直径を有する。金属ピラーまたはバンプ５４のそれぞれは、５から３００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい好適な幅または直径を有する。
【０２１３】
金属ピラーまたはバンプ６４は、研削または研磨プロセスの後、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０２１４】
例えば、チップ１４０のそれぞれは、金属層６３、好ましくは前記の銅層６３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する銅単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ６４を有する。
【０２１５】
あるいは、チップ１４０のそれぞれは、金属層６３、好ましくは前記の銀層６３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する銀単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ６４を有する。
【０２１６】
あるいは、チップ１４０のそれぞれは、金属層６３、好ましくは前記の金層６３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する金単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ６４を有する。
【０２１７】
あるいは、チップ１４０のそれぞれは、金属層６３、好ましくは前記の銅もしくはニッケル層６３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有するニッケル単層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ６４を有する。
【０２１８】
あるいは、チップ１４０のそれぞれは、金属層６３、好ましくは前記の銅層６３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされた金層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ６４を有する。
【０２１９】
あるいは、チップ１４０のそれぞれは、金属層６３、好ましくは前記の銅層６３上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から５マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされたパラジウム層からなる、研削または研磨プロセスの後の、金属ピラーまたはバンプ６４を有する。
【０２２０】
金属ピラーまたはバンプ５４は、研削または研磨プロセスの後、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層からなるものとしてよい。
【０２２１】
例えば、研削または研磨プロセスの後の、金属ピラーまたはバンプ５４は、金属層５３、好ましくは前記の銅層５３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する銅単層からなるものとしてよい。
【０２２２】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ５４は、金属層５３、好ましくは前記の銀層５３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する銀単層からなるものとしてよい。
【０２２３】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ５４は、金属層５３、好ましくは前記の金層５３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有する金単層からなるものとしてよい。
【０２２４】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ５４は、金属層５３、好ましくは前記のニッケルまたは銅層５３上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、例えば、１５マイクロメートルより大きい厚さを有するニッケル単層からなるものとしてよい。
【０２２５】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ５４は、金属層５３、好ましくは前記の銅層５３上の、１５から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば、１０マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされた金層からなるものとしてよい。
【０２２６】
あるいは、研削または研磨プロセスの後の、金属ピラーまたはバンプ５４は、金属層５３、好ましくは前記の銅層５３上の、１５から５００マイクロメートルまでの範囲、好ましくは２０から１００マイクロメートルまでの範囲など、例えば、１０マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層上の、１から１５マイクロメートルまでの範囲、好ましくは２から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する電気メッキされるか、または無電解メッキされたニッケル層、および電気メッキされるか、または無電解メッキされたニッケル層上の、例えば０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さを有する電気メッキされるか、または無電解メッキされたパラジウム層からなるものとしてよい。
【０２２７】
次に、図３３を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層７１が、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを使用することによって、充填層もしくは封止層８７の上面８７ａ上に、また金属ピラーまたはバンプ５４の上面５４ａ上に、また金属ピラーまたはバンプ６４の上面６４ａ上に形成されうることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層７２を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層７１上に形成することができる。次に、例えば１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層９６を、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによってシード層７２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９６のパターン形成を行い、シード層７２を露出する複数の開口部９６ａをフォトレジスト層９６内に形成する。
【０２２８】
接着層７１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層７２の材料として、銅、チタン銅合金、銀、金、ニッケル、アルミニウム、白金、またはパラジウムが挙げられる。
【０２２９】
例えば、接着層７１が、充填層または封止層８７の上面８７ａ上に、また金属ピラーまたはバンプ５４の上面５４ａ上に、また金属ピラーまたはバンプ６４の上面６４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層をスパッタリングすることによって形成される場合、シード層７２は、チタン含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０２３０】
あるいは、接着層７１が、充填層または封止層８７の上面８７ａ上に、また金属ピラーまたはバンプ５４の上面５４ａ上に、また金属ピラーまたはバンプ６４の上面６４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層をスパッタリングすることによって形成される場合、シード層７２は、タンタル含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０２３１】
あるいは、接着層７１が、充填層または封止層８７の上面８７ａ上に、また金属ピラーまたはバンプ５４の上面５４ａ上に、また金属ピラーまたはバンプ６４の上面６４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層をスパッタリングすることによって形成される場合、シード層７２は、クロム含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０２３２】
あるいは、接着層７１が、充填層または封止層８７の上面８７ａ上に、また金属ピラーまたはバンプ５４の上面５４ａ上に、また金属ピラーまたはバンプ６４の上面６４ａ上に、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層をスパッタリングすることによって形成される場合、シード層７２は、ニッケル含有層上に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、ニッケル層、アルミニウム層、白金層、またはパラジウム層をスパッタリングすることによって形成されうる。
【０２３３】
次に、図３４を参照すると、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層７３、導電層が、電気メッキまたは無電解メッキプロセスを使用することによって、開口部９６ａによって露出されているシード層７２上に、また開口部９６ａ内に、形成されうることがわかる。金属層７３は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０２３４】
例えば、金属層７３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部９６ａ内に、また開口部９６ａによって露出されている、シード層７２、好ましくは前記の銅もしくはチタン銅合金シード層７２上に電気メッキすることによって形成された金属単層とすることができる。
【０２３５】
あるいは、金属層７３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、金層を開口部９６ａ内に、また開口部９６ａによって露出されている、シード層７２、好ましくは前記の金シード層７２上に電気メッキすることによって形成された金属単層とすることができる。
【０２３６】
あるいは、金属層７３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、ニッケル層を開口部９６ａ内に、また開口部９６ａによって露出されている、シード層７２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層７２上に電気メッキし、次いで、例えば０．００５から１０マイクロメートルまでの範囲、好ましくは０．０５から１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部９６ａ内に、また開口部９６ａ内の電気メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された二重金属層からなるものとしてよい。
【０２３７】
あるいは、金属層７３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部９６ａ内に、また開口部９６ａによって露出されている、シード層７２、好ましくは前記の銅もしくはチタン銅合金シード層７２上に電気メッキし、次に、例えば、１から１５マイクロメートルまでの範囲、または０．３から１マイクロメートルまでの範囲の厚さになるように、ニッケル層を、開口部９６ａ内に、また開口部９６ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層またはパラジウム層を開口部９６ａ内に、また開口部９６ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された三重金属層からなるものとしてよい。
【０２３８】
図３５を参照すると、図３４に例示されている金属層７３を形成した後に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９６が除去されることがわかる。次に、図３６を参照すると、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層７３の下にないシード層７２が除去され、次いで、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層７３の下にない接着層７１が除去されることがわかる。
【０２３９】
したがって、接着層７１、シード層７２、および金属層７３は、充填層または封止層８７の上面８７ａ上に、また金属ピラーまたはバンプ５４の上面５４ａ上に、また金属ピラーまたはバンプ６４の上面６４ａ上に形成されたパターン形成金属層７を構成する。パターン形成金属層７は、１つまたは複数の金属ピラーまたはバンプ５４を接続するか、または１つまたは複数の金属ピラーもしくはバンプ６４を接続するか、または１つまたは複数の金属ピラーもしくはバンプ５４を１つまたは複数の金属ピラーもしくはバンプ６４に接続する信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースなどの金属プレーン、バス、またはトレースを備えることができる。図３２に示されている上面５４ａ、６４ａ、および８７ａを含む研削または研磨された表面を覆うパターン形成金属層７の面積の、研削または研磨された表面の面積に対する被覆率は、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲である。
【０２４０】
図３７は、図３６に示されている半製品デバイスの概略上面斜視図である。図３７を参照すると、斜線を囲む円６４は、チップ１４０が半導体ウェハから切り出される前の、図３６に示されている、パターン形成金属層６上に予成形された金属ピラーまたはバンプ６４を示していることがわかる。斜線をいっさい囲んでいない円５４は、チップ１４０がパターン形成金属層５に、また充填層もしくは封止層８６の上面８６ａに取り付けられる前の、図３６に示されている、パターン形成金属層５上に予め成形された金属ピラーまたはバンプ５４を示している。
【０２４１】
図３６および３７を参照すると、パターン形成金属層７は、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、複数の電源プレーン、バス、もしくはトレース７ｐ、および複数の信号相互接続部、トレース、もしくは線７ｓを備えていることがわかる。１つまたは複数の金属ピラーまたはバンプ５４は、クロック相互接続部、バス、もしくはトレース７ｃを通して、またはグランドプレーン、バス、もしくはトレース７ｇを通して、またはいくつかの電源プレーン、バス、もしくはトレース７ｐのうちの１つの電源プレーン、バス、もしくはトレースを通して、またはいくつかの信号相互接続部、トレース、もしくは線７ｓのうちの１つの信号相互接続部、トレース、もしくは線を通して、１つまたは複数の金属ピラーまたはバンプ６４に接続されうる。１つまたは複数の金属ピラーまたはバンプ６４を通して、チップ１４０のそれぞれを、クロック相互接続部、バス、もしくはトレース７ｃに、またはグランドプレーン、バス、もしくはトレース７ｇに、または１つまたは複数の電源プレーン、バス、もしくはトレース７ｐに、または１つまたは複数の信号相互接続部、トレース、もしくは線７ｓに接続することができる。チップ１４０のそれぞれは、順にパターン形成金属層６、いくつかの金属ピラーもしくはバンプ６４のうちの１つの金属ピラーもしくはバンプ、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ５４のうちの１つまたは複数の金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ４４のうちの１つまたは複数の金属ピラーもしくはバンプ、およびパターン形成金属層４を通して、いくつかのチップ１３０のうちの１つまたは複数のチップ内のいくつかの金属トレースまたはパッド４６のうちの１つまたは複数の金属トレースまたはパッドに接続されたいくつかの金属トレースまたはパッド６６のうちの１つの金属トレースまたはパッドを有する。チップ１４０のそれぞれは、順にパターン形成金属層６、いくつかの金属ピラーもしくはバンプ６４のうちの１つの金属ピラーもしくはバンプ、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ５４のうちの１つまたは複数の金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ３４のうちの１つまたは複数の金属ピラーもしくはバンプ、パターン形成金属層３、いくつかの金属ピラーもしくはバンプ２４のうちの１つまたは複数の金属ピラーもしくはバンプ、およびパターン形成金属層２を通して、いくつかのチップ１２０のうちの１つまたは複数のチップ内のいくつかの金属トレースまたはパッド２６のうちの１つまたは複数の金属トレースまたはパッドに接続されたいくつかの金属トレースまたはパッド６６のうちの別の１つの金属トレースまたはパッドを有する。チップ１４０のそれぞれは、順にパターン形成金属層６、いくつかの金属ピラーもしくはバンプ６４のうちの１つの金属ピラーもしくはバンプ、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ５４のうちの１つまたは複数の金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ３４のうちの１つまたは複数の金属ピラーもしくはバンプ、パターン形成金属層３、およびいくつかの金属ピラーもしくはバンプ１４のうちの１つの金属ピラーもしくはバンプを通して、パターン形成金属層１に接続されたいくつかの金属トレースまたはパッド６６のうちの別の１つの金属トレースまたはパッドを有する。いくつかのチップ１４０のうちの１つのチップの、いくつかの金属ピラーまたはバンプ６４のうちの１つの金属ピラーまたはバンプは、クロック相互接続部、バス、もしくはトレース７ｃを通して、またはグランドプレーン、バス、もしくはトレース７ｇを通して、またはいくつかの電源プレーン、バス、もしくはトレース７ｐのうちの１つの電源プレーン、バス、もしくはトレースを通して、またはいくつかの信号相互接続部、トレース、もしくは線７ｓのうちの１つの信号相互接続部、トレース、もしくは線を通して、いくつかのチップ１４０のうちの別の１つのチップの、いくつかの金属ピラーまたはバンプ６４のうちの別の１つの金属ピラーまたはバンプに接続されうる。チップ１４０のそれぞれは、グランドプレーン、バス、もしくはトレース７ｇを通して、またはいくつかの電源プレーン、バス、もしくはトレース７ｐのうちの１つの電源プレーン、バス、もしくはトレースを通して、またはいくつかの信号相互接続部、トレース、もしくは線７ｓのうちの１つの信号相互接続部、トレース、もしくは線を通して接続されたいくつかの金属ピラーまたはバンプ６４のうちの２つの金属ピラーまたはバンプを有することができる。
【０２４２】
図３８を参照すると、図３６に例示されているステップの後、ポジ型感光性ポリマー層またはネガ型感光性ポリマー層（好ましい）などの、ポリマー層９８が、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによってパターン形成金属層７の金属層７３上に、また充填層もしくは封止層８７の上面８７ａ上に形成されうることがわかる。次に、リソグラフィ、露光、および現像のプロセスによりポリマー層９８のパターン形成を行い、金属層７３の複数の接点を露出する複数の開口部９８ａをポリマー層９８内に形成する。次に、ポリマー層９８を、１３０から４００℃までの範囲の温度で硬化させるか、または加熱する。したがって、例えば、１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するポリマー層９８を、パターン形成金属層７の金属層７３上に、また充填層もしくは封止層８７の上面８７ａ上に形成することができ、ポリマー層９８内の開口部９８ａは、金属層７３の接点の上にあり、それらを露出している。ポリマー層９８は、ポリイミド層、ポリベンゾオキサゾール（ＰＢＯ：polybenzoxazole）層、ベンゾシクロブタン（ＢＣＢ：benzocyclobutane）層、エポキシ層、ポリフェニレンオキシド（ＰＰＯ：poly-phenylene oxide）層、シロキサン（silosane）層、またはＳＵ−８層とすることができる。
【０２４３】
次に、図３９を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層８ａを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを使用することによって、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上に形成することができることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層８ｂを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層８ａ上に形成することができる。次に、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層８ｃ、導電層を、電気メッキまたは無電解メッキプロセスを使用することによって、シード層８ｂ上に形成することができる。次に、例えば０．２から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の厚さを有する金属層８ｄ、保護層を、電気メッキまたは無電解メッキプロセスを使用することによって、金属層８ｃ上に形成することができる。
【０２４４】
接着層８ａの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層８ｂの材料として、銅、銀、金、またはチタン銅合金が挙げられる。
【０２４５】
例えば、接着層８ａが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上にスパッタリングすることによって形成される場合、シード層８ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、チタン含有層上にスパッタリングすることによって形成されうる。
【０２４６】
あるいは、接着層８ａが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上にスパッタリングすることによって形成される場合、シード層８ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、タンタル含有層上にスパッタリングすることによって形成されうる。
【０２４７】
あるいは、接着層８ａが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層を、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上にスパッタリングすることによって形成される場合、シード層８ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、クロム含有層上にスパッタリングすることによって形成されうる。
【０２４８】
あるいは、接着層８ａが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層を、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上にスパッタリングすることによって形成される場合、シード層８ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、ニッケル含有層上にスパッタリングすることによって形成されうる。
【０２４９】
金属層８ｃは、銅、銀、または金の単層であってよい。金属層８ｄは、ニッケルまたはクロムの単層であるか、または金属層８ｃ上のニッケル層とニッケル層上の金層とからなる二重層であるものとしてよい。
【０２５０】
例えば、金属層８ｃが、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層をシード層８ｂ、好ましくは前記の銅もしくはチタン銅合金シード層８ｂ上に電気メッキすることによって形成された金属単層である場合、金属層８ｄは、例えば０．２から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の厚さになるように、ニッケルまたはクロム層を電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成された金属単層とすることができる。
【０２５１】
あるいは、金属層８ｃが、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銀層をシード層８ｂ、好ましくは前記の銀シード層８ｂ上に電気メッキすることによって形成された金属単層である場合、金属層８ｄは、例えば０．２から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の厚さになるように、ニッケルまたはクロム層を電気メッキされた銀層上に電気メッキするか、または無電解メッキすることによって形成された金属単層とすることができる。
【０２５２】
あるいは、金属層８ｃが、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、金層をシード層８ｂ、好ましくは前記の金シード層８ｂ上に電気メッキすることによって形成された金属単層である場合、金属層８ｄは、例えば０．２から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の厚さになるように、ニッケルまたはクロム層を電気メッキされた金層上に電気メッキするか、または無電解メッキすることによって形成された金属単層とすることができる。
【０２５３】
したがって、接着層８ａ、シード層８ｂ、ならびに金属層８ｃおよび８ｄは、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上に形成された金属層８を構成する。
【０２５４】
あるいは、金属層８は、例えば５０ナノメートルから０．５マイクロメートルまでの範囲の厚さを有する第１の銅層をポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上に無電解メッキし、次に、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有する第２の銅層を第１の銅層上に電気メッキし、次いで、前記の金属層８ｄを第２の銅層上に電気メッキするか、または無電解メッキすることによって形成することができる。例えば、金属層８ｄは、第２の銅層上の、例えば０．２から２０マイクロメートルまでの範囲、好ましくは１から１０マイクロメートルまでの範囲の厚さを有するニッケルまたはクロムの単層であるか、または第２の銅層上のニッケル層とニッケル層上の金層とからなる二重層とすることができる。したがって、金属層８は、ポリマー層９８上の、また金属層７３の、開口部９８ａによって露出されている、接点上の無電解メッキされた銅層、無電解メッキされた銅層上の電気メッキされた銅層、および電気メッキされた銅層上の前記の金属層８ｄからなるものとしてよい。
【０２５５】
金属層８は、熱拡散プレーン（またはヒートスプレッディングプレーンと称する）として使用することができ、チップ１２０、１３０、および１４０によって発生する熱は、金属ピラーもしくはバンプ２４、３４、４４、５４、および６４を通して、金属層８に伝達されうる。
【０２５６】
金属層８は、ポリマー層９８内のいくつかの開口部９８のうちの１つまたは複数の開口部を通して、図３７に示されている、いくつかの電源プレーン、バス、またはトレース７ｐのうちの１つまたは複数の電源プレーン、バス、またはトレースに、またはポリマー層９８内のいくつかの開口部９８のうちの１つまたは複数の開口部を通して、図３７に示されている、グランドプレーン、バス、またはトレース７ｇに接続されうる。チップ１４０のそれぞれは、順にパターン形成金属層６、いくつかの金属ピラーもしくはバンプ６４のうちの１つの金属ピラーもしくはバンプ、および電源プレーン、バス、もしくはトレース７ｐまたはグランドプレーン、バス、もしくはトレース７ｇなどのパターン形成金属層７を通して金属層８に接続されているいくつかの金属トレースまたはパッド６６のうちの１つの金属トレースまたはパッドを有することができる。
【０２５７】
金属層８は、順にクロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ５４のうちの１つ金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ４４のうちの１つの金属ピラーもしくはバンプ、およびパターン形成金属層４を通して、いくつかのチップ１３０のうちの１つのチップのいくつかの金属トレースまたはパッド４６のうちの１つの金属トレースまたはパッドに接続され、また、順にクロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ５４のうちの１つ金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ３４のうちの１つの金属ピラーもしくはバンプ、パターン形成金属層３、いくつかの金属ピラーもしくはバンプ２４のうちの１つの金属ピラーもしくはバンプ、およびパターン形成金属層２を通して、いくつかのチップ１２０のうちの１つのチップのいくつかの金属トレースまたはパッド２６のうちの１つの金属トレースまたはパッドに接続され、また、順にクロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ５４のうちの１つ金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ３４のうちの１つの金属ピラーもしくはバンプ、パターン形成金属層３、およびいくつかの金属ピラーもしくはバンプ１４のうちの１つの金属ピラーもしくはバンプを通して、パターン形成金属層１に接続されうる。
【０２５８】
図４０を参照すると、図３９に例示されている金属層８を形成した後、基板１１０は、機械研削または化学機械研磨（ＣＭＰ）を基板１１０の裏面に施すことによって、例えば１から１０マイクロメートルまでの範囲、３から５０マイクロメートルまでの範囲、または１０から１５０マイクロメートルまでの範囲のＴ２の厚さまで薄化されることがわかる。
【０２５９】
次に、図４１を参照すると、説明を簡単にするためにステップが反転した図で例示されており、例えば、１から２０マイクロメートルまでの範囲、好ましくは３から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有する絶縁層１５を、化学気相成長（ＣＶＤ）プロセス、またはスピンコーティングプロセス、またはラミネート加工プロセスによって、基板１１０の薄化された裏面上に形成することができることがわかる。絶縁層１５は、二酸化ケイ素（ＳｉＯ2）、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、ポリイミド、エポキシ、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８とすることができる。
【０２６０】
次に、図４２を参照すると、説明を簡単にするためにステップが反転した図で例示されており、複数のスルーホール１６が、リソグラフィおよびエッチングプロセスを使用するか、またはレーザー穴あけ加工プロセスを使用し、絶縁層１５を通して、また基板１１０を通して、また誘電体層もしくは絶縁層１０を通して形成されることがわかる。したがって、スルーホール１６は、基板１１０内に、またパターン形成金属層１の接着層１１の複数の接点の上に形成され、パターン形成金属層１の接着層１１の接点を露出させる。スルーホール１６のそれぞれは、例えば２から２００マイクロメートルまでの範囲、好ましくは５から１００マイクロメートルまでの範囲、または５から２０マイクロメートルまでの範囲の好適な幅または直径を有することができる。スルーホール１６を形成した後、誘電体層（図示せず）をスルーホール１６の側壁上に適宜形成することができる。
【０２６１】
次に、図４３を参照すると、説明を簡単にするためにステップが反転した図で例示されており、例えば、２から２００マイクロメートルまでの範囲、好ましくは５から１００マイクロメートルまでの範囲、または５から２０マイクロメートルまでの範囲の好適な厚さもしくは直径を有する複数のスルーホール接続部１７が、例えばスパッタリングプロセス、電気メッキプロセス、および化学機械研磨（ＣＭＰ）プロセスを含む、好適なプロセスを使用して、スルーホール１６内に、また接着層１１の接点上に形成されることがわかる。スルーホール接続部１７は、銅、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ合金、またはＳｎ−Ａｕ合金を含みうる。スルーホール接続部１７のそれぞれは、絶縁層１５の表面１５ａと実質的に同一の平面上にある表面１７ａを有することができる。
【０２６２】
次に、図４４を参照すると、説明を簡単にするためにステップが反転した図で例示されており、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層９ａが、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを使用することによって、スルーホール接続部１７の表面１７ａ上に、また絶縁層１５の表面１５ａ上に形成されうることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層９ｂを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着層９ａ上に形成することができる。次に、例えば１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層９７を、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによってシード層９ｂ上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９７のパターン形成を行い、シード層９ｂを露出する複数のトレース形状の開口部９７ａをフォトレジスト層９７内に形成する。
【０２６３】
接着層９ａの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層９ｂの材料として、銅、銀、金、またはチタン銅合金が挙げられる。
【０２６４】
例えば、接着層９ａが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、スルーホール接続部１７の表面１７ａ上に、また絶縁層１５の表面１５ａ上にスパッタリングすることによって形成される場合、シード層９ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、チタン含有層上にスパッタリングすることによって形成されうる。
【０２６５】
あるいは、接着層９ａが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、スルーホール接続部１７の表面１７ａ上に、また絶縁層１５の表面１５ａ上にスパッタリングすることによって形成される場合、シード層９ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、タンタル含有層上にスパッタリングすることによって形成されうる。
【０２６６】
あるいは、接着層９ａが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層を、スルーホール接続部１７の表面１７ａ上に、また絶縁層１５の表面１５ａ上にスパッタリングすることによって形成される場合、シード層９ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、クロム含有層上にスパッタリングすることによって形成されうる。
【０２６７】
あるいは、接着層９ａが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層を、スルーホール接続部１７の表面１７ａ上に、また絶縁層１５の表面１５ａ上にスパッタリングすることによって形成される場合、シード層９ｂは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、ニッケル含有層上にスパッタリングすることによって形成されうる。
【０２６８】
次に、図４５を参照すると、説明を簡単にするためにステップが反転した図で例示されており、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層９ｃ、導電層が、電気メッキプロセスを使用することによって、または電気メッキプロセスと無電解メッキプロセスとを使用することによって、トレース形状の開口部９７ａによって露出されているシード層９ｂ上に、またトレース形状の開口部９７ａ内に、形成されうることがわかる。金属層９ｃは、銅、銀、金、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０２６９】
例えば、金属層９ｃは、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層をトレース形状の開口部９７ａ内に、またトレース形状の開口部９７ａによって露出されている、シード層９ｂ、好ましくは前記の銅もしくはチタン銅合金シード層９ｂ上に電気メッキすることによって形成された金属単層とすることができる。
【０２７０】
あるいは、金属層９ｃは、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、金層をトレース形状の開口部９７ａ内に、またトレース形状の開口部９７ａによって露出されている、シード層９ｂ、好ましくは前記の金シード層９ｂ上に電気メッキすることによって形成された金属単層とすることができる。
【０２７１】
あるいは、金属層９ｃは、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層をトレース形状の開口部９７ａ内に、またトレース形状の開口部９７ａによって露出されている、シード層９ｂ、好ましくは前記の銅もしくはチタン銅合金シード層９ｂ上に電気メッキし、次いで、１から１５マイクロメートルまでの範囲、好ましくは２から５マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、ニッケル層を、トレース形状の開口部９７ａ内に、またトレース形状の開口部９７ａ内の電気メッキされた銅層上に電気メッキするか、または無電解メッキすることによって形成された二重金属層からなるものとしてよい。
【０２７２】
図４６を参照すると、説明を簡単にするためにステップが反転した図で例示されており、金属層９ｃを形成した後、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９７が除去されることがわかる。次に、図４７を参照すると、説明を簡単にするためにステップが反転した図で例示されており、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層９ｃの下にないシード層９ｂが除去され、次いで、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層９ｃの下にない接着層９ａが除去されることがわかる。
【０２７３】
したがって、接着層９ａ、シード層９ｂ、ならびに金属層９ｃは、スルーホール接続部１７の表面１７ａ上に、また絶縁層１５の表面１５ａ上に形成されたパターン形成金属層９を構成する。パターン形成金属層９は、いくつかのスルーホール接続部１７のうちの１つまたは複数のスルーホール接続部を通してパターン形成金属層１に接続された、信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、もしくはグランドトレースなどの金属相互接続部またはトレースを備えることができる。図４３に示されている表面１５ａおよび１７ａを含む底面を覆うパターン形成金属層９の面積の、底面の面積に対する被覆率は、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲である。
【０２７４】
次に、図４８を参照すると、説明を簡単にするためにステップが反転した図で例示されており、ポリマー層９９が、スピンコーティングプロセス、ラミネート加工プロセス、印刷プロセス、またはスプレープロセスを使用することによって、パターン形成金属層９の金属層９ｃ上に、また絶縁層１５の表面１５ａ上に形成されうることがわかる。次に、リソグラフィ、１Ｘステッパーによる露光、および現像のプロセスによりポリマー層９９のパターン形成を行い、パターン形成金属層９の金属層９ｃの複数の接点を露出する複数の開口部９９ａを形成する。次に、ポリマー層９９を、１３０から４００℃までの範囲の温度で硬化させるか、または加熱する。したがって、ポリマー層９９をパターン形成金属層９の金属層９ｃ上に、また絶縁層１５の表面１５ａ上に形成することができ、ポリマー層９９内の開口部９９ａは、金属層９ｃの接点の上にあり、それらを露出している。ポリマー層９９は、ポリイミド層、ポリベンゾオキサゾール（ＰＢＯ）層、ベンゾシクロブタン（ＢＣＢ）層、エポキシ層、ポリフェニレンオキシド（ＰＰＯ）層、シロキサン層、またはＳＵ−８層とすることができる。金属層９ｃの表面を覆うポリマー層９９は、例えば１から２０マイクロメートルまでの範囲、好ましくは５から２５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０２７５】
次に、図４９を参照すると、説明を簡単にするためにステップが反転した図で例示されており、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層１８が、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセスを使用することによって、金属層９ｃの接点上に、またポリマー層９９上に形成されうることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層１９を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または化学気相成長（ＣＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層１８上に形成することができる。次に、例えば１マイクロメートルより大きい厚さを有する、ポジ型フォトレジスト層またはネガ型フォトレジスト層（好ましい）などの、フォトレジスト層８９を、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによってシード層１９上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層８９のパターン形成を行い、シード層１９を露出する複数の円筒形状の開口部８９ａをフォトレジスト層８９内に形成する。
【０２７６】
接着層１８の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層１９の材料として、銅、銀、金、またはチタン銅合金が挙げられる。
【０２７７】
例えば、接着層１８が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、金属層９ｃの接点上に、またポリマー層９９上にスパッタリングすることによって形成される場合、シード層１９は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、チタン含有層上にスパッタリングすることによって形成されうる。
【０２７８】
あるいは、接着層１８が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、金属層９ｃの接点上に、またポリマー層９９上にスパッタリングすることによって形成される場合、シード層１９は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、タンタル含有層上にスパッタリングすることによって形成されうる。
【０２７９】
あるいは、接着層１８が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層を、金属層９ｃの接点上に、またポリマー層９９上にスパッタリングすることによって形成される場合、シード層１９は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、クロム含有層上にスパッタリングすることによって形成されうる。
【０２８０】
あるいは、接着層１８が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層を、金属層９ｃの接点上に、またポリマー層９９上にスパッタリングすることによって形成される場合、シード層１９は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、ニッケル含有層上にスパッタリングすることによって形成されうる。
【０２８１】
次に、図５０を参照すると、説明を簡単にするためにステップが反転した図で例示されており、２から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層２７、導電層が、電気メッキプロセスおよび／または無電解メッキプロセスを使用することによって、円筒形状の開口部８９ａによって露出されているシード層１９上に、また円筒形状の開口部８９ａ内に形成されうることがわかる。金属層２７は、銅、銀、または金の単層であってよい。
【０２８２】
例えば、金属層２７は、２から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａによって露出されている、シード層１９、好ましくは前記の銅もしくはチタン銅合金シード層１９上に電気メッキすることによって形成された金属単層とすることができる。
【０２８３】
あるいは、金属層２７は、２から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銀層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａによって露出されている、シード層１９、好ましくは前記の銀シード層１９上に電気メッキすることによって形成された金属単層とすることができる。
【０２８４】
あるいは、金属層２７は、２から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、金層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａによって露出されている、シード層１９、好ましくは前記の金シード層１９上に電気メッキすることによって形成された金属単層とすることができる。
【０２８５】
金属層２７を形成した後、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する金属層２８、バリア層を、電気メッキプロセスおよび／または無電解メッキプロセスを使用することによって、円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内の金属層２７上に形成することができる。金属層２８は、ニッケル、ニッケルバナジウム、もしくは金の単層、または前記の金属から作られた複合層とすることができる。
【０２８６】
例えば、金属層２８は、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さになるように、ニッケル層またはニッケルバナジウム層を、円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内の、金属層２７、好ましくは前記の電気メッキされた銅層２７上に電気メッキするか、または無電解メッキすることによって形成された金属単層とすることができる。
【０２８７】
あるいは、金属層２８は、例えば、０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さになるように、ニッケル層を、円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内の、金属層２７、好ましくは前記の電気メッキされた銅層２７上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された二重金属層からなるものとしてよい。
【０２８８】
金属層２８を形成した後、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい厚さを有するハンダ層２９を、電気メッキプロセスおよび／または無電解メッキプロセスを使用することによって、円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内の金属層２８上に形成することができる。ハンダ層２９は、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金のスズ含有層とすることができる。
【０２８９】
例えば、ハンダ層２９は、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、スズ銀銅合金、スズ金合金のスズ含有層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内の金属層２８、好ましくは前記の電気メッキされるか、または無電解メッキされたニッケル層２８上に電気メッキすることによって形成された金属単層とすることができる。
【０２９０】
図５１を参照すると、説明を簡単にするためにステップが反転した図で例示されており、図５０に例示されているハンダ層２９を形成した後、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層８９が除去されることがわかる。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層２７の下にないシード層１９が除去され、次いで、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層２７の下にない接着層１８が除去される。
【０２９１】
したがって、接着層１８、シード層１９、ならびに金属層２７および２８は、金属層９ｃの接点上に、またポリマー層９９上に形成されたアンダーバンプメタラジー（ＵＢＭ）層を構成し、ハンダ層２９が、アンダーバンプメタラジー（ＵＢＭ）層の金属層２８、好ましくは前記の電気メッキされるか、または無電解メッキされたニッケル層２８上に形成される。
【０２９２】
次に、図５２を参照すると、ハンダ層２９をリフローして、アンダーバンプメタラジー（ＵＢＭ）層の金属層２８、好ましくは前記の電気メッキされるか、または無電解メッキされたニッケル層２８上に複数の固体ハンダバンプまたはボール２９ａを形成し、次いで、シンギュレーションプロセス（singulation process）を実行して、基板１１０、充填層もしくは封止層８５、８６、および８７、ならびに熱拡散プレーン８を切断し、図５２に示されている複数のシステムインパッケージもしくはマルチチップモジュールを切断分離（singularize）することができることがわかる。ハンダバンプもしくはボール２９ａを使用して、システムインパッケージまたはマルチチップモジュールをマザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０２９３】
ハンダバンプまたはボール２９ａは、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、例えば５マイクロメートルよりも大きい所望のバンプ高さ、および例えば２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の好適な幅もしくは直径を有する。ハンダバンプもしくはボール２９ａは、ビスマス含有バンプもしくはボール、インジウム含有バンプもしくはボール、またはスズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金のスズ含有バンプもしくはボールとすることができる。あるいは、ハンダバンプもしくはボール２９ａは、スクリーン印刷プロセスおよびリフロープロセスを含む、またはボール実装プロセスおよびリフロープロセスを含むプロセスによって形成することができる。
【０２９４】
ハンダバンプもしくはボール２９ａは、順にアンダーバンプメタラジー（ＵＢＭ：under bump metallurgic）層、パターン形成金属層９、およびスルーホール接続部１７を通してパターン形成金属層１に接続されうる。
【０２９５】
いくつかのハンダバンプもしくはボール２９ａのうちの１つのハンダバンプもしくはボールは、順にアンダーバンプメタラジー（ＵＢＭ）層、パターン形成金属層９、いくつかのスルーホール接続部１７のうちの１つのスルーホール接続部、パターン形成金属層１、いくつかの金属ピラーもしくはバンプ１４のうちの１つの金属ピラーもしくはバンプ、パターン形成金属層３、１つまたは複数の金属ピラーもしくはバンプ２４、パターン形成金属層２を通して、いくつかのチップ１２０のうちの１つのチップの１つまたは複数の金属トレースまたはパッド２６に接続されうる。
【０２９６】
いくつかのハンダバンプもしくはボール２９ａのうちの別の１つのハンダバンプもしくはボールは、順にアンダーバンプメタラジー（ＵＢＭ）層、パターン形成金属層９、いくつかのスルーホール接続部１７のうちの１つのスルーホール接続部、パターン形成金属層１、いくつかの金属ピラーもしくはバンプ１４のうちの１つの金属ピラーもしくはバンプ、パターン形成金属層３、いくつかの金属ピラーもしくはバンプ３４のうちの１つの金属ピラーもしくはバンプ、パターン形成金属層５、１つまたは複数の金属ピラーもしくはバンプ４４、およびパターン形成金属層４を通して、いくつかのチップ１３０のうちの１つのチップの１つまたは複数の金属トレースまたはパッド４６に接続されうる。
【０２９７】
いくつかのハンダバンプもしくはボール２９ａのうちの別の１つのハンダバンプもしくはボールは、順にアンダーバンプメタラジー（ＵＢＭ）層、パターン形成金属層９、いくつかのスルーホール接続部１７のうちの１つのスルーホール接続部、パターン形成金属層１、いくつかの金属ピラーもしくはバンプ１４のうちの１つの金属ピラーもしくはバンプ、パターン形成金属層３、いくつかの金属ピラーもしくはバンプ３４のうちの１つの金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ５４のうちの１つの金属ピラーもしくはバンプ、パターン形成金属層７、１つまたは複数の金属ピラーもしくはバンプ６４、およびパターン形成金属層６を通して、いくつかのチップ１４０のうちの１つのチップの１つまたは複数の金属トレースまたはパッド６６に接続されうる。
【０２９８】
あるいは、別の種類の金属バンプを、図４８に例示されている金属層９ｃの、開口部９９ａによって露出されている、接点上に形成することができ、これは図５３および５４に例示されているように以下のステップとして参照することができる。
【０２９９】
図５３および５４は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図５３を参照すると、説明を簡単にするためにステップが反転した図で例示されており、図４９に例示されているステップの後に、１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲など、例えば、１０マイクロメートルより大きい厚さを有する金属層３６が、電気メッキプロセスを使用することによって、または電気メッキプロセスと無電解メッキプロセスとを使用することによって、円筒形状の開口部８９ａによって露出されているシード層１９上に、また円筒形状の開口部８９ａ内に、形成されうることがわかる。次に、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有するバリア層３７、金属層を、電気メッキプロセスまたは無電解メッキプロセスを使用することによって、円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内の金属層３６上に形成することができる。最後に、例えば０．０２から５マイクロメートルまでの範囲、好ましくは０．１から１マイクロメートルまでの範囲の厚さを有するハンダ濡れ層（solder wetting layer）３８、金属層を、電気メッキプロセスまたは無電解メッキプロセスを使用することによって、円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内のバリア層３７上に形成することができる。
【０３００】
金属層３６は、銅、銀、金、またはニッケルを含むことができる。例えば、金属層３６は、１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲など、例えば１０マイクロメートルより大きい厚さになるように、銅層またはニッケル層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａによって露出されている、シード層１９、好ましくは前記の銅シード層１９上に電気メッキすることによって形成された金属単層とすることができる。あるいは、金属層３６は、１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲など、例えば１０マイクロメートルより大きい厚さになるように、銀層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａによって露出されている、シード層１９、好ましくは前記の銀シード層１９上に電気メッキすることによって形成された金属単層とすることができる。あるいは、金属層３６は、１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲など、例えば１０マイクロメートルより大きい厚さになるように、金層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａによって露出されている、シード層１９、好ましくは前記の金シード層１９上に電気メッキすることによって形成された金属単層とすることができる。
【０３０１】
バリア層３７は、ニッケルまたはニッケルバナジウムを含むことができる。例えば、バリア層３７は、例えば、０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さになるように、ニッケルまたはニッケルバナジウム層を、円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内の、金属層３６、好ましくは前記の電気メッキされた銅層３６上に電気メッキするか、または無電解メッキすることによって形成された金属単層とすることができる。
【０３０２】
ハンダ濡れ層３８は、金、銀、銅、ハンダ、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金を含むものとしてよい。例えば、ハンダ濡れ層３８は、例えば０．０２から５マイクロメートルまでの範囲、好ましくは０．１から１マイクロメートルまでの範囲の厚さになるように、金層、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、スズ銀銅合金、スズ金合金のスズ含有層を円筒形状の開口部８９ａ内に、また円筒形状の開口部８９ａ内のバリア層３７、好ましくは前記の電気メッキされるか、または無電解メッキされたニッケル層３７上に電気メッキするか、または無電解メッキすることによって形成された金属単層とすることができる。
【０３０３】
図５４を参照すると、説明を簡単にするためにステップが反転した図で例示されており、図５３に例示されているハンダ濡れ層３８を形成した後、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層８９が除去され、次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層３６の下にないシード層１９が除去され、次いで、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層３６の下にない接着層１８が除去されることがわかる。
【０３０４】
したがって、接着層１８、シード層１９、金属層３６、バリア層３７、およびハンダ濡れ層３８は、開口部９９ａによって露出されている金属層９ｃの接点上に、またポリマー層９９上に形成された複数の金属ピラーまたはバンプ３９を構成する。金属ピラーまたはバンプ３９のそれぞれは、例えば２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の好適な幅、および１０から１１５マイクロメートルまでの範囲、好ましくは２０から６５マイクロメートルまでの範囲など、１０マイクロメートルより大きいバンプ高さを有することができる。
【０３０５】
あるいは、バリア層３７は、金属ピラーまたはバンプ３９から省くことができる、つまり、金属ピラーもしくはバンプ３９は、金属層９ｃの、開口部９９ａによって露出されている、接点上の、またポリマー層９９上の接着層１８、接着層１８上のシード層１９、シード層１９上の金属層３６、金属層３６上のハンダ濡れ層３８からなるものとすることができる。例えば、金属層３６が、電気メッキプロセスによって、シード層１９、好ましくは前記の銅シード層１９上に形成された、１０から１００マイクロメートルまでの範囲、好ましくは２０から６０マイクロメートルまでの範囲など、例えば、１０マイクロメートルより大きい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層である場合、ハンダ濡れ層３８は、電気メッキプロセスまたは無電解メッキプロセスによって電気メッキされたニッケル含有層３６上に形成された、例えば０．０２から５マイクロメートルまでの範囲、好ましくは０．１から１マイクロメートルまでの範囲の厚さを有する金層、ビスマス含有層、インジウム含有層、またはスズ含有層とすることができる。
【０３０６】
金属ピラーもしくはバンプ３９を形成した後、シンギュレーションプロセスを実行して、基板１１０、充填層もしくは封止層８５、８６、および８７、ならびに熱拡散プレーン８を切断し、図５４に示されている複数のシステムインパッケージもしくはマルチチップモジュールを切断分離することができる。金属ピラーもしくはバンプ３９を使用して、システムインパッケージまたはマルチチップモジュールをマザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０３０７】
図１０４は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを示している。基板１１０が、ボールグリッドアレイ（ＢＧＡ）基板またはプリント回路基板（ＰＣＢ）である場合、複数のハンダバンプまたはボール８４５を図１〜３９に例示されている前記のステップの後に、基板１１０の底面上に形成することができ、次いで、シンギュレーションプロセスを実行して、基板１１０、充填層もしくは封止層８５、８６、および８７、ならびに熱拡散プレーン８を切断し、図１０４に示されている複数のシステムインパッケージもしくはマルチチップモジュールを切断分離することができる。図１０４に示されているシステムインパッケージまたはマルチチップモジュールのパターン形成金属層１は、基板１１０内の複数の金属層を通してハンダバンプまたはボール８４５に接続することができる。図１０４に示されているシステムインパッケージまたはマルチチップモジュールは、ハンダバンプもしくはボール８４５を使用して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。ハンダバンプまたはボール８４５は、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、５マイクロメートルよりも大きいバンプ高さ、および例えば２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の好適な幅もしくは直径を有する。ハンダバンプまたはボール８４５は、例えば、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、および／またはスズ金合金を含むものとしてよい。
【０３０８】
図５５は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを示している。この実施形態では、図５２に例示されているシステムインパッケージもしくはマルチチップモジュール内のいくつかのチップ１４０のうちの１つのチップをコンデンサ、インダクタ、または抵抗器などの受動コンポーネント６７で置き換えることができる。図１〜５２内の要素が示すのと同じ参照番号で示されている図５５内の要素は、図１〜５２に例示されている要素と同じ材料およびスペックを有する。受動コンポーネント６７は、２つのハンダ接合部６８を通してパターン形成金属層５の金属層５３に接続されうる。ハンダ接合部６８は、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金を含むものとしてよい。
【０３０９】
受動コンポーネント６７は、第１および第２の端子を有することができる。受動コンポーネント６７の第１の端子は、順にいくつかのハンダ接合部６８のうちの１つのハンダ接合部、パターン形成金属層５、１つまたは複数の金属ピラーもしくはバンプ４４、およびパターン形成金属４を通して、１つまたは複数のチップ１３０のうちの１つまたは複数の金属トレースもしくはパッド４６に接続することができる。受動コンポーネント６７の第２の端子は、順にいくつかのハンダ接合部６８のうちの別の１つのハンダ接合部、パターン形成金属層５、１つまたは複数の金属ピラーもしくはバンプ３４、パターン形成金属３、１つまたは複数の金属ピラーもしくはバンプ２４、およびパターン形成金属層２を通して、１つまたは複数のチップ１２０のうちの１つまたは複数の金属トレースもしくはパッド２６に接続することができる。あるいは、受動コンポーネント６７の第２の端子は、順にいくつかのハンダ接合部６８のうちの別の１つのハンダ接合部、パターン形成金属層５、１つまたは複数の金属ピラーもしくはバンプ３４、パターン形成金属３、１つまたは複数の金属ピラーもしくはバンプ１４、パターン形成金属層１、１つまたは複数のスルーホール接続部１７、パターン形成金属層９、ならびに接着層１８、シード層１９、および金属層２７、２８からなるアンダーバンプメタラジー（ＵＢＭ）層を通して、１つまたは複数のハンダバンプもしくはボール２９ａに接続することができる。
【０３１０】
さらに、受動コンポーネント６７の第１の端子は、いくつかのハンダ接合部６８のうちの１つのハンダ接合部を通して、パターン形成金属層５によって構成された、第１の信号相互接続部もしくはトレースに接続され、受動コンポーネント６７の第２の端子は、いくつかのハンダ接合部６８のうちの別の１つのハンダ接合部を通して、パターン形成金属層５によって構成された、第２の信号相互接続部もしくはトレースに接続されうる。あるいは、受動コンポーネント６７の第１の端子は、いくつかのハンダ接合部６８のうちの１つのハンダ接合部を通して、パターン形成金属層５によって構成された、信号相互接続部もしくはトレースに接続され、受動コンポーネント６７の第２の端子は、いくつかのハンダ接合部６８のうちの別の１つのハンダ接合部を通して、パターン形成金属層５によって構成された、グランド信号相互接続部もしくはトレースに接続されうる。あるいは、受動コンポーネント６７の第１の端子は、いくつかのハンダ接合部６８のうちの１つのハンダ接合部を通して、パターン形成金属層５によって構成された、電源相互接続部もしくはトレースに接続され、受動コンポーネント６７の第２の端子は、いくつかのハンダ接合部６８のうちの別の１つのハンダ接合部を通して、パターン形成金属層５によって構成された、グランド信号相互接続部もしくはトレースに接続されうる。
【０３１１】
図５５に例示されているシステムインパッケージまたはマルチチップモジュールは、以下のステップで形成されうる。最初に、図３０に例示されているステップの後にハンダ接合部６８を使用して、受動コンポーネント６７をパターン形成金属層５の金属層５３上に実装する。次に、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、充填層もしくは封止層８７を、充填層もしくは封止層８６の上面８６ａ上に、またパターン形成金属層５の金属層５３上に、またチップ１４０上に、また受動コンポーネント６７上に、またパターン形成金属層６の金属層６３上に、また金属ピラーもしくはバンプ５４および６４の上部上に形成する。次に、図３２〜５２に例示されているステップを実行して、図５５に例示されているシステムインパッケージまたはマルチチップモジュールを形成することができる。図５５に例示されているシステムインパッケージまたはマルチチップモジュールは、ハンダバンプもしくはボール２９ａを使用して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０３１２】
図５６は、図５５に例示されているパターン形成金属層７の概略上面斜視図である。斜線を囲む円６４は、チップ１４０が半導体ウェハから切り出される前の、図５５に示されている、パターン形成金属層６上に予成形された金属ピラーまたはバンプ６４を示していることがわかる。斜線を囲んでいない円５４は、チップ１４０および受動コンポーネント６７がパターン形成金属層５上に実装される前の、図５５に示されている、パターン形成金属層５上に予成形された金属ピラーまたはバンプ５４を示していることがわかる。
【０３１３】
図５７〜６７は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図５７を参照すると、図１〜２４に例示されているステップが実行された後、アミンまたはＮａＣＯ3を含む化学溶液を使用することによって、フォトレジスト層９４が除去されることがわかる。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５３の下にないシード層５２が除去される。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５３の下にない接着層５１が除去される。したがって、接着層５１、シード層５２、および金属層５３は、充填層または封止層８６の上面８６ａ上に、また金属ピラーまたはバンプ４４の上面４４ａ上に、また金属ピラーまたはバンプ３４の上面３４ａ上に形成されたパターン形成金属層５を構成する。上面３４ａ、４４ａ、および８６ａを含む研削または研磨された表面を覆うパターン形成金属層５の面積の、研削または研磨された表面の面積に対する被覆率は、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲である。パターン形成金属層５は、複数の金属ピラーまたはバンプ３４を接続するか、または複数の金属ピラーもしくはバンプ４４を接続するか、またはいくつかの金属ピラーもしくはバンプ３４のうちの１つまたは複数の金属ピラーもしくはバンプをいくつかの金属ピラーもしくはバンプ４４のうちの１つまたは複数の金属ピラーもしくはバンプに接続する信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースなどの金属相互接続部またはトレースを備えることができる。チップ１３０のそれぞれは、順にパターン形成金属層４、いくつかの金属ピラーまたはバンプ４４のうちの１つの金属ピラーまたはバンプ、パターン形成金属層５、いくつかの金属ピラーまたはバンプ３４のうちの１つまたは複数の金属ピラーまたはバンプ、パターン形成金属層３、複数の金属ピラーまたはバンプ２４、およびパターン形成金属層２を通して、いくつかのチップ１２０のうちの１つまたは複数のチップ内の複数の金属トレースまたはパッド２６に接続されているいくつかの金属トレースまたはパッド４６のうちの１つの金属トレースまたはパッドを有することができる。
【０３１４】
図５８を参照すると、図５７に例示されているステップの後に、ポリマー層４１５が、パターン形成回路層５の金属層５３上に、また充填層もしくは封止層８６の上面８６ａ上に形成され、ポリマー層４１５内の複数の開口部４１５ａが、金属層５３の複数の接点の上にあり、それらを露出することがわかる。ポリマー層４１５は、例えば１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するものとしてよく、ポリイミド層、ポリベンゾオキサゾール（ＰＢＯ）層、ベンゾシクロブタン（ＢＣＢ）層、エポキシ層、ポリフェニレンオキシド（ＰＰＯ）層、シロキサン層、またはＳＵ−８層とすることができる。
【０３１５】
次に、図５９を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層５ｂを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、金属層５３の、開口部４１５ａによって露出されている、接点上に、またポリマー層４１５上に形成することができることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層５ｃを、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層５ｂ上に形成することができる。次に、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによって、フォトレジスト層１０１をシード層５ｃ上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層１０１のパターン形成を行い、シード層５ｃを露出する複数の開口部１０１ａをフォトレジスト層１０１内に形成する。
【０３１６】
接着層５ｂの材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層５ｃの材料として、銅、銀、金、またはチタン銅合金が挙げられる。
【０３１７】
例えば、接着層５ｂが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、金属層５３の、開口部４１５ａによって露出されている、接点上に、またポリマー層４１５上にスパッタリングすることによって形成される場合、シード層５ｃは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、チタン含有層上にスパッタリングすることによって形成されうる。
【０３１８】
あるいは、接着層５ｂが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、金属層５３の、開口部４１５ａによって露出されている、接点上に、またポリマー層４１５上にスパッタリングすることによって形成される場合、シード層５ｃは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、タンタル含有層上にスパッタリングすることによって形成されうる。
【０３１９】
あるいは、接着層５ｂが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層を、金属層５３の、開口部４１５ａによって露出されている、接点上に、またポリマー層４１５上にスパッタリングすることによって形成される場合、シード層５ｃは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、クロム含有層上にスパッタリングすることによって形成されうる。
【０３２０】
あるいは、接着層５ｂが、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層を、金属層５３の、開口部４１５ａによって露出されている、接点上に、またポリマー層４１５上にスパッタリングすることによって形成される場合、シード層５ｃは、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、ニッケル含有層上にスパッタリングすることによって形成されうる。
【０３２１】
図６０を参照すると、図５９に例示されているステップの後に、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層５ｄ、導電層が、電気メッキプロセスを含むプロセスを使用することによって、開口部１０１ａによって露出されているシード層５ｃ上に、また開口部１０１ａ内に、形成されうることがわかる。金属層５ｄは、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０３２２】
例えば、金属層５ｄは、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部１０１ａ内に、また開口部１０１ａによって露出されている、シード層５ｃ、好ましくは前記の銅もしくはチタン銅合金シード層５ｃ上に電気メッキすることによって形成された金属単層とすることができる。
【０３２３】
あるいは、金属層５ｄは、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、金層を開口部１０１ａ内に、また開口部１０１ａによって露出されている、シード層５ｃ、好ましくは前記の金シード層５ｃ上に電気メッキすることによって形成された金属単層とすることができる。
【０３２４】
次に、図６１を参照すると、フォトレジスト層９５をフォトレジスト層１０１上に、また金属層５ｄ上に形成することができ、フォトレジスト層９５内の複数の円筒状開口部９５ａが、金属層５ｄの複数の接点の上にあり、それらを露出することがわかる。次に、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きい、厚さ、例えば、または高さを有する複数の金属ピラーまたはバンプ５４を電気メッキプロセスを含むプロセスを使用することによって円筒状開口部９５ａ内に、また金属層５ｄの、円筒状開口部９５ａによって露出されている、接点上に形成するが、これは、図２６に例示されているステップとして参照することができる。図６１に示されている金属ピラーまたはバンプ５４の詳細は、図２６に例示されているような金属ピラーまたはバンプ５４の詳細として参照することができる。
【０３２５】
図６２を参照すると、図６１に例示されている金属ピラーまたはバンプ５４を形成した後に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９５および１０１が除去されることがわかる。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５ｄの下にないシード層５ｃが除去される。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５ｄの下にない接着層５ｂが除去される。
【０３２６】
したがって、接着層５ｂ、シード層５ｃ、ならびに金属層５ｄは、金属層５３の、開口部４１５ａによって露出されている、接点上に、またポリマー層４１５上に形成されたパターン形成金属層５ａを構成し、金属ピラーまたはバンプ５４が、パターン形成金属層５ａの金属層５ｄ上に形成される。金属ピラーまたはバンプ５４の近接する、または隣接する対の間のピッチは、例えば、１００から２５０マイクロメートルまでの範囲など、１００マイクロメートルより大きいか、または５から５０マイクロメートルまでの範囲、もしくは５０から１００マイクロメートルまでの範囲など、１００マイクロメートルより小さい値であるものとしてよい。金属ピラーまたはバンプ５４のそれぞれは、５から３００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい好適な幅または直径を有するものとしてよい。パターン形成金属層５ａは、いくつかの金属ピラーもしくはバンプ５４のうちの１つまたは複数の金属ピラーもしくはバンプをパターン形成金属層５に接続する、信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、もしくはグランドトレースなどの金属相互接続部またはトレースを備えることができる。金属ピラーまたはバンプ５４は、パターン形成金属層５および５ａを通して金属ピラーまたはバンプ３４および４４に接続されうる。
【０３２７】
あるいは、金属ピラーまたはバンプ５４を金属層５ｄ上に形成するための別のプロセスは、以下のステップで実行することができる。最初に、図６０に例示されている金属層５ｄを形成した後にアミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層１０１を除去する。次に、スピンオンコーティングプロセスまたはラミネート加工プロセスによって図６１に例示されているフォトレジスト層９５を金属層５ｄ上に、またシード層５ｃ上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９５のパターン形成を行い、金属層５ｄの接点を露出する円筒状開口部９５ａをフォトレジスト層９５内に形成する。次に、電気メッキプロセスを含むプロセスを使用して、金属ピラーまたはバンプ５４を円筒状開口部９５ａ内に、また金属層５ｄの、円筒状開口部９５ａによって露出されている、接点上に形成するが、これは、図２６に例示されているステップとして参照することができる。次に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９５を除去する。したがって、フォトレジスト層９５を除去した後に、金属ピラーまたはバンプ５４を金属層５ｄ上に形成することができる。
【０３２８】
次に、図６３を参照すると、図２９および３０に例示されているチップ１４０が、前記の粘着材料（glue material）８２を使用することによってパターン形成金属層５ａの金属層５ｄに付着され、次に、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、前記の充填層もしくは封止層８７が、ポリマー層４１５上に、またパターン形成金属層５ａの金属層５ｄ上に、またチップ１４０上に、またパターン形成金属層６の金属層６３上に、また金属ピラーもしくはバンプ５４および６４の上部上に形成され、次いで、機械研削プロセス、機械研磨プロセス、または化学機械研磨（ＣＭＰ）プロセスなどの研削もしくは研磨プロセスによって充填または封止層８７が研削もしくは研磨されることがわかる。
【０３２９】
あるいは、図６２に例示されているステップの後に、例えば２から３０マイクロメートルまでの範囲の厚さを有するポリイミド層などの、ポリマー層を、パターン形成回路層５ａの金属層５ｄ上に、またポリマー層４１５上に形成することができ、次に、チップ１４０を、粘着材料８２を使用することによってポリマー層に付着させることができ、次に、充填層もしくは封止層８７をポリマー層上に、またチップ１４０上に、またパターン形成金属層６の金属層６３上に、また金属ピラーもしくはバンプ５４および６４の上部上に形成することができ、次いで、研削または研磨プロセスによって充填層もしくは封止層８７を研削するか、または研磨する。この場合、粘着材料８２はポリマー層上にあり、チップ１４０は粘着材料８２上にある。
【０３３０】
研削または研磨プロセスの後、金属ピラーまたはバンプ５４の上面５４ａおよび金属ピラーまたはバンプ６４の上面６４ａは、露出されており、充填層または封止層８７によって覆われず、金属ピラーまたはバンプ６４の上面６４ａは、金属ピラーまたはバンプ５４の上面５４ａと、また充填層または封止層８７の上面８７ａと実質的に同一の平面上にある。
【０３３１】
研削または研磨プロセスの後、金属ピラーまたはバンプ６４のそれぞれは、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい、厚さ、例えば、または高さを有し、金属ピラーまたはバンプ５４のそれぞれは、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きく、金属ピラーまたはバンプ６４のそれぞれの厚さまたは高さより大きい、厚さ、例えば、または高さを有する。図６３に示されている、研削または研磨プロセスの後の、金属ピラーまたはバンプ５４の詳細は、図３２に例示されているような、研削または研磨プロセスの後の、金属ピラーまたはバンプ５４の詳細として参照することができる。図６３に示されている、研削または研磨プロセスの後の、金属ピラーまたはバンプ６４の詳細は、図３２に例示されているような、研削または研磨プロセスの後の、金属ピラーまたはバンプ６４の詳細として参照することができる。
【０３３２】
図６４を参照すると、図６３に例示されている研削または研磨プロセスの後、図３３〜３６に例示されているステップを実行して、充填層または封止層８７の上面８７ａ上に、また金属ピラーもしくはバンプ５４の上面５４ａ上に、また金属ピラーまたはバンプ６４の上面６４ａ上に形成された前記のパターン形成金属層７を構成することができることがわかる。次に、ポリマー層９８をパターン形成回路層７の金属層７３上に、また充填層または封止層８７の上面８７ａ上に形成するが、ポリマー層９８内の複数の開口部９８ａは、金属層７３の複数の接点の上にあり、それらを露出する。次に、コンデンサ、インダクタ、または抵抗器などの複数のディスクリート（予め形成された（preformed））受動コンポーネント９１０を、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金を含む複数のハンダ接合部９１５を通して、金属層７３の、いくつかの開口部９８ａによって露出されている、いくつかの接点上に実装する。
【０３３３】
ディスクリート受動コンポーネント９１０のそれぞれは、例えば、順にいくつかのハンダ接合部９１５のうちの１つのハンダ接合部、パターン形成金属層７によって構成される第１の信号相互接続部もしくはトレース、いくつかの金属ピラーもしくはバンプ６４のうちの１つの金属ピラーもしくはバンプ、およびパターン形成金属層６を通していくつかのチップ１４０のうちの１つのチップ内のいくつかの金属トレースもしくはパッド６６のうちの１つの金属トレースもしくはパッドに接続された第１の端子および順にいくつかのハンダ接合部９１５のうちの別の１つのハンダ接合部９１５、パターン形成金属層７によって構成される第２の信号相互接続部もしくはトレース、いくつかの金属ピラーもしくはバンプ６４のうちの別の１つの金属ピラーもしくはバンプ、およびパターン形成金属層６を通していくつかのチップ１４０のうちの別の１つのチップ内のいくつかの金属トレースもしくはパッド６６のうちの別の１つの金属トレースまたはパッドに接続された第２の端子を有することができる。
【０３３４】
あるいは、ディスクリート受動コンポーネント９１０のそれぞれは、順にいくつかのハンダ接合部９１５のうちの１つのハンダ接合部、パターン形成金属層７によって構成される信号相互接続部もしくはトレース、いくつかの金属ピラーもしくはバンプ６４のうちの１つの金属ピラーもしくはバンプ、およびパターン形成金属層６を通していくつかのチップ１４０のうちの１つのチップ内のいくつかの金属トレースもしくはパッド６６のうちの１つの金属トレースもしくはパッドに接続された第１の端子および順にいくつかのハンダ接合部９１５のうちの別の１つのハンダ接合部９１５、パターン形成金属層７によって構成されるグランド信号相互接続部もしくはトレース、いくつかの金属ピラーもしくはバンプ６４のうちの別の１つの金属ピラーもしくはバンプ、およびパターン形成金属層６を通していくつかのチップ１４０の別の１つのチップ内のいくつかの金属トレースもしくはパッド６６のうちの別の１つの金属トレースまたはパッドに接続された第２の端子を有することができる。
【０３３５】
あるいは、ディスクリート受動コンポーネント９１０のそれぞれは、順にいくつかのハンダ接合部９１５のうちの１つのハンダ接合部、パターン形成金属層７によって構成される電源相互接続部もしくはトレース、いくつかの金属ピラーもしくはバンプ６４のうちの１つの金属ピラーもしくはバンプ、およびパターン形成金属層６を通していくつかのチップ１４０のうちの１つのチップ内のいくつかの金属トレースもしくはパッド６６のうちの１つの金属トレースもしくはパッドに接続された第１の端子および順にいくつかのハンダ接合部９１５のうちの別の１つのハンダ接合部９１５、パターン形成金属層７によって構成されるグランド信号相互接続部もしくはトレース、いくつかの金属ピラーもしくはバンプ６４のうちの別の１つの金属ピラーもしくはバンプ、およびパターン形成金属層６を通していくつかのチップ１４０のうちの別の１つのチップ内のいくつかの金属トレースもしくはパッド６６のうちの別の１つの金属トレースまたはパッドに接続された第２の端子を有することができる。
【０３３６】
図６５を参照すると、図６４に例示されているステップの後、例えば５から５０マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するポリマー層７８を、ポリマー層７８上に、またディスクリート受動コンポーネント９１０上に形成することができ、ポリマー層７８内の複数の開口部７８ａは、金属層７３の、いくつかの開口部９８ａのうちの他の開口部によって露出されているが、ハンダ接合部によって受動コンポーネントに結合されていない、いくつかの接点のうちの他の接点の上にある。ポリマー層７８は、ベンゾシクロブタン（ＢＣＢ）、エポキシ、ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８を含みうる。
【０３３７】
次に、図６６を参照すると、図３９に例示されているステップを実行して、ポリマー層７８上に、また金属層７３の、開口部７８ａによって露出されている、接点上に形成された前記の金属層８を構成することができることがわかる。図６６に例示されている金属層８は、ポリマー層７８上の、また金属層７３の、開口部７８ａによって露出されている、接点上の前記の接着層８ａ、接着層８ａ上の前記のシード層８ｂ、シード層８ｂ上の前記の金属層８ｃ、金属層８ｃ上の前記の金属層８ｄからなる。金属層８を形成した後、図４０〜５２に例示されているステップを実行して、システムインパッケージまたはマルチチップモジュールを構成することができ、ハンダバンプもしくはボール２９ａを使用して、システムインパッケージまたはマルチチップモジュールをマザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０３３８】
あるいは、図６７を参照すると、金属層８を形成した後、図４０〜４９、５３、および５４に例示されているステップを実行して、システムインパッケージまたはマルチチップモジュールを構成することができ、金属ピラーもしくはバンプ３９を使用して、システムインパッケージまたはマルチチップモジュールをマザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができることがわかる。
【０３３９】
図６６または６７に例示されているシステムインパッケージまたはマルチチップモジュールに関して、パターン形成金属層７の上面斜視図は図３７から参照することができ、パターン形成金属層７は、図３７に示されているように、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、および信号相互接続部、トレース、もしくは線７ｓを備えることができる。
【０３４０】
図６６または６７に示されているシステムインパッケージまたはマルチチップモジュールの金属層８は、ポリマー層７８内のいくつかの開口部７８のうちの１つまたは複数の開口部を通して、図３７に示されている、いくつかの電源プレーン、バス、またはトレース７ｐのうちの１つまたは複数の電源プレーン、バス、またはトレースに、またはポリマー層７８内のいくつかの開口部７８のうちの１つまたは複数の開口部を通して、図３７に示されている、グランドプレーン、バス、またはトレース７ｇに接続されうる。図６６または６７に示されているシステムインパッケージまたはマルチチップモジュールのチップ１４０のそれぞれは、順にパターン形成金属層６、いくつかの金属ピラーもしくはバンプ６４のうちの１つの金属ピラーもしくはバンプ、および電源プレーン、バス、もしくはトレース７ｐまたはグランドプレーン、バス、もしくはトレース７ｇなどのパターン形成金属層７を通して金属層８に接続されているいくつかの金属トレースまたはパッド６６のうちの１つの金属トレースまたはパッドを有することができる。
【０３４１】
図６６または６７に示されているシステムインパッケージまたはマルチチップモジュールに関して、受動コンポーネント９１０のすべておよびチップ１２０、１３０、および１４０のすべてが、電源電圧を供給するための電源システムおよびグランド電圧を供給するための電源システムによって囲まれている。電源システムは、チップ１２０の下にあるパターン形成金属層１および一番左の金属ピラーまたはバンプ１４、３４、および５４によって構成され、グランドシステムは、一番右の金属ピラーまたはバンプ１４、３４、および５４ならびに熱拡散プレーンとして使用される金属層８によって構成されうる。あるいは、グランドシステムは、チップ１２０の下にあるパターン形成金属層１および一番左の金属ピラーまたはバンプ１４、３４、および５４によって構成され、電源システムは、一番右の金属ピラーまたはバンプ１４、３４、および５４ならびに熱拡散プレーンとして使用される金属層８によって構成されうる。
【０３４２】
図６６または６７に例示されているシステムインパッケージまたはマルチチップモジュールの上面５４ａ、６４ａ、および８７ａを含む研削または研磨された表面を覆うパターン形成金属層７の全面積の、研削または研磨された表面の全面積に対する被覆率は、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲である。
【０３４３】
図６８〜７３は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図６８を参照すると、図１〜３４に例示されているステップが実行された後、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有するバリア／濡れ層（barrier/wetting layer）７４が、電気メッキまたは無電解メッキプロセスを使用することによって、開口部９６ａ内に、また開口部９６ａ内の金属層７３上に形成されうることがわかる。バリア／濡れ層７４は、ニッケル、金、銀、スズ、パラジウム、白金、ロジウム、ルテニウム、もしくはレニウムの単層、または前記の金属から作られた複合層とすることができる。
【０３４４】
例えば、バリア／濡れ層７４は、例えば、０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さになるように、ニッケル層を、開口部９６ａ内に、また開口部９６ａ内の、金属層７３、好ましくは前記の銅層７３上に電気メッキするか、または無電解メッキすることによって形成された金属単層とすることができる。
【０３４５】
あるいは、バリア／濡れ層７４は、ニッケル層を、開口部９６ａ内に、また開口部９６ａ内の、金属層７３、好ましくは前記の銅層７３上に電気メッキするか、または無電解メッキし、次いで、金層、パラジウム層、スズ層、または銀層を開口部９６ａ内に、また開口部９６ａ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された二重金属層からなるものとしてよい。
【０３４６】
図６９を参照すると、バリア／濡れ層７４を形成した後、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９６が除去されることがわかる。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層７３の下にないシード層７２が除去される。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層７３の下にない接着層７１が除去される。
【０３４７】
したがって、接着層７１、シード層７２、金属層７３、およびバリア／濡れ層７４は、充填層または封止層８７の上面８７ａ上に、また金属ピラーまたはバンプ５４の上面５４ａ上に、また金属ピラーまたはバンプ６４の上面６４ａ上に形成されたパターン形成金属層７を構成する。図６９に例示されているパターン形成金属層７は、１つまたは複数の金属ピラーまたはバンプ５４を接続するか、または１つまたは複数の金属ピラーもしくはバンプ６４を接続するか、または１つまたは複数の金属ピラーもしくはバンプ５４を１つまたは複数の金属ピラーもしくはバンプ６４に接続する信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースなどの金属プレーン、バス、またはトレースを備えることができる。
【０３４８】
図７０を参照すると、図６９に例示されているステップが実行された後、例えば、１から２０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲の厚さを有するポリマー層９８を、パターン形成金属層７のバリア／濡れ層７４上に、また充填層もしくは封止層８７の上面８７ａ上に形成することができ、ポリマー層９８内の複数の開口部９８ａは、バリア／濡れ層７４の複数の接点の上にあり、それらを露出する。ポリマー層９８は、ポリイミド層、ポリベンゾオキサゾール（ＰＢＯ）層、ベンゾシクロブタン（ＢＣＢ）層、エポキシ層、ポリフェニレンオキシド（ＰＰＯ）層、シロキサン層、またはＳＵ−８層とすることができる。
【０３４９】
次に、図７１を参照すると、チップ１６０を、チップ１６０の複数の金属ピラーもしくはバンプ７１０をバリア／濡れ層７４の、開口部９８ａによって露出されている、接点上に形成された複数のハンダ接合部７２０に結合することによってバリア／濡れ層７４の、開口部９８ａによって露出されている、接点上に実装することができることがわかる。次に、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、またはＳＵ−８などの、アンダーフィル７３０を、チップ１６０とポリマー層９８との間の間隙内に充填し、これにより、金属ピラーもしくはバンプ７１０を取り囲むことができる。
【０３５０】
チップ１６０は、ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ＡＲＭ、Ｓｔｒｏｎｇ  ＡＲＭ、またはＭＩＰなどの非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈ（登録商標）チップ、ベースバンド回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックを含まない、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含まない、ベースバンド回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、およびｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、ベースバンド回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）、またはベースバンド回路ブロックおよび中央演算処理装置（ＣＰＵ）回路ブロックを含まない、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックおよび無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロックを含むシステムオンチップ（ＳＯＣ）とすることができる。あるいは、チップ１６０は、ｘ８６アーキテクチャを使用して、または非ｘ８６アーキテクチャを使用して設計された中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、および／またはモデム回路ブロックを含むチップとすることができる。
【０３５１】
図７１に示されているように、チップ１６０は、トランジスタを含む半導体基板１６４と、半導体基板１６４の下のパッシベーション層１６２、半導体基板１６４とパッシベーション層１６２との間の複数の金属相互接続部と、半導体基板１６４とパッシベーション層１６２との間の複数の誘電体層と、半導体基板１６４とパッシベーション層１６２との間の複数の金属トレースまたはパッド１６３と、金属トレースもしくはパッド１６３の、パッシベーション層１６２内の複数の開口部１６２ａによって露出されている、複数の接点の下の金属ピラーもしくはバンプ７１０とを備える。これらのトランジスタは、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、またはバイポーラトランジスタとすることができる。誘電体層は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ炭化ケイ素の単層、または前記の材料から作られた複合層からなるものとしてよい。金属相互接続部は、例えば１０ナノメートルから２マイクロメートルまでの範囲の厚さを有するものとしてよく、電気メッキされた銅、アルミニウム、アルミニウム銅合金、またはタングステンを含む。
【０３５２】
金属トレースまたはパッド１６３の、パッシベーション層１６２内の開口部１６２ａによって露出されている、接点は、開口部１６２ａの上部にあり、パッシベーション層１６２内の開口部１６２ａは、金属トレースまたはパッド１６３の接点の下にある。開口部１６２ａのそれぞれは、例えば０．５から１００マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲の好適な幅または直径を有することができる。金属ピラーまたはバンプ７１０は、開口部１６２ａを通して、金属トレースまたはパッド１６３の、開口部１６２ａによって露出されている、接点に接続されうる。金属トレースまたはパッド１６３は、アルミニウム、アルミニウム銅合金、または電気メッキされた銅を含むものとしてよい。
【０３５３】
あるいは、図７１に示されているようなチップ１６０は、半導体基板１６４とパッシベーション層１６２との間の複数のカーボンナノチューブ相互接続部、およびパッシベーション層１６２の下の、３から２０マイクロメートルまでの範囲、好ましくは５から１２マイクロメートルまでの範囲など、例えば、３マイクロメートルより大きい厚さを持つ有機ポリマー層をさらに備えることができる。有機ポリマー層内の複数の開口部は、金属トレースまたはパッド１６３の、パッシベーション層１６２内の開口部１６２ａによって露出されている、接点の下にあって、それらを露出する。有機ポリマー層は、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、シロキサン、ＳＵ−８、またはエポキシとすることができる。この場合、金属ピラーまたはバンプ７１０は、有機ポリマー層内の開口部を通して、金属トレースまたはパッド１６３の、開口部１６２ａによって露出されている、接点に接続されうる。チップ１６０は、カーボンナノチューブ相互接続部を通してトランジスタに接続されている金属相互接続部を有するものとしてよい。
【０３５４】
半導体基板１６４は、５から５０マイクロメートルまでの範囲、１０から１００マイクロメートルまでの範囲、または１０から５００マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい厚さを有するものとしてよい。半導体基板１６４は、シリコン基板もしくはガリウムヒ素（ＧａＡｓ）基板とすることができる。
【０３５５】
パッシベーション層１６２は、好適な１つまたは複数のプロセスによって、例えば、化学気相成長（ＣＶＤ）法によって形成することができる。パッシベーション層１６２は、０．３から１．５マイクロメートルまでの範囲など、例えば、０．２マイクロメートルより大きい厚さを有することができる。パッシベーション層１６２は、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4）、オキシ窒化ケイ素、オキシ炭化ケイ素、リン珪酸ガラス（ＰＳＧ）、窒化ケイ素炭素、または前記の材料の複合層から作ることができる。例えば、パッシベーション層１６２は、２つの無機層を備えることができ、この２つの無機層は、例えば０．３から１．５マイクロメートルまでの範囲の好適な厚さを有する、酸化ケイ素またはオキシ炭化ケイ素などの酸化物層および例えば０．３から１．５マイクロメートルまでの範囲の好適な厚さを有する、窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素などの窒化物層であるものとしてよい。
【０３５６】
ハンダ接合部７２０と結合した後の金属ピラーまたはバンプ７１０は、１０から１００マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、１０マイクロメートルより大きい、厚さ、例えば、または高さ、および１０から１００マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい好適な幅もしくは直径を有することができる。金属ピラーまたはバンプ７１０の近接する、または隣接する対の間のピッチは、８０から１５０マイクロメートルまでの範囲、または１５０から３００マイクロメートルまでの範囲など、８０マイクロメートルより大きいか、または５から５０マイクロメートルまでの範囲、もしくは５０から８０マイクロメートルまでの範囲など、８０マイクロメートルより小さい値になるように、望み通りに選択することができる。
【０３５７】
金属トレースまたはパッド１６３の、開口部１６２ａによって露出されている、ハンダ接合部７２０と接点との間の金属ピラーもしくはバンプ７１０は、金属トレースまたはパッド１６３の、開口部１６２ａによって露出されている接点の下にあり、またパッシベーション層１６２の下にある接着層７１１、接着層７１１の下にあるシード層７１２、およびシード層７１２の下にあり、ハンダ接合部７２０の上にある金属層７１３からなる。金属層７１３は、シード層７１２および接着層７１１を通して金属トレースまたはパッド１６３の、パッシベーション層１６２内の開口部１６２ａによって露出されている、接点に、またハンダ接合部７２０を通してバリア／濡れ層７４の、ポリマー層９８内の開口部９８ａによって露出されている、接点に接続されうる。
【０３５８】
接着層７１１は、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有することができる。シード層７１２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有することができる。接着層７１１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層７１２の材料として、銅、銀、金、ニッケル、またはチタン銅合金が挙げられる。
【０３５９】
例えば、接着層７１１が、金属トレースまたはパッド１６３の、開口部１６２ａによって露出されている、接点の下にある、またパッシベーション層１６２の下にある、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層である場合、シード層７１２は、チタン含有層の下にある、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、またはニッケル層とすることができる。
【０３６０】
あるいは、接着層７１１が、金属トレースまたはパッド１６３の、開口部１６２ａによって露出されている、接点の下にある、またパッシベーション層１６２の下にある、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層である場合、シード層７１２は、タンタル含有層の下にある、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、またはニッケル層とすることができる。
【０３６１】
あるいは、接着層７１１が、金属トレースまたはパッド１６３の、開口部１６２ａによって露出されている、接点の下にある、またパッシベーション層１６２の下にある、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層である場合、シード層７１２は、クロム含有層の下にある、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、またはニッケル層とすることができる。
【０３６２】
あるいは、接着層７１１が、金属トレースまたはパッド１６３の、開口部１６２ａによって露出されている、接点の下にある、またパッシベーション層１６２の下にある、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層である場合、シード層７１２は、ニッケル含有層の下にある、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、金層、またはニッケル層とすることができる。
【０３６３】
金属層７１３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さを有するものとしてよい。金属層７１３の側壁は、接着層７１１およびシード層７１２によって覆われていない。金属層７１３は、銅、銀、金、パラジウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０３６４】
例えば、金属層７１３は、シード層７１２、好ましくは前記の銅もしくはチタン銅合金シード層７１２の下にある、またハンダ接合部７２０の上にある、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する銅単層とすることができる。
【０３６５】
あるいは、金属層７１３は、シード層７１２、好ましくは前記の銀シード層７１２の下にある、またハンダ接合部７２０の上にある、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する銀単層とすることができる。
【０３６６】
あるいは、金属層７１３は、シード層７１２、好ましくは前記の金シード層７１２の下にある、またハンダ接合部７２０の上にある、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金単層とすることができる。
【０３６７】
あるいは、金属層７１３は、シード層７１２、好ましくは前記の銅、ニッケル、もしくはチタン銅合金シード層７１２の下にある、またハンダ接合部７２０の上にある、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有するニッケル単層とすることができる。
【０３６８】
あるいは、金属層７１３は、シード層７１２、好ましくは前記の銅またはチタン銅合金シード層７１２の下にある、５から５０マイクロメートルまでの範囲、好ましくは１０から３５マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する電気メッキされた銅層、電気メッキされた銅層の下にある、例えば０．５から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有するニッケル含有層、およびニッケル含有層の下にあり、ハンダ接合部７２０の上にある、例えば０．０５から２マイクロメートルまでの範囲、好ましくは０．５から１マイクロメートルまでの範囲の厚さを有する金含有層からなるものとすることができる。
【０３６９】
チップ１６０は、チッププロービングテスト（ＣＰテスト）、ビルトインセルフテスト、または外部信号接続に使われる入出力（Ｉ／Ｏ）回路を備えることができる。入出力（Ｉ／Ｏ）回路のそれぞれは、ドライバ、レシーバ、および／または静電放電（ＥＳＤ）回路を備えることができる。これらの入出力（Ｉ／Ｏ）回路のうちの１つのＩ／Ｏ回路は、１５ｐＦ（ピコファラッド）から５０ｐＦまでの範囲の全装荷（total loading）（全静電容量）を有する。チップ１６０は、システムインパッケージまたはマルチチップモジュールのテスト時間を短縮するためにビルトインセルフテスト（ＢＩＳＴ）回路を有することができる。
【０３７０】
金属ピラーまたはバンプ７１０と結合した後のハンダ接合部７２０は、５から５０マイクロメートルまでの範囲、好ましくは１０から３０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有するものとしてよく、ビスマス、インジウム、スズ鉛合金、スズ金、スズ銀合金、またはスズ銀銅合金を含むものとしてよい。
【０３７１】
図７２を参照すると、図７１に例示されているステップの後、図４０〜５２に例示されているステップを実行して、システムインパッケージまたはマルチチップモジュールを構成することができ、ハンダバンプもしくはボール２９ａを使用して、システムインパッケージまたはマルチチップモジュールをマザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができることがわかる。
【０３７２】
あるいは、図７３を参照すると、図７１に例示されているステップの後、図４０〜４９、５３、および５４に例示されているステップを実行して、システムインパッケージまたはマルチチップモジュールを構成することができ、金属ピラーもしくはバンプ３９を使用して、システムインパッケージまたはマルチチップモジュールをマザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができることがわかる。
【０３７３】
図７２または７３に例示されているシステムインパッケージまたはマルチチップモジュールに関して、パターン形成金属層７の上面斜視図が図３７から参照することができ、パターン形成金属層７は、図３７に示されているように、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、および信号相互接続部、トレース、もしくは線７ｓを備えることができる。図７２または７３に例示されているシステムインパッケージまたはマルチチップモジュールの上面５４ａ、６４ａ、および８７ａを含む研削または研磨された表面を覆うパターン形成金属層７の全面積の、研削または研磨された表面の全面積に対する被覆率は、５０％から９５％までの範囲、好ましくは６０％から９０％までの範囲である。
【０３７４】
図７２または７３に例示されているシステムインパッケージもしくはマルチチップモジュールのチップ１６０は、順にいくつかの金属ピラーもしくはバンプ７１０のうちの１つの金属ピラーもしくはバンプ、いくつかのハンダ接合部７２０のうちの１つのハンダ接合部、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ６４のうちの１つまたは複数の金属ピラーもしくはバンプ、およびパターン形成金属層６を通して、いくつかのチップ１４０のうちの１つまたは複数のチップ内のいくつかの金属トレースまたはパッド６６のうちの１つまたは複数の金属トレースまたはパッドに接続されたいくつかの金属トレースまたはパッド１６３のうちの１つの金属トレースまたはパッドを有することができる。
【０３７５】
図７２または７３に例示されているシステムインパッケージもしくはマルチチップモジュールのチップ１６０は、順にいくつかの金属ピラーもしくはバンプ７１０のうちの１つの金属ピラーもしくはバンプ、いくつかのハンダ接合部７２０のうちの１つのハンダ接合部、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ５４のうちの１つまたは複数の金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ４４のうちの１つまたは複数の金属ピラーもしくはバンプ、およびパターン形成金属層４を通して、いくつかのチップ１３０のうちの１つまたは複数のチップ内のいくつかの金属トレースまたはパッド４６のうちの１つまたは複数の金属トレースまたはパッドに接続されたいくつかの金属トレースまたはパッド１６３のうちの別の１つの金属トレースまたはパッドを有することができる。
【０３７６】
図７２または７３に例示されているシステムインパッケージもしくはマルチチップモジュールのチップ１６０は、順にいくつかの金属ピラーもしくはバンプ７１０のうちの１つの金属ピラーもしくはバンプ、いくつかのハンダ接合部７２０のうちの１つのハンダ接合部、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、または信号相互接続部、トレース、もしくは線７ｓなどのパターン形成金属層７、いくつかの金属ピラーもしくはバンプ５４のうちの１つまたは複数の金属ピラーもしくはバンプ、パターン形成金属層５、いくつかの金属ピラーもしくはバンプ３４のうちの１つまたは複数の金属ピラーもしくはバンプ、パターン形成金属層３、いくつかの金属ピラーもしくはバンプ２４のうちの１つまたは複数の金属ピラーもしくはバンプ、およびパターン形成金属層２を通して、いくつかのチップ１２０のうちの１つまたは複数のチップ（これらのうちの１つが図７２または７３に示されている）内のいくつかの金属トレースまたはパッド２６のうちの１つまたは複数の金属トレースまたはパッドに接続されたいくつかの金属トレースまたはパッド１６３のうちの別の１つの金属トレースまたはパッドを有することができる。
【０３７７】
図７２または７３に示されているチップ１２０、１３０、１４０、および１６０のうちの１つのチップは、チップ１２０、１３０、１４０、および１６０のうちの他の１つのチップに対して、例えば、１２８以上、５１２以上、３２から２０４８までの範囲、１２８から２０４８までの範囲、２５６から１０２４までの範囲、または５１２から１０２４までの範囲のデータビット幅を有する、チップ内信号接続に使用される小さな入出力（Ｉ／Ｏ）回路を備えることができる。小さなＩ／Ｏ回路のそれぞれは、小さなドライバおよび小さな静電放電（ＥＳＤ）回路からなるか、または静電放電（ＥＳＤ）回路を備えないか、または小さなレシーバおよび小さなＥＳＤ回路からなるか、またはＥＳＤ回路を備えないものとすることができる。例示的な実施形態では、これらの小さなＩ／Ｏ回路のうちの１つのＩ／Ｏ回路は、０．１ｐＦから１０ｐＦまでの範囲、好ましくは０．１ｐＦから２ｐＦまでの範囲の全装荷（全静電容量）を有するものとしてよい。例示的な実施形態では、小さなドライバは、０．０１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから５ｐＦまでの範囲、０．１ｐＦから２ｐＦまでの範囲、０．１ｐＦから１ｐＦまでの範囲、または０．０１ｐＦから１ｐＦまでの範囲の出力静電容量（装荷）を有するものとしてよい。例示的な実施形態では、小さなレシーバは、０．０１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから５ｐＦまでの範囲、０．１ｐＦから２ｐＦまでの範囲、０．１ｐＦから１ｐＦまでの範囲、または０．０１ｐＦから１ｐＦまでの範囲の入力静電容量（装荷（loading））を有するものとしてよい。
【０３７８】
図７４は、以下のステップによって形成されうる、本開示の一実施形態によるモジュールを示している。図１〜３８に例示されているステップの後、シンギュレーションプロセスを実行して、基板１１０、充填層もしくは封止層８５、８６、および８７、ならびにポリマー層９８を切断し、システムインパッケージもしくはマルチチップモジュールを構成することができる。次に、システムインパッケージもしくはマルチチップモジュールを、粘着材料８２０によってボールグリッドアレイ（ＢＧＡ）基板８１０の上部側に付着させる。次に、ワイヤボンディング接合プロセスを使用して、それぞれのワイヤボンディング接合ワイヤ８３０の一端を、システムインパッケージもしくはマルチチップモジュールの金属層７３の、ポリマー層９８内の開口部９８ａによって露出されている、いくつかの接点のうちの１つにボールボンディングで結合することができ、それぞれのワイヤボンディング接合ワイヤ８３０の他端をウェッジボンディングでボールグリッドアレイ（ＢＧＡ）基板８１０の上部側のいくつかの接点のうちの１つの接点に結合することができる。次に、エポキシおよび炭素充填剤を含む成形コンパウンド８５０を、ボールグリッドアレイ（ＢＧＡ）基板８１０の上部側上に、またシステムインパッケージもしくはマルチチップモジュール上に、またワイヤボンディング接合ワイヤ８３０上に形成し、システムインパッケージもしくはマルチチップモジュールおよびワイヤボンディング接合ワイヤ８３０を封入する。次に、２５０から１０００マイクロメートルまでの範囲の直径を有する複数のハンダボール８４０を、ボールグリッドアレイ（ＢＧＡ）基板８１０の底部側面上に形成する。次に、シンギュレーションプロセスを実行して、ボールグリッドアレイ（ＢＧＡ）基板８１０および成形コンパウンド８５０を切断し、図７４に示されているモジュールを構成することができる。ハンダボール８４０を使用して、図７４に示されているモジュールをマザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０３７９】
ボールグリッドアレイ（ＢＧＡ）基板８１０は、ビスマレイミドトリアジン（ＢＴ：bismaleimide triazine）、グラスファイバー、またはセラミックを含みうる。粘着材料８２０は、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、シロキサン、またはＳＵ−８とすることができ、３から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲など、例えば、３マイクロメートルより大きい厚さを有することができる。システムインパッケージもしくはマルチチップモジュールの金属層７３の、ポリマー層９８内の開口部９８ａによって露出されている接点を、ワイヤボンディング接合ワイヤ８３０を通してボールグリッドアレイ（ＢＧＡ）基板８１０の上部側の接点に接続することができる。ワイヤボンディング接合ワイヤ８３０は、それぞれ５から５０マイクロメートルまでの範囲、好ましくは１０から３５マイクロメートルまでの範囲の直径を有する金線、銅線、またはアルミニウム線とすることができる。ハンダボール８４０は、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金を含むものとしてよい。
【０３８０】
図７５は、図７４に例示されているモジュールのパターン形成金属層７の概略上面斜視図である。図７４および７５を参照すると、パターン形成金属層７は、前記のクロック相互接続部、バス、もしくはトレース７ｃ、前記のグランドプレーン、バス、もしくはトレース７ｇ、前記の電源プレーン、バス、もしくはトレース７ｐ、および前記の信号相互接続部、トレース、もしくは線７ｓを備えうることがわかる。ワイヤボンディング接合ワイヤ８３０は、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、および信号相互接続部、トレース、もしくは線７ｓと結合することができる。図７４および７５に関するさらに詳細な説明については、図３６および３７の図解を参照されたい。
【０３８１】
図７６〜８４は、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図７６を参照すると、図１〜３８に例示されているステップが実行された後、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層５３１を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上に形成することができることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層５３２を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層５３１上に形成することができる。次に、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによって、フォトレジスト層１０３をシード層５３２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層１０３のパターン形成を行い、シード層５３２を露出する複数の開口部１０３ａをフォトレジスト層１０３内に形成する。
【０３８２】
接着層５３１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層５３２の材料として、銅、銀、金、またはチタン銅合金が挙げられる。
【０３８３】
例えば、接着層５３１が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上にスパッタリングすることによって形成される場合、シード層５３２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、チタン含有層上にスパッタリングすることによって形成されうる。
【０３８４】
あるいは、接着層５３１が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上にスパッタリングすることによって形成される場合、シード層５３２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、タンタル含有層上にスパッタリングすることによって形成されうる。
【０３８５】
あるいは、接着層５３１が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層を、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上にスパッタリングすることによって形成される場合、シード層５３２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、クロム含有層上にスパッタリングすることによって形成されうる。
【０３８６】
あるいは、接着層５３１が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層を、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上にスパッタリングすることによって形成される場合、シード層５３２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、ニッケル含有層上にスパッタリングすることによって形成されうる。
【０３８７】
図７７を参照すると、図７６に例示されているステップの後に、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層５３３、導電層が、電気メッキプロセスを含むプロセスを使用することによって、開口部１０３ａによって露出されているシード層５３２上に、また開口部１０３ａ内に、形成されうることがわかる。金属層５３３は、銅、銀、金、パラジウム、白金、ロジウム、ルテニウム、レニウム、もしくはニッケルの単層、または前記の金属から作られた複合層とすることができる。
【０３８８】
例えば、金属層５３３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部１０３ａ内に、また開口部１０３ａによって露出されている、シード層５３２、好ましくは前記の銅もしくはチタン銅合金シード層５３２上に電気メッキすることによって形成された金属単層とすることができる。
【０３８９】
あるいは、金属層５３３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、金層を開口部１０３ａ内に、また開口部１０３ａによって露出されている、シード層５３２、好ましくは前記の金シード層５３２上に電気メッキすることによって形成された金属単層とすることができる。
【０３９０】
図７８を参照すると、金属層５３３を形成した後、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層１０３が除去されることがわかる。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５３３の下にないシード層５３２が除去される。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５３３の下にない接着層５３１が除去される。
【０３９１】
したがって、接着層５３１、シード層５３２、ならびに金属層５３３は、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上に形成されたパターン形成金属層５３０を構成する。パターン形成金属層５３０は、ポリマー層９８内の開口部９８ａを通してパターン形成金属層７に接続されうる。パターン形成金属層５３０は、パターン形成金属層７に接続する、信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、もしくはグランドトレースなどの金属ブレーン、バス、もしくはトレースを備えることができる。
【０３９２】
次に、図７９を参照すると、ポリマー層５４０をパターン形成金属層５３０の金属層５３３上に、またポリマー層９８上に形成することができ、ポリマー層５４０内の複数の開口部６４０ａが、パターン形成金属層５３０の金属層５３３の複数の接点の上にあり、それらを露出することがわかる。ポリマー層５４０は、ポリイミド層、ポリベンゾオキサゾール（ＰＢＯ）層、ベンゾシクロブタン（ＢＣＢ）層、エポキシ層、ポリフェニレンオキシド（ＰＰＯ）層、シロキサン層、またはＳＵ−８層とすることができ、５から５０マイクロメートルまでの範囲、好ましくは５から１５マイクロメートルまでの範囲、または５から１０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有することができる。
【０３９３】
次に、図８０を参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する接着層１８を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、金属層５３３の、開口部５４０ａによって露出されている、接点上に、またポリマー層５４０上に形成することができることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するシード層１９を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセス、または無電解メッキプロセスを使用することによって、接着層１８上に形成することができる。次に、スピンオンコーティングプロセスまたはラミネート加工プロセスを使用することによって、フォトレジスト層８９をシード層１９上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層８９のパターン形成を行い、シード層１９を露出する複数の開口部８９ｂをフォトレジスト層８９内に形成する。
【０３９４】
接着層１８の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層１９の材料として、銅、銀、金、またはチタン銅合金が挙げられる。
【０３９５】
例えば、接着層１８が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層を、金属層５３３の、開口部５４０ａによって露出されている、接点上に、またポリマー層５４０上にスパッタリングすることによって形成される場合、シード層１９は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、チタン含有層上にスパッタリングすることによって形成されうる。
【０３９６】
あるいは、接着層１８が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層を、金属層５３３の、開口部５４０ａによって露出されている、接点上に、またポリマー層５４０上にスパッタリングすることによって形成される場合、シード層１９は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、タンタル含有層上にスパッタリングすることによって形成されうる。
【０３９７】
あるいは、接着層１８が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、クロムの単層などのクロム含有層を、金属層５３３の、開口部５４０ａによって露出されている、接点上に、またポリマー層５４０上にスパッタリングすることによって形成される場合、シード層１９は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、クロム含有層上にスパッタリングすることによって形成されうる。
【０３９８】
あるいは、接着層１８が、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層を、金属層５３３の、開口部５４０ａによって露出されている、接点上に、またポリマー層５４０上にスパッタリングすることによって形成される場合、シード層１９は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、ニッケル含有層上にスパッタリングすることによって形成されうる。
【０３９９】
次に、図８１を参照すると、２から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する金属層２７、導電層を、電気メッキプロセスを使用することによって、開口部８９ｂによって露出されているシード層１９上に、また開口部８９ｂ内に、形成することができることがわかる。次に、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する金属層２８、バリア層を、電気メッキまたは無電解メッキプロセスを使用することによって、開口部８９ｂ内に、また開口部８９ｂ内の金属層２７上に形成することができる。次に、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい厚さを有するハンダ層２９を、電気メッキまたは無電解メッキプロセスを使用することによって、開口部８９ｂ内に、また開口部８９ｂ内の金属層２８上に形成することができる。
【０４００】
金属層２７は、銅、銀、または金を含むことができる。例えば、金属層２７は、２から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層を開口部８９ｂ内に、また開口部８９ｂによって露出されている、シード層１９、好ましくは前記の銅もしくはチタン銅合金シード層１９上に電気メッキすることによって形成された金属単層とすることができる。
【０４０１】
金属層２８は、ニッケル、ニッケルバナジウム、または金を含むことができる。例えば、金属層２８は、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さになるように、ニッケル層またはニッケルバナジウム層を、開口部８９ｂ内に、また開口部８９ｂ内の、金属層２７、好ましくは前記の電気メッキされた銅層２７上に電気メッキするか、または無電解メッキすることによって形成された金属単層とすることができる。あるいは、金属層２８は、例えば、０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さになるように、ニッケル層を、開口部８９ｂ内に、また開口部８９ｂ内の、金属層２７、好ましくは前記の電気メッキされた銅層２７上に電気メッキするか、または無電解メッキし、次いで、例えば、０．００５から１マイクロメートルまでの範囲、好ましくは０．０５から０．１マイクロメートルまでの範囲の厚さになるように、金層を開口部８９ｂ内に、また開口部８９ｂ内の電気メッキされた、または無電解メッキされたニッケル層上に電気メッキするか、または無電解メッキすることによって形成された二重金属層からなるものとしてよい。
【０４０２】
ハンダ層２９は、ビスマス、インジウム、スズ、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金を含むものとしてよい。例えば、ハンダ層２９は、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、例えば５マイクロメートルより大きい厚さになるように、ビスマス含有層、インジウム含有層、またはスズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金のスズ含有層を開口部８９ｂ内に、また開口部８９ｂ内の金属層２８、好ましくは前記の電気メッキされるか、または無電解メッキされたニッケルもしくは金層２８上に電気メッキすることによって形成された金属単層とすることができる。
【０４０３】
図８２を参照すると、図８１に例示されているハンダ層２９を形成した後に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層８９が除去されることがわかる。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層２７の下にないシード層１９が除去される。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層２７の下にない接着層１８が除去される。
【０４０４】
したがって、接着層１８、シード層１９、ならびに金属層２７および２８は、金属層５３３の、開口部５４０ａによって露出されている、接点上に、またポリマー層５４０上に形成されたアンダーバンプメタラジー（ＵＢＭ）層を構成し、ハンダ層２９が、アンダーバンプメタラジー（ＵＢＭ）層の金属層２８、好ましくは前記の電気メッキされるか、または無電解メッキされたニッケルもしくは金層２８上に形成される。
【０４０５】
図８３を参照すると、図８２に例示されているステップが実行された後、リフロープロセスを使用することによって、ハンダ層２９がリフローされ、アンダーバンプメタラジー（ＵＢＭ）層の金属層２８、好ましくは前記の電気メッキされるか、または無電解メッキされたニッケルもしくは金層２８上に複数の固体ハンダバンプまたはボール２９ａを形成することがわかる。次に、１０から１００マイクロメートルまでの範囲、好ましくは２０から５０マイクロメートルまでの範囲など、例えば、５マイクロメートルより大きい厚さを有する保護層１０７を基板１１０の底部側上に適宜形成することができる。次に、シンギュレーションプロセスを実行して、基板１１０、充填層もしくは封止層８５、８６、および８７、ならびにポリマー層９８および５４０を切断し、図８３に示されている複数のシステムインパッケージもしくはマルチチップモジュールを切断分離することができる。図８３に示されているシステムインパッケージまたはマルチチップモジュールは、ハンダバンプもしくはボール２９ａを使用して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０４０６】
保護層１０７は、ポリイミド層、ポリベンゾオキサゾール（ＰＢＯ）層、ベンゾシクロブタン（ＢＣＢ）層、エポキシ層、ポリフェニレンオキシド（ＰＰＯ）層、シロキサン層、またはＳＵ−８層などのポリマー層とすることができる。
【０４０７】
あるいは、図８４を参照すると、図８２に例示されているステップが実行された後、リフロープロセスを使用することによって、ハンダ層２９がリフローされ、アンダーバンプメタラジー（ＵＢＭ）層の金属層２８、好ましくは前記の電気メッキされるか、または無電解メッキされたニッケルもしくは金層２８上に複数の固体ハンダバンプまたはボール２９ａを形成することができることがわかる。次に、図４０〜４８に例示されているステップを実行することができる。次に、コンデンサ、インダクタ、または抵抗器などの複数のディスクリート（予め形成された）受動コンポーネント９１０を、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金を含む複数のハンダ接合部９１５を通して、金属層９ｃの、ポリマー層９９内の開口部９９ａによって露出されている、接点上に実装する。次に、シンギュレーションプロセスを実行して、基板１１０、充填層もしくは封止層８５、８６、および８７、ならびにポリマー層９８および５４０を切断し、図８４に示されている複数のシステムインパッケージもしくはマルチチップモジュールを切断分離することができる。図８４に示されているシステムインパッケージまたはマルチチップモジュールは、ハンダバンプもしくはボール２９ａを使用して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０４０８】
図８３または８４に示されているシステムインパッケージもしくはマルチチップモジュールのパターン形成金属層１は、複数のクロック相互接続部、バス、またはトレース、複数のグランドプレーン、バス、またはトレース、複数の電源プレーン、バス、またはトレース、および複数の信号相互接続部またはトレースを備えることができる。
【０４０９】
例えば、図８４に示されているいくつかのディスクリート受動コンポーネント９１０のうちの１つのディスクリート受動コンポーネントは、順にいくつかのハンダ接合部９１５のうちの１つのハンダ接合部、パターン形成金属層９、およびいくつかのスルーホール接続部１７のうちの１つのスルーホール接続部を通してパターン形成金属層１によって構成されるいくつかの信号相互接続部またはトレースのうちの１つの信号相互接続部またはトレースに接続された第１の端子ならびに順にいくつかのハンダ接合部９１５のうちの別の１つのハンダ接合部、パターン形成金属層９、およびいくつかのスルーホール接続部１７のうちの別の１つのスルーホール接続部を通してパターン形成金属層１によって構成されるいくつかの信号相互接続部またはトレースのうちの別の１つの信号相互接続部またはトレースに接続された第２の端子を有するものとしてよい。
【０４１０】
あるいは、図８４に示されているいくつかのディスクリート受動コンポーネント９１０のうちの１つのディスクリート受動コンポーネントは、順にいくつかのハンダ接合部９１５のうちの１つのハンダ接合部、パターン形成金属層９、およびいくつかのスルーホール接続部１７のうちの１つのスルーホール接続部を通してパターン形成金属層１によって構成されるいくつかの信号相互接続部またはトレースのうちの１つの信号相互接続部またはトレースに接続された第１の端子ならびに順にいくつかのハンダ接合部９１５のうちの別の１つのハンダ接合部、パターン形成金属層９、およびいくつかのスルーホール接続部１７のうちの別の１つのスルーホール接続部を通してパターン形成金属層１によって構成されるいくつかのグランドプレーン、バス、またはトレースのうちの１つのグランドプレーン、バス、またはトレースに接続された第２の端子を有するものとしてよい。
【０４１１】
あるいは、図８４に示されているいくつかのディスクリート受動コンポーネント９１０のうちの１つのディスクリート受動コンポーネントは、順にいくつかのハンダ接合部９１５のうちの１つのハンダ接合部、パターン形成金属層９、およびいくつかのスルーホール接続部１７のうちの１つのスルーホール接続部を通してパターン形成金属層１によって構成されるいくつかの電源プレーン、バス、またはトレースのうちの１つの電源プレーン、バス、またはトレースに接続された第１の端子ならびに順にいくつかのハンダ接合部９１５のうちの別の１つのハンダ接合部、パターン形成金属層９、およびいくつかのスルーホール接続部１７のうちの別の１つのスルーホール接続部を通してパターン形成金属層１によって構成されるいくつかのグランドプレーン、バス、またはトレースのうちの別の１つのグランドプレーン、バス、またはトレースに接続された第２の端子を有するものとしてよい。
【０４１２】
図８３または８４に例示されているシステムインパッケージまたはマルチチップモジュールに関して、パターン形成金属層７の上面斜視図は図３７から参照することができ、パターン形成金属層７は、図３７に示されているように、クロック相互接続部、バス、もしくはトレース７ｃ、グランドプレーン、バス、もしくはトレース７ｇ、電源プレーン、バス、もしくはトレース７ｐ、および信号相互接続部、トレース、もしくは線７ｓを備えることができる。例えば、図８３または８４に示されているいくつかのハンダバンプもしくはボール２９ａのうちの１つのハンダバンプもしくはボールは、アンダーバンプメタラジー（ＵＢＭ）層およびパターン形成金属層５３０を通して、クロック相互接続部、バス、もしくはトレース７ｃに、またはグランドプレーン、バス、もしくはトレース７ｇに、いくつかの電源プレーン、バス、もしくはトレース７ｐのうちの１つの電源プレーン、バス、もしくはトレースに、またはいくつかの信号相互接続部、トレース、もしくは線７ｓのうちの１つの信号相互接続部、トレース、もしくは線に接続することができる。
【０４１３】
図８３または８４に示されているハンダバンプまたはボール２９ａは、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、５マイクロメートルよりも大きいバンプ高さ、および例えば２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の好適な幅もしくは直径を有する。図８３または８４に示されているハンダバンプもしくはボール２９ａは、ビスマス含有バンプもしくはボール、インジウム含有バンプもしくはボール、またはスズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金のスズ含有バンプもしくはボールとすることができる。
【０４１４】
図５２、５４、５５、６６、６７、７４、８３、８４、または１０４に示されているチップ１２０、１３０、および１４０のうちの１つのチップは、チップ１２０、１３０、および１４０のうちの他の１つのチップに対して、例えば、１２８以上、５１２以上、３２から２０４８までの範囲、１２８から２０４８までの範囲、２５６から１０２４までの範囲、または５１２から１０２４までの範囲のデータビット幅を有する、チップ内信号接続に使用される小さな入出力（Ｉ／Ｏ）回路を備えることができる。小さなＩ／Ｏ回路のそれぞれは、小さなドライバおよび小さな静電放電（ＥＳＤ）回路からなるか、または静電放電（ＥＳＤ）回路を備えないか、または小さなレシーバおよび小さなＥＳＤ回路からなるか、またはＥＳＤ回路を備えないものとすることができる。ある種の用途では、これらの小さなＩ／Ｏ回路のうちの１つのＩ／Ｏ回路は、０．１ｐＦから１０ｐＦまでの範囲、好ましくは０．１ｐＦから２ｐＦまでの範囲の全装荷（全静電容量）を有するものとしてよい。いくつかの場合において、小さなドライバは、０．０１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから５ｐＦまでの範囲、０．１ｐＦから２ｐＦまでの範囲、０．１ｐＦから１ｐＦまでの範囲、または０．０１ｐＦから１ｐＦまでの範囲の出力静電容量（装荷）を有するものとしてよい。例示的な実施形態では、小さなレシーバは、０．０１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから５ｐＦまでの範囲、０．１ｐＦから２ｐＦまでの範囲、０．１ｐＦから１ｐＦまでの範囲、または０．０１ｐＦから１ｐＦまでの範囲の入力静電容量（装荷）を有するものとしてよい。
【０４１５】
図８５は、本開示の第３の例示的な実施形態による電子デバイスを示している。電子デバイスは、回路基板９９９およびシステムインパッケージまたはマルチチップモジュール７７７を備えることができる。回路基板９９９は、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板であってよい。システムインパッケージまたはマルチチップモジュール７７７は、支持基板８１１、粘着材料７９によって支持基板８１１に取り付けられている前記のチップ１４０、支持基板８１１上の、またチップ１４０上の前記の充填層もしくは封止層８７、チップ１４０の上の、また充填層もしくは封止層８７の上の複数の前記のポリマー層９８、チップ１４０の上の、また充填層もしくは封止層８７の上の、またポリマー層９８内の複数の前記のパターン形成層７、および一番上のポリマー層９８上の、また一番上のポリマー層９８内の複数の開口部９８ａによって露出されている一番上のパターン形成金属層７上の複数の金属バンプ６４０を備えることができる。あるいは、支持基板８１１を取り除くことができる、つまり、システムインパッケージもしくはマルチチップモジュール７７７は、チップ１４０の下の支持基板８１１および充填層もしくは封止層８７を備えていなくてもよい。
【０４１６】
システムインパッケージまたはマルチチップモジュール７７７は、複数のハンダバンプ６５０を通して回路基板９９９に接続することができる。ハンダバンプ６５０は、回路基板９９９の複数の接点２０１とシステムインパッケージもしくはマルチチップモジュール７７７の金属バンプ６４０との間にある。ハンダバンプ６５０をシステムインパッケージもしくはマルチチップモジュール７７７の金属バンプ６４０上に形成することができ、次いで、システムインパッケージもしくはマルチチップモジュール７７７のハンダバンプ６５０を、回路基板９９９の接点２０１と接合することができる。あるいは、ハンダバンプ６５０を、回路基板９９９の接点２０１上に形成することができ、次いで、システムインパッケージもしくはマルチチップモジュール７７７の金属バンプ６４０を、回路基板９９９のハンダバンプ６５０と接合することができる。
【０４１７】
ハンダバンプ６５０は、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、５マイクロメートルよりも大きいバンプ高さ、および例えば２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の好適な幅もしくは直径を有することができる。ハンダバンプ６５０は、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、もしくはスズ金合金、または他の好適な材料を含むことができる。
【０４１８】
システムインパッケージもしくはマルチチップモジュール７７７の支持基板８１１は、ビスマレイミドトリアジン（ＢＴ）、ファイバグラス、セラミック、ガラス、シリコン、銅、またはアルミニウムを含みうる。例えば、支持基板８１１は、プリント回路基板（ＰＣＢ）、シリコン基板、ガラス基板、セラミック基板、または金属基板であってよい。
【０４１９】
粘着材料７９は、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、シロキサン、またはＳＵ−８とすることができ、３から１００マイクロメートルまでの範囲、好ましくは５から５０マイクロメートルまでの範囲、または１０から３０マイクロメートルまでの範囲など、例えば、３マイクロメートルより大きい厚さを有することができる。
【０４２０】
システムインパッケージもしくはマルチチップモジュール７７７内のチップ１４０の金属ピラーまたはバンプ６４のそれぞれは、充填層または封止層８７によって覆われていない上面を有し、金属ピラーまたはバンプ６４の上面は、充填層もしくは封止層８７の上面と実質的に同一の平面上にあるものとすることができる。
【０４２１】
パターン形成金属層７のそれぞれは、前記の接着層７１、接着層７１上の前記のシード層７２、およびシード層７２上の前記の金属層７３からなるものとしてよい。一番下のパターン形成金属層７は、充填層もしくは封止層８７の上面上に、また金属ピラーもしくはバンプ６４の上面上に形成される。一番下のパターン形成金属層７の接着層７１は、充填層もしくは封止層８７の上面上に、また金属ピラーもしくはバンプ６４の上面上に形成される。一番下のポリマー層９８は、充填層もしくは封止層８７の上面上に、また一番下のパターン形成金属層７の金属層７３上に形成され、一番下のポリマー層９８内の複数の開口部９８ａが、一番下のパターン形成金属層７の金属層７３の複数の接点の上にあり、それらを露出する。中間のパターン形成金属層７は、一番下のポリマー層９８上に、また一番下のパターン形成金属層７の金属層７３の、一番下のポリマー層９８内の開口部９８ａによって露出されている、接点上に形成される。中間のパターン形成金属層７の接着層７１は、一番下のポリマー層９８上に、また一番下のパターン形成金属層７の金属層７３の、一番下のポリマー層９８内の開口部９８ａによって露出されている、接点上に形成される。中間のポリマー層９８は、一番下のポリマー層９８上に、また中間のパターン形成金属層７上に形成され、中間のポリマー層９８内の複数の開口部９８ａが、中間のパターン形成金属層７の金属層７３の複数の接点の上にあり、それらを露出する。一番上のパターン形成金属層７は、中間のポリマー層９８上に、また中間のパターン形成金属層７の金属層７３の、中間のポリマー層９８内の開口部９８ａによって露出されている、接点上に形成される。一番上のパターン形成金属層７の接着層７１は、中間のポリマー層９８上に、また中間のパターン形成金属層７の金属層７３の、中間のポリマー層９８内の開口部９８ａによって露出されている、接点上に形成される。一番上のポリマー層９８は、中間のポリマー層９８上に、また一番上のパターン形成金属層７の金属層７３上に形成され、一番上のポリマー層９８内の開口部９８ａが、一番上のパターン形成金属層７の金属層７３の複数の接点の上にあり、それらを露出する。図８５に示されているようなパターン形成金属層７を形成するプロセスは、図３３〜３６に例示されているようなパターン形成金属層７を形成するプロセスとして参照できる。
【０４２２】
金属バンプ６４０は、接着層６４１、シード層６４２、ならびに２つの金属層６４３および６４４からなるものとしてよい。１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有するものとしてよい、接着層６４１は、一番上のポリマー層９８上に、また一番上のパターン形成金属層７の金属層７３の、一番上のポリマー層９８内の開口部９８ａによって露出されている、接点上に形成される。１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有するものとしてよい、シード層６４２は、接着層６４１上に形成される。接着層６４１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、窒化タンタル、ニッケル、またはニッケルバナジウムが挙げられる。シード層６４２の材料として、銅、銀、金、またはチタン銅合金が挙げられる。例えば、接着層６４１が、一番上のポリマー層９８上の、また一番上のパターン形成金属層７の金属層７３の、一番上のポリマー層９８内の開口部９８ａによって露出されている、接点上の、１ナノメートルから０．５マイクロメートルまでの範囲など、例えば１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層である場合、シード層６４２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、例えば、１マイクロメートルより小さい厚さを有する銅層、銀層、チタン銅合金層、または金層を、チタン含有層上にスパッタリングすることによって形成されうる。
【０４２３】
金属層６４３は、シード層６４２上に形成され、２から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲など、例えば、１マイクロメートルより大きい厚さを有する。金属層６４３は、銅、銀、または金を含むことができる。例えば、金属層６４３は、２から１００マイクロメートルまでの範囲、好ましくは５から６０マイクロメートルまでの範囲、または１０から５０マイクロメートルまでの範囲など、例えば１マイクロメートルより大きい厚さになるように、銅層をシード層６４２、好ましくは前記の銅もしくはチタン銅合金シード層６４２上に電気メッキすることによって形成された金属単層とすることができる。
【０４２４】
バリア層またはハンダ濡れ層として使用される金属層６４４は、金属層６４３上に形成され、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する。金属層６４４は、ニッケル、ニッケルバナジウム、もしくは金の単層、または前記の金属から作られた複合層とすることができる。例えば、金属層６４４は、金属層６４３、好ましくは前記の電気メッキされた銅層６４３上の、またハンダバンプ６５０の下の、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する、ニッケルまたはニッケルバナジウムの単層などのニッケル含有層とすることができる。あるいは、金属層６４４は、金属層６４３、好ましくは前記の電気メッキされた銅層６４３上の、またハンダバンプ６５０の下の、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する、金の単層などの金含有層とすることができる。あるいは、金属層６４４は、金属層６４３、好ましくは前記の電気メッキされた銅層６４３上の、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する、ニッケル含有層、およびニッケル含有層上の、またハンダバンプ６５０の下の、例えば０．２から１０マイクロメートルまでの範囲、好ましくは１から５マイクロメートルまでの範囲の厚さを有する、金含有層を含んでいてもよい。
【０４２５】
図８５では、いくつかのチップ１４０ａの１つのチップなど、いくつかのチップ１４０のうちの１つのチップは、一番下のパターン形成金属層７によって構成される、電源プレーン、電源トレース、グランドプレーン、グランドトレース、または信号トレースなどの、金属相互接続部またはトレースを通して、いくつかのチップ１４０ｂのうちの１つのチップなど、いくつかのチップ１４０のうちの別１つのチップのいくつかの金属ピラーまたはバンプ６４のうちの１つの金属ピラーまたはバンプに接続されたいくつかの金属ピラーまたはバンプ６４のうちの１つの金属ピラーまたはバンプを有する。いくつかのチップ１４０ａの１つのチップは、一番下のパターン形成金属層７を通して、また中間のパターン形成金属層７によって構成される、電源プレーン、電源トレース、グランドプレーン、グランドトレース、または信号トレースなどの、金属相互接続部またはトレースを通して、いくつかのチップ１４０ｂのうちの１つのチップのいくつかの金属ピラーまたはバンプ６４のうちの別の１つの金属ピラーまたはバンプに接続されたいくつかの金属ピラーまたはバンプ６４のうちの別の１つの金属ピラーまたはバンプを有する。チップ１４０ａのそれぞれは、パターン形成された金属層７およびいくつかの金属バンプ６４０のうちの１つの金属バンプを通して、接続する金属ピラーまたはバンプ６４の真上にある、または真上にない、いくつかのハンダバンプ６５０のうちの１つのハンダバンプに接続されているいくつかの金属ピラーまたはバンプ６４のうちの別の１つの金属ピラーまたはバンプを有する。
【０４２６】
図８５に示されているいくつかのチップ１４０のうちの１つのチップは、いくつかのチップ１４０のうちの他の１つのチップに対して、例えば、１２８以上、５１２以上、３２から２０４８までの範囲、１２８から２０４８までの範囲、２５６から１０２４までの範囲、または５１２から１０２４までの範囲のデータビット幅を有する、チップ内信号接続に使用される小さな入出力（Ｉ／Ｏ）回路を備えることができる。小さなＩ／Ｏ回路のそれぞれは、小さなドライバおよび小さな静電放電（ＥＳＤ）回路からなるか、または静電放電（ＥＳＤ）回路を備えないか、または小さなレシーバおよび小さなＥＳＤ回路からなるか、またはＥＳＤ回路を備えないものとすることができる。例示的な実施形態において、これらの小さなＩ／Ｏ回路のうちの１つのＩ／Ｏ回路は、０．１ｐＦから１０ｐＦまでの範囲、好ましくは０．１ｐＦから２ｐＦまでの範囲の全装荷（全静電容量）を有するものとしてよい。例示的な実施形態において、小さなドライバは、０．０１ｐＦから１０ｐＦまでの範囲、０．１から１０ｐＦまでの範囲、０．１ｐＦから５ｐＦまでの範囲、０．１ｐＦから２ｐＦまでの範囲、０．１ｐＦから１ｐＦまでの範囲、または０．０１ｐＦから１ｐＦまでの範囲の出力静電容量（装荷）を有するものとしてよい。いくつかの用途に関して、小さなレシーバは、０．０１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから１０ｐＦまでの範囲、０．１ｐＦから５ｐＦまでの範囲、０．１ｐＦから２ｐＦまでの範囲、０．１ｐＦから１ｐＦまでの範囲、または０．０１ｐＦから１ｐＦまでの範囲の入力静電容量（装荷）を有するものとしてよい。
【０４２７】
図８６は、２つのチップ７００と８００との間のインターフェース回路を示す回路図の一例である。２つのチップ７００および８００は、図５２、５４、５５、６６、６７、７４、８３、８４、８５、または１０４に例示されている前記のチップ１２０、１３０、および１４０のうちの２つのチップとすることができる。あるいは、これら２つのチップ７００および８００は、図７２または７３に例示されている前記のチップ１２０、１３０、１４０、および１６０のうちの２つのチップとすることができる。あるいは、これら２つのチップ７００および８００は、図１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに例示されている後述のチップ１２０、１３０、および１４０のうちの２つのチップとすることができる。
【０４２８】
例えば、チップ７００は図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１２０のうちの１つのチップであるが、チップ８００は、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１３０および１４０のうちの１つとすることができる。あるいは、チップ７００は、図７２または７３に示されているチップ１２０、１３０、および１４０のうちの１つのチップであるが、チップ８００は、図７２または７３に示されているチップ１６０とすることができる。あるいは、チップ７００は図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１２０のうちの１つのチップであるが、チップ８００は、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１２０のうちの別の１つとすることができる。あるいは、チップ７００は図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１３０のうちの１つのチップであるが、チップ８００は、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１３０のうちの別の１つとすることができる。あるいは、チップ７００は図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、８５、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１４０のうちの１つのチップであるが、チップ８００は、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、８５、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１４０のうちの別の１つとすることができる。
【０４２９】
チップ７００または８００が、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップまたはダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップなどのメモリチップである場合、チップ７００または８００は、１０メガバイトから３２ギガバイトまでの範囲、好ましくは１００メガバイトから４ギガバイトまでの範囲など、１０メガバイト（ＭＢ）より大きい記憶容量を有するものとしてよい。
【０４３０】
図８６を参照すると、チップ７００は、２つのチップ間回路２００ａおよび２００ｂ、２つの内部回路２００ｃおよび２００ｄ、２つのオフチップ（off-chip）回路５７ａおよび５７ｂ、ならびに２つの試験インターフェース回路３３３ａおよび３３３ｂを備えうることがわかる。チップ８００は、２つのチップ間回路２００ｅおよび２００ｆ、２つの内部回路２００ｇおよび２００ｈ、２つのオフチップ回路５７ｃおよび５７ｄ、ならびに２つの試験インターフェース回路３３３ｃおよび３３３ｄを備えることができる。チップ７００は、複数の金属相互接続部３５０（これらのうちの２つが図示されている）を通してチップ８００に接続される。金属相互接続部３５０は、例えば、チップ７００がいくつかのチップ１２０のうちの１つのチップであり、チップ８００がいくつかのチップ１３０のうちの１つのチップである場合にパターン形成金属層２、３、４、および５ならびに金属ピラーまたはバンプ２４、３４、および４４を備えることができる。あるいは、金属相互接続部３５０は、チップ７００がいくつかのチップ１３０のうちの１つのチップであり、チップ８００がいくつかのチップ１４０のうちの１つのチップである場合にパターン形成金属層４、５、６、および７ならびに金属ピラーまたはバンプ４４、５４、および６４を備えることができる。あるいは、金属相互接続部３５０は、チップ７００がいくつかのチップ１２０のうちの１つのチップであり、チップ８００がいくつかのチップ１４０のうちの１つのチップである場合にパターン形成金属層２、３、５、６、および７ならびに金属ピラーまたはバンプ２４、３４、５４、および６４を備えることができる。あるいは、金属相互接続部３５０は、チップ７００および８００がいくつかのチップ１２０のうちの２つのチップである場合にパターン形成金属層２および３ならびに金属ピラーまたはバンプ２４を備えることができる。あるいは、金属相互接続部３５０は、チップ７００および８００がいくつかのチップ１３０のうちの２つのチップである場合にパターン形成金属層４および５ならびに金属ピラーまたはバンプ４４を備えることができる。あるいは、金属相互接続部３５０は、チップ７００および８００がいくつかのチップ１４０のうちの２つのチップである場合にパターン形成金属層６および７ならびに金属ピラーまたはバンプ６４を備えることができる。
【０４３１】
チップ７００のチップ間回路２００ａは、チップ間バッファ７０１ａおよびチップ間ＥＳＤ（静電放電）回路７０１ｂを備えることができる。チップ間バッファ７０１ａは、第１のノードＦＮ１および第２のノードＳＮ１を有し、チップ間ＥＳＤ回路７０１ｂは、第１のノードＦＮ１に接続されているノードＥｎを有する。チップ空間バッファ７０１ａは、ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂからなるインバータであるチップ間レシーバとすることができる。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのゲートは、チップ間バッファ７０１ａの第１のノードＦＮ１である入力ノードとして働く。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのドレインは、チップ間バッファ７０１ａの第２のノードＳＮ１である出力ノードとして働く。
【０４３２】
あるいは、チップ間バッファ７０１ａは、インバータの複数の段を備える多段カスケードチップ間レシーバとすることができる。例えば、図８７を参照すると、チップ間バッファ７０１ａは、２段カスケードチップ間レシーバであってよいことがわかる。２段カスケードチップ間レシーバの第１の段５８４ａは、ＮＭＯＳトランジスタ７５１ａとＰＭＯＳトランジスタ７５１ｂとからなるインバータであり、２段カスケードチップ間レシーバの第２の段５８４ｂ（最終段）は、ＮＭＯＳトランジスタ７５１ｃとＰＭＯＳトランジスタ７５１ｄとからなるインバータである。ＮＭＯＳトランジスタ７５１ｃのサイズは、ＮＭＯＳトランジスタ７５１ａのサイズよりも大きく、ＰＭＯＳトランジスタ７５１ｄのサイズは、ＰＭＯＳトランジスタ７５１ｂのサイズよりも大きい。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのゲートは、チップ間バッファ７０１ａの第１のノードＦＮ１である入力ノードとして働く。ＮＭＯＳトランジスタ７５１ｃおよびＰＭＯＳトランジスタ７５１ｄのドレインは、チップ間バッファ７０１ａの第２のノードＳＮ１である出力ノードとして働く。ＮＭＯＳトランジスタ７５１ａおよびＰＭＯＳトランジスタ７５１ｂのドレインは、ＮＭＯＳトランジスタ７５１ｃおよびＰＭＯＳトランジスタ７５１ｄのゲートに接続される。
【０４３３】
図８６を参照すると、チップ７００のチップ間回路２００ｂは、チップ間バッファ７０２ａおよびチップ間ＥＳＤ（静電放電）回路７０２ｂを備えることができることがわかる。チップ間バッファ７０２ａは、第１のノードＦＮ２および第２のノードＳＮ２を有し、チップ間ＥＳＤ回路７０２ｂは、第２のノードＳＮ２に接続されているノードＥｎを有する。チップ空間バッファ７０２ａは、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂからなるインバータであるチップ間ドライバとすることができる。ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのゲートは、チップ間バッファ７０２ａの第１のノードＦＮ２である入力ノードとして働く。ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、チップ間バッファ７０２ａの第２のノードＳＮ２である出力ノードとして働く。
【０４３４】
あるいは、チップ間バッファ７０２ａは、インバータの複数の段を備える多段カスケードチップ間ドライバとすることができる。例えば、図８８を参照すると、チップ間バッファ７０２ａは、２段カスケードチップ間ドライバであってよいことがわかる。２段カスケードチップ間ドライバの第１の段５８５ａは、ＮＭＯＳトランジスタ７５２ｃとＰＭＯＳトランジスタ７５２ｄとからなるインバータであり、２段カスケードチップ間ドライバの第２の段５８５ｂ（最終段）は、ＮＭＯＳトランジスタ７５２ａとＰＭＯＳトランジスタ７５２ｂとからなるインバータである。ＮＭＯＳトランジスタ７５２ａのサイズは、ＮＭＯＳトランジスタ７５２ｃのサイズよりも大きく、ＰＭＯＳトランジスタ７５２ｂのサイズは、ＰＭＯＳトランジスタ７５２ｄのサイズよりも大きい。ＮＭＯＳトランジスタ７５２ｃおよびＰＭＯＳトランジスタ７５２ｄのゲートは、チップ間バッファ７０２ａの第１のノードＦＮ２である入力ノードとして働く。ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、チップ間バッファ７０２ａの第２のノードＳＮ２である出力ノードとして働く。ＮＭＯＳトランジスタ７５２ｃおよびＰＭＯＳトランジスタ７５２ｄのドレインは、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのゲートに接続される。
【０４３５】
図８６を参照すると、チップ８００のチップ間回路２００ｅは、チップ間バッファ７０３ａおよびチップ間ＥＳＤ（静電放電）回路７０３ｂを備えることができることがわかる。チップ間バッファ７０３ａは、第１のノードＦＮ３および第２のノードＳＮ３を有し、チップ間ＥＳＤ回路７０３ｂは、第２のノードＳＮ３に接続されているノードＥｎを有する。チップ空間バッファ７０３ａは、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂからなるインバータであるチップ間ドライバとすることができる。ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのゲートは、チップ間バッファ７０３ａの第１のノードＦＮ３である入力ノードとして働く。ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、チップ間バッファ７０３ａの第２のノードＳＮ３である出力ノードとして働く。
【０４３６】
あるいは、チップ間バッファ７０３ａは、インバータの複数の段を備える多段カスケードチップ間ドライバとすることができる。例えば、図８９を参照すると、チップ間バッファ７０３ａは、２段カスケードチップ間ドライバであってよいことがわかる。２段カスケードチップ間ドライバの第１の段５８６ａは、ＮＭＯＳトランジスタ７５３ｃとＰＭＯＳトランジスタ７５３ｄとからなるインバータであり、２段カスケードチップ間ドライバの第２の段５８６ｂ（最終段）は、ＮＭＯＳトランジスタ７５３ａとＰＭＯＳトランジスタ７５３ｂとからなるインバータである。ＮＭＯＳトランジスタ７５３ａのサイズは、ＮＭＯＳトランジスタ７５３ｃのサイズよりも大きく、ＰＭＯＳトランジスタ７５３ｂのサイズは、ＰＭＯＳトランジスタ７５３ｄのサイズよりも大きい。ＮＭＯＳトランジスタ７５３ｃおよびＰＭＯＳトランジスタ７５３ｄのゲートは、チップ間バッファ７０３ａの第１のノードＦＮ３である入力ノードとして働く。ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、チップ間バッファ７０３ａの第２のノードＳＮ３である出力ノードとして働く。ＮＭＯＳトランジスタ７５３ｃおよびＰＭＯＳトランジスタ７５３ｄのドレインは、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのゲートに接続される。
【０４３７】
図８６を参照すると、チップ８００のチップ間回路２００ｆは、チップ間バッファ７０４ａおよびチップ間ＥＳＤ（静電放電）回路７０４ｂを備えることができることがわかる。チップ間バッファ７０４ａは、第１のノードＦＮ４および第２のノードＳＮ４を有し、チップ間ＥＳＤ回路７０４ｂは、第１のノードＦＮ４に接続されているノードＥｎを有する。チップ空間バッファ７０４ａは、ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂからなるインバータであるチップ間レシーバとすることができる。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのゲートは、チップ間バッファ７０４ａの第１のノードＦＮ４である入力ノードとして働く。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのドレインは、チップ間バッファ７０４ａの第２のノードＳＮ４である出力ノードとして働く。
【０４３８】
あるいは、チップ間バッファ７０４ａは、インバータの複数の段を備える多段カスケードチップ間レシーバとすることができる。例えば、図９０を参照すると、チップ間バッファ７０４ａは、２段カスケードチップ間レシーバであってよいことがわかる。２段カスケードチップ間レシーバの第１の段５８７ａは、ＮＭＯＳトランジスタ７５４ａとＰＭＯＳトランジスタ７５４ｂとからなるインバータであり、２段カスケードチップ間レシーバの第２の段５８７ｂ（最終段）は、ＮＭＯＳトランジスタ７５４ｃとＰＭＯＳトランジスタ７５４ｄとからなるインバータである。ＮＭＯＳトランジスタ７５４ｃのサイズは、ＮＭＯＳトランジスタ７５４ａのサイズよりも大きく、ＰＭＯＳトランジスタ７５４ｄのサイズは、ＰＭＯＳトランジスタ７５４ｂのサイズよりも大きい。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのゲートは、チップ間バッファ７０４ａの第１のノードＦＮ４である入力ノードとして働く。ＮＭＯＳトランジスタ７５４ｃおよびＰＭＯＳトランジスタ７５４ｄのドレインは、チップ間バッファ７０４ａの第２のノードＳＮ４である出力ノードとして働く。ＮＭＯＳトランジスタ７５４ａおよびＰＭＯＳトランジスタ７５４ｂのドレインは、ＮＭＯＳトランジスタ７５４ｃおよびＰＭＯＳトランジスタ７５４ｄのゲートに接続される。
【０４３９】
図８６を参照すると、チップ７００のオフチップ回路５７ａは、オフチップバッファ５８ａおよびオフチップＥＳＤ（静電放電）回路５９ａを備えることができることがわかる。オフチップバッファ５８ａは、第１のノードＦＮ５および第２のノードＳＮ５を有し、オフチップＥＳＤ回路５９ａは、第１のノードＦＮ５に接続されているノードＥｎを有する。オフチップバッファ５８ａは、ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６からなるインバータであるオフチップレシーバとすることができる。ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のゲートは、オフチップバッファ５８ａの第１のノードＦＮ５である入力ノードとして働く。ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のドレインは、オフチップバッファ５８ａの第２のノードＳＮ５である出力ノードとして働く。
【０４４０】
あるいは、オフチップバッファ５８ａは、インバータの複数の段を備える多段カスケードオフチップレシーバとすることができる。例えば、図９１を参照すると、オフチップバッファ５８ａは、２段カスケードオフチップレシーバであってよいことがわかる。２段カスケードオフチップレシーバの第１の段４２５ａは、ＮＭＯＳトランジスタ４２０５とＰＭＯＳトランジスタ４２０６とからなるインバータであり、２段カスケードオフチップレシーバの第２の段４２５ｂ（最終段）は、ＮＭＯＳトランジスタ４２０７とＰＭＯＳトランジスタ４２０８とからなるインバータである。ＮＭＯＳトランジスタ４２０７のサイズは、ＮＭＯＳトランジスタ４２０５のサイズよりも大きく、ＰＭＯＳトランジスタ４２０８のサイズは、ＰＭＯＳトランジスタ４２０６のサイズよりも大きい。ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のゲートは、オフチップバッファ５８ａの第１のノードＦＮ５である入力ノードとして働く。ＮＭＯＳトランジスタ４２０７およびＰＭＯＳトランジスタ４２０８のドレインは、オフチップバッファ５８ａの第２のノードＳＮ５である出力ノードとして働く。ＮＭＯＳトランジスタ４２０５およびＰＭＯＳトランジスタ４２０６のドレインは、ＮＭＯＳトランジスタ４２０７およびＰＭＯＳトランジスタ４２０８のゲートに接続される。
【０４４１】
図８６を参照すると、チップ７００のオフチップ回路５７ｂは、オフチップバッファ５８ｂおよびオフチップＥＳＤ（静電放電）回路５９ｂを備えることができることがわかる。オフチップバッファ５８ｂは、第１のノードＦＮ６および第２のノードＳＮ６を有し、オフチップＥＳＤ回路５９ｂは、第２のノードＳＮ６に接続されているノードＥｎを有する。オフチップバッファ５８ｂは、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４からなるインバータであるオフチップドライバとすることができる。ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のゲートは、オフチップバッファ５８ｂの第１のノードＦＮ６である入力ノードとして働き、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、オフチップバッファ５８ｂの第２のノードＳＮ６である出力ノードとして働く。
【０４４２】
あるいは、オフチップバッファ５８ｂは、インバータの複数の段を備える多段カスケードオフチップドライバとすることができる。例えば、図９２を参照すると、オフチップバッファ５８ｂは、２段カスケードオフチップドライバであってよいことがわかる。２段カスケードオフチップドライバの第１の段４２６ａは、ＮＭＯＳトランジスタ４２０１とＰＭＯＳトランジスタ４２０２とからなるインバータであり、２段カスケードオフチップドライバの第２の段４２６ｂ（最終段）は、ＮＭＯＳトランジスタ４２０３とＰＭＯＳトランジスタ４２０４とからなるインバータである。ＮＭＯＳトランジスタ４２０３のサイズは、ＮＭＯＳトランジスタ４２０１のサイズよりも大きく、ＰＭＯＳトランジスタ４２０４のサイズは、ＰＭＯＳトランジスタ４２０２のサイズよりも大きい。ＮＭＯＳトランジスタ４２０１およびＰＭＯＳトランジスタ４２０２のゲートは、オフチップバッファ５８ｂの第１のノードＦＮ６である入力ノードとして働く。ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、オフチップバッファ５８ｂの第２のノードＳＮ６である出力ノードとして働く。ＮＭＯＳトランジスタ４２０１およびＰＭＯＳトランジスタ４２０２のドレインは、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のゲートに接続される。
【０４４３】
図８６を参照すると、チップ８００のオフチップ回路５７ｃは、オフチップバッファ５８ｃおよびオフチップＥＳＤ（静電放電）回路５９ｃを備えることができることがわかる。オフチップバッファ５８ｃは、第１のノードＦＮ７および第２のノードＳＮ７を有し、オフチップＥＳＤ回路５９ｃは、第２のノードＳＮ７に接続されているノードＥｎを有する。オフチップバッファ５８ｃは、ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４からなるインバータであるオフチップドライバとすることができる。ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のゲートは、オフチップバッファ５８ｃの第１のノードＦＮ７である入力ノードとして働く。ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のドレインは、オフチップバッファ５８ｃの第２のノードＳＮ７である出力ノードとして働く。
【０４４４】
あるいは、オフチップバッファ５８ｃは、インバータの複数の段を備える多段カスケードオフチップドライバとすることができる。例えば、図９３を参照すると、オフチップバッファ５８ｃは、２段カスケードオフチップドライバであってよいことがわかる。２段カスケードオフチップドライバの第１の段４２７ａは、ＮＭＯＳトランジスタ４３０１とＰＭＯＳトランジスタ４３０２とからなるインバータであり、２段カスケードオフチップドライバの第２の段４２７ｂ（最終段）は、ＮＭＯＳトランジスタ４３０３とＰＭＯＳトランジスタ４３０４とからなるインバータである。ＮＭＯＳトランジスタ４３０３のサイズは、ＮＭＯＳトランジスタ４３０１のサイズよりも大きく、ＰＭＯＳトランジスタ４３０４のサイズは、ＰＭＯＳトランジスタ４３０２のサイズよりも大きい。ＮＭＯＳトランジスタ４３０１およびＰＭＯＳトランジスタ４３０２のゲートは、オフチップバッファ５８ｃの第１のノードＦＮ７である入力ノードとして働く。ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のドレインは、オフチップバッファ５８ｃの第２のノードＳＮ７である出力ノードとして働く。ＮＭＯＳトランジスタ４３０１およびＰＭＯＳトランジスタ４３０２のドレインは、ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のゲートに接続される。
【０４４５】
図８６を参照すると、チップ８００のオフチップ回路５７ｄは、オフチップバッファ５８ｄおよびオフチップＥＳＤ（静電放電）回路５９ｄを備えることができることがわかる。オフチップバッファ５８ｄは、第１のノードＦＮ８および第２のノードＳＮ８を有し、オフチップＥＳＤ回路５９ｄは、第１のノードＦＮ８に接続されているノードＥｎを有する。オフチップバッファ５８ｄは、ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６からなるインバータであるオフチップレシーバとすることができる。ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６のゲートは、オフチップバッファ５８ｄの第１のノードＦＮ８である入力ノードとして働く。ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６のドレインは、オフチップバッファ５８ｄの第２のノードＳＮ８である出力ノードとして働く。
【０４４６】
あるいは、オフチップバッファ５８ｄは、インバータの複数の段を備える多段カスケードオフチップレシーバとすることができる。例えば、図９４を参照すると、オフチップバッファ５８ｄは、２段カスケードオフチップレシーバであってよいことがわかる。２段カスケードオフチップレシーバの第１の段４２８ａは、ＮＭＯＳトランジスタ４３０５とＰＭＯＳトランジスタ４３０６とからなるインバータであり、２段カスケードオフチップレシーバの第２の段４２８ｂ（最終段）は、ＮＭＯＳトランジスタ４３０７とＰＭＯＳトランジスタ４３０８とからなるインバータである。ＮＭＯＳトランジスタ４３０７のサイズは、ＮＭＯＳトランジスタ４３０５のサイズよりも大きく、ＰＭＯＳトランジスタ４３０８のサイズは、ＰＭＯＳトランジスタ４３０６のサイズよりも大きい。ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６のゲートは、オフチップバッファ５８ｄの第１のノードＦＮ８である入力ノードとして働く。ＮＭＯＳトランジスタ４３０７およびＰＭＯＳトランジスタ４３０８のドレインは、オフチップバッファ５８ｄの第２のノードＳＮ８である出力ノードとして働く。ＮＭＯＳトランジスタ４３０５およびＰＭＯＳトランジスタ４３０６のドレインは、ＮＭＯＳトランジスタ４３０７およびＰＭＯＳトランジスタ４３０８のゲートに接続される。
【０４４７】
図９５は、チップ７００と８００との間のインターフェース回路を示す回路図の別の一例である。図９５に示されている回路図は、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａが、チップ間レシーバおよびドライバの代わりに、トライステート（tri-state）ドライバおよびトライステートレシーバをそれぞれが備えるチップ間トライステートバッファを具備するように設計され、オフチップバッファ５８ａ、５８ｂ、５８ｃ、および５８ｄが、オフチップレシーバおよびドライバの代わりに、トライステートドライバおよびトライステートレシーバをそれぞれが備えるオフチップトライステートバッファを具備するように設計されているという点を除いて、図８６に示されている回路図に類似している。図９５において、チップ７００のチップ間バッファ７０１ａは、チップ間バッファ７０１ａの第１のノードＦＮ１として働く第１のＩ／Ｏ（入出力）ノードを有し、チップ間バッファ７０１ａの第２のノードＳＮ１として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。チップ７００のチップ間バッファ７０２ａは、チップ間バッファ７０２ａの第１のノードＦＮ２として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０２ａの第２のノードＳＮ２として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。チップ８００のチップ間バッファ７０３ａは、チップ間バッファ７０３ａの第１のノードＦＮ３として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０３ａの第２のノードＳＮ３として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。チップ８００のチップ間バッファ７０４ａは、チップ間バッファ７０４ａの第１のノードＦＮ４として働く第１のＩ／Ｏノードを有し、チップ間バッファ７０４ａの第２のノードＳＮ４として働く第２のＩ／Ｏノードを有するチップ間トライステートバッファであってよい。チップ７００のオフチップバッファ５８ａは、オフチップバッファ５８ａの第１のノードＦＮ５として働く第１のＩ／Ｏノードを有し、オフチップバッファ５８ａの第２のノードＳＮ５として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。チップ７００のオフチップバッファ５８ｂは、オフチップバッファ５８ｂの第１のノードＦＮ６として働く第１のＩ／Ｏノードを有し、オフチップバッファ５８ｂの第２のノードＳＮ６として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。チップ８００のオフチップバッファ５８ｃは、オフチップバッファ５８ｃの第１のノードＦＮ７として働く第１のＩ／Ｏノードを有し、オフチップバッファ５８ｃの第２のノードＳＮ７として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。チップ８００のオフチップバッファ５８ｄは、オフチップバッファ５８ｄの第１のノードＦＮ８として働く第１のＩ／Ｏノードを有し、オフチップバッファ５８ｄの第２のノードＳＮ８として働く第２のＩ／Ｏノードを有するオフチップトライステートバッファであってよい。
【０４４８】
図８６または９５を参照すると、内部回路２００ｃ、２００ｄ、２００ｇ、および２００ｈのそれぞれは、ＮＯＲゲート、ＮＡＮＤゲート、ＡＮＤゲート、ＯＲゲート、オペアンプ、フラッシュメモリセル、スタティックランダムアクセスメモリ（ＳＲＡＭ）セル、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セル、不揮発性メモリセル、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ）セル、読み出し専用メモリ（ＲＯＭ）セル、磁気ランダムアクセスメモリ（ＭＲＡＭ）セル、センス増幅器、アナログ／デジタル（Ａ／Ｄ）コンバータ、デジタル／アナログ（Ｄ／Ａ）コンバータ、インバータ、加算器、マルチプレクサ、ダイプレクサ、乗算器、相補型金属酸化膜半導体（ＣＭＯＳ）デバイス、バイポーラＣＭＯＳデバイス、バイポーラ回路、またはアナログ回路とすることができる。内部回路２００ｃ、２００ｄ、２００ｇ、および２００ｈのそれぞれは、その物理的チャネル幅と物理的チャネル長との比が例えば約０．１から２０までの範囲、例えば約０．１から１０までの範囲、または例えば約０．２から２までの範囲であるＮＭＯＳトランジスタ（ｎ型金属酸化膜半導体トランジスタ）を備えることができる。あるいは、内部回路２００ｃ、２００ｄ、２００ｇ、および２００ｈのそれぞれは、その物理的チャネル幅と物理的チャネル長との比が例えば約０．２から４０までの範囲、例えば約０．２から２０までの範囲、または例えば約０．４から４までの範囲であるＰＭＯＳトランジスタ（ｐ型金属酸化膜半導体トランジスタ）を備えることができる。チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれならびにオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄのそれぞれは、２つの逆バイアスダイオードから、またはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタからそれぞれ構成される１つまたは複数のＥＳＤ（静電放電）ユニットを備えることができる。
【０４４９】
チップ間バッファ７０１ａの第１のノードＦＮ１は、チップ間ＥＳＤ回路７０１ｂのノードＥｎに、またチップ７００の金属相互接続部７４０ｂを通して試験インターフェース回路３３３ａの第１の端子Ｆ１に、また金属相互接続部７４０ｂを通してチップ７００の金属トレースまたはパッド１７０ａに接続されうる。金属トレースまたはパッド１７０ａは、いくつかの金属相互接続部３５０のうちの１つの金属相互接続部を通してチップ８００の金属トレースまたはパッド１８０ａに接続される。チップ間バッファ７０１ａの第２のノードＳＮ１は、チップ７００の金属相互接続部７４０ａを通して内部回路２００ｃに接続されうる。
【０４５０】
チップ間バッファ７０２ａの第１のノードＦＮ２は、チップ７００の金属相互接続部７４０ｃを通して内部回路２００ｄに接続されうる。チップ間バッファ７０２ａの第２のノードＳＮ２は、チップ間ＥＳＤ回路７０２ｂのノードＥｎに、またチップ７００の金属相互接続部７４０ｄを通して試験インターフェース回路３３３ｂの第１の端子Ｆ２に、また金属相互接続部７４０ｄを通してチップ７００の金属トレースまたはパッド１７０ｂに接続されうる。金属トレースまたはパッド１７０ｂは、いくつかの金属相互接続部３５０のうちの別の１つの金属相互接続部を通してチップ８００の金属トレースまたはパッド１８０ｂに接続される。
【０４５１】
チップ間バッファ７０３ａの第１のノードＦＮ３は、チップ８００の金属相互接続部７４０ｅを通して内部回路２００ｇに接続されうる。チップ間バッファ７０３ａの第２のノードＳＮ３は、チップ間ＥＳＤ回路７０３ｂのノードＥｎに、またチップ８００の金属相互接続部７４０ｆを通して試験インターフェース回路３３３ｃの第１の端子Ｆ３に、また金属相互接続部７４０ｆを通してチップ８００の金属トレースまたはパッド１８０ａに接続されうる。
【０４５２】
チップ間バッファ７０４ａの第１のノードＦＮ４は、チップ間ＥＳＤ回路７０４ｂのノードＥｎに、またチップ８００の金属相互接続部７４０ｈを通して試験インターフェース回路３３３ｄの第１の端子Ｆ４に、また金属相互接続部７４０ｈを通してチップ８００の金属トレースまたはパッド１８０ｂに接続されうる。チップ間バッファ７０４ａの第２のノードＳＮ４は、チップ８００の金属相互接続線７４０ｇを通して内部回路２００ｈに接続されうる。
【０４５３】
オフチップバッファ５８ａの第１のノードＦＮ５は、オフチップＥＳＤ回路５９ａのノードＥｎに、またチップ７００の金属相互接続部７４０ｊを通してチップ７００の金属トレースまたはパッド１７０ｃに接続されうる。オフチップバッファ５８ａの第２のノードＳＮ５は、チップ７００の金属相互接続部７４０ｉを通して試験インターフェース回路３３３ａの第２の端子Ｓ１に接続されうる。
【０４５４】
オフチップバッファ５８ｂの第１のノードＦＮ６は、チップ７００の金属相互接続部７４０ｋを通して試験インターフェース回路３３３ｂの第２の端子Ｓ２に接続されうる。オフチップバッファ５８ｂの第２のノードＳＮ６は、オフチップＥＳＤ回路５９ｂのノードＥｎに、またチップ７００の金属相互接続部７４０ｍを通してチップ７００の金属トレースまたはパッド１７０ｄに接続されうる。
【０４５５】
オフチップバッファ５８ｃの第１のノードＦＮ７は、チップ８００の金属相互接続部７４０ｎを通して試験インターフェース回路３３３ｃの第２の端子Ｓ３に接続されうる。オフチップバッファ５８ｃの第２のノードＳＮ７は、オフチップＥＳＤ回路５９ｃのノードＥｎに、またチップ８００の金属相互接続部７４０ｐを通してチップ８００の金属トレースまたはパッド１８０ｃに接続されうる。
【０４５６】
オフチップバッファ５８ｄの第１のノードＦＮ８は、オフチップＥＳＤ回路５９ｄのノードＥｎに、またチップ８００の金属相互接続部７４０ｒを通してチップ８００の金属トレースまたはパッド１８０ｄに接続されうる。
【０４５７】
チップ７００の４つの金属トレースまたはパッド１７０ａ〜１７０ｄは、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１２０のうちの１つのチップのいくつかの金属トレースまたはパッド２６のうちの４つの金属トレースまたはパッドとすることができ、またチップ８００の４つの金属トレースまたはパッド１８０ａ〜１８０ｄは、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１２０のうちの別の１つのチップのいくつかの金属トレースまたはパッド２６のうちの４つの金属トレースまたはパッドとすることができるか、または、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１３０のうちの１つのチップのいくつかの金属トレースまたはパッド４６のうちの４つの金属トレースまたはパッドとすることができるか、または、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１４０のうちの１つのチップのいくつかの金属トレースまたはパッド６６のうちの４つの金属トレースまたはパッドとすることができる。あるいは、チップ７００の４つの金属トレースまたはパッド１７０ａ〜１７０ｄは、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１３０のうちの１つのチップのいくつかの金属トレースまたはパッド４６のうちの４つの金属トレースまたはパッドとすることができ、またチップ８００の４つの金属トレースまたはパッド１８０ａ〜１８０ｄは、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１３０のうちの別の１つのチップのいくつかの金属トレースまたはパッド４６のうちの４つの金属トレースまたはパッドとすることができる。あるいは、チップ７００の４つの金属トレースまたはパッド１７０ａ〜１７０ｄは、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、８５、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１４０のうちの１つのチップのいくつかの金属トレースまたはパッド６６のうちの４つの金属トレースまたはパッドとすることができ、またチップ８００の４つの金属トレースまたはパッド１８０ａ〜１８０ｄは、図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、８５、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１４０のうちの別の１つのチップのいくつかの金属トレースまたはパッド６６のうちの４つの金属トレースまたはパッドとすることができる。あるいは、チップ８００の４つの金属トレースまたはパッド１８０ａ〜１８０ｄは、図７２または７３に示されているチップ１６０のいくつかの金属トレースまたはパッド１６３のうちの４つの金属トレースまたはパッドとすることができ、またチップ７００の４つの金属トレースまたはパッド１７０ａ〜１７０ｄは、図７２もしくは７３に示されているチップ１２０のうちの１つのチップのいくつかの金属トレースまたはパッド２６のうちの４つの金属トレースまたはパッド、または図７２もしくは７３に示されているチップ１３０のうちの１つのチップのいくつかの金属トレースまたはパッド４６のうちの４つの金属トレースまたはパッド、または図７２もしくは７３に示されているチップ１４０のうちの１つのチップのいくつかの金属トレースまたはパッド６６のうちの４つの金属トレースまたはパッドとすることができる。
【０４５８】
金属トレースまたはパッド１７０ａ〜１７０ｄおよび１８０ａ〜１８０ｄは、アルミニウムまたは電気メッキされた銅を含むものとしてよい。例えば、金属トレースまたはパッド１７０ｃ、１７０ｄ、１８０ｃ、および１８０ｄは、図５２、５５、６６、７２、８３、または８４に示されているハンダバンプもしくはボール２９ａを通して、または図１０４に示されているハンダバンプもしくはボール８４５を通して、または図５４、６７、または７３に示されている金属ピラーもしくはバンプ３９を通して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板などの外部回路に接続することができる。あるいは、金属トレースまたはパッド１７０ｃ、１７０ｄ、１８０ｃ、および１８０ｄは、図７４に示されているワイヤボンディング接合ワイヤ８３０を通して図７４に示されているボールグリッドアレイ（ＢＧＡ）基板８１０に接続することができる。あるいは、金属トレースまたはパッド１７０ｃ、１７０ｄ、１８０ｃ、および１８０ｄは、図８５に示されているハンダバンプ６５０を通して図８５に示されている回路基板９９９に接続することができる。
【０４５９】
チップ間ドライバ、チップ間レシーバ、またはチップ間トライステートバッファなどの、小さなチップ間バッファ７０１ａまたは７０２ａは、チップ７００内の長い相互接続にそれぞれ使用される、内部ドライバ、内部レシーバ、または内部トライステートバッファなどの内部バッファとまったく同様に設計されうる、つまり、長い相互接続により、チップ７００内で長い距離にわたって複数のトランジスタを接続する。チップ間ドライバ、チップ間レシーバ、またはチップ間トライステートバッファなどの、小さなチップ間バッファ７０３ａまたは７０４ａは、チップ８００内の長い相互接続にそれぞれ使用される、内部ドライバ、内部レシーバ、または内部トライステートバッファなどの内部バッファとまったく同様に設計されうる、つまり、長い相互接続により、チップ８００内で長い距離にわたって複数のトランジスタを接続する。チップ８００とチップ７００との間の信号、クロック、電源、またはグランドの接続のために、チップ７００とチップ８００の両方において小さなチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａを設計することができる。チップ７００上のチップ間バッファ７０１ａおよび７０２ａを含むチップ間バッファの数は、例えば５１２以上、好ましくは例えば１０２４以上であるものとしてよい。チップ８００上のチップ間バッファ７０３ａおよび７０４ａを含むチップ間バッファの数は、例えば５１２以上、好ましくは例えば１０２４以上であるものとしてよい。
【０４６０】
オフチップドライバ、オフチップレシーバ、またはオフチップトライステートバッファなどの大きなオフチップバッファ５８ａ、５８ｂ、５８ｃ、および５８ｄは、回路試験のために、および／または例えば、図５２、５５、６６、７２、８３、または８４に示されているハンダバンプもしくはボール２９ａを通して、または図５４、６７、または７３に示されている金属ピラーもしくはバンプ３９を通してマザーボード、プリント回路基板、金属基板、ガラス基板、もしくはセラミック基板に、または図７４に示されているワイヤボンディング接合ワイヤ８３０を通して図７４に示されているボールグリッドアレイ（ＢＧＡ）基板８１０に、または図８５に示されているハンダバンプ６５０を通して図８５に示されている回路基板９９９に信号、クロック、電源、またはグランドを接続するために、チップ７００およびチップ８００の両方に搭載されるように設計される。回路の試験は、（ｉ）チップ７００もしくは８００がソーイングまたはダイシングでウェハから切り離される前に実行するウェハレベルの試験であるか、または（ｉｉ）チップ７００および８００が互いに接続された後のパッケージレベルの試験（最終試験）である。
【０４６１】
試験インターフェース回路３３３ａおよび３３３ｂは、チップ７００に搭載されるように設計され、試験インターフェース回路３３３ｃおよび３３３ｄは、チップ８００に搭載されるように設計される。チップ間バッファ７０１ａまたは７０４ａから見たときの図８６に示されている試験インターフェース回路３３３ａまたは３３３ｄの第１の端子Ｆ１またはＦ４の出力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図８６に示されている試験インターフェース回路３３３ａまたは３３３ｄの第１の端子Ｆ１またはＦ４の出力装荷静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。チップ間バッファ７０２ａまたは７０３ａから見たときの図８６に示されている試験インターフェース回路３３３ｂまたは３３３ｃの第１の端子Ｆ２またはＦ３の入力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図８６に示されている試験インターフェース回路３３３ｂまたは３３３ｃの第１の端子Ｆ２またはＦ３の入力装荷静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａから見たときの図９５に示されている試験インターフェース回路３３３ａ、３３３ｂ、３３３ｃ、または３３３ｄの第１の端子Ｆ１、Ｆ２、Ｆ３、またはＦ４の入力または出力静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図９５に示されている試験インターフェース回路３３３ａ、３３３ｂ、３３３ｃ、または３３３ｄの第１の端子Ｆ１、Ｆ２、Ｆ３、またはＦ４の入力または出力装荷静電容量は、２ｐＦより小さく、例えば、１ｐＦより小さいか、または０．２ｐＦより小さい。図８６または９５に示されている試験インターフェース回路３３３ａ、３３３ｂ、３３３ｃ、および３３３ｄのそれぞれは、スキャン試験回路とすることができ、スキャン試験回路は、チップ７００もしくは８００がソーイングまたはダイシングでウェハから切り離される前の、試験プローブと接続する金属トレースまたはパッド１７０ａ〜１７０ｄおよび１８０ａ〜１８０ｄを介した、ウェハレベル試験で、またはチップ７００および８００が互いに接続された後のパッケージレベルの試験（最終試験）で実行されるスキャン試験に使用することができる。このスキャン試験回路は、スキャンイン信号を入力するか、またはスキャンアウト信号を出力することによってフリップフロップを試験するために使用される。
【０４６２】
図８６または９５を参照すると、金属相互接続部３５０をクロック線もしくは相互接続部に、またはビット線、ビット相互接続部、アドレス線、もしくはアドレス相互接続部などの信号線もしくは相互接続部に使用することができる。
【０４６３】
チップ７００と８００との間の並列データ通信における、いくつかの金属相互接続部３５０のうちの２つの金属相互接続部によって構成される、ビット線もしくはビット相互接続部の総数は、例えば図８６または９５に示されているように、２とすることができる。この場合、チップ７００と８００との間の並列データ通信のビット幅は、２である。あるいは、チップ７００と８００との間の並列データ通信における、金属相互接続部３５０によって構成される、ビット線もしくはビット相互接続部の総数は、４、８、１６、３２、６４、１２８、２５６、５１２、または１０２４以上とすることができる、つまり、並列データ通信のビット幅は、４、８、１６、３２、６４、１２８、２５６、５１２、または１０２４以上とすることができる。これらの代替的形態では、２本のビット線もしくはビット相互接続部３５０（および対応するチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａ）のみが図８６または９５に示されており、他のビット線もしくはビット相互接続部（および対応するチップ間バッファ）は、図８６または９５に示されていないが、これら（および対応するチップ間バッファ）は、図８６または９５に示されている２つのビット線もしくはビット相互接続部３５０（および対応するチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａ）と同じ設計である。ビット線もしくはビット相互接続部に使用される金属相互接続部３５０のそれぞれは、チップ７００のチップ間バッファ７０１ａおよび７０２ａのうちの１つをチップ８００のチップ間バッファ７０３ａおよび７０４ａのうちの１つに接続する。ビット幅が１０２４の場合の一例として、チップ７００の、７０１ａまたは７０２ａなどの１０２４個のチップ間バッファは、３５０などの、１０２４本のビット線もしくはビット相互接続部に接続され、次いで、チップ８００の７０３ａまたは７０４ａなどの１０２４個のチップ間バッファに接続される。したがって、チップ７００と８００との間の並列データ通信におけるビット線もしくはビット相互接続部３５０と接続されたチップ間バッファ７０１ａおよび７０２ａの総数は、ビット線もしくはビット相互接続部３５０の総数に等しく、またビット線もしくはビット相互接続部３５０と接続されたチップ間バッファ７０３ａおよび７０３ａの総数にも等しい。チップ７００と８００との間の、金属相互接続部３５０によって構成される、ビット線もしくはビット相互接続部のデータ通信は、例えば２、４、８、１６、３２、６４、１２８、２５６、５１２、または１０２４以上、好ましくは５１２もしくは１０２４以上のビット幅を有するものとしてよい。
【０４６４】
図８６または９５を参照すると、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂが、チップパッケージングまたは組み立て製造プロセスの際の帯電防止のためにチップ７００と８００との間の小さなチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａに使用されていることがわかる。あるいは、チップ７００と８００との間の小さなチップ間バッファ７０１ａ、７０２ａ、７０３ａ、および７０４ａにＥＳＤ回路が必要ない場合もある、つまり、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂを省くことができる。言い換えると、金属相互接続部７４０ｂ、７４０ｄ、７４０ｆ、および７４０ｈに接続されるＥＳＤ回路はないということである。
【０４６５】
大きなオフチップバッファ５８ａ、５８ｂ、５８ｃ、および５８ｄに必要な大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄは、回路試験のために、および／または例えば、図５２、５５、６６、７２、８３、または８４に示されているハンダバンプもしくはボール２９ａを通して、または図５４、６７、または７３に示されている金属ピラーもしくはバンプ３９を通してマザーボード、プリント回路基板、金属基板、ガラス基板、もしくはセラミック基板に、または図７４に示されているワイヤボンディング接合ワイヤ８３０を通して図７４に示されているボールグリッドアレイ（ＢＧＡ）基板８１０に、または図８５に示されているハンダバンプ６５０を通して図８５に示されている回路基板９９９に信号、クロック、電源、またはグランドを接続するために、チップ７００およびチップ８００の両方に搭載されるように設計される。回路の試験は、（ｉ）チップ７００もしくは８００がソーイングまたはダイシングでウェハから切り離される前に実行するウェハレベルの試験であるか、または（ｉｉ）チップ７００および８００が互いに接続された後のパッケージレベルの試験（最終試験）である。大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄは、ウェハレベルの試験またはパッケージレベルの試験（最終試験）など、回路試験時の帯電防止に使用される。
【０４６６】
小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂのサイズは、それぞれ、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄのサイズより小さいものとすることができる。例えば、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂのサイズは、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂの装荷もしくは静電容量として定義され、オフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄのサイズは、オフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄの装荷もしくは静電容量として定義されうる。ある場合には、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれは、０．０１から２ｐＦまでの範囲など、２ｐＦ（ピコファラッド）より小さい、例えば、０．０１から０．５ｐＦまでの範囲など、０．５ｐＦより小さいサイズ（装荷または静電容量）を有し、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄのそれぞれは、２から１００ｐＦまでの範囲など、２ｐＦより大きい、例えば、５から１００ｐＦまでの範囲など、５ｐＦより大きいサイズ（装荷または静電容量）を有する。別の場合には、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれは、０．０１から１ｐＦまでの範囲など、１ｐＦより小さいサイズ（装荷または静電容量）を有し、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄのそれぞれは、１から１００ｐＦまでの範囲など、１ｐＦより大きいサイズ（装荷または静電容量）を有する。
【０４６７】
あるいは、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂのサイズまたは大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄのサイズは、以下のように定義することができる。チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂまたはオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄなどのＥＳＤ（静電放電）回路は１つまたは複数のＥＳＤユニットを備え、ＥＳＤユニットのそれぞれは、Ｐ+活性領域およびＰ+活性領域に接続され、図８６または９５に示されている金属パッド１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１８０ａ、１８０ｂ、１８０ｃ、または１８０ｄなどのチップのＩ／Ｏ（入出力）金属パッドもしくは試験金属パッドに接続されているＮ+活性領域を備えることができる。Ｐ+活性領域の面積とＮ+活性領域の面積とを足した面積はＥＳＤユニットのそれぞれの有効面積に等しい。ＥＳＤユニットの有効面積の合計は、ＥＳＤ回路の有効面積に等しい。ＥＳＤ回路がただ１つのＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積はただ１つのＥＳＤユニットの有効面積に等しい。ＥＳＤ回路が複数のＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積は並列に接続されているＥＳＤユニットの有効面積の合計に等しい。ＥＳＤ回路の有効面積は、ＥＳＤ回路のサイズを定義するために使用することができる。図９６〜１０１は、チップのＥＳＤユニットの有効面積を計算し、１つまたは複数のＥＳＤユニットからなるＥＳＤ回路のサイズを定義する方法を示している。
【０４６８】
図９６を参照すると、チップの静電放電（ＥＳＤ）ユニット７５９は、２つの逆バイアスダイオード５９３１および５９３２からなるものとしてよいことがわかる。図９８は、図９６に示されているＥＳＤユニット７５９の断面図を示しており、図９９は、図９８に示されているｐ型シリコン基板４０１の上面Ｚ−Ｚ’から導かれるＥＳＤユニット７５９の凹凸形状を示す上面斜視図である。
【０４６９】
図９６、９８および９９を参照すると、ＥＳＤユニット７５９は、２つのＰ+活性領域７５７ａおよび７５７ｂならびに２つのＮ+活性領域７５８ａおよび７５８ｂを備えることがわかる。Ｐ+活性領域７５７ａは、ｐ型シリコン基板４０１内のＮウェル７５５内にあり、Ｎ+活性領域７５８ａは、ｐ型シリコン基板４０１内にある。Ｐ+活性領域７５７ａは、チップの金属相互接続部７５３ａを通して、図８６もしくは９５に示されている、チップ７００の金属パッド１７０ａ、１７０ｂ、１７０ｃ、もしくは１７０ｄ、または図８６もしくは９５に示されているチップ８００の金属パッド１８０ａ、１８０ｂ、１８０ｃ、または１８０ｄなどの、チップのＩ／Ｏ金属パッドもしくは試験金属パッドに接続される。Ｎ+活性領域７５８ａは、金属相互接続部７５３ａを通してＰ+活性領域７５７ａに、またチップのＩ／Ｏ金属パッドまたは試験金属パッドに接続される。金属相互接続部７５３ａは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ａ、Ｐ+活性領域７５７ａの接触領域７５４ａ上に、また誘電体層３３０内に形成された第１のビアプラグ６６１、およびＮ+活性領域７５８ａの接触領域７５４ｂ上に、また誘電体層３３０内に形成された第２のビアプラグ６６１を備える。Ｐ+活性領域７５７ｂは、ｐ型シリコン基板４０１内にあり、Ｎ+活性領域７５８ｂは、ｐ型シリコン基板４０１内のＮウェル７５５内にある。Ｐ+活性領域７５７ｂは、金属相互接続部７５３ｂを通してグランドバスに接続され、Ｎ+活性領域７５８ｂは、金属相互接続部７３５ｃを通して電源バスに接続される。金属相互接続部７５３ｂは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０およびＰ+活性領域７５７ｂの接触領域７５４ｃ上に、また誘電体層３３０上に形成されたビアプラグ６６１を含む。金属相互接続部７５３ｃは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ｃおよびＮ+活性領域７５８ｂの接触領域７５４ｄ上に、また誘電体層３３０上に形成されたビアプラグ６６１を含む。
【０４７０】
図９９を参照すると、チップのＩ／Ｏ金属パッドまたは試験金属パッドに接続されている、Ｐ+活性領域７５７ａは、上面図から見て、面積ＡＲ１を有し、これはｐ型シリコン基板４０１内でフィールドオキサイド７５２によって囲まれていることがわかる。チップのＩ／Ｏ金属パッドまたは試験金属パッドに接続されている、Ｎ+活性領域７５８ａは、上面図から見て、面積ＡＲ２を有し、これはｐ型シリコン基板４０１内でフィールドオキサイド７５２によって囲まれていることがわかる。ＥＳＤユニット７５９の有効面積は、面積ＡＲ１＋面積ＡＲ２に等しい。
【０４７１】
あるいは、図９７を参照すると、チップのＥＳＤユニット７５９は、ＰＭＯＳトランジスタ６８１とＮＭＯＳトランジスタ６８２とからなるものとしてよいことがわかる。図１００は、図９７に示されているＥＳＤユニット７５９の断面図を示しており、図１０１は、図１００に示されているｐ型シリコン基板４０１の上面Ｚ−Ｚ’から導かれるＥＳＤユニット７５９の凹凸形状を示す上面斜視図である。
【０４７２】
図９７、１００、および１０１を参照すると、ＥＳＤユニット７５９のＰＭＯＳトランジスタ６８１は、ゲート７５１ａを、またゲート７５１ａの２つの対向面に２つのＰ+活性領域７５７ａおよび７５７ｃを備え、ＥＳＤユニット７５９のＮＭＯＳトランジスタ６８２は、ゲート７５１ｂを、またゲート７５１ｂの２つの対向面に２つのＮ+活性領域７５８ａおよび７５８ｃを備えることがわかる。Ｐ+活性領域７５７ａは、ｐ型シリコン基板４０１内のＮウェル７５５内にあり、Ｎ+活性領域７５８ａは、ｐ型シリコン基板４０１内にある。Ｐ+活性領域７５７ａは、チップの金属相互接続部７５３ａを通して、図８６もしくは９５に示されている、チップ７００の金属パッド１７０ａ、１７０ｂ、１７０ｃ、もしくは１７０ｄ、または図８６もしくは９５に示されているチップ８００の金属パッド１８０ａ、１８０ｂ、１８０ｃ、または１８０ｄなどの、チップのＩ／Ｏ金属パッドもしくは試験金属パッドに接続される。Ｎ+活性領域７５８ａは、金属相互接続部７５３ａを通してＰ+活性領域７５７ａに、またチップのＩ／Ｏ金属パッドまたは試験金属パッドに接続される。金属相互接続部７５３ａは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ａ、Ｐ+活性領域７５７ａの接触領域７５４ａ上に、また誘電体層３３０内に形成された第１のビアプラグ６６１、およびＮ+活性領域７５８ａの接触領域７５４ｂ上に、また誘電体層３３０内に形成された第２のビアプラグ６６１を含む。Ｐ+活性領域７５７ｂは、ｐ型シリコン基板４０１内にあり、Ｎ+活性領域７５８ａは、ｐ型シリコン基板４０１内のＮウェル７５５内にある。Ｐ+活性領域７５７ｃは、ｐ型シリコン基板４０１内のＮウェル７５５内にあり、Ｎ+活性領域７５８ｃは、ｐ型シリコン基板４０１内にある。Ｎ+活性領域７５８ｃは、チップの金属相互接続部７５３ｂを通してチップのグランドバスに、また金属相互接続部７５３ｂを通してＰ+活性領域７５７ｂに接続され、Ｐ+活性領域７５７ｂは、金属相互接続部７３５ｂを通してグランドバスに接続される。Ｐ+活性領域７５７ｃは、チップの金属相互接続部７５３ｃを通してチップの電源バスに、また金属相互接続部７５３ｃを通してＮ+活性領域７５８ｂに接続され、Ｎ+活性領域７５８ｂは、金属相互接続部７５３ｃを通して電源バスに接続される。金属相互接続部７５３ｂは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ｂ、Ｐ+活性領域７５７ｂの接触領域７５４ｃ上に、また誘電体層３３０内に形成された第１のビアプラグ６６１、およびＮ+活性領域７５８ｃの接触領域７５４ｅ上に、また誘電体層３３０内に形成された第２のビアプラグ６６１を含む。金属相互接続部７５３ｃは、ｐ型シリコン基板４０１の上の誘電体層３３０上に形成された細線金属層６６０ｃ、Ｎ+活性領域７５８ｂの接触領域７５４ｄ上に形成された第１のビアプラグ６６１、およびＰ+活性領域７５７ｃの接触領域７５４ｆ上に形成された第２のビアプラグ６６１を含む。ゲート７５１ａは、チップの電源バスに、また金属相互接続部７５３ｃを通して接触領域７５４ｄおよび７５４ｆに接続された接触領域７５４ｇを有する。ゲート７５１ｂは、チップのグランドバ���に、また金属相互接続部７５３ｂを通して接触領域７５４ｃおよび７５４ｅに接続された接触領域７５４ｈを有する。
【０４７３】
図１０１を参照すると、チップのＩ／Ｏ金属パッドまたは試験金属パッドに接続されている、Ｐ+活性領域７５７ａは、上面図から見て、面積ＡＲ３を有し、これはゲート７５１ａの側壁７４８とフィールドオキサイド７５２とＰ+活性領域７５７ａとの間の境界線とによって定められた境界により囲まれていることがわかる。チップのＩ／Ｏ金属パッドまたは試験金属パッドに接続されている、Ｎ+活性領域７５８ａは、上面図から見て、面積ＡＲ４を有し、これはゲート７５１ｂの側壁７４９とフィールドオキサイド７５２とＮ+活性領域７５８ａとの間の境界線とによって定められた境界により囲まれていることがわかる。ＥＳＤユニット７５９の有効面積は、面積ＡＲ３＋面積ＡＲ４に等しい。
【０４７４】
図９６〜１０１に例示されている前記の定義または計算結果に基づいて、ＥＳＤ回路のＥＳＤユニットのそれぞれの有効面積を計算することができ、ＥＳＤユニットの有効面積の合計はＥＳＤ回路の有効面積に等しい。ＥＳＤ回路がただ１つのＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積はただ１つのＥＳＤユニットの有効面積に等しい。ＥＳＤ回路が複数のＥＳＤユニットからなる場合、ＥＳＤ回路の有効面積は並列に接続されているＥＳＤユニットの有効面積の合計に等しい。
【０４７５】
したがって、チップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、および７０４ｂのそれぞれの有効面積およびオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、および５９ｄのそれぞれの有効面積を計算することができる。例えば、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂは、６．５から１３００平方ミリメートルまでの範囲など、１３００平方ミリメートル未満、例えば、６．５から３２５平方ミリメートルまでの範囲など、３２５平方ミリメートル未満の有効面積を有するものとしてよく、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄは、１３００から６５，０００平方ミリメートルまでの範囲など、１３００平方ミリメートルを超える、例えば、３２５０から６５，０００平方ミリメートルまでの範囲など、３２５０平方ミリメートルを超える有効面積を有するものとしてよい。あるいは、小さなチップ間ＥＳＤ回路７０１ｂ、７０２ｂ、７０３ｂ、または７０４ｂは、６５０平方ミリメートル未満の有効面積を有するものとしてよく、大きなオフチップＥＳＤ回路５９ａ、５９ｂ、５９ｃ、または５９ｄは、６５０平方ミリメートルを超える有効面積を有するものとしてよい。
【０４７６】
大きなオフチップＥＳＤ回路５９ａ内の１つまたは複数のＥＳＤユニットの有効面積の合計または大きなオフチップＥＳＤ回路５９ａの装荷または静電容量として定義される、チップ７００の大きなオフチップＥＳＤ回路５９ａのサイズは、小さなチップ間ＥＳＤ回路７０１ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０１ｂの装荷または静電容量として定義されるチップ７００の小さなチップ間ＥＳＤ回路７０１ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。
【０４７７】
大きなオフチップＥＳＤ回路５９ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路５９ｂの装荷または静電容量として定義されるチップ７００の大きなオフチップＥＳＤ回路５９ｂのサイズは、小さなチップ間ＥＳＤ回路７０２ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０２ｂの装荷または静電容量として定義されるチップ７００の小さなチップ間ＥＳＤ回路７０２ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。
【０４７８】
大きなオフチップＥＳＤ回路５９ｃ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路５９ｃの装荷または静電容量として定義されるチップ８００の大きなオフチップＥＳＤ回路５９ｃのサイズは、小さなチップ間ＥＳＤ回路７０３ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０３ｂの装荷または静電容量として定義されるチップ８００の小さなチップ間ＥＳＤ回路７０３ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。
【０４７９】
大きなオフチップＥＳＤ回路５９ｄ内の１つまたは複数のＥＳＤユニットの活性領域の合計または大きなオフチップＥＳＤ回路５９ｄの装荷または静電容量として定義されるチップ８００の大きなオフチップＥＳＤ回路５９ｄのサイズは、小さなチップ間ＥＳＤ回路７０４ｂ内の１つまたは複数のＥＳＤユニットの活性領域の合計または小さなチップ間ＥＳＤ回路７０４ｂの装荷または静電容量として定義されるチップ８００の小さなチップ間ＥＳＤ回路７０４ｂのサイズより、３から５０倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きいものとすることができる。
【０４８０】
図８６を参照すると、チップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａの負荷または装荷によって特徴付けられうることがわかる。チップ間バッファ７０２ａまたは７０３ａの負荷もしくは装荷は、チップ間バッファ７０２ａまたは７０３ａの全等価静電容量負荷である。図８８または８９に示されている２段カスケードチップ間ドライバの、ＮＭＯＳトランジスタ７５２ａまたは７５３ａおよびＰＭＯＳトランジスタ７５２ｂまたは７５３ｂのドレインが金属パッド１７０ｂまたは１８０ａに接続されている、最終段のインバータ５８５ｂまたは５８６ｂの負荷または装荷（静電容量）などの、チップ間バッファ７０２ａまたは７０３ａの負荷または装荷（静電容量）は、０．０１ｐＦから１０ｐＦまでの範囲もしくは０．１ｐＦから５ｐＦまでの範囲など、１０ｐＦより小さいか、または、０．００１ｐＦから２ｐＦまでの範囲など、２ｐＦより小さいか、または０．０１ｐＦから１ｐＦまでの範囲など、１ｐＦより小さいものとすることができる。チップ間バッファ７０１ａまたは７０４ａのサイズは、チップ間バッファ７０１ａまたは７０４ａの入力静電容量（装荷）によって特徴付けることができ、チップ間バッファ７０１ａまたは７０４ａの入力静電容量（装荷）は、０．０１ｐＦから１０ｐＦまでの範囲もしくは０．１ｐＦから５ｐＦまでの範囲など、１０ｐＦより小さいか、または０．００１ｐＦから２ｐＦまでの範囲など、２ｐＦより小さいか、または０．０１ｐＦから１ｐＦまでの範囲など、１ｐＦより小さいものとすることができる。
【０４８１】
図９５を参照すると、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａのサイズは、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷または装荷によって特徴付けられうることがわかる。チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷もしくは装荷は、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの全等価静電容量負荷である。多段カスケードトライステートバッファの、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインが金属パッド１７０ａ、１７０ｂ、１８０ａ、または１８０ｂに接続されている、最終段のトライステートドライバの負荷または装荷（静電容量）などの、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａの負荷または装荷（静電容量）は、０．０１ｐＦから１０ｐＦまでの範囲もしくは０．１ｐＦから５ｐＦまでの範囲など、１０ｐＦより小さいか、または０．００１ｐＦから２ｐＦまでの範囲など、２ｐＦより小さいか、または０．０１ｐＦから１ｐＦまでの範囲など、１ｐＦより小さいものとすることができる。
【０４８２】
図８６を参照すると、オフチップバッファ５８ｂまたは５８ｃのサイズは、オフチップバッファ５８ｂまたは５８ｃの負荷または装荷によって特徴付けられうることがわかる。オフチップバッファ５８ｂまたは５８ｃの負荷もしくは装荷は、オフチップバッファ５８ｂまたは５８ｃの全等価静電容量負荷である。図９２または９３に示されている多段カスケードオフチップドライバの、ＮＭＯＳトランジスタ４２０３または４３０３およびＰＭＯＳトランジスタ４２０４または４３０４のドレインが金属パッド１７０ｄまたは１８０ｃに接続されている、最終段のドライバ４２６ｂまたは４２７ｂの負荷または装荷（静電容量）などの、オフチップバッファ５８ｂまたは５８ｃの負荷または装荷（静電容量）は、１０ｐＦから１００ｐＦまでの範囲など、１０ｐＦより大きいか、または２ｐＦから１００ｐＦまでの範囲など、２ｐＦより大きいか、または１ｐＦから１００ｐＦまでの範囲など、１ｐＦより大きいものとすることができる。オフチップバッファ５８ａまたは５８ｄのサイズは、オフチップバッファ５８ａまたは５８ｄの入力静電容量（装荷）によって特徴付けることができ、オフチップバッファ５８ａまたは５８ｄの入力静電容量（装荷）は、１０ｐＦから１００ｐＦまでの範囲など、１０ｐＦより大きいか、または２ｐＦから１００ｐＦまでの範囲など、２ｐＦより大きいか、または１ｐＦから１００ｐＦまでの範囲など、１ｐＦより大きいものとすることができる。
【０４８３】
図９５を参照すると、オフチップバッファ５８ａ、５８ｂ、５８ｃ、または５８ｄのサイズは、オフチップバッファ５８ａ、５８ｂ、５８ｃ、または５８ｄの負荷または装荷によって特徴付けられうることがわかる。オフチップバッファ５８ａ、５８ｂ、５８ｃ、または５８ｄの負荷もしくは装荷は、オフチップバッファ５８ａ、５８ｂ、５８ｃ、または５８ｄの全等価静電容量負荷である。多段カスケードトライステートバッファの、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのドレインが金属パッド１７０ｃ、１７０ｄ、１８０ｃ、または１８０ｄに接続されている、最終段のトライステートドライバの負荷または装荷（静電容量）などの、オフチップバッファ５８ａ、５８ｂ、５８ｃ、または５８ｄの負荷または装荷（静電容量）は、１０ｐＦから１００ｐＦまでの範囲など、１０ｐＦより大きいか、または２ｐＦから１００ｐＦまでの範囲など、２ｐＦより大きいか、または１ｐＦから１００ｐＦまでの範囲など、１ｐＦより大きいものとすることができる。
【０４８４】
図８６または９５に示されているオフチップバッファ５８ｂの負荷または装荷（静電容量）は、図８６または９５に示されているチップ間バッファ７０２ａの負荷または装荷（静電容量）より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。図８６または９５に示されているオフチップバッファ５８ｃの負荷または装荷（静電容量）は、図８６または９５に示されているチップ間バッファ７０３ａの負荷または装荷（静電容量）より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。
【０４８５】
図８６または９５を参照すると、チップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａのピーク駆動電流によって特徴付けられ、オフチップバッファ５８ｂまたは５８ｃのサイズは、オフチップバッファ５８ｂまたは５８ｃのピーク電流によって特徴付けられうることがわかる。オフチップバッファ５８ｂまたは５８ｃのピーク駆動電流は、チップ間バッファ７０２ａまたは７０３ａのピーク駆動電流より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。
【０４８６】
例えば、図８６に示されているチップ間バッファ７０２ａに関して、ＰＭＯＳトランジスタ７５２ｂがオンで、ＮＭＯＳトランジスタ７５２ａがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷もしくは装荷は、充電電流を充電する。ＮＭＯＳトランジスタ７５２ａがオンで、ＰＭＯＳトランジスタ７５２ｂがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷または装荷は、放電電流を放電する。ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂのピーク充電または放電電流（バイアス電圧の関数）を使用して、チップ間バッファ７０２ａのピーク駆動電流を定義することができる。図８６に示されているオフチップバッファ５８ｂに関して、ＰＭＯＳトランジスタ４２０４がオンで、ＮＭＯＳトランジスタ４２０３がオフである場合、オフチップバッファ５８ｂによって駆動される前記の負荷もしくは装荷は、充電電流を充電する。ＮＭＯＳトランジスタ４２０３がオンで、ＰＭＯＳトランジスタ４２０４がオフである場合、オフチップバッファ５８ｂによって駆動される前記の負荷または装荷は、放電電流を放電する。ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４のピーク充電または放電電流（バイアス電圧の関数）を使用して、オフチップバッファ５８ｂのピーク駆動電流を定義することができる。オフチップバッファ５８ｂのピーク駆動電流は、チップ間バッファ７０２ａのピーク駆動電流より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。
【０４８７】
図８６または９５を参照すると、チップ間バッファ７０２ａまたは７０３ａのサイズは、チップ間バッファ７０２ａまたは７０３ａの最終段のドライバ内のトランジスタのオン抵抗によって特徴付けられ、オフチップバッファ５８ｂまたは５８ｃのサイズは、オフチップバッファ５８ｂまたは５８ｃの最終段のドライバ内のトランジスタのオン抵抗によって特徴付けられうることがわかる。オフチップバッファ５８ｂまたは５８ｃのオン抵抗は、チップ間バッファ７０２ａまたは７０３ａのオン抵抗より、３から１００倍までの範囲など、３倍超、１０倍、２５倍、または５０倍大きい。
【０４８８】
例えば、図８６に示されているチップ間バッファ７０２ａに関して、ＰＭＯＳトランジスタ７５２ｂがオンで、ＮＭＯＳトランジスタ７５２ａがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷もしくは装荷は充電され、ＰＭＯＳトランジスタ７５２ｂは、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ７５２ａがオンで、ＰＭＯＳトランジスタ７５２ｂがオフである場合、チップ間バッファ７０２ａによって駆動される前記の負荷または装荷は放電され、ＮＭＯＳトランジスタ７５２ａは、オン抵抗の抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂのオン抵抗（バイアス電圧の関数）を使用して、チップ間バッファ７０２ａのサイズを特徴付けることができる。図８６に示されているオフチップバッファ５８ｂに関して、ＰＭＯＳトランジスタ４２０４がオンで、ＮＭＯＳトランジスタ４２０３がオフである場合、オフチップバッファ５８ｂによって駆動される前記の負荷もしくは装荷は充電され、ＰＭＯＳトランジスタ４２０４は、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ４２０３がオンで、ＰＭＯＳトランジスタ４２０４がオフである場合、オフチップバッファ５８ｂによって駆動される前記の負荷または装荷は放電され、ＮＭＯＳトランジスタ４２０３は、オン抵抗を持つ抵抗器と等価である。ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４のオン抵抗（バイアス電圧の関数）を使用して、オフチップバッファ５８ｂのサイズを特徴付けることができる。
【０４８９】
図８６または９５を参照すると、チップ間バッファ７０１ａ、７０２ａ、７０３ａ、または７０４ａのサイズまたはオフチップバッファ５８ａ、５８ｂ、５８ｃ、５８ｄのサイズは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができることがわかる。図１０２または１０３は、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長を定義または計算する方法を示している。
【０４９０】
図１０２または１０３は、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであるものとしてよいＭＯＳトランジスタ（金属酸化膜半導体トランジスタ）の上面図を示している。図１０２を参照すると、チップのＭＯＳトランジスタは、チップの半導体基板内の、活性領域６００、拡散領域、半導体基板内の、また活性領域６００の周りの、フィールドオキサイド領域６０２、フィールドオキサイド領域６０２上の、また活性領域６００を横断する、ゲート６０４、ならびに活性領域６００とゲート６０４との間のゲートオキサイド（図示せず）を備えることがわかる。活性領域６００は、ゲート６０４の一方の側にあるソース６０６、およびゲート６０４の他方の側にあるドレイン６０８として画成することができる。ゲート６０４の材料は、ポリシリコン、金属シリサイド、または前記材料の複合層とすることができ、金属シリサイドは、ＮｉＳｉ、ＣｏＳ、ＴｉＳｉ2、またはＷＳｉとすることができる。あるいは、ゲート６０４の材料は、Ｗ、ＷＮ、ＴｉＮ、Ｔａ、ＴａＮ、Ｍｏなどの金属、もしくは合金、または前記材料の複合層とすることができる。ゲートオキサイドの材料は、酸化ケイ素またはＨｆ含有酸化物などのＨｉｇｈ−ｋ酸化物とすることができる。Ｈｆ含有酸化物は、ＨｆＯ2、ＨｆＳｉＯＮ、またはＨｆＳｉＯであるものとしてよい。Ｗの基準マークは、ゲート６０４の長さが拡散領域６００の上を交差する、ＭＯＳトランジスタの物理的チャネル幅として定義され、Ｌの基準マークは、ゲート６０４の幅が拡散領域６００の上にある、ＭＯＳトランジスタの物理的チャネル長として定義される。
【０４９１】
あるいは、図１０３を参照すると、ＭＯＳトランジスタは、１つまたは複数の拡散領域６００の上に複数の部分６０４1〜６０４nを持つゲート６０４を備えることができることがわかる。Ｗ1〜Ｗnの基準マークは、ゲート６０４のそれぞれの部分６０４1〜６０４nの長さが（複数可）拡散領域６００の上で交差する、ゲート６０４のそれぞれの部分６０４1〜６０４nの物理的チャネル幅として定義され、Ｌの基準マークは、ゲート６０４の部分６０４1〜６０４nのうちの１つの部分の幅が（複数可）拡散領域６００の上にある、ゲート６０４の部分６０４1〜６０４nのうちの１つの部分の物理的チャネル長として定義される。この場合、ＭＯＳトランジスタの物理的チャネル幅は、ゲート６０４のそれぞれの部分６０４1〜６０４nの物理的チャネル幅Ｗ1〜Ｗnの総和であり、ＭＯＳトランジスタの物理的チャネル長は、ゲート６０４の部分６０４1〜６０４nのうちの１つの部分の物理的チャネル長Ｌである。
【０４９２】
したがって、図１０２または１０３に例示されているようなＭＯＳトランジスタの物理的チャネル幅および物理的チャネル長の定義は、本明細書で説明されているさまざまな特徴／構成に適用可能であるものとしてよい。
【０４９３】
図８６に示されているチップ間バッファ７０２ａのサイズは、ＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、金属相互接続線７４０ｄを通してチップ７００の金属パッド１７０ｂに接続されうる。チップ間バッファ７０２ａが図８８に示されている２段カスケードチップ間ドライバである場合、チップ間バッファ７０２ａのサイズは、最終段のドライバ５８５ｂ内のＮＭＯＳトランジスタ７５２ａまたはＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５２ａおよびＰＭＯＳトランジスタ７５２ｂのドレインは、金属相互接続部７４０ｄを通してチップ７００の金属パッド１７０ｂに接続される。ＮＭＯＳトランジスタ７５２ａの物理的チャネル幅と物理的チャネル長との比は、例えば１から５０までの範囲とすることができ、例示的な実施形態では、この比は、１から２０までの範囲とすることができる。ＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比は、好適な値、例えば１から１００までの範囲とすることができ、例示的な実施形態では、この比は、１から４０までの範囲とすることができる。
【０４９４】
図８６に示されているチップ間バッファ７０３ａのサイズは、ＮＭＯＳトランジスタ７５３ａまたはＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、金属相互接続部７４０ｆを通してチップ８００の金属パッド１８０ａに接続されうる。チップ間バッファ７０３ａが図８９に示されている２段カスケードチップ間ドライバである場合、チップ間バッファ７０３ａのサイズは、最終段のドライバ５８６ｂ内のＮＭＯＳトランジスタ７５３ａまたはＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ７５３ａおよびＰＭＯＳトランジスタ７５３ｂのドレインは、金属相互接続部７４０ｆを通してチップ８００の金属パッド１８０ａに接続される。ＮＭＯＳトランジスタ７５３ａの物理的チャネル幅と物理的チャネル長との比は、例えば１から５０までの範囲とすることができ、例示的な実施形態では、この比は、１から２０までの範囲とすることができる。ＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比は、例えば１から１００までの範囲とすることができ、例示的な実施形態では、この比は、１から４０までの範囲とすることができる。
【０４９５】
図８６に示されているオフチップバッファ５８ｂのサイズは、ＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、金属相互接続部７４０ｍを通してチップ７００の金属パッド１７０ｄに接続されうる。オフチップバッファ５８ｂが図９２に示されている２段カスケードオフチップドライバである場合、オフチップバッファ５８ｂのサイズは、最終段のドライバ４２６ｂ内のＮＭＯＳトランジスタ４２０３またはＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４２０３およびＰＭＯＳトランジスタ４２０４のドレインは、金属相互接続部７４０ｍを通してチップ７００の金属パッド１７０ｄに接続される。ＮＭＯＳトランジスタ４２０３の物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。ＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比は、例えば６０から４０，０００までの範囲など、６０より大きいものとすることができ、例示的な実施形態では、この比は、１００から６００までの範囲など、１００より大きいものとすることができる。例示的な実施形態については、ＮＭＯＳトランジスタ４２０３の物理的チャネル幅と物理的チャネル長との比は、ＮＭＯＳトランジスタ７５２ａの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。さらに、例示的な実施形態については、ＰＭＯＳトランジスタ４２０４の物理的チャネル幅と物理的チャネル長との比は、ＰＭＯＳトランジスタ７５２ｂの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。
【０４９６】
図８６に示されているオフチップバッファ５８ｃのサイズは、ＮＭＯＳトランジスタ４３０３またはＰＭＯＳトランジスタ４３０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のドレインは、金属相互接続部７４０ｐを通してチップ８００の金属パッド１８０ｃに接続されうる。オフチップバッファ５８ｃが図９３に示されている２段カスケードオフチップドライバである場合、オフチップバッファ５８ｃのサイズは、最終段のドライバ４２７ｂ内のＮＭＯＳトランジスタ４３０３またはＰＭＯＳトランジスタ４３０４の物理的チャネル幅と物理的チャネル長との比によって特徴付けることができ、ＮＭＯＳトランジスタ４３０３およびＰＭＯＳトランジスタ４３０４のドレインは、金属相互接続部７４０ｐを通してチップ８００の金属パッド１８０ｃに接続される。ＮＭＯＳトランジスタ４３０３の物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。ＰＭＯＳトランジスタ４３０４の物理的チャネル幅と物理的チャネル長との比は、例えば６０から４０，０００までの範囲など、６０より大きいものとすることができ、例示的な実施形態では、この比は、１００から６００までの範囲など、１００より大きいものとすることができる。ＮＭＯＳトランジスタ４３０３の物理的チャネル幅と物理的チャネル長との比は、ＮＭＯＳトランジスタ７５３ａの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。ＰＭＯＳトランジスタ４３０４の物理的チャネル幅と物理的チャネル長との比は、ＰＭＯＳトランジスタ７５３ｂの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。
【０４９７】
図９５に示されているチップ間バッファ７０１ａまたは７０２ａのサイズは、チップ間トライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、トライステートドライバは、金属相互接続部７４０ｂまたは７４０ｄを通してチップ７００の金属パッド１７０ａまたは１７０ｂに接続されうる。トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば１から５０までの範囲、例示的な実施形態では、１から２０までの範囲内であることができる。トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば１から１００までの範囲、例示的な実施形態では、１から４０までの範囲内であることができる。
【０４９８】
図９５に示されているチップ間バッファ７０１ａまたは７０２ａが多段トライステートバッファである場合、チップ間バッファ７０１ａまたは７０２ａのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、最終段のトライステートドライバは、金属相互接続部７４０ｂまたは７４０ｄを通してチップ７００の金属パッド１７０ａまたは１７０ｂに接続されうる。最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば、１から５０までの範囲とすることができ、例示的な実施形態では、この比は、１から２０までの範囲とすることができる。最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲とすることができ、例示的な実施形態では、この比は、１から４０までの範囲とすることができる。
【０４９９】
図９５に示されているチップ間バッファ７０３ａまたは７０４ａのサイズは、チップ間トライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、トライステートドライバは、金属相互接続部７４０ｆまたは７４０ｈを通してチップ８００の金属パッド１８０ａまたは１８０ｂに接続されうる。トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から５０までの範囲、例示的な実施形態では、１から２０までの範囲内である。トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、１から１００までの範囲であり、例示的な実施形態では、１から４０までの範囲とすることができる。
【０５００】
図９５に示されているチップ間バッファ７０３ａまたは７０４ａが多段トライステートバッファである場合、チップ間バッファ７０３ａまたは７０４ａのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、最終段のトライステートドライバは、金属相互接続部７４０ｆまたは７４０ｈを通してチップ８００の金属パッド１８０ａまたは１８０ｂに接続されうる。最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば、１から５０までの範囲とすることができ、例示的な実施形態では、１から２０までの範囲とすることができる。最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、例えば、１から１００までの範囲とすることができ、例示的な実施形態では、１から４０までの範囲とすることができる。
【０５０１】
図９５に示されているオフチップバッファ５８ａまたは５８ｂのサイズは、オフチップトライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、トライステートドライバは、金属相互接続部７４０ｊまたは７４０ｍを通してチップ７００の金属パッド１７０ｃまたは１７０ｄに接続されうる。トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４０，０００までの範囲など、例えば６０より大きいものとすることができ、例示的な実施形態では、１００から６００までの範囲など、１００より大きいものとすることができる。
【０５０２】
図９５に示されているオフチップバッファ５８ａまたは５８ｂが多段トライステートバッファである場合、オフチップバッファ５８ａまたは５８ｂのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、最終段のトライステートドライバは、金属相互接続部７４０ｊまたは７４０ｍを通してチップ７００の金属パッド１７０ｃまたは１７０ｄに接続されうる。最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４０，０００までの範囲など、例えば６０より大きいものとすることができ、例示的な実施形態では、１００から６００までの範囲など、１００より大きいものとすることができる。
【０５０３】
図９５に示されているオフチップトライステートバッファ５８ａまたは５８ｂのトライステートドライバ（最終段にある）のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図９５に示されているチップ間トライステートバッファ７０１ａまたは７０２ａのトライステートドライバ（最終段にある）のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。図９５に示されているオフチップトライステートバッファ５８ａまたは５８ｂのトライステートドライバ（最終段にある）のＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図９５に示されているチップ間トライステートバッファ７０１ａまたは７０２ａのトライステートドライバ（最終段にある）のＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。
【０５０４】
図９５に示されているオフチップバッファ５８ｃまたは５８ｄのサイズは、オフチップトライステートバッファのトライステートドライバのＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、トライステートドライバは、金属相互接続部７４０ｐまたは７４０ｒを通してチップ８００の金属パッド１８０ｃまたは１８０ｄに接続されうる。トライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、５０から３００までの範囲など、５０より大きいものとすることができる。トライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４０，０００までの範囲など、例えば６０より大きいものとすることができ、例示的な実施形態では、この比は、１００から６００までの範囲など、１００より大きいものとすることができる。
【０５０５】
図９５に示されているオフチップバッファ５８ｃまたは５８ｄが多段トライステートバッファである場合、オフチップバッファ５８ｃまたは５８ｄのサイズは、多段トライステートバッファの最終段のトライステートドライバ内のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比によって特徴付けることができる。図示されているように、最終段のトライステートドライバは、金属相互接続部７４０ｐまたは７４０ｒを通してチップ８００の金属パッド１８０ｃまたは１８０ｄに接続されうる。最終段のトライステートドライバのＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、３０から２０，０００までの範囲など、例えば３０より大きいものとすることができ、例示的な実施形態では、この比は、５０から３００までの範囲など、５０より大きいものとすることができる。最終段のトライステートドライバのＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、６０から４０，０００までの範囲など、例えば６０より大きいものとすることができ、例示的な実施形態では、１００から６００までの範囲など、１００より大きいものとすることができる。
【０５０６】
図９５に示されているオフチップトライステートバッファ５８ｃまたは５８ｄのトライステートドライバ（最終段にある）のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図９５に示されているチップ間トライステートバッファ７０３ａまたは７０４ａのトライステートドライバ（最終段にある）のＮＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。図９５に示されているオフチップトライステートバッファ５８ｃまたは５８ｄのトライステートドライバ（最終段にある）のＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比は、図９５に示されているチップ間トライステートバッファ７０３ａまたは７０４ａのトライステートドライバ（最終段にある）のＰＭＯＳトランジスタの物理的チャネル幅と物理的チャネル長との比より、３から１００倍までの範囲など、例えば、３倍超、１０倍、２５倍、または５０倍大きいものとしてよい。
【０５０７】
あるいは、図１１０Ａを参照すると、チップ７００の内部回路２００ｃは、チップ間回路およびチップ７００の試験インターフェース回路を通すことなくチップ７００の金属相互接続部７４０ａを通してオフチップバッファ５８ａの第２のノードＳＮ５に接続することができることがわかる。チップ８００の内部回路２００ｇは、チップ間回路およびチップ８００の試験インターフェース回路を通すことなくチップ８００の金属相互接続部７４０ｅを通してオフチップバッファ５８ｃの第１のノードＦＮ７に接続することができる。図８６の回路図を比較すると、図８６に示されているようなチップ間回路２００ａおよび２００ｅならびに試験インターフェース回路３３３ａおよび３３３ｃを省くことができることがわかる。図８６内の要素を示す同じ参照番号で示されている図１１０Ａ内の要素は、図８６に例示されている要素と同じ材料およびスペックを有する。
【０５０８】
あるいは、図１１０Ｂを参照すると、チップ７００の内部回路２００ｃは、チップ間回路およびチップ７００の試験インターフェース回路を通すことなくチップ７００の金属相互接続部７４０ａを通してオフチップバッファ５８ａの第２のノードＳＮ５に接続することができることがわかる。チップ８００の内部回路２００ｇは、チップ間回路およびチップ８００の試験インターフェース回路を通すことなくチップ８００の金属相互接続部７４０ｅを通してオフチップバッファ５８ｃの第１のノードＦＮ７に接続することができる。図９５の回路図を比較すると、図９５に示されているようなチップ間回路２００ａおよび２００ｅならびに試験インターフェース回路３３３ａおよび３３３ｃを省くことができることがわかる。図８６および９５内の要素を示す同じ参照番号で示されている図１１０Ｂ内の要素は、図８６および９５に例示されている要素と同じ材料およびスペックを有する。
【０５０９】
図１０５は、チップの概略上面斜視図を示している。チップ９００の回路設計は、チップ１２０、１３０、および１４０のうちの１つに適用することができる。チップ９００は、共有メモリ回路ブロック９０１および複数の回路ブロック９０２、９０３、および９０４を備える。
【０５１０】
共有メモリ回路ブロック９０１は、例えば、２５６キロバイトから１６メガバイトまでの範囲の記憶容量を有する、スタティックランダムアクセスメモリ回路ブロックとすることができる。あるいは、共有メモリ回路ブロック９０１は、例えば、１メガバイトから２５６メガバイトまでの範囲の記憶容量を有する、ダイナミックランダムアクセスメモリ回路ブロックとすることができる。
【０５１１】
回路ブロック９０２、９０３、および９０４のうちのどれか１つのチップは、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、論理回路ブロック、アナログ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、無線周波（ＲＦ）回路ブロック、またはモデム回路ブロックとすることができる。例えば、回路ブロック９０２は、中央演算処理装置（ＣＰＵ）回路ブロックとすることができ、回路ブロック９０３は、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロックとすることができ、回路ブロック９０４は、別の中央演算処理装置（ＣＰＵ）回路ブロック、別のグラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、ベースバンド回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、論理回路ブロック、アナログ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、無線周波（ＲＦ）回路ブロック、またはモデム回路ブロックとすることができる。
【０５１２】
チップ９００は、チップ９００のパッシベーション層の上の複数の金属相互接続部またはトレース１７１〜１７５、１８１〜１８５、および１９１〜１９５、ならびに金属相互接続部またはトレース１７１〜１７５、１８１〜１８５、および１９１〜１９５上の複数の金属ピラーまたはバンプ９２２を備える。チップ９００の回路設計が図８、５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０７Ｋ、または１０７Ｌに示されているチップ１２０のうちの１つのチップに適用される場合、チップ９００において設計されているような金属相互接続部またはトレース１７１〜１７５、１８１〜１８５、および１９１〜１９５は、パターン形成金属層２によって構成され、チップ９００において設計されているような金属ピラーまたはバンプ９２２は、金属ピラーまたはバンプ２４とすることができる。チップ９００の回路設計が図１９、５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１３０のうちの１つのチップに適用される場合、チップ９００において設計されているような金属相互接続部またはトレース１７１〜１７５、１８１〜１８５、および１９１〜１９５は、パターン形成金属層４によって構成され、チップ９００において設計されているような金属ピラーまたはバンプ９２２は、金属ピラーまたはバンプ４４とすることができる。チップ９００の回路設計が図２９、５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、８５、１０７Ｋ、１０７Ｌ、１０８Ｆ、または１０９Ｔに示されているチップ１４０のうちの１つのチップに適用される場合、チップ９００において設計されているような金属相互接続部またはトレース１７１〜１７５、１８１〜１８５、および１９１〜１９５は、パターン形成金属層６によって構成され、チップ９００において設計されているような金属ピラーまたはバンプ９２２は、金属ピラーまたはバンプ６４とすることができる。
【０５１３】
共有メモリ回路ブロック９０１は、金属相互接続部もしくはトレース１７１〜１７５を通して回路ブロック９０２、９０３、および９０４に接続することができる。金属相互接続部もしくはトレース１７１〜１７５は、複数の電源相互接続部、プレーン、バス、もしくはトレース１７１および１７５（これらのうちの２つが図示されている）、複数の共有信号相互接続部、バス、もしくはトレース１７２（これらのうちの１つが図示されている）、複数のグランド相互接続部、プレーン、バス、もしくはトレース１７３（これらのうちの１つが図示されている）、および複数のクロック相互接続部、バス、もしくはトレース１７４（これらのうちの１つが図示されている）を備えることができる。共有信号相互接続部、バス、もしくはトレース１７２は、複数の共有ビット線もしくは相互接続部、および複数の共有アドレス線もしくは相互接続部を備えることができる。金属相互接続部もしくはトレース１７１〜１７５は、チップ９００のパッシベーション層内のいくつかの開口部９２１を通して共有メモリ回路ブロック９０１および回路ブロック図９０２、９０３、および９０４に接続することができる。
【０５１４】
回路ブロック９０２は、金属相互接続部もしくはトレース１８１〜１８５を通して回路ブロック９０３に接続することができる。金属相互接続部もしくはトレース１８１〜１８５は、複数の電源相互接続部、プレーン、バス、もしくはトレース１８１および１８５（これらのうちの２つが図示されている）、複数の信号相互接続部、バス、もしくはトレース１８２（これらのうちの１つが図示されている）、複数のグランド相互接続部、プレーン、バス、もしくはトレース１８３（これらのうちの１つが図示されている）、および複数のクロック相互接続部、バス、もしくはトレース１８４（これらのうちの１つが図示されている）を備えることができる。信号相互接続部、バス、もしくはトレース１８２は、複数のビット線もしくはビット相互接続部を備えることができる。金属相互接続部もしくはトレース１８１〜１８５は、チップ９００のパッシベーション層内のいくつかの開口部９２１を通して回路ブロック図９０２および９０３に接続することができる。
【０５１５】
回路ブロック９０４は、金属相互接続部もしくはトレース１９１〜１９５を通して回路ブロック９０２および９０３に接続することができる。金属相互接続部もしくはトレース１９１〜１９５は、複数の電源相互接続部、プレーン、バス、もしくはトレース１９１および１９５（これらのうちの２つが図示されている）、複数の共有信号相互接続部、バス、もしくはトレース１９２（これらのうちの１つが図示されている）、複数のグランド相互接続部、プレーン、バス、もしくはトレース１９３（これらのうちの１つが図示されている）、および複数のクロック相互接続部、バス、もしくはトレース１９４（これらのうちの１つが図示されている）を備えることができる。共有信号相互接続部、バス、もしくはトレース１９２は、複数のビット線もしくはビット相互接続部を備えることができる。金属相互接続部もしくはトレース１９１〜１９５は、チップ９００のパッシベーション層内のいくつかの開口部９２１を通して回路ブロック図９０２、９０３、および９０４に接続することができる。
【０５１６】
データは、共有信号相互接続部、バス、またはトレース１７２を通して、回路ブロック９０２、９０３、９０４から共有メモリ回路ブロック９０１に伝送することができ、データビット幅は、例えば、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲である。データは、共有信号相互接続部、バス、またはトレース１７２を通して、共有メモリ回路ブロック９０１から回路ブロック９０２、９０３、９０４に伝送することができ、データビット幅は、例えば、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲である。例えば、共有メモリ回路ブロック９０１と回路ブロック９０２との間の共有信号バス内の信号経路がオンにされた場合、共有メモリ回路ブロック９０１と回路ブロック９０３との間の共有信号バス内の信号経路、および共有メモリ回路ブロック９０１と回路ブロック９０４との間の共有信号バス内の信号経路は、オフにされる。あるいは、共有メモリ回路ブロック９０１と回路ブロック９０３との間の共有信号バス内の信号経路がオンにされた場合、共有メモリ回路ブロック９０１と回路ブロック９０２との間の共有信号バス内の信号経路、および共有メモリ回路ブロック９０１と回路ブロック９０４との間の共有信号バス内の信号経路は、オフにされる。あるいは、共有メモリ回路ブロック９０１と回路ブロック９０４との間の共有信号バス内の信号経路がオンにされた場合、共有メモリ回路ブロック９０１と回路ブロック９０２との間の共有信号バス内の信号経路、および共有メモリ回路ブロック９０１と回路ブロック９０３との間の共有信号バス内の信号経路は、オフにされる。
【０５１７】
あるいは、回路ブロック９０２と共有メモリ回路ブロック９０１との間でデータを伝送するための相互接続は、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲のデータビット幅を有することができる。回路ブロック９０３と共有メモリ回路ブロック９０１との間でデータを伝送するための相互接続は、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲のデータビット幅を有することができる。回路ブロック９０４と共有メモリ回路ブロック９０１との間でデータを伝送するための相互接続は、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲のデータビット幅を有することができる。
【０５１８】
回路ブロック９０２と９０３との間で信号を伝送するための相互接続は、信号相互接続、バス、またはトレース１８２を通して行うことができ、データビット幅は、例えば、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲である。
【０５１９】
回路ブロック９０２、９０３、９０４の間で信号を伝送するための相互接続は、共有信号相互接続、バス、またはトレース１９２を通して行うことができ、データビット幅は、例えば、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲である。あるいは、回路ブロック９０２と９０４との間で信号を伝送するための相互接続は、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲のデータビット幅を有することができ、回路ブロック９０３と９０４との間で信号を伝送するための相互接続は、１６ビット以上、または３２ビット以上、または６４ビット以上、または１２８ビット以上、または５１２ビット以上、または１６から１２８ビットまでの範囲のデータビット幅を有することができる。
【０５２０】
図１０６Ａ〜１０６Ｈは、図１０５に例示されているチップ９００に関する８つの代替的形態の概略を示している。図１０６Ａを参照すると、チップ９００は、半導体基板６０１と、半導体基板６０１内の、および／または半導体基板６０１の上の、トランジスタ７０５ａおよび７０５ｂを含む、複数のトランジスタ７０５と、半導体基板６０１の上の複数の誘電体層６１１と、誘電体層６１１内の複数の細線金属層９２３と、誘電体層６１１内の複数のビアプラグ９２４および９２６と、いくつかの誘電体層６１１のうちの１つの誘電体層内の、もしくはその誘電体層上の複数の金属トレースもしくはパッド９２５と、半導体基板６０１の上の、またトランジスタ７０５の上の、また誘電体層６１１の上の、また細線金属層９２３の上の、また金属トレースもしくはパッド９２５の上のパッシベーション層５０１と、パッシベーション層５０１上のポリマー層５０２と、ポリマー層５０２上の、また金属トレースもしくはパッド９２５の複数の接点上のパターン形成金属層９２０と、パターン形成金属層９２０上の、またポリマー層５０２上のポリマー層５０３と、パターン形成金属層９２０の複数の接点上の、またポリマー層５０３上の複数の金属ピラーもしくはバンプ９２２（これらのうちの１つが図示されている）とを備えうることがわかる。
【０５２１】
半導体基板６０１は、シリコン基板もしくはガリウムヒ素（ＧａＡｓ）基板とすることができ、１から３０マイクロメートルまでの範囲、または２から１０マイクロメートルまでの範囲、または５から５０マイクロメートルまでの範囲、または１０から１００マイクロメートルまでの範囲、または１０から５００マイクロメートルまでの範囲など、１マイクロメートルより大きい好適な厚さを有することができる。誘電体層６１１のそれぞれは、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ炭化ケイ素の単層、または前記の材料から作られた複合層からなるものとしてよい。
【０５２２】
細線金属トレース９２３および金属トレースまたはパッド９２５は、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成されうる。細線金属トレース９２３および金属トレースまたはパッド９２５のそれぞれは、電気メッキされた銅層７４３、電気メッキされた銅層７４３の底部の、また電気メッキされた銅層７４３の側壁の接着／バリア層７４１、および電気メッキされた銅層７４３の底部の、また電気メッキされた銅層７４３の側壁の、電気メッキされた銅層７４３と接着／バリア層７４１との間のシード層７４２からなるものとしてよい。電気メッキされた銅層７４３は、例えば、０．１５から１．２マイクロメートルまでの範囲など、１．５マイクロメートルより小さい厚さを有することができ、０．０５から１マイクロメートルまでの範囲など、１マイクロメートルより小さい幅を有することができる。シード層７４２は、スパッタリングプロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって形成され、銅またはチタン銅合金を含むことができる。接着／バリア層７４１は、スパッタリングプロセスなどの、物理的気相成長（ＰＶＤ）プロセスによって形成され、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、または窒化タンタルを含みうる。電気メッキされた銅層７４３の側壁は、接着／バリア層７４１およびシード層７４２によって覆われる。
【０５２３】
あるいは、金属トレースまたはパッド９２５は、アルミニウムのスパッタリングを含むプロセスによって形成することができる。金属トレースまたはパッド９２５のそれぞれは、例えば、窒化チタンの単層などの、チタン含有層、およびチタン含有層上の０．２５から３マイクロメートルまでの範囲の厚さを有するアルミニウムまたはアルミニウム合金層からなるものとしてよい。
【０５２４】
金属トレースまたはパッド９２５は、ビアプラグ９２６を通して上部の細線金属層９２３に接続することができる。上部の細線金属層９２３は、ビアプラグ９２４を通して底部の細線金属層９２３に接続することができる。底部の細線金属層９２３は、ビアプラグ９２４を通してトランジスタ７０５に接続することができる。
【０５２５】
パッシベーション層５０１は、化学気相成長（ＣＶＤ）法によって形成することができ、０．３から１．５マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有するものとしてよい。パッシベーション層５０１は、一般に、酸化ケイ素（ＳｉＯ2など）、窒化ケイ素（Ｓｉ3Ｎ4など）、オキシ窒化ケイ素、オキシ炭化ケイ素、リン珪酸ガラス（ＰＳＧ）、窒化ケイ素炭素、または前記の材料の複合層から作られる。パッシベーション層５０１は、１つまたは複数の無機層で構成することができる。例えば、パッシベーション層５０１は、０．２から１．２マイクロメートルまでの範囲の厚さを有する、酸化ケイ素またはオキシ炭化ケイ素などの酸化物層および酸化物層上の０．２から１．２マイクロメートルまでの範囲の厚さを有する、窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素などの窒化物層からなるものとすることができる。あるいは、パッシベーション層５０１は、０．３から１．５マイクロメートルまでの範囲の厚さを有する窒化ケイ素、オキシ窒化ケイ素、または窒化炭素ケイ素の単層とすることができる。
【０５２６】
パッシベーション層５０１内の複数の開口部９２１（これらのうち２つが図示されている）は、金属トレースまたはパッド９２５の接点の上にあって、それらを露出し、金属トレースまたはパッド９２５の接点は、開口部９２１の底部にある。
【０５２７】
ポリマー層５０２は、２から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。ポリマー層５０２内の複数の開口部５０２ａは、金属トレースまたはパッド９２５の、開口部９２１によって露出されている、接点の上にあって、それらを露出する。ポリマー層５０２の厚さは、パッシベーション層５０１の厚さより大きく、また誘電体層６１１のそれぞれの厚さより大きいものとしてよい。
【０５２８】
パターン形成金属層９２０は、接着層３０１、シード層３０２、および金属層３０３からなるものとすることができる。接着層３０１は、ポリマー層５０２上に、また金属トレースまたはパッド９２５の、開口部５０２ａによって露出されている、接点上に形成することができる。シード層３０２は、接着層３０１上に、またポリマー層５０２の上に、また金属トレースまたはパッド９２５の、開口部５０２ａによって露出されている、接点の上に形成することができる。金属層３０３は、シード層３０２上に、またポリマー層５０２の上に、また金属トレースまたはパッド９２５の、開口部５０２ａによって露出されている、接点の上に形成することができる。金属層３０３の側壁は、シード層３０２および接着層３０１によって覆われていない。金属層３０３の厚さは、金属トレースまたはパッド９２５のそれぞれの厚さより大きく、また細線金属層９２３のそれぞれの厚さより大きいものとしてよい。パッシベーション層５０１は、パターン形成金属層９２０と金属トレースもしくはパッド９２５との間にある。接着層３０１、シード層３０２、および金属層３０３の詳細は、それぞれ、図８、１９、または２９に例示されているように、接着層２１、４１、または６１、シード層２２、４２、または６２、および金属層２３、４３、または６３の詳細として参照することができる。
【０５２９】
例えば、接着層３０１は、ポリマー層５０２上の、また金属トレースまたはパッド９２５の、開口部５０２ａによって露出された接点上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層とすることができる。シード層３０２は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３０３は、銅またはチタン銅合金の単層上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅層とすることができる。
【０５３０】
あるいは、接着層３０１は、ポリマー層５０２上の、また金属トレースまたはパッド９２５の、開口部５０２ａによって露出された接点上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層とすることができる。シード層３０２は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３０３は、銅またはチタン銅合金の単層上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する銅層とすることができる。
【０５３１】
パターン形成金属層９２０は、図１０５に例示されている金属相互接続部またはトレース１７１〜１７５、１８１〜１８５、および１９１〜１９５上に金属相互接続部９２０を構成することができる。例えば、図１０５に例示されている共有メモリ回路ブロック９０１内にあるときの、トランジスタ７０５ａは、パターン形成金属層９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１７１、１７２、１７３、１７４、または１７５を通して、図１０５に例示されている回路ブロック９０２、９０３、または９０４内にあるときの、トランジスタ７０５ｂに物理的に、また電気的に接続されうる。あるいは、図１０５に例示されている回路ブロック９０２内にあるときの、トランジスタ７０５ａは、パターン形成金属層９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１８１、１８２、１８３、１８４、または１８５を通して、図１０５に例示されている回路ブロック９０３内にあるときの、トランジスタ７０５ｂに物理的に、また電気的に接続されうる。あるいは、図１０５に例示されている回路ブロック９０４内にあるときの、トランジスタ７０５ａは、パターン形成金属層９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１９１、１９２、１９３、１９４、または１９５を通して、図１０５に例示されている回路ブロック９０２または９０３内にあるときの、トランジスタ７０５ｂに物理的に、また電気的に接続されうる。
【０５３２】
ポリマー層５０３は、２から３０マイクロメートルまでの範囲の厚さを有するものとしてよい。ポリマー層５０３内の複数の開口部５０３ａ（これらのうちの１つが図示されている）が、パターン形成金属層９２０の（金属層３０３の）接点の上にあり、それらを露出する。ポリマー層５０３の厚さは、パッシベーション層５０１の厚さより大きく、また誘電体層６１１のそれぞれの厚さより大きいものとしてよい。
【０５３３】
金属ピラーまたはバンプ９２２は、接着層３１１、シード層３１２、および金属層３１３からなるものとすることができる。接着層３１１は、金属層３０３の、開口部５０３ａによって露出されている、接点上に、またポリマー層５０３上に形成することができる。シード層３１２を、接着層３１１上に形成することができる。金属層３１３をシード層３１２上に形成することができる。金属層３１３は、シード層３１２および接着層３１１によって覆われていない１つまたは複数の側壁を有する。
【０５３４】
接着層３１１は、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するものとしてよく、チタン、チタンタングステン合金、窒化チタン、タンタル、窒化タンタル、またはクロムを含むことができる。シード層３１２は、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するものとしてよく、銅、チタン銅合金、金、またはニッケルを含むことができる。金属層３１３は、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有するものとしてよく、銅、ニッケル、または金の単層であるか、５から５０マイクロメートルまでの範囲の厚さを有する銅層と、銅層上の０．１から１０マイクロメートルまでの範囲の厚さを有するニッケル層と、ニッケル層上の０．０１から５マイクロメートルまでの範囲の厚さを有する金層とを含む複合層であるものとしてよい。
【０５３５】
例えば、接着層３１１は、金属層３０３の、開口部５０３ａによって露出された接点上の、またポリマー層５０３上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層とすることができる。シード層３１２は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３１３は、銅またはチタン銅合金の単層上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する銅層とすることができる。
【０５３６】
あるいは、接着層３１１は、金属層３０３の、開口部５０３ａによって露出された接点上の、またポリマー層５０３上の、１ナノメートルから０．５マイクロメートルまでの範囲、好ましくは１ナノメートルから０．１マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層とすることができる。シード層３１２は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲、好ましくは２０ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３１３は、銅またはチタン銅合金の単層上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する銅層とすることができる。
【０５３７】
図１０６Ｂを参照すると、チップ９００は図１０６Ａに示されているチップに、ポリマー層５０３がポリマー層５０２上に、またパターン形成金属層９２０上に形成されず、金属ピラーまたはバンプ９２２（これらのうちの１つが図示されている）が接着層３１１およびシード層３１２なしで形成されるが、金属層３１３とともにパターン形成金属層９２０の金属層３０３の複数の接点上に直接形成されるという点を除いて類似していることがわかる。図１０６Ｂに示されている金属層３１３は、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有するものとしてよく、銅、ニッケル、または金の単層であるか、５から５０マイクロメートルまでの範囲の厚さを有する銅層と、銅層上の０．１から１０マイクロメートルまでの範囲の厚さを有するニッケル層と、ニッケル層上の０．０１から５マイクロメートルまでの範囲の厚さを有する金層とを含む複合層であるものとしてよい。図１０６Ａ内の要素を示す同じ参照番号で示されている図１０６Ｂ内の要素は、図１０６Ａに例示されている要素と同じ材料およびスペックを有する。
【０５３８】
図１０６Ｃを参照すると、チップ９００は図１０６Ａに示されているチップに、ポリマー層５０２が省かれ、パターン形成金属層９２０の接着層３０１が、パッシベーション層５０１上に、また金属トレースまたはパッド９２５の、開口部９２１によって露出されている、接点上に形成されるという点を除いて類似していることがわかる。図１０６Ａ内の要素を示す同じ参照番号で示されている図１０６Ｃ内の要素は、図１０６Ａに例示されている要素と同じ材料およびスペックを有する。
【０５３９】
図１０６Ｄを参照すると、チップ９００は図１０６Ｃに示されているチップに、絶縁層５０４が金属層３０３上に、またパッシベーション層５０１上に形成され、ポリマー層５０３が絶縁層５０４上に、また金属層３０３の上に形成されるという点を除いて類似していることがわかる。パターン形成金属層９２０は、絶縁層５０４で覆われており、絶縁層５０４内の複数の開口部５０４ａ（これらのうちの１つが図示されている）が、金属層３０３の複数の接点の上に、また開口部５０３ａの下にあり、これらの接点を露出する。絶縁層５０４は、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、０．１マイクロメートルより大きい厚さを有するものとしてよく、酸化ケイ素、オキシ窒化ケイ素、または窒化ケイ素の単層であるか、または酸化ケイ素などの酸化物層と酸化物層上の、窒化ケイ素などの窒化物層とを含む複合層であるものとしてよい。絶縁層５０４は、化学気相成長（ＣＶＤ）プロセスによって形成することができる。図１０６Ａ内の要素を示す同じ参照番号で示されている図１０６Ｄ内の要素は、図１０６Ａに例示されている要素と同じ材料およびスペックを有する。
【０５４０】
図１０６Ｅを参照すると、チップ９００は図１０６Ａに示されているチップに、ポリマー層５０２および５０３が省かれ、パターン形成金属層９２０の接着層３０１が、パッシベーション層５０１上に、また金属トレースまたはパッド９２５の、開口部９２１によって露出されている、接点上に形成され、金属ピラーまたはバンプ９２２（これらのうちの１つが図示されている）が接着層３１１およびシード層３１２なしで形成されるが、金属層３１３とともにパターン形成金属層９２０の金属層３０３の複数の接点上に直接形成されるという点を除いて類似していることがわかる。図１０６Ｅに示されている金属層３１３は、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有するものとしてよく、銅、ニッケル、または金の単層であるか、５から５０マイクロメートルまでの範囲の厚さを有する銅層と、銅層上の０．１から１０マイクロメートルまでの範囲の厚さを有するニッケル層と、ニッケル層上の０．０１から５マイクロメートルまでの範囲の厚さを有する金層とを含む複合層であるものとしてよい。図１０６Ａ内の要素を示す同じ参照番号で示されている図１０６Ｅ内の要素は、図１０６Ａに例示されている要素と同じ材料およびスペックを有する。
【０５４１】
図１０６Ｆを参照すると、図１６０Ａに例示されているチップ９００と比較して、図１６０Ｆに示されているチップ９００は、パターン形成金属層９１９およびポリマー層５０５をさらに備えることがわかる。図１０６Ａ内の要素を示す同じ参照番号で示されている図１０６Ｆ内の要素は、図１０６Ａに例示されている要素と同じ材料およびスペックを有する。
【０５４２】
パターン形成金属層９１９は、ポリマー層５０３上に、またパターン形成金属層９２０の上に、またパターン形成金属層９２０の金属層３０３の、ポリマー層５０３内の開口部５０３ａによって露出されている、接点上に形成することができる。パターン形成金属層９１９は、接着層３２１、シード層３２２、および金属層３２３からなるものとすることができる。
【０５４３】
接着層３２１を、ポリマー層５０３上に、またパターン形成金属層９２０の上に、また金属層３０３の、開口部５０３ａによって露出されている、接点上に形成することができる。接着層３２１は、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有することができ、チタン、チタンタングステン合金、窒化チタン、タンタル、窒化タンタル、またはクロムを含むことができる。シード層３２２を、接着層３２１上に、またパターン形成金属層９２０の上に、またポリマー層５０３の上に、また金属層３０３の、開口部５０３ａによって露出されている、接点の上に形成することができる。シード層３２２は、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有することができ、銅、チタン銅合金、金、またはニッケルを含むことができる。金属層３２３を、シード層３２２上に、またパターン形成金属層９２０の上に、またポリマー層５０３の上に、また金属層３０３の、開口部５０３ａによって露出されている、接点の上に形成することができる。金属層３２３の側壁は、シード層３２２および接着層３２１によって覆われていない。金属層３２３の厚さは、金属トレースまたはパッド９２５のそれぞれの厚さより大きく、また細線金属層９２３のそれぞれの厚さより大きいものとしてよい。
【０５４４】
例えば、接着層３２１は、ポリマー層５０３上の、またパターン形成金属層９２０の上の、また金属層３０３の、開口部５０３ａによって露出されている接点上の、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層とすることができる。シード層３２２は、チタン含有層上の、またパターン形成金属層９２０の上の、またポリマー層５０３の上の、また金属層３０３の、開口部５０３ａによって露出されている接点の上の、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、銅またはチタン銅合金の単層とすることができる。金属層３２３は、銅またはチタン銅合金の単層上の、またパターン形成金属層９２０の上の、またポリマー層５０３の上の、また金属層３０３の、開口部５０３ａによって露出されている接点の上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、銅層とすることができる。
【０５４５】
あるいは、接着層３２１は、ポリマー層５０３上の、またパターン形成金属層９２０の上の、また金属層３０３の、開口部５０３ａによって露出されている接点上の、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層とすることができる。シード層３２２は、タンタル含有層上の、またパターン形成金属層９２０の上の、またポリマー層５０３の上の、また金属層３０３の、開口部５０３ａによって露出されている接点の上の、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、銅またはチタン銅合金の単層とすることができる。金属層３２３は、銅またはチタン銅合金の単層上の、またパターン形成金属層９２０の上の、またポリマー層５０３の上の、また金属層３０３の、開口部５０３ａによって露出されている接点の上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する、銅層とすることができる。
【０５４６】
ポリマー層５０５をパターン形成金属層９１９の金属層３２３上に、またポリマー層５０３上に形成することができる。ポリマー層５０５内の複数の開口部５０５ａ（これらのうちの１つが図示されている）が、金属層３２３の複数の接点の上にあり、それらを露出する。金属ピラーもしくはバンプ９２２（これらのうちの１つが図示されている）を、金属層３２３の、開口部５０５ａによって露出されている、接点上に、またポリマー層５０５上に形成することができる。
【０５４７】
例えば、接着層３１１は、金属層３２３の、開口部５０５ａによって露出されている、接点上の、またポリマー層５０５上の、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層とすることができる。シード層３１２は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３１３は、銅またはチタン銅合金の単層上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する銅層とすることができる。銅層は、チタン含有層および銅もしくはチタン銅合金の単層によって覆われていない１つまたは複数の側壁を有する。
【０５４８】
あるいは、接着層３１１は、金属層３２３の、開口部５０５ａによって露出されている、接点上の、またポリマー層５０５上の、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層とすることができる。シード層３１２は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３１３は、銅またはチタン銅合金の単層上の、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する銅層とすることができる。銅層は、タンタル含有層および銅もしくはチタン銅合金の単層によって覆われていない１つまたは複数の側壁を有する。
【０５４９】
図１０５に示されているような金属相互接続部またはトレース１７１〜１７５、１８１〜１８５、または１９１〜１９５は、例えば、パターン形成金属層９２０によって構成され、パターン形成金属層９１９を通していくつかの金属ピラーまたはバンプ９２２に接続されうる。あるいは、図１０５に示されているような金属相互接続部またはトレース１７１〜１７５、１８１〜１８５、または１９１〜１９５は、パターン形成金属層９１９および９２０によって構成され、パターン形成金属層９１９上に形成されているいくつかの金属ピラーまたはバンプ９２２に接続されうる。
【０５５０】
第１の場合において、図１０５に例示されている共有メモリ回路ブロック９０１内にあるときの、トランジスタ７０５ａは、パターン形成金属層９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１７１、１７２、１７３、１７４、または１７５を通して、図１０５に例示されている回路ブロック９０２、９０３、または９０４内にあるときの、トランジスタ７０５ｂに物理的に、また電気的に接続されうる。図１０５に例示されている回路ブロック９０４内にあるときの、トランジスタ７０５ｃは、パターン形成金属層９１９および９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１９１、１９２、１９３、１９４、または１９５を通して、図１０５に例示されている回路ブロック９０２または９０３内にあるときの、トランジスタ７０５ｄに物理的に、また電気的に接続されうる。
【０５５１】
第２の場合において、図１０５に例示されている回路ブロック９０４内にあるときの、トランジスタ７０５ａは、パターン形成金属層９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１９１、１９２、１９３、１９４、または１９５を通して、図１０５に例示されている回路ブロック９０２または９０３内にあるときの、トランジスタ７０５ｂに物理的に、また電気的に接続されうる。図１０５に例示されている共有メモリ回路ブロック９０１内にあるときの、トランジスタ７０５ｃは、パターン形成金属層９１９および９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１７１、１７２、１７３、１７４、または１７５を通して、図１０５に例示されている回路ブロック９０２、９０３、または９０４内にあるときの、トランジスタ７０５ｄに物理的に、また電気的に接続されうる。
【０５５２】
第３の場合において、図１０５に例示されている共有メモリ回路ブロック９０１内にあるときの、トランジスタ７０５ａは、パターン形成金属層９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１７１、１７２、１７３、１７４、または１７５を通して、図１０５に例示されている回路ブロック９０２、９０３、または９０４内にあるときの、トランジスタ７０５ｂに物理的に、また電気的に接続されうる。図１０５に例示されている回路ブロック９０２内にあるときの、トランジスタ７０５ｃは、パターン形成金属層９１９および９２０によって構成される図１０５に例示されている金属相互接続部またはトレース１８１、１８２、１８３、１８４、または１８５を通して、図１０５に例示されている回路ブロック９０３内にあるときの、トランジスタ７０５ｄに物理的に、また電気的に接続されうる。
【０５５３】
図１０６Ｇを参照すると、チップ９００は図１０６Ｆに示されているチップに、ポリマー層５０２が省かれ、ポリマー層がパッシベーション層５０１上に、またパターン形成金属層９２０上に形成され、パターン形成金属層９２０の接着層３０１が、パッシベーション層５０１上に、また金属トレースまたはパッド９２５の、開口部９２１によって露出されている、接点上に形成されるという点を除いて類似していることがわかる。図１０６Ａおよび１０６Ｆ内の要素を示す同じ参照番号で示されている図１０６Ｇ内の要素は、図１０６Ａおよび１０６Ｆに例示されている要素と同じ材料およびスペックを有する。
【０５５４】
図１０６Ｈを参照すると、チップ９００は図１０６Ｇに示されているチップに、絶縁層５０４が金属層３０３上に、またパッシベーション層５０１上に形成され、ポリマー層５０３が絶縁層５０４上に、また金属層３０３の上に形成されるという点を除いて類似していることがわかる。パターン形成金属層９２０は、絶縁層５０４で覆われており、絶縁層５０４内の複数の開口部５０４ａが、金属層３０３の複数の接点の上に、また開口部５０３ａの下にあり、これらの接点を露出する。絶縁層５０４は、０．２から１．５マイクロメートルまでの範囲、好ましくは０．３から１マイクロメートルまでの範囲など、０．１マイクロメートルより大きい厚さを有するものとしてよく、酸化ケイ素、オキシ窒化ケイ素、または窒化ケイ素の単層であるか、または酸化ケイ素などの酸化物層と酸化物層上の、窒化ケイ素などの窒化物層とを含む複合層であるものとしてよい。絶縁層５０４は、化学気相成長（ＣＶＤ）プロセスによって形成することができる。図１０６Ａおよび１０６Ｆ内の要素を示す同じ参照番号で示されている図１０６Ｈ内の要素は、図１０６Ａおよび１０６Ｆに例示されている要素と同じ材料およびスペックを有する。
【０５５５】
図１０６Ａ〜１０６Ｈに例示されているいくつかのチップ９００のうちの１つのチップの構造を、チップ１２０、１３０、および１４０のうちの１つまたは複数のチップに適用することができる。例えば、チップ９００の構造は、図８、５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０７Ｋ、または１０７Ｌに示されているチップ１２０のうちの１つのチップに適用されうる。金属ピラーまたはバンプ９２２、パターン形成金属層９２０、および金属トレースまたはパッド９２５の詳細を、金属ピラーまたはバンプ２４、パターン形成金属層２、および金属トレースまたはパッド２６の詳細にそれぞれ適用することができ、金属ピラーまたはバンプ９２２、パターン形成金属層９２０、および金属トレースまたはパッド９２５を形成するプロセスを、金属ピラーまたはバンプ２４、パターン形成金属層２、および金属トレースまたはパッド２６を形成するプロセスにそれぞれ適用することができる。
【０５５６】
あるいは、チップ９００の構造は、図１９、５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０７Ｋ、１０７Ｌ、または１０８Ｆに示されているチップ１３０のうちの１つのチップに適用されうる。金属ピラーまたはバンプ９２２、パターン形成金属層９２０、および金属トレースまたはパッド９２５の詳細を、金属ピラーまたはバンプ４４、パターン形成金属層４、および金属トレースまたはパッド４６の詳細にそれぞれ適用することができ、金属ピラーまたはバンプ９２２、パターン形成金属層９２０、および金属トレースまたはパッド９２５を形成するプロセスを、金属ピラーまたはバンプ４４、パターン形成金属層４、および金属トレースまたはパッド４６を形成するプロセスにそれぞれ適用することができる。
【０５５７】
あるいは、チップ９００の構造は、図２９、５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、８５、１０７Ｋ、１０７Ｌ、または１０８Ｆに示されているチップ１４０のうちの１つのチップに適用されうる。金属ピラーまたはバンプ９２２、パターン形成金属層９２０、および金属トレースまたはパッド９２５の詳細を、金属ピラーまたはバンプ６４、パターン形成金属層６、および金属トレースまたはパッド６６の詳細にそれぞれ適用することができ、金属ピラーまたはバンプ９２２、パターン形成金属層９２０、および金属トレースまたはパッド９２５を形成するプロセスを、金属ピラーまたはバンプ６４、パターン形成金属層６、および金属トレースまたはパッド６６を形成するプロセスにそれぞれ適用することができる。
【０５５８】
図１０７Ａ〜１０７Ｄは、チップ１２０の別の代替的形態を形成するためのプロセスを示している。図１０７Ａを参照すると、半導体ウェハ１０００は、半導体基板２０と、半導体基板２０内の、および／または半導体基板２０の上の複数のトランジスタと、半導体基板２０の上の複数の細線金属層と、半導体基板２０の上の、また細線金属層の間の複数の誘電体層と、誘電体層内の複数のビアプラグと、半導体基板２０の上の、トランジスタの上の、誘電体層の上の、および細線金属層の上のパッシベーション層２５と、パッシベーション層２５上のパターン形成金属層２と、パターン形成金属層２上の複数の金属ピラーまたはバンプ２４とを備えうることがわかる。誘電体層は、酸化ケイ素、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ炭化ケイ素の単層、または前記の材料から作られた複合層からなるものとしてよい。パッシベーション層２５の詳細は、図８に例示されているようなパッシベーション層２５の詳細として参照することができる。ある場合には、半導体ウェハ１０００のパッシベーション層２５は、半導体ウェハ１０００の最上無機層を備えていてもよく、半導体ウェハ１０００の最上の無機層は、０．２から１．５マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する、窒化ケイ素、オキシ窒化ケイ素、窒化ケイ素炭素、もしくはオキシ窒化ケイ素炭素などの、窒素含有化合物の層、または０．２から１．５マイクロメートルまでの範囲など、０．２マイクロメートルより大きい厚さを有する、酸化ケイ素、オキシ窒化ケイ素、酸化ケイ素炭素、またはオキシ窒化ケイ素炭素などの、酸素含有化合物の層とすることができる。
【０５５９】
半導体ウェハ１０００において、最上の細線金属層によって構成される複数の金属トレースまたはパッド２６が、半導体基板２０の上に、またいくつかの誘電体層のうちの１つの誘電体層上に、またパッシベーション層２５の下に形成される。パッシベーション層２５内の複数の開口部２５ａは、金属トレースまたはパッド２６の複数の接点の上にあって、それらを露出し、金属トレースまたはパッド２６の接点は、開口部２５ａの底部にある。開口部２５ａのそれぞれは、０．５から１００マイクロメートルまでの範囲、好ましくは１から２０マイクロメートルまでの範囲の幅または直径を有することができる。パターン形成金属層２は、金属トレースまたはパッド２６の、開口部２５ａによって露出されている接点上に、またパッシベーション層２５上に形成することができ、開口部２５ａを通して、金属トレースまたはパッド２６の、開口部２５ａによって露出されている接点に接続することができる。
【０５６０】
金属トレースまたはパッド２６は、アルミニウム、アルミニウム銅合金、または電気メッキされた銅を含むものとしてよい。あるいは、金属トレースまたはパッド２６の構造および回路設計は、図１０６Ａに例示されているような金属トレースまたはパッド９２５の構造および回路設計として参照することができる、つまり、金属トレースまたはパッド２６は、例えば、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成することができ、電気メッキされた銅層７４３、電気メッキされた銅層７４３の底部の、また電気メッキされた銅層７４３の側壁の接着／バリア層７４１、および電気メッキされた銅層７４３の底部の、また電気メッキされた銅層７４３の側壁の、電気メッキされた銅層７４３と接着／バリア層７４１との間のシード層７４２からなるものとしてよい。電気メッキされた銅層７４３の側壁は、接着／バリア層７４１およびシード層７４２によって覆われる。
【０５６１】
半導体ウェハ１０００の半導体基板２０は、シリコン基板もしくはガリウムヒ素（ＧａＡｓ）基板とすることができ、１００から３００マイクロメートルまでの範囲、または１５０から２５０マイクロメートルまでの範囲など、１００マイクロメートルより大きい厚さＴ３を有するものとしてよい。
【０５６２】
半導体ウェハ１０００のパターン形成金属層２は、金属トレースまたはパッド２６の、開口部２５ａによって露出されている接点上の、またパッシベーション層２５上の接着層２１、パッシベーション層２１上のシード層２２、およびシード層２２上の金属層２３からなるものとすることができる。接着層２１、シード層２２、および金属層２３の詳細は、それぞれ、図８に例示されているように、接着層２１、シード層２２、および金属層２３の詳細として参照することができる。金属層２３の側壁は、接着層２１およびシード層２２によって覆われていない。
【０５６３】
金属ピラーまたはバンプ２４をパターン形成金属層２の金属層２３上に形成することができ、パターン形成金属層２を通して、またパッシベーション層２５内の開口部２５ａを通して、金属トレースまたはパッド２６の、開口部２５ａによって露出されている接点に接続することができる。金属ピラーまたはバンプ２４のそれぞれは、５から５０マイクロメートルまでの範囲、好ましくは１０から２０マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さまたは高さを有する。金属ピラーまたはバンプ２４の詳細は、図８に例示されているような金属ピラーまたはバンプ２４の詳細として参照することができる。
【０５６４】
次に、図１０７Ｂを参照すると、成形プロセスまたはラミネート加工プロセスを使用することによって、ポリマー層２８５をパッシベーション層２５上に、またパターン形成金属層２上に、また金属ピラーまたはバンプ２４上に形成することができることがわかる。パターン形成金属層２および金属ピラーまたはバンプ２４は、ポリマー層２８５で覆われている。ポリマー層２８５の上面２８５ａは、実質的に平坦である。ポリマー層２８５は、３から６までの範囲、２から８までの範囲、５から１０までの範囲、または８から１５までの範囲など、１５より小さい熱膨張率を有するポリイミドまたはエポキシ層とすることができる。
【０５６５】
半導体ウェハ１０００は上部側２０ａと底部側２９ｂとを有する。金属トレースまたはパッド２６、パッシベーション層２５、パターン形成金属層２、金属ピラーまたはバンプ２４、およびポリマー層２８５は、半導体ウェハ１０００の上部側２０ａの上にある。
【０５６６】
次に、図１０７Ｃを参照すると、半導体ウェハ１０００の半導体基板２０は、機械研削または化学機械研磨（ＣＭＰ）による半導体基板２０の裏面２０ｂの研削または研磨によって、１から３０マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、または５から５０マイクロメートルまでの範囲、または１０から１００マイクロメートルまでの範囲の厚さＴ４まで薄化されることがわかる。
【０５６７】
図１０７Ｄを参照すると、図１０７Ｃに例示されているステップの後に、半導体ウェハ１０００を、ダイソーイングプロセスによって複数の個別チップ１２０に切り分けることができることがわかる。図８に例示されているチップ１２０と比較して、図１０７Ｄに例示されているチップ１２０（これらのうちの１つが図示されている）のそれぞれは、パターン形成金属層２および金属ピラーまたはバンプ２４を覆い、第１の側壁と第１の側壁に対向する、第１の側壁と実質的に平行な第２の側壁とを有するポリマー層２８５をさらに備える。チップ１２０のそれぞれにおいて、ポリマー層２８５の上面は、実質的に平坦である。
【０５６８】
図１０７Ｅは、チップ１３０の別の代替的形態の断面図を示している。チップ１３０は、図１０７Ａ〜１０７Ｄに例示されているステップを含むプロセスによって形成されうる。図１９に例示されているチップ１３０と比較して、図１０７Ｅに例示されているチップ１３０のそれぞれは、パターン形成金属層４および金属ピラーまたはバンプ４４を覆い、第１の側壁と第１の側壁に対向する、第１の側壁と実質的に平行な第２の側壁とを有するポリマー層２８５をさらに備える。チップ１３０のそれぞれにおいて、ポリマー層２８５の上面は、実質的に平坦であり、半導体基板４０は、１から３０マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、５から５０マイクロメートルまでの範囲、または１０から１００マイクロメートルまでの範囲の厚さＴ４を有する。
【０５６９】
図１０７Ｆは、チップ１４０の別の代替的形態の断面図を示している。チップ１４０は、図１０７Ａ〜１０７Ｄに例示されているステップを含むプロセスによって形成されうる。図２９に例示されているチップ１４０と比較して、図１０７Ｆに例示されているチップ１４０のそれぞれは、パターン形成金属層６および金属ピラーまたはバンプ６４を覆い、第１の側壁と第１の側壁に対向する、第１の側壁と実質的に平行な第２の側壁とを有するポリマー層２８５をさらに備える。チップ１４０のそれぞれにおいて、ポリマー層２８５の上面は、実質的に平坦であり、半導体基板６０は、１から３０マイクロメートルまでの範囲、２から１０マイクロメートルまでの範囲、５から５０マイクロメートルまでの範囲、または１０から１００マイクロメートルまでの範囲の厚さＴ４を有する。
【０５７０】
図１０７Ｇ〜１０７Ｋは、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。  図１０７Ｇを参照すると、図１〜７に例示されているステップの後、前記の粘着材料８０によって、図１０７Ｄに例示されているチップ１２０（これらのうちの１つが図示されている）を、パターン形成金属層１の金属層１３に、また誘電体層または絶縁層１０に付着させることができることがわかる。
【０５７１】
あるいは、図１〜７に例示されているステップの後、ポリマー層をパターン形成金属層１の金属層１３上に、また誘電体層もしくは絶縁層１０上に形成することができ、次いで、図１０７Ｄに例示されているチップ１２０を、粘着材料８０によってポリマー層に付着させることができる。この場合、粘着材料８０は、ポリマー層上に形成され、図１０７Ｄに例示されているチップ１２０は、粘着材料８０上に形成される。ポリマー層は、２から３０マイクロメートルまでの範囲の厚さを有するポリイミド層またはベンゾシクロブテン層とすることができる。
【０５７２】
図１０７Ｈを参照すると、チップ１２０をパターン形成金属層１の金属層１３上に、また誘電体層もしくは絶縁層１０に取り付けた後、前記の充填層または封止層８５を、基板１１０の上に、また誘電体層または絶縁層１０上に、またパターン形成金属層１の金属層１３上に、また金属ピラーまたはバンプ１４上に、またチップ１２０のポリマー層２８５上に、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって形成することができることがわかる。
【０５７３】
次に、図１０７Ｉを参照すると、機械研削プロセス、機械研磨プロセス、または化学機械研磨（ＣＭＰ）プロセスなどの研削もしくは研磨プロセスによって、充填または封止層８５およびポリマー層２８５が研削もしくは研磨されることがわかる。したがって、金属ピラーまたはバンプ１４の上面１４ａおよび金属ピラーまたはバンプ２４の上面２４ａは、露出されており、充填層または封止層８５およびポリマー層２８５によって覆われず、金属ピラーまたはバンプ２４の上面２４ａは、金属ピラーまたはバンプ１４の上面１４ａと、また充填層または封止層８５の上面８５ａと、またポリマー層２８５の上面２８５ｂと実質的に同一の平面上にある。図１０７Ｉに示されている、研削または研磨プロセスの後の、金属ピラーまたはバンプ１４および２４の詳細は、それぞれ、図１２に例示されているような、研削または研磨プロセスの後の、金属ピラーまたはバンプ１４および２４の詳細として参照することができる。
【０５７４】
次に、図１０７Ｊを参照すると、図１３〜１８に例示されているステップを実行して、前記のパターン形成金属層３およびパターン形成金属層３上に形成されている前記の金属ピラーまたはバンプ３４を構成することができることがわかる。パターン形成金属層３は、充填層または封止層８５の上面８５ａ上に、またポリマー層２８５の上面２８５ｂ上に、また金属ピラーまたはバンプ２４の上面２４ａ上に、また金属ピラーまたはバンプ１４の上面１４ａ上に形成され、上面８５ａ、２８５ｂ、２４ａ、および１４ａ上の前記の接着層３１、接着層３１上の前記のシード層３２、およびシード層３２上の前記の金属層３３からなる。
【０５７５】
次に、図１９〜５２に例示されているステップを、図１９に例示されているチップ１３０の代わりに図１０７Ｅに例示されているチップ１３０を使用すること、および図２９に例示されているチップ１４０の代わりに図１０７Ｆに例示されているチップ１４０を使用することを除いて、実行し、図１０７Ｋに示されている複数のシステムインパッケージまたはマルチチップモジュールを構成することができる。図１０７Ｋに示されているシステムインパッケージまたはマルチチップモジュールは、ハンダバンプもしくはボール２９ａを使用して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。あるいは、図１０７Ｋに示されているシステムインパッケージもしくはマルチチップモジュールの基板１１０を、ボールグリッドアレイ（ＢＧＡ）基板またはプリント回路基板（ＰＣＢ）で置き換えることができる、つまり、図３９に例示されているステップの後に、図１０４に例示されているハンダバンプまたはボール８４５を基板１１０の底面に形成することができ、次いで、シンギュレーションプロセスを実行して、基板１１０、充填層もしくは封止層８５、８６、および８７、ならびに熱拡散プレーン８を切断し、図１０７Ｌに示されている複数のシステムインパッケージもしくはマルチチップモジュールを切断分離することができるということである。図１０７Ｌに示されているシステムインパッケージまたはマルチチップモジュールのパターン形成金属層１は、基板１１０内の複数の金属層を通してハンダバンプまたはボール８４５に接続することができる。図１０７Ｌに示されているシステムインパッケージまたはマルチチップモジュールは、ハンダバンプもしくはボール８４５を使用して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０５７６】
図１０８Ａ〜１０８Ｆは、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図１０８Ａを参照すると、複数のチップ１２０を基板１１０ａの表面１１１に、例えば、基板１１０ａ内の吸引スルーホールを使用してチップ１２０を吸引することによって、または最初にポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、シロキサン、またはＳＵ−８などの粘着材料を基板１１０ａの表面１１１上に塗布し、次いでチップ１２０を粘着材料上に置くことによって付着させることができることがわかる。
【０５７７】
図１０８Ａに示されているチップ１２０は、図８および９に示されているチップ１２０に、パターン形成金属層２および金属ピラーまたはバンプ２４が形成されないという点を除いて類似している。チップ１２０のいずれかは、中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、デジタル信号処理（ＤＳＰ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈ（登録商標）チップ、または中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを含むチップとすることができる。
【０５７８】
図１０８Ａに示されているチップ１２０のそれぞれは、それぞれのチップ１２０の上部側の、半導体基板２０の上面の下に、パッシベーション層２５および金属トレースまたはパッド２６を有する。半導体基板２０の底面は、それぞれのチップ１２０の裏面にある。チップ１２０の上部側が、基板１１０ａの表面１１１に付着する。
【０５７９】
次に、図１０８Ｂを参照すると、成形層３８５が、基板１１０ａの表面１１１上に、また隣接する２つのチップ１２０の間に、またチップ１２０の裏面と側壁に、成形プロセスを使用することによって形成されることがわかる。チップ１２０の裏面は、成形層３８５によって覆われている。成形層３８５の上面３８５ａは、実質的に平坦である。成形層３８５は、左側壁および左側壁に対向する、左側壁と実質的に平行な右側壁を有することができる。成形層３８５は、１５０から３００マイクロメートルまでの範囲または２００から４００マイクロメートルまでの範囲など、１００マイクロメートルより大きい厚さＴ５を有するものとしてよい。成形層３８５は、２から１０までの範囲、または５から１５までの範囲の熱膨張率を有するポリイミドまたはエポキシ層などの、ポリマー層とすることができる。
【０５８０】
次に、図１０８Ｃを参照すると、基板１１０ａが、チップ１２０の上部側から、また成形層３８５から除去され、次いで、半完成デバイスがひっくり返され、以下のステップを実行することができることがわかる。成形層３８５は、上面３８５ａに対向する表面３８５ｂを有することもできる。好ましくは、表面３８５ｂは、チップ１２０のパッシベーション層２５の上面２５ｔと実質的に同一の平面上にあるものとしてよい。
【０５８１】
次に、図１０８Ｄを参照すると、図１３〜１８に例示されているステップを実行して、前記のパターン形成金属層３およびパターン形成金属層３上の前記の金属ピラーまたはバンプ３４を構成することができることがわかる。パターン形成金属層３を、それぞれのチップ１２０の金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている複数の接点上に、また成形層３８５の表面３８５ｂ上に、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上に形成することができる。
【０５８２】
パターン形成金属層３は、前記の接着層３１、接着層３１上の前記のシード層３２、およびシード層３２上の前記の金属層３３からなるものとしてよい。金属層３３の側壁は、接着層３１およびシード層３２によって覆われていない。接着層３１を、それぞれのチップ１２０の金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている接点上に、また成形層３８５の表面３８５ｂ上に、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上に形成することができる。
【０５８３】
例えば、接着層３１は、それぞれのチップ１２０の金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている接点上の、また成形層３８５の表面３８５ｂ上の、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上の、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するチタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層とすることができる。シード層３２は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３３は、銅またはチタン銅合金の単層上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲の厚さを有する電気メッキされた銅層とすることができる。電気メッキされた銅層の側壁は、チタン含有層および銅もしくはチタン銅合金の単層によって覆われていない。金属ピラーまたはバンプ３４は、電気メッキされた銅層上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きい高さまたは厚さを有する銅ピラーまたはバンプとすることができる。
【０５８４】
あるいは、接着層３１は、それぞれのチップ１２０の金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている接点上の、また成形層３８５の表面３８５ｂ上の、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上の、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するタンタルまたは窒化タンタルの単層などのタンタル含有層とすることができる。シード層３２は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３３は、銅またはチタン銅合金の単層上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲の厚さを有する電気メッキされた銅層とすることができる。電気メッキされた銅層の側壁は、タンタル含有層および銅もしくはチタン銅合金の単層によって覆われていない。金属ピラーまたはバンプ３４は、電気メッキされた銅層上の、１５から５２０マイクロメートルまでの範囲、好ましくは２０から１１０マイクロメートルまでの範囲など、１５マイクロメートルより大きい高さまたは厚さを有する銅ピラーまたはバンプとすることができる。
【０５８５】
次に、図１０８Ｅを参照すると、図１９〜２１に例示されているステップを実行して、粘着材料８１によってパターン形成金属層３の金属層３３上に付着された前記のチップ１３０を構成し、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、成形層３８５の表面３８５ｂ上に、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上に、パターン形成金属層３の金属層３３上に、またチップ１３０上に、パターン形成金属層４の金属層４３上に、また金属ピラーまたはバンプ３４および４４の上部上に形成された前記の充填層もしくは封止層８６を構成することができることがわかる。
【０５８６】
次に、図１０８Ｆを参照すると、図２２〜３８および７６〜８２に例示されているステップを実行することができ、次いで、リフロープロセスを使用することによって、ハンダ層２９をリフローし、アンダーバンプメタラジー（ＵＢＭ）層の金属層２８上に複数の固体ハンダバンプまたはボール２９ａを形成し、次いで、シンギュレーションプロセスを実行して、成形層３８５、充填層もしくは封止層８６および８７、ならびにポリマー層９８および５４０を切断し、図１０８Ｆに示されている複数のシステムインパッケージもしくはマルチチップモジュールを切断分離することができることがわかる。
【０５８７】
図１０８Ｆに示されているシステムインパッケージもしくはマルチチップモジュールの成形層３８５は、左側壁および左側壁に対向する、左側壁と実質的に平行な右側壁を有することができる。ハンダバンプまたはボール２９ａは、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、５マイクロメートルよりも大きいバンプ高さ、および２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の幅もしくは直径を有するものとしてよい。ハンダバンプまたはボール２９ａは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金を含むものとしてよい。
【０５８８】
図１０８Ｆに示されている金属トレースまたはパッド２６、４６、または６６の構造および回路設計は、図１０６Ａに例示されているような金属トレースまたはパッド９２５の構造および回路設計として参照することができる、つまり、金属トレースまたはパッド２６、４６、または６６は、例えば、電気メッキプロセスおよび化学機械研磨（ＣＭＰ）プロセスを含むダマシンまたは二重ダマシンプロセスによって形成することができ、電気メッキされた銅層７４３、電気メッキされた銅層７４３の底部の、また電気メッキされた銅層７４３の側壁の接着／バリア層７４１、および電気メッキされた銅層７４３の底部の、また電気メッキされた銅層７４３の側壁の、電気メッキされた銅層７４３と接着／バリア層７４１との間のシード層７４２からなるものとしてよい。電気メッキされた銅層７４３の側壁は、接着／バリア層７４１およびシード層７４２によって覆われる。
【０５８９】
図１０８Ｆに示されているシステムインパッケージまたはマルチチップモジュールは、ハンダバンプもしくはボール２９ａを使用して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０５９０】
図１０９Ａ〜１０９Ｔは、本開示の別の実施形態による、別のシステムインパッケージまたはマルチチップモジュールを形成するためのプロセスを示している。図１０９Ａを参照すると、複数のチップ１２０を基板１１０ａの表面１１１に、例えば、基板１１０ａ内の吸引スルーホールを使用してチップ１２０を吸引することによって、または最初にポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、ポリフェニレンオキシド（ＰＰＯ）、エポキシ、シロキサン、またはＳＵ−８などの粘着材料を基板１１０ａの表面１１１上に塗布し、次いでチップ１２０を粘着材料上に置くことによって付着させることができることがわかる。
【０５９１】
図１０９Ａに示されているチップ１２０は、図８および９に示されているチップ１２０に、パターン形成金属層２および金属ピラーまたはバンプ２４が形成されないという点を除いて類似している。チップ１２０のいずれかは、中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、デジタル信号処理（ＤＳＰ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈ（登録商標）チップ、または中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを含むチップとすることができる。
【０５９２】
図１０９Ａに示されているチップ１２０のそれぞれは、それぞれのチップ１２０の上部側の、半導体基板２０の上面の下に、パッシベーション層２５および金属トレースまたはパッド２６を有する。半導体基板２０の底面は、それぞれのチップ１２０の裏面にある。チップ１２０の上部側が、基板１１０ａの表面１１１に付着する。
【０５９３】
次に、図１０９Ｂを参照すると、成形層３８５が、基板１１０ａの表面１１１上に、また隣接する２つのチップ１２０の間に、またチップ１２０の裏面と側壁に、成形プロセスを使用することによって形成されることがわかる。チップ１２０の裏面は、成形層３８５によって覆われている。成形層３８５の上面３８５ａは、実質的に平坦である。成形層３８５は、左側壁および左側壁に対向する、左側壁と実質的に平行な右側壁を有することができる。成形層３８５は、１５０から３００マイクロメートルまでの範囲または２００から４００マイクロメートルまでの範囲など、１００マイクロメートルより大きい厚さＴ５を有するものとしてよい。成形層３８５は、２から１０までの範囲、または５から１５までの範囲の熱膨張率を有するポリイミドまたはエポキシ層などの、ポリマー層とすることができる。
【０５９４】
次に、図１０９Ｃを参照すると、基板１１０ａが、チップ１２０の上部側から、また成形層３８５から除去され、次いで、半完成デバイスがひっくり返され、以下のステップを実行することができることがわかる。成形層３８５は、上面３８５ａに対向する表面３８５ｂを有することもできる。好ましくは、表面３８５ｂは、チップ１２０のパッシベーション層２５の上面２５ｔと実質的に同一の平面上にあるものとしてよい。
【０５９５】
次に、図１０９Ｄを参照すると、図１３および１４に例示されているステップは、接着層３１を、それぞれのチップ１２０の金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている複数の接点上に、また成形層３８５の表面３８５ｂ上に、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上に形成することを除いて、実行されうる。次に、アミンまたはＮａＣＯ3を含む化学溶液を使用して、フォトレジスト層９２を除去する。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層３３の下にないシード層３２が除去される。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層３３の下にない接着層３１が除去される。したがって、接着層３１、シード層３２、および金属層３３は、それぞれのチップ１２０の金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている接点上に、また成形層３８５の表面３８５ｂ上に、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上に形成されたパターン形成金属層３を構成する。図１０９Ｄに示されているパターン形成金属層３の詳細は、図１８に例示されているようなパターン形成金属層３の詳細として参照することができる。
【０５９６】
例えば、接着層３１は、それぞれのチップ１２０の金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている接点上の、また成形層３８５の表面３８５ｂ上の、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上の、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するチタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層とすることができる。シード層３２は、チタン含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３３は、銅またはチタン銅合金の単層上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲の厚さを有する電気メッキされた銅層とすることができる。電気メッキされた銅層の側壁は、チタン含有層および銅もしくはチタン銅合金の単層によって覆われていない。
【０５９７】
あるいは、接着層３１は、それぞれのチップ１２０の金属トレースまたはパッド２６の、パッシベーション層２５内の開口部２５ａによって露出されている接点上の、また成形層３８５の表面３８５ｂ上の、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上の、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するタンタルまたは窒化タンタルの単層などのタンタル含有層とすることができる。シード層３２は、タンタル含有層上の、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅またはチタン銅合金の単層とすることができる。金属層３３は、銅またはチタン銅合金の単層上の、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲の厚さを有する電気メッキされた銅層とすることができる。電気メッキされた銅層の側壁は、タンタル含有層および銅もしくはチタン銅合金の単層によって覆われていない。
【０５９８】
次に、図１０９Ｅを参照すると、絶縁層３８６が、例えば、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、パターン形成金属層３の金属層３３上に、またそれぞれのチップ１２０のパッシベーション層２５の上面２５ｔ上に形成されうることがわかる。絶縁層３８６は、２から５０マイクロメートルまでの範囲、好ましくは５から３０マイクロメートルまでの範囲の厚さを有する、エポキシ層、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、またはポリフェニレンオキシド（ＰＰＯ）層などのポリマー層とすることができる。絶縁層３８６の上面３８６ａは、実質的に平坦であるものとしてよい。
【０５９９】
次に、図１０９Ｆを参照すると、粘着材料８１によって、複数のチップ１３０を絶縁層３８６の上面３８６ａに付着させることができることがわかる。図１０９Ｆに例示されているチップ１３０は、図１９および２０に例示されているチップ１３０に、金属バンプまたはピラー４４が、パターン形成金属層４上に形成されないという点を除いて類似している。粘着材料８１は、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）とすることができ、３から１００マイクロメートルまでの範囲、好ましくは５０から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するものとしてよい。チップ１３０のいずれかは、中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、デジタル信号処理（ＤＳＰ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、全地球測位システム（ＧＰＳ）チップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、Ｂｌｕｅｔｏｏｔｈ（登録商標）チップ、または中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを含むチップとすることができる。
【０６００】
次に、図１０９Ｇを参照すると、絶縁層３８７が、例えば、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、絶縁層３８６の上面３８６ａ上に、またそれぞれのチップ１３０のパターン形成金属層４の金属層４３上に、またチップ１３０上に、また隣接する２つのチップ１３０の間に形成されうることがわかる。チップ１３０は、絶縁層３８７によって覆われている。絶縁層３８７は、１０から３００マイクロメートルまでの範囲または１５から２００マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する、エポキシ層、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、またはポリフェニレンオキシド（ＰＰＯ）層などのポリマー層とすることができる。絶縁層３８７の上面３８７ａは、実質的に平坦であるものとしてよい。
【０６０１】
次に、図１０９Ｈを参照すると、レーザー穴あけ加工プロセスまたは乾式エッチングプロセスを使用して、複数の開口部（またはビア）１３８ａがパターン形成金属層３の金属層３３の複数の接点を露出するように絶縁層３８６および３８７内に形成されて貫通し、複数の開口部（またはビア）１３８ｂがパターン形成金属層４の金属層４３の複数の接点を露出するように絶縁層３８７内に形成されて貫通することがわかる。
【０６０２】
次に、図１０９Ｉを参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着層５１を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、絶縁層３８７の上面３８７ａ上に、また開口部１３８ａおよび１３８ｂ内に、また金属層３３および４３の、開口部１３８ａおよび１３８ｂによって露出されている、接点上に形成することができることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層５２を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着層５１上に、また開口部１３８ａおよび１３８ｂ内に形成することができる。次に、フォトレジスト層９４をシード層５２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９４のパターン形成を行い、シード層５２を露出する複数の開口部９４ａをフォトレジスト層９４内に形成する。
【０６０３】
接着層５１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、または窒化タンタルが挙げられる。シード層５２の材料として、銅、チタン銅合金、金、またはニッケルが挙げられる。
【０６０４】
例えば、接着層５１は、絶縁層３８７の上面３８７ａ上に、また開口部１３８ａおよび１３８ｂ内に、また金属層３３および４３の、開口部１３８ａおよび１３８ｂによって露出されている、接点上に、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層をスパッタリングすることによって形成することができる。そしてシード層５２は、チタン含有層上に、また開口部１３８ａおよび１３８ｂ内に、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、チタン銅合金層、金層、またはニッケル層をスパッタリングすることによって形成することができる。
【０６０５】
あるいは、接着層５１は、絶縁層３８７の上面３８７ａ上に、また開口部１３８ａおよび１３８ｂ内に、また金属層３３および４３の、開口部１３８ａおよび１３８ｂによって露出されている、接点上に、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層をスパッタリングすることによって形成することができる。そしてシード層５２は、タンタル含有層上に、また開口部１３８ａおよび１３８ｂ内に、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、チタン銅合金層、金層、またはニッケル層をスパッタリングすることによって形成することができる。
【０６０６】
次に、図１０９Ｊを参照すると、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する金属層５３は、電気メッキプロセスおよび／または無電解メッキプロセスを含むプロセスを使用することによって、開口部９４ａによって露出されているシード層５２上に形成することができることがわかる。あるいは、金属層５３は、開口部１３８ａおよび１３８ｂ内にさらに形成することができる。金属層５３は、銅、金、またはニッケルの単層であるか、または２から３０マイクロメートルまでの範囲の厚さを有する銅層と、銅層上の０．１から１０マイクロメートルまでの範囲の厚さを有するニッケル層と、ニッケル層上の０．０１から５マイクロメートルまでの範囲の厚さを有する金層とを含む複合層であるものとしてよい。例えば、金属層５３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、銅層を開口部９４ａ内に、また開口部９４ａによって露出されている、シード層５２、好ましくは前記の銅もしくはチタン銅合金シード層５２上に電気メッキすることによって形成された金属単層とすることができる。
【０６０７】
次に、図１０９Ｋを参照すると、フォトレジスト層９４は、アミンまたはＮａＣＯ3を含む化学溶液を使用して除去されることがわかる。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５３の下にないシード層５２が除去される。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層５３の下にない接着層５１が除去される。
【０６０８】
したがって、接着層５１、シード層５２、および金属層５３は、パターン形成金属層５、複数の金属プラグ（または金属ビア）５ｍ、および複数の金属プラグ（または金属ビア）５ｐを構成する。接着層５１とシード層５２と金属層５３とからなるパターン形成金属層５は、絶縁層３８７の上面３８７ａ上に形成されうる。接着層５１とシード層５２とからなる、または接着層５１とシード層５２と金属層５３とからなる金属プラグ５ｍは、開口部１３８ａ内に、またパターン形成金属層３の金属層３３の、開口部１３８ａによって露出されている、接点上に形成されうる。パターン形成金属層５と金属層３３の、開口部１３８ａによって露出されている接点との間の金属プラグ５ｍは、パターン形成金属層５を、金属層３３の、開口部１３８ａによって露出されている接点に接続することができる。接着層５１とシード層５２とからなる、または接着層５１とシード層５２と金属層５３とからなる金属プラグ５ｐは、開口部１３８ｂ内に、またパターン形成金属層４の金属層４３の、開口部１３８ｂによって露出されている、接点上に形成されうる。パターン形成金属層５と金属層４３の、開口部１３８ｂによって露出されている接点との間の金属プラグ５ｐは、パターン形成金属層５を、金属層４３の、開口部１３８ｂによって露出されている接点に接続することができる。
【０６０９】
次に、図１０９Ｌを参照すると、絶縁層３８８が、例えば成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、パターン形成金属層５の金属層５３上に、また絶縁層３８７の上面３８７ａ上に形成されうることがわかる。絶縁層３８８は、２から５０マイクロメートルまでの範囲、好ましくは５から３０マイクロメートルまでの範囲の厚さを有する、エポキシ層、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、またはポリフェニレンオキシド（ＰＰＯ）層などのポリマー層とすることができる。絶縁層３８８の上面３８８ａは、実質的に平坦であるものとしてよい。
【０６１０】
次に、図１０９Ｍを参照すると、粘着材料８２によって、複数のチップ１４０を絶縁層３８８の上面３８８ａに付着させることができることがわかる。図１０９Ｍに例示されているチップ１４０は、図２９および３０に例示されているチップ１４０に、金属ピラーまたはバンプ６４が、パターン形成金属層６上に形成されないという点を除いて類似している。粘着材料８２は、エポキシ、ポリイミド、ベンゾシクロブタン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、またはポリフェニレンオキシド（ＰＰＯ）などのポリマーとすることができ、３から１００マイクロメートルまでの範囲、好ましくは５０から５０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有するものとしてよい。チップ１４０のいずれかは、中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、デジタル信号処理（ＤＳＰ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、またはスタティックランダムアクセスメモリ（ＳＲＡＭ）チップなどのメモリチップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、全地球測位システム（ＧＰＳ）チップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、Ｂｌｕｅｔｏｏｔｈ（登録商標）チップ、または中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを含むチップとすることができる。
【０６１１】
次に、図１０９Ｎを参照すると、絶縁層３８９が、例えば、成形プロセス、スピンコーティングプロセス、ラミネート加工プロセス、または印刷プロセスを使用することによって、絶縁層３８８の上面３８８ａ上に、またそれぞれのチップ１４０のパターン形成金属層６の金属層６３上に、またチップ１４０上に、また隣接する２つのチップ１４０の間に形成されうることがわかる。チップ１４０は、絶縁層３８９によって覆われている。絶縁層３８９は、１０から３００マイクロメートルまでの範囲または１５から２００マイクロメートルまでの範囲など、５マイクロメートルより大きい厚さを有する、エポキシ層、ポリイミド層、ベンゾシクロブタン（ＢＣＢ）層、ポリベンゾオキサゾール（ＰＢＯ）層、またはポリフェニレンオキシド（ＰＰＯ）層などのポリマー層とすることができる。絶縁層３８９の上面３８９ａは、実質的に平坦であるものとしてよい。
【０６１２】
次に、図１０９Ｏを参照すると、レーザー穴あけ加工プロセスまたは乾式エッチングプロセスを使用して、複数の開口部（またはビア）２３８ａがパターン形成金属層５の金属層５３の複数の接点を露出するように絶縁層３８８および３８９内に形成されて貫通し、複数の開口部（またはビア）２３８ｂがパターン形成金属層６の金属層６３の複数の接点を露出するように絶縁層３８９内に形成されて貫通することがわかる。
【０６１３】
次に、図１０９Ｐを参照すると、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する接着層７１を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、絶縁層３８９の上面３８９ａ上に、また開口部２３８ａおよび２３８ｂ内に、また金属層５３および６３の、開口部２３８ａおよび２３８ｂによって露出されている、接点上に形成することができることがわかる。次に、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有するシード層７２を、スパッタリングプロセスまたは蒸着プロセスなどの物理的気相成長（ＰＶＤ）プロセスを使用することによって、接着層７１上に、また開口部２３８ａおよび２３８ｂ内に形成することができる。次に、フォトレジスト層９６をシード層７２上に形成することができる。次に、リソグラフィ、露光、および現像のプロセスによりフォトレジスト層９６のパターン形成を行い、シード層７２を露出する複数の開口部９６ａをフォトレジスト層９６内に形成する。
【０６１４】
接着７１の材料として、チタン、チタンタングステン合金、窒化チタン、クロム、タンタル、または窒化タンタルが挙げられる。シード層７２の材料として、銅、チタン銅合金、金、またはニッケルが挙げられる。
【０６１５】
例えば、接着層７１は、絶縁層３８９の上面３８９ａ上に、また開口部２３８ａおよび２３８ｂ内に、また金属層５３および６３の、開口部２３８ａおよび２３８ｂによって露出されている、接点上に、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、チタンタングステン合金、チタン、または窒化チタンの単層などのチタン含有層をスパッタリングすることによって形成することができる。そしてシード層７２は、チタン含有層上に、また開口部２３８ａおよび２３８ｂ内に、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、チタン銅合金層、金層、またはニッケル層をスパッタリングすることによって形成することができる。
【０６１６】
あるいは、接着層７１は、絶縁層３８９の上面３８９ａ上に、また開口部２３８ａおよび２３８ｂ内に、また金属層５３および６３の、開口部２３８ａおよび２３８ｂによって露出されている、接点上に、１ナノメートルから０．５マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する、タンタルまたは窒化タンタルの単層などのタンタル含有層をスパッタリングすることによって形成することができる。そしてシード層７２は、タンタル含有層上に、また開口部２３８ａおよび２３８ｂ内に、１０ナノメートルから０．８マイクロメートルまでの範囲など、１マイクロメートルより小さい厚さを有する銅層、チタン銅合金層、金層、またはニッケル層をスパッタリングすることによって形成することができる。
【０６１７】
次に、図１０９Ｑを参照すると、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さを有する金属層７３は、電気メッキプロセスおよび／または無電解メッキプロセスを含むプロセスを使用することによって、開口部９６ａによって露出されているシード層７２上に形成することができることがわかる。あるいは、金属層７３は、開口部２３８ａおよび２３８ｂ内にさらに形成することができる。金属層７３は、銅、金、またはニッケルの単層であるか、または２から３０マイクロメートルまでの範囲の厚さを有する銅層と、銅層上の０．１から１０マイクロメートルまでの範囲の厚さを有するニッケル層と、ニッケル層上の０．０１から５マイクロメートルまでの範囲の厚さを有する金層とを含む複合層であるものとしてよい。例えば、金属層７３は、２から３０マイクロメートルまでの範囲、好ましくは３から１０マイクロメートルまでの範囲など、１マイクロメートルより大きい厚さになるように、銅層を開口部９６ａ内に、また開口部９６ａによって露出されている、シード層７２、好ましくは前記の銅もしくはチタン銅合金シード層７２上に電気メッキすることによって形成された金属単層とすることができる。
【０６１８】
次に、図１０９Ｒを参照すると、フォトレジスト層９６は、アミンまたはＮａＣＯ3を含む化学溶液を使用して除去されることがわかる。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層７３の下にないシード層７２が除去される。次に、ウェットケミカルエッチングプロセスまたは反応性イオンエッチング（ＲＩＥ）プロセスを使用することによって、金属層７３の下にない接着層７１が除去される。
【０６１９】
したがって、接着層７１、シード層７２、および金属層７３は、パターン形成金属層７、複数の金属プラグ７ｍ、および複数の金属プラグ７ｐを構成する。接着層７１とシード層７２と金属層７３とからなるパターン形成金属層７は、絶縁層３８９の上面３８９ａ上に形成されうる。接着層７１とシード層７２とからなる、または接着層７１とシード層７２と金属層７３とからなる金属プラグ７ｍは、開口部２３８ａ内に、またパターン形成金属層５の金属層５３の、開口部２３８ａによって露出されている、接点上に形成されうる。パターン形成金属層７と金属層５３の、開口部２３８ａによって露出されている接点との間の金属プラグ７ｍは、パターン形成金属層７を、金属層５３の、開口部２３８ａによって露出されている接点に接続することができる。接着層７１とシード層７２とからなる、または接着層７１とシード層７２と金属層７３とからなる金属プラグ７ｐは、開口部２３８ｂ内に、またパターン形成金属層６の金属層６３の、開口部２３８ｂによって露出されている、接点上に形成されうる。パターン形成金属層７と金属層６３の、開口部２３８ｂによって露出されている接点との間の金属プラグ７ｐは、パターン形成金属層７を、金属層６３の、開口部２３８ｂによって露出されている接点に接続することができる。
【０６２０】
図１０９Ｓを参照すると、図１０９Ｒに例示されているステップの後、ポリマー層９８をパターン形成金属層７の金属層７３上に、また絶縁層３８９の上面３８９ａ上に形成することができ、ポリマー層９８内の複数の開口部９８ａが、パターン形成金属層７の金属層７３の複数の接点の上にあり、それらを露出することがわかる。ポリマー層９８は、ポリイミド層、ポリベンゾオキサゾール（ＰＢＯ）層、ベンゾシクロブタン（ＢＣＢ）層、エポキシ層、またはポリフェニレンオキシド（ＰＰＯ）層とすることができ、１から３０マイクロメートルまでの範囲、好ましくは２から１５マイクロメートルまでの範囲または５から１０マイクロメートルまでの範囲の厚さを有するものとしてよい。
【０６２１】
次に、図１０９Ｔを参照すると、複数のハンダバンプまたはボール２９ａならびに前記の接着層１８、シード層１９、および金属層２７および２８からなるアンダーバンプメタラジー（ＵＢＭ）層を、パターン形成金属層７の、開口部９８ａによって露出されている、接点の上に形成し、次いで、シンギュレーションプロセスを実行して、成形層３８５、絶縁層３８６〜３８９、ならびにポリマー層９８を切断し、図１０９Ｔに示されている複数のシステムインパッケージもしくはマルチチップモジュールを切断分離することができることがわかる。アンダーバンプメタラジー（ＵＢＭ）層は、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上に形成され、ハンダバンプもしくはボール２９ａは、アンダーバンプメタラジー（ＵＢＭ）層上に形成されうる。図１０９Ｔに例示されているようなアンダーバンプメタラジー（ＵＢＭ）層およびハンダバンプまたはボール２９ａを形成するためのプロセスは、図８０〜８３に例示されているようなプロセスに、アンダーバンプメタラジー（ＵＢＭ）層の接着層１８が、ポリマー層９８上に、また金属層７３の、開口部９８ａによって露出されている、接点上に形成されるという点を除いて類似している。
【０６２２】
図１０９Ｔに示されているシステムインパッケージもしくはマルチチップモジュールの成形層３８５は、左側壁および左側壁に対向する、左側壁と実質的に平行な右側壁を有することができる。ハンダバンプまたはボール２９ａは、５から４００マイクロメートルまでの範囲、好ましくは１０から１００マイクロメートルまでの範囲など、５マイクロメートルよりも大きいバンプ高さ、および２０から４００マイクロメートルまでの範囲、好ましくは５０から１００マイクロメートルまでの範囲の幅もしくは直径を有する。ハンダバンプまたはボール２９ａは、ビスマス、インジウム、スズ鉛合金、スズ銀合金、スズ銀銅合金、またはスズ金合金を含むものとしてよい。図１０９Ｔに示されているシステムインパッケージまたはマルチチップモジュールは、ハンダバンプもしくはボール２９ａを使用して、マザーボード、プリント回路基板、金属基板、ガラス基板、またはセラミック基板に接続することができる。
【０６２３】
図１０９Ｔに例示されているシステムインパッケージまたはマルチチップモジュールに関して、チップ１３０は、金属プラグ５ｐおよびパターン形成金属層５を通して互いに接続することができ、順に金属プラグ５ｐ、パターン形成金属層５、金属プラグ５ｍ、およびパターン形成金属層３を通してチップ１２０に接続することができる。チップ１２０は、パターン形成金属層３を通して互いに接続することができる。チップ１４０は、金属プラグ７ｐおよびパターン形成金属層７を通して互いに接続することができ、順に金属プラグ７ｐ、パターン形成金属層７、金属プラグ７ｍ、パターン形成金属層５、および金属プラグ５ｐを通してチップ１３０に接続することができ、順に金属プラグ７ｐ、パターン形成金属層７、金属プラグ７ｍ、パターン形成金属層５、金属プラグ５ｍ、およびパターン形成金属層３を通してチップ１２０に接続することができる。
【０６２４】
図１０９Ｔに例示されているシステムインパッケージもしくはマルチチップモジュールのパターン形成金属層３は、信号トレース、クロックバス、クロックトレース。電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースなどの、複数の金属相互接続部もしくはトレースを備えることができる。いくつかのチップ１２０のうちの１つのチップは、例えば、パターン形成金属層３によって構成されるいくつかの金属相互接続部もしくはトレースのうちの１つまたは複数の金属相互接続部もしくはトレースを通していくつかのチップ１２０のうちの別の１つのチップのいくつかの金属トレースもしくはパッド２６のうちの１つまたは複数の金属トレースまたはパッドに接続されたいくつかの金属トレースまたはパッド２６のうちの１つの金属トレースまたはパッドを有するものとしてよい。
【０６２５】
図１０９Ｔに例示されているシステムインパッケージもしくはマルチチップモジュールのパターン形成金属層５は、信号トレース、クロックバス、クロックトレース。電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースなどの、複数の金属相互接続部もしくはトレースを備えることができる。いくつかのチップ１３０のうちの１つのチップは、例えば、順にパターン形成金属層４、いくつかの金属プラグ５ｐのうちの１つの金属プラグ、パターン形成金属層５によって構成されているいくつかの金属相互接続部もしくはトレースのうちの１つの金属相互接続部もしくはトレース、いくつかの金属プラグ５ｍのうちの１つの金属プラグ、およびパターン形成金属層３を通して、いくつかのチップ１２０のうちの１つのチップのいくつかの金属トレースまたはパッド２６のうちの１つの金属トレースまたはパッドに接続されているいくつかの金属トレースまたはパッド４６のうちの１つの金属トレースまたはパッドを有することができ、順にパターン形成金属層４、いくつかの金属プラグ５ｐのうちの別の１つの金属プラグ、パターン形成金属層５によって構成されているいくつかの金属相互接続部もしくはトレースのうちの別の１つの金属相互接続部もしくはトレース、いくつかの金属プラグ７ｍのうちの１つの金属プラグ、パターン形成金属層７、いくつかの金属プラグ７ｐのうちの１つの金属プラグ、およびパターン形成金属層６を通して、いくつかのチップ１４０のうちの１つのチップのいくつかの金属トレースまたはパッド６６のうちの１つの金属トレースまたはパッドに接続されているいくつかの金属トレースまたはパッド４６のうちの別の１つの金属トレースまたはパッドを有することができる。いくつかのチップ１３０のうちの１つのチップは、例えば、パターン形成金属層５によって構成されている金属相互接続部もしくはトレースのうちの１つまたは複数の金属相互接続部もしくはトレースを通していくつかのチップ１３０のうちの別の１つのチップに接続することができる。
【０６２６】
図１０９Ｔに例示されているシステムインパッケージもしくはマルチチップモジュールのパターン形成金属層７は、信号トレース、クロックバス、クロックトレース。電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースなどの、複数の金属相互接続部もしくはトレースを備えることができる。いくつかのチップ１４０のうちの１つのチップは、例えば、順にパターン形成金属層６、いくつかの金属プラグ７ｐのうちの１つの金属プラグ、パターン形成金属層７によって構成されているいくつかの金属相互接続部もしくはトレースのうちの１つの金属相互接続部もしくはトレース、いくつかの金属プラグ７ｍのうちの１つの金属プラグ、パターン形成金属層５、いくつかの金属プラグ５ｍのうちの１つの金属プラグ、およびパターン形成金属層３を通して、いくつかのチップ１２０のうちの１つのチップのいくつかの金属トレースまたはパッド２６のうちの１つの金属トレースまたはパッドに接続されているいくつかの金属トレースまたはパッド６６のうちの１つの金属トレースまたはパッドを有することができ、順にパターン形成金属層６、いくつかの金属プラグ７ｐのうちの別の１つの金属プラグ、パターン形成金属層７によって構成されているいくつかの金属相互接続部もしくはトレースのうちの別の１つの金属相互接続部もしくはトレース、いくつかの金属プラグ７ｍのうちの別の１つの金属プラグ、パターン形成金属層５、いくつかの金属プラグ５ｐのうちの１つの金属プラグ、およびパターン形成金属層４を通して、いくつかのチップ１３０のうちの１つのチップのいくつかの金属トレースまたはパッド４６のうちの１つの金属トレースまたはパッドに接続されているいくつかの金属トレースまたはパッド６６のうちの別の１つの金属トレースまたはパッドを有することができる。いくつかのチップ１４０のうちの１つのチップは、例えば、パターン形成金属層７によって構成されている金属相互接続部もしくはトレースのうちの１つまたは複数の金属相互接続部もしくはトレースを通していくつかのチップ１４０のうちの別の１つのチップに接続することができる。
【０６２７】
図１０９Ｕは、図１０９Ｔに示されているシステムインパッケージまたはマルチチップモジュールのパターン形成金属層５の概略上面斜視図を示しており、図１０９Ｔは、図１０９Ｕに示されている線Ｂ−Ｂ’にそって切り取った断面図であるものとしてよい。図１０９Ｔおよび１０９Ｕを参照すると、システムインパッケージまたはマルチチップモジュールは、パターン形成金属層５によって構成される複数の金属相互接続部またはトレース５ｓ、５ｔ、５ｕ、５ｖ、および５ｗを備えうることがわかる。金属相互接続部またはトレース５ｓ、５ｔ、５ｕ、５ｖ、および５ｗがどこに形成されようと、金属相互接続部またはトレース５ｓ、５ｔ、５ｕ、５ｖ、および５ｗのうちのどれか１つは、信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースとすることができる。左のチップ１３０は、エッジ１３０ａとエッジ１３０ａに対向し、実質的に平行であるエッジ１３０ｂを有する。右のチップ１３０は、エッジ１３０ｃとエッジ１３０ｃに対向し、実質的に平行であるエッジ１３０ｄを有する。金属相互接続部またはトレース５ｓは、左のチップ１３０のエッジ１３０ａの端から端まで延在し、金属相互接続部またはトレース５ｔは、左のチップ１３０のエッジ１３０ｂの端から端まで延在しうる。金属相互接続部またはトレース５ｕは、右のチップ１３０のエッジ１３０ｃの端から端まで延在し、金属相互接続部またはトレース５ｖは、右のチップ１３０のエッジ１３０ｄの端から端まで延在しうる。金属相互接続部またはトレース５ｗは、左のチップ１３０のエッジ１３０ｂの端から端まで、また右のチップ１３０のエッジ１３０ｃの端から端まで延在しうる。
【０６２８】
金属相互接続部またはトレース５ｓ、５ｔ、５ｕ、５ｖ、および５ｗは、金属プラグ５ｍに接続することができ、順に金属プラグ５ｍおよびパターン形成金属層３を通してチップ１２０の金属トレースまたはパッド２６に接続することができる。さらに、金属相互接続部またはトレース５ｓ、５ｔ、５ｕ、５ｖ、および５ｗは、金属プラグ７ｍに接続することができ、順に金属プラグ７ｍ、パターン形成金属層７、および金属プラグ７ｐを通してチップ１４０の金属トレースまたはパッド６６に接続することができる。
【０６２９】
左のチップ１３０は、左のチップ１３０のパターン形成金属層４によって構成される複数の金属相互接続部またはトレース４ａ、４ｂ、および４ｃを備えることができる。金属相互接続部またはトレース４ａ、４ｂ、および４ｃがどこに形成されようと、金属相互接続部またはトレース４ａ、４ｂ、および４ｃのうちのどれか１つは、信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースとすることができる。
【０６３０】
右のチップ１３０は、右のチップ１３０のパターン形成金属層４によって構成される複数の金属相互接続部またはトレース４ｄ、４ｅ、４ｆ、および４ｇを備えることができる。金属相互接続部またはトレース４ｄ、４ｅ、４ｆ、および４ｇがどこに形成されようと、金属相互接続部またはトレース４ｄ、４ｅ、４ｆ、および４ｇのうちのどれか１つは、信号トレース、クロックバス、クロックトレース、電源プレーン、電源バス、電源トレース、グランドプレーン、グランドバス、またはグランドトレースとすることができる。
【０６３１】
左のチップ１３０は、左のチップ１３０の中心領域に配列された複数の接点４６ａ、４６ｂ、および４６ｇを有する。あるいは、接点４６ｇは、左のチップ１３０の周辺領域に配列することができる。接点４６ａ、４６ｂ、および４６ｇは、左のチップ１３０の金属トレースまたはパッド４６によって構成される。左のチップ１３０のパッシベーション層４５内の開口部４５ａは、接点４６ａ、４６ｂ、および４６ｇの上にあり、接点４６ａ、４６ｂ、および４６ｇを露出し、接点４６ａ、４６ｂ、および４６ｇは、左のチップ１３０のパッシベーション層４５内の開口部４５ａの底部にある。
【０６３２】
右のチップ１３０は、右のチップ１３０の中心領域内に配列された複数の接点４６ｃおよび４６ｄ、および右のチップ１３０の周辺部領域に配列された複数の接点４６ｅ、４６ｆ、および４６ｈを有する。あるいは、接点４６ｈは、右のチップ１３０の中心領域に配列することができる。接点４６ｃ、４６ｄ、４６ｅ、４６ｆ、および４６ｈは、右のチップ１３０の金属トレースまたはパッド４６によって構成される。右のチップ１３０のパッシベーション層４５内の開口部４５ａは、接点４６ｃ、４６ｄ、４６ｅ、４６ｆ、および４６ｈの上にあり、接点４６ｃ、４６ｄ、４６ｅ、４６ｆ、および４６ｈを露出し、接点４６ｃ、４６ｄ、４６ｅ、４６ｆ、および４６ｈは、右のチップ１３０のパッシベーション層４５内の開口部４５ａの底部にある。
【０６３３】
接点４６ａは、左のチップ１３０の中心領域内の第１のラインに配列することができ、接点４６ｂは、左のチップ１３０の中心領域内の、第１のラインと平行な第２のラインに配列することができる。接点４６ｃは、右のチップ１３０の中心領域内の第３のラインに配列することができ、接点４６ｄは、右のチップ１３０の中心領域内の、第３のラインと平行な第４のラインに配列することができる。接点４６ｅは、右のチップ１３０の周辺領域内の、第３のラインと平行な第５のラインに配列することができる。接点４６ｆは、右のチップ１３０の周辺領域内の、第３のラインと平行な第６のラインに配列することができる。
【０６３４】
接点４６ａのそれぞれは、順にいくつかの金属相互接続部またはトレース４ａのうちの１つの金属相互接続部またはトレース、金属プラグ５ｐのうちの１つの金属プラグ、およびいくつかの金属相互接続部またはトレース５ｓのうちの１つの金属相互接続部またはトレースを通していくつかの金属プラグ５ｍのうちの１つの金属プラグに接続されうる。上面斜視図で見ると、接点４６ａの位置は、接点４６ａと接続する金属プラグ５ｍおよび５ｐの位置と異なることがわかる。
【０６３５】
接点４６ｂのそれぞれは、順にいくつかの金属相互接続部またはトレース４ｂのうちの１つの金属相互接続部またはトレース、金属プラグ５ｐのうちの１つの金属プラグ、およびいくつかの金属相互接続部またはトレース５ｔのうちの１つの金属相互接続部またはトレースを通していくつかの金属プラグ７ｍのうちの１つの金属プラグに接続されうる。上面斜視図で見ると、接点４６ｂの位置は、接点４６ｂを接続する金属プラグ７ｍの位置と異なることがわかる。
【０６３６】
接点４６ｅのそれぞれは、順にいくつかの金属相互接続部またはトレース４ｄのうちの１つの金属相互接続部またはトレース、金属プラグ５ｐのうちの１つの金属プラグ、およびいくつかの金属相互接続部またはトレース５ｕのうちの１つの金属相互接続部またはトレースを通していくつかの金属プラグ５ｍのうちの１つの金属プラグに接続されうる。上面斜視図で見ると、接点４６ｅの位置は、接点４６ｅと接続する金属プラグ５ｍの位置と異なることがわかる。
【０６３７】
接点４６ｆのそれぞれは、順にいくつかの金属相互接続部またはトレース４ｅのうちの１つの金属相互接続部またはトレース、金属プラグ５ｐのうちの１つの金属プラグ、およびいくつかの金属相互接続部またはトレース５ｖのうちの１つの金属相互接続部またはトレースを通していくつかの金属プラグ７ｍのうちの１つの金属プラグに接続されうる。上面斜視図で見ると、接点４６ｆの位置は、接点４６ｆと接続する金属プラグ７ｍの位置と異なることがわかる。
【０６３８】
接点４６ｃは、金属相互接続部もしくはトレース４ｆを通して接点４６ｄに接続することができる。左のチップ１３０の接点４６ｇは、順にいくつかの金属相互接続部またはトレース４ｃのうちの１つの金属相互接続部またはトレース、左のチップ１３０の上の金属プラグ５ｐ、金属相互接続部またはトレース５ｗ、右のチップ１３０の上の金属プラグ５ｐ、および金属相互接続部またはトレース４ｇを通して右のチップ１３０の接点４６ｈに接続されうる。
【０６３９】
ある場合には、左のチップ１３０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップとすることができ、右のチップ１３０は、別のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、中央演算処理装置（ＣＰＵ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、または中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、ベースバンド回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、メモリ回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを含むチップとすることができる。
【０６４０】
別の場合には、左のチップ１３０は、中央演算処理装置（ＣＰＵ）チップとすることができ、右のチップ１３０は、別の中央演算処理装置（ＣＰＵ）チップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、または中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、ベースバンド回路ブロック、Ｂｌｕｅｔｏｏｔｈ（登録商標）回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、メモリ回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを含むチップとすることができる。
【０６４１】
あるいは、図１０９Ｔおよび１０９Ｕに示されているシステムインパッケージまたはマルチチップモジュールに関して、金属プラグ５ｐを金属相互接続部またはトレース４ｆの複数の接点上にさらに形成することができる。また、いくつかの相互接続部またはトレース４ｆのうちの１つの相互接続部またはトレースは、順に金属相互接続部またはトレース４ｆの接点上に形成されたいくつかの金属プラグ５ｐのうちの１つの金属プラグ、パターン形成金属層５によって構成される信号トレース、クロックトレース、電源バスもしくはトレース、またはグランドバスもしくはトレースなどの複数の金属相互接続部またはトレースのうちの１つの金属接続部またはトレース、いくつかの金属プラグ５ｍのうちの１つの金属プラグ、およびパターン形成金属層３を通してチップ１２０のいくつかの金属トレースまたはパッド２６のうちの１つの金属トレースまたはパッドに接続され、順に金属相互接続部またはトレース４ｆの接点上に形成されたいくつかの金属プラグ５ｐのうちの１つの金属プラグ、パターン形成金属層５によって構成されるいくつかの金属相互接続部またはトレースのうちの１つの金属接続部またはトレース、いくつかの金属プラグ７ｍのうちの１つの金属プラグ、パターン形成金属層７、およびいくつかの金属プラグ７ｐのうちの１つの金属プラグを通してチップ１４０のいくつかの金属トレースまたはパッド６６のうちの１つの金属トレースまたはパッドに接続されうる。
【０６４２】
あるいは、図１０９Ｔおよび１０９Ｕに示されているシステムインパッケージまたはマルチチップモジュールに関して、左および右のチップ１３０のパターン形成金属層４によって構成される金属相互接続部またはトレース４ａ、４ｂ、４ｃ、４ｄ、４ｅ、４ｆ、および４ｇを省くことができ、金属プラグ５ｐを、接点４６ａ、４６ｂ、４６ｃ、４６ｄ、４６ｅ、４６ｆ、４６ｇ、および４６ｈ上に直接形成することができる。接点４６ａは、接点４６ａ上に直接形成された金属プラグ５ｐを通して金属相互接続部またはトレース５ｓに接続することができる。接点４６ｂは、接点４６ｂ上に直接形成された金属プラグ５ｐを通して金属相互接続部またはトレース５ｔに接続することができる。接点４６ｅは、接点４６ｅ上に直接形成された金属プラグ５ｐを通して金属相互接続部またはトレース５ｕに接続することができる。接点４６ｆは、接点４６ｆ上に直接形成された金属プラグ５ｐを通して金属相互接続部またはトレース５ｖに接続することができる。接点４６ｇは、接点４６ｇ上に直接形成された金属プラグ５ｐを通して金属相互接続部またはトレース５ｗに接続することができ、また接点４６ｈは、接点４６ｈ上に直接形成された金属プラグ５ｐを通して金属相互接続部またはトレース５ｗに接続することができる。接点４６ｃは、順に接点４６ｃ上に直接形成された金属プラグ５ｐ、右のチップ１３０の上のパターン形成金属層５によって構成される信号トレース、クロックトレース、電源バスもしくはトレース、またはグランドバスもしくはトレースなどの複数の金属相互接続部またはトレース、および接点４６ｄ上に直接形成された金属プラグ５ｐを通して接点４６ｄに接続することができ、金属相互接続部またはトレースは、金属プラグ５ｍおよびパターン形成金属層３を通してチップ１２０の金属トレースまたはパッド２６に、また金属プラグ７ｍ、パターン形成金属層７、および金属プラグ７ｐを通してチップ１４０の金属トレースまたはパッド６６に、接続することができる。
【０６４３】
図５２、５４、５５、６６、６７、７２、７３、７４、８３、８４、１０４、１０７Ｋ、１０７Ｌ、１０８Ｆ、および１０９Ｔに示されている前記のシステムインパッケージまたはマルチチップモジュール、図７４に示されている前記のモジュール、および図８５に示されている前記の電子デバイスは、例えば、電話機、コードレス電話、携帯電話、スマートフォン、ネットブックコンピュータ、ノートブックコンピュータ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、パーソナルデジタルアシスタント（ＰＤＡ）、ポケットパーソナルコンピュータ、携帯パーソナルコンピュータ、電子ブック、電子書籍、デスクトップコンピュータ、タブレットもしくはスレートコンピュータ、車載電子製品、モバイルインターネットデバイス（ＭＩＤ）、携帯テレビ、プロジェクタ、モバイルプロジェクタ、ピコプロジェクタ、スマートプロジェクタ、三次元３Ｄビデオディスプレイ、３Ｄテレビ（３Ｄ  ＴＶ）、３Ｄビデオゲーム機、モバイルコンピュータデバイス、コンピュータおよび電話機の機能を組み合わせて提供するデバイスもしくはシステムであるモバイルコンピュフォン（モバイルフォンピュータまたはモバイルパーソナルコンピュータフォンともいう）、または例えば、クラウドコンピューティングに使用される、高性能および／または低電力コンピュータもしくはサーバーに使用することができる。
【０６４４】
開示されているコンポーネント、ステップ、特徴、メリット、および利点は、例示することをのみ目的としている。これらのいずれも、またこれらに関係する説明も、本開示の範囲を制限する意図をいっさい持たない。他のいくつもの実施形態も企図される。これらは、少なくした、追加した、および／または異なる、コンポーネント、ステップ、特徴、メリット、および利点を有する実施形態を含む。これらは、コンポーネントおよび／またはステップの配置および／または順序が異なる実施形態も含む。本開示を読むと、当業者であれば、本開示の実施形態をハードウェア、ソフトウェア、ファームウェア、またはそのようなものの組み合わせによって、また１つまたは複数の通信ネットワークを介して、実装することができることを理解するであろう。適切なソフトウェアは、本開示に従ってシステムインパッケージ（ＳＩＰ）またはマルチチップモジュールＭＣＭ（またはその一部）の実装を設計し、および／または制御する方法ならびに技術（ならびにその一部分）を実施するためのコンピュータ可読または機械可読命令を含むことができる。任意の好適なソフトウェア言語（機械依存または機械独立の）またはコンピュータ可読記憶媒体を利用することができる。さらに、本開示の実施形態は、さまざまな信号、例えば、無線ＲＦまたはＩＲ通信リンクを介して伝送されるか、またはインターネットからダウンロードされるような信号に含まれるか、またはそのような信号によって搬送されうる。
【０６４５】
別段の指定のない限り、請求項への記載を含めて本明細書に記載されているすべての測定、値、定格、位置、大きさ、サイズ、および他の指定は、近似的であり、正確なものではない。これらは、これらが関係する機能と、また関係する技術分野において慣例となっているものと矛盾しない妥当な範囲を画定することを意図されている。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］システムインパッケージであって、
第１のポリマー層と、
前記第１のポリマー層内の第１のチップと、
前記第１のチップの上の、前記第１のポリマー層の上面の上の、前記第１のチップに接続されている第１の金属層と、
前記第１のポリマー層の上の、前記第１のチップの上の、前記第１の金属層の上の第２のポリマー層と、
前記第２のポリマー層内の、前記第２のポリマー層内の第１の金属バンプを備える第２のチップと、
前記第２のポリマー層内の、前記第１の金属層の上の、前記第１の金属層に接続され、前記第１の金属バンプよりも高い第２の金属バンプであって、前記第１の金属バンプの上面および前記第２の金属バンプの上面は、前記第２のポリマー層によって覆われていない、第２の金属バンプと、
前記第１の金属バンプの前記上面上の、前記第２の金属バンプの前記上面上の、前記第２のポリマー層の上面の上の、前記第１の金属バンプを前記第２の金属バンプに接続する第２の金属層であって、前記第１の金属バンプは、前記第２の金属層、前記第２の金属バンプ、および前記第１の金属層を順に通して前記第１のチップに接続される、第２の金属層と、
を具備するシステムインパッケージ。
［２］前記第１のチップは、中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、メモリチップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈチップ、または、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを備えるシステムオンチップ（ＳＯＣ）を備える、前記［１］に記載のシステムインパッケージ。
［３］前記第１のポリマー層の下に基板をさらに具備し、
前記第１のチップおよび前記第２のチップは、前記基板の上にあり、
前記基板は、マザーボード、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板を備える、前記［１］に記載のシステムインパッケージ。
［４］前記第１のポリマー層の前記上面の上に第３の金属層をさらに具備し、
前記第３の金属層および前記第１の金属層は、同じ水平レベルにあり、
前記第２のチップは、さらに前記第３の金属層の真上にあり、
前記第３の金属層は、電源相互接続部、グランド相互接続部、または信号相互接続部を備える、前記［１］に記載のシステムインパッケージ。
［５］前記第１のチップの上に、前記第２のチップの上に、前記第２のポリマー層の上に、前記第２の金属バンプの上に、前記第２の金属層の上に熱拡散プレーンをさらに具備し、
前記第１のチップおよび前記第２のチップは、前記熱拡散プレーンに接続される、前記［１］に記載のシステムインパッケージ。
［６］前記第１の金属バンプは、５から５０マイクロメートルまでの範囲の厚さを有する第１の銅層を備え、
前記第２の金属バンプは、１５から５２０マイクロメートルまでの範囲の厚さを有する第２の銅層を備える、前記［１］に記載のシステムインパッケージ。
［７］前記第１のチップは、前記第１のポリマー層内に第３の金属バンプを備え、
前記第３の金属バンプの上面は、前記第１のポリマー層によって覆われず、
前記第１の金属層は、さらに前記第３の金属バンプの前記上面上にあり、
前記第１の金属バンプは、前記第２の金属層、前記第２の金属バンプ、および前記第１の金属層を順に通して前記第３の金属バンプに接続される、前記［１］に記載のシステムインパッケージ。
［８］前記第１の金属層は、電源相互接続部、グランド相互接続部、または信号相互接続部を備える、前記［１］に記載のシステムインパッケージ。
［９］前記第１のポリマー層の前記上面の上の、前記第１のチップの上の第３の金属層と、
前記第２のポリマー層内の第３のチップと、
前記第２のポリマー層内の、前記第３の金属層の上の第３の金属バンプと、
前記第３のチップの第４の金属バンプの上面上の、前記第３の金属バンプの上面上の、前記第２のポリマー層の前記上面の上の第４の金属層と、
をさらに具備し、
前記第４の金属バンプは、前記第２のポリマー層内にあり、
前記第３の金属バンプの前記上面および前記第４の金属バンプの前記上面は、前記第２のポリマー層によって覆われず、
前記第４の金属層は、前記第３の金属バンプを前記第４の金属バンプに接続し、
前記第３の金属バンプは、前記第４の金属バンプより高く、
前記第４の金属バンプは、前記第４の金属層、前記第３の金属バンプ、および前記第３の金属層を順に通して前記第１のチップに接続される、前記［１］に記載のシステムインパッケージ。
［１０］前記第１のチップと前記第２のチップとの間で並列データ通信するビット線の総数は、１２８より多く、
前記ビット線のうちの１本は、前記第１および第２の金属層ならびに前記第１および第２の金属バンプによって構成される、前記［１］に記載のシステムインパッケージ。
［１１］システムインパッケージであって、
基板と、
前記基板の上の第１のポリマー層と、
前記第１のポリマー層内の、前記基板の上の、第１の金属バンプおよび第２の金属バンプを備える第１のチップと、
前記第１のポリマー層内の、前記基板の上の、前記基板のパッドに接続され、前記第１の金属バンプより高く、前記第２の金属バンプより高い第３の金属バンプであって、前記第１の金属バンプの上面、前記第２の金属バンプの上面、および前記第３の金属バンプの上面は、前記第１のポリマー層によって覆われていない、第３の金属バンプと、
前記第１の金属バンプの前記上面上の、前記第３の金属バンプの前記上面上の、前記第１のポリマー層の上面の上の、前記第１の金属バンプを前記第３の金属バンプに接続する第１の金属層であって、前記第１の金属バンプは、前記第１の金属層および前記第３の金属バンプを順に通して前記基板の前記パッドに接続される、第１の金属層と、
前記第２の金属バンプの前記上面上の、前記第１のポリマー層の前記上面の上の、前記第２の金属バンプに接続される第２の金属層と、
前記第１のポリマー層の上の、前記第１の金属層の上の、前記第２の金属層の上の、前記第１のチップの上の第２のポリマー層と、
前記第２のポリマー層内の、第４の金属バンプを備える第２のチップと、
前記第２のポリマー層内の、前記第２の金属層に接続され、前記第４の金属バンプより高い第５の金属バンプであって、前記第４の金属バンプの上面および前記第５の金属バンプの上面は、前記第２のポリマー層によって覆われない、第５の金属バンプと、
前記第４の金属バンプの前記上面上の、前記第５の金属バンプの前記上面上の、前記第２のポリマー層の上面の上の、前記第４の金属バンプを前記第５の金属バンプに接続する第３の金属層であって、前記第４の金属バンプは、前記第３の金属層、前記第５の金属バンプ、および前記第２の金属層を順に通して前記第２の金属バンプに接続される、第３の金属層と、
を具備するシステムインパッケージ。
［１２］前記基板は、マザーボード、プリント回路基板、ボールグリッドアレイ（ＢＧＡ）基板、金属基板、ガラス基板、またはセラミック基板を備える、前記［１１］に記載のシステムインパッケージ。
［１３］前記第１のチップは、中央演算処理装置（ＣＰＵ）チップ、ベースバンドチップ、グラフィックスプロセッシングユニット（ＧＰＵ）チップ、デジタル信号処理（ＤＳＰ）チップ、無線ローカルエリアネットワーク（ＷＬＡＮ）チップ、メモリチップ、フラッシュメモリチップ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップ、スタティックランダムアクセスメモリ（ＳＲＡＭ）チップ、論理チップ、アナログチップ、電源デバイス、レギュレータ、パワーマネージメントデバイス、全地球測位システム（ＧＰＳ）チップ、Ｂｌｕｅｔｏｏｔｈチップ、または、中央演算処理装置（ＣＰＵ）回路ブロック、グラフィックスプロセッシングユニット（ＧＰＵ）回路ブロック、ベースバンド回路ブロック、デジタル信号処理（ＤＳＰ）回路ブロック、メモリ回路ブロック、Ｂｌｕｅｔｏｏｔｈ回路ブロック、全地球測位システム（ＧＰＳ）回路ブロック、無線ローカルエリアネットワーク（ＷＬＡＮ）回路ブロック、およびモデム回路ブロックを備えるシステムオンチップ（ＳＯＣ）を備える、前記［１１］に記載のシステムインパッケージ。
［１４］前記第１のポリマー層の前記上面の上に第４の金属層をさらに具備し、
前記第２のチップは、さらに前記第４の金属層の真上にあり、
前記第４の金属層は、電源相互接続部、グランド相互接続部、または信号相互接続部を備える、前記［１１］に記載のシステムインパッケージ。
［１５］前記第１のチップの上に、前記第２のチップの上に、前記第２のポリマー層の上に、前記第５の金属バンプの上に、前記第３の金属層の上に熱拡散プレーンをさらに具備し、
前記第１のチップおよび前記第２のチップは、前記熱拡散プレーンに接続される、前記［１１］に記載のシステムインパッケージ。
［１６］前記第４の金属バンプは、５から５０マイクロメートルまでの範囲の厚さを有する第１の銅層を備え、
前記第５の金属バンプは、１５から５２０マイクロメートルまでの範囲の厚さを有する第２の銅層を備える、前記［１１］に記載のシステムインパッケージ。
［１７］前記第２の金属層は、２から３０マイクロメートルまでの範囲の厚さを有する第１の銅層を備え、
前記第３の金属層は、２から３０マイクロメートルまでの範囲の厚さを有する第２の銅層を備える、前記［１１］に記載のシステムインパッケージ。
［１８］前記第３の金属層は、電源相互接続部、グランド相互接続部、または信号相互接続部を備える、前記［１１］に記載のシステムインパッケージ。
［１９］前記第２のポリマー層内に、または前記第２のポリマー層の上に受動コンポーネントをさらに具備する、前記［１１］に記載のシステムインパッケージ。
［２０］前記第２のチップは、さらに前記第２の金属層の真上にある、前記［１１］に記載のシステムインパッケージ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６Ａ】
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【図１０６Ｂ】
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【図１０６Ｃ】
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【図１０６Ｄ】
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【図１０６Ｅ】
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【図１０６Ｆ】
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【図１０６Ｇ】
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【図１０６Ｈ】
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【図１０７Ａ】
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【図１０７Ｂ】
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【図１０７Ｃ】
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【図１０７Ｅ】
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【図１０７Ｆ】
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【図１０８Ａ】
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【図１０９Ａ】
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【図１０９Ｒ】
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【図１０９Ｓ】
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【図１０９Ｔ】
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【図１０９Ｕ】
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【図１１０Ａ】
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【図１１０Ｂ】
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