(57)【特許請求の範囲】
【請求項１】
寄生の影響を考慮する必要の無い回路ブロック情報を格納したデータベース部と、半導体集積回路の回路図データに対応するレイアウトデータから寄生素子を含むネットリストを作成する寄生素子抽出部と、前記データベース部に規定されている回路ブロックと同じトポロジーを持つ回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するかを判定する回路判定部を少なくとも備える回路シミュレーション装置における回路シミュレーション方法であって、
前記データベース部に、少なくとも寄生素子の影響を考慮する必要の無い第１回路ブロックに関する第１ネットリストを含む特性情報を準備するステップと、
前記寄生素子抽出部が、前記半導体集積回路の回路図データに対応するレイアウトデータから前記寄生素子を含む第２ネットリストを作成するステップと、
前記回路判定部が、前記第１ネットリストの前記第１回路ブロックと同じトポロジーを持つ第２回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するか否かを判定するステップと、
前記回路判定部により、前記第２回路ブロックのネットリストが前記半導体集積回路の回路図データのネットリストに存在すると判定された時に、ネットリスト置換部が前記第２ネットリストの中の前記第２回路ブロックのネットリストの部分を、前記第１回路ブロックの前記第１ネットリストに置換して第３ネットリストを得るステップと、
シミュレーション実行部が前記第３ネットリストに対して回路シミュレーションを実行するステップと、
を含むことを特徴とする回路シミュレーション方法。
【請求項２】
請求項１記載の回路シミュレーション方法において、
前記シミュレーション実行部が、回路の入出力特性をプログラム言語で記述したビヘイビアモデルを用いて前記回路シミュレーションを実行する場合、
前記ネットリスト置換部が、前記第２ネットリストの中の前記第２回路ブロックのネットリストの部分を、前記第１回路ブロックの前記第１ネットリストに対応したビヘイビアモデルに置換することを特徴とする回路シミュレーション方法。
【請求項３】
請求項１記載の回路シミュレーション方法において、
前記データベース部に、前記特性情報として、さらに、個々の前記第１回路ブロックの回路構成素子のパラメータ情報が格納されたパラメータテーブル、および前記回路構成素子の端子が接続している素子情報が格納された接続素子情報テーブルを準備することを特徴とする回路シミュレーション方法。
【請求項４】
少なくとも寄生素子の影響を考慮する必要の無い第１回路ブロックに関する第１ネットリストを含む特性情報を格納したデータベース部と、
半導体集積回路の回路図データに対応するレイアウトデータから前記寄生素子を含む第２ネットリストを作成する寄生素子抽出部と、
前記第１ネットリストの前記第１回路ブロックと同じトポロジーを持つ第２回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するか否かを判定する回路判定部と、
前記第２回路ブロックのネットリストが前記半導体集積回路の回路図データのネットリストに存在すると判定された時に、前記レイアウトデータから抽出された前記第２ネットリストの中の前記第２回路ブロックのネットリストの部分を、前記第１回路ブロックの前記第１ネットリストに置換して第３ネットリストを得るネットリスト置換部と、
前記第３ネットリストに対して回路シミュレーションを実行するシミュレーション実行部と、
を含むことを特徴とする回路シミュレーション装置。
【請求項５】
請求項４記載の回路シミュレーション装置において、
前記シミュレーション実行部では、回路の入出力特性をプログラム言語で記述したビヘイビアモデルを用いて前記回路シミュレーションを実行する場合、
前記ネットリスト置換部では、前記第２ネットリストの中の前記第２回路ブロックのネットリストの部分を、前記第１回路ブロックの前記第１ネットリストに対応したビヘイビアモデルに置換することを特徴とする回路シミュレーション装置。
【請求項６】
請求項４記載の回路シミュレーション装置において、
前記データベース部に、前記特性情報として、さらに、個々の前記第１回路ブロックの回路構成素子のパラメータ情報が格納されたパラメータテーブル、および前記回路構成素子の端子が接続している素子情報が格納された接続素子情報テーブルを含むことを特徴とする回路シミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路シミュレーション技術に関し、例えば、寄生素子を考慮した半導体集積回路のＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）などの回路シミュレーションに適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路の開発過程では、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）を用いた半導体集積回路の設計、及びＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ）に代表される回路シミュレータを用いた回路動作の確認を行う。
【０００３】
半導体集積回路の製造プロセス技術の進歩に伴い、隣接して配置される配線間の間隔および配線の幅が狭まって、配線間容量や配線抵抗が増大する傾向にある。この影響を考慮するため図１で示すように、レイアウトを行った後にそのレイアウトから配線抵抗や配線容量（以下、寄生素子と略記する）を抽出し、回路図に反映して回路シミュレーションを実施する。これをバックアノテーションと呼ぶ。
【０００４】
近年、半導体集積回路が大規模化するに伴い寄生素子が増大しており、半導体集積回路の全デバイスを対象としてバックアノテーションを行なうと、シミュレーションに費やす実行時間が多大になり、また収束しにくくなるなど、現実的な時間での実行が困難になっている。
【０００５】
上記技術的課題を解決するため、ある判定結果に基づいて考慮する寄生素子を選定することで、シミュレートする回路規模を小さくし、シミュレーション時間を短縮する方法が種々提案されている。
【０００６】
例えば、特許文献１では、シミュレーションを実施し、電位の変化したノード（アクティブノード）を抽出するＰｒｅ−ｌａｙｏｕｔシミュレーションを実行する工程と、レイアウトパターンデータに対して従来と同様の方法に従いレイアウトパターン検証を行なう工程と、Ｐｒｅ−ｌａｙｏｕｔシミュレーション時に抽出されたアクティブノード情報に基づいて、レイアウトパターンデータより寄生素子が抽出され、レイアウトパターンデータのすべてのデバイスと抽出された寄生素子情報を含んだ寄生素子付ネットリストが生成される工程と、生成されたネットリストに基づいてＰｏｓｔ−ｌａｙｏｕｔシミュレーション（バックアノテーション）が実行される工程と、を実行するバックアノテーション方法が開示されている。
【０００７】
この特許文献１の場合、電位の変化したノードに関係する寄生素子だけを抽出することで、回路規模を小さくし、シミュレーション時間を短縮しようとしている。
特許文献２では、半導体集積回路のレイアウトデータから寄生素子を含むネットリストを作成する素子抽出部と、ネットリストで規定される回路から配線間容量が接続するノードを抽出し、当該ノードの入力インピーダンスを算出する入力インピーダンス計算部と、当該入力インピーダンス値を用いて配線間容量が回路特性に与える影響を規定する指標値を求めると共に、当該指標値に基づいてネットリストから配線間容量を削除すべきか否かを判定する配線間容量要否判定部と、当該判定結果に基づいてネットリストから配線間容量を削除して、回路解析対象のネットリストを作成する配線間容量削除部とで構成されるレイアウト検出装置が開示されている。
【０００８】
この特許文献２の場合、入力インピーダンス値によって考慮する配線間容量を選定することで、回路規模を小さくし、シミュレーション時間を短縮しようとしている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００２−４１５９５号公報
【特許文献２】特開２００４−７８４２８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の特許文献１および特許文献２の技術は、ある判定結果に基づいて考慮する寄生素子を選定することでシミュレートする規模を減らし、シミュレーション時間を短縮しようとしている。
【００１１】
すなわち、特許文献１では、電位の変化したノード（アクティブノード）情報に基づいて考慮する寄生素子を限定しており、特許文献２では、配線容量が接続するノードの入力インピーダンス値から考慮する配線容量を限定している。
【００１２】
しかしながら、近年、さらなる半導体集積回路の大規模化に伴い、上記対策を行ったとしても抽出される寄生素子の数が増加傾向にあるため、依然としてシミュレーションに費やす時間が多大になっている現状がある。
【００１３】
本発明の目的は、寄生素子を考慮した半導体集積回路のシミュレーションにおいて、シミュレーションの精度を落とさずにシミュレーション時間を短縮する技術を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の観点は、寄生の影響を考慮する必要の無い回路ブロック情報を格納したデータベース部と、半導体集積回路の回路図データに対応するレイアウトデータから寄生素子を含むネットリストを作成する寄生素子抽出部と、前記データベース部に規定されている回路ブロックと同じトポロジーを持つ回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するかを判定する回路判定部を少なくとも備える回路シミュレーション装置における回路シミュレーション方法であって、
前記データベース部に、少なくとも寄生素子の影響を考慮する必要の無い第１回路ブロックに関する第１ネットリストを含む特性情報を準備するステップと、
前記寄生素子抽出部が、前記半導体集積回路の回路図データに対応するレイアウトデータから前記寄生素子を含む第２ネットリストを作成するステップと、
前記回路判定部が、前記第１ネットリストの前記第１回路ブロックと同じトポロジーを持つ第２回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するか否かを判定するステップと、
前記回路判定部により、前記第２回路ブロックのネットリストが前記半導体集積回路の回路図データのネットリストに存在すると判定された時に、ネットリスト置換部が前記第２ネットリストの中の前記第２回路ブロックのネットリストの部分を、前記第１回路ブロックの前記第１ネットリストに置換して第３ネットリストを得るステップと、
シミュレーション実行部が前記第３ネットリストに対して回路シミュレーションを実行するステップと、
を含む回路シミュレーション方法を提供する。
【００１５】
本発明の第２の観点は、少なくも寄生素子の影響を考慮する必要の無い第１回路ブロックに関する第１ネットリストを含む特性情報を格納したデータベース部と、
半導体集積回路の回路図データに対応するレイアウトデータから前記寄生素子を含む第２ネットリストを作成する寄生素子抽出部と、
前記第１ネットリストの前記第１回路ブロックと同じトポロジーを持つ第２回路ブロックのネットリストが、前記半導体集積回路の回路図データのネットリストに存在するか否かを判定する回路判定部と、
前記第２回路ブロックのネットリストが前記半導体集積回路の回路図データのネットリストに存在すると判定された時に、前記レイアウトデータから抽出された前記第２ネットリストの中の前記第２回路ブロックのネットリストの部分を、前記第１回路ブロックの前記第１ネットリストに置換して第３ネットリストを得るネットリスト置換部と、
前記第３ネットリストに対して回路シミュレーションを実行するシミュレーション実行部と、
を含む回路シミュレーション装置を提供する。
【発明の効果】
【００１６】
本発明によれば、寄生素子を考慮した半導体集積回路のシミュレーションにおいて、シミュレーション精度を落とさずにシミュレーション時間を短縮する技術を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】一般的なバックアノテーションを説明する概念図である。
【図２】本発明における一実施の形態である回路シミュレーション方法を実施する回路シミュレーション装置の構成および作用の一例を示すブロック図である。
【図３】本発明の一実施の形態である回路シミュレーション方法および回路シミュレーション装置を実施するための情報処理装置の構成例を示す概念図である。
【図４Ａ】本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路の一部分を簡略化して例示した回路図である。
【図４Ｂ】本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路のネットリストを一部分簡略化して例示した概念図である。
【図５】本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路のレイアウトの一例を示す平面図である。
【図６】半導体集積回路のレイアウトデータから抽出した寄生素子を含むネットリストの一例を示す概念図である。
【図７】図６に例示される寄生素子を含むネットリストに対応した回路図である。
【図８】回路シミュレーションの対象となる半導体集積回路のネットリストと、寄生素子を含むネットリストとのシンボル名の対応関係を示す素子情報データの概念図である。
【図９】本発明の一実施の形態である回路シミュレーション方法および回路シミュレーション装置で用いられるデータベース部の構成例を示す概念図である。
【図１０】データベース部に登録されたネットリストに対応した回路ブロックの例を示す概念図である。
【図１１Ａ】データベース部に登録されたネットリストの構成例を示す概念図である。
【図１１Ｂ】データベース部に登録されたパラメータテーブルの構成例を示す概念図である。
【図１１Ｃ】データベース部に登録された接続素子情報テーブルの構成例を示す概念図である。
【図１２Ａ】本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路の他の例を簡略化して例示した回路図である。
【図１２Ｂ】図１２Ａの半導体集積回路の他の例に対応したネットリストを示す概念図である。
【図１３Ａ】本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路の他の例を簡略化して例示した回路図である。
【図１３Ｂ】図１３Ａの半導体集積回路の他の例に対応したネットリストを示す概念図である。
【図１４】本発明の一実施の形態である回路シミュレーション装置で生成される置換回路ブロック素子データの構成例を示す概念図である。
【図１５】本発明の一実施の形態である回路シミュレーション装置で回路シミュレーションされる置換後のネットリストの概念図である。
【図１６】本発明の他の実施の形態である回路シミュレーション方法および回路シミュレーション装置で用いられるデータベース部の構成例を示す概念図である。
【図１７Ａ】本発明の他の実施の形態である回路シミュレーション方法および回路シミュレーション装置で用いられる置換対象のビヘイビアモデルを例示した概念図である。
【図１７Ｂ】図１７Ａの置換対象のビヘイビアモデルに対応するネットリストを例示した概念図である。
【図１８Ａ】本発明の他の実施の形態である回路シミュレーション装置で回路シミュレーションされる半導体集積回路を一部簡略化した回路図である。
【図１８Ｂ】図１８Ａの回路図に対応したネットリストの一例を示す概念図である。
【図１９】図１８Ａの半導体集積回路のレイアウトデータから生成される寄生素子を含むネットリストの一例を示す概念図である。
【図２０】図１９のネットリストに対応した回路ブロックの回路図である。
【図２１】冗長な寄生素子を除外したネットリストに対応するビヘイビアモデルの一例を示す概念図である。
【発明を実施するための形態】
【００１８】
本実施の形態の第１態様は、寄生素子を考慮した半導体集積回路のシミュレーションにおいて、精度を落とさずにシミュレーション時間を短縮することのできる寄生素子抽出技術であって、半導体集積回路のレイアウトデータから寄生素子を含むネットリストを作成する寄生素子抽出部と、寄生の影響を考慮する必要の無い回路ブロック情報を格納したデータベース部と、データベース部に規定されている回路ブロックと同じトポロジーを持つ回路ブロックのネットリストが、半導体集積回路の回路データのネットリストに存在するかを判定する回路判定部と、同じ回路ブロックのネットリストが存在すると判定された時に、レイアウトデータから抽出した寄生素子を含むネットリストの中で、同じトポロジーの回路ブロックのネットリストと判断された部分を、寄生素子を含まない回路ブロックのネットリストに置換するネットリスト置換部とを備える寄生素子抽出技術を例示する。
【００１９】
本実施の形態の第２態様は、前記ネットリスト置換部において、前記回路判定部で同じ回路ブロックのネットリストが存在すると判定された時に、レイアウトデータから抽出した寄生素子を含むネットリストの中で、同じ回路ブロックのネットリストと判断された部分を、寄生素子を含まない回路ブロックのビヘイビアモデルに置換する寄生素子抽出技術を例示する。
【００２０】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
（実施の形態１）
図２は、本発明における一実施の形態である回路シミュレーション方法を実施する回路シミュレーション装置の構成および作用の一例を示すブロック図である。
【００２１】
図３は、本発明の一実施の形態である回路シミュレーション方法および回路シミュレーション装置を実施するための情報処理装置の構成例を示す概念図である。
図３に例示されるように、本実施の形態の情報処理装置１０は、データ記憶装置１１、ＣＰＵ１２、メモリ１３、入力装置１４、出力装置１５で構成され、これらがバス１６によって互いに接続されている。
【００２２】
本実施の形態の後述の回路シミュレーション装置１００は、コンピュータプログラムで記述された制御プログラム１７を情報処理装置１０において実行することで実現される。
すなわち、この制御プログラム１７は、ハードディスク装置等のデータ記憶装置１１に保存され、保存された制御プログラム１７は、ＣＰＵ１２で実行されることにより、後述の寄生素子抽出部１２０、回路判定部１６０、寄生素子抽出部１２０、ネットリスト置換部１８０、回路シミュレータ１９０の機能を実現する。
【００２３】
メモリ１３は、この制御プログラム１７やプログラム実行時のパラメータ、演算結果などを一時的に記憶する。入力装置１４は、キーボードやマウスといった、設計者の操作をＣＰＵ１２に伝えるものである。
【００２４】
出力装置１５は、ＣＰＵ１２における制御プログラム１７の実行後のデータである後述の解析結果２００等を画面上に表示するディスプレイや、印刷するプリンタ等である。
図４Ａは、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路の一部分を簡略化して例示した回路図である。
【００２５】
図４Ｂは、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路のネットリストを一部分簡略化して例示した概念図である。
図５は、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路のレイアウトの一例を示す平面図である。
【００２６】
図６は、半導体集積回路のレイアウトデータから抽出した寄生素子を含むネットリストの一例を示す概念図である。
以下に具体的な実施の形態として、図４Ａに示す半導体集積回路Ｈ１０および図５に示す前記半導体集積回路Ｈ１０に対応したレイアウトに、本実施の形態の回路シミュレーション装置１００を適用した場合を説明する。
【００２７】
図４Ａに例示されるように、半導体集積回路Ｈ１０は、例えば、相互に接続された複数の回路ブロックＨ１１〜Ｈ１５からなる。
尚、回路図中の素子には、Ｍ１等のシンボル名と呼ばれる各素子個別に持つ名前、及びソース（Ｓ）、ゲート（Ｇ）、ドレイン（Ｄ）など各端子名が付加される。
【００２８】
また端子間を結ぶ配線をネットと呼び、各ネットにはネット名（例えば、ｎｅｔ１ａ）と呼ばれる情報が付加される。更に各素子にはｐｍｏｓ、ｎｍｏｓなどの回路シミュレーションに用いるシミュレーションモデル名やゲート幅ｗ，ゲート長ｌ，並列接続数ｍ（ｗ＝４ｕｍ（マイクロメートル）、ｌ＝２ｕｍ，ｍ＝１）などのデバイスのパラメータ情報が付加される。
【００２９】
図２のレイアウトデータ１１０は、半導体集積回路の解析対象回路情報１４０を構成する回路図データ１４１およびネットリスト１４２のうち、回路図データ１４１に対応するレイアウトデータである。
【００３０】
レイアウトデータ１１０に対して、寄生素子抽出部１２０で回路素子と寄生素子を抽出して、寄生素子を含むネットリスト１３０（第２ネットリスト）を生成する。
また、回路図データ１４１のネットリスト１４２上の各素子に１対１で対応する寄生素子を含むネットリスト１３０上の素子情報をまとめた素子情報データ１３０ａを生成する。
【００３１】
具体的に説明すると、図５に示すレイアウトデータ１１０から、図４Ａに示す回路素子に加えて配線部の寄生抵抗および配線間の寄生容量を抽出し、図６に示すネットリスト１３０と呼ばれる回路接続情報を生成する。
【００３２】
ネットリスト１３０には、回路図中のシンボル名１３１、ネット名１３２、シミュレーションのモデル名１３３、パラメータ情報１３４が記述される。素子の種類によってデータの内容や要素が異なる。
【００３３】
たとえば、Ｐ型ＭＯＳＦＥＴの場合は、モデル名１３３にはｐｍｏｓが格納され、ネット名１３２には端子Ｄ・端子Ｇ・端子Ｓに接続しているネット名であるｎｅｔ３ａ・ｎｅｔ２ａ・ｎｅｔ１ａが順番に格納され、パラメータ情報１３４にはゲート幅ｗ，ゲート長ｌ，並列接続数ｍの値が格納される。
【００３４】
図７は、図６に例示される寄生素子を含むネットリストに対応した回路図である。
図８は、回路シミュレーションの対象となる半導体集積回路のネットリストと、寄生素子を含むネットリストとのシンボル名の対応関係を示す素子情報データの概念図である。
【００３５】
図６に示すネットリスト１３０を、回路図で表現すると図７になる。
図７において、図４Ａから追加されたデバイスＲ２ｚ，Ｒ３ｚが寄生抵抗、Ｃ１ｚが寄生容量である。
【００３６】
また、寄生素子抽出部１２０は、図４Ｂに示す回路図データのネットリスト上の素子（シンボル名：…、Ｍ１ａ、Ｍ２ａ、Ｍ３ａ、Ｒ１ａ、…）に１対１で対応する寄生素子を含むネットリスト１３０上の素子（シンボル名：…、Ｍ１ｚ、Ｍ２ｚ、Ｍ３ｚ、Ｒ１ｚ、…）に関する情報をまとめた素子情報データ１３０ａを、図８に示すように生成する。
【００３７】
図９は、本発明の一実施の形態である回路シミュレーション方法および回路シミュレーション装置で用いられるデータベース部の構成例を示す概念図である。
図１０は、データベース部に登録されたネットリストに対応した回路ブロックの例を示す概念図である。
【００３８】
図１１Ａは、データベース部に登録されたネットリストの構成例を示す概念図である。
図１１Ｂは、データベース部に登録されたパラメータテーブルの構成例を示す概念図である。
【００３９】
図１１Ｃは、データベース部に登録された接続素子情報テーブルの構成例を示す概念図である。
図９に示すように、データベース部１５０は、解析対象回路情報１４０で定義される半導体集積回路の使用条件（電源電圧、利用周波数、接続負荷など）では、回路特性上寄生素子の影響を考慮する必要の無いと判断できる回路ブロックについて、回路ブロックのネットリスト１５１（第１ネットリスト）と、ネットリストの情報から作成した回路構成素子のパラメータ情報をまとめたパラメータテーブル１５２、および回路構成素子の端子が接続している素子情報をまとめた接続素子情報テーブル１５３を、対象の回路ブロックごとに格納している。
【００４０】
具体的に説明すると、寄生素子の影響を考慮する必要ない回路ブロックとして、図１０に示す回路ブロックＡ（第１回路ブロック）があるとする。
データベース部１５０には、図１１Ａに示す回路ブロックＡのネットリスト１５１と、図１１Ｂに示す回路構成素子のパラメータ情報をまとめたパラメータテーブル１５２と、図１１Ｃに示す回路構成素子の端子が接続している素子情報をまとめた接続素子情報テーブル１５３を格納している。
【００４１】
図１１Ａに例示されるネットリスト１５１のデータ構成は、上述のネットリスト１３０と同様である。
図１１Ｂに例示されるように、パラメータテーブル１５２は、シンボル名１５２ａ（シンボル名１３１）とシミュレーションモデル名１５２ｂ（モデル名１３３）の組合せに対してパラメータ情報１５２ｃ（パラメータ情報１３４）を対応付けて格納している。
【００４２】
図１１Ｃに例示されるように、接続素子情報テーブル１５３には、シンボル名１５３ａ（シンボル名１３１）と接続素子情報１５３ｂが対応付けて格納されている。
次に回路判定部１６０では、回路図データ１４１の回路ブロックに、データベース部１５０に規定されている回路ブロックと同じトポロジーを持つ回路ブロックが存在するかをチェックし、結果を置換回路ブロック素子データ１７０に保存する。
【００４３】
具体的に説明すると、回路判定部１６０では、データベース部１５０に規定されている回路ブロックＡの回路素子について１つ選び、その素子のパラメータ情報と接続端子情報を取得する。
【００４４】
たとえば回路ブロックＡのシンボル名１５３ａとしてＭ１が選ばれたとし、Ｍ１のシミュレーションモデル名１５２ｂと、パラメータ情報１５２ｃ（ｐｍｏｓ，ｗ＝４ｕｍ，ｌ＝２ｕｍ，ｍ＝１）と、接続素子情報１５３ｂ（［Ｄ］：ｎｍｏｓ［Ｄ］，Ｒｅｓｉｓｔａｎｃｅ［Ｒ１］）を取得する。
【００４５】
なお、上述のＭ１に関する接続素子情報１５３ｂ（［Ｄ］：ｎｍｏｓ［Ｄ］，Ｒｅｓｉｓｔａｎｃｅ［Ｒ１］）は、Ｍ１のＤ端子が、ｎｍｏｓのＤ端子とＲｅｓｉｓｔａｎｃｅのＲ１端子に接続されること、を意味している。
【００４６】
次にＭ１と同じシミュレーションモデル名とパラメータ情報と接続素子情報を持つ素子が、半導体集積回路の回路図データのネットリストに存在するかチェックを行い、存在する場合は、その素子情報を置換回路ブロック素子データに保存する。
【００４７】
具体的に説明すると、図４Ａに示す半導体集積回路の回路ブロックＨ１１（第２回路ブロック）の場合、その図４Ｂに例示されるネットリスト１４２においてまずシミュレーションモデル名１４２ｃがｐｍｏｓである素子を選定し、Ｍ１ａが抽出される。図４Ｂのネットリスト１４２内に他にシミュレーションモデル名１４２ｃがｐｍｏｓである素子があれば、それらも抽出される。
【００４８】
次にその抽出された素子の中でパラメータ情報１４２ｄがｗ＝４ｕｍ，ｌ＝２ｕｍ，ｍ＝１である素子を抽出する。さらにＤ端子のネット名１４２ｂ（ネット名１３２の先頭の要素：Ｍ１ａの場合はｎｅｔ３ａ）を取得し、そのネット名１４２ｂがＤ端子のネット名１３２となっているｎｍｏｓが存在し、またＲ１端子のネット名１３２となっているＲｅｓｉｓｔａｎｃｅが存在する素子を抽出する。
【００４９】
図４Ｂに例示されるネットリスト１４２ではシンボル名１４２ａのＭ１ａが上記に該当し、Ｍ１ａを置換回路ブロック素子データ１７０に保存する。
図１２Ａは、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路の他の例を簡略化して例示した回路図である。
【００５０】
図１２Ｂは図１２Ａの半導体集積回路の他の例に対応したネットリストを示す概念図である。
図１３Ａは、本発明の一実施の形態における回路シミュレーションの対象となる半導体集積回路のさらに他の例を簡略化して例示した回路図である。
【００５１】
図１３Ｂは、図１３Ａの半導体集積回路の他の例に対応したネットリストを示す概念図である。
図１４は、本発明の一実施の形態である回路シミュレーション装置で生成される置換回路ブロック素子データの構成例を示す概念図である。
【００５２】
図１５は、本発明の一実施の形態である回路シミュレーション装置で回路シミュレーションされる置換後のネットリストの概念図である。
例えば図１２Ａに示すような回路ブロックＨ２１〜Ｈ２５からなる半導体集積回路Ｈ２０の回路ブロックＨ２１の場合は、その図１２Ｂに例示されるネットリスト１４２においてシミュレーションモデル名１４２ｃがｐｍｏｓのＭ１ｂが抽出されるが、そのパラメータ情報１４２ｄがｗ＝６ｕｍ，ｌ＝２ｕｍ，ｍ＝１で回路ブロックＡのネットリスト１５１のＭ１とは異なるため、Ｍ１ｂは置換回路ブロック素子データ１７０に保存されない。
【００５３】
また、図１３Ａに示すような回路ブロックＨ３１〜Ｈ３５からなる半導体集積回路Ｈ３０の回路ブロックＨ３１の場合は、その図１３Ｂに例示されるネットリスト１４２において、シンボル名１４２ａのＭ１ｃはシミュレーションモデル名１４２ｃとパラメータ情報１４２ｄは回路ブロックＡのネットリスト１５１のＭ１と同じであるが、Ｍ１ｃのＤ端子のネット名１４２ｂのｎｅｔ３ｃがＲ１端子のネット名となっているＲｅｓｉｓｔａｎｃｅが存在しないため、Ｍ１ｃは置換回路ブロック素子データ１７０に保存されない。
【００５４】
続いて回路ブロックＡのＭ１に接続されている素子について、上記と同様にシミュレーションモデル名１５１ｃとパラメータ情報１５１ｄと接続素子情報１５３ｂを取得し、同じ情報を持っているかのチェックを行い、存在する場合は、その素子情報を追加して保存する。
【００５５】
具体的に説明すると、データベース部１５０に規定されている回路ブロックＡのＭ１に接続しているｎｍｏｓであるＭ２と、ｒｅｓｉｓｔａｎｃｅであるＲ１に対して順番に、シミュレーションモデル名１５１ｃとパラメータ情報１５１ｄと接続素子情報１５３ｂを取得し、回路図データ１４１である図４Ａに示す半導体集積回路のＭ１ａに接続しているｎｍｏｓであるＭ２ａと、ｒｅｓｉｓｔａｎｃｅであるＲ１ａに対して同じシミュレーションモデル名１４２ｃとパラメータ情報１４２ｄと接続素子情報１５３ｂを持っているかチェック行う。
【００５６】
この結果、存在していた場合は先ほど保存したＭ１ａに追加してＭ２ａとＲ１ａを置換回路ブロック素子データ１７０に保存する。仮に存在しなかった場合は、Ｍ１ａをデータベースから削除し、回路ブロックＡに対する判定を終了する。
【００５７】
次に上記と同じことを繰り返し、さきほどチェックしたＭ２とＲ１に接続している素子についてシミュレーションモデル名１５１ｃとパラメータ情報１５１ｄと接続素子情報１５３ｂを取得し、回路図データ１４１（ネットリスト１４２）が同じ情報をもっているかチェックを行う。
【００５８】
このとき、すでにチェックを実施し置換回路ブロック素子データ１７０に保存されている素子（Ｍ１ａ，Ｍ２ａ，Ｒ１ａ）についてはチェックを行わない。
これを繰り返すことで、最終的に、解析対象回路情報１４０のネットリスト１４２に、データベース部１５０に登録された回路ブロックと同じトポロジーの回路ブロックが存在すれば、置換回路ブロック素子データ１７０として保存されることになる。
【００５９】
今回の場合は図１４に示すように、Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｒ１ａが置換回路ブロック素子データ１７０として保存される。
置換回路ブロック素子データ１７０では、回路ブロック名１７１と、置換回路ブロック素子名１７２が対応付けて格納されている。
【００６０】
データベース部１５０に複数の回路ブロックが登録されている場合は、上記チェックを回路ブロックごとに実行する。
ネットリスト置換部１８０では、置換回路ブロック素子データ１７０にデータが保存されていた場合、寄生素子を含むネットリスト１３０の中の同じ回路ブロックと判定された部分を寄生を含まないデータベース部１５０内に規定されている該当のネットリスト１５１に置換する。
【００６１】
具体的に説明すると、置換回路ブロック素子データ１７０には上記結果から図４Ｂに示すネットリスト１４２の中で、データベース部１５０に規定されている回路ブロックと同じトポロジーを持つ回路ブロックの素子情報（Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｒ１ａ）が保存されている。
【００６２】
寄生素子抽出部１２０がネットリスト１３０から生成した図８に示す素子情報データ１３０ａの対応表を使用し、図６に示す寄生素子を含むネットリスト１３０の中で、（Ｍ１ａ，Ｍ２ａ，Ｍ３ａ，Ｒ１ａ）に対応する素子（Ｍ１ｚ，Ｍ２ｚ，Ｍ３ｚ，Ｒ１ｚ）を抽出する。
【００６３】
さらに、それら素子のネット名１３２を図６のネットリスト１３０から抽出しＭ１ｚ：（ｎｅｔ３ｚ，ｎｅｔ２ｚ，ｎｅｔ１ｚ）、Ｍ２ｚ：（ｎｅｔ４ｚ，ｎｅｔ５ｚ，ｎｅｔ６ｚ）、Ｍ３ｚ：（ｎｅｔ１０ｚ，ｎｅｔ９ｚ，ｎｅｔ１１ｚ）、Ｒ１ｚ：（ｎｅｔ７ｚ，ｎｅｔ８ｚ）を取得する。
【００６４】
図６に示す寄生素子を含むネットリスト１３０の中で上記ネット名を１つずつ検索し、そのネット名を持つシンボル名１３１で寄生素子のモデル名であるｐ＿ｒｅｓやｐ＿ｃａｐをモデル名１３３として持つものを抽出する。
【００６５】
具体的に説明すると、まずＭ１ｚのｎｅｔ３ｚについてネットリスト１３０内を検索し、ｎｅｔ３ｚを持つＲ２ｚが検索され、さらにそのモデル名１３３を取得した結果、寄生素子のモデル名１３３であるｐ＿ｒｅｓであることから、Ｒ２ｚを抽出する。
【００６６】
続いてＭ１ｚのその他のネット名１３２や、Ｍ２ｚなどのその他の素子のネット名１３２についても、同様に行う。
その結果、図６に示すネットリスト１３０の場合、寄生素子（Ｒ２ｚ，Ｒ３ｚ，Ｃ１ｚ）を抽出する。
【００６７】
次に上記で抽出した素子（Ｍ１ｚ，Ｍ２ｚ，Ｍ３ｚ，Ｒ１ｚ，Ｒ２ｚ，Ｒ３ｚ，Ｃ１ｚ）を寄生を含むネットリスト１３０から削除し、データベース部１５０に保存している回路ブロックＡの図１１Ａに例示されるネットリスト１５１を追記する。
【００６８】
このとき、回路ブロックＡから外の回路ブロックに繋がるネットについては、ネット名１５１ｂを置換して、回路の接続情報に矛盾がないように修正する。
具体的に説明すると、図１１Ａで外の回路ブロックに接続するネット名（ｎｅｔ１，ｎｅｔ２，ｎｅｔ４，ｎｅｔ５，ｎｅｔ７，ｎｅｔ８）については、まずネット名１５１ｂを１つずつ取得し（例：ｎｅｔ１）、そのネット名１５１ｂを持つシンボル名１５１ａと接続端子名をネットリスト１５１と接続素子情報テーブル１５３から取得（例：シンボル名  Ｍ１、接続素子名  Ｓ）する。
【００６９】
次に図６の寄生を含むネットリスト１３０の中でそのシンボルに対応するシンボル（Ｍ１ｚ）を抽出し、さらに上記で抽出した接続端子名（Ｓ）のネット名（ｎｅｔ１ｚ）を取得する。その他のネットについても同様に対応するネット名を取得する。
【００７０】
これによって図１１Ａのネットリスト１５１で外の回路ブロックに接続するネット名（ｎｅｔ１，ｎｅｔ２，ｎｅｔ４，ｎｅｔ５，ｎｅｔ７，ｎｅｔ８）について、図７でそれらに対応するネット名（ｎｅｔ１ｚ，ｎｅｔ２ｚ，ｎｅｔ５ｚ，ｎｅｔ６ｚ，ｎｅｔ１０ｚ，ｎｅｔ１１ｚ）を取得し、それぞれ変換する。
【００７１】
以上を実施した結果、寄生素子を含むネットリスト１３０は図１５に示すネットリスト１３０Ｚ（第３ネットリスト）のように内容が変更される。図８に示した寄生素子抽出部１２０で作成したネットリスト１３０と比較すると、寄生素子が削除されたネットリスト１３０Ｚになっていることがわかる。
【００７２】
つまり、ネットリスト置換部１８０では、寄生素子を含むネットリスト１３０から、データベース部１５０で規定されている回路ブロック情報を元に、必要のないと考えられる回路ブロックに対して寄生素子を削除したネットリスト１３０Ｚに編集されており、ネットリスト１３０Ｚの規模がネットリスト１３０よりも小さくなっている。
【００７３】
そして、回路シミュレータ１９０は、このネットリスト１３０Ｚを入力して回路シミュレーションを実行し、解析結果２００を出力する。
このとき、ネットリスト１３０Ｚの規模がネットリスト１３０よりもはるかに小さいため、シミュレーション時間は大幅に短縮されるとともに、解析結果２００の精度が低下することもない。
【００７４】
すなわち、回路シミュレータ１９０では、不要（冗長）な寄生素子を含まない小規模のネットリスト１３０Ｚを用いてシミュレーションを行うことにより、寄生素子を含むネットリスト１３０を使用してシミュレーションした解析結果に対し、解析結果２００の精度を落とさずにシミュレーション時間を短縮できる。
【００７５】
（実施の形態２）
図１６は、本発明の他の実施の形態である回路シミュレーション方法および回路シミュレーション装置で用いられるデータベース部の構成例を示す概念図である。
【００７６】
図１７Ａは、本発明の他の実施の形態である回路シミュレーション方法および回路シミュレーション装置で用いられる置換対象のビヘイビアモデルを例示した概念図である。
図１７Ｂは、図１７Ａの置換対象のビヘイビアモデルに対応するネットリストを例示した概念図である。
【００７７】
図１８Ａは、本発明の他の実施の形態である回路シミュレーション装置で回路シミュレーションされる半導体集積回路を一部簡略化した回路図である。
図１８Ｂは、図１８Ａの回路図に対応したネットリストの一例を示す概念図である。
【００７８】
図１９は、図１８Ａの半導体集積回路のレイアウトデータから生成される寄生素子を含むネットリストの一例を示す概念図である。
図２０は、図１９のネットリストに対応した回路ブロックの回路図である。
【００７９】
図２１は、冗長な寄生素子を除外したネットリストに対応するビヘイビアモデルの一例を示す概念図である。
この実施の形態２では、回路シミュレータ１９０が、例えば、Ｖｅｒｉｌｏｇ−ＡＭＳ等のアナログ回路の動作を記述する言語におけるビヘイビアモデルによってネットリストを記述して回路シミュレーションを実行する場合に適用した例を示す。
【００８０】
すなわち、この実施の形態２では、寄生素子を考慮した半導体集積回路のシミュレーションにおいて、上述の図２に例示したデータベース部１５０の代わりに、図１６に例示されるデータベース部１５０Ａを用いる。
【００８１】
この図１６に例示されるデータベース部１５０Ａには、これまでの設計経験から回路特性上寄生素子の影響を考慮する必要の無いと判断できる回路ブロックＢ（第１回路ブロック）について、該当回路ブロックのネットリスト１５１と、回路構成素子のパラメータ情報をまとめたパラメータテーブル１５２と、回路構成素子の端子が接続している素子情報をまとめた接続素子情報テーブル１５３の他に、さらに回路ブロックＢのネットリスト１５１をＶｅｒｉｌｏｇ−ＡＭＳなどの言語仕様に準拠したビヘイビアモデル１５４に置換した情報が格納されている。
【００８２】
Ｖｅｒｉｌｏｇ−ＡＭＳは、図１７Ａに示すようにアナログ回路の動作を記述する言語である。トランジスタレベルで作成されたネットリスト１５１をＶｅｒｉｌｏｇ−ＡＭＳを使用した言語記述のビヘイビアモデル１５４で表現することによって、より高速にシミュレートできる。
【００８３】
レイアウトデータ１１０からの寄生素子を含んだネットリスト１３０の抽出から、解析対象回路情報１４０の回路図データ１４１（ネットリスト１４２）の回路ブロックの中で、データベース部１５０に規定されている回路ブロックＢと同じトポロジーを持つ回路ブロックが存在するかをチェックする回路判定部１６０と、その出力結果である置換回路ブロック素子データ１７０の保存までの動作は、上述の実施の形態１と同じである。
【００８４】
そして、この実施の形態２の場合、置換回路ブロック素子データ１７０としてデータが存在する場合に、ネットリスト置換部１８０において寄生素子を含むネットリスト１３０の中の、回路ブロックＢと同じ回路ブロックと判定された部分を、寄生を含まない回路ブロックＢのビヘイビアモデルに置換する。
【００８５】
図１８Ａに示すような複数の回路ブロックＨ４１〜Ｈ４５からなる半導体集積回路Ｈ４０の一つの回路ブロックＨ４１（第２回路ブロック）において寄生素子を抽出した図１９のネットリスト１３０（第２ネットリスト）およびそれを回路図にした図２０を使用して具体的に説明する。
【００８６】
置換回路ブロック素子データ１７０には図１８Ｂに示すネットリスト１４２の中で、データベース部１５０に規定されている図１７Ａに示す回路ブロックＢと同じトポロジーを持つ回路ブロックの素子情報（Ｍ１ａ，Ｍ２ａ）が保存されている。
【００８７】
ネットリスト１３０で生成した対応表を使用し、図１９に示す寄生素子を含むネットリスト１３０の中で、（Ｍ１ａ，Ｍ２ａ）に対応する素子（Ｍ１ｚ，Ｍ２ｚ）を抽出する。
さらに、それら素子のネット名１３２を図１９のネットリスト１３０から抽出し、Ｍ１ｚ：（ｏｕｔｚ，ｉｎｚ，ｖｄｄｚ）、Ｍ２ｚ：（ｎｅｔ１ｚ，ｉｎｚ，ｇｎｄｚ）を取得する。
【００８８】
図１９に示す寄生素子を含むネットリスト１３０の中で上記ネット名１３２を１つずつ検索し、そのネット名１３２を持つシンボルで寄生素子のモデル名１３３であるｐ＿ｒｅｓやｐ＿ｃａｐをモデル名１３３として持つものを抽出する。
【００８９】
具体的に説明すると、まずＭ１ｚのｏｕｔｚについて図１９のネットリスト１３０内を検索し、ｏｕｔｚを持つＲ１ｚが検索され、さらに、そのモデル名１３３を取得した結果、寄生素子のモデル名１３３であるｐ＿ｒｅｓであることから、Ｒ１ｚを抽出する。
【００９０】
続いてＭ１ｚのその他のネット名や、Ｍ２ｚなどのその他の素子のネット名についても、同様に行う。
その結果、図１９に示すネットリスト１３０の場合、寄生素子（Ｒ１ｚ）を抽出する。
【００９１】
次に上記で抽出した素子（Ｍ１ｚ，Ｍ２ｚ，Ｒ１ｚ）を、寄生を含むネットリスト１３０から削除し、データベース部１５０に登録している回路ブロックＢのビヘイビアモデル１５４の図１７Ｂに例示されるネットリスト１５１を追記する。
【００９２】
このとき、回路ブロックＢから外の回路ブロックに繋がるネットについては、ネット名１５１ｂを置換して、回路の接続情報に矛盾がないように修正する。
具体的に説明すると、図１７Ａで外の回路ブロックに接続するネット（ｖｄｄ，ｉｎ，ｏｕｔ，ｇｎｄ）については、まずネット名１５１ｂを１つずつ取得し（例：ｖｄｄ）、そのネット名１５１ｂを持つシンボル名１５１ａと接続端子名をネットリスト１５１から取得（例：シンボル名  Ｍ１、接続素子名  Ｓ）する。
【００９３】
次に寄生素子を含むネットリスト１３０の中でそのシンボル名１３１に対応するシンボル（Ｍ１ｚ）を抽出し、さらに上記で抽出した接続端子名（Ｓ）のネット名（ｖｄｄｚ）を取得する。その他のネット名についても同様に対応するネットを取得する。
【００９４】
これによって図１７Ａで外の回路ブロックに接続するネット（ｖｄｄ，ｉｎ，ｏｕｔ，ｇｎｄ）について、図１９のネットリスト１３０でそれらに対応するネット名１３２（ｖｄｄｚ，ｉｎｚ，ｏｕｔｚ，ｇｎｄｚ）を取得し、それぞれ変換する。
【００９５】
以上を実施した結果、寄生素子を含むネットリスト１３０（ビヘイビアモデル１３０Ｍ）は、図２１に示すビヘイビアモデル１３０ＭＺのように内容が変更される。
図１９に示したネットリスト１３０（ビヘイビアモデル１３０Ｍ）と比較すると、寄生素子が削除されたビヘイビアモデル１３０ＭＺのネットリストになっていることがわかる。
【００９６】
そして、このビヘイビアモデル１３０ＭＺのネットリストに対して回路シミュレータ１９０は、回路シミュレーションを実行し、解析結果２００を出力する。
この場合、ビヘイビアモデル１３０ＭＺは、冗長な寄生素子の情報を含まないので、回路シミュレータ１９０における回路シミュレーションが高速化されるとともに、解析結果２００の精度が低下することもない。
【００９７】
すなわち、本実施の形態２の場合には、回路シミュレータ１９０においてビヘイビアモデル用いてネットリストを記述して回路シミュレーションを行う場合において、寄生素子を含むネットリスト１３０を使用して回路シミュレーションした解析結果に比較して、解析結果２００の精度を落とさずにシミュレーション時間を短縮できる効果がある。
【００９８】
以上説明したように、本発明の各実施の形態によれば、半導体集積回路のレイアウトデータから抽出した寄生素子を含むネットリストに、寄生素子の影響を考慮する必要の無い回路ブロックが存在した場合に、寄生素子を含むネットリストを、寄生を含まない回路ブロックのネットリストに置換することで、不要な寄生素子を削除しネットリストを簡素化してシミュレーション時間を短縮することが可能である。
【００９９】
また半導体集積回路のレイアウトデータから抽出した寄生素子を含むネットリストに、寄生素子の影響を考慮する必要の無い回路ブロックが存在した場合に、寄生素子を含むネットリストを、寄生素子を含まない回路ブロックのビヘイビアモデルに置換することで、さらにシミュレーション時間を短縮することが可能である。
【０１００】
なお、本発明は、上述の実施の形態に例示した構成に限らず、その趣旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１０１】
１０  情報処理装置
１１  データ記憶装置
１２  ＣＰＵ
１３  メモリ
１４  入力装置
１５  出力装置
１６  バス
１７  制御プログラム
１００  回路シミュレーション装置
１１０  レイアウトデータ
１２０  寄生素子抽出部
１３０  ネットリスト
１３０Ｚ  ネットリスト
１３０Ｍ  ビヘイビアモデル
１３０ＭＺ  ビヘイビアモデル
１３０ａ  素子情報データ
１３１  シンボル名
１３２  ネット名
１３３  モデル名
１３４  パラメータ情報
１４０  解析対象回路情報
１４１  回路図データ
１４２  ネットリスト
１４２ａ  シンボル名
１４２ｂ  ネット名
１４２ｃ  シミュレーションモデル名
１４２ｄ  パラメータ情報
１５０  データベース部
１５０Ａ  データベース部
１５１  ネットリスト
１５１ａ  シンボル名
１５１ｂ  ネット名
１５１ｃ  シミュレーションモデル名
１５１ｄ  パラメータ情報
１５２  パラメータテーブル
１５２ａ  シンボル名
１５２ｂ  シミュレーションモデル名
１５２ｃ  パラメータ情報
１５３  接続素子情報テーブル
１５３ａ  シンボル名
１５３ｂ  接続素子情報
１５４  ビヘイビアモデル
１６０  回路判定部
１７０  置換回路ブロック素子データ
１７１  回路ブロック名
１７２  置換回路ブロック素子名
１８０  ネットリスト置換部
１９０  回路シミュレータ
２００  解析結果
Ｈ１０  半導体集積回路
Ｈ１１〜Ｈ１５  回路ブロック
Ｈ２０  半導体集積回路
Ｈ２１〜Ｈ２５  回路ブロック
Ｈ３０  半導体集積回路
Ｈ３１〜Ｈ３５  回路ブロック
Ｈ４０  半導体集積回路
Ｈ４１〜Ｈ４５  回路ブロック
【図２】
0005699768.tif 000002
【図３】
0005699768.tif 000003
【図４Ａ】
0005699768.tif 000004
【図４Ｂ】
0005699768.tif 000005
【図６】
0005699768.tif 000006
【図７】
0005699768.tif 000007
【図８】
0005699768.tif 000008
【図９】
0005699768.tif 000009
【図１０】
0005699768.tif 000010
【図１１Ａ】
0005699768.tif 000011
【図１１Ｂ】
0005699768.tif 000012
【図１１Ｃ】
0005699768.tif 000013
【図１２Ａ】
0005699768.tif 000014
【図１２Ｂ】
0005699768.tif 000015
【図１３Ａ】
0005699768.tif 000016
【図１３Ｂ】
0005699768.tif 000017
【図１４】
0005699768.tif 000018
【図１５】
0005699768.tif 000019
【図１６】
0005699768.tif 000020
【図１７Ａ】
0005699768.tif 000021
【図１７Ｂ】
0005699768.tif 000022
【図１８Ａ】
0005699768.tif 000023
【図１８Ｂ】
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【図１９】
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【図２０】
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【図２１】
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【図１】
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【図５】
0005699768.tif 000029