(57)【特許請求の範囲】
【請求項１】
交流電圧が入力されるＡＣ／ＤＣ変換回路と、
前記ＡＣ／ＤＣ変換回路の出力電圧が入力電圧として供給されるスイッチング方式のＤＣ−ＤＣコンバータと、
前記ＡＣ／ＤＣ変換回路と前記ＤＣ−ＤＣコンバータとの間に設けられた平滑用コンデンサと、
前記交流電圧の減少または切断を検出すると共に、前記平滑用コンデンサの端子電圧の減少を検出する入力電圧検出部と、
前記ＤＣ−ＤＣコンバータの電流を検出する電流検出部と、
前記電流検出部により検出された電流が閾値を超えると、前記ＤＣ−ＤＣコンバータの動作を停止させる過電流制限回路と、
前記入力電圧検出部によって、前記交流電圧の減少または切断が検出され、且つ前記平滑用コンデンサの端子電圧の減少が検出されると、検出の時点から前記ＤＣ−ＤＣコンバータの動作を停止させるまでの時間がより長くなるように、前記過電流制限回路の前記閾値を変化させる閾値制御部と
を備えるスイッチング電源装置。
【請求項２】
前記過電流制限回路は、前記電流検出部により検出された電流または該電流を変換した電圧を、閾値と比較するコンパレータを有し、
前記閾値制御部は、前記閾値を変化させる請求項１に記載のスイッチング電源装置。
【請求項３】
前記過電流制限回路は、前記電流検出部により検出された電流または該電流を変換した電圧がリファレンス端子に供給されるシャントレギュレータを有し、
前記閾値制御部は、前記リファレンス端子に供給される電圧値を変化させる請求項１または２に記載のスイッチング電源装置。
【請求項４】
前記過電流制限回路は、前記電流検出部により検出された電流または該電流を変換した電圧がカソードに供給されるツェナーダイオードを有し、
前記閾値制御部は、前記カソードに供給される電圧値を変化させる請求項１、２または３に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、例えば共振型のスイッチングコンバータを備えるスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源装置として、各種共振型コンバータによるスイッチング電源装置が知られている。共振型コンバータは容易に高電力変換効率が得られると共に、スイッチング動作波形が正弦波状となることで低ノイズが実現される。また、比較的少数の部品点数により構成することができるというメリットも有している。
【０００３】
共振型コンバータの代表的な構成としては、２個のスイッチング素子を直列接続したスイッチング回路を、直流入力電圧に対して並列に設けるようにした、ハーフブリッジ結合方式を採るものが知られている。ハーフブリッジ結合方式の電流共振型コンバータは、２個のスイッチング素子が交互にオン／オフするようにしてスイッチング動作を行うようにされている。このようなハーフブリッジ結合方式のスイッチングコンバータにおいて、共振コンデンサを並列に接続したものが知られている。
【０００４】
共振型コンバータにおけるスイッチング駆動では、２個のスイッチング素子が交互にオン／オフするようにされるとともに、両者が共にオフ期間となる遷移期間が形成されるようにしている。遷移期間は、２個のスイッチング素子の同時オンを回避するために設けられているものである。
【０００５】
図１は、スイッチング素子としての電界効果トランジスタ（以下、ＦＥＴ（Field Effect Transistor）と適宜称する。）Ｑ１、Ｑ２を有するハーフブリッジ結合方式の電流共
振型コンバータをＤＣ−ＤＣコンバータ４として使用したスイッチング電源回路の一例を示す。商用電源がＡＣプラグ１およびヒューズ２を介してＡＣ／ＤＣ変換回路３に供給される。ＡＣ／ＤＣ変換回路３は、ダイオードブリッジＢＤにより構成され、直流電圧がブロックコンデンサ（平滑コンデンサ）Ｃｉに供給される。
【０００６】
ブロックコンデンサＣｉの両端に発生した電圧が電流共振型コンバータの構成のＤＣ−ＤＣコンバータ４に供給される。ＤＣ−ＤＣコンバータ４では、１次コイルＮ１の一端と接地間に１次側直列共振コンデンサ（以下、共振コンデンサと適宜称する。）Ｃ１が接続される。なお、この図に示す電源装置は、他励式によりスイッチング素子を駆動する構成を採っている。
【０００７】
図１に示すＤＣ−ＤＣコンバータ４においては、一方のＦＥＴＱ１と、他方のＦＥＴＱ２とによる直列接続回路を形成している。つまり、２本のＦＥＴＱ１とＦＥＴＱ２とをハーフブリッジ結合している。そして、このＦＥＴＱ１、ＦＥＴＱ２のハーフブリッジ回路を、ブロックコンデンサＣｉの直流入力電圧Ｖｄｃに対して並列に接続している。ＦＥＴＱ１、ＦＥＴＱ２は、スイッチング駆動されることで、直流入力電圧Ｖｄｃを入力してスイッチングを行う。
【０００８】
また、ＦＥＴＱ１に対しては、ボディダイオードＤ１がいわゆる逆並列に接続される。すなわち、ＦＥＴＱ１のドレイン→ソースの順方向と、ボディダイオードＤ１のアノード→カソードの順方向とが相互に逆向きとなって並列に接続されている。同様にして、ＦＥＴＱ２に対しては、ボディダイオードＤ２が逆並列に接続される。他方のＦＥＴＱ２に対して並列に、トランスＴの１次コイルＮ１とトランスＴのリーケージインダクタンス成分Ｌ１と共振コンデンサＣ１とからなる直列共振回路が接続される。
【０００９】
なお、一方のＦＥＴＱ１に対しては、共振コンデンサは接続されていない。しかし、周知のように、ＦＥＴＱ１、ＦＥＴＱ２の両者に対して共振コンデンサを並列に接続したとしても、同様にして共振動作は得られるものである。
【００１０】
制御回路９は、ＦＥＴＱ１、ＦＥＴＱ２を他励式によりスイッチング駆動するために設けられ、例えば図示するように、発振器１０およびドライブ回路１１を備える。発振器１０は、所要の周波数による発振信号を発生させ、ドライブ回路１１に供給する。ドライブ回路１１は、入力された発振信号を利用して、ＦＥＴＱ１、ＦＥＴＱ２をスイッチング駆動するためのドライブ信号ＳＧ１、ＳＧ２を生成する。
【００１１】
このドライブ信号ＳＧ１、ＳＧ２の周波数は、入力された発振器１０の出力信号に対応したものとなる。また、ドライブ信号ＳＧ１、ＳＧ２は、互いに１８０度の位相差を有する。これにより、ＦＥＴＱ１、ＦＥＴＱ２は、発振器１０にて生成される発振信号周波数に応じたスイッチング周波数により、交互にオン／オフするタイミングでスイッチング動作を行うことになる。
【００１２】
なお、実際には、ＦＥＴＱ１、ＦＥＴＱ２が共にオフとなる遷移期間が形成されるように、ドライブ信号ＳＧ１、ＳＧ２の波形が形成されている。また、制御回路９においては誤差増幅器１２とフォトカプラ１３が設けられている。
【００１３】
トランスＴは、先に説明したＦＥＴＱ１、ＦＥＴＱ２のスイッチング出力を、１次側から２次側に伝送するために設けられ、この場合には、コアに対して、１次コイルＮ１と、２次コイルＮ２を巻装して形成される。さらに、リーケージインダクタンスによるＬ成分によって、共振動作が行なわれる。トランスＴの１次コイルＮ１の一端部は、ＦＥＴＱ１、ＦＥＴＱ２の接続点と接続され、他端部は、共振コンデンサＣ１の直列接続を介して、直流入力電圧Ｖｄｃの負側と接続される。
【００１４】
ここで、リーケージインダクタンス成分Ｌ１は共振コンデンサＣ１と直列接続されていることになるが、この直列接続により１次側直列共振回路を形成する。ＦＥＴＱ１、ＦＥＴＱ２のスイッチング出力は、１次側直列共振回路に供給されることになるが、これにより、スイッチング動作は電流共振型となる。
【００１５】
トランスＴの２次側においては、２次コイルＮ２の中点をセンタータップとして２次側アースに接地すると共に、整流ダイオードＤ３、Ｄ４、および平滑コンデンサＣｏを図示するように接続することで、２次側両波整流回路を形成している。この２次側両波整流回路によっては、２次コイルＮ２に励起された交番電圧を整流平滑化して、平滑コンデンサＣｏの両端電圧として、２次側直流電圧Ｖoutを生成する。この２次側直流電圧Ｖoutが負荷に供給される。
【００１６】
２次側直流電圧Ｖoutは、分岐して、制御回路９内の誤差増幅器１２に対しても入力さ
れる。誤差増幅器１２では、２次側直流電圧Ｖoutのレベルと、所定レベルの基準電圧Ｖrefとを比較して、その誤差に応じたレベルの誤差信号をフォトカプラ１３を介して発振器１０に供給する。フォトカプラ１３は、１次側にあるとされる発振器１０に対して、２次側から誤差信号をフィードバックさせるのにあたって、１次側と２次側とを絶縁するために設けられる。抵抗Ｒｏは、誤差信号に応じて、フォトカプラ１３のフォトダイオードに流すべき電流を調整するために挿入される。
【００１７】
発振器１０は、誤差信号に応じて発振周波数が変化する可変周波数発振器である。ＦＥＴＱ１、ＦＥＴＱ２のスイッチング周波数が変化することによって、１次側から２次側に伝送されるエネルギー量も変化し、２次側直流電圧Ｖoutのレベルが可変制御されること
になる。このような制御系により、２次側直流出力電圧の安定化が図られる。
【００１８】
安定化制御としては、２次側直流電圧Ｖoutのレベルが低下したときには、スイッチン
グ周波数を低くするように制御する。これにより、２次側へのエネルギー伝送量が増加して２次側直流電圧Ｖoutが上昇する。２次側直流電圧Ｖoutのレベルが上昇したときには、スイッチング周波数を高くするように制御して、これにより２次側へのエネルギー伝送量を減少させて、２次側直流電圧Ｖoutを低下させるようにしている。なお、発振器１０の
代わりにパルス幅変調回路を設け、出力パルスのパルス幅を可変するようにして出力電圧を安定化しても良い。
【００１９】
図２は、図１中の構成において、ＦＥＴＱ１およびＦＥＴＱ２を含む回路の一部分を示す。また、図３は、電源安定時（通常動作時）のドライブ信号ＳＧ１およびドライブ信号ＳＧ２、電流ＩＱ１、ＩＱ２およびＩＬ、ならびに共振コンデンサＣ１の電圧ＶＣ１の波形を示す。なお、ＩＱ１およびＩＱ２は、ＦＥＴＱ１およびＦＥＴＱ２を流れる電流を示し、ＩＬは、共振回路を流れる電流を示す。
【００２０】
ドライブ回路１１からＦＥＴＱ１、ＦＥＴＱ２の各ゲートに対して、図３Ａおよび図３Ｂのようにドライブ信号ＳＧ１、ＳＧ２が供給される。ドライブ信号ＳＧ１、ＳＧ２について、正極性のパルスのハイレベル期間で、ＦＥＴＱ１およびＦＥＴＱ２がオンし、ローレベル期間でＦＥＴＱ１およびＦＥＴＱ２がオフする。
【００２１】
以下、通常動作時における動作を説明する。まず、区間ｔ１において、ドライブ信号ＳＧ１がハイレベルとなると、ＦＥＴＱ１がオンし、（Ｑ１→Ｌ１→Ｎ１→Ｃ１）経路で図３Ｃに示す電流ＩＱ１が流れる。
【００２２】
遷移区間ｔ２では、ドライブ信号ＳＧ１がローレベルとされ、ＦＥＴＱ１およびＦＥＴＱ２がオフする。このとき、リーケージインダクタンス成分Ｌ１および共振コンデンサＣ１による共振状態を継続させようとし、（Ｄ２→Ｌ１→Ｎ１→Ｃ１）経路で図３Ｄに示す電流ＩＱ２が流れる。
【００２３】
区間ｔ３では、ドライブ信号ＳＧ２がハイレベルとなり、ＦＥＴＱ２がオンする。このとき、リーケージインダクタンス成分Ｌ１および共振コンデンサＣ１による共振状態が継続されているので、（Ｄ２およびＱ２→Ｌ１→Ｎ１→Ｃ１）の電流ＩＱ２が流れるが、時間経過と共に、リーケージインダクタンス成分Ｌ１および共振コンデンサＣ１の共振状態により逆向きの（Ｃ１→Ｎ１→Ｌ１→Ｑ２）経路で図３Ｄに示す電流ＩＱ２が流れるようになる。
【００２４】
区間ｔ４は遷移区間であり、ドライブ信号ＳＧ２がローレベルとされ、ＦＥＴＱ２がオフする。このとき、ＦＥＴＱ１もオフしているため、ボディダイオードＤ１を介して、（Ｃ１→Ｎ１→Ｌ１→Ｑ１）経路で図３Ｃに示す電流ＩＱ１が流れ、区間ｔ１へ戻る。
【００２５】
上述したスイッチング電源回路は、電源回路或いは負荷回路の保護を目的として過電流制限回路を備えている。過電流制限回路によって、過電流が検出されると、コンバータ回路の動作を停止させる。
【００２６】
図４は、過電流制限回路を備えるスイッチング電源回路の一例を示す。図１に示す構成の中で、リーケージインダクタンスＬ１、出力側平滑コンデンサＣｏおよび負荷、フィードバックループ等については、図４の構成では、省略されている。図５以下においても、同様の素子が省略されている。過電流制限回路６は、コンパレータ６ａを有する。
【００２７】
トランスＴの１次側を流れる電流が検出点５において例えば電圧として検出され、過電流制限回路６のコンパレータ６ａに供給され、コンパレータ６ａにおいて、閾値６ｂと比較される。過電流が検出されると、検出電圧が閾値６ｂより大きくなり、コンパレータ６ａの出力が反転する。コンパレータ６ａの出力によって、ＤＣ−ＤＣコンバータ４の動作が停止される。具体的には、ＦＥＴＱ１およびＦＥＴＱ２のスイッチング動作が停止される。その結果、負荷に対する出力電源の供給が断たれる。
【００２８】
スイッチング電源回路は、入力側の電圧低下、または電圧が切断された場合に、可能な限り電力を負荷に継続して供給することが求められる。入力が切断された後に電力を供給し続けることができる時間を保持時間と呼ぶ。保持時間が長いほど、負荷回路が終了処理を余裕をもって行うことができるので、保持時間が長いことが望ましい。例えば負荷回路が入力の切断を検知するために２０ｍｓ程度の時間を必要とし、さらに、その後に負荷回路が揮発性のメモリの情報を不揮発性メモリに移すのに２０ｍｓ程度の時間を必要とする。この例では、４０ｍｓ以上の保持時間が必要である。
【００２９】
入力が切断された場合、電源内部に蓄えたエネルギーによって、負荷回路に電力の供給が継続される。電源内部のエネルギーは、ブロックコンデンサＣｉに蓄積される。コンデンサＣｉの端子電圧は、エネルギーを取り出すことによって低下する。一定のエネルギーを取り出すためには、（電流＝電力／電圧）の関係からコンデンサの電圧が下がると共に、多くの電流を流すことが必要である。
【００３０】
従来の電源回路では、上述したように、過電流制限回路６が動作するために、ＤＣ−ＤＣコンバータ４の動作が停止する。その結果、電源回路の動作が停止し、負荷回路への電力供給が停止する。このように、過電流制限回路６のために、保持時間を長くすることができない問題があった。
【００３１】
過電流制限回路の閾値を変化させる手法として、特許文献１、特許文献２および特許文献３に開示のものが知られている。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開平７−３１２８６１号公報
【特許文献２】特開２００４−１６６４４０号公報
【特許文献３】特開２００２−５１５４０号公報
【発明の概要】
【発明が解決しようとする課題】
【００３３】
特許文献１に記載のものは、通常動作時の出力電圧を一定に保つもので、入力電圧検出回路の消費電力の低減を目的としている。特許文献２に記載のものは、力率改善回路の性能を充分に引き出すことを目的とするものである。特許文献３に記載のものは、効率改善を目的とするものである。したがって、これらの特許文献１乃至３に記載されている内容は、保持時間を長くすることができないものである。
【００３４】
したがって、本願は、上記問題点を解消し、過電流制限回路を備えていても保持時間を長くすることができるスイッチング電源装置を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本願開示の装置は、交流電圧が入力されるＡＣ／ＤＣ変換回路と、
ＡＣ／ＤＣ変換回路の出力電圧が入力電圧として供給されるスイッチング方式のＤＣ−ＤＣコンバータと、
ＡＣ／ＤＣ変換回路とＤＣ−ＤＣコンバータとの間に設けられた平滑用コンデンサと、
交流電圧の減少または切断を検出すると共に、平滑用コンデンサの端子電圧の減少を検出する入力電圧検出部と、
ＤＣ−ＤＣコンバータの電流を検出する電流検出部と、
電流検出部により検出された電流が閾値を超えると、ＤＣ−ＤＣコンバータの動作を停止させる過電流制限回路と、
入力電圧検出部によって、交流電圧の減少または切断が検出され、且つ平滑用コンデンサの端子電圧の減少が検出されると、検出の時点からＤＣ−ＤＣコンバータの動作を停止させるまでの時間がより長くなるように、過電流制限回路の閾値を変化させる閾値制御部と
を備えるスイッチング電源装置である。
【発明の効果】
【００３６】
実施の形態によれば、保持時間を長くすることでき、負荷回路の処理が余裕をもって行うことができる。本開示では、交流電圧の検出とコンデンサの電圧の検出との両方を併用するので、一方がノイズ等によって異常動作した場合でも、正常な動作を行うことができる。
【図面の簡単な説明】
【００３７】
【図１】従来のスイッチング電源装置の構成の一例を示す接続図である。
【図２】従来のスイッチング電源装置における動作の説明に用いる接続図である。
【図３】従来のスイッチング電源装置における動作時の各部の信号波形を示す波形図である。
【図４】従来のスイッチング電源装置における過電流制限回路の説明に用いる接続図である。
【図５】従来装置と本願装置の作用効果を比較して示す略線図である。
【図６】閾値制御の一例を示す略線図である。
【図７】閾値制御の他の例を示す略線図である。
【図８】第１の実施の形態の第１の例の接続図である。
【図９】第１の実施の形態の第２の例の接続図である。
【図１０】第１の実施の形態の第３の例の接続図である。
【図１１】第２の実施形態の第１の例の接続図である。
【図１２】第２の実施形態の第２の例の接続図である。
【図１３】第２の実施形態の第３の例の接続図である。
【図１４】第３の実施形態の第１の例の接続図である。
【図１５】第３の実施形態の第２の例の接続図である。
【図１６】第３の実施形態の第３の例の接続図である。
【発明を実施するための形態】
【００３８】
以下、実施の形態について説明する。なお、説明は、以下の順序で行う。
＜１．本願開示の作用効果＞
＜２．第１の実施の形態＞
＜３．第２の実施の形態＞
＜４．第３の実施の形態＞
＜５．変形例＞
なお、以下に説明する実施の形態は、好適な具体例であり、技術的に好ましい種々の限定が付されているが、この発明の範囲は、以下の説明において、特にこの発明を限定する旨の記載がない限り、これらの実施の形態に限定されないものとする。
【００３９】
＜１．本願開示の作用効果＞
入力電圧の低下または切断を入力電圧から直接的に検知し、またはブロックコンデンサの電圧低下を検知し、回路や負荷の動作に支障がない範囲で過電流制限回路の動作時の閾値を変化させる。閾値を変化させることによって、より多くの電流を流すことを可能とする。より多くの電流を流すことによって、ブロックコンデンサＣｉの電圧が低下しても、出力保持時間を長くすることができる。
【００４０】
図５を参照して出力保持時間を長くできる効果について説明する。図５Ａは、既存の過電流制限回路を備える場合の動作を示し、図５Ｂは、実施の形態の動作を示す。図５における電圧変化ａは、ブロックコンデンサＣｉの端子電圧、すなわち、ＤＣ−ＤＣコンバータ４に対する入力電圧を示す。ｂは、動作電圧範囲を示し、ｃは、入力電圧が遮断される時間を示し、ｄは、出力電圧が保持される限界時間を示す。ｅは、電流の変化を示し、ｆは、過電流閾値を示し、ｇは、出力電圧を示す。なお、電流は、振動的であるが、図５は、電流の包絡線を示す。
【００４１】
図５Ａおよび図５Ｂに示すように、入力が時間ｃにおいて遮断されると、電圧ｅが減少を始める。出力電圧ｇを保持し、一定の出力電力を負荷に供給するために、電流ｅが増加する。そして、図５Ａに示すように、時間ｄにおいて、電流ｅが過電流制限回路の閾値ｆより大きくなり、過電流制限回路６によってＤＣ−ＤＣコンバータ４の動作が停止される。ＤＣ−ＤＣコンバータ４の動作が停止することによって、出力電圧ａが低下する。したがって、動作可能な電圧範囲がｂとなり、出力保持時間がｃ−ｄの時間となる。
【００４２】
実施の形態では、図５Ｂに示すように、入力が遮断される時間ｃにおいて、過電流閾値をｆ’で示すように、より高くする。その結果として、電流ｅが閾値ｆ’より大きくなる時間がｄ’で示すものとなる。時間ｄに比して時間ｄ’がより後になるので、動作可能電圧の範囲がｂからｂ’に拡大され、出力保持時間がｃ−ｄ’となる。ｃ−ｄよりｃ−ｄ’の方が長いので、出力保持時間を拡大することができる。
【００４３】
本願装置は、過電流制限回路として必要な回路部品の回路規模が小さく、既存のＩＣ内に追加することが容易である。さらに、保持時間を長くすることができるので、ブロックコンデンサの容量を小さくすることが可能である。ブロックコンデンサの容量を小さくすることによって、ブロックコンデンサとして小型のものを使用することができ、電源回路設計時の機械的な制約を緩和し、電源回路を小型化することができる。
【００４４】
閾値の変化は、ステップ的なものと限らず、図６に示すように、曲線状に変化させても良い。例えば出力電力が一定である場合、コンデンサ電圧（横軸）と電流（縦軸）との関係は、図６において、曲線ｏで示すものとなる。従来の過電流閾値ｐが一定値であるので、電流値が閾値ｐより大きくなる位置（ｑで示す）で過電流制限動作が動作する。したがって、この電圧以下での動作ができない。これに対して、電流ｏに応じて閾値ｒを曲線状に変化させることによって、正常動作の範囲においては、電流値が閾値を上回ることがないようにできる。
【００４５】
図７は、閾値を２段階に切り替えるようにしたものである。従来の過電流閾値は、ｐで示すように一定値である。これに対して、コンデンサ電圧が低い領域では、閾値が高く、コンデンサ電圧が高い領域では、閾値が小さくなるように、２段階に切り替えられる閾値ｒ’が使用される。このような閾値ｒ’によって、コンデンサ電圧が低い値の位置（ｑ’で示す）までＤＣ−ＤＣコンバータが動作することができる。
【００４６】
＜２．第１の実施の形態＞
以下、第１の実施形態について図面を参照しながら説明する。第１の実施形態は、入力電圧の低下または切断を検知し、回路や負荷の動作に支障がない範囲で過電流制限回路の動作時の閾値を変化させる。上述したように、閾値を変化させることによって、より多くの電流を流すことを可能とする。より多くの電流を流すことによって、ブロックコンデンサＣｉの電圧が低下しても、出力保持時間を長くすることができる。このような第１の実施の形態の方式を入力電圧検知方式と呼ぶことにする。
【００４７】
「入力電圧検知方式の第１の例」
図８は、入力電圧検知方式の過電流制限回路の第１の例を示す。過電流制限回路６１の構成以外は、図４と同様である。ＡＣ／ＤＣ変換回路３の入力側の交流電圧がダイオード７ａのアノードに供給され、ダイオード７ａのカソードが抵抗７ｂおよび７ｃを介して接地される。抵抗７ｃと並列にコンデンサ７ｄが接続される。抵抗７ｂおよび７ｃの接続点には、入力交流電圧の整流電圧が発生する。
【００４８】
整流電圧がコンパレータ７ｅに供給され、コンパレータ７ｅにおいて、閾値７ｆと比較される。コンパレータ７ｅは、Ｖin＋がＶin−より大きいと、出力がハイレベル（Ｈと適宜略す）となり、Ｖin−がＶin＋より大きいと、出力がローレベル（Ｌと適宜略す）となる。入力交流電圧が供給されている通常の動作時には、コンパレータ７ｅのＶin−がＶin＋より大きいので、出力がＬとなる。
【００４９】
コンパレータ７ｅの出力電圧が抵抗６ｄを介してコンパレータ６ａの−側入力に供給される。コンパレータ６ａの−側入力と接地間には、抵抗６ｃおよび閾値６ｂの直列回路が接続されている。コンパレータ７ｅの出力がＬの場合には、コンパレータ６ａの−側入力には、電源６ｂと抵抗６ｃと抵抗６ｄとで決まる閾値が供給される。
【００５０】
この状態で、検出点５で検出された電流が閾値を超えると、コンパレータ６ａの出力がＨとなる。コンパレータ６ａの出力は、図示しないが、ＤＣ−ＤＣコンバータ４の発振器、ＰＷＭ変調器等に供給され、コンパレータ６ａの出力がＨとなると、ＦＥＴＱ１およびＱ２のスイッチングを停止させる。すなわち、ＤＣ−ＤＣコンバータ４の動作が停止し、過電流制限動作がなされる。
【００５１】
入力交流電圧が低下または切断されると、コンパレータ７ｅに供給されるＶin−が低下または０Ｖとなるので、Ｖin＋がＶin−より大きくなり、コンパレータ７ｅの出力がＨとなる。したがって、コンパレータ６ａの閾値がコンパレータ７ｅの出力がＬのときと比較してより高くなる。したがって、入力交流電圧が低下または切断されると、過電流制限回路６１の動作する閾値がより高くなり、出力保持時間をより長くすることができる。
【００５２】
「入力電圧検知方式の第２の例」
図９は、入力電圧検知方式の過電流制限回路の第２の例を示す。過電流制限回路６２の構成以外は、図４と同様である。ＡＣ／ＤＣ変換回路３の入力側の交流電圧の整流出力が抵抗１５を介してＮＰＮ型トランジスタ１６のベースに入力される。トランジスタ１６のエミッタが接地され、そのコレクタが抵抗１７を介して正の電源端子に接続されると共に、抵抗１８を介してＮＰＮ型トランジスタ１９のベースに接続される。トランジスタ１９のエミッタが接地され、そのコレクタが抵抗２０を介して抵抗２１および２２の接続点に接続される。
【００５３】
抵抗２１および抵抗２２の直列回路が電流検出点５と接地間に挿入される。抵抗２１および抵抗２２の接続点に生じる電圧がシャントレギュレータ２３のリファレンス端子に供給される。シャントレギュレータ２３のアノードが接地され、そのカソードが抵抗２４を介して正の電源供給線に接続されると共に、抵抗２５を介してＮＰＮ型トランジスタ２６のベースに接続される。
【００５４】
トランジスタ２６のエミッタが接地され、そのコレクタが抵抗２７を介して正の電源供給線に接続される。トランジスタ２６のコレクタに生じる出力によってＤＣ−ＤＣコンバータ４の動作が制御される。トランジスタ２６のコレクタ出力がＨの場合に、ＤＣ−ＤＣコンバータ４の動作が停止するように制御される。
【００５５】
第２の例の動作について説明する。入力交流電圧が供給される通常状態においては、交流電圧の整流出力によってトランジスタ１６がオンし、そのコレクタがＬとなる。したがって、トランジスタ１９がオフとなる。したがって、抵抗２１および２２の接続点には、トランジスタ１９が接続されていないのと同様の状態となる。
【００５６】
電流検出点５からの検出出力を抵抗２１および抵抗２２によって分圧した電圧がシャントレギュレータ２３のリファレンス端子に供給される。リファレンス端子に供給される抵抗２１および抵抗２２の接続点の電圧がシャントレギュレータ２３内の基準電圧（閾値に相当する）と比較され、両電圧の差に応じた電流がカソード・アノード間を流れる。
【００５７】
抵抗２１および抵抗２２の接続点の電圧がシャントレギュレータ２３の基準電圧より低い状態では、シャントレギュレータ２３を通じて電流が流れない。したがって、トランジスタ２６がオンし、そのコレクタがＬとなる。この場合は、過電流制限動作がなされない状態である。検出点５で検出される電流が大きくなり、抵抗２１および抵抗２２の接続点の電圧がシャントレギュレータ２３の基準電圧より高い状態となると、シャントレギュレータ２３を電流が流れ、トランジスタ２６がオフする。したがって、トランジスタ２６のコレクタがＨとなり、ＤＣ−ＤＣコンバータ４の動作が停止される。すなわち、過電流制限動作がなされる。
【００５８】
入力電圧の減少または遮断が発生しない状態では、トランジスタ１６がオンし、トランジスタ１９がオフし、抵抗２１および抵抗２２の接続点に抵抗２０およびトランジスタ１９が接続されていないのと等価な状態となる。一方、入力電圧の減少または遮断が発生すると、トランジスタ１６がオフし、トランジスタ１９がオンし、抵抗２０が抵抗２２と並列に接続されることになる。その結果、抵抗２０による分流路が形成されるので、抵抗２１および抵抗２２の接続点の電圧がより低下する。
【００５９】
このように、入力電圧の減少または遮断が発生すると、シャントレギュレータ２３に対する入力電圧が低下する。このことは、シャントレギュレータ２３の基準電圧（閾値）をより高くすることと等価である。したがって、 入力電圧の減少または遮断が発生した場
合に保持時間を長くすることができる。
【００６０】
「入力電圧検知方式の第３の例」
図１０は、入力電圧検知方式の過電流制限回路の第３の例を示す。過電流制限回路６３の構成以外は、図４と同様である。ＡＣ／ＤＣ変換回路３の入力側の交流電圧の整流出力が抵抗１５を介してＮＰＮ型トランジスタ１６のベースに入力される。トランジスタ１６のエミッタが接地され、そのコレクタが抵抗１７を介して正の電源端子に接続されると共に、抵抗１８を介してＮＰＮ型トランジスタ１９のベースに接続される。トランジスタ１９のエミッタが接地される。
【００６１】
第３の例は、ツェナーダイオード３２を有する。ツェナーダイオード３２のカソードが抵抗３１を介して過電流の検出点５に接続され、そのアノードが抵抗３３を介して接地される。抵抗３１とツェナーダイオード３２のカソードとの接続点が抵抗２０を介してトランジスタ１９のコレクタに接続される。ツェナーダイオード３２と抵抗３３の接続点からＤＣ−ＤＣコンバータ４の動作を制御する制御信号が取り出される。
【００６２】
第３の例の動作について説明する。入力交流電圧が供給される通常状態においては、交流電圧の整流出力によってトランジスタ１６がオンし、トランジスタ１９がオフとなる。したがって、抵抗３１およびツェナーダイオード３２の接続点には、トランジスタ１９および抵抗２０が接続されていないのと同様の状態となる。
【００６３】
電流検出点５からの検出電圧がツェナーダイオード３２のツェナー電圧（閾値）を超えないと、ツェナーダイオード３２に電流が流れず、抵抗３３の両端電圧は低くなり、制御出力としてはＬになる。ＤＣ−ＤＣコンバータ４の動作が停止しない。電流検出点５からの検出電圧がツェナーダイオード３２のツェナー電圧（閾値）を超えると、制御出力がＨとなり、ＤＣ−ＤＣコンバータ４の動作が停止される。すなわち、過電流制限動作がなされる。
【００６４】
入力電圧の減少または遮断が発生すると、トランジスタ１６がオフし、トランジスタ１９がオンし、抵抗２０による分流路が形成されるので、ツェナーダイオード３２に印加される電圧がより低下する。このように、入力電圧の減少または遮断が発生すると、ツェナーダイオード３２に対する入力電圧が低下する。このことは、ツェナー電圧（閾値）をより高くすることと等価である。したがって、 入力電圧の減少または遮断が発生した場合
に保持時間を長くすることができる。
【００６５】
＜３．第２の実施の形態＞
以下、第２の実施形態について図面を参照しながら説明する。第２の実施形態は、ブロックコンデンサＣｉの電圧によって入力電圧の低下または切断を検知し、回路や負荷の動作に支障がない範囲で過電流制限回路の動作時の閾値を変化させる。上述したように、閾値を変化させることによって、より多くの電流を流すことを可能とする。より多くの電流を流すことによって、ブロックコンデンサＣｉの電圧が低下しても、出力保持時間を長くすることができる。このような第２の実施の形態の方式をブロックコンデンサ電圧検知方式と呼ぶことにする。
【００６６】
「ブロックコンデンサ電圧検知方式の第１の例」
図１１は、ブロックコンデンサ電圧検知方式の過電流制限回路の第１の例を示す。過電流制限回路６４の構成以外は、図４と同様である。上述した入力電圧検知方式の第１の例（図８参照）と対応する構成を有する。
【００６７】
ブロックコンデンサＣｉの端子が抵抗８ａおよび８ｂを介して接地される。抵抗８ａおよび８ｂの接続点の電圧がコンパレータ８ｃの−側入力端子に供給され、コンパレータ８ｃにおいて、閾値８ｄと比較される。コンパレータ８ｃは、Ｖin＋がＶin−より大きいと、出力がハイレベル（Ｈと適宜略す）となり、Ｖin−がＶin＋より大きいと、出力がローレベル（Ｌと適宜略す）となる。入力交流電圧が供給されている通常の動作時には、コンパレータ８ｃのＶin−がＶin＋より大きいので、出力がＬとなる。
【００６８】
コンパレータ８ｃの出力電圧が抵抗６ｄを介してコンパレータ６ａの−側入力に供給される。コンパレータ６ａの−側入力と接地間には、抵抗６ｃおよび閾値６ｂの直列回路が接続されている。コンパレータ８ｃの出力がＬの場合には、コンパレータ６ａの−側入力には、電源６ｂと抵抗６ｃと抵抗６ｄとで決まる閾値が供給される。
【００６９】
この状態で、検出点５で検出された電流が閾値を超えると、コンパレータ６ａの出力がＨとなる。コンパレータ６ａの出力は、図示しないが、ＤＣ−ＤＣコンバータ４の発振器、ＰＷＭ変調器等に供給され、コンパレータ６ａの出力がＨとなると、ＦＥＴＱ１およびＱ２のスイッチングを停止させる。すなわち、ＤＣ−ＤＣコンバータ４の動作が停止し、過電流制限動作がなされる。
【００７０】
入力交流電圧が低下または切断され、ブロックコンデンサＣｉの端子電圧が低下すると、コンパレータ８ｃに供給される電圧が低下または０Ｖとなるので、コンパレータ８ｃの出力がＨとなる。したがって、コンパレータ６ａの閾値がコンパレータ８ｃの出力がＬのときと比較してより高くなる。したがって、ブロックコンデンサＣｉの端子電圧が低下または切断されると、過電流制限回路６４が動作する閾値がより高くなり、出力保持時間をより長くすることができる。
【００７１】
「ブロックコンデンサ電圧検知方式の第２の例」
図１２は、ブロックコンデンサ電圧検知方式の過電流制限回路の第２の例を示す。過電流制限回路６５の構成以外は、図４と同様である。上述した入力電圧検知方式の第２の例（図９参照）と対応する構成を有する。
【００７２】
ブロックコンデンサＣｉの端子が抵抗８ａおよび８ｂを介して接地される。抵抗８ａおよび８ｂの接続点の電圧が抵抗８ｅを介してＮＰＮ型トランジスタ８ｆのベースに供給される。トランジスタ８ｆのエミッタが接地され、そのコレクタが抵抗８ｇを介して直流電圧供給線に接続されると共に、抵抗１８を介してトランジスタ１９のベースに接続される。トランジスタ１９のエミッタが接地され、そのコレクタが抵抗２０を介して抵抗２１および２２の接続点に接続される。
【００７３】
抵抗２１および抵抗２２の直列回路が電流検出点５と接地間に挿入される。抵抗２１および抵抗２２の接続点に生じる電圧がシャントレギュレータ２３のリファレンス端子に供給される。シャントレギュレータ２３のアノードが接地され、そのカソードが抵抗２４を介して正の電源供給線に接続されると共に、抵抗２５を介してＮＰＮ型トランジスタ２６のベースに接続される。
【００７４】
トランジスタ２６のエミッタが接地され、そのコレクタが抵抗２７を介して正の電源供給線に接続される。トランジスタ２６のコレクタに生じる出力によってＤＣ−ＤＣコンバータ４の動作が制御される。トランジスタ２６のコレクタ出力がＨの場合に、ＤＣ−ＤＣコンバータ４の動作が停止するように制御される。
【００７５】
図１２に示すブロックコンデンサ電圧検知方式の第２の例の動作は、図９を参照した過電流制限回路６２と同様である。通常の状態では、トランジスタ１９がオフとなる。したがって、抵抗２１および２２の接続点には、トランジスタ１９が接続されていないのと同様の状態となる。この状態では、抵抗２１および抵抗２２の接続点の電圧がシャントレギュレータ２３の基準電圧より低い状態では、シャントレギュレータ２３を通じて電流が流れない。したがって、トランジスタ２６がオンし、そのコレクタがＬとなる。この場合は、過電流制限動作がなされない状態である。
【００７６】
検出点５で検出される電流が大きくなり、抵抗２１および抵抗２２の接続点の電圧がシャントレギュレータ２３の基準電圧より高い状態となると、シャントレギュレータ２３を電流がながれ、トランジスタ２６がオフする。したがって、トランジスタ２６のコレクタがＨとなり、ＤＣ−ＤＣコンバータ４の動作が停止される。すなわち、過電流制限動作がなされる。
【００７７】
入力電圧の減少または遮断が発生すると、トランジスタ８ｆがオフし、トランジスタ１９がオンし、抵抗２０が抵抗２２と並列に接続されることになる。その結果、抵抗２０による分流路が形成されるので、抵抗２１および抵抗２２の接続点の電圧がより低下する。このように、入力電圧の減少または遮断が発生すると、シャントレギュレータ２３に対する入力電圧が低下する。このことは、シャントレギュレータ２３の基準電圧（閾値）をより高くすることと等価である。したがって、 入力電圧の減少または遮断が発生した場合
に保持時間を長くすることができる。
【００７８】
「ブロックコンデンサ電圧検知方式の第３の例」
図１３は、ブロックコンデンサ電圧検知方式の過電流制限回路の第３の例を示す。過電流制限回路６６の構成以外は、図４と同様である。上述した入力電圧検知方式の第３の例（図１０参照）と対応する構成を有する。
【００７９】
ブロックコンデンサ電圧検知方式の第３の例は、ツェナーダイオード３２を有する。ツェナーダイオード３２のアノードが抵抗３１を介して過電流の検出点５に接続され、そのカソードが抵抗３３を介して接地される。抵抗３１とツェナーダイオード３２のカソードとの接続点が抵抗２０を介してトランジスタ１９のコレクタに接続される。ツェナーダイオード３２と抵抗３３の接続点からＤＣ−ＤＣコンバータ４の動作を制御する制御信号が取り出される。
【００８０】
第３の例の動作は、上述した図１０の構成と同様のものである。すなわち、ブロックコンデンサＣｉの端子電圧が規定値通りに出力される場合には、トランジスタ１９がオフとなる。したがって、抵抗３１およびツェナーダイオード３２の接続点には、トランジスタ１９および抵抗２０が接続されていないのと同様の状態となる。電流検出点５からの検出電圧がツェナーダイオード３２のツェナー電圧（閾値）を超えないと、制御出力がＬであり、ＤＣ−ＤＣコンバータ４の動作が停止しない。電流検出点５からの検出電圧がツェナーダイオード３２のツェナー電圧（閾値）を超えると、制御出力がＨとなり、ＤＣ−ＤＣコンバータ４の動作が停止される。すなわち、過電流制限動作がなされる。
【００８１】
ブロックコンデンサＣｉの端子電圧の減少または遮断が発生すると、トランジスタ８ｆがオフし、トランジスタ１９がオンし、抵抗２０による分流路が形成されるので、ツェナーダイオード３２に印加される電圧がより低下する。このように、入力電圧の減少または遮断が発生すると、ツェナーダイオード３２に対する入力電圧が低下し、入力電圧の減少または遮断が発生した場合に保持時間を長くすることができる。
【００８２】
＜４．第３の実施の形態＞
以下、第３の実施形態について図面を参照しながら説明する。第３の実施形態は、上述した入力電圧検知方式と、ブロックコンデンサ電圧検知方式とを組み合わせたものである。この方式を併用方式と呼ぶことにする。
【００８３】
「併用方式の第１の例」
図１４は、併用方式の過電流制限回路の第１の例を示す。過電流制限回路６７の構成以外は、図４と同様である。上述した入力電圧検知方式の第１の例（図８参照）と、ブロックコンデンサ電圧検知方式の第１の例（図１１参照）とに対応する構成を有する。
【００８４】
図１４において、図８に示す素子、並びに図１１に示す素子とそれぞれ対応する素子に関しては、同一の参照符号を付して示す。コンパレータ７ｅの出力と、コンパレータ８ｃの出力とがアンドゲート４１に供給される。コンパレータ７ｅの出力は、入力電圧の減少または切断時に、Ｈとなる。コンパレータ８ｃの出力は、ブロックコンデンサ端子電圧の減少時に、Ｈとなる。したがって、入力電圧の減少または切断と、ブロックコンデンサ端子電圧の減少との両方が発生した時に、アンドゲート４１の出力がＨとなる。
【００８５】
アンドゲート４１の出力が抵抗６ｄを介してコンパレータ６ａの−側入力に供給される。アンドゲート４１の出力がＬの場合には、コンパレータ６ａの−側入力には、電源６ｂと抵抗６ｃと抵抗６ｄとで決まる閾値が供給される。アンドゲート４１の出力がＨの場合には、コンパレータ６ａの閾値がアンドゲート４１の出力がＬのときと比較してより高くなる。したがって、入力電圧の減少または切断と、ブロックコンデンサ端子電圧の減少との両方が発生した時に、過電流制限回路６７が動作する閾値がより高くなり、出力保持時間をより長くすることができる。
【００８６】
「併用方式の第２の例」
図１５は、併用方式の過電流制限回路の第２の例を示す。過電流制限回路６８の構成以外は、図４と同様である。上述した入力電圧検知方式の第２の例（図９参照）と、ブロックコンデンサ電圧検知方式の第２の例（図１２参照）とに対応する構成を有する。
【００８７】
図１５において、図９に示す素子、並びに図１２に示す素子とそれぞれ対応する素子に関しては、同一の参照符号を付して示す。シャントレギュレータ２３のリファレンス端子の側の構成（トランジスタ１９、抵抗１８，２０，２１，２２）、シャントレギュレータ２３の入力／出力側の構成（抵抗２４，２５，２７およびトランジスタ２６）は、共通の構成部分とされている。
【００８８】
入力電圧検知方式の第２の例では、入力電圧の低下または切断が発生すると、トランジスタ１６がオフする。ブロックコンデンサ電圧検知方式の第２の例では、ブロックコンデンサ電圧の低下が発生すると、トランジスタ８ｆがオフする。したがって、トランジスタ１６のコレクタおよびトランジスタ８ｆのコレクタを共通接続すると、両方のトランジスタがオフの場合のみ、トランジスタ１９のベースに対する電圧がＨとなる。
【００８９】
したがって、入力電圧の減少または切断と、ブロックコンデンサ端子電圧の減少との両方が発生した時に、トランジスタ１９がオンし、抵抗２０が抵抗２２と並列に接続されることになる。その結果、抵抗２０による分流路が形成されるので、抵抗２１および抵抗２２の接続点の電圧がより低下する。シャントレギュレータ２３の入力電圧を低下させることは、シャントレギュレータ２３の基準電圧（閾値）をより高くすることと等価である。したがって、 入力電圧の減少または切断と、ブロックコンデンサ端子電圧の減少との両
方が発生した場合に保持時間を長くすることができる。
【００９０】
「併用方式の第３の例」
図１６は、併用方式の過電流制限回路の第３の例を示す。過電流制限回路６９の構成以外は、図４と同様である。上述した入力電圧検知方式の第３の例（図１０参照）と、ブロックコンデンサ電圧検知方式の第３の例（図１３参照）とに対応する構成を有する。
【００９１】
図１６において、図１０に示す素子、並びに図１３に示す素子とそれぞれ対応する素子に関しては、同一の参照符号を付して示す。ツェナーダイオード３２に関係する構成（トランジスタ１９、抵抗１８，２０，３１，３３）は、共通の構成部分とされている。
【００９２】
入力電圧検知方式の第３の例では、入力電圧の低下または切断が発生すると、トランジスタ１６がオフする。ブロックコンデンサ電圧検知方式の第３の例では、ブロックコンデンサ電圧の低下が発生すると、トランジスタ８ｆがオフする。したがって、トランジスタ１６のコレクタおよびトランジスタ８ｆのコレクタを共通接続すると、両方のトランジスタがオフの場合のみ、トランジスタ１９のベースに対する電圧がＨとなる。
【００９３】
したがって、入力電圧の減少または切断と、ブロックコンデンサ端子電圧の減少との両方が発生した時に、トランジスタ１９がオンし、抵抗２０による分流路が形成されるので、ツェナーダイオード３２に印加される電圧がより低下する。ツェナーダイオード３２の印加電圧を低下させることは、ツェナーダイオード３２のツェナー電圧（閾値）をより高くすることと等価である。したがって、 入力電圧の減少または切断と、ブロックコンデ
ンサ端子電圧の減少との両方が発生した場合に保持時間を長くすることができる。
【００９４】
＜５．変形例＞
以上、この実施形態について具体的に説明したが、上述の各実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。さらに、ＤＣ−ＤＣコンバータとして上述した電流共振型以外のスイッチング電源回路を使用することができる。
【符号の説明】
【００９５】
３・・・ＡＣ／ＤＣ変換回路
４・・・ＤＣ−ＤＣコンバータ
６・・・過電流制限回路
６ａ・・・コンパレータ
７ｅ・・・コンパレータ
１０・・・発振器
１１・・・ドライブ回路
２３・・・シャントレギュレータ
３２・・・ツェナーダイオード
６１，６２，６３，６４，６５，６６，６７、６８，６９・・・過電流制限回路
【図１】
0005699470.tif 000002
【図２】
0005699470.tif 000003
【図３】
0005699470.tif 000004
【図４】
0005699470.tif 000005
【図５】
0005699470.tif 000006
【図６】
0005699470.tif 000007
【図７】
0005699470.tif 000008
【図８】
0005699470.tif 000009
【図９】
0005699470.tif 000010
【図１０】
0005699470.tif 000011
【図１１】
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【図１２】
0005699470.tif 000013
【図１３】
0005699470.tif 000014
【図１４】
0005699470.tif 000015
【図１５】
0005699470.tif 000016
【図１６】
0005699470.tif 000017