(57)【特許請求の範囲】
【請求項１】
第１スイッチ素子と第２スイッチ素子の直列回路と第３スイッチ素子と第４スイッチ素子の直列回路が並列接続されて構成され、前記第１スイッチ素子と前記第３スイッチ素子の接続点及び前記第２スイッチ素子と前記第４スイッチ素子の接続点をそれぞれ直流電力の入出力端子とし、前記第１スイッチ素子と前記第２スイッチ素子の接続点及び前記第３スイッチ素子と前記第４スイッチ素子の接続点を交流電力の出力端子とするブリッジ回路と、
前記第１スイッチ素子及び前記第４スイッチ素子を同期駆動すると共に、前記第２スイッチ素子及び前記第３スイッチ素子を前記第１スイッチ素子及び前記第４スイッチ素子の同期駆動に対して所定のデッドオフ時間を介して同期駆動する制御回路を備えたインバータ装置であって、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子は、それぞれ寄生ダイオードの向きが互いに逆になるように２つのＭＯＳＦＥＴを接続した構造と等価な、２つのゲートを有する双方向スイッチ素子であり、
前記制御回路は、前記デッドオフ時間中、そのデッドオフ時間の直前に非導通であったスイッチ素子の組を一時的に導通させるものであり、
前記第１及び第４スイッチ素子の２つのゲートのうち、直流電源の電圧が順バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第１ゲート駆動信号とし、逆バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第２ゲート駆動信号とし、前記第２及び第３スイッチ素子の２つのゲートのうち、直流電源の電圧が順バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第３ゲート駆動信号とし、逆バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第４ゲート駆動信号として、
前記制御回路は、
前記第１ゲート駆動信号及び前記第３ゲート駆動信号を常時ハイレベルに維持し、
負荷に対して第１方向に電流を流す際、前記第２ゲート駆動信号をハイレベルに、前記第４ゲート駆動信号をローレベルにそれぞれ維持し、それによって前記第１スイッチ素子及び前記第４スイッチ素子を導通させ、前記第２スイッチ素子及び前記第３スイッチ素子を非導通させ、
前記第２ゲート駆動信号をハイレベルからローレベルに立下げ、それによって前記第１スイッチ素子及び前記第４スイッチ素子を非導通させ、前記デッドオフ時間を開始させ、
前記デッドオフ時間中に、前記第４ゲート駆動信号をローレベルからハイレベルに立上げ、それによって前記第２スイッチ素子及び前記第３スイッチ素子を導通させ、直流電源に還流電流を流し、
所定時間経過後、前記第４ゲート駆動信号をハイレベルからローレベルに立下げ、それによって前記第２スイッチ素子及び前記第３スイッチ素子を再度非導通させ、
さらに、他の所定時間経過後、前記第４ゲート駆動信号をローレベルからハイレベルに立上げ、それによって前記第１スイッチ素子及び前記第４スイッチ素子を非導通のまま、前記第２スイッチ素子及び前記第３スイッチ素子を非導通させ、前記デッドオフ時間を終了させ、前記負荷に対して前記第１方向とは逆の第２方向に電流を流すことを特徴とするインバータ装置。
【請求項２】
第１スイッチ素子と第２スイッチ素子の直列回路と第３スイッチ素子と第４スイッチ素子の直列回路が並列接続されて構成され、前記第１スイッチ素子と前記第３スイッチ素子の接続点及び前記第２スイッチ素子と前記第４スイッチ素子の接続点をそれぞれ直流電力の入出力端子とし、前記第１スイッチ素子と前記第２スイッチ素子の接続点及び前記第３スイッチ素子と前記第４スイッチ素子の接続点を交流電力の出力端子とするブリッジ回路と、
前記第１スイッチ素子及び前記第４スイッチ素子を同期駆動すると共に、前記第２スイッチ素子及び前記第３スイッチ素子を前記第１スイッチ素子及び前記第４スイッチ素子の同期駆動に対して所定のデッドオフ時間を介して同期駆動する制御回路を備えたインバータ装置であって、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子は、それぞれ寄生ダイオードの向きが互いに逆になるように２つのＭＯＳＦＥＴを接続した構造と等価な、２つのゲートを有する双方向スイッチ素子であり、
前記制御回路は、前記デッドオフ時間中、そのデッドオフ時間の直前に非導通であったスイッチ素子の組を一時的に導通させるものであり、
前記第１及び第４スイッチ素子の２つのゲートのうち、直流電源の電圧が順バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第１ゲート駆動信号とし、逆バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第２ゲート駆動信号とし、前記第２及び第３スイッチ素子の２つのゲートのうち、直流電源の電圧が順バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第３ゲート駆動信号とし、逆バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第４ゲート駆動信号として、
前記制御回路は、
負荷に対して第１方向に電流を流す際、前記第１ゲート駆動信号及び前記第２ゲート駆動信号をハイレベルに、前記第３ゲート駆動信号及び前記第４ゲート駆動信号をローレベルにそれぞれ維持し、それによって前記第１スイッチ素子及び前記第４スイッチ素子を導通させ、前記第２スイッチ素子及び前記第３スイッチ素子を非導通させ、
前記第２ゲート駆動信号をハイレベルからローレベルに立下げ、その後前記第１ゲート駆動信号をハイレベルからローレベルに立下げ、それによって前記第１スイッチ素子及び前記第４スイッチ素子を非導通させ、前記デッドオフ時間を開始させ、
前記デッドオフ時間中に、前記第３ゲート駆動信号をローレベルからハイレベルに立上げ、その後前記第４ゲート駆動信号をローレベルからハイレベルに立上げ、それによって前記第２スイッチ素子及び前記第３スイッチ素子を導通させ、直流電源に還流電流を流し、
所定時間経過後、前記第３ゲート駆動信号をハイレベルに維持したまま、前記第４ゲート駆動信号をハイレベルからローレベルに立下げ、それによって前記第２スイッチ素子及び前記第３スイッチ素子を再度非導通させ、
さらに、他の所定時間経過後、前記第３ゲート駆動信号をハイレベルに維持したまま、前記第４ゲート駆動信号をローレベルからハイレベルに立上げ、それによって前記第１スイッチ素子及び前記第４スイッチ素子を非導通のまま、前記第２スイッチ素子及び前記第３スイッチ素子を非導通させ、前記デッドオフ時間を終了させ、前記負荷に対して前記第１方向とは逆の第２方向に電流を流すことを特徴とするインバータ装置。
【請求項３】
前記双方向スイッチ素子は、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有するスイッチ素子であることを特徴とする請求項１又は請求項２に記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電力をスイッチングして交流電力を発生させるインバータ装置に関する。
【背景技術】
【０００２】
近年、太陽光発電や家庭用燃料電池などの普及により、これらの直流電力をスイッチングして交流電力を発生させるインバータ装置が求められている。図１５は、非特許文献１に示されたような、単相インバータ回路の基本構成を示す。インバータ回路５０は、スイッチ素子Ｑ５１とＱ５２の直列回路とスイッチ素子Ｑ５３とＱ５４の直列回路を並列接続してブリッジ回路を構成し、直列接続されたスイッチ素子の中間点Ｐ５１及びＰ５２から出力線Ｓ５１及びＳ５２を引き出すように構成されている。そして、スイッチ素子Ｑ５１とＱ５４の組及びスイッチ素子Ｑ５２とＱ５３の組を、デッドオフ時間を挟んで交互にオン／オフさせることにより、出力線Ｓ５１とＳ５２に交流電流が流れる。
【０００３】
スイッチ素子Ｑ５１〜Ｑ５４としてＭＯＳＦＥＴを使用する場合、ＭＯＳＦＥＴは寄生ダイオードＤ５１〜Ｄ５４及び寄生容量Ｃ５１〜Ｃ５４を有している。従って、スイッチ素子Ｑ５１〜Ｑ５４がそれぞれオフの時に寄生ダイオードＤ５１〜Ｄ５４によって電流が流れないように、寄生ダイオードＤ５１〜Ｄ５４の方向を考慮してスイッチ素子Ｑ５１〜Ｑ５４が接続されている。
【０００４】
スイッチ素子Ｑ５１及びＱ５４がオンし、スイッチ素子Ｑ５２及びＱ５３がオフしている間、スイッチ素子Ｑ５２及びＱ５３の寄生容量Ｃ５２及びＣ５３が充電される。スイッチ素子Ｑ５１及びＱ５４及びＱ５２及びＱ５３がオフしているデッドオフ時間において、スイッチ素子Ｑ５２及びＱ５３の寄生容量Ｃ５２及びＣ５３に充電された電荷や負荷５２からの電流が直流電源５１に還流する。スイッチ素子Ｑ５１に注目すると、スイッチ素子５１の寄生ダイオードＤ５１を通って還流電流が流れる。スイッチ素子５１の寄生ダイオード５１は、還流電流に対して抵抗となるので、寄生ダイオード５１によって損失が発生する。
【０００５】
また、周知のように、ダイオードには逆回復時間が必要であり、スイッチ素子Ｑ５２がオンすると、逆回復時間中スイッチ素子Ｑ５１の寄生ダイオードＤ５１は機能せず、スイッチ素子Ｑ５１及びＱ５２を介して直流電源５１が短絡される。一般的に、通常のスイッチング動作では、スイッチ素子Ｑ５１〜Ｑ５４として、トランジスタ構造による導通抵抗の小さい素子を用いることにより損失を低減できる。ところが、スイッチ素子の寄生ダイオードの逆回復時間が長い（遅い）場合、直流電源の短絡により、かえって損失が増えてしまう場合がある。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】東芝レビュー６２巻８号（２００７年８月号）（５０頁）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記従来例の問題を解決するためになされたものであり、デッドオフ時間中の還流電流の損失を小さくすると共に、寄生ダイオードの逆回復時間を短くすることが可能なインバータ装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、発明の一態様に係るインバータ装置は、
第１スイッチ素子と第２スイッチ素子の直列回路と第３スイッチ素子と第４スイッチ素子の直列回路が並列接続されて構成され、前記第１スイッチ素子と前記第３スイッチ素子の接続点及び前記第２スイッチ素子と前記第４スイッチ素子の接続点をそれぞれ直流電力の入出力端子とし、前記第１スイッチ素子と前記第２スイッチ素子の接続点及び前記第３スイッチ素子と前記第４スイッチ素子の接続点を交流電力の出力端子とするブリッジ回路と、
前記第１スイッチ素子及び前記第４スイッチ素子を同期駆動すると共に、前記第２スイッチ素子及び前記第３スイッチ素子を前記第１スイッチ素子及び前記第４スイッチ素子の同期駆動に対して所定のデッドオフ時間を介して同期駆動する制御回路を備えたインバータ装置であって、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子は、それぞれ寄生ダイオードの向きが互いに逆になるように２つのＭＯＳＦＥＴを接続した構造と等価な、２つのゲートを有する双方向スイッチ素子であり、
前記制御回路は、前記デッドオフ時間中、そのデッドオフ時間の直前に非導通であったスイッチ素子の組を一時的に導通させるものであり、
前記第１及び第４スイッチ素子の２つのゲートのうち、直流電源の電圧が順バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第１ゲート駆動信号とし、逆バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第２ゲート駆動信号とし、前記第２及び第３スイッチ素子の２つのゲートのうち、直流電源の電圧が順バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第３ゲート駆動信号とし、逆バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第４ゲート駆動信号として、
前記制御回路は、
前記第１ゲート駆動信号及び前記第３ゲート駆動信号を常時ハイレベルに維持し、
負荷に対して第１方向に電流を流す際、前記第２ゲート駆動信号をハイレベルに、前記第４ゲート駆動信号をローレベルにそれぞれ維持し、それによって前記第１スイッチ素子及び前記第４スイッチ素子を導通させ、前記第２スイッチ素子及び前記第３スイッチ素子を非導通させ、
前記第２ゲート駆動信号をハイレベルからローレベルに立下げ、それによって前記第１スイッチ素子及び前記第４スイッチ素子を非導通させ、前記デッドオフ時間を開始させ、
前記デッドオフ時間中に、前記第４ゲート駆動信号をローレベルからハイレベルに立上げ、それによって前記第２スイッチ素子及び前記第３スイッチ素子を導通させ、直流電源に還流電流を流し、
所定時間経過後、前記第４ゲート駆動信号をハイレベルからローレベルに立下げ、それによって前記第２スイッチ素子及び前記第３スイッチ素子を再度非導通させ、
さらに、他の所定時間経過後、前記第４ゲート駆動信号をローレベルからハイレベルに立上げ、それによって前記第１スイッチ素子及び前記第４スイッチ素子を非導通のまま、前記第２スイッチ素子及び前記第３スイッチ素子を非導通させ、前記デッドオフ時間を終了させ、前記負荷に対して前記第１方向とは逆の第２方向に電流を流すことを特徴とする。
【０００９】
また、本発明の他の一態様に係るインバータ装置は、
第１スイッチ素子と第２スイッチ素子の直列回路と第３スイッチ素子と第４スイッチ素子の直列回路が並列接続されて構成され、前記第１スイッチ素子と前記第３スイッチ素子の接続点及び前記第２スイッチ素子と前記第４スイッチ素子の接続点をそれぞれ直流電力の入出力端子とし、前記第１スイッチ素子と前記第２スイッチ素子の接続点及び前記第３スイッチ素子と前記第４スイッチ素子の接続点を交流電力の出力端子とするブリッジ回路と、
前記第１スイッチ素子及び前記第４スイッチ素子を同期駆動すると共に、前記第２スイッチ素子及び前記第３スイッチ素子を前記第１スイッチ素子及び前記第４スイッチ素子の同期駆動に対して所定のデッドオフ時間を介して同期駆動する制御回路を備えたインバータ装置であって、
前記第１スイッチ素子、前記第２スイッチ素子、前記第３スイッチ素子及び前記第４スイッチ素子は、それぞれ寄生ダイオードの向きが互いに逆になるように２つのＭＯＳＦＥＴを接続した構造と等価な、２つのゲートを有する双方向スイッチ素子であり、
前記制御回路は、前記デッドオフ時間中、そのデッドオフ時間の直前に非導通であったスイッチ素子の組を一時的に導通させるものであり、
前記第１及び第４スイッチ素子の２つのゲートのうち、直流電源の電圧が順バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第１ゲート駆動信号とし、逆バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第２ゲート駆動信号とし、前記第２及び第３スイッチ素子の２つのゲートのうち、直流電源の電圧が順バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第３ゲート駆動信号とし、逆バイアスとなる寄生ダイオードを有するゲートに対して入力されるゲート駆動信号を第４ゲート駆動信号として、
前記制御回路は、
負荷に対して第１方向に電流を流す際、前記第１ゲート駆動信号及び前記第２ゲート駆動信号をハイレベルに、前記第３ゲート駆動信号及び前記第４ゲート駆動信号をローレベルにそれぞれ維持し、それによって前記第１スイッチ素子及び前記第４スイッチ素子を導通させ、前記第２スイッチ素子及び前記第３スイッチ素子を非導通させ、
前記第２ゲート駆動信号をハイレベルからローレベルに立下げ、その後前記第１ゲート駆動信号をハイレベルからローレベルに立下げ、それによって前記第１スイッチ素子及び前記第４スイッチ素子を非導通させ、前記デッドオフ時間を開始させ、
前記デッドオフ時間中に、前記第３ゲート駆動信号をローレベルからハイレベルに立上げ、その後前記第４ゲート駆動信号をローレベルからハイレベルに立上げ、それによって前記第２スイッチ素子及び前記第３スイッチ素子を導通させ、直流電源に還流電流を流し、
所定時間経過後、前記第３ゲート駆動信号をハイレベルに維持したまま、前記第４ゲート駆動信号をハイレベルからローレベルに立下げ、それによって前記第２スイッチ素子及び前記第３スイッチ素子を再度非導通させ、
さらに、他の所定時間経過後、前記第３ゲート駆動信号をハイレベルに維持したまま、前記第４ゲート駆動信号をローレベルからハイレベルに立上げ、それによって前記第１スイッチ素子及び前記第４スイッチ素子を非導通のまま、前記第２スイッチ素子及び前記第３スイッチ素子を非導通させ、前記デッドオフ時間を終了させ、前記負荷に対して前記第１方向とは逆の第２方向に電流を流すことを特徴とする。
【００１２】
さらに、上記各構成において、前記双方向スイッチ素子は、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有するスイッチ素子であることが好ましい。
【発明の効果】
【００１３】
本発明によれば、デッドオフ時間中、スイッチ素子の寄生ダイオードによらず、スイッチ素子を積極的に導通させて還流電流を流すので、還流電流に対する抵抗が小さくなり、還流電流の損失を小さくすることができる。また、デッドオフ時間中に還流電流を流し切ることにより、その後、非導通であったスイッチ素子が導通するまでの間に、各双方向スイッチの寄生ダイオードに逆バイアス電圧が掛かり、ダイオード機能を回復させることができる。そのため、非導通であったスイッチ素子が導通しても、直流電源は短絡されず、短絡による損失の発生を防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係るインバータ装置の構成を示す図。
【図２】上記インバータ装置のスイッチ素子として用いられる双方向スイッチ素子の等価回路を示す図。
【図３】図１に示す構成を図２に示す等価回路で置き換えたものを示す図。
【図４】双方向スイッチ素子（デュアルゲート）の構成を示す平面図。
【図５】図４におけるＡ−Ａ断面図。
【図６】上記インバータ装置の第１駆動方法における駆動信号の波形を示すタイムチャート。
【図７】図６に示すタイムチャートにおける時刻ｔ１でのスイッチ素子のオン又はオフ及び電流の流れを示す図。
【図８】図６に示すタイムチャートにおける時刻ｔ２でのスイッチ素子のオン又はオフ及び電流の流れを示す図。
【図９】図６に示すタイムチャートにおける時刻ｔ３でのスイッチ素子のオン又はオフ及び電流の流れを示す図。
【図１０】図６に示すタイムチャートにおける時刻ｔ４でのスイッチ素子のオン又はオフ及び電流の流れを示す図。
【図１１】図６に示すタイムチャートにおける時刻ｔ５でのスイッチ素子のオン又はオフ及び電流の流れを示す図。
【図１２】上記インバータ装置の第２駆動方法における駆動信号の波形を示すタイムチャート。
【図１３】図１２に示すタイムチャートにおける時刻ｔ２でのスイッチ素子のオン又はオフ及び電流の流れを示す図。
【図１４】図１２に示すタイムチャートにおける時刻ｔ３でのスイッチ素子のオン又はオフ及び電流の流れを示す図。
【図１５】従来のインバータ装置の構成を示す図。
【発明を実施するための形態】
【００１５】
本発明の一実施形態に係るインバータ装置について説明する。図１は本実施形態に係るインバータ装置１０の構成を示す。インバータ装置１０では、第１スイッチ素子Ｑ１及び第２スイッチ素子Ｑ２の直列回路と第３スイッチ素子Ｑ３及び第４スイッチ素子Ｑ４の直列回路を並列接続してブリッジ回路が構成されている。また、直列接続された第１スイッチ素子Ｑ１と第２スイッチ素子Ｑ２の中間点Ｐ１１及び直列接続された第３スイッチ素子Ｑ３と第４スイッチ素子Ｑ４の中間点Ｐ１２から出力線Ｓ１１及びＳ１２が引き出されている。また、第１スイッチ素子Ｑ１と第３スイッチ素子Ｑ３の接続点及び第２スイッチ素子Ｑ２と第４スイッチ素子Ｑ４の接続点をそれぞれ直流電力の入出力端子（直流電源１１の接続点）とする。本実施形態に係るインバータ装置１０は、図１５に示す従来例と比較して、第１乃至第４スイッチ素子Ｑ１〜Ｑ４として、双方向スイッチ素子を用いて構成されている点が異なる。
【００１６】
第１スイッチ素子Ｑ１と第４スイッチ素子Ｑ４の組及び第２スイッチ素子Ｑ２と第３スイッチ素子Ｑ３の組は、それぞれデッドオフ時間ΔＴを挟んで交互に一定時間Ｄだけ同期駆動される（図６参照）。このインバータ装置１０は、デッドオフ時間ΔＴ中に、負荷１２に対する電力供給に寄与しなかった双方向スイッチ素子の組を一時的に導通させ、双方向スイッチ素子の寄生ダイオードを速やかに回復させている。
【００１７】
図２は、双方向スイッチ素子（例えば第１スイッチ素子Ｑ１）の等価回路を示す。双方向スイッチ素子Ｑ１は、例えば、寄生ダイオードＤ１１とＤ１２の方向が互いに逆になるように２つのＭＯＳＦＥＴを接続した構造と等価である。従って、便宜上、双方向スイッチ素子Ｑ１を２つのスイッチ素子Ｑ１１とＱ１２の直列接続として説明する。また、Ｃ１１，Ｃ１２は寄生容量を示す。この双方向スイッチ素子Ｑ１は、部分的には寄生ダイオードＤ１１及びＤ１２を有しているけれども、全体としては寄生ダイオードを有していないことになる。他のスイッチ素子Ｑ２〜Ｑ４についても同様である。
【００１８】
図３は、図１に示す構成を図２に示す等価回路で置き換えたものである。ここで、スイッチ素子Ｑ１１とＱ４１、Ｑ１２とＱ４２、Ｑ２１とＱ３１、Ｑ２２とＱ３２が同期して駆動され、これら各組のスイッチ素子のゲートに入力されるゲート駆動信号をそれぞれＶｇａ１，Ｖｇａ２，Ｖｇｂ１及びＶｇｂ２とする。Ｖｇａ１を第１ゲート駆動信号、Ｖｇａ２を第２ゲート駆動信号、Ｖｇｂ１を第３ゲート駆動信号、Ｖｇｂ２を第４ゲート駆動信号と称する。また、スイッチ素子Ｑ１１〜Ｑ４２の寄生ダイオードをＤ１１〜Ｄ４２、寄生容量をＣ１１〜Ｃ４２とする。
【００１９】
次に、第１乃至第４スイッチ素子Ｑ１〜Ｑ４として用いられる双方向スイッチ素子の具体例について説明する。図４及び５は、ＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する双方向スイッチ素子３００の構成を示す。図４は双方向スイッチ素子３００の構成を示す平面図であり、図５はＡ−Ａ断面図である。なお、この双方向スイッチ素子３００は、２つの電極Ｄ１及びＤ２間に２つのゲートＧ１及びＧ２が設けられているので、デュアルゲート型と呼ばれている。
【００２０】
図４及び５に示すように、横型のデュアルゲートトランジスタ構造の双方向スイッチ素子３００は、耐圧を維持する箇所を１箇所とした損失の少ない双方向素子を実現する構造である。すなわち、ドレイン電極Ｄ１及びＤ２はそれぞれＧａＮ層に達するように形成され、ゲート電極Ｇ１及びＧ２はそれぞれＡｌＧａＮ層の上に形成されている。ゲート電極Ｇ１，Ｇ２に電圧が印加されていない状態では、ゲート電極Ｇ１，Ｇ２の直下のＡｌＧａＮ／ＧａＮヘテロ界面に生じる２次元電子ガス層に電子の空白地帯が生じ、電流は流れない。一方、ゲート電極Ｇ１，Ｇ２に電圧が印加されると、ドレイン電極Ｄ１からＤ２に向かって（又はその逆に）ＡｌＧａＮ／ＧａＮヘテロ界面に電流が流れる。ゲート電極Ｇ１とＧ２の間は、耐電圧を必要とし、一定の距離を設ける必要があるが、ドレイン電極Ｄ１とゲート電極Ｇ１の間及びドレイン電極Ｄ２とゲート電極Ｇ２の間は耐電圧を必要としない。そのため、ドレイン電極Ｄ１とゲート電極Ｇ１及びドレイン電極Ｄ２とゲート電極Ｇ２とが、絶縁層Ｉｎを介して重複していてもよい。なお、この構成の素子はドレイン電極Ｄ１，Ｄ２の電圧を基準として制御する必要があり、２つのゲート電極Ｇ１，Ｇ２にそれぞれ駆動信号を入力する必要がある（そのため、デュアルゲートトランジスタ構造と呼ぶ）。このＧａＮ／ＡｌＧａＮを用いた横型トランジスタ構造を有する双方向スイッチ素子３００は、ＭＯＳＦＥＴに比べて導通抵抗が小さく、スイッチ素子の導通時における損失がひじょうに小さいという特徴を有している。
【００２１】
（第１駆動方法）
次に、本実施形態に係るインバータ装置１０の第１駆動方法について説明する。第１駆動方法における第１乃至第４ゲート駆動信号Ｖｇａ１，Ｖｇａ２，Ｖｇｂ１及びＶｇｂ２のタイムチャートを図６に示す。第１スイッチ素子Ｑ１と第４スイッチ素子Ｑ４及び第２スイッチ素子Ｑ２と第３スイッチ素子Ｑ３は、基本的にデッドオフ時間ΔＴを挟んで交互にオン及びオフされる。第１駆動方法によれば、第１ゲート駆動信号Ｖｇａ１及び第３ゲート駆動信号Ｖｇｂ１として常時ハイレベルの信号が出力され、スイッチ素子Ｑ１１，Ｑ２１，Ｑ３１及びＱ４１は導通しているものとする。
【００２２】
図７は、図６に示すタイムチャートにおける時刻ｔ１でのスイッチ素子Ｑ１１〜Ｑ４２のオン又はオフ及び電流の流れを示す。時刻ｔ１では、第２ゲート駆動信号Ｖｇａ２がハイレベルであるので、スイッチ素子Ｑ１２とＱ４２が導通する。また、スイッチ素子Ｑ１２，Ｑ２２，Ｑ３２及びＱ４２の寄生ダイオードＤ１２，Ｄ２２，Ｄ３２及びＤ４２には逆バイアスの電圧が掛かっており、寄生ダイオードが有効に回復している。一方、第４ゲート駆動信号Ｖｇｂ２がローレベルであるので、スイッチ素子Ｑ２２とＱ３２の寄生ダイオードＤ２２及びＤ３２により、スイッチ素子Ｑ２２とＱ３２は非導通である。すなわち、負荷１２には、矢印Ａ方向（第１方向）に電流が流れる。その間、スイッチ素子Ｑ２２とＱ３２の寄生容量Ｃ２２及びＣ３２が充電される。また、負荷１２もインダクタや静電容量などを有しており、これらにもエネルギーが蓄積される。
【００２３】
図８は、タイムチャートにおける時刻ｔ２でのスイッチ素子Ｑ１１〜Ｑ４２のオン又はオフ及び電流の流れを示す。時刻ｔ２では、第２ゲート駆動信号Ｖｇａ２がローレベルであるので、スイッチ素子Ｑ１２とＱ４２が非導通となる。この状態では、スイッチ素子Ｑ２２，Ｑ３２の寄生容量Ｃ２２，Ｃ３２に充電された電荷が、それぞれ寄生ダイオードＤ２２，Ｄ３２を介して放電される。スイッチ素子Ｑ２２の寄生容量Ｃ２２からの放電電流は、スイッチ素子Ｑ１２の寄生ダイオードＤ１２に対しては順方向に流れ、スイッチ素子Ｑ１１を介して直流電源１１に還流する。また、スイッチ素子Ｑ２２の寄生容量Ｃ２２からの放電電流の一部は、負荷１２に流れる。前述のように、スイッチ素子Ｑ４２の寄生ダイオードＤ４２は有効に回復しているので、スイッチ素子Ｑ２２の寄生容量Ｃ２２からの放電電流及び負荷１２からの電流は、スイッチ素子Ｑ４２の寄生ダイオードＤ４２によりスイッチ素子Ｑ４２には流れない。そのため、スイッチ素子Ｑ２２の寄生容量Ｃ２２からの放電電流及び負荷１２からの電流は、スイッチ素子Ｑ３２の寄生ダイオードＤ３２及びスイッチ素子Ｑ３１を介して直流電源１１に還流する。
【００２４】
図９は、タイムチャートにおける時刻ｔ３でのスイッチ素子Ｑ１１〜Ｑ４２のオン又はオフ及び電流の流れを示す。時刻ｔ３では、第４ゲート駆動信号Ｖｇｂ２がハイレベルであるので、スイッチ素子Ｑ２２とＱ３２が導通する。この状態では、スイッチ素子Ｑ２２，Ｑ３２の寄生容量Ｃ２２，Ｃ３２に充電された電荷が、それぞれ寄生ダイオードＤ２２，Ｄ３２及びスイッチ素子Ｑ２２，Ｑ３２のトランジスタ構造を介して放電される。上記のように、双方向スイッチ素子３００の損失、すなわち導通抵抗はひじょうに小さいので、スイッチ素子Ｑ２２，Ｑ３２の寄生容量Ｃ２２，Ｃ３２に充電された電荷が短時間に放電される。すなわち、直流電源１１に対して還流する際、一時的にスイッチ素子Ｑ２２及びＱ３２を導通させることによって、寄生ダイオードによる損失を大幅に低減させることができる。スイッチ素子Ｑ２２，Ｑ３２の寄生容量Ｃ２２，Ｃ３２に充電された電荷や負荷１２に蓄積されたエネルギーが全て放電されると、直流電源１１への還流電流が停止する。
【００２５】
図１０は、タイムチャートにおける時刻ｔ４でのスイッチ素子Ｑ１１〜Ｑ４２のオン又はオフ及び電流の流れを示す。時刻ｔ４では、第４ゲート駆動信号Ｖｇｂ２がローレベルであるので、スイッチ素子Ｑ１２とＱ４２が非導通となる。ところが、直流電源１１への還流電流は、スイッチ素子Ｑ１２及びＱ３２の寄生ダイオードＤ１２及びＤ３２の順方向に流れるため、スイッチ素子Ｑ１２及びＱ３２の寄生ダイオードＤ１２及びＤ３２はすぐにはダイオード機能が回復しない。上記のようにスイッチ素子Ｑ１１及びＱ３１は常時オンしているので、スイッチ素子Ｑ１２の寄生ダイオードＤ１２及びスイッチ素子Ｑ３２の寄生ダイオードＤ３２には、直流電源１１の電圧が逆バイアスとして掛かり、これら寄生ダイオードＤ１２及びＤ３２のダイオード機能は速やかに回復する（逆回復時間が短くなる）。
【００２６】
図１１は、タイムチャートにおける時刻ｔ５でのスイッチ素子Ｑ１１〜Ｑ４２のオン又はオフ及び電流の流れを示す。タイムチャートにおける時刻ｔ５では、第２ゲート駆動信号Ｖｇａ２がローレベルのまま、第４ゲート駆動信号Ｖｇｂ２がハイレベルになり、スイッチ素子Ｑ２２とＱ３２が導通し、スイッチ素子Ｑ１２とＱ４２が非導通となる。その結果、負荷１２には矢印Ｂ方向（第２方向）に逆向きの電流が流れる。スイッチ素子Ｑ１２の寄生ダイオードＤ１２が回復した後でスイッチ素子Ｑ２２を導通させれば、スイッチ素子Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２の順には電流は流れないので、直流電源１１の短絡を防止することができ、損失を低減させることができる。なお、スイッチ素子Ｑ２とＱ３の導通状態からスイッチ素子Ｑ１とＱ４の導通状態に移行させるときは、上記説明中の第２ゲート駆動信号Ｖｇａ２と第４ゲート駆動信号Ｖｇｂ２のオン及びオフを入れ替えればよい。これらの動作を繰り返すことにより、負荷１２には交流電力が供給される。
【００２７】
（第２駆動方法）
次に、本実施形態に係るインバータ装置１０の第２駆動方法について説明する。第２駆動方法における第１乃至第４ゲート駆動信号Ｖｇａ１，Ｖｇａ２，Ｖｇｂ１及びＶｇｂ２のタイムチャートを図１２に示す。図６に示す第１駆動方法では、第１ゲート駆動信号Ｖｇａ１及び第３ゲート駆動信号Ｖｇｂ１として常時ハイレベルの信号を出力したが、第２駆動方法では、適宜第１ゲート駆動信号Ｖｇａ１及び第３ゲート駆動信号Ｖｇｂ１をローレベルに切り換えている。第１ゲート駆動信号Ｖｇａ１は、第２ゲート駆動信号Ｖｇａ２がローレベルからハイレベルに立上がるよりも前にローレベルからハイレベルに立上がっている必要がある。また、第１ゲート駆動信号Ｖｇａ１は、第２ゲート駆動信号Ｖｇａ２がハイレベルからローレベルに立下がった後にハイレベルからローレベルに立下がる必要がある。第３ゲート駆動信号Ｖｇｂ１及び第４ゲート駆動信号Ｖｇｂ２についても同様である。
【００２８】
図１３は、図８に対応し、図１２に示すタイムチャートにおける時刻ｔ２でのスイッチ素子Ｑ１１〜Ｑ４２のオン又はオフ及び電流の流れを示す。時刻ｔ２では、第１乃至第４ゲート駆動信号ＶＧａ１，Ｖｇａ２，Ｖｇｂ１及びＶｇｂ２が全てローレベルであるので、スイッチ素子Ｑ１１〜Ｑ４２の全てが非導通となる。時刻ｔ１では、図７に示す場合と同じく、スイッチ素子Ｑ１１の寄生ダイオードＤ１１には順方向に電流が流れていたので、寄生ダイオードＤ１１の逆回復時間中、寄生ダイオードＤ１１に逆方向の電流が流れうる。そのため、時刻ｔ２においてスイッチ素子Ｑ１１及びＱ１２が非導通であったとしても、還流電流はスイッチ素子Ｑ１２の寄生ダイオードＤ１２を順方向に流れ、さらにスイッチ素子Ｑ１１の寄生ダイオードＤ１１を逆方向に流れる。スイッチ素子Ｑ２１及びＱ３１についても、同様に、寄生ダイオードＤ２１及びＤ３１の逆回復時間中、寄生ダイオードＤ２１及びＤ３１に逆方向の電流が流れる。
【００２９】
図１４は、図９に対応し、図１２に示すタイムチャートにおける時刻ｔ３でのスイッチ素子Ｑ１１〜Ｑ４２のオン又はオフ及び電流の流れを示す。時刻ｔ３では、第１ゲート駆動信号ＶＧａ１及び第２ゲート駆動信号Ｖｇａ２がローレベルで、第３ゲート駆動信号Ｖｇｂ１及び第４ゲート駆動信号Ｖｇｂ２がハイレベルである。そのため、スイッチ素子Ｑ１１，Ｑ１２，Ｑ４１及びＱ４２が非導通、スイッチ素子Ｑ２１，Ｑ２２，Ｑ３１及びＱ３２が導通となる。直流電源１１に対して還流する際、一時的にスイッチ素子Ｑ２２及びＱ３２を導通させることによって、寄生ダイオードによる損失を大幅に低減させることができる。
【００３０】
なお、図７、図１０及び図１１に対応する場合は特に図示しないが、上記第１駆動方法の場合と同様である。このように、第２駆動方法によれば、スイッチ素子Ｑ１１，Ｑ２１，Ｑ３１及びＱ４１のゲートに駆動信号が入力されていない期間が存在するので、第１駆動方法に比べて、ゲート駆動電力を低減させることができる。
【符号の説明】
【００３１】
１０  インバータ装置
１１  直流電源
１２  負荷
１３  制御回路
３００  双方向スイッチ素子
Ｑ１  第１スイッチ素子
Ｑ２  第２スイッチ素子
Ｑ３  第３スイッチ素子
Ｑ４  第４スイッチ素子
Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３２，Ｑ４１，Ｑ４２  スイッチ素子
Ｄ１１，Ｄ１２，Ｄ２１，Ｄ２２，Ｄ３１，Ｄ３２，Ｄ４１，Ｄ４１  寄生ダイオード
Ｖｇａ１  第１ゲート駆動信号
Ｖｇａ２  第２ゲート駆動信号
Ｖｇｂ１  第３ゲート駆動信号
Ｖｇｂ２  第４ゲート駆動信号
【図１】
0005796199.tif 000002
【図２】
0005796199.tif 000003
【図３】
0005796199.tif 000004
【図４】
0005796199.tif 000005
【図５】
0005796199.tif 000006
【図６】
0005796199.tif 000007
【図７】
0005796199.tif 000008
【図８】
0005796199.tif 000009
【図９】
0005796199.tif 000010
【図１０】
0005796199.tif 000011
【図１１】
0005796199.tif 000012
【図１２】
0005796199.tif 000013
【図１３】
0005796199.tif 000014
【図１４】
0005796199.tif 000015
【図１５】
0005796199.tif 000016