(57)【特許請求の範囲】
【請求項１】
デジタルＰＬＬ回路と、
アナログＰＬＬ回路と
を含み、前記デジタルＰＬＬ回路は、
リファレンスクロックと第１のフィードバッククロックとの第１の位相差を検出する第１のデジタル位相検出器と、
前記検出された第１の位相差に応じて発振周波数が変化するデジタル発振信号を前記第１のフィードバッククロックとして生成する位相アキュムレータと
を含み、前記アナログＰＬＬ回路は、
前記位相アキュムレータの生成する前記デジタル発振信号と第２のフィードバッククロックとの第２の位相差を検出する第２のデジタル位相検出器と、
前記検出された第２の位相差に応じて変化する電圧値を入力として、前記電圧値に応じた周波数で発振する前記第２のフィードバッククロックを生成する電圧制御発振器と
を含むことを特徴とするＰＬＬ回路。
【請求項２】
前記第１のデジタル位相検出器及び前記第２のデジタル位相検出器の各々は、
前記デジタル発振信号の各サイクル毎に増加していく値に応じた値を上位ビットに有し、前記デジタル発振信号のデジタル値に応じた値を下位ビットに有する演算値を計算する演算器と、
前記リファレンスクロック又は前記第２のフィードバッククロックに同期して前記演算値を格納するラッチ回路と
を含み、前記ラッチ回路の格納値を前記第１の位相差又は前記第２の位相差として出力することを特徴とする請求項１記載のＰＬＬ回路。
【請求項３】
前記演算器は、前記デジタル発振信号の各サイクル毎に１増加していく値から第１の所定値を減算した値を左シフトして前記上位ビットとし、前記デジタル発振信号のデジタル値から第２の所定値を減算した値を前記下位ビットとし、前記演算値を生成することを特徴とする請求項２記載のＰＬＬ回路。
【請求項４】
前記アナログＰＬＬ回路は、前記検出された第２の位相差に応じた値をアナログ電圧に変換するＤＡ変換器を更に含むことを特徴とする請求項２記載のＰＬＬ回路。
【請求項５】
デジタルＰＬＬ回路の出力をアナログＰＬＬ回路の入力とする２段構成のＰＬＬ回路を制御する方法であって、
前記デジタルＰＬＬ回路において位相検出により検出された位相差に応じて発振周波数が変化するデジタル発振信号を位相アキュムレータにより生成し、
前記位相アキュムレータの生成するデジタル発振信号を前記デジタルＰＬＬ回路での前記位相検出におけるフィードバッククロックとして用い、
前記位相アキュムレータの生成するデジタル発振信号を前記アナログＰＬＬ回路での位相検出におけるリファレンスクロックとして用いる
各段階を含むことを特徴とするＰＬＬ回路の制御方法。
【請求項６】
デジタルＰＬＬ回路と、
前記デジタルＰＬＬ回路の次段のＰＬＬ回路に用いるデジタル位相検出器と
を含み、
前記デジタルＰＬＬ回路は、位相検出により検出された位相差に応じて発振周波数が変化するデジタル発振信号を生成する位相アキュムレータを含み、
前記位相アキュムレータの生成する前記デジタル発振信号を前記デジタルＰＬＬ回路での前記位相検出におけるフィードバッククロックとして用いるとともに、前記位相アキュムレータの生成する前記デジタル発振信号を前記デジタル位相検出器での位相検出におけるリファレンスクロックとして用いることを特徴とするデジタル回路。
【請求項７】
前記デジタル位相検出器は、
前記デジタル発振信号の各サイクル毎に増加していく値に応じた値を上位ビットに有し、前記デジタル発振信号のデジタル値に応じた値を下位ビットに有する演算値を計算する演算器と、
前記次段のＰＬＬ回路のフィードバッククロックに同期して前記演算値を格納するラッチ回路と
を含み、前記ラッチ回路の格納値を位相検出結果として出力することを特徴とする請求項６記載のデジタル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に電子回路に関し、詳しくはＰＬＬ回路に関する。
【背景技術】
【０００２】
デジタル同期網の最上位にある基準となるクロック源には、一般的に１次標準器のセシウム原子発振器が使用される。同期網内の各伝送装置は、この基準クロック源から分配されるクロックを元に、装置内で使用するクロックを生成するＳｙｎｃユニットを備える。
【０００３】
Ｓｙｎｃユニットに搭載されるＰＬＬ（Phase Locked Loop）逓倍回路では、しばしば数ｋＨｚの周波数に基づいて数ＧＨｚの周波数を生成するという百万倍程度の逓倍処理が要求される。このような回路を一段のＰＬＬで構成しようとすると、フィードバッククロックの分周比が非常に大きくなる。その結果、分周回路が非常に大きくなるという問題や、ループ利得が下がるために所望のループ帯域が得られないという問題が起こる。そこで一般に、ＰＬＬを２段構成とし、初段で数ｋＨｚから数ＭＨｚに逓倍し、２段目で数ＭＨｚから数ＧＨｚに逓倍するという構成がとられている。
【０００４】
そのような２段構成のＰＬＬでは、２段共にアナログＰＬＬである構成、或いは第１段のＰＬＬはデジタル、第２段のＰＬＬはアナログという構成が一般的である。いずれの構成においても、第１段のＰＬＬの精度を上げることが全体の精度を上げるために必要である。第１段のＰＬＬの精度を上げる方法として、入力のデジタルデータに応じた周波数の発振波形を作り出す回路であるDirect Digital Synthesizer（ＤＤＳ）を用いたデジタルＰＬＬ技術がある。
【０００５】
デジタルＰＬＬ回路は、デジタル位相検出器、デジタルループフィルタ、及びＤＤＳを含む。ＤＤＳが、デジタルループフィルタの出力信号の値に応じた周波数で発振する信号を生成し、この信号がフィードバッククロックとしてデジタル位相検出器に供給される。デジタル位相検出器は、フィードバッククロックパルスのＭ個毎のパルスとリファレンスクロックの各パルスとの位相差を検出し、検出位相差を示すデジタル値を出力する。デジタルループフィルタは、検出位相差を示すデジタル値を時間的に積分する。この積分動作により、ある瞬間の検出位相差を示すデジタル値が、過去の検出位相差の積分値に重み付け加算されることになり、ＤＤＳの発振周波数が現在の検出位相差に応じて随時調整されていく。この調整動作により、フィードバッククロックパルスのＭ個毎のパルスとリファレンスクロックの各パルスとの位相差がゼロになるように、ＤＤＳの発振信号が制御される。これにより、フィードバッククロックとリファレンスクロックとの周波数比はＭ：１となる。
【０００６】
上記のデジタルＰＬＬ回路において用いられるＤＤＳは、位相アキュムレータ、波形変換器、及びＤＡ変換器を含む。位相アキュムレータは、デジタルループフィルタの出力デジタル値を現在の位相アキュムレータの出力値に順次加算していくことにより出力を生成する。位相アキュムレータの累積加算値を格納するレジスタは所定のビット幅であり、このビット幅で表現できる所定の値を累積加算値が超えると循環し、次の値は累積加算値から所定の値＋１を引いた値となる。波形変換器は、波形テーブルを備え、位相アキュムレータが累積加算動作により生成する三角波のデジタル信号をサイン波のデジタル信号に変換する。ＤＡ変換器は、サイン波のデジタル信号をアナログ信号に変換する。このサイン波のアナログ信号がＤＤＳの出力信号となる。
【０００７】
特許文献１に示されるように、デジタルＰＬＬ回路の精度向上のために、ＤＤＳの位相アキュムレータの出力値をデジタル位相検出器へ直接にフィードバックする技術がある。しかしながら第１段のＰＬＬがデジタルで第２段のＰＬＬがアナログであるという２段構成ＰＬＬにおいては、第１段のデジタルＰＬＬの位相検出部分の精度を上げたとしても、ＤＤＳ出力部分のＤＡ変換器の精度が低いのでは十分な精度が得られない。２段構成ＰＬＬの全体の精度向上のためには、ＤＤＳ出力部分のＤＡ変換器の精度を向上させる必要がある。しかしそのためには、ビット数の多い高価なＤＡ変換器が必要になり、コストが嵩むという欠点があった。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４３７７６９６号公報
【特許文献２】特開２００１−０４４９７９号公報
【特許文献３】特開２００５−０６４８９６号公報
【特許文献４】特開２００６−３３３３８２号公報
【特許文献５】特開平０３−０２１１１８号公報
【特許文献６】特表２００１−５１３９７４号公報
【特許文献７】特開平０７−１３１４９２号公報
【特許文献８】特開２００２−１９８８４７号公報
【特許文献９】特開２００９−１５３００９号公報
【特許文献１０】特開平０９−３２６９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以上を鑑みると、高精度の逓倍回路を低コストで提供することが望まれる。
【課題を解決するための手段】
【００１０】
ＰＬＬ回路は、デジタルＰＬＬ回路とアナログＰＬＬ回路とを含み、前記デジタルＰＬＬ回路は、リファレンスクロックと第１のフィードバッククロックとの第１の位相差を検出する第１のデジタル位相検出器と、前記検出された第１の位相差に応じて発振周波数が変化するデジタル発振信号を前記第１のフィードバッククロックとして生成する位相アキュムレータとを含み、前記アナログＰＬＬ回路は、前記位相アキュムレータの生成する前記デジタル発振信号と第２のフィードバッククロックとの第２の位相差を検出する第２のデジタル位相検出器と、前記検出された第２の位相差に応じて変化する電圧値を入力として、前記電圧値に応じた周波数で発振する前記第２のフィードバッククロックを生成する電圧制御発振器とを含むことを特徴とする。
【００１１】
デジタルＰＬＬ回路の出力をアナログＰＬＬ回路の入力とする２段構成のＰＬＬ回路を制御する方法は、前記デジタルＰＬＬ回路において位相検出により検出された位相差に応じて発振周波数が変化するデジタル発振信号を位相アキュムレータにより生成し、前記位相アキュムレータの生成するデジタル発振信号を前記デジタルＰＬＬ回路での前記位相検出におけるフィードバッククロックとして用い、前記位相アキュムレータの生成するデジタル発振信号を前記アナログＰＬＬ回路での位相検出におけるリファレンスクロックとして用いる各段階を含むことを特徴とする。
【００１２】
デジタル回路は、デジタルＰＬＬ回路と、前記デジタルＰＬＬ回路の次段のＰＬＬ回路に用いるデジタル位相検出器とを含み、前記デジタルＰＬＬ回路は、位相検出により検出された位相差に応じて発振周波数が変化するデジタル発振信号を生成する位相アキュムレータを含み、前記位相アキュムレータの生成する前記デジタル発振信号を前記デジタルＰＬＬ回路での前記位相検出におけるフィードバッククロックとして用いるとともに、前記位相アキュムレータの生成する前記デジタル発振信号を前記デジタル位相検出器での位相検出におけるリファレンスクロックとして用いることを特徴とする。
【発明の効果】
【００１３】
本願開示の少なくとも１つの実施例によれば、高精度の逓倍回路を低コストで提供することができる。
【図面の簡単な説明】
【００１４】
【図１】２段構成ＰＬＬ回路の構成の一例を示す図である。
【図２】位相アキュムレータの構成の一例を示す図である。
【図３】位相アキュムレータの出力の一例を模式的に示す図である。
【図４】デジタル位相検出器の構成の一例を示す図である。
【図５】カウンタの動作の一例を説明する図である。
【図６】デジタルループフィルタの構成の一例を示す図である。
【図７】デジタル位相検出器の構成の一例を示す図である。
【図８】カウンタの動作の一例を説明する図である。
【図９】デジタルＰＬＬ回路の動作の一例を示すタイミング図である。
【図１０】図９のタイミングＴ１及びＴ２の近傍を拡大して示すタイミング図である。
【図１１】アナログＰＬＬ回路の動作の一例を示すタイミング図である。
【図１２】図１１のタイミングＴ３及びＴ４の近傍を拡大して示すタイミング図である。
【発明を実施するための形態】
【００１５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１６】
図１は、２段構成ＰＬＬ回路の構成の一例を示す図である。図１に示すＰＬＬ回路１０は、第１段のデジタルＰＬＬ回路１１及び第２段のアナログＰＬＬ回路１２を含む。デジタルＰＬＬ回路１１は、デジタル位相検出器１５、デジタルループフィルタ１６、位相アキュムレータ１７、及びスレーブ発振器１８を含む。アナログＰＬＬ回路１２は、デジタル位相検出器２１、デジタルループフィルタ２２、ＤＡ変換器（Ｄ／Ａ）２３、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）２４、及び分周器２５を含む。
【００１７】
デジタル位相検出器１５は、リファレンスクロックと第１のフィードバッククロックとの第１の位相差を検出する。第１のフィードバッククロックは、位相アキュムレータ１７からデジタル位相検出器１５に供給される。デジタルループフィルタ１６は、デジタル位相検出器１５から出力される上記第１の位相差を示すデジタル値を時間的に積分する。位相アキュムレータ１７は、デジタルループフィルタ１６が出力する上記第１の位相差に応じた値（位相差の積分値）を入力として受け取り、この入力値に応じた周波数で発振する信号を生成する。これにより、位相アキュムレータ１７は、第１の位相差に応じて発振周波数が変化するデジタル発振信号を第１のフィードバッククロックとして生成する。即ち、上記のデジタルループフィルタ１６の積分動作により、ある瞬間の第１の位相差を示すデジタル値が、過去の第１の位相差の積分値に重み付け加算される。これにより、位相アキュムレータ１７の発振周波数が、検出された現在の第１の位相差に応じて随時調整されていく。
【００１８】
デジタル位相検出器２１は、位相アキュムレータ１７の生成するデジタル発振信号と第２のフィードバッククロックとの第２の位相差を検出する。第２のフィードバッククロックは、電圧制御発振器２４から分周器２５を介してデジタル位相検出器２１に供給される。デジタルループフィルタ２２は、デジタル位相検出器２１から出力される上記第２の位相差を示すデジタル値を時間的に積分する。ＤＡ変換器２３は、デジタルループフィルタ２２が出力する上記の第２の位相差に応じて変化する値（位相差の積分値）をアナログ電圧に変換する。電圧制御発振器２４は、ＤＡ変換器２３が出力する上記第２の位相差に応じて変化する電圧（位相差の積分値に相当する電圧）を入力として受け取り、この電圧値に応じた周波数で発振する信号を生成する。これにより、電圧制御発振器２４は、第２の位相差に応じて発振周波数が変化する発振信号を第２のフィードバッククロックとして生成する。即ち、上記のデジタルループフィルタ２２の積分動作により、ある瞬間の第２の位相差を示すデジタル値が、過去の第２の位相差の積分値に重み付け加算される。これにより、電圧制御発振器２４の発振周波数が、検出された現在の第２の位相差に応じて随時調整されていく。電圧制御発振器２４が生成する第２のフィードバッククロックは、分周器２５により１／Ｎに分周されてから、デジタル位相検出器２１に供給される。
【００１９】
図２は、位相アキュムレータ１７の構成の一例を示す図である。位相アキュムレータ１７は、レジスタ２７及び加算器２８を含む。位相アキュムレータ１７は、デジタルループフィルタ１６の出力デジタル値を入力として受け取り、この入力の値を位相アキュムレータ１７の現在のサイクルの出力値に加算することにより、次のサイクルの出力を生成する。具体的には、レジスタ２７の格納値が、位相アキュムレータ１７の現在のサイクルの出力値となり、この出力値に対して、加算器２８により入力値が加算される。この加算器２８の出力する加算値が、次のサイクルにおいてスレーブ発振器１８（図１参照）からのクロックに同期してレジスタ２７に格納され、次のサイクルの位相アキュムレータ１７の出力値となる。累積加算値を格納するレジスタ２７は所定のビット幅であり、このビット幅で表現できる所定の値を累積加算値が超えると、最上位ビットからの桁上がりを無視して循環し、次の値は累積加算値から所定の値を引いた値となる。
【００２０】
図３は、位相アキュムレータ１７の出力の一例を模式的に示す図である。この例では説明のため、位相アキュムレータ１７のレジスタ２７のビット幅が２４＝１６であり、位相アキュムレータ１７への入力が３である場合を示している。初期値ゼロから開始する場合、レジスタ２７の格納値即ち位相アキュムレータ１７の出力値は、０，３，６，９，１２，１５，２，５，８，・・・と変化していく。ここでレジスタ２７のビット幅が２４＝１６であるので、レジスタ格納値は０〜１５の範囲の数しか表現することができない。従って、出力値が１５であるサイクルの次のサイクルでは、ビット幅の制限がなければ出力値が１８になるところ、ビット幅の制限により出力値は最大値１５より大きくなることはなく、次のサイクルの出力値は１８−（１５＋１）＝２となる。このようにして、加算器２８の最上位ビットからの桁上がりが無視され、４ビット幅の値がレジスタ２７に格納されながら、位相アキュムレータ１７の出力値が順次変化していく。位相アキュムレータ１７への入力値が一定である場合（この例の場合は３）、図３の横軸に示すサンプル数即ちサイクル数が、ビット幅４により決まる所定の数２４＝１６になった時点で、位相アキュムレータ１７の出力値は初期値（この場合はゼロ）に戻る。何故なら、２４（横軸サンプルの所定の数）×入力値は常に２４（縦軸最大値１５＋１）で割り切れるからである。
【００２１】
従って、デジタル位相検出器１５において位相差を検出する周期は、位相アキュムレータ１７のビット幅（レジスタ２７のビット幅）をＮ（自然数）とした場合、２Ｎの整数倍に相当する周期（サンプル数）であることが好ましい。そのようなタイミングで位相検出を行うことにより、位相アキュムレータ１７の入力が一定である場合には、位相アキュムレータ１７の出力値は常に同じ値となる。即ち、位相アキュムレータ１７の発振信号の正確な位相を、位相差検出に反映させることができる。
【００２２】
図４は、デジタル位相検出器１５の構成の一例を示す図である。図４に示すデジタル位相検出器１５は、エッジ検出器３０、カウンタ３１、減算器３２、ビットシフタ３３、減算器３４、加算器３５、及びＤフリップフロップ３６を含む。カウンタ３１、減算器３２、ビットシフタ３３、減算器３４、及び加算器３５は、演算器として機能し、位相アキュムレータ１７の出力値に応じて、位相アキュムレータ１７の出力の位相位置を示す演算値を計算する。具体的には、この演算器は、位相アキュムレータ１７の出力であるデジタル発振信号の各サイクル毎に増加していく値に応じた値を上位ビットに有し、デジタル発振信号のデジタル値に応じた値を下位ビットに有する演算値を計算する。Ｄフリップフロップ３６は、ラッチ回路として機能し、リファレンスクロックに同期して上記演算値を格納する。
【００２３】
図５は、カウンタ３１の動作の一例を説明する図である。カウンタ３１は、位相アキュムレータ１７の出力値が減少する毎にカウントアップし、所望の値Ｍまでカウントすると、次のサイクルで０にリセットされる。この所望の値Ｍは、位相アキュムレータ１７の出力するデジタル発振信号である第１のフィードバッククロックとリファレンスクロックとの比を示す値に等しい。図５に模式的に示すように、位相アキュムレータ１７の出力は、位相アキュムレータ１７への入力の累積積算値であり、累積加算により徐々に値が増加していき、ビット幅が表現できる最大値（２Ｎ−１）を超えた時点でその値が減少する。位相アキュムレータ１７の出力値が最大値（２Ｎ−１）を超えて減少する度に、カウンタ３１のカウンタ出力値は１ずつ増加していく。このようにして、カウンタ３１は、位相アキュムレータ１７の出力であるデジタル発振信号の各サイクル毎に１増加していく値を生成する。
【００２４】
図４に戻り、減算器３２は、カウンタ３１の出力からロック点カウント値（第１の所定値）を減算する。ビットシフタ３３は、カウンタ３１の出力からロック点カウント値を減算した値をＮビット分左シフトする。こうして得られた値が、前記演算値の上位ビットとなる。減算器３４は、位相アキュムレータ１７の出力であるデジタル発振信号からロック点アキュムレータ値（第２の所定値）を減算した値を求める。減算器３４が求めた値が、前記演算値の下位ビット（即ち下位Ｎビット）となる。加算器３５は、これら上位ビットと下位ビットとを加算して、前記演算値を求める。エッジ検出器３０は、リファレンスクロックの立ち上がりエッジを検出すると、出力をアサートする。Ｄフリップフロップ３６は、エッジ検出器３０の出力のアサートに応答して、加算器３５からの演算値を格納する。即ち、Ｄフリップフロップ３６は、リファレンスクロックの立ち上がりエッジに応答して、加算器３５からの演算値を取り込む。Ｄフリップフロップ３６の格納値がデジタル位相検出器１５の出力（ＤＰＤ出力）となる。
【００２５】
上記の演算値の上位ビットにより、位相アキュムレータ１７の出力のサイクル位置（何サイクル目か）を示し、演算値の下位ビットにより、位相アキュムレータ１７の出力の１サイクル内でのサンプル位置を示すことになる。Ｄフリップフロップ３６に格納される演算値は、位相アキュムレータ１７の出力に対するリファレンスクロックの相対的な位置をデジタル値で示したものとなる。なおロック点とは、リファレンスクロックのパルスの立ち上がりエッジがロックされる点のことである。例えばロック点カウント値を３００とすると、カウンタ３１の出力値が３００であるサイクル位置において、減算器３２の出力値即ち前記演算値の上位ビット全てが０になり、更にこのサイクル中の何れかのサンプル点において演算値の下位ビット全てがゼロとなる。この演算値の上位ビット及び下位ビットの全てが０になるサンプル点が、ロック点となる。このロック点を境として、演算値は負の値から正の値に変化する。
【００２６】
リファレンスクロックの立ち上がりエッジがロック点に一致している場合、Ｄフリップフロップ３６の格納値即ちデジタル位相検出器１５の出力はゼロとなる。この場合、図１のデジタルループフィルタ１６の出力は変化せず、位相アキュムレータ１７の入力は変化せず、位相アキュムレータ１７の出力であるデジタル発振信号の周波数も位相も変化しない。この状態がロック状態となる。またリファレンスクロックの立ち上がりエッジがロック点よりも位相が早い場合は、Ｄフリップフロップ３６の格納値即ちデジタル位相検出器１５の出力は負の値となる。この場合、位相アキュムレータ１７の出力であるデジタル発振信号の周波数を増加させその位相が早くなるように制御すればよい。またリファレンスクロックの立ち上がりエッジがロック点よりも位相が遅い場合は、Ｄフリップフロップ３６の格納値即ちデジタル位相検出器１５の出力は正の値となる。この場合、位相アキュムレータ１７の出力であるデジタル発振信号の周波数を減少させその位相が遅くなるように制御すればよい。
【００２７】
図６は、デジタルループフィルタ１６の構成の一例を示す図である。デジタルループフィルタ１６は、増幅器４１、増幅器４２、加算器４３、レジスタ４４、セレクタ４５、加算器４６を含む。初期状態において、セレクタ４５は、位相アキュムレータ１７の発振周波数の中心値となるべき初期値を選択し、レジスタ４４に供給する。レジスタ４４は、セレクタ４５から供給された初期値を格納し、格納した値を加算器４３に供給する。
【００２８】
デジタル位相検出器１５の出力する検出位相差が、デジタルループフィルタ１６への入力として供給される。この入力は、増幅器４１と増幅器４２とに供給される。増幅器４１は、デジタル位相検出器１５の出力する位相差を所定の係数値Ｂ倍し、Ｂ倍後の位相差を加算器４３に供給する。増幅器４２は、デジタル位相検出器１５の出力する位相差を所定の係数値Ａ倍し、Ａ倍後の位相差を加算器４６に供給する。
【００２９】
加算器４３は、レジスタ４４の格納値とＢ倍された位相差とを加算し、加算後の値をセレクタ４５と加算器４６とに供給する。セレクタ４５は、初期状態以後は、加算器４３の出力を選択して、レジスタ４４に供給する。これにより、レジスタ４４には、前記初期値に対してＢ倍の位相差を順次加算していった位相差の積分値が格納されることになる。加算器４６は、加算器４３の出力（レジスタ４４の格納値とＢ倍された位相差との和）とＡ倍された位相差とを加算する。この加算器４６が出力する加算値が、現在のデジタルループフィルタ１６の出力となる。
【００３０】
図７は、デジタル位相検出器２１の構成の一例を示す図である。図７に示すデジタル位相検出器２１は、エッジ検出器５０、カウンタ５１、減算器５２、ビットシフタ５３、減算器５４、加算器５５、及びＤフリップフロップ５６を含む。カウンタ５１、減算器５２、ビットシフタ５３、減算器５４、及び加算器５５は、演算器として機能し、位相アキュムレータ１７の出力値に応じて、位相アキュムレータ１７の出力の位相位置を示す演算値を計算する。具体的には、この演算器は、位相アキュムレータ１７の出力であるデジタル発振信号の各サイクル毎に増加していく値に応じた値を上位ビットに有し、デジタル発振信号のデジタル値に応じた値を下位ビットに有する演算値を計算する。Ｄフリップフロップ５６は、ラッチ回路として機能し、フィードバッククロック（電圧制御発振器２４の出力を分周器２５で分周したクロック）に同期して上記演算値を格納する。
【００３１】
図８は、カウンタ５１の動作の一例を説明する図である。カウンタ５１は、位相アキュムレータ１７の出力値が減少する毎にカウントアップし、所望の値Ｋまでカウントすると、次のサイクルで０にリセットされる。この所望の値Ｋは、位相アキュムレータ１７の出力するデジタル発振信号とフィードバッククロックとの比を示す値に等しい。図７に模式的に示すように、位相アキュムレータ１７の出力値が最大値（２Ｎ−１）を超えて減少する度に、カウンタ５１のカウンタ出力値は１ずつ増加していく。このようにして、カウンタ５１は、位相アキュムレータ１７の出力であるデジタル発振信号の各サイクル毎に１増加していく値を生成する。
【００３２】
図７に戻り、減算器５２は、カウンタ５１の出力からロック点カウント値（第１の所定値）を減算する。ビットシフタ５３は、カウンタ５１の出力からロック点カウント値を減算した値をＮビット分左シフトする。こうして得られた値が、前記演算値の上位ビットとなる。減算器５４は、位相アキュムレータ１７の出力であるデジタル発振信号からロック点アキュムレータ値（第２の所定値）を減算した値を求める。減算器５４が求めた値が、前記演算値の下位ビット（即ち下位Ｎビット）となる。加算器５５は、これら上位ビットと下位ビットとを加算して、前記演算値を求める。エッジ検出器５０は、フィードバッククロックの立ち上がりエッジを検出すると、出力をアサートする。Ｄフリップフロップ５６は、エッジ検出器５０の出力のアサートに応答して、加算器５５からの演算値を格納する。即ち、Ｄフリップフロップ５６は、フィードバッククロックの立ち上がりエッジに応答して、加算器５５からの演算値を取り込む。Ｄフリップフロップ５６の格納値がデジタル位相検出器２１の出力（ＤＰＤ出力）となる。
【００３３】
上記の演算値の上位ビットにより、位相アキュムレータ１７の出力のサイクル位置（何サイクル目か）を示し、演算値の下位ビットにより、位相アキュムレータ１７の出力の１サイクル内でのサンプル位置を示すことになる。Ｄフリップフロップ５６に格納される演算値は、位相アキュムレータ１７の出力に対するフィードバッククロックの相対的な位置をデジタル値で示したものとなる。なおロック点とは、フィードバッククロックのパルスの立ち上がりエッジがロックされる点のことである。例えばロック点カウント値を３００とすると、カウンタ５１の出力値が３００であるサイクル位置において、減算器５２の出力値即ち前記演算値の上位ビット全てが０になり、更にこのサイクル中の何れかのサンプル点において演算値の下位ビット全てがゼロとなる。この演算値の上位ビット及び下位ビットの全てが０になるサンプル点が、ロック点となる。このロック点を境として、演算値は負の値から正の値に変化する。
【００３４】
フィードバッククロックの立ち上がりエッジがロック点に一致している場合、Ｄフリップフロップ５６の格納値即ちデジタル位相検出器２１の出力はゼロとなる。この場合、図１のデジタルループフィルタ２２の出力は変化せず、電圧制御発振器２４の入力は変化せず、電圧制御発振器２４の出力であるアナログ発振信号の周波数も位相も変化しない。この状態がロック状態となる。またフィードバッククロックの立ち上がりエッジがロック点よりも位相が早い場合は、Ｄフリップフロップ５６の格納値即ちデジタル位相検出器１５の出力は負の値となる。この場合、電圧制御発振器２４の出力であるアナログ発振信号の周波数を増加させその位相が早くなるように制御すればよい。またフィードバッククロックの立ち上がりエッジがロック点よりも位相が遅い場合は、Ｄフリップフロップ５６の格納値即ちデジタル位相検出器１５の出力は正の値となる。この場合、電圧制御発振器２４の出力であるアナログ発振信号の周波数を減少させその位相が遅くなるように制御すればよい。
【００３５】
図９は、デジタルＰＬＬ回路１１の動作の一例を示すタイミング図である。リファレンスクロックの立ち上がりのタイミングＴ１及びＴ２において、カウンタ出力（図４のカウンタ３１の出力）が３００となっている。カウンタ出力は１ずつ増加し、１つのカウント値が位相アキュムレータ１７の出力の１つのサイクルに対応している。位相アキュムレータ１７の出力は、各サイクルにおいて、０近傍から２Ｎ近傍まで増加する。
【００３６】
図１０は、図９のタイミングＴ１及びＴ２の近傍を拡大して示すタイミング図である。この例では、位相アキュムレータ１７の出力のビット幅Ｎが１６ビットであり、ロック点のカウント値が３００であり、ロック点アキュムレータ値が２４，５７６である。位相アキュムレータ１７の出力は、タイミングＴ１近傍において８，１９２をステップ幅として増加しており、タイミングＴ２近傍において８，１９３をステップ幅として増加している。ロック点のカウント値が３００であるので、減算器３２の出力即ち演算値の上位ビットの値は、タイミングＴ１のサイクルにおいて０となっている。またロック点アキュムレータ値が２４，５７６であるので、減算器３４の出力即ち演算値の下位ビットの値は、タイミングＴ１のサンプル点において０となっている。このタイミングＴ１の演算値がラッチされてデジタル位相検出器１５の出力（ＤＰＤ出力）となるため、タイミングＴ１以降においてＤＰＤ出力値が０となっている。またタイミングＴ２のサイクルにおいては、減算器３２の出力即ち演算値の上位ビットの値は０となっており、減算器３４の出力即ち演算値の下位ビットの値は４となっている。このタイミングＴ２の演算値がラッチされてデジタル位相検出器１５の出力（ＤＰＤ出力）となるため、タイミングＴ２以降においてＤＰＤ出力値が４となっている。
【００３７】
図１１は、アナログＰＬＬ回路１２の動作の一例を示すタイミング図である。フィードバッククロックの立ち上がりのタイミングＴ３及びＴ４において、カウンタ出力（図７のカウンタ５１の出力）が３００となっている。カウンタ出力は１ずつ増加し、１つのカウント値が位相アキュムレータ１７の出力の１つのサイクルに対応している。位相アキュムレータ１７の出力は、各サイクルにおいて、０近傍から２Ｎ近傍まで増加する。
【００３８】
図１２は、図１１のタイミングＴ３及びＴ４の近傍を拡大して示すタイミング図である。この例では、位相アキュムレータ１７の出力のビット幅Ｎが１６ビットであり、ロック点のカウント値が３００であり、ロック点アキュムレータ値が２４，５７６である。位相アキュムレータ１７の出力は、タイミングＴ３近傍において８，１９２をステップ幅として増加しており、タイミングＴ４近傍において８，１９３をステップ幅として増加している。ロック点のカウント値が３００であるので、減算器５２の出力即ち演算値の上位ビットの値は、タイミングＴ３のサイクルにおいて０となっている。またロック点アキュムレータ値が２４，５７６であるので、減算器５４の出力即ち演算値の下位ビットの値は、タイミングＴ３のサンプル点において０となっている。このタイミングＴ３の演算値がラッチされてデジタル位相検出器２１の出力（ＤＰＤ出力）となるため、タイミングＴ３以降においてＤＰＤ出力値が０となっている。またタイミングＴ４のサイクルにおいては、減算器５２の出力即ち演算値の上位ビットの値は０となっており、減算器５４の出力即ち演算値の下位ビットの値は４となっている。このタイミングＴ４の演算値がラッチされてデジタル位相検出器２１の出力（ＤＰＤ出力）となるため、タイミングＴ４以降においてＤＰＤ出力値が４となっている。
【００３９】
上記実施例で説明した２段構成ＰＬＬ回路においては、初段デジタルＰＬＬ回路において、波形テーブルとＤＡ変換器とが不要となる。またアナログＰＬＬ回路において用いるＤＡ変換器には、それ程高い位相精度を必要とせずビット幅も狭くてよい。従って、十分な精度の２段構成ＰＬＬ回路を、単純な構成により安価に実現することができる。
【００４０】
一般に２段構成ＰＬＬ回路においては、外部から混入する雑音を十分にカットするために、第１段のＰＬＬ回路のカットオフ周波数（ループ帯域）を十分に低く設定する。カットオフ周波数が低いということは、ループのフィードバックが遅いということを意味する。従って、第１段のＰＬＬにＤＡ変換器が設けられていて、その分解能（精度）が低い場合には、第１段のＰＬＬの出力がゆっくりと大きく変動することになり、この変動が第２段のＰＬＬに入力されると、結果として最終出力クロックのジッタが大きくなってしまう。このため第１段のＰＬＬの出力については、精度を高くし細かく制御する必要がある。上記実施例で説明した２段構成ＰＬＬ回路においては、第１段のＰＬＬの位相アキュムレータの出力を、そのまま第２段のＰＬＬに渡すため、精度の高い高価なＤＡ変換器を用いることなく、精度の高いクロックを第２段のＰＬＬに供給することができる。
【００４１】
また第２段のＰＬＬにおいては、第１段のＰＬＬに忠実に追従するために、カットオフ周波数を高く設定する。この場合は、ループのフィードバックが速いため、出力が短い周期で変動することになり、ある程度長い区間での平均的な周波数に着目すると殆ど変動がない。従って、第２段のＰＬＬにおいて用いるＤＡ変換器については、その分解能が低くても問題が生じない。
【００４２】
更に、上記実施例で説明した２段構成ＰＬＬ回路においては、高精度の位相分解能を必要とする信号処理をすべてデジタル信号で処理することが可能となる。従って、アナログ信号を処理する部分については、精度よりも周波数安定度を実現すればよい。
【００４３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００４４】
１０  ＰＬＬ回路
１１  デジタルＰＬＬ回路
１２  アナログＰＬＬ回路
１５  デジタル位相検出器
１６  デジタルループフィルタ
１７  位相アキュムレータ
１８  スレーブ発振器
２１  デジタル位相検出器
２２  デジタルループフィルタ
２３  ＤＡ変換器
２４  電圧制御発振器
２５  分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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