(57)【特許請求の範囲】
【請求項１】
第１の電源電位及び第２の電源電位が供給されて基準電圧を発生する基準電圧発生回路であって、
基準電流制御信号を生成して制御ノードに出力する第１の回路と、
前記制御ノードにおける基準電流制御信号に従って電流を流すことにより、出力端子に前記基準電圧を出力する第２の回路と、
スタート信号が活性化されたときに、前記制御ノードにおける基準電流制御信号を初期化する第３の回路と、
を具備し、
前記第３の回路が、前記第２の電源電位と前記制御ノードとの間に直列に接続された第１のトランジスタ及び第２のトランジスタを含み、
前記第１のトランジスタのゲートに、前記スタート信号が印加され、前記スタート信号が活性化されているときに、前記第１のトランジスタがオン状態となり、
前記第２のトランジスタのゲートに、前記第２の回路が流す電流に基づく負帰還信号が印加され、前記第２のトランジスタのソースに、前記基準電流制御信号が印加されて、前記第１のトランジスタがオン状態であるときに、前記第２のトランジスタが、ゲート・ソース間電圧に従ってドレイン電流を流すことにより、前記第２の回路に流れる電流を負帰還によって制御し、前記制御ノードの電位を所定の値に収束させることを特徴とする基準電圧発生回路。
【請求項２】
前記第２の回路が、前記制御ノードに接続されたゲート、及び、前記第１の電源電位に接続されたソースを有するＰチャネルＭＯＳトランジスタと、前記ＰチャネルＭＯＳトランジスタのドレインと前記第２の電源電位との間に接続された少なくとも１つの抵抗とを含み、
前記第１のトランジスタが、前記スタート信号が印加されるゲート、及び、前記第２の電源電位に接続されたソースを有するＮチャネルＭＯＳトランジスタであり、
前記第２のトランジスタが、前記負帰還信号として前記第２の回路のＰチャネルＭＯＳトランジスタのドレイン電位が印加されるゲート、前記制御ノードに接続されたソース、及び、前記第１のトランジスタのドレインに接続されたドレインを有するＰチャネルＭＯＳトランジスタである、
請求項１記載の基準電圧発生回路。
【請求項３】
前記少なくとも１つの抵抗が、前記第２の回路のＰチャネルＭＯＳトランジスタのドレインと前記出力端子との間に接続された第１の抵抗と、前記出力端子と前記第２の電源電位との間に接続された第２の抵抗とを含む、請求項２記載の基準電圧発生回路。
【請求項４】
前記第１の回路が、
第１のノードと前記第２の電源電位との間に接続され、ＰＮ接合を有する第１の半導体素子、及び、前記第１の半導体素子に並列に接続された第１の並列抵抗を含む第１の負荷回路と、
第２のノードと前記第２の電源電位との間に接続され、前記第１の半導体素子のＰＮ接合よりも並列接続個数が多いか又は面積が大きいＰＮ接合を有する第２の半導体素子、前記第２の半導体素子に直列に接続された直列抵抗、及び、前記第２の半導体素子及び前記直列抵抗に並列に接続された第２の並列抵抗を含む第２の負荷回路と、
前記制御ノードに接続されたゲート、前記第１の電源電位に接続されたソース、及び、前記第１のノードに接続されたドレインを有し、前記制御ノードにおける基準電流制御信号に従って前記第１の負荷回路に電流を流す第１のＰチャネルＭＯＳトランジスタと、
前記制御ノードに接続されたゲート、前記第１の電源電位に接続されたソース、及び、前記第２のノードに接続されたドレインを有し、前記制御ノードにおける基準電流制御信号に従って前記第２の負荷回路に電流を流す第２のＰチャネルＭＯＳトランジスタと、
前記第１のノードの電位と前記第２のノードの電位との差を増幅して前記基準電流制御信号を生成し、該基準電流制御信号を前記制御ノードに出力する差動増幅回路と、
を含む、請求項１〜３のいずれか１項記載の基準電圧発生回路。
【請求項５】
前記第１の並列抵抗が、前記第２の並列抵抗の抵抗値の略１／Ｎの抵抗値を有し、前記第１のＰチャネルＭＯＳトランジスタが、前記第２のＰチャネルＭＯＳトランジスタのサイズの略Ｎ倍のサイズを有し、ここで、Ｎ＝１．５〜１０である、請求項４記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイオードやトランジスタ等の半導体素子のバンドギャップを利用して基準電圧を発生する基準電圧発生回路に関する。
【背景技術】
【０００２】
従来より、ダイオードやトランジスタ等の半導体素子のバンドギャップを利用して基準電圧を発生する基準電圧発生回路（バンドギャップリファレンス回路）が知られている。このような基準電圧発生回路を使用すれば、温度や電源電圧が変動しても、高精度で安定した基準電圧を得ることができる。さらに、低い電源電圧で動作可能な電流モード型の基準電圧発生回路も知られている。
【０００３】
特許文献１には、供給される電源電圧の範囲内で、温度依存性及び電源電圧依存性が小さい基準電圧を任意の値に設定して発生することができ、１．２５Ｖ以下の電源電圧で動作可能な基準電圧発生回路が開示されている。特許文献１の図１９に示されている基準電圧発生回路においては、電源投入時に一時的に出力ノードを接地電位にリセットするためのスタートアップ用のトランジスタＮ１９が設けられており、そのトランジスタのゲートに、電源投入時に生成されるパワーオンリセット信号ＰＯＮが印加される。スタートアップ用のトランジスタを設ける理由は、特許文献２に詳しく説明されている。
【０００４】
特許文献２の図３に示されている第２の比較例の基準電圧発生回路においては、電源投入時に、電源電位ＶＤＤが低いので、トランジスタＰＴ１〜ＰＴ３が非導通状態となり、それらのトランジスタに流れる電流Ｉ１〜Ｉ３がゼロになる。従って、ノードＮ１の電位ＶＮ１及びノードＮ２の電位ＶＮ２も共にゼロとなり、演算増幅回路ＯＰは、電位ＶＮ１と電位ＶＮ２とが等しいと判断するので、不適切な動作点で動作が安定してしまう（以下においては、「第１の安定領域」ともいう）。その結果、演算増幅回路ＯＰの出力電位ＶＯＰによってゲート電極が制御されるトランジスタＰＴ１〜ＰＴ３が、いつまでも導通しなくなり、基準電圧発生回路が適正に起動しないという問題がある。
【０００５】
このような問題を解決するために、特許文献２の図４に示されている第３の比較例の基準電圧発生回路においては、起動用のトランジスタＴＮ４が設けられている。トランジスタＴＮ４のドレイン電極は演算増幅回路ＯＰの出力電位ＶＯＰに接続され、ゲート電極にスタート信号が入力され、ソース電極は電源電位ＶＳＳに接続される。電源投入時にスタート信号がアクティブ（ハイレベル）に設定されることによって、演算増幅回路ＯＰの出力電位ＶＯＰがローレベルになる。従って、トランジスタＰＴ１〜ＰＴ３が導通状態となり、ノードＮ１の電位ＶＮ１及びノードＮ２の電位ＶＮ２がゼロよりも高くなる。その結果、演算増幅回路ＯＰの動作が正常な動作点で安定し（以下においては、「第２の安定領域」ともいう）、基準電圧発生回路を適正に起動させることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−４５１２５号公報（第６、１１頁、図１９）
【特許文献２】特開２００３−１７３２１２号公報（第６頁、図３、図４）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図７は、特許文献１の図１９又は特許文献２の図４に示されているのと同様の従来の基準電圧発生回路の構成を示す回路図である。この基準電圧発生回路は、第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳが供給され、基準電圧（ＶＲＥＦ−ＶＳＳ）を発生する。
【０００８】
図７に示す基準電圧発生回路は、第１のノードＮ１と電源電位ＶＳＳとの間に接続されたダイオードＤ１及び抵抗Ｒ１１と、第２のノードＮ２と電源電位ＶＳＳとの間に接続された抵抗Ｒ２１、ダイオードＤ２、及び、抵抗Ｒ２２と、第３のノードＮ３と電源電位ＶＳＳとの間に接続された抵抗Ｒ３１とを含んでいる。ここで、ダイオードＤ１は、１個の単位ダイオードによって構成され、ダイオードＤ２は、Ｍ個（Ｍは２以上の整数）の単位ダイオードを並列接続することによって構成される。
【０００９】
また、この基準電圧発生回路は、電源電位ＶＤＤとノードＮ１との間に接続されたＰチャネルＭＯＳトランジスタＱＰ１と、電源電位ＶＤＤとノードＮ２との間に接続されたＰチャネルＭＯＳトランジスタＱＰ２と、電源電位ＶＤＤとノードＮ３との間に接続されたＰチャネルＭＯＳトランジスタＱＰ３と、ノードＮ１の電位とノードＮ２の電位との差を増幅して基準電流制御信号を生成し、該基準電流制御信号をトランジスタＱＰ１〜ＱＰ３のゲート（制御ノードＮ５）に出力する差動増幅回路（オペアンプ）ＯＰ１とを含んでいる。
【００１０】
さらに、基準電圧発生回路の起動時において、トランジスタＱＰ１〜ＱＰ３がドレイン電流を流すようにトランジスタＱＰ１〜ＱＰ３のゲート電位を強制的に制御するために、スタート信号がゲートに印加されるＮチャネルＭＯＳトランジスタＱＮ１が設けられている。スタート信号がハイレベルに活性化されると、トランジスタＱＮ１がオン状態となってトランジスタＱＰ１〜ＱＰ３のゲート電位が低下し、トランジスタＱＰ１〜ＱＰ３にドレイン電流が流れる。
【００１１】
しかしながら、図７に示す基準電圧発生回路においては、スタート信号が活性化されると、トランジスタＱＰ１〜ＱＰ３のゲート電位が完全にローレベルになるので、トランジスタＱＰ１〜ＱＰ３に過剰なドレイン電流が流れる。これにより、スタート信号が非活性化されて演算増幅回路ＯＰ１が負帰還動作によってトランジスタＱＰ１〜ＱＰ３のドレイン電流を減少させる際に、演算増幅回路ＯＰ１の動作が第２の安定領域を通り越して第１の安定領域に突入してしまうという現象が生じる。この現象は、電源電圧が比較的高い（例えば、３Ｖ〜５Ｖ）場合に生じ易い。
【課題を解決するための手段】
【００１２】
本発明の１つの観点に係る基準電圧発生回路は、第１の電源電位及び第２の電源電位が供給されて基準電圧を発生する基準電圧発生回路であって、基準電流制御信号を生成して制御ノードに出力する第１の回路と、制御ノードにおける基準電流制御信号に従って電流を流すことにより、出力端子に基準電圧を出力する第２の回路と、スタート信号が活性化されたときに、制御ノードにおける基準電流制御信号を初期化する第３の回路とを具備し、第３の回路が、第２の電源電位と制御ノードとの間に直列に接続された第１のトランジスタ及び第２のトランジスタを含み、第１のトランジスタのゲートに、スタート信号が印加され、スタート信号が活性化されているときに、第１のトランジスタがオン状態となり、第２のトランジスタのゲートに、第２の回路が流す電流に基づく負帰還信号が印加され、第２のトランジスタのソースに、基準電流制御信号が印加されて、第１のトランジスタがオン状態であるときに、第２のトランジスタが、ゲート・ソース間電圧に従ってドレイン電流を流すことにより、第２の回路に流れる電流を負帰還によって制御し、制御ノードの電位を所定の値に収束させることを特徴とする。
【００１３】
本発明の１つの観点によれば、スタート信号が活性化されて第１のトランジスタがオン状態となって第２の回路に電流が流れるときに、第２のトランジスタが、ゲート・ソース間電圧に従ってドレイン電流を流すことにより、第２の回路に流れる電流を負帰還によって制御し、制御ノードの電位を所定の値に収束させるので、起動時に基準電圧発生回路の動作を適切に安定化することができる。
【００１４】
ここで、１つの具体例においては、第２の回路が、制御ノードに接続されたゲート、及び、第１の電源電位に接続されたソースを有するＰチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳトランジスタのドレインと第２の電源電位との間に接続された少なくとも１つの抵抗とを含み、第１のトランジスタが、スタート信号が印加されるゲート、及び、第２の電源電位に接続されたソースを有するＮチャネルＭＯＳトランジスタであり、第２のトランジスタが、負帰還信号として第２の回路のＰチャネルＭＯＳトランジスタのドレイン電位が印加されるゲート、制御ノードに接続されたソース、及び、第１のトランジスタのドレインに接続されたドレインを有するＰチャネルＭＯＳトランジスタである。この具体例によれば、最小限の構成によって第３の回路を実現することができる。
【００１５】
その場合に、少なくとも１つの抵抗が、第２の回路のＰチャネルＭＯＳトランジスタのドレインと出力端子との間に接続された第１の抵抗と、出力端子と第２の電源電位との間に接続された第２の抵抗とを含んでも良い。ここで、第１の抵抗は、第２のトランジスタのゲートに印加される負帰還信号の電圧を基準電圧よりも高く設定する役割を有している。これにより、基準電圧が第１の電源電位よりもかなり低い値に設定されている場合においても、第２のトランジスタのゲート電位を適切な値に設定することができる。
【００１６】
以上において、第１の回路が、第１のノードと第２の電源電位との間に接続され、ＰＮ接合を有する第１の半導体素子、及び、第１の半導体素子に並列に接続された第１の並列抵抗を含む第１の負荷回路と、第２のノードと第２の電源電位との間に接続され、第１の半導体素子のＰＮ接合よりも並列接続個数が多いか又は面積が大きいＰＮ接合を有する第２の半導体素子、第２の半導体素子に直列に接続された直列抵抗、及び、第２の半導体素子及び直列抵抗に並列に接続された第２の並列抵抗を含む第２の負荷回路と、制御ノードに接続されたゲート、第１の電源電位に接続されたソース、及び、第１のノードに接続されたドレインを有し、制御ノードにおける基準電流制御信号に従って第１の負荷回路に電流を流す第１のＰチャネルＭＯＳトランジスタと、制御ノードに接続されたゲート、第１の電源電位に接続されたソース、及び、第２のノードに接続されたドレインを有し、制御ノードにおける基準電流制御信号に従って第２の負荷回路に電流を流す第２のＰチャネルＭＯＳトランジスタと、第１のノードの電位と第２のノードの電位との差を増幅して基準電流制御信号を生成し、該基準電流制御信号を制御ノードに出力する差動増幅回路とを含むようにしても良い。
【００１７】
その場合に、第１の並列抵抗が、第２の並列抵抗の抵抗値の略１／Ｎの抵抗値を有し、第１のＰチャネルＭＯＳトランジスタが、第２のＰチャネルＭＯＳトランジスタのサイズの略Ｎ倍のサイズを有し、ここで、Ｎ＝１．５〜１０であるようにしても良い。そのようにすれば、第１の負荷回路に流れる電流が、第２の負荷回路に流れる電流の略Ｎ倍となり、差動増幅回路が、第１の安定領域よりも第２の安定領域において動作し易いようにすることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態に係る基準電圧発生回路の構成を示す回路図。
【図２】ノードＮ１及びＮ２に電流源が接続された場合の電流−電圧曲線を示す図。
【図３】電源電位ＶＤＤを３Ｖに設定したときの起動特性を示す波形図。
【図４】電源電位ＶＤＤを５．５Ｖに設定したときの起動特性を示す波形図。
【図５】本発明の第２の実施形態に係る基準電圧発生回路の構成を示す回路図。
【図６】ダイオードＤ２の並列接続個数Ｍに対する抵抗Ｒ２２の抵抗値を示す図。
【図７】従来の基準電圧発生回路の構成を示す回路図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１は、本発明の第１の実施形態に係る基準電圧発生回路の構成を示す回路図である。基準電圧発生回路１００は、第１の電源電位ＶＤＤ及び第２の電源電位ＶＳＳが供給され、基準電圧（ＶＲＥＦ−ＶＳＳ）を発生する。一般的には、第２の電源電位ＶＳＳが接地電位（０Ｖ）とされる。
【００２０】
基準電圧発生回路１００は、基準電流制御信号を生成して制御ノードＮ５に出力する基準電流制御信号生成回路１０と、制御ノードＮ５における基準電流制御信号に従って電流を流すことにより、出力端子に基準電圧ＶＲＥＦを出力する基準電圧出力回路２０と、スタート信号が活性化されたときに、制御ノードＮ５における基準電流制御信号を初期化する起動回路３０とを含んでいる。
【００２１】
基準電流制御信号生成回路１０は、第１のノードＮ１と電源電位ＶＳＳとの間に接続された第１の負荷回路１１と、第２のノードＮ２と電源電位ＶＳＳとの間に接続された第２の負荷回路１２と、電源電位ＶＤＤとノードＮ１との間に接続され、基準電流制御信号に従って第１の負荷回路１１に電流を流す第１の電流源（図１においては、ＰチャネルＭＯＳトランジスタＱＰ１）と、電源電位ＶＤＤとノードＮ２との間に接続され、基準電流制御信号に従って第２の負荷回路１２に電流を流す第２の電流源（図１においては、ＰチャネルＭＯＳトランジスタＱＰ２）と、ノードＮ１の電位とノードＮ２の電位との差を増幅して基準電流制御信号を生成する差動増幅回路（オペアンプ）ＯＰ１とを含んでいる。
【００２２】
基準電圧出力回路２０は、第３のノードＮ３と電源電位ＶＳＳとの間に直列に接続された抵抗Ｒ３２及び抵抗Ｒ３１を含む第３の負荷回路２１と、電源電位ＶＤＤとノードＮ３との間に接続され、基準電流制御信号に従って第３の負荷回路２１に電流を流す第３の電流源（図１においては、ＰチャネルＭＯＳトランジスタＱＰ３）とを含んでいる。
【００２３】
起動回路３０は、電源投入時等の起動時にトランジスタＱＰ１〜ＱＰ３が電流を流すように、トランジスタＱＰ１〜ＱＰ３のゲート（制御ノードＮ５）の電位を強制的に制御して基準電流制御信号を初期化する起動回路であり、電源電位ＶＳＳと制御ノードＮ５との間に直列に接続された第１のトランジスタ（図１においては、ＮチャネルＭＯＳトランジスタＱＮ１）及び第２のトランジスタ（図１においては、ＰチャネルＭＯＳトランジスタＱＰ４）を含んでいる。
【００２４】
トランジスタＱＮ１のゲートには起動時に活性化されるスタート信号が印加され、ソースは電源電位ＶＳＳに接続されている。また、トランジスタＱＰ４のゲートには基準電圧出力回路２０のトランジスタＱＰ３が流す電流に基づく負帰還信号（ノードＮ３の電位）が印加され、ソースは制御ノードＮ５に接続され、ドレインはトランジスタＱＮ１のドレインに接続されている。
【００２５】
トランジスタＱＮ１は、スタート信号がハイレベルに活性化されたときにオン状態となる。トランジスタＱＰ４は、トランジスタＱＮ１がオン状態となって基準電圧出力回路２０のトランジスタＱＰ３に電流が流れるときに、トランジスタＱＰ３に流れる電流を負帰還信号に従って制御することにより、負帰還ループを構成する。
【００２６】
第１の負荷回路１１は、ＰＮ接合を有する第１の半導体素子（図１においては、ダイオードＤ１）と、第１の半導体素子に並列に接続された抵抗Ｒ１１とを含んでいる。また、第２の負荷回路１２は、ＰＮ接合を有する第２の半導体素子（図１においては、ダイオードＤ２）と、第２の半導体素子に直列に接続された抵抗Ｒ２１と、第２の半導体素子及び抵抗Ｒ２１に並列に接続された抵抗Ｒ２２とを含んでいる。
【００２７】
ここで、バンドギャップリファレンス回路を構成するために、第２の半導体素子は、第１の半導体素子のＰＮ接合よりも並列接続個数が多いか又は面積が大きいＰＮ接合を有している。例えば、ダイオードＤ２の並列接続個数又は面積をダイオードＤ１の並列接続個数又は面積のＭ倍（Ｍは２以上の整数）とすることにより、ダイオードＤ１に流れる電流の大きさとダイオードＤ２に流れる電流の大きさとを互いに等しくしても、それらの電流密度が互いに異なるように設定される。第１及び第２の半導体素子としてトランジスタ等を用いる場合も、これと同様である。
【００２８】
トランジスタＱＰ１〜ＱＰ３はカレントミラー回路を構成しているので、それらのトランジスタにおいてトランジスタサイズ（チャネル長及びチャネル幅）を同一とすることにより、トランジスタＱＰ１〜ＱＰ３のドレイン電流が互いに略等しくなる。トランジスタＱＰ１のドレイン電流は、ダイオードＤ１と、抵抗Ｒ１１とに供給される。トランジスタＱＰ２のドレイン電流は、抵抗Ｒ２１とダイオードＤ２との直列回路と、抵抗Ｒ２２とに供給される。
【００２９】
差動増幅回路ＯＰ１は、ダイオードＤ１の両端に発生する電圧と、抵抗Ｒ２１とダイオードＤ２との直列回路の両端に発生する電圧とを比較して、その差を増幅することにより基準電流制御信号を生成し、該基準電流制御信号をトランジスタＱＰ１〜ＱＰ３のゲート（制御ノードＮ５）に出力する。従って、トランジスタＱＰ１〜ＱＰ３のドレイン電流は、制御ノードＮ５における基準電流制御信号によって制御される。このようなフィードバックループを組むことにより、差動増幅回路ＯＰ１は、ノードＮ１の電位とノードＮ２の電位とが互いに等しくなるように、トランジスタＱＰ１〜ＱＰ３を制御する。
【００３０】
トランジスタＱＰ３のドレイン電流は、抵抗Ｒ３２と抵抗Ｒ３１との直列回路に供給される。これにより、基準電圧発生用の抵抗Ｒ３１の両端に、所定の基準電圧ＶＲＥＦが発生する。ただし、この基準電圧発生回路１００を安定に起動するためには、次に説明する起動回路３０が必要である。
【００３１】
図２は、図１に示す基準電圧発生回路において、ノードＮ１及びＮ２に電流源がそれぞれ接続された場合の電流−電圧曲線を示す図である。図２において、横軸は電流を示し、縦軸は電圧を示している。ここで、ダイオードＤ１は１個の単位ダイオードによって構成され、ダイオードＤ２は６個の単位ダイオードを並列接続することによって構成されている。
【００３２】
図２において、ノードＮ１における電流と電圧との関係を示す曲線Ｃ１とノードＮ２における電流と電圧との関係を示す曲線Ｃ２とが重なっている部分は、差動増幅回路ＯＰ１の動作が安定な状態となることを表している。従って、図２において破線で囲んだ部分は、差動増幅回路ＯＰ１の動作が安定な状態にある安定領域と言うことができる。
【００３３】
図２に示すように、ノードＮ１及びＮ２の各々における電流が０〜９μＡ程度である第１の安定領域と、ノードＮ１及びＮ２の各々における電流が２２μＡ程度である第２の安定領域とが存在する。このように、２つの安定領域が存在することは、低電圧型の基準電圧発生回路（バンドギャップリファレンス回路）に共通した特徴でもある。
【００３４】
電源投入後において、電源電圧（ＶＤＤ−ＶＳＳ）は、必ずゼロから徐々に上昇するので、差動増幅回路ＯＰ１の動作は、まず第１の安定領域に突入する。第１の安定領域においては、基準電圧発生回路１００内のトランジスタＱＰ１〜ＱＰ３のドレイン電流がほとんど流れていないので、期待した基準電位ＶＲＥＦが発生されない。従って、差動増幅回路ＯＰ１の動作を、第１の安定領域から脱出させて第２の安定領域に移行させる必要がある。言い換えれば、基準電圧発生回路１００を安定起動させる必要がある。そのために、電源投入時等の起動時において、スタート信号が活性化されると、トランジスタＱＰ１〜ＱＰ３がドレイン電流を流すように、起動回路３０がトランジスタＱＰ１〜ＱＰ３のゲート電位を強制的に制御する。
【００３５】
図７に示す従来の基準電圧発生回路においては、スタート信号がハイレベルに活性化されると、トランジスタＱＮ１がオン状態となって、トランジスタＱＰ１〜ＱＰ３のゲート電位が完全にローレベルになるので、トランジスタＱＰ１〜ＱＰ３に過剰なドレイン電流が流れる。これにより、スタート信号が非活性化されて演算増幅回路ＯＰ１が負帰還動作によってトランジスタＱＰ１〜ＱＰ３のドレイン電流を減少させる際に、演算増幅回路ＯＰ１の動作が第２の安定領域を通り越して第１の安定領域に突入してしまうという現象が生じる。
【００３６】
これに対し、図１に示す第１の実施形態における起動回路３０は、電源電位ＶＳＳと制御ノードＮ５との間に直列に接続されたトランジスタＱＮ１及びＱＰ４を含んでいる。電源が投入され、電源電圧ＶＤＤが徐々に立ち上がると、差動増幅回路ＯＰ１が第１の安定領域において動作する間に、トランジスタＱＰ１〜ＱＰ３のゲート電位も徐々に上昇する。その間、トランジスタＱＰ３に十分なドレイン電流が流れないので、ノードＮ３は低電位を保っている。また、電源投入時にはスタート信号がハイレベルに活性化されるので、トランジスタＱＮ１がオン状態となる。これにより、トランジスタＱＰ４が導通して、トランジスタＱＰ１〜ＱＰ３のゲート電位を低下させるので、トランジスタＱＰ１〜ＱＰ３に十分なドレイン電流が流れるようになり、差動増幅回路ＯＰ１の動作が第１の安定領域から脱出する。
【００３７】
しかしながら、トランジスタＱＰ４は完全にオン状態となるのではなく、トランジスタＱＰ３にドレイン電流が流れてノードＮ３の電位が上昇することによってトランジスタＱＰ４のドレイン電流が制限され、その結果、トランジスタＱＰ３のゲート電位が適切な値に収束する。即ち、トランジスタＱＰ４は、トランジスタＱＰ３に対して負帰還ループを構成することにより、トランジスタＱＰ３の動作を安定化する。これにより、トランジスタＱＰ１〜ＱＰ３に過剰なドレイン電流が流れることがない。その後、スタート信号がローレベルに非活性化されると、トランジスタＱＮ１がオフ状態となり、演算増幅回路ＯＰ１の動作を第２の安定領域に安定して移行させることができる。
【００３８】
図１には、電源電位ＶＳＳと出力端子（ノードＮ４）との間に接続され、電流が供給されたときに基準電圧ＶＲＥＦを発生する抵抗Ｒ３１と、出力端子（ノードＮ４）とノードＮ３との間に接続された抵抗Ｒ３２とが示されている。ここで、抵抗Ｒ３２は、負帰還信号として用いられるノードＮ３の電位、即ち、トランジスタＱＰ４のゲート電位を基準電圧ＶＲＥＦよりも高く設定する役割を有している。これにより、基準電圧ＶＲＥＦが電源電圧（ＶＤＤ−ＶＳＳ）よりもかなり低い値に設定されている場合においても、トランジスタＱＰ４のゲート電位を適切な値に設定することができる。ただし、電源電圧（ＶＤＤ−ＶＳＳ）と基準電圧ＶＲＥＦとの相互関係によっては、抵抗Ｒ３２を省略して、抵抗Ｒ３１を電源電位ＶＳＳとノードＮ３との間に接続しても良い。
【００３９】
次に、図１に示す基準電圧発生回路の基準電圧発生動作について詳しく説明する。
図１に示す基準電圧発生回路１００においては、トランジスタサイズが同一のトランジスタＱＰ１〜ＱＰ３がカレントミラー回路を構成しているので、それらのトランジスタに流れるドレイン電流の大きさが互いに略等しくなる。また、抵抗Ｒ１１の抵抗値と抵抗Ｒ２２の抵抗値とが同一なので、抵抗Ｒ１１を流れる電流の大きさと抵抗Ｒ２２を流れる電流の大きさとが互いに略等しくなる。従って、ダイオードＤ１を流れる電流の大きさとダイオードＤ２を流れる電流の大きさとが互いに略等しくなる。ただし、ダイオードＤ２におけるＰＮ接合の並列接続個数又は面積が、ダイオードＤ１におけるＰＮ接合の並列接続個数又は面積のＭ倍となっているので、ダイオードＤ１の飽和電流をＩＳとすると、ダイオードＤ２の飽和電流はＭ・ＩＳとなる。
【００４０】
従って、ダイオードＤ１及びＤ２の各々に流れる電流をＩＤとすると、ノードＮ１における電位Ｖ１及びノードＮ２における電位Ｖ２は、次式（１）及び（２）によってそれぞれ表される。
Ｖ１＝（ｋＴ／ｑ）ｌｎ（ＩＤ／ＩＳ）  ・・・（１）
Ｖ２＝Ｒ２１・ＩＤ＋（ｋＴ／ｑ）ｌｎ（ＩＤ／（Ｍ・ＩＳ））  ・・・（２）
ここで、ｋはボルツマン定数であり、Ｔは絶対温度であり、ｑは電子の電荷である。
【００４１】
差動増幅回路ＯＰ１の働きによってＶ１＝Ｖ２となるので、式（１）及び（２）から次式（３）が得られる。
（ｋＴ／ｑ）ｌｎ（ＩＤ／ＩＳ）＝Ｒ２１・ＩＤ＋（ｋＴ／ｑ）ｌｎ（ＩＤ／（Ｍ・ＩＳ））  ・・・（３）
式（３）を変形して、式（４）が得られる。
Ｒ２１・ＩＤ＝（ｋＴ／ｑ）ｌｎ｛（ＩＤ／ＩＳ）／（ＩＤ／（Ｍ・ＩＳ））｝
＝（ｋＴ／ｑ）ｌｎ（Ｍ）
ＩＤ＝（１／Ｒ２１）・（ｋＴ／ｑ）ｌｎ（Ｍ）  ・・・（４）
【００４２】
ダイオードＤ１の順方向電圧をＶＦとすると、抵抗Ｒ２２を流れる電流ＩＲ２２、及び、ノードＮ１〜Ｎ３の各々を流れる電流Ｉは、次式（５）及び（６）でそれぞれ表される。
ＩＲ２２＝ＶＦ／Ｒ２２  ・・・（５）
Ｉ＝ＩＤ＋ＩＲ２２
＝（１／Ｒ２１）・（ｋＴ／ｑ）ｌｎ（Ｍ）＋ＶＦ／Ｒ２２  ・・・（６）
従って、基準電圧ＶＲＥＦは、次式（７）で表される。
ＶＲＥＦ＝（Ｒ３１／Ｒ２２）・｛ＶＦ＋（Ｒ２２／Ｒ２１）・（ｋＴ／ｑ）ｌｎ（Ｍ）｝  ・・・（７）
【００４３】
基準電圧ＶＲＥＦの温度依存性をキャンセルするためには、式（７）を絶対温度Ｔで微分した値がゼロになれば良い。
ｄＶＲＥＦ／ｄＴ＝（Ｒ３１／Ｒ２２）・｛ｄＶＦ／ｄＴ＋（Ｒ２２／Ｒ２１）・（ｋ／ｑ）ｌｎ（Ｍ）｝＝０  ・・・（８）
式（８）において、ｄＶＦ／ｄＴは負の温度特性を有しているので、（Ｒ２２／Ｒ２１）・（ｋ／ｑ）ｌｎ（Ｍ）の値をこれに釣り合う正の値とすれば、基準電圧ＶＲＥＦの温度依存性をキャンセルすることができる。
【００４４】
図３及び図４は、図７に示す従来の基準電圧発生回路と図１に示す本発明の第１の実施形態に係る基準電圧発生回路とにおける起動特性のシミュレーション結果を比較して示す波形図である。図３及び図４においては、スタート信号の電圧、ノードＮ１における電位Ｖ１、ノードＮ２における電位Ｖ２、及び、基準電圧ＶＲＥＦの変化が示されている。ここで、Ｒ１１、Ｒ２１、Ｒ２２、Ｒ３１、Ｒ３２の抵抗値は、それぞれ、約２７０ｋΩ、約３０ｋΩ、約２７０ｋΩ、約１７０ｋΩ、約８０ｋΩである。
【００４５】
図３は、電源電位ＶＤＤを３Ｖに設定して電源電位ＶＳＳを０Ｖに設定したときの起動特性を示しており、図４は、電源電位ＶＤＤを５．５Ｖに設定して電源電位ＶＳＳを０Ｖに設定したときの起動特性を示している。いずれにおいても、スタート信号がハイレベルに活性化されると、トランジスタＱＰ１〜ＱＰ３のドレイン電流が増加するので、電位Ｖ１及びＶ２が上昇すると共に、基準電圧ＶＲＥＦが上昇する。
【００４６】
図３の（Ａ）及び図４の（Ａ）に示すように、従来の基準電圧発生回路においては、スタート信号がハイレベルに活性化されると電位Ｖ１及びＶ２が大幅に上昇するので、スタート信号がローレベルに非活性化されると、電位Ｖ１及びＶ２が急激に下降して、差動増幅回路ＯＰ１の動作が第２の安定領域を通過して第１の安定領域に戻ってしまう。
【００４７】
一方、図３の（Ｂ）及び図４の（Ｂ）に示すように、本発明の第１の実施形態に係る基準電圧発生回路においては、スタート信号がハイレベルに活性化されても負帰還ループによって電位Ｖ１及びＶ２の上昇が抑制されるので、スタート信号がローレベルに非活性化されると、電位Ｖ１及びＶ２が僅かに下降するものの、差動増幅回路ＯＰ１の動作が第２の安定領域に留まっていることが分かる。
【００４８】
次に、本発明の第２の実施形態に係る基準電圧発生回路について説明する。
図５は、本発明の第２の実施形態に係る基準電圧発生回路の構成を示す回路図である。図５に示す第２の実施形態に係る基準電圧発生回路２００においては、図１に示す第１の実施形態に係る基準電圧発生回路１００における起動回路３０が起動回路４０に変更されており、また、基準電圧ＶＲＥＦを出力する出力端子がノードＮ３に接続されている。その他の点に関しては、第１の実施形態と同様である。
【００４９】
第２の実施形態における起動回路４０は、電源電位ＶＳＳと制御ノードＮ５との間に直列に接続された第１のトランジスタ（図５においては、ＮチャネルＭＯＳトランジスタＱＮ１）及び第２のトランジスタ（図５においては、ＮチャネルＭＯＳトランジスタＱＮ２）と、電源電位ＶＤＤと第２のトランジスタのゲートとの間に接続された抵抗Ｒ４１と、第２のトランジスタのゲートと電源電位ＶＳＳとの間に接続された第３のトランジスタ（図５においては、ＮチャネルＭＯＳトランジスタＱＮ３）とを含んでいる。
【００５０】
トランジスタＱＮ１のゲートには起動時に活性化されるスタート信号が印加され、ソースは電源電位ＶＳＳに接続されている。トランジスタＱＮ２のドレインはトランジスタＱＰ１〜ＱＰ３のゲート（制御ノードＮ５）に接続され、ソースはトランジスタＱＮ１のドレインに接続されている。トランジスタＱＮ３のゲートには抵抗Ｒ３２と抵抗Ｒ３１との接続点（ノードＮ４）の電位が印加され、ドレインはトランジスタＱＮ２のゲートに接続され、ソースは電源電位ＶＳＳに接続されている。
【００５１】
トランジスタＱＮ１は、スタート信号がハイレベルに活性化されたときにオン状態となる。トランジスタＱＮ３は、負帰還信号としてドレイン電位をトランジスタＱＮ２のゲートに印加する。トランジスタＱＮ２は、トランジスタＱＮ１がオン状態となって基準電圧出力回路２０のトランジスタＱＰ３に電流が流れるときに、トランジスタＱＰ３に流れる電流を負帰還信号に基づいて制御する。
【００５２】
電源が投入され、電源電圧ＶＤＤが徐々に立ち上がると、差動増幅回路ＯＰ１が第１の安定領域において動作する間に、トランジスタＱＰ１〜ＱＰ３のゲート電位も徐々に上昇する。その間、トランジスタＱＰ３に十分なドレイン電流が流れないので、ノードＮ４は低電位を保っており、トランジスタＱＮ３がオフ状態となっている。また、電源投入時にはスタート信号がハイレベルに活性化されるので、トランジスタＱＮ１がオン状態となる。これにより、トランジスタＱＮ２が導通して、トランジスタＱＰ１〜ＱＰ３のゲート電位を低下させるので、トランジスタＱＰ１〜ＱＰ３に十分なドレイン電流が流れるようになり、差動増幅回路ＯＰ１の動作が第１の安定領域から脱出する。
【００５３】
しかしながら、トランジスタＱＮ２は完全にオン状態となるのではなく、トランジスタＱＰ３にドレイン電流が流れてノードＮ４の電位が上昇し、トランジスタＱＮ３が導通することによってトランジスタＱＮ２のゲート電位が低下してドレイン電流が制限され、その結果、トランジスタＱＰ３のゲート電位が適切な値に収束する。即ち、トランジスタＱＮ３及びＱＮ２と抵抗Ｒ４１とは、トランジスタＱＰ３に対して負帰還ループを構成することにより、トランジスタＱＰ３の動作を安定化する。これにより、トランジスタＱＰ１〜ＱＰ３に過剰なドレイン電流が流れることがない。その後、スタート信号がローレベルに非活性化されると、トランジスタＱＮ１がオフ状態となり、演算増幅回路ＯＰ１の動作を第２の安定領域に安定して移行させることができる。
【００５４】
図５には、電源電位ＶＳＳとノードＮ４との間に接続された抵抗Ｒ３１と、ノードＮ４と出力端子（ノードＮ３）との間に接続された抵抗Ｒ３２とが示されている。抵抗Ｒ３１及びＲ３２は、電流が流れたときに基準電圧ＶＲＥＦを発生する。ここで、抵抗Ｒ３２は、ノードＮ４の電位、即ち、トランジスタＱＮ３のゲート電位を基準電圧ＶＲＥＦよりも低く設定する役割を有している。これにより、基準電圧ＶＲＥＦがトランジスタＱＮ３のしきい電圧ＶＴＨよりもかなり高い値に設定されている場合においても、トランジスタＱＮ３のゲート電位を適切な値に設定することができる。ただし、しきい電圧ＶＴＨと基準電圧ＶＲＥＦとの相互関係によっては、抵抗Ｒ３２を省略して、抵抗Ｒ３１を電源電位ＶＳＳとノードＮ３との間に接続しても良い。
【００５５】
次に、本発明の第３の実施形態に係る基準電圧発生回路について説明する。
本発明の第３の実施形態に係る基準電圧発生回路は、図１に示す第１の実施形態に係る基準電圧発生回路１００又は図５に示す第２の実施形態に係る基準電圧発生回路２００において、第１の負荷回路１１に流れる電流の大きさと第２の負荷回路１２に流れる電流の大きさとをアンバランスにして起動特性を改善したものであり、その他の点に関しては第１又は第２の実施形態と同様である。
【００５６】
例えば、図１に示す基準電圧発生回路１００において、抵抗Ｒ１１が抵抗Ｒ２２の抵抗値の略１／Ｎの抵抗値を有し、トランジスタＱＰ１がトランジスタＱＰ２のサイズ（チャネル幅あるいは単位トランジスタの並列接続個数）の略Ｎ倍のサイズ（チャネル幅あるいは単位トランジスタの並列接続個数）を有するように設定する。これにより、第１の負荷回路１１に流れる電流が、第２の負荷回路１２に流れる電流の略Ｎ倍となり、差動増幅回路ＯＰ１が、図２に示す第１の安定領域よりも第２の安定領域において動作し易いようにすることができる。
【００５７】
以下においては、Ｎ＝２の場合について説明する。抵抗Ｒ１１が抵抗Ｒ２２の抵抗値の略１／２の抵抗値を有するので、抵抗Ｒ１１を流れる電流は、抵抗Ｒ２２を流れる電流の略２倍となる。また、トランジスタＱＰ１がトランジスタＱＰ２のサイズの略２倍のサイズを有するので、トランジスタＱＰ１のドレイン電流は、トランジスタＱＰ２のドレイン電流の略２倍となる。これにより、ダイオードＤ１を流れる電流は、ダイオードＤ２を流れる電流の略２倍となる。
【００５８】
従って、ダイオードＤ２に流れる電流をＩＤとすると、ノードＮ１における電位Ｖ１及びノードＮ２における電位Ｖ２は、次式（９）及び（１０）によってそれぞれ表される。
Ｖ１＝（ｋＴ／ｑ）ｌｎ（２ＩＤ／ＩＳ）  ・・・（９）
Ｖ２＝Ｒ２１・ＩＤ＋（ｋＴ／ｑ）ｌｎ（ＩＤ／（Ｍ・ＩＳ））  ・・・（１０）
【００５９】
差動増幅回路ＯＰ１の働きによってＶ１＝Ｖ２となるので、式（９）及び（１０）から次式（１１）が得られる。
（ｋＴ／ｑ）ｌｎ（２ＩＤ／ＩＳ）＝Ｒ２１・ＩＤ＋（ｋＴ／ｑ）ｌｎ（ＩＤ／（Ｍ・ＩＳ））  ・・・（１１）
式（１１）を変形して、式（１２）が得られる。
Ｒ２１・ＩＤ＝（ｋＴ／ｑ）ｌｎ｛（２ＩＤ／ＩＳ）／（ＩＤ／（Ｍ・ＩＳ））｝
＝（ｋＴ／ｑ）ｌｎ（２Ｍ）
ＩＤ＝（１／Ｒ２１）・（ｋＴ／ｑ）ｌｎ（２Ｍ）  ・・・（１２）
【００６０】
ダイオードＤ１の順方向電圧をＶＦとすると、抵抗Ｒ２２を流れる電流ＩＲ２２、及び、ノードＮ２及びＮ３の各々を流れる電流Ｉは、次式（１３）及び（１４）でそれぞれ表される。
ＩＲ２２＝ＶＦ／Ｒ２２  ・・・（１３）
Ｉ＝ＩＤ＋ＩＲ２２
＝（１／Ｒ２１）・（ｋＴ／ｑ）ｌｎ（２Ｍ）＋ＶＦ／Ｒ２２  ・・・（１４）
従って、基準電圧ＶＲＥＦは、次式（１５）で表される。
ＶＲＥＦ＝（Ｒ３１／Ｒ２２）・｛ＶＦ＋（Ｒ２２／Ｒ２１）・（ｋＴ／ｑ）ｌｎ（２Ｍ）｝  ・・・（１５）
【００６１】
基準電圧ＶＲＥＦの温度依存性をキャンセルするためには、式（１５）を絶対温度Ｔで微分した値がゼロになれば良い。
ｄＶＲＥＦ／ｄＴ＝（Ｒ３１／Ｒ２２）・｛ｄＶＦ／ｄＴ＋（Ｒ２２／Ｒ２１）・（ｋ／ｑ）ｌｎ（２Ｍ）｝＝０  ・・・（１６）
式（１６）において、ｄＶＦ／ｄＴは負の温度特性を持っているので、（Ｒ２２／Ｒ２１）・（ｋ／ｑ）ｌｎ（２Ｍ）の値をこれに釣り合う正の値とすれば、基準電圧ＶＲＥＦの温度依存性をキャンセルすることができる。
【００６２】
図６は、図１に示すダイオードＤ２の並列接続個数又は面積比Ｍに対する抵抗Ｒ２２の抵抗値（ｋΩ）を示す図である。ここでは、抵抗Ｒ２１の抵抗値を２５ｋΩとして、基準電圧ＶＲＥＦの温度依存性をキャンセルするために適切な抵抗Ｒ２２の抵抗値を計算によって求めている。
【００６３】
図６に示すように、例えば、Ｍ＝６の場合には、抵抗Ｒ２２の抵抗値として約２６２ｋΩが適している。さらに、第３の実施形態におけるように、第１の負荷回路１１に流れる電流の大きさと第２の負荷回路１２に流れる電流の大きさとをアンバランスにするためには、例えば、Ｎ＝２（Ｎ・Ｍ＝１２）の場合に、抵抗Ｒ２２の抵抗値として約１９２ｋΩが適している。これに対して、抵抗Ｒ１１の抵抗値は、抵抗Ｒ２２の抵抗値の略１／２、即ち、約９６ｋΩとなる。
【００６４】
一般的には、Ｎが１．５以上であれば、第１の負荷回路１１に流れる電流と第２の負荷回路１２に流れる電流とをアンバランスにすることによる起動特性の改善効果が明確に発揮される。一方、Ｎが１０を超えると、起動特性の改善効果が飽和状態になると共に、抵抗Ｒ２２及びＲ１１の抵抗値が小さくなって（Ｍ＝６、Ｎ＝１０の場合には、抵抗Ｒ２２の抵抗値が約１１６ｋΩ、抵抗Ｒ１１の抵抗値が約１１．６ｋΩとなる）、これらの抵抗を流れる電流値が増加してしまう。従って、Ｎ＝１．５〜１０の範囲が適していると言える。
【符号の説明】
【００６５】
１０  基準電流制御信号生成回路、  １１  第１の負荷回路、  １２  第２の負荷回路、  ２０  基準電圧出力回路、  ２１  第３の負荷回路、  ３０、４０  起動回路、  １００、２００  基準電圧発生回路、  Ｒ１１〜Ｒ４１  抵抗、  Ｄ１、Ｄ２  ダイオード、  ＱＰ１〜ＱＰ４  ＰチャネルＭＯＳトランジスタ、  ＱＮ１〜ＱＮ３  ＮチャネルＭＯＳトランジスタ、  ＯＰ１  演算増幅回路
【図１】
0005699515.tif 000002
【図２】
0005699515.tif 000003
【図３】
0005699515.tif 000004
【図４】
0005699515.tif 000005
【図５】
0005699515.tif 000006
【図６】
0005699515.tif 000007
【図７】
0005699515.tif 000008