(57)【特許請求の範囲】
【請求項１】
ゲート・ダイオード構造であって、
第１の極性の重くドープされた領域（２４）を第１の極性とは異なる２つの第２の重くドープされた領域（２８）から横方向に分離する２つの第１の極性の軽くドープされた領域（１４“）を含む半導体基板（１０）であって、第１の極性の軽くドープされた領域（１４“）の一方は、第１の極性の重くドープされた領域（２４）と一方の第２の重くドープされた領域（２８）の間にあり、他方の第１の極性の軽くドープされた領域（１４“）は、第１の極性の重くドープされた領域（２４）と他方の第２の重くドープされた領域（２８）の間にあり、第１の極性の軽くドープされた領域（１４“）の各々は、第１の極性の重くドープされた領域（２４）及び第２の重くドープされた領域（２８）に直接接している、半導体基板（１０）と、
第１の極性の軽くドープされた領域（１４“）の各々の上に整合されたゲート（２０‘）と、
ゲート（２０‘）及び半導体基板（１０）を共形的に被う、引張りまたは圧縮の歪み状態が注入された歪緩和イオンにより緩和された緩和下地層（３４’）と、を備えたゲート・ダイオード構造。
【請求項２】
半導体基板は、バルク半導体基板または半導体オンインシュレータを備える、請求項１のゲート・ダイオード構造。
【請求項３】
第１の極性はｎ型の極性であり、かつ第２の極性はｐ型の極性であり、あるいは第１の極性はｐ型の極性であり、かつ第２の極性はｎ型の極性である、請求項１のゲート・ダイオード構造。
【請求項４】
ゲートと半導体基板との間に挿入されたゲート誘電体を含むゲート積層体（ゲート・スタック）内にゲートが含まれている、請求項１のゲート・ダイオード構造。
【請求項５】
緩和下地層がシリコンナイトライド材料を含む、請求項１のゲート・ダイオード構造。
【請求項６】
前記歪緩和イオンは、シリコン、ゲルマニウム及びキセノンのイオンの中の少なくとも１つからなる、請求項１のゲート・ダイオード構造。
【請求項７】
ゲート・ダイオード構造であって、
第１の極性の重くドープされた領域（２４）を第１の極性とは異なる２つの第２の重くドープされた領域（２８）から横方向に分離する２つの第１の極性の軽くドープされた領域（１４“）を含む半導体基板（１０）であって、第１の極性の軽くドープされた領域（１４“）の一方は、第１の極性の重くドープされた領域（２４）と一方の第２の重くドープされた領域（２８）の間にあり、他方の第１の極性の軽くドープされた領域（１４“）は、第１の極性の重くドープされた領域（２４）と他方の第２の重くドープされた領域（２８）の間にあり、第１の極性の軽くドープされた領域（１４“）の各々は、第１の極性の重くドープされた領域（２４）及び第２の重くドープされた領域（２８）に直接接している、半導体基板（１０）と、
第１の極性の軽くドープされた領域（１４“）の各々の上に整合されたゲート（２０‘）と、
ゲート（２０‘）及び半導体基板（１０）を共形的に被う、引張りまたは圧縮の歪み状態を含む下地層（３４’）であって、注入されたゲルマニウム不純物及びキセノン不純物のグループから選択される不純物によって歪み状態が緩和されたゲートを少なくとも部分的に被う緩和部分（３４‘）と、半導体基板（１０）を少なくとも部分的に被う歪部分を含む下地層（３４’）と、を備えたゲート・ダイオード構造。
【請求項８】
下地層の緩和部分は、ゲルマニウム不純物のみ、またはキセノン不純物のみを含む、請求項７のゲート・ダイオード構造。
【請求項９】
半導体基板は、バルク半導体基板または半導体オンインシュレータを備える、請求項７のゲート・ダイオード構造。
【請求項１０】
ゲートが、ゲートと半導体基板との間に挿入されたゲート誘電体を含むゲート積層体に含まれている、請求項７のゲート・ダイオード構造。
【請求項１１】
ゲート・ダイオード構造を製造する方法であって、
半導体基板（１０）上にゲート（２０‘）を形成するステップと、
ゲート（２０‘）の下に整合され、且つ第１の極性の重くドープされた領域（２４）を第１の極性とは異なる２つの第２の重くドープされた領域（２８）から横方向に分離する２つの第１の極性の軽くドープされた領域（１４“）を半導体基板内に形成するステップであって、第１の極性の軽くドープされた領域（１４“）の一方は、第１の極性の重くドープされた領域（２４）と一方の第２の重くドープされた領域（２８）の間にあり、他方の第１の極性の軽くドープされた領域（１４“）は、第１の極性の重くドープされた領域（２４）と他方の第２の重くドープされた領域（２８）の間にあり、第１の極性の軽くドープされた領域（１４“）の各々は、第１の極性の重くドープされた領域（２４）及び第２の重くドープされた領域（２８）に直接接している、ステップと、
ゲート及び半導体基板を共形的に被う引張りまたは圧縮の歪み状態を含む歪下地層（３４）を形成するステップと、
歪下地層に歪緩和イオンを注入して少なくとも部分的に緩和下地層（３４‘）を形成するステップと、を含むゲート・ダイオード構造を製造する方法。
【請求項１２】
第１の極性の重くドープされた領域及び第１の極性とは異なる第２の重くドープされた領域の夫々を形成する際に、少なくとも部分的にゲートをマスクとして用いる。請求項１１の製造方法。
【請求項１３】
前記歪緩和イオンは、シリコン、ゲルマニウム及びキセノンのイオンの中の少なくともいずれ１つからなる、請求項１１の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は広くは半導体構造体内部のゲート・ダイオード構造に関する。更に詳しくは、本発明は緩和された下地層（ｌｉｎｅｒ）を含む半導体構造内部のゲート・ダイオード構造に関する。
【背景技術】
【０００２】
多くの半導体構造及び半導体回路は抵抗、キャパシタ及びトランジスタの他にダイオードを含む。半導体構造及び半導体回路内部のダイオードは種々の信号処理用途において必要とされ役割を果たす。種々の信号処理用途とは温度感知用途、歪感知用途、更には、静電気保護用途等々である。
【０００３】
半導体製造に特に適しており特に一般的なダイオード構造のタイプはゲート・ダイオード構造である。ゲート・ダイオード構造はソース及びドレイン領域が異なる極性（即ち、異なる伝導タイプ）を有する点で電界効果型トランジスタ構造と異なるが、全体として電界効果型トランジスタ構造と似ている。従って、電界効果型トランジスタ構造の製造に用いる半導体製造技術の範囲内で容易に製造可能なゲート・ダイオード構造が望ましいことは明らかである。
【０００４】
このようにゲート・ダイオード構造は、電界効果型トランジスタの製造のための半導体製造技術の範囲内で製造されることが望ましい。しかし、ゲート・ダイオード構造は電界効果型トランジスタのための半導体製造技術で製造する場合に全く問題がない訳ではない。特に、ゲート・ダイオード構造は、電界効果型トランジスタ構造と同時に形成されることの製造上の利点を有する一方、電界効果型トランジスタ構造と同時に形成されることによる幾つかの欠点を有する。
【０００５】
ゲート・ダイオード構造を含む種々のダイオード構造及びそれらの製造方法が半導体製造分野では知られている。
【０００６】
例えば、アダムスその他は米国特許番号第６，４４１，３９６号の中で、ダイオード構造を含む半導体構造、及び、ダイオード構造を含む半導体構造の製造方法を教示している。
【０００７】
更に、マシィエジェウスキその他は、米国特許番号第７，２２７，２０４号の中で、すぐれた理想計数を有するダイオード構造、及びすぐれた理想計数を有するダイオード構造の製造方法を教示している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許番号第６，４４１，３９６号
【特許文献１】米国特許番号第７，２２７，２０４号
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ダイオード構造、特に、ゲート・ダイオード構造は、半導体構造の製造上の要求や半導体デバイスの製造上の要求が一層厳しくなっても、半導体構造においても半導体製造方法においても引続いて有用である。そのため、改善された特性と強化された機能とを備えたダイオード構造とその製造方法が望まれる。
【課題を解決するための手段】
【００１０】
本発明は半導体構造内部で用いられるゲート・ダイオード構造を提供する。それとともに本発明は半導体構造内部で用いられるゲート・ダイオード構造の製造方法を提供する。本発明においては、ゲート・ダイオード構造及びゲート・ダイオード構造の製造方法の両者は共に緩和された下地層を含む。この緩和下地層はゲート・ダイオード構造内のゲート及び電極領域の上に配置される。本発明による製造方法では、緩和下地層は歪下地層から形成される。歪下地層はゲート・ダイオード構造と同時に形成される電界効果型トランジスタ内で用いられる。しかし、歪下地層のゲート・ダイオード構造を被う部分が処理されることにより（即ち、最も好ましくはイオン注入を用いて処理されることにより）、歪下地層のうちのゲート・ダイオード構造内部に含まれる部分の歪みを緩和し（即ち、解放或いは低減し）、更に好ましくは除去する。
【００１１】
ゲート・ダイオード構造内部の歪下地層からのそうした緩和下地層の形成は次のような場合に望ましい。即ち、望ましい場合とは、緩和下地層が、特に引張歪下地層に比較して、ゲート・ダイオード構造の理想の性能を改善する場合である。また、本発明では、歪下地層をゲート・ダイオード構造内部に残したままにして歪下地層から緩和下地層を形成し、エッチング最中に歪下地層を除去しない。そのため、歪下地層がゲート・ダイオード構造から完全に除去される状況で生じるゲート・ダイオードの性能劣化がなく、ゲート・ダイオードの理想性能の改善がもたらされる。ここで、歪下地層が完全に除去される状況とは特に反応性イオン・エッチング方法を用いる場合である。
【００１２】
「歪下地層」は約０．３Ｇｐａ張力を越える応力或いは約−０．３Ｇｐａ圧縮力を越える応力を有する。「緩和下地層」は＋／−約０．３Ｇｐａを越えない引張り或いは圧縮応力を有する。
【００１３】
本発明に従う特定のゲート・ダイオード構造は半導体基板を含み、この半導体基板は第１の極性の（比較的）軽いドープ領域を含む。この第１の極性の（比較的）軽いドープ領域は、前記第１の極性の（比較的）重いドープ領域を前記第１の極性とは異なる第２の極性の（比較的）重いドープ領域から分離する。この特定のゲート・ダイオード構造はゲートをも含み、このゲートは前記第１の極性の（比較的）軽いドープ領域上に整合される。この特定のゲート・ダイオード構造は緩和下地層をも含み、この緩和下地層はゲート及び半導体基板を共形に（ｃｏｎｆｏｒｍａｌｌｙ）被うように配置される。
【００１４】
本発明に従うもう１つの特定のゲート・ダイオード構造は半導体基板を含み、この半導体基板は第１の極性の（比較的）軽いドープ領域を含む。この第１の極性の（比較的）軽いドープ領域は、前記第１の極性の（比較的）重いドープ領域を前記第１の極性とは異なる第２の極性の（比較的）重いドープ領域から分離する。このもう１つの特定のゲート・ダイオード構造もゲートを含み、このゲートは前記第１の極性の（比較的）軽いドープ領域上に整合される。このもう１つの特定のゲート・ダイオード構造も緩和下地層を含み、この緩和下地層はゲート及び半導体基板を共形に（ｃｏｎｆｏｒｍａｌｌｙ）被うように配置される。緩和下地層はシリコンナイトライド材料を含み、このシリコンナイトライド材料はゲルマニウム不純物及びキセノン不純物のグループから選択される不純物を含む。
【００１５】
本発明に従うゲート・ダイオード構造の特定の製造方法は半導体基板を被うゲートの形成を含む。この特定の製造方法は半導体基板内に第１の極性の（比較的）軽いドープ領域の成形も含み、この第１の極性の（比較的）軽いドープ領域はゲートの下に整合される。また、この第１の極性の（比較的）軽いドープ領域は、前記第１の極性の（比較的）重いドープ領域を前記第１の極性とは異なる第２の極性の（比較的）重いドープ領域から横方向に分離する。この特定の製造方法は歪下地層の形成も含み、この歪下地層はゲート及び半導体基板を共形に（ｃｏｎｆｏｒｍａｌｌｙ）被うように配置される。この特定の製造方法は緩和下地層を形成するために歪下地層を処理するとも含む。
【００１６】
前記ゲート・ダイオード構造及び製造方法において、また、以下に開示するところにおいて、（比較的）軽いドープ領域は１ｅ１２から約１ｅ１７ドーパント原子立方センチメートルの濃度を有し、（比較的）重いドープ領域は１ｅ１７から約１ｅ２１ドーパント原子立方センチメートルの濃度を有する。
【図面の簡単な説明】
【００１７】
本発明の目的、特徴及び優位性は以下に説明する実施例により理解される。実施例は添付の図面により説明され、図面は本開示の重要な一部である。
図１乃至図１５は本発明の一実施例に従うゲート・ダイオード構造の製造過程中に進行する製造処理ステップの結果を図示する一連の断面図及び平面図である。
【図１】ゲート・ダイオード構造についての半導体オンインシュレータによる基板の形成を示す。
【図２】図１に対する分離領域の形成を示す。
【図３】図２に対するイオン注入処理を示す。
【図４】図３に対するゲートマスクの形成を示す。
【図５】図４に対するゲートエッチングを示す。
【図６】図５に対する部分的なゲートマスクの形成及びダイオード電極の形成を示す。
【図７】図６に対する更なる部分的なゲートマスクの形成及び付加的なダイオード電極の形成を示す。
【図８】図７に対するスペーサの形成を示す。
【図９】図８に対するシリサイドの形成を示す。
【図１０】図９に対する下地層の形成を示す。
【図１１】図１０に対する下地層マスクの形成及びイオン注入処理を示す。
【図１２】図１１に対するレジストの除去を示す。
【図１３】図１１に対するレジストの除去を示す。
【図１４】図１２及び１３に対する絶縁保護膜（ｐａｓｓｉｖａｔｉｏｎ）及びコンタクトの形成を示す。
【図１５】図１２及び１３に対する絶縁保護膜（ｐａｓｓｉｖａｔｉｏｎ）及びコンタクトの形成を示す。
【発明を実施するための形態】
【００１８】
本発明はゲート・ダイオード構造及びゲート・ダイオード構造のための製造方法であり、以下に述べる説明により理解される。以下の説明は上記図面に関連して理解される。図面は模式化されており、図面は必ずしも縮尺通りに描かれていない。
【実施例】
【００１９】
図１乃至図１５は本発明の特定の実施例に従うゲート・ダイオード構造の製造方法の一連の進行段階の断面図及び平面図である。図１は本発明の特定の実施例に従うゲート・ダイオード構造の初期段階におけるゲート・ダイオード構造の断面図であり、この実施例は本発明の単なる１つの例である。
【００２０】
図１はベース（ｂａｓｅ）半導体基板１０を示す。埋め込み誘電体層１２がベース半導体基板１０の上に配置されている。表面半導体層１４が埋め込み誘電体層１２の上に配置されている。ベース半導体基板１０、埋め込み誘電体層１２及び表面半導体層１４が合わさって半導体オンインシュレータ基板を構成している。
【００２１】
ベース半導体基板１０は種々の半導体材料から形成され得る。そのような半導体材料の例にはシリコン、ゲルマニウム、シリコン―ゲルマニウム合金、シリコンカーバイド、シリコンーゲルマニウムカーバイド合金、化合物（即ち、ＩＩＩ−Ｖ及びＩＩ−ＶＩ）半導体材料が含まれるが、これらに限られない。化合物半導体材料の例にはガリウムアルセナイド、インジウムアルセナイド及びリン化インジウム半導体材料が含まれるが、これらに限られない。典型的な例では、ベース半導体基板１０は一般的な通常の厚さを有する。
【００２２】
埋め込み誘電体層１２は種々の誘電体材料の何れからも形成され得る。誘電体材料の例には、特にシリコンの酸化物、窒化物及び酸窒化物が含まれるがシリコン以外の元素の酸化物、窒化物及び酸窒化物であってもよく、また、これらにも限られない。埋め込み誘電体層１２は種々の方法の何れを用いても形成され得る。その例には、イオン注入方法、熱的或いはプラズマ酸化方法、熱的或いはプラズマ窒化方法、化学的気相堆積法及び物理的気相堆積法が含まれるが、これらに限られない。典型的には、埋め込み誘電体層１２は半導体材料の酸化物であり、この酸化物はベース半導体基板１０から形成される。典型的には、埋め込み誘電体層１２の厚さは約５から約１０００ナノメートルである。
【００２３】
表面半導体層１４はベース半導体基板１０から形成されてよく、ベース半導体基板１０は種々の半導体材料の何れからも形成されてよい。表面半導体層１４及びベース半導体基板１０は化学組成、ドーパント極性、ドーパント濃度及び結晶配向について互いに同一であっても互いに異なってもよい。典型的には、表面半導体層１４の厚さは約５０から約３００ナノメートルである。
【００２４】
図１に示される半導体オンインシュレータ基板は種々の製造方法の何れを用いて製造され得る。その例には積層法、層転写積層法及び酸素注入分離法（ＳＩＭＯＸ）が含まれるが、これらに限られない。
【００２５】
本発明のこの特定の実施例はベース半導体基板１０、埋め込み誘電体基板１２及び表面半導体層１４を備える半導体基板オンインシュレータを用いるが、より特定の実施例、発明ではそのような半導体オンインシュレータに限られない。本発明では代替的にバルク半導体基板が用いられてもよい（バルク半導体基板では埋め込み誘電体層１２がなくベース半導体基板及び表面半導体層１４が同一の化学組成及び同一の結晶配向を有する。）。本実施例はまた混成配向（ＨＯＴ）基板を用いてもよく、混成配向（ＨＯＴ）基板は単一の半導体基板内に多様な結晶配向領域を含む。
【００２６】
図２は図１の表面半導体層１４をパターン化した結果を示し、このパターン化により表面半導体層１４‘が形成される。図２は分離領域１６も示しており、分離領域１６は表面半導体層１４’を埋め戻し充填するとともに表面半導体層１４‘に隣接し、表面半導体層１４’の高さに合わせて平坦化される。
【００２７】
半導体製造分野では一般的で通常のフォトリソグラフィ技法及びエッチング技法を用いて表面半導体層１４をパターン化して表面半導体層１４‘を形成できる。そのようなフォトリソグラフィ技法及びエッチング技法は一般に異方性エッチング技法を含む。異方性エッチング技法は、異方性エッチング技法が表面半導体層１４’に対して概ね直線的なサイドウォールを形成する点ので、等方性エッチングよりも望ましい。
【００２８】
分離領域１６の材料及び製造方法は埋め込み誘電体層１２の材料及び製造方法に類似し、同等であり、或いは、同一である。典型的でありまた好ましくは、分離領域１６は被い層（ｂｌａｎｋｅｔ  ｌａｙｅｒ）堆積法及び平坦化技法を用いて形成され、被い層堆積法及び平坦化技法は表面半導体層１４‘を平坦化停止層として用いる。特定の平坦化技法は機械的平坦化技法及び化学機械的研磨平坦化技法を含む。被い層堆積法及び平坦化技法が最も一般的である。
【００２９】
このようなエッチング、充填及び平坦化技法は高密度シリコン技法では一般的であるが、代替的なより低コストの技法が用いられてもよい。そのような技法は一般にＲＯＸ法と称され、パターン化された被覆層及び基板酸化を用いる。この分離領域の詳細な製造方法及び構造は本発明にとって重要ではなく、どのような技法を選択するかは関連する製造方法技術との兼ね合いで典型的には決められるべきことである。
【００３０】
図３は表面半導体層１４‘にドーパントイオン１５をドーピングして表面半導体層１４“を形成した結果を示している。ドーパントイオン１５は典型的にはヒ素イオン或いはリンイオンのようなｎ型ドーパントである一方で、本実施例に従う適切なゲート・ダイオードはｐ型ドーパントイオン注入により形成され得る。ドーパントイオンのドーピングが典型的で適切なドーズ量及びエネルギーにおいてなされて表面半導体層１４“内のドーパント濃度が約１ｅ１２から約１ｅ１４のｎ型ドーパント原子立方センチメートル或いはｎ型ドーパント原子立方センチメートルとなる。表面半導体層１４”を形成するための表面半導体層１４’への前述のイオン注入に代えて、初期に形成された表面半導体層１４がドーピングされた表面半導体層として用いられてもよい。
【００３１】
図４は図３の半導体構造の上に配置して形成されたゲート誘電体１８を示している。図３の半導体構造は特に表面半導体層１４“及び分離領域１６を含んでいる。このようなゲート誘電体１８の形成は表面半導体層１４”及び分離領域１６の両者の上に延びており、このようなゲート誘電体１８は自己整合熱酸化形成方法により形成されるのではなく層堆積法により形成される層である。それに代わって、ゲート誘電体層１８が熱酸化層である場合には、ゲート誘電体層１８の範囲は表面半導体層１４“の上に限定され、頂上層（この図の場合の分離層）１６の上には形成されなくともよい。図４はまたゲート材料層２０をも示し、このゲート材料層２０はゲート誘電体１８の上に配置して形成されたている。図４は最後に第１マスク２２を示し、この第１マスク２２は表面半導体層１４の上方におけるゲート材料層２０の上に配置して形成されている（第１マスク２２は断面図では複数の層に描かれているが、以下に平面図をも参照して更に詳述されるように、単一の環状マスクである。）。
【００３２】
ゲート誘電体１８は通常の誘電体材料より形成されてよく、ここで通常の誘電体材料とは真空中で計測して約４から約２０の誘電定数のシリコンの酸化物、窒化物、及び酸窒化物などである。また、ゲート誘電体１８は約２０から少なくとも約１００の誘電定数を有する一般的により高い誘電手定数の誘電体材料であってもよい。そのようなより高い誘電手定数の誘電体材料にはハフニウムオキサイド、ハフニウムシリケイト、チタニウムオキサイド、バリウム・ストロンチウム・チタンテイト（ＢＳＴ）及び鉛ジルコナイト・チタンテイト（ＰＺＴ）が含まれるが、これらに限られない。ゲート誘電体１８はゲート誘電体１８の材料組成に応じた種々の方法の何れによっても形成できる。その形成方法には熱的或いはプラズマ酸化法、熱的或いはプラズマ窒化法、化学的気相堆積法及び物理的気相堆積法が含まれるが、これらに限られない。典型的には、ゲート誘電体１８は熱シリコン酸化誘電体材料或いは高誘電定数誘電体材料から成り、何れの材料にあっても、通常の厚さを有する。
【００３３】
ゲート材料層２０は或る種の金属、金属合金、金属ナイトライド及び金属シリサイド、更には、これらの積層体及びこれらの合成物をも含む材料から形成されるが、これらに限られない。ゲート材料層２０はドープされたポリシリコン材料及びドープされたポリシリコンゲルマニウム材料より形成されるものでもよく、それらのドーパント濃度は約１ｅ１８から約１ｅ２２ドーパント原子センチメートルであってもよく、また、ポリサイド材料（ドープされたポリシリコンと金属シリサイドとの積層材料）でもよい。これらの材料は種々の方法の何れを用いても形成され得る。その例には、サリサイド法、例えば、気化方法やスパッタリング法のような、化学的気相堆積法や物理的気相堆積法が含まれるが、これらに限られない。典型的には、ゲート材料層２０は約２０から約２００ナノメートルの厚さを有するドープされたポリシリコン材料より形成される。
【００３４】
本実施例の他のマスクと同様に、第１マスク２２は種々のマスク材料の何れからも形成される。そのような種々の材料の例にはハードマスク材料及びレジストマスク材料が含まれるが、これらに限られない。典型的には、第１マスク２２はフォトレジストマスクのようなレジストマスク材料である。そのようなレジストマスク材料にはネガティブレジスト材料、ポジティプレジスト材料、及び、ポジティブレジスト材料及びネガティブレジスト材料の両方の性質を備えた混成レジスト材料が含まれるが、必ずしも、これらに限られない。典型的には、第１マスク２２は約１００から約５００ナノメートルの厚さのホジティブレジスト材料或いはネガティブレジスト材料から形成される。上記開示内容において、第１マスク２２は平面視が環状である。
【００３５】
図５に示されるように、ゲート材料層２０をパターン化してゲート２０‘を形成し、ゲート誘電体１８をパターン化してゲート誘電体１８’を形成し、その際、第１マスク２２をエッチングマスクとして用いている。ゲート２０‘を形成するゲート材料層２０の前述のパターン化及びゲート誘電体１８’を形成するゲート誘電体の前述のパターン化（いずれも環状層の形成のためのパターン化）は、エッチングマスクとして第１マスク２２を用い、半導体製造分野において一般的で通常のエッチング方法及びエッチング材料を用いて成遂げられる。図１の表面半導体層１４から図２の表面半導体層１４‘を形成するために用いられたエッチング方法と同様に、ゲート誘電体１８’とゲート２０‘の形成のためのそのようなエッチング方法は典型的には異方性の反応性イオン・エッチング方法を含み、この異方性の反応性イオン・エッチング方法はゲート２０’及びゲート誘電体１８‘に概ね直線のサイドウォールを形成する。
【００３６】
図５はゲート２０‘から第１マスク２２を除去した結果も示している。第１マスク２２は半導体製造分野で一般的で通常の方法及び材料を用いてゲート２０’から除去され得る。そのような除去方法及び材料には、湿式化学除去法及び材料、乾式プラズマ除去法及び材料が含まれるが、必ずしもこれらに限られない。
【００３７】
図６は第２マスク２３によりゲート２０‘の外側部、更に、表面半導体層１４“の隣接部をマスクした結果を示している。第２マスク２３は図４の第１マスク２２と類似、同等、或いは同一の材料により形成されてよい。典型的には、第２マスク２３はポジティブレジスト材料或いはネガティブレジスト材料により形成される。ゲート２０’の外側部と表面半導体層１４”の隣接部とが第２マスク２３で被われるので、第２マスク２３は横方向寸法の厳密さが必要とされないブロックマスクであると考えられる。
【００３８】
図６は第１ダイオード電極２４（即ち、ｐ＋型のときはアノードでｎ＋型のときはカソード）を示し、この第１ダイオード電極２４はゲート２０‘及び第２マスク２３をイオン注入マスクとして用いてゲート２０’の内側に配置して形成されたている。第１ダイオード電極２４の極性は表面半導体層１４“に対して何れでもよいが、典型的には、第１ダイオード電極２４の極性は表面半導体層１４”の残りの部分の極性の反対の極性である。但し、そのことは本実施例の必要条件ではない。典型的には、第１ダイオード電極２４は約１ｅ１９から約１ｅ２１ｐ型ドーパント原子立方センチメートルのドーパント原子濃度を有する。
【００３９】
図７は図６のゲート・ダイオード構造から第２マスク２３を除去した結果を示している。半導体製造分野で一般的な通常の除去方法及び材料を用いて、図６のゲート・ダイオード構造から第２マスク２３を除去して図７のゲート・ダイオード構造を部分的に形成できる。ここでもまた、一般的に、そのような除去方法及び材料には湿式化学除去法及び材料、乾式プラズマ除去法及び材料、湿式化学除去法及び材料と乾式プラズマ除去法及び材料との組合せが含まれるが、必ずしもこれらに限られない。
【００４０】
図７は次に第３マスク２６を示している。この第３マスク２６はこの第３マスク２６は表面半導体層１４“の内側部分を被い、この内側部分は第１ダイオード電極２４を含み、第１ダイオード電極２４はゲート２０‘で囲まれている。第３マスク２６はマスク材料及び寸法で形成され、それらは図６の第２マスク２３及び図４の第１マスク２２について用いられるマスク材料及び寸法と概ね類似し、同等であり或いは同一である。
【００４１】
図７は第２ダイオード電極２８（即ち、第１ダイオード電極２４とは反対の極性のアノード（ｐ＋型の場合）或いはカソード（ｎ＋型の場合））も示している。第２ダイオード電極２８は表面半導体層１４“の一部分であってゲート２０‘にも第３マスク２６にも被われていない部分に配置して形成される。第２ダイオード電極２８は第１ダイオード電極とは異なる極性であり、約１ｅ１９から約１ｅ２１ドーパント原子立方センチメートルのドーパント濃度を有する。こうして、表面半導体層１４”のゲート２０’下でゲート２０に整合する部分は特定の極性（即ち、好ましくはｎ−型）を有する。この部分は第１ダイオード電極２４（即ち、好ましくはｐ＋型アノード）と第２ダイオード電極２８（好ましくはｎ＋型カソード）とを分離する。第２ダイオード電極２８は第１ダイオード電極２４とは異なる極性であり、ゲート２０‘に整合するゲート２０の下の部分の表面半導体層１４”より高いドーパント濃度である。
【００４２】
図８は図７の半導体構造から第３マスク２６を除去した結果を示している。図７の半導体構造から第３マスク２６を除去して図８の半導体構造を部分的に形成できる。第３マスク２６の除去は半導体製造分野において一般的で通常の除去方法及び材料を用い、そのような除去方法及び材料は、図６の第２マスク２３或いは図４の第１マスク２２の除去方法及び材料と類似、同等、或いは同一である。
【００４３】
図８はスペーサ３０も示している。スペーサ３０はゲートスタックの対向するサイドウォールに隣接している。ゲートスタックはゲート２０‘とゲート誘電体１８とを備えている。スペーサ３０は半導体製造分野で一般的な通常の材料及び方法で形成される。典型的には、スペーサ３０は誘電体材料である。そのような誘電体には、シリコンオキサイド誘電体材料、シリコンナイトライド誘電体材料、或いは、シリコンオキシナイトライド誘電体材料が含まれるが、これらに限られない。典型的には、スペーサ３０は被い層（ｂｌａｎｋｅｔ  ｌａｙｅｒ）堆積法及び異方性エッチバック法を用いて形成される。
【００４４】
このようなスペーサは、典型的には、この製造時点での追加のイオン注入によりＭＯＳＦＥＴデバイスのソース及びドレイン接合プロファイルの最適化のために用いられる。このようなスペーサはこの特定の実施例のゲート・ダイオードのドーパントのプロファイルを最適化するためにも用いられ得る。そのような付加的なドーパント注入はマスク層２３及び２６を用いた場合と同様のマスク層を用いて行われるが、スペーサ３０がある場合ではスペーサ３０もマスクとして用いられる。そのような最適化の詳細はここでは示されず実用化の最新技術の見識者にゆだねられる。
【００４５】
図９はシリサイド層３２を示している。このシリサイド層３２はゲート２０‘、第１ダイオード電極２４及び第２ダイオード電極２８の露出された部分の上に配置して形成されている。シリサイド層３２は種々のシリサイド形成金属の何れからも形成される。シリサイド形成金属の例はニッケル、コバルト、チタニウム、タングステン、エルビウム、イッテルビウム、白金及びバナジウム等のシリサイド形成金属であるが、これらに限られない。ニッケル・シリサイド形成金属及びコバルト・シリサイド形成金属が特に一般的である。上述の数々のシリサイド形成金属以外のものはあまり一般的ではない。
【００４６】
典型的には、シリサイド層３２はシリサイド形成法を用いて形成される。シリサイド形成法は次の（１）、（２）及び（３）の手順を含む。（１）図８の半導体構造の上に被い層であるシリサイド形成金属層を形成する。（２）被い層であるシリサイド形成金属をシリコン表面に熱的アニール処理する。この際、シリコン表面とは被い層であるシリサイド形成金属の接するシリコン表面である。被い層であるシリサイド形成金属はシリサイド層３２を選択的に形成する。例えば、スペーサ３０及び分離領域１６の上にはシリサイド形成金属が未反応のまま残される。そして、（３）未反応のシリサイド形成金属が例えばスペーサ３０及び分離領域１６から選択的に除去される。典型的には、シリサイド層３２はニッケル・シリサイド材料或いはコバルト・シリサイド材料から形成され、約１０から約８０ナノメートルの厚さを有する。
【００４７】
図１０は図９の半導体構造の上に配置して形成されたた歪下地層３４を示している。歪下地層３４はゲート・ダイオード構造と同時に形成される電界効果型トランジスタの下地層としても典型的に用いられる。ゲート・ダイオード構造の断面図は図１０に示されている。歪下地層３４は種々の下地層材料の何れによっても形成される。そのような歪下地層にはシリコンオキサイド材料、シリコンナイトライド材料、シリコンオキシナイトライド材料及びシリコンカーバイド材料が含まれるが、これらに限られない。
【００４８】
そのような歪下地層材料は圧縮歪下地材料（即ち、−０．３ＧＰａを越える応力を有しｐＦＥＴで有用である。）でもよいし引張歪下地材料（即ち、０．３ＧＰａを越える応力を有しｎＦＥＴで有用である。）でもよい。本実施例は引張歪下地層３４を含むｎＦＥＴに特に関連し、引張歪下地層３４は図１０の半導体構造内部のゲート・ダイオード構造の上に配置して形成されている。しかしながら、実施例も本発明もこのような構造に限られない。そればかりか、実施例は圧縮或いは引張歪下地層３４のどちらも用いることができる。
【００４９】
図１１は第４マスク３６を示している。この第４マスク３６は歪下地層３４の特定の部分の上に配置して形成されている。そのような特定の部分とは表面半導体層１４“内部に配置して形成されたゲート・ダイオード構造の周縁部である。第４マスク３６は第３マスク２６、第２マスク２３或いは第１マスク２２と類似、同等或いは同一の方法を用いて、概ね類似の寸法から形成される。
【００５０】
図１１は図１０の歪下地層３４にイオン注入して緩和下地層３４‘を形成した結果を示している。このイオン注入は歪緩和イオン３７の添加による。図１１において、緩和下地層３４’の緩和された部分は表面半導体層１４“を含むゲート・ダイオード構造を被い、そして緩和下地層３４‘の緩和されない部分（即ち、なおも歪んでいる部分）は第４マスク３６の下に配置されている。緩和部分の非緩和部分との間の遷移は非急峻であり、即ち、連続的であり、また、第４マスク３６の下のゲート及びシリコンと共形的（ｃｏｎｆｏｒｍａｌ）である。
【００５１】
歪緩和イオン３７の添加は典型的には約１ｅ１４から約５ｅ１５の歪緩和イオン立方センチメートルで約５から約８０ｋｅＶのエネルギーのイオン注入添加である。このような歪緩和イオン３７の添加により、緩和下地層３４‘内に約５ｅ１５から約１ｅ１７歪緩和原子立方センチメートルの歪緩和原子濃度がもたらされる。前述の添加量及びエネルギーはイオン種に依存する。添加量及びエネルギーの選択で最も重要な点はイオンが歪下地層を貫通して下の半導体材料或いはシリコン材料中に入り込まないようにすることである。特に望ましい歪緩和イオンはシリコン、ゲルマニウム及びキセノン・イオンの注入イオンであり、約２８ａｍｕより大きな質量、或いは、特に７０ａｍｕより大きな他の歪緩和イオンであってもよい。
【００５２】
この特定の実施例ではイオン注入方法が、図１１の歪緩和下地層３４‘の形成時に、図１０の歪下地層３４の部分内の歪緩和のために用いられたが、実施例も本発明もそのような場合に限られない。むしろ、実施例及び本発明はイオン注入処理以外の処理が歪下地層の部分内の歪緩和或いは歪み解消のために用いられてもよい。そのような他の処理方法には照射処理が含まれるが、これに限られない。そのような照射処理には、紫外線照射処理が含まれるが、これに限られない。また、その他の処理方法には、層の部分的エッチング或いは薄膜処理が含まれるが、それらに限られない。
【００５３】
図１２及び図１３はゲート・ダイオード構造を含む図１１の半導体構造から第４マスク３６を除去した構造の断面図及び平面図である。第４マスク３６は第３マスク２６、第２マスク２３或いは第１マスク２２と類似、等価或いは同一の方法及び材料を用いて除去される。
【００５４】
図１３は特に分離領域１６、表面半導体層１４“及びゲート２０‘のみを示すことにより、特定の実施例及び発明に従う環状のゲート・ダイオード構造を明瞭に示している。
【００５５】
図１４及び図１５は図１２及び図１３に概ね対応している。しかし、図１４及び図１５は誘電体パッシベーション層３８を示し、この誘電体パッシベーション層３８はゲート・ダイオード構造を含む半導体構造を被っている。パッシペーション層３８を貫くのは複数のビア４０である。
【００５６】
誘電体パッシベーション層３８は種々のパッシペーション材料の何れによっても形成される。特に、実際のものはシリコンオキサイド、シリコンナイトライド及びシリコンオキシナイトライド・パッシペーション材料である。パッシペーション層３８は種々の方法で形成され、その方法には、化学的気相堆積法及び物理的気相堆積法が含まれるが、これらに限られない。典型的には、パッシペーション層３８は約５０ナノメートルから約３００ナノメートルの厚さを有する。
【００５７】
ビア４０は種々の導電性材料のいずれからも形成される。その導電性材料には金属、金属合金、金属シリサイド及び金属ナイトライド・ビア材料が含まれるが、これらに限られない。そのようなビア材料は半導体製造分野において一般的で通常の方法により形成される。
【００５８】
図１２及び図１３は本発明の好ましい実施例に従うゲート・ダイオード構造の断面図及び平面図である。ゲート・ダイオード構造は緩和下地層３４‘を含み、この緩和下地層３４’はゲート・ダイオード構造内のゲート２０‘、及び隣接するアノード電極２４及びカソード電極２８を被っている。
【００５９】
緩和下地層３４‘は歪下地層３４から形成される。歪下地層３４はゲート・ダイオードと同時に形成される電界効果型トランジスタに典型的に用いられる。緩和下地層３４’は歪下地層３４からイオン注入処理のような処理を用いて形成されるが、緩和下地層３４‘が形成されるのはイオン注入処理に限られない。緩和下地層３４‘は歪下地層３４と対比すると特に引張歪であるときに望ましい。そのような場合では、緩和下地層３４’はゲート・ダイオードの理想値を改善し、しかも、反応性イオン・エッチングを用いるゲート・ダイオード構造からの歪下地層の除去の結果によるゲート・ダイオードの理想値の劣化を伴わない。
【００６０】
前述の好ましい実施例は本発明を説明するためであり本発明を制約するものではない。好ましい実施例に従うゲート・ダイオード構造を形成するための方法、材料及び寸法についての改修及び変更があっても、それらは本発明に従うゲート・ダイオード及びその製造方法である。
【産業上の利用可能性】
【００６１】
本発明は集積回路チップを形成するＭＯＳＦＥＴデバイスの設計及び製造における産業上の利用可能性を提供する。本発明は非常に広い範囲の様々な電子装置及び電気装置において利用可能であり、コンピュータ及び通信機器にとって特に有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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