(57)【特許請求の範囲】
【請求項１】
第１トランジスタと、前記第１トランジスタに一方の電極が接続する第１キャパシタとを有する第１メモリセルを含む第１メモリセルアレイと、
前記第１トランジスタよりもオフ電流が高い第２トランジスタと、前記第２トランジスタに一方の電極が接続する第２キャパシタとを有する第２メモリセルを含む第２メモリセルアレイと、
前記第１キャパシタの他方の電極と前記第２キャパシタの他方の電極に接続するプレート線と、
を有する半導体装置。
【請求項２】
前記第１トランジスタは第１導電型の第１のＭＯＳトランジスタであり、前記第２トランジスタは第１導電型の第２のＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のＭＯＳトランジスタのゲート電極の下方の第１の半導体領域のうち少なくとも一部領域内に導入される第２導電型不純物の第１ドーズ量は、前記第１のＭＯＳトランジスタのゲート電極の下方の第２の半導体領域内に導入される第２導電型不純物の第２ドーズ量よりも低いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板の第１メモリセルアレイの第１メモリセル形成領域の第１ゲート電極形成領域内に電圧調整用の一導電型不純物を第１ドーズ量で導入する工程と、
前記半導体基板の第２メモリセルアレイの第２メモリセル形成領域の第２ゲート電極形成領域の下の少なくとも一部領域内に、前記第１ドーズ量よりも低い第２ドーズ量で前記一導電型不純物を導入する工程と、
前記第１メモリセル形成領域内の前記第１ゲート電極形成領域の上方に第１ゲート電極を形成する工程と、
前記第２メモリセル形成領域内の前記第２ゲート電極形成領域の上方に第２ゲート電極を形成する工程と、
前記第１メモリセル形成領域内の前記第１ゲート電極の両側に第１のソース／ドレイン領域を形成する工程と、
前記第２メモリセル形成領域内の前記第２ゲート電極の両側に第２のソース／ドレイン領域を形成する工程と、
前記半導体基板の上方に、前記第１のソース／ドレイン領域の一方に接続される一方の電極を有する第１キャパシタを形成する工程と、
前記半導体基板の上方に、前記第２のソース／ドレイン領域の一方に接続される一方の電極を有する第２キャパシタを形成する工程と、
プレート線を形成する工程と、
を有し、
前記第１キャパシタの他方の電極と前記第２キャパシタの他方の電極を前記プレート線に接続する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１トランジスタ形成領域内の前記第１ゲート電極形成領域に導入される前記一導電型不純物は、前記第２トランジスタ形成領域内の前記第２ゲート電極形成領域のうち前記一部領域とは別の領域にも前記第１ドーズ量で導入されることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
電子機器やコンピュータシステムを災害、誤用および不正利用から守るために、ハードウェア、ソフトウェア、データのいずれについてもその機密性、完全性、可用性を維持する必要があり、種々のセキュリティ対策が施されている。
【０００３】
誤用、不正利用に対するセキュリティを確保するために定期的にパスワードを変更する１つの方法として、ワンタイムパスワードなどを用いる手段が採用されることがある。また、電子機器やコンピュータの物理的セキュリティのために、セキュリティ機能を搭載して持ち運びが可能なセキュアデバイス、例えばＩＣカード、ＵＳＢメモリが使用されている。
【０００４】
セキュアデバイスには、情報の記憶保持に電源の不要な不揮発性メモリが主に使用され、不揮発性メモリとして例えばＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）等がある。特に、ＤＲＡＭのもつ高速動作、低電圧動作の特性とフラッシュメモリのもつ不揮発性の特性の双方を兼ね備えたメモリの一例であるＦｅＲＡＭやＭＲＡＭは、汎用メモリやロジック混載用メモリとして量産化されている。
【０００５】
ＦｅＲＡＭは、強誘電体の特性を利用した不揮発性メモリであり、高速書込み・低消費電力・実質無制限の書換え回数・バイト書換え可能という特長を持ち、しかも書き込まれたデータは物理的に解析が困難であり、その性質を生かして認証用ＬＳＩとしても期待されている。
【０００６】
ＦｅＲＡＭでは、１個の強誘電体キャパシタと１個のセル選択トランジスタにより１ビットのデータを記憶する１Ｔ１Ｃ方式、或いは、２個の強誘電体キャパシタと２個のセル選択トランジスタにより１ビットのデータを記憶する２Ｔ２Ｃ方式が使用されている。
【０００７】
また、ＦｅＲＡＭのその他の方式の回路として、例えば次の回路が知られている。その回路は、複数の強誘電体キャパシタの一端が共通ノード電極に接続され、それらの他端が異なるプレート電極に接続される構造を有している。さらに、共通ノード電極にゲイン用トランジスタのゲートと読み出しスイッチのゲート電極が接続され、さらに共通ノード電極に読み出しスイッチの一方のソース／ドレインが接続されている。この場合、複数の強誘電体キャパシタに接続されるゲイン用トランジスタとして、ディプレッション状態のＮチャネルＭＯＳトランジスタが使用される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２２７７２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体装置では、安全性に対応させるために暗号化などでセキュリティ性を高めているが、電気的、物理的な解析によりそのセキュリティが破られことをさらに防止して、さらなる安全性を確保できるデバイスが望まれている。
【００１０】
本発明の目的は、セキュリティを高めるための半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
１つの観点によれば、第１トランジスタと、前記第１トランジスタに一方の電極が接続する第１キャパシタとを有する第１メモリセルを含む第１メモリセルアレイと、前記第１トランジスタよりもオフ電流が高い第２トランジスタと、前記第２トランジスタに一方の電極が接続する第２キャパシタとを有する第２メモリセルを含む第２メモリセルアレイと、前記第１キャパシタの他方の電極と前記第２キャパシタの他方の電極に接続するプレート線と、を有する半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解すべきである。
【発明の効果】
【００１２】
異なるメモリセルアレイのそれぞれに形成される第１、第２トランジスタのオフ電流を異ならせ、第２トランジスタのオフリーク電流を第１トランジスタのそれよりも高くしている。これにより、第２メモリセルアレイに書き込まれたデータは、第１メモリセルアレイに書き込まれたデータよりも消失し易くなる。第２のメモリセルアレイに書き込まれるデータとして、例えば一時的に使用する認証データがある。
【図面の簡単な説明】
【００１３】
【図１】図１は、実施形態に係る半導体装置の一例を示す回路図である。
【図２】図２（ａ）、（ｂ）は、実施形態に係る半導体装置のメモリセルの例を示す回路図である。
【図３】図３は、実施形態に係る半導体装置内のＭＯＳトランジスタの特性の一例を示す図である。
【図４】図４は、実施形態に係る半導体装置内の強誘電体キャパシタの印加電圧と電荷量の関係の一例を示す図である。
【図５】図５は、実施形態に係る半導体装置内のＭＯＳトランジスタの形成工程の一部を示す平面図である。
【図６】図６は、実施形態に係る半導体装置内のＭＯＳトランジスタの不純物ドーズ量とオフ電流の関係の一例を示す図である。
【図７】図７（ａ）〜図７（ｄ）は、実施形態に係る半導体装置の形成工程の一部を示す断面図である。
【図８】図８（ａ）〜図８（ｃ）は、実施形態に係る半導体装置の形成工程の一部を示す断面図である。
【図９】図９（ａ）、図９（ｂ）は、実施形態に係る半導体装置の形成工程の一部を示す断面図である。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１５】
図１は、実施形態に係る半導体装置の一例である強誘電体記憶装置を示す回路図である。
図１に示す強誘電体記憶装置１は、同じ又は異なる半導体基板上に形成される第１のメモリセルアレイ領域２と第２のメモリセルアレイ領域３を有している。
【００１６】
第１のメモリセルアレイ領域２では、第１の方向Ｘに伸びる複数のプレート線ＰＬが第２方向Ｙに間隔をおいて形成され、プレート線ＰＬは、さらに第１の方向Ｘに配置される第２のメモリセルアレイ領域３内にまで伸びて形成される。なお、第１の方向Ｘと第２の方向Ｙは互いに交差する関係にある。
【００１７】
また、第１のメモリセルアレイ領域２では、第１の方向Ｘに伸びる複数のワード線ＷＬが第２の方向Ｙに間隔をおいて形成され、ワード線ＷＬは、さらに第１の方向Ｘに配置される第２のメモリセル領域３内にまで伸びて形成されている。各ワード線ＷＬは、第１の方向Ｙに階段状に屈曲する複数の屈曲部６を有し、後述するビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４の１つと屈曲部６で立体交差している。
【００１８】
さらに、第１のメモリセルアレイ領域２では、第２の方向Ｙに伸びる複数の第１、第２ビット線ＢＬ１、ＢＬ２が第１の方向Ｘに間隔をおいて形成されている。第１のビット線ＢＬ１と第２のビット線ＢＬ２は交互に配置されている。
【００１９】
第１のメモリセルアレイ領域２では、第１の方向Ｘと第２の方向Ｙに複数の第１メモリセル４が配置されている。複数の第１メモリセル４は、マトリクス状に配置され、第１の方向Ｘを行方向、第２の方向Ｙを列方向とする。
【００２０】
第１メモリセル４は、図２（ａ）に例示するように、第１、第２のＭＯＳトランジスタ４ａ、４ｃと第１、第２の強誘電体キャパシタ４ｂ、４ｄを含む２Ｔ２Ｃ型の構造を有している。また、ワード線ＷＬのそれぞれにおいて、屈曲部６を堺にしてその両側の少なくとも一方には、同じ数、例えば８個の第１メモリセル４が接続されている。第１、第２のＭＯＳトランジスタ４ａ、４ｃは、図３に例示するように、ノーマリーオフ、即ちエンハンスメント型の特性を有している。
【００２１】
第１メモリセル４のうち第１のＭＯＳトランジスタ４ａと第２のＭＯＳトランジスタ４ｃのそれぞれのゲート電極は同じワード線ＷＬに接続されている。また、第１のＭＯＳトランジスタ４ａの一方のソース／ドレインは第１のビット線ＢＬ１に接続され、他方のソース／ドレイン領域は第１の強誘電体キャパシタ４ｂの上部電極に接続されている。
【００２２】
また、第２のＭＯＳトランジスタ４ｃの一方のソース／ドレインは第２のビット線ＢＬ２に接続され、他方のソース／ドレイン領域は第２の強誘電体キャパシタ４ｄの上部電極に接続されている。さらに、第１、第２の強誘電体キャパシタ４ｂ、４ｄの下部電極は、同じプレート線ＰＬに接続されている。
【００２３】
第２のメモリセルアレイ領域３では、第２の方向Ｙに伸びる複数の第３、第４のビット線ＢＬ３、ＢＬ４が第１の方向Ｘに間隔をおいて形成されている。第３のビット線ＢＬ３と第４のビット線ＢＬ４は交互に形成されている。
【００２４】
第２のメモリセルアレイ領域３では、第１の方向Ｘ、第２の方向Ｙに複数の第２メモリセル５が配置されている。複数の第２メモリセル５は、マトリクス状に配置される。第１の方向Ｘを行方向、第２の方向Ｙを列方向とする。
【００２５】
第２メモリセル５は、図２（ｂ）に例示するように、第３、第４のＭＯＳトランジスタ５ａ、５ｃと第３、第４の強誘電体キャパシタ５ｂ、５ｄを含む２Ｔ２Ｃ型の構造を有している。また、ワード線ＷＬのそれぞれにおいて、屈曲部６を堺にしてその両側の少なくとも一方には、同じ数、例えば８個の第２メモリセル５が接続されている。
【００２６】
第３、第４のＭＯＳトランジスタ５ａ、５ｃは、第１、第２のＭＯＳトランジスタ４ａ
、４ｃに比べて、ゲート電圧の閾値電圧が低く、オフリーク電流がわずかに高い特性、即ち準ディプレッション型の特性を有している。
【００２７】
その目標とする閾値電圧は、第２のメモリセルアレイ領域３において、データ読み出しに必要な時間でデータが消失しない程度の大きさのリーク電流が流れる特性、例えば図３に例示する特性に調整する必要がある。そのような特性となるＭＯＳトランジスタは、後述するようにチャネル領域における不純物濃度のドーズ量調整を経て形成される。
【００２８】
第２メモリセル５における第３のＭＯＳトランジスタ５ａと第４のＭＯＳトランジスタ５ｃのそれぞれのゲート電極は同じワード線ＷＬに接続されている。また、第３のＭＯＳトランジスタ４ａの一方のソース／ドレインは第３のビット線ＢＬ３に接続され、他方のソース／ドレイン領域は第３の強誘電体キャパシタ５ｂの上部電極に接続されている。
【００２９】
また、第４のＭＯＳトランジスタ５ｃの一方のソース／ドレインは第４のビット線ＢＬ４に接続され、他方のソース／ドレイン領域は第４の強誘電体キャパシタ５ｄの上部電極に接続されている。さらに、第３、第４の強誘電体キャパシタ５ｂ、５ｄの下部電極は、同じプレート線ＰＬに接続されている。
【００３０】
上記の第１、第２のメモリセルアレイ領域２、３は、センスアンプ／ライトアンプ７、ワード線セレクタ８、プレート線駆動回路９等を含む周辺回路１０に接続されている。例えば、第１〜第４のビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４はセンスアンプ／ライトアンプ７に接続され、ワード線ＷＬはワード線セレクタ８に接続され、プレート線ＰＬはプレート線駆動回路９に接続される。
【００３１】
上記した第１のメモリセルアレイ領域２において、２Ｔ２Ｃ型の第１メモリセル４にデータが書き込まれた状態では、第１、第２の強誘電体キャパシタ４ｂ、４ｄは相対的に逆方向に分極している。例えば、データ「０」の状態では図２（ａ）に例示するように、第１の強誘電体キャパシタ４ｂが上方向の分極特性を持ち、第２の強誘電体キャパシタ４ｄは下方向の分極特性を持っている。データ「１」では、それらとは逆の方向の分極となる。
【００３２】
データを読み出す際には、ワード線ＷＬを高電圧状態にすることにより、第１、第２のＭＯＳトランジスタ４ａ、４ｃをオン状態にする。このとき、同時に第１、第２の強誘電体キャパシタ４ｂ、４ｄの下部電極に接続されたプレート線ＰＬを高電圧状態にすると、蓄えられたデータに応じて第１の強誘電体キャパシタ４ｂから第１のビット線ＢＬ１に電荷が移動するとともに、第２の強誘電体キャパシタから第２のビット線ＢＬ２に電荷が移動する。
【００３３】
データが「０」の状態では、第１の強誘電体キャパシタ４ｂに上向きの残留分極があり、第２の強誘電体キャパシタ４ｄに下向きの残留分極があるので、第１のＭＯＳトランジスタ４ａに接続された第１のビット線ＢＬ１には図４に例示するＪ０に相当する電荷が移動し、また、第２のＭＯＳトランジスタ４ｃに接続された第２のビット線ＢＬ２には図４に例示するＪ１に相当する電荷が移動する。
【００３４】
これらの電荷量に応じて、第１、第２のビット線ＢＬ１、ＢＬ２の電位が上昇するので、その大小をセンスアンプにより比較することにより、「０」か「１」であると判定する。データが「０」の場合には、第１のビット線ＢＬ１の電位は第２のビット線ＢＬ２の電位より低くなり、データが「１」の場合は、第１のビット線ＢＬ１の電位は第２のビット線ＢＬ２の電位より高くなる。
【００３５】
図４において、データ「１」を読み出すために点ａから点ｂを経て点ｃに状態が移動した後に、下部電極に加える電圧をゼロとすると、点ｃから点ａには戻らずに、点ｄに移動する。従って、次の読出し時に元の値を再度読み出せるように、データを読んだ後に元のデータを書き戻す。以上の読み出し動作は、第２のメモリセルアレイ領域３における第２のメモリセル５でも同様である。
【００３６】
以上のような第１のメモリセルアレイ領域２に書き込まれたデータの読み出しの際には、第１のメモリセルアレイ領域２のうち読み出し対象となって選択された第１のメモリセル４と同じ列にあって同じプレート線ＰＬに接続される第２のメモリセルアレイ領域３内の第２のメモリセル５においては次のような現象が生じる。
【００３７】
即ち、プレート線ＰＬが高電圧状態になった時点で、第２のメモリセル５に接続されたワード線ＷＬと第３、第４のビット線ＢＬはともに低電圧状態である。従って、第３、第４のＭＯＳトランジスタ５ａ、５ｃのゲート電極は低電圧状態であり、オフ状態にある。
【００３８】
この状態では、第３、第４のＭＯＳトランジスタ５ａ、５ｃは準ディプレッション型であるために、第３、第４のＭＯＳトランジスタ５ａ、５ｃのそれぞれの２つのソース／ドレインの間に電位差が発生する。これにより、第３、第４の強誘電体キャパシタ５ｂ、５ｄに蓄積された電荷が第３、第４のＭＯＳトランジスタ５ａ、５ｃ、第３又は第４のビット線ＢＬ３、ＢＬ４を通して僅かに漏れることになる。ただし、プレート線ＰＬが低電圧の場合には、第３、第４のＭＯＳトランジスタ５ａ、５ｃのそれぞれの２つのソース／ドレイン間の電位差が極めて小さくなるのでリーク電流は実質的に流れない。
【００３９】
従って、第１のメモリセルアレイ領域２におけるデータの読み出し、書き込みの動作を繰り返すことにより、第２のメモリセルアレイ領域３の第３、第４の強誘電体キャパシタ３ｂ、３ｄに蓄積された電荷が失われ易い。即ち、第２のメモリセルアレイ領域３では書き込まれたデータが破壊される可能性が高くなる。
【００４０】
ところで、第２のメモリセルアレイ領域３に例えばセキュリティデータを書き込む場合には、そのデータを１回又は予定の回数だけ読み出す必要がある。そこで、その回数だけデータを読み出した後に、第２のメモリセルアレイ領域３のデータの破壊が始まるように、第３、第４のＭＯＳトランジスタ５ａ、５ｃの特性、例えばオフ電流値を予め調整しておく。これは、選択されない第２のメモリセル５にプレート電圧が印加されることがあるからである。
【００４１】
これにより、第２のメモリセルアレイ領域３に例えばセキュリティ対策に必要なデータを書き込み、そのデータを読み出した後に、第１のメモリセルアレイ領域２のデータを書き込み又は読み出すことによりセキュアデータを消失させることになる。
【００４２】
ところで、第１のメモリセルアレイ領域２のデータを読み出し、書き込む際に、第２のメモリセルアレイ領域３に書き込まれたデータを一時的に第１のメモリセルアレイ領域２に書き込んでもよい。このようなデータの移動を一時的に行うことにより、第２のメモリセルアレイ領域３のデータの消失を防止できるので、例えば、指定された期間だけセキュアデータを保存しておくことが可能になる。
【００４３】
以上のような半導体記憶装置では、第１のメモリセルアレイ領域２の読み出し動作、書き込み動作によってデータが消失し易い第２のメモリセルアレイ領域３を設けている。これにより、本実施形態に係る半導体記憶装置を高いセキュリティ性の認証半導体装置として対応することができ、しかも、物理的、電気的な解析が防止できる。
【００４４】
次に、第１のメモリセルアレイ領域２内の第１のＭＯＳトランジスタ４ａ、第１の強誘電体キャパシタ４ｂ、および、第２のメモリセルアレイ領域３内の第３のＭＯＳトランジスタ５ａ、第３の強誘電体キャパシタ５ｂの形成工程の一例を説明する。なお、第１、第２のＭＯＳトランジスタ４ａ、４ｃは同じ形成方法であり、第１、第２の強誘電体キャパシタ４ｂ、４ｄは同じ形成方法が採用される。さらに、第３、第４のＭＯＳトランジスタ５ａ、５ｃは同じ形成方法であり、第３、第４の強誘電体キャパシタ５ｂ、５ｄは同じ形成方法が採用される。
【００４５】
図７〜図９は、上記の半導体記憶装置のメモリセルを形成する工程の一例を示す断面図である。次に、図７（ａ）に例示する構造を形成するまでの工程を説明する。
【００４６】
まず、半導体基板であるシリコン基板１１の複数の活性領域の周囲に素子分離層１２としてシャロートレンチアイソレーション（ＳＴＩ）を形成する。なお、半導体基板としてＳＯＩ基板を採用してもよい。
【００４７】
ＳＴＩの形成のために、まず、素子分離領域に開口部を有する平面形状のシリコン酸化膜、シリコン窒化膜の二層構造のマスクをシリコン基板１１上に形成する。その後に、マスクの開口部を通してシリコン基板１１をエッチングすることにより溝を形成し、さらに溝内にシリコン酸化膜を埋め込む。これによりＳＴＩが形成される。マスク上の埋め込み用シリコン酸化膜は化学機械研磨（ＣＭＰ）法により除去され、その後にマスクが除去される。なお、素子分離層１２は、ＬＯＣＯＳ法により形成してもよい。
【００４８】
続いて、素子分離層１２に隣接する複数の活性領域にｐ型（第２導電型）不純物としてホウ素イオンを注入する。これにより、第１のメモリセルアレイ領域２の活性領域に第１のＰウェル１３を形成し、同時に第２のメモリセルアレイ領域３に第２のＰウェル１４を形成する。ここでは、ホウ素イオン注入条件として、例えば、ドーズ量を約３．０×１０１３／ｃｍ２、加速エネルギーを約３００ｋｅＶとする。
【００４９】
次に、図７（ｂ）に例示する断面図と図５に例示する平面図に示すように、シリコン基板１１の上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン１５をマスクとして形成する。レジストパターン１５は、第２のメモリセルアレイ領域３にある全ての第２のＰウェル１４のうちゲート電極１９ｇを形成しようとするゲート形成領域（チャネル領域）の一部領域１４ａを覆うとともに他を露出する開口部１５ｂを有する。さらに、レジストパターン１５は、第１のメモリセルアレイ領域２にある全ての第１のＰウェル１４を露出する開口部１５ａを有する。
【００５０】
続いて、レジストパターン１５の開口部１５ａ、１５ｂから露出したＰウェル１３、１４内に１回目の閾値電圧調整用のｐ型不純物イオンを注入し、第１閾値調整領域１６、１７ａを形成する。ｐ型不純物イオンの注入条件として、例えば、ホウ素イオンのドーズ量をＡ１×１０ｚ／ｃｍ２、加速エネルギーを約３００ｋｅＶとする。その後に、レジストパターン１５を溶剤により除去する。
【００５１】
さらに、図７（ｃ）に例示するように、素子分離層１２から露出したＰウェル１３、１４内に、２回目の閾値調整用のｐ型不純物イオンを注入する。ｐ型不純物イオン注入条件として、例えば、ホウ素イオンのドーズ量をＡ２×１０ｚ／ｃｍ２、加速エネルギーを約３００ｋｅＶとする。
【００５２】
これにより、第１のメモリセルアレイ領域２内のＰウェル１３内の第１閾値調整領域１６には合計でホウ素イオンのドーズ量が（Ａ１＋Ａ２）×１０ｚ／ｃｍ２となる。また、第２のメモリセルアレイ領域３のＰウェル１４内では、チャネル領域の一部領域１４ａは
ドーズ量が約Ａ２×１０ｚ／ｃｍ２と低い第２の閾値調整領域１７ｂとなり、残りの閾値調整領域１７ａのドーズ量が（Ａ１＋Ａ２）×１０ｚ／ｃｍ２と高くなる。Ａ２の値として、例えばＡ２／（Ａ１＋Ａ２）＝０．６７〜０．５５の条件に設定する。
【００５３】
ここで、図５に例示する第１のＭＯＳトランジスタ４ａのゲート電極１８ｇと第３のＭＯＳトランジスタ５ａのゲート電極１９ｇのそれぞれの長さＬｗを１０μｍとするとともに、ゲート電極１８ｇ、１９ｇの印加電圧を３Ｖとする。そのような条件では、以上の不純物のドーズ量が調整されることにより図６に例示するような特性となる。即ち、第１のＭＯＳトランジスタ４ａのオフ電流が約２×１０１１Ａ〜約９×１０１３Ａとなる一方で、第３のＭＯＳトランジスタ５ａの閾値電圧が低くなってオフ電流が１０１７Ａ台となるようにｐ型不純物のドーズ量が調整される。
【００５４】
また、第１のＭＯＳトランジスタ４ａのオン電流が１μＡとなるゲート電圧の場合に、第３のＭＯＳトランジスタ５ａの閾値電圧は第１のＭＯＳトランジスタ４ａの閾値電圧よりも０．１Ｖ〜０．８Ｖ程度、好ましくは０．３Ｖ〜０．６Ｖ程度に低くなるように特性が調整される。
【００５５】
ところで、オフ電流の調整のために、不純物ドーズ量を調整するのではなく、第１のＭＯＳトランジスタ４ａ、第３のＭＯＳトランジスタ５ａのそれぞれの長さＬｗを異ならせてもよい。例えば、第３のＭＯＳトランジスタ５ａのゲート電極１９ｇの長さＬｗを、第１のＭＯＳトランジスタ４ａのゲート電極１８ｇの長さＬｗよりも長くしてもよい。
【００５６】
次に、図７（ｄ）に示す構造を形成するまでの工程を説明する。
まず、第１、第２のＰウェル１３、１４のそれぞれの表面に、例えば約３．０ｎｍ程度の薄いゲート絶縁膜１８ａ、１９ａを熱酸化等により形成する。さらに、ゲート絶縁膜１８ａ、１９ａ上に、気相成長（ＣＶＤ）法により膜厚が例えば約１８０ｎｍの多結晶シリコン膜を形成する。
【００５７】
その後に、多結晶シリコン膜とゲート絶縁膜１８ａ、１９ａをリソグラフィー及びそれに続くドライエッチングにより加工し、これによりゲート絶縁膜１８ａ、１９ａ上にゲート電極１８ｇ、１９ｇを形成する。ゲート電極１８ｇ、１９ｇは、図１に例示するワード線ＷＬの一部となる。なお、ゲート電極１８ｇ、１９ｇ上にはシリコン窒化膜からなるキャップ膜（不図示）を形成してもよい。
【００５８】
続いて、ゲート電極１８ｇ、１９ｇをマスクとして第１、第２のＰウェル１３、１４内に、ｎ型（第１導電型）不純物、例えばヒ素（Ａｓ）イオンを注入する。これにより、ゲート電極１８ｇ、１９ｇの両側の第１、第２のＰウェル１３、１４内のそれぞれにｎ型エクステンション領域１８ｂ、１８ｃ、１９ｂ、１９ｃを形成する。
【００５９】
さらに、全面に例えばシリコン酸化膜をＣＶＤ法により形成し、このシリコン酸化膜を略垂直方向にエッチバックすることにより、ゲート電極１８ｇ、１９ｇの側面にシリコン酸化膜を残し、これを絶縁性のサイドウォール２０として使用する。
【００６０】
さらに、ゲート電極１８ｇ、１９ｇ及びサイドウォール２０をマスクとしてＰウェル１３、１４内にｎ型不純物、例えばリン（Ｐ）イオンを注入し、ｎ型ソース／ドレイン領域１８ｓ、１８ｄ、１９ｓ、１９ｄを形成する。このイオン注入は、ｎ型エクステンション領域１８ｂ、１８ｃ、１９ｂ、１９ｃよりも不純物濃度が高くなる条件に設定される。
【００６１】
その後に、シリコン基板１１の上に、コバルト、ニッケル等の金属をスパッタ法により形成し、これをアニールすることにより、ゲート電極１８ｇ、１９ｇの上にシリサイド層
２１ａ、２２ａを形成するとともに、ｎ型ソース／ドレイン領域１８ｓ、１８ｄ、１９ｓ、１９ｄの表面にもシリサイド層２１ｓ、２１ｄ、２２ｓ、２２ｄを形成する。その後に、不要な金属を除去する。
【００６２】
これにより、上記の第１、第３のＭＯＳトランジスタ４ａ、４ｂの基本的な構造を完成させる。さらに、ＭＯＳトランジスタ４ａ、５ａ及び素子分離層１２の上に保護絶縁膜２３としてシリコン窒化膜をＣＶＤ法により例えば約２０ｎｍの厚さに形成する。
【００６３】
次に、図８（ａ）に示す構造を形成するまでの工程について説明する。
まず、保護絶縁膜２３の上に、第１の層間絶縁膜２４としてＣＶＤ法によりシリコン酸化膜を例えば約１μｍの厚さに形成する。さらに、フォトリソグラフィとこれに続くエッチングにより、第１層間絶縁膜２４及び保護膜２３のうちｎ型ソース／ドレイン領域１８ｓ、１８ｄ、１９ｓ、１９ｄの上にコンタクトホールを形成する。
【００６４】
続いて、コンタクトホール内に、バリア膜として窒化チタン（ＴｉＮ）膜をスパッタ法により形成し、さらに主導体膜としてタングステンをＣＶＤ法により埋め込む。その後に、第１層間絶縁膜２４上のバリア膜及び主導体膜を化学機械研磨（ＣＭＰ）法により除去する。これにより、それぞれのコンタクトホール内に残されたバリア膜及び主導体膜をコンタクトプラグ２５ｓ、２５ｄ、２６ｓ、２６ｄとして使用する。
【００６５】
さらに、コンタクトプラグ２５ｓ、２５ｄ、２６ｓ、２６ｄ及び第１層間絶縁膜２４の上に、酸化防止膜２７としてシリコン酸化膜、シリコン窒化酸化膜をそれぞれ例えば約１３０ｎｍ、約１００ｎｍの厚さとなるようにＣＶＤ法により形成する。その後に、酸化防止膜２７上に、下地絶縁膜２８としてアルミナ（Ａｌ２Ｏ３）膜をスパッタ法により例えば約２０ｎｍの厚さに形成する。
【００６６】
次に、図８（ｂ）に例示する構造を形成するまでの工程を説明する。
まず、下地絶縁膜２８の上に、下部電極膜２９、強誘電体膜３０を順に形成する。下部電極膜２９として、例えばプラチナ（Ｐｔ）膜をスパッタ法により例えば約１５０ｎｍの厚さに形成する。また、強誘電体膜３０として、Ｐｂ、Ｚｒ、Ｔｉ、酸素を含むペロブスカイト構造の膜、例えばＰＬＳＺＴ膜をＲＦスパッタ法により約１４０ｎｍの厚さに形成する。強誘電体膜３０として、その他の強誘電体材料、例えばビスマス系材料膜、チタン酸バリウ膜を形成してもよい。
【００６７】
続いて、強誘電体膜３０を酸素含有雰囲気中でＲＴＡ処理を施し、強誘電体膜３０を結晶化する。さらに、強誘電体膜３０上に、例えば導電性酸化物であるＩｒＯ2を材料とする上部電極層３１を反応性スパッタ法により約２５０ｎｍの厚さに形成する。なお、上部電極層３１の材料として、ＩｒＯ2の代わりにＩｒ、Ｒｕ、ＲｕＯ2、ＳｒＲｕＯ3、その他の導電性酸化物やこれらの積層構造としても良い。
【００６８】
次に、図８（ｃ）に例示する構造を形成するまでの工程を説明する。
まず、リソグラフィー及びそれに続くドライエッチングにより上部電極膜３１を複数の電極形状に加工して、キャパシタ用の上部電極３１ａ、３１ｂのパターンを形成する。続いて、下地絶縁膜２８、強誘電体膜３０及び下部電極膜２９をリソグラフィー及びそれに続くドライエッチングにより加工して、プレート線ＰＬを兼ねたキャパシタ用の下部電極２９ａ、２９ｂを形成する。各々の下部電極２９ａ、２９ｂは、その上方に複数の上部電極３１ａ、３１ｂが重ねられるストライプ形状を有している。
【００６９】
第１のメモリセルアレイ領域２内の下部電極２９ａは、第１のＭＯＳトランジスタ４ａの側方の素子分離層１２の上方に形成され、強誘電体膜３０及び上部電極３１ａとともに
第１の強誘電体キャパシタ４ｂとなる。同様に、第２のメモリセルアレイ領域３内の下部電極２９ｂは、第３のＭＯＳトランジスタ５ａの横の素子分離層１２の上方に形成され、強誘電体膜３０及び上部電極３１ｂとともに第３の強誘電体キャパシタ５ｂとなる。
【００７０】
その後に、成膜、エッチングにより受けた第１の強誘電体キャパシタ４ｂ、第３の強誘電体キャパシタ５ｂのダメージをなくすために、回復アニールを施す。回復アニールとして、アニール炉内の酸素雰囲気中において約６５０℃の温度で４０分間のファーネスアニールを行う。この後に、第１の強誘電体キャパシタ４ｂ、第３の強誘電体キャパシタ５ｂ及び酸化防止膜２７の上に、保護膜３２として例えばスパッタ法によりアルミナ膜を約２０ｎｍの厚さに形成する。
【００７１】
さらに、強誘電体キャパシタ４ｂ、５ｂを覆うように、保護膜３２及び下地絶縁膜２８の上に第２層間絶縁膜３３を形成する。ここで、第２層間絶縁膜３３として、例えばＴＥＯＳを使用するプラズマＣＶＤ法によりシリコン酸化膜を形成する。また、ＣＭＰにより第２層間絶縁膜３３の表面を研磨する。ＣＭＰの後に、第２層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施してもよい。さらに、第２層間絶縁膜３３上に酸化防止膜３４としてシリコン窒化膜をＣＶＤ法により形成し、さらにその上に配線用下地絶縁膜３５としてシリコン酸化膜をＣＶＤ法により形成する。
【００７２】
次に、図９（ａ）に例示する構造を形成する工程について説明する。
まず、配線用下地絶縁膜３５、酸化防止膜３４、第２層間絶縁膜３３及び保護膜３２をパターニングし、第１、第３の強誘電体キャパシタ４ｂ、５ｂの下部電極２９ａ、２９ｂおよび上部電極３１ａ、３１ｂに達するコンタクトホール３を形成する。その後に、例えば、酸素含有雰囲気中でアニール（回復アニール）を行い、これまでのエッチングプロセス等により劣化した強誘電体キャパシタ特性を回復させる。
【００７３】
さらに、配線用下地絶縁膜３５、酸化防止膜３４、第２層間絶縁膜３３、保護膜３２及び酸化防止膜２７をパターニングし、第１、第２のメモリセルアレイ領域２、３内のぞれぞれのコンタクトプラグ２５ｓ、２５ｄ、２６ｓ、２６ｄの上にビアホールを形成する。続いて、第１、第２のメモリセルアレイ領域２、３内のビアホールの内面に例えばスパッタ法を用いてＴｉＮ膜を形成し、さらに、ＣＶＤ法を用いて主導体膜としてタングステン膜をビアホールに埋め込む。
【００７４】
その後、第２層間絶縁膜３３上のＴｉＮ膜及びタングステン膜をＣＭＰで除去することにより、コンタクトホールに残されたＴｉＮ膜及びタングステン膜をそれぞれビアプラグ３６ａ〜３６ｈとして使用する。
【００７５】
次に、図９（ｂ）に例示する構造を形成するまでの工程を説明する。
まず、第２層間絶縁膜３３とビアプラグ３６ａ〜３６ｈの上に、例えばＴｉ／ＴｉＮ膜、アルミニウム−銅合金膜（ＡｌＣｕ膜）、およびＴｉ／ＴｉＮ膜をそれぞれ順に積層し、これらをパターニングして第１層目の配線３７ａ、３７ｃ、３７ｅ、３７ｆ、導電性パッド３７ｂ、３７ｄを形成する。
【００７６】
この場合、第１のＭＯＳトランジスタ４ａの一方のソース／ドレイン領域１８ｄは、コンタクトプラグ２５ｄ、ビアプラグ３６ｃ、第１層目の配線３７ａ及びビアプラグ３６ａを介して第１の強誘電体キャパシタ４ｂの上部電極３１ａに接続される。同様に、第３のＭＯＳトランジスタ５ａの一方のソース／ドレイン領域１９ｄは、コンタクトプラグ２６ｄ、ビアプラグ３６ｇ、第１層目の配線３７ｅ及びビアプラグ３６ｅを介して第１の強誘電体キャパシタ５ｂの上部電極３１ｂに接続される。
【００７７】
第１のＭＯＳトランジスタ４ａの他方のソース／ドレイン領域１８ｓは、コンタクトプラグ２５ｓ、ビアプラグ３６ｄを介して第１層目の導電性パッド３７ｂに接続される。また、第２のＭＯＳトランジスタ５ａの他方のソース／ドレイン領域１９ｓは、コンタクトプラグ２６ｓ、ビアプラグ３６ｈを介して第１層目の導電性パッド３７ｄに接続される。
【００７８】
第１、第３の強誘電体キャパシタ４ｂ、５ｂの下部電極２９ａ、２９ｂ、即ちプレート線ＰＬに接続されたビアプラグ３６ｂ、３６ｆは、それぞれ第１層目の配線３７ｃ、３７ｆを介して図１に例示の周辺回路１０に接続される。
【００７９】
続いて、第１層目の配線３７ａ、３７ｃ、３７ｅ、３７ｆ、導電性パッド３７ｂ、３７ｄ及び第２層間絶縁膜３３上に第３層間絶縁膜３８を形成し、さらに、第３層間絶縁膜３８のうち導電性パッド３７ｂ、３７ｄ等の上にビアホールを形成し、それらの中に金属膜を充填して第２層目のビアプラグ３９ａ、３９ｂを形成する。
【００８０】
さらに、第３層間絶縁膜３８上に第２層目の配線４０ａ〜４０ｄを形成する。第１のＭＯＳトランジスタ４ａの他方のソース／ドレイン領域１８ｓに電気的に接続される第２層目のビアプラグ３９ａに接続される第２層目の配線４０ａは、他の配線を介して図１に例示するビット線ＢＬ１に接続される。同様に、第３のＭＯＳトランジスタ５ａの他方のソース／ドレイン領域１９ｓに電気的に接続される第２層目のビアプラグ３９ｂに接続される第２層目の配線４０ｃは、他の配線を介してビット線ＢＬ３に接続される。
【００８１】
その後に、第２層目の配線４０ａ〜４０ｄ及び第３層間絶縁膜３８の上に、第４層間絶縁膜４１を形成し、その中にビアプラグ（不図示）を形成した後に、第４層間絶縁膜４１の上に第３層目の配線４２ａ〜４２ｄを形成する。さらに、同様にして、第５層間絶縁膜４３、第４層目の配線４４ａ、４４ｂ、第６層間絶縁膜４５、第５層目の配線４６、４６ｂ、第６層層間絶縁膜４７、カバー膜４８等を形成する。
【００８２】
以上のように、第３のＭＯＳトランジスタ５ａの閾値電圧調整用の不純物の濃度を一部領域で変更する工程を加えるだけで、図１に示す半導体記憶装置のメモリセルアレイ領域２、３を形成することができる。
【００８３】
上記のメモリセルは２Ｔ２Ｃ型のメモリセルについて説明したが、ＭＯＳトランジスタをメモリの選択素子に使用する１Ｔ１Ｃ型のメモリセルについても同様に適用することができる。即ち、セキュアデータ記憶用のメモリセルアレイ領域と通常のデータ記憶用のメモリセルアレイ領域について、各々のＭＯＳトランジスタの閾値を異ならせることにより、通常のデータの読み出し時、書き込み時にセキュアデータが消去されやすくすることができる。
【００８４】
また、上記実施形態では、強誘電体キャパシタとしてプレーナ型を使用したが、スタック型を使用してもよい。さらに、上記の半導体装置は、半導体記憶装置とロジック装置が混載されているシステムＬＳＩであってもよい。
【００８５】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【００８６】
次に、本発明の実施形態について特徴を付記する。
（付記１）第１トランジスタと、前記第１トランジスタに接続される第１キャパシタとを有する第１メモリセルを含む第１メモリセルアレイと、前記第１トランジスタよりもオフ電流が高い第２トランジスタと、前記第２トランジスタに接続される第２キャパシタとを有する第２メモリセルを含む第２メモリセルアレイと、を有する半導体装置。
（付記２）前記第１トランジスタは第１導電型の第１のＭＯＳトランジスタであり、前記第２トランジスタは第１導電型の第２のＭＯＳトランジスタであることを特徴とする付記１に記載の半導体装置。
（付記３）前記第２のＭＯＳトランジスタのゲート電極の下方の第１の半導体領域のうち少なくとも一部領域内に導入される第２導電型不純物の第１ドーズ量は、前記第１のＭＯＳトランジスタのゲート電極の下方の第２の半導体領域内に導入される第２導電型不純物の第２ドーズ量よりも低いことを特徴とする付記２に記載の半導体装置。
（付記４）前記第１導電型はｎ型であり、前記第２導電型不純物はｐ型不純物である付記３に記載の半導体装置。
（付記５）前記第１キャパシタと前記第２キャパシタはそれぞれ強誘電体キャパシタであることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置。
（付記６）前記第１メモリセルは、前記第１トランジスタに接続される前記第１キャパシタの他に、第３トランジスタに接続される第３キャパシタを有し、前記第２メモリセルは、前記第２トランジスタに接続される前記第２キャパシタの他に、第４トランジスタに接続される第４キャパシタを有することを特徴とする付記１乃至付記５のいずれか１つに記載の半導体装置。
（付記７）前記第１トランジスタは、第１ワード線と前記第１キャパシタの一方の電極に接続され、前記第３トランジスタは、前記第１ワード線と前記第３キャパシタの一方の電極に接続され、前記第２トランジスタは、第２ワード線と前記第２キャパシタの一方の電極の間に接続され、前記第４トランジスタは、前記第２ワード線と前記第４キャパシタの一方の電極に接続され、前記第１キャパシタ、前記第２キャパシタ、前記第３キャパシタ及び前記第４キャパシタのぞれぞれの他方の電極は同じプレート線に接続されることを特徴とする付記１乃至付記６に記載の半導体装置。
（付記８）半導体基板の第１トランジスタ形成領域の第１ゲート電極形成領域内に電圧調整用の一導電型不純物を第１ドーズ量で導入する工程と、前記半導体基板の第２トランジスタ形成領域の第２ゲート電極形成領域の下の少なくとも一部領域内に、前記第１ドーズ量よりも低い第２ドーズ量で前記一導電型不純物を導入する工程と、前記第１トランジスタ形成領域内の前記第１ゲート電極形成領域の上方に第１ゲート電極を形成する工程と、前記第２トランジスタ形成領域内の前記第２ゲート電極形成領域の上方に第２ゲート電極を形成する工程と、前記第１トランジスタ形成領域内の前記第１ゲート電極の両側に第１のソース／ドレイン領域を形成する工程と、前記第２トランジスタ形成領域内の前記第２ゲート電極の両側に第２のソース／ドレイン領域を形成する工程と、前記半導体基板の上方に、前記第１のソース／ドレイン領域の一方に接続される第１キャパシタを形成する工程と、前記半導体基板の上方に、前記第２のソース／ドレイン領域の一方に接続される第２キャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記９）前記第１トランジスタ形成領域内の前記第１ゲート電極形成領域に導入される前記一導電型不純物は、前記第２トランジスタ形成領域内の前記第２ゲート電極形成領域のうち前記一部領域とは別の領域にも前記第１ドーズ量で導入されることを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記前記第２トランジスタ形成領域内の前記第２ゲート電極形成領域のうち前記一部領域はマスクによって覆われることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）前記第１キャパシタと前記第２キャパシタは、それぞれ強誘電体キャパシタであることを特徴とする付記７乃至付記１０のいずれかに記載の半導体装置の製造方法。
【符号の説明】
【００８７】
１  半導体記憶装置
２、３  メモリセルアレイ
４、５  メモリセル
４ａ、４ｃ  ＭＯＳトランジスタ
４ｂ、４ｄ  強誘電体キャパシタ
５ａ、５ｃ  ＭＯＳトランジスタ
５ｂ、５ｄ  強誘電体キャパシタ
ＢＬ１〜ＢＬ４  ビット線
ＰＬ  プレート線
ＷＬ  ワード線
１１  シリコン基板
１３、１４  Ｐウェル
１５  レジストパターン
１８ｇ  ゲート電極
１８ｓ、１８ｄ  ソース／ドレイン領域
１９ｇ  ゲート電極
１９ｓ、１９ｄ  ソース／ドレイン領域
【図１】
0005699772.tif 000002
【図２】
0005699772.tif 000003
【図３】
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【図４】
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【図５】
0005699772.tif 000006
【図６】
0005699772.tif 000007
【図７】
0005699772.tif 000008
【図８】
0005699772.tif 000009
【図９】
0005699772.tif 000010