(57)【特許請求の範囲】
【請求項１】
チョッパ方式で用いる２入力・２出力のオペアンプの第１入力端子と第１出力端子の間と、前記オペアンプの第２入力端子と第２出力端子の間の夫々に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが直列に接続されており、
前記第１入力端子と第１出力端子の間に接続されている前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタの接続順序と、前記第２入力端子と第２出力端子の間に接続されている前記ＮＭＯＳトランジスタとＰＭＯＳトランジスタの接続順序が同一であり、
前記各ＭＯＳトランジスタの前記出力端子側の電極とゲート電極に、前記各ＭＯＳトランジスタのドレイン・ソース間に流れる電流を一定電流以下に制限するゲート・ソース間電圧を印加するゲート・ソース間電圧調整回路が接続されていることを特徴とするチャージアンプ。
【請求項２】
前記各ＭＯＳトランジスタのボディが前記出力端子側の電極を介して前記ゲート・ソース間電圧調整回路に接続されていることを特徴とする請求項１に記載のチャージアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対のＭＯＳトランジスタを直列に接続した回路を帰還抵抗に用いるとともにチョッパ方式で利用するチャージアンプに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタのドレイン・ソース間を流れる最大電流は、ＭＯＳトランジスタのゲート・ソース間に印加する電圧によって決まる。ゲート・ソース間に印加する電圧を調整することによって、ＭＯＳトランジスタのドレイン・ソース間を流れる電流を制限することができる。またＭＯＳトランジスタを用いると、ドレイン・ソース間電圧が上昇しても通電電流が増大しない（通電電流が飽和する）現象を得ることができる。
例えば、図９（１）に示されているように、ゲート・ソース間電圧調整回路５でゲート・ソース間に印加する電圧が調整されているＮＭＯＳトランジスタ４を入力端子２と出力端子８の間に挿入すれば、入力端子２から出力端子８に流れる電流を一定電流以下に制限することができる。
同様に、図１０（１）に示されているように、ゲート・ソース間電圧調整回路７でゲート・ソース間に印加する電圧が調整されているＰＭＯＳトランジスタ６を出力端子８と入力端子２の間に挿入すれば、出力端子８から入力端子２に流れる電流を一定電流以下に制限することができる。
【０００３】
しかしながら、上記の現象は通電方向によって制約されている。ＭＯＳトランジスタのソースとドレインは、ＭＯＳトランジスタの構造では決められず、通電方向に応じて交代するからである。図９の場合、入力端子２の電圧が出力端子８の電圧よりも高く、入力端子２から出力端子８に向けて電流が流れる場合には、（１）に示すように、ＮＭＯＳトランジスタ４の出力端子８側の電極４８がソースＳとなるために、入力端子２の電圧が上昇してもゲートＧ・ソースＳ間電圧は上昇せず、ドレインＤ・ソースＳ間を流れる飽和電流の値が上昇することがない。
しかしながら、出力端子８の電圧が入力端子２の電圧よりも高く、出力端子８から入力端子２に向けて電流が流れる場合には、（２）に示すように、ＮＭＯＳトランジスタ４の入力端子２側の電極４２がソースＳとなるために、出力端子８の電圧が上昇すれば、ゲートＧ・ソースＳ間電圧まで上昇してしまう。電圧調整回路５は、（１）の場合には、ゲートＧ・ソースＳ間の電圧調整回路として機能するが、（２）の場合には、ゲートＧ・ソースＳ間の電圧調整回路として機能しない。（２）に示す場合、出力端子８の電圧が上昇すれば、ゲートＧ・ソースＳ間電圧が上昇し、ドレインＤ・ソースＳ間を流れる飽和電流の値まで上昇してしまう。出力端子８の電圧が入力端子２の電圧よりも高い場合には、ＮＭＯＳトランジスタ４が挿入されていても、電圧差の上昇に追従して通電電流値が増大してしまう。
【０００４】
図１０の場合、出力端子８の電圧が入力端子２の電圧よりも高く、出力端子８から入力端子２に向けて電流が流れる場合には、（１）に示すように、ＰＭＯＳトランジスタ６の出力端子８側の電極６８がソースＳとなるために、出力端子８の電圧が上昇してもゲートＧ・ソースＳ間電圧は上昇せず、ドレインＤ・ソースＳ間を流れる飽和電流の値が上昇することがない。
しかしながら、入力端子２の電圧が出力端子８の電圧よりも高く、入力端子２から出力端子８に向けて電流が流れる場合には、（２）に示すように、ＰＭＯＳトランジスタ６の入力端子２側の電極６２がソースＳとなるために、入力端子２の電圧が上昇すれば、ゲートＧ・ソースＳ間電圧まで上昇してしまう。電圧調整回路７は、（１）の場合には、ゲートＧ・ソースＳ間電圧調整回路として機能するが、（２）の場合には、ゲートＧ・ソースＳ間の電圧調整回路として機能しない。（２）に示す場合、入力端子２の電圧が上昇すれば、ゲートＧ・ソースＳ間電圧が上昇し、ドレインＤ・ソースＳ間を流れる飽和電流の値まで上昇してしまう。入力端子２の電圧が出力端子８の電圧よりも高い場合には、ＰＭＯＳトランジスタ６が挿入されていても、電圧差の上昇に追従して通電電流値が増大してしまう。
【０００５】
図４は、オペアンプ１４の入力と出力の間に、帰還容量１２ａ，１２ｂと、帰還抵抗１０ａ，１０ｂを接続し、オペアンプ１４でチャージアンプを実現した回路を示している。この場合、帰還容量１２ａ，１２ｂの容量が一定であれば、帰還抵抗１０ａ，１０ｂの抵抗値が高いほど、オペアンプ１４がチャージアンプとして機能する動作周波数帯を下げることができ、チャージアンプとして機能するオペアンプ１４の出力電圧が時間に対して変化する現象を抑制できる。ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタを用いると、高い抵抗値を持つ帰還抵抗１０ａ，１０ｂを実現することができる。通常の配線抵抗で帰還抵抗１０ａ，１０ｂが必要とする高抵抗値に形成するためには、基板上に大きな面積を必要とする。それに対して、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタであれば、微小面積内に作りこむことができる。小型化できるＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタで帰還抵抗１０ａ，１０ｂを実現できるメリットは大きい。特許文献１に、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタで帰還抵抗を実現する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１８５２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図４に例示する場合、オペアンプ１４の出力電圧と入力電圧の大小関係が定まっていない。入力電圧＞出力電圧となることもあれば、入力電圧＜出力電圧となることもある。
図９に示すように、ＮＭＯＳトランジスタ４の出力端子８側の電極４８とゲートＧの間の電圧をゲート・ソース間電圧調整回路５で調整する場合、前記したように、入力電圧＞出力電圧である間は、大きな抵抗値を提供する帰還抵抗１０ａとして機能するが、入力電圧＜出力電圧となると、抵抗値が下がってしまう。図９の回路では、出力電圧と入力電圧の大小関係によらないで、一定の抵抗値を提供する帰還抵抗１０ａとならない。
同様に、図１０に示すように、ＰＭＯＳトランジスタ６の出力端子８側の電極６８とゲートＧの間の電圧をゲート・ソース間電圧調整回路７で調整する場合、前記したように、入力電圧＜出力電圧である間は、大きな抵抗値を提供する帰還抵抗１０ａとして機能するが、入力電圧＞出力電圧となると、抵抗値が下がってしまう。図１０の回路では、出力電圧と入力電圧の大小関係によらないで、一定の抵抗値を提供する帰還抵抗１０ａとならない。
ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタで帰還抵抗１０ｂを実現する場合にも同じ問題が生じる。
図９、図１０に示す入力端子２の電圧と出力端子８の電圧の大小関係によらないで、入力端子２と出力端子８の間の通電電流を一定電流以下に制限できる回路をＭＯＳトランジスタで形成する技術が求められている。
【課題を解決するための手段】
【０００８】
本明細書で開示する技術では、オペアンプの入力端子と出力端子の間に、帰還抵抗を形成する一対のＭＯＳトランジスタを直列に接続する。本技術で用いるオペアンプは、２入力・２出力であり、第１入力端子と第１出力端子の間にもＮＭＯＳトランジスタとＰＭＯＳトランジスタの直列回路を挿入し、第２入力端子と第２出力端子の間にもＮＭＯＳトランジスタとＰＭＯＳトランジスタの直列回路を挿入する。その上で、各ＭＯＳトランジスタのドレイン・ソース間に流れる電流を一定電流以下に制限するゲート・ソース間電圧を各ＭＯＳトランジスタの出力端子側の電極とゲート電極の間に印加する。すなわち、ゲート・ソース間電圧調整回路を、各ＭＯＳトランジスタの出力端子側の電極とゲート電極に接続する。
【０００９】
反対導電型であるＮＭＯＳトランジスタとＰＭＯＳトランジスタを直列に接続し、各ＭＯＳトランジスタの出力端子側の電極とゲート電極の間の電位差を制御すると、入力端子電圧＞出力端子電圧となる場合はＮＭＯＳトランジスタのゲート・ソース間電圧が制御されて高抵抗となり、入力端子電圧＜出力端子電圧となる場合はＰＭＯＳトランジスタのゲート・ソース間電圧が制御されて高抵抗となる。双方向に高抵抗な帰還抵抗を得ることができる。
【００１０】
図１の（ａ１）は、ゲート・ソース間電圧調整回路５Ｒに接続されているＮＭＯＳトランジスタ４Ｒのゲート外電極（ゲートＧでない方の電極）４８と、ゲート・ソース間電圧調整回路７Ｒに接続されているＰＭＯＳトランジスタ６Ｒのゲート外電極６８が、ともに出力端子８側を向く向きで接続されている場合を例示している。（ａ２）でも、ゲート・ソース間電圧調整回路７Ｒに接続されているＰＭＯＳトランジスタ６Ｒのゲート外電極６８と、ゲート・ソース間電圧調整回路５Ｒに接続されているＮＭＯＳトランジスタ４Ｒのゲート外電極４８が、ともに出力端子８側を向いている。図1において、添え字Ｒは、ゲート・ソース間電圧調整回路に接続されているゲート外電極が出力端子８側を向いていることを示している。
【００１１】
図１の（ａ３）は、ゲート・ソース間電圧調整回路５Ｌに接続されているＮＭＯＳトランジスタ４Ｌのゲート外電極４２と、ゲート・ソース間電圧調整回路７Ｌに接続されているＰＭＯＳトランジスタ６Ｌのゲート外電極６２が、ともに入力端子２側を向く向きで接続されている場合を例示している。（ａ４）でも、ゲート・ソース間電圧調整回路７Ｌに接続されているＰＭＯＳトランジスタ６Ｌのゲート外電極６２と、ゲート・ソース間電圧調整回路５Ｌに接続されているＮＭＯＳトランジスタ４Ｌのゲート外電極４２が、ともに入力端子２側を向いている。図１において、添え字Ｌは、ゲート・ソース間電圧調整回路に接続されているゲート外電極が入力端子２側を向いていることを示している。
【００１２】
図１（ａ１）の場合、入力電圧＞出力電圧の場合は、ＮＭＯＳトランジスタ４Ｒの電極４８がソースとなり、ゲート・ソース間電圧調整回路５Ｒがゲート・ソース間電圧を調整し、ドレイン・ソース間の飽和電流を制限する。ゲート・ソース間電圧調整回路５Ｒが、ＮＭＯＳトランジスタ４Ｒのドレイン・ソース間に流れる電流を一定電流以下に制限するゲート・ソース間電圧を印加する回路となる。入力電圧＜出力電圧の場合は、ＰＭＯＳトランジスタ６Ｒの電極６８がソースとなり、ゲート・ソース間電圧調整回路７Ｒがゲート・ソース間電圧を調整し、ドレイン・ソース間の飽和電流を制限する。ゲート・ソース間電圧調整回路７Ｒが、ＰＭＯＳトランジスタ６Ｒのドレイン・ソース間に流れる電流を一定電流以下に制限するゲート・ソース間電圧を印加する回路となる。
（ａ２）の場合も同様である。
【００１３】
図１（ａ３）の場合、出力電圧＞入力電圧の場合は、ＮＭＯＳトランジスタ４Ｌの電極４２がソースとなり、ゲート・ソース間電圧調整回路５Ｌがゲート・ソース間電圧を調整し、ドレイン・ソース間の飽和電流を制限する。ゲート・ソース間電圧調整回路５Ｌが、ＮＭＯＳトランジスタ４Ｌのドレイン・ソース間に流れる電流を一定電流以下に制限するゲート・ソース間電圧を印加する回路となる。入力電圧＞出力電圧の場合は、ＰＭＯＳトランジスタ６Ｌの電極６２がソースとなり、ゲート・ソース間電圧調整回路７Ｌがゲート・ソース間電圧を調整し、ドレイン・ソース間の飽和電流を制限する。ゲート・ソース間電圧調整回路７Ｌが、ＰＭＯＳトランジスタ６Ｌのドレイン・ソース間に流れる電流を一定電流以下に制限するゲート・ソース間電圧を印加する回路となる。
（ａ４）の場合も同様である。
【００１４】
図１の（ａ１）〜（ａ４）に示すように、反対導電型であるＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ６の直列回路で電流制限回路を構成する場合、４Ｒと６Ｒの直列回路（ａ１とａ２に例示される）で構成するか、４Ｌと６Ｌの直列回路（ａ３とａ４に例示される）で構成する。４Ｒと６Ｌの直列回路や、４Ｌと６Ｒの直列回路は不適切である。
図１の（ａ１）から（ａ４）を電流の流れに沿って観測すると、一対のゲート・ソース間電圧調整回路５，７に接続されている一対のゲート外電極（４８と６８、４２と６２）が、同一方向を向く向きで接続されていることがわかる。
【００１５】
一対のＮＭＯＳトランジスタを直列に接続する場合には、ゲート・ソース間電圧調整回路に接続されているゲート外電極が反対方向を向く向きで接続する。
図１の（ｂ１）では、ゲート・ソース間電圧調整回路５Ｒに接続されているゲート外電極４８Ｒが出力端子８側を向いているＮＭＯＳトランジスタ４Ｒと、ゲート・ソース間電圧調整回路５Ｌに接続されているゲート外電極４２Ｌが入力端子２側を向いているＮＭＯＳトランジスタ４Ｌの直列回路で電流制限回路を構成している。図１（ｂ２）でも、ゲート・ソース間電圧調整回路５Ｌに接続されているゲート外電極４２Ｌが入力端子２側を向いているＮＭＯＳトランジスタ４Ｌと、ゲート・ソース間電圧調整回路５Ｒに接続されているゲート外電極４８Ｒが出力端子８側を向いているＮＭＯＳトランジスタ４Ｒの直列回路で電流制限回路を構成している。
図１（ｂ１）（ｂ２）の場合、入力電圧＞出力電圧の場合は、ＮＭＯＳトランジスタ４Ｒの電極４８Ｒがソースとなり、ゲート・ソース間電圧調整回路５Ｒがゲート・ソース間電圧を調整し、ドレイン・ソース間の飽和電流を制限する。入力電圧＜出力電圧の場合は、ＮＭＯＳトランジスタ４Ｌの電極４２Ｌがソースとなり、ゲート・ソース間電圧調整回路５Ｌがゲート・ソース間電圧を調整し、ドレイン・ソース間の飽和電流を制限する。
図１の（ｂ１）と（ｂ２）に示すように、一対のＮＭＯＳトランジスタ４の直列回路で電流制限回路を構成する場合は、４Ｒと４Ｌの直列回路で構成する。４Ｒと４Ｒの直列回路や、４Ｌと４Ｌの直列回路は不適切である。図１の（ｂ１）と（ｂ２）を電流の流れに沿って観測すると、一対のゲート・ソース間電圧調整回路５Ｒ，５Ｌに接続されている一対のゲート外電極（４８Ｒと４２Ｌ）が、反対方向を向く向きで接続されていることがわかる。
【００１６】
図１の（ｃ１）では、ゲート・ソース間電圧調整回路７Ｒに接続されているゲート外電極６８Ｒが出力端子８側を向いているＰＭＯＳトランジスタ６Ｒと、ゲート・ソース間電圧調整回路７Ｌに接続されているゲート外電極６２Ｌが入力端子２側を向いているＰＭＯＳトランジスタ６Ｌの直列回路で電流制限回路を構成している。図１（ｃ２）でも、ゲート・ソース間電圧調整回路７Ｌに接続されているゲート外電極６２Ｌが入力端子２側を向いているＰＭＯＳトランジスタ６Ｌと、ゲート・ソース間電圧調整回路７Ｒに接続されているゲート外電極６８Ｒが出力端子８側を向いているＰＭＯＳトランジスタ６Ｒの直列回路で電流制限回路を構成している。
図１（ｃ１）（ｃ２）の場合、入力電圧＞出力電圧の場合は、ＰＭＯＳトランジスタ６Ｌの電極６２Ｌがソースとなり、ゲート・ソース間電圧調整回路７Ｌがゲート・ソース間電圧を調整し、ドレイン・ソース間の飽和電流を制限する。入力電圧＜出力電圧の場合は、ＰＭＯＳトランジスタ６Ｒの電極６８Ｒがソースとなり、ゲート・ソース間電圧調整回路７Ｒがゲート・ソース間電圧を調整し、ドレイン・ソース間の飽和電流を制限する。
図１の（ｃ１）と（ｃ２）に示すように、一対のＰＭＯＳトランジスタ６の直列回路で電流制限回路を構成する場合は、６Ｒと６Ｌの直列回路で構成する。６Ｒと６Ｒの直列回路や、６Ｌと６Ｌの直列回路は不適切である。図１の（ｃ１）と（ｃ２）を電流の流れに沿って観測すると、一対のゲート・ソース間電圧調整回路７Ｒ，７Ｌに接続されている一対のゲート外電極（６８Ｒと６２Ｌ）が、反対方向を向く向きで接続されていることがわかる。
【００１７】
例えば（ａ１）の場合、入力電圧＞出力電圧であれば、ＮＭＯＳトランジスタ４Ｒの電極４８がソースとなる。そのために、入力端子２の電圧が上昇しても、ＮＭＯＳトランジスタ４Ｒのゲート・ソース間電圧はゲート・ソース間電圧調整回路５Ｒで調整され、ＮＭＯＳトランジスタ４Ｒのドレイン・ソース間を流れる電流が、ゲート・ソース間電圧で決まる飽和電流以上となることはない。入力電圧＞出力電圧の場合、ＰＭＯＳトランジスタ６Ｒの入力端子２側の電極６２がソースとなる。そのために、入力端子２の電圧が上昇すれば、ＰＭＯＳトランジスタ６Ｒのゲート・ソース間電圧が上昇し、飽和電流が増大する。入力電圧＞出力電圧の場合、ＰＭＯＳトランジスタ６Ｒでは電流値を制限することができない。ＮＭＯＳトランジスタ４Rが直列に接続されているので、入力電圧＞出力電圧の場合には、ＮＭＯＳトランジスタ４Rで電流値を制限することができる。
【００１８】
出力電圧＞入力電圧であれば、ＰＭＯＳトランジスタ６Ｒの電極６８がソースとなる。そのために、出力端子８の電圧が上昇しても、ＰＭＯＳトランジスタ６Ｒのゲート・ソース間電圧はゲート・ソース間電圧調整回路７Ｒで調整され、ＰＭＯＳトランジスタ６Ｒのドレイン・ソース間を流れる電流が、ゲート・ソース間電圧で決まる飽和電流以上となることはない。出力電圧＞入力電圧の場合、ＮＭＯＳトランジスタ４Ｒの入力端子２側の電極４２がソースとなる。そのために、出力端子８の電圧が上昇すれば、ＮＭＯＳトランジスタ４Ｒのゲート・ソース間電圧が上昇し、飽和電流が増大する。出力電圧＞入力電圧の場合、ＮＭＯＳトランジスタ４Ｒでは電流値を制限することができない。ＰＭＯＳトランジスタ６Rが直列に接続されているので、出力電圧＞入力電圧の場合には、ＰＭＯＳトランジスタ６Rで電流値を制限することができる。
（ａ２）の場合も同様である。
【００１９】
（ａ３）の場合、入力電圧＞出力電圧であれば、ＰＭＯＳトランジスタ６Lの電極６２がソースとなるためにゲート・ソース間電圧調整回路７Ｌによってゲート・ソース間電圧が一定値に調整され、ドレイン・ソース間電流が一定値以下に規制される。出力電圧＞入力電圧であれば、ＮＭＯＳトランジスタ４Lの電極４２がソースとなるためにゲート・ソース間電圧調整回路５Ｌによってゲート・ソース間電圧が一定値に調整され、ドレイン・ソース間電流が一定値以下に規制される。
（ａ４）の場合も同様である。
【００２０】
（ｂ１）の場合、入力電圧＞出力電圧であれば、ＮＭＯＳトランジスタ４Rの電極４８Rがソースとなるためにゲート・ソース間電圧調整回路５Ｒによってゲート・ソース間電圧が一定値に調整され、ドレイン・ソース間電流が一定値以下に規制される。出力電圧＞入力電圧であれば、ＮＭＯＳトランジスタ４Lの電極４２Lがソースとなるためにゲート・ソース間電圧調整回路５Ｌによってゲート・ソース間電圧が一定値に調整され、ドレイン・ソース間電流が一定値以下に規制される。
（ｂ２）の場合も同様である。
（ｃ１）の場合、入力電圧＞出力電圧であれば、ＰＭＯＳトランジスタ６Ｌの電極６２Ｌがソースとなるためにゲート・ソース間電圧調整回路７Ｌによってゲート・ソース間電圧が一定値に調整され、ドレイン・ソース間電流が一定値以下に規制される。出力電圧＞入力電圧であれば、ＰＭＯＳトランジスタ６Ｒの電極６８Rがソースとなるためにゲート・ソース間電圧調整回路７Ｒによってゲート・ソース間電圧が一定値に調整され、ドレイン・ソース間電流が一定値以下に規制される。
（ｃ２）の場合も同様である。
【００２１】
図１の場合、ＭＯＳトランジスタのボディは、ゲート・ソース間電圧調整回路に接続されているゲート外電極に接続されている。しかしながら、その接続関係が不可欠というものはでない。図２に示すように、ＮＭＯＳトランジスタのボディは、ＧＮＤ電位に接地してもよい。すなわち、ボディを、ゲート・ソース間電圧調整回路用電源の低電圧端子側に接続してもよい。この場合も、ＮＭＯＳトランジスタのゲート・ソース間電圧を調整することによってＮＭＯＳトランジスタのドレイン・ソース間を流れる電流を制限することができる。ＰＭＯＳトランジスタのボディは、Ｖcc電位に接続してもよい。すなわち、ボディを、ゲート・ソース間電圧調整回路用電源の高電圧端子側に接続してもよい。この場合も、ＰＭＯＳトランジスタのゲート・ソース間電圧を調整することによってＰＭＯＳトランジスタのドレイン・ソース間を流れる電流を制限することができる。
【００２２】
図１と図２の（ａ１）から（ａ４）に示すように、一対のＭＯＳトランジスタが反対導電型である場合には、一対のゲート・ソース間電圧調整回路５，７に接続されている一対のゲート外電極（４８と６８、４２と６２）が同一方向を向く向きに接続することで、双方向の電流制限回路となる。図１と図２の（ｂ１）から（ｃ２）に示すように、一対のＭＯＳトランジスタが同一導電型である場合には、一対のゲート・ソース間電圧調整回路（５Ｒと５Ｌ，７Ｒと７Ｌ）に接続されている一対のゲート外電極（４８Ｒと４２Ｌ、６８Ｒと６２Ｌ）が反対方向を向く向きに接続することで、双方向の電流制限回路となる。
【００２３】
図１と図２の（ａ１）と（ａ２）から明らかなように、ＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの接続順序は制約されない。入力端子２側にＮＭＯＳトランジスタ４Ｒが配置されて出力端子８側にＰＭＯＳトランジスタ６Ｒが配置されてもよいし、その逆でもよい。（ａ１）に例示するように、入力端子２側にＮＭＯＳトランジスタ４Ｒが配置されている場合、ＮＭＯＳトランジスタ４Ｒのゲート外電極（ゲート・ソース間電圧調整回路に接続されている２つの電極のうちで、ゲートでない方の電極をいう。以下同じ）４８は、ＰＭＯＳトランジスタ６Ｒを介して出力端子８に接続され、ＰＭＯＳトランジスタ６Ｒのゲート外電極６８は、直接に出力端子８に接続される。本明細書でいう「ゲート外電極が同一方向を向く向きで接続されている」には、上記の関係が含まれる。また（ａ２）に例示するように、入力端子２側にＰＭＯＳトランジスタ６Ｒが配置されている場合、ＰＭＯＳトランジスタ６Ｒのゲート外電極６８は、ＮＭＯＳトランジスタ４Ｒを介して出力端子８に接続され、ＮＭＯＳトランジスタ４Ｒのゲート外電極４８は直接に出力端子８に接続される。本明細書でいう「ゲート外電極が同一方向を向く向きで接続されている」には、上記接続関係も含まれる。
（ａ３）に例示するように、ゲート外電極４２が入力端子２を向いているＮＭＯＳトランジスタ４Ｌが入力端子２側に配置されている場合、ＰＭＯＳトランジスタ６Ｌのゲート外電極６２はＮＭＯＳトランジスタ４Ｌを介して入力端子２に接続される。（ａ４）に例示するように、ゲート外電極６２が入力端子２を向いているＰＭＯＳトランジスタ６Ｌが入力端子２側に配置されている場合、ＮＭＯＳトランジスタ４Ｌのゲート外電極４２はＰＭＯＳトランジスタ６Ｌを介して入力端子２に接続される。これらの接続関係も、本明細書でいう「ゲート外電極が同一方向を向く向きで接続されている」に含まれる。
【００２４】
ゲート外電極が反対方向を向く向きで接続されている一対の同一導電型のＭＯＳを直列に接続する場合も、接続順序は制約されない。（ｂ１）に例示するように、ゲート外電極４８Ｒが出力端子８側を向いているＮＭＯＳトランジスタ４Ｒを入力端子２側に配置し、ゲート外電極４２Ｌが入力端子２側を向いているＮＭＯＳトランジスタ４Ｌを出力端子８側に配置してもよいし、（ｂ２）に例示するように、ゲート外電極４２Ｌが入力端子２側を向いているＮＭＯＳトランジスタ４Ｌを入力端子２側に配置し、ゲート外電極４８Ｒが出力端子８側を向いているＮＭＯＳトランジスタ４Ｒを出力端子８側に配置してもよい。（ｃ１）に例示するように、ゲート外電極６８Ｒが出力端子８側を向いているＰＭＯＳトランジスタ６Ｒを入力端子２側に配置し、ゲート外電極６２Ｌが入力端子２側を向いているＰＭＯＳトランジスタ６Ｌを出力端子８側に配置してもよい。あるいは、（ｃ２）に例示するように、ゲート外電極６２Ｌが入力端子２側を向いているＰＭＯＳトランジスタ６Ｌを入力端子２側に配置し、ゲート外電極６８Ｒが出力端子８側を向いているＰＭＯＳトランジスタ６Ｒを出力端子８側に配置してもよい。
本明細書でいう「ゲート外電極が反対方向を向く向きで接続されている」には、図１と図２の(ｂ１)（ｂ２）（ｃ１）（ｃ２）が含まれる。
【００２５】
図２に例示するように、ＮＭＯＳトランジスタのボディがゲート・ソース間電圧調整回路用電源の低電圧（ＧＮＤ）端子に接続されており、ＰＭＯＳトランジスタのボディが当該電源の高電圧（Ｖcc）端子に接続されていてもよい。このようにしても、電流を制限することができる。
図１に例示するように、一対のＭＯＳトランジスタのボディが、前記したゲート外電極（ゲート・ソース間電圧調整回路に接続されている電極であってゲートでない方の電極）を介してゲート・ソース間電圧調整回路に接続されていることが好ましい。この場合、基板のバイアス効果によって閾値電圧が上昇することがなく、回路が正常に動作する電圧範囲を広く確保することができる。それに対して図２の場合、ソースとボディ間に電圧が加わる（基板のバイアス効果）ことから閾値電圧が上昇し、回路が正常に動作する電圧範囲が狭められる。
【００２６】
オペアンプの入力端子と出力端子の間に、一対のＭＯＳトランジスタで実現されている電流制限回路を挿入する場合には、一対のＭＯＳトランジスタが反対導電型であるとともに、各ＭＯＳトランジスタのゲート外電極が出力端子側を向く向きで接続することが好ましい。図４に例示するように、オペアンプ１４の入力端子２ａと出力端子８ａの間に挿入する帰還抵抗１０ａを、一対のＭＯＳトランジスタで構成される電流制限回路で実現する場合には、図１の（ｂ１）（ｂ２）（ｃ１）（ｃ２）に例示されている同一導電型のＭＯＳトランジスタを用いるタイプでなく、図１の（ａ１）〜（ａ４）に例示されている反対導電型のＭＯＳトランジスタを用いるのが好ましい。しかも、図１の（ａ３）（ａ４）に例示されている向き、すなわちゲート外電極が入力端子側を向いているのではなく、（ａ１）（ａ２）に例示されている向き、すなわちゲート外電極が出力端子側を向いている向きであることが好ましい。
オペアンプ１４の入力端子２ｂと出力端子８ｂの間に挿入する帰還抵抗１０ｂについても同様である。
【００２７】
上記の条件を満たしている場合、ＮＭＯＳトランジスタのボディとＰＭＯＳトランジスタのボディが、ボディに導通しているゲート外電極を介して出力端子側に接続される。この場合、ＮＭＯＳトランジスタやＰＭＯＳトランジスタの基板に加わるノイズや、基板に流れるリーク電流が、オペアンプの入力側に伝達されない。そのためにオペアンプの出力が安定する。また、ゲート・ソース間電圧調整回路からＭＯＳトランジタに供給される電流が、オペアンプの入力端子に流れることを防止することができ、その電流が流れることによってオペアンプの入力端子の電圧がシフトすることを防止できる。
図２の方式による場合でも、ゲート外電極が出力端子側に接続されていれば、ＭＯＳトランジスタに加わるノイズや、ＭＯＳトランジスタに流れるリーク電流が、オペアンプの入力側に伝達されない。そのためにオペアンプの出力が安定する。
上記説明は、オペアンプの帰還抵抗に用いる場合に限られる。他の用途に用いる電流制限回路には、図１と図２に例示する種々のタイプを利用することができる。
【００２８】
図４に例示するように、２入力２出力のオペアンプ１４の第１入力端子２ａと第１出力端子８ａの間に帰還抵抗１０ａを挿入し、第２入力端子２ｂと第２出力端子８ｂの間に帰還抵抗１０ｂを挿入し、帰還抵抗１０ａ，１０ｂの各々を一対の反対導電型のＭＯＳトランジスタを直列に接続して構成する場合、各ＭＯＳトランジスタのゲート外電極が出力端子側を向く向きで接続するとともに、一対の反対導電型のＭＯＳトランジスタの接続順序を同一とすることが好ましい。
【００２９】
図６は、図１に列挙した直列接続で、帰還抵抗１０ａ、１０ｂを構成する場合を示している。前記したように、オペアンプの帰還抵抗に用いる場合には、反対導電型であるＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ６の双方を利用するタイプが好ましい。またＭＯＳトランジスタのゲート外電極が出力端子側を向く向きであることが好ましい。すなわち、図１において添え字Ｒを持つ直列接続を採用することが好ましい。図６は、上記の２条件を満たす直列接続のみを例示している。
【００３０】
図６の（Ａ）と（Ｂ）は、帰還抵抗１０ａを構成するＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの接続順序と、帰還抵抗１０ｂを構成するＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの接続順序が同一である場合を例示している。これに対して、図６の（Ｃ）と（Ｄ）は、帰還抵抗１０ａを構成するＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの接続順序と、帰還抵抗１０ｂを構成するＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの接続順序が逆である場合を例示している。２入力２出力を持つオペアンプの帰還抵抗に用いる場合は、図６の（Ｃ）（Ｄ）ではなく、図６の（Ａ）（Ｂ）の接続順序を採用することが好ましい。
【００３１】
例えば、図６（Ｃ）の回路構成をとった場合、帰還抵抗１０ａの側ではゲート・ソース間電圧調整回路５ＲからＮＭＯＳトランジスタ４Ｒを介して入力端子２ａに電流が流れるのに対し（その通電方向にはＮＭＯＳトランジスタ４Ｒが低抵抗）、帰還抵抗１０ｂの側ではゲート・ソース間電圧調整回路７ＲからＰＭＯＳトランジスタ６Ｒを介して入力端子２ｂに電流が流れることがない（その通電方向にはＰＭＯＳトランジスタ６Ｒが高抵抗）。同様に図６（Ｄ）の回路構成をとった場合、帰還抵抗１０ａの側ではゲート・ソース間電圧調整回路７ＲからＰＭＯＳトランジスタ６Ｒを介して入力端子２ａに電流が流れないのに対し、帰還抵抗１０ｂの側ではゲート・ソース間電圧調整回路５ＲからＮＭＯＳトランジスタ４Ｒを介して入力端子２ｂに電流が流れる。その差が、第１出力端子８ａからの出力電圧と、第２出力端子８ｂからの出力電圧に異なる影響を与える。その結果、オペアンプ１４をチョッパアンプに用いる場合、第１出力端子８ａからの出力電圧と第２出力端子８ｂからの出力電圧がアンバランスなものとなり、第１出力端子８ａからの出力電圧と第２出力端子８ｂからの出力電圧を復調したときに、チョッパクロックの１／２周期毎に生じる復調後電圧の凹凸差が大きなものとなってしまう。
それに対して、図６の（Ａ）と（Ｂ）に例示するように、ＮＭＯＳとＰＭＯＳの接続順序が同一である場合には、上記のアンバランスが生じない。そのために、第１出力端子８ａからの出力電圧と第２出力端子８ｂからの出力電圧を復調したときにチョッパクロックの１／２周期毎に生じる凹凸差を小さく抑えることができる。
もっとも上記説明は、２入力２出力のオペアンプの帰還抵抗に用いる場合に限られる。他の用途に用いる電流制限回路には、図１と図２に例示する種々のタイプを利用することができる。
【発明の効果】
【００３２】
本明細書に開示されている技術によると、入力電圧と出力電圧の大小関係によることなく、通電電流を一定電流以下に制限する回路をＭＯＳトランジスタで実現することができる。ＭＯＳトランジスタは小型化できることから、電流制限回路を小型化することができる。
【図面の簡単な説明】
【００３３】
【図１】実施例の電流制限回路の概略回路構成を例示する。
【図２】その他の実施例の電流制限回路の概略回路構成を例示する。
【図３】組み合わせて用いる一対のＭＯＳトランジスタの電圧・電流特性を示す。
【図４】実施例の電流制限回路の適用例の１を示す。
【図５】実施例のゲート・ソース間電圧調整回路の回路構成を示す。
【図６】適用例１に用いる電流制限回路を示す。
【図７】実施例の電流制限回路の適用例の２を示す。
【図８】実施例の電流制限回路の適用例の３を示す。
【図９】従来のＮＭＯＳトランジスタによる電流制限回路を示す。
【図１０】従来のＰＭＯＳトランジスタによる電流制限回路を示す。
【発明を実施するための最良の形態】
【００３４】
下記で説明する実施例の主要な特長を以下に例示する。
（特徴１）直列に接続されている第１ＭＯＳトランジスタと第２ＭＯＳトランジスタの各々に、ゲート・ソース間電圧調整回路が接続されている。各々のＭＯＳトランジスタは、ゲート以外に２つの電極を持っており、通電方向によって、２つの電極のうちの一方がドレインとなり、他方がソースとなる。第１ＭＯＳトランジスタには、第１通電方向の際にソースとなる電極とゲートに、第１ゲート・ソース間電圧調整回路が接続されている。第２ＭＯＳトランジスタには、第２通電方向の際にソースとなる電極とゲートに、第２ゲート・ソース間電圧調整回路が接続されている。第１ゲート・ソース間電圧調整回路は、第２通電方向の際にはゲート・ソース間電圧調整回路とならないが、第１通電方向の際にはゲート・ソース間電圧調整回路となる。第２ゲート・ソース間電圧調整回路は、第１通電方向の際にはゲート・ソース間電圧調整回路とならないが、第２通電方向の際にはゲート・ソース間電圧調整回路となる。
本明細書でいうゲート・ソース間電圧調整回路は、通電方向によってゲート・ソース間電圧調整回路となったりならなかったりするものをいい、常時にゲート・ソース間電圧を調整するものでない。
第１通電方向の際にソースとなる電極とゲートに第１ゲート・ソース間電圧調整回路が接続されている第１ＭＯＳトランジスタと、第２通電方向の際にソースとなる電極とゲートに第２ゲート・ソース間電圧調整回路が接続されている第２ＭＯＳトランジスタの直列回路であれば、意図した電流制限回路となる。
（特長２）オペアンプの入力端子と出力端子の間に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの直列回路と、コンデンサが並列に接続されており、チャージアンプが構成されている。ゲート・ソース間電圧調整回路に、ゲートとゲート外電極が接続されている。ＮＭＯＳトランジスタとＰＭＯＳトランジスタとも、ゲート外電極は出力端子側に接続されている。ＮＭＯＳトランジスタとＰＭＯＳトランジスタとも、ボディはゲート外電極に導通している。ＮＭＯＳトランジスタとＰＭＯＳトランジスタとも、ボディが出力端子側に接続されているために、ＮＭＯＳトランジスタやＰＭＯＳトランジスタの基板に加わるノイズや基板に流れるリーク電流が、チャージアンプの出力電圧に大きな影響を与えることがない。またボディが出力端子側に接続されているので、寄生容量が小さく、寄生容量がチャージアンプのゲインに大きな影響を与えることがない。チャージアンプのゲインは、主としてコンデンサの容量比で決まる。チャージアンプの場合、入力電圧が変化しなくても出力電圧が変化する現象が生じ、チョッパ方式で用いた場合には、復調後の出力電圧にチョッパクロックの１／２周期のノイズが生じる。出力電圧の変化速度は、コンデンサ容量と帰還抵抗の積で決まり、積が大きいほど低速化する。コンデンサ容量が一定の場合には、帰還抵抗が大きいほど、出力電圧の変化速度が低速化する。ゲート・ソース間電圧が調整されているＮＭＯＳトランジスタとＰＭＯＳトランジスタの直列回路によると、大きな帰還抵抗値を実現することができ、復調後の出力電圧に重畳するチョッパクロックの１／２周期のノイズが小さなチョッパ方式のチャージアンプを実現することができる。
（特長３）電流供給回路と、カレントミラー回路で、ドレイン・ソース間の電流を一定電流以下に制限する電圧を、ゲートとソースの間に印加するゲート・ソース間電圧調整回路が構成されている。
（特長４）カレントミラー回路は、通電電流を所定比率で減少させる。
【実施例】
【００３５】
図１は、入力端子２から出力端子８に流れる電流と出力端子８から入力端子２に流れる電流の双方を、一定電流以下に制限する双方向の電流制限回路の実施例を例示している。
図１の（ａ）では、反対導電型であるＮＭＯＳトランジスタ４とＰＭＯＳトランジスタ６の直列回路で構成されている。図１の（ｂ）では、同一導電型であるＮＭＯＳトランジスタ４ＲとＮＭＯＳトランジスタ４Ｌの直列回路で構成されている。図１の（ｃ）では、同一導電型であるＰＭＯＳトランジスタ６ＲとＰＭＯＳトランジスタ６Ｌの直列回路で構成されている。ＮＭＯＳトランジスタ４ＲとＮＭＯＳトランジスタ４Ｌは、ゲート・ソース間電圧調整回路５に接続されているゲートでない方の電極（ゲート外電極）の接続方向が相違しており、ＰＭＯＳトランジスタ６ＲとＰＭＯＳトランジスタ６Ｌも同様である。本明細書では、添え字を省略する場合には、添え字で区別される複数事象に共通する説明であることを示す。例えば、図１（ａ）という場合、図１（ａ１）（ａ２）（ａ３）（ａ４）に共通する説明であることを示し、ＮＭＯＳトランジスタ４という場合、ＮＭＯＳトランジスタ４ＲとＮＭＯＳトランジスタ４Ｌに共通する説明であることを示す。
【００３６】
ＮＭＯＳトランジスタ４ＲのゲートＧとゲート外電極４８の間には、ゲート・ソース間電圧調整回路５Ｒによって、ＮＭＯＳトランジスタ４Ｒのドレイン・ソース間に所定電流が流れる電圧が印加される。より正確にいうと、ゲート外電極４８がソースとなる場合に、ゲート・ソース間電圧調整回路５ＲによってＮＭＯＳトランジスタ４Ｒのゲート・ソース間電圧が調整され、ＮＭＯＳトランジスタ４Ｒのドレイン・ソース間に流れる電流が所定電流に制限される。同様に、ＮＭＯＳトランジスタ４ＬのゲートＧとゲート外電極４２の間には、ゲート・ソース間電圧調整回路５Ｌによって、ＮＭＯＳトランジスタ４Ｌのドレイン・ソース間に所定電流が流れる電圧が印加される。同様に、ＰＭＯＳトランジスタ６ＲのゲートＧとゲート外電極６８の間には、ゲート・ソース間電圧調整回路７Ｒによって、ＰＭＯＳトランジスタ６Ｒのドレイン・ソース間に所定電流が流れる電圧が印加される。同様に、ＰＭＯＳトランジスタ６ＬのゲートＧとゲート外電極６２の間には、ゲート・ソース間電圧調整回路７Ｌによって、ＰＭＯＳトランジスタ６Ｌのドレイン・ソース間に所定電流が流れる電圧が印加される。
【００３７】
図１に示すように、ＮＭＯＳトランジスタ４ＲのボディＢはゲート外電極４８を介してゲート・ソース間電圧調整回路５Ｒに接続されており、ＮＭＯＳトランジスタ４ＬのボディＢはゲート外電極４２を介してゲート・ソース間電圧調整回路５Ｌに接続されており、ＰＭＯＳトランジスタ６ＲのボディＢはゲート外電極６８を介してゲート・ソース間電圧調整回路７Ｒに接続されており、ＰＭＯＳトランジスタ６ＬのボディＢはゲート外電極６２を介してゲート・ソース間電圧調整回路７Ｌに接続されている。
【００３８】
図２に示すように、ＮＭＯＳトランジスタ４のボディを接地電圧（ゲート・ソース間電圧調整回路用電源の低電圧側端子の電圧）に接続し、ＰＭＯＳトランジスタ６のボディをＶcc（ゲート・ソース間電圧調整回路用電源の高電圧側端子の電圧）に接続してもよい。
【００３９】
図１（ａ）と図２（ａ）の電流制限回路は、入力端子２と出力端子８の間に一対のＭＯＳトランジスタ（４Ｒと６Ｒ、または４Ｌと６Ｌ）が直列に接続されており、各トランジスタのゲートとゲート外電極に、ドレイン・ソース間に定電流を通電するゲート・ソース間電圧を印加する電圧調整回路が接続されている。一対のトランジスタは反対導電型であり、一対のトランジスタのゲート外電極が同一方向を向く向きで接続されている。すなわち、（ａ１）と（ａ２）の場合、ゲート外電極４８，６８はともに出力端子８側に接続されており、（ａ３）と（ａ４）の場合、ゲート外電極４２，６２はともに入力端子２側に接続されている。
図１（ｂ）と図２（ｂ）の電流制限回路は、入力端子２と出力端子８の間に一対のＮＭＯＳトランジスタ４Ｒ，４Ｌが直列に接続されており、各トランジスタのゲートとゲート外電極に、ドレイン・ソース間に定電流を通電するゲート・ソース間電圧を印加する電圧調整回路が接続されている。一対のトランジスタ４Ｒ，４Ｌは同一導電型であり、一対のトランジスタ４Ｒ，４Ｌのゲート外電極４８Ｒ、４２Ｌが反対方向を向く向きで接続されている。すなわち、ゲート外電極４８Ｒは出力端子８側に接続されており、ゲート外電極４２Ｌは入力端子２側に接続されている。
図１（ｃ）と図２（ｃ）の電流制限回路は、入力端子２と出力端子８の間に一対のＰＭＯＳトランジスタ６Ｒ，６Ｌが直列に接続されており、各トランジスタのゲートとゲート外電極に、ドレイン・ソース間に定電流を通電するゲート・ソース間電圧を印加する電圧調整回路が接続されている。一対のトランジスタ６Ｒ，６Ｌは同一導電型であり、一対のトランジスタ６Ｒ，６Ｌのゲート外電極６８Ｒ、６２Ｌが反対方向を向く向きで接続されている。すなわち、ゲート外電極６８Ｒは出力端子８側に接続されており、ゲート外電極６２Ｌは入力端子２側に接続されている。
図１と図２に例示されている電流制限回路は、入力端子２から出力端子８に流れる電流と出力端子８から入力端子２に流れる電流の双方を一定電流以下に制限する。双方向の電流制限回路として機能する。
【００４０】
図３（１）は、ゲートとゲート外電極間に定電圧が印加されており、ゲート外電極が出力端子側に接続されているＮＭＯＳトランジスタ４Ｒのドレイン・ソース間の電圧と電流の関係を示している。
図３（２）は、ゲートとゲート外電極間に定電圧が印加されており、ゲート外電極が出力端子側に接続されているＰＭＯＳトランジスタ６Ｒのドレイン・ソース間の電圧と電流の関係を示している。
図３（２）の直線ｂ１に示すように、ＰＭＯＳトランジスタ６Ｒは、出力端子８の電圧が入力端子２の電圧よりも高い場合には、その電圧差が増大しても通電電流を一定値以下に制限する特性を備えている。それに対して、図３（１）の直線ａ２に示すように、出力端子８の電圧が入力端子２の電圧よりも高い場合には、ＮＭＯＳトランジスタ４Ｒによって通電電流値を制限することができない。
一方、図３（１）の直線ａ１に示すように、ＮＭＯＳトランジスタ４Ｒは、入力端子２の電圧が出力端子８の電圧よりも高い場合には、その電圧差が増大しても通電電流値を一定値以下に制限する特性を備えている。それに対して、図３（２）の直線ｂ２に示すように、入力端子２の電圧が出力端子８の電圧よりも高い場合は、ＰＭＯＳトランジスタ６Ｒによって通電電流値を制限することができない。
ＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒのゲート外電極を同じ向きにして（この場合には、ともに出力端子側に向けて）直列に接続しておけば、入力端子２の電圧が出力端子８の電圧よりも高い場合でも低い場合でも、通電電流値を一定電流以下に制限することができる。
図１の（ａ２）の電流制限回路でも同じ現象が得られる。
【００４１】
図３（１）は、ゲート外電極が入力端子側に接続されているＰＭＯＳトランジスタ６Ｌのドレイン・ソース間の電圧と電流の関係をも示しており、図３（２）は、ゲート外電極が入力端子側に接続されているＮＭＯＳトランジスタ４Ｌのドレイン・ソース間の電圧と電流の関係をも示している。
図３（２）の直線ｂ１に示すように、ＮＭＯＳトランジスタ４Ｌは、出力端子８の電圧が入力端子２の電圧よりも高い場合には、その電圧差が増大しても通電電流を一定値以下に制限する特性を備えている。図３（１）の直線ａ１に示すように、ＰＭＯＳトランジスタ６Ｌは、入力端子２の電圧が出力端子８の電圧よりも高い場合には、その電圧差が増大しても通電電流値を一定値以下に制限する特性を備えている。ＰＭＯＳトランジスタ６ＬとＮＭＯＳトランジスタ４Ｌを直列に接続しておけば、入力端子２の電圧が出力端子８の電圧よりも高い場合でも低い場合でも、通電電流値を一定電流以下に制限することができる。図１の（ａ４）の電流制限回路でも同じ現象が得られる。
ＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの直列接続の例、ならびにＮＭＯＳトランジスタ４ＬとＰＭＯＳトランジスタ６Ｌの直列接続の例から明らかに、反対導電型のＭＯＳを直列接続する場合、一対のＭＯＳのゲート外電極が同一向きでさえあればよく、ゲート外電極が入力端子側を向いていてもよいし、出力端子側を向いていてもよい。また、入力端子２側にＮＭＯＳトランジスタ４が配置されていてもよいし、ＰＭＯＳトランジスタ６が配置されていてもよい。
【００４２】
図３（１）は、ゲート外電極が出力端子側に接続されているＮＭＯＳトランジスタ４Ｒのドレイン・ソース間の電圧と電流の関係を示しており、図３（２）は、ゲート外電極が入力端子側に接続されているＮＭＯＳトランジスタ４Ｌのドレイン・ソース間の電圧と電流の関係をも示している。
図３（２）の直線ｂ１に示すように、ＮＭＯＳトランジスタ４Ｌは、出力端子８の電圧が入力端子２の電圧よりも高い場合には、その電圧差が増大しても通電電流を一定値以下に制限する特性を備えている。図３（１）の直線ａ１に示すように、ＮＭＯＳトランジスタ４Ｒは、入力端子２の電圧が出力端子８の電圧よりも高い場合には、その電圧差が増大しても通電電流値を一定値以下に制限する特性を備えている。ＮＭＯＳトランジスタ４ＲとＮＭＯＳトランジスタ４Ｌのゲート外電極を逆向きにして直列に接続しておけば、入力端子２の電圧が出力端子８の電圧よりも高い場合でも低い場合でも、通電電流値を一定電流以下に制限することができる。
【００４３】
図３（１）は、ゲート外電極が入力端子側に接続されているＰＭＯＳトランジスタ６Ｌのドレイン・ソース間の電圧と電流の関係をも示しており、図３（２）は、ゲート外電極が出力端子側に接続されているＰＭＯＳトランジスタ６Ｒのドレイン・ソース間の電圧と電流の関係を示している。
図３（２）の直線ｂ１に示すように、ＰＭＯＳトランジスタ６Ｒは、出力端子８の電圧が入力端子２の電圧よりも高い場合には、その電圧差が増大しても通電電流を一定値以下に制限する特性を備えている。図３（１）の直線ａ１に示すように、ＰＭＯＳトランジスタ６Ｌは、入力端子２の電圧が出力端子８の電圧よりも高い場合には、その電圧差が増大しても通電電流値を一定値以下に制限する特性を備えている。ＰＭＯＳトランジスタ６ＲとＰＭＯＳトランジスタ６Ｌのゲート外電極を逆向きにして直列に接続しておけば、入力端子２の電圧が出力端子８の電圧よりも高い場合でも低い場合でも、通電電流値を一定電流以下に制限することができる。
【００４４】
図３（１）の特性のＭＯＳトランジスタを入力端子側に接続するとともに、図３（２）の特性のＭＯＳトランジスタを出力端子側に接続してもよい。逆に、図３（１）の特性のＭＯＳトランジスタを出力端子側に接続するとともに、図３（２）の特性のＭＯＳトランジスタを入力端子側に接続してもよい。いずれにしても双方向の電流制限回路となる。
【００４５】
図４は、実施例の電流制限回路１０をオペアンプ１４の帰還抵抗に用いた適用例を示している。図４の場合、２入力２出力のオペアンプ１４を例示しており、帰還抵抗１０ａ，１０ｂの双方が、図１の電流制限回路１０で構成されている。この場合、図６を参照して説明したように、（条件１）ゲート外電極を出力端子８側に向けたＮＭＯＳトランジスタ４Ｒと、ゲート外電極を出力端子８側に向けたＰＭＯＳトランジスタ６Ｒで電流制限回路１０，１０ａを構成し、（条件２）帰還抵抗１０ａにおけるＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの接続順序と、帰還抵抗１０ｂにおけるＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの接続順序を一致させることが好ましい。すなわち、図６の（Ａ），（Ｂ）に示す電流制限回路を用いることが好ましい。
帰還容量１２ａ，１２ｂが接続されているオペアンプ１４は、チャージアンプとして機能する。帰還抵抗１０ａ，１０ｂの抵抗値が高いと、チャージアンプ１４の出力電圧が経過時間とともに変化する速度を低速化することができる。このために、復調後の出力電圧に生じるチョッパクロックの１／２周期のノイズの大きさを抑制することができる。
ＰＭＯＳトランジスタ４とＮＭＯＳトランジスタ６の直列回路で帰還抵抗１０ａ，１０ｂを実現すると、高抵抗に調整できることから、チャージアンプ１４をチョッパンアンプに用いた場合に、復調後の出力電圧に現れるノイズ（チョッパクロックの１／２周期に同期した電圧変化）を小さく抑えることができる増幅後電圧が得られる。また、ボディに接続されているゲート外電極を出力端子８側に向けたＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒを用いると、ノイズの影響を受けにくいチョッパンアンプを実現できる。また、同一の接続順序で接続したＰＭＯＳトランジスタ４ＲとＮＭＯＳトランジスタ６Ｒの直列回路で帰還抵抗１０ａ，１０ｂを実現すると、ゲート・ソース間電圧調整回路５，７等からＭＯＳトランジスタ４Ｒ，６Ｒ等を介してオペアンプ１４の２つの入力端子２ａ，２ｂに、異なる大きさの電流が流れることがない。このために、オペアンプ１４の２つの出力端子８ａ，８ｂからアンバランスな電圧が出力されることがない。オペアンプ１４の２つの出力端子８ａ，８ｂからアンバランスな電圧が出力されると、復調後電圧にチョッパクロックの１／２周期で変動する凹凸が現れる。同一の接続順序で接続したＮＭＯＳトランジスタ４ＲとＰＭＯＳトランジスタ６Ｒの直列回路で帰還抵抗１０ａ，１０ｂを実現すると、復調後電圧に生じる凹凸の大きさを減少することができる。
【００４６】
図５は、ゲート・ソース間電圧調整回路５，７の回路構成を示している。参照番号２２は、基準電流を流す電流回路を示しており、ＰＭＯＳ（Ｐ４）とＰＭＯＳ（Ｐ５）のゲート・ソース間電圧、ならびにＮＭＯＳ（Ｎ４）とＮＭＯＳ（Ｎ５）のゲート・ソース間電圧を、ＰＭＯＳ（Ｐ４）のドレイン・ソース間と、ＮＭＯＳ（Ｎ４）のドレイン・ソース間と、抵抗Ｒを流れる電流が基準値Ｉrefとなり、ＰＭＯＳ（Ｐ５）のドレイン・ソース間と、ＮＭＯＳ（Ｎ５）のドレイン・ソース間を流れる電流が基準値Ｉrefとなるゲート・ソース間電圧に調整する。回路２２は、ＭＯＳトランジスタのドレイン・ソース間を基準電流Ｉrefが流れるだけのゲート・ソース間電圧に調整する定電流回路を構成している。後記するように、参照番号２０は起動回路であり、参照番号２４はカレントミラー回路である。
図３の帰還抵抗１０ａ、１０ｂに対して、図５の起動回路２０と定電流回路２２の組を一組使用する。また、図３の帰還抵抗１０ａに対して、１個のカレントミラー回路２４を使用し、帰還抵抗１０ｂに対して他の１個のカレントミラー回路２４を使用する。
【００４７】
ＰＭＯＳ（Ｐ５）とＰＭＯＳ（Ｐ６）はカレントミラー回路を構成し、ＮＭＯＳ（Ｎ６）とＮＭＯＳ（Ｎ９）はカレントミラー回路を構成している。図５の（ｂ）は、各ＭＯＳトランジスタのチャネル幅をＷとし、チャネル長をＬとしたときの、Ｗ／Ｌの比率を示している。ＰＭＯＳ（Ｐ５）とＰＭＯＳ（Ｐ６）のカレントミラー回路では、Ｗ／Ｌの比率が２０：１であり、ＮＭＯＳ（Ｎ６）とＮＭＯＳ（Ｎ９）はカレントミラー回路では、Ｗ／Ｌの比率が１：０．２である。結局、ＮＭＯＳ（Ｎ９）のドレイン・ソース間には、ＰＭＯＳ（Ｐ５）のドレイン・ソース間を流れる電流の１／１００の電流が流れる。ＰＭＯＳ（Ｐ５）のドレイン・ソース間を流れる電流は、定電流回路２２によって基準電流Ｉrefに制限されていることから、ＮＭＯＳ（Ｎ９）のドレイン・ソース間を流れる電流も、一定電流に制限される。ただし、ＮＭＯＳ（Ｎ９）を流れる電流は、ＰＭＯＳ（Ｐ５）を流れる基準電流Ｉrefの１／１００という微弱なものである。ＮＭＯＳ（Ｎ９）は、実質的に非常に大きな抵抗値を持つ抵抗素子として機能する。
なお、Ｗ／Ｌの比率は必要に応じて選択することができる。例えばＭＯＳ（Ｐ５）とＰＭＯＳ（Ｐ６）とＮＭＯＳ（Ｎ６）とＮＭＯＳ（Ｎ９）のＷ／Ｌの比率を、２０：０．２：０．２：０．２としてもよい。
【００４８】
ＰＭＯＳ（Ｐ５）とＰＭＯＳ（Ｐ６）はカレントミラー回路を構成し、ＰＭＯＳ（Ｐ６）とＰＭＯＳ（Ｐ７）はカレントミラー回路を構成し、ＰＭＯＳ（Ｐ７）とＰＭＯＳ（Ｐ８）はカレントミラー回路を構成し、ＰＭＯＳ（Ｐ８）とＰＭＯＳ（Ｐ９）はカレントミラー回路を構成している。ＰＭＯＳ（Ｐ５）とＰＭＯＳ（Ｐ６）のカレントミラー回路ではＷ／Ｌの比率が２０：１であり、ＰＭＯＳ（Ｐ６）とＰＭＯＳ（Ｐ７）のカレントミラー回路ではＷ／Ｌの比率が１：１であり、ＰＭＯＳ（Ｐ７）とＰＭＯＳ（Ｐ８）のカレントミラー回路ではＷ／Ｌの比率が１：１であり、ＰＭＯＳ（Ｐ８）とＰＭＯＳ（Ｐ９）のカレントミラー回路ではＷ／Ｌの比率が１：０．２である。結局、ＰＭＯＳ（Ｐ９）のドレイン・ソース間には、ＰＭＯＳ（Ｐ５）のドレイン・ソース間を流れる電流の１／１００の電流が流れる。ＰＭＯＳ（Ｐ５）のドレイン・ソース間を流れる電流は、定電流回路２２によって基準電流Ｉrefに制限されていることから、ＰＭＯＳ（Ｐ９）のドレイン・ソース間を流れる電流も一定電流に制限される。ただし、ＰＭＯＳ（Ｐ９）を流れる電流は、ＰＭＯＳ（Ｐ５）を流れる基準電流Ｉrefの１／１００という微弱なものである。ＰＭＯＳ（Ｐ９）は、実質的に非常に大きな抵抗値を持つ抵抗素子として機能する。
ここでもＷ／Ｌの比率は必要に応じて選択することができる。ＰＭＯＳ（Ｐ９）を流れる電流を非常に微弱なものとし、ＰＭＯＳ（Ｐ９）の抵抗値を増大させることができる。
【００４９】
回路２０は、起動回路である。仮に起動回路２０がなければ、電源投入時に定電流回路２２のＰＭＯＳ（Ｐ４）とＰＭＯＳ（Ｐ５）のゲート・ソース間電圧が電源電圧Ｖccで安定してしまい、定電流回路２２が本来の動作モードにはいらない。起動回路２０が用意されていると、そのなかのトランジスタが順々にオンしていく動作が得られ、電源投入時に定電流回路２２のＰＭＯＳ（Ｐ４）とＰＭＯＳ（Ｐ５）のゲート・ソース間電圧が電源電圧Ｖccで安定してしまう現象を発生させない。その状態で定電流回路２２が動作し始めると、定電流回路２２は定電流回路２２を流れる電流を定電流に調整するという本来の動作モードにはいることができる。
【００５０】
図２に示す電流制限回路の場合、図５に示したゲート・ソース間電圧調整回路にも変形を必要とする。図２に示す電流制限回路の場合は、図５に示されているＮＭＯＳトランジスタＮ９のボディをＧＮＤ電圧に落とす。その場合、Ｎ９とミラーを構成するＮＭＯＳトランジスタＮ６のボディもＧＮＤ電圧に落とす。また、図２に示す電流制限回路の場合、図５のＰＭＯＳトランジスタＰ９のボディをＶcc電圧とする。その場合、P９とミラーを構成するPＭＯＳトランジスタＰ８のボディもＶcc電圧とする。
【００５１】
本実施例の電流制限回路は、前記したように、オペアンプの帰還抵抗を提供するために利用することができるが、その適用例はそれに限られない。例えば、図７は、本実施例の電流制限回路を利用してローパスフィルタ回路を構成した場合を例示している。電流制限回路を利用することで、入力端子２の入力電圧から高周波を除去した電圧を出力端子８から出力するローパスフィルタ回路を構成することができる。なお、３０は基準電圧線であり、３２はコンデンサである。
図８は、本実施例の電流制限回路を利用してハイパスフィルタ回路を構成した場合を例示している。端子３４に入力する入力電圧から低周波を除去した電圧を端子３８から出力するハイパスフィルタ回路を構成することができる。なお、４０は基準電圧線であり、３６はコンデンサである。
図４、図７、図８は、本実施例の電流制限回路の適用例を例示するものであり、これらに限られるものでない。また、図７、図８の用途に用いる場合には、図１に例示した種々の電流制限回路を利用することができる。図４の用途に用いる場合には、図６（Ａ）（Ｂ）に例示した種々の電流制限回路を利用することができる。
【００５２】
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時の請求項に記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また下記に記載する特許請求の範囲の技術的範囲は、実施例に限定されない。実施例はあくまで実施例を例示するものである。
【符号の説明】
【００５３】
２：入力端子
４：ＮＭＯＳ
５：ゲート・ソース間電圧調整回路
６：ＰＭＯＳ
７：ゲート・ソース間電圧調整回路
８：出力端子
１０：帰還抵抗
１２：帰還容量
１４：オペアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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