(57)【特許請求の範囲】
【請求項１】
単結晶構造を有する炭化珪素から作られ、基準面から５度以内のオフ角を有する主表面が設けられた基板を備え、
前記基準面は、｛０００−１｝面であり、
前記基板の前記主表面上にエピタキシャルに形成された炭化珪素層を備え、
前記炭化珪素層には、互いに対向する第１および第２の側壁を有する溝が設けられており、前記第１および第２の側壁の各々はチャネル領域が形成される領域を含み、
前記第１および第２の側壁の各々は、{０−３３−８}面を有する第１の面と、前記第１の面とは面方位が異なる第２の面とで構成される複合面を含む、炭化珪素半導体装置。
【請求項２】
前記オフ角は０．５度以上である、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記主表面に対する前記第１および第２の側壁の各々の傾きの差異が１０度以下である、請求項１または請求項２に記載の炭化珪素半導体装置。
【請求項４】
単結晶構造を有する炭化珪素から作られ、｛０００−１｝面である基準面から５度以内のオフ角を有する主表面が設けられた第１導電型の基板を準備する工程と、
前記基板の前記主表面上にエピタキシャルに炭化珪素層を形成する工程と、
前記炭化珪素層にチャネル領域を形成するための第２導電型の不純物領域を形成する工程と、
前記炭化珪素層上に、パターンを有するマスク層を設ける工程と、
前記マスク層をマスクとして用いて、酸素および塩素を含有する反応ガス中で前記炭化珪素層を加熱しながら部分的にエッチングすることにより、前記チャネル領域が形成される領域を含み、{０−３３−８}面を有する第１の面と、前記第１の面とは面方位が異なる第２の面とで構成される複合面を含み、互いに対向する第１および第２の側壁を有する溝を形成する工程と、
を備えた、炭化珪素半導体装置の製造方法。
【請求項５】
前記エッチングする工程は、塩素の流量に対する酸素の流量の比率が０．１以上２．０以下となる条件で前記炭化珪素層に前記反応ガスを供給する工程を含む、請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記エッチングする工程は、前記炭化珪素層の温度を７００℃以上１２００℃以下とする工程を含む、請求項４または請求項５に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置およびその製造方法に関し、より特定的には、溝が設けられた炭化珪素層を含む炭化珪素半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の材料として炭化珪素（ＳｉＣ）を用いることが提案されている。たとえば、炭化珪素を用いてトレンチゲート型のＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）を形成することが提案されている（特開２００８−２３５５４６号公報（特許文献１）参照）。
【０００３】
この公報では、ゲート絶縁膜の耐圧を向上させるため、ゲート溝の側壁をテーパ状にすることが提案されている。具体的には、開口パターンを有するエッチングマスクを用いて炭化珪素からなる半導体層を異方性エッチングにより部分的に除去した後、等方性エッチングを行うことで、半導体層に形成されるゲート溝の側壁をテーパ状にしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２３５５４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この公報に開示されているように側壁が等方性エッチングで形成される場合、側壁を、面方位が{０−３３−８}となっている面などの、いわゆる半極性面とすることが困難であった。このため、側壁に沿ったチャネル移動度を十分に高めることが困難であった。
【０００６】
そこで本発明者らは、溝の側壁を、面方位が{０−３３−８}となっている面などの、いわゆる半極性面とする方法を見出した。またこの方法の適用に際して、チャネル長のばらつきを抑制する方法を見出した。チャネル長のばらつきが大きいと、たとえばＭＯＳＦＥＴのしきい値など、装置特性がばらついてしまう。
【０００７】
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、チャネル移動度を高め、かつチャネル長のばらつきを抑制することができる炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の炭化珪素半導体装置は基板および炭化珪素層を有する。基板は、六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られている。また基板には、基準面から５度以内のオフ角を有する主表面が設けられている。基準面は、六方晶系の場合は｛０００−１｝面であり、立方晶系の場合は｛１１１｝面である。炭化珪素層は基板の主表面上にエピタキシャルに形成されている。炭化珪素層には、互いに対向する第１および第２の側壁を有する溝が設けられている。第１および第２の側壁の各々はチャネル領域を含む。また第１および第２の側壁の各々は、六方晶系の場合は実質的に{０−３３−８}面および｛０１−１−４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む。
【０００９】
ここで、側壁が実質的に{０−３３−８}面および{０１−１−４}面のいずれか一方を含む、とは、側壁を構成する結晶面が{０−３３−８}面および{０１−１−４}面のいずれか一方となっている場合、および側壁を構成する結晶面について、＜１−１００＞方向における｛０−３３−８｝面または{０１−１−４}面に対するオフ角が−３°以上３°以下の面となっていることを意味する。なお、「＜１−１００＞方向における{０−３３−８}面または{０１−１−４}面に対するオフ角」とは、＜１−１００＞方向および＜０００１＞方向の張る平面への上記側壁の法線の正射影と、{０−３３−８}面または{０１−１−４}面の法線とのなす角度であり、その符号は、上記正射影が＜１−１００＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。また、側壁が実質的に{１００}面を含む、とは、側壁を構成する結晶面が{１００}面となっている場合、および側壁を構成する結晶面が{１００}面から任意の結晶方位において−３°以上３°以下のオフ角を有する結晶面となっている場合を意味する。
【００１０】
この炭化珪素半導体装置によれば、側壁が実質的に上記{０−３３−８}面、{０１−１−４}面および{１００}面のいずれか、すなわち安定的な半極性面となっている。このような側壁をチャネル領域として利用することで、チャネル移動度を高めることができる。
【００１１】
またこの炭化珪素半導体装置によれば、基板の主表面が基準面から５度以内のオフ角を有するので、その上にエピタキシャルに形成された炭化珪素層の主表面も基準面から５度以内のオフ角を有する。これにより、炭化珪素層の主表面に対する第１および第２の側壁の各々の傾きの差異を抑制することができる。よってチャネル領域の側壁に沿った長さ、すなわちチャネル長のばらつきを抑制することができる。好ましくは主表面に対する第１および第２の側壁の各々の傾きの差異が１０度以下とされる。
【００１２】
好ましくは上記の炭化珪素半導体装置においてオフ角は０．５度以上である。これにより、基板上におけるエピタキシャル成長の速度を高めることができる。
【００１３】
本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。基板が準備される。基板は、六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られている。また基板には、基準面から５度以内のオフ角を有する主表面が設けられている。基準面は、六方晶系の場合は｛０００−１｝面であり、立方晶系の場合は｛１１１｝面である。次に基板の主表面上にエピタキシャルに炭化珪素層が形成される。次に炭化珪素層に、互いに対向する第１および第２の側壁を有する溝が形成される。溝を形成する工程は、炭化珪素層上に、パターンを有するマスク層を設ける工程と、マスク層をマスクとして用いて炭化珪素層を部分的にエッチングする工程とを含む。エッチングする工程は、酸素および塩素を含有する反応ガス中で炭化珪素層を加熱することによって、第１および第２の側壁を形成する工程を含む。第１および第２の側壁の各々は、六方晶系の場合は実質的に{０−３３−８}面および｛０１−１−４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む。
【００１４】
本発明者らは、炭化珪素層（炭化珪素の単結晶層）に対して、酸素及び塩素を含有する反応ガスを接触させながら、当該炭化珪素層を加熱することで、上述した{０−３３−８}面、{０１−１−４}面または{１００}面を自己形成できることを見出した。
【００１５】
また上記の製造方法によれば、基板の主表面が基準面から５度以内のオフ角を有するので、その上にエピタキシャルに形成された炭化珪素層の主表面も基準面から５度以内のオフ角を有する。これにより、炭化珪素層の主表面に対する第１および第２の側壁の各々の傾きの差異を抑制することができる。よって側壁に沿って設けられるチャネルの長さ、すなわちチャネル長のばらつきを抑制することができる。
【００１６】
好ましくは上記の製造方法において、エッチングする工程は、塩素の流量に対する酸素の流量の比率が０．１以上２．０以下となる条件で炭化珪素層に反応ガスを供給する工程を含む。また好ましくは上記の製造方法において、エッチングする工程は、炭化珪素層の温度を７００℃以上１２００℃以下とする工程を含む。これにより、第１および第２の側壁の各々に所望の面をより確実に含ませることができる。
【発明の効果】
【００１７】
本発明によれば、溝の側壁に沿ったチャネル領域を有する炭化珪素半導体装置において、チャネル移動度を高め、かつチャネル長のばらつきを抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明による半導体装置の実施の形態１を示す平面模式図である。
【図２】図１の線分ＩＩ−ＩＩにおける断面模式図である。
【図３】図１の炭化珪素層に設けられた、側壁を有する溝の形状を示す平面模式図である。
【図４】図３の部分拡大図であり、溝の非対称性を示す図である。
【図５】図４の線分Ｖ−Ｖにおける断面模式図である。
【図６】図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。
【図７】図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。
【図８】図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。
【図９】図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。
【図１０】図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。
【図１１】図１および図２に示した半導体装置の製造方法を説明するための斜視模式図である。
【図１２】図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。
【図１３】図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。
【図１４】図１および図２に示した半導体装置の製造方法を説明するための断面模式図である。
【図１５】図１および図２に示した半導体装置の製造方法の変形例を説明するための断面模式図である。
【図１６】図１および図２に示した半導体装置の製造方法の変形例を説明するための断面模式図である。
【図１７】図１および図２に示した半導体装置の変形例を示す断面模式図である。
【図１８】本発明による半導体装置の実施の形態２を示す断面模式図である。
【図１９】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２０】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２１】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２２】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２３】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２４】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２５】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２６】図１８に示した半導体装置の製造方法を説明するための断面模式図である。
【図２７】図１８に示した半導体装置の変形例を示す断面模式図である。
【図２８】炭化珪素層の側面の部分拡大断面模式図である。
【発明を実施するための形態】
【００１９】
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
【００２０】
（実施の形態１）
主に図１〜図３を参照して、本実施の形態における半導体装置は、トレンチゲートを有する縦型ＭＯＳＦＥＴである。この半導体装置は、炭化珪素からなる基板１と、基板１の主表面ＭＳ上にエピタキシャルに形成された炭化珪素層とを有する。炭化珪素層は、導電型がｎ型であるエピタキシャル層である耐圧保持層２と、導電型がｐ型であるｐ型ボディ層３（ｐ型半導体層３）と、導電型がｎ型であるｎ型ソースコンタクト層４と、導電型がｐ型であるコンタクト領域５とを有する。
【００２１】
基板１は、六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られている。また基板１には、基準面から５度以内のオフ角を有する主表面ＭＳが設けられている。基準面は、六方晶系の場合は｛０００−１｝面であり、より好ましくは（０００−１）面である。また基準面は立方晶系の場合は｛１１１｝面である。好ましくは、オフ角は０．５度以上である。
【００２２】
上記炭化珪素層は基板１の主表面ＭＳ上にエピタキシャルに形成されており、主表面ＭＳと実質的に平行な主表面ＴＳを有する。溝６は、互いに対向する側壁２０ａ（第１の側壁）および側壁２０ｂ（第２の側壁）を有する。溝６は、開口に向かって広がるようなテーパ形状を有し、よって側壁２０ａおよび２０ｂ）は互いに傾いている。側壁２０ａおよび２０ｂ（総称して側壁２０ともいう）の各々は、ｐ型ボディ層３の側壁２０上の部分であるチャネル領域を含む。また各側壁２０は、六方晶系の場合は実質的に{０−３３−８}面および｛０１−１−４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む。
【００２３】
図４および図５を参照して、基板１のオフ角がゼロでない場合、主表面ＭＳおよびＴＳの各々は基準面に対して傾斜している。言い換えれば、基準面の法線ベクトルＣＡ（図５）は主表面ＴＳ上においてオフ角のオフ方位ＦＦに向かって傾斜している。一方、各側壁２０は結晶学的に特定の面方位を有することから、オフ角がゼロの場合に比して、オフ角の分だけ各側壁２０は傾斜している。この傾斜の結果、主表面ＴＳに対する側壁２０ａおよび２０ｂのそれぞれの角度ＴＨａおよびＴＨｂは、互いに異なっている。この相違は、基板１のオフ角が大きくなるほど増大する。したがって、基板１のオフ角の絶対値の上限が制限されることで、この相違も制限される。よって側壁２０ａおよび２０ｂのそれぞれに設けられるチャネル領域の長さ、すなわちチャネル長ＬＣａおよおびＬＣｂの相違も制限される。好ましくは、角度ＴＨａおよびＴｈｂの間の相違の絶対値は１０度以下である。
【００２４】
なお溝６の存在は、逆の見方をすれば、炭化珪素層から作られたメサ構造（図３）の存在に対応している。このメサ構造は、側壁２０と、側壁２０に囲まれた主表面ＴＳからなる上面とを有する。好ましくはこの上面の形状は、六方晶の場合、図３に示すように六角形であり、立方晶の場合、長方形または正方形である。
【００２５】
また半導体装置は、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを有する。
【００２６】
次に半導体装置の詳細について説明する。耐圧保持層２は、基板１の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取囲まれるように、ｐ型のコンタクト領域５が形成されている。ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより、溝６により囲まれたメサ構造が形成されている。
【００２７】
溝６の側壁２０および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するように（つまり隣接するメサ構造の間の空間を充填するように）ゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
【００２８】
ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
【００２９】
図１および図２に示した半導体装置においては、溝６の側壁２０（メサ構造の側壁）が傾斜するとともに、当該側壁は、耐圧保持層２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０−３３−８}面となっている。具体的には、当該側壁を構成する結晶面について、＜１−１００＞方向における｛０−３３−８｝面に対するオフ角が−３°以上３°以下の面、より好ましくは−１°以上１°以下の面となっている。図２から分かるように、これらのいわゆる半極性面となっている側壁を半導体装置の能動領域であるチャネル領域として利用することができる。そして、これらの側壁は安定な結晶面であるため、当該側壁をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、高いチャネル移動度を得られるとともに、リーク電流を十分低減でき、また高い耐圧を得ることができる。
【００３０】
次に半導体装置の動作について簡単に説明する。図２を参照して、ゲート電極９にしきい値以下の電圧を与えた状態、すなわちオフ状態では、ｐ型ボディ層３と導電型がｎ型である耐圧保持層２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極９に正の電圧を印加すると、ｐ型ボディ層３においてゲート絶縁膜８と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、ｎ型ソースコンタクト層４と耐圧保持層２とが電気的に接続された状態となる。この結果、ソース電極１２とドレイン電極１４との間に電流が流れる。
【００３１】
次に、図６〜図１４を参照して、図１および図２に示した本発明による半導体装置の製造方法を説明する。
【００３２】
まず、図６を参照して、炭化珪素から作られた基板１が準備される。基板１は、六方晶系および立方晶系のいずれかの単結晶構造を有する。また基板１には、上述した基準面から５度以内のオフ角を有する主表面ＭＳが設けられている。基準面は、六方晶系の場合は｛０００−１｝面であり、立方晶系の場合は｛１１１｝面である。次に基板１の主表面ＭＳ上に、導電型がｎ型である炭化珪素のエピタキシャル層を形成する。当該エピタキシャル層は耐圧保持層２となる。耐圧保持層２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical  Vapor  Deposition）法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。この耐圧保持層２のｎ型不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
【００３３】
次に、図７に示すように、耐圧保持層２の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４を形成する。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。また導電型がｎ型の不純物を、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。
【００３４】
次に、図８に示すように、ｎ型ソースコンタクト層４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、図８に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
【００３５】
そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部をエッチングにより除去する。エッチングの方法としてはたとえば反応性イオンエッチング（ＲＩＥ）またはイオンミリングを用いることができる。ＲＩＥとしては特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、図２の溝６が形成されるべき領域に、側壁が基板１の主表面に対してほぼ垂直な溝１６を形成することができる。
【００３６】
次に、図９に示すように、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４において所定の結晶面を表出させる熱エッチング工程を実施する。具体的には、溝１６（図８）の側壁を、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１２００℃以下としたエッチング(熱エッチング）を行なう。熱処理温度は、好ましくは７００℃以上１２００℃以下である。この温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。またこの温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。この場合、上記{０−３３−８}面、{０１−１−４}面または{１００}面を含む面を形成する熱エッチング工程でのエッチング速度を十分実用的な値とすることができるので、当該工程の処理時間を十分短くすることができる。
【００３７】
ここで、上記熱エッチング工程の条件については、ＳｉＣ＋ｍＯ２＋ｎＣｌ２→ＳｉＣｌｘ＋ＣＯｙ（ただし、ｍ、ｎ、ｘ、ｙは正の数）と表される反応式において、０．５≦ｘ≦２．０、１．０≦ｙ≦２．０というｘおよびｙの条件が満たされる場合に主な反応が進み、ｘ＝４、ｙ＝２という条件の場合が最も反応(熱エッチング）が進む。ただし上記ｍおよびｎは、実際に反応している酸素ガスおよび塩素ガスの量を表しており、プロセスガスとして供給される量とは異なる。本発明者らは、この熱エッチングにおいて供給される塩素の流量に対する酸素の流量の比率が０．１以上２．０以下となることが好ましく、より好ましくはこの比率の下限は０．２５である。この場合、上記{０−３３−８}面、{０１−１−４}面または{１００}面を含む面を確実に形成することができる。
【００３８】
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク層１７として酸化珪素（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ2からなるマスク層１７は実質的にエッチングされない。
【００３９】
なお六方晶系の場合、側壁２０において露出する結晶面は実質的に{０−３３−８}面となってもよい。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０−３３−８}面が溝６の側壁２０として自己形成される。この結果、図９に示すような構造を得る。なお側壁２０を構成する結晶面は{０１−１−４}面となってもよい。また立方晶系である場合には、側壁２０を構成する結晶面は{１００}面であってもよい。
【００４０】
次に、マスク層１７をエッチングなど任意の方法により除去する。その後、溝６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層４の一部領域に導電型がｐ型のコンタクト領域５を形成する。その後レジスト膜を除去する。この結果、図１０および図１１に示すような構造を得る。図１１から分かるように、溝６の平面形状は、単位胞（１つのメサ構造を取り囲む環状の溝６）の平面形状が六角形状である網目形状となっている。また、ｐ型のコンタクト領域５は、図１１に示すようにメサ構造の上部表面におけるほぼ中央部に配置されている。また、ｐ型のコンタクト領域５の平面形状は、メサ構造の上部表面の外周形状と同じであって、六角形状となっている。
【００４１】
そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面上（たとえばメサ構造の側壁上）に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０−３３−８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
【００４２】
次に、図１２に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８としては、たとえば炭化珪素からなるエピタキシャル層を熱酸化することにより得られる酸化膜（酸化珪素膜）を用いることができる。
【００４３】
次に、図１３に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、溝６の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ（Chemical  Mechanical  Polishing）法など任意の方法を用いて、溝６の内部以外の領域に形成された導電体膜の部分を除去する。この結果、溝６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。
【００４４】
次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図１４参照）を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜（図示せず）にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成されている。
【００４５】
そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的にエッチングにより除去する。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１４参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。その後、当該開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極１２（図１４参照）となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
【００４６】
また、基板１の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図１４参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図１４に示す構造を得る。
【００４７】
その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図２参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図２参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１および図２に示す半導体装置を得ることができる。
【００４８】
次に、図１５および図１６を参照して、図１および図２に示した本発明による半導体装置の製造方法の変形例を説明する。
【００４９】
本発明による半導体装置の製造方法の変形例では、まず図６〜図８に示した工程を実施する。その後、図８に示したマスク層１７を除去する。次に、溝１６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように珪素からなるＳｉ被膜２１（図１５参照）を形成する。この状態で、熱処理を行なうことにより、溝１６の内周面およびｎ型ソースコンタクト層４の上部表面のＳｉ被膜２１と接触した領域において炭化珪素の再構成が起きる。このようにして、図１５に示すように、溝の側壁が所定の結晶面（{０−３３−８}面）となるように炭化珪素の再構成層２２が形成される。この結果、図１５に示すような構造を得る。
【００５０】
この後、残存しているＳｉ被膜２１を除去する。Ｓｉ被膜２１の除去方法としては、たとえばＨＮＯ3とＨＦ等の混合ガスを用いたエッチングを用いることができる。その後、さらに上述した再構成層２２の表面層をエッチングにより除去する。再構成層２２を除去するためのエッチングとしては、ＩＣＰ−ＲＩＥを用いることができる。この結果、図１６に示すように傾斜した側面を有する溝６を形成できる。
【００５１】
この後、先に説明した図１０〜図１４に示した工程を実施することにより、図１および図２に示した半導体装置を得ることができる。
【００５２】
次に、図１７を参照して、図１および図２に示した半導体装置の変形例を説明する。図１７に示した半導体装置は、基本的には図１および図２に示した半導体装置と同様の構成を備えるが、溝６の形状が図１および図２に示した半導体装置とは異なっている。具体的には、図１７に示した半導体装置では、溝６の断面形状がＶ字状となっている。また、異なる観点から言えば、図１７に示した半導体装置の溝６は、基板１の主表面に対して傾斜した、互いに対向する側面が、その下部で直接接続された状態になっている。溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。
【００５３】
このような構成の半導体装置によっても、図１および図２に示した半導体装置と同様の効果を得ることができる。さらに、図１７に示した半導体装置では、溝６において図２に示したような平坦な底面が形成されていないため、図１７に示した溝６の幅は図２に示した溝６の幅より狭くなっている。この結果、図１７に示した半導体装置では、図２に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
【００５４】
（実施の形態２）
上記実施の形態１における半導体装置は、側壁２０ａおよび２０ｂを有する溝６（図５）を含むＭＯＳＦＥＴである。実施の形態２における半導体装置は、同様の溝６を有する絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。以下にその詳細について説明する。
【００５５】
図１８に示すように、半導体装置は、炭化珪素からなる導電型がｐ型の基板３１と、炭化珪素からなり、導電型がｐ型であるバッファ層としてのｐ型エピタキシャル層３６と、炭化珪素からなり、導電型がｎ型である耐圧保持層としてのｎ型エピタキシャル層３２と、炭化珪素からなり、導電型がｐ型であるウェル領域に対応するｐ型半導体層３３と、炭化珪素からなり、導電型がｎ型であるエミッタ領域に対応するｎ型ソースコンタクト層３４と、炭化珪素からなり、導電型がｐ型であるコンタクト領域３５と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、エミッタ電極に対応するソース電極１２と、ソース配線電極１３と、コレクタ電極に対応するドレイン電極１４と、裏面保護電極１５とを有する。
【００５６】
バッファ層であるｐ型エピタキシャル層３６は、基板３１の一方の主表面ＭＳ上に形成されている。ｐ型エピタキシャル層３６上にはｎ型エピタキシャル層３２が形成されている。ｎ型エピタキシャル層３２上にはｐ型半導体層３３が形成されている。ｐ型半導体層３３上には、ｎ型ソースコンタクト層３４が形成されている。このｎ型ソースコンタクト層３４に取囲まれるように、ｐ型のコンタクト領域３５が形成されている。ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２を部分的に除去することにより溝６が形成されている。溝６の側壁２０は基板３１の主表面ＭＳに対して傾斜した端面になっている。傾斜した端面により囲まれた凸部（上部表面上にソース電極１２が形成された凸形状部としてのメサ構造）の平面形状は、図１などに示した半導体装置と同様に六角形になっている。
【００５７】
この溝６の側壁２０および底壁上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層３４の上部表面上にまで延在している。このゲート絶縁膜８上であって、溝６の内部を充填するようにゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層３４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
【００５８】
ゲート絶縁膜８のうちｎ型ソースコンタクト層３４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層３４の一部とｐ型のコンタクト領域３５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。
【００５９】
また、基板３１においてｎ型エピタキシャル層３２が形成された主表面とは反対側の裏面上には、図１および図２に示した半導体装置と同様に、ドレイン電極１４および裏面保護電極１５が形成されている。
【００６０】
図１８に示した半導体装置においても、図１および図２に示した半導体装置と同様に、溝６の側壁２０が傾斜するとともに、当該側壁２０は、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が六方晶の場合には実質的に{０−３３−８}面となっている。この場合も、図１に示した半導体装置と同様の効果を得ることができる。なお、上記実施の形態１および２における半導体装置において、上記側壁２０は実質的に{０１−１−４}面となっていてもよい。また、ｎ型エピタキシャル層３２などを構成する炭化珪素の結晶型が立方晶の場合には、当該溝６の傾斜した側壁２０は実質的に{１００}面となっていてもよい。
【００６１】
次に、図１８に示した半導体装置の動作を簡単に説明する。
ゲート電極９に負の電圧を印加し、当該負の電圧が閾値を超えると、ゲート電極９側方のゲート絶縁膜８に接するｐ型半導体層３３の溝６に対向する端部領域（チャネル領域）に反転層が形成され、エミッタ領域であるｎ型ソースコンタクト層３４と耐圧保持層であるｎ型エピタキシャル層３２とが電気的に接続される。これにより、エミッタ領域であるｎ型ソースコンタクト層３４から耐圧保持層であるｎ型エピタキシャル層３２に電子が注入され、これに対応して基板３１からバッファ層であるｐ型エピタキシャル層３６を介して正孔がｎ型エピタキシャル層３２に供給される。その結果、ｎ型エピタキシャル層３２に伝導度変調が生じることで、エミッタ電極であるソース電極１２-コレクタ電極であるドレイン電極１４間の抵抗が著しく低下する。すなわちＩＧＢＴがオン状態となる。
【００６２】
一方、ゲート電極９に印加される上記負の電圧が閾値以下の場合、上記チャネル領域に反転層が形成されないため、ｎ型エピタキシャル層３２とｐ型半導体層３３との間が、逆バイアスの状態に維持される。その結果、ＩＧＢＴがオフ状態となり、電流は流れない。
【００６３】
図１９〜図２６を参照して、本発明による半導体装置の実施の形態２の製造方法を説明する。
【００６４】
まず、図１９を参照して、導電型がｐ型であって、炭化珪素からなる基板３１が準備される。基板３１の結晶学的な特徴は、その導電型を除き、実施の形態１の基板１とほぼ同様である。
【００６５】
次に基板３１の主表面ＭＳ上に、導電型がｐ型であって炭化珪素からなるｐ型エピタキシャル層３６を形成する。そして、ｐ型エピタキシャル層３６上に導電型がｎ型である炭化珪素のｎ型エピタキシャル層３２を形成する。当該ｎ型エピタキシャル層３２は耐圧保持層となる。ｐ型エピタキシャル層３６およびｎ型エピタキシャル層３２を形成するためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき、導電型がｐ型の不純物としては、たとえばアルミニウム（Ａｌ）などを導入し、導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【００６６】
次に、ｎ型エピタキシャル層３２の上部表面層にイオン注入を行なうことにより、ｐ型半導体層３３およびｎ型ソースコンタクト層３４を形成する。ｐ型半導体層３３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型半導体層３３が形成される領域の深さを調整することができる。
【００６７】
次に導電型がｎ型の不純物を、ｐ型半導体層３３が形成されたｎ型エピタキシャル層３２へイオン注入することにより、ｎ型ソースコンタクト層３４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図２０に示す構造を得る。
【００６８】
次に、図２１に示すように、ｎ型ソースコンタクト層３４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、図８において説明したマスク層１７の製造方法と同様の方法を用いることができる。この結果、図２１に示した溝１６が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
【００６９】
そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層３４、ｐ型半導体層３３およびｎ型エピタキシャル層３２の一部をエッチングにより除去する。エッチングの方法などは、図８に示した工程とほぼ同様の方法を用いることができる。このようにして、図２１に示す構造を得る。
【００７０】
次に、ｎ型エピタキシャル層３２、ｐ型半導体層３３およびｎ型ソースコンタクト層３４において所定の結晶面を表出させる熱エッチング工程を実施する。この熱エッチング工程の条件は、図９を参照して説明した熱エッチング工程の条件とほぼ同様の条件を用いることができる。この結果、図２２に示すように基板３１の主表面に対して傾斜した側壁２０を有する溝６を形成することができる。このようにして、図２２に示すような構造を得る。
【００７１】
次に、マスク層１７をエッチングなど任意の方法により除去する。その後、図１０に示した工程と同様に、溝６の内部からｎ型ソースコンタクト層３４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝６の底部およびｎ型ソースコンタクト層３４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝６の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層３４の一部領域に導電型がｐ型のコンタクト領域３５を形成する。その後レジスト膜を除去する。この結果、図２３に示すような構造を得る。
【００７２】
そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、すでに説明した本発明の実施の形態１の場合と同様に、炭化珪素からなるエピタキシャル層の表面（具体的には溝６の側壁２０上）に特にキャップ層を形成することなくアニール処理を実施する。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層３４およびｐ型のコンタクト領域３５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
【００７３】
次に、図２４に示すように、溝６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８を形成する。ゲート絶縁膜８の材質や形成方法は、図１２におけるゲート絶縁膜８の材質や形成方法と同様である。このようにして、図２４に示す構造を得る。
【００７４】
次に、図２５に示すように、溝６の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、図１３に示したゲート電極９の形成方法と同様の形成方法を用いることができる。
【００７５】
次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域３５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図２６参照）を形成する。層間絶縁膜１０としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、図１４に示した工程と同様に、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図２６参照）が形成される。当該開口部１１の形成方法は、図１４における開口部の形成方法と同様である。この開口部１１の底部においては、ｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４の一部が露出した状態となる。
【００７６】
その後、図１４において説明した方法と同様の方法を用いて、開口部１１の内部に充填された導電体膜によりソース電極１２を形成する。このソース電極１２はｐ型のコンタクト領域３５およびｎ型ソースコンタクト層３４とオーミック接触したオーミック電極である。
【００７７】
また、基板３１の裏面側（ｎ型エピタキシャル層３２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図２６参照）を形成する。ドレイン電極１４としては、基板３１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図２６に示す構造を得る。
【００７８】
その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１８参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１８参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１８に示す半導体装置を得ることができる。
【００７９】
次に、図２７を参照して、図１８に示した半導体装置の変形例を説明する。図２７に示した半導体装置は、基本的には図１８に示した半導体装置と同様の構成を備えるが、溝６の形状が図１８に示した半導体装置とは異なっている。具体的には、図２７に示した半導体装置では、溝６の断面形状が図１７に示した半導体装置と同様に、Ｖ字状となっている。溝６の底部（対向する側壁の下部が互いに接続された部分）には、電界緩和領域７が形成されている。このような構成の半導体装置によっても、図１８に示した半導体装置と同様の効果を得ることができる。さらに、図２７に示した半導体装置では、溝６において図１８に示したような平坦な底面が形成されていないため、図２７に示した溝６の幅は図１８に示した溝６の幅より狭くなっている。この結果、図２７に示した半導体装置では、図１８に示した半導体装置よりサイズを小さくすることが可能であり、半導体装置の微細化および高集積化に有利である。
【００８０】
なお、本明細書において、溝６の側面が{０−３３−８}面を含むという場合には、当該溝６の側面を構成する結晶面が{０−３３−８}面となっている場合を含んでいる。さらに、本発明において{０−３３−８}面とは、図２８に示すように、微視的には、たとえば溝６の側面において、面方位{０−３３−８}を有する面５６ａ（第１の面）と、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂ（第２の面）とが交互に設けられることによって構成された、化学的に安定な面も含む。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。好ましくは面５６ｂは面方位{０−１１−１}を有する。また、図２８における面５６ｂの長さ（幅）は、たとえばＳｉ原子（またはＣ原子）の原子間隔の２倍であってもよい。
【００８１】
また本願発明は、上述した実施の形態１および２に限定されるものではない。炭化珪素層は、図１や図１１などに示すように基板１、３１と対向する面と反対側に位置する主表面において、上記側壁２０が側面を構成する複数のメサ構造を含んでいてもよい。複数のメサ構造の間に位置し、側壁２０と連なる炭化珪素層の表面部分（複数のメサ構造の側面の間に位置する溝６の底部）が実質的に{０００−１}面であってもよい。また、当該メサ構造において側壁２０と連なる上部表面が実質的に{０００−１}面となっていてもよい。なお、ここで表面部分または上部表面が実質的に{０００−１}面であるとは、当該表面部分または上部表面を構成する結晶面が{０００−１}面となっている場合、および表面部分または上部表面を構成する結晶面について、＜１−１００＞方向における｛０００−１｝面に対するオフ角が−３°以上３°以下の面となっていることを意味する。この場合、メサ構造の間の上記表面部分（および／またはメサ構造の上部表面）も、安定な{０００−１}面（いわゆるジャスト面）となっているので、上述した活性化アニールなどの熱処理時に、当該表面部分（およびメサ構造の上部表面）を保護するキャップ層を形成しなくても、当該熱処理により上記表面部分やメサ構造の上部表面はほとんど荒れない。そのため、活性化アニールなどの熱処理のため、表面部分やメサ構造の上部表面上にキャップ層を形成する工程を省略できる。
【００８２】
またメサ構造における側壁２０に連なる上部表面の平面形状が図１や図１１に示すように六角形状であってもよい。上記複数のメサ構造は、少なくとも３つのメサ構造を含んでいてもよい。複数のメサ構造は、図１に示すように平面視したときの中心を結んだ線分により正三角形が形成されるように配置されていてもよい。この場合、メサ構造を最も稠密に配置することができるので、１つの基板１、３１により多くのメサ構造を形成できる。このため、メサ構造を利用した半導体装置を、１つの基板１、３１から極力多く形成することができる。
【００８３】
また上記半導体装置は、図２や図１８に示すように、メサ構造の上部表面上に形成されたソース電極１２と、複数のメサ構造の間に形成されたゲート電極９とを備えていてもよい。この場合、ソース電極１２やゲート電極９が比較的形成しやすい位置に配置されることになるので、当該半導体装置の製造工程が複雑化することを抑制できる。
【００８４】
また上記半導体装置は、複数のメサ構造の間に形成された電界緩和領域７をさらに備えていてもよい。この場合、基板１、３１の裏面側（基板１、３１において炭化珪素が形成された主表面と反対側の裏面側）にドレイン電極１４を形成したときに、当該電界緩和領域７が存在することでメサ構造の間の電極（たとえばゲート電極９）とドレイン電極１４との間の耐圧を高めることができる。
【００８５】
また側壁２０を形成する工程では、炭化珪素層において、基板１、３１と対向する面と反対側に位置する主表面に、端面（側壁２０）が側面を構成する複数のメサ構造が形成されてもよい。この場合、メサ構造の側壁２０が実質的に{０−３３−８}面を含むため、当該側壁２０をチャネル領域に利用したＭＯＳＦＥＴやＩＧＢＴなどを容易に形成することができる。なお、上記半導体装置の製造方法は、図１４や図２６に示すようにメサ構造の上部表面上にソース電極１２を形成する工程をさらに備えていてもよい。
【００８６】
また側壁２０を形成する工程では、図１１などに示すように上部表面の平面形状が六角形であるメサ構造が形成されてもよい。この場合、メサ構造の上記側壁２０を、実質的に{０−３３−８}面のみによって構成することができる。このため、メサ構造の外周の側壁２０すべてをチャネル領域として利用して、半導体装置の集積度を向上させることができる。
【００８７】
また側壁２０を形成する工程は、図８や図２１に示すようにマスク層１７を形成する工程と、図８および図９または図２１および図２２に示すようにメサ構造を形成する工程とを含んでいてもよい。マスク層１７を形成する工程では、炭化珪素層の主表面上に、平面形状が六角形状である複数のマスク層１７を形成してもよい。メサ構造を形成する工程では、上記マスク層１７をマスクとして用いて、上部表面の平面形状が六角形のメサ構造を形成してもよい。この場合、マスク層１７のパターンの位置によって、形成されるメサ構造の位置（つまり側壁２０の位置）を制御することができる。このため、形成される半導体装置のレイアウトの自由度を高めることができる。
【００８８】
また側壁２０を形成する工程は、図８および図９または図２１および図２２に示すように、マスク層１７を形成する工程と、凹部（図８や図２１の溝１６）を形成する工程と、図９や図２２に示すメサ構造を形成する工程とを含んでいてもよい。マスク層１７を形成する工程では、炭化珪素層の主表面上に、互いに間隔を隔てて、平面形状が六角形状である複数のマスク層１７を形成してもよい。凹部（溝１６）を形成する工程では、上記マスク層１７をマスクとして用いて、複数のマスク層１７の間において露出する炭化珪素層を部分的に除去することにより、炭化珪素層の主表面に凹部（溝１６）を形成してもよい。メサ構造を形成する工程では、溝１６の側壁を部分的に除去することにより、上部表面の平面形状が六角形のメサ構造を形成してもよい。この場合、メサ構造を形成するために溝１６の側壁を部分的に除去する（たとえば熱エッチングする）時間を、マスク層１７をマスクとして炭化珪素層に溝１６を予め形成しない場合より短くできる。
【００８９】
また端面を形成する工程では、メサ構造の側壁２０を自己形成的に形成してもよい。具体的には、炭化珪素層に対して所定の条件のエッチング（たとえば、酸素と塩素との混合ガスを反応ガスとして、加熱温度を７００℃以上１２００℃以下とした熱エッチング）を行なうことで、当該エッチングにおけるエッチング速度の最も遅い面である上記{０−３３−８}面を自己形成的に表出させてもよい。あるいは、図１５に示すように、側壁２０となるべき面を通常のエッチングにより形成した後、当該面上に珪素膜（Ｓｉ被膜２１）を形成し、当該Ｓｉ被膜２１が存在する状態で炭化珪素層を加熱することで、当該面上にＳｉＣ再構成層２２を形成し、結果的に上記{０−３３−８}面を形成してもよい。この場合、側壁２０において上記{０−３３−８}面を安定して形成することができる。
【００９０】
また側壁２０を形成する工程では、メサ構造の側壁２０と、複数のメサ構造の間に位置し、側壁２０と連なる炭化珪素層の表面部分(溝６の底壁）とを自己形成的に形成してもよい。具体的には、上記熱エッチングやＳｉＣ再構成層２２の形成といった手法を用いて、上記メサ構造の側壁２０として{０−３３−８}面を表出させるとともに、上記溝６の底壁にて所定の結晶面（たとえば（０００１）面または（０００−１）面）を表出させてもよい。この場合、側壁２０とともに溝６の底壁においても所定の結晶面（{０−３３−８}面）を安定して形成することができる。
【００９１】
上記半導体装置において、側壁２０は図２や図１８に示すように能動領域を含んでいてもよい。また、上記半導体装置において、具体的には能動領域はチャネル領域を含む。この場合、上述したリーク電流の低減や高耐圧といった特性を確実に得ることができる。
【００９２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００９３】
１，３１  基板、２  耐圧保持層、３  ｐ型ボディ層（ｐ型半導体層）、４，３４  ｎ型ソースコンタクト層、５，３５  コンタクト領域、６，１６  溝、７  電界緩和領域、８  ゲート絶縁膜、９  ゲート電極、１０  層間絶縁膜、１１  開口部、１２  ソース電極、１３  ソース配線電極、１４  ドレイン電極、１５  裏面保護電極、１７  マスク層、２０  側壁、２１  Ｓｉ被膜、２２  ＳｉＣ再構成層、３２  ｎ型エピタキシャル層、３３  ｐ型半導体層、３６  ｐ型エピタキシャル層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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