(57)【特許請求の範囲】
【請求項１】
定電圧ノードと基準電源との間に，複数のスイッチ素子のオン，オフにより合成抵抗値が可変制御可能な複数の抵抗を有し，前記定電圧ノードに第１の電流を生成する定電流生成回路と，
前記第１の電流からカレントミラーにより生成した第２の電流を，内部回路から供給される内部差動信号に応じて，出力端子対に出力する出力駆動回路と，
前記出力端子対の出力差動電圧の差が所望の電圧差と一致するように，前記定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有し，
前記出力振幅調整部は，さらに，動作状態において，前記内部差動信号が変化していないことを検出した場合に，前記出力振幅調整部の動作を開始させる制御信号を生成する内部差動信号モニタ回路を有し，
前記出力振幅調整部は，パワーダウンから復帰したときは，前記内部差動信号モニタ回路を停止させ，前記出力端子対の出力差動電圧の差が前記所望の電圧差と一致するまで，前記スイッチ素子制御信号の変更を繰り返し実行する出力回路。
【請求項２】
請求項１において，
前記出力振幅調整部は，
前記入力差動信号に応じて前記出力端子対のいずれかを選択する出力端子選択回路と，
前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が，前記所望の電圧差に対応する電圧と一致するように前記スイッチ素子制御信号を生成する抵抗値制御回路とを有する出力回路。
【請求項３】
請求項２において，
前記出力振幅調整部は，前記パワーダウンから復帰した後の前記動作状態において，前記内部差動信号が変化していないことを検出した後に，前記抵抗値制御回路による前記スイッチ素子制御信号の変更動作を行う一連の調整動作を，前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで，繰り返す出力回路。
【請求項４】
定電圧ノードと基準電源との間に設けられた，複数のスイッチ素子のオン，オフにより合成抵抗値が可変制御可能な複数の抵抗と，基準電圧と前記定電圧ノードの電位との差を増幅するオペアンプと，高電位電源と前記定電圧ノードとの間に設けられ前記オペアンプの出力がゲートに供給される第１のトランジスタとを有し，前記定電圧ノードに第１の電流を生成する定電流生成回路と，
前記第１のトランジスタと共にカレントミラーを生成する第２のトランジスタを有し，前記第２のトランジスタが生成する第２の電流を，内部回路から供給される内部差動信号に応じて，出力端子対の一方の端子から他方の端子に流す出力駆動回路と，
前記出力端子対の出力差動電圧の差が所望の電圧差と一致するように，前記定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有し，
前記定電流生成回路は，更に，前記第２のトランジスタのドレインの電圧がゲートに供給されドレインが前記高電位電源に接続された前記第１，第２のトランジスタと反対導電型の第３のトランジスタと，前記第３のトランジスタのソースがゲートに接続され前記第１のトランジスタと前記複数の抵抗との間に設けられた前記第１，第２のトランジスタと同じ導電型の第４のトランジスタとを有する出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，出力回路に関する。
【背景技術】
【０００２】
LSIの出力回路は，内部信号に応じて外部に出力する出力信号を駆動する。送信側LSIの出力電流は，受信側LSIの入力回路内の終端抵抗に流れ，出力電流の電流値に終端抵抗の抵抗値を乗算した電圧を生成する。この電圧が受信側LSIの入力信号の振幅になる。送信側LSIは，受信側LSIの入力信号の振幅について決められた仕様を満たすことが求められている。
【０００３】
受信側LSIの入力信号の振幅の仕様を満たすためには，送信側LSIは出力電流をその仕様に合わせた電流値にすることが必要になる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】２００９−１６９２９号公報
【特許文献２】２００５−１９１９７２号公報
【特許文献３】特開平１１−１５４８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら，近年の最先端の製造プロセスによれば，抵抗値やトランジスタの特性ばらつきが大きく，それに応じて送信側LSIの出力電流の電流値がばらつき，それに伴い，受信側LSIの入力信号の振幅がばらつくことが多い。また，製造プロセスのばらつきだけでなく，温度による特性ばらつきの問題もあり，特に温度による特性ばらつきは，動作中の入力信号の振幅のばらつきを招く。
【０００６】
そこで，本発明の目的は，製造プロセスや動作中の温度変化などによる出力信号の振幅のばらつきを抑制した出力回路を提供することにある。
【課題を解決するための手段】
【０００７】
出力回路の第１の側面は，定電圧ノードと基準電源との間に，複数のスイッチ素子のオン，オフにより合成抵抗値が可変制御可能な複数の抵抗を有し，前記定電圧ノードに第１の電流を生成する定電流生成回路と，前記第１の電流をカレントミラーにより生成した第２の電流を，内部回路から供給される内部差動信号に応じて，出力端子対に出力する出力駆動回路と，前記出力端子対の出力差動電圧の差が所望の電圧差と一致するように，前記定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有する。
【発明の効果】
【０００８】
第１の側面によれば，製造プロセスや動作中の温度変化などによる出力信号の振幅のばらつきを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本実施の形態における出力回路の概略を示す図である。
【図２】本実施の形態における出力回路の回路図である。
【図３】本実施の形態における出力振幅調整部５０の構成図である。
【図４】抵抗値調整回路６４における８個のコンパレータＣｏｍｐ１〜８と，それに基準電圧ＶＲ１〜ＶＲ８を供給する抵抗群の例を示す図である。
【図５】スタートアップ回路６０の構成図である。
【図６】内部差動信号モニタ回路７０の構成図である。
【図７】抵抗値制御回路６４の構成図である。
【図８】通常動作状態での出力振幅調整を示す信号波形図である。
【図９】通常動作状態での出力振幅調整の動作を示す信号波形図である。
【図１０】抵抗値制御回路の変型例を示す図である。
【図１１】定電流生成回路の変形例を示す図である。
【図１２】トランジスタＴｒ１，Ｔｒ２の動作特性を示す図である。
【発明を実施するための形態】
【００１０】
図１は，本実施の形態における出力回路の概略を示す図である。破線４０の左側が送信側ＬＳＩであり，破線４０の右側が受信側ＬＳＩである。送信側ＬＳＩ内の出力回路Ｔｘは，第１の電流Ｉ１を生成する定電流生成回路１０と，第１の電流Ｉ１をカレントミラーにより生成した第２の電流Ｉ２を出力端子対ＥＸＰ，ＥＸＮに出力する出力駆動回路２０とを有する。
【００１１】
定電流生成回路１０は，定電圧Ｖｒｅｆを生成する定電圧源１１と，ソースが高電位電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタである第１のトランジスタＴｒ１と，抵抗Ｒａと，定電圧Ｖｒｅｆと第１のトランジスタＴｒ１と抵抗Ｒａとの接続ノードＡの電圧との差を増幅するオペアンプ１２とを有する。オペアンプ１２は入力対の電圧が等しくなるように第１のトランジスタＴｒ１のゲートを駆動するので，接続ノードＡは定電圧Ｖｒｅｆと等しい定電圧ノードになる。そして，第１のトランジスタＴｒ１に流れる第１の電流Ｉ１は，定電圧ノードＡの電圧ＶＡを抵抗Ｒａで除した値に制御される。
【００１２】
一方，出力駆動回路２０は，第１のトランジスタＴｒ１とカレントミラー回路を構成する第２のトランジスタＴｒ２（ＰＭＯＳトランジスタ）を有する。第１，第２のトランジスタＴｒ１，Ｔｒ２は，ソースが同じ高電位電源ＶＤＤに接続され，ゲートが互いに接続されている。したがって，両トランジスタＴｒ１，Ｔｒ２のゲート・ソース間電圧が等しくなり，第２のトランジスタＴｒ２に流れる第２の電流Ｉ２と第１のトランジスタＴｒ１に流れる第１の電流Ｉ１とは，両トランジスタのサイズ（ゲート幅）の比になる。例えば，第２のトランジスタＴｒ２が第１のトランジスタＴｒ１のＮ倍のサイズを有する場合は，第２の電流Ｉ２は第１の電流Ｉ１のＮ倍になる。
【００１３】
出力駆動回路２０は，内部回路から供給される内部差動信号ＩＮＰ，ＩＮＮが入力されるインバータ２１，２２と，インバータ２１の出力が入力されるＣＭＯＳインバータ回路Ｔｒ３，ＴＲ４と，インバータ２２の出力が入力されるＣＭＯＳインバータ回路Ｔｒ５，Ｔｒ６と，電流源２３とを有する。そして，内部差動信号ＩＮＰ，ＩＮＮがＨレベル，Ｌレベルの場合は，インバータ２１，２２の出力がＬレベル，Ｈレベルになり，２つのＣＭＯＳインバータ回路は，トランジスタＴｒ３，Ｔｒ６が導通する。その結果，出力駆動回路２０は，第２の電流Ｉ２を，トランジスタＴｒ３，出力端子ＥＸＰ，受信側ＬＳＩ内の受信回路Ｒｘ内の終端抵抗Ｒｐ，Ｒｎ，出力端子ＥＸＮ，トランジスタＴｒ６，電流源２３との経路で流す。その結果，受信回路Ｒｘは，第２の電流Ｉ２と終端抵抗Ｒｐ，Ｒｎとを乗じた電圧を振幅電圧とする差動信号を受信する。内部差動信号ＩＮＰ，ＩＮＮがＬレベル，Ｈレベルの場合は，トランジスタＴｒ５，Ｔｒ４が導通し，第２の電流Ｉ２は外部端子ＥＸＮ，受信回路Ｒｘ内の終端抵抗Ｒｎ，Ｒｐ，外部端子ＥＸＰの経路で流れる。
【００１４】
なお，送信側ＬＳＩは，コモン電圧ＶＣＭを生成するコモン電圧生成回路３０を有し，出力端子対ＥＸＰ，ＥＸＮとの間に設けられた高抵抗Ｒｂ，Ｒｃ（Ｒｂ＝Ｒｃ）との接続ノードＶＣＭにそのコモン電圧ＶＣＭが供給される。これにより，出力端子対ＥＸＰ，ＥＸＮの電圧は，コモン電圧ＶＣＭを中心とする差動信号の電圧に制御される。そして，高抵抗Ｒｂ，Ｒｃであるため，第２の電流Ｉ２はほとんど受信回路Ｒｘ内の終端抵抗Ｒｐ，Ｒｎに流れる。その結果，受信回路Ｒｘの受信差動信号の振幅はほぼ終端抵抗Ｒｐ，Ｒｎと第２の電流Ｉ２の乗算値になる。また，終端抵抗Ｒｐ，Ｒｎは等しい抵抗値を有する。
【００１５】
図１において，第１，第２の電流Ｉ１，Ｉ２の電流値は，トランジスタＴｒ１，Ｔｒ２の閾値電圧などの特性と，抵抗Ｒａの抵抗値などにより決まる。また，出力端子対ＥＸＰ，ＥＸＮ間の電圧振幅は，第２の電流Ｉ２の電流値と終端抵抗Ｒｐ，Ｒｎの抵抗値により決まる。しかしながら，プロセスばらつきにより上記のトランジスタの特性や抵抗値にばらつきが生じる。さらに，動作中の温度変化によってもトランジスタの特性や抵抗値が変動する。そのため，差動出力信号ＥＸＰ，ＥＸＮの振幅が，仕様で定められた振幅とずれる場合がある。本実施の形態の出力回路は，この振幅が所望の振幅になるように制御する回路を有する。
【００１６】
図２は，本実施の形態における出力回路の回路図である。図１と同様に，送信側ＬＳＩ内の出力回路Ｔｘは，第１の電流Ｉ１を生成する定電流生成回路１０と，第１の電流Ｉ１をカレントミラーにより生成した第２の電流Ｉ２を出力端子対ＥＸＰ，ＥＸＮに出力する出力駆動回路２０とを有する。出力駆動回路２０と，受信ＬＳＩ側の受信回路Ｒｘは，図１と同じ回路である。
【００１７】
一方，定電流生成回路１０では，定電圧ノードＡとグランドである基準電源ＶＳＳとの間に，複数の抵抗Ｒ１〜ＲＮと，スイッチ素子制御信号ＳＷ１〜ＳＷＮで制御されるスイッチ素子（ＮＭＯＳトランジスタ）とをそれぞれ直列に接続した回路が並列接続されている。さらに，出力回路Ｔｘは，出力端子ＥＸＰ，ＥＸＮの電圧を監視し，出力差動電圧の振幅が所望の振幅になるようにスイッチ素子制御信号ＳＷ１〜ＳＷＮを生成する出力振幅調整部５０を有する。
【００１８】
出力差動電圧は，前述のとおり，第１の電流Ｉ１に対応する第２の電流Ｉ２と終端抵抗Ｒｐ，Ｒｎの乗算値になるので，出力振幅調整部５０は，出力差動電圧の振幅が大きくなると，スイッチ素子調整信号ＳＷ１〜ＳＷＮのＨレベルの数を減らして定電圧ノードＡとＶＳＳとの間の抵抗値を高くし第１の電流Ｉ１を低くする。逆に，出力差動電圧の振幅が小さくなると，スイッチ素子調整信号ＳＷ１〜ＳＷＮのＨレベルの数を増やして定電圧ノードＡとＶＳＳとの間の抵抗値を低くし第１の電流Ｉ１を高くする。
【００１９】
図２に示した定電流生成回路１０では，調整用抵抗Ｒ１〜ＲＮが並列に設けられているが，複数の抵抗Ｒ１〜ＲＮを定電圧ノードＡとＶＳＳとの間に直列に設け，それらの抵抗の両端子間にそれぞれスイッチ素子を設けても良い。
【００２０】
図３は，本実施の形態における出力振幅調整部５０の構成図である。出力振幅調整部５０は，パワーダウンから復帰時の出力振幅調整と動作中の出力振幅調整を制御するスタートアップ回路６０と，スタートアップ回路６０が生成する逆相のトランスファゲート選択信号ＴＦＧＳ１, ＴＦＧＳｘ１,ＴＦＧＳ２，ＴＦＧＳｘ２に応じて，１対のトランスファゲートＴＦＧｐ，ＴＦＧｎの一方を導通して，出力端子対ＥＸＰ，ＥＸＮのいずれかを選択する出力端子選択回路６２とを有する。トランスファゲートは，ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列に接続したＣＭＯＳスイッチである。選択された出力端子対ＥＸＰ，ＥＸＮの電圧は，サンプリングホールドするサンプルホールドキャパシタＣｓｈに保持され，フィードバック電圧ＦＢとして抵抗値制御回路６４のコンパレータ群Ｃｏｍｐ１〜８に入力される。
【００２１】
抵抗値制御回路６４は，コモン電圧ＶＣＭと同じ電圧を生成する定電圧源６６と，その出力とグランド電源ＶＳＳとの間に設けられ８つの基準電圧ＶＲ１〜ＶＲ８を生成する抵抗ｒ０〜ｒ８と，８つの基準電圧ＶＲ１〜ＶＲ８それぞれとフィードバック電圧ＦＢとを比較する８つのコンパレータＣｏｍｐ１〜８とを有する。このコンパレータＣｏｍｐ１〜８は，例えば，フィードバック電圧ＦＢがそれぞれの基準電圧ＶＲ１〜８より高ければＨレベルを出力する。そして，抵抗値制御回路６４は，コンパレータ群Ｃｏｍｐ１〜８の８ビットの出力信号が，出力差動信号の所望の振幅電圧に対応する信号に一致するように，スイッチ素子制御信号ＳＷ１〜ＳＷＮを生成する。
【００２２】
出力振幅調整部５０は，さらに，動作状態において，内部差動信号ＩＮＰ，IＮＮが変動していないことを監視する内部差動信号モニタ回路７０を有する。この内部差動信号モニタ回路７０は，動作状態において，抵抗値制御回路を動作させることができるタイミングを検出して，トリガ信号Ｔｒｉｇ２などを生成する。具体的な動作については，後で詳述する。
【００２３】
出力振幅調整部５０内の各回路の動作を説明する前に，抵抗値制御回路６４によるスイッチ素子制御信号の生成方法について具体例に基づいて説明する。図２において，受信回路Ｒｘの終端抵抗Ｒｐ，Ｒｎがそれぞれ５０Ω，定電流生成回路１０内の抵抗Ｒ１〜Ｒ１０（Ｎ＝１０）もそれぞれ５０ＫΩとし，定電圧源１１が生成する定電圧Ｖｒｅｆが１Ｖとする。そして，第２のトランジスタＴｒ２は，第１のトランジスタＴｒ１の１０倍のサイズを有するものとする。
【００２４】
理想的な状態では，定電圧ノードＡの電圧がＶｒｅｆ＝１Ｖであるので，スイッチ素子制御信号ＳＷ１〜ＳＷ５がＨレベルでそれらのトランジスタがオンで，ＳＷ６〜ＳＷ１０がＬレベルでそれらのトランジスタがオフとすると，定電圧ノードＡには合成抵抗として１０Ｋになる。したがって，第１のトランジスタＴｒ１に流れる第１の電流Ｉ１は，Ｉ１＝１Ｖ／１０ＫΩ＝１００μＡになる。そのため，第２のトランジスタＴｒ２に流れる第２の電流Ｉ２は，Ｉ２＝１００μＡ×１０＝１ｍＡになり，出力差動電圧の振幅は，（５０Ω＋５０Ω）×１ｍＡ＝１００ｍＶになる。これが理想的な振幅である。
【００２５】
次に，製造ばらつきにより抵抗Ｒ１〜Ｒ１０が−２０％に変動したとすると，ＳＷ１〜ＳＷ５＝Ｈレベルで接続された５つの抵抗Ｒ１〜Ｒ５の合成抵抗は８ＫΩになり，上記と同様の計算によれば，出力差動電圧の振幅は１２５ｍＶと大きくなる。この場合，第１の電流Ｉ１は，Ｉ１＝１Ｖ／８ＫΩ＝１２５μＡになり，Ｉ２＝１．２５ｍＡになっている。
【００２６】
そこで，抵抗値調整回路６４は，スイッチ制御信号ＳＷ５をＬレベルに変更しそのトランジスタをオフにして，抵抗Ｒ１〜Ｒ４をオン，Ｒ６〜Ｒ１０をオフにするように動作する。その結果，合成抵抗が４０ＫΩ（−２０％）を４個並列接続した１０ＫΩになり，Ｉ１＝１００μＡ，Ｉ２＝１ｍＡとなり，出力差動信号の振幅は（５０Ω＋５０Ω）×１ｍＡ＝１００ｍＶと，理想状態に戻すことができる。
【００２７】
つまり，振幅が大きくなったことに伴ってスイッチ制御信号ＳＷ１〜ＳＷ１０のＨレベルの数を減らして第１，第２の電流Ｉ１，Ｉ２を減少させ，理想的な振幅に戻す制御である。振幅が小さくなる場合は，その逆の制御をすればよい。
【００２８】
図４は，抵抗値調整回路６４における８個のコンパレータＣｏｍｐ１〜８と，それに基準電圧ＶＲ１〜ＶＲ８を供給する抵抗群の例を示す図である。これによれば，抵抗群の各抵抗の抵抗値と，それにより生成される基準電圧ＶＲ１〜ＶＲ８は，図示される通りである。抵抗値調整回路６４の具体的な動作は，次の通りである。
【００２９】
まず，抵抗値調整回路６４には，理想的な振幅に対応するコンパレータ出力Ｃ１〜Ｃ８の初期値として，「００００１１１１」が設定されている。また，その初期値に対応するスイッチ制御信号ＳＷ１〜ＳＷ１０が「１１１１１０００００」に設定されているとする。つまり，スイッチＳＷ１〜ＳＷ５に対応するトランジスタがオン，ＳＷ６〜ＳＷ１０がオフとする。
【００３０】
８個のコンパレータＣｏｍｐ１〜８は，フィードバック電圧として選択されている出力端子ＥＸＮと，基準電圧０．９８５Ｖ〜０．９１５Ｖとそれぞれ比較する。理想状態では，差動出力電圧の振幅が１００ｍＶであるので，Ｌレベル側の出力端子ＥＸＮの電圧は，コモン電圧ＶＣＭ＝１Ｖよりも５０ｍＶ低い，０．９５Ｖである。その結果，コンパレータ出力Ｃ１〜Ｃ８は「００００１１１１」になり，スイッチ制御信号ＳＷ１〜ＳＷ１０が「１１１１１０００００」になる。
【００３１】
そこで，製造ばらつきや動作状態のばらつきにより出力差動信号の振幅の大きくなり，コンパレータ出力Ｃ１〜Ｃ８が「０００００１１１」に変化したとする。これに応答して，抵抗値調整回路６４は，スイッチ制御信号ＳＷ１〜ＳＷ１０を「１１１１００００００」に変更する。その結果，前述したとおり，第１，第２の電流が減少して，出力差動信号の振幅が小さくなり，理想状態になる。出力差動信号の振幅が小さくなった場合は，上記と逆の制御になる。
【００３２】
このように，抵抗値調整回路６４に対する基準電圧ＶＲ１〜ＶＲ８は，理想的な振幅（５０ｍＶ）に対応するフィードバック電圧ＦＢを中心とする電圧になるように，各抵抗値が設定される。
【００３３】
次に，出力振幅調整部５０内の各回路の動作を説明する。
【００３４】
図５は，スタートアップ回路６０の構成図である。スタートアップ回路６０は，パワーダウン信号ＰＤの解除（パワーダウンからの復帰時）のタイミングで出力振幅調整を開始させ，また動作中の出力振幅調整を開始させるスタート判定回路６０１と，出力振幅調整の開始時に出力端子対の一方を選択する選択信号ＴＦＧＳ１, ＴＦＧＳｘ１,またはＴＦＧＳ２，ＴＦＧＳｘ２を生成するトランスファゲート制御回路６０２とを有する。
【００３５】
トランスファゲート制御回路６０２は，内部差動信号ＩＮＰ，ＩＮＮの電位に応じて，定電位側の出力端子ＥＸＰ，ＥＸＮを選択する選択信号ＴＦＧＳ，ＴＦＧＳｘを生成する。一方，スタート判定回路６０１は，パワーダウン信号ＰＤが解除（復帰）されると，それに応答して，トランスファゲート制御回路６０２に選択信号ＴＦＧＳ，ＴＦＧＳｘを出力させる。また，パワーダウンから復帰時の振幅調整終了信号ＦｌａｇＡに応答して，動作開始信号ＳｔａｒｔをＨレベルにする。さらに，通常動作状態においては，内部差動信号ＩＮＰ，ＩＮＮが変化していない場合に生成されるトリガ信号Ｔｒｉｇ１に応答して，トランスファゲート制御回路６０２が選択信号ＴＦＧＳ，ＴＦＧＳｘを出力する。
【００３６】
図６は，内部差動信号モニタ回路７０の構成図である。内部差動信号モニタ回路７０は，通常動作中に内部差動信号ＩＮＰ，ＩＮＮの電位が変化していないことを検出して振幅調整動作に必要な制御信号Ｔｒｉｇ１，Ｔｒｉｇ２を生成する。よって，パワーダウンから復帰した時は，内部回路は未だ動作していないので，内部差動信号ＩＮＰ，ＩＮＮの電位が変化していないことを検出する必要はない。したがって，パワーダウン信号ＰＤが復帰状態に変化してから，パワーダウン復帰時の振幅調整工程が終了して通常動作の開始を指示するスタート信号ＳｔａｒｔがＨレベルになるまでは，動作しない。
【００３７】
一方，スタート信号ＳｔａｒｔがＨレベルになった後の通常動作において，スタートカウンタ７１が所定時間をカウントした後，内部差動信号検出カウンタ７２が動作を開始し，内部差動信号ＩＮＰ，ＩＮＮが変化していない間，クロックＣＬＫをカウントし，そのカウント値がメイン回路７４に出力される。メイン回路７４内のカウント値比較回路７５が，カウンタ７２が所定のカウント値に達したことを検出すると，第１のトリガ信号Ｔｒｉｇ１をＨレベルにする。この第１のトリガ信号Ｔｒｉｇ１のＨレベルに応答して，図３の出力端子対選択回路６２が出力端子対の一方を選択し，第１のトリガ信号Ｔｒｉｇ１がＨレベルの間にその電圧をサンプルホールドキャパシタＣｓｈにホールドする。
【００３８】
このキャパシタＣｓｈの充電時間経過後に，次段制御回路７７が第２のトリガ信号Ｔｒｉｇ２をＨレベルにする。第２のトリガ信号Ｔｒｉｇ２がＨレベルの間，コンパレータＣｏｍｐ１〜８が比較動作を行い，比較結果信号Ｃ１〜Ｃ８を出力する。そして，抵抗値制御回路６４が比較結果信号が理想状態の初期値に一致するように，スイッチ制御信号ＳＷ１〜ＳＷＮを変更する。この変更動作は，例えば，比較結果に応じて１ビットずつ変更され，比較動作と変更動作とが逐次的に行われる。
【００３９】
また，内部差動信号モニタ回路７０は，抵抗調整判定回路７３を有し，抵抗値制御回路６４が抵抗値の調整が未完了であることを示すフラグ信号ＦｌａｇＢを出力したことに応答して，内部差動信号のモニタ動作を継続してトリガ信号Ｔｒｉｇ１，２を生成する。また，抵抗値の調整が完了であることを示すフラグ信号ＦｌａｇＣを出力したことに応答して，内部差動信号のモニタ動作を完了する。
【００４０】
図７は，抵抗値制御回路６４の構成図である。抵抗値制御回路６４は，理想状態におけるコンパレータ比較結果である初期値を保持する初期値保持回路６７と，第２のトリガ信号Ｔｒｉｇ２に応答して，コンパレータの比較結果信号Ｃ１〜Ｃ８と初期値とを比較する比較回路６６と，比較結果６９（フィードバック電圧ＦＢが理想値よりも高いか低いか，振幅が狭いか広いか）に応じて，スイッチ制御信号ＳＷ１〜ＳＷＮを変更するスイッチ制御回路６８とを有する。
【００４１】
抵抗値制御回路６４は，パワーダウン信号ＰＤが復帰状態を示すことに応答して，コンパレータの比較結果信号Ｃ１〜Ｃ８が理想状態の初期値に一致するように，スイッチ制御信号ＳＷ１〜ＳＷＮを連続的に変化させる。一連の抵抗値調整が終了して理想状態になると，振幅調整の終了を示すフラグ信号ＦｌａｇＡを出力する。
【００４２】
一方，パワーダウンから復帰した後の通常動作状態においては，抵抗値制御回路６４は，図６の内部差動信号モニタ回路７０が内部差動信号ＩＮＰ，ＩＮＮが変動していないことを検出して出力端子対の一方の電圧をホールドした後に生成される第２のトリガ信号Ｔｒｉｇ２に応答して，コンパレータの比較結果信号Ｃ１〜Ｃ８が理想状態の初期値に一致するように，スイッチ制御信号ＳＷ１〜ＳＷＮを１ビットずつ変化させる。スイッチ制御信号を変化させるたびに，抵抗値調整が終了していない場合は未終了を示すフラグ信号ＦｌａｇＢを出力し，終了した場合は終了を示すフラグ信号ＦｌａｇＣを出力する。
【００４３】
次に，出力振幅調整の動作について説明する。最初に，パワーダウン状態から通常動作に復帰した時に行われる出力振幅調整を説明する。パワーダウン状態から復帰するとパワーダウン信号ＰＤによりスタートアップ回路６０内のスタート判定回路６０１がそれを検出し，トランスファゲート制御回路６０２に内部差動信号ＩＮＰ，ＩＮＮに応じたトランスファゲートを選択する選択信号ＴＦＧＳ１, ＴＦＧＳｘ１,ＴＦＧＳ２，ＴＦＧＳｘ２を生成させる。パワーダウンから復帰した時は，未だ通常動作が開始されていないので内部差動信号ＩＮＰ，ＩＮＮは変動せず，いずれか一方がＬレベル，他方がＨレベルになっている。その理由から，内部差動信号モニタ回路７０の動作は停止している。
【００４４】
トランスファゲートＴＦＧｐ，ＴＦＧｎの何れかが導通して出力端子対ＥＸＰ，ＥＸＮのいずれかの電圧がサンプルホールドキャパシタＣｓｈに保持される。そして，抵抗値制御回路６４が，フィードバック電圧ＦＢと基準電圧群ＶＲ１〜ＶＲ８との比較結果Ｃ１〜Ｃ８と初期値とを比較し，それらが一致する方向に，スイッチ制御信号ＳＷ１〜ＳＷＮを変更する。抵抗値制御回路６４は，スイッチ制御信号の変更を１ビットずつ行い，それを繰り返すことで，比較結果と初期値とが一致すると，出力振幅の完了を示すフラグ信号ＦｌａｇＡを出力する。それに応答して，スタート判定回路６０１は，スタート信号ＳｔａｒｔをＨレベルに立ち上げて，内部回路の通常動作状態の開始を指示する。
【００４５】
次に，通常動作状態での出力振幅調整を説明する。図８は，通常動作状態での出力振幅調整を示す信号波形図である。図８中には，出力振幅調整中に入力差動信号ＩＮＰ，ＩＮＮが変化して調整が中断した時間Ｔ１と，変化せずに正常に出力振幅調整が完了した時間Ｔ２とが示されている。まず最初に，時間Ｔ２を参照しながら，正常に出力振幅調整が行われる動作について説明する。
【００４６】
パワーダウンから復帰した時の出力振幅の調整が完了すると，スタート信号ＳｔａｒｔがＨレベルになり通常動作が開始する。内部差動信号モニタ回路７０は，スタート信号ＳｔａｒｔのＨレベルに応答してスタートカウンタ７１が所定値までクロックＣＬＫをカウントすると，カウンタ７２に動作を開始させる。カウンタ７２は内部差動信号ＩＮＰ，ＩＮＮが変化していない時にクロックＣＬＫをカウントし，そのカウント値をメイン回路７４に出力する。カウント値比較回路７５がカウント値が所定値に達したこと（内部差動信号ＩＮＰ，ＩＮＮが所定時間変化していないこと）を検出すると，トリガ信号Ｔｒｉｇ１を出力する。
【００４７】
トリガ信号Ｔｒｉｇ１＝Ｈレベルになると，それに応答して，スタートアップ回路６０内のトランスファゲート制御回路６０２が内部差動信号ＩＮＰ，ＩＮＮに従ってＬレベル側の出力端子ＥＸＰ，ＥＸＮを選択する選択信号ＴＦＧＳ２,ＴＦＧＳｘ２，またはＴＦＧＳ１,ＴＦＧＳｘ１を出力する。その結果，Ｌレベル側の出力端子が図３内のサンプルホールドキャパシタＣｓｈに接続され，その電圧が保持される。トリガ信号Ｔｒｉｇ１はこのキャパシタＣｓｈの充電に要する時間だけＨレベルを維持する。充電が終了すると，内部差動信号モニタ回路７０内の次段制御回路７７が次のトリガ信号Ｔｒｉｇ２をＨレベルにする。
【００４８】
サンプルホールドキャパシタＣｓｈに保持された電圧は，フィードバック電圧ＦＢとしてコンパレータＣｏｍｐ１〜８に入力され，抵抗値制御回路６４内の比較回路６６がコンパレータ出力Ｃ１〜Ｃ８と初期値とを比較する。そして，スイッチ制御回路６８は，その比較結果６９に応じて，コンパレータ出力Ｃ１〜Ｃ８が初期値に近づくように，スイッチ制御信号ＳＷ１〜ＳＷＮを切り替える。この比較動作とスイッチ制御信号の切り替えに要する時間だけ，第２のトリガ信号Ｔｒｉｇ２がＨレベルを維持する。
【００４９】
スイッチ制御信号ＳＷ１〜ＳＷＮの切り替えによりコンパレータ出力と初期値とが一致しなければ，抵抗値制御回路６４はフラグ信号ＦｌａｇＢをＨレベルにする。これに応答して，モニタ回路７０内の抵抗調整判定回路７３がメイン回路７４に放電信号ＣＮＴ＝Ｈレベルを出力させる。これにより，サンプルホールドキャパシタＣｓｈはグランドに放電する。これで，１回目のスイッチ制御信号の調整が完了する。
【００５０】
ＦｌａｇＢがＨレベルになり、且つＩＮＰ，ＩＮＮの停止状態であるため，上記と同様の動作が行われる。そして，スイッチ制御信号ＳＷ１〜ＳＷＮの切り替えによりコンパレータ出力と初期値とが一致すれば，抵抗値制御回路６４はフラグ信号ＦｌａｇＣをＨレベルにする。これにより，通常動作状態での出力振幅の調整を完了する。
【００５１】
通常動作状態では，上記の出力振幅調整が繰り返し行われる。通常動作状態においては温度上昇によりトランジスタや抵抗の特性の変化が生じるので，出力振幅調整が繰り返されることが望ましい。
【００５２】
ところで，上記の通常動作状態での出力振幅調整中に内部差動信号ＩＮＰ，ＩＮＮが変化した場合の動作について説明する。図８の時間Ｔ１は，第１のトリガ信号Ｔｒｉｇ１がＨレベルの間，つまりＬレベル側の出力端子の電圧によりサンプルホールドキャパシタＣｓｈが充電中に，内部差動信号ＩＮＰ，ＩＮＮが変化した場合を示している。第１のトリガ信号Ｔｒｉｇ１がＨレベル中に内部動作信号ＩＮＰ，ＩＮＮが変化すると，モニタ回路７０内のカウンタ７２がクリアされ，誤動作防止回路７６がそれを検出する。それに伴い，カウント値比較回路７５が第１のトリガ信号Ｔｒｉｇ１をＬレベルにし，放電信号ＣＮＴ＝Ｈを出力する。これにより，その後の抵抗値制御回路６４による比較動作とスイッチ制御信号の調整動作は行われず，サンプルホールドキャパシタＣｓｈは放電される。その後，上記した出力振幅調整動作が繰り返される。
【００５３】
図９は，通常動作状態での出力振幅調整の動作を示す信号波形図である。時間Ｔ１１は，第２のトリガ信号Ｔｒｉｇ２がＨレベルの間，つまり，抵抗値制御回路６４による比較動作とスイッチ制御信号の調整動作中に内部差動信号ＩＮＰ，ＩＮＮが変化した場合の動作を示し，時間Ｔ１２は正常に出力振幅調整動作が完了した場合の動作を示している。時間Ｔ１２の動作は，図８の時間Ｔ２と同じである。
【００５４】
時間Ｔ１２においては，第２のトリガ信号Ｔｒｉｇ２がＨレベルの時に内部差動信号ＩＮＰ，ＩＮＮが変化しても,抵抗調整回路６４内で行なわれている比較に影響を及ぼさない為,そのまま比較を実施する。理由は、第１のトリガ信号Ｔｒｉｇ１がＬレベルになったことにより,スタートアップ回路６０内のトランスファゲート制御回路６０２により,トランスファゲート６２が両方共にオフしているからである。この時、抵抗値調整が終了すれば、フラグ信号ＦｌａｇＣを出力し,動作は終了するが,抵抗値調整が終了しない場合(図９のＴ１１)は,放電信号ＣＮＴ＝Ｈを出力し、フラグ信号ＦｌａｇＢを出力して,出力振幅を調整する。但し,内部作動信号ＩＮＰ,ＩＮＮが変化したので、モニタ回路７０内のカウンタ７２がリセットされる為,はじめから出力振幅調整動作が繰り返される。
【００５５】
このように，本実施の形態では，通常動作状態においても出力振幅の調整動作を繰り返し行う。その出力振幅調整動作は，内部差動信号ＩＮＰ，ＩＮＮが変化していない時間帯に行われ，調整動作中に内部差動信号ＩＮＰ，ＩＮＮが変化すると調整動作が中断されるなどして，誤った調整動作が行われないようにしている。
【００５６】
図１０は，抵抗値制御回路の変型例を示す図である。図３の例では，８個のコンパレータＣｏｍｐ１〜８がフィードバック電圧ＦＢと８つの基準電圧ＶＲ１〜ＶＲ８とを比較している。それに対して，図１０の例では，２個のコンパレータＣｏｍｐ１０，１１が２つの基準電圧ｖｒ１０，ｖｒ１１と比較している。それに伴い，２つの比較結果信号Ｃ１０，Ｃ１１が抵抗値制御回路６４に入力される。
【００５７】
２つの基準電圧ｖｒ１０，ｖｒ１１は，フィードバック電圧ＦＢの理想的な電圧の上限値と下限値に対応する。つまり，ｖｒ１１＜ＦＢ＜ｖｒ１０の状態が，理想的な出力振幅の状態である。基準電圧ｖｒ１０，ｖｒ１１がそのような上限値と下限値になるように抵抗ｒ０，ｒ１０，ｒ１１が設定されている。
【００５８】
そして，抵抗値制御回路６４は，２つの比較結果信号Ｃ１０，Ｃ１１が，ｖｒ１１＜ＦＢ＜ｖｒ１０を示す信号になるように，スイッチ制御信号ＳＷ１〜ＳＷＮを変更する。コンパレータＣｏｍｐ１０，１１が，ＦＢ＞ｖｒ１０（またはｖｒ１１）の時にＨレベルを出力する場合は，２つの比較結果信号Ｃ１０，Ｃ１１が，「Ｈ，Ｈ」の場合はフィードバック電圧ＦＢが基準電圧ｖｒ１０より高く出力振幅が狭いので，スイッチ制御信号ＳＷ１〜ＳＷＮのＨレベルを増やして第１，第２の電流Ｉ１，Ｉ２を増やすように制御される。逆に，２つの比較結果信号Ｃ１０，Ｃ１１が，「Ｌ，Ｌ」の場合は出力振幅が狭いので，スイッチ制御信号ＳＷ１〜ＳＷＮのＨレベルを減らして第１，第２の電流Ｉ１，Ｉ２を減らすように制御される。２つの比較結果信号Ｃ１０，Ｃ１１が「Ｌ，Ｈ」になれば，理想状態の振幅になったことになり，スイッチ制御信号の調整は終了する。
【００５９】
図１１は，定電流生成回路の変形例を示す図である。図１，２に示した定電流生成回路１０内のトランジスタＴｒ１と，出力駆動回路２０内のトランジスタＴｒ２とは，ソースが電源ＶＤＤに接続され，ゲートが互いに接続されて，カレントミラー回路を構成している。両トランジスタＴｒ１，Ｔｒ２のゲートソース間電圧Ｖｇｓは等しく，ドレイン電流Ｉ１，Ｉ２はトランジスタサイズ比に制御される。このような動作は，両トランジスタのドレイン電圧が高すぎず，ドレイン・ソース間電圧が十分に高く，両トランジスタが飽和領域で動作していることが条件である。
【００６０】
ただし，受信回路Ｒｘ側の終端抵抗値や出力電流値によっては，出力駆動回路２０内のトランジスタＴｒ２のドレイン電圧が上昇して，トランジスタＴｒ２が飽和領域ではなく線形領域で動作する場合も想定される。そうすると，トランジスタＴｒ２の電流Ｉ２がトランジスタＴｒ１の電流Ｉ１とトランジスタサイズ比に制御される動作は望めない。
【００６１】
図１２は，トランジスタＴｒ１，Ｔｒ２の動作特性を示す図である。図１２は，横軸がドレイン・ソース間電圧Ｖｄｓ，縦軸がドレイン・ソース間電流Ｉｄｓを示し，３種類のゲートソース間電圧Ｖｇｓ＿１〜Ｖｇｓ＿３の場合の動作特性が示されている。カレントミラー回路として想定している動作点８０は，飽和領域にあり，両トランジスタＴｒ１，Ｔｒ２のゲートソース間電圧は同じであり，それぞれのドレイン・ソース間電圧が多少変化しても電流Ｉ１，Ｉ２は同等である。ここでは，トランジスタサイズは等しいことを前提にしている。
【００６２】
一方，受信回路Ｒｘ内の終端抵抗Ｒｐ，Ｒｎが大きい場合や出力振幅を大きくする為に,出力電流を増やした場合に，第２のトランジスタＴｒ２のドレイン・ソース間電圧が低下して，飽和領域から線形領域内の動作点８２に移動すると，Ｉ１＝Ｉ２を実現できなくなる。
【００６３】
そこで，図１１に示された定電流生成回路１０は，第２のトランジスタＴｒ２のドレイン（ノードＢ）の電圧がゲートに供給されドレインが高電位電源ＶＤＤに接続されたＮチャネルＭＯＳトランジスタの第３のトランジスタＴｒ８と，第３のトランジスタＴｒ８のソース（ノードＤ）がゲートに接続され第１のトランジスタＴｒ１と複数の抵抗Ｒ１〜ＲＮとの間に設けられたＰチャネルＭＯＳトランジスタの第４のトランジスタＴｒ７とを有する。
【００６４】
第２のトランジスタＴｒ２のドレインであるノードＢは，ＮＭＯＳトランジスタＴｒ８のゲートに接続されているので，そのソースであるノードＤは閾値電圧Ｖｔｈ８だけノードＢより低い。さらに，ＮＭＯＳトランジスタＴｒ８のソース（ノードＤ）がＰＭＯＳトランジスタＴｒ７のゲートに接続されているので，そのソースであるノードＡ’は閾値電圧Ｖｔｈ７だけノードＤより高い。したがって，ＮＭＯＳトランジスタＴｒ８とＰＭＯＳトランジスタＴｒ７の閾値電圧Ｖｔｈ８，Ｖｔｈ７を等しくしておけば，トランジスタＴｒ１，Ｔｒ２のドレインであるノードＡ’とノードＢとはほぼ等しく保たれ，両トランジスタのソース・ドレイン間電圧Ｖｄｓは等しく保たれる。
【００６５】
その結果，受信回路Ｒｘ内の終端抵抗Ｒｐ，Ｒｎなどにより第２のトランジスタＴｒ２のドレイン（ノードＢ）の電位が上昇すると，第１のトランジスタＴｒ１のドレイン（ノードＡ’）の電位も一緒に上昇して，同電位に保たれる。つまり，第１，第２のトランジスタＴｒ１，Ｔｒ２は，図１２における動作点８２で動作することになり，Ｉ１＝Ｉ２を維持することができる。
【００６６】
以上の通り，本実施の形態の出力回路によれば，プロセスばらつきや温度変化による特性ばらつきが生じても，出力差動信号の振幅を理想的な振幅に調整することができ，受信回路の振幅の使用を満たすことができる。
【００６７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００６８】
（付記１）
定電圧ノードと基準電源との間に，複数のスイッチ素子のオン，オフにより合成抵抗値が可変制御可能な複数の抵抗を有し，前記定電圧ノードに第１の電流を生成する定電流生成回路と，
前記第１の電流をカレントミラーにより生成した第２の電流を，内部回路から供給される内部差動信号に応じて，出力端子対に出力する出力駆動回路と，
前記出力端子対の出力差動電圧の差が所望の電圧差と一致するように，前記定電流生成回路の複数のスイッチ素子を制御するスイッチ素子制御信号を生成する出力振幅調整部とを有する出力回路。
【００６９】
（付記２）
付記１において，
前記出力振幅調整部は，
前記入力差動信号に応じて前記出力端子対のいずれかを選択する出力端子選択回路と，
前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が，前記所望の電圧差に対応する電圧と一致するように前記スイッチ素子制御信号を生成する抵抗値制御回路とを有する出力回路。
【００７０】
（付記３）
付記２において，
前記出力振幅調整部は，さらに，動作状態において，前記内部差動信号が変化していないことを検出した場合に，前記出力端子選択回路の動作を開始させる第１の制御信号を生成し，前記第１の制御信号を生成した後に前記出力端子対のうち前記選択された出力端子の電圧をサンプリングした時間後に前記抵抗値制御回路の動作を開始させる第２の制御信号を生成する内部差動信号モニタ回路を有する出力回路。
【００７１】
（付記４）
付記３において，
前記出力振幅調整部において，前記抵抗値制御回路は，前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで，前記スイッチ素子制御信号の変更を繰り返し実行する出力回路。
【００７２】
（付記５）
付記３において，
前記出力振幅調整部は，パワーダウンから復帰したときは，前記内部差動信号モニタ回路を停止させ，前記抵抗値制御回路に，前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで，前記スイッチ素子制御信号の変更を繰り返し実行させる出力回路。
【００７３】
（付記６）
付記５において，
前記出力振幅調整部は，前記パワーダウンから復帰した後の前記動作状態において，前記内部差動信号が変化していないことを検出し，且つ前記選択された出力端子の電圧をサンプリングする時間経過後に，前記抵抗値制御回路による前記スイッチ素子制御信号の変更動作を行う一連の調整動作を，前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致するまで，繰り返す出力回路。
【００７４】
（付記７）
付記１または２において，
前記定電流生成回路は，基準電圧と前記定電圧ノードの電位との差を増幅するオペアンプと，高電位電源と前記定電圧ノードとの間に設けられ前記オペアンプの出力がゲートに供給される第１のトランジスタとを有し，
前記出力駆動回路は，前記第１のトランジスタと共に前記カレントミラーを生成する第２のトランジスタを有し，前記第２のトランジスタが生成する前記第２の電流を前記出力端子対の一方の端子から他方の端子に流し，
前記定電流生成回路は，更に，前記第２のトランジスタのドレインの電圧がゲートに供給されドレインが前記高電位電源に接続された前記第１，第２のトランジスタと反対導電型の第３のトランジスタと，前記第３のトランジスタのソースがゲートに接続され前記第１のトランジスタと前記複数の抵抗との間に設けられた前記第１，第２のトランジスタと同じ導電型の第４のトランジスタとを有する出力回路。
【００７５】
（付記８）
付記２において，
前記抵抗値制御回路は，前記コモン電圧と前記基準電源との間に直列に設けた複数の抵抗群の接続ノードに生成される複数の比較電圧と，前記選択された出力端子の電圧とを比較する複数のコンパレータを有し，前記複数のコンパレータの比較結果が，前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧と一致することを示すように前記スイッチ素子制御信号を生成する出力回路。
【００７６】
（付記９）
付記８において，
前記前記複数の抵抗群が，第１，第２，第３の抵抗を有し，
前記複数のコンパレータが，前記第１，第２の抵抗の接続ノードと前記第２，第３の抵抗の接続ノードに生成される第１，第２の比較電圧と，前記選択された出力端子の電圧とを比較する第１，第２のコンパレータを有し，
前記抵抗値制御回路は，前記選択された出力端子の電圧が前記第１，第２の比較電圧の間になり前記第１，第２のコンパレータの比較結果が不一致になるように前記スイッチ素子制御信号を生成する出力回路。
【００７７】
（付記１０）
付記８において，
前記前記複数の抵抗群が，第１ないし第Ｎ（Ｎは４以上）の抵抗を有し，
前記複数のコンパレータが，前記第１ないし第Ｎの抵抗のＮ−１個の接続ノードに生成される第１ないし第Ｎ−１の比較電圧と，前記選択された出力端子の電圧とを比較する第１ないし第Ｎ−１のコンパレータを有し，
前記抵抗値制御回路は，前記Ｎ−１個のコンパレータの比較結果が，前記選択された出力端子の電圧と前記出力差動電圧のコモン電圧との差が前記所望の電圧差に対応する電圧に対応する値と一致するように前記スイッチ素子制御信号を生成する出力回路。
【符号の説明】
【００７８】
Ｔｘ：出力回路                        Ｒｘ：受信回路
１０：定電流生成回路                  ２０：出力駆動回路
５０：出力振幅調整回路                Ａ：定電圧ノード
Ｒ１〜ＲＮ：抵抗                      Ｔｒ１，Ｔｒ２：カレントミラー
ＩＮＰ，ＩＮＮ：内部差動信号          ＥＸＰ，ＥＸＮ：出力端子対
Ｒｐ，Ｒｎ：終端抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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