(57)【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有した第１導電型の炭化珪素からなる基板（１）の前記主表面上に第１導電型層（２）が形成されることで炭化珪素半導体基板（１、２）が構成されていると共に、前記第１導電型層の表面に該第１導電型層に対してショットキー接触させられるショットキー電極（４）と、前記ショットキー電極の表面に形成されたバリア層としての接合用電極（８）と、前記接合用電極の表面に形成されたパッドを構成する表面電極（９）とが備えられ、さらに、前記基板の裏面に形成されたオーミック電極（５）と、を備えてなるショットキーバリアダイオード（１０）を有する炭化珪素半導体装置の製造方法であって、
前記ショットキー電極の表面に前記接合用電極を形成する工程と、
前記接合用電極の形成後に、前記ショットキー電極よりも前記接合用電極のバリアハイトが低くなる温度で第１アニール処理を行う工程と、
前記接合用電極の表面に前記表面電極を形成する工程と、
前記表面電極の形成後に、表面電極の構成材料がマイグレーションを起こす温度で行う第２アニール処理と、
前記第１、第２アニール処理の後に、ショットキーバリアダイオードの特性に基づいて良不良判定を行うことで、良チップと不良チップとを選別する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記接合用電極を形成する工程では、前記接合用電極をＴｉにて構成し、
前記第１アニール処理を行う工程では、該第１アニール処理の温度を５００℃以上かつ１１００℃以下とすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記接合用電極を形成する工程では、前記接合用電極をＮｉにて構成し、
前記第１アニール処理を行う工程では、該第１アニール処理の温度を７００℃以上かつ１１００℃以下とすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記表面電極を形成する工程では、前記表面電極をＡｌにて構成し、
前記第２アニール処理を行う工程では、該第２アニール処理の温度を１００℃以上かつ６５０℃以下とすることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第１アニール処理を行う工程を行った後で前記表面電極を形成する工程を行うことを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記ショットキー電極を形成する前に、前記第１導電型層の表層部に、第２導電型層（３０）を形成することで、ジャンクションバリアショットキーダイオードを構成することを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＳｉＣ半導体装置としてショットキーバリアダイオード（以下、ＳＢＤという）を備えたものが提案されている（例えば、特許文献１、２参照）。ＳＢＤは、図９（ａ）に示すようにＳｉＣにて構成されたドリフト層Ｊ１の表面にショットキー電極Ｊ２を形成したのち、ショットキー電極Ｊ２の表面に接合電極Ｊ３および表面電極Ｊ４を形成した構造とされている。例えば、接合電極Ｊ３にはＴｉ、Ｎｉなど、表面電極Ｊ４にはＡｌなどが一般的に用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１４９８３９号公報
【特許文献２】特開２００８−２１０９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、加速試験による経年的な変化を調べるべく、耐量試験や高温通電試験などを行ったところ、破壊に至る素子が発生することが確認された。
【０００５】
このような破壊に至る素子が発生するのは、以下のメカニズムによると推定される。まず、図９（ｂ）に示すように、ＳＢＤを製造する際にショットキー電極Ｊ２に形成されるピンホールやパーティクルＪ５などによりショットキー電極Ｊ２に接合電極Ｊ３や表面電極Ｊ４を構成するＴｉやＡｌなどが入り込み、ＳｉＣとＴｉやＡｌなどとの接触が起こる。この状態で使用による負荷が掛かることで素子の温度が上昇し、この温度上昇に伴ってＴｉとＳｉＣのオーミック接触化や、ＡｌのマイグレーションによるＳｉＣとの接触面積が増加する。このようなＳｉＣとＴｉやＡｌとの接触状態の変化に伴って特性が変化し、使用時にその部分に局所的に電流集中が生じ、素子破壊に至ると考えられる。
【０００６】
具体的には、逆方向リーク波形を調べてみると、図１０（ａ）に示すように、逆方向電圧と逆方向電流との関係を示した特性が、使用による特性変動により、使用初期の正常波形（実線）と比較してより低い逆方向電圧で高い逆方向電流が生じる波形（破線）に変化していた。また、順方向波形を調べてみると、図１０（ｂ）に示すように、順方向電圧と順方向電流との関係を示した特性が、使用による特性変動により、使用初期の正常波形（実線）と比較してより低い順方向電圧でも順方向電流が大きくなる波形（破線）となった。このような特性の変化からも、上記のようなメカニズムに基づいて素子破壊に至っているものと考えられる。
【０００７】
このように使用によって素子破壊に至るＳｉＣ半導体装置については、製品の信頼性などの観点からも、製造段階において顕在化させ、市場に出回る前に不良チップとして取除けるようにすることが好ましい。
【０００８】
本発明は上記点に鑑みて、将来的に素子破壊に至るか否かを製造段階において顕在化させる工程を行うことで、不良チップを取除き、良チップのみに選別できるようにしたＳｉＣ半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明では、ショットキー電極（４）の表面に接合用電極（８）を形成する工程と、接合用電極の形成後に、ショットキー電極よりも接合用電極のバリアハイトが低くなる温度で第１アニール処理を行う工程と、接合用電極の表面に表面電極（９）を形成する工程と、表面電極の形成後に、表面電極の構成材料がマイグレーションを起こす温度で第２アニール処理を行う工程と、第１、第２アニール処理の後に、ショットキーバリアダイオード（１０）の特性に基づいて良不良判定を行うことで、良チップと不良チップとを選別する工程と、を含んでいることを特徴としている。
【００１０】
このように、接合用電極の形成後に、ショットキー電極よりも接合用電極のバリアハイトが低くなる温度で第１アニール処理を行うようにしている。また、表面電極の形成後にも、表面電極の構成材料がマイグレーションを起こす温度でアニール処理を行うようにしている。これにより、将来的に素子破壊に至るか否かを製造段階において顕在化させることが可能となり、良不良判定の工程において、不良チップを取除き、良チップのみに選別することが可能となる。
【００１１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の上面レイアウト図である。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】図３に続くＳｉＣ半導体装置の製造工程を示した断面図である。
【図５】図４（ｃ）〜図４（ｅ）の一部を拡大した拡大断面図である。
【図６】ショットキー電極４の構成材料と接合用電極８の構成材料のアニール温度に対するバリアハイトの関係を示した図表である。
【図７】本発明の第２実施形態にかかるＳｉＣ半導体装置の断面図である。
【図８】図７に示すＳｉＣ半導体装置の上面レイアウト図である。
【図９】ＳＢＤの部分拡大断面図である。
【図１０】図９に示すＳＢＤの逆方向リーク波形および順方向特性を示したグラフである。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１４】
（第１実施形態）
本発明の第１実施形態について説明する。まず、本実施形態にかかるＳｉＣ半導体装置の製造方法によって製造されるＳｉＣ半導体装置の構造について、図１および図２を参照して説明する。なお、図１は、図２のＡ−Ａ断面図に相当している。
【００１５】
図１に示すように、ＳｉＣ半導体装置は、例えば２×１０18〜１×１０21ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ+型基板１を用いて形成されている。ｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度、例えば１×１０14〜１×１０17ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ-型層２が積層されている。これらｎ+型基板１およびｎ-型層２によって構成されたＳｉＣ半導体基板のセル部にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００１６】
具体的には、ｎ-型層２の表面には、例えばシリコン酸化膜などで構成された絶縁膜３が形成されている。絶縁膜３には、セル部において部分的に開口部３ａが形成されており、この絶縁膜３の開口部３ａにおいてｎ-型層２とショットキー接触するように、例えばＭｏ（モリブデン）にて構成されたショットキー電極４が形成されている。そして、ｎ+型基板１の裏面と接触するように、例えばＮｉ（ニッケル）、Ｔｉ（チタン）、Ｍｏ、Ａｕ（金）等により構成されたオーミック電極５が形成されている。これにより、ＳＢＤ１０が構成されている。ＳＢＤ１０の上面レイアウトはどのようなものであっても良いが、本実施形態では、図２に示すように各角部が丸められた正方形状となるようにしてある。
【００１７】
また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の外縁部において、ｎ-型層２の表層部にショットキー電極４と接するように、ｐ型リサーフ層６が形成されていると共に、ｐ型リサーフ層６の外周をさらに囲むように複数個のｐ型ガードリング層７等が配置され、終端構造が構成されている。ｐ型リサーフ層６やｐ型ガードリング層７は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０19ｃｍ-3程度の不純物濃度で構成されている。これらｐ型リサーフ層６やｐ型ガードリング層７を配置することにより、ＳＢＤ１０の外周において電界が広範囲に延びるようにでき、電界集中を緩和できる。このため、耐圧を向上させることができる。
【００１８】
さらに、ショットキー電極４の表面には、接合用電極８と表面電極９とが順に積層されている。接合用電極８は、例えばＴｉやＮｉなどの金属材料によって構成されており、ショットキー電極４と表面電極９との間においてバリア層として備えられ、ショットキー電極４よりも低いバリアハイトに設定されている。表面電極９は、例えばＡｌなどの金属材料によって構成されており、ボンディングワイヤなどが接続されるパッドとしての役割を果たしている。このような構造により、ＳＢＤ１０が構成されている。
【００１９】
このような構造のＳＢＤ１０を備えたＳｉＣ半導体装置では、ショットキー電極４をアノード、オーミック電極５をカソードとして、ショットキー電極４に対してショットキー障壁を超える電圧を印加することにより、ショットキー電極４とオーミック電極の間に電流を流す。また、外周部領域に関しては、ｐ型リサーフ層６やｐ型ガードリング層７を備えてあるため、等電位線が偏り無く広範囲で延びるようにすることができる。これにより、高耐圧素子とすることが可能となる。
【００２０】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について、図３および図４を参照して説明する。なお、図３および図４は、図１に示すＳｉＣ半導体装置の製造工程中の断面を示しているが、簡略化のためｐ型ガードリング層７を省略してある。
【００２１】
まず、図３（ａ）に示すように、例えばＳｉ面またはＣ面を主表面１ａとするｎ+型基板１の主表面１ａにｎ-型層２をエピタキシャル成長させたＳｉＣ半導体基板を用意する。次に、図３（ｂ）に示すように、ＬＴＯ（low-temperature oxide）等で構成されたイオン注入用マスクとなる酸化膜１１をＣＶＤ装置などを用いて配置したのち、酸化膜１１の上にレジスト１２を塗布する。
【００２２】
続いて、図３（ｃ）に示すように、フォトリソグラフィによってレジスト１２をパターニングし、ＣＨＦ3やＣＦ4のガスを用いてＲＩＥ（Reactive  Ion  Etching）やＩＣＰ（誘導結合型プラズマ）エッチャーでレジスト１２の開口部分において酸化膜１１を除去する。これにより、酸化膜１１のうちｐ型リサーフ層６およびｐ型ガードリング層７の形成予定領域を開口させる。
【００２３】
そして、図３（ｄ）に示すように、酸化膜１１を用いて例えばアルミニウムやホウ素などのｐ型不純物をイオン注入したのち、酸化膜１１をＨＦによって除去する。これにより、ｐ型リサーフ層６およびｐ型ガードリング層７が形成される。なお、ここではｐ型リサーフ層６およびｐ型ガードリング層７を同時に形成する場合について説明したが、これらを異なる濃度や異なる深さで形成する場合には、別々の工程によって形成しても良い。
【００２４】
さらに、図３（ｅ）に示すように、例えばレジストを炭化して形成したカーボン層１３にてｐ型リサーフ層６などが形成されたｎ-型層２の表面をキャップする。そして、キャップアニール、すなわちこの状態でｐ型リサーフ層６などに含まれるｐ型不純物の活性化アニールを行う。例えば、１６００〜２０００℃の範囲で加熱する。これにより、イオン注入された原子が活性化する。
【００２５】
この後、図４（ａ）に示すように、カーボン層１３を除去する。例えば、アッシング装置による酸素（Ｏ2）プラズマを用いて、または、酸化炉を６００℃以上で昇温したのち、Ｏ2雰囲気で酸化処理を行うことにより、カーボン層１３を除去する。そして、必要に応じて平坦化処理を行ったのち、図４（ｂ）に示すように、ｎ-型層２およびｐ型リサーフ層６などの表面に絶縁膜３を形成し、さらに絶縁膜３に開口部３ａを形成する。
【００２６】
そして、図４（ｃ）に示すように、ｐ型リサーフ層６およびｐ型ガードリング層７の表面を含め、ｎ-型層２の表面にＭｏなどにて構成されるショットキー電極４を蒸着またはスパッタなどにより成膜したのち、さらにショットキー電極４を所望形状にパターニングする工程を行う。このとき、後に不良チップと判定される可能性があるものである場合、図５（ａ）に示すように、パーティクル２０の存在によってショットキー電極４が部分的に浮き上がっていたり、ショットキー電極４にピンホール２１が形成されていたりする。
【００２７】
続いて、図４（ｄ）に示すように、ショットキー電極４の表面にＴｉやＮｉなどによって構成される接合用電極８を蒸着またはスパッタなどによって成膜し、さらに接合用電極８を所望形状にパターニングする工程を行う。このとき、パーティクル２０の存在によってショットキー電極４が部分的に浮き上がっていたものや、ショットキー電極４にピンホール２１が形成されていたものについては、図５（ｂ）に示すように、その中に接合用電極８の構成材料が入り込み、下地となっているｎ-型層２に接触した状態になることがある。
【００２８】
このような状態になっている場合、後述する良不良判定の工程において、順方向電圧や逆方向電圧を印加したときに、基本的には不良チップであることが特性として現れる。しかしながら、接触面積や接合用電極８の成膜時の温度によっては、製品完成の初期時、つまり使用による負荷が掛かる前の状態であると、良不良判定の工程の際に未だ不良チップであることが特性として現れないことがある。このような場合には、将来的に使用によって不良チップになるのに良チップと判定されることになり、製品の信頼性を損ねることになり兼ねない。
【００２９】
このため、接合用電極８を成膜したのち、アニール処理（第１アニール処理）を行うことで、将来的に使用によって不良チップになるものについて、不良箇所を顕在化させ、不良チップであることを示す特性が現れるようにする。すなわち、接合用電極８による特性の変化は、不良箇所において、ショットキー電極４よりもバリアハイトが低くなることで発生すると考えられる。このため、接合用電極８を成膜してから実施するアニール処理を、ショットキー電極４よりも接合用電極８のバリアハイトが低くなる条件で実施すれば、良不良判定の工程において不良チップであることを示す特性が現れる。
【００３０】
したがって、ｎ-型層２に対するショットキー電極４のバリアハイトよりも接合用電極８のバリアハイトの方が低くなる温度条件としてアニール処理を実施する。具体的には、図６に示すように、アニール処理無しもしくはアニール温度が低いと、ショットキー電極４のバリアハイトと接合用電極８のバリアハイトとが同等もしくは前者の方が後者よりも低くなる。しかしながら、アニール温度を高くすると、ショットキー電極４のバリアハイトよりも接合用電極８のバリアハイトの方が低くなる。この関係は、ショットキー電極４がＭｏにて構成されていると共に接合用電極８がＴｉにて構成されている場合にはアニール温度が５００℃以上で成り立ち、ショットキー電極４がＭｏにて構成されていると共に接合用電極８がＮｉにて構成されている場合にはアニール温度が７００℃以上で成り立つことを確認している。したがって、この関係を満たす温度条件でアニール処理を実施する。なお、アニール処理については、高温であればあるほどショットキー電極４のバリアハイトと接合用電極８のバリアハイトの差が大きくなるが、これらを構成する金属の融点以下であることが必要であるため、１１００℃以下の温度条件とするのが好ましい。
【００３１】
この後、図４（ｅ）に示すように、接合用電極８の表面にＡｌなどによって構成される表面電極９を蒸着またはスパッタなどによって成膜したのち、さらに表面電極９を所望形状にパターニングする工程を行う。このときにも、図５（ｄ）に示すようにパーティクル２０の存在によってショットキー電極４が部分的に浮き上がっていたものや、ショットキー電極４にピンホール２１が形成されていたものについては、その中に表面電極９の構成材料が入り込み、下地となっているｎ-型層２に接触した状態になることがある。また、製造段階では表面電極９がｎ-型層２に接触していなかったとしても、使用による負荷に起因した表面電極９の構成材料のマイグレーションにより、表面電極９がｎ-型層２に接触することがある。
【００３２】
しかしながら、表面電極９がｎ-型層２に接触することのみによる不良については、上記した接合用電極８の形成の後に行うアニール処理では顕在化させることができず、後述する良不良判定の工程において、不良チップであることを示す特性が現れない。このため、表面電極９を成膜した後にもアニール処理（第２アニール処理）を行うことで、不良箇所を顕在化させ、不良チップであることを示す特性が現れるようにする。
【００３３】
具体的には、表面電極９による特性の変化は、使用による負荷に基づく表面電極９の構成材料のマイグレーションによって、表面電極９がｎ-型層２に接触することにより発生することから、表面電極９の構成材料がマイグレーションを起こす温度でアニール処理を行う。表面電極９をＡｌにて構成する場合には、例えば１００℃以上の温度でアニール処理を行えば、マイグレーションを起こさせることができる。これにより、不良箇所を顕在化させられ、不良チップであることを示す特性が現れるようにできる。ただし、アニール処理を表面電極９の構成材料の蒸発温度以上で実施すると、表面電極９が機能しなくなるため、例えば表面電極９をＡｌにて構成する場合には６５０℃以下の温度でアニール処理を行うようにしている。
【００３４】
この後、図示しないが、ｎ+型基板１の裏面１ｂ側にニッケル、チタン、モリブデン、金等により構成される金属層を形成することにより、オーミック電極５を形成する。その後、表面電極９とオーミック電極５の間に対して検査用電圧を印加し、アノード−カソード間に順方向電圧および逆方向電圧を印加することで良不良判定の工程を行う。すなわち、順方向電圧を印加したときの順方向電圧と順方向電流との関係を示した特性や、逆方向電圧を印加したときの逆方向電圧と逆方向電流との関係を示した特性をモニタする。
【００３５】
このとき、上記したように、接合用電極８の成膜後に、ショットキー電極４よりも接合用電極８のバリアハイトが低くなる温度でアニール処理を行っているため、接合用電極８がｎ-型層２に接触していれば、それが特性として現れることになる。また、上記したように、表面電極９の成膜後にも、表面電極９の構成材料がマイグレーションを起こす温度でアニール処理を行うようにしているため、表面電極９がｎ-型層２に接触していれば、それが特性として現れることになる。このため、製造段階において、使用による負荷に基づいて不良チップとなり得るチップについては、良不良判定の工程において、不良チップの特性が現れるようにできる。したがって、図１０（ａ）、（ｂ）における実線で示した特性であれば良チップとして採用し、破線で示した特性であれば不良チップとして取り除くという選別を行うことで、製造段階において将来的に不良チップとなり得るチップも取り除くことが可能となる。
【００３６】
このようにして、図１に示したＳＢＤ１０を備えたＳｉＣ半導体装置の製造工程が完了し、ＳｉＣ半導体装置が完成する。
【００３７】
以上説明したように、本実施形態のＳｉＣ半導体装置の製造方法では、接合用電極８の形成後に、ショットキー電極４よりも接合用電極８のバリアハイトが低くなる温度でアニール処理を行うようにしている。また、表面電極９の形成後にも、表面電極９の構成材料がマイグレーションを起こす温度でアニール処理を行うようにしている。これにより、将来的に素子破壊に至るか否かを製造段階において顕在化させることが可能となり、良不良判定の工程において、不良チップを取除き、良チップのみに選別することが可能となる。
【００３８】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して、ＳＢＤ１０にｐ型層を加えることでジャンクションバリアショットキーダイオード（以下、ＪＢＳという）としたものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００３９】
図７に示すように、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側（内周側）の端部よりもさらに内側に、ショットキー電極４と接するように構成された複数のｐ型層３０が形成されている。図８に示すように、複数のｐ型層３０は同じ幅とされ、等間隔にストライプ状に配置されている。各ｐ型層３０は、ショットキー電極４のうちｎ-型層２との接触箇所において対称的にレイアウトされており、最も外側に位置しているものについてはリサーフ層６から離間して配置してあるが、リサーフ層６と重なり合ったレイアウトとされていても良い。このようなｐ型層３０は、例えば、５×１０17〜１×１０20ｃｍ-3程度の不純物濃度で構成され、各ｐ型層３０の間隔が０．３〜５．０μｍ程度、幅が０．３〜５．０μｍ程度、深さが０．３〜１．０μｍ程度とされている。
【００４０】
このような構造により、ＳＢＤ１０に対してｐ型層３０が備えられることでＪＢＳとされたＳｉＣ半導体装置が構成されている。このようなＳｉＣ半導体装置も、基本的に第１実施形態のＳｉＣ半導体装置と同様の動作を行うが、外周部領域に関しては、オフ時にショットキー電極４の下方に配置した複数個のｐ型層３０からｎ-型層２に向かって伸びる空乏層により、ｐ型層３０に挟まれたｎ-型層２が完全空乏化する。このため、逆方向電圧印加時のリーク電流を低減することが可能となるという効果も得られる。
【００４１】
このようなＳｉＣ半導体装置の製造方法に対しても、第１実施形態で説明した製造方法を適用することができる。すなわち、接合用電極８の形成後に、ショットキー電極４よりも接合用電極８のバリアハイトが低くなる温度でアニール処理を行う。また、表面電極９の形成後にも、表面電極９の構成材料がマイグレーションを起こす温度でアニール処理を行う。これにより、第１実施形態と同様の効果を得ることが可能となる。なお、本実施形態のＳｉＣ半導体装置の製造方法として、第１実施形態に対してｐ型層３０の製造工程を追加することになるが、ｐ型リサーフ層６やｐ型ガードリング層７を形成する際に同時にｐ型層３０も形成すれば良い。勿論、ｐ型リサーフ層６やｐ型ガードリング層７とｐ型層３０とを異なる濃度や異なる深さで形成する場合には、別々の工程によって形成しても良い。
【００４２】
（他の実施形態）
上記各実施形態では、接合用電極８の形成後にショットキー電極４よりも接合用電極８のバリアハイトが低くなる温度で行うアニール処理と、表面電極９の形成後に表面電極９の構成材料がマイグレーションを起こす温度で行うアニール処理とを異なる工程として実施した。しかしながら、これらを表面電極９の形成後に同時に行うようにしても良い。ただし、この場合には、ショットキー電極４よりも接合用電極８のバリアハイトが低くなる温度以上、かつ、表面電極９の蒸発温度よりも低い温度となるようにする必要がある。
【００４３】
上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型として、ｎ+型基板１の主表面１ａにｎ-型層２が形成され、ｎ-型層２に対してｐ型リサーフ層６などを形成したＳｉＣ半導体装置に対して本発明を適用した場合について説明した。しかしながら、各部の導電型を反転させ、第１導電型をｐ型、第２導電型をｎ型とするＳｉＣ半導体装置に対して本発明を適用することもできる。
【符号の説明】
【００４４】
１    ｎ+型基板
１ａ  主表面
１ｂ  裏面
２    ｎ-型層
３    絶縁膜
４    ショットキー電極
５    オーミック電極
６    ｐ型リサーフ層
７    ｐ型ガードリング層
８    接合用電極
９    表面電極
１０  ＳＢＤ
３０  ｐ型層
【図１】
0005811930.tif 000002
【図２】
0005811930.tif 000003
【図３】
0005811930.tif 000004
【図４】
0005811930.tif 000005
【図５】
0005811930.tif 000006
【図６】
0005811930.tif 000007
【図７】
0005811930.tif 000008
【図８】
0005811930.tif 000009
【図９】
0005811930.tif 000010
【図１０】
0005811930.tif 000011