(57)【特許請求の範囲】
【請求項１】
受信データを異なるタイミングでサンプリングする複数のサンプリング回路と、
前記複数のサンプリング回路によりサンプリングされたそれぞれのデータを保持する複数のホールド回路と、
前記複数のホールド回路からの出力に基づき、前記受信データの等化の度合いを決定するため及び前記サンプリング回路のサンプリングの位相のずれを補間により補正するためのパラメータを算出するパラメータ算出回路と、
前記パラメータ算出回路により算出されたパラメータに基づき、前記複数のホールド回路のそれぞれの出力に対し重み付けを行う重み付け回路と、
前記重み付け回路により重み付けが行われた前記ホールド回路の出力データを合成して出力する出力回路と、
を備えることを特徴とする受信回路。
【請求項２】
前記ホールド回路は、前記ホールド回路の入力端子と出力端子との間に直列に接続された可変キャパシタを含み、
前記重み付け回路は、前記パラメータ算出回路により算出されたパラメータに基づき、前記可変キャパシタの容量値を変化させることを特徴とする請求項１に記載の受信回路。
【請求項３】
前記ホールド回路の後段に接続された差動アンプを備え、
前記差動アンプの出力端子は、前記ホールド回路の入力端子に接続されていることを特徴とする請求項２に記載の受信回路。
【請求項４】
受信データを異なるタイミングでサンプリングする複数のサンプリング回路と、
前記複数のサンプリング回路によりサンプリングされたそれぞれのデータを保持する複数のホールド回路と、
前記複数のホールド回路からの出力に基づき、前記受信データの等化及び補間の度合いを決定するためのパラメータを算出するパラメータ算出回路と、
前記パラメータ算出回路により算出されたパラメータに基づき、前記複数のホールド回路のそれぞれの出力に対し重み付けを行う重み付け回路と、
前記重み付け回路により重み付けが行われた前記ホールド回路の出力データを合成して出力する出力回路と、
を備え、
前記ホールド回路は、
一端が前記ホールド回路の入力端子に接続され、他端が第１電源に接続されたキャパシタと、
ゲートが前記ホールド回路の入力端子に接続され、ソースまたはドレインの一方が前記ホールド回路の出力端子に接続され、他方が第２電源に接続されたトランジスタと、を含み、
前記重み付け回路は、前記パラメータ算出回路により算出されたパラメータに基づき、前記第２電源から前記トランジスタに供給される電流量を変化させることを特徴とする受信回路。
【請求項５】
前記ホールド回路の入力端子と第１電源との間に接続されたリセットスイッチと、
前記ホールド回路の出力端子と第２電源との間に接続されたホールドスイッチと、を備えたことを特徴とする請求項２記載の受信回路。
【請求項６】
前記複数のサンプリング回路がサンプリングする前に、前記リセットスイッチおよび前記ホールドスイッチがオンし、
前記複数のサンプリング回路がサンプリングするときに、前記リセットスイッチがオフかつ前記ホールドスイッチがオンし、
前記出力回路が出力データを出力するとき、前記リセットスイッチがオンしかつ前記ホールドスイッチがオフすることを特徴とする請求項５記載の受信回路。
【請求項７】
前記差動アンプと前記ホールド回路の入力端子との間に接続されたスイッチを備え、
前記複数のサンプリング回路がサンプリングするときに前記スイッチがオフし、
前記出力回路が出力データを出力するときに、前記スイッチがオンすることを特徴とする請求項３記載の受信回路。
【請求項８】
前記複数のサンプリング回路の一部には、差動プラス信号が、前記複数のサンプリング回路の残部には、差動マイナス信号がそれぞれ入力されることを特徴とする請求項１から７のいずれか一項記載の受信回路。
【請求項９】
前記複数のサンプリング回路の一部には、差動プラス信号が、前記複数のサンプリング回路の残部には、差動マイナス信号がそれぞれ入力され、
前記複数のホールド回路は、前記複数のサンプリング回路の一部によりサンプリングされたそれぞれのデータを保持する第１ホールド回路と、前記複数のサンプリング回路の残部によりサンプリングされたそれぞれのデータを保持する第２ホールド回路と、を含み、
前記出力回路は、前記第１ホールド回路の出力データを合成する第１出力回路と、前記第２ホールド回路の出力データを合成する第２出力回路と、を含み、
前記複数のホールド回路は、前記第１出力回路および第２出力回路の出力データをそれぞれホールドする第３ホールド回路をさらに含み、
前記出力回路は、前記第３ホールド回路の出力データを合成する第３出力回路を含み、
前記重み付け回路は、前記受信データの等化の度合いを決定するパラメータに基づき、前記第１ホールド回路および前記第２ホールド回路のそれぞれの出力に対し重み付けを行い、前記サンプリング回路のサンプリングの位相のずれを補間により補正するためのパラメータに基づき、前記第３ホールド回路のそれぞれの出力に対し重み付けを行なうことを特徴とする請求項１から７のいずれか一項記載の受信回路。
【請求項１０】
請求項１〜８のいずれかに記載の受信回路と、
前記受信回路の後段に接続されたアナログデジタル変換回路と、を備えることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信回路及びそれを含む電子装置に関する。
【背景技術】
【０００２】
高速データ転送が可能な電子装置の受信回路では、伝送線路による信号の劣化を補正するため、入力データの等化及び補間を行うことが知られている。例えば、受信信号をＧｍセルにより電圧信号から電流信号に変換し、２つのＧｍセルの異なるタイミングの出力同士を引き算することにより、アナログデジタル変換回路（ＡＤＣ：Analog Digital Converter）の前段において、データの等化を行う方法が知られている。また、アナログデジタル変換回路の後段において、デジタル信号処理によりデータの補間を行う方法が知られている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】TinaTahmoureszadeh, Siamak Sarvari, Ali Sheikholeslami, Hirotaka Tamura, YasumotoTomita, Masaya Kibune “A Combined Anti-Aliasing Filter and 2-tap FFE in 65-nmCMOS for 2x Blind 2-10 Gb/s ADC-Based Receivers”
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来のスイッチ回路では、データの補間を行うための回路が、データの等化を行うための回路とは別にＡＤＣの後段に設けられていたため、回路面積が増大してしまう場合があった。また、デジタル信号処理によるデータの補間（及び等化）を行う際の量子化ノイズを抑制するために、高分解能で高速動作が可能なＡＤＣが要求され、回路面積や消費電力が増大してしまう場合があった。
【０００５】
本発明は上記課題に鑑みなされたものであり、高速データ転送が可能な電子装置における受信回路の面積及び消費電力を低減することを目的とする。
【課題を解決するための手段】
【０００６】
本受信回路は、受信データを異なるタイミングでサンプリングする複数のサンプリング回路と、前記複数のサンプリング回路によりサンプリングされたそれぞれのデータを保持する複数のホールド回路と、前記複数のホールド回路からの出力に基づき、前記受信データの等化の度合いを決定するため及び前記サンプリング回路のサンプリングの位相のずれを補間により補正するためのパラメータを算出するパラメータ算出回路と、前記パラメータ算出回路により算出されたパラメータに基づき、前記複数のホールド回路のそれぞれの出力に対し重み付けを行う重み付け回路と、前記重み付け回路により重み付けが行われた前記ホールド回路の出力データを合成して出力する出力回路と、を備える。また、本電子装置は、上記受信回路と、上記受信回路の後段に接続されたアナログデジタル変換回路とを備える。
【発明の効果】
【０００７】
本電子回路によれば、電子装置における受信回路の面積及び消費電力を低減することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施例１に係る電子装置のブロック図である。
【図２】図２は、実施例１に係る受信回路のブロック図である。
【図３】図３は、データの等化を説明する図である。
【図４】図４は、データの補間を説明する図である。
【図５】図５は、実施例１に係る受信回路の詳細構成を示す図である。
【図６】図６は、実施例１に係る受信回路の動作を示す図である。
【図７】図７は、電圧の変化を示す図である。
【図８】図８は、サンプリングクロックの切り替え回路の構成を示す図である。
【図９】図９は、実施例２に係る受信回路の詳細構成を示す図である。
【図１０】図１０は、実施例２に係る受信回路の動作を示す図である。
【図１１】図１１は、実施例３に係る受信回路の詳細構成を示す図である。
【図１２】図１２は、実施例３に係る受信回路の動作を示す図である。
【図１３】図１３は、実施例４に係る受信回路の構成を示す図である。
【発明を実施するための形態】
【実施例１】
【０００９】
図１は、実施例１に係る電子装置のブロック図である。演算手段としてのＣＰＵ（Central Processing Unit）１０が複数配置されている。ＣＰＵ１０の周辺には、ＨＳＩＯ（High Speed
Input Output）で示す高速入出力回路２０が複数配置されている。高速入出力回路２０は、外部の入出力インターフェース（不図示）に接続されており、ＣＰＵ１０と入出力インターフェースとの間で高速のデータ転送を実現する役割を果たす。
【００１０】
図２は、高速入出力回路２０内の受信回路のブロック図である。受信された信号（ＤＡＴＡ  ＩＮ）は、サンプルホールド回路３０に入力されている。サンプルホールド回路３０は、電圧信号を電流信号に変換するためのｇｍセル３２と、データのサンプリング及び保持（ホールド）を行うためのサンプルホールド部３４を含む。サンプルホールド部３４は、入力チャネルの数だけ複数設けられている。
【００１１】
サンプルホールド部３４は、データのサンプリングに使用されるサンプリングスイッチＳＷｓ、回路のリセットに使用されるリセットスイッチＳＷｒ、及びこれらのスイッチに接続されたキャパシタバンクＣＢを含む。サンプルホールド回路３０において、入力信号は最初にｇｍセル３２に入力され、電流信号に変換された上でサンプルホールド部３４へと出力される。サンプルホールド部３４には、ＣＫ＿Ｇｅｎで示すクロック生成回路４０から、各種のクロック信号が入力されている。サンプルホールド回路３０の出力データは、それぞれ後段のアナログデジタル変換回路（ＡＤＣ：Analog digital Converter）５０へと入力される。
【００１２】
ＡＤＣ５０の出力データは、後段のデジタル信号処理回路６０へと入力される。デジタル信号処理回路６０は、ＡＤＣ５０によりデジタル信号に変換された受信信号に基づき、各種の演算処理等を実行する。デジタル信号処理回路６０の出力データ（ＤＡＴＡ  ＯＵＴ）は、受信回路の出力端子から電子装置の内部回路へと出力されるとともに、等化制御回路７０及び位相検出回路７２に入力されている。
【００１３】
等化制御回路７０は、デジタル信号処理回路６０の出力データに基づき、受信信号の振幅の理想値からのずれを算出し、これを等化により補正するためのパラメータｙを算出する。より詳細には、等化動作はハイパス特性を有するため、パラメータｙは、出力データのＤＣレベルを減少させ、データの帯域に対応するＡＣレベルを適切なところで増幅させるように決定される。位相検出回路７２は、デジタル信号処理回路６０の出力データに基づき、受信信号のサンプリング位相の理想値からのずれを算出する。位相検出回路７２の後段に設けられたフィルタ回路７４は、上記のサンプリング位相のずれを補間により補正するためのパラメータｘを算出する。より詳細には、補間動作においては、出力されたデータがデジタル回路側が算出していた位相の中心とずれが生じるかどうかが感知され、そのずれを補正するようにパラメータｘの値が決定される。等化制御回路７０の出力パラメータｙ及びフィルタ回路７４の出力パラメータｘは、それぞれエンコーダ７６へと入力される。ただし、「０＜ｘ，ｙ＜１」である。以上のように、等化制御回路７０、位相検出回路７２、及びフィルタ回路７４は、受信回路への入力信号の等化及び補間の度合いを決定するためのパラメータを算出するパラメータ算出回路であってよい。
【００１４】
エンコーダ７６は、等化制御回路７０及びフィルタ回路７４から与えられたデジタルのパラメータをエンコードし、各サンプルホールド部３４のキャパシタバンクＣＢへと供給する。この信号は、各サンプルホールド部３４の出力に対し重み付けを行うための信号であってよく、エンコーダ７６は上記重み付けを行うための重み付け回路であってよい。
【００１５】
図３は、データの等化を説明する図である。図３（ａ）は等化前の信号波形を、図３（ｂ）は等化後の信号波形をそれぞれ示す。図３（ａ）に示すように、あるタイミングにおけるＡＤＣ５０の出力のデータはｄ１、ｄ２、ｄ３、ｄ４となっている。ｄ１及びｄ４は出力のＤＣレベルを示し、ｄ２及びｄ３は出力のＡＣレベルを示す。ここで、ｄ２及びｄ３を代表するＡＣレベルが低いと、データが１であるか０であるかの判別が難しくなる。そこで、等化のハイパス特性を出せるようにパラメータを調整して、ｄ１及びｄ４を代表するＤＣレベルの振幅を小さくし、ｄ２及びｄ３を代表するＡＣレベルの振幅を増幅させることで、１または０の判別をしやすくする。図３（ｂ）に示すように、等化後のデータがｄ１‘、ｄ２’、ｄ３‘、ｄ４’になるように等化のパラメータ（ｙ）が計算され、サンプルホールド回路３０へとフィードバックされる。
【００１６】
図４は、データの補間を説明する図である。図４（ａ）及び図４（ｂ）は補間前の信号波形を示し、図４（ａ）はデータの位相が遅れている状態を、図４（ｂ）はデータの位相が進んでいる状態をそれぞれ示している。図４（ｃ）は、データの補間後の信号波形を示す。図４（ａ）では、センター（ＥＣ：Edge Center）に対しデータの位相が遅れており、データの判別はｄ１＝０、ｄ２＝０、ｄ３＝１となり、データが正しく判別されていない。そこで、補間のパラメータを位相が進む方向に調整するため、図４（ｃ）の信号波形となるように補間のパラメータ（ｘ）が計算され、サンプルホールド回路３０へとフィードバックされる。同様に、図４（ｂ）では、センター（ＥＣ）に対しデータの位相が進んでおり、データの判別はｄ１＝０、ｄ２＝１、ｄ３＝１となり、データが正しく判別されていない。そこで、補間のパラメータを位相が遅れる方向に調整するため、図４（ｃ）の信号波形となるように補間のパラメータ（ｘ）が計算され、サンプルホールド回路３０へとフィードバックされる。
【００１７】
図５は、実施例１に係る受信回路の詳細構成を示す図である。図５（ａ）はサンプルホールド回路３０の構成を、図５（ｂ）は可変キャパシタ（キャパシタバンクＣＢ）の詳細な構成を示す。図２と共通の構成については同一の符号を付し、詳細な説明を省略する。ｇｍセル３２には、差動プラス信号Ｖｉｎｐ及び差動マイナス信号Ｖｉｎｎが入力されている。ｇｍセル３２の差動プラス信号Ｖｉｎｐ側の出力端子をノードＮ１、差動マイナス信号Ｖｉｎｎ側の出力端子をノードＮ２とする。ノードＮ１には、サンプリングスイッチＳＷｓ０及びＳＷＳ１が並列に接続され、さらにこれらのスイッチに対し、可変キャパシタＣ０及びＣ１がそれぞれ直列に接続されている。サンプリングスイッチＳＷｓ０（ＳＷｓ１）と可変キャパシタＣ０（Ｃ１）との間のノードと電源電圧Ｖｄｄとの間には、リセットスイッチＳＷｒ０（ＳＷｒ１）が接続されている。ノードＮ２には、サンプリングスイッチＳＷｓ２及びＳＷＳ３が並列に接続され、さらにサンプリングスイッチＳＷｓ２及びＳＷＳ３に対し、可変キャパシタＣ２及びＣ３がそれぞれ直列に接続されている。サンプリングスイッチＳＷｓ２（ＳＷｓ３）と可変キャパシタＣ２（Ｃ３）との間のノードと電源電圧Ｖｄｄとの間には、リセットスイッチＳＷｒ２（ＳＷｒ３）が接続されている。
【００１８】
サンプリングスイッチＳＷｓ０〜ＳＷｓ３は、受信データを異なるタイミングでサンプリングするためのサンプリング回路であってよい。可変キャパシタＣ０〜Ｃ３は、サンプリングスイッチＳＷｓ０〜ＳＷｓ３によりサンプリングされたそれぞれのデータを保持するホールド回路であってよい。各サンプリングスイッチＳＷｓ０〜ＳＷｓ３からは、それぞれタイミングの異なる信号（Ｓｎ、Ｓｎ−１、Ｓｎ−２、Ｓｎ−３）が入力される。Ｓｎ及びＳｎ−１は差動プラス信号であり、Ｓｎ−３及びＳｎ−２は差動マイナス信号である。
【００１９】
可変キャパシタＣ０〜Ｃ３には、重み付け回路としてのエンコーダ７６から制御信号ｎ０〜ｎ３が入力される。制御信号ｎ０〜ｎ３は、可変キャパシタＣ０〜Ｃ３の容量値を変化させるための信号である。可変キャパシタＣ０〜Ｃ３の容量値を変化させることで、Ｃ０〜Ｃ３に蓄積可能な電荷量を変化させ、入力信号（Ｓｎ〜Ｓｎ−３）への重み付けを行うことができる。図５（ｂ）に示すように、可変キャパシタＣ０〜Ｃ３は、入力端子ＩＮと出力端子ＯＵＴとの間に並列に接続された容量固定の複数のキャパシタＣを含む。また、各キャパシタＣには、スイッチＳＷが直列に接続されている。スイッチＳＷのオン、オフの切り替えは、制御信号ｎ（ｎ０〜ｎ３）により行われる。制御信号ｎに対応したスイッチＳＷがオンになることで、キャパシタＣの合成容量（可変キャパシタＣ０〜Ｃ３の容量）が変化する。
【００２０】
可変キャパシタＣ０〜Ｃ３の出力端子は、共通のノードＮ３に接続されている。これにより、可変キャパシタＣ０〜Ｃ３の出力側の配線は、ホールド回路としてのキャパシタＣ０〜Ｃ３の出力データを合計して出力する出力回路であってよい。ノードＮ３は、ＡＤＣ５０に接続されている。また、ノードＮ３及びＡＤＣ５０の中間ノードＮ４とグランドとの間には、ホールドスイッチＳＷｈが接続されている。
【００２１】
サンプルホールド回路３０に含まれるスイッチのうち、サンプリングスイッチＳＷｓ０〜ＳＷｓ３はクロック信号Ｃｌｋ＿ｓ［ｎ］〜Ｃｌｋ＿ｓ［ｎ−３］により駆動される。また、リセットスイッチＳＷｒ０〜ＳＷｒ３は、それぞれクロック信号Ｃｌｋ＿ｒにより駆動され、ホールドスイッチＳＷｈ０〜ＳＷｈ３は、それぞれクロック信号Ｃｌｋ＿ｈにより駆動される。
【００２２】
ここで、データの等化及び補間のアルゴリズムについて説明する。等化処理は、４つの入力信号を２つずつ選択し、それぞれに等化のためのパラメータ「ｙ」または「ｙ−１」かけ合わせたものを合計し、２つの出力データを得る（ただし、「０＜ｙ＜１」）。具体的には、出力データｕ１及びｕ２は以下のようにして求めることができる。
ｕｎ＝ｙ（−Ｓｎ−３）＋（１−ｙ）Ｓｎ−１      …（式１）
ｕｎ＋１＝ｙ（−Ｓｎ−２）＋（１−ｙ）Ｓｎ      …（式２）
ここでｕｎ及びｕｎ＋１は差動信号のプラス側である。また、データ（電荷）の引き算は、作動マイナス信号の足し算によって実現することができる。
【００２３】
また、上記の出力データｕｎ及びｕｎ＋１に対し、それぞれに補間のためのパラメータ「ｘ」または「ｘ−１」かけ合わせたものを合計し、最終的な出力データを得る（ただし、「０＜ｘ＜１」）。具体的には、出力データｄｎは以下のようにして求めることができる。
ｄｎ＝（１−ｘ）ｕｎ−１＋ｘｕｎ      …（式３）
【００２４】
上記の例では、等化及び補間の処理を別々に行っていたが、両者を一度に行うことも可能である。この場合、出力データｄｎは以下のようにして求めることができる。
ｄｎ＝ｘ（１−ｙ）Ｓｎ＋（１−ｘ）（１−ｙ）Ｓｎ−１−ｘｙＳｎ−２−（１−ｘ）ｙＳｎ−３      …（式４）
ここで、ｎ０＝ｘ（１−ｙ）、ｎ１＝（１−ｘ）（１−ｙ）、ｎ２＝ｘｙ、ｎ３＝（１−ｘ）ｙとすると、式４は、
ｄｎ＝ｎ０Ｓｎ＋ｎ１Ｓｎ−１−ｎ２Ｓｎ−２−ｎ３Ｓｎ−３      …（式５）
と表すことができる。なお、ｎ０＋ｎ１＋ｎ２＋ｎ３＝１である。このパラメータｎ０〜ｎ３は、図５におけるｎ０〜ｎ３に対応しており、ｎ０：ｎ１：ｎ２：ｎ３の比によって等化及び補間の比率を決定することができる。
【００２５】
図６は、実施例１に係る受信回路の動作を示す図である。サンプリングスイッチへのクロック信号Ｃｌｋ＿ｓ［ｎ］〜Ｃｌｋ＿ｓ［ｎ−３］、リセットスイッチへのクロック信号Ｃｌｋ＿ｒ、ホールドスイッチへのクロック信号Ｃｌｋ＿ｈの信号波形を示す。また、ＡＤＣ５０に供給されるクロック信号ＡＤＣ＿ｓａｍｐも併せて示す。サンプルホールド回路３０は、リセット、サンプリング、等化・補間、ＡＤＣラッチの４つの動作モードを備える。
【００２６】
最初に、リセットモードにおいては、クロック信号Ｃｌｋ＿ｒ及びＣｌｋ＿ｈがハイレベルとなり、リセットスイッチＳＷｒ０〜ＳＷｒ３及びホールドスイッチＳＷｈ０〜ＳＷｈ３がオン状態となる。これにより、可変キャパシタＣ０〜Ｃ３が所定の値（初期値）に充電される。ここで、各可変キャパシタの容量をＣ０〜Ｃ３、蓄積される電荷をＱ０〜Ｑ３、リセットスイッチＳＷｒから供給される電圧をＶｄｄとすると、各可変キャパシタへの充電量は以下の通りとなる。
Ｑ０＝Ｖｄｄ・Ｃ０      …（式６）
Ｑ１＝Ｖｄｄ・Ｃ１      …（式７）
Ｑ２＝Ｖｄｄ・Ｃ２      …（式８）
Ｑ３＝Ｖｄｄ・Ｃ３      …（式９）
【００２７】
次に、サンプリングモードにおいては、リセットクロック信号Ｃｌｋ＿ｒがローレベルとなり、リセットスイッチＳＷｒ０〜ＳＷｒ３がオフ状態となる。また、サンプリングクロックＣｌｋ＿ｓ［ｎ−３］〜Ｃｌｋ＿ｓ［ｎ］が順番に一定期間だけハイレベルとなり、サンプリングスイッチＳＷｓ０〜ＳＷｓ３が一時的にオン状態となる。この間、キャパシタＣ０〜Ｃ３からｇｍセル３２への放電が行われ、キャパシタＣ０〜Ｃ３の入力端子側のノード（Ｖｘ）の電位が低下する。例えば、ｇｍセル３２から供給される差動マイナス信号の電圧をＶｇｍ、サンプリングスイッチＳＷｓ０がオン状態にある時間をｔ０〜ｔ１とすると、以下の式で示される電流の積分により、Ｖｘ０ｐの電位はＶｇｍｐに従って低下する。なお、ｉＣ０は可変キャパシタＣ０から流れる電流である。
0005678672.tif 000002
…（式１０）
ここで、Ｖｘ０ｐにおけるｐは、電位がプラスであることを示す（以下の説明においても同じ。ｐの代わりにｎと記載した場合は電位がマイナスであることを示す）。
【００２８】
図７は、上記の電圧の変化を示す図である。ノードＶｘ０ｐの電位が時刻ｔ０までＶｄｄを維持し、時刻ｔ０〜ｔ１の間はＶｇｍｎに追従して電位が低下し、時刻ｔ１以降はＶｘ０ｐ’で安定している。可変キャパシタＣ０の容量値を変更することにより、最終的な電圧Ｖｘ０ｐ’の値を任意に変更することができる。サンプリングが完了した時点で各可変キャパシタＣ０〜Ｃ３に残る電荷Ｑ０〜Ｑ３は、以下の式で示される。
Ｑ０＝Ｃ０・Ｖｘ０ｐ’＝Ｖｄｄ・Ｃ０−Ｃ０／Ｃｔｏｔ∫Ｉｔｏｔ（ｔ）・ｄｔ      …（式１１）
Ｑ１＝Ｃ１・Ｖｘ１ｐ’＝Ｖｄｄ・Ｃ１−Ｃ１／Ｃｔｏｔ∫Ｉｔｏｔ（ｔ）・ｄｔ      …（式１２）
Ｑ２＝Ｃ２・Ｖｘ２ｎ’＝Ｖｄｄ・Ｃ２−Ｃ２／Ｃｔｏｔ∫Ｉｔｏｔ（ｔ）・ｄｔ      …（式１３）
Ｑ３＝Ｃ３・Ｖｘ３ｎ’＝Ｖｄｄ・Ｃ３−Ｃ３／Ｃｔｏｔ∫Ｉｔｏｔ（ｔ）・ｄｔ      …（式１４）
【００２９】
再び図６に戻り、サンプリングモードに続く等化・補間モードでは、リセットクロック信号Ｃｌｋ＿ｒがハイレベルとなり、リセットスイッチＳＷｒ０〜ＳＷｒ３がオン状態となる。また、クロック信号Ｃｌｋ＿ｈがローレベルとなり、ホールドスイッチＳＷｈがオフ状態となる。これにより、可変キャパシタＣ０〜Ｃ３に蓄積された電荷がノードＮ３において足し合わされ、等化及び補間が完了したデータｄｎが出力される。電荷の足し算は以下の式１５で表され、出力電圧は以下の式１６の通りとなる。
Ｑｔｏｔ＝Ｑ０＋Ｑ１＋Ｑ２＋Ｑ３＝Ｖｄｄ・Ｃｔｏｔ−Ｃｔｏｔ／Ｃｔｏｔ∫Ｉｔｏｔ（ｔ）ｄｔ      …（式１５）
ｄｎ＝Ｖｄｄ−Ｑｔｏｔ／Ｃｔｏｔ＝１／Ｃｔｏｔ・∫Ｉｔｏｔ（ｔ）ｄｔ      …（式１６）
なお、ここで算出されたデータｄｎは差動プラス信号である。
【００３０】
等化・補間モードの後半になると、クロック生成回路４０からＡＤＣ５０へ供給されるクロック信号ＡＤＣ＿ｓａｍｐがハイレベルとなり、ＡＤＣ５０が駆動するＡＤＣラッチモードとなる。これにより、等化・補間が完了したアナログデータが、ＡＤＣ５０によりデジタルデータへと変換される。
【００３１】
実施例１に係る受信回路によれば、サンプルホールド回路３０における可変キャパシタＣ０〜Ｃ３の容量値を、等化及び補間のパラメータに基づいて変更することで、サンプルホールド回路３０においてデータの等化及び補間を行うことができる。これにより、等化及び補間のための回路を別途設ける必要がなく、回路面積を低減することができる。また、ＡＤＣ５０の前段において等化及び補間を行うことにより、デジタル信号の量子化ノイズを低減することができるため、ＡＤＣ５０に要求される分解能を抑制することができる。その結果、受信回路の面積及び消費電力を低減することができる。また、上記の受信回路を備えた電子装置によれば、同様に受信回路の面積及び消費電力の低減を図ることができる。
【００３２】
実施例１において、補間の計算（式３）の際に用いられたパラメータｘは、デジタル側に出力されたｄｎのデータのアイパターンの中心位相の情報を持つパラメータｐ（eye center phase）によって計算され、ｘ＝ｍｏｄ１（２ｐ）になる。具体的には「０≦ｐ＜０．５」の場合、補間のデータｄｎは１つ前のデータｄｎ−１が使用される。また「０．５≦ｐ＜１」の場合、補間データｄｎは今の出力データｄｎ−１が使用される。
すなわち、
ｄｎ＝Ｓｎ−１・ｐ＋Ｓｎ−２・ｐ＋Ｓｎ−３・ｐ＋Ｓｎ−４・ｐ  （０≦ｐ＜０．５）      …（式１７）
ｄｎ＝Ｓｎ・ｐ＋Ｓｎ−１・ｐ＋Ｓｎ−２・ｐ＋Ｓｎ−３・ｐ  （０．５≦ｐ＜１）      …（式１８）
となる。
【００３３】
図８は、サンプリングクロックの切り替え回路の構成を示す図である。図８（ａ）はサンプリングクロックを切り替える場合の構成を、図８（ｂ）はサンプルホールド部３４の出力を切り替える場合の構成をそれぞれ示す。図８（ａ）では、制御信号Ｐ＿ｃｏｎｔｒｏｌによりサンプリングクロックの切り替えを行っている。補間パラメータｐが「０≦ｐ＜０．５」である場合、クロック信号は１つ前の信号である「Ｃｌｋ＿ｓ［ｎ−１］、Ｃｌｋ＿ｓ［ｎ−２］、Ｃｌｋ＿ｓ［ｎ−３］、Ｃｌｋ＿ｓ［ｎ−４］」が採用される。補間パラメータｐが「０．５≦ｐ＜１」である場合、クロック信号は現在の信号である「Ｃｌｋ＿ｓ［ｎ］、Ｃｌｋ＿ｓ［ｎ−１］、Ｃｌｋ＿ｓ［ｎ−２］、Ｃｌｋ＿ｓ［ｎ−３］」が採用される。
【００３４】
図８（ｂ）では、サンプルホールド部３４のｎ番目の出力であるｄｎと、ｎ−１番目の出力であるｄｎ−１の出力先を、制御信号Ｐ−ｃｏｎｔｏｒｏｌにより制御している。補間パラメータｐが「０≦ｐ＜０．５」である場合、ｄｎはｎ番目のＡＤＣであるＡＤＣｎに接続され、ｄｎ−１はｎ−１番目のＡＤＣであるＡＤＣｎ−１に接続される。補間パラメータｐが「０．５≦ｐ＜１」である場合、ｄｎはｎ−１番目のＡＤＣであるＡＤＣｎ−１に接続される。
【００３５】
以上のように、補間パラメータｐの値に基づき、データの演算を必要に応じて１クロック分ずらすことにより、より精度の高い補間処理を行うことができる。
【実施例２】
【００３６】
実施例２は、等化及び補間の演算を電流により行う例である。
【００３７】
図９は、実施例２に係る受信回路の詳細構成を示す図である。図９（ａ）はサンプルホールド回路３０の構成を、図９（ｂ）は電流供給回路（ＭＯＳバンクＭＢ）及び電流制御回路８０の詳細な構成を示す。実施例２に係るサンプルホールド回路３０は、実施例１と異なりｇｍセル３２を含まない。代わりに、入力端子に接続されたノードＮ１には差動プラス信号Ｖｉｎｐが、ノードＮ２には差動マイナス信号Ｖｉｎｎがそれぞれ入力されている。ノードＮ１には、サンプリングスイッチＳＷｓ０及びＳＷＳ１が並列に接続され、さらにこれらのスイッチに対し、ホールドスイッチＳＷｈ０及びＳＷｈ１がそれぞれ直列に接続されている。サンプリングスイッチＳＷｓ０（ＳＷｓ１）とホールドスイッチＳＷｈ０（ＳＷｈ１）との間のノードとグランドとの間には、リセットスイッチＳＷｒ０（ＳＷｒ１）が接続されている。サンプリングスイッチＳＷｓ０（ＳＷｓ１）とホールドスイッチＳＷｈ０（ＳＷｈ１）との間のノードとグランドとの間には、信号をホールドするためのキャパシタＣｈ０（Ｃｈ１）が接続されている。
【００３８】
また、ノードＮ２には、サンプリングスイッチＳＷｓ２及びＳＷＳ３が並列に接続され、さらにこれらのスイッチに対し、ホールドスイッチＳＷｈ２及びＳＷｈ３がそれぞれ直列に接続されている。サンプリングスイッチＳＷｓ２（ＳＷｓ３）とホールドスイッチＳＷｈ２（ＳＷｈ３）との間のノードとグランドとの間には、リセットスイッチＳＷｒ２（ＳＷｒ３）が接続されている。サンプリングスイッチＳＷｓ２（ＳＷｓ３）とホールドスイッチＳＷｈ２（ＳＷｈ３）との間のノードとグランドとの間には、信号をホールドするためのキャパシタＣｈ２（Ｃｈ３）が接続されている。
【００３９】
ホールドスイッチＳＷｈ０〜ＳＷｈ３の出力は、それぞれ電流供給回路に対応してよいＭＯＳバンクＭＢへと接続されている。ＭＯＳバンクＭＢは、並列に接続されたｐＭＯＳトランジスタを含み、各トランジスタのゲート端子にホールドスイッチＳＷｈ０〜ＳＷｈ３の出力が入力されている。ＭＯＳバンクＭＢのドレイン側は、電流制御回路８０を介して電源線Ｖｄｄに接続されている。また、ホールドスイッチＳＷｈ０〜ＳＷｈ３とＭＯＳバンクＭＢとの間のノードと電源線Ｖｄｄとの間には、ホールドスイッチＳＷｈｄ０〜ＳＷｈｄ３が設けられている。各ＭＯＳバンクＭＢの出力は、共通のノードＮ３において合流し、出力端子（ｄａｔａ）へと接続されている。
【００４０】
電流制御回路８０には、重み付け回路としてのエンコーダ７６から制御信号ｎ０〜ｎ３が入力される。制御信号ｎ０〜ｎ３は、電流制御回路８０（及びＭＯＳバンクＭＢ）の供給する電流量を変化させるための信号であり、当該電流量を変化させることで、入力信号（Ｓｎ−３〜Ｓｎ）への重み付けを行うことができる。図９（ｂ）に示すように、ＭＯＳバンクＭＢ０〜ＭＢ３は、電源線Ｖｄｄと出力端子Ｏｕｔとの間に並列に接続された複数のスイッチＳＷを含む。スイッチＳＷのオン、オフの切り替えは、制御信号ｎ（ｎ０〜ｎ３）により行われる。制御信号ｎに対応したスイッチＳＷがオンになることで、ＭＯＳバンクＭＢに供給される電流量が変化する。
【００４１】
図１０は、実施例２に係る受信回路の動作を示す図である。最初に、リセットモードにおいては、クロック信号Ｃｌｋ＿ｒ及びＣｌｋ＿ｈｄがハイレベルとなり、リセットスイッチＳＷｒ０〜ＳＷｒ３及びホールドスイッチＳＷｈｄ０〜ＳＷｈｄ３がオン状態となる。これにより、キャパシタＣ０〜Ｃ３が所定の値（初期値）に充電される。次に、サンプリングモードにおいては、リセットクロック信号Ｃｌｋ＿ｒがローレベルとなり、リセットスイッチＳＷｒ０〜ＳＷｒ３がオフ状態となる。また、サンプリングクロックＣｌｋ＿ｓ［ｎ−３］〜Ｃｌｋ＿ｓ［ｎ］が順番に一定期間だけハイレベルとなり、サンプリングスイッチＳＷｓ０〜ＳＷｓ３が一時的にオン状態となる。この間、入力端子からキャパシタＣ０〜Ｃ３への充電が行われ、キャパシタＣ０〜Ｃ３の入力端子側のノードの電位が上昇する。
【００４２】
サンプリングモードに続く等化・補間モードでは、クロック信号Ｃｌｋ＿ｈがハイレベルとなり、ホールドスイッチＳＷｈ０〜ＳＷｈ３がオン状態となる。また、クロック信号Ｃｌｋ＿ｒ及びクロック信号Ｃｌｋ＿ｈｄがローレベルとなり、リセットスイッチＳＷｒ０〜ＳＷｒ３及びホールドスイッチＳＷｈ０〜ＳＷｈ３がオフ状態となる。これにより、各ＭＯＳバンクＭＢ０〜ＭＢ３から供給された電流がノードＮ３において足し合わされ、等化及び補間が完了したデータｄｎが出力される。その後、等化・補間モードの後半になると、ＡＤＣ５０へ供給されるクロック信号ＡＤＣ＿ｓａｍｐがハイレベルとなり、ＡＤＣ５０が駆動するＡＤＣラッチモードとなる。これにより、等化・補間が完了した信号データが、ＡＤＣ５０によりデジタルデータへと変換される。
【００４３】
実施例２に係る電子回路によれば、実施例１と同じくＡＤＣ回路の前段において等化及び補間を行うことで、受信回路の面積及び消費電力を低減することができる。
【実施例３】
【００４４】
実施例３は、等化及び補間の演算を電圧により行う例である。
【００４５】
図１１は、実施例３に係る受信回路の詳細構成を示す図である。図１１（ａ）はサンプルホールド回路３０の構成を、図１１（ｂ）は可変キャパシタＣ０〜Ｃ３の詳細な構成を示す。実施例３に係るサンプルホールド回路３０は、実施例１と異なりｇｍセル３２を含まない。代わりに、入力端子に接続されたノードＮ１には差動プラス信号Ｖｉｎｐが、ノードＮ２には差動マイナス信号Ｖｉｎｎがそれぞれ入力されている。ノードＮ１には、サンプリングスイッチＳＷｓ０及びＳＷＳ１が並列に接続されている。さらにこれらのスイッチに対し、可変キャパシタＣ０及びホールドスイッチＳＷｈｄ０、並びに可変キャパシタＣ１及びホールドスイッチＳＷｈｄ１がそれぞれ直列に接続されている。可変キャパシタＣ０（Ｃ１）及びホールドスイッチＳＷｈ０（ＳＷｈ１）の間のノードとグランドとの間には、リセットスイッチＳＷｒ０（ＳＷｒ１）が接続されている。サンプリングスイッチＳＷｓ０（ＳＷｓ１）とホールドスイッチＳＷｈ０（ＳＷｈ１）との間のノードとグランドとの間には、信号をホールドするためのキャパシタＣ０（Ｃ１）が接続されている。
【００４６】
また、ノードＮ２には、サンプリングスイッチＳＷｓ２及びＳＷＳ３が並列に接続されている。さらにこれらのスイッチに対し、可変キャパシタＣ２及びホールドスイッチＳＷｈｄ２、並びに可変キャパシタＣ３及びホールドスイッチＳＷｈｄ３がそれぞれ直列に接続されている。可変キャパシタＣ２（Ｃ３）及びホールドスイッチＳＷｈ２（ＳＷｈ３）の間のノードとグランドとの間には、リセットスイッチＳＷｒ２（ＳＷｒ３）が接続されている。サンプリングスイッチＳＷｓ２（ＳＷｓ３）とホールドスイッチＳＷｈ２（ＳＷｈ３）との間のノードとグランドとの間には、信号をホールドするためのキャパシタＣ２（Ｃ３）が接続されている。
【００４７】
ホールドスイッチＳＷｈ０〜ＳＷｈ３の出力は、共通のノードＮ３において合流し、ノードＮ３の後段に設けられた差動アンプ８２の逆相入力端子に入力されている。差動アンプ８２の正相入力端子は接地されている。また、差動アンプ８２の出力端子は、可変キャパシタＣ０〜Ｃ３とサンプリングスイッチＳＷｓ０〜ＳＷｓ３との間のそれぞれのノードに、ホールドスイッチＳＷｈ０〜ＳＷｈ３を介して接続されている。
【００４８】
可変キャパシタＣ０〜Ｃ３の構成は、実施例１と同様である。可変キャパシタＣ０〜Ｃ３には、重み付け回路としてのエンコーダ７６から制御信号ｎ０〜ｎ３が入力される。制御信号ｎ０〜ｎ３は、可変キャパシタＣ０〜Ｃ３の容量値を変化させるための信号であり、当該容量値を変化させることで、入力信号（Ｓｎ−３〜Ｓｎ）への重み付けを行うことができる。
【００４９】
図１２は、実施例３に係る受信回路の動作を示す図である。最初に、リセットモードにおいては、クロック信号Ｃｌｋ＿ｒがハイレベルとなり、リセットスイッチＳＷｒ０〜ＳＷｒ３がオン状態となる。これにより、キャパシタＣ０〜Ｃ３が所定の値（初期値）に充電される。次に、サンプリングモードにおいては、リセットクロック信号Ｃｌｋ＿ｒがローレベルとなり、リセットスイッチＳＷｒ０〜ＳＷｒ３がオフ状態となる。また、クロック信号Ｃｌｋ＿ｈがハイレベルとなり、ホールドスイッチＳＷｈｄ０〜ＳＷｈｄ３がオフ状態となる。さらに、サンプリングクロックＣｌｋ＿ｓ［ｎ−３］〜Ｃｌｋ＿ｓ［ｎ］が順番に一定期間だけハイレベルとなり、サンプリングスイッチＳＷｓ０〜ＳＷｓ３が一時的にオン状態となる。この間、入力端子からキャパシタＣ０〜Ｃ３への充電が行われ、キャパシタＣ０〜Ｃ３の入力端子側のノードの電位が上昇する。
【００５０】
サンプリングモードに続く等化・補間モードでは、クロック信号Ｃｌｋ＿ｈｎがハイレベルとなり、ホールドスイッチＳＷｈ０〜ＳＷｈ３及びＳＷｈｄ０〜ＳＷｈｄ３がオン状態となる。これにより、可変キャパシタＣ０〜Ｃ３の入力端子側の電圧が、オン状態となったホールドスイッチＳＷｈ０〜ＳＷｈ３を介して差動アンプ８２の出力端子へと供給される。このとき、各キャパシタＣ０〜Ｃ３からの出力が共通のノードで合流するため、実施例１と同様に重み付けされた出力（電圧）を合計して出力することができる。
【００５１】
実施例３に係る電子回路によれば、実施例１〜２と同じくＡＤＣ回路の前段において等化及び補間を行うことで、受信回路の面積及び消費電力を低減することができる。
【実施例４】
【００５２】
実施例４は、サンプルホールド回路を前段と後段に分割した例である。
【００５３】
図１３は、実施例４に係る受信回路の構成を示す図である。前段部分の等化回路９０の構成は、実施例１（図５）とほぼ同じであるため、同一の符号を付して詳細な説明を省略する。実施例１と異なり、等化回路９０は４入力２出力の回路となっている。このため、可変キャパシタＣ０及びＣ２の出力端子が共通のノードＮ３に接続され、Ｃ１及びＣ３の出力端子が共通のノードＮ４に接続されている。ノードＮ３は後段のｇｍセル３２ｂに、ノードＮ４は後段のｇｍセル３２ｃにそれぞれ接続されている。また、ノードＮ３及びｇｍセル３２ｂの間のノードとグランドとの間には、ホールドスイッチＳＷｈｂが設けられおり、ノードＮ４及びｇｍセル３２ｃの間のノードとグランドとの間には、ホールドスイッチＳＷｈｃが設けられている。
【００５４】
ｇｍセル３２ｂの出力端子には可変キャパシタＣ４が、ｇｍセル３２ｃの出力端子には可変キャパシタＣ５がそれぞれ接続されている。可変キャパシタＣ４及びＣ５の出力端子は、共通のノードＮ５へと接続されている。ノードＮ５の電位が最終的なサンプルホールド回路３０の出力となる。また、ノードＮ５とグランドとの間には、ホールドスイッチＳＷｈが接続されている。
【００５５】
実施例４に係る受信回路の動作は、実施例１で説明したものと同様である。すなわち、リセットモードにおいて可変キャパシタＣ０〜Ｃ３（Ｃ４〜Ｃ５）を充電し、サンプリングモードにおいて充電された電荷をｇｍセル３２ａ（３２ｂ、３２ｃ）へと放電する。そして、等化・補間モードにおいて、各可変キャパシタＣ０〜Ｃ３（Ｃ４〜Ｃ５）に蓄えられた電荷を、重み付けした後に合成し、出力する。
【００５６】
ここで、実施例４に係る受信回路では、可変キャパシタＣ０〜Ｃ５に入力される制御信号が実施例１と異なる。すなわち、実施例４では、可変キャパシタＣ０及びＣ１に「ｙ−１」を、可変キャパシタＣ２及びＣ３に「ｙ」を、可変キャパシタＣ４に「ｘ」を、可変キャパシタＣ５に「１−ｘ」をそれぞれ入力する。これにより、受信回路の前段部である等化回路９０では、式１及び式２に示した等化処理のみが行われ、受信回路の後段部である補間回路９２では、式３に示した補間処理のみが行われる。
【００５７】
実施例４に係る電子回路によれば、実施例１〜２と同じくＡＤＣ回路の前段において等化及び補間を行うことで、受信回路の面積及び消費電力を低減することができる。なお、等化・補間の演算に電流を用いる場合（実施例２）や、電圧を用いる場合（実施例３）においても、実施例４のようにサンプルホールド回路３０を前段部と後段部とに分け、等化及び補間を別々に行ってもよい。
【００５８】
以上説明した実施例に関連し、以下の付記を開示する。
（付記１）
受信データを異なるタイミングでサンプリングする複数のサンプリング回路と、前記複数のサンプリング回路によりサンプリングされたそれぞれのデータを保持する複数のホールド回路と、前記複数のホールド回路からの出力に基づき、前記入力信号の等化及び補間の度合いを決定するためのパラメータを算出するパラメータ算出回路と、前記パラメータ算出回路により算出されたパラメータに基づき、前記複数のホールド回路のそれぞれの出力に対し重み付けを行う重み付け回路と、前記重み付け回路により重み付けが行われた前記ホールド回路の出力データを合成して出力する出力回路と、を備えることを特徴とする受信回路。
（付記２）
前記ホールド回路は、前記ホールド回路の入力端子と出力端子との間に接続された可変キャパシタを含み、前記重み付け回路は、前記パラメータ算出回路により算出されたパラメータに基づき、前記可変キャパシタの容量値を変化させることを特徴とする付記１に記載の受信回路。
（付記３）
前記ホールド回路の後段に接続された差動アンプを備え、前記差動アンプの出力端子は、前記可変キャパシタの前段のノードに接続されていることを特徴とする付記２に記載の受信回路。
（付記４）
前記ホールド回路は、一端が前記ホールド回路の入力端子に接続され、他端が第１電源に接続されたキャパシタと、ゲートが前記ホールド回路の入力端子に接続され、ソースまたはドレインの一方が前記ホールド回路の出力端子に接続され、他方が第２電源に接続されたトランジスタとを含み、前記重み付け回路は、前記パラメータ算出回路により算出されたパラメータに基づき、前記第２電源から前記トランジスタに供給される電流量を変化させることを特徴とする付記１に記載の受信回路。
（付記５）
付記１〜４のいずれかに記載の受信回路と、前記受信回路の後段に接続されたアナログデジタル変換回路とを備えることを特徴とする電子装置。
（付記６）
前記ホールド回路の出力に対する重み付けは、電荷・電流・電圧のいずれかの方法によるものであることを特徴とする付記１に記載の受信回路。
（付記７）
前記複数のサンプリング回路には、差動プラス信号及び差動マイナス信号がそれぞれ入力され、前記差動プラス信号が入力された前記サンプリング回路の出力と、前記差動マイナス信号が入力された前記サンプリング回路の出力と加算することにより、データの減算を可能としたことを特徴とする付記１に記載の受信回路。
（付記８）
補間対象となるデータの位置を示す補間パラメータに基づいて、前記サンプリング回路において使用されるサンプリングクロックを少なくともクロック変化させる切り替え手段を備えることを特徴とする付記１に記載の受信回路。
【００５９】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００６０】
１０    ＣＰＵ
２０    高速入出力回路
３０    サンプルホールド回路
３２    ｇｍセル
３４    サンプルホールド部
４０    クロック生成回路
５０    アナログデジタル変換回路（ＡＤＣ）
６０    デジタル信号処理回路
７０    等化制御回路
７２    位相検出回路
７４    フィルタ
７６    エンコーダ
８０    電流制御回路
８２    差動アンプ
ＳＷｓ  サンプリングスイッチ
ＳＷｒ  リセットスイッチ
ＳＷｈ  ホールドスイッチ
Ｃ      キャパシタ
ＭＢ    ＭＯＳバンク
【図１】
0005678672.tif 000003
【図２】
0005678672.tif 000004
【図３】
0005678672.tif 000005
【図４】
0005678672.tif 000006
【図５】
0005678672.tif 000007
【図６】
0005678672.tif 000008
【図７】
0005678672.tif 000009
【図８】
0005678672.tif 000010
【図９】
0005678672.tif 000011
【図１０】
0005678672.tif 000012
【図１１】
0005678672.tif 000013
【図１２】
0005678672.tif 000014
【図１３】
0005678672.tif 000015