(57)【特許請求の範囲】
【請求項１】
メモリセルを含む複数のブロックと、
前記複数のブロックに対して共通に設けられた入出力回路と、
前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線と、
前記複数のブロックと前記入出力回路を制御する制御部と
を有し、
前記入出力回路は、
前記メモリセルに対する書き込みデータが入力されるライトアンプと、
前記ライトアンプの出力端子に一端が接続され、データビット線に他端が接続された第１のスイッチと、
前記データビット線に一端が接続され、前記グローバルビット線に他端が接続された第２のスイッチと、
を含み、
前記制御部は、前記第１のスイッチをオンすることによって前記データビット線を前記ライトアンプで駆動した後、前記第１のスイッチをオフし、前記第２のスイッチをオンする、
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数のブロックは、前記グローバルビット線と第３のスイッチを介して接続されたローカルビット線と、前記メモリセルが接続されたビット線をコラム選択信号に応じて前記ローカルビット線に接続するコラムスイッチを有し、
前記制御部は、前記第３のスイッチを、前記複数のブロックのうちの１つを選択するブロック選択信号に応じてオンオフ制御する、
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記複数のブロックは、前記ローカルビット線に接続されたセンスアンプを有し、
前記制御部は、読み出し動作において、前記第３のスイッチがオフ状態で前記センスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第３のスイッチをオンする、
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記入出力回路は、前記データビット線に接続されたセンスアンプと、前記第１のスイッチを介して前記データビット線と接続されるリードアンプを有し、
前記制御部は、読み出し動作において、前記第２のスイッチをオフし、前記センスアンプを活性化して前記データビット線の電位を増幅し、前記第１のスイッチをオンし、
前記リードアンプは前記データビット線の電位に応じたデータを出力する、
ことを特徴とする請求項１〜３のうちの何れか一項に記載の半導体記憶装置。
【請求項５】
メモリセルを含む複数のブロックに対して共通に設けられた入出力回路のライトアンプは、前記ライトアンプの出力端子に一端が接続され、データビット線に他端が接続された第１のスイッチがオンされた状態で、前記メモリセルに対する書き込みデータに応じて前記データビット線を駆動し、
前記第１のスイッチをオフし、
前記データビット線に一端が接続され、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線に他端が接続された第２のスイッチをオンする、
ことを特徴とする半導体記憶装置の制御方法。
【請求項６】
読み出し動作において、前記メモリセルに記憶されたデータを、前記メモリセルが接続されたビット線を介してローカルビット線に読み出し、前記ローカルビット線と前記グローバルビット線との間に接続された第３のスイッチがオフ状態でセンスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第３のスイッチをオンする、
ことを特徴とする請求項５記載の半導体記憶装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置及び半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
半導体記憶装置は、メモリセルが接続されたビット線の電位をライトアンプによって書き込みデータに応じたレベルに遷移させ、そのビット線の電位をメモリセルに保持する。また、半導体記憶装置は、メモリセルに保持した電位に応じてビット線の電位を遷移させ、そのビット線の電位をセンスアンプにて増幅し、読み出しデータを出力する。
【０００３】
記憶容量の増加によってビット線に接続されるメモリセルの数が多くなると、ビット線に対する負荷容量の増大を招き、動作速度を低下させる。このため、記憶容量が大きな半導体記憶装置は複数のブロックを含み、各ブロックはグローバルビット線により接続されている（例えば、特許文献１〜３参照）。
【０００４】
図７に示すように、ライトアンプＷＡＧは、入力データＤＩに応じてグローバルビット線ＧＢＬ，ＧＢＬＸを駆動する。例えば、ライトアンプＷＡＧは、グローバルビット線ＧＢＬを高電位側の電源電圧ＶＤＤレベル（Ｈレベル）とし、グローバルビット線ＧＢＬＸを低電位側の電源電圧ＶＳＳレベル（Ｌレベル）とする。例えば、ブロック０のメモリセルＭＣに入力データＤＩを記憶させる場合、ライトアンプＷＡ０がグローバルビット線ＧＢＬ，ＧＢＬＸの電位に従ってライトデータ線ＷＤ０，ＷＤＸ０と、コラムスイッチＣＳＷ０により選択されたビット線ＢＬ０，ＢＬＸ０を駆動する。図示しないワード線により選択されたメモリセルＭＣは、ビット線ＢＬ０，ＢＬＸ０の電位を保持する。
【０００５】
読み出し動作において、図示しないワード線により選択されたメモリセルＭＣは、ビット線ＢＬ０，ＢＬＸ０の電位を変更する。このビット線ＢＬ０，ＢＬＸ０はコラムスイッチＣＳＷ０によりローカルビット線ＬＢＬ０，ＬＢＬＸ０に接続される。センスアンプＳＡ０は、ローカルビット線ＬＢＬ０，ＬＢＬＸ０の微少な電位変化に応じてローカルビット線ＬＢＬ０，ＬＢＬＸ０及びグローバルビット線ＧＢＬ，ＧＢＬＸを駆動する。リードアンプＲＡＧは、グローバルビット線ＧＢＬ，ＧＢＬＸの電位に応じた出力データＤＯを出力する。なお、ブロック１に対する書き込み及び読み出しは、ブロック０に対する書き込み及び読み出しと同様に行われる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２１３８２９号公報
【特許文献２】特開平１０−１０６２６９号公報
【特許文献３】特開２００５−１６６０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
グローバルビット線ＧＢＬ，ＧＢＬＸの電位は、スタンバイ時に、共にＨレベルに制御される。従って、書き込み動作時及び読み出し動作時に、Ｈレベルに制御されたグローバルビット線から電荷を放電してＬレベルとした後、次の動作のためにＬレベルのグローバルビット線に電荷を充電してＨレベルとする。このように、半導体記憶装置の中で、寄生容量の大きなグローバルビット線を読み出し動作と書き込み動作の度に充放電しなければならないため、消費電力が大きい。このため、消費力の低減が求められている。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、メモリセルを含む複数のブロックと、前記複数のブロックに対して共通に設けられた入出力回路と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線と、前記複数のブロックと前記入出力回路を制御する制御部とを有し、前記入出力回路は、前記メモリセルに対する書き込みデータが入力されるライトアンプと、前記ライトアンプの出力端子に一端が接続され、データビット線に他端が接続された第１のスイッチと、前記データビット線に一端が接続され、前記グローバルビット線に他端が接続された第２のスイッチと、を含み、前記制御部は、前記第１のスイッチをオンすることによって前記データビット線を前記ライトアンプで駆動した後、前記第１のスイッチをオフし、前記第２のスイッチをオンする。
【発明の効果】
【０００９】
本発明の一観点によれば、消費電力を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】半導体記憶装置のブロック図である。
【図２】制御回路のブロック図である。
【図３】書き込み動作と読み出し動作における制御信号の波形図である。
【図４】セルブロックの一部ブロック図である。
【図５】セルブロックの一部ブロック図である。
【図６】半導体記憶装置の動作波形図である。
【図７】従来のセルブロックの一部ブロック図である。
【発明を実施するための形態】
【００１１】
以下、一実施形態を添付図面に従って説明する。
図１に示すように、半導体記憶装置の制御部１０は、グローバル制御回路（Ｇｌｏｂａｌ  Ｃｏｎｔｒｏｌ）１１と、メモリ部２０に含まれる２つのメモリブロックに対応するブロック制御回路１２，１３を有している。
【００１２】
グローバル制御回路１１には、クロック信号ＣＬＫ、チップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ、アドレス信号ＡＤＲが供給される。アドレス信号ＡＤＲは、ｍビットの信号である。イネーブル信号ＣＥ，ＷＥは制御信号の一例である。グローバル制御回路１１は、各信号ＣＬＫ，ＣＥ，ＷＥ，ＡＤＲに基づいて、イコライズ信号ＥＱＤ＿Ｇ，センスアンプイネーブル信号ＳＡＥ＿Ｇ，ブロックを選択するための信号を生成する。
【００１３】
図２に示すように、グローバル制御回路１１は、クロックバッファＣＬＫＢＵＦとアドレスバッファＡＤＲＢＵＦを含む。クロックバッファＣＬＫＢＵＦは、クロック信号ＣＬＫに同期して動作し、イネーブル信号ＣＥとライトイネーブル信号ＷＥに基づいて、センスアンプを制御するためのセンスアンプイネーブル信号ＳＡＥ＿Ｇと、グローバルビット線を制御するためのイコライズ信号ＥＱＤ＿Ｇを生成する。アドレスバッファＡＤＲＢＵＦは、アドレス信号ＡＤＲに基づいて、ブロックを選択するための信号を生成する。
【００１４】
例えば、図３に示すように、ライトイネーブル信号ＷＥがＬレベルである書き込み動作（ライトサイクル：Ｗｒｉｔｅ  Ｃｙｃｌｅ）のとき、クロックバッファＣＬＫＢＵＦは、所定のタイミングでイコライズ信号ＥＱＤ＿ＧをＬレベルからＨレベルへ立ち上げ、所定時間経過後に立ち下げる。また、クロックバッファＣＬＫＢＵＦは、Ｌレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｇを出力する。
【００１５】
また、ライトイネーブル信号ＷＥがＨレベルである読み出し動作（ライトサイクル：Ｗｒｉｔｅ  Ｃｙｃｌｅ）のとき、クロックバッファＣＬＫＢＵＦは、所定のタイミングでイコライズ信号ＥＱＤ＿Ｇを変更する。クロックバッファＣＬＫＢＵＦは、イコライズ信号ＥＱＤ＿Ｇを立ち下げた後、センスアンプイネーブル信号ＳＡＥ＿ＧをＬレベルからＨレベルへ立ち上げ、所定時間経過後に立ち下げる。
【００１６】
図１に示すように、第１のブロック制御回路１２は、ローカル制御回路（Ｌｏｃａｌ  Ｃｏｎｔｒｏｌ＿０）１２ａとワードドライバ（Ｗｏｒｄ  Ｄｒｉｖｅｒ＿０）１２ｂを含む。ローカル制御回路１２ａは、グローバル制御回路１１から出力される信号に基づいて、イコライズ信号ＥＱＤ＿Ｌ０とブロック選択信号ＢＬＫ０とセンスアンプイネーブル信号ＳＡＥ＿Ｌ０を生成する。
【００１７】
図２に示すように、ローカル制御回路１２ａのデコーダＳＡＥＤＥＣは、アドレスバッファＡＤＲＢＵＦの出力信号と、クロックバッファＣＬＫＢＵＦの出力信号に基づいて、センスアンプを制御するためのセンスアンプイネーブル信号ＳＡＥ＿Ｌ０を生成する。デコーダＢＬＫＤＥＣは、アドレスバッファＡＤＲＢＵＦの出力信号と、クロックバッファＣＬＫＢＵＦの出力信号に基づいて、ブロック０を選択するためのブロック選択信号ＢＬＫ０を生成する。デコーダ（ＥＱＤＤＥＣ）は、アドレスバッファＡＤＲＢＵＦの出力信号と、クロックバッファＣＬＫＢＵＦの出力信号に基づいて、ローカルビット線を制御するためのイコライズ信号ＥＱＤ＿Ｌ０を生成する。
【００１８】
例えば、図３に示すように、ライトイネーブル信号ＷＥがＬレベルである書き込み動作（ライトサイクル：Ｗｒｉｔｅ  Ｃｙｃｌｅ）のとき、デコーダＥＱＤＤＥＣは、図２に示すクロックバッファＣＬＫＢＵＦと同様に、所定のタイミングでイコライズ信号ＥＱＤ＿Ｌ０をＬレベルからＨレベルへ立ち上げ、所定時間経過後に立ち下げる。デコーダＢＬＫＤＥＣは、デコーダＥＱＤＤＥＣと同じタイミングでブロック選択信号ＢＬＫ０を立ち上げ、所定時間経過後に立ち下げる。デコーダＳＡＥＤＥＣは、イコライズ信号ＥＱＤ＿Ｌ０の立ち上がりから所定時間経過後にセンスアンプイネーブル信号ＳＡＥ＿Ｌ０をＨレベルに立ち上げ、所定時間経過後に立ち下げる。デコーダＥＱＤＤＥＣは、センスアンプイネーブル信号ＳＡＥ＿Ｌ０の立ち下がり後に、イコライズ信号ＥＱＤ＿Ｌ０を立ち下げる。
【００１９】
また、ライトイネーブル信号ＷＥがＨレベルである読み出し動作（ライトサイクル：Ｗｒｉｔｅ  Ｃｙｃｌｅ）のとき、デコーダＥＱＤＤＥＣは、図２に示すクロックバッファＣＬＫＢＵＦと同様に、所定のタイミングでイコライズ信号ＥＱＤ＿Ｌ０をＬレベルからＨレベルへ立ち上げ、所定時間経過後に立ち下げる。デコーダＳＡＥＤＥＣは、イコライズ信号ＥＱＤ＿Ｌ０の立ち上がりから所定時間経過後にセンスアンプイネーブル信号ＳＡＥ＿Ｌ０をＨレベルに立ち上げる。デコーダＢＬＫＤＥＣは、メモリセルから読み出されたデータが到達するタイミングでブロック選択信号ＢＬＫ０を立ち上げ、所定時間経過後に立ち下げる。デコーダＳＡＥＤＥＣは、ブロック選択信号ＢＬＫ０の立ち上がり後にセンスアンプイネーブル信号ＳＡＥ＿Ｌ０を立ち下げる。
【００２０】
図１に示すワードドライバ１２ｂは、ワード線ＷＬ［０］〜ＷＬ［ｎ−１］のうち、グローバル制御回路１１から出力される信号に基づいて、アドレス信号ＡＤＲに対応するワード線を活性化する。なお、［０］はビット位置を示す。
【００２１】
第２のブロック制御回路１３は、ローカル制御回路（Ｌｏｃａｌ  Ｃｏｎｔｒｏｌ＿０）１３ａとワードドライバ（Ｗｏｒｄ  Ｄｒｉｖｅｒ＿０）１３ｂを含む。ローカル制御回路１３ａは、ローカル制御回路１２ａと同様に、グローバル制御回路１１から出力される信号に基づいて、イコライズ信号ＥＱＤ＿Ｌ１とブロック選択信号ＢＬＫ１とセンスアンプイネーブル信号ＳＡＥ＿Ｌ１を生成する。ワードドライバ１３ｂは、ワードドライバ１２ｂと同様に、ワード線ＷＬ［ｎ］〜ＷＬ［２ｎ−１］のうち、グローバル制御回路１１から出力される信号に基づいて、アドレス信号ＡＤＲに対応するワード線を活性化する。
【００２２】
メモリ部２０は、グローバル入出力回路（Ｇｌｏｂａｌ  ＩＯ）２１と、２つのブロック２２，２３を有している。ブロック２２は、ローカル入出力回路（Ｌｏｃａｌ  ＩＯ０）２２ａとセル部２２ｂを含む。同様に、ブロック２３は、ローカル入出力回路（Ｌｏｃａｌ  ＩＯ１）２３ａとセル部２３ｂを含む。
【００２３】
グローバル入出力回路２１は、グローバルビット線を介してローカル入出力回路２２ａ及びローカル入出力回路２３ａと接続されている。ローカル入出力回路２２ａは、ビット線を介してセル部２２ｂに含まれるメモリセルと接続されている。同様に、ローカル入出力回路２３ａは、ビット線を介してセル部２３ｂに含まれるメモリセルと接続されている。
【００２４】
書き込み動作において、グローバル入出力回路２１は、外部から供給される複数ビット（例えば２ビット）の入力データＤＩ［０］，ＤＩ［１］を、グローバルビット線を介して各ブロック２２，２３のローカル入出力回路２２ａ，２３ａに伝達する。各ローカル入出力回路２２ａ，２３ａは、ビット線を介してセル部２２ｂ、２３ｂのメモリセルに伝達する。そして、ワードドライバ１２ｂ，１３ｂにより活性化されたワード線に接続されたメモリセルにデータが記憶される。
【００２５】
読み出し動作において、ワードドライバ１２ｂ，１３ｂにより活性化されたワード線に接続されたメモリセルに記憶されたデータがビット線を介してローカル入出力回路２２ａ，２３ａに伝達される。ローカル入出力回路２２ａ，２３ａは、伝達されたデータを、グローバルビット線を介してグローバル入出力回路２１に伝達する。グローバル入出力回路２１は、ブロック２２，２３のメモリセルから読み出されたデータに応じた出力データＤＯ［０］，ＤＯ［１］を外部に出力する。
【００２６】
グローバル入出力回路２１及びブロック２２，２３は、入力データ及び出力データのビット数に対応する回路を含む。対応する回路について、入力データＤＩ［０］，ＤＩ［１］とＤＯ［０］，ＤＯ［１］に対応して［０］．［１］を付して説明する。つまり、グローバル入出力回路２１は、１ビットの入力データＤＩ［０］及び出力データＤＯ［０］に対応する入出力回路（Ｇｌｏｂａｌ  ＩＯ［０］）と、１ビットの入力データＤＩ［１］及び出力データＤＯ［１］に対応する入出力回路（Ｇｌｏｂａｌ  ＩＯ［１］）を含む。同様に、ローカル入出力回路２２ａは、データＤＩ［０］，ＤＯ［０］に対応する入出力回路（Ｌｏｃａｌ  ＩＯ０［０］，Ｌｏｃａｌ  ＩＯ０［１］）を含み、セル部２２ｂは、データＤＩ［０］，ＤＯ［０］に対応するセル部（Ｃｅｌｌ０［０］，Ｃｅｌｌ０［１］）を含む。同様に、ローカル入出力回路２３ａは、データＤＩ［０］，ＤＯ［０］に対応する入出力回路（Ｌｏｃａｌ  ＩＯ１［０］，Ｌｏｃａｌ  ＩＯ１［１］）を含み、セル部２３ｂは、データＤＩ［０］，ＤＯ［０］に対応するセル部（Ｃｅｌｌ１［０］，Ｃｅｌｌ１［１］）を含む。
【００２７】
次に、メモリ部２０について詳述する。
図４は１ビットのデータに対応するメモリ部２０、即ち図１に示す入力データＤＩ［０］及び出力データＤＯ［０］に対応するメモリ部２０を示す。なお、図４において、ビット位置を示す［０］を省略する。
【００２８】
［グローバル入出力回路］
グローバル入出力回路２１は、ライトアンプＷＡＧ及びリードアンプＲＡＧ、センスアンプＳＡＧ、イコライザＥＱＧ、スイッチＳＷ１〜ＳＷ４、インバータ３１〜３４を含む。
【００２９】
入力データＤＩは、グローバル入出力回路２１のライトアンプＷＡＧに供給される。ライトアンプＷＡＧ及びリードアンプＲＡＧは一対のスイッチＳＷ１，ＳＷ２を介してデータビット線対ＤＢＬ，ＤＢＬＸと接続されている。スイッチＳＷ１，ＳＷ２は例えばＮチャネルＭＯＳトランジスタである。
【００３０】
データビット線対ＤＢＬ，ＤＢＬＸの間にはセンスアンプＳＡＧが接続されている。センスアンプＳＡＧには、センスアンプイネーブル信号ＳＡＥ＿Ｇが２段のインバータ３１，３２を介して供給される。図５に示すように、センスアンプＳＡＧは、入力端子と出力端子が互いにクロスカップル接続された一対のインバータ３５，３６と、両インバータ３５，３６の低電位側電源端子とグランドＧＮＤとの間に接続されたトランジスタＴ１を含む。図示しないが、インバータ３５，３６の高電位側電源端子は高電位側の電源配線ＶＤＤに接続されている。トランジスタＴ１は例えばＮチャネルＭＯＳトランジスタであり、ソースがグランドＧＮＤに接続され、ドレインがインバータ３５，３６の電源端子に接続され、ゲートがインバータ３４の出力端子に接続されている。
【００３１】
従って、センスアンプＳＡＧは、Ｈレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｇに応答して活性化し、Ｌレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｇに応答して非活性化する。活性化したセンスアンプＳＡＧは、データビット線対ＤＢＬ，ＤＢＬＸの電位差を増幅する。
【００３２】
図４に示すように、データビット線対ＤＢＬ，ＤＢＬＸは、スイッチＳＷ３，ＳＷ４を介してグローバルビット線対ＧＢＬ，ＧＢＬＸとそれぞれ接続されている。スイッチＳＷ３，ＳＷ４は、上記のスイッチＳＷ１，ＳＷ２と同様に、例えばＮチャネルＭＯＳトランジスタである。
【００３３】
両グローバルビット線対ＧＢＬ，ＧＢＬＸの間にはイコライザＥＱＧが接続されている。図５に示すように、イコライザＥＱＧは、トランジスタＴ２〜Ｔ４を含む。トランジスタＴ２〜Ｔ４は例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ２のソース及びドレインはグローバルビット線対ＧＢＬ，ＧＢＬＸに接続されている。トランジスタＴ３のソースは高電位側の電源配線ＶＤＤに接続され、ドレインはグローバルビット線ＧＢＬに接続されている。トランジスタＴ４のソースは高電位側の電源配線ＶＤＤに接続され、ドレインはグローバルビット線ＧＢＬＸに接続されている。各トランジスタＴ２〜Ｔ４のゲートには、イコライズ信号ＥＱＤ＿Ｇが、インバータ３３，３４を介して供給される。従って、イコライザＥＱＧは、Ｈレベルのイコライズ信号ＥＱＤ＿Ｇに応答して非活性化し、Ｌレベルのイコライズ信号ＥＱＤ＿Ｇに応答して活性化する。活性化したイコライザＥＱＧは、グローバルビット線対ＧＢＬ，ＧＢＬＸを互いに接続し、電源電圧ＶＤＤレベルにプリチャージする。
【００３４】
また、インバータ３３の出力信号はスイッチＳＷ１，ＳＷ２に供給され、インバータ３４の出力信号はスイッチＳＷ３，ＳＷ４に供給される。上記したように、各スイッチＳＷ１〜ＳＷ４は例えばＮチャネルＭＯＳトランジスタである。従って、スイッチＳＷ１，ＳＷ２とスイッチＳＷ３，ＳＷ４は、相補的にオンオフする。
【００３５】
従って、データビット線対ＤＢＬ，ＤＢＬＸは、オンしたスイッチＳＷ１，ＳＷ２によりライトアンプＷＡＧ及びリードアンプＲＡＧと接続されるとき、オフしたスイッチＳＷ３，ＳＷ４によりグローバルビット線対ＧＢＬ，ＧＢＬＸから切り離される。逆に、データビット線対ＤＢＬ，ＤＢＬＸは、オンしたスイッチＳＷ３，ＳＷ４によりグローバルビット線対ＧＢＬ，ＧＢＬＸと接続されるとき、オフしたスイッチＳＷ１，ＳＷ２によりライトアンプＷＡＧ及びリードアンプＲＡＧから切り離される。
【００３６】
［ローカル入出力回路］
図４に示すように、ローカル入出力回路２２ａは、センスアンプＳＡ０、イコライザＥＱ０、コラムスイッチＣＳＷ０、スイッチＳＷ０１，ＳＷ０２、インバータ４１〜４６を含む。
【００３７】
グローバルビット線対ＧＢＬ，ＧＢＬＸは、スイッチＳＷ０１，ＳＷ０２を介してローカルビット線対ＬＢＬ０，ＬＢＬＸ０をそれぞれ接続されている。スイッチＳＷ０１，ＳＷ０２は、例えば、ＮチャネルＭＯＳトランジスタである。各スイッチＳＷ０１，ＳＷ０２には、インバータ４２の出力信号が供給される。インバータ４２には、インバータ４１によりブロック選択信号ＢＬＫ０を論理反転した信号が供給される。従って、スイッチＳＷ０１，ＳＷ０２は、ブロック選択信号ＢＬＫ０に応答してオンオフする。
【００３８】
ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の間にはセンスアンプＳＡ０とイコライザＥＱ０が接続されている。図５に示すように、センスアンプＳＡ０は、入力端子と出力端子が互いにクロスカップル接続された一対のインバータ４７，４８と、両インバータ４７，４８の低電位側電源端子とグランドＧＮＤとの間に接続されたトランジスタＴ０１を含む。図示しないが、インバータ４７，４８の高電位側電源端子は高電位側の電源配線ＶＤＤに接続されている。トランジスタＴ０１は例えばＮチャネルＭＯＳトランジスタであり、ソースがグランドＧＮＤに接続され、ドレインがインバータ４７，４８の電源端子に接続され、ゲートにインバータ４３，４４を介してセンスアンプイネーブル信号ＳＡＥ＿Ｌ０が供給される。
【００３９】
従って、センスアンプＳＡ０は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｌ０に応答して活性化し、Ｌレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｌ０に応答して非活性化する。活性化したセンスアンプＳＡ０は、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の電位差を増幅する。
【００４０】
イコライザＥＱ０は、トランジスタＴ０２〜Ｔ０４を含む。トランジスタＴ０２〜Ｔ０４は例えばＰチャネルＭＯＳトランジスタである。トランジスタＴ０２のソース及びドレインはローカルビット線対ＬＢＬ０，ＬＢＬＸ０に接続されている。トランジスタＴ０３のソースは高電位側の電源配線ＶＤＤに接続され、ドレインはローカルビット線ＬＢＬ０に接続されている。トランジスタＴ０４のソースは高電位側の電源配線ＶＤＤに接続され、ドレインはローカルビット線ＬＢＬＸ０に接続されている。各トランジスタＴ０２〜Ｔ０４のゲートには、イコライズ信号ＥＱＤ＿Ｌ０が、インバータ３３，３４を介して供給される。従って、イコライザＥＱ０は、Ｈレベルのイコライズ信号ＥＱＤ＿Ｌ０に応答して非活性化し、Ｌレベルのイコライズ信号ＥＱＤ＿Ｌ０に応答して活性化する。活性化したイコライザＥＱ０は、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０を互いに接続し、電源電圧ＶＤＤレベルにプリチャージする。
【００４１】
図４に示すように、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０はコラムスイッチＣＳＷ０に接続されている。コラムスイッチＣＳＷ０には、複数（例えば４つ）のビット線対が接続されている。なお、図４には１つのビット線対ＢＬ０，ＢＬＸ０を示す。ビット線対ＢＬ０，ＢＬＸ０間には複数（図４において３つ）のメモリセルＭＣが接続されている。メモリセルＭＣは、６Ｔｒ型のＳＲＡＭセルである。各メモリセルＭＣには、対応するワード線ＷＬ（図示略）が接続されている。
【００４２】
コラムスイッチＣＳＷ０は、例えば、図１に示す制御部１０に含まれるコラムデコーダにより生成された選択信号に応答して、複数のビット線対のうちの一つをローカルビット線対ＬＢＬ０，ＬＢＬＸ０に接続する。従って、書き込み動作において、接続されたビット線対の電位は、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の電位に応じて変化する。メモリセルＭＣは、ビット線対の電位（レベル）を保持する。読み出し動作において、ビット線対の電位は、メモリセルＭＣに保持された電位に応じて変化する。そして、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の電位は、コラムスイッチＣＳＷ０により接続されたビット線対の電位に応じて変化する。
【００４３】
図４に示すように、ローカル入出力回路２３ａは、センスアンプＳＡ１、イコライザＥＱ１、コラムスイッチＣＳＷ１、スイッチＳＷ１１，ＳＷ１２、インバータ５１〜５６を含む。
【００４４】
グローバルビット線対ＧＢＬ，ＧＢＬＸは、スイッチＳＷ１１，ＳＷ１２を介してローカルビット線対ＬＢＬ１，ＬＢＬＸ１をそれぞれ接続されている。スイッチＳＷ１１，ＳＷ１２は、例えば、ＮチャネルＭＯＳトランジスタである。各スイッチＳＷ１１，ＳＷ１２には、インバータ５２の出力信号が供給される。インバータ５２には、インバータ５１によりブロック選択信号ＢＬＫ１を論理反転した信号が供給される。従って、スイッチＳＷ１１，ＳＷ１２は、ブロック選択信号ＢＬＫ１に応答してオンオフする。
【００４５】
ローカルビット線対ＬＢＬ１，ＬＢＬＸ１の間にはセンスアンプＳＡ１とイコライザＥＱ１が接続されている。
センスアンプＳＡ１には、インバータ５３，５４を介してセンスアンプイネーブル信号ＳＡＥ＿Ｌ１が供給される。センスアンプＳＡ１は、Ｈレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｌ１に応答して活性化し、Ｌレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｌ１に応答して非活性化する。活性化したセンスアンプＳＡ１は、ローカルビット線対ＬＢＬ１，ＬＢＬＸ１の電位差を増幅する。
【００４６】
イコライザＥＱ１には、インバータ５５，５６を介してイコライズ信号ＥＱＤ＿Ｌ１が供給される。イコライザＥＱ１は、Ｈレベルのイコライズ信号ＥＱＤ＿Ｌ１に応答して非活性化し、Ｌレベルのイコライズ信号ＥＱＤ＿Ｌ１に応答して活性化する。活性化したイコライザＥＱ１は、ローカルビット線対ＬＢＬ１，ＬＢＬＸ１を互いに接続し、電源電圧ＶＤＤレベルにプリチャージする。
【００４７】
ローカルビット線対ＬＢＬ１，ＬＢＬＸ１はコラムスイッチＣＳＷ１に接続されている。コラムスイッチＣＳＷ１には、複数（例えば４つ）のビット線対が接続されている。なお、図４には１つのビット線対ＢＬ１，ＢＬＸ１を示す。ビット線対ＢＬ１，ＢＬＸ１間には複数（図４において３つ）のメモリセルＭＣが接続されている。メモリセルＭＣは、６Ｔｒ型のＳＲＡＭセルである。各メモリセルＭＣには、対応するワード線ＷＬ（図示略）が接続されている。
【００４８】
コラムスイッチＣＳＷ１は、例えば、図１に示す制御部１０に含まれるコラムデコーダにより生成された選択信号ＣＯＬ＊（図６参照）に応答して、複数のビット線対のうちの一つをローカルビット線対ＬＢＬ１，ＬＢＬＸ１に接続する。なお、「＊」は、図１に示すアドレス信号ＡＤＲに基づいて選択されるビット線の位置に対応する値である。従って、書き込み動作において、接続されたビット線対の電位は、ローカルビット線対ＬＢＬ１，ＬＢＬＸ１の電位に応じて変化する。メモリセルＭＣは、ビット線対の電位（レベル）を保持する。読み出し動作において、ビット線対の電位は、メモリセルＭＣに保持された電位に応じて変化する。そして、ローカルビット線対ＬＢＬ１，ＬＢＬＸ１の電位は、コラムスイッチＣＳＷ１により接続されたビット線対の電位に応じて変化する。
【００４９】
次に、半導体記憶装置の作用を説明する。
［書き込み動作（Ｗｒｉｔｅ  Ｃｙｃｌｅ）］
図６に示すように、書き込み動作の開始時において、図１に示すグローバル制御回路１１は、Ｌレベルのイコライズ信号ＥＱＤ＿Ｇと、Ｌレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｇを生成する。Ｌレベルのイコライズ信号ＥＱＤ＿Ｇにより、図４に示すスイッチＳＷ１，ＳＷ２がオンし、ライトアンプＷＡＧにデータビット線対ＤＢＬ，ＤＢＬＸが接続される。このとき、Ｌレベルのイコライズ信号ＥＱＤ＿ＧによりスイッチＳＷ３，ＳＷ４がオフするため、グローバルビット線対ＧＢＬ，ＧＢＬＸはデータビット線対ＤＢＬ，ＤＢＬＸから切り離されている。イコライザＥＱＧは、Ｌレベルのイコライズ信号ＥＱＤ＿Ｇに応答して活性化し、グローバルビット線対ＧＢＬ，ＧＢＬＸをＨレベルにプリチャージする。センスアンプＳＡＧは、Ｌレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｇにより非活性化状態にある。
【００５０】
ライトアンプＷＡＧは、入力データＤＩに応じてデータビット線対ＤＢＬ，ＤＢＬＸを駆動する。例えば、ライトアンプＷＡＧは、データビット線ＤＢＬをＨレベルに維持し、データビット線ＤＢＬＸをＬレベルに立ち下げる。データビット線対ＤＢＬ，ＤＢＬＸは、グローバル入出力回路２１内に形成された配線であり、グローバル入出力回路２１から他のブロック２２，２３に延びるグローバルビット線対ＧＢＬ，ＧＢＬＸと比べて短い。従って、このデータビット線対ＤＢＬ，ＤＢＬＸの駆動に要する電流は、ライトアンプＷＡＧがグローバルビット線対ＧＢＬ，ＧＢＬＸを直接駆動する場合の電流よりも少ない。
【００５１】
次いで、図６に示すように、イコライズ信号ＥＱＤ＿Ｇが立ち上がると、図４に示すスイッチＳＷ１，ＳＷ２がオフし、ライトアンプＷＡＧからデータビット線対ＤＢＬ，ＤＢＬＸを切り離す。そして、Ｈレベルのイコライズ信号ＥＱＤ＿Ｇに応答してスイッチＳＷ３，ＳＷ４がオンし、データビット線対ＤＢＬ，ＤＢＬＸにグローバルビット線対ＧＢＬ，ＧＢＬＸを接続する。すると、グローバルビット線対ＧＢＬ，ＧＢＬＸとデータビット線対ＤＢＬ，ＤＢＬＸの間で、グローバルビット線対ＧＢＬ，ＧＢＬＸとデータビット線対ＤＢＬ，ＤＢＬＸの容量比に対応する量の電荷が移動し、グローバルビット線ＧＢＬＸの電位（レベル）が低下する。つまり、電荷の移動により、グローバルビット線ＧＢＬＸのレベルが変化するため、回路における消費電流は発生しない。
【００５２】
また、ブロック選択信号ＢＬＫ０が立ち上がると、ローカル入出力回路２２ａのスイッチＳＷ０１，ＳＷ０２がオンし、グローバルビット線対ＧＢＬ，ＧＢＬＸにローカルビット線対ＬＢＬ０，ＬＢＬＸ０を接続する。すると、グローバルビット線対ＧＢＬ，ＧＢＬＸとローカルビット線対ＬＢＬ０，ＬＢＬＸ０の間で、グローバルビット線対ＧＢＬ，ＧＢＬＸとローカルビット線対ＬＢＬ０，ＬＢＬＸ０の容量比に応じた電荷が移動し、ローカルビット線ＬＢＬ０，ＬＢＬＸ０の電位（レベル）が変化する。
【００５３】
次いで、図６に示すように、ブロック選択信号ＢＬＫ０が立ち下がり、センスアンプイネーブル信号ＳＡＥ＿Ｌ０が立ち上がる。すると、Ｌレベルのブロック選択信号ＢＬＫ０によりスイッチＳＷ０１，ＳＷ０２がオフし、グローバルビット線対ＧＢＬ，ＧＢＬＸからローカルビット線対ＬＢＬ０，ＬＢＬＸ０を切り離す。そして、Ｈレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｌ０に応答して活性化したセンスアンプＳＡ０は、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の微少な電位差を増幅する。その結果、ローカルビット線ＬＢＬ０の電位はＨレベルに維持され、ローカルビット線ＬＢＬＸ０はＬレベルとなる。ローカルビット線対ＬＢＬ０，ＬＢＬＸ０は、グローバルビット線対ＧＢＬ，ＧＢＬＸと比べて短いため、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の駆動による消費電流は、グローバルビット線対ＧＢＬ，ＧＢＬＸをＨレベル及びＬレベルまで駆動するために必要な消費電流よりも少ない。
【００５４】
次いで、コラム選択信号ＣＯＬ＊が立ち上がると、コラムスイッチＣＳＷ０は対応するビット線対ＢＬ０，ＢＬＸ０をローカルビット線対ＬＢＬ０，ＬＢＬＸ０に接続する。すると、ビット線対ＢＬ０，ＢＬＸ０の電位（レベル）は、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０のレベルに応じて変化する。そして、Ｈレベルのワード線ＷＬ＊により選択されたメモリセルＭＣは、ビット線対ＢＬ０，ＢＬＸ０の電位を保持する。
【００５５】
次いで、ワード線ＷＬ＊が非活性化される。コラム選択信号ＣＯＬ＊が立ち下がると、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０から切り離されたビット線対ＢＬ０，ＢＬＸ０は、図示しないイコライザによって、次の動作のために電源電圧ＶＤＤレベル（Ｈレベル）にプリチャージされる。
【００５６】
次いで、センスアンプイネーブル信号ＳＡＥ＿Ｌ０が立ち下がると、センスアンプＳＡ０が非活性化する。そして、イコライズ信号ＥＱＤ＿Ｌ０が立ち下がると、イコライザＥＱ０が活性化してローカルビット線対ＬＢＬ０，ＬＢＬＸ０をＨレベルにプリチャージする。また、イコライズ信号ＥＱＤ＿Ｇが立ち下がると、スイッチＳＷ３，ＳＷ４がオフしてグローバルビット線対ＧＢＬ，ＧＢＬＸがデータビット線対ＤＢＬ，ＤＢＬＸから切り離される。そして、Ｌレベルのイコライズ信号ＥＱＤ＿Ｇにより活性化したイコライザＥＱＧは、グローバルビット線対ＧＢＬ，ＧＢＬＸをＨレベルにプリチャージする。
【００５７】
データビット線対ＤＢＬ，ＤＢＬＸとグローバルビット線対ＧＢＬ，ＧＢＬＸは、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０を含む相互の配線間の電荷移動により、移動した電荷量に応じてプリチャージレベル（高電位側の電源電圧ＶＤＤレベル）から低下する。この低下した電位は、低電位側の電源電圧ＶＳＳレベル（Ｌレベル）よりも高い。従って、データビット線対ＤＢＬ，ＤＢＬＸとグローバルビット線対ＧＢＬ，ＧＢＬＸをプリチャージするときに流れる電流量（イコライザによる消費電流）は、Ｌレベルの配線をプリチャージするときに流れる電流量よりも少ない。
【００５８】
［読み出し動作（Ｒｅａｄ  Ｃｙｃｌｅ）］
図６に示すように、読み出し動作の開始時において、図１に示すグローバル制御回路１１は、Ｌレベルのイコライズ信号ＥＱＤ＿Ｇと、Ｌレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｇを生成する。Ｌレベルのイコライズ信号ＥＱＤ＿Ｇにより、図４に示すスイッチＳＷ１，ＳＷ２がオンし、ライトアンプＷＡＧにデータビット線対ＤＢＬ，ＤＢＬＸが接続される。このとき、Ｌレベルのイコライズ信号ＥＱＤ＿ＧによりスイッチＳＷ３，ＳＷ４がオフするため、グローバルビット線対ＧＢＬ，ＧＢＬＸはデータビット線対ＤＢＬ，ＤＢＬＸから切り離されている。イコライザＥＱＧは、Ｌレベルのイコライズ信号ＥＱＤ＿Ｇに応答して活性化し、グローバルビット線対ＧＢＬ，ＧＢＬＸをＨレベルにプリチャージする。センスアンプＳＡＧは、Ｌレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｇにより非活性化状態にある。
【００５９】
先ず、イコライズ信号ＥＱＤ＿Ｌ０が立ち上がると、イコライザＥＱ０が非活性化する。また、イコライズ信号ＥＱＤ＿Ｇが立ち上がると、イコライザＥＱＧが非活性化し、スイッチＳＷ３，ＳＷ４がオンしてグローバルビット線対ＧＢＬ，ＧＢＬＸにデータビット線対ＤＢＬ，ＤＢＬＸを接続する。
【００６０】
次いで、ワード線ＷＬ＊が活性化されると、そのワード線ＷＬ＊に接続されたメモリセルＭＣに保持された電位によってビット線対ＢＬ０，ＢＬＸ０の電位が変化する。そして、コラム選択信号ＣＯＬ＊が立ち上がると、選択されたビット線対ＢＬ０，ＢＬＸ０がローカルビット線対ＬＢＬ０，ＬＢＬＸ０に接続され、ビット線対ＢＬ０，ＢＬＸ０の電荷がローカルビット線対ＬＢＬ０，ＬＢＬＸ０に転送される。そして、センスアンプイネーブル信号ＳＡＥ＿Ｌ０が立ち上がると、センスアンプＳＡ０が活性化し、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の微少な電位差を増幅する。これにより、例えば、ビット線対ＢＬ０，ＢＬＸ０とローカルビット線対ＬＢＬ０，ＬＢＬＸ０は、ＨレベルとＬレベルとにそれぞれ相補的に遷移する。
【００６１】
次いで、ワード線ＷＬ＊が非活性化される。コラム選択信号ＣＯＬ＊が立ち下がると、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０から切り離されたビット線対ＢＬ０，ＢＬＸ０は、図示しないイコライザによって、次の動作のために電源電圧ＶＤＤレベル（Ｈレベル）にプリチャージされる。
【００６２】
次いで、ブロック選択信号ＢＬＫ０が立ち上がり、センスアンプイネーブル信号ＳＡＥ＿Ｌ０が立ち下がる。従って、スイッチＳＷ０１，ＳＷ０２がオンし、センスアンプＳＡ０が非活性化する。すると、グローバルビット線対ＧＢＬ，ＧＢＬＸとローカルビット線対ＬＢＬ０，ＬＢＬＸ０の間で、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０とグローバルビット線対ＧＢＬ，ＧＢＬＸの容量比に対応する量の電荷が移動し、グローバルビット線対ＧＢＬ，ＧＢＬＸの電位（レベル）が変化する。つまり、電荷の移動により、グローバルビット線ＧＢＬＸのレベルが変化するため、回路における消費電流は発生しない。
【００６３】
また、Ｈレベルのイコライズ信号ＥＱＤ＿Ｇにより、スイッチＳＷ１，ＳＷ２がオフ、スイッチＳＷ３，ＳＷ４オンしている。従って、グローバルビット線対ＧＢＬ，ＧＢＬＸとデータビット線対ＤＢＬ，ＤＢＬＸの間で、グローバルビット線対ＧＢＬ，ＧＢＬＸとデータビット線対ＤＢＬ，ＤＢＬＸの容量比に応じた電荷移動が発生し、データビット線対ＤＢＬ，ＤＢＬＸの電位が変化する。
【００６４】
次いで、イコライズ信号ＥＱＤ＿Ｇが立ち下がり、センスアンプイネーブル信号ＳＡＥ＿Ｇが立ち上がる。すると、スイッチＳＷ３，ＳＷ４がオフしてデータビット線対ＤＢＬ，ＤＢＬＸをグローバルビット線対ＧＢＬ，ＧＢＬＸから切り離す。また、スイッチＳＷ１，ＳＷ２がオンしてデータビット線対ＤＢＬ，ＤＢＬＸをリードアンプＲＡＧに接続する。Ｌレベルのイコライズ信号ＥＱＤ＿Ｇにより活性化したイコライザＥＱＧは、グローバルビット線対ＧＢＬ，ＧＢＬＸをプリチャージする。Ｈレベルのセンスアンプイネーブル信号ＳＡＥ＿Ｇにより活性化したセンスアンプＳＡＧは、データビット線対ＤＢＬ，ＤＢＬＸの微少な電位差を増幅する。その結果、データビット線対ＤＢＬ，ＤＢＬＸの電位は、ＨレベルとＬレベルとに相補的に遷移する。リードアンプＲＡＧは、データビット線対ＤＢＬ，ＤＢＬＸの電位に応じた出力データＤＯを出力する。
【００６５】
データビット線対ＤＢＬ，ＤＢＬＸは、グローバルビット線対ＧＢＬ，ＧＢＬＸと比べて短いため、データビット線対ＤＢＬ，ＤＢＬＸの駆動による消費電流は、グローバルビット線対ＧＢＬ，ＧＢＬＸをＨレベル及びＬレベルまで駆動するために必要な消費電流よりも少ない。
【００６６】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）グローバル入出力回路２１のライトアンプＷＡＧ及びリードアンプＲＡＧは一対のスイッチＳＷ１，ＳＷ２を介してデータビット線対ＤＢＬ，ＤＢＬＸと接続されている。データビット線対ＤＢＬ，ＤＢＬＸは、スイッチＳＷ３，ＳＷ４を介して、グローバル入出力回路２１と各ブロック２２，２３との間でデータを転送するグローバルビット線対ＧＢＬ，ＧＢＬＸとそれぞれ接続されている。
【００６７】
ライトアンプＷＡＧは、入力データＤＩに応じてデータビット線対ＤＢＬ，ＤＢＬＸを駆動する。スイッチＳＷ１，ＳＷ２をオフし、ライトアンプＷＡＧからデータビット線対ＤＢＬ，ＤＢＬＸを切り離す。そして、スイッチＳＷ３，ＳＷ４をオンし、データビット線対ＤＢＬ，ＤＢＬＸにグローバルビット線対ＧＢＬ，ＧＢＬＸを接続する。グローバルビット線対ＧＢＬ，ＧＢＬＸとデータビット線対ＤＢＬ，ＤＢＬＸの間で、グローバルビット線対ＧＢＬ，ＧＢＬＸとデータビット線対ＤＢＬ，ＤＢＬＸの容量比に対応する量の電荷が移動し、グローバルビット線ＧＢＬまたは反転グローバルビット線ＧＢＬＸの電位（レベル）が低下する。つまり、電荷の移動により、グローバルビット線ＧＢＬまたは反転グローバルビット線ＧＢＬＸのレベルが変化するため、回路における消費電流は発生しない。
【００６８】
ライトアンプＷＡＧが駆動するデータビット線対ＤＢＬ，ＤＢＬＸは、グローバル入出力回路２１内に形成された配線であり、グローバル入出力回路２１から他のブロック２２，２３に延びるグローバルビット線対ＧＢＬ，ＧＢＬＸと比べて短い。従って、このデータビット線対ＤＢＬ，ＤＢＬＸの駆動に要する電流は、ライトアンプＷＡＧがグローバルビット線対ＧＢＬ，ＧＢＬＸを直接駆動する場合の電流よりも少ない。この結果、グローバルビット線対ＧＢＬ，ＧＢＬＸをライトアンプＷＡＧにより駆動する場合と比べ、消費電流を低減することができる。
【００６９】
（２）ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の電位は、ビット線ＢＬ０，ＢＬＸ０に接続されたメモリセルＭＣに保持された電位に応じて変化する。センスアンプＳＡ０は、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０の微少な電位差を増幅する。そして、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０とグローバルビット線対ＧＢＬ，ＧＢＬＸとの間のスイッチＳＷ０１，ＳＷ０２をオンし、センスアンプＳＡ０を非活性化する。グローバルビット線対ＧＢＬ，ＧＢＬＸとローカルビット線対ＬＢＬ０，ＬＢＬＸ０の間で、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０とグローバルビット線対ＧＢＬ，ＧＢＬＸの容量比に対応する量の電荷が移動し、グローバルビット線対ＧＢＬ，ＧＢＬＸの電位（レベル）が変化する。つまり、電荷の移動により、グローバルビット線ＧＢＬまたは反転グローバルビット線ＧＢＬＸのレベルが変化するため、回路における消費電流は発生しない。従って、センスアンプによりグローバルビット線対ＧＢＬ，ＧＢＬＸを直接駆動する場合と比べ、消費電流を低減することができる。
【００７０】
（３）データビット線対ＤＢＬ，ＤＢＬＸとグローバルビット線対ＧＢＬ，ＧＢＬＸは、ローカルビット線対ＬＢＬ０，ＬＢＬＸ０を含む相互の配線間の電荷移動により、移動した電荷量に応じてプリチャージレベル（高電位側の電源電圧ＶＤＤレベル）から低下する。この低下した電位は、低電位側の電源電圧ＶＳＳレベル（Ｌレベル）よりも高い。従って、データビット線対ＤＢＬ，ＤＢＬＸとグローバルビット線対ＧＢＬ，ＧＢＬＸをプリチャージするときに流れる電流量（イコライザによる消費電流）は、Ｌレベルの配線をプリチャージするときに流れる電流量よりも少ない。従って、消費電流を低減することができる。
【００７１】
（４）グローバルビット線対ＧＢＬ，ＧＢＬＸとデータビット線対ＤＢＬ，ＤＢＬＸとの間に接続されたスイッチＳＷ３，ＳＷ４は、イコライズ信号ＥＱＤ＿Ｇが入力される２段のインバータ３３，３４により生成された信号によりオンオフする。データビット線対ＤＢＬ，ＤＢＬＸとライトアンプＷＡＧ及びリードアンプＲＡＧの間に接続されたスイッチＳＷ１，ＳＷ２は、インバータ３３の出力信号によりオンオフする。従って、スイッチＳＷ１，ＳＷ２とスイッチＳＷ３，ＳＷ４は、イコライズ信号ＥＱＤ＿Ｇに応じて相補的にオンオフする。このため、各スイッチＳＷ１〜ＳＷ４を容易に制御することができ、オンオフするタイミングを容易に設定することができる。
【００７２】
尚、上記各実施形態は、以下の態様で実施してもよい。
・ブロックの数を適宜変更してもよい。
・上記実施形態のセンスアンプＳＡＧ，ＳＡ０，ＳＡ１はクロスカップル接続した２つのインバータ回路により接続されたビット線の電位差を増幅した。これに対し、差動増幅型のセンスアンプを用いても良い。
【００７３】
・シングルビット線の半導体記憶装置に具体化してもよい。
・ＳＲＡＭ以外のメモリ、例えば，ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に具体化してもよい。
【００７４】
上記各実施形態に関し、以下の付記を開示する。
（付記１）
メモリセルを含む複数のブロックと、
前記複数のブロックに対して共通に設けられた入出力回路と、
前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線と、
前記複数のブロックと前記入出力回路を制御する制御部と
を有し、
前記入出力回路は、前記メモリセルに対する書き込みデータが入力されるライトアンプと、前記ライトアンプと第１のスイッチを介して接続されるデータビット線と、前記データビット線と前記グローバルビット線との間に接続された第２のスイッチを含み、
前記制御部は、前記ライトアンプによって前記データビット線を駆動した後、前記第１のスイッチをオフし、前記第２のスイッチをオンする、
ことを特徴とする半導体記憶装置。
（付記２）
前記複数のブロックは、前記グローバルビット線と第３のスイッチを介して接続されたローカルビット線と、前記メモリセルが接続されたビット線をコラム選択信号に応じて前記ローカルビット線に接続するコラムスイッチを有し、
前記制御部は、前記第３のスイッチを、前記複数のブロックのうちの１つを選択するブロック選択信号に応じてオンオフ制御する、
ことを特徴とする付記１記載の半導体記憶装置。
（付記３）
前記複数のブロックは、前記ローカルビット線に接続されたセンスアンプを有し、
前記制御部は、読み出し動作において、前記第３のスイッチがオフ状態で前記センスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第３のスイッチをオンする、
ことを特徴とする付記２記載の半導体記憶装置。
（付記４）
前記入出力回路は、前記データビット線に接続されたセンスアンプと、前記第１のスイッチを介して前記データビット線と接続されるリードアンプを有し、
前記制御部は、読み出し動作において、前記第２のスイッチをオフし、前記センスアンプを活性化して前記データビット線の電位を増幅し、前記第１のスイッチをオンし、
前記リードアンプは前記データビット線の電位に応じたデータを出力する、
ことを特徴とする付記１〜３のうちの何れか一に記載の半導体記憶装置。
（付記５）
前記入出力回路は、前記第２のスイッチをオフするとき、前記グローバルビット線を所定の電位とするイコライザを有する、ことを特徴とする付記１〜４のうちの何れか一に記載の半導体記憶装置。
（付記６）
前記イコライザは、制御信号に基づいて生成される駆動信号に基づいて前記グローバルビット線を所定の電位とし、
前記制御部は、前記第２のスイッチを制御する前記駆動信号を生成し、
前記第１のスイッチは前記駆動信号を論理反転した信号に基づいてオンオフする、
ことを特徴とする付記５記載の半導体記憶装置。
（付記７）
メモリセルを含む複数のブロックに対して共通に設けられた入出力回路のライトアンプは、前記メモリセルに対する書き込みデータに応じて第１のスイッチを介して接続されるデータビット線を駆動し、
前記第１のスイッチをオフし、
前記データビット線と、前記入出力回路と前記複数のブロックとの間でデータを転送するグローバルビット線との間に接続された第２のスイッチをオンする、
ことを特徴とする半導体記憶装置の制御方法。
（付記８）
読み出し動作において、前記メモリセルに記憶されたデータを、前記ビット線を介してローカルビット線に読み出し、前記ローカルビット線と前記グローバルビット線との間に接続された第３のスイッチがオフ状態でセンスアンプを活性化して前記ローカルビット線の電位を増幅した後、前記第３のスイッチをオンする、
ことを特徴とする付記７記載の半導体記憶装置の制御方法。
（付記９）
前記グローバルビット線とローカルビット線との間に接続された第３のスイッチをオフし、
前記書き込みデータの対象となるブロックに含まれるセンスアンプは、前記ローカルビット線の電位を増幅し、
前記ローカルビット線にコラムスイッチによりビット線を接続し、
前記メモリセルは、前記ビット線の電位を保持する、
ことを特徴とする付記７又は８記載の半導体記憶装置の制御方法。
（付記１０）
読み出し動作において、前記第２のスイッチをオフし、前記データビット線に接続されたセンスアンプを活性化して前記データビット線の電位を増幅し、前記第１のスイッチをオンし、前記リードアンプは前記データビット線の電位に応じたデータを出力する、
ことを特徴とする付記８記載の半導体記憶装置の制御方法。
（付記１１）
前記第２のスイッチをオフし、前記グローバルビット線を所定の電位にプリチャージする、ことを特徴とする付記７〜１０のうちの何れか一に記載の半導体記憶装置の制御方法。
【符号の説明】
【００７５】
１０  制御部
２１  制御回路
２２，２３  ブロック
ＧＢＬ，ＧＢＬＸ  グローバルビット線
ＤＢＬ，ＤＢＬＸ  データビット線
ＬＢＬ０，ＬＢＬＸ０，ＬＢＬ１，ＬＢＬＸ１  ローカルビット線
ＢＬ０，ＢＬＸ０，ＢＬ１，ＢＬＸ１  ビット線
ＳＷ１，ＳＷ２  スイッチ
ＳＷ３，ＳＷ４  スイッチ
ＳＷ０１，ＳＷ０２，ＳＷ１１，ＳＷ１２  スイッチ
ＷＡＧ  ライトアンプ
ＲＡＧ  リードアンプ
ＳＡＧ  センスアンプ
ＳＡ０，ＳＡ１  センスアンプ
ＥＱＧ  イコライザ
ＥＱ０，ＥＱ１  イコライザ
ＣＳＷ０，ＣＳＷ１  コラムスイッチ
ＭＣ  メモリセル
【図１】
0005776418.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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