(57)【特許請求の範囲】
【請求項１】
第１のＬＣタンクを有する第１のＬＣ型電圧制御発振器によって、前記第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成し、
第２のＬＣタンクを有する第２のＬＣ型電圧制御発振器によって、前記第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成し、
第１の遅延バッファによって、第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させ、
第２の遅延バッファによって、第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させ、
前記第２の周期信号の第２の周波数及び第２の位相を調整するよう前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調し、前記第１の周期信号の第１の周波数及び第１の位相を調整するよう前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調し、前記第２の位相は所定のオフセットだけ前記第１の位相に対してオフセットされ、
第１の位相検出器によって、前記第１の周期信号及び前記第１の遅延信号に基づき前記第１の位相オフセットを決定し、
第２の位相検出器によって、前記第２の周期信号及び前記第２の遅延信号に基づき前記第２の位相オフセットを決定し、
第１の加算器によって、第１の設定可能な電流に基づき前記第１の位相オフセットを調整し、
第２の加算器によって、第２の設定可能な電流に基づき前記第２の位相オフセットを調整する、
方法。
【請求項２】
前記第１の周期信号は、第１の第１周期信号及び第２の第１周期信号を有する差分信号であり、前記第１の第１周期信号及び前記第２の第１周期信号は、１８０度だけオフセットされている夫々の位相を有し、
前記第２の周期信号は、第１の第２周期信号及び第２の第２周期信号を有する差分信号であり、前記第１の第２周期信号及び前記第２の第２周期信号は、１８０度だけオフセットされている夫々の位相を有する、
請求項１に記載の方法。
【請求項３】
非９０度の所定の位相オフセットを達成するよう、前記第１の設定可能な電流及び前記第２の設定可能な電流は、大きさが等しく、符号が逆である、
請求項１に記載の方法。
【請求項４】
第１のＬＣタンクを有し、該第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成するよう構成される第１のＬＣ型電圧制御発振器と、
第２のＬＣタンクを有し、該第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成するよう構成される第２のＬＣ型電圧制御発振器と、
第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させ、且つ、前記第２の周期信号の第２の周波数及び第２の位相を調整する前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調するよう構成される第１の遅延バッファと、
第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させ、且つ、前記第１の周期信号の第１の周波数及び第１の位相を調整する前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調するよう構成される第２の遅延バッファと、
前記第１の周期信号及び前記第１の遅延信号に基づき前記第１の位相オフセットを決定する第１の位相検出器と、
前記第２の周期信号及び前記第２の遅延信号に基づき前記第２の位相オフセットを決定する第２の位相検出器と、
第１の設定可能な電流に基づき前記第１の位相オフセットを調整する第１の加算器と、
第２の設定可能な電流に基づき前記第２の位相オフセットを調整する第２の加算器と
を有し、
前記第２の位相は、所定のオフセットだけ前記第１の位相に対してオフセットされる、
回路。
【請求項５】
第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成する手段と、
第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成する手段と、
第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させる手段と、
第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させる手段と、
前記第２の周期信号の第２の周波数及び第２の位相を調整するよう前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調し、前記第１の周期信号の第１の周波数及び第２の位相を調整するよう前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調する手段と、
前記第１の周期信号及び前記第１の遅延信号に基づき前記第１の位相オフセットを決定する手段と、
前記第２の周期信号及び前記第２の遅延信号に基づき前記第２の位相オフセットを決定する手段と、
第１の設定可能な電流に基づき前記第１の位相オフセットを調整する手段と、
第２の設定可能な電流に基づき前記第２の位相オフセットを調整する手段と
を有し、
前記第２の位相は、所定のオフセットだけ前記第１の位相に対してオフセットされる、
システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、多相信号を生成することに係る。
【背景技術】
【０００２】
夫々の位相は異なるが同じ共有周波数を有して生成される複数のクロック信号は、しばしば集合的に、多相信号と呼ばれる。多相信号の具体例の１つは多相クロック（又は多相クロック信号）である。多相クロックは、例えば、同じ周波数を保ちながらタイミングの精度を改善するために、多くの用途において使用されている。一例として、多相直交クロックの４つの構成クロック信号の夫々の間の公称の位相オフセットは９０度である。すなわち、多相直交クロックのクロック信号のうち第１のクロック信号は、名目上、零度位相を有するよう選ばれ、第２のクロック信号は、第１のクロック信号に対して公称９０度の位相オフセットを有し、第３のクロック信号は、第２のクロック信号に対して公称９０度の位相オフセット（従って、第１のクロック信号に対しては１８０度の位相オフセット）を有し、第４のクロック信号は、第３のクロック信号に対して公称９０度の位相オフセット（従って、第１のクロック信号に対しては２７０度の位相オフセット）を有する。他の例として、多相差動クロックの２つのクロック信号の間の位相オフセットは、名目上、１８０度である。
【０００３】
クロック及びデータ回復（ＣＤＲ（clock  and  data  recovery））回路又はシステムは、入来データの周波数で動作することを回避するよう一般的に多相クロックを用いる回路又はシステムの１つの一般的な例である。すなわち、多相クロックにより入来データをサンプリングすることによって、クロックの周波数は、入来データの周波数と一致する必要はない（例えば、ｎ相クロックの夫々の構成クロック信号は、入来データのｎ分の１以下の周波数を有してよい。）。ＣＤＲ回路は、一般的に、入来するデータ信号をサンプリングし、その入来データ信号からクロックを取り出し、サンプリングされたデータをリタイムするために使用される。位相ロックループ（ＰＬＬ）に基づくＣＤＲ回路は、従来タイプのＣＤＲ回路である。一例として、従来のＰＬＬに基づくＣＤＲにおいて、位相検出器は、シリアル入力データストリームからの入力データビットと電圧制御発振器（ＶＣＯ）からのクロック信号との間の位相を比較する。入力データとクロックとの間の位相差に応じて、位相検出器は、入来データの周波数と一致するようにＶＣＯによって生成されるクロック信号の周波数又は位相の増大（例えば、“ＵＰ”信号の結果として）又は減少（例えば、“ＤＮ”信号の結果として）を最終的にもたらす信号を生成する。電荷ポンプは、ＵＰ信号及びＤＮ信号に従ってループフィルタへ又は該ループフィルタからの電流を駆動する。ループフィルタは、ＵＰ信号及びＤＮ信号に基づいてループフィルタへ又は該ループフィルタから駆動された電流に基づき、ＶＣＯのための制御電圧ＶＣＴＲＬを生成する。まさに記載されるループは、当該ループが生成するクロックの位相とともに入力データストリームの位相を追跡するフィードバック制御システムとして働く。ループのダイナミクスは、概して、（主にループフィルタにおいて）開ループ零及び極の位置並びに開ループゲインによって決定される。
【０００４】
高性能用途において、ＶＣＯは、一般的に、並列構造において配置されたインダクタ及びキャパシタから成るＬＣタンクを中心に構築される。このようなＶＣＯは、広くＬＣＶＣＯと呼ばれている。ＬＣＶＣＯは、固定周波数及び可変周波数動作のために構成されてよく、後者はバラクタ（可変キャパシタ）の使用により達成される。ＬＣＶＣＯは、一般的に、２つの主たる段、すなわち、ゲイン段及びＬＣタンクを有する。さらに、ＬＣＶＣＯは、一般的に、高周波において優れた位相ノイズ及びジッタ性能を有する。
【０００５】
しかし、ＬＣＶＣＯにより複数のクロック位相を生成することに伴う１つの問題は、１つのＬＣタンクが２つの相補的なクロック位相（零及び１８０度）しか生成することができないことであり、従って、通常は、２つのＬＣタンクが互いに結合されて、２つの結合されたＬＣＶＣＯのうちの１つによって生成されるクロック信号において所望の位相シフト（例えば、直交クロックの場合には、９０度）を生じさせる。非９０度位相オフセットが望まれる又は必要とされる用途の一例は、データサンプリング相がデータのアイ（eye）の中心に対してユーザ制御される必要があるところの光通信システムにおける位相調整仕様にある。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記の問題を鑑み、本発明の実施形態は、位相誤差を補償しながら設定可能なオフセットで多相信号を生成するための方法、回路及びシステムを提供する。
【課題を解決するための手段】
【０００７】
本発明の実施形態は、多相信号生成のための方法を提供する。方法は、第１のＬＣタンクを有する第１のＬＣ型電圧制御発振器によって、前記第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成し、
第２のＬＣタンクを有する第２のＬＣ型電圧制御発振器によって、前記第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成し、
第１の遅延バッファによって、第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させ、
第２の遅延バッファによって、第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させ、
前記第２の周期信号の第２の周波数及び第２の位相を調整するよう前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調し、前記第１の周期信号の第１の周波数及び第１の位相を調整するよう前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調し、前記第２の位相は所定のオフセットだけ前記第１の位相に対してオフセットされる。
【０００８】
本発明の実施形態は、多相信号生成のための回路を提供する。回路は、第１のＬＣタンクを有し、該第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成するよう構成される第１のＬＣ型電圧制御発振器と、
第２のＬＣタンクを有し、該第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成するよう構成される第２のＬＣ型電圧制御発振器と、
第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させ、且つ、前記第２の周期信号の第２の周波数及び第２の位相を調整する前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調するよう構成される第１の遅延バッファと、
第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させ、且つ、前記第１の周期信号の第１の周波数及び第１の位相を調整する前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調するよう構成される第２の遅延バッファと
を有し、
前記第２の位相は、所定のオフセットだけ前記第１の位相に対してオフセットされる。
【０００９】
本発明の実施形態は、多相信号生成のためのシステムを提供する。システムは、第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成する手段と、
第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成する手段と、
第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させる手段と、
第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させる手段と、
前記第２の周期信号の第２の周波数及び第２の位相を調整するよう前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調し、前記第１の周期信号の第１の周波数及び第２の位相を調整するよう前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調する手段と
を有し、
前記第２の位相は、所定のオフセットだけ前記第１の位相に対してオフセットされる。
【発明の効果】
【００１０】
本発明の実施形態によれば、位相誤差を補償しながら設定可能なオフセットで多相信号をするための方法、回路及びシステムを提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】２つの結合されたＬＣＶＣＯを有する多相直交クロック生成のための回路、装置又はシステムの例を表す。
【図２Ａ】インピーダンスが測定されるクロック周波数の関数として、図１のＬＣＶＣＯの１つの例となるＬＣタンクのインピーダンスの大きさを表す。
【図２Ｂ】インピーダンスが測定されるクロック周波数の関数として、図１のＬＣＶＣＯの１つの例となるＬＣタンクのインピーダンスの対応する位相角度を表す。
【図２Ｃ】図１の２つの結合されたＬＣＶＣＯの一方の例となる等価回路表現を表す。
【図２Ｄ】図１の２つの結合されたＬＣＶＣＯの他方の例となる等価回路表現を表す。
【図２Ｅ】図１の２つの結合されたＬＣＶＣＯのＬＣタンクにおける電流と電圧との間の位相及び大きさの関係の例を表す。
【図３】パッシブＲＣフィルタを夫々有する２つの結合されたＬＣＶＣＯを有する多相直交クロック生成のための回路の例を表す。
【図４】２つのＬＣＶＣＯ、２つの位相検出器及び２つの遅延ブロックを有する多相クロック生成のための回路の例を表す。
【図５Ａ】図４の位相検出器における使用に適したギルバートセルの例を表す。
【図５Ｂ】図４の位相検出器における使用に適したギルバートセルの例を表す。
【図５Ｃ】図５Ａ又は図５Ｂのギルバートセルへ入力される差分信号間の位相オフセットの関数として、図５Ａ又は図５Ｂのギルバートセルから出力される差分信号の例を表す。
【図６】図４の回路の等価シンボル表現の例を表す。
【図７Ａ】インピーダンスが測定されるクロック周波数の関数として、図４のＬＣＶＣＯの１つの例となるＬＣタンクのインピーダンスの大きさ及び位相角度を表す。
【図７Ｂ】図４の２つの結合されたＬＣＶＣＯのＬＣタンクにおける電流と電圧との間の位相及び大きさの関係の例を表す。
【図７Ｃ】図４の２つの結合されたＬＣＶＣＯのＬＣタンクにおける電流と電圧との間の位相及び大きさの関係の例を表す。
【図８】非９０度位相シフトのために構成される場合に、図４の２つの結合されたＬＣＶＣＯのＬＣタンクにおける電流と電圧との間の位相及び大きさの関係の例を表す。
【図９】多相クロック信号を生成する方法の例を表す。
【発明を実施するための形態】
【００１２】
特定の実施形態は、多相周期信号を生成するための電子回路、装置、機器、システム又は方法、より具体的には、様々な信号通信システムにおいて使用される多相クロック信号に関する。一例として、特定の実施形態は、ＣＤＲ回路又はシステムにおいて使用される多相クロック信号を生成するための電子回路、装置、機器、システム又は方法に関する。特定の実施形態において、回路、装置、機器、システム又は方法は、２又はそれ以上の多相生成ＬＣＶＣＯを結合することによって、実施される。特定の実施形態は、多相生成ＬＣＶＣＯの間の制御可能な又は設定可能な位相オフセットを可能にするよう構成されてよい。さらに、特定の実施形態は、多相生成ＬＣＶＣＯにおける不整合により引き起こされる又は結合により引き起こされる位相誤差を補償する。特定の実施形態は、高速な回路又は通信システム（例えば、毎秒２．５、５、１０又は２０ギガビット（Ｇｂ／ｓ）以上のクロック周波数又はデータビットレートを有する。）において利用されてよい。
【００１３】
以下の記載において、特定の実施形態は、信号通信システムにおいて使用される四相クロック信号を生成する実施を参照して記載される。なお、他の実施形態は、４よりも多い構成クロック信号及び夫々の位相を有する多相クロック信号、９０度よりも大きい又は小さい増分において互いに対してオフセットされる夫々の位相を構成クロック信号が有する多相クロック信号（すなわち、非直交クロック信号）、及び一般的に他の周期信号を含む他の多相信号を生成することにおいて、適用可能であってよい。さらに、ここで使用されるように、「若しくは」、「又は」及び「あるいは」は、それら自体の意味に加えて、「及び」、「並びに」及び「且つ」を暗示することがある。すなわち、「若しくは」、「又は」及び「あるいは」は、明示的に述べられるか又は暗に示されない限り、必ずしも「及び」、「並びに」及び「且つ」を除外しない。
【００１４】
上述されたように、単一のＬＣＶＣＯにより複数のクロック位相を生成することに伴う１つの問題は、１つのＬＣタンクが２つの相補的なクロック位相（例えば、零及び１８０度）しか生成しないことであり、従って、通常は、２つのＬＣタンクが互いに結合されて、例えば四相直交クロックが生成されるように所望の位相シフト（例えば、９０度）を生じさせる。図１は、制御電圧ＶＣＴＲＬに基づき多相直交クロックを生成する回路又はシステム１００の例を表す。１つの例となる適用において、制御電圧ＶＣＴＲＬは、上記のもののようなＣＤＲ回路におけるループフィルタから受け取られる。回路１００は、第１のＬＣＶＣＯ１０２と、第２のＬＣＶＣＯ１０４とを有する。第１のＬＣＶＣＯ１０２は、インダクタ１０６並びにバラクタ１１０及び１１２（バラクタは可変キャパシタであり、通常は、電圧制御されるキャパシタである。）を有する第１のＬＣタンクを有する。同様に、第２のＬＣＶＣＯ１０４は、インダクタ１０８並びにバラクタ１１４及び１１６を有する第２のＬＣタンクを有する。第１のＬＣＶＣＯ１０２は、バイアス電流Ｉ０及びＩＣを夫々生成するバイアス電流源１５２及び１５４をさらに有し、一方、第２のＬＣＶＣＯ１０４は、バイアス電流Ｉ０及びＩＣを夫々生成するバイアス電流源１５６及び１５８をさらに有する。第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々は、名目上同じ周波数で動作するが、異なる位相において共振する。第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４の夫々は、本質的に、正帰還構成において交差結合されている差動対又は差動対の組を有する。
【００１５】
より具体的に、第１のＬＣＶＣＯ１０２は、第１のトランジスタ１１８を有する第１の差動対を有する。第１のトランジスタ１１８の入力（例えば、ゲート電圧）は、第１の差動対の第２のトランジスタ１２０の出力（例えば、ドレイン）に電気的に接続されている。さらに、第２のトランジスタ１２０の入力（例えば、ゲート電圧）は、第１の差動対の第１のトランジスタ１１８の出力（例えば、ドレイン）に電気的に接続されている。第１のＬＣＶＣＯ１０２は、第１のトランジスタ１２２を有する第２の差動対をさらに有する。第１のトランジスタ１２２の入力（例えば、ゲート電圧）は、第２の差動対の第２のトランジスタ１２４の出力（例えば、ソース）に電気的に接続されている。第２のトランジスタ１２４の出力は、さらに、第１の差動対の第２のトランジスタ１２０の出力に電気的に接続されており、それにより、それらの出力は、その場合に出力ノード１３８に出力される共通電圧を共有する。さらに、第２のトランジスタ１２４の入力（例えば、ゲート電圧）は、第２の差動対の第１のトランジスタ１２２の出力（例えば、ソース）に電気的に接続されている。第１のトランジスタ１２２の出力は、さらに、第１の差動対の第１のトランジスタ１１８の出力に電気的に接続されており、それにより、それらの出力は、出力ノード１３６に出力される共通電圧を共有する。インダクタ１０６は、出力ノード１３６及び１３８の間に接続されている。
【００１６】
同様に、第２のＬＣＶＣＯ１０４は、第１のトランジスタ１２６を有する第１の差動対を有する。第１のトランジスタ１２６の入力は、第１の差動対の第２のトランジスタ１２８の出力に電気的に接続されている。さらに、第２のトランジスタ１２８の入力は、第１の差動対の第１のトランジスタ１２６の出力に電気的に接続されている。第２のＬＣＶＣＯ１０４は、第１のトランジスタ１３０を有する第２の差動対をさらに有する。第１のトランジスタ１３０の入力は、第２の差動対の第２のトランジスタ１３２の出力に電気的に接続されている。第２のトランジスタ１３２の出力は、さらに、第１の差動対の第２のトランジスタ１２８の出力に電気的に接続されており、それにより、それらの出力は、その場合に出力ノード１４２に出力される共通電圧を共有する。さらに、第２のトランジスタ１３２の入力は、第２の差動対の第１のトランジスタ１３０の出力に電気的に接続されている。第１のトランジスタ１３０の出力は、さらに、第１の差動対の第１のトランジスタ１２６の出力に電気的に接続されており、それにより、それらの出力は、出力ノード１４０に出力される共通電圧を共有する。インダクタ１０８は、出力ノード１４０及び１４２の間に接続されている。図示される実施においては、後述されるトランジスタ１１８、１２０、１２６及び１２８並びにトランジスタ１４４、１４６、１４８及び１５０の夫々は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、より具体的には、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）であり、一方、トランジスタ１２２、１２４、１３０及び１３２はｐチャネルＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）である。
【００１７】
回路１００は、構成要素であるＬＣＶＣＯ１０２及び１０４の対称性により、名目上、直角位相において発振し、従って、２つのＬＣＶＣＯ１０２及び１０４の構成要素における如何なる不整合も、夫々のＬＣＶＣＯ１０２及び１０４における２つのＬＣタンクの間の所望の位相オフセット（９０度）をずらすことがある。特に、ＬＣＶＣＯ１０２は、周波数ωｏｓｃで発振し、零度の公称位相を有するクロック周波数ｆｃｌｋ（ここで、ωｏｓｃ＝２π×ｆｃｌｋ）にある出力ノード１３６での第１のクロック信号Ｃｌｋ０と、Ｃｌｋ０に対して１８０度の公称位相を有するクロック周波数ｆｃｌｋにある出力ノード１３８での第２のクロック信号Ｃｌｋ１８０とを出力する。同様に、ＬＣＶＣＯ１０４は、名目上、周波数ωｏｓｃで発振し、Ｃｌｋ０に対して９０度の公称位相を有するクロック周波数ｆｃｌｋにある出力ノード１４０での第３のクロック信号Ｃｌｋ９０と、Ｃｌｋ０に対して２７０度の公称位相を有するクロック周波数ｆｃｌｋにある出力ノード１４２での第４のクロック信号Ｃｌｋ２７０とを出力する。集合的に、クロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０は、理想的な動作、状態及び構成の下で、四相直交クロックを構成する。図１が表すように、ＬＣＶＣＯ１０２から出力されるクロック信号Ｃｌｋ０及びＣｌｋ１８０は、夫々、ＬＣＶＣＯ１０４のトランジスタ１４４及び１４６の入力（例えば、ゲート）に送られる。同様に、ＬＣＶＣＯ１０４から出力されるクロック信号Ｃｌｋ９０及びＣｌｋ２７０は、夫々、ＬＣＶＣＯ１０２のトランジスタ１４８及び１５０の入力（例えば、ゲート）に送られる。加えて、第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４は、共通ノード又はトレース１３４に更に結合されている。
【００１８】
図２Ａは、ＬＣＶＣＯ１０２及び１０４の夫々における各ＬＣタンクの発振の周波数ωに対する各ＬＣタンクのインピーダンスＺＴの大きさのプロットを表す。図２Ｂは、ＬＣＶＣＯ１０２及び１０４の夫々における各ＬＣタンクの発振の周波数ωに対する各ＬＣタンクのインピーダンスの位相角度φのプロットを表す。図中、ωｏｓｃは、各ＬＣタンクの発振の実際の周波数を表す。図２Ａ及び２Ｂにおいて図示されるように、第１のＬＣＶＣＯ１０２と第２のＬＣＶＣＯ１０４との間の結合は、ＬＣＶＣＯ１０２及び１０４の夫々における各ＬＣタンクが各ＬＣタンクの共振周波数ω０とは異なる周波数ωｏｓｃで発振する点で、夫々のＬＣタンクにおいて歪み（strain）を引き起こす。結果として、ＬＣＶＣＯ１０２及び１０４の夫々における各ＬＣタンクの実効クオリティファクタＱは小さくなる。
【００１９】
図２Ｃ及び２Ｄは、夫々、ＬＣＶＣＯ１０２及び１０４の挙動の特性を示す等価回路表現を表し、一方、図２Ｅは、回路１００の電圧及び電流のフェーザ図を表す。より具体的に、図２Ｅは、図１の２つの結合されたＬＣＶＣＯのＬＣタンクにおける電流及び電圧の間の位相及び大きさの関係の一例を表し、電流が電圧と同じ位相を有さないことを示す。また、この例は、ＬＣタンクがω０ではなくωｏｓｃで動作することを示す。図２Ｃ、２Ｄ及び２Ｅにおいて、ｉＴ０は、インダクタ１０６からのインダクタンス並びにバラクタ１１０及び１１２のキャパシタンスを含むノード１３６及び１３８での全てのキャパシタンスから得られるＬＣＶＣＯ１０２のＬＣタンクの電流であり、ｉＴ９０は、インダクタ１０８からのインダクタンス並びにバラクタ１１４及び１１６のキャパシタンスを含むノード１４０及び１４２での全てのキャパシタンスから得られるＬＣＶＣＯ１０４のＬＣタンクの電流であり、Ｖ０は、ＬＣＶＣＯ１０２のノード１３６及び１３８（Ｃｌｋ０及びＣｌｋ１８０）の間の差動電圧であり、Ｖ９０は、ＬＣＶＣＯ１０４のノード１４０及び１４２（Ｃｌｋ９０及びＣｌｋ２７０）の間の差動電圧であり、ｉｇ０は、ＬＣＶＣＯ１０２のトランジスタ１１８及び１２０の電流の間の電流差であり、ｉｇ９０は、ＬＣＶＣＯ１０４のトランジスタ１２６及び１２８の間の電流の間の電流差であり、ｇｍは、ＬＣＶＣＯ１０２及び１０４の第１の差動対の相互コンダクタンス（Ｉ０及びＩＣに依存する。）であり（このとき、先と同じく、ＬＣＶＣＯ１０２の第１の差動対は、結合されたトランジスタ１１８及び１２０によって形成され、ＬＣＶＣＯ１０４の第１の差動対は、結合されたトランジスタ１２６及び１２８によって形成される。）、ｉｃ０は、ＬＣＶＣＯ１０２のトランジスタ１４８及び１５０の電流の間の電流差であり、ｉｃ９０は、ＬＣＶＣＯ１０４のトランジスタ１４６及び１４４の電流の間の電流差であり、ｇｃは、ＬＣＶＣＯ１０２及び１０４の第３の差動対の相互コンダクタンス（Ｉ０及びＩＣに依存する。）である（このとき、ＬＣＶＣＯ１０２の第３の差動対は、結合されたトランジスタ１４８及び１５０によって形成され、ＬＣＶＣＯ１０４の第３の差動対は、結合されたトランジスタ１４４及び１４６によって形成される。）。
【００２０】
結合された第１のＬＣＶＣＯ１０２及び第２のＬＣＶＣＯ１０４のノイズ特性は、同等の単一の非結合ＬＣＶＣＯのノイズ特性よりも悪い。さらに、回路１００は、バイアス電流Ｉ０及びＩＣの大きさに対する発振周波数ωの依存性により、接地及び電源ノイズに対するより高い感度を有する。さらに、インダクタ１０６及び１０８の間の如何なる構成要素又はバイアス電流不整合、又は基板若しくは磁気結合も、ＬＣタンク間、ひいては、それらが出力するクロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０の間の位相誤差又はスキューをもたらしうる。回路１００の他の欠点は、回路トポロジが、クロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０の間の制御可能な位相オフセットを可能にしないことである。すなわち、クロック信号Ｃｌｋ０、Ｃｌｋ９０、Ｃｌｋ１８０及びＣｌｋ２７０の位相は、固定値で、この特定の例においては、公称９０度の増加オフセットにおいて、オフセットされる。
【００２１】
回路１００等に対する従来の解決法又は改善は、結合の前に、パッシブ回路、通常は、全通過ＲＣフィルタを挿入することを伴う。この一例が図３に表される。より具体的に、図３は、全通過ＲＣフィルタがＬＣＶＣＯ１０２及び１０４の夫々の出力ノードの間に、すなわち、ＬＣＶＣＯ１０２の出力ノード１３６及び１３８の間と、ＬＣＶＣＯ１０４の出力ノード１４０及び１４２の間とに結合されている回路３００を表す。より具体的に、図３において、ＬＣＶＣＯ１０２は、図３が表すように接続された抵抗１６０及び１６２並びにキャパシタ１６４及び１６６により実施されるＲＣフィルタを有する。同様に、ＬＣＶＣＯ１０４は、図３が表すように接続された抵抗１６８及び１７０並びにキャパシタ１７２及び１７４により実施されるＲＣフィルタを有する。ノード１７６、１７８、１８０及び１８２において夫々生成される、結果として得られる信号ＶＡ、ＶＢ、ＶＣ及びＶＤは、次いで、夫々、トランジスタ１４４、１４６、１４８及び１５０の入力（例えば、ゲート）に送られ、さらに２つのＬＣＶＣＯ１０２及び１０４を結合する。ＬＣＶＣＯ１０２及び１０４における全通過フィルタの構成要素の適切な値（例えば、抵抗及びキャパシタ１６０、１６２、１６４、１６６、１６８、１７０、１７２、１７４の抵抗値及びキャパシタンス値）によれば、夫々の位相シフトされた結合電圧信号ＶＡ／ＶＢ及びＶＣ／ＶＤは、夫々のＬＣタンク電圧信号Ｃｌｋ９０／Ｃｌｋ２７０（ＬＣＶＣＯ１０４によって生成される。）及びＣｌｋ０／Ｃｌｋ１８０（ＬＣＶＣＯ１０２によって生成される。）と同相である。なお、図１の回路１００と同様に、回路３００は、９０度以外の、２つのＬＣＶＣＯ１０２及び１０４のＬＣタンクの間の制御可能な位相シフトを与える如何なる手段も有さない。さらに、回路３００は、ＬＣＶＣＯ１０２及び１０４の間の好ましくないタンク結合又は構成要素の不整合により引き起こされる位相誤差を補正する如何なる手段も有さない。
【００２２】
図４は、多相周期信号、より具体的に、多相クロック信号を生成する特定の実施形態に従う回路４００の例を表す。特定の実施形態において、回路４００は、多相生成ＬＣＶＣＯの間の制御可能な又は設定可能な位相オフセットを可能にするよう構成されてよい。さらに、特定の実施形態は、多相生成ＬＣＶＣＯにおける不整合により引き起こされる又は結合により引き起こされる位相誤差を補償する。特定の実施形態において、回路４００は、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４を有する。特定の実施形態において、第１のＬＣＶＣＯ４０２は、インダクタ４０６並びにバラクタ４１０及び４１２を有する第１のＬＣタンクを有する。同様に、第２のＬＣＶＣＯ４０４は、インダクタ４０８並びにバラクタ４１４及び４１６を有する第２のＬＣタンクを有する。第１のＬＣＶＣＯ４０２は、バイアス電流Ｉ０及びＩＣを夫々生成するバイアス電流源４１８及び４２０をさらに有し、第２のＬＣＶＣＯ４０４は、バイアス電流Ｉ０及びＩＣを夫々生成するバイアス電流源４２２及び４２４をさらに有する。特定の実施形態において、第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４の夫々は、名目上、同じ周波数で動作するが、異なる位相で共振する。第１のＬＣＶＣＯ４０２及び第２のＬＣＶＣＯ４０４の夫々は、ＮＭＯＳ差動対及びＰＭＯＳ対を有する。一実施形態において、ＰＭＯＳ対は差動対であってよいが、図４に表される実施形態では、それは差動対ではなく、交差結合されたトランジスタの組として実施されている。
【００２３】
１つの例となる実施形態において、第１のＬＣＶＣＯ４０２は、第１のトランジスタ４２６を有する第１のＮＭＯＳ差動対を有する。第１のトランジスタ４２６の入力（例えば、ゲート電圧）は、第１の差動対の第２のトランジスタ４２８の出力（例えば、ドレイン）に電気的に接続されている。さらに、第２のトランジスタ４２８の入力（例えば、ゲート電圧）は、第１の差動対の第１のトランジスタ４２６の出力（例えば、ドレイン）に電気的に接続されている。第１のＬＣＶＣＯ４０２は、第１のトランジスタ４３０を有する第２のＰＭＯＳ交差結合対をさらに有してよい。第１のトランジスタ４３０の入力（例えば、ゲート電圧）は、第２の交差結合対の第２のトランジスタ４３２の出力（例えば、ソース）に電気的に結合されている。第２のトランジスタ４３２の出力は、さらに、第１の差動対の第２のトランジスタ４２８の出力に電気的に結合されており、それにより、それらの出力は、その場合に出力ノード４３４に出力される共通電圧を共有する。さらに、ＰＭＯＳ対の第２のトランジスタ４３２の入力（例えば、ゲート電圧）は、第２の対の第１のトランジスタ４３０の出力（例えば、ソース）に電気的に結合されている。第１のトランジスタ４３０の出力は、さらに、第１の差動対の第１のトランジスタ４２６の出力に電的に接続されており、それにより、それらの出力は、出力ノード４３６に出力される共通電圧を共有する。インダクタ４０６は、出力ノード４３４及び４３６の間に接続されている。
【００２４】
同様に、第２のＬＣＶＣＯ４０４は、第１のトランジスタ４３８を有する第１のＮＭＯＳ差動対を有してよい。第１のトランジスタ４３８の入力は、第１の差動対の第２のトランジスタ４４０の出力に電気的に接続されている。さらに、第２のトランジスタ４４０の入力は、第１の差動対の第１のトランジスタ４３８の出力に電気的に接続されている。第２のＬＣＶＣＯ４０４は、第１のトランジスタ４４２を有する第２のＰＭＯＳ対をさらに有してよい。第１のトランジスタ４４２の入力は、第２の対の第２のトランジスタ４４４の出力に電気的に接続されている。第２のトランジスタ４４４の出力は、さらに、第１の差動対の第２のトランジスタ４４０の出力に電気的に接続されており、それにより、それらの出力は、その場合に出力ノード４４６に出力される共通電圧を共有する。さらに、第２の対の第２のトランジスタ４４４の入力は、第２の対の第１のトランジスタ４４０の出力に電気的に接続されている。第１のトランジスタ４４２の出力は、さらに、第１の差動対の第１のトランジスタ４３８の出力に電気的に接続されており、それにより、それらの出力は、出力ノード４４８に出力される共通電圧を共有する。インダクタ４０８は、出力ノード４４６及び４４８の間に接続されている。図示される実施形態においては、トランジスタ４２６、４２８、４３８及び４４０の夫々はｎＭＯＳＦＥＴであり、一方、トランジスタ４３０、４３２、４４２及び４４４の夫々はｐＭＯＳＦＥＴである。
【００２５】
特定の実施形態において、ＬＣＶＣＯ４０２及び４０４におけるＬＣタンクは、２つのＬＣＶＣＯ４０２及び４０４から出力されるクロック信号の位相の間で所望の位相オフセットを達成するようＬＣタンクの夫々の発振の共振周波数を変調するために、遅延ブロックを介して結合される。遅延ブロックは、１つの例となる実施形態では、９０度の公称遅延を有する。図示される実施形態においては、ＬＣＶＣＯ４０４から夫々出力される第１のクロック信号Ｖ９０及び第２のクロック信号Ｖ２７０の位相の間の位相オフセットは、ＬＣＶＣＯ４０２から夫々出力される第１のクロック信号Ｖ０及び第２のクロック信号Ｖ１８０の位相に対して夫々９０度である。すなわち、この例では、回路４００は、夫々出力ノード４３６、４４８、４３４及び４４６で、夫々零、９０、１８０及び２７０度を有するクロック信号Ｖ０、Ｖ９０、Ｖ１８０及びＶ２７０を生成するように、直角位相で発振する。特定の実施形態において、第１のＬＣＶＣＯ４０２からのクロック信号Ｖ０及びＶ１８０は、第１の位相検出器４５０及び第１の遅延バッファ４５４に入力される。特定の実施形態において、第２のＬＣＶＣＯ４０４からのクロック信号Ｖ９０及びＶ２７０は、第２の位相検出器４５２及び第２の遅延バッファ４５６に入力される。特定の実施形態において、第１の遅延バッファ４５４は、公称９０度位相シフトによってクロック信号Ｖ０及びＶ１８０を遅延させて、それらの信号の遅延されたものＶ０ｄ及びＶ１８０ｄを生成する（すなわち、遅延信号Ｖ０ｄ及びＶ１８０ｄは、夫々、９０度及び２７０度の位相を有するべきである。）。同様に、特定の実施形態において、第２の遅延バッファ４５６は、公称９０度位相シフトによってクロック信号Ｖ９０及びＶ２７０を遅延させて、それらの信号の遅延されたものＶ９０ｄ及びＶ２７０ｄを生成する（すなわち、遅延信号Ｖ９０ｄ及びＶ２７０ｄは、夫々、１８０度及び零度の位相を有するべきである。）。
【００２６】
図示される実施形態においては、第１のＬＣＶＣＯ４０２は、ＮＭＯＳトランジスタ４５８及び４６０をさらに有する。それらの入力（ゲート）電圧Ｖ９０ｄ及びＶ２７０ｄは、夫々、第２の遅延バッファ４５６の出力から受ける遅延信号である。それらの出力信号Ｖ９０ｄ及びＶ２７０ｄは、さらに、第２の位相検出器４５２に入力される。同様に、図示される実施形態においては、第２のＬＣＶＣＯ４０４は、ＮＭＯＳトランジスタ４６２及び４６４をさらに有する。それらの入力（ゲート）電圧Ｖ１８０ｄ及びＶ０ｄは、夫々、第１の遅延バッファ４５４の出力から受ける遅延信号である。それらの出力信号Ｖ１８０ｄ及びＶ０ｄは、さらに、第１の位相検出器４５０に入力される。
【００２７】
特定の実施形態において、第１の位相検出器４５０は、第１のＬＣタンクから出力される信号Ｖ０及びＶ１８０の公称差動対と、第１の遅延バッファ４５４から出力される公称差動信号の遅延された組Ｖ０ｄ及びＶ１８０ｄとの間の位相オフセットを検出又は決定する。同様に、第２の位相検出器４５２は、第２のＬＣタンクから出力される信号Ｖ９０及びＶ２７０の公称差動対と、第２の遅延バッファ４５６から出力される公称差動信号の遅延された組Ｖ９０ｄ及びＶ２７０ｄとの間の位相オフセットを検出又は決定する。
【００２８】
１つの例となる実施形態において、位相検出器４５０は、乗算ミキサセル、より具体的には、ギルバートセル（Gilbert  cell）を有する。その例が図５Ａによって表される。同様に、１つの例となる実施形態において、位相検出器４５２は、乗算ミキサセル、より具体的には、ギルバートセルを有する。その例が図５Ｂに表される。参照により、ギルバートセルは電子乗算ミキサである。ギルバートセルの出力電流Ｉｏｕｔは、２つの公称入力差動対の（差動）ベース電流の厳密な乗算である。図５の実施例では、Ｖ０及びＶ１８０は、集合的に、第１の差分信号に相当し、一方、Ｖ０ｄ及びＶ１８０ｄは、集合的に、第２の差分信号に相当する。同様に、図５Ｂの実施例では、Ｖ９０及びＶ２７０は、集合的に、第１の差分信号に相当し、一方、Ｖ９０ｄ及びＶ２７０ｄは、集合的に、第２の差分信号に相当する。図５Ａ及び５Ｂの実施例では、第２の差分信号は、第１の差分信号の位相に対して９０度の所望の位相オフセット（又は遅延）を有する（他の実施形態では、所望の位相オフセットは、必要に応じて、９０度よりも小さいか、又はそれよりも大きくてよい。）。図５Ｃは、位相検出器４５０及び４５２から夫々出力される
（外１）
0005811933.tif 000002
の値を、夫々の第１の公称差動入力信号（位相検出器４５０に係るＶ０及びＶ１８０並びに位相検出器４５２に係るＶ９０及びＶ２７０）と第２の公称差動入力信号（位相検出器４５０に係るＶ０ｄ及びＶ１８０ｄ並びに位相検出器４５２に係るＶ９０ｄ及びＶ２７０ｄ）との間の位相オフセットΔφの関数として表す。
【００２９】
設定可能なスキュー制御信号Ｉｓｋ９０及びＩｓｋ０が本例において零に等しいように設定されるとすると、第１及び第２の局所ループ（このとき、第１の局所ループは位相検出器４５０及び遅延バッファ４５４を有し、第２の局所ループは位相検出器４５２及び遅延バッファ４５６を有する。）は、夫々の第１の公称差動入力信号（位相検出器４５０に係るＶ０及びＶ１８０並びに位相検出器４５２に係るＶ９０及びＶ２７０）と第２の公称差動入力信号（位相検出器４５０に係るＶ０ｄ及びＶ１８０ｄ並びに位相検出器４５２に係るＶ９０ｄ及びＶ２７０ｄ）との間の遅延差が９０度である場合に、安定する（すなわち、第１の位相検出器４５０は零電流
（外２）
0005811933.tif 000003
を出力し、第２の位相検出器４５２は、零電流
（外３）
0005811933.tif 000004
を出力する。）。このような条件は、例えば、位相検出器４５０及び４５２の特性に起因して、より具体的には、位相検出器４５０及び４５２がギルバートセルとして実施されるので、Ｖ０、Ｖ０ｄ、Ｖ９０及びＶ９０ｄが直交している場合に満足される。
【００３０】
特定の実施形態において、位相検出器４５０及び４５２の出力、すなわち、差動信号Ｉｏｕｔ１及びＩｏｕｔ２は、夫々、次いで、加算器４５８及び４６０（又は簡単な正味加算回路）に入力される。加算器４５８及び４６０は、夫々、設定可能なベースバンド電流ＩＳＫ９０及びＩＳＫ０（それらの一方又は両方は、零又は設定可能な非零の値に設定されてよい。）を出力信号Ｉｏｕｔ１及びＩｏｕｔ２に加える。加算器４５８及び４６０によって出力される和信号Ｉｓｕｍ１及びＩｓｕｍ２は、夫々、次いで、夫々の和信号Ｉｓｕｍ１及びＩｓｕｍ２を平均するよう、キャパシタ４６２及び４６４によって低域通過フィルタをかけられる。当然、代替の実施形態では、他の低域通過フィルタリング又は平均化スキーム又は技術が利用されてよい。さらに、幾つかの代替の実施形態では、加算器４５８及び４６０は全く存在しなくても、又は単にバイパスされてもよい。
【００３１】
特定の実施形態において、フィルタ処理された（平均化された）和信号Ｉｓｕｍ１及びＩｓｕｍ２は、次いで、夫々の遅延バッファへの入力と夫々の遅延バッファの出力との間で９０度又は他の所望の位相オフセットを達成するよう遅延バッファの遅延を調整するために、夫々、遅延バッファ４５４及び４５６へフィードバックとして入力される。
【００３２】
図６は、図４の回路４００の挙動の特性を示す等価回路表現を表す。より具体的に、ｉｇ０は、第１のＬＣＶＣＯ４０２のトランジスタ４２６及び４２８を通る電流の間の電流差であり、ｉｇ９０は、第２のＬＣＶＣＯ４０４のトランジスタ４３８及び４４０を通る電流の間の電流差であり、ｉＴ０は、インダクタ４０６のインダクタンス並びにバラクタ４１０及び４１２のキャパシタンスを含むノード４３６及び４３４での全てのキャパシタンスから得られる第１のＬＣＶＣＯ４０２のＬＣタンクの電流であり、ｉＴ９０は、インダクタ４０８のインダクタンス並びにバラクタ４１４及び４１６のキャパシタンスを含むノード４４８及び４４６での全てのキャパシタンスから得られる第２のＬＣＶＣＯ４０４のＬＣタンクの電流であり、ｇｍは、第１のＮＭＯＳ差動対、すなわち、第１のＬＣＶＣＯ４０２の結合されたトランジスタ４２６及び４２８を有するＮＭＯＳ差動対並びに第２のＬＣＶＣＯ４０４の結合されたトランジスタ４３８及び４４０を有するＮＭＯＳ差動対、の夫々の相互コンダクタンス（Ｉ０及びＩＣに依存する。）であり、ｇｃは、第２のＮＭＯＳ差動対、すなわち、第１のＬＣＶＣＯ４０２の結合されたトランジスタ４５８及び４６０を有するＮＭＯＳ差動対並びに第２のＬＣＶＣＯ４０４の結合されたトランジスタ４６２及び４６４を有するＮＭＯＳ差動対、の夫々の相互コンダクタンス（Ｉ０及びＩＣに依存する。）である。さらに、ｉｃ０＝−ｇｃ×Ｖ９０ｄ及びｉｃ９０＝ｇｃ×Ｖ０ｄである。
【００３３】
図７Ａは、ＬＣＶＣＯ４０２及び４０４の夫々における各ＬＣタンクの発振の周波数ωに対する各ＬＣタンクのインピーダンスＺＴの大きさのプロットと、ＬＣＶＣＯ４０２及び４０４の夫々における各ＬＣタンクの発振の周波数ωに対する各ＬＣタンクのインピーダンスの位相角度φのプロットとを表す。図７Ａにおいて示されるように、第１のＬＣＶＣＯ４０２と第２のＬＣＶＣＯ４０４との間の磁気結合又は構成要素の不整合に起因する非９０度位相シフトは、ＬＣＶＣＯ４０２及び４０４の夫々における各ＬＣタンクを、異なる共振周波数、夫々ω０１及びω０２で発振させうる。構成要素の不整合又は磁気結合を補償するよう、制御信号Ｉｓｋ９０及びＩｓｋ０は非零値に駆動され、それにより、２つのＬＣタンク電圧の間の位相αと、図７Ａ並びに図７Ｂ及び７Ｃのフェーザ図に示される夫々の電流とを保ちながら、２つのＬＣタンク電圧の間で所望の９０度位相シフト（又は他の所望の位相シフト）が得られる。図７Ｂ及び７Ｃは、ＬＣＶＣＯ４０２及び４０４のＬＣタンクにおける電流及び電圧の間の位相及び大きさの関係を表している。このように、ＬＣＶＣＯ４０２及び４０４におけるＬＣタンクは両方ともωｏｓｃで動作する。ωｏｓｃは、上述されたように（構成要素の不整合又は磁気結合に起因して）、ＬＣＶＣＯ４０２及び４０４におけるＬＣタンクの共振周波数ω０１及びω０２とは異なる。
【００３４】
特定の実施形態において、ＬＣＶＣＯ４０２及び４０４におけるＬＣタンクの間で所望の非９０度位相シフトを達成するよう、制御信号Ｉｓｋ９０及びＩｓｋ０は、極性が反対で大きさが等しい非零値に駆動される。この例は、図８に示されるフェーザ図によって表される。すなわち、（例えば、ユーザによって）制御信号Ｉｓｋ９０及びＩｓｋ０の値を選択することによって、遅延バッファ４５４及び４５６の遅延は、夫々の遅延バッファ４５４及び４５６によって出力される遅延信号が、夫々の遅延バッファへの夫々の入力信号に対して所望の非９０度位相オフセット（例えば、９０度よりも大きい又は小さい）を有するように、設定されてよい。特定の実施形態において、所望の位相αを生じさせる制御信号Ｉｓｋ９０及びＩｓｋ０の値を決定するよう、回路４００は較正されなければならないことがあり、あるいは、何らかの外部フィードバックが設けられてよい。
【００３５】
このように、回路４００の特定の実施形態を含む特定の実施形態は、多相生成ＬＣＶＣＯの制御可能な位相遅延を可能にする。さらに、特定の実施形態は、多相生成ＬＣＶＣＯにおける不整合により引き起こされる又は結合により引き起こされる位相誤差を補償する。さらに、回路４００は、個々のＬＣタンクを適切な位相遅延に遅延ロックすることによって、より多くのＬＣＶＣＯ及び夫々のＬＣタンクへと一般化されてよい。
【００３６】
図９は、多相クロック信号を生成する方法の例を表す。特定の実施形態において、第１のＬＣタンクを有する第１のＬＣＶＣＯは、第１のＬＣタンクの発振周波数に基づき、第１の周波数及び第１の位相を有する第１の周期信号を生成してよい（９０１）。特定の実施形態において、第２のＬＣタンクを有する第２のＬＣＶＣＯは、第２のＬＣタンクの発振周波数に基づき、第２の周波数及び第２の位相を有する第２の周期信号を生成してよい（９０２）。特定の実施形態において、第１の遅延バッファは、第１の遅延信号を生成するよう、第１の位相オフセットだけ第１の周期信号を遅延させてよい（９０３）。特定の実施形態において、第２の遅延バッファは、第２の遅延信号を生成するよう、第２の位相オフセットだけ第２の周期信号を遅延させてよい（９０４）。図６の例において表されるように、第１の遅延バッファ４５４は、第１のＬＣＶＣＯ４０２からの第１の周期信号を遅延させ、第１の遅延信号を第２のＬＣＶＣＯ４０４の入力に送信し、第２の遅延バッファ４５６は、第２のＬＣＶＣＯ１０４からの第２の周期信号を遅延させ、第２の遅延信号を第１のＬＣＶＣＯ４０２の入力に送信する。特定の実施形態において、第１の遅延信号は、第２の周期信号の第２の周波数及び第２の位相を調整するよう第２のＬＣタンクの発振周波数を変調してよく、第２の遅延信号は、第１の周期信号の第１の周波数及び第１の位相を調整するよう第１のＬＣタンクの発振周波数を変調してよい（９０５）。さらに、幾つかの実施形態において、第１の位相検出器（図６の４５０）は、第１の周期信号及び第１の遅延信号に基づき第１の位相オフセットを決定してよく、第２の位相検出器（図６の４５２）は、第２の周期信号及び第２の遅延信号に基づき第２の位相オフセットを決定してよい。幾つかの実施形態において、第１の加算器（図６の４５８）は、第１の設定可能な電流（図６のＩｓｋ９０）に基づき第１の位相オフセットを調整してよく、第２の加算器（図６の４６０）は、第２の設定可能な電流（図６のＩｓｋ０）に基づき第２の位相オフセットを調整してよい。一実施形態において、第１の位相オフセット及び第２の位相オフセットは、さらに、低域通過フィルタ（図６の４６２及び４６４）によってフィルタをかけられてよい。
【００３７】
本開示は、特定の順序において起こるよう図９の方法又は処理の特定のステップを記載及び図示するが、本開示は、何らかの適切な順序において繰り返し又は連続して起こる図９の方法の如何なる適切なステップも考える。さらに、本開示は、図９の方法の特定のステップを実行する特定の構成要素を記載及び図示するが、本開示は、図９の方法の如何なる適切なステップも実行する如何なる適切な構成要素の如何なる適切な組み合わせも考える。
【００３８】
本開示は、当業者が理解する本開示における実施例に対する全ての変更、置換、変形、代替及び修正を包含する。同様に、必要に応じて、添付の特許請求の範囲は、当業者が理解する本開示における実施例に対する全ての変更、置換、変形、代替及び修正を包含する。
【００３９】
以上の実施形態に関し、更に以下の付記を開示する。
【００４０】
（付記１）
第１のＬＣタンクを有する第１のＬＣ型電圧制御発振器によって、前記第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成し、
第２のＬＣタンクを有する第２のＬＣ型電圧制御発振器によって、前記第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成し、
第１の遅延バッファによって、第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させ、
第２の遅延バッファによって、第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させ、
前記第２の周期信号の第２の周波数及び第２の位相を調整するよう前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調し、前記第１の周期信号の第１の周波数及び第１の位相を調整するよう前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調し、前記第２の位相は所定のオフセットだけ前記第１の位相に対してオフセットされる、
方法。
【００４１】
（付記２）
第１の位相検出器によって、前記第１の周期信号及び前記第１の遅延信号に基づき前記第１の位相オフセットを決定し、
第２の位相検出器によって、前記第２の周期信号及び前記第２の遅延信号に基づき前記第２の位相オフセットを決定する
付記１に記載の方法。
【００４２】
（付記３）
第１の加算器によって、第１の設定可能な電流に基づき前記第１の位相オフセットを調整し、
第２の加算器によって、第２の設定可能な電流に基づき前記第２の位相オフセットを調整する
付記２に記載の方法。
【００４３】
（付記４）
前記第１の周波数は、前記第２の周波数に一致する、
付記１に記載の方法。
【００４４】
（付記５）
前記第１の周期信号は、第１の第１周期信号及び第２の第１周期信号を有する差分信号であり、前記第１の第１周期信号及び前記第２の第１周期信号は、１８０度だけオフセットされている夫々の位相を有し、
前記第２の周期信号は、第１の第２周期信号及び第２の第２周期信号を有する差分信号であり、前記第１の第２周期信号及び前記第２の第２周期信号は、１８０度だけオフセットされている夫々の位相を有する、
付記１に記載の方法。
【００４５】
（付記６）
前記第１の位相オフセットは９０度であり、
前記第２の位相オフセットは９０度である、
付記１に記載の方法。
【００４６】
（付記７）
前記所定のオフセットは９０度である、
付記１に記載の方法。
【００４７】
（付記８）
非９０度の所定の位相オフセットを達成するよう、前記第１の設定可能な電流及び前記第２の設定可能な電流は、大きさが等しく、符号が逆である、
付記３に記載の方法。
【００４８】
（付記９）
前記第１の位相検出器はギルバートセルを有し、
前記第２の位相検出器はギルバートセルを有する、
付記２に記載の方法。
【００４９】
（付記１０）
第１のＬＣタンクを有し、該第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成するよう構成される第１のＬＣ型電圧制御発振器と、
第２のＬＣタンクを有し、該第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成するよう構成される第２のＬＣ型電圧制御発振器と、
第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させ、且つ、前記第２の周期信号の第２の周波数及び第２の位相を調整する前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調するよう構成される第１の遅延バッファと、
第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させ、且つ、前記第１の周期信号の第１の周波数及び第１の位相を調整する前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調するよう構成される第２の遅延バッファと
を有し、
前記第２の位相は、所定のオフセットだけ前記第１の位相に対してオフセットされる、
回路。
【００５０】
（付記１１）
前記第１の周期信号及び前記第１の遅延信号に基づき前記第１の位相オフセットを決定するよう構成される第１の位相検出器と、
前記第２の周期信号及び前記第２の遅延信号に基づき前記第２の位相オフセットを決定するよう構成される第２の位相検出器と
をさらに有する付記１０に記載の回路。
【００５１】
（付記１２）
第１の設定可能な電流に基づき前記第１の位相オフセットを調整するよう構成される第１の加算器と、
第２の設定可能な電流に基づき前記第２の位相オフセットを調整するよう構成される第２の加算器と
をさらに有する付記１１に記載の回路。
【００５２】
（付記１３）
前記第１の周波数は、前記第２の周波数に一致する、
付記１０に記載の回路。
【００５３】
（付記１４）
前記第１の周期信号は、第１の第１周期信号及び第２の第１周期信号を有する差分信号であり、前記第１の第１周期信号及び前記第２の第１周期信号は、１８０度だけオフセットされている夫々の位相を有し、
前記第２の周期信号は、第１の第２周期信号及び第２の第２周期信号を有する差分信号であり、前記第１の第２周期信号及び前記第２の第２周期信号は、１８０度だけオフセットされている夫々の位相を有する、
付記１０に記載の回路。
【００５４】
（付記１５）
前記第１の位相オフセットは９０度であり、
前記第２の位相オフセットは９０度である、
付記１０に記載の回路。
【００５５】
（付記１６）
前記所定のオフセットは９０度である、
付記１０に記載の回路。
【００５６】
（付記１７）
非９０度の所定の位相オフセットを達成するよう、前記第１の設定可能な電流及び前記第２の設定可能な電流は、大きさが等しく、符号が逆である、
付記１２に記載の回路。
【００５７】
（付記１８）
前記第１の位相検出器はギルバートセルを有し、
前記第２の位相検出器はギルバートセルを有する、
付記１１に記載の回路。
【００５８】
（付記１９）
第１のＬＣタンクの発振周波数に基づき第１の周波数及び第１の位相を有する第１の周期信号を生成する手段と、
第２のＬＣタンクの発振周波数に基づき第２の周波数及び第２の位相を有する第２の周期信号を生成する手段と、
第１の遅延信号を生成するよう第１の位相オフセットだけ前記第１の周期信号を遅延させる手段と、
第２の遅延信号を生成するよう第２の位相オフセットだけ前記第２の周期信号を遅延させる手段と、
前記第２の周期信号の第２の周波数及び第２の位相を調整するよう前記第１の遅延信号に基づき前記第２のＬＣタンクの発振周波数を変調し、前記第１の周期信号の第１の周波数及び第２の位相を調整するよう前記第２の遅延信号に基づき前記第１のＬＣタンクの発振周波数を変調する手段と
を有し、
前記第２の位相は、所定のオフセットだけ前記第１の位相に対してオフセットされる、
システム。
【符号の説明】
【００５９】
１００，３００，４００  回路
１０２，４０２          第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）
１０４，４０４          第２のＬＣ型電圧制御発振器（ＬＣＶＣＯ）
４５０，４５２          位相検出器
４５２，４５４          遅延バッファ
４５８，４６０          加算器
Ｃｌｋ０，Ｃｌｋ９０，Ｃｌｋ１８０，Ｃｌｋ２７０  クロック信号
ｆｃｌｋ                クロック周波数
Ｉ０，ＩＣ              バイアス電流
ＺＴ                    インピーダンス
ωｏｓｃ                発振周波数
【図１】
0005811933.tif 000005
【図２Ａ】
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【図２Ｂ】
0005811933.tif 000007
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
0005811933.tif 000012
【図５Ａ】
0005811933.tif 000013
【図５Ｂ】
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【図５Ｃ】
0005811933.tif 000015
【図６】
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【図７Ａ】
0005811933.tif 000017
【図７Ｂ】
0005811933.tif 000018
【図７Ｃ】
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【図８】
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【図９】
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