(57)【特許請求の範囲】
【請求項１】
複数のスイッチ素子（１０４）であって、各スイッチ素子（１０４）が第１サイド（１１４）と第２サイド（１１６）とを有する複数のスイッチ素子（１０４）と、
複数のセルトランジスタ（１０６）であって、各セルトランジスタ（１０６）がゲートターミナル（１０８）を有する複数のセルトランジスタ（１０６）と、
複数のメモリセル（１０２）であって、各メモリセル（１０２）が単一の前記スイッチ素子（１０４）と単一の前記セルトランジスタ（１０６）とを有しており、且つ、該単一のスイッチ素子（１０４）の前記第２サイド（１１６）が該単一のセルトランジスタ（１０６）の前記ゲートターミナル（１０８）に接続された複数のメモリセル（１０２）と、
前記第１サイド（１１４）で前記メモリセル（１０２）と接続されるワードライン（１１８）と、
前記メモリセル（１０２）と接続されるビットライン（１２６）と、
前記メモリセル（１０２）と前記ビットライン（１２６）との間に接続される選択トランジスタ（１３０）と、
前記メモリセル（１０２）と接続される基準ソース（１２４）と、
前記メモリセル（１０２）と前記基準ソース（１２４）との間に接続される選択トランジスタ（１３０）と、
ブロック（１２０）毎に前記ビットライン（１２６）に接続されるセンス回路（３０２）と、
を有し、
前記スイッチ素子（１０４）は、金属−絶縁体−金属（ＭＩＭ）スイッチセル又は相変化スイッチセルである、
ことを特徴とするメモリシステム（１００）。
【請求項２】
前記メモリセル（１０２）と接続される前記ビットライン（１２６）は、前記選択トランジスタ（１３０）の選択ゲート（１３２）に接続されたブロック選択（１２２）を含む、
ことを特徴とする請求項１記載のシステム（１００）。
【請求項３】
前記メモリセル（１０２）と接続される前記基準ソース（１２４）は、前記選択トランジスタ（１３０）の選択ゲート（１３２）と接続されるブロック選択（１２２）を含む、
ことを特徴とする請求項１記載のシステム（１００）。
【請求項４】
前記セルトランジスタ（１０６）は、接合型電界効果トランジスタ又はショットキーゲート電界効果トランジスタである、
ことを特徴とする請求項１記載のシステム（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にメモリシステム、特に非揮発性メモリシステムに関する。
【背景技術】
【０００２】
携帯電話、携帯情報端末、位置情報サービス、デジタルカメラ、音楽プレーヤ、サーバ、および、ストレージアレイといった、現代のエレクトロニクスにより、費用削減への期待から、縮小し続ける物理的な空間に、より集積された回路が格納されている。携帯電話番号、ディジタル画像、または音楽ファイル等といった情報を扱う不揮発性記憶装置は、エレクトロニクスが日常生活に広がり続けるひとつの基盤といえる。これらの要件を満たすために多くの技術が開発されている。
【０００３】
さらに、数年のうちに、電子システム、特に携帯用のシステムにより、コード実行の用途で高速なランダムアクセスが要求されるのと同様に、データ保存アプリケーションの用途で、高密度、かつ、非常に高い書き込み処理性能を備えるさらに多くの不揮発性メモリが求められている。柔軟性とコストにより、不揮発性メモリは、ほとんどの不揮発性アプリケーションの用途として、広く使われ、その技術は成熟している。
【０００４】
過去にコンピュータや類似のシステムの電子メモリメディアとして様々なタイプのメモリが開発されている。そのようなメモリには、電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）、及び、電気的にプログラム可能な読み出し専用のメモリ（ＥＰＲＯＭ）が含まれる。メモリの各タイプには、長所と短所がある。ＥＥＰＲＯＭは、余計な外部装置なしで容易に消去することが可能であるが、データ記録密度が低く、低速で、高コストである。それとは対照的に、ＥＰＲＯＭは、安価で、密度が高いが、消去することができない。
【０００５】
”フラッシュ”ＥＥＰＲＯＭ、又は、フラッシュメモリとよばれる新しいタイプのメモリは、ＥＰＲＯＭの高密度、低コストという長所に、ＥＥＰＲＯＭの電気的に消去可能である点を併せ持つため、非常に一般的になっている。フラッシュメモリは、再書き込み可能であり、電力を使わずにその内容を保持することができる。
【０００６】
フラッシュメモリでは、ビット情報は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）やスタティックランダムアクセスメモリ（ＳＲＡＭ）メモリチップのような古いタイプのメモリと同様、それぞれ個別にプログラムされる。しかし、ＤＲＡＭやＳＲＡＭでは個々のビットはある時間につきひとつを消去できるが、フラッシュメモリでは、今のところ、固定された複数のビットのブロック又はセクタごとに消去しなければならない。
【０００７】
一般的で低コストな不揮発性メモリのひとつは、”ＮＡＮＤ”メモリとよばれ、そのメモリセルが直列接続構成であるため、部分的に他の不揮発性メモリとは区別される。典型的なＮＡＮＤメモリは、データ蓄積アプリケーション用途には適しているが、プログラムコードアプリケーションに必要とされる高速なランダムアクセスにはあまり適していない。
【０００８】
ＮＡＮＤメモリは、ファウラー−ノルドハイムトンネル電流を利用する。ＮＡＮＤメモリにプログラムされるデータは、フローティングゲートに電荷を蓄えるために、少なくとも１５ボルト、一般的には１８ボルトという高い電圧が必要である。この高電圧の必要性は、小さな半導体形状には不釣合いである。より小さな半導体形状プロセスにおいて、物理的形状をより小さく、より薄くするには、高電圧レベルを確かに許容することはできない。これらの追加の制約により、逆に、メモリの密度、機能、性能、コスト、及び、信頼性に影響がある。
【０００９】
メモリ構造全体の一部として、金属−絶縁体−金属（ＭＩＭ）の構造を使うメモリのアプローチもある。ＭＩＭ素子は、例えていえば、機械的なスイッチに類似しており、印加される電圧の変化に応じて、オンとオフを行う。そして、ＭＩＭ素子を介して電流をセンスすることにより、ＭＩＭタイプのメモリからの情報が得られる。一般的に、ＭＩＭタイプのメモリは、ＭＩＭ素子の”オン”と”オフ”の状態によって定義される方法で、データを蓄積する。このように、ＭＩＭ素子は、電流スイッチとして動作する、ＭＩＭスイッチセルとよばれることが多い。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ＭＩＭスイッチセルを使うメモリアレイにおいて、酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のようなトランジスタは、メモリアレイの特定の部分へのアクセスを許可するトランスファーゲートとして動作する。一般的に、ＭＯＳＦＥＴは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）タイプのセルのような、ＭＩＭスイッチセルと直列に接続される。しかし、今日の技術では、ＭＩＭスイッチセルのプログラム又は消去を行うのに約１００ｕＡが必要である。必要な電流は、ＭＩＭスイッチセルに使う材料によって１０ｕＡと同等に低くすることもできるが、たいていは、それより大きい電流が必要である。このように、ＭＯＳＦＥＴは、大きなセルサイズを形成して、電流を流すために十分大きく設計しなければならないが、これにより、メモリの密度は低下してしまう。
【００１１】
ＭＩＭメモリや相変化メモリを含む、抵抗変化メモリでは、メモリ素子をスイッチングするために、相対的に大きな電流が必要である。これにより、セルサイズを大きくするメモリセルにおいて、相対的に大きなサイズのスイッチトランジスタであるＭＯＳＦＥＴが必要である。抵抗変化メモリは、スイッチングセルを通して、読み出し電流を通過させる。その場合、”リードディスターブ”とよばれる蓄積されたデータの破壊が引き起こされる。
【００１２】
このように、メモリシステムには、製造の低コスト化、収率の改善、メモリコストの低減といった課題が残っている。コストの節約や効率の改善の必要性は増しており、これらの問題に対する解決策を得ることの重要性がますます増している。
【００１３】
これらの問題に対する解決策は長く求められてきたが、今までの開発では、いかなる解決もされておらず、また、提案もされていない。当業者により長くこれらの問題は解決されていない。
【課題を解決するための手段】
【００１４】
本発明は、第１サイドと第２サイドとを有するスイッチ素子を形成するステップ、ゲートターミナルを有するセルトランジスタを形成するステップ、第２サイドと接続されたゲートターミナルを備え、スイッチ素子と、セルトランジスタと、を有するメモリセルを形成するステップ、第１サイドでワードラインとメモリセルとを接続するステップ、ビットラインとメモリセルとを接続するステップ、及び、基準ソースとメモリセルとを接続するステップを含むメモリシステムを提供する。
【００１５】
本発明のいくつかの実施形態は、言及した内容又は上記から明らかな内容に、追加又は代替する他の特徴を有する。その特徴は、添付の図面を参照して、以下の詳細な説明を読むことにより、当業者には明らかである。
【発明を実施するための最良の形態】
【００１６】
以下の説明において、多くの特定の項目が、本発明を完全に理解できるように示されている。しかしながら、本発明がこれらの特定の項目がなくても実施されることは明らかである。本発明をわかりにくくしないように、広く知られるシステム構成やプロセスの工程のいくつかを詳しく示していない。同様に、本装置の実施例を示す図は、ほとんど概略図であり、一定の縮尺ではない。特に、寸法のいくつかは、発明を明確にするためであり、図中では大きく誇張して示されている。さらに、複数の実施例が、説明、記述、理解を明快かつ容易にするために、共通の特徴を有して開示され述べられている。その中で、類似及び同じ特徴は、ほとんどの場合、同じ参照番号で示されている。
【００１７】
ここで使われる”水平”という言葉は、その向きとは関係なく、従来の集積回路表面と平行な平面と定義される。”垂直”という言葉は、直前で定義した水平に対して垂直な方向をいう。”その上”、”その下”、”最上部”、”最下部”、”側面”（”側壁”のような）、”より高い”、”より低い”、”より上に”、”を超えて”、”の下に”という言葉は、水平表面を基準に定義される。”上に”という言葉は、要素と要素の間が直接接触していることを意味する。
【００１８】
ここで使われる、又は、説明される構造を形成する上で必要とされる、”プロセッシング”という言葉は、材料の成膜、パターニング、露光、現像、エッチング、クリーニング、封止、材料、及び／又は、材料の除去を含む。
【００１９】
図１を参照に、本発明の実施例に係るメモリシステム１００の概略図が示されている。メモリシステム１００は、アレイ構成のメモリセル１０２を含む。メモリセル１０２のそれぞれは、例えば金属−絶縁体−金属（ＭＩＭ）スイッチセル又は相変化スイッチセルのようなスイッチ素子１０４と、例えば接合型電界効果トランジスタ（ＪＦＥＴ）のようなセルトランジスタ１０６と、を含む。セルトランジスタ１０６は、ゲートターミナル１０８、ドレインターミナル１１０、及び、ソースターミナル１１２を含む。
【００２０】
スイッチ素子１０４は、例えば金属や合金のような導電性基板と、その間の、例えば酸化銅（ＣｕｘＯ）、酸化ニッケル（ＮｉＯ）、酸化タンタル（Ｔａ２Ｏ５）、又は、酸化チタニウム（ＴｉＯ２）といった可能な材料とにより形成されるＭＩＭスイッチセルでもよい。あるいは、スイッチ素子１０４は、例えばゲルマニウムセレニウムテルル（ＧｅＳｅＴｅ）といった可能な材料で形成される相変化スイッチセルでもよい。
【００２１】
スイッチ素子１０４は、第１サイド１１４及び第２サイド１１６を含む。第１サイド１１４は、例えばメモリシステム１００のワードライン１からワードライン１０２４といったワードライン１１８のひとつと接続される。第２サイド１１６は、セルトランジスタ１０６のゲートターミナル１０８と接続される。
【００２２】
メモリシステム１００は、ワードライン１１８を有するブロック１２０を含み、例えば各ブロック１２０毎にワードライン１１８は３２個である。各ブロック１２０は、ブロック選択１２２と、例えばグランド、電圧源、又は、基準電圧のような基準ソース１２４と、を含む。ビットライン１２６は、各ブロック１２０と接続される。
【００２３】
メモリシステム１００の構成は、ＮＡＮＤタイプのメモリ（不図示）と構造が類似しており、各ブロック１２０の直列１２８に接続されるメモリ１０２を有する。メモリセル１０２は、メモリセルと隣接して、直列１２８を形成し、そのソースターミナル１１２は、隣接するメモリセルのドレインターミナル１１０と接続される。
【００２４】
直列１２８の両端は、例えばＪＦＥＴのような選択トランジスタ１３０と接続される。ブロック選択１２２のひとつは、選択トランジスタ１３０の選択ゲート１３２と接続される。基準ソース１２４と接続される選択トランジスタ１３０は、直列１２８の一方の終端と、例えばグランドのような基準ソース１２４と、を接続するためのコントロールゲートとして動作する。選択トランジスタ１３０は、直列１２８の他方の終端において、直列１２８とビットライン１２６のひとつとを接続するためのコントロールゲートとして動作する。直列１２８のＪＦＥＴのようなセルトランジスタ１０６は、ゲートターミナル１０８のスイッチ素子１０４からの電圧によって調整又は制御されるドレイン−ソース電流が流れるデプレッション型である。
【００２５】
説明上、スイッチ素子１０４をＭＩＭキャパシタと示しているが、当然のことながら、スイッチ素子１０４は他の抵抗変化デバイスであってもよい。また、説明上、メモリシステム１００の構成を１から１０２４までのビットラインを有すると示しているが、当然のことながら、ビットライン１２６の数は異なってもよい。さらに、説明上、ワードライン１１８の数、及び、各ブロックにおけるその数を、それぞれ、１０２４、及び、３２としているが、当然のことながら、その数は両方とも異なってもよい。
【００２６】
図２を参照に、メモリシステム１００の断面図が示されている。断面図は、メモリシステム１００のブロック１２０のひとつと、ブロック１２０のひとつの基準ソース１２４と、を示す。メモリシステム１００は、例えばｐ型シリコン基板のような基板２０２を有して形成される。例えばｎ型ウェルのようなウェル２０４は、例えばｎ領域埋め込みチャネルのようなトンネルを形成して、基板２０２に形成される。
【００２７】
基準ソース１２４のために、例えばｎ＋領域のような第１オーミック接合２０６は、直列１２８の一方の終端のウェル２０４に形成される。第１プラグ２０８は、基準ソース１２４と、第１オーミック接合２０６と、を接続する。選択トランジスタ１３０は、例えばウェル２０４に形成されるｐ＋領域のような接合ゲート２１０を有して、第１オーミック接合２０６と隣接して形成される。第１プラグ２０８は、接合ゲート２１０と、ブロック選択１２２のひとつと、を接続する。
【００２８】
メモリセル１０２のひとつは、例えばウェル２０４に形成されるｐ＋領域のようなゲートターミナル１０８を有して、選択トランジスタ１３０と隣接して形成される。第１プラグ２０８は、付加的であり、スイッチ素子１０４の第２サイド１１６と、ゲートターミナル１０８と、を接続する。スイッチ素子１０４とゲートターミナル１０８とは、第１プラグ２０８なしで接続されてもよい。スイッチ素子１０４の第１サイド１１４は、ワードライン１１８の所定のひとつと接続される。
【００２９】
直列１２８の他方の終端において、他のメモリセル１０２は、ビットライン１２６のひとつと接続された選択トランジスタ１３０と隣接する。ビットライン１２６のひとつは、例えばｎ＋領域のようなウェル２０４の第２オーミック接合２１２を有するウェル２０４と接続される。ウェル２０４のｎ＋領域は、例えば選択トランジスタ１３０、又は、セルトランジスタ１０６のようなＪＦＥＴのソースとドレインのために、オーミック接合を形成してもよい。
【００３０】
図３を参照に、プログラム段階の、メモリシステムのより詳細な概略図が示されている。ブロック１２０のひとつは、ビットライン１２６のひとつとセンス回路３０２とに接続される直列１２８の一方の終端を有する。センス回路３０２は、メモリシステム１００の、電流源、もしくは、読み出し、書き込み（又はプログラム）、及び、消去の動作のリミッタとして機能する。先に述べたように、直列１２８は、各終端に選択トランジスタ１３０を有する。
【００３１】
メモリセル１０２へデータをプログラムするために、ワードライン１１８のひとつである選択ワードライン３０４は、メモリセル１０２の位置を選択するのに役に立つ。電圧源３０６は、選択ワードライン３０４と、選択ワードライン３０４に接続されたスイッチ素子１０４の第１サイド１１４と、に電圧レベルＶ１を与える。例えばＶ１はスイッチ素子１０４をプログラムするために３ボルトとしてもよい。高電圧レベルは、選択されたメモリセル１０２にプログラムする。直列１２８の選択されない部分は、ワードライン１１８を有し、選択されないメモリセル１０２に接続され、グランド電位を与える。
【００３２】
基準ソース１２４に接続される選択トランジスタ１３０は”オフ”である。ビットライン１２６のひとつに接続される選択トランジスタ１３０は”オン”である。電圧源３０６がＶ１に設定されると、スイッチ素子１０４は”オン”になり、プログラミング電流３０８がスイッチ素子１０４を介して流れる。
【００３３】
プログラミング電流３０８は、セルトランジスタ１０６に流れ、複数の電流経路である、ベース電流３１０とコレクタ電流３１２とに分離する。ベース電流３１０は、例えばｎ型チャネルのようなゲートターミナル１０８のｐ−ｎ接合とｐ＋領域と図２のウェル２０４とを通り、電流源又は電流リミッタとして機能するセンス回路３０２へ流れる。
【００３４】
選択ワードライン３０４に接続されるセルトランジスタ１０６は、コレクタ電流３１２がベース電流３１０の１０倍又は１００倍に等しくなるような、電流ゲインを有する。コレクタ電流３１２は、グランドと接続される図２の基板２０２を流れる。プログラミング電流３０８の大半は、ゲートターミナル１０８からグランドに流れるため、基準ソース１２４に接続される選択トランジスタ１３０が”オン”の場合、選択ワードライン３０４に接続される全てのメモリセル１０２が、意図せずプログラムされるかもしれない。
【００３５】
直列１２８を選択的にプログラムするために、センス回路３０２は、”オン”にされ、ビットライン１２６の電流の値をＩ１と制御する電流源として動作する。センス回路３０２が選択されない直列１２８に対してオフの場合、選択ワードライン３０４を共有するメモリセル１０２は、プログラムされない。”オフ”状態のセンス回路３０２は、そこへ向けて電流が流れないことを意味する。ベース電流３１０が流れない場合、コレクタ電流３１２は基板２０２に流れない。選択されない直列１２８のベース電流３１０とコレクタ電流３１２とが流れない場合、プログラミング電流３０８はプログラムのためにスイッチ素子１０４を流れない。
【００３６】
図４を参照に、プログラム段階のメモリシステムの断面図が示されている。断面図では、プログラム又は書き込み動作のためにメモリシステム１００における電流の流れを図２に追加して示している。
【００３７】
選択ワードライン３０４に接続されたメモリセル１０２のひとつにプログラムするために、ビットライン１２６のひとつに接続される選択トランジスタ１３０がオンされる間、基準ソース１２４と第１オーミック接合２０６とに隣接する選択トランジスタ１３０はオフされる。プログラムのために図３の電圧源３０６がＶ１に設定されると、セルトランジスタ１０６は、エミッタとして機能する接合ゲート２１０、ベースとして機能するウェル２０４、及び、コレクタとして機能する基板２０２を有するバイポーラｐｎｐトランジスタのように機能する。
【００３８】
電流は、電圧源３０６から、選択ワードライン３０４のスイッチ素子１０４を流れる。電流は、ゲートターミナル１０８及び接合ゲート２１０を流れ続ける。電流は、ベース電流３１０とコレクタ電流３１２とに分離する。コレクタ電流３１２は、ゲートターミナル１０８から、ウェル２０４と、基板２０２とを流れ、基板２０２はグランドと接続される。ベース電流３１０は、ウェル２０４の第２オーミック接合２１２へ流れる。ベース電流３１０は、第２オーミック接合２１２から、選択トランジスタ１３０を通り、接続されたビットライン１２６へ、電流リミッタとして動作するセンス回路３０２へ向けて流れる。
【００３９】
説明上、セルトランジスタ１０６と選択トランジスタ１３０とを垂直ｐｎｐ構造を有する接合電界効果トランジスタと示しているが、当然のことながら、セルトランジスタ１０６、選択トランジスタ１３０、又は、両方は、例えばショットキーゲート電界効果トランジスタのように、他のトランジスタタイプでもよい。例えばセルトランジスタ１０６は、垂直ｐｎｐトランジスタ構造ではなく金属−ｎ−ｐ構造を有するショットキーゲート電界効果トランジスタでもよい。
【００４０】
金属−ｎ−ｐ構造を有するショットキーゲート電界効果トランジスタは、例えば金属のようなゲートターミナル１０８とウェル２０４とを有し、例えばｐ型接合のような接合ゲート２１０を有さない。ゲートターミナル１０８は、例えばｎ型ウェルのようなウェル２０４と接触する。ウェル２０４は、例えばｐ型基板のような基板２０２と接触する。この構造は、電流ゲインがほぼ等しい、バイポーラトランジスタのような、セルトランジスタ１０６を形成する。その結果、図３のプログラミング電流３０８のほとんどは、ゲートターミナル１０８から、例えばｎチャネルのようなウェル２０４へ流れ、基板２０２へ流れない。なぜなら、コレクタ電流３１２の組成である大半のキャリアはゲートターミナル１０８から注入されないからである。
【００４１】
図５を参照に、プログラム段階のメモリシステム１００の別の詳細な断面図が示されている。この図は、メモリシステム１００の非選択ブロック５０２と選択ブロック５０４とに、プログラミングバイアスを印加した状況を示している。
【００４２】
選択ブロック５０４では、ブロック選択１２２のうち接続される一方が、例えば−３ボルトのような−Ｖ１電圧レベルをゲートターミナル１０８に印加することにより、基準ソース１２４に接続された選択トランジスタ１３０が”オフ”される。当然のことながら、選択トランジスタ１３０を”オフ”するのに他の負の電圧レベルが印加されてもよい。選択ワードライン３０４は、選択ブロック５０４のメモリセル１０２のうちひとつを選択するために印加されるＶ１電圧レベルを有する。ワードライン１１８は、選択ブロック５０４において、選択されないメモリセル１０２にグランド電位を与える。ブロック選択１２２の他方が、ゲートターミナル１０８にグランド電位を与えることにより、ビットライン１２６のひとつに接続される選択トランジスタ１３０は”オン”される。これらのバイアスの状況により、図３のプログラミング電流３０８は、選択ワードライン３０４からビットライン１２６のうちのひとつへ、図３のセンス回路３０２へ向けて流れることができる。
【００４３】
非選択ブロック５０２において、ブロック選択１２２の両端に例えば−３ボルトのような−Ｖ１電圧レベルを与えると、直列１２８の両端の選択トランジスタ１３０は”オフ”になる。当然のことながら、選択トランジスタ１３０を”オフ”にするように他の負の電圧レベルが印加されてもよい。非選択ブロック５０２のメモリセル１０２は選択されず、非選択ブロック５０２のワードライン１１８はグランド電位を与える。非選択ブロック５０２はセンス回路３０２へ電流を与えない。
【００４４】
図６を参照に、消去段階のメモリシステム１００のより詳細な断面図が示される。図３に示すように、ブロック１２０のひとつは、ビットライン１２６のひとつとセンス回路３０２とに接続される、直列１２８の一方の終端を有する。センス回路３０２は、電流源、又は、メモリシステム１００の読み出し、書き込み（又はプログラム）、及び、消去の動作のリミッタとして機能する。先に述べたように、直列１２８は、各終端に選択トランジスタ１３０を有する。
【００４５】
データを消去するために、選択ワードライン３０４はメモリセル１０２の位置を選択するのに役立つ。電圧源３０６は、選択ワードライン３０４と、選択ワードライン３０４に接続されたスイッチ素子１０４の第１サイド１１４と、に電圧レベルＶ２を与える。消去電圧値Ｖ２はプログラム電圧値Ｖ１より小さい。例えばＶ２はスイッチ素子１０４の消去のために１．２ボルトとしてもよい。直列１２８の非選択部分は、ワードライン１１８を有し、非選択で、グランド電位を与える、メモリセル１０２に接続される。
【００４６】
基準ソース１２４に接続される選択トランジスタ１３０は”オフ”である。ビットライン１２６のひとつに接続される選択トランジスタ１３０は”オン”である。電圧源３０６がＶ２に設定されると、スイッチ素子１０４は”オン”になり、消去電流６０２はスイッチ素子１０４を介して流れる。消去電流６０２は、セルトランジスタ１０６へ流れ、複数の電流経路である、ベース電流３１０とコレクタ電流３１２とに分離する。ベース電流３１０は、例えばｎ型チャネルのような図２のゲートターミナル１０８、ｐ＋領域、及び、ウェル２０４のｐ−ｎ接合を通って、電流源又は電流リミッタとして機能するセンス回路へ流れる。
【００４７】
選択ワードライン３０４に接続されるセルトランジスタ１０６は、コレクタ電流３１２がベース電流３１０の１０倍又は１００倍に等しくなるような、電流ゲインを有する。コレクタ電流３１２は、図２の基板２０２を通り、基板２０２はグランドと接続される。消去電流６０２の大半は、ゲートターミナル１０８からグランドに流れるため、基準ソース１２４に接続される選択トランジスタ１３０が”オン”の場合、選択ワードライン３０４に接続される全てのメモリセル１０２は、意図せず消去されるかもしれない。
【００４８】
直列１２８を選択的に消去するために、センス回路３０２は、”オン”にされ、ビットライン１２６の電流の値をＩ２と制御する電流源として動作する。Ｉ２である消去電流６０２は、図３のＩ１であるプログラミング電流３０８より大きい。ビットライン１２６の高い電流値は、選択されるメモリセル１０２を消去する。センス回路３０２が選択されない直列１２８に対して”オフ”の場合、選択ワードライン３０４を共有するメモリセル１０２は、消去されない。”オフ”状態のセンス回路３０２は、そこへ向けて電流が流れないことを意味する。ベース電流３１０が流れない場合、コレクタ電流３１２は基板２０２に流れない。選択されない直列１２８のベース電流３１０とコレクタ電流３１２とが流れない場合、消去電流６０２は消去のためにスイッチ素子１０４を流れない。
【００４９】
図７を参照に、消去段階のメモリシステム１００の別の詳細な断面図が示されている。この図は、メモリシステム１００の非選択ブロック５０２と選択ブロック５０４とに、消去バイアスを印加した状況を示している。
【００５０】
選択ブロック５０４では、ブロック選択１２２のうち接続される一方が、例えば−３ボルトのような−Ｖ１電圧レベルを、ゲートターミナル１０８に印加することにより、基準ソース１２４に接続された選択トランジスタ１３０が”オフ”される。当然のことながら、選択トランジスタ１３０を”オフ”するのに他の負の電圧レベルが印加されてもよい。選択ワードライン３０４は、選択ブロック５０４のメモリセル１０２のうちひとつを選択するために印加される１．２ボルトのＶ２電圧レベルを有する。ワードライン１１８は、選択ブロック５０４において、選択されないメモリセル１０２にグランド電位を与える。ブロック選択１２２の他方が、ゲートターミナル１０８にグランド電位を与えることにより、ビットライン１２６のひとつに接続される選択トランジスタ１３０は”オン”される。これらのバイアスの状況により、図６の消去電流６０２は、選択ワードライン３０４からビットライン１２６のうちのひとつへ、図３のセンス回路３０２へ向けて流れることができる。
【００５１】
非選択ブロック５０２において、ブロック選択１２２の両端に例えば−３ボルトのような−Ｖ１電圧レベルを与えると、直列１２８の両端の選択トランジスタ１３０は”オフ”になる。当然のことながら、選択トランジスタ１３０を”オフ”にするように他の負の電圧レベルが印加されてもよい。非選択ブロック５０２のメモリセル１０２は選択されず、非選択ブロック５０２のワードライン１１８はグランド電位を与える。非選択ブロック５０２はセンス回路３０２へ電流を与えない。
【００５２】
図８を参照に、読み出し段階のメモリシステム１００のより詳細な概略図が示されている。この図は、プログラム又は消去されるメモリセル１０２のスイッチ素子１０４を示している。読み出し動作のために、読み出しの選択位置は、例えば−Ｖ１又は−３ボルトのような負の電圧レベルを与えるワードライン１１８を有する。プログラムセル８０２は、プログラムされたメモリセル１０２のひとつである。消去セル８０４は、消去されたメモリセル１０２のひとつである。
【００５３】
プログラムセル８０２は、プログラムされ、電流が流れる”オン”であるスイッチ素子１０４を含む。”オン”状態のスイッチ素子１０４は電気的にセルトランジスタ１０６と接続する。消去セル８０４又はプログラムされていないメモリセル１０２のひとつにとって、スイッチ素子１０４はキャパシタとして機能する。
【００５４】
図９を参照に、プログラムセル８０２の読み出し段階における、メモリシステム１００の断面図が示されている。読み出し動作のために、読み出しの選択位置は、例えば−Ｖ１又は−３ボルトのような負の電圧レベルを与えるワードライン１１８を有する。また、選択ブロック５０４は、選択トランジスタ１３０の各端にグランド電位を与える、直列１２８の両端にブロック選択１２２を有する。非選択位置は、直列１２８の両端のブロック選択１２２が、例えば−Ｖ１又は−３ボルトのような負の電圧レベルを与える一方、ワードライン１１８にグランド電位を与える。負の読み出し電圧は、空乏領域９０２を形成する。
【００５５】
プログラムセル８０２は、ウェル２０４をピンチオフするように、ウェル２０４の端へ、Ｄポーション９０４内まで、空乏領域９０２を広げる。空乏領域９０２はウェル２０４における横方向の電流の流れを妨げる。また、プログラムセル８０２は、グランドへ電流を流さない。
【００５６】
プログラムセル８０２のセルトランジスタ１０６に印加される負の読み出し電圧は、読み出しに選択されるセルトランジスタ１０６の接合ゲートの逆バイアスか らのオフセットを生成する。逆バイアスは、セルトランジスタ１０６を効果的に”オフ”する電流の流れを妨げる。ビットライン１２６からの電流は選択されるセルトランジスタ１０６を流れない。ブロックされた電流により、図３のセンス回路３０２は、メモリセル１０２のひとつに蓄積される値”１”を決定できる。
【００５７】
説明上、セルトランジスタ１０６を垂直ｐｎｐ構造を有する接合電界効果トランジスタと示しているが、当然のことながら、セルトランジスタ１０６は、例えばショットキーゲート電界効果トランジスタのような他のトランジスタタイプでもよい。例えば、セルトランジスタ１０６は、垂直ｐｎｐトランジスタ構造ではなく、金属−ｎ−ｐ構造を有するショットキーゲート電界効果トランジスタでもよい。
【００５８】
金属−ｎ−ｐ構造を有するショットキーゲート電界効果トランジスタは、例えば金属のようなゲートターミナル１０８とウェル２０４とを有し、例えばｐ型接合のような接合ゲート２１０を有さない。ゲートターミナル１０８は、例えばｎ型ウェルのようなウェル２０４と接触する。ウェル２０４は、例えばｐ型基板のような基板２０２と接触する。この構造は、電流ゲインがほぼ等しい、バイポーラトランジスタのような、セルトランジスタ１０６を形成する。空乏領域９０２は、例えば金属のようなゲートターミナル１０８の周辺に広がる。ゲートターミナル１０８は、接合電界効果トランジスタにおける、例えばｐ型接合のような接合ゲート２１０と類似する。
【００５９】
図１０を参照に、消去セル８０４の読み出し段階におけるメモリシステム１００の断面図が示されている。これは、プログラム又は消去された、メモリセル１０２のスイッチ素子１０４を示している。読み出し動作では、読み出しの選択位置は、例えば−Ｖ１又は−３ボルトのような負の電圧レベルを与えるワードライン１１８を有する。非選択位置は、グランド電位を与えるワードライン１１８を有する。負の読み出し電圧は、空乏領域９０２を形成する。
【００６０】
消去セル８０４又はプログラムされていないメモリセル１０２のひとつにとって、スイッチ素子１０４は、キャパシタとして機能する。消去セル８０４又はプログラムされないセルに印加される負の読み出し電圧は、スイッチ素子１０４の容量と、ゲートターミナル１０８とソースターミナル１１２との隣接寄生容量と、の容量結合に起因する接合ゲート２１０に電圧を形成する。セルトランジスタ１０６がＪＦＥＴであり、接合ゲート２１０がｐ＋領域であり、ｎ領域のようなウェル２０４を有するこの例では、負の読み出し電圧は、隣接寄生容量を形成する空乏領域９０２を生成する。
【００６１】
Ｃ１がスイッチ素子１０４の容量であり、Ｃ２が空乏領域９０２によって形成される寄生接合容量である場合、接合ゲート２１０又はゲートターミナル１０８の電圧は、負の読み出し電圧のＣ１／（Ｃ１＋Ｃ２）による商である電圧を有する。Ｃ１がＣ２に比して非常に大きい場合、電圧の商は非常に小さい。Ｃ１がＣ２に比して非常に小さい場合、電圧の商は大きい。
【００６２】
例のような典型的な場合において、Ｃ１とＣ２はほぼ等しい。消去セル８０４のために接合ゲート２１０にかかる電圧は、スイッチ素子１０４とセルトランジスタ１０６との間の内部の直接的な電気的接続を有する図８のプログラムセル８０２と比較して、約半分である。また、消去セル８０４のためにゲートターミナル１０８における電圧は、プログラムセル８０２と比較して高 い。電圧は、選択ワードライン３０４とフローティングの接合ゲート２１０との間の容量結合によりわずかに負となる。ウェル２０４は、直列１２８の両端における選択トランジスタ１３０を介してグランドへ電流を流す。
【００６３】
スイッチ素子１０４又はゲートターミナル１０８の電圧を調整することにより、ＪＦＥＴであるセルトランジスタ１０６は導通するように調整される。セルトランジスタ１０６がグランドへの経路を有する場合、図３のセンス回路３０２が消去される又はプログラムされない状況を決定できるように、電流が流れる。
【００６４】
説明上、セルトランジスタ１０６を垂直ｐｎｐ構造を有する接合電界効果トランジスタと示しているが、セルトランジスタ１０６は、例えば、ショットキーゲート電界効果トランジスタのような他のトランジスタタイプでもよい。例えば、セルトランジスタ１０６は、垂直ｐｎｐトランジスタ構造ではなく、金属−ｎ−ｐ構造を有するショットキーゲート電界効果トランジスタでもよい。
【００６５】
金属−ｎ−ｐ構造を有するショットキーゲート電界効果トランジスタは、例えば金属のようなゲートターミナル１０８とウェル２０４とを有し、例えばｐ型接合のような接合ゲート２１０を有さない。ゲートターミナル１０８は、例えばｎ型ウェルのようなウェル２０４と接触する。ウェル２０４は、例えばｐ型基板のような基板２０２と接触する。この構造は、電流ゲインがほぼ等しい、バイポーラトランジスタのようなセルトランジスタ１０６を形成する。空乏領域９０２は、例えば金属のようなゲートターミナル１０８の周辺に広がる。ゲートターミナル１０８は、接合電界効果トランジスタにおける、例えばｐ型接合のような接合ゲート２１０と類似する。
【００６６】
図１１を参照に、読み出し段階のメモリシステム１００の別の詳細な概略図が示されている。これは、メモリシステム１００の非選択ブロック５０２及び選択ブロック５０４の読み出しバイアス状況を示している。
【００６７】
選択ブロック５０４において、直列１２８の両端の選択トランジスタ１３０は”オン”され、ブロック選択１２２と接続されるひとつはグランド電位を与える。当然のことながら、選択トランジスタ１３０を”オン”するのに他の電圧レベルが印加されてもよい。選択ワードライン３０４は、例えば−３ボルトのような−Ｖ１電圧レベルを有し、この電圧レベルは、選択ブロック５０４のメモリセル１０２のひとつを選択するために印加される。ワードライン１１８は、選択ブロック５０４において選択されないメモリセル１０２に対して、グランド電位を与える。これらのバイアス状況により、選択ワードライン３０４からビットライン１２６のひとつへ流れ図３に示されるセンス回路３０２へ向けて流れる電流をセンスすることができる。
【００６８】
非選択ブロック５０２では、直列１２８の両端の選択トランジスタは、両端のブロック選択１２２が例えば−３ボルトのような−Ｖ１電圧レベルを与える場合、”オフ”である。当然のことながら、選択トランジスタ１３０を”オフ”するために他の負の電圧レベルが印加されてもよい。非選択ブロック５０２のメモリセル１０２は選択されず、非選択ブロック５０２のワードライン１１８はグランド電位を与える。非選択ブロック５０２は図３のセンス回路３０２へ電流を与えない。
【００６９】
図１２を参照に、本発明の実施例における、メモリシステム１００の製造のための、メモリシステム１２００のフローチャートが示されている。システム１２００は、ブロック１２０２において第１サイド及び第２サイドを有するスイッチ素子を形成するステップ、ブロック１２０４においてゲートターミナルを有するセルトランジスタを形成するステップ、ブロック１２０６において第２サイドと接続されたゲートターミナルを備え、スイッチ素子と、セルトランジスタと、を有するメモリセルを形成するステップ、ブロック１２０８において第１サイドでワードラインとメモリセルとを接続するステップ、ブロック１２１０においてビットラインとメモリセルとを接続するステップ、及び、ブロック１２１２において基準ソースとメモリセルとを接続するステップ、を含む。
【００７０】
本発明は、このように、大きな特徴を有することがわかる。
【００７１】
本発明は、ＭＩＭスイッチセル又は他の抵抗変化デバイスとＪＦＥＴのゲートターミナルとの接続が、メモリ密度を改善し、電力消費を軽減し、メモリサイズを減らし、信頼性を増大させ、メモリシステムのコストを軽減することを示すことがわかる。
【００７２】
特徴は、本発明が、スイッチセルが大きい電圧と小さい電流とによりオンされ、小さい電圧と大きい電流とによりオフされることを示していることである。電圧と電流の要件は、半導体配置プロセスをより小さくするには、十分小さい。
【００７３】
本発明の別の特徴は、ＪＦＥＴがブロック選択トランジスタと同様にメモリセルにおいて使われることである。ＪＦＥＴは、ＭＯＳＦＥＴのサイズを不利にすることなく、必要な電流を流すことができる。
【００７４】
さらに本発明の別の特徴は、メモリセルのＪＦＥＴが、選択されるメモリセルにとって空乏領域を有することを示す。空乏領域の深さは、プログラムされる、又は消去される／プログラムされない、メモリセルに依存する。この深さは、プログラムされる、又は消去される／プログラムされない状況を決定するために、読み出し動作の間センスされる電流の量を制御する。
【００７５】
さらに本発明の別の特徴は、各ビットラインに接続されるブロックごとのセンス回路を有する。これらのセンス回路のそれぞれは、選択されたメモリセルをプログラム又は消去するために、又は、意図しないプログラム又は消去を防ぐためにメモリセルを選択しないために、”オフ”又は”オン”されてもよい。
【００７６】
さらに本発明の別の特徴は、プログラムコードの蓄積のために必要とされる高速なランダムアクセスの性能を有する。より小さい電圧と電流の要件により、メモリセルは、１８ボルトのようなより高い電圧レベルに耐えるデバイス構造を必要とするメモリセルよりも速く反応することができる。
【００７７】
このように、本発明のメモリシステム方法は、システムの収量、信頼性、スケーラビリティ、及び、コストの改善のために、重要、かつ、これまでに知られず利用できなかった解決策、将来性、及び、機能的な特徴を備えることがわかる。その結果生じるプロセスや構成は、わかりやすく、コストに効果的で、単純で、用途が幅広く効果的であり、既存の技術に適用することにより実現することができ、効率的で経済的な積層集積回路パッケージインパッケージデバイスを製造するのに容易に適している。
【００７８】
本発明は特定の最良の形態と共に示されているが、先の説明を考慮して、様々な代替、修正、変更は当業者において明らかである。したがって、内包される請求項の範囲内に収まる、そのような全ての代替、修正、変更を包含することを意図している。ここまでにここで説明した又は添付の図面に示した全ての内容は、一例であり、何ら制限するものではない。
【図面の簡単な説明】
【００７９】
【図１】本発明に係る実施例において、メモリシステムの概略図である。
【図２】メモリシステムの断面図である。
【図３】プログラム段階における、メモリシステムのより詳細な概略図である。
【図４】プログラム段階における、メモリシステムの断面図である。
【図５】プログラム段階における、メモリシステムの別の詳細な概略図である。
【図６】消去段階における、メモリシステムのより詳細な概略図である。
【図７】消去段階における、メモリシステムの別の詳細な概略図である。
【図８】読み出し段階における、メモリシステムのより詳細な概略図である。
【図９】プログラムセルの、読み出し段階における、メモリシステムの断面図である。
【図１０】消去セルの、読み出し段階における、メモリシステムの断面図である。
【図１１】読み出し段階における、メモリシステムの別の詳細な概略図である。
【図１２】本発明の実施例における、メモリシステムの製造のためのメモリシステムのフローチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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