(57)【特許請求の範囲】
【請求項１】
表示領域を有する第１基板と、前記第１基板と対面する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層とを含む液晶表示装置において、
前記第１基板は、
前記表示領域内に位置するゲート線と、
前記ゲート線に接続されている薄膜トランジスタと、
前記薄膜トランジスタに電気的に接続されて前記ゲート線と異なる層に形成される画素電極と、
前記表示領域の外部に位置して前記ゲート線と同一の物質で同一層に形成されるゲートパッドと、
前記ゲート線と前記ゲートパッドとを電気的に接続し、非表示領域に前記ゲート線より抵抗の高い前記画素電極と同一の物質で前記画素電極と同一層に形成される抵抗部とを含み、
前記ゲートパッドと前記抵抗部との間に位置して前記ゲート線および前記ゲートパッドと同一の物質で同一層に形成されるファン−アウト部をさらに含み、
前記抵抗部は、前記ゲート線から第１の所定距離を離れた接触孔を通じて前記ファン−アウト部と接続される第１部分、前記第１の所定距離より短い第２の所定距離を離れた接触孔を通じて前記ゲート線と接続される第２部分、および、前記第１部分と前記第２部分の間に位置する第３部分を含み、
前記抵抗部の総抵抗は前記ゲート線の総抵抗の１０％〜５０％であり、
前記抵抗部による前記ゲート線のゲート信号のゲート遅延変化は１００％内で行われ、
前記抵抗部の第３部分の長さは、接続する前記ゲート線と前記ゲートパッドとの距離差による前記表示領域における画素の輝度の不均一が減少するように、前記ゲート線と前記ゲートパッドとの距離に反比例させて形成されていることを特徴とする液晶表示装置。
【請求項２】
前記抵抗部はＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）を含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１基板は、
前記抵抗部の外郭に位置し前記ゲートパッドと前記ファンアウト部を含むゲート外郭部を横切る静電バーと、
前記ゲート外郭部および前記静電バーと電気的に接続されている静電ダイオードと、
をさらに含むことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
前記第１基板は、
前記表示領域内に位置し前記ゲート線と平行して延長されている保持電極線と、
前記表示領域の外部に位置し前記ゲート外郭部を横切り、前記保持電極線に共通電圧を供給する共通電圧線と、をさらに含み、
前記静電バーは前記共通電圧線を含むことを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記静電ダイオードは、
前記ゲート外郭部を制御端および入力端とし前記静電バーを出力端とする第１静電ダイオードと、
前記ゲート外郭部を出力端とし前記静電バーを制御端および入力端とする第２静電ダイオードと、
を含むことを特徴とする請求項３または４に記載の液晶表示装置。
【請求項６】
前記ファン−アウト部上に形成されており、前記第１基板と前記第２基板とを結合させるシーラントをさらに含むことを特徴とする請求項１から５のいずれかに記載の液晶表示装置。
【請求項７】
前記抵抗部の少なくとも一部はジグザグに形成されていることを特徴とする請求項１から６のいずれかに記載の液晶表示装置。
【請求項８】
前記液晶層はＶＡ（ｖｅｒｔｉｃａｌ ａｌｉｇｎｍｅｎｔ）モードであることを特徴とする請求項１から７のいずれかに記載の液晶表示装置。
【請求項９】
画素電極は画素電極切開パターンが形成されており、
前記第２基板は共通電極切開パターンが形成されている共通電極を含むことを特徴とする請求項８に記載の液晶表示装置。
【請求項１０】
前記画素電極は互いに分離されている第１画素電極および第２画素電極を含み、前記第１画素電極と前記第２画素電極には互いに異なる画素電圧が印加されることを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
前記薄膜トランジスタはドレイン電極を含み、
前記ドレイン電極は、前記第１画素電極に直接にデータ電圧を印加する第１ドレイン電極と、前記第２画素電極と結合容量を形成する第２画素電極とを含むことを特徴とする請求項１０に記載の液晶表示装置。
【請求項１２】
前記薄膜トランジスタは、前記第１画素電極に接続されている第１薄膜トランジスタと、前記第２画素電極に接続されている第２薄膜トランジスタとを含むことを特徴とする請求項１１に記載の液晶表示装置。
【請求項１３】
表示領域を有する第１基板と、前記第１基板と対面する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層とを含む液晶表示装置において、
前記第１基板は、
前記表示領域内に位置するゲート線と、
前記表示領域の外部に位置して前記ゲート線と同一の物質で同一層に形成されるゲートパッドと、
前記ゲート線と前記ゲートパッドを電気的に接続し、非表示領域に前記ゲート線より抵抗の高い物質で前記ゲート線および前記ゲートパッドと異なる層に形成される抵抗部とを含み、
前記ゲートパッドと前記抵抗部との間に位置して前記ゲート線および前記ゲートパッドと同一の物質で同一層に形成されるファン−アウト部をさらに含み、
前記抵抗部は、前記ゲート線から第１の所定距離を離れた接触孔を通じて前記ファン−アウト部と接続される第１部分、前記第１の所定距離より短い第２の所定距離を離れた接触孔を通じて前記ゲート線と接続される第２部分、および、前記第１部分と前記第２部分の間に位置する第３部分を含み、
前記抵抗部の総抵抗は前記ゲート線の総抵抗の１０％〜５０％であり、
前記抵抗部による前記ゲート線のゲート信号のゲート遅延変化は１００％内で行われ、
前記抵抗部の第３部分の長さは、接続する前記ゲート線と前記ゲートパッドとの距離差による前記表示領域における画素の輝度の不均一が減少するように、前記ゲート線と前記ゲートパッドとの距離に反比例させて形成され、
前記ゲート線に接続されている薄膜トランジスタと、
前記薄膜トランジスタに電気的に接続されており前記抵抗部と同一の材質で同一層に形成されている画素電極とを含み、
前記液晶層はＶＡモードであることを特徴とする液晶表示装置。
【請求項１４】
表示領域と非表示領域を有する絶縁基板と、
前記表示領域内に位置するゲート線と、
前記表示領域の外部に位置して前記ゲート線と同一の物質で同一層に形成されるゲートパッドと、
前記ゲート線と前記ゲートパッドを電気的に接続し、非表示領域に前記ゲート線より抵抗の高い物質で前記ゲート線および前記ゲートパッドと異なる層に形成される抵抗部とを含み、
前記ゲートパッドと前記抵抗部との間に位置して前記ゲート線および前記ゲートパッドと同一の物質で同一層に形成されるファン−アウト部をさらに含み、
前記抵抗部は、前記ゲート線から第１の所定距離を離れた接触孔を通じて前記ファン−アウト部と接続される第１部分、前記第１の所定距離より短い第２の所定距離を離れた接触孔を通じて前記ゲート線と接続される第２部分、および、前記第１部分と前記第２部分の間に位置する第３部分を含み、
前記抵抗部の総抵抗は前記ゲート線の総抵抗の１０％〜５０％であり、
前記抵抗部による前記ゲート線のゲート信号のゲート遅延変化は１００％内で行われ、
前記抵抗部の第３部分の長さは、接続する前記ゲート線と前記ゲートパッドとの距離差による前記表示領域における画素の輝度の不均一が減少するように、前記ゲート線と前記ゲートパッドとの距離に反比例させて形成され、
前記ゲート線に接続されている薄膜トランジスタと、
前記薄膜トランジスタに電気的に接続されており前記抵抗部と同一の材質で同一層に形成されている画素電極とを含むことを特徴とする薄膜トランジスタアレイ基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係わり、より詳しくは、ゲート信号遅延差を減少させて輝度の均一性を向上させた液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、薄膜トランジスタが形成されている第１基板と、第１基板に対向して配置されている第２基板と、これらの間に位置する液晶層とを含む。
【０００３】
薄膜トランジスタ基板に設けられたゲート線とデータ線は互いに交差しながら画素を形成し、各画素は薄膜トランジスタに接続されている。ゲート線にゲート信号（ゲートオン電圧Ｖｏｎ）が印加されて、薄膜トランジスタがターンオンされると、データ線を通じて印加されたデータ電圧Ｖｄが画素に充電される。
【０００４】
画素に充電された画素電圧Ｖｐと第２基板の共通電極に形成された共通電圧Ｖｃｏｍとの間に形成された電界によって液晶層の配列状態が決定される。データ電圧Ｖｄはフレーム別に極性を異にして印加される。
【０００５】
画素に印加されたデータ電圧Ｖｄはゲート電極とソース電極（ドレイン電極）との間の寄生容量Ｃｐによって降下されて画素電圧Ｖｐを形成する。データ電圧Ｖｄと画素電圧Ｖｐとの間の電圧差をキックバック電圧Ｖｋｂという。
【０００６】
ゲート線は端部に接続されているゲートパッドを通じてゲート信号の印加を受ける。ゲートパッドに隣接した画素には遅延の少ないゲート信号が印加され、ゲートパッドから遠い画素にはゲート線の抵抗によって多く遅延されたゲート信号が印加される。
【０００７】
しかし、ゲート信号の遅延程度によってキックバック電圧の大きさが変わり、キックバック電圧の変化によって画素電圧が変わって、画面の輝度が不均一になるという問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、本発明の目的はゲート信号遅延差による輝度の不均一が緩和された液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
前記本発明の目的は、表示領域を有する第１基板と、前記第１基板と対面する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層とを含む液晶表示装置において、前記第１基板は、前記表示領域内に位置するゲート線と、前記表示領域の外部に位置するゲートパッドと、前記ゲート線と前記ゲートパッドとを電気的に接続し、非表示領域に前記ゲート線より抵抗の高い物質で形成される抵抗部とを含み、前記ゲートパッドと前記抵抗部との間に位置するファン−アウト部をさらに含み、前記抵抗部は、前記ファン−アウト部と接続される第１部分、前記ゲート線と接続される第２部分、および、前記第１部分と前記第２部分の間に位置する第３部分を含み、前記抵抗部の長さは接続する前記ゲート線と前記ゲートパッドとの距離に反比例するように形成されていることを特徴とする液晶表示装置によって達成される。
【００１０】
前記第１基板は、前記ゲート線に接続されている薄膜トランジスタと、前記薄膜トランジスタに電気的に接続されている画素電極とをさらに含むのが好ましい。
【００１１】
前記抵抗部は前記画素電極と同一の材質で形成されているのが好ましい。
【００１２】
前記抵抗部はＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）を含むのが好ましい。
【００１５】
前記ゲート線、前記ゲートパッドおよび前記ファン−アウト部は同一層で形成されているのが好ましい。
【００１６】
前記第１基板は、前記抵抗部の外郭に位置し前記ゲートパッドと前記ゲートファンアウト部を含むゲート外郭部を横切る静電バーと、前記ゲート外郭部および前記静電バーと電気的に接続されている静電ダイオードとをさらに含むのが好ましい。
【００１７】
前記第１基板は、前記表示領域内に位置し前記ゲート線と平行して延長されている保持電極線と、前記表示領域の外部に位置し前記ゲート外郭部を横切り、前記保持電極線に共通電圧を供給する共通電圧線とをさらに含み、前記静電バーは前記共通電圧線を含むのが好ましい。
【００１８】
前記静電ダイオードは、前記ゲート外郭部を制御端および入力端とし前記静電バーを出力端とする第１静電ダイオードと、前記ゲート外郭部を出力端とし前記静電バーを制御端および入力端とする第２静電ダイオードとを含むのが好ましい。
【００１９】
前記ファン−アウト部上に形成されており、前記第１基板と前記第２基板とを結合させるシーラントをさらに含むのが好ましい。
【００２１】
前記ゲートパッド、前記ファン−アウト部および前記抵抗部は同一層で形成されているのが好ましい。
【００２２】
前記抵抗部の少なくとも一部はジグザグに形成されているのが好ましい。
【００２３】
前記液晶層はＶＡ（ｖｅｒｔｉｃａｌ  ａｌｉｇｎｍｅｎｔ）モードであるのが好ましい。
【００２４】
画素電極は画素電極切開パターンが形成されており、前記第２基板は共通電極切開パターンが形成されている共通電極を含むのが好ましい。
【００２５】
前記画素電極は互いに分離されている第１画素電極および第２画素電極を含み、前記第１画素電極と前記第２画素電極には互いに異なる画素電圧が印加されるのが好ましい。
【００２６】
前記薄膜トランジスタはドレイン電極を含み、前記ドレイン電極は、前記第１画素電極に直接にデータ電圧を印加する第１ドレイン電極と、前記第２画素電極と結合容量を形成する第２画素電極とを含むのが好ましい。
【００２７】
前記薄膜トランジスタは、前記第１画素電極に接続されている第１薄膜トランジスタと、前記第２画素電極に接続されている第２薄膜トランジスタとを含むのが好ましい。
【００２８】
前記抵抗部の総抵抗は前記ゲート線の総抵抗の１０％〜５０％であるのが好ましい。
【００２９】
前記ゲート線のゲート信号遅延の変化は１００％内で行われるのが好ましい。
【００３０】
前記本発明の目的は、表示領域を有する第１基板と、前記第１基板と対面する第２基板と、前記第１基板と前記第２基板の間に位置する液晶層とを含む液晶表示装置において、前記第１基板は、前記表示領域内に位置するゲート線と、前記表示領域の外部に位置するゲートパッドと、前記ゲート線と前記ゲートパッドを電気的に接続し、非表示領域に前記ゲート線より抵抗の高い物質で形成される抵抗部とを含み、前記ゲートパッドと前記抵抗部との間に位置するファン−アウト部をさらに含み、前記抵抗部は、前記ファン−アウト部と接続される第１部分、前記ゲート線と接続される第２部分、および、前記第１部分と前記第２部分の間に位置する第３部分を含み、前記抵抗部の長さは接続する前記ゲート線と前記ゲートパッドとの距離に反比例するように形成され、前記ゲート線に接続されている薄膜トランジスタと、前記薄膜トランジスタに電気的に接続されており前記抵抗部と同一の材質で形成されている画素電極とを含み、前記液晶層はＶＡモードであることを特徴とする液晶表示装置によっても達成される。
【００３１】
また、本発明の目的は、表示領域と非表示領域を有する絶縁基板、前記表示領域内に位置するゲート線と、前記表示領域の外部に位置するゲートパッドと、前記ゲート線と前記ゲートパッドを電気的に接続し、非表示領域に前記ゲート線より抵抗の高い物質で形成される抵抗部とを含み、前記ゲートパッドと前記抵抗部との間に位置するファン−アウト部をさらに含み、前記抵抗部は、前記ファン−アウト部と接続される第１部分、前記ゲート線と接続される第２部分、および、前記第１部分と前記第２部分の間に位置する第３部分を含み、前記抵抗部の長さは接続する前記ゲート線と前記ゲートパッドとの距離に反比例するように形成され、前記ゲート線に接続されている薄膜トランジスタと、前記薄膜トランジスタに電気的に接続されており前記抵抗部と同一の材質で形成されている画素電極とを含むことを特徴とする薄膜トランジスタアレイ基板によって達成される。
【発明の効果】
【００３２】
本発明によれば、ゲート信号遅延差による輝度の不均一が緩和された液晶表示装置が提供される。
【発明を実施するための最良の形態】
【００３３】
以下、添付された図面を参照して本発明をさらに詳しく説明する。以下で、ある膜（層）が他の膜（層）の‘上部’に形成されて（位置して）いるということは、２つの膜（層）が接している場合だけでなく、２つの膜（層）の間に他の膜（層）が存在する場合も含む。
【００３４】
図１乃至図３を参照して本発明による液晶表示装置を説明する。
【００３５】
液晶表示装置１は、薄膜トランジスタＴが形成されている第１基板１００、第１基板１００と対向する第２基板２００、両基板１００、２００の間に位置する液晶層３００、および両基板１００、２００を接合させるシーラント４００を含む。
【００３６】
第１基板１００は表示領域と、表示領域を囲む非表示領域とに分かれる。表示領域のゲート線１２１は非表示領域のファン−アウト部１２３を通じてゲートパッド１２４と接続される。
【００３７】
まず、第１基板１００について説明する。
【００３８】
第１絶縁基板１１１の上にゲート配線が形成されている。ゲート配線は金属単一層または多重層であり得る。ゲート配線は表示領域内に位置し横手方向にのびているゲート線１２１、ゲート線１２１で接続されているゲート電極１２２、ゲート線１２１から非表示領域に延長されているファン−アウト部１２３、およびファン−アウト部１２３の端部に接続されているゲートパッド１２４、そしてゲート線１２１と平行して延長されている保持電極線１２５を含む。
【００３９】
ゲートパッド１２４はゲート駆動部（図示せず）に接続されて、ゲート信号の印加を受ける。ゲートパッド１２４はゲート線１２１に比べて幅が広く形成されている。
【００４０】
第１絶縁基板１１１の上にはシリコン窒化物（ＳｉＮｘ）などで形成されるゲート絶縁膜１３１がゲート配線を覆っている。
【００４１】
ゲート電極１２２のゲート絶縁膜１３１の上部には非晶質シリコンなどの半導体からなる半導体層１３２が形成されており、半導体層１３２の上部にはシリサイドまたはｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコンなどの物質で形成された抵抗接触層１３３が形成されている。ソース電極１４２とドレイン電極１４３の間のチャンネル部では抵抗接触層１３３が除去されている。
【００４２】
抵抗接触層１３３およびゲート絶縁膜１３１の上にはデータ配線が形成されている。データ配線も金属層からなる単一層または多重層であり得る。データ配線は図示縦手方向に形成されゲート線１２１と交差して画素を形成するデータ線１４１、データ線１４１の分枝であり抵抗接触層１３３の上部まで延長されているソース電極１４２、ソース電極１４２と分離されておりソース電極１４２の反対側の抵抗接触層１３３の上部に形成されているドレイン電極１４３、データ線１４１から非表示領域に延長されたファン−アウト部１４４、およびファン−アウト部１４４の端部に接続されているデータパッド１４５を含む。
【００４３】
データパッド１４５はデータ駆動部（図示せず）に接続されて、データ駆動信号の印加を受ける。データパッド１４５はデータ線１４１に比べて幅が広く形成されている。
【００４４】
データ配線およびこれらが覆っていない半導体層１３２の上部には保護膜１５１が形成されている。保護膜１５１にはドレイン電極１４３を露出させる接触孔１５２が形成されている。図７および図８を見れば、保護膜１５１には接触孔１５３、１５４、１５５がさらに形成されており、この部分にはゲート絶縁膜１３１も共に除去されている。
【００４５】
保護膜１５１の上部には画素電極１６１が形成されている。画素電極１６１は通常ＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）などの透明な導電物質で形成される。画素電極１６１は接触孔１５２を通じてドレイン電極１４３と接続されている。画素電極１６１には画素電極切開パターン１６６が形成されている。
【００４６】
画素電極１６１の画素電極切開パターン１６６は後述の共通電極切開パターン２５２と共に液晶層３００を多数の領域に分割する。
【００４７】
次いで、第２基板２００について説明する。
【００４８】
第２絶縁基板２１１の上にブラックマトリックス２２１が形成されている。ブラックマトリックス２２１は一般に赤色、緑色および青色フィルターの間を区分し、第１基板１００に位置する薄膜トランジスタへの直接的な光照射を遮断する役割を果たす。ブラックマトリックス２２１は通常、黒色顔料が添加された感光性有機物質で形成されている。前記黒色顔料としてはカーボンブラックやチタニウムオキシドなどを使用する。
【００４９】
カラーフィルター２３１はブラックマトリックス２２１を境界にして、赤色、緑色および青色フィルターが繰り返されて形成される。カラーフィルター２３１はバックライトユニット（図示せず）から照射されて液晶層３００を通過した光に色を付与する役割を果たす。カラーフィルター２３１は通常、感光性有機物質で形成されている。
【００５０】
カラーフィルター２３１とカラーフィルター２３１が覆っていないブラックマトリックス２２１の上部にはオーバーコート層２４１が形成されている。オーバーコート層２４１はカラーフィルター２３１を平坦化し、カラーフィルター２３１を保護する役割を果たす。オーバーコート層２４１は感光性アクリル系樹脂であり得る。
【００５１】
オーバーコート層２４１の上部には共通電極２５１が形成されている。共通電極２５１はＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）などの透明な導電物質で形成される。共通電極２５１は薄膜トランジスタ基板の画素電極１６１と共に液晶層３００に直接に電圧を印加する。
【００５２】
共通電極２５１には共通電極切開パターン２５２が形成されている。共通電極切開パターン２５２は画素電極１６１の画素電極切開パターン１６６と共に液晶層３００を多数の領域に分ける役割を果たす。
【００５３】
画素電極切開パターン１６６と共通電極切開パターン２５２は実施形態に限定されず多様な形状に形成されることができる。他の実施形態では切開パターン１６６、２５２の代わりに突起部が形成されて液晶層３００を多数の領域に分けることができる。
【００５４】
第１基板１００と第２基板２００の間には液晶層３００が位置する。液晶層３００はＶＡ（ｖｅｒｔｉｃａｌｌｙ  ａｌｉｇｎｅｄ）モードであって、液晶分子は電圧が加えられていない状態では長手方向が垂直をなしている。電圧が加えられると液晶分子は誘電率異方性が陰であるため電場に対して垂直方向に配向する。
【００５５】
しかし、切開パターン１６６、２５２が形成されていなければ、液晶分子は配向する方位角が決定されず多様な方向に無秩序に配列するようになり、配向方向の異なる境界面で回位線（ｄｉｓｃｌｉｎａｔｉｏｎ  ｌｉｎｅ）が発生する。切開パターン１６６、２５２は液晶層３００に電圧がかかる時、フリンジフィールドを形成して液晶配向の方位角を決定する。また、液晶層３００は切開パターン１６６、２５２の配置によって多重領域に分けられる。
【００５６】
第１実施形態による液晶表示装置１はノーマリブラック（ｎｏｒｍａｌｌｙ  ｂｌａｃｋ）モードであって、画素電圧による透過率は図４の通りである。図４のＣ部分に示した低階調での透過率変化はＴＮ（ｔｗｉｓｔｅｄ  ｎｅｍａｔｉｃ）液晶と比較して約３倍程度急激である。
【００５７】
以上で説明した液晶表示装置１において、ゲート線１２１は端部に接続されているゲートパッド１２４を通じてゲート信号の印加を受ける。ゲート線１２１の抵抗によってゲートパッド１２４に隣接した薄膜トランジスタＴ、つまり、左側の薄膜トランジスタＴには遅延の少ないゲート信号が印加される。反面、ゲートパッド１２３から遠い薄膜トランジスタＴ、つまり、右側の薄膜トランジスタＴには多く遅延されたゲート信号が印加される。
【００５８】
ゲート信号遅延の差による画面輝度の変化を図５乃至図６ｃを参照して説明する。
【００５９】
キックバック電圧Ｖｋｂは次のように式１で表現される。
【００６０】
Ｖｋｂ＝（Ｖｏｎ−Ｖｏｆｆ）＊Ｃｐ／（Ｃｌｃ＋Ｃｓｔ＋Ｃｐ）［式１］
ここで、図３および図５のように、Ｃｐはゲート電極とソース電極の間の寄生容量Ｃｇｓ＋ゲート電極とドレイン電極の間の寄生容量Ｃｇｄ、Ｃｌｃは液晶容量、Ｃｓｔは保存容量、Ｖｏｎはゲートオン電圧、Ｖｏｆｆはゲートオフ電圧を示す。
【００６１】
ゲート信号の遅延が大きいとゲートオン電圧の印加が不良になってキックバック電圧は小さくなり、ポジティブ画素電圧が印加される時よりネガティブ画素電圧が印加される時にキックバック電圧はさらに大きくなる。
【００６２】
図６Ａおよび図６Ｂはそれぞれゲート信号の遅延の小さい表示領域左側の画素とゲート信号の遅延の大きい表示領域右側の画素を対象にキックバック電圧を示したものである。
【００６３】
図６Ａに示す左側画素の場合、ポジティブ画素電圧印加時のキックバック電圧は１Ｖであり、ネガティブ画素電圧印加時のキックバック電圧は１．２Ｖである。図８Ｂに示す右側画素の場合、ポジティブ画素電圧印加時とネガティブ画素電圧印加時ともキックバック電圧は０．８Ｖである。
【００６４】
したがって、左側画素の場合が最終的に画素に残るようになる平均（ｒｏｏｔ  ｍｅａｎ  ｓｑｕａｒｅ）画素電圧がさらに大きくなり、画面は左側画素に該当する部分がさらに明るく認識される。
【００６５】
図６Ｃを見れば、ゲートパッド１２４に近く行くほどゲート信号遅延が小さくキックバック電圧Ｖｋｂは大きくなる。反面、ゲートパッド１２４から遠くなるほどゲート信号遅延は大きくなりキックバック電圧Ｖｋｂは小さくなる。したがって、左側画素が右側画素に比べて平均（ｒｏｏｔ  ｍｅａｎ  ｓｑｕａｒｅ）画素電圧がさらに大きくなって明るくなる。
【００６６】
以上のように画面左右の輝度が異なるようになり、これによって横線が認識される問題が発生する。このような問題はゲート線１２１の長さが長くゲート信号遅延が大きく発生する大型液晶表示装置でさらに深刻になる。
【００６７】
本発明の第１実施形態ではこのようにゲート遅延差による問題をゲート線１２１とゲートパッド１２４の間に抵抗部１６３を形成させることによって解決する。
【００６８】
図７乃至図９を参照して抵抗部１６３について説明する。
【００６９】
抵抗部１６３は非表示領域でファン−アウト部１２３とゲート線１２１の間に位置する。抵抗部１６３は画素電極１６１と同一層で形成されており、ファン−アウト部１２３と接続される第１部分１６３ａ、ゲート線１２１と接続される第２部分１６３ｂ、および第１部分１６３ａと第２部分１６３ｂの間に位置する第３部分１６３ｃを含む。
【００７０】
第１部分１６３ａは接触孔１５４を通じてファン−アウト部１２３と接触し、第２部分１６３ｂは接触孔１５５を通じてゲート線１２１と接触する。
【００７１】
接触孔１５３によって露出されたゲートパッド１２４は画素電極１６１（図２参照）と同一層で形成された接触部材１６２が覆っている。
【００７２】
抵抗部１６３はＩＴＯ、ＩＺＯなどで形成され、これら物質はゲート線１２１をなす金属物質に比べて抵抗が大きい。抵抗の大きい抵抗部１６３によってゲート信号は表示領域に入る前に図９のように既に遅延が発生する。
【００７３】
したがって、ゲート信号の遅延の変化幅とキックバック電圧Ｖｋｂの変化幅が減少する。また、表示領域左右での輝度差も減少する。
【００７４】
ゲート線１２１の総抵抗は通常４０００Ω〜７０００Ωであり、抵抗部１６３の総抵抗はゲート線１２１の総抵抗の１０％〜５０％であり得る。抵抗部１６３の抵抗値は抵抗部１６３の厚さ、幅および長さを調節して変化させることができる。
【００７５】
抵抗部１６３の抵抗値はゲート遅延変化が１００％内で変化するように、つまり、表示領域最右側画素のゲート遅延値が表示領域最左側画素のゲート遅延値の２倍以内になるように決められるのが好ましい。
【００７６】
一方、ゲート線１２１とゲートパッド１２４の距離は多様であるが、これによってゲート線１２１とゲートパッド１２４の間の抵抗が変わって、輝度が変わるという問題がある。
【００７７】
抵抗部１６３の第３部分１６３ｃの長さは該当するゲート線１２１とゲートパッド１２４の距離に反比例するように形成されている。これによって、ゲート線１２１とゲートパッド１２４の距離差による輝度の不均一が減少する。
【００７８】
シーラント４００はファン−アウト部１２３の上に位置し、抵抗部１６３はシーラント４００内に位置する。抵抗部１６３が外部に露出されていないため、抵抗部１６３が腐食されるという問題は発生しない。
【００７９】
製造過程では外部から流入する静電気が薄膜トランジスタＴなどを損傷する問題が発生する。第１実施形態によればゲートパッド１２４を通じて流入した静電気は抵抗の大きい抵抗部１６３である程度消滅して、静電気による問題が減少する。
【００８０】
他の実施形態で抵抗部１６３は画素電極１６１とは別途に、ゲート線１２１より抵抗の高い他の物質で形成することができる。他の実施形態で、抵抗部１６３の形態は全て同一であり、ゲート線１２１とゲートパッド１２４の間の距離差はファン−アウト部１２３など他の部分の形態を変更して解決することができる。
【００８１】
以下、輝度の不均一を調節するためにゲート信号遅延を調節した理由について説明する。
【００８２】
図１０は表示領域でのゲート信号遅延値による輝度の偏差率を示している。輝度の偏差率は（表示領域左側の輝度−表示領域中央部分の輝度）／表示領域中央部分の輝度＊１００であって、数値が大きいと輝度差が大きいことを示す。
【００８３】
図１０を見れば、ゲート信号遅延値が約４３％増加（２．５５μｓから３．６７μｓ）する場合、輝度の偏差率は約６４％増加（３０．６％から５０．３％）する。
【００８４】
図１１はキックバック電圧に比例するＣｐ／（Ｃｌｃ＋Ｃｓｔ＋Ｃｐ）による輝度の偏差率を示している。図１１を見れば、Ｃｐ／（Ｃｌｃ＋Ｃｓｔ＋Ｃｐ）が２４％増加（０．０３７から０．０４６）する場合、輝度の偏差率は約２６．４％（３５．６％から４５％）増加することがわかる。
【００８５】
以上、図１０および図１１から輝度の不均一を改善するためにはゲート信号遅延値を調節することが効果的であることが確認できる。
【００８６】
ゲート信号遅延と画素電圧は非表示領域での抵抗、つまり、ゲートパッドからゲート線までの抵抗によって変化する。これを図１２および図１３を参照して説明する。
【００８７】
図１２および図１３で非表示領域での抵抗は１／６ｋΩ、１／３ｋΩ、１／２ｋΩ、２／３ｋΩの４種類の値を有する。０ｋΩで表示されたデータは抵抗部が存在せず、ゲート線とゲートパッドが一体に形成された場合である。
【００８８】
図１２を見れば、非表示領域の抵抗が大きくなるほど、ゲート信号遅延値は全体的に大きくなることが分かる。一方、非表示領域抵抗が大きくなるほど、右側ゲート信号遅延値／左側ゲート信号遅延値が減少する。
【００８９】
つまり、０ｋΩの場合、右側ゲート信号遅延値／左側ゲート信号遅延値は６．５３（４．１８／０．６４）である反面、２／３ｋΩの場合、右側ゲート信号遅延値／左側ゲート信号遅延値は１．７７（８．１２／４．５７）である。
【００９０】
図１３を見れば、非表示領域抵抗が大きくなるほど、画素電圧は全体的に小さくなることが分かる。一方、抵抗部の抵抗が大きくなるほど、左側画素電圧／右側画素電圧が減少する。つまり、０ｋΩの場合、左側画素電圧／右側画素電圧は１．０２８（３．３／３．２１）である反面、２／３ｋΩの場合、左側画素電圧／右側画素電圧は１．０１２（３．１９／３．１５）である。
【００９１】
図１２と図１３から、非表示領域抵抗を増加させると、ゲート信号遅延と画素電圧の左側表示領域と右側表示領域での差を減少させることができることが分かる。ただし、非表示領域抵抗が大きくなればゲート信号の伝達が難しくなるので、非表示領域抵抗はゲート本線１２１の総抵抗などを勘案して決定されなければならない。
【００９２】
以下、図１４および図１５を参照して第２実施形態について説明する。図１４は図１のＢ部分に該当する回路図である。
【００９３】
一方、図１４を見れば、抵抗部１６３の外郭にはゲート外郭部と共通電圧線１４６に電気的に接続されている静電ダイオード１７０が形成されている。製造過程でゲートパッド１２４を通じて静電気が流入すれば抵抗の大きい抵抗部１６３が破損して断線が発生する恐れがある。静電ダイオード１７０は流入される静電気を分散させて抵抗部１６３の破損を防止する。ここでゲート外郭部はゲート本線１２１に接続されているゲート配線中の抵抗部１６３の外郭に位置する部分であってゲートパッド１２４とファン−アウト部１２３を含む。
【００９４】
静電ダイオード１７０は薄膜トランジスタの形態を有し、第１静電ダイオード１７１と第２静電ダイオード１７２を含む。第１静電ダイオード１７１はゲート外郭部から共通電圧線１４６にのみ電流が流れるように形成されており、第２静電ダイオード１７２は共通電圧線１４６からゲート外郭部にのみ電流が流れるように形成されている。
【００９５】
静電ダイオード１７０の機能を見れば、外部から流入した静電気は第１静電ダイオード１７１を通じて共通電圧線１４６に流れ、共通電圧線１４６に流入した静電気は再び第２静電ダイオード１７２を通じてゲート外郭部に流れる。この過程を繰り返しながら静電気は分散されて抵抗部１６３の破損が防止される。
【００９６】
図１５を参照して静電ダイオード１７０の構成を詳しく説明する。静電ダイオード１７０において共通電圧線１４６は静電バーの役割を果たす。
【００９７】
第１ダイオード１７１では、制御端１７１１と入力端１７１２はゲート外郭部に接続されており、出力端１７１３は共通電圧線１４６に接続されている。ブリッジ１７１４は入力端１７１２とゲート外郭部を接続する。ゲート外郭部に静電気が入力されると、ゲート外郭部に接続された制御端１７１１がオンされ、静電気は出力端１７１３に接続された共通電圧線１４６に流れる。
【００９８】
第２ダイオード１７２では、制御端１７２１と入力端１７２２は共通電圧線１４６に接続されており、出力端１７２３はゲート外郭部に接続されている。ブリッジ１７２４は共通電圧線１４６と制御端１７２１を接続し、ブリッジ１７２５は出力端１７２３とゲート外郭部を接続する。ゲート外郭部に静電気が入力されると、ゲート外郭部にブリッジ１７２４を通じて接続された制御端１７２１がオンされ、静電気は出力端１７２３に接続されたブリッジ１７２５を通じて再びゲート外郭部に流れる。
【００９９】
他の実施形態で静電ダイオード１７０は第２静電ダイオード１７２を設けずに、第１静電ダイオード１７１のみからなることができる。この場合、ゲート外郭部を通じて入力された静電気は共通電圧線１４６に分散される。
【０１００】
以下、図１６および図１７を参照して第３実施形態について説明する。
【０１０１】
第３実施形態によればゲートパッド１６４とファン−アウト部１６５は抵抗部１６３と一体に形成されており、ＩＴＯまたはＩＺＯで形成される。抵抗部１６３はゲート本線１２１と接触孔１５６を通じて接続される。第３実施形態ではゲートパッド１６４とファン−アウト部１６５も第１実施形態の抵抗部１６３と同様な役割を果たす。
【０１０２】
第１実施形態と同様に抵抗部１６３は該当するゲート本線１２１とゲートパッド１６４の距離に反比例するように形成されている。これによって、ゲート本線１２１とゲートパッド１６４の距離差による輝度の不均一が減少する。
【０１０３】
他の実施形態では抵抗部１６３は設けずに、ファン−アウト部１６５のみをＩＴＯまたはＩＺＯで形成してゲート信号を遅延させることができる。
【０１０４】
図１８乃至図２０を参照して第４実施形態を説明する。
【０１０５】
図１８を見れば、薄膜トランジスタＴに２つの液晶容量ＣＬＣ１、ＣＬＣ２が接続されている。第１液晶容量ＣＬＣ１は第１画素電極ＰＥ１と共通電極ＣＥの間に形成され、第１画素電極ＰＥ１は薄膜トランジスタＴに直接に接続されている。第２液晶容量ＣＬＣ２は第２画素電極ＰＥ２と共通電極ＣＥの間に形成され、第２画素電極ＰＥ２は結合容量ＣＣＰを経て間接的に薄膜トランジスタＴと接続されている。
【０１０６】
ここで、第１画素電極ＰＥ１と第２画素電極ＰＥ２は互いに分離されている。
【０１０７】
第４実施形態によれば視認性が向上する。これを、図１９を参照して説明する。
【０１０８】
第１画素電極ＰＥ１には薄膜トランジスタＴを通じてデータ信号が正常に印加される。反面、第２画素電極ＰＥ２は薄膜トランジスタＴから直接的にデータ信号を受けず、第２画素電極ＰＥ２と薄膜トランジスタＴの間の絶縁膜に結合容量ＣＣＰによって信号の印加を受ける。したがって、第２画素電極ＰＥ２には第１画素電極ＰＥ１に比べて弱い信号が印加されて、第１画素電極ＰＥ１に該当する画素領域の輝度と第２画素電極ＰＥ２に該当する画素領域の輝度が異なるようになる。第２画素電極ＰＥ２に印加される電圧は第１画素電極ＰＥ１に印加される電圧の５０％〜９０％である。
【０１０９】
このように一つの画素内にガンマカーブの異なる複数の領域が存在する。これによって、正面と側面の輝度およびカラーが互いに補償されて、側面視認性が向上する。
【０１１０】
図２０を見れば、画素電極１６１は画素電極分離パターン１６７によって互いに分離された第１画素電極１６１ａと第２画素電極１６１ｂを含む。第２画素電極１６１ｂは梯形であり、３面が第１画素電極１６１ａで囲まれている。第１画素電極１６１ａと第２画素電極１６１ｂには各々画素電極分離パターン１６７と並んだ画素電極切開パターン１６６が形成されている。
【０１１１】
ドレイン電極１４３は、第１画素電極１６１ａと接続されて第１画素電極１６１ａに直接に電気信号を印加する第１ドレイン電極１４３ａと、第２画素電極１６１ｂの下部に延長されている第２ドレイン電極１４３ｂとを含む。第２ドレイン電極１４３ｂは第２画素電極１６１ｂと共に結合容量Ｃｃｐを形成する。
【０１１２】
画素電極分離パターン１６７と画素電極切開パターン１６６は共通電極切開パターン２５２と共に液晶層３００を多数の領域に分割する。
【０１１３】
一方、保持電極線１２５は画素電極１６１の周縁に沿って形成されており、上下部の保持電極線１２５は接触孔１５７とブリッジ電極１６８を通じて互いに接続されている。
【０１１４】
図２１を参照して本発明の第５実施形態を説明する。
【０１１５】
画素電極１６１は全体的に四角形形状であり、データ線１４１の延長方向に長く形成されている。画素電極１６１は上下に対称形状を有している。
【０１１６】
画素電極１６１は画素電極分離パターン１６７によって互いに分離されている第１画素電極１６１ａと第２画素電極１６１ｂを含む。第１画素電極１６１ａは画素の中央部に位置し山カッコ形状をなしている。第２画素電極１６１ｂは第１画素電極１６１ａの内部、上部、下部を囲んでいる。第２画素電極１６１ｂは第１画素電極１６１ａに比べて広く形成されている。
【０１１７】
薄膜トランジスタＴは、第１画素電極１６１ａに接続されている第１薄膜トランジスタＴＦＴ１と、第２画素電極１６１ｂに接続されている第２薄膜トランジスタＴＦＴ２を含む。
【０１１８】
各薄膜トランジスタＴＦＴ１、ＴＦＴ２のドレイン電極１４３（図２０参照）は画素電極１６１と重なって保存容量Ｃｓｔを形成する役割を果たし、保存容量はドレイン電極１４３と画素電極１６１の重畳面積に比例する。
【０１１９】
第５実施形態では独立した薄膜トランジスタＴＦＴ１、ＴＦＴ２を利用して各画素電極１６１ａ、１６１ｂに互いに異なる画素電圧を印加することができる。第４実施形態での視認性改善原理は第３実施形態と同一であり、反復説明になるので省略する。
【０１２０】
以上で説明した第４実施形態と第５実施形態において非表示領域の構成は第１実施形態乃至第３実施形態のうちのいずれか一つによる。
【０１２１】
一方、第４実施形態と第５実施形態では画素電極１６１が分けられていて、液晶容量Ｃｌｃと保存容量Ｃｓｔが小さい。これによって、キックバック電圧Ｖｋｂが大きくなって（式１参照）輝度差がさらに問題になる。したがって、第４実施形態と第５実施形態の場合には抵抗部を利用したゲート信号遅延の均一化がさらに必要である。
【０１２２】
本発明のいくつかの実施形態が図示されて説明されたが、本発明の属する技術分野における通常の知識を有する当業者であれば、本発明の原則や精神から外れずに本実施形態を変形できることが分かる。本発明の範囲は添付された請求項とその均等物によって決められる。
【産業上の利用可能性】
【０１２３】
本発明は液晶表示装置の画質向上に利用することができる。
【図面の簡単な説明】
【０１２４】
【図１】本発明の第１実施形態による液晶表示装置における第１基板の配置図である。
【図２】図１のＡ部分の拡大図である。
【図３】図２のIII−III線による断面図である。
【図４】本発明の第１実施形態による液晶表示装置での画素電圧による透過率を示した図面である。
【図５】本発明の第１実施形態による液晶表示装置における画素の等価回路図である。
【図６Ａ】ゲート信号遅延による輝度の不均一を説明するための図面である。
【図６Ｂ】ゲート信号遅延による輝度の不均一を説明するための図面である。
【図６Ｃ】ゲート信号遅延による輝度の不均一を説明するための図面である。
【図７】図１のＢ部分の拡大図である。
【図８】図７のVIII−VIII線による断面図である。
【図９】本発明の第１実施形態による液晶表示装置での輝度の不均一の改善を説明するための図面である。
【図１０】ゲート信号遅延と輝度との関係を示した図面である。
【図１１】寄生容量と輝度との変化を示した図面である。
【図１２】抵抗部の抵抗値によるゲート信号遅延を示した図面である。
【図１３】抵抗部の抵抗値による画素電圧を示した図面である。
【図１４】本発明の第２実施形態による液晶表示装置の要部回路図である。
【図１５】図１４のＣ部分の配置図である。
【図１６】本発明の第３実施形態による液晶表示装置を説明するための図面である。
【図１７】図１６のXVII−XVII線による断面図である。
【図１８】本発明の第４実施形態による液晶表示装置における画素の等価回路図である。
【図１９】本発明の第４実施形態による液晶表示装置の配置図である。
【図２０】本発明の第４実施形態による液晶表示装置での視認性改善原理を示した図面である。
【図２１】本発明の第５実施形態による液晶表示装置の配置図である。
【符号の説明】
【０１２５】
１２１    ゲート線、
１２２    ゲート電極、
１２３    ファン−アウト部、
１２４    ゲートパッド、
１３１    ゲート絶縁膜、
１５１    保護膜、
１６１    画素電極、
１６６    画素電極切開パターン、
１６３    抵抗部、
２００    第２基板、
２５１    共通電極、
２５２    共通電極切開パターン、
３００    シーラント。
【図１】
0005727120.tif 000002
【図２】
0005727120.tif 000003
【図３】
0005727120.tif 000004
【図４】
0005727120.tif 000005
【図５】
0005727120.tif 000006
【図６Ａ】
0005727120.tif 000007
【図６Ｂ】
0005727120.tif 000008
【図６Ｃ】
0005727120.tif 000009
【図７】
0005727120.tif 000010
【図８】
0005727120.tif 000011
【図９】
0005727120.tif 000012
【図１０】
0005727120.tif 000013
【図１１】
0005727120.tif 000014
【図１２】
0005727120.tif 000015
【図１３】
0005727120.tif 000016
【図１４】
0005727120.tif 000017
【図１５】
0005727120.tif 000018
【図１６】
0005727120.tif 000019
【図１７】
0005727120.tif 000020
【図１８】
0005727120.tif 000021
【図１９】
0005727120.tif 000022
【図２０】
0005727120.tif 000023
【図２１】
0005727120.tif 000024