(57)【特許請求の範囲】
【請求項１】
第１端子と第２端子間に電圧が印加されたときに空乏層を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置であり、
前記空乏層の一方を形成する第１導電型の第１の半導体領域と前記空乏層の他方を形成する第２導電型の第２の半導体領域とのいずれか一方の半導体領域に隣接して、該一方の半導体領域とは逆導電型の第３の半導体領域を有し、
前記第３の半導体領域は、不純物を高濃度に含む高濃度領域と、前記高濃度領域に比較して不純物を低濃度に含み、前記高濃度領域の周辺を一巡する低濃度領域と、を有する半導体装置の製造方法であって、
前記高濃度領域及び前記低濃度領域を有する半導体領域を形成するにあたり、半導体基板の一主面上にマスク物質を形成するマスク物質形成工程と、
前記半導体領域の前記高濃度領域に対応する第１の領域上の前記マスク物質を全て取り除くとともに、前記半導体領域の前記低濃度領域に対応する領域であって、前記第１の領域と異なる箇所の第２の領域上の前記マスク物質を、規則的に繰り返される複数の開口により取り除くマスク物質除去工程と、
前記マスク物質除去工程により前記マスク物質が取り除かれた領域に不純物をデポジションする不純物デポジション工程と、
デポジションされた不純物を拡散させ前記半導体領域を形成する拡散工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型エミッタ領域、第２導電型ベース領域、第１導電型ベース領域、及び第２導電型エミッタ領域を、半導体基体の上下方向へ直列に順次隣接させて構成し、
前記第２導電型ベース領域及び前記第２導電型エミッタ領域の少なくとも一方の領域は、
不純物を高濃度に含む高濃度領域と、前記高濃度領域に比較して不純物を低濃度に含む前記高濃度領域の周辺を一巡する低濃度領域と、を有する半導体装置の製造方法であって、
前記高濃度領域及び前記低濃度領域を有する半導体領域を形成するにあたり、半導体基板の一主面上にマスク物質を形成するマスク物質形成工程と、
前記半導体領域の前記高濃度領域に対応する第１の領域上の前記マスク物質を全て取り除くとともに、前記半導体領域の前記低濃度領域に対応する領域であって、前記第１の領域と異なる箇所の第２の領域上の前記マスク物質を、規則的に繰り返される複数の開口により取り除くマスク物質除去工程と、
前記マスク物質除去工程により前記マスク物質が取り除かれた領域に不純物をデポジションする不純物デポジション工程と、
デポジションされた不純物を拡散させ前記半導体領域を形成する拡散工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記第２の領域の複数の開口各々は、前記第１の領域を環状に取り囲む一定幅の開口であって、それぞれが隣り合う他の開口と一定の間隔を有して設けられることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の領域の複数の開口各々は、前記第１の領域を取り囲むメッシュ状の開口であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス分野における半導体装置の製造方法、特にスイッチング素子であるサイリスタの製造方法に関する。
【背景技術】
【０００２】
図４に示す半導体装置２００は、Ｎ型不純物の不純物濃度を有する半導体基板におけるＮ型半導体領域Ｎ１と、半導体基板の一方の主面に露出する上面部を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ１と、半導体基板の一方の主面に露出する上面部を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ２と、半導体基板の他方の主面に露出する下面部を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ２と、を備えている。
また、半導体装置２００において、Ｎ型半導体領域Ｎ２とＰ型半導体領域Ｐ１は、半導体基板の一方の主面において形成された保護膜Ｉ１に設けられた開口ＣＴ１ａ、開口ＣＴ１ｂを介して、それぞれ第１の電極Ｍ１ａ、第３の電極Ｍ１ｂにオーミック接触される。同様に、Ｐ型半導体領域Ｐ２は、半導体基板の他方の主面において形成された保護膜Ｉ２に設けられた開口ＣＴ２を介して、第２の電極Ｍ２にオーミック接触される。第１の電極Ｍ１ａは、端子Ｔｋ（カソード端子）に、第３の電極Ｍ１ｂは、端子Ｔｇ（ゲート端子）に、第２の電極Ｍ２は、端子Ｔａ（アノード端子）にそれぞれ接続される。
【０００３】
以上の構成により、半導体装置２００は、端子Ｔａと端子Ｔｋとの間に、Ｐ型半導体領域Ｐ２（Ｐエミッタ領域、以下アノード層とする）、Ｎ型半導体領域Ｎ１（Ｎベース領域、以下バルク層とする）及びＰ型半導体領域Ｐ１から構成されるＰＮＰバイポーラトランジスタと、Ｎ型半導体領域Ｎ１、Ｐ型半導体領域Ｐ１（Ｐベース領域、以下単にベース層とする）及びＮ型半導体領域Ｎ２（Ｎエミッタ領域、以下カソード層とする）から構成されるＮＰＮバイポーラトランジスタとが接続されたサイリスタである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−６８８７３号公報
【特許文献２】特開平１１−１１１８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような、サイリスタにおいて、端子Ｔａと端子Ｔｋに、端子Ｔａが端子Ｔｋに対して高くなるように電圧を印加すると、バルク層とベース層との界面に形成されるＰＮ接合Ｊ２は逆方向にバイアスされ、サイリスタの順方向耐電圧を維持する。このため、印加可能なサイリスタの順方向電圧の最大値、すなわちサイリスタの順方向耐電圧（ブレークオーバ電圧ＶＢＯ）を高めるためには、ＰＮ接合Ｊ２の逆方向バイアス時の耐圧を高める必要がある。
【０００６】
ところで、半導体基体の上側主表面及び下側主表面に垂直な断面を考えた場合、ＰＮ接合Ｊ２の曲率がゼロである中央部に比べて、ＰＮ接合Ｊ２の曲率が大きいベース層の端部において、空乏層の伸びが短いことが知られている。
これは、アノード層のうちベース層端部に対向する領域から注入され、ベース層の端部の空乏層ＤＬに到達する少数キャリアによって、空乏層ＤＬの幅が狭くなるためである。空乏層ＤＬの幅が狭くなることで、ベース層の端部の空乏層ＤＬに加わる電界強度が増加する。これにより、ベース層の端部においては、電界集中が生じて降伏が起き易くなるので、ベース層の中央部に比べ逆方向バイアス時の耐圧が低くなる。つまり、サイリスタのブレークオーバ電圧ＶＢＯは、ベース層の端部における耐圧により決定される。
【０００７】
上記とは反対に、サイリスタにおいて、今度は端子Ｔａと端子Ｔｋに、端子Ｔｋ側が端子Ｔａに対して高くなるように電圧を印加すると、バルク層とアノード層との界面に形成されるＰＮ接合Ｊ３には逆方向バイアス電圧が印加され、サイリスタの逆方向耐電圧（ブレークダウン電圧ＶＢＲ）を維持する。このため、印加可能なサイリスタの逆方向電圧の最大値、すなわちサイリスタの逆方向耐電圧を高めるためには、ＰＮ接合Ｊ３の逆方向バイアス時の耐圧を高める必要がある。
上記ブレークオーバ電圧ＶＢＯの場合と同じく、半導体基体の上側主表面及び下側主表面に垂直な断面を考えた場合、ＰＮ接合Ｊ３の曲率がゼロである中央部に比べて、ＰＮ接合Ｊ３の曲率が大きいアノード層の端部において、空乏層の伸びが短い。そのため、アノード層の端部においては、電界集中が生じて降伏が起き易くなるので、アノード層の中央部に比べ逆方向バイアス時の耐圧が低い。つまり、サイリスタの逆方向耐電圧は、Ｐアノード層の端部における耐圧により決定される。
【０００８】
このように、従来において、サイリスタの順逆両方向の耐圧（ブレークオーバ電圧ＶＢＯ及びブレークダウン電圧ＶＢＲ）は、それぞれベース層、アノード層の端部において決定されていた。本発明は、ブレークオーバ電圧ＶＢＯまたはブレークダウン電圧ＶＢＲの端部での低下を抑制し、順方向動作において実質的な電流容量を減少させることのないサイリスタを提供することにある。
なお、上記特許文献１及び２は、一導電型の不純物領域のうちの高濃度領域と低濃度領域とを一つの工程で形成する技術を開示しているにすぎない。
【課題を解決するための手段】
【００１１】
本発明は、第１端子と第２端子間に電圧が印加されたときに空乏層を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置であり、前記空乏層の一方を形成する第１導電型の第１の半導体領域と前記空乏層の他方を形成する第２導電型の第２の半導体領域とのいずれか一方の半導体領域に隣接して、該一方の半導体領域とは逆導電型の第３の半導体領域を有し、前記第３の半導体領域は、不純物を高濃度に含む高濃度領域と、前記高濃度領域に比較して不純物を低濃度に含み、前記高濃度領域の周辺を一巡する低濃度領域と、を有する半導体装置の製造方法であって、前記高濃度領域及び前記低濃度領域を有する半導体領域を形成するにあたり、半導体基板の一主面上にマスク物質を形成するマスク物質形成工程と、前記半導体領域の前記高濃度領域に対応する第１の領域上の前記マスク物質を全て取り除くとともに、前記半導体領域の前記低濃度領域に対応する領域であって、前記第１の領域と異なる箇所の第２の領域上の前記マスク物質を、規則的に繰り返される複数の開口により取り除くマスク物質除去工程と、前記マスク物質除去工程により前記マスク物質が取り除かれた領域に不純物をデポジションする不純物デポジション工程と、デポジションされた不純物を拡散させ前記半導体領域を形成する拡散工程と、を含むことを特徴とする。
また、本発明は、第１導電型エミッタ領域、第２導電型ベース領域、第１導電型ベース領域、及び第２導電型エミッタ領域を、半導体基体の上下方向へ直列に順次隣接させて構成し、前記第２導電型ベース領域及び前記第２導電型エミッタ領域の少なくとも一方の領域は、不純物を高濃度に含む高濃度領域と、前記高濃度領域に比較して不純物を低濃度に含む前記高濃度領域の周辺を一巡する低濃度領域と、を有する半導体装置の製造方法であって、前記高濃度領域及び前記低濃度領域を有する半導体領域を形成するにあたり、半導体基板の一主面上にマスク物質を形成するマスク物質形成工程と、前記半導体領域の前記高濃度領域に対応する第１の領域上の前記マスク物質を全て取り除くとともに、前記半導体領域の前記低濃度領域に対応する領域であって、前記第１の領域と異なる箇所の第２の領域上の前記マスク物質を、規則的に繰り返される複数の開口により取り除くマスク物質除去工程と、前記マスク物質除去工程により前記マスク物質が取り除かれた領域に不純物をデポジションする不純物デポジション工程と、デポジションされた不純物を拡散させ前記半導体領域を形成する拡散工程と、を含むことを特徴とする。
【００１２】
また、上記半導体装置の製造方法において、前記第２の領域の複数の開口各々は、前記第１の領域を環状に取り囲む一定幅の開口であって、それぞれが隣り合う他の開口と一定の間隔を有して設けられることを特徴とする。
【００１３】
また、上記半導体装置の製造方法において、前記第２の領域の複数の開口各々は、前記第１の領域を取り囲むメッシュ状の開口であることを特徴とする。
【発明の効果】
【００１４】
この本発明によれば、空乏層が形成されているＰＮ接合に対向する半導体領域から、空乏層へ到達する少数キャリア（ホール）のうち、低濃度領域から空乏層へ到達する少数キャリアは減少し、低濃度領域に対向して形成されている部分の空乏層の幅が狭くなることを抑制できる。これにより、空乏層が形成されているＰＮ接合に対向する半導体領域全てを高濃度で形成する場合に比べ、耐電圧（ブレークオーバ電圧ＶＢＯまたはブレークダウン電圧ＶＢＲ）の低下を抑制することができる。
また、サイリスタのオン動作に係るアノード層の中央部を、高濃度の不純物領域のままにできるので、順方向動作において実質的な電流容量を減少させることのないサイリスタを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置１００の構成を示す断面図である。
【図２】本発明の半導体装置１００のアノード層の形成に用いられるフォトマスクのパターンの平面図、及び同フォトマスクを用いた半導体装置の部分断面図である。
【図３】本発明の半導体装置１００のアノード層の形成に用いられる、他のフォトマスクのパターンの平面図、及び同フォトマスクを用いた半導体装置の部分断面図である。
【図４】関連する半導体装置２００の構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の実施形態におけるサイリスタ（半導体装置１００）の断面図を示している。なお、図４と同一の部分には同一の符号を付している。半導体装置１００は、図１に示すように、Ｎ型不純物の不純物濃度を有する半導体基板におけるＮ型半導体領域Ｎ１と、半導体基板の一方の主面に露出する上面部を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ１と、半導体基板の一方の主面に露出する上面部を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ２と、半導体基板の他方の主面に露出する下面部を除いて前記Ｎ型半導体領域Ｎ１に隣接するＰ型半導体領域Ｐ２と、を備えている。
ここで、Ｎ型半導体領域Ｎ２は、平面視においてＰ型半導体領域Ｐ１の内側にあり、またＮ型半導体領域Ｎ２は半導体基板表面からの深さ方向に、Ｐ型半導体領域Ｐ１に比較して浅く形成されている。
また、本実施形態において、Ｐ型半導体領域Ｐ１及びＰ型半導体領域Ｐ２の両方の領域は、Ｎ型半導体領域Ｎ１を介して対向している。また、Ｐ型半導体領域Ｐ１及びＰ型半導体領域Ｐ２の両方の領域は、それぞれＰ型不純物を高濃度に含む高濃度Ｐ型半導体領域Ｐ１ａ、Ｐ２ａ（高濃度領域）と、高濃度領域に比較してＰ型不純物を低濃度に含み、高濃度領域の周辺を一巡する低濃度Ｐ型半導体領域Ｐ１ｂ、Ｐ２ｂ（低濃度領域）と、を有している。
【００１７】
また、半導体装置１００において、Ｎ型半導体領域Ｎ２とＰ型半導体領域Ｐ１は、半導体基板の一方の主面において形成された保護膜Ｉ１に設けられた開口ＣＴ１ａ、開口ＣＴ１ｂを介して、それぞれ第１の電極Ｍ１ａ、第３の電極Ｍ１ｂにオーミック接触される。同様に、Ｐ型半導体領域Ｐ２は、半導体基板の他方の主面において形成された保護膜Ｉ２に設けられた開口ＣＴ２を介して、第２の電極Ｍ２にオーミック接触される。第１の電極Ｍ１ａは、端子Ｔｋ（カソード端子）に、第３の電極Ｍ１ｂは、端子Ｔｇ（ゲート端子）に、第２の電極Ｍ２は、端子Ｔａ（アノード端子）にそれぞれ接続される。
以上の構成により、半導体装置１００は、端子Ｔａと端子Ｔｋとの間に、Ｐ型半導体領域Ｐ２（Ｐエミッタ領域、以下アノード層とする）、Ｎ型半導体領域Ｎ１（Ｎベース領域、以下バルク層とする）及びＰ型半導体領域Ｐ１から構成されるＰＮＰバイポーラトランジスタと、Ｎ型半導体領域Ｎ１、Ｐ型半導体領域Ｐ１（Ｐベース領域、以下単にベース層とする）及びＮ型半導体領域Ｎ２（Ｎエミッタ領域、以下カソード層とする）から構成されるＮＰＮバイポーラトランジスタとが接続されたサイリスタである。
【００１８】
ここで、まず、半導体装置１００の製造方法について説明する。
最初に、Ｎ型不純物の不純物濃度を有する半導体基板（バルク層となる）を用意する。次に、Ｐ型半導体領域Ｐ２（アノード層）を形成する工程に進む。まず、半導体基板のアノード側表面（他方の主面）に下地酸化膜を形成し、酸化膜上にイオン注入のマスクとなるフォトレジスト（例えばポジ型のフォトレジスト）を塗布する。次に、フォトマスクを用いて露光を行う。
図２は、露光において用いるフォトマスクのパターンの平面図（図２（ａ））、及びイオン注入後の半導体基板の断面図を示す。
【００１９】
図２（ａ）に示すフォトマスクのパターンの平面図においては、アノード層のうちの高濃度Ｐ型半導体領域となるべき領域Ｐ２ａのフォトレジストを感光させる矩形状光透過部Ｍ２２ａ、アノード層のうちの低濃度Ｐ型半導体領域Ｐ２ｂとなるべき領域のフォトレジストを感光させる複数の環状光透過部Ｍ２２ｂを示している。
複数の環状光透過部Ｍ２２ｂ各々は、矩形状光透過部Ｍ２２ａを環状に取り囲む一定幅の開口であって、複数の開口各々が隣り合う他の開口と一定の間隔（遮光部に相当する）を有するように規則的に設けられている。
この図２（ａ）のフォトマスクのパターンが半導体基板で転写され、矩形状光透過部Ｍ２２ａに対応する開口、複数の環状光透過部Ｍ２２ｂ各々に対応する開口がフォトレジストにおいて形成され、これらの開口から、Ｐ型不純物イオン（例えばボロンイオン）が注入される。
【００２０】
アノード層を形成するイオン注入後において、複数の環状光透過部Ｍ２２ｂ各々に対応するフォトレジストにおける開口から注入されたＰ型不純物イオンは活性化されず、低濃度Ｐ型半導体領域となるべき領域は離散的であり、互いの不純物領域が繋がっておらず、一部にＮ型半導体領域が存在する。また、複数の環状光透過部Ｍ２２ｂのうち最も内側の矩形状光透過部Ｍ２２ｂに対応するフォトレジストにおける開口と矩形状光透過部Ｍ２２ａに対応するフォトレジストにおける開口とから注入されたＰ型不純物イオンは活性化されず、低濃度Ｐ型半導体領域Ｐ２ｂとなるべき領域と、高濃度Ｐ型半導体領域Ｐ２ａとなるべき領域とが繋がっておらず、その間にＮ型半導体領域が存在する。
【００２１】
フォトレジスト剥離後、注入したＰ型不純物イオンの活性化のための熱処理を行い、イオン注入した不純物の横方向の拡散により、活性化されていない互いの不純物領域を繋げ、低濃度Ｐ型半導体領域Ｐ２ｂとなるべき領域同士の間、低濃度Ｐ型半導体領域Ｐ２ｂとなるべき領域と高濃度Ｐ型半導体領域Ｐ２ａとなるべき領域との間に、Ｎ型半導体領域がなくなるようにする。
図２（ｂ）は、図２（ａ）のフォトマスクのパターン上を走るＡＡ’線に沿った部分に対応する半導体装置１００の断面を示した断面図であり、熱処理（拡散）後のアノード層及びバルク層を示している。熱処理後、低濃度Ｐ型半導体領域Ｐ２ｂとなるべき領域同士の間、低濃度Ｐ型半導体領域Ｐ２ｂとなるべき領域と高濃度Ｐ型半導体領域Ｐ２ａとなるべき領域との間に存在したＮ型半導体領域はなくなり、活性化されていなかった不純物領域同士が繋がり、図２（ｂ）に示すように、高濃度領域Ｐ２ａに対応するＰ型半導体領域Ｐ２２ａ及び低濃度領域Ｐ２ｂに対応するＰ型半導体領域Ｐ２２ｂが形成される。
このようにして、Ｐ型不純物を高濃度に含むＰ型半導体領域Ｐ２ａ（高濃度領域）と、高濃度領域に比較してＰ型不純物を低濃度に含み、Ｐ型半導体領域Ｐ２ａの周辺を一巡する低濃度のＰ型半導体領域Ｐ２ｂ（低濃度領域）とからなる、アノード層（Ｐ型半導体領域Ｐ２）が形成される。
【００２２】
続いて、ベース層（Ｐ型半導体領域Ｐ１）を形成する工程に進む。半導体基板のカソード側表面（一方の主面）に下地酸化膜を形成し、酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、矩形状光透過部が設けられたフォトマスクを用いて露光を行い、露光されたフォトレジストにおける開口からＰ型不純物イオン（例えばボロンイオン）注入を行う。また、フォトレジスト剥離後、注入したＰ型不純物イオンの活性化のための熱処理を行い、ベース層を形成する。
もちろん、この際用いるフォトマスクは、矩形状光透過部が設けられたフォトマスクであってもよいが、上記アノード層を形成する際に用いたフォトマスクと同様に複数の環状の光透過部が設けられたフォトマスクであってもよい。図１に構造を示すサイリスタは、アノード層形成の際と同様のフォトマスクを用いた場合を示している。図１に示すサイリスタの場合、Ｐ型不純物イオン注入活性化のための熱処理後、高濃度のＰ型半導体領域Ｐ１ａ（高濃度領域）と、高濃度領域に比較して不純物を低濃度に含むＰ型半導体領域Ｐ１ａの周辺を一巡する低濃度のＰ型半導体領域Ｐ１ｂ（低濃度領域）とからなる、ベース層（Ｐ型半導体領域Ｐ１）が形成されている。
【００２３】
続いて、カソード層（Ｎ型半導体領域Ｎ２）を形成する工程に進む。半導体基板のカソード側表面（一方の主面）に下地酸化膜を形成し、酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。フォトマスクを用いて露光を行い、露光されたフォトレジストにおける開口からＮ型不純物イオン（例えばリンイオン）を行う。
この際用いるフォトマスクは、矩形状にフォトレジストを感光させる光透過部がベース層の光透過部に対して内側になるように設けられたフォトマスクである。
上記工程と同様、フォトレジスト剥離後、注入したＮ型不純物イオンの活性化のための熱処理を行い、カソード層を形成する。
【００２４】
続いて、電極形成工程に進む。アノード、カソード、ゲートの各電極を形成する際、必要に応じて既に形成されたアノード層、カソード層、ベース層各々の表面に、イオン注入法によりオーミック層（図１において不図示）を形成する。その後、保護膜Ｉ１、保護膜Ｉ２を形成し、メタル電極と各半導体領域の電気的接触を得るため、開口ＣＴ１ａ、開口ＣＴ２及び開口ＣＴ１ｂを形成する。最後に、各開口ＣＴ１ａ、開口ＣＴ２及び開口ＣＴ１ｂ上に、メタル電極となる金属材料、例えばアルミニウムを堆積し、アルミニウムをパターニングして、カソード電極Ｍ１ａ、アノード電極Ｍ２及びゲート電極Ｍ１ｂを形成する。
【００２５】
このようにして形成された半導体装置１００は、アノード端子Ｔａ（第１端子）とカソード端子Ｔｋ（第２端子）間に電圧が印加されたときに空乏層ＤＬを形成することによりアノード端子Ｔａとカソード端子Ｔｋ間の電流通電を阻止する半導体装置である。
半導体装置１００は、空乏層ＤＬの一方を形成するＮ型半導体領域Ｎ１（第１導電型の第１の半導体領域、バルク層）と空乏層ＤＬの他方を形成するＰ型半導体領域Ｐ１（第２導電型の第２の半導体領域、ベース層）とのいずれか一方の半導体領域（ここではバルク層）に隣接して、該一方の半導体領域とは逆導電型の第３の半導体領域（Ｐ型半導体領域Ｐ２、アノード層）を有している。また、アノード層は、不純物を高濃度に含むＰ型半導体領域Ｐ２ａ（高濃度領域）と、Ｐ型半導体領域Ｐ２ａに比較してＰ型不純物を低濃度に含み、Ｐ型半導体領域Ｐ２ａの周辺を一巡するＰ型半導体領域Ｐ２ｂ（低濃度領域）と、を有している。
【００２６】
この本発明によれば、空乏層ＤＬが形成されているＰＮ接合Ｊ２に対向する半導体領域（アノード層）から、空乏層ＤＬへ到達する少数キャリア（ホール）のうち、低濃度領域（Ｐ型半導体領域Ｐ２ｂ）から空乏層ＤＬへ到達する少数キャリアは減少し、低濃度領域（Ｐ型半導体領域Ｐ２ｂ）に対向して形成されている部分の空乏層の幅が狭くなることを抑制できる。これにより、空乏層ＤＬが形成されているＰＮ接合Ｊ２に対向するアノード層全てを高濃度で形成する場合に比べ、順方向耐電圧（ブレークオーバ電圧ＶＢＯ）の低下を抑制することができる。
また、サイリスタのオン動作に係るアノード層の中央部（Ｐ型半導体領域Ｐ２ａ）を、高濃度の不純物領域のままにできるので、順方向動作において実質的な電流容量を減少させることのないサイリスタを提供することができる。
【００２７】
また、上記製造方法の説明において述べたように、ベース層（Ｐ型半導体領域Ｐ１）においてもＰ型半導体領域Ｐ１ａ（高濃度領域）と、Ｐ型半導体領域Ｐ１ａに比較して不純物を低濃度に含むＰ型半導体領域Ｐ１ａの周辺を一巡するＰ型半導体領域Ｐ１ｂ（低濃度領域）と、を有している場合、以下に述べるように逆方向耐電圧（ブレークダウン電圧ＶＢＲ）の低下をも抑制することができる。
つまり、半導体装置１００は、アノード端子Ｔａ（第１端子）とカソード端子Ｔｋ（第２端子）間に、カソード端子Ｔｋがアノード端子Ｔａに対して高くなるように、電圧を印加したとき、ＰＮ接合Ｊ３に逆方向バイアス電圧が印加され、サイリスタの逆方向耐電圧（ブレークダウン電圧ＶＢＲ）を維持する。
【００２８】
ここで、空乏層が形成されているＰＮ接合Ｊ３に対向するベース層（Ｐ型半導体領域Ｐ１）から、空乏層へ到達する少数キャリア（ホール）のうち、低濃度領域（Ｐ型半導体領域Ｐ１ｂ）から空乏層へ到達する少数キャリアは減少し、低濃度領域（Ｐ型半導体領域Ｐ１ｂ）に対向して形成されている部分の空乏層の幅が狭くなることを抑制できる。これにより、空乏層が形成されているＰＮ接合Ｊ３に対向するベース層全てを高濃度で形成する場合に比べ、逆方向耐電圧（ブレークダウン電圧ＶＢＲ）の低下を抑制することができる。
このように、サイリスタには、アノード端子Ｔａ（第１端子）とカソード端子Ｔｋ（第２端子）間に順方向の電圧が印加されたときにＰＮ接合Ｊ２に、逆方向の電圧が印加されたときにＰＮ接合Ｊ３に、それぞれ空乏層が形成される。本発明により、低濃度Ｐ型半導体領域Ｐ２ｂを設けた場合、ＰＮ接合Ｊ２に空乏層が形成されているときは、ＰＮ接合Ｊ２に対向する低濃度Ｐ型半導体領域Ｐ２ｂから空乏層へ到達する少数キャリアを減少できる。また、低濃度Ｐ型半導体領域Ｐ１ｂを設けた場合、ＰＮ接合Ｊ３に空乏層が形成されているときは、ＰＮ接合Ｊ３に対向する低濃度Ｐ型半導体領域Ｐ１ｂから空乏層へ到達する少数キャリアを減少できる。これによって、サイリスタの順方向耐電圧（ブレークオーバ電圧ＶＢＯ）と逆方向耐電圧（ブレークダウン電圧ＶＢＲ）との少なくとも一方の耐電圧の低下を、従来構造のサイリスタに比べて抑制できる。
【００２９】
また、図３は、露光において用いる、他のフォトマスクのパターンの平面図（図３（ａ））、及びイオン注入後の半導体基板の断面図を示す。
図３（ａ）に示すフォトマスクのパターンの平面図においては、アノード層（Ｐ型半導体領域Ｐ２）のうちの高濃度Ｐ型半導体領域Ｐ２ａとなるべき領域のフォトレジストを感光させる矩形状光透過部Ｍ２２ａ、アノード層のうちの低濃度Ｐ型半導体領域Ｐ２ｂとなるべき領域のフォトレジストを感光させる複数の光透過部Ｍ２２ｂを示している。
複数の光透過部Ｍ２２ｂ各々は、矩形状光透過部Ｍ２２ａを取り囲むメッシュ状の開口であることを特徴としている。ここで、複数の矩形状光透過部Ｍ２２ｂは、例えば縦及び横の長さが一定の長方形あるいは正方形の矩形部から構成され、光透過部である長方形或いは正方形同士は一定の間隔（遮光部に相当する）で規則的に繰り返される構成となっている。
【００３０】
アノード層形成工程において、この図３（ａ）のフォトマスクのパターンがフォトレジストに転写された後の形状は、矩形状光透過部Ｍ２２ａに対応する開口、複数の矩形状光透過部Ｍ２２ｂ各々に対応する開口から成り、これらのフォトレジストにおける開口から、Ｐ型不純物イオン（例えばボロンイオン）が注入される。
そして、このフォトマスクを用いたイオン注入に続く熱処理により、上述した製造方法と同様、Ｐ型不純物を高濃度に含む高濃度Ｐ型半導体領域Ｐ２ａと、高濃度Ｐ型半導体領域Ｐ２ａに比較してＰ型不純物を低濃度に含み、高濃度Ｐ型半導体領域Ｐ２ａを一巡する低濃度Ｐ型半導体領域Ｐ２ｂとから成るアノード層（Ｐ型半導体領域Ｐ２）が形成される。
【００３１】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。
例えば、上記実施形態の説明においては、イオン注入を行う際、下地酸化膜の形成後にフォトレジストを塗布するものとしたが、この下地酸化膜形成は必ずしも必要な工程ではなく、省略してもよい。
また、上記実施形態の説明においては、イオン注入よりベース層、アノード層、カソード層、オーミック層を形成したが、マスク物質としてフォトレジストを用いず、酸化膜を用いてもよい。この場合、半導体基板の一主面上にマスク物質である酸化膜を形成し、この酸化膜のうち高濃度領域及び低濃度領域となるべき領域の酸化膜を、上記フォトマスクを用いて開口し、酸化膜における開口から半導体基板へ不純物をデポジションして（例えば拡散源として固体、液体または気体を用いて）熱拡散法により高濃度領域及び低濃度領域を形成してもよい。
また、上記実施形態の説明においては、アノード層、ベース層、カソード層の順に形成する場合について説明したが、この順に形成しなくても本発明の半導体装置を製造できる。例えば、ベース層形成後、アノード層を形成してもよく、また、アノード層とベース層を同時に形成してもよい。
【００３２】
また、本発明の実施形態においては、ゲート端子付き３端子のサイリスタを例にとり説明したが、２端子サイリスタに本発明を適用してもよい。２端子サイリスタとしては、例えば、次の構造を有するサイリスタが考えられる。２端子サイリスタは、第１導電型不純物の不純物濃度を有する半導体基板における第１導電型半導体領域（例えばＰ型半導体領域Ｐ１）と、半導体基板の一方の主面に露出する上面部を除いて前記Ｐ型半導体領域Ｐ１に隣接する第２導電型半導体領域（Ｎ型半導体領域Ｎ２）と、半導体基板の一方の主面に露出する上面部を除いて前記Ｎ型半導体領域Ｎ２に隣接するＰ型半導体領域Ｐ３と、半導体基板の他方の主面に露出する下面部を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ４と、半導体基板の他方の主面に露出する下面部を除いて前記Ｎ型半導体領域Ｎ４に隣接するＰ型半導体領域Ｐ５と、を備える。また、２端子サイリスタは、Ｐ型半導体領域Ｐ３とＮ型半導体領域Ｎ２が、第１の電極Ｍ１にオーミック接触され、Ｐ型半導体領域Ｐ５とＮ型半導体領域Ｎ４が、第２の電極Ｍ２にオーミック接触される。また、２サイリスタの第１の電極Ｍ１は、端子Ｔ１（アノード端子）に、第２の電極Ｍ２は、端子Ｔ２（カソード端子）に夫々接続される。
【００３３】
この２端子サイリスタの場合、順方向動作（アノード端子電圧＞カソード端子電圧）において、Ｎ型半導体領域Ｎ２とＰ型半導体領域Ｐ１との間のＰＮ接合に逆バイアスが印加され空乏層が形成される。本発明により、Ｎ型半導体領域Ｎ４を高濃度と低濃度からなる領域で構成することで、空乏層へ到達する少数キャリア（この場合は電子）の増加が抑えられ、Ｎ型半導体領域Ｎ２の端部におけるブレークオーバ電圧ＶＢＯの低下を抑制することができる。
また、逆方向動作（アノード端子電圧＜カソード端子電圧）において、Ｎ型半導体領域Ｎ４とＰ型半導体領域Ｐ１との間のＰＮ接合に逆バイアスが印加され空乏層が形成される。本発明により、Ｎ型半導体領域Ｎ２を高濃度と低濃度からなる領域で構成することで、空乏層へ到達する少数キャリア（この場合は電子）の増加が抑えられ、Ｎ型半導体領域Ｎ４の端部におけるブレークオーバ電圧ＶＢＯ’の低下を抑制することができる。
【符号の説明】
【００３４】
Ｎ１，Ｎ２，Ｎ４…Ｎ型半導体領域、Ｐ１，Ｐ２，Ｐ１ａ，Ｐ２ａ，Ｐ１ｂ，Ｐ２ｂ，Ｐ３，Ｐ５…Ｐ型半導体領域、ＤＬ…空乏層、Ｊ１，Ｊ２，Ｊ３…ＰＮ接合、ＣＴ１ａ，ＣＴ１ｂ，ＣＴ２…開口、Ｍ１ａ，Ｍ１ｂ，Ｍ２，Ｍ１…電極、Ｉ１，Ｉ２…保護膜、Ｔａ，Ｔｋ，Ｔｇ，Ｔ１，Ｔ２…端子
【図１】
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【図２】
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【図３】
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【図４】
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