(57)【特許請求の範囲】
【請求項１】
フェイルセーフ動作及びトレラント動作にて動作可能なフローティングウェル電圧生成回路であって、前記回路は、
電源電圧及びバイアス電圧のうちどちらか高い方の電圧を出力するように設計されている第１コンパレータ・ブロック；
前記バイアス電圧及びＩＯパッドを通して供給される外部電圧のうちどちらか高い方の電圧を出力するように設計されている第２コンパレータ・ブロック；
前記第１コンパレータ・ブロック及び前記第２コンパレータ・ブロックの出力のうちどちらか高い方の電圧を出力するように設計されている第３コンパレータ・ブロック；
から構成され、
前記フェイルセーフ動作とは、前記電源電圧がゼロの動作モードであり、
前記トレラント動作とは、前記ＩＯパッドを通して供給される外部電圧が、ゼロと、前記電源電圧より高い電圧との間で変化する動作モードであって、
ノーマル動作、前記フェイルセーフ動作及び前記トレラント動作の際に、前記第１コンパレータ・ブロック、前記第２コンパレータ・ブロック及び前記第３コンパレータ・ブロックの各々の、一つ以上の各構成能動素子に印加される電圧が、最大許容電圧以下に抑えられており、
前記バイアス電圧が、前記トレラント動作の際に、前記ＩＯパッドを通して供給される外部電圧に追随し、
前記バイアス電圧が、前記ノーマル動作の際に、前記電源電圧を分割した値となり、
前記バイアス電圧が、前記フェイルセーフ動作の際に、前記第１コンパレータ・ブロックの一つ以上の構成能動素子の最大許容電圧以下に収まることを特徴とする回路。
【請求項２】
前記第１コンパレータ・ブロック、前記第２コンパレータ・ブロック及び前記第３コンパレータ・ブロックの各々の、一つ以上の構成能動素子が、ＭＯＳトランジスタであることを特徴とする請求項１に記載の回路。
【請求項３】
前記第１コンパレータ・ブロック、前記第２コンパレータ・ブロック及び前記第３コンパレータ・ブロックの各々が、
ソース端子及びドレイン端子のどちらか一方において第１電圧を入力するように設計された第１ＰＭＯＳトランジスタ； 及び、
ソース端子及びドレイン端子のどちらか一方において第２電圧を入力するように設計された第２ＰＭＯＳトランジスタ、から構成され、
前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１電圧に接続されていない側の端子が、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電圧に接続されていない側の端子に連結されて出力端子となり、
前記第１ＰＭＯＳトランジスタのバルク端子が、前記第２ＰＭＯＳトランジスタのバルク端子に連結されており、
前記第１ＰＭＯＳトランジスタのゲート端子が、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電圧に接続されている側の端子に連結されており、
前記第２ＰＭＯＳトランジスタのゲート端子が、前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１電圧に接続されている側の端子に連結されていることを特徴とする請求項２に記載の回路。
【請求項４】
前記第３コンパレータ・ブロックの出力電圧が、前記電源電圧及び前記ＩＯパッドを通して供給される外部電圧のうちどちらかひとつとほぼ等しくなるよう、前記バイアス電圧が制御されていることを特徴とする請求項３に記載の回路。
【請求項５】
前記第３コンパレータ・ブロックの出力電圧が、バッファー回路の出力ステージにおいて、ＰＭＯＳトランジスタのバルク端子に印加されることを特徴とする請求項３に記載の回路。
【請求項６】
前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのバルク端子同士を連結する経路が、前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１電圧に接続されていない側の端子と、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電圧に接続されていない側の端子とを連結する経路と短絡していることを特徴とする請求項３に記載の回路。
【請求項７】
フェイルセーフ動作及びトレラント動作にて動作可能なフローティングウェル用電圧を生成する方法であって、前記方法は、
第１コンパレータ・ブロックを通して、電源電圧とバイアス電圧のうちどちらか高い方の電圧を出力するステップ；
第２コンパレータ・ブロックを通して、ＩＯパッドを通して供給される外部電圧と前記バイアス電圧のうちどちらか高い方の電圧を出力するステップ； 及び、
第３コンパレータ・ブロックを通して、前記第１コンパレータ・ブロックの出力電圧と前記第２コンパレータ・ブロックの出力電圧のうちどちらか高い方の電圧を出力するステップで構成され、
前記フェイルセーフ動作とは、前記電源電圧がゼロの動作モードであり、
前記トレラント動作とは、前記ＩＯパッドを通して供給される外部電圧が、ゼロと、前記電源電圧より高い電圧との間で変化する動作モードであって、
ノーマル動作、前記フェイルセーフ動作及び前記トレラント動作の際に、前記第１コンパレータ・ブロック、前記第２コンパレータ・ブロック及び前記第３コンパレータ・ブロックの各々の、一つ以上の各構成能動素子に印加される電圧を最大許容電圧以下に抑え、
前記バイアス電圧が、前記トレラント動作の際に、前記ＩＯパッドを通して供給される外部電圧に追随し、
前記バイアス電圧が、前記ノーマル動作の際に、前記電源電圧を分割した値となり、
前記バイアス電圧が、前記フェイルセーフ動作の際に、前記第１コンパレータ・ブロックの一つ以上の構成能動素子の最大許容電圧以下に収まる、ことを特徴とする、方法。
【請求項８】
前記第１コンパレータ・ブロック、前記第２コンパレータ・ブロック及び前記第３コンパレータ・ブロックの各々が、
ソース端子及びドレイン端子のどちらか一方において第１電圧を入力するように設計された第１ＰＭＯＳトランジスタ； 及び、
ソース端子及びドレイン端子のどちらか一方において第２電圧を入力するように設計された第２ＰＭＯＳトランジスタ、から構成され、
前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１電圧に接続されていない側の端子を、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電圧に接続されていない側の端子に連結して出力端子とし、
前記第１ＰＭＯＳトランジスタのバルク端子を、第２ＰＭＯＳトランジスタのバルク端子に連結し、
前記第１ＰＭＯＳトランジスタのゲート端子を、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電圧に接続されている側の端子に連結し、
前記第２ＰＭＯＳトランジスタのゲート端子を、前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１電圧に接続されている側の端子に連結することを特徴とする請求項７に記載の方法。
【請求項９】
前記第３コンパレータ・ブロックの出力電圧を、バッファー回路の出力ステージにおいて、ＰＭＯＳトランジスタのバルク端子に印加することを特徴とする請求項８に記載の方法。
【請求項１０】
前記第３コンパレータ・ブロックの出力電圧が、前記電源電圧及び前記ＩＯパッドを通して供給される外部電圧のうちどちらかひとつとほぼ等しくなるよう、前記バイアス電圧を制御することを特徴とする請求項８に記載の方法。
【請求項１１】
前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのバルク端子同士を連結する経路を、前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１電圧に接続されていない側の端子と、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電圧に接続されていない側の端子とを連結する経路と短絡することを特徴とする請求項８に記載の方法。
【請求項１２】
フローティングウェル電圧生成回路を含む出力ステージから構成されるバッファー回路であって、前記フローティングウェル電圧生成回路は、
電源電圧及びバイアス電圧のうちどちらか高い方の電圧を出力するように設計されている第１コンパレータ・ブロック；
前記バイアス電圧及びＩＯパッドを通して供給される外部電圧のうちどちらか高い方の電圧を出力するように設計されている第２コンパレータ・ブロック；
前記第１コンパレータ・ブロック及び前記第２コンパレータ・ブロックの出力のうちどちらか高い方の電圧を出力するように設計されている第３コンパレータ・ブロック；
から構成され、
前記フェイルセーフ動作とは、前記電源電圧がゼロの動作モードであり、
前記トレラント動作とは、前記ＩＯパッドを通して供給される外部電圧が、ゼロと、前記電源電圧より高い電圧との間で変化する動作モードであって、
ノーマル動作、前記フェイルセーフ動作及び前記トレラント動作の際に、前記第１コンパレータ・ブロック、前記第２コンパレータ・ブロック及び前記第３コンパレータ・ブロックの各々の、一つ以上の各構成能動素子に印加される電圧が、最大許容電圧以下に抑えられており、
前記フローティングウェル電圧生成回路の前記第３コンパレータ・ブロックの出力は、前記バッファー回路の前記出力ステージを構成する能動素子のフローティングウェルに印加され、
前記バイアス電圧が、前記トレラント動作の際に、前記ＩＯパッドを通して供給される外部電圧に追随し、
前記バイアス電圧が、前記ノーマル動作の際に、前記電源電圧を分割した値となり、
前記バイアス電圧が、前記フェイルセーフ動作の際に、前記第１コンパレータ・ブロックの一つ以上の構成能動素子の最大許容電圧以下に収まる、ことを特徴とするバッファー回路。
【請求項１３】
前記バッファー回路の前記出力ステージを構成する能動素子が前記バッファー回路の制御回路で生成される制御信号によって駆動されることを特徴とする請求項１２に記載のバッファー回路。
【請求項１４】
前記バッファー回路の前記出力ステージと、前記第１コンパレータ・ブロック、前記第２コンパレータ・ブロック及び前記第３コンパレータ・ブロックの各々の、一つ以上の構成能動素子がＭＯＳトランジスタであることを特徴とする請求項１２に記載のバッファー回路。
【請求項１５】
前記第１コンパレータ・ブロック、前記第２コンパレータ・ブロック及び前記第３コンパレータ・ブロックの各々が、
ソース端子及びドレイン端子のどちらか一方において第１電圧を入力するように設計された第１ＰＭＯＳトランジスタ； 及び、
ソース端子及びドレイン端子のどちらか一方において第２電圧を入力するように設計された第２ＰＭＯＳトランジスタ、から構成され、
前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１電圧に接続されていない側の端子が、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電圧に接続されていない側の端子に連結されて出力端子となり、
前記第１ＰＭＯＳトランジスタのバルク端子が、第２ＰＭＯＳトランジスタのバルク端子に連結されており、
前記第１ＰＭＯＳトランジスタのゲート端子が、前記第２ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第２電圧に接続されている側の端子に連結されており、
前記第２ＰＭＯＳトランジスタのゲート端子が、前記第１ＰＭＯＳトランジスタのソース端子及びドレイン端子のうち前記第１電圧に接続されている側の端子に連結されていることを特徴とする請求項１４に記載のバッファー回路。
【発明の詳細な説明】
【技術分野】
【０００１】
当情報開示は、概して、電気回路に関するものであり、綿密には、フェイルセーフ状態及びトレラント状態にて動作可能なフローティング・ウェル（ＦＷ）・回路を明確にする手法、器具ならびにシステムに関するものである。
【背景技術】
【０００２】
バッファー・回路（例： Ｉ／Ｏバッファー）は、金属酸化物半導体（ＭＯＳ）集積回路（ＩＣ）のコア回路と外部入力／出力（ＩＯ）回路をインターフェースさせるものである。外部電圧は、バッファー・回路の出力ステージへ、ＩＯパッドを通して供給される。コア回路の構成能動素子の動作電圧レベルが、外部ＩＯ回路の動作電圧レベル（例： ３．３Ｖ、５Ｖ）に比べて低い（例： １．８ボルト（Ｖ））際、コア回路と外部ＩＯ回路をインターフェースさせることは、コア回路の構成能動素子（例： ＭＯＳトランジスタ）に圧力が加えられることに繋がる。
【０００３】
コア回路の構成能動素子にかけられた圧力は、能動素子の信頼性の低下に繋がり、故に、コア回路の潜在的な欠陥を促す。
【発明の概要】
【課題を解決するための手段】
【０００４】
ここに開示されているのは、フェイルセーフ状態及びトレラント状態にて動作可能なフローティング・ウェル（ＦＷ）・回路を明確にする手法、器具ならびにシステムである。
【０００５】
ひとつの見解としては、回路は、電源電圧及びバイアス電圧のどちらか高い方と等しい電圧を出力するように設計された第１コンパレータ・ブロック、バイアス電圧及びＩＯパッドを通して供給された外部電圧のどちらか高い方と等しい電圧を出力するように設計された第２コンパレータ・ブロック、並びに、第１コンパレータ・ブロックの出力及び第２コンパレータ・ブロックの出力のどちらか高い方と等しい電圧を出力するように設計された第３コンパレータ・ブロックを含む。各第１、第２及び、第３コンパレータ・ブロック内のひとつあるいは複数の構成能動素子における電圧は、ノーマル動作、フェイルセーフ動作、及びトレラント動作の際の耐容最高リミット以下に収められている。
【０００６】
フェイルセーフ動作とは、電源電圧がゼロの動作モードであり、トレラント動作とは、ＩＯパッドを通して供給された外部電圧が、ゼロと電源電圧以上の値との間で変化する動作モードである。
【０００７】
別の見解では、電源電圧及びバイアス電圧のどちらか高い方を第１コンパレータ・ブロックから出力し、バイアス電圧及びＩＯパッドを通して供給された外部電圧のどちらか高い方を第２コンパレータ・ブロックから出力し、更には、第１コンパレータ・ブロックの出力及び第２コンパレータ・ブロックの出力のどちらか高い方を第３コンパレータ・ブロックから出力する作業を含む手法もある。各第１、第２及び、第３コンパレータ・ブロック内のひとつあるいは複数の構成能動素子における電圧は、ノーマル動作、フェイルセーフ動作、及びトレラント動作の際の耐容最高リミット以下に収められている。
【０００８】
フェイルセーフ動作とは、電源電圧がゼロの動作モードであり、トレラント動作とは、ＩＯパッドを通して供給された外部電圧が、ゼロと電源電圧以上の値との間で変化する動作モードである。
【０００９】
また別の見解においては、バッファー・回路は、フローティング・ウェル・回路を含む出力ステージを含む。フローティング・ウェル・回路は、電源電圧及びバイアス電圧のどちらか高い方と等しい電圧を出力するように設計された第１コンパレータ・ブロック、バイアス電圧及びＩＯパッドを通して供給された外部電圧のどちらか高い方と等しい電圧を出力するように設計された第２コンパレータ・ブロック、並びに、第１コンパレータ・ブロックの出力及び第２コンパレータ・ブロックの出力のどちらか高い方と等しい電圧を出力するように設計された第３コンパレータ・ブロックを含む。各第１、第２及び、第３コンパレータ・ブロック内のひとつあるいは複数の構成能動素子における電圧は、ノーマル動作、フェイルセーフ動作、及びトレラント動作の際の耐容最高リミット以下に収められている。
【００１０】
フェイルセーフ動作とは、電源電圧がゼロの動作モードであり、トレラント動作とは、ＩＯパッドを通して供給された外部電圧が、ゼロと電源電圧以上の値との間で変化する動作モードである。フローティング・ウェル・回路内の第３コンパレータ・ブロックの出力電圧は、バッファー・回路の出力ステージにおける構成能動素子の回路基板にかけられるように設計されている。
【００１１】
ここで開示されている手法及びシステムは、多様な見解を得る為に実行され得るものであり、実行手段は限られてはいない。また、ここに開示されているいずれかの工程を機械で行うという複数の手順をひとつにまとめた上で、機械で読み取ることのできるメディアを通して履行することも可能である。その他の特性は、添付のイラスト及び後述の詳細記述から明確であるといえる。
【図面の簡単な説明】
【００１２】
この開発の実施例は、あくまで一例としてイラストされており、イラストに付随の参照図を限度としているものではない。また、その際、同様の参照が同様の素子を示していることもあり、特に下記の参照図においてはそれぞれ記述されている通りである。
【図１】図１は、バッファー・回路の出力電圧の概略図であり、１件あるいは複数件の実施例に基づいている。
【図２】図２は、フローティング・ウェル（ＦＷ）・回路の概略図であり、ここではバッファー・回路の出力ステージの一部として表されており、１件あるいは複数件の実施例に基づいている。
【図３】図３は、ＦＷ回路のシステム図であり、１件あるいは複数件の実施例に基づいている。
【図４】図４は、図３で表されているＦＷ回路のトランジスタ実行の概略図であり、１件あるいは複数件の実施例に基づいている。
【図５】図５は、図３で表されているＦＷ回路の、フェイルセーフ動作の際のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。
【図６】図６は、図３で表されているＦＷ回路の、トレラント動作の際のＤＣ特性を示しており、１件あるいは複数件の実施例に基づいている。
【図７】図７は、図３で表されているＦＷ回路の、トレラント動作の際の過渡電流特性を示しており、１件あるいは複数件の実施例に基づいている。
【図８】図８は、図３で表されているＦＷ回路を含むバッファー・回路の出力電圧を表した概略図であり、１件あるいは複数件の実施例に基づいている。
【図９】図９は、工程手順の略図であり、図３で表されているＦＷ回路を明確にする方法に関係する工程の詳細を、１件あるいは複数件の実施例に基づいて説明している。
【００１３】
当面の実施例に関するこの他の特性は、添付のイラスト及び後述の詳細記述から明確であるといえる。
【発明を実施するための形態】
【００１４】
下記の実施例は、フェイルセーフ状態及びトレラント状態にて動作可能なフローティング・ウェル（ＦＷ）・回路を明確にする目的での使用が可能である。当面の実施例は特定の参照例を用いているが、多様な実施例の上位概念やスコープを変えない上での修正及び変更は明らかに可能である。
【００１５】
図１は、バッファー・回路の出力ステージ１００の概略図であり、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、出力ステージ１００は、プラス極チャネルの金属酸化物半導体（ＰＭＯＳ）トランジスタＱ１１０２及びマイナス極チャネルＭＯＳ（ＮＭＯＳ）トランジスタＱ２１０４を含む。１件あるいは複数件の実施例において、Ｑ１１０２のソース（Ｓ）端子は、電源電圧ＶＤＤＩＯ１０６に繋がれており、Ｑ２１０４のソース（Ｓ）端子は、電源電圧ＶＳＳ１１０に繋がれている。トランジスタ（Ｑ１１０２及びＱ２１０４）のそれぞれのバルク（Ｂ）端子は、トランジスタ（Ｑ１１０２及びＱ２１０４）のそれぞれのバルク（Ｂ）端子をＶＤＤＩＯ１０６並びにＶＳＳ１１０それぞれに繋ぐ為に、そのソース（Ｓ）端子でショートされている。図１参照。
【００１６】
１件あるいは複数件の実施例において、入力／出力（ＩＯ）パッド１０８からの外部電圧は、Ｑ１１０２及びＱ２１０４それぞれのドレイン（Ｄ）端子に向けて供給されている。１件あるいは複数件の実施例において、Ｑ１１０２及びＱ２１０４それぞれのゲート（Ｇ）端子は、バッファー・回路のコントロール・回路より作り出されたコントロール・シグナル（ＣＴＲＬ１ １１２及びにＣＴＲＬ２ １１４）によって動作されている。１件あるいは複数件の実施例において、バッファー・回路がトレラントモードで動作する際、すなわちＩＯパッド１０８の電圧が電源電圧ＶＤＤＩＯ１０６以上である場合には、、図１においてＱ１１０２と関連があるとして表されている寄生ダイオードＤ１ １１６はオンであり、その結果、ＩＯパッド１０８の電圧及び電源電圧ＶＤＤＩＯ１０６の間に直接経路を作り上げる。一例としては、ＶＤＤＩＯ１０６が１．８ボルト（Ｖ）、ＩＯパッド１０８の電圧が３．４６５Ｖ（３．３Ｖ ＋ ５％トレラント）である。Ｄ１１１６がオンになることによって多量の電流が導かれた場合、続いて多量の漏洩電流が流れる。図１では、Ｑ２１０４に関連のある寄生ダイオードＤ２１１８も示されている。
【００１７】
図２は、バッファー・回路内の出力ステージ２００の一部としてのＦＷ回路２３０を、１件あるいは複数件の実施例に基づいて表している。ＶＤＤＩＯ２０６、ＶＳＳ２１０、ＣＴＲＬ１ ２１２、ＣＴＲＬ２ ２１４、Ｑ１２０２、Ｑ２２０４、ＩＯパッド２０８電圧は、図１のＶＤＤＩＯ１０６、ＶＳＳ１１０、ＣＴＲＬ１ １１２、ＣＴＲＬ２ １１４、Ｑ１１０２、Ｑ２１０４、ＩＯパッド１０８電圧に類似する。１件あるいは複数件の実施例において、図２に見られるようにＱ１２０２はＦＷの中に位置し、ＶＤＤＩＯ２０６及びＩＯパッド２０８電圧のうち高い方を見分けることができる。
【００１８】
１件あるいは複数件の実施例において、ＦＷ回路２３０は、ＰＭＯＳトランジスタＱ３２１６を含むが、そのソース（Ｓ）端子はＶＤＤＩＯ２０６及び別のＰＭＯＳトランジスタＱ４２１８のゲート（Ｇ）端子に繋がれている。１件あるいは複数件の実施例において、Ｑ４２１８のソース（Ｓ）端子、Ｑ３２１６のゲート（Ｇ）端子及びＩＯパッド２０８電圧に繋がれている。ＦＷ回路２３０内の２台のトランジスタ（Ｑ３２１６及びＱ４２１８）のドレイン（Ｄ）端子は共に、互いに繋がっている。１件あるいは複数件の実施例において、同トランジスタ（Ｑ３２１６及びＱ４２１８）それぞれのバルク（Ｂ）端子は、そのドレイン（Ｄ）端子に繋がれている。１件あるいは複数件の実施例において、ＰＭＯＳトランジスタ（Ｑ３２１６及びＱ４２１８）のドレイン−ドレイン経路におけるＦＷ回路、ＶＦＷ２２０の出力は、Ｑ１２０２のバルク（Ｂ）端子、例えば回路基板等、に供給されている。１件あるいは複数件の実施例において、ＶＦＷ２２０をＱ１２０２のバルク（Ｂ）端子に供給することは、Ｑ１２０２に関わる寄生ダイオードの順方向バイアスの妨害に繋がる。
【００１９】
１件あるいは複数件の実施例において、ＶＤＤＩＯ２０６はＩＯパッド２０８電圧よりも極めて高く、Ｑ３２１６はオン、Ｑ４２１８はオフであり、その結果、ＶＦＷ２２０はＶＤＤＩＯ２０６とほぼ等しくなる。１件あるいは複数件の実施例において、ＩＯパッド２０８電圧がＶＤＤＩＯ２０６より極めて高い場合、Ｑ４２１８はオン、Ｑ３２１６はオフであり、その結果、ＶＦＷ２２０はＩＯパッド２０８電圧とほぼ等しくなる。従って、ＶＦＷ２２０は、ＶＤＤＩＯ２０６及びＩＯパッド２０８電圧のうちの高い方となる。
【００２０】
しかし、１件あるいは複数件の実施例において、ＶＤＤＩＯ２０６がゼロの場合、全ＩＯパッド２０８電圧がＱ３２１６のゲート（Ｇ）酸化膜に印加される。１件あるいは複数件の実施例において、性能に対する要求に合わせてＱ３２１６におけるゲート酸化膜の膜厚が非常に小さい場合、ＩＯパッド２０８高電圧を加えることは、Ｑ３２１６の信頼性の低下に繋がる。更には、１件あるいは複数件の実施例において、ＩＯパッド２０８電圧がＶＤＤＩＯ２０６にしきい電圧（ＶＴ）を加算した値とＶＤＤＩＯ２０６からしきい電圧（ＶＴ）を減算した値の範囲内に収まっている場合、Ｑ３２１６及びＱ４２１８は共にオフで、その結果、ＶＦＷ２２０の状態は変動的となる。
【００２１】
図３は、ＦＷ回路３００のシステム図であり、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、フローティング・ウェル・回路３００は、第１コンパレータ・ブロック３０２を含むが、その際の入力は電源電圧ＶＤＤＩＯ３０６及びバイアス電圧３１０とし、また第２コンパレータ・ブロック３０４も含むが、その入力はＩＯパッド３０８電圧及びバイアス電圧３１０とする。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２並びに第２コンパレータ・ブロック３０４の出力は、共に第３コンパレータ・ブロック３１２の入力として働く。図３参照。ここでは、ＶＤＤＩＯ３０６及びＩＯパッド３０８電圧はそれぞれ図１及び図２のＶＤＤＩＯ（１０６、２０６）及びＩＯパッド（１０８、２０８）に類似する。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力、ＶＦＷ３１４は、図２のＱ１２０２のバルク（Ｂ）端子に供給されているが、その際、ＦＷ回路２３０をＦＷ回路３００に置き換える。
【００２２】
１件あるいは複数件の実施例において、ＶＤＤＩＯ３０６は、ノーマル動作の際にバイアス電圧３１０より高く、従って、ＶＤＤＩＯ３０６は第１コンパレータ・ブロック３０２の出力となる。１件あるいは複数件の実施例において、バイアス電圧３１０は、ＶＤＤＩＯ３０６を分割した電圧（例： ０．５５ＶＤＤＩＯ）になるように作られる。１件あるいは複数件の実施例において、ＩＯパッド３０８電圧は、ゼロとＶＤＤＩＯ３０６の間で変化する。１件あるいは複数件の実施例において、ＩＯパッド３０８電圧が低い場合、第２コンパレータ・ブロック３０４の出力はバイアス電圧３１０と等しい。従って、第３コンパレータ・ブロック３１２、ＶＦＷ３１４の出力は、ＶＤＤＩＯ３０６（第１コンパレータ・ブロック３０２の出力）及びバイアス電圧３１０（第２コンパレータ・ブロック３０４の出力）のうち、どちらか高い方となる。このことから、ノーマル動作の際のＩＯパッド３０８電圧が低い場合、ＶＦＷ３１４はＶＤＤＩＯ３０６と等しい、とも言える。
【００２３】
１件あるいは複数件の実施例において、ＩＯパッド３０８電圧が高い際、第２コンパレータ・ブロック３０４の出力はＩＯパッド３０８電圧と等しい。従って、第３コンパレータ・ブロック３１２の出力は、ＶＤＤＩＯ３０６（第１コンパレータ・ブロック３０２の出力）及びＩＯパッド３０８電圧（第２コンパレータ・ブロック３０４の出力）のうち、どちらか高い方となる。このことから、ノーマル動作の際にはＩＯパッド３０８電圧が高い場合にも、ＶＦＷ３１４はＶＤＤＩＯ３０６と等しい、とも言える（ノーマル動作ではＩＯパッド３０８電圧はＶＤＤＩＯ３０６より高くならないため）。
【００２４】
１件あるいは複数件の実施例において、ノーマル動作の際、ＶＦＷ３１４はＶＤＤＩＯ３０６と等しく、それは、ゼロとＶＤＤＩＯ３０６との間で変化するＩＯパッド３０８電圧には影響されない。
【００２５】
１件あるいは複数件の実施例において、フェイルセーフ動作の際、ＶＤＤＩＯ３０６はゼロに等しい。１件あるいは複数件の実施例において、バイアス電圧３１０はフェイルセーフ動作の際にはＩＯパッド３０８電圧から導出される。以下の参照方程式１参照：
【数１】
0005686274.tif 000002
【００２６】
その際、ＶＢはバイアス電圧３１０、ＩＯＰＡＤはＩＯパッド３０８電圧であり、及びＶＴは第２コンパレータ・ブロック３０４の構成能動素子のしきい電圧である。参照方程式１では、第２コンパレータ・ブロック３０４の構成能動素子ふたつ分が考慮されている。
【００２７】
１件あるいは複数件の実施例において、ＩＯパッド３０８電圧が低い場合、第３コンパレータ・ブロック３１２の出力、ＶＦＷ３１４は低い。１件あるいは複数件の実施例において、ＩＯパッド３０８電圧が高い場合、第２コンパレータ・ブロック３０４の出力はＩＯパッド３０８電圧に等しい。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２の出力はそこで初めてバイアス電圧３１０に等しくなる。バイアス電圧３１０は、方程式１で述べられている通り、第１コンパレータ・ブロック３０２内の各構成能動素子の耐容最高リミット以下に収まるように制御される。例えば、第１コンパレータ・ブロック３０２内の各構成能動素子が１．８Ｖデバイスとすると、第１コンパレータ・ブロック３０２内の各構成能動素子の安全性を確保する為、バイアス電圧３１０は、２Ｖ（１．８Ｖ ＋ １０％耐容最高リミット）以下に制御される必要がある。
【００２８】
１件あるいは複数件の実施例において、トレラントモード動作の際、ＩＯパッド３０８電圧はＶＤＤＩＯ３０６以上であるかもしれない。１件あるいは複数件の実施例において、ＩＯパッド３０８電圧がＶＤＤＩＯ３０６以上である場合、バイアス電圧３１０はＩＯパッド３０８電圧のすぐ後を追う。方程式１参照。ここでは、第２コンパレータ・ブロック３０４の出力はＩＯパッド３０８電圧に等しい。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２の出力は、バイアス電圧３１０あるいはＶＤＤＩＯ３０６のどちらか一方に等しい、どちらに等しいかはそれらの大きさによって決まる。１件あるいは複数件の実施例において、前述のようにＩＯパッド３０８電圧がＶＤＤＩＯ３０６以上である場合、第３コンパレータ・ブロック３１２の出力、ＶＦＷ３１４は、ＩＯパッド３０８電圧に等しい。
【００２９】
１件あるいは複数件の実施例において、ＶＤＤＩＯ３０６電圧がＩＯパッド３０８以上である場合、第１コンパレータ・ブロック３０２の出力はＶＤＤＩＯ３０６に等しく、第２コンパレータ・ブロック３０４の出力はＩＯパッド３０８電圧に等しい。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力、ＶＦＷ３１４は、ＶＤＤＩＯ３０６に等しくなる。
【００３０】
従って、１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力、ＶＦＷ３１４は、トレラント動作の際、ＶＤＤＩＯ３０６あるいはＩＯパッド３０８のどちらか一方、ＶＤＤＩＯ３０６及びＩＯパッド３０８電圧どちらがより高いかによって決められた方に等しい。
【００３１】
図４は、図３におけるＦＷ回路３００のトランジスタ実行を表しており、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、各第１コンパレータ・ブロック３０２、第２コンパレータ・ブロック３０４及び第３コンパレータ・ブロック３１２は、ＰＭＯＳトランジスタの組み合わせ（Ｑ５４０２とＱ６４０４、Ｑ  ７４１２とＱ８４１４、及びＱ９４２２とＱ１０４２４）から成り立っており、各トランジスタの組み合わせのソース（Ｓ）端子は、ＶＤＤＩＯ４０６とバイアス電圧４１０（Ｑ  ５４０２とＱ６４０４）、ＩＯパッド４０８電圧とバイアス電圧４１０（Ｑ７４１２とＱ  ８４１４）、及び第１コンパレータ・ブロック３０２の出力と第２コンパレータ・ブロック３０４の出力（Ｑ９４２２とＱ１０４２４）をそれぞれ入力するように設計されている。ここでは、ＶＤＤＩＯ４０６、バイアス電圧４１０及びＩＯパッド４０８電圧はそれぞれ、図３におけるＶＤＤＩＯ３０６、バイアス電圧３１０及びＩＯパッド３０８電圧に類似する。
【００３２】
１件あるいは複数件の実施例において、各トランジスタの組み合わせ（Ｑ５４０２とＱ  ６４０４、Ｑ７４１２とＱ８４１４、及びＱ９４２２とＱ１０４２４）のドレイン（Ｄ）端子及びバルク（Ｂ）端子は、互いに接続されるように設計されている。１件あるいは複数件の実施例において、各トランジスタの組み合わせ（Ｑ５４０２とＱ６４０４、Ｑ７４１２とＱ８４１４、及びＱ９４２２とＱ１０４２４）におけるＢ−Ｂ経路及びＤ−Ｄ経路は、互いに接続されている。図４参照。それは、各コンパレータ・ブロック（３０２、３０４及び３１２）の出力経路を有効にする。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力は、ＶＦＷ４２０（図３におけるＶＦＷ３１４と同じ）に等しい。
【００３３】
ＭＯＳトランジスタのソース（Ｓ）端子およびドレイン（Ｄ）端子に互換性があること、従って、各トランジスタの組み合わせ（Ｑ５４０２とＱ６４０４、Ｑ７４１２とＱ８４１４、及びＱ９４２２とＱ１０４２４）のうちの片方のトランジスタのドレイン（Ｄ）端子は、もう一方のトランジスタに繋ぐことができる、ということは明白であり、これを理解するのには、この分野における特別なスキルを要さない。１件あるいは複数件の実施例において、電圧（ＶＤＤＩＯ４０６、バイアス電圧４１０及びＩＯパッド４０８電圧）は、各トランジスタの組み合わせ（Ｑ５４０２とＱ６４０４、Ｑ７４１２とＱ８４１４、及びＱ９４２２とＱ１０４２４）のソース（Ｓ）端子もしくはドレイン（Ｄ）端子において、入力される。１件あるいは複数件の実施例において、各トランジスタの組み合わせ（Ｑ  ５４０２とＱ６４０４、Ｑ７４１２とＱ８４１４、及びＱ９４２２とＱ１０４２４）のドレイン同士（Ｄ−Ｄ）の経路は、ドレイン−ソース（Ｄ−Ｓ）の経路と等しいと言える。
【００３４】
１件あるいは複数件の実施例において、ノーマル動作の際に、ＩＯパッド４０８電圧はゼロとＶＤＤＩＯ４０６までの間で変化する。また、バイアス電圧４１０はＶＤＤＩＯ４０６の一部（０．５５ＶＤＤＩＯ）に等しい。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が低い場合、Ｑ７４１２はオンで、Ｑ８４１４はオフである。従って、第２コンパレータ・ブロック３０４の出力は、バイアス電圧４１０に等しい。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２の出力は、ＶＤＤＩＯ４０６に等しく、その際は、Ｑ５４０２はオンで、Ｑ６４０４はオフである。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力、ＶＦＷ４２０はＶＤＤＩＯ４０６に等しく、Ｑ９４２２はオンで、Ｑ１０４２４はオフである。
【００３５】
１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が高い場合、第２コンパレータ・ブロック３０４の出力はＩＯパッド４０８電圧に等しく、Ｑ８４１４はオンで、Ｑ７４１２はオフである。従って、第３コンパレータ・ブロック３１２の出力は、ＶＤＤＩＯ４０６（第１コンパレータ・ブロック３０２の出力）及びＩＯパッド４０８電圧（第２コンパレータ・ブロック３０４の出力）のうち一方、どちらか高い方に等しい。つまり、ノーマル動作の際にはＩＯパッド４０８電圧が高い場合にも、ＶＦＷ４２０はＶＤＤＩＯ４０６に等しい、ということである。ここでは、Ｑ９４２２はオンで、Ｑ１０４２４はオフである（ノーマル動作ではＩＯパッド４０８電圧はＶＤＤＩＯ４０６より高くならないため）。
【００３６】
１件あるいは複数件の実施例において、ノーマル動作の際にＶＦＷ４２０はＶＤＤＩＯ４０６に等しく、それは、ゼロとＶＤＤＩＯ４０８との間で変化するＩＯパッド４０８電圧の値には影響されない。
【００３７】
１件あるいは複数件の実施例において、フェイルセーフ動作の際に、ＶＤＤＩＯ４０６はゼロに等しい。１件あるいは複数件の実施例において、バイアス電圧４１０は、フェイルセーフ動作の際には、ＩＯパッド４０８電圧から導出される。方程式１参照。
【００３８】
１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が低い場合、第３コンパレータ・ブロック３１２の出力、ＶＦＷ３１４は低い。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が高い場合、第２コンパレータ・ブロック３０４の出力はＩＯパッド４０８電圧に等しく、その際、Ｑ８４１４はオンで、Ｑ７４１２はオフである。１件あるいは複数件の実施例において、第１コンパレータ・ブロック３０２の出力は、そこで初めて、バイアス電圧４１０に等しくなる。その際、Ｑ６４０４はオンで、Ｑ５４０２はオフである。バイアス電圧４１０は、参照方程式１に見られるよう、第１コンパレータ・ブロック３０２内の各トランジスタ（Ｑ５４０２及びＱ６４０４）の耐容最高リミット以下に収まるように制御される。例えば、第１コンパレータ・ブロック３０２内の各構成トランジスタ（Ｑ５４０２及びＱ６４０４）を１．８Ｖデバイスとすると、従って、第１コンパレータ・ブロック３０２内の各構成トランジスタ（Ｑ５４０２及びＱ６４０４）の安全性を確保する為、バイアス電圧４１０は、２Ｖ（１．８Ｖ ＋ １０％耐容最高リミット）以下に制御される必要がある。
【００３９】
１件あるいは複数件の実施例において、トレラントモードで動作の際、ＩＯパッド４０８電圧はＶＤＤＩＯ４０６以上であるかもしれない。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がＶＤＤＩＯ４０６以上である場合、バイアス電圧４１０はＩＯパッド４０８電圧のすぐ後を追う。方程式１参照。ここでは、第２コンパレータ・ブロック３０４の出力は、ＩＯパッド４０８電圧に等しく、その際、Ｑ８４１４はオンで、Ｑ７４１２はオフである。１件あるいは複数件の実施例において、その大きさによっては、第１コンパレータ・ブロック３０２の出力はバイアス電圧４１０に等しいかもしれない。ここでは、Ｑ６４０４あるいはＱ  ５４０２のうちどちらか一方がオンであり、もう一方はオフとする。１件あるいは複数件の実施例において、前述のように、ＩＯパッド４０８電圧がＶＤＤＩＯ４０６以上である場合、第３コンパレータ・ブロック３１２の出力、ＶＦＷ４２０は、ＩＯパッド４０８電圧に等しい。従って、Ｑ１０４２４がオンで、Ｑ９４２２がオフとなる。
【００４０】
１件あるいは複数件の実施例において、ＶＤＤＩＯ４０６がＩＯパッド４０８電圧以上である場合、第１コンパレータ・ブロック３０２の出力はＶＤＤＩＯ４０６に等しく、第２コンパレータ・ブロック３０４の出力はＩＯパッド４０８電圧に等しい。１件あるいは複数件の実施例において、第３コンパレータ・ブロック３１２の出力ＶＦＷ４２０は、そこで初めて、ＶＤＤＩＯ４０６あるいはＩＯパッド４０８電圧のどちらか一方、より高い方に等しい。
【００４１】
１件あるいは複数件の実施例において、ＶＦＷ４２０はＶＤＤＩＯ４０６及びＩＯパッド４０８電圧双方、もしくはどちらか一方にほぼ等しくなるように、バイアス電圧４１０は制御される。１件あるいは複数件の実施例において、コンパレータ・ブロック（３０２、３０４及び３１２）の各トランジスタ内の電圧は、ノーマル、フェイルセーフ及びトレラントモードを含むあらゆる動作モードの際に、各耐容最高リミット以下に収まるように制御される。１件あるいは複数件の実施例において、低電圧デバイス（例： トランジスタ）を高電源電圧及びＩＯパッドを通して供給される高電圧の双方、あるいはどちらか一方とインターフェースさせることが、ＦＷ回路３００の提供によって可能になる。
【００４２】
図５は、フェイルセーフ動作の際のＦＷ回路３００のＤＣ特性を表しており、１件あるいは複数件の実施例に基づいている。上記で述べられているように、フェイルセーフの際にＶＤＤＩＯ４０６はゼロに等しい。ｘ−軸５０４はＩＯパッド４０８電圧を表し、ｙ−軸５０２は変数電圧を表している。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がゼロから上昇する場合、ＶＦＷ４２０はＩＯパッド４０８電圧の後を追う。図５参照。１件あるいは複数件の実施例において、参照方程式１に見られるように、バイアス電圧４１０はＩＯパッド４０８電圧の後を追う。図５参照。
【００４３】
図６は、トレラント動作の際のＦＷ回路３００のＤＣ特性を表しており、１件あるいは複数件の実施例に基づいている。ｘ−軸６０４はＩＯパッド４０８電圧を表し、ｙ−軸６０２は変数電圧を表している。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧が上昇する場合、バイアス電圧４１０は変化する。図６参照。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がバイアス電圧４１０を通過する際、第２コンパレータ・ブロック３０４の出力、ＶＣＢ２６０６は、ＩＯパッド４０８電圧に等しくなる。従って、ＩＯパッド４０８電圧がバイアス電圧４１０と通過した後、ＶＣＢ２６０６はＩＯパッド４０８電圧の後を追う。
【００４４】
１件あるいは複数件の実施例において、ＶＤＤＩＯ４０６がＩＯパッド４０８電圧以上である限り、第３コンパレータ・ブロック３１２の出力、ＶＦＷ４２０はＶＤＤＩＯ４０６に等しい。図６参照。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がＶＤＤＩＯ４０６を通過する際、第３コンパレータ・ブロック３１２の出力、ＶＦＷ４２０はＩＯパッド４０８電圧に切り替わる。１件あるいは複数件の実施例において、コンパレータ・ブロック（３０２、３０４及び３１２）のトランジスタは、ＶＤＤＩＯ４０６とＩＯパッド４０８電圧間での切り替わり時間を短縮するように設計されている。
【００４５】
図７は、トレラント動作の際のＦＷ回路３００の過渡電圧特性を表しており、１件あるいは複数件の実施例に基づいている。ｘ−軸７０４は時間（ｔ）を表し、ｙ−軸７０２は変数電圧を表している。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がゼロから上昇する場合、ＩＯパッド４０８電圧がＶＤＤＩＯ４０６以下である限り、第３コンパレータ・ブロック３１２の出力、ＶＦＷ４２０はＶＤＤＩＯ４０６に等しい。１件あるいは複数件の実施例において、ＩＯパッド４０８電圧がＶＤＤＩＯ４０６を通過し次第、ＶＦＷ４２０はＩＯパッド４０８電圧の後を追い始める。図７参照。
【００４６】
図８は、ＦＷ回路３００を含むバッファー・回路における出力ステージ８００を表しており、１件あるいは複数件の実施例に基づいている。ここでは、ＶＤＤＩＯ８０６、ＶＳＳ８１０、ＩＯパッド８０８電圧、ＣＴＲＬ１ ８１２、ＣＴＲＬ２ ８１４はそれぞれ、図１及び図２のＶＤＤＩＯ（１０６、２０６）、ＶＳＳ（１１０、２１０）、ＩＯパッド（１０８、２０８）電圧、ＣＴＲＬ１ １１２、ＣＴＲＬ２ １１４に類似する。また、ＰＭＯＳトランジスタＱ１１８０２及びＱ１２８０４はそれぞれ、図２のＱ１２０２及びＱ２２０４に類似する。１件あるいは複数件の実施例において、ＦＷ回路３００の出力、ＶＦＷ４２０は、Ｑ１１８０２のバルク（Ｂ）端子にかけられた状態で表せている。１件あるいは複数件の実施例において、ＦＷ回路３００は、図２における、ＶＦＷ２２０が変動するという問題点を解決する。
【００４７】
１件あるいは複数件の実施例において、たとえＦＷ回路３００が放電したとしても、Ｑ１１８０２に関わっている寄生ダイオードは、ＶＦＷ４２０が、ＶＦＷ４２０からＶＴを差し引いた値以下に低下しないことを確保する。バッファー・回路の出力ステージ８００においてＦＷ回路３００を供給することは、バッファー・回路によって外部ＩＯ回路とインターフェースされているコア回路の構成能動素子（例： ＭＯＳトランジスタ）にかかる圧力を削減する。
【００４８】
図９は、ＦＷ回路３００を明確にする手法の際の工程を、詳細を含めて示した実施順序であり、１件あるいは複数件の実施例に基づいている。１件あるいは複数件の実施例において、実行９０２は、第１コンパレータ・ブロック３０２を通して、電源電圧（Ｖ  ＤＤＩＯ４０６）とバイアス電圧４１０のうちどちらか高い方を出力する作業を含む。１件あるいは複数件の実施例において、実行９０４は、第２コンパレータ・ブロック３０４を通して、バイアス電圧４１０とＩＯパッド（ＩＯパッド４０８電圧）を通して供給されている外部電圧のうちどちらか高い方を出力する作業を含む。１件あるいは複数件の実施例において、実行９０６は、第３コンパレータ・ブロック３１２を通して、第１コンパレータ・ブロック３０２の出力と第２コンパレータ・ブロック３０４の出力のうちどちらか高い方を出力する作業を含む。
【００４９】
１件あるいは複数件の実施例において、各第１コンパレータ・ブロック３０２、第２コンパレータ・ブロック３０４及び第３コンパレータ・ブロック３１２の構成能動素子（例： ＭＯＳトランジスタ）内の電圧は、各ノーマル動作、フェイルセーフ動作、及びトレラント動作の際に、各耐容最高リミット以下に収められている。１件あるいは複数件の実施例において、フェイルセーフ動作とは電源電圧（ＶＤＤＩＯ４０６）がゼロのモードであり、トレラント動作とはＩＯパッド（ＩＯパッド４０８電圧）を通して供給されている外部電圧がゼロと電源電圧以上の値との間で変化するモードである。
【００５０】
当面の実施例は特定の参照例を用いているが、多様な実施例の上位概念やスコープを変えない上での修正及び変更は明らかに可能である。一例として、動作電圧かつ外部電圧の双方、もしくはそのうちどちらかひとつのみの電圧を変更したとしても、典型的な実施例のスコープは変わらない。また別の例として、ここで述べられている多様なデバイス及びモジュールを活用する際に、それに併せてハードウェア電気回路（例： ロジック電気回路を基にしたＣＭＯＳ）、ファームウェア、ソフトウェア、あるいはハードウェア、ファームウェア及びソフトウェア（例： 機械で読み取ることのできるメディアに埋め込まれた状態等で）のいかなる組み合わせを使用することは、可能である。また別の例として、多様な電化構造及び手法を具体化する際には、トランジスタ、ロジックゲート及び電気回路等（例： 特定用途向け集積回路（ＡＳＩＣ）及びデジタル・シグナル・プロセッサー回路（ＤＳＰ）の双方、もしくはどちらか一方）を使うことも可能である。
【００５１】
並びに、ここに開示されている多様な作業、工程及び手法は、機械で読み取ることのできるメディアかつ機械でアクセスできる、データ・プロセス・システム（例： コンピューター・デバイス）対応のメディアの双方、あるいはそのうちのどちらかひとつのみで具体化して頂くと有り難く、工程が実行される順序は問わない。それ故に、特記事項及びイラストはあくまで解説目的であり、規則づけるためのものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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