(57)【特許請求の範囲】
【請求項１】
基板上に複数のシャロートレンチアイソレーション領域を形成することと、
基板上にトンネル誘電体領域を形成することと、
前記トンネル誘電体領域および前記シャロートレンチアイソレーション領域上に第１窒化物層を形成することと、
前記第１窒化物層の一部を、前記トレンチアイソレーション領域の頂部までエッチバックすることと、
前記エッチバックされた第１窒化物層上に第２窒化物層を形成することと、
前記シャロートレンチアイソレーション領域の頂部まで前記第１および第２窒化物層の一部を酸化し、前記トンネル誘電体領域上に電荷トラップ領域を、かつ、前記電荷トラップ領域上にブロッキング誘電体領域を形成することと、
前記ブロッキング誘電体領域上にゲート領域を形成することと、を含み、
前記シャロートレンチアイソレーション領域の頂部は、前記基板から上方に所定量延在し、
前記第１窒化物層の厚さは、前記シャロートレンチアイソレーション領域が前記基板から上方に延在する前記所定量の１／３〜２／３の厚さである、
方法。
【請求項２】
前記第１窒化物層は、シリコンリッチ窒化物層を含む、請求項１に記載の方法。
【請求項３】
前記第２窒化物層は、シリコンリッチ窒化物層を含む、請求項１又は２に記載の方法。
【請求項４】
前記電荷トラップ領域は、窒化シリコンを含む、請求項１〜３のいずれか１項に記載の方法。
【請求項５】
前記トンネル誘電体領域は、酸化シリコンを含む、請求項１〜４のいずれか１項に記載の方法。
【請求項６】
前記ブロッキング誘電体領域は、酸窒化シリコンを含む、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記ブロッキング誘電体領域は、酸窒化物を含む、請求項１〜６のいずれか１項に記載の方法。
【請求項８】
前記電荷トラップ領域を形成することは、シリコンリッチ窒化物層を化学気相蒸着することを含む、請求項１〜７のいずれか１項に記載の方法。
【請求項９】
前記ブロッキング誘電体領域を形成することは、窒化シリコン層または酸窒化シリコン層を化学気相蒸着することを含む、請求項１〜８のいずれか１項に記載の方法。
【請求項１０】
前記ゲート領域を形成することは、ポリシリコンを化学気相蒸着することを含む、請求項１〜９のいずれか１項に記載の方法。
【請求項１１】
前記トンネル誘電体領域を形成することは、前記基板の一部を酸化することを含む、請求項１〜１０のいずれか１項に記載の方法。
【請求項１２】
前記シャロートレンチアイソレーション領域を形成することは、
複数のトレンチをエッチングすることと、
前記トレンチ内に誘電体層を堆積することと、
前記誘電体層をエッチバックし、前記トレンチ内に前記シャロートレンチアイソレーション領域を形成することと、を含む、
請求項１〜１１のいずれか１項に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
コンピュータ、スマートフォン、デジタルコンテンツプレーヤ（例えば、ＭＰ３プレーヤ）、ゲーム機、制御システムなどの数々の電子デバイスにおいて、データ記憶装置は重要な部分である。多くの電子デバイスは、フラッシュメモリなどの不揮発性固体メモリを備える。フラッシュメモリデバイスの一般的なタイプの１つに、電荷トラップ（ＣＴ）ＮＡＮＤ集積回路（ＩＣ）がある。図１は、例示的なＣＴ−ＮＡＮＤベースのフラッシュメモリＩＣを示す。フラッシュメモリＩＣ１００では、ＣＴ−ＮＡＮＤメモリセルアレイ１１０と、制御回路１２０と、カラムデコーダ１３０と、ローデコーダ１４０と、入出力(Ｉ/Ｏ)バッファ１５０などが、１枚の基板上に組み立てられている。制御回路１２０、カラムデコーダ１３０、ローデコーダ１４０、Ｉ／Ｏバッファ１５０などは、メモリセルアレイ１１０内のアドレス１７０、１７５にて、フラッシュメモリＩＣ１００により受信された信号、フラッシュメモリＩＣ１００内への信号、および／または、フラッシュメモリＩＣ１００から出力された信号などの様々な制御信号１８０に従って、データ１６０の読み出しおよび書き込みを行うように動作する。フラッシュメモリＩＣ１００の回路は本技術分野において公知であるため、本技術の実施形態に特有でないフラッシュメモリＩＣ１００の態様については、さらなる説明を省略する。
【０００２】
図２を参照すると、例示的なメモリセルアレイが示されている。ＣＴ−ＮＡＮＤメモリセルアレイ１１０は、複数のＣＴ電界効果トランジスタ（ＦＥＴ)２１０と、複数のドレイン選択ゲート２２０と、複数のソース選択ゲート２３０と、複数のビットライン２４０と、複数のワードライン２５０と、ドレイン選択信号線２６０と、複数のソース選択信号線２７０と、を備える。アレイ１１０の各カラムは、ドレイン選択ゲート２２０と、複数のＣＴ-ＦＥＴ２１０と、ソース選択ゲート２３０とを含み、これらは、対応するビットライン２４０と接地電位２８０との間でソースからドレインに直列接続される。アレイ１１０の各ローにおける複数のＣＴ-ＦＥＴ２１０の各々のゲートは、対応するワードライン２５０に連結される。各ドレイン選択ゲート２２０のゲートは、対応するドレイン選択信号線２６０に接続される。各ソース選択ゲート２３０のゲートは、対応するドレイン選択信号線２７０に接続される。一実施例において、ＣＴ−ＦＥＴは、シリコン酸化窒化酸化シリコン（ＳＯＮＯＳ）ＦＥＴなどであってよい。ＣＴ−ＮＡＮＤメモリセルアレイ１１０は、本技術分野において公知であるため、本技術の実施形態に特有でないＣＴ−ＮＡＮＤメモリセルアレイ１１０の態様については、さらなる説明を省略する。
【０００３】
ＣＴ−ＮＡＮＤメモリセルアレイ１１０の製造中、各種プロセスにおいて変動性が存在する。例えば、堆積された層の厚さは、ウェーハごとや所定のウェーハ内の領域ごとに変動することがある。同様に、エッチングプロセスにより除去される材料の量は、ウェーハごとや所定のウェーハ内の領域ごとに変動することもある。従って、１つ以上の製造プロセスにおけるプロセス変動性を補償することが可能な改善された製造技法に対する継続的な需要がある。
【発明の概要】
【０００４】
本技術は、以降の説明と、電荷トラップ電界効果トランジスタの製造のためのプロセスマージンのエンジニアリングに関する本技術の実施形態を図示するために使用される付属の図面とを参照することにより、最適に理解することができる。
【０００５】
一実施形態において、製造方法は、基板上に複数のシャロートレンチアイソレーション領域を形成することを含む。基板上には、トンネル誘電体領域も形成される。トンネル誘電体領域およびシャロートレンチアイソレーション領域上には、第１の窒化物層が形成される。第１の窒化物層の一部分は、トレンチアイソレーション領域の頂部までエッチバックされる。エッチバックされた第１の窒化物層上には、第２の窒化物層が形成される。第１および第２の窒化物層の一部分は酸化され、トンネル誘電体領域上に電荷トラップ領域が、かつ、電荷トラップ領域上にブロッキング誘電体領域が形成される。その後、ブロッキング誘電体領域上にゲート領域が形成される。
【０００６】
別の実施例形態において、製造方法は、基板上に複数のシャロートレンチアイソレーション領域を形成することを含み、シャロートレンチアイソレーション領域の頂部は、基板から所定量だけ上方に延在する。基板上にトンネル誘電体領域が形成される。トンネル誘電体領域およびシャロートレンチアイソレーション領域上に窒化物層が形成され、窒化物層の厚さは、シャロートレンチアイソレーション領域の頂部が基板から上方に延在する所定量の約半分である。窒化物層の一部分は、トレンチアイソレーション領域の頂部までエッチバックされ、トレンチ間に電荷トラップ領域が形成される。ブロッキング誘電体領域が電荷トラップ領域上に形成され、ゲート領域がブロッキング誘電体領域上に形成される。
【図面の簡単な説明】
【０００７】
本技術の実施形態は、限定を意図せず、例示を目的として、添付の図面に図示されている。これらの図面において、同一の参照番号は同様の要素を示す。
【０００８】
【図１】図１は、従来技術に係る例示的なＣＴ−ＮＡＮＤベースのフラッシュメモリＩＣのブロック図を示す。
【図２】図２は、従来技術に係る例示的なメモリセルアレイのブロック図を示す。
【図３】図３は、本技術の一実施形態に係るメモリセルアレイ構造のブロック図を示す。
【図４】図４Ａおよび図４Ｂは、本技術の一実施形態に係る電荷トラップ電界効果トランジスタを製造する方法のフロー図を示す。
【図５】図５Ａ〜図５Ｉは、本技術の一実施形態に係る電荷トラップ電界効果トランジスタの製造を図示するブロック図である。
【図６】図６Ａおよび図６Ｂは、本技術の一実施形態に係る電荷トラップ領域に使用される薄い窒化物層および厚い窒化物層のプロセス製造マージンにおける差異を図示するブロック図である。
【発明を実施するための形態】
【０００９】
添付の図面に例示されている本技術の実施形態について、以下、詳細に説明する。以下、本技術をこれらの実施形態に関連して説明するが、これらの実施形態は、本発明を限定することを意図したものではないことを理解されたい。逆に、本発明は、添付の請求の範囲によって定義される本発明の範囲に含まれ得る変更、改良および同等物を包含することを意図している。さらに、以下の本技術の詳細な説明では、本技術の完全な理解を提供するために、具体的な詳細を数多く記載する。しかし、本技術は、それらの具体的な詳細がなくとも実現できることを理解されたい。その他の場合、公知の方法、手順、構成部品および回路については、本技術の態様を不必要に不明瞭にしないように、詳細な説明を省略した。
【００１０】
本願において、選言的な表現を使用する場合、連言的な表現も含まれることが意図される。定冠詞または不定冠詞の使用は、基数を示すことを意図するものではない。特に、「その（the）」物または「ある（an）」物と言及した場合には、考えられる複数の該物のうちの１つも表すことが意図される。
【００１１】
図３を参すると、本技術の一実施形態に係るメモリセルアレイ構造が示されている。一実施例において、このメモリセルアレイは、ＣＴ−ＮＡＮＤメモリセルアレイ１１０であり得る。しかし、当然のことながら、本技術の実施形態は、あらゆるＣＴ−ＦＥＴデバイスに適用することができる。一実施例において、ＣＴ−ＦＥＴの各カラムは、シャロートレンチアイソレーション（ＳＴＩ：shallow trench isolation）領域３０５により分離されている。各ＣＴ−ＦＥＴは、ドレイン領域３１０と、ソース領域３１５と、チャネル領域３２０と、トンネル誘電体領域（通常、下部誘電体領域とも呼ばれる）３２５と、電荷トラップ領域３３０と、ブロッキング誘電体領域（通常、上部誘電体領域とも呼ばれる）３３５と、ゲート領域３４０と、を含み得る。ソース領域およびドレイン領域３１０、３１５は、第１タイプの不純物の高ドーピング濃度を有する基板３４５の半導体領域であり得る。一実施例において、ソース領域およびドレイン領域３１０、３１５は、リンまたはヒ素が高濃度にドープされたシリコンであり得る。チャネル領域３２０は、第２タイプの不純物の中ドーピング濃度を有する基板３４５の半導体領域であり、ソース領域３１５とドレイン領域３１０との間に横方向に配置される。一実施例では、チャネル領域３２０は、ホウ素が中濃度にドープされたシリコンであり得る。トンネル誘電体領域３２５は、チャネル領域３２上と、ソース領域およびドレイン領域３１０、３１５のチャネル領域３２０との隣接部分上とにわたって配置された誘電体層であり得る。一実施例において、トンネル誘電体領域３２５は、酸化シリコン、酸窒化物、酸窒化シリコンなどの層であってよい。電荷トラップ領域３３０は、トンネル誘電体領域３２５とブロッキング誘電体領域３３５との間に配置される誘電体、半導体などの層であり得る。一実施例において、電荷トラップ領域３３０は、窒化物、シリコンリッチ窒化物などの層であってよい。ブロッキング誘電体領域３３５は、電荷トラップ領域３３０とゲート領域３４０との間に配置された誘電体層であり得る。一実施例において、ブロッキング誘電体領域３３５は、酸化シリコン、酸窒化物、酸窒化シリコンなどの層であってよい。ゲート領域３４０は、電荷トラップ領域３３０とは反対側のブロッキング誘電体領域３３５上に配置された半導体層または導体層であり得る。一実施例において、ゲート領域３４０は、第１タイプの不純物の高ドーピング濃度を有するポリシリコン層であり得る。
【００１２】
次に、図４Ａおよび４Ｂを参照すると、本技術の一実施形態に係るＣＴ−ＦＥＴの製造方法が示されている。このＣＴ−ＦＥＴの製造方法について、本技術の一実施形態に係るＣＴ−ＦＥＴの製造を図示する図５Ａ〜５Ｉを参照して詳細に説明する。図４Ａおよび５Ａに示すように、プロセスは、クリーニング、堆積、ドーピング、エッチングなどといった半導体ウェーハ基板５０２に対する各種初期プロセスを有する工程４０５から始まり、１つ以上の領域を形成する。基板５０２は、第１タイプのドーパントが第１濃度にドープされた半導体であってよい。一実施例において、基板５０２は、ホウ素が中濃度にドープされたシリコンであり得る（Ｐ型）。
【００１３】
工程４１０において、複数のシャロートレンチアイソレーション領域が形成される。一実施例において、任意の公知の酸化プロセスにより、犠牲酸化物５０４が基板５０２上に形成され得る。その後、犠牲酸化物上には、フォトレジストが堆積され、任意の公知のフォトリソグラフィプロセスによってパターン形成されて、シャロートレンチアイソレーション（ＳＴＩ）マスク５０６を形成する。ＳＴＩマスク５０６によって露出したメモリセルアレイ内の基板５０２および犠牲酸化物５０４は、その後、任意の公知のエッチングプロセスによって選択的にエッチングされ複数のトレンチ５０８が形成される。次に図５Ｂを参照すると、トレンチ５０８に誘電体５１０が充填され得る。一実施例において、共形酸化物、スピンオンガラスなどが堆積される。図５Ｃを参照すると、誘電体層５１０は、その後、任意の公知のエッチングプロセスまたは化学的機械的研磨（ＣＭＰ）プロセスによってエッチバックされ、通常ＳＴＩメサと呼ばれる、基板から所定量だけ上方に延在する部分を有するシャロートレンチアイソレーション領域５１２が形成される。ＳＴＩマスク５０６は、その後、レジスト剥離またはレジストアッシングといった任意の公知のプロセスにより除去することができる。犠牲酸化物５０４もまた任意の公知の選択的なエッチングプロセスにより除去することができる。
【００１４】
次に、図５Ｄを参照すると、工程４１５において、トンネル誘電体領域５１４が基板５０２上に形成される。一実施例において、トンネル誘電体領域５１４は、メモリセルアレイ領域において、基板５０２の露出した表面を任意の公知の熱乾燥酸化プロセスにより酸化することにより形成され得る。別の実施例では、トンネル誘電体領域５１４は、任意の公知の化学気相蒸着プロセスにより酸窒化シリコン膜を堆積することによって形成されてもよい。一実施例では、トンネル誘電体領域５１４は、約３〜８ナノメートルの厚さに形成され得る。
【００１５】
次に、図５Ｅを参照すると、工程４２０において、第１セットの１つ以上の窒化物などの層５１６がトンネル誘電体領域５１４上に形成される。一実施例において、第１セットの１つ以上の窒化物などの層５１６は、化学気相蒸着（ＣＶＤ）または原子層堆積（ＡＬＤ）といった任意の公知のプロセスによって、窒化物などをトンネル誘電体領域５１４上に堆積することにより形成される。第１の窒化物などの層５１６は、シリコン：窒素の原子比率が約３：４以上のシリコンリッチ窒化物を含み得る。一実施例において、第１セットの１つ以上の窒化物などの層は、シャロートレンチアイソレーション領域の頂部が基板から上方に延在する高さの約３分の１〜３分の２の厚さを有し得る。第１の窒化物層５１６上には、酸化処理などの任意の公知のプロセスによって犠牲酸化物層５１８が形成されてもよい。
【００１６】
次に図５Ｆを参照すると、工程４２５において、第１セットの１つ以上の窒化物などの層の一部分および犠牲酸化物層の一部分は、シャロートレンチアイソレーション領域５１２の頂部までエッチバック５２０される。そして、犠牲酸化物層の残りの部分は、エッチバックプロセス後に除去される。
【００１７】
次に図５Ｇを参照すると、工程４３０において、第２セットの１つ以上の窒化物などの層５２２が、エッチバック後の第１セットの１つ以上の窒化物などの層５２０上に形成される。一実施例において、第２セットの１つ以上の窒化物などの層５２２は、エッチバック後の第１セットの窒化物などの層５２０上に化学気相蒸着（ＣＶＤ）などの任意の公知のプロセスによって窒化物を堆積することにより形成される。第２セットの窒化物などの層５２２は、シリコン：窒素の原子比率が約３：４以上のシリコンリッチ窒化物を含み得る。
【００１８】
次に、図４Ｂおよび５Ｈを参照すると、工程４３５において、第１および第２の窒化物などの層５２０、５２２の一部分は酸化され、トンネル誘電体領域５１４上に電荷トラップ領域５２４を、電荷トラップ領域５２４上にブロッキング誘電体領域５２６を形成する。一実施例において、窒化物またはシリコンリッチ窒化物５２０、５２２は、シャロートレンチアイソレーション領域の頂部まで酸化され、酸窒化物または酸窒化シリコンを形成する。一実施例では、結果的に得られた電荷トラップ領域５２４は、約４〜１５ナノメートルの厚さ、結果的に得られたブロッキング誘電体領域５２４は、約３〜８ナノメートルの厚さに形成され得る。
【００１９】
相対的に薄い第１および第２の窒化物などの層を使用すると、有利なことに、エッチバックプロセスマージンが大きくなる。ＣＴ−ＦＥＴをスケーリングする目的のために、薄い第１の窒化物などの層を堆積し、その一部分をエッチバックし、薄い第２の窒化物などの層を堆積し、酸化するプロセスは、有利なことに、ＳＴＩ領域に近接した電荷トラップ領域のウィングの高さを小さくし、かつ、セル間の結合／干渉を減少させる。さらに、薄い第２の窒化物などの層を消費してブロッキング誘電体領域を形成するため、さらにプロセスを複雑化したりエッチバックしたりする必要がない。
【００２０】
別の実施例では、工程４３０〜４３５において、第２の窒化物層を形成し、それを酸化するプロセスは、省略してもよい。その代わりに、エッチバック後の第１の窒化物層が電荷トラップ領域を形成し、誘電体を堆積してブロッキング誘電体領域を形成してもよい。
【００２１】
次に、図５Ｉを参照すると、工程４４０において、ゲート領域５２８がブロッキング誘電体領域５２４上に形成される。一実施例において、化学気相蒸着などの任意の公知のプロセスによって、酸窒化物層または酸窒化シリコン層５２６上にポリシリコン層５２８が堆積される。
【００２２】
工程４４５において、注入、ドーピング、エッチング、クリーニングなどといった各種後続のプロセスに進み、電荷トラップ領域、ブロッキング誘電体領域、およびゲート領域、ならびに／または、ゲート、ソース、およびドレイン端子、周辺回路、相互接続、ビアホール、不活性化層などといった１つ以上の追加領域がさらに形成される。なお、上述したＣＴ−ＦＥＴの製造方法は、他の追加的なプロセスを含んでもよく、プロセスの順序は、上述した順序とは異なってもよい。
【００２３】
次に、図６Ａおよび６Ｂを参照すると、薄い窒化物などの層および厚い窒化物などの層を使用して作られた例示的なゲートスタックが示されている。図６Ａは、薄い第１の窒化物などの層５１６を堆積することにより製造されたＣＴ−ＦＥＴのゲートスタックを示しており、薄い第１の窒化物などの層５１６は、その後、薄い第２の窒化物などの層が堆積され、酸化される前に部分的にエッチバックされることになる。エッチバックプロセスマージンは、６１０で示されている。図６Ｂは、厚い窒化物などの層６２０を堆積することにより製造されたゲートスタックを示しており、厚い窒化物などの層６２０は、その後、部分的に酸化される前に部分的にエッチバックされることになる。単一の厚い窒化物などの層６２０に対する、より小さいエッチバックプロセスマージンが６３０で示されている。図６Ｂと比較して、図６Ａに示した本技術の実施形態のより大きいプロセスマージン６１０は、他のプロセス変動性を補償することにより、有利に、ＣＴ−ＦＥＴの製造および性能を改善する。例えば、薄い第１の窒化物などの層５１６を堆積し、その一部分をエッチバックし、薄い第２の窒化物などの層を堆積し、酸化するプロセスは、有利なことに、ＳＴＩ領域に近接した電荷トラップ領域のウィングの高さを小さくし、セル間の結合／干渉を減少させる。
【００２４】
本技術の特定の実施形態についての上記記載は、例示および説明を目的として示した。それらの記載は、絶対的であることを意図せず、また、開示した厳密な形態に本発明を限定することも意図しない。当然ながら、上記の教示を踏まえて多くの改良および変形が可能である。実施形態は、本技術の原理とその実用上の用途について、最適に説明し、それにより当業者が、本技術と、考えられる特定の使用に適した多様な改良を伴う多様な実施形態とを最大限に利用することができるように選択および記載された。本発明の範囲は、添付の請求の範囲およびそれらの同等物によって定義されることが意図される。
【図１】
0005727036.tif 000002
【図２】
0005727036.tif 000003
【図３】
0005727036.tif 000004
【図４Ａ】
0005727036.tif 000005
【図４Ｂ】
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【図５Ａ】
0005727036.tif 000007
【図５Ｂ】
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【図５Ｃ】
0005727036.tif 000009
【図５Ｄ】
0005727036.tif 000010
【図５Ｅ】
0005727036.tif 000011
【図５Ｆ】
0005727036.tif 000012
【図５Ｇ】
0005727036.tif 000013
【図５Ｈ】
0005727036.tif 000014
【図５Ｉ】
0005727036.tif 000015
【図６Ａ】
0005727036.tif 000016
【図６Ｂ】
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