(57)【特許請求の範囲】
【請求項１】
装置であって、
フライングキャパシタの第１および第２のノードを複数のノードに連続して電気的に結合および分離するように構成された複数のスイッチと、ここにおいて、前記複数のスイッチは、前記フライングキャパシタの前記第２のノードを負の出力電圧ノードに結合するＶｎｅｇスイッチを備える、
供給電圧ノードおよび前記負の出力電圧ノード間でのＥＳＤイベントを検出するように構成された第１のＥＳＤ検出モジュールと、なお、前記Ｖｎｅｇスイッチは、ＥＳＤイベントが前記第１のＥＳＤ検出モジュールによって検出されたことに応じて、前記第２のフライングキャパシタノードを前記負の出力電圧ノードに電気的に結合するように構成される、
を備える装置。
【請求項２】
前記複数のスイッチはさらに、前記接地ノードを前記第２のフライングキャパシタノードに結合する接地スイッチを備え、前記装置はさらに、
接地ノードおよび前記負の出力電圧ノード間でのＥＳＤイベントを検出するように構成された第２のＥＳＤ検出モジュールを備え、前記接地スイッチはさらに、ＥＳＤ検出イベントが前記第２のＥＳＤ検出モジュールによって検出されたことに応じて、前記接地ノードを前記第２のフライングキャパシタノードに電気的に結合するように構成される、請求項１に記載の装置。
【請求項３】
前記負の出力電圧ノードから前記第２のフライングキャパシタノードに順方向バイアスされたダイオードさらに備える、請求項１に記載の装置。
【請求項４】
前記Ｖｎｅｇスイッチはさらに、ＥＳＤイベントが前記第２のＥＳＤ検出モジュールによって検出されたことに応じて、前記第２のフライングキャパシタノードを前記負の出力電圧ノードに電気的に結合するように構成される、請求項２に記載の装置。
【請求項５】
前記第２のフライングキャパシタノードから前記供給電圧ノードに順方向バイアスされたダイオードをさらに備える、請求項４に記載の装置。
【請求項６】
前記Ｖｎｅｇスイッチは、ＮＭＯＳトランジスタを備え、前記装置は、さらに、通常のチャージポンプ動作の間、前記ＮＭＯＳトランジスタを駆動するための駆動回路を備え、前記駆動回路は、前記ＥＳＤイベントが前記第１のＥＳＤ検出モジュールよって検出されたことに応じてディスエーブルされるように構成され、前記装置はさらに、前記ＥＳＤイベントが前記第１のＥＳＤ検出モジュールによって検出されたことに応じて、前記Ｖｎｅｇスイッチの前記ＮＭＯＳトランジスタの前記ゲートをプルアップするように構成された第１のゲートプルアップモジュールを備える、請求項１に記載の装置。
【請求項７】
前記駆動回路は、前記ＥＳＤイベントが前記第２のＥＳＤ検出モジュールによって検出されたことに応じてディスエーブルされるように構成され、前記第１のゲートプルアップモジュールはさらに、前記ＥＳＤイベントが前記第２のＥＳＤ検出モジュールによって検出されたことに応じて、前記Ｖｎｅｇスイッチの前記ＮＭＯＳトランジスタの前記ゲートをプルアップするように構成される、請求項６に記載の装置。
【請求項８】
前記第１のＥＳＤ検出モジュールは、
前記供給電圧ノードを第１のＥＳＤ検出電圧ノードに結合するキャパシタと、
前記第１のＥＳＤ検出電圧ノードを前記負の出力電圧ノードに結合するレジスタと
を備える、請求項１に記載の装置。
【請求項９】
前記第１のＥＳＤ検出モジュールは、
前記供給電圧ノードを第１のＥＳＤ検出電圧ノードに結合するキャパシタと、
前記第１のＥＳＤ検出電圧ノードと前記負の出力電圧ノードを結合するレジスタと、
を備え、前記第１のゲートプルアップモジュールは、
前記第２のフライングキャパシタノードに結合されたソースを含むＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタの前記ドレインを前記Ｖｎｅｇスイッチの前記ＮＭＯＳトランジスタの前記ゲートに結合するダイオードと、なお、前記ダイオードは、前記ＰＭＯＳトランジスタの前記ドレインから前記ＮＭＯＳトランジスタの前記ゲートに順方向バイアスされる、
を備え、前記装置はさらに、前記第１のＥＳＤ検出電圧ノードを、前記第１のゲートプルアップモジュールの前記ＰＭＯＳトランジスタの前記ゲートに結合するインバータを備える、請求項６に記載の装置。
【請求項１０】
前記接地スイッチは、ＮＭＯＳトランジスタを含み、前記装置は、さらに、通常のチャージポンプ動作の間、前記ＮＭＯＳトランジスタを駆動するための駆動回路を含み、前記駆動回路は、前記ＥＳＤイベントが前記第２のＥＳＤ検出モジュールによって検出されたことに応じてディスエーブルされるように構成され、前記装置はさらに、前記ＥＳＤイベントが前記第２のＥＳＤ検出モジュールによって検出されたことに応じて、前記接地スイッチの前記ＮＭＯＳトランジスタの前記ゲートをプルアップするように構成された第２のゲートプルアップモジュールを含む、請求項２に記載の装置。
【請求項１１】
前記第２のＥＳＤ検出モジュールは、
前記接地ノードを第２のＥＳＤ検出電圧ノードに結合するキャパシタと、
前記第２のＥＳＤ検出電圧ノードを前記負の出力電圧ノードを結合するレジスタと
を備える、請求項２に記載の装置。
【請求項１２】
前記第２のＥＳＤ検出モジュールは、
前記接地ノードを第２のＥＳＤ検出電圧ノードに結合するキャパシタと、
前記第２のＥＳＤ検出電圧ノードを前記負の出力電圧ノードに結合するレジスタと、
を備え、前記第２のゲートプルアップモジュールは、
前記第２のフライングキャパシタノードに結合されたソースを含むＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタの前記ドレインを前記接地スイッチの前記ＮＭＯＳトランジスタの前記ゲートに結合するダイオードと、なお、前記ダイオードは、前記ＰＭＯＳトランジスタの前記ドレインから前記ＮＭＯＳトランジスタの前記ゲートに順方向バイアスされる、
を備え、前記装置はさらに、
前記第２のＥＳＤ検出電圧ノードを、前記第２のゲートプルアップモジュールの前記ＰＭＯＳトランジスタの前記ゲートに結合するインバータを備える、請求項１０に記載の装置。
【請求項１３】
前記接地スイッチは、ＮＭＯＳトランジスタを含み、前記装置はさらに、通常のチャージポンプ動作の間、前記ＮＭＯＳトランジスタを駆動するための駆動回路を含み、前記駆動回路は、前記ＥＳＤイベントが前記第２のＥＳＤ検出モジュールによって検出されたことに応じてディスエーブルされるように構成され、前記装置はさらに、前記ＥＳＤイベントが前記第２のＥＳＤ検出モジュールによって検出されたことに応じて、前記接地スイッチの前記ＮＭＯＳトランジスタの前記ゲートをプルアップするように構成された第２のゲートプルアップモジュールを含み、前記第２のＥＳＤ検出モジュールは、
前記接地ノードを第２のＥＳＤ検出電圧ノードに結合するキャパシタと、
前記第２のＥＳＤ検出電圧ノードを前記負の出力電圧ノードに結合するレジスタと、なお、前記第２のゲートプルアップモジュールは、
前記第２のフライングキャパシタノードに結合されたソースを含むＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタの前記ドレインを前記接地スイッチの前記ＮＭＯＳトランジスタの前記ゲートに結合するダイオードと、なお、前記ダイオードは、前記ＰＭＯＳトランジスタの前記ドレインから前記ＮＭＯＳトランジスタの前記ゲートに順方向バイアスされる、
を備え、前記装置はさらに、
前記第２のＥＳＤ検出電圧ノードを、前記第２のゲートプルアップモジュールの前記ＰＭＯＳトランジスタの前記ゲートに結合するインバータと
を備える、請求項９に記載の装置。
【請求項１４】
正の出力電圧ノードと前記負の出力電圧ノードに結合された電力増幅器と、なお、前記電力増幅器は、出力ノードを含む、
前記電力増幅器出力ノードを前記正の出力電圧ノードに結合する第１のオンチップスナップバッククランプと
をさらに備える、請求項１に記載の装置。
【請求項１５】
前記第１のオンチップスナップバッククランプは、基板トリガスナップバッククランプを含む、請求項１４に記載の装置。
【請求項１６】
正の出力電圧ノードと負の出力電圧ノードに結合された電力増幅器と、なお、前記電力増幅器は、出力ノードを含む、
前記電力増幅器出力ノードを前記負の出力電圧ノードに結合する第２のオンチップスナップバッククランプと
をさらに備える、請求項１に記載の装置。
【請求項１７】
前記第２のオンチップスナップバッククランプは、ゲートプルスナップバッククランプを含む、請求項１６に記載の装置。
【請求項１８】
フライングキャパシタの第１および第２のノードを複数のノードに連続して電気的に結合および分離するように複数のスイッチを構成することと、ここにおいて、前記複数のスイッチは、前記フライングキャパシタの第２のノードを負の出力電圧ノードに結合するＶｎｅｇスイッチを備える、
供給電圧ノードおよび前記負の出力電圧ノード間でのＥＳＤイベントを検出することと、
前記ＥＳＤイベントの前記検出に応答して、前記第２のフライングキャパシタノードを前記負の出力電圧ノードに電気的に結合するように前記Ｖｎｅｇスイッチを構成することと
を備える、方法。
【請求項１９】
前記複数のスイッチはさらに、前記第２のフライングキャパシタノードに接地ノードを結合する接地スイッチを備え、前記方法はさらに、
前記接地ノードおよび前記負の出力電圧ノード間でのＥＳＤイベントを検出することと、
前記接地ノードおよび前記負の出力電圧ノード間での前記ＥＳＤイベントの前記検出に応答して、前記接地ノードを前記第２のフライングキャパシタノードに電気的に結合するように前記接地スイッチを構成することと
を備える、請求項１８に記載の方法。
【請求項２０】
前記供給電圧ノードおよび前記負の出力電圧ノード間での前記ＥＳＤイベントの前記検出に応答して、前記第２のフライングキャパシタノードを前記負の出力電圧ノードに電気的に結合するように前記Ｖｎｅｇスイッチを構成することをさらに備える、請求項１９に記載の方法。
【請求項２１】
出力ノードで出力電圧を生成するために電力増幅器を用いて入力電圧を増幅させることと、なお、前記電力増幅器は、正の出力電圧ノードおよび前記負の出力電圧ノードに結合される、
基板トリガスナップバッククランプを含む第１のオンチップスナップバッククランプを用いて前記電力増幅器出力ノードを前記正の出力電圧ノードに結合することとをさらに備える、請求項１８に記載の方法。
【請求項２２】
出力ノードで出力電圧を生成するために電力増幅器を用いて入力電圧を増幅させることと、なお、前記電力増幅器は、正の出力電圧ノードおよび前記負の出力電圧ノードに結合される、
ゲートプルスナップバッククランプを含む第２のオンチップスナップバッククランプを用いて、前記電力増幅器出力ノードを前記負の出力電圧ノードに結合することと
をさらに備える、請求項１８に記載の方法。
【請求項２３】
装置であって、
フライングキャパシタの第１および第２のノードを複数のノードに連続して電気的に結合および分離するように構成された複数のスイッチと、ここにおいて、前記複数のスイッチは、前記フライングキャパシタの前記第２のノードを負の出力電圧ノードに結合するＶｎｅｇスイッチを備える、
供給電圧ノードおよび前記負の出力電圧ノード間でのＥＳＤイベントの検出に応答して、前記第２のフライングキャパシタノードを前記負の出力電圧ノードに電気的に結合するように前記Ｖｎｅｇスイッチを構成する手段と
を備える装置。
【請求項２４】
前記複数のスイッチはさらに、前記第２のフライングキャパシタノードに接地ノードを結合する接地スイッチを備え、前記装置はさらに、
前記接地ノードおよび前記負の出力電圧ノード間のＥＳＤイベントの検出に応答して、前記接地ノードを前記第２のフライングキャパシタノードに電気的に結合するように前記接地スイッチを構成する手段と
を備える、請求項２３に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電気放電保護に関し、より詳細には、増幅器、およびチャージポンプを採用している他の回路のための静電気放電（ＥＳＤ）保護に関する。
【背景技術】
【０００２】
チャージポンプは一般的に、所与の電圧供給レベルを上げるまたは下げるため、および／または、供給を反転電圧レベルに反転させて負荷に電力供給するために電子回路で利用される。チャージポンプは、例えば、Ｇ級増幅器アーキテクチャに応用でき、増幅器に提供される供給電圧は増幅されるべき入力信号のレベルに依存して変化しうる。チャージポンプはまた、増幅器以外の他のタイプの負荷に電力供給するためにも採用できる。
【０００３】
静電気放電（ＥＳＤ）からチャージポンプの端子を保護するために、ツェナーダイオード（Zener diode）およびＲＣトリガ電力クランプ（clamp）などの保護デバイスが、ＥＳＤの影響を受けやすい端子間に結合されうる。このような保護デバイスは、チャージポンプ回路、および、これら端子に結合された他の回路から離れてＥＳＤ電流を分路（shunt）させ、これにより、このような回路へのダメージを防ぐ。回路が耐える必要のありうるＥＳＤレベルの例は、例えば、当技術分野で知られている人体モデル（ＨＢＭ）、または、国際電気標準会議によって発表された規格ＩＥＣ ６１０００−４−２に従って説明されているとおりである。従来のＥＳＤ保護デバイスは、オンチップコンポーネントまたはオフチップコンポーネントのいずれかを採用しており、オフチップコンポーネントは、通常、オンチップコンポーネントよりも高価である。
【０００４】
通常のチャージポンプ動作の間、チャージポンプの１つ以上の出力供給電圧は、このチャージポンプのために選択された利得モードに依存して、低(low)レベルと高(high)レベルとの間で切り替えられうる。このようなチャージポンプ出力供給電圧の利得切替は、意図せずに、供給電圧に結合された１つ以上のクランプをオンし、このクランプを通した電流漏れを不所望にもたらす。代わりに、チャージポンプからの負荷によって引き起こされる電流はチャージポンプ出力供給電圧に大きなリップルを生じさせ、クランプを通した電流漏れにも寄与する。
【０００５】
チャージポンプ動作に最適に適合したＥＳＤ保護技法を提供することが望まれるはずである。これらの具体化コストを低くするために、こうしたＥＳＤ保護技法をオンチップに統合するための技法を提供することがさらに望まれるはずである。
【図面の簡単な説明】
【０００６】
【図１】図１は、本開示に従うチャージポンプアプリケーションの例示的な実施形態を示す。
【図２】図２は、本開示に従うチャージポンプ内の内部スイッチの例示的な実施形態を示す。
【図２Ａ】図２Ａは、図２を参照して説明されたチャージポンプの例示的な実施形態を示しており、スイッチＳ１〜Ｓ６は複数のＭＯＳトランジスタＭ１〜Ｍ６として具体化される。
【図３Ａ】図３Ａは、３つのフェーズにわたる第１の利得モード、すなわち利得＝１／２、におけるスイッチＳ１〜Ｓ６の例示的な構成を示す。
【図３Ｂ】図３Ｂは、２つのフェーズにわたる第２の利得モード、すなわち利得＝１、におけるスイッチの構成を示す。
【図４】図４は、図２を参照して説明されたチャージポンプの端子に対する静電気静電気放電（ＥＳＤ）保護スキームの例示的な実施形態を示す。
【図４Ａ】図４Ａは、動的なクランプの例示的な実施形態を示す。
【図５】図５は、図２Ａを参照して説明されたチャージポンプに対する静電気放電保護スキームの例示的な実施形態を示す。
【図６】図６は、Ｍ４を駆動ために電圧Ｄ４’を生成するためのＭ４制御モジュール５２５の例示的な実施形態を示す。
【図７】図７は、図６を参照して上で説明された機能を具体化するための例示的な回路を示す。
【図８】図８は、Ｍ５を駆動するために電圧Ｄ５’を生成するためのＭ５制御モジュール５１５の例示的な実施形態を示す。
【図９】図９は、図８を参照して上で説明された機能を具体化するための例示的な回路を示す。
【図１０】図１０は、ＩＥＣレベル保護を提供するためのスキームの例示的な実施形態を示す。
【図１１】図１１は、第１および第２のＩＥＣクランプの例示的な実施形態を示す。
【図１２】図１２は、本開示に従う方法の例示的な実施形態を示す。
【発明を実施するための形態】
【０００７】
本開示の様々な態様が、以下に添付の図面を参照してより詳しく説明される。しかしながら、本開示は、多くの異なる形式で実施でき、本開示全体を通して提示される任意の特定の構成または機能に限定されると解釈されるべきでない。むしろ、これら態様は、本開示を徹底的かつ完全なものとし、本開示の範囲を当業者に十分に伝えるために提供されるものである。本明細書における教示に基づき、本開示の他の態様から独立して具体化されようと、これらと組み合わされて具体化されようと、本開示の範囲が、本明細書における開示の任意の態様をカバーすることが意図されることを、当業者は認識するべきである。例えば、本明細書に説明される任意の数の態様を使用して、装置が具体化され、方法が実施されうる。さらに、本開示の範囲は、本明細書に説明される開示の様々な態様に加えて、または、これら以外の他の構成、機能、または構成と機能を使用して実施された、このような装置または方法をカバーすることを意図している。本明細書における開示の任意の態様が、請求項に記載された１つ以上のエレメントにより組み込まれうることは理解されるべきである。
【０００８】
添付図面に関連して以下に示される詳細な説明は、本発明の例示的な態様の説明として意図され、本発明が実施されうる唯一の例示的な態様を表すことは意図されない。本明細書全体にわたって用いられる「例示的（exemplary）」という用語は、「例、実例、または例示を提供する」を意味し、必ずしも、他の例示的な態様よりも好ましいとか、有利であるとか解釈されるべきではない。詳細な説明は、本発明の例示的な態様の完全な理解を提供することを目的とした特定の詳細を含む。本発明の例示的な態様がこれらの特定の詳細なしに実施されうることは当業者に明らかとなるはずである。いくつかの例において、本明細書で提示される例示的な態様の新規性を曖昧にしないために、周知の構造およびデバイスがブロック図形式で示される。
【０００９】
図１は、本開示に従うチャージポンプアプリケーションの例示的な実施形態を示す。図１に示されるチャージポンプアプリケーションは、例示を目的としてのみ示されるものであり、本開示の範囲を任意の特定のチャージポンプアプリケーションに限定することを意図するものではない。
【００１０】
図１では、チャージポンプ１２０が電源１０からの供給電圧Ｖｄｄ １０５ａを供給される。例示的な実施形態において、電源１０は、例えば、他の電子モジュールにも電力を供給するスイッチモード電源（ＳＭＰＳ）でありうる。チャージポンプ１２０は、フライングキャパシタＣｆｌｙ １２５を連続的に充電および放電するようにチャージポンプ１２０内の複数のスイッチ（図１には示されていない）を構成することによって、電圧Ｖｄｄ １０５ａから出力電圧Ｖｐｏｓ １２０ａおよびＶｎｅｇ １２０ｂを生成する。示される例示的な実施形態において、チャージポンプ利得、すなわちＶｄｄのレベルからＶｐｏｓおよびＶｎｅｇのレベルへの相対利得は、制御信号cp_gain １１０ａによって制御される。同様に、内部チャージポンプスイッチが起動される周波数を決めるチャージポンプスイッチング周波数は、制御信号cp_fclk １１０ｂによって制御される。制御信号cp_gainおよびcp_fclkは、内部チャージポンプスイッチの開閉を制御するスイッチ制御モジュール１２３に供給されうる。
【００１１】
図１に示されるように、キャパシタＣｐｏｓ １６１およびＣｎｅｇ １６２は、チャージポンプによって供給されたエネルギを格納し、それぞれ電圧レベルＶｐｏｓ １２０ａおよびＶｎｅｇ １２０ｂを維持し、増幅器２０に電力を供給するために設けられることができる。電力増幅器２０はノード２０ａで入力電圧を増幅し、ノード２０ｂで出力電圧を生成する。
【００１２】
図２は、本開示に従って、チャージポンプ内の内部スイッチの例示的な実施形態を示す。図２に示される特定のチャージポンプは、例示を目的として説明されているにすぎず、本開示の範囲を、チャージポンプ内のスイッチの特定の実施に限定することを意図しないことに注意されたい。当業者は、図２を参照して本明細書で説明されるものと同一の機能を達成するために、代替数および／またはトポロジのスイッチが使用されうることが分かるはずである。このような別の例示的な実施形態は、本開示の範囲内であることが意図される。
【００１３】
図２において、フライングキャパシタＣｆｌｙ １２５は、複数のスイッチＳ１〜Ｓ６に結合されたノードＣ１ｐおよびＣ１ｎを有する。Ｃ１ｐおよびＣ１ｎはまた、本明細書において、それぞれ第１および第２のフライングキャパシタノードを指すこともある。スイッチＳ１〜Ｓ６は、出力電圧Ｖｐｏｓ １２０ａおよびＶｎｅｇ １２０ｂを生成するために、例えば、図１に示されたスイッチ制御モジュール１２３によって、より詳細に以下で説明される一連の動作フェーズにわたって開閉するように構成される。特に、利得＝１／２に対応する第１の利得モードでは、Ｖｐｏｓ １２０ａおよびＶｎｅｇ １２０ｂがそれぞれＶｄｄ／２および−Ｖｄｄ/２に対応し、利得＝１に対応する第２の利得モードでは、Ｖｐｏｓ １２０ａおよびＶｎｅｇ １２０ｂがそれぞれＶｄｄおよび-Ｖｄｄに対応しうる。
【００１４】
本明細書では、スイッチＳ４は「接地スイッチ」としても示され、スイッチＳ５は「Ｖｎｅｇ」として示されうることに注意されたい。
【００１５】
図２Ａは、図２を参照して説明されるチャージポンプの例示的な実施形態を示しており、スイッチＳ１〜Ｓ６は、複数のＭＯＳトランジスタＭ１〜Ｍ６として具体化される。トランジスタＭ１〜Ｍ６の各々は、対応するドライバ２０１〜２０６によって駆動され、それは、例えば、スイッチ制御モジュール１２３によって生成された制御電圧制御１〜６をバッファしうる。特定の例示的な実施形態において、個々のトランジスタのサイズが、これら駆動回路と共に、各トランジスタによって処理されるべき期待される電圧および電流負荷に依存して、互いに変更されうることが分かるはずである。
【００１６】
図３Ａは、３つのフェーズにわたる第１の利得モード、すなわち利得＝１／２、におけるスイッチＳ１〜Ｓ６の例示的な構成を示す。図３Ａに示されるように、フェーズＩの間、ＣｆｌｙのノードＣ１ｐおよびＣ１ｎはそれぞれＶｄｄおよびＶｐｏｓノードに結合される。フェーズＩＩの間、ノードＣ１ｐおよびＣ１ｎはそれぞれＶｐｏｓおよびＧＮＤノードに結合される。フェーズＩＩＩの間、ノードＣ１ｐおよびＣ１ｎはそれぞれＧＮＤおよびＶｎｅｇノードに結合される。
【００１７】
フェーズＩおよびＩＩの間、フェーズＩおよびＩＩは、ＶｐｏｓおよびＧＮＤ間で供給電圧Ｖｄｄを効率的に半分に分割するため、Ｃｆｌｙにわたる全電圧が、安定した状態で（示されていない負荷モジュールから引き起こされた電流に従い）Ｖｄｄ／２に近づくことは、スイッチの前述の構成から分かるはずである。フェーズＩＩＩの間、Ｃｆｌｙは反転され、Ｖｎｅｇは、−Ｖｄｄ／２に近づく。
【００１８】
図３Ｂは、２つのフェーズにわたる第２の利得モード、すなわち利得＝１、におけるスイッチの構成を示す。図３Ｂに示されるように、フェーズＩの間、ＣｆｌｙのノードＣ１ｐは、ＶｄｄおよびＶｐｏｓの両方に結合され、ＣｆｌｙのノードＣ１ｎはＧＮＤに結合される。このフェーズにおいて、供給電圧Ｖｄｄは、スイッチＳ１を介してＣｆｌｙのノードＣ１ｐを直接的に充電する。Ｖｄｄはまた、スイッチＳ１およびＳ３の直列接続を介して、正の出力電圧ノードＶｐｏｓに結合されており、それによって、キャパシタＣｐｏｓ １６１（図３Ａには示されていない）の端子のうちの１つを充電する。フェーズＩにおいて、Ｃｆｌｙにわたる全電圧は、Ｖｄｄに近づき、Ｖｐｏｓもまた、Ｖｄｄに近づく。
【００１９】
フェーズＩＩの間、ノードＣ１ｐおよびＣ１ｎは、それぞれ、ＧＮＤおよびＶｎｅｇノードに結合される。このフェーズにおいて、Ｃ１ｎは、Ｓ５を介して負の出力電圧ノードＶｎｅｇに結合され、それによって、電圧Ｖｎｅｇを−Ｖｄｄに近づけ、（図３Ｂには示されていない）キャパシタＣｎｅｇ １６２の端子のうちの１つを充電する。
【００２０】
当業者はさらに、他の例示的な実施形態では、フェーズの順序が図３Ａおよび３Ｂに示された通りである必要がなく、代わりとして代替的に配列されうることが分かるはずである。例えば、示されたフェーズはいずれも、順次スイッチングされうる。さらに、反転された（負の）供給電圧を要求しないチャージポンプの特定のアプリケーションでは、利得モード＝１／２のフェーズＩＩＩが省略されうることが分かるはずである。このような別の例示的な実施形態は、本開示の範囲内であることが意図される。
【００２１】
図４は、図２を参照して説明されたチャージポンプの端子のための静電気放電（ＥＳＤ）保護スキームの例示的な実施形態を示す。図４の例示的なＥＳＤ保護スキームは、例示を目的として示されるにすぎず、本開示の範囲を限定することを意図するものではないことに注意されたい。
【００２２】
図４では、４００ａ〜４００ｆというラベル付けされたノードがそれぞれＶｄｄ、ＧＮＤ、Ｖｐｏｓ、Ｖｎｅｇ、Ｃ１ｐ、Ｃ１ｎに電気的に結合された端子に対応する。例示的な実施形態において、これらノードの各々は該当の端子をオフチップリードに接続する出力パッドに結合されうる。図４に示されており、より詳細に以下で説明されているように、任意のノード間で高電圧が蓄積する場合、電流を分路させるために、複数のクランプおよび逆方向バイアス保護ダイオードがこれらノード間に設けられる。
【００２３】
例えば、図４において、クランプ４１０はＶｄｄ ４００ａおよびＶｎｅｇ ４００ｄ間に設けられる。動的クランプ４２０はＶｄｄ ４００ａおよびＧＮＤ ４００ｂ間に設けられる。動的クランプ４３０はＧＮＤ ４００ｂおよびＶｎｅｇ ４００ｄ間に設けられる。例示的な実施形態では、クランプ４１０がノードＶｄｄおよびＶｎｅｇ間で回路の最も高い電圧差をサポートすると予想されるため、クランプ４１０がクランプ４２０および４３０よりも高い電圧用に設計されうる。
【００２４】
例示的な実施形態では、動的クランプが、図４Ａに示されるような、例えば、ＲＣトリガされる非常に大きな電界効果トランジスタ、すなわち「ＢｉｇＦＥＴ」を意味しうる。このようなクランプは端子ＡおよびＢ間でＥＳＤイベントを感知し、このようなＥＳＤイベントの感知に伴ってクランプ内のＢｉｇＦＥＴをオンにするように機能しうることが分かるはずである。本明細書に開示される原理を踏まえて、図４Ａのクランプの動作が当業者に明確になるはずであることに注意されたい。さらに、図４Ａの動的クランプは、例示を目的として示されるにすぎず、本開示の範囲をクランプの任意の特定の具体化に限定することを意図しないことに注意されたい。
【００２５】
さらに図４には、Ｖｄｄ ４００ａおよびＶｐｏｓ ４００ｃ間に設けられた逆方向バイアスダイオード４５１と、Ｖｐｏｓ ４００ｃおよびＧＮＤ ４００ｂ間に設けられた逆方向バイアスダイオード４５２とが示される。ダイオード４５３および４５４はそれぞれＶｄｄ ４００ａおよびＣ１ｐ ４００ｅ間、並びにＣ１ｐ ４００ｅおよびＧＮＤ ４００ｂ間に同様に設けられる。ダイオード４５５および４５６はそれぞれＶｄｄ ４００ａおよびＣ１ｎ ４００ｆ間、並びにＣ１ｎ ４００ｆおよびＶｎｅｇ ４００ｃ間に設けられる。最後に、ダイオード４５７は、Ｃ１ｐ ４００ｅおよびＣ１ｎ ４００ｆ間に設けられる。
【００２６】
チャージポンプ動作のあいだに、チャージポンプ利得が例えば利得＝１／２から利得＝１にスイッチングされると、比較的大きな電圧過渡電流（voltage transient）が、−Ｖｄｄ／２から−Ｖｄｄへの予想される電圧レベルの急激な変化によって、Ｖｎｅｇに結合されたノード４００ｄに発生しうることが分かるはずである。このような電圧過渡電流は、好ましくなく、Ｖｎｅｇ ４００ｄをＧＮＤ ４００ｂに結合する動的クランプ４３０において漏れ電流を引き起こす。このように、チャージポンプ動作の間に期待される電圧スイングに対して最適化されたＶｎｅｇに結合されたノード４００ｄにおいてＥＳＤ保護の技法を提供することは有益なはずである。
【００２７】
図５は、図２Ａを参照して説明されたチャージポンプのための静電気放電保護スキームの例示的な実施形態を示す。図５の例示的な実施形態は、例示を目的として示されるにすぎず、本開示の範囲を限定することを意図するものではないことに注意されたい。図４および５において同様にラベル付けされたエレメントは、別途記載がない限り、同様の機能を実行するエレメントに対応する。
【００２８】
図５において、第１のＥＳＤ検出モジュール５１０はノードＶｄｄ ４００ａおよびＶｎｅｇ ４００ｄ間において静電気放電イベントを検出するように構成される。モジュール５１０はインジケータ信号ＤｅｔＡを生成し、その値はＥＳＤイベントが検出された場合に論理ハイであり、そうでない場合にローである。さらに、第２のＥＳＤ検出モジュール５２０はノードＧＮＤ ４００ｂおよびＶｎｅｇ ４００ｄの間において静電気放電イベントを検出するように構成される。モジュール５２０はインジケータ信号ＤｅｔＢを生成し、その値はＥＳＤイベントが検出された場合に論理ハイであり、そうでない場合にローである。本願明細書および特許請求の範囲において、ＤｅｔＡおよびＤｅｔＢの各々はいずれも、その状況に依存した信号または電圧を指し、このような意味が当業者には明らかなはずであることに注意されたい。
【００２９】
図５において、トランジスタＭ４はノードＧＮＤ ４００ｂおよびＣ１ｎ ４００ｆ間に結合される。図５に示されるトランジスタＭ４は、図２Ａに示されるスイッチトランジスタＭ４と同一であり、接地スイッチをも意味する。しかしながら、図２ＡのトランジスタＭ４を駆動する駆動電圧Ｄ４の代わりに、図５におけるＭ４の駆動電圧は、Ｍ４制御モジュール５２５によって生成される関連電圧Ｄ４’である。モジュール５２５はモジュール５２０からのインジケータ信号ＤｅｔＢを受け入れる。
【００３０】
トランジスタＭ５は、ノードＣ１ｎ ４００ｆおよびＶｎｅｇ ４００ｄ間に結合される。図５に示されるトランジスタＭ５は、図２Ａに示されるスイッチトランジスタＭ５と同一であり、Ｖｎｅｇスイッチとも表される。図２ＡのトランジスタＭ５を駆動する駆動電圧Ｄ５の代わりに、図５におけるＭ５の駆動電圧は、関連電圧Ｄ５’であり、それは、Ｍ５制御モジュール５１５によって生成されうる。モジュール５１５は、それぞれ、モジュール５１０および５２０からのインジケータ信号ＤｅｔＡおよびＤｅｔＢを受け入れる。
【００３１】
図５に示されるＥＳＤ保護スキームによれば、ＥＳＤイベントがＧＮＤ ４００ｂおよびＣ１ｎ ４００ｆ間において発生すると、ＥＳＤ電流がＧＮＤからＥＳＤ検出モジュール５２０を通ってＶｎｅｇに流れ、さらに、ＶｎｅｇからＣ１ｎにダイオード４５６を通って流れる。これに応じ、ＥＳＤ検出モジュール５２０はインジケータ信号ＤｅｔＢを高く設定し、Ｍ４制御モジュール５２５はＤ４’を用いてトランジスタＭ４をオンにする。Ｍ４をオンにすることは、ＧＮＤからＣ１ｎへの導電性経路を提供して、これらノード間で高まる過大な電圧を防ぐ。
【００３２】
同様に、ＥＳＤイベントがＣ１ｎ ４００ｆおよびＶｎｅｇ ４００ｄ間において発生すると、電流がＣ１ｎからダイオード４５５を通ってＶｄｄに流れると共に、ＶｄｄからＶｎｅｇにＥＳＤ検出モジュール５１０を通って流れる。これに応じ、ＥＳＤ検出モジュール５１０はインジケータ信号ＤｅｔＡを高く設定し、Ｍ５制御モジュール５１５はＤ５’を用いてトランジスタＭ５をオンにする。これにより、Ｃ１ｎからＶｎｅｇへの導電性経路が提供される。
【００３３】
さらに、ＥＳＤイベントがＧＮＤおよびＶｎｅｇ間において発生すると、ＥＳＤ検出モジュール５２０がインジケータ信号ＤｅｔＢを高く設定する。これに応じ、Ｍ４制御モジュール５２５およびＭ５制御モジュール５１５はそれぞれＤ４’およびＤ５’を介して両方のトランジスタＭ４およびＭ５を自動的にオンにする。これにより、Ｍ４およびＭ５の直列接続を介した、ＧＮＤ ４００ｂからＶｎｅｇ ４００ｄへの導電性経路が提供される。
【００３４】
図６は、Ｍ４を駆動するために電圧Ｄ４’を生成するためのＭ４制御モジュール５２５の例示的な実施形態を示す。図６の機能ブロックは、例示を目的として示されるにすぎず、本開示の範囲を限定することを意図するものではないことに注意されたい。別の例示的な実施形態において、これら機能ブロックのいずれもが組み合わせられうること、および／または、当業者に明らかな追加の論理エレメントが必要に応じて導入されうることが分かるはずである。このような別の例示的な実施形態は、本開示の範囲内であることが意図される。
【００３５】
図６において、起動に伴ってＭ４ドライバ２０４の駆動能力を選択的にオフできるディスエーブル(無効disable)入力端６００ａがＭ４ドライバ２０４に設けられる。ディスエーブル入力端６００ａは、ＥＳＤ検出モジュール５２０によって生成されたインジケータ信号ＤｅｔＢに結合される。インジケータ信号ＤｅｔＢは、さらに、ゲートプルアップモジュール６１０に供給される。ゲートプルアップモジュール６１０は、ＤｅｔＢが高(high)であるいことに応じてＭ４のゲートを高(high)に引き上げ、これによりトランジスタＭ４をオンにするように構成される。ＤｅｔＢが低(low)である場合には、ゲートプルアップモジュール６１０がＭ４のゲートに対して高インピーダスを提示する。
【００３６】
図７は、図６を参照して上で説明された機能を具体化するための例示的な回路を示す。例示的な回路は、例示を目的として示されるにすぎず、本開示の範囲を、説明されたブロックの任意の特定の具体化に限定することを意図するものではないことに注意されたい。
【００３７】
図７において、例示的なＥＳＤ検出モジュール５２０．１は、電圧ＤｅｔＢをサポートするノードにおけるレジスタ（resistor）７１２に結合されたキャパシタ７１０を含む。例示的な実施形態において、キャパシタ７１０は例えば５ｐＦであり、レジスタ７１２は例えば２００ｋオームでありうる。これらの値がモジュール５２０．１に例えば１マイクロ秒という特定のＲＣ時定数を設定するために選択されることが分かるはずである。例示的な実施形態において、キャパシタ７１０はオンチップＭＯＳキャパシタでありうる。ＧＮＤからＶｎｅｇへの電流がない場合において、ＧＮＤからＶｎｅｇへの電流サージは電圧ＤｅｔＢを高くさせる一方で電圧ＤｅｔＢがＶｎｅｇに近くあり続けることが分かるはずである。
【００３８】
図７において、電圧ＤｅｔＢは、トランジスタ７２２、７２４を含むインバータ７２０にさらに結合される。インバータ７２０の出力端は、例示的なゲートプルアップモジュール６１０．１に結合される。モジュール６１０．１は、ＰＭＯＳトランジスタ７３０およびダイオード７３２を含む。トランジスタ７３０がオフである場合、モジュール６１０．１が、Ｍ４のゲートとＧＮＤとの間に開回路を効率的に形成することが分かるはずである。しかしながら、インバータ７２０の出力によってトランジスタ７３０がオンにされると、ダイオード７３２は、Ｍ４のゲートをＧＮＤに電気的に結合し、それによって、Ｍ４をオンにする。
【００３９】
さらに、トランジスタ７４０、７４２、７４４、７４６を含み例示的なＭ４ドライバ２０４．１が図７に示され、その動作はトランジスタ７４６を選択的にオフできるプルダウントランジスタ７５０によってディスエーブルされうる。
【００４０】
図８は、Ｍ５を駆動する電圧Ｄ５’を生成するためのＭ５制御モジュール５１５の例示的な実施形態を示す。モジュール５１５について本明細書において上述されたように、図８の機能ブロックは、例示を目的として示されるにすぎず、本開示の範囲の限定を意図しないことが分かるはずである。別の例示的な実施形態において、これら機能ブロックうちのどれもが組み合わせられうること、および／または、追加の論理エレメントが必要に応じて組み込めることが分かるはずである。このような別の例示的な実施形態は、本開示の範囲内であることが意図される。
【００４１】
図８において、Ｍ５ドライバ２０５には、Ｍ５ドライバ２０５の駆動能力を起動に伴って選択的にオフにできるディスエーブル(無効disable)入力端８００ａが設けられる。ディスエーブル入力端８００ａは、ＥＳＤ検出モジュール５１０によって生成されたインジケータ信号ＤｅｔＡと、ＥＳＤ検出モジュール５２０によって生成されたインジケータ信号ＤｅｔＢとの両方に結合される。信号ＤｅｔＡおよびＤｅｔＢはさらに、ゲートプルアップモジュール８１０に供給される。ゲートプルアップモジュール８１０は、ＤｅｔＡあるいはＤｅｔＢのいずれかが高(high)であることに応じて、Ｍ５のゲートを高(high)に引き上げ、それによって、トランジスタＭ５をオンにするように構成される。ＤｅｔＡおよびＤｅｔＢのが両方とも低(low)である場合、ゲートプルアップモジュール８１０がＭ５のゲートへ高インピーダンスを提示する。
【００４２】
図９は、図８を参照して上で説明された機能を具体化するための例示的な回路を示す。例示的な回路は、例示を目的として示されるにすぎず、説明されるブロックの任意の特定の具体化に本開示の範囲を限定することを意図しないことに注意されたい。
【００４３】
図９において、例示的なＥＳＤ検出モジュール５１０．１は、電圧ＤｅｔＡをサポートするノードでレジスタ９１２に結合されたキャパシタ９１０を含む。例示的な実施形態において、キャパシタ９１０は例えば、５ｐＦであり、レジスタ９１２は例えば、２００ｋオームでありうる。ＶｄｄからＶｎｅｇへの電流がない場合、電圧ＤｅｔＡはＶｎｅｇに近くあり続け、ＶｄｄからＶｎｅｇへの電流サージが電圧ＤｅｔＡを高(high)にすることが分かるはずである。図９において、電圧ＤｅｔＡはさらに、トランジスタ９２２、９２４を含むインバータ９２０に結合される。インバータ９２０の出力端は例示的なゲートプルアップモジュール８１０．１に結合される。モジュール８１０．１はＰＭＯＳトランジスタ９３０およびダイオード９３２を含む。トランジスタ９３０がオフである場合、モジュール８１０．１がＭ５のゲートとＣ１ｎとの間に開回路を効率的に形成することが分かるはずである。しかしながら、インバータ９２０の出力によってトランジスタ９３０がオンにされると、ダイオード９３２がＭ５のゲートをＣ１ｎに電気的に結合しうる。
【００４４】
さらに、トランジスタ９４０、９４２、９４４、９４６を含む例示的なＭ５ドライバ２０５．１が図９に示され、その動作は、トランジスタ９４６を選択的にオフにできるプルダウントランジスタ９５０によってディスエーブルされうる。
【００４５】
本開示のさらなる態様において、電力増幅器に対してオンチップＩＥＣレベル保護を提供するための技法が説明されている。国際電気標準会議（ＩＥＣ）６１０００−４−２ ＥＳＤ保護に従い、本願明細書で説明されるチャージポンプおよび電力増幅器回路は例えば、ＧＮＤに対して電力増幅器出力パッドで最大３０アンペア(amps)の電気放電電流に耐えるように設計されうる。図１０は、このようなＩＥＣレベル保護を提供するためのスキームの例示的な実施形態を示す。図１０において、特定のエレメントは、上で説明されたエレメントと同様にラベル付される。このような例において、別途明記されない限り、同様にラベル付けされたエレメントが同様の機能を実行しうることが分かるはずである。
【００４６】
図１０において、チャージポンプ部１０００Ａは、電力増幅器部１０００Ｂにインターフェースされる。例示的な実施形態において、チャージポンプ部１０００Ａおよび電力増幅器部１０００Ｂは両方とも、単一のチップ上に設けられる。予め上述されたように、チャージポンプ１０００ＡのためのＥＳＤ保護機能を提供するために、ダイオード４５１、４５２およびクランプ４１０、４２０が、Ｍ４−Ｍ５クランプ１０１０とともに設けられる。例示的な実施形態において、Ｍ４−Ｍ５クランプ１０１０は、図５〜９を参照して説明されたように、ＥＳＤ保護技法を具体化しうる。
【００４７】
電力増幅器部１０００Ｂにおいて、電力増幅器２０．１は、ノード２０．１ａにおける入力電圧を増幅してノード２０．１ｂにおける出力電圧を生成するように構成される。チャージポンプ出力電圧ＶｐｏｓおよびＶｎｅｇは、それぞれトランジスタ１０８２および１０８４を通して電力増幅器出力２０．１ｂを駆動するために提供される。動的クランプ１０７０が、ＶｄｄおよびＧＮＤ間にさらに設けられうることに注意されたい。
【００４８】
図１０において、第１のＩＥＣクランプ１０９０は出力ノード２０．１ｂをＶｐｏｓにクランプするために設けられ、第２のＩＥＣクランプ１０９２は出力ノード２０．１ｂをＧＮＤにクランプするために設けられる。例示的な実施形態では、ＩＥＣクランプ１０９０、１０９２の各々が例えばゲート接地ＮＭＯＳ（ＧＧＮＭＯＳ）トランジスタとして具体化されるオンチップのスナップバッククランプでありうる。第１のＩＥＣクランプ１０９０を設けることが、ＰＭＯＳトランジスタ１０８２での保持電圧（holding voltage）、例えば１０ボルトより低くなるようにドレイン−ソース間電圧を都合よく減らし、それによって、ＰＭＯＳトランジスタ１０８２がスナップバック条件に入ることを防ぐことが分かるはずである。例示的な実施形態において、ドレインバラスティング（drain ballasting）またはサリサイドブロック（salicide block）がＰＭＯＳトランジスタ１０８２に設けられる必要はなく、ＮＭＯＳトランジスタ１０８４は例えば、０．４３ミクロンなどの最小ドレインバラスティングを組み込みうる。
【００４９】
大きな正の電圧を含むＥＳＤイベントが出力ノード２０．１ｂに存在する場合、第２のＩＥＣクランプ１０９２が出力ノード２０．１ｂからＧＮＤにダイオード５３１を通してＥＳＤ電流を分路させることが分かるはずである。大きな負の電圧を含むＥＳＤイベントが、出力ノード２０．１ｂに存在する場合、ＥＳＤ電流はＧＮＤから出力ノード２０．１ｂにダイオード４５２および第１のＩＥＣクランプ１０９０を通して分路される。さらに、ＧＮＤから出力ノード２０．１ｂにＭ４−Ｍ５クランプ１０１０を通してＥＳＤ電流を分路させるために並列導電性経路が存在し、逆方向ダイオードが第２のＩＥＣクランプ１０９２に存在する。
【００５０】
図１１は、第１および第２のＩＥＣクランプ１０９０および１０９２の例示的な実施形態を示す。図１１において、第１のクランプ１０９０．１は、当技術分野で知られている基板トリガスナップバッククランプである。図１１に示されるように、ＮＭＯＳ １１３２の基盤は、Ｖｎｅｇに接続される。負のＩＥＣイベントのあいだに、出力２０．１ｂのパッド電圧が負になると、ＮＭＯＳ １１３２のボディダイオードがオンになり、それによって、電流をＮＭＯＳ １１３２の基板に挿入し、ＮＭＯＳ内にある寄生ＢＪＴをオンにする。第２のクランプ１０９２．１は、ゲートプルスナップバッククランプである。ＮＭＯＳ上のゲートプルは、ＮＭＯＳ １１４４のドレイン基板ダイオードのアバランシェ降伏(avalanche breakdown)のために閾値を低くするように機能するはずである。これは、デバイスの保持電圧で、デバイスがスナップバックモードに入ることを助ける（例えば、ＮＭＯＳ １１４４内の寄生ＢＪＴをオンにする）。ゲートプルが適用されなかった場合、デバイスはデバイスのトリガ電圧でスナップバックに入り、それは、保持電圧よりもかなり高い。例えば、ＮＭＯＳデバイスの場合、保持電圧は５Ｖであり、トリガ電圧は８Ｖでありうる。
【００５１】
図１２は、本開示に従う方法１２００の例示的な実施形態を示す。図１２の方法は、例示を目的として示されるにすぎず、示された任意の特定の方法に本開示の範囲を限定することを意図するものではないことに注意されたい。
【００５２】
図１２では、ブロック１２１０で、複数のスイッチがフライングキャパシタの第１および第２のノードを複数のノードに対して連続して電気的に結合、分離（decouple）するように構成される。複数のノードは、供給電圧ノード、正の出力電圧ノード、負の出力電圧ノード、接地ノードを備えうる。例示的な実施形態において、複数のスイッチは、フライングキャパシタの第２のノードを負の出力電圧ノードに結合するＶｎｅｇスイッチを備える。
【００５３】
ブロック１２２０では、ＥＳＤイベントが供給電圧ノードおよび負の出力電圧ノード間で検出される。
【００５４】
ブロック１２３０では、Ｖｎｅｇスイッチが供給電圧ノードおよび負の出力電圧ノード間でのＥＳＤイベントの検出に応答して、第２のフライングキャパシタノードを負の出力電圧ノードに電気的に結合するように構成される。
【００５５】
ブロック１２４０では、ＥＳＤイベントが接地ノードおよび負の出力電圧ノード間でさらに検出される。
【００５６】
ブロック１２５０では、接地スイッチが接地ノードおよび負の出力電圧ノード間でのＥＳＤイベントの検出に応答して、接地ノードを第２のフライングキャパシタノードに電気的に結合するように構成される。
【００５７】
本明細書および特許請求の範囲において、エレメントが別のエレメントに「接続されている」または「結合されている」と称される場合、それは、他のエレメントに直接的に接続または結合されるか、仲介エレメントが存在しうることは理解されるはずである。対照的に、エレメントが別のエレメントに「直接接続されている」または「直接結合されている」と称される場合、仲介エレメントは存在しない。さらに、エレメントが、別のエレメントに「電気的に結合されている」と称される場合、それは、低抵抗の経路がこのようなエレメント間に存在していることを意味し、一方で、エレメントが単に別のエレメントに「結合されている」と称される場合、低抵抗の経路は、このようなエレメント間に存在してもしなくてもよい。
【００５８】
当業者は、情報および信号が、多種多様な技術および技法のいずれかを使用して表されうることを理解するはずである。例えば、上記説明の全体にわたって参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光粒子、あるいはこれらの任意の組み合わせによって表されうる。
【００５９】
当業者はさらに、本明細書に開示された例示的な態様と関連して説明された様々な実例となる論理ブロック、モジュール、回路、およびアルゴリズムステップが電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせとして具体化されることが分かるはずである。ハードウェアおよびソフトウェアのこの互換性を明確に例示するために、様々な実例となるコンポーネント、ブロック、モジュール、回路、およびステップが、一般的にこれら機能の観点から、上に説明されている。このような機能が、ハードウェアとして具体化されるか、あるいはソフトウェアとして具体化されるかは、特定のアプリケーションおよびシステム全体に課せられた設計制約に依存する。当業者は、特定のアプリケーションごとに多様な方法で、説明された機能を具体化できるが、このような具体化決定は、本発明の例示的な態様の範囲から逸脱をもたらすと解釈されるべきでない。
【００６０】
本明細書に開示された例示的な態様に関連して説明された様々な実例となる論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェアコンポーネント、あるいは本明細書で説明された機能を実行するように設計されるこれらの任意の組み合わせで、具体化または実行されうる。汎用プロセッサは、マイクロプロセッサでありうるが、代替的に、このプロセッサは、従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシン（state machine）でありうる。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、ＤＳＰと、１つのマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアを備えた１つ以上のマイクロプロセッサ、または、他のこのような構成との組み合わせとして具体化されうる。
【００６１】
本明細書に開示された例示的な態様に関連して説明されたアルゴリズムまたは方法のステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれら２つの組み合わせにおいて、組み込まれうる。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取専用メモリ（ＲＯＭ）、電気的プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ（register）、ハードディスク、リムーバルディスク、ＣＤ−ＲＯＭ、あるいは当技術分野において知られているあらゆる別の形状の記憶媒体において存在しうる。例示的な記憶媒体は、プロセッサがこの記憶媒体から情報を読み取り、またこの記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替において、記憶媒体は、プロセッサと一体化されうる。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在しうる。ＡＳＩＣは、ユーザ端末内に存在しうる。代替において、プロセッサおよび記憶媒体は、ユーザ端末内のディスクリートコンポーネントとして存在しうる。
【００６２】
１つ以上の例示的な態様では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの任意の組み合わせで具体化されうる。ソフトウェアで具体化された場合、これら機能は、コンピュータ読取可能な媒体上で、１つ以上の命令またはコードとして送信または記憶されうる。コンピュータ読取可能な媒体は、１つの場所から別の場所へのコンピュータプログラムの転送をピュータ記憶媒体との両方を含む。記憶媒体は、コンピュータによってアクセスされうる任意の利用可能な媒体でありうる。限定ではなく例として、このようなコンピュータ読取可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、あるいは、データ構造または命令の形式で所望のプログラムコードを記憶または搬送するために使用可能であり、かつコンピュータによってアクセスされうるその他任意の媒体を備えうる。また、任意の接続は、コンピュータ読取可能な媒体と厳密には称されうる。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、ラジオ、およびマイクロ波のような無線技術を使用して、ウェブサイト、サーバ、または他の遠隔ソースから送信された場合、この同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、ラジオ、およびマイクロ波のような無線技術は、媒体の定義に含まれる。本明細書で使用される場合、ディスク（disk）およびディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ（登録商標）ディスクを含み、ここでディスク（disks）は、通常磁気的にデータを再生するが、ディスク（discs）は、レーザーを用いて光学的にデータを再生する。上記の組み合わせもまた、コンピュータ読取可能な媒体の範囲内に含まれるべきである。
【００６３】
開示された例示的な態様の上記説明は、いずれの当業者でも本発明を製造または使用できるようにするために提供される。これら例示的な態様への様々な変形は当業者にとって容易であることは明らかであり、本明細書で定義された包括的な原理は本発明の精神または範囲から逸脱せずに他の例示的な態様にも適用されうる。従って、本開示は、本明細書に示された例示的な態様に限定されることを意図せず、本明細書で開示された原理および新規な特徴に合致する最も広い範囲を付与されるべきである。
【図１】
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【図２】
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【図２Ａ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図４Ａ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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