(57)【特許請求の範囲】
【請求項１】
トランジスタ形成領域及びコンデンサ形成領域、メモリセル形成領域を有する半導体基板の上方に第１の半導体膜を形成する工程と、
前記トランジスタ形成領域の前記第１の半導体膜をエッチングする工程と、
前記トランジスタ形成領域の前記半導体基板の上方と前記コンデンサ形成領域及び前記メモリセル形成領域の前記第１の半導体膜の上方に、第１酸化膜、窒化膜、第２酸化膜を順に積層し、複数層構造の第１の誘電体膜を形成する工程と、
前記トランジスタ形成領域内の前記第１の誘電体膜をエッチングする工程と、
前記トランジスタ形成領域内の前記半導体基板の上に第３酸化膜を形成する工程と、
前記トランジスタ形成領域及び前記コンデンサ形成領域に開口部を有し、さらに前記メモリセル形成領域内の前記第１の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、
前記マスクの前記開口部を通して、前記トランジスタ形成領域内の前記第３酸化膜と前記コンデンサ形成領域内の前記第１の誘電体膜の前記第２酸化膜を同時にエッチングすることにより、前記トランジスタ形成領域で前記半導体基板の表面を露出し、さらに前記コンデンサ形成領域内で薄層化された前記第１の誘電体膜を第２の誘電体膜として使用する工程と、
前記マスクを除去する工程と、
前記半導体基板のうち前記トランジスタ形成領域の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜、前記第１の誘電体膜及び前記第２の誘電体膜の上に第２の半導体膜を形成する工程と、
前記メモリセル形成領域において、前記第２の半導体膜、前記第１の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第１の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、
前記コンデンサ形成領域において、前記第２の半導体膜、前記第２の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第２の誘電体膜を挟む第１、第２の電極を有するコンデンサを形成する工程と、
前記トランジスタ形成領域において前記第２の半導体膜をパターニングすることによりＭＯＳトランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
トランジスタ形成領域及びコンデンサ形成領域、メモリセル形成領域を有する半導体基板の上方に第１の半導体膜を形成する工程と、
前記トランジスタ形成領域内の前記第１の半導体膜をエッチングする工程と、
前記トランジスタ形成領域内の前記半導体基板の上方と前記コンデンサ形成領域及び前記メモリセル形成領域内の前記第１の半導体膜の上方に、第１酸化膜、窒化膜、第２酸化膜を順に積層し、複数層構造の第１の誘電体膜を形成する工程と、
前記トランジスタ形成領域内の前記第１の誘電体膜の前記第２酸化膜、前記窒化膜をエッチングし、前記第１酸化膜を残す工程と、
前記トランジスタ形成領域及び前記コンデンサ形成領域に開口部を有し、さらに前記メモリセル形成領域内の前記第１の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、
前記マスクの開口部を通して前記トランジスタ形成領域内の前記第１酸化膜と前記コンデンサ形成領域内の前記第１の誘電体膜の前記第２酸化膜をエッチングすることにより、前記コンデンサ形成領域内で薄層化された前記第１の誘電体膜を第２の誘電体膜として使用する工程と、
前記マスクを除去する工程と、
前記トランジスタ形成領域内の前記半導体基板の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜、前記第１の誘電体膜及び前記第２の誘電体膜の上に第２の半導体膜を形成する工程と、
前記メモリセル形成領域において、前記第２の半導体膜、前記第１の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第１の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、
前記コンデンサ形成領域において、前記第２の半導体膜、前記第２の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第２の誘電体膜を挟む第１、第２の電極を有するコンデンサを形成する工程と、
前記トランジスタ形成領域において前記第２の半導体膜をパターニングすることによりＭＯＳトランジスタのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板の表面を熱酸化して前記第１の絶縁膜を形成すると同時に、前記第２の誘電体膜の前記窒化膜の表面を熱酸化し、前記第２の酸化膜よりも薄い窒化酸化膜を前記窒化膜の上に形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
フローティングゲートとコントロールゲートを有するスタック型フラッシュメモリを混載した半導体装置では、電源安定化に使用されるバイパスコンデンサとして、フラッシュメモリセルの構造を利用した素子が知られている。具体的には、シリコン基板に形成される不純物拡散領域とその上のトンネル酸化膜とフローティングゲート電極を含む第１のコンデンサ、およびフローティングゲート電極とＯＮＯ膜とコントロールゲート電極を含む第２のコンデンサを有している。そして、第１、第２のコンデンサは並列に接続される。ＯＮＯ膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順に形成した積層構造の膜である。
【０００３】
半導体基板の上に形成される別のコンデンサ（キャパシタ）として、多結晶シリコン膜、キャパシタ絶縁膜、多結晶シリコン膜を順に素子分離絶縁膜上に形成する構造が知られている。そのキャパシタ絶縁膜として、ＯＮＯ膜、ＮＯ膜又はＯＮ膜が使用される。
【０００４】
半導体基板の上に形成されるさらに別のコンデンサとして、ＥＰＲＯＭの下部電極として使用される多結晶シリコン膜と、その上に順に形成される酸化膜（Ｏ）、多結晶シリコン膜とを有する構造が知られている。その酸化膜は、ＥＰＲＯＭの下部電極である多結晶シリコン膜の上に順に形成される酸化膜（Ｏ）、ナイトライド膜（Ｎ）を除去した後に新たに形成される膜である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−０１６２３０号公報
【特許文献２】特開２００４−３５６５８０号公報
【特許文献３】特開平５−２１８０８号公報
【非特許文献１】Y. Yamaguchi et al., “ONO interpoly dielectric scaling limit for non-volatile memory devices”
【非特許文献２】S. Mori et al., “Polyoxide thinning limitation and superior ONO interpoly dielectric for nonvolatile memory device,” IEEE Trans. Elect. Dev., vol.ED-38, p.270, 1991
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のバイパスコンデンサの面積あたりの容量を増やす１つの方法として、例えば、フラッシュメモリの一部となるＯＮＯ膜をできるだけ薄く形成する方法がある。しかし、ＯＮＯ膜の層構造は、フラッシュメモリの信頼性に影響する重要なパラメータなので、コンデンサ容量を増やす目的で変更されることはない。
【０００７】
例えば、フラッシュメモリのコントロールゲートとフローティングの間に挟まれるＯＮＯ膜のうち上側の酸化膜（０）を薄くすると、フラッシュメモリのチャージロス量が増加することが知られている。従って、コンデンサの容量を増やすためだけにフラッシュメモリのＯＮＯ膜の構造を変更することはできない。
【０００８】
さらに、燐がドープされた２層のポリシリコン膜の間に形成される誘電体膜として単一
の酸化膜を下側のポリシリコン膜の上に形成する方法では、下側のポリシリコン膜表面のラフネスや酸化膜の膜質等によってリーク電流が発生することが知られている。また、燐を含むポリシリコン膜の表面は増速酸化し易いので、その上に単一の酸化膜を形成する場合には、酸化膜の厚さの制御が難しい。
【０００９】
本発明の目的は、スループットを低下させずにメモリセルの誘電体膜とキャパシタの誘電体膜の構造を異ならせて同時に形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
実施形態の１つの観点によれば、トランジスタ形成領域及びコンデンサ形成領域、メモリセル形成領域を有する半導体基板の上方に第１の半導体膜を形成する工程と、前記トランジスタ形成領域の前記第１の半導体膜をエッチングする工程と、前記トランジスタ形成領域の前記半導体基板の上方と前記コンデンサ形成領域及び前記メモリセル形成領域の前記第１の半導体膜の上方に、第１酸化膜、窒化膜、第２酸化膜を順に積層し、複数層構造の第１の誘電体膜を形成する工程と、前記トランジスタ形成領域内の前記第１の誘電体膜をエッチングする工程と、前記トランジスタ形成領域内の前記半導体基板の上に第３酸化膜を形成する工程と、前記トランジスタ形成領域及び前記コンデンサ形成領域に開口部を有し、さらに前記メモリセル形成領域内の前記第１の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、前記マスクの前記開口部を通して、前記トランジスタ形成領域内の前記第３酸化膜と前記コンデンサ形成領域内の前記第１の誘電体膜の前記第２酸化膜を同時にエッチングすることにより、前記トランジスタ形成領域で前記半導体基板の表面を露出し、さらに前記コンデンサ形成領域内で薄層化された前記第１の誘電体膜を第２の誘電体膜として使用する工程と、前記マスクを除去する工程と、前記半導体基板のうち前記トランジスタ形成領域の上に第１絶縁膜を形成する工程と、前記第１絶縁膜、前記第１の誘電体膜及び前記第２の誘電体膜の上に第２の半導体膜を形成する工程と、前記メモリセル形成領域において、前記第２の半導体膜、前記第１の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第１の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、前記コンデンサ形成領域において、前記第２の半導体膜、前記第２の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第２の誘電体膜を挟む第１、第２の電極を有するコンデンサを形成する工程と、前記トランジスタ形成領域において前記第２の半導体膜をパターニングすることによりＭＯＳトランジスタのゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
実施形態の別の観点によれば、トランジスタ形成領域及びコンデンサ形成領域、メモリセル形成領域を有する半導体基板の上方に第１の半導体膜を形成する工程と、前記トランジスタ形成領域内の前記第１の半導体膜をエッチングする工程と、前記トランジスタ形成領域内の前記半導体基板の上方と前記コンデンサ形成領域及び前記メモリセル形成領域内の前記第１の半導体膜の上方に、第１酸化膜、窒化膜、第２酸化膜を順に積層し、複数層構造の第１の誘電体膜を形成する工程と、前記トランジスタ形成領域内の前記第１の誘電体膜の前記第２酸化膜、前記窒化膜をエッチングし、前記第１酸化膜を残す工程と、前記トランジスタ形成領域及び前記コンデンサ形成領域に開口部を有し、さらに前記メモリセル形成領域内の前記第１の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、前記マスクの開口部を通して前記トランジスタ形成領域内の前記第１酸化膜と前記コンデンサ形成領域内の前記第１の誘電体膜の前記第２酸化膜をエッチングすることにより、前記コンデンサ形成領域内で薄層化された前記第１の誘電体膜を第２の誘電体膜として使用する工程と、前記マスクを除去する工程と、前記トランジスタ形成領域内の前記半導体基板の上に第１絶縁膜を形成する工程と、前記第１絶縁膜、前記第１の誘電体膜及び前記第２の誘電体膜の上に第２の半導体膜を形成する工程と、前記メモリセル形成領域において、前記第２の半導体膜、前記第１の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第１の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、前記コンデンサ形成領域において、前記第２の半導体膜、前記第２の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第２の誘電体膜を挟む第１、第２の電極を有するコンデンサを形成する工程と、前記トランジスタ形成領域において前記第２の半導体膜をパターニングすることによりＭＯＳトランジスタのゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解される。
【発明の効果】
【００１１】
本実施形態によれば、酸化膜／窒化膜／酸化膜の複数層構造誘電体膜をメモリセル領域とコンデンサ形成領域に形成している。さらに、トランジスタ形成領域の半導体基板表面の他の酸化膜をエッチングして除去する際に、これと同時にコンデンサ形成領域の複数層構造誘電体膜の上側の酸化膜をエッチングしている。
このため、複数層構造誘電体膜の上側の酸化膜の除去のための独立したエッチング処理は不要になるので、コンデンサの誘電体膜として使用される複数層構造誘電体膜の面積当たりのコンデンサ容量を高めることが容易になる。しかも、半導体基板表面の酸化膜をエッチングする際に使用されるマスクを使用してメモリセル領域の複数層構造誘電体膜も覆うようにしている。従って、フラッシュメモリセルの２つの電極の間に挟まれる酸化膜／窒化膜／酸化膜の電気的特性を劣化させることはない。
【図面の簡単な説明】
【００１２】
【図１Ａ】図１Ａ〜図１Ｃは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｄ】図１Ｄ〜図１Ｆは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｇ】図１Ｇ〜図１Ｉは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｊ】図１Ｊ〜図１Ｌは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｍ】図１Ｍ〜図１Ｏは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｐ】図１Ｐ、図１Ｑは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｒ】図１Ｒ、図１Ｓは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｔ】図１Ｔ、図１Ｕは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｖ】図１Ｖ、図１Ｗは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１Ｘ】図１Ｘ、図１Ｙは、第１実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図２】図２Ａ、図２Ｂは、第１実施形態に係る半導体装置内のメモリセルの形成工程の一部を示す断面図である。
【図３】図３Ａは、実施形態に係る半導体装置の製造工程で形成されるＯＮＯ膜についての各種試験を行うために使用される試料の構造を示す断面図、図３Ｂは、実施形態に係る半導体装置の製造工程で形成されるＮＯ膜についての各種試験を行うために使用される試料の構造を例示する断面図である。
【図４】図４は、実施形態に係る半導体装置の製造工程で形成されるＯＮＯ膜、ＮＯ膜のそれぞれのコンデンサ容量の標準偏差の累積確率との関係を例示する図である。
【図５】図５は、図４の試験に使用されたＯＮＯ膜、ＮＯ膜のそれぞれを酸化膜に換算した場合の厚さを例示する図である。
【図６】図６は、実施形態に係る半導体装置の製造工程で形成されるＯＮＯ膜、ＮＯ膜のそれぞれの電圧と容量の関係を例示する図である。
【図７】図７は、図６の試験に使用されたＯＮＯ膜、ＮＯ膜のそれぞれを酸化膜に換算した場合の厚さを例示する図である。
【図８】図８は、実施形態に係る半導体装置の製造工程で形成されるＯＮＯ膜とＮＯ膜のそれぞれについての絶縁破壊電圧の累積確率を例示する図である。
【図９】図９は、実施形態に係る半導体装置の製造工程で形成されるＯＮＯ膜とＮＯ膜のそれぞれについての印加電圧と電流の関係を例示する図である。
【図１０】図１０Ａ〜図１０Ｃは、第２実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１１Ａ】図１１Ａ〜図１１Ｃは、第３実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【図１１Ｄ】図１１Ｄ〜図１１Ｆは、第３実施形態に係る半導体装置の製造方法の一部を例示する断面図である。
【発明を実施するための最良の形態】
【００１３】
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。
【００１４】
（第１の実施の形態）
【００１５】
図１Ａ〜図１Ｙは、本実施形態に係る半導体装置の製造工程の一例を示す断面図である。図１Ａ〜図１Ｙでは、図１Ａに示すように周辺トランジスタ領域Ｉ、メモリセルアレイ領域II、コンデンサ形成領域IIIの一部が示されている。
【００１６】
周辺トランジスタ領域Ｉでは、閾値電圧の高い順に第１、第２及び第３のｎ型ＭＯＳトランジスタ形成領域IV、Ｖ、VIが示されている。第１、第２及び第３のｎ型ＭＯＳトランジスタ形成領域IV、Ｖ、VIのそれぞれは、例えば、順に５．０Ｖ、３．３Ｖ、１．２Ｖ、の閾値電圧のＭＯＳトランジスタが形成される領域である。また、周辺トランジスタ領域Ｉでは、特に図示しないが、ｐ型ＭＯＳトランジスタ形成領域、その他の領域も有している。さらに、メモリセルアレイ領域IIでは、フラッシュメモリセルが形成されるメモリセル形成領域VII を縦横に複数有している。
【００１７】
次に、図１Ａに示す構造を形成するまでの工程を説明する。
【００１８】
まず、半導体基板としてシリコン基板１を使用し、その上にイニシャル酸化膜２、シリコン窒化膜３を順に形成する。イニシャル酸化膜２は、熱酸化法、ＣＶＤ法等のいずれかにより形成される。また、シリコン窒化膜３は、例えばＣＶＤ法により形成される。シリコン窒化膜３の上には、素子分離領域に開口部を有するとともにその他の領域を覆うレジストパターン（不図示）が形成される。
【００１９】
続いて、レジストパターン（不図示）をマスクに使用してシリコン窒化膜３及びイニシャル酸化膜２を例えばフッ素系ガスを使用するドライエッチング法、例えば反応性イオンエッチング（ＲＩＥ）法によりエッチングしてハードマスク４を形成する。ハードマスク４は、素子分離領域のシリコン基板１を露出する開口部４ａを有する。
【００２０】
さらに、ハードマスク４の開口部４ａから露出したシリコン基板１をエッチングすることにより素子分離領域に素子分離溝１ａを形成する。シリコン基板１のエッチング法として、例えば、塩素系ガス又は臭素系ガスを使用するＲＩＥ法が使用される。
【００２１】
素子分離溝１ａは、シリコン基板１のうち、周辺トランジスタ領域Ｉ、メモリセルアレイ領域II、コンデンサ形成領域III、第１、第２及び第３のｎ型ＭＯＳトランジスタ形成領域IV、Ｖ、VI、メモリセル形成領域VII 等を囲む位置に形成される。
【００２２】
次に、図１Ｂに示す構造を形成するまでの工程を説明する。
【００２３】
まず、素子分離溝１ａの内周面を熱酸化して酸化膜（不図示）を形成した後に、シリコン酸化膜を素子分離溝１ａ内とシリコン窒化膜３上にＣＶＤ法により形成する。シリコン酸化膜は、素子分離溝１ａ内を完全に埋め込む厚さに形成される。続いて、シリコン窒化膜３の上面を露出させるまで、ハードマスク４上のシリコン酸化膜を例えば化学機械研磨（ＣＭＰ）法により研磨する。これにより、素子分離溝１ａ内に残されたシリコン酸化膜を素子分離絶縁膜５として使用する。
【００２４】
次に、図１Ｃに示すように、シリコン基板１及び素子分離絶縁膜５の上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン６を形成する。レジストパターン６は、メモリセルアレイ領域IIを露出する開口部６ａを有するとともに、周辺トランジスタ領域Ｉ、コンデンサ形成領域IIIを覆う形状を有する。
【００２５】
次に、レジストパターン６の開口部６ａを通してチャネルインプラントとしてｎ型又はｐ型の不純物をメモリセル形成領域ＶII のシリコン基板１にイオン注入してチャネル不純物濃度調整領域１３ａを形成する。その後に、レジストパターン６を除去する。
【００２６】
続いて、図１Ｄに示す構造を形成するまでの工程を説明する。
【００２７】
まず、シリコン窒化膜３を熱リン酸により除去し、さらにイニシャル酸化膜２をフッ酸により除去する。その後に、シリコン基板１の表面を熱酸化し、これによりシリコン基板１の表面に絶縁膜としてシリコン酸化膜７を形成する。シリコン酸化膜７はトンネル絶縁膜として機能する条件で形成される。続いて、シリコン基板１の上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン８を形成する。
【００２８】
レジストパターン８は、コンデンサ形成領域IIIとメモリセル形成領域ＶIIと第１のｎ型ＭＯＳトランジスタ形成領域IVを露出する開口部８ａ〜８ｃを有し、さらに第２、第３のｎ型ＭＯＳトランジスタ形成領域Ｖ、VIを覆う形状を有する。
【００２９】
その後に、レジストパターン８の開口部８ａ〜８ｃを通してｎ型不純物、例えば燐又はヒ素をシリコン基板１内にイオン注入する。これにより、コンデンサ形成領域IIIとメモリセル形成領域ＶIIと第１のｎ型ＭＯＳトランジスタ形成領域IVのそれぞれに深い第１〜第３のＮウェル９、１０、１１を形成する。その後に、レジストパターン８の開口部８ａ〜８ｃを通してｐ型不純物、例えばホウ素をシリコン基板１内にイオン注入する。これによりコンデンサ形成領域IIIとメモリセル形成領域ＶIIと第１のｎ型ＭＯＳトランジスタ形成領域IVにそれぞれ第１、第２及び第３のＰウェル１２、１３、１４を形成する。
【００３０】
それらの不純物イオン注入の際には、第１、第２及び第３のＰウェル１２、１３、１４の下にそれぞれＮウェル９、１０、１１が存在する不純物プロファイルを形成するように、ｎ型及びｐ型の不純物のドーズ量、加速エネルギーが調整される。その後、レジストパターン８が除去される。
【００３１】
次に、図１Ｅに示す構造を形成するまでの工程を説明する。
【００３２】
まず、シリコン基板１の上にフォトレジストを塗布した後に、これを露光、現像することによりレジストパターン１５を形成する。レジストパターン１５は、第１のｎ型ＭＯＳトランジスタ形成領域IV、メモリセル形成領域ＶII及びコンデンサ形成領域IIIを囲んでいる素子分離絶縁膜５を露出する開口部１５ａを有し、さらに、第１、第２、第３のｎ型ＭＯＳトランジスタ形成領域IV、Ｖ、VI、メモリセル形成領域ＶII及びコンデンサ形成領域IIIを覆う形状を有する。
【００３３】
その後に、レジストパターン１５の開口部１５ａを通して、ｎ型不純物をイオン注入することにより、第１、第２及び第３のＰウェル１２、１３、１４のそれぞれの周囲に高電圧用のＮウェル９ａ、１０ａ、１１ａを形成する。これにより、高電圧用のＮウェル９ａ、１０ａ、１１ａは、Ｐウェル１２、１３、１４の下のＮウェル９、１０、１１に接続される。その後、レジストパターン１５は除去される。なお、イオン注入後に、シリコン基板１表面のシリコン酸化膜７を除去し、再び形成してもよい。
【００３４】
次に、図１Ｆに示す構造を形成するまでの工程を説明する。
【００３５】
まず、シリコン基板１上のシリコン酸化膜７と素子分離絶縁膜５の上に、半導体膜としてアモルファスシリコン膜１６をＣＶＤ法により約５０ｎｍ〜１５０ｎｍの厚さに形成する。なお、その後、アモルファスシリコン膜１６のうちコンデンサ形成領域IIIに例えば
ｎ型不純物をイオン注入してもよい。
【００３６】
続いて、アモルファスシリコン膜１６上にフォトレジストを塗布した後に、フォトレジストを露光、現像することにより、レジストパターン１７を形成する。レジストパターン１７は、メモリセル形成領域ＶIIとコンデンサ形成領域IIIを覆うとともに、周辺トランジスタ領域Ｉを露出する形状を有する。また、レジストパターン１７は、図２Ａに示すように、メモリセル形成領域ＶIIのそれぞれの周囲に開口部１７ａを有している。図２Ａ、図２Ｂは、それぞれ図１Ｆ、図１ＧのＸ−Ｘ線から見た断面図である。
【００３７】
続いて、図１Ｇ、図２Ｂに示すように、レジストパターン１７をマスクに使用し、露出しているアモルファスシリコン膜１６をエッチングにより除去する。この場合のエッチング法として、例えば、塩素系ガス又は臭素系ガスを使用するＲＩＥ法を使用する。これにより、メモリセルアレイ領域II内でメモリセル形成領域ＶII毎に分割されたアモルファスシリコン膜１６は、後の工程でさらにパターニングされてフラッシュメモリセルのフローティングゲート電極ＦＧとして使用される。その後、レジストパターン１７は除去される。
【００３８】
次に、図１Ｈに示すように、シリコン基板１表面のシリコン酸化膜７、アモルファスシリコン膜１６、素子分絶縁膜５等の上面に、シリコン酸化膜１８をＣＶＤ法により例えば４ｎｍ〜６ｎｍの厚さに形成する。さらに、シリコン酸化膜１８上にシリコン窒化膜１９をＣＶＤ法により例えば７ｎｍ〜９ｎｍの厚さに形成する。続いて、シリコン窒化膜１９表面を熱酸化法により酸化し、酸化膜２０を形成する。この時の熱酸化量は、シリコンの酸化の厚さに換算すると厚さ２００〜３００ｎｍで、シリコン窒化膜１８上に形成される酸化膜２０の膜厚は４〜６ｎｍである。このようにして、シリコン酸化膜７の上とアモルファスシリコン膜１６の上に、複数層構造誘電体膜であるＯＮＯ膜２１が形成される。
【００３９】
次に、図１Ｉに示す構造を形成するまでの工程を説明する。
【００４０】
まず、ＯＮＯ膜２１上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン（不図示）を形成する。このレジストパターンは、周辺トランジスタ領域Ｉの第２のｎ型ＭＯＳトランジスタ形成領域ＶのＯＮＯ膜２１を露出する開口部を有し、第１、第３のｎ型ＭＯＳトランジスタ形成領域IV、VI、メモリセルアレイ領域II、コンデンサ形成領域III等を覆う形状を有する。
【００４１】
その後に、そのレジストパターンの開口部からＯＮＯ膜２１を通してシリコン基板１内にｐ型不純物をイオン注入することにより、第２のｎ型ＭＯＳトランジスタ形成領域Ｖのシリコン基板１内に第４のＰウェル２２を形成する。また、第４のＰウェル２２を形成する前か後に、そのレジストパターンの開口部を通してシリコン基板１内にチャネル不純物濃度調整用の不純物をイオン注入する。その後に、そのレジストパターンを除去する。
【００４２】
この後に、ＯＮＯ膜２１上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン（不図示）を形成する。このレジストパターンは、周辺トランジスタ領域Ｉの第３のｎ型ＭＯＳトランジスタ形成領域VIのＯＮＯ膜２１を露出する開口部を有し、第１、第２のｎ型ＭＯＳトランジスタ形成領域IV、Ｖ、メモリセルアレイ領域II、コンデンサ形成領域III等を覆う形状を有する。その後に、そのレジストパターンの開口部を通してシリコン基板１内にｐ型不純物をイオン注入することにより、第３のｎ型ＭＯＳトランジスタ形成領域VIのシリコン基板１内に第５のＰウェル２３を形成する。また、第５のＰウェル２３を形成する前か後に、そのレジストパターンの開口部を通してシリコン基板１内にチャネル濃度調整用の不純物をイオン注入する。その後に、そのレジストパターンを除去する。
【００４３】
次に、図１Ｊに示すように、ＯＮＯ膜２１の上にフォトレジストを塗布し、これを露光、現像することにより、周辺トランジスタ領域Ｉを露出するとともに、メモリセルアレイ領域II、コンデンサ形成領域IIIを覆うレジストパターン２４を形成する。
【００４４】
続いて、図１Ｋに示すように、レジストパターン２４から露出した領域のＯＮＯ膜２１の酸化膜２０、シリコン窒化膜１９を例えばＲＩＥ法により除去する。その後に、周辺トランジスタ領域Ｉにおけるシリコン基板１表面上のシリコン酸化膜７、１８をフッ酸によりウェットエッチングして除去する。
【００４５】
レジストパターン２４を除去した後に、図１Ｌに示すように、周辺トランジスタ領域Ｉにおけるシリコン基板１の露出面に熱酸化法又はＣＶＤ法により第１ゲート絶縁膜２５としてシリコン酸化膜を約５ｎｍ〜１５ｎｍの厚さに形成する。この場合、メモリセルアレイ領域II、コンデンサ形成領域IIIに存在するＯＮＯ膜２１の酸化膜２０表面は殆ど酸化されない。
【００４６】
次に、図１Ｍに示す構造を形成するまでの工程を説明する。
まず、第１ゲート絶縁膜２５及びＯＮＯ膜２１の上にフォトレジストを塗布した後に、これを露光、現像することによりレジストパターン２６を形成する。レジストパターン２６は、シリコン基板１において、第２のｎ型ＭＯＳトランジスタ形成領域Ｖの上に開口部２６ａを有する一方、第１、第３のｎ型ＭＯＳトランジスタ形成領域IV、VI、メモリセルアレイ領域II、コンデンサ形成領域IIIを覆う形状を有する。
【００４７】
続いて、レジストパターン２６をマスクに使用し、フッ酸を用いるウェットエッチングによって第２のｎ型ＭＯＳトランジスタ形成領域Ｖの第１のゲート絶縁膜２５を除去し、そこからシリコン基板１を露出させる。その後にレジストパターン２６を除去する。
【００４８】
次に、図１Ｎに示すように、シリコン基板１の表面を熱酸化することにより、第２のｎ型ＭＯＳトランジスタ形成領域Ｖに第２のゲート絶縁膜２７としてシリコン酸化膜を形成する。その熱酸化によれば、第１、第３のｎ型ＭＯＳトランジスタ形成領域IV、VIのシリコン基板１表面も酸化されるので、シリコン酸化膜である第１のゲート絶縁膜２５の厚さが約１０ｎｍ〜２０ｎｍまで増える。この場合、ＯＮＯ膜２１は殆ど酸化されない。その後に、レジストパターン２６を除去する。
【００４９】
次に、図１Ｏに示す構造を形成するまでの工程を説明する。
【００５０】
まず、第１、第２ゲート絶縁膜２５、２７及びＯＮＯ膜２１の上にフォトレジストを塗布した後に、これを露光、現像することによりレジストパターン２８を形成する。レジストパターン２８は、シリコン基板１において、第３のｎ型ＭＯＳトランジスタ形成領域VI、コンデンサ形成領域IIIの上に開口部２８ａ、２８ｂを有する一方、第１、第２のｎ型ＭＯＳトランジスタ形成領域IV、Ｖ、メモリセル領域IIを覆う形状を有する。
【００５１】
続いて、レジストパターン２８をマスクに使用し、フッ酸を用いるウェットエッチングによって第３のｎ型ＭＯＳトランジスタ形成領域VIの第１のゲート絶縁膜２５を除去し、そこからシリコン基板１を露出させる。同時に、コンデンサ形成領域IIIのＯＮＯ膜２１の酸化膜２０を除去し、その下のシリコン窒化膜１８を露出させてＯＮＯ膜２０を二層構造誘電体膜であるＮＯ膜２１ａに変える。その後にレジストパターン２８を除去する。
【００５２】
次に、図１Ｐに例示するように、シリコン基板１の表面を熱酸化することにより、第３のｎ型ＭＯＳトランジスタ形成領域VI内に第３のゲート絶縁膜２９としてシリコン酸化膜
を約１ｎｍ〜３ｎｍの厚さに形成する。その熱酸化によれば、第１、第２のｎ型ＭＯＳトランジスタ形成領域IV、Ｖ内のシリコン基板１表面も酸化されるので、シリコン酸化膜である第１、第２のゲート絶縁膜２５、２７の厚さが増加する。その増加量は、例えば約１ｎｍ〜３ｎｍである。この場合、ＯＮＯ膜２１は殆ど酸化されない。
【００５３】
次に、図１Ｑに示すように、第１〜第３のゲート絶縁膜２５、２７、２９、ＯＮＯ膜２１及びＮＯ膜２１ａの上に、半導体膜としてポリシリコン膜３０をＣＶＤ法により形成する。続いて、ポリシリコン膜３０上に、シリコンリッチなシリコン窒化膜を反射防止（ＡＲＣ）膜３１としてＣＶＤ法により形成する。
【００５４】
次に、図１Ｒに示す構造を形成するまでの工程を説明する。
【００５５】
まず、ＡＲＣ膜３１上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン３２を形成する。レジストパターン３２は、周辺トランジスタ領域ＩではＡＲＣ膜３１を覆い、メモリセルアレイ領域IIではゲート電極及び配線の平面形状を有し、コンデンサ形成領域IIIではコンデンサの上部及び下部電極の平面形状を有している。
【００５６】
続いて、レジストパターン３２をマスクに使用して、ＡＲＣ膜３１からアモルファスシリコン１６までの層をエッチングする。エッチング方法として、例えばＲＩＥ法を使用し、ＡＲＣ膜３１、ＮＯ膜２１ａのエッチングガスとしてフッ素系ガスを使用し、ポリシリコン膜３０、アモルファスシリコン膜１６のエッチングガスとして例えば塩素含有ガスを使用する。
【００５７】
これにより、メモリセルアレイ領域IIにおいてパターニングされたポリシリコン膜３０はワード線を兼ねたコントロールゲート電極ＣＧとして使用され、その下のアモルファスシリコン膜１６は、フローティングゲート電極ＦＧとして使用される。
【００５８】
また、コンデンサ形成領域IIIでは、パターニングされたポリシリコン膜３０、アモルファスシリコン膜１６はそれぞれ第１の電極３３ａ、第２の電極３３ｂとなり、それらの間のＮＯ膜２１ａは誘電体膜３３ｃとなる。これにより、第１の電極３３ａ、第２の電極３３ｂ及びそれらの間のＮＯ膜２１ａにより第１のコンデンサＱ１が形成される。また、第２の電極３３ｂとシリコン酸化膜７と第１のＰウェル１２により第２のコンデンサＱ２が形成される。この場合、シリコン酸化膜７は誘電体膜である。第１のコンデンサＱ１と第２のコンデンサＱ２は、第２の電極３３ｂを共通電極として接続されている。その後に、レジストパターン３２を除去する。
【００５９】
次に、図１Ｓに示すように、ＡＲＣ膜３１をマスクに使用して、コントロールゲート電極ＣＧ、フローティングゲート電極ＦＧの側壁を熱酸化することにより、側壁酸化膜３４ａが形成される。これと同時に、コンデンサ形成領域IIIにおいて、第１の電極３３ａ、第２の電極３３ｂの側壁も酸化されて側壁酸化膜３４ｂが形成される。
【００６０】
その後に、パターニングされたＡＲＣ膜３１及びポリシリコン膜３０をマスクに使用してメモリセル形成領域ＶII、コンデンサ形成領域IIIの第１、第２のＰウェル１２、１３にｎ型不純物、例えばヒ素又は燐をイオン注入する。これにより、第２のＰウェル１３内において、フローティングゲート電極ＦＧの両側にｎ型エクステンション領域３５ａ、３５ｂが形成される。これと同時に、第１のＰウェル１２内において、第２の電極３３ｂの側方にもｎ型エクステンション領域３５ｃが形成される。その後に、コントロールゲート電極ＣＧ、フローティングゲート電極ＦＧ、第１の電極３３ａ、第２の電極３３ｂの側壁を再び熱酸化することにより、側壁酸化膜３４ａ、３４ｂの膜厚を増加させる。
【００６１】
続いて、図１Ｔに示す構造を形成するまでの工程について説明する。
【００６２】
まず、コントロールゲート電極ＣＧ、ＡＲＣ膜３１、シリコン酸化膜７等の上に、シリコン窒化膜をＣＶＤ法により形成する。その後に、シリコン酸化膜７が露出するまでシリコン窒化膜及びＡＲＣ膜３１をエッチバックする。これにより、コントロールゲート電極ＣＧ、フローティングゲート電極ＦＧと第１、第２の電極３３ａ、３３ｂのそれぞれの側方に残されたシリコン窒化膜をサイドウォール３６ａ、３６ｂとして使用する。
【００６３】
次に、図１Ｕに示す構造を形成するまでの工程を説明する。
【００６４】
まず、ポリシリコン膜３０、コントロールゲート電極ＣＧ、フローティングゲート電極ＦＧ等の上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン３７を形成する。レジストパターン３７は、周辺トランジスタ領域Ｉで複数のゲート電極の平面形状を有し、メモリセルアレイ領域IIでフローティングゲート電極ＦＧ、第２のウェル１３を覆い、コンデンサ形成領域IIIで第１の電極３３ａの一部に重なる開口部３７ａを有する。
【００６５】
続いて、レジストパターン３７をマスクに使用し、ポリシリコン膜３０をエッチングすることにより第１〜第３のｎ型ＭＯＳトランジスタ形成領域IV〜VIのそれぞれにゲート電極３０ａ〜３０ｃを形成する。これと同時に、第１の電極３３ａの一部にコンタクトホール３３ｄを形成する。その後にレジストパターン３７を除去する。
【００６６】
次に、図１Ｖに示す構造を形成するまでの工程を説明する。
【００６７】
まず、第３、第４、第５のＰウェル１４、２２、２３のいずれか１つの上に開口部を有し、さらに第１、第２のＰウェル１２、１３を覆う３つのレジストパターン（不図示）をシリコン基板１の上方に順に交換して形成する。そして、それらのレジストパターンの開口部を通して第３、第４、第５のＰウェル１４、２２、２３のそれぞれに順にｎ型不純物をイオン注入する。この場合、第１、第２、第３のゲート電極３０ａ、３０ｂ、３０ｃはマスクとして機能する。これにより、第３、第４、第５のＰウェル１４、２２、２３ではそれぞれ第１、第２、第３のゲート電極３０ａ、３０ｂ、３０ｃの両側にｎ型エクステンション領域３８ａ、３８ｂ、３９ａ、３９ｂ、４０ａ、４０ｂが形成される。
【００６８】
第５のＰウェル２３では、ｎ型エクステンション領域４０ａ、４０ｂを形成する前にｐ型不純物をイオン注入することによりｎ型エクステンション領域４０ａ、４０ｂの下にポケット領域（不図示）を形成する。
【００６９】
次に、図１Ｗに示す構造を形成するまでの工程を説明する。
【００７０】
まず、シリコン基板１の上方の全体に絶縁膜としてシリコン酸化膜をＣＶＤ法により形成し、これにより第１〜第３のゲート電極３０ａ〜３０ｃ等を覆う。その後、その絶縁膜をエッチバックする。そのエッチバックは、第１〜第３のゲート電極３０ａ〜３０ｃの両側において、第１〜第３のゲート絶縁膜３０ａ〜３０ｃ又はシリコン基板１表面が露出するまで行う。
【００７１】
これにより、第１〜第３のゲート電極３０ａ〜３０ｃ、フローティングゲート電極ＦＧ、第２の電極３３ｂの側方にその絶縁膜をサイドウォール４１ａ〜４１ｅとして残す。この場合、第１のコンデンサＱ１の第１の電極３３ａのコンタクトホール３３ｄ内にもサイドウォール４１ｆが形成されるので、コンタクトホール３３ｄ内周面において第１の電極
３３ａがサイドウォール４１ｆにより覆われる。このオーバーエッチングにより、コンタクトホール３３ｄの底の誘電体膜３３ｃ、即ちＮＯ膜２１ａは除去される。
【００７２】
続いて、第１〜第５のＰウェル１２〜１４、２２、２３のいずれか１つの上に開口部を有し、さらに他のＰウェル１２〜１４、２２、２３を覆うレジストパターン（不図示）をシリコン基板１の上方に順に交換して形成する。さらに、それらの開口部を通して第１〜第５のＰウェル１２〜１４、２２、２３のそれぞれにｎ型不純物をイオン注入する。不純物のイオン注入条件は、注入毎に調整される。
【００７３】
ｎ型不純物のイオン注入時には、第１の電極３３ａ、コントロールゲート電極ＣＧ、第１〜第３のゲート電極３０ａ〜３０ｃ及びサイドウォール３６ａｂ、３６ｂ、４１ａ〜４１ｆはそれぞれマスクとして機能する。
【００７４】
これにより、第１の電極３３ａの側方の第１のＰウェル１２内に高不純物濃度拡散領域４２が形成される。また、その他の電極３０ａ〜３０ｃ、ＦＧの両側方の第２〜第５のＰウェル１３、１４、２２、２３内に高不純物濃度のｎ型ソース／ドレイン領域４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂが形成される。ｎ型ソース／ドレイン領域４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂは、ｎ型エクステンション領域３５ａ〜３５ｃ、３８ａ、３８ｂ、３９ａ、３９ｂ、４０ａ、４０ｂに接続される。
【００７５】
次に、図１Ｘに示す構造を形成するまでの工程を説明する。
【００７６】
まず、シリコン基板１の表面に形成されたゲート絶縁膜２５、２７、２９及びシリコン酸化膜７のうちゲート電極３０ａ〜３０ｃ、フローティングゲート電極ＦＧ等に覆われずに露出した部分を例えばフッ酸により除去する。その後に、シリコン基板１の上方にコバルト膜（不図示）を例えばスパッタ法により形成する。さらに、加熱処理によって、シリコンとコバルトを合金化してコバルトシリサイド層４７ａ〜４７ｏを形成する。コバルトシリサイド層４７ａ〜４７ｏは、ソース／ドレイン領域４２、４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂの上層と、ゲート電極３０ａ〜３０ｃ、コントロールゲート電極ＣＧ、第１の電極３３ａの上層に形成される。さらに、第１の電極３３ａのコンタクトホール３３ｄの底に露出している第２の電極３３ｂの上層にも形成される。続いて、シリコン基板１の上方のコバルト膜を除去する。
【００７７】
以上により、第１のｎ型ＭＯＳトランジスタ形成領域IVには、第３のＰウェル１４、ソース／ドレイン領域４４ａ、４４ｂ、第１のゲート電極３０ａ等を有する第１のｎ型ＭＯＳトランジスタＴ１が形成される。また、第２のｎ型ＭＯＳトランジスタ形成領域Ｖには、第４のＰウェル２２、ソース／ドレイン領域４５ａ、４５ｂ、第２のゲート電極３０ｂ等を有する第２のｎ型ＭＯＳトランジスタＴ２が形成される。さらに、第３のｎ型ＭＯＳトランジスタ形成領域VIには、第５のＰウェル２３、ソース／ドレイン領域４６ａ、４６ｂ、第３のゲート電極３０ｃ等を有する第３のｎ型ＭＯＳトランジスタＴ３が形成される。
【００７８】
また、メモリセル形成領域ＶIIには、第２のＰウェル１３、ソース／ドレイン領域４３ａ、４３ｂ、ゲート絶縁膜７、フローティングゲート電極ＦＧ、ＯＮＯ膜２１、コントロールゲート電極ＣＧ等を有するフラッシュメモリセルＭＣが形成される。
【００７９】
次に、図１Ｙに示す構造を形成するまでの工程を説明する。
【００８０】
まず、シリコン基板１の上方にカバー絶縁膜４８としてシリコン窒化膜をＣＶＤ法によ
り形成し、そのカバー絶縁膜４７により第１〜第３のゲート電極３０ａ〜３０ｃ、コバルトシリサイド層４７ａ〜４７ｏ、サイドウォール４１ａ〜４１ｆ等を覆う。
【００８１】
次に、カバー絶縁膜４８の上に層間絶縁膜４９としてシリコン酸化膜をＣＶＤ法により形成する。続いて、層間絶縁膜４９の表面を化学機械研磨（ＣＭＰ）法により研磨して平坦にする。
【００８２】
続いて、層間絶縁膜４９上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン（不図示）を形成する。このレジストパターンは、ソース／ドレイン領域４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂの上方と、第１のＰウェル１２内の高不純物濃度拡散領域４２、第１の電極３３ａのコンタクトホール３３ｄとその側方の一部などの上方に開口部を有する。その後に、レジストパターンをマスクにして、層間絶縁膜４９、カバー絶縁膜４８をエッチングする。これにより、ソース／ドレイン領域４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂと高不純物濃度拡散領域４２表面のシリサイド層４７ｃ、４７ｅ、４７ｆ、４７ｈ、４７ｉ、４７ｋ、４７ｌ、４７ｎ、４７ｏに達する深さのコンタクトホール４９ｃ〜４９ｋを形成する。同時に、第１の電極３３ａの上にビアホール４９ｂを形成し、さらに、第１の電極３３ａのコンタクトホール３３ｄを通して第２の電極３３ｂの表面のシリサイド層４７ｂに達するビアホール４９ａを形成する。その後に、レジストパターンを除去する。
【００８３】
続いて、ビアホール４９ａ、４９ｂ、コンタクトホール４９ｃ〜４９ｋの内面と層間絶縁膜４９の上面にチタン膜、窒化チタン膜を順に形成する。続いて、ビアホール４９ａ、４９ｂ、コンタクトホール４９ｃ〜４９ｋ内を完全に充填する厚さのタングステン膜を窒化チタン膜の上に形成する。さらに、層間絶縁膜４９上のそれらの金属膜をＣＭＰにより除去する。これにより、ビアホール４９ａ、４９ｂ、コンタクトホール４９ｃ〜４９ｋ内に残された窒化チタン膜、チタン膜、タングステン膜を同遠征プラグ５０ａ〜５０ｋとして使用する。
【００８４】
さらに、特に図示しないが、層間絶縁膜４９の上に金属膜、例えばアルミニウム膜を形成した後に、アルミニウム膜をパターニングすることにより、コンタクトプラグの上に接続される配線、導電性パッド等などの金属パターンを形成する。その後に、特に図示しないが、層間絶縁膜４９及び金属パターンの上に上側の層間絶縁膜を形成し、さらに上側の層間絶縁膜内にビアを形成し、その後に上側の層間絶縁膜の上に配線を形成する、といった工程を繰り返すことにより、半導体装置の基本構造を完成させる。
【００８５】
以上の実施形態によれば、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧの間に形成されるＯＮＯ膜２１を第１のコンデンサＱ１の誘電体膜として適用する際に、酸化膜２０を選択的に除去してＮＯ膜２１ａに変えている。また、ＮＯ膜２１aの上に存在した酸化膜２０は、図１Ｏに示したように、周辺トランジスタ領域Ｉの第５のＰウェル２３の上に形成された第１のゲート絶縁膜２５であるシリコン酸化膜と同時に除去される。
【００８６】
このため、ＯＮＯ膜２１をＮＯ膜２１ａに変更するための個別のエッチング工程を入れる必要はなく、レジストパターン２８の形状を調整するに留まるので、スループットの低下を防止することができる。しかも、ＮＯ膜２１ａの上に形成された酸化膜２０は、その下のシリコン窒化膜１９に対して選択的にエッチングされるので、自己整合的に上側の酸化膜２０のエッチングが止まり、エッチングの制御性に優れる。
【００８７】
ところで、周辺トランジスタ領域の第３〜第５のＰウェル１４、２２、２３の表面を熱酸化する際に、ＮＯ膜２１ａの表面も酸化される。この場合、図１Ｐに示すように、ＮＯ
膜２１ａのシリコン窒化膜１９の表面も酸化されてシリコン窒化酸化膜１９ａが形成される。しかし、その厚さは、ＯＮＯ膜２１の上側のシリコン酸化膜２０よりも薄く、例えば１ｎｍより小さい値、即ち数Åと極めて薄く、酸化前後のＮＯ膜２１ａの静電容量は、実質的に同じ、又はＯＮＯ膜２１よりも大きい。
【００８８】
次に、ＯＮＯ膜２１の上側の酸化膜２０を除去せずにコンデンサの誘電体膜として使用する場合と、ＯＮＯ膜２１の上側の酸化膜２０を除去して形成されたＮＯ膜２１ａをコンデンサの誘電体膜として使用する場合の特性を比較する。ここで、図３Ａに示すように、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧによりＯＮＯ膜２１を挟んだ構造を有するコンデンサを第１の試料となし、シリコン基板１上に複数形成する。さらに、図３Ｂに示すように、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧによりＮＯ膜２１ａを挟んだ構造を有するコンデンサを第２の試料となし、シリコン基板１上に複数形成する。
【００８９】
この場合のＯＮＯ膜２１ａにおいて、下側のシリコン酸化膜１８と上側の酸化膜２０とそれらの間のシリコン窒化膜１９のそれぞれの厚さを約５ｎｍ、約５ｎｍ、約５ｎｍとする。また、ＮＯ膜２１ａにおいて、シリコン酸化膜１８、シリコン窒化膜１９のそれぞれの厚さを約５ｎｍ、約５ｎｍとする。
【００９０】
第１、第２の試料について、図３Ａ、図３Ｂのそれぞれに示すコントロールゲート電極ＣＧとフローティングゲート電極ＦＧに電圧ＶＣＧを印可して種々の試験を行った。その試験結果を以下に説明する。
【００９１】
まず、第１、第２の試料のコンデンサの容量値を調べたところ、図４に示す結果が得られた。また、図４に示す結果に基づいて第１、第２の試料のコンデンサの容量をシリコン酸化膜に換算した場合の膜厚を調べたところ、図５に示す結果が得られた。
【００９２】
図４において、横軸はコンデンサ容量の値を示し、縦軸は標準偏差の累積確率の値を示している。これにより、ＮＯ膜２１ａを有する第２の試料は、ＯＮＯ膜２０を有する第１の試料よりも面積当たりの容量が約２５％大きくなっている。また、図５において、第２の試料のＮＯ膜は、第１の試料のＯＮＯ膜に比べて酸化物換算膜厚が２．５ｎｍほど薄くなっている。
【００９３】
次に、第１の試料と第２の試料のそれぞれのコンデンサについて電圧の変化に対する容量の変化を調べたところ、図６に示す結果が得られた。図６によれば、第１、第２の試料のそれぞれのコンデンサのＯＮＯ膜、ＮＯ膜について、電圧が変化してもそれらの容量は顕著に変化していない。図６の測定データに基づいて、容量をシリコン酸化膜に換算した場合の膜厚を図７に示す。
【００９４】
ＯＮＯ膜２１を有する第１の試料とＮＯ膜２１ａを有する第２の試料の絶縁耐圧を調べたところ、図８に示す結果が得られた。図８によれば、ＮＯ膜は、ＯＮＯ膜に比べて、絶縁耐圧は低下するが、その耐圧は１０Ｖ以上になっているので、コンデンサの誘電体膜として使用する場合に問題は生じない。
【００９５】
また、ＮＯ膜とＯＮＯ膜のそれぞれについてリーク電流を調べたところ、図９に示す結果が得られた。コンデンサに印加される電圧は−５Ｖ〜５Ｖの範囲が一般的であり、図９におけるその電圧範囲内ではＯＮＯ膜、ＮＯ膜の双方のリーク電流は実質的に流れていない。従って、ＮＯ膜はコンデンサの誘電体膜として十分な能力を備えている。
【００９６】
（第２の実施の形態）
図１０Ａ〜図１０Ｃは、第２実施形態に係る半導体装置の製造工程の一例を示す断面図であり、図１Ａ〜図１Ｙと同じ符号は同じ要素を示している。また、図１０Ａ〜図１０Ｃでは、第１実施形態と同様に、周辺トランジスタ領域Ｉ、メモリセルアレイ領域II、コンデンサ形成領域IIIの一部が示されている。特に図示しないが、周辺トランジスタ領域Ｉは、ｐ型ＭＯＳトランジスタ形成領域、その他の領域もさらに有している。
【００９７】
第２実施形態に係る半導体装置の製造工程では、まず、第１実施形態に係る図１Ａ〜図１Ｅに示すと同様に、シリコン基板１に第１〜第３のＰウェル１２，１３、１４を形成し、第１〜第３のＰウェル１２〜１３の下と横にねＮウェル９，９ａ、１０、１０ａ、１１、１１ａを形成する。さらに、第１実施形態に係る図１Ｆに示すと同様に、シリコン基板１の上にシリコン酸化膜７、アモルファスシリコン膜１６を順に形成する。この場合のシリコン酸化膜７はトンネル絶縁膜として機能する条件で形成される。
【００９８】
その後に、図１Ｇに示すと同様に、アモルファスシリコン膜１６をパターニングすることにより、周辺トランジスタ領域Ｉからアモルファスシリコン膜１６を除去し、メモリセル形成領域ＶIIではフローティングゲート電極ＦＧを形成する。この場合、アモルファスシリコン膜１６は、コンデンサ形成領域IIIの全体に残される。さらに、図１Ｈに示すように、アモルファスシリコン膜１６の上とシリコン基板１の上方にＯＮＯ膜２１を形成する。続いて、図１Ｉに示すように、第２、第３のｎ型ＭＯＳトランジスタ形成領域Ｖ、VIのシリコン基板１内に第４、第５のＰウェル２２，２３を形成する。その後に、図１Ｊ、図１Ｋに示すと同様に、周辺トランジスタ領域Ｉのシリコン酸化膜７及びＯＮＯ膜２１を除去する。
【００９９】
続いて、図１Ｌに示すと同様に、周辺トランジスタ領域Ｉの第３〜第５のＰウェル１４、２２、２３の表面を熱酸化して、第１のゲート絶縁膜２５を形成する。この場合、ＯＮＯ膜２１の表面は殆ど酸化されない。以上の工程は、第１実施形態と同様である。
【０１００】
次に、図１０Ａに例示する構造を形成するまでの工程を説明する。
【０１０１】
まず、シリコン基板１の全体にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン５１を形成する。レジストパターン５１は、コンデンサ形成領域IIIのＯＮＯ膜２１と第２のｎ型ＭＯＳトランジスタ形成領域Ｖの第１のゲート絶縁膜２５を露出するとともに、第１、第３のｎ型ＭＯＳトランジスタ形成領域IV、VIとメモリセルアレイ領域IIを覆う形状を有する。
【０１０２】
続いて、レジストパターン５１をマスクに使用し、コンデンサ形成領域III内のＯＮＯ膜２１の酸化膜２０、および第２のｎ型ＭＯＳトランジスタ形成領域Ｖ内の第１のゲート絶縁膜２５を同時にフッ酸により除去する。これにより、コンデンサ形成領域III内におけるＯＮＯ膜２１は、シリコン酸化膜１８とシリコン窒化膜１９の二層構造を有するＮＯ膜２１ａに変わる。その後に、レジストパターン５１を除去する。
【０１０３】
次に、図１０Ｂに例示するように、周辺トランジスタ領域Ｉのシリコン基板１の表面を熱酸化法により酸化し、第２のｎ型ＭＯＳトランジスタ形成領域Ｖに第２のゲート絶縁膜２７を形成するとともに、第１のゲート絶縁膜２５の厚さを増加させる。
【０１０４】
続いて、図１０Ｃに例示するように、第１、第２のゲート絶縁膜２５、２７、ＯＮＯ膜２１、ＮＯ膜２１ａの上にフォトレジストを塗布し、これを現像してレジストパターン５２を形成する。レジストパターン５２は、第５のＰウェル２３の上に開口部５２ａを有し、また第３、第４のウェル１４、２２及びポリシリコン膜１６を覆う形状を有している。その後に、レジストパターン５２の開口部５２ａを通して第１のゲート絶縁膜２５をフッ
酸により除去する。その後に、レジストパターン５２を除去する。
【０１０５】
次に、第１実施形態の図１Ｐに示すと同様に、第５のＰウェル２３の表面を熱酸化して第３のゲート絶縁膜２９を形成するとともに、第１、第２のゲート絶縁膜２５、２７の厚さを増加させる。第２、第３のゲート絶縁膜２５、２７を形成する熱酸化の際には、ＮＯ膜２１ａのシリコン窒化膜１９の表面も酸化され、その表面には除去された第２のシリコン酸化膜２０より薄い、例えば１ｎｍ以下の厚さのシリコン窒化酸化膜１９ａが形成される。その薄いシリコン窒化酸化膜１９ａはＮＯ膜２１ａの誘電容量を実質的に変えない。
【０１０６】
さらに、第１実施形態と同様に、第１〜第３のゲート電極３０ａ〜３０ｃ、フローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ，第１、第２の電極３３ａ、３３ｂ等を形成する。さらに、第２〜第５のＰウェル１３，１４、２２、２３内にソース／ドレイン領域４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂを形成し、併せて第１のＰウェル１３内に高不純物濃度拡散領域４２を形成する。
【０１０７】
これにより、第１実施形態と同様に、第１〜第３のｎ型ＭＯＳトランジスタＴ１〜Ｔ３、フラッシュメモリセルＭＣ、第１、第２のコンデンサＱ１、Ｑ２を形成する。フラッシュメモリセルＭＣにおいて、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧの間にはＯＮＯ膜２１が形成されている。また、第１のコンデンサＱ１は、第１実施形態と同様に、第１、第２の電極３３ａ、３３ｂの間に誘電体膜３３ｃとしてＮＯ膜２１ａが形成される。その後の工程は、第１実施形態と同様である。
【０１０８】
以上の実施形態によれば、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧの間に形成されるＯＮＯ膜２１を第１のコンデンサＱ１の誘電体膜として適用する際に、酸化膜２０を選択的に除去してＮＯ膜２１ａに変えている。また、ＯＮＯ膜２１のうち上側の酸化膜２０は、図１０Ａに示したように、周辺トランジスタ領域Ｉの第４のＰウェル２２の上に形成された第１のゲート絶縁膜２５であるシリコン酸化膜と同時に除去される。
【０１０９】
このため、ＯＮＯ膜２１をＮＯ膜２１ａに変更するための個別のエッチング工程を新たに入れる必要はなく、レジストパターン５１の形状を変更するに留まるので、スループットの低下を防止することができる。しかも、ＯＮＯ膜２１の上側の酸化膜２０は、その下のシリコン窒化膜に対して選択的にエッチングされるので、自己整合的に上側の酸化膜２０のエッチングが止まるのでエッチングの制御性に優れる。
【０１１０】
また、第１実施形態と同様に、ＮＯ膜２１ａを誘電体膜３３ｃとして使用する第１のコンデンサＱ１は、ＯＮＯ膜２１を使用する場合よりも単位面積当たりのコンデンサ容量を約２５％増加させることができる。
【０１１１】
（第３の実施の形態）
図１１Ａ〜図１１Ｆは、第３実施形態に係る半導体装置の製造工程の一例を示す断面図であり、図１Ａ〜図１Ｙと同じ符号は同じ要素を示している。また、図１１Ａ〜図１１Ｆでは、第１実施形態と同様に、周辺トランジスタ領域Ｉ、メモリセルアレイ領域II、コンデンサ形成領域IIIの一部が示されている。特に図示しないが、周辺トランジスタ領域Ｉは、ｐ型ＭＯＳトランジスタ形成領域、その他の領域もさらに有している。
【０１１２】
第３実施形態に係る半導体装置の製造工程は、まず、第１実施形態に係る図１Ａ〜図１Ｅに示すと同様に、シリコン基板１に第１〜第３のＰウェル１２，１３、１４を形成し、第１〜第３のＰウェル１２〜１３の下と横に深いＮウェル９，９ａ、１０、１０ａ、１１、１１ａを形成する。さらに、第１実施形態に係る図１Ｆに示すと同様に、シリコン基板
１の上にシリコン酸化膜７、アモルファスシリコン膜１６を順に形成する。この場合のシリコン酸化膜７はトンネル絶縁膜として機能する条件で形成される。
【０１１３】
その後に、図１Ｇに示すと同様に、アモルファスシリコン膜１６をパターニングすることにより、周辺トランジスタ領域Ｉからアモルファスシリコン膜１６を除去し、メモリセル形成領域ＶIIではフローティングゲート電極ＦＧを形成する。この場合、アモルファスシリコン膜１６は、コンデンサ形成領域IIIの全体に残される。さらに、図１Ｈに示すように、アモルファスシリコン膜１６の上とシリコン基板１の上方にＯＮＯ膜２１を形成する。続いて、図１Ｉに示すように、第２、第３のｎ型ＭＯＳトランジスタ形成領域Ｖ、VIのシリコン基板１内に第４、第５のＰウェル２２，２３を形成する。
【０１１４】
次に、図１１Ａ示すように、ＯＮＯ膜２１の上にフォトレジストを塗布し、これを露光現像することによりレジストパターン５３を形成する。レジストパターン５３は、周辺トランジスタ領域ＩのＯＮＯ膜２１を露出させるとともに、メモリセルアレイ領域II、コンデンサ形成領域IIIのＯＮＯ膜２１を覆う形状を有している。
【０１１５】
その後に、周辺トランジスタ領域ＩのＯＮＯ膜２１の酸化膜２０、シリコン窒化膜１９を順にドライエッチングして除去する。酸化膜２０、シリコン窒化膜１９は、例えば、フッ素系ガスを使用するＲＩＥ法によりエッチングされる。その後にレジストパターン５３を除去する。
【０１１６】
続いて、図１１Ｂに示すように、ＯＮＯ膜２１、シリコン酸化膜１８等の上にフォトレジストを塗布し、これを露光、現像することによりレジストパターン５４を形成する。レジストパターン５４は、メモリセルアレイ領域IIのＯＮＯ膜２１を覆い、コンデンサ形成領域IIIのＯＮＯ膜２１と周辺トランジスタ領域Ｉのシリコン酸化膜１８を露出する形状を有している。
【０１１７】
続いて、レジストパターン５４をマスクに使用して、コンデンサ形成領域IIIのＯＮＯ膜２１の酸化膜２０と周辺トランジスタ領域Ｉのシリコン酸化膜１８、７をフッ酸によりエッチングする。これにより、周辺トランジスタ領域Ｉでは第３〜第５のＰウェル１４、２２、２３が露出する。また、コンデンサ形成領域IIIのＯＮＯ膜２１は、シリコン酸化膜１８とシリコン窒化膜１９の二層構造を有するＮＯ膜２１ａに変わる。その後に、レジストパターン５４を除去する。
【０１１８】
次に、図１１Ｃに例示するように、周辺トランジスタ領域Ｉのシリコン基板１の表面を熱酸化法により酸化し、第３〜第５のＰウェル１４、２２、２３の表面に第１のゲート絶縁膜２５としてシリコン酸化膜を形成する。
【０１１９】
次に、図１１Ｄに例示するように、シリコン基板１の全体にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン５５を形成する。レジストパターン５５は、第２のｎ型ＭＯＳトランジスタ形成領域Ｖの第１のゲート絶縁膜２５を露出する開口部５５ａを有する。さらに、レジストパターン５５は、少なくとも第１、第３のｎ型ＭＯＳトランジスタ形成領域IV、VIの第１のゲート絶縁膜２５と、メモリセルアレイ領域IIのＯＮＯ膜２１とコンデンサ形成領域IIIのＮＯ膜２１ａを覆う形状を有する。
【０１２０】
続いて、レジストパターン５５をマスクに使用し、第２のｎ型ＭＯＳトランジスタ形成領域Ｖ内の第１のゲート絶縁膜２５をフッ酸により除去し、第４のＰウェル２２の表面を露出させる。その後にレジストパターン５５を除去する。
【０１２１】
次に、図１１Ｅに例示するように、周辺トランジスタ領域Ｉのシリコン基板１の表面を
熱酸化法により酸化し、第２のｎ型ＭＯＳトランジスタ形成領域Ｖに第２のゲート絶縁膜２７を形成するとともに、第１のゲート絶縁膜２５の厚さを増加させる。
【０１２２】
続いて、図１１Ｆに例示するように、第１、第２のゲート絶縁膜２５、２７、ＯＮＯ膜２１、ＮＯ膜２１ａの上にフォトレジストを塗布し、これを現像してレジストパターン５６を形成する。レジストパターン５６は、第５のＰウェル２３の上に開口部５６ａを有し、また、第３のＰウェル１４表面の第１のゲート絶縁膜２５と第４のウェル２２表面の第２のゲート絶縁膜２７とＯＮＯ膜２１及びＮＯ膜２１ａを覆う形状を有している。
【０１２３】
その後に、レジストパターン５６の開口部５６ａを通して第１のゲート絶縁膜２５をフッ酸により除去し、第５のＰウェル２３の表面を露出させる。その後に、レジストパターン５６を除去する。
【０１２４】
次に、第１実施形態の図１Ｐに示すと同様に、第５のＰウェル２３の表面を熱酸化して第３のゲート電極２９を形成するとともに、第１、第２のゲート絶縁膜２５、２７の厚さを増加させる。第２、第３のゲート絶縁膜２５、２７を形成する熱酸化の際には、ＮＯ膜２１ａのシリコン窒化膜１９の表面も酸化されてその表面に１ｎｍよりも薄いシリコン窒化酸化膜が形成される。その薄いシリコン窒化酸化膜は、ＮＯ膜２１ａの静電容量を実質的に変えないか、或いはその静電容量をＯＮＯ膜２１よりも大きくすることはない。
【０１２５】
さらに、第１実施形態と同様に、第１〜第３のゲート電極３０ａ〜３０ｃ、フローティングゲート電極ＦＧ、コントロールゲート電極ＣＧ，第１、第２の電極３３ａ、３３ｂ等を形成する。さらに、第２〜第５のＰウェル１３，１４、２２、２３内にソース／ドレイン領域４３ａ、４３ｂ、４４ａ、４４ｂ、４５ａ、４５ｂ、４６ａ、４６ｂを形成し、第１のＰウェル１３内に高不純物濃度拡散領域４２を形成する。
【０１２６】
これにより、第１〜第３のｎ型ＭＯＳトランジスタＴ１〜Ｔ３、フラッシュメモリセルＭＣ、第１、第２のコンデンサＱ１、Ｑ２を形成する。その後の工程は、第１実施形態と同様である。フラッシュメモリセルＭＣにおいて、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧの間にはＯＮＯ膜２１が形成されている。また、第１のコンデンサＱ１は、第１実施形態と同様に、第１、第２の電極３３ａ、３３ｂの間に誘電体膜３３ｃとしてＮＯ膜２１ａが形成される。
【０１２７】
以上の実施形態によれば、コントロールゲート電極ＣＧとフローティングゲート電極ＦＧの間に形成されるＯＮＯ膜２１を第１のコンデンサＱ１の誘電体膜として適用するために、酸化膜２０を選択的に除去してＮＯ膜２１ａに変えている。また、ＯＮＯ膜２１のうち上側の酸化膜２０は、図１１Ａに示したように、周辺トランジスタ領域Ｉに残されたシリコン酸化膜１８、７と同時に除去される。
【０１２８】
このため、ＯＮＯ膜２１をＮＯ膜２１ａに変更するための個別のエッチング工程を入れる必要はないので、スループットの低下を防止することができる。しかも、ＯＮＯ膜２１の上側の酸化膜２０は、その下のシリコン窒化膜に対して選択的にエッチングされるので、自己整合的に上側の酸化膜２０のエッチングが止まるのでエッチングの制御性に優れる。
【０１２９】
また、第１実施形態と同様に、ＮＯ膜２１ａを誘電体膜３３ｃとして使用する第１のコンデンサＱ１は、ＯＮＯ膜２１を使用する場合よりも単位面積当たりのコンデンサ容量を約２５％増加させることができる。
【０１３０】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概
念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。 
【０１３１】
次に、本発明の実施形態について特徴を付記する。
（付記１）半導体基板の上方に第１の半導体膜を形成する工程と、第１領域の前記第１の半導体膜をエッチングする工程と、前記第１領域の前記半導体基板の上方と第２領域及び第３領域の前記第１の半導体膜の上方に、第１酸化膜、窒化膜、第２酸化膜を順に積層し、複数層構造の第１の誘電体膜を形成する工程と、前記第１領域内の前記第１の誘電体膜をエッチングする工程と、前記第１領域内の前記半導体基板の上に第３酸化膜を形成する工程と、前記第１領域及び前記第２領域に開口部を有し、さらに前記第３領域内の前記第１の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、前記マスクの前記開口部を通して、前記第１領域内の前記第３酸化膜と前記第２領域内の前記第１の誘電体膜の前記第２酸化膜を同時にエッチングすることにより、前記第１領域で前記半導体基板の表面を露出し、さらに前記第２領域内で薄層化された前記第１の誘電体膜を第２の誘電体膜として使用する工程と、前記マスクを除去する工程と、前記半導体基板のうち前記第１領域の上に第１絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記２）半導体基板の上方に第１の半導体膜を形成する工程と、第１領域内の前記第１の半導体膜をエッチングする工程と、前記第１領域内の前記半導体基板の上方と第２領域及び第３領域内の前記第１の半導体膜の上方に、第１酸化膜、窒化膜、第２酸化膜を順に積層し、複数層構造の第１の誘電体膜を形成する工程と、前記第１領域内の前記第１の誘電体膜の前記第２酸化膜、前記窒化膜をエッチングし、前記第１酸化膜を残す工程と、前記第１領域及び前記第２領域に開口部を有し、さらに前記第３領域内の前記第１の誘電体膜を覆う形状を有するマスクを前記半導体基板の上方に形成する工程と、前記マスクの開口部を通して前記第１領域内の前記第１酸化膜と前記第２領域内の前記第１の誘電体膜の前記第２酸化膜をエッチングすることにより、前記第２領域内で薄層化された前記第１の誘電体膜を第２の誘電体膜として使用する工程と、前記マスクを除去する工程と、前記第１領域内の前記半導体基板の上に第１絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記３）前記第１領域はトランジスタ形成領域であり、前記第２領域はコンデンサ形成領域であり、前記第３領域はメモリセル形成領域であることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記第１絶縁膜、前記第１の誘電体膜及び前記第２の誘電体膜の上に第２の半導体膜を形成する工程と、前記メモリセル形成領域において、前記第２の半導体膜、前記第１の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第１の誘電体膜を挟むフローティングゲート電極とコントロールゲート電極を形成する工程と、前記コンデンサ形成領域において、前記第２の半導体膜、前記第２の誘電体膜及び前記第１の半導体膜をパターニングすることにより、前記第２の誘電体膜を挟む第１、第２の電極を有するコンデンサを形成する工程と、前記第１トランジスタ形成領域において前記第２の半導体膜をパターニングすることによりＭＯＳトランジスタのゲート電極を形成する工程と、有することを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）前記第１の絶縁膜は、前記半導体基板の表面を熱酸化することにより形成されることを特徴とする付記１乃至付記４のいずれか１つに記載の半導体装置の製造方法。
（付記６）前記半導体基板の表面を熱酸化して前記第１の絶縁膜を形成すると同時に、前記第２の誘電体膜の前記窒化膜の表面を熱酸化し、前記第２の酸化膜よりも薄い窒化酸化膜を前記窒化膜の上に形成することを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７）前記第１の絶縁膜は、前記第２領域内の前記第２酸化膜をエッチングする前に、前記半導体基板の表面を熱酸化することにより形成されることを特徴とする付記１又は付記３に記載の半導体装置の製造方法。
（付記８）前記第１の絶縁膜を前記半導体基板の第４領域にも形成する工程と、前記第４領域の前記第１の絶縁膜を除去した後に、前記半導体基板を熱酸化して前記第４領域に第２の絶縁膜を形成し、同時に前記第１領域の前記半導体基板の上の前記第１の絶縁膜の厚さを増やす工程と、を有することを特徴とする付記５に記載の半導体装置の製造方法。
（付記９）前記第１の誘電体膜を通して前記第１領域の前記半導体基板内に不純物をイオン注入し、第１の一導電型ウェルを形成する工程を有することを特徴とする付記１乃至付記８のいずれか１つに記載の半導体装置の製造方法。
（付記１０）前記第１の半導体膜を形成する前に、前記半導体基板の上に第３の絶縁膜を形成する工程を有することを特徴とする付記１乃至付記９のいずれか１つに記載の半導体装置の製造方法。
（付記１１）前記第２領域内の前記半導体基板の中に第２の一導電型ウェルを形成する工程と、前記一導電型ウェルと前記第１の半導体膜の間にコンデンサ用誘電体膜として第４の絶縁膜を形成する工程と、を有することを特徴とする付記１乃至付記１０のいずれか１つに記載の半導体装置の製造方法。
【符号の説明】
【０１３２】
１  シリコン基板（半導体基板）
５  素子分離絶縁膜
７  シリコン酸化膜
９〜１１、２２、２３  Ｐウェル
１６  アモルファスシリコン膜
１８  シリコン酸化膜
１９  シリコン窒化膜
２０  シリコン酸化膜
２１  ＯＮＯ膜
２１ａ  ＮＯ膜
２５、２６、２７  ゲート絶縁膜
３０  ポリシリコン膜
３０ａ、３０ｂ、３０ｃ  ゲート電極
３３ａ  第１の電極
３３ｂ  第２の電極
３３ｃ  誘電体膜
３３ｄ  コンタクトホール
ＦＧ  フローティングゲート電極
ＣＧ  コントロールゲート電極
Ｑ１、Ｑ２  コンデンサ
【図１Ａ】
0005686056.tif 000002
【図１Ｄ】
0005686056.tif 000003
【図１Ｇ】
0005686056.tif 000004
【図１Ｊ】
0005686056.tif 000005
【図１Ｍ】
0005686056.tif 000006
【図１Ｐ】
0005686056.tif 000007
【図１Ｒ】
0005686056.tif 000008
【図１Ｔ】
0005686056.tif 000009
【図１Ｖ】
0005686056.tif 000010
【図１Ｘ】
0005686056.tif 000011
【図２】
0005686056.tif 000012
【図３】
0005686056.tif 000013
【図４】
0005686056.tif 000014
【図５】
0005686056.tif 000015
【図６】
0005686056.tif 000016
【図７】
0005686056.tif 000017
【図８】
0005686056.tif 000018
【図９】
0005686056.tif 000019
【図１０】
0005686056.tif 000020
【図１１Ａ】
0005686056.tif 000021
【図１１Ｄ】
0005686056.tif 000022