(57)【特許請求の範囲】
【請求項１】
正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｈｉｇｈの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｌｏｗの出力を、それぞれ出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するように構成されてなる正負電圧論理出力回路であって、
前記論理入力数に応じて設けられ、前記論理入力に対して反転すると共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、
前記負電圧の大きさに応じて、正常な回路動作を確保できる範囲を切り替え可能とした正負電圧論理出力回路において、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型Ｐ型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、
前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、
前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする正負電圧論理出力回路。
【請求項２】
請求項１記載の正負電圧論理出力回路において、
前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型Ｐ型電界効果トランジスタで構成され、
前記ブレークダウン保護用素子は、１又は複数の多段接続されたダイオードで構成され、
前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型Ｐ型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする正負電圧論理出力回路。
【請求項３】
少なくとも１つの共通端子と、１又は複数の個別端子とを有し、前記共通端子と前記個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配置され、前記共通端子と、前記個別端子のいずれか１つとを選択的に切り替えて、所望の通過経路を形成する半導体スイッチ回路と、
前記スイッチ素子の導通、非導通を制御するため外部から入力される論理制御信号をデコードするデコーダ回路と、
該半導体スイッチ回路に制御信号を出力する正負電圧論理出力回路と、を備えた高周波スイッチ回路において、
前記正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｈｉｇｈの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｌｏｗの出力を、それぞれ前記制御信号として出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するように構成され、
前記論理入力数に応じて設けられ、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、
前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型Ｐ型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、
前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、
前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする高周波スイッチ回路。
【請求項４】
請求項３記載の高周波スイッチ回路において、
前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型Ｐ型電界効果トランジスタで構成され、
前記ブレークダウン保護用素子は、１又は複数の多段接続されたダイオードで構成され、
前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型Ｐ型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする高周波スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ガリウム砒素などのIII−Ｖ族化合物半導体を用いた集積回路に用いられ、論理値Ｈｉｇｈに対応する出力電圧として正電圧を、論理値Ｌｏｗに対応する出力電圧として負電圧を出力するよう構成された正負電圧論理出力回路およびこれを用いた高周波スイッチ回路に係り、特に、負電圧の変化に対する正常動作範囲の拡張等を図ったものに関する。
【背景技術】
【０００２】
ガリウム砒素（以下「ＧａＡｓ」と記載する）化合物半導体は、高周波特性に優れた素子やＩＣが実現できることから無線通信機器に広く用いられている。主な応用例としては、低雑音増幅器、電力増幅器、スイッチ、ミキサ回路など無線通信機器の高周波フロントエンドと呼ばれる部分に用いられ、比較的単機能のＩＣに使用されることが多い。
【０００３】
これらのＩＣは、経路切替、電源制御などの付加機能が取り込まれることもある。組み込まれる付加機能としては、論理回路、制御回路や電圧発生回路が必要とされる場合があり、その場合、ＳｉＣＭＯＳＩＣと混載してＩＣを構成する場合があるが、ＧａＡｓＩＣ内に搭載しワンチップ化すると、小型化やコスト低減などのメリットがある。
【０００４】
また近年、携帯電話端末などの通信機器が広く普及し、これらの通信機器では送受切替やマルチバンド化に伴う周波数帯の切替や、通信方式の切替にアンテナスイッチが広く用いられている。また、アンテナの送受信感度向上のため、複数のアンテナを切り替えるため複数のアンテナ端子が必要となる場合もあり、このような場合にも、高周波スイッチ回路を用いて複数のアンテナを選択できるように構成することが行われる。
【０００５】
図４に、従来から知られているこの種の高周波スイッチ回路の一例が示す。図４に示す従来の高周波スイッチ回路は、ＧａＡｓＦＥＴ（ガリウム砒素電界効果トランジスタ）を用いたＳＰＤＴ(Single Pole Double Throw)高周波スイッチ回路の構成例である。図４に示すように、半導体スイッチ回路６とデコーダ回路７（ＤＥＣ）が主な構成要素となっている。
【０００６】
半導体スイッチ回路６は、アンテナ１０３が接続される共通端子１００と、第１の個別端子１０１と、第２の個別端子１０２と、ＦＥＴを用いた第１のスイッチ素子６１（ＦＥＴＳＷ１）および第２のスイッチ素子６２（ＦＥＴＳＷ２）を有し、第１および第２のスイッチ素子６１、６２の導通、非導通を制御することにより、第１の個別端子１０１と第２の個別端子１０２が選択的に共通端子１００に接続される構成となっている。
【０００７】
デコーダ回路７は、制御入力端子５１に外部から制御電圧ＶＣＴＬが入力され、その制御電圧ＶＣＴＬに応じて、２つの出力電圧Ｖｏｕｔ１、Ｖｏｕｔ２が、それぞれ出力されるよう構成されている。ここでは、第１の出力電圧Ｖｏｕｔ１が論理値Ｈｉｇｈに相当するＶｈｉｇｈ＝２．７Ｖが、第２の出力電圧Ｖｏｕｔ２が論理値Ｌｏｗに相当するＶｌｏｗ＝０Ｖがそれぞれ出力される場合について説明する。
【０００８】
デコーダ回路７の第１の出力電圧Ｖｏｕｔ１は、抵抗素子Ｒ１を介して第１のスイッチ素子６１のゲートに印加され、第１のスイッチ素子６１をオン状態とする。第１のスイッチ素子６１のドレインおよびソースには、ゲートの電圧から順方向電圧Ｖｆだけ低い電圧が出力される。ここで、Ｖｆ＝０．７Ｖとすると、共通端子１００、第１および第２の個別端子１０１、１０２に接続されているＲＦ端子の端子電圧ＶＲＦは、２．０Ｖとなる。
【０００９】
一方、デコーダ回路７の第２の出力電圧Ｖｏｕｔ２は、抵抗素子Ｒ２を介して第２のスイッチ素子６２のゲートに印加され、第２のスイッチ素子６２のゲート・ソース間電位Ｖｇｓは、ソースを基準とすると−２．０Ｖとなり、第２のスイッチ素子６２をオフ状態とする。これにより、第１の個別端子１０１と共通端子１００が接続されることとなる。
【００１０】
第１および第２の個別端子１０１、１０２や共通端子１００に他の回路を接続した場合においても、半導体スイッチ回路６が正常に機能するためには、端子電圧ＶＲＦが２．０Ｖに保たれるようにするため、共通端子１００、第１および第２の個別端子１０１、１０２には、ＤＣカットキャパシタＣ１〜Ｃ３が接続されている。
【００１１】
ここで、ＤＣカットキャパシタＣ１〜Ｃ３は、高周波信号を十分通過させるだけの容量値が必要であり、半導体集積回路内に、このようなキャパシタを内蔵した場合、チップ面積の増大を招き、コストアップにつながってしまう。そのため、これらのＤＣカットキャパシタは、半導体集積回路の外部にチップ部品等を利用して実装する方法がとられる。
【００１２】
このように、図４に示す高周波スイッチ回路において、制御電圧ＶＣＴＬは、正電圧の範囲で設定される構成となっている。以下、説明の便宜上、上述のように高周波スイッチ回路の駆動を制御する制御電圧が正電圧の範囲とされて、回路動作が定まる条件を「正電圧動作」と呼ぶことにする。これに対して、ＦＥＴを駆動するゲート制御電圧として負電圧を使用するほうが正電圧を用いるより以前から行われている方法である。このように制御電圧に負電圧を用いるものを、便宜上、「負電圧動作」と呼ぶことにする。例えば、特許文献１、非特許文献１、２等には、負電圧動作の高周波スイッチ回路が開示されている。
【００１３】
図５に、負電圧動作の高周波スイッチ回路の構成例を示す。なお、図４に示された構成例と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。この高周波スイッチ回路は、図４で説明した高周波スイッチ回路のデコーダ回路７と半導体スイッチ回路６との間に、正負電圧論理出力回路１を設けた構成となっている。
【００１４】
正負電圧論理出力回路１は、負電圧ＶＳＳを生成、出力する負電圧発生回路２（ＮＶＧ）と、デコーダ回路７の出力信号から第１および第２のスイッチ素子６１、６２に対する制御電圧を出力する正負電圧レベルシフト回路４Ａ（ＤＥＣ（−））とを備える構成となっている。なお、正負電圧レベルシフト回路４Ａは、論理値Ｈｉｇｈに相当する出力電圧が０Ｖ以下であれば、負電圧レベルシフト回路と呼ぶべきであるが、後述する本願発明の説明との都合上、論理値Ｈｉｇｈに相当する出力電圧を正電圧出力とすることから正負電圧レベルシフト回路と呼ぶことにする。
【００１５】
図４の説明同様、図５における半導体スイッチ回路６を駆動する場合、各ＲＦ端子の電位を０Ｖとすれば、ＦＥＴを用いた第１又は第２のスイッチ素子６１、６２をオン状態とするために、ゲートに論理値Ｈｉｇｈに相当する電圧Ｖｈｉｇｈを印加する必要がある。具体的には、Ｖｈｉｇｈ＝−０．７Ｖ〜＋０．７Ｖ程度であれば良い。
【００１６】
一方、第１又は第２のスイッチ素子６１、６２をオフ状態とするためは、ゲートに論理値Ｌｏｗに相当する電圧Ｖｌｏｗを印加する必要がある。具体的には、Ｖｌｏｗ＝−０．７Ｖ以下とすれば良い。したがって、図４に示した半導体スイッチ回路６と同等の動作とするためには、Ｖｈｉｇｈ＝０．７Ｖ、Ｖｌｏｗ＝−２．０Ｖとなる。
【００１７】
このように論理値Ｈｉｇｈに相当する制御電圧が正電圧で、論理値Ｌｏｗに相当する制御電圧が負電圧となるような正負電圧論理出力回路１の出力形態を、説明の便宜上、「正負電圧出力」と呼ぶことにする。
【００１８】
正負電圧出力を用いる利点は、半導体スイッチ回路６の各ＲＦ端子に、ＤＣカットキャパシタを設ける必要がなく、外部接続部品が削減でき、コストダウンを図ることができることにある。また、図４には図示されていないが、アイソレーション向上の目的で、第１の個別端子１０１、第２の個別端子１０２および共通端子１００それぞれに、シャントスイッチを設けるのが一般的で、ＤＣカットキャパシタを設ける必要があった。これに対し、正負電圧出力を用いる場合には、このキャパシタも不要となり、チップ面積のさらなる削減が可能となるという利点もある。
【００１９】
一方、正負電圧出力を用いる場合の欠点としては、近年、外部制御電圧は正電圧論理信号のみであり、そのため、内部に負電圧発生回路、レベルシフト回路等を搭載することが必要となり、チップ面積の増大を招くことにある。
【００２０】
近年の携帯電話端末のマルチバンド化やマルチモード化に伴い、アンテナスイッチは、多ポート化の対応が必要となってきており、ＲＦ端子の数は増大の傾向にある。
【００２１】
また、高周波ひずみ、ＩＭＤ特性などひずみ特性の要求が厳しくなってきている。ひずみ特性を向上させる手法として、論理値Ｈｉｇｈに相当する電圧Ｖｈｉｇｈと論理値Ｌｏｗに相当する電圧Ｖｌｏｗの電位差を大きくすることが有効である。そのため、正負電圧動作で使用する場合には、内部に昇圧回路などの電圧発生回路を内蔵する方法がある。
【００２２】
この場合、高周波スイッチ回路を駆動する電圧は、例えば、Ｖｈｉｇｈ＝７．７Ｖ、Ｖｌｏｗ＝０Ｖとし、また、ＲＦ端子の電圧ＶＲＦをＶＲＦ＝７Ｖとする。同様に、負電圧駆動の場合には、Ｖｈｉｇｈ＝０．７Ｖ、Ｖｌｏｗ＝−７Ｖ、ＶＲＦ＝０Ｖとすると正電圧駆動の場合と同様の動作状態を得ることができる。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開平９−２０００２１号公報（第３−６頁、図１−図２）
【非特許文献】
【００２４】
【非特許文献１】R. A. Gaspri、H. H. Yee 著、「Microwave GaAs FET Switching」、IEEE MTT-SInternational Microwave Symposium Digest、（米国）、１９７８年、vol.78, issue 1、１９７８年、ｐ．５８−６０
【非特許文献２】B. E. Bedard、A. D. Barlas、R. B. Gold 著、「A High Performance MonolithicGaAs SPDT Switch」、15th European Microwave Conference Proceedings、１９８５年、ｐ．９３６−９３９
【発明の概要】
【発明が解決しようとする課題】
【００２５】
ところで、高周波スイッチ回路を正負電圧論理動作させるには、電圧発生回路および論理回路を、ＣＭＯＳ回路で構成し、スイッチ回路をＧａＡｓＩＣで構成するのが最も容易な方法である。しかし、マルチチップ実装となり、特に多数の経路切替を必要とする多ポートスイッチの場合には、チップ間配線のために多数のＰＡＤが、ＣＭＯＳ電圧発生回路、論理回路のチップとＧａＡｓスイッチＩＣチップの双方に必要となるとともに、双方のチップ実装のためのチップ間隔が必要なため、占有面積が増大し、実装コストの増大を招いてしまう。そのため、ＧａＡｓＩＣに電圧発生回路、論理回路を搭載した１チップＩＣを実現するほうが、小型化できるという利点がある。
【００２６】
一般に、ＧａＡｓＩＣは、ＣＭＯＳＩＣと比較してコスト高であるが、先に述べたように電圧発生回路および論理回路をＣＭＯＳ回路で構成し、スイッチ回路をＧａＡｓＩＣで構成してマルチチップ実装とした場合の占有面積の増大を考慮すると、安価なＣＭＯＳＩＣを用いたとしても必ずしもコストダウンできるとは限らない。
【００２７】
正電圧動作のための電圧発生回路及び論理回路、負電圧発生回路は、比較的容易に実現することができるが、先に述べたような正負電圧論理出力回路を実現する場合には、次述するような問題がある。
【００２８】
まず、図６を参照しつつ従来の正負電圧論理出力回路１Ａの回路構成例について説明する。この回路例における正負電圧論理出力回路１Ａは、負電圧発生回路２と、第１の負電圧レベルシフト回路４ａと、第２の負電圧レベルシフト回路４ｂ（ＬＶＳ）と、第１の出力インバータ回路５ａと、第２の出力インバータ回路５ｂと、電源回路１５とを備える構成となっている。
【００２９】
ここで、第１の負電圧シフト回路４ａと第２の負電圧シフト回路４ｂは、基本的に同一の回路構成となっている。また、第１の出力インバータ回路５ａと第２の出力インバータ回路５ｂも、基本的に同一の回路構成となっている。そして、第１の負電圧レベルシフト回路４ａと第１の出力インバータ回路５ａにより、デコーダ回路７の出力電圧Ｖｏｕｔ１´がＶｏｕｔ１に、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５ｂにより、出力電圧Ｖｏｕｔ２´がＶｏｕｔ２に、それぞれ変換出力される様になっている。なお、ブレークダウン保護素子１３は、３段直列接続のダイオードＤｘ３で構成されており、エンハンスメント型のＰ型電界効果トランジスタＥＰＦＥＴ１のゲート−ドレイン間のブレークダウンを防止する目的で設けられている。
【００３０】
このような回路構成において、正電源電圧ＶＤＤが＋２．７Ｖ、負電源電圧ＶＳＳが−５Ｖとし、制御電圧Ｖｏｕｔ１´が論理値Ｌｏｗに相当する電圧として０Ｖが入力された場合について説明する。第１の負電圧レベルシフト回路４ａに制御電圧Ｖｏｕｔ１´が入力されると、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオン状態となり、３段直列接続のダイオードＤｘ３からなるブレークダウン保護素子１３と、第１の出力インバータ回路５ａを介して出力端子３１から出力電圧（制御電圧）Ｖｏｕｔ１が出力される。
【００３１】
同様に、第２の負電圧レベルシフト回路４ｂに制御電圧Ｖｏｕｔ２´が入力されると、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５ｂを介して出力端子３２から制御電圧Ｖｏｕｔ２が出力される。
【００３２】
３段直列接続のダイオードＤｘ３は、１つのダイオードの順方向電圧ＶｆがＶｆ＝１．０Ｖとすると、１．０Ｖ×３段＝３．０Ｖシフトされ、ブレークダウン保護素子１３と電流制限抵抗器ＲＣ２との接続点における電位は、−０．３Ｖとなる。
【００３３】
したがって、第１の出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは＋４．７Ｖであるため、エンハンスメント型電界効果トランジスタＥＦＥＴ１はオン状態となり、出力端子３１から負電圧出力のＶＳＳ＝−５．０Ｖが出力されることになる。
【００３４】
一方、負電圧ＶＳＳが−５Ｖとし、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈに相当する電圧として＋２．７Ｖが入力された場合について説明する。第１の負電圧レベルシフト回路４ａに制御電圧Ｖｏｕｔ１´が入力されると、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となり、ブレークダウン保護素子１３と、電流制限抵抗器ＲＣ２との接続点における電位は、−５．０Ｖとなる。
【００３５】
したがって、第１の出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のゲート・ソース間電圧Ｖｇｓは０．０Ｖであるため、エンハンスメント型電界効果トランジスタＥＦＥＴ１はオフ状態となり、制御電圧Ｖｏｕｔ１は、電源回路１５と抵抗器ＲＣ３との接続点の電圧ＶＤＤ３と等しい電圧が出力される。
【００３６】
電圧ＶＤＤ３は、電源電圧ＶＤＤより電源回路１５における電圧降下分だけ低下した電圧となる。例えば、ＶＤＤ＝＋２．７Ｖとすると、電源回路１５は、直列接続された２つのダイオードＤｘ５より構成されるため、ダイオード１段の順方向電圧Ｖｆ＝１．０Ｖとすると、ＶＤＤ３＝０．７Ｖとなる。したがって、制御電圧Ｖｏｕｔ１として０．７Ｖが出力されることになる。
【００３７】
同様に、第２の負電圧レベルシフト回路４ｂに制御電圧Ｖｏｕｔ２´が入力されると、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５Ｂを介して出力端子３２から制御電圧Ｖｏｕｔ２が出力される。
【００３８】
以上説明したように、この種の正負電圧論理出力回路１Ａは、第１および第２の負電圧レベルシフト回路４ａ、４ｂはインバータとして機能し、その出力にさらに第１および第２の出力インバータ回路５ａ、５ｂが接続されているため、インバータ２段相当の動作となる。したがって、論理値Ｌｏｗ入力時には、出力は論理値Ｌｏｗとなり、論理値Ｈｉｇｈ入力時には、出力は論理値Ｈｉｇｈとなる。
【００３９】
ところで、上述の正負電圧論理回路１Ａが正常動作するためには、負電圧ＶＳＳとして設定できる電圧範囲には制限が存在する。以下、正負電圧論理出力回路１Ａを正常に動作する負電圧ＶＳＳの電圧範囲を「動作ウィンドウ」と呼ぶ。
【００４０】
図７に、上述の正負電圧論理回路１Ａの入力に相当する制御電圧Ｖｏｕｔ１´として、論理値Ｈｉｇｈに相当する電圧と、論理値Ｌｏｗに相当する電圧を入力した場合における出力制御電圧Ｖｏｕｔ１の負電圧ＶＳＳ依存性を示す特性図を示す。図７において、横軸は負電圧ＶＳＳを、縦軸は制御電圧Ｖｏｕｔ１を示している。図中、点線は制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧を入力した場合における負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、二点破線は、制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧を入力した場合における負電圧ＶＳＳの変化に対する制御電圧Ｖｏｕｔ１の変化を、それぞれ示している。
【００４１】
まず、正負電圧論理出力回路１Ａが正常に動作とならず、「常時ＯＮ」が出力される例として、負電圧出力として負電圧ＶＳＳが−２．０Ｖの場合について説明する。
【００４２】
正負電圧論理回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧０．０Ｖが入力された場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のゲートには０．０Ｖが印加し、ＯＮ状態となる。ゲート−ソース間は、ダイオード動作となるため、ソース電位は１．０Ｖとなる。したがって、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のドレインは、１．０Ｖとなる。このドレイン電位は、ブレークダウン保護素子１３により−３Ｖレベルシフトされて、ブレークダウン保護素子１３と電流制限抵抗器ＲＣ２との接続点における電位は、−２．０Ｖとなる。ここで、ＶＳＳは−２．０Ｖとなっている。
【００４３】
したがって、出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のＶｇｓは０．０Ｖであるため、エンハンスメント型電界効果トランジスタ１はオフ状態となり、制御電圧Ｖｏｕｔ１は、電源回路１５と抵抗器ＲＣ３との接続点の電圧ＶＤＤ３と等しい電圧、即ち、論理値Ｈｉｇｈに相当する電圧として０．７Ｖとなる。
【００４４】
一方、正負電圧論理出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧２．７Ｖが入力された場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となり、ブレークダウン保護素子１３と、電源制限抵抗器ＲＣ２との接続点における電位は、−５．０Ｖとなる。
【００４５】
したがって、出力インバータ回路５Ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１のＶｇｓは０．０Ｖであるため、エンハンスメント型電界効果トランジスタＥＦＥＴ１はＯＦＦ状態となり、制御電圧Ｖｏｕｔ１は、電源回路１５と抵抗器Ｒ３との接続点の電圧ＶＤＤ３と等しい電圧が出力される。
【００４６】
電圧ＶＤＤ３は、電源電圧ＶＤＤより電源回路１５における電圧降下分だけ低下した電圧となる。例えば、ＶＤＤ＝＋２．７Ｖとすると、電源回路１５は、直列接続された２つのダイオードＤｘ５より構成されるため、ダイオード１段の順方向電圧Ｖｆ＝１．０Ｖとすると、ＶＤＤ３＝０．７Ｖとなる。したがって、制御電圧Ｖｏｕｔ１として論理値Ｈｉｇｈに相当する電圧０．７Ｖが出力されることになる。
【００４７】
このように、負電圧ＶＳＳが−２．０Ｖの場合、制御電圧Ｖｏｕｔ１´が、論理値Ｈｉｇｈか、論理値Ｌｏｗかに関わらず、制御電圧Ｖｏｕｔは常時論理値Ｈｉｇｈとなってしまう。
【００４８】
次に、正負電圧論理出力回路１Ａが正常動作とならず、「常時ＯＦＦ」が出力される例として、負電圧ＶＳＳが−１０．０Ｖの場合について説明する。
【００４９】
正負電圧論理出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧として２．７Ｖが入力した場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となるはずであるが、負電圧ＶＳＳ＝−１０．０Ｖであるので、ドレイン電位は、ブレークダウン保護素子１３により−３Ｖレベルシフトされて、ブレークダウン保護素子１３と電流制限抵抗器ＲＣ２との接続点における電位は、−７．０Ｖとなる。
【００５０】
ここで、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のゲート電圧は＋２．７Ｖであるので、ゲート−ドレイン間には９．７Ｖの逆方向電圧が印加される。本来、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１は、オフ状態としなければならないが、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１の逆方向耐圧を７．５Ｖとすると、オン状態となる。
【００５１】
したがって、第１の出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１はオン状態となり、制御電圧Ｖｏｕｔ１は、負電圧ＶＳＳが出力され、論理値Ｌｏｗに相当する出力となる。
【００５２】
一方、正負電圧論理回路出力回路１Ａに制御電圧Ｖｏｕｔ１´として論理値Ｌｏｗに相当する電圧として０．０Ｖが入力した場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はＯＮ状態となり、出力端子Ｖｏｕｔ１からは、負電圧ＶＳＳが出力され、論理値Ｌｏｗに相当する出力となる。
【００５３】
このように負電圧ＶＳＳが−１０Ｖの場合、制御電圧Ｖｏｕｔ１´が、論理値Ｈｉｇｈか、論理値Ｌｏｗかに関わらず、制御電圧Ｖｏｕｔは常時論理値Ｌｏｗとなってしまう。
【００５４】
このように従来の正負電圧論理出力回路１Ａには、動作ウィンドウの範囲内に収まるように設計する必要があったが、この動作ウィンドウの幅、即ち負電圧ＶＳＳの上限と下限との差は、５．８Ｖ程度と狭く、設計の自由度の低いものであった。
【００５５】
実際には、電源電圧ＶＤＤの動作範囲には、上限、下限があることや、半導体プロセス上のばらつき、温度変動、動作状態による負荷変動考慮すると、負電圧ＶＳＳを動作ウィンドウないに維持することは、かなり困難なものである。
【００５６】
本発明は、上記実状に鑑みなされるもので、負電圧を用いて駆動する論理回路において、負電圧の変化に対して正常な論理回路動作を確保できる範囲である動作ウィンドウの幅の拡張を可能とし、回路動作の確実性、安定性の向上を図った正負電圧論理出力回路を提供するものである。
【課題を解決するための手段】
【００５７】
上記課題を解決するため本願請求項１に係る正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｈｉｇｈの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｌｏｗの出力を、それぞれ出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するように構成されてなる正負電圧論理出力回路であって、前記論理入力数に応じて設けられ、前記論理入力に対して反転すると共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧の大きさに応じて、正常な回路動作を確保できる範囲を切り替え可能とした正負電圧論理出力回路において、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、ゲートに前記論理入力が入力するエンハンスメント型Ｐ型電界効果トランジスタとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする。
【００５８】
本願請求項２に係る正負電圧論理出力回路は、請求項１記載の正負電圧論理出力回路において、前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型Ｐ型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、１又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型Ｐ型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする。
【００５９】
本願請求項３に係る高周波スイッチ回路は、少なくとも１つの共通端子と、１又は複数の個別端子とを有し、前記共通端子と前記個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配置され、前記共通端子と、前記個別端子のいずれか１つとを選択的に切り替えて、所望の通過経路を形成する半導体スイッチ回路と、前記スイッチ素子の導通、非導通を制御するため外部から入力される論理制御信号をデコードするデコーダ回路と、該半導体スイッチ回路に制御信号を出力する正負電圧論理出力回路と、を備えた高周波スイッチ回路において、前記正負電圧論理出力回路は、正電圧の論理入力に対して、前記論理入力が論理値Ｈｉｇｈの場合、論理値Ｌｏｗの出力を、前記論理入力が論理値Ｌｏｗの場合、論理値Ｈｉｇｈの出力を、それぞれ前記制御信号として出力すると共に、前記論理値Ｌｏｗの出力として負電圧を、前記論理値Ｈｉｇｈの出力として正電圧を、それぞれ出力するように構成され、前記論理入力数に応じて設けられ、前記論理入力に対してレベルシフトを行うと共に、外部から入力される切替信号に応じて、正常に回路動作できる範囲に切替可能とする負電圧レベルシフト回路と、外部から入力された電圧信号に応じて前記切替信号を生成、出力する基準電圧回路と、前記負電圧レベルシフト回路の数に応じて設けられ、対応する前記負電圧レベルシフト回路の出力を反転出力する出力インバータとを具備し、前記負電圧レベルシフト回路は、前記論理入力と負電圧との間に、インバータとブレークダウン保護用素子とが直列に接続され、前記ブレークダウン保護用素子の少なくとも一部を短絡するようにブレークダウン保護用素子切替スイッチが、前記ブレークダウン保護用素子に並列に接続されており、前記負電圧の大きさに応じて、前記ブレークダウン保護用素子切替スイッチのオン、オフを選択することを特徴とする。
【００６０】
本願請求項４に係る高周波スイッチ回路は、請求項３記載の高周波スイッチ回路において、前記ブレークダウン保護用素子切替スイッチは、エンハンスメント型Ｐ型電界効果トランジスタで構成され、前記ブレークダウン保護用素子は、１又は複数の多段接続されたダイオードで構成され、前記ブレークダウン保護用素子切替スイッチを構成するエンハンスメント型Ｐ型電界効果トランジスタのソースは、前記ダイオードのアノードに接続し、ドレインは、前記ダイオードのカソードに接続し、ゲートは、前記基準電圧回路に接続していることを特徴とする。
【発明の効果】
【００６１】
本発明によれば、負電圧の大きさに応じて、回路が正常動作する範囲を切り替え可能にしたので、実質的に回路が正常動作する範囲を拡張することで、動作電圧範囲の変化、半導体製造プロセスのばらつき、温度変化、負荷変動などに対して従来に比してより確実に回路動作を正常に維持することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の正負電圧論理出力回路の説明図である。
【図２】本発明の高周波スイッチ回路の説明図である。
【図３】本発明の正負電圧論理出力回路の動作ウィンドウを説明する図である。
【図４】従来の高周波スイッチ回路の説明図である。
【図５】従来の負電圧動作の高周波スイッチ回路の説明図である。
【図６】従来の正負電圧論理出力回路の説明図である。
【図７】従来の正負電圧論理出力回路の動作ウィンドウを説明する図である。
【発明を実施するための形態】
【００６３】
以下、本発明の実施例について、説明する。なお、以下に説明する部材、配置等は、本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変できるものである。また、図４乃至図６で説明した従来回路の構成要素と同一の構成要素については、同一符号を付して説明する。
【実施例１】
【００６４】
まず、本発明の正負電圧論理出力回路について説明する。図１に示す本発明の正負電圧論理出力回路１は、図２に示すような高周波スイッチ回路に用いられ、正論理の出力のデコーダ７からの２つの制御電圧Ｖｏｕｔ１´、Ｖｏｕｔ２´を、必要に応じて正又は負論理の制御電圧Ｖｏｕｔ１、Ｖｏｕｔ２として出力可能な構成となっている。図１では、制御電圧Ｖｏｕｔ２´を入力し、制御電圧Ｖｏｕｔ２として出力する部分については、制御電圧Ｖｏｕｔ１´を入力して制御電圧Ｖｏｕｔ１として出力する部分と、その構成が基本的に同一であるため、図示を省略している。
【００６５】
図１に示すように本実施例の正負電圧論理出力回路１は、負電圧発生回路２（ＮＶＧ）と、基準電圧発生回路３と、第１の負電圧レベルシフト回路４ａ（および第２の負電圧レベルシフト回路４ｂ）と、第１の出力インバータ回路５ａ（および第２の出力インバータ回路５ｂ）と、電源回路１５とを備える構成となっている。第１の負電圧レベルシフト回路４ａと第１の出力インバータ回路５ａは、制御電圧Ｖｏｕｔ１´を入力して制御電圧Ｖｏｕｔ１として出力する（詳細は供述）。一方、制御電圧Ｖｏｕｔ２´を入力して制御電圧Ｖｏｕｔ２を出力する部分は、第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５ｂによって構成されている。
【００６６】
負電圧発生回路２は、外部から供給される電源電圧ＶＤＤから、必要な負電圧ＶＳＳを生成、出力するもので、電源回路１５は、電源電圧ＶＤＤから、第１の出力インバータ回路５ａ（および第２の出力インバータ回路５ｂ）に必要な電圧を生成、出力するもので従来回路と基本的に同一の構成となっている。
【００６７】
基準電圧発生回路３は、ブレークダウン保護素子用切替スイッチ８ａのオン状態、オフ状態を選択するための切替信号を生成、出力するもので、基準Ｌｏｗ端子２３と負電圧端子２２との間に、基準Ｌｏｗ端子２３側から４段直列接続のダイオードＤｘ１、第１の電流制限抵抗器ＲＣ１が直列接続されている。このような構成の基準電圧発生回路３は、基準Ｌｏｗ端子２３に、所定の電圧が印加された場合に、ブレークダウン保護素子用切替スイッチ８ａをオン状態とする切替信号しての基準電圧ＶＲＥＦを、ダイオードＤｘ１と電流制限抵抗器ＲＣ１の相互の接続点から出力する。本実施例では、ブレークダウン保護素子用切替スイッチ８ａをオン状態とする基準電圧ＶＲＥＦを発生させる際の基準Ｌｏｗ端子２３への印加電圧ＶLは、入力制御電圧Ｖｏｕｔ１´の論理値Ｌｏｗのレベルと一致させ、ＧＮＤレベルの０Ｖに設定している。なお、この基準Ｌｏｗ端子２３への印加電圧ＶLは、０Ｖに限定される必要はなく、他の電圧設定としてもよい。
【００６８】
第１の負電圧レベルシフト回路４ａは、制御電圧Ｖｏｕｔ１´に対して所定の電圧シフトを施し、第１の出力インバータ回路５ａへ出力するもので、電源回路１５によって電源電圧ＶＤＤを基に第１の負電圧レベルシフト回路４ａに必要な電圧ＶＤＤ´が印加される電源端子２１´と負電圧ＶＳＳが印加される負電圧端子２２との間に、電源端子２１´側からエンハンスメント型のＰ型電界効果トランジスタＥＰＦＥＴ１と、３段直列接続ダイオードＤｘ３で構成される第１のブレークダウン保護素子１３と、２段直列接続のダイオードＤｘ４で構成される第２のブレークダウン保護素子１４と、第２の電流制限抵抗器ＲＣ２が直列接続されているとともに、第１のブレークダウン保護素子用切替スイッチ８ａが第２のブレークダウン保護素子１４のアノード、カソード間に並列に接続されている。
【００６９】
そして、第２のブレークダウン保護素子１４と第２の電流制限抵抗器ＲＣ２の接続点から得られる電圧が、第１の負電圧レベルシフト回路４ａの出力電圧として、第１の出力インバータ回路５ａに出力される。
【００７０】
第１の出力インバータ回路５ａは、電源回路１５から正側電源電圧が供給される。これは、本実施例における正負電圧論理出力回路１の論理値Ｈｉｇｈに相当する所定の電圧を得るためである。なお、第１の出力インバータ回路５ａは、電源回路１５を用いた正側電源電圧の供給に代えて、電源端子２１を介して電源電圧ＶＤＤの供給を受けるようにしても良く、第１の出力インバータ回路５ａ内に、必要に応じて、レベルシフタ、シリーズレギュレータ等による電圧降下、またはチャージポンプ等による昇圧を行うようにしてもよい。
【００７１】
次に、負電圧発生回路２の負電圧ＶＳＳの値による動作の違いについて図３を用いて説明する。図３では、正負電圧論理出力回路１の入力に相当する制御電圧Ｖｏｕｔ１´として、論理値Ｈｉｇｈに相当する電圧および論理値Ｌｏｗに相当する電圧を、それぞれ入力した場合の出力制御電圧Ｖｏｕｔ１の負電圧ＶＳＳ依存性の特性図を示している。図３において、横軸は、負電圧ＶＳＳを、縦軸は制御電圧Ｖｏｕｔ１をそれぞれ示し、点線は、制御電圧Ｖｏｕｔ１´として論理値Ｈｉｇｈに相当する電圧を入力した場合の負電圧ＶＳＳの変化を、二点鎖線は、制御電圧Ｖｏｕｔ１´として、論理値Ｌｏｗに相当する電圧を入力した場合の負電圧ＶＳＳの変化をそれぞれ示している。
【００７２】
以下の説明は、基準電圧発生回路３と第１のブレークダウン保護素子用切替スイッチ８ａの動作は後述することとし、ブレークダウン保護素子用切替スイッチ８ａがオン状態の場合とオフ状態の場合の全体の動作状態を説明する。
【００７３】
まず、ブレークダウン保護素子用切替スイッチ８ａがオン状態の場合、第２のブレークダウン保護素子１４は短絡状態となるため、回路構成としては、図６で説明した従来回路と等価となる。したがって、負電圧ＶＳＳに対する第１の出力インバータ回路５ａの出力電圧の変化は、図７に示す変化と同様となる（図３Ａ）。
【００７４】
すなわち、負電圧ＶＳＳが−２．０Ｖを上回り、より高い電圧領域にあっては、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるかにかかわらず、制御電圧Ｖｏｕｔ１は、常に論理値Ｈｉｇｈの状態となる。
【００７５】
一方、負電圧ＶＳＳが−７．８Ｖを下回り、より低い電圧領域にあっては、制御電圧Ｖｏｕｔ１´が論理値Ｈｉｇｈか論理値Ｌｏｗであるかにかかわらず、制御電圧Ｖｏｕｔ１は、常に論理値Ｌｏｗの状態となる。
【００７６】
負電圧ＶＳＳが−７．８〜−２．０Ｖの範囲では、制御電圧Ｖｏｕｔ１´のレベルに応じて、制御電圧がＶｏｕｔ１´が論理値Ｈｉｇｈに相当する電圧レベル又は論理値Ｌｏｗに相当する電圧レベルとなり、回路が正常動作する動作ウィンドウが生じることとなる。なお、動作ウィンドウの上限および下限の負電圧ＶＳＳは、図６および図７で説明した従来例と同等である。
【００７７】
次に、第１のレベルシフト切替スイッチ８ａがオフ状態の場合、第２のブレークダウン保護素子１４が有効になるため、負電圧ＶＳＳに対する第１の出力インバータ回路５ａの出力特性は変化し、図３Ｂに示すようになる。この場合、動作ウィンドウの上限と下限の幅は、従来回路と同じであるが、動作ウィンドウ全体が、負電圧ＶＳＳの高電圧側にシフトする。このシフト量は、第２のブレークダウン保護素子１４のシフト電圧に等しくなる。これは、第２のブレークダウン保護素子１４がエンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のドレインに接続されることで、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のブレークダウン電圧がシフトするからである。
【００７８】
本実施例の正負電圧論理出力回路１においては、負電圧ＶＳＳによって、第１のブレークダウン保護素子用切替スイッチ８ａのオン状態、オフ状態を切り替えることによって、図３Ａに示す特性と、図３Ｂに示す特性を合成したものと等価な図３Ｃに示す特性を実現することで、動作ウィンドウの拡張を図っている。すなわち、負電圧ＶＳＳが高い領域では、ブレークダウン保護素子切替スイッチをオン状態にし、動作ウィンドウを高ＶＳＳ側に拡げ、ＶＳＳが低い場合には、ブレークダウン保護用切替スイッチをオフ状態にすることで、従来例でも得られている低ＶＳＳ領域の動作ウィンドウを維持するものである。
【００７９】
第１のブレークダウン保護素子用切替スイッチ８ａのオン状態とオフ状態を切り替えるクリティカルポイントは、ブレークダウン保護用素子切替スイッチがオン状態（図３Ａ）の動作ウィンドウのＶＳＳの下限であるＶＳＳ＝−７．８Ｖと、ブレークダウン保護用素子切替スイッチがオフ状態（図３Ｂ）の動作ウィンドウのＶＳＳの下限であるＶＳＳ＝−４．０Ｖの間に設定すればよい。
【００８０】
次に、動作についてより具体的に説明する。基準Ｌｏｗ端子２３の印加電圧ＶLが論理値Ｌｏｗに相当する電圧として０Ｖ、電源電圧ＶＤＤが２．７Ｖ、ＶＤＤ´が１．３Ｖで、負電圧ＶＳＳが−９．５Ｖの場合でも正常に動作する動作ウィンドウの範囲内にあることを説明する。
【００８１】
この場合、ダイオードの１段のＶｆを１．０Ｖとすると、ダイオードＤｘ１のレベルシフト量は４．０Ｖとなる。したがって、基準電圧発生回路３からは、―４．０Ｖが出力される。
【００８２】
制御電圧Ｖｏｕｔ１´に論理値Ｌｏｗに相当するレベルである０Ｖが印加されたとき、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオン状態となり、第１のブレークダウン保護素子１３によって３．０Ｖ電圧降下するため、第１のブレークダウン保護用素子切替スイッチ８ａのソースは、−１．７Ｖとなる。このとき、第１のブレークダウン保護用素子切替スイッチ８ａのゲートは、前述のとおり−４．０Ｖが印加されているので、オン状態となる。その結果、第２のブレークダウン保護素子１４が短絡され、第２のブレークダウン保護素子１４と電流制限抵抗ＲＣ１の接点は、−１．７Ｖとなる。
【００８３】
したがって、出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１はオン状態となり、出力インバータ回路５ａの出力制御電圧Ｖｏｕｔ１は、論理値Ｌｏｗに相当する−９．５Ｖが出力される。このように、制御電圧Ｖｏｕｔ１´がＬｏｗレベルのとき、出力制御電圧ＶｏｕｔがＬｏｗレベルとなり、正常に動作することがわかる。
【００８４】
制御電圧Ｖｏｕｔ１´に論理値Ｈｉｇｈに相当するレベルである２．７Ｖが印加されたときは、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となる。この場合、第２のブレークダウン保護素子１４の両端には２．０Ｖの電位差が生じているため、アノードの電位は−７．５Ｖとなる。したがって、第１のブレークダウン保護用素子切替スイッチ８ａのソースは−７．５Ｖ、ゲートは−４．０Ｖとなり、オフ状態であるので、第２のブレークダウン保護素子１４は有効となる。よって、第１のブレークダウン保護素子１３のアノードには−４．５Ｖが印加され、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のゲート−ドレイン間には７．２Ｖが印加される。この場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のブレークダウン電圧は７．５Ｖであるため、ブレークダウンには至らず、オフ状態を保つことができる。その結果、第２のブレークダウン保護素子１４と電流制限抵抗ＲＣ１の接点も−９．５Ｖを保つことができる。
【００８５】
したがって、出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１はオフ状態となり、出力インバータ回路５ａの出力制御電圧Ｖｏｕｔ１は、論理値Ｈｉｇｈに相当する＋２．７Ｖが出力される。このように、制御電圧Ｖｏｕｔ１´がＨｉｇｈレベルのとき、出力制御電圧ＶｏｕｔがＨｉｇｈレベルとなり、正常に動作することがわかる。
【００８６】
一方、基準Ｌｏｗ端子２３の印加電圧ＶLが論理値Ｌｏｗに相当する電圧として０Ｖ、電源電圧ＶＤＤが２．７Ｖ、ＶＤＤ´が１．３Ｖで、負電圧ＶＳＳが−２．５Ｖの場合でも正常に動作する動作ウィンドウの範囲内にあることを説明する。
【００８７】
この場合、ダイオードＤｘ１のレベルシフト量は４．０Ｖであるが、ＶＳＳが−２．５Ｖであるため、基準電圧発生回路３からは、ＶＳＳに等しい―２．５Ｖが出力される。
【００８８】
制御電圧Ｖｏｕｔ１´に論理値Ｌｏｗに相当するレベルである０Ｖが印加されたとき、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオン状態となり、第１のブレークダウン保護素子１３によって３．０Ｖ電圧降下するため、第１のブレークダウン保護用素子切替スイッチ８ａのソースは、−１．７Ｖとなる。このとき、第１のブレークダウン保護用素子切替スイッチ８ａのゲートは、前述のとおり−２．５Ｖが印加されているので、オン状態となる。その結果、第２のブレークダウン保護素子１４が短絡され、第２のブレークダウン保護素子１４と電流制限抵抗ＲＣ１の接点は、−１．７Ｖとなる。
【００８９】
したがって、出力インバータ回路５ａを構成するエンハンスメント型電界効果トランジスタＥＦＥＴ１はオン状態となり、出力インバータ回路５ａの出力制御電圧Ｖｏｕｔ１は、論理値Ｌｏｗに相当する−２．５Ｖが出力される。このように、制御電圧Ｖｏｕｔ１´がＬｏｗレベルのとき、出力制御電圧ＶｏｕｔがＬｏｗレベルとなり、正常に動作することがわかる。
【００９０】
制御電圧Ｖｏｕｔ１´に論理値Ｈｉｇｈに相当するレベルである２．７Ｖが印加されたときは、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１はオフ状態となる。この場合、第２のブレークダウン保護素子１４の両端には２．０Ｖの電位差生じているため、アノードの電位は−０．５Ｖとなる。したがって、第１のブレークダウン保護用素子切替スイッチ８ａのソースは−０．５Ｖ、ゲートは−２．０Ｖとなり、オン状態であるので、第２のブレークダウン保護素子１４は短絡となる。よって、第１のブレークダウン保護素子１３のアノードには−０．５Ｖが印加され、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のゲート−ドレイン間には３．２Ｖが印加される。この場合、エンハンスメント型Ｐ型電界効果トランジスタＥＰＦＥＴ１のブレークダウン電圧は７．５Ｖであるため、ブレークダウンには至らず、オフ状態を保つことができる。このように、制御電圧Ｖｏｕｔ１´がＨｉｇｈレベルのとき、出力制御電圧ＶｏｕｔがＨｉｇｈレベルとなり、正常に動作することがわかる。
【００９１】
以上説明したように、負電圧ＶＳＳが−９．５Ｖ、−２．５Ｖの広範囲にわたり、制御電圧Ｖｏｕｔ１´に対して出力制御電圧Ｖｏｕｔが正常に出力されており、本回路を用いることにより、動作ウィンドウが拡張されたことがわかる。
【００９２】
制御電圧Ｖｏｕｔ２´の入力に対して制御電圧Ｖｏｕｔ２を出力する回路動作についても、上述の制御電圧Ｖｏｕｔ１´に対する制御電圧Ｖｏｕｔ１の出力動作と、基本的に同一となる。
【００９３】
以上説明したように、第１のブレークダウン保護用素子切替スイッチ８ａのオン状態、オフ状態の切替えによって、動作ウィンドウを切り替えることが可能となり、動作ウィンドウ幅は、従来例では５．８Ｖであったのに対して、図３Ｃに示すように、本発明では７．８Ｖの幅を有する動作ウィンドウが確保でき、従来に較べて、確実に動作ウィンドウの幅の拡張が可能となる。本実施例の正負論理出力回路１の動作ウィンドウの幅の改善度は、従来回路（図７）に対して、２．０Ｖで、約３４％となっている。
【実施例２】
【００９４】
次に、第１の実施例で説明した正負電圧論理出力回路１を用いた高周波スイッチ回路について説明する。図２に示す高周波スイッチ回路は、ＧａＡｓＦＥＴを用いた正負電圧動作のＳＰＤＴ（Single Pole Double Throw）の高周波スイッチ回路の構成例を示している。
【００９５】
図２に示すように、本実施例の高周波スイッチ回路は、正負電圧論理出力回路１と、デコーダ回路７（ＤＥＣ）と、半導体スイッチ回路６から構成されている。半導体スイッチ回路６は、第１のスイッチ素子６１（ＦＥＴＳＷ１）と第２のスイッチ素子６２（ＦＥＴＳＷ２）の動作を制御することにより、第１の個別端子１０１と第２の個別端子１０２が、選択的に共通端子１００に接続される構成となっている。
【００９６】
正負電圧論理出力回路１は、第１の実施例で説明した構成の正負電圧論理出力回路で、図１で図示を省略した第２の負電圧レベルシフト回路４ｂと第２の出力インバータ回路５ｂとを備える構成となっている。
【００９７】
デコーダ回路７は、制御入力端子５１に外部から制御電圧ＶＣＴＬが入力され、その制御電圧ＶＣＴＬに応じて、２つの出力電圧Ｖｏｕｔ１´、Ｖｏｕｔ２´が出力される構成となっている。
【００９８】
ここで、電源電圧ＶＤＤが２．７Ｖ、負電圧ＶＳＳが−３．５Ｖに設定され、第１および第２のブレークダウン保護用素子切替スイッチ８ａ、８ｂがオフ状態の場合を例にとり説明する。
【００９９】
まず、デコーダ回路７の制御入力端子５１から制御電圧Ｖｏｕｔ１´を論理値Ｈｉｇｈ、制御電圧Ｖｏｕｔ２´を論理値Ｌｏｗとする所定の電圧が入力されると、デコーダ回路７からは、論理値Ｈｉｇｈの制御電圧Ｖｏｕｔ１´として、例えば２．７Ｖが、論理値Ｌｏｗの制御電圧Ｖｏｕｔ２´として、例えば０Ｖが、それぞれ出力され、正負電圧論理出力回路１の端子４１、４２に入力される。
【０１００】
正負電圧論理出力回路１では、入力した制御電圧の論理が反転して出力されるため、制御電圧Ｖｏｕｔ１として論理値Ｌｏｗに相当する電圧−３．５Ｖが、制御電圧Ｖｏｕｔ２として論理値Ｈｉｇｈに相当する電圧２．７Ｖが、それぞれ出力され、半導体スイッチ回路６に印加される。
【０１０１】
その結果、第１のスイッチ素子６１のゲートは、論理値Ｌｏｗに相当する電圧レベルに、第２のスイッチ素子６２のゲートは、論理値Ｈｉｇｈに相当する電圧レベルに、それぞれ設定されるため、第１のスイッチ素子６１はオフ状態に、第２のスイッチ素子６２がオン状態となり、第２の個別端子１０２と共通端子１００とが接続されることになる。
【０１０２】
一方、デコーダ回路７の制御入力端子５１から制御電圧Ｖｏｕｔ１´を論理値Ｌｏｗ、制御電圧Ｖｏｕｔ２´を論理値Ｈｉｇｈとする所定の電圧が入力されると、デコーダ回路７からは、論理値Ｌｏｗの制御電圧Ｖｏｕｔ１´として０Ｖが、論理値Ｈｉｇｈの制御電圧Ｖｏｕｔ２´として２．７Ｖが、それぞれ出力され、正負電圧論理出力回路１の端子４１、４２に入力される。
【０１０３】
正負電圧論理出力回路１では、先に説明したように、入力される制御電圧は反転して出力されるので、制御電圧Ｖｏｕｔ１＝２．７Ｖが、制御電圧Ｖｏｕｔ２＝−３．５Ｖが出力され、それぞれ第１のスイッチ素子６１、第２のスイッチ素子６２のゲートに印加されることになる。
【０１０４】
第１のスイッチ素子６１のゲートは、論理値Ｈｉｇｈに相当する電圧レベルに、第２のスイッチ素子６２のゲートは、論理値Ｌｏｗに相当する電圧レベルに、それぞれ設定されるため、第１のスイッチ素子６１はオン状態に、第２のスイッチ素子６２がオフ状態となり、第１の個別端子１０１と共通端子１００とが接続されることになる。
【０１０５】
なお、第１および第２のレベルシフト切替スイッチ８ａ、８ｂがオン状態の場合には、制御電圧Ｖｏｕｔ１および制御電圧Ｖｏｕｔ２が異なるものの、回路動作は基本的には同様であるので、その詳細な説明は省略する。
【０１０６】
高周波スイッチ回路は、特に、ひずみ特性が重要な特性であり、負電圧ＶＳＳが電源電圧ＶＤＤに較べて高く設定され、負電圧発生回路２に、例えば、チャージポンプ回路を用いる場合、チャージポンプにおける倍数が増加するため、発生するＶＳＳの電圧偏差が大きくなる傾向がある。そのため、動作ウィンドウの影響をより顕著に受けることになるが、本実施例のように動作ウィンドウの範囲を適宜変化させることで、上述のような負電圧ＶＳＳの電圧偏差による回路動作への影響を低減、抑制させることができる。
【０１０７】
なお、上記高周波スイッチは、半導体スイッチ回路６がＳＰＤＴを構成した場合の例を示したが、この構成に限定されるものではなく、例えば、２極双投スイッチ（ＤＰＤＴ）等の他の構成の半導体スイッチ回路であっても良い。本発明が適用可能な半導体スイッチ回路は、少なくとも１つの共通端子と、１又は複数の個別端子とを有し、これら共通端子と個別端子との間に、導通、非導通が外部から制御可能な１又は複数のスイッチ素子が、それぞれ配置され、個別端子の１つと共通端子との接続を選択的に切り替えて、所望の通過経路が形成可能に構成されているものが好適である。
【符号の説明】
【０１０８】
１；正負電圧論理出力回路、２；負電圧発生回路、３；基準電圧発生回路、４ａ；第１の負電圧レベルシフト回路、４ｂ；第２の負電圧レベルシフト回路、５ａ；第１の出力インバータ回路、５ｂ；第２の出力インバータ回路、６；半導体スイッチ回路、７；デコーダ回路、８ａ；第１のブレークダウン保護素子用切替スイッチ、８ｂ；第２のブレークダウン保護素子用切替スイッチ、１３；第１のブレークダウン保護素子、１４；第２のブレークダウン保護素子、１５；電源回路、１００；共通端子、１０１；第１の個別端子、１０２；第２の個別端子、１０３；アンテナ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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