(57)【特許請求の範囲】
【請求項１】
絶縁性基板と前記絶縁性基板上に設けられた配線パターンと、を有する配線基板と、
前記配線基板上に搭載されるＮ個（Ｎは２以上の自然数）の半導体素子と、
前記配線基板に搭載され、Ｎ個の前記半導体素子のうちから選択されたＭ個（Ｍは１以上Ｎ以下の自然数）の半導体素子のうちｍ個（ｍは、１以上Ｍ未満の自然数）の半導体素子に流れる電流を検知する電流検知部と、
を備え、
Ｍ個の前記半導体素子は、前記配線パターンを介して電気的に並列接続されており、
ｍ個の前記半導体素子は、前記電流検知部を介してＭ個の前記半導体素子のうちの他の前記半導体素子に電気的に並列接続されており、
前記ｍは１であり、
前記半導体素子は、第１及び第２の主端子と、前記第１及び第２の主端子間の導通を制御する制御信号を受ける制御端子とを有し、
Ｎ個の前記半導体素子は並列に配置されており、
前記配線パターンは、
互いに離間しておりＮ個の前記半導体素子の各々の前記第１の主端子に対応して設けられるＮ個の第１の配線領域と、
互いに離間しておりＮ個の前記半導体素子の各々の前記第２の主端子に対応して設けられるＮ個の第２の配線領域と、
Ｎ個の前記半導体素子の前記制御端子に対して設けられる第３の配線領域と、
を有し、
Ｍ個の前記半導体素子の前記第１及び第２の主端子並びに前記制御端子は、それぞれ対応する前記第１〜第３の配線領域に電気的に接続されており、
前記電流検知部により電流が検知される前記半導体素子としての電流検知用半導体素子は、並列配置されたＭ個の前記半導体素子のうちの一番端に位置する半導体素子であり、
前記電流検知用半導体素子に対応する前記第１の配線領域と前記電流検知用半導体素子に隣接する前記半導体素子に対応する前記第１の配線領域の組みと、前記電流検知用半導体素子に対応する前記第２の配線領域と前記電流検知用半導体素子に隣接する前記半導体素子に対応する前記第２の配線領域の組みの少なくとも一方は、前記電流検知部を介して接続されており、
Ｎ個の前記第１の配線領域のうち、少なくともＭ個の前記半導体素子に対応するＭ個の前記第１の配線領域は、前記電流検知部による接続以外は導線を介して電気的に接続されており、
Ｎ個の前記第２の配線領域のうち、少なくともＭ個の前記半導体素子に対応するＭ個の前記第２の配線領域は、前記電流検知部による接続以外は導線を介して電気的に接続されており、
Ｎ個の前記半導体素子のうちＭ個の前記半導体素子以外の（Ｎ−Ｍ）個の前記半導体素子は、Ｍ個の前記半導体素子から電気的に分離されている、
半導体装置。
【請求項２】
前記半導体素子を構成する半導体材料は、ＳｉＣ、ＧａＮ又はダイヤモンドである、請求項１に記載の半導体装置。
【請求項３】
絶縁性基板と前記絶縁性基板上に設けられた配線パターンと、を有する配線基板上にＮ個（Ｎは２以上の自然数）の半導体素子を搭載する搭載工程と、
前記搭載工程で搭載されたＮ個の前記半導体素子をそれぞれ駆動可能なように前記配線パターンに配線する配線工程と、
Ｎ個の前記半導体素子を駆動して前記半導体素子の良否を検査する検査工程と、
前記検査において不良と判定された（Ｎ―Ｍ）個の半導体素子が駆動されないように、（Ｎ―Ｍ）個の前記半導体素子と前記配線パターンとの配線の少なくとも一部を切断する切断工程と、
Ｎ個の前記半導体素子のうちから選択したＭ個（Ｍは１以上Ｎ以下の自然数）の前記半導体素子を、前記配線パターンを介して電気的に並列接続する並列接続工程と、
を備え、
前記並列接続工程では、Ｍ個の前記半導体素子のうちｍ個（ｍは、１以上Ｍ未満の自然数）の前記半導体素子を、ｍ個の前記半導体素子に流れる電流を検知するための電流検知部を介してＭ個の前記半導体素子のうち他の前記半導体素子に並列接続し、
前記搭載工程では、Ｎ個の前記半導体素子を物理的に並列に配置して前記配線基板上に搭載し、
前記ｍは１であり、
前記電流検知部により電流が検知される前記半導体素子としての電流検知用半導体素子は、Ｍ個の前記半導体素子のうちの一番端に位置する半導体素子であり、
前記半導体素子は、第１及び第２の主端子と、前記第１及び第２の主端子間の導通を制御する制御信号を受ける制御端子とを有し、
前記配線パターンは、
互いに離間しておりＮ個の前記半導体素子の各々の前記第１の主端子に対応して設けられるＮ個の第１の配線領域と、
互いに離間しておりＮ個の前記半導体素子の各々の前記第２の主端子に対応して設けられるＮ個の第２の配線領域と、
Ｎ個の前記半導体素子の前記制御端子が電気的に接続される第３の配線領域と、
を有し、
前記配線工程では、Ｎ個の前記半導体素子の前記第１及び第２の主端子並びに前記制御端子を、それぞれ対応する前記第１〜第３の配線領域に電気的に接続し、
前記切断工程では、（Ｎ―Ｍ）個の前記半導体素子の前記第１及び第２の主端子の少なくとも一方の端子と、対応する前記第１及び第２の配線領域との電気的な接続を切断し、
前記並列接続工程では、前記電流検知用半導体素子に対応する前記第１の配線領域と前記電流検知用半導体素子に隣接する前記半導体素子に対応する前記第１の配線領域の組みと、前記電流検知用半導体素子に対応する前記第２の配線領域と前記電流検知用半導体素子に隣接する前記半導体素子に対応する前記第２の配線領域の組みの少なくとも一方を、前記電流検知部を介して接続すると共に、Ｎ個の前記第１の配線領域のうち、少なくともＭ個の前記半導体素子に対応するＭ個の前記第１の配線領域を、前記電流検知部による接続以外は導線を介して電気的に接続し、Ｎ個の前記第２の配線領域のうち、少なくともＭ個の前記半導体素子に対応するＭ個の前記第２の配線領域を、前記電流検知部による接続以外は導線を介して電気的に接続する、
半導体装置の製造方法。
【請求項４】
Ｎ個の前記半導体素子は、一方向に並列配置されており、
Ｎ個の前記第１の配線領域は、前記一方向に並列配置されており、
Ｎ個の前記第２の配線領域は、前記一方向に並列配置されている、
請求項１又は２に記載の半導体装置。
【請求項５】
Ｎ個の前記半導体素子は、一方向に並列配置されており、
Ｎ個の前記第１の配線領域は、前記一方向に並列配置されており、
Ｎ個の前記第２の配線領域は、前記一方向に並列配置されている、
請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の半導体素子が配線基板に搭載された半導体装置では、例えば、非特許文献１に記載されているように、半導体素子を流れる電流を検知する電流検知部として機能するシャント抵抗が設けられている。このような電流検知部により検知された電流は、例えば、半導体装置の保護回路の制御に利用され得る。
【０００３】
また、複数の半導体素子を備えた半導体装置の一例として、図９に示したようなトランジスタといった複数の半導体素子１００が並列接続された半導体装置が知られている。特に、ＳｉＣのようなワイドバンドギャップ半導体を利用した半導体素子を備えた半導体装置にその傾向が見られる。これは、ワイドバンドギャップ半導体を利用した半導体素子を備えた半導体装置は、電力用等に利用されるため大電流に対応する必要がある。しかしながら、ＳｉＣやＧａＮ等のワイドバンドギャップ半導体を利用した半導体素子は、従来のＳｉを利用したものように大型化が図れておらず、各半導体素子は大電流に対応していない。そのため、並列接続することによって所定の電流容量を確保する必要があるからである。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】渡辺学、佐藤卓及び小田佳典、”電流センサ内蔵インテリジェントパワーモジュール”、富士時報、１９９９年３月、ＶＯＬ.７２，Ｎｏ.３、ｐｐ２０３―２０７
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図９に示したように、複数の半導体素子が並列接続された構成を有する半導体装置では、通常、配線基板上に複数の半導体素子を配置し、所定の配線を施した後に、半導体素子の検査を行う。そして、検査に合格した半導体素子以外の半導体素子の配線を切断する。すなわち、配線基板に配線された複数の半導体素子を検査した後、不良の半導体素子を並列接続から排除する。
【０００６】
このような半導体装置に、前述したように半導体素子に流れる電流を検知するためのシャント抵抗（電流検知部）を実装する場合、不良の半導体素子を並列接続から排除することを前提として、複数の半導体素子を流れる電流がまとめてシャント抵抗に流れるように配置することが考えられる。すなわち、図９に示すように、複数の半導体素子１００の第１及び第２の主端子を接続する配線にシャント抵抗１１０Ａ，１１０Ｂを直列接続することが考えられる。
【０００７】
しかしながら、この場合、シャント抵抗といった電流検知部での損失が大きくなる傾向があった。
【０００８】
そこで、本発明は、複数の半導体素子を備えており、半導体素子に流れる電流を検知する際の損失を低減可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一側面に係る半導体装置は、配線パターンを有する配線基板と、配線基板上に搭載されるＮ個（Ｎは２以上の自然数）の半導体素子と、配線基板に搭載され、Ｎ個の半導体素子のうちから選択されたＭ個（Ｍは１以上Ｎ以下の自然数）の半導体素子のうちｍ個（ｍは、１以上Ｍ未満の自然数）の半導体素子に流れる電流を検知する電流検知部と、を備える。Ｍ個の上記半導体素子は、配線パターンを介して電気的に並列接続されており、ｍ個の半導体素子は、電流検知部を介してＭ個の半導体素子のうちの他の半導体素子に電気的に並列接続されている。
【００１０】
この構成では、Ｍ個の半導体素子が並列接続されているので、Ｍ個の半導体素子を利用してより大きな電流を流し得る。そして、Ｍ個の半導体素子のうちｍ個の半導体素子を利用して半導体素子に流れる電流を検知するので、半導体素子に流れる電流を検知する際の損失を低減可能である。
【００１１】
一実施形態において、Ｍ個の半導体素子は、Ｎ個の半導体素子が配線パターンに各半導体素子が駆動可能に配線された後に、半導体素子が不良か否かを判定する検査において良と判定された半導体素子であり得る。この場合、Ｎ個の半導体素子のうちＭ個の半導体素子以外の（Ｎ―Ｍ）個の半導体素子は、Ｍ個の半導体素子から電気的に分離されている。
【００１２】
このように、検査において良と判定された半導体素子が並列接続されており、他の（Ｎ−Ｍ）個の半導体素子から電気的に分離されているので、半導体装置を確実に駆動することができる。
【００１３】
一実施形態において、ｍは１であり得る。この場合、一つの半導体素子に流れる電流を電流検知部が検知するので、電流を検知する際の損失を更に低減可能である。
【００１４】
一実施形態において、上記半導体素子は、第１及び第２の主端子と、第１及び第２の主端子間の導通を制御する制御信号を受ける制御端子とを有しており、Ｎ個の半導体素子は物理的に並列に配置され得る。この形態において、配線パターンは、互いに離間しておりＮ個の半導体素子の各々の第１の主端子に対応して設けられるＮ個の第１の配線領域と、互いに離間しておりＮ個の半導体素子の各々の第２の主端子に対応して設けられるＮ個の第２の配線領域と、Ｎ個の半導体素子の制御端子が電気的に接続される第３の配線領域と、を有し得る。この場合、Ｍ個の半導体素子の第１及び第２の主端子並びに制御端子は、それぞれ対応する第１〜第３の配線領域に電気的に接続され得る。電流検知部により電流が検知される半導体素子としての電流検知用半導体素子は、並列配置されたＭ個の半導体素子のうちの一番端に位置する半導体素子とし得る。この場合、電流検知用半導体素子に対応する第１の配線領域と電流検知用半導体素子に隣接する半導体素子に対応する第１の配線領域の組みと、電流検知用半導体素子に対応する第２の配線領域と電流検知用半導体素子に隣接する半導体素子に対応する第２の配線領域の組みの少なくとも一方は、電流検知用半導体素子を介して接続され得る。この場合、Ｎ個の第１の配線領域において隣接する半導体素子に対応する第１の配線領域の組みのうち及びＮ個の第２の配線領域において隣接する半導体素子に対応する第２の配線領域の組みのうち、電流検知部で接続される組み以外の組みは、導線によって接続され得る。この形態において、Ｎ個の半導体素子のうちＭ個の半導体素子以外の（Ｎ−Ｍ）個の半導体素子は、Ｍ個の半導体素子から電気的に分離され得る。
【００１５】
この場合、Ｎ個の半導体素子の第１及び第２の主端子並びに制御端子に対して第１〜第３の配線領域が設けられているので、例えば、配線基板上にＮ個の半導体素子を搭載した後、各半導体素子の良否を個別に検査可能である。また、Ｎ個の半導体素子の第１及び第２の主端子並びに制御端子に対して第１〜第３の配線領域が設けられているので、Ｍ個の半導体素子の並列接続が容易である。更に、Ｍ個の半導体素子が、対応する第１〜第３の配線領域を利用して電気的に並列接続されている。そして、電流検知用半導体素子とそれに隣接する半導体素子にそれぞれ対応する第１及び第２の配線領域に対して上記のように電流検知部が接続されており、Ｎ個の第１及び第２の配線領域において電流検知部で接続されている以外の隣接する第１の配線領域の組み及び第２の配線領域の組みが導線で接続されており、Ｎ個の半導体素子のうちＭ個の半導体素子以外の（Ｎ−Ｍ）個の半導体素子は、Ｍ個の半導体素子から電気的に分離されている。そのため、Ｍ個の半導体素子を配列接続するための配線領域及び電流検知部を接続するための配線領域の少なくとも一方を更に確保しなくてもよいので、配線基板を小さくすることができる。その結果、半導体装置の小型化を図り得る。また、一つの半導体素子に流れる電流を電流検知部が検知するので、電流を検知する際の損失を更に低減可能である。
【００１６】
一実施形態において、半導体素子を構成する半導体材料は、ＳｉＣ、ＧａＮ又はダイヤモンドであり得る。このような半導体材料を含む半導体素子を備えた半導体装置は、電力用に利用されてきており、半導体装置により大きな電流が流される一方、半導体素子のサイズはＳｉ等に比べて小さい。そのため、半導体素子を並列接続して電流の容量を確保する必要があるので、半導体素子に流れる電流の検知において損失を低減する上記構成は、ＳｉＣ、ＧａＮ又はダイヤモンドを半導体材料として有する半導体素子を有する半導体装置において、より有効な構成となっている。
【００１７】
本発明の他の側面は、配線パターンを有する配線基板上にＮ個（Ｎは２以上の自然数）の半導体素子を搭載する搭載工程と、Ｎ個の半導体素子のうちから選択したＭ個（Ｍは１以上Ｎ以下の自然数）の半導体素子を、配線パターンを介して電気的に並列接続する並列接続工程と、を備える半導体装置の製造方法にも係る。この製造方法の並列接続工程では、Ｍ個の半導体素子のうちｍ個（ｍは、１以上Ｍ未満の自然数）の半導体素子を、ｍ個の半導体素子に流れる電流を検知するための電流検知部を介してＭ個の半導体素子のうち他の半導体素子に並列接続する。
【００１８】
このような製造方法では、Ｍ個の半導体素子が並列接続されており、ｍ個の半導体素子を利用して半導体素子に流れる電流を検知可能な半導体装置を製造できる。このような半導体装置では、Ｍ個の半導体素子を利用してより大きな電流を流し得る。また、Ｍ個の半導体素子全てに流れる電流を検知する場合より、半導体素子に流れる電流を検知する際の損失を低減可能である。
【００１９】
一実施形態において、上記製造方法は、搭載工程で搭載されたＮ個の半導体素子を駆動可能なように配線パターンに配線する配線工程と、Ｎ個の半導体素子を駆動して半導体素子が良否を検査する検査工程と、検査において不良と判定された（Ｎ―Ｍ）個の半導体素子が駆動されないように、（Ｎ―Ｍ）個の半導体素子と配線パターンとの配線の少なくとも一部を切断する切断工程と、を更に備え得る。この形態の並列接続工程では、検査において良と判定された半導体素子としてＮ個の半導体素子から選択されたＭ個の半導体素子を、配線パターンを介して電気的に並列接続し得る。
【００２０】
この場合、検査において良と判定された半導体素子が並列接続されて、他の（Ｎ―Ｍ）の半導体素子が駆動されない半導体装置を製造できる。そのため、製造された半導体装置を確実に駆動することができる。
【００２１】
上記製造方法の一実施形態において、ｍは１とし得る。この場合、製造された半導体装置では、一つの半導体素子に流れる電流を検知可能なので、半導体素子に流れる電流の検知による損失を更に低減可能である。
【００２２】
一実施形態において、上記製造方法は、搭載工程で搭載されたＮ個の半導体素子をそれぞれ駆動可能に配線パターンに配線する配線工程と、Ｎ個の半導体素子を駆動して半導体素子の良否を検査する検査工程と、検査において不良と判定された（Ｎ―Ｍ）個の半導体素子を駆動可能が駆動されないように、（Ｎ―Ｍ）個の半導体素子と配線パターンとの配線の少なくも一部を切断する切断工程と、を更に備え得る。この形態において、上記搭載工程では、Ｎ個の半導体素子を物理的に並列に配置して配線基板上に搭載し得る。また、ｍは１であり、電流検知部により電流が検知される半導体素子としての電流検知用半導体素子は、Ｍ個の半導体素子のうちの一番端に位置する半導体素子であり得る。更に、半導体素子は、第１及び第２の主端子と、第１及び第２の主端子間の導通を制御する制御信号を受ける制御端子とを有し得る。また、配線パターンは、互いに離間しておりＮ個の半導体素子の各々の第１の主端子に対応して設けられるＮ個の第１の配線領域と、互いに離間しておりＮ個の半導体素子の各々の第２の主端子に対応して設けられるＮ個の第２の配線領域と、Ｎ個の半導体素子の制御端子が電気的に接続される第３の配線領域と、を有し得る。上記配線工程では、Ｎ個の半導体素子の第１及び第２の主端子並びに制御端子を、それぞれ対応する第１〜第３の配線領域に電気的に接続し得る。更に、切断工程では、Ｎ個の半導体素子のうちＭ個の半導体素子以外の（Ｎ―Ｍ）個の半導体素子の第１及び第２の主端子並びに制御端子の少なくも一つと、対応する第１〜第３の配線領域との電気的な接続を切断し得る。更に、並列接続工程では、電流検知用半導体素子に対応する第１の配線領域と電流検知用半導体素子に隣接する半導体素子に対応する第１の配線領域の組みと、電流検知用半導体素子に対応する第２の配線領域と電流検知用半導体素子に隣接する半導体素子に対応する第２の配線領域の組みの少なくとも一方を、電流検知用半導体素子を介して接続すると共に、Ｎ個の第１の配線領域において隣接する半導体素子に対応する第１の配線領域の組みのうち及びＮ個の第２の配線領域において隣接する半導体素子に対応する第２の配線領域の組みのうち、電流検知部で接続される組み以外の組みを、導線によって接続する。
【００２３】
この場合、検査において良と判定された半導体素子が並列接続され、不良と判定された（Ｎ―Ｍ）個の半導体素子から電気的に分離された半導体装置が製造され得る。そのため、製造された半導体装置を確実に駆動することができる。Ｍ個の半導体素子の第１及び第２の主端子並びに制御端子は、それぞれ対応する第１〜第３の配線領域に電気的に接続されているので、検査工程において、各半導体素子の良否を個別に検査可能である。更に、Ｍ個の半導体素子が、対応する第１〜第３の配線領域を利用して電気的に並列接続されている。そして、電流検知用半導体素子とそれに隣接する半導体素子にそれぞれ対応する第１及び第２の配線領域に対して上記のように電流検知部を接続し、Ｎ個の第１及び第２の配線領域において電流検知部で接続されている以外の隣接する第１の配線領域の組み及び第２の配線領域の組みを導線で接続している。そのため、Ｍ個の半導体素子を配列接続するための配線領域及び電流検知部を接続するための配線領域の少なくとも一方を更に確保しなくてもよい。従って、配線基板を小さくすることができるので、半導体装置の小型化を図り得る。また、一つの半導体素子に流れる電流を電流検知部が検知するので、電流を検知する際の損失を更に低減可能である。
【発明の効果】
【００２４】
本発明によれば、複数の半導体素子を備えており、半導体素子に流れる電流を検知する際の損失を低減可能な半導体装置及びその製造方法を提供し得る。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る半導体装置の構成を模式的に示す図面である。
【図２】図１のＩＩ−ＩＩ線に沿った断面構成を模式的に示す図面である。
【図３】図１に示した半導体装置の回路構成を示す図面である。
【図４】図１に示した半導体装置の製造方法の一例を示すフローチャートである。
【図５】図４に示した配線工程を実施した後の配線基板の状態を示す図面である。
【図６】図４の切断工程を実施した後の配線基板の状態を示す図面である。
【図７】本発明の他の実施形態に係る半導体装置の構成を模式的に示す図面である。
【図８】本発明の更に他の実施形態に係る半導体装置の構成を模式的に示す図面である。
【図９】複数の半導体素子に流れる全電流をシャント抵抗で検出する場合の回路構成例を示す図面である。
【発明を実施するための形態】
【００２６】
以下、図面を参照して本発明の実施形態について説明する。図面の説明においては同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。説明中、「上」、「下」等の方向を示す語は、図面に示された状態に基づいた便宜的な語である。
【００２７】
図１は、一実施形態に係る半導体装置の構成を模式的に示す図面である。図１は、半導体装置を半導体素子が搭載されている側から見た場合の構成を模式的に示している。図２は、図１のＩＩ−ＩＩ線に沿った断面構成を模式的に示す図面である。
【００２８】
半導体装置１は、Ｎ個（Ｎは１以上の自然数）の半導体素子１０と、Ｎ個の半導体素子１０が搭載される配線基板２０と、半導体素子１０に流れる電流を検知する電流検知部としてのシャント抵抗３０Ａ，３０Ｂを備える。一実施形態において、半導体装置１は、Ｎ個の半導体素子１０の保護のためと共に、防湿のために、Ｎ個の半導体素子１０が封止されるように、図２に示すように、樹脂４０によってモールドされていてもよい。図１では、配線基板２０上の構成を示すために樹脂４０は省略されている。図１及び図２では、シャント抵抗３０Ａ，３０Ｂを模式的に示している。
【００２９】
半導体素子１０は、縦型の絶縁型電界効果トランジスタ（MOSFET：Metal-Oxide-Semiconductor Field-Effect Transistor）である。半導体素子１０は、ＳｉＣ、ＧａＮ又はダイヤモンドといったワイドバンドギャップ半導体を含んで構成されＭＯＳＦＥＴとしてのＦＥＴ構造を有するＦＥＴ構造部１１と、ＦＥＴ構造部１１の表面に設けられたソース端子部１２及びゲート端子部１３と、ＦＥＴ構造部１１の裏面に設けられたドレイン端子部１４と、を有する。半導体素子１０の各構成要素は、半導体素子１０が縦型のＭＯＳＦＥＴとして機能する構成であればよい。そのため、各構成要素の詳細な説明は省略する。半導体素子１０の平面視形状の例は正方形又は長方形である。半導体素子１０の一辺の長さの例は約２又は３ｍｍである。半導体素子１０の平面視形状が長方形の場合、長辺の長さが約２ｍｍ又は３ｍｍとすることができる。
【００３０】
配線基板２０上に搭載される全半導体素子１０の個数は、半導体装置１の製造過程において、配線基板２０に複数の半導体素子１０を実装した際に、それらの半導体素子１０のうちいくつかの半導体素子１０が不良となった場合であっても、半導体装置１として所定の電流容量を確保できる数であればよい。本明細書では、Ｎ個の半導体素子１０のうちＭ個（Ｍは１以上Ｎ以下の自然数）の半導体素子１０が良品、すなわち、正常に機能する半導体素子１０であり、（Ｎ−Ｍ）個の半導体素子１０が不良の半導体素子１０であるとする。
【００３１】
配線基板２０は、絶縁性基板２１と、絶縁性基板２１上に、銅といった金属で構成される配線パターン２２を有する。配線パターン２２は、例えば印刷により絶縁性基板２１上に形成され得る。
【００３２】
半導体装置１では、Ｍ個の半導体素子１０が配線パターン２２を介して電気的に並列接続されている。この並列接続において、Ｍ個の半導体素子１０のうち一つの半導体素子１０は、Ｍ個の半導体素子１０のうちの他の半導体素子１０に対してシャント抵抗３０Ａ，３０Ｂを介して並列接続されている。
【００３３】
以下、半導体装置１の構成を具体的に説明する。説明の便宜のため、以下では、図１及び図２に示したように、１１個の半導体素子１０が配線基板２０に搭載されている形態について説明する。１１個の半導体素子１０を備える形態の説明において、１１個の半導体素子１０を区別して説明する場合には、１１個の半導体素子１０を半導体素子１０１〜１０１１と称す。各半導体素子１０１〜１０１１に対応して設けられる半導体装置１の構成要素についても、それらを区別して説明する場合には、同様の表記を採用する場合もある。図１及び図２に示した半導体装置１では、半導体素子１０６，１０１１が不良の半導体素子であり、残りの９個の半導体素子１０１〜１０５，１０７〜１０１０が正常に機能する半導体素子である。すなわち、以下の説明では、Ｍ＝９である。
【００３４】
配線基板２０が有する配線パターン２２は、１１個のドレイン電極領域（第１の配線領域）２２Ａ１〜２２Ａ１１と、１１個のソース電極領域（第２の配線領域）２２Ｂ１〜２２Ｂ１１と、一つのゲート電極領域（第３の配線領域）を含む。
【００３５】
ドレイン電極領域２２Ａ１〜２２Ａ１１は、物理的に互いに離間して並列配置されている。ソース電極領域２２Ｂ１〜２２Ｂ１１は、ドレイン電極領域２２Ａ１〜２２Ａ１１に対応してそれぞれ配置されている。ゲート電極領域２２Ｃは、ドレイン電極領域２２Ａ１〜２２Ａ１１の配列方向に延在している。
【００３６】
各ドレイン電極領域２２Ａ１〜２２Ａ１１には、対応する半導体素子１０１〜１０１１が搭載されている。半導体素子１０１〜１０１１の各々は、そのドレイン端子部１４がドレイン電極領域２２Ａ１〜２２Ａ１１側に位置するようにドレイン電極領域２２Ａ１〜２２Ａ１１に搭載されている。各半導体素子１０１〜１０１１は、対応するドレイン電極領域２２Ａ１〜２２Ａ１１に、例えば、半田を利用してダイボンドされている。従って、半導体素子１０１〜１０１１のドレイン端子部１４とドレイン電極領域２２Ａ１〜２２Ａ１１とが電気的に接続されている。各ドレイン電極領域２２Ａ１〜２２Ａ１１の平面視形状の大きさは、対応する半導体素子１０１〜１０１１が配置され得るように半導体素子１０１〜１０１１の大きさより大きいと共に、配線基板２０上に離間して配置可能な大きさであればよい。
【００３７】
各ソース電極領域２２Ｂ１〜２２Ｂ１１は、対応する半導体素子１０１〜１０１１のソース端子部１２が、ワイヤといった導線Ｌ（図１及び図２の太実線）を介して電気的に接続される領域である。導線Ｌを利用した電気的接続を、ワイヤボンディングとも称す場合もある。ゲート電極領域２２Ｃは、１１個の半導体素子１０１〜１０１１のゲート端子部１３が、ワイヤといった導線Ｌを介して電気的に接続される領域である。本実施形態では、ゲート電極領域２２Ｃは、半導体素子１０１〜１０１１に対して一つ設けられている。
【００３８】
本実施形態のように、２個の不良の半導体素子１０６，１０１１を含む場合は、不良の半導体素子１０６，１０１１と、対応するソース電極領域２２Ｂ６，２２Ｂ１１及びゲート電極領域２２Ｃとの電気的な接続は切断されている。
【００３９】
シャント抵抗３０Ａ，３０Ｂは、物理的に並列配置された１１個の半導体素子１０１〜１０１１のうち正常に機能する９個の半導体素子１０１〜１０５，１０７〜１０１０の一番端の半導体素子１０１０に流れる電流を検知するように配線基板２０上に設けられている。具体的には、シャント抵抗３０Ｂの一端はソース電極領域２２Ｂ１０に接続され、シャント抵抗３０Ｂの他端は、ソース電極領域２２Ｂ１１に接続されている。同様に、シャント抵抗３０Ａの一端は、ドレイン電極領域２２Ａ１０に接続され、シャント抵抗３０Ａの他端は、ドレイン電極領域２２Ａ１１に接続されている。これにより、シャント抵抗３０Ｂ，３０Ａの一端は、半導体素子１０１０のソース端子部１２及びドレイン端子部１４にそれぞれ電気的に接続される。
【００４０】
ソース電極領域２２Ｂ１〜２２Ｂ１１のうち、シャント抵抗３０Ｂで接続されたソース電極領域２２Ｂ１０，２２Ｂ１１の組み以外のソース電極領域２２Ｂ１〜２２Ｂ１１は、導線Ｌによって接続される。同様に、ドレイン電極領域２２Ａ１〜２２Ａ１１のうち、シャント抵抗３０Ａで接続されたドレイン電極領域２２Ａ１０，２２Ａ１１の組み以外のドレイン電極領域２２Ａ１〜２２Ａ１１は、導線Ｌによって接続される。
【００４１】
図３は、半導体装置１が有する半導体素子１０のうち正常に機能する半導体素子１０の配線構造を示す回路図である。図３に示すように、正常に機能する半導体素子１０１〜１０５，１０７〜１０１０は、電気的に並列接続される。半導体素子１０１〜１０５，１０７〜１０１０のうち半導体素子１０１０はシャント抵抗３０Ａ，３０Ｂを介して他の半導体素子１０１〜１０５，１０７〜１０９に並列接続される。従って、シャント抵抗３０Ａ，３０Ｂの両端の電圧を計測することによって、ソース側及びドレイン側においてそれぞれ半導体素子１０１０に流れる電流を検知できることになる。
【００４２】
一実施形態において、半導体装置１は、図１に模式的に示すように、シャント抵抗３０Ａの電圧を測定するための計測端子ｔ１，ｔ２を有し得る。計測端子ｔ１の一端は、ドレイン電極領域２２Ａ１１に接続されており、計測端子ｔ２の一端は、他のドレイン電極領域２２Ａ１０に接続されている。半導体装置１は、シャント抵抗３０Ｂの電圧を測定するための計測端子ｔ３，ｔ４を有し得る。計測端子ｔ３の一端は、ソース電極領域２２Ｂ１１に接続されており、計測端子ｔ４の一端は、ソース電極領域２２Ｂ１０に接続されている。また、半導体装置１は、半導体素子１０１〜１０５，１０７〜１０１０のソース端子部１２及びドレイン端子部１４に電圧を供給するための外部接続用端子ｔ５，ｔ６を有する。外部接続用端子ｔ５及び外部接続用端子ｔ６の一端は、ソース電極領域２２Ｂ１〜２２Ｂ１１の何れか及びドレイン電極領域２２Ａ１〜２２Ａ１１の何れかに接続されていれよい。図１では、外部接続用端子ｔ５及び外部接続用端子ｔ６の一端はそれぞれソース電極領域Ｂ１１及びドレイン電極領域Ａ１１に接続されている。また、半導体装置１は、半導体素子１０１〜１０５，１０７〜１０１０のゲート端子部１３に制御信号を供給するための外部接続用端子ｔ７を有し得る。外部接続用端子ｔ７の一端は、ゲート電極領域２２Ｃに接続されていればよい。半導体素子１０１〜１０１１が図２に例示したように、樹脂４０でモールドされている場合、計測端子ｔ１〜ｔ４及び外部接続用端子ｔ５〜ｔ７の他端は、外部に接続可能なように樹脂４０から外部に突出させておけばよい。なお、図１及び図２では、計測端子ｔ１〜ｔ４及び外部接続用端子ｔ５〜ｔ７を模式的に示している。
【００４３】
図４〜図６を利用して、半導体装置１の製造方法の一例について説明する。図４は、図１に示した半導体装置１の製造方法の一例を示すフローチャートである。
【００４４】
まず、絶縁性基板２１上に、配線パターン２２が形成された配線基板２０を準備する（配線基板準備工程Ｓ１）。配線パターン２２は、例えば絶縁性基板２１にプリントすることで準備され得る。この場合、配線基板２０はいわゆるプリント配線基板である。
【００４５】
次に、配線基板２０上に１１個の半導体素子１０１〜１０１１を搭載する（搭載工程Ｓ２）。搭載工程Ｓ２では、配線パターン２２のドレイン電極領域２２Ａ１〜２２Ａ１１上に、対応する半導体素子１０１〜１０１１をダイボンドする。これにより、各半導体素子１０１〜１０１１のドレイン端子部１４と、ドレイン電極領域２２Ａ１〜２２Ａ１１が電気的に接続される。
【００４６】
続いて、半導体素子１０１〜１０１１を駆動可能なように配線パターン２２に配線する（配線工程Ｓ３）。図５は、配線工程Ｓ３によって半導体素子１０１〜１０１１が配線パターン２２に配線された配線基板２０を示す平面図である。配線工程Ｓ３では、各半導体素子１０１〜１０１１のソース端子部１２を、対応するソース端子領域２２Ｂ１〜２２Ｂ１１にそれぞれ導線Ｌによって、ワイヤボンディングすると共に、各半導体素子１０１〜１０１１のゲート端子部１３を、ゲート電極領域２２Ｃにそれぞれ導線Ｌを利用してワイヤボンディングする。これにより、各半導体素子１０１〜１０１１のソース端子部１２及びゲート端子部１３がソース電極領域２２Ｂ１〜２２１１及びゲート電極領域２２Ｃに電気的に接続される。各半導体素子１０１〜１０１１のドレイン端子部１４は、ドレイン電極領域２２Ａ１〜２２Ａ１１に電気的に接続されているので、図５に示したような配線により、半導体素子１０１〜１０１１が駆動され得る。
【００４７】
この状態で、半導体素子１０１〜１０１１を駆動して、半導体素子１０１〜１０１１を検査する（検査工程Ｓ４）。検査は、半導体素子１０１〜１０１１が正常に機能するか否かを検査すればよい。このような検査の例としては、各半導体素子１０１〜１０１１に電圧を印加した際の発熱を検知することが挙げられる。半導体素子１０１〜１０１１を配線基板２０上に搭載し、配線パターン２２に半導体素子１０１〜１０１１を配線する際、半導体素子１０１〜１０１１が有する少なくとも２つの端子（例えばドレイン端子部１４とソース端子部１２）が短絡する場合がある。このような短絡が生じると、半導体素子１０１〜１０１１に電圧を印加した際、数ミリアンペア程度の電流が流れて発熱が生じので、その発熱を検知すれば、不良の半導体素子を同定できる。発熱は、例えば、対象物の温度分布を映像（画像）として出力するサーモグラフィ又は赤外線顕微鏡などを利用して検知すればよい。本実施形態の説明では、前述したように半導体素子１０６，１０１１が不良の半導体素子である。
【００４８】
検査工程Ｓ４によって、不良と判断された２個の半導体素子１０６，１０１１と、それらの半導体素子１０６，１０１１を駆動するための配線パターン２２との配線を切断する。具体的には、半導体素子１０６，１０１１のソース端子部１２とソース電極領域２２Ｂ６，２２Ｂ１１とを繋ぐ導線Ｌを切断し、半導体素子１０のゲート端子部１３とゲート電極領域２２Ｃとを繋ぐ導線Ｌを切断する。この導線Ｌの切断は、人の手によって行ってもよいし、例えば、レーザ加工装置の既知の装置を行ってもよい。レーザ加工装置のような既知の装置を利用する場合、前述した検査における発熱検知のためのシステムと統合したシステムとし得る。図６は、不良の半導体素子１０６，１０１１と配線パターン２２との配線を切断した状態を示す図面である。
【００４９】
続いて、検査に合格した９個の半導体素子１０１〜１０５，１０７〜１０１０を電気的に並列接続する（並列接続工程Ｓ６）。具体的には、物理的に並列配置された正常に機能する半導体素子１０１〜１０５，１０７〜１０１０の一番端の半導体素子１０１０に対応するソース電極領域２２Ｂ１０にシャント抵抗３０Ｂの一端を接続し、シャント抵抗３０Ｂの他端をソース電極領域２２Ｂ１１に接続する。同様に、半導体素子１０１０に対応するドレイン電極領域２２Ａ１０にシャント抵抗３０Ａの一端を接続し、シャント抵抗３０Ａの他端をドレイン電極領域２２Ａ１０に接続する。更に、ソース電極領域２２Ｂ１〜２２Ｂ１１のうち、シャント抵抗３０Ｂで接続されたソース電極領域２２Ｂ１０，２２Ｂ１１の組み以外のソース電極領域２２Ｂ１〜２２Ｂ１１を、導線Ｌによって接続する。同様にドレイン電極領域２２Ａ１〜２２Ａ１１のうち、シャント抵抗３０Ａで接続されたドレイン電極領域２２Ａ１０，２２Ａ１１の組み以外のドレイン電極領域２２Ａ１〜２２Ａ１１を、導線Ｌによって接続する。これにより、正常に機能する半導体素子１０１〜１０５，１０７〜１０１０が電気的に並列接続されており、その並列接続において、電流が検知される半導体素子１０１０が、シャント抵抗３０Ｂ、３０Ａを介して他の半導体素子１０１〜１０５，１０７〜１０９に電気的に並列接続された半導体装置が得られる。
【００５０】
図２に例示したように、半導体素子１０１〜１０１１が樹脂４０によりモールドされている場合は、並列接続工程Ｓ６を経た後に、半導体素子１０１〜１０１１が搭載された配線基板２０をモールド成形すればよい。また、計測端子ｔ１〜ｔ４及び外部接続用端子ｔ５〜ｔ７を設ける形態では、モールド成形前に、計測端子ｔ１〜ｔ４及び外部接続用端子ｔ５〜ｔ７を設けておけばよい。モールド成形しない場合には、計測端子ｔ１〜ｔ４については、シャント抵抗３０Ａ，３０Ｂの配置位置が確定した後に設けるのが好ましい。他の外部接続用端子ｔ５〜ｔ７は、どの工程において設けてもよい。
【００５１】
上記半導体装置１では、ドレイン電極領域２２Ａ１〜２２Ａ１１の何れか及びソース電極領域２２Ｂ１〜２２Ｂ１１の何れかを電圧供給源に接続し電圧を供給することで、半導体素子１０１〜１０５，１０７〜１０１０のソース端子部１２及びドレイン端子部１４の間に電圧を供給できる。更に、ゲート電極領域２２Ｃを、制御信号を発生する制御信号発生源に接続し、制御信号を供給することで、半導体素子１０１〜１０５，１０７〜１０１０のゲート端子部１３に制御信号が供給できる。その結果、制御信号に応じて、半導体素子１０１〜１０５，１０７〜１０１０に電流が流れる。このように、半導体装置１が駆動された状態において、シャント抵抗３０Ａ又はシャント抵抗３０Ｂの電圧を計測すれば、シャント抵抗３０Ａ又はシャント抵抗３０Ｂの抵抗値は既知であるので、半導体素子１０１０に流れる電流を検知できる。このように検知した電流値は、例えば、半導体装置１の保護回路の制御に利用され得る。
【００５２】
上記半導体装置１の製造方法では、切断工程Ｓ５を並列接続工程Ｓ６の前に実施しているが、並列接続工程Ｓ６の後に実施してもよい。
【００５３】
半導体装置１では、１１個の半導体素子１０１〜１０１１から検査によって選択された半導体素子１０１〜１０５，１０７〜１０１０が配線パターン２２を介して並列接続されている。そのため、半導体素子１０が小型であっても、半導体装置１全体として所定の電流容量を確保できる。更に、検査に合格した半導体素子１０１〜１０５，１０７〜１０１０のうち一つの半導体素子１０１０を電流検知用の半導体素子１０とし、その半導体素子１０１０がシャント抵抗を３０Ａ，３０Ｂを介して他の半導体素子１０１〜１０５，１０７〜１０９に並列接続されている。この構成では、半導体装置１では、一つの半導体素子１０１０に流れる電流を検知するので、所定の電流容量を確保するために複数の半導体素子１０を備えていても、電流検知のための電力損失を低減できる。
【００５４】
半導体素子１０を構成する半導体材料が、いわゆるワイドギャップ半導体であるＳｉＣ、ＧａＮ又はダイヤモンドである場合、半導体装置１は、電力用に利用され得る。この場合、より大きな電流を半導体装置１に流す必要がある。一方、ＳｉＣ、ＧａＮ又はダイヤモンドを含んで構成される半導体素子１０は、Ｓｉ等を半導体材料とする素子に比べて素子サイズが小さい。そのため、半導体素子１０１〜１０５，１０７〜１０１０を並列接続して所定の電流容量を確保しながら、電流検知による損失を低減可能な上記構成は、ＳｉＣ、ＧａＮ又はダイヤモンドを含んで構成される半導体素子１０を備えており半導体装置１が電力用として利用される場合に、より有効な構成である。
【００５５】
更に、図１及び図２に示したように、各半導体素子１０１〜１０１１に対応して互いに物理的に分離されたソース電極領域２２Ｂ１〜２２Ｂ１１が絶縁性基板２１上に設けられると共に、各半導体素子１０１〜１０１１に対応して互いに物理的に分離されたドレイン電極領域２２Ａ１〜２２Ａ１１が絶縁性基板２１上に設けられた形態では、半導体素子１０１〜１０１１を検する際、半導体素子１０１〜１０１１を個別に駆動して検査可能である。
【００５６】
このように物理的に分離されたソース電極領域２２Ｂ１〜２２Ｂ１１及びドレイン電極領域２２Ａ１〜２２Ａ１１を備えた形態において、図１及び図２に示したように、並列配置されており正常に機能する半導体素子１０１〜１０５，１０７〜１０１０のうち、一番端の半導体素子１０１０に対してシャント抵抗３０Ａ，３０Ｂを接続すると共に、前述したように、隣接するソース電極領域２２Ｂ１〜２２Ｂ１１及びドレイン電極領域２２Ａ１〜２２Ａ１１を導線Ｌによって接続した場合には、半導体素子１０１〜１０５，１０７〜１０１０の並列接続のための他の配線領域やシャント抵抗３０Ａ，３０Ｂを接続するための他の配線領域を更に確保しなくてもよいので、配線基板２０を小さくすることができる。その結果、半導体装置１の小型化を図り得る。
【００５７】
また、半導体装置１の製造方法で説明したように、半導体装置１は、配線基板２０上に搭載された１１個の半導体素子１０１〜１０１１に所定の配線を施した後に検査を実施し、その検査結果に基づいて、不良の半導体素子１０６，１０１１の配線を切断している。そのため、他の合格した半導体素子１０１〜１０５，１０７〜１０１０を有効に利用することができる。
【００５８】
（第２の実施形態）
図７は、他の実施形態に係る半導体装置の概略構成を示す平面図である。図７に示した半導体装置２は、配線基板２０の代わりに配線パターン５１を有する配線基板５０を備える点で半導体装置１と相違する。この相違点以外の構成は、半導体装置１の構成と同様である。相違点を中心にして半導体装置２の構成について説明する。半導体装置２もＮ個の半導体素子１０を備える。以下では、説明の便宜のため、図７に示すように、１０個の半導体素子１０を備える形態について説明する。１０個の半導体素子１０を、半導体装置１の場合と同様に、半導体素子１０１〜１０１０と称し、半導体素子１０１〜１０１０に対応する半導体装置２の構成要素についても同様の表記を採用する。半導体装置２は、半導体素子１０１０が不良の半導体素子である。
【００５９】
配線パターン５１は、各半導体素子１０１〜１０１０に対応するソース電極領域２２Ｂ１〜２２Ｂ１０及び各ドレイン電極領域２２Ａ１〜２２Ａ１０とは別に、配線用のソース配線領域５１Ｂ及びドレイン配線領域５１Ａを含む。更に、配線パターン５１は、シャント抵抗３０Ａを接続するための、一対のシャント抵抗配線領域５２Ａ１，５２Ａ２と、シャント抵抗３０Ｂを設けるための一対のシャント抵抗配線領域５２Ｂ１，５２Ｂ２を含む。
【００６０】
ソース配線領域５１Ｂ及びドレイン配線領域５１Ａは、１０個の半導体素子１０１〜１０１０の配列方向（又は、ドレイン電極領域２２Ａ１〜２２Ａ１０の配列方向）に延在している。更に、シャント抵抗配線領域５２Ａ１，５２Ｂ１の各々も半導体素子１０１〜１０１０に配列方向に延在している。
【００６１】
図７に示した形態では、半導体素子１０１〜１０１０のうち半導体素子１０９が電流検知用の半導体素子である。この電流検知用の半導体素子１０９以外の半導体素子１０１〜１０８に対応するソース電極領域２２Ｂ１〜２２Ｂ８及びドレイン電極領域２２Ａ１〜２２Ａ８は、ソース配線領域５１Ｂ及びドレイン配線領域５１Ａにそれぞれ導線Ｌによって接続されている。電流検知用の半導体素子１０９に対応するソース電極領域２２Ｂ９は、一対のシャント抵抗配線領域５２Ｂ１，５２Ｂ２のうちの一方向に延在するシャント抵抗配線領域５２Ｂ１に導線Ｌにより接続されている。シャント抵抗配線領域５２Ｂ２は、導線Ｌにより、ソース配線領域５１Ｂに接続されている。同様に、電流検知用の半導体素子１０９に対応するドレイン電極領域２２Ａ９は一対のシャント抵抗配線領域５２Ａ１，５２Ａ２のうちの一方向に延在するシャント抵抗配線領域５２Ａ１に、導線Ｌにより接続されている。一方、シャント抵抗配線領域５２Ａ２は、導線Ｌにより、ドレイン配線領域５１Ａに接続されている。
【００６２】
上記半導体装置２は例えば、次のようにして製造される。半導体装置２の製造方法の一例を、半導体装置１で説明した製造方法との相違点を中心にして説明する。
【００６３】
まず、図４に示した配線基板準備工程Ｓ１において、絶縁性基板２１上に、配線パターン５１を有する配線基板５０を準備する。次いで、図４に示したように、搭載工程Ｓ２を実施した後、配線工程Ｓ３及び検査工程Ｓ４を順に実施する。
【００６４】
続いて、切断工程Ｓ５を実施して、不良の半導体素子１０１０と配線パターン５１との配線において、不良の半導体素子１０１０を駆動するための配線を切断する。具体的には、半導体素子１０１０のゲート端子部１３とゲート電極領域２２Ｃとの電気的な接続を切断する。これにより、不良の半導体素子１０１０に制御信号が入力されないので、不良の半導体素子１０１０が駆動されない。
【００６５】
その後、並列接続工程Ｓ６において、正常に機能する半導体素子１０１〜１０９のうち電流検知用の半導体素子１０９以外の各半導体素子１０１〜１０８に対応するソース電極領域２２Ｂ１〜２２Ｂ８とソース配線領域５１Ｂとを導線Ｌでワイヤボンディングすると共に、各半導体素子１０１〜１０８に対応するドレイン電極領域２２Ａ１〜２２Ａ８とドレイン配線領域５１Ａとを導線Ｌでワイヤボンディングする。更に、半導体素子１０９に対応するソース電極領域２２Ｂ９及びドレイン電極領域２２Ａ９をそれぞれシャント抵抗配線領域５２Ｂ１及びシャント抵抗配線領域５２Ａ１に導線Ｌでワイヤボンディングする。また、シャント抵抗配線領域５１Ａ１とシャント抵抗配線領域５１Ａ２とをシャント抵抗３０Ａを介して電気的に接続すると共に、シャント抵抗配線領域５２Ａ２と、ドレイン配線領域５１Ａとを導線Ｌによりワイヤボンディングする。同様に、シャント抵抗配線領域５２Ｂ１とシャント抵抗配線領域５２Ｂ２とをシャント抵抗３０Ｂを介して電気的に接続すると共に、シャント抵抗配線領域５２Ｂ２と、ソース配線領域５１Ｂとを導線Ｌによりワイヤボンディングする。これにより、図７に示した半導体装置２が得られる。
【００６６】
半導体装置２の製造方法においても、切断工程Ｓ５を並列接続工程Ｓ６の後に実施してもよい。
【００６７】
半導体装置２では、１０個の半導体素子１０１〜１０１０から検査によって選択された半導体素子１０１〜１０９が並列接続されている。そのため、半導体素子１０が小型であっても、半導体装置２全体として所定の電流容量を確保できる。更に、半導体素子１０１〜１０９のうち一つの半導体素子１０９を電流検知用の半導体素子とし、その半導体素子１０９がシャント抵抗３０Ａ，３０Ｂを介して他の半導体素子１０１〜１０８に並列接続されている。この構成では、一つの半導体素子１０９に流れる電流を検知するので、所定の電流容量を確保するために複数の半導体素子１０を備えていても、電流検知のための電力損失を低減できる。
【００６８】
また、半導体装置２の製造方法で説明したように、複数の半導体素子１０１〜１０１０を検査し、不良の半導体素子１０１０の配線を切断しているので、他の合格した半導体素子１０１〜１０９を有効に利用することができる。更に、各半導体素子１０１〜１０１０に対応して互いに物理的に分離されたソース電極領域２２Ｂ１〜２２Ｂ１０及び互いに物理的に分離されたドレイン電極領域２２Ａ１〜２２Ａ１０が絶縁性基板２１上に設けられているので、半導体素子１０１〜１０１０を検査する際、各半導体素子１０１〜１０１０を個別に検査可能である。
【００６９】
上記半導体装置２の製造方法の一例では、配線工程Ｓ３において、シャント抵抗３０Ａ，３０Ｂの接続を行った。しかしながら、半導体装置２を製造する場合には、例えば、配線基板準備工程Ｓ１において、予め、シャント抵抗３０Ａ，３０Ｂが搭載された配線基板５０を準備していてもよい。この場合、配線工程Ｓ３では、半導体素子１０１〜１０９に対する配線のみでよい。
【００７０】
本実施形態の半導体装置２においても、半導体装置１と同様に、計測端子ｔ１〜ｔ４及び外部接続用端子ｔ５〜ｔ７を備えていてもよい。
【００７１】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されない。例えば、図８に示す半導体装置３のような構成も可能である。半導体装置３について、半導体装置１との相違点を中心にして説明する。説明の便宜上、半導体装置１の場合と同様に、図に示すように、半導体装置３は、１２個の半導体素子１０を有し、各半導体素子１０を半導体素子１０１〜１０１２と称す。また、半導体素子１０１〜１０１２に対応する半導体装置３の構成要素についても同様の表記を採用する。半導体装置３においては、半導体素子１０９が不良の半導体素子である。
【００７２】
図８に示した半導体装置３では、配線パターン６１を有する配線基板６０を備える点で、半導体装置１の構成と相違する。配線パターン６１は、シャント抵抗３０Ａ，３０Ｂが接続される半導体素子１０１２以外の半導体素子１０１〜１０１１に対して、それぞれ一方向に延在する一つの電極領域６１Ａ，６１Ｂを有する。また、配線パターン６１は、半導体素子１０１１のソース電極領域２２Ｂ１２及びドレイン電極領域２２Ａ１２それぞれとシャント抵抗３０Ａ，３０Ｂを介して接続されるシャント抵抗接続領域６２Ａ，６２Ｂを有する。このような半導体装置３では、例えば、電極領域６１Ａとドレイン電極領域２２Ａ１２とが物理的に繋がっている電極領域と、電極領域６１Ｂとソース電極領域２２Ｂ１２とが物理的に繋がっている電極領域を有する配線パターンが形成された配線基板を配線基板準備工程Ｓ１で準備する。そして、その配線基板を利用して図４に示した各製造工程を順次実施し、検査工程Ｓ４の後の切断工程Ｓ５において、配線の切断と共に、ドレイン電極領域２２Ａ１２及びソース電極領域２２Ｂ１２を配線基板準備工程Ｓ１で準備した配線基板上の上記電極領域から分離してもよい。なお、半導体素子１０１２を配置するドレイン電極領域２２Ａ１２及びソース電極領域２２Ｂ１２を予め電極領域６１Ａ，６１Ｂから分離した配線パターン６１を有する配線基板６０を準備し、その配線基板６０を利用して半導体装置３を製造してもよい。
【００７３】
また、半導体素子１０は、ＭＯＳＦＥＴとして説明したが、半導体素子１０は、他のトランジスタであってもよいし、ダイオードであってもよい。配線基板が有する配線パターンは、半導体素子の種類に応じたパターンを有していればよい。半導体素子１０を構成する半導体材料は、ＳｉＣ、ＧａＮ又はダイヤモンドに限らず、Ｓｉとすることもできる。更に、電流検知用の半導体素子１０は、一つに限らず、Ｎ個の半導体素子から選択されたＭ個の半導体素子のうちｍ個（ｍは１以上Ｍ未満）の半導体素子であればよい。ｍが２以上の場合、ｍ個の半導体素子を、シャント抵抗を介してＭ個の半導体素子の他の半導体素子に並列接続する場合について説明する。この場合、ｍ個の半導体素子を並列接続して第１の並列接続群を形成すると共に、（Ｍ−ｍ）の半導体素子を並列接続して第２の並列接続群を形成して、Ｍ個の半導体素子がシャント抵抗を介して並列接続されるように、第１及び第２の並列接続群を、シャント抵抗を介して接続すればよい。なお、電流検知のための電力損失を低減する観点から、電流検知用の半導体素子１０の数は、少ない方が好ましい。例えば、ｍは、Ｍ／２以下であることが好ましく、Ｍ／３であることがより好ましい。更に、実施形態で説明したように、ｍ＝１であることが最も好ましい。
【００７４】
更に、並列接続されるＭ個の半導体素子は、検査により良品と判定された半導体素子とした。しかしながら、Ｍ個の半導体素子は、Ｎ個の半導体素子から選択したものであればよい。例えば、予め予備として（Ｎ−Ｍ）個の半導体素子を搭載している場合は、検査をせずに、Ｍ個の半導体素子を並列接続すればよい。このように、検査を実施しない場合、図４に示した製造工程では、検査工程Ｓ４及び切断工程Ｓ５は実施する必要がない。また、配線工程Ｓ３に対応する配線は、並列接続工程Ｓ６において行ってもよい。
【００７５】
更にまた、シャント抵抗３０Ａ，３０Ｂを設けた形態について説明したが、シャント抵抗３０Ａ及びシャント抵抗３０Ｂは何れか一方を有していればよい。また、電流検知部はシャント抵抗に限定されず、半導体素子に流れる電流を検知できるものであればよい。
【００７６】
また、これまでの実施形態では、配線基板に搭載される半導体素子の個数を具体的に例示して説明したが、配線基板に搭載される複数の半導体素子の個数は例示した個数に限定されない。
【符号の説明】
【００７７】
１，２，３…半導体装置、１０，１０１〜１０１２…半導体素子、１２…ソース端子部（第１の主端子）、１３…ゲート端子部（制御端子）、１４…ドレイン端子部（第２の主端子）、２０…配線基板、２２…配線パターン、２２Ａ１〜２２Ａ１２…ドレイン電極領域（第１の配線領域）、２２Ｂ１〜２２Ｂ１２…ソース電極領域（第２の配線領域）、２２Ｃ…ゲート電極領域（第３の配線領域）、３０Ａ，３０Ｂ…シャント抵抗（電流検知部）、５０…配線基板、５１…配線パターン、６０…配線基板、６１…配線パターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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