(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたデバイス機能素子と、
前記デバイス機能素子に接続され、前記デバイス機能素子に対して第１のアンテナ比を有する第１の配線と、
前記半導体基板上に形成されたチャージ蓄積用素子と、
前記チャージ蓄積用素子に接続され、前記チャージ蓄積用素子に対して前記第１のアンテナ比よりも大きい第２のアンテナ比を有する第２の配線と、
前記半導体基板上に形成され、前記デバイス機能素子と前記チャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子と
を有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２の配線が、前記第１の配線より大きい平面密度を有している
ことを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１の配線層と前記第２の配線層とは、前記第１の配線層及び前記第２の配線層に許容される最小間隔の２倍以上離間している
ことを特徴とする半導体装置。
【請求項４】
半導体基板上に、デバイス機能素子を形成する工程と、
前記半導体基板上に、チャージ蓄積用素子を形成する工程と、
前記半導体基板上に、前記デバイス機能素子と前記チャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子を形成する工程と、
前記デバイス機能素子に接続され、前記デバイス機能素子に対して第１のアンテナ比を有する第１の配線と、前記チャージ蓄積用素子に接続され、前記チャージ蓄積用素子に対して前記第１のアンテナ比よりも大きい第２のアンテナ比を有する第２の配線とを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１の配線と、前記第２の配線を形成する工程は、前記第２の配線が、前記第１の配線より大きい平面密度となるように形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５記載の半導体装置の製造方法において、
前記分離用素子にオフ状態を書き込み、前記デバイス機能素子と前記チャージ蓄積用素子とを電気的に分離する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程では、ドライエッチング装置や成膜装置などの製造装置において発生するチャージに半導体基板が曝され、製造過程の素子がダメージを受けることがある。半導体装置の高集積化に伴う素子の微細化により、半導体装置の製造過程で生じるチャージダメージ耐性もますます厳しくなっている。
【０００３】
このようなチャージダメージを回避する手段として、半導体装置のデバイス機能素子以外にチャージ蓄積用の容量素子を設け、製造装置で発生したチャージを蓄積する方法が提案されている。また、半導体装置の製造後にヒューズを切断してチャージ蓄積用の容量素子を切り離し、容量素子からチャージが放電されてデバイス機能素子に影響を与えることを防止する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３４７３０３号公報
【特許文献２】特開２００７−１９４４２４号公報
【特許文献３】特開２００９−０７６７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ヒューズを切断してチャージ蓄積用の容量素子を切り離す方法は、ヒューズを切断する工程を別途設ける必要があり、製造工程が追加し、ひいては製造コストが増大することがあった。
【０００６】
本発明の目的は、半導体装置の製造過程におけるチャージダメージを防止するとともに、半導体装置の製造後におけるチャージの放電を防止しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、半導体基板上に形成されたデバイス機能素子と、前記半導体基板上に形成されたチャージ蓄積用素子と、前記半導体基板上に形成され、前記デバイス機能素子と前記チャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する半導体装置が提供される。
【０００８】
また、実施形態の他の観点によれば、半導体基板上に、デバイス機能素子を形成する工程と、前記半導体基板上に、チャージ蓄積用素子を形成する工程と、前記半導体基板上に、前記デバイス機能素子と前記チャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子を形成する工程と、前記分離用素子にオフ状態を書き込み、前記デバイス機能素子と前記チャージ蓄積用素子とを電気的に分離する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
開示の半導体装置及びその製造方法によれば、デバイス機能素子とチャージ蓄積用素子との間に電気的に書き換え可能な不揮発性メモリトランジスタの分離用素子を設けるので、デバイス機能素子とチャージ蓄積用素子とを容易に分離することができる。また、分離用素子はメモリトランジスタと同時に形成することができ、また、分離用素子の書き込みはメモリトランジスタの機能試験時に行うことができるため、製造工程を増加することなくデバイス機能素子とチャージ蓄積用素子とを確実に分離することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１５】図１５は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図１６】図１６は、第２実施形態による半導体装置のチャージ蓄積用素子の構造を示す斜視図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１４を用いて説明する。
【００１２】
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１３】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１４】
シリコン基板１０には、活性領域を画定する素子分離絶縁膜１２が形成されている。図１において各活性領域は、図面右側から順に、デバイス機能素子形成領域１４、チャージ蓄積用素子形成領域１６、及び分離用素子形成領域１８を表している。デバイス機能素子形成領域１４は、メモリセルや周辺回路などの半導体装置の実質的な役割を担う素子が設けられる領域である。チャージ蓄積用素子形成領域１６は、製造過程で発生するチャージを蓄積するチャージ蓄積用素子が形成される領域である。分離用素子形成領域１８は、デバイス機能素子とチャージ蓄積用素子とを分離するための分離用素子が形成される領域である。
【００１５】
デバイス機能素子形成領域１４には、メモリセルや周辺回路などの機能素子が形成されるが、ここでは一例としてＮ型の周辺トランジスタ６２が形成されているものとして説明する。
【００１６】
デバイス機能素子形成領域１４のシリコン基板１０内には、Ｐウェル２２が形成されている。Ｐウェル２２が形成されたシリコン基板１０上には、ゲート絶縁膜３６を介してゲート電極５０が形成されている。ゲート電極５０の両側のシリコン基板１０内には、ソース／ドレイン領域６０が形成されている。こうして、デバイス機能素子形成領域１４には、ゲート電極５０及びソース／ドレイン領域６０を有する周辺トランジスタ６２が形成されている。
【００１７】
チャージ蓄積用素子形成領域１６のシリコン基板１０内には、Ｐウェル２４が形成されている。Ｐウェル２４が形成されたシリコン基板１０上は、キャパシタ誘電体膜３４を介してプレート電極４８が形成されている。こうして、チャージ蓄積用素子形成領域１６には、下部電極としてのＰウェル２４と、キャパシタ誘電体膜３４と、上部電極としてのプレート電極４８とを有するＭＩＳキャパシタ構造のチャージ蓄積用素子６４が形成されている。
【００１８】
分離用素子形成領域１８のシリコン基板１０内には、Ｐウェル２６が形成されている。Ｐウェル２６が形成されたシリコン基板１０上には、トンネルゲート絶縁膜２８と、フローティングゲート４０と、ＯＮＯ膜３２と、コントロールゲート４２とが順次積層されたスタックゲートが形成されている。スタックゲートの両側のシリコン基板１０内には、ソース／ドレイン領域５８が形成されている。こうして、分離用素子形成領域１８には、スタックゲート及びソース／ドレイン領域５８を有する分離用素子６６が形成されている。分離用素子６６は、デバイス機能素子とチャージ蓄積用素子との間に接続して形成されている。分離用素子６６は、図示しないメモリセル領域に形成されるメモリトランジスタと同様の構造及び機能を有しており、メモリトランジスタと同様に書き込み動作を行うことができるものである。
【００１９】
周辺トランジスタ６２、チャージ蓄積用素子６４、分離用素子６６が形成されたシリコン基板１０上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、プレート電極４８、ソース／ドレイン領域５８，６０等に接続されたコンタクトプラグ７２が埋め込まれている。コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上には、コンタクトプラグ７２に接続された配線層７４が形成されている。
【００２０】
配線層７４が形成された層間絶縁膜６８上には、層間絶縁膜７６が形成されている。層間絶縁膜７６には、配線層７４に接続されたコンタクトプラグ８０が埋め込まれている。コンタクトプラグ８０が埋め込まれた層間絶縁膜７６上には、コンタクトプラグ８０に接続された配線層８２が形成されている。
【００２１】
配線層８２が形成された層間絶縁膜７６上には、層間絶縁膜８４が形成されている。層間絶縁膜８４には、配線層８２に接続されたコンタクトプラグ８８が埋め込まれている。コンタクトプラグ８８が埋め込まれた層間絶縁膜８４上には、コンタクトプラグ８８に接続された配線層９０が形成されている。
【００２２】
配線層９０が形成された層間絶縁膜８４上には、パッシベーション膜９２が形成されている。
【００２３】
チャージ蓄積用素子６４のプレート電極４８と分離用素子６６のソース／ドレイン領域５８の一方とは、コンタクトプラグ７２，８０，８８、配線層７４，８２，９０を介して電気的に接続されている。
【００２４】
チャージ蓄積用素子６４に接続される配線層７４，８２，９０と、分離用素子６６のソース／ドレイン領域５８の他方及び周辺トランジスタ６２に接続される配線層７４，８２，９０とは、一定以上の間隔を空けて配置されている。これは、チャージ蓄積用素子６４に蓄積されたチャージが、隣接するデバイス機能素子形成領域１４の配線層７４，８２，９０に放電され、デバイス機能素子にチャージダメージを与えるのを防止するためである。チャージの放電を防止するに好適な配線層７４，８２，９０の間隔は、配線層の設計ルールや層間絶縁膜材料等に応じて変化するため一概に規定することはできないが、例えば、各配線層に許される最小ピッチの２倍以上の間隔等と規定することができる。
【００２５】
チャージ蓄積用素子６４は、製造過程において発生するチャージを蓄積するためのものであり、できるかぎり大容量とすることが望ましい。
【００２６】
また、チャージ蓄積用素子６４に接続される配線は、各製造過程においてチャージを取り込みやすいパターンとされている。具体的には、チャージ蓄積用素子６４に接続されるコンタクトプラグ７２，８０，８８、配線層７４，８２，９０のそれぞれは、デバイス機能素子に接続されるコンタクトプラグ７２，８０，８８、配線層７４，８２，９０よりもアンテナ比が大きくなるように形成されている。アンテナ比とは、プラズマプロセス中にチャージされる配線層やコンタクトプラグなどの表面積と、それに接続されるゲート電極の面積との比である。
【００２７】
すなわち、チャージ蓄積用素子に接続されるコンタクトプラグ７２のチャージ蓄積用素子６４に対するアンテナ比は、デバイス機能素子に接続されるコンタクトプラグ７２のデバイス機能素子に対するアンテナ比よりも大きくなっている。また、チャージ蓄積用素子に接続されるコンタクトプラグ８０のチャージ蓄積用素子６４に対するアンテナ比は、デバイス機能素子に接続されるコンタクトプラグ８０のデバイス機能素子に対するアンテナ比よりも大きくなっている。また、チャージ蓄積用素子に接続されるコンタクトプラグ８８のチャージ蓄積用素子６４に対するアンテナ比は、デバイス機能素子に接続されるコンタクトプラグ８８のデバイス機能素子に対するアンテナ比よりも大きくなっている。
【００２８】
同様に、チャージ蓄積用素子に接続される配線層７４のチャージ蓄積用素子６４に対するアンテナ比は、デバイス機能素子に接続される配線層７４のデバイス機能素子に対するアンテナ比よりも大きくなっている。また、チャージ蓄積用素子に接続される配線層８２のチャージ蓄積用素子６４に対するアンテナ比は、デバイス機能素子に接続される配線層８２のデバイス機能素子に対するアンテナ比よりも大きくなっている。また、チャージ蓄積用素子に接続される配線層９０のチャージ蓄積用素子６４に対するアンテナ比は、デバイス機能素子に接続される配線層９０のデバイス機能素子に対するアンテナ比よりも大きくなっている。
【００２９】
チャージ蓄積用素子６４に接続されるコンタクトプラグ７２，８０，８８、配線層７４，８２，９０のアンテナ比を大きくすることにより、チャージ蓄積用素子６４により多くのチャージが引き寄せられる。これにより、デバイス機能素子に接続されるコンタクトプラグ７２，８０，８８、配線層７４，８２，９０に引き寄せられるチャージを減らすことができ、デバイス機能素子のチャージダメージを低減することができる。
【００３０】
また、チャージ蓄積用素子６４のプレート電極４８には、分離用素子６６が接続されている。半導体装置の完成後に分離用素子６６の書き込みを行いオフ状態（高閾値電圧状態）にしておくことにより、チャージ蓄積用素子６４をデバイス機能素子から電気的に分離することができる。これにより、チャージ蓄積用素子６４に蓄積されたチャージが放電されてデバイス機能素子にダメージを与えることを防止することができる。特に、分離用素子６６としてフラッシュメモリのような電気的に書き換え可能な不揮発メモリトランジスタを用いることにより、ヒューズの切断によって素子間を分離する場合よりも容易に素子間を分離することができる。
【００３１】
次に、本実施形態による半導体装置の製造方法について図２乃至図１４を用いて説明する。
【００３２】
まず、例えばＰ型のシリコン基板１０に、例えばＳＴＩ法により、活性領域を画定する素子分離絶縁膜１２を形成する。ここでは、素子分離絶縁膜１２により、デバイス機能素子形成領域１４、チャージ蓄積用素子形成領域１６、分離用素子形成領域１８を画定するものとする。
【００３３】
なお、メモリセル領域に形成されるメモリトランジスタの製造方法は、分離用素子形成領域１８に形成される分離用素子６６の製造方法と基本的に同じであるため、ここでは説明を省略する。以下の製造方法の説明において、デバイス機能素子形成領域１４は、周辺回路領域を表すものとし、メモリセル領域が含まれないものとする。
【００３４】
次いで、例えば熱酸化法により、素子分離絶縁膜１２により画定されたシリコン基板１０の活性領域にシリコン酸化膜を形成し、シリコン酸化膜の保護絶縁膜２０を形成する（図２）。
【００３５】
次いで、フォトリソグラフィ及びイオン注入により、各活性領域に所定のウェルを形成する。例えば、デバイス機能素子形成領域１４のシリコン基板１０内にＰウェル２２を形成し、チャージ蓄積用素子形成領域１６のシリコン基板１０内にＰウェル２４を形成し、分離用素子形成領域１８のシリコン基板１０内にＰウェル２６を形成する（図３）。
【００３６】
なお、Ｐウェル２２，２４，２６を形成する際には、閾値電圧制御用のチャネル不純物層等の必要な不純物層も形成する。Ｐウェル２６は、Ｎウェル（図示せず）で囲まれた二重ウェルとしてもよい。
【００３７】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、保護絶縁膜２０を除去する。
【００３８】
次いで、例えば熱酸化法により、素子分離絶縁膜１２により画定されたシリコン基板１０の表面にシリコン酸化膜を形成し、シリコン酸化膜のトンネルゲート絶縁膜２８を形成する。
【００３９】
次いで、全面に、例えばＣＶＤ法により、フローティングゲート４０となるポリシリコン膜３０を堆積する。
【００４０】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜３０をパターニングし、チャージ蓄積用素子形成領域１６及びデバイス機能素子形成領域１４のポリシリコン膜３０を除去する（図４）。この際、分離用素子形成領域１８では、コントロールゲート（ワード線）４２の延在する方向にポリシリコン膜３０を分離しておくなど、ポリシリコン膜３０を所定の形状にパターニングする。
【００４１】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を、例えばＣＶＤ法により膜厚シリコン窒化膜を、例えば熱酸化法によりシリコン酸化膜を、順次形成する。これにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜３２を形成する。
【００４２】
次いで、フォトリソグラフィ及びドライエッチングにより、ＯＮＯ膜３２をパターニングし、チャージ蓄積用素子形成領域１６及びデバイス機能素子形成領域１４のＯＮＯ膜３２を除去する（図５）。なお、Ｐウェル２２，２４は、本工程の後に形成するようにしてもよい。
【００４３】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、チャージ蓄積用素子形成領域１６及びデバイス機能素子形成領域１４のトンネルゲート絶縁膜２８を除去する。
【００４４】
次いで、例えば熱酸化法により、シリコン基板１０の表面にシリコン酸化膜を形成し、チャージ蓄積用素子形成領域１６にキャパシタ誘電体膜３４を形成し、デバイス機能素子形成領域１４に周辺トランジスタ６２のゲート絶縁膜３６を形成する。
【００４５】
次いで、全面に、例えばＣＶＤ法により、分離用素子６６のコントロールゲート４２、チャージ蓄積用素子６４のプレート電極４８、周辺トランジスタ６２のゲート電極５０となるポリシリコン膜３８を堆積する（図６）。
【００４６】
次いで、フォトリソグラフィ及びドライエッチングにより、分離用素子形成領域１８のポリシリコン膜３８、ＯＮＯ膜３２、ポリシリコン膜３０をパターニングする。これにより、ポリシリコン膜３０により形成されたフローティングゲート４０とポリシリコン膜３８により形成されたコントロールゲート４２とを有する分離用素子６６のスタックゲートを形成する（図７）。
【００４７】
次いで、分離用素子形成領域１８に、スタックゲートをマスクとしてイオン注入を行い、スタックゲートの両側のシリコン基板１０内に、不純物拡散領域４４を形成する。
【００４８】
次いで、例えばＣＶＤ法によりシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、スタックゲートの側壁部分に、シリコン窒化膜のサイドウォールスペーサ４６を形成する（図８）。
【００４９】
次いで、フォトリソグラフィ及びドライエッチングにより、チャージ蓄積用素子形成領域１６及びデバイス機能素子形成領域１４のポリシリコン膜３８をパターニングし、チャージ蓄積用素子６４のプレート電極４８及び周辺トランジスタのゲート電極５０を形成する。
【００５０】
次いで、デバイス機能素子形成領域１４に、ゲート電極５０をマスクとしてイオン注入を行い、ゲート電極５０の両側のシリコン基板１０内に、不純物拡散領域５２を形成する（図９）。
【００５１】
次いで、例えばＣＶＤ法によりシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、スタックゲートの側壁部分に、シリコン窒化膜のサイドウォールスペーサ５４を形成する。
【００５２】
次いで、分離用素子形成領域１８にスタックゲートをマスクとして、デバイス機能素子形成領域１４にゲート電極５０をマスクとして、それぞれイオン注入を行い、スタックゲート及びゲート電極５０の両側のシリコン基板１０内に、不純物拡散領域５６を形成する。
【００５３】
これにより、分離用素子形成領域１８に、不純物拡散領域４４，５６により、分離用素子６６のソース／ドレイン領域５８を形成する。また、デバイス機能素子形成領域１４に、不純物拡散領域５２，５６により、周辺トランジスタ６２のソース／ドレイン領域６０を形成する。
【００５４】
こうして、デバイス機能素子形成領域１４に、ゲート電極５０及びソース／ドレイン領域６０を含む周辺トランジスタ６２を形成する。また、チャージ蓄積用素子形成領域１６に、キャパシタ誘電体膜３４を挟んで形成されたＰウェル２４及びプレート電極４８を下部電極及び上部電極とするＭＯＳキャパシタ構造のチャージ蓄積用素子６４を形成する。また、分離用素子形成領域１８に、フローティングゲート４０及びコントロールゲート４２を有するスタックゲートとソース／ドレイン領域５８とを含む分離用素子６６を形成する（図１０）。
【００５５】
次いで、これら素子が形成されたシリコン基板１０上に、例えばＣＶＤ法によりシリコン窒化膜及びシリコン酸化膜を堆積した後、例えばＣＭＰ法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜／シリコン窒化膜構造の層間絶縁膜６８を形成する。
【００５６】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６８に、プレート電極４８、ソース／ドレイン領域５８，６０等に達するコンタクトホール７０を形成する。
【００５７】
次いで、全面にバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール７０内に埋め込まれたコンタクトプラグ７２を形成する。
【００５８】
この際、チャージ蓄積用素子形成領域１６に形成されたコンタクトプラグ７２のアンテナ比が、デバイス機能素子形成領域１４に形成されたコンタクトプラグ７２のアンテナ比よりも大きくなるようにする。例えば、チャージ蓄積用素子形成領域１６に形成されたコンタクトプラグ７２の平面密度が、デバイス機能素子形成領域１４に形成されたコンタクトプラグ７２の平面密度よりも大きくなるようにする。
【００５９】
次いで、例えばスパッタ法等により導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ７２に接続された配線層７４を形成する（図１１）。
【００６０】
この際、チャージ蓄積用素子形成領域１６に形成された配線層７４のアンテナ比が、デバイス機能素子形成領域１４に形成された配線層７４のアンテナ比よりも大きくなるようにする。例えば、チャージ蓄積用素子形成領域１６に形成された配線層７４の配線幅や平面密度が、デバイス機能素子形成領域１４に形成された配線層７４の配線幅や平面密度よりも大きくなるようにする。また、チャージ蓄積用素子形成領域１６に形成される配線層７４と、デバイス機能素子形成領域１４に形成される配線層７４とは、上述の所定値以上の間隔を空けて配置する。
【００６１】
配線形成工程では、プラズマＣＶＤ、スパッタリング、プラズマエッチング等のプラズマプロセスが用いられる。これら工程の処理中にコンタクトプラグ７２や配線層７４がプラズマに曝されると、これら導電体がアンテナとなり、コンタクトプラグ７２や配線層７４内にチャージが誘起される。基板に電気的に接続されていないフローティング状態のコンタクトプラグ７２や配線層７４では、チャージの抜け道が存在しないため電荷が蓄積され、チャージアップが生じる。
【００６２】
例えば、プラズマに曝されたコンタクトプラグ７２や配線層７４には、プラスのチャージが誘起される。そしてこれに伴い、絶縁膜を介してこれらコンタクトプラグ７２や配線層７４に接続された電極（ゲート電極、プレート電極等）に対向するシリコン基板１０表面には、マイナスのチャージが誘起される。
【００６３】
このとき、デバイス機能素子形成領域１４に形成されたコンタクトプラグ７２又は配線層７４のアンテナ比よりも大きいアンテナ比を有するコンタクトプラグ７２又は配線層７４がチャージ蓄積用素子形成領域１６に形成されていると、容量の大きいチャージ蓄積用素子６４に多くのチャージが引き寄せられる。これにより、デバイス機能素子に引き寄せられるチャージを減らすことができ、デバイス機能素子のチャージダメージを低減することができる。
【００６４】
次いで、配線層７４が形成された層間絶縁膜６８上に、例えばＣＶＤ法によりシリコン窒化膜及びシリコン酸化膜を堆積した後、例えばＣＭＰ法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜／シリコン窒化膜構造の層間絶縁膜７６を形成する。
【００６５】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜７６に、配線層７４に達するコンタクトホール７８を形成する。
【００６６】
次いで、全面にバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール７８内に埋め込まれたコンタクトプラグ８０を形成する。
【００６７】
この際、チャージ蓄積用素子形成領域１６に形成されたコンタクトプラグ８０のアンテナ比が、デバイス機能素子形成領域１４に形成されたコンタクトプラグ８０のアンテナ比よりも大きくなるようにする。
【００６８】
次いで、例えばスパッタ法等により導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ８０に接続された配線層８２を形成する（図１２）。
【００６９】
この際、チャージ蓄積用素子形成領域１６に形成された配線層８２のアンテナ比が、デバイス機能素子形成領域１４に形成された配線層８２のアンテナ比よりも大きくなるようにする。また、チャージ蓄積用素子形成領域１６に形成される配線層８２と、デバイス機能素子形成領域１４に形成される配線層８２とは、上述の所定値以上の間隔を空けて配置する。
【００７０】
デバイス機能素子形成領域１４に形成されたコンタクトプラグ８０又は配線層８２のアンテナ比よりも大きいアンテナ比を有するコンタクトプラグ８０又は配線層８２がチャージ蓄積用素子形成領域１６に形成しておくことにより、容量の大きいチャージ蓄積用素子６４に多くのチャージが引き寄せられる。これにより、デバイス機能素子に引き寄せられるチャージを減らすことができ、デバイス機能素子のチャージダメージを低減することができる。
【００７１】
次いで、配線層８２が形成された層間絶縁膜７６上に、例えばＣＶＤ法によりシリコン窒化膜及びシリコン酸化膜を堆積した後、例えばＣＭＰ法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜／シリコン窒化膜構造の層間絶縁膜８４を形成する。
【００７２】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜８４に、配線層８２に達するコンタクトホール８６を形成する。
【００７３】
次いで、全面にバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール８６内に埋め込まれたコンタクトプラグ８８を形成する。
【００７４】
この際、チャージ蓄積用素子形成領域１６に形成されたコンタクトプラグ８８のアンテナ比が、デバイス機能素子形成領域１４に形成されたコンタクトプラグ８８のアンテナ比よりも大きくなるようにする。
【００７５】
次いで、例えばスパッタ法等により導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ８８に接続された配線層９０を形成する（図１３）。
【００７６】
この際、チャージ蓄積用素子形成領域１６に形成された配線層９０のアンテナ比が、デバイス機能素子形成領域１４に形成された配線層９０のアンテナ比よりも大きくなるようにする。また、チャージ蓄積用素子形成領域１６に形成される配線層９０と、デバイス機能素子形成領域１４に形成される配線層９０とは、上述の所定値以上の間隔を空けて配置する。
【００７７】
デバイス機能素子形成領域１４に形成されたコンタクトプラグ８８又は配線層９０のアンテナ比よりも大きいアンテナ比を有するコンタクトプラグ８８又は配線層９０がチャージ蓄積用素子形成領域１６に形成しておくことにより、容量の大きいチャージ蓄積用素子６４に多くのチャージが引き寄せられる。これにより、デバイス機能素子に引き寄せられるチャージを減らすことができ、デバイス機能素子のチャージダメージを低減することができる。
【００７８】
次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜とシリコン窒化膜とを堆積し、シリコン窒化膜／シリコン酸化膜構造のパッシベーション膜９２を形成し、本実施形態による半導体装置を完成する（図１４）。
【００７９】
この後、メモリトランジスタの機能試験等の工程において、フラッシュメモリの書き込み手法と同様にして、分離用素子６６のフローティングゲート４０に電子を注入し、分離用素子６６にオフ状態を書き込む。これにより、チャージ蓄積用素子６４をデバイス機能素子から分離することができ、チャージ蓄積用素子６４に蓄積されたチャージが放電されてデバイス機能素子にダメージを与えることを防止することができる。
【００８０】
分離用素子６６への書き込みは、メモリトランジスタの機能試験等の工程において行うことができるため、チャージ蓄積用素子６４を分離するための特別な工程を追加する必要はない。
【００８１】
また、チャージ蓄積用素子形成領域１６に形成された配線層７４，８２，９０は、デバイス機能素子形成領域１４に形成された配線層７４，８２，９０から所定値以上の間隔を空けて配置している。これにより、チャージ蓄積用素子形成領域１６に蓄積されたチャージがデバイス機能素子形成領域１４方向に放電されてデバイス機能素子にチャージダメージを与えるのを防止することができる。
【００８２】
このように、本実施形態によれば、デバイス機能素子とチャージ蓄積用素子との間に電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子を設けるので、デバイス機能素子とチャージ蓄積用素子とを容易に分離することができる。また、分離用素子はメモリトランジスタと同時に形成することができ、分離用素子の書き込みはメモリトランジスタの機能試験時に行うことができるため、製造工程を増加することも防止することができる。
【００８３】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１５及び図１６を用いて説明する。図１乃至図１４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００８４】
図１５は、本実施形態による半導体装置の構造を示す概略断面図である。図１６は、本実施形態による半導体装置のチャージ蓄積用素子の構造を示す斜視図である。
【００８５】
本実施形態による半導体装置は、図１５に示すように、配線層７４，８２，９０及びコンタクトプラグ８０，８８により形成されたＭＩＭ（Metal-Insulator-Metal）キャパシタ構造のチャージ蓄積用素子６４を有している。
【００８６】
チャージ蓄積用素子形成領域１６に形成された配線層７４は、例えば図１６に示すように、櫛歯型を有し互いに噛み合うように配置された２つの電極パターン７４Ａ，７４Ｂを有している。同様に、チャージ蓄積用素子形成領域１６に形成された配線層８２は、櫛歯型を有し互いに噛み合うように配置された２つの電極パターン８２Ａ，８２Ｂを有している。電極パターン７４Ａと電極パターン８２Ａとは、コンタクトプラグ８０によって接続されている。同様に、電極パターン７４Ｂと電極パターン８２Ｂとは、コンタクトプラグ８０によって接続されている。
【００８７】
図１６には示していないが、チャージ蓄積用素子形成領域１６に形成された配線層９０も配線層７４，８２と同様のパターンを有しており、コンタクトプラグによって配線層８２に接続されている。
【００８８】
こうして、電極パターン７２Ａ，８０Ａ，…及びこれらを接続するコンタクトプラグ８０，８２を一方の電極とし、電極パターン７２Ｂ，８０Ｂ，…及びこれらを接続するコンタクトプラグ８０，８２を他方の電極とし、層間絶縁膜７６，８４をキャパシタ誘電体膜とするチャージ蓄積用素子６４が形成されている。
【００８９】
チャージ蓄積用素子６４は、第１実施形態による半導体装置と同様、分離用素子６６に接続されている。チャージ蓄積用素子６４は、少なくとも一方の電極を分離用素子６６に接続する。他方の電極は、前記一方の電極に接続された分離用素子６６とは別の分離用素子６６に接続してもよいし、シリコン基板１０に接続してもよいし、フローティング状態としてもよい。
【００９０】
チャージ蓄積用素子６４をＭＩＭ構造のキャパシタにより形成することによっても、第１実施形態と同様の効果を得ることができる。
【００９１】
本実施形態による半導体装置の製造方法は、配線層７２，８０，８８等のパターンが異なるほかは、第１実施形態による半導体装置の製造方法と同様である。
【００９２】
このように、本実施形態によれば、デバイス機能素子とチャージ蓄積用素子との間に電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子を設けるので、デバイス機能素子とチャージ蓄積用素子とを容易に分離することができる。また、分離用素子はメモリトランジスタと同時に形成することができ、分離用素子の書き込みはメモリトランジスタの機能試験時に行うことができるため、製造工程を増加することも防止することができる。
【００９３】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【００９４】
例えば、上記実施形態では、分離用素子６６としてスタックゲート構造の不揮発メモリトランジスタを示したが、分離用素子６６はこれに限定されるものではない。分離用素子６６は、電気的に書き換え可能な不揮発性メモリトランジスタであればよく、例えば、ＳＯＮＯＳ型の不揮発性メモリトランジスタを用いるようにしてもよい。
【００９５】
また、上記実施形態では、３層の配線層により半導体装置を製造する場合を示したが、配線層の層数は３層に限定されるものではなく、適宜増減することができる。
【００９６】
また、上記第１実施形態では、ＭＩＳキャパシタの基板側の導電型をＰ型（Ｐウェル２４）としたが、Ｎ型としてもよい。
【００９７】
また、上記第２実施形態では、櫛歯型の電極パターンを有するＭＩＭキャパシタを形成したが、電極パターンはこれに限定されるものではない。
【００９８】
また、上記実施形態では、分離用素子形成領域１８の活性領域内に分離用素子６６を設けているが、デバイス機能素子形成領域１４内の一部に分離用素子６６を設けるようにしてもよい。例えば、メモリセルトランジスタのアレイの端部に、分離用素子６６を設けるようにしてもよい。
【００９９】
また、上記実施形態では、分離用素子形成領域１８に、直列接続した２つの分離用素子６６を設けた場合を示したが、分離用素子６６は必ずしも２つである必要はない。分離用素子形成領域１８に設ける分離用素子６６は、１つでもよいし、３つ以上直列接続してもよい。
【０１００】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１０１】
以上の実施形態に関し、更に以下の付記を開示する。
【０１０２】
（付記１）  半導体基板上に形成されたデバイス機能素子と、
前記半導体基板上に形成されたチャージ蓄積用素子と、
前記半導体基板上に形成され、前記デバイス機能素子と前記チャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子と
を有することを特徴とする半導体装置。
【０１０３】
（付記２）  付記１記載の半導体装置において、
前記デバイス機能素子に接続され、前記デバイス機能素子に対して第１のアンテナ比を有する第１の配線と、
前記チャージ蓄積用素子に接続され、前記チャージ蓄積用素子に対して前記第１のアンテナ比よりも大きい第２のアンテナ比を有する第２の配線と
を更に有することを特徴とする半導体装置。
【０１０４】
（付記３）  付記２記載の半導体装置において、
前記第１の配線層と前記第２の配線層とは、前記第１の配線層及び前記第２の配線層に許容される最小間隔の２倍以上離間している
ことを特徴とする半導体装置。
【０１０５】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置において、
前記チャージ蓄積用素子は、前記半導体基板上に形成された誘電体膜と、前記誘電体膜上に形成されたプレート電極とを含むＭＩＳキャパシタである
ことを特徴とする半導体装置。
【０１０６】
（付記５）  付記１乃至３のいずれか１項に記載の半導体装置において、
前記チャージ蓄積用素子は、前記半導体基板上に形成された絶縁膜に埋め込まれた配線層により形成されたＭＩＭキャパシタである
ことを特徴とする半導体装置。
【０１０７】
（付記６）  半導体基板上に、デバイス機能素子を形成する工程と、
前記半導体基板上に、チャージ蓄積用素子を形成する工程と、
前記半導体基板上に、前記デバイス機能素子と前記チャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１０８】
（付記７）  付記６記載の半導体装置の製造方法において、
前記デバイス機能素子に接続され、前記デバイス機能素子に対して第１のアンテナ比を有する第１の配線と、前記チャージ蓄積用素子に接続され、前記チャージ蓄積用素子に対して前記第１のアンテナ比よりも大きい第２のアンテナ比を有する第２の配線とを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１０９】
（付記８）  付記６記載の半導体装置の製造方法において、
前記分離用素子にオフ状態を書き込み、前記デバイス機能素子と前記チャージ蓄積用素子とを電気的に分離する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【符号の説明】
【０１１０】
１０…シリコン基板
１２…素子分離絶縁膜
１４…デバイス機能素子形成領域
１６…チャージ蓄積用素子形成領域
１８…分離用素子形成領域
２０…保護絶縁膜
２２，２４，２６…Ｐウェル
２８…トンネルゲート絶縁膜
３０，３８…ポリシリコン膜
３２…ＯＮＯ膜
３４…キャパシタ誘電体膜
３６…ゲート絶縁膜
４０…フローティングゲート
４２…コントロールゲート
４４，５２，５６…不純物拡散領域
４６，５４…サイドウォールスペーサ
４８…プレート電極
５０…ゲート電極
５８，６０…ソース／ドレイン領域
６２…周辺トランジスタ
６４…チャージ蓄積用素子
６６…分離用素子
６８，７６，８４…層間絶縁膜
７０，７８，８６…コンタクトホール
７２，８０，８８…コンタクトプラグ
７４，８２，９０…配線層
９２…パッシベーション膜
【図１】
0005733020.tif 000002
【図２】
0005733020.tif 000003
【図３】
0005733020.tif 000004
【図４】
0005733020.tif 000005
【図５】
0005733020.tif 000006
【図６】
0005733020.tif 000007
【図７】
0005733020.tif 000008
【図８】
0005733020.tif 000009
【図９】
0005733020.tif 000010
【図１０】
0005733020.tif 000011
【図１１】
0005733020.tif 000012
【図１２】
0005733020.tif 000013
【図１３】
0005733020.tif 000014
【図１４】
0005733020.tif 000015
【図１５】
0005733020.tif 000016
【図１６】
0005733020.tif 000017