(57)【特許請求の範囲】
【請求項１】
ギャップを有する信号が入力され、出力する信号の波数を入力される信号の波数に一致するように出力する位相同期回路において、
入力される信号を分周する第１の分周器と、
出力される信号を分周する第２の分周器と、
前記第１の分周器が出力する信号の１周期内において、前記第１の分周器が出力する信号と前記第２の分周器が出力する信号との位相差を少なくとも１以上のフェーズにて算出しその位相差の平均を算出し、所定のフェーズの位相差から、算出した位相差の平均を減算する算出部と、
を有することを特徴とする位相同期回路。
【請求項２】
前記算出部は、
前記第１の分周器に入力される信号を波数的に等間隔に分割し、分割したポイントでのカウンタのカウント値を累積するカウント累積部と、
所定のフェーズにおける位相差をカウントするフェーズカウンタと、
前記カウント累積部が算出したカウント値の累積値から、前記第１の分周器に入力される信号を時間的に等間隔に分割したポイントでのカウンタのカウント値の累積値を減算する第１の減算部と、
前記第１の減算部によって得られる値を、前記波数的に等間隔に分割したポイント数で除算する除算部と、
前記フェーズカウンタが算出したカウント値から前記除算部によって得られる値を減算する第２の減算部と、
を有することを特徴とする請求項１記載の位相同期回路。
【請求項３】
前記第１の分周器に入力される信号を時間的に等間隔に分割したポイントでのカウンタのカウント値の累積値は、定数であることを特徴とする請求項２記載の位相同期回路。
【請求項４】
前記算出部から出力される信号が入力されるローパスフィルタと、
前記ローパスフィルタから出力される信号に基づいて、出力する信号の発振周波数を可変する発振制御回路と、を備え、
前記第２の分周器には、前記発振制御回路から出力される信号が入力されることを特徴とする請求項１乃至３のいずれかに記載の位相同期回路。
【請求項５】
ギャップを有する信号が入力され、出力する信号の波数を入力される信号の波数に一致するように出力する位相同期回路の位相比較方法において、
入力される信号を第１の分周器によって分周し、
出力される信号を第２の分周器によって分周し、
前記第１の分周器によって分周された信号の１周期内において、前記第１の分周器によって分周された信号と前記第２の分周器によって分周された信号との位相差を少なくとも１以上のフェーズにて算出しその位相差の平均を算出し、所定のフェーズの位相差から、算出した位相差の平均を減算する、
ことを特徴とする位相比較方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、ギャップを有する信号が入力され、出力する信号の波数を入力される信号の波数に一致するように出力する位相同期回路およびその位相比較方法に関する。
【背景技術】
【０００２】
一般的な位相同期回路（ＰＬＬ：Phase Locked Loop）では、入力信号は均一なパルスを想定している。従って、分周信号も規則的である。
これに対し、ギャップを有する信号が入力されるＰＬＬが存在する。このＰＬＬは、例えば、ギャップを有したパルスと同じ波数のパルスを等間隔の位相で出力する。このＰＬＬは、例えば、ループ帯域を低くすることで、入力信号のギャップによる位相飛びの影響を抑制し、位相間隔が等間隔で、入力パルスと同じ波数のパルスを出力する。
【０００３】
なお、従来、位相同期回路において、基準クロックの断による誤動作を防止する位相同期回路が提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−５１２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来のＰＬＬでは、ループ帯域を低くするため、入力信号が変化した場合の出力信号の追従性（応答）が悪いという問題点があった。
本件はこのような点に鑑みてなされたものであり、入力信号の変化に対する出力信号の追従性を向上する位相同期回路および位相比較方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、ギャップを有する信号が入力され、出力する信号の波数を入力される信号の波数に一致するように出力する位相同期回路が提供される。この位相同期回路は、入力される信号を分周する第１の分周器と、出力される信号を分周する第２の分周器と、前記第１の分周器が出力する信号の１周期内において、前記第１の分周器が出力する信号と前記第２の分周器が出力する信号との位相差を少なくとも１以上のフェーズにて算出しその位相差の平均を算出し、所定のフェーズの位相差から、算出した位相差の平均を減算する算出部と、を有する。
【発明の効果】
【０００７】
開示の装置によれば、入力信号の変化に対する出力信号の追従性を向上できる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係るＰＬＬを説明する図である。
【図２】第２の実施の形態に係るＰＬＬを示した図である。
【図３】一般的なＰＬＬを示した図である。
【図４】Ｎｒに入力される信号とＮｒから出力される信号を示した図である。
【図５】Ｎｒから出力される信号とＮｃから出力される信号の位相差変化を示した図である。
【図６】ＰＬＬを実装した光信号処理装置を示した図である。
【図７】ＤＰＤを示した図である。
【図８】ＤＰＤの動作を説明する図である。
【図９】マルチ位相ＤＰＤの動作を説明する図である。
【図１０】第３の実施の形態に係るマルチ位相ＤＰＤを説明する図のその１である。
【図１１】第３の実施の形態に係るマルチ位相ＤＰＤを説明する図のその２である。
【図１２】第３の実施の形態に係るマルチ位相ＤＰＤを説明する図のその３である。
【図１３】第３の実施の形態に係るマルチ位相ＤＰＤを説明する図のその４である。
【図１４】マルチ位相ＤＰＤのハードウェア構成例を示した図である。
【図１５】マルチ位相ＤＰＤのシミュレーションを説明する図である。
【図１６】ＤＰＤ出力のシミュレーション結果を示した図である。
【図１７】マルチ位相ＤＰＤのシミュレーション結果を示した図である。
【図１８】ＤＰＤを備えたＰＬＬ出力のシミュレーション結果を示した図のその１である。
【図１９】ＤＰＤを備えたＰＬＬ出力のシミュレーション結果を示した図のその２である。
【図２０】マルチ位相ＤＰＤを備えたＰＬＬのシミュレーション結果を示した図のその１である。
【図２１】ギャップのない信号を、ＤＰＤを備えたＰＬＬに入力した場合のシミュレーション結果を示した図である。
【図２２】ＤＰＤを備えたＰＬＬの周波数変化シミュレーションを示した図である。
【図２３】ＤＰＤを備えたＰＬＬの位相変化シミュレーションを示した図である。
【図２４】ＤＰＤを備えたＰＬＬの周波数変化シミュレーションを示した図である。
【図２５】ＤＰＤを備えたＰＬＬの位相変化シミュレーションを示した図である。
【図２６】マルチ位相ＤＰＤを備えたＰＬＬの周波数変化シミュレーションを示した図である。
【図２７】ＤＰＤを備えたＰＬＬの位相変化シミュレーションを示した図である。
【図２８】マルチ位相ＤＰＤを備えたＰＬＬの周波数変化シミュレーションを示した図である。
【図２９】ＤＰＤを備えたＰＬＬの位相変化シミュレーションを示した図である。
【図３０】カットオフ周波数の切替え制御を示したフローチャートである。
【図３１】ループフィルタ制御を行った場合の周波数変化シミュレーションを示した図である。
【図３２】ループフィルタ制御を行った場合の位相変化シミュレーションを示した図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態を、図面を参照して詳細に説明する。
［第１の実施の形態］
図１は、第１の実施の形態に係るＰＬＬを説明する図である。図１に示すように、ＰＬＬ１は、分周器１ａ，１ｄ、ＬＰＦ（Low Pass Filter）１ｂ、ＶＣＯ（Voltage Controlled Oscillator）１ｃ、および算出部１ｅを有している。
【００１０】
ＰＬＬ１の左側には、ＰＬＬ１に入力されるギャップを有する信号が示してある。また、ＰＬＬ１の右側には、ＰＬＬ１から出力される信号が示してある。ＰＬＬ１は、出力する信号の波数を入力される信号の波数に一致するように出力する。また、ＰＬＬ１の下部には、ＰＬＬの動作を説明する信号等が示してある。
【００１１】
分周器１ａには、ギャップを有する信号が入力される。分周器１ａは、入力される信号を分周する。図１に示すＲＥＦは、分周器１ａによって分周された信号を示している。
ＬＰＦ１ｂには、下記で説明する算出部１ｅが算出した平均位相を有する信号が入力される。ＬＰＦ１ｂは、入力される信号の高域成分をカットして出力する。
【００１２】
ＶＣＯ１ｃは、ＬＰＦ１ｂから出力される信号に基づいて、出力する信号の周波数を可変する。
分周器１ｄは、ＶＣＯ１ｃから出力される信号を分周する。図１に示すＣＯＭＰは、分周器１ｄから出力される信号を示している。
【００１３】
算出部１ｅは、分周器１ａが出力する信号の１周期内において、分周器１ａが出力する信号と、分周器１ｄが出力する信号との位相差を、少なくとも１以上のフェーズにて算出し、その位相差の平均を算出する。
【００１４】
例えば、算出部１ｅは、ＰＬＬ１の下部に示すように、分周器１ａが出力する信号ＲＥＦの１周期内において、分周器１ａが出力する信号ＲＥＦと、分周器１ｄが出力する信号ＣＯＭＰとの位相差を、少なくとも１以上のフェーズＮ０〜Ｎ１０２３にて算出し、その位相差の平均を算出する。
【００１５】
分周器１ａに入力される信号は、ギャップを有している。そのため、分周器１ａから出力される信号ＲＥＦは、図１の矢印Ａ１に示すように、基準となる信号ＣＯＭＰに対し、位相が鋸状に変化する。算出部１ｅは、矢印Ａ２に示すように、鋸状の位相変化の平均を算出する。算出部１ｅは、例えば、フェーズＮ０から、算出した平均位相を減算し、その位相差を有するＲＥＦをＬＰＦ１ｂに出力する。
【００１６】
ここで、分周器１ａから出力される信号と、分周器１ｄから出力される信号との位相差を、ＬＰＦ１ｂに出力する場合を考える。この場合、ＬＰＦ１ｂには、矢印Ａ１に示すように、鋸状に位相変化する信号が入力される。特に、鋸状に変化する位相において、大きく変化する部分においては、ＶＣＯ１ｃから出力される信号の周波数も大きく変化する。この周波数変化を抑制するには、ＬＰＦ１ｂのカットオフ周波数を下げる必要がある。しかし、ＬＰＦ１ｂのカットオフ周波数を下げると、ＰＬＬ１の入力信号に対する出力信号の追従性が悪くなる。
【００１７】
これに対し、図１のＰＬＬ１では、算出部１ｅが、矢印Ａ２に示すようなＲＥＦの位相変化の平均を算出する。そのため、ＬＰＦ１ｂには、鋸状の位相変化が抑制されたＲＥＦが入力され、ＬＰＦ１ｂのカットオフ周波数を下げなくて済む。すなわち、ＰＬＬ１の入力信号に対する出力信号の追従性を向上することができる。
【００１８】
このように、ＰＬＬ１の算出部１ｅは、分周器１ａが出力する信号の１周期内において、分周器１ａが出力する信号と、分周器１ｄが出力する信号との位相差を少なくとも１以上のフェーズにて算出し、その位相差の平均を算出するようにした。これにより、ＰＬＬ１は、入力信号に対する出力信号の追従性を向上することができる。
【００１９】
［第２の実施の形態］
次に、第２の実施の形態を、図面を参照して詳細に説明する。
図２は、第２の実施の形態に係るＰＬＬを示した図である。図２に示すように、ＰＬＬは、マルチ位相ＤＰＤ（図中ではＭＰＤＰＤ（Multi Phase Digital Phase Detector））１１、ＬＰＦ１２、ＶＣＯ１３、およびＮｃ１４を有している。ＰＬＬには、図２に示すように、ギャップを有した信号が入力される。ＰＬＬは、図２に示すように、位相間隔が等間隔で、入力パルスと同じ波数のパルスを出力する。マルチ位相ＤＰＤ１１は、例えば、図１の分周器１ａおよび算出部１ｅに対応する。
【００２０】
マルチ位相ＤＰＤ１１には、ギャップを有した信号が入力される。マルチ位相ＤＰＤ１１は、以下で詳細に説明するが、入力される信号を分周した基準分周信号と、Ｎｃ１４から出力される比較分周信号との位相差の平均値を算出する。このとき、マルチ位相ＤＰＤ１１は、基準分周信号の１周期内において、基準分周信号と比較分周信号との位相差を複数個（例えば、１０２４個）算出し、その平均値を算出する。これにより、マルチ位相ＤＰＤ１１から出力される信号は、入力信号のギャップによる位相飛びの影響が抑制される。
【００２１】
ＬＰＦ１２は、マルチ位相ＤＰＤ１１から出力される信号の低域成分をカットする。上記したように、マルチ位相ＤＰＤ１１から出力される信号は、位相飛びの影響が抑制される。そのため、ＬＰＦ１２のループ帯域は、位相飛びの影響を抑制するために、低く設定しなくて済む。これにより、図２のＰＬＬでは、入力信号の変化に対する出力信号の追従性が向上する。
【００２２】
ＶＣＯ１３は、ＬＰＦ１２から出力される電圧に応じて、出力する信号の発振周波数を可変する。ＬＰＦ１２から出力される電圧は、デジタル値（２進数値）であってもよい。
Ｎｃ１４は、ＶＣＯ１３から出力される信号をマルチ位相ＤＰＤ１１に出力する。
【００２３】
図２のＰＬＬは、例えば、光信号処理装置に搭載され、信号の乗り換え制御に用いられる。図２のマルチ位相ＤＰＤ１１を詳細に説明する前に、一般的なＰＬＬ（マルチ位相ＤＰＤ１１を有していないＰＬＬ）とＤＰＤとについて説明する。
【００２４】
図３は、一般的なＰＬＬを示した図である。図３に示すＰＬＬは、Ｎｒ２１、ＰＤ（Phase Detector）２２、ＬＰＦ２３、ＶＣＯ２４、およびＮｃ２５を有している。
Ｎｒ２１には、ギャップを有した信号が入力される。Ｎｒ２１は、入力される信号を分周する。
【００２５】
ＰＤ２２は、Ｎｒ２１から出力される信号と、Ｎｃ２５から出力される信号との位相を比較する。ＰＤ２２は、位相差を電圧として出力する。
ＬＰＦ２３は、ＰＤ２２から出力される信号の低域成分をカットする。
【００２６】
ＶＣＯ２４は、ＬＰＦ２３から出力される電圧に応じて、出力する信号の発振周波数を可変する。ＬＰＦ２３から出力される電圧は、デジタル値（２進数値）であってもよい。
Ｎｃ２５は、ＶＣＯ２４から出力される信号をＰＤ２２に出力する。
【００２７】
図４は、Ｎｒに入力される信号とＮｒから出力される信号を示した図である。図４の一番上に示すパルス信号は、Ｎｒ２１に入力される入力信号を示している。入力信号は、図４に示すように、ギャップを有している。Ｎｒ２１は、入力信号を分周して、ＰＤ２２に出力する。
【００２８】
図４に示すｔ１の波形は、時刻ｔ１におけるＮｒ２１から出力される信号を示している。Ｔｎ−１の波形は、時刻ｔｎ−１におけるＮｒ２１から出力される信号を示している。ｔｎの波形は、時刻ｔｎにおけるＮｒ２１から出力される信号を示している。
【００２９】
Ｎｒ２１に入力される信号は、例えば、光信号処理装置で処理される信号であり、信号の乗り換え制御に用いられる。Ｎｒ２１に入力される信号は、ギャップを有し、その一部には、大きなギャップが存在する。図４の一番上に示す信号には、大きなギャップを２つ示している。大きなギャップ部分は、例えば、光信号処理装置が伝送するデータ信号のテイルおよびヘッダ部分に対応する。
【００３０】
図４に示すように、Ｎｒ２１に入力される信号は、ギャップを有している。そのため、Ｎｒ２１から出力される分周信号は、時刻によっては位相ずれが発生する。特に、大きなギャップ部分では、例えば、時刻ｔｎ−１から時刻ｔｎに示すように、位相飛びが発生する。
【００３１】
なお、図４の一番下に示す矩形波は、Ｎｒ２１に入力される入力信号を示している。その上の４つの波形は、一番下に示す矩形波の信号の拡大図である。また、図４中の丸は、比較分周信号（Ｎｃ２５から出力される信号）の位相を示し、逆三角は、基準分周信号（Ｎｒ２１から出力される信号）の位相を示している。図４に示すように、基準分周信号は、入力信号が有するギャップのため、比較分周信号に対し、位相がずれていく。
【００３２】
図５は、Ｎｒから出力される信号とＮｃから出力される信号の位相差変化を示した図である。図５の横軸は時間を示し、縦軸は位相を示している。
Ｎｒ２１に入力される入力信号は、図４に示したように、ギャップを有している。そのため、Ｎｒ２１から出力される信号と、Ｎｃ２５から出力される信号の位相差は、図５に示すように線形的に位相が変化する。
【００３３】
また、Ｎｒ２１に入力される入力信号は、大きなギャップを有するので、位相飛びが発生する。そのため、Ｎｒ２１から出力される信号と、Ｎｃ２５から出力される信号の位相差は、位相飛びが発生する。例えば、図５に示すように、位相差は、負の値から正の値に変化している。この変化は、例えば、図４に示す時刻ｔｎ−１から時刻ｔｎへの位相飛びによって生じる。
【００３４】
図３のＰＬＬは、例えば、ループ帯域を低くすることで、入力信号のギャップによる位相飛びの影響を抑制する。例えば、図３のＰＬＬは、ＬＰＦ２３の信号通過帯域を下げることによって、位相飛びの影響を抑制する。これにより、ＶＣＯ２４からは、位相間隔が等間隔で、入力パルスと同じ波数のパルスを出力することができる。
【００３５】
しかし、ＰＬＬのループ帯域を下げると、入力信号の変化に対する出力信号の変化の追従性が悪くなる。例えば、入力信号の周波数が変化しても、出力信号の周波数は、入力信号に応じてすぐには変化せず、追従性が悪くなる。
【００３６】
また、図３に示すＰＬＬは、図２と同様に、例えば、光信号処理装置の信号乗り換え制御に用いられる。ＰＬＬの追従性が悪いと、信号変化を吸収するためのバッファ容量が大きくなり、コストが向上する。また、消費電力が大きくなる。
【００３７】
図６は、ＰＬＬを実装した光信号処理装置を示した図である。図６に示すように、光信号処理装置は、ＦＩＦＯ（First In First Out）３１、Ｔｘ３２、およびＰＬＬ３３を有している。ＰＬＬ３３は、図３に示したＰＬＬに対応する。
【００３８】
ＦＩＦＯ３１には、ＰＬＬ３３に入力される信号が入力される。すなわち、ＦＩＦＯ３１には、信号乗り換え制御に用いられる信号が入力される。ＦＩＦＯ３１は、ＦＩＦＯ方式で入力された信号を保持し、Ｔｘ３２に出力する。Ｔｘ３２は、ＰＬＬ３３から出力される信号（パルス）に同期して、ＦＩＦＯ３１に保持された信号を出力する。
【００３９】
上記したように、ＰＬＬ３３のループ帯域を下げると、信号の追従性が悪くなる。従って、例えば、入力信号の周波数変動があった場合、その周波数変動が収束するまで、入力信号をＦＩＦＯ３１で保持する必要がある。
【００４０】
特に、ＰＬＬ３３は、大きなギャップによって、位相飛びが発生するので、ループ帯域を十分に下げる必要があり、追従性が悪くなる。そのため、ＦＩＦＯ３１の容量を大きくする必要があり、コスト高、消費電力の上昇につながる。
【００４１】
ＤＰＤについて説明する。
図７は、ＤＰＤを示した図である。図７には、ＤＰＤ４１が示してある。ＤＰＤ４１には、基準分周信号ＲＥＦと比較分周信号ＣＯＭＰとが入力される。例えば、基準分周信号ＲＥＦは、図３に示したＮｒ２１から出力される信号に対応し、比較分周信号ＣＯＭＰは、Ｎｃ２５から出力される信号に対応する。また、ＤＰＤ４１には、システムクロックＳＹＳＣＬＫが入力される。
【００４２】
図８は、ＤＰＤの動作を説明する図である。図８には、ＤＰＤ４１に入力される基準分周信号ＲＥＦ、比較分周信号ＣＯＭＰ、およびシステムクロックＳＹＳＣＬＫが示してある。
【００４３】
ＤＰＤ４１は、基準分周信号ＲＥＦと比較分周信号ＣＯＭＰとの位相差をデジタルカウントして出力する。例えば、ＤＰＤ４１は、基準分周信号ＲＥＦの立下りから、比較分周信号ＣＯＭＰの立下りまでのシステムクロックＳＹＳＣＬＫをカウントする。これにより、基準分周信号ＲＥＦと比較分周信号ＣＯＭＰとの位相差は、システムクロックＳＹＳＣＬＫのカウント数で示される。
【００４４】
マルチ位相ＤＰＤ１１について説明する。図７に示したＤＰＤ４１は、基準分周信号ＲＥＦの周期に合わせて位相差測定を１回行う。これに対し、マルチ位相ＤＰＤ１１は、基準分周信号ＲＥＦの１周期の間に複数回位相測定を行って、基準分周信号ＲＥＦと比較分周信号ＣＯＭＰとの位相差の平均を算出する。例えば、マルチ位相ＤＰＤ１１は、図５に示す点線Ａ１１を算出する。なお、図３のＰＬＬは、ＬＰＦ２３によって、図５に示す鋸波を平滑化し、位相飛びの影響を抑制する。
【００４５】
マルチ位相ＤＰＤ１１は、以下の動作を基本とする。
１．基準分周信号の立ち上がりを基準とする。
２．基準分周器の分周カウントを波数的に等間隔に分割する。例えば、図２に示すマルチ位相ＤＰＤ１１に入力される信号の分周カウントを波数的に等間隔に１０２４に分割する。
【００４６】
３．位相差測定を分周カウントの波数的な分割点から開始し、を繰り返し、１０２４の位相差測定を行う。
４．分割した基準分周器の分周数に達したら、位相差測定（位相差の平均値の算出）を開始する（位相比較周期）。
【００４７】
５．カウントストップの比較分周信号ＣＯＭＰの立ち上がり点は、位相比較周期のシステムクロックＳＹＳＣＬＫカウントを１０２４に分割し、分周カウントを波数的に等間隔に生成する。
【００４８】
図９は、マルチ位相ＤＰＤの動作を説明する図である。マルチ位相ＤＰＤ１１は、ギャップを有する入力信号を分周する。図９に示すＲＥＦは、マルチ位相ＤＰＤ１１に入力された信号を分周した信号（基準分周信号ＲＥＦ）を示している。ＲＥＦは、例えば、図４に示した時刻ｔ１，…，ｔｎ−１，ｔｎに示す波形に対応する。図９に示すＣＯＭＰは、Ｎｃ１４から出力される信号（比較分周信号ＣＯＭＰ）を示している。
【００４９】
マルチ位相ＤＰＤ１１は、ＲＥＦの分周カウントを波数的に等間隔に１０２４分割する。例えば、図９に示すＲＥＦの立ち上がりから、次の立ち上がりの分周カウントを波数的に等間隔に１０２４分割する。例えば、マルチ位相ＤＰＤ１１は、ＲＥＦの立ち上がりから、次のＲＥＦの立ち上がりまでの分周カウントを、図９に示すフェーズＮ０からフェーズＮ１０２３に波数的に等間隔に分割する。以下では、ＲＥＦの立ち上がりから、次のＲＥＦの立ち上がりまでの時間を、位相比較周期と呼ぶことがある。
【００５０】
マルチ位相ＤＰＤ１１は、ＲＥＦの分周カウントを波数的に等間隔に分割したＮ０〜Ｎ１０２３の各時間において、ＲＥＦの位相差の測定（カウント）を行う。位相差のカウントは、システムクロックＳＹＳＣＬＫをカウントすることによって行う。
【００５１】
ＲＥＦは、マルチ位相ＤＰＤ１１に入力される信号がギャップを有するために位相がずれる。そのため、位相差のカウント開始点は、図９の矢印Ａ２１に示すように、鋸状になる。また、位相差の測定を終了するＣＯＭＰは、ＶＣＯ１３で制御された出力信号をフィードバックしたものであるので、図９の矢印Ａ２２に示すように、線形（直線的）となる。
【００５２】
位相差のカウント開始点が大きくずれている部分は、大きなギャップに対応する。例えば、矢印Ａ２３に示す開始点は、ＲＥＦの位相飛びに対応する。
図９の矢印Ａ２４に示すグラフは、ＲＥＦの位相変化を示している。図９のＡ２５ａに示すカウント値は、矢印Ａ２５ｂに示すＲＥＦの位相差のカウント値を示し、Ａ２６ａに示すカウント値は、矢印Ａ２６ｂに示すＲＥＦの位相差のカウント値を示している。
【００５３】
マルチ位相ＤＰＤ１１は、１０２４個のフェーズＮ０〜Ｎ１０２３の位相差のカウント値を平均化することによって、矢印Ａ２１に示す鋸状の位相差の中心値を求めることができる。例えば、マルチ位相ＤＰＤ１１は、矢印Ａ２７に示す平均値を求めることができる。
【００５４】
マルチ位相ＤＰＤ１１は、フェーズＮ０から、算出した平均値を減算することによって、ＣＯＭＰに対するＲＥＦの平均位相ずれを求めることができる。以下、この値を平均ＤＰＤカウント値と呼ぶことがある。マルチ位相ＤＰＤ１１の算出した平均ＤＰＤカウント値は、例えば、図５に示す点線Ａ１１の平均位相に対応する。
【００５５】
なお、図７のＤＰＤ４１は、１０２４のフェーズのカウント値を求めるマルチ位相ＤＰＤ１１に対し、１つのフェーズのカウント値のみを求めている。例えば、ＤＰＤ４１は、フェーズＮ０のカウント値のみを求めている。そのため、ＤＰＤ４１の算出するカウント値は、ＲＥＦの位相ずれまたは位相飛びによって、大きく変化する。
【００５６】
このように、マルチ位相ＤＰＤ１１は、位相比較周期毎に平均ＤＰＤカウント値を算出するので、その出力は、鋸状でなく直線状になる。従って、図２のＰＬＬでは、ＬＰＦ１２の通過帯域を低めに設定しなくて済む。すなわち、図２のＰＬＬは、鋸波を平滑化するためにループ帯域を必要以上に低くしなくて済み、入力信号の変化に対する出力信号の追従性を向上することができる。
【００５７】
また、ＰＬＬの入力信号に対する出力信号の追従性がよくなるので、例えば、図６で説明した光信号処理装置は、ＦＩＦＯ３１の容量を小さくでき、コスト、消費電力の低減につながる。
【００５８】
また、ＰＬＬは、入力信号のギャップの影響を抑制できるので、安定した出力信号を得ることができる。
［第３の実施の形態］
次に、第３の実施の形態を、図面を参照して詳細に説明する。第２の実施の形態のマルチ位相ＤＰＤでは、位相差をカウントするための複数のカウンタを要する。例えば、図９の方法では、フェーズＮ０〜Ｎ１０２３の位相差をカウントするため、少なくとも１０２４個のカウンタを要する。これに対し、第３の実施の形態では、１０２４より少ないカウンタで位相差の平均値を算出できるようにする。
【００５９】
なお、第３の実施の形態に係るＰＬＬは、図２に示したＰＬＬと同様である。ただし、マルチ位相ＤＰＤ１１の機能が異なる。以下では、そのマルチ位相ＤＰＤ１１について説明する。
【００６０】
図１０は、第３の実施の形態に係るマルチ位相ＤＰＤを説明する図のその１である。図１０に示すＩＮは、マルチ位相ＤＰＤ１１に入力される入力信号を示している。
ＳＹＳＣＬＫは、一定周期のクロックを示している。ＳＹＳＣＬＫは、マルチ位相ＤＰＤ１１の内部で生成してもよいし、外部で生成してもよい。
【００６１】
ＳＹＳＣＬＫ  ＣＮＴは、ＳＹＳＣＬＫのカウント数を示している。累積ＳＹＳＣＬＫ  ＣＮＴは、ＳＹＳＣＬＫの累積カウント数を示している。
ＲＥＦは、入力信号を分周した信号を示している。すなわち、ＲＥＦは、基準分周信号ＲＥＦを示している。ＣＯＭＰは、Ｎｃ１４から出力される比較分周信号ＣＯＭＰを示している。
【００６２】
マルチ位相ＤＰＤ１１は、ある時刻のＲＥＦからＣＯＭＰまでのＳＹＳＣＬＫをカウントする。以下では、このＳＹＳＣＬＫのカウント値をフェーズＮ０のカウント値と呼ぶことがある。
【００６３】
マルチ位相ＤＰＤ１１は、フェーズＮ０のカウントと同時に、ＲＥＦの位相ずれを、ＳＹＳＣＬＫを用いてカウントする。最初のＲＥＦの位相ずれのカウント値は０である。また、図１０の例では、２回目のＲＥＦの位相ずれのカウント値は２６で、３回目のＲＥＦの位相ずれのカウント値は４２となっている。
【００６４】
マルチ位相ＤＰＤ１１は、入力信号を所定の値で分周し、その分周カウントを波数的に等間隔に分割したポイント（フェーズ）で、ＳＹＳＣＬＫをカウントし、ＲＥＦの位相ずれを求める。
【００６５】
例えば、マルチ位相ＤＰＤ１１は、図１０に示すＩＮを１４５３６分周し、その分周カウントを波数的に等間隔に１０２４分割したポイントでＳＹＳＣＬＫをカウントして、ＲＥＦの位相ずれを求める。
【００６６】
より具体的には、マルチ位相ＤＰＤ１１は、図１０に示すように、ＩＮのクロック数が１４の倍数となるポイントにおいて、ＳＹＳＣＬＫをカウントし、ＲＥＦの位相ずれを求める。最初のポイントでのＳＹＳＣＬＫ数は０であり、次のポイントのＳＹＳＣＬＫ数は２６となっており、さらに、次のポイントのＳＹＳＣＬＫ数は、４２となっている。なお、１４の倍数は、入力信号の１４５３６分周の信号を、波数的に１０２４に等間隔に分割したポイントである（１４は、１４５３６／１０２４を四捨五入した値である）。
【００６７】
ＲＥＦの位相ずれのカウントは、ＩＮを１０２４に等分割したポイントで並走しているが、カウント開始点が同じである。そのため、マルチ位相ＤＰＤ１１は、ＩＮのクロック数が１４となる毎に、ＳＹＳＣＬＫのカウント数をストローブすれば、ＲＥＦの位相ずれを求めることができる。そして、マルチ位相ＤＰＤ１１は、ストローブしたときのＳＹＳＣＬＫのカウント値を累積すれば、図１０に示す面積Ｓ１を算出することができる。面積Ｓ１は、位相比較周期におけるＲＥＦの位相ずれの累積値を示している。
【００６８】
すなわち、マルチ位相ＤＰＤ１１は、面積Ｓ１を求めるのに、１０２４個のカウンタを有さなくてよい。例えば、マルチ位相ＤＰＤ１１は、面積Ｓ１を求めるのに、位相ずれをカウントするカウンタを１つ有していればよい。
【００６９】
以下では、ＲＥＦの位相ずれをカウント（ストローブ）するポイントをタップと呼ぶことがある。
図１１は、第３の実施の形態に係るマルチ位相ＤＰＤを説明する図のその２である。マルチ位相ＤＰＤ１１は、入力信号の分周数において、ＳＹＳＣＬＫを時間的に等間隔となるようにストローブする。すなわち、マルチ位相ＤＰＤ１１は、ＲＥＦの１周期（位相比較周期）において、ＳＹＳＣＬＫを時間的に等間隔となるようにストローブする。
【００７０】
例えば、マルチ位相ＤＰＤ１１は、ＳＹＳＣＬＫを１７カウントごとにストローブする。図１１に示すＲは、マルチ位相ＤＰＤ１１が１７カウント毎にストローブしていることを示している。なお、位相比較周期におけるＳＹＳＣＬＫカウント数は、１６３２８としている。これを時間的に１０２４分割すると、約１７クロックとなる。
【００７１】
ＳＹＳＣＬＫのストローブは、Ｎｒ１４から出力されるＣＯＭＰの位相を算出しているのと同等である。すなわち、ＳＹＳＣＬＫのストローブは、図１１の矢印Ａ３１に示す点線を求めている。なお、矢印Ａ３２に示す実線は、矢印Ａ３１に示す点線を左へ並行移動したものである。
【００７２】
累積Ｒは、ストローブしたＳＹＳＣＬＫのカウント値を累積したものである。ＳＹＳＣＬＫのカウント値の累積値は、図１１に示す面積Ｓ２を示している。面積Ｓ２は、位相比較周期におけるＣＯＭＰの累積位相を示している。
【００７３】
面積Ｓ２は、三角形の面積を求める方法で算出でき、次の式（１）で算出できる。
Ｓ２＝｛１６３２８×（１０２４−１）｝／２  …（１）
なお、式（１）は、位相比較周期におけるＳＹＳＣＬＫのカウント値を１６３２８とし、それを１０２４分割した場合の面積を求めている。すなわち、マルチ位相ＤＰＤ１１は、基準分周信号ＲＥＦの１周期におけるＳＹＳＣＬＫのカウント値を三角形の底辺（矢印Ａ３３）とし、フェーズを縦軸として面積Ｓ２を求めている。面積Ｓ２は、定数であり、式（１）の場合、その値は、８３５１７７２である。
【００７４】
図１２は、第３の実施の形態に係るマルチ位相ＤＰＤを説明する図のその３である。図１２に示す鋸状の面積は、図１１に示す面積Ｓ２から、図１０に示す面積Ｓ１を減算すると求まる。
【００７５】
ＲＥＦの位相ずれの平均ｘは、タップ数を考慮して、次の式（２）から算出できる。
ｘ＝（Ｓ１−Ｓ２）／タップ数  …（２）
平均ｘは、図１２の矢印Ａ３４を求めている（平均ｘは、図１２中ではｘバーで示している）。
【００７６】
フェーズＮ０のカウント値が、ＣＯＭＰからどれだけずれているかを補正するには、次の式（３）で求めることができる。
Ｎ＝Ｎ０−ｘ  …（３）
式（３）のＮは、平均ＤＰＤカウント値であり、図１２に示すＮバーを算出している。
【００７７】
図１３は、第３の実施の形態に係るマルチ位相ＤＰＤを説明する図のその４である。マルチ位相ＤＰＤ１１は、図１３のフェーズＮ０に示すように、ＲＥＦからＣＯＭＰまでのＳＹＳＣＬＫのカウント値をカウントする。
【００７８】
マルチ位相ＤＰＤ１１は、入力信号を１４５３６分周する。マルチ位相ＤＰＤ１１は、入力信号の１４５３６分周の信号を、図１３のタップ０〜１０２３（ＣＬＫ０，１４，２８，…，１４５２２）に示すように、波数的に等間隔に１０２４分割する。
【００７９】
マルチ位相ＤＰＤ１１は、タップ０では、カウンタをリセットして０にし、次のタップ１（ＣＬＫ＝１４）では、ＳＹＳＣＬＫのカウント値をカウンタにストローブする。以後、同様に、マルチ位相ＤＰＤ１１は、タップポイントで、ＳＹＳＣＬＫのカウント値をストローブする。
【００８０】
なお、図１３の例では、タップ２（ＣＬＫ＝２８）のときのＳＹＳＣＬＫは、４２となっている。また、ストローブするＳＹＳＣＬＫの値は、ＲＥＦの位相がずれるために、矢印Ａ４１に示すように、線形とならない。
【００８１】
マルチ位相ＤＰＤ１１は、ストローブしたカウント値を順次累積していく。マルチ位相ＤＰＤ１１は、累積した結果をＳ１とする。Ｓ１は、例えば、図１０に示す面積Ｓ１である。
【００８２】
マルチ位相ＤＰＤ１１は、ＳＹＳＣＬＫの１７カウント毎におけるポイントで、ＳＹＳＣＬＫをストローブする。例えば、マルチ位相ＤＰＤ１１は、図１３に示すｐ０，ｐ１，…，ｐ１０２３において、ＳＹＳＣＬＫのカウント値を累積する。
【００８３】
図１３の矢印Ａ４２に示す直線は、ｐ０，ｐ１，…，ｐ１０２３で結んだ直線を、左に並行移動したものである。なお、図１３において、ｐ１のＳＹＳＣＬＫは、１７×２＝３４となっている。
【００８４】
マルチ位相ＤＰＤ１１は、図１３に示すｐのポイントでのＳＹＳＣＬＫを累積していく。この値は、次の式（４）で算出できる。
Ｓ２＝｛位相比較周期のＳＹＳＣＬＫ数×（タップ数−１）｝／２  …（４）
なお、式（４）は、式（１）と同等である。また、Ｓ２は、定数であり、予め算出しておくこともできる。
【００８５】
マルチ位相ＤＰＤ１１は、上記したＳ１、Ｓ２、およびタップ数より、ＲＥＦの位相ずれの平均ｘを算出することができる。マルチ位相ＤＰＤ１１は、上記で説明した式（２）を用いて、平均ｘを算出することができる。マルチ位相ＤＰＤ１１は、フェーズＮ０のカウント値が、平均的にＣＯＭＰからどれだけずれているかを算出するには、上記で説明した式（３）から算出することができる。
【００８６】
図１４は、マルチ位相ＤＰＤのハードウェア構成例を示した図である。図１４に示すように、マルチ位相ＤＰＤ１１は、ＦＦ（Flip Flop）５１，５７，５８、シフタ５２、分周器５３、ゼロフェーズカウンタ５４、カウンタ５５、ＳＹＳＣＬＫカウンタ５６、演算部５９、および加算器６０，６１を有している。
【００８７】
加算器６０は、１４５３６の２進数値と、ＦＦ５１から出力される２進数値とを加算する。
ＦＦ５１には、加算器６０から出力される２進数値と、分周器５３から出力されるタップ信号が入力される。
【００８８】
シフタ５２は、ＦＦ５１から出力される２進数値を１０ビットシフトする。シフタ５２からは、０，１４，２８，…，１４５２２のカウントパターンが出力される。なお、シフタ５２は、ＦＦ５１から出力される値を四捨五入して出力する。
【００８９】
分周器５３には、ギャップを有した信号が入力される。図１４の分周器５３内の一番上に示す波形は、分周器５３に入力された信号の波形を示している。すなわち、図１４の分周器５３内の一番上に示す波形は、マルチ位相ＤＰＤ１１に入力された信号の波形を示している。分周器５３は、入力される信号を１４５３６分周し、基準分周信号ＲＥＦを生成する。図１４の分周器５３内の真ん中に示す波形は、基準分周信号ＲＥＦを示している。
【００９０】
分周器５３は、シフタ５２から出力されるカウントパターンに基づいて、ＳＹＳＣＬＫをカウントするためのタップ信号を生成する。分周器５３は、入力された信号を１４５３６分周し、その分周数を波数的に等間隔に分割したポイントで、タップ信号を生成する。なお、図１４の分周器５３内の一番下に示す波形は、タップ信号を示している。
【００９１】
ゼロフェーズカウンタ５４には、基準分周信号ＲＥＦ、Ｎｃ１４から出力される比較分周信号ＣＯＭＰ、およびＳＹＳＣＬＫが入力される。ゼロフェーズカウンタ５４は、ＲＥＦからＣＯＭＰまでのＳＹＳＣＬＫをカウントする。すなわち、ゼロフェーズカウンタ５４は、フェーズＮ０をカウントする。
【００９２】
カウンタ５５には、タップ信号が入力される。カウンタ５５は、タップ信号を１０２４個カウントし、タップ信号が１０２４個出力されると、リセット信号ＲＥＳＥＴを出力する。すなわち、カウンタ５５は、ＲＥＦの１周期ごとにリセット信号を出力する。これにより、マルチ位相ＤＰＤ１１は、ＲＥＦの１周期における位相比較周期において、ＲＥＦの位相ずれの平均値を算出する。
【００９３】
ＳＹＳＣＬＫカウンタ５６には、ＳＹＳＣＬＫが入力される。ＳＹＳＣＬＫカウンタ５６は、ＳＹＳＣＬＫをカウントする。
ＦＦ５７には、ＳＹＳＣＬＫのカウント値と、タップ信号が入力される。ＦＦ５７は、タップ信号が出力されたときのＳＹＳＣＬＫのカウント値を出力する。すなわち、ＦＦ５７は、タップ信号の出力タイミングにおけるＳＹＳＣＬＫカウント値をストローブしている。
【００９４】
加算器６１は、ＦＦ５７でストローブされたＳＹＳＣＬＫのカウント値と、ＦＦ５８から出力される値とを加算する。加算器６１からは、ＳＹＳＣＬＫカウント値を累積した値が出力される。すなわち、加算器６１からは、Ｓ１が出力される。
【００９５】
ＦＦ５８は、加算器６１から出力されるＳＹＳＣＬＫの累積カウント値を、タップ信号のタイミングで加算器６１に出力する。
演算部５９には、加算器６１から出力されるＳ１およびゼロフェーズカウンタ５４から出力されるＮ０が入力される。また、演算部５９には、Ｓ２が入力される。Ｓ２は、式（１），（４）で説明したように定数であるので、予め算出して演算部５９に入力するようにしてもよい。
【００９６】
演算部５９は、式（２）に基づいて、ＲＥＦの位相ずれの平均を算出する。演算部５９は、フェーズＮ０のカウント値が、ＣＯＭＰからどれだけずれているかを補正する値を、式（３）に基づいて算出する。式（３）に基づいて算出された補正値は、図２に示したＬＰＦ１２に出力される。
【００９７】
このように、ＰＬＬは、入力される信号を波数的に等間隔に分割し、分割したタップでのカウンタ５５のカウント値を累積してＳ１を算出する。また、ＰＬＬは、フェーズＮ０における位相差をカウントする。ＰＬＬは、算出したＳ１から、入力信号を時間的に等間隔に分割したポイントでのカウンタのカウント値の累積値（Ｓ２）を減算する。ＰＬＬは、減算して得られた値を、タップ数で除算し、ｘバーを算出する。そして、ＰＬＬは、フェーズＮ０におけるカウント値から、ｘバーを減算して、平均ＤＰＤカウント値を算出する。これにより、ＰＬＬは、入力信号に対する出力信号の追従性を向上することができる。
【００９８】
以下、マルチ位相ＤＰＤ１１のシミュレーション結果について説明する。
図１５は、マルチ位相ＤＰＤのシミュレーションを説明する図である。図１５の一番上に示す信号は、基準信号を示している。一番下に示す信号は、基準信号のクロック数のカウント値を示している。
【００９９】
上から２番目に示す入力信号は、マルチ位相ＤＰＤ１１に入力される信号を示している。この信号は、基準信号を１０００クロック毎に間引いたものであり、その周波数は、１５５ＭＨｚである。
【０１００】
入力信号は、例えば、１０００クロック毎に６８クロックの大きなギャップが存在している。また、細かな周波数を設定する１クロックのギャップが所定の間隔で存在している。
【０１０１】
上から３番目に示すＲＥＦは、基準分周信号を示している。ＲＥＦは、例えば、図９に示したＲＥＦまたは図１２に示したＲＥＦに対応する。ＲＥＦは、入力信号を１５５００分周したものであり、その周波数は約１０ＫＨｚである。
【０１０２】
図１６は、ＤＰＤ出力のシミュレーション結果を示した図である。図１６の縦軸は、１０ｋＨｚのノミナル周期を比較位相とした位相差を示している。横軸は時間を示し、１０ｋＨｚ周期のポイント数で示している。
【０１０３】
ＤＰＤでは、分周ポイントが６８クロックのギャップ部分を跨ぐと、図１６に示すように、１７０ＭＨｚの６８クロック分（５．９ｎｓ×６８≒４００ｎｓ）のギャップによる位相変化が発生する。
【０１０４】
図１７は、マルチ位相ＤＰＤのシミュレーション結果を示した図である。図１７の（Ａ）は、フェーズＮ０の位相を示している。フェーズＮ０は、図１６と同様に、約４００ｎｓの位相飛びが発生している。
【０１０５】
図１７の（Ｂ）は、マルチ位相ＤＰＤ１１が式（２）に基づいて算出したＲＥＦの位相ずれの平均を示している。
図１７の（Ｃ）は、マルチ位相ＤＰＤ１１が式（３）に基づいて算出した平均ＤＰＤカウント値を示している。図１７の（Ｃ）は、図１７の（Ａ），（Ｂ）を加算した結果を示している。
【０１０６】
図１７の（Ｃ）に示すように、マルチ位相ＤＰＤ１１では、約３ｎｓのノイズレベルまでギャップを抑圧していることが分かる。
図１８は、ＤＰＤを備えたＰＬＬ出力のシミュレーション結果を示した図のその１である。図１８では、ＰＬＬの出力を２０ＭＨｚ、比較側分周器の分周数を２０００としている。図１８の縦軸は、出力周波数偏差を示している。横軸は時間を示し、１０ｋＨｚ周期のポイント数で示している。ＰＬＬのカットオフ周波数は１０Ｈｚ、ダンピングファクタ１．０、位相比較周期を１０ｋＨｚに設定している。
【０１０７】
ＤＰＤの場合、ＬＰＦに入力される信号の位相は、図１６に示すように変動する。そのため、ＰＬＬは、出力する信号の周波数を変化させ、入力信号の位相に追従しようと動作する。図１８では、ＰＬＬの出力信号は、約±１０ｐｐｍの周波数変化を生じている。
【０１０８】
ＰＬＬの出力は、±１０ｐｐｍの周波数変化とその繰り返し周期によりＦＭ（Frequency Modulation）が発生している。このため、ＤＰＤを備えたＰＬＬでは、出力信号の純度が落ちていることが容易に推測できる。
【０１０９】
図１９は、ＤＰＤを備えたＰＬＬ出力のシミュレーション結果を示した図のその２である。図１９は、図１８に対し、ＰＬＬのカットオフ周波数を下げたシミュレーション結果を示している。カットオフ周波数は、１Ｈｚとしている。カットオフ周波数を下げることによって、図１８に対し、周波数変化が約±１ｐｐｍに改善されている。
【０１１０】
図２０は、マルチ位相ＤＰＤを備えたＰＬＬのシミュレーション結果を示した図のその１である。図２０の縦軸は出力周波数偏差を示している。横軸は時間を示し、１０ｋＨｚ周期のポイント数で示している。ＰＬＬには、図１５に示した入力信号が入力されるとする。また、ＰＬＬのカットオフ周波数は１０Ｈｚとする。
【０１１１】
図２に示したマルチ位相ＤＰＤ１１を備えたＰＬＬでは、入力信号のギャップによるＲＥＦの位相ずれが抑制される。そのため、ＰＬＬの出力信号の周波数変化は、約±０．２ｐｐｍと改善されている。図１９に示すＤＰＤを備えたＰＬＬの例と比較すると、周波数変化は、１／５０に改善されている。
【０１１２】
図２１は、ギャップのない信号を、ＤＰＤを備えたＰＬＬに入力した場合のシミュレーション結果を示した図である。ＤＰＤを備えたＰＬＬのカットオフ周波数は、１０Ｈｚである。また、位相比較周期は１０ｋＨｚである。
【０１１３】
図２１のシミュレーション結果と図２０のシミュレーション結果を比較すると、周波数変化はほぼ同様である。すなわち、マルチ位相ＤＰＤ１１を備えたＰＬＬは、ギャップを有さない信号が入力された、ＤＰＤを備えたＰＬＬとほぼ同じ周波数変化まで改善していることがわかる。
【０１１４】
次に、ＰＬＬの周波数変化の安定性について説明する。
図２２は、ＤＰＤを備えたＰＬＬの周波数変化シミュレーションを示した図である。図２２の縦軸はＰＬＬの出力周波数偏差を示している。横軸は時間を示し、１０ｋＨｚ周期のポイント数で示している。
【０１１５】
ＰＬＬのＬＰＦには、図１６に示すギャップを含む信号が入力されるとする。また、３００ポイント地点で４０ｐｐｍのステップ状の入力周波数変化を与えるとする。ＰＬＬのカットオフ周波数は１０Ｈｚ、ダンピングファクタを１．０、位相比較周波数を１０ｋＨｚに設定している。
【０１１６】
入力信号の位相は、図１６に示すように鋸状に変動している。そのため、ＰＬＬは、出力周波数を変化させ、入力信号の位相に追従しようと約±１０ｐｐｍの周波数変化を伴いながら、４０ｐｐｍの入力周波数変化に追従している。
【０１１７】
図２３は、ＤＰＤを備えたＰＬＬの位相変化シミュレーションを示した図である。図２３のＰＬＬの条件は、図２２と同じである。入力信号の位相は、図１６に示したように、ギャップで変動しているため、ＰＬＬは、出力周波数を変化させ、入力信号の位相に追従しようと約±２００ｎｓの位相変化を伴いながら、４０ｐｐｍの入力周波数変化に追従している。
【０１１８】
図２４は、ＤＰＤを備えたＰＬＬの周波数変化シミュレーションを示した図である。図２４では、図２３のＰＬＬに対し、カットオフ周波数を１Ｈｚにしている。
ＰＬＬのカットオフ周波数が１Ｈｚの場合、図２４に示すように、出力周波数の追従性は遅くなっている。例えば、図２４では、図２２に対し、出力周波数が収束するのに、１０倍の約２００００ポイントまで時間がかかっている。すなわち、ＤＰＤを備えたＰＬＬでは、動作の高速化とギャップの除去はトレードオフの関係にあることが分かる。
【０１１９】
図２５は、ＤＰＤを備えたＰＬＬの位相変化シミュレーションを示した図である。図２５のＰＬＬの条件は、図２４と同じである。図２５に示すように、ＤＰＤを備えたＰＬＬは、位相変化が収束するのに約２００００ポイントまで時間がかかっている。
【０１２０】
図２６は、マルチ位相ＤＰＤを備えたＰＬＬの周波数変化シミュレーションを示した図である。図２６の縦軸はＰＬＬの出力周波数偏差を示している。横軸は時間を示し、１０ｋＨｚ周期のポイント数で示している。
【０１２１】
ＰＬＬには、図１５に示すギャップを含む信号が入力されるとする。また、３００ポイント地点で４０ｐｐｍの入力周波数変化を与えるとする。ＰＬＬのカットオフ周波数は１０Ｈｚ、ダンピングファクタを１．０、位相比較周波数を１０ｋＨｚに設定している。
【０１２２】
マルチ位相ＤＰＤ１１を備えたＰＬＬの場合、図２６に示すように、カットオフ周波数を下げなくても、ギャップによる周波数変化を抑制することができる。例えば、図２２では、約±１０ｐｐｍの周波数変化を伴いながら入力周波数変化に追従しているが、図１６では、±５ｐｐｍ以下の周波数変化を伴いながら入力周波数変化に追従している。
【０１２３】
図２７は、ＤＰＤを備えたＰＬＬの位相変化シミュレーションを示した図である。図２７のＰＬＬの条件は、図２６と同じである。
マルチ位相ＤＰＤ１１を備えたＰＬＬの場合、図２７に示すように、カットオフ周波数を下げなくても、ギャップによる位相変化を抑制することができる。例えば、図２３では、約±２００ｎｓの位相変化を伴いながら入力周波数変化に追従しているが、図２７では、±１０ｎｓ以下の位相変化を伴いながら入力周波数変化に追従している。
【０１２４】
図２８は、マルチ位相ＤＰＤを備えたＰＬＬの周波数変化シミュレーションを示した図である。図２８は、図２６に対し、ＰＬＬのカットオフ周波数が１００Ｈｚに設定してある。
【０１２５】
マルチ位相ＤＰＤ１１を備えたＰＬＬの場合、図２８に示すように、カットオフ周波数を１００Ｈｚに上げても、ギャップの影響が小さいことが分かる。また、周波数変化に対して高速な周波数応答特性を得ることができる。
【０１２６】
図２９は、ＤＰＤを備えたＰＬＬの位相変化シミュレーションを示した図である。図２９のＰＬＬの条件は、図２８と同じである。
マルチ位相ＤＰＤ１１を備えたＰＬＬの場合、図２９に示すように、カットオフ周波数を１００Ｈｚに上げても、ギャップの影響が小さいことが分かる。また、位相変化に対して高速な周波数応答特性を得ることができる。
【０１２７】
ところで、ＤＰＤを備えたＰＬＬでは、カットオフ周波数を上げると、ＲＥＦの位相変化に応じて周波数が変化し、その出力のジッタ特性は悪化するものであった。このため、ＤＰＤを備えたＰＬＬは、ループフィルタのカットオフ周波数を下げる必要があるため、高速応答を実現することが困難であった。
【０１２８】
これに対し、マルチ位相ＤＰＤ１１を備えたＰＬＬは、上記したように、カットオフ周波数を上げても、その出力は安定であり、かつ、高速応答を実現することができる。従って、ＰＬＬの立ち上げ時は、カットオフ周波数を第１の周波数に設定し、その後、第１の周波数より小さい第２の周波数のカットオフ周波数に設定する制御が可能である。
【０１２９】
図３０は、カットオフ周波数の切替え制御を示したフローチャートである。以下では、１ポイント０．１ｍｓとしている。
［ステップＳ１］マルチ位相ＤＰＤ１１を備えたＰＬＬには、入力周波数偏差０ｐｐｍの入力信号が入力される。
【０１３０】
［ステップＳ２］図２に図示しないＰＬＬが有する制御部は、ＰＬＬのＬＰＦ１２のカットオフ周波数を１００Ｈｚに設定し、ＶＣＯ１３のダンピングファクタを１．０に設定する。なお、ＬＰＦ１２は、例えば、デジタルフィルタで形成され、制御部は、デジタルフィルタの係数を変えることによって、カットオフ周波数を変更する。
【０１３１】
［ステップＳ３］ＰＬＬに入力される信号は、３００ポイントが経過すると周波数がステップ変化したとする。入力周波数偏差は４０ｐｐｍであるとする。
［ステップＳ４］制御部は、７００ポイントが経過すると、ＰＬＬのＬＰＦ１２のカットオフ周波数を１０Ｈｚに設定し、ＶＣＯ１３のダンピングファクタを１．０に設定する。
【０１３２】
このように、制御部は、入力信号が入力され、所定時間（図３０の例では７００ポイント）経過後にループフィルタ（ＬＰＦ１２）のカットオフ周波数を下げるように制御する。すなわち、制御部は、入力信号の周波数変化の前後でループフィルタの周波数を切替えるように制御する。
【０１３３】
図３１は、ループフィルタ制御を行った場合の周波数変化シミュレーションを示した図である。図３１の縦軸はＰＬＬの出力周波数偏差を示している。横軸は時間を示し、１０ｋＨｚ周期のポイント数で示している。
【０１３４】
ＰＬＬには、図１５に示すギャップを含む信号が入力されるとする。また、３００ポイント地点で４０ｐｐｍの入力周波数変化を与えるとする。ＰＬＬのカットオフ周波数およびダンピングファクタは、７００ポイントまで、１００Ｈｚおよび１．０に設定している。また、７００ポイント後は、１０Ｈｚおよび１．０に設定している。
【０１３５】
図３１に示すように、出力信号の周波数偏差は、１００Ｈｚのループフィルタにより、高速に収束（３５０ポイント辺りで収束）している。また、７００ポイント後は、ループフィルタの周波数が１０Ｈｚにより、出力信号の周波数偏差は安定している。
【０１３６】
図３２は、ループフィルタ制御を行った場合の位相変化シミュレーションを示した図である。図３２のＰＬＬの条件は、図３１と同じである。
図３２に示すように、出力信号の位相偏差は、１００Ｈｚのループフィルタにより、高速に収束（４５０ポイント辺りで収束）している。また、７００ポイント後は、ループフィルタの周波数が１０Ｈｚにより、出力信号の位相偏差は安定している。
【符号の説明】
【０１３７】
１  ＰＬＬ
１ａ，１ｄ  分周器
１ｂ  ＬＰＦ
１ｃ  ＶＣＯ
１ｅ  算出部
【図１】
0005811914.tif 000002
【図２】
0005811914.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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