(57)【特許請求の範囲】
【請求項１】
半導体構造体を製造する方法であって、
ラッチアップ感受性構造体を形成することと、
前記ラッチアップ感受性構造体をマスキングすることと、
前記ラッチアップ感受性構造体及び基板を裏返して、それらの底面にアクセスすることと、
リソグラフィ及びエッチングを用いて、前記基板を通って、前記ラッチアップ感受性構造体に隣接してスルー・ビアをエッチング形成し、少なくとも１つの外部源から前記ラッチアップ感受性構造体を分離することと、
を含み、
前記スルー・ビアは、前記ラッチアップ感受性構造体を完全に取り囲むようにエッチングされ、金属材料で充填され、
前記ラッチアップ感受性構造体は、一対のＰＭＯＳ構造体とＮＭＯＳ構造体とから成るＣＭＯＳ構造体であり、
前記スルー・ビアは、前記ＰＭＯＳ構造体と前記ＮＭＯＳ構造体とを分離することのない形態で前記ＣＭＯＳ構造体を完全に取囲む、
方法。
【請求項２】
前記スルー・ビアは、重なり合う弧状である、請求項１に記載の方法。
【請求項３】
前記ラッチアップ感受性構造体は、寄生キャリアが前記ラッチアップ感受性構造体内に注入されるのを防ぐように、前記スルー・ビアによって境界付けられる、請求項１に記載の方法。
【請求項４】
基板に設けられたラッチアップ感受性構造体と、
寄生キャリアが前記ラッチアップ感受性構造体内に注入されるのを防ぐように、前記基板を通って前記ラッチアップ感受性構造体を境界付けるスルー・ビアと、
を含み、
前記スルー・ビアは、金属で充填され、前記ラッチアップ感受性構造体を完全に取り囲み、
前記ラッチアップ感受性構造体は、一対のＰＭＯＳ構造体とＮＭＯＳ構造体とから成るＣＭＯＳ構造体であり、
前記スルー・ビアは、前記ＰＭＯＳ構造体と前記ＮＭＯＳ構造体とを分離することのない形態で、前記ＣＭＯＳ構造体を完全に取囲む、
構造体。
【請求項５】
前記スルー・ビアは、重なり合う弧状である、請求項４に記載の構造体。
【請求項６】
前記スルー・ビアは、外部源から前記ラッチアップ感受性構造体を分離する、請求項５に記載の構造体。
【請求項７】
前記スルー・ビアは、少数注入源によって生じるラッチアップを防ぐガードリング構造体である、請求項５に記載の構造体。
【請求項８】
ラッチアップ感受性構造体と、
外部源から前記ラッチアップ感受性構造体を分離するように、前記ラッチアップ感受性構造体を境界付けるガードリングと、
を含み、
前記ガードリングは、金属材料であり、前記ラッチアップ感受性構造体を完全に取り囲み、
前記ラッチアップ感受性構造体は、一対のＰＭＯＳ構造体とＮＭＯＳ構造体とから成るＣＭＯＳ構造体であり、
前記スルー・ビアは、前記ＰＭＯＳ構造体と前記ＮＭＯＳ構造体とを分離することのない形態で、前記ＣＭＯＳ構造体を完全に取囲む、
構造体。
【請求項９】
前記ガードリングは、重なり合う弧状である、請求項８に記載の構造体。
【請求項１０】
前記ガードリングは、高電圧の外部源から前記ラッチアップ感受性構造体を保護するように構成される、請求項８に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、より特定的には、スルーウェハ・ビア（throughwafer via）のラッチアップ・ガードリング又は構造体を用いてラッチアップを改善するための構造体及び方法に関する。
【背景技術】
【０００２】
ノイズの遮断及び相補型金属酸化膜半導体（ＣＭＯＳ）のラッチアップの排除は、最新のＣＭＯＳ技術、無線周波数（ＲＦ）ＣＭＯＳ及びバイポーラＣＭＯＳ（ＢｉＣＭＯＳ）シリコンゲルマニウム（ＳｉＧｅ）技術における重要な問題である。ラッチアップ条件は、典型的には、周辺回路又は内部回路内で、一回路（回路内）又は複数の回路間（回路間）で発生する。１つのこのような例において、ラッチアップは、ＰＮＰＮ構造体が、負性抵抗領域を通って低電流／高電圧状態から高電流／低電圧状態に遷移する（即ち、Ｓ字型Ｉ−Ｖ（電流／電圧）特性を形成する）ときに発生する。
【０００３】
特に、ラッチアップは、交差結合（cross-coupled）したＰＮＰ型トランジスタとＮＰＮ型トランジスタの等価回路によって引き起こされることが知られている。ベース領域及びコレクタ領域が交差結合した場合、一方のデバイスから電流が流れて、第２のデバイスの開始をもたらす（「再生フィードバック（regeneration feedback）」）。これらのＰＮＰ型素子及びＮＰＮ素子は、他の回路素子（例えば、ｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴ、抵抗器等）又は実際のＰＮＰバイポーラ・トランジスタ及びＮＰＮバイポーラ・トランジスタのいずれかの拡散部又は注入領域とすることができる。ＣＭＯＳ構造体において、ＰＮＰＮ構造体は、ｎウェル内のｐ拡散部及びｐ基板内のｎ拡散部を有するように形成することができる（「寄生ＰＮＰＮ」）。この場合、ウェル領域及び基板領域には、デバイス内の領域間のラッチアップ電流の交換が本質的に関与する。
【０００４】
ラッチアップをトリガする条件は、ＰＮＰ型トランジスタ及びＮＰＮ型トランジスタの電流利得と、エミッタ領域とベース領域との間の抵抗値との関数である。この関数は、ウェル領域及び基板領域に本質的に関与している。ラッチアップに対する特定のＰＮＰＮ構造体の尤度又は感度は、間隔（例えば、ＮＰＮ型トランジスタのベース幅及びＰＮＰ型トランジスタのベース幅）、トランジスタの電流利得、基板抵抗値及び間隔、ウェル抵抗値及び間隔、並びに分離領域の同じ組み合わせの関数である。
【０００５】
ラッチアップはまた、オーバーシュート及びアンダーシュート現象によって基板中に引き起こされる、静電気放電（ＥＳＤ）デバイス、入力／出力（Ｉ／Ｏ）オフチップ・ドライバ及び隣接する回路の相互作用の結果として発生することもある。これらの要因は、ＣＭＯＳオフチップ・ドライバ（ＯＣＤ）回路、レシーバ回路網及びＥＳＤデバイスによって生成され得る。ＣＭＯＳ  Ｉ／Ｏ回路においては、アンダーシュート及びオーバーシュートが、基板中に注入をもたらすことがあり、オーバーシュート又はアンダーシュートによる注入が行なわれる回路の同時スイッチングが、ノイズ注入及びラッチアップ条件の両方をもたらすことがある。また、パス・トランジスタ、抵抗素子、試験機能部、過電圧誘電制限回路、ブリード抵抗器、キーパー・ネットワーク及び他の素子のようなこれらの回路内の支持素子も存在し、基板中へのノイズ注入及びラッチアップの一因になり得る。
【０００６】
標準的なＣＭＯＳ技術のスケーリングに伴って、ｐ＋／ｎ＋空間の間隔が減少し、より低いトリガ条件及びＣＭＯＳのラッチアップの開始をもたらす。アスペクト比のために浅いトレンチ分離（ＳＴＩ）のスケーリングを用いる場合、ラッチアップに対するＣＭＯＳ技術の脆弱性が増大した。ウェルの垂直方向のスケーリング、並びにｎ−ウェル及びｐ−ウェルの注入ドーズ量の低下によっても、横方向の寄生バイポーラ電流利得が増大し、ラッチアップのロバスト性（robustness）が低下する。
【０００７】
ｐ＋基板から低ドープのｐ基板への遷移に伴って、ラッチアップのロバスト性は低下し続ける。また、ガードリング構造体のようなｎ−ウェルの有効性が、内部及び外部のラッチアップ問題を低減させることがある。しかしながら、混合信号用途及び無線周波数（ＲＦ）チップを用いる場合、ノイズ低減に対する高い関心により、基板のドーピング濃度が低下し続けている。このことは、混合信号用途及びＲＦ技術におけるラッチアップ・イミュニティ（耐性、immunity）を引き続き低下させる。
【０００８】
電源ラインにおいて生じる電圧又は電流パルスによって、ラッチアップが発生することもある。電力レール（例えば、基板又はウェル）上の過度的パルスが、ラッチアップ・プロセスをトリガすることがある。サイリスタ構造体の領域の外部にあるウェル又は基板に対する、少数キャリアからの刺激によって、ラッチアップが発生することもある。
【０００９】
ラッチアップは、内部刺激又は外部刺激によって開始することがあり、核プロセスからの地上放射及び宇宙線イベント、並びに宇宙環境におけるイベントを含むことができるシングル・イベント・アップセット（ＳＥＵ）によって発生することが知られている。宇宙線粒子は、陽子、中性子及びガンマ・イベント、並びに、地球の大気に入る多数の粒子を含むことができる。アルファ粒子のような放射性イベントからの地上放射、及び他の放射性崩壊放射も、半導体内にラッチアップをもたらすことがある。
【００１０】
軍事、監視、人工衛星及び他の宇宙空間の用途においては、ラッチアップに対して高い耐性を有することが望ましい。ラッチアップが、宇宙線、重イオン、陽子及び中性子イベントによってトリガされる、宇宙用途の故障をもたらすことがある。軍事及び宇宙空間用途におけるラッチアップのマージンが高いほど、シングル・イベント・アップセット（ＳＥＵ）により開始されるラッチアップに対する脆弱性が高くなる。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従って、当技術分野において、上記に述べられる欠陥及び制限を克服するための必要性が存在する。
【課題を解決するための手段】
【００１２】
本発明の第１の態様において、半導体構造体を製造する方法が、ラッチアップ感受性（sensitive）構造体を形成することと、ラッチアップ感受性構造体をマスキングすることと、ラッチアップ感受性構造体及び基板を裏返して、それらの底面にアクセスすることとを含む。この方法は、リソグラフィ及びエッチングを用いて、基板を通って、ラッチアップ感受性構造体に隣接してスルーウェハ・ビア（トラフ・ビア又はスルー・ビアと呼ぶこともできる）をエッチングし、少なくとも外部源からラッチアップ感受性構造体を分離することをさらに含む。
【００１３】
実施形態において、スルーウェハ・ビアは、金属材料、高融点材料、絶縁体、又は絶縁ライナを有する金属材料で充填される。ラッチアップ感受性構造体は、ｐ＋拡散構造体を含む。ｐ＋拡散部は、ｐ＋／ｎ−ウェル・ダイオード、ＰＭＯＳトランジスタ、Ｐ＋抵抗器又はｐｎｐバイポーラ・トランジスタとすることができる。ラッチアップ感受性構造体はまた、ｎ＋拡散部も含む。ｎ＋拡散部は、ｎ＋／ｐ−基板ダイオード、ＮＭＯＳトランジスタ、ｎ＋抵抗素子又はｎｐｎバイポーラ・トランジスタとすることができる。ｐ＋拡散部及びｎ＋拡散部は、寄生ＰＮＰＮを形成する。この実施形態は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方を含むＣＭＯＳ技術に対処するものである。ラッチアップ感受性構造体は、寄生キャリアがラッチアップ感受性構造体内に注入されるのを防ぐように、スルーウェハ・ビアによって境界付けられる。スルーウェハ・ビアは、ラッチアップ感受性構造体を完全に取り囲むようにエッチングされる。
【００１４】
本発明の別の態様において、構造体を形成する方法が、ラッチアップに対して感受性がある少なくともＰ＋拡散構造体を形成することと、外部源からＰ＋拡散構造体を分離するように、Ｐ＋拡散構造体を境界付けるガードリング構造体を形成することとを含む。
【００１５】
本発明の別の態様において、構造体は、ラッチアップ感受性構造体と、ラッチアップ感受性構造体を境界付けるスルーウェハ・ビア構造体とを含む。スルーウェハは、寄生キャリアがラッチアップ感受性構造体内に注入されるのを防ぐ。
【００１６】
実施形態においては、ラッチアップ感受性構造体は、Ｐ＋拡散構造体である。ラッチアップ感受性構造体は、ＣＭＯＳ構造体である。ラッチアップ感受性構造体は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方を含む。スルーウェハ・ビアは、外部源からラッチアップ感受性構造体を分離する。スルーウェハ・ビアは、高融点材料、金属、絶縁体、及び絶縁体でライニングされた金属材料のうちの１つで充填される。スルーウェハ・ビアは、ラッチアップ感受性構造体を完全に取り囲む。スルーウェハ・ビアは、ラッチアップ感受性構造体を部分的に取り囲む。スルーウェハ・ビアは、ガードリング構造体である。スルーウェハ・ビアは、少数注入源から生じるラッチアップを防ぐ。
【００１７】
本発明の別の態様において、構造体は、ラッチアップ感受性構造体と、外部源からラッチアップ感受性構造体を分離するように、ラッチアップ感受性構造体を境界付けるガードリングとを含む。
【００１８】
本発明の別の態様において、設計構造体が、集積回路を設計し、製造し、又は試験するために、機械可読媒体内に具体化される。設計構造体は、ラッチアップ感受性構造体と、外部源からラッチアップ感受性構造体を分離するように、ラッチアップ感受性構造体を境界付けるガードリングとを含む。
【００１９】
本発明は、以下の詳細な説明において、本発明の例示的な実施形態の非限定的な例として言及された複数の図面を参照して説明される。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の態様による半導体構造体を示す。
【図２】本発明の第２の態様による半導体構造体を示す。
【図３】本発明によるプロセス・ステップを実施するフロー図を示す。
【発明を実施するための形態】
【００２１】
本発明は、集積回路に関し、より特定的には、スルーウェハ・ビアのラッチアップ・ガードリング又は構造体を用いてラッチアップを改善するための構造体及び方法に関する。実施形態において、スルーウェハ・ビア構造体は、寄生キャリアがラッチアップ感受性構造体内に注入されるのを防止するように、ラッチアップ感受性構造体を境界付ける。より具体的には、本発明においては、スルーウェハ・ビアは、隣接する回路へのキャリア移動を最小にするために、ＮＭＯＳ、ＰＭＯＳ又はＣＭＯＳのラッチアップ・ガードリングとして用いられる。スルーウェハ・ビアは、ＮＭＯＳ、ＰＭＯＳ又はＣＭＯＳ半導体チップにおいて観察される注入源からの少数キャリアの注入に対する障壁として働くことができる。
【００２２】
実施形態においては、本発明のガードリング又は構造体（以下、一般に「ガードリング」と呼ぶ）は、隣接する回路素子間に電気的及び空間的分離を与えて、ラッチアップを起こす恐れがある、デバイスと回路との間の相互作用を防ぐという目的に適う。このことは、所定の回路内からの少数キャリアを防止すること、又は、少数キャリアが感受性回路に入るのを防止することによって達成される。第１の場合、ガードリングは、少数キャリアが、回路の領域を出て、周囲の回路に影響を与えるのを防ぐ。第２の場合、注入は回路の外部のものであり、ガードリングは、少数キャリアが当該回路に影響を与えるのを防ぐ。
【００２３】
実施形態においては、ガードリングは、ＰＮＰ型構造体とＮＰＮ型構造体との間に電気的分離をもたらす。この場合、ガードリングは、電気的結合を最小にし、ＰＮＰとＮＰＮとの間に再生フィードバックが生じるのを防ぐ。つまり、ガードリングは、寄生電流利得を減少させることによって、フィードバック・ループの利得を低下させる。ＰＮＰＮ構造体内のガードリングは、例えば、
−寄生ＰＮＰ型又はＮＰＮ型構造体のベース幅を増大させること、
−少数キャリアの収集領域を基板又は電源電極に設けて、金属学的接合（metallurgical junction）又は電気的接続を介して少数キャリアを「収集する」こと、
−寄生内の再結合を増大させるために高いドーピング濃度の領域を設け、電子正孔対再結合を介して少数キャリアを「捕獲する」こと、
によって、寄生バイポーラ利得を低下させる。
【００２４】
外部ラッチアップにおいては、ガードリングは、第１の領域と第２の領域との間の電気的絶縁をもたらし、すなわち、ガードリングの役割は、局所的なＰＮＰ型トランジスタとＮＰＮ型トランジスタの間の電気的結合を最小にすることではなく、第１の領域から第２の領域に横切る注入機構を防止する役割を果たすことである。この場合、ガードリングは、外部領域から当該回路領域内への少数キャリアの注入を低下させる。
【００２５】
図１は、本発明の第１の態様による半導体構造体を示す。具体的には、図１は、全体が参照番号１０で示される構造体を示す。一実施形態において、構造体１０は、Ｎ−ウェル１０５内に存在するＰＦＥＴ１００である。当業者であれば、本発明は、ＮＭＯＳ構造体及びＣＭＯＳ構造体に等しく適用可能であること、及び、本発明をＰＦＥＴに限定すべきではないことを理解するべきである。また、本発明は、説明を簡単にするためだけに、ＰＦＥＴ構造体を参照して説明されるにすぎず、従って、これを本発明の制限的な特徴と解釈すべきではない。
【００２６】
図１を参照すると、ＰＦＥＴ１００は、Ｎ−ウェル内のいずれかのＰ＋拡散部とすることができる。例えば、Ｐ＋拡散部は、Ｐ＋ダイオード、減結合キャパシタ、例えばサイリスタ（シリコン制御整流器（ＳＣＲ）としても知られる）のようなＰＮＰ、又は、基板１１０をもつ寄生ＰＮＰをもたらすいずれかのＰ＋形デバイスとすることができる。実施形態において、基板１１０は、Ｐ−基板である。ＮＭＯＳ構造体の場合、ＮＦＥＴは、いずれかのＮ−拡散部とすることができる。
【００２７】
図１にさらに示されるように、スルーウェハ・ビア・ガードリング１１５が、構造体１０を取り囲む、又は部分的に取り囲む。スルーウェハ・ビア・ガードリング１１５は、例えば障壁又は分離といった、外部源からの構造体１０に対する保護を与える。スルーウェハ・ビア構造体は、一面、二面、三面、又は四面のものとすることができる。スルーウェハ・ビア障壁は、デカルト座標に限定されるものではなく、いずれかの多角形、円弧、又は円形の構造体とすることができる。
【００２８】
実施形態においては、ガードリング１１５は、例えば反応性イオン・エッチング（ＲＩＥ）などの通常のエッチング・プロセスを用いて、基板１１０の裏面から形成される。より具体的には、標準的なデバイスの形成後、構造体の上部にマスクを配置することができ、次に、構造体を裏返し、通常のリソグラフィ及びエッチング・プロセスを用いて、基板を通ってビアをエッチングする。エッチング・プロセス後、特定の用途に応じて、異なる材料でビアを充填することができる。これらの材料は、高融点金属、アルミニウム、絶縁体、又は絶縁ライナを有する金属材料とすることができる。実施形態においては、ビアを空のままにしてもよく、即ち充填しないままでもよい。次に、例えば化学機械研磨のような通常の研磨技術を用いて、構造体を研磨する。
【００２９】
本発明の態様によると、ガードリング１１５は、多くの異なる位置内に形成することができる。例えば、ガードリング１１５は、構造体１０を完全に取り囲むこと、又は、構造体１０を部分的に取り囲むことができる。構造体を部分的に取り囲む場合、ガードリング１１５は、ガード構造体としても知られる。例えば、後者の実施形態においては、ガードリング１１５は、構造体１０の一面、二面、又は三面上に配置することができる。さらに別の実施形態においては、ガードリング１１５は、例えば、弧状又は幾つかの重なり合う弧状といった異なる形状のものにすることができる。
【００３０】
ガードリング１１５は、参照番号１２０で示される外部源からの、構造体１０に対する障壁又は分離構造体を提供する。これらの外部源１２０は、数例を挙げると、例えば、他のデバイスからのものであっても、アルファ粒子、宇宙線、ノイズ、ケーブル放電イベント、重イオン、又はいずれかのシングル・イベント・ラッチアップからのものであってもよい。さらに別の例として、ガードリング１１５は、例えば、サブ回路、ＥＳＤデバイス、高電圧論理などのような第２の源からの注入を防ぐこともできる。動作中、例えば、ガードリング１１５が、例えば金属材料で構成されるとき、外部源は、金属に接触し、基板の方に低下する。他の実施形態においては、少数キャリアは、ショットキー障壁と類似した金属面で再結合することができる。また、ガードリング１１５は、ブロック源として働くこともでき、外部源がガードリング１１５と導電状態になることさえ防止する。
【００３１】
図２は、本発明の第２の態様による半導体構造体を示す。図２において、ＣＭＯＳ構造体１２５は、ガードリング１１５によって抑制された状態で示される。ＣＭＯＳ構造体１２５は、ＮＦＥＴ１３０及びＰＦＥＴ１００を含む。こうして示されるように、ＮＦＥＴ１３０及びＰＦＥＴ１００は、ガードリング１１５によって物理的な位置内に抑制されたコア論理回路とすることができる。図１に示された実施形態と同様に、ＰＦＥＴ１００は、Ｎ−ウェル内のいずれかのＰ＋拡散部とすることができる。例えば、Ｐ＋拡散部は、Ｐ＋ダイオード、減結合キャパシタ、例えばサイリスタのようなＰＮＰ、又は基板１１０を有する寄生ＰＮＰをもたらすいずれかのＰ＋形デバイスとすることができる。実施形態において、基板１１０は、Ｐ−基板である。
【００３２】
図１を参照して記載されたものと同様に、ガードリング１１５は、例えば反応性イオン・エッチング（ＲＩＥ）などの通常のエッチング・プロセスを用いて、基板１１０の裏面から形成される。より具体的には、ＣＭＯＳデバイスの標準的なデバイスの形成後、構造体の上部にマスクを配置することができ、次に、構造体を裏返し、通常のリソグラフィ及びエッチング・プロセスを用いて、基板を通ってビアをエッチングする。幾つかの異なる組み合わせの例を挙げると、高融点金属、アルミニウム、絶縁体、又は絶縁ライナを有する金属材料で、ビアを充填することができる。実施形態においては、ビアは、空のままにしてもよく、即ち充填しないままでもよい。次に、例えば化学機械研磨のような通常の研磨技術を用いて、構造体を研磨する。
【００３３】
例えば、ＣＭＯＳ構造体１２５を完全に又は部分的に取り囲むなど、多くの異なる位置内に、ガードリング１１５を形成することができる。構造体を部分的に取り囲む場合、ガードリングは、ガード構造体としても知られ、かつ、ＣＭＯＳ構造体１２５の一面、二面、又は三面上に配置することができる。さらに別の実施形態においては、ガードリング１１５は、例えば、弧状又は幾つかの重なり合う弧状といった異なる形状のものにすることができる。
【００３４】
図２の実施形態において、ガードリング１１５は、少数注入源によって発生するＣＭＯＳのラッチアップを防ぐことができる。例えば、ガードリング１１５は、高電圧デバイスからＣＭＯＳ構造体を分離することができる。一例においては、高電圧デバイスは、約２．３ボルトから２．５ボルトまでの論理回路とすることができ、例えば１．８ボルトなどの低電圧のデバイスであるＰＦＥＴを破壊する。
【００３５】
設計構造体
図３は、例えば、半導体ＩＣ論理の設計、シミュレーション、試験、レイアウト及び製造に用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、図１及び図２に示される本発明の実施形態の論理的に又は他の方法で機能的に等価な表現を生成するように設計構造体を処理するためのプロセス及び機構を含む。設計フロー９００によって処理及び／又は生成される設計構造体は、データ処理システム上で実行又は他の方法で処理されたときに、ハードウェア・コンポーネント、回路、デバイス又はシステムの論理的、構造的、又は他の方法で機能的に等価な表現を生成するデータ及び／又は命令を含むように、機械可読伝送又はストレージ媒体上でコード化することができる。
【００３６】
図３は、好ましくは設計プロセス９１０によって処理される入力設計構造体９２０を含む、複数のこのような設計構造体を例示する。設計構造体９２０は、設計プロセス９１０によって生成及び処理され、ハードウェア・デバイスの論理的に等価な機能的表現を生成する、論理シミュレーション設計構造体とすることができる。設計構造体９２０はまた、或いは代替的に、設計プロセス９１０によって処理されたときに、ハードウェア・デバイスの物理的構造の機能的表現を生成するデータ及び／又はプログラム命令を含むこともできる。機能的及び／又は構造的設計特徴のどちらを表現するのであれ、設計構造体９２０は、コア開発者／設計者によって実施されるような電子的コンピュータ支援設計（ＥＣＡＤ）を用いて生成することができる。機械可読データ伝送、又はストレージ媒体上でコード化された場合、設計プロセス９１０内の１つ又は複数のハードウェア及び／又はソフトウェア・モジュールによって、設計構造体９２０にアクセスし、これを処理して、図１及び図２に示されるもののような電子コンポーネント、回路、電子若しくは論理モジュール、装置、デバイス、又はシステムをシミュレーションするか、又は他の方法で機能的に表現することができる。そのため、設計構造体９２０は、設計又はシミュレーション・データ処理システムによって処理されたときに、回路又は他のレベルのハードウェア論理設計を機能的にシミュレーションするか、又は他の方法で表現する、人間及び／又は機械可読のソースコード、コンパイルされた構造体、及びコンピュータ実行可能コード構造体を含む、ファイル又は他のデータ構造体を含むことができる。このようなデータ構造体は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又は、Ｖｅｒｉｌｏｇ及びＶＨＤＬのような低レベルＨＤＬ設計言語、及び／又は、Ｃ若しくはＣ＋＋のような高レベル設計言語に適合する及び／又はこれと互換性のある他のデータ構造体を含むことができる。
【００３７】
設計プロセス９１０は、設計構造体９２０のような設計構造体を含むことができるネットリスト９８０を生成するために、好ましくは、図１及び図２に示されるコンポーネント、回路、デバイス、又は論理構造体の設計／シミュレーションの機能的等価物を合成し、変換し、又は他の方法で処理するためのハードウェア及び／又はソフトウェア・モジュールを使用し、組み込む。ネットリスト９８０は、例えば、集積回路設計内の他の素子及び回路への接続を記述する配線、個別部品、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデル等のリストを表す、コンパイルされた又は他の方法で処理されたデータ構造体を含むことができる。ネットリスト９８０は繰り返しプロセスを用いて合成することができ、このプロセスにおいて、ネットリスト９８０は、デバイスの設計仕様及びパラメータに応じて１回又は複数回再合成される。本明細書で説明された他の設計構造体のタイプと同様に、ネットリスト９８０を機械可読データ・ストレージ媒体上に記録することができる。媒体は、磁気又は光ディスクドライブ、コンパクトフラッシュ、又は他のフラッシュメモリのような不揮発性ストレージ媒体とすることができる。それに加えて、或いは代替的に、媒体は、インターネット又はネットワーキングに適した他の手段を介してデータパケットを伝送し、中間的に格納することができる、システム又はキャッシュメモリ、バッファ領域、又は電気的若しくは光学的に伝導性のデバイス及び材料とすることができる。
【００３８】
設計プロセス９１０は、ネットリスト９８０を含む様々な入力データ構造のタイプを処理するためのハードウェア及びソフトウェア・モジュールを含むことができる。このようなデータ構造タイプは、例えば、ライブラリ要素９３０内に存在することができ、これは、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）についての、モデル、レイアウト及び記号表記を含めた、一般的に用いられる素子、回路及びデバイスのセットを含むことができる。データ構造タイプは、設計仕様９４０、特徴データ９５０、検証データ９６０、設計規則９７０、並びに入力試験パターン、出力試験結果及び他の試験情報を含むことができる試験データ・ファイル９８５をさらに含むことができる。設計プロセス９１０はまた、タイミング解析、検証、設計規則チェック、位置及び経路の操作などのような標準的な回路設計プロセスを実行するためのモジュールを含むこともできる。
【００３９】
設計プロセス９１０は、第２の設計構造体９９０を作成するために、ＨＤＬコンパイラ及びシミュレーションモデル構築ツールのような周知の論理的及び物理的設計ツールを使用し、組み込んで、図示された支援データ構造体のうちの幾つか又は全てと共に設計構造体９２０を処理する。設計構造体９２０と同様に、設計構造体９９０は、好ましくは、１つ又は複数のファイル、データ構造体、又は他のコンピュータコード化データ又は命令を含み、これは、伝送又はデータ・ストレージ媒体上に存在し、ＥＣＡＤシステムによって処理されたとき、図１及び図２に示される１つ又は複数の本発明の実施形態の、論理的又は他の方法で機能的に等価な形態を生成する。一実施形態においては、設計構造体９９０は、図１及び図２に示されるデバイスを機能的にシミュレーションする、コンパイルされた実行可能なＨＤＬシミュレーションモデルを含むことができる。
【００４０】
設計構造体９９０は、集積回路のレイアウト・データの交換に用いられるデータ形式及び／又は記号データ形式（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造体を格納するための他のいずれかの適切な形式で格納される情報）を使用することもできる。設計構造体９９０は、例えば、記号データ、マップファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属のレベル、ビア、形状、製造ラインを通じた経路選択のためのデータ、並びに、図１及び図２に示されるような本発明の実施形態を製造するために半導体製造ツールによって処理される他のいずれかのデータといった情報を含むことができる。次に、設計構造体９９０はステージ９９５に進むことができ、ここで、例えば、設計構造体９９０は、テープアウトされたり、製造に引き渡されたり、マスク会社に引き渡されたり、別の設計会社に送られたり、顧客に送り返されたりされる。
【００４１】
上述したような方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、生ウェハの形態で（つまり、複数のパッケージされていないチップを有する単一のウェハとして）、ベア・ダイとして、又はパッケージされた形態で、製造業者により流通させることができる。後者の場合、チップは、単一のチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに取り付けられたリード線を有するプラスチック製キャリアのような）、又は、マルチチップ・パッケージ（片面又は両面の相互接続部、或いは埋め込まれた相互接続部を有するセラミック製キャリアのような）の中にマウントされる。いずれにせよ、その後、チップは、他のチップ、別個の回路素子、及び／又は、（ａ）マザーボードなどの中間製品又は（ｂ）最終製品のいずれかの部品のような他の信号処理デバイスと共に統合される。最終製品は、集積回路チップを含むいずれかの製品とすることができる。
【００４２】
本明細書において用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書において用いられる場合、文脈から明らかにそうでないことが示されていない限り、単数で示されたものは、複数でも良いことが意図されている。「含む」及び／又は「含んでいる」という用語は、本発明において用いられる場合、言明された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するものではあるが、１つ又は複数の他の特徴、整数、ステップ、動作、構成要素、及び／又はそれらの群の存在又は追加を排除するものではないこともさらに理解されるであろう。
【００４３】
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び思想から逸脱することのない多くの変更及び変形が、当業者には明らかである。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。
【符号の説明】
【００４４】
１０：構造体
１００：ＰＦＥＴ
１０５：Ｎ−ウェル
１１０：基板
１１５：ガードリング
１２０：外部源
１２５：ＣＭＯＳ構造体
１３０：ＮＦＥＴ
９００：設計フロー
９１０：設計プロセス
９２０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特徴データ
９６０：検証データ
９７０：設計規則
９８０：ネットリスト
９８５：試験データ・ファイル
９９０：第２の設計構造体
【図１】
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【図２】
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【図３】
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