(57)【特許請求の範囲】
【請求項１】
複数のシステムモジュール（ＳＹＳＭＯＤ）を備える自動試験装置で用いられる装置であって、
一のシステムモジュール（ＳＹＳＭＯＤ）は、一の時間測定部（ＴＭＵ）を備え、
前記時間測定部（ＴＭＵ）は、グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）を備え、
前記グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）は、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）を備え、
前記複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）はそれぞれ、
少なくとも２つの情報を受信する情報受信部と、
複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させるべく、コア入力（ＩＮ）においてイベント（ＥＶ）を受信するイベント受信部と、
前記コア入力（ＩＮ）で受信された前記イベント（ＥＶ）から対象イベント（ＥＶ＿ＩＮＴ）を決定するイベント決定部と、
対象イベント（ＥＶ＿ＩＮＴ）が決定されると、クロック情報（ＣＬ＿ＩＮＦ）に対応するタイム・スタンプ・カウンタ（ＴＳＣ）の現在のステータス（ＴＳ）を記録するようにタイム・スタンプ・メモリ（ＴＳＭ）に指示する指示部と
を備え、
受信する前記２つの情報のうち第１の情報は前記クロック情報（ＣＬ＿ＩＮＦ）を含み、前記受信する２つの情報のうち第２の情報は同期情報（ＳＹＮＣ＿ＩＮＦ）を含み、
前記グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）はさらに、
前記複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）に共通時間基準を供給することによって、前記複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させる供給部を備える、装置。
【請求項２】
前記時間測定部（ＴＭＵ）の入力の数は少なくとも、被試験デバイスに対する前記システムモジュール（ＳＹＳＭＯＤ）のＩ／Ｏポートの数と同じである請求項１に記載の装置。
【請求項３】
複数の異なる時間測定部（ＴＭＵ）の複数の異なる分解能をスケーリングして一の統一分解能を提供するスケーリング部をさらに備える請求項１または請求項２に記載の装置。
【請求項４】
タイム・スタンプ・カウンタ（ＴＳＣ）の２つの値の間のイベント時間を補間する補間部をさらに備える請求項１から請求項３のうちいずれか一項に記載の装置。
【請求項５】
アナログ信号をデジタル化した値を比較するアナログ比較器をエミュレートするエミュレート部をさらに備え、タイム・スタンプＴＳは、アナログ信号をデジタル化した値を比較するデジタル比較器によって生成される請求項１から請求項４のうちいずれか一項に記載の装置。
【請求項６】
複数の前記時間測定部（ＴＭＵ）について記録されたタイム・スタンプ値（ＴＳ）を収集する収集部をさらに備える請求項１から請求項５のうちいずれか一項に記載の装置。
【請求項７】
収集された前記タイム・スタンプ値（ＴＳ）に基づいて時間差を計算する計算部を備える請求項６に記載の装置。
【請求項８】
複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）を備える、自動試験装置で用いられるグローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）のための方法であって、
前記複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）はそれぞれ、
少なくとも２つの情報を受信する段階と、
複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させるべく、コア入力（ＣＩ）においてイベント（ＥＶ）を受信する段階と、
前記コア入力（ＣＩ）で受信された前記イベント（ＥＶ）から対象イベント（ＥＶ＿ＩＮＴ）を決定する段階と、
対象イベント（ＥＶ＿ＩＮＴ）が決定されると、クロック情報（ＣＬ＿ＩＮＦ）に対応するタイム・スタンプ・カウンタ（ＴＳＣ）の現在のステータス（ＴＳ）を記録するようにタイム・スタンプ・メモリ（ＴＳＭ）に指示する段階と
を備え、
前記グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）のための方法はさらに、
前記複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）に共通時間基準を供給することによって、前記複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させる段階を備え、
受信する前記２つの情報のうち第１の情報は前記クロック情報（ＣＬ＿ＩＮＦ）を含み、前記受信する２つの情報のうち第２の情報は同期情報（ＳＹＮＣ＿ＩＮＦ）を含む方法。
【請求項９】
自動試験装置で用いられるグローバル・タイム・スタンプ・コア（ＧＴＳＣ）のための方法であって、
少なくとも２つの情報を受信する段階と、
複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させるべく、コア入力（ＣＩ）においてイベント（ＥＶ）を受信する段階と、
前記コア入力（ＣＩ）で受信された前記イベント（ＥＶ）から対象イベント（ＥＶ＿ＩＮＴ）を決定する段階と、
対象イベント（ＥＶ＿ＩＮＴ）が決定されると、クロック情報（ＣＬ＿ＩＮＦ）に対応するタイム・スタンプ・カウンタ（ＴＳＣ）の現在のステータス（ＴＳ）を記録するようにタイム・スタンプ・メモリ（ＴＳＭ）に指示する段階と
を備え、
受信する前記２つの情報のうち第１の情報は前記クロック情報（ＣＬ＿ＩＮＦ）を含み、前記受信する２つの情報のうち第２の情報は同期情報（ＳＹＮＣ＿ＩＮＦ）を含む、方法。
【請求項１０】
前記タイム・スタンプ・カウンタ（ＴＳＣ）は、前記同期情報（ＳＹＮＣ＿ＩＮＦ）のリセット情報に応じてリセットされる
請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の試験を行なう自動試験装置（ＡＴＥ）に関する。
【背景技術】
【０００２】
［関連出願］
本願は、米国仮特許出願第６１／３６３，５１５号（出願日：２０１０年７月１２日）および米国特許出願第１３／０１３，４９５号の出願日の恩恵を主張する。両出願の内容は参照により本願に組み込まれる。
【０００３】
ＡＴＥでは、１つの被試験デバイス（ＤＵＴ）の複数の異なるピンの信号間のタイミング関係を複合的に測定する必要性が益々高まっている。混合信号（ｍｉｘｅｄ  ｓｉｇｎａｌ）デバイスを試験する際には特にそうである。信号間で多くの時間測定を行なう必要があるが、このような時間測定は、非確定的であり、複数の異なるＡＴＥ機器が生成する刺激との関係性が弱い。このような時間測定によって、試験スループットが大きく制限される一方、試験コストが大幅に増加してしまう。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このため、本発明の１以上の実施形態は、上述した問題のうち少なくとも１つを解決するＡＴＥおよびＡＴＥで利用される方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
この目的は、独立請求項に記載した装置および方法によって達成することができる。従属請求項には好ましい実施形態を記載する。
【０００６】
具体的には、複数のシステムモジュールを備える自動試験装置で用いられる装置によって上記の目的は達成される。一のシステムモジュールは、一の時間測定部（ＴＭＵ）を備え、時間測定部（ＴＭＵ）は、グローバル・タイム・スタンプ・モジュールを備え、グローバル・タイム・スタンプ・モジュールは、複数のグローバル・タイム・スタンプ・コアを備える。
【０００７】
複数のグローバル・タイム・スタンプ・コアはそれぞれ、少なくとも２つの情報を受信する情報受信部を備え、受信する２つの情報のうち第１の情報はクロック情報を含み、受信する２つの情報のうち第２の情報は同期情報を含む。グローバル・タイム・スタンプ・コアはさらに、複数のグローバル・タイム・スタンプ・コアによるデータ取得を同期させるべく、コア入力においてイベントを受信するイベント受信部を備える。グローバル・タイム・スタンプ・コアはさらに、コア入力で受信される前記イベントから対象イベントを決定するイベント決定部と、対象イベントが決定されると、クロック情報に対応するタイム・スタンプ・カウンタの現在のステータスを記録するようにタイム・スタンプ・メモリに指示する指示部とを備える。
【０００８】
グローバル・タイム・スタンプ・モジュールはさらに、複数のグローバル・タイム・スタンプ・コアに共通時間基準を供給することによって、複数のグローバル・タイム・スタンプ・コアによるデータ取得を同期させる供給部を備える。
【０００９】
電子機器、特に、同期デジタル回路において、クロック情報とは、ロー状態とハイ状態との間で変動するタイプの信号であり、複数の回路の動作を調整するために用いられるとしてよい。クロック情報は、例えば、クロック生成器によって生成される。より複雑な構成も利用され得るが、最も一般的なクロック信号は、ディーティサイクルが５０％の方形波の形状を取り、周波数は一定であることが多い。同期を取るためにクロック情報および／またはクロック信号を用いる回路は、クロックサイクルの立ち上がりエッジまたは立ち下がりエッジのいずれかでアクティブとなり、ダブルデータレートの場合には、クロックサイクルの立ち上がりエッジおよび立ち下がりエッジの両方でアクティブとなるとしてよい。
【００１０】
同期情報は多岐にわたり、同期が開始された時間、同期にかかった時間、同期させる対象、同期対象のステータス、データを処理する時間等が含まれるとしてよい。本発明はこのため、分散している時間測定素子を、好ましくは複数のグローバル・タイム・スタンプ・コアのデータ取得の時間が同期するように、同期させるという目的を達成する。
【００１１】
ＡＴＥで同期を実現する方法には複数ある。簡単な方法としては、例えば「スタートリガ」を用いて、トリガソースからトリガデスティネーションまたはトリガデスティネーション群までの高帯域幅信号経路を走らせる方法がある。このトリガメカニズムでは、アナログのマルチプレクサおよびセレクタを利用すると共に、さまざまなデスティネーションのための多数の個別のケーブル、または、何らかの種類の「トリガバス」を用いる。別の方法では、ベクトル同期（装置イネーブル（Ｅｎａｂｌｅ  Ｉｎｓｔｒｕｍｅｎｔ：ＥＩＮＳＴ））を利用し、１つのシーケンサを利用し、テスタにおいてＥＩＮＳＴトークンを含むシーケンス制御ベクトルを分配する。
【００１２】
デジタル時間基準を設けることによって、システムクロックとベクトル時間との間の関係について、正確なものとすることができると共にデジタル制御が可能となる。このプロセスは、以下のようにまとめることができる。試験において、最初のベクトルがクロックサイクル境界で開始され、後続のベクトルはそれぞれ、先行する全てのベクトル時間の合計に等しい時間だけ間隔を空けて開始され、後続の各ベクトルの開始時間は、特定のクロックサイクルおよびこのサイクルの一部によって定められる。
【００１３】
コア入力イベントは、試験中にＤＵＴが発生させるイベントであればどのようなイベントであってもよい。対象イベントは、発生したコア入力イベントのうち特に有用なイベントであることが好ましく、ＡＴＥまたはＡＴＥの一部によって判断される。
【００１４】
共通時間基準とは、上述のクロック情報、クロック情報の一部、上述の同期情報、同期情報の一部、これらの情報またはこれらの情報の一部または複数のグローバル・タイム・スタンプ・コアのデータ取得を同期させる上で利用され得る任意のその他の有用な情報の任意の組み合わせであってよい。
【００１５】
イベントのタイム・スタンプは、システム全体の任意の対象信号について並行して記録され、並行して記録されるとしてよい。そして、時間測定は、タイム・スタンプ記録間の時間差を計算することによって簡単に行なうとしてよい。
【００１６】
記録を並行して行なうため、多くの異なる時間スタンプ、例えば、時間値が並行して記録される可能性がある。１つのテストサイクルが完了すると、通常はデジタルパターンによって、全ての絶対測定結果が既に記録されている。そして、システムコントローラは、必要なタイム・スタンプを全て収集して、必要となる相対タイミングを計算するとしてよい。
【００１７】
上述の方法によると、ＤＵＴの試験に必要な試験時間を大幅に短縮することができるとしてよい。マルチサイトに用いられる場合であっても、シングルサイトで用いられる場合に比べてオーバーヘッドが非常に限られている。試験時間が増加する理由は、複数の異なるＤＵＴのタイム・スタンプ値を読み出して、最後に計算を行なうことが原因である可能性がある。このため、本発明では、高い試験スループットを維持しつつ複合的な時間測定を実行するとしてよい。本発明に係る装置は、試験時間を改善することに加えて、搭載ボードの設計を簡略化し、搭載ボードのコストを低減し、信頼性を高めるとしてよい。
【００１８】
本発明の一実施形態によると、時間測定部の入力の数は少なくとも、被試験デバイスに対するシステムモジュールのＩ／Ｏポートの数と同じである。被試験デバイスに対するシステムモジュールのＩ／Ｏポートの数と同じであることが好ましい。
【００１９】
本発明の別の実施形態によると、当該装置は、複数の異なる時間測定部の複数の異なる分解能をスケーリングして一の統一分解能を提供するスケーリング部を備える。本発明の別の実施形態によると、当該装置は、タイム・スタンプ・カウンタの２つの値の間のイベント時間を補間する補間部を備える。
【００２０】
本発明の別の好ましい実施形態によると、当該装置は、アナログ信号をデジタル化した値を比較するアナログ比較器をエミュレートするエミュレート部を備え、タイム・スタンプは、アナログ信号をデジタル化した値を比較するデジタル比較器によって生成される。
【００２１】
上述のシステムアーキテクチャは、グローバル・タイム・スタンプ・モジュールおよびグローバル・タイム・スタンプ・コアの全てについて同じハードウェアとすることに限定されない。タイム・スタンプ・カウンタは、信号群毎に分解能を変えるとしてよい。低速信号、例えば、電圧／電流（ＶＩ）源の信号比較器は、デジタルピンの比較器に比べて低い分解能で記録するとしてよい。モジュールファームウェアまたはドライバソフトウェアは、ハードウェア毎に異なる分解能を統一分解能にスケーリングするとしてよい。このようなスケーリング構成によって、例えば、低分解能信号および高分解能信号を異なるデバイスで処理することができるという利点が得られ、デバイスの複雑性をさらに低くすることができるので、試験コストがさらに低減されるとしてよい。
【００２２】
高分解能での時間測定のために、グローバル・タイム・スタンプ・コアは、高分解能時間測定ハードウェアを追加で有するとしてよい。このハードウェアは、２つの連続するグローバル・タイム・スタンプ・カウンタの値の間のイベント時間を補間するとしてよい。高分解能時間測定ハードウェアの値は、グローバル・タイム・スタンプ・カウンタの値と共に格納されるとしてよい。
【００２３】
タイム・スタンプの取得方法については、上述したアナログの比較器およびハードウェアを用いる以外の方法で取得する場合があるとしてよい。例えば、アナログの比較器が利用されていないデジタル制御ＶＩ源で取得するとしてよい。この場合、アナログ信号をデジタル化した値を比較してデジタルタイムスタンプを生成するデジタル比較器によって機能をエミュレートするとしてよい。
【００２４】
本発明の別の実施形態によると、当該装置は、複数の時間測定部について記録された現在のステータス（タイムスタンプ値）を収集する収集部を備える。本発明の別の実施形態によると、当該装置は、収集された前記タイム・スタンプ値（ＴＳ）に基づいて時間差を計算する計算部を備える。
【００２５】
さらに、複数のグローバル・タイム・スタンプ・コアを備える自動試験装置で用いられる方法によって上記の本発明の目的は達成される。時間測定部を含んでいる各システムモジュールについて好ましい実施形態として、自動試験装置で用いられる当該方法は、少なくともグローバル・タイム・スタンプ・コアを備え、時間測定部を含んでいる各システムモジュールについてより好ましい実施形態として、自動試験装置で用いられる当該方法は、グローバル・タイム・スタンプ・コアを備える。
【００２６】
複数のグローバル・タイム・スタンプ・コアはそれぞれ、少なくとも２つの情報を受信する段階を備える。受信する前記２つの情報のうち第１の情報はクロック情報を含み、前記受信する２つの情報のうち第２の情報は同期情報を含む。
【００２７】
グローバル・タイム・スタンプ・コアはさらに、複数のグローバル・タイム・スタンプ・コアによるデータ取得を同期させるべく、コア入力においてイベントを受信する段階を備える。グローバル・タイム・スタンプ・コアはさらに、コア入力（ＣＩ）で受信される前記イベント（ＥＶ）から対象イベント（ＥＶ＿ＩＮＴ）を決定する段階を備える。グローバル・タイム・スタンプ・コアはさらに、対象イベント（ＥＶ＿ＩＮＴ）が決定されると、前記クロック情報（ＣＬ＿ＩＮＦ）に対応するタイム・スタンプ・カウンタ（ＴＳＣ）の現在のステータス（ＴＳ）を記録するようにタイム・スタンプ・メモリ（ＴＳＭ）に指示する段階を備える。グローバル・タイム・スタンプ・モジュールのための方法はさらに、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）に共通時間基準を供給することによって、前記複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させる段階を備える。
【００２８】
さらに、自動試験装置で用いられるグローバル・タイム・スタンプ・コアのための方法を含む自動試験装置で用いられる方法によって上記の本発明の目的は達成される。当該方法は、少なくとも２つの情報を受信する段階を備え、受信する２つの情報のうち第１の情報はクロック情報を含み、受信する２つの情報のうち第２の情報は同期情報を含む。上述した自動試験装置で用いられるグローバル・タイム・スタンプ・コアのための方法はさらに、複数のグローバル・タイム・スタンプ・コアによるデータ取得を同期させるべく、コア入力においてイベントを受信する段階を備える。上述した自動試験装置で用いられるグローバル・タイム・スタンプ・コアのための方法はさらに、コア入力で受信されるイベントから対象イベントを決定する段階を備える。上述した自動試験装置で用いられるグローバル・タイム・スタンプ・コアのための方法はさらに、対象イベントが決定されると、前記クロック情報に対応するタイム・スタンプ・カウンタの現在のステータスを記録するようにタイム・スタンプ・メモリに指示する段階を備える。
【００２９】
本発明の一実施形態によると、上述した自動試験装置で用いられるグローバル・タイム・スタンプ・コアのための方法において、タイム・スタンプ・カウンタは、同期情報のリセット情報に応じてリセットされる。
【００３０】
従来の自動試験装置では、専用ＴＭＵの入力間、または、単一の入力において直接時間測定を実行している。測定毎に１つの値が読み出されるとしてよい。
【図面の簡単な説明】
【００３１】
本発明の実施形態に係る装置および／または方法の一部の実施形態について、添付図面を参照しつつ、例示を目的として、説明する。添付図面は以下の通りである。
【００３２】
【図１】自動試験装置（ＡＴＥ）における時間測定の従来の方法を示す概略図である。
【００３３】
【図２】本発明に係るシステム時間測定の概略を示す概略図である。
【００３４】
【図３】本発明に係るシステム時間測定のためのグローバル・タイム・スタンプ・モジュールを示す概略ブロック図である。
【００３５】
【図４】本発明に係るシステム時間測定のためのグローバル・タイム・スタンプ・システムの概略を示す概略図である。
【００３６】
【図５】本発明に係るシステム時間測定のためのグローバル・タイム・スタンプ・コアを示す概略ブロック図である。
【発明を実施するための形態】
【００３７】
本発明を好ましい実施形態を参照しつつ以下で説明するが、好ましい実施形態は、本発明の範囲を限定するものではなく本発明の一例を説明するためのものである。実施形態で説明する特徴および当該特徴の組み合わせ全てが必ずしも本発明を実施する上で必須なわけではない。
【００３８】
本明細書では、「部材Ａが部材Ｂに接続されている状態」という記載は、部材Ａおよび部材Ｂが直接物理的に接続されている状態、および、部材Ａおよび部材Ｂが両者間の電気接続に影響を与えないその他の部材を介して間接的に接続されている状態を意味する。同様に、「部材Ｃが部材Ａと部材Ｂとの間に配設されている状態」という記載は、部材Ａおよび部材Ｃ、または、部材Ｂおよび部材Ｃが互いに直接接続されている状態に加えて、これらの部材が電気接続に影響を与えないその他の部材を介して間接的に接続されている状態を意味する。
【００３９】
以下に記載する実施形態は試験装置に関する。より具体的には、被試験デバイス（ＤＵＴ）の試験を行なう自動試験装置（ＡＴＥ）に関する。
【００４０】
図１は、ＡＴＥにおける従来の時間測定方法を説明する概略図である。同図に示すようなＡＴＥにおいて時間測定を行なうための従来の設定では、複数の異なるシステムモジュール（ＳＹＳＭＯＤ）、例えば、デジタルモジュール、任意波形生成器／デジタイザ、プログラム可能な電圧源および電流源（ＶＩ源）等が、搭載ボードを介してＤＵＴにワイヤ接続されている。ＡＴＥ内で利用可能な中央時間測定部（ＴＭＵ）が別個に設けられている。ＴＭＵは、限られた数の時間測定用入力（ＩＮ）を有する。
【００４１】
時間測定を行なうべき任意のＤＵＴ信号は、特定用途向けリレーマトリクスを介して、ＴＭＵの入力（ＩＮ）にワイヤ接続される。このリレーマトリクスは、特定用途向けにＡＴＥのユーザによって構築されるとしてよい。この結果、先行技術に係るシステムでは、ハードウェアにかかる労力が大きく、搭載ボード（ＬＢ）の複雑性が大きくなる。ＴＭＵの入力（ＩＮ）の数が限られているので、時間測定はシリアルに行なう必要がある。このため、先行技術に係るシステムでは、試験プログラムの実行時間が長くなってしまう。
【００４２】
この問題を解決するべく、本発明では分散方式で時間測定を行なう。この新しいシステム方式については、図２に概略を示している。
【００４３】
図２は、本発明に係る新しいシステム時間測定方法の概略を示す概略図である。本発明では、分散型時間測定システムのための方法および装置を説明する。本システムでは、ＡＴＥまたはその他の高精度測定機器において、特定用途の要件に応じた労力および分解能で、時間測定を複合的且つ並行して行う。
【００４４】
各システムモジュールは、ＤＵＴに対するモジュールＩ／Ｏの数と少なくとも同数の入力（ＩＮ）を持つＴＭＵを有する。これはグローバルシステムの特徴であるので、この方式はグローバル・タイム・スタンプ方式と呼ばれる。図２は、グローバル・タイム・スタンプ方式のシステム方式の概略を示す図である。
【００４５】
試験スループットを高く、且つ、試験コストを低く維持するためには、複数の時間測定を並行して実行することが必要となる。本発明では、上述の必要性に対処するべく、分散方式の時間測定機能を実現する方法の概略を説明する。本明細書で提案する方法は、高価な時間測定専用デバイスの利用を避けて、ハードウェアに係る労力を出来る限り小さく納めるべく、既製品を利用する。具体的には、本発明では、分解能が可変で、ＡＴＥチャネルの要件に応じてスケーリング可能な分散方式の時間測定システムを説明する。
【００４６】
本発明では、分散して設けられている時間測定部材を全て同期させることを含む、分散方式の時間測定方法を説明する。全機器の全ピンにおいて並行して時間を記録しつつ、イベント間の時間差を、イベント毎に記録された時間に基づいて減算を行なうことによって、計算するとしてよい。
【００４７】
図３は、一実施形態に係る新しいシステム時間測定方式を説明するべく、グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）を示す概略ブロック図である。
【００４８】
自動試験装置で利用される装置は、複数のシステムモジュール（ＳＹＳＭＯＤ）を備える。各システムモジュール（ＳＹＳＭＯＤ）は、時間測定部（ＴＭＵ）を備えており、時間測定部（ＴＭＵ）は、グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）を備える。グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）は、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）を備える。
【００４９】
グローバル・タイム・スタンプ・コア（ＧＴＳＣ）は、少なくとも２つの情報を受信する情報受信部を備える。受信する２つの情報のうち第１の情報は、クロック情報（ＣＬ＿ＩＮＦ）を含み、受信する２つの情報のうち第２の情報は、同期情報（ＳＹＮＣ＿ＩＮＦ）を含む。グローバル・タイム・スタンプ・コア（ＧＴＳＣ）はさらに、コア入力（ＩＮ）においてイベント（ＥＶ）を受信して、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させるイベント受信部を備える。
【００５０】
グローバル・タイム・スタンプ・コア（ＧＴＳＣ）はさらに、コア入力（ＩＮ）において受信したイベント（ＥＶ）の中から対象イベント（ＥＶ＿ＩＮＴ）を決定するイベント決定部と、対象イベント（ＥＶ＿ＩＮＴ）が決定されると、クロック情報（ＣＬ＿ＩＮＦ）に対応するタイム・スタンプ・カウンタ（ＴＳＣ）の現在のステータス（ＴＳ）を記録するようにタイム・スタンプ・メモリ（ＴＳＭ）に指示する指示部とを備える。
【００５１】
グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）はさらに、複数のグローバル・タイム・スタンプ・コアに共通時間基準を供給することによって、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＭ）によるデータ取得を同期させる供給部を備える。
【００５２】
図３に示すように、当該装置では、時間測定部（ＴＭＵ）の入力（ＩＮ）の数は少なくとも、被試験デバイスに対するシステムモジュール（ＳＹＳＭＯＤ）のＩ／Ｏポートの数と同じである。時間測定部（ＴＭＵ）の入力（ＩＮ）の数は、被試験デバイスに対するシステムモジュール（ＳＹＳＭＯＤ）のＩ／Ｏポートの数と同じであることが好ましい。
【００５３】
当該装置はさらに、複数の異なる時間測定部（ＴＭＵ）の複数の異なる分解能をスケーリングして統一分解能を提供するスケーリング部を備え、タイム・スタンプ・カウンタ（ＴＳＣ）の２つの値の間のイベント時間を補間する補間部を備えるとしてよい。
【００５４】
図３からさらに分かるように、当該装置は、アナログ信号をデジタル化した値を比較するアナログ比較器をエミュレートするエミュレート部を備え、タイム・スタンプＴＳは、アナログ信号をデジタル化した値を比較するデジタル比較器によって生成される。さらに、当該装置は、複数の時間測定部（ＴＭＵ）の記録されたタイム・スタンプ値（ＴＳ）を収集する収集部と、収集されたタイム・スタンプ値（ＴＳ）に基づいて時間差を計算する計算部とを備える。
【００５５】
さらに、本発明は、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）を備える、自動試験装置で用いられる方法を提供する。各システムモジュール（ＳＹＳ＿ＭＯＤ）が時間測定部（ＴＭＵ）を備え、自動試験装置で利用される当該方法は、少なくともグローバル・タイム・スタンプ・コア（ＧＴＳＣ）を備えていることが好ましい。また、各システムモジュール（ＳＹＳ＿ＭＯＤ）が時間測定部（ＴＭＵ）を備え、自動試験装置で利用される当該方法は、グローバル・タイム・スタンプ・コア（ＧＴＳＣ）を備えていることがより好ましい。
【００５６】
グローバル・タイム・スタンプ・コア（ＧＴＳＣ）は、少なくとも２つの情報を受信する段階を備え、受信する２つの情報のうち第１の情報はクロック情報（ＣＬ＿ＩＮＦ）を含み、受信する２つの情報のうち第２の情報は同期情報（ＳＹＮＣ＿ＩＮＦ）を含む。
【００５７】
グローバル・タイム・スタンプ・コア（ＧＴＳＣ）はさらに、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させるべく、コア入力（ＣＩ）においてイベント（ＥＶ）を受信する段階を備える。
【００５８】
グローバル・タイム・スタンプ・コア（ＧＴＳＣ）はさらに、コア入力（ＩＮ）で受信されるイベント（ＥＶ）から対象イベント（ＥＶ＿ＩＮＴ）を決定する段階を備える。グローバル・タイム・スタンプ・コア（ＧＴＳＣ）はさらに、対象イベント（ＥＶ＿ＩＮＴ）が決定されると、クロック情報（ＣＬ＿ＩＮＦ）に対応するタイム・スタンプ・カウンタ（ＴＳＣ）の現在のステータス（ＴＳ）を記録するようにタイム・スタンプ・メモリ（ＴＳＭ）に指示する段階を備える。
【００５９】
グローバル・タイム・スタンプ・モジュール（ＧＴＳＭ）のための方法はさらに、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）に共通時間基準を供給することによって、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させる段階を備える。
【００６０】
図４は、グローバル・タイム・スタンプ・システムの概略を示す概略図である。グローバル・タイム・スタンプ・モジュールは、当該モジュールの任意の１つのＤＵＴ入出力ピンに対して１つの入力を備えるとしてよい。グローバル・タイム・スタンプ・モジュールに対する入力は、任意の種類の信号であってよく、デジタル信号であることが好ましく、当該モジュール内で比較器によって生成されたデジタル信号であることが最も好ましい。
【００６１】
図４において、２つの共通信号から成る信号群を用いて、全てのグローバル・タイム・スタンプ・モジュールを同期させる。本発明は本例に限定されない。グローバル・タイム・スタンプ・モジュールを同期させる方法は他にも可能である。例えば、グローバル・タイム・スタンプ・モジュールを同期させるためには、３つ以上の共通信号を利用するとしてもよいし、信号を１つのみ利用するとしてもよい。また、グローバル・タイム・スタンプ・モジュールの同期に利用される２つ以上の信号は、同一の信号である必要はない。
【００６２】
これらの信号は、図４において示す、任意のグローバル・タイム・スタンプ・モジュールにおいて時間基準として用いられる自励クロック信号であるＧＴＳ＿ＣＬＯＣＫ信号、および、システム内の任意のＧＴＳモジュール内の任意のチャネルについて共通の「ゼロ時間」ポイントを設定するために用いられるＧＴＳ＿ＳＹＮＣ信号である。
【００６３】
コアはさらに、コア入力（ＩＮ）にある対象イベント（ＥＶ＿ＩＮＴ）を選択するイベント設定部（ＥＡＵ）を備えるとしてよい。このイベント設定部を用いることによって、ユーザが関心を持たない大量のイベント時間データを記録することを回避できるとしてよい。コアの入力（ＣＩ）に有効なイベント（ＥＶ）がある場合には、イベント設定部（ＥＡＵ）は、タイム・スタンプ・メモリ（ＴＳＭ）に書き込みコマンドを発行する。図５に示すように、イベント設定部（ＥＡＵ）からの書き込みコマンド（ＷＲＩＴＥ）に応じて、タイム・スタンプ・メモリ（ＴＳＭ）は、タイム・スタンプ・カウンタ（ＴＳＣ）の現在のステータス（ＴＳ）を記録する。
【００６４】
本発明の一実施形態によると、図４に示すグローバル・タイム・スタンプ・コア（ＧＴＳＣ）は、ＧＴＳ＿ＣＬＯＣＫ信号のエッジをカウントし、且つ、ＧＴＳ＿ＳＹＮＣ信号によって初期値にリセットされるタイム・スタンプ・カウンタ（ＴＳＣ）を備える。
【００６５】
システムが備えるいずれのタイム・スタンプ・カウンタ（ＴＳＣ）も、同時に、同じタイムスタンプ（ＴＳ）を示すとしてよい。このため、いずれのシステムピンであっても、同時に現れるイベント（ＥＶ）については、関連するタイム・スタンプ・メモリ（ＴＳＭ）に同じタイム・スタンプ（ＴＳ）が書き込まれることになるとしてよい。
【００６６】
図５は、本発明に係る新しいシステム時間測定方式を説明するための、グローバル・タイム・スタンプ・コア（ＧＴＳＣ）を示す概略ブロック図である。
【００６７】
本発明はさらに、自動試験装置で利用される方法を提供する。当該方法は、自動試験装置で利用されるグローバル・タイム・スタンプ・コア（ＧＴＳＣ）のための方法を含む。当該方法は、少なくとも２つの情報を受信する段階を備える。受信する２つの情報のうち第１の情報はクロック情報（ＣＬ＿ＩＮＦ）を含み、受信する２つの情報のうち第２の情報は同期情報（ＳＹＮＣ＿ＩＮＦ）を含む。
【００６８】
上述した自動試験装置で用いられるグローバル・タイム・スタンプ・コア（ＧＴＳＣ）のための方法はさらに、複数のグローバル・タイム・スタンプ・コア（ＧＴＳＣ）によるデータ取得を同期させるべく、コア入力（ＩＮ）においてイベント（ＥＶ）を受信する段階を備える。
【００６９】
上述した自動試験装置で用いられるグローバル・タイム・スタンプ・コア（ＧＴＳＣ）のための方法はさらに、コア入力（ＣＩ）で受信されるイベント（ＥＶ）から対象イベント（ＥＶ＿ＩＮＴ）を決定する段階を備える。
【００７０】
上述した自動試験装置で用いられるグローバル・タイム・スタンプ・コア（ＧＴＳＣ）のための方法はさらに、対象イベント（ＥＶ＿ＩＮＴ）が決定されると、クロック情報（ＣＬ＿ＩＮＦ）に対応するタイム・スタンプ・カウンタ（ＴＳＣ）の現在のステータス（ＴＳ）を記録するようにタイム・スタンプ・メモリ（ＴＳＭ）に指示する段階を備える。
【００７１】
本発明の一実施形態によると、上述した自動試験装置で用いられるグローバル・タイム・スタンプ・コア（ＧＴＳＣ）のための方法では、タイム・スタンプ・カウンタ（ＴＳＣ）は、同期情報（ＳＹＮＣ＿ＩＮＦ）のリセット情報に応じてリセットされるとしてよい。
【００７２】
当業者であれば容易に、上述したさまざまな方法のステップは、プログラミングされたコンピュータで実行し得るものと認めるであろう。本明細書において、一部の実施形態は、機械またはコンピュータによる読み取りが可能で、機械実行可能命令またはコンピュータ実行可能命令から成るプログラムを符号化するプログラム格納装置、例えば、デジタルデータ格納媒体をも含むものとする。上記命令は、上述した方法のステップの一部または全てを実行する。プログラム格納装置は、例えば、デジタルメモリ、磁気ディスクおよび磁気テープ等の磁気格納媒体、ハードドライブ、または、光学的に読出可能なデジタルデータ格納媒体であってよい。実施形態はさらに、上述の方法のステップを実行するようにプログラミングされたコンピュータを含むものである。
【００７３】
明細書および図面は単に、本発明の原理を説明するためのものである。このため、当業者であれば、本明細書に明示的に説明または図示していなくても、本発明の原理を具現化して本発明の意図および範囲内に含まれるさまざまな構成を考案することができると考えられる。さらに、本明細書に記載した例は全て、読み手が本発明の原理および関連技術分野の発展のために発明者が考案した概念を理解する上で助けになるように明らかに説明のみを主な目的としており、具体的に記載した例および条件に限定されるものではないと解釈されたい。さらに、本明細書の説明はすべて、本発明の原理、側面および実施形態、ならびに、本発明の具体例を記載しており、その均等物を含むものとする。
【００７４】
図面に図示したさまざまな構成要素の機能は、専用ハードウェアおよびソフトウェアを実行可能なハードウェアを適切なソフトウェアと共に用いることで提供されるとしてよい。この機能は、プロセッサによって提供される場合、単一の専用プロセッサ、単一の共有プロセッサ、または、一部が共有される複数のプロセッサによって提供されるとしてよい。さらに、「プロセッサ」または「コントローラ」という用語を明示的に用いる場合、ソフトウェアを実行可能なハードウェアのみを意味するものと解釈されるべきではなく、これらに限定されないが、デジタルシグナルプロセッサ（ＤＳＰ）ハードウェア、ネットワークプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ソフトウェア格納用のリードオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、不揮発性ストレージを暗示的に含むものとしてよい。その他のハードウェア、従来および／またはカスタムメイドのハードウェアも含むとしてよい。同様に、図面に図示したいずれのスイッチも概念を示したものに過ぎない。その機能は、プログラムロジックの動作によって、専用ロジックによって、プログラム制御ロジックおよび専用ロジックのやり取りによって、または、手動で実現するとしてよく、上記の説明からより具体的に理解されるであろうが、実装する際に特定の方法を選択することが可能である。
【００７５】
当業者におかれては本明細書で言及したブロック図はいずれも本発明の原理を具現化する回路の一例を概念的に示したものと理解されたい。同様に、フローチャート、フロー図、状態遷移図、擬似コード等は、コンピュータ可読媒体において実質的に表現され、明示的に図示するか否かに関わらずコンピュータまたはプロセッサによって実行されるさまざまなプロセスを表したものと理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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