(57)【特許請求の範囲】
【請求項１】
スイッチング素子の主電流に比例したセンス電流が流れるセンス抵抗と、該センス抵抗で発生したセンス電圧を入力する過電流検出回路および短絡検出回路と、前記スイッチング素子のゲート電圧を入力するゲート電位モニタ回路と、前記過電流検出回路の第１出力信号が入力される遅延回路と、前記過電流検出回路、前記短絡検出回路および前記ゲート電位モニタ回路のそれぞれの出力信号が入力される論理回路と、前記遅延回路の出力信号が入力される第１半導体素子と、前記論理回路の出力信号が入力される第２半導体素子と、前記遅延回路の出力信号が入力され前記スイッチング素子を駆動するプリドライブ回路と、該プリドライブ回路の出力信号で前記スイッチング素子へゲート信号を送る出力段回路と、を具備し、前記第１半導体素子および前記第２半導体素子のドレインはそれぞれ前記スイッチング素子のゲートに接続され、前記第１半導体素子および前記第２半導体素子のソースはそれぞれＧＮＤに接続され、前記過電流検出回路は、前記センス電圧が過電流レベルを示す第１基準電圧を超えたときに前記第１出力信号を出力し、前記短絡検出回路は、前記センス電圧が短絡電流レベルを示す第２基準電圧を超えたとき第２出力信号を出力し、前記ゲート電位モニタ回路は、前記スイッチング素子のゲート電圧がゲートしきい値電圧より高い擬似しきい値電圧を超えたときに第３出力信号を出力し、前記センス電圧が前記遅延回路の遅延時間よりも長く短絡電流レベルを示す第２基準電圧を超え続けると第１半導体素子および第２半導体素子がともにオン状態となることを特徴とする電力用半導体素子のゲート駆動回路。
【請求項２】
前記第１半導体素子がｎチャネルの第１ＭＯＳＦＥＴであり、前記第２半導体素子が前記第１半導体素子よりオン抵抗が小さなｎチャネルの第２ＭＯＳＦＥＴであることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動回路。
【請求項３】
前記第２半導体素子がオンすることで前記スイッチング素子のゲート電圧の減少を早めることで、前記スイッチング素子の主電流が減少に転じる時間を早め、前記第１半導体がオンすることで、前記スイッチング素子のゲート電圧の減少を緩めて前記スイッチング素子をソフト遮断させることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動回路。
【請求項４】
スイッチング素子の主電流に比例したセンス電流が流れるセンス抵抗と、該センス抵抗で発生したセンス電圧を入力する過電流検出回路および短絡検出回路と、前記スイッチング素子のゲート電圧を入力するゲート電位モニタ回路と、前記過電流検出回路の出力信号が入力される遅延回路と、前記過電流検出回路、前記短絡検出回路および前記ゲート電位モニタ回路のそれぞれの出力信号が入力される論理回路と、前記遅延回路の出力信号が入力される第１半導体素子と、前記論理回路の出力信号が入力される第２半導体素子と、前記遅延回路の出力信号が入力され前記スイッチング素子を駆動するプリドライブ回路と、該プリドライブ回路の出力信号で前記スイッチング素子へゲート信号を送る出力段回路と、を具備し、前記第１半導体素子および前記第２半導体素子それぞれのドレインは前記スイッチング素子のゲートに接続され、前記第１半導体素子および前記第２半導体素子それぞれのソースはＧＮＤに接続され、前記論理回路の出力とＳ端子が接続し、前記ゲート電位モニタ回路の出力とＲ端子が接続し、前記第２半導体素子のゲートにＱ端子が接続するワンショット回路を有することを特徴とする電力用半導体素子のゲート駆動回路。
【請求項５】
前記ワンショット回路が、セット機能およびリセット機能を有するフリップフロップ回路で構成されることを特徴とする請求項４に記載の電力用半導体素子のゲート駆動回路。
【請求項６】
前記第２半導体素子のドレインと前記スイッチング素子のゲートの間に定電流源を挿入することを特徴とする請求項１または４に記載の電力用半導体素子のゲート駆動回路。
【請求項７】
前記第２半導体素子の代わりに該第２半導体素子を構成要素とする電流ミラー回路を前記スイッチング素子のゲートとＧＮＤの間に挿入することを特徴とする請求項１に記載の電力用半導体素子のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電力用半導体素子を駆動するゲート駆動回路に関する。特に、過電流保護回路および短絡保護回路が搭載されたゲート駆動回路に関する。
【背景技術】
【０００２】
インバータやチョッパなど電力変換装置に使用される半導体装置に、インテリジェントパワーモジュール（以下、ＩＰＭという。）がある。このＩＰＭは複数個のＩＧＢＴチップなどの半導体チップと、その駆動回路および保護回路などが、同一パッケージに収納されている。
【０００３】
図９は、従来のＩＧＢＴのゲート駆動回路７００を示す回路図である。このゲート駆動回路７００は点線で囲まれた箇所である。ＩＧＢＴ１のコレクタ１ａは図示しない主電源に接続され、同エミッタ１ｂはＧＮＤ、同センスエミッタ１ｃはセンス抵抗１２を介してＧＮＤに接続されている。ＩＥはエミッタ１ｂに流れる主電流である。ＶＯＳはセンス抵抗１２に主電流ＩＣに比例してＩＣより小さいセンス電流ＩＳがセンス抵抗１２を介してＧＮＤへ流れた時に発生する電圧である。ＩＧＢＴ１のコレクタ電流ＩＣはＩＥとＩＳに分かれる。ＶＧはＩＧＢＴ１のゲート電圧である。
【０００４】
過電流検出回路４は、過電流保護しきい値ＶＯＣと前記ＶＯＳとを比較する比較器であり、前記ＶＯＳが過電流保護しきい値ＶＯＣより大きくなった場合に出力する。
ディレイ回路５は、ノイズなどで一時的に過電流検出回路４が動作することを回避する目的で設けてある。過電流検出回路４の出力でディレイ回路５が動作し、所定の時間遅れてディレイ回路５から出力信号が出る。ディレイ回路５からの出力信号は、ＩＧＢＴ１が完全にオフするまでの期間出力されるように設定されている。このディレイ回路５の出力信号はプリドライブ回路１１に入力される。
【０００５】
ｐチャネルＭＯＳＦＥＴであるＭＳＯＵＲＣＥ９のゲート９ｃはプリドライブ回路１１に、ソース９ｂはゲート駆動回路の制御電源１４（Ｖｃｃ）に、ドレイン９ａはＩＧＢＴ１のゲート１ｄに接続されている。ＭＳＯＵＲＣＥ９はプリドライブ回路１１からＩＧＢＴ１のオン信号が出た場合にオンし、ＩＧＢＴ１をオンさせる。
【０００６】
ｎチャネルＭＯＳＦＥＴであるＭＨＯＬＤ１０のゲート１０ｃはプリドライブ回路１１に、ソース１０ｂはＧＮＤに、ドレイン１０ａはＩＧＢＴ１のゲート１ｄに接続されている。ＭＨＯＬＤ１０は、プリドライブ回路１１からＩＧＢＴ１をオフさせるためのオフ信号が出た場合にオンし、ＩＧＢＴ１をオフさせる。このときＭＳＯＵＲＣＥ９はオフとなる。
【０００７】
ＩＧＢＴ１のオフ信号は、過電流などの異常状態を示す信号がない場合の通常のオフ動作の際に出力される。あるいは、次に説明するように、過電流検出回路４に過電流などの異常状態が検知され、ディレイ回路５から出力信号が出た場合にも、プリドライブ回路１１から、ＩＧＢＴ１のオフ信号が出力される。
【０００８】
図１０は、図９のゲート駆動回路７００の動作波形図である。過電流検出回路４の出力信号がディレイ回路５を経由してプリドライブ回路１１に入力され、過電流を検出したときはＭＳＯＵＲＣＥ９をオフし、ＭＨＯＬＤ１０をオンする。ＩＧＢＴ１のゲート１ｄに蓄積した電荷はオン抵抗の小さなＭＨＯＬＤ１０を通して急激に引き抜かれる。このためゲート電圧ＶＧが急激に減少し、コレクタ電流ＩＣも急激に減少してＩＧＢＴ１はハード遮断する。ＩＧＢＴ１がハード遮断するとノイズが発生し好ましくない。つぎに、ＩＧＢＴ１をソフト遮断する方策について説明する。
【０００９】
図１１は、従来のソフト遮断のためのゲート駆動回路８００を示す回路図である。図９のとの違いは、ｎチャネルＭＯＳＦＥＴであるＭＳＯＦＴ７をＩＧＢＴ１のゲート１ｄとＧＮＤの間に接続している点である。このとき、ＭＳＯＦＴ７のオン抵抗は、ＭＨＯＬＤ１０のｎチャネルＭＯＳＦＥＴのオン抵抗より大きいものを選択しておく。そして、ディレイ回路５の出力信号を追加して設けたＭＳＯＦＴ７に入力する。
【００１０】
図１２は、図１１のゲート駆動回路８００の動作波形図である。図１２を用いてゲート駆動回路８００の動作について説明する。プリドライバ回路１１からＧＮＤ電位の信号が出力されると、ＭＳＯＵＲＣＥ９がオンして、ＩＧＢＴ１のゲート１ｄに正電圧が印加される。このゲート電圧ＶＧがゲートしきい値電圧ＶＧｔｈｏを超えた時点でＩＧＢＴ１はオンする。ＩＧＢＴ１がオンするとコレクタ電流ＩＣが流れ始め、ゲート電圧ＶＧはゲートしきい値電圧ＶＧｔｈｏに達した時点で一定電圧となり、一定電圧の期間が経過した後、再度上昇し制御電源電圧Ｖｃｃに到達し一定電圧となる。ＩＧＢＴ１のエミッタ１ｂにはエミッタ電流ＩＥが流れ、センスエミッタ１ｃにはセンス電流ＩＳが流れる。このセンス電流ＩＳはセンス抵抗１２を通ってＧＮＤへ流れる。このセンス電流ＩＳによってセンス抵抗１２には電圧ＶＯＳが発生する。このセンス電流ＩＳはコレクタ電流ＩＣに比例し、コレクタ電流ＩＣの数百分の１から数万分の一の電流である。
【００１１】
エミッタ電流ＩＥが過電流と判断されるレベルに達した時点にＶＯＳがＶＯＣに達する。このＶＯＳがＶＯＣに達した時点で、過電流が流れたと判断して、過電流検出回路４の出力信号がディレイ回路５に入力されディレイ回路５が動作する。
【００１２】
このディレイ回路５が動作を開始してから一定期間後（ＯＣｄｅｌａｙ後）に出力信号が出力される。この出力信号が出力されるまでの期間、コレクタ電流ＩＣは増加し続ける。ディレイ回路５から出力信号が出力されると、ＭＳＯＦＴ７がオンする。ＭＳＯＦＴ７には、制御電源の高電位側１４からＭＳＯＵＲＣＥ９を通って流れる電流およびＩＧＢＴ１のゲート１ｄに蓄積した電荷の引き抜き電流の合計の電流が流れる。ＭＳＯＦＴ７のオン抵抗が大きいため、ゲート電圧ＶＧは緩やかに減少してＶＧｔｈｏに達する。ゲート電圧ＶＧがＶＧｔｈｏに達した時点でコレクタ電流ＩＣは減少に転ずる。ゲート電圧ＶＧが緩やかに減少しているため、コレクタ電流ＩＣも緩やかに減少する（ソフト遮断）。その結果、コレクタ・エミッタ間電圧波形に重畳される振動が軽減され、ノイズ発生が抑制される。
【００１３】
その後、プリドライバ回路１１からの信号でＭＨＯＬＤ１０がオンし、ＩＧＢＴ１は完全にオフする。
また、特許文献１では、異常検出に伴って、パワーデバイスを遮断する際に、高いサージ電圧が印加されることを確実に回避するためのゲート駆動回路が開示されている。その内容を説明する。過電流を検出する過電流検出回路及び過熱或いは不足電圧等の異常を検出する異常検出回路の出力をＯＲ回路に入力する。そして、過電流検出回路及び異常検出回路の何れかで異常を検出したときに第１、第２ＭＯＳＦＥＴの２つのＭＯＳＦＥＴを制御し、ＩＧＢＴのゲート電圧Ｖｇを低減させた状態で、ＩＧＢＴをオン制御するための第３ＭＯＳＦＥＴを遮断状態に切り換えてＩＧＢＴを遮断させる。その後、ＩＧＢＴをオフ制御するための第４ＭＯＳＦＥＴを導通状態に切り換える。このようにして、過電流発生時だけでなく、異常検出時にはＩＧＢＴをソフト遮断することができ、高サージ電圧が印加されることを確実に回避することができる。
【００１４】
また、特許文献２では、電力用半導体素子の部品特性がばらついても、ターンオフ損失を増加させないようにする方策が開示されている。その内容を説明する。電力用半導体素子のゲート・エミッタ間電圧Ｖｇｅが或るしきい値になったことを検出するコンパレータ回路の出力と、ディレイ回路の出力との論理積回路からの出力をＤＦＦに入力する。一方、ディレイ回路の立ち上がりをトリガとするワンショット回路の出力をＤＦＦのクロック側に入力し、論理積回路からの信号出力時間が、特性のばらつき等でワンショット回路の通常の信号出力時間よりも長くなれば、ＤＦＦの出力をハイとし、第４のＳＷをオンとする。このようにすることで、ゲート抵抗値を下げてターンオフ動作を早める。
【００１５】
また、特許文献３では、ＩＧＢＴのゲート・エミッタ間に併設される２個の抵抗を組み合わせて抵抗値を変えて、高温状態でも、ターンオフ損失を増加させない方策が開示されている。
【００１６】
また、特許文献４では、個々の構成素子の値のばらつきがある場合においても、ＩＧＢＴの電流制限を精度よく安定的に行える方策が開示されている。その内容を説明する。ＩＧＢＴのエミッタ電流を分流してコンパレータに入力し、コンパレータにてセンス電圧を検出するとともに、そのセンス電圧を基準電圧Ｖｒｅｆと比較し、センス電圧が基準電圧Ｖｒｅｆより大きい場合、ＭＯＳ−ＦＥＴをコンパレータにてオンさせ、定電流源でシンク側電流Ｉ１を定電流化しながら、ＩＧＢＴのゲートの電荷を引き抜くことで、ＩＧＢＴの主電流を制限する。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００３−１３４７９７号公報
【特許文献２】特開２００１−３１４０７５号公報
【特許文献３】特開２００２−１１９０４４号公報
【特許文献４】特開２００８−１１８７６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかし、図１１に示すゲート駆動回路８００では、コレクタ電流ＩＣは過電流と判断された時点から減少に転ずるまでの時間が長い。図１０と図１２を比べると、図１１に示すゲート駆動回路８００では、コレクタ電流ＩＣは過電流と判断された時点から減少に転ずるまでの時間が長くなっていることがわかる。この例では、ＩＧＢＴ１が遮断する時点では大きな過電流が流れ、素子が過電流破壊を起こすことが多い。つまり、この方式では負荷短絡時の場合、またＩＧＢＴ１のゲート容量が大きい場合、ミラー容量の影響からゲートの電荷を引き抜くまでに時間がかかり、その間過電流や短絡電流がＩＧＢＴ１に流れ続けてしまい素子破壊を生ずる。
【００１９】
また、特許文献１ではＭＳＯＦＴ（ＭＯＳＦＥＴ１４）とＭＳＩＮＫ（ＭＯＳＦＥＴ１５）を設けて高いサージ（ノイズ）が印加されるのを防止する方策が記載されているが、ＩＧＢＴのゲート電圧をモニタして、ＭＳＩＮＫを切り離し、ＩＧＢＴをソフト遮断することについては記載されていない。
【００２０】
また、特許文献２〜４では、ＩＧＢＴのゲート電圧をモニタするゲート電位モニタ回路を設け、ＩＧＢＴがオン状態を続けている間に、ゲート電圧を急激に低下させるＭＯＳＦＥＴ（ＭＳＩＮＫ）を切り離す。そして、ゲート電圧を緩やかに減少させるＭＯＳＦＥＴ（ＭＳＯＦＴ）を動作させて、ＩＧＢＴをソフト遮断し過電流や短絡電流による素子破壊を防止する。それと同時にノイズの発生を抑制するゲート駆動回路については記載されていない。
【００２１】
この発明の目的は、前記の課題を解決して、過電流や短絡電流が流れたとき素子を素早く確実にソフト遮断し素子破壊を防止しノイズの発生を抑制できる電力用半導体素子のゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、スイッチング素子の主電流に比例したセンス電流が流れるセンス抵抗と、該センス抵抗で発生したセンス電圧を入力する過電流検出回路および短絡検出回路と、前記スイッチング素子のゲート電圧を入力するゲート電位モニタ回路と、前記過電流検出回路の第１出力信号が入力される遅延回路と、前記過電流検出回路、前記短絡検出回路および前記ゲート電位モニタ回路のそれぞれの出力信号が入力される論理回路と、前記遅延回路の出力信号が入力される第１半導体素子と、前記論理回路の出力信号が入力される第２半導体素子と、前記遅延回路の出力信号が入力され前記スイッチング素子を駆動するプリドライブ回路と、該プリドライブ回路の出力信号で前記スイッチング素子へゲート信号を送る出力段回路と、を具備し、前記第１半導体素子および前記第２半導体素子のドレインはそれぞれ前記スイッチング素子のゲートに接続され、前記第１半導体素子および前記第２半導体素子のソースはそれぞれＧＮＤに接続され、前記過電流検出回路は、前記センス電圧が過電流レベルを示す第１基準電圧を超えたときに前記第１出力信号を出力し、前記短絡検出回路は、前記センス電圧が短絡電流レベルを示す第２基準電圧を超えたとき第２出力信号を出力し、前記ゲート電位モニタ回路は、前記スイッチング素子のゲート電圧がゲートしきい値電圧より高い擬似しきい値電圧を超えたときに第３出力信号を出力し、前記センス電圧が前記遅延回路の遅延時間よりも長く短絡電流レベルを示す第２基準電圧を超え続けると第１半導体素子および第２半導体素子がともにオン状態となる構成とする。
【００２３】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記第１半導体素子がｎチャネルの第１ＭＯＳＦＥＴであり、前記第２半導体素子が前記第１半導体素子よりオン抵抗が小さなｎチャネルの第２ＭＯＳＦＥＴであるとよい。
【００２５】
また、特許請求の範囲の請求項３に記載の発明によれば、請求項１に記載の発明において、前記第２半導体素子がオンすることで前記スイッチング素子のゲート電圧の減少を早めることで、前記スイッチング素子の主電流が減少に転じる時間を早め、前記第１半導体がオンすることで、前記スイッチング素子のゲート電圧の減少を緩めて前記スイッチング素子をソフト遮断させるとよい。
【００２６】
また、特許請求の範囲の請求項４に記載の発明によれば、
スイッチング素子の主電流に比例したセンス電流が流れるセンス抵抗と、該センス抵抗で発生したセンス電圧を入力する過電流検出回路および短絡検出回路と、前記スイッチング素子のゲート電圧を入力するゲート電位モニタ回路と、前記過電流検出回路の第１出力信号が入力される遅延回路と、前記過電流検出回路、前記短絡検出回路および前記ゲート電位モニタ回路のそれぞれの出力信号が入力される論理回路と、前記遅延回路の出力信号が入力される第１半導体素子と、前記論理回路の出力信号が入力される第２半導体素子と、前記遅延回路の出力信号が入力され前記スイッチング素子を駆動するプリドライブ回路と、該プリドライブ回路の出力信号で前記スイッチング素子へゲート信号を送る出力段回路と、を具備し、前記第１半導体素子および前記第２半導体素子それぞれのドレインは前記スイッチング素子のゲートに接続され、前記第１半導体素子および前記第２半導体素子それぞれのソースはＧＮＤに接続され、前記論理回路の出力とＳ端子が接続し、前記ゲート電位モニタ回路の出力とＲ端子が接続し、前記第２半導体素子のゲートにＱ端子が接続するワンショット回路を有する構成とする。
【００２７】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項４に記載の発明において、前記ワンショット回路が、セット機能およびリセット機能を有するフリップフロップ回路で構成されるとよい。
【００２８】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１または４に記載の発明において、前記第２半導体素子のドレインと前記スイッチング素子のゲートの間に定電流源を挿入するとよい。
【００２９】
また、特許請求の範囲の請求項７に記載の発明によれば、請求項１に記載の発明において、前記第２半導体素子の代わりに該第２半導体素子を構成要素とする電流ミラー回路を前記スイッチング素子のゲートとＧＮＤの間に挿入するとよい。
【発明の効果】
【００３０】
この発明によれば、ゲート駆動回路に電力用半導体素子のゲートに蓄積された電荷を速やかに引く抜くスイッチング素子と緩やかに引き抜くスイッチング素子を設ける。そして、これらのスイッチング素子がオンするタイミングをずらすことで、過電流や短絡電流が流れたとき素子を素早く確実にソフト遮断することができて、その結果、素子破壊の防止とノイズ発生の抑制を図ることができる。
【００３１】
また、ワンショット回路を設けることで、過電流や短絡電流が振動した場合も、前記の動作を確実に行なうことができる。
【図面の簡単な説明】
【００３２】
【図１】この発明の第１実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
【図２】図１のゲート駆動回路１００の動作波形図である。
【図３】この発明の第２実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
【図４】この発明の第３実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
【図５】図４のゲート駆動回路３００の動作波形図である。
【図６】この発明の第４実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
【図７】この発明の第５実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
【図８】この発明の第６実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
【図９】従来のＩＧＢＴのゲート駆動回路７００を示す回路図である。
【図１０】図９のゲート駆動回路７００の動作波形図である。
【図１１】従来のソフト遮断のためのゲート駆動回路８００を示す回路図である。
【図１２】図１２は、図１１のゲート駆動回路８００の動作波形図である。
【発明を実施するための形態】
【００３３】
実施の形態を以下の実施例で説明する。尚、図９および図１１の従来のゲート駆動回路７００，８００と同一の部位には同一の符号を付した。
【実施例１】
【００３４】
図１は、この発明の第１実施例の電力用半導体素子のゲート駆動回路の要部回路図である。ここでは電力用半導体素子はＩＧＢＴ１を例に挙げた。このＩＧＢＴ１は主電流（コレクタ電流ＩＣ）を検出するセンスエミッタ１ｃを有している。図１において、点線で囲まれた箇所がゲート駆動回路１００である。
【００３５】
ＩＧＢＴ１のコレクタ１ａは主電源の高電位側１３に接続し、エミッタ１ｂは主電源の低電位側であるＧＮＤに接続する。センスエミッタ１ｃはセンス抵抗１２を介してＧＮＤに接続されている。エミッタ電流ＩＥはエミッタ１ｂに流れる主電流である。ＶＯＳはセンス電流ＩＳがセンス抵抗１２を介してＧＮＤへ流れた時に発生する電圧である。ＩＧＢＴ１のコレクタ電流ＩＣはエミッタ電流ＩＥとセンス電流ＩＳに分かれる。センス電流ＩＳの大きさはエミッタ電流ＩＥに比例し、エミッタ電流ＩＥの大きさの数百分の一から数万分の一である。ＶＧはＩＧＢＴ１のゲート電圧である。
【００３６】
ゲート電位モニター回路２は、設定したしきい値電圧ＶＧｔｈとＩＧＢＴ１のゲート電圧ＶＧとを比較する比較器（コンパレータ）であり、ゲート電圧ＶＧがしきい値電圧ＶＧｔｈより大きくなった場合に論理値ハイの信号を出力する。このしきい値電圧ＶＧｔｈはＩＧＢＴ１が実際にオンするＩＧＢＴ素子自体のゲートしきい値電圧ＶＧｔｈｏ（例えば、７Ｖ）に対して高く設定される。そのため、ゲート電圧ＶＧがＶＧｔｈとＶＧｔｈｏの間の電圧にある場合はＩＧＢＴ１はオン状態を維持し続けることになる。つまり、ゲート電位モニタ回路２はＩＧＢＴ１が確実にオン状態を維持している間に後述するＭＳＩＮＫ８をオフさせてＩＧＢＴ１のゲートからＭＳＩＮＫ８を切り離すために必要な回路である。このゲート電位モニタ回路２を設けないとＭＳＩＮＫ８がＩＧＢＴ１のゲートから切り離されないのでＩＧＢＴ１はハード遮断することになる。
【００３７】
短絡検出回路３は、短絡保護しきい値ＶＳＣと前記ＶＯＳとを比較する比較器であり、前記ＶＯＳが短絡保護しきい値ＶＳＣより大きくなった場合に論理値ハイの信号を出力する。
【００３８】
過電流検出回路４は、過電流保護しきい値ＶＯＣと前記ＶＯＳとを比較する比較器であり、前記ＶＯＳが過電流保護しきい値ＶＯＣより大きくなった場合に論理値ハイの信号を出力する。
【００３９】
ディレイ回路５は、ノイズなどで一時的に過電流検出回路４が動作することを回避する目的で設けてある。このディレイ回路５の出力信号は、過電流検出回路４からの信号が入力した時点から一定時間（例えば、４μｓ程度）遅れて出力される。
【００４０】
前記した短絡保護しきい値ＶＳＣと過電流保護しきい値ＶＯＣとの関係は、ＶＳＣ＞ＶＯＣに設定してある。
論理回路６は、ＡＮＤ回路で構成され、ゲート電位モニター回路２と短絡検出回路３および過電流検出回路４のすべてから出力信号が出たときに、出力信号（論理値ハイの信号）を出す。
【００４１】
ｎチャネルＭＯＳＦＥＴであるＭＳＯＦＴ７はＩＧＢＴ１をソフト遮断させるためのものである。このＭＳＯＦＴ７のゲート７ｃはディレイ回路５の出力に、ソース７ｂはＧＮＤに、ドレイン７ａはＩＧＢＴ１のゲート１ｄにそれぞれ接続する。ディレイ回路５からの出力信号は、ＩＧＢＴ１が完全にオフするまでの期間出力されるように設定されている。
【００４２】
ｎチャネルＭＯＳＦＥＴであるＭＳＩＮＫ８はＩＧＢＴ１のゲート電圧ＶＧの低下を早めて、コレクタ電流ＩＣが減少に転じる時点を早める働きをする。ＭＳＩＮＫ８のゲート８ｃは論理回路６の出力に、ソース８ｂはＧＮＤに、ドレイン８ａはＩＧＢＴ１のゲート１ｄにそれぞれ接続する。論理回路６からの出力信号によりＭＳＩＮＫ８はオン状態を維持する。
【００４３】
ｐチャネルＭＯＳＦＥＴであるＭＳＯＵＲＣＥ９のゲート９ｃはプリドライブ回路１１に、ソース９ｂは制御電源の高電位側１４に、ドレイン９ａはＩＧＢＴ１のゲート１ｄにそれぞれ接続する。プリドライバ回路１１からＩＧＢＴ１のオン信号が出た場合にＭＳＯＵＲＣＥ９はオンして、ＩＧＢＴ１をオンさせる。また、ＩＧＢＴ１を通常にオフさせる場合や、負荷短絡や過電流などの異常状態を示す信号が入力された場合はＭＳＯＵＲＣＥ９をオフさせる。
【００４４】
ｎチャネルＭＯＳＦＥＴであるＭＨＯＬＤ１０のゲート１０ｃはプリドライブ回路１１に、ソース１０ｂはＧＮＤに、ドレイン１０ａはＩＧＢＴ１のゲート１ｄにそれぞれ接続する。プリドライブ回路１１からＩＧＢＴ１の過電流などの異常状態を示す信号がない通常のオフ信号が出た場合にＭＨＯＬＤ１０はオンし、ＩＧＢＴ１をオフさせる。また、異常状態を示す信号が入力された場合にはＭＨＯＬＤ１０はオフしたままであって、後述するように、異常状態からＩＧＢＴ１を保護する回路の動作が優先される。
【００４５】
ここで、ＭＳＯＦＴ７、ＭＳＩＮＫ８、ＭＨＯＬＤ１０の各ＭＯＳＦＥＴのオン抵抗は、ＭＳＯＦＴ７のオン抵抗がもっとも大きく、次いでＭＳＩＮＫ８，ＭＨＯＬＤ１０の順となるように設定される。
【００４６】
このように設定することで次に説明するように、ハード遮断をさけた保護動作が可能となる。
図２は、図１のゲート駆動回路１００の動作波形図である。図２を用いてゲート駆動回路１００の動作について説明する。プリドライブ回路１１からＧＮＤ電位の信号が出力されると、ＭＳＯＵＲＣＥ９がオンして、ＩＧＢＴ１のゲート１ｄに正電圧が印加される。このゲート電圧ＶＧが素子自体のゲートしきい値電圧ＶＧｔｈｏを超えた時点でＩＧＢＴ１はオンする。ＩＧＢＴ１がオンするとコレクタ電流ＩＣが流れ始め、ゲート電圧ＶＧはＶＧｔｈｏに達した時点で一定電圧となり、一定電圧の期間が経過した後、再度上昇し制御電源電圧Ｖｃｃに到達し一定電圧となる。ＩＧＢＴ１のエミッタ１ｂにはエミッタ電流ＩＥが流れ、センスエミッタ１ｃにはセンス電流ＩＳが流れる。このセンス電流ＩＳはセンス抵抗１２を通ってＧＮＤへ流れる。このセンス電流ＩＳによってセンス抵抗１２には電圧ＶＯＳが発生する。このセンス電流Ｉｓはコレクタ電流ＩＣに比例し、前記したようにコレクタ電流ＩＣの数百分の１から数万分の一の電流である。
【００４７】
エミッタ電流ＩＥが過電流と判断されるレベルに達した時点にＶＯＳがＶＯＣに達する。このＶＯＳがＶＯＣに達した時点で、過電流が流れたと判断して、過電流検出回路４の出力信号がディレイ回路５に入力されディレイ回路５が動作する。
【００４８】
このディレイ回路５が動作を開始してから一定期間（例えば、４μｓ）後に出力信号（論理値ハイの信号）が出力される。この出力信号が出力されるまでの間、コレクタ電流ＩＣは増加し続ける。このコレクタ電流ＩＣが短絡電流レベルに達する前にディレイ回路５から出力信号が出力されると、ＭＳＯＦＴ７がオンする。同時にディレイ回路５と接続しているプリドライブ回路１１からの信号でＭＳＯＵＲＣＥ９はオフする。ＭＳＯＵＲＣＥ９がオフするので、制御電源の高電位側１４からＭＳＯＦＴ７に流れる電流は停止するので、ＭＳＯＦＴ７にはＩＧＢＴ１のゲートに蓄積した電荷の引き抜き電流のみが流れることになる。ＭＳＯＦＴ７のオン抵抗は大きいため、ゲート電圧ＶＧは緩やかに減少しゲート電圧ＶＧがＶＧｔｈｏに達した時点でコレクタ電流ＩＣは減少に転じる。ゲート電圧ＶＧが緩やかに減少するのでコレクタ電流ＩＣの減少も緩やかになり、コレクタ・エミッタ間電圧波形に重畳される振動が軽減され、ノイズ発生は抑制される。
【００４９】
その後、プリドライブ回路１１からの信号でＭＨＯＬＤ１０がオンすると、ＩＧＢＴ１は完全にオフ状態になる。
また、ディレイ回路５が動作を開始してから出力信号が出力されるまでの期間に、コレクタ電流ＩＣが短絡電流レベルに達すると、ＶＯＳがＶＳＣに達して、論理回路６からＭＳＩＮＫ８に信号が出力され、ＭＳＩＮＫ８がオンする。
【００５０】
ＭＳＩＮＫ８のオン抵抗は小さいので、ゲート電圧ＶＧは急激に低下するがＩＧＢＴ１に流れる短絡電流（コレクタ電流ＩＣ）は増加を続ける。ディレイ回路５の遅延期間が終了してディレイ回路５から出力信号がＭＳＯＦＴ７のゲート７ｃに出力されると、ＭＳＯＦＴ７がオンしてゲート１ｄに蓄積した電荷をＭＳＩＮＫ８とＭＳＯＦＴ７の両方で引き抜くことになる。ゲート電圧ＶＧがＶＧｔｈに達した時点でＭＳＩＮＫ８がオフ状態になり、ゲート１ｄに蓄積された電荷はＭＳＯＦＴ７を通してのみ引き抜かれることになる、ゲート電圧ＶＧの低下は緩やかになる。このゲート電圧ＶＧがＶＧｔｈｏに達した時点でコレクタ電流ＩＣは減少に転ずる。ゲート電圧ＶＧが緩やかに減少するため、コレクタ電流ＩＣも緩やかに減少してＩＧＢＴ１はソフト遮断する。その結果、コレクタ・エミッタ間電圧波形に重畳される振動が軽減され、ノイズ発生が抑制される。
【００５１】
その後、プリドライブ回路１１からの信号でＭＨＯＬＤ１０がオンすると、ＩＧＢＴ１は完全にオフ状態になる。このＭＳＯＵＲＣＥ９とＭＨＯＬＤ１０からなる回路はＩＧＢＴ１を駆動するための出力段回路である。
【００５２】
つぎに、ゲート電位モニタ回路２の働きをさらに説明する。ゲート電位モニタ回路２からの出力信号はゲート電圧ＶＧ＞ＶＧｔｈときに論理回路６へ出力される。ＩＧＢＴ１はゲート電圧ＶＧがＶＧｔｈより高い状態で通常動作している。短絡電流が流れたとき、論理回路６からＭＳＩＮＫ８のゲートに信号が出力され、ＭＳＩＮＫ８がオンしてゲート電圧ＶＧが急激に低下する。
【００５３】
しかし、ゲート電圧ＶＧがＶＧｔｈまで低下した時点でＭＳＩＮＫ８はオフし、ＩＧＢＴ１に短絡電流が流れている間にＩＧＢＴ１のゲートから切り離される。その後のゲート電圧ＶＧの低下はＭＳＯＦＴ７が担当し、ゲート電圧ＶＧは緩やかに低下しＶＧｔｈｏに達して、短絡電流は減少に転じる。ゲート電圧ＶＧの低下が緩やかなためＩＧＢＴ１はソフト遮断になる。
【００５４】
本発明のゲート駆動回路を用いることで、ＩＧＢＴ１に流れる過電流や短絡電流をソフト遮断することができて、素子破壊の防止とノイズ発生の抑制を確実に行なうことができる。
【００５５】
つぎに、過電流や短絡電流が振動した場合にでも、ゲート電圧ＶＧの立下りを第１実施例と同じように早めることができるゲート駆動回路についてを説明する。
【実施例２】
【００５６】
図３は、この発明の第２実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
このゲート駆動回路２００と図１のゲート駆動回路１００との違いは、ワンショット回路１５を追加し、ワンショット回路１５のＳ端子と論理回路６の出力を接続し、Ｒ端子をゲート電位モニタ回路２の出力に接続し、Ｑ端子をＭＳＩＮＫ８のゲート８ｃに接続した点である。このワンショット回路１５はセット機能とリセット機能を有するフリップ・フロップ回路で構成される。
【００５７】
ワンショット回路１５を設けることで、短絡電流が振動した場合も第１実施例と同様にゲート電圧ＶＧの立下りを早めることができる。
また、ゲート駆動回路２００の動作波形は図２と同じである。短絡電流が振動した場合でも最初の振動でＶＯＳがＶＳＣに達した時点でワンショット回路１５が動作を開始し、ＭＳＩＮＫ８がオン状態になり、その後の動作は図１の場合と同じになる。その結果、短絡電流が振動した場合でもゲート電圧ＶＧの立下り時点は遅れることない。
【００５８】
ワンショット回路１５を設けることで、ＩＧＢＴ１に流れる短絡電流が振動した場合にも、第１実施例と同様にＩＧＢＴ１をソフト遮断することができて、素子破壊の防止とノイズ発生の抑制を確実に行なうことができる。
【実施例３】
【００５９】
図４は、この発明の第３実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
このゲート駆動回路３００と図１のゲート駆動回路１００との違いは、図３のワンショット回路１５の他に第２のＭＳＩＮＫ１６も追加した点である。第２のＭＳＩＮＫ１６からもＩＧＢＴ１のゲート１ｄの電荷を引き抜くため、ＶＧは図１のゲート駆動回路１００より早く立ち下がり、コレクタ電流ＩＣが減少に転じる時点をさらに早めることができる。その結果、過電流破壊や短絡電流破壊の防止が一層確実なものになる。
【００６０】
また、短絡電流が振動した場合も図３のゲート駆動回路２００と同様に、ＶＧの立下り時点は遅れることがない。
図５は、図４のゲート駆動回路３００の動作波形図である。図２の波形を点線で示した。このように、コレクタ電流ＩＣが減少に転じる時点を図２より早めることができる。
【実施例４】
【００６１】
図６は、この発明の第４実施例の電力用半導体素子のゲート駆動回路の要部回路図である。このゲート駆動回路４００と図１のゲート駆動回路１００との違いは、ＭＳＩＮＫ８のドレイン８ａとＩＧＢＴ１のゲート１ｄの間に定電流源１７を接続した点である。定電流源１７を接続することで、ゲート１ｄに蓄積された電荷を素早く引き抜くことができて、コレクタ電流ＩＣが減少に転じる時点を早めることができる。その結果、過電流破壊や短絡電流破壊の防止が一層確実なものになる。
【実施例５】
【００６２】
図７は、この発明の第５実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
このゲート駆動回路５００と図６のゲート駆動回路４００との違いは、定電流源１７を電流ミラー回路１８に代えた点である。ＭＳＩＮＫ８は電流ミラー回路１８を構成している。この場合も図４と同様の効果がある。
【実施例６】
【００６３】
図８は、この発明の第６実施例の電力用半導体素子のゲート駆動回路の要部回路図である。
このゲート駆動回路６００と図３のゲート駆動回路２００との違いは、ＭＳＩＮＫ８のドレイン８ａとＩＧＢＴ１のゲート１ｄの間に定電流源１５を接続した点である。
【００６４】
定電流源１７を接続することで、ゲート１ｄに蓄積された電荷を素早く引き抜くことができて、コレクタ電流ＩＣが減少に転じる時点を早めることができる。その結果、過電流破壊や短絡電流破壊の防止が一層確実なものになる。
【００６５】
尚、前記した各ゲート駆動回路１００、２００、３００、４００，５００および６００は、ＩＧＢＴ１が格納されたパッケージとは別体に設けれられる場合もあるが、ゲート駆動回路をＩＧＢＴを格納するパッケージ内に収納してインテリジェントパワーモジュール（ＩＰＭ）として構成してもよい。
【符号の説明】
【００６６】
１    ＩＧＢＴ
１ａ  コレクタ
１ｂ    エミッタ
１ｃ    センスエミッタ
１ｄ    ゲート
２    ゲート電位モニタ回路
３    短絡検出回路
４    過電流検出回路
５    ディレイ回路（遅延回路）
６    論理回路（ＡＮＤ回路）
７    ＭＳＯＦＴ（ｎチャネルＭＯＳＦＥＴ）
７ａ、８ａ  ドレイン
７ｂ，８ｂ  ソース
７ｃ，８ｃ，１６ｃ  ゲート
８    ＭＳＩＮＫ（ｎチャネルＭＯＳＦＥＴ）
９    ＭＳＯＵＲＣＥ（ｐチャネルＭＯＳＦＥＴ）
１０    ＭＨＯＬＤ（ｎチャネルＭＯＳＦＥＴ）
１１    プリドライブ回路
１２    センス抵抗
１３    主電源の高電位側
１４    制御電源の高電位側
１５    ワンショト回路
１６    第２のＭＳＩＮＫ（ｎチャネルＭＯＳＦＥＴ）
１７    定電流源
１８    電流ミラー回路
Ｖｃｃ  制御電源電圧
ＶＧｔｈｏ  素子自体のゲートしきい値電圧
ＶＧｔｈ  設定されたしきい値電圧（＞ＶＧｔｈｏで）を検出する基準電圧
ＶＧ  ゲート電圧
ＶＯＳ  センス電圧（センス抵抗１２で発生する電圧）
ＶＯＣ  過電流レベルを検出する基準電圧
ＶＳＣ  短絡を検出する基準電圧
ＩＣ  コレクタ電流
ＩＥ  エミッタ電流
ＩＳ  センス電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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