(57)【特許請求の範囲】
【請求項１】
複数のワード線と，
複数のビット線と，
強誘電体キャパシタと，前記ワード線の選択に応答して前記強誘電体キャパシタの第１の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタの第２の電極に接続されたプレート線と，
レファレンス用の強誘電体キャパシタと，前記ワード線の選択に応答して前記レファレンス用の強誘電体キャパシタの第１の電極をレファレンス用のビット線に接続するレファレンス用スイッチとを有するレファレンスメモリセルと，
前記レファレンスメモリセルへの書き込みを行う書込み回路を有し，
前記レファレンス用の強誘電体キャパシタが前記書込み回路によりＵタームに書込まれ，
さらに，読み出し動作の時に，前記レファレンス用のビット線の電位に応じてインプリント及び熱減極の劣化モードを判定する劣化モード判定回路と，
前記読み出し動作の時に，前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を，前記強誘電体キャパシタの劣化モードが前記インプリントの劣化モードの時は第１の電圧に制御し，前記劣化モードが前記熱減極の劣化モードの時は前記第１の電圧より高い第２の電圧に制御する印加電圧制御ユニットとを有する強誘電体メモリ。
【請求項２】
複数のワード線と，
複数のビット線と，
強誘電体キャパシタと，前記ワード線の選択に応答して前記強誘電体キャパシタの第１の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタの第２の電極に接続されたプレート線と，
１対のレファレンス用の強誘電体キャパシタと，前記ワード線の選択に応答して前記１対のレファレンス用の強誘電体キャパシタの第１の電極をレファレンス用のビット線対に接続する１対のレファレンス用スイッチとを有するレファレンスメモリセルと，
前記レファレンスメモリセルへの書き込みを行う書込み回路を有し，
前記１対のレファレンス用の強誘電体キャパシタが前記書込み回路によりＵタームとＰタームに書込まれ，
さらに，読み出し動作の時に，前記レファレンス用のビット線対の電位の組合せに応じてインプリント及び熱減極の劣化モードを判定する劣化モード判定回路と，
前記読み出し動作の時に，前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を，前記強誘電体キャパシタの劣化モードが前記インプリントの劣化モードの時は第１の電圧に制御し，前記劣化モードが前記熱減極の劣化モードの時は前記第１の電圧より高い第２の電圧に制御する印加電圧制御ユニットとを有する強誘電体メモリ。
【請求項３】
請求項１または２において，
前記印加電圧制御ユニットは，前記プレート線を駆動するプレート線ドライバを有し，
前記読み出し動作の時に，前記プレート線ドライバは，前記インプリントの劣化モードの時は前記プレート線を第１の電位に駆動し，前記熱減極の劣化モードの時は前記プレート線を前記第１の電位より高い第２の電位に駆動する強誘電体メモリ。
【請求項４】
請求項１または２において，
さらに，前記読み出し動作の時に，選択されたメモリセル内の強誘電体キャパシタの電荷量に応じて記憶データを検出するセンスアンプを有し，
前記印加電圧制御ユニットは，前記プレート線を駆動するプレート線ドライバを有し，
前記読み出し動作の時に，前記プレート線ドライバは，前記プレート線を第１の電位に駆動した後前記第１の電位より高い第２の電位に駆動し，
前記インプリントの劣化モードの時は，前記プレート線が前記第１の電位に駆動された状態で前記センスアンプが動作開始され，前記熱減極の劣化モードの時は，前記プレート線が前記第２の電位に駆動された状態で前記センスアンプが動作開始される強誘電体メモリ。
【請求項５】
請求項１において，
前記印加電圧制御ユニットは，前記ビット線と基準電圧との間に設けられた第１のトランジスタと，前記レファレンス用のビット線と前記基準電圧との間に設けられた第２のトランジスタとで構成されるカレントミラー回路を有し，
前記カレントミラー回路は，前記レファレンス用のビット線の電位に応じて前記ビット線の電位を制御し，前記インプリントの劣化モードの時は前記ビット線を第１のビット線電位に制御し，前記熱減極の劣化モードの時は前記ビット線を前記第１のビット線電位より低い第２のビット線電位に制御する強誘電体メモリ。
【請求項６】
請求項１において，
前記熱減極に劣化する熱処理が行われる場合に前記書込み回路が前記レファレンス用の強誘電体キャパシタをPタームに書き込み，前記レファレンスメモリセルに対応するメモリセルがアクセスされた後は，前記書込み回路が前記レファレンス用の強誘電体キャパシタをUタームに書き込む強誘電体メモリ。
【請求項７】
複数のワード線と，
複数のビット線と，
強誘電体キャパシタと，前記ワード線の選択に応答して前記強誘電体キャパシタの第１の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタの第２の電極に接続されたプレート線と，
読み出し動作の時に，前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を，前記強誘電体キャパシタの劣化モードが第１の劣化モードの時は第１の電圧に制御し，前記劣化モードが第２の劣化モードの時は前記第１の電圧より高い第２の電圧に制御する印加電圧制御ユニットと，
前記読み出し動作の時に，選択されたメモリセル内の強誘電体キャパシタの電荷量に応じて記憶データを検出するセンスアンプとを有し，
前記印加電圧制御ユニットは，前記プレート線を駆動するプレート線ドライバを有し，
前記読み出し動作の時に，前記プレート線ドライバは，前記プレート線を第１の電位に駆動した後前記第１の電位より高い第２の電位に駆動し，
前記第１の劣化モードの時は，前記プレート線が前記第１の電位に駆動された状態で前記センスアンプが動作開始され，前記第２の劣化モードの時は，前記プレート線が前記第２の電位に駆動された状態で前記センスアンプが動作開始される強誘電体メモリ。
【請求項８】
複数のワード線と，
複数のビット線と，
強誘電体キャパシタと，前記ワード線の選択に応答して前記強誘電体キャパシタの第１の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタの第２の電極に接続されたプレート線と，
レファレンス用の強誘電体キャパシタと，前記ワード線の選択に応答して前記レファレンス用の強誘電体キャパシタの第１の電極をレファレンス用のビット線に接続するレファレンス用スイッチとを有するレファレンスメモリセルと，
前記レファレンスメモリセルへの書込み回路と，
読み出し動作の時に，前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を，前記強誘電体キャパシタの劣化モードが第１の劣化モードの時は第１の電圧に制御し，前記劣化モードが第２の劣化モードの時は前記第１の電圧より高い第２の電圧に制御する印加電圧制御ユニットとを有し，
前記第１の劣化モードはインプリントであり，前記第２の劣化モードは熱減極であり，
前記印加電圧制御ユニットは，前記ビット線と基準電圧との間に設けられた第１のトランジスタと，前記レファレンス用のビット線と前記基準電圧との間に設けられた第２のトランジスタとで構成されるカレントミラー回路を有し，
前記カレントミラー回路は，前記レファレンス用のビット線の電位に応じて前記ビット線の電位を制御し，前記第１の劣化モードの時は前記ビット線を第１のビット線電位に制御し，前記第２の劣化モードの時は前記ビット線を前記第１のビット線電位より低い第２のビット線電位に制御し，
前記熱減極に劣化する熱処理が行われる場合に前記書込み回路が前記レファレンス用の強誘電体キャパシタをPタームに書き込み，前記レファレンスメモリセルに対応するメモリセルがアクセスされた後は，前記書込み回路が前記レファレンス用の強誘電体キャパシタをUタームに書き込む強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリは，強誘電体キャパシタとスイッチ用トランジスタとからなるメモリセルを有し，強誘電体キャパシタを２つの自発分極のいずれかにすることで１ビットのデータを記憶する。強誘電体キャパシタの自発分極は電源をオフにしても保持されるので，強誘電体メモリは不揮発性メモリであり，また，高速にデータの読み書きを行うことができる。そのため，ICカード用のLSIチップやTAGチップなどに利用されている。
【０００３】
強誘電体キャパシタは，自発分極の方向によりキャパシタへの電圧印加時の容量および蓄積される電荷量が異なる。読み出し時に強誘電体キャパシタに電圧を印加したときに，自発分極が反転するときの比較的大きな電荷量（Pターム）と，自発分極が反転しないときの比較的小さな電荷量（Uターム）との差に基づいてメモリセルのデータを判別する。このPタームとUタームの電荷量の差が動作マージンになる。
【０００４】
強誘電体キャパシタの劣化モードには，自発分極がある向きで長時間保持されると，その自発分極が高い電圧でなければ反転しないインプリントがある。インプリントになると最初に自発分極を反転する書き込みを行うと，次の読み出し時の動作マージンは特定のキャパシタ印加電圧で最大になり，その前後で動作マージンは小さくなる。そのため，インプリント後の読み出し制御を工夫してインプリント後でもデータを読み出すことができるようにすることが提案されている。例えば，特許文献１，２，３などである。
【０００５】
また，強誘電体メモリについては，特許文献４などに記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−３５１３７３号公報
【特許文献２】特開２００１−２９７５８１号公報
【特許文献３】特開２００７−１８５８５号公報
【特許文献４】特開２００５−３３９７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら，強誘電体キャパシタの劣化モードには，上記のインプリントに加えて，高温状態におかれることで自発分極が減少してPタームとUタームの電荷量の差が小さくなる熱減極がある。そして，これらインプリントと熱減極の劣化モードにおいて，動作マージンが最大になるメモリセルのキャパシタ印加電圧の値は異なっている。そのため，インプリント後の最初の自発分極反転書込み後の読み出し動作マージンに基づいてキャパシタ印加電圧を設定すると，熱減極状態での読み出し動作において動作マージンが小さく誤動作を招く場合がある。
【０００８】
そこで，本発明の目的は，劣化モードにおいて適切に読み出し動作を行うことができる強誘電体メモリを提供することにある。
【課題を解決するための手段】
【０００９】
強誘電体メモリの第１の側面は，複数のワード線と，
複数のビット線と，
強誘電体キャパシタと，前記ワード線の選択に応答して前記強誘電体キャパシタの第１の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタの第２の電極に接続されたプレート線と，
読み出し動作の時に，前記強誘電体キャパシタの劣化モードに応じて，前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を制御する印加電圧制御ユニットとを有する。
【発明の効果】
【００１０】
第１の側面によれば，劣化モードに応じて最適な電圧を強誘電体キャパシタに印加することができ適切に読み出し動作を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】強誘電体キャパシタの劣化モードを説明する図である。
【図２】通常状態と劣化状態のQV特性（キャパシタ印加電圧Vに対する電荷量Qの特性）を示す図である。
【図３】本実施の形態における強誘電体メモリの構成を示す図である。
【図４】第１の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。
【図５】劣化モード判定回路１２が設けられていない強誘電体メモリの動作波形図である。
【図６】第１の実施の形態におけるタイミング生成回路９の一例を示す図である。
【図７】劣化モード判定回路１２の判定信号detがLレベルの場合の強誘電体メモリの動作波形図である。
【図８】劣化モード判定回路１２の判定信号detがHレベルの場合の強誘電体メモリの動作波形図である。
【図９】第２の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。
【図１０】図９の劣化モード判定回路の変型例に対応するタイミング生成回路を示す図である。
【図１１】第１の実施の形態におけるメモリセルアレイとセンスアンプの変型例を示す図である。
【図１２】第１の実施の形態におけるタイミング生成回路９の変型例を示す図である。
【図１３】図１２のタイミング生成回路の場合の強誘電体メモリの動作波形図である。
【図１４】図１２のタイミング生成回路の場合の強誘電体メモリの動作波形図である。
【図１５】図１２のタイミング生成回路の変型例を示す図である。
【図１６】第２の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。
【図１７】第２の実施の形態における読み出し動作を示す波形図である。
【図１８】第２の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。
【発明を実施するための形態】
【００１２】
図１は，強誘電体キャパシタの劣化モードを説明する図である。図１（Ａ）は，劣化していない通常状態でのヒステリシス特性を示す。横軸が強誘電体キャパシタに印加される電圧VCELを，縦軸が自発分極の方向と大きさを示す。キャパシタ印加電圧VCELが０Vの時が残留分極を示し，PタームとUタームの残留分極のいずれかになる。Pタームの自発分極からキャパシタ印加電圧VSELが正電圧にされるとUタームの自発分極になり，一方，Uタームの自発分極からキャパシタ印加電圧VSELが負電圧にされるとPタームの自発分極になる。
【００１３】
そして，読み出し時に，キャパシタ印加電圧VSELが例えば正電圧にされ，その時に自発分極がPタームであれば強誘電体キャパシタから電荷Qpがビット線に出力され，Uタームであれば電荷Quがビット線に出力される。この電荷量Qp,Quの違いに応じてビット線が異なる電位に変化し，もしくはビット線に接続された検出キャパシタの電位が異なり，記憶データが検出される。また，書き込み時は，記憶すべきデータに応じて，キャパシタ印加電圧VSELが正電圧または負電圧に制御される。それに応じて，キャパシタ印加電圧VSELが０Vになった後，強誘電体キャパシタがPタームまたはUタームの自発分極になる。
【００１４】
図１（Ｂ）は，加熱された後の熱減極の劣化モードでのヒステリシス特性を示す。強誘電体キャパシタは，加熱されると自発分極は熱緩和により減少する。これが熱減極である。自発分極の減少によりPターム及びUタームの残留分極は小さくなる。その結果，図１（Ｂ）に示すように，ヒステリシス特性は破線の通常状態から実線の熱減極状態に変化する。そのため，読み出し時の電荷量Qp,Quの差は小さくなり，動作マージンは小さくなる。ただし，Uタームの電荷量Quは通常状態より大きくなり，Pタームの電荷量Qpは通常状態より小さくなる。
【００１５】
熱減極になっても，再度書き込みが行われると自発分極は通常状態の大きさに戻る。
【００１６】
図１（Ｃ）（Ｄ）は，インプリントの劣化モードでのヒステリシス特性を示す。いずれかの自発分極に長時間保持されると，ヒステリシス特性がいずれかの横軸方向にシフトする。これがインプリントである。図１（Ｃ）はUタームで長時間保持された場合であり，長時間保持された後にUタームをPタームに反転するためにはより大きな負電圧を印加することが必要になる。そのため，印加する負電圧が大きくないと反転後の残留電極P1は小さくなる。逆に，図１（Ｄ）はPタームで長時間保持された場合であり，長時間保持された後にPタームをUタームに反転するためにはより大きな正電圧を印加することが必要になる。そのため，印加する正電圧が大きくないと反転後の残留電極U1は小さくなる。
【００１７】
図２は，通常状態と劣化状態のQV特性（キャパシタ印加電圧Vに対する電荷量Qの特性）を示す図である。図２（Ａ）は通常状態のQV特性であり，図１（Ａ）に対応する。また，図２（Ｂ）は通常状態での印加電圧に対するP,Uターム間の電荷量の差の特性である。前述したとおり，Pタームのほうが電荷量が大きい。この特性によれば，読み出し時においてキャパシタ印加電圧を高くすると電荷量の差は徐々に増加し，ある印加電圧以上で飽和する。
【００１８】
図２（Ｃ）はインプリント後反転書込した後でのQV特性である。キャパシタ印加電圧を高くすると，最初にPタームのほうが電荷量が大きくなるが，キャパシタ印加電圧をさらに高くすると，逆転して，Uタームのほうが電荷量が大きくなる。その電荷量の差は，図２（Ｅ）の黒点に示されるとおりである。つまり，読み出し動作時において，電荷量の差が最大（最大動作マージン）になるキャパシタ印加電圧VR1は狭い範囲に限定される。
【００１９】
図２（Ｄ）は熱減極後のQV特性である。通常状態と比較すると，キャパシタ印加電圧をより高くしないと電荷量の差が生成されない。また，印加電圧が十分高くなると電荷量は飽和している。電荷量の差は，図２（Ｅ）の白点に示されるとおりである。つまり，読み出し動作時において，電荷量が最大になるキャパシタ印加電圧VR2は，インプリント後の電荷量が最大になるキャパシタ印加電圧VR1よりも高くなっている。
【００２０】
図２に示されるように，通常状態では読み出し時のキャパシタ印加電圧は，インプリント後の分極反転後での最大マージンが得られる印加電圧VR1でも十分な電荷量の差を得ることができる。しかし，熱減極後ではより高い印加電圧VR2でなければ十分な電荷量の差を得ることができない。つまり，インプリント後において動作マージンが最大になる印加電圧VR1と熱減極後の動作マージンが最大になる印加電圧VR2とは異なっていて，強誘電体メモリの耐インプリント性と耐熱減極性とはトレードオフの関係になっている。
【００２１】
そこで，本実施の形態では，強誘電体メモリの読み出し動作時におけるキャパシタ印加電圧は，通常状態でもインプリントでも読み出しできるように電圧VR1に設計される。そして，熱減極状態が検出される場合は，読み出し動作時におけるキャパシタ印加電圧は，電圧VR1より高い電圧VR2に制御される。
【００２２】
強誘電体メモリは，複数のワード線と，複数のビット線と，強誘電体キャパシタとその第１の電極をワード線の選択に応答してビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと，強誘電体キャパシタの第２の電極に接続されたプレート線とを有する。
【００２３】
したがって，読み出し動作におけるキャパシタ印加電圧は，ワード線が駆動されて強誘電体キャパシタをビット線に接続するスイッチである選択トランジスタがオンになった後のビット線とプレート線との間の電圧である。それゆえ，上記の読み出し動作時におけるキャパシタ印加電圧をVR1,VR2に制御するためには，プレート線の電位を制御するか，ビット線の電位を制御するかのいずれかを行えば良い。
【００２４】
たとえば，米国登録特許７，６７２，１５１Ｂ１に開示されているビット線をグランドレベルでフローティングにして読み出しを行う方式では，読み出し時の強誘電体キャパシタへの印加電圧，すなわちプレート線電圧は，ビット線と容量分割されて強誘電体キャパシタに印加される。したがって，ビット線容量が比較的大きい場合は強誘電体キャパシタに印加される電圧は高くなるため，熱減極後の読み出しマージンは大きくなるのに対して，インプリント後の読み出しマージンは小さい傾向にある。ビット線容量が比較的小さい場合は上記と逆になる。
【００２５】
また，特開２００５−３３９７０４号公報に開示されたビット線にカレントミラー回路を設けた方式では，カレントミラー回路によりビット線電位が低下し強誘電体キャパシタにはより高い電圧が印加される。そのため，熱減極後の読み出しマージンは大きくなるのに対して，インプリント後の読み出しマージンは小さい傾向にある。
【００２６】
このように，強誘電体メモリの構成に対応して，最適な印加電圧に制御させることが求められる。
【００２７】
さらに，図２に示されるとおり，通常状態とインプリント後反転後の状態でのUタームの電荷量よりも，熱減極後のUタームの電荷量のほうが大きい。したがって，Uタームに書込まれたレファレンスメモリセルの強誘電体キャパシタの電荷量を監視することで，熱減極の劣化モードか否かを検出することができる。本実施の形態では，この劣化モードの判定結果に応じて，上記のキャパシタ印加電圧をVR1かVR2に制御する。
【００２８】
［第１の実施の形態］
図３は，本実施の形態における強誘電体メモリの構成を示す図である。強誘電体メモリは，複数のメモリセル（図示せず）が設けられたメモリセルアレイ１０を有する。メモリセルアレイ１０内には，メモリセルに加えて，複数のワード線WLと，複数のプレート線PLと，図示しない複数のビット線が設けられている。
【００２９】
強誘電体メモリは，外部から入力されるクロックCKを入力するクロックバッファ１と，アドレスAddを入力するアドレスバッファ２と，ライトイネーブル信号WEを入力するWEバッファ３とを有する。クロックCKは，例えば，アクセスタイミングを示す信号であり，クロックCKがHレベルになると，読み出し動作または書込み動作のアクセス動作が開始される。クロックCKは，アドレスバッファ２とWEバッファ３にも供給され，クロックCKがLレベルからHレベルに立ち上がると，それに応答して，アドレスバッファ２がアドレス信号Addを取り込み，WEバッファ３がライトイネーブル信号WEを取り込む。
【００３０】
ライトイネーブル信号WEのレベルに応じて，WEバッファ３は，書込み動作か読み出し動作かを示す入出力コントロール信号I/O-CONを生成し，それに基づいて，I/Oバッファ８は，読み出し動作であれば出力状態に制御され，書込み動作であれば入力状態に制御される。
【００３１】
アドレスバッファ２が入力したアドレスAddのうち，ロウアドレスRAddはロウデコーダ４に供給され，コラムアドレスCAddはコラムデコーダ７に供給される。ロウデコーダ４は，ロウアドレスRAddをデコードして，ワード線WLとプレート線PLの選択信号SELを出力する。この選択信号SELに応答して，ワード線，プレート線ドライバ５は，選択されたワード線WLとプレート線PLとをそれぞれ駆動する。この駆動タイミングは，タイミング生成回路９により制御される。
【００３２】
センスアンプ６は，読み出し動作では，選択されたメモリセル内の強誘電体キャパシタの自発分極に応じて生成されるビット線電位の変化や，ビット線に接続される回路の電位の変化に応じて，メモリセル内のデータを検出する。一方，センスアンプ６は，書込み動作では，I/Oバッファ８から入力された書き込みデータに応じてビット線を駆動して，選択されたメモリセル内の強誘電体キャパシタに書込みデータに対応した電圧を印加しデータに対応する自発分極にする。センスアンプの駆動タイミングは，タイミング制御回路９により制御される。
【００３３】
タイミング生成回路９は，クロック信号CKの立ち上がりエッジに応答して，各種のタイミング信号を生成する。たとえば，プレート線PLを駆動するタイミング信号PL1,PL2や，センスアンプ６の動作開始信号SA1,SA2などである。また，タイミング生成回路９は，メモリセルアレイ１０内のレファレンスメモリセルから熱減極か否かを検出する判定信号detに応じて，上記のタイミング信号のタイミングを制御する。
【００３４】
図４は，第１の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。メモリセルアレイ内のデータを記憶する通常のメモリセルMCは，前述の米国特許第７，６７２，１５１ Ｂ１記載されている2T2C（２つのトランジスタと２つの強誘電体キャパシタ）型強誘電体メモリであり，ビット線対BL,xBLはセンスアンプSAに接続されている。ワード線WLにゲートが接続されたスイッチングトランジスタQ1,Q2と，それらスイッチングトランジスタQ1,Q2とプレート線PLとの間にそれぞれ強誘電体キャパシタC1,C2が設けられている。
【００３５】
一方，強誘電体メモリは，劣化モード判定回路１２として，メモリセルMCと同じワード線WL及びプレート線PLに接続されたレファレンスメモリセルRMCを有する。レファレンスメモリセルRMCは，スイッチングトランジスタQrefと強誘電体キャパシタCrefとを有する。そして，トランジスタQrefにはレファレンスビット線RBLが接続され，そのレファレンスビット線RBLにはレファレンスセンスアンプRSAと，劣化モードを検出するシュミットトリガ回路SMTとが設けられている。レファレンスセンスアンプRSAの一方のノードは電源VDDに接続されHレベルにされ，その結果，レファレンスビット線RBLは常時Lレベル，たとえばグランド電位，である。
【００３６】
レファレンスメモリセルRMCには，常時Uタームとなるデータが書き込まれる。また，通常のメモリセルMCには記憶すべきデータが書き込まれる。読み出し動作時において，ビット線BL,xBL，RBLがたとえばグランド電位でフローティングにされた後，ワード線WLとプレート線PLを後述するように駆動し，センスアンプイネーブル信号SAENの立ち上がりに応答して両センスアンプSA,RSAがイネーブル状態になる。センスアンプSAは，ビット線BL,xBLの電位差を検出し，メモリセルMCに再書き込みを行う。一方，レファレンスセンスアンプRSAは，レファレンスビット線RBLをLレベルに駆動して，レファレンスメモリセルRMCにUタームのデータを書き込む。
【００３７】
前述のとおり，通常状態やインプリントによる劣化が生じた場合に比べて，熱減極により劣化した場合の方が，Uタームの電荷量が大きい。そのため，熱減極の劣化時は，レファレンスビット線RBLの電位が通常状態やインプリントの劣化時よりも高くなる。そこで，シュミットトリガ回路SMTの閾値電圧を，熱減極の劣化時と，通常状態及びインプリントの劣化時との間の電位に設定しておけば，シュミットトリガ回路SMTの出力により，熱減極の劣化が発生したか否かを検出することができる。このシュミットトリガ回路SMTは，基準電圧とレファレンスビット線RBLの電位とを比較する比較器でもよい。
【００３８】
図５は，劣化モード判定回路１２が設けられていない強誘電体メモリの動作波形図である。最初は，ビット線対BL,xBLはグランド電位にリセットされフローティング状態にされている。そこで，クロックCKが立ち上がると，ワード線WLがHレベルに駆動され，プレート線PLがHレベルに駆動される。プレート線PLがHレベルになると，ビット線対BL,xBLとプレート線PLとの間の強誘電体キャパシタC1,C2には，図１に示した正電圧が印加され，Pタームのキャパシタからはより多くの電荷が，Uタームのキャパシタからはより少ない電荷が発生し，Pターム側のビット線はUターム側より高い電位になる。その後，センスアンプ制御信号SA1の立ち上がりでセンスアンプSAがイネーブルとなって動作を開始し，ビット線対BL,xBLの電位差を検出し，一方をHレベルに他方をLレベルに駆動する。その後，プレート線PLがHレベルの間はPタームの書き込みが行われ，プレート線PLがLレベルになるとUタームの書き込みが行われる。これが再書き込み動作である。
【００３９】
図６は，第１の実施の形態におけるタイミング生成回路９の一例を示す図である。クロックCKの立ち上がりエッジは，遅延時間τ１，τ２，τ３をそれぞれ遅延させる遅延回路群により遅延され，図５のプレート線制御信号PL1とセンスアンプ制御信号SA1とが生成される。さらに，タイミング生成回路９は，図４の劣化モード判定回路１２内のシュミットトリガ回路SMTの判定信号detと第１のプレート線制御信号PL1とを入力するANDゲート１４と，その出力と遅延時間τ３の出力とを入力するORゲート１６とを有し，ORゲート１６は第２のプレート線制御信号PL2を生成する。
【００４０】
図３のプレート線ドライバ５は，第１のプレート線制御信号PL1に応答してプレート線PLを第１の電位に駆動し，さらに，第２のプレート線制御信号PL2に応答してプレート線PLを第１の電位より高い第２の電位に駆動する。
【００４１】
図７は，劣化モード判定回路１２の判定信号detがLレベルの場合の強誘電体メモリの動作波形図である。強誘電体メモリが通常状態またはインプリント後の状態の時は，判定信号detがLレベルになる。そのため，タイミング生成回路９では，ANDゲート１４の出力がLレベルのままになり，第１のプレート線制御信号PL1，センスアンプ制御信号SA1，第２のプレート線制御信号PL2の順番でそれぞれHレベルになる。
【００４２】
第１のプレート線制御信号PL1がHレベルになると，プレート線PLが第１の電位に駆動され，その後，センスアンプSAがイネーブルになり，ビット線対BL,xBLの電位差を検出する。そして，その後に第２のプレート線制御信号PL2がHレベルになり，プレート線PLが第２の電位に駆動される。やがて，プレート線PLがLレベルになり，再書き込み動作は終了する。
【００４３】
図８は，劣化モード判定回路１２の判定信号detがHレベルの場合の強誘電体メモリの動作波形図である。強誘電体メモリが熱減極後の状態の時は，判定信号detがHレベルになる。そのため，タイミング生成回路９では，判定信号detのHレベルに応答してANDゲート１４の出力がHレベルになり，第１のプレート線制御信号PL1，第２のプレート線制御信号PL2，センスアンプ制御信号SA1の順番でそれぞれHレベルになる。
【００４４】
したがって，第１のプレート線制御信号PL1がHレベルになると，プレート線PLが第１の電位に駆動され，さらに，判定信号detがHレベルになると，第２のプレート線制御信号PL2がHレベルになり，プレート線PLが第２の電位に駆動される。その後，センスアンプSAがイネーブルになり，ビット線対BL,xBLの電位差を検出する。その後にやがて，プレート線PLがLレベルになり，再書き込み動作は終了する。
【００４５】
図８の熱減極後の状態では，プレート線PLが２段階の駆動により，図７の通常状態およびインプリント後の状態よりもプレート線PLがより高く駆動され，強誘電体キャパシタに印加される電圧をより高くすることができる。その結果，図２（Ｅ）に示すように，熱減極後の状態での動作マージンを最大にすることができる。
【００４６】
このように，レファレンスビット線RBLの電位がシュミットトリガ回路SMTの閾値を超えない場合には，強誘電体キャパシタの印加電圧が，インプリント現象により劣化した場合の最大マージンに対応する電圧VR1になるように，ビット線容量と強誘電体キャパシタの容量とプレート線PLの第１の電位とが調整されていることが望ましい。そして，レファレンスビット線RBLの電位がシュミットトリガ回路SMTの閾値を超える場合は，強誘電体キャパシタの印加電圧は，熱減極後の劣化状態での最大動作マージンに対応する電圧VR2になるように，上記の容量と第２の電位とが調整されていることが望ましい。
【００４７】
図９は，第１の実施の形態における劣化モード判定回路の変型例を示す図である。この劣化モード判定回路１２は，図４のような特別のレファレンスメモリセルではなく，通常のメモリセルと同じ2T2C型のメモリセルからなるレファレンスメモリセルRMCである。そして，このレファレンスメモリセルRMCにはビット線対BL,xBLが接続され，センスアンプRSAが接続される。ここまでの構成は，通常のメモリセルとビット線対とセンスアンプと同じである。ただし，劣化モード判定回路１２は，ビット線対それぞれの電位を検出するシュミットトリガ回路SMT,SMTxが設けられている。
【００４８】
2T2C型のレファレンスメモリセルRMCは，一対の強誘電体キャパシタCref1,Cref2のうち一方にはPタームが他方にはUタームが必ず書き込まれる。読み出し動作時において，ビット線対がグランド電位でフローティングになったあとワード線WLがHレベルに駆動されると，Pターム側のビット線の電位はより高くなり，Uターム側のビット線の電位はそれほど高くならない。一方，熱減極後の状態では，Uターム側のビット線の電位が，通常状態やインプリント後の状態よりも高くなる。
【００４９】
そこで，両シュミットトリガ回路SMT,SMTxの閾値電圧を，通常状態やインプリント後の状態でのUターム側ビット線電位と，熱減極後の状態でのUターム側ビット線電位との間に設定しておく。そのように設定すると，通常状態やインプリント後の状態では，両シュミットトリガ回路の出力det,detxは，H,LレベルまたはL,Hレベルになる。一方，熱減極後の状態では，H,Hレベルになる。この出力論理の違いにより熱減極後の状態か否かを検出することができる。
【００５０】
図１０は，図９の劣化モード判定回路の変型例に対応するタイミング生成回路を示す図である。図６のタイミング生成回路９とは，２つのシュミットトリガ回路SMT,SMTxの出力のAND論理を出力するANDゲート１７が追加されている点で異なる。それ以外は，図６と同じである。すなわち，２つのシュミットトリガ回路SMT,SMTxの出力が共にHレベルの場合，熱減極後の状態に該当し，ANDゲート１７の出力がHレベルになる。それ以外の通常状態やインプリント後の状態では，２つのシュミットトリガ回路SMT,SMTxの出力がH,LレベルまたはL,Hレベルになり，ANDゲート１７の出力がLレベルになる。この２つの状態に対応して，前者の場合は，PL1,PL2,SA1の順に生成され，後者の場合はPL1,SA1,PL2の順に生成される。
【００５１】
図１１は，第１の実施の形態におけるメモリセルアレイとセンスアンプの変型例を示す図である。この変型例では，劣化モード判定回路１２が図４の回路と同様に1T1C型のレファレンスメモリセルRMCとレファレンスビット線RBLとシュミットトリガ回路SMTとを有する。ただし，レファレンスセンスアンプRSAは，レファレンスデータRDATAに応じてレファレンスビット線RBLを駆動して，レファレンスメモリセルRMCの強誘電体キャパシタCrefにPタームまたはUタームの任意のデータを書き込むことができる。レファレンスデータRDATAはインバータINV1を介してレファレンスセンスアンプRSAの一方のノードに入力され，レファレンスビット線RBLはレファレンスデータRDATAのH，Lレベルに対応した高いまたは低い電圧に駆動され，レファレンスキャパシタCrefには高い電圧または低い電圧が印加され，PタームまたはUタームが書き込まれる。
【００５２】
図２に示したとおり，通常状態やインプリント後の状態よりも熱減極後の状態のほうが，Uタームでの電荷量が多い。しかし，その電荷量の差はそれほど大きくない場合がある。そこで，強誘電体メモリが半田付けされるなど熱処理を加えられる場合には，熱減極後の状態になる蓋然性が高いので，レファレンスメモリセルRMCにPタームを書き込んで，図１１の劣化モード判定回路１２が確実にレファレンスビット線RBLの電位を高くしてシュミットトリガ回路SMTの判定信号detがHレベルになるようにする。その結果，熱減極後の状態では，第２のプレート線駆動後にセンスアンプがイネーブルになるので，読み出し時の動作マージンを最大にすることができる。
【００５３】
一方，熱減極後の状態は，メモリセルの強誘電体キャパシタが再書き込みされると解消される。よって，熱減極後の状態で１回読み出し動作を行って再書込を行った後は，劣化モード判定回路１２内のレファレンスメモリセルRMCにはUタームを書き込んでおく。その結果，以後の読み出し動作では，劣化モード判定回路１２が，通常状態やインプリント後の状態と，熱減極後の状態とを適切に区別することができる。
【００５４】
レファレンスメモリセルRMCは，通常のメモリセルのアクセス単位毎に設けられることが望ましい。そして，熱減極後の状態で，そのアクセス単位毎に再書込が行われる時に，レファレンスメモリセルRMCにUタームを書き込むようにする。つまり，再書込のタイミングでレファレンスデータRDATAをLレベルにしておけば，レファレンスメモリセルRMCにはUタームが再書き込みされる。その結果，その後の読み出し動作では，劣化モード判定回路の判定結果に応じて，強誘電体キャパシタへの印加電圧を最適な電圧に制御することができる。
【００５５】
なお，図１１の強誘電体メモリのタイミング生成回路９は，図６と同じである。
【００５６】
図１２は，第１の実施の形態におけるタイミング生成回路９の変型例を示す図である。このタイミング生成回路９は，図４の強誘電体メモリと劣化モード判定回路に適用される。また，図６，１０と異なり，シュミットトリガ回路SMTの判定信号detに応じて，第１，第２のセンスアンプ制御信号SA1，SA2のいずれか一方を出力する。判定信号detがLレベルの場合（通常動作状態やインプリント後の状態），PL1,SA1,PL2の順番に制御信号が生成される。一方，判定信号detがHレベルの場合（熱減極後の状態），PL1,PL2,SA2の順に制御信号が生成される。つまり，このタイミング生成回路９は，判定信号detがLかHレベルかに応じて，センスアンプ制御信号を第１，第２のプレート線制御信号PL1,PL2の間に生成するか，後に生成するかのいずれかである。
【００５７】
図１３は，図１２のタイミング生成回路の場合の強誘電体メモリの動作波形図である。図１３は，レファレンスビット線RBLの電位がシュミットトリガ回路SMTの閾値電圧より低く，判定信号det＝Lレベル（通常動作状態やインプリント後の状態）の例である。図１２のタイミング生成回路９は，インバータ１８とANDゲート１９により第１のセンスアンプ制御信号SA1はHレベルになるが，ANDゲート２０により第２のセンスアンプ制御信号SA2は生成されない。したがって，制御信号は，PL1,SA1,PL2の順番に生成され，プレート線PLが１段階目の駆動で比較的低い電位に駆動された後に，センスアンプがイネーブル状態にされる。そのため，メモリセルMC内の強誘電体キャパシタC1，C2への印加電圧は比較的低い電圧になり，インプリント後の状態で最大動作マージンで読み出しを行うことができる。
【００５８】
図１４は，図１２のタイミング生成回路の場合の強誘電体メモリの動作波形図である。図１４は，レファレンスビット線RBLの電位がシュミットトリガ回路SMTの閾値電圧より高く，判定信号det＝Hレベル（熱減極後の状態）の例である。図１２のタイミング生成回路９は，インバータ１８とANDゲート１９により第１のセンスアンプ制御信号SA1はHレベルにならないが，ANDゲート２０により第２のセンスアンプ制御信号SA2は生成される。したがって，制御信号は，PL1,PL2,SA1の順番に生成され，プレート線PLが２段階の駆動で図１３よりも比較的高い電位に駆動された後に，センスアンプがイネーブル状態にされる。そのため，メモリセルMC内の強誘電体キャパシタC1，C2への印加電圧は比較的高い電圧になり，熱減極後の状態で最大動作マージンで読み出しを行うことができる。
【００５９】
図１５は，図１２のタイミング生成回路の変型例を示す図である。このタイミング生成回路は，図９の劣化モード判定回路１２に適用される。すなわち，図９の劣化モード判定回路１２は，２つのシュミットトリガ回路SMT,SMTxの判定信号det,detxの論理により，通常動作状態やインプリント後の状態と，熱減極後の状態とを区別する。そこで，図１５のタイミング生成回路は，２つのシュミットトリガ回路SMT,SMTxの判定信号det,detxを入力するANDゲート２１を設けて，その出力がインバータ１８とANDゲート２０に入力されている。それ以外の構成は，図１２のタイミング生成回路と同じである。
【００６０】
したがって，図１５のタイミング生成回路９は，判定信号det,detxがH,LレベルまたはL,Hレベルの場合，制御信号をPL1,SA1,PL2の順に生成し，強誘電体メモリは図１３のように動作し，一方，判定信号det,detxがH,Hレベルの場合，制御信号をPL1,PL2,SA2の順に生成し，強誘電体メモリは図１４のように動作する。
【００６１】
［第２の実施の形態］
図１６は，第２の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。このメモリセルアレイは，通常のメモリセルMCに接続されるビット線対BL,xBLと，レファレンスメモリセルRMCに接続されるレファレンスビット線RBLとに，トランジスタQCM,xQCM,RQCMを設け，それらのトランジスタのゲートをレファレンスビット線RBLに接続したカレントミラー回路３０を有する。トランジスタQCM,xQCM,RQCMの閾値電圧は同等である。さらに，メモリセルアレイは，カレントミラー回路３０のトランジスタQCM,xQCM,RQCMのソースとグランドVSSとの間に設けられスイッチ信号SWに応答して導通するトランジスタからなるスイッチ回路３２を有する。これらのトランジスタはいずれもNチャネルMOSトランジスタである。
【００６２】
劣化モード判定回路１２は，1T1C型のレファレンスメモリセルRMCと，レファレンスビット線RBLと，レファレンスセンスアンプRSAと，レファレンスデータRDATAをセンスアンプRSAに入力するインバータINV2とを有する。
【００６３】
図１６において，カレントミラー回路３０の動作は以下の通りである。読み出し動作において，ビット線BL,xBLとレファレンスビット線RBLをグランド電位でフローティングにしたあと，ワード線WLをHレベルに駆動し，さらにプレート線PLをLレベルからHレベルに駆動すると，各ビット線には強誘電体キャパシタC1,C2,Crefの自発分極に対応した電荷が出力される。Pタームならより多くの電荷が出力され，Uタームならそれより少ない電荷が出力される。
【００６４】
そこで，スイッチ信号SWがHレベルになると，スイッチ回路３２のトランジスタがオンになり，カレントミラー回路３０内のトランジスタのソースがグランド電位VSSになる。そして，レファレンスビット線RBLの電位がカレントミラー回路３０内のトランジスタRQCMの閾値以上に上昇すると，トランジスタQCM,xQCM,RQCMがオンになり，レファレンスビット線RBLが閾値電圧に低下するまでそのオン状態が継続し，それぞれのビット線BL,xBL,RBLの電荷が引き抜かれてそれらの電位が低下する。つまり，レファレンスビット線RBLの電位が高いほど，それぞれのビット線BL,xBL,RBLから引き抜かれる電荷量が大きくなりそれらの電位の低下量は大きくなる。
【００６５】
特開２００５−３３９７０４号公報によれば，このカレントミラー回路３０は，ビット線対BL,xBLの長さが異なりその容量が異なった場合でも，読み出し動作において，ワード線WLをHレベルにしプレート線PLをHレベルに駆動したときのビット線対BL,xBLのH,Lレベルを同程度にして，センスアンプSAのセンス動作が適切に行われるようにしている。
【００６６】
第２の実施の形態では，加熱工程が予定されて熱減極が発生する予定がある場合に，レファレンスデータRDATA＝HによりレファレンスセンスアンプRSAからレファレンスキャパシタCrefにPタームを書き込む。それにより，読み出し動作において，レファレンスビット線RBLの電位はUタームを書き込んだ場合よりも高くなり，トランジスタRQCMの閾値電圧より高くなる。その結果，カレントミラー回路３０のトランジスタがオンになり，より長い時間オン状態を維持するので，ビット線対BL,xBLの電位がより低下し，プレート線PLをHレベルにした時のメモリセルMC内の強誘電体キャパシタC1,C2に印加される電圧をより大きくすることができる。つまり，熱減極後の読み出し動作において，強誘電体キャパシタに印加される電圧を通常状態やインプリント後の状態よりも高くして，PタームとUタームに対応するビット線対の電位差のマージンが最大になるようにすることができる。
【００６７】
このように，第２の実施の形態では，第１の実施の形態のようにプレート線PLの電位を熱減極後の状態のほうが通常状態やインプリント後の状態よりも高くする代わりに，ビット線対BL,xBLの電位をより低くすることで，動作マージンを最大にするという同じ作用効果を得ている。しかも，レファレンスキャパシタCrefにPタームを書き込むことで確実にレファレンスビット線RBLの電位を高くしてカレントミラー回路がオンするようにしている。
【００６８】
図１７は，第２の実施の形態における上記の読み出し動作を示す波形図である。図１７（Ａ）は，レファレンスキャパシタCrefにPタームが書き込まれている例であり，ワード線WLがHレベルに駆動され，その後プレート線PLもHレベルに駆動される。それと同時にスイッチ信号SWがHレベルにされる。その時，レファレンスビット線RBLの電位がカレントミラー回路のトランジスタの閾値電圧Vthを超えてそのトランジスタがオンし，ビット線対BL,xBLのうち，特に高い電位のビット線の電位が低下している。その後，センスアンプイネーブル信号SAENがHレベルになりセンスアンプSAが活性化されて，大きな動作マージンでビット線対BL,xBLの電位差を検出し，HレベルとLレベルに駆動している。
【００６９】
熱減極後の読み出し動作が完了してメモリセルMCが再書き込みされるときに，レファレンスデータRDATAがLレベルにされ，レファレンスメモリセルRMCのレファレンスキャパシタCrefにはUタームが書き込まれる。Uタームが書き込まれると，次の読み出し動作において，通常動作状態であれば，レファレンスビット線RBLの電位はPタームが書き込まれていた場合ほど高くならない。例えば，レファレンスビット線RBLの電位がトランジスタの閾値電圧Vthを超えなければカレントミラー回路のトランジスタがオンせず，ビット線対BL,xBLの電位の低下はない。前述したとおり，レファレンスメモリセルRMCは，通常のメモリセルのアクセス単位毎に設けられ，アクセスが行われて再書込が行われた通常メモリセルMCに対するレファレンスメモリセルにUタームが書き込まれる。
【００７０】
図１７（Ｂ）は，レファレンスキャパシタCrefにUタームが書き込まれている例であり，ワード線WLがHレベルに駆動され，その後プレート線PLもHレベルに駆動される。それと同時にスイッチ信号SWがHレベルにされる。その時，レファレンスビット線RBLの電位がカレントミラー回路のトランジスタの閾値電圧Vthを超えないため，そのトランジスタがオンせず，ビット線対BL,xBLの電位の低下は発生しない。つまり，強誘電体キャパシタに印加される電圧は，Pタームを書き込んだ場合よりも低くなっている。
【００７１】
ただし，レファレンスキャパシタCrefにUタームが書き込まれている場合であっても，熱減極後の状態で読み出し動作が行われると，Uタームであってもレファレンスビット線RBLの電位が図１７（Ａ）に示されるようにカレントミラー回路のトランジスタの閾値電圧を超えてオンし，ビット線対BL,xBLの電荷が引き抜かれ電位が低下する。もしそのように動作すれば，熱減極後の状態では，自動的にビット線対BL,xBL，特に高い電位のビット線の電位が引き下げられて，メモリセルMC内の強誘電キャパシタに印加される電圧を熱減極後の状態での動作マージンが最大になる電圧まで高くすることができる。一方，通常状態やインプリント後の状態では，Uタームによるレファレンスビット線RBLの電位上昇は小さく，カレントミラー回路のトランジスタがオンせず，ビット線対BL,xBLの電位の低下はない。したがって，インプリント後の状態でのビット線対の電位差を最大動作マージンに制御することができる。
【００７２】
図１８は，第２の実施の形態における強誘電体メモリのメモリセルアレイと劣化モード判定回路とを示す図である。図１８において図１６と異なる構成は，レファレンスビット線RBLの電位を検出するシュミットトリガ回路SMTが設けられ，その判定信号detがスイッチ信号SWとしてスイッチ回路３２のトランジスタのゲートに供給されている。そして，レファレンスキャパシタCrefにはUタームが予め書き込まれている。また，シュミットトリガ回路SMTの閾値は，通常動作状態やインプリント後の状態でのUタームによるレファレンスビット線RBLの電位と，熱減極後の状態でのUタームによるレファレンスビット線RBLの電位との間に設定されている。
【００７３】
そして，図４と同様に，熱減極後の状態ではUタームの電荷量が大きくなり，レファレンスビット線RBLの電位がより高くなる。それをシュミットトリガ回路SMTが検出して判定信号detをHレベルにし，スイッチ回路３２がオンになりカレントミラー回路３０が動作し，ビット線対BL,xBLの電位を低下させる。一方，熱減極後の状態以外では，Uタームの電荷量が小さいので，レファレンスビット線RBLの電位は熱減極後よりも低くなる。それをシュミットトリガ回路SMTが検出して判定信号detをLレベルにし，スイッチ回路３２がオフにままとなり，カレントミラー回路３０はオンせず，ビット線対BL,xBLの電位の低下は生じない。
【００７４】
このように，レファレンスビット線RBLの電位の高さをシュミットトリガ回路SMTで検出してスイッチ回路を制御することで，カレントミラー回路の動作を制御し，熱減極後の状態では，ビット線対BL,xBLの電位をより低下させて強誘電キャパシタに印加される電圧を高くし，最大動作マージンにすることができる。
【００７５】
第２の実施の形態においても，ビット線対の容量と強誘電体キャパシタの容量比や，カレントミラー回路の閾値電圧などを調整して，レファレンスキャパシタCrefにUタームを書き込んだ場合に，通常状態やインプリント後の状態において通常のメモリセル内の強誘電体キャパシタの印加電圧がインプリント後の状態で最大動作マージンを得ることができる電圧になるように設計しておくことが望ましい。
【００７６】
以上説明したとおり，本実施の形態の強誘電体メモリは，劣化モードの一つである熱減極後の状態において，通常のメモリセル内の強誘電体キャパシタの印加電圧をインプリント後の状態よりも高くして，動作マージンを大きくすることができ，読み出し動作を適切に行うことができる。
【００７７】
以上の実施の形態をまとめると，次の付記のとおりである。
【００７８】
（付記１）
複数のワード線と，
複数のビット線と，
強誘電体キャパシタと，前記ワード線の選択に応答して前記強誘電体キャパシタの第１の電極を前記ビット線に接続するスイッチとをそれぞれ有する複数のメモリセルと，
前記強誘電体キャパシタの第２の電極に接続されたプレート線と，
読み出し動作の時に，前記強誘電体キャパシタの劣化モードに応じて，前記ビット線とプレート線との間の強誘電体キャパシタの印加電圧を制御する印加電圧制御ユニットとを有する強誘電体メモリ。
【００７９】
（付記２）
付記１において，
前記印加電圧制御ユニットは，前記劣化モードが第１の劣化モードの時は前記印加電圧を第１の電圧に制御し，前記劣化モードが第２の劣化モードの時は前記印加電圧を前記第１の電圧より高い第２の電圧に制御する強誘電体メモリ。
【００８０】
（付記３）
付記２において，
前記印加電圧制御ユニットは，前記プレート線を駆動するプレート線ドライバを有し，
前記読み出し動作の時に，前記プレート線ドライバは，前記第１の劣化モードの時は前記プレート線を第１の電位に駆動し，前記第２の劣化モードの時は前記プレート線を前記第１の電位より高い第２の電位に駆動する強誘電体メモリ。
【００８１】
（付記４）
付記２において，
さらに，前記読み出し動作の時に，選択されたメモリセル内の強誘電体キャパシタの電荷量に応じて記憶データを検出するセンスアンプを有し，
前記印加電圧制御ユニットは，前記プレート線を駆動するプレート線ドライバを有し，
前記読み出し動作の時に，前記プレート線ドライバは，前記プレート線を第１の電位に駆動した後前記第１の電位より高い第２の電位に駆動し，
前記第１の劣化モードの時は，前記プレート線が前記第１の電位に駆動された状態で前記センスアンプが動作開始され，前記第２の劣化モードの時は，前記プレート線が前記第２の電位に駆動された状態で前記センスアンプが動作開始される強誘電体メモリ。
【００８２】
（付記５）
付記４において，
さらに，前記プレート線ドライバの駆動タイミングと前記センスアンプの動作開始タイミングを制御するタイミング制御回路を有し，
前記タイミング制御回路は，前記プレート線を前記第１の電位から第２の電位に移行する移行タイミングを，前記劣化モードに応じて，前記センスアンプの動作開始タイミングの前か後かに切り替え制御する強誘電体メモリ。
【００８３】
（付記６）
付記４において，
さらに，前記プレート線ドライバの駆動タイミングと前記センスアンプの動作開始タイミングを制御するタイミング制御回路を有し，
前記タイミング制御回路は，前記センスアンプの動作開始タイミングを，前記劣化モードに応じて，前記プレート線を前記第１の電位から第２の電位に移行する移行タイミングの前か後かに切り替え制御する強誘電体メモリ。
【００８４】
（付記７）
付記２において，
さらに，レファレンス用の強誘電体キャパシタと，前記ワード線の選択に応答して前記レファレンス用の強誘電体キャパシタの第１の電極をレファレンス用のビット線に接続するレファレンス用スイッチとを有するレファレンスメモリセルを有し，
前記印加電圧制御ユニットは，前記ビット線と基準電圧との間に設けられた第１のトランジスタと，前記レファレンス用のビット線と前記基準電圧との間に設けられた第２のトランジスタとで構成されるカレントミラー回路を有し，
前記カレントミラー回路は，前記レファレンス用のビット線の電位に応じて前記ビット線の電位を制御し，前記第１の劣化モードの時は前記ビット線を第１のビット線電位に制御し，前記第２の劣化モードの時は前記ビット線を前記第１のビット線電位より低い第２のビット線電位に制御する強誘電体メモリ。
【００８５】
（付記８）
付記７において，
前記第１の劣化モードはインプリントであり，前記第２の劣化モードは熱減極であり，
さらに，前記レファレンスメモリセルへの書き込み回路を有し，
前記熱減極に劣化する熱処理が行われる場合に前記書込み回路が前記レファレンス用の強誘電体キャパシタをPタームに書き込み，前記レファレンスメモリセルに対応するメモリセルがアクセスされた後は，前記書込み回路が前記レファレンス用の強誘電体キャパシタをUタームに書き込む強誘電体メモリ。
【００８６】
（付記９）
付記７において，
前記第１の劣化モードはインプリントであり，前記第２の劣化モードは熱減極であり，
前記レファレンス用の強誘電体キャパシタがUタームに書き込まれている強誘電体メモリ。
【００８７】
（付記１０）
付記２または３において，
さらに，レファレンス用の強誘電体キャパシタと，前記ワード線の選択に応答して前記レファレンス用の強誘電体キャパシタの第１の電極をレファレンス用のビット線に接続するレファレンス用スイッチとを有するレファレンスメモリセルを有し，
前記レファレンス用の強誘電体キャパシタがUタームに書込まれ，
さらに，前記読み出し動作の時に，前記レファレンス用のビット線の電位に応じて前記第１及び第２の劣化モードを判定する劣化モード判定回路を有し，
前記印加電圧制御ユニットは，前記劣化モード判定回路が検出する第１または第２の劣化モードに応じて，前記印加電圧を制御する強誘電体メモリ。
【００８８】
（付記１１）
付記２または３において，
さらに，１対のレファレンス用の強誘電体キャパシタと，前記ワード線の選択に応答して前記１対のレファレンス用の強誘電体キャパシタの第１の電極をレファレンス用のビット線対に接続する１対のレファレンス用スイッチとを有するレファレンスメモリセルを有し，
前記１対のレファレンス用の強誘電体キャパシタがUタームとPタームとに書込まれ，
さらに，前記読み出し動作の時に，前記レファレンス用のビット線対の電位の組み合わせに応じて前記第１及び第２の劣化モードを判定する劣化モード判定回路を有し，
前記印加電圧制御ユニットは，前記劣化モード判定回路が検出する第１または第２の劣化モードに応じて，前記印加電圧を制御する強誘電体メモリ。
【００８９】
（付記１２）
付記１０において，
前記第１の劣化モードはインプリントであり，前記第２の劣化モードは熱減極であり，
さらに，前記レファレンスメモリセルへの書き込み回路を有し，
前記熱減極に劣化する熱処理が行われる場合に前記書込み回路が前記レファレンス用の強誘電体キャパシタをPタームに書き込み，前記レファレンスメモリセルに対応するメモリセルがアクセスされた後は，前記書込み回路が前記レファレンス用の強誘電体キャパシタをUタームに書き込む強誘電体メモリ。
【符号の説明】
【００９０】
WL:ワード線                          BL,xBL:ビット線
Q1,Q2:スイッチ，トランジスタ        C1,C2:強誘電体キャパシタ
PL:プレート線                        １２：劣化モード判定回路
RMC:レファレンスメモリセル          RBL:レファレンスビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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