(57)【特許請求の範囲】
【請求項１】
基板の一方の面上に半導体素子を形成する工程と、
前記半導体素子の上方に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を貫通し、前記基板にホールを形成する工程と、
前記第１の絶縁膜上及び前記ホールの内壁に第２の絶縁膜を形成する工程と、
前記ホール内に第１の導電材を埋める工程と、
前記第１の絶縁膜上の前記第１の導電材と、前記第２の絶縁膜の一部を研磨によって除去する工程と、
前記第２の絶縁膜と前記第１の絶縁膜をエッチングしてパターンを形成し、前記第２の絶縁膜の膜厚を減少させる工程と、
前記パターンに第２の導電材を埋め込む工程と、
前記第１の絶縁膜の上方の前記第２の導電材と、残りの前記第２の絶縁膜を研磨により除去し、前記第１の絶縁膜を露出させる工程と、
前記基板の厚さを他方の面から減少させ、前記ホール内に埋めた前記第１の導電材を露出させる工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜を形成する工程は、前記半導体素子に電気的に接続されるプラグを埋め込んだ膜上に前記第１の絶縁膜を形成する工程であり、
前記パターンに第２の導電材を埋め込む工程は、前記第プラグと電気的に接続される配線溝を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ホールを形成する工程は、前記プラグを埋め込んだ前記膜を貫通して前記基板に前記ホールを形成する工程であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜及び前記第２の導電材の上に、前記第３の絶縁膜を形成する工程と、
前記第３の絶縁膜に、前記第２の導電材と電気的に接続する配線を形成する工程と、
を含む請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜は、前記半導体素子の上に形成され、前記パターンに第２の導電材を埋め込む工程は、前記半導体素子に電気的に接続されるプラグを形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜を研磨によって露出させた後、前記第１の絶縁膜の上方に複数の配線層を形成する工程を含み、前記複数の配線層を形成した後に、前記基板の厚さを他方の面から減少させ、前記ホール内に埋めた前記第１の導電材を露出させることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１の導電材と前記第２の導電材が前記複数の配線層の少なくとも一部でコンタクトしていることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
電子部品には、半導体素子が形成された半導体装置を有するものがある。半導体装置は、例えば、シリコン基板上に半導体素子やその他の回路が形成される。複数の半導体装置を１つの電子部品の回路基板に実装すると電子部品が高性能化される。さらに、複数の半導体装置を積層して回路基板に実装すると、電子部品が小型化される。半導体装置を積層するときは、１つ目の半導体装置の上に２つ目の半導体装置を載置した後、それぞれの半導体装置の電極同士をワイヤボンディングによって電気的に接続する。
【０００３】
このために、複数の半導体装置を積層して実装するためには、下側の半導体装置の電極は上側の半導体装置から露出する位置に形成される。従って、ワイヤボンディングを用いて半導体装置を積層するためには、上側の半導体装置の大きさを、下側の半導体装置の大きさより小さくする必要があった。その結果、下側の半導体装置の小型化が難しかった。
【０００４】
そこで、近年では、半導体装置にシリコン基板を貫通する貫通電極（ＴＳＶ，through-silicon via）が形成される。貫通電極は、シリコン基板を貫通するスルーホールの内部に銅などの導電材を埋め込んだ構成を有する。
【０００５】
ここで、ＴＳＶの従来の形成方法について説明する。最初に、シリコン基板上に１層目の配線を形成する。続いて、１層目の配線の上に層間絶縁膜を形成する。この後、ドライエッチングによって、層間絶縁膜を貫通し、シリコン基板を所定の深さに達するビアホールを形成する。ビアホール内に絶縁膜を形成した後、密着層とシード層を形成する。この後、電解めっきによってビアホール内に金属を充填する。層間絶縁膜の上に残る金属や密着層を除去して、層間絶縁膜の表面と、ビアホール内に埋め込んだ金属の表面を露出させる。ビアホールの内壁に酸化膜を形成することで、ビアホールの絶縁性が確保され、ビアホール内の埋め込まれた金属の拡散が防止される。
【０００６】
続いて、層間絶縁膜上に配線を形成する。この後、シリコン基板の裏面側をドライエッチング又はウエットエッチングして、貫通電極の裏面側を露出させる。露出した貫通電極の端面には、バンプを接合する。貫通電極は、バンプを介して、他の半導体装置の電極などに電気的に接続される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第ＷＯ２００６／０８０３３７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ここで、貫通電極を電源供給用に用いる場合など、貫通電極に大電流を流すためには、酸化膜の膜厚を厚くする必要がある。しかしながら、酸化膜の膜厚が大きいと、シリコン基板表面の余分な酸化膜を確実に除去することが難しい。これは、酸化膜の研磨レートが遅く、研磨に時間を要するためである。さらに、研磨の均一性が悪いため、層間絶縁膜上の酸化膜を均一に除去することが困難である。このために、貫通電極を効率良く、形成することが望まれていた。
【課題を解決するための手段】
【０００９】
本実施形態の一観点によれば、基板の一方の面上に半導体素子を形成する工程と、前記半導体素子の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通し、前記基板にホールを形成する工程と、前記第１の絶縁膜上及び前記ホールの内壁に第２の絶縁膜を形成する工程と、前記ホール内に第１の導電材を埋める工程と、前記第１の絶縁膜上の前記第１の導電材と、前記第２の絶縁膜の一部を研磨によって除去する工程と、前記第２の絶縁膜と前記第１の絶縁膜をエッチングしてパターンを形成し、前記第２の絶縁膜の膜厚を減少させる工程と、前記パターンに第２の導電材を埋め込む工程と、前記第１の絶縁膜の上方の前記第２の導電材と、残りの前記第２の絶縁膜を研磨により除去し、前記第１の絶縁膜を露出させる工程と、前記基板の厚さを他方の面から減少させ、前記ホール内に埋めた前記第１の導電材を露出させる工程と、を含むことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
酸化膜を研磨する時間が短縮され、貫通電極を効率よく形成できる。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図１Ｂ】図１Ｂは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図１Ｃ】図１Ｃは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図１Ｄ】図１Ｄは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図１Ｅ】図１Ｅは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図１Ｆ】図１Ｆは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である
【図１Ｇ】図１Ｇは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図１Ｈ】図１Ｈは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【図１Ｉ】図１Ｉは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その９）である。
【図１Ｊ】図１Ｊは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１０）である。
【図１Ｋ】図１Ｋは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１１）である。
【図１Ｌ】図１Ｌは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１２）である。
【図１Ｍ】図１Ｍは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１３）である。
【図１Ｎ】図１Ｎは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１４）である。
【図１Ｏ】図１Ｏは、本発明の第１の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１５）である。
【図２】図２は、本発明の第１の実施の形態の変形例に係る半導体装置の製造工程を示す断面図である。
【図３】図３は、本発明の第１の実施の形態の他の変形例に係る半導体装置の製造工程を示す断面図である。
【図４Ａ】図４Ａは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その１）である。
【図４Ｂ】図４Ｂは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その２）である。
【図４Ｃ】図４Ｃは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その３）である。
【図４Ｄ】図４Ｄは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その４）である。
【図４Ｅ】図４Ｅは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その５）である。
【図４Ｆ】図４Ｆは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その６）である。
【図４Ｇ】図４Ｇは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その７）である。
【図４Ｈ】図４Ｈは、本発明の第２の実施の形態に係る半導体装置の製造工程の一例を示す断面図（その８）である。
【発明を実施するための最良の形態】
【００１２】
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。
前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない。
【００１３】
（第１の実施の形態）
実施の形態の半導体装置の製造方法について図面を参照して詳細に説明する。
最初に、図１Ａに示す断面構造を得るまでの工程について説明する。
まず、ｎ型又はｐ型のシリコン（半導体）基板１の一方の面である表面を熱酸化することにより素子分離絶縁膜２を例えば３０ｎｍの深さに形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造は、ＬＯＣＯＳ(Local Oxidation of Silicon)と呼ばれる。素子分離領域には、ＳＴＩ(Shallow Trench Isolation)を用いても良い。
【００１４】
次いで、シリコン基板１の活性領域にイオン注入法により、ドーパント不純物を導入してウェルを形成する。ドーパント不純物としてp型不純物、例えばボロンを導入すると、シリコン基板１にpウェル３が形成される。ｐウェル３を形成した後、その活性領域の表面を熱酸化してゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば熱酸化膜を約６ｎｍ〜７ｎｍの厚さに形成する。なお、以下においては、ｐウェル３を形成した場合について説明するが、シリコン基板１にｎウェルを形成した場合も同様の工程が実施される。
【００１５】
続いて、シリコン基板１の上側全面に、ポリシリコン膜を例えばＣＶＤ法を用いて２００ｎｍの膜厚に形成する。その後に、フォトリソグラフィ技術及びエッチング技術を用いてポリシリコン膜をパターニングして、シリコン基板１上にゲート電極６を形成する。ゲート電極６は、ｐウェル３上に互いに平行に複数形成され、その各々はワード線の一部を構成する。
【００１６】
さらに、ゲート電極６をマスクにしてｐウェル３にイオンを注入し、ゲート電極６の横のｐウェル３にｎ型不純物としてリンを導入する。これにより、第１、第２ソース／ドレインエクステンション８が形成される。第１、第２ソース／ドレインエクステンション８は、エクステンションソース／ドレイン領域の浅い領域を構成する。その後に、シリコン基板１の上側全面に、絶縁膜としてシリコン酸化膜を例えばＣＶＤ法を用いて３００ｎｍ
の厚さに形成する。その後、絶縁膜を異方性エッチングする。絶縁膜がエッチバックされ、ゲート電極６の側部に絶縁性サイドウォール１０が形成される。
【００１７】
続いて、絶縁性サイドウォール１０とゲート電極６をマスクとして用い、シリコン基板１に砒素等のｎ型のドーパント不純物を再びイオン注入する。これにより、ゲート電極６の側方のｐウェル３に、ソース／ドレイン拡散層１１が形成される。ソース／ドレイン拡散層１１は、エクステンションソース／ドレインの深い領域を構成する。
【００１８】
さらに、シリコン基板１の全面に、例えば、スパッタリング法によりコバルト膜等の高融点金属膜を形成する。この後、高融点金属膜を加熱してシリコンと反応させる。これにより、ソース／ドレイン拡散層１１におけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層が形成され、各ソース／ドレイン拡散層１１が低抵抗化する。この後、素子分離絶縁膜２の上などに未反応のまま残っている高融点金属膜を例えばウエットエッチングにより除去する。これにより、ソース／ドレイン拡散層１１上に、例えばコバルトシリサイドで形成されるソース／ドレイン電極１２Ａが形成される。また、ゲート電極６の上部に、例えばコバルトシリサイドからなるシリサイド層１２Ｂが形成される。
【００１９】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜５、ゲート電極６、及びソース／ドレイン電極１２Ａ等から構成される半導体素子であるトランジスタＴ１，Ｔ２が形成される。
【００２０】
さらに、シリコン基板１の上側の全面に、酸化防止絶縁膜１３として酸窒化シリコン(ＳｉＯＮ)膜をプラズマＣＶＤ法により形成する。
さらに、酸化防止絶縁膜１３の上に、絶縁膜１４として酸化シリコン(ＳｉＯ２)膜をＴＥＯＳ(tetra ethoxy silane)ガスを使用するプラズマＣＶＤ法により、約３００ｎｍの厚さに形成する。
【００２１】
続いて、不図示のレジスト膜をマスクに用いて酸化防止絶縁膜１３と絶縁膜１４とをエッチングして、コンタクトホール１５を形成する。コンタクトホール１５の径は、例えば０．２５μｍとし、ソース／ドレイン拡散層１１のソース／ドレイン電極１２Ａに到達するまでとする。
【００２２】
そして、コンタクトホール１５を用いてソース／ドレイン電極１２Ａに電気的に接続される導電性プラグ１６を形成する。具体的には、コンタクトホール１５の内面に厚さが３０ｎｍのＴｉ膜と、厚さが２０ｎｍのＴｉＮ膜とを順番にスパッタリング法等により形成して２層の積層構造を有する密着膜（グルー膜）を作製する。さらに、密着膜上にＷ膜をＣＶＤ法により成長させる。この膜厚は、絶縁膜１４上で例えば３００ｎｍに達する厚さとする。これにより、Ｗ膜でコンタクトホール１５の空隙が埋まる。この後、絶縁膜１４の上面上に成長した余分なＷ膜及び密着膜をＣＭＰ法で除去する。これにより、各コンタクトホール１５に、導電性プラグ１６が１つずつ形成される。
【００２３】
次に、図１Ｂに示す断面構造を得るまでの工程について説明する。
絶縁膜１４及び導電性プラグ１６の全面に、酸化防止絶縁膜２１膜として例えば、ＳＩＣＮ膜をプラズマＣＶＤ法により３０ｎｍの厚さに形成する。酸化防止絶縁膜２１の上には、第１の絶縁膜として第１層間絶縁膜２２を形成する。第１層間絶縁膜２２は、例えばＳＩＯＣ膜をプラズマＣＶＤ法によって１５０ｎｍの厚さに形成する。第１層間絶縁膜２２は、ＳＯＧ（Spin on Glass）法を用いて形成しても良い。
【００２４】
さらに、第１層間絶縁膜２２の全面にレジスト膜を例えばスピンコート法によって塗布
する。続いて、レジスト膜をパターニングしてマスク２３を形成する。さらに、マスク２３を用いて、第１層間絶縁膜２２、酸化防止絶縁膜２１、絶縁膜１４、シリコン基板１を順番にエッチングして貫通電極用のビアホール２５を形成する。ビアホール２５の大きさは、コンタクトホール１５に比べて十分に大きく、例えば幅が２０μｍ、深さが数１０μｍとする。ビアホール２５の形成後、マスク２３は、例えばアッシングによって除去する。
【００２５】
次に、図１Ｃに示す断面構造を得るまでの工程について説明する。
酸化防止絶縁膜２１の全面及びビアホール２５の内面にバリア（または拡散防止）膜となる第２の絶縁膜として例えば酸化膜２６を２００ｎｍの厚さにプラズマＣＶＤ法によって形成する。このとき、ビアホール２５の側壁には、酸化膜２６が１００ｎｍ程度の厚さに形成される。酸化膜２６によって、ビアホール２５に埋め込まれる導電材がシリコン基板１中に拡散することが防止される。ここで、酸化膜２６は、プラズマＣＶＤ法によって形成したＳｉＮ膜でも良い。
【００２６】
さらに、酸化膜２６を覆うように、例えば、ＴａＮ膜２７をスパッタ法によって１５０ｎｍの厚さに形成する。この後、ＴａＮ膜２７上に、第１の導電材としてＣｕ膜２８をメッキ法によって例えば１０μｍの厚さに形成する。これによって、ビアホール２５にＣｕ膜２８が埋め込まれる。
【００２７】
続いて、図１Ｄに示す断面構造を得るまでの工程について説明する。
Ｃｕ膜２８の表面に硫酸過水溶液を滴下しながらシリコン基板１をスピンコーターで回転させて、Ｃｕ膜２８を所定の厚さ、例えば１μｍ程度の厚さまでエッチングする。さらに、残りのＣｕ膜２８、ＴａＮ膜２７、及び酸化膜２６をＣＭＰ法によって研磨する。
【００２８】
図１Ｅに破線で示すように、ＣＭＰを用いた研磨では、酸化膜２６の上部を研磨して膜厚を薄くする。例えば、酸化膜２６を５０ｎｍ程度除去した段階で研磨を終了し、シリコン基板１の上方に例えば、第１の膜厚として１５０ｎｍ程度の酸化膜２６Ｂを残す。酸化膜の研磨レートは５０〜７０ｎｍ／ｍｉｎ程度であるため、このような研磨方法では、酸化膜２６の研磨量が５０ｎｍ程度なので、研磨時間が少なくて済む。また、研磨の均一性は５％程度であるが、研磨量が少ないので、研磨後の酸化膜２６Ｂの表面の膜厚のばらつきが低く抑えられる。
【００２９】
さらに、図１Ｆに示す断面構造を得るまでの工程について説明する。
酸化膜２６Ｂ及びビアホール２５内のＣｕ膜２８の上に、レジスト膜を塗布してマスクを形成する。さらに、マスクを用いて、酸化膜２６Ｂ及び第１層間絶縁膜２２をドライエッチングする。これによって、第１層間絶縁膜２２に配線溝３２，３３，３４からなるパターンが形成される。
【００３０】
第１層間絶縁膜２２をドライエッチングするときは、酸化膜２６をハードマスクとして使用できる。図１Ｇに示すように、このドライエッチングでは、第１層間絶縁膜２２から下方に３０ｎｍ程度、オーバーエッチングする。これによって、配線溝３２，３３，３４の底部の酸化防止絶縁膜２１が完全に除去される。オーバーエッチングによって、絶縁膜１４の一部が除去され、絶縁膜１４に凹部が形成される。その結果、導電性プラグ１６の上部が露出する。また、このエッチングでは、ビアホール２５内のＣｕ膜２８及びＴａＮ膜２７が一部突出することがある。
【００３１】
ここで、酸化膜２６Ｂは、ドライエッチングのハードマスクとして使用したので、膜厚が減少して例えば第２の膜厚として２０ｎｍ〜５０ｎｍの酸化膜２６Ｃになる。酸化膜２６Ｃをハードマスクとして使用するので、第１層間絶縁膜２２のプラズマダメージが抑え
られる。
【００３２】
続いて、図１Ｈに示す断面構造を得るまでの工程について説明する。
最初に、配線溝３２，３３，３４の内面、コンタクトホール１５の上端部分、酸化膜２６Ｃの上に、ＴａＮ膜３５を例えばスパッタ法にて約８ｎｍの厚さに形成する。さらに、ＴａＮ膜３５上に、第２の導電材としてＣｕ膜３６をメッキ法によって形成する。Ｃｕ膜３６の厚さは、例えば８００ｎｍとする。酸化膜２６Ｃの厚さは、薄くなっているので、配線溝３２，３３，３４へのＣｕ膜３６の埋め込み不良は生じない。
【００３３】
さらに、図１Ｉに示す断面構造を得るまでの工程について説明する。
表面のＣｕ膜３６と、ＴａＮ膜３５と、酸化膜２６ＣをＣＭＰ法による研磨で順番に除去する。このときに、残りの酸化膜２６Ｃの全てと、酸化膜２６Ｃの下の第１層間絶縁膜２２を２０ｎｍ程度研磨する。ここまでのプロセスで酸化膜２６Ｃの膜厚は、２０ｎｍ〜５０ｎｍ程度まで減少させられているので、少ない研磨時間で酸化膜２６Ｃを確実に除去できる。この研磨によって、１層目の配線３６Ａ，３６Ｂ，３６Ｃが形成される。配線３６Ａは、導電性プラグ１６と電気的に接続される。これにより、配線３６Ａ，３６Ｂ，３６Ｃが低誘電体膜である第１層間絶縁膜２２に埋め込まれた第１配線層４０が形成される。
【００３４】
次に、図１Ｊに示す断面構造を得るまでの工程について説明する。
第１配線層４０の上には、酸化防止絶縁膜４１として例えばＳＩＣＮ膜をスパッタ法によって約３０ｎｍの厚さに形成する。さらに、酸化防止絶縁膜４１の上に、第２層間絶縁膜４２として、例えば、ＳＩＯＣ膜をプラズマＣＶＤ法にて約２５０ｎｍの厚さに形成する。第２層間絶縁膜４２の上には、酸化膜４３をプラズマＣＶＤ法によって約５０ｎｍの厚さに形成する。
【００３５】
次に、酸化膜４３の上にレジスト膜を形成する。レジスト膜をパターニングしてマスクを形成し、マスクを用いて酸化膜４３及び第２層間絶縁膜４２をエッチングして複数のビアホール４５，４６を形成する。ビアホール４５は、第１配線層４０の配線３６Ａ，３６Ｃの形成位置の上方に形成される。ビアホール４５の深さは、酸化防止絶縁膜４１に到達するまでとする。さらに、ビアホール４６は、ビアホール２５に埋め込んだＣｕ膜２８の上方に形成される。ビアホール４６の深さは、酸化防止絶縁膜４１に到達するまでとする。ここで、図１Ｊではビアホール４６が２つ形成されているが、ビアホール４６の数は２つに限定されない。
【００３６】
次に、図１Ｋに示す断面構造を得るまでの工程について説明する。
ビアホール４５，４６及び酸化膜４３の全面にレジスト膜を塗布する。レジスト膜をパターニングして配線パターンに相当するマスクを形成する。マスクを用いて第２層間絶縁膜４２をエッチングして２層目の配線溝４７を形成する。エッチングには、レジスト膜から形成したマスクに加えて、酸化膜４３がハードマスクとして使用される。この際に、ビアホール４５の底部に露出する酸化防止絶縁膜４１が除去され、第１層の配線３６Ａ，３６Ｃの少なくとも一部、及びＣｕ膜２８の少なくとも一部が露出する。
【００３７】
次に、図１Ｌに示す断面構造を得るまでの工程について説明する。
配線溝４７及びビアホール４５及び酸化膜４３の全面に、バリアメタル膜であるＴａＮ膜４８を例えばスパッタ法にて約８ｎｍの厚さに形成する。さらに、ＴａＮ膜４８上にＣｕ膜をメッキ法によって形成する。Ｃｕ膜の膜厚は、例えば８００ｎｍとする。この後、表面のＣｕ膜と、ＴａＮ膜４８と、酸化膜４３をＣＭＰ法による研磨で順番に除去する。これによって、ビアホール４５，４６に導電性プラグ５１Ａ，５１Ｂ，５１Ｃが形成されると共に、配線溝４７に配線５２Ａ，５２Ｃが形成される。これによって、低誘電体膜で
ある第２層間絶縁膜４２に配線５２Ａ，５２Ｃが埋め込まれた第２配線層５５が形成される。
【００３８】
ここで、第１層４５の配線３６Ａは、導電性プラグ５１Ａを介して第２配線層５５の配線５２Ａに電気的に接続される。また、第１層４５の配線３６Ｃは、導電性プラグ５１Ｂを介して第２配線層５５の配線５２Ｃに電気的に接続される。また、配線５２Ｃは、複数の導電性プラグ５１Ｃを介してビアホール２５内に埋め込んだＣｕ膜２８にも電気的に接続される。例えば、ビアホール２５内に埋め込んだＣｕ膜２８を用いて貫通電極を形成し、かつ貫通電極を電源供給用の電極として使用した場合には、第２配線層５５の配線５２Ｃから導電性プラグ５１Ｂを経て、第１層４５の配線３６Ｃに電力が供給される。
【００３９】
次に、図１Ｍに示す断面構造を得るまでの工程について説明する。
まず、第２配線層５５の上に、第３配線層６０を形成する。第３配線層６０は、最初に酸化防止絶縁膜６１を形成する。酸化防止絶縁膜６１の上には、第３層間絶縁膜６２を前記と同様に形成する。第３層間絶縁膜６２には、下層の第２の配線５２Ａ，５２Ｃに電気的に接続される導電性プラグ６３Ａ，６３Ｃと、導電性プラグ６３Ａ，６３Ｃに電気的に接続される第３の配線６４Ａ，６４Ｃが形成される。第３配線層６０の形成方法は、第２配線層５５と同様である。
【００４０】
さらに、第３配線層６０の上に、第４配線層７０を形成する。第４配線層７０では、最初に酸化防止絶縁膜７１を形成する。酸化防止絶縁膜７１の上には、第４層間絶縁膜７２を形成する。第４層間絶縁膜７２には、下層の第３の配線６４Ａ，６４Ｃに電気的に接続される導電性プラグ７３Ａ，７３Ｂ，７３Ｃと、導電性プラグ７３Ａ，７３Ｂ，７３Ｃによって第３の配線６４Ａ，６４Ｃに接続される第４の配線７４Ａ，７４Ｃが形成される。
【００４１】
さらに、第４配線層７０の上に、第５配線層８０を形成する。第５配線層８０では、最初に酸化防止絶縁膜８１を形成する。酸化防止絶縁膜８１の上には、第５層間絶縁膜８２を形成する。第５層間絶縁膜８２には、下層の第４の配線７４Ａ，７４Ｂに電気的に接続される導電性プラグ８３Ａ，８３Ｂと、導電性プラグ８３Ａ，８３Ｃに電気的に接続される第５の配線８４Ａ，８４Ｃが形成される。ここで、ビアホール２５の上方に形成される導電性プラグ６３Ｃ，７３Ｃ，８３Ｃの数は、２つずつに限定されない。
【００４２】
続いて、図１Ｎに示す断面構造を得るまでの工程について説明する。
第５配線層８０の上に、酸化膜９１を例えばプラズマＣＶＤ法を用いて約１μｍの厚さに形成する。さらに、酸化膜９１の上にレジスト膜を塗布し、レジスト膜をパターニングしてマスクを形成する。マスクを用いて酸化膜９１をエッチングし、ビアホール９３を形成する。
【００４３】
ビアホール９３を含む酸化膜９１の全面に、Ｔａ膜、Ｔｉ膜、ＴｉＮ膜の積層膜９４を形成する。積層膜９４は下から順番に、厚さ１０ｎｍのＴａ膜と、厚さ２０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜からなる。Ｔａ膜、Ｔｉ膜及びＴｉＮ膜は、例えばスパッタ法によって形成する。さらに、ビアホール９３を埋めるように、Ａｌ膜９５を例えばスパッタ法を用いて１．５μｍの膜厚に形成する。
【００４４】
Ａｌ膜９５の上にレジスト膜を塗布した後に、レジスト膜をパターニングしてマスクを形成する。さらに、マスクを用いて、Ａｌ膜９５をエッチングして、Ａｌの配線９６を形成する。Ａｌの配線９６及び酸化膜９１の上には、ＳｉＮ膜９７を例えばプラズマＣＶＤ法にて約２００ｎｍの厚さに形成する。ＳｉＮ膜９７の上には、ＳＩＯ膜９８を例えばプラズマＣＶＤ法にて約１．５μｍの厚さに形成する。ＳＩＯ膜９８の上にレジスト膜を塗布し後に、レジスト膜をパターニングしてマスクを形成する。さらに、マスクを用いて、
ＳＩＯ膜９８をエッチングして、ビアホール９９を形成する。さらに、シリコン基板１をスピンコーターで回転させながら、ＳＩＯ膜９８及び配線９６の上に、ポリイミド樹脂を塗布した後に硬化させてポリイミド膜１００を形成した後、レジスト膜から形成したマスクを用いてポリイミド膜１００をパターニングする。さらに、ビアホール９９内にバンプ１０１を形成する。これによって、第５配線層８０の一部の配線８４Ａ，８４Ｃが、Ａｌの配線９６を介してバンプ１０１に電気的に接続される。
【００４５】
この後、バックグラインダでシリコン基板１の他方の面である裏面を研磨する。研磨は、ビアホール２５内のＣｕ膜２８がシリコン基板１の裏面に露出するまで行う。これにより、シリコン基板１を貫通する貫通電極１１０が形成される。
【００４６】
次に、図１Ｏに示す断面構造を得るまでの工程について説明する。
シリコン基板１の裏面の全面にポリイミド樹脂を塗布し、硬化させることでポリイミド層１１１を形成する。さらに、ポリイミド層１１１をパターニングして貫通電極１１０を露出させた後、貫通電極１１０の裏面側の端面にバンプ１１２を電気的に接続する。これによって、半導体装置１２０が形成される。
【００４７】
半導体装置１２０を積層するときは、下側のバンプ１１２を使って、他の半導体装置１２０や回路基板の電極に実装する。半導体装置１２０の上に他の半導体装置１２０を実装するときは、上側のバンプ１０１を使用する。
貫通電極１１０を電源供給に使用する場合には、複数の導電性プラグ５１Ｃ，６３Ｃ，７３Ｃ，８３Ｃを介して第２配線層５５から第５配線層８０の各層に直接に電力を供給できる。第１配線層４０には、第２配線層５５を経由して電力が供給される。
【００４８】
以上、説明したように、この半導体装置の製造方法では、貫通電極１１０を形成する過程で第１層間絶縁膜２２の上に形成される酸化膜２６の膜厚を段階的に減少させ、最終的には研磨によって除去する。これによって、酸化膜２６が第１層間絶縁膜２２上に残留したり、第１層間絶縁膜２２がオーバーエッチングされたりすることが防止される。例えば、酸化膜２６が残留したままでシリコン基板１上に回路を形成すると、配線溝３２〜３４の深さが、本来の第１層間絶縁膜２２の厚さと、残った酸化膜２６の厚さを合計した深さなる。この場合には、配線溝３２〜３４にＣｕ膜３６が十分に埋め込まれない可能性が生じる。また、酸化膜２６が残留することで配線溝３２〜３４が深くなると、配線溝３２〜３４に埋め込んだＣｕ膜２８の体積が大きくなるので、配線の容量が増大する可能性がある。この実施の形態では、配線溝３２〜３４が深くなり過ぎることがないので、配線を確実に埋め込める。さらに、配線の容量が増大することはない。
【００４９】
ここで、この実施の形態の変形例について説明する。
図２に示すように、配線溝３２〜３４のドライエッチング時に酸化膜２６Ｂを全て除去しても良い。即ち、酸化膜２６Ｂ及び第１層間絶縁膜２２をドライエッチングして配線溝３２〜３４を形成する。この際、第１層間絶縁膜２２をオーバーエッチングして導電性プラグ１６の上端部分を露出させると共に、酸化膜２６を全て除去する。
【００５０】
また、図１Ｇに示すような配線溝３２〜３４を形成するときに、酸化膜２６Ｂの膜厚を減少させることなくエッチングを終了し、配線溝３２〜３４にＣｕ膜３６を埋め込んだ後の研磨にて酸化膜２６Ｂを除去しても良い。例えば、配線溝３２〜３４の幅が深い場合や、配線溝３２〜３４の深さが浅い場合など、Ｃｕ膜３６の埋め込み不良が生じない場合には、配線容量の増加を防止できる。
【００５１】
さらに、図３に示すように、ビアホール２５内のＣｕ膜２８は、第２配線層５５Ａに直接には接続されなくても良い。この場合は、シリコン基板１上に半導体素子であるトラン
ジスタＴ１，Ｔ２を形成した後、第１配線層４０を形成する。さらに、シリコン基板１にビアホール２５を形成し、ビアホール２５の内壁に酸化膜２６を形成した後、ビアホール２５内にＣｕ膜２８を埋め込む。続いて、第１配線層４０の上に、第２配線層５５Ａを形成する。第２配線層５５Ａは、配線５２Ａ、５２Ｄを有する。また、ビアホール２５内のＣｕ膜２８に電気的に接続される導電性プラグ５１Ｄが複数形成される。この後、第２配線層５５Ａの上に、第３配線層６０を形成する。第３配線層６０は、配線６４Ｃが導電性プラグ５１Ｄを介して、ビアホール２５内のＣｕ膜２８に電気的に接続される。この変形例では、ビアホール２５にＣｕ膜２８を埋め込んだ貫通電極１１０は、第２配線層５５Ａの配線５２Ａ，５２Ｄとは、直接には接続されない。これに対して、第３配線層６０の配線６４Ｃは、導電性プラグ５１Ｄ，６３Ｃを介して貫通電極１１０に電気的に接続される。
【００５２】
また、第４配線層７０Ａの配線７４Ａ，７４Ｄは、ビアホール２５内のＣｕ膜２８には直接には接続されない。これに対して、第５配線層８０の配線８４Ｃは、導電性プラグ５１Ｄ，６３Ｃ，７３Ｄ，８３Ｃを介して貫通電極１１０に電気的に接続される。従って、図３に示す例では、第３配線層６０の配線６４Ｃと、第５配線層８０の配線８４Ｃのみがビアホール２５内のＣｕ膜２８に直接に接続される。このように、貫通電極１１０は、シリコン基板１の上方に形成される多層配線構造の少なくとも１つの配線と接続される。このような変形例においても、前記と同様の効果が得られる。
【００５３】
（第２の実施の形態）
第２の実施の形態について図面を参照して詳細に説明する。第１の実施の形態と同様の構成要素は同じ符号を付している。また、第１の実施の形態と重複する説明は、省略する。
【００５４】
まず、図４Ａに示す断面構造を得るまでの工程について説明する。
シリコン基板１上には、半導体素子であるトランジスタＴ１，Ｔ２を形成する。さらに、シリコン基板１及びトランジスタＴ１，Ｔ２を覆うように、第１の絶縁膜として絶縁膜１４を形成する。この後、絶縁膜１４の全面にレジスト膜を用いたマスク２３Ａを形成する。さらに、マスク２３Ａを用いて絶縁膜１４及びシリコン基板１をドライエッチングして貫通電極用のビアホール２５を形成する。ビアホール２５の大きさは、例えば幅が２０μｍ、深さが数１０μｍとする。ビアホール２５の形成後には、マスク２３Ａを例えばアッシングによって除去する。
【００５５】
図４Ｂに示すように、絶縁膜１４の全面及びビアホール２５の内面にバリアメタル膜として例えば酸化膜２６をプラズマＣＶＤ法によって２００ｎｍの厚さに形成する。この場合、ビアホール２５の側壁には、酸化膜２６が１００ｎｍ程度の膜厚に形成される。酸化膜２６は、プラズマＣＶＤ法によって形成したＳｉＮ膜でも良い。
【００５６】
さらに、酸化膜２６を覆うように、例えば、ＴａＮ膜２７をスパッタ法によって１５０ｎｍの厚さに形成する。この後、ＴａＮ膜２７上に、Ｃｕ膜２８をメッキ法によって例えば１０μｍの厚さに形成する。これによって、ビアホール２５にＣｕ膜２８が埋め込まれる。
【００５７】
続いて、図４Ｃに示す断面構造を得るまでの工程について説明する。
最初に、Ｃｕ膜２８の表面に硫酸過水溶液を滴下しながらシリコン基板１をスピンコーターで回転させて、Ｃｕ膜２８を所定の厚さ、例えば１μｍ程度の厚さまでエッチングする。さらに、残りのＣｕ膜２８、ＴａＮ膜２７、及び酸化膜２６をＣＭＰ法によって研磨する。図４Ｃに破線で示すように、ＣＭＰを用いた研磨では、酸化膜２６を上方から研磨して、膜厚を薄くする。たとえば、酸化膜２６を５０ｎｍ程度除去した段階で研磨を終了
し、シリコン基板１の上方に例えば、１５０ｎｍ程度の酸化膜２６Ｂを残す。
【００５８】
さらに、図４Ｄに示す断面構造を得るまでの工程について説明する。
まず、酸化膜２６Ｂ及び絶縁膜１４をドライエッチングしてコンタクトホール１５からなるパターンを形成する。コンタクトホール１５の径は、例えば０．２５μｍとする。ソース／ドレイン拡散層１１のソース／ドレイン電極１２Ａに到達するまでとする。ドライエッチングは、酸化膜２６Ｂ上に形成した不図示のマスクを用いる。さらに、酸化膜２６Ｂをドライエッチングのハードマスクとして使用する。これによって、膜厚が例えば２０ｎｍ〜５０ｎｍに減少した酸化膜２６Ｃが形成される。酸化膜２６Ｃをハードマスクとして使用するので、絶縁膜１４のプラズマダメージが抑えられる。
【００５９】
次に、図４Ｅに示すように、コンタクトホール１５の内面及び酸化膜２６Ｃ、Ｃｕ膜２８の上に、例えば、密着膜１６Ａをスパッタ法によって１５０ｎｍの厚さに形成する。この後、密着膜１６Ａ上に、第２の導電材としてＷ膜１６Ｂをメッキ法によって例えば１０μｍの厚さに形成する。これによって、ビアホール２５にＷ膜１６Ｂが埋め込まれる。これにより、Ｗ膜１６Ｂでコンタクトホール１５の空隙が埋まる。
【００６０】
この後、図４Ｆに示すように、絶縁膜１４の上面上に成長した余分なＷ膜１６Ｂ及び密着膜１６ＡをＣＭＰ法で除去する。このときに、残りの酸化膜２６Ｃの全てと、酸化膜２６Ｃの下の絶縁膜１４を２０ｎｍ程度研磨する。ここまでのプロセスで酸化膜２６Ｃの膜厚は、２０ｎｍ〜５０ｎｍ程度まで減少させられているので、少ない研磨時間で酸化膜２６Ｃを確実に除去できる。ここまでの工程で、各コンタクトホール１５に、導電性プラグ１６が１つずつ形成される。
【００６１】
次に、図４Ｇに示す断面構造を得るまでの工程について説明する。
絶縁膜１４の上に、第１配線層４０Ａを形成する。第１配線層４０Ａは、最初に酸化防止絶縁膜１４１を形成する。酸化防止絶縁膜１４１の上には、第１層間絶縁膜１４２を形成する。第１層間絶縁膜１４２には、導電性プラグ１６及びビアホール２５のＣｕ膜２８に電気的に接続される導電性プラグ１４３Ａ，１４３Ｃと、第１の配線１４４Ａ，１４４Ｃが形成される。以降は、第２配線層５５、第３配線層６０、第４配線層７０、第５配線層８０を順番に形成する。
【００６２】
さらに、第５配線層８０の上に、酸化膜９１を形成する。酸化膜９１をエッチングしてビアホール９３を形成する。
【００６３】
ビアホール９３を含む酸化膜９１の全面に、積層膜として例えばＴａ膜、Ｔｉ膜、ＴｉＮ膜を順番にスパッタ法にて形成する。さらに、ビアホール９３を埋めるように、Ａｌ膜９５を例えばスパッタ法を用いて形成する。Ａｌ膜９５をエッチングして、Ａｌの配線９６を形成する。
【００６４】
さらに、Ａｌの配線９６及び酸化膜９１の上に、ＳｉＮ膜９７を例えばプラズマＣＶＤ法にて約２００ｎｍの厚さに形成する。ＳｉＮ膜９７の上には、ＳＩＯ膜９８を例えばプラズマＣＶＤ法にて約１．５μｍの厚さに形成する。ＳＩＯ膜９８をエッチングして、ビアホール９９を形成する。さらに、シリコン基板１をスピンコーターで回転させながら、ＳＩＯ膜９８及び配線９６の上に、ポリイミド樹脂を塗布する。ポリイミド膜を硬化させてポリイミド層１００を形成した後、レジスト膜から形成したマスクを用いてポリイミド膜をパターニングする。さらに、ビアホール９９内にバンプ１０１を形成する。これによって、第５層の一部の配線８３が、Ａｌの配線９６を介してバンプ１０１に電気的に接続される。
【００６５】
この後、バックグラインダでシリコン基板１の裏面を研磨する。研磨は、スルービアホール２５内のＣｕ膜２８がシリコン基板１の裏面に露出するまで行う。これにより、シリコン基板１を貫通する貫通電極１１０が形成される。
【００６６】
次に、図４Ｈに示す断面構造を得るまでの工程について説明する。
シリコン基板１の裏面の全面にポリイミド樹脂を塗布し、硬化させることでポリイミド層１１１を形成する。さらに、ポリイミド層１１１をパターニングして貫通電極１１０を露出させた後、貫通電極１１０の裏面側の端面にバンプ１１２を電気的に接続する。これによって、半導体装置１２０Ａが形成される。
【００６７】
以上、説明したように、この半導体装置の製造方法では、貫通電極１１０を形成する過程で絶縁膜１４の上に形成される酸化膜２６を段階的に除去するので、酸化膜２６が絶縁膜１４上に残留したり、絶縁膜１４がオーバーエッチングされたりすることが防止される。
【００６８】
ここで、コンタクトホール１５のドライエッチング時に酸化膜２６Ｂを全て除去しても良い。例えば、配線溝３２〜３４が浅い場合など、Ｃｕ膜３６の埋め込み不良が生じない場合には、酸化膜２６Ｂの膜厚を減少させることなくコンタクトホール１５を形成し、Ｗ膜１６Ａをコンタクトホール１５に埋め込んだ後に研磨にて酸化膜２６Ｂを除去しても良い。貫通電極１１０は、シリコン基板１の上方に形成される多層配線構造の少なくとも１つの配線と接続される。
【００６９】
また、絶縁膜１４にコンタクトホール１５及び導電性プラグ１６を形成した後に、ビアホール２５の形成と、Ｃｕ膜２８の埋め込みを行っても良い。この場合は、ＣＭＰ法による研磨と、ドライエッチングと、ＣＭＰ法による研磨とを順番に実行して酸化膜２６を段階的に除去する。また、ＣＭＰ法による研磨と、ドライエッチングを順番に実行して酸化膜２６を段階的に除去しても良い。
【００７０】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈するものであり、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができる。
【００７１】
以下に、前記の実施の形態の特徴を付記する。
（付記１）  基板の一方の面上に半導体素子を形成する工程と、前記半導体素子の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通し、前記基板にホールを形成する工程と、前記第１の絶縁膜上及び前記ホールの内壁に第２の絶縁膜を形成する工程と、前記ホール内に第１の導電膜を埋める工程と、前記第１の絶縁膜上の前記第１の導電膜と、前記第２の絶縁膜の一部を研磨によって除去する工程と、前記第２の絶縁膜と前記第１の絶縁膜をエッチングしてパターンを形成する工程と、前記パターンに第２の導電膜を埋め込む工程と、前記第１の絶縁膜の上方の前記第２の導体膜と、残りの前記第２の絶縁膜を研磨により除去し、前記第１の絶縁膜を露出させる工程と、前記基板の厚さを他方の面から減少させ、前記ホール内に埋めた前記第１の導電膜を露出させる工程と、を含むことを特徴とする半導体装置の製造方法。
（付記２）  前記パターンを形成する工程は、前記第２の絶縁膜の膜厚をエッチングにより減少させる工程を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）  前記第１の絶縁膜を形成する工程は、前記半導体素子に電気的に接続されるプラグを埋め込んだ膜上に前記第１の絶縁膜を形成する工程であり、前記パターンに第２
の導電膜を埋め込む工程は、前記第プラグと電気的に接続される配線溝を形成する工程を含むことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）  前記ホールを形成する工程は、前記プラグを埋め込んだ前記膜を貫通して前記基板に前記ホールを形成する工程であることを特徴とする付記３に記載の半導体装置の製造方法。
（付記５）  前記第１の絶縁膜及び前記第２の導電膜の上に、前記第３の絶縁膜を形成する工程と、前記第３の絶縁膜に、前記第２の導電膜と電気的に接続する配線を形成する工程と、を含む付記３又は付記４に記載の半導体装置の製造方法。
（付記６）  前記第１の絶縁膜は、前記半導体素子の上に形成され、前記パターンに第２の導電膜を埋め込む工程は、前記半導体素子に電気的に接続されるプラグを形成する工程を含むことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記７）  前記第１の絶縁膜を研磨によって露出させた後、前記第１の絶縁膜の上方に複数の配線層を形成する工程を含み、前記複数の配線層を形成した後に、前記基板の厚さを他方の面から減少させ、前記ホール内に埋めた前記第１の導電膜を露出させることを特徴とする付記１乃至６のいずれか一項に記載の半導体装置の製造方法。
（付記８）  前記第１の導電膜と前記第２の導電膜が前記複数の配線層の少なくとも一部でコンタクトしていることを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）  基板の一方の面上に半導体素子を形成する工程と、前記半導体素子の上方に第１の絶縁膜を形成する工程と、前記第１の絶縁膜を貫通し、前記基板にホールを形成する工程と、前記第１の絶縁膜上、及び前記ホールの内壁に第２の絶縁膜を形成する工程と、前記ホールに導電材を埋め込む工程と、前記第１の絶縁膜上の前記導電材及び前記第２の絶縁膜を研磨し、前記第１の絶縁膜上の前記第２の絶縁膜を第１の膜厚に研磨する工程と、前記第１の絶縁膜上の第２の絶縁膜をエッチングよって第１の膜厚より薄い第２の膜厚にする工程と、第２の膜厚の第２の絶縁膜を研磨によって前記第１の絶縁膜上から除去する工程と、前記基板の上方に、前記導電材と電気的に接続される配線を形成した後、前記基板の厚さを他方の面側から減少させ、前記第１の導電膜を露出させる工程と、を含む半導体装置の製造方法。
（付記１０）  前記第１の絶縁膜にパターンを形成する工程を有し、前記第１の絶縁膜をエッチングするときに、前記第２の絶縁膜を第２の膜厚にすることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）  前記第１の絶縁膜に配線材料を埋め込んで配線を形成する工程を有し、前記配線材料を研磨するときに、第２の膜厚の第２の絶縁膜を研磨によって前記第１の絶縁膜上から除去することを特徴とする付記９又は付記１０に記載の半導体装置の製造方法。
【符号の説明】
【００７２】
１  シリコン基板
１４  絶縁膜（第１の絶縁膜）
１５  コンタクトホール（パターン）
１６  導電性プラグ
１６Ｂ  Ｗ膜（第２の導電材）
２２  第１層間絶縁膜
２５  ビアホール
２６，２６Ｂ，２６Ｃ  酸化膜（第２の絶縁膜）
２８  Ｃｕ膜（第１の導電膜）
３２，３３，３４  配線溝（パターン）
３６  Ｃｕ膜（第２の導電材）
４０  第１配線層
５５  第２配線層
６０  第３配線層
７０  第４配線層
８０  第５配線層
Ｔ１，Ｔ２  半導体素子
【図１Ａ】
0005733002.tif 000002
【図１Ｂ】
0005733002.tif 000003
【図１Ｃ】
0005733002.tif 000004
【図１Ｄ】
0005733002.tif 000005
【図１Ｅ】
0005733002.tif 000006
【図１Ｆ】
0005733002.tif 000007
【図１Ｇ】
0005733002.tif 000008
【図１Ｈ】
0005733002.tif 000009
【図１Ｉ】
0005733002.tif 000010
【図１Ｊ】
0005733002.tif 000011
【図１Ｋ】
0005733002.tif 000012
【図１Ｌ】
0005733002.tif 000013
【図１Ｍ】
0005733002.tif 000014
【図１Ｎ】
0005733002.tif 000015
【図１Ｏ】
0005733002.tif 000016
【図２】
0005733002.tif 000017
【図３】
0005733002.tif 000018
【図４Ａ】
0005733002.tif 000019
【図４Ｂ】
0005733002.tif 000020
【図４Ｃ】
0005733002.tif 000021
【図４Ｄ】
0005733002.tif 000022
【図４Ｅ】
0005733002.tif 000023
【図４Ｆ】
0005733002.tif 000024
【図４Ｇ】
0005733002.tif 000025
【図４Ｈ】
0005733002.tif 000026