(57)【特許請求の範囲】
【請求項１】
半導体基板の表面にチャネル層を形成する工程と、
前記半導体基板の表面にシリコン窒化膜および第一のシリコン酸化膜を順に形成し、前記チャネル層を覆う前記シリコン窒化膜および前記第一のシリコン酸化膜に、トレンチを形成するための開口を設ける工程と、
前記シリコン窒化膜および前記第一のシリコン酸化膜をマスクとして、前記開口の位置に前記半導体基板の表面から前記チャネル層よりも深いトレンチを形成する工程と、
前記シリコン窒化膜を残して前記第一のシリコン酸化膜を除去する工程と、
前記シリコン窒化膜をマスクとして、前記半導体基板の表面に第二のシリコン酸化膜を形成しないで前記トレンチの側面にゲート酸化膜となる前記第二のシリコン酸化膜を形成する工程と、
前記トレンチを埋め込むように前記シリコン窒化膜表面にゲート電極材料を堆積した後、前記シリコン窒化膜をマスクとして前記シリコン窒化膜上にある前記ゲート電極材料を除去し、上端面が後にソース領域となる前記チャネル層の表面よりも上となるように前記トレンチ内にゲート電極を形成する工程と、
前記シリコン窒化膜を除去した後、前記トレンチの周囲に前記チャネル層と逆導電型のソース領域を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
半導体基板の表面にチャネル層を形成する工程と、
前記半導体基板の表面にシリコン窒化膜および第一のシリコン酸化膜を順に形成し、前記チャネル層を覆う前記シリコン窒化膜および前記第一のシリコン酸化膜に、トレンチを形成するための開口を設ける工程と、
前記シリコン窒化膜および前記第一のシリコン酸化膜をマスクとして、前記開口の位置に前記半導体基板の表面から前記チャネル層よりも深いトレンチを形成する工程と、
前記シリコン窒化膜を残して前記第一のシリコン酸化膜を除去する工程と、
前記シリコン窒化膜をマスクとして、前記半導体基板の表面に第二のシリコン酸化膜を形成しないで前記トレンチの側面にゲート酸化膜となる前記第二のシリコン酸化膜を形成する工程と、
前記トレンチを埋め込むように前記シリコン窒化膜表面にゲート電極材料を堆積した後、前記シリコン窒化膜をマスクとして前記シリコン窒化膜上にある前記ゲート電極材料を除去し、上端面が後にソース領域となる前記チャネル領域の表面よりも上となるように前記トレンチ内にゲート電極を形成する工程と、
前記トレンチの周囲に前記チャネル層と逆導電型のソース領域を形成した後、前記ゲート電極の上端面が前記ソース領域の表面よりも上となっている状態を保ったまま前記シリコン窒化膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、特にトレンチ構造を有する縦型ＭＯＳＦＥＴの製造方法に関する。
【背景技術】
【０００２】
縦型ＭＯＳＦＥＴには、いわゆるプレーナー型とトレンチ型がある。トレンチ内にゲート電極を埋め込んだ構造のトレンチ型は、構造的に低オン抵抗特性を得やすいことから、実用化が進んでいる。このようなトレンチ型構造を持つ縦型ＭＯＳＦＥＴの構造や製造工程に関しては、例えば以下に示した特許文献１や特許文献２などで開示されている。
【０００３】
従来の縦型ＭＯＳＦＥＴの構造を２例説明する。以下の説明でＮのあとに記載された−、＋、＋＋等の記号は含有される不純物の相対的な濃度の大きさを表し、−、＋、＋＋の順で濃度が高くなる。図２（ａ）に示す構造は、Ｐ型シリコン基板１上にＮ＋埋め込み層２が形成され、さらにシリコン基板１上にＰ型シリコン層３が形成されている。Ｐ型シリコン層３には、Ｎ＋埋め込み層２に到達するようにＮ−型ドレイン層４が、さらにＮ−型ドレイン層４の内側にＰ型ウェル層５が拡散等で形成され、さらに縦型ＭＯＳＦＥＴの表面外周部、およびＮ＋＋型ドレイン領域１２以外の部分に絶縁膜６が形成されている。トレンチ７はＰ型ウェル層５の表面から、Ｐ型ウェル層５を超えてＮ−型ドレイン層４に達する深さに形成され、トレンチ内部にはゲート酸化膜８を介してゲート電極９が埋設されている。そしてＮ＋＋型ソース領域１１が、Ｐ型ウェル層５とトレンチ７に隣接する部分に設けられ、さらにＮ＋＋型ドレイン領域１２が、Ｎ−型ドレイン層の表面に設けられている。一方、図２（ｂ）に示す２例目の構造は、ゲート電極９がトレンチ７から張り出す構造となっている。さらにトレンチ７の上端角部がチャネルとなることを避けるため、Ｎ型ソース領域１０をゲート電極９の張り出し部の下に形成している点で、図２（ａ）と異なる。
【０００４】
ここで、縦型ＭＯＳＦＥＴの動作について簡単に説明する。ドレイン領域１２とソース領域１０との間に順バイアスをかけた状態において、ゲート電極９に閾値以上の所定の電圧を与えると、Ｐ型ウェル層５内にトレンチ７に沿ってＮ型のチャネルが形成され、ソース・ドレイン間に電流が流れる。トレンチ７に沿って縦型にチャネルができることから、プレーナー型の縦型ＭＯＳＦＥＴと比較して、単位面積あたりのチャネル幅を格段に長くできるため、そのオン抵抗を小さくすることができるという利点がある。
【０００５】
次に、縦型ＭＯＳＦＥＴの製造方法の概略について、図２（ａ）の場合で説明する。まずＰ型シリコン基板１を準備し、縦型ＭＯＳＦＥＴの領域となる部分にＮ＋埋め込み層２を例えばイオン注入等により形成し、さらにシリコン基板１上にＰ型シリコン層３を例えばエピタキシャル成長等で形成する。次に、ＭＯＳＦＥＴの領域となる部分にＮ−型ドレイン層４、およびＮ−型ドレイン層４の内側にＰ型ウェル層５を、それぞれイオン注入法や熱拡散により形成する。次に、ゲート電極の領域となる部分に、Ｐ型ウェル層５からＮ−型ドレイン層４の深さに達するトレンチ７を形成する。そしてトレンチ１３の内部にゲート酸化膜８を形成し、多結晶シリコン膜を全面に被着して、エッチバックすることによりトレンチ７に埋設したゲート電極９を形成する。そして、ホトリソグラフィによって、Ｐ型ウェル層５とトレンチ７に隣接する部分、およびＮ−型ドレイン層の表面の一部を開口し、Ｎ型不純物をイオン注入するなどして、Ｎ＋＋型ソース領域１１およびＮ＋＋型ドレイン領域１２を形成する。そして、Ｐ型シリコン層３上に絶縁膜を堆積し、ソース領域１１およびドレイン領域１２およびゲート電極９上にコンタクトホールを設け、さらにコンタクトホール上に金属電極を設け、縦型ＭＯＳＦＥＴの主要な構造が出来上がる。
【０００６】
一方、図２（ｂ）では、多結晶シリコンを被着する前にＮ型ソース領域１０を形成し、さらに多結晶シリコンを被着した後に、ホトリソグラフィによってゲート電極９以外の領域を開口した状態でエッチングすることにより、ゲート電極を形成している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３５９２９４号公報
【特許文献２】特開平１１−１０３０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図２（ａ）に示した構造において、多結晶シリコン膜を全面に被着してエッチバックすることにより、トレンチ７に埋設したゲート電極９を形成しているが、Ｎ＋＋型ソース層１１の深さよりも深くゲート電極９がエッチバックされた場合、ゲート電極９の上端がソース領域１１の下端から離れるため、縦型ＭＯＳＦＥＴが動作しなくなる。このため、特許文献２では、トレンチ側面のゲート上端部にＮ＋＋型ソース領域を形成することでこの問題を解決している。しかし、この方法では、エッチバックのばらつきが、そのままＭＯＳＦＥＴのチャネル長の変化となるため、製造歩留まりの低下が懸念される。
【０００９】
一方図２（ｂ）の構造では、前者のようなエッチングプロセスのばらつきの影響を受けないという利点がある。しかし、前者に比べ製造工程は増加し、素子面積は拡大するので、チップあたりの単価が上がり、コストの問題となる。
【００１０】
本発明は、製造工程を増やすことなく、安定したプロセス処理が可能な縦型ＭＯＳＦＥＴを有する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は半導体装置の製造方法において、半導体基板の表面にチャネル層を形成する工程と、前記半導体基板の表面にシリコン窒化膜および第一のシリコン酸化膜を順に形成し、前記チャネル層を覆う前記シリコン窒化膜および前記第一のシリコン酸化膜に、トレンチを形成するための開口を設ける工程と、前記シリコン窒化膜および前記第一のシリコン酸化膜をマスクとして、前記開口の位置に前記半導体基板の表面から前記チャネル層よりも深いトレンチを形成する工程と、前記シリコン窒化膜を残して前記第一のシリコン酸化膜を除去する工程と、前記シリコン窒化膜をマスクとして、前記トレンチの側面にゲート酸化膜となる第二のシリコン酸化膜を形成する工程と、前記トレンチを埋め込むように前記シリコン窒化膜表面にゲート電極材料を堆積した後、前記シリコン窒化膜をマスクとして前記シリコン窒化膜上にある前記ゲート電極材料を除去し、上端面が後にソース領域となる前記チャネル領域の表面よりも上となるように前記トレンチ内にゲート電極を形成する工程と、前記シリコン窒化膜を除去した後、前記トレンチの周囲に前記チャネル層と逆導電型のソース領域を形成する工程と、を有することを特徴とする。
【００１２】
また、ゲート電極形成とシリコン窒化膜の除去との間に、ソース領域を形成することを特徴とする。
【００１３】
また、本発明は、トレンチ構造を有する縦型ＭＯＳＦＥＴを含む半導体装置において、第１導電型の半導体基板上に設けられた第２導電型のチャネル層と、前記チャネル層の表面から前記チャネル層を貫通して設けられたトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内に充填されたゲート電極と、前記トレンチの周囲に配置されたソース領域と、から成り、前記ゲート電極の上端面が後にソース領域となる前記チャネル層の表面よりも上にあるとともに、前記ゲート電極の上端部の側面が、前記トレンチ内の前記ゲート電極の側面と略同一形状を有していることを特徴とする。
【発明の効果】
【００１４】
本発明においては、半導体基板の表面にトレンチを形成するためのシリコン窒化膜を残したまま、トレンチ内をゲート電極材料で埋設した後、シリコン窒化膜上にあるゲート電極材料を除去し、トレンチ内にゲート電極を形成する。これにより、ゲート電極材料を除去する際に、シリコン窒化膜の膜厚分までのオーバーエッチングであれば、ゲート電極材料の上端部が半導体基板の表面を下回ることがなくなる。そのため、ゲート電極材料のエッチングプロセスによる半導体装置の特性ばらつきは改善される。また、本発明の製造工程によれば、ゲート電極上部の形状をトレンチ幅より長くとったＴ字型ではなく、トレンチ幅のままにしたＩ字型にできるため、素子面積を小さくすることができるだけでなく、Ｔ字型とするためのホトリソグラフィが不要となる。
【図面の簡単な説明】
【００１５】
【図１】（ａ）乃至（ｈ）は、本発明の第一の実施例のトレンチゲート型ＭＯＳＦＥＴの製造工程を示す概略断面図である。
【図２】（ａ）および（ｂ）は、従来のトレンチゲート型ＭＯＳＦＥＴの断面構造の例を示す図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明に係る半導体装置およびその製造方法を実施例に即して説明する。図１（ａ）乃至（ｈ）は、本発明の第一の実施例にかかる半導体装置の製造工程を示した概略断面図である。
【００１７】
図１（ａ）は本発明に係る半導体装置の概略断面図であり、ある程度製造工程を経た状態を示している。Ｐ型シリコン基板１上にＮ＋埋め込み層２を形成し、さらに基板１上にＰ型シリコン層３をエピタキシャル成長により形成する。また、Ｐ型シリコン層３の表面から、Ｎ＋埋め込み層２に到達するようにＮ＋埋め込み層２よりも低濃度のＮ−型ドレイン層４を熱拡散等で形成し、さらにＮ−型ドレイン層４の内側にＰ型ウェル層（Ｐ型チャネル層）５を形成する。また、縦型ＭＯＳＦＥＴのトレンチおよびソース領域の外側となる表面外周部にはＮ＋＋型ドレイン領域となる部分を除いた部分に絶縁膜６を形成する。図では絶縁膜６はシャロートレンチによる絶縁膜としているが、これに限るものではなく、ＬＯＣＯＳ法により形成される絶縁膜でもよいことは言うまでもない。
【００１８】
続いて、図１（ｂ）のように、シリコン基板１の表面に、順に約１００ｎｍのシリコン窒化膜１３と約２００ｎｍのシリコン酸化膜１４を堆積した後、ホトリソグラフィおよびエッチングを用いて、トレンチとなる部分のみを開口したシリコン窒化膜とシリコン酸化膜から成るパターンを形成する。このパターンをマスクに、基板１の表面からＰ型チャネル層５を超えるまでシリコンをエッチングにより除去し、約１μｍ幅のトレンチ７を形成する。
【００１９】
続いて、図１（ｃ）のように、シリコン窒化膜１３を残して、シリコン酸化膜パターン１４を除去した後、熱酸化によりトレンチ側面にゲート酸化膜となるシリコン酸化膜８を約２０〜１００ｎｍの厚さとなるように形成する。このときにトレンチ以外のシリコン基板の表面はシリコン窒化膜１３に覆われているので酸化膜が形成されることはない。トレンチ側面だけにシリコン酸化膜８が形成される。
【００２０】
続いて、図１（ｄ）のように、ゲート電極材料である不純物をドープしたポリシリコン膜９を、トレンチ７が完全に埋め込まれるまで堆積する。同時にシリコン基板の表面全体がポリシリコン膜９により覆われる。
【００２１】
そして、図１（ｅ）のように、トレンチ領域にのみポリシリコン膜を残してゲート電極とするために、等方性または異方性のガスエッチングにより、シリコン窒化膜１３の表面上に堆積されたポリシリコン膜を除去する。このとき、トレンチ上のポリシリコン膜もエッチングされることになるが、シリコン窒化膜の厚さ１００ｎｍ未満のポリシリコン膜のオーバーエッチングであれば、ポリシリコン膜の上端面をＰ型チャネル層５の表面（もとのＰ型エピタキシャル層３の表面）よりも上にすることができる。つまり、図２（ａ）を用いて説明した、エッチバックによってチャネル長が変化し、製造歩留まりが低下する問題が解決される。さらに、シリコン窒化膜１３とトレンチ７の開口部は略同一であるため、ゲート電極形成時のホトリソグラフィ工程が不要であることに加え、図２（ｂ）を用いて説明したように、ゲート電極上部の形状をトレンチ幅より長くとったＴ字型ではなく、ゲート電極上部までトレンチ幅のままにしたＩ字型であることにより、素子面積を小さくすることが可能である。
【００２２】
続いて、図１（ｆ）のように、シリコン窒化膜を除去した後、図１（ｇ）のように、ホトリソグラフィにより、Ｎ＋＋型ドレイン領域１２、Ｎ＋＋型ソース領域１１をイオン注入等により形成する。ここで、Ｎ＋＋型ドレイン領域１２、Ｎ＋＋型ソース領域１１は、シリコン窒化膜を除去する前に形成しても良い。
【００２３】
最後に、図１（ｈ）のように、層間絶縁層として、シリコン基板１の表面に約１０００ｎｍのリンガラス層１５を形成し、所定のパターニングを行い、コンタクト孔を開孔する。そして、その上にアルミ等の金属膜を堆積し所定のパターニングを行い、金属電極１６を形成することにより、本発明に係るトレンチゲート型ＭＯＳＦＥＴが得られる。
【００２４】
なお、本発明は、Ｎチャネルのトレンチゲート型ＭＯＳＦＥＴについての例を示したが、他の構造のトレンチゲート型ＭＯＳＦＥＴやＩＧＢＴにも適用可能である。以上に説明したものは本発明の一実施の形態に過ぎないものであり、本発明の趣旨を逸脱することなく、この他にも種々の変形した実施の形態が考えられることは勿論のことである。
【符号の説明】
【００２５】
１  Ｐ型シリコン基板
２  Ｎ＋型埋め込み層
３  Ｐ型シリコン層
４  Ｎ−型ドレイン層
５  Ｐ型ウェル層（Ｐ型チャネル層）
６  フィールド絶縁膜
７  トレンチ
８  ゲート絶縁膜
９  ゲート電極
１０  Ｎ型ソース領域
１１  Ｎ＋＋型ソース領域
１２  Ｎ＋＋型ドレイン領域
１３  シリコン窒化膜
１４  シリコン酸化膜
１５  リンガラス層
１６  金属電極
【図１】
0005738094.tif 000002
【図２】
0005738094.tif 000003