(57)【特許請求の範囲】
【請求項１】
第１または第２導電型の炭化珪素基板（１）の主表面上に形成された炭化珪素からなる第１導電型のドリフト層（２）上に、炭化珪素からなる第２導電型のベース領域（３）が形成されていると共に、前記ベース領域の上に炭化珪素からなる第１導電型のソース領域（４）が形成された半導体基板が用いられており、前記ベース領域よりも深いトレンチ（６）内にゲート絶縁膜（８）が形成されていると共に該ゲート絶縁膜上にゲート電極（９）が形成されることでトレンチゲート構造が構成され、前記ソース領域および前記ベース領域に対して電気的に接続されたソース電極（１１）および前記炭化珪素基板の裏面に電気的に接続されたドレイン電極（１２）を有する半導体スイッチング素子を備えた炭化珪素半導体装置の製造方法であって、
前記半導体基板として、＜１１−２０＞方向をオフ方向とするオフ角を有したオフ基板を用意する工程と、
エッチングにより、前記オフ方向を長手方向とするライン状、かつ、前記ソース領域および前記ベース領域を貫通して前記ドリフト層に達する形状であり、前記長手方向における両先端面のうちの一方の先端面である｛１１−２０｝面が前記オフ方向に対して垂直で、かつ、前記半導体基板の主表面に対して傾斜した面となるように前記トレンチを形成するトレンチエッチング工程と、
前記半導体基板の主表面に対する垂直方向から第２導電型不純物をイオン注入することにより、前記トレンチの底部および前記一方の先端面に第２導電型不純物を注入し、前記トレンチの底部に位置する底部層（７ａ）および前記一方の先端面に位置する先端層（７ｂ）とを有する第２導電型の電界緩和層（７）を形成する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記半導体基板を用意する工程では、前記主表面が（０００１）面、前記オフ方向が＜１１−２０＞方向であるオフ基板を用意し、
前記トレンチエッチング工程では、前記一方の先端面を（１１−２０）面とすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記半導体基板を用意する工程では、前記主表面が（０００−１）面、前記オフ方向が＜１１−２０＞方向であるオフ基板を用意し、
前記トレンチエッチング工程では、前記一方の先端面を（−１−１２０）面とすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記トレンチエッチング工程では、前記トレンチの底面に対して前記一方の先端面が成す角度（θ）が該トレンチのうち前記長手方向と平行な側面が成す角度よりも小さくなるようにすることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項５】
炭化珪素からなり、＜１１−２０＞方向をオフ方向とするオフ角を有したオフ基板にて構成された第１または第２導電型の基板（１）と、
前記基板の上に形成され、前記基板よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型の炭化珪素からなるソース領域（４）と、
前記オフ方向を長手方向とするライン状、かつ、前記ソース領域および前記ベース領域を貫通して前記ドリフト層に達する形状であり、前記長手方向における両先端面のうちの一方の先端面である｛１１−２０｝面が前記オフ方向に対して垂直で、かつ、前記半導体基板の主表面に対して傾斜した面となるトレンチ（６）と、
イオン注入によって形成され、前記トレンチの底部および前記一方の先端面にのみ形成され、前記トレンチの底部に形成された底部層（７ａ）と前記トレンチの前記先端面に形成された先端層（７ｂ）とによって構成された第２導電型の炭化珪素からなる電界緩和層（７）と、
前記電界緩和層上において前記トレンチの内壁面に形成されたゲート絶縁膜（８）と、
前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（９）と、
前記ソース領域および前記ベース領域に電気的に接続されたソース電極（１１）と、
前記基板の裏面側に形成されたドレイン電極（１２）とを備え、
前記ゲート電極への印加電圧を制御することで前記トレンチの側面に位置する前記ベース領域の表面部に反転型のチャネル領域を形成し、前記ソース領域および前記ドリフト層を介して、前記ソース電極および前記ドレイン電極の間に電流を流す反転型のトレンチゲート構造の半導体スイッチング素子を有してなることを特徴とする炭化珪素半導体装置。
【請求項６】
前記基板は、前記主表面が（０００１）面、前記オフ方向が＜１１−２０＞方向であるオフ基板であり、
前記一方の先端面は、（１１−２０）面であることを特徴とする請求項４に記載の炭化珪素半導体装置。
【請求項７】
前記基板は、前記主表面が（０００−１）面、前記オフ方向が＜１１−２０＞方向であるオフ基板であり、
前記一方の先端面は、（−１−１２０）面であることを特徴とする請求項４に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造の半導体スイッチング素子を有する炭化珪素（以下、ＳｉＣという）半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体スイッチング素子を有する半導体装置において、より大電流を流すには、チャネル密度を高くすることが有効である。シリコントランジスタでは、チャネル密度を高くするために、トレンチゲート構造のＭＯＳＦＥＴが採用され、実用化されている。このトレンチゲート構造はＳｉＣ半導体装置にも適用できる構造であるが、ＳｉＣに応用する場合、大きな問題がある。すなわち、ＳｉＣは破壊電界強度がシリコンの１０倍あるため、ＳｉＣ半導体装置にはシリコンデバイスの１０倍近い電圧をかけた状態で使用される。そのため、トレンチ内に形成されたゲート絶縁膜にもシリコンデバイスの１０倍の強度の電界がかかり、トレンチのコーナー部においてゲート絶縁膜が容易に破壊されてしまうという問題がある。
【０００３】
このような問題を解決するものとして、特許文献１において、トレンチゲート構造を構成するトレンチの底部（底面）より下方にｐ型不純物をイオン注入することでｐ型層からなる電界緩和層を形成した構造が提案されている。このような電界緩和層を形成することにより、トレンチの底部での電界集中を緩和でき、ゲート絶縁膜の破壊を防止することが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１２９２５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の構造の場合、電界緩和層がフローティング状態になることから、スイッチング特性が劣化するという問題がある。このため、トレンチの底部に形成された電界緩和層を上部のソース電極と接続し、ソース電位に固定することで、スイッチング特性の劣化を抑制することが必要になる。
【０００６】
ところが、トレンチの底部の電界緩和層をソース電極に接続するためのｐ型の接続層を形成するためのプロセスとして、イオン注入などの処置が別途必要になり、製造工程の煩雑化を招き、製造コストの増大を招くという問題が発生する。
【０００７】
本発明は上記点に鑑みて、トレンチの底部の電界緩和層とソース電極との接続を行う接続層の形成のための工程を別途行わなくてもよい構造のＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、半導体スイッチング素子を備えた炭化珪素半導体装置の製造方法であって、半導体基板（１〜４）として、＜１１−２０＞方向をオフ方向とするオフ角を有したオフ基板を用意する工程と、エッチングにより、オフ方向を長手方向とするライン状、かつ、ソース領域（４）およびベース領域（３）を貫通してドリフト層（２）に達する形状であり、長手方向における両先端面のうちの一方の先端面である｛１１−２０｝面がオフ方向に対して垂直、かつ、半導体基板の主表面に対して傾斜した面となるようにトレンチ（６）を形成するトレンチエッチング工程と、半導体基板の主表面に対する垂直方向から第２導電型不純物をイオン注入することにより、トレンチの底部および一方の先端面に第２導電型不純物を注入し、トレンチの底部に位置する底部層（７ａ）およびトレンチの一方の先端面に位置する先端層（７ｂ）とを有する第２導電型の電界緩和層（７）を形成する工程と、を含んでいることを特徴としている。
【０００９】
このように、トレンチの一方の先端面がオフ方向に対して垂直な面、つまり半導体基板の主表面に対して傾斜した面となるようにしつつ、電界緩和層を基板垂直方向からのイオン注入によって形成するようにしている。これにより、トレンチの底部に底部層を形成できると同時に半導体基板の主表面に対して傾斜した先端面にもイオン注入が為され、先端層を形成できる。したがって、ベース領域などを介して底部層をソース電極（１１）に接続するための接続層としての先端層を底部層と同時に形成することができる。このため、先端層の形成のための工程を別途行わなくても済むし、斜めイオン注入のような煩雑なイオン注入を行わなくても良い。これにより、ＳｉＣ半導体装置の製造工程の簡略化を図ることが可能となる。
【００１０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。
【図２】図１に示すＭＯＳＦＥＴのII−II断面図である。
【図３】図１に示すＭＯＳＦＥＴのトレンチ６内の状態を示した斜視断面図である。
【図４】図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造工程を示した斜視断面図である。
【図５】半導体基板の表面がＳｉ面となる場合とＣ面となる場合のトレンチ６の側面の傾斜を示した断面図である。
【図６】図４（ｄ）の工程を異なる断面で見たときの断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１３】
（第１実施形態）
本発明の第１実施形態について説明する。ここではトレンチゲート構造の半導体スイッチング素子として反転型ＭＯＳＦＥＴが形成されたＳｉＣ半導体装置を例に挙げて説明する。
【００１４】
図１に示すように、ＳｉＣ半導体装置にはｎチャネルタイプの反転型のＭＯＳＦＥＴを形成してある。この図に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されることで、複数セルのＭＯＳＦＥＴが構成されている。具体的には、ＳｉＣからなるｎ+型基板１が用いられており、このｎ+型基板１に対してＭＯＳＦＥＴの各構成要素が形成されることでＭＯＳＦＥＴが構成されている。
【００１５】
ｎ+型基板１は、（０００１）面もしくは（０００−１）面、つまりＳｉ面もしくはＣ面を主表面として、例えばオフ方向が＜１１−２０＞とされた所定のオフ角（例えば３．５度）を有するオフ基板で構成されている。ｎ+型基板１における窒素等のｎ型不純物濃度は、例えば１．０×１０19／ｃｍ3とされ、厚さは、例えば３００μｍ程度とされている。このｎ+型基板１の主表面には、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２が形成されている。このｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすることができる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【００１６】
このｎ-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
【００１７】
ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。ｎ+型ソース領域４は、表層部における窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００１８】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達し、底部が所定幅とされた構造、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００１９】
トレンチ６は、図１中のｘ方向を幅方向、ｙ方向を長手方向、ｚ方向を深さ方向として形成されており、一本しか図示していないが、実際には複数本が図１中のｘ方向に並べられることで各トレンチ６が平行に配列されたストライプ状とされている。そして、図１のｙ方向が＜１１−２０＞方向とされており、図２および図３に示されるように、トレンチ６の両先端面のうち一方の先端面がオフ方向に対して垂直な平面、つまり当該側面の法線方向とオフ方向とが一致させられた｛１１−２０｝面とされている。そして、トレンチ６の両側面は図３に示すように｛１−１００｝面とされている。このトレンチ６の底部のコーナー部を含む内壁面は、丸め処理によって丸められている。
【００２０】
そして、図１〜図３に示すように、上記のように構成されたトレンチ６の底部および両先端面のうちオフ方向に対して垂直になっている側の先端面に、ｐ型ＳｉＣにて構成された電界緩和層７が形成されている。具体的には、電界緩和層７は、トレンチ６の底部に形成された底部ｐ型層７ａとトレンチ６の両先端面のうちの一方の先端面に形成された先端ｐ型層７ｂとによって構成されているが、後述するように基板表面に対する垂直方向からの一度のイオン注入工程によって形成されている。電界緩和層７のｐ型不純物濃度は、例えば１×１０17／ｃｍ3以上とされている。
【００２１】
この電界緩和層７は、トレンチ６の底部および一方の先端面に形成されているが、トレンチ６の先端面に形成された先端ｐ型層７ｂ以外では、電界緩和層７とｐ型ベース領域３との間においてｎ-型ドリフト層２が残され、ｐ型ベース領域３から離間させられている。このため、トレンチ６の側面においては、ｎ-型ドリフト層２が露出した状態となっている。そして、先端ｐ型層７ｂが少なくともｐ型ベース領域３と接続されており、先端ｐ型層７ｂを介して底部ｐ型層７ａがｐ型ベース領域３と同電位に固定される。
【００２２】
さらに、トレンチ６の内壁面は酸化膜などによって構成されたゲート絶縁膜８にて覆われており、ゲート絶縁膜８の表面に形成されたドープドＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート絶縁膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート絶縁膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。このようにして、トレンチゲート構造が構成されている。
【００２３】
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、層間絶縁膜１０を介してソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１０上に形成されることで電気的に絶縁されており、層間絶縁膜１０に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
【００２４】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
【００２５】
このような反転型のトレンチゲート構造のＭＯＳＦＥＴは、以下のように動作する。まず、ゲート電極９にゲート電圧を印加する前の状態では、ｐ型ベース領域３に反転層が形成されない。したがって、ドレイン電極１２に正の電圧を加えたとしても、ｎ型ソース領域４から電子はｐ型ベース領域３内に到達することはできず、ソース電極１１とドレイン電極１２との間に電流が流れない。
【００２６】
次に、オフ時（ゲート電圧＝０Ｖ、ドレイン電圧＝６５０Ｖ、ソース電圧＝０Ｖ）には、ドレイン電極１２に電圧を加えても逆バイアスになるため、ｐ型ベース領域３とｎ-型ドリフト層２の間より空乏層が広がる。このとき、ｐ型ベース領域３の濃度がｎ-型ドリフト層２より高いので、空乏層はほとんどｎ-型ドリフト層２側に広がる。そして、ドレイン０Ｖの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極１１とドレイン電極１２との間に電流が流れない。
【００２７】
また、ゲート電圧が０Ｖになっているため、ドレイン−ゲート間にも電界がかかる。このため、ゲート絶縁膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６の底部に電界緩和層７が備えられているため、電界緩和層７とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなる。これにより、ゲート絶縁膜８内での電界集中、特にゲート絶縁膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート絶縁膜８が破壊されることを防止することが可能となる。
【００２８】
一方、オン時（ゲート電圧＝２０Ｖ、ドレイン電圧＝１Ｖ、ソース電圧＝０Ｖ）には、ゲート電極９にゲート電圧として２０Ｖが印加されるため、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。このため、ソース電極１１から注入された電子はｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達する。これにより、ソース電極１１とドレイン電極１２との間に電流を流すことができる。
【００２９】
このようなトレンチゲート構造のＭＯＳＦＥＴでは、底部ｐ型層７ａが先端ｐ型層７ｂを介してｐ型ベース領域３に接続されていることから、電界緩和層７はｐ型ベース領域３と同電位となる。つまり、ｐ型ベース領域３がｐ+型コンタクト層５を介してソース電極１２に接続されているため、電界緩和層７はソース電位に固定される。このため、電界緩和層７がフローティング状態とはならないようにでき、よりスイッチング特性の劣化を抑制することが可能となる。
【００３０】
次に、図１に示すトレンチゲート構造のＭＯＳＦＥＴの製造方法について、図４を参照して説明する。
【００３１】
〔図４（ａ）に示す工程〕
まず、Ｓｉ面もしくはＣ面を主表面として、例えばオフ方向が＜１１−２０＞とされた所定のオフ角（例えば３．５度）を有するオフ基板にて構成され、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3で厚さ３００μｍ程度とされたｎ+型基板１を用意する。このｎ+型基板１の表面に、窒素等のｎ型不純物濃度が例えば３．０×１０15〜２．０×１０16／ｃｍ3で厚さ１５μｍ程度のＳｉＣからなるｎ-型ドリフト層２がエピタキシャル成長させられたエピ基板を用意する。そして、ボロンもしくはアルミニウムなどのｐ型不純物のイオン注入により、ｎ-型ドリフト層２の表層部に、１．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度となるｐ型ベース領域３を形成する。
【００３２】
〔図４（ｂ）に示す工程〕
続いて、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスク（図示せず）を成膜したのち、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。
【００３３】
さらに、先程使用したマスクを除去した後、再びマスク（図示せず）を成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト層５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。
【００３４】
そして、注入されたイオンを活性化することで、窒素等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｎ+型ソース領域４を形成すると共に、ボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度のｐ+型コンタクト層５を形成する。その後、マスクを除去する。
【００３５】
〔図４（ｃ）に示す工程〕
ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト層５の上に、図示しないエッチングマスクを成膜したのち、トレンチ６の形成予定領域においてエッチングマスクを開口させる。具体的には、オフ方向となる＜１１−２０＞方向を長手方向とする開口部を形成する。そして、エッチングマスクを用いてトレンチエッチング工程を行うことで、トレンチ６を形成する。これにより、トレンチ６は、長手方向と平行となる両側面がオフ方向と平行な面となり、かつ、両先端面のうちの一方の先端面がオフ方向に対して垂直な面となって形成される。
【００３６】
すなわち、図５に示すように、＜１１−２０＞方向をオフ方向とする表面がＳｉ面のＳｉＣ基板に対してトレンチ６を形成する場合、エッチングの面方位依存性に基づき（１１−２０）面が形成され易く、その面がオフ方向に対して垂直な面となる。同様に、表面がＣ面のＳｉＣ基板に対してトレンチ６を形成する場合エッチングの面方位依存性に基づき（−１−１２０）面が形成され易く、その面がオフ方向に対して垂直な面となる。これらの面は、ＳｉＣ基板の表面に平行なトレンチ６の底面に対して傾斜した面となる。例えば、オフ角が３．５度の場合、トレンチ６の底面に対する先端面の成す角度θが８７度程度になり、それ以上のオフ角であれば角度θは８７度以下となる。
【００３７】
また、トレンチエッチング工程では、トレンチ６の底面に対して一方の先端面が成す角度θがトレンチ６のうち長手方向と平行な側面が成す角度よりも小さくなるようにする。つまり、トレンチ６のうちチャネルを形成する側面については、基板表面に対してほぼ垂直になるようにする。
【００３８】
〔図４（ｄ）に示す工程〕
エッチングマスクを除去したのち、イオン注入用マスク（図示せず）を形成し、このマスクのうちトレンチ６と対応する部分を開口させる。そして、基板垂直方向からｐ型不純物をイオン注入する。このとき、トレンチ６の底部にｐ型不純物が注入されるが、これに加えて図６において破線で示したトレンチ６の底面に対して傾斜している一方の先端面にもｐ型不純物が注入される。逆に、トレンチ６のうちチャネルを形成する側面については、基板表面に対してほぼ垂直とされていることから、ｐ型不純物がほとんど注入されず、ｐ型化することはない。このようにして、底部ｐ型層７ａと先端ｐ型層７ｂとを有する電界緩和層７が形成される。
【００３９】
この後、注入されたイオンを活性化するための熱処理を単独で行ったり、トレンチエッチングやイオン注入時のダメージ除去および活性化熱処理を兼ねて、水素エッチングを行う。具体的には、１６００度以上の減圧下における水素雰囲気、例えば１６２５℃、２．７×１０4Ｐａ（２００Ｔｏｒｒ）の高温水素雰囲気での熱処理による水素エッチングを５分間実施する。これにより、注入されたイオンが活性化されると共にトレンチ６の内壁面の丸め処理が為され、トレンチ６の開口角部や底部のコーナー部および側面の凸部などが丸められる。
【００４０】
〔図４（ｅ）に示す工程〕
熱酸化等によるゲート絶縁膜形成工程を行うことにより、トレンチ６内を含む基板表面全面にゲート絶縁膜８を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化（熱酸化）によりゲート絶縁膜８を形成する。続いて、ゲート絶縁膜８の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、エッチバック工程等を行うことにより、トレンチ６内にゲート絶縁膜８およびゲート電極９を残す。
【００４１】
また、層間絶縁膜１２を成膜したのち、層間絶縁膜１２をパターニングしてｎ+型ソース領域４やｐ+型コンタクト層５に繋がるコンタクトホールを形成すると共に、ゲート電極９に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１１やゲート配線を形成する。
【００４２】
その後、図示しないが、ｎ+型基板１の裏面側にドレイン電極１２を形成することで、図１に示したＭＯＳＦＥＴが完成する。
【００４３】
以上説明したように、本実施形態のＳｉＣ半導体装置によれば、トレンチ６の底部および両先端面のうちの一方の電界緩和層が形成されるようにしている。このため、ＭＯＳＦＥＴのオフ時にドレイン−ゲート間に電界が掛かったとしても、電界緩和層７とｎ-型ドリフト層２とのＰＮ接合部での空乏層がｎ-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート絶縁膜８に入り込み難くなる。これにより、ゲート絶縁膜８内での電界集中、特にゲート絶縁膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート絶縁膜８が破壊されることを防止することが可能となる。
【００４４】
このような構造のＳｉＣ半導体装置については、トレンチ６の一方の先端面がオフ方向に対して垂直な面、つまり基板表面に対して傾斜した面となるようにしつつ、電界緩和層７を基板垂直方向からのイオン注入によって形成することで実現できる。すなわち、基板垂直方向からトレンチ６内へのイオン注入を行うことにより、トレンチ６の底部に底部ｐ型層７ａを形成できると同時に基板表面に対して傾斜した面にもイオン注入が為され、先端ｐ型層７ｂを形成できる。したがって、ｐ型ベース領域３やｐ+型コンタクト層５を介して底部ｐ型層７ａをソース電極１１に接続するための接続層としての先端ｐ型層７ｂを底部ｐ型層７ａと同時に形成することができる。このため、先端ｐ型層７ｂの形成のための工程を別途行わなくても済むし、斜めイオン注入のような煩雑なイオン注入を行わなくても良い。これにより、ＳｉＣ半導体装置の製造工程の簡略化を図ることが可能となる。
【００４５】
（他の実施形態）
上記実施形態では、ｎ-型ドリフト層２の表層部にｐ型不純物をイオン注入することでｐ型ベース領域３を形成し、ｐ型ベース領域３の表層部にｎ型不純物にイオン注入することでｎ+型ソース領域４を形成してたものを半導体基板として用いた。これに対して、ｎ-型ドリフト層２の表面にエピタキシャル成長によってｐ型ベース領域３を形成したり、ｐ型ベース領域３の表面にエピタキシャル成長によってｎ+型ソース領域４しても良い。また、はじめから、ｎ+型基板１の表面にｎ-型ドリフト層２とｐ型ベース領域３およびｎ+型ソース領域４をエピタキシャル成長させてあるトリプルエピ基板を半導体基板として用いても良い。
【００４６】
また、上記実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記実施形態と同様である。
【００４７】
また、上記実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記実施形態では、ゲート絶縁膜８の例として熱酸化による酸化膜を挙げたが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１２の形成工程に関しても、ソース電極１１の形成前などとしても構わない。
【００４８】
さらに、上記実施形態では、主表面が（０００１）面もしくは（０００−１）面で、オフ方向を＜１１−２０＞方向とするオフ基板を用いてトレンチ６の形成の際にいずれか一方の先端面が｛１１−２０｝面、つまりオフ方向に対して垂直な面となり易いようにした。しかしながら、他のオフ方向とされたオフ基板を用いても構わない。また、上記先端ｐ型層７ｂがトレンチ６の一方の先端面の全域に形成される場合について説明したが、少なくともｐ型ベース領域３と底部ｐ型層７ａとの間を連結するように形成されていれば良い。
【００４９】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００５０】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
５    ｐ+型コンタクト層
６    トレンチ
７    電界緩和層
７ａ  底部ｐ型層
７ｂ  先端ｐ型層
８    ゲート絶縁膜
９    ゲート電極
１１  ソース電極
１２  ドレイン電極
【図１】
0005776610.tif 000002
【図２】
0005776610.tif 000003
【図３】
0005776610.tif 000004
【図４】
0005776610.tif 000005
【図５】
0005776610.tif 000006
【図６】
0005776610.tif 000007