(57)【特許請求の範囲】
【請求項１】
レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、
前記入力信号の論理値を所定のタイミングで保持して外部に出力する第１のラッチ回路と、
前記入力信号の論理値を前記所定のタイミングと異なるタイミングで保持して出力する第２のラッチ回路と、
前記第１のラッチ回路からの出力の論理値と前記第２のラッチ回路からの出力の論理値とが一致するか否かを示す信号を外部に出力する確認回路と、
を備えたトリミング回路。
【請求項２】
レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、
前記入力信号の論理値を所定のタイミングで保持して外部に出力する第１のラッチ回路と、
前記所定のタイミングと異なるタイミングで、かつ、それぞれ異なるタイミングで前記入力信号の論理値を保持して出力する複数の第２のラッチ回路と、
前記第１のラッチ回路からの出力の論理値と複数の前記第２のラッチ回路のうち予め定められた個数以上の前記第２のラッチ回路の出力の論理値とが一致するか否かを示す信号を外部に出力する確認回路と、
を備えたトリミング回路。
【請求項３】
前記第１のラッチ回路は、過渡的に変化する前記入力信号の論理値を保持して外部に出力し、前記第２のラッチ回路は、過渡的に変化する前記入力信号の論理値を記第１のラッチ回路と異なるタイミングで保持して出力する、請求項１または請求項２に記載のトリミング回路。
【請求項４】
前記読出回路は、レギュレータ回路から入力される電圧が供給される電源電圧線に一端が接続されたトランジスタ、抵抗素子、及びトリミング素子が直列に接続され、かつ前記抵抗素子と前記トリミング素子との間の電圧を前記入力信号として出力する、
請求項１から請求項３のいずれか１項に記載のトリミング回路。 
【請求項５】
前記読出回路は、前記トランジスタを介して入力される過渡的に変化する電圧に応じて、過渡的に変化する電圧を出力する、請求項４に記載のトリミング回路。
【請求項６】
前記トリミング素子はヒューズである、請求項４または請求項５に記載のトリミング回路。
【請求項７】
前記請求項１から前記請求項６のいずれか１項に記載のトリミング回路と、
前記トリミング回路に備えられたラッチ回路から出力された確認結果を示す信号に基づいて、入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段と、
を備えたシステム。
【請求項８】
レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、前記入力信号の論理値を保持して外部に出力する第１のラッチ回路と、前記入力信号の論理値を前記第１のラッチ回路と異なるタイミングで保持して出力する第２のラッチ回路と、前記第１のラッチ回路の出力の論理値と前記第２のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する確認回路と、を備えたトリミング回路から出力された前記確認結果を示す信号に基づいて、前記入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段としてコンピュータを機能させるための判定プログラム。
【請求項９】
レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、前記入力信号の論理値を所定のタイミングで保持して外部に出力する第１のラッチ回路と、前記入力信号の論理値を前記所定のタイミングと異なるタイミングで保持して出力する第２のラッチ回路と、を備えたトリミング回路による確認方法であって、
前記第１のラッチ回路により入力信号の論理値を保持して外部に出力する工程と、
前記第２のラッチ回路により前記入力信号の論理値を前記第１のラッチ回路と異なるタイミングで保持して出力する工程と、
確認回路により、前記第１のラッチ回路の出力の論理値と前記第２のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する工程と、
を備えた確認方法。
【請求項１０】
レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、前記入力信号の論理値を所定のタイミングで保持して外部に出力する第１のラッチ回路と、前記入力信号の論理値を前記所定のタイミングと異なるタイミングで保持して出力する第２のラッチ回路と、を備えたトリミング回路による判定方法であって、
前記第１のラッチ回路により入力信号の論理値を保持して外部に出力する工程と、
前記第２のラッチ回路により前記入力信号の論理値を前記第１のラッチ回路と異なるタイミングで保持して出力する工程と、
確認回路により、前記第１のラッチ回路の出力の論理値と前記第２のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する工程と、
判定手段により、前記ラッチ回路から出力された前記確認結果を示す信号に基づいて、前記入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する工程と、
を備えた判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トリミング回路、システム、判定プログラム、確認方法、及び判定方法、特に入力信号が過渡的に変化するトリミング回路、システム、判定プログラム、確認方法、及び判定方法に関するものである。
【背景技術】
【０００２】
一般的に、入力信号の論理値を内部に保持（ラッチ）し、当該論理値に応じた出力信号を出力し続ける回路として、ラッチ回路が知られている。
【０００３】
当該ラッチ回路では、ノイズの影響により、入力信号の論理値に不正な遷移が発生すると、不適正な論理値を保持し、当該不適正な論理値に応じた出力信号を出力してしまう。そのため、ラッチ回路が、不適正な入力信号の論理値を保持し、不適正な出力信号を出力し続けるのを防止する技術がある。例えば、特許文献１には、入力信号に重畳されたノイズを誤ラッチするのを防止して、出力信号に対して影響を与えないようにする技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−２４２１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のラッチ回路として、トリミング素子の電圧状態に応じた電圧を読み出す読出回路から出力された電圧を入力信号とするラッチ回路を備えたトリミング回路を図８に示す。
【０００６】
図８に示したトリミング回路１１４は、ラッチ回路Ｌ０と、ラッチ回路Ｌ０に入力信号Ｉ０を出力する読出回路１２０と、を備えて構成されている。
【０００７】
読出回路１２０は、トランジスタＴｒ１、抵抗素子Ｒ０、トリミング素子であるヒューズＨ０、及びトランジスタＴｒ２が直列に接続されて構成されており、抵抗素子Ｒ０とヒューズＨ０との間の電圧が入力信号Ｉ０として出力される。また、読出回路１２０では、ヒューズＨ０の状態に応じた電圧が入力信号Ｉ０として出力される。入力信号Ｉ０は、抵抗素子Ｒ０やヒューズＨ０の特性、及び電圧ＶＤＤ等の変化により、過渡的に変化する場合がある。
【０００８】
ラッチ回路Ｌ０は、入力信号Ｉ０とタイミング信号Ｔ０とに応じて動作し、入力信号Ｉ０の論理値に応じて、「１」または「０」を論理値として内部に保持し、保持した論理値に応じた出力信号Ｏ０を出力する。図９に、従来のラッチ回路Ｌ０の動作を説明するためのタイミングチャートを示す。
【０００９】
図９に示すように、入力信号Ｉ０は、電圧値が閾値電圧以下では論理値が「０」となり、閾値電圧を超えると論理値が「１」となる。ラッチ回路Ｌ０は、タイミング信号Ｔ０の作動する（立ち上がり）タイミングで入力信号Ｉ０の論理値を保持し、論理値に応じた出力信号Ｏ０を出力する。ラッチ回路Ｌ０では、再びタイミング信号Ｔ０が作動するまで、トランジスタＴｒ１、Ｔｒ２のオン、オフに係わらず、保持した論理値に応じた出力信号Ｏ０を出力し続ける。図９に示した場合では、タイミング信号Ｔ０のタイミングの際、入力信号Ｉ０の論理値は「１」であり、ラッチ回路Ｌ０は、出力信号Ｏ０＝「１」を出力し続ける。
【００１０】
しかしながら、図８に示した従来のラッチ回路Ｌ０では、タイミング信号Ｔ０のタイミングの際にノイズの影響や、入力信号Ｉ０の電圧値の過渡的遷移により入力信号Ｉ０の論理値が反転した不適正な論理値となった場合に、反転した論理値に応じた出力信号Ｏ０を出力し続けてしまうという問題があった。
【００１１】
図１０に、入力信号Ｉ０の電圧値が過渡的遷移を示している状態で、タイミング信号Ｔ０がラッチ回路Ｌ０に入力される場合のタイミングチャートを示す。この場合では、タイミング信号Ｔ０のタイミングの際に、まだ、入力信号Ｉ０の電圧値が閾値電圧以下であり、論理値が「０」である。そのため、ラッチ回路Ｌ０は、本来、「１」を保持するべきであるにもかかわらず、誤って論理値「０」を保持してしまう。これにより、誤った論理値を保持し続け、出力信号Ｏ０＝「０」のを出力し続けるという問題が生じる場合があった。
【００１２】
本発明は、上述した問題を解決するために提案されたものであり、入力信号の状態が適正であるかを確認することができる、トリミング回路、システム、判定プログラム、確認方法、及び判定方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、請求項１に記載のトリミング回路は、レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、前記入力信号の論理値を所定のタイミングで保持して外部に出力する第１のラッチ回路と、前記入力信号の論理値を前記所定のタイミングと異なるタイミングで保持して出力する第２のラッチ回路と、前記第１のラッチ回路からの出力の論理値と前記第２のラッチ回路からの出力の論理値とが一致するか否かを示す信号を外部に出力する確認回路と、を備える。
【００１４】
請求項２に記載のトリミング回路は、レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、前記入力信号の論理値を所定のタイミングで保持して外部に出力する第１のラッチ回路と、前記所定のタイミングと異なるタイミングで、かつ、それぞれ異なるタイミングで前記入力信号の論理値を保持して出力する複数の第２のラッチ回路と、前記第１のラッチ回路からの出力の論理値と複数の前記第２のラッチ回路のうち予め定められた個数以上の前記第２のラッチ回路の出力の論理値とが一致するか否かを示す信号を外部に出力する確認回路と、を備える。
【００１７】
請求項７に記載のシステムは、前記請求項１から前記請求項６のいずれか１項に記載のトリミング回路と、前記トリミング回路に備えられたラッチ回路から出力された確認結果を示す信号に基づいて、入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段と、を備える。
【００１８】
請求項８に記載の判定プログラムは、レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、前記入力信号の論理値を保持して外部に出力する第１のラッチ回路と、前記入力信号の論理値を前記第１のラッチ回路と異なるタイミングで保持して出力する第２のラッチ回路と、前記第１のラッチ回路の出力の論理値と前記第２のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する確認回路と、を備えたトリミング回路から出力された前記確認結果を示す信号に基づいて、前記入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する判定手段としてコンピュータを機能させるためのものである。
【００１９】
請求項９に記載の確認方法は、レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、前記入力信号の論理値を所定のタイミングで保持して外部に出力する第１のラッチ回路と、前記入力信号の論理値を前記所定のタイミングと異なるタイミングで保持して出力する第２のラッチ回路と、を備えたトリミング回路による確認方法であって、前記第１のラッチ回路により入力信号の論理値を保持して外部に出力する工程と、前記第２のラッチ回路により前記入力信号の論理値を前記第１のラッチ回路と異なるタイミングで保持して出力する工程と、確認回路により、前記第１のラッチ回路の出力の論理値と前記第２のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する工程と、を備える。
【００２０】
請求項１０に記載の判定方法は、レギュレータ回路から入力される電圧によって駆動されて入力信号を出力する読出回路と、前記入力信号の論理値を所定のタイミングで保持して外部に出力する第１のラッチ回路と、前記入力信号の論理値を前記所定のタイミングと異なるタイミングで保持して出力する第２のラッチ回路と、を備えたトリミング回路による判定方法であって、前記第１のラッチ回路により入力信号の論理値を保持して外部に出力する工程と、前記第２のラッチ回路により前記入力信号の論理値を前記第１のラッチ回路と異なるタイミングで保持して出力する工程と、確認回路により、前記第１のラッチ回路の出力の論理値と前記第２のラッチ回路の出力の論理値とが一致するか否かの確認結果を示す信号を外部に出力する工程と、判定手段により、前記ラッチ回路から出力された前記確認結果を示す信号に基づいて、前記入力信号のノイズの有無及び前記入力信号が適切な値であるか否かの少なくとも一方を判定する工程と、を備える。
【発明の効果】
【００２１】
本発明によれば、入力信号の状態が適正であるかを確認することができる、という効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】本実施の形態のラッチ回路を備えたトリミング回路によるシステムの概略構成の一例を示す概略構成図である。
【図２】本実施の形態のトリミング回路の具体的一例の概略構成図である。
【図３】本実施の形態のトリミング回路を備えたシステムの動作の流れの一例を示すフローチャートである。
【図４】本実施の形態のラッチ回路の動作を説明するためのタイミングチャートである。
【図５】本実施の形態のラッチ回路の、過渡的遷移により入力信号の論理値が不適正になる場合の動作を説明するためのタイミングチャートである。
【図６】本実施の形態の判定回路における判定処理の一例を示すフローチャートである。
【図７】本実施の形態のトリミング回路のその他の構成の具体的一例の概略構成図である。
【図８】従来のラッチ回路を備えたトリミング回路の概略構成を示す概略構成図である。
【図９】従来のラッチ回路の動作を説明するためのタイミングチャートである。
【図１０】従来のラッチ回路の、過渡的遷移により入力信号の論理値が不適正になる場合の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００２３】
以下、図面を参照して、本実施の形態について詳細に説明する。
【００２４】
まず、本実施の形態のラッチ回路を備えたトリミング回路によるシステムの構成について説明する。本実施の形態のラッチ回路を備えたトリミング回路によるシステムの概略構成の一例を図１に示す。図１に示した本実施の形態のシステム１０は、レギュレータ回路１２と、トリミング回路１４と、制御回路１６と、判定回路１８と、を備えて構成されている。
【００２５】
レギュレータ回路１２は、電源回路の機能を有しており、トリミング回路１４の読出回路２０に、電圧ＶＤＤを供給するためのものである。制御回路１６は、予め定められたタイミングで、トリミング回路１４のラッチ回路２２にタイミング信号Ｔ１及びタイミング信号Ｔ２を出力する機能を有している。
【００２６】
また、本実施の形態の判定回路１８は、トリミング回路１４のラッチ回路２２から出力された一致判定信号Ｘ１に基づいて、入力信号Ｉ１のノイズの有無及び前記入力信号Ｉ１が適切な値であるか否か（本実施の形態では、特に、レギュレータ回路１２が立ち上がった状態の値であるか否か）の少なくとも一方を判定し、判定結果として出力する機能を有している（詳細後述）。
【００２７】
本実施の形態では、判定回路１８は、論理回路として構成されており、一致判定信号Ｘ１が入力されると、プログラムが実行され、一致判定信号Ｘ１に基づいて判定を行った判定結果を出力する。
【００２８】
トリミング回路１４は、トリミング素子の状態に応じた電圧を読み出して入力信号Ｉ１として出力する読出回路２０、及び入力信号Ｉ１の論理値を保持して保持した論理値に応じた出力信号Ｏ１を出力するラッチ回路２２を備えて構成されている。本実施の形態のトリミング回路１４の具体的一例の概略構成図を図２に示す。
【００２９】
本実施の形態のトリミング回路１４の読出回路２０は、ＰＭＯＳトランジスタＴｒ１、抵抗素子Ｒ１、トリミング素子であるヒューズＨ１、及びＮＭＯＳトランジスタＴｒ２が当該順序で直列に接続されている。なお、トランジスタＴｒ１の一端はレギュレータ回路１２から電圧ＶＤＤが供給される電源電圧線に接続されている。また、トランジスタＴｒ２の一端は、グランド（チップグランドも含む）に接続されている。
【００３０】
一般に、半導体集積回路の製造において、トリミング素子により、電気的特性のバラツキを規定範囲内に調整することが行われており、そのための回路がトリミング回路である。本実施の形態のトリミング回路１４のように、トリミング素子がヒューズ素子（Ｈ１）である場合、ヒューズ素子をレーザや電流または電圧の印加により、電気的に切断することにより調整が行われる。
【００３１】
ヒューズ素子Ｈ１が切断されている場合、ヒューズ素子Ｈ１はハイインピーダンスとなるため、入力信号Ｉ１はＨレベル（論理値＝「１」）となる。一方、ヒューズ素子Ｈ１が非切断である場合、ヒューズ素子Ｈ１はローインピーダンスとなるため、入力信号Ｉ１はＬレベル（論理値＝「０」となる。
【００３２】
このように読出回路２０は、ヒューズ素子Ｈ１の状態に応じた論理値を示す電圧として、抵抗素子Ｒ１とヒューズ素子Ｈ１との間の電圧である入力信号Ｉ１を出力する。
【００３３】
本実施の形態のラッチ回路２２は、ラッチ回路Ｌ１、ラッチ回路Ｌ２、及び一致確認回路２６を備えて構成されている。ラッチ回路２２は、入力信号Ｉ１の論理値を保持し、保持した論理値に応じた出力信号Ｏ１を出力する機能を有している。一般に、トリミング素子（ヒューズ素子Ｈ１）に通電し続けると貫通電流が発生するため、当該貫通電流の防止を目的として、一定時間経過後に読出回路２０のトランジスタＴｒ１をオフにする。トランジスタＴｒ１がオフの間も適切に信号が供給されるように、ラッチ回路２２で入力信号Ｉ１の論理値を保持し、保持した論理値に応じた出力信号Ｏ１を出力する。
【００３４】
ラッチ回路Ｌ１及びラッチ回路Ｌ２には共通の入力信号Ｉ１が入力されるように接続されている。ラッチ回路Ｌ１は、入力信号Ｉ１の論理値をタイミング信号Ｔ１に応じて（タイミング信号Ｔ１の立ち上がり時）に保持し、保持した論理値に応じた出力信号Ｏ１をラッチ回路２２（トリミング回路１４）の外部に出力する。一方、ラッチ回路Ｌ２は、ラッチ回路Ｌ１と異なるタイミングであるタイミング信号Ｔ２に応じて（タイミング信号Ｔ２の立ち上がり時）に保持し、保持した論理値に応じた出力信号Ｏ２を出力する。なお、本実施の形態では、タイミング信号Ｔ２は、タイミング信号Ｔ１よりも遅いタイミングとしている。
【００３５】
また、一致確認回路２６は、排他的論理和（ＸＯＲ）回路３０により構成されている。排他的論理和回路３０には、ラッチ回路Ｌ１から出力信号Ｏ１が入力され、ラッチ回路Ｌ２から出力信号Ｏ２が入力される。排他的論理和回路３０は、出力信号Ｏ１及び出力信号Ｏ２の論理値が一致している場合（出力信号Ｏ１＝「０」・出力信号Ｏ２＝「０」、または出力信号Ｏ１＝「１」・出力信号Ｏ２＝「１」）は、論理値＝「０」の一致判定信号Ｘ１を出力する。一方、出力信号Ｏ１及び出力信号Ｏ２の論理値が不一致の場合（出力信号Ｏ１＝「０」・出力信号Ｏ２＝「１」、または出力信号Ｏ１＝「１」・出力信号Ｏ２＝「０」）は、論理値＝「１」の一致判定信号Ｘ１を出力する。
【００３６】
次に、本実施の形態のトリミング回路１４を備えたシステムの動作について説明する。本実施の形態のトリミング回路１４の動作の流れの一例のフローチャートを図３に示す。また、本実施の形態のラッチ回路２２の動作を説明するためのタイミングチャートを図４に示す。なお、図４に示したタイミングチャートは、トリミング素子であるヒューズ素子Ｈ１が切断されている状態または、トランジスタＴｒ２がオフ状態であり、入力信号Ｉ１の論理値が「１」を示す場合を示している。また、トランジスタＴｒ１をオフにするタイミングは、タイミング信号Ｔ１及びタイミング信号Ｔ２のタイミングよりも遅いものとしている。
【００３７】
本実施の形態では、ラッチ回路２２は、起動時（トリミング回路１４またはラッチ回路２２自身）のに入力信号Ｉ１の論理値を保持して、論理値に応じた出力信号Ｏ１をトリミング回路１４外部に出力するものとしている。
【００３８】
そのため、まず、レギュレータ回路１２がオン（電源投入）される（図３、ステップ１００）。レギュレータ回路１２は、電源が投入されると、過渡的に出力する電圧ＶＤＤが変化する。ここで、「過渡的」にとは、所定の時間を要して、徐々に変化する状態を示しており、例えば、図４に示す入力信号Ｉ１の電圧では、電圧ＶＤＤが０から所定の電圧まで徐々に変化する状態を示している。本実施の形態では、当該レギュレータ回路１２から供給される電圧ＶＤＤの過渡的変化、及び読出回路２０の抵抗素子Ｒ１やヒューズ素子Ｈ１の特性に応じて、入力信号Ｉ１が図４に示すように過渡的に変化する。
【００３９】
タイミング信号Ｔ１が作動する（立ち上がる）タイミング（以下、タイミングＴ１という）で、ラッチ回路Ｌ１に、入力信号Ｉ１の論理値が保持され、論理値に応じた出力信号Ｏ１がトリミング回路１４外部に出力される（図３、ステップ１０２）。図４に示した場合では、ラッチ回路Ｌ１は、タイミングＴ１の際の入力信号Ｉ１の論理値＝「１」であるため、論理値＝「１」を保持し、出力信号Ｏ１＝「１」を出力する。
【００４０】
その後、タイミング信号Ｔ２が作動する（立ち上がる）タイミング（以下、タイミングＴ２という）で、ラッチ回路Ｌ２に、入力信号Ｉ１の論理値が保持され、論理値に応じた出力信号Ｏ２が出力される（図３、ステップ１０４）。図４に示した場合では、ラッチ回路Ｌ２は、タイミングＴ２の際の入力信号Ｉ１の論理値＝「１」であるため、論理値＝「１」を保持し、出力信号Ｏ２＝「１」を出力する。
【００４１】
さらに、一致確認回路２６の排他的論理和回路３０は、出力信号Ｏ１及び出力信号Ｏ２の一致を確認し、一致判定信号Ｘ１を判定回路１８に出力する（図３、ステップ１０６）。図４に示した場合では、出力信号Ｏ１＝「１」、出力信号Ｏ２＝「１」であるため、排他的論理和回路３０は、両者が一致していることを示す一致判定信号Ｘ１＝「０」を出力する。なお、ラッチ回路Ｌ１及びラッチ回路Ｌ２では、再びタイミング信号Ｔ１、タイミング信号Ｔ２が作動するまで、トランジスタＴｒ１、Ｔｒ２のオン、オフに係わらず、保持した論理値に応じた出力信号Ｏ１、出力信号Ｏ２を出力し続ける。
【００４２】
ここで、ノイズ等の影響により、タイミングＴ１とタイミングＴ２との間に、入力信号Ｉ１の論理値に不適正な遷移（反転）が生じた場合や、入力信号Ｉ１の電圧値の過渡的遷移により入力信号Ｉ１の論理値が不適正である場合について説明する。
【００４３】
ノイズ等の影響により、入力信号Ｉ１の論理値に不適正な遷移（反転）が生じた場合は、ラッチ回路Ｌ１またはラッチ回路Ｌ２が、反転した入力信号Ｉ１の論理値を保持し、保持した論理値に応じた出力信号Ｏ１または出力信号Ｏ２を出力し続けてしまう。
【００４４】
また、レギュレータ回路１２の立ち上がりが充分でない場合等、入力信号Ｉ１の電圧値の過渡的遷移により入力信号Ｉ１の論理値が不適正になる場合がある。このような場合の、ラッチ回路２２の動作を説明するためのタイミングチャートを図５に示す。
【００４５】
図５に示すように、この場合では、ラッチ回路Ｌ１では、タイミングＴ１では、まだ入力信号Ｉ１の電圧値が閾値電圧以下であり、論理値が「０」であるため、論理値「０」を保持して、出力信号Ｏ１＝「０」を出力する。一方、ラッチ回路Ｌ２では、タイミングＴ２では、入力信号Ｉ１の電圧値が閾値電圧を越えており、論理値が「１」であるため、論理値「１」を保持して、出力信号Ｏ２＝「１」を出力する。さらに、一致確認回路２６の排他的論理和回路３０では、出力信号Ｏ＝「０」、出力信号Ｏ２＝「１」であるため、両者が不一致であることを示す、一致判定信号Ｘ１＝「１」を出力する。
【００４６】
このようにして、ラッチ回路２２（トリミング回路１４）の一致確認回路２６から一致判定信号Ｘ１が出力されると、当該一致判定信号Ｘ１に基づいて判定回路１８が判定処理（図３、ステップ１０８）を行った後、本動作を終了する。
【００４７】
当該判定処理は、判定回路１８によるプログラムの実行等により、行われる。当該判定処理のフローチャートの一例を図６に示す。
【００４８】
ステップ２００では、一致判定信号Ｘ１の論理値を読み取る。例えば、図４に示したタイミングチャートの場合では、一致判定信号Ｘ１＝「０」を読み取り、図５に示したタイミングチャートの場合では、一致判定信号Ｘ１＝「１」を読み取る。
【００４９】
次のステップ２０２では、一致判定信号Ｘ１が、出力信号Ｏ１と出力信号Ｏ２とが一致していることを示しているか否かを判断する。本実施の形態では、一致確認回路２６を排他的論理和回路３０で構成しているため、一致判定信号Ｘ１＝「０」であれば、一致していることを示していると判断する。一致している場合は、入力信号Ｉ１の論理値がノイズの影響を受けていない場合、または、レギュレータ回路１２が充分に立ち上がる等により、入力信号Ｉ１の電圧値が閾値を越えて充分な電圧値である場合であるため、ラッチ回路Ｌ１は、適正な入力信号Ｉ１の論理値を保持し、保持した論理値に応じた出力信号Ｏ１をトリミング回路１４の外部に出力し続ける。出力信号Ｏ１は、他の半導体集積回路等（図示省略）に入力されるが、適正な値を示しているため問題がないとみなして、本実施の形態では、ステップ２０２で肯定されて、本処理を終了する。
【００５０】
一方、一致判定信号Ｘ１＝「１」である場合は、一致していないことを示していると判断する。一致していない場合は、入力信号Ｉ１の論理値がノイズの影響を受けた場合、または、レギュレータ回路１２が充分に立ち上がっていない等により、入力信号Ｉ１の電圧値が閾値を越えていない電圧値である場合であるため、ラッチ回路Ｌ１は、不適正な入力信号Ｉ１の論理値を保持し、保持した論理値に応じた不適正な出力信号Ｏ１をトリミング回路１４の外部に出力し続ける場合がある。そのため、本実施の形態では、一致していない場合は、ステップ２０２で否定されて、ステップ２０４に進み、所定の処理を指示した後、本処理を終了する。所定の処理とは、例えば、出力信号Ｏ１と出力信号Ｏ２との不一致により、まだ、レギュレータ回路１２が充分に立ち上がっていないと検出した場合（図５に示した場合等）は、その旨を外部に出力してもよいし、また例えば、所定の時間経過後、再度、タイミング信号Ｔ１、及びタイミング信号Ｔ２を各々ラッチ回路Ｌ１及びラッチ回路Ｌ２に入力させ、ラッチ回路Ｌ１及びラッチ回路Ｌ２に入力信号Ｉ１の論理値を保持し直させるようにしてもよい。同様に、ノイズの影響により入力信号Ｉ１の論理値が不適正であったと検出した場合は、その旨を外部に出力してもよいし、所定時間の経過後、ラッチ回路Ｌ１及びラッチ回路Ｌ２に論理値を保持し直させるようにしてもよい。
【００５１】
なお、出力信号Ｏ１と出力信号Ｏ２との不一致である場合、出力信号Ｏ１が適正ではない場合があるため、出力信号Ｏ１が入力される他の半導体集積回路等の動作に影響を与える恐れがあるため、それを防止するための措置を行うようにするとよい。
【００５２】
以上説明したように、本実施の形態では、トリミング回路１４の読出回路２０から出力されるトリミング素子であるヒューズ素子Ｈ１の状態に応じた入力信号Ｉ１が入力されるラッチ回路２２を、ラッチ回路Ｌ１と、ラッチ回路Ｌ２と、一致確認回路２６と、で構成している。ラッチ回路Ｌ１は、入力信号Ｉ１の論理値をタイミングＴ１で保持して、保持した論理値に応じた出力信号Ｏ１をトリミング回路１４の外部に出力する。ラッチ回路Ｌ２は、タイミングＴ１よりも遅いタイミングＴ２で保持して、保持した論理値に応じた出力信号Ｏ２を出力する。一致確認回路２６は、排他的論理和回路３０により構成されており、出力信号Ｏ１と出力信号Ｏ２とが一致しているか否かを示す一致判定信号Ｘ１を外部の判定回路１８に出力する。
【００５３】
このように本実施の形態では、異なるタイミング（タイミングＴ１、Ｔ２）でラッチ回路Ｌ１に保持した論理値に応じた出力信号Ｏ１とラッチ回路Ｌ２に保持した論理値に応じた出力信号Ｏ２とが一致しているか否かを示す一致判定信号Ｘ１が出力される。従って、入力信号Ｉ１の論理値の状態が適正であるかを確認することができる。
【００５４】
また、判定回路１８では、一致判定信号Ｘ１に基づいて入力信号出力信号Ｏ１及び出力信号Ｏ２が一致していない場合は、入力信号Ｉ１がノイズの影響によって論理が判定してしまっていることや、レギュレータ回路１２の立ち上がりが充分ではない等、入力信号Ｉ１が過渡的遷移状態にあることを検出することができる。入力信号Ｉ１の電圧は、レギュレータ回路１２の立ち上がり時や読出回路２０（トリミング回路１４）の電源投入時等の過渡的遷移状態や、微少なノイズの影響により論理値が反転してしまいやすいが、本実施の形態のラッチ回路２２を用いることにより、これらを検出することができる。また、レギュレータ回路１２が適切に立ち上がった否かを検出することができる。
【００５５】
なお、本実施の形態のラッチ回路２２は、読出回路２０から出力された入力信号Ｉ１の論理値をラッチ回路Ｌ１で保持して出力信号Ｏ１を出力するものに限らず、その他の半導体回路等から出力された入力信号Ｉの論理値をラッチ回路Ｌ１で保持して出力信号Ｏ１を出力するものであってもよい。なお、上述したように、過渡的に遷移する入力信号Ｉの論理値をラッチ回路Ｌ１で保持して出力信号Ｏ１を出力する場合に、特に効果を発揮するため、このような（入力信号Ｉ１）のような過渡的に遷移する信号に適用することが好ましい。
【００５６】
また、ラッチ回路Ｌ１で入力信号Ｉ１の論理値を保持するタイミングＴ１（タイミング信号Ｔ１）及びラッチ回路Ｌ２で入力信号Ｉ１の論理値を保持するタイミングＴ２（タイミング信号Ｔ２）は本実施の形態に限らない。例えば、タイミングＴ１をタイミングＴ２よりも遅くしてもよい。なお、タイミングＴ１及びタイミングＴ２は、読出回路２０の、抵抗素子Ｒ１やヒューズ素子Ｈ１の特性や、レギュレータ回路１２の立ち上がり特性等に応じて定めるようにするとよい。例えば、判定回路１８でレギュレータ回路１２の立ち上がり状態を検出するようにした場合は、タイミングＴ１を出力電圧値が電圧ＶＤＤの８０％〜９０％まで立ち上がるタイミングとし、タイミングＴ２を出力電圧値が電圧ＶＤＤの１００％まで立ち上がるタイミングとしてもよい。
【００５７】
また、本実施の形態では、読出回路２０が読み出すトリミング素子をヒューズ素子Ｈ１としたがこれに限らず、ヒューズ素子以外（例えば、ＭＯＳトランジスタ）等であってもよい。
【００５８】
なお、上述の実施の形態では、ラッチ回路２２をラッチ回路Ｌ１の出力信号Ｏ１の論理値を、ラッチ回路Ｌ２の出力信号Ｏ２の論理値と一致するか否かについて確認するように構成しているがこれに限らない。例えば、ラッチ回路Ｌ１の出力信号Ｏ１の論理値を、それぞれ異なるタイミングで入力信号Ｉ１の論理値を保持する複数のラッチ回路Ｌを備えるように構成してもよい。ラッチ回路を、ラッチ回路Ｌ１の他に二つのラッチ回路Ｌを備えるように構成した場合の具体的一例の概略構成図を図７に示す。図７に示したラッチ回路２３では、ラッチ回路Ｌ１と、ラッチ回路Ｌ２と、ラッチ回路Ｌ３と、一致確認回路２７と、を備えて構成されている。ラッチ回路Ｌ１及びラッチ回路Ｌ２は、上述と略同様の構成・動作である。一方、ラッチ回路Ｌ３は、タイミングＴ２よりも遅いタイミングＴ３を示すタイミング信号Ｔ３が入力され、タイミングＴ３で入力信号Ｉ１の論理値を保持し、保持した論理値に応じた出力信号Ｏ３を出力する。
【００５９】
また、図７に示した一致確認回路２７は、排他的論理和回路３２、排他的論理和回路３４、及び論理和（ＯＲ）回路３６を含んで構成されている。排他的論理和回路３２には、出力信号Ｏ１及び出力信号Ｏ２が入力される。排他的論理和回路３２からは、両者が一致する場合は、論理値＝「０」を示す信号が出力され、一方、両者が不一致の場合は、論理値＝「１」を示す信号が出力される。また、排他的論理和回路３４には、出力信号Ｏ２及び出力信号Ｏ３が入力される。排他的論理和回路３４からは、両者が一致する場合は、論理値＝「０」を示す信号が出力され、一方、両者が不一致の場合は、論理値＝「１」を示す信号が出力される。論理和回路３６は、排他的論理和回路３２及び排他的論理和回路３４の出力の論理値が共に「０」である場合のみ、一致判定信号Ｘ１＝「０」を出力する。その他の場合、排他的論理和回路３２及び排他的論理和回路３４の出力の少なくとも一方の論理値が「１」である場合は、一致判定信号Ｘ１＝「１」を出力する。すなわち、出力信号Ｏ１、出力信号Ｏ２、及び出力信号Ｏ３が全て一致する場合は、一致判定信号Ｘ１＝「０」となり、一致しないものがある場合は、一致判定信号Ｘ１＝「１」となる。なお、論理和回路３６に代わり否定論理和回路を用いる場合は、一致判定信号Ｘ１の論理値は、上述の論理和回路３６の場合と反転する。
【００６０】
なお、このように、ラッチ回路Ｌ１の出力信号Ｏ１の論理値を、それぞれ異なるタイミングで入力信号Ｉ１の論理値を保持する複数のラッチ回路Ｌを備えるように構成した場合、一致判定信号Ｘ１を出力する一致確認回路は、出力信号Ｏ１及び、その他の出力信号Ｏの全てが一致する場合に、一致していることを示す論理値の信号を出力するようにしてもよいし、予め定められた個数以上のラッチ回路Ｌの出力信号Ｏが出力信号Ｏ１と一致する場合に、一致していることを示す論理値の信号を出力するようにしてもよい。
【００６１】
また、上述の実施の形態で説明した、システム１０、トリミング回路１４、読出回路２０、ラッチ回路２２、及び一致確認回路２６等の構成は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更されることは言うまでもない。
【符号の説明】
【００６２】
１０  システム
１４  トリミング回路
１８  判定回路
２０  読出回路
２２、２３  ラッチ回路
２６、２７  一致確認回路
Ｌ１、Ｌ２、Ｌ３  ラッチ回路
Ｈ１  ヒューズ素子（トリミング素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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