(57)【特許請求の範囲】
【請求項１】
半導体基板上の第１領域において、
前記半導体基板上に位置する第１絶縁層と、
前記第１絶縁層の表面に埋め込まれた第１配線と、
前記第１絶縁層上に位置する第２絶縁層と、
前記第２絶縁層上に位置する第３絶縁層と、
前記第２絶縁層及び前記第３絶縁層に、バリアメタルを介して埋め込まれ、前記第１配線と接続するビア及び第２配線と、
を有し、
前記半導体基板上の第２領域においてさらに、
前記半導体基板上に位置する前記第１絶縁層と、
前記第１絶縁層の表面に埋め込まれたゲート電極と、
前記第１絶縁層上に位置する前記第２絶縁層と、
前記第２絶縁層上に位置する半導体層と、
前記半導体層上に位置する前記第３絶縁層と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して埋め込まれ、前記バリアメタルを介して前記半導体層と接続している第１導電体及び第２導電体と、
を有し、
前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域、及び、前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならず、
前記第１接触領域及び前記第２接触領域の一方は、平面視で前記ゲート電極と重なり、他方は、平面視で前記ゲート電極と重ならない半導体装置。
【請求項２】
半導体基板上の第１領域において、
前記半導体基板上に位置する第１絶縁層と、
前記第１絶縁層の表面に埋め込まれた第１配線と、
前記第１絶縁層上に位置する第２絶縁層と、
前記第２絶縁層上に位置する第３絶縁層と、
前記第２絶縁層及び前記第３絶縁層に、バリアメタルを介して埋め込まれ、前記第１配線と接続するビア及び第２配線と、
を有し、
前記半導体基板上の第２領域においてさらに、
前記半導体基板上に位置する前記第１絶縁層と、
前記第１絶縁層の表面に埋め込まれたゲート電極と、
前記第１絶縁層上に位置する前記第２絶縁層と、
前記第２絶縁層上に位置する半導体層と、
前記半導体層上に位置する前記第３絶縁層と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して埋め込まれ、前記バリアメタルを介して前記半導体層と接続している第１導電体及び第２導電体と、
を有し、
前記第２領域を複数有し、
第１の第２領域においては、前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域、及び、前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならず、
第２の第２領域においては、第１接触領域及び前記第２接触領域のいずれも、平面視で、前記ゲート電極と重なる半導体装置。
【請求項３】
半導体基板上の第１領域において、
前記半導体基板上に位置する第１絶縁層と、
前記第１絶縁層の表面に埋め込まれた第１配線と、
前記第１絶縁層上に位置する第２絶縁層と、
前記第２絶縁層上に位置する第３絶縁層と、
前記第２絶縁層及び前記第３絶縁層に、バリアメタルを介して埋め込まれ、前記第１配線と接続するビア及び第２配線と、
を有し、
前記半導体基板上の第２領域においてさらに、
前記半導体基板上に位置する前記第１絶縁層と、
前記第１絶縁層の表面に埋め込まれたゲート電極と、
前記第１絶縁層上に位置する前記第２絶縁層と、
前記第２絶縁層上に位置する半導体層と、
前記半導体層上に位置する前記第３絶縁層と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して埋め込まれ、前記バリアメタルを介して前記半導体層と接続している第１導電体及び第２導電体と、
を有し、
前記半導体基板上にゲート絶縁膜を介して形成された基板上ゲート電極と、前記半導体基板に不純物を注入して形成されたソース及びドレインと、を有する基板上素子をさらに有し、
前記第２領域に形成された前記ゲート電極、前記第２絶縁層、前記半導体層、前記バリアメタル、前記第１導電体及び前記第２導電体を有する配線層素子と、前記基板上素子とは、電気的に接続されており、
第１の前記配線層素子は、
前記第１の配線層素子の前記ゲート電極に電気的に接続された前記基板上素子から当該ゲート電極に入力される第１の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、前記第１の配線層素子に電気的に接続されている第１のデバイスに対して前記第１の信号よりも高い電圧を供給する半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１の配線層素子の前記第１導電体は、前記第１の信号よりも高い電圧を供給する第１の電圧電源と電気的に接続し、
前記第１の配線層素子の前記第２導電体は、前記第１のデバイスと電気的に接続している半導体装置。
【請求項５】
半導体基板上の第１領域において、
前記半導体基板上に位置する第１絶縁層と、
前記第１絶縁層の表面に埋め込まれた第１配線と、
前記第１絶縁層上に位置する第２絶縁層と、
前記第２絶縁層上に位置する第３絶縁層と、
前記第２絶縁層及び前記第３絶縁層に、バリアメタルを介して埋め込まれ、前記第１配線と接続するビア及び第２配線と、
を有し、
前記半導体基板上の第２領域においてさらに、
前記半導体基板上に位置する前記第１絶縁層と、
前記第１絶縁層の表面に埋め込まれたゲート電極と、
前記第１絶縁層上に位置する前記第２絶縁層と、
前記第２絶縁層上に位置する半導体層と、
前記半導体層上に位置する前記第３絶縁層と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して埋め込まれ、前記バリアメタルを介して前記半導体層と接続している第１導電体及び第２導電体と、
を有し、
前記半導体基板上にゲート絶縁膜を介して形成された基板上ゲート電極と、前記半導体基板に不純物を注入して形成されたソース及びドレインと、を有する基板上素子をさらに有し、
前記第２領域に形成された前記ゲート電極、前記第２絶縁層、前記半導体層、前記バリアメタル、前記第１導電体及び前記第２導電体を有する配線層素子と、前記基板上素子とは、電気的に接続されており、
第２の前記配線層素子は、
前記第２の配線層素子の前記ゲート電極に電気的に接続された第２のデバイスから当該ゲート電極に入力される第２の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、前記基板上素子に対して前記第２の信号よりも低い電圧を供給する半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２の配線層素子の前記第１導電体は、前記第２の信号よりも低い電圧を供給する第２の電圧電源と電気的に接続し、
前記第２の配線層素子の前記第２導電体は、前記基板上素子と電気的に接続している半導体装置。
【請求項７】
請求項４または６に記載の半導体装置において、
前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域は、平面視で、前記ゲート電極と重ならない半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域は、平面視で、前記ゲート電極と重なる半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置において、
前記半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、又は、ＺｎＣｕＯ層である半導体装置。
【請求項１０】
請求項１から９のいずれか１項に記載の半導体装置において、
前記半導体層の上には、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含むハードマスクが形成されており、
前記バリアメタルを介して埋め込まれた前記第１導電体及び前記第２導電体は、前記ハードマスクを貫通している半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記ハードマスクは、ＳｉＮを含む層、ＳｉＯ２を含む層、及び、ＳｉＣＯＨを含む層の中の２つ以上の層を積層している半導体装置。
【請求項１２】
請求項１０又は１１に記載の半導体装置において、
前記ハードマスクと前記半導体層は、平面形状が略同一である半導体装置。
【請求項１３】
請求項１から１２のいずれか１項に記載の半導体装置において、
前記バリアメタルは、Ｔｉ、Ｔａ、Ｒｕ及びＷからなる第１群の中のいずれか１つ以上を含む半導体装置。
【請求項１４】
請求項１から１３のいずれか１項に記載の半導体装置において、
前記ビア、前記第２配線、前記第１導電体及び前記第２導電体は、同一の材料で構成されている半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記ビア、前記第２配線、前記第１導電体及び前記第２導電体はＣｕを含み、
前記バリアメタルは、Ｔｉ、Ｔａ、Ｒｕ及びＷからなる第１群の中のいずれか１つ以上を含む半導体装置。
【請求項１６】
請求項１４に記載の半導体装置において、
前記ビア、前記第２配線、前記第１導電体及び前記第２導電体はＡｌを含み、
前記バリアメタルは、Ｔｉ、Ｔａ、Ｒｕ及びＷからなる第１群の中のいずれか１つ以上を含む半導体装置。
【請求項１７】
請求項１から１６のいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記第１絶縁層に、前記第２絶縁層と接して埋め込まれており、
前記第１配線と前記ゲート電極は、同一の材料で構成されている半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記第１配線と前記ゲート電極はＣｕを含む半導体装置。
【請求項１９】
半導体基板上に、第１絶縁層を形成する第１絶縁層形成工程と、
前記第１絶縁層に導電材料を埋め込み、第１配線及びゲート電極を形成する第１埋め込み工程と、
前記第１埋め込み工程の後、前記第１絶縁層上に、第２絶縁層を形成する第２絶縁層形成工程と、
前記第２絶縁層上の、平面視で前記ゲート電極と重なる領域に選択的に、半導体層を形成する選択的半導体層形成工程と、
前記半導体層及び前記第２絶縁層上に、第３絶縁層を形成する第３絶縁層形成工程と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第１導電体及び第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続するビア及び第２配線を形成する第２埋め込み工程と、
を有し、
前記第２埋め込み工程では、
埋め込み後の状態において、前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域、及び、前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならないようにし、
埋め込み後の状態において、前記第１接触領域及び前記第２接触領域の一方は、平面視で、前記ゲート電極と重なり、他方は前記ゲート電極と重ならないようにする半導体装置の製造方法。
【請求項２０】
半導体基板上に、第１絶縁層を形成する第１絶縁層形成工程と、
前記第１絶縁層に導電材料を埋め込み、第１配線及びゲート電極を形成する第１埋め込み工程と、
前記第１埋め込み工程の後、前記第１絶縁層上に、第２絶縁層を形成する第２絶縁層形成工程と、
前記第２絶縁層上の、平面視で前記ゲート電極と重なる領域に選択的に、半導体層を形成する選択的半導体層形成工程と、
前記半導体層及び前記第２絶縁層上に、第３絶縁層を形成する第３絶縁層形成工程と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第１導電体及び第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続するビア及び第２配線を形成する第２埋め込み工程と、
を有し、
前記第１埋め込み工程では、第１のゲート電極及び第２のゲート電極を形成し、
前記第２埋め込み工程では、埋め込み後の状態において、
前記第１のゲート電極を挟み込む前記第１導電体及び前記第２導電体各々に接する前記バリアメタル各々と前記半導体層との第１接触領域及び第２接触領域の少なくとも一方は、平面視で、前記第１のゲート電極と重ならないようにし、
前記第２のゲート電極を挟み込む前記第１導電体及び前記第２導電体各々に接する前記バリアメタル各々と前記半導体層との第１接触領域及び第２接触領域はいずれも、平面視で、前記第２のゲート電極と重なるようにする半導体装置の製造方法。
【請求項２１】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記第２埋め込み工程は、
前記第３絶縁層に、前記半導体層が露出する接続孔を形成する第１工程と、
前記接続孔の底面に露出している前記半導体層に、還元性プラズマによる処理、又は、窒素含有プラズマによる処理を行う第２工程と、
前記第２工程の後、前記接続孔内に、バリアメタルを介して導電材料を埋め込む第３工程と、
を有する半導体装置の製造方法。
【請求項２２】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記選択的半導体層形成工程は、
前記第２絶縁層上に、半導体層を形成する半導体層形成工程と、
前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含むハードマスクを形成するハードマスク形成工程と、
前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、を有し、
前記第２埋め込み工程は、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層及び前記ハードマスクにバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する前記第１導電体及び前記第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続する前記ビア及び前記第２配線を形成する、
半導体装置の製造方法。
【請求項２３】
半導体基板上に、第１絶縁層を形成する第１絶縁層形成工程と、
前記第１絶縁層に導電材料を埋め込み、第１配線及びゲート電極を形成する第１埋め込み工程と、
前記第１埋め込み工程の後、前記第１絶縁層上に、第２絶縁層を形成する第２絶縁層形成工程と、
前記第２絶縁層上に、半導体層を形成する半導体層形成工程と、
前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含むハードマスクを形成するハードマスク形成工程と、
前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、
前記ドライエッチング工程の後、前記ハードマスク及び前記第２絶縁層上に、第３絶縁層を形成する第３絶縁層形成工程と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層及び前記ハードマスクにバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第１導電体及び第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続するビア及び第２配線を形成する第２埋め込み工程と、
を有し、
前記第２埋め込み工程では、
埋め込み後の状態において、前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域、及び、前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならないようにし、
埋め込み後の状態において、前記第１接触領域及び前記第２接触領域の一方は、平面視で、前記ゲート電極と重なり、他方は前記ゲート電極と重ならないようにする半導体装置の製造方法。
【請求項２４】
半導体基板上に、第１絶縁層を形成する第１絶縁層形成工程と、
前記第１絶縁層に導電材料を埋め込み、第１配線及びゲート電極を形成する第１埋め込み工程と、
前記第１埋め込み工程の後、前記第１絶縁層上に、第２絶縁層を形成する第２絶縁層形成工程と、
前記第２絶縁層上に、半導体層を形成する半導体層形成工程と、
前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含むハードマスクを形成するハードマスク形成工程と、
前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、
前記ドライエッチング工程の後、前記ハードマスク及び前記第２絶縁層上に、第３絶縁層を形成する第３絶縁層形成工程と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層及び前記ハードマスクにバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第１導電体及び第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続するビア及び第２配線を形成する第２埋め込み工程と、
を有し、
前記第１埋め込み工程では、第１のゲート電極及び第２のゲート電極を形成し、
前記第２埋め込み工程では、埋め込み後の状態において、
前記第１のゲート電極を挟み込む前記第１導電体及び前記第２導電体各々に接する前記バリアメタル各々と前記半導体層との第１接触領域及び第２接触領域の少なくとも一方は、平面視で、前記第１のゲート電極と重ならないようにし、
前記第２のゲート電極を挟み込む前記第１導電体及び前記第２導電体各々に接する前記バリアメタル各々と前記半導体層との第１接触領域及び第２接触領域はいずれも、平面視で、前記第２のゲート電極と重なるようにする半導体装置の製造方法。
【請求項２５】
請求項２３又は２４に記載の半導体装置の製造方法において、
前記第２埋め込み工程は、
前記第３絶縁層及び前記ハードマスクに、前記半導体層が露出する接続孔を形成する第１工程と、
前記接続孔の底面に露出している前記半導体層に、還元性プラズマによる処理、又は、窒素含有プラズマによる処理を行う第２工程と、
前記第２工程の後、前記接続孔内にバリアメタルを介して導電材料を埋め込む第３工程と、
を有する半導体装置の製造方法。
【請求項２６】
請求項２３から２５のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層形成工程の後、かつ、前記ハードマスク形成工程の前に、前記半導体層に対して酸化処理を行う半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記酸化処理は、Ｏ２又はＮ２Ｏを用いたプラズマ処理である半導体装置の製造方法。
【請求項２８】
請求項２３から２７のいずれか１項に記載の半導体装置の製造方法において、
前記ハードマスクは、ＳｉＮを含む層、ＳｉＯ２を含む層、及び、ＳｉＣＯＨを含む層の中の２つ以上の層を積層している半導体装置の製造方法。
【請求項２９】
請求項１９から２８のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、又は、ＺｎＣｕＯ層である半導体装置の製造方法。
【請求項３０】
請求項１９から２９のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層は酸化物半導体層であり、
前記半導体層を形成する工程において、前記半導体基板を４００℃以下の温度に加熱する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
通常の半導体装置は、半導体基板にトランジスタなどの半導体素子を形成し、このトランジスタ上に複数の配線層を形成した構成を有している。このような半導体装置において、半導体基板に形成された半導体素子のレイアウトは、その半導体装置に求められている機能に基づいて設計されている。
【０００３】
また、近年は、特許文献１及び２、非特許文献１乃至７に記載されるように、化合物半導体層を用いて薄膜トランジスタを形成することが研究されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１６６７１６号公報
【特許文献２】特開２０１０−０２１１７０号公報
【非特許文献】
【０００５】
【非特許文献１】"Control of p- and n-type conductivity in sputter deposition of undoped ZnO"、 Gang Xiong他５名、App.Phys.Lett., Vol.80, No.7, 18 February 2002
【非特許文献２】"High mobility bottom gate InGaZnO thin film transistors with SiOx etch stopper"、Minlyu kim他８名、App.Phys.Lett., Vol.90, 212114(2007)
【非特許文献３】"High mobility thin-film transistors with InGaZnO channel fabricated by room temperature rf-magnetron sputtering"、Hisato Yabuta他８名、App.Phys.Lett., Vol.89, 112123(2006)
【非特許文献４】"Highly Stable Ga2O3-In2O3-ZnO TFT for Active-Matrix Organic Light-Emitting Diode Display Application"、Chang Jung Kim他９名、IEEE Electron Devices Meeting, IEDM '06, Technical Digest, session 11.6, 2006
【非特許文献５】"Integrated circuits based on amorphous indium-gallium-zinc-oxide-channel thin-film transistors"、M.Ofuji他８名、ECS Transactions, 3(8)293-300(2006)
【非特許文献６】"Wide-bandgap high-mobility ZnO thin-film transistors produced at room temperature"、Elvira M.C.Fortunato他6名、App.Phys.Lett., Vol.85, No.13, 27 September 2004
【非特許文献７】"High performance amorphous oxide thin film transistors with self-aligned top-gate structure"、 Jae Chul Park他18名、IEDM.Tech.Dig,.session 8.4,p191-194(2009)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を変更できるようにすると、同一の半導体基板を用いて互いに異なる機能を有する複数種類の半導体装置を製造することができるようになる。この場合、半導体装置の製造コストを削減することができる。一方、半導体基板上の配線層には配線、容量素子、及びヒューズ等しか形成されていなかったため、配線層の構成を変更するのみでは、半導体装置の機能を変更することには一定の限界があった。このため、配線層に新たな機能を有する素子を形成できるようになれば、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できるようになる。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体基板上の第１領域において、前記半導体基板上に位置する第１絶縁層と、前記第１絶縁層の表面に埋め込まれた第１配線と、前記第１絶縁層上に位置する第２絶縁層と、前記第２絶縁層上に位置する第３絶縁層と、前記第２絶縁層及び前記第３絶縁層に、バリアメタルを介して埋め込まれ、前記第１配線と接続するビア及び第２配線と、を有し、前記半導体基板上の第２領域においてさらに、前記半導体基板上に位置する前記第１絶縁層と、前記第１絶縁層の表面に埋め込まれたゲート電極と、前記第１絶縁層上に位置する前記第２絶縁層と、前記第２絶縁層上に位置する半導体層と、前記半導体層上に位置する前記第３絶縁層と、平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して埋め込まれ、前記バリアメタルを介して前記半導体層と接続している第１導電体及び第２導電体と、を有する半導体装置が提供される。
【０００８】
また、本発明によれば、半導体基板上に、第１絶縁層を形成する第１絶縁層形成工程と、前記第１絶縁層に導電材料を埋め込み、第１配線及びゲート電極を形成する第１埋め込み工程と、前記第１埋め込み工程の後、前記第１絶縁層上に、第２絶縁層を形成する第２絶縁層形成工程と、前記第２絶縁層上の、平面視で前記ゲート電極と重なる領域に選択的に、半導体層を形成する選択的半導体層形成工程と、前記半導体層及び前記第２絶縁層上に、第３絶縁層を形成する第３絶縁層形成工程と、平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第１導電体及び第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続するビア及び第２配線を形成する第２埋め込み工程と、を有する半導体装置の製造方法が提供される。
【０００９】
また、本発明によれば、半導体基板上に、第１絶縁層を形成する第１絶縁層形成工程と、前記第１絶縁層に導電材料を埋め込み、第１配線及びゲート電極を形成する第１埋め込み工程と、前記第１埋め込み工程の後、前記第１絶縁層上に、第２絶縁層を形成する第２絶縁層形成工程と、前記第２絶縁層上に、半導体層を形成する半導体層形成工程と、前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含むハードマスクを形成するハードマスク形成工程と、前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、を有する半導体装置の製造方法が提供される。
【００１０】
本発明の半導体装置は、配線層と同層に半導体素子が形成され、この半導体素子はスイッチング素子であるトランジスタとして機能することができる。従って、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。
【発明の効果】
【００１１】
本発明によれば、配線層に新たな機能を有する素子を設けることができ、その結果、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図２】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図３】本実施形態の半導体装置が有する半導体素子の一例を模式的に示す平面図である。
【図４】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図５】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図６】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図７】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図８】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図９】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図１０】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図１１】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図１２】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図１３】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図１４】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図１５】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図１６】本実施形態の半導体装置の一例の製造工程を模式的に示す断面図である。
【図１７】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図１８】本実施形態の半導体装置の作用効果を説明するための図である。
【図１９】本実施形態の半導体装置の作用効果を説明するための図である。
【図２０】本実施形態の半導体装置の作用効果を説明するための図である。
【図２１】本実施形態の半導体装置の作用効果を説明するための図である。
【図２２】本実施形態の半導体装置の作用効果を説明するための図である。
【図２３】本実施形態の半導体装置の作用効果を説明するための図である。
【図２４】本実施形態の半導体装置の作用効果を説明するための図である。
【図２５】本実施形態の半導体装置の作用効果を説明するための図である。
【図２６】本実施形態の半導体装置の作用効果を説明するための図である。
【図２７】本実施形態の半導体装置の作用効果を説明するための図である。
【図２８】本実施形態の半導体装置の作用効果を説明するための図である。
【図２９】本実施形態の半導体装置の作用効果を説明するための図である。
【図３０】本実施形態の半導体装置の作用効果を説明するための図である。
【図３１】本実施形態の半導体装置の作用効果を説明するための図である。
【図３２】本実施形態の半導体装置の作用効果を説明するための図である。
【図３３】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図３４】本実施形態の半導体装置が有する半導体素子の一例を説明するための平面模式図である。
【図３５】本実施形態の半導体装置の作用効果を説明するための図である。
【図３６】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図３７】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図３８】本実施形態の半導体装置の作用効果を説明するための図である。
【図３９】本実施形態の半導体装置の作用効果を説明するための図である。
【図４０】本実施形態の半導体装置の作用効果を説明するための図である。
【図４１】本実施形態の半導体装置の作用効果を説明するための図である。
【図４２】本実施形態の半導体装置の作用効果を説明するための図である。
【図４３】本実施形態の半導体装置の作用効果を説明するための図である。
【図４４】本実施形態の半導体装置の作用効果を説明するための図である。
【図４５】本実施形態の半導体装置の作用効果を説明するための図である。
【図４６】本実施形態の半導体装置の作用効果を説明するための図である。
【図４７】本実施形態の半導体装置の作用効果を説明するための図である。
【図４８】本実施形態の半導体装置の作用効果を説明するための図である。
【図４９】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図５０】本実施形態の半導体装置の一例を模式的に示す断面図である。
【図５１】本実施形態の半導体装置の作用効果を説明するための図である。
【図５２】本実施形態の半導体装置の適用例を説明するための図である。
【図５３】本実施形態の半導体装置の作用効果を説明するための図である。
【図５４】本実施形態の半導体装置の作用効果を説明するための図である。
【図５５】本実施形態の半導体装置の作用効果を説明するための図である。
【図５６】本実施形態の半導体装置の作用効果を説明するための図である。
【図５７】本実施形態の半導体装置の作用効果を説明するための図である。
【図５８】本実施形態の半導体装置の適用例を説明するための図である。
【図５９】本実施形態の半導体装置の作用効果を説明するための図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態について、図面を参照して詳細に説明する。以下の構造図は全て本発明の実施の形態を模式的に示すものであり、特にことわりがない限り、構成要素の図面上の比率により、本発明による構造の寸法を規定するものではない。また、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
＜実施形態１＞
図２は、実施形態１に係る半導体装置の断面図の一例である。図１は、図２の要部を拡大した断面図の一例であり、図２に示した半導体装置が有する半導体素子２００の構成を示す図である。図３は、半導体素子２００の平面レイアウトを示す平面図の一例である。
【００１５】
図１に示すように、本実施形態の半導体装置は、第１領域（図１中、Ａ−Ａの破線より左側の領域）において、半導体基板１００（図１中、図示せず）上に位置する第１絶縁層１５６と、第１絶縁層１５６の表面に埋め込まれた第１配線１５４と、第１配線１５４と接続するビア１５２と、を有する。また、当該領域において、本実施形態の半導体装置は、第１絶縁層１５６上に位置する第２絶縁層１６０と、第２絶縁層１６０上に位置する第３絶縁層１７０と、を有し、さらに、第２絶縁層１６０及び第３絶縁層１７０に、バリアメタル１８７を介して埋め込まれ、第１配線１５４と接続するビア１８９及び第２配線１８８を有する。
【００１６】
また、本実施形態の半導体装置は、第２領域（図１中、Ａ−Ａの破線より右側の領域）において、半導体基板１００（図１中、図示せず）上に位置する第１絶縁層１５６と、第１絶縁層１５６の表面に埋め込まれたゲート電極２１０と、第１絶縁層１５６上に位置する第２絶縁層１６０と、第２絶縁層１６０上に位置する半導体層２２０と、半導体層２２０上に位置する第３絶縁層１７０と、を有する。また、当該領域において、本実施形態の半導体装置は、平面視で半導体層２２０と重なる位置にゲート電極２１０を挟み込むように、第３絶縁層１７０にバリアメタル１８５を介して埋め込まれた第１導電体１８４、１８６及び第２導電体１８４、１８６を有する。第１導電体１８４、１８６及び第２導電体１８４、１８６は、バリアメタル１８５を介して半導体層２２０と接続している。
【００１７】
ここで、第２領域（図１中、Ａ−Ａの破線より右側の領域）に示す半導体素子２００は、トランジスタとして機能する。すなわち、この半導体素子２００は、半導体層２２０、ゲート絶縁膜（第２絶縁層１６０）、及びゲート電極２１０を備える。また、半導体層２２０と接するバリアメタル１８５が、ソース電極／ドレイン電極を構成する。そして、半導体層２２０の２つのバリアメタル１８５各々と接する２つの領域に挟まれた領域が、半導体チャネル領域となる。
【００１８】
第１絶縁層１５６は、例えば酸化シリコンより誘電率が低い（例えば比誘電率が２．７以下）低誘電率絶縁層である。低誘電率絶縁層は、例えばＳｉＯＣ（Ｈ）膜やＳｉＬＫ（登録商標）等の炭素含有膜、ＨＳＱ（ハイドロジェンシルセスキオキサン）膜、ＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）膜、ＭＳＱ（メチルシルセスキオキサン）膜、又はこれらの多孔質膜を用いることができる。
【００１９】
第１配線１５４及びゲート電極２１０は、図示するように同一層に形成されている。第１配線１５４及びゲート電極２１０は、同一の材料で構成することができ、さらに、第１配線１５４及びゲート電極２１０は、同一の処理で形成することができる。例えば、第１配線１５４及びゲート電極２１０はＣｕを主成分とすることができ、ダマシン法を用いて同一の処理で第１絶縁層１５６に埋め込むことができる。ゲート電極２１０の幅は、例えば５０ｎｍ以上５００ｎｍ以下である。
【００２０】
第２絶縁層１６０は、上述の通りゲート絶縁膜として機能するほか、拡散防止膜としても機能する。第２絶縁層１６０は、第１配線層１５０上の略全面に設けられる。このような第２絶縁層１６０は、例えば、ＳｉＮ膜、ＳｉＯ２膜、又は、ＳｉＣＮ膜であり、厚さが１０ｎｍ以上５０ｎｍ以下である。
【００２１】
半導体層２２０は、厚さが例えば５０ｎｍ以上３００ｎｍ以下である。半導体層２２０は、例えば、ＩｎＧａＺｎＯ（ＩＧＺＯ）、ＩｎＺｎＯ（ＩＺＯ）、ＺｎＯ、ＺｎＡｌＯ、又は、ＺｎＣｕＯなどの酸化物半導体層を有している。半導体層２２０は、上記した酸化物半導体層の単層構造であっても良いし、上記した酸化物半導体層と他の層の積層構造であっても良い。後者の例としては、上から順に、ＩＧＺＯ／Ａｌ２Ｏ３／ＩＧＺＯ／Ａｌ２Ｏ３の積層構造がある。また半導体層２２０はポリシリコン層又はアモルファスシリコン層であってもよい。なお、半導体層２２０のバリアメタル１８５と接する領域（以下、「コンタクト領域」という）には、還元性プラズマ（例：水素プラズマ）による処理又は窒素含有プラズマ（例：アンモニアプラズマ）による処理が行われていてもよい。前者の処理を行った場合、コンタクト領域には酸素欠陥領域が形成され、後者の処理を行った場合、コンタクト領域には窒素が選択的に導入される。その結果、バリアメタル１８５との接触抵抗が低減される。
【００２２】
第３絶縁層１７０は、例えば上記した低誘電率絶縁層もしくはシリコン酸化膜である。
【００２３】
バリアメタル１８５及びバリアメタル１８７は、同一の材料で構成することができ、さらに、バリアメタル１８５及びバリアメタル１８７は、同一の処理で形成することができる。バリアメタル材料としては、例えば、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物などが考えられる。なお、バリアメタル１８５及びバリアメタル１８７は、これらの材料で構成された単層であってもよいし、２つ以上の層が積層したものであってもよい。積層の例としては、例えば、ＴｉＮ（上層）／Ｔｉ（下層）、又は、ＴａＮ（上層）／Ｔａ（下層）の積層構造がある。
【００２４】
ビア１８９、第２配線１８８、第１導電体１８４、１８６及び第２導電体１８４、１８６は、同一の材料で構成することができ、さらに、これらは、同一の処理で形成することができる。当該材料としては、例えば、Ａｌ又はＣｕなどが考えられる。なお、第１導電体１８４、１８６及び第２導電体１８４、１８６の１８４で示す箇所は、ビア１８９より大径であってもよい。本図に示す例において、１８４で示す構成部分は、平面視で半導体層２２０と完全に重なっているが、平面視で半導体層２２０と一部が重なるように構成してもよい。
【００２５】
第１導電体１８４、１８６及び第２導電体１８４、１８６の平面形状は特段制限されないが、例えば、図中、１８４で示す箇所は第１領域のビア１８９と同様に構成され、１８６で示す箇所は第１領域の第２配線１８８と同様に構成されてもよい。第１導電体１８４、１８６及び第２導電体１８４、１８６は、バリアメタル１８５を通じて、半導体素子２００のソース及びドレインを形成している。なお、第１導電体１８４、１８６及び第２導電体１８４、１８６は、第２絶縁層１６０を貫通していない。これに対し、第１領域のビア１８９は第２絶縁層１６０を貫通している。
【００２６】
なお、第１導電体１８４、１８６及び第２導電体１８４、１８６と、バリアメタル１８５と、の材料の組み合わせは特段制限されず、あらゆる組み合わせを選択することができる。例えば、第１導電体１８４、１８６及び第２導電体１８４、１８６は、Ａｌ又はＣｕを含み、バリアメタル１８５は、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、これらの窒化物又は酸化物のいずれか１つ以上を含んで構成することができる。
【００２７】
次に、図２を用いて、本実施形態の半導体装置の他の部分の構成について説明する。
【００２８】
図２に示すように、半導体基板１００にはＭＯＳトランジスタ型の半導体素子１１０（基板上素子）が形成されている。半導体素子１１０は、例えばトランジスタ又は容量素子として機能し、ゲート絶縁膜１１２、ゲート電極１１４、及びソース及びドレインである不純物領域１１６を備える。半導体素子１１０が形成されている素子領域は、素子分離膜１０２によって分離されている。そして半導体素子１１０は、平面視において少なくとも一部が半導体層２２０と重なっている。半導体素子１１０は、配線を介して半導体素子２００（配線層素子）と電気的に接続されていてもよい。当該前提は、以下の全ての実施形態において同様である。
【００２９】
なお、図２に示す例において、第１配線層１５０と半導体基板１００の間には、コンタクト層１２０及び配線層１３０が形成されている。配線層１３０はコンタクト層１２０上に位置している。コンタクト層１２０は、絶縁層１２４及びコンタクト１２２を有しており、配線層１３０は絶縁層１３４及び配線１３２を有している。配線１３２はコンタクト１２２を介して半導体素子１１０に接続している。配線１３２は、第１絶縁層１５６に形成されたビア１５２を介して第１配線１５４に接続している。
【００３０】
また、絶縁層１２４は例えば酸化シリコン層であり、絶縁層１３４は例えば上記した低誘電率絶縁層である。また配線層１３０と第１配線層１５０の間には、ＳｉＣＮ膜などの拡散防止膜１４０が形成されている。そして半導体素子１１０は、半導体素子２００と電気的に接続している。
【００３１】
次に、図２、図４及び図５を用いて、本実施形態に係る半導体装置の製造方法を説明する。
【００３２】
まず、図２に示したように、半導体基板１００に素子分離膜１０２を形成し、さらにゲート絶縁膜１１２、ゲート電極１１４、及び、不純物領域１１６をこの順に形成する。次いで、コンタクト層１２０、配線層１３０、及び、拡散防止膜１４０を形成する。ここまでは、従来技術に準じて実現することができる。
【００３３】
その後、図４（ａ）に示すように、拡散防止膜１４０上に第１絶縁層１５６を形成する（第１絶縁層形成工程）。次いで第１絶縁層１５６にビア１５２、第１配線１５４、及びゲート電極２１０を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む（第１埋め込み工程）。このようにして、第１配線層１５０が形成される。その後、第１配線層１５０上に第２絶縁層１６０を、例えばプラズマＣＶＤ法を用いて形成する（第２絶縁層形成工程）。なお、上記したように第２絶縁層１６０は、ゲート絶縁膜として機能するほか、拡散防止膜としても機能するため、第１配線層１５０の全面に形成される。
【００３４】
次に、第２絶縁層１６０の全面上に半導体層を形成し、この半導体層を、マスク膜を用いたエッチングにより選択的に除去することで、図４（ｂ）に示す状態が得られる（選択的半導体層形成工程）。なお、半導体層２２０は、平面視でゲート電極２１０と重なる位置に設けられる。第２絶縁層１６０の全面上に設けられる半導体層の形成方法としては特段制限されないが、半導体層がＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ、ＺｎＡｌＯ、又は、ＺｎＣｕＯなどの酸化物半導体層を含んでいる場合、半導体層は例えばスパッタリング法により形成することができる。このとき半導体基板１００は、４００℃以下の温度に加熱される。なお半導体層がポリシリコン層やアモルファスシリコン層である場合、半導体層は、例えばプラズマＣＶＤ法により形成することができる。
【００３５】
次に、第２絶縁層１６０及び半導体層２２０の上に第３絶縁層１７０を形成し（第３絶縁層形成工程）、次いで、第３絶縁層１７０に、バリアメタル１８５を介して第１導電体１８４、１８６及び第２導電体１８４、１８６を埋め込むとともに、バリアメタル１８７を介してビア１８９及び第２配線１８８を埋め込むことで、図５に示す状態が得られる（第２埋め込み工程）。なお、バリアメタル１８５及びバリアメタル１８７は同一処理により形成することができる。また、第１導電体１８４、１８６、第２導電体１８４、１８６、ビア１８９及び第２配線１８８は同一処理により形成することができる。例えば、第３絶縁層１７０上の略全面にバリアメタルを形成し、その後、開口内を導電材料で埋め込んだ後、ＣＶＤやエッチバックで開口内に選択的にバリアメタル及び導電材料を残すことで、バリアメタル１８５、バリアメタル１８７、第１導電体１８４、１８６、第２導電体１８４、１８６、ビア１８９及び第２配線１８８を形成してもよい。
【００３６】
なお、半導体層２２０のコンタクト領域には、還元性プラズマ（例：水素プラズマ）による処理又は窒素含有プラズマ（例：アンモニアプラズマ）による処理が行われていていもよい。例えば、第３絶縁層１７０に、第１導電体１８４、１８６、及び、第２導電体１８４、１８６を埋め込む開口部を形成（第１工程）した後、この開口部の底面に露出している半導体層２２０に対して、還元性プラズマ（例：水素プラズマ）による処理又は窒素含有プラズマ（例：アンモニアプラズマ）による処理を行う（第２工程）。その後、開口部内に、バリアメタルを介して導電材料を埋め込んでもよい（第３工程）。開口部に選択的にプラズマ処理を行うことで、開口部の設計に応じてソース、ドレインを形成することが可能である。
【００３７】
次に、本実施形態の作用及び効果について説明する。
【００３８】
（１）本実施形態の半導体素子２００はスイッチング素子であるトランジスタとして機能する。従って、半導体基板に形成された半導体素子のレイアウトを変更せずに、半導体装置の機能を大幅に変更できる。
【００３９】
（２）ここで、化合物半導体層を用いた薄膜トランジスタにおいて、ソース及びドレインを形成する手段としては、例えば、化合物半導体層上に形成されたゲート電極をマスクとして化合物半導体層に対してプラズマ処理を行い、化合物半導体層中にソース及びドレインを形成する手段が考えられる。しかし、当該手段の場合、化合物半導体層に形成されるチャネルの実寸法が、設計寸法と異なってしまい、設計値から得られると想定したトランジスタ特性が得られない恐れがある。
これに対し、本実施形態の半導体装置は、半導体層２２０と接するバリアメタル１８５によりソース及びドレインを形成するので、設計チャネル寸法通りのトランジスタ構造の形成が可能である。また、半導体層２２０に対してプラズマ処理を行う場合であっても、チャネル領域を覆うゲート電極をマスクとしてプラズマ処理を行うのでなく、半導体層２２０とバリアメタル１８５とが接する領域のみを開口する第３絶縁層１７０をマスクとしてプラズマ処理を行うので、チャネルの実寸法が設計寸法に対して大きく異なることを抑制できる。
【００４０】
（３）また、本実施形態においては、第２絶縁層１６０に拡散防止膜としての機能を持たせている。従って、半導体素子２００のゲート絶縁膜と、拡散防止膜とを別々に設ける必要が無くなり、プロセス数を大幅に低減することが可能で、半導体装置の製造コストが増大することを抑制でき、低コストで形成可能である。
【００４１】
（４）また、本実施形態においては、半導体素子２００のゲート電極２１０を、第１配線層１５０の第１配線１５４と同一層に設けているため、ゲート電極２１０と第１配線１５４を同一工程で形成することができる。従って、半導体装置の製造コストが増大することを抑制できる。
【００４２】
（５）また、本実施形態においては、半導体層２２０を形成するときの半導体基板１００の加熱温度を４００℃以下にすることができる。従って、半導体層２２０より下に位置する配線層に熱的なダメージが加わることを抑制できる。このため、配線層として、低誘電率絶縁膜及び銅配線を使用することができる。
【００４３】
（６）また、本実施形態においては、平面視において、半導体素子１１０、２００は互いに少なくとも一部が重なっている。従って、半導体装置の集積率を上げることができる。
【００４４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば、第１配線１５４及びゲート電極２１０は銅配線であり、ダマシン法を用いて第１絶縁層１５６に埋め込まれているのが好ましいが、その他の配線層に位置する配線、例えば配線１３２、及び第２配線１８８の少なくとも一方については、他の金属材料（例えばＡｌ又はＡｌ合金）で形成されていても良い。この場合、ビア１５２、１８９も銅以外の金属材料により形成される。例えば配線１３２、第１配線１５４、ビア１５２、及びゲート電極２１０が銅又は銅合金により形成され、半導体素子２００より上層に位置する第２配線１８８、ビア１８９がＡｌ又はＡｌＣｕなどの合金により形成されていても良い。
【００４５】
なお、図１においては、第２配線１８８、ビア１８９、第１導電体１８４、１８６及び第２導電体１８４、１８６はバリアメタル１８５、１８７を介して埋め込まれており、これに対して、コンタクト１２２、配線１３２、ビア１５２、第１配線１５４、及び、ゲート電極２１０はバリアメタルを介さず埋め込まれているように記載されているが、コンタクト１２２、配線１３２、ビア１５２、第１配線１５４、及び、ゲート電極２１０についても、バリアメタルを介して埋め込まれてもよい。当該前提は、すべての図において同様である。
【００４６】
＜実施形態２＞
図６は、実施形態２に係る半導体装置の断面図の一例である。図６は、図７の要部を拡大した断面図の一例であり、図７に示した半導体装置が有する半導体素子２００の構成を示す図である。
【００４７】
本実施形態の半導体装置は、半導体層２２０の上にハードマスク３００を設けている点で実施形態１の半導体装置と異なる。その他の構成は、実施形態１の半導体装置と同様である。
【００４８】
ハードマスク３００は、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含んで構成することができる。なお、ハードマスク３００は単層であってもよいし、積層構造であってもよい。例えば、ハードマスク３００は、ＳｉＮを含む層、ＳｉＯ２を含む層、及び、ＳｉＣＯＨを含む層の中の２つ以上の層を積層した積層構造であってもよい。なお、これらの層を形成する前に、半導体層２２０に対して、ｉｎ−ｓｉｔｕで酸素、Ｎ２Ｏなどの酸化性ガスを導入したプラズマ処理を行い、半導体層２２０の表面の酸化状態を安定化させた後に、その上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてハードマスク３００を成膜してもよい。
【００４９】
ハードマスク３００と半導体層２２０は、平面形状が略同一であってもよい。ここでの「平面形状が略同一」とは、平面視した際のハードマスク３００の外輪郭と、半導体層２２０の外輪郭とが略同一であって、平面視した際に互いの外輪郭が重なっていることを意味する。これは、ハードマスク３００をマスクとしたエッチング処理により半導体層２２０を加工することで実現される構成である。
【００５０】
なお、第１導電体１８４、１８６及び第２導電体１８４、１８６は、ハードマスク３００を貫通し、バリアメタル１８５を介して半導体層２２０と接している。
【００５１】
ここで、半導体層２２０上のハードマスク３００は、半導体チャネルをプロセス雰囲気から守る保護膜として機能する。このハードマスクは、半導体層２２０上に絶縁層、配線層等を形成する際の還元作用、プラズマダメージなどから半導体チャネル層を保護する機能を有し、多層膜中に半導体素子２００を形成した際にも、半導体層２２０のチャネル層がプロセス劣化することなく、半導体特性を保持することが可能となる。
【００５２】
また、本実施形態の半導体装置は、ハードマスク３００を半導体層の上に設けた状態で半導体層を加工し、半導体層２２０を形成することで、ドライエッチングによる半導体層２２０の微細加工が可能となる。
【００５３】
次に、図７乃至図１３を用いて、本実施形態に係る半導体装置の製造方法を説明する。
【００５４】
まず、図８に示したように、半導体基板１００に素子分離膜１０２を形成し、さらにゲート絶縁膜１１２、ゲート電極１１４、及び、不純物領域１１６をこの順に形成する。次いで、コンタクト層１２０、配線層１３０、及び、拡散防止膜１４０を形成する。ここまでは、従来技術に準じて実現することができる。
【００５５】
その後、図９に示すように、拡散防止膜１４０上に第１絶縁層１５６を形成する（第１絶縁層形成工程）。次いで第１絶縁層１５６にビア１５２、第１配線１５４、及びゲート電極２１０を、シングルダマシン法又はデュアルダマシン法を用いて埋め込む（第１埋め込み工程）。このようにして、第１配線層１５０が形成される。その後、第１配線層１５０上に第２絶縁層１６０を、例えばプラズマＣＶＤ法を用いて形成する（第２絶縁層形成工程）。なお、第２絶縁層１６０は、ゲート絶縁膜として機能するほか、拡散防止膜としても機能するため、第１配線層１５０の全面に形成される。
【００５６】
次に、図１０に示すように、第２絶縁層１６０の全面上に半導体層２２０´を形成する（半導体層形成工程）。半導体層２２０´は、例えばＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、又は、ＺｎＣｕＯ層であり、例えばスパッタリング法により形成される。このとき半導体基板１００は、４００℃以下、好ましくは３００℃の温度に加熱される。
【００５７】
次に、半導体層２２０´の上にハードマスク３００´を形成する（ハードマスク形成工程）。なお、半導体層２２０´が例えば、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、又は、ＺｎＣｕＯ層などの酸化物半導体の層である場合、ｉｎ−ｓｉｔｕで酸素、Ｎ２Ｏなどの酸化性ガスを導入したプラズマ処理を行い、半導体層２２０´の表面の酸化状態を安定化させた後に、酸化雰囲気でハードマスク３００´を、プラズマＣＶＤ法を用いて形成してもよい。このようにすれば、半導体層２２０´の半導体特性を保護することが可能である。すなわち、加工後の半導体層２２０及びハードマスク３００上に、絶縁層、配線層を形成する際に、形成時の還元雰囲気、プラズマダメージから半導体層２２０を保護することができる。なお、半導体層２２０´上に直接ＳｉＮ絶縁膜をＳｉＨ４ガス、ＮＨ３ガスを用いＣＶＤで形成した場合、ＳｉＨ４プラズマ、ＮＨ３プラズマにより半導体層２２０´中の酸素が還元されて、酸素欠陥が多い膜となることや、プラズマダメージにより半導体層２２０´中に変質層が形成され、半導体特性が劣化する恐れがある。半導体層２２０´上に、半導体層２２０´の半導体特性を劣化しないように絶縁性のハードマスクを形成し、順次、半導体層２２０及びハードマスク３００上に絶縁層や配線層を形成していくことで、半導体層２２０が直接の還元雰囲気や、プラズマダメージから守られ、半導体層２２０の酸素欠陥の生成やプラズマダメージを防ぐことが可能であり、多層配線中における半導体素子の半導体特性の損失を防ぐことが可能である。
【００５８】
図１０に戻り、半導体層２２０´の上にハードマスク３００´を形成した後、図１１に示すように、ハードマスク３００´上にレジストパターン３１０を形成する。その後、ハードマスク３００´をパターニングし、レジストパターン３１０を除去することで、図１２に示す状態が得られる。
【００５９】
次に、パターニングされたハードマスク３００をマスクとしてドライエッチングにより半導体層２２０´の加工を行うことで、図１３に示すように、パターニングされた半導体層２２０が形成される（ドライエッチング工程）。なお、半導体層２２０の形成は、ハードマスク３００´をパターニング後、レジストパターン３１０を除去せずに行ってもよい。このドライエッチングは、例えば、Ｃｌ２、ＢＣｌ３、及び、Ｎ２の混合ガスを用いて行われてもよい。この混合ガスを用いた場合、上述のドライエッチングを十分な精度で行うことができる。なお、このエッチングガスはあくまで一例であり、これに限定されない。このように、ハードマスク３００を用いた半導体層２２０´のドライエッチングによれば、半導体特性の損失を防止しつつ、半導体層２２０´の微細加工が可能であり、微細化が進むＬＳＩの配線層内に微細な酸化物半導体素子を形成することが可能となる。
【００６０】
次に、第２絶縁層１６０及びハードマスク３００の上に第３絶縁層１７０を形成し（第３絶縁層形成工程）、次いで、第３絶縁層１７０及びハードマスク３００に、バリアメタル１８５を介して第１導電体１８４、１８６及び第２導電体１８４、１８６を埋め込むとともに、第３絶縁層１７０に、バリアメタル１８７を介してビア１８９及び第２配線１８８を埋め込むことで、図７に示す状態が得られる（第２埋め込み工程）。なお、バリアメタル１８５及びバリアメタル１８７は同一処理により形成することができる。また、第１導電体１８４、１８６、第２導電体１８４、１８６、ビア１８９及び第２配線１８８は同一処理により形成することができる。
【００６１】
なお、半導体層２２０のコンタクト領域には、還元性プラズマ（例：水素プラズマ）による処理又は窒素含有プラズマ（例：アンモニアプラズマ）による処理が行われていていもよい。例えば、第３絶縁層１７０及びハードマスク３００に、第１導電体１８４、１８６、及び、第２導電体１８４、１８６を埋め込む開口部を形成（第１工程）した後、この開口部の底面に露出している半導体層２２０に対して、還元性プラズマ（例：水素プラズマ）による処理又は窒素含有プラズマ（例：アンモニアプラズマ）による処理を行う（第２工程）。その後、開口部にバリアメタルを介して電電材料を埋め込んでもよい（第３工程）。開口部に選択的にプラズマ処理を行うことで、開口部の設計に応じてソース、ドレインを形成することが可能である。
【００６２】
次に、本実施形態の作用及び効果について説明する。本実施形態の半導体装置は、実施形態１で説明した作用効果に加えて、以下のような作用効果を奏する。
【００６３】
本実施形態によれば、半導体層２２０上に半導体層２２０の半導体特性が劣化しないような絶縁性材料からなるハードマスク３００を形成するので、半導体層２２０、ハードマスク３００上に配線層、絶縁層を形成する際の半導体層２２０への還元作用、プラズマダメージ等を抑制することができ、結果、多層配線中の半導体素子の半導体特性の劣化を防ぐことができる。すなわち、本実施形態によれば、多層配線層内に半導体素子２００を形成することができ、半導体素子２００はスイッチング素子であるトランジスタとして機能する。
【００６４】
＜実施形態３＞
図１４は、実施形態３に係る半導体装置の断面図の一例であり、実施形態１における図１に相当する図である。
【００６５】
本実施形態に係る半導体装置は、半導体層２２０上にトラップ膜２３０及びバックゲート電極２４０を有している点を除いて、実施形態１に係る半導体装置と同様の構成である。トラップ膜２３０及びバックゲート電極２４０は、平面視において、半導体層２２０のチャネル領域と重なっている。なお本図に示す例において、バックゲート電極２４０上には、バックゲート電極２４０を形成するときに用いたマスクパターン５４が残っている。マスクパターン５４は、例えば酸化シリコン膜であるが、窒化シリコン膜や炭窒化シリコン膜であってもよい。なおバックゲート電極２４０に接続するコンタクト（図示せず）は、マスクパターン５４を貫通している。
【００６６】
トラップ膜２３０は、例えばＳｉＮ膜であり、厚さが５ｎｍ以上５０ｎｍ以下である。バックゲート電極２４０は、例えばＴｉＮ膜である。バックゲート電極２４０は、例えば図示しないコンタクトを介して、第２配線１８８と同一層の配線（図示せず）に電気的に接続している。
【００６７】
本実施形態において半導体素子２００は、トランジスタとして機能するほか、メモリ素子としても機能することができる。後者の場合、半導体素子１１０は半導体素子２００のセレクタ回路の一部であってもよい。
【００６８】
図３２は、半導体素子２００がメモリ素子として機能する原理を説明する図である。半導体素子２００をメモリ素子として機能させる場合、トラップ膜２３０に電荷（例えばホール）を注入（トラップ）させたり、注入した電荷を除去したりすればよい。トラップ膜２３０に注入された電荷の有無により、半導体素子２００をトランジスタとして機能させるときの閾値電圧（Ｖｔｈ）が変化するためである。
【００６９】
具体的には、初期状態（半導体素子２００に情報が書き込まれていない）では、バックゲート電極２４０の電圧（ＶＢＧ）＝０とする。そして半導体素子２００に情報を書き込むとき、バックゲート電極２４０に負の電圧（例えば−２．５Ｖ）を印加して、ゲート電極２１０の電圧（ＶＧ）＝０とする。すると、トラップ膜２３０にホールが注入され、半導体素子２００の閾値電圧が−側にシフトする。
【００７０】
そして、半導体素子２００から情報を消去するとき、バックゲート電極２４０に正の電圧（例えば＋２．５Ｖ）を印加して、ゲート電極２１０に負の電圧（例えば−２．５Ｖ）を印加する。すると、トラップ膜２３０に注入されていたホールが除去され、半導体素子２００の閾値電圧が初期値に戻る。
【００７１】
なお、半導体素子２００をメモリ素子として使用せずにトランジスタとして使用する場合においても、トラップ膜２３０に電荷を注入することにより、トランジスタの閾値電圧を変更することができる。
【００７２】
次に、本実施形態に係る半導体装置の製造方法を、図１４乃至図１６の各図を用いて説明する。この半導体装置の製造方法は、第１配線層１５０上に第２絶縁層１６０を形成するまでは、実施形態１と同様であるため説明を省略する。
【００７３】
図１５（ａ）に示すように、第２絶縁層１６０を形成した後（第２絶縁層形成工程）、まず第２絶縁層１６０上に半導体層２２０を形成する（半導体層形成工程）。次いで半導体層２２０上にトラップ膜２３０及びバックゲート電極２４０を形成する。トラップ膜２３０は、例えばプラズマＣＶＤ法により形成され、バックゲート電極２４０は、例えばスパッタリング法により形成される。
【００７４】
次いで図１５（ｂ）に示すように、バックゲート電極２４０上にマスクパターン５２を形成し、マスクパターン５２をマスクとしてバックゲート電極２４０、トラップ膜２３０、及び半導体層２２０をドライエッチングする。これにより、半導体層２２０は半導体素子２００となるようにパターニングされる。なおバックゲート電極２４０及びトラップ膜２３０の形状は、半導体層２２０の形状と略同じである。
【００７５】
次いで、マスクパターン５２を除去する。次いで、バックゲート電極２４０上にマスクパターン５４を形成する。マスクパターン５４は、例えば酸化シリコン膜を形成し、この酸化シリコン膜を選択的に除去することにより形成される。なお、マスクパターン５４は、窒化シリコン膜や炭窒化シリコン膜などの他の膜を選択的に除去することにより形成されても良い。次いで、マスクパターン５４をマスクとしてトラップ膜２３０及びバックゲート電極２４０をドライエッチングする。これにより、図１６に示すように、トラップ膜２３０及びバックゲート電極２４０は、半導体素子２００となるようにパターニングされる。
【００７６】
次に、第２絶縁層１６０、半導体層２２０、及び、マスクパターン５４の上に第３絶縁層１７０を形成し（第３絶縁層形成工程）、次いで、第３絶縁層１７０に、バリアメタル１８５を介して第１導電体１８４、１８６及び第２導電体１８４、１８６を埋め込むとともに、バリアメタル１８７を介してビア１８９及び第２配線１８８を埋め込むことで、図１４に示す状態が得られる（第２埋め込み工程）。なお、バリアメタル１８５及びバリアメタル１８７は同一処理により形成することができる。また、第１導電体１８４、１８６、第２導電体１８４、１８６、ビア１８９及び第２配線１８８は同一処理により形成することができる。
【００７７】
なお、半導体層２２０のコンタクト領域には、還元性プラズマ（例：水素プラズマ）による処理又は窒素含有プラズマ（例：アンモニアプラズマ）による処理が行われていていもよい。例えば、第３絶縁層１７０に、第１導電体１８４、１８６、及び、第２導電体１８４、１８６を埋め込む開口部を形成した後（第１工程）、この開口部の底面に露出している半導体層２２０に対して、還元性プラズマ（例：水素プラズマ）による処理又は窒素含有プラズマ（例：アンモニアプラズマ）による処理を行ってもよい（第２工程）。その後、開口部にバリアメタルを介して電電材料を埋め込んでもよい（第３工程）。開口部に選択的にプラズマ処理を行うことで、開口部の設計に応じてソース、ドレインを形成することが可能である。
【００７８】
ここで、本実施形態の半導体装置は、半導体層２２０の上に、実施形態２で説明したハードマスク３００を設けることもできる。かかる場合、トラップ膜２３０、バックゲート電極２４０及びマスクパターン５４からなる積層体は、ハードマスク３００を貫通して設けられる。
【００７９】
本実施形態によっても、実施形態１及び実施形態２と同様の効果を得ることができる。また、半導体素子２００をメモリ素子として使用することができる。
【００８０】
＜実施形態４＞
図１７は、実施形態４に係る半導体装置の断面図の一例であり、実施形態３における図１に相当する図である。
【００８１】
この半導体装置は、ゲート電極２１０が設けられておらず、ゲート絶縁膜２３２及びゲート電極２４２が半導体層２２０上に位置している点を除いて、実施形態３に係る半導体装置と同様の構成である。
【００８２】
ゲート絶縁膜２３２は、実施形態３におけるトラップ膜２３０と同様の構成であり、ゲート電極２４２は、実施形態３におけるバックゲート電極２４０と同様の構成である。
【００８３】
また、第１配線層１５０の上には、拡散防止膜１６２が設けられている。拡散防止膜１６２の構成は、実施形態３における第２絶縁層１６０と同様である。
【００８４】
本実施形態にかかる半導体装置の製造方法は、第１配線１５４を形成するときにゲート電極２１０が形成されない点を除いて、第３の実施形態に係る半導体装置の製造方法と同様である。
【００８５】
ここで、本実施形態の半導体装置は、半導体層２２０の上に、実施形態２で説明したハードマスク３００を設けることもできる。かかる場合、ゲート絶縁膜２３２、ゲート電極２４２及びマスクパターン５４からなる積層体は、ハードマスク３００を貫通して設けられる。
【００８６】
本実施形態によっても、実施形態１及び実施形態２と同様の効果を得ることができる。また、半導体素子２００をメモリ素子として使用することができる。
【００８７】
＜実施形態５＞
図３３は、実施形態５に係る半導体装置の断面図の一例であり、実施形態１における図１に相当する図である。
【００８８】
本実施形態は、１つの半導体層２２０に対して複数のゲート電極２１０が第２絶縁層１６０（ゲート絶縁膜）を介して接続し、平面視で各ゲート電極２１０を挟み込むように複数の第１導電体１８４、１８６及び第２導電体１８４、１８６が第３絶縁層１７０に埋め込まれている点で、実施形態１と相違する。複数の第１導電体１８４、１８６及び第２導電体１８４、１８６は、バリアメタル１８５を介して半導体層２２０と接続している。
【００８９】
なお、図示しないが、実施形態２の構成に準じて、半導体層２２０の上にハードマスク３００を設けてもよい。また、図示しないが、実施形態３の構成に準じて、トラップ膜２３０、バックゲート電極２４０及びマスクパターン５４からなる積層体を半導体層２２０の上に設けてもよい。さらに、図示しないが、実施形態４の構成に準じて、複数のゲート電極２１０を設けず、代わりに、ゲート絶縁膜２３２、ゲート電極２４２及びマスクパターン５４からなる積層体を、半導体層２２０の上であって、図３３中ソース（Ｓ）及びドレイン（Ｄ）として示す複数の第１導電体１８４、１８６及び第２導電体１８４、１８６の間に設けてもよい。
【００９０】
本実施形態の半導体装置は、実施形態１乃至４で説明した製造方法に準じて製造することができる。なお、実施形態２で説明した製造方法を利用した場合、ハードマスク３００を用いたドライ加工により、密に微細チャネルトランジスタを形成することができる。
【００９１】
このような本実施形態の半導体装置によれば、面積あたりのオン電流を効果的に高めることができる。また、配線トランジスタは、信号パッド、電源パッドの下層配線中に形成することで、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）信号スイッチや電源スイッチとして用いることが出来る。
【００９２】
次に、本実施形態の半導体装置の一例として、複数のゲートを用いた櫛型のゲートトランジスタについて説明する。
【００９３】
まず、図３４に櫛形ゲートトランジスタの平面概略図の一例を示す。図３４（ａ）はゲート電極２１０の平面概略図の一例であり、図３４（ｂ）はゲート電極２１０の上に半導体層２２０を重ねて示した平面概略図の一例であり、図３４（ｃ）は図３４（ｂ）に示す図の上に第１導電体及び第２導電体の１８４の部分を重ねて示した平面概略図であり、図３４（ｄ）は図３４（ｃ）に示す図の上に第１導電体及び第２導電体の１８６の部分をさらに重ねて示した平面概略図である。
【００９４】
図に示す櫛型ゲートトランジスタは、ゲート、Ｓ／Ｄコンタクトを密に形成することが可能で、面積あたりのオン電流を効率的に高めることができる。これは、小面積化と高オン電流の実現につながり、小型で高性能な配線スイッチを実現可能である。
【００９５】
ここで、図３４に示すような平面形状（正方形形状）でレイアウトした場合の櫛型ゲートトランジスタの面積とオン電流の関係を図３５に示す。図３５のプロットは、櫛型ゲートトランジスタで、ゲート長＝０．４６μｍで、実効チャネル長＝０．４μｍ、ゲートピッチ＝０．８μｍにおいて、Ｉｏｎ＝０．１μＡ／μｍ、１μＡ／μｍ、及び、１０μＡ／μｍ、各々の特性を有している場合のプロットを示している。特に、Ｉｏｎ＝１０μＡ／μｍのとき、櫛型ゲートトランジスタの面積が信号パッド（１０μｍ□）相当で１ｍＡ、電源パッド（３０μｍ□）相当で１０ｍＡの非常に高いオン電流を有する配線内スイッチを形成することが可能である。
【００９６】
＜実施形態６＞
図３６は、実施形態６に係る半導体装置の断面図の一例であり、実施形態１における図１に相当する図である。図３７は、図３６に示す構造を含む半導体装置の断面図の一例である。
【００９７】
なお、図３６に示す半導体装置は、図１に示す半導体装置のさらに上層に、絶縁層１９３にバリアメタル１９２（例：Ｔｉ）を介して例えばＡｌからなる第３配線１９０及びビア１９１を埋め込んだ配線層を有している。すなわち、本実施形態の半導体装置は、上層パッドＡｌ配線（第３配線１９０）と該パッドＡｌ配線下層のＣｕ配線に対して、配線トランジスタ（半導体素子２００）を形成したものである。第３配線１９０は、例えば、電源ライン又は信号ラインとして使用される。そして、第３配線１９０は、図示しないコンタクトを介して、第１導電体１８４、１８６及び第２導電体１８４、１８６と接続している。また、ゲート電極２１０は、図示しないコンタクトを介して、下層の配線と接続している。図３７に、ゲート電極２１０が下層の配線と接続している半導体装置の一例を示してある。このような構造の半導体装置によれば、図３８に示すように、電源、信号Ｉ／Ｏラインとロジック配線をフレキシブルに切り替えることが可能なスイッチとしての動作が可能である。
【００９８】
次に、図５８を用いて、本実施形態の半導体装置の適用例について説明する。上述のように、本実施形態の半導体装置は、電源パッド、Ｉ／Ｏパッド及びロジック配線をフレキシブルに切り替えることが可能なスイッチとしての動作が可能である。また、本実施形態の半導体装置は、ダイオード、例えばＥＳＤ保護素子として利用することができる。
【００９９】
なお、図示しないが、実施形態２の構成に準じて、半導体層２２０の上にハードマスク３００を設けてもよい。また、図示しないが、実施形態３の構成に準じて、トラップ膜２３０、バックゲート電極２４０及びマスクパターン５４からなる積層体を半導体層２２０の上に設けてもよい。さらに、図示しないが、実施形態４の構成に準じて、複数のゲート電極２１０を設けず、代わりに、ゲート絶縁膜２３２、ゲート電極２４２及びマスクパターン５４からなる積層体を、半導体層２２０の上であって、図３３中ソース（Ｓ）及びドレイン（Ｄ）として示す複数の第１導電体１８４、１８６及び第２導電体１８４、１８６の間に設けてもよい。さらに、第３配線層１９０及びビア１９１はともにＣｕ配線であってもよい。
【０１００】
＜実施形態７＞
図４９（ａ）は、実施形態７に係る半導体装置の要部を抽出した断面図の一例である。図４９（ｂ）は、半導体層２２０及びゲート電極２１０を抽出した平面図の一例である。なお、図４９（ｂ）においては、半導体層２２０とバリアメタル１８５との接触領域（第１接触領域１８５´、及び、第２接触領域１８５´´）を示している。本実施形態の半導体装置の構成は、ゲート電極２１０と、第１接触領域１８５´及び第２接触領域１８５´´との位置関係以外については実施形態１、２、３、５及び６の中のいずれかの構成と同様である。
【０１０１】
図４９（ａ）及び（ｂ）に示すように、ゲート電極２１０は、平面視で、第１接触領域１８５´と重なり、第２接触領域１８５´´とは重ならないように構成することができる。なお、ゲート電極２１０は、平面視で、第２接触領域１８５´´と重なり、第１接触領域１８５´と重ならないように構成することもできる。このように、ゲート電極２１０が、第１接触領域１８５´及び第２接触領域１８５´´の一方と重なり、他方と重ならない構成とする場合には、ゲート電極２１０は、電圧を印加されない（０Ｖとなる）側の接触領域（第１接触領域１８５´又は第２接触領域１８５´´）と平面視で重なるように構成されるのが好ましい。なお、ゲート電極２１０は、平面視で、第１接触領域１８５´、及び、第２接触領域１８５´´の両方と重ならない構成とすることもできる。
【０１０２】
次に、本実施形態の半導体装置の作用効果について、説明する。
図５０（ａ）及び（ｂ）に示すように、ゲート電極２１０が、第１接触領域１８５´及び第２接触領域１８５´´の両方と平面視で重なる場合、ゲート電極２１０と、第１接触領域１８５´（又は第２接触領域１８５´´）との間の電位差が直接に印加される構造であり、ゲート絶縁膜（第２絶縁層１６０）の絶縁破壊電界強度により、デバイス（半導体素子２００）の破壊電圧が決まる。すなわち、デバイス耐圧はゲート絶縁膜（第２絶縁層１６０）の絶縁破壊電界強度、すなわちゲート絶縁膜（第２絶縁層１６０）の耐圧で決まる。ゲート絶縁膜自体の高耐圧化のためには、ゲート絶縁膜（第２絶縁層１６０）の厚膜化といった方法が考えられるが、ゲート容量が下がってしまい、トランジスタのオン電流が低下することが懸念される。
【０１０３】
そこで、本実施形態の半導体装置は、ゲート絶縁膜（第２絶縁層１６０）を厚膜化することなく、ゲート端の電界強度を低減することで、デバイス（半導体素子２００）の耐圧を改善する。例えば、図４９（ｂ）に示すように、ゲート電極２１０は、平面視で、第１接触領域１８５´、及び、第２接触領域１８５´´の少なくとも一方と重ならないように構成することで、ゲート電極２１０から、ゲート電極２１０と平面視で重ならない第１接触領域１８５´（又は第２接触領域１８５´´）までの距離、すなわち、図示するような、ゲート電極２１０の端から、ゲート電極２１０と平面視で重ならない第１接触領域１８５´（又は第２接触領域１８５´´）の端までの距離(d2eff )を、図５０（ａ）に示す構造のゲート電極２１０から、第１接触領域１８５´（又は第２接触領域１８５´´）までの距離(d1eff)に比べて大きくすることができ、ゲート端部における電界強度を低減することが可能となる。
【０１０４】
すなわち、本実施形態の半導体装置によれば、ゲート電極２１０の端から、ゲート電極２１０と平面視で重ならない第１接触領域１８５´（又は第２接触領域１８５´´）の端までの距離(d2eff )を調整することで、デバイス（半導体素子２００）の耐圧を制御することができる。
【０１０５】
また、ゲート電極２１０は、平面視で、第１接触領域１８５´及び第２接触領域１８５´´のうち、電圧を印加されない（０Ｖとなる）側の接触領域（第１接触領域１８５´又は第２接触領域１８５´´）と重なり、他方と重ならない構成とした場合には、上述のように、ゲート端部における電界強度を低減することができるほか、ゲート電極２１０と接触領域（第１接触領域１８５´又は第２接触領域１８５´´）とが重なる部分において、ゲート容量をかせぐことができ、トランジスタのオン電流の低下を抑制することができる。
【０１０６】
なお、本実施形態の半導体装置が複数の半導体素子２００を有する場合、複数の半導体素子２００の中には、図４９（ａ）及び（ｂ）に示すように、ゲート電極２１０は、平面視で、第１接触領域１８５´及び第２接触領域１８５´´の少なくとも一方と重ならないように構成されたものと、図５０（ａ）及び（ｂ）に示すように、ゲート電極２１０は、第１接触領域１８５´及び第２接触領域１８５´´の両方と平面視で重なるように構成されたものが含まれてもよい。
【０１０７】
また、本実施形態の半導体装置が、ゲート電極２１０は、平面視で、第１接触領域１８５´及び第２接触領域１８５´´の少なくとも一方と重ならないように構成された半導体素子２００を複数有する場合には、複数の半導体素子２００の中には、図４９（ａ）及び（ｂ）に示すように、ゲート電極２１０は、平面視で、第１接触領域１８５´及び第２接触領域１８５´´の一方と重なり、他方と重ならないように構成されたものと、ゲート電極２１０は、平面視で、第１接触領域１８５´及び第２接触領域１８５´´の両方と重ならないように構成されたものが含まれていてもよい。
【０１０８】
第１接触領域１８５´及び第２接触領域１８５´´のいずれか一方がゲート電極２１０と重ならない半導体装置は、例えば、ソースまたはドレインのいずれか一方のみに高電圧がかかり、高耐圧特性が要求される半導体装置の構成として利用することができる。かかる場合、第１接触領域１８５´及び第２接触領域１８５´´の他方がゲート電極２１０と重なることで、オン電流を高めることができる。
【０１０９】
第１接触領域１８５´及び第２接触領域１８５´´の両方がゲート電極２１０と重ならない半導体装置は、例えば、ソースまたはドレインのいずれにも高電圧がかかり、高耐圧特性が要求される半導体装置の構成として利用することができる。
【０１１０】
第１接触領域１８５´及び第２接触領域１８５´´の両方がゲート電極２１０と重なる半導体装置は、例えば、ＳｉＮ膜厚等で実現できるデバイス耐圧が要求性能を満たすとともに、更にオン電流を高めたいという要求がある半導体装置の構成として利用することができる。
【０１１１】
本実施形態の半導体装置の製造方法は、実施形態１、２、３、５及び６に準じて実現することができる。
【０１１２】
すなわち、第２埋め込み工程では、埋め込み後の状態において、第１接触領域１８５´及び第２接触領域１８５´´の少なくとも一方は、平面視で、ゲート電極と重ならないようにすればよい。
【０１１３】
その他の例としては、第１埋め込み工程では、第１のゲート電極及び第２のゲート電極を形成し、第２埋め込み工程では、埋め込み後の状態において、第１のゲート電極を挟み込む第１導電体及び第２導電体各々に接するバリアメタル各々と半導体層との第１接触領域及び第２接触領域の少なくとも一方は、平面視で、第１のゲート電極と重ならないようにし、第２のゲート電極を挟み込む第１導電体及び第２導電体各々に接するバリアメタル各々と半導体層との第１接触領域及び第２接触領域はいずれも、平面視で、第２のゲート電極と重なるようにすればよい。
【０１１４】
＜実施形態８＞
図５２（ｂ）に、本実施形態の半導体装置１０の要部を抽出し、模式的に示した断面図を示す。
【０１１５】
図５２（ｂ）に示すように、本実施形態の半導体装置１０は、基板上素子１を有する。基板上素子１は、半導体基板上にゲート絶縁膜を介して形成された基板上ゲート電極と、半導体基板に不純物を注入して形成されたソース及びドレインと、を有する。基板上素子１は、Ｓｉ基板表面に形成されている。
【０１１６】
また、本実施形態の半導体装置１０は、基板上素子１の上層に形成された多層配線層を有する。基板上素子１と多層配線層の一部とにより、ロジック回路３が形成されている。
【０１１７】
また、本実施形態の半導体装置１０は、多層配線層中に、配線層素子２を有する。配線層素子２は、実施形態１乃至７で説明した、第２領域に形成された素子、例えば、図１中、Ａ−Ａの破線より右側の領域に形成された素子である。すなわち、配線層素子２は、ゲート電極、第２絶縁層、半導体層、バリアメタル、第１導電体及び第２導電体を有する。なお、図５２（ｂ）に示す配線層素子２の構成はあくまで一例であり、実施形態１乃至７で説明した構成のすべてを適用することができる。
【０１１８】
そして、基板上素子１と、配線層素子２とは、多層配線層を介して電気的に接続されている。
【０１１９】
次に、図５２（ａ）に、図５２（ｂ）に示す本実施形態の半導体装置１０の活用法の一例を説明するための図を示す。以下説明する。
【０１２０】
半導体装置１０は例えばＬＳＩチップであり、外部のデバイス１１に接続されている。外部のデバイス１１は、カーエレクトロニクスなどの半導体装置のほか、モーター、送受信装置、センサ、などが含まれ、ロジック回路３を駆動する電圧（以下、「ロジック回路電圧」）よりも高い電圧で駆動する必要があるものであればどんなデバイスでもよい。以下、デバイス１１を駆動するための電圧を「デバイス電圧」という。このような、デバイス１１は、半導体装置１０との間で、ロジック回路電圧よりも高い電圧で信号等のやり取りを行う。
【０１２１】
一方で、ロジック回路電圧よりも高いデバイス電圧が直接、ロジック回路３に入力されると、ロジック回路３を構成する素子が破壊してしまう。そこで、配線層素子２が、電圧レベルの異なる信号を仲介する役割を果たす。例えば、ロジック回路３からデバイス１１に信号を供給する際は、１０Ａに示すように、配線層素子２のドレインを高電圧電源（ロジック回路電圧よりも高い電圧を供給する電源）に接続し、ロジック回路３から供給される入力信号を、配線層素子２のゲートに入力するよう接続する。この入力信号によって配線層素子２を介して、高電圧電源からデバイス１１に電流が供給され、デバイス１１が駆動される。
【０１２２】
一方、デバイス１１からロジック回路３に信号を供給する際は、１０Ｂに示すように、デバイス１１から半導体装置１０に伝達される高電圧信号を、高耐圧を有する配線層素子２のゲートに入力する。この場合の配線層素子２のドレイン側は低電圧電源（デバイス電圧よりも低い電圧を供給する電源）に接続しておく。そして、デバイス１１から入力される高電圧信号によって配線層素子２を介して、低電圧電源からロジック回路３に電流が供給され、信号が伝達される。
【０１２３】
このように、配線層素子２は、ロジック回路３からの低電圧信号を、デバイス１１を駆動するための高電圧信号に変換したり、また、デバイス１１から入力される高電圧信号を、ロジック回路３に入力するための低電圧信号に変換したりする役割を果たす。
【０１２４】
ここで、ロジック回路３は消費電力を低減するために低電圧で駆動することが好ましく、デバイス１１は、それよりも高い電圧で駆動されることが特徴である。ロジック回路３を１Ｖで駆動させている場合は、デバイス１１は、例えば３．３Ｖで駆動されたり、５Ｖで駆動されたりする。さらに、配線層素子２は、耐圧を５０Ｖ以上とすることも可能であるので、デバイス１１の駆動電圧が車載デバイスや液晶ドライバ等で用いられるような１０Ｖ〜２０Ｖといった高い電圧、さらに４０Ｖ、場合によっては１００Ｖ級のデバイスを駆動することも可能である。
【０１２５】
以上説明したように、本実施形態の半導体装置１０は、第１の配線層素子２のゲート電極に電気的に接続された基板上素子１（ロジック回路３に含まれる）から当該ゲート電極に入力される第１の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、第１の配線層素子２に電気的に接続されている第１のデバイス１１に対して、第１の信号よりも高い電圧を供給する。
【０１２６】
このような本実施形態の半導体装置１０は、図５２（ａ）の１０Ａに示すように、第１の配線層素子２の第１導電体（ドレイン）は、第１の信号よりも高い電圧を供給する第１の電圧電源と電気的に接続し、第１の配線層素子２の第２導電体（ソース）は、第１のデバイス１１と電気的に接続している。
【０１２７】
また、本実施形態の半導体装置１０の第２の配線層素子２は、第２の配線層素子２のゲート電極に電気的に接続された第２のデバイス１１から当該ゲート電極に入力される第２の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、ロジック回路３中の基板上素子１に対して、第２の信号よりも低い電圧を供給する。
【０１２８】
このような本実施形態の半導体装置１０は、図５２（ａ）の１０Ｂに示すように、第２の配線層素子２の第１導電体（ドレイン）は、第２の信号よりも低い電圧を供給する第２の電圧電源と電気的に接続し、第２の配線層素子２の第２導電体（ソース）は、基板上素子１と電気的に接続している。
【０１２９】
このような本実施形態の半導体装置１０において、配線層素子２を、実施形態７で説明した構成とする場合には、第１導電体（ドレイン）に接するバリアメタルと半導体層との第１接触領域は、平面視で、ゲート電極と重ならないように構成してもよい。また、第２導電体（ソース）に接するバリアメタルと半導体層との第２接触領域は、平面視で、ゲート電極と重なるように構成してもよい。
【０１３０】
なお、図５２（ａ）においては、低電圧電源及び高電圧電源を半導体装置１０内に記載しているが、これらの電源を半導体装置１０外に設けてもよい。
【０１３１】
＜実施例＞
以下、半導体層にＩｎＧａＺｎＯ層を用いた際の種々の実験結果について示す。なお、本発明者は、半導体層に、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、又は、ＺｎＣｕＯ層を用いた場合についても同様の実験結果が得られることを確認している。
【０１３２】
＜実施例１＞
まず、ＲＦマグネトロンスパッタリングを用いてＩｎＧａＺｎＯ膜を成膜した。成膜条件は、パワー：２ｋＷ、圧力：３．０ｍＴｏｒｒ、スパッタガス：Ａｒ＋酸素＝２５ｓｃｃｍ、基板温度：３００℃で、酸素濃度：０％〜２４％で、８インチＳｉ基板上に形成した。
【０１３３】
ここで、Ｓｉ基板上に形成したＩｎＧａＺｎＯ（膜厚：１００ｎｍ）／ＳｉＯ２（膜厚：１００ｎｍ）の２層膜で、電極にＩｎを用いた際の電気特性の酸素濃度依存性を測定した結果を図１８に示す。スパッタガスであるＡｒと酸素の比率により、ＩｎＧａＺｎＯの抵抗率が大きく変わることが分かる。酸素濃度が低い場合（Ｏ２／Ａｒ濃度：０％及び４％）、スパッタ膜に酸素欠陥が取り込まれやすく、電流のリークパスとなるために抵抗率が下がり、酸素過多の条件では、絶縁性の特性を示すと考えられる。この結果は、ＩｎＧａＺｎＯが直接の還元雰囲気にさらされると、大幅に抵抗が下がってしまい、半導体特性が失われることを示唆している。
【０１３４】
次に、Ｓｉ基板上に形成したＩｎＧａＺｎＯ（膜厚：１００ｎｍ）／ＳｉＯ２（膜厚：１００ｎｍ）の２層膜のサンプルで、シート抵抗の温度依存性から活性化エネルギーを算出した結果を図２０に示す。Ｏ２／Ａｒ濃度：０％及び４％では金属特性、Ｏ２／Ａｒ濃度：８％〜２０％ではｎ型半導体特性で活性化エネルギーが６０ｍｅＶ〜８０ｍｅＶ、Ｏ２／Ａｒ濃度：２４％では絶縁体特性となった。図１８のＩｎＧａＺｎＯ膜の抵抗率の酸素濃度依存性を参照すると、低酸素濃度条件（Ｏ２／Ａｒ濃度：０％及び４％）のリークの高い膜では金属、酸素過多（Ｏ２／Ａｒ濃度：２４％）の膜では絶縁体であるが、酸素濃度の制御により所望の半導体特性が得られることが分かる。
【０１３５】
さらに、図２０の測定試料のうち、酸素濃度１２％、１６％、及び、２０％のＩｎＧａＺｎＯ（膜厚：１００ｎｍ）／ＳｉＯ２（膜厚：１００ｎｍ）の膜に関して、ホール効果測定を行った結果を図１９に示す。これらのＩｎＧａＺｎＯ膜では、ｎ型の半導体特性を示し、移動度：７ｃｍ２／Ｖｓ以上２６ｃｍ２／Ｖｓ以下、キャリア濃度：２×１０１７ｃｍ−３以上６×１０１９ｃｍ−３以下の膜が得られた。
【０１３６】
前述した抵抗率、半導体特性の測定結果から、ＩｎＧａＺｎＯ膜中に酸素欠陥が多い場合、ＩｎＧａＺｎＯが半導体として機能しないことが分かる。したがって、ｎ型半導体特性を有するＩｎＧａＺｎＯ膜に対して、還元雰囲気で絶縁膜を形成する場合、ＩｎＧａＺｎＯの酸素欠陥が増大し、絶縁膜の形成によりＩｎＧａＺｎＯが半導体特性を失う。
【０１３７】
＜実施例２＞
次に、ＩｎＧａＺｎＯ（膜厚：５０ｎｍ）上にＳｉＮ膜（膜厚：５０ｎｍ）をＳｉＨ４ガス、ＮＨ３ガスを用いてプラズマＣＶＤ法にて形成し、ＳｉＮ膜にドライエッチングでＩｎＧａＺｎＯとのコンタクトを形成し、ＩｎＧａＺｎＯの抵抗率を測定した結果について述べる。ＩｎＧａＺｎＯ膜の成膜条件は、実施例１と同様とした。酸素濃度は８％とした。
【０１３８】
ここで、ＳｉＮ（膜厚：５０ｎｍ）／ＩｎＧａＺｎＯ（膜厚：５０ｎｍ）の膜構造でのＩｎＧａＺｎＯの抵抗率を図２１に示す。図より、ＩｎＧａＺｎＯ上にＳｉＮを形成することで、抵抗率が２〜３桁下がってしまうことが分かった。これは、ＳｉＮ膜ＣＶＤ成膜時のＳｉＨ４ガス、ＮＨ３ガスによりＩｎＧａＺｎＯが還元され、酸素欠陥の多い金属性の膜となったためであると考えられる。この結果は、ＩｎＧａＺｎＯを半導体チャネル層に用いた多層配線中の半導体素子を形成する際、ＩｎＧａＺｎＯ上に絶縁層、配線層を形成していくと、最終的にＩｎＧａＺｎＯがチャネル層としての機能を失うことを意味している。
【０１３９】
これに対し、本発明者は、ＩｎＧａＺｎＯ上に半導体特性を劣化させないハードマスクを形成すると、絶縁膜、配線層形成時の還元、プラズマダメージから半導体層を保護することが可能であり、多層配線中のＩｎＧａＺｎＯを用いた半導体素子の半導体特性が失われることを防ぐことが可能であることを確認している。ＩｎＧａＺｎＯを多層配線中の半導体チャネルとして用いる際は、IｎＧａＺｎＯ上のハードマスクとして、ＩｎＧａＺｎＯの還元を防ぐもしくは還元耐性を高めるような酸化処理を行い、還元作用の小さい膜を用いると良いと考えられる。
【０１４０】
＜実施例３＞
ところで、ＩｎＧａＺｎＯを半導体チャネル層に用いた多層配線中の半導体素子を形成する際、ＩｎＧａＺｎＯとのオーミックコンタクトの形成が非常に重要である。本発明の半導体装置は、オーミックコンタクトを形成するための追加プロセスを設けず、第１領域におけるビア１８９のバリアメタル１８７の形成と（図１参照）、第２領域におけるバリアメタル１８５の形成を同時に行っており、プロセス数の低減を図ることが可能である。
【０１４１】
ここで、ＩｎＧａＺｎＯとＴｉ、Ｒｕの室温スパッタ電極、Ａｕ蒸着膜及び３００℃アニール処理を行った際の電流―電圧特性の結果を図２２に示す。Ｔｉ電極では、アニール処理を行うことで、室温成膜と比較して、ＩｎＧａＺｎＯ／電極間抵抗が下がり、オーミックコンタクトが形成できる。また、Ｒｕ、Ａｕでもオーミックコンタクトが形成可能である。なお、本発明者は、Ｔａ電極、及び、Ｗ電極を用いた場合にもオーミックコンタクトが形成できることを確認している。
【０１４２】
＜実施例４＞
次に、Ｔｉ（膜厚：１００ｎｍ）／ＩｎＧａＺｎＯ（膜厚：１００ｎｍ）／Ｓｉ積層構造の断面ＴＥＭ像を図２３に示す。図２３より、アニール処理により、ＩｎＧａＺｎＯ中に拡散層が形成されていることが分かる。拡散層の元素プロファイルを詳しく見るために、図２３に対応するＳＩＭＳ（二次イオン質量分析法）分析を行った結果を図２４に示す。アニール処理により、ＩｎＧａＺｎＯ中にＴｉが拡散していることが分かり、その膜厚は大体５ｎｍ〜８ｎｍであることが分かる。アニール処理後のＩｎＧａＺｎＯ中のＴｉの拡散層の形成がＴｉ／ＩｎＧａＺｎＯ間の抵抗低減につながり、良好なオーミックコンタクトの形成を実現可能である。
【０１４３】
＜実施例５＞
次に、エッチング後のＴｉ／ＩｎＧａＺｎＯのコンタクトについて述べる。ここでは、多層配線のコンタクトエッチングを想定して、Ｓｉ基板上に形成したＳｉＯ２（膜厚：１００ｎｍ）／ＩｎＧａＺｎＯ（膜厚：１００ｎｍ）／ＳｉＯ２（膜厚：１００ｎｍ）積層構造で、ＩｎＧａＺｎＯ上のＳｉＯ２をＣＦ４／Ａｒガスを用いたドライエッチングで取り除き、その後にＴｉ（膜厚：１０ｎｍ）の電極を形成した試料を用いた。この試料のＩ−Ｖ特性の検証は、半導体素子を多層配線内に形成する際に、ＩｎＧａＺｎＯへのソース、ドレインコンタクトの開口時のＩｎＧａＺｎＯ層へのエッチング処理の影響の検証に相当している。
【０１４４】
図２５に、Ｔｉ（膜厚：１０ｎｍ）／ＩｎＧａＺｎＯ（膜厚：１００ｎｍ）／ＳｉＯ２（膜厚：１００ｎｍ）／Ｓｉ基板試料において、Ｓｉ基板上に形成したＳｉＯ２（膜厚：１００ｎｍ）／ＩｎＧａＺｎＯ（膜厚：１００ｎｍ）／ＳｉＯ２（膜厚：１００ｎｍ）積層構造に対して上記エッチングを行った後、（１）そのままＴｉ１０ｎｍを形成したもの、（２）エッチング後に有機洗浄、もしくはＲＦエッチング処理を行った後にＴｉ１０ｎｍを形成したもののＩ−Ｖ特性を示す。また、図４７に、エッチング後に有機洗浄、かつ、ＲＦエッチング処理を行った場合のＩ−Ｖ特性を示す。ＩｎＧａＺｎＯ上のコンタクト開口時のドライエッチングにより、絶縁性のＩｎＧａＺｎＯ膜表面が形成され、エッチング後にそのままＴｉ電極を形成したものでは、Ｔｉ／ＩｎＧａＺｎＯのオーミックコンタクトが取れないことが分かる。それに対して、有機洗浄、ＲＦエッチング処理を施すと、該コンタクトエッチング相当のエッチング後のＩｎＧａＺｎＯ表面の絶縁性が改善され、Ｔｉ／ＩｎＧａＺｎＯのオーミックコンタクトが形成されることが分かる。以上より、多層配線中に形成したＩｎＧａＺｎＯチャネル層を用いた半導体素子に対して、ソース、ドレインのＴｉ電極によってオーミックコンタクトが形成できる。なお、Ｔｉは配線層の拡散防止金属としても機能する。
【０１４５】
なお、本発明者は、Ｔｉの代わりに、Ｔａ、Ｒｕ、又は、Ｗを適用した場合、また、Ｔｉ、Ｔａ、Ｒｕ、又は、Ｗの酸化物又は窒化物を適用した場合においても同様の結果が得られることを確認している。
【０１４６】
＜実施例６＞
次に、ＩｎＧａＺｎＯチャネルのドライエッチング加工を検討した結果について述べる。
【０１４７】
ここで、ＩｎＧａＺｎＯチャネルのドライ加工に関する本発明の工程断面図の一例を図２６に示す。まず、図２６（ａ）に示すように、ハードマスクＳｉＯ２（ＳｉＮ又はＳｉＣＯＨでもよい）、レジストマスクを用いて加工し、ドライエッチングをＩｎＧａＺｎＯ膜で止める加工を行う。次に、図２６（ｂ）に示すように、ハードマスクＳｉＯ２をマスクにして、ＩｎＧａＺｎＯのパターン加工を行い、ＩｎＧａＺｎＯ下層の絶縁膜（ＳｉＮ）でドライエッチングを止め、ＨＭ−ＳｉＯ２／ＩｎＧａＺｎＯの微細パターンを形成する。図２６（ｂ）の加工においては、ＨＭ−ＳｉＯ２／ＩｎＧａＺｎＯの選択比が高くなければ、ＳｉＯ２をハードマスクとしてＩｎＧａＺｎＯを加工することは不可能であり、高選択比が必須である。更に、ＳｉＮ加工におけるＩｎＧａＺｎＯ／ＳｉＮの選択比を高めることで、ＩｎＧａＺｎＯ加工後のオーバーエッチ分のプロセスマージンが広くなり、ＳｉＮがＩｎＧａＺｎＯパターン加工のオーバーエッチ分で完全に抜けてしまうことを防ぎ易くなる。
【０１４８】
まず、ＩｎＧａＺｎＯのドライエッチングについての検討を行った。メタルエッチング性の高いＣｌ２ガスを用いたエッチングでは、ＩｎＧａＺｎＯ膜のエッチングレートは１９．２ｎｍ／ｍｉｎであった。それに対して、還元性ガスであるＢＣｌ３ガスとメタルエッチング性の高いＣｌ２ガスを混合してドライエッチングを行ったところ、ＩｎＧａＺｎＯ膜のエッチングレートは２７．６ｎｍ／ｍｉｎであった。
【０１４９】
次に、ＳｉＮ中に含まれる元素で構成されるＮ２を導入することでＳｉＮのエッチングレートを抑制し、ＩｎＧａＺｎＯ／ＳｉＮ選択比を高めた結果、選択比１．６が得られた。同条件でのＳｉＯ２／ＩｎＧａＺｎＯの選択比は１．７であった。以上の結果をまとめて、図２７に示す。図２７に示した高選択比条件を用いることで、図２６に示した、ハードマスクＳｉＯ２を用いたＩｎＧａＺｎＯのドライエッチングによる微細加工が可能であることが分かった。また、ＩｎＧａＺｎＯ／ＳｉＮも高選択比であることから、ＳｉＮをハードマスクにしたＩｎＧａＺｎＯのドライエッチングも同様に可能である。
【０１５０】
＜実施例７＞
次に、実際に作製したＩｎＧａＺｎＯチャネルを用いたＭＯＳトランジスタについて述べる。まず、トランジスタ断面構造とトランジスタパターンを図２８に示す。基本構造は、図７と同様である。特に、図２８においては、半導体層としてＩｎＧａＺｎＯを用い、その上のハードマスクとしてＳｉＮもしくはＳｉＯ２を用い、ソース、ドレインコンタクトはＴｉ電極（Ｔｉハードメタル）／ＩｎＧａＺｎＯとし、コンタクト配線はＡｌＣｕを用いている。なお、図２８（ｂ）に示す「Ｌ」はソース−ドレイン間の距離を示してあり、「Ｗｉ」はソース及びドレインの幅を示してある（当該前提は、以下の全ての実施例において同様である。）。
【０１５１】
ハードマスク（ＳｉＮもしくはＳｉＯ２）は２００℃のプラズマＣＶＤ法、ＩｎＧａＺｎＯは３００℃のスパッタリング法、拡散防止膜かつゲート絶縁膜であるＳｉＮは３５０℃のプラズマＣＶＤ法にて形成しており、ＬＳＩの多層配線プロセス温度に対応している。図２８のゲート電極はＣＵ配線を用いており、バックゲート型の構造をとっている。ＳｉＮはＳｉＨ４ガス、ＮＨ３ガスを用いて、ＳｉＯ２はＳｉＨ４ガス、Ｎ２Ｏガスを用いてプラズマＣＶＤ法にて形成した。
【０１５２】
図２９に、ハードマスクとしてＳｉＮもしくはＳｉＯ２を用いた場合の、ソース−ドレイン間電流（以下、「Ｉｄ」という）と、ゲートバイアス（以下、「Ｖｇ」という）のプロットを示す。ＳｉＮは還元作用の強いガス（ＳｉＨ４、ＮＨ３）を用いるのに対して、ＳｉＯ２は酸化作用のあるガス（Ｎ２Ｏガス）と、ＳｉＨ４を用いて形成するため、チャネルの還元作用に伴う低抵抗化がやや抑制されている。しかしながら、ＩｎＧａＺｎＯ上のハードマスク（ＳｉＮもしくはＳｉＯ２）を前処理無しで、直接ＣＶＤ法により形成した場合、ＩｎＧａＺｎＯチャネルがＳｉＨ４やＮＨ３により還元されてしまうことで、ＩｎＧａＺｎＯ膜の抵抗が下がり、半導体特性を失ってしまう恐れがあることが分かる。
【０１５３】
＜実施例８＞
次に、半導体素子のトランジスタ特性の比較を行った。図３０に、トランジスタ特性のＮ２Ｏプラズマ処理依存性について示す。縦軸は、チャネル幅あたりの電流を示している。図中の記載で、例えば、「Ｎ２Ｏプラズマ層間膜」は、層間膜（第３の絶縁層）形成時にｉｎ−ｓｉｔｕのＮ２Ｏプラズマの前処理を行ったことを示し、「Ｎ２Ｏプラズマハードマスク」は、ハードマスク形成時にｉｎ−ｓｉｔｕのＮ２Ｏプラズマの前処理を行ったことを示し、「Ｎ２Ｏプラズマハードマスク＋層間膜」は、層間膜（第３の絶縁層）形成時及びハードマスク形成時にｉｎ−ｓｉｔｕのＮ２Ｏプラズマの前処理を行ったことを示す。
【０１５４】
図３０より、Ｎ２Ｏプラズマ処理によって、ＩｎＧａＺｎＯチャネルの半導体特性の劣化が抑制され、スイッチング特性が得られていることが分かる。ハードマスク形成時、もしくは、ＩｎＧａＺｎＯパターン形成のためのドライエッチング加工後（層間膜形成時）にＮ２Ｏプラズマ処理を行うことで、酸化物半導体の半導体特性の劣化抑制、もしくは劣化を回復させる効果がある。前述したように、ハードマスク形成時のＮ２Ｏプラズマ処理では、ＩｎＧａＺｎＯチャネルの酸化状態を安定化させることが可能で、半導体特性の劣化が抑制されると考えられる。また、ＩｎＧａＺｎＯパターンのドライエッチング加工後のＮ２Ｏプラズマ処理では、層間膜形成時の還元作用の抑制効果がある。さらに、ＩｎＧａＺｎＯパターンのドライエッチング加工で、ＢＣｌ３ガスによりＩｎＧａＺｎＯ側壁から還元性ダメージが入っている恐れがあるが、加工後のＮ２Ｏプラズマ処理によるＩｎＧａＺｎＯチャネルの酸化により、ＩｎＧａＺｎＯの半導体特性が回復でき、特性の劣化が抑制できると考えられる。
【０１５５】
図３０のトランジスタ特性では、プラズマＮ２Ｏ処理を行った水準に関して、Ｖｇ＝３．３Ｖ、Ｖｄ＝１．０Ｖにおいて、オフ電流〜１０ｐＡ／μｍ、オン電流〜１μＡ／μｍのスイッチング特性が得られている。
【０１５６】
図３１に、オン電流のチャネル長依存性を示す。オン電流は、Ｖｇ＝３．３Ｖ、Ｖｄ＝１．０Ａでの値をプロットしている。チャネル長の微細化により、駆動力が向上し、オン電流が大幅に向上することが分かる。例えば、Ｌ＝２０μｍでオン電流〜０．１５μＡに対して、微細化したＬ＝０．６μｍではオン電流〜４．５μＡで約３０倍向上している。ハードマスクＳｉＯ２を用いたドライエッチングによるＩｎＧａＺｎＯチャネルの微細化により、トランジスタのオン電流を向上させることが可能である。
【０１５７】
ハードマスクを用いた酸化物半導体層のドライエッチングにより、バックゲート型の酸化物半導体素子の微細加工が可能である。更に、ハードマスク、層間膜形成時のｉｎ−ｓｉｔｕのＮ２Ｏプラズマ処理により、酸化物半導体素子の半導体特性の劣化を防ぎ、多層配線中に微細な酸化物半導体素子を形成することが可能である。
【０１５８】
＜実施例９＞
次に、図３９に示すＣｕバックゲート型のトランジスタ構造のゲート（図中「Ｇ」と示す）−ゲート絶縁膜（図中「ＳｉＮ」と示す）−酸化物半導体チャネル層（図中「ＩＧＺＯ」と示す）におけるバンド図を図４０に示す。また、当該トランジスタ構造のソース（図中「Ｓ」と示す）−酸化物半導体チャネル（図中「ＩＧＺＯ」と示す）−ドレイン（図中「Ｄ」と示す）方向のバンド図を、図４１に示す。
【０１５９】
図４０では、ゲート材料の仕事関数と酸化物半導体チャネル層のフェルミ準位を揃えるように、仕事関数差φｍｓに起因するバンド曲がりが形成される。特に、ゲート材料の仕事関数の方が深い場合、ゲートバイアス０Ｖにおいて、酸化物半導体チャネル層に空乏層が形成され、オフ状態となる。ここで、ゲートにＣｕ電極、酸化物半導体チャネル層にＩＧＺＯを用いた場合、Ｃｕの仕事関数：４．６８ｅＶ、ＩＧＺＯの電子親和力：４．０ｅＶ、ＩＧＺＯの仕事関数：約４．０５ｅＶ〜４．２ｅＶで、Ｃｕの仕事関数の方が、準位が深いために、図４０に示すようなバンド曲がりが形成され、ゲートバイアス０Ｖでオフ状態が形成される。正のゲートバイアスを印加していくと、ゲートに誘起されるキャリアが増加することで、オン状態となり、オンオフ特性を有するトランジスタとして機能する。すなわち、このトランジスタを、信号スイッチや電源スイッチとして用いることができる。このようなゲートの変調作用が起きていることは、図４４に示すＣ−Ｖ測定の結果から確認できる。図４４は、図４０に示したバンド図に相当する構造におけるゲート容量のＣｕゲートバイアス依存性を示す図である。図４４より、負バイアス印加時にはキャリアは空乏化しており、正バイアスを印加していくとキャリアの蓄積が起きており、図４０のバンド図に沿ったゲートバイアスによる変調作用が得られていることが分かる。これは、ゲートの変調作用によるチャネル中のキャリア濃度を制御できることと同義であり、トランジスタ動作が得られる。よって、当該トランジスタは、信号スイッチや電源スイッチとして用いることができる。
【０１６０】
図４８にトランジスタパターンのＳＤ間抵抗のゲートバイアス依存性を示す。長チャネル（Ｌ＝２０μｍ）のパターンを用いており、ＳＤ間抵抗はほぼチャネル抵抗と考えて良い。ここで、ゲートバイアスによって抵抗の変調が起きており、ゲートバイアスが負の場合はキャリアの空乏（高抵抗状態）、正に印加していくとキャリアの蓄積（低抵抗状態）が起きていると考えられる。また、フラットバンド状態は、チャネルにバンド曲がりが起きていない、つまり、チャネルのバルク伝導状態に相当する。ここで、バルク抵抗の算出値であるρ＝０．１Ωｃｍをグラフへの外挿した際の、ゲートバイアスとの交点はフラットバンド電圧に相当し、１．２Ｖである。該トランジスタは、ゲートバイアスを印加しない場合は、オフ状態であるノーマリーオフ特性を有しているといえる。
【０１６１】
次に、図４１は、ソース、ドレインとチャネル層でオーミック接合が形成されている場合において、ゲート、ソースに電圧を印加しない際のバンド図を示している。図４０に示すようなバンド曲がりにより、ＩＧＺＯチャネルの伝導帯がＩＧＺＯチャネルの電子親和力とゲートの仕事関数差の分だけ高エネルギー側に上がっている。従って、ソース、ドレインとＩＧＺＯの接触部分がオーミック接合である場合に、ソース、ゲートに電圧を印加しない状態で、ソース−酸化物半導体チャネル−ドレイン間に障壁が形成されている。これは、バックゲートＣＵのチャネルより深い仕事関数により形成されるＩＧＺＯのバンド曲がりにより形成される障壁であり、ゲートが特にない場合は、ソース−酸化物半導体チャネル−ドレイン間は通常の抵抗体としてしか機能しない。Ｃｕバックゲート構造によって、ソース、ドレインとＩＧＺＯチャネル間に障壁が形成されるため、ゲート、ソースの印加電圧が０Ｖの場合、ドレインバイアスの印加によって障壁高さが変調、つまり、ソース−ドレイン間抵抗が変調する。従って、該バックゲート型トランジスタはソースードレイン間で、ドレイン電圧によって整流性を有するダイオードとして機能する。
【０１６２】
ここで、Ｌ／Ｗｉ＝０．６μｍ／０．６μｍでの、ソース−ドレイン間電流の絶対値とドレインバイアス依存性の対数プロットを図４２に示す。ドレイン電圧（Ｖｄｓ）を正に印加した場合は、ドレインの伝導帯が下がり、ドレイン／チャネル間の障壁が高くなるために、電流は殆ど流れない。一方、ドレインバイアス（Ｖｄｓ）を負に印加していくと、ドレイン／チャネル間の障壁が小さくなり、大電流が流れていることが分かる。特に、このダイオードでは、０Ｖでのオフ電流とドレイン電圧Ｖｄｓ＝−５Ｖでのオン電流の比において約６桁の特性を有している。
【０１６３】
次に、図３９に示すトランジスタ構造における、ゲート絶縁膜（図中「ＳｉＮ」と示す）を２０ｎｍ、３０ｎｍ、４０ｎｍ及び５０ｎｍにした場合であって、Ｖｄｓ＝１Ｖ、Ｖｇ＝３．３Ｖにおけるオン電流とゲート絶縁膜（図中「ＳｉＮ」と示す）の膜厚依存性を図４３に示す。ゲート絶縁膜の薄膜化によりゲート容量の高容量化が可能であり、誘起されるキャリアがゲート容量に応じて増加することが分かる。ゲート容量はゲート絶縁膜厚に反比例し図４３より、オン電流もおおよそゲート絶縁膜厚の約−１乗に比例して改善していることが分かる。また、ゲート絶縁膜の膜厚に依らず、ゲートリーク電流が１０−１１Ａ以下であることを確認している。
【０１６４】
次に、図４５、図４６及び図５９に、ＳｉＮ２０ｎｍ、Ｌ／Ｗｉ=０．６μｍ／０．６μｍでのトランジスタ特性を示す。図４５及び図５９はＩｄ−ＶｇプロットのＶｄ依存性を示し、図４６はＩｄ−ＶｄプロットのＶｇ依存性を示している。これらの図より、ＳｉＮ２０ｎｍのような薄膜化したゲート絶縁膜の場合でも、ゲートリークがなく、非常に高い、高性能なトランジスタ動作が確認できる。したがって、配線中へ形成したトランジスタで、高性能な電源、信号スイッチとして機能する。
【０１６５】
＜実施例１０＞
次に、図５１（ａ）及び（ｂ）に、図４９（ａ）及び（ｂ）に示す構成の半導体装置における、ゲート電極２１０と第１接触領域１８５´（又は第２接触領域１８５´´）との平面視での重なりの大きさに対する、ゲート絶縁膜の耐圧依存性を示す。図中、「G/D Overlap length」は、ゲート電極２１０の端と、第１接触領域１８５´（又は第２接触領域１８５´´）の端との平面視での距離（図４９に示すｄ）を示してあり、ゲート電極２１０と第１接触領域１８５´（又は第２接触領域１８５´´）とが平面視で重なる場合は正の値、重ならない場合は負の値となる。
【０１６６】
図５１（ａ）から分かるように、「G/D Overlap length」が正の値をとる場合は、２０Ｖ付近で破壊しているのに対して、「G/D Overlap length」が負の値をとる場合(図中の−０．１６μｍ)は、２７Ｖ付近まで破壊していないことが分かる。
【０１６７】
破壊電圧が異なる原因は、「G/D Overlap length」が正の値をとる場合には、Ｖｄ印加時にドレイン（第１接触領域１８５´又は第２接触領域１８５´´）−ゲート（ゲート電極２１０）間のオーバーラップ部におけるゲート絶縁膜にＶｄが直接かかるのに対して、オーバーラップが無い構造では、ゲート端にかかる電界強度が緩和されるためである。
【０１６８】
次に、図５３に、ダイオード接続した際のドレイン電圧とドレインのオフリーク電流、ゲートリーク電流の関係を示す。ドレイン電圧の印加に伴い、ゲートリークが増加し、ゲート絶縁膜破壊が起きている箇所でドレイン破壊が同時に起きていることが分かる。従って、本発明の半導体素子のデバイス耐圧は、ゲート絶縁膜破壊電圧に相当することが分かる。
【０１６９】
次に、図５４に、キャップ膜兼ゲート絶縁膜ＳｉＮの膜厚とデバイス破壊電圧の関係を示す。ＳｉＮが厚膜になるほど、デバイス耐圧が改善していることが分かり、デバイス破壊がゲート絶縁膜破壊により起きることを示している。図５４のプロットを線形近似すると、破壊電界強度が８．７ＭＶ／ｃｍとなり、本発明の半導体素子は高いデバイス耐圧を有するデバイスであるといえる。ゲート絶縁膜を厚膜化することで更に高耐圧なトランジスタを実現することも可能である。デバイス破壊がドレイン破壊で起きないため、Ｓ／Ｄ間距離が小さい、つまりチャネル長が短い構造でも高耐圧特性が実現できる。一般的にＳｉでは、ドレイン耐圧を高めるためには、Ｓ／Ｄ間距離を大きく離すのに対して、本発明のデバイスではゲート耐圧がデバイス耐圧を決めるために、Ｓ／Ｄ間距離を非常に小さいままで高耐圧特性が実現できる。チャネル長Ｌ＝０．６μｍ、ゲート幅０．６μｍの微細デバイスで、上記の高耐圧トランジスタを配線層内に形成可能であり、省面積かつ低コストで形成可能である。また、更に微細化した場合でも、本発明で述べている高耐圧特性を実現できる。
【０１７０】
次に、図５５に、ゲート端とドレイン端間の設計を変えた際のドレインのオフ電流とドレイン電圧の関係を示す。設計として、図５６に示すように、オーバーラップ量が０．１６μｍである構造（図５６（ａ））、０μｍである構造（図５６（ｂ））、及び、ゲート端とドレイン端が０．１６μｍ離れた構造（図５６（ｃ））を用いている。
【０１７１】
なお、図５６（ａ）に示す構造の結果データは、図５５において、「Ｒｅｆ（０．１６）」として示している。図５６（ｂ）に示す構造の結果データは、図５５において、「０」として示している。図５６（ｃ）に示す構造の結果データは、図５５において、「−０．１６」として示している。
【０１７２】
ゲート端とドレイン端の距離が変わらない構造、つまり、最近接距離がＳｉＮ膜厚に相当する構造（０、Ｒｅｆ（０．１６））では、破壊電圧が同等になっていることが分かる。それに対して、ゲート端とドレイン端を離した構造で（−０．１６）は、他構造よりも破壊電圧が高電圧側にシフトしていることが分かる。これは、ドレインを離すことで、ドレイン電圧印加時にゲート端にかかる電界強度が緩和され、ゲート絶縁膜破壊電界相当に達するまでにドレインに印加可能な電圧が高くなるためであると考えられる。図５５の検討では、ソース、ドレインをゲートから対称に離した構造を用いているが、ゲート、ソース間のみにオーバーラップを有し、ゲート、ドレイン間にオーバーラップを有さない構造においても、ドレイン電圧印加時のゲート端にかかる電界緩和の効果は同様に得られるため、同様の耐圧改善効果は得られると考えられる。すなわち、本発明の効果は、ドレイン、ゲート間距離を離しさえすれば実現され、ゲート、ソース間のオーバーラップ設計には依らない。ゲート、ドレイン間距離を離すほどゲート端にかかる電界強度は低減されるため、ゲート−ドレイン間距離によって耐圧を大幅に改善することも可能である。
【０１７３】
次に、図５７に、ゲートとドレインのオーバーラップ設計とドレイン耐圧の関係についてＳｉＮ膜厚各々に対してプロットしたグラフを示す。図５７は、図５１（ｂ）に示すデータに相当するデータであり、ＳｉＮの膜厚を変えた際のデータを示すものである。当該データより、ゲート−ドレイン間距離によって耐圧が改善していることが明らかである。ゲート−ドレイン間距離を更に離すことによって、更なる耐圧改善効果も得られると考えられる。
【０１７４】
上記説明によれば、以下の発明も開示されている。
＜発明１＞
Ｓｉ基板上に形成されたトランジスタ（基板上素子）と、
多層配線と、
該多層配線層中に形成された半導体素子（配線層素子）と、
を有する半導体装置であって、
前記半導体素子（配線層素子）が、当該半導体素子（配線層素子）が有するゲート端子に前記トランジスタ（基板上素子）から多層配線を介して入力される第１電圧信号によってスイッチ動作する機能を有し、該スイッチ動作によって、当該半導体素子（配線層素子）が有する端子に接続された外部デバイスに対して前記第１電圧信号よりも高い電圧を供給する動作を制御することを特徴とする半導体装置。
＜発明２＞
Ｓｉ基板上に形成されたトランジスタ（基板上素子）と、
多層配線と、
該多層配線層中に形成された半導体素子（配線層素子）と、
を有する半導体装置であって、
前記半導体素子（配線層素子）が、当該半導体素子（配線層素子）が有するゲート端子に外部デバイスから供給される第２電圧信号によってスイッチ動作する機能を有し、該スイッチ動作によって、当該半導体素子（配線層素子）が有する端子に前記多層配線を介して接続された前記トランジスタ（基板上素子）に対して前記第２電圧信号よりも低い電圧を供給する動作を制御することを特徴とする半導体装置。
以下、参考形態の例を付記する。
１．  半導体基板上の第１領域において、
前記半導体基板上に位置する第１絶縁層と、
前記第１絶縁層の表面に埋め込まれた第１配線と、
前記第１絶縁層上に位置する第２絶縁層と、
前記第２絶縁層上に位置する第３絶縁層と、
前記第２絶縁層及び前記第３絶縁層に、バリアメタルを介して埋め込まれ、前記第１配線と接続するビア及び第２配線と、
を有し、
前記半導体基板上の第２領域においてさらに、
前記半導体基板上に位置する前記第１絶縁層と、
前記第１絶縁層の表面に埋め込まれたゲート電極と、
前記第１絶縁層上に位置する前記第２絶縁層と、
前記第２絶縁層上に位置する半導体層と、
前記半導体層上に位置する前記第３絶縁層と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して埋め込まれ、前記バリアメタルを介して前記半導体層と接続している第１導電体及び第２導電体と、
を有する半導体装置。
２．  １に記載の半導体装置において、
前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域、及び、前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならない半導体装置。
３．  ２に記載の半導体装置において、
前記第１接触領域及び前記第２接触領域の一方は、平面視で前記ゲート電極と重なり、他方は、平面視で前記ゲート電極と重ならない半導体層装置。
４．  １に記載の半導体装置において、
前記第２領域を複数有し、
第１の第２領域においては、前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域、及び、前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならず、
第２の第２領域においては、第１接触領域及び前記第２接触領域のいずれも、平面視で、前記ゲート電極と重なる半導体装置。
５．  １から４のいずれかに記載の半導体装置において、
前記半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、又は、ＺｎＣｕＯ層である半導体装置。
６．  １から５のいずれかに記載の半導体装置において、
前記半導体層の上には、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含むハードマスクが形成されており、
前記バリアメタルを介して埋め込まれた前記第１導電体及び前記第２導電体は、前記ハードマスクを貫通している半導体装置。
７．  ６に記載の半導体装置において、
前記ハードマスクは、ＳｉＮを含む層、ＳｉＯ２を含む層、及び、ＳｉＣＯＨを含む層の中の２つ以上の層を積層している半導体装置。
８．  ６又は７に記載の半導体装置において、
前記ハードマスクと前記半導体層は、平面形状が略同一である半導体装置。
９．  １から８のいずれかに記載の半導体装置において、
前記バリアメタルは、Ｔｉ、Ｔａ、Ｒｕ及びＷからなる第１群の中のいずれか１つ以上を含む半導体装置。
１０．  １から９のいずれかに記載の半導体装置において、
前記ビア、前記第２配線、前記第１導電体及び前記第２導電体は、同一の材料で構成されている半導体装置。
１１．  １０に記載の半導体装置において、
前記ビア、前記第２配線、前記第１導電体及び前記第２導電体はＣｕを含み、
前記バリアメタルは、Ｔｉ、Ｔａ、Ｒｕ及びＷからなる第１群の中のいずれか１つ以上を含む半導体装置。
１２．  １０に記載の半導体装置において、
前記ビア、前記第２配線、前記第１導電体及び前記第２導電体はＡｌを含み、
前記バリアメタルは、Ｔｉ、Ｔａ、Ｒｕ及びＷからなる第１群の中のいずれか１つ以上を含む半導体装置。
１３．  １から１２のいずれかに記載の半導体装置において、
前記ゲート電極は、前記第１絶縁層に、前記第２絶縁層と接して埋め込まれており、
前記第１配線と前記ゲート電極は、同一の材料で構成されている半導体装置。
１４．  １３に記載の半導体装置において、
前記第１配線と前記ゲート電極はＣｕを含む半導体装置。
１５．  １から１４のいずれかに記載の半導体装置において、
前記半導体基板上にゲート絶縁膜を介して形成された基板上ゲート電極と、前記半導体基板に不純物を注入して形成されたソース及びドレインと、を有する基板上素子をさらに有し、
前記第２領域に形成された前記ゲート電極、前記第２絶縁層、前記半導体層、前記バリアメタル、前記第１導電体及び前記第２導電体を有する配線層素子と、前記基板上素子とは、電気的に接続されている半導体装置。
１６．  １５に記載の半導体装置において、
第１の前記配線層素子は、
前記第１の配線層素子の前記ゲート電極に電気的に接続された前記基板上素子から当該ゲート電極に入力される第１の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、前記第１の配線層素子に電気的に接続されている第１のデバイスに対して前記第１の信号よりも高い電圧を供給する半導体装置。
１７．  １６に記載の半導体装置において、
前記第１の配線層素子の前記第１導電体は、前記第１の信号よりも高い電圧を供給する第１の電圧電源と電気的に接続し、
前記第１の配線層素子の前記第２導電体は、前記第１のデバイスと電気的に接続している半導体装置。
１８．  １５から１７のいずれかに記載の半導体装置において、
第２の前記配線層素子は、
前記第２の配線層素子の前記ゲート電極に電気的に接続された第２のデバイスから当該ゲート電極に入力される第２の信号によってスイッチ動作する機能を有し、当該スイッチ動作によって、前記基板上素子に対して前記第２の信号よりも低い電圧を供給する半導体装置。
１９．  １８に記載の半導体装置において、
前記第２の配線層素子の前記第１導電体は、前記第２の信号よりも低い電圧を供給する第２の電圧電源と電気的に接続し、
前記第２の配線層素子の前記第２導電体は、前記基板上素子と電気的に接続している半導体装置。
２０．  １７または１９に記載の半導体装置において、
前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域は、平面視で、前記ゲート電極と重ならない半導体装置。
２１．  ２０に記載の半導体装置において、
前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域は、平面視で、前記ゲート電極と重なる半導体装置。
２２．  半導体基板上に、第１絶縁層を形成する第１絶縁層形成工程と、
前記第１絶縁層に導電材料を埋め込み、第１配線及びゲート電極を形成する第１埋め込み工程と、
前記第１埋め込み工程の後、前記第１絶縁層上に、第２絶縁層を形成する第２絶縁層形成工程と、
前記第２絶縁層上の、平面視で前記ゲート電極と重なる領域に選択的に、半導体層を形成する選択的半導体層形成工程と、
前記半導体層及び前記第２絶縁層上に、第３絶縁層を形成する第３絶縁層形成工程と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第１導電体及び第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続するビア及び第２配線を形成する第２埋め込み工程と、
を有する半導体装置の製造方法。
２３．  ２２に記載の半導体装置の製造方法において、
前記第２埋め込み工程では、
埋め込み後の状態において、前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域、及び、前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならないようにする半導体装置の製造方法。
２４．  ２３に記載の半導体装置の製造方法において、
前記第２埋め込み工程では、
埋め込み後の状態において、前記第１接触領域及び前記第２接触領域の一方は、平面視で、前記ゲート電極と重なり、他方は前記ゲート電極と重ならないようにする半導体装置の製造方法。
２５．  ２２に記載の半導体装置の製造方法において、
前記第１埋め込み工程では、第１のゲート電極及び第２のゲート電極を形成し、
前記第２埋め込み工程では、埋め込み後の状態において、
前記第１のゲート電極を挟み込む前記第１導電体及び前記第２導電体各々に接する前記バリアメタル各々と前記半導体層との第１接触領域及び第２接触領域の少なくとも一方は、平面視で、前記第１のゲート電極と重ならないようにし、
前記第２のゲート電極を挟み込む前記第１導電体及び前記第２導電体各々に接する前記バリアメタル各々と前記半導体層との第１接触領域及び第２接触領域はいずれも、平面視で、前記第２のゲート電極と重なるようにする半導体装置の製造方法。
２６．  ２２から２５のいずれかに記載の半導体装置の製造方法において、
前記第２埋め込み工程は、
前記第３絶縁層に、前記半導体層が露出する接続孔を形成する第１工程と、
前記接続孔の底面に露出している前記半導体層に、還元性プラズマによる処理、又は、窒素含有プラズマによる処理を行う第２工程と、
前記第２工程の後、前記接続孔内に、バリアメタルを介して導電材料を埋め込む第３工程と、
を有する半導体装置の製造方法。
２７．  ２２から２５のいずれかに記載の半導体装置の製造方法において、
前記選択的半導体層形成工程は、
前記第２絶縁層上に、半導体層を形成する半導体層形成工程と、
前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含むハードマスクを形成するハードマスク形成工程と、
前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、を有し、
前記第２埋め込み工程は、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層及び前記ハードマスクにバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する前記第１導電体及び前記第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続する前記ビア及び前記第２配線を形成する、
半導体装置の製造方法。
２８．  半導体基板上に、第１絶縁層を形成する第１絶縁層形成工程と、
前記第１絶縁層に導電材料を埋め込み、第１配線及びゲート電極を形成する第１埋め込み工程と、
前記第１埋め込み工程の後、前記第１絶縁層上に、第２絶縁層を形成する第２絶縁層形成工程と、
前記第２絶縁層上に、半導体層を形成する半導体層形成工程と、
前記半導体層上の、平面視で前記ゲート電極と重なる領域に選択的に、ＳｉＮ、ＳｉＯ２、及び、ＳｉＣＯＨの中の１つ以上を含むハードマスクを形成するハードマスク形成工程と、
前記ハードマスクをマスクとして、前記半導体層をドライエッチングするドライエッチング工程と、
を有する半導体装置の製造方法。
２９．  ２８に記載の半導体装置の製造方法において、
前記ドライエッチング工程の後、前記ハードマスク及び前記第２絶縁層上に、第３絶縁層を形成する第３絶縁層形成工程と、
平面視で前記半導体層と重なる位置に前記ゲート電極を挟み込むように、前記第３絶縁層及び前記ハードマスクにバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記半導体層と接続する第１導電体及び第２導電体を形成するとともに、前記第３絶縁層及び前記第２絶縁層にバリアメタルを介して導電材料を埋め込み、前記バリアメタルを介して前記第１配線と接続するビア及び第２配線を形成する第２埋め込み工程と、
を有する半導体装置の製造方法。
３０．  ２９に記載の半導体装置の製造方法において、
前記第２埋め込み工程では、
埋め込み後の状態において、前記第１導電体に接する前記バリアメタルと前記半導体層との第１接触領域、及び、前記第２導電体に接する前記バリアメタルと前記半導体層との第２接触領域の少なくとも一方は、平面視で、前記ゲート電極と重ならないようにする半導体装置の製造方法。
３１．  ３０に記載の半導体装置の製造方法において、
前記第２埋め込み工程では、
埋め込み後の状態において、前記第１接触領域及び前記第２接触領域の一方は、平面視で、前記ゲート電極と重なり、他方は前記ゲート電極と重ならないようにする半導体装置の製造方法。
３２．  ２９に記載の半導体装置の製造方法において、
前記第１埋め込み工程では、第１のゲート電極及び第２のゲート電極を形成し、
前記第２埋め込み工程では、埋め込み後の状態において、
前記第１のゲート電極を挟み込む前記第１導電体及び前記第２導電体各々に接する前記バリアメタル各々と前記半導体層との第１接触領域及び第２接触領域の少なくとも一方は、平面視で、前記第１のゲート電極と重ならないようにし、
前記第２のゲート電極を挟み込む前記第１導電体及び前記第２導電体各々に接する前記バリアメタル各々と前記半導体層との第１接触領域及び第２接触領域はいずれも、平面視で、前記第２のゲート電極と重なるようにする半導体装置の製造方法。
３３．  ２７、２９から３２のいずれかに記載の半導体装置の製造方法において、
前記第２埋め込み工程は、
前記第３絶縁層及び前記ハードマスクに、前記半導体層が露出する接続孔を形成する第１工程と、
前記接続孔の底面に露出している前記半導体層に、還元性プラズマによる処理、又は、窒素含有プラズマによる処理を行う第２工程と、
前記第２工程の後、前記接続孔内にバリアメタルを介して導電材料を埋め込む第３工程と、
を有する半導体装置の製造方法。
３４．  ２７から３３のいずれかに記載の半導体装置の製造方法において、
前記半導体層形成工程の後、かつ、前記ハードマスク形成工程の前に、前記半導体層に対して酸化処理を行う半導体装置の製造方法。
３５．  ３４に記載の半導体装置の製造方法において、
前記酸化処理は、Ｏ２又はＮ２Ｏを用いたプラズマ処理である半導体装置の製造方法。
３６．  ２７から３５のいずれかに記載の半導体装置の製造方法において、
前記ハードマスクは、ＳｉＮを含む層、ＳｉＯ２を含む層、及び、ＳｉＣＯＨを含む層の中の２つ以上の層を積層している半導体装置の製造方法。
３７．  ２２から３６のいずれかに記載の半導体装置の製造方法において、
前記半導体層は、ＩｎＧａＺｎＯ層、ＩｎＺｎＯ層、ＺｎＯ層、ＺｎＡｌＯ層、又は、ＺｎＣｕＯ層である半導体装置の製造方法。
３８．  ２２から３７のいずれかに記載の半導体装置の製造方法において、
前記半導体層は酸化物半導体層であり、
前記半導体層を形成する工程において、前記半導体基板を４００℃以下の温度に加熱する半導体装置の製造方法。
【符号の説明】
【０１７５】
１  基板上素子
２  配線層素子
３  ロジック回路
１０  半導体装置
１１  デバイス
５２  マスクパターン
５４  マスクパターン
１００  半導体基板
１０２  素子分離膜
１１０  半導体素子
１１２  ゲート絶縁膜
１１４  ゲート電極
１１６  不純物領域
１２０  コンタクト層
１２２  コンタクト
１２４  絶縁層
１３０  配線層
１３２  配線
１３４  絶縁層
１４０  拡散防止膜
１５０  第１配線層
１５２  ビア
１５４  第１配線
１５６  第１絶縁層
１６０  第２絶縁層
１６２  拡散防止膜
１７０  第３絶縁層
１８４、１８６  第１導電体、第２導電体
１８５  バリアメタル
１８５´  第１接触領域
１８５´´  第２接触領域
１８７  バリアメタル
１８８  第２配線
１８９  ビア
１９０  第３配線
１９１  ビア
１９２  バリアメタル
１９３  絶縁層
２００  半導体素子
２１０  ゲート電極
２２０  半導体層
２３０  トラップ膜
２３２  ゲート絶縁膜
２４０  バックゲート電極
２４２  ゲート電極
３００  ハードマスク
３１０  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図２３】
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【図２４】
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