(57)【特許請求の範囲】
【請求項１】
画素部に第１乃至第５のトランジスタと、
第１及び第２の容量とを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１の容量の一方の電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の容量の他方の電極と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第２の配線と電気的に接続され、
前記第２のトランジスタのゲートは、第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、第５の配線と電気的に接続され、
前記第４のトランジスタのゲートは、第６の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、画素電極と電気的に接続され、
前記第５のトランジスタのゲートは、第７の配線と電気的に接続され、
前記第２の容量の一方の電極は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２の容量の他方の電極は、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１の配線は、電源電位を供給する機能を有し、
前記第２の配線は、ビデオ信号又は電源電位を供給する機能を有し、
前記第３の配線は、前記第２のトランジスタを導通又は非導通とすることができる信号を供給する機能を有し、
前記第４の配線は、前記第３のトランジスタを導通又は非導通とすることができる信号を供給する機能を有し、
前記第５の配線は、前記ビデオ信号に従って変化させた電位であって、前記電源電位とは異なる電位を供給する機能を有し、
前記第６の配線は、前記第４のトランジスタを導通又は非導通とすることができる信号を供給する機能を有し、
前記第７の配線は、前記第５のトランジスタを導通又は非導通とすることができる信号を供給する機能を有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタが各画素に設けられた表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
発光素子を用いた表示装置は視認性が高く、薄型化に最適であると共に、視野角にも制限が無いため、ＣＲＴ（ｃａｔｈｏｄｅ  ｒａｙ  ｔｕｂｅ）や液晶表示装置に替わる表示装置として注目されている。発光素子を用いたアクティブマトリクス型の表示装置は、具体的に提案されている構成がメーカーによって異なるが、通常、少なくとも発光素子と、画素へのビデオ信号の入力を制御するトランジスタ（スイッチング用トランジスタ）と、該発光素子に供給する電流値を制御するトランジスタ（駆動用トランジスタ）とが、各画素に設けられている。
【０００３】
ところで、薄膜トランジスタは、安価なガラス基板上に形成可能であるというメリットを有する反面、バルクのトランジスタに比べて、閾値電圧、移動度などの特性にばらつきが生じやすいというデメリットも併せ持っている。駆動用トランジスタに流れる電流値は、閾値電圧と移動度の値が関与しているため、移動度、閾値電圧のばらつきは、結果的に発光素子の輝度に反映されてしまう。従って、閾値電圧と移動度のばらつきを見越して駆動用トランジスタの電流値を補正することができる駆動方法の提案は、表示装置の画質向上を図る上で、重要な課題である。
【０００４】
下記の特許文献１には、閾値電圧の補正に加えて移動度の補正をも行うことができる、表示装置の駆動方法が提案されている。特許文献１に記載の駆動方法では、検出期間において、駆動用トランジスタに相当するドライブトランジスタのゲートとソース間に現れる電位差を、該電位差が閾値電圧と等しくなる前の段階で、容量部に保持する。上記構成により、閾値電圧のみならず、移動度のばらつきが輝度に反映されるのを防ぐことができる。
【特許文献１】特開２００６−０８４８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし特許文献１に記載の駆動方法だと、閾値電圧のばらつきによって生じる電流値の変動は相殺されるように補正されるが、移動度のばらつきによって生じる駆動用トランジスタの電流値の変動は、ある程度相殺される方向に補正されるだけである。すなわち上記駆動方法では、移動度のばらつきによって生じる駆動用トランジスタの電流値の変動が、十分に相殺されるように補正されてはいない。以下、より詳細に説明する。
【０００６】
発光素子に流れる電流Ｉｄは、ｋμ（Ｖｇｓ−Ｖｔｈ）２／２で表される。ただしｋは駆動用トランジスタのチャネル長、チャネル幅、ゲート容量によって決まる定数であり、駆動用トランジスタのＶｇｓはゲートとソース間の電位差、Ｖｔｈは駆動用トランジスタの閾値電圧に相当する。よって、補正を行わない場合、移動度μが大きくなると発光素子に流れる電流Ｉｄも大きくなり、逆に移動度μが小さくなると発光素子に流れる電流Ｉｄも小さくなる。特許文献１に記載の駆動方法の場合、検出期間において駆動用トランジスタのゲートとソース間に生じる電圧Ｖａは、閾値電圧Ｖｔｈにオフセットの電圧Ｖｂが加算された値となる。そして検出期間の後に出現する発光期間では、ビデオ信号の電位Ｖｓｉｇから電圧Ｖａを減算した値が駆動用トランジスタのゲート電圧Ｖｇｓとなるので、発光期間における電流Ｉｄは、ｋμ（Ｖｓｉｇ−Ｖａ−Ｖｔｈ）２／２で表される。なお電圧ＶａはＶｂ−Ｖｔｈなので、電流Ｉｄは以下の式（１）で表される。
【０００７】
Ｉｄ＝ｋμ（Ｖｓｉｇ−Ｖｂ）２／２        （１）
【０００８】
式（１）から、閾値電圧Ｖｔｈがばらついても、閾値電圧Ｖｔｈのばらつきによって生じる電流値の変動は相殺されることがわかる。一方、オフセットの電圧Ｖｂは駆動用トランジスタがｐ型の場合は負の値を有しており、移動度μが小さいほどその絶対値が大きくなり、逆に移動度μが大きいほどその絶対値が小さくなる。よって、Ｖｂは発光期間における電流Ｉｄの移動度μによるばらつきを補正するための補正項として機能し、移動度μが小さくなっても、電流Ｉｄが小さくなるのが抑えられ、移動度μが大きくなっても、電流Ｉｄが大きくなるのが抑えられる。
【０００９】
ところでオフセットの電圧Ｖｂは、検出期間において駆動用トランジスタに流れる電流ＩｄをＩｒｅｆとすると、｛２Ｉｒｅｆ／（ｋμ）｝１／２＋Ｖｔｈで表される。よってＶｂは、上述したように補正項として機能してはいるが、完全に該ばらつきを補正している訳ではない。高い階調を表示する場合は電位Ｖｓｉｇと基準電位との差が大きく、式（１）において移動度μの係数が大きくなるため、上記補正項により電流値の変動の補正が効果的に行われる。しかし低い階調を表示する場合、電位Ｖｓｉｇの値に影響を受けない補正項Ｖｂが存在しているが故に、電位Ｖｓｉｇと基準電位との差が小さくなっても電流Ｉｄが０に収束しない。よって、低い階調を表示する場合は、補正項の存在により、かえって移動度μによる輝度のばらつきが生じてしまうという問題がある。
【００１０】
本発明は上記問題に鑑み、表示する全ての階調において、閾値電圧による電流値のばらつきのみならず、移動度による電流値のばらつきが輝度に反映されるのを防ぐことを課題とする。
【課題を解決するための手段】
【００１１】
本発明では、閾値電圧による電流値のばらつきのみならず、移動度のばらつきに起因する電流値のばらつきを全ての階調において補正するために、ビデオ信号の電位の値に従って補正項の値が変化するように駆動する。すなわち、高い階調を表示する場合には移動度μの補正項の絶対値を大きくし、低い階調を表示する場合には移動度μの補正項の絶対値を小さくする。
【００１２】
具体的に本発明の駆動方法では、まず駆動用トランジスタにおいてゲート及びドレインにリセット用の電位（補正用初期電位）を与えた後、所定の期間だけゲートとドレインを接続したままフローティング（浮遊状態）とすることで、閾値電圧と移動度を補正するための補正項として機能する電圧（補正用電圧）を、ゲートとソース間に発生させる。上記補正用電圧は、容量に保持する。補正用電圧を取得するための上記所定の期間は、補正用初期電位が与えられた駆動用トランジスタのゲート及びドレインがフローティングとなってから、駆動用トランジスタのゲートとソース間に現れる電位差が、閾値電圧と等しくなる前までとする。そして、上記補正用電圧は、画素に入力されるビデオ信号の電位によって、その値が異なるように設定する。すなわち、画素に入力されるビデオ信号の電位と基準電位の差が大きい場合は、補正用電圧の絶対値が大きくなるような補正用初期電位を画素に与え、逆に画素に入力されるビデオ信号の電位と基準電位の差が小さい場合は、補正用電圧の絶対値が小さくなるような補正用初期電位を画素に与える。上記構成により、高い階調を表示する場合はビデオ信号の電位と基準電位の差が大きいので、補正用電圧の絶対値も大きくなる。逆に低い階調を表示する場合はビデオ信号の電位と基準電位の差が小さいので、補正用電圧の絶対値も小さくなる。補正用電圧を取得したら、ビデオ信号に従って階調の表示を行う際に、ビデオ信号の電位から上記補正用電圧が差し引かれた電位を、駆動用トランジスタのゲートに与える。発光素子には、駆動用トランジスタのゲート電圧に見合った値の電流が供給され、階調の表示が行われる。
【００１３】
上記駆動方法を行うために、本発明の表示装置では、発光素子と、ビデオ信号のサンプリングを行うトランジスタ（スイッチング用トランジスタ）と、該発光素子に供給する電流値を制御するトランジスタ（駆動用トランジスタ）と、駆動用トランジスタのゲートとドレイン間の接続を制御するトランジスタと、駆動用トランジスタのゲートに補正用初期電位が与えられるのを制御するトランジスタと、駆動用トランジスタのドレインをフローティングにするか否かを選択するトランジスタと、駆動用トランジスタのゲートとソース間の電圧を保持するための容量とを少なくとも画素に有する。さらに本発明の表示装置では、上記サンプリングされたビデオ信号の電位に従って前記補正用初期電位を定め、前記画素に入力する駆動回路を有する。
【発明の効果】
【００１４】
本発明は上記構成により、補正項として機能する補正用電圧の値が、ビデオ信号の電位に従って変化する。すなわち、高い階調を表示する場合には、補正用電圧の絶対値が大きくなるような補正用初期電位を画素に与え、逆に低い階調を表示する場合には、補正用電圧の絶対値が小さくなるような補正用初期電位を画素に与える。このように補正用電圧の値をビデオ信号の電位に合わせて変更することで、階調を低くしていった場合、すなわちビデオ信号の電位と基準電位の差を小さくしていった場合でも、電流Ｉｄが０により近くなるように補正を行うことができる。よって高い階調を表示する場合のみならず、低い階調を表示する場合でも、移動度のばらつきによって生じる駆動用トランジスタの電流値の変動を抑えることができ、延いては該変動に起因する輝度のばらつきを抑えることができる。
【００１５】
したがって本発明は、表示する全ての階調において、閾値電圧による電流値のばらつきのみならず、移動度による電流値のばらつきが輝度に反映されるのを十分に防ぐことができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
（実施の形態１）
図１（Ａ）に、本発明の表示装置のブロック図を示す。本発明の表示装置は、画素１０１と、画素１０１にビデオ信号の電位Ｖｓｉｇを与える信号線駆動回路１０２と、画素１０１にビデオ信号の電位Ｖｓｉｇが与えられる前に、画素１０１に補正用初期電位Ｖｒｅｓを与えるリセット線駆動回路１０３とを有する。また画素１０１は、供給される電流値に従って階調を表示する発光素子１０４と、発光素子１０４に供給する電流値を制御する駆動用トランジスタ１０５とを少なくとも有する。
【００１８】
画素１０１に与えられた補正用初期電位Ｖｒｅｓは、駆動用トランジスタ１０５のゲート（Ｇ）及びドレイン（Ｄ）に与えられる。また画素１０１に与えられたビデオ信号の電位Ｖｓｉｇから、補正用初期電位Ｖｒｅｓによって得られる補正用電圧が差し引かれた電位が、駆動用トランジスタ１０５のゲート（Ｇ）に与えられる。駆動用トランジスタ１０５のゲート（Ｇ）とソース（Ｓ）の電圧によって、駆動用トランジスタ１０５は発光素子１０４に供給する電流値を制御する。
【００１９】
なお、図１（Ａ）では、駆動用トランジスタ１０５がｐ型である場合を例示しているが、本発明はこの構成に限定されない。駆動用トランジスタ１０５がｎ型であっても良い。
【００２０】
図１（Ｂ）は、駆動用トランジスタ１０５がｐ型である場合の、画素１０１のより具体的な構成を示す回路図である。画素１０１は、発光素子１０４、駆動用トランジスタ１０５の他に、電位Ｖｓｉｇを有するビデオ信号のサンプリングを行うスイッチング用トランジスタ１０６と、駆動用トランジスタ１０５のゲートとドレイン間の接続を制御するトランジスタ１０７と、駆動用トランジスタ１０５のゲートに補正用初期電位Ｖｒｅｓが与えられるのを制御するトランジスタ１０８と、駆動用トランジスタ１０５のドレインをフローティングにするか否かを選択するトランジスタ１０９と、駆動用トランジスタ１０５のゲートとソース間の電圧を保持するための容量１１０と、を少なくとも有する。
【００２１】
図１（Ｂ）では、スイッチング用トランジスタ１０６と、トランジスタ１０７〜トランジスタ１０９とを単なるスイッチとして図示している。なおスイッチング用トランジスタ１０６、トランジスタ１０７〜トランジスタ１０９のそれぞれは、スイッチング素子として機能する。よって、スイッチング用トランジスタ１０６、トランジスタ１０７〜トランジスタ１０９のそれぞれは、単数のトランジスタの代わりに複数のトランジスタが用いられていても良いし、他のスイッチング素子が用いられていても良い。スイッチング素子とは、二端子間の抵抗値を制御することができる素子、または二端子間の導通または非導通を選択できる素子を意味する。
【００２２】
なお本発明の表示装置では、非晶質半導体膜、多結晶半導体膜、微結晶半導体膜を活性層として有する薄膜トランジスタを用いることができる。もしくは、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）を、活性層として有する薄膜トランジスタを用いることもできる。
【００２３】
次に図２を用いて、本発明の表示装置が有する画素１０１の動作について説明する。本発明の表示装置の動作は、補正用初期電位Ｖｒｅｓを用いて容量１１０に保持されている電荷を初期化する動作と、補正用初期電位Ｖｒｅｓによって得られる補正用電圧Ｖｒを容量１１０に保持する動作と、ビデオ信号の電位Ｖｓｉｇを用いて発光素子１０４が階調を表示する動作とに分類できる。
【００２４】
まず、容量１１０に保持されている電荷を初期化する動作について説明する。画素１０１では、容量１１０に保持されている電荷を初期化する期間（初期化期間）において、スイッチング用トランジスタ１０６をオン、トランジスタ１０７をオン、トランジスタ１０８をオン、トランジスタ１０９をオフにする。そして、電源電位ＶＤＤを駆動用トランジスタ１０５のソースに与える。また電源電位ＶＤＤは、スイッチング用トランジスタ１０６を介して容量１１０の一方の電極に与えられる。
【００２５】
図２（Ａ）に、図１（Ｂ）に示した画素１０１の、初期化期間における駆動用トランジスタ１０５と容量１１０の接続関係を示す。図２（Ａ）に示すように、初期化期間では、駆動用トランジスタ１０５のゲートとドレインが接続されており、なおかつ駆動用トランジスタ１０５のゲートとドレインには補正用初期電位Ｖｒｅｓが与えられている。また、容量１１０の一方の電極には電源電位ＶＤＤが与えられている。容量１１０の他方の電極は駆動用トランジスタ１０５のゲートと接続されており、補正用初期電位Ｖｒｅｓが与えられている。
【００２６】
なお、本実施の形態では駆動用トランジスタ１０５がｐ型の場合を例に挙げて説明しているので、電源電位ＶＤＤ（ＶＤＤ＞Ｖｒｅｓ）を用いている。駆動用トランジスタ１０５がｎ型の場合は、電源電位ＶＳＳ（Ｖｒｅｓ＞ＶＳＳ）を用いる。
【００２７】
また本発明では、次の表示期間において画素１０１に与えられるビデオ信号の電位Ｖｓｉｇの値に従って、補正用初期電位Ｖｒｅｓの値を変える。すなわち、高い階調を表示する場合は、補正用電圧Ｖｒの絶対値が大きくなるような補正用初期電位を画素に与え、逆に低い階調を表示する場合は、補正用電圧Ｖｒの絶対値が小さくなるような補正用初期電位を画素に与える。
【００２８】
初期化期間における駆動用トランジスタ１０５のゲートとソース間の電圧（ゲート電圧）Ｖｇｓは、Ｖｒｅｓ−ＶＤＤとなる。また駆動用トランジスタ１０５のドレイン電流Ｉｄは、以下の式（２）で表される。ただしｋは駆動用トランジスタ１０５のチャネル長、チャネル幅、ゲート容量によって決まる定数であり、μは駆動用トランジスタ１０５の移動度であり、Ｖｔｈは駆動用トランジスタ１０５の閾値電圧に相当する。
【００２９】
Ｉｄ＝ｋμ（Ｖｒｅｓ−ＶＤＤ−Ｖｔｈ）２        （２）
【００３０】
次に、補正用電圧Ｖｒを容量１１０に保持する動作について説明する。画素１０１では、補正用電圧Ｖｒを容量１１０に保持する期間（補正期間）において、スイッチング用トランジスタ１０６をオン、トランジスタ１０７をオン、トランジスタ１０８をオフ、トランジスタ１０９をオフにする。そして、電源電位ＶＤＤを駆動用トランジスタ１０５のソースに与える。また電源電位ＶＤＤは、スイッチング用トランジスタ１０６を介して容量１１０の一方の電極に与えられる。
【００３１】
図２（Ｂ）に、図１（Ｂ）に示した画素１０１の、補正期間における駆動用トランジスタ１０５と容量１１０の接続関係を示す。図２（Ｂ）に示すように、補正期間では、駆動用トランジスタ１０５のゲートとドレインが接続されており、なおかつゲートとドレインがフローティングの状態になっている。また、容量１１０の一方の電極には電源電位ＶＤＤが与えられている。容量１１０の他方の電極は駆動用トランジスタ１０５のゲートに接続されている。
【００３２】
補正期間では、駆動用トランジスタ１０５のゲートとドレインがフローティングの状態になるので、駆動用トランジスタ１０５のドレイン電流は徐々に０に近づいていく。補正期間が十分に長ければ、最終的に駆動用トランジスタ１０５のゲート電圧Ｖｇｓは、閾値電圧Ｖｔｈに収束する。しかし、本発明では、ドレイン電流が０になる前、すなわちゲート電圧Ｖｇｓが閾値電圧Ｖｔｈに収束する前に、トランジスタ１０７をオフにして、駆動用トランジスタ１０５のゲートとドレインの接続を切り離し、補正期間を終了させる。そして、補正期間を終了した時点における駆動用トランジスタ１０５のゲートとソース間の電圧、すなわち補正用電圧Ｖｒと閾値電圧Ｖｔｈとを合わせた電圧が、容量１１０に保持される。
【００３３】
図３に、初期化期間の後、駆動用トランジスタ１０５のゲートとドレインをフローティングの状態にしたときの、ゲート電圧Ｖｇｓの時間変化を示す。図３に示すように、初期化期間において駆動用トランジスタ１０５のゲート電圧は、｜Ｖｇｓ｜＝｜Ｖｒｅｓ−ＶＤＤ｜である。初期化期間が終了し、駆動用トランジスタ１０５のゲートとドレインがフローティングの状態になると、実線のグラフで示すように｜Ｖｇｓ｜は徐々に小さくなり、｜Ｖｔｈ｜に近づいていく。破線のグラフで示すように｜Ｖｇｓ｜が｜Ｖｔｈ｜に収束する前に、本発明では、｜Ｖｇｓ｜＝｜Ｖｒ＋Ｖｔｈ｜となった時点で補正期間を終了させ、トランジスタ１０７をオフにする。よって、容量１１０に保持されるゲート電圧Ｖｇｓの絶対値は、｜Ｖｒ＋Ｖｔｈ｜となる。また駆動用トランジスタ１０５のドレイン電流Ｉｄは、以下の式（３）で表される。
【００３４】
Ｉｄ＝ｋμＶｒ２        （３）
【００３５】
さらに本発明では、次の表示期間において画素１０１に与えられるビデオ信号の電位Ｖｓｉｇの値に従って、補正用初期電位Ｖｒｅｓの値を変える。補正用電圧Ｖｒは、補正期間の長さが一定であるならば、補正用初期電位Ｖｒｅｓの値によって、その値が異なる。
【００３６】
図４に、値の異なる補正用初期電位Ｖｒｅｓ１と補正用初期電位Ｖｒｅｓ２とを初期化期間に画素に与え、その後、駆動用トランジスタ１０５のゲートとドレインをフローティングの状態にしたときの、ゲート電圧Ｖｇｓの時間変化を示す。ただし、｜Ｖｒｅｓ１−ＶＤＤ｜＞｜Ｖｒｅｓ２−ＶＤＤ｜とする。
【００３７】
初期化期間において補正用初期電位Ｖｒｅｓ１を用いると、図４に示すように、駆動用トランジスタ１０５のゲート電圧は、｜Ｖｇｓ｜＝｜Ｖｒｅｓ１−ＶＤＤ｜となる。そして初期化期間が終了し、駆動用トランジスタ１０５のゲートとドレインがフローティングの状態になると、実線のグラフ４０１で示すように｜Ｖｇｓ｜は徐々に小さくなり、｜Ｖｔｈ｜に近づいていく。破線のグラフで示すように｜Ｖｇｓ｜が｜Ｖｔｈ｜に収束する前に、本発明では補正期間を終了させるので、｜Ｖｇｓ｜＝｜Ｖｒ１＋Ｖｔｈ｜となった時点でトランジスタ１０７がオフになる。よって、容量１１０に保持されるゲート電圧Ｖｇｓの絶対値は、｜Ｖｒ１＋Ｖｔｈ｜となる。
【００３８】
一方、初期化期間において補正用初期電位Ｖｒｅｓ２を用いると、図４に示すように、駆動用トランジスタ１０５のゲート電圧は、｜Ｖｇｓ｜＝｜Ｖｒｅｓ２−ＶＤＤ｜となる。そして初期化期間が終了し、駆動用トランジスタ１０５のゲートとドレインがフローティングの状態になると、実線のグラフ４０２で示すように｜Ｖｇｓ｜は徐々に小さくなり、｜Ｖｔｈ｜に近づいていく。破線のグラフで示すように｜Ｖｇｓ｜が｜Ｖｔｈ｜に収束する前に、本発明では補正期間を終了させるので、｜Ｖｇｓ｜＝｜Ｖｒ２＋Ｖｔｈ｜となった時点でトランジスタ１０７がオフになる。よって、容量１１０に保持されるゲート電圧Ｖｇｓの絶対値は、｜Ｖｒ２＋Ｖｔｈ｜となる。
【００３９】
｜Ｖｒｅｓ１−ＶＤＤ｜＞｜Ｖｒｅｓ２−ＶＤＤ｜なので、補正期間が一定であれば、｜Ｖｒ１｜＞｜Ｖｒ２｜となる。よって、図４に示す実線のグラフ４０１とグラフ４０２とを比較すると分かるように、補正用初期電位Ｖｒｅｓ１を用いた場合の方が補正用初期電位Ｖｒｅｓ２を用いた場合よりも、補正期間が終了した時点での｜Ｖｇｓ｜は大きくなる。
【００４０】
次に、ビデオ信号の電位Ｖｓｉｇを用いて発光素子１０４が階調を表示する動作について説明する。画素１０１では、階調を表示する期間（表示期間）において、スイッチング用トランジスタ１０６をオン、トランジスタ１０７をオフ、トランジスタ１０８をオフ、トランジスタ１０９をオンにする。そして、電源電位ＶＤＤを駆動用トランジスタ１０５のソースに与える。またビデオ信号の電位Ｖｓｉｇは、スイッチング用トランジスタ１０６を介して容量１１０の一方の電極に与えられる。
【００４１】
図２（Ｃ）に、図１（Ｂ）に示した画素１０１の、表示期間における駆動用トランジスタ１０５と、容量１１０と、発光素子１０４の接続関係を示す。図２（Ｃ）に示すように、表示期間では、容量１１０の一方の電極にはビデオ信号の電位Ｖｓｉｇが与えられており、他方の電極は駆動用トランジスタ１０５のゲートと接続されている。そして、補正期間において容量１１０に蓄積された電荷は保持されているので、駆動用トランジスタ１０５のゲートには、電位ＶｓｉｇからＶｒ＋Ｖｔｈを差し引いた電位が与えられる。よって、駆動用トランジスタ１０５のゲート電圧Ｖｇｓは、Ｖｓｉｇ−Ｖｒ−Ｖｔｈ−ＶＤＤとなる。また駆動用トランジスタ１０５のドレイン電流Ｉｄは、以下の式（４）で表される。
【００４２】
Ｉｄ＝ｋμ（ＶＤＤ−Ｖｓｉｇ＋Ｖｒ）２        （４）
【００４３】
式（４）から分かるように、本発明の表示装置では、閾値電圧Ｖｔｈがばらついても、閾値電圧Ｖｔｈのばらつきによって生じる電流値の変動は相殺されることがわかる。
【００４４】
また、補正用電圧Ｖｒは駆動用トランジスタがｐ型の場合は負の値を有しており、移動度μが小さいほどその絶対値が大きくなり、逆に移動度μが大きいほどその絶対値が小さくなる。よって、Ｖｒは発光期間における電流Ｉｄの移動度μによるばらつきを補正するための補正項として機能し、移動度μが小さくなっても、電流Ｉｄが小さくなるのが抑えられ、移動度μが大きくなっても、電流Ｉｄが大きくなるのが抑えられる。
【００４５】
なお補正用初期電位の値は、ビデオ信号の電位の値に従って、段階的に変化していても良いし、連続的に変化していても良い。前者の場合、複数の補正用初期電位の一つをリセット線駆動回路において選択し、画素に与えるようにすれば良い。また後者の場合、アナログ値を有する補正用初期電位をリセット線駆動回路から画素に与えるようにすれば良い。
【００４６】
ところで補正用電圧Ｖｒは、補正期間において駆動用トランジスタに流れる電流ＩｄをＩｒｅｆとすると、｛２Ｉｒｅｆ／（ｋμ）｝１／２で表される。よってＶｒは、上述したように補正項として機能してはいるが、完全に該ばらつきを補正している訳ではない。
【００４７】
しかし、補正期間が終了した時点で容量１１０に保持されている｜Ｖｇｓ｜が｜Ｖｒ１＋Ｖｔｈ｜のときと、｜Ｖｒ２＋Ｖｔｈ｜のときとで、表示期間における駆動用トランジスタのドレイン電流Ｉｄを比較すると、式（４）から、｜Ｉｄ１｜＝｜ｋμ（ＶＤＤ−Ｖｓｉｇ＋Ｖｒ１）２｜＞｜Ｉｄ２｜＝｜ｋμ（ＶＤＤ−Ｖｓｉｇ＋Ｖｒ２）２｜となる。よって、本発明のように、高い階調を表示する場合には補正用初期電位Ｖｒｅｓと基準電位との差を大きくすることで、表示期間における駆動用トランジスタのドレイン電流Ｉｄを大きくすることができる。逆に、低い階調を表示する場合には補正用初期電位Ｖｒｅｓと基準電位との差を小さくすることで、表示期間における駆動用トランジスタのドレイン電流Ｉｄを小さくすることができる。
【００４８】
よって本発明では、高い階調を表示する場合は、電位Ｖｓｉｇと基準電位との差が大きく、式（４）において移動度μの係数が大きくなるため、補正項Ｖｒ１により電流値の変動の補正を効果的に行うことができる。一方、低い階調を表示する場合は、補正項Ｖｒ２の絶対値を補正項Ｖｒ１の絶対値より小さくすることができるので、電位Ｖｓｉｇと基準電位との差が小さくなるに従って電流Ｉｄを０により近づけることができる。よって、高い階調を表示する場合のみならず、低い階調を表示する場合でも、移動度のばらつきによって生じる駆動用トランジスタの電流値の変動を抑えることができ、延いては該変動に起因する輝度のばらつきを抑えることができる。
【００４９】
なお、より正確に移動度μのばらつきに起因する、駆動用トランジスタの電流値のばらつきを補正するには、以下の式（５）において、左辺のＡが最も０に近くなるように、ビデオ信号の電位Ｖｓｉｇの値に合わせて補正用初期電位Ｖｒｅｓの値を定めればよい。ただし式（５）において、ｔ１は補正期間の長さ、μはばらつきがない場合の理想的な駆動用トランジスタの移動度または平均値の移動度、Ｃは容量１１０の容量値である。またｋ＝（Ｗ／Ｌ）×μ×Ｃｏｘであり、ＬとＷは駆動用トランジスタのチャネル長とチャネル幅、Ｃｏｘは駆動用トランジスタの単位面積当たりのゲ−ト容量である。
【００５０】
【数１】
0005651295.tif 000002
【００５１】
本発明は、表示する全ての階調において、閾値電圧による電流値のばらつきのみならず、移動度による電流値のばらつきが輝度に反映されるのを十分に防ぐことができる。
【００５２】
（実施の形態２）
本実施の形態では、本発明の表示装置が有する画素のより具体的な構成と、その動作について説明する。
【００５３】
図５（Ａ）に、本実施の形態における画素の回路図を示す。図５（Ａ）に示す画素２００は、発光素子２０１、駆動用トランジスタ２０２の他に、電位Ｖｓｉｇを有するビデオ信号のサンプリングを行うスイッチング用トランジスタ２０３と、駆動用トランジスタ２０２のゲート（Ｇ）とドレイン（Ｄ）間の接続を制御するトランジスタ２０４と、駆動用トランジスタ２０２のゲート（Ｇ）に補正用初期電位Ｖｒｅｓが与えられるのを制御するトランジスタ２０５と、駆動用トランジスタ２０２のドレインをフローティングにするか否かを選択するトランジスタ２０６と、補正期間において駆動用トランジスタ２０２のゲートとソース間の電圧を保持するための容量２０７と、表示期間においてビデオ信号の電位と基準電位の電位差を保持するための容量２０８とを有する。
【００５４】
また本実施の形態では、ビデオ信号の電位Ｖｓｉｇまたは電源電位ＶＤＤを画素２００に供給するための信号線Ｓｉ（ｉ＝１〜ｘ）と、補正用初期電位Ｖｒｅｓを画素２００に供給するためのリセット線Ｒｉ（ｉ＝１〜ｘ）と、電源電位ＶＤＤを画素２００に供給するための電源線Ｖｉ（ｉ＝１〜ｘ）とが、画素２００に設けられている。
【００５５】
スイッチング用トランジスタ２０３のソースとドレインは、一方が信号線Ｓｉに接続されており、他方は容量２０７の一方の電極及び容量２０８の一方の電極に接続されている。容量２０８の他方の電極は、電源線Ｖｉに接続されている。また容量２０７の他方の電極は、駆動用トランジスタ２０２のゲートに接続されている。駆動用トランジスタ２０２のソースは電源線Ｖｉに接続されている。また、駆動用トランジスタ２０２のドレインと発光素子２０１の間には、トランジスタ２０６が直列に接続されている。トランジスタ２０５のソースとドレインは、一方がリセット線Ｒｉに接続されており、他方が駆動用トランジスタ２０２のゲートに接続されている。またトランジスタ２０４のソースとドレインは、一方が駆動用トランジスタ２０２のゲートに接続され、他方が駆動用トランジスタ２０２のドレインに接続されている。
【００５６】
さらに本実施の形態では、スイッチング用トランジスタ２０３のゲートに接続された走査線Ｇａｊ（ｊ＝１〜ｙ）と、トランジスタ２０５のゲートに接続された走査線Ｇｂｊ（ｊ＝１〜ｙ）と、トランジスタ２０４のゲートに接続された走査線Ｇｃｊ（ｊ＝１〜ｙ）と、トランジスタ２０６のゲートに接続された走査線Ｇｄｊ（ｊ＝１〜ｙ）とが、画素２００に設けられている。
【００５７】
なお図５（Ａ）では、駆動用トランジスタ２０２がｐ型である場合を例示しているが、本発明はこの構成に限定されない。駆動用トランジスタ２０２がｎ型であっても良い。ただし、本実施の形態では駆動用トランジスタ２０２がｐ型の場合を例に挙げて説明しているので、電源電位ＶＤＤ（ＶＤＤ＞Ｖｒｅｓ）を用いている。駆動用トランジスタ２０２がｎ型の場合は、電源電位ＶＳＳ（Ｖｒｅｓ＞ＶＳＳ）を用いる。
【００５８】
また図５（Ａ）では、スイッチング用トランジスタ２０３、トランジスタ２０４、トランジスタ２０５がｎ型、トランジスタ２０６がｐ型である場合を例示しているが、本発明はこの構成に限定されない。スイッチング用トランジスタ２０３、トランジスタ２０４〜２０６は、ｎ型であってもｐ型であってもどちらでも良い。
【００５９】
図５（Ｂ）に、走査線Ｇａｊ、走査線Ｇｂｊ、走査線Ｇｃｊ、走査線Ｇｄｊ、信号線Ｓ１、信号線Ｓ２、信号線Ｓ３、リセット線Ｒ１、リセット線Ｒ２、リセット線Ｒ３に与えられる電位のタイミングチャートを示す。
【００６０】
まず初期化期間では、走査線Ｇａｊ、走査線Ｇｂｊ、走査線Ｇｃｊ、走査線Ｇｄｊにハイレベルの電位が与えられるため、スイッチング用トランジスタ２０３はオン、トランジスタ２０４はオン、トランジスタ２０５はオン、トランジスタ２０６はオフとなる。そして信号線Ｓ１、信号線Ｓ２、信号線Ｓ３には電源電位ＶＤＤが与えられる。またリセット線Ｒ１、リセット線Ｒ２、リセット線Ｒ３には、それぞれ補正用初期電位Ｖｒｅｓ１、Ｖｒｅｓ２、Ｖｒｅｓ３が与えられる。ただし本実施の形態では、｜ＶＤＤ−Ｖｒｅｓ１｜＜｜ＶＤＤ−Ｖｒｅｓ２｜＜｜ＶＤＤ−Ｖｒｅｓ３｜である場合を例示している。容量２０７には、補正用初期電位と電源電位ＶＤＤの電位差が保持される。
【００６１】
次に補正期間では、走査線Ｇａｊ、走査線Ｇｃｊ、走査線Ｇｄｊにハイレベルの電位が与えられ、走査線Ｇｂｊにはローレベルの電位が与えられるため、スイッチング用トランジスタ２０３はオン、トランジスタ２０４はオン、トランジスタ２０５はオフ、トランジスタ２０６はオフである。そして信号線Ｓ１、信号線Ｓ２、信号線Ｓ３には電源電位ＶＤＤが与えられたままである。またリセット線Ｒ１、リセット線Ｒ２、リセット線Ｒ３には、それぞれ補正用初期電位Ｖｒｅｓ１、Ｖｒｅｓ２、Ｖｒｅｓ３が与えられたままである。補正期間では、容量２０７に蓄積していた電荷が時間と共に放出される。よって、最終的には、容量２０７に補正用初期電位Ｖｒｅｓ１、Ｖｒｅｓ２、Ｖｒｅｓ３に見合った値のゲート電圧Ｖｇｓが保持される。具体的に、補正用初期電位Ｖｒｅｓ１が画素に与えられたときに、補正期間の終了直前に容量２０７に保持されるゲート電圧Ｖｇｓを、｜Ｖｒ１＋Ｖｔｈ｜とする。また、補正用初期電位Ｖｒｅｓ２が画素に与えられたときに、補正期間の終了直前に容量２０７に保持されるゲート電圧Ｖｇｓを、｜Ｖｒ２＋Ｖｔｈ｜とする。また、補正用初期電位Ｖｒｅｓ３が画素に与えられたときに、補正期間の終了直前に容量２０７に保持されるゲート電圧Ｖｇｓを、｜Ｖｒ３＋Ｖｔｈ｜とする。ただし、｜ＶＤＤ−Ｖｒｅｓ１｜＜｜ＶＤＤ−Ｖｒｅｓ２｜＜｜ＶＤＤ−Ｖｒｅｓ３｜であるので、｜Ｖｒ１＋Ｖｔｈ｜＜｜Ｖｒ２＋Ｖｔｈ｜＜｜Ｖｒ３＋Ｖｔｈ｜となる。
【００６２】
次に表示期間が有する書き込み期間では、走査線Ｇａｊ、走査線Ｇｄｊにハイレベルの電位が与えられ、走査線Ｇｂｊ、走査線Ｇｃｊにはローレベルの電位が与えられるため、スイッチング用トランジスタ２０３はオン、トランジスタ２０４はオフ、トランジスタ２０５はオフ、トランジスタ２０６はオフである。そして信号線Ｓ１、信号線Ｓ２、信号線Ｓ３には、ビデオ信号の電位Ｖｓｉｇが与えられる。本発明では、表示期間に画素２００に与えられるビデオ信号の電位Ｖｓｉｇと基準電位（本実施の形態では電源電位ＶＤＤ）との差がより小さいほど、補正用初期電位Ｖｒｅｓと基準電位（本実施の形態では電源電位ＶＤＤ）との差をより小さくする。よって、図５（Ｂ）に示すタイミングチャートでは、信号線Ｓ１、信号線Ｓ２、信号線Ｓ３に与えられるビデオ信号の電位をそれぞれＶｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３とすると、｜ＶＤＤ−Ｖｓｉｇ１｜＜｜ＶＤＤ−Ｖｓｉｇ２｜＜｜ＶＤＤ−Ｖｓｉｇ３｜となる。本実施の形態では、補正用初期電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３は負の値を有しているため、Ｖｓｉｇ１＞Ｖｓｉｇ２＞Ｖｓｉｇ３となる。ビデオ信号の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３と基準電位（本実施の形態では電源電位ＶＤＤ）の電位差は、各画素２００の容量２０８に保持される。
【００６３】
次に表示期間が有する発光期間では、走査線Ｇａｊ、走査線Ｇｂｊ、走査線Ｇｃｊ、走査線Ｇｄｊにローレベルの電位が与えられるため、スイッチング用トランジスタ２０３はオフ、トランジスタ２０４はオフ、トランジスタ２０５はオフ、トランジスタ２０６はオンである。駆動用トランジスタ２０２には、容量２０８に保持されているビデオ信号の電位と基準電位（本実施の形態では電源電位ＶＤＤ）の電位差に、容量２０７に保持されている電圧が差し引かれた電圧が、ゲート電圧として与えられる。そして各画素２００の発光素子２０１には、駆動用トランジスタ２０２のゲート電圧に見合った値の電流が供給され、発光素子２０１は階調の表示を行う。
【００６４】
本発明では、補正用初期電位Ｖｒｅｓの値を、表示期間に与えられるビデオ信号の電位Ｖｓｉｇの値に従って変えている。よって、高い階調を表示する場合は、移動度のばらつきに起因する電流値の変動の補正を効果的に行うことができる。さらに、低い階調を表示する場合は、電位Ｖｓｉｇと基準電位の差が小さくなるに従って駆動用トランジスタのドレイン電流を０により近づけることができる。よって、高い階調を表示する場合のみならず、低い階調を表示する場合でも、移動度のばらつきによって生じる駆動用トランジスタの電流値の変動を抑えることができ、延いては該変動に起因する輝度のばらつきを抑えることができる。
【００６５】
したがって本発明は、表示する全ての階調において、閾値電圧による電流値のばらつきのみならず、移動度による電流値のばらつきが輝度に反映されるのを十分に防ぐことができる。
【００６６】
また、より正確に移動度μのばらつきに起因する、駆動用トランジスタの電流値のばらつきを補正するには、実施の形態１で示した式（５）において、左辺のＡが最も０に近くなるように、ビデオ信号の電位Ｖｓｉｇの値に合わせて補正用初期電位Ｖｒｅｓの値を定めればよい。
【００６７】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００６８】
（実施の形態３）
本実施の形態では、本発明の表示装置が有する画素のより具体的な構成と、その動作について説明する。
【００６９】
図６（Ａ）に、本実施の形態における画素の回路図を示す。図６（Ａ）に示す画素３００は、発光素子３０１、駆動用トランジスタ３０２の他に、電位Ｖｓｉｇを有するビデオ信号のサンプリングを行うスイッチング用トランジスタ３０３と、駆動用トランジスタ３０２のゲート（Ｇ）とドレイン（Ｄ）間の接続を制御するトランジスタ３０４と、駆動用トランジスタ３０２のゲート（Ｇ）に補正用初期電位Ｖｒｅｓが与えられるのを制御するトランジスタ３０５と、駆動用トランジスタ３０２のドレインをフローティングにするか否かを選択するトランジスタ３０６と、補正期間において駆動用トランジスタ３０２のゲートとソース間の電圧を保持するための容量３０７と、表示期間においてビデオ信号の電位と基準電位の電位差を保持するための容量３０８と、駆動用トランジスタ３０２のソースをフローティングにするか否かを選択するトランジスタ３０９と、容量３０８の一方の電極への電源電位ＶＤＤの供給を制御するトランジスタ３１０とを有する。
【００７０】
また本実施の形態では、ビデオ信号の電位Ｖｓｉｇまたは電源電位ＶＤＤを画素３００に供給するための信号線Ｓｉ（ｉ＝１〜ｘ）と、補正用初期電位Ｖｒｅｓを画素３００に供給するためのリセット線Ｒｉ（ｉ＝１〜ｘ）と、電源電位ＶＤＤを画素３００に供給するための電源線Ｖａｉ（ｉ＝１〜ｘ）と、電源電位ＶＤＤ’を画素３００に供給するための電源線Ｖｂｉ（ｉ＝１〜ｘ）とが、画素３００に設けられている。ただしＶＤＤ’≦ＶＤＤとする。
【００７１】
スイッチング用トランジスタ３０３のソースとドレインは、一方が信号線Ｓｉに接続されており、他方は容量３０８の一方の電極に接続されている。容量３０８の他方の電極は、駆動用トランジスタ３０２のゲート及び容量３０７の一方の電極に接続されている。容量３０７の他方の電極は駆動用トランジスタ３０２のソースに接続されている。トランジスタ３０４のソースとドレインは、一方が駆動用トランジスタ３０２のゲートに接続され、他方が駆動用トランジスタ３０２のドレインに接続されている。トランジスタ３０６のソースとドレインは、一方が電源線Ｖａｉに、他方が駆動用トランジスタ３０２のドレインに接続されている。トランジスタ３０５のソースとドレインは、一方がリセット線Ｒｉに、他方が駆動用トランジスタ３０２のソースに接続されている。トランジスタ３０９のソースとドレインは、一方が駆動用トランジスタ３０２のソースに、他方が発光素子３０１に接続されている。トランジスタ３１０のソースとドレインは、一方が容量３０８の一方の電極に、他方が電源線Ｖｂｉに接続されている。
【００７２】
さらに本実施の形態では、スイッチング用トランジスタ３０３のゲートに接続された走査線Ｇａｊ（ｊ＝１〜ｙ）と、トランジスタ３０５のゲートに接続された走査線Ｇｂｊ（ｊ＝１〜ｙ）と、トランジスタ３０４のゲートに接続された走査線Ｇｃｊ（ｊ＝１〜ｙ）と、トランジスタ３０６のゲートに接続された走査線Ｇｄｊ（ｊ＝１〜ｙ）と、トランジスタ３０９のゲートに接続された走査線Ｇｅｊ（ｊ＝１〜ｙ）とが、画素３００に設けられている。
【００７３】
なお図６（Ａ）では、駆動用トランジスタ３０２がｎ型である場合を例示しているが、本発明はこの構成に限定されない。駆動用トランジスタ３０２がｐ型であっても良い。ただし、本実施の形態では駆動用トランジスタ３０２がｎ型の場合を例に挙げて説明しているので、電源線Ｖａｉに電源電位ＶＤＤが、電源線Ｖｂｉに電源電位ＶＤＤ’が与えられている。なお、ＶＤＤ≧ＶＤＤ’＞Ｖｒｅｓとする。駆動用トランジスタ３０２がｐ型の場合は、電源線Ｖａｉに電源電位ＶＳＳが、電源線Ｖｂｉに電源電位ＶＳＳ’を与える。なお、Ｖｒｅｓ＞ＶＳＳ’≧ＶＳＳとする。
【００７４】
また図６（Ａ）では、スイッチング用トランジスタ３０３、トランジスタ３０４、トランジスタ３０５、トランジスタ３１０がｎ型、トランジスタ３０６、トランジスタ３０９がｐ型である場合を例示しているが、本発明はこの構成に限定されない。スイッチング用トランジスタ３０３、トランジスタ３０４〜３０６、トランジスタ３０９、トランジスタ３１０は、ｎ型であってもｐ型であってもどちらでも良い。
【００７５】
図６（Ｂ）に、走査線Ｇａｊ、走査線Ｇｂｊ、走査線Ｇｃｊ、走査線Ｇｄｊ、走査線Ｇｅｊ、信号線Ｓ１、信号線Ｓ２、信号線Ｓ３、リセット線Ｒ１、リセット線Ｒ２、リセット線Ｒ３に与えられる電位のタイミングチャートを示す。
【００７６】
まず初期化期間では、走査線Ｇａｊ、走査線Ｇｄｊにローレベルの電位、走査線Ｇｂｊ、走査線Ｇｃｊ、走査線Ｇｅｊにハイレベルの電位が与えられるため、スイッチング用トランジスタ３０３はオフ、トランジスタ３０４はオン、トランジスタ３０５はオン、トランジスタ３０６はオン、トランジスタ３０９はオフ、トランジスタ３１０はオンとなる。そしてリセット線Ｒ１、リセット線Ｒ２、リセット線Ｒ３には、それぞれ補正用初期電位Ｖｒｅｓ１、Ｖｒｅｓ２、Ｖｒｅｓ３が与えられる。ただし本実施の形態では、｜ＶＤＤ−Ｖｒｅｓ１｜＜｜ＶＤＤ−Ｖｒｅｓ２｜＜｜ＶＤＤ−Ｖｒｅｓ３｜である場合を例示している。容量３０７には補正用初期電位と電源電位ＶＤＤの電位差が保持される。
【００７７】
次に補正期間では、走査線Ｇａｊ、走査線Ｇｂｊ、走査線Ｇｄｊにローレベルの電位が与えられ、走査線Ｇｃｊ、走査線Ｇｅｊにはハイレベルの電位が与えられるため、スイッチング用トランジスタ３０３はオフ、トランジスタ３０４はオン、トランジスタ３０５はオフ、トランジスタ３０６はオン、トランジスタ３０９はオフ、トランジスタ３１０はオンである。リセット線Ｒ１、リセット線Ｒ２、リセット線Ｒ３には、それぞれ補正用初期電位Ｖｒｅｓ１、Ｖｒｅｓ２、Ｖｒｅｓ３が与えられたままである。補正期間では、容量３０７に蓄積していた電荷が時間と共に放出される。よって、最終的には、容量３０７に、補正用初期電位Ｖｒｅｓ１、Ｖｒｅｓ２、Ｖｒｅｓ３に見合った値のゲート電圧Ｖｇｓが保持される。具体的に、補正用初期電位Ｖｒｅｓ１が画素に与えられたときに、補正期間の終了直前に容量３０７に保持されるゲート電圧Ｖｇｓを、｜Ｖｒ１＋Ｖｔｈ｜とする。また、補正用初期電位Ｖｒｅｓ２が画素に与えられたときに、補正期間の終了直前に容量３０７に保持されるゲート電圧Ｖｇｓを、｜Ｖｒ２＋Ｖｔｈ｜とする。また、補正用初期電位Ｖｒｅｓ３が画素に与えられたときに、補正期間の終了直前に容量３０７に保持されるゲート電圧Ｖｇｓを、｜Ｖｒ３＋Ｖｔｈ｜とする。ただし、｜ＶＤＤ−Ｖｒｅｓ１｜＜｜ＶＤＤ−Ｖｒｅｓ２｜＜｜ＶＤＤ−Ｖｒｅｓ３｜であるので、｜Ｖｒ１＋Ｖｔｈ｜＜｜Ｖｒ２＋Ｖｔｈ｜＜｜Ｖｒ３＋Ｖｔｈ｜となる。また容量３０８には、電源電位ＶＤＤと電源電位ＶＤＤ’の電位差が保持される。
【００７８】
次に表示期間が有する書き込み期間では、走査線Ｇｃｊ、走査線Ｇｄｊにローレベルの電位が与えられ、走査線Ｇａｊ、走査線Ｇｂｊ、走査線Ｇｅｊにはハイレベルの電位が与えられるため、スイッチング用トランジスタ３０３はオン、トランジスタ３０４はオフ、トランジスタ３０５はオン、トランジスタ３０６はオン、トランジスタ３０９はオフ、トランジスタ３１０はオフである。そして信号線Ｓ１、信号線Ｓ２、信号線Ｓ３には、ビデオ信号の電位Ｖｓｉｇが与えられる。本発明では、表示期間に画素３００に与えられるビデオ信号の電位Ｖｓｉｇと基準電位（本実施の形態では発光素子３０１が有する共通電極の電位ＶＳＳ）との差がより小さいほど、補正用初期電位Ｖｒｅｓと基準電位（本実施の形態では電源電位ＶＤＤ）との差をより小さくする。よって、図６（Ｂ）に示すタイミングチャートでは、信号線Ｓ１、信号線Ｓ２、信号線Ｓ３に与えられるビデオ信号の電位をそれぞれＶｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３とすると、｜Ｖｓｉｇ１−ＶＳＳ｜＜｜Ｖｓｉｇ２−ＶＳＳ｜＜｜Ｖｓｉｇ３−ＶＳＳ｜となる。電源電位ＶＤＤと電源電位ＶＤＤ’の電位差にビデオ信号の電位Ｖｓｉｇ１、Ｖｓｉｇ２、Ｖｓｉｇ３が加算された電位と、基準電位（本実施の形態では電源電位ＶＤＤ）の電位差が、各画素３００の容量３０８に保持される。
【００７９】
次に表示期間が有する発光期間では、走査線Ｇａｊ、走査線Ｇｂｊ、走査線Ｇｃｊ、走査線Ｇｄｊ、走査線Ｇｅｊにローレベルの電位が与えられるため、スイッチング用トランジスタ３０３はオフ、トランジスタ３０４はオフ、トランジスタ３０５はオフ、トランジスタ３０６はオン、トランジスタ３０９はオン、トランジスタ３１０はオフである。駆動用トランジスタ３０２には、容量３０８に保持されている電圧に、容量３０７に保持されている電圧が差し引かれた電圧が、ゲート電圧として与えられる。そして各画素３００の発光素子３０１には、駆動用トランジスタ３０２のゲート電圧に見合った値の電流が供給され、発光素子３０１は階調の表示を行う。
【００８０】
本発明では、補正用初期電位Ｖｒｅｓの値を、表示期間に与えられるビデオ信号の電位Ｖｓｉｇの値に従って変えている。よって、高い階調を表示する場合は、移動度のばらつきに起因する電流値の変動の補正を効果的に行うことができる。さらに、低い階調を表示する場合は、電位Ｖｓｉｇと基準電位との差が小さくなるに従って駆動用トランジスタのドレイン電流を０により近づけることができる。よって、高い階調を表示する場合のみならず、低い階調を表示する場合でも、移動度のばらつきによって生じる駆動用トランジスタの電流値の変動を抑えることができ、延いては該変動に起因する輝度のばらつきを抑えることができる。
【００８１】
なお、電源電位ＶＤＤ＝電源電位ＶＤＤ’の場合、電源線Ｖｂｉを設けずに、トランジスタ３０６のソースとドレインのいずれか一方を電源線Ｖａｉに、他方を駆動用トランジスタ３０２のドレインに接続するようにしても良い。この場合、画素部に設けられる配線の数を削減し、歩留まりを向上させ、また画素の開口率を向上させることができる。また電源電位ＶＤＤ＞電源電位ＶＤＤ’の場合、電源線Ｖｂｉは必要になる。この場合、補正期間において容量３０８に保持された電圧により、スイッチング用トランジスタ３０３がオンになったときに、信号線の電位が不必要に高くなるのを防ぐことができる。
【００８２】
また、より正確に移動度μのばらつきに起因する、駆動用トランジスタの電流値のばらつきを補正するには、実施の形態１で示した式（５）において、左辺のＡが最も０に近くなるように、ビデオ信号の電位Ｖｓｉｇの値に合わせて補正用初期電位Ｖｒｅｓの値を定めればよい。
【００８３】
したがって本発明は、表示する全ての階調において、閾値電圧による電流値のばらつきのみならず、移動度による電流値のばらつきが輝度に反映されるのを十分に防ぐことができる。
【００８４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【００８５】
（実施の形態４）
本実施の形態では、本発明の表示装置の全体的な構成ついて説明する。図７に、本実施の形態の表示装置のブロック図を、一例として示す。
【００８６】
図７に示す表示装置は、発光素子を備えた画素を複数有する画素部５００と、各画素をラインごとに選択する走査線駆動回路５１０と、選択されたラインの画素へのビデオ信号の入力を制御する信号線駆動回路５２０と、選択されたラインの画素への補正用初期電位の入力を制御するリセット線駆動回路５３０とを有する。
【００８７】
図７において信号線駆動回路５２０は、シフトレジスタ５２１、第１のラッチ５２２、第２のラッチ５２３、ＤＡ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ）変換回路５２４を有している。シフトレジスタ５２１には、クロック信号Ｓ−ＣＬＫ、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ５２１は、これらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１のラッチ５２２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。
【００８８】
第１のラッチ５２２にタイミング信号が入力されると、該タイミング信号のパルスに従って、ビデオ信号が順に第１のラッチ５２２に書き込まれ、保持される。なお、第１のラッチ５２２が有する複数の記憶回路に順にビデオ信号を書き込んでも良いが、第１のラッチ５２２が有する複数の記憶回路をいくつかのグループに分け、該グループごとに並行してビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ数を分割数と呼ぶ。例えばラッチ中の記憶回路を４つのグループに分けた場合、４分割で分割駆動することができる。
【００８９】
第１のラッチ５２２の全ての記憶回路への、ビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【００９０】
１ライン期間が終了すると、第２のラッチ５２３に入力されるラッチ信号Ｓ−ＬＳのパルスに従って、第１のラッチ５２２に保持されているビデオ信号が、第２のラッチ５２３に一斉に書き込まれ、保持される。ビデオ信号を第２のラッチ５２３に送出し終えた第１のラッチ５２２には、再びシフトレジスタ５２１からのタイミング信号に従って、次のビデオ信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２のラッチ５２３に書き込まれ、保持されているビデオ信号が、ＤＡ変換回路５２４に入力される。
【００９１】
そしてＤＡ変換回路５２４は、入力されたデジタルのビデオ信号をアナログのビデオ信号に変換し、信号線を介して画素部５００内の各画素に入力する。
【００９２】
なお信号線駆動回路５２０は、シフトレジスタ５２１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
【００９３】
なお図７ではＤＡ変換回路５２４の後段に画素部５００が直接接続されているが、本発明はこの構成に限定されない。画素部５００の前段に、ＤＡ変換回路５２４から出力されたビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
【００９４】
またリセット線駆動回路５３０は信号線駆動回路５２０と同様に、シフトレジスタ５３１、第１のラッチ５３２、第２のラッチ５３３、ＤＡ変換回路５３４を有している。シフトレジスタ５３１には、クロック信号Ｒ−ＣＬＫ、スタートパルス信号Ｒ−ＳＰが入力される。シフトレジスタ５３１は、これらクロック信号Ｒ−ＣＬＫ及びスタートパルス信号Ｒ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、第１のラッチ５３２に出力する。タイミング信号のパルスの出現する順序は、走査方向切り替え信号に従って切り替えるようにしても良い。ただしリセット線駆動回路５３０におけるタイミング信号のパルスの出現する順序は、信号線駆動回路５２０におけるタイミング信号のパルスの出現する順序に合わせて決めるようにする。
【００９５】
第１のラッチ５３２にタイミング信号が入力されると、該タイミング信号のパルスに従って、リセット信号が順に第１のラッチ５３２に書き込まれ、保持される。なお、第１のラッチ５３２が有する複数の記憶回路に順にリセット信号を書き込んでも良いが、第１のラッチ５３２が有する複数の記憶回路をいくつかのグループに分け、該グループごとに並行してリセット信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループ数を分割数と呼ぶ。例えばラッチ中の記憶回路を４つのグループに分けた場合、４分割で分割駆動することができる。
【００９６】
第１のラッチ５３２の全ての記憶回路への、リセット信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【００９７】
１ライン期間が終了すると、第２のラッチ５３３に入力されるラッチ信号Ｒ−ＬＳのパルスに従って、第１のラッチ５３２に保持されているリセット信号が、第２のラッチ５３３に一斉に書き込まれ、保持される。リセット信号を第２のラッチ５３３に送出し終えた第１のラッチ５３２には、再びシフトレジスタ５３１からのタイミング信号に従って、次のリセット信号の書き込みが順次行われる。この２順目の１ライン期間中には、第２のラッチ５３３に書き込まれ、保持されているリセット信号が、ＤＡ変換回路５３４に入力される。
【００９８】
そしてＤＡ変換回路５３４は、入力されたデジタルのリセット信号をアナログのリセット信号に変換する。アナログのリセット信号の電位が、補正用初期電位としてリセット線を介して画素部５００内の各画素に、ＤＡ変換回路５３４から入力される。
【００９９】
なおリセット線駆動回路５３０は、シフトレジスタ５３１の代わりに、パルスが順次シフトする信号を出力することができる別の回路を用いても良い。
【０１００】
なお図７ではＤＡ変換回路５３４の後段に画素部５００が直接接続されているが、本発明はこの構成に限定されない。画素部５００の前段に、ＤＡ変換回路５３４から出力されたリセット信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
【０１０１】
次に、走査線駆動回路５１０の動作について説明する。本発明の表示装置では、画素部５００の各画素に走査線が複数設けられている。走査線駆動回路５１０は選択信号を生成し、該選択信号を複数の各走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、走査線の一つにゲートが接続されたスイッチング用トランジスタがオンになり、画素へのビデオ信号の入力が行われる。また選択信号により画素が選択されると、走査線の一つにゲートが接続された、補正用初期電位の供給を制御するトランジスタがオンになり、画素へのリセット信号の入力が行われる。また選択信号により、上記以外に画素に設けられた、スイッチング素子として機能するトランジスタの、スイッチングが制御される。
【０１０２】
なお、本実施の形態では複数の走査線に入力される選択信号を、全て一の走査線駆動回路５１０で生成している例について述べたが、本発明はこの構成に限定されない。複数の走査線駆動回路５１０で複数の走査線に入力される選択信号の生成を行うようにしても良い。
【０１０３】
なお、画素部５００、走査線駆動回路５１０、信号線駆動回路５２０、リセット線駆動回路５３０は、同じ基板に形成することができるが、いずれかを異なる基板で形成することもできる。
【０１０４】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１０５】
（実施の形態５）
本実施の形態では、本発明の表示装置の全体的な構成ついて説明する。図８に、本実施の形態の表示装置のブロック図を、一例として示す。
【０１０６】
図８に示す本発明の表示装置は、複数の画素を有する画素部６００と、複数の画素をラインごとに選択することができる走査線駆動回路６１０と、選択されたライン内の画素へのビデオ信号の入力を制御する信号線駆動回路６２０と、選択されたライン内の画素へのリセット信号の入力を制御するリセット線駆動回路６３０とを有する。
【０１０７】
信号線駆動回路６２０は、シフトレジスタ６２１と、サンプリング回路６２２と、アナログ信号を記憶することができるラッチ６２３とを少なくとも有する。シフトレジスタ６２１にクロック信号Ｓ−ＣＬＫと、スタートパルス信号Ｓ−ＳＰが入力される。シフトレジスタ６２１はこれらクロック信号Ｓ−ＣＬＫ及びスタートパルス信号Ｓ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、サンプリング回路６２２に入力する。サンプリング回路６２２では、入力されたタイミング信号に従って、信号線駆動回路６２０に入力された１ライン期間分のアナログのビデオ信号をサンプリングする。そして１ライン期間分のビデオ信号が全てサンプリングされると、サンプリングされたビデオ信号はラッチ信号Ｓ−ＬＳに従って一斉にラッチ６２３に出力され、保持される。ラッチ６２３に保持されるビデオ信号は、信号線を介して画素部６００に入力される。
【０１０８】
なお本実施の形態では、サンプリング回路６２２において１ライン期間分のビデオ信号を全てサンプリングした後に、一斉に下段のラッチ６２３にサンプリングされたビデオ信号を入力する場合を例に挙げて説明するが、本発明はこの構成に限定されない。サンプリング回路６２２において各画素に対応するビデオ信号をサンプリングしたら、１ライン期間を待たずに、その都度下段のラッチ６２３にサンプリングされたビデオ信号を入力しても良い。
【０１０９】
またビデオ信号のサンプリングは対応する画素毎に順に行っても良いし、１ライン内の画素をいくつかのグループに分け、各グループに対応する画素ごとに並行して行っても良い。
【０１１０】
なお図８ではラッチ６２３の後段に直接画素部６００が接続されているが、本発明はこの構成に限定されない。画素部６００の前段に、ラッチ６２３から出力されたアナログのビデオ信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
【０１１１】
そして、ラッチ６２３から画素部６００にビデオ信号が入力されるのと並行して、サンプリング回路６２２は次のライン期間に対応するビデオ信号を再びサンプリングすることができる。
【０１１２】
またリセット線駆動回路６３０は信号線駆動回路６２０と同様に、シフトレジスタ６３１と、サンプリング回路６３２と、アナログ信号を記憶することができるラッチ６３３とを少なくとも有する。シフトレジスタ６３１にクロック信号Ｒ−ＣＬＫと、スタートパルス信号Ｒ−ＳＰが入力される。シフトレジスタ６３１はこれらクロック信号Ｒ−ＣＬＫ及びスタートパルス信号Ｒ−ＳＰに従って、パルスが順次シフトするタイミング信号を生成し、サンプリング回路６３２に入力する。サンプリング回路６３２では、入力されたタイミング信号に従って、リセット線駆動回路６３０に入力された１ライン期間分のアナログのリセット信号をサンプリングする。そして１ライン期間分のリセット信号が全てサンプリングされると、サンプリングされたリセット信号はラッチ信号Ｒ−ＬＳに従って一斉にラッチ６３３に出力され、保持される。ラッチ６３３に保持されるリセット信号の電位は、補正用初期電位としてリセット線を介して画素部６００に入力される。
【０１１３】
なお本実施の形態では、サンプリング回路６３２において１ライン期間分のリセット信号を全てサンプリングした後に、一斉に下段のラッチ６３３にサンプリングされたリセット信号を入力する場合を例に挙げて説明するが、本発明はこの構成に限定されない。サンプリング回路６３２において各画素に対応するリセット信号をサンプリングしたら、１ライン期間を待たずに、その都度下段のラッチ６３３にサンプリングされたリセット信号を入力しても良い。
【０１１４】
またリセット信号のサンプリングは対応する画素毎に順に行っても良いし、１ライン内の画素をいくつかのグループに分け、各グループに対応する画素ごとに並行して行っても良い。
【０１１５】
なお図８ではラッチ６３３の後段に直接画素部６００が接続されているが、本発明はこの構成に限定されない。画素部６００の前段に、ラッチ６３３から出力されたアナログのリセット信号に信号処理を施す回路を設けることができる。信号処理を施す回路の一例として、例えば波形を整形することができるバッファなどが挙げられる。
【０１１６】
そして、ラッチ６３３から画素部６００にリセット信号が入力されるのと並行して、サンプリング回路６３２は次のライン期間に対応するリセット信号を再びサンプリングすることができる。
【０１１７】
次に、走査線駆動回路６１０の動作について説明する。本発明の表示装置では、画素部６００の各画素に走査線が複数設けられている。走査線駆動回路６１０は選択信号を生成し、該選択信号を複数の各走査線に入力することで、画素をラインごとに選択する。選択信号により画素が選択されると、走査線の一つにゲートが接続されたスイッチング用トランジスタがオンになり、画素へのビデオ信号の入力が行われる。また選択信号により画素が選択されると、走査線の一つにゲートが接続された、補正用初期電位の供給を制御するトランジスタがオンになり、画素へのリセット信号の入力が行われる。また選択信号により、上記以外に画素に設けられた、スイッチング素子として機能するトランジスタの、スイッチングが制御される。
【０１１８】
なお、本実施の形態では複数の走査線に入力される選択信号を、全て一の走査線駆動回路６１０で生成している例について述べたが、本発明はこの構成に限定されない。複数の走査線駆動回路６１０で複数の走査線に入力される選択信号の生成を行うようにしても良い。
【０１１９】
なお、画素部６００、走査線駆動回路６１０、信号線駆動回路６２０、リセット線駆動回路６３０は、同じ基板に形成することができるが、いずれかを異なる基板で形成することもできる。
【０１２０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２１】
（実施の形態６）
本実施の形態では、１フレーム期間において、初期化期間、補正期間、表示期間の出現するタイミングについて、図９を用いて説明する。
【０１２２】
図９は、初期化期間、補正期間、表示期間の出現するタイミングを示す図である。横軸は時間を示し、縦軸は走査線駆動回路によってラインごとに選択される画素の走査方向を示している。
【０１２３】
図９では、まず初期化期間において、走査線駆動回路により各ラインの画素が順に選択される。そして選択されたラインの画素に、リセット線駆動回路から補正用初期電位が入力される。そして初期化期間における補正用初期電位の入力が終了したラインの画素から順に補正期間が開始され、補正用電圧を取得するための動作が行われる。
【０１２４】
補正期間が終了したら、次に表示期間が開始される。表示期間は、書き込み期間と発光期間とを有する。書き込み期間において、走査線駆動回路により各ラインの画素が順に選択されると、選択されたラインの画素に信号線駆動回路からアナログのビデオ信号が入力される。そして書き込み期間においてビデオ信号の入力が終了したラインの画素から順に発光期間となり、ビデオ信号の電位に従って表示が行われる。フレーム期間は、初期化期間と、補正期間と、表示期間とを有し、前のフレーム期間における表示期間が終了すると、次のフレーム期間の初期化期間が開始される。
【０１２５】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１２６】
（実施の形態７）
本実施の形態では、実施の形態４に示した信号線駆動回路の、より具体的な構成について説明する。
【０１２７】
図１０に、信号線駆動回路の回路図を一例として示す。図１０に示す信号線駆動回路は、シフトレジスタ８０１と、第１のラッチ８０２と、第２のラッチ８０３と、ＤＡ変換回路８０４とを有している。
【０１２８】
シフトレジスタ８０１は、複数のディレイ型フリップフロップ（ＤＦＦ）８０５を有している。そしてシフトレジスタ８０１は、入力されたスタートパルス信号Ｓ−ＳＰ及びクロック信号Ｓ−ＣＬＫに従って、順次パルスがシフトしたタイミング信号を生成し、後段の第１のラッチ８０２に入力する。
【０１２９】
第１のラッチ８０２は複数の記憶回路（ＬＡＴ）８０６を有している。記憶回路８０６の数は、画素部における１ラインの画素数に、ビデオ信号のビット数を掛けた数と同じか、それよりも多いことが望ましい。なお図１０ではビデオ信号のビット数が３である場合を例示しているが、ビデオ信号のビット数はこれに限定されない。そして第１のラッチ８０２は、入力されたタイミング信号のパルスに従って、ビデオ信号を順にサンプリングし、記憶回路８０６にサンプリングしたビデオ信号のデータを書き込む。
【０１３０】
第２のラッチ８０３は複数の記憶回路（ＬＡＴ）８０７を有する。記憶回路８０７の数は、画素部における１ラインの画素数に、ビデオ信号のビット数を掛けた数と同じか、それよりも多いことが望ましい。第１のラッチ８０２において記憶回路８０６に書き込まれたデータは、ラッチ信号Ｓ−ＬＳに従って第２のラッチ８０３が有する記憶回路８０７に書き込まれ、保持される。
【０１３１】
そして記憶回路８０７において保持されているデータは、ビデオ信号として後段のＤＡ変換回路８０４に入力される。ＤＡ変換回路８０４は、入力されたデジタルのビデオ信号をアナログに変換し、後段の画素部に入力する。
【０１３２】
なお本実施の形態では信号線駆動回路の構成について説明したが、リセット線駆動回路も図１０に示した信号線駆動回路と同様の構成を有していても良い。ただしリセット線駆動回路の場合、ビデオ信号の代わりにリセット信号、スタートパルス信号Ｓ−ＳＰ及びクロック信号Ｓ−ＣＬＫの代わりにスタートパルス信号Ｒ−ＳＰ及びクロック信号Ｒ−ＣＬＫ、ラッチ信号Ｓ−ＬＳの代わりにラッチ信号Ｒ−ＬＳを用いる。
【０１３３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例１】
【０１３４】
本実施例では、本発明の表示装置の作製方法について説明する。なお本実施例では薄膜トランジスタ（ＴＦＴ）を半導体素子の一例として示すが、本発明の表示装置に用いられる半導体素子はこれに限定されない。例えばＴＦＴの他に、記憶素子、ダイオード、抵抗、コイル、容量、インダクタなどを用いることができる。
【０１３５】
まず図１１（Ａ）に示すように、耐熱性を有する基板７００上に、絶縁膜７０１、剥離層７０２、絶縁膜７０３と、半導体膜７０４とを順に形成する。絶縁膜７０１、剥離層７０２、絶縁膜７０３及び半導体膜７０４は連続して形成することが可能である。
【０１３６】
基板７００として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレス基板を含む金属基板、またはシリコン基板等の半導体基板を用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板は、上記基板と比較して耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであれば用いることが可能である。
【０１３７】
プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリアミド系合成繊維、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
【０１３８】
なお本実施例では、剥離層７０２を基板７００上の全面に設けているが本発明はこの構成に限定されない。例えばフォトリソグラフィ法などを用いて、基板７００上において剥離層７０２を部分的に形成する様にしても良い。
【０１３９】
絶縁膜７０１、絶縁膜７０３は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁性を有する材料を用いて形成する。
【０１４０】
絶縁膜７０１、絶縁膜７０３は、基板７００中に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体膜７０４中に拡散し、ＴＦＴなどの半導体素子の特性に悪影響を及ぼすのを防ぐために設ける。また絶縁膜７０３は、剥離層７０２に含まれる不純物元素が半導体膜７０４中に拡散するのを防ぎ、なおかつ後の半導体素子を剥離する工程において、半導体素子を保護する役目も有している。さらに絶縁膜７０３により、剥離層７０２における剥離が容易となり、または後の剥離工程において半導体素子や配線に亀裂やダメージが入るのを防ぐことができる。
【０１４１】
絶縁膜７０１、絶縁膜７０３は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜、膜厚５０ｎｍの窒化酸化珪素膜、膜厚１００ｎｍの酸化窒化珪素膜を順に積層して絶縁膜７０３を形成するが、各膜の材質、膜厚、積層数は、これに限定されるものではない。例えば、下層の酸化窒化珪素膜に代えて、膜厚０．５〜３μｍのシロキサン系樹脂をスピンコート法、スリットコーター法、液滴吐出法、印刷法などによって形成しても良い。また、中層の窒化酸化珪素膜に代えて、窒化珪素膜を用いてもよい。また、上層の酸化窒化珪素膜に代えて、酸化珪素膜を用いていても良い。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。
【０１４２】
或いは、剥離層７０２に最も近い、絶縁膜７０３の下層を酸化窒化珪素膜または酸化珪素膜で形成し、中層をシロキサン系樹脂で形成し、上層を酸化珪素膜で形成しても良い。
【０１４３】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
【０１４４】
酸化珪素膜は、シランと酸素の混合ガス、またはＴＥＯＳ（テトラエトキシシラン）と酸素の混合ガスなどを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、シランとアンモニアの混合ガスを用い、プラズマＣＶＤによって形成することができる。また、酸化窒化珪素膜、窒化酸化珪素膜は、代表的には、シランと酸化窒素の混合ガスを用い、プラズマＣＶＤによって形成することができる。
【０１４５】
剥離層７０２は、金属膜、金属酸化膜、金属膜と金属酸化膜とを積層して形成される膜を用いることができる。金属膜と金属酸化膜は、単層であっても良いし、複数の層が積層された積層構造を有していても良い。また、金属膜や金属酸化膜の他に、金属窒化物や金属酸化窒化物を用いてもよい。剥離層７０２は、スパッタ法やプラズマＣＶＤ法等の各種ＣＶＤ法等を用いて形成することができる。
【０１４６】
剥離層７０２に用いられる金属としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）またはイリジウム（Ｉｒ）等が挙げられる。剥離層７０２は、上記金属で形成された膜の他に、上記金属を主成分とする合金で形成された膜、或いは上記金属を含む化合物を用いて形成された膜を用いても良い。
【０１４７】
また剥離層７０２は珪素（Ｓｉ）単体で形成された膜を用いても良いし、珪素（Ｓｉ）を主成分とする化合物で形成された膜を用いても良い。或いは、珪素（Ｓｉ）と上記金属とを含む合金で形成された膜を用いても良い。珪素を含む膜は、非晶質、微結晶、多結晶のいずれでもよい。
【０１４８】
剥離層７０２は、上述した膜を単層で用いても良いし、上述した複数の膜を積層して用いても良い。金属膜と金属酸化膜とが積層された剥離層７０２は、元となる金属膜を形成した後、該金属膜の表面を酸化または窒化させることで形成することができる。具体的には、酸素雰囲気中または酸化窒素雰囲気中で元となる金属膜にプラズマ処理を行ったり、酸素雰囲気中または酸化窒素雰囲気中で金属膜に加熱処理を行ったりすればよい。また元となる金属膜上に接するように、酸化珪素膜または酸化窒化珪素膜を形成することでも、金属膜の酸化を行うことが出来る。また元となる金属膜上に接するように、酸化窒化珪素膜、窒化珪素膜を形成することで、窒化を行うことが出来る。
【０１４９】
金属膜の酸化または窒化を行うプラズマ処理として、プラズマ密度が１×１０１１ｃｍ−３以上、好ましくは１×１０１１ｃｍ−３から９×１０１５ｃｍ−３以下であり、マイクロ波（例えば周波数２．４５ＧＨｚ）などの高周波を用いた高密度プラズマ処理を行っても良い。
【０１５０】
なお元となる金属膜の表面を酸化することで、金属膜と金属酸化膜とが積層した剥離層７０２を形成するようにしても良いが、金属膜を形成した後に金属酸化膜を別途形成するようにしても良い。例えば金属としてタングステンを用いる場合、スパッタ法やＣＶＤ法等により元となる金属膜としてタングステン膜を形成した後、該タングステン膜にプラズマ処理を行う。これにより、金属膜に相当するタングステン膜と、該金属膜に接し、なおかつタングステンの酸化物で形成された金属酸化膜とを、形成することができる。
【０１５１】
なおタングステンの酸化物はＷＯＸで表される。Ｘは２以上３以下の範囲内にあり、Ｘが２の場合（ＷＯ２）、Ｘが２．５の場合（Ｗ２Ｏ５）、Ｘが２．７５の場合（Ｗ４Ｏ１１）、Ｘが３の場合（ＷＯ３）となる。タングステンの酸化物を形成するにあたりＸの値に特に制約はなく、エッチングレート等をもとにＸの値を定めれば良い。
【０１５２】
半導体膜７０４は、絶縁膜７０３を形成した後、大気に曝さずに形成することが望ましい。半導体膜７０４の膜厚は２０〜２００ｎｍ（望ましくは４０〜１７０ｎｍ、好ましくは５０〜１５０ｎｍ）とする。なお半導体膜７０４は、非晶質半導体であっても良いし、セミアモルファス半導体であっても良いし、多結晶半導体であっても良い。また半導体は珪素だけではなくシリコンゲルマニウムも用いることができる。シリコンゲルマニウムを用いる場合、ゲルマニウムの濃度は０．０１〜４．５ａｔｏｍｉｃ％程度であることが好ましい。
【０１５３】
なおセミアモルファス半導体とは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。このセミアモルファス半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体中に分散させて存在せしめることが可能である。セミアモルファス半導体は、そのラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端化させるために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ここでは便宜上、このような半導体をセミアモルファス半導体（ＳＡＳ）と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体が得られる。
【０１５４】
またＳＡＳは珪素を含む気体をグロー放電分解することにより得ることができる。代表的な珪素を含む気体としては、ＳｉＨ４であり、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪素を含む気体を希釈して用いることで、ＳＡＳの形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪素を含む気体を希釈することが好ましい。またさらに、珪素を含む気体中に、ＣＨ４、Ｃ２Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。
【０１５５】
例えば、ＳｉＨ４にＨ２を添加したガスを用いる場合、或いはＳｉＨ４にＦ２を添加したガスを用いる場合、形成したセミアモルファス半導体を用いてＴＦＴを作製すると、該ＴＦＴのサブスレッショルド係数（Ｓ値）を０．３５Ｖ／ｄｅｃ以下、代表的には０．２５〜０．０９Ｖ／ｄｅｃとし、移動度を１０ｃｍ２／Ｖｓｅｃとすることができる。
【０１５６】
なお半導体膜７０４は、公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、基板７００として石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニールを組み合わせた結晶法を用いても良い。
【０１５７】
例えばレーザ結晶化を用いる場合、レーザ結晶化の前に、レーザに対する半導体膜７０４の耐性を高めるために、５５０℃、４時間の加熱処理を該半導体膜７０４に対して行なう。そして連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波のレーザ光を照射することで、大粒径の結晶を得ることができる。例えば、代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を用いるのが望ましい。具体的には、連続発振のＹＶＯ４レーザから射出されたレーザ光を非線形光学素子により高調波に変換し、出力１０Ｗのレーザ光を得る。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、半導体膜７０４に照射する。このときのパワー密度は０．０１〜１００ＭＷ／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度を１０〜２０００ｃｍ／ｓｅｃ程度とし、照射する。
【０１５８】
連続発振の気体レーザとして、Ａｒレーザ、Ｋｒレーザなどを用いることが出来る。また連続発振の固体レーザとして、ＹＡＧレーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、フォルステライト（Ｍｇ２ＳｉＯ４）レーザ、ＧｄＶＯ４レーザ、Ｙ２Ｏ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザなどを用いることが出来る。
【０１５９】
またパルス発振のレーザとして、例えばＡｒレーザ、Ｋｒレーザ、エキシマレーザ、ＣＯ２レーザ、ＹＡＧレーザ、Ｙ２Ｏ３レーザ、ＹＶＯ４レーザ、ＹＬＦレーザ、ＹＡｌＯ３レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レーザまたは金蒸気レーザを用いることができる。
【０１６０】
また、パルス発振のレーザ光の発振周波数を１０ＭＨｚ以上とし、通常用いられている数十Ｈｚ〜数百Ｈｚの周波数帯よりも著しく高い周波数帯を用いてレーザ結晶化を行なっても良い。パルス発振でレーザ光を半導体膜７０４に照射することで半導体膜７０４が溶融してから半導体膜７０４が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われている。よって上記周波数を用いることで、半導体膜７０４がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。したがって、半導体膜７０４中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜７０４が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って連続的に成長した単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜７０４の形成が可能となる。
【０１６１】
なおレーザ結晶化は、連続発振の基本波のレーザ光と連続発振の高調波のレーザ光とを並行して照射するようにしても良いし、連続発振の基本波のレーザ光とパルス発振の高調波のレーザ光とを並行して照射するようにしても良い。
【０１６２】
なお、希ガスや窒素などの不活性ガス雰囲気中でレーザ光を照射するようにしても良い。これにより、レーザ光照射による半導体表面の荒れを抑えることができ、界面準位密度のばらつきによって生じる閾値のばらつきを抑えることができる。
【０１６３】
上述したレーザ光の照射により、結晶性がより高められた半導体膜７０４が形成される。なお、予め半導体膜７０４に、スパッタ法、プラズマＣＶＤ法、熱ＣＶＤ法などで形成した多結晶半導体を用いるようにしても良い。
【０１６４】
また本実施例では半導体膜７０４を結晶化しているが、結晶化せずに非晶質半導体膜または微結晶半導体膜のまま、後述のプロセスに進んでも良い。非晶質半導体、微結晶半導体を用いたＴＦＴは、多結晶半導体を用いたＴＦＴよりも作製工程が少ない分、コストを抑え、歩留まりを高くすることができるというメリットを有している。
【０１６５】
非晶質半導体は、珪素を含む気体をグロー放電分解することにより得ることができる。珪素を含む気体としては、ＳｉＨ４、Ｓｉ２Ｈ６が挙げられる。この珪素を含む気体を、水素、水素及びヘリウムで希釈して用いても良い。
【０１６６】
次に半導体膜７０４に対して、ｐ型を付与する不純物元素又はｎ型を付与する不純物元素を低濃度に添加するチャネルドープを行う。チャネルドープは半導体膜７０４全体に対して行っても良いし、半導体膜７０４の一部に対して選択的に行っても良い。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、不純物元素として、ボロン（Ｂ）を用い、当該ボロンが１×１０１６〜５×１０１７／ｃｍ３の濃度で含まれるよう添加する。
【０１６７】
次に図１１（Ｂ）に示すように、半導体膜７０４を所定の形状に加工（パターニング）し、島状の半導体膜７０５〜７０８を形成する。そして図１１（Ｃ）に示すように、島状の半導体膜７０５〜７０８を用いたＴＦＴ７０９〜７１２を形成する。なおＴＦＴ７０９〜７１２は、公知の方法を用いて作製することができる。
【０１６８】
次に図１２（Ａ）に示すように、ＴＦＴ７０９〜７１２を覆うように絶縁膜７１３を形成する。絶縁膜７１３は必ずしも設ける必要はないが、絶縁膜７１３を形成することで、アルカリ金属やアルカリ土類金属などの不純物がＴＦＴ７０９〜７１２へ侵入するのを防ぐことが出来る。具体的に絶縁膜７１３として、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などを用いるのが望ましい。本実施例では、膜厚６００ｎｍ程度の酸化窒化珪素膜を、絶縁膜７１３として用いる。この場合、水素化の工程は、該酸化窒化珪素膜形成後に行っても良い。
【０１６９】
次に、ＴＦＴ７０９〜７１２を覆うように、絶縁膜７１３上に絶縁膜７１４を形成する。絶縁膜７１４は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜７１４を形成しても良い。
【０１７０】
絶縁膜７１４の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１７１】
次に島状の半導体膜７０５〜７０８がそれぞれ一部露出するように絶縁膜７１３及び絶縁膜７１４に開口部を形成する。そして、該開口部を介して島状の半導体膜７０５〜７０８に接する導電膜７２５〜７３２を形成する。開口部形成時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
【０１７２】
導電膜７２５〜７３２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜７２５〜７３２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜７２５〜７３２は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
【０１７３】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜７２５〜７３２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜７２５〜７３２をパターニングするとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５重量％程度のＣｕを混入させても良い。
【０１７４】
導電膜７２５〜７３２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、島状の半導体膜７０５〜７０８上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜７２５〜７３２と島状の半導体膜７０５〜７０８が良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜７２５〜７３２を下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンの５層構造とすることが出来る。
【０１７５】
なお、導電膜７２５、７２６はｎチャネル型ＴＦＴ７０９の高濃度不純物領域７１５に接続されている。導電膜７２７、７２８はｎチャネル型ＴＦＴ７１０の高濃度不純物領域７１６に接続されている。導電膜７２９、７３０はｎチャネル型ＴＦＴ７１１の高濃度不純物領域７１７に接続されている。導電膜７３１、７３２はｐチャネル型ＴＦＴ７１２の高濃度不純物領域７１８に接続されている。
【０１７６】
次に図１２（Ｂ）に示すように、導電膜７２５〜７３２を覆うように、絶縁膜７１４上に保護層７４０を形成した後、保護層７４０にシート材７４１を貼り合わせる。保護層７４０は、後に剥離層７０２を境にして基板７００を剥離する際に、絶縁膜７１４、導電膜７２５〜７３２を保護することができる材料を用いる。例えば、水またはアルコール類に可溶なエポキシ系、アクリレート系、シリコン系の樹脂を全面に塗布することで保護層７４０を形成することができる。
【０１７７】
本実施例では、スピンコート法で水溶性樹脂（東亜合成製：ＶＬ−ＷＳＨＬ１０）を膜厚３０μｍとなるように絶縁膜７１４及び導電膜７２５〜７３２上に塗布し、仮硬化させるために２分間の露光を行ったあと、紫外線を裏面から２．５分、表面から１０分、合計１２．５分の露光を行って本硬化させて、保護層７４０を形成する。なお、複数の有機樹脂を積層する場合、有機樹脂どうしでは使用している溶媒によって塗布または焼成時に一部溶解する、密着性が高くなりすぎるなどの恐れがある。従って、絶縁膜７１４と保護層７４０を共に同じ溶媒に可溶な有機樹脂を用いる場合、後の工程において保護層７４０の除去がスムーズに行なわれるように、絶縁膜７１４を覆うように、無機絶縁膜（窒化珪素膜、窒化酸化珪素膜、ＡｌＮＸ膜、またはＡｌＮＸＯＹ膜）を形成しておくことが好ましい。
【０１７８】
次に図１２（Ｃ）に示すように、絶縁膜７０３から絶縁膜７１４上に形成された導電膜７２５〜７３２までの、ＴＦＴに代表される半導体素子や各種導電膜を含む層（以下、素子層７４２と記す）と、保護層７４０及びシート材７４１とを、基板７００から剥離する。本実施例では、物理的な力を用いて基板７００から素子層７４２と、保護層７４０とを剥離する。剥離層７０２は、全て除去せず一部が残存した状態であっても良い。上記剥離は、例えば人間の手や把治具で引き剥がす処理や、ローラーを回転させながら分離する処理で行うことが可能である。
【０１７９】
本実施例では、剥離層に金属酸化膜を用い、物理的手段により素子層７４２を剥離する方法を用いているが、本発明で用いられる剥離方法はこれに限定されない。例えば、透光性を有する基板７００を用い、剥離層７０２に水素を含む非晶質珪素を用い、基板７００側から剥離層７０２にレーザビームを照射して、非晶質珪素に含まれる水素を気化させて、基板７００を素子層７４２から剥離する方法を用いても良い。
【０１８０】
また上記剥離は、剥離層７０２のエッチングを用いた方法で行っても良い。この場合、剥離層７０２が一部露出するように溝を形成する。溝は、ダイシング、スクライビング、ＵＶ光を含むレーザ光を用いた加工、フォトリソグラフィ法などにより、形成される。溝は、剥離層７０２が露出する程度の深さを有していれば良い。そしてエッチングガスとしてフッ化ハロゲンを用い、該ガスを溝から導入する。本実施例では、例えばＣｌＦ３（三フッ化塩素）を用い、温度：３５０℃、流量：３００ｓｃｃｍ、気圧：８００Ｐａ、時間：３ｈの条件で行なう。また、ＣｌＦ３ガスに窒素を混ぜたガスを用いても良い。ＣｌＦ３等のフッ化ハロゲンを用いることで、剥離層７０２が選択的にエッチングされ、基板７００を素子層７４２から剥離することができる。なおフッ化ハロゲンは、気体であっても液体であってもどちらでも良い。
【０１８１】
また、基板を機械的に研磨し除去する方法や、基板をＨＦ等の溶液を用いて溶解し基板を除去する方法を用いることで、素子層７４２を基板７００から剥離することができる。この場合、剥離層７０２を用いる必要はない。
【０１８２】
次に図１３（Ａ）に示すように、素子層７４２の上記剥離により露出した面側に支持基板７４３を貼り合わせる。そして、素子層７４２及び保護層７４０をシート材７４１から剥離した後、保護層７４０を除去する。
【０１８３】
支持基板７４３として、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、可撓性を有する紙またはプラスチックなどの有機材料を用いることができる。または支持基板７４３として、フレキシブルな無機材料を用いていても良い。プラスチック基板は、極性基のついたポリノルボルネンからなるＡＲＴＯＮ（ＪＳＲ製）を用いることができる。また、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリアミド系樹脂、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
【０１８４】
次に、絶縁膜７１４及び導電膜７２５〜７３２を覆うように、後に画素電極７４５となる導電膜を形成する。本実施例ではスパッタ法を用い、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）で透光性を有する導電膜を形成した。なおＩＴＳＯの他、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）など、ＩＴＳＯ以外の透光性酸化物導電材料を導電膜に用いても良い。また上記導電膜として、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタン膜とアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で画素電極７４５側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
【０１８５】
ＩＴＳＯを用いる場合、ターゲットとしてＩＴＯに酸化珪素が２〜１０重量％含まれたものを用いることができる。具体的に本実施例では、Ｉｎ２Ｏ３と、ＳｎＯ２と、ＳｉＯ２とが８５：１０：５の重量％の割合で含むターゲットを用い、Ａｒの流量を５０ｓｃｃｍ、Ｏ２の流量を３ｓｃｃｍ、スパッタ圧力を０．４Ｐａ、スパッタ電力を１ｋＷ、成膜速度３０ｎｍ／ｍｉｎとし、１０５ｎｍの膜厚で、導電膜を形成した。
【０１８６】
なお、画素電極７４５となる導電膜に、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、画素電極７４５となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１８７】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの２種以上の共重合体などがあげられる。
【０１８８】
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリＮ−メチルピロール、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
【０１８９】
上記導電性高分子を、単独で導電性組成物として画素電極７４５に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。
【０１９０】
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。
【０１９１】
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
【０１９２】
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。
【０１９３】
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アミン化合物等を挙げることができる。
【０１９４】
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により画素電極７４５となる薄膜を形成することができる。
【０１９５】
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
【０１９６】
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
【０１９７】
導電膜を形成した後、その表面が平坦化されるように、ＣＭＰ法、ポリビニルアルコール系の多孔質体による拭浄などで研磨しておいても良い。
【０１９８】
次に、図１３（Ｂ）に示すように、導電膜をパターニングすることで、導電膜７３２に接続された画素電極７４５を形成する。そして、導電膜７２５〜７３２と、画素電極７４５の一部とを覆うように、絶縁膜７１４上に、開口部を有する隔壁７５０を形成する。隔壁７５０の開口部において画素電極７４５はその一部が露出している。隔壁７５０は、有機樹脂膜、無機絶縁膜またはシロキサン系絶縁膜を用いて形成することができる。有機樹脂膜ならば、例えばアクリル、ポリイミド、ポリアミドなど、無機絶縁膜ならば酸化珪素、窒化酸化珪素などを用いることができる。特に感光性の有機樹脂膜を隔壁７５０に用い、画素電極７４５上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成することで、画素電極７４５と後に形成される共通電極７４６とが接続してしまうのを防ぐことができる。このとき、マスクを液滴吐出法または印刷法で形成することができる。また隔壁７５０自体を、液滴吐出法または印刷法で形成することもできる。
【０１９９】
次に電界発光層７５１を形成する前に、隔壁７５０及び画素電極７４５に吸着した水分や酸素等を除去するために、大気雰囲気下で加熱処理または真空雰囲気下で加熱処理（真空ベーク）を行なっても良い。具体的には、基板の温度を２００℃〜４５０℃、好ましくは２５０〜３００℃で、０．５〜２０時間程度、真空雰囲気下で加熱処理を行なう。望ましくは３×１０−７Ｔｏｒｒ以下とし、可能であるならば３×１０−８Ｔｏｒｒ以下とするのが最も望ましい。そして、真空雰囲気下で加熱処理を行なった後に電界発光層７５１を成膜する場合、電界発光層７５１を成膜する直前まで当該基板を真空雰囲気下に置いておくことで、信頼性をより高めることができる。また真空ベークの前または後に、画素電極７４５に紫外線を照射してもよい。
【０２００】
そして、隔壁７５０の開口部において画素電極７４５と接するように、電界発光層７５１を形成する。電界発光層７５１は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層７５１におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、陰極に相当する画素電極７４５上に、電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極７４５が陽極に相当する場合は、電界発光層７５１を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
【０２０１】
また電界発光層７５１は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
【０２０２】
そして電界発光層７５１を覆うように、共通電極７４６を形成する。共通電極７４６は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を共通電極７４６に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。
【０２０３】
隔壁７５０の開口部において、画素電極７４５と電界発光層７５１と共通電極７４６が重なり合うことで、発光素子７６０が形成されている。
【０２０４】
なお、発光素子７６０からの光の取り出しは、画素電極７４５側からであっても良いし、共通電極７４６側からであっても良いし、その両方からであっても良い。上記３つの構成にうち、目的とする構成に合わせて、画素電極７４５、共通電極７４６ぞれぞれの材料及び膜厚を選択するようにする。本実施例のように共通電極７４６側から光の取り出す場合、画素電極７４５側から光の取り出す場合に比べて、より低い消費電力でより高い輝度を得ることができる。
【０２０５】
なお発光素子７６０を形成したら、共通電極７４６上に、絶縁膜を形成しても良い。該絶縁膜は、水分や酸素などの発光素子の劣化を促進させる原因となる物質を、他の絶縁膜と比較して透過させにくい膜を用いる。代表的には、例えばＤＬＣ膜、窒化炭素膜、ＲＦスパッタ法で形成された窒化珪素膜等を用いるのが望ましい。また上述した水分や酸素などの物質を透過させにくい膜と、該膜に比べて水分や酸素などの物質を透過させやすい膜とを積層させて、上記絶縁膜として用いることも可能である。
【０２０６】
なお実際には、図１３（Ｂ）に示す状態まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化樹脂フィルム等）やカバー材でパッケージング（封入）することが好ましい。
【０２０７】
上記プロセスを経て、本発明の表示装置が作製される。
【０２０８】
なお本実施例では素子層７４２を基板７００から剥離して利用する例を示しているが、剥離層７０２を設けずに、基板７００上に上述の素子層７４２を作製し、表示装置として利用しても良い。
【０２０９】
なお本実施例では薄膜トランジスタを例に挙げて説明しているが、本発明はこの構成に限定されない。薄膜トランジスタの他に、単結晶シリコンを用いて形成されたトランジスタ、ＳＯＩを用いて形成されたトランジスタなども用いることができる。また、有機半導体を用いたトランジスタであっても良いし、カーボンナノチューブを用いたトランジスタであってもよい。
【０２１０】
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
【実施例２】
【０２１１】
本実施例では、半導体基板（ボンド基板）から支持基板（ベース基板）に転置した半導体膜を用いて半導体素子を形成する、本発明の表示装置の作製方法について説明する。
【０２１２】
まず図１４（Ａ）に示すように、ボンド基板９００上に絶縁膜９０１を形成する。絶縁膜９０１は、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜９０１は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。例えば本実施例では、ボンド基板９００に近い側から、窒素よりも酸素の含有量が高い窒化酸化珪素、酸素よりも窒素の含有量が高い窒化酸化珪素の順に積層された絶縁膜９０１を用いる。
【０２１３】
例えば酸化珪素を絶縁膜９０１として用いる場合、絶縁膜９０１はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。この場合、絶縁膜９０１の表面を酸素プラズマ処理で緻密化しても良い。また、窒化珪素を絶縁膜９０１として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。また、窒化酸化珪素を絶縁膜９０１として用いる場合、シランとアンモニアの混合ガス、またはシランと酸化窒素の混合ガスを用い、プラズマＣＶＤ等の気相成長法によって形成することができる。
【０２１４】
また絶縁膜９０１として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【０２１５】
次に図１４（Ａ）に示すように、ボンド基板９００に、矢印で示すように水素又は希ガス、或いは水素イオン又は希ガスイオンを注入し、ボンド基板９００の表面から一定の深さの領域に、微小ボイドを有する欠陥層９０２を形成する。欠陥層９０２が形成される位置は、上記注入の加速電圧によって決まる。そして欠陥層９０２の位置により、ボンド基板９００からベース基板９０４に転置する半導体膜９０８の厚さが決まるので、注入の加速電圧は半導体膜９０８の厚さを考慮して行う。当該半導体膜９０８の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。例えば水素をボンド基板９００に注入する場合、ドーズ量は１×１０１６乃至１×１０１７／ｃｍ２とするのが望ましい。
【０２１６】
なお、欠陥層９０２を形成する上記工程において、ボンド基板９００に高い濃度の水素又は希ガス、或いは水素イオン又は希ガスイオンを注入するので、ボンド基板９００の表面が粗くなってしまい、ベース基板９０４との間における接合で十分な強度が得られない場合がある。絶縁膜９０１を設けることで、水素又は希ガス、或いは水素と希ガスのイオンを注入する際にボンド基板９００の表面が保護され、ベース基板９０４とボンド基板９００の間における接合を良好に行うことが出来る。
【０２１７】
次に図１４（Ｂ）に示すように、絶縁膜９０１上に絶縁膜９０３を形成する。絶縁膜９０３は、絶縁膜９０１と同様に、酸化珪素、窒化酸化珪素、窒化珪素等の絶縁性を有する材料を用いて形成する。絶縁膜９０３は、単数の絶縁膜を用いたものであっても、複数の絶縁膜を積層して用いたものであっても良い。また絶縁膜９０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。本実施例では、絶縁膜９０３として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いる。
【０２１８】
なお絶縁膜９０１または絶縁膜９０３に窒化珪素、窒化酸化珪素などのバリア性の高い絶縁膜を用いることで、後に形成される半導体膜９０９にアルカリ金属やアルカリ土類金属などの不純物がベース基板９０４から入るのを防ぐことができる。
【０２１９】
なお本実施例では、欠陥層９０２を形成した後に絶縁膜９０３を形成しているが、絶縁膜９０３は必ずしも設ける必要はない。ただし絶縁膜９０３は欠陥層９０２を形成した後に形成されるので、欠陥層９０２を形成する前に形成される絶縁膜９０１よりも、その表面の平坦性は高い。よって、絶縁膜９０３を形成することで、後に行われる接合の強度をより高めることができる。
【０２２０】
次に、ボンド基板９００とベース基板９０４とを接合により貼り合わせる前に、ボンド基板９００に水素化処理を行うようにしても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０２２１】
そして図１４（Ｃ）に示すように、ボンド基板９００と、ベース基板９０４とを、絶縁膜９０３を間に挟むように重ねて、図１４（Ｄ）に示すように貼り合わせる。絶縁膜９０３とベース基板９０４とが接合することで、ボンド基板９００とベース基板９０４とを貼り合わせることができる。
【０２２２】
接合の形成はファン・デル・ワールス力を用いて行われているため、室温でも強固な接合が形成される。なお、上記接合は低温で行うことが可能であるため、ベース基板９０４は様々なものを用いることが可能である。例えばベース基板９０４としては、アルミノシリケートガラス、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラス基板の他、石英基板、サファイア基板などの基板を用いることが出来る。さらにベース基板９０４として、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを用いることができる。
【０２２３】
なお、ベース基板９０４の表面にも絶縁膜を形成しておき、該絶縁膜と絶縁膜９０３との間で接合を行うようにしても良い。この場合、ベース基板９０４として上述したものの他に、ステンレス基板を含む金属基板を用いても良い。また、プラスチック等の可撓性を有する合成樹脂からなる基板は、上記基板と比較して耐熱温度が一般的に低い傾向にあるが、作製工程における処理温度に耐え得るのであればベース基板９０４として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
【０２２４】
ボンド基板９００として、シリコン、ゲルマニウムなどの単結晶半導体基板または多結晶半導体基板を用いることができる。その他に、ガリウムヒ素、インジウムリンなどの化合物半導体で形成された単結晶半導体基板または多結晶半導体基板を、ボンド基板９００として用いることができる。またボンド基板９００として、結晶格子に歪みを有するシリコン、シリコンに対しゲルマニウムが添加されたシリコンゲルマニウムなどの半導体基板を用いていても良い。歪みを有するシリコンは、シリコンよりも格子定数の大きいシリコンゲルマニウムまたは窒化珪素上における成膜により、形成することができる。
【０２２５】
なおベース基板９０４とボンド基板９００とを貼り合わせた後に、加熱処理又は加圧処理を行っても良い。加熱処理又は加圧処理を行うことで接合の強度を向上させることができる。
【０２２６】
上記接合を行った後、熱処理を行うことにより、欠陥層９０２において隣接する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、図１５（Ａ）に示すように、欠陥層９０２においてボンド基板９００が劈開し、ボンド基板９００の一部であった半導体膜９０８が乖離する。熱処理の温度はベース基板９０４の耐熱温度以下で行うことが好ましく、例えば４００℃乃至６００℃の範囲内で熱処理を行えば良い。この剥離により、半導体膜９０８が、絶縁膜９０１及び絶縁膜９０３と共にベース基板９０４に転置される。その後、絶縁膜９０３とベース基板９０４の接合をさらに強固にするため、４００℃乃至６００℃の熱処理を行うのが好ましい。
【０２２７】
半導体膜９０８の結晶面方位はボンド基板９００の面方位によって制御することができる。形成する半導体素子に適した結晶面方位を有するボンド基板９００を、適宜選択して用いればよい。またトランジスタの移動度は半導体膜９０８の結晶面方位によって異なる。より移動度の高いトランジスタを得たい場合、チャネルの向きと結晶面方位とを考慮し、ボンド基板９００の貼り合わせの方向を定めるようにする。
【０２２８】
次に、転置された半導体膜９０８の表面を平坦化する。平坦化は必ずしも必須ではないが、平坦化を行うことで、後に形成されるトランジスタにおいて半導体膜９０８とゲート絶縁膜の界面の特性を向上させることが出来る。具体的に平坦化は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、行うことができる。半導体膜９０８の厚さは、上記平坦化により薄膜化される。
【０２２９】
なお本実施例では、欠陥層９０２の形成により半導体膜９０８をボンド基板９００から剥離するスマートカット法を用いる場合について示すが、ＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）、誘電体分離法、ＰＡＣＥ（Ｐｌａｓｍａ  Ａｓｓｉｓｔｅｄ  Ｃｈｅｍｉｃａｌ  Ｅｔｃｈｉｎｇ）法などの、他の貼り合わせ法を用いて半導体膜９０８をベース基板９０４に貼り合わせるようにしても良い。
【０２３０】
次に、図１５（Ｂ）に示すように、半導体膜９０８を所望の形状に加工（パターニング）することで、島状の半導体膜９０９を形成する。
【０２３１】
上記工程を経て形成された半導体膜９０９を用い、本発明はトランジスタ等の各種半導体素子を形成することが出来る。図１５（Ｃ）には、半導体膜９０９を用いて形成されたトランジスタ９１０を例示している。
【０２３２】
上述した作製方法を用いることで、本発明の表示装置が有する半導体素子を作製することができる。
【０２３３】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例３】
【０２３４】
本実施例では、本発明の表示装置の外観について、図１６を用いて説明する。図１６（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第１の基板と第２の基板の間にシール材で封止したパネルの上面図であり、図１６（Ｂ）は、図１６（Ａ）のＡ−Ａ’における断面図に相当する。
【０２３５】
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、走査線駆動回路４００４と、リセット線駆動回路４０３０とを囲むように、シール材４０２０が設けられている。また画素部４００２、信号線駆動回路４００３及び走査線駆動回路４００４の上に、第２の基板４００６が設けられている。よって画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４及びリセット線駆動回路４０３０は、第１の基板４００１と第２の基板４００６の間において、シール材４０２０により、充填材４００７と共に密封されている。
【０２３６】
また第１の基板４００１上に設けられた画素部４００２、信号線駆動回路４００３、走査線駆動回路４００４及びリセット線駆動回路４０３０は、それぞれトランジスタを複数有している。図１６（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ４００８と、画素部４００２に含まれる駆動用トランジスタ４００９と、リセット線駆動回路４０３０に含まれるトランジスタ４０１０とを例示している。
【０２３７】
また発光素子４０１１は、駆動用トランジスタ４００９のソース領域またはドレイン領域と接続されている配線４０１７の一部を、その画素電極として用いている。また発光素子４０１１は、画素電極の他に共通電極４０１２と電界発光層４０１３を有している。なお発光素子４０１１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は適宜変えることができる。
【０２３８】
また信号線駆動回路４００３、走査線駆動回路４００４、リセット線駆動回路４０３０または画素部４００２に与えられる各種信号及び電圧は、図１６（Ｂ）に示す断面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４０１６から供給されている。
【０２３９】
本実施例では、接続端子４０１６が、発光素子４０１１が有する共通電極４０１２と同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導電膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲート電極と、同じ導電膜から形成されている。
【０２４０】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して電気的に接続されている。
【０２４１】
なお、第１の基板４００１、第２の基板４００６として、ガラス、金属（代表的にはステンレス）、セラミックス、プラスチックを用いることができる。但し、発光素子４０１１からの光の取り出し方向に位置する第２の基板４００６は、透光性を有していなければならない。よって第２の基板４００６は、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用いることが望ましい。
【０２４２】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができる。本実施例では充填材４００７として窒素を用いる例を示している。
【０２４３】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【実施例４】
【０２４４】
本発明の表示装置は、ビデオカメラ、デジタルスチルカメラ等のカメラ、携帯電話、携帯型ゲーム機または電子書籍等の電子機器が有する表示部として用いることができる。その他、本発明の表示装置を用いることができる電子機器として、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。これら電子機器の具体例を図１７に示す。
【０２４５】
図１７（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２に本発明の表示装置を用いることで、輝度のばらつきが小さいため鮮明な画像を表示することができる携帯電話が得られる。
【０２４６】
図１７（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０２に本発明の表示装置を用いることで、輝度のばらつきが小さいため鮮明な画像を表示することができるビデオカメラが得られる。
【０２４７】
図１７（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を有する。表示部２４０２に本発明の表示装置を用いることで、輝度のばらつきが小さいため鮮明な画像を表示することができる映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置が含まれる。
【０２４８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０２４９】
本実施例は、上記実施の形態または実施例と適宜組み合わせて実施することが可能である。
【図面の簡単な説明】
【０２５０】
【図１】１Ａは本発明の表示装置の構成を示すブロック図であり、１Ｂは本発明の表示装置が有する画素の回路図。
【図２】各期間における画素内の接続構成を示す図。
【図３】ゲート電圧Ｖｇｓの時間変化を示す図。
【図４】ゲート電圧Ｖｇｓの時間変化を示す図。
【図５】本発明の表示装置が有する画素の回路図及びタイミングチャート。
【図６】本発明の表示装置が有する画素の回路図及びタイミングチャート。
【図７】本発明の表示装置の構成を示すブロック図。
【図８】本発明の表示装置の構成を示すブロック図。
【図９】１フレーム期間において、初期化期間、補正期間、表示期間の出現するタイミングを示す図。
【図１０】本発明の表示装置が有する信号線駆動回路の構成を示すブロック図。
【図１１】本発明の表示装置の作製方法を示す図。
【図１２】本発明の表示装置の作製方法を示す図。
【図１３】本発明の表示装置の作製方法を示す図。
【図１４】本発明の表示装置の作製方法を示す図。
【図１５】本発明の表示装置の作製方法を示す図。
【図１６】本発明の表示装置の上面図及び断面図。
【図１７】本発明の表示装置を用いた電子機器の図。
【符号の説明】
【０２５１】
１０１    画素
１０２    信号線駆動回路
１０３    リセット線駆動回路
１０４    発光素子
１０５    駆動用トランジスタ
１０６    スイッチング用トランジスタ
１０７    トランジスタ
１０８    トランジスタ
１０９    トランジスタ
１１０    容量
２００    画素
２０１    発光素子
２０２    駆動用トランジスタ
２０３    スイッチング用トランジスタ
２０４    トランジスタ
２０５    トランジスタ
２０６    トランジスタ
２０７    容量
２０８    容量
３００    画素
３０１    発光素子
３０２    駆動用トランジスタ
３０３    スイッチング用トランジスタ
３０４    トランジスタ
３０５    トランジスタ
３０６    トランジスタ
３０７    容量
３０８    容量
３０９    トランジスタ
３１０    トランジスタ
４０１    グラフ
４０２    グラフ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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