(57)【特許請求の範囲】
【請求項１】
チャネル領域を有する基板と、
前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられた前記ゲート電極と、
前記基板中の、前記チャネル領域に隣接したソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が９０atomic％より高く、ホウ素濃度が１Ｅ２０cm−３より高いホウ素ドープしたゲルマニウムレイヤと、
前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを有する、トランジスタデバイス。
【請求項２】
前記デバイスはプレーナ又はＦｉｎＦＥＴトランジスタの一方である、
請求項１に記載のトランジスタデバイス。
【請求項３】
前記デバイスはＰＭＯＳトランジスタを含む、
請求項１または２に記載のトランジスタデバイス。
【請求項４】
レイヤ間絶縁体をさらに含む、
請求項１ないし３いずれか一項に記載のトランジスタデバイス。
【請求項５】
前記基板と、前記ソース及びドレイン領域との間の勾配バッファと、
前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間の勾配バッファと
のうち少なくとも一方を含む、請求項１ないし４いずれか一項に記載のトランジスタデバイス。
【請求項６】
前記ソース及びドレイン領域と前記ホウ素ドープしたゲルマニウムレイヤとの間の勾配バッファは、前記ソース及びドレイン領域とコンパチブルなベース濃度から９５atomic％を越える高い濃度までの勾配を有するゲルマニウム濃度を有する、
請求項５に記載のトランジスタデバイス。
【請求項７】
前記高い濃度は純粋なゲルマニウムを反映する、
請求項６に記載のトランジスタデバイス。
【請求項８】
前記ソース及びドレイン領域と前記ホウ素ドープしたゲルマニウムレイヤとの間の勾配バッファは、前記ソース及びドレイン領域とコンパチブルなベース濃度から１Ｅ２０cm−３を越える高い濃度までの勾配を有するホウ素濃度を有する、
請求項５乃至７いずれか一項に記載のトランジスタデバイス。
【請求項９】
前記ホウ素ドープしたゲルマニウムレイヤは、勾配濃度を有するゲルマニウムとホウ素の少なくとも一方を有する、
請求項１ないし８いずれか一項に記載のトランジスタデバイス。
【請求項１０】
前記ソース及びドレイン領域は、ゲルマニウム濃度が前記基板とコンパチブルなベースレベル濃度から５０atomic％を越える高い濃度まで傾斜したシリコンゲルマニウムを有し、前記ホウ素ドープしたゲルマニウムレイヤは９５atomic％を越えるゲルマニウム濃度を有する、
請求項１ないし９いずれか一項に記載のトランジスタデバイス。
【請求項１１】
前記ソース及びドレイン領域は、ホウ素濃度が前記基板とコンパチブルなベースレベル濃度から１Ｅ２０cm−３を越える高い濃度まで傾斜した、ホウ素ドープしたシリコンゲルマニウムを有する、
請求項１ないし１０いずれか一項に記載のトランジスタデバイス。
【請求項１２】
前記ソース及びドレイン領域はシリコン又はシリコンゲルマニウムを有し、
前記デバイスは、さらに、前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間にバッファを有し、
前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から５０atomic％を越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から１Ｅ２０cm−３を越える高い濃度まで勾配を有するホウ素濃度とを有する、
請求項１ないし４いずれか一項に記載のトランジスタデバイス。
【請求項１３】
前記ホウ素ドープしたゲルマニウムレイヤは、９８atomic％を越えるゲルマニウム濃度と、２Ｅ２０cm−３を越えるホウ素濃度とを有する、
請求項１ないし１２いずれか一項に記載のトランジスタデバイス。
【請求項１４】
一又は複数の集積回路を有するプリント回路板を有し、前記一又は複数の集積回路は、請求項１乃至１３いずれか一項に記載の一又は複数のトランジスタデバイスを有する、
電子デバイス。
【請求項１５】
前記一又は複数の集積回路は、少なくとも一の通信チップ及び／又はプロセッサを含み、前記少なくとも一の通信チップ及び／又はプロセッサは一又は複数のトランジスタデバイスを有する、
請求項１４に記載の電子デバイス。
【請求項１６】
前記デバイスは計算デバイスである、
請求項１４または１５に記載の電子デバイス。
【請求項１７】
チャネル領域を有する基板と、
前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられ、スペーサが前記ゲート電極の横に設けられた前記ゲート電極と、
前記基板中の、前記チャネル領域に隣接したソース及びドレイン領域であって、前記ソース及びドレイン領域はそれぞれ前記ゲート電極レイヤ及び／又は前記スペーサのうち対応するスペーサの下に延在するチップ領域を含む、前記ソース及びドレイン領域と、
前記ソース領域及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が９５atomic％より高く、ホウ素濃度が２Ｅ２０cm−３より高いホウ素ドープしたゲルマニウムレイヤと、
前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトとを有し、
前記デバイスはプレーナ又はＦｉｎＦＥＴトランジスタの一方である、
トランジスタデバイス。
【請求項１８】
前記トランジスタデバイスはさらに、
前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間のバッファを有し、
前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から９５atomic％を越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から２Ｅ２０cm−３を越える高い濃度まで勾配を有するホウ素濃度とを有する、
請求項１７に記載のトランジスタデバイス。
【請求項１９】
前記ホウ素ドープしたゲルマニウムレイヤは、勾配濃度を有するゲルマニウムとホウ素の少なくとも一方を有する、
請求項１７に記載のトランジスタデバイス。
【請求項２０】
前記ソース及びドレイン領域は、ゲルマニウム濃度が前記基板とコンパチブルなベースレベル濃度から５０atomic％を越える高い濃度まで傾斜したシリコンゲルマニウムを有し、前記ホウ素ドープしたゲルマニウムレイヤは９８atomic％を越えるゲルマニウム濃度を有する、
請求項１７に記載のトランジスタデバイス。
【請求項２１】
前記ソース及びドレイン領域は、前記基板とコンパチブルなベースレベル濃度から２Ｅ２０cm−３を越える高い濃度まで傾斜したホウ素濃度を有する、
請求項２０に記載のトランジスタデバイス。
【請求項２２】
前記ソース及びドレイン領域は、一定のゲルマニウム濃度を有するシリコンゲルマニウムを有し、
前記デバイスは、さらに、
前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間のバッファを有し、
前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から５０atomic％を越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から２Ｅ２０cm−３を越える高い濃度まで勾配を有するホウ素濃度とを有し、
前記バッファの厚さは１００オングストロームより小さい、
請求項１７に記載のトランジスタデバイス。
【請求項２３】
トランジスタデバイスの形成方法であって、
チャネル領域を有する基板を設けるステップと、
前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられた前記ゲート電極を設けるステップと、
前記基板中の、前記チャネル領域に隣接したソース領域及びドレイン領域を設けるステップと、
前記ソース及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が９０atomic％より高く、ホウ素濃度が１Ｅ２０cm−３より高いホウ素ドープしたゲルマニウムレイヤを設けるステップと、
前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを設けるステップとを有する、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、トランジスタデバイスと、トランジスタデバイスの形成方法とに関する。
【背景技術】
【０００２】
半導体基板に形成されるトランジスタ、ダイオード、抵抗、キャパシタ、その他のパッシブ電子デバイス及びアクティブ電子デバイスを含む回路デバイスの性能の向上は、一般的に、これらのデバイスの設計、製造、及び動作において考慮する主要要因である。例えば、相補的金属酸化物半導体（ＣＭＯＳ）などで使用する金属酸化物半導体（ＭＯＳ）トランジスタ半導体デバイスの設計、製造、又は形成において、外部抵抗Ｒｅｘｔとしても知られる接触に伴う寄生抵抗を最小化したいことが多い。Ｒｅｘｔを低減することにより、同じトランジスタ設計で高い電流が得られる。
［関連出願］
本願は、２０１０年１２月２１日出願の米国出願第１２／９７５，２７８号の一部継続出願である。
【発明の概要】
【０００３】
一実施形態によるトランジスタデバイスは、チャネル領域を有する基板と、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられた前記ゲート電力と、前記基板中の、前記チャネル領域に隣接したソース領域及びドレイン領域と、前記ソース領域及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が９０atomic％より高く、ホウ素濃度が１Ｅ２０cm−３より高いホウ素ドープしたゲルマニウムレイヤと、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを有する。
【０００４】
他の一実施形態によるトランジスタデバイスは、チャネル領域を有する基板と、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられ、スペーサが前記ゲート電極の横に設けられた前記ゲート電力と、前記基板中の、前記チャネル領域に隣接したソース及びドレイン領域であって、前記ソース及びドレイン領域はそれぞれ前記ゲート電極レイヤ及び／又は前記スペーサのうち対応するスペーサの下に延在するチップ領域を含む、前記ソース及びドレイン領域と、前記ソース領域及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が９５atomic％より高く、ホウ素濃度が２Ｅ２０cm−３より高いホウ素ドープしたゲルマニウムレイヤと、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトとを有し、前記デバイスはプレーナ又はＦｉｎＦＥＴトランジスタの一方である。
【０００５】
他の一実施形態によるトランジスタデバイスの形成方法は、チャネル領域を有する基板を設けるステップと、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられた前記ゲート電力を設けるステップと、前記基板中の、前記チャネル領域に隣接したソース領域及びドレイン領域を設けるステップと、前記ソース及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が９０atomic％より高く、ホウ素濃度が１Ｅ２０cm−３より高いホウ素ドープしたゲルマニウムレイヤを設けるステップと、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを設けるステップとを有する。
【図面の簡単な説明】
【０００６】
【図１Ａ】本発明の一実施形態による、ソース／ドレインレイヤとコンタクトメタルとの間にホウ素ドープしたゲルマニウムレイヤを有するＭＯＳデバイスを示す。
【図１Ｂ】本発明の他の一実施形態による、ソース／ドレインレイヤとコンタクトメタルとの間にホウ素ドープしたゲルマニウムレイヤを有するＭＯＳデバイスを示す。
【図１Ｃ】本発明の他の一実施形態による、ソース／ドレインレイヤとコンタクトメタルとの間にホウ素ドープしたゲルマニウムレイヤを有するＭＯＳデバイスを示す。
【図２】本発明の一実施形態による、コンタクト抵抗が低いトランジスタ構造を形成する方法を示す。
【図３Ａ】本発明の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図３Ｂ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図３Ｃ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図３Ｄ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図３Ｅ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図３Ｆ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図３Ｇ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図３Ｈ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図３Ｉ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図４】本発明の他の一実施形態による、コンタクト抵抗が低いトランジスタ構造を形成する方法を示す。
【図５Ａ】本発明の一実施形態による、図４の方法を実行する時に形成される構造を示す。
【図５Ｂ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図５Ｃ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図５Ｄ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図５Ｅ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図５Ｆ】本発明の他の一実施形態による、図２の方法を実行する時に形成される構造を示す。
【図６】本発明の一実施形態によるＦｉｎＦＥＴトランジスタアーキテクチャを示す斜視図である。
【図７】本発明の実施形態によるキャップを有するトランジスタ構造のコンタクト抵抗と、キャップを有さない標準的トランジスタ構造のコンタクト抵抗を示すスプリットロットを示すグラフである。
【図８】本発明の一実施形態による、一又は複数のトランジスタ構造をインプリメントされたコンピューティングシステムを示す図である。  言うまでもなく、図面は、必ずしもスケール通りではなく、請求項に係る発明を具体的に図示した構成に限定することを意図したものでもない。例えば、図面中、直線や直角や滑らかな表面で示しているが、現実の世界における用いられる処理装置や処理方法の制約下では、トランジスタ構造の実際のインプリメンテーションでは完全な直線や直角ではなく、フィーチャによっては表面トポロジを有したり滑らかでなかったりする。つまり、図面は構造の例を示すためだけに設けられている。
【発明を実施するための形態】
【０００７】
従来のデバイスに対して寄生コンタクト抵抗が低いトランジスタデバイスを形成する方法を開示する。この方法は、例えば、シリコン又はシリコンゲルマニウム（ＳｉＧｅ）のソース／ドレイン領域上の、一連の金属などの標準的コンタクトスタックを用いてインプリメントできる。かかる実施形態では、ホウ素ドープしたゲルマニウム中間レイヤを、ソース/ドレインとコンタクトとの間に設け、コンタクト抵抗を大幅に低減する。本開示を考慮すれば、プレーナ型及び非プレーナ型のトランジスタ構造（例えば、ＦｉｎＦＥＴ）を両方とも含み、歪み及び非歪みチャネル構造を含む、多数のトランジスタ構成と適切な製造プロセスが明らかになるだろう。本方法はｐ型デバイスのインプリメンテーションに特に適しているが、必要ならｎ型デバイスにも用いることができる。
【０００８】
概要
前述の通り、トランジスタの駆動電流の増加は、デバイス抵抗を低減することにより実現できる。コンタクト抵抗はデバイスの全抵抗の一成分である。標準的なトランジスタコンタクトスタックは、一般的には、例えば、シリコン又はＳｉＧｅソース／ドレインレイヤ、シリサイドニッケル（nickel  silicide）レイヤ、窒化チタン（titanium  nitride）接着（adhesion）レイヤ、及びタングステンコンタクト／パッドを含む。かかる構成では、コンタクト抵抗は、シリコン又はＳｉＧｅバレンスバンドの、金属のピン止めレベル（pinning  level）へのアライメント（alignment）により、効果的に制限される。一般的に、ニッケルなどの産業標準的シリサイド（またはチタン、コバルト、白金などのその他の好適なシリサイド）を用いると、約０．５電子ボルトのバンドアライメントずれが生じる。よって、本発明の一実施形態では、ホウ素ドープしたゲルマニウム中間レイヤを、ソース/ドレインとコンタクトとの間に設け、バンドアライメントずれ（band  misalignment）とコンタクト抵抗を大幅に低減する。
【０００９】
一実施形態では、ホウ素ドープしたゲルマニウム中間レイヤを有するコンタクトにより、バンドアライメントずれ値を０．２電子ボルトより下がり、これに対応してコンタクト抵抗が（同様に構成されているが、ソース／ドレインレイヤとコンタクト金属との間にホウ素ドープ・ゲルマニウム中間レイヤを有しない従来のコンタクトスタックに対して）約３Ｘ下がる。透過型電子顕微鏡（ＴＥＭ）断面又は２次イオン質量分析計（ＳＩＭＳ）のプロファイルを用いて、フィルム構造の垂直スタックに沿ったゲルマニウム濃度を示すことができる。シリコン及びＳｉＧｅのエピタキシャル合金のプロファイルを、ゲルマニウム濃度プロファイルと容易に区別できるからである。
【００１０】
このように、本発明の実施形態により構成されたトランジスタ構造により、コンタクト抵抗を低減する点で、従来の構造を改善できる。かかる実施形態により、ゲルマニウムの優れた接触特性を、Ｓｉ及びＳｉＧｅの優れた半導体トランジスタ特性と効果的に組み合わせて、次世代の低抵抗コンタクトを提供することができる。
【００１１】
本開示を考慮すれば、プレーナ型及び非プレーナ型のトランジスタ構造（例えば、ダブルゲートトランジスタ構造やトライゲートトランジスタ構造）を両方とも含み、歪み及び非歪みチャネル構造を含む、多数のトランジスタ構成と適切な製造プロセスが明らかになるだろう。ここに説明するように、このような構造上の特徴や材料系を、ゲルマニウムオーバレイヤと共に用いることができる。トランジスタ構造には、ｐ型ソース／ドレイン領域、ｎ型ソース／ドレイン領域、又はｎ型とｐ型両方のソース／ドレイン領域の両方を含み得る。ある実施形態では、トランジスタ構造は、ＭＯＳ構造中のシリコン、ＳｉＧｅ合金、又は名目的に純粋なゲルマニウムフィルム（例えば、シリコンが１０％より少ないもの）のドーパント埋め込みソース／ドレイン領域又はエピタキシャル（又はポリ）置換ソース／ドレイン領域を含む。本発明の一実施形態によると、かかるインプリメンテーションにおいて、ホウ素ドープしたゲルマニウムのオーバレイヤ又はキャップ（cap）をソース／ドレイン領域上に直接形成できる。コンタクト金属（一連の金属）をデポジションして、その後に反応（アニーリング）を行い、金属ゲルマナイド（metal  germanide）ソース及びドレインコンタクトを形成する。言うまでもなく、コンタクトはシリサイドレイヤ、接着レイヤ、及び／又は金属パッドレイヤのうち一又は複数を含むスタックとしてインプリメントできる。ホウ素ドープしたゲルマニウムオーバレイヤは、必要に応じて、ポリゲート及び／又はグラウンディングタップ領域など、トランジスタ構造のその他のパーツの上にも直接形成できる。
【００１２】
知られているように、MOSトランジスタは、ショートチャネル効果（ＳＣＥ）を改善しつつトランジスタの全体的な抵抗を下げるように設計されたソース及びドレインチップ領域を含んでもよい。従来、これらのチップ領域は、インプラント及び拡散方法を用いてホウ素や炭素などのドーパントをインプラントする基盤の部分である。ソースチップ領域は、ソース領域とチャネル領域の間のエリアに形成される。同様に、ドレインチップ領域は、ドレイン領域とチャネル領域の間のエリアに形成される。本発明の実施形態は、かかる従来の形成されたチップ領域と構成され、他の実施形態では、自己整合エピタキシャルチップ（ＳＥＴ）トランジスタを延長する製造方法を利用して、一軸歪みの理論限界に非常に近づいている。これは、例えば、ソース／ドレイン領域及びそれぞれのチップ領域にホウ素ドープしたゲルマニウムのレイヤのオーバレイヤでキャップされた（ソース／ドレイン領域に対して）ホウ素ドープシリコン又はＳｉＧｅのバイレイヤ構成を形成する、対応するチップ領域のみでなくソース領域及びドレイン領域における選択的エピタキシャルデポジションにより実現できる。ゲルマニウムとホウ素の濃度は可変であるが、ある実施形態では、ゲルマニウムの濃度は２０atomic％乃至１００atomic％であり、ホウ素の濃度は１Ｅ２０cm−３乃至２Ｅ２１cm−３の範囲にある（例えば、ゲルマニウム濃度は５０atomic％より大きく、ホウ素濃度は２Ｅ２０cm−３より大きい）。留意点として、ホウ素ドープしたゲルマニウムレイヤは、チップ領域に設けてもよいが、他の実施形態では、ソース／ドレイン領域だけに設けられる（チップ領域に設けられない）。
【００１３】
さらに別の実施形態では、ゲルマニウム濃度及び／又はホウ素濃度を薄い任意的勾配（graded）バッファを、ソース／ドレインレイヤを有する基板（例えば、シリコン又はＳｉＧｅの）の間に、インタフェースレイヤとして用いることもできる。同様に、ゲルマニウム濃度及び／又はホウ素濃度の薄い勾配バッファを、ソース／ドレインレイヤとホウ素ドープしたゲルマニウムキャップとの間のインタフェースレイヤとして用いることができる。さらに別の実施形態では、ホウ素ドープしたゲルマニウムオーバレイヤ又はソース／ドレインレイヤ自体のゲルマニウム及び／又はホウ素の濃度が、任意的バッファと同様に、勾配を有する（graded）ものであってもよい。いかなる場合であっても、ゲルマニウム中のホウ素の拡散は抑制される（濃度が高いほど、相対的抑制は大きくなる）ので、高濃度のホウ素をゲルマニウムにドープでき、チップabruptnessを勾配させることなく（without  degrading  tip  abruptness）寄生抵抗が低くなる。また、ショットキーバリアの高さが低くなるので、コンタクト抵抗が小さくなる。
【００１４】
アーキテクチャと方法
図１Ａは、本発明の一実施形態による、基板１０２上に形成され、ソース／ドレインレイヤとコンタクトメタルとの間にホウ素ドープしたゲルマニウムレイヤを有するＭＯＳデバイス１００Ａを示す。具体的に、ソースレイヤ１１０とコンタクト金属１２５との間にホウ素ドープしたゲルマニウムレイヤ１１７が設けられ、ドレインレイヤ１１２とコンタクト金属１２７との間にホウ素ドープしたゲルマニウムレイヤ１１９が設けられている。ソース領域１１０とドレイン領域１１２は、従来の方法を用いて形成できる。この実施例では、例えば、ソース領域１１０とドレイン領域１１２は、基板をエッチングして、シリコン又はシリコンゲルマニウム材料（例えば、１０乃至７０atomic％の範囲のゲルマニウム濃度で）をエピタキシャルデポジションすることにより形成される。
【００１５】
ゲートスタック１２２が、トランジスタ１００Ａのチャネル領域１２０上に形成される。さらに図から分かるように、ゲートスタック１２２は、ゲート絶縁レイヤ１０６とゲート電極１０４を含み、ゲートスタック１２２に隣接してスペーサ１０８が形成される。ある場合には、技術ノードに応じて、スペーサ１０８により、ゲート絶縁レイヤ１０６のエッジとソース及びドレイン領域１１０／１１２のそれぞれのエッジとの間に、約１０乃至２０ナノメートル（ｎｍ）の距離ができる。ソースチップ領域１１０Ａとドレインチップ領域１１２Ａを形成できるのは、このスペース内である。この実施形態では、チップ領域１１０Ａ／１１２Ａは、一般的なインプリメンテーション拡散ベースプロセスにより形成され、スペーサ１０８に重なり、例えば１０ｎｍより短い距離だけゲート絶縁レイヤ１０６に重なる又は過小拡散（underdiffuse）する。インプリメンテーション拡散ベースのチップ領域１１０Ａ／１１２Ａの形成では、ホウ素や炭素などのドーパントがソース領域１１０とドレイン領域１１２にインプラントされる。トランジスタ１００Ａはアニーリングされ、ドーパントをチャネル領域１２０に拡散させる。角度付きイオンインプランテーション法を用いて、ゲート絶縁レイヤ１０６とソース／ドレイン領域１１０／１１２との間のエリアにさらにドーパントをインプラントしてもよい。このようなインプランテーション拡散ベースのチップ形成プロセスでは、一般的に、チャネル領域には歪みは生じない。
【００１６】
どんな場合であっても、また本開示を考慮すれば分かるように、トランジスタ構造が歪みチャネル又は非歪みチャネルを有するかどうか、ソース・ドレインチップ領域を有するか否かは、本発明の様々な実施形態には特に関係なく、かかる実施形態は、かかる構造的特徴のどれにも限定されない。むしろ、ここに説明するようにホウ素ドープしたゲルマニウムオーバレイヤを利用することにより、多くのトランジスタ構造とタイプに役立つ。ここに提供する技術は、例えば、従来のドーパントをインプラントしたシリコン、高いソース／ドレイン（raised  source/drain）、歪んだＳｉＧｅ（又はその他の好適な材料）、及びゲート電極絶縁材料の下に延在し、又はゲート電極絶縁材料により画定される垂直線から離れた、デポジションされたエピタキシャルチップ（ソース・ドレインエクステンションとも呼ばれる）と両立できる。
【００１７】
ゲルマニウムオーバレイヤ１１７／１１９は、一般的に、ソース／ドレイン領域１１０／１１２の形成後かつコンタクト１２５／１２７の形成前に設けられる。このオーバレイヤ１１７／１１９の厚さは、実施形態ごとに異なってもよいが、ある実施形態では、５０乃至２５０オングストローム（Å）の範囲である。オーバレイヤ１１７／１１９のホウ素濃度も可変であるが、ある実施形態では１Ｅ２０cm−３乃至２Ｅ２１cm−３の範囲内にある（例えば、２Ｅ２０cm−３より大きい）。オーバレイヤ１１７／１１９は、ソース／ドレイン領域１１０／１１２上に（及び／又は必要に応じて、ポリゲート領域やグラウンディングタップ領域などその他の領域に）選択的にデポジションできる。好適なデポジション法（例えば、chemical  vapor  deposition、molecular  beam  epitaxyなど）を用いてオーバレイヤ１１７／１１９を設けることができる。一実施形態では、コンタクト金属１２５と１２７は、それぞれ、ニッケルシリサイドレイヤ、窒化チタンレイヤ、及びタングステンコンタクト／パッドを有するが、本開示を考慮して明らかになるように、どれだけのコンタクト金属構成を用いても良い。コンタクト金属１２５／１２７を設ける際には、標準的デポジション法を用いることができる。
【００１８】
図１Ｂは、本発明の他の一実施形態による、基板１０２上に形成され、ソース／ドレインレイヤ１１０／１１２とコンタクトメタル１２５／１２７との間にホウ素ドープしたゲルマニウムレイヤ１１７／１１９を有するように構成されたＭＯＳデバイス１００Ｂを示す。この構成例は、ソース／ドレインエピタキシャルチップ（ここではエピチップと呼ぶ）を含む。より詳しくは、ＭＯＳトランジスタ１００Ｂは、アンダーカットエッチを用い、ソース領域１１０とドレイン領域１１２をスペーサ１０８の下に延在させ、場合によっては、ゲート絶縁レイヤ１０６の下に延在させる。スペーサ１０８の下に延在するソース／ドレイン領域１１０／１１２の部分は、それぞれソースエピチップ（source  epi-tip）１１０Ｂとドレインエピチップ１１２Ｂと呼ばれる。ソースエピチップ１１０Ｂとドレインエピチップ１１２Ｂは、図１Ａを参照して説明したインプランテーション／拡散ベースのチップ領域１１０Ａ／１１２Ｂを置き換えるものである。一実施形態では、ソース／ドレイン領域１１０／１１２とソース／ドレインエピチップ１１０Ｂ／１１２Ｂの形成は、例えば、図１Ｂに示したように、基板１０２をエッチングして、これにはスペーサ１０８（及び場合によってゲート絶縁レイヤ１０６）のアンダーカットが含まれ、次に選択的エピタキシャルデポジションを用いて、例えばin  situドープしたシリコン、ゲルマニウム、又はＳｉＧｅを設け、ソース／ドレイン領域１１０／１１２とソース／ドレインエピチップ１１０Ｂ／１１２Ｂを満たす。留意点として、図１Ｂに示したように、エピタキシャルフィル（epitaxial  fill）は、基板１０２の表面に対して高く（raised）なっていても良いが、高くなっていない構成（non-raised  configurations）を用いることもできる。ゲルマニウムオーバレイヤ１１７／１１９とコンタクト金属１２５／１２７は、例えば、図１Ａを参照して前述したように、インプリメントできる。
【００１９】
図１Ｃは、本発明の他の一実施形態による、基板１０２上に形成され、ソース／ドレインレイヤ１１０／１１２とコンタクトメタル１２５／１２７との間にホウ素ドープしたゲルマニウムレイヤ１１７／１１９を有するように構成されたＭＯＳデバイス１００Ｃを示す。この実施形態のソース領域１１０とドレイン領域１１２は、ホウ素などのドーパントを基板にインプラントすることにより形成される。ゲートスタック１２２は、トランジスタ１００Ｃのチャネル領域１２０上に形成され、この場合には側壁１０８を含まない。また、このトランジスタ構造は、図１Ａ及び図１Ｂに示した実施形態のようなアンダーカットやチップ領域は含まない。ゲルマニウムオーバレイヤ１１７／１１９とコンタクト金属１２５／１２７は、例えば、図１Ａを参照して前述したように、インプリメントできる。
【００２０】
本発明の一実施形態により構成されたトランジスタ構造について、この他多数の変形や特徴をインプリメントできる。例えば、上記構造の一又は複数のロケーションにおいて、勾配バッファを用いることができる。例えば、基板１０２は、シリコン基板、又はＳＯＩ（silicon  on  insulator）基板のシリコンフィルム、又はシリコン、シリコンゲルマニウム、ゲルマニウム、及び／又はＩＩＩ−Ｖ混合半導体を含むマルチレイヤ基板であり得る。よって、一例として、シリコン又はシリコンゲルマニウム基板１０２と、ソース／ドレイン領域１１０／１１２とソース／ドレインエピチップ１１０Ｂ／１１２Ｂにホウ素ドープしたin  situＳｉＧｅフィルとを有する実施形態では、基板１０２とソース／ドレイン材料との間にバッファを設けることができる。かかる実施形態では、バッファは、ゲルマニウム濃度が基板と同じベースレベルから１００atomic％（又は１００atomic％近くまで、例えば９０atomic％又は９５atomic％又は９８atomic％など）まで勾配を有する（graded）ホウ素ドープした（又はintrinsicな）シリコンゲルマニウムレイヤであってもよい。このバッファ内のホウ素濃度は、（例えば、高いレベルで）一定でも、基板とコンパチブル（compatible）なベース濃度から所望の高濃度（例えば、２Ｅ２０cm−３）まで勾配を有してもよい。留意点として、ここで「コンパチブル」とは、濃度レベルが重なることを要しない（例えば、基板のゲルマニウム濃度が０乃至２０atomic％であり、バッファの最初のゲルマニウム濃度が３０乃至４０atomic％であってもよい）。また、ここで濃度レベルについて「一定」とは、比較的一定の濃度レベルを意味するものとする（例えば、レイヤ中の最低濃度が、そのレイヤ中の最高濃度の１０％以内である）。より一般的な意味で、一定濃度レベルとは、濃度レベル（graded  concentration  level）を意図的に勾配を有さないことを意味する。バッファの厚みは、バッファされる濃度の範囲などのファクタに応じて変化するが、ある実施形態では、３０乃至１２０Åの範囲にあり、例えば５０乃至１００Å（例えば、６０Åや６５Å）などである。この開示を考慮すれば分かるように、かかる勾配バッファ（graded  buffer）によりそっとキーバリアの高さが低くなる利益がある。
【００２１】
あるいは、基板１０２とソース／ドレイン領域１１０／１１２とソース／ドレインエピチップ１１０Ｂ／１１２Ｂとの間に薄いバッファを用いるのではなく、ソース／ドレイン材料自体を同様に勾配させてもよい。例えば、一実施形態によると、ホウ素ドープしたＳｉＧｅソース／ドレイン領域１１０／１１２と、ソース／ドレインエピチップ１１０Ｂ／１１２Ｂは、基板とコンパチブルな（例えば、３０乃至７０atomic％の範囲にある）ベースレベル濃度から、１００atomic％まで勾配を有するゲルマニウム濃度で構成できる。かかる実施形態では、このホウ素ドープしたゲルマニウムレイヤ内のホウ素濃度は、例えば、基板とコンパチブルなベース濃度から、（例えば、２Ｅ２０cm−３を越える）所望の高濃度までの範囲にある。
【００２２】
他の実施形態では、ソース／ドレイン材料とホウ素ドープしたゲルマニウムオーバレイヤ１１７／１１９との間にバッファを設けることができる。かかる一実施形態では、ソース／ドレイン材料は、一定濃度（例えば、３０乃至７０atomic％）のゲルマニウムを有するホウ素ドープしたＳｉＧｅレイヤであり、バッファは、ホウ素ドープしたＳｉＧｅレイヤとコンパチブルなベース例ベル濃度から１００atomic％（又は１００atomic％近く、例えば９０atomic％又は９５atomic％又は９８atomic％を越える）まで勾配のあるゲルマニウム濃度を有する薄い（例えば、２０乃至１２０Åであり、例えば５０乃至１００Å）ＳｉＧｅレイヤであってもよい。かかる場合には、このバッファ中のホウ素濃度は、所望の高いレベルで一定であっても、又は基礎となるＳｉＧｅレイヤとコンパチブルなベース濃度から所望の高い濃度（例えば、１Ｅ２０cm−３、２Ｅ２０cm−３、又は３Ｅ２０cm−３を越える）までの範囲にあってもよい。あるいは、ソース／ドレイン材料とホウ素ドープしたゲルマニウムオーバレイヤ１１７／１１９との間にバッファを使わずに、オーバレイヤ１１７／１１９自体に同様に勾配をつける（graded）こともできる。例えば、一実施形態によると、ホウ素ドープしたオーバレイヤ１１７／１１９は、基板とコンパチブルな（例えば、３０乃至７０atomic％の範囲にある）ベースレベル濃度から、１００atomic％（又は１００atomic％近く）まで勾配を有するゲルマニウム濃度で構成できる。このオーバレイヤ１１７／１１９中のホウ素濃度は、所望の高いレベルで一定であっても、又は基板及び／又はソース／ドレイン領域と同じ又はコンパチブルなベース濃度から、所望の高い濃度（例えば、２Ｅ２０cm−３を越える）までの範囲にあってもよい。
【００２３】
よって、多くのトランジスタデバイスに対して低コンタクト抵抗アーキテクチャを提供できる。デバイスは、例えば、ゲート酸化物、ポリゲート電極、薄いスペーサ、及びソース／ドレイン領域における等方性アンダーカットエッチ（又は単結晶基板にfaceted  fin  recessを形成するアンモニアエッチや、fin  recessを形成するその他の好適なエッチ）などの任意数の従来プロセスを用いて形成できる。ある実施形態では、選択的エピタキシャルデポジションを用いて、in  situドープしたシリコン、あるいは完全に歪んだシリコンゲルマニウムレイヤを提供し、チップ（tips）を有する又は有さないソース／ドレイン領域を形成する。前述の通り任意的バッファを用いてもよい。任意の好適なハイｋ（high-k）代替金属ゲート（ＲＭＧ）プロセスフローを用いることもできる。この場合、ハイｋ絶縁体で従来のゲート酸化物を置き換える。ゲルマニウムpre-amorphizationインプラントをした又はしないニッケル、ニッケル白金、又はチタンなどを含むケイ素化物を用いて、低抵抗ゲルマナイドを形成できる。ここに提供する方法は、任意の技術ノード（例えば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２２ｎｍ、１４ｎｍ及び１０ｎｍトランジスタ又はそれ以下）に利用でき、請求項に係る発明はかかるノードやデバイスジオメトリの範囲に限定されない。その他の利点は本開示を考慮すれば分かるであろう。
【００２４】
図２は、本発明の一実施形態による、接触抵抗が低いトランジスタ構造を形成する方法を示す。図３Ａ乃至３Ｉは、本方法の実行により形成される、実施形態による構造を示す図である。
【００２５】
図から分かるように、本方法は、半導体基板上にゲートスタックを形成することから始まる（ステップ２０２）。この基板上にＰＭＯＳトランジスタなどのＭＯＳデバイスが形成される。半導体基板は、例えばバルクシリコン又はシリコン・オン・インシュレータ（ＳＯＩ）構成などでインプリメントすることもできる。他のインプリメンテーションでは、半導体基板は、ゲルマニウム、シリコンゲルマニウム（silicon  germanium）、インジウムアンチモン化物（indium  antimonide）、鉛テルル化物（lead  telluride）、インジウム砒素化物（indium  arsenide）、インジウム燐化物（indium  phosphide）、ガリウム砒素化物（gallium  arsenide）、又はガリウムアンチモン化物（gallium  antimonide）など、シリコンを組み合わせた又は組み合わせない、別の材料を用いて形成される。より一般的な意味で、本発明の実施形態では、半導体デバイスを構成する基礎として機能する任意の材料を用いることができる。従来のように、又は任意の好適なカスタム方法を用いて、ゲートスタックを形成できる。本発明のある実施形態では、ゲート絶縁体レイヤとゲート電極レイヤをデポジションし、次にパターニングすることにより、ゲートスタックを形成してもよい。例えば、ある場合には、ＣＶＤ（chemical  vapor  deposition）、ＡＬＤ（atomic  layer  deposition）、ＳＯＤ（spin-on  deposition）、又はＰＶＤ（physical  vapor  deposition）などの従来のデポジションプロセスを用いて、半導体基板上に、ゲート絶縁体レイヤをブランケットデポジションできる。別のデポジション法を用いても良く、例えば、ゲート絶縁レイヤを熱的成長させてもよい。ゲート絶縁材料は、例えば、二酸化シリコン又はハイｋ絶縁材料などの材料から形成できる。ハイｋゲート絶縁材料の例としては、例えば、酸化ハフニウム（hafnium  oxide）、酸化ハフニウムシリコン（hafnium  silicon  oxide）、酸化ランタニウム（lanthanum  oxide）、酸化ランタニウムアルミニウム（lanthanum  aluminum  oxide）、酸化ジルコニウム（zirconium  oxide）、酸化ジルコニウムシリコン（zirconium  silicon  oxide）、酸化タンタル（tantalum  oxide）、酸化チタン（titanium  oxide）、酸化バリウムストロンチウムチタン（barium  strontium  titanium  oxide）、酸化バリウムチタン（barium  titanium  oxide）、酸化ストロンチウムチタン（strontium  titanium  oxide）、酸化イットリウム（yttrium  oxide）、酸化アルミニウム（aluminum  oxide）、酸化鉛スカンジウムタンタル（lead  scandium  tantalum  oxide）及び鉛亜鉛ニオブ化物（lead  zinc  niobate）などがある。ある実施形態では、ハイｋゲート絶縁レイヤの厚さは、約５Åから２００Åの間である（例えば、２０Å乃至５０Åである）。一般的に、ゲート絶縁レイヤの厚さは、ゲート電極を隣接するソース及びドレインコンタクトから電気的に絶縁するのに十分な厚さでなければならない。別の実施形態では、ハイｋゲート絶縁レイヤに対して、そのハイｋ材料の質を改善するためのアニーリングプロセスなどの追加的処理を行う。次に、ＡＬＤ、ＣＶＤ、又はＰＶＤなどの同様のデポジション法を用いて、ゲート電極材料をゲート絶縁レイヤ上にデポジションする。かかる具体的な実施形態では、ゲート電極材料はポリシリコンや金属レイヤであるが、他の好適なゲート電極材料を用いることもできる。ゲート電極材料は、代替金属ゲート���ＲＭＧ）と置き換えるために後で除去される犠牲材料（sacrificial  material）であってもよいが、ある実施形態では、その厚さは５Åから５００Åの間にある（例えば、１００Åである）。図３Ａに示したように、従来のパターニングプロセスを実行して、ゲート電極レイヤとゲート絶縁レイヤの一部をエッチング除去し、ゲートスタックを形成する。図から分かるように、図３Ａは基板３００を示し、その基板の上にはゲートスタックが形成されている。この実施形態では、ゲートスタックは、ゲート絶縁レイヤ３０２（これはハイｋゲート絶縁材料でもよい）と、犠牲ゲート電極３０４とを含む。ある場合には、ゲートスタックは、二酸化シリコンゲート絶縁レイヤ３０２とポリシリコンゲート電極３０４とを含む。ゲートスタックは、例えばゲート電極３０４をその後のイオンインプランテーションプロセスから保護するなど、処理中に一定の便益又は使用を提供するゲートハードマスクレイヤ３０６も含む。ハードマスクレイヤ３０６は、二酸化シリコン、窒化シリコン、及び／又はその他の従来の絶縁材料など、一般的なハードマスク材料を用いて形成できる。図３Ａは、さらに、スタックの横に形成されたスペーサ３１０を示している。スペーサ３１０は、例えば、酸化シリコン、窒化シリコン、その他の好適なスペーサ材料など従来の材料を用いて形成できる。スペーサ３１０の幅は、形成するトランジスタの設計上の要請に基づき決められる。しかし、ある実施形態では、ここに説明するように、ソース／ドレインチップ領域が十分高いホウ素ドープしたゲルマニウムであるとき、スペーサ３１０の幅は、ソース及びドレインエピチップの形成により課される設計上の制約をうけない。
【００２６】
さらに図２を参照して、ゲートスタック形成後、続いて、トランジスタ構造のソース／ドレイン領域を画定する（ステップ２０４）。前述の通り、ソース／ドレイン領域は好適なプロセスと構成でインプリメントできる。例えば、ソース／ドレイン領域は、インプラントしても、エッチング及びepi  fillしても、高くしても、シリコン又はＳｉＧｅ合金であっても、ｐタイプ及び／又はｎタイプであっても、プレーナ又はフィン形状の拡散領域を有していてもよい。図３Ａに示した実施形態では、基板３００をエッチングして、キャビティ３１２／３１４及び、ゲート絶縁体３０２をアンダーカットするチップエリア３１２Ａ／３１４Ａを設ける。図３Ｂは、キャビティ３１２／３１４とチップエリア３１２Ａ／３１４Ａが満たされて（filled）、ソース／ドレイン領域３１８／３２０とチップ領域３１８Ａ/３２０Ａを設けた基板３００を示す。ある実施形態では、それぞれのチップエリア３１２Ａ／３１４Ａに沿ったソース及びドレイン領域キャビティ３１２／３１４は、in  situドープされたシリコン又はＳｉＧｅで満たされ、（エピチップ３１８Ａに沿った）ソース領域３１８と（ドレインエピチップ３２０Ａに沿った）ドレイン領域３２０とを形成する。ここでは、材料（例えば、シリコン、ＳｉＧｅ、ＩＩＩ−Ｖ材料）、ドーパント（例えば、２Ｅ２１cm−３を越えるホウ素、又はその他の好適なドーパント／濃度）、及び寸法（例えば、ソース／ドレインレイヤの厚さは、例えば５０乃至５００ｎｍの範囲にあり、flush又はraisedソース／ドレイン領域を提供する）任意のソース／ドレインレイヤ構成を用いることができる。
【００２７】
前述の通り、かかる実施形態は、ソース／ドレインレイヤと基板又はソース／ドレインとホウ素ドープしたゲルマニウムオーバレイヤとの間に薄いバッファを含んでもよい。例えば、図３Ｂに示した実施形態で分かるように、ソース／ドレイン材料をデポジションする前に、ソースバッファ３１３とドレインバッファ３１５をデポジションする。ある実施形態では、バッファ３１３と３１５は、勾配のあるホウ素ドープしたシリコンゲルマニウムレイヤであってもよく、ゲルマニウム組成は、基板３００の材料とコンパチブルなベースレベル濃度から１００atomic％まで（又は、前記の通り１００atomic％に近いところまで）の勾配がある。ホウ素濃度も適宜勾配を持たせることができる。多くのバッファ方式を、本開示を考慮すれば分かるであろう。
【００２８】
さらに図２を参照して、ソース／ドレイン領域を画定した後、トランジスタ構造のソース／ドレイン領域に、ホウ素ドープしたゲルマニウムをデポジションする（ステップ２０６）。図３Cは、ホウ素ドープしたゲルマニウムレイヤ３１７／３１９を示す。ある実施形態では、ホウ素ドープしたゲルマニウムレイヤ３１７／３１９は、一又は複数のレイヤでエピタキシャルデポジションしたものであってもよいが、９０atomic％より大きいゲルマニウム濃度を有するが、本開示をこうりょすれば分かるように、他の好適な濃度レベル（例えば、９１atomic％、又は９２atomic％、又は９８atomic％、又は９９atomic％より高いもの、又は純粋なゲルマニウム）を用いてもよい。前述の通り、このゲルマニウム濃度は、一定であっても、ベースレベル（基板３００のレベルの近く）から高いレベル（例えば、９０atomic％より高く）まで増加するように勾配をつけてもよい。かかる実施形態におけるホウ素濃度は、１Ｅ２０cm−３より高くても良く、２Ｅ２０cm−３や２Ｅ２１cm−３でもよく、基板３００に近いベースレベルから高いレベル（例えば、１Ｅ２０cm−３又は２Ｅ２０cm−３又は３Ｅ２０cm−３より高いレベル）まで増大するように勾配をつけてもよい。前述のように、基礎となるソース／ドレイン領域３１８／３２０のゲルマニウム濃度が一定、又は比較的低い実施形態では、勾配バッファ（graded  buffer）を用いて、ソース／ドレイン領域３１８／３２０を、ホウ素ドープしたゲルマニウムレイヤ３１７／３１９とよりよくインタフェースしてもよい。ある実施形態では、ホウ素ドープしたゲルマニウムキャップ３１７／３１９の厚さは、例えば、５０乃至２５０Åの範囲であるが、本開示を考慮すれば分かるように、他の実施形態では他のレイヤの厚さを有していても良い。
【００２９】
ある実施形態では、デポジションステップ（２０６）又はホウ素ドープしたゲルマニウムレイヤ３１７／３１９の形成のために、ＣＶＤプロセス又はその他の好適なデポジション法を用いても良い。例えば、デポジションステップ２０６を、ＣＶＤ、高速熱ＣＶＤ（ＲＴ−ＣＶＤ）、定圧ＣＶＤ（ＬＰ−ＣＶＤ）、又は超高真空ＣＶＤ（ＵＨＶ−ＣＶＤ）、またはgermane（GeH４）やdigermane及びジボラン（B２H６）又は２フッ化ホウ素（BF２）などのprecursorsを含むゲルマニウムとホウ素を用いたガス源分子ビームエピタキシー（ＧＳ−ＭＢＥ）ツール中で、実行してもよい。かかる実施形態では、例えば、水素、窒素、又は希ガスなどのキャリアガスがある（precursorはキャリアガスの１乃至５％濃度に希釈される）。また、例えば塩化水素（HCｌ）、塩素（Cl）、又は臭化水素（HBｒ）などのハロゲンベースのガスなどのエッチングガスもある。ゲルマニウム及びホウ素ドープしたゲルマニウムの基本的デポジションは、例えば、３００℃乃至８００℃（例えば、３００−５００℃）のデポジション温度と、例えば１Torr乃至７６０Torrの反応容器圧力を用いて、広い範囲の条件にわたり可能である。ゲルマニウムは、シリコン又はシリコンゲルマニウム合金上にデポジションするという点で生来的に選択的であり、その他の材料、例えば二酸化シリコンや窒化シリコンなどの上にはデポジションしない。この生来的な選択性は完全ではないので、エッチャント（etchant）を少し流して、デポジションの選択制を改善することができることは、前述の通りである。キャリアとエッチャントのそれぞれのフローは、１０乃至３００ＳＣＣＭの範囲にある（一般的には、１００ＳＣＣＭより小さいフローが必要であるが、実施形態によってはより高いフローレートを要する）。ある実施形態では、デポジションステップ２０６は、水素中に１％濃度で希釈されたＧｅＨ４を用いて、１００乃至１０００ＳＣＣＭの間のフローレートで行う。ホウ素のin  situドーピングの場合、希釈したＢ２Ｈ６を用いても良い（例えば、Ｂ２Ｈ６をＨ２に３％濃度で希釈し、１００乃至６００ＳＣＣＭの範囲のフローレートである）。かかる場合には、例えば１０乃至１００ＳＣＣＭの範囲のフローレートでエッチングエージェントＨＣｌ又はＣｌ２を加えて、デポジションの選択制を向上させる。
【００３０】
この開示を考慮して分かるように、ホウ素ドープしたゲルマニウムレイヤ３１７／３１９をデポジションする選択性は、必要に応じて可変できる。ある場合には、例えば、ホウ素ドープしたゲルマニウムレイヤ３１７／３１９は、ソース／ドレイン領域３１８／３２０又は（構造全体にわたってではなく）その一部のみにデポジションされる。レイヤ３１７／３１９を選択的にデポジションするため、任意のマスキングパターニング法を用いることができる。さらに、他の実施形態では、例えばポリゲート領域又はグラウンディングタップ領域をカバーするレイヤ３１７／３１９から利益がある。さらに、本開示を考慮すれば分かるように、実施形態によれば、高いゲルマニウム濃度（例えば、９０atomic％より高く純粋なゲルマニウムまで）と、高ホウ素濃度（例えば、２Ｅ２０cm−３より高い）とを組み合わせて用いて、ソース及びドレイン領域（及びグラウンドタップ領域など、その他の低コンテクト抵抗が望ましいエリア）におけるコンタクト抵抗の大幅な低減を実現できる。さらに、前述したように、ホウ素の拡散は純粋なゲルマニウムにより大幅に抑制されるので、（当てはまれば）チャネルの近くでホウ素濃度が高いにもかかわらず、後で熱的アニーリングをしても、悪いＳＣＥ劣化は起こらない。コンタクト面におけるゲルマニウムの濃度がより高いので、バリアの高さを下げられる。ある実施形態では、かかる利益を実現するため、ゲルマニウム濃度を９５atomic％より高く、純粋なゲルマニウム（１００atomic％）までにする。
【００３１】
さらに図２を参照して、ホウ素ドープしたゲルマニウムレイヤ３１７／３１９を設けた後、絶縁オーバレイヤ３１７／３１９をデポジションするステップ２０８に続く。図３Dは、絶縁対３２２が、ゲートスタックのハードマスク３０６とともにフラッシュされたように示しているが、必ずしもそうではない。この絶縁体は様々な方法で構成できる。ある実施形態では、絶縁体３２２は、二酸化シリコン（ＳｉＯ２）又はその他のロウｋ（low-k）絶縁材料でインプリメントできる。他の実施形態では、絶縁材３２２は窒化シリコン（ＳｉＮ）ライナーとそれに続く一又は複数のＳｉＯ、又は窒化物、酸化物、窒化酸化物、炭化物、酸化炭化物、その他の好適な絶縁材料の組合せのレイヤでインプリメントされる。絶縁体３２２は、レイヤ間絶縁体（ＩＬＤ）と呼ばれるが、一般に行われているように、平坦化してもよい。絶縁材料のその他の例には、例えば、炭素ドープした酸化物（ＣＤＯ）、perfluorocyclobutaneやpolytetrafluoroethyleneなどの有子高分子、fluorosilicate  glass  （FSG）、及びsilsesquioxane、siloxane、organosilicate  glassなどの有機知りケート（organosilicates）を含み、ある構成例では、ＩＬＤレイヤはその絶縁定数をさらに下げるために細孔その他のボイドを含んでも良い。
【００３２】
次に、代替金属ゲート（ＲＭＧ）プロセスが用いられる本発明のある実施形態では、図３Ｅによく示されているように、本方法は、従来行われているように、エッチングプロセスを用いてゲートスタック（ハイｋゲート絶縁レイヤ３０２、犠牲ゲート電極３０４、及びハードマスクレイヤ３０６を含む）を除去するステップをさらに含む。別のインプリメンテーションでは、犠牲ゲート３０４とハードマスクレイヤ３０６のみを除去する。図３Ｅは、かかる実施形態により、ゲートスタックがエッチング除去される時に形成されるトレンチオープニングを示す。ゲート絶縁レイヤを除去する場合、本方法は、次に、新しいゲート絶縁レイヤをトレンチオープニングにデポジションする（図３Ｆにおいて３２４で示す）。ここでは、酸化ハフニウムなどの、前述したような好適なハイｋ絶縁材料を用いることができる。同じデポジションプロセスを用いることもできる。ゲート絶縁レイヤの置き換えを用いて、例えば、ドライ及びウェットエッチングプロセスを使う間に元のゲート絶縁レイヤに生じたダメージを解消し、及び／又はハイｋ又は所望のゲート絶縁材料で、ロウｋ又は犠牲絶縁材料を置き換えることができる。図３Ｆにさらに示されているように、本方法は、さらに、金属ゲート電極レイヤ３２６を、トレンチ内に、及びゲート絶縁レイヤ３２４上にデポジションする。ＣＶＤ、ＡＬＤ、ＰＶＤ、無電解メッキ又は電解メッキなどの従来の金属デポジションプロセスを用いて、金属ゲート電極レイヤを形成できる。金属ゲート電極レイヤは、例えば、ルテニウム（ruthenium）、パラジウム（palladium）、白金（platinum）、コバルト（cobalt）、ニッケル（nickel）、及び酸化ルテニウム（ruthenium  oxide）などの導電性酸化金属などのＰタイプ仕事関数金属を含む。ある構成では、２以上の金属ゲート電極レイヤをデポジションしてもよい。例えば、仕事関数金属がゲートトレンチにデポジションされ、次にアルミニウムや銀などの好適な金属ゲート電極フィル（fill）金属がデポジションされる。
【００３３】
図２を参照して、絶縁レイヤ３２２がレイヤ３１７／３１９上に設けられた（及び任意の所望のＲＭＧプロセスの）後に、本方法は、エッチングをして、ソース／ドレインコンタクトトレンチを形成する。任意の好適なドライ及び／又はウェットエッチプロセスを使うことができる。図３Ｇは、一実施形態による、エッチングが完了した後のソース／ドレインコンタクトトレンチを示す。本方法は、コンタクト抵抗低減金属をデポジションし、アニーリングしてシリサイド（silicide）／ゲルマナイド（germanide）を形成するステップ２１２と、ソース／ドレインコンタクトプラグをデポジションするステップ２１４とを行う。図３Ｈは、コンタクト金属３２５／３２７を示す。ある実施形態では、コンタクト金属はシリサイド／ゲルマナイドを含むが、他の実施形態では、追加的レイヤ（例えば、接着レイヤ）を含んでもよい。図３Ｉは、コンタクトプラグ金属３２９／３３１を示す。このコンタクトプラグ金属は、ある実施形態では、アルミニウムを含むが、コンタクトプラグ３２９／３３１には、従来のデポジションプロセスを用いて、銀（silver）、ニッケル白金（nickel-platinum）又はニッケルアルミニウム（nickel-aluminum）又はその他のニッケルとアルミニウムの合金、又はチタンなど、任意の好適な導電性コンタクト金属及び／又は合金を用いることができる。ニッケル、アルミニウム、ニッケル白金、又はニッケルアルミニウム又はその他のニッケルとアルミニウムを含む合金、又はゲルマニウムpre-amorphizationインプラントをして又はしていないチタンとsilicidationすることにより、ソース及びドレインコンタクトのゲルマナイド／メタライゼーション２１２を実行できる。ホウ素ドープしたゲルマニウムレイヤ３１７／３１９により、金属ゲルマニウム形成（例えばニッケルゲルマニウム）ができる。germanideによりショットキーバリアの高さが大幅に下がり、従来の金属シリサイド系におけるコンタクト抵抗（Ｒｅｘｔを含む）が改善される。例えば、従来のトランジスタは、一般的には、ゲルマニウム濃度が３０乃至４０atomic％の範囲にある、ソース／ドレインＳｉＧｅエピプロセスを用いる。かかる従来系は、ｅｐｉ／シリサイドインタフェース抵抗により制限された、約１４０Ω・μｍのＲｅｘｔ値を示す。これは高く、将来のゲートピッチスケーリングの妨げになる。本発明のある実施形態では、ＰＭＯＳデバイスにおけるＲｅｘｔの大幅な改善ができる（例えば、約２倍の改善であり、Ｒｅｘｔが約７０Ω・μｍ）。これによりＰＭＯＳデバイススケーリングがよくサポートされる。よって、本発明の一実施形態によるホウ素ドープされたゲルマニウムキャップ３１７／３１９を有するように構成されたソース／ドレインを有するトランジスタであって、ソース／ドレイン領域３１８／３２０とコンタクト金属３２５／３２７との間のインタフェースにおいて、ホウ素濃度が１Ｅ２０cm−３より高く、ゲルマニウム濃度が９０atomic％より高く、純粋なゲルマニウム（１００atomic％）に近いまでのものは、１００Ωμｍより低いＲｅｘｔ値を示し、ある場合には９０Ωμｍより低く、ある場合には８０Ωμｍより低く、ある場合には７５Ωμｍより低く、又はそれより低くてもよい。
【００３４】
図４は、本発明の他の一実施形態による、接触抵抗が低いトランジスタ構造を形成する方法を示す。図５Ａ乃至５Ｆは、本方法の実行により形成される、実施形態による構造を示す図である。一般的に、この方法は、図２と図３Ａ乃至図３Ｈを参照して説明した方法に似ているが、ソース／ドレイン領域上のホウ素ドープされたゲルマニウムレイヤ３１７／３１９のデポジションが、絶縁体３２２がデポジションされ、エッチングされたコンタクトトレンチが形成された後に、行われる点で異なる。このように、本方法は、図５Ｃ乃至図５Ｅに示したように、ソース／ドレイン領域３１８／３２０上に直接絶縁体３２２をデポジションするステップ４０６と、次にエッチングをして、ソース／ドレインコンタクトとレンジを形成するステップ４０８と、次にトレンチに（及びソース／ドレイン領域３１８／３２０に直接に）ホウ素ドープしたゲルマニウムレイヤ３１７／３１９を選択的にデポジションするステップ４１０とを含む。デポジションするステップ４１０は、選択的エピタキシーなどの任意の好適なデポジションプロセスを用いて実行できる。レイヤ３１７／３１９を設けると、図５Ｆに示すように、コンタクト金属３２５／３２７をレイヤ３１７／３１９上に設けることができる。この代替的方法により、コンタクト抵抗を改善できるという同じ利益が得られるが、ホウ素ドープしたゲルマニウムのデポジションがより選択的である。この開示を考慮すれば、マスキング／パターニング及び選択的デポジション法の任意の好適な組合せを用いて、他の選択的デポジションプロセスも分かるだろう。
【００３５】
さらに言うまでもなく、本方法の同様の部分に関する前出の説明は、ここにも等しく適用可能である。具体的に、ゲートスタックを形成するステップ４０２と、トランジスタ構造のソース／ドレイン領域を画定するステップ４０４は、図２を参照して説明した、形成するステップ２０２と画定するステップ２０４を参照して説明したように、実行できる。同様に、コンタクト抵抗低減金属をデポジションするステップ４１２と、アニーリングしてシリサイド／ゲルマナイドを形成するステップと、ソース／ドレインコンタクトプラグをデポジションするステップ４１４とは、図２を参照して説明した、形成するステップ２１２と画定するステップ２１４を参照して説明したように実行できる。
【００３６】
ＦｉｎＦＥＴ構成
知られているように、ＦｉｎＦＥＴは、細長い半導体材料（一般的にフィンと呼ぶ）の周りに構成したトランジスタである。トランジスタは、標準的な電界効果トランジスタ（ＦＥＴ）ノードを含み、ゲート、ゲート電極、ソース領域、及びドレイン領域を含む。デバイスの導電チャネルは、ゲート絶縁体の下のフィンの外側にある。具体的には、電流は、フィンの上（基板面に平行な側）だけではなく、フィンの両側壁（基板面に垂直な側）に沿って流れる。かかる構成の導電チャネルは基本的にフィンの３つの異なる外側のプレーナ領域に沿っているので、かかるＦｉｎＦＥＴデザインはトライゲートＦｉｎＦＥＴと呼ばれることがある。他のタイプのＦｉｎＦＥＴ構成も利用可能である。いわゆるダブルゲートＦｉｎＦＥＴなど、導電チャネルが原理的にフィンの２つの側壁に沿ってのみあるが、利用可能である。
【００３７】
図６は、本発明の一実施形態により構成された、トライゲートアーキテクチャを示す斜視図である。図から分かるように、トライゲートデバイスは基板６００を含み、絶縁領域６１０、６２０を通って基板６００から延在する（破線で表した）半導体ボディすなわちフィン６６０を有するゲート電極６４０は、フィン６６０の３表面上に形成され、３ゲートを形成する。ハードマスク６９０がゲート電極６４０の上に形成される。ゲートスペーサ６７０、６８０が、ゲート電極６４０の対向する側壁に形成される。
【００３８】
ソース領域は、くぼんだソースインタフェース６５０上とフィン６６０の一側壁上に形成されたエピタキシャル領域６３１を有し、ドレイン領域は、くぼんだソースインタフェース６５０上と対向するフィン６６０側壁（図示せず）上とに形成されたエピタキシャル領域６３１とを有する。キャップレイヤ６４１はエピタキシャル領域６３１上にデポジションされる。留意点として、ホウ素キャップレイヤ６４１は、くぼんだチップ領域に設けてもよいが、他の実施形態では、ソース／ドレイン領域だけに設けられる（くぼんだ領域に設けられない）。一実施形態では、絶縁領域６１０、６２０は、基板６００をエッチングしてトレンチを形成し、次にトレンチ上に酸化材料をデポジションしてＳＴＩ領域を形成するような従来の方法を用いて形成された浅いトレンチ孤立領域（ＳＴＩ）である。孤立領域６１０、６２０は、ＳｉＯ２などの任意の好適な誘電／絶縁材料からできている。基板１０２に関する前出の説明はここにも等しく適用可能である（例えば、基板６００はシリコン基板であっても、ＳＯＩ基板であっても、マルチレイヤ基板であってもよい）。
【００３９】
この開示を考慮すれば言うまでもなく、従来のプロセスと形成方法を用いて、ＦｉｎＦＥＴトランジスタ構造を製造できる。しかし、本発明の一実施形態では、例えば、ホウ素ドープしたゲルマニウム（６４１の場合）でキャップしたin  situドープしたシリコン又はＳｉＧｅ（６３１の場合）を用いて、２つのバイレイヤ間に任意的なゲルマニウム及び／又はホウ素の勾配バッファを有する、エピタキシャル領域６３１とキャップレイヤ６４１のバイレイヤ構造をインプリメントできる。上記の通り、かかるバッファは、エピタキシャル領域６３１とコンパチブルなベースレベルゲルマニウム／ホウ素濃度から、ホウ素ドープしたゲルマニウムキャップ６４１への移行に用いることができる。あるいは、ゲルマニウム及び／又はホウ素濃度勾配は、介在勾配バッファ構成にではなく、エピタキシャル領域６３１及び／又はキャップ６４１に直接インプリメントできる。さらに言うまでもなく、トライゲート構成の変わりは、ダブルゲートアーキテクチャであることに留意せよ。これはフィン６６０の上に誘電／絶縁レイヤを含む。
【００４０】
図７は、本発明の実施形態によるキャップを有するトランジスタ構造の接触抵抗と、キャップを有さない標準的トランジスタ構造の接触抵抗を示すスプリットロットを示すグラフである。０．１８より大きい抵抗数を伴うトランジスタ構造はすべて、コンタクト金属を直接デポジションした、標準的なＳｉＧｅ合金により高くなったＰＭＯＳソース／ドレイン領域でインプリメントされる。抵抗数が０．１０７以下のトランジスタ構造はすれべ、同様にインプリメントされるが、本発明の様々な実施形態による、ソース／ドレイン領域とコンタクト金属との間のホウ素ドープしたゲルマニウムキャップを有する。表１は、ここに説明するホウ素ドープしたゲルマニウムキャップを有する及び有さない構造のテストから得られた生データを示す。
【００４１】
【表１】
0005714721.tif 000002
表から分かるように、このサンプルロットは、実際に、従来のトランジスタ構造の約３乃至６倍の、コンタクト抵抗における改善（低減）を示している。単位は任意面積あたりのΩ数である。
【００４２】
本発明の一実施形態によるホウ素ドープしたゲルマニウムキャップを用いることにより可能になるその他の改善は、この開示を考慮すれば明らかであろう。具体的に、本発明の実施形態により、結果として得られるゲルマニウム材料とショットキーバリア高さの改善により、従来のＳｉＧｅソース／ドレインＰＭＯＳデバイスのそれより２×より大きいＲｅｘｔの改善が可能である。知られているように、ショットキーバリアの高さは、半導体・金属接合にわたる電気伝導のバリアである。ショットキーバリアの高さは、半導体・金属のインタフェースにわたる、金属のフェルミレベルと半導体の主キャリアバンドエッジとのエネルギー一のミスマッチを反映する。ｐタイプ半導体・金属インタフェースの場合、ショットキーバリアの高さは、金属のフェルミレベルと半導体のバレンスバンドの最大値との間の差である。
【００４３】
システム例
図８は、本発明の一実施形態による計算システム１０００を示す図である。図から分かるように、計算デバイス１０００はマザーボード１００２を収納する。マザーボード１００２は、複数のコンポーネントを含み、プロセッサ１００４と少なくとも１つの通信チップ１００６とを含むが、これに限定されない。それぞれのコンポーネントは、マザーボード１００２に物理的及び電気的に結合しており、又はそれに集積されている。言うまでもなく、マザーボード１００２は、例えば、プリント回路板であり、メインボードか、メインボードにマウントされたドーターボードか、又はデバイス１０００の唯一のボードである。そのアプリケーションに応じて、計算デバイス１０００は、マザーボード１００２に物理的及び電気的に結合した、又は結合していない一又は複数のその他のコンポーネントを含む。その他のコンポーネントには、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、ＧＰＳ（global  positioning  system）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大規模記憶デバイス（ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）など）が含まれるが、これらに限定されない。計算デバイス１０００に含まれるコンポーネントには、ここに説明する一又は複数のトランジスタ構造を含む。ある実施形態では、複数の機能が一又は複数のチップに集積できる（例えば、通信チップ１００６はプロセッサ１００４の一部であっても、又はプロセッサ１００４に集積されていてもよい）。
【００４４】
計算チップ１００６により、計算デバイス１０００との間でデータの転送をする無線通信が可能になる。「無線」との用語及びその派生語を用いて、非固体媒体を介して、変調した電磁放射を用いてデータを通信できる、回路、デバイス、システム、方法、技術（techniques）、通信チャンネルなどを記述する。この用語は、関連するデバイスがワイヤ（wires）を含まないことを示唆するものではないが、実施形態によってはそういう場合もある。通信チップ１００６は、複数の無線標準やプロトコルをインプリメントするものであり、ＷｉＦｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ＬＴＥ（long  term  evolution）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、ブルートゥース、これらの派生物、及び３Ｇ、４Ｇ、５Ｇ及びそれ以降として指示されているその他の任意の無線プロトコルを含むが、これらに限定されない。計算デバイス１０００は、複数の通信チップ１００６を含んでも良い。例えば、第１の通信チップ１００６は、Ｗｉ−Ｆｉとブルートゥースなどの短距離無線通信専用であり、第２の通信チップ１００６はＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯその他の長距離無線通信専用である。
【００４５】
計算デバイス１０００のプロセッサ１００４は、プロセッサ１００４内にパッケージされた集積回路ダイを含む。本発明のある実施形態では、プロセッサの集積回路ダイは、オンボード不揮発性メモリ又はキャッシュを含み、及び／又はここに説明した一又は複数のトランジスタ構造でインプリメントされたオフチップメモリに通信可能に結合される。「プロセッサ」とは、例えば、レジスタ及び／またはメモリからの電子データを処理して、その電子データを他の電子データに変換して、レジスタ及び／またはメモリに記憶するデバイスまたはその一部を指す。
【００４６】
また、通信チップ１００６は、通信チップ１００６内にパッケージされた集積回路ダイも含み得る。かかる実施形態によると、通信チップの集積回路ダイは、ここに説明した一又は複数のトランジスタ構造でインプリメントされた一又は複数のデバイスを含む。この開示を考慮すれば言うまでもなく、マルチスタンダード無線機能がプロセッサ１００４に直接集積できる（例えば、別途通信チップを有するのではなく、チップ１００６の機能がプロセッサ１００４に集積される）。さらに、プロセッサ１００４はかかる無線機能を有するチップセットであってもよい。つまり、任意数のプロセッサ１００４及び／又は通信チップ１００６を用いることができる。同様に、チップやチップセットに複数の機能を集積することもできる。
【００４７】
様々なインプリメンテーションにおいて、計算デバイス１０００は、ラップトップ、ネットブック、ノートブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメント制御ユニット、デジタルカメラ、携帯音楽プレーヤ、又はデジタルビデオレコーダであってもよい。さらに別のインプリメンテーションにおいて、デバイス１０００は、データを処理したりトランジスタを利用するその他の電子デバイスであり得る。
【００４８】
この開示を考慮すれば多数の実施形態が明らかになり、ここに説明した特徴はいろいろな構成で組合せられる。本発明の一実施形態はトランジスタデバイスを提供する。デバイスは、チャネル領域を有する基板と、チャネル領域の上のゲート電極とを含む。ゲート電極とチャネル領域との間にゲート絶縁レイヤが設けられ、基板中、チャネル領域に隣接してソース及びドレイン領域が設けられる。本デバイスは、さらに、ソース及びドレイン領域の少なくとも一部の上にホウ素ドープしたゲルマニウムレイヤを含む。このホウ素ドープゲルマニウムレイヤは、ゲルマニウム濃度が９０atomic％より高く、ホウ素濃度が１Ｅ２０cm−３より高い。本デバイスはさらに、ホウ素ドープゲルマニウムレイヤ上に金属ゲルマナイド（metal-germanide）のソース及びドレインコンタクトを含む。かかる例において、デバイスはプレーナ又はＦｉｎＦＥＴトランジスタの一方である。他の一例では、デバイスはＰＭＯＳトランジスタを含む。他の一例では、デバイスはさらにレイヤ間絶縁体を含む。他の一例では、デバイスはさらに、基板とソース及びドレイン領域との間に勾配バッファを含み、及び／又はソース及びドレイン領域とホウ素ドープゲルマニウムレイヤとの間に勾配バッファを含む。かかる場合には、ソース及びドレイン領域とホウ素ドープしたゲルマニウムレイヤとの間の勾配バッファは、ソース及びドレイン領域とコンパチブルなベース濃度から９５atomic％を越える高い濃度までの勾配を有するゲルマニウム濃度を有する。かかる具体的な場合には、高濃度とは純粋なゲルマニウムを含む。他の場合には、ソース及びドレイン領域とホウ素ドープゲルマニウムレイヤとの間の勾配バッファは、ソース及びドレイン領域とコンパチブルなベースレベル濃度から、１Ｅ２０cm−３を越える高い濃度までの勾配を有するホウ素濃度を有する。他の場合には、ホウ素ドープゲルマニウムレイヤは、勾配のある濃度を有するゲルマニウムとホウ素の少なくとも一方を有する。他の場合には、ソース及びドレイン領域は、ゲルマニウム濃度が基板とコンパチブルなベースレベル濃度から５０atomic％を越える高い濃度まで傾斜したシリコンゲルマニウムを有し、ホウ素ドープしたゲルマニウムレイヤは９５atomic％を越えるゲルマニウム濃度を有する。他の場合において、ソース及びドレイン領域は、ホウ素濃度が基板とコンパチブルなベースレベル濃度から１Ｅ２０cm−３を越える高い濃度まで傾斜した、ホウ素ドープしたシリコンゲルマニウムを有する。他の一例では、ソース及びドレイン領域はシリコン又はシリコンゲルマニウムを有し、デバイスは、さらに、ソース及びドレイン領域と、ホウ素ドープゲルマニウムレイヤとの間にバッファを有し、バッファは、ソース及びドレイン領域とコンパチブルなベースレベル濃度から５０atomic％を越える高い濃度までの勾配を有するゲルマニウム濃度と、ソース及びドレイン領域とコンパチブルなベースレベル濃度から１Ｅ２０cm−３を越える高い濃度まで勾配を有するホウ素濃度とを有する。他の一例において、ホウ素ドープゲルマニウムレイヤは、９８atomic％を越えるゲルマニウム濃度と、２Ｅ２０cm−３を越えるホウ素濃度とを有する。他の一実施形態による電子デバイスは、一又は複数の集積回��を有するプリント回路板を有し、一又は複数の集積回路は、上記段落で画定した様々な一又は複数のトランジスタデバイスを有する。かかる場合において、一又は複数の集積回路は、少なくとも一の通信チップ及び／又はプロセッサを含み、少なくとも一の通信チップ及び／又はプロセッサは一又は複数のトランジスタデバイスを有する。他の場合には、デバイスは計算デバイス（例えば、携帯電話、スマートフォン、ラップトップ、タブレットコンピュータなど）である。
【００４９】
本発明の他の一実施形態はトランジスタデバイスを提供する。この一例では、デバイスは、チャネル領域を有する基板と、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられ、スペーサが前記ゲート電極の横に設けられた前記ゲート電力とを含む。このデバイスは、さらに、前記基板中の、前記チャネル領域に隣接したソース及びドレイン領域であって、前記ソース及びドレイン領域はそれぞれ前記ゲート電極レイヤ及び／又は前記スペーサのうち対応するスペーサの下に延在するチップ領域を含む、前記ソース及びドレイン領域を含む。このデバイスは、さらに、前記ソース領域及びドレイン領域の少なくとも一部の上の、ゲルマニウム濃度が９５atomic％より高く、ホウ素濃度が２Ｅ２０cm−３より高いホウ素ドープしたゲルマニウムレイヤを含む。このデバイスは、さらに、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを含む。前記デバイスはプレーナ又はＦｉｎＦＥＴトランジスタの一方である。一例では、このデバイスは、さらに、前記ソース及びドレイン領域と、前記ホウ素ドープしたゲルマニウムレイヤとの間のバッファを有し、前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から９５atomic％を越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から２Ｅ２０cm−３を越える高い濃度まで勾配を有するホウ素濃度とを有する。他の一例では、前記ホウ素ドープしたゲルマニウムレイヤは、勾配濃度を有するゲルマニウムとホウ素の少なくとも一方を有する。他の一例では、前記ソース及びドレイン領域は、ゲルマニウム濃度が前記基板とコンパチブルなベースレベル濃度から５０atomic％を越える高い濃度まで傾斜したシリコンゲルマニウムを有し、前記ホウ素ドープしたゲルマニウムレイヤは９８atomic％を越えるゲルマニウム濃度を有する。他の一例では、前記ソース及びドレイン領域は、前記基板とコンパチブルなベースレベル濃度から２Ｅ２０cm−３を越える高い濃度まで傾斜したホウ素濃度を有する。他の一例では、前記ソース及びドレイン領域は、一定のゲルマニウム濃度を有するシリコンゲルマニウムを有し、デバイスは、さらに、ソース及びドレイン領域と、ホウ素ドープゲルマニウムレイヤとの間にバッファを有し、前記バッファは、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から５０atomic％を越える高い濃度までの勾配を有するゲルマニウム濃度と、前記ソース及びドレイン領域とコンパチブルなベースレベル濃度から２Ｅ２０cm−３を越える高い濃度まで勾配を有するホウ素濃度とを有し、前記バッファの厚さは１００オングストロームより小さい。他の実施形態による計算デバイス（例えば、デスクトップ又はポータブルコンピュータなど）は、通信チップ及び／又はプロセッサを有するプリント回路板を有し、前記通信チップ及び／又はプロセッサのうち少なくとも一方は、この段落において画定した様々な一又は複数のトランジスタデバイスを有する。
【００５０】
本発明の他の一実施形態は、トランジスタデバイスの形成方法を提供する。該方法は、チャネル領域を有する基板を設けるステップと、前記チャネル領域の上にあるゲート電極であって、ゲート絶縁レイヤが前記ゲート電極と前記チャネル領域との間に設けられた前記ゲート電力を設けるステップとを含む。また、この方法は、前記基板中の、前記チャネル領域に隣接したソース領域及びドレイン領域を設けるステップと、ソース及びドレイン領域の少なくとも一部の上にホウ素ドープしたゲルマニウムレイヤを設けるステップを含む。前記ホウ素ドープしたゲルマニウムレイヤは、９０atomic％を越えるゲルマニウム濃度と、１Ｅ２０cm−３を越えるホウ素濃度とを有する。また、この方法は、前記ホウ素ドープしたゲルマニウムレイヤの上の金属ゲルマナイドソースコンタクトとドレインコンタクトを設けるステップを有する。ある例では、本方法はさらに、基板とソース及びドレイン領域との間に勾配バッファを設けるステップ、及び／又はソース及びドレイン領域とホウ素ドープゲルマニウムレイヤとの間に勾配バッファを設けるステップを含む。他の一例では、前記ホウ素ドープしたゲルマニウムレイヤは、勾配濃度を有するゲルマニウムとホウ素の少なくとも一方を有する（これは勾配バッファとともに用いても、勾配バッファ無しに用いてもよい）。この方法は、例えば、計算デバイスなどの電子デバイスの製造において利用できるだろう。
【００５１】
本発明の実施形態の上記の説明は、例示と説明を目的にしたものである。包括的であること、開示した詳細な内容に本発明を限定することを意図したものではない。本開示を考慮して、多くの修正と変形が可能である。本発明の範囲はこの詳細な説明により限定されるのではなく、添付した特許請求の範囲により限定される。
【図１Ａ】
0005714721.tif 000003
【図１Ｂ】
0005714721.tif 000004
【図１Ｃ】
0005714721.tif 000005
【図２】
0005714721.tif 000006
【図３Ａ】
0005714721.tif 000007
【図３Ｂ】
0005714721.tif 000008
【図３Ｃ】
0005714721.tif 000009
【図３Ｄ】
0005714721.tif 000010
【図３Ｅ】
0005714721.tif 000011
【図３Ｆ】
0005714721.tif 000012
【図３Ｇ】
0005714721.tif 000013
【図３Ｈ】
0005714721.tif 000014
【図３Ｉ】
0005714721.tif 000015
【図４】
0005714721.tif 000016
【図５Ａ】
0005714721.tif 000017
【図５Ｂ】
0005714721.tif 000018
【図５Ｃ】
0005714721.tif 000019
【図５Ｄ】
0005714721.tif 000020
【図５Ｅ】
0005714721.tif 000021
【図５Ｆ】
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【図６】
0005714721.tif 000023
【図７】
0005714721.tif 000024
【図８】
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