(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面上で該主面に平行な所定方向に延在し、前記所定方向とは交差する方向に幅を有するゲート電極と、
前記半導体基板と前記ゲート電極との間に介在するゲート絶縁膜と
を備え、
前記半導体基板は、
前記ゲート電極の幅方向両側のうちの一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＰ型ボディ領域と、
前記ゲート電極の幅方向両側のうちの他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＮ型ボディ領域と、
前記一方の側で前記主面近傍に形成され、前記Ｐ型ボディ領域と接合する第１のＰ型不純物拡散領域と、
前記他方の側で前記主面近傍において前記第１のＰ型不純物拡散領域と対向する位置に形成され、前記Ｎ型ボディ領域と接合する第１のＮ型不純物拡散領域と、
前記一方の側で前記主面近傍に形成され、前記Ｐ型ボディ領域と接合する第２のＮ型不純物拡散領域と、
前記他方の側で前記主面近傍において前記第２のＮ型不純物拡散領域と対向する位置に形成され、前記Ｎ型ボディ領域と接合する第２のＰ型不純物拡散領域と
を含み、
前記第１のＰ型不純物拡散領域と前記第２のＮ型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成されており、
前記第１のＮ型不純物拡散領域と前記第２のＰ型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成されている
ことを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタであって、
前記半導体基板の当該主面上に形成されて前記第２のＮ型不純物拡散領域と電気的に接続されているソース電極と、
前記半導体基板の当該主面上に形成されて前記第１のＮ型不純物拡散領域と電気的に接続されているドレイン電極と
をさらに備えることを特徴とする電界効果トランジスタ。
【請求項３】
請求項２に記載の電界効果トランジスタであって、前記半導体基板の当該主面上に形成されて前記第１のＰ型不純物拡散領域と電気的に接続されているバックゲート電極をさらに備えることを特徴とする電界効果トランジスタ。
【請求項４】
請求項１に記載の電界効果トランジスタであって、
前記半導体基板の当該主面上に形成されて前記第２のＰ型不純物拡散領域と電気的に接続されているソース電極と、
前記半導体基板の当該主面上に形成されて前記第１のＰ型不純物拡散領域と電気的に接続されているドレイン電極と
をさらに備えることを特徴とする電界効果トランジスタ。
【請求項５】
請求項４に記載の電界効果トランジスタであって、前記半導体基板の当該主面上に形成されて前記第１のＮ型不純物拡散領域と電気的に接続されているバックゲート電極をさらに備えることを特徴とする電界効果トランジスタ。
【請求項６】
請求項１から５のうちのいずれか１項に記載の電界効果トランジスタであって、前記Ｎ型ボディ領域の当該端部と前記Ｐ型ボディ領域の当該端部とは、前記ゲート電極の直下で互いに対向していることを特徴とする電界効果トランジスタ。
【請求項７】
半導体基板と、
前記半導体基板の主面上で該主面に平行な所定方向に延在し、前記所定方向とは交差する方向に幅を有するゲート電極と、
前記半導体基板と前記ゲート電極との間に介在するゲート絶縁膜と
を備え、
前記半導体基板は、
前記ゲート電極の幅方向両側のうちの一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＰ型ボディ領域と、
前記ゲート電極の幅方向両側のうちの他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＮ型ボディ領域と、
前記一方の側で前記主面近傍に形成され、前記Ｐ型ボディ領域と接合する第１のＰ型不純物拡散領域と、
前記他方の側で前記主面近傍において前記第１のＰ型不純物拡散領域と対向する位置に形成され、前記Ｎ型ボディ領域と接合する第１のＮ型不純物拡散領域と、
前記一方の側で前記主面近傍に形成され、前記Ｐ型ボディ領域と接合する第２のＮ型不純物拡散領域と、
前記他方の側で前記主面近傍において前記第２のＮ型不純物拡散領域と対向する位置に形成され、前記Ｎ型ボディ領域と接合する第２のＰ型不純物拡散領域と
を含み、
前記Ｎ型ボディ領域と前記Ｐ型ボディ領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有し、
前記第１のＮ型不純物拡散領域と前記第１のＰ型不純物拡散領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有し、
前記第２のＰ型不純物拡散領域と前記第２のＮ型不純物拡散領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有する
ことを特徴とする電界効果トランジスタ。
【請求項８】
半導体基板上に形成されたゲート電極を共有する第１及び第２の電界効果トランジスタを備え、
前記第１の電界効果トランジスタは、請求項１から７のうちのいずれか１項に記載の電界効果トランジスタと同じ構造を有し、
前記第２の電界効果トランジスタは、請求項１から７のうちのいずれか１項に記載の電界効果トランジスタと同じ構造を有する、
ことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置であって、前記半導体基板は、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとを互いに電気的に絶縁分離する素子分離構造を有することを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記素子分離構造は、
前記第１の電界効果トランジスタの形成領域と前記第２の電界効果トランジスタの形成領域との間で前記半導体基板に形成されたトレンチと、
前記トレンチに埋設された絶縁膜と
を含むことを特徴とする半導体装置。
【請求項１１】
半導体基板の主面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記半導体基板の当該主面上に、該主面に平行な所定方向に延在し且つ前記所定方向とは交差する方向に幅を有するゲート電極を形成する工程と、
前記半導体基板の内部にＮ型不純物及びＰ型不純物をそれぞれ選択的に導入して、前記ゲート電極の幅方向両側のうち一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＰ型ボディ領域を形成するとともに、前記ゲート電極の幅方向両側のうち他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＮ型ボディ領域を形成する工程と、
前記半導体基板内の前記主面近傍にＰ型不純物を選択的に導入して、前記一方の側に前記Ｐ型ボディ領域と接合する第１のＰ型不純物拡散領域を形成するとともに、前記他方の側で前記Ｎ型ボディ領域と接合する第２のＰ型不純物拡散領域を形成する工程と、
前記半導体基板内の前記主面近傍にＮ型不純物を選択的に導入して、前記他方の側で前記第１のＰ型不純物拡散領域と対向する位置に前記Ｎ型ボディ領域と接合する第１のＮ型不純物拡散領域を形成するとともに、前記一方の側で前記第２のＰ型不純物拡散領域と対向する位置に前記Ｐ型ボディ領域と接合する第２のＮ型不純物拡散領域を形成する工程と
を備え、
前記第１のＰ型不純物拡散領域と前記第２のＮ型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成され、
前記第１のＮ型不純物拡散領域と前記第２のＰ型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成される
ことを特徴とする電界効果トランジスタの製造方法。
【請求項１２】
請求項１１に記載の電界効果トランジスタの製造方法であって、前記半導体基板の当該主面上に、前記第２のＮ型不純物拡散領域と電気的に接続されるソース電極と、前記第１のＮ型不純物拡散領域と電気的に接続されるドレイン電極とを形成する工程をさらに備えることを特徴とする電界効果トランジスタの製造方法。
【請求項１３】
請求項１２に記載の電界効果トランジスタの製造方法であって、前記半導体基板の当該主面上に前記第１のＰ型不純物拡散領域と電気的に接続されるバックゲート電極を形成する工程をさらに備えることを特徴とする電界効果トランジスタの製造方法。
【請求項１４】
請求項１１に記載の電界効果トランジスタの製造方法であって、前記半導体基板の当該主面上に、前記第２のＰ型不純物拡散領域に電気的に接続されるソース電極と、前記第１のＰ型不純物拡散領域と電気的に接続されるドレイン電極とを形成する工程をさらに備えることを特徴とする電界効果トランジスタの製造方法。
【請求項１５】
請求項１４に記載の電界効果トランジスタの製造方法であって、前記半導体基板の当該主面上に前記第１のＮ型不純物拡散領域と電気的に接続されるバックゲート電極を形成する工程をさらに備えることを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置及びその製造技術に関し、特に、横型二重拡散（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）構造を有する電界効果トランジスタを含む半導体装置及びその製造技術に関する。
【背景技術】
【０００２】
近年の電子部品の小型化や高性能化の進展に伴い、電子部品に搭載されるＩＣチップ内のバイポーラ素子やＤＭＯＳ（Ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ  ＭＯＳ）などのパワー素子の高集積化が要求されている。ＤＭＯＳには、ＶＤＭＯＳ（Ｖｅｒｔｉｃａｌ  ＤＭＯＳ）とＬＤＭＯＳ（Ｌａｔｅｒａｌ  ＤＭＯＳ）という２種類の構造が知られている。ＶＤＭＯＳは、半導体基板のおもて面側に形成されたソース領域と、裏面側に形成されたドレイン領域とを有するので、キャリアが半導体基板の厚み方向（垂直方向）に流れる構造を有する。一方、ＬＤＭＯＳは、ソース領域とドレイン領域とが共におもて面側に形成された構造を有するので、キャリアは半導体基板の主面に沿って横方向に流れる。このようなＤＭＯＳ構造は、たとえば、特開２００７−１０３６７２号公報（特許文献１）及び特開２００７−２８７７９８号公報（特許文献２）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１０３６７２号公報（図４など）
【特許文献２】特開２００７−２８７７９８号公報（図５，図６など）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
前述の通り、従来のＬＤＭＯＳでは、ソース領域とドレイン領域とが共におもて面側に形成されているので、ＶＤＭＯＳ構造と比べると、横方向寸法が大きく、高集積化に限界があった。たとえば、ＰチャネルＬＤＭＯＳとＮチャネルＬＤＭＯＳとを並べてＣＭＯＳ回路を形成する場合、このＣＭＯＳ回路全体の横方向寸法が大きくなり、ＩＣチップに占めるＣＭＯＳ回路の素子面積が大きくなるという問題がある。
【０００５】
上記に鑑みて本発明の目的は、ＬＤＭＯＳなどの横型二重拡散構造を有する電界効果トランジスタの高集積化を可能とする電界効果トランジスタ及びその製造方法並びに半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の第１の態様による電界効果トランジスタは、半導体基板と、前記半導体基板の主面上で該主面に平行な所定方向に延在し、前記所定方向とは交差する方向に幅を有するゲート電極と、前記半導体基板と前記ゲート電極との間に介在するゲート絶縁膜とを備え、前記半導体基板は、前記ゲート電極の幅方向両側のうちの一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＰ型ボディ領域と、前記ゲート電極の幅方向両側のうちの他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＮ型ボディ領域と、前記一方の側で前記主面近傍に形成され、前記Ｐ型ボディ領域と接合する第１のＰ型不純物拡散領域と、前記他方の側で前記主面近傍において前記第１のＰ型不純物拡散領域と対向する位置に形成され、前記Ｎ型ボディ領域と接合する第１のＮ型不純物拡散領域と、前記一方の側で前記主面近傍に形成され、前記Ｐ型ボディ領域と接合する第２のＮ型不純物拡散領域と、前記他方の側で前記主面近傍において前記第２のＮ型不純物拡散領域と対向する位置に形成され、前記Ｎ型ボディ領域と接合する第２のＰ型不純物拡散領域とを含み、前記第１のＰ型不純物拡散領域と前記第２のＮ型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成されており、前記第１のＮ型不純物拡散領域と前記第２のＰ型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成されていることを特徴とする。
また、本発明の第２の態様による電界効果トランジスタは、半導体基板と、前記半導体基板の主面上で該主面に平行な所定方向に延在し、前記所定方向とは交差する方向に幅を有するゲート電極と、前記半導体基板と前記ゲート電極との間に介在するゲート絶縁膜とを備え、前記半導体基板は、前記ゲート電極の幅方向両側のうちの一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＰ型ボディ領域と、前記ゲート電極の幅方向両側のうちの他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＮ型ボディ領域と、前記一方の側で前記主面近傍に形成され、前記Ｐ型ボディ領域と接合する第１のＰ型不純物拡散領域と、前記他方の側で前記主面近傍において前記第１のＰ型不純物拡散領域と対向する位置に形成され、前記Ｎ型ボディ領域と接合する第１のＮ型不純物拡散領域と、前記一方の側で前記主面近傍に形成され、前記Ｐ型ボディ領域と接合する第２のＮ型不純物拡散領域と、前記他方の側で前記主面近傍において前記第２のＮ型不純物拡散領域と対向する位置に形成され、前記Ｎ型ボディ領域と接合する第２のＰ型不純物拡散領域とを含み、請求項１から６のうちのいずれか１項に記載の電界効果トランジスタであって、前記Ｎ型ボディ領域と前記Ｐ型ボディ領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有し、前記第１のＮ型不純物拡散領域と前記第１のＰ型不純物拡散領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有し、前記第２のＰ型不純物拡散領域と前記第２のＮ型不純物拡散領域とは、前記ゲート電極の中心線に関して前記幅方向において互いに対称な形状を有することを特徴とする。
【０００７】
本発明の第３の態様による半導体装置は、半導体基板上に形成されたゲート電極を共有する第１及び第２の電界効果トランジスタを備え、前記第１の電界効果トランジスタは上記第１の態様による電界効果トランジスタまたは上記第２の態様による電界効果トランジスタと同じ構造を有し、前記第２の電界効果トランジスタも、上記第１の態様による電界効果トランジスタまたは上記第２の態様による電界効果トランジスタと同じ構造を有することを特徴とする。
【０００８】
本発明の第４の態様による電界効果トランジスタの製造方法は、半導体基板の主面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記半導体基板の当該主面上に、該主面に平行な所定方向に延在し且つ前記所定方向とは交差する方向に幅を有するゲート電極を形成する工程と、前記半導体基板の内部にＮ型不純物及びＰ型不純物をそれぞれ選択的に導入して、前記ゲート電極の幅方向両側のうち一方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＰ型ボディ領域を形成するとともに、前記ゲート電極の幅方向両側のうち他方の側で前記所定方向に沿って延在し、前記ゲート電極の直下の領域に端部を有するＮ型ボディ領域を形成する工程と、前記半導体基板内の前記主面近傍にＰ型不純物を選択的に導入して、前記一方の側に前記Ｐ型ボディ領域と接合する第１のＰ型不純物拡散領域を形成するとともに、前記他方の側で前記Ｎ型ボディ領域と接合する第２のＰ型不純物拡散領域を形成する工程と、前記半導体基板内の前記主面近傍にＮ型不純物を選択的に導入して、前記他方の側で前記第１のＰ型不純物拡散領域と対向する位置に前記Ｎ型ボディ領域と接合する第１のＮ型不純物拡散領域を形成するとともに、前記一方の側で前記第２のＰ型不純物拡散領域と対向する位置に前記Ｐ型ボディ領域と接合する第２のＮ型不純物拡散領域を形成する工程とを備え、前記第１のＰ型不純物拡散領域と前記第２のＮ型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成され、前記第１のＮ型不純物拡散領域と前記第２のＰ型不純物拡散領域とは、前記所定方向に互いに離間し且つ隣り合う位置に形成されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、ＩＣチップ内の電界効果トランジスタの占有面積の比率が低くなるので、高集積化が可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る実施の形態１の一例である半導体装置の構成を概略的に示す平面図である。
【図２】図１の半導体装置のＩＩ−ＩＩ線に沿った概略断面図である。
【図３】図１の半導体装置のＩＩＩ−ＩＩＩ線に沿った概略断面図であり、図３は、図１の半導体装置１ＮのＩＩＩ−ＩＩＩ線に沿った概略断面図である。
【図４】Ｎチャネル電界効果トランジスタを示す図である。
【図５】実施の形態１の半導体装置の第１の製造工程を概略的に示す断面図である。
【図６】実施の形態１の半導体装置の第２の製造工程を概略的に示す断面図である。
【図７】実施の形態１の半導体装置の第３の製造工程を概略的に示す断面図である。
【図８】実施の形態１の半導体装置の第４の製造工程を概略的に示す断面図である。
【図９】実施の形態１の半導体装置の第５の製造工程を概略的に示す断面図である。
【図１０】実施の形態１の半導体装置の第６の製造工程を概略的に示す断面図である。
【図１１】実施の形態１の半導体装置の第７の製造工程を概略的に示す断面図である。
【図１２】実施の形態１の他の例である半導体装置の構成を概略的に示す平面図である。
【図１３】図１２の半導体装置のＸＩＩＩ−ＸＩＩＩ線に沿った概略断面図である。
【図１４】図１２の半導体装置のＸＩＶ−ＸＩＶ線に沿った概略断面図である。
【図１５】Ｐチャネル電界効果トランジスタを示す図である。
【図１６】比較例のＬＤＭＯＳ構造を概略的に示す断面図である。
【図１７】本発明に係る実施の形態２のＣＭＯＳ構造を有する半導体装置の構成を概略的に示す平面図である。
【図１８】図１７の半導体装置のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った概略断面図である。
【図１９】実施の形態２の半導体装置の等価回路を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る種々の実施の形態について図面を参照しつつ説明する。
【００１２】
実施の形態１．
図１は、本発明に係る実施の形態１の一例である半導体装置１Ｎの構成を概略的に示す平面図である。また、図２は、図１の半導体装置１ＮのＩＩ−ＩＩ線に沿った概略断面図であり、図３は、図１の半導体装置１ＮのＩＩＩ−ＩＩＩ線に沿った概略断面図である。なお、説明の便宜上、図２及び図３の層間絶縁膜６０は、図１に示されていない。以下に説明されるように、本実施の形態では、図２の断面構造と図３の断面構造との組で横型二重拡散構造を有するＮチャネル電界効果トランジスタ素子が一つ構成される。
【００１３】
図２及び図３の断面図に示されるように、本実施の形態の半導体装置１Ｎのトランジスタ構造は、単結晶シリコン材料からなるＰ型支持基板１０上に形成される。Ｐ型支持基板１０の上面にはＮ＋型埋め込み層（ＮＢＬ：Ｎ＋−ｔｙｐｅ  ｂｕｒｉｅｄ  ｌａｙｅｒ）１１が形成されている。このＮ＋型埋め込み層１１の上にはＮ型エピタキシャル層１２が形成されている。このＮ型エピタキシャル層１２の内部には、当該Ｎ型エピタキシャル層１２の上面からＰ型支持基板１０まで垂直方向に延在するＰ型素子分離層１５Ａ，１５Ｂが形成されている。これらＰ型素子分離層１５Ａ，１５Ｂは、ｐｎ接合による素子分離機能を有する。なお、これらＰ型素子分離層１５Ａ，１５Ｂに代えて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造などのトレンチ分離構造を形成してもよい。なお、Ｐ型支持基板１０とＮ＋型埋め込み層１１とＮ型エピタキシャル層１２とで本発明の半導体基板を構成することができる。
【００１４】
Ｎ型エピタキシャル層１２の上層部には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法によりフィールド酸化膜１３Ａ，１３Ｂが形成されている。また、Ｎ型エピタキシャル層１２上には、ゲート絶縁膜１６とゲート電極１７とからなるゲート構造がＰ型支持基板１０の上面に沿って図１のＹ軸方向に延在している。ゲート絶縁膜１６は、たとえばシリコン酸化物などの高誘電率材料からなる薄膜であり、ゲート電極１７は、たとえばボロンやリンなどの不純物を高濃度にドープされた多結晶シリコン材料を用いて構成することができる。
【００１５】
ゲート電極１７のＸ軸方向両側壁には、それぞれ、絶縁材料からなるサイドウォールスペーサ１８Ａ，１８Ｂが形成されている。なお、Ｘ軸方向は、Ｐ型支持基板１０の上面と平行であり且つＹ軸方向と直交する方向である。これらサイドウォールスペーサ１８Ａ，１８Ｂは、図１に示されるようにゲート電極１７とともにＹ軸方向に延在している。
【００１６】
ゲート電極１７は、図１の素子領域全体に亘ってＹ軸方向に延在し、Ｙ軸方向と交差するＸ軸方向に一定の幅を持つ細長い矩形状を有している。このゲート電極１７のＸ軸方向（幅方向）両側では、それぞれ、Ｎ型エピタキシャル層１２の比較的浅い領域にＮ型ボディ領域（Ｎ型ウエル）２０ＮとＰ型ボディ領域（Ｐ型ウエル）２０Ｐとが形成されている。図２及び図３に示されるように、これらＰ型ボディ領域２０Ｐの端部とＮ型ボディ領域２０Ｎの端部とはＸ軸方向に互いに対向し、且つ、ゲート電極１７の直下で互いに接合している。また、図１に示されるように、Ｐ型ボディ領域２０Ｐは、ゲート電極１７の両側のうち一方の側（右側）でＹ軸方向に沿って延在し、Ｎ型ボディ領域２０Ｎは、ゲート電極１７の両側のうちの他方の側（左側）でＹ軸方向に沿って延在している。このようなＰ型ボディ領域２０Ｐの分布とＮ型ボディ領域２０Ｎの分布とは、たとえば、Ｎ型エピタキシャル層１２内の上面付近にＮ型不純物原子とＰ型不純物原子とをそれぞれ個別のレジストパターンを用いてイオン注入し、その後、ドライブイン処理（比較的長時間の熱処理）により、イオン注入されたＮ型不純物原子とＰ型不純物原子とを拡散させ活性化させることにより実現することができる。
【００１７】
図１に示されるように、ゲート電極１７の左側の領域においては、Ｎ型エピタキシャル層１２の上面付近でＮ型ボディ領域２０Ｎに囲まれ且つ接合するように、不純物拡散層３０Ｎ，３１Ｐ，３２Ｎ，３３Ｐ，３４Ｎ，３５Ｐ，３６Ｎが形成されている。これら不純物拡散層３０Ｎ，３１Ｐ，３２Ｎ，３３Ｐ，３４Ｎ，３５Ｐ，３６Ｎは、互いに離間し、Ｙ軸方向に沿って一定間隔で並んでいる。また、これら不純物拡散層のうち、不純物拡散層３０Ｎ，３２Ｎ，３４Ｎ，３６Ｎは、Ｎ型不純物の拡散領域であり、不純物拡散層３１Ｐ，３３Ｐ，３５Ｐは、Ｐ型不純物の拡散領域である。よって、ゲート電極１７の左側には、Ｙ軸方向に沿ってＮ型不純物拡散領域とＰ型不純物拡散領域とが交互に配列されている。
【００１８】
ゲート電極１７の右側の領域においても、Ｎ型エピタキシャル層１２の上面付近でＰ型ボディ領域２０Ｐに囲まれ且つ接合するように、不純物拡散層３０Ｐ，３１Ｎ，３２Ｐ，３３Ｎ，３４Ｐ，３５Ｎ，３６Ｐが形成されている。これら不純物拡散層３０Ｐ，３１Ｎ，３２Ｐ，３３Ｎ，３４Ｐ，３５Ｎ，３６Ｐは、互いに離間し、Ｙ軸方向に沿って一定間隔で並んでいる。また、これら不純物拡散層のうち、不純物拡散層３１Ｎ，３３Ｎ，３５Ｎは、Ｎ型不純物の拡散領域であり、不純物拡散層３０Ｐ，３２Ｐ，３４Ｐ，３６Ｐは、Ｐ型不純物の拡散領域である。よって、ゲート電極１７の右側にも、Ｙ軸方向に沿ってＮ型不純物拡散領域とＰ型不純物拡散領域とが交互に配列されている。
【００１９】
さらに、ゲート電極１７を境に対向する一対の不純物拡散層３０Ｎ，３０Ｐは、互いに異なる導電型を有する。同様に、一対の不純物拡散層３１Ｐ，３１Ｎと、一対の不純物拡散層３２Ｎ，３２Ｐと、一対の不純物拡散層３３Ｐ，３３Ｎと、一対の不純物拡散層３４Ｎ，３４Ｐと、一対の不純物拡散層３５Ｐ，３５Ｎと、一対の不純物拡散層３６Ｎ，３６Ｐとは、それぞれ互いに異なる導電型を有している。
【００２０】
本実施の形態の半導体装置１Ｎでは、Ｐ型ボディ領域２０ＰとＮ型ボディ領域２０Ｎとは、ゲート電極１７の中心線に関してほぼ対称な形状を有している。同様に、左側の不純物拡散層３０Ｎ，３１Ｐ，３２Ｎ，３３Ｐ，３４Ｎ，３５Ｐ，３６Ｎの形状と、右側の不純物拡散層３０Ｐ，３１Ｎ，３２Ｐ，３３Ｎ，３４Ｐ，３５Ｎ，３６Ｐの形状とは、ゲート電極１７の中心線に関してほぼ対称である。
【００２１】
また、Ｎ型エピタキシャル層１２上には、左側の不純物拡散層３０Ｎ，３２Ｎ，３４Ｎ，３６Ｎとそれぞれ電気的に接続されるコンタクトプラグ（引き出し電極）５０，５２，５４，５６が形成され、右側の不純物拡散層３０Ｐ，３１Ｎ，３２Ｐ，３３Ｎ，３４Ｐ，３５Ｎ，３６Ｐとそれぞれ電気的に接続されるコンタクトプラグ（引き出し電極）４０，４１，４２，４３，４４，４５，４６が形成されている。左側の不純物拡散領域３１Ｐ，３３Ｐ，３５Ｐについてはコンタクトプラグが形成されていない。左側のコンタクトプラグ５０，５２，５４，５６の上端部は、銅やアルミニウムなどの上層配線７１と接続され、右側のコンタクトプラグ４０〜４６の上端部は、銅やアルミニウムなどの上層配線７０と接続されている。
【００２２】
上記コンタクトプラグのうち、コンタクトプラグ５０，５２，５４，５６をドレイン電極とし、コンタクトプラグ４１，４３，４５をソース電極とし、コンタクトプラグ４０，４２，４４，４６をバックゲート電極として利用することにより、図４に示されるようなＮチャネル電界効果トランジスタ２Ｎを構成することができる。このＮチャネル電界効果トランジスタ２Ｎは、ゲート２ｇ、ソース２ｓ、ドレイン２ｄ及びバックゲート２ｇを有する。
【００２３】
図２の断面構造と図３の断面構造との組で構成されるＮチャネル電界効果トランジスタ素子の場合、図２のボディ領域２０Ｐ内には図１のＩＩ−ＩＩ線に沿ってチャネル領域が形成され、ボディ領域２０Ｎ内にはドリフト領域（電界緩和領域）が形成される。この電界効果トランジスタ素子の耐圧性能は、ドリフト領域の長さに依存するが、ドリフト領域は、ゲート電極１７の幅方向（Ｘ軸方向）ではなく、図１のＩＩ−ＩＩ線に沿った斜め方向に形成されるので、比較的長い電界緩和領域を確保することができる。
【００２４】
次に、図５〜図１１を参照しつつ、上記半導体装置１Ｎの製造方法について説明する。図５〜図１１は、半導体装置１Ｎの製造工程の例を概略的に示す断面図であり、図１のＩＩＩ−ＩＩＩ線に沿った断面構造（図３）に対応するものである。
【００２５】
まず、支持基板としてシリコン基板を用意し、このシリコン基板の表面を熱酸化して膜厚が数十ｎｍ程度の熱酸化膜１９（図５）を形成し、さらに、この熱酸化膜１９を介してシリコン基板内にヒ素やボロンなどのＰ型不純物を選択的にイオン注入する。この結果、図５に示されるように、表面付近にＰ型不純物層１１ｄを含むＰ型支持基板１０を得ることができる。Ｐ型不純物層１１ｄは、熱処理により活性化されるとＮ＋型埋め込み層１１となる。より具体的には、用意されたシリコン基板の表面にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてヒ素を単結晶シリコン基板の上面付近の領域（比較的浅い領域）に打ち込むことでＰ型不純物層１１ｄが形成される。その後、レジストパターンを除去し、シリコン基板全体にボロンをイオン注入する。導入されたボロンを熱処理で活性化するとＰ型支持基板１０が得られる。
【００２６】
その後、熱酸化膜１９を除去し、Ｐ型支持基板１０上に１μｍ〜数十μｍ程度の厚みのＮ型エピタキシャル層１２を成長させる。この結果、図６に示される半導体基板１０Ｂを得ることができる。
【００２７】
次に、公知のＬＯＣＯＳ法を用いて、図７に示されるように、Ｎ型エピタキシャル層１２上にフィールド酸化膜１３Ａ，１３Ｂを形成する。たとえば、開口部を持つシリコン窒化膜（図示せず）をＮ型エピタキシャル層１２上に形成し、このシリコン窒化膜をマスクとしてＮ型エピタキシャル層１２の露出面を熱酸化することで、フィールド酸化膜１３Ａ，１３Ｂを形成することができる。
【００２８】
さらに、Ｎ型エピタキシャル層１２上に、Ｐ型素子分離層１５Ａ，１５Ｂを形成するためのレジストパターン（図示せず）を形成し、これをマスクとしてＮ型エピタキシャル層１２にリンなどのＰ型不純物をイオン注入する。イオン注入されたＰ型不純物を熱処理で活性化することで、図７のＰ型素子分離層１５Ａ，１５Ｂが形成される。
【００２９】
次に、図７のＮ型エピタキシャル層１２上にシリコン酸化膜などの絶縁膜を形成する。その後、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、この絶縁膜上に、リンなどのＰ型不純物が高濃度でドープされた多結晶シリコン膜を堆積させる。そして、半導体リソグラフィ（フォトリソグラフィや極端紫外線リソグラフィなど）と異方性エッチングとによりこれら絶縁膜と多結晶シリコン膜とをパターニングすることで、図８のゲート構造（ゲート絶縁膜１６及びゲート電極１７）を形成することができる。
【００３０】
次に、Ｎ型ボディ領域２０Ｎを形成するために、半導体リソグラフィにより、このＮ型ボディ領域２０Ｎの形成予定領域を露出させ且つＰ型ボディ領域２０Ｐの形成予定領域を被覆するレジストパターン（図示せず）を図８のＮ型エピタキシャル層１２上に形成する。次に、このレジストパターンと図８のゲート構造とをマスクとして、ボロンなどのＰ型不純物をＮ型エピタキシャル層１２内にイオン注入する。このとき、たとえば、加速電圧２０ｋｅＶ、不純物濃度が約５×１０１３ａｔｏｍｓ／ｃｍ２の条件でボロンをイオン注入すればよい。その後、レジストパターンは除去される。さらに、Ｐ型ボディ領域２０Ｐを形成するために、半導体リソグラフィにより、Ｐ型ボディ領域２０Ｐの形成予定領域を露出させ且つＮ型ボディ領域２０Ｎの形成予定領域を被覆するレジストパターン（図示せず）をＮ型エピタキシャル層１２上に形成する。このレジストパターンと図８のゲート構造とをマスクとして、リンなどのＮ型不純物をＮ型エピタキシャル層１２内にイオン注入する。このとき、たとえば、加速電圧８０ｋｅＶ、不純物濃度が約１．５×１０１３ａｔｏｍｓ／ｃｍ２といった条件でリンをイオン注入すればよい。その後、レジストパターンは除去される。そして、Ｎ型エピタキシャル層１２に導入されたＮ型不純物とＰ型不純物とをドライブイン処理により拡散させ、活性化させる。この結果、図９に示されるように、ゲート電極１７の両側にＰ型ボディ領域２０ＰとＮ型ボディ領域２０Ｎとが形成される。
【００３１】
その後、たとえばＣＶＤ法により、図９の構造上に、シリコン酸化物などの絶縁材料からなる絶縁膜を堆積させ、この絶縁膜を異方性エッチングによりエッチバックする。この結果、ゲート電極１７の両側壁に図１０のサイドウォールスペーサ１８Ａ，１８Ｂが形成される。
【００３２】
さらに、図１のＮ型不純物拡散領域３０Ｎ〜３６Ｎを形成するために、半導体リソグラフィにより、これらＮ型不純物拡散領域３０Ｎ〜３６Ｎの形成予定領域を露出させ且つＰ型不純物拡散領域３０Ｐ〜３６Ｐの形成予定領域を被覆するレジストパターン（図示せず）を形成する。そして、このレジストパターンとゲート電極１７とサイドウォールスペーサ１８Ａ，１８Ｂとをマスクとして、ヒ素などのＮ型不純物をＮ型エピタキシャル層１２内にイオン注入する。このとき、たとえば、加速電圧が４０ｋｅＶ、不純物濃度が約５×１０１５ａｔｏｍｓ／ｃｍ２の条件でヒ素をイオン注入することができる。その後、レジストパターンは除去される。さらに、Ｐ型不純物拡散領域３０Ｐ〜３６Ｐを形成するために、半導体リソグラフィにより、これらＰ型不純物拡散領域３０Ｐ〜３６Ｐの形成予定領域を露出させ且つＮ型不純物拡散領域３０Ｎ〜３６Ｎの形成予定領域を被覆するレジストパターン（図示せず）を形成する。そして、このレジストパターンとゲート電極１７とサイドウォールスペーサ１８Ａ，１８Ｂとをマスクとして、ボロンやフッ化ボロン（ＢＦ２）などのＰ型不純物をＮ型エピタキシャル層１２内にイオン注入する。このとき、たとえば、加速電圧が４０ｋｅＶ、不純物濃度が約５×１０１５ａｔｏｍｓ／ｃｍ２の条件でフッ化ボロンをイオン注入することができる。その後、レジストパターンは除去される。このようにして個別にイオン注入されたＮ型不純物とＰ型不純物とは、熱処理により活性化される。この結果、図１０の構造が形成される。
【００３３】
次に、図１０の構造上に全面に亘って層間絶縁膜６０を堆積させる。次いで、半導体リソグラフィとエッチングとにより、図１１に示されるように、この層間絶縁膜６０にコンタクトホール６１，６２，６３を形成する。これらコンタクトホール６１，６２，６３にタングステンなどの導電性材料を埋め込むことで本実施の形態の半導体装置１Ｎが完成する。
【００３４】
図１２は、本実施の形態１の他の例である半導体装置１Ｐの構成を概略的に示す平面図である。また、図１３は、図１２の半導体装置１ＰのＸＩＩＩ−ＸＩＩＩ線に沿った概略断面図であり、図１４は、図１２の半導体装置１ＰのＸＩＶ−ＸＩＶ線に沿った概略断面図である。なお、説明の便宜上、図１３及び図１４の層間絶縁膜６０は、図１２に示されていない。
【００３５】
この半導体装置１Ｐは、コンタクトプラグ９０〜９６，８０，８２，８４，８６の配線形態を除いて、上記半導体装置１Ｎと同じ構造を有するので、上記半導体装置１Ｎとほぼ同じ製造工程により半導体装置１Ｐを作製することができる。図１２に示されるように、半導体装置１Ｐは、左側の不純物拡散層３０Ｎ，３１Ｐ，３２Ｎ，３３Ｐ，３４Ｎ，３５Ｐ，３６Ｎとそれぞれ電気的に接続されたコンタクトプラグ（引き出し電極）９０，９１，９２，９３，９４，９５，９６を有し、右側の不純物拡散層３０Ｐ，３２Ｐ，３４Ｐ，３６Ｐとそれぞれ電気的に接続されたコンタクトプラグ（引き出し電極）８０，８２，８４，８６を有する。不純物拡散領域３１Ｎ，３３Ｎ，３５Ｎについては、コンタクトプラグは形成されていない。コンタクトプラグ８０，８２，８４，８６の上端部は上層配線７３と接続され、コンタクトプラグ９０〜９６の上端部は上層配線７４と接続されている。
【００３６】
上記コンタクトプラグのうち、コンタクトプラグ８０，８２，８４，８６をドレイン電極とし、コンタクトプラグ９１，９３，９５をソース電極とし、コンタクトプラグ９０，９２，９４，９６をバックゲート電極として利用することにより、図１５に示されるような、ゲート３ｇとソース３ｓとドレイン３ｄとバックゲート３ｇとを有するＰチャネル電界効果トランジスタ３Ｐを構成することができる。
【００３７】
図１３の断面構造と図１４の断面構造との組で構成されるＰチャネル電界効果トランジスタ素子の場合、その動作時に、図１３のボディ領域２０Ｎ内には図１２のＸＩＩＩ−ＸＩＩＩ線に沿ってチャネル領域が形成され、ボディ領域２０Ｐ内にはドリフト領域（電界緩和領域）が形成される。この電界効果トランジスタ素子の耐圧性能は、ドリフト領域の長さに依存するが、ドリフト領域は、ゲート電極１７の幅方向（Ｘ軸方向）ではなく、図１２のＸＩＩＩ−ＸＩＩＩ線に沿った斜め方向に形成されるので、比較的長い電界緩和領域を確保することができる。
【００３８】
上記したように実施の形態１の半導体装置１Ｐ，１Ｎは、コンタクトプラグの配線形態を除いて互いに同一の構造を有し、コンタクトプラグの配線形態を変えるだけで、Ｎチャネル電界効果トランジスタ（半導体装置１Ｎ）と、Ｐチャネル電界効果トランジスタ（半導体装置１Ｐ）とのいずれかを選択的に形成することができる。したがって、Ｎチャネル電界効果トランジスタとＰチャネル電界効果トランジスタとを基板上に集積する場合に、その製造プロセスを簡略化することができる。
【００３９】
また、図１に示したように、Ｎチャネル電界効果トランジスタを構成するドレイン電極５２とソース電極４１とバックゲート電極４２とは一列に並ぶことなく形成されるので、電界効果トランジスタの高集積化を容易に実現することができる。この点を図１６を参照しつつ以下に説明する。図１６は、比較例のＮチャネルＬＤＭＯＳ構造２００Ｎを概略的に示す断面図である。図１６のＬＤＭＯＳ構造２００Ｎでは、Ｐ型基板２１０上に、Ｎ＋型埋め込み層２１１、Ｎ型エピタキシャル層２１２、層間絶縁膜２６及びコンタクトプラグ（引き出し電極）２７０，２７１，２７２が形成されている。また、Ｎ型エピタキシャル層２１２の上面付近には、Ｎ＋型ドレイン領域２３１Ｄと、Ｐ型ボディ領域２２０Ｐと、Ｎ＋型ソース領域２３１Ｓと、Ｐ＋型バックゲート領域２３１Ｂとが形成されている。これらＮ＋型ドレイン領域２３１Ｄ、Ｐ型ボディ領域２２０Ｐ、Ｎ＋型ソース領域２３１Ｓ及びＰ＋型バックゲート領域２３１Ｂは、横方向に分布する不純物拡散領域である。また、Ｎ型エピタキシャル層２１２の上には、ゲート酸化膜２１６を介してゲート電極２１７が形成されている。そして、コンタクトプラグ（引き出し電極）２７２は、Ｎ＋型ソース領域２３１ＳとＰ＋型バックゲート領域２３１Ｂとに接続されている。さらに、コンタクトプラグ２７１はゲート電極２１７に接続され、コンタクトプラグ２７０はＮ＋型ドレイン領域２３１Ｄに接続されている。
【００４０】
このようなＮチャネルＬＤＭＯＳ構造２００Ｎでは、Ｎ＋型ドレイン領域２３１ＤとＮ＋型ソース領域２３１ＳとＰ＋型バックゲート領域２３１Ｂとが横方向に一列に配列されているので、横方向寸法が大きくなるという欠点がある。これに対し、本実施の形態の半導体装置１Ｎでは、ソース電極４１とドレイン電極５２とバックゲート電極４２とにそれぞれ接続される不純物拡散領域３１Ｎ，３２Ｎ，３２Ｐが一列に並ぶことがないので、図１６のＬＤＭＯＳ構造と比べると、横方向の寸法を小さくすることができる。
【００４１】
さらに、キャリアは、ゲート電極１７の幅方向（Ｘ軸方向）に流れるのではなく、Ｘ軸方向とＹ軸方向とに対して斜め方向（図１のＩＩ−ＩＩ線または図１２のＸＩＩＩ−ＸＩＩＩ線に沿った方向）に流れるので、横方向に比較的長い電界緩和層（ドリフト層）を設けることができる。それ故、耐圧性能を低下させることなく、電界効果トランジスタの高集積化を行うことができる。
【００４２】
実施の形態２．
次に、本発明に係る実施の形態２について説明する。図１７は、実施の形態２の半導体装置１Ｃの構成を概略的に示す平面図である。また、図１８は、図１７の半導体装置１ＣのＸＶＩＩＩ−ＸＶＩＩＩ線に沿った概略断面図である。
【００４３】
図１７及び図１８に示されるように、本実施の形態の半導体装置１Ｃは、２つの素子領域を電気的に絶縁分離するトレンチ分離構造１４を有している。図１７の上方の一方の素子領域は、ゲート電極１７のＸ軸方向両側にＮ型ボディ領域２０ＮａとＰ型ボディ領域２０Ｐａとを有し、図１７の下方の他方の素子領域は、ゲート電極１７のＸ軸方向両側にＮ型ボディ領域２０ＮｂとＰ型ボディ領域２０Ｐｂとを有する。また、これらＰ型ボディ領域２０Ｐａ，２０ＮｂとＮ型ボディ領域２０Ｎａ，２０Ｐｂとは、図１８のＰ型素子分離層１５Ｃ，１５Ｄで挟まれた領域に形成されている。
【００４４】
トレンチ分離構造１４は、図６の半導体基板１０Ｂを用いてこれに形成される。具体的には、半導体リソグラフィと異方性エッチングとにより、半導体基板１０ＢのＮ型エピタキシャル層１２の表面からＰ型支持基板１０までの深さを持つトレンチを形成し、このトレンチにシリコン酸化物などの絶縁材料を埋め込むことでトレンチ分離構造１４を形成することができる。たとえば、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術を用いてトレンチ分離構造１４を形成することが可能である。
【００４５】
この半導体装置１Ｃは、コンタクトプラグ９０，９２，９４〜９６，１００〜１０３，１０４，１０６の配線形態とトレンチ分離構造１４とを除いて、上記実施の形態１の半導体装置１Ｎと同じ構造を有するので、上記半導体装置１Ｎとほぼ同じ製造工程を用いて半導体装置１Ｃを作製することができる。図１７に示されるように、図面上方の素子領域においては、半導体装置１Ｃは、左側の不純物拡散層３０Ｎ，３１Ｐ，３２Ｎ，３３Ｐとそれぞれ電気的に接続されるコンタクトプラグ１００，１０１，１０２，１０３と、右側の不純物拡散層３０Ｐ，３２Ｐとそれぞれ電気的に接続されるコンタクトプラグ９０，９２とを有する。不純物拡散層３１Ｎ，３３Ｎについてはコンタクトプラグは形成されていない。また、左側のコンタクトプラグ１００〜１０３の上端部は上層配線７７と接続され、右側のコンタクトプラグ９０，９２の上端部は上層配線７６と接続されている。
【００４６】
図面下方の素子領域においては、半導体装置１Ｃは、左側の不純物拡散層３４Ｎ，３６Ｎとそれぞれ電気的に接続されるコンタクトプラグ１０４，１０６と、右側の不純物拡散層３４Ｐ，３５Ｎ，３６Ｐとそれぞれ電気的に接続されるコンタクトプラグ９４，９５，９６とを有する。不純物拡散領域３５Ｐについては、コンタクトプラグが形成されていない。また、左側のコンタクトプラグ１０４，１０６の上端部は上層配線７９と接続され、右側のコンタクトプラグ９４，９５，９６の上端部は上層配線７８と接続されている。
【００４７】
上記コンタクトプラグのうち、コンタクトプラグ９０，９２をドレイン電極とし、コンタクトプラグ１０１，１０３をソース電極とし、コンタクトプラグ１００，１０２をバックゲート電極として利用することにより、Ｐチャネル電界効果トランジスタを構成することができる。一方、コンタクトプラグ１０４，１０６をドレイン電極とし、コンタクトプラグ９５をソース電極とし、コンタクトプラグ９４，９６をバックゲート電極として利用することにより、Ｎチャネル電界効果トランジスタを構成することができる。さらに、上層配線７７をＶＤＤ電源に接続し、上層配線７８をＶＳＳ電源に接続し、上層配線７６と上層配線７９とを相互接続することで、図１９に示されるようなインバータ回路６を構成することができる。
【００４８】
図１９のインバータ回路６では、Ｎチャネル電界効果トランジスタ５ＮとＰチャネル電界効果トランジスタ４Ｐとが直列接続されている。Ｐチャネル電界効果トランジスタ４Ｐは、電源電圧（ＶＤＤ）が印加されたソース４ｓと、ゲート４ｇと、ドレイン４ｄと、バックゲート４ｂとを有している。バックゲート４ｂにも電源電圧（ＶＤＤ）が印加されている。一方、Ｎチャネル電界効果トランジスタ５Ｎは、ＶＳＳ電圧（接地電位）が印加されたソース５ｓと、ゲート５ｇと、ドレイン５ｄと、バックゲート５ｂとを有している。バックゲート５ｂにも接地電位が印加されている。このようなインバータ回路６は、ゲート４ｇ，５ｇに入力電圧が供給されたとき、当該入力電圧の論理値を反転した論理値を有する電圧を端子１１０から出力する。
【００４９】
上記したように本実施の形態の半導体装置１Ｃでは、トレンチ分離構造１４の両側に、ゲート電極１７を共有し互いに導電型の異なるＮチャネル電界効果トランジスタとＰチャネル電界効果トランジスタとを形成することができる。このようにトレンチ分離構造１４を形成することで電界効果トランジスタの集積度を向上させることができる。したがって、電界効果トランジスタのＩＣチップに占める割合が減少し、結果的にＩＣチップを小型化することができる。
【００５０】
以上、図面を参照して本発明の種々の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態１，２の構成をスタンダードセル（ｓｔａｎｄａｒｄ  ｃｅｌｌ）に適用し、半導体装置のレイアウト設計を簡略化することもできる。
【符号の説明】
【００５１】
１Ｎ，１Ｐ，１Ｃ  半導体装置、  ６  インバータ回路、  １０  Ｐ型支持基板、  １１  Ｎ＋型埋め込み層（ＮＢＬ）、  １２  Ｎ型エピタキシャル層、  １４  トレンチ分離構造、  １５Ａ〜１５Ｄ  Ｐ型素子分離層、  １６  ゲート絶縁膜、  １７  ゲート電極、  １８Ａ，１８Ｂ  サイドウォールスペーサ、  ２０Ｐ  Ｐ型ボディ領域、  ２０Ｎ  Ｎ型ボディ領域、  ３０Ｐ〜３６Ｐ  Ｐ型不純物拡散層、  ３０Ｎ〜３６Ｎ  Ｎ型不純物拡散層、  ４０〜４６，５０，５２，５４，５６，８０，８２，８４，８６，９０〜９６  コンタクトプラグ（引き出し電極）、  ６０  層間絶縁膜、  ７０，７１，７３，７４，７６〜７９  上層配線、  ９０，９２，９４〜９６，１００〜１０３，１０４，１０６  コンタクトプラグ（引き出し電極）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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