(57)【特許請求の範囲】
【請求項１】
グランド電位が印加されるグランド端子と、
前記グランド電位と第１電源電位との間で電位が変動する入力信号が入力される入力端子と、
入力が第１ノードに接続された第１インバータと、
前記入力端子と前記第１ノードとの間に設けられ、前記入力信号の電位に応じて前記入力端子と前記第１ノードとの間の電気的接続を制御する第１パス制御回路と、
前記グランド端子と前記第１ノードとの間に設けられ、前記入力信号の電位に応じて前記グランド端子と前記第１ノードとの間の電気的接続を制御する第２パス制御回路と
を備え、
前記第１インバータは、前記第１ノードの電位が第１反転電位より低い場合、前記第１電源電位より低い第２電源電位を出力し、前記第１ノードの電位が前記第１反転電位より高い場合、前記グランド電位を出力し、
ターゲット反転電位は、前記第１反転電位よりも高く、
前記第１パス制御回路は、前記入力信号の電位が前記ターゲット反転電位より低い場合、前記入力端子と前記第１ノードとの間の電気的接続を遮断し、一方、前記入力信号の電位が前記ターゲット反転電位より高い場合、前記入力端子と前記第１ノードとを電気的に接続し、
前記第２パス制御回路は、前記入力信号の電位が前記ターゲット反転電位より低い第２反転電位より低い場合、前記グランド端子と前記第１ノードとを電気的に接続し、一方、前記入力信号の電位が前記第２反転電位より高い場合、前記グランド端子と前記第１ノードとの間の電気的接続を遮断する
入力回路。
【請求項２】
請求項１に記載の入力回路であって、
更に、リファレンス電位が印加されるリファレンス端子を備えており、
前記ターゲット反転電位は、前記リファレンス電位に依存して決定される
入力回路。
【請求項３】
請求項２に記載の入力回路であって、
前記第１パス制御回路は、第１ＰＭＯＳトランジスタを備えており、
前記第１ＰＭＯＳトランジスタのソース、ドレイン及びゲートは、それぞれ、前記入力端子、前記第１ノード及び前記リファレンス端子に接続されており、
前記ターゲット反転電位は、前記リファレンス電位に前記第１ＰＭＯＳトランジスタの閾値電圧を加えた電位に等しい
入力回路。
【請求項４】
請求項３に記載の入力回路であって、
前記第１パス制御回路は、更に、前記第１ＰＭＯＳトランジスタの前記ドレインと前記第１ノードとの間に介在する第１ＮＭＯＳトランジスタを備えており、
前記第１ＮＭＯＳトランジスタのゲートには、前記第２電源電位が印加される
入力回路。
【請求項５】
請求項１乃至４のいずれか一項に記載の入力回路であって、
前記第２パス制御回路は、
入力が前記入力端子に接続され、出力が第２ノードに接続された第２インバータと、
ゲートが前記第２ノードに接続され、ソースが前記グランド端子に接続され、ドレインが前記第１ノードに接続された第２ＮＭＯＳトランジスタと
を備え、
前記入力信号の電位が前記第２反転電位より低い場合、前記第２インバータは前記第２電源電位を前記第２ノードに出力し、前記第２ＮＭＯＳトランジスタはＯＮし、
前記入力信号の電位が前記第２反転電位より高い場合、前記第２インバータは前記グランド電位を前記第２ノードに出力し、前記第２ＮＭＯＳトランジスタはＯＦＦする
入力回路。
【請求項６】
請求項５に記載の入力回路であって、
前記第２パス制御回路は、更に、前記入力端子と前記第２インバータの前記入力との間に介在する第３ＮＭＯＳトランジスタを備えており、
前記第３ＮＭＯＳトランジスタのゲートには、前記第２電源電位が印加される
入力回路。
【請求項７】
請求項１乃至６のいずれか一項に記載の入力回路であって、
前記入力回路で用いられるトランジスタの耐圧は、前記第１電源電位よりも低く、前記第２電源電位よりも高く、前記ターゲット反転電位以上であり、前記第１電源電位と前記第２電源電位との差より大きい
入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電位信号を低電位信号に変換する入力回路に関する。
【背景技術】
【０００２】
特許文献１（特開２００９−７７０１６号公報）は、高電位信号を低電位信号に変換する入力回路を開示している。ここで、高電位信号の電位レベルは、グランド電位ＧＮＤから高電源電位ＶＣＣＨまでの範囲で変動し、低電位信号の電位レベルは、グランド電位ＧＮＤから低電源電位ＶＣＣＬまでの範囲で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。特許文献１では、入力回路内の全てのトランジスタが、低耐圧トランジスタで形成される。
【０００３】
特許文献２（特開２００６−１１４７３３号公報）は、トリミング抵抗を開示している。そのトリミング抵抗は、第１の抵抗体と、第２の抵抗体と、半導体スイッチとを備えている。第１の抵抗体は、半導体基板にトリミング可能に形成される。第２の抵抗体は、半導体基板にトリミング可能に形成される。また、第２の抵抗体は、第１の抵抗体に接続されて２端子間で第１の抵抗体とともに合成抵抗を構成可能である。半導体スイッチは、半導体基板に形成され、第１の抵抗体および第２の抵抗体に接続される。この半導体スイッチは、オン状態における２端子間の抵抗値を、オフ状態における２端子間の抵抗値よりも低下させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７７０１６号公報
【特許文献２】特開２００６−１１４７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
高電位信号を低電位信号に変換する入力回路に関して、一例として、次のような入出力論理関係を考える。入力信号である高電位信号の電位レベルが高電源電位ＶＣＣＨ（Ｈｉｇｈ）であるとき、出力信号である低電位信号の電位レベルはグランド電位ＧＮＤ（Ｌｏｗ）である。一方、入力信号である高電位信号の電位レベルがグランド電位ＧＮＤ（Ｌｏｗ）であるとき、出力信号である低電位信号の電位レベルは低電源電位ＶＣＣＬ（Ｈｉｇｈ）である。入力信号がＬｏｗレベルからＨｉｇｈレベルへ、あるいは、ＨｉｇｈレベルからＬｏｗレベルへ徐々に変化する際、出力信号の電位レベル（論理レベル）は、あるタイミングで切り替わる。この論理反転が発生するタイミングでの入力信号の電位は、以下、「ターゲット反転電位」と参照される。
【０００６】
グランド電位ＧＮＤと高電源電位ＶＣＣＨとの間で変動する入力信号に対して、ターゲット反転電位は、適切なレベル（例えば、ＶＣＣＨ／２）に設定されることが望ましい。例えば、ターゲット反転電位が低過ぎる場合、入力端子に印加されるノイズによって、出力信号の予期せぬ論理反転が発生してしまう恐れがあるからである。従って、ターゲット反転電位としては、ある程度のレベルが必要である。
【０００７】
高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が望まれる。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の１つの観点において、入力回路（１）が提供される。その入力回路（１）は、グランド電位（ＧＮＤ）が印加されるグランド端子と、グランド電位（ＧＮＤ）と第１電源電位（ＶＣＣＨ）との間で電位が変動する入力信号が入力される入力端子（ＩＮ）と、第１インバータ（３０）と、第１パス制御回路（１０）と、第２パス制御回路（２０）と、を備える。
【００１０】
第１インバータ（３０）の入力は、第１ノード（３１）に接続されている。第１ノード（３１）の電位が第１反転電位（Ｖｔｉｎｖ１）より低い場合、第１インバータ（３０）は、第１電源電位（ＶＣＣＨ）より低い第２電源電位（ＶＣＣＬ）を出力する。一方、第１ノード（３１）の電位が第１反転電位（Ｖｔｉｎｖ１）より高い場合、第１インバータ（３０）は、グランド電位（ＧＮＤ）を出力する。ターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）は、この第１反転電位（Ｖｔｉｎｖ１）よりも高い。
【００１１】
第１パス制御回路（１０）は、入力端子（ＩＮ）と第１ノード（３１）との間に設けられ、入力信号の電位（Ｖｉｎ）に応じて入力端子（ＩＮ）と第１ノード（３１）との間の電気的接続を制御する。具体的には、第１パス制御回路（１０）は、入力信号の電位（Ｖｉｎ）がターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）より低い場合、入力端子（ＩＮ）と第１ノード（３１）との間の電気的接続を遮断し、一方、入力信号の電位（Ｖｉｎ）がターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）より高い場合、入力端子（ＩＮ）と第１ノード（３１）とを電気的に接続する。
【００１２】
第２パス制御回路（２０）は、グランド端子と第１ノード（３１）との間に設けられ、入力信号の電位（Ｖｉｎ）に応じてグランド端子と第１ノード（３１）との間の電気的接続を制御する。具体的には、第２パス制御回路（２０）は、入力信号の電位（Ｖｉｎ）がターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）より低い第２反転電位（Ｖｔｉｎｖ２）より低い場合、グランド端子と第１ノード（３１）とを電気的に接続し、一方、入力信号の電位（Ｖｉｎ）が第２反転電位（Ｖｔｉｎｖ２）より高い場合、グランド端子と第１ノード（３１）との間の電気的接続を遮断する。
【００１３】
本発明に係る入力回路（１）は、更に、次のように構成されてもよい。
【００１４】
本発明に係る入力回路（１）は、更に、リファレンス電位（ＶＲＥＦＰ）が印加されるリファレンス端子（ＲＥＦ）を備えていてもよい。この場合、ターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）は、リファレンス電位（ＶＲＥＦＰ）に依存して決定される。
【００１５】
第１パス制御回路（１０）は、第１ＰＭＯＳトランジスタ（Ｐ１０）を備えていてもよい。その第１ＰＭＯＳトランジスタ（Ｐ１０）のソース、ドレイン及びゲートは、それぞれ、入力端子（ＩＮ）、第１ノード（３１）及びリファレンス端子（ＲＥＦ）に接続される。この場合、ターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）は、リファレンス電位（ＶＲＥＦＰ）に第１ＰＭＯＳトランジスタ（Ｐ１０）の閾値電圧（Ｖｔｐ）を加えた電位に等しい。
【００１６】
第１パス制御回路（１０）は、更に、第１ＰＭＯＳトランジスタ（Ｐ１０）のドレインと第１ノード（３１）との間に介在する第１ＮＭＯＳトランジスタ（Ｎ１０）を備えていてもよい。その第１ＮＭＯＳトランジスタ（Ｎ１０）のゲートには、第２電源電位（ＶＣＣＬ）が印加される。
【００１７】
第２パス制御回路（２０）は、第２インバータ（２２）と第２ＮＭＯＳトランジスタ（Ｎ２４）を備えている。第２インバータ（２２）の入力及び出力は、それぞれ、入力端子（ＩＮ）及び第２ノード（２３）に接続される。第２ＮＭＯＳトランジスタ（Ｎ２４）は、ゲートが第２ノード（２３）に接続され、ソースがグランド端子に接続され、ドレインが第１ノード（３１）に接続される。入力信号の電位（Ｖｉｎ）が第２反転電位（Ｖｔｉｎｖ２）より低い場合、第２インバータ（２２）は第２電源電位（ＶＣＣＬ）を第２ノードに出力し、第２ＮＭＯＳトランジスタ（Ｎ２４）はＯＮする。一方、入力信号の電位（Ｖｉｎ）が第２反転電位（Ｖｔｉｎｔｖ２）より高い場合、第２インバータ（２２）はグランド電位（ＧＮＤ）を第２ノードに出力し、第２ＮＭＯＳトランジスタ（Ｎ２４）はＯＦＦする。
【００１８】
第２パス制御回路（２０）は、更に、入力端子（ＩＮ）と第２インバータ（２２）の入力との間に介在する第３ＮＭＯＳトランジスタ（Ｎ２０）を備えていてもよい。その第３ＮＭＯＳトランジスタ（Ｎ２０）のゲートには、第２電源電位（ＶＣＣＬ）が印加される。
【００１９】
入力回路（１）で用いられるトランジスタの耐圧（Ｖｂ）は、第１電源電位（ＶＣＣＨ）よりも低く、第２電源電位（ＶＣＣＬ）よりも高く、ターゲット反転電位（Ｖｔｈ＿ｔａｒｇ）以上であり、第１電源電位（ＶＣＣＨ）と第２電源電位（ＶＣＣＬ）との差（ＶＣＣＨ−ＶＣＣＬ）より大きい。
【発明の効果】
【００２０】
本発明によれば、高電位信号を低電位信号に変換する入力回路であって、適切なターゲット反転電位で動作可能な入力回路が実現される。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の実施の形態に係る入力回路の構成を示す回路図である。
【図２】図２は、入力信号がＬｏｗレベルである場合の状態を示す回路図である。
【図３】図３は、入力信号がＨｉｇｈレベルである場合の状態を示す回路図である。
【図４】図４は、各トランジスタに印加される電圧を要約的に示すテーブルである。
【図５】図５は、入力信号の電位レベルが徐々に変化する遷移状態での動作を示すチャートである。
【図６】図６は、図５中の期間ＰＡにおける状態を示す回路図である。
【図７】図７は、図５中の期間ＰＢにおける状態を示す回路図である。
【図８】図８は、図５中の期間ＰＣにおける状態を示す回路図である。
【発明を実施するための形態】
【００２２】
添付図面を参照して、本発明の実施の形態を説明する。
【００２３】
１．構成
図１は、本発明の実施の形態に係る入力回路１の構成を示す回路図である。この入力回路１は、高電位信号を低電位信号に変換するように構成されている。より詳細には、入力回路１は、入力端子ＩＮ、出力端子ＯＵＴ、リファレンス端子ＲＥＦ、第１パス制御回路１０、第２パス制御回路２０、及びインバータ３０（第１インバータ）を備えている。
【００２４】
入力端子ＩＮには、高電位信号が入力信号として入力される。その入力信号の電位レベルは、グランド電位ＧＮＤと高電源電位ＶＣＣＨ（第１電源電位）との間で変動する。一方、出力端子ＯＵＴからは、低電位信号が出力信号として出力される。その出力信号の電位レベルは、グランド電位ＧＮＤと低電源電位ＶＣＣＬ（第２電源電位）との間で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。例えば、高電源電位ＶＣＣＨは３．３Ｖであり、低電源電位ＶＣＣＬは１．８Ｖである。
【００２５】
リファレンス端子ＲＥＦには、リファレンス電位ＶＲＥＦＰが印加される。後に詳しく説明されるように、本実施の形態に係る入力回路１の「ターゲット反転電位Ｖｔｈ＿ｔａｒｇ」は、このリファレンス電位ＶＲＥＦＰに依存して決定される。尚、ターゲット反転電位Ｖｔｈ＿ｔａｒｇとは、出力信号の電位レベル（論理レベル）の切り替わり（反転）が発生するタイミングでの入力信号の電位である。
【００２６】
１−１．第１パス制御回路１０
第１パス制御回路１０は、入力端子ＩＮとノード３１（第１ノード）との間に設けられている。後述されるように、このノード３１は、インバータ３０の入力に接続されている。つまり、第１パス制御回路１０は、インバータ３０の入力に到る１つ目の経路を形成している。また、第１パス制御回路１０は、入力信号の電位に応じて、入力端子ＩＮとノード３１との間の電気的接続を制御する機能を有する。
【００２７】
より詳細には、第１パス制御回路１０は、ＰＭＯＳトランジスタＰ１０、ＮＭＯＳトランジスタＮ１０、及びノード１１を備えている。
【００２８】
ＰＭＯＳトランジスタＰ１０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、入力端子ＩＮ、ノード１１、リファレンス端子ＲＥＦ及び入力端子ＩＮに接続されている。このＰＭＯＳトランジスタＰ１０の閾値電圧がＶｔｐである場合、ゲート−ソース電圧がその閾値電圧Ｖｔｐ以上になると、ＰＭＯＳトランジスタＰ１０がＯＮする。ここで、本実施の形態では、ＰＭＯＳトランジスタＰ１０のゲートの電位は、リファレンス電位ＶＲＥＦＰに固定されている。よって、ソース（すなわち、入力端子ＩＮ）の電位が“ＶＲＥＦＰ＋Ｖｔｐ”以上の場合に、ＰＭＯＳトランジスタＰ１０はＯＮする。一方、入力端子ＩＮの電位が“ＶＲＥＦＰ＋Ｖｔｐ”より低い場合、ＰＭＯＳトランジスタＰ１０はＯＦＦし、ソース−ドレイン間は絶縁される。
【００２９】
つまり、ＰＭＯＳトランジスタＰ１０は、入力信号の電位に応じて入力端子ＩＮとノード３１との間の電気的接続をＯＮ／ＯＦＦする役割を果たす。入力信号の電位が“ＶＲＥＦＰ＋Ｖｔｐ”より低い場合、ＰＭＯＳトランジスタＰ１０はＯＦＦし、入力信号の電位がノード３１の方へ伝搬することを防止する。一方、入力信号の電位が“ＶＲＥＦＰ＋Ｖｔｐ”以上の場合、ＰＭＯＳトランジスタＰ１０はＯＮし、入力信号の電位がノード３１の方へ伝搬することを許可する。
【００３０】
尚、電位“ＶＲＥＦＰ＋Ｖｔｐ”は、グランド電位ＧＮＤよりも高く、且つ、高電源電位ＶＣＣＨよりも低く設定される（ＶＣＣＨ＞ＶＲＥＦＰ＋Ｖｔｐ＞ＧＮＤ）。後に説明されるように、この電位“ＶＲＥＦＰ＋Ｖｔｐ”が、本実施の形態におけるターゲット反転電位Ｖｔｈ＿ｔａｒｇとなる。つまり、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、リファレンス電位ＶＲＥＦＰに応じて決定される。
【００３１】
ＮＭＯＳトランジスタＮ１０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード３１、ノード１１、ＶＣＣＬ端子及びグランド端子に接続されている。ＶＣＣＬ端子には低電源電位ＶＣＣＬが印加され、グランド端子にはグランド電位ＧＮＤが印加される。このように、ＮＭＯＳトランジスタＮ１０は、ノード１１とノード３１との間に介在しており、そのゲートには低電源電位ＶＣＣＬが印加される。このＮＭＯＳトランジスタＮ１０の閾値電圧がＶｔｎである場合、ＮＭＯＳトランジスタＮ１０のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。すなわち、ＮＭＯＳトランジスタＮ１０は、ノード３１に高電位が伝搬することを防止する役割を果たす。
【００３２】
１−２．第２パス制御回路２０
第２パス制御回路２０は、グランド端子と入力端子ＩＮとノード３１との間に設けられている。つまり、第２パス制御回路２０は、インバータ３０の入力に到る２つ目の経路を形成している。また、第２パス制御回路２０は、入力信号の電位に応じて、グランド端子とノード３１との間の電気的接続を制御する機能を有する。
【００３３】
より詳細には、第２パス制御回路２０は、ＮＭＯＳトランジスタＮ２０、ノード２１、インバータ２２（第２インバータ）、ノード２３（第２ノード）、及びＮＭＯＳトランジスタＮ２４を備えている。
【００３４】
ＮＭＯＳトランジスタＮ２０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ノード２１、入力端子ＩＮ、ＶＣＣＬ端子及びグランド端子に接続されている。このように、ＮＭＯＳトランジスタＮ２０は、入力端子ＩＮとノード２１との間に介在しており、そのゲートには低電源電位ＶＣＣＬが印加される。このＮＭＯＳトランジスタＮ２０の閾値電圧がＶｔｎである場合、ＮＭＯＳトランジスタＮ２０のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ”に抑えられる。すなわち、ＮＭＯＳトランジスタＮ２０は、ノード２１に高電位が伝搬することを防止する役割を果たす。
【００３５】
インバータ２２の入力及び出力は、それぞれ、ノード２１及びノード２３に接続されている。より詳細には、インバータ２２は、ＰＭＯＳトランジスタＰ２２とＮＭＯＳトランジスタＮ２２を備えている。ＰＭＯＳトランジスタＰ２２のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ＶＣＣＬ端子、ノード２３、ノード２１及びＶＣＣＬ端子に接続されている。ＮＭＯＳトランジスタＮ２２のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード２３、ノード２１及びグランド端子に接続されている。
【００３６】
インバータ２２の反転電位はＶｔｉｎｖ２（例えば、ＶＣＣＬ／２）である。ノード２１の電位が反転電位Ｖｔｉｎｖ２より低い場合、ＰＭＯＳトランジスタＰ２２がＯＮし、ＮＭＯＳトランジスタＮ２２がＯＦＦし、結果として、インバータ２２は低電源電位ＶＣＣＬをノード２３に出力する。一方、ノード２１の電位が反転電位Ｖｔｉｎｖ２より高い場合、ＰＭＯＳトランジスタＰ２２がＯＦＦし、ＮＭＯＳトランジスタＮ２２がＯＮし、結果として、インバータ２２はグランド電位ＧＮＤをノード２３に出力する。
【００３７】
ＮＭＯＳトランジスタＮ２４のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、ノード３１、ノード２３及びグランド端子に接続されている。ノード２３の電位が低電源電位ＶＣＣＬの場合、ＮＭＯＳトランジスタＮ２４はＯＮし、ノード３１はグランド端子に電気的に接続される。一方、ノード２３の電位がグランド電位ＧＮＤの場合、ＮＭＯＳトランジスタＮ２４はＯＦＦし、ノード３１とグランド端子との間の電気的接続は遮断される。ノード２３の電位はインバータ２２の出力電位であり、そのインバータ２２の出力電位は入力端子ＩＮの電位に依存する。従って、ＮＭＯＳトランジスタＮ２４は、入力信号の電位に応じて、グランド端子とノード３１との間の電気的接続を制御すると言える。
【００３８】
１−３．インバータ３０
インバータ３０はバッファであり、その入力及び出力は、それぞれ、ノード３１及び出力端子ＯＵＴに接続されている。より詳細には、インバータ３０は、ＰＭＯＳトランジスタＰ３０とＮＭＯＳトランジスタＮ３０を備えている。ＰＭＯＳトランジスタＰ３０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、ＶＣＣＬ端子、出力端子ＯＵＴ、ノード３１及びＶＣＣＬ端子に接続されている。ＮＭＯＳトランジスタＮ３０のソース、ドレイン、ゲート及びバックゲートは、それぞれ、グランド端子、出力端子ＯＵＴ、ノード３１及びグランド端子に接続されている。
【００３９】
インバータ３０の反転電位はＶｔｉｎｖ１（例えば、ＶＣＣＬ／２）である。ノード３１の電位が反転電位Ｖｔｉｎｖ１より低い場合、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、結果として、インバータ３０は低電源電位ＶＣＣＬを出力端子ＯＵＴに出力する。一方、ノード３１の電位が反転電位Ｖｔｉｎｖ１より高い場合、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、結果として、インバータ３０はグランド電位ＧＮＤを出力端子ＯＵＴに出力する。
【００４０】
２．定常状態及び耐圧
２−１．ＩＮ＝Ｌｏｗ
図２は、入力信号がＬｏｗレベルである場合の状態を示している。この場合、入力信号の電位Ｖｉｎはグランド電位ＧＮＤである。
【００４１】
第１パス制御回路１０の状態は、次の通りである。入力電位Ｖｉｎ＝ＧＮＤは上記の電位“ＶＲＥＦＰ＋Ｖｔｐ”より低いため、ＰＭＯＳトランジスタＰ１０はＯＦＦする。その結果、入力端子ＩＮとノード３１との間の電気的接続は遮断される。
【００４２】
一方、第２パス制御回路２０の状態は、次の通りである。ノード２１の電位は、グランド電位ＧＮＤであり、インバータ２２の反転電位Ｖｔｉｎｖ２より低い。よって、ＰＭＯＳトランジスタＰ２２がＯＮし、ＮＭＯＳトランジスタＮ２２がＯＦＦし、インバータ２２は低電源電位ＶＣＣＬをノード２３に出力する。ノード２３の電位が低電源電位ＶＣＣＬであるため、ＮＭＯＳトランジスタＮ２４はＯＮする。つまり、第２パス制御回路２０は、グランド端子とノード３１とを電気的に接続する。
【００４３】
インバータ３０の状態は、次の通りである。ノード３１の電位は、グランド電位ＧＮＤである。よって、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、インバータ３０は低電源電位ＶＣＣＬを出力端子ＯＵＴに出力する。つまり、出力端子ＯＵＴからは、Ｈｉｇｈレベルの出力信号が出力される。
【００４４】
２−２．ＩＮ＝Ｈｉｇｈ
図３は、入力信号がＨｉｇｈレベルである場合の状態を示している。この場合、入力信号の電位Ｖｉｎは高電源電位ＶＣＣＨである。
【００４５】
第１パス制御回路１０の状態は、次の通りである。入力電位Ｖｉｎ＝ＶＣＣＨは上記の電位“ＶＲＥＦＰ＋Ｖｔｐ”より高いため、ＰＭＯＳトランジスタＰ１０はＯＮする。これにより、入力端子ＩＮとノード３１とが電気的に接続される。ノード１１の電位は、高電源電位ＶＣＣＨとなる。ＮＭＯＳトランジスタＮ１０のソース電位、すなわち、ノード３１の電位は、“ＶＣＣＬ−Ｖｔｎ”となる。
【００４６】
一方、第２パス制御回路２０の状態は、次の通りである。ノード２１の電位は、ＮＭＯＳトランジスタＮ２０のソース電位であり、“ＶＣＣＬ−Ｖｔｎ”である。この電位“ＶＣＣＬ−Ｖｔｎ”は、インバータ２２の反転電位Ｖｔｉｎｖ２より高いとする。この場合、ＰＭＯＳトランジスタＰ２２がＯＦＦし、ＮＭＯＳトランジスタＮ２２がＯＮし、インバータ２２はグランド電位ＧＮＤをノード２３に出力する。ノード２３の電位がグランド電位ＧＮＤであるため、ＮＭＯＳトランジスタＮ２４はＯＦＦする。つまり、第２パス制御回路２０は、ノード３１とグランド端子との間の電気的接続を遮断する。
【００４７】
インバータ３０の状態は、次の通りである。ノード３１の電位は、“ＶＣＣＬ−Ｖｔｎ”である。この電位“ＶＣＣＬ−Ｖｔｎ”は、インバータ３０の反転電位Ｖｔｉｎｖ１より高いとする。この場合、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、インバータ３０はグランド電位ＧＮＤを出力端子ＯＵＴに出力する。つまり、出力端子ＯＵＴからは、Ｌｏｗレベルの出力信号が出力される。
【００４８】
２−３．耐圧
図４は、図２及び図３で示されたそれぞれの状態において各トランジスタに印加される電圧を示している。Ｖｇｄはゲート−ドレイン間の電圧（電位差）であり、Ｖｇｓはゲート−ソース間の電圧（電位差）であり、Ｖｄｓはドレイン−ソース間の電圧（電位差）である。各トランジスタの耐圧がＶｂである場合、その耐圧Ｖｂは次の条件を満たせばよい。
【００４９】
Ｖｂ＞ＶＲＥＦＰ
Ｖｂ＞ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−ＶＲＥＦＰ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）
【００５０】
一例として、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、ＶＲＥＦＰ＝１．５Ｖ、ＶＣＣＬ−Ｖｔｎ＝１．５５Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。
【００５１】
Ｖｂ＞ＶＲＥＦＰ＝１．５Ｖ
Ｖｂ＞ＶＣＣＬ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＲＥＦＰ＝３．３Ｖ−１．５Ｖ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ＝３．３Ｖ−１．８Ｖ＝１．５Ｖ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）＝３．３Ｖ−１．５５Ｖ＝１．７５Ｖ
【００５２】
従って、図２及び図３で示された状態を考えた場合、各トランジスタの耐圧Ｖｂは、少なくとも１．８Ｖより高ければよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＣＣＨほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＣＣＨより低くすることが可能である（ＶＣＣＨ＞Ｖｂ）。これは、入力回路１内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。すなわち、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位ＶＣＣＨを扱う入力回路１を構成することが可能である。従って、製造コストが削減される。
【００５３】
３．遷移状態
次に、入力信号の電位Ｖｉｎが徐々に変化する遷移状態を考える。一例として、電源投入時等、入力信号の電位Ｖｉｎがグランド電位ＧＮＤから高電源電位ＶＣＣＨまで徐々に変化する場合を考える。
【００５４】
図５は、入力信号の電位Ｖｉｎがグランド電位ＧＮＤから高電源電位ＶＣＣＨまで徐々に変化する場合の動作を示すチャートである。図５において、横軸は入力信号（入力端子ＩＮ）の電位Ｖｉｎを表し、縦軸はノード１１、２３、３１、及び出力端子ＯＵＴのそれぞれの電位を表している。尚、各電位はＳＰＩＣＥシミュレーションにより得られた。そのＳＰＩＣＥシミュレーションにおいて、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、ＶＲＥＦＰ＋Ｖｔｐ＝１．７Ｖ、Ｖｔｉｎｖ１＝Ｖｔｉｎｖ２＝ＶＣＣＬ／２＝０．９Ｖに設定された。電位“ＶＲＥＦＰ＋Ｖｔｐ”は、インバータ３０、２２の反転電位Ｖｔｉｎｖ１、Ｖｔｉｎｖ２よりも高いことに留意されたい（ＶＲＥＦＰ＋Ｖｔｐ＞Ｖｔｉｎｖ１、Ｖｔｉｎｖ２）。入力電位Ｖｉｎの変化に伴い、状態の異なる次の３つの期間ＰＡ、ＰＢ、ＰＣが順番に現れる。
【００５５】
３−１．期間ＰＡ：Ｖｉｎ＝ＧＮＤ〜Ｖｔｉｎｖ２
期間ＰＡにおいて、入力電位Ｖｉｎは、グランド電位ＧＮＤ以上であり、インバータ２２の反転電位Ｖｔｉｎｖ２（＝０．９Ｖ）より低い。図６は、この期間ＰＡにおける状態を示している。
【００５６】
第１パス制御回路１０の状態は、次の通りである。入力電位Ｖｉｎは電位“ＶＲＥＦＰ＋Ｖｔｐ＝１．７Ｖ”より低いため、ＰＭＯＳトランジスタＰ１０はＯＦＦする。つまり、第１パス制御回路１０は、入力端子ＩＮとノード３１との間の電気的接続を遮断する。
【００５７】
一方、第２パス制御回路２０の状態は、次の通りである。ノード２１の電位は、入力電位Ｖｉｎであり、インバータ２２の反転電位Ｖｔｉｎｖ２より低い。よって、ＰＭＯＳトランジスタＰ２２がＯＮし、ＮＭＯＳトランジスタＮ２２がＯＦＦし、インバータ２２は低電源電位ＶＣＣＬをノード２３に出力する。ノード２３の電位が低電源電位ＶＣＣＬであるため、ＮＭＯＳトランジスタＮ２４はＯＮする。つまり、第２パス制御回路２０は、グランド端子とノード３１とを電気的に接続し、ノード３１の電位をグランド電位ＧＮＤに維持する。
【００５８】
インバータ３０の状態は、次の通りである。ノード３１の電位は、グランド電位ＧＮＤである。よって、ＰＭＯＳトランジスタＰ３０がＯＮし、ＮＭＯＳトランジスタＮ３０がＯＦＦし、インバータ３０は低電源電位ＶＣＣＬ（＝１．８Ｖ）を出力端子ＯＵＴに出力する。つまり、出力端子ＯＵＴからは、Ｈｉｇｈレベルの出力信号が出力される。
【００５９】
３−２．期間ＰＢ：Ｖｉｎ＝Ｖｔｉｎｖ２〜ＶＲＥＦＰ＋Ｖｔｐ
期間ＰＢにおいて、入力電位Ｖｉｎは、インバータ２２の反転電位Ｖｔｉｎｖ２（＝０．９Ｖ）以上であり、電位“ＶＲＥＦＰ＋Ｖｔｐ＝１．７Ｖ”より低い。図７は、この期間ＰＢにおける状態を示している。
【００６０】
第１パス制御回路１０の状態は、次の通りである。入力電位Ｖｉｎは電位“ＶＲＥＦＰ＋Ｖｔｐ＝１．７Ｖ”より低いため、ＰＭＯＳトランジスタＰ１０はＯＦＦする。つまり、第１パス制御回路１０は、入力端子ＩＮとノード３１との間の電気的接続を遮断する。
【００６１】
一方、第２パス制御回路２０の状態は、次の通りである。ノード２１の電位は、入力電位Ｖｉｎであり、インバータ２２の反転電位Ｖｔｉｎｖ２以上である。よって、ＰＭＯＳトランジスタＰ２２がＯＦＦし、ＮＭＯＳトランジスタＮ２２がＯＮし、インバータ２２はグランド電位ＧＮＤをノード２３に出力する。つまり、期間ＰＡから期間ＰＢに遷移すると、ノード２３の電位は、低電源電位ＶＣＣＬからグランド電位ＧＮＤに変化する。これに応答して、ＮＭＯＳトランジスタＮ２４はＯＦＦする。つまり、第２パス制御回路２０は、ノード３１とグランド端子との間の電気的接続を遮断する。このとき、ノード３１は、フローティング状態となる。
【００６２】
ノード３１はフローティング状態になるが、ノード３１に対する電位供給パスが他に無いため、ノード３１の電位はグランド電位ＧＮＤに維持される。従って、出力端子ＯＵＴから出力される出力信号は変化せず、Ｈｉｇｈレベルのまま維持される。但し、図５に示されるＳＰＩＣＥシミュレーションの結果では、期間ＰＢにおいてノード３１の電位は０．２Ｖ程度となっている。この電位（＝０．２Ｖ）はインバータ３０の反転電位Ｖｔｉｎｖ１（＝０．９Ｖ）を越えていないため、やはり出力信号は反転しない。
【００６３】
３−３．期間ＰＣ：Ｖｉｎ＝ＶＲＥＦＰ＋Ｖｔｐ〜ＶＣＣＨ
期間ＰＣにおいて、入力電位Ｖｉｎは、電位“ＶＲＥＦＰ＋Ｖｔｐ＝１．７Ｖ”以上である。図８は、この期間ＰＣにおける状態を示している。
【００６４】
入力電位Ｖｉｎが電位“ＶＲＥＦＰ＋Ｖｔｐ”になると、ＰＭＯＳトランジスタＰ１０がＯＮする。このとき、ＰＭＯＳトランジスタＰ１０のソース−ドレイン間には、最大で“ＶＲＥＦＰ＋Ｖｔｐ”の電位差が印加される可能性がある。従って、ＰＭＯＳトランジスタＰ１０の耐圧Ｖｂは、“ＶＲＥＦＰ＋Ｖｔｐ”以上であることが望ましい。
【００６５】
ＰＭＯＳトランジスタＰ１０がＯＮするため、入力端子ＩＮとノード１１、３１とが電気的に接続される。つまり、第１パス制御回路１０は、入力端子ＩＮとノード３１とを電気的に接続する。これにより、ノード１１、３１の電位が上昇する。ここで、電位“ＶＲＥＦＰ＋Ｖｔｐ”は、インバータ３０の反転電位Ｖｔｉｎｖ１よりも高い（ＶＲＥＦＰ＋Ｖｔｐ＞Ｖｔｉｎｖ１）。従って、ＰＭＯＳトランジスタＰ３０がＯＦＦし、ＮＭＯＳトランジスタＮ３０がＯＮし、インバータ３０はグランド電位ＧＮＤを出力端子ＯＵＴに出力する。つまり、出力信号の電位レベル（論理レベル）が反転し、出力端子ＯＵＴからはＬｏｗレベルの出力信号が出力される。
【００６６】
ノード１１の電位は、入力電位Ｖｉｎと等しくなった後、入力電位Ｖｉｎに追随して上昇する。ノード３１の電位も上昇するが、その上限は“ＶＣＣＬ−Ｖｔｎ”である。この電位“ＶＣＣＬ−Ｖｔｎ”も、インバータ３０の反転電位Ｖｔｉｎｖ１よりも高い（ＶＣＣＬ−Ｖｔｎ＞Ｖｔｉｎｖ１）。
【００６７】
第２パス制御回路２０の状態は、次の通りである。ノード２１の電位も、入力電位Ｖｉｎに追随して上昇するが、その上限は“ＶＣＣＬ−Ｖｔｎ”である。この電位“ＶＣＣＬ−Ｖｔｎ”は、インバータ２２の反転電位はＶｔｉｎｖ２より高い。従って、ＰＭＯＳトランジスタＰ２２がＯＦＦし、ＮＭＯＳトランジスタＮ２２がＯＮし、インバータ２２はグランド電位ＧＮＤをノード２３に出力する。ノード２３の電位がグランド電位ＧＮＤであるため、ＮＭＯＳトランジスタＮ２４はＯＦＦする。つまり、第２パス制御回路２０は、ノード３１とグランド端子との間の電気的接続を遮断する。
【００６８】
尚、ＮＭＯＳトランジスタＮ２４は、上述の期間ＰＢの時点から、すなわち、ＰＭＯＳトランジスタＰ１０がＯＮする前から、既にＯＦＦしている。従って、ＰＭＯＳトランジスタＰ１０がＯＮした時の貫通電流の発生が完全に防止される。
【００６９】
このように、入力信号がＬｏｗレベルからＨｉｇｈレベルに変わる場合、入力電位Ｖｉｎが“ＶＲＥＦＰ＋Ｖｔｐ”まで上昇すると、出力信号の論理が反転する。すなわち、ターゲット反転電位Ｖｔｈ＿ｔａｒｇ（第１ターゲット反転電位）は、“ＶＲＥＦＰ＋Ｖｔｐ”である。このターゲット反転電位Ｖｔｈ＿ｔａｒｇ＝ＶＲＥＦＰ＋Ｖｔｐは、インバータ３０の反転電位Ｖｔｉｎｖ１よりも高く、高電源電位ＶＣＣＨよりも低い。好適には、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、ＶＣＣＨ／２に設定される。ターゲット反転電位Ｖｔｈ＿ｔａｒｇの設定は、リファレンス電位ＶＲＥＦＰの調整により可能である。
【００７０】
尚、入力信号がＨｉｇｈレベルからＬｏｗレベルに変わる場合は、入力信号Ｖｉｎが“Ｖｔｉｎｖ２”まで下がると、出力信号の論理が反転する。すなわち、ターゲット反転電位Ｖｔｈ＿ｔａｒｇ（第２ターゲット反転電位）は、“Ｖｔｉｎｖ２”である。ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、入力信号がＬｏｗレベルからＨｉｇｈレベルに変わる場合（第１ターゲット反転電位）と、入力信号がＨｉｇｈレベルからＬｏｗレベルに変わる場合（第２ターゲット反転電位）とで異なる、すなわちヒステリシス特性があるが、動作上、特に問題無い。また、それらの差電位“ＶＲＥＦＰ＋Ｖｔｐ”−“Ｖｔｉｎｖ２”分のノイズをフィルタすることができるため、ノイズ耐性はより向上する。
【００７１】
４．効果
以上に説明されたように、本実施の形態によれば、インバータ３０の入力ノード３１の電位を制御するために、２つのパス制御回路が設けられる。１つ目は、入力端子ＩＮとノード３１との間に設けられた第１パス制御回路１０である。２つ目は、グランド端子とノード３１との間に設けられた第２パス制御回路２０である。
【００７２】
入力電位Ｖｉｎがグランド電位ＧＮＤから高電源電位ＶＣＣＨに遷移する場合、入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇより低い間は、第１パス制御回路１０は、入力電位Ｖｉｎがノード３１に伝搬することを防止し、第２パス制御回路２０は、ノード３１の電位をグランド電位ＧＮＤあるいはその近傍に維持する。この場合、出力信号の論理反転は起こらない。入力電位Ｖｉｎがターゲット反転電位Ｖｔｈ＿ｔａｒｇより高くなると、第１パス制御回路１０は、ノード３１への入力電位Ｖｉｎの供給を開始し、第２パス制御回路２０は、ノード３１をグランド端子から絶縁する。これにより、出力信号の論理反転が起こる。
【００７３】
このようにして、インバータ３０の反転電位Ｖｔｉｎｖ１よりも高いターゲット反転電位Ｖｔｈ＿ｔａｒｇでの論理反転が実現される。言い換えれば、ある程度高いターゲット反転電位Ｖｔｈ＿ｔａｒｇで動作可能な入力回路１が実現される。その結果、入力端子ＩＮに印加されるノイズにより出力信号の予期せぬ論理反転が発生することが防止される。つまり、ノイズ耐性が高まる。
【００７４】
また、本実施の形態によれば、ターゲット反転電位Ｖｔｈ＿ｔａｒｇは、“ＶＲＥＦＰ＋Ｖｔｐ”で与えられる。よって、リファレンス電位ＶＲＥＦＰを適切に設定することにより、ターゲット反転電位Ｖｔｈ＿ｔａｒｇを所望の値に設定することが可能となる。例えば、ターゲット反転電位Ｖｔｈ＿ｔａｒｇをＶＣＣＨ／２近傍に設定することができる。尚、リファレンス電位ＶＲＥＦＰ、すなわち、ターゲット反転電位Ｖｔｈ＿ｔａｒｇを、動作モードに応じて可変に設定することも考えられる。
【００７５】
更に、本実施の形態によれば、低耐圧トランジスタだけで、高電源電位ＶＣＣＨを扱う入力回路１を構成することが可能である。上述の定常状態及び遷移状態の両方を考えると、入力回路１内の各トランジスタの耐圧Ｖｂは、次の条件を満たせばよい。
【００７６】
Ｖｂ＞ＶＲＥＦＰ
Ｖｂ＞ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−ＶＲＥＦＰ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）
Ｖｂ≧ＶＲＥＦＰ＋Ｖｔｐ＝Ｖｔｈ＿ｔａｒｇ
【００７７】
一例として、ＶＣＣＨ＝３．３Ｖ、ＶＣＣＬ＝１．８Ｖ、ＶＲＥＦＰ＝１．５Ｖ、ＶＣＣＬ−Ｖｔｎ＝１．５５Ｖ、Ｖｔｈ＿ｔａｒｇ＝１．７Ｖである場合を考える。この場合、耐圧Ｖｂは次の条件を満たせばよい。
【００７８】
Ｖｂ＞ＶＲＥＦＰ＝１．５Ｖ
Ｖｂ＞ＶＣＣＬ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＲＥＦＰ＝３．３Ｖ−１．５Ｖ＝１．８Ｖ
Ｖｂ＞ＶＣＣＨ−ＶＣＣＬ＝３．３Ｖ−１．８Ｖ＝１．５Ｖ
Ｖｂ＞ＶＣＣＨ−（ＶＣＣＬ−Ｖｔｎ）＝３．３Ｖ−１．５５Ｖ＝１．７５Ｖ
Ｖｂ≧ＶＲＥＦＰ＋Ｖｔｐ＝Ｖｔｈ＿ｔａｒｇ＝１．７Ｖ
【００７９】
従って、各トランジスタの耐圧Ｖｂは、少なくとも１．８Ｖより高ければよい。逆に言えば、耐圧Ｖｂとして、高電源電位ＶＣＣＨほどの高レベルは不要である。つまり、本実施の形態では、各トランジスタの耐圧Ｖｂを、高電源電位ＶＣＣＨより低くすることが可能である（ＶＣＣＨ＞Ｖｂ）。これは、入力回路１内のトランジスタを全て「低耐圧トランジスタ」で構成可能であることを意味する。低耐圧トランジスタであっても、定常状態及び遷移状態の両方における耐圧Ｖｂの条件を満足する。低耐圧トランジスタだけで入力回路１を構成することにより、製造コストが削減される。
【００８０】
本実施の形態に係る入力回路１は、例えば、半導体集積回路の入力インターフェース等に適用可能である。
【００８１】
以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。
【符号の説明】
【００８２】
１    入力回路
１０    第１パス制御回路
２０    第２パス制御回路
２２    インバータ
３０    インバータ
ＩＮ    入力端子
ＯＵＴ  出力端子
ＲＥＦ  リファレンス端子
ＶＣＣＨ  高電源電位
ＶＣＣＬ  低電源電位
ＶＲＥＦＰ  リファレンス電位
１１、２１、２３、３１  ノード
Ｎ１０、Ｎ２０、Ｎ２２、Ｎ２４  ＮＭＯＳトランジスタ
Ｐ１０、Ｐ２２、Ｐ３０  ＰＭＯＳトランジスタ
Ｖｔｉｎｖ１、Ｖｔｉｎｖ２  反転電位
ＰＡ、ＰＢ、ＰＣ  期間
ＧＮＤ  グランド電位
Ｖｔｈ＿ｔａｒｇ  ターゲット反転電位
Ｖｂ  耐圧
Ｖｔｐ  閾値電圧
【図１】
0005694894.tif 000002
【図２】
0005694894.tif 000003
【図３】
0005694894.tif 000004
【図４】
0005694894.tif 000005
【図５】
0005694894.tif 000006
【図６】
0005694894.tif 000007
【図７】
0005694894.tif 000008
【図８】
0005694894.tif 000009