(57)【特許請求の範囲】
【請求項１】
電子回路の一部である配線パターンと、ダミーパターンと、一方の端部が前記配線パターンに電気的に接続され、他方の端部が前記ダミーパターンに電気的に接続されたヒューズとを有する半導体装置の検査方法であって、
前記電子回路に電圧を印加することにより、前記ヒューズを溶断するステップと、
前記ヒューズの溶断状態に基づいて、前記配線パターンへの導通を確認するステップと
を有することを特徴とする半導体装置の検査方法。
【請求項２】
請求項１記載の半導体装置の検査方法において、
前記ヒューズの前記他方の端部は、前記ダミーパターンを介して接地線に電気的に接続されている
ことを特徴とする半導体装置の検査方法。
【請求項３】
請求項１又は２記載の半導体装置の検査方法において、
前記ヒューズの前記一方の端部は、前記配線パターンに接しており、
前記ヒューズの前記他方の端部は、前記ダミーパターンに接している
ことを特徴とする半導体装置の検査方法。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置の検査方法において、
前記ヒューズの前記他方の端部は、他のダミーパターンを更に介して、前記接地線に電気的に接続されている
ことを特徴とする半導体装置の検査方法。
【請求項５】
請求項１又は２記載の半導体装置の検査方法において、
前記ヒューズの前記一方の端部は、他のダミーパターンを介して、前記配線パターンに電気的に接続されている
ことを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法に関する。
【背景技術】
【０００２】
ＬＳＩ等の半導体装置が製造された後には、半導体装置に対して所定の検査が行われる。
【０００３】
検査により動作不良が認められた場合には、例えばＦＩＢや蛍光故障解析システム等を用いて破壊解析により不良の特定が試みられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６１−９５２５６号公報
【特許文献２】特開平１０−２８４５５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の技術では、半導体装置の不良箇所を特定するのは必ずしも容易ではなく、しかも、不良箇所の特定に極めて長時間を要してしまう。
【０００６】
本発明の目的は、不良箇所を容易に特定し得る半導体装置の検査方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、電子回路の一部である配線パターンと、ダミーパターンと、一方の端部が前記配線パターンに電気的に接続され、他方の端部が前記ダミーパターンに電気的に接続されたヒューズとを有する半導体装置の検査方法であって、前記電子回路に電圧を印加することにより、前記ヒューズを溶断するステップと、前記ヒューズの溶断状態に基づいて、前記配線パターンへの導通を確認するステップとを有することを特徴とする半導体装置の検査方法が提供される。
【発明の効果】
【００１０】
開示の半導体装置の検査方法によれば、電子回路の一部である配線パターンと、ダミーパターンと、一方の端部が配線パターンに電気的に接続され、他方の端部がダミーパターンに電気的に接続されたヒューズとを有する半導体装置の検査方法であって、電子回路に電圧を印加することにより、ヒューズを溶断するステップと、ヒューズの溶断状態に基づいて、配線パターンへの導通を確認するステップとを有するようにしたので、不良箇所を容易に特定することができる。
【図面の簡単な説明】
【００１１】
【図１】一実施形態による半導体装置を示す断面図である。
【図２】一実施形態による半導体装置を示す平面図（その１）である。
【図３】一実施形態による半導体装置を示す平面図（その２）である。
【図４】一実施形態による半導体装置を示す平面図（その３）である。
【図５】一実施形態による半導体装置を示す回路図である。
【図６】一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図７】一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図８】一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９】一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１０】半導体設計装置を示すブロック図である。
【図１１】一実施形態による半導体装置の設計方法を示すフローチャートである。
【図１２】一実施形態による半導体装置の設計方法を示す平面図（その１）である。
【図１３】一実施形態による半導体装置の設計方法を示す平面図（その２）である。
【図１４】一実施形態の変形例による半導体装置を示す断面図である。
【図１５】一実施形態の変形例による半導体装置を示す平面図である。
【発明を実施するための形態】
【００１２】
［一実施形態］
一実施形態による半導体装置及びその設計方法並びに半導体装置の検査方法を図１乃至図１３を用いて説明する。
【００１３】
（半導体装置）
本実施形態による半導体装置について図１乃至図５を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体装置を示す平面図（その１）である。図１は、図２のＡ−Ａ′線断面図である。図３は、本実施形態による半導体装置を示す平面図（その２）である。図３（ａ）は、素子領域とゲート配線とを示したものである。図３（ｂ）は、１層目の金属配線層を示したものである。図４は、本実施形態による半導体装置を示す平面図（その３）である。図４（ａ）は、２層目の金属配線層を示したものである。図４（ｂ）は、３層目の金属配線層を示したものである。図５は、本実施形態による半導体装置を示す回路図である。図５（ａ）は、ヒューズが溶断していない状態を示している。図５（ｂ）は、ヒューズが溶断している状態を示している。
【００１４】
図５に示すように、ＣＭＯＳインバータ２１、２３が２段に形成されている。
【００１５】
入力信号線ＩＮ１は、１段目のＣＭＯＳインバータ２１のＮＭＯＳトランジスタ２０ａのゲートとＰＭＯＳトランジスタ２０ｂのゲートに接続されている。ＰＭＯＳトランジスタ２０ｂのドレインは電源Ｖｄｄ１に接続されている。ＰＭＯＳトランジスタ２０ｂのソースとＮＭＯＳトランジスタ２０ａのドレインとは、互いに電気的に接続されている。ＮＭＯＳトランジスタ２０ａのソースは、接地（ＧＮＤ）されている。こうして、ＮＭＯＳトランジスタ２０ａとＰＭＯＳトランジスタ２０ｂとを有する１段目のＣＭＯＳインバータ２１が形成されている。
【００１６】
１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１は、２段目のＣＭＯＳインバータ２３の入力信号線ＩＮ２に接続されている。
【００１７】
入力信号線ＩＮ２は、２段目のＣＭＯＳインバータ２３のＮＭＯＳトランジスタ２０ａのゲートとＰＭＯＳトランジスタ２０ｂのゲートに接続されている。ＰＭＯＳトランジスタ２０ｂのドレインは電源Ｖｄｄ２に接続されている。ＰＭＯＳトランジスタ２０ｂのソースとＮＭＯＳトランジスタ２０ａのドレインとは、互いに電気的に接続されている。ＮＭＯＳトランジスタ２０ａのソースは、接地（ＧＮＤ）されている。こうして、ＮＭＯＳトランジスタ２０ａとＰＭＯＳトランジスタ２０ｂとを有する２段目のＣＭＯＳインバータ２３が形成されている。
【００１８】
２段目のＣＭＯＳインバータ２３からは、出力信号ＯＵＴ２が出力される。
【００１９】
本実施形態では、１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１が、導通確認のチェック対象である場合を例として説明する。１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１を形成する配線３２ａは、ヒューズ（Ｆｕｓｅ）３２ｃを介して接地線（ＧＮＤ）に電気的に接続されている。
【００２０】
図１に示すように、半導体基板１０には、素子領域１２を確定する素子分離領域１４が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１４の材料としては、例えばシリコン酸化膜が用いられている。
【００２１】
半導体基板１０上には、素子領域１２に交差するように、例えばポリシリコンのゲート配線１６が形成されている。ゲート配線１６のうちの素子領域１２上に位置する部分は、ゲート電極として機能する。ゲート電極１６は、素子領域１２上に、例えばシリコン酸化膜のゲート絶縁膜１５を介して形成されている。
【００２２】
ＮＭＯＳトランジスタ２０ａのゲート電極１６の両側の素子領域１２内には、Ｎ型のソース／ドレイン拡散層１８ａが形成されている。こうして、ゲート電極１６とソース／ドレイン拡散層１８ａとを有するＮＭＯＳトランジスタ２０ａが形成されている。
【００２３】
ＰＭＯＳトランジスタ２０ｂのゲート電極１６の両側の素子領域１２内には、Ｐ型のソース／ドレイン拡散層１８ｂが形成されている。こうして、ゲート電極１６とソース／ドレイン拡散層１８ｂとを有するＰＭＯＳトランジスタ２０ｂが形成されている。
【００２４】
トランジスタ２０ａ、２０ｂが形成された半導体基板１０上には、例えば無機系ＳＯＧ（Spin On Glass）膜（ＳｉＯ２膜）の層間絶縁膜２２が形成されている。
【００２５】
層間絶縁膜２２には、ソース／ドレイン拡散層１８ａ、１８ｂにそれぞれ達するコンタクトホール２４が形成されている。また、層間絶縁膜２２には、ゲート配線１６に達するコンタクトホール２４が形成されている。
【００２６】
各々のコンタクトホール２４内には、例えばタングステンの導体プラグ２６が埋め込まれている。
【００２７】
層間絶縁膜２２上には、例えば無機系ＳＯＧ膜の層間絶縁膜２８が形成されている。
【００２８】
層間絶縁膜２８には、配線３２ａを埋め込むための複数の溝３０ａが形成されている。
【００２９】
また、層間絶縁膜２８には、ダミーパターン３２ｂを埋め込むための複数の開口部３０ｂが形成されている。
【００３０】
ダミーパターン３２ｂは、配線３２ａを溝３０ａ内にＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により埋め込む際に、ディッシング等が発生するのを防止するためのものである。ダミーパターン３２ｂは、半導体装置に形成される電子回路の一部を構成するものではない。ダミーパターン３２ｂは、配線３２ａ等が形成されない空き領域内に配されている。ダミーパターン３２ｂの平面形状は、例えば正方形等となっている。
【００３１】
また、層間絶縁膜２８には、ヒューズ３２ｃを埋め込むための溝３０ｃが形成されている。
【００３２】
ヒューズ３２ｃを埋め込むための溝３０ｃの深さは、配線３２ａを埋め込むための溝３０ａやダミーパターン３２ｂを埋め込むための開口部３０ｂの深さより浅く設定されている。
【００３３】
また、ヒューズ３２ｃを埋め込むための溝３０ｃの幅は、配線３２ａを埋め込むための溝３０ａやダミーパターン３２ｂを埋め込むための開口部３０ｂの幅より狭く設定されている。
【００３４】
ヒューズ３２ｃを埋め込むための溝３０ｃの一方の端部は、配線３２ａを埋め込むための溝３０ａに接続されている。ヒューズ３２ｃを埋め込むための溝３０ｃの他方の端部は、ダミーパターン３２ｂを埋め込むための開口部３０ｂに接続されている。
【００３５】
各々の溝３０ａ内には、配線（配線パターン、実パターン、回路パターン）３２ａが埋め込まれている。
【００３６】
各々の開口部３０ｂ内には、ダミーパターン３２ｂが埋め込まれている。
【００３７】
溝３０ｃ内には、ヒューズ（ヒューズパターン）３２ｃが埋め込まれている。
【００３８】
配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃは、一体に形成されている。配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃの材料としては、例えばＣｕが用いられている。
【００３９】
配線３２ａやダミーパターン３２ｂの厚さは、例えば０．３μｍ程度とする。ヒューズ３２ｃの厚さは、例えば０．１μｍ程度とする。ヒューズ３２ｃの厚さは、配線３２ａやダミーパターン３２ｂの厚さより薄くなっている。
【００４０】
配線３２ａの幅は、例えば０．２μｍ程度とする。ダミーパターン３２ｂの幅は、例えば０．５μｍ程度とする。ヒューズ３２ｃの幅は、例えば０．１μｍ程度とする。ヒューズ３２ｃの幅は、配線３２ａやダミーパターン３２ｂの幅より狭く設定されている。
【００４１】
ヒューズ３２ｃの断面積は、例えば０．０１μｍ２程度である。配線３２ａの断面積は、例えば０．０６μｍ２程度である。ダミーパターン３２ｂの断面積は、例えば０．１５μｍ２程度である。ヒューズ３２ｃの断面積は、配線３２ａやダミーパターン３２ｂの断面積に対して十分に小さくなっている。ヒューズ３２ｃの断面積を配線３２ａやダミーパターン３２ｂの断面積に対して十分に小さくするのは、ヒューズ３２ｃの溶断（溶融）を可能とするためである。
【００４２】
なお、配線３２ａ、ダミーパターン３２ｂ、ヒューズ３２ｃの厚さ、幅及び断面積は、上記に限定されるものではない。配線３２ａ、ダミーパターン３２ｂが溶断されない一方、ヒューズ３２ｃが確実に溶断されるように、配線３２ａ、ダミーパターン３２ｂ、ヒューズ３２ｃの厚さ、幅及び断面積を適宜設定することができる。
【００４３】
一の配線３２ａは、導体プラグ２６を介してゲート配線１６に電気的に接続されている。他の配線３２ａは、導体プラグ２６を介してソース／ドレイン拡散層１８ａ、１８ｂに電気的に接続されている。
【００４４】
ヒューズ３２ｃの一方の端部は、チェック対象となる配線３２ａに接続されている。ここでは、ヒューズ３２ｃの一方の端部が、１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１を形成する配線３２ａに接続されている。ヒューズ３２ｃの他方の端部は、チェック対象となる配線３２ａの近傍に位置するダミーパターン３２ｂに接続されている。
【００４５】
本実施形態では、チェック対象となる配線３２ａに接続されたヒューズ３２ｃが、ダミーパターン３２ｂを利用して所定の電位に接続されるようになっている。より具体的には、チェック対象となる配線３２ａに接続されたヒューズ３２ｃが、ダミーパターン３２ｂを介して接地線に電気的に接続されるようになっている。
【００４６】
配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃが埋め込まれた層間絶縁膜２８上には、例えば無機系ＳＯＧ膜の層間絶縁膜３４が形成されている。
【００４７】
層間絶縁膜３４には、配線３２ａに達するコンタクトホール３６が形成されている。また、層間絶縁膜３４には、ダミーパターン３２ｂに達するコンタクトホール３６が形成されている。
【００４８】
コンタクトホール３６内には、例えばタングステンの導体プラグ３８がそれぞれ埋め込まれている。
【００４９】
導体プラグ３８は、ダミーパターン３２ｂを介してヒューズ３２ｃに電気的に接続されている。
【００５０】
なお、本実施形態において導体プラグ３８をダミーパターン３２ｂに接続しているのは、ヒューズ３２ｃの端部を、ダミーパターン３２ｂ及び導体プラグ３８を介して接地するためである。
【００５１】
導体プラグ３８が埋め込まれた層間絶縁膜３４上には、例えば無機系ＳＯＧ膜の層間絶縁膜４０が形成されている。
【００５２】
層間絶縁膜４０には、配線４４ａを埋め込むための溝４２ａが形成されている。また、層間絶縁膜４０には、ダミーパターン４４ｂを埋め込むための開口部４２ｂが形成されている。
【００５３】
溝４２ａ内には、例えばＣｕの配線４４ａが埋め込まれている。開口部４２ｂ内には、例えばＣｕのダミーパターン４４ｂが埋め込まれている。
【００５４】
一のダミーパターン４４ｂは、導体プラグ３８及びダミーパターン３２ｂを介してヒューズ３２ｃに電気的に接続されている。
【００５５】
なお、本実施形態において導体プラグ３８を介してダミーパターン４４ｂをダミーパターン３２ｂに電気的に接続しているのは、ヒューズ３２ｃの端部を、ダミーパターン３２ｂ、導体プラグ３８及びダミーパターン４４ｂを介して接地するためである。
【００５６】
配線４４ａ、４４ｂが埋め込まれた層間絶縁膜４０上には、例えば無機系ＳＯＧ膜の層間絶縁膜４６が形成されている。
【００５７】
層間絶縁膜４６には、配線４４ａに達するコンタクトホール（図示せず）が形成されている。また、層間絶縁膜４６には、ダミーパターン４４ｂに達するコンタクトホール４８が形成されている。
【００５８】
コンタクトホール４８内には、例えばタングステンの導体プラグ５０が埋め込まれている。
【００５９】
導体プラグ５０は、ダミーパターン４４ｂ、導体プラグ３８、ダミーパターン３２ｂを介してヒューズ３２ｃに電気的に接続されている。
【００６０】
導体プラグ５０が埋め込まれた層間絶縁膜４６上には、例えば無機系ＳＯＧ膜の層間絶縁膜５２が形成されている
層間絶縁膜５２には、配線５６を埋め込むための溝５４が形成されている。
【００６１】
溝５４内には、例えばＣｕの配線（接地線）５６が埋め込まれている。配線５６は、接地（ＧＮＤ）される。
【００６２】
チェック対象となる１段目のＣＭＯＳインバータ２１（図５参照）の出力信号線ＯＵＴ１を形成する配線３２ａは、ヒューズ３２ｃを介して、ダミーパターン３２ｂに接続されている。かかるダミーパターン３２ｂは、導体プラグ３８を介して、ダミーパターン４４ｂに接続されている。かかるダミーパターン４４ｂは、導体プラグ５０を介して配線（接地線）５６に接続されている。かかる配線５６は、接地される。即ち、本実施形態では、チェック対象となる配線３２ａが、ヒューズ３２ｃ、ダミーパターン３２ｂ、導体プラグ３８、ダミーパターン４４ｂ、導体プラグ５０及び配線５６を介して接地されている。
【００６３】
こうして、本実施形態による半導体装置が形成されている。
【００６４】
本実施形態によれば、チェック対象となる配線３２ａにヒューズ３２ｃが接続されているため、ヒューズ３２ｃの溶断状態（溶融状態）を確認することにより、チェック対象となる配線３２ａの導通状態を確認することができる。このため、本実施形態によれば、不良箇所を容易に特定することが可能となる。しかも、本実施形態によれば、チェック対象となる配線３２ａに接続されたヒューズ３２ｃがダミーパターン３２ｂを用いて接地線等に接続されている。本実施形態によれば、ダミーパターン３２ｂを用いてヒューズ３２ｃを接地線に電気的に接続するため、実デバイスのレイアウトに影響を及ぼすこともない。従って、高集積化等を阻害することなく、不良箇所の特定が容易な半導体装置を提供することができる。
【００６５】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図６乃至図９を用いて説明する。図６乃至図９は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００６６】
まず、図６（ａ）に示すように、例えばＳＴＩ（Shallow Trench Isolation）法により、半導体基板１０に、素子領域１２を確定する素子分離領域１４を形成する。半導体基板１０としては、例えばシリコン基板が用いられている。素子分離領域１４の材料としては、例えばシリコン酸化膜が用いられている。
【００６７】
次に、全面に、例えば熱酸化法により、例えば膜厚１〜３ｎｍのシリコン酸化膜のゲート絶縁膜１５を形成する。
【００６８】
次に、全面に、例えばＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により、例えば膜厚５０〜１５０ｎｍのポリシリコン膜を形成する。
【００６９】
次に、フォトリソグラフィ技術を用い、ポリシリコン膜をゲート配線１６の平面形状にパターニングする。こうして、ポリシリコンのゲート配線１６が形成される。ゲート配線１６のうちの素子領域１２上に位置する部分は、ゲート電極として機能する。
【００７０】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７１】
次に、フォトリソグラフィ技術を用い、ＮＭＯＳトランジスタ形成領域（図示せず）を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７２】
次に、ゲート電極１６とフォトレジスト膜とをマスクとして、Ｎ型のドーパント不純物を導入することにより、ゲート電極１６の両側の素子領域１２内にＮ型のソース／ドレイン拡散層１８ａを形成する。こうして、ゲート電極１６とソース／ドレイン拡散層１８ａとを有するＮＭＯＳトランジスタ２０ａが形成される。
【００７３】
この後、例えばアッシングによりフォトレジスト膜を剥離する。
【００７４】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【００７５】
次に、フォトリソグラフィ技術を用い、ＰＭＯＳトランジスタ形成領域（図示せず）を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【００７６】
次に、ゲート電極１６とフォトレジスト膜とをマスクとして、Ｐ型のドーパント不純物を導入することにより、ゲート電極１６の両側の素子領域１２内にＰ型のソース／ドレイン拡散層１８ｂ（図２参照）を形成する。こうして、ゲート電極１６とソース／ドレイン拡散層１８ｂとを有するＰＭＯＳトランジスタ２０ｂ（図２参照）が形成される。
【００７７】
この後、例えばアッシングによりフォトレジスト膜を剥離する。
【００７８】
次に、全面に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍの無機系ＳＯＧ膜の層間絶縁膜２２を形成する。
【００７９】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン拡散層１８ａ、１８ｂ、ゲート配線１６に達するコンタクトホール２４を層間絶縁膜２２に形成する。
【００８０】
次に、例えばＣＶＤ法により、例えば膜厚１００〜３００ｎｍのタングステン膜を形成する。
【００８１】
次に、例えばＣＭＰ法により、層間絶縁膜２２の表面が露出するまでタングステン膜を研磨する。こうして、コンタクトホール２４内にタングステンの導体プラグ２６が埋め込まれる。
【００８２】
次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍの無機系ＳＯＧ膜の層間絶縁膜２８を形成する。
【００８３】
次に、フォトリソグラフィ技術を用い、配線３２ａを埋め込むための溝３０ａと、ダミーパターン３２ｂを埋め込むための開口部３０ｂと、ヒューズ３２ｃを埋め込むための溝３０ｃとを層間絶縁膜２８に形成する（図６（ｂ）参照）。配線３２ａを埋め込むための溝３０ａやダミーパターン３２ｂを埋め込むための開口部３０ｂの深さは、例えば０．３μｍ程度とする。ヒューズ３２ｃを埋め込むための溝３０ｃの深さは、例えば０．１μｍ程度とする。配線３２ａを埋め込むための溝３０ａの幅は、例えば０．２μｍ程度とする。ダミーパターン３２ｂを埋め込むための開口部３０ｂの幅は、例えば０．５μｍ程度とする。ヒューズ３２ｃを埋め込むための溝３０ｃの幅は、例えば０．１μｍ程度とする。
【００８４】
なお、溝３０ａ〜３０ｃの深さや幅は、上記に限定されるものではない。溝３０ａ、３０ｂに埋め込まれる配線３２ａ、ダミーパターン３２ｂが溶断されない一方、溝３０ｃに埋め込まれるヒューズ３２ｃが確実に溶断されるように、溝３０ａ〜３０ｃの深さや幅を適宜設定することができる。
【００８５】
配線３２ａやダミーパターン３２ｂを埋め込むための溝３０ａの深さは、上記に限定されるものではなく、例えば０．１〜０．４μｍ程度としてもよい。また、ヒューズ３２ｃを埋め込むための溝３０ｃの深さも、上記に限定されるものではなく、例えば０．０５〜０．２μｍ程度としてもよい。また、配線３２ａを埋め込むための溝３０ａの幅も、上記に限定されるものではなく、例えば０．１〜０．４μｍ程度としてもよい。ダミーパターン３２ｂを埋め込むための開口部３０ｂの幅も、上記に限定されるものではなく、例えば０．１〜０．５μｍ程度としてもよい。ヒューズ３２ｃを埋め込むための溝３０ｃの幅も、上記に限定されるものではなく、例えば０．０５〜０．２μｍとしてもよい。ただし、配線３２ａ、ダミーパターン３２ｂが溶断されない一方、ヒューズ３２ｃが確実に溶断されるように、溝３０ａ〜３０ｃの深さや幅を設定することが好ましい。このため、ヒューズ３２ｃを埋め込むための溝３０ｃの深さは、配線３２ａやダミーパターン３２ｂを埋め込むための溝３０ａの深さより浅いことが好ましい。また、ヒューズ３２ｃを埋め込むための溝３０ｃの幅は、配線３２ａやダミーパターン３２ｂを埋め込むための溝３０ａの幅より狭いことが好ましい。
【００８６】
次に、全面に、例えばスパッタリング法により、例えば膜厚１００〜３００ｎｍ程度のタンタルのバリア膜（図示せず）を形成する。
【００８７】
次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜１００ｎｍ程度のＣｕのシード層（図示せず）を形成する。
【００８８】
次に、全面に、例えば電気めっき法により、例えば膜厚１００〜３００ｎｍ程度のＣｕ膜を形成する。
【００８９】
次に、例えばＣＭＰ法により、層間絶縁膜２８の表面が露出するまでＣｕ膜を研磨する
こうして、溝内３０ａにＣｕの配線３２ａが埋め込まれ、開口部３０ｂにＣｕのダミーパターン３２ｂが埋め込まれ、溝３０ｃ内にＣｕのヒューズ３２ｃが埋め込まれる（図６（ｃ）参照）。配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃは、一体的に形成される。ヒューズ３２ｃの厚さは、配線３２ａやダミーパターン３２ｂの厚さより薄くなっている。また、ヒューズ３２ｃの幅は、配線３２ａやダミーパターン３２ｂの幅より狭くなっている。このため、ヒューズ３２ｃの断面積は、配線３２ａやダミーパターン３２ｂの断面積に対して十分に小さくなっている。
【００９０】
一の配線３２ａは、導体プラグ２６を介してゲート配線１６に電気的に接続される。他の配線３２ａは、導体プラグ２６を介してソース／ドレイン拡散層１８ａ、１８ｂに電気的に接続される。
【００９１】
配線３２ａをＣＭＰ法により形成する際に、空き領域に配された複数のダミーパターン３２ｂも形成するため、ディッシング等が発生するのを防止することができる。
【００９２】
なお、配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃを、必ずしも一体に形成しなくてもよい。例えば、配線３２ａやダミーパターン３２ｂと別個にヒューズ３２ｃを形成するようにしてもよい。
【００９３】
次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍ程度の無機系ＳＯＧ膜の層間絶縁膜３４を形成する（図７（ａ）参照）。
【００９４】
次に、フォトリソグラフィ技術を用い、配線３２ａ（図２参照）、ダミーパターン３２ｂに達するコンタクトホール３６をそれぞれ形成する。
【００９５】
次に、例えばスパッタリング法により、例えば膜厚１００〜３００ｎｍ程度のタングステンの導電膜を形成する。
【００９６】
次に、ＣＭＰ法により、層間絶縁膜３４の表面が露出するまで導電膜を研磨する。これにより、コンタクトホール３６内に例えばタングステンの導体プラグ３８が埋め込まれる。
【００９７】
次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍ程度の無機系ＳＯＧ膜の層間絶縁膜４０を形成する（図７（ｂ）参照）。
【００９８】
次に、フォトリソグラフィ技術を用い、配線４４ａ（図２参照）を埋め込むための溝４２ａ（図２参照）と、ダミーパターン４４ｂを埋め込むための開口部４２ｂとを層間絶縁膜４０に形成する。
【００９９】
次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜３００ｎｍ程度のタンタルのバリア膜（図示せず）を形成する。
【０１００】
次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜１００ｎｍ程度のＣｕのシード層（図示せず）を形成する。
【０１０１】
次に、全面に、例えば電気めっき法により、例えば膜厚１００〜３００ｎｍ程度のＣｕ膜を形成する。
【０１０２】
次に、例えばＣＭＰ法により、層間絶縁膜４０の表面が露出するまでＣｕ膜を研磨する
こうして、溝内４２ａにＣｕの配線４４ａが埋め込まれ、開口部４２ｂにＣｕのダミーパターン４４ｂが埋め込まれる（図７（ｃ）参照）。
【０１０３】
次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍ程度の無機系ＳＯＧ膜の層間絶縁膜４６を形成する。
【０１０４】
次に、フォトリソグラフィ技術を用い、ダミーパターン４４ｂに達するコンタクトホール４８を層間絶縁膜４６に形成する。
【０１０５】
次に、例えばスパッタリング法により、例えば膜厚１０〜３００ｎｍ程度のタングステンの導電膜を形成する。
【０１０６】
次に、ＣＭＰ法により、層間絶縁膜４６の表面が露出するまで導電膜を研磨する。これにより、コンタクトホール４８内に例えばタングステンの導体プラグ５０が埋め込まれる（図８（ａ）参照）。
【０１０７】
次に、例えばスピンコート法により、例えば膜厚１００〜５００ｎｍ程度の無機系ＳＯＧ膜の層間絶縁膜５２を形成する（図８（ｂ）参照）。
【０１０８】
次に、フォトリソグラフィ技術を用い、配線５６（図９参照）を埋め込むための溝５４を層間絶縁膜５２に形成する。
【０１０９】
次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜３００ｎｍ程度のタンタルのバリア膜（図示せず）を形成する。
【０１１０】
次に、全面に、例えばスパッタリング法により、例えば膜厚１０〜１００ｎｍ程度のＣｕのシード層（図示せず）を形成する。
【０１１１】
次に、全面に、例えば電気めっき法により、例えば膜厚１００〜３００ｎｍ程度のＣｕ膜を形成する。
【０１１２】
次に、例えばＣＭＰ法により、層間絶縁膜５２の表面が露出するまでＣｕ膜を研磨する
こうして、溝内５４にＣｕの配線５６が埋め込まれる（図９参照）。
【０１１３】
こうして、本実施形態による半導体装置が製造される。
【０１１４】
（設計装置）
まず、本実施形態による設計方法で用いられる設計装置について説明する。
【０１１５】
本実施形態による半導体装置は、後述する本実施形態による半導体装置の設計方法により設計される。本実施形態による半導体装置の設計方法は、例えば、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされたＣＡＤ等の半導体設計装置（設計支援装置）を用いて、実行することが可能である。
【０１１６】
本実施形態による半導体装置を設計する際に用いられる半導体設計装置について図１０を用いて説明する。図１０は、半導体設計装置を示すブロック図である。
【０１１７】
図１０に示すように、半導体設計装置は、ＣＰＵ（Central Processing Unit）１１０と、ＲＯＭ（Read‐Only Memory）１１２と、ＲＡＭ（Random Access Memory）１１４と、磁気ディスクドライブ１１６と、磁気ディスク１１８と、光ディスクドライブ１２０と、光ディスク１２２と、ディスプレイ１２４と、Ｉ／Ｆ（Interface）１２６と、キーボード１２８と、マウス１３０と、スキャナ１３２と、プリンタ１３４とを備えている。また、各構成部はバス１３６によってそれぞれ接続されている。
【０１１８】
ここで、ＣＰＵ（処理部）１１０は、半導体設計装置の全体の制御を司る。ＲＯＭ１１２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１１４は、ＣＰＵ１１０のワークエリアとして使用される。磁気ディスクドライブ１１６は、ＣＰＵ１１０の制御にしたがって磁気ディスク１１８に対するデータのリード／ライトを制御する。
【０１１９】
磁気ディスク１１８は、磁気ディスクドライブ１１６の制御で書き込まれたデータを記憶する。磁気ディスク１１８には、本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムがインストールされている。また、磁気ディスク１１８には、半導体装置の設計を行うことにより作成された半導体装置の設計データが記憶されている。本実施形態による半導体装置の設計方法を実行するためのコンピュータプログラムは、半導体装置の設計データに対し、後述するような所定のステップをコンピュータ（ＣＰＵ）に実行させる。
【０１２０】
光ディスクドライブ１２０は、ＣＰＵ１１０の制御にしたがって光ディスク１２２に対するデータのリード／ライトを制御する。光ディスク１２２は、光ディスクドライブ１２０の制御で書き込まれたデータを記憶したり、光ディスク１２２に記憶されたデータをコンピュータに読み取らせたりする。
【０１２１】
ディスプレイ１２４は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。当該ディスプレイ１２４としては、例えば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【０１２２】
Ｉ／Ｆ１２６は、通信回線を通じてＬＡＮ（Local Area Network）、ＷＡＮ（Wide Area Network）、インターネットなどのネットワーク１３６に接続され、このネットワーク１３６を介して他の装置に接続される。そして、Ｉ／Ｆ１２６は、ネットワーク１３８と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１２６としては、例えばモデムやＬＡＮアダプタなどを採用することができる。
【０１２３】
キーボード１２８は、文字、数字、各種指示などの入力のためのキーを備え、データの入力を行う。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１３０は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などを行う。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【０１２４】
スキャナ１３２は、画像を光学的に読み取り、設計支援装置内に画像データを取り込む。なお、スキャナ１３２には、ＯＣＲ（Optical Character Reader）機能を持たせてもよい。また、プリンタ１３４は、画像データや文書データを印刷する。プリンタ１３４には、例えば、レーザプリンタやインクジェットプリンタを採用することができる。
【０１２５】
こうして、本実施形態による半導体装置の設計方法を実行する際に用いられる半導体設計装置が形成されている。
【０１２６】
（半導体装置の設計方法）
次に、本実施形態による半導体装置の設計方法を図１１乃至図１３を用いて説明する。図１１は、本実施形態による半導体装置の設計方法を示すフローチャートである。図１２及び図１３は、本実施形態による半導体装置の設計方法を示す平面図である。
【０１２７】
まず、設計データに対して論理合成処理を行い（ステップＳ１）、ネットリストを作成する（ステップＳ２）。
【０１２８】
次に、ネットリストを用いて、レイアウト設計処理を行う（ステップＳ３）。
【０１２９】
次に、ダミーパターン３２ｂ、４４ｂを配置する（ステップＳ４）。ダミーパターン３２ｂ、４４ｂは、配線３２ａ、４４ａ等のデバイスパターンが形成される領域を除く領域に適宜配置される。
【０１３０】
次に、物理検証を行う（ステップＳ５）。こうして、例えばＧＤＳ形式の設計データが得られる。
【０１３１】
次に、デバイスパターンのうちから、チェック対象となるデバイスパターンを決定する（ステップＳ６）。換言すれば、半導体装置に含まれる電子回路のうちから、チェック対象となる配線パターンを決定する。例えば、上述したように、１段目のＣＭＯＳインバータ２１の出力信号線ＯＵＴ１を形成する配線３２ａをチェック対象とする。なお、チェック対象となるデバイスパターンは、上記に限定されるものではなく、適宜設定することができる。
【０１３２】
次に、ネットリストを用いて、各デバイスパターンのレイアウト座標を算出する（ステップＳ７）。
【０１３３】
次に、チェック対象のデバイスパターンのレイアウト座標上における位置を検出する（ステップＳ８）。
【０１３４】
次に、ヒューズ３２ｃのパターンを配置する箇所を決定する（ステップＳ９）。例えば、チェック対象の配線パターン３２ａと、当該配線パターン３２ａの近傍に位置するダミーパターン３２ｂとの間に、ヒューズ３２ｂを配置することとする。
【０１３５】
なお、ヒューズ３２ｃのパターンを配置する箇所は、上記に限定されるものではなく、適宜設定することが可能である。例えば、一のダミーパターン３２ｂと他のダミーパターン３２ｂとの間にヒューズを配置するようにしてもよい。この場合には、例えば一のダミーパターン３２ｂを接続パターン（図示せず）を用いてチェック対象となる配線パターン３２ａに接続し、他のダミーパターン３２を接地線５６に電気的に接続するようにしてもよい。
【０１３６】
次に、ヒューズ３２ｃに接続されるダミーパターン３２ｂを選択する（ステップＳ１０）。例えば、チェック対象の配線パターン３２ａの近傍に位置するダミーパターン３２ｂを、ヒューズ３２ｃに接続されるダミーパターン３２ｂとして選択することができる。
【０１３７】
次に、必要に応じて、選択されたダミーパターン３２ｂの変形や移動等を行う（ステップＳ１１）。
【０１３８】
次に、選択されたダミーパターン３２ｂに接続される上層側のダミーパターン４４ｂを選択する（ステップＳ１２）。選択されたダミーパターン３２ｂにオーバーラップする上層側のダミーパターン４４ｂが存在する場合には、当該ダミーパターン４４ｂを選択することができる。
【０１３９】
一方、選択されたダミーパターン３２ｂにオーバーラップする上層側のダミーパターン４４ｂが存在していない場合には、例えば以下のようにすることができる。
【０１４０】
図１２及び図１３は、選択された下層側のダミーパターン３２ｂと上層側のダミーパターン４４ｂとがオーバーラップしていない場合の処理を示す平面図である。
【０１４１】
図１２（ａ）に示すように、選択された下層側のダミーパターン３２ｂにオーバーラップしている上層側のダミーパターン４４ｂが存在していない。
【０１４２】
この場合には、図１２（ｂ）に示すように、選択された下層側のダミーパターン３２ｂのサイズを所定値だけ大きく変化させるリサイズを行う。
【０１４３】
そして、リサイズされた下層側のダミーパターン３２ｂ′と上層側のダミーパターン４４ｂとがオーバーラップするか否かを確認する。
【０１４４】
リサイズされた下層側のダミーパターン３２ｂ′にオーバーラップする上層側のダミーパターン４４ｂは、ダミーパターン３２ｂ、４４ｂの変形や移動等を行うことにより、下層側のダミーパターン３２ｂに接続することが可能と考えられる。
【０１４５】
例えば、図１３（ａ）に示すように、リサイズされた下層側のダミーパターン３２ｂ′にオーバーラップする上層側のダミーパターン４４ｂのうちのいずれか１つを変形させる。変形させた上層側のダミーパターン４４ｂ′は、リサイズしていない下層側のダミーパターン３２ｂと部分的にオーバーラップし得る。このため、リサイズしていない下層側のダミーパターン３２ｂと変形された上層側のダミーパターン４４ｂ′とは、導体プラグ３８により接続することが可能である。
【０１４６】
また、図１３（ｂ）に示すように、リサイズされた下層側のダミーパターン３２ｂ′にオーバーラップする上層側のダミーパターン４４ｂのうちのいずれか１つを移動させる。移動させた上層側のダミーパターン４４ｂ′は、リサイズしていない下層側のダミーパターン３２ｂと部分的にオーバーラップし得る。このため、リサイズしていない下層側のダミーパターン３２ｂと移動させた上層側のダミーパターン４４ｂ′とは、導体プラグ３８により接続することが可能である。
【０１４７】
なお、ここでは、上層側のダミーパターン４４ｂを変形させたり、移動させたりする場合を例に説明したが、これに限定されるものではなく、下層側のダミーパターン３２ｂを変形させたり、移動させたりしてもよい。
【０１４８】
こうして、選択された下層側のダミーパターン３２ｂに接続される上層側のダミーパターン４４ｂが選択され（ステップＳ１２）、必要に応じて、下層側のダミーパターン３２ｂや上層側のダミーパターン４４ｂの変形や移動が行われる（ステップＳ１３）。
【０１４９】
次に、上層側のダミーパターン４４ｂに接続する更に上層の配線（接地線）５６を配置する（ステップＳ１４）。かかる配線５６は、接地されるものである。
【０１５０】
次に、下層側のダミーパターン３２ｂと上層側のダミーパターン４４ｂとを接続するためのビア（導体プラグ）３８を配置するとともに、上層側のダミーパターン４４ｂと更に上層の配線５８とを接続するためのビア５０を配置する（ステップＳ１５）。これにより、ヒューズ３２ｃの端部に電気的に接続されるダミーパターン３２ｂが導体プラグ３８を介してダミーパターン４４ｂと接続されるようになる。また、かかるダミーパターン４４ｂが導体プラグ５０を介して接地線５６と接続されるようになる。
【０１５１】
なお、ここでは、上層側のダミーパターン４４ｂを導体プラグ５０を介して接地線５６に接続する場合を例に説明したが、これに限定されるものではない。ダミーパターン４４ｂの上方に更にダミーパターン（図示せず）を配置し、当該ダミーパターンの上方に接地線（図示せず）を設けてもよい。この場合にも、上記と同様にして、ダミーパターンが選択され、ビアが配置される。
【０１５２】
次に、ヒューズ３２ｃのパターンを配置する（ステップＳ１６）。ヒューズ３２ｃは、例えばチェック対象の配線３２ａとダミーパターン３２ｂとの間に配置される。これにより、ヒューズ３２ｃの一方の端部が配線３２ａに接続され、ヒューズ３２ｃの他方の端部がダミーパターン３２ｂに接続されるように、ヒューズ３２ｃが配置される。
【０１５３】
なお、上述したように、ヒューズ３２ｃのパターンを配置する箇所は、これに限定されるものではなく、適宜設定することが可能である。上述したように、例えば、一のダミーパターン３２ｂと他のダミーパターン３２ｂとの間にヒューズ３２ｃを配置するようにしてもよい。この場合には、例えばチェック対象となる配線パターン３２ａと一のダミーパターン３２ｂとを接続パターン３２ｄ（図１４参照）により接続し、他のダミーパターン３２ｂを接地線５６に電気的に接続するようにしてもよい。換言すれば、一のダミーパターン３２ｂと配線パターン３２ａとの間に位置する他のダミーパターン３２ｂを選択し、ヒューズ３２ｃの一方の端部が当該他のダミーパターン３２ｂを介して配線パターン３２ａに電気的に接続されるように、ヒューズ３２ｃを配置してもよい。この場合には、接続パターン３２ｄ（図１４参照）の配置も行われる。
【０１５４】
また、チェック対象の配線パターン３２ａと一のダミーパターン３２ｂとの間にヒューズ３２ｃを配置し、一のダミーパターン３２ｂと他のダミーパターン３２ｂとを接続パターン（図示せず）により接続し、他のダミーパターン３２ｂを接地するようにしてもよい。この場合には、一のダミーパターン３２ｂと他のダミーパターン３２ｂとを接続する接続パターンの配置が行われる。
【０１５５】
こうして、配線パターン、ダミーパターン、ヒューズのパターン等を含むＧＤＳファイルが生成される。
【０１５６】
こうして、本実施形態による半導体装置が設計される。
【０１５７】
（半導体装置の検査方法）
次に、本実施形態による半導体装置の検査方法について説明する。
【０１５８】
まず、上記のようにして得られた設計データに基づいて、レチクル（図示せず）を作製する。
【０１５９】
次に、レチクル等を用いてパターン等の露光等を行い、図６乃至図９を用いて上述した半導体装置の製造方法により半導体装置を製造する。
【０１６０】
次に、製造された半導体装置の電子回路に所定の電圧を印加することにより、半導体装置を検査する。具体的には、電源線に電源を接続し、接地線を接地する。また、信号線に信号を入力する。これにより、チェック対象のデバイスパターンに接続されたヒューズ３２ｃが溶断される。なお、定格電圧より高い電圧を半導体装置の電子回路に印加することにより、ヒューズ３２ｃを溶断させるようにしてもよい。
【０１６１】
次に、ヒューズ３２ｃの溶断状態（溶融状態）をＳＥＭ（Scanning Electron Microscope、走査型電子顕微鏡）等を用いて観察する。ヒューズ３２ｃが溶断している場合には、当該ヒューズ３２ｃに接続された配線３２ａのパターンは導通している判断することができる。一方、ヒューズ３２ｃが溶断していない場合には、当該ヒューズ３２ｃに接続された配線３２ａのパターンは導通していないと判断することができる。溶断されるべきヒューズ３２ｃが溶断されていない場合には、当該ヒューズ３２ｃが接続されている箇所において製造不良等が生じていると判断し得る。
【０１６２】
こうして、本実施形態による半導体装置に対して検査が行われる。
【０１６３】
（変形例）
本実施形態の変形例による半導体装置を図１４及び図１５を用いて説明する。図１４は、本変形例による半導体装置を示す断面図である。図１５は、本変形例による半導体装置を示す平面図である。図１４は、図１５のＢ−Ｂ′線断面図である。
【０１６４】
本実施形態による半導体装置は、一のダミーパターン３２ｂと他のダミーパターン３２ｂとの間にヒューズ３２ｃが形成されており、当該一のダミーパターン３２ｂが接続パターン３２ｄを介してチェック対象の配線３２ａに接続されていることに主な特徴がある。
【０１６５】
図１４及び図１５に示すように、チェック対象の配線３２ａの近傍に位置する一のダミーパターン３２ｂと、当該一のダミーパターン３２ｂに隣接する他のダミーパターン３２ｂとの間には、ヒューズ３２ｃが形成されている。即ち、ヒューズ３２ｃの一方の端部は、一のダミーパターン３２ｂに接続されており、ヒューズ３２ｃの他方の端部は、他のダミーパターン３２ｂに接続されている。
【０１６６】
チェック対象の配線３２ａと、チェック対象の配線３２ａの近傍に位置する一のダミーパターン３２ｂとの間には、接続パターン３２ｄが形成されている。
【０１６７】
配線３２ａの厚さ、ダミーパターン３２ｂの厚さ及び接続パターン３２ｄの厚さは、例えば０．３μｍ程度とする。ヒューズ３２ｃの厚さは、例えば０．１μｍ程度とする。配線３２ａの幅は、例えば０．２μｍ程度とする。ダミーパターン３２ｂの幅は、例えば０．５μｍ程度とする。ヒューズ３２ｃの幅は、例えば０．１μｍ程度とする。接続パターン３２ｄの幅は、例えば０．２μｍ程度とする。ヒューズ３２ｃの断面積は、例えば０．０１μｍ２程度である。接続パターン３２ｄの断面積は、例えば０．０６μｍ２程度である。ヒューズ３２ｃの断面積が接続パターン３２ｄの断面積に対して十分に小さいため、接続パターン３２ｄを溶断させることなく、ヒューズ３２ｃを溶断し得る。
【０１６８】
層間絶縁膜３４に埋め込まれた導体プラグ３８は、他のダミーパターン３２ｂに接続されている。
【０１６９】
上層側のダミーパターン４４ｂは、導体プラグ３８を介して下層側のダミーパターン３２ｂに電気的に接続されている。
【０１７０】
接地線５６は、層間絶縁膜４６に埋め込まれた導体プラグ５０を介して醸造側のダミーパターン４４ｂに接続されている。
【０１７１】
このように、本変形例では、チェック対象となる配線３２ａが、接続パターン３２ｄ、一のダミーパターン３２ｂ、ヒューズ３２ｃ、他のダミーパターン３２ｂ、導体プラグ３８、ダミーパターン４４ｂ、導体プラグ５０及び配線５６を介して接地されている。このように、一のダミーパターン３２ｂと他のダミーパターン３２ｂとの間にヒューズ３２ｃを設けるようにしてもよい。本変形例においても、ダミーパターン３２ｂを用いてヒューズ３２ｃを接地線５６に電気的に接続するため、実デバイスのレイアウトに影響を及ぼすことなく、チェック対象の配線３２ａと接地線５６との間にヒューズ３２ｃを設けることができる。そして、本変形例によっても、上記と同様にしてヒューズ３２ｃの溶断状態を確認することにより、チェック対象の配線３２ａへの導通状態を確認することができる。
【０１７２】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１７３】
例えば、上記実施形態では、配線３２ａとダミーパターン３２ｂとヒューズ３２ｃとを一体的に形成する場合を例に説明したが、配線３２ａ、ダミーパターン３２ｂ及びヒューズ３２ｃを必ずしも一体的に形成しなくてもよい。例えば、配線３２ａやダミーパターン３２ｂと別個にヒューズ３２ｃを形成するようにしてもよい。この場合、例えば、ＦＩＢ（Focused Ion Beam、収束イオンビーム）堆積法によりヒューズ３２ｃを形成してもよい。
【０１７４】
また、上記実施形態では、上層側のダミーパターン４４ｂの上層に接地線５６を設ける場合を例に説明したが、ヒューズ３２ｃを接地するために接続する接地線５６はこれに限定されるものではない。例えば、ヒューズ３２ｃの端部を、ヒューズ３２ｃと同じ層に設けられた接地線（図示せず）にダミーパターン３２ｂを介して接続するようにしてもよい。また、ヒューズ３２ｃの端部を、ダミーパターン４４ｂと同じ層に設けられた接地線（図示せず）に接続するようにしてもよい。
【０１７５】
また、上記実施形態では、ダミーパターン３２ｂと同じ層にヒューズ３２ｃを形成する場合を例に説明したが、これに限定されるものではない。ダミーパターン４４ｂと同じ層にヒューズを形成するようにしてもよい。即ち、チェック対象となるパターンが、ヒューズとダミーパターンとを介して接地線等の所定の電位に電気的に接続されていればよい。
【０１７６】
上記実施形態に関し、更に以下の付記を開示する。
【０１７７】
（付記１）
配線パターンと、
ダミーパターンと、
一方の端部が前記配線パターンに電気的に接続され、他方の端部が前記ダミーパターンに電気的に接続されたヒューズと
を有することを特徴とする半導体装置。
【０１７８】
（付記２）
付記１記載の半導体装置において、
前記ヒューズの前記他方の端部は、前記ダミーパターンを介して接地線に電気的に接続されている
ことを特徴とする半導体装置。
【０１７９】
（付記３）
付記１又は２記載の半導体装置において、
前記ヒューズの前記一方の端部は、前記配線パターンに接しており、
前記ヒューズの前記他方の端部は、前記ダミーパターンに接している
ことを特徴とする半導体装置。
【０１８０】
（付記４）
付記１乃至３のいずれかに記載の半導体装置において、
前記ヒューズの前記他方の端部は、他のダミーパターンを更に介して、前記接地線に電気的に接続されている
ことを特徴とする半導体装置。
【０１８１】
（付記５）
付記１又は２記載の半導体装置において、
前記ヒューズの前記一方の端部は、他のダミーパターンを介して、前記配線パターンに電気的に接続されている
ことを特徴とする半導体装置。
【０１８２】
（付記６）
付記１乃至５のいずれかに記載の半導体装置において、
前記ヒューズが溶断されている
ことを特徴とする半導体装置。
【０１８３】
（付記７）
電子回路の一部である配線パターンと、ダミーパターンと、一方の端部が前記配線パターンに電気的に接続され、他方の端部が前記ダミーパターンに電気的に接続されたヒューズとを有する半導体装置の検査方法であって、
前記電子回路に電圧を印加することにより、前記ヒューズを溶断するステップと、
前記ヒューズの溶断状態に基づいて、前記配線パターンへの導通を確認するステップと
を有することを特徴とする半導体装置の検査方法。
【０１８４】
（付記８）
付記７記載の半導体装置の検査方法において、
前記ヒューズの前記他方の端部は、前記ダミーパターンを介して接地線に電気的に接続されている
ことを特徴とする半導体装置の検査方法。
【０１８５】
（付記９）
付記７又は８記載の半導体装置の検査方法において、
前記ヒューズの前記一方の端部は、前記配線パターンに接しており、
前記ヒューズの前記他方の端部は、前記ダミーパターンに接している
ことを特徴とする半導体装置の検査方法。
【０１８６】
（付記１０）
付記７乃至９のいずれかに記載の半導体装置の検査方法において、
前記ヒューズの前記他方の端部は、他のダミーパターンを更に介して、前記接地線に電気的に接続されている
ことを特徴とする半導体装置の検査方法。
【０１８７】
（付記１１）
付記７又は８記載の半導体装置の検査方法において、
前記ヒューズの前記一方の端部は、他のダミーパターンを介して、前記配線パターンに電気的に接続されている
ことを特徴とする半導体装置の検査方法。
【０１８８】
（付記１２）
複数の配線パターンを配置するステップと、
複数のダミーパターンを配置するステップと、
前記複数の配線パターンのうちから一の配線パターンを選択するステップと、
前記複数のダミーパターンのうちから一のダミーパターンを選択するステップと、
一方の端部が前記一の配線パターンに電気的に接続され、他方の端部が前記一のダミーパターンに電気的に接続されるヒューズを配置するステップと
を有することを特徴とする半導体装置の設計方法。
【０１８９】
（付記１３）
付記１２記載の半導体装置の設計方法において、
前記ヒューズを配置するステップでは、前記ヒューズの前記他方の端部が前記ダミーパターンを介して接地線に電気的に接続されるように、前記ヒューズを配置する
ことを特徴とする半導体装置の設計方法。
【０１９０】
（付記１４）
付記１２又は１３記載の半導体装置の設計方法において、
前記ヒューズを配置するステップでは、前記ヒューズの前記一方の端部が前記一の配線パターンに接し、前記ヒューズの前記他方の端部が前記一のダミーパターンに接するように、前記ヒューズを配置する
ことを特徴とする半導体装置の設計方法。
【０１９１】
（付記１５）
付記１２乃至１４のいずれかに記載の半導体装置の設計方法において、
前記一のダミーパターンに電気的に接続可能な他のダミーパターンを選択するステップを更に有し、
前記ヒューズを配置するステップでは、前記ヒューズの前記他方の端部が前記他のダミーパターンを更に介して前記接地線に電気的に接続されるように、前記ヒューズを配置する
ことを特徴とする半導体装置の設計方法。
【０１９２】
（付記１６）
付記１２又は１３記載の半導体装置の設計方法において、
前記一のダミーパターンと前記一の配線パターンとの間に位置する他のダミーパターンを選択するステップを更に有し、
前記ヒューズを配置するステップでは、前記ヒューズの前記一方の端部が前記他のダミーパターンを更に介して前記一の配線パターンに電気的に接続されるように、前記ヒューズパターンを配置する
ことを特徴とする半導体装置の設計方法。
【符号の説明】
【０１９３】
１０…半導体基板
１２…素子領域
１４…素子分離領域
１５…ゲート絶縁膜
１６…ゲート配線、ゲート電極
１８ａ、１８ｂ…ソース／ドレイン拡散層
２０ａ…ＮＭＯＳトランジスタ
２０ｂ…ＰＭＯＳトランジスタ
２１…ＣＭＯＳインバータ
２２…層間絶縁膜
２３…ＣＭＯＳインバータ
２４…コンタクトホール
２６…導体プラグ
２８…層間絶縁膜
３０ａ…溝
３０ｂ…開口部
３０ｃ…溝
３２ａ…配線
３２ｂ、３２ｂ′…ダミーパターン
３２ｃ…ヒューズ
３２ｄ…接続パターン
３４…層間絶縁膜
３６…コンタクトホール
３８…導体プラグ
４０…層間絶縁膜
４２ａ…溝
４２ｂ…開口部
４４ａ…配線
４４ｂ、４４ｂ′…ダミーパターン
４６…層間絶縁膜
４８…コンタクトホール
５０…導体プラグ
５２…層間絶縁膜
５４…溝
５６…配線、接地線
１１０…ＣＰＵ
１１２…ＲＯＭ
１１４…ＲＡＭ
１１６…磁気ディスクドライブ
１１８…磁気ディスク
１２０…光ディスクドライブ
１２２…光ディスク
１２４…ディスプレイ
１２６…Ｉ／Ｆ
１２８…キーボード
１３０…マウス
１３２…スキャナ
１３４…プリンタ
１３６…バス
１３８…ネットワーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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