(57)【特許請求の範囲】
【請求項１】
第１のバスに接続される第１の電子装置と、
第２のバスに接続される第２の電子装置と、
前記第１のバス、及び、前記第２のバスに接続される第３の電子装置と、を備え、
前記第３の電子装置は、
前記第１のバスが正常に動作しない場合、前記第２のバス、かつ、前記第２の電子装置経由で、前記第１の電子装置にアクセスし、
前記第２のバスが正常に動作しない場合、前記第１のバス、かつ、前記第１の電子装置経由で、前記第２の電子装置にアクセスし、
前記第１の電子装置は、第１のバス、かつ、前記第１の電子装置経由の前記第２の電子装置へのアクセスを受け取ると、前記第２の電子装置に前記第１のバス経由のアクセスを受け取らせるように制御し、
前記第２の電子装置は、前記第２のバス、かつ、前記第２の電子装置経由の前記第１の電子装置へのアクセスを受け取ると、前記第１の電子装置に前記第２のバス経由のアクセスを受け取らせるように制御し、
さらに、前記第１の電子装置は、前記第２のバス、かつ、前記第２の電子装置経由のアクセスに対しては、前記第２の電子装置、かつ、前記第２のバス経由で応答し、
前記第２の電子装置は、前記第１のバス、かつ、前記第１の電子装置経由のアクセスに対しては、前記第１の電子装置、かつ、前記第１のバス経由で応答し、
第１の入出力用レジスタを含む前記第１の電子装置である第１のスレーブデバイスと、
第２の入出力用レジスタを含む前記第２の電子装置である第２のスレーブデバイスと、
前記第１のバスが正常に動作しない場合、前記第２のバス、かつ、前記第２のスレーブデバイス経由で前記第１の入出力レジスタに対してアクセスし、前記第２のバスが正常に動作しない場合、前記第１のバス、かつ、前記第１のスレーブデバイス経由で、前記第２の入出力レジスタに対してアクセスする前記第３の電子装置であるサービスプロセッサと、を備え、
前記第１のスレーブデバイスは、前記サービスプロセッサから前記第１のバス経由で前記第２の入出力レジスタへのアクセスを受け取ると、前記第２のスレーブデバイスが動作中でなければ、ＡＣＫを応答し、動作中であれば、ＡＣＫを応答しない、
前記第２のスレーブデバイスは、前記サービスプロセッサから前記第２のバス経由で前記第１の入出力レジスタへのアクセスを受け取ると、前記第１のスレーブデバイスが動作中でなければ、ＡＣＫを応答し、動作中であれば、ＡＣＫを応答しない、
集積装置。
【請求項２】
請求項１記載の集積装置と、
前記第１のスレーブデバイスに接続される第１のＣＰＵと、
前記第２のスレーブデバイスに接続される第２のＣＰＵと、
を含む、情報処理システム。
【請求項３】
第１のバスに接続される第１の電子装置と、第２のバスに接続される第２の電子装置と、前記第１のバス、及び、前記第２のバスに接続される第３の電子装置と、を備える集積装置の処理方法であって、
前記第３の電子装置は、
前記第１のバスが正常に動作しない場合、前記第２のバス、かつ、前記第２の電子装置経由で、前記第１の電子装置にアクセスし、
前記第２のバスが正常に動作しない場合、前記第１のバス、かつ、前記第１の電子装置経由で、前記第２の電子装置にアクセスし、
前記第１の電子装置は、第１のバス、かつ、前記第１の電子装置経由の前記第２の電子装置へのアクセスを受け取ると、前記第２の電子装置に前記第１のバス経由のアクセスを受け取らせるように制御し、
前記第２の電子装置は、前記第２のバス、かつ、前記第２の電子装置経由の前記第１の電子装置へのアクセスを受け取ると、前記第１の電子装置に前記第２のバス経由のアクセスを受け取らせるように制御し、
さらに、前記第１の電子装置は、前記第２のバス、かつ、前記第２の電子装置経由のアクセスに対しては、前記第２の電子装置、かつ、前記第２のバス経由で応答し、
前記第２の電子装置は、前記第１のバス、かつ、前記第１の電子装置経由のアクセスに対しては、前記第１の電子装置、かつ、前記第１のバス経由で応答し、
第１の入出力用レジスタを含む前記第１の電子装置である第１のスレーブデバイスと、
第２の入出力用レジスタを含む前記第２の電子装置である第２のスレーブデバイスと、
前記第１のバスが正常に動作しない場合、前記第２のバス、かつ、前記第２のスレーブデバイス経由で前記第１の入出力レジスタに対してアクセスし、前記第２のバスが正常に動作しない場合、前記第１のバス、かつ、前記第１のスレーブデバイス経由で、前記第２の入出力レジスタに対してアクセスする前記第３の電子装置であるサービスプロセッサと、を備え、
前記第１のスレーブデバイスは、前記サービスプロセッサから前記第１のバス経由で前記第２の入出力レジスタへのアクセスを受け取ると、前記第２のスレーブデバイスが動作中でなければ、ＡＣＫを応答し、動作中であれば、ＡＣＫを応答しない、
前記第２のスレーブデバイスは、前記サービスプロセッサから前記第２のバス経由で前記第１の入出力レジスタへのアクセスを受け取ると、前記第１のスレーブデバイスが動作中でなければ、ＡＣＫを応答し、動作中であれば、ＡＣＫを応答しない、
集積装置の処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置、集積装置、情報処理システム、および、処理方法に関する。
【背景技術】
【０００２】
バスの二重化に関連する技術の一例が特許文献１に記載されている。特許文献１には、１つのシステムバスと１つのシリアルバスを用いた二重化について記載されている。
【０００３】
また、ＣＰＵと同じバスに接続される汎用入出力レジスタに関連する技術の一例が特許文献２に記載されている。特許文献２の技術においては、半導体集積回路の外部接続端子とデバッグシステムとが接続されている。そして、この技術のデバッグモード以外の通常モードにおいては、外部接続端子を介して汎用入出力レジスタへの送受信が行われる。また、この技術のデバッグモードにおいては、外部接続端子がクロックの供給のために使用される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−８１４６９号公報
【特許文献２】特開２００７−３４８８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１記載の技術では、１つのシリアルバスが正常に動作しないと、シリアルバスを用いた制御ができなくなり、全体の動作ができなくなり、信頼性が低いという問題点がある。
【０００６】
また、特許文献２記載の技術では、バスは１つしか存在しないので、バスが正常に動作しないと、全体の動作ができなくなり、信頼性が低いという問題点がある。
【０００７】
本発明の目的は、上記問題点を解決した電子装置、集積装置、情報処理システム、および、処理方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の電子装置は、第１のバスとは直接に接続され、第２のバスとは前記第２のバスに接続される第２の電子装置を経由して接続され、前記第１のバス、および、第２のバスに接続される第３の電子装置からのアクセスを、前記第１のバスから直接に、または、前記第２のバス、かつ、前記第２の電子装置を経由して受け取る。
【０００９】
本発明の処理方法は、第１のバスから直接、または、第２のバス、かつ、第２の電子装置を経由して、アクセスを第１の電子装置に受け取る。
【発明の効果】
【００１０】
本発明は、信頼性が向上するという効果をもつ。
【図面の簡単な説明】
【００１１】
【図１】第１の実施の形態の構成を示すブロック図である。
【図２】第２の実施の形態の構成を示すブロック図である。
【図３】第２の実施の形態の動作を示すフローチャートである。
【図４】第３の実施の形態が適用される情報処理システムの構成を示すブロック図である。
【図５】第３の実施の形態の動作を示すフローチャートである。
【図６】スレーブデバイスの構成を示す詳細ブロックである。
【図７】スレーブデバイスの構成を示す詳細ブロックである。
【図８】セレクタの構成を示す詳細ブロック図である。
【図９】レジスタセレクタの構成を示す詳細ブロック図である。
【図１０】調停回路の構成を示す詳細ブロック図である。
【発明を実施するための形態】
【００１２】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。
【００１３】
図１は、本発明の第１の実施の形態の構成を示すブロック図である。図１を参照すると、第１の実施の形態の電子装置００１は、第１のバスとは直接に接続され、第２のバスとは第２の電子装置を経由して接続される。
【００１４】
電子装置００１は、第１のバス、および、第２のバスに接続される第３の電子装置からのアクセスを、第１のバスから直接に、または、第２のバス、かつ、第２の電子装置を経由して受け取る。
【００１５】
次に、第１の実施の形態の効果について説明する。
【００１６】
第１の実施の形態は、第１のバスが正常に動作しなくても、第２のバス、かつ、第２の電子装置経由で、電子装置００１にアクセスが可能な構成である。したがって、第１の実施の形態は、信頼性が向上するという効果をもつ。
【００１７】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。
【００１８】
図２は、第２の実施の形態の構成を示すブロック図である。図２を参照すると、第２の実施の形態の集積装置０１Ａは、電子装置１０Ａ、電子装置２０Ａ、電子装置３０Ａ、電子装置４０Ａ、電子装置８０Ａ、バス５０Ａ、バス６０Ａ、および、接続ライン０５Ａを含む。電子装置３０Ａ、電子装置４０Ａは、存在しなくてもよい。電子装置１０Ａ、電子装置２０Ａは、第１の実施の形態の電子装置００１である。バス５０Ａ、バス６０Ａは、それぞれ、第１の実施の形態の第１のバス、第２のバスである。
【００１９】
電子装置８０Ａは、バス５０Ａを介して電子装置１０Ａ、および、電子装置３０Ａと接続され、バス６０Ａを介して電子装置２０Ａ、および、電子装置４０Ａと接続される。電子装置１０Ａと電子装置２０Ａとは接続ライン０５Ａを介して接続される。
【００２０】
次に、第２の実施の形態の動作について説明する。図３は、第２の実施の形態の動作を示すフローチャートである。
【００２１】
電子装置８０Ａが、電子装置１０Ａにアクセスしようとする（図３ステップＡ１／ＹＥＳ）。ここで、アクセスとは、たとえば、要求を出力し、書き込み、読み出し等を行うことである。電子装置１０Ａと接続されているバス５０Ａが、正常に動作していないと（ステップＡ２／ＮＯ）、電子装置８０Ａは、電子装置１０Ａに対する要求を、バス６０Ａ上に出力する（ステップＡ３）。
【００２２】
電子装置２０Ａは、電子装置８０Ａからの電子装置１０Ａに対する要求を受け取ると、接続ライン０５Ａを介してその要求を電子装置１０Ａに出力する（ステップＡ４）。
【００２３】
電子装置１０Ａは、電子装置８０Ａからの要求を接続ライン０５Ａを介して電子装置２０Ａから受け取ると（ステップＡ６／ＮＯ）、要求を処理し、電子装置８０Ａに対する応答を接続ライン０５Ａを介して出力する（ステップＡ７）。
【００２４】
電子装置２０Ａは、電子装置１０Ａから電子装置８０Ａに対する応答を接続ライン０５Ａを介して受け取ると、バス６０Ａを介してその応答を電子装置８０Ａに出力する（ステップＡ８）。電子装置８０Ａは、バス６０Ａを介してその応答を受け取ると、その応答に対する処理を行う（ステップＡ１０）。
【００２５】
電子装置１０Ａが接続されているバス５０Ａが、正常に動作していると（ステップＡ２／ＹＥＳ）、電子装置８０Ａは、電子装置１０Ａに対する要求を、バス５０Ａ上の電子装置１０Ａに直接出力する（ステップＡ５）。電子装置１０Ａは、電子装置８０Ａからの要求をバス５０Ａを介して受け取ると、要求を処理し、電子装置８０Ａに対する応答をバス５０Ａを介して電子装置８０Ａに出力する（ステップＡ９）。電子装置８０Ａは、バス５０Ａを介してその応答を受け取ると、その応答に対する処理を行う（ステップＡ１０）。
【００２６】
バス５０Ａが、正常に動作しない原因としては、たとえば、バス５０Ａ自身の故障、電子装置３０Ａの障害に起因する動作不良等がある。
【００２７】
また、電子装置８０Ａが、電子装置２０Ａにアクセスしようとし、電子装置２０Ａが接続されているバス６０Ａが正常に動作していないと、電子装置８０Ａは、バス５０Ａ、電子装置１０Ａを介し電子装置２０Ａに要求を出力する。このときも、接続ライン０５Ａが使用される。
【００２８】
また、電子装置３０Ａと電子装置４０Ａとを図示しない接続ラインで接続し、それぞれ、上述の電子装置１０Ａ、電子装置２０Ａの動作をさせることが可能である。
【００２９】
また、以上では、バスの数が２であるが、バスの数に制限はない。また、バスに接続される電子装置の数にも制限がない。任意の組み合わせで異なるバス上の電子装置が接続ラインで接続可能である。
【００３０】
次に、第２の実施の形態の効果について説明する。第２の実施の形態は、異なるバスに接続された電子装置を接続ラインで接続し、あるバス上の目的の電子装置にアクセスしようとし、そのバスが正常に動作しない場合、他方のバス上の電子装置、接続ラインを介し、目的の電子装置に要求を届ける構成である。
【００３１】
したがって、第２の実施の形態は、目的の電子装置が接続されているバスの動作が正常でなくても、目的の電子装置にアクセスできるので、信頼性が向上するという効果をもつ。
【００３２】
次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。
【００３３】
図４は、第３の実施の形態が適用される情報処理システム０２０の構成を示すブロック図である。図４を参照すると、情報処理システム０２０は、集積装置０１０、ＣＰＵ７０１（Central Processing Unit）、ＣＰＵ７０２、ＣＰＵ７０３、ＣＰＵ７０４、システムバス９１０、主記憶装置９２０、および、バスアダプタ９３０を含む。
【００３４】
さらに、情報処理システム０２０は、Ｉ／Ｏバス９４０、Ｉ／Ｏプロセッサ９５１、Ｉ／Ｏプロセッサ９５２、Ｉ／Ｏ装置９６１、Ｉ／Ｏ装置９６２、Ｉ／Ｏ装置９６３、および、Ｉ／Ｏ装置９６４を含む。
【００３５】
集積装置０１０は、第２の実施の形態の集積装置０１Ａの１種である。集積装置０１０は、サービスプロセッサ８００、スレーブデバイス１００、スレーブデバイス２００、スレーブデバイス３００、スレーブデバイス４００、シリアルバス５００、シリアルバス６００、および、接続ライン０５０を含む。シリアルバス５００、シリアルバス６００は、たとえば、Ｉ２Ｃ（Inter-Integrated Circuit）やＳＭＢｕｓ（System Management Bus）の仕様を実現するものが可能である。
【００３６】
サービスプロセッサ８００、スレーブデバイス１００〜スレーブデバイス４００は、それぞれ、第２の実施の形態の電子装置８０Ａ、電子装置１０Ａ〜電子装置４０Ａの１種である。シリアルバス５００、シリアルバス６００、接続ライン０５０は、それぞれ、第２の実施の形態のバス５０Ａ、バス６０Ａ、接続ライン０５Ａの１種である。
【００３７】
サービスプロセッサ８００は、スレーブデバイス１００〜スレーブデバイス４００を介して、たとえば、情報処理システム０２０の管理、運用、構成制御、監視等を行うプロセッサである。たとえば、サービスプロセッサ８００の指示で、スレーブデバイス１００、２００が、ＣＰＵ７０１〜ＣＰＵ７０４にリセット、クロック選択等を実行させる。
【００３８】
サービスプロセッサ８００は、シリアルバス５００を介して直接、スレーブデバイス１００、スレーブデバイス３００にアクセスする。サービスプロセッサ８００は、シリアルバス６００を介して直接、スレーブデバイス２００、スレーブデバイス４００にアクセスする。
【００３９】
スレーブデバイス１００とスレーブデバイス２００とは、接続ライン０５０を介して直接、接続される。スレーブデバイス１００、スレーブデバイス３００は、ＣＰＵ７０１、および、ＣＰＵ７０２と接続され、制御情報、データのやりとりを行う。スレーブデバイス１００とスレーブデバイス３００とは、互いに異なる役割を担う。スレーブデバイス２００、スレーブデバイス４００は、ＣＰＵ７０３、および、ＣＰＵ７０４と接続され、制御情報、データのやりとりを行う。スレーブデバイス２００とスレーブデバイス４００とは、互いに異なる役割を担う。
【００４０】
また、スレーブデバイス１００、スレーブデバイス２００が、両方とも、ＣＰＵ７０１〜ＣＰＵ７０４接続され、異なる役割を担う方式も可能である。また、スレーブデバイス１００〜スレーブデバイス４００は、全体の管理のため、主記憶装置９２０、バスアダプタ９３０、Ｉ／Ｏプロセッサ９５１、Ｉ／Ｏプロセッサ９５２、Ｉ／Ｏ装置９６１〜Ｉ／Ｏ装置９６４と接続されることが可能である。すなわち、図４の接続に限られるわけではない。
【００４１】
次に、第３の実施の形態の動作について図面を参照して説明する。図５は、第３の実施の形態の動作を示すフローチャートである。
【００４２】
サービスプロセッサ８００が、スレーブデバイス１００にアクセスしようとする（図３ステップＢ１／ＹＥＳ）。スレーブデバイス１００が接続されているシリアルバス５００が、正常に動作していないと（ステップＢ２／ＮＯ）、サービスプロセッサ８００は、スレーブデバイス１００に対する要求を、シリアルバス６００上に出力する（ステップＢ３）。
【００４３】
スレーブデバイス２００は、サービスプロセッサ８００からのスレーブデバイス１００に対する要求を受け取ると、接続ライン０５０を介してその要求をスレーブデバイス１００に出力する（ステップＢ４）。
【００４４】
スレーブデバイス１００は、サービスプロセッサ８００からの要求を接続ライン０５０を介してスレーブデバイス２００から受け取ると（ステップＢ６／ＮＯ）、要求を処理し、電子装置８０Ａに対する応答を接続ライン０５０を介して出力する（ステップＢ７）。
【００４５】
スレーブデバイス２００は、スレーブデバイス１００からサービスプロセッサ８００に対する応答を接続ライン０５０を介して受け取ると、シリアルバス６００を介してその応答をサービスプロセッサ８００に出力する（ステップＢ８）。サービスプロセッサ８００は、シリアルバス６００を介してその応答を受け取ると、その応答に対する処理を行う（ステップＢ１０）。
【００４６】
スレーブデバイス１００が接続されているシリアルバス５００が、正常に動作していると（ステップＢ２／ＹＥＳ）、サービスプロセッサ８００は、スレーブデバイス１００に対する要求を、シリアルバス５００上のスレーブデバイス１００に直接出力する（ステップＢ５）。
【００４７】
スレーブデバイス１００は、サービスプロセッサ８００からの要求をシリアルバス５００を介して受け取ると、要求を処理し、サービスプロセッサ８００に対する応答をシリアルバス５００を介してサービスプロセッサ８００に出力する（ステップＢ９）。サービスプロセッサ８００は、シリアルバス５００を介してその応答を受け取ると、その応答に対する処理を行う（ステップＢ１０）。
【００４８】
次に、集積装置０１０のスレーブデバイス１００、および、スレーブデバイス２００について詳細に説明する。
【００４９】
図６は、スレーブデバイス１００の構成を示す詳細ブロックである。図７は、スレーブデバイス２００の構成を示す詳細ブロック図である。図６のスレーブデバイス１００と図７のスレーブデバイス２００とは、接続ライン０５０により図中の同一の番号で示されるように接続される。
【００５０】
図６を参照すると、スレーブデバイス１００は、セレクタ１０１、データレジスタ１０２、アドレスレジスタ１０３、状態監視回路１０４、自デバイス識別回路１０５、他デバイス識別回路１０６、レジスタセレクタ１０７、および、調停回路１０８を含む。さらに、スレーブデバイス１００は、出力生成レジスタ１０９、入出力用レジスタ１１０、および、入出力用レジスタ１１１、…、入出力用レジスタ１１ｎを含む。
【００５１】
図７を参照すると、スレーブデバイス２００は、セレクタ２０１、データレジスタ２０２、アドレスレジスタ２０３、状態監視回路２０４、自デバイス識別回路２０５、他デバイス識別回路２０６、レジスタセレクタ２０７、および、調停回路２０８を含む。さらに、スレーブデバイス２００は、出力生成レジスタ２０９、入出力用レジスタ２１０、および、入出力用レジスタ２１１、…、入出力用レジスタ２１ｎを含む。
【００５２】
入出力用レジスタ１１０〜入出力用レジスタ２１ｎは、たとえば、特許文献２に記載されるような汎用入出力レジスタであってよい。
【００５３】
スレーブデバイス１００とスレーブデバイス２００とにおいて、同一名称の要素は、同一の機能をもつ。
【００５４】
サービスプロセッサ８００からの要求は、たとえば、開始情報、スレーブアドレス、書き込み指定情報（または、読み出し指定情報）、データ（内部アドレス）、データ（書き込みデータ）、終了情報を含む。開始情報は、サービスプロセッサ８００が、スレーブデバイス１００〜スレーブデバイス４００に対する要求を開始することを示す。
【００５５】
スレーブアドレスは、要求先の（書き込み、または、読み出しする）スレーブデバイス、および、入出力用レジスタを１つ示す。書き込み指定情報は、「要求が書き込みである」ことを示し、読み出し指定情報は、「要求が読み出しである」ことを示す。
【００５６】
データ（内部アドレス）は、スレーブアドレスで示された入出力用レジスタの内部アドレスを指定する。データ（書き込みデータ）は、書き込み要求の場合に、スレーブアドレス、および、データ（内部アドレス）で指定された入出力用レジスタの内部アドレスの領域に書き込まれるデータある。終了情報は、サービスプロセッサ８００が、スレーブデバイス１００〜スレーブデバイス４００に対する要求を終了することを示す。
【００５７】
スレーブデバイス１００のセレクタ１０１は、シリアルバス５００、または、シリアルバス６００と接続される。セレクタ１０１は、サービスプロセッサ８００からの要求をシリアルバス５００経由で受け取るか、シリアルバス６００経由で受け取るかを調停回路２０８からの切り替え信号により選択しスレーブデバイス１００内部に出力する。
【００５８】
すなわち、セレクタ１０１は、選択した要求を、データレジスタ１０２、アドレスレジスタ１０３、および、状態監視回路１０４へ出力する。また、セレクタ１０１は、出力生成レジスタ１０９からのデータ等をサービスプロセッサ８００へシリアルバス５００経由で出力するか、シリアルバス６００経由で出力するかを調停回路２０８から出力された切り替え信号により選択し出力する。
【００５９】
また、セレクタ１０１は、出力を示す制御信号を出力生成レジスタ１０９から受け取る。その出力を示す制御信号が有効を示す（オンの）ときのみ、セレクタ１０１は、シリアルバス５００、または、シリアルバス６００に出力する。
【００６０】
図８は、セレクタ１０１の構成の一例を示す詳細ブロック図である。図８を参照すると、バッファ１２０〜バッファ１２３は、たとえば、トライステートのバッファである。また、バッファ１２０〜バッファ１２３への制御信号は、ゲート１２４、ゲート１２５、論理積回路であるＡＮＤ１２６、ＡＮＤ１２７、ＡＮＤ１２８、および、ＡＮＤ１２９により生成される。
【００６１】
出力生成レジスタ１０９からの出力を示す制御信号がオン（論理「１」）で、かつ、調停回路２０８からの切り替え信号がシリアルバス５００を示す場合（論理「０」）、バッファ１２０が、出力生成レジスタ１０９からのデータ等をシリアルバス５００に出力する。
【００６２】
出力を示す制御信号がオンで、かつ、切り替え信号がシリアルバス６００を示す場合（論理「１」）、バッファ１２２が、出力生成レジスタ１０９からのデータ等をスレーブデバイス２００経由で、シリアルバス６００に出力する。
【００６３】
出力を示す制御信号がオフ（論理「０」）で、かつ、切り替え信号がシリアルバス５００を示す場合、バッファ１２１が、シリアルバス５００上の要求を取り込み、内部に出力する。
【００６４】
データレジスタ１０２は、セレクタ１０１からのデータを格納し、レジスタセレクタ１０７、および、入出力用レジスタ１１０〜入出力用レジスタ１１ｎへ出力する。
【００６５】
アドレスレジスタ１０３は、セレクタ１０１からのスレーブアドレスを格納し、自デバイス識別回路１０５、他デバイス識別回路１０６、レジスタセレクタ１０７、および、レジスタセレクタ２０７へ出力する。
【００６６】
状態監視回路１０４は、セレクタ１０１からのスレーブアドレス、開始情報、および、終了情報等に基づいてスレーブデバイス１００が動作中かどうかを監視し、スレーブデバイス１００の動作状態を調停回路２０８へ出力する。
【００６７】
自デバイス識別回路１０５は、受け取ったスレーブアドレスがスレーブデバイス１００内の入出力用レジスタ１１０〜入出力用レジスタ１１ｎに対応したスレーブアドレスと一致するかどうか識別し、識別結果をレジスタセレクタ１０７へ出力する。
【００６８】
他デバイス識別回路１０６は、受け取ったスレーブアドレスがスレーブデバイス２００内の入出力用レジスタ２１０〜入出力用レジスタ２１ｎに対応したスレーブアドレスと一致するかどうか識別し、識別結果を調停回路１０８へ出力する。
【００６９】
レジスタセレクタ１０７は、データレジスタ１０２から出力された最初のデータ（内部アドレス）を自身に格納する。また、レジスタセレクタ１０７は、自身に格納している内部アドレス、アドレスレジスタ１０３からのスレーブアドレス、アドレスレジスタ２０３からのスレーブアドレス、自デバイス識別回路１０５からの識別結果、および、調停回路２０８からの切り替え信号により、入出力用レジスタ１１０〜入出力用レジスタ１１ｎのどれにデータを書き込むか、または、どれからデータを読み出すかを決定し、選択信号として出力する。
【００７０】
図９は、レジスタセレクタ１０７の構成の一例を示す詳細ブロック図である。図９を参照すると、内部アドレスレジスタ１７１は、データレジスタ１０２からのデータ（内部アドレス）を格納する。選択回路１７２は、調停回路２０８からの切り替え信号により、アドレスレジスタ１０３から、および、アドレスレジスタ２０３からのスレーブアドレスのどちらかを選択し出力する。また、内部アドレスレジスタ１７１は、内部アドレスを格納したことを示す信号をＡＣＫ生成回路１７４に出力する。
【００７１】
選択信号生成回路１７３は、選択回路１７２からのスレーブアドレス、および、内部アドレスレジスタ１７１からの内部アドレスに基づいて入出力用レジスタ１１０〜１１ｎへの選択信号を生成し出力する。ＡＣＫ生成回路１７４は、自デバイス識別回路１０５からの識別結果が一致を示せば、内部アドレスレジスタ１７１に内部アドレスが格納されたときにＡＣＫ信号を生成し、出力生成レジスタ１０９へ出力する。
【００７２】
すなわち、レジスタセレクタ１０７は、自デバイス識別回路１０５から識別結果として一致を受け取った場合は、アドレスレジスタ１０３に格納されたスレーブアドレスを採用し、選択信号として入出力用レジスタ１１０〜入出力用レジスタ１１ｎに出力する。
【００７３】
また、レジスタセレクタ１０７は、識別結果として不一致を受け取り、調停回路２０８からの切り替え信号がシリアルバス６００を示している場合は、アドレスレジスタ２０３からのスレーブアドレスを選択信号として入出力用レジスタ１１０〜１１ｎに出力する。
【００７４】
調停回路１０８は、他デバイス識別回路１０６からの識別結果、および、状態監視回路２０４からのスレーブデバイス２００の動作状態に基づいて、サービスプロセッサ８００への応答を生成する。すなわち、調停回路１０８は、ＡＣＫ（acknowledgement）で応答するか、または、応答しない（ＮＡＣＫ（non-acknowledgement））。
【００７５】
また、調停回路１０８は、セレクタ２０１、および、レジスタセレクタ２０７へ切り替え信号を出力する。
【００７６】
図１０は、調停回路１０８の構成の一例を示す詳細ブロック図である。図１０を参照すると、調停部分回路１８１は、他デバイス識別回路１０６からの一致を示す識別結果を受け取ると、状態監視回路２０４からのスレーブデバイス２００の動作状態に応じて調停結果を出力する。スレーブデバイス２００が動作中の場合、調停に負けたことを示す調停結果を、スレーブデバイス２００が動作中ではない場合は調停に勝ったことを示す調停結果を出力する。
【００７７】
切り替え信号生成回路１８２は、調停部分回路１８１からの調停結果に応じて切り替え信号を生成する。切り替え信号生成回路１８２は、調停結果が勝ちの場合、シリアルバス５００を選択させ、調停結果が負けの場合、シリアルバス６００を選択させる選択信号をセレクタ２０１に出力する。
【００７８】
ＡＣＫ生成回路１８３は、調停部分回路１８１からの調停結果に応じてＡＣＫ信号を生成する。調停結果が勝ちの場合は、ＡＣＫ信号を生成し、調停結果が負けの場合は、何もしない（すなわち、ＡＣＫを送信しない）。
【００７９】
すなわち、サービスプロセッサ８００がスレーブデバイス２００内の入出力用レジスタ〜２１ｎへのデータの書き込み等を行う場合は、スレーブデバイス２００が動作中でなければ、セレクタ２０１は、シリアルバス５００を選択することになる。
【００８０】
入出力用レジスタ１１０〜１１ｎは、レジスタセレクタ１０７からの選択信号の内部アドレスで指定されたデータレジスタ１０２の領域へのデータの書き込み、または、出力生成レジスタ１０９へデータの読み出し（出力）を行う。
【００８１】
また、たとえば、入出力用レジスタ１１０〜入出力用レジスタ１１ｎは、ＣＰＵ７０１、および、ＣＰＵ７０２と接続され、制御情報、データのやりとりを行う。
【００８２】
そのため、入出力用レジスタ１１０〜入出力用レジスタ１１ｎは、入力用レジスタ、出力用レジスタ、入出力切り替え用レジスタ、入出力反転用レジスタ等から構成され、各々のレジスタに対応した内部アドレスを割り当てられる。
【００８３】
出力生成レジスタ１０９は、レジスタセレクタ１０７、調停回路１０８、または、入出力用レジスタ１１０〜入出力用レジスタ１１ｎからのデータ、ＡＣＫ信号に基づいて出力信号を生成し、セレクタ１０１へ出力する。この出力信号には、シリアルバス５００、シリアルバス６００への出力を示す制御信号が含まれる。
【００８４】
次に、スレーブデバイス１００、および、スレーブデバイス２００の動作について説明する。
【００８５】
サービスプロセッサ８００は、スレーブデバイス１００内の入出力用レジスタ１１０に書き込みもしくは読み出しを行う。スレーブデバイス１００、スレーブデバイス２００は、サービスプロセッサ８００により指定されたスレーブアドレスが自デバイス内の入出力用レジスタを指定した場合か、他デバイス内の入出力用レジスタを指定した場合かで動作が異なる。
【００８６】
以下、自デバイス内の入出力用レジスタを指定した場合の書き込みと読み出し、他デバイス内の入出力用レジスタを指定した場合の書き込みと読み出しの順番で説明する。
【００８７】
なお、開始情報、終了情報については、説明を省略する。
【００８８】
［ケース１］サービスプロセッサ８００が、シリアルバス５００を介して、スレーブデバイス１００内の入出力用レジスタ１１０に書き込みをする場合（図５ステップＢ２／ＹＥＳ）の動作について説明する。
【００８９】
スレーブデバイス１００は、サービスプロセッサ８００からシリアルバス５００を介して、入出力用レジスタ１１０を示すスレーブアドレス、および、書き込み指定情報を受け取る。スレーブアドレスは、セレクタ１０１を経由し、アドレスレジスタ１０３に格納される。自デバイス識別回路１０５、および、他デバイス識別回路１０６は、アドレスレジスタ１０３からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。
【００９０】
この場合、スレーブアドレスが入出力用レジスタ１１０を示しているので、自デバイス識別回路１０５は、自デバイスアドレスと識別し、一致を示す識別結果を出力する。自デバイスアドレスを示す信号がレジスタセレクタ１０７へ出力される。レジスタセレクタ１０７は、ＡＣＫを、順次、出力生成レジスタ１０９、セレクタ１０１、シリアルバス５００を介してサービスプロセッサ８００へ出力し、データ受け取りの準備ができたことを伝える。
【００９１】
次に、サービスプロセッサ８００は、データ（内部アドレス）をシリアルバス５００を介して、セレクタ１０１へ出力する。セレクタ１０１からの内部アドレスは、データレジスタ１０２に格納され、レジスタセレクタ１０７へ出力される。レジスタセレクタ１０７は内部アドレスを格納し、ＡＣＫを、順次、出力生成レジスタ１０９、セレクタ１０１、シリアルバス５００を介して、サービスプロセッサ８００へ出力する。
【００９２】
次に、サービスプロセッサ８００は、データ（書き込みデータ）をシリアルバス５００を介して、セレクタ１０１へ出力する。書き込みデータは、セレクタ１０１を介してデータレジスタ１０２に格納される。レジスタセレクタ１０７は、アドレスレジスタ１０３内のスレーブアドレス、および、自身に格納した内部アドレスに基づいて、入出力用レジスタ１１０の領域を選択する。入出力用レジスタ１１０は、データレジスタ１０２からのデータをレジスタセレクタ１０７により選択された領域へ格納する。データ格納完了後、入出力用レジスタ１１０は、ＡＣＫを、順次、出力生成レジスタ１０９、セレクタ１０１、シリアルバス５００を介して、サービスプロセッサ８００へ出力する。
【００９３】
［ケース２］次に、サービスプロセッサ８００がシリアルバス５００を介して、スレーブデバイス１００内の入出力用レジスタ１１０から読み出しをする場合（図５ステップＢ２／ＹＥＳ）の動作について説明する。
【００９４】
読み出しの場合も、書き込みの場合と同様に、サービスプロセッサ８００は、スレーブアドレス、および、書き込み指定情報、内部アドレスをシリアルバス５００を介して、スレーブデバイス１００へ出力する。データレジスタ１０２、および、レジスタセレクタ１０７は内部アドレスを格納する。
【００９５】
その後、読み出しの場合なので、サービスプロセッサ８００から、スレーブアドレス、および、読み出し指定情報が、シリアルバス５００を介して、スレーブデバイス１００へ出力される。セレクタ１０１を介して、スレーブアドレスは、アドレスレジスタ１０３に格納される。自デバイス識別回路１０５、および、他デバイス識別回路１０６は、アドレスレジスタ１０３からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。
【００９６】
この場合、スレーブアドレスが入出力用レジスタ１１０を示しているので、自デバイス識別回路１０５は、自デバイスアドレスと識別し、一致を示す識別結果を出力する。自デバイスアドレスを示す信号がレジスタセレクタ１０７へ出力される。
【００９７】
レジスタセレクタ１０７は、ＡＣＫを、順次、出力生成レジスタ１０９、セレクタ１０１、シリアルバス５００を介してサービスプロセッサ８００へ出力し、読み出しの準備ができたことを伝える。
【００９８】
次に、レジスタセレクタ１０７は、アドレスレジスタ１０３内のスレーブアドレス、および、自身に格納した内部アドレスに基づいて、入出力用レジスタ１１０の領域を選択する。入出力用レジスタ１１０は、指定された領域からデータを読み出し、順次、出力生成レジスタ１０９、セレクタ１０１、シリアルバス５００を介して、サービスプロセッサ８００へ出力する。
【００９９】
［ケース３］次に、サービスプロセッサ８００が、シリアルバス６００を介して、スレーブデバイス１００内の入出力用レジスタ１１０へ書き込みをする場合（図５ステップＢ２／ＮＯ）の動作について説明する。
【０１００】
スレーブデバイス２００は、シリアルバス６００を介して、スレーブデバイス１００の入出力用レジスタ１１０を示すスレーブアドレス、および、書き込み指定情報をサービスプロセッサ８００から受け取る。スレーブアドレスは、セレクタ２０１を経由して、アドレスレジスタ２０３に格納される。
【０１０１】
自デバイス識別回路２０５、および、他デバイス識別回路２０６は、アドレスレジスタ２０３からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。この場合、スレーブアドレスが入出力用レジスタ１１０を示しているので、他デバイス識別回路２０６は、他デバイスアドレスと識別し、一致を示す識別結果を調停回路２０８へ出力する。
【０１０２】
調停回路２０８は、他デバイスアドレスの一致を示す識別結果を受け取ると、状態監視回路１０４からのスレーブデバイス１００の動作状態により、スレーブデバイス１００が動作中かどうかを判定する。もし、スレーブデバイス１００が動作中であれば、データを、スレーブデバイス１００内の入出力用レジスタ１１０に書き込めない。この場合、調停回路２０８は、ＡＣＫをサービスプロセッサ８００へ出力しない。
【０１０３】
一方、スレーブデバイス１００が動作中でない場合は、スレーブデバイス１００内の入出力用レジスタ１１０へのデータの書き込みが可能である。この場合、調停回路２０８は、順次、出力生成レジスタ２０９、セレクタ２０１、シリアルバス６００を介して、ＡＣＫをサービスプロセッサ８００へ出力する。
【０１０４】
また、調停回路２０８は、サービスプロセッサ８００から続いて出力されるデータ（内部アドレス）、および、データ（書き込みデータ）をスレーブデバイス１００が受け取れるようにする。すなわち、調停回路２０８は、セレクタ１０１をシリアルバス６００側に切り替えるための切り替え信号をセレクタ１０１へ出力する。セレクタ１０１は、その切り替え信号で、シリアルバス６００側へ接続を切り替える。
【０１０５】
次に、サービスプロセッサ８００は、データ（内部アドレス）をシリアルバス６００を介して、セレクタ１０１へ出力する。セレクタ１０１は、データレジスタ１０２に内部アドレスを格納し、レジスタセレクタ１０７へ出力する。レジスタセレクタ１０７は、データレジスタ１０２からの内部アドレスを格納し、ＡＣＫを、順次、出力生成レジスタ１０９、セレクタ１０１、スレーブデバイス２００、シリアルバス６００を介して、サービスプロセッサ８００へ出力する。
【０１０６】
次に、サービスプロセッサ８００は、データ（書き込みデータ）をシリアルバス６００、スレーブデバイス２００を介して、セレクタ１０１へ出力する。書き込みデータは、セレクタ１０１を介してデータレジスタ１０２に格納される。
【０１０７】
レジスタセレクタ１０７は、アドレスレジスタ２０３内のスレーブアドレス、および、自身に格納した内部アドレスに基づいて、入出力用レジスタ１１０の領域を選択する。入出力用レジスタ１１０は、データレジスタ１０２からのデータをレジスタセレクタ１０７により選択された領域へ格納する。データ格納完了後、入出力用レジスタ１１０は、ＡＣＫを、順次、出力生成レジスタ１０９、セレクタ１０１、スレーブデバイス２００、シリアルバス６００を介して、サービスプロセッサ８００へ出力する。
【０１０８】
［ケース４］次に、サービスプロセッサ８００がシリアルバス６００を介して、スレーブデバイス１００内の入出力用レジスタ１１０から読み出しをする場合（図５ステップＢ２／ＮＯ）の動作について説明する。
【０１０９】
読み出しの場合も、書き込みの場合と同様に、スレーブデバイス２００は、シリアルバス６００を介して、スレーブデバイス１００の入出力用レジスタ１１０を示すスレーブアドレス、および、書き込み指定情報をサービスプロセッサ８００から受け取る。スレーブアドレスは、セレクタ２０１を経由して、アドレスレジスタ２０３に格納される。
【０１１０】
自デバイス識別回路２０５、および、他デバイス識別回路２０６は、アドレスレジスタ２０３からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。この場合、スレーブアドレスが入出力用レジスタ１１０を示しているので、他デバイス識別回路２０６は、他デバイスアドレスと識別し、一致を示す識別結果を調停回路２０８へ出力する。
【０１１１】
調停回路２０８は、他デバイスアドレスの一致を示す識別結果を受け取ると、状態監視回路１０４からのスレーブデバイス１００の動作状態により、スレーブデバイス１００が動作中かどうかを判定する。もし、スレーブデバイス１００が動作中であれば、データを、スレーブデバイス１００内の入出力用レジスタ１１０から読み出せない。この場合、調停回路２０８は、ＡＣＫをサービスプロセッサ８００へ出力しない。
【０１１２】
一方、スレーブデバイス１００が動作中でない場合は、スレーブデバイス１００内の入出力用レジスタ１１０からのデータの読み出しが可能である。この場合、調停回路２０８は、順次、出力生成レジスタ２０９、セレクタ２０１、シリアルバス６００を介して、ＡＣＫをサービスプロセッサ８００へ出力する。
【０１１３】
また、調停回路２０８は、サービスプロセッサ８００から続いて出力されるデータ（内部アドレス）をスレーブデバイス１００が受け取れるようにする。すなわち、調停回路２０８は、セレクタ１０１をシリアルバス６００側に切り替えるための切り替え信号をセレクタ１０１へ出力する。セレクタ１０１は、その切り替え信号で、シリアルバス６００側へ接続を切り替える。
【０１１４】
次に、サービスプロセッサ８００は、データ（内部アドレス）をシリアルバス６００、スレーブデバイス２００を介して、セレクタ１０１へ出力する。セレクタ１０１は、データレジスタ１０２に内部アドレスを格納し、レジスタセレクタ１０７へ出力する。レジスタセレクタ１０７は、内部アドレスを格納し、ＡＣＫを、順次、出力生成レジスタ１０９、セレクタ１０１、スレーブデバイス２００、シリアルバス６００を介して、サービスプロセッサ８００へ出力する。
【０１１５】
次に、サービスプロセッサ８００は、スレーブアドレス、および、読み出し指定情報をシリアルバス６００、スレーブデバイス２００を介して、スレーブデバイス１００へ出力する。スレーブアドレスは、スレーブデバイス１００のセレクタ１０１を介して、アドレスレジスタ１０３に格納される。自デバイス識別回路１０５、および、他デバイス識別回路１０６はアドレスレジスタ１０３からスレーブアドレスを受け取り、デバイスのアドレス識別を行う。
【０１１６】
この場合、スレーブアドレスが入出力用レジスタ１１０を示しているので、自デバイス識別回路１０５は、自デバイスアドレスと識別し、一致を示す識別結果をレジスタセレクタ１０７へ出力する。
【０１１７】
次に、レジスタセレクタ１０７は、ＡＣＫを、順次、出力生成レジスタ１０９、セレクタ１０１、スレーブデバイス２００、シリアルバス６００を介してサービスプロセッサ８００へ出力し、読み出しの準備ができたことを伝える。
【０１１８】
次に、レジスタセレクタ１０７は、アドレスレジスタ２０３内のスレーブアドレス、および、レジスタセレクタ１０７内の内部アドレスに基づいて、入出力用レジスタ１１０の領域を選択する。選択された入出力用レジスタ１１０は、指定された領域からデータを読み出し、順次、出力生成レジスタ１０９、セレクタ１０１、スレーブデバイス２００、シリアルバス６００を介して、サービスプロセッサ８００へ出力する。
【０１１９】
以上において、サービスプロセッサ８００は、シリアルバス５００、シリアルバス６００のどちらを経由してスレーブデバイス１００に要求を出力するかを認識すればよく、スレーブデバイス２００を経由するかどうかを認識する必要はない。
【０１２０】
また、スレーブデバイス１００は、シリアルバス５００、シリアルバス６００のどちらを経由してサービスプロセッサ８００に応答を出力するかを、スレーブデバイス２００からの切り替え信号にしたがって選択すればよい。
【０１２１】
次に、第３の実施の形態の効果について説明する。
【０１２２】
以上説明したように、第３の実施の形態は、シリアルバス５００、シリアルバス６００のどちらを介しても、入出力用レジスタ１１０〜１１ｎ、および、入出力用レジスタ２１０〜２１ｎにアクセスできる構成である。
【０１２３】
よって、スレーブデバイス３００の故障によりシリアルバス５００が正常に動作しなくても、シリアルバス６００、かつ、スレーブデバイス２００経由で、スレーブデバイス１００内の入出力用レジスタ１１０〜１１ｎへアクセスが可能である。
【０１２４】
すなわち、第３の実施の形態は、信頼性が向上するという効果をもつ。
【０１２５】
また、第３の実施の形態は、スレーブデバイス１００がＣＰＵ７０１、ＣＰＵ７０２に接続され、スレーブデバイス２００がＣＰＵ７０３、ＣＰＵ７０４に接続される構成である。よって、１つのスレーブデバイスで、ＣＰＵ７０１〜ＣＰＵ７０４のすべてに接続する構成に比べて、第３の実施の形態は、各スレーブデバイスの物理ピンの数が減少し、チップが製造しやすいという効果をもつ。
【０１２６】
上記の実施の形態の一部、または、全部は、以下の付記のようにも記載されうるが、以下には限られない。
【０１２７】
［付記１］
第１のバスとは直接に接続され、第２のバスとは前記第２のバスに接続される第２の電子装置を経由して接続され、前記第１のバス、および、第２のバスに接続される第３の電子装置からのアクセスを、前記第１のバスから直接に、または、前記第２のバス、かつ、前記第２の電子装置を経由して受け取ることを特徴とする電子装置。
【０１２８】
［付記２］
付記１記載の前記電子装置である第１の電子装置と、前記第２の電子装置と、前記第３の電子装置と、前記第１のバスと、前記第２のバスと、
を含むことを特徴とする集積装置。
【０１２９】
［付記３］
前記第１のバスが正常に動作しない場合、前記第２のバス、かつ、前記第２の電子装置経由で、前記第１の電子装置にアクセスし、
前記第２のバスが正常に動作しない場合、前記第１のバス、かつ、前記第１の電子装置経由で、前記第２の電子装置にアクセスする前記第３の電子装置を含むことを特徴とする付記２記載の集積装置。
【０１３０】
［付記４］
前記第１のバス、かつ、前記第１の電子装置経由の前記第２の電子装置へのアクセスを受け取ると、前記第２の電子装置に前記第１のバス経由のアクセスを受け取らせるように制御する前記第１の電子装置と、
前記第２のバス、かつ、前記第２の電子装置経由の前記第１の電子装置へのアクセスを受け取ると、前記第１の電子装置に前記第２のバス経由のアクセスを受け取らせるように制御する前記第２の電子装置と、
を含むことを特徴とする付記３記載の集積装置。
【０１３１】
［付記５］
前記第２のバス、かつ、前記第２の電子装置経由のアクセスに対しては、前記第２の電子装置、かつ、前記第２のバス経由で応答する前記第１の電子装置と、
前記第１のバス、かつ、前記第１の電子装置経由のアクセスに対しては、前記第１の電子装置、かつ、前記第１のバス経由で応答する前記第２の電子装置と、
を含むことを特徴とする付記４記載の集積装置。
【０１３２】
［付記６］
第１の入出力用レジスタを含む前記第１の電子装置である第１のスレーブデバイスと、
第２の入出力用レジスタを含む前記第２の電子装置である第２のスレーブデバイスと、
前記第１のバスが正常に動作しない場合、前記第２のバス、かつ、前記第２のスレーブデバイス経由で前記第１の入出力レジスタに対してアクセスし、
前記第２のバスが正常に動作しない場合、前記第１のバス、かつ、前記第１のスレーブデバイス経由で、前記第２の入出力レジスタに対してアクセスする前記第３の電子装置であるサービスプロセッサと、
を含むことを特徴とする付記５記載の集積装置。
【０１３３】
［付記７］
前記サービスプロセッサから前記第１のバス経由で前記第２の入出力レジスタへのアクセスを受け取ると、前記第２のスレーブデバイスが動作中でなければ、ＡＣＫを応答し、動作中であれば、ＡＣＫを応答しない前記第１のスレーブデバイスと、
前記サービスプロセッサから前記第２のバス経由で前記第１の入出力レジスタへのアクセスを受け取ると、前記第１のスレーブデバイスが動作中でなければ、ＡＣＫを応答し、動作中であれば、ＡＣＫを応答しない前記第２のスレーブデバイスと、
を含むことを特徴とする付記６記載の集積装置。
【０１３４】
［付記８］
付記７記載の集積装置と、
前記第１のスレーブデバイスに接続される第１のＣＰＵと、
前記第２のスレーブデバイスに接続される第２のＣＰＵと、
を含むことを特徴とする情報処理システム。
【０１３５】
［付記９］
第１のバスから直接、または、第２のバス、かつ、第２の電子装置を経由して、アクセスを第１の電子装置に受け取ることを特徴とする処理方法。
【０１３６】
［付記１０］
前記第１のバスが正常に動作しない場合、前記第２のバス、かつ、前記第２の電子装置経由で、前記第１の電子装置にアクセスし、
前記第２のバスが正常に動作しない場合、前記第１のバス、かつ、前記第１の電子装置経由で、前記第２の電子装置にアクセスすることを特徴とする付記９記載の処理方法。
【０１３７】
［付記１１］
前記第１のバス、かつ、前記第１の電子装置経由の前記第２の電子装置へのアクセスを受け取ると、前記第２の電子装置に前記第１のバス経由のアクセスを受け取らせるように制御し、
前記第２のバス、かつ、前記第２の電子装置経由の前記第１の電子装置へのアクセスを受け取ると、前記第１の電子装置に前記第２のバス経由のアクセスを受け取らせるように制御することを特徴とする付記１０記載の処理方法。
【０１３８】
［付記１２］
前記第２のバス、かつ、前記第２の電子装置経由のアクセスに対しては、前記第２の電子装置、かつ、前記第２のバス経由で応答し、
前記第１のバス、かつ、前記第１の電子装置経由のアクセスに対しては、前記第１の電子装置、かつ、前記第１のバス経由で応答する前記第２の電子装置と、
を含むことを特徴とする付記１１記載の処理方法。
【０１３９】
［付記１３］
前記第１のバス経由で前記第２の入出力レジスタへのアクセスを受け取ると、前記第２の電子装置が動作中でなければ、ＡＣＫを応答し、動作中であれば、ＡＣＫを応答せず、
前記第２のバス経由で前記第１の入出力レジスタへのアクセスを受け取ると、前記第１の電子装置が動作中でなければ、ＡＣＫを応答し、動作中であれば、ＡＣＫを応答することを特徴とする付記１２記載の処理方法。
【符号の説明】
【０１４０】
００１    電子装置
０１Ａ    集積装置
８０Ａ    電子装置
５０Ａ    バス
６０Ａ    バス
０５Ａ    接続ライン
１０Ａ    電子装置
２０Ａ    電子装置
３０Ａ    電子装置
４０Ａ    電子装置
０１０    集積装置
０２０    情報処理システム
５００    シリアルバス
６００    シリアルバス
１００    スレーブデバイス
１０１    セレクタ
１０２    データレジスタ
１０３    アドレスレジスタ
１０４    状態監視回路
１０５    自デバイス識別回路
１０６    他デバイス識別回路
１０７    レジスタセレクタ
１０８    調停回路
１０９    出力生成レジスタ
１１０    入出力用レジスタ
１１１    入出力用レジスタ
１１ｎ    入出力用レジスタ
１２０    バッファ
１２１    バッファ
１２２    バッファ
１２３    バッファ
１２４    ゲート
１２５    ゲート
１２６    ＡＮＤ
１２７    ＡＮＤ
１２８    ＡＮＤ
１２９    ＡＮＤ
１７１    内部アドレスレジスタ
１７２    選択回路
１７３    選択信号生成回路
１７４    ＡＣＫ生成回路
１８１    調停部分回路
１８２    切り替え信号生成回路
１８３    ＡＣＫ生成回路
２００    スレーブデバイス
２０１    セレクタ
２０２    データレジスタ
２０３    アドレスレジスタ
２０４    状態監視回路
２０５    自デバイス識別回路
２０６    他デバイス識別回路
２０７    レジスタセレクタ
２０８    調停回路
２０９    出力生成レジスタ
２１０    入出力用レジスタ
２１１    入出力用レジスタ
２１ｎ    入出力用レジスタ
３００    スレーブデバイス
４００    スレーブデバイス
０５０    接続ライン
７０１    ＣＰＵ
７０２    ＣＰＵ
７０３    ＣＰＵ
７０４    ＣＰＵ
９１０    システムバス
９２０    主記憶装置
９３０    バスアダプタ
９４０    Ｉ／Ｏバス
９５１    Ｉ／Ｏプロセッサ
９５２    Ｉ／Ｏプロセッサ
９６１    Ｉ／Ｏ装置
９６２    Ｉ／Ｏ装置
９６３    Ｉ／Ｏ装置
９６４    Ｉ／Ｏ装置
【図１】
0005811544.tif 000002
【図２】
0005811544.tif 000003
【図３】
0005811544.tif 000004
【図４】
0005811544.tif 000005
【図５】
0005811544.tif 000006
【図６】
0005811544.tif 000007
【図７】
0005811544.tif 000008
【図８】
0005811544.tif 000009
【図９】
0005811544.tif 000010
【図１０】
0005811544.tif 000011