(57)【特許請求の範囲】
【請求項１】
ＳＲＡＭのメモリセルがマトリックス状に配置されたメモリセルアレイを備え、
上記メモリセルが、第１のインバータと、該第１のインバータに接続される第１の転送用ＭＯＳＦＥＴと、第２のインバータと、該第２のインバータに接続される第２の転送用ＭＯＳＦＥＴと、を備え、
上記第１のインバータは、負荷となる第１のスピン注入型のＭＴＪ素子と、第１の駆動用ＭＯＳＦＥＴとからなり、
上記第２のインバータは、負荷となる第２のスピン注入型のＭＴＪ素子と、第２の駆動用ＭＯＳＦＥＴとからなり、
上記第１のインバータと第２のインバータとからフリップフロップ回路が構成され、
上記第１のインバータの出力端子（ＳＮ）は、上記第１の転送用ＭＯＳＦＥＴを介してビットライン（ＢＬ）に接続され、
上記第２のインバータの出力端子（／ＳＮ）は、上記第２の転送用ＭＯＳＦＥＴを介してビットラインバー（／ＢＬ）に接続され、
上記第１の転送用ＭＯＳＦＥＴのゲートと上記第２の転送用ＭＯＳＦＥＴのゲートとは、同一のワードライン（ＷＬ）に接続され、
上記第１のスピン注入型のＭＴＪ素子の一端と上記第２のスピン注入型のＭＴＪ素子の一端とが接続されると共に、電源ラインに接続され、上記第１のスピン注入型のＭＴＪ素子の他端が上記第１の駆動用ＭＯＳＦＥＴに接続され、上記第２のスピン注入型のＭＴＪ素子の他端が上記第２の駆動用ＭＯＳＦＥＴに接続され、
上記メモリセルアレイの各行のメモリセルが複数列毎にローカルブロックとして分割されており、上記ローカルブロック内の各メモリセルの電源ラインが上記ローカルブロック毎に共通に接続されており、上記ローカルブロックに配置された論理回路により上記電源ラインが駆動される、半導体記憶装置。
【請求項２】
前記第１及び第２のスピン注入型のＭＴＪ素子の一端となる固定層は、自由層に対して電位が高いノードに接続される、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の駆動用ＭＯＳＦＥＴのソースと前記第２の駆動用ＭＯＳＦＥＴのソースは接続されて一定電圧が印加される、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記電源ラインを駆動する駆動回路は、前記メモリセルの書き込み時に前記電源ラインを電源電圧Ｖｄｄ又はグランド電圧に設定する、請求項１に記載の半導体記憶装置。
【請求項５】
前記電源ラインを駆動する駆動回路は、前記メモリセルの書き込み時に前記電源ラインを電源電圧Ｖｄｄとグランド電圧の中間電位に設定する、請求項１に記載の半導体記憶装置。
【請求項６】
前記論理回路は、ユニット選択ライン及びワードラインを入力とする論理和又は論理積である、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。さらに詳しくは、本発明はスピン注入型のＭＴＪ素子の抵抗値変化で記憶させる不揮発性メモリ等に使用可能な半導体記憶装置に関する。
【背景技術】
【０００２】
電源を供給しなくてもデータを保持できて、高速に書き込みや読み出しが可能な不揮発性ＳＲＡＭは、将来、不揮発性ロジックＬＳＩにおけるオンチップのキャッシュメモリなどに使われることで、不揮発性ロジックＬＳＩのパワーが大幅に低減できる技術として注目されている。
【０００３】
特に、記憶素子として、抵抗変化型の磁気トンネル接合素子（Magnetic Tunnel Junction Device、以下ＭＴＪ素子と呼ぶ。）を用いたＳＲＡＭは、その書き換え耐性の高さや将来ＭＴＪ素子の微細化に伴いメモリセルを小型化しても安定にメモリ動作が可能であるという意味において、高いスケーラビリティを持っているため、最も有望視されている。
【０００４】
図２８は、非特許文献１で報告された磁場書き込み型のＭＴＪ−ＳＲＡＭセル１００の回路図である。図２８に示すように、磁場書き込み型のＭＴＪ−ＳＲＡＭセル１００は、６個のトランジスタからなるＳＲＡＭに磁場書き込み型のＭＴＪ素子を付加した構成を有している。このＭＴＪ−ＳＲＡＭセルは、素子の微細化と共にセルサイズが小さくなる構造を有していないことや、磁場書き込みを行うための電流配線が必要となり、コントロール線が多いなどの欠点があった。
【０００５】
図２９に、非特許文献２で報告されたスピン注入型のＭＴＪ−ＳＲＡＭセル１１０の回路図を示す。スピン注入型のＭＴＪ−ＳＲＡＭセル１１０は、８個のトランジスタからなるＳＲＡＭにスピン注入型のＭＴＪ素子を付加した構成を有している。このＭＴＪ−ＳＲＡＭセル１１０は８個のトランジスタを使用しているので、従来の６個のトランジスタからなるＳＲＡＭに比較してメモリセルのサイズが大きくなる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】W. Zhao et al., "Spintronic device based non-volatile low standby power SRAM," IEEE Computer Society Annual Symposium on VLSI, pp. 40-45, 2008.
【非特許文献２】S. Yamamoto et al., "Nonvolatile SRAM (NV-SRAM) using functional MOSFET merged with resistive switching devices", IEEE 2009 Custom Integrated Circuits, pp. 531-534, 2009.
【非特許文献３】S. Ohbayashi et al., "A 65-nm SoC Embedded 6T-SRAM Designed for Manufacturability With Read and Write Operation Stabilizing Circuits," IEEE, J. Solid-State Circuits, Vol.42, p.820, 2007.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来提案されていたＭＴＪ素子を使った不揮発性ＳＲＡＭはＣＭＯＳのＳＲＡＭのデータを、電源を切る直前でバックアップを取るタイプであり、読み出しや書き込みのサイクルの都度にＭＴＪ素子にデータを出し入れするものではなかった。これは、従来のＳＲＡＭの動作仕様とは相容れないばかりでなく、動作速度も遅くなる欠点がある。
【０００８】
また、非特許文献２に記載の磁場書き込み型のスピン注入型のＭＴＪ−ＳＲＡＭセルは、ＭＯＳＦＥＴを８個必要とし、従来の６トランジスタからなるＳＲＡＭより小さなセルを実現することが不可能だった。
【０００９】
本発明は、上記課題に鑑み、４個のトランジスタと２個のＭＴＪ素子からなり、電源を印加しないでも不揮発性メモリとして動作する、ＳＲＡＭからなる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の半導体記憶装置は、ＳＲＡＭのメモリセルがマトリックス状に配置されたメモリセルアレイを備え、上記メモリセルが、第１のインバータと、第１のインバータに接続される第１の転送用ＭＯＳＦＥＴと、第２のインバータと、第２のインバータに接続される第２の転送用ＭＯＳＦＥＴと、を備え、第１のインバータは、負荷となる第１のスピン注入型のＭＴＪ素子と、第１の駆動用ＭＯＳＦＥＴとからなり、第２のインバータは、負荷となる第２のスピン注入型のＭＴＪ素子と、第２の駆動用ＭＯＳＦＥＴとからなり、第１のインバータと第２のインバータとからフリップフロップ回路が構成され、第１のインバータの出力端子（ＳＮ）は、第１の転送用ＭＯＳＦＥＴを介してビットライン（ＢＬ）に接続され、第２のインバータの出力端子（／ＳＮ）は、第２の転送用ＭＯＳＦＥＴを介してビットラインバー（／ＢＬ）に接続され、第１の転送用ＭＯＳＦＥＴのゲートと第２の転送用ＭＯＳＦＥＴのゲートとは、同一のワードライン（ＷＬ）に接続され、第１のスピン注入型のＭＴＪ素子の一端と第２のスピン注入型のＭＴＪ素子の一端とが接続されると共に、電源ラインに接続され、第１のスピン注入型のＭＴＪ素子の他端が第１の駆動用ＭＯＳＦＥＴに接続され、第２のスピン注入型のＭＴＪ素子の他端が第２の駆動用ＭＯＳＦＥＴに接続され、メモリセルアレイの各行のメモリセルが複数列毎にローカルブロックとして分割されており、ローカルブロック内の各メモリセルの電源ラインがローカルブロック毎に共通に接続されており、ローカルブロックに配置された論理回路により電源ラインが駆動される。
【００１１】
上記構成において、第１及び第２のスピン注入型のＭＴＪ素子の一端となる固定層は、好ましくは、自由層に対して電位が高いノードに接続されている。
第１の駆動用ＭＯＳＦＥＴのソースと第２の駆動用ＭＯＳＦＥＴのソースは接続されて一定電圧が印加されてもよい。
電源ラインを駆動する駆動回路は、好ましくは、メモリセルの書き込み時に電源ラインを電源電圧Ｖｄｄ又はグランド電圧に設定する。或いは、電源ラインを駆動する駆動回路は、メモリセルの書き込み時に電源ラインを電源電圧Ｖｄｄとグランド電圧の中間電位に設定してもよい。
論理回路は、好ましくは、ユニット選択ライン及びワードラインを入力とする論理和又は論理積である。
【発明の効果】
【００１２】
本発明の半導体記憶装置は、４個のトランジスタと２個のスピン注入型のＭＴＪ素子で構成されるので、半導体記憶装置の小型化が図れる。さらに、電源制御ラインＶPLを制御することで、電力を印加しないでＭＴＪ素子の記憶状態を不揮発に保持できるので、高速で、低消費電力の半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の半導体記憶装置におけるメモリセルの基本構成を示す回路図である。
【図２】ＭＴＪ素子の構造を示す図であり、（Ａ）はＭＴＪ素子において固定層と自由層の磁化方向が平行状態の場合、（Ｂ）はＭＴＪ素子において固定層と自由層の磁化方向が反平行の場合、（Ｃ）は等価回路図である。
【図３】ＭＴＪ素子の抵抗変化を示す図である。
【図４】本発明のメモリセルの動作波形を説明する図である。
【図５】メモリセルのＭＴＪ素子に流れる電流を説明する回路図である。
【図６】電源電圧Ｖddとメモリセルの記憶ノード（ＳＮ）と記憶ノードバー（／ＳＮ）との関係を示す図である。
【図７】電力制御線ＶPLに対して図４のＭＴＪ素子とは逆向きにメモリセルのＭＴＪ素子を接続した場合の回路図である。
【図８】本発明のメモリセルにおける書き込み、電力オフ及び読み出しの動作波形を説明する図である。
【図９】本発明のメモリセルの別の書き込み方法を説明するタイムチャートである。
【図１０】本発明の半導体記憶装置において、メモリセルの基本構成の変形例を示す回路図である。
【図１１】図１０のメモリセルの動作波形を説明する図である。
【図１２】図１０のメモリセルの別の動作波形を説明する図である。
【図１３】本発明のＳＴＴ−ＳＲＡＭのシミュレーションを行った回路図である。
【図１４】本発明のメモリセルのシミュレーションをした波形であり、（ａ）はワードライン（ＷＬ）、ビットライン（ＢＬ）及び電源制御ライン（ＶSL）、（ｂ）は記憶ノード（ＳＮ）及び記憶ノードバー（／ＳＮ）、（ｃ）はデータライン（ＤＱ）及びデータラインバー（／ＤＱ）、（ｄ）は左側のＭＴＪ素子及び右側のＭＴＪ素子に流れる電流を示すタイムチャートである。
【図１５】図１４に示したシミュレーションの３０〜３６ｎｓにおける列選択ライン（ＣＳＬ）、列選択ラインバー（／ＣＳＬ）、データライン（ＤＱ）及びデータラインバー（／ＤＱ）の拡大したタイムチャートである。
【図１６】図１０のメモリセルを用い、かつ、パワーセーブ機能を備えたＳＴＴ−ＳＲＡＭのブロック図である。
【図１７】パワーセーブ機能を備えたＳＴＴ−ＳＲＡＭの変形例を示すブロック図である。
【図１８】パワーセーブ機能を備えたＳＴＴ−ＳＲＡＭの別の変形例を示すブロック図である。
【図１９】製作したＭＴＪ素子の断面の透過型電子顕微鏡（ＴＥＭ）像の図である。
【図２０】製作したＭＴＪ素子の電流電圧特性を示す図である。
【図２１】ＭＴＪ素子とｎ型ＭＯＳＦＥＴからなるインバータの電流電圧特性の一例を示す図である。
【図２２】“０”状態におけるメモリセルのスタティックノイズマージン（Static Noise Margin、以下ＳＮＲと呼ぶ。）を測定した図である。
【図２３】“１”状態におけるメモリセルのＳＮＲを測定した図である。
【図２４】製作したＭＴＪ素子のトンネル障壁層の厚さとＲＡとの関係を示す図である。
【図２５】ｎ型ＭＯＳＦＥＴの最小チャンネル幅とゲート長との関係を示す図である。
【図２６】最小加工寸法Ｆが４５ｎｍの場合のメモリセルパターンの一例である。
【図２７】最小加工寸法４５ｎｍで製作した１ＭビットのＳＴＴ−ＳＲＡＭを示す図であり、（ａ）はメモリセル１の断面の走査型電子顕微鏡（ＳＥＭ）像の図、（ｂ）は（ａ）の説明図である。
【図２８】非特許文献１で報告された磁場書き込み型のＭＴＪ−ＳＲＡＭセルの回路図である。
【図２９】非特許文献２で報告されたスピン注入型のＭＴＪ−ＳＲＡＭセルの回路図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら本発明の実施形態を具体的に説明する。
図１は、本発明の半導体記憶装置におけるメモリセル１の基本構成を示す回路図である。図１に示すように、メモリセル１は、第１のインバータ２と、該第１のインバータ２に接続される第１の転送用ｎ型ＭＯＳＦＥＴ３と、第２のインバータ４と、該第２のインバータ４に接続される第２の転送用ｎ型ＭＯＳＦＥＴ５と、を含んで構成されている。
第１のインバータ２は、負荷となる第１のスピン注入型ＭＴＪ素子６と、第１の駆動用ｎ型ＭＯＳＦＥＴ７とから構成されている。第１のスピン注入型ＭＴＪ素子６の一端となる固定層６Ａは電源制御ラインＶPLに接続され、第１のスピン注入型ＭＴＪ素子６の他端となる自由層６Ｂは第１の駆動用ｎ型ＭＯＳＦＥＴ７のドレインに接続されている。第１の駆動用ｎ型ＭＯＳＦＥＴ７のドレインは、第１の記憶ノードとなる。第１の記憶ノードは、ＳＮと表す。第１の駆動用ｎ型ＭＯＳＦＥＴ７のソースは接地されている。
なお、第１のスピン注入型ＭＴＪ素子６において、固定層６Ａと自由層６Ｂとの間の層はトンネル障壁層６Ｃである。
【００１５】
第２のインバータ４は、第１の負荷となる第２のスピン注入型ＭＴＪ素子８と、第２の駆動用ｎ型ＭＯＳＦＥＴ９とから構成されている。第２のスピン注入型ＭＴＪ素子８の一端となる固定層８Ａは電源制御ライン（ＶPL）に接続され、第２のスピン注入型ＭＴＪ素子の他端となる自由層８Ｂは第２の駆動用ｎ型ＭＯＳＦＥＴ９のドレインに接続されている。第２の駆動用ｎ型ＭＯＳＦＥＴ９のドレインは、第２の記憶ノードとなる。第２の記憶ノード（記憶ノードバー）は、／ＳＮと表す。第２の駆動用ｎ型ＭＯＳＦＥＴ９のソースは接地されている。第１及び第２の駆動用ｎ型ＭＯＳＦＥＴ７，９のソースは、接地電位（グランド電位と称する。）として０Ｖ又は０Ｖ以外の一定電圧が印加されてもよい。
なお、第２のスピン注入型ＭＴＪ素子８において、固定層８Ａと自由層８Ｂとの間の層はトンネル障壁層８Ｃである。第１のスピン注入型のＭＴＪ素子の固定層と、第２のスピン注入型のＭＴＪ素子の固定層とが接続されて、電源制御ライン（ＶPL）に接続されている。
【００１６】
第１のインバータ２の出力端子となるドレインは、第２の駆動用ｎ型ＭＯＳＦＥＴ９の入力端子となるゲートに接続されている。第２のインバータ４の出力端子となるドレインは、第１の駆動用ｎ型ＭＯＳＦＥＴ７の入力端子となるゲートに接続されている。これらのインバータ２，４の入力端子と出力端子の接続は、交差型（クロスカップルとも呼ばれている。）配線やたすきがけ配線とも呼ばれている。
【００１７】
上記の構成を有している第１のインバータ２と第２のインバータ４とから所謂フリップフロップ回路が構成される。
【００１８】
第１のインバータ２の出力端子（ＳＮ）は、第１の転送用ｎ型ＭＯＳＦＥＴ３を介してビットライン（ＢＬ）に接続されている。
【００１９】
第２のインバータ４の出力端子（／ＳＮ）は、第２の転送用ｎ型ＭＯＳＦＥＴ５を介してビットラインバー（／ＢＬ）に接続されている。
【００２０】
第１の転送用ｎ型ＭＯＳＦＥＴ７のゲートと第２の転送用ｎ型ＭＯＳＦＥＴ５のゲートとは、同一のワードライン（ＷＬ）に接続される。
【００２１】
本発明のメモリセル１は、従来型のＳＲＡＭセルよりも電源制御ライン(ＶPL)が１本多い。例えば非特許文献２で使用される回路では、インバータ電源は電源電圧（Ｖdd）に接続されていた。この電源制御ライン(ＶPL)は後述するようにパワーセーブのために使用できる。
【００２２】
本発明のスピン注入型のＭＴＪ素子（ＳＴＴ）６，８を用いたＳＲＡＭ（ＳＴＴ−ＳＲＡＭとも呼ぶ。）のメモリセル１は、図１に示すように４個のｎ型ＭＯＳＦＥＴ３，５，７，９と２個のスピン注入型のＭＴＪ素子６，８からなる。つまり、本発明のメモリセル１は、従来の４個のｎ型のＭＯＳＦＥＴとインバータの負荷となる２個のｐ型のＭＯＳＦＥＴからなるＳＲＡＭと類似の構成を有している。従来のＳＲＡＭにおける２個のｐ型のＭＯＳＦＥＴからなる負荷用トランジスタが、スピン注入型のＭＴＪ素子６，８に置き換えられている。これらのＭＴＪ素子の固定層６Ａ，８Ａは共通に接続され電力制御ラインＶPLに接続されている。このため、本発明のメモリセルは、従来型ＳＲＡＭのメモリセルよりもセルサイズが小さくなる。これは、後述するようにＭＴＪ素子６，８は駆動用のＭＯＳＦＥＴ７，９の上に配置できるからである。
【００２３】
次に、メモリセル１に使用するＭＴＪ素子について説明する。
ＭＴＪ素子６，８の書き込み電流は素子の微細化と共に縮小可能であり、Ｓｉ基板等上に形成されるＣＭＯＳ集積回路と共に同一基板上に製作できるという利点を有している。
【００２４】
図２は、ＭＴＪ素子６０の構造を示す図であり、それぞれ、（Ａ）はＭＴＪ素子６０において固定層６２と自由層６３の磁化方向が平行状態の場合、（Ｂ）はＭＴＪ素子６０において固定層６２と自由層６３の磁化方向が反平行の場合、（Ｃ）は等価回路図である。図３は、ＭＴＪ素子６０の抵抗変化を示す図である。
図２（Ａ），（Ｂ）に示すように、ＭＴＪ素子６０は、トンネル障壁層６１で隔てられた強磁性体からなる固定層６２及び強磁性体からなる自由層６３によって構成されている。固定層６２は、図の下向きの矢印（↓）で示す磁化方向、つまりスピンの向きが固定されている層であり、強磁性固定層とも呼ばれている。自由層６３は磁化の向きが固定されていない層であり、強磁性自由層とも呼ばれている。トンネル障壁層６１は、ＭｇＯやＡｌ2Ｏ3の薄膜で形成され、固定層６２及び自由層６３は、鉄（Ｆｅ）やコバルト（Ｃｏ）等の強磁性体又はこれらの合金からなる単層や複数の層で形成される。さらに、図２に示すように、自由層６３には上部電極６４が、固定層６２には下部電極６５が形成されている。
【００２５】
ＭＴＪ素子６０の抵抗値は、固定層６２及び自由層６３の磁化方向の相対的向きによって変化する。この抵抗変化は、トンネル磁気抵抗効果と呼ばれている。この抵抗変化を評価するパラメータとして、トンネル磁気抵抗比（ＴＭＲ比）はＭＴＪ素子６０の重要なパラメータである。
【００２６】
図２（Ａ）に示すように、固定層６２と自由層６３の磁化の向きがそろっている状態を平行状態と呼び、このときのＭＴＪ素子６０の抵抗値が最小となり、ＲPと表す。
【００２７】
図２（Ｂ）に示すように、固定層６２と自由層６３の磁化の向きが逆を向いている状態を反平行状態と呼び、このときのＭＴＪ素子６０の抵抗値が最大となり、ＲAPと表す。自由層６３の磁化の状態を固定層６２に対して平行又は反平行に制御することにより“０”、“１”の記録、つまり、書き込みができる。
【００２８】
ＴＭＲ比は、下記（１）式で表される。
ＴＭＲ比（％）＝（ＲAP−ＲP）／ＲP×１００（％）      （１）
【００２９】
次に、ＭＴＪ素子６０の動作原理について述べる。
図２（Ｃ）に示すように、反平行状態から平行状態に書き込むためには、自由層６３から固定層６２の向きで電流（Ｉ）を印加する。このとき、電子は電流と逆向きに流れる。これにより、固定層６２から自由層６３へ多数スピンの注入が起きる。スピン分極された電流が自由層６３の磁化に作用し、自由層６３の磁化が固定層６２と同じ向きに反転し、平行状態になる。
【００３０】
逆に、平行状態から反平行状態に書き込むためには、固定層６２から自由層６３への向きで電流を流す。注入されたスピンは、自由層６３で相殺されるが、トンネル障壁層６１で反射した電子は、自由層６３と逆向きの磁化を持つ。トンネル障壁層６１で反射したスピンは自由層６３の磁化を反転させ、反平行状態になる。このように、スピン注入方式では、ＭＴＪ素子６０に流す電流の向きを反転することで自由層６３の磁化方向を反転させるので、スピン注入磁化反転とも呼ばれている。
【００３１】
図３に示すように、ＭＴＪ素子６０は流す電流の向きによって、自由層６３の磁化方向を固定層６２の磁化方向に対して反転させ、磁化の向きが互いに平行の場合には、磁気抵抗（ＲP）が小さくなる。
一方、自由層６３の磁化方向を固定層６２の磁化方向に対して互いに反平行状態になると、磁気抵抗（ＲAP）が大きくなる。このように、ＭＴＪ素子６０は、自由層６３の磁化の状態によって異なる２値の抵抗を持つ可変抵抗素子である。
【００３２】
スピン注入方式以外に自由層６３の磁化を反転させる方法として、従来の磁界書き込み方式がある。磁界の印加は、ＭＴＪ素子６０の近傍に外部磁界を発生させる電流配線を配置して、この配線に電流を流して行うことができる。スピン注入方式は、ＭＴＪ素子６０に流す電流で自由層６３の磁化反転ができるので、外部磁場が不要である。このため、外部磁場を発生させる電流配線が不要となる。さらに、ＭＴＪ素子６０の面積を微細化すると、スピン注入による磁化反転に必要な電流も低下する。
【００３３】
次に、本発明のメモリセルの動作について説明する。
図４は本発明のメモリセル１の動作波形を説明する図であり、図５はメモリセル１のＭＴＪ素子６，８に流れる電流を説明する回路図であり、図６は電源電圧Ｖddとメモリセル１の記憶ノード（ＳＮ）と記憶ノードバー（／ＳＮ）との関係を示す図である。
図４に示すようにワードライン（ＷＬ）に電源電圧Ｖddが印加されると、ビットライン（ＢＬ）には高レベルのＶddが印加され、ビットラインバー（／ＢＬ）には０Ｖ（グランド）が印加される。データがメモリセル１に書き込まれるとき、電源制御ライン（ＶPL）の電圧は電源電圧Ｖddと０Ｖ（グランド）に連続的に設定される。
【００３４】
メモリセル１の記憶ノード（ＳＮ）と記憶ノードバー（／ＳＮ）は、ビットライン（ＢＬ）とビットラインバー（／ＢＬ）に接続されるＭＯＳＦＥＴを介して高レベルと低レベルに設定されるので、最初の書き込み周期の半分（ＷＲＩＴＥ１）において、電子電流は、右側のＭＴＪ素子８を介して電源制御ラインＶPLから記憶ノード（ＳＮ）に流れる。この際、電源制御ライン（ＶPL）の電圧は電源電圧Ｖddに設定される。
【００３５】
一方、上記の半周期（ＷＲＩＴＥ１）では、左側のＭＴＪ素子６には、電流が流れない。もしも、右側のＭＴＪ素子８が平行状態にあり、電流が閾値を超えたときには、反平行状態に遷移する。左側のＭＴＪ素子６では、何も生じない。ＶPLが０Ｖ（ＧＮＤ）になる次の半周期（ＷＲＩＴＥ２）では、電子電流は、左側のＭＴＪ素子６を介して記憶ノード（ＳＮ）からＶPLに流れる。
【００３６】
次の半周期（ＷＲＩＴＥ２）では、右側のＭＴＪ素子８には、電流が流れない。もしも、左側のＭＴＪ素子６が反平行状態にあり、電流が閾値を超えたときには、平行状態に遷移する。右側のＭＴＪ素子８では、何も生じない。
【００３７】
図４に示すように、読み出し書き込み共に簡単なものであり、また読み出し時の障害も生じない。
【００３８】
ここで、ワードライン（ＷＬ）が０Ｖ(ＧＮＤ)に設定されると共に、電源制御ライン（ＶPL）の電圧が電源電圧Ｖddに設定されるとき、電力が印加されたデータ保持について考察する。
図５に示すように、この状態では、ＷＲＩＴＥ１の後のＷＲＩＴＥ２の周期では、右側のＭＴＪは高抵抗のＲAPであり、左側のＭＴＪ素子６は低抵抗のＲPである。この際、記憶ノードＳＮにおける電圧は高レベルになり、記憶ノードバー／ＳＮにおける電圧が低レベルとなる。この抵抗の差は、記憶ノードの（ＳＮ）と（／ＳＮ）の間の電圧の差を生じさせるようになる。この傾向は、記憶ノード（ＳＮ）と（／ＳＮ）と接地（０Ｖ）との間に接続されるｎ型ＭＯＳＦＥＴ７，９の交互結合されたラッチによって増幅される。この状態では、右側のＭＴＪ素子８を流れる電流は、記憶状態（データステート）に影響を与えない。同様に、左側のＭＴＪ素子６を流れる電流は、その記憶状態に影響を与えない。
なお、図５では、第１及び第２のスピン注入型のＭＴＪ素子の一端となる固定層６Ａ，８Ａは、自由層８Ａ，８Ｂに対して電位が高いノード（節点）、つまり電源制御ライン(ＶPL)に接続される。
しかしながら、記憶ノード（ＳＮ）における電圧は高レベルになり、障害電流は非常に小さなレベル、つまり、ステートをフリップさせる閾値電流よりも遥かに小さいことを指摘するのは重要である。障害電流は、ディスターブ電流とも呼ばれている。もしもこの保持状態が長く持続する場合には、小さな障害電流がデータステートをフリップさせるかもしれないことはあり得ることである。後述するように、データ保持状態周期において、電源制御ライン（ＶPL）が０Ｖであり、これにより、この種の書き込みにおける障害を回避できる。
【００３９】
電源制御ライン（ＶPL）に対するＭＴＪ素子６，８の向きの重要性について説明する。
図７は、電源制御ライン（ＶPL）に対して図４のＭＴＪ素子６，８とは逆向きにメモリセルのＭＴＪ素子６，８を接続した場合の回路図である。つまり、ＭＴＪ素子６，８の固定層が電源制御ライン（ＶPL）に接続されないで、それぞれ第１及び第２の駆動用ｎ型ＭＯＳＦＥＴ７，９のドレインに接続されている。この接続を、下側が固定層と呼ぶ。図４の場合を上側が固定層と呼ぶ。
もしも、図４の波形によってデータを書き込んだ場合、右側のＭＴＪ素子８はＷＲＩＴＥ１において低抵抗のＲPであり、一方、左側のＭＴＪ素子６はＷＲＩＴＥ２において高抵抗ＲAPの反平行状態である。従って、図４に示したセルに書き込まれるデータとは逆のデータが、セルに書き込まれる。
【００４０】
しかしながら、図７のＭＴＪ素子６，８の接続では、深刻な問題が観測される。左側のＭＴＪ素子６には、高抵抗ＲAPの反平行状態を平行状態にフリップし、つまり同時に平行状態になるように電流が流れすぎる。この状態は、図６において、下側が固定層のデータに示されている。
従って、ｎ型のＭＯＳＦＥＴ４個３，５，７，９と、２つのＭＴＪ素子６，８からなるＳＴＴ−ＳＲＡＭでは、ＭＴＪ素子６，８の固定層６Ａ，８Ａが電源制御ライン（ＶPL）に接続されることが重要である。つまり、ＭＴＪ素子６，８の固定層６Ａ，８Ａを図４とは逆に接続すると、書き込みが困難になると同時に、読み出し時及びデータ保持時に障害（ディスターブとも呼ばれる。）が起り、記憶状態が破壊されてしまうためである。
【００４１】
図８は、本発明のメモリセルにおける書き込み、電力オフ及び読み出しの動作波形を説明する図である。
図８に示すように、右側のＭＴＪ素子８が反平行とされ、次に左側のＭＴＪ素子６が平行となる書き込みがされた後に、電源制御ライン（ＶPL）の電圧が０Ｖつまりグランド電位とされてメモリセル１への電力供給はオフとなる。この状態では、電力の供給が無くてもＭＴＪ素子６，８の記憶状態は保持されているので、本発明のメモリセル１は、不揮発性メモリ（None Volatileメモリ、ＮＶメモリとも呼ばれる。）として記憶を保持する。読み出しは、電源制御ライン（ＶPL）及びワードライン（ＷＬ）を高レベルにして行われる。
【００４２】
本発明のメモリセル１によれば、データ保持時にはワードライン（ＷＬ）をグランド電位（０Ｖ）にすると共に電源制御ライン（ＶPL）をグランド電位（０Ｖ）にすることによって、電力を全く消費しないＳＲＡＭを実現することが可能となる。
【００４３】
本発明のメモリセル１における別の書き込み方法について説明する。
図９は、本発明のメモリセル１の別の書き込み方法を説明するタイムチャートである。図９に示すように、本発明のメモリセル１の書き込み時に、電源制御ライン（ＶPL）の電圧を電源電圧Ｖddとグランド電圧の中間電位Ｖmに設定しても行うことができる。書き込み時のワードライン（ＷＬ）及びビットライン（ＢＬ）は、図４と同様に高レベルである。
ここで、中間電位Ｖmの条件は、ＧＮＤ（グランド電位）＜Ｖm＜Ｖddである。
【００４４】
本発明のメモリセル１では、インバータ２，４の駆動用トランジスタをｐ型のＭＯＳＦＥＴとしてもよい。
図１０は、本発明の半導体記憶装置のメモリセル１０の基本構成の変形例を示す回路図である。
図１０に示すように、メモリセル１０は、第３のインバータ１２と、第３のインバータ１２に接続される第１の転送用ｐ型ＭＯＳＦＥＴ１３と、第４のインバータ１４と、第４のインバータ１４に接続される第２の転送用ｐ型ＭＯＳＦＥＴ１５と、を含んで構成されている。
第３のインバータ１２は、負荷となる第３のスピン注入型ＭＴＪ素子１６と、第１の駆動用ｐ型ＭＯＳＦＥＴ１７とから構成されている。第３のスピン注入型ＭＴＪ素子１６の一端となる自由層１６Ｂは電源制御ライン（ＶSL）に接続され、第３のスピン注入型ＭＴＪ素子１６の他端となる固定層１６Ａは第１の駆動用ｐ型ＭＯＳＦＥＴ１７のドレインに接続されている。第１の駆動用ｐ型ＭＯＳＦＥＴ１７のドレインは、第３の記憶ノードとなる。第３の記憶ノードは、ＳＮと表す。第１の駆動用ｐ型ＭＯＳＦＥＴ１７のソースは後述する第２の駆動用ｐ型ＭＯＳＦＥＴ１９のソースに接続されている。
尚、第３のスピン注入型ＭＴＪ素子１６において、固定層１６Ａと自由層１６Ｂとの間の層はトンネル障壁層１６Ｃである。
【００４５】
第４のインバータ１４は、負荷となる第４のスピン注入型ＭＴＪ素子１８と、第２の駆動用ｐ型ＭＯＳＦＥＴ１９とから構成されている。第４のスピン注入型ＭＴＪ素子１８の一端となる自由層１８Ｂは電源制御ラインＶSLに接続され、第４のスピン注入型ＭＴＪ素子１８の他端となる固定層１８Ａは第２の駆動用ｐ型ＭＯＳＦＥＴ１９のドレインに接続されている。第２の駆動用ｐ型ＭＯＳＦＥＴ１９のドレインは、第４の記憶ノードとなる。第４の記憶ノードバーは、／ＳＮと表す。第２の駆動用ｎ型ＭＯＳＦＥＴ１９のソースは第１の駆動用ｐ型ＭＯＳＦＥＴ１７のソースに接続されている。
尚、第４のスピン注入型ＭＴＪ素子１８において、固定層１８Ａと自由層１８Ｂとの間の層はトンネル障壁層１８Ｃである。
【００４６】
第３のインバータ１２の出力端子となるドレインは、第２の駆動用ｐ型ＭＯＳＦＥＴ１８の入力端子となるゲートに接続されている。第４のインバータ１４の出力端子となるドレインは、第１の駆動用ｐ型ＭＯＳＦＥＴ１７の入力端子となるゲートに接続されている。これらのインバータ１２，１４の入力端子と出力端子の接続は、交差型配線やたすきがけ配線とも呼ばれている。
【００４７】
上記の構成を有している第３のインバータ１２と第４のインバータ１４とから所謂フリップフロップ回路が構成される。
【００４８】
第３のインバータ１２の出力端子（ＳＮ）は、第１の転送用ｐ型ＭＯＳＦＥＴ１３を介してビットライン（ＢＬ）に接続されている。
【００４９】
第４のインバータ１４の出力端子（／ＳＮ）は、第２の転送用ｐ型ＭＯＳＦＥＴ１５を介してビットラインバー（／ＢＬ）に接続されている。
【００５０】
第１の転送用ｐ型ＭＯＳＦＥＴ１３のゲートと第２の転送用ｐ型ＭＯＳＦＥＴ１５のゲートとは、同一のワードライン（ＷＬ）に接続される。
【００５１】
図１のメモリセルと同様に、ｐ型のＭＯＳＦＥＴ１３，１５，１７，１９の４個と、２のＭＴＪ素子１６，１８からなるＳＴＴ−ＳＲＡＭでは、ＭＴＪ素子１６，１８の自由層が電源制御ライン（ＶSL）に接続される。
【００５２】
図１１は、図１０のメモリセル１０の動作波形を説明する図である。図１１に示すように、メモリセル１０がｐ型ＭＯＳＦＥＴを使用しているので、電源制御ライン（ＶSL）の電圧をグランドから電源電圧Ｖddに変化させると共に、ワードライン（ＷＬ）をグランドにして、図４のメモリセル１と同様に書き込みが行われる。図８に示したと同様に、電源制御ライン（ＶSL）の電圧をグランドにして電力オフとすることができる。この後、電源制御ライン（ＶSL）の電圧をＶddに変化させることで読み出しができる。
【００５３】
図１２は、図１０のメモリセル１０の別の書き込み方法を説明するタイムチャートである。この図に示すように、本発明のメモリセル１０の書き込み時に、電源制御ライン（ＶSL）の電圧を電源電圧Ｖddとグランド電圧の中間電位Ｖmに設定しても行うことができる。
ここで、中間電位Ｖmの条件は、ＧＮＤ（グランド電位）＜Ｖm＜Ｖddである。
【００５４】
本発明のメモリセル１０によれば、データ保持時にはワードライン（ＷＬ）をグランド電位（０Ｖ）にすると共に電源制御ライン（ＶSL）の電圧をＶddに持ち上げることによって、電力を全く消費しないＳＲＡＭを実現することが可能となる。
【００５５】
本発明のメモリセル１，１０によれば、単体の不揮発性ＳＲＡＭとなる半導体記憶装置、ＭＰＵやＣＰＵのキャッシュメモリなどの不揮発性混載メモリを搭載したロジックＬＳＩ、不揮発性ラッチ回路を含んだ不揮発性ロジックＬＳＩ等に適用できる。
【００５６】
本発明を不揮発性ＳＲＡＭに適用した場合には、素子面積を従来の６トランジスタよりなるＳＲＡＭよりも小さくできるので、メモリを混載したロジックＬＳＩを小型化すると共に、そのパワーを大幅に削減することができる。
【００５７】
（シミュレーション）
図１３の回路図に基づいて、本発明のＳＴＴ−ＳＲＡＭのシミュレーションを行った結果を説明する。
図１３は、本発明のＳＴＴ−ＳＲＡＭのシミュレーションを行った回路図であり、使用したメモリセル１０（ＳＴＴ−ＳＲＡＭ）はｐ型のＭＯＳＦＥＴ１３，１５，１７，１９を４個と、２つのＭＴＪ素子１６，１８からなる。メモリセル１０は、読み出し回路により制御される。読み出し回路は、メモリセル１０のデータをビットライン（ＢＬ及び／ＢＬ）を介して一対のデータライン（ＤＱ及び／ＤＱ）に読み出す。ビットライン（ＢＬ）と、データライン（ＤＱ）との間には、列選択ライン（ＣＳＬ）に制御され列を選択するトランスファーゲート２２が挿入されている。ビットラインバー（／ＢＬ）と、データラインバー（／ＤＱ）との間には、列選択ラインバー（／ＣＳＬ）に制御され列を選択するトランスファーゲート２３が挿入されている。
【００５８】
メモリセル１０は、メモリセル１０にデータを書き込む回路、つまり書き込み回路ＷＲＴ２４により制御される。図１３には示していないが、データライン（ＤＱ及び／ＤＱ）を予備的に充電する回路がある。ビットライン（ＢＬ）とデータライン（ＤＱ）の容量は、２００ｆＦと仮定した。
【００５９】
最小加工寸法が４５ｎｍのモデルを使用した。電源電圧は１Ｖである。ｐ型のＭＯＳＦＥＴ４個は、何れも同じ寸法である。ゲート長（Ｌg）は５０ｎｍである。チャンネル幅（Ｗ）は０．５μｍである。
【００６０】
ＭＴＪ素子のＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）モデルは、ＭＴＪ素子１６の直径（Ｄ）が１００ｎｍのものであり、電流電圧特性がトレースできるものを開発した。何れのデータの向きでも閾値電流と抵抗は、それぞれＤ2とＤ-2に比例すると仮定した。このスケーリング則は、トンネル障壁層６Ｃの厚さを一定にすることに起因している。
【００６１】
上記仮定により、書き込み時の閾値電流は以下のようになる。ＭＴＪ素子１６の直径（Ｄ）は５０ｎｍとした。
ＭＴＪ素子の高抵抗から低抵抗への書き込みの閾値電流は５０μＡとした。
ＭＴＪ素子の低抵抗から高抵抗への書き込みの閾値電流は１００μＡとした。
【００６２】
ＴＭＲ比が１００％としたときのＭＴＪ素子１６の抵抗は以下のように設定した。
高抵抗のＲAP：８ｋΩ
低抵抗のＲP ：４ｋΩ
【００６３】
（シミュレーション結果）
次に、シミュレーションの結果について説明する。
図１４は、本発明のメモリセル１０のシミュレーションをした波形であり、それぞれ（ａ）はワードライン（ＷＬ）、ビットライン（ＢＬ）及び電源制御ライン（ＶSL）、（ｂ）は、記憶ノード（ＳＮ）及び記憶ノードバー（／ＳＮ）、（ｃ）は、データライン（ＤＱ）及びデータラインバー（／ＤＱ）、（ｄ）は、左側のＭＴＪ素子１６及び右側のＭＴＪ素子１８に流れる電流を示すタイムチャートである。各図において、横軸は時間（ｎｓ）、図１４（ａ）〜（ｃ）の縦軸は電圧（Ｖ）、図１４（ｄ）の縦軸は電流（μＡ）を示す。
【００６４】
各図において、８５ｎｓ迄は読み出し後の書き込み等の動作が行われている。８５ｎｓ〜１９０ｎｍｓは、８５ｎｓ迄の逆のデータが書き込まれる以外は、前の周期（０〜８５ｎｓ）の動作の繰り返しである。
【００６５】
図１５は、図１４に示したシミュレーションの３０〜３６ｎｓにおける列選択ライン（ＣＳＬ）、列選択ラインバー（／ＣＳＬ）、データライン（ＤＱ）及びデータライン（／ＤＱ）の拡大したタイムチャートである。図１５の横軸は時間（ｎｓ）、縦軸は電圧（Ｖ）である。
図１５から、メモリセル１０のデータは、列選択ライン（ＣＳＬ）のゲートがオープンになったときから１ｎｓ又は１ｎｓ以下でラッチ、つまり出力されると共に、この出力変化が周辺回路として設けられているセンスアンプで検出されることが分かる。これにより、本発明のメモリセル１０は高速で動作するので、ＣＰＵやＭＰＵのキャッシュメモリに使用可能となる。
【００６６】
上記のシミュレーション結果によって、スピン注入型のＭＴＪ素子１６の特性の実測値と駆動用ｐ型ＭＯＳＦＥＴ１７の特性を用いたシミュレーションによって安定にデータが保持できることが分かった。本発明のメモリセル１０では、ＭＴＪ素子１６，１８をインバータや周辺回路となるＣＭＯＳ回路の上に形成することによって、４個のトランジスタ１３，１５，１７，１９を形成する領域にセルをレイアウトすることが可能となる。さらに、使用するＭＯＳＦＥＴ１３，１５，１７，１９のチャンネル幅はスピン注入型のＭＴＪ素子１６，１８のサイズを縮小することで書き込み電流を小さくすることができる。また、ＭＴＪ素子１６，１８のトンネル障壁層１６Ｃ，１８ｃを薄くすることと併せれば、後述するように最小加工寸法（Ｆ）が４５ｎｍの世代以降で、従来の６トランジスタからなるＳＲＡＭよりも十分に小さなメモリセルが設計できる。
【００６７】
本発明のメモリセル１，１０によれば、従来の６トランジスタからなるＳＲＡＭに比較して、ＬＳＩの小型化と低消費電力化が実現できる。
【００６８】
（パワーセーブ）
本発明のＳＴＴ−ＭＴＪ素子を用いたＳＲＡＭは、従来の６トランジスタからなるＳＲＡＭと殆ど同じように動作する。主な違いは、電力が印加されているときには、ＳＴＴ−ＭＴＪ素子のメモリセルは、データ保持期間で大きな電力を消費することにある。
従って、データを保持するときにはセル内部における電流経路を遮断する必要がある。ＭＴＪ素子１６，１８のデータは不揮発でありデータは記憶されるので、電流経路の遮断が可能となる。
【００６９】
図１６は、図１０のメモリセルを用い、かつ、パワーセーブ機能を備えたＳＴＴ−ＳＲＡＭ３０のブロック図である。メモリセル１０の各トランジスタはｐ型ＭＯＳＦＥＴから構成されている。
図１６に示すように、ＳＴＴ−ＳＲＡＭ３０は、ＳＴＴ−ＭＴＪ素子からなるメモリセルアレイ３２と、行方向のメモリセルを選択するための行デコーダーとワードライン（ＷＬ）の駆動回路とＶSLの駆動回路からなる行方向制御回路３４と、列方向のビット線を選択するためのカラムスイッチ選択回路（ＣＳＬゲート）とセンスアンプ３４からなる列方向制御回路３６と、を含んで構成されている。本発明のパワーセーブ機能を備えたＳＴＴ−ＳＲＡＭ３０の従来のＳＲＡＭに対する特徴は、電源制御ライン（ＶSL）の駆動回路を備えている点にある。
【００７０】
メモリセルアレイ３２は、ｍ行×ｎ列のマトリクス状に配列されている。例えば、ｉ行ｊ列のメモリセルは、メモリセル３２ijと表記される。ここで、ｍ及びｎは、１以上の任意の自然数からなる。
【００７１】
図１６に示すＳＴＴ−ＳＲＡＭ３０では、グランド制御ライン（ＶSL）がワードライン（ＷＬ）に同期して活性化する。この制御によって、メモリセルアレイ３２の各メモリセルの読み出しと書き込みができる。
一方、電源制御ライン（ＶSL）がオフ、つまり活性化していないときは、ＳＴＴ−ＭＴＪ素子には電流が流れないが、データが不揮発に記憶されている。つまり、データ保持期間中のメモリセルは、電力を消費しない。
【００７２】
（パワーセーブの変形例）
図１７は、パワーセーブ機能を備えたＳＴＴ−ＳＲＡＭの変形例４０を示すブロック図である。
図１７に示すＳＴＴ−ＳＲＡＭ４０は、図１６におけるＳＴＴ−ＳＲＡＭ３０のグランド制御ライン（ＶSL）を分割してワードライン（ＷＬ）とローカルブロック選択ライン（ＵＳ）の論理和で駆動する構成を有している。
メモリセルアレイ３２の各行が所定の列数、つまり複数列毎にローカルブロック３２Ａ〜３２Ｊに分割されている。各ローカルブロック３２Ａ〜３２Ｊの電源制御ライン（ＶSL）は、共通に接続されており、それぞれをローカル電源制御ライン（ＶSL）と呼ぶ。ローカル電源制御ライン（ＶSL）は、ワードライン（ＷＬ）とローカルブロックを選択するローカルブロック選択ライン（ＵＳ）とが入力される論理和で制御されている。論理和を得るために、ＯＲ回路４２が各ローカルブロック３２Ａ〜３２Ｊに設けられている。
【００７３】
ローカルブロック選択ライン（ＵＳ）は、列の選択を行うカラムスイッチ選択回路（ＣＳＬゲート）及びセンスアンプと共に、列の制御を行う周辺回路、つまり列方向制御回路４６で駆動されている。行方向は、図１６に示すＳＴＴ−ＳＲＡＭ３０と同様に、行方向制御回路４４により制御されている。
【００７４】
図１８は、パワーセーブ機能を備えたＳＴＴ−ＳＲＡＭの別の変形例５０を示すブロック図である。メモリセルアレイ５２の各メモリセルは、図１に示すｎ型ＭＯＳＦＥＴから構成されている。
図１８に示すＳＴＴ−ＳＲＡＭ５０は、電源制御ライン（ＶPL）を分割してワードライン（ＷＬ）とローカルブロック選択ライン（ＵＳ）の論理積で駆動する構成を有している。具体的には、メモリセルアレイの各行が所定の列数でローカルブロック５２Ａ〜５２Ｊに分割されている。各ローカルブロック５２Ａ〜５２Ｊの電源制御ライン（ＶPL）は、共通に接続されており、それぞれをローカル電源制御ラインＶPLと呼ぶ。ローカル電源制御ライン（ＶPL）は、ワード線ライン（ＷＬ）とローカルブロック５２Ａ〜５２Ｊを選択するローカルブロック選択ライン（ＵＳ）とが入力される論理積で制御されている。論理積を得るために、ＡＮＤ回路５３が各ローカルブロック５２Ａ〜５２Ｊに設けられている。ローカルブロック選択ライン（ＵＳ）は、列の選択を行うカラムスイッチ選択回路（ＣＳＬゲート）及びセンスアンプと共に列の制御を行う周辺回路、つまり、列方向制御回路５６で駆動されている。行方向は、図１６に示すＳＴＴ−ＳＲＡＭ３０と同様に、行方向制御回路５４により制御されている。
【００７５】
以上説明したように、書き込みや読み出しを行っていない大部分のセルに対してパワー制御を行うことで、動作電流を大幅に削減できると共に、待機時電流をゼロにすることが可能となる。
【００７６】
（製造方法）
次に、本発明の図１０のｐＭＯＳＦＥＴを用いたメモリセル１０に対応する半導体記憶装置の製造方法について説明する。
最初に、Ｓｉ等の半導体からなる基板上に半導体記憶装置のＭＴＪ素子１６，１８以外の回路をＣＭＯＳプロセスで形成し、その後で、スピン注入型のＭＴＪ素子１６，１８を形成する。
具体的には、インバータ回路等を形成した後、インバータ回路１２，１４のドレイン電極を露出させ、ドレイン電極上にＭＴＪ素子１６，１８となる固定層１６Ａ，１８Ａとトンネル障壁層１６Ｃ，１８Ｃと自由層１６Ｂ，１８Ｂとの順に形成する。ＭＴＪ素子１６，１８の最上層は自由層１６Ｂ，１８Ｂである。自由層１６Ｂ，１８Ｂは強磁性層を複数層積層した層としてもよい。
次に、基板の全面に層間絶縁層を堆積し、ＭＴＪ素子１６，１８の自由層１６Ｂ，１８Ｂと半導体記憶装置の電源制御ライン（ＶSL）とを、フォトリソグラフィーと層間絶縁層のエッチングとによって開孔する。
次に、層間絶縁層上に所定の厚さの金属膜をスパッタ法などにより堆積し、ＭＴＪ素子１６，１８の自由層１６Ｂ，１８Ｂと半導体記憶装置の電源制御ライン（ＶSL）とを接続する金属膜以外は選択エッチングによって除去する。この工程で、ＭＴＪ素子１６，１８の自由層１６Ｂ，１８Ｂが半導体記憶装置の電源制御ライン（ＶSL）に接続される。
【００７７】
図１のメモリセル１に対応する半導体記憶装置を製造する方法も上記の方法に準ずるが、ＭＴＪ素子６，８の最上層を固定層１６Ａ，１８Ａとするか、あるいは、ＭＴＪ素子６，８の最上層が自由層１６Ｂ，１８Ｂの場合には、電源制御ライン（ＶPL）を、ＭＴＪ素子１６，１８の下側の電極（固定層１６Ａ，１８Ａ）に下部配線を用いて供給することで実現できる。
最後に保護膜（パッシベーション）を形成する。
【００７８】
上記の各材料の堆積には、スパッタ法やＣＶＤ法以外には、蒸着法、ＭＢＥ法、レーザアブレーション法などの通常の薄膜成膜法を用いることができる。所定の形状の電極や集積回路の配線を形成するためのマスク工程には、光露光やＥＢ露光などを用いることができる。
【００７９】
図１９は、製作したＭＴＪ素子１６の断面の透過型電子顕微鏡（ＴＥＭ）像である。図１９に示すように、製作したＭＴＪ素子１６は、ＣｏＦｅＢからなる固定層１６Ａと、ＭｇＯからなるトンネル障壁層１６Ｃと、ＣｏＦｅＢからなる自由層１６Ｂと、Ｔａ層とを含む層順に積層された構造を有している。
【００８０】
図２０は、製作したＭＴＪ素子１６の電流電圧特性を示す図である。図２０の縦軸は電圧（Ｖ）で、縦軸は電流（μＡ）である。ＭＴＪ素子の寸法は、１００ｎｍ×２００ｎｍである。
図２０に示すように、製作したＭＴＪ素子１６では、固定層１６Ａから自由１６Ｂ層へ電流を流すと固定層１６Ａと自由層１６Ｂの磁化は反平行状態で抵抗が高いことが分かる。固定層１６Ａから自由層１６Ｂへの電流を反転すると固定層１６Ａと自由層１６Ｂの磁化は平行状態となり、抵抗が低くなることとが分かる。
【００８１】
図２１は、ＭＴＪ素子６とｎ型ＭＯＳＦＥＴ７からなるインバータ２の電流電圧特性の一例を示す図であり、（ａ）は電流電圧特性、（ｂ）はインバータ２の回路図である。図２１（ａ）の縦横は電圧（Ｖ）、縦軸は電流（μＡ）である。ｎ型ＭＯＳＦＥＴ７のチャンネル幅（Ｗ）は３μｍであり、ゲート長（Ｌg）は１４０ｎｍである。
図２１に示すように、負荷の抵抗が１．２ｋΩの場合の線形抵抗負荷の直線も参考のために記載されている。入力電圧ＶINが０．７Ｖで、ＭＴＪ素子６が平行から反平行に変化することが分かる。
【００８２】
図２２は、“０”状態におけるメモリセル１のスタティックノイズマージン（Static Noise Margin、以下ＳＮＲと呼ぶ。）を測定した図であり、図２３は、“１”状態におけるメモリセルのＳＮＲを測定した図である。図の横軸は記憶ノード（ＳＮ）の電圧（Ｖ）、縦軸は記憶ノードバー（／ＳＮ）の電圧（Ｖ）である。“０”状態は、メモリセルの記憶ノード（ＳＮ）が低レベルであり、“１”状態は、メモリセルの記憶ノード（ＳＮ）が高レベルである。
図２２及び図２３はバタフライカーブとも呼ばれている。本発明のメモリセル１のＳＮＲは、図２３の右上の正方形及び図２４の左下の正方形から何れも０．３４Ｖとなり、大きなＮＭＲが得られた。この値は、線形抵抗負荷を持つＳＲＡＭより得られる０．２７Ｖよりも２５％以上大きい値である。
【００８３】
（メモリセルの縮小）
現状のスピン注入型のＭＴＪ素子６では、この素子の直径が１００ｎｍの場合にスピン注入型磁化反転には数百μＡの電流を流さなければならない。このような電流を流すためには、ＭＴＪ素子６に接続されるｎ型のＭＯＳＦＥＴ７としては、ゲート長（Ｌｇ）が１００ｎｍの場合、チャンネル幅（Ｗ）として約１μｍの大きさが必要となる。ＭＴＪ素子６、１６の縮小により、メモリセル１、１０に用いるｎ型やｐ型のＭＯＳＦＥＴ７，１７のチャンネル幅の縮小が可能となる。
【００８４】
（ＭＴＪ素子のトンネル障壁層の厚さ）
メモリセル１０の縮小は、ＭＴＪ素子６のトンネル障壁層の厚さを薄くすることによっても実現できる。
図２４は、製作したＭＴＪ素子６のトンネル障壁層の厚さとＲＡとの関係を示す図である。ＲＡは、ＭＴＪ素子６の抵抗Ｒとその面積Ａとの積である。図２４の縦横はトンネル障壁層６Ｃの厚さ（ｎｍ）であり、縦軸はＲＡ（Ωμｍ2）である。
図２４に示すように、トンネル障壁層６ＣとなるＭｇＯ層の厚さを２．５ｎｍから約０．７ｎｍに変えた場合、ＭＴＪ素子６のＲＡの対数をとったものは、直線的に変化することが分かる。つまり、ＲＡはトンネル障壁層６Ｃの厚さを減少させると指数関数的に減少する。このため、本発明のメモリセルの寸法縮小には、ＭＴＪ素子６の直径を縮小すると共に、ＭＴＪ素子６のトンネル障壁層６Ｃの厚さを減少させることが有効である。
【００８５】
（メモリセルのシミュレーション）
メモリセル１に使用する駆動用のｎ型ＭＯＳＦＥＴ７の最小チャンネル幅（Ｗmin）をシミュレーションした。
図２５は、ｎ型ＭＯＳＦＥＴ７の最小チャンネル幅とゲート長との関係を示す図で、縦横はゲート幅（Ｌｇ（ｎｍ）、縦軸は最小チャンネル幅（Ｗmin（ｎｍ）である。図２５には、以下の縮小則（１）〜（３）を用いた。
（１）ＭＴＪ素子６の寸法とトンネル障壁層６Ｃの厚さ（１．１ｎｍ〜０．８ｎｍ
（ＲＡは７．８５Ωμｍ2〜３．０４μｍ2））
（２）トンネル障壁層６Ｃの厚さを変えない縮小則（トンネル障壁層６Ｃの厚さは
１．１ｎｍ。ＲＡは７．８５Ωμｍ2）
（３）抵抗一定の縮小則（トンネル障壁層６Ｃの厚さは１．１ｎｍ〜０．５ｎｍ。
ＲＡは７．８５Ωμｍ2〜０．２３μｍ2）
ここで、ＭＴＪ素子６のＴＭＲ比は１００％と仮定した。
【００８６】
図２５に示すように、上記した縮小則（１）による縮小が、ゲート長（Ｌｇ）に対して、最も効果的にｎ型ＭＯＳＦＥＴの最小チャンネル幅（Ｗmin）を短縮できる、つまり、メモリセルの微細化ができることが判明した。Ｌｇは、ほぼ最小加工寸法Ｆ（ｎｍ）に対応する。従って、縮小則（１）を適用すると、Ｌｇが５０ｎｍ、３５ｎｍ、２５ｎｍ、１７ｎｍの場合の最小チャンネル幅（Ｗmin）は、それぞれ、約１００ｎｍ、３５ｎｍ、２５ｎｍ、１８ｎｍ程度となる。最小加工寸法が４５ｎｍの場合、Ｌｇは５０ｎｍ程度となる。この場合Ｗは１００ｎｍであるので、チャンネル幅（Ｗ）はゲート長（Ｌｇ）の２倍である。この値は、従来の６トランジスタからなるＳＲＡＭにおけるチャンネル幅（Ｗ）とゲート長（Ｌｇ）の値と同じである。
【００８７】
（メモリセルのレイアウト例）
図２６は、最小加工寸法Ｆが４５ｎｍの場合のメモリセルパターンの一例である。図２６に示すように、ＭＴＪ素子はｎ型ＭＯＳＦＥＴ７のドレイン電極上に形成されている。図２６から、メモリセルパターンは、７Ｆ×１３Ｆ＝９１Ｆ2で実現できる。
これから、本発明のメモリセル１は、最小加工寸法Ｆが４５ｎｍの場合に、従来の６トランジスタからなるＳＲＡＭ（非特許文献３参照）の約４２％の面積とし得ることが分かる。
【００８８】
（メモリセルの製作例）
図２７は、最小加工寸法４５ｎｍで製作した１ＭビットのＳＴＴ−ＳＲＡＭを示す図で、（ａ）はメモリセル１の断面の走査型電子顕微鏡（ＳＥＭ）像、（ｂ）は（ａ）の説明図である。
図２７に示すように、メモリセル１はｐ基板７０に形成され、図示しない周辺回路と共にＣＭＯＳ工程で形成される第１及び第２の駆動用ｎ型ＭＯＳＦＥＴ７１，７２と、多層配線層７３と、ＭＴＪ素子６，８とが、この順に形成されていることが分かる。具体的には、図２７（ｂ）に示すように、第１及び第２の駆動用ｎ型ＭＯＳＦＥＴ７１，７２にはポリシリコンゲート８１，８２が配設されている。多層配線層７３は、層間絶縁層７５、ヴィアホール７６，７７及び金属配線層７８から構成されている。第１の駆動用ｎ型ＭＯＳＦＥＴ７１のドレイン７４は、ヴィアホール７６によりＭＴＪ素子６の自由層に接続されている。第２の駆動用ｎ型ＭＯＳＦＥＴ７２のドレイン７９は、ヴィアホール７７によりＭＴＪ素子８の自由層に接続されている。
【００８９】
本発明は、上記実施の形態に限定されるものではなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。
【符号の説明】
【００９０】
１，１０：メモリセル
２：第１のインバータ
３：第１の転送用ｎ型ＭＯＳＦＥＴ
４：第２のインバータ
５：第２の転送用ｎ型ＭＯＳＦＥＴ
６：第１のスピン注入型ＭＴＪ素子
７：第１の駆動用ｎ型ＭＯＳＦＥＴ
８：第２のスピン注入型ＭＴＪ素子
９：第２の駆動用ｎ型ＭＯＳＦＥＴ
１２：第３のインバータ
１３：第１の転送用ｐ型ＭＯＳＦＥＴ
１４：第４のインバータ
１５：第２の転送用ｐ型ＭＯＳＦＥＴ
１６：第３のスピン注入型ＭＴＪ素子
１７：第１の駆動用ｐ型ＭＯＳＦＥＴ
１８：第４のスピン注入型ＭＴＪ素子
１９：第２の駆動用ｐ型ＭＯＳＦＥＴ
２２，２３：トランスファーゲート
２４：書き込み回路ＷＲＴ
３０，４０，５０：ＳＴＴ−ＳＲＡＭ
３２：メモリセルアレイ
３４，４４、５４：行方向制御回路
３６、４６、５６：列方向制御回路
４２：ＯＲ回路
５３：ＡＮＤ回路
６０：ＭＴＪ素子
６１：トンネル障壁層
６２：固定層
６３：自由層
６４：上部電極
６５：下部電極
７０：ｐ基板
７１：第１の駆動用ｎ型ＭＯＳＦＥＴ
７２：第２の駆動用ｎ型ＭＯＳＦＥＴ
７３：多層配線層
７４，７９：ドレイン
７５：層間絶縁層
７６，７７：ヴィアホール
７８：金属配線層
８１，８２：ポリシリコンゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２０】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２８】
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【図２９】
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【図１９】
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【図２１】
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【図２６】
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【図２７】
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