(57)【特許請求の範囲】
【請求項１】
基板上に、メモリセルアレイ領域及びメモリセル駆動回路領域を含むメモリマクロ領域と、機能回路を含む複数の機能回路領域と、を有する半導体集積回路装置において、
前記複数の機能回路領域間、及び、前記メモリマクロ領域と前記複数の機能回路領域との間に配置されるとともにダミーパターンを含むダミーパターン領域を備え、
前記ダミーパターンは、前記メモリセルアレイ領域におけるメモリセルパターンの拡散層及びゲート電極と同等のパターンであり、
前記ダミーパターン領域における前記ダミー拡散層及び前記ダミーゲート電極の面積率は、前記メモリセルアレイ領域における前記拡散層及び前記ゲート電極の面積率と同等以上であり、
前記メモリマクロ領域は、複数存在し、
前記ダミーパターンは、前記メモリマクロ領域のうち面積が大きい方のメモリマクロ領域に配置されたメモリセルパターンの拡散層及びゲート電極と同等のパターンであることを特徴とする半導体集積回路装置。
【請求項２】
前記同等のパターンは、同じ平面マスクデータ、又は形成時に同じ形状であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記ダミーパターンは、複数ビット分の前記メモリセルパターンと同じパターンを繰り返し複数個並べたものであることを特徴とする請求項１又は２記載の半導体集積回路装置。
【請求項４】
前記ダミーパターンは、前記複数の機能回路領域内にも配置されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体集積回路装置。
【請求項５】
前記ダミーパターンの繰り返し単位の面積Ｓは、一辺が１００μｍ以上かつ２００μｍ以下の正方形を含む矩形の面積であり、
前記ダミー拡散層の面積Ｓａｄは、０．２＜Ｓａｄ／Ｓ＜０．７を満たし、
前記ダミーゲート電極の面積Ｓａｇは、０．２＜Ｓａｇ／Ｓ＜０．７を満たし、
前記ダミー拡散層の面積と前記ダミーゲート電極の面積の和Ｓａｄ＋Ｓａｇは、０．５＜（Ｓａｄ＋Ｓａｇ）／Ｓの関係を満たすことを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
前記ダミーパターンにおける所定の前記ダミー拡散層及び前記ダミーゲート電極は、ＭＩＳ容量素子又はＭＩＳＦＥＴとして動作することを特徴とする請求項１記載の半導体集積回路装置。
【請求項７】
前記ダミーゲート電極は、同じウェルの領域内に複数存在し、
各前記ダミーゲート電極は、同工程層の追加配線で接続されていることを特徴とする請求項６記載の半導体集積回路装置。
【請求項８】
前記ダミーパターンにおける所定の前記ダミー拡散層及び前記ダミーゲート電極は、所定電位の配線に接続されていることを特徴とする請求項１乃至７のいずれか一に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にメモリマクロ領域及び機能回路領域を有する半導体集積回路装置に関し、特に、半導体基板上のメモリマクロ領域及び機能回路領域外にダミーパターン領域を有する半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体基板上にメモリマクロ領域及び機能回路領域を有する半導体集積回路装置においては、機能回路領域間にダミーパターンが設けられているものがある。このようなダミーパターンのうち、素子分離領域、拡散層、ゲート電極を含むダミーパターンとして、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）時のディッシング対策用のダミーパターン（以下、「ＣＭＰ対策用ダミーパターン」という）や、短時間光アニール（例えば、ＦＬＡ：Flash Lamp Anneal）工程での熱の均等化のためのダミーパターン（以下、「短時間光アニール対策用ダミーパターン」という）が知られている。
【０００３】
ＣＭＰ対策用ダミーパターンに関する技術として、例えば、特許文献１において、半導体基板上の機能回路領域と、前記機能回路領域外に形成されたダミー拡散層とダミーゲート電極からなるダミーＭＯＳＦＥＴパターンを備え、前記ダミーＭＯＳＦＥＴパターンを含む所定区画単位で前記ダミーＭＯＳＦＥＴパターンが複数配置され、前記ダミーＭＯＳＦＥＴパターンは、前記所定区画単位内において、前記ダミー拡散層と前記ダミーゲート電極のそれぞれのデータ率が一定の値となるように構成されている半導体集積回路装置が開示されている。このダミーＭＯＳＦＥＴパターンは、単にダミーパターンとして拡散層やゲート電極を設けるのではなく、面積率を考慮しながら、拡散層とゲート電極をセットでＭＯＳＦＥＴを構成することが可能なダミーパターンを設けて予備のＭＯＳＦＥＴとして利用したり、ＭＯＳＦＥＴとして使わない場合においても、ウェル電位拡散層や基板電位拡散層とすることでラッチアップ対策としたり、容量素子として利用したりしている。なお、特許文献１には、短時間光アニール対策用ダミーパターンとしては何ら記載されていない。
【０００４】
短時間光アニール対策用ダミーパターンに関する技術として、例えば、特許文献２において、（ａ）半導体基板に素子分離領域を形成することによって、素子分離領域に囲まれた活性領域を画定し、活性領域上方にゲート電極を形成すると共に素子分離領域上に配線を形成し、不純物をイオン注入し、光を照射してイオン注入した不純物を活性化することによって得られる半導体装置の設計データを準備する工程と、（ｂ）半導体基板の平面内において厚さ方向の一次元構造を分類し、各一次元構造毎に入射光の反射率と面積密度とを加重平均した値と、異なる光学的特性の領域が形成する三次元構造の境界面の側面の面積と該三次元構造に依存する係数を加重平均した値とを用いて半導体基板の表面内における実効的光吸収率の二次元分布を求める工程と、を含む半導体装置の製造方法が開示されている。この半導体装置の製造方法では、光の吸収率と特性ばらつきデータからレイアウト（ダミーパターン）を決定している。また、この半導体装置の製造方法では、面積密度の高いＳＲＡＭ領域と回路ブロックの間に設けるダミーパターンのポリシリコン密度を高くしている。また、この半導体装置の製造方法では、短時間光アニール対策ダミーパターンを設計するのに、ＳＴＩ深さやゲート電極の高さなどの側面を考慮している。なお、特許文献２には、ＣＭＰ対策用ダミーパターンとしては何ら記載されていない。
【０００５】
また、短時間光アニール対策用ダミーパターンに関する技術として、特許文献３において、半導体集積回路装置のレイアウトを複数の局所領域に分割し、前記半導体集積回路装置を形成する半導体ウェハー表面おいて素子分離層が露出した領域の面積が、前記局所領域の面積に占める比率を、前記局所領域毎に計算し、前記比率に基づいて前記半導体集積回路装置のレイアウトを検証する半導体集積回路装置のレイアウト検証方法が開示されている。この半導体集積回路装置のレイアウト検証方法では、局所領域における素子分離領域が露出した割合を考慮して、短時間光アニール対策用ダミーパターンを配置している。なお、特許文献３には、ＣＭＰ対策用ダミーパターンとしては何ら記載されていない。
【０００６】
その他、ダミーパターンを機能回路領域間に設けるものではないが、ダミーパターンとセルアレイとの関係に関して、特許文献４には、加工精度向上に関して、ローディング効果防止のためのメモリダミーパターンを配置することが開示されている。また、特許文献５には、加工精度向上のために設けられたダミーパターンを容量素子（バイパスコンデンサ）として利用することが開示されている。また、特許文献６には、パターニング時の露光対策にダミーパターンを設けたものが開示されている。なお、特許文献４〜６には、ＣＭＰ対策用ダミーパターン及び短時間光アニール対策用ダミーパターンとしては何ら記載されていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２５０７０５号公報
【特許文献２】特開２００９−２９００６０号公報
【特許文献３】特開２０１０−３９４９号公報
【特許文献４】特開２００４−４７６４３号公報
【特許文献５】特開２００４−６９９９３号公報
【特許文献６】特開平１１−２６５８９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＣＭＰ対策及び短時間光アニール対策の２つの対策を同時に考慮したダミーパターンについては知られていない。特許文献１〜３に記載のダミーパターンはすべて、ＣＭＰ対策と短時間光アニール対策の両方の対策が同時に考慮されておらず、両対策に対するダミーパターンとしては最適化されていない。
【０００９】
また、特許文献２、３に記載のダミーパターンにおいては、短時間光アニール対策用ダミーパターンを構成するのに一定のルールで最適化を行うことが述べられているが、特許文献２に記載のダミーパターンでは、最適化を行うには、前もって特性ばらつきを調べておく必要があり、特許文献３に記載のダミーパターンでは、局所領域が機能回路ブロックの内と外でどのように扱うのか不明であり、特許文献２、３においては具体的にどのようなパターンをダミーパターンとするのか等が記載されていない。そのため、特許文献２、３に記載のダミーパターンは、どちらも短時間光アニール対策用ダミーパターンを簡単に決定できず、設計工数が掛かってしまうという問題も残されている。
【００１０】
したがって、従来においては、設計工数をほとんど掛けないで、ＣＭＰ対策及び短時間光アニール対策の両対策に最適化されたダミーパターンを有するものがなかった。
【課題を解決するための手段】
【００１１】
本発明の第１の視点においては、基板上に、メモリセルアレイ領域及びメモリセル駆動回路領域を含むメモリマクロ領域と、機能回路を含む複数の機能回路領域と、を有する半導体集積回路装置において、前記複数の機能回路領域間、及び、前記メモリマクロ領域と前記複数の機能回路領域との間に配置されるとともにダミーパターンを含むダミーパターン領域を備え、前記ダミーパターンは、前記メモリセルアレイ領域におけるメモリセルパターンの拡散層及びゲート電極と同等のパターンであり、前記ダミーパターン領域における前記ダミー拡散層及び前記ダミーゲート電極の面積率は、前記メモリセルアレイ領域における前記拡散層及び前記ゲート電極の面積率と同等以上であり、前記メモリマクロ領域は、複数存在し、前記ダミーパターンは、前記メモリマクロ領域のうち面積が大きい方のメモリマクロ領域に配置されたメモリセルパターンの拡散層及びゲート電極と同等のパターンであることを特徴とする。
【００１２】
本発明の前記半導体集積回路装置において、前記同等のパターンは、同じ平面マスクデータ、又は形成時に同じ形状であることが好ましい。
【００１３】
本発明の前記半導体集積回路装置において、前記ダミーパターンは、複数ビット分の前記メモリセルパターンと同じパターンを繰り返し複数個並べたものであることが好ましい。
【００１４】
本発明の前記半導体集積回路装置において、前記ダミーパターンは、前記複数の機能回路領域内にも配置されていることが好ましい。
【００１５】
本発明の前記半導体集積回路装置において、前記ダミーパターンの繰り返し単位の面積Ｓは、一辺が１００μｍ以上かつ２００μｍ以下の正方形を含む矩形の面積であり、前記ダミー拡散層の面積Ｓａｄは、０．２＜Ｓａｄ／Ｓ＜０．７を満たし、前記ダミーゲート電極の面積Ｓａｇは、０．２＜Ｓａｇ／Ｓ＜０．７を満たし、前記ダミー拡散層の面積と前記ダミーゲート電極の面積の和Ｓａｄ＋Ｓａｇは、０．５＜（Ｓａｄ＋Ｓａｇ）／Ｓの関係を満たすことが好ましい。
【００１７】
本発明の前記半導体集積回路装置において、前記ダミーパターンにおける所定の前記ダミー拡散層及び前記ダミーゲート電極は、ＭＩＳ容量素子又はＭＩＳＦＥＴとして動作することが好ましい。
【００１８】
本発明の前記半導体集積回路装置において、前記ダミーゲート電極は、同じウェルの領域内に複数存在し、各前記ダミーゲート電極は、同工程層の追加配線で接続されていることが好ましい。
【００１９】
本発明の前記半導体集積回路装置において、前記ダミーパターンにおける所定の前記ダミー拡散層及び前記ダミーゲート電極は、所定電位の配線に接続されていることが好ましい。
【００２０】
本発明の第２の視点においては、基板上に、基本回路パターンを含む基本回路領域と、機能回路を含む複数の機能回路領域と、を有する半導体集積回路装置において、前記複数の機能回路領域間、及び、前記基本回路領域と前記複数の機能回路領域との間に配置されるとともにダミーパターンを含むダミーパターン領域を備え、前記ダミーパターンは、前記基本回路領域における前記基本回路パターンの拡散層及びゲート電極と同等のダミー拡散層及びダミーゲート電極を含むパターンであり、前記ダミーパターン領域における前記ダミー拡散層及び前記ダミーゲート電極の面積率は、前記基本回路領域における前記拡散層及び前記ゲート電極の面積率と同等以上であることを特徴とする。
【００２１】
本発明の前記半導体集積回路装置において、前記基本回路は、フリップフロップ回路、又はゲートアレイ用の基本セルであることが好ましい。
【発明の効果】
【００２２】
本発明によれば、工数を掛けないで、ＣＭＰ対策、短時間光アニール対策の両対策に対応したダミーパターンを提供することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１に係る半導体集積回路装置のレイアウトを模式的に示した平面図である。
【図２】本発明の実施例１に係る半導体集積回路装置におけるメモリセルパターンとダミーパターンと関係を模式的に図である。
【図３】本発明の実施例１に係る半導体集積回路装置における２ビット分のメモリセルパターン（ダミーパターン）の構成の一例を模式的に示した平面図である。
【図４】本発明の実施例１に係る半導体集積回路装置を加熱及び放冷したときの温度と時間の関係を模式的に示したグラフである。
【図５】本発明の実施例２に係る半導体集積回路装置における２ビット分のメモリセルパターンの構成の一例を模式的に示した平面図である。
【図６】本発明の実施例２に係る半導体集積回路装置における２ビット分のダミーパターンの構成の一例を模式的に示した平面図である。
【発明を実施するための形態】
【００２４】
本発明の実施形態に係る半導体集積回路装置では、基板上に、メモリセルアレイ領域及びメモリセル駆動回路領域を含むメモリマクロ領域（図１の１０）と、機能回路を含む複数の機能回路領域（図１の２０）と、を有する半導体集積回路装置（図１の１）において、前記複数の機能回路領域間、及び、前記メモリマクロ領域と前記複数の機能回路領域との間に配置されるとともにダミーパターン（図３の４１）を含むダミーパターン領域（図１の４０）を備え、前記ダミーパターンは、前記メモリセルアレイ領域におけるメモリセルパターン（図３の１１）の拡散層（図３の１２、１３）及びゲート電極（図３の１４）と同等のパターンであり、前記ダミーパターン領域における前記ダミー拡散層及び前記ダミーゲート電極の面積率は、前記メモリセルアレイ領域における前記拡散層及び前記ゲート電極の面積率と同等以上であり、前記メモリマクロ領域は、複数存在し、前記ダミーパターンは、前記メモリマクロ領域のうち面積が大きい方のメモリマクロ領域に配置されたメモリセルパターンの拡散層及びゲート電極と同等のパターンである。
【００２５】
ここで、本発明の面積率は、所定回路領域内拡散層面積／所定回路領域面積、所定回路領域内ゲート電極面積／所定回路領域面積、（所定回路領域内拡散層面積＋所定回路領域内ゲート電極面積）／所定回路領域面積で定義する。例えば、機能回路の面積率を考える場合は、機能回路領域面積Ｓ、機能回路内に含まれる拡散層面積Ｓｄ、ゲート電極面積Ｓｇとすると、拡散層の面積率はＳｄ／Ｓ、ゲート電極の面積率はＳｇ／Ｓで表され、拡散層とゲート電極を合わせた面積率は、（Ｓｄ＋Ｓｇ）／Ｓで表される。また、ダミーパターンが複数のメモリセルから構成されている場合の面積率は、複数のメモリセルの面積Ｓｃ、ダミーパターン（複数のメモリセル）に含まれる拡散層の面積をＳｄｃ、ゲート電極の面積をＳｇｃすると、拡散層の面積率はＳｄｃ／Ｓｃ、ゲート電極の面積率はＳｇｃ／Ｓｃで表され、拡散層とゲート電極を合わせた面積率は、（Ｓｄｃ＋Ｓｇｃ）／Ｓｃで表される。
【００２６】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【実施例１】
【００２７】
本発明の実施例１に係る半導体集積回路装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体集積回路装置のレイアウトを模式的に示した平面図である。図２は、本発明の実施例１に係る半導体集積回路装置におけるメモリセルパターンとダミーパターンと関係を模式的に図である。図３は、本発明の実施例１に係る半導体集積回路装置における２ビット分のメモリセルパターン（ダミーパターン）の構成の一例を模式的に示した平面図である。
【００２８】
図１を参照すると、実施例１に係る半導体集積回路装置は、半導体チップ１の回路が形成された側の面において、メモリマクロ領域１０と、機能回路領域２０と、入出力回路領域３０と、ダミーパターン領域４０と、を有する。
【００２９】
メモリマクロ領域１０は、メモリセルアレイ領域及びメモリセル駆動回路領域を含む領域である。メモリセルアレイ領域は、メモリマクロ領域１０の中央部において、メモリセルパターン（例えば、図２、図３の１１）が行方向及び列方向に繰り返し配列されたメモリセルアレイが配置された領域である。メモリセルアレイは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含むメモリセルアレイであり、例えば、ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）などのメモリ素子を有する。メモリセル駆動回路領域は、メモリマクロ領域１０の周縁部において、メモリセルアレイを駆動するデコーダ回路、センスアンプ回路等のメモリセル駆動回路が配置された領域であり、通常、メモリセルアレイ領域の周囲に配置されている。メモリマクロ領域１０に周囲には、ダミーパターン領域４０が配置されている。
【００３０】
メモリセルパターン（図２、図３の１１）は、メモリマクロ領域（図１の１０）のメモリセルアレイ領域の１つ当たりの単位メモリセル領域に形成された拡散層（図３の１２、１３）及びゲート電極（図３の１４）からなるパターンである。拡散層１２は、半導体基板におけるＮウェル上に形成されたＰ型の拡散層であり、ＭＩＳＦＥＴにおけるソース・ドレイン領域となる。拡散層１３は、半導体基板におけるＰウェル上に形成されたＮ型の拡散層であり、ＭＩＳＦＥＴにおけるソース・ドレイン領域となる。ゲート電極１４は、少なくともソース・ドレイン領域となる拡散層１２（又は１３）間のチャネル上にゲート絶縁膜（図示せず）を介して形成された電極である。なお、図３では、ＳＲＡＭで構成した時のＳＲＡＭセル２ｂｉｔ分で１つの単位のメモリセルパターン１１を例示している。
【００３１】
機能回路領域２０は、演算、通信等の所定の機能回路が配置された領域であり、半導体チップ１において複数箇所存在する（図１参照）。機能回路領域２０には、機能回路における素子の構成要素である拡散層（図示せず）及びゲート電極（図示せず）が配置されている。機能回路領域２０における拡散層及びゲート電極の合計の面積率は、メモリマクロ領域１０におけるメモリセルパターン（図３の１１）の拡散層（図３の１２、１３）及びゲート電極（図３の１４）の合計の面積率と比べて小さい。機能回路領域２０に周囲には、ダミーパターン領域４０が配置されている。
【００３２】
入出力回路領域３０は、半導体チップ１の周縁部に配置されるとともに、信号、電源の入出力に必要なパッド、バッファ等の入出力回路が配置された領域である。入出力回路領域３０の内周辺に沿ってその内周側にダミーパターン領域４０が配置されている。
【００３３】
ダミーパターン領域（図１の４０）は、少なくとも、複数の機能回路領域（図１の２０）間、メモリマクロ領域（図１の１０）と機能回路領域（図１の２０）との間に配置されるとともにダミーパターン（図２、図３の４１）を含む領域である。ダミーパターン領域４０は、メモリマクロ領域１０及び機能回路領域２０の周囲に配置されるとともに、入出力回路領域３０の内周辺に沿ってその内周側にも配置されている。
【００３４】
ダミーパターン（図２、図３の４１）は、メモリマクロ領域（図１の１０）のメモリセルアレイ領域におけるメモリセルパターン（図２、図３の１１）の拡散層（図３の１２、１３）及びゲート電極（図３の１４）と同等のパターンである。同等のパターンは、同じ平面マスクデータ、又は形成時に同じ形状である。言い換えると、ダミーパターン（図２、図３の４１）は、メモリセルパターン（図２、図３の１１）の拡散層（図３の１２、１３）及びゲート電極（図３の１４）と同じパターン又は形状のダミー拡散層（図３の４２、４３）及びダミーゲート電極（図３の４４）を含むパターンである。ダミー拡散層４２は、半導体基板におけるＮウェル上に形成されたＰ型の拡散層である。ダミー拡散層４３は、半導体基板におけるＰウェル上に形成されたＮ型の拡散層である。ダミーゲート電極４４は、少なくともソース・ドレイン領域となるダミー拡散層４２（又は４３）間のチャネル上にゲート絶縁膜（図示せず）を介して形成された電極である。
【００３５】
ダミーパターン（図２の４１）は、複数ビット分（図２ではｋ bit）のメモリセルパターン（図２の１１）と同じパターンを繰り返し複数個並べたものである。例えば、メモリマクロ領域（図１の１０）においてＤＲＡＭやＳＲＡＭなどのメモリ素子を搭載する場合は、それらのメモリセルパターン（図２の１１ではｋ bit）を複数ビット分合わせたもの（図２ではｋ×ｍ×ｎ bit）を基本のダミーパターン（図２の４１）として、繰り返し複数並べる。なお、ダミーパターン（図２、図３の４１）は、機能回路領域（図１の２０）内の一部に配置されていてもよい。
【００３６】
ダミーパターン領域（図１の４０）におけるダミーパタ−ン（図３の４１）のダミー拡散層（図３の４２、４３）及びダミーゲート電極（図３の４４）の合計の面積率は、メモリマクロ領域（図１の１０）のメモリセルアレイ領域におけるメモリセルパターン（図３の１１）の拡散層（図３の１２、１３）及びゲート電極（図３の１４）の合計の面積率と同等以上（図３では同等）に設定されている。つまり、ダミーパターン（図２の４１）において、半導体チップ（図１の１）内で面積率の高い回路のパターンであるメモリセルパターン（図２の１１）を使用したものである。ここで、面積率は、ダミー拡散層４２、４３及びダミーゲート電極４４の平面（上面）パターンの面積率としてよいが、もちろん、特許文献２と同様にダミーゲート電極４４の側面（側壁面）の面積を考慮したものであってもよい。ダミーゲート電極４４の側面の面積を考慮する場合、素子分離領域（例えば、ＳＴＩ）の深さやダミーゲート電極４４の高さは一定なので、ダミーゲート電極４４の平面の面積に一定数を乗算すれば良いので、特殊なパターンでなければ、面積率として平面の面積率を用いても特に問題ない。
【００３７】
ダミーパターン（図３の４１）の繰り返し単位（図３では２ｂｉｔ分の領域に相当）の面積Ｓは、一辺が１００μｍ以上かつ２００μｍ以下の正方形を含む矩形の面積であり、ダミー拡散層４２、４３の面積Ｓａｄは、０．２＜Ｓａｄ／Ｓ＜０．７を満たし、ダミーゲート電極４４の面積Ｓａｇは、０．２＜Ｓａｇ／Ｓ＜０．７を満たし、ダミー拡散層４２、４３の面積とダミーゲート電極４４の面積の和Ｓａｄ＋Ｓａｇは、０．５＜（Ｓａｄ＋Ｓａｇ）／Ｓの関係を満たすように設定されている。
【００３８】
なお、半導体チップ（図１の１）の各領域（図１の１０、２０、３０、４０）における素子の拡散層及びチャネル領域を除く領域には、素子分離領域（例えば、ＬＯＣＯＳ（local oxidation of silicon）、ＳＴＩ（shallow trench isolation））が形成される。
【００３９】
次に、本発明の実施例１に係る半導体集積回路装置の動作（作用）について図面を用いて説明する。図４は、本発明の実施例１に係る半導体集積回路装置を加熱及び放冷したときの温度と時間の関係を模式的に示したグラフである。
【００４０】
最初に、ＣＭＰ対策、短時間光アニール対策の両対策に最適化されたダミーパターンを構成するために、両対策で要求されるダミーパターンの条件を整理する。
【００４１】
ＣＭＰ対策用ダミーパターンには、特許文献１に記載のダミーパターンのごとく、拡散層とゲート電極の各々で所定の面積率（データ率と記載されている。データ率は２５％〜７５％程度）が必要である。
【００４２】
一方、短時間光アニール対策用ダミーパターンは、熱を均一にするために一定の面積率（ＣＭＰ対策用ダミーパターンと定義を変えても良い。）にすることが必要である。
【００４３】
数秒から数ミリ秒程度のアニール時間によって、熱伝播を考慮する領域が異なり、数秒程度のＲＴＡ（rapid thermal annealing：高温アニール装置）では１ｍｍ□オーダの領域を考慮し、数ミリ秒程度のアニールなら１００μｍ□オーダの領域を考慮する必要がある。特に、数ミリ秒程度のアニールは局所的な面積率の差が温度差を生じさせる。
【００４４】
実施例１では、メモリマクロ領域（図１の１０）のメモリセルアレイ領域におけるメモリセルパターン（図２、図３の１１）の拡散層（図３の１２、１３）及びゲート電極（図３の１４）と同等のパターン又は形状で、かつ、拡散層（図３の１２、１３）及びゲート電極（図３の１４）の面積率と同程度の面積率のダミー拡散層（図３の４２、４３）及びゲート電極（図３の４４）を有するダミーパターン（図２、図３の４１）とすることで、半導体チップ（図１の１）内の熱の均一性が向上する。その理由は以下のごとく考えられる。
【００４５】
今、一定エネルギーの光照射を一定時間、単位時間あたりの熱量Ｑを半導体チップ（図１の１）に照射したとき、チップ温度が上昇すると同時に、チップからの放熱がはじまる。吸熱と放熱は一体で、光照射を停止すれば温度上昇が止まり、時間とともに温度が下がる。ここでは、この事象を簡単化して、［式１］及び［式２］のようにモデル化する。
【００４６】
［式１］
Ｔ＝（α／Ｃ）Ｑ×ｔ＋Ｔ０
※ｔ＝０〜ｔｑ
Ｔ：温度
α：熱吸収率（発熱に関係）
Ｃ：比熱とチップ質量との積の定数
Ｑ：熱量
ｔ：時間
ｔｑ：光照射時間
Ｔ０：ｔ＝０のときのチップ温度（チップ初期温度）
Ｔｑ：ｔ＝ｔｑのときのチップ温度
【００４７】
［式２］
δＴ／δｔ＝Ｔｑ−（β／Ｃ）（Ｔ−Ｔ０）
※ｔ≧ｔｑ
Ｔ：温度
ｔ：時間
Ｔｑ：ｔ＝ｔｑのときのチップ温度
β：熱伝導率（材料からの放熱）
Ｃ：比熱とチップ質量との積の定数
Ｔ０：ｔ＝０のときのチップ温度（チップ初期温度）
【００４８】
ここで、Ｔは温度、ｔは時間を表す。Ｔ０はチップ初期温度、Ｃは比熱と基板質量の積の定数である。チップの構造（面積率）によって、所定領域の吸収率（発熱に関係）αと熱伝導率（材料からの放熱）βが決まるとする。
【００４９】
［式１］は、ｔ＝０から光照射時間ｔｑの時間だけ温度が時間に比例して上昇（同時に放熱もあるがここでは無視している）することを示し、光照射で、温度Ｔ０から温度Ｔｑまで上昇するとする。［式１］は、ｔ＝０〜ｔｑまで有効である。
【００５０】
［式２］は、光照射終了後の冷却（放熱）を表したものである。［式２］をｔ＝ｔｑでＴ＝Ｔｑ（ただし、Ｔｑ＞Ｔ０）として解くと、［式３］のように表すことができる。
【００５１】
［式３］
Ｔ＝｛Ｔｑ（１−Ｃ／β）−Ｔ０｝ｅｘｐ（β／Ｃ）ｅｘｐ（−β×ｔ／Ｃ）＋Ｃ×Ｔｑ／β＋Ｔ０
Ｔ：温度
Ｃ：比熱とチップ質量との積の定数
β：熱伝導率（材料からの放熱）
Ｔ０：ｔ＝０のときのチップ温度（チップ初期温度）
ｔ：時間
Ｔｑ：ｔ＝ｔｑのときのチップ温度
【００５２】
ここで、面積率が大きい場合（素子分離領域（例えば、ＳＴＩ）が少ない場合）は、αの値が小さく、βの値は大きい。αの値が小さい場合には、温度上昇が緩やかになり最高温度Ｔｑも低くなる。βの値が大きい場合には、温度低下が早く短い時間で温度が低くなることを意味する。
【００５３】
図４は、［式１］と［式２］の結果を模式的に示すものである。面積率の高いダミーパターンを設けることで、局所的な温度上昇を抑え、高温状態にある時間を少なくすることができる。このため、結果として、実効アニール温度が均一化できる。
【００５４】
実施例１によれば、チップ内の各領域の中で面積率の高いメモリマクロ領域（図１の１０）のメモリセルアレイ領域のメモリセルパターン（図２、図３の１１）と同等の面積率を有するダミーパターン（図２、図３の４１）をダミーパターン領域（図１の４０）に設けることで、ＣＭＰ対策、短時間光アニール対策の両対策に最適化されたダミーパターン（図２、図３の４１）を提供することができる。また、ダミーパターン（図２、図３の４１）の設計をするのに時間をかけずにすむ。特に、メモリセルパターン（図２の１１）を複数（ｎ×ｍ）個並べたものを基本のダミーパターン（図２の４１）とすれば、ダミーパターン設計時間はほとんど不要となる。多くのＳｏＣ（System-on-a-chip）デバイスはメモリマクロ（特に、メモリセルアレイ）を搭載しているので、実施例１を簡単に適用できる。
【００５５】
ここで、このように簡単にダミーパターンを決めることができるのか検証する。先に示したように、図３はＳＲＡＭセルのレイアウト例である。ここで、拡散層１２、１３（ダミー拡散層４２、４３）とゲート電極１４（ダミーゲート電極４４）の面積率を求める。ＣＭＰ対策用ダミーパターンとしての面積率は拡散層１２、１３（ダミー拡散層４２、４３）の面積率は約３５％（チャネル領域を含む）、ゲート電極１４（ダミーゲート電極４４）の面積率は約３０％である。短時間光アニール対策用ダミーパターンとしての面積率は、約６５％である。拡散層とゲート電極が重なっている領域（ＭＯＳＦＥＴとして動作する時のチャネル領域）を加えない場合は約５５％となる。なお、ＤＲＡＭセルならばＳＲＡＭセルより面積率が大きい。ダミーパターンの大きさは、特にパターン依存が大きいＦＬＡ（Flash Lamp Anneal：フラッシュランプアニール）のような数ｍｓｅｃ程度のアニールに対応させる場合は、１００μｍ〜２００μｍ□程度の範囲を考慮したダミーパターンを用意する。もちろん、機能ブロックの間隔に合わせてこれらのパターンを複数配置しても良いし、小さなダミーパターンを基本パターンとして、必要数繰り返し配置しても良い。
【００５６】
実施例１の効果が特にあるのは、高面積率パターンのメモリマクロ領域（図１の１０）の近くにある機能回路領域（図１の２０）との間にダミーパターン領域（図１の４０）を設ける場合である。
【００５７】
なお、実施例１ではチップ内にメモリマクロ領域が１つ存在する場合について説明したが、チップ内に複数のメモリマクロ領域が存在する場合には、面積が大きい方のメモリマクロ領域に配置されたメモリセルパターンの拡散層及びゲート電極のパターンをダミーパターンとして用いる。また、同一チップに、ＤＲＡＭセルアレイを含むメモリマクロや、ＳＲＡＭセルアレイを含むメモリマクロのような、異なるメモリセルアレイを含むメモリマクロ領域が複数存在する場合には、面積が大きい方のメモリマクロ領域におけるメモリセルパターンの拡散層及びゲート電極のパターンをダミーパターンとして用いる。
【実施例２】
【００５８】
本発明の実施例２に係る半導体集積回路装置について図面を用いて説明する。図５は、本発明の実施例２に係る半導体集積回路装置における２ビット分のメモリセルパターンの構成の一例を模式的に示した平面図である。図６は、本発明の実施例２に係る半導体集積回路装置における２ビット分のダミーパターンの構成の一例を模式的に示した平面図である。
【００５９】
多くのＬＳＩ（Large Scale Integration）では、複数の機能回路領域（図１の２０に相当）間にはダミーパターン以外に、デカップリングコンデンサが設けられる。そこで、実施例２においては、特許文献１と同様に、ダミーパターン（図６の４１）を電気的に動作するものとして利用する。つまり、実施例２では、実施例１のダミーパターン領域（図１の４０に相当）の一部にデカップリングコンデンサ（容量素子）を設けるべく、同じウェルの領域内にある各ダミーゲート電極部４５ａ（４６ａ）を追加配線部４５ｂ（４６ｂ）で接続した容量用ダミーゲート電極４５（４６）、及びダミー拡散層４２、４３を設けたものである（図６参照）。容量用ダミーゲート電極（図６の４５、４６）は、追加配線部（図６の４５ｂ、４６ｂ）を除くダミーゲート電極部（図６の４５ａ、４６ａ）について、メモリマクロ領域（図１の１０に相当）のメモリセルアレイ領域におけるメモリセルパターン（図５の１１）のゲート電極（図５の１４）と同等のパターン又は形状となっている。追加配線部（図６の４５ｂ、４６ｂ）は、ダミーゲート電極部（図６の４５ａ、４６ａ）と同じ層に存在する。ダミー拡散層（図６の４２、４３）については、メモリマクロ領域（図１の１０に相当）のメモリセルアレイ領域におけるメモリセルパターン（図５の１１）の拡散層（図５の１２、１３）と同等のパターン又は形状となっている。その他は、実施例１と同様である。
【００６０】
ダミーパターン４１は、ダミーパターン領域（図１の４０に相当）に配置されている。ダミーパターン４１は、メモリマクロ領域（図１の１０に相当）のメモリセルアレイ領域におけるメモリセルパターン（図５の１１）の拡散層（図５の１２、１３）及びゲート電極（図５の１４）と同等のパターンである。同等のパターンは、同じ平面マスクデータ、又は形成時に同じ形状である。言い換えると、ダミーパターン４１は、メモリセルパターン（図５の１１）の拡散層（図５の１２、１３）及びゲート電極（図５の１４）と同じパターン又は形状のダミー拡散層４２、４３及びダミーゲート電極部４５ａ、４６ａを含むパターンである。ダミー拡散層４２は、半導体基板におけるＮウェル上に形成されたＰ型の拡散層である。ダミー拡散層４３は、半導体基板におけるＰウェル上に形成されたＮ型の拡散層である。ダミーゲート電極部４５ａ（又は４６ａ）は、少なくともソース・ドレイン領域となるダミー拡散層４２（又は４３）間のチャネル上にゲート絶縁膜（図示せず）を介して形成された電極部である。同じ導電型のウェルの領域内における各ダミーゲート電極部４５ａ（又は４６ａ）は、追加配線部４５ｂ（４６ｂ）により共通に接続されている。ダミーゲート電極部４５ａ（又は４６ａ）及び追加配線部４５ｂ（又は４６ｂ）は、容量用ダミーゲート電極４５（又は４６）となる。容量用ダミーゲート電極４５（４６）及びダミー拡散層４２（４３）は、ＭＩＳ容量素子として利用される。容量用ダミーゲート電極４５及びダミー拡散層４２は、ＰＭＩＳＦＥＴを構成する。容量用ダミーゲート電極４６及びダミー拡散層４３は、ＮＭＩＳＦＥＴを構成する。ダミーパターン４１の具体的な利用方法として、例えば、電源−ＧＮＤ間のデカップリング容量とすることが挙げられる。この場合、ダミー拡散層４３と容量用ダミーゲート電極４５にＧＮＤ配線を接続し、ダミー拡散層４２と容量用ダミーゲート電極４６に電源配線を接続するようにしてもよい。
【００６１】
ダミーパターン（図６の４１）は、実施例１（図２）と同様に、複数ビット分（図２ではｋ bit）のメモリセルパターン（図２の１１）と同じパターンを繰り返し複数個並べたものである。また、ダミーパターン領域（図１の４０に相当）におけるダミーパタ−ン（図６の４１）のダミー拡散層（図６の４２、４３）及び容量用ダミーゲート電極（図６の４５，４６）の合計の面積率は、メモリマクロ領域（図１の１０に相当）のメモリセルアレイ領域におけるメモリセルパターン（図５の１１）の拡散層（図５の１２、１３）及びゲート電極（図５の１４）の合計の面積率と同等以上に設定されている図６では、ダミーパタ−ン４１において追加配線部４５ｂ（４６ｂ）を有する分、メモリセルパターン（図５の１１）の面積率よりもダミーパタ−ン４１の面積率の方が大きい。
【００６２】
なお、図６は、ＳＲＡＭ回路のメモリセルパターン（図５の１１）を利用してダミーパターン４１とした例である。ＳＲＡＭ回路のメモリセルパターン（図５の１１）は面積率が高く、図６のようにそのままダミーゲート電極部４５ａ（４６ａ）だけを追加配線部４５ｂ（４６ｂ）で接続しても容量素子として利用できる。このことから、容量素子として、面積率を計算しパターンを設計する必要がない。また、図６では、容量素子としてＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴの両方を利用しているが、どちらか一方又は一部のみを利用するようにしてもよい。
【００６３】
実施例２によれば、実施例１と同様な効果を奏するとともに、設計工数をかけないで、ＣＭＰ対策及び短時間光アニール対策に対応したダミーパターンと容量素子を実現することができる。つまり、ダミーパターンと容量素子を独立に検討すると設計工数がかかるが、実施例２では設計工数がほとんど必要ない。また、容量素子としての容量値も、ダミーパターンひとつ（繰り返し基本パターン）の容量値を計算しておけば、個数倍することで合計容量値が判る。
【実施例３】
【００６４】
本発明の実施例３に係る半導体集積回路装置について説明する。
【００６５】
実施例１、２ではメモリセルアレイが存在することを前提に説明したが、メモリセルアレイが存在しないような場合（図１のメモリマクロ領域１０がない場合）、実施例３では半導体チップ（図１の１に相当）における各機能回路領域（図１の２０）のうち、少なくとも１００μｍ〜数百μｍ□の領域で複数使われるパターン（拡散層及びゲート電極）が高面積率である機能回路パターン（基本回路パターン）を有する機能回路領域を基本回路領域とし、当該基本回路領域における基本回路パターン（拡散層及びゲート電極）と同等のパターン又は形状のダミーパターン（ダミー拡散層及びダミーゲート電極）をダミーパターン領域（図１の４０に相当）に配置している。このような基本回路パターンの例として、フリップフロップ回路（ＦＦ回路）やゲートアレイ用の基本セルが挙げられる。ダミーパターン領域におけるダミーパターン（ダミー拡散層及びダミーゲート電極）の面積率は、基本回路領域における基本回路パターン（拡散層及び記ゲート電極）の面積率と同等以上に設定される。
【００６６】
また、実施例３と同様な考え方として、１つの機能回路領域内で面積率の差が大きい回路パターンが存在する場合、面積率が大きい方の回路パターン（拡散層及びゲート電極）と同等のパターン又は形状のダミーパターン（ダミー拡散層及びダミーゲート電極）をダミーパターン領域（図１の４０に相当）に配置するようにしてもよい。さらに、このような機能回路領域内に隙間（その近傍は面積率が小さい）がある場合、当該隙間にも面積率が大きい方の回路パターン（拡散層及びゲート電極）と同等のパターン又は形状のダミーパターン（ダミー拡散層及びダミーゲート電極）を配置してもよい。
【００６７】
その他の構成は実施例１と同様である。
【００６８】
実施例３によれば、実施例１と同様な効果を奏する。
【００６９】
なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７０】
１  半導体チップ（半導体集積回路装置）
１０  メモリマクロ領域
１１  メモリセルパターン
１２  拡散層（Ｐ型）
１３  拡散層（Ｎ型）
１４  ゲート電極
２０  機能回路領域
３０  入出力回路領域
４０  ダミーパターン領域
４１  ダミーパターン
４２  ダミー拡散層（Ｐ型）
４３  ダミー拡散層（Ｎ型）
４４  ダミーゲート電極
４５  容量用ダミーゲート電極（ＰＭＩＳＦＥＴ）
４５ａ  ダミーゲート電極部
４５ｂ  追加配線部
４６  容量用ダミーゲート電極（ＮＭＩＳＦＥＴ）
４６ａ  ダミーゲート電極部
４６ｂ  追加配線部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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