(57)【特許請求の範囲】
【請求項１】
画像データをラインごとに可逆圧縮する可逆圧縮手段と、
再構成可能回路上に、前記可逆圧縮手段の可逆圧縮により得られた圧縮データを保持するための第１のラインメモリと当該圧縮データを伸長するための伸長回路とを含む第１の構成と、非圧縮の前記画像データを保持するための第２のラインメモリを含む第２の構成と、を選択的に構成する制御を行う構成制御手段であって、前記第１のラインメモリの容量は、前記第１の構成の回路規模が前記第２の構成の回路規模以下となるように定められていることを特徴とする構成制御手段と、
処理単位の画像データ内の各ラインを前記可逆圧縮手段で圧縮した場合のラインごとの圧縮データのデータサイズの最大値を判定する最大値判定手段と、
前記最大値判定手段が判定した前記最大値が前記第１のラインメモリの容量に対応するあらかじめ定められた閾値以下である場合には、前記構成制御手段に対して前記第１の構成を前記再構成回路上に構成するよう指示すると共に、前記画像データの前記可逆圧縮手段による圧縮データを、前記第１のラインメモリを介して画像処理回路に出力し、前記最大値判定手段が判定した前記最大値が前記閾値を上回る場合には、前記構成制御手段に対して前記第２の構成を前記再構成回路上に構成するよう指示すると共に、非圧縮の前記画像データを、前記第２のラインメモリを介して前記画像処理回路に出力するよう制御する出力制御手段と、
を備える画像データ処理装置。
【請求項２】
前記構成制御手段は、前記第１のラインメモリの容量が異なる複数の前記第１の構成を選択的に前記再構成可能回路上に構成可能であり、
前記出力制御手段は、複数の前記第１の構成のうち前記第１のラインメモリの容量が前記最大値判定手段により判定された前記最大値以上であるものの中で、前記第１のラインメモリの容量が最小である第１の構成を、前記構成制御手段に構成させる、
ことを特徴とする請求項１に記載の画像データ処理装置。
【請求項３】
前記最大値判定手段は、前記可逆圧縮手段に対して前記処理単位の画像データをラインごとに圧縮させ、この圧縮により得られた各ラインの圧縮データのデータサイズから前記最大値を判定し、
前記出力制御手段は、前記最大値判定手段が判定した前記最大値が前記閾値以下である場合には、前記最大値判定手段の判定のための圧縮により得られた前記圧縮データを保存しておき、当該処理単位の画像データについて前記画像処理回路に処理させる際に、保存しておいた前記圧縮データを前記第１のラインメモリを介して前記画像処理回路に出力する、
ことを特徴とする請求項１〜２のいずれか１項に記載の画像データ処理装置。
【請求項４】
前記出力制御手段がある処理単位の画像データ又は圧縮データを前記第１のラインメモリ又は前記第２のラインメモリを介して前記画像処理回路に出力している間に、前記可逆圧縮手段及び前記最大値判定手段が後続の別の処理単位についての圧縮及び前記最大値の判定を行う、
ことを特徴とする請求項３に記載の画像データ処理装置。
【請求項５】
前記再構成可能回路上に構成されたラインメモリを必要としない処理を行う第３の回路構成に、ある処理単位についての処理を実行させている間に、前記可逆圧縮手段及び前記最大値判定手段がその処理単位より前の処理単位についての圧縮及び前記最大値の判定を行う、
ことを特徴とする請求項３又は４に記載の画像データ処理装置。
【請求項６】
コンピュータを、
画像データをラインごとに可逆圧縮する可逆圧縮手段、
再構成可能回路上に、前記可逆圧縮手段の可逆圧縮により得られた圧縮データを保持するための第１のラインメモリと当該圧縮データを伸長するための伸長回路とを含む第１の構成と、非圧縮の前記画像データを保持するための第２のラインメモリを含む第２の構成と、を選択的に構成する制御を行う構成制御手段であって、前記第１のラインメモリの容量は、前記第１の構成の回路規模が前記第２の構成の回路規模以下となるように定められていることを特徴とする構成制御手段、
処理単位の画像データ内の各ラインを前記可逆圧縮手段で圧縮した場合のラインごとの圧縮データのデータサイズの最大値を判定する最大値判定手段、
前記最大値判定手段が判定した前記最大値が前記第１のラインメモリの容量に対応するあらかじめ定められた閾値以下である場合には、前記構成制御手段に対して前記第１の構成を前記再構成回路上に構成するよう指示すると共に、前記画像データの前記可逆圧縮手段による圧縮データを、前記第１のラインメモリを介して画像処理回路に出力し、前記最大値判定手段が判定した前記最大値が前記閾値を上回る場合には、前記構成制御手段に対して前記第２の構成を前記再構成回路上に構成するよう指示すると共に、非圧縮の前記画像データを、前記第２のラインメモリを介して前記画像処理回路に出力するよう制御する出力制御手段、
として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データ処理装置及びプログラムに関する。
【背景技術】
【０００２】
例えば、デジタル複写機やデジタル複合機（スキャナ、プリンタ、複写機等の機能を兼ね備えた装置）等の画像処理装置では、ライン順次の読取走査により画像データが生成され、生成された画像データに対し、生成順に、色空間変換や各種フィルタ処理等の画像処理が施される。ここで、例えばＮ×Ｎ画素（Ｎは２以上の整数）のデジタルフィルタを用いる二次元フィルタ処理では、例えば（Ｎ−１）ライン分のラインメモリに直近のラインの画像データを保持し、これら各ラインメモリのデータを現在読取中のラインの画像データと同期して読み出して、フィルタ回路に供給する。このような構成では、読取解像度の増大に伴い、ラインメモリの必要容量も大きくなる。
【０００３】
このような課題に対し、特許文献１の装置では、読取走査により得られる各ラインの画像データを非可逆圧縮方式で圧縮してラインメモリに入力することで、小容量のラインメモリで対応可能としている。また、特許文献１の装置では、ラインごとに圧縮率を可変制御することで、各ラインの画像データがラインメモリの容量に収まるようにしている。
【０００４】
特許文献２に開示される装置では、２次元フィルタ処理において、対象の画像を短冊状に分割することで、必要なラインメモリのサイズを削減している。
【０００５】
特許文献３に開示される装置では、メモリ上の画像データをバンド単位で圧縮手段で圧縮して、該圧縮後のデータを、トグルバッファを介して画像メモリに転送して保管する。また、この装置では、圧縮前よりも圧縮後の方がそのデータ量が多くなって圧縮率が悪化する場合には、該バンドデータについては、該圧縮手段による圧縮前のバンドデータ（すなわち非圧縮のバンドデータ）を該画像メモリに転送して保管することで、圧縮手段の圧縮率が悪い場合にも、最悪、圧縮前のデータ量を維持している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−３３１６１４号公報
【特許文献２】特開２００２−３０４６２４号公報
【特許文献３】特開２００９−０５５１４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、画像処理回路に対してラインメモリを介して画像データを供給する装置において、非可逆圧縮方式を用いる場合よりも画質劣化を抑えつつも、圧縮結果がラインメモリに収まらない場合があるという可逆圧縮方式の欠点を克服することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１に係る発明は、画像データをラインごとに可逆圧縮する可逆圧縮手段と、再構成可能回路上に、前記可逆圧縮手段の可逆圧縮により得られた圧縮データを保持するための第１のラインメモリと当該圧縮データを伸長するための伸長回路とを含む第１の構成と、非圧縮の前記画像データを保持するための第２のラインメモリを含む第２の構成と、を選択的に構成する制御を行う構成制御手段であって、前記第１のラインメモリの容量は、前記第１の構成の回路規模が前記第２の構成の回路規模以下となるように定められていることを特徴とする構成制御手段と、処理単位の画像データ内の各ラインを前記可逆圧縮手段で圧縮した場合のラインごとの圧縮データのデータサイズの最大値を判定する最大値判定手段と、前記最大値判定手段が判定した前記最大値が前記第１のラインメモリの容量に対応するあらかじめ定められた閾値以下である場合には、前記構成制御手段に対して前記第１の構成を前記再構成回路上に構成するよう指示すると共に、前記画像データの前記可逆圧縮手段による圧縮データを、前記第１のラインメモリを介して画像処理回路に出力し、前記最大値判定手段が判定した前記最大値が前記閾値を上回る場合には、前記構成制御手段に対して前記第２の構成を前記再構成回路上に構成するよう指示すると共に、非圧縮の前記画像データを、前記第２のラインメモリを介して前記画像処理回路に出力するよう制御する出力制御手段と、を備える画像データ処理装置である。
【０００９】
請求項２に係る発明は、前記構成制御手段は、前記第１のラインメモリの容量が異なる複数の前記第１の構成を選択的に前記再構成可能回路上に構成可能であり、前記出力制御手段は、複数の前記第１の構成のうち前記第１のラインメモリの容量が前記最大値判定手段により判定された前記最大値以上であるものの中で、前記第１のラインメモリの容量が最小である第１の構成を、前記構成制御手段に構成させる、ことを特徴とする請求項１に記載の画像データ処理装置である。
【００１０】
請求項３に係る発明は、前記最大値判定手段は、前記可逆圧縮手段に対して前記処理単位の画像データをラインごとに圧縮させ、この圧縮により得られた各ラインの圧縮データのデータサイズから前記最大値を判定し、前記出力制御手段は、前記最大値判定手段が判定した前記最大値が前記閾値以下である場合には、前記最大値判定手段の判定のための圧縮により得られた前記圧縮データを保存しておき、当該処理単位の画像データについて前記画像処理回路に処理させる際に、保存しておいた前記圧縮データを前記第１のラインメモリを介して前記画像処理回路に出力する、ことを特徴とする請求項１〜２のいずれか１項に記載の画像データ処理装置である。
【００１１】
請求項４に係る発明は、前記出力制御手段がある処理単位の画像データ又は圧縮データを前記第１のラインメモリ又は前記第２のラインメモリを介して前記画像処理回路に出力している間に、前記可逆圧縮手段及び前記最大値判定手段が後続の別の処理単位についての圧縮及び前記最大値の判定を行う、ことを特徴とする請求項３に記載の画像データ処理装置である。
【００１２】
請求項５に係る発明は、前記再構成可能回路上に構成されたラインメモリを必要としない処理を行う第３の回路構成に、ある処理単位についての処理を実行させている間に、前記可逆圧縮手段及び前記最大値判定手段がその処理単位より前の処理単位についての圧縮及び前記最大値の判定を行う、ことを特徴とする請求項３又は４に記載の画像データ処理装置である。
【００１３】
請求項６に係る発明は、コンピュータを、画像データをラインごとに可逆圧縮する可逆圧縮手段、再構成可能回路上に、前記可逆圧縮手段の可逆圧縮により得られた圧縮データを保持するための第１のラインメモリと当該圧縮データを伸長するための伸長回路とを含む第１の構成と、非圧縮の前記画像データを保持するための第２のラインメモリを含む第２の構成と、を選択的に構成する制御を行う構成制御手段であって、前記第１のラインメモリの容量は、前記第１の構成の回路規模が前記第２の構成の回路規模以下となるように定められていることを特徴とする構成制御手段、処理単位の画像データ内の各ラインを前記可逆圧縮手段で圧縮した場合のラインごとの圧縮データのデータサイズの最大値を判定する最大値判定手段、前記最大値判定手段が判定した前記最大値が前記第１のラインメモリの容量に対応するあらかじめ定められた閾値以下である場合には、前記構成制御手段に対して前記第１の構成を前記再構成回路上に構成するよう指示すると共に、前記画像データの前記可逆圧縮手段による圧縮データを、前記第１のラインメモリを介して画像処理回路に出力し、前記最大値判定手段が判定した前記最大値が前記閾値を上回る場合には、前記構成制御手段に対して前記第２の構成を前記再構成回路上に構成するよう指示すると共に、非圧縮の前記画像データを、前記第２のラインメモリを介して前記画像処理回路に出力するよう制御する出力制御手段、として機能させるためのプログラムである。
【発明の効果】
【００１４】
請求項１又は６に係る発明によれば、非可逆圧縮方式を用いる場合よりも画質劣化を抑えつつも、圧縮結果がラインメモリに収まらない場合があるという可逆圧縮方式の欠点を克服することができる。
【００１５】
請求項２に係る発明によれば、処理単位の画像データを処理するのに必要な最小の回路規模の構成を選択することができる。
【００１６】
請求項３に係る発明によれば、処理単位における各ラインの圧縮データのデータサイズの最大値を判定する処理と、それら各ラインの圧縮処理と、を別々に行う場合に比べて、演算処理に必要なコストを低減することができる。
【００１７】
請求項４又は５に係る発明によれば、圧縮及び最大値の判定の処理に必要な時間の少なくとも一部分を、再構成可能回路が他の処理を行っている期間により隠蔽することができる。
【図面の簡単な説明】
【００１８】
【図１】実施形態の画像データ処理装置の構成例を示す図である。
【図２】複数ライン分のラインメモリを備えた圧縮データ用の回路構成の一例を示す図である。
【図３】複数ライン分のラインメモリを備えた生データ用の回路構成の一例を示す図である。
【図４】画像圧縮及び回路構成の判定処理と、他の処理と、のコンカレント処理の例を説明するための図である。
【図５】画像圧縮及び回路構成の判定処理と、他の処理と、のコンカレント処理の別の例を説明するための図である。
【図６】実施形態の画像データ処理装置の全体的な処理手順の一例を示すフローチャートである。
【図７】圧縮・最大圧縮ライン長判定処理の手順の一例を示すフローチャートである。
【図８】出力判定処理の手順の一例を示すフローチャートである。
【図９】ラインメモリ長の異なる複数の回路構成（コンフィギュレーション）の情報を格納したデータベースのデータ内容の例を示す図である。
【図１０】ラインメモリ長選択処理の手順の一例を示すフローチャートである。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、実施形態の画像データ処理装置の機能構成の例を説明する。図１に示す画像データ処理装置は、例えば、上位装置に内蔵又は接続され、上位装置から供給されたビットマップ画像データに対して画像処理を行う。上位装置は、プリンタ、スキャナ、ファクシミリ装置、デジタル複写機、デジタル複合機、デジタルカメラなどの画像処理装置であってもよいし、汎用コンピュータ装置であってもよい。
【００２０】
図１に示す画像データ処理装置は、ＤＲＰ（Dynamic Reconfigurable Processor:動的再構成可能プロセッサ）１０、ホストシステム２０及びメモリ４０を備える。
【００２１】
ＤＲＰ１０は、内部の論理回路の構成を動的（例えば１クロックの間）に変更（再構成）可能なプロセッサである。ＤＲＰ１０の一例としては、例えば特開２００９−３７６５号公報に紹介されているＤＡＰ・ＤＮＡアーキテクチャのプロセッサがあるが、もちろんこれに限定されるものではない。ＤＲＰ１０は、再構成可能回路部１２、再構成制御部１４及び構成メモリ１６を備える。
【００２２】
再構成可能回路部１２は、多数の論理回路要素を備えており、それら各論理回路要素の機能パラメータや論理回路要素同士の接続関係を動的に再構成（リコンフィギュレーション）可能となっている。再構成可能回路部１２としては、例えば、特開２００９−３７６５号公報に紹介されているＤＮＡなど、様々な既存の又はこれから開発される回路を用いることができる。例えば、ＤＮＡは、ＰＥ（プロセッサエレメント）と呼ぶ論理回路要素を多数備えるアレイであり、それらＰＥ間の接続構成を構成（コンフィギュレーション）データに従って高速（例えば１クロックの間に）組み替え可能となっている。
【００２３】
再構成制御部１４は、再構成可能回路部１２内の論理回路要素の接続関係を制御することで、再構成可能回路部１２上にデータ処理のための回路を再構成する。また、再構成制御部１４は、再構成可能回路部１２上に再構成された回路に対してホストシステム２０からの指示に応じて入力データを供給したり、その回路からの出力データをホストシステム２０に返したりする制御を行う。なお、特開２００９−３７６５号公報で紹介されたＤＡＰ・ＤＮＡアーキテクチャをこの実施形態に採用した場合、再構成制御部１４はＤＡＰと呼ばれる汎用プロセッサコアで制御プログラムを実行することにより実現される（但し、これは一例に過ぎない）。
【００２４】
再構成可能回路部１２内の回路の再構成は、構成（コンフィギュレーション）メモリ１６に記憶された構成（コンフィギュレーション）データに従って行われる。構成メモリ１６には、複数の構成データが記憶される。ＤＲＰ１０は、ホストシステム２０からの指示に応じて、構成メモリ１６に新たな構成データを追加したり、構成メモリ１６内の構成データを削除したりする機能を備える。
【００２５】
ホストシステム２０は、ＤＲＰ１０を制御して画像処理を実行させる制御システムである。ホストシステム２０は、例えば、デジタル複合機等の上位装置からビットマップ画像データを受け取ってメモリ４０に記憶し、この画像データをＤＲＰ１０に処理させる。ホストシステム２０は、後述する機能モジュール２２〜３０群をすべてハードウエア回路で実装することにより実現したものであってもよいし、すべてソフトウエアにより実装することにより実現したものであってもよいし、一部をハードウエア回路で実装し残りをソフトウエアで実装することにより実現したものであってもよい。ホストシステム２０の機能モジュール群の一部又は全部をソフトウエアで実装する場合、そのソフトウエアのプログラムの実行は、（ａ）ＤＲＰ１０内のプロセッサが行ってもよいし、（ｂ）ＤＲＰ１０と同じ基板上に実装されるプロセッサが行ってもよいし、（ｃ）デジタル複合機等の上位装置のプロセッサが行ってもよいし、それらプロセッサのうちの２以上で分担して行ってもよい。例えば、（ａ）の場合、ＤＲＰ１０自体がこの実施形態の画像データ処理装置であり、（ｂ）の場合、ＤＲＰ１０とプロセッサを搭載した基板がこの実施形態の画像データ処理装置であり、（ｃ）の場合、ＤＲＰ１０と上位装置のプロセッサとの組合せがこの実施形態の画像データ処理装置である。メモリ４０は、ランダムアクセスメモリ等の高速に読み書き可能な記憶装置であり、ＤＲＰ１０に内蔵されたものであってもよいし、ＤＲＰ１０と同じ基板に実装されるものであってもよいし、デジタル複合機等の上位装置のメモリであってもよい。
【００２６】
ホストシステム２０は、圧縮・最大圧縮ライン長判定部２２、構成選択部２６、出力判定部２８、セレクタ３０、制御部３２を有する。
【００２７】
圧縮・最大圧縮ライン長判定部２２は、処理対象のビットマップ画像データをライン（走査線）ごとに圧縮すると共に、ラインごとの圧縮結果のライン長の最大値Max-Lを判定する（詳細は後述）。Max-L保持部２４は、最大圧縮ライン長Max-Lを保持する記憶領域である。構成選択部２６は、圧縮・最大圧縮ライン長判定部２２が求めた最大圧縮ライン長Max-Lに基づき、再構成可能回路部１２に再構成する回路構成（コンフィギュレーション）を選択する（詳細は後述）。出力判定部２８は、最大圧縮ライン長Max-Lに基づき、ビットマップ画像データの生データ又は圧縮データのいずれをＤＲＰ１０に出力するかを判定する。セレクタ３０は、出力判定部２８の判定結果に従い、ビットマップ画像データの生データ又は圧縮データのいずれか一方を選択してＤＲＰ１０に供給する。制御部３２は、ホストシステム２０内の他の各機能モジュールを制御する。
【００２８】
本実施形態の画像データ処理装置では、再構成可能回路部１２に、２次元フィルタ処理などのように、複数のラインメモリを必要とする画像処理回路を再構成する。ここで、ＤＲＰ１０内に再構成するラインメモリ群の回路規模を小さくできるようにするために、本実施形態では、処理対象のビットマップ画像データを、圧縮・最大圧縮ライン長判定部２２で圧縮している。圧縮・最大圧縮ライン長判定部２２が行う画像データ圧縮として、以下ではランレングス圧縮方式を例にとる。ランレングス圧縮は、可逆圧縮であり、画質劣化がない。なお、以下に示す本実施形態の制御は、ランレングス圧縮以外の他の可逆圧縮方式を用いる場合でも同様に適用可能である。このように、可逆圧縮した画像データをラインメモリに入れる構成をとる場合、ラインメモリ内のデータを画像処理回路に入力する前に伸長する回路が必要となる。このように圧縮した画像データを受け入れて処理する場合に再構成可能回路部１２に構成される回路構成の例を、図２に示す。
【００２９】
図２に示す第１の回路構成１００Ａは、画像処理回路の一例として５×５画素の２次元フィルタ処理（例えば平均処理、エッジ強調処理などの各種フィルタ処理のうちのいずれか）を行うフィルタ処理回路１０６を備えるとともに、それぞれ１ページの画像のうちの１ライン（走査線）分の圧縮データを保持するための５つのラインメモリ１０２ａ〜１０２ｅを備える。各ラインメモリ１０２ａ〜１０２ｅはＦＩＦＯ（先入れ先出し）方式のバッファメモリである。各ラインメモリ１０２ａ〜１０２ｅの容量は、互いに等しい値であり、それぞれ、あらかじめ想定した圧縮率に対応する１ライン分の圧縮データを収容することを想定した値である。初段のラインメモリ１０２ａには、ホストシステム２０側から圧縮データが入力される。ラインメモリ１０２ａの出力は、伸長回路１０４ａと、第２段のラインメモリ１０２ｂの入力とに接続されている。同様に、第２、３、４段のラインメモリ１０２ｂ、１０２ｃ、１０２ｄは、入力側がそれぞれ前段のラインメモリ１０２ａ、１０２ｂ、１０２ｃの出力に接続されており、出力側がそれぞれ対応する伸長回路１０４ｂ、１０４ｃ、１０４ｄと第３、４、５段のラインメモリ１０２ｃ、１０２ｄ、１０２ｅの入力側に接続されている。また、第５段のラインメモリ１０２ｅの出力は、対応する伸長回路１０４ｅに接続されている。したがって、この回路構成では、ホストシステム２０側からＤＲＰ１０に入力される圧縮データは、まず初段のラインメモリ１０２ａに入力され、その後順番に、第２、３、４、５段の１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅへと移動していくことになる。各時点では、５つのラインメモリ１０２ａ〜１０２ｅに、連続する５ライン分の圧縮データが保持されていることになる。
【００３０】
また、各伸長回路１０４ａ〜１０４ｅの出力側は、それぞれＦＩＦＯ（先入れ先出し）メモリを介してフィルタ処理回路１０６に接続されている。各ＦＩＦＯメモリは、伸長回路１０４ａ〜１０４ｅからそれぞれ出力される伸長結果の画像データを、画素順に互いにタイミング合わせ（同期）してフィルタ処理回路１０６に供給するために用いられる、小容量のバッファメモリである。各ＦＩＦＯメモリは、タイミング合わせがよいので、１ライン分の画像データの量よりもはるかに小さい容量でよい。フィルタ処理回路１０６は、各ＦＩＦＯを介して順に供給される、隣接する５ラインの画像データに対して、フィルタ処理を実行し、フィルタ処理結果の画素値を順に出力する。フィルタ処理回路１０６から順に出力される各画素の値は、ホストシステム２０に返される。
【００３１】
さて、フィルタ処理を正常に実行するには、第１の回路構成１００Ａの各ラインメモリ１０２ａ〜１０２ｅには、それぞれ１ライン（走査線）分の圧縮データが収容されなければならない。しかし、圧縮対象の画像データの性質によって圧縮率は変わってくるので、ある決まった容量のラインメモリ１０２ａ〜１０２ｅに１ラインの圧縮データが必ず収まるとは限らない。利用する圧縮方式にもとの画像データの性質が適していない場合、もとの画像データよりも圧縮データの方が、データ量が大きくなる場合もある。そのような極端な場合も考慮したのでは、ラインメモリ１０２ａ〜１０２ｅのサイズが大きくなりすぎる。そこで、この実施形態では、１ライン分の圧縮データが第１の回路構成１００Ａの各ラインメモリ１０２ａ〜１０２ｅに収容できない場合のための備えとして、図３に示す第２の回路構成１００Ｂを用意する。
【００３２】
第２の回路構成１００Ｂのフィルタ処理回路１０６は、第１の回路構成１００Ａのフィルタ処理回路１０６と同じものである。第２の回路構成１００Ｂは、フィルタ処理回路１０６の前段に５つのラインメモリ１０８ａ〜１０８ｅを備える。各ラインメモリ１０８ａ〜１０８ｅは、それぞれ１ライン分のビットマップ画像データの量に対応する容量を持つ。初段のラインメモリ１０８ａは、入力側がホストシステム２０に接続されており、出力側がフィルタ処理回路１０６と第２段のラインメモリ１０８ｂの入力側とに接続されている。第２〜４段のラインメモリ１０８ｂ、１０８ｃ、１０８ｄは、入力側が各々の前段のラインメモリ１０８ａ、１０８ｂ、１０８ｃの出力側に接続されており、出力側がフィルタ処理回路１０６と各々の次段のラインメモリ１０８ｃ、１０８ｄ、１０８ｅに接続されている。そして、第５段のラインメモリ１０８ｅの出力は、フィルタ処理回路１０６に接続されている。
【００３３】
この第２の回路構成１００Ｂには、ホストシステム２０から生の画像データがラインごとに順に入力される。入力されたラインごとの画像データは、ラインメモリ１０８ａ〜１０８ｅを順に移動していくとともに、各ラインメモリ１０８ａ〜１０８ｅの出力側から互いに同期して（すなわちライン上での同一の画素番号の画素データが互いに同時に）フィルタ処理回路１０６に供給される。フィルタ処理回路１０６は、ラインメモリ１０８ａ〜１０８ｅを介して順に供給される、隣接する５ラインの画像データに対してフィルタ処理を実行し、フィルタ処理結果の画素値を順にホストシステム２０に返す。
【００３４】
ＤＲＰ１０の構成メモリ１６には、以上に説明した第１の回路構成１００Ａを表す構成（コンフィギュレーション）データと第２の回路構成１００Ｂを表す構成データとが少なくとも記憶されている。
【００３５】
圧縮データ用の第１の回路構成１００Ａは、少なくとも、生（非圧縮）データ用の第２の回路構成１００Ｂよりも回路規模（回路構成を実現するために使用する回路要素の数）が小さい。すなわち、各ラインメモリ１０２ａ〜１０２ｅの容量は、各ラインメモリ１０８ａ〜１０８ｅの容量から各伸長回路１０４ａ〜１０４ｅと各ＦＩＦＯの回路規模に相当する容量を引いた容量よりも小さい。
【００３６】
実用的には、ラインメモリのための回路規模の低減効果を得るために、第１の回路構成１００Ａは、第２の回路構成１００Ｂよりもかなりの程度（例えば数割程度）小さくする。例えば、テキストのみの画像やテキストとグラフ等の図形からなる画像などのように、ランレングス圧縮等の可逆圧縮でも大きな圧縮率が得られる画像は少なくないので、第１の回路構成１００Ａの回路規模（すなわちラインメモリ１０２ａ〜１０２ｅの容量）をかなり小さくした場合でも、実用的にはかなり多くの画像に対して対応できる。そして、第１の回路構成１００Ａではラインメモリ１０２ａ〜１０２ｅに１ライン分の圧縮データが収まらない例外的なケースにのみ、第２の回路構成１００Ｂを利用する。このような回路構成の切換利用を行うと、第１の回路構成１００Ａを用いている間は、第２の回路構成１００Ｂを用いている間よりも、フィルタ処理のために使用する回路要素の数が少なくて済むので、空いた回路要素を別の処理のための回路のために用いる。
【００３７】
本実施形態では、あらかじめ定めた画像データの処理単位ごとに、第１の回路構成１００Ａと第２の回路構成１００Ｂとのうちの適切な方を選択して使用する。処理単位は、例えばページである。また、ページを分割したバンドを処理単位としてもよい。バンドは、あらかじめ定めた数の連続したライン（走査線）からなる画像部分である。以下では、処理単位を「ページ」とする場合の例を説明するが、ページ以外の処理単位（例えば「バンド」）を用いる場合にも、この実施形態の手法は同様に適用される。
【００３８】
第１の回路構成１００Ａと第２の回路構成１００Ｂとのいずれを用いるかの選択に当たり、本実施形態では、圧縮・最大圧縮ライン長判定部２２により処理単位の画像データを実際に圧縮する。そして、その処理単位のすべてのラインの圧縮結果が第１の回路構成１００Ａのラインメモリ１０２ａ〜１０２ｅに完全に収容されることが確認されれば、第１の回路構成１００Ａを選択し、そうでなければ第２の回路構成１００Ｂを選択する。また、少なくとも第１の回路構成１００Ａを選択した処理単位については、圧縮・最大圧縮ライン長判定部２２による判定の際に求めた圧縮結果のデータをメモリ４０に保存しておき、後でその処理単位の処理順序が来たときに、その圧縮データをＤＲＰ１０上の第１の回路構成１００Ａに供給する。
【００３９】
このように実際に画像データを圧縮してみることで圧縮率が十分かどうかを判定する方式では、画像データに対してＤＲＰ１０による画像処理を実行する前に、その画像データを圧縮する必要がある。１つの例では、ＤＲＰが別の処理を実行中に、圧縮・最大圧縮ライン長判定部２２がこの事前の圧縮及び判定の処理を行うことで、その圧縮処理に要する時間を隠蔽する。このような処理の一例を、図４を参照して説明する。
【００４０】
図４の例では、画像データに対してＤＲＰ１０を用いて２種類の画像処理ａ及びｂを行う場合を想定する。このうち、画像処理ａはラインメモリを必要としない処理（例えば、色空間変換などのように他のラインの画素値を参照しなくてよい処理）であり、画像処理ｂが複数ライン分のラインメモリを必要とする処理（例えば２次元フィルタ処理）であるとする。ＤＲＰ１０は、画像処理ａについては単一の回路構成を用いるが、画像処理ｂについては上述の第１の回路構成１００Ａと第２の回路構成１００Ｂを切り替えつつ使用するとする。また、図４の例ではページを処理単位としている。
【００４１】
図４の例では、まずＤＲＰ１０の再構成可能回路部１２上に画像処理ａ用の回路構成「構成−ａ」を再構成し、その構成−ａにより対象の文書の第１ページ（「ページ１」）及び第２ページの画像データを処理（図中の「ページ１−ａ」、「ページ２−ａ」）する。そして、第２ページについて画像処理ａを実行している間に、第１ページの画像データについての画像処理ａの処理結果をホストシステム２０の圧縮・最大圧縮ライン長判定部２２に圧縮させる。この圧縮処理により得られる圧縮データは、メモリ４０に記憶される。また、圧縮・最大圧縮ライン長判定部２２は、この圧縮処理により得られる各ラインの圧縮データのデータ長（以下、「圧縮ライン長」と呼ぶ）に基づき、構成選択部２６が第１及び第２の回路構成１００Ａ及び１００Ｂのうちのいずれの構成を採用するかを決定する。ここでは、第１の回路構成１００Ａ（圧縮データ用。図では「構成−ｂＡ」と表記）を採用すると判定されたとする。処理「ページ２−ａ」の終了後、構成選択部２６の指示に応じて再構成制御部１４が再構成可能回路部１２を構成−ｂＡへと再構成し、出力判定部２８の制御に応じてセレクタ３０が第１ページについての画像処理ａの処理結果の圧縮データを選択し、その圧縮データを再構成可能回路部１２上の構成−ｂＡに供給して処理させる（図中の「ページ１−ｂ」）。また、ＤＲＰ１０がこの処理「ページ１−ｂ」を実行している間に、第２ページについての画像処理ａの処理結果を圧縮・最大圧縮ライン長判定部２２に圧縮させ、その圧縮結果に基づき、第１及び第２の回路構成１００Ａ及び１００Ｂのうちのいずれの構成を採用するかを決定する。ここで第１の回路構成１００Ａ（「構成−ｂＡ」）を採用すると判定されたとすると、処理「ページ１−ｂ」の後、回路構成を構成−ｂＡのままとして、第２ページについての画像処理ａの処理結果を、その構成−ｂＡにより処理する（図中の「ページ２−ｂ」）。以降、２ページごとに同様の処理を繰り返す。このような２ページごとの処理によれば、ラインメモリを用いる画像処理ｂのための回路構成の選択の処理に必要な時間が、別のページについての画像処理ａ（ラインメモリを用いない）の実行時間、又は先行するページについての画像処理ｂの実行時間の中に隠蔽されることになる。
【００４２】
また、別の例として、図５に示す例がある。この例は、ラインメモリを用いる単一の画像処理を複数のページからなる文書に対して行う場合の例である。この例では、まず文書の第１ページの画像データを、ホストシステム２０の圧縮・最大圧縮ライン長判定部２２に圧縮させ、各ラインの圧縮ライン長に基づき、構成選択部２６が第１ページに対して第１及び第２の回路構成１００Ａ及び１００Ｂのうちのいずれの構成を採用するかを決定する。図５の例では、第１ページには第１の回路構成１００Ａ（圧縮データ用。図では「構成−Ａ」と表記）を採用すると決定される。この決定の後、構成選択部２６からの指示に従い、ＤＲＰ１０の再構成制御部１４が、再構成可能回路部１２上に第１の回路構成１００Ａを再構成する。その再構成の後、出力判定部２８の制御により、セレクタ３０が圧縮データ側を選択し、セレクタ３０を介して再構成可能回路部１２上の第１の回路構成１００Ａに対して第１ページの圧縮データが供給される。このようにしてＤＲＰ１０が第１ページに対して画像処理を実行している間に、ホストシステム２０は第２ページのための回路構成を第１及び第２の回路構成１００Ａ及び１００Ｂのいずれにするかを選択する。図５の例では、第２ページに対して構成−Ａが選択される。したがって、第１ページの画像処理が終わった後、再構成可能回路部１２を構成−Ａとしたまま、第２ページの圧縮データが構成−Ａに供給され、処理される。そして、ＤＲＰ１０による第２ページの画像処理中に、ホストシステム２０により第３ページの処理に用いる回路構成として第２の回路構成１００Ｂ（生データ用。図では「構成−Ｂ」と表記）が選択され、第２ページについての画像処理の終了後、再構成可能回路部１２の回路構成が構成−Ｂに変更され、セレクタ３０により第３ページの生データが選択されて、再構成可能回路部１２上の構成−Ｂにて処理される。以上のように、図５の例では、文書中の第２ページ以降については、画像データ圧縮及び回路構成の判定処理の所要時間が、ＤＲＰ１０による当該ページの直前のページの画像処理の期間の中に隠蔽される。
【００４３】
図４の例から分かるように、異なる複数の画像処理のための回路をＤＲＰ１０上に順に再構成する場合において、ラインメモリを用いる画像処理ｂの直前の画像処理ａがラインメモリを用いない処理である場合には、判定対象のページについての画像処理ａの実行後、その判定対象のページの後続の他のページに対して画像処理ａを実行している間に、当該判定対象のページについての画像処理ｂのための回路構成の判定が行われる。
【００４４】
また、図４及び図５の例から分かるように、判定対象のページに先行する他のページについて、ラインメモリを用いる画像処理ｂを実行中に、当該判定対象のページについての画像処理ｂのための回路構成の判定が行われる。
【００４５】
さて、本実施形態では、圧縮データに対応するためのＤＲＰ１０の回路構成として、ラインメモリの容量が異なる複数の回路構成を用意し、ページごとに、そのページに応じた容量のラインメモリを持つ回路構成を選択するようにしてもよい。これら複数の回路構成は、ラインメモリの長さは互いに異なるが、それ以外の構成、すなわちラインメモリの数、伸長回路１０４ａ〜１０４ｅ、フィルタ処理回路１０６などは、互いに共通である。この例では、用意した複数の回路構成のうち、例えば、圧縮・最大圧縮ライン長判定部２２が求めた当該ページの最大圧縮ライン長を収容可能な最小容量のラインメモリを持つ回路構成を選択する。当該ページの処理に必要な最小のラインメモリを持つ回路構成を選択することで、再構成可能回路部１２の回路要素のうち当該画像処理に使用するものの数が少なくなり、他の処理に適用可能な空き回路要素が増える。
【００４６】
次に、本実施形態の画像データ処理装置の処理手順の一例を説明する。図６は、画像データ処理装置の全体的な処理手順の一例を示す。図６の手順は、ラインメモリを用いる画像処理（便宜上「画像処理Ｘ」と呼ぶ）についての処理手順である。
【００４７】
図６の手順では、ホストシステム２０の制御部３２は、まずページ番号を表す変数ｎの値を１（すなわち画像処理Ｘの対象の文書の最初のページの番号）に設定し（Ｓ１０）、上位システムからメモリ４０内に供給された対象文書のデータのうち、第ｎページの画像データにアクセスする（Ｓ１２）。そして、制御部３２は、その第ｎページの画像データを圧縮・最大圧縮ライン長判定部２２に処理させる（Ｓ１４）。Ｓ１４の処理により、メモリ４０には第ｎページの圧縮データが記憶され、またMax-L保持部２４には第ｎページの各ラインの圧縮結果のうちの最大長の値（＝最大圧縮ライン長Max-L）が保持される。なお、Ｓ１４の詳細な手順の例は、後で図７を参照して説明する。
【００４８】
Ｓ１４の後、出力判定部２８により、ＤＲＰ１０に対して出力する第ｎページのデータを、圧縮データとするか、生データ（非圧縮のデータ）とするかを判定する（Ｓ１６）。なお、Ｓ１６の詳細な手順の例は、後で図８を参照して説明する。Ｓ１６にて圧縮データを出力すると判定された場合（Ｓ１８の判定結果がＹ）、制御部３２は、構成選択部２６に、圧縮データ用に用意したラインメモリの容量の異なる複数の第１の回路構成１００Ａの中から、第ｎページの処理に用いる回路構成を選択させる（Ｓ２０）。なお、Ｓ２０の詳細な手順の例は、後で図１０を参照して説明する。Ｓ１６にて生データを出力すると判定された場合（Ｓ１８の判定結果がＮ）、制御部３２は、構成選択部２６に、生データ用の回路構成（第２の回路構成１００Ｂ）を選択させる（Ｓ２２）。
【００４９】
そして、制御部３２は、第ｎページについての画像処理ＸをＤＲＰ１０に実行させるタイミングが来ると、構成選択部２６を介してＤＲＰ１０の再構成制御部１４に対して、Ｓ２０又はＳ２２で選択した回路構成の再構成を指示する（Ｓ２４）。なお、Ｓ２４では、第ｎページについて選択された回路構成が、再構成可能回路部１２上に既に構成されている場合は、再構成は行わなくてもよい。そして、制御部３２は、セレクタ３０を、圧縮データ出力又は生データ出力のうち、出力判定部２８によるＳ１６の判定結果に応じた方に切り替え、その切り替えに応じてセレクタ３０を介して出力される第ｎページの圧縮データ又は生データを、再構成可能回路部１２上に構成された回路構成に処理させる（Ｓ２６）。このＳ２４及びＳ２６の実行中に、コンカレント（同時並列的）に、ホストシステム２０が、後続のページについてＳ１２〜Ｓ２２の処理を実行してもよい。
【００５０】
そして、未処理のページがあれば（Ｓ２８の判定結果がＹ）、ページ番号ｎを１だけ増加させ（Ｓ３０）、Ｓ１２に戻る。以上に説明したＳ１２〜Ｓ３０の処理を対象文書の全ページについて繰り返した後、図６の処理は終了する。
【００５１】
次に、図７を参照して、図６のＳ１４の詳細な処理手順の一例を説明する。図７の手順は、画像データの可逆圧縮処理として、ランレングス圧縮方式を用いる場合の例である。図７の手順は、ページごとに実行される。
【００５２】
図７の手順では、まず圧縮・最大圧縮ライン長判定部２２は、Max-L保持部２４に保持される最大圧縮ライン長Max-Lを初期化する（図７の例では、初期値は０）（Ｓ１０２）。次に、１ライン（走査線）内での注目画素の番号を示す画素カウンタＰｉｘＣｔｒ、ラン長ＲｕｎＬｅｎ、圧縮ライン長Ｌ−ｃｎｔの変数をそれぞれ０に初期化する（Ｓ１０４）。次に、圧縮・最大圧縮ライン長判定部２２は、メモリ４０内の圧縮対象のページの先頭画素から順に、ラスター走査順に各画素のデータを入力する。この入力は、ページの最後の画素まで１画素ずつ行われる。そして、１画素入力するごとに、入力したその画素の値を変数「現画素」に代入するとともに（Ｓ１０８）、現時点での画素カウンタＰｉｘＣｔｒの値が０であるかどうかを判定し（Ｓ１１０）、０であれば（Ｓ１１０の判定結果がＹ）、「現画素」の１つ前の画素の値を保持する変数「前画素」に対し、現画素の値を代入する（Ｓ１１２）。Ｓ１１２は、ラインの先頭の画素についての「前画素」を設定するため、及びランが切れた場合（後述するＳ１１６の判定結果がＮとなった場合）の「前画素」の初期設定のための処理である。なお、Ｓ１１０の判定結果がＮの場合は、Ｓ１１２は実行しない。そして、圧縮・最大圧縮ライン長判定部２２は、画素カウンタＰｉｘＣｔｒの値を１増加させる（Ｓ１１４）。
【００５３】
次に、圧縮・最大圧縮ライン長判定部２２は、現画素と前画素の画素値が等しいかどうかを判定する（Ｓ１１６）。等しい場合（Ｓ１１６の判定結果がＹ）、画素カウンタＰｉｘＣｔｒの値がページのライン長（すなわちページの主走査方向の画素数）に達したかどうかを判定し（Ｓ１１８）、達していなければ、ラン長ＲｕｎＬｅｎを１だけ増加させるとともに、（Ｓ１２０）、Ｓ１０６に戻ってメモリ４０から次の画素を入力する。この場合、ラン長ＲｕｎＬｅｎはＳ１２４で「０」に初期化されているので、Ｓ１１０の判定結果がＹとなり、Ｓ１１２で「前画素」が「現画素」の値に初期化される。
【００５４】
ランが続いている間、すなわち同じ値の画素が連続している間は、Ｓ１１６〜Ｓ１２０によりラン長ＲｕｎＬｅｎがインクリメントされていくことになる。そして、ランがとぎれた場合、Ｓ１１６で現画素が前画素と異なると判定された場合は、そのランを表す符号を、現在のラン長ＲｕｎＬｅｎの値と前画素のデータ値との組合せから求める（Ｓ１２２）。求められた符号は、メモリ４０内の当該ページの圧縮データの末尾に追加される。その後、圧縮・最大圧縮ライン長判定部２２は、ラン長ＲｕｎＬｅｎの値を０に初期化し、Ｓ１２２で求めた符号の符号長を圧縮ライン長Ｌ−ｃｎｔに加算し（Ｓ１２４）、Ｓ１０６に戻ってメモリ４０から次の画素を入力する。この場合、ラン長ＲｕｎＬｅｎはＳ１２０でインクリメントされており「０」ではないので、Ｓ１１０の判定結果がＮとなり、Ｓ１１２はスキップされる。
【００５５】
また、図７の処理では、符号化を１ラインごとに完結させるので、Ｓ１１６で現画素の値が前画素の値と等しいと判定した場合でも、画素カウンタＰｉｘＣｔｒの値がライン長に達していれば（Ｓ１１８の判定結果がＹ）、圧縮・最大圧縮ライン長判定部２２は、そのランを表す符号を、現在のラン長ＲｕｎＬｅｎの値と前画素のデータ値との組合せから求める（Ｓ１２６）。そして、Ｓ１２６で求めた符号の符号長を圧縮ライン長Ｌ−ｃｎｔに加算し（Ｓ１２８）、その加算結果の値を、Max-L保持部２４に保持された原次元での最大圧縮ライン長Max-Lと比較する（Ｓ１３０）。加算結果が現時点のMax-Lより大きければ（Ｓ１３０の判定結果がＹ）、その加算結果をMax-Lに代入する（Ｓ１３２）。加算結果が現時点のMax-L以下であれば、Max-Lの値は更新しない。以上の処理の後、Ｓ１０４に戻り、次のラインについての処理を行う。
【００５６】
以上に説明した処理を、ページの最後の画素まで繰り返す。ページの最後の画素まで処理を完了すると（Ｓ１０６の判定結果がＹ）、圧縮・最大圧縮ライン長判定部２２は、Max-L保持部２４に保持している最大圧縮ライン長Max-Lの値を、当該ページのページ番号と対応づけて制御部３２に出力する（Ｓ３４）。制御部３２は、この最大圧縮ライン長の値を構成選択部２６及び出力判定部２８に供給する。
【００５７】
次に、図８を参照して、出力判定部２８の処理手順の一例を説明する。図８の手順において、出力判定部２８は、制御部３２から供給された当該ページの最大圧縮ライン長Max-Lが、用意している複数の回路構成のラインメモリ長（「最大ラインメモリ長」と予備）の最大値よりも大きいかどうかを判定する（Ｓ１４２）。
【００５８】
例えば、実施形態の画像データ処理装置が、ラインメモリを使用するある画像処理のための回路構成として、図９に示すように、ラインメモリ長の異なるＮ個の回路構成を有しているとする。図９の例では、回路構成を識別する番号（「構成番号」）が若いほど、ラインメモリ長が長い。構成番号１の回路構成は用意された回路構成の中で最大の回路規模を有するが、その回路規模でも、生データ用の回路構成よりは回路規模が小さい。この場合、最大ラインメモリ長は、構成番号１のラインメモリ長Config-Line(1)のことであり、Ｓ１４２では、ラインメモリ長Config-Line(1)と最大圧縮ライン長Max-Lとを比較する。
【００５９】
そして、Max-Lが最大ラインメモリ長より大きければ（Ｓ１４２の判定結果がＹ）、当該ページについては圧縮データではなく生データをＤＲＰ１０に出力すべきと判定する（Ｓ１４４）。また、Max-Lが最大ラインメモリ長以下であれば（Ｓ１４２の判定結果がＮ）、当該ページについては圧縮データをＤＲＰ１０に出力すべきと判定する（Ｓ１４６）。
【００６０】
出力判定部２８は、例えば、図８の手順により判定した各ページについての判定結果をＦＩＦＯメモリ（図示省略）に保持し、制御部３２から新たなページの出力を指示されるごとに、ＦＩＦＯメモリの先頭の判定結果を取り出し、その判定結果に応じてセレクタ３０を切り替える。なお、制御部３２は、例えば、ＤＲＰ１０からページの画像処理の終了を表す信号を受け取るごとに、出力判定部２８に対して新たなページの出力指示を行う。
【００６１】
次に、図１０を参照して、構成選択部２６の処理手順の一例を説明する。この処理のために、画像データ処理装置は、各回路構成のラインメモリ長を表す図９に例示したようなデータを保持しているとする。図１０の手順では、構成選択部２６は、まず回路構成を識別する構成番号ｎを１に初期化し、第ｎ番目の回路構成のラインメモリ長Config-Line(n)から最大圧縮ライン長Max-Lを減算した減算結果ΔＥの最小値ＭｉｎΔＥを、あらかじめ定めた大きい定数（図では「Ｈｉｇｈ」と表記）に初期化する（Ｓ１５２）。すなわち、この手順では、構成番号が若い、すなわちラインメモリ長が大きい回路構成から順に、当該ページにとって適切であるかどうかを判定していく。次に、ΔＥを計算し（Ｓ１５４）、計算結果のΔＥが０より小さいかどうかを判定する（Ｓ１５６）。図１０の処理は、Ｓ１６（図８の処理手順）でMax-Lが最大ラインメモリ長（＝構成番号１のラインメモリ長）以下であると判定された場合にしか実行されないので、構成番号ｎ＝１のときにＳ１５４で求められるΔＥは必ず正の値であり、Ｓ１５６の判定結果はＮとなる。次に、ΔＥがＭｉｎΔＥよりも小さいかどうかを判定する（Ｓ１５８）。小さければ、ΔＥをＭｉｎΔＥに代入するとともに、変数Ｍｉｎ−ｎに対して現在の構成番号ｎを代入する（Ｓ１６０）。変数Ｍｉｎ−ｎは、当該ページに対する現時点での最適な回路構成（すなわち、ラインメモリ長が当該ページの最大圧縮ライン長以上の回路構成のうち、ラインメモリ長が最小のもの）の番号を保持する変数である。Ｓ１６０の後、構成番号ｎの値を１増加させ（すなわち今検査し終えた回路構成よりもラインメモリ長が１段階短い回路構成を次の検査対象として）（Ｓ１６２）、Ｓ１５４に戻る。
【００６２】
そして、Ｓ１５６の判定結果がＹとなる（すなわち、ΔＥの値が０より小さくなる）まで、Ｓ１５４〜Ｓ１６２の処理を繰り返す。そして、Ｓ１５６の判定結果がＹとなると、その時点の変数Ｍｉｎ−ｎの値を、当該ページに対する最適な回路構成の識別番号とする（Ｓ１６４）。
【００６３】
構成選択部２６は、例えば、図１０の手順により判定した各ページについての最適な回路構成の識別番号をＦＩＦＯメモリ（図示省略）に保持し、制御部３２から新たなページのための回路再構成を指示されるごとに、ＦＩＦＯメモリの先頭の番号を取り出し、その再構成制御部１４に対してその番号の回路構成への切り替えを指示する。なお、制御部３２は、例えば、ＤＲＰ１０からページの画像処理の終了を表す信号を受け取るごとに、構成選択部２６に対して新たなページのための回路再構成の指示を行う。
【００６４】
以上に説明した実施形態の画像データ処理装置のうちのホストシステム２０は、例えば、汎用のコンピュータに上述したホストシステム２０の各機能モジュールの処理を表すプログラムを実行させることにより実現される。ここで、コンピュータは、例えば、ハードウエアとして、ＣＰＵ等のマイクロプロセッサ、ランダムアクセスメモリ（ＲＡＭ）およびリードオンリメモリ（ＲＯＭ）等のメモリ（一次記憶）、ＨＤＤ（ハードディスクドライブ）を制御するＨＤＤコントローラ、各種Ｉ／Ｏ（入出力）インタフェース、ローカルエリアネットワークなどのネットワークとの接続のための制御を行うネットワークインタフェース等が、たとえばバスを介して接続された回路構成を有する。また、そのバスに対し、例えばＩ／Ｏインタフェース経由で、ＣＤやＤＶＤなどの可搬型ディスク記録媒体に対する読み取り及び／又は書き込みのためのディスクドライブ、フラッシュメモリなどの各種規格の可搬型の不揮発性記録媒体に対する読み取り及び／又は書き込みのためのメモリリーダライタ、などが接続されてもよい。上に例示した各機能モジュールの処理内容が記述されたプログラムがＣＤやＤＶＤ等の記録媒体を経由して、又はネットワーク等の通信手段経由で、ハードディスクドライブ等の固定記憶装置に保存され、コンピュータにインストールされる。固定記憶装置に記憶されたプログラムがＲＡＭに読み出されＣＰＵ等のマイクロプロセッサにより実行されることにより、上に例示した機能モジュール群が実現される。なお、それら機能モジュール群のうちの一部又は全部を、専用ＬＳＩ(Large Scale Integration)、ＡＳＩＣ（Application Specific Integrated Circuit、特定用途向け集積回路）又はＦＰＧＡ（Field Programmable Gate Array）等のハードウエア回路として構成してもよい。
【符号の説明】
【００６５】
１０  ＤＲＰ、１２  再構成可能回路部、１４  再構成制御部、１６  構成メモリ、２０  ホストシステム、２２  圧縮・最大圧縮ライン長判定部、２４  Max-L保持部、２６  構成選択部、２８  出力判定部、３０  セレクタ、３２  制御部、４０  メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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