(57)【特許請求の範囲】
【請求項１】
クロック信号を入力して、前記クロック信号を１／２分周した第１の分周クロック信号と、前記第１の分周信号と９０度の位相差を有する第２の分周クロック信号とを出力する分周回路と、
第１乃至第４の入力信号を含むパラレル入力信号のうち、前記第１の入力信号と前記第３の入力信号とを入力し、前記第１の分周クロック信号に応じて選択された第１の中間信号を出力する第１のマルチプレクサ回路と、
前記パラレル入力信号のうち、前記第２の入力信号と前記第４の入力信号とを入力し、前記第２の分周クロック信号に応じて選択された第２の中間信号を出力する第２のマルチプレクサ回路と、
前記パラレル入力信号のうち、前記第４の入力信号と前記第２の入力信号とを入力し、前記第１の分周クロック信号に応じて選択された第３の中間信号を出力する第３のマルチプレクサ回路と、
前記パラレル入力信号のうち、前記第１の入力信号を前記第１の分周クロック信号で同期した同期信号と前記第３の入力信号とを入力し、前記第１の分周クロック信号に応じて選択された第４の中間信号を出力する第４のマルチプレクサ回路と、
前記第１の中間信号を駆動して第１の出力信号を第１の出力端に出力する第１のドライブ回路と、
前記第２の中間信号を駆動して第２の出力信号を前記第１の出力端に出力する第２のドライブ回路と、
前記第３の中間信号を反転して第３の出力信号を前記第１の出力端と結合された第２の出力端に出力する第３のドライブ回路と、
前記第４の中間信号を反転して第４の出力信号を前記第２の出力端に出力する第４のドライブ回路と、
を有する送信回路。
【請求項２】
前記第１のドライブ回路の出力と前記第２のドライブ回路の出力は前記第１の出力端で結合され、前記第１の中間信号の値と前記第２の中間信号の値が同一の場合、最大レベル又は最小レベルを示し、前記第１の中間信号の値と前記第２の中間信号の値が異なる場合、前記最大レベルと前記最小レベルの間のレベルを示す、請求項１記載の送信回路。
【請求項３】
前記第３のドライブ回路の出力と前記第４のドライブ回路の出力は前記第２の出力端で結合され、前記第２の出力端のレベルは、前記第１の出力端のレベルを反転させた上で振幅が小さい、請求項１又は２記載の送信回路。
【請求項４】
前記同期信号は、前記第１の入力信号を入力、前記第１の分周クロック信号をクロック入力、前記同期信号を出力とするＤフリップフロップ回路により生成される、請求項１乃至３のいずれか一項に記載の送信回路。
【請求項５】
前記第３のドライブ回路または前記第４のドライブ回路が有するトランジスタのサイズは、前記第１のドライブ回路および前記第２のドライブ回路が有するトランジスタのサイズの何れよりも小さい、請求項１乃至４のいずれか一項に記載の送信回路。
【請求項６】
前記第３のドライブ回路または前記第４のドライブ回路の駆動能力は、前記第１のドライブ回路および前記第２のドライブ回路の駆動能力の何れよりも小さい、請求項１乃至５のいずれか一項に記載の送信回路。
【請求項７】
送信回路の制御方法において、
前記送信回路が有する分周回路が、クロック信号を入力して、前記クロック信号を１／２分周した第１の分周クロック信号と、前記第１の分周信号と９０度の位相差を有する第２の分周クロック信号とを出力し、
前記送信回路が有する第１のマルチプレクサ回路が、第１乃至第４の入力信号を含むパラレル入力信号のうち、前記第１の入力信号と前記第３の入力信号とを入力し、前記第１の分周クロック信号に応じて選択された第１の中間信号を出力し、
前記送信回路が有する第２のマルチプレクサ回路が、前記パラレル入力信号のうち、前記第２の入力信号と前記第４の入力信号とを入力し、前記第２の分周クロック信号に応じて選択された第２の中間信号を出力し、
前記送信回路が有する第３のマルチプレクサ回路が、前記パラレル入力信号のうち、前記第４の入力信号と前記第２の入力信号とを入力し、前記第１の分周クロック信号に応じて選択された第３の中間信号を出力し、
前記送信回路が有する第４のマルチプレクサ回路が、前記パラレル入力信号のうち、前記第１の入力信号を前記第１の分周クロック信号で同期した同期信号と前記第３の入力信号とを入力し、前記第１の分周クロック信号に応じて選択された第４の中間信号を出力し、
前記送信回路が有する第１のドライブ回路が、前記第１の中間信号を駆動して第１の出力信号を第１の出力端に出力し、
前記送信回路が有する第２のドライブ回路が、前記第２の中間信号を駆動して第２の出力信号を前記第１の出力端に出力し、
前記送信回路が有する第３のドライブ回路が、前記第３の中間信号を反転して第３の出力信号を前記第１の出力端と結合された第２の出力端に出力し、
前記送信回路が有する第４のドライブ回路が、前記第４の中間信号を反転して第４の出力信号を前記第２の出力端に出力する、送信回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信回路、通信システム、及び送信方法に関する。
【背景技術】
【０００２】
イーサネット（登録商標）規格などにおいて、データレートが１０ギガビット／秒から２５ギガビット／秒と高速化してきている。これに伴い、いわゆるＳｅｒＤｅｓ（SERializer/DESerializer）に含まれるシリアルデータ送信回路及びシリアルデータ送信回路のデータレートも２５ギガビット／秒と高速化している。
【０００３】
図１を参照して、従来のシリアルデータ送信回路について説明する。図１（ａ）は従来のシリアルデータ送信回路１０１を示す図である。図１（ｂ）はシリアルデータ送信回路１０１のタイムチャートを示す図である。
【０００４】
パラレル入力される４つのデジタル信号をシリアル出力するシリアルデータ送信回路１０１は、１／２分周回路１１０と、２：１マルチプレクサ１２０、１２１及び１２２と、ドライバ回路１３０とを有する。出力信号を２５ギガビット／秒で駆動する場合、１／２分周回路１１０及び２：１マルチプレクサ１２２には、図１（ｂ）の波形〔ＰＡ〕に対応する１２．５ＧＨｚのクロック信号ＣＫが提供される。１／２分周回路１１０は、提供されたクロック信号ＣＫを分周して図１（ｂ）の波形〔ＰＢ〕に対応する６．２５ＧＨｚの１／２分周信号を２：１マルチプレクサ１２０及び１２１に提供する。２：１マルチプレクサ１２０は、入力される第１又は第３デジタル信号Ｄin0又はＤin2の何れか一方を１／２分周回路１１０から提供される１／２分周信号に基いて出力する。２：１マルチプレクサ１２０から出力されるデジタル信号は、図１（ｂ）の波形〔ＰＣ〕に対応する。また、２：１マルチプレクサ１２１は、入力される第２又は第４デジタル信号Ｄin1又はＤin3の何れか一方を１／２分周回路１１０から提供される１／２分周信号に基いて出力する。２：１マルチプレクサ１２１から出力されるデジタル信号は、図１（ｂ）の波形〔ＰＤ〕に対応する。更に、２：１マルチプレクサ１２２は、２：１マルチプレクサ１２０又は１２１から入力されるデジタル信号の何れか一方を図１（ａ）では１２．５ＧＨｚで示されるクロック周期ＣＫで出力する。２：１マルチプレクサ１２２から出力されるデジタル信号は、図１（ｂ）の〔ＰＥ〕に対応する。そして、２：１マルチプレクサ１２２から出力される出力信号Ｖoutは、ドライバ回路１３０を介して伝送路に送信される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】第４７２３０２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１に示されるシリアルデータ送信回路１０１では、矢印Ａで示される破線で囲まれる１／２分周回路１１０、２：１マルチプレクサ１２２及びドライバ回路１３０が図１（ａ）では１２．５ＧＨｚで示される高速周期で動作する。今後、データレートが更に高速化することが予想されるが、シリアルデータ送信回路に含まれるトランジスタ等の素子のデータレートを更に高速化することが困難になりつつある。このため、データレートに対応するシリアルデータ送信回路を設計することが難しくなってきている。また、データレートが高速化されることに伴って、消費電力が大きくなっている。このため、消費電力を低減するために、高速動作する素子の数を減らすことが求められている。
【０００７】
本発明はこれらの課題を解決することを目的とする。すなわち、本発明は、高速動作する素子数を限定した構成を有する回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、送信回路は、所定周期長のデータレートの第１デジタル信号が入力され、第１デジタル信号に応じた信号を出力する第１ドライブ回路を有する。更に、送信回路は、第１デジタル信号に対して所定周期長の１／２シフトした所定周期長のデータレートの第２デジタル信号が入力され、第２デジタル信号に応じた信号を出力する第２ドライブ回路を有する。更に、送信回路は、第１ドライブ回路及び第２ドライブ回路の出力は接続される。更に、接続された出力は、第１デジタル信号の値と第２デジタル信号の値が同一のときに、最大レベル又は最小レベルを示し、第１デジタル信号の値と第２デジタル信号の値が異なるときに、最大レベルと最小レベルの間のレベルを示す。
【発明の効果】
【０００９】
送信回路において、所定周期長のデータレートの第１デジタル信号が入力される第１ドライブ回路、及び第１デジタル信号に対して所定周期長の１／２シフトした所定周期長のデータレートの第２デジタル信号が入力される第２ドライブ回路の出力が接続される。このため、高速動作する素子数を限定した構成を有する送信回路を提供することが可能になった。
【図面の簡単な説明】
【００１０】
【図１】図１は、従来のシリアルデータ送信回路を示す図である。
【図２】図２は、本発明に係る実施形態のシリアルデータ送信回路を示す図である。
【図３】図３は、図２に示すシリアルデータ送信回路の分周回路の回路の一例を示す図である。
【図４】図４は、図２に示すシリアルデータ送信回路の２：１マルチプレクサの回路の一例を示す図である。
【図５】図５は、図２に示すシリアルデータ送信回路のドライバ回路の回路の一例を示す図である。
【図６】図２に示すシリアルデータ送信回路を含む通信システムのブロックを示す図である。
【図７】図６に示す受信回路のＤＦＥの回路の一例を示す図である。
【図８】図６に示す受信回路の１：４デマルチプレクサの回路の一例を示す図である。
【図９】図６に示す通信システムのタイムチャートを示す図である。
【図１０】本発明に係る他の実施形態のシリアルデータ送信回路のブロックを示す図である。
【図１１】図１０に示すシリアルデータ送信回路のタイムチャートを示す図である。
【図１２】本発明に係る他の実施形態のシリアルデータ送信回路のブロックを示す図である。
【図１３】本発明に係る他の実施形態のシリアルデータ送信回路のブロックを示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る実施形態に従う送信回路、通信システム、及び送信方法について、図面を参照して詳細に説明する。なお、本発明の開示において提供される図は、本発明の説明を意図したものであり、構成素子の大きさの比率を示すことを意図したものではないことを理解されたい。また、それぞれの図面において、同一又は類似する機能を有する構成要素には、同一又は類似する符号が付される。したがって、先に説明した構成要素と同一、又は類似する機能を有する構成要素に関しては、改めて説明をしないことがある。
【００１２】
以下、図２〜１３を参照しながら、実施形態に従う送信回路、通信システム、及び送信方法について説明する。まず、図２〜図５を参照して、シリアルデータ送信回路１について説明する。図２（ａ）は、シリアルデータ送信回路１のブロックを示す図である。図２（ｂ）は、シリアルデータ送信回路１のタイムチャートを示す図である。図３は、シリアルデータ送信回路１の１／２分周回路１０の回路の一例を示す図である。図４は、シリアルデータ送信回路１の２：１マルチプレクサ２０及び２１の回路の一例を示す図である。図５は、シリアルデータ送信回路１のドライバ回路３０及び３１の回路の一例を示す図である。
【００１３】
図２（ａ）に示すように、パラレル入力される４つのデジタル信号をシリアル出力するシリアルデータ送信回路１は、１／２分周回路１０と、２：１マルチプレクサ２０及び２１と、ドライバ回路３０及び３１とを有する。１／２分周回路１０は、クロック信号ＣＫが入力され、クロック信号ＣＫを１／２分周した第１及び第２制御信号ＣＮＴ1及びＣＮＴ2を出力する。第２制御信号ＣＮＴ2は第１制御信号ＣＮＴ1に対してクロック信号ＣＫの１／２周期に相当する位相差を有する。すなわち、第２制御信号ＣＮＴ2は第１制御信号ＣＮＴ1に対してクロック信号ＣＫの１／２周期の遅延差を有する。
【００１４】
２：１マルチプレクサ２０は、パラレル入力される第１又は第３デジタル信号Ｄin0又はＤin2の何れかに対応する信号を第１制御信号ＣＮＴ1に基いて選択的に出力する。２：１マルチプレクサ２１は、パラレル入力される第２又は第４デジタル信号Ｄin1又はＤin3の何れかに対応する信号を第２制御信号ＣＮＴ2に基いて選択的に出力する。ドライバ回路３０は、２：１マルチプレクサ２０から出力されるデジタル信号をアナログ信号として出力する。ドライバ回路３１は、２：１マルチプレクサ２１から出力されるデジタル信号をアナログ信号として出力する。ドライバ回路３０及び３１の出力は接続されている。このため、出力信号Ｖoutは、ドライバ回路３０から出力されるアナログ信号と、ドライバ回路３１から出力されるアナログ信号とが合成された信号になる。
【００１５】
図３に示すように、１／２分周回路１０は、Ｄフリップフロップ１１及び１４と、インバータ１２及び１３とを有する。Ｄフリップフロップ１１は、出力端子Ｑから出力される信号をインバータ１２を介して入力端子Ｄに入力している。したがって、Ｄフリップフロップ１１は、クロック信号ＣＫの立ち上がりエッジごとに反転信号を出力することにより、クロック信号ＣＫの２倍の周期を有する第１制御信号ＣＮＴ1を出力する。Ｄフリップフロップ１４は、Ｄフリップフロップ１１の出力端子Ｑの信号を入力端子Ｄに入力している。Ｄフリップフロップ１４のクロック端子にはインバータ１３を介してクロック信号ＣＫの反転信号が入力される。したがって、Ｄフリップフロップ１４は、クロック信号ＣＫの立ち下がりエッジに同期したＣＮＴ1信号を出力することにより、クロック信号ＣＫの２倍の周期を有する第２制御信号ＣＮＴ2を出力する。第２制御信号ＣＮＴ2と、第１制御信号ＣＮＴ1との位相差は、クロック信号ＣＫの１／２周期となる。
【００１６】
図４に示すように、２：１マルチプレクサ２０は、Ｄフリップフロップ２３ａ、２３ｂ及び２３ｃと、マルチプレクサ２４とを有する。Ｄフリップフロップ２３ａ及び２３ｂは、入力端子Ｄに入力されるデジタル信号をＣＫ端子に入力される制御信号ＣＮＴの立ち上がりエッジでラッチして出力端子Ｑから出力する。Ｄフリップフロップ２３ｃは、入力端子Ｄに入力されるデジタル信号をＣＫ端子に入力される制御信号ＣＮＴの立ち下がりエッジでラッチして出力端子Ｑから出力する。マルチプレクサ２４は、制御信号ＣＮＴが０であるときにＤフリップフロップ２３ａの出力端子Ｑから出力される信号を出力信号Ｄoutとして出力する。また、マルチプレクサ２４は、制御信号ＣＮＴが１であるときにＤフリップフロップ２３ｃの出力端子Ｑから出力される信号を出力信号Ｄoutとして出力する。２：１マルチプレクサ２１は、２：１マルチプレクサ２０と同一の構成を有する。
【００１７】
図５に示すように、ドライバ回路３０は、単相差動変換部３２と、第１及び第２トランジスタ３３及び３４と、第１及び第２抵抗３５及び３６とを有する。単相差動変換部３２は、入力デジタル信号Ｄin1を第１及び第２差動出力信号Ｄout1及びＤout2に変換する。第１及び第２トランジスタ３３及び３４は、ＣＭＯＳトランジスタである。第１及び第２トランジスタ３３及び３４はそれぞれ、ゲート端子に入力されるデジタル信号Ｄout1及びＤout2に応じてアナログ信号Ｖout1及びＶout2を出力する。第１及び第２抵抗３５及び３６は、５０Ωの抵抗値を有する終端抵抗である。
【００１８】
次に、図２（ｂ）に示すタイムチャートを参照して、シリアルデータ送信回路１の動作について説明する。図２（ｂ）の波形Ｄin0〜Ｄin3は、図２（ａ）のパラレル入力されるデジタル信号Ｄin0〜Ｄin3の波形を示す。図２（ｂ）の波形〔Ａ〕は、図２（ａ）のクロック信号ＣＫの波形を示す。図２（ｂ）の波形〔Ｂ〕は、図２（ａ）の第１制御信号ＣＮＴ1の波形を示す。図２（ｂ）の波形〔Ｃ〕は、図２（ａ）の第２制御信号ＣＮＴ2の波形を示す。図２（ｂ）の波形〔Ｄ〕は、図２（ａ）の２：１マルチプレクサ２０の出力デジタル信号の波形を示す。図２（ｂ）の波形〔Ｅ〕は、図２（ａ）の２：１マルチプレクサ２１の出力デジタル信号の波形を示す。図２（ｂ）の波形Ｖoutは、図２（ａ）の出力アナログ信号Ｖoutの波形を示す。
【００１９】
波形Ｄin0〜Ｄin3は、波形〔Ｂ〕に示されるクロック信号ＣＫの波形と同じ周期を有する。波形〔Ｂ〕及び〔Ｃ〕は、クロック信号ＣＫを１／２分周した信号であり、クロック信号ＣＫの１／２周期の遅延差を有する。したがって、波形〔Ｂ〕と〔Ｃ〕の間の遅延差は、クロック信号ＣＫの２倍の周期を有するデジタル信号波形Ｄin0〜Ｄin3の周期との関係では、９０度の位相差を有するということができる。
【００２０】
波形〔Ｄ〕は、第１デジタル信号Ｄin0に対応するデジタル信号が波形〔Ｂ〕の立ち上がりエッジでラッチされ、第３デジタル信号Ｄin2に対応するデジタル信号が波形〔Ｂ〕の立ち上がり及び立ち下がりエッジでラッチされて、選択的に波形〔Ｂ〕の１／２周期ごとに出力される波形を示す。すなわち、波形〔Ｂ〕が０のときは波形〔Ｄ〕は、第１デジタル信号Ｄin0に対応する信号となり、波形〔Ｂ〕が１のときは波形〔Ｄ〕は、第３デジタル信号Ｄin2に対応する信号となる。
波形〔Ｅ〕は、第２デジタル信号Ｄin1に対応するデジタル信号が波形〔Ｃ〕の立ち上がりエッジでラッチされ、第４デジタル信号Ｄin3に対応するデジタル信号が波形〔Ｃ〕の立ち上がり及び立ち下がりエッジでラッチされて、選択的に波形〔Ｂ〕の１／２周期ごと出力される波形を示す。すなわち、波形〔Ｃ〕が０のときは波形〔Ｅ〕は、第２デジタル信号Ｄin1に対応する信号となり、波形〔Ｃ〕が１のときは波形〔Ｅ〕は、第４デジタル信号Ｄin3に対応する信号となる。
【００２１】
出力波形Ｖoutは、波形〔Ｄ〕と波形〔Ｅ〕とがアナログ信号として合成された信号である。すなわち、出力波形Ｖoutに示される波形ａは、第１デジタル信号Ｄin0及び第２デジタル信号Ｄin1にそれぞれ対応する信号がアナログ信号として合成された信号である。波形ｂは、第２デジタル信号Ｄin1及び第３デジタル信号Ｄin2にそれぞれ対応する信号がアナログ信号として合成された信号である。波形ｃは、第３デジタル信号Ｄin2及び第４デジタル信号Ｄin3にそれぞれ対応する信号がアナログ信号として合成された信号である。波形ｄは、第４デジタル信号Ｄin3及び第１デジタル信号Ｄin0にそれぞれ対応する信号がアナログ信号として合成された信号である。このため、出力信号Ｖoutは、波形〔Ｄ〕及び波形〔Ｅ〕が（０，０）のときのアナログ信号、波形〔Ｄ〕及び波形〔Ｅ〕が（０，１）又は（１，０）のときのアナログ信号、並びに波形〔Ｄ〕及び波形〔Ｅ〕が（１，１）のときのアナログ信号となる。すなわち、出力信号Ｖoutは、３値を有する３値アナログ信号になる。
【００２２】
このように、出力信号Ｖoutは、クロック信号ＣＫの波形〔Ａ〕の１／２周期に相当するデータレートを有するシリアル信号になる。すなわち、シリアルデータ送信回路１のユニットインターバル（Unit Interval、ＵＩ）は、クロック信号ＣＫの波形〔Ａ〕の１／２周期に相当する。これから、パラレル入力される第１〜第４デジタル信号Ｄin0〜Ｄin3の周期は４ＵＩに相当し、クロック信号ＣＫの周期は２ＵＩに相当する。
【００２３】
以上、図２〜５を参照して、シリアルデータ送信回路１について説明してきた。シリアルデータ送信回路１では、２：１マルチプレクサ２０及び２１と、ドライバ回路３０及び３１とは、クロック信号ＣＫの周期を１／２分周回路１０で２倍にされた第１及び第２制御信号ＣＮＴ1及びＣＮＴ2により制御される。このため、シリアルデータ送信回路１では、クロック信号ＣＫの周期で動作する素子は、図２（ａ）において矢印Ｂで示される破線で囲まれる１／２分周回路１０のみである。
【００２４】
図１（ａ）に示す従来のシリアルデータ送信回路１０１と比較すると、クロック信号ＣＫの周期で動作する素子は、２：１マルチプレクサ及びドライバ回路がそれぞれ１つずつ削減されている。このため、シリアルデータ送信回路１は、従来のシリアルデータ送信回路１０１よりも高速動作する素子数が削減される。
【００２５】
なお、シリアルデータ送信回路１は、２つのドライバ回路３０及び３１を有するために、１つのドライバ回路１３０のみを有する従来のシリアルデータ送信回路１０１よりもドライバ回路の数が増加している。しかしながら、ドライバ回路数の増加により、シリアルデータ送信回路１の消費電力が従来のシリアルデータ送信回路１０１よりも増加するおそれはない。第１に、シリアルデータ送信回路１ではドライバ回路３０及び３１の出力をアナログ信号として合成するため、ドライバ回路３０及び３１は、シリアルデータ送信回路１のドライバ回路１３０の駆動能力の半分でよい。このため、同一の周波数でそれぞれのドライバ回路が駆動された場合でもシリアルデータ送信回路１のドライバ回路３０及び３１の消費電力は、従来のシリアルデータ送信回路１０１のドライバ回路１３０の消費電力の半分程度となる。第２に、同一のＵＩを有するシリアル信号を出力する場合には、シリアルデータ送信回路１のドライバ回路３０及び３１のデータレートは、従来のシリアルデータ送信回路１０１のデータレートの半分になる。この場合、シリアルデータ送信回路１のドライバ回路３０及び３１の消費電力は、従来のシリアルデータ送信回路１０１のドライバ回路１３０の消費電力の１／４程度となる。すなわち、シリアルデータ送信回路１では、図１（ａ）に示す従来のシリアルデータ送信回路１０１よりもドライバ回路数が増加しているが、ドライバ回路それぞれの駆動能力が低減され且つドライバ回路の動作周波数が低いため、消費電力は増加しない。
【００２６】
次に、図６〜９を参照して、シリアルデータ送信回路１を含む通信システム１００について説明する。図６は、通信システム１００のブロックを示す図である。図７は、通信システム１００に含まれるシリアル信号受信回路２００のＤＦＥ２１０の回路の一例及び関連するタイムチャートを示す図である。図８は、通信システム１００に含まれるシリアル信号受信回路２００の１：４デマルチプレクサ２２０の回路の一例を示す図である。図９は、通信システム１００のタイムチャートを示す図である。
【００２７】
通信システム１００は、シリアルデータ送信回路１と、シリアル信号受信回路２００と、伝送路３００とを有する。シリアルデータ送信回路１の出力端は伝送路３００の一端に接続され、シリアル信号受信回路２００の入力端は伝送路３００の他端に接続される。シリアルデータ送信回路１にパラレル入力される第１〜第４デジタル入力信号Ｄin0〜Ｄin3は、伝送路３００を介してシリアル信号受信回路２００から第１〜第４デジタル出力信号Ｄout0〜Ｄout3として出力される。伝送路３００は、シリアルデータ送信回路１とシリアル信号受信回路２００との間を電気的に接続する配線である。
【００２８】
シリアル信号受信回路２００は、ＤＦＥ２１０と、１：４デマルチプレクサ２２０とを有する。ＤＦＥ２１０は、判定帰還型等化技術（Decision Feedback Equalization、ＤＦＥ）を使用して、信号波形の歪みを予測する信号判定回路である。ＤＦＥ２１０は、判定回路２１１と、減算回路２１２と、Ｄフリップフロップ２１３とを有する。
【００２９】
判定回路２１１は、先に入力された信号の判定結果に基いて、正数である所定の係数Ｈ１又は係数Ｈ１の反数である−Ｈ１の何れか一方を出力する。先の信号が０と判定されたとき、判定回路２１１は、−Ｈ１を出力する。一方、先の信号が１と判定されたとき、判定回路２１１は、Ｈ１を出力する。
【００３０】
減算回路２１２は、入力信号Ｖinから判定回路２１１の出力信号を減算する。すなわち、先の信号が０と判定されたとき、減算回路２１２は、入力信号ＶinにＨ１を加算する。一方、先の信号が１と判定されたとき、判定回路２１１は、入力信号ＶinからＨ１を減算する。Ｄフリップフロップ２１３は、減算回路２１２において入力信号Ｖinに±Ｈ１が減算された信号Ｖ´inが入力端子Ｄに入力され、クロック信号ＣＬＫの立ち上がりエッジで０又は１の何れかのデジタル信号Ｄoutを出力端子Ｑから出力する。
【００３１】
このように、ＤＦＥ２１０は、先の信号の判定結果に基いて、次のサイクルの信号の判定しきい値を調整することで、波形歪みを補正して０又は１のデジタル信号として判定できる。図７（ａ）に示すＤＦＥ２１０は、判定しきい値を調整する代わりに、入力信号
Ｖinから±Ｈ１を減算することで、判定しきい値を変化させたことと同等な構成になっている。図７（ｂ）は、判定帰還型等化機能を有しない回路による判定結果の一例を示すタイムチャートであり、図７（ｃ）は、ＤＦＥ２１０の判定結果の一例を示すタイムチャートである。図７（ｂ）において矢印「Bit Error」で示されるビットは、本来は０と判定されるべきビットであるが、先の信号が０であり且つ高速で動作するため判定しきい値まで遷移する前に誤判定されている。一方、図７（ｃ）において矢印「Correct Bit」で示されるビットは、判定しきい値を変化させたことと同等な効果を有するＤＦＥ２１０により判定された結果、正しい判定結果を得ている。
【００３２】
ＤＦＥ２１０では、Ｈ１の振幅は、ＤＦＥ２１０に入力される入力信号Ｖinの振幅の１／４の大きさとして規定される。すなわち、Ｈ１の振幅は、シリアルデータ送信回路１のドライバ回路３０及び３１のそれぞれの出力信号の振幅の１／２に対応する大きさを有する。
【００３３】
１：４デマルチプレクサ２２０は、１：２デマルチプレクサ２２１ａ、２２１ｂ及び２２１ｃと、Ｄフリップフロップ２２２と、インバータ２２３とを有する。１：２デマルチプレクサ２２１ａは、Ｄフリップフロップ２２４ａ、２２５ａ及び２２６ａを有する。１：２デマルチプレクサ２２１ａは、シリアル入力されるデジタル入力信号Ｄinとクロック信号ＣＫとが入力される。Ｄフリップフロップ２２４ａは、入力端子Ｄに入力されるデジタル信号Ｄinをクロック信号ＣＫの立ち上がりエッジでラッチする。Ｄフリップフロップ２２５ａは、入力端子Ｄに入力されるデジタル信号Ｄinをクロック信号ＣＫの立ち下がりエッジでラッチする。Ｄフリップフロップ２２６ａは、入力端子Ｄに入力されるＤフリップフロップ２２５ａの出力信号をクロック信号ＣＫの立ち上がりエッジでラッチする。
【００３４】
１：２デマルチプレクサ２２１ｂ及び２２１ｃは、１：２デマルチプレクサ２２１ａと同等な回路構成を有する。Ｄフリップフロップ２２２及びインバータ２２３は、クロック信号ＣＫの立ち下がりエッジでクロック信号ＣＫを１／２分周した信号を生成する。
【００３５】
Ｄフリップフロップ２２４ｂは、Ｄフリップフロップ２２４ａの出力信号を１／２分周されたクロック信号ＣＫの立ち上がりエッジでラッチして第４デジタル出力信号Ｄout3として出力端子Ｑから出力する。Ｄフリップフロップ２２５ｂは、Ｄフリップフロップ２２４ａの出力信号を１／２分周されたクロック信号ＣＫの立ち下がりエッジでラッチして出力端子Ｑから出力する。Ｄフリップフロップ２２６ｂは、入力端子Ｄに入力されるＤフリップフロップ２２５ｂの出力信号を１／２分周されたクロック信号ＣＫの立ち上がりエッジでラッチして第２デジタル出力信号Ｄout1として出力端子Ｑから出力する。
【００３６】
Ｄフリップフロップ２２４ｃは、Ｄフリップフロップ２２６ａの出力信号を１／２分周されたクロック信号ＣＫの立ち上がりエッジでラッチして第３デジタル出力信号Ｄout2として出力端子Ｑから出力する。Ｄフリップフロップ２２５ｃは、Ｄフリップフロップ２２６ａの出力信号を１／２分周されたクロック信号ＣＫの立ち下がりエッジでラッチして出力端子Ｑから出力する。Ｄフリップフロップ２２６ｃは、入力端子Ｄに入力されるＤフリップフロップ２２５ｃの出力信号を１／２分周されたクロック信号ＣＫの立ち上がりエッジでラッチして第１デジタル出力信号Ｄout0として出力端子Ｑから出力する。
【００３７】
このような構成を有することにより、１：４デマルチプレクサ２２０は、シリアル入力されるデジタル入力信号Ｄinを第１〜第４デジタル出力信号Ｄout0〜Ｄout3としてパラレル出力する。
【００３８】
次に、図９を参照して、通信システム１００の動作について説明する。パラレル入力される第１〜第４デジタル入力信号Ｄin10〜Ｄin13は、４ＵＩの周期で入力される。パラレル入力される第１のデジタル入力信号Ｄin10〜Ｄin13は１０１１であり、第２のデジタル入力信号Ｄin10〜Ｄin13は０００１である。第１〜第４デジタル信号Ｄin10〜Ｄin13の波形上に示される楕円は、第１〜第４デジタル信号Ｄin10〜Ｄin13がＤフリップフロップによりそれぞれラッチされるタイミングを示す。第１及び第３デジタル信号Ｄin10及び
Ｄin12は、２：１マルチプレクサ２０内部のＤフリップフロップでそれぞれラッチされ、第２及び第４デジタル信号Ｄin11及びＤin13は、２：１マルチプレクサ２１内部のＤフリップフロップでそれぞれラッチされる。
【００３９】
波形〔Ｂ〕及び〔Ｄ〕は、２：１マルチプレクサ２０におけるデジタル信号の選択状態を示す。波形〔Ｂ〕は２：１マルチプレクサ２０に入力される第１制御信号ＣＮＴ1の波形であり、波形〔Ｄ〕は第１制御信号ＣＮＴ1に基いて２：１マルチプレクサ２０から出力される波形である。波形〔Ｂ〕が０のとき、２：１マルチプレクサ２０において第１デジタル信号Ｄin10が選択され、波形〔Ｂ〕が１のとき、第３デジタル信号Ｄin12が選択されて、それぞれ波形〔Ｄ〕として出力される。
【００４０】
波形〔Ｃ〕及び〔Ｅ〕は、２：１マルチプレクサ２１におけるデジタル信号の選択状態を示す。波形〔Ｃ〕は２：１マルチプレクサ２１に入力される第２制御信号ＣＮＴ2の波形であり、波形〔Ｅ〕は第２制御信号ＣＮＴ2に基いて２：１マルチプレクサ２１から出力される波形である。波形〔Ｃ〕が０のとき、２：１マルチプレクサ２１において第２デジタル信号Ｄin11が選択され、波形〔Ｃ〕が１のとき、第４デジタル信号Ｄin13が選択されて、それぞれ波形〔Ｅ〕として出力される。
【００４１】
波形〔Ｆ〕は、２：１マルチプレクサ２０及び２１から出力されるデジタル信号が入力されるドライバ回路３０及び３１からそれぞれ出力されたアナログ信号が合成されたアナログ信号Ｖout1の波形を示す。波形〔Ｆ〕の第１の信号は、第１デジタル信号Ｄin10に対応する信号と第２デジタル信号Ｄin11に対応する信号とをアナログ信号として合成した信号であり、値は２である。また、波形〔Ｆ〕の第２の信号は、第２デジタル信号Ｄin11に対応する信号と第３デジタル信号Ｄin12に対応する信号とをアナログ信号として合成した信号であり、値は１である。更に、波形〔Ｆ〕の第３の信号は、第３デジタル信号Ｄin12に対応する信号と第４デジタル信号Ｄin13に対応する信号とをアナログ信号として合成した信号であり、値は１である。そして、波形〔Ｆ〕の第４の信号は、第４デジタル信号Ｄin13に対応する信号と第１デジタル信号Ｄin10に対応する信号とをアナログ信号として合成した信号であり、値は２である。
【００４２】
破線で示される波形〔Ｇ〕は、シリアル信号受信回路２００で受信されるアナログ信号の波形を示す。ここでは、伝送路３００における遅延は考慮されておらず、且つ伝送路３００においてアナログ信号は減衰していないと仮定されている。したがって、波形〔Ｇ〕は、波形〔Ｆ〕と同一の形状を有する。波形〔Ｇ〕に近接して配置される波形は、ＤＦＥ２１０のＤフリップフロップ２１３の入力端子Ｄに入力される波形を示す。例えば、入力端子Ｄに入力される波形の第１の信号は、波形〔Ｇ〕の値である２からＨ１＝０．５を減算した１．５となる。先の入力が１と判定されているためである。また、入力端子Ｄに入力される波形の第２の信号は、波形〔Ｇ〕の値である１からＨ１＝０．５を減算した０．５となる。先の入力が１と判定されているためである。一方、入力端子Ｄに入力される波形の第３の信号は、波形〔Ｇ〕の値である１にＨ１＝０．５を加算した１．５となる。先の入力が０と判定されているためである。
【００４３】
表１に、ＤＦＥ２１０における入力信号Ｖinの値と、先の信号Ｄoutの判定値と、Ｄフリップフロップ２１３の入力端子Ｄに入力される信号Ｖ´inの値との関係を示す。ここで、Ｄフリップフロップ２１３のしきい値は、「１」である。
【００４４】
【表１】
0005807574.tif 000002
【００４５】
図９の矢印Ｃで示されるデータは、通信システム１００にパラレル入力される第２のデジタル入力信号を示す。このように、０００１としてパラレル入力された第１〜第４デジタル入力信号Ｄin10〜Ｄin13が、シリアル出力されるＤＦＥ２１０からのデジタル出力信号を介して、０００１として第１〜第４デジタル出力信号Ｄout20〜Ｄout23としてパラレル出力される。
【００４６】
以上、図６〜９を参照して、通信システム１００について説明してきた。通信システム１００では、３値アナログ信号として出力されるシリアルデータ送信回路１からの出力信号が、ＤＦＥ２１０を備えた受信回路でシリアル信号受信回路２００で受信される。このため、シリアルデータ送信回路１は、従来から使用されるシリアルデータ送信回路と互換性があり、他のシリアルデータ送信回路との置換が容易である。
【００４７】
次に、図１０及び１１を参照して、他の実施形態に従うシリアルデータ送信回路について説明する。図１０は、シリアルデータ送信回路２のブロックを示す図である。図１１は、シリアルデータ送信回路２のタイムチャートを示す図である。
【００４８】
図１０に示すシリアルデータ送信回路２は、プリエンファシス機能を実現するためにポストタップ部４０とＤフリップフロップ４１とを有することが図２に示すシリアルデータ送信回路２と相違する。シリアルデータ送信回路２は、プリエンファシス機能を有することにより、伝送路３００で伝送される信号の減衰を補償することができる。
【００４９】
ポストタップ部４０は、２：１マルチプレクサ４２及び４３と、ドライバ回路４４及び４５とを有する。２：１マルチプレクサ４２及び４３は、先に説明した２：１マルチプレクサ２０及び２１と同一の回路構成を有する。ドライバ回路４４及び４５は、入力されたデジタル信号を反転させてアナログ信号として出力する。ドライバ回路４４及び４５の駆動能力は、ドライバ回路３０及び３１よりも低い。すなわち、ドライバ回路４４及び４５に含まれる駆動用のトランジスタジスタは、ドライバ回路３０及び３１に含まれる第１及び第２トランジスタ３３及び３４よりもサイズが小さい。
【００５０】
２：１マルチプレクサ４２はＤフリップフロップ４１を介して第４デジタル信号Ｄin3が入力されるとともに、第２デジタル信号Ｄin1と第１制御信号ＣＮＴ1とが入力される。２：１マルチプレクサ４２は、第１制御信号ＣＮＴ1が０のとき、Ｄフリップフロップ４１を介して入力される第４デジタル信号Ｄin3に対応する信号を出力し、第１制御信号ＣＮＴ1が１のとき、第２デジタル信号Ｄin1に対応する信号を出力する。
【００５１】
２：１マルチプレクサ４３は、第１デジタル信号Ｄin0と、第３デジタル信号Ｄin2と、第１制御信号ＣＮＴ1とが入力される。２：１マルチプレクサ４３は、第２制御信号ＣＮＴ2が０のとき、第１デジタル信号Ｄin0に対応する信号を出力し、第２制御信号ＣＮＴ2が１のとき、第３デジタル信号Ｄin2に対応する信号を出力する。
【００５２】
２：１マルチプレクサ４２の出力と、２：１マルチプレクサ４３の出力とはそれぞれ、ドライバ回路４４及び４５を介して反転された上で、アナログ信号として合成される。そして、ドライバ回路４４及び４５の出力信号をアナログ信号として合成した信号は、ドライバ回路３０及び３１の出力信号をアナログ信号として合成した信号とアナログ信号として合成されて、出力信号Ｖoutとして出力される。
【００５３】
図１１において、波形〔Ａ〕は図１０のクロック信号ＣＫの波形を示し、波形〔Ｂ〕は図１０の第１制御信号ＣＮＴ1の波形を示し、波形〔Ｃ〕は図１０の第２制御信号ＣＮＴ2の波形を示す。また、波形〔Ｉ〕及び〔Ｊ〕は２：１マルチプレクサ４２の入力信号の波形を示し、波形〔Ｋ〕及び〔Ｌ〕は２：１マルチプレクサ４３の入力信号の波形を示す。更に、波形〔Ｍ〕は２：１マルチプレクサ４２の出力信号の波形を示し、波形〔Ｎ〕は２：１マルチプレクサ４３の出力信号の波形を示す。
【００５４】
波形〔Ｆ〕は図１０のドライバ回路３０及び３１の出力信号がアナログ信号として合成された信号の波形を示し、波形〔Ｐ〕はドライバ回路４４及び４５の出力信号がアナログ信号として合成された信号の波形を示す。ドライバ回路４４及び４５の駆動能力は、ドライバ回路３０及び３１よりも小さいので、波形〔Ｐ〕の振幅は波形〔Ｆ〕の振幅よりも小さい。
【００５５】
出力信号の波形は、波形〔Ｆ〕と波形〔Ｐ〕とがアナログ信号として合成された波形となる。したがって、出力信号の波形は、現在の波形〔Ｆ〕と、先の波形〔Ｆ〕を反転させた上で振幅を小さくすることにより重み付けした波形とを合成した波形となる。このため、出力信号の波形は、先の出力信号の影響を反映することになり、プリエンファシス機能を実現する。
【００５６】
次に、図１２を参照して、他の実施形態に従うシリアルデータ送信回路について説明する。図１２は、シリアルデータ送信回路３のブロックを示す図である。
【００５７】
図１２に示すシリアルデータ送信回路３は、パラレル入力されるデジタル信号の数が４つではなく８つであることが図２に示すシリアルデータ送信回路１と相違する。シリアルデータ送信回路２は、４つのデジタル信号をパラレル入力するために、１入力１出力１／２分周回路５０と、２：１マルチプレクサ５１〜５４を有する。
【００５８】
１入力１出力１／２分周回路５０は、１／２分周回路１０から出力される第１制御信号ＣＮＴ1の周期を更に１／２分周する機能を有する。
【００５９】
２：１マルチプレクサ５１は、第１デジタル信号Ｄin0と、第５デジタル信号Ｄin4とが入力される。２：１マルチプレクサ５２は、第２デジタル信号Ｄin1と、第６デジタル信号Ｄin5とが入力される。２：１マルチプレクサ５３は、第３デジタル信号Ｄin2と、第７デジタル信号Ｄin6とが入力される。２：１マルチプレクサ５４は、第４デジタル信号Ｄin3と、第８デジタル信号Ｄin7とが入力される。
【００６０】
２：１マルチプレクサ５１は、１入力１出力１／２分周回路５０の出力信号が０のとき、第１デジタル信号Ｄin0を出力し、１入力１出力１／２分周回路５０の出力信号が１のとき、第５デジタル信号Ｄin4を出力する。２：１マルチプレクサ５２は、１入力１出力１／２分周回路５０の出力信号が０のとき、第２デジタル信号Ｄin1を出力し、１入力１出力１／２分周回路５０の出力信号が１のとき、第６デジタル信号Ｄin5を出力する。２：１マルチプレクサ５３は、１入力１出力１／２分周回路５０の出力信号が０のとき、第３デジタル信号Ｄin2を出力し、１入力１出力１／２分周回路５０の出力信号が１のとき、第７デジタル信号Ｄin6を出力する。２：１マルチプレクサ５４は、１入力１出力１／２分周回路５０の出力信号が０のとき、第４デジタル信号Ｄin3を出力し、１入力１出力１／２分周回路５０の出力信号が１のとき、第８デジタル信号Ｄin7を出力する。
【００６１】
次に、図１３を参照して、他の実施形態に従うシリアルデータ送信回路について説明する。図１３（ａ）は、シリアルデータ送信回路４のブロックを示す図である。図１３（ｂ）は、シリアルデータ送信回路４のタイムチャートを示す図である。
【００６２】
図１３（ａ）に示すシリアルデータ送信回路４は、パラレル入力されるデジタル信号の数が４つではなく２つであることが図２に示すシリアルデータ送信回路１と相違する。シリアルデータ送信回路４は、ドライバ回路３０及び３１の前段にＤフリップフロップ６０〜６３と、インバータ６４とを有する。Ｄフリップフロップ６０及び６１は、入力端子Ｑにパラレル入力される第１及び第２デジタル信号Ｄin0及びＤin1をそれぞれラッチする。Ｄフリップフロップ６２は、Ｄフリップフロップ６０でラッチされた第１デジタル信号
Ｄin0をクロック信号ＣＫの立ち上がりエッジでラッチする。一方、Ｄフリップフロップ６３は、Ｄフリップフロップ６１でラッチされた第２デジタル信号Ｄin1をクロック信号ＣＫの立ち下がりエッジでラッチする。これにより、第１デジタル信号Ｄin0と、第２デジタル信号Ｄin1とは、クロック信号ＣＫの１／２周期の位相差を有してドライバ回路３０及び３１にそれぞれ入力される。ドライバ回路３０の出力信号と、ドライバ回路３１の出力信号とは、アナログ信号として合成されて、クロック信号ＣＫの１／２周期を１ＵＩとする３値アナログ信号Ｖoutが出力される。
【００６３】
図１３（ｂ）において、波形〔Ａ〕はクロック信号ＣＫの波形を示し、波形〔Ｑ〕はＤフリップフロップ６０の出力信号の波形を示し、波形〔Ｒ〕はＤフリップフロップ６１の出力信号の波形を示す。また、波形〔Ｓ〕はＤフリップフロップ６２の出力信号の波形を示し、波形〔Ｔ〕はＤフリップフロップ６３の出力信号の波形を示す。波形〔Ｓ〕と波形〔Ｔ〕とは、波形〔Ａ〕の１／２周期の位相差を有する。
【００６４】
以上、図２〜１３を参照して、本発明に係る実施形態を説明してきた。しかしながら、本発明の精神、及び範囲を逸脱しない範囲内で、様々な変化及び変形を行うことができることが理解されるであろう。
【００６５】
例えば、シリアルデータ送信回路１〜４は、伝送路３００にシリアル信号を供給する回路として説明されているが、パラレル入力されるデジタル信号をシリアル出力して使用される他の用途において、信号合成回路として使用されてもよい。また、パラレル入力されるデジタル信号の数は本明細書で説明されたものに限定されるものではなく、１６個又は３２個など所望の数のデジタル信号がパラレル入力されるシリアルデータ送信回路としてもよい。
【００６６】
また、シリアルデータ送信回路１〜４において付与されるデジタル信号間の位相差は本明細書で説明されたものに限定されるものではなく、通信システムで採用されるシリアル信号受信回路において、復号化が可能であれば所望の位相差としてもよい。
【００６７】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００６８】
１、２、３、４    シリアル信号送信回路
１０    １／２分周回路
２０、２１    ２：１マルチプレクサ
３０、３１    ドライバ回路
１００    通信システム
２００    シリアル信号受信回路
２１０    ＤＦＥ
２２０    １：４デマルチプレクサ
【図１】
0005807574.tif 000003
【図２】
0005807574.tif 000004
【図３】
0005807574.tif 000005
【図４】
0005807574.tif 000006
【図５】
0005807574.tif 000007
【図６】
0005807574.tif 000008
【図７】
0005807574.tif 000009
【図８】
0005807574.tif 000010
【図９】
0005807574.tif 000011
【図１０】
0005807574.tif 000012
【図１１】
0005807574.tif 000013
【図１２】
0005807574.tif 000014
【図１３】
0005807574.tif 000015