(57)【特許請求の範囲】
【請求項１】
負荷状態に応じたフィードバック信号が入力されるフィードバック端子と、前記フィードバック端子の端子電圧を基準電圧と比較して、前記負荷状態が通常負荷状態であるか軽負荷状態であるかを判定するコンパレータと、を備え、
前記通常負荷状態時にスイッチング素子を連続的にスイッチング動作させるとともに、前記軽負荷状態時に前記スイッチング素子のスイッチング動作を停止させるスイッチング電源装置であって、
入力電圧の高低を検出する入力電圧検出回路と、
前記フィードバック端子に接続されるプルアップ抵抗と、
前記プルアップ抵抗の抵抗値を前記負荷状態の変化に連動して切り替える第１のスイッチ素子と、
前記プルアップ抵抗の抵抗値を前記入力電圧の高低に連動して切り替える第２のスイッチ素子と、
前記入力電圧検出回路の検出結果に連動して前記基準電圧の値を切り替える切り換え回路と、
を備えることを特徴とするスイッチング電源装置。
【請求項２】
前記第１のスイッチ素子を前記コンパレータの出力によってオン、オフさせるように構成したことを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記プルアップ抵抗は、第１のプルアップ抵抗と、前記第１のスイッチ素子を介して前記第１のプルアップ抵抗に並列接続した第２のプルアップ抵抗とを備えることを特徴とする請求項１に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、軽負荷間欠発振（バーストモード）対応回路を備えたスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源装置では、軽負荷時、特にスタンバイ時にスイッチング損失が顕著になるため、一秒当たりのスイッチング回数を減らすことが消費電力を低減する上で有効である。そこで、上記スイッチング回数を低減するための手段として間欠発振（バーストモード）という制御方式が良く使われている。
図１３は、バーストモード制御方式を適用した特許文献１に記載のスイッチング電源装置の構成を示す。このスイッチング電源装置は、フライバック方式のコンバータとして構成されている。
【０００３】
同図において、交流電源ＡＰ1の出力電圧は、ダイオードスタックＤＳ1により全波整流されかつキャパシタＣ１０で平滑されて直流電圧Ｖｉとなり、この直流電圧ＶｉがパワーＭＯＳトランジスタＱ１０と電流検出用のセンス抵抗Ｒ１５とを介して出力トランスＴ１０の一次巻線Ｎ１に供給される。パワーＭＯＳトランジスタＱ１０は、電源制御ＩＣ１００からのゲートドライブ信号によりオン、オフされ、これにより出力トランスＴ１０の二次巻線Ｎ２に脈流が発生する。この脈流はダイオードＤ１１によって整流され、キャパシタＣ２０で平滑されて図示しない負荷に供給される。
【０００４】
上記負荷への出力電圧は、抵抗Ｒ１１，Ｒ１２により分圧されて検出され、その検出された電圧（厳密にいえば、検出された電圧と基準電圧との差を増幅した信号）がフォトカプラＰＣ１を介し、フィードバック信号として電源制御ＩＣ１００のＦＢ端子に入力される。
一方、出力トランスＴ１０の二次巻線Ｎ２に電流が流れると、補助巻線Ｎ３にも電圧が発生する。この電圧は、ダイオードＤ１２により整流されかつキャパシタＣ３０で平滑された後、電源制御ＩＣ１００の電源端子であるＶｃｃ端子に供給される。
【０００５】
ダイオードＤ１２とキャパシタＣ３０の接続点は、抵抗Ｒ１３を介して電源制御ＩＣ１００のＺＣＤ端子に接続されている。また、パワーＭＯＳトランジスタＱ１０と電流検出用のセンス抵抗Ｒ１５の接続点は、電源制御ＩＣ１００のＩＳ端子（パワーＭＯＳトランジスタＱ１０に流れる電流の検出値を入力するための端子）に接続されている。
なお、電源制御ＩＣ１００は、ＧＮＤ端子、パワーＭＯＳトランジスタＱ１０のゲートドライブ信号（スイッチングパルス）を出力するＯＵＴ端子、高電圧系からＶｃｃ端子に電流を供給するためのＶＨ端子も備えている。Ｃ４０,Ｃ５０はキャパシタ、ＺＤ１はシャントレギュレータ、Ｒ１４は電流制限用の抵抗である。
【０００６】
上記電源制御ＩＣ１００は、ＦＢ端子に入力されるフィードバック信号に基づいて負荷状態に応じたゲートドライブ信号を出力し、このゲートドライブ信号によってパワーＭＯＳトランジスタＱ１０のスイッチングを制御する。図１４は、この電源制御ＩＣ１００の構成を示す回路図である。
【０００７】
図１４において、バースト回路１０１は、コンパレータＯＰ１と、プルアップ抵抗Ｒ１０１,Ｒ１０２と、スイッチ素子ＳＷ１とを備えている。コンパレータＯＰ１は、正側入力端子がＦＢ端子に接続され、負側入力端子がバーストスレッシュ電圧Ｖｔｈを発生する基準電圧源に接続されている。プルアップ抵抗Ｒ１０１は、図示していないレギュレータの出力電圧Ｖｒｅｇが印加されたＶｒｅｇ電源端子とＦＢ端子間に接続され、また、プルアップ抵抗Ｒ１０２は、スイッチ素子ＳＷ１０を介してＶｒｅｇ電源端子とＦＢ端子間に接続されている。
【０００８】
この構成により、コンパレータＯＰ１は、プルアップ抵抗（Ｒ１０１,Ｒ１０２)とＦＢ端子に外付けされたフォトカプラＰＣ１のフォトトランジスタ（図１３参照）のオン抵抗とによる電圧Ｖｒｅｇの分圧（すなわちＶｆｂ）と、バーストスレッシュ電圧Ｖｔｈとを比較することになる。ＦＢ端子の電圧Ｖｆｂは、プルアップ電流（とプルアップ抵抗）による電圧降下分だけ電圧Ｖｒｅｇよりも低くなる。
コンパレータＯＰ１の出力は、スイッチング電源のスイッチングを制御する出力制御回路１０２に入力されるとともに、スイッチ素子ＳＷ１０に制御信号として入力される。
【０００９】
ＦＢ端子の電圧Ｖｆｂは、出力制御回路１０２にも入力される。そして、出力制御回路１０２には、ＩＳ端子からの信号、ＺＣＤ端子からの信号およびＵＶＬＯ（Undervoltage Lockout）回路１０３の出力信号が入力される。出力制御回路１０２は、これらの信号からスイッチング素子であるパワーＭＯＳトランジスタＱ１０のオン、オフを制御する信号を生成し、ドライバ１０４を介してＯＵＴ端子から出力する。
【００１０】
より詳細には、出力制御回路１０２は、ＺＣＤ端子に入力される信号の谷部分を検出して、パワーＭＯＳトランジスタＱ１０のオン期間の開始を決定する。通常動作では、ＩＳ端子からの信号がＦＢ端子の電圧Ｖｆｂ（もしくはその分圧）または内部の基準電圧と等しくなると、パワーＭＯＳトランジスタＱ１０がオフされ、オン期間が終了する。また、出力制御回路１０２は、バースト回路１０１からＬ（Ｌｏｗ）レベルの信号が入力された、もしくはＵＶＬＯ回路１０３から異常低電圧を検出した信号が入力された場合に、パワーＭＯＳトランジスタＱ１０をオン、オフさせる信号の出力を停止させる。
【００１１】
起動回路１０５は、入力端子がＶＨ端子に接続され、出力端子がＶｃｃ端子に接続されている。起動回路１０５の出力および／またはＶｃｃ端子への入力が電源制御ＩＣ１００の内部電源となる。上述のＵＶＬＯ回路１０３は、Ｖｃｃ端子から電源電圧Ｖｃｃを入力し、これを基準電圧と比較して、異常低電圧状態におけるパワーＭＯＳトランジスタＱ１０のオン、オフ動作の停止制御を行う。
【００１２】
図１３に示すスイッチング電源装置は、軽負荷→出力電圧増加（キャパシタＣ２０から流れる負荷電流が減るので、出力トランスＴ１０の二次巻線Ｎ２から供給される電流の方が大きくなってキャパシタＣ２０の両端電圧である出力電圧が増加）→フォトカプラＰＣ１のＬＥＤの発光量増大→フォトカプラＰＣ１のフォトトランジスタのオン抵抗低下→ＦＢ端子の電圧Ｖｆｂの低下という動作をする。これは、軽負荷になると抵抗値の下がる素子（フォトトランジスタ）がＦＢ端子に接続され、かつ、このＦＢ端子が図１４に示すプルアップ抵抗Ｒ１０１,Ｒ１０２を介してＶｒｅｇ端子に接続されているからである。一方のプルアップ抵抗Ｒ１０２は、スイッチ素子ＳＷ１０により離接され、これによって、バースト回路１０１はヒステリシスを持つことになる。
【００１３】
超軽負荷状態を除く通常動作モードでは、ＦＢ端子の電圧ＶｆｂはＶｆｂ＞Ｖｔｈである。この場合、コンパレータＯＰ１の出力ｂｕｒはＨ（Ｈｉｇｈ）レベルとなるので、電源制御ＩＣ１００がスイッチング動作を行うとともに、スイッチ素子ＳＷ１０がオンする。従って、通常動作モード時のプルアップ電流Ｉｆｂ１は、プルアップ抵抗Ｒ１０１,Ｒ１０２の抵抗値をｒ１,ｒ２とすると、次式で表される。
Ｉｆｂ１＝（Ｖｒｅｇ−Ｖｆｂ）／（ｒ１・ｒ２／（ｒ１＋ｒ２）)
…  （１)
また、超軽負荷状態である軽負荷モードでは、ＦＢ端子の電圧ＶｆｂはＶｆｂ＜Ｖｔｈである。この場合、コンパレータＯＰ１の出力はＬレベルになるので、電源制御ＩＣ１００がスイッチング動作を停止するとともに、スイッチ素子ＳＷ１０がオフする。したがって、軽負荷モード時のプルアップ電流Ｉｆｂ０は、次式で表される。
Ｉｆｂ０＝（Ｖｒｅｇ−Ｖｆｂ）／ｒ１  …  （２）
【００１４】
このように、軽負荷の検出レベルを挟んでＦＢ端子のプルアップ電流が切り替わる。そして、その切り替わりによりＦＢ端子の電圧Ｖｆｂにオーバーシュートあるいはアンダーシュートが発生する。上記構成のスイッチング電源装置では、そのオーバーシュート期間に連続パルスを出し、アンダーシュート期間でスイッチング動作を停止させる、長い周期の間欠動作周波数を得るようにしている。
アンダーシュート期間では、スイッチングが停止されて１次側から２次側に電力が供給されないので、電圧Ｖｆｂが途中から上昇に転じ、Ｖｔｈを超えた時点でスイッチング動作を再開する。オーバーシュート期間に入ってスイッチング動作が再開すると、負荷が消費するより多くの電力が１次側から２次側に供給されるので、電圧Ｖｆｂが途中から下降に転じ、Ｖｔｈを超えた時点でスイッチング動作が停止される。これがバーストモードの概要である。
【００１５】
すなわち、負荷が例えば定格負荷の約１０％前後よりも軽くなったときには、スイッチ素子ＳＷ１０がオンオフ動作して、図１５の上図に例示する形態でＦＢ端子の電圧Ｖｆｂ（フィードバック電圧）が振動することになる。この場合、下図に示すように、短いオン期間（オーバーシュート期間）に発生する連続パルスが、当該オン期間と長いオフ期間（アンダーシュート期間）の和の周期で、ＯＵＴ端子から間欠的に出力されることになる。なお、重負荷時には連続的にパルスが出力される。
【００１６】
負荷が軽くなった場合に間欠的にスイッチング動作をするスイッチング電源装置は、特許文献２によっても提案されている。この特許文献２に記載のスイッチング電源装置は、低周波数モード或いは待機モードに切り換わるときのトランスの騒音を低減するため、低周波数モード或いは待機モードへの切り換えを判断する基準電圧を上記入力電圧によって変えるように構成されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−２４５４１９号公報
【特許文献２】特開２００６−１４９１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
ところで、特許文献１に記載のスイッチング電源装置では、バーストスレッシュ電圧Ｖｔｈが高くなるに伴ってバースト電力が高くなりかつ消費電力が低くなる。また、バーストスレッシュ電圧Ｖｔｈが逆に低くなると、バースト電力が低くなりかつ消費電力が高くなる傾向を示す。
ここで、バースト電力について説明する。バースト電力とは、バーストモードに入り、スイッチング素子のスイッチング動作が停止される瞬間における負荷への出力電力のことである。バーストスレッシュ電圧Ｖｔｈが高いということは、バーストモードに入るときのＦＢ端子の電圧Ｖｆｂが高くなっていることを意味する。このＦＢ端子の電圧Ｖｆｂは、パワーＭＯＳトランジスタＱ１０のオフタイミングを決めるための基準として該パワーＭＯＳトランジスタＱ１０に流れる電流を検出した信号（Ｒｓの電圧）と比較される。従って、バーストスレッシュ電圧Ｖｔｈが高い場合、つまり、バーストモードに入るときのＦＢ端子の電圧Ｖｆｂが高い場合には、パワーＭＯＳトランジスタＱ１０に大きな電流が流れるまで該パワーＭＯＳトランジスタＱ１０がオフせず、このため、バースト電力が高くなる。
【００１９】
一方、上記スイッチング電源装置は、プルアップ抵抗Ｒ１０１,Ｒ１０２の切り替え率が高くなると、バースト周波数が低くなりかつ出力リップルが高くなる傾向を示し、逆に、プルアップ抵抗の切り替え率が低くなると、バースト周波数が高くなりかつ出力リップルが低くなる傾向を示す。
上記プルアップ抵抗の切り替え率（変化率）は、Ａ＝Ｒ１０１, Ｂ＝Ｒ１０１・Ｒ１０２／（Ｒ１０１＋Ｒ１０２）とすると、以下のように定義される。
切り替え率≡（Ａ−Ｂ）／Ｂ＝Ｒ１０１／Ｒ１０２・・・（３）
また、上記バースト周波数は、バーストモードにおけるＦＢ端子の電圧Ｖｆｂの振動周波数である。従って、このバースト周波数は、バースト中のスイッチング周波数を意味しない。
【００２０】
上記スイッチング電源装置においては、バーストモードで動作している場合に、バースト周波数が一般的に可聴域の周波数範囲である２００Ｈｚ〜２ｋＨｚに入ってしまうため、トランスＴ１０からの磁歪音による異音が問題になる。
異音が聞こえやすいかどうかは、バースト電力とバースト周波数に主導される。すなわち、同じバースト周波数ではバースト電力の大きいほうが聞こえ易く、また、同じバースト電力ではバースト周波数の高いほうが聞こえ易いという傾向がある。
【００２１】
一方、抵抗Ｒｓによって検出されるトランスＴ１０の充電電流は、ドライブ経路による遅延（約２００ｎｓ）と電流検出経路による遅延（約１００ｎｓ〜５００ｎｓ）のために、同じフィードバック電圧Ｖｆｂに対して、トランスＴ１０への入力電圧が高いほど大きくなり、これによって出力電力も大きくなる。従って、上記入力電圧が高いほどバースト電力は大きくなる。
さらに、入力電圧が高くなるほど電力制御ループのゲインが高くなるため、バースト周波数が高くなると共に出力リップルが小さくなる。
【００２２】
下記表１は、以上の動作をまとめて示したものである。
【表１】
0005733605.tif 000002
【００２３】
従って、入力電圧をVi、バースト電力をPburst、バースト周波数をFburst、出力リップルをVo_rip、スタンバイ電力をPsdy、異音レベルをPaudとすると、これら相互の関係は図１６に示すように表される。
すなわち、高入力電圧のときには、バースト電力Pburstが大きくてバースト周波数Fburstが高いため、異音レベルPaudが高くなる。一方、低入力電圧のときには、バースト電力Pburstが小さいため消費電力（例えばスタンバイ電力Psdy）が大きくなり、出力リップルVo_ripも大きくなる。
それ故、上記スイッチング電源装置では、バースト動作時に全入力電圧範囲に亘って低消費電力、低異音及び低出力リップルを実現することが困難である。
【００２４】
特許文献２に記載のスイッチング電源装置も、その構成上、全入力電圧範囲に亘って低消費電力、低異音及び低出力リップルを実現することは望めないものである。
【００２５】
本発明は、このような状況に鑑み、全入力電圧範囲に亘って低消費電力、低異音及び低出力リップルを実現することが可能なスイッチング電源装置を提供することを目的としている。
【課題を解決するための手段】
【００２６】
上記課題を解決するため、本発明は、負荷状態に応じたフィードバック信号が入力されるフィードバック端子と、前記フィードバック端子の端子電圧を基準電圧と比較して、前記負荷状態が通常負荷状態であるか軽負荷状態であるかを判定するコンパレータと、を備え、前記通常負荷状態時にスイッチング素子を連続的にスイッチング動作させるとともに、前記軽負荷状態時に前記スイッチング素子のスイッチング動作を停止させるスイッチング電源装置であって、入力電圧の高低を検出する入力電圧検出回路と、前記フィードバック端子に接続されるプルアップ抵抗と、前記プルアップ抵抗の抵抗値を前記負荷状態の変化に連動して切り替える第１のスイッチ素子と、前記プルアップ抵抗の抵抗値を前記入力電圧の高低に連動して切り替える第２のスイッチ素子と、前記入力電圧検出回路の検出結果に連動して前記基準電圧の値を切り替える切り換え回路と、を備えるスイッチング電源装置を提供する。
【００２７】
前記第１のスイッチ素子は、例えば、前記コンパレータの出力によってオン、オフさせることができる。
実施の態様として、前記プルアップ抵抗は、第１のプルアップ抵抗と、前記第１のスイッチ素子を介して前記第１のプルアップ抵抗に並列接続した第２のプルアップ抵抗とを備えることができる。
【発明の効果】
【００２８】
本発明によれば、バースト動作時、全入力電圧範囲にバースト電力とバースト周波数と出力リップルをバランスよく設計することができるので、低消費電力・低異音・低出力リップルのスイッチング電源装置を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明に係るスイッチング電源装置の一実施形態を示す回路図である。
【図２】スイッチング幅ボトム制御回路の構成例を示す回路図である。
【図３】スイッチング幅生成回路の構成例を示すブロック図である。
【図４】バースト回路の構成例を示す回路図である。
【図５】図１のスイッチング電源装置の動作を説明するタイムチャートである。
【図６】スイッチング幅の基準値、動作モード及び負荷の大きさとの関係を例示したグラフである。
【図７】各動作モードに対応するスイッチングオンオフ幅の条件、共振を開始してからスイッチング素子をオンさせるまでのボトム回数及び負荷領域を示した表である。
【図８】スイッチング素子のドレイン電圧の変化形態を例示した波形図である。
【図９】図１のスイッチング電源装置における入力電圧、バースト電力、バースト周波数、出力リップル、スタンバイ電力及び異音レベルの関係を示す説明図である。
【図１０】スイッチング幅の基準値とボトム回数との関係を例示したグラフである。
【図１１】スイッチング幅ボトム制御回路の他の構成例を示す回路図である。
【図１２】スイッチング幅の基準値とボトム回数との関係の他の例を示したグラフである。
【図１３】スイッチング電源装置の従来例を示す回路図である。
【図１４】電源制御ＩＣの構成を示す回路図である。
【図１５】図１３のスイッチング電源装置の動作を説明するタイムチャートである。
【図１６】図１３のスイッチング電源装置におけるトランスへの入力電圧、バースト電力、バースト周波数、出力リップル、スタンバイ電力及び異音レベルの関係を示す説明図である。
【発明を実施するための形態】
【００３０】
図１は、擬似共振コンバータとしての構成を有する本発明に係るスイッチング電源装置の実施形態を示す回路図である。
このスイッチング電源装置において、トランスＴ１は一次巻線Ｐ１、二次巻線Ｓ１及び補助巻線Ｐ２を有する。一次巻線Ｐ１は、一端が入力端子Ｔｉに接続され、他端がスイッチング素子Ｑ１であるＭＯＳＦＥＴのドレインに接続されている。また、二次巻線Ｓ１は、一端がダイオードＤ１を介して出力端子Ｔｏに接続され、他端が接地点に接続されている。補助巻線Ｐ２は、一端が後述のスイッチング制御回路１におけるゼロ電流検出（Zero Current Detection）用の入力端子であるＺＣＤ端子に接続され、他端が接地点に接続されている。
【００３１】
入力端子Ｔｉと接地点間には平滑用キャパシタＣｉが、また、出力端子Ｔｏと接地点間には平滑用キャパシタＣｏが、さらに、スイッチング素子Ｑ１のドレインと接地点間には共振用キャパシタＣｒがそれぞれ接続されている。出力端子Ｔｏと接地点間には抵抗Ｒｏ１,Ｒｏ２からなる分圧回路が接続され、スイッチング素子Ｑ１のソースと接地点間には抵抗Ｒｓが接続されている。
【００３２】
スイッチング制御回路１は、ボトム検出回路３、スイッチング幅ボトム制御回路５、オア回路７、ワンショット回路９、リスタート回路１１、フリップフロップ１３、ドライブ回路１５、コンパレータ１７、入力電圧検出回路２１、バースト回路２３及びアンド回路２５を備えている。なお、このスイッチング制御回路１は集積化されている。
ボトム検出回路３は、ＺＣＤ端子に印加される上記補助巻線Ｐ２の出力電圧に基づいてそのボトム（極小状態）を検出するとｂｏｔ信号を発生し、このｂｏｔ信号をスイッチング幅ボトム制御回路５に出力する。
【００３３】
スイッチング幅ボトム制御回路は、図２に例示した構成を有する。そして、このスイッチング幅ボトム制御回路５に設けられたスイッチング幅生成回路５１は、図３に例示した構成を有する。
図３において、フリップフロップ５１３は、ｓｅｔ信号、ｂｏｔ信号をセット端子、リセット端子にそれぞれ入力し、Ｑ出力端子からｔｓ信号を出力する。また、基準オンオフ幅生成回路５１５は、ｓｅｔ信号に同期する所定時間幅のｔｓ―ｒｅｆ１信号及びｔｓ―ｒｅｆ２信号を生成する。後述するように、上記ｔｓ―ｒｅｆ１信号及びｔｓ―ｒｅｆ２信号は、ｔｓ信号の時間幅に対する比較基準として使用される。
【００３４】
入力電圧検出回路２１は、入力電圧Ｖｉの高低を判断し、その判断結果を示す入力電圧検出信号ｖｉ―ｄｅｔを出力する。すなわち、入力電圧検出回路２１は、入力電圧Ｖｉと所定のスレッシュ電圧Ｖｉ―ｔｈとを比較し、入力電圧Ｖｉがスレッシュ電圧Ｖｉ―ｔｈ未満である低電圧状態からスレッシュ電圧Ｖｉ―ｔｈ以上の高電圧状態になった場合に、入力電圧検出信号ｖｉ―ｄｅｔをＬレベルからＨレベルに変化させるように、逆に、入力電圧Ｖｉが高電圧状態から低電圧状態になった場合に、入力電圧検出信号ｖｉ―ｄｅｔをＨレベルからＬレベルに変化させるように構成されている。なお、この入力電圧検出回路２１では、入力電圧Ｖｉの状態検出をより的確にするために、スレッシュ電圧Ｖｉ―ｔｈにヒステリシスを持たせることも可能である。
【００３５】
バースト回路２３は、図４に構成例を示すように、プルアップ抵抗Ｒ１〜Ｒ３、スイッチ素子ＳＷ１〜ＳＷ４、コンパレータ２３１及びインバータ２３２を備えている。
プルアップ抵抗Ｒ１は、図示していないレギュレータの出力電圧Ｖｒｅｇが印加されたＶｒｅｇ電源端子とＦＢ端子間に接続されている。また、プルアップ抵抗Ｒ２，Ｒ３は、スイッチ素子ＳＷ２と共にＶｒｅｇ電源端子とＦＢ端子間に直列接続されている。プルアップ抵抗Ｒ３には、スイッチ素子ＳＷ１が並列接続されている。
【００３６】
コンパレータ２３１は、正側入力端子がＦＢ端子に接続されるとともに、出力端子がｂｕｒ端子及びスイッチ素子ＳＷ２の制御端子に接続されている。コンパレータ２３１の負側入力端子は、スイッチ素子ＳＷ３を介してＶｔｈ―２端子に接続されるとともに、スイッチ素子ＳＷ４を介してＶｔｈ―１端子に接続されている。ｖｉ―ｄｅｔ端子は、スイッチ素子ＳＷ１の制御端子及びスイッチ素子ＳＷ３の制御端子に接続されるとともに、インバータ２３２を介してスイッチ素子ＳＷ４の制御端子に接続されている。
Ｖｔｈ―１，Ｖｔｈ―２端子にはそれぞれバーストスレッシュ電圧Ｖｔｈ―１，Ｖｔｈ―２（Ｖｔｈ―１＞Ｖｔｈ―２）が印加され、また、ｖｉ―ｄｅｔ端子には入力電圧検出回路２１（図１参照）から入力電圧検出信号ｖｉ―ｄｅｔが入力される。
【００３７】
上記バースト回路２３において、入力電圧検出信号ｖｉ―ｄｅｔがＬレベルになると、スイッチ素子ＳＷ１およびＳＷ３がオフされるとともに、インバータ２３２を介してスイッチ素子ＳＷ４がオンされる。このため、プルアップ抵抗の切り替え率（前記式（３）参照）がＲ１／（Ｒ２＋Ｒ３）になるとともに、バーストスレッシュ電圧Ｖｔｈ―１が選択されることになる。
一方、入力電圧検出信号ｖｉ―ｄｅｔがＨレベルになると、スイッチ素子ＳＷ１およびＳＷ３がオンされるとともに、スイッチ素子ＳＷ４がオフされる。このため、プルアップ抵抗の切り替え率がＲ１／Ｒ２になるとともに、バーストスレッシュ電圧Ｖｔｈ―２が選択される。
図１に示すように、上記バースト回路の出力端子はアンド回路２５の一方の入力端子に接続されている。アンド回路２５の他方の入力端子はフリップフロップ１３のＱ出力端子に接続され、また、アンド回路２５の出力端子はドライブ回路１５の入力端子に接続されている。
【００３８】
以下、図５のタイムチャートを参照しながら本実施形態に係るスイッチング電源装置の動作を説明する、
図１において、オア回路７からは、スイッチング幅ボトム制御回路５からのｂｏｔ―ｏｕｔ信号あるいはリスタート回路１１からのリスタート信号が出力される。ワンショット回路９は、上記いずれかの信号のフロントエッジによってトリガされて、例えばパルス幅３００ｎｓのパルス信号であるｓｅｔ信号を形成する。セット優先のフリップフロップ１３は、このｓｅｔ信号によってセットされ、その結果、そのＱ出力端子がＨレベルとなる。
【００３９】
通常負荷状態である通常動作モードにおいては、ＦＢ端子の電圧ＶｆｂがＶｆｂ≧Ｖｔｈ（Ｖｔｈ―１もしくはＶｔｈ―２）であるので、バースト回路２３の出力がＨレベルになる。そこで、この場合、アンド回路２５からドライブ信号がドライブ回路１５に入力されてスイッチング素子Ｑ１がターン・オンされ、その結果、インダクタであるトランスＴ１の一次巻線Ｐ１がエネルギの蓄積を開始する。
このとき、スイッチング素子Ｑ１に直列接続された抵抗Ｒｓの両端の電圧、つまり、スイッチング素子Ｑ１を流れる電流に対応する電圧がＩＳ端子を介してコンパレータ１７の一方の入力端子に入力され、また、抵抗Ｒｏ１、Ｒｏ２からなる分圧回路の出力電圧、すなわち出力端子Ｔｏの電圧Ｖｏの分圧が帰還回路１９に入力される。
【００４０】
帰還回路１９では、電圧Ｖｏの分圧と図示しない基準電圧との差を増幅して誤差信号に相当するフィードバック信号を生成し、このフィードバック信号がＦＢ端子を介してコンパレータ１７の他方の入力端子に入力される。ここで、抵抗Ｒｏ１、Ｒｏ２は図１３の抵抗Ｒ１１、Ｒ１２に相当する。また、帰還回路１９は、例えば、図１３の抵抗Ｒ１４、キャパシタＣ５０、シャントレギュレータＺＤ１およびフォトカプラＰＣ１からなる回路と同じ構成を有する。
【００４１】
そして、抵抗Ｒｓの両端の電圧が帰還回路１９から出力されるフィードバック信号の電圧値を超えると、コンパレータ１７から出力されるリセット信号によりフリップフロップ１３がリセットされる。フリップフロップ１３がリセットされると、ｄｒｖ信号がオフして（Ｌレベルとなって）スイッチング素子Ｑ１がターン・オフされるので、トランスＴ１の一次巻線Ｐ１に蓄積されたエネルギが二次巻線Ｓ１側に放出されることになる。このエネルギの放出期間においては、スイッチング素子Ｑ１に定電圧が印加される。そして、一次巻線Ｐ１に蓄積されたエネルギの放出が終了すると、共振用キャパシタＣｒとトランスＴ１の一次巻線Ｐ１とからなる共振回路が共振動作を開始する。
【００４２】
トランスＴ１の補助巻線Ｐ２は、上記共振回路の共振電圧に対応する電圧を発生し、この電圧をＺＣＤ端子に印加する。ボトム検出回路３は、ＺＣＤ端子に印加された電圧を０Ｖに近い基準電圧と比較する図示していないコンパレータを備え、該印加電圧が基準電圧以下になった際に、この印加電圧が一つ目のボトムを示したものと判定して、パルス幅が２００ｎｓの１つ目のパルス信号（ｂｏｔ信号）をスイッチング幅ボトム制御回路５に出力する。
【００４３】
スイッチング幅ボトム制御回路５は、一つ目のｂｏｔ信号に基づいてｂｏｔ―ｏｕｔ信号を出力するか、もしくはそれ以降のｂｏｔ信号に基づいてｂｏｔ―ｏｕｔ信号を出力するかを判断するものである。これは、擬似共振コンバータにおいては、連続スイッチングを行っているときのスイッチング周波数が負荷が軽いほど高くなって、軽負荷での変換効率を悪化させるため、軽負荷でのスイッチング周期を長くさせることを目的とするものである。
すなわち、スイッチング幅ボトム制御回路５のスイッチング幅生成回路として使用した図３に示すスイッチング幅生成回路５１は、フリップフロップ５１３の出力信号をｔｓ信号として出力し、かつ、基準オンオフ幅生成回路５１５がｓｅｔ信号に同期するｔｓ―ｒｅｆ１信号とｔｓ−ｒｅｆ２信号を生成する。
【００４４】
ｔｓ信号がＨレベルである期間（後述のｔｓｂ信号がＬレベルである期間）が、スイッチング素子Ｑ１のオンオフ幅（オン幅とオフ幅の和、図８を参照）ｔｓを示す。そして、このスイッチング素子Ｑ１のオンオフ幅ｔｓは負荷の大きさを表し、負荷が重いほど（出力電力が大きいほど）大きくなる。これは、負荷が重いほどＦＢ端子の電圧Ｖｆｂが大きくなり、トランスＴ１の一次巻線Ｐ１に流れる電流に相当するＩＳ端子の電圧がこの値に達するまでの時間が長くなるということに起因する。すなわち、負荷が重いほど、トランスＴ１にエネルギを蓄積する時間とそのエネルギを２次側に放出する時間が長くなるということである。
【００４５】
上記ｔｓ―ｒｅｆ１信号及びｔｓ―ｒｅｆ２信号は、オンオフ幅ｔｓの比較基準として使用されるものであり、上記負荷の大きさの判定に使用される。すなわち、本実施形態では、ｔｓ―ｒｅｆ１信号、ｔｓ―ｒｅｆ２信号によって与えられるオンオフ幅の基準値ｔｓ―ｒｅｆ１、ｔｓ―ｒｅｆ２と負荷の大きさ（図６のＰｏ）を示す上記オンオフ幅ｔｓとの比較に基づいて動作モード１〜４が選択される。なお、ｔｓ―ｒｅｆ１はｔｓ―ｒｅｆ２よりも大きく設定される。
図２において、ｔｓ信号はインバータ５２によって反転される。そして、インバータ５２から出力されるｔｓｂ信号は、アンド回路５３およびノア回路５５の一方の入力端子にそれぞれ入力される。また、ｔｓ−ｒｅｆ２信号はアンド回路５３の他方の入力端子に、また、ｔｓ―ｒｅｆ１信号はノア回路５５の他方の入力端子にそれぞれ入力される。
【００４６】
図６は、スイッチング幅の基準値ｔｓ―ｒｅｆ１、ｔｓ―ｒｅｆ２と、動作モードと、負荷Ｐｏの大きさとの関係を例示したグラフである。この図６と図５に示すように、動作モード１はｔｓ＞ｔｓ―ｒｅｆ１という関係が成立するとき、つまり、Ｐｏ＞Ｐａという負荷の関係が成立するときである。この場合、ノア回路５５からｒｅｓｅｔ―ｒｓｆｆ信号が出力されてリセット優先ＲＳフリップフロップ５７のリセット端子に加えられるので、このリセット優先ＲＳフリップフロップ５７がリセットされる。
なお、図６に示す負荷の大きさＰａ、Ｐｂ、Ｐｃ、Ｐｄは、それぞれ定格負荷の６０％、５０％、４０％、３０％に設定されている。
【００４７】
動作モード２は、フリップフロップ５７がリセットされていて、ｔｓ＜ｔｓ―ｒｅｆ１、ｔｓ＞ｔｓ―ｒｅｆ２という関係が共に成立するとき、つまり、Ｐａ＞Ｐｏ＞Ｐｃという負荷の関係が成立するときであり、この場合、アンド回路５３およびノア回路５５は信号を出力しない。すなわち、それらの出力端子はＬレベルの状態にある。
動作モード３はｔｓ＜ｔｓ―ｒｅｆ２という関係が成立するとき、つまり、Ｐｏ＜Ｐｄという負荷の関係が成立するときであり、この場合、図２に示すアンド回路５３からｓｅｔ―ｒｓｆｆ信号が出力されてフリップフロップ５７のセット端子に加えられる。
動作モード４は、フリップフロップ５７がセットされていて、ｔｓ＜ｔｓ―ｒｅｆ１、ｔｓ＞ｔｓ―ｒｅｆ２という関係が共に成立するときに、つまり、Ｐｂ＞Ｐｏ＞Ｐｄという負荷の関係が成立するときであり、この場合、アンド回路５３およびノア回路５５の出力端子はＬレベルの状態におかれる。
【００４８】
図７は、以上の動作を表にまとめたものであり、各動作モードに対応するスイッチングオンオフ幅の条件、共振を開始してからスイッチング素子Ｑ１をオンさせるまでのボトム回数及び負荷領域を示している。以上のような動作の結果、フリップフロップ５７から出力されるｂｏｔ―ｓｅｌ信号は、図５に示す期間においてＨレベルになる。ｂｏｔ―ｓｅｌ信号は、トランスＴ１の補助巻線Ｐ２から出力される電圧（共振時のスイッチング素子Ｑ１のドレインの電圧に対応)のボトムの回数を選択する信号であり、Ｌレベルのときにボトム回数１を選択し、Ｈレベルのときにボトム回数２を選択する。
このｂｏｔ―ｓｅｌ信号は、インバータ５９を介してアンド回路６１の一方の入力端子に入力される。
【００４９】
一方、スイッチング幅ボトム制御回路５においては、前記ｂｏｔ信号が遅延回路６３に入力されるとともに、前記ｓｅｔ信号が遅延回路６５に入力される。本実施形態では、遅延回路６３、６５の遅延時間が共に１００ｎｓ（ｂｏｔ信号のパルス幅の１／２）に設定されている。
遅延回路６３から出力されるｂｏｔ―ｄｌｙ信号は、アンド回路６１の他方の入力端子、Ｄフリップフロップ６７のクロック端子ＣＬＫ及びアンド回路６９の一方の入力端子にそれぞれ入力され、また、遅延回路６５から出力されるｓｅｔ―ｄｌｙ信号は、Ｄフリップフロップ６７のリセット端子Ｒに入力される。
アンド回路６１およびアンド回路６９の出力端子は、それぞれオア回路７１の第１及び第２の入力端子に接続されている。オア回路７１からは、ｂｏｔ―ｏｕｔ信号が出力される。
【００５０】
したがって、ｂｏｔ―ｓｅｌ信号がＬレベル(通常負荷を示す)でかつｂｏｔ―ｄｌｙ信号がＨレベルのときにｂｏｔ―ｏｕｔ信号がＨレベルになる。このｂｏｔ―ｏｕｔ信号は、図１に示すオア回路７を介してワンショット回路９に入力されるので、このワンショット回路９がトリガされてｓｅｔ信号を出力する。これにより、フリップフロップ１３がセットされてｄｒｖ信号がＨレベルになるので、スイッチング素子Ｑ１がターン・オンされる。
【００５１】
スイッチング素子Ｑ１のドレイン電圧の変化を示す図８において、ｔ１は共振中におけるスイッチング素子Ｑ１のドレイン電圧の第１回目のボトム発生時点を示す。ｂｏｔ―ｓｅｌ信号がＬレベルのときには、上記の時点ｔ１で上記ｄｒｖ信号がＨレベルになって、スイッチング素子Ｑ１がターン・オンすることになる。
なお、フリップフロップ１３は、図１に示すコンパレータ１７からのｒｅｓｅｔ信号によってリセットされる。そして、このリセットに伴って、スイッチング素子Ｑ１がターン・オフする。
【００５２】
一方、ｂｏｔ―ｓｅｌ信号がＨレベル(軽負荷を示す)のときには、アンド回路６１の出力端子がＬレベルに固定される。そして、１つ目のｂｏｔ―ｄｌｙ信号のリアエッジ（立下りエッジ）によってＤフリップフロップ６７がそのデータ入力端子Ｄに入力されている電圧ＶＤＤ（スイッチング制御回路１の電源電圧であり、Ｈレベルを示す。）を読み込むと、このＤフリップフロップ６７からＨレベルのＱ―ｄｆｆ信号が出力されて、アンド回路６９の他方の入力端子に加えられる。そこで、２つ目のｂｏｔ−ｄｌｙ信号がアンド回路６９の一方の端子に入力されると、このアンド回路６９の出力端子がＨレベルになり、それに伴ってｂｏｔ―ｏｕｔ信号もＨレベルになる。
【００５３】
ｂｏｔ―ｏｕｔ信号がＨレベルに変化すると、図１に示すワンショット回路９がトリガされてｓｅｔ信号を出力する。したがって、フリップフロップ１３がセットされてスイッチング素子Ｑ１がターン・オンする。かくしてスイッチング素子Ｑ１は、図８におけるｔ２時点（共振電圧が２つ目のボトムを呈する時点）でターン・オンすることになる。このように、軽負荷時にはボトムスキップ制御がなされる。
Ｄフリップフロップ６７は、上記ｓｅｔ信号に基づくｓｅｔ―ｄｌｙ信号のフロントエッジ（立ち上がりエッジ）によってリセットされる。そして、このリセットに伴ってＱ―ｄｆｆ信号およびｂｏｔ―ｏｕｔ信号がＨレベルからＬレベルに変化する。
なお、リスタート回路１１に入力されるｓｅｔ信号が出力されてから所定時間（たとえば３０μｓ）以内に次のｓｅｔ信号が現れない場合には、図１に示すリスタート回路１１がリスタート信号を出力してワンショット回路９をトリガする。
【００５４】
本実施形態によれば、一次側で高精度に負荷状態を検出して、適正なボトムスキップ制御を実現することが可能であるので、連続スイッチング動作時の変換効率の向上を図ることできる。
【００５５】
次に、図４に示したバースト回路２３について説明する。
超軽負荷状態（負荷が例えば定格負荷の約１０％前後よりも軽くなったとき）を除く通常動作モードにおいては、ＦＢ端子の電圧ＶｆｂがＶｆｂ≧Ｖｔｈ（Ｖｔｈ―１もしくはＶｔｈ―２）であるので、バースト回路２３の出力ｂｕｒがＨレベルになる。この場合、前記したように、スイッチング素子Ｑ１が連続スイッチング動作を行うとともに、スイッチ素子ＳＷ２がオンする。
また、超軽負荷状態である軽負荷モード（ここでの「軽負荷」は、上述のｂｏｔ―ｓｅｌ信号＝Ｈレベルで識別する軽負荷とは異なる。）では、ＦＢ端子の電圧ＶｆｂはＶｆｂ＜Ｖｔｈ＜（Ｖｔｈ―１，Ｖｔｈ―２）である。この場合、バースト回路２３の出力ｂｕｒはＬレベルになるので、スイッチング素子Ｑ１がスイッチング動作を停止するとともに、スイッチ素子ＳＷ２がオフする。
【００５６】
この結果、軽負荷の検出レベルを挟んでＦＢ端子のプルアップ電流（言い換えれば、フォトカプラＰＣ１を構成するフォトトランジスタのプルアップ抵抗およびプルアップ電流）が切り替わる。そして、その切り替わりによりＦＢ端子の電圧Ｖｆｂにオーバーシュートあるいはアンダーシュートが発生する。ここまでの動作は、図１４に示したバースト回路１０１のそれと同様である。
【００５７】
しかし、バースト回路２３においては、図９に示すように、入力電圧Ｖｉがスレッシュ電圧Ｖｉ―ｔｈ以上である高電圧状態からスレッシュ電圧Ｖｉ―ｔｈ未満である低電圧状態になると、つまり、入力電圧検出信号ｖｉ―ｄｅｔがＨレベルからＬレベルになると、バーストスレッシュ電圧がＶｔｈ―１になるとともに、プルアップ抵抗の切り替え率（変化率）がＲ１／(Ｒ２＋Ｒ３)になる。また、上記とは逆に、入力電圧Ｖｉがスレッシュ電圧Ｖｉ―ｔｈ未満である低電圧状態からスレッシュ電圧Ｖｉ―ｔｈ以上である高電圧状態になると、つまり、入力電圧検出信号ｖｉ―ｄｅｔがＬレベルからＨレベルになると、バーストスレッシュ電圧がＶｔｈ―２（＜Ｖｔｈ―１）になるとともに、プルアップ抵抗の切り替え率がＲ１／Ｒ２になる。つまり、下記表２のような関係が得られることになる。
【００５８】
【表２】
0005733605.tif 000003
【００５９】
従って、上記のバースト回路２３を備える本実施形態に係るスイッチング電源装置によれば、入力電圧Ｖｉの高低に応じてバースト電力Pburst、バースト周波数Fburst、出力リップルVo_rip、スタンバイ電力Psdy、異音レベルPaudを図９に示すように変化させることが可能である。
すなわち、本実施形態のスイッチング電源装置は、高入力電圧になったときに、バーストスレッシュ電圧をより小さいレベル（Ｖｔｈ―２）に切替えてバースト電力を抑え、かつ、プルアップ抵抗の切り替え率をより高い値Ｒ１／Ｒ２に切替えてバースト周波数を抑えるように動作する。従って、全入力電圧範囲に最適な設計を行うことができ、それによって、低消費電力、低異音および低出力リップルを実現することができる。
【００６０】
上記実施形態では、入力電圧Ｖｉを高低の二段階に分けているが、三段階以上に分け、個々の段階に応じたバーストスレッシュ電圧とプルアップ抵抗切り替え率の選択を行うように構成することも可能である。
また、状況によっては、バーストスレッシュ電圧の切り替えを省略してもよい。この場合も、消費電力、異音および出力リップルを改善することができる。
【００６１】
また、上述した実施形態では、２つの負荷判定基準値ｔｓ―ｒｅｆ１、ｔｓ―ｒｅｆ２を使用しているが、図１０のスイッチング幅の基準値とボトム回数との関係を例示したグラフに示すように、３つの負荷判定基準値ｔｓ―ｒｅｆ１、ｔｓ―ｒｅｆ２、ｔｓ−ｒｅｆ３（ｔｓ―ｒｅｆ１＞ｔｓ―ｒｅｆ２＞ｔｓ―ｒｅｆ３）を使用してもよい。
【００６２】
図１１は、ｔｓ―ｒｅｆ１〜ｔｓ―ｒｅｆ３を使用する場合のスイッチング幅ボトム制御回路の構成例を示す。このスイッチング幅ボトム制御回路５は、図２に示したスイッチング幅ボトム制御回路５に準じた構成を有している。
すなわち、スイッチング幅生成回路５１’は、ｔｓ信号およびｔｓ―ｒｅｆ１〜ｔｓ―ｒｅｆ３信号を出力する。ｔｓ信号はインバータ７３によって反転される。そして、インバータ７３から出力されるｔｓｂ信号は、アンド回路７５、ノア回路７７、アンド回路７９、ノア回路８１の一方の入力端子にそれぞれ入力される。そして、ｔｓ―ｒｅｆ１信号はノア回路７７の他方の入力端子に、ｔｓ―ｒｅｆ２信号はアンド回路７５およびノア回路８１の他方の入力端子に、ｔｓ―ｒｅｆ３信号はアンド回路７９の他方の入力端子にそれぞれ入力される。
【００６３】
アンド回路７５の出力端子およびノア回路７７の出力端子はフリップフロップ８３のセット端子およびリセット端子にそれぞれ接続され、また、アンド回路７９の出力端子およびノア回路８１の出力端子はフリップフロップ８５のセット端子およびリセット端子にそれぞれ接続されている。この結果、フリップフロップ８３からは、図１０のボトム１（図１０におけるボトムｉの“ｉ”はボトム回数ｉを意味している。）からボトム２への移行を規定するｂｏｔ―ｓｅｌ１２信号が出力され、また、フリップフロップ８５からは、同図のボトム２からボトム３への移行を規定するｂｏｔ―ｓｅｌ２３信号が出力される。
【００６４】
ｂｏｔ―ｓｅｌ１２信号は、アンド回路９１の一方の入力端子に入力されると共に、インバータ８９で反転された後、アンド回路９３の一方の入力端子に入力される。また、ｂｏｔ―ｓｅｌ２３信号は、インバータ８７で反転された後、アンド回路９１の他方の入力端子に入力される。
そして、アンド回路９１の出力端子は、アンド回路９７の一方の入力端子に接続されている。
【００６５】
一方、前記ｂｏｔ信号は、遅延回路９９で遅延されてＤフリップフロップ１０３およびＤフリップフロップ１０５のクロック端子ＣＬＫに入力されるとともに、アンド回路９３の他方の入力端子、アンド回路９５の一方の入力端子及びアンド回路１０７の一方の入力端子にそれぞれ入力される。
Ｄフリップフロップ１０３のＱ出力端子は、アンド回路９５の他方の入力端子およびＤフリップフロップ１０５のデータ入力端子Ｄに接続され、Ｄフリップフロップ１０５のＱ出力端子は、アンド回路１０７の他方の入力端子に接続されている。
そして、アンド回路９３の出力端子、アンド回路９７の出力端子及びアンド回路１０７の出力端子は、オア回路１０９の第１、第２及び第３の入力端子にそれぞれ接続されている。
【００６６】
このスイッチング幅ボトム制御回路５は、図２に示したスイッチング幅ボトム制御回路５に準じた動作を行うので、その動作についての詳細な説明を省略する。このスイッチング幅ボトム制御回路５によれば、フリップフロップ８３からｂｏｔ―ｓｅｌ１２信号が出力されるときに、ボトム１からボトム２への移行が実行され、また、フリップフロップ８５からｂｏｔ―ｓｅｌ２３信号が出力されるときに、ボトム２からボトム３への移行が実行される。そして、フリップフロップ８３、８５から上記信号が出力されないときには、上記の移行が実行されない、もしくはボトム３からボトム２への移行やボトム２からボトム１への移行が実行されることになる。
なお、上記スイッチング幅生成回路５１’も、図３に示す構成に準じた構成を持たせることができる。
【００６７】
ところで、図１０に示す例では、基準値ｔｓ―ｒｅｆ２をボトム回数１、２間の切り替えと、ボトム回数２、３間の切り替えとに共用している。しかし、図１２のスイッチング幅の基準値とボトム回数との関係の他の例を示したグラフにあるように、４つの基準値ｔｓ―ｒｅｆ１〜ｔｓ―ｒｅｆ４を用いて、上記のような共用を回避することも可能である。
なお、負荷がさらに小さくなる場合には、連続スイッチング動作時の動作周波数の上昇を抑えるため、ボトム回数を増やす必要がある。
【００６８】
ボトム回数の最大値が任意数Ｎ（２以上の整数）の場合における上記基準値の数は、一部の共用を考慮してＮ〜２Ｎ−２にすればよい。ここで、基準値の数の最大値は、各ボトム回数から１つ下のボトム回数に移行するときと１つ上のボトム回数に移行するときの２つの基準値が、他のボトム回数に対する基準値とは独立に存在するときであるが、ボトム発生回数１から０へ移行するときの基準値とボトム発生回数Ｎから（Ｎ＋１）へ移行するときの基準値がないので、（２Ｎ−２）となる。例えば、ボトム回数４までの制御を実行するときの基準値の数は、４〜６になる。また、ボトム回数５までの制御を実行するときの基準値の数は、５〜８になる。
【００６９】
それぞれの基準値が、特定の２種のボトム発生回数のいずれかを判定するためにのみに使用される、もしくは特定のボトム回数Ｍと（Ｍ＋１）のいずれかの判定およびＭと（Ｍ−１）のいずれかの判定に使用されるかで、基準値がＮ〜２Ｎ−２の範囲のどの値になるかが決定される。なお、最大の基準値はボトム２からボトム１への移行判断（ボトム発生回数２と１のいずれかの判定）にのみ使われ、最小の基準値はボトム（Ｎ−１）からボトムＮへの移行判断（ボトム発生回数（Ｎ−１）とＮのいずれかの判定）にのみ使われる。
なお、実施の形態として擬似共振コンバータについて説明してきたが、本発明はこれに限定されるものではなく、非共振型のコンバータであってもよい。
【符号の説明】
【００７０】
Ｔ１  トランス
Ｐ１  一次巻線
Ｓ１  二次巻線
Ｐ２  補助巻線
Ｑ１  スイッチング素子
Ｃｉ，Ｃｏ  平滑用キャパシタ
Ｃｒ  共振用キャパシタ
Ｄ１  ダイオード
Ｔｉ  入力端子
Ｔｏ  出力端子
Ｒｏ１，Ｒｏ２，Ｒｓ  抵抗
Ｒ１〜Ｒ３  抵抗
ＳＷ１〜ＳＷ４  スイッチ素子
１  スイッチング制御回路
３  ボトム検出回路
５  スイッチング幅ボトム制御回路
７  オア回路
９  ワンショット回路
１１  リスタート回路
１３  フリップフロップ
１５  ドライブ回路
１７  コンパレータ
１９  帰還回路
２１  入力電圧検出回路
２３  バースト回路
２５  アンド回路
５１，５１’  スイッチング幅生成回路
５１３  フリップフロップ
５１５  基準オンオフ幅生成回路
５２，５９  インバータ
５３，６１，６９  アンド回路
５５  ノア回路
５７  フリップフロップ
６３，６５  遅延回路
６７  Ｄフリップフロップ
７１，１０９  オア回路
７３，８７，８９  インバータ
７５，７９，９１，９３，９５，９７，１０７  アンド回路
７７，８１  ノア回路
８３，８５  フリップフロップ
９９，１０１  遅延回路
１０３，１０５  Ｄフリップフロップ
２３１  コンパレータ
２３２  インバータ
【図１】
0005733605.tif 000004
【図２】
0005733605.tif 000005
【図３】
0005733605.tif 000006
【図４】
0005733605.tif 000007
【図５】
0005733605.tif 000008
【図６】
0005733605.tif 000009
【図７】
0005733605.tif 000010
【図８】
0005733605.tif 000011
【図９】
0005733605.tif 000012
【図１０】
0005733605.tif 000013
【図１１】
0005733605.tif 000014
【図１２】
0005733605.tif 000015
【図１３】
0005733605.tif 000016
【図１４】
0005733605.tif 000017
【図１５】
0005733605.tif 000018
【図１６】
0005733605.tif 000019