(57)【特許請求の範囲】
【請求項１】
サリサイド構造の半導体装置であって、
半導体基板と、
前記半導体基板上にゲート酸化膜を介して設けられた、側壁にサイドウォールを有するゲート電極と、
前記ゲート電極の両側に配置された高濃度ソース・ドレイン領域と、
前記高濃度ソース・ドレイン領域と前記ゲート電極の表面に形成された金属シリサイドと、
を有しており、
前記金属シリサイドは、複数のアイランド状金属シリサイドからなる半導体装置。
【請求項２】
前記アイランド状金属シリサイドは、隣接するアイランド状金属シリサイドとの間に金属シリサイドの無いスペースを有する請求項１記載の半導体装置。
【請求項３】
前記アイランド状金属シリサイドは、平面視的に円形または多角形である請求項２記載の半導体装置。
【請求項４】
前記アイランド状金属シリサイドは、チタン（Ti）、モリブデン（Mo）、タングステン（W）、ニッケル（Ni）、コバルト（Co）、クロム（Cr）、白金（Pt）、パラジウム（Pd）、およびタンタル（Ta）からなるグループから選ばれた元素のいずれかとシリコン（Si）とからなることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
サリサイド構造の半導体装置の製造方法であって、
側壁にサイドウォールを有するゲート電極を、半導体基板上に形成する工程と、
前記ゲート電極の両側に高濃度ソース・ドレイン領域を形成する工程と、
前記高濃度ソース・ドレイン領域表面および前記ゲート電極の表面に部分的に開口した酸化シリコン膜を形成する工程と、
前記酸化シリコン膜をマスクとして前記高濃度ソース・ドレイン領域表面およびゲート電極表面に複数のアイランド状金属シリサイドを形成する工程と、
からなる半導体装置の製造方法。
【請求項６】
前記複数のアイランド状金属シリサイドを形成する工程のあとに、さらに、
金属シリサイドとならなかった未反応の金属膜をウェットエッチングによって除去する工程と、
前記マスクとして用いた前記酸化シリコン膜を除去する工程と、
を有する請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属シリサイド層を有する半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は高集積化に伴い、素子の微細化が急速に進められている。しかし、素子の微細化を行うと、接合が浅くなることによる拡散層抵抗の増大、および、微細化された素子の配線との接合部分も小さくなることによるコンタクト抵抗の増大が生じる。上記拡散層抵抗、および、コンタクト抵抗の増大は高速動作の障害となる。
【０００３】
そこで、素子の微細化に対応したコンタクト抵抗、および、拡散層抵抗の低減を可能にする技術が必要となっている。上記コンタクト抵抗、および、拡散層抵抗の低減を可能にする技術の一つとしてサリサイド（salicide）プロセスが提案されている。
【０００４】
上記サリサイドプロセスとは、熱酸化膜等の絶縁膜により素子を分離した後、半導体基板の拡散層、および、各電極表面を露出し、そこに、スパッタ法等で、チタン（Ti）、モリブデン（Mo）、タングステン（W）等の金属を堆積した後に、熱処理を行い、基板拡散層部分、および、各素子における電極の表面部分を合金化反応によりシリサイド化することによって、金属シリサイド層を形成する方法である。
【０００５】
上記サリサイドプロセスを使って形成したＭＯＳＦＥＴの代表的な構造を、Ｐ型基板を使用したNチャネル型ＭＯＳＦＥＴを例に図７の断面図を用いて説明する。素子分離領域１が選択的に形成されたＰ型半導体基板２の一主面に沿ってＰ型ウェル３が形成されている。上記Ｐ型ウェル３内には、低濃度のN型不純物を拡散させることによってソース・ドレイン領域４が形成されている。更にこのソース・ドレイン領域４内には、高濃度のＮ型不純物を拡散させることによって高濃度ソース領域５および高濃度ドレイン領域６が形成されている。上記基板表面上に、ゲート酸化膜７を介してゲート電極８が形成されている。上記ゲート電極８の側壁には、サイドウォールと呼ばれる絶縁膜９が形成されている。上記高濃度ソース領域５、上記高濃度ドレイン領域６、および上記ゲート電極８表面に金属シリサイド層１０が形成されてＭＯＳＦＥＴが構成されている。ここで、上記金属シリサイド層１０を形成した後の、電極配線以降（金属配線や保護膜の形成過程）の構造は一般的な半導体装置と同様であるので、詳細な説明は割愛する。
【０００６】
このような構造を取ることで、拡散層抵抗、および、コンタクト抵抗の低減を達成することができる。しかし、このサリサイドプロセスを使用して、拡散層、および、各電極表面を全面金属シリサイド化すると、下記（ａ）、および（ｂ）を原因として金属シリサイド形成部に応力等のストレスが発生する。
【０００７】
（ａ）下地となるシリコンと、シリコン上に形成された金属シリサイドとの整合性不良。
【０００８】
（ｂ）合金化反応前後の格子定数の違いによる体積変化。
【０００９】
拡散層や各素子電極上で、応力等のストレスが増加すると、素子の特性変動や、ＰＮ接合の破壊を引き起こすという問題がある。
【００１０】
この問題を受けて、ＣＶＤ法でハロゲン化メタルガスを金属原料に使用することで、低温での金属シリサイド形成を可能とし、高温熱処理による合金化反応を行わないことで、合金化反応前後の格子定数の違いから生じる応力を緩和するという技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平７−９４４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献１記載の製造方法では、上記（ｂ）に記載された原因による応力は緩和されるが、上記（ａ）に記載されたシリコンと金属シリサイドの整合性不良による応力の緩和はされず、やはり、応力等のストレスによる信頼性劣化が問題となる。
【００１３】
そこで、本発明の目的は、金属シリサイド形成面での応力等のストレスによる、素子の特性変動や、ＰＮ接合破壊などの信頼性劣化を防ぐ半導体装置、および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明では以下の手段を用いた。
【００１５】
まず、サリサイド構造の半導体装置であって、高濃度ソース・ドレイン領域とゲート電極表面に形成される金属シリサイドは複数のアイランド状金属シリサイドからなることを特徴とする半導体装置とした。
【００１６】
また、アイランド状金属シリサイドは隣接するアイランド状金属シリサイドとの間に金属シリサイドの無いスペースを有する半導体装置とした。
【００１７】
また、アイランド状金属シリサイドは平面視的に円形または多角形である半導体装置とした。
【００１８】
また、アイランド状金属シリサイドは、チタン（Ti）、モリブデン（Mo）、タングステン（W）、ニッケル（Ni）、コバルト（Co）、クロム（Cr）、白金（Pt）、パラジウム（Pd）、タンタル（Ta）のいずれかとシリコン（Si）とからなる半導体装置とした。
【００１９】
そして、上記半導体装置の製造にあっては、半導体基板上に高濃度ソース・ドレイン領域と側壁にサイドウォールのあるゲート電極を形成する工程と、前記高濃度ソース・ドレイン領域表面およびゲート電極表面に部分的に開口した酸化シリコンを形成する工程と、前記酸化シリコンをマスクとして前記高濃度ソース・ドレイン領域表面およびゲート電極表面に複数のアイランド状金属シリサイドを形成する工程とからなる半導体装置の製造方法とした。
【発明の効果】
【００２０】
本発明によれば、アイランド状金属シリサイド層をコンタクト領域のみに形成することで、金属シリサイド形成面の応力が緩和され、応力等のストレスによる、素子の特性変動や、ＰＮ接合破壊などの信頼性劣化を防ぐことが可能となる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る半導体装置の製造方法を示す工程断面図である。
【図２】図１に続く、本発明に係る半導体装置の製造方法を示す工程断面図である。
【図３】図２に続く、本発明に係る半導体装置の製造方法を示す工程断面図である。
【図４】図３に続く、本発明に係る半導体装置の製造方法を示す工程断面図である。
【図５】本発明に係る半導体装置における金属シリサイド層の形状を示す模式的断面図、および、平面図である。
【図６】従来の半導体装置における金属シリサイド層の形状を示す模式的断面図、および、平面図である。
【図７】従来のサリサイドプロセスにより形成したＭＯＳＦＥＴの構造を示す断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について詳細に説明する。
【００２３】
図１（ａ）〜図４（ｂ）は、本実施の形態の半導体装置の製造方法を説明するための工程断面図である。本実施の形態では、説明の簡単のために、Ｐ型基板を使用したＮチャネル型ＬＤＤＭＯＳＦＥＴを例に説明するが、本発明の本質は、基板の導電型、不純物の種類、および導電型に関係しないので、基板の導電型、不純物の種類、および導電型が異なっても同様に説明することができる。また、本実施の形態では、ＬＤＤ（Lightly Doped Drain）ＭＯＳＦＥＴを例に、説明を行うが、他の種類のＭＯＳＦＥＴ、および容量素子、および、抵抗素子における拡散層、および各電極に適用しても、同様の効果が得られる。
【００２４】
以下に、図１（ａ）〜図４（ｂ）に示す工程断面図を用いて、本実施の形態の半導体装置の構造、および製造方法を説明する。
【００２５】
まず、図１（ａ）に示すように、Ｐ型半導体基板１１上を、既存の素子分離技術を用いて、ＬＯＣＯＳ法により素子分離領域１２を形成する。
【００２６】
次に、図１（ｂ）に示すように、上記Ｐ型半導体基板１１上の一主面に沿って、Ｐ型ウェル領域１３を、500Å程度の犠牲酸化膜（図示していない）を介してドーズ量5×1012〜1×1013 atoms/cm2のＰ型不純物の導入、および熱処理により形成する。
【００２７】
次に、図１（ｃ）に示すように、Ｐ型ウェル領域１３の表面に400Å程度のゲート酸化膜１４を熱酸化によって形成した後、ゲート酸化膜上に、2800Å程度のポリシリコン膜（図示していない）を、基板表面全面にＣＶＤで堆積させ、1×1015〜1×1016 atoms/cm2のN型不純物のイオン注入、および熱処理をし、更に、エッチングすることによって、ゲート電極１５を形成する。
【００２８】
次に、図２（ａ）に示すように、ゲート電極１５をマスクとして、Ｐウェル領域１３内に、低濃度ソース・ドレイン領域１６を500Å程度の犠牲酸化膜（図示していない）を介してドーズ量2×1012〜6×1012 atoms/cm2のＮ型不純物の導入、および熱処理によって形成する。
【００２９】
次に、図２（ｂ）に示すように、ゲート電極１５の側面に、2200Å程度の酸化シリコン膜を（図示していない）をＣＶＤで堆積させ、エッチングすることによって、絶縁膜１７をサイドウォールとして形成する。
【００３０】
次に、図２（ｃ）に示すように、ゲート電極１５、および絶縁膜１７をマスクとして、低濃度ソース・ドレイン領域１６内に、高濃度ソース・ドレイン領域１８を500Å程度の犠牲酸化膜（図示していない）を介してドーズ量3×1015〜5×1015atoms/cm2のN型不純物の導入、および熱処理によって形成する。
【００３１】
次に、金属シリサイドを形成する工程について説明する。図３（ａ）に示すように、半導体基板１１上に、500Å程度の酸化シリコン膜１９を形成する。
【００３２】
次に、図３（ｂ）に示すように、酸化シリコン膜１９をパターニング、およびエッチングによって、金属シリサイドを形成する領域のシリコンを部分的に露出させる。高濃度ソース・ドレイン領域１８とゲート電極１５の表面に位置する酸化シリコンを部分的に開口除去して高濃度ソース・ドレイン領域１８の表面とゲート電極の表面が部分的に露出するようにする。このときの露出する領域の平面形状については後述する。
【００３３】
次に、図４（ａ）に示すように、酸化シリコン膜１９が部分的にエッチングされた半導体基板１１上に、350Å程度の、例えば、チタン（Ti）、モリブデン（Mo）、タングステン（W）、ニッケル（Ni）、コバルト（Co）、クロム（Cr）、白金（Pt）、パラジウム（Pd）、タンタル（Ta）等の金属膜２０をスパッタ法により形成し、熱処理することによって、合金化反応させ金属シリサイド層２１を形成する。このとき、先のエッチングによって酸化シリコン膜１９が除去された領域の表面に、上記金属と半導体基板のシリコンとからなる金属シリサイド層２１が形成される。
【００３４】
次に、合金化反応で金属シリサイドとならなかった未反応の金属膜２０をウェットエッチングによって除去する。図４（ｂ）は未反応金属膜除去後、シリサイド化のマスクとして用いた酸化シリコン膜１９を除去したときの断面を示す。
【００３５】
金属シリサイド層２１を形成した後の、電極配線以降（金属配線や保護膜の形成過程）の構造、および、製造方法は一般的な半導体装置と同様であるので、詳細な説明は割愛する。
【００３６】
以上が、本実施の形態の半導体装置と半導体装置の製造方法である。
【００３７】
本実施の形態では、具体的な例を挙げて説明を行ったが、その要旨を逸脱しない範囲での各条件等は変更可能である。
【００３８】
本実施の形態の最大の特徴は、サリサイドプロセスの金属シリサイド形成において、酸化シリコン膜をマスクとして選択的に金属シリサイドを形成した点にある。
【００３９】
次に、図５および図６を用いて、金属シリサイドの形状について説明する。
【００４０】
図６は、従来の半導体装置における高濃度拡散層表面に形成された金属シリサイド層２５の形状を示す模式的断面図、および、平面図である。この図は従来の半導体装置である図７のソース領域もしくはドレイン領域を抜き出した図であり、下が断面図で上が平面図である。高濃度拡散層２４（図７のソース領域５もしくはドレイン領域６に相当）の全面には金属シリサイド２５が形成されている。ゲート電極の場合も同様で、ゲート電極の上表面は全て金属シリサイドに覆われている。ただし、ゲート電極の側面はサイドウォールに阻害されて金属シリサイドが形成されていない。これに対し、本発明では、図５に示すように、高濃度拡散層２２（図４（ｂ）の高濃度ソース・ドレイン領域１８に相当）表面に形成された金属シリサイド層２３は９個の円形のアイランドから形成されている。すなわち、高濃度拡散層２２の表面には複数のアイランド状金属シリサイドが形成されている。ゲート電極上も同様で複数のアイランド状金属シリサイドが形成されている。アイランド状金属シリサイドの形状は円形に限ることなく、多角形であっても良い。また、ソース領域・ドレイン領域・ゲート電極表面それぞれにおけるアイランド状金属シリサイドの個数は適宜変更可能である。また、アイランド間のスペース幅を制御することが可能で、これにより良好なコンタクト抵抗とすることができる。
【００４１】
本発明に係る半導体装置では、アイランド状金属シリサイド間は分断されているため、ソース領域・ドレイン領域・ゲート電極表面それぞれが応力によって反ることは無い。これは、アイランド間に金属シリサイドの無いスペースを有しているためである。
【００４２】
このような構造を採ることにより、本発明の半導体装置では、応力等のストレスによる素子の特性変動やＰＮ接合破壊などの信頼性劣化を防ぐことが可能となる。
【符号の説明】
【００４３】
１ 素子分離領域
２ Ｐ型半導体基板
３ Ｐ型ウェル領域
４ 低濃度ソース・ドレイン領域
５ 高濃度ソース領域
６ 高濃度ドレイン領域
７ ゲート酸化膜
８ ゲート電極
９ 絶縁膜
１０ 金属シリサイド層
１１ Ｐ型半導体基板
１２ 素子分離領域
１３ Ｐ型ウェル領域
１４ ゲート酸化膜
１５ ゲート電極
１６ 低濃度ソース・ドレイン領域
１７ 絶縁膜
１８ 高濃度ソース・ドレイン領域
１９ 酸化シリコン膜
２０ 金属膜
２１ 金属シリサイド層
２２ 高濃度拡散層
２３ 金属シリサイド層
２４ 高濃度拡散層
２５ 金属シリサイド層
【図１】
0005705593.tif 000002
【図２】
0005705593.tif 000003
【図３】
0005705593.tif 000004
【図４】
0005705593.tif 000005
【図５】
0005705593.tif 000006
【図６】
0005705593.tif 000007
【図７】
0005705593.tif 000008