(57)【特許請求の範囲】
【請求項１】
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部と、
を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の変化の割合に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
ＡＤ変換装置。
【請求項２】
上記非線形検出部は、
上記第１の信号に基づいて上記入力アナログ信号の信号強度を求める強度取得部と、
上記第２の信号を上記第１の信号で除した変化の割合に基づいて上記入力アナログ信号の信号強度に依存する曲率を取得する曲率取得部と、
上記曲率取得部で取得された曲率および強度取得部で取得された信号強度に応じて上記制御変数信号を生成する制御変数生成部と、を含む
請求項１記載のＡＤ変換装置。
【請求項３】
上記強度取得部は、
上記第１の信号の絶対値信号を取得する絶対値取得部と、
上記絶対値取得部で取得される上記絶対値信号を微分して上記入力アナログ信号の信号強度を取得する第１の微分器と、を含み、
上記曲率取得部は、
上記第２の信号を上記第１の信号で除して変化割合信号を取得する第１の除算器と、
上記第１の除算器で取得された上記変化割合信号を微分して上記入力アナログ信号の信号強度に依存する曲率を取得する第２の微分器と、を含み、
上記制御変数生成部は、
上記第２の微分器で取得された曲率を上記第１の微分器で出力された信号強度で除して上記制御変数信号を生成する第２の除算器を含む
請求項２記載のＡＤ変換装置。
【請求項４】
上記非線形検出部から出力される上記制御変数信号に対してフィルタリング処理を施して雑音に依存しない制御変数信号として上記第１の非線形補償部および上記第２の非線形補償部に供給するフィルタを有する
請求項１から３のいずれか一に記載のＡＤ変換装置。
【請求項５】
上記出力部は、
上記第２の非線形補償部による第２の信号に重み付け係数βでβ倍した信号と上記第１の信号を加算して出力する
請求項１から４のいずれか一に記載のＡＤ変換装置。
【請求項６】
上記第１のＡＤ変換器および上記第２のＡＤ変換器は、ΔΣ変調器により形成され、
上記ΔΣ変調器は、
少なくとも一つの積分器と、
積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログ（ＤＡ）変換器と、
入力信号が入力される入力抵抗と、を含み、
上記第１のＡＤ変換器の入力抵抗と上記第２のＡＤ変換器の入力抵抗の値が異なる
請求項１から５のいずれか一に記載のＡＤ変換装置。
【請求項７】
上記第２のＡＤ変換器の入力抵抗の値は、上記第１のＡＤ変換器の入力抵抗の値の（１／α）倍に設定される
請求項６記載のＡＤ変換装置。
【請求項８】
上記第１のＡＤ変換器および上記第２のＡＤ変換器は、
入力段に入力信号をサンプリングするための入力容量を含むパイプライン型ＡＤ変換器により形成され、
上記第１のＡＤ変換器の入力容量と上記第２のＡＤ変換器の入力容量の値が異なる
請求項１から５のいずれか一に記載のＡＤ変換装置。
【請求項９】
上記第２のＡＤ変換器の入力容量の値は、上記第１のＡＤ変換器の入力容量の値のα倍に設定される
請求項８記載のＡＤ変換装置。
【請求項１０】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
上記ＡＤ変換装置は、
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部と、を含み、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の変化の割合に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるアナログデジタル（ＡＤ）変換装置および信号処理システムに関するものである。
【背景技術】
【０００２】
図１は、ＡＤ変換器（ＡＤＣ；Analog to Digital Converter）の概略構成を示す図である。
図１において、ＸはＡＤ変換器１の入力電圧を示し、この入力電圧Ｘはアナログ信号である。一方、ＹはＡＤ変換器１の出力電圧を示し、出力電圧Ｙはデジタル信号となる。
【０００３】
ＡＤ変換器１は、内部で用いている回路素子の非理想性に起因して歪みを生じる。回路が歪んでいる場合には出力に信号の基本波成分のみでなく高調波成分を含むことになる。
この高調波成分の内偶数次の成分に関しては、ＡＤ変換器を全差動構成とすることで十分な減衰量が取れるが奇数次の成分はそのまま出力に現れる。
【０００４】
図１に示すＡＤ変換器１が歪み特性を有するとき、ある程度小さな入力Ｘに対して出力Ｙは、次の式（１）のように表せる。
【０００５】
【数１】
0005733027.tif 000002
【０００６】
ここで、ａｉはｉ次の歪み成分の利得を示し、上述のとおり偶数次の歪みは生じないものとしている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、式（１）からわかるとおり、入力信号が大きくなるにつれて歪み成分はより大きな増加率で増えていく。
そのため、従来は歪み特性を改善するためには、入力信号を小さく制限することが行われている。換言すれば、ＡＤ変換器は、ダイナミックレンジが歪みで制限されている。
【０００８】
本技術は、ダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することが可能なＡＤ変換装置および信号処理システムを提供することにある。
【課題を解決するための手段】
【０００９】
本技術の第１の観点のＡＤ変換器は、入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部と、を有し、上記非線形検出部は、非線形性歪みを曲率として、上記第１の信号と上記第２の信号の変化の割合に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する。
【００１０】
本技術の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、上記ＡＤ変換装置は、入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部と、を含み、上記非線形検出部は、非線形性歪みを曲率として、上記第１の信号と上記第２の信号の変化の割合に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する。
【発明の効果】
【００１１】
本技術によればダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することができる。
【図面の簡単な説明】
【００１２】
【図１】ＡＤ変換器（ＡＤＣ）の概略構成を示す図である。
【図２】本第１の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図３】本実施形態に係る非線形補償部における非線形補償の概念を説明するための図である。
【図４】本実施形態に係る非線形補償器の構成例を示す図である。
【図５】本実施形態に係るＡＤ変換器（ＡＤＣ）と非線形補償器（ＮＣＭ）とを接続した構成を示す図である。
【図６】ＡＤ変換器内の雑音（量子化雑音と回路雑音）について説明するための図である。
【図７】本第２の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図８】図７のΔΣ型ＡＤ変換器としてのΔΣ変調器の構成例を示す回路図である。
【図９】図８のΔΣ変調器の入力部の構成例を示す図である。
【図１０】本第３の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図１１】第３の実施形態に係るΔΣ変調器の入力部の構成例を示す図である。
【図１２】本第４の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図１３】図１２のパイプライン型ＡＤ変換器の入力部の構成例を示す回路図である。
【図１４】本第５の実施形態に係る信号処理システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（歪み補償機能を含むＡＤ変換装置の第１の構成例）
２．第２の実施形態（歪み補償機能を含むＡＤ変換装置の第２の構成例）
３．第３の実施形態（歪み補償機能を含むＡＤ変換装置の第３の構成例）
４．第４の実施形態（歪み補償機能を含むＡＤ変換装置の第４の構成例）
５．第５の実施形態（信号処理システムの構成例）
【００１４】
＜１．第１の実施形態＞
図２は、本第１の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００１５】
本第１の実施形態に係るＡＤ変換装置１０は、図２に示すように、ＡＤ変換部２０、非線形補償部３０、非線形検出部４０、フィルタ５０、および出力部６０を含んで構成されている。
また、図２において、ｘはＡＤ変換装置１０の入力電圧を示し、この入力電圧ｘはアナログ信号である。一方、ｙはＡＤ変換装置１０の出力電圧を示し、出力電圧ｙはデジタル信号となる。
【００１６】
ＡＤ変換部２０は、第１のＡＤ変換器（ＡＤＣ１）２１、第２のＡＤ変換器（ＡＤＣ２）２２、および利得付与回路２３を有する。
利得付与回路２３は第２のＡＤ変換器２２の入力部に配置されてもよい。
【００１７】
本実施形態において、第１のＡＤ変換器２１と第２のＡＤ変換器２２は、全く特性が同じであるＡＤ変換器が適用される。ここでｅ1とｅ2はそれぞれ第１のＡＤ変換器２１と第２のＡＤ変換器２２で生じる雑音を表している。
第２のＡＤ変換器２２の入力側に利得（係数）α（０＜α＜1）を掛け合わせる利得付与回路２３が配置されている。この利得付与回路２３はアナログ回路として実現される。
本実施形態においては、第１のＡＤ変換器２１には入力アナログ信号ｘがそのまま入力され、第２のＡＤ変換器２２には入力信号ｘに利得（係数）αが掛け合わされた信号が入力される。
第１のＡＤ変換器２１の第１の出力信号（デジタル信号）ｂ１および第２のＡＤ変換器の第２の出力信号（デジタル信号）ｂ２は非線形補償部３０に入力される。
【００１８】
非線形補償部３０は、第１の非線形補償器（ＮＣＭ１）３１および第２の非線形補償器（ＮＣＭ２）３２を有する。
第１の非線形補償器３１は、フィルタ５０から供給される制御変数信号ｃに応じて、第１のＡＤ変換器２１の第１の出力信号ｂ１の非線形性歪みを補償し、その結果を第１の信号ｄ１として非線形検出部４０および出力部６０に出力する。
第２の非線形補償器３２は、フィルタ５０から供給される制御変数信号ｃに応じて、第２のＡＤ変換器２２の第２の出力信号ｂ２の非線形性歪みを補償し、その結果を第２の信号ｄ２として非線形検出部４０および出力部６０に出力する。
【００１９】
図３は、本実施形態に係る非線形補償部における非線形補償の概念を説明するための図である。
図３において、横軸が入力を、縦軸が出力を示している。
【００２０】
第１の非線形補償器３１および第２の非線形補償器３２は、図３中に実線ＡやＢで示すように、入出力間伝達特性の線形性が歪む非線形部分を制御変数信号ｃに応じて、図中破線で示す線形の直線Ｃに収束するように補償する。
なお、本実施形態では、線形性が歪む非線形部分を、曲率を持つ部分として処理する。
したがって、非線形補償部３０は、制御変数信号ｃに応じて曲率が０となるように（０に近づくように）、補償処理を行う。
【００２１】
非線形検出部４０は、第１の非線形補償器３１による第１の信号ｄ１および第２の非線形補償器３２による第２の信号ｄ２を入力する。
非線形検出部４０は、第１の信号ｄ１および第２の信号ｄ２に応じて、第１の非線形補償器３１および第２の非線形補償器３２が、第１のＡＤ変換器２１および第２のＡＤ変換器２２の非線形性歪みをどれだけ補償しているかを推定する機能を有する。
非線形検出部４０は、非線形性歪みを曲率として、第１の信号ｄ１と第２の信号ｄ２の変化の割合に基づき入力アナログ信号の信号強度に依存する曲率を推定し、この曲率部分を打ち消すように制御変数信号δを生成してフィルタ５０に出力する。
【００２２】
非線形検出部４０は、強度取得部４１、曲率取得部４２、および制御変数生成部４３を含んで構成されている。
【００２３】
強度取得部４１は、第１の信号ｄ１に基づいて入力アナログ信号ｘの信号強度を求める。
より具体的には、強度取得部４１は、絶対値取得部４１１および第１の微分器４１２を有する。
絶対値取得部４１１は、第１の信号ｄ１を２乗して、第１の信号ｄ１の絶対値信号[ｄｎ２]を取得し、絶対値信号[ｄｎ２]を第１の微分器４１２に出力する。
第１の微分器４１２は、絶対値取得部４１１で取得される絶対値信号[ｄ１２]を微分して入力アナログ信号の信号強度[ｄｎ２−ｄｎ−１２]を取得し、信号強度[ｄｎ２−ｄｎ−１２]を制御変数生成部４３に出力する。
第１の微分器４１２は、前回（ｎ−１）の絶対値信号[ｄｎ−１２]をラッチするフリップフロップ４１２１と、今回（ｎ）の絶対値信号[ｄｎ２]からラッチされた前回（ｎ−１）の絶対値信号[ｄｎ−１２]を減算する減算器（加算器）４１２２を有する。
【００２４】
曲率取得部４２は、第２の信号ｄ２を第１の信号ｄ１で除した変化の割合に基づいて入力アナログ信号ｘの信号強度に依存する曲率を取得する。換言すると、曲率取得部４２は、第２の信号ｄ２を第１の信号ｄ１で除した変化の割合に基づいて入力アナログ信号ｘの信号強度に依存する曲率成分を含む信号強度を取得する。
より具体的には、曲率取得部４２は、第１の除算器４２１および第２の微分器４２２を有する。
第１の除算器４２１は、第２の信号ｄ２を第１の信号ｄ１を除した変化割合信号［ｄ２／ｄ１］［ｎ］を取得し、変化割合信号［ｄ２／ｄ１］［ｎ］を第２の微分器４２２に出力する。
第２の微分器４２２は、第１の除算器４２１で出力される変化割合信号［ｄ２／ｄ１］［ｎ］を微分して、信号強度に依存する曲率成分を含む曲率信号｛［ｄ２／ｄ１］［ｎ］−［ｄ２／ｄ１］［ｎ−１］｝を取得する。第２の微分器４２２は、曲率信号｛［ｄ２／ｄ１］［ｎ］−［ｄ２／ｄ１］［ｎ−１］｝を制御変数生成部４３に出力する。
第２の微分器４２２は、前回（ｎ−１）の変化割合信号［ｄ２／ｄ１］［ｎ−１］をラッチするフリップフロップ４２２１を有する。そして、第２の微分器４２２は、今回（ｎ）の変化割合信号［ｄ２／ｄ１］［ｎ］からラッチされた前回（ｎ−１）の変化割合信号［ｄ２／ｄ１］［ｎ−１］を減算する減算器（加算器）４２２２を有する。
【００２５】
制御変数生成部４３は、曲率取得部４２で取得された曲率および強度取得部４１で取得された信号強度に応じて雑音成分が除去される前の制御変数信号δを生成し、制御変数信号δをフィルタ５０に出力する。
制御変数生成部４３は、第２の除算器４３１を有する。
第２の除算器４３１は、曲率取得部４２の第２の微分器４２２で取得された曲率信号｛［ｄ２／ｄ１］［ｎ］−［ｄ２／ｄ１］［ｎ−１］｝を強度取得部４１の第１の微分器４１２で出力された信号強度[ｄｎ２−ｄｎ−１２]で除して制御変数信号δを生成する。
【００２６】
フィルタ５０は、非線形検出部４０から出力される制御変数信号δに対してフィルタリング処理を施して雑音に依存しない制御変数信号ｃとして非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２に供給する。
フィルタ５０は、係数付与部５１および積分器５２を有する。
係数付与部５１は、非線形検出部４０から出力される制御変数信号δに対してフィルタ係数μを掛け合わせ、この信号μδを積分器５２に出力する。
積分器５２は、信号μδを積分して量子化雑音等が除去された制御変数信号ｃを生成する。
積分器５２は、信号μδと生成した制御変数信号ｃを加算する加算器５２１と、加算器５２１の出力信号をラッチするフリップフロップ５２２と、を有する。
【００２７】
出力部６０は、基本的に、加算器６１を含み、第１の非線形補償器３１による第１の信号ｄ１および第２の非線形補償器３２による第２の信号ｄ２を加算して出力する。
本実施形態において、出力部６０は、係数付与部６２をさらに有し、第２の非線形補償器３２による第２の信号ｄ２に重み付け係数βでβ倍した信号と第１の信号ｄ１を加算して、この加算信号（ｄ１＋βｄ２）をデジタル信号ｙとして出力する。
【００２８】
次に、以上の構成を有するＡＤ変換装置１０における非線形補償処理のさらに詳細な動作原理を説明し、また、係数α、βについて考察する。
【００２９】
ＡＤ変換装置１０において、入力アナログ信号ｘが第１のＡＤ変換器２１にそのまま入力され、アナログ信号ｘに利得付与回路２３で利得（係数）α（０＜α＜1）が掛け合わされた信号が第２のＡＤ変換器２２に入力される。
第１のＡＤ変換器２１からは第１の出力信号（デジタル信号）ｂ１が第１の非線形補償器３１に入力される。また、第２のＡＤ変換器の第２の出力信号（デジタル信号）ｂ２は第２の非線形補償器３２に入力される。
第１の非線形補償器３１では、フィルタ５０から供給される制御変数信号ｃに応じて、第１のＡＤ変換器２１の第１の出力信号ｂ１の非線形性歪みが補償され、その結果が第１の信号ｄ１として非線形検出部４０および出力部６０に出力される。
第２の非線形補償器３２では、フィルタ５０から供給される制御変数信号ｃに応じて、第２のＡＤ変換器２２の第２の出力信号ｂ２の非線形性歪みが補償され、その結果が第２の信号ｄ２として非線形検出部４０および出力部６０に出力される。
出力部６０においては、第１の信号ｄ１と第２の信号ｄ２に重み付け係数βが掛け合わされた信号が加算され、次の（式２）で示すような加算信号が系全体の出力デジタル信号ｙとして出力される。
【００３０】
【数２】
0005733027.tif 000003
【００３１】
非線形補償部３０から出力される第１の信号ｄ１と第２の信号ｄ２は、同時並列的に非線形検出部４０にも入力される。
非線形検出部４０では、非線形性歪みを曲率として、第１の信号ｄ１と第２の信号ｄ２の変化の割合に基づき入力アナログ信号の信号強度に依存する曲率が推定され、この曲率部分を打ち消すように制御変数信号δが生成される。
非線形検出部４０においては、制御変数信号δを生成するために、入力された第１の信号ｄ１と第２の信号ｄ２に対して、それぞれ（式３）で示すような演算を施すことにより、雑音が除去される前の制御変数信号δが生成される。
【００３２】
【数３】
0005733027.tif 000004
【００３３】
この演算によって非線形検出部４０は、非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２が第１のＡＤ変換器２１と第２のＡＤ変換器２２の非線形性をどれだけ正しく補償しているかを推定している。
そして、ＡＤ変換器から生じるランダムな雑音や量子化誤差を除くため、この制御変数信号δは最小２乗（ＬＭＳ）フィルタ５０に入力される。
フィルタ５０では、（式４）に示すように、一定係数μの重み付けで積分（積算）されてフィルタリングされた制御変数信号ｃとして出力される。
【００３４】
【数４】
0005733027.tif 000005
【００３５】
この制御変数信号ｃは、非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２にフィードバックとして入力され、この変数によってその非線形特性を変化させる。
【００３６】
［非線形補償部］
図４（Ａ）および（Ｂ）は、本実施形態に係る非線形補償器の構成例を示す図である。
図４（Ａ）は非線形補償器の概念的構成を、図４（Ｂ）は非線形補償器の構成例を示している。
ここでは、第１の非線形補償器３１の構成例について説明する。第２の非線形補償器３２は第１の非線形補償器３１と同様の構成を有する。
非線形補償器３１は、３乗器３１１、乗算器３１２、および加算器３１３を有する。
この非線形補償器３１は、入力信号ｂ１を３乗し、その３乗信号に制御変数ｃを掛け合わせた信号を、入力信号ｂ１に加算して第１の信号ｄ１を出力する。
非線形補償器３２も同様に、入力信号ｂ２を３乗し、その３乗信号に制御変数ｃを掛け合わせた信号を、入力信号ｂ２に加算して第２の信号ｄ２を出力する。
すなわち、非線形補償器は、（式５）の処理と同様となるように構成されている。
【００３７】
【数５】
0005733027.tif 000006
【００３８】
これがＡＤ変換器の非線形性を補償し得ることを次に説明する。
図５は、本実施形態に係るＡＤ変換器（ＡＤＣ）と非線形補償器（ＮＣＭ）とを接続した系を示す図である。
図５に示すように、ＡＤ変換器２１（２２）と非線形補償器３１（３２）とを接続した系を考える。
ＡＤ変換器と非線形補償器の特性がそれぞれ（式１）と（式５）で表されることから、この系の出力ｄは３次歪みに注目する近似により、次の（式６）で与えられる。
【００３９】
【数６】
0005733027.tif 000007
【００４０】
したがって、非線形補償器の制御変数ｃを正しく、つまり下記の（式７）となるように設定したならば、（式６）よりこの系の出力ｄから歪成分が消失される。
【００４１】
【数７】
0005733027.tif 000008
【００４２】
これにより、非線形補償器がＡＤ変換器の歪を補償できることが示された。
実際には、（式１）で表されているように、ＡＤ変換器にはより高次の歪みが存在し、また非線形補償器起因でも高次の歪みが生じる。
このため、その結果として歪みを最大限に補償するための非線形補償器の制御変数ｃの最適値は（式７）からは少し変化するが、この場合も大部分の歪みを補償できる最適値が存在する。
【００４３】
［非線形検出部］
（式１）で表されたように、歪みとは入出力特性に関する曲率である。
非線形検出部４０では（式３）によってこの曲率を推定してフィードバックすることにより、ＡＤ変換器と非線形補償器を接続した系の曲率が０となるように収束させている。
ＡＤ変換器の特性を表す（式１）と非線形補償器の特性を表す（式５）とを非線形検出部４０の演算（式３）に代入すると次の（式８）の関係を得る。
【００４４】
【数８】
0005733027.tif 000009
【００４５】
この（式８）より（式９）の関係を得る。
【００４６】
【数９】
0005733027.tif 000010
【００４７】
したがって、フィードバックによって上記の制御変数信号δが０に収束すると（式９）より（式１０）の関係を得る。
【００４８】
【数１０】
0005733027.tif 000011
【００４９】
これは（式７）と同一であり、故に非線形検出部４０の出力δが０に収束したときには、非線形補償器（ＮＣＭ１とＮＣＭ２）３１，３２はＡＤ変換器（ＡＤＣ１とＡＤＣ２）２１，２２を補償できていることになる。
既に述べたように、実際にはＡＤ変換器にはより高次の歪みが存在し、また非線形補償器起因でも高次の歪みが生じる。このため、（式９）そのものはあまり正確ではないが、歪みの総量を最小化する非線形補償器の制御変数ｃが存在し、非線形検出部４０は曲率の最小化によりこの最適値に制御変数ｃを収束させる。
【００５０】
［ＡＤＣ内雑音（量子化雑音と回路雑音）］
ここで、ＡＤ変換器内の雑音およびその除去処理について説明する。
図６は、ＡＤ変換器内の雑音（量子化雑音と回路雑音）について説明するための図である。
ＡＤ変換器の伝達特性を表わす（式１）や（式８）においては無視したが、図６に示すように実際のＡＤ変換器は各種の雑音（量子化雑音や回路雑音）も注入される。
これらのランダムな雑音に依存せずに制御変数信号ｃを収束させるためのフィルタとして、非線形検出部４０の出力である制御変数信号δはＬＭＳフィルタ５０に入力される。ＬＭＳフィルタ係数μを大きくすると制御変数信号ｃは高速で収束するが、上記の諸雑音が制御変数ｃにも加わるため、結果としてＡＤ変換精度が低下する。
一方でフィルタ係数μを小さくすると、諸雑音は十分にフィルタリングされて制御変数ｃには加わらないが、制御変数ｃが収束するのに必要な時間が長くなる。
【００５１】
［αの最適値に関して］
次に、利得付与回路２３が入力アナログ信号ｘに付与する利得係数αの最適値について考察する。
（式９）において、αで定まる係数を（式１１）のように定義すると、（式１２）のような関係が得られる。
【００５２】
【数１１】
0005733027.tif 000012
【００５３】
【数１２】
0005733027.tif 000013
【００５４】
このことから、αを約０．５８８にとるとき、（式９）の係数は最大化する。
（式９）は非線形補償の整合度合いを表す量であるが、前述した通り実際にはこれには一定量の雑音が加えられる。したがって、非線形補償検出信号としての制御変数信号δの信号対雑音比を考えるとαはこの最適値に近いことが望ましい。
これに合わせて、アナログ回路としての実装方法を考慮すると、（式１３）のようにすることが現実的には最適と考えられる。
【００５５】
【数１３】
0005733027.tif 000014
【００５６】
［βの最適値に関して］
次に、出力部６０で第２の信号ｄ２に付与する係数βについて考察する。
図６で示された様に各ＡＤ変換器（ＡＤＣ１とＡＤＣ２）の雑音を考えると、図２構成の系の出力は（式１４）で与えられる。
【００５７】
【数１４】
0005733027.tif 000015
【００５８】
この信号の信号対雑音比（ＳＮＲ）は（式１５）で表される。
【００５９】
【数１５】
0005733027.tif 000016
【００６０】
この係数を（式１６）のように定義すると、式（１７）より、βをαと等しくした時にこの系のＳＮＲは最大化される。
【００６１】
【数１６】
0005733027.tif 000017
【００６２】
【数１７】
0005733027.tif 000018
【００６３】
（式１３）で示したように、αの現実的な最適値は０．５であり、したがってβの最適値も０．５となるが、これはデジタル回路を実装する上でも適している。
なお、βがデジタル信号処理で実装されるのに対し、αはアナログ回路で実装されるため、両者の等号は厳密には成立しないが、それによるＳＮＲの劣化の感度は小さく問題とならない。
【００６４】
以上説明したように、本第１の実施形態のＡＤ変換装置１０は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるＡＤ変換器において発生する歪み成分が同一のＡＤ変換器を２つ有する。
ＡＤ変換装置１０は、ＡＤ変換器２１，２２それぞれの入力に適切な係数を掛ける回路２３をＡＤ変換器２２の前段に有する。
ＡＤ変換装置１０は、非線形補償部３０、非線形検出部４０、最小２乗フィルタ５０、出力部６０から構成されるデジタル信号処理部分をＡＤ変換器２１，２２の後段に配置される。
以上の構成を有する本実施形態のＡＤ変換装置１０によれば、ダイナミックレンジが歪みで制限されるＡＤ変換器の特性を大幅に改善することができる。
この技術は、低電源電圧化でのＡＤ変換器の設計において特に有効となる。
【００６５】
[一定利得（ゲイン）αの実現形態例]
本技術の構成（図２）はＡＤ変換器そのものの構成には依存しない。ただし、ＡＤ変換器の構成に依存して、最適な一定利得（ゲイン）αを付与する構成は異なる。ここではそれらの実施形態例に関して述べる。
【００６６】
＜２．第２の実施形態＞
図７は、本第２の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００６７】
本第２の実施形態に係るＡＤ変換装置１０Ａが第１の実施形態のＡＤ変換装置１０と異なる点は、ＡＤ変換部２０Ａにおいて、第１のＡＤ変換器２１Ａおよび第２のＡＤ変換器２２Ａとして、連続時間系のΔΣ型ＡＤ変換器を適用したことにある。
本第２の実施形態に係るＡＤ変換部２０Ａは、利得付与回路２３をＡＤ変換器の入力部で共用するように構成されている。
第２の実施形態においては、第１のＡＤ変換器２１Ａの入力部と第２のＡＤ変換器２２Ａの入力部の入力抵抗Ｒｉｎの値が異なる値となるように構成されている。
本実施形態では、第２のＡＤ変換器２２Ａの入力抵抗の値が、第１のＡＤ変換器２１Ａの入力抵抗の値の（１／α）倍に設定される。
【００６８】
図８は、図７のΔΣ型ＡＤ変換器としてのΔΣ変調器の構成例を示す回路図である。
【００６９】
図８のΔΣ変調器２００は、連続時間系２次１ビットフィードバック型ΔΣ変調器として形成されている。
【００７０】
図８のΔΣ変調器２００は、積分器ＩＮＴ１，ＩＮＴ２、量子化器Ｑｕａｎ、加算器ＡＤＤ１，ＡＤＤ２、およびデジタルアナログ（ＤＡ）変換器ＤＡＣ１，ＤＡＣ２により構成される。
【００７１】
図８において、ｕはアナログ入力信号を表し、ｖはデジタル出力信号を表している。ａ1とａ2はそれぞれＤＡ変換器ＤＡＣ１とＤＡＣ２の帰還利得を表し、ｃ1とｃ2は積分器ＩＮＴ１とＩＮＴ２の利得を表し、Ｑは量子化器Ｑｕａｎの実効利得を表している。
このとき量子化器Ｑｕａｎにおいて発生する量子化雑音のｖへの雑音伝達関数（ＮＴＦ）は、高域通過型の周波数特性を示す。
つまり、ΔΣ変調器２００において帰還の効果により量子化器Ｑｕａｎで発生する量子化雑音はノイズシェイピングを受け高周波数領域に移されることにより信号帯域内では高いＳＮ比が得られる。
【００７２】
図９は、図８のΔΣ変調器の入力部の構成例を示す図である。
図９のΔΣ変調器２００の入力部２１０は、差動の入力信号を受信する回路として構成されている。
【００７３】
たとえば、連続時間ΔΣ変調器（ＡＤ変換器）のようなＡＤ変換器においては、その入力部２１０は、図９のような構成となっている。
入力部２１０は、入力抵抗Ｒｉｎ２１、Ｒｉｎ２２、容量Ｃ２１，Ｃ２２、および差動入出力の演算増幅器（オペアンプ）ＯＰＡ２１により構成されている。
また、入力部２１０は、第１のアナログ信号入力端子ＴＶｉｎｐ、および第２のアナログ信号入力端子ＴＶｉｎｍを有する。
この構成は、図８の積分器ＩＮＴ２の部分に相当する。
なお、図９においては、ＤＡＣ２からの負荷抵抗を含むフィードバック経路は省略されているが、実際には、演算増幅器ＯＰＡ２１の入力側に負荷抵抗を含むフィードバック経路が接続される。
【００７４】
第１のアナログ信号入力端子ＴＶｉｎｐは、入力抵抗Ｒｉｎ２１を介して演算増幅器ＯＰＡ２１の正側入力端子（＋）に接続されている。
第２のアナログ信号入力端子ＴＶｉｎｍは、入力抵抗Ｒｉｎ２２を介して演算増幅器ＯＰＡ２１の負側入力端子（−）に接続されている。
そして、演算増幅器ＯＰＡ２１の負側出力端子（−）と正側入力端子（＋）間に容量Ｃ２１が接続されている。
演算増幅器ＯＰＡ２１の正側出力端子（＋）と負側出力端子（−）間に容量Ｃ２２が接続されている。
【００７５】
この回路の利得（ゲイン）はこの抵抗と容量の比により定まる。したがって、本構成においては、第２のＡＤ変換器２２Ａの入力抵抗Ｒｉｎ２１，Ｒｉｎ２２を第１のＡＤ変換器２１Ａの（1/α）倍した値とする。これにより、ＡＤ変換器と融合された形で一定ゲインαが実現される。
【００７６】
本第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００７７】
＜３．第３の実施形態＞
図１０は、本第３の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００７８】
本第３の実施形態に係るＡＤ変換装置１０Ｂが第２の実施形態のＡＤ変換装置１０Ａと異なる点は、ＡＤ変換部２０Ｂにおいて、第１のＡＤ変換器２１Ｂおよび第２のＡＤ変換器２２Ｂの入力部に連続時間系のフィルタ回路（ＦＬＴ）２４を適用したことにある。
本第３の実施形態に係るＡＤ変換部２０Ｂは、利得付与回路２３およびフィルタ回路２４をＡＤ変換器の入力部で共用するように構成されている。
第３の実施形態においては、第１のＡＤ変換器２１Ｂの入力部と第２のＡＤ変換器２２Ｂの入力部の入力抵抗Ｒｉｎの値が異なる値となるように構成されている。
本実施形態では、第２のＡＤ変換器２２Ｂのフィルタ回路の入力抵抗の値が、第１のＡＤ変換器２１Ｂの入力抵抗の値の（１／α）倍に設定される。
【００７９】
図１１（Ａ）および（Ｂ）は、第３の実施形態に係るΔΣ変調器の入力部の構成例を示す図である。
図１１の入力部２１０Ｂが図１０の入力部と異なる点は、容量Ｃ２１、Ｃ２２に並列にそれぞれ抵抗Ｒ２１，Ｒ２２が接続されていることにある。
【００８０】
多くの場合、図１１（Ａ）に示すように、ＡＤ変換器の前段には連続時間フィルタ回路２４が存在する。この連続時間フィルタ回路２４は図１１（Ｂ）に示すように、抵抗Ｒ２１，Ｒ２２、容量Ｃ２１，Ｃ２２、演算増幅器ＯＰＡ２１により構成されている。
この回路のゲインは入力抵抗Ｒｉｎ２１，Ｒｉｎ２２と抵抗Ｒ２１，Ｒ２２、容量Ｃ２１，Ｃ２２との比により定まる。
したがって、本構成においては、第２のＡＤ変換器２２Ｂの前段の第２のフィルタ回路の入力抵抗Ｒｉｎを第１のＡＤ変換器２１Ｂの（1/α）倍した値とすることにより、ＡＤ変換器前段のフィルタと融合された形で一定ゲインαが実現される。
【００８１】
本第３の実施形態によれば、上述した第１および第２の実施形態の効果と同様の効果を得ることができる。
【００８２】
＜４．第４の実施形態＞
図１２は、本第４の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００８３】
本第４の実施形態に係るＡＤ変換装置１０Ｃが第１の実施形態のＡＤ変換装置１０と異なる点は、第１のＡＤ変換器２１Ｃおよび第２のＡＤ変換器２２Ｃとして、パイプライン(Pipeline)型ＡＤ変換器を適用したことにある。
第２のＡＤ変換器２２Ｃの入力信号に対する利得の掛け合わせは、後述するように、パイプライン型ＡＤ変換器の入力の値を異ならせることで実現されている。
【００８４】
本第４の実施形態に係るＡＤ変換装置１０Ｃは、第１のＡＤ変換器２１Ｃの入力容量と第２のＡＤ変換器２２Ｃの入力容量の値が異なる。
本実施形態では、第２のＡＤ変換器２２Ｃの入力容量の値は、第１のＡＤ変換器２１Ｃの入力容量の値のα倍に設定される。
【００８５】
図１３は、図１２のパイプライン型ＡＤ変換器の入力部の構成例を示す回路図である。
【００８６】
図１３の入力段回路２２０は、演算増幅器ＯＰＡ２２１、容量Ｃ２２１，Ｃ２２２、サンプリング用容量Ｃｉｎ２２１，Ｃｉｎ２２２を有する。
入力段回路２２０は、差動入力電圧＋Ｖｉｎ，−Ｖｉｎの入力端子Ｔ２２１，Ｔ２２２、スイッチＳＷ２２１〜ＳＷ２２８、およびノードＮＤ２２１〜ＮＤ２２８を有する。
【００８７】
サンプリング容量Ｃｉｎ２２１はノードＮＤ２２１とノードＮＤ２２３との間に接続され、サンプリング容量Ｃｉｎ２２２はノードＮＤ２２２とノードＮＤ２２４との間に接続されている。
容量Ｃ２２１は、演算増幅器ＯＰＡ２２１の第１入力側ノードＮＤ２２５と第１出力側ノードＮＤ２２７との間に接続されている。容量Ｃ２２２は演算増幅器ＯＰＡ２２１の第２入力側ノードＮＤ２２６と第２出力側ノードＮＤ２２８との間に接続されている。
【００８８】
スイッチＳＷ２２１は入力端子Ｔ２２１とノードＮＤ２２１との間に接続され、信号Φｄｌによりオン、オフされ、スイッチＳＷ２２２は入力端子Ｔ２２２とノードＮＤ２２２との間に接続され、信号Φｄｌによりオン、オフされる。
スイッチＳＷ２２３はノードＮＤ２２１と基準電位との間に接続され、信号Φの反転信号／Φ（／は反転を示す）によりオン、オフされる。
スイッチＳＷ２２４はノードＮＤ２２２と基準電位との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ２２５はノードＮＤ２２３と基準電位との間に接続され、信号Φによりオン、オフされる。
スイッチＳＷ２２６はノードＮＤ２２４と基準電位との間に接続され、信号Φによりオン、オフされる。
【００８９】
スイッチＳＷ２２７はノードＮＤ２２３とノードＮＤ２２５との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ２２８はノードＮＤ２２４とノードＮＤ２２６の間に接続され、信号Φの反転信号／Φによりオン、オフされる。
【００９０】
サンプリング容量Ｃｉｎ２２１は、スイッチＳＷ２２５がオン状態のときに入力電圧Ｖｉｎをサンプリングし、オフ状態のときにサンプリングした電圧ＶｉｎをノードＮＤ２２３側に発生し、その電圧信号を出力する。
サンプリング容量Ｃｉｎ２２２は、スイッチＳＷ２２６がオン状態のときに入力電圧−Ｖｉｎをサンプリングし、オフ状態のときにサンプリングした電圧−ＶｉｎをノードＮＤ２２４側に発生し、その電圧信号を出力する。
【００９１】
たとえばパイプライン型ＡＤ変換器や離散時間ΔΣＡＤ変換器のようなＡＤ変換器においては、その入力部は図１３に示すような構成を採ることが可能で、容量とスイッチと演算増幅器ＯＰＡ２２１により構成されている。
この回路の利得（ゲイン）は容量の比により定まる。
したがって、本構成においては、第２のＡＤ変換器２２Ｃの入力容量Ｃｉｎ２２１，Ｃｉｎ２２２を第１のＡＤ変換器２１Ｃのα倍した値とすることにより、ＡＤ変換器と融合された形で一定ゲインαが実現される。
【００９２】
本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００９３】
＜５．第５の実施形態＞
図１４は、本第５の実施形態に係る信号処理システムの構成例を示すブロック図である。
【００９４】
本信号処理システム１００は、第１から第４の実施形態に係るＡＤ変換装置１０〜１０Ｃが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、通信機の受信装置の信号処理システム等が例示される。
【００９５】
本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１２０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１２０として、第１から第４の実施形態に係るＡＤ変換装置１０〜１０Ｃのいずれかが適用可能である。
【００９６】
図１４の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【００９７】
より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器１２０の例として、パイプライン型ＡＤ変換器として機能する第４の実施形態に係るＡＤ変換装置１０Ｃが適用可能である。
【００９８】
なお、上述した実施形態においては、シングル動作、差動動作のどちらでも適用可能である。
【００９９】
なお、本技術は以下のような構成もとることができる。
（１）入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の変化の割合に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
ＡＤ変換装置。
（２）上記非線形検出部は、
上記第１の信号に基づいて上記入力アナログ信号の信号強度を求める強度取得部と、
上記第２の信号を上記第１の信号で除した変化の割合に基づいて上記入力アナログ信号の信号強度に依存する曲率を取得する曲率取得部と、
上記曲率取得部で取得された曲率および強度取得部で取得された信号強度に応じて上記制御変数信号を生成する制御変数生成部と、を含む
上記（１）記載のＡＤ変換装置。
（３）上記強度取得部は、
上記第１の信号の絶対値信号を取得する絶対値取得部と、
上記絶対値取得部で取得される上記絶対値信号を微分して上記入力アナログ信号の信号強度を取得する第１の微分器と、を含み、
上記曲率取得部は、
上記第２の信号を上記第１の信号で除して変化割合信号を取得する第１の除算器と、
上記第１の除算器で取得された上記変化割合信号を微分して上記入力アナログ信号の信号強度に依存する曲率を取得する第２の微分器と、を含み、
上記制御変数生成部は、
上記第２の微分器で取得された曲率を上記第１の微分器で出力された信号強度で除して上記制御変数信号を生成する第２の除算器を含む
上記（２）記載のＡＤ変換装置。
（４）上記非線形検出部から出力される上記制御変数信号に対してフィルタリング処理を施して雑音に依存しない制御変数信号として上記第１の非線形補償部および上記第２の非線形補償部に供給するフィルタを有する
上記（１）から（３）のいずれか一に記載のＡＤ変換装置。
（５）上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部を有する
上記（１）から（４）のいずれか一に記載のＡＤ変換装置。
（６）上記出力部は、
上記第２の非線形補償部による第２の信号に重み付け係数βでβ倍した信号と上記第１の信号を加算して出力する
上記（５）記載のＡＤ変換装置。
（７）上記第１のＡＤ変換器および上記第２のＡＤ変換器は、ΔΣ変調器により形成され、
上記ΔΣ変調器は、
少なくとも一つの積分器と、
積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログ（ＤＡ）変換器と、
入力信号が入力される入力抵抗と、を含み、
上記第１のＡＤ変換器の入力抵抗と上記第２のＡＤ変換器の入力抵抗の値が異なる
上記（１）から（６）のいずれか一に記載のＡＤ変換装置。
（８）上記第２のＡＤ変換器の入力抵抗の値は、上記第１のＡＤ変換器の入力抵抗の値の（１／α）倍に設定される
上記（７）記載のＡＤ変換装置。
（９）上記第１のＡＤ変換器および上記第２のＡＤ変換器は、
入力段に入力信号をサンプリングするための入力容量を含むパイプライン型ＡＤ変換器により形成され、
上記第１のＡＤ変換器の入力容量と上記第２のＡＤ変換器の入力容量の値が異なる
上記（１）から（６）のいずれか一に記載のＡＤ変換装置。
（１０）上記第２のＡＤ変換器の入力容量の値は、上記第１のＡＤ変換器の入力容量の値のα倍に設定される
上記（９）記載のＡＤ変換装置。
（１１）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
上記ＡＤ変換装置は、
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を含み、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の変化の割合に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
信号処理システム。
【符号の説明】
【０１００】
１０，１０Ａ，１０Ｂ，１０Ｃ・・・ＡＤ変換装置、２０，２０Ａ〜２０Ｃ・・・ＡＤ変換部、２１，２１Ａ〜２１Ｃ・・・第１のＡＤ変換器、２２，２２Ａ〜２２Ｃ・・・第２のＡＤ変換器、３０・・・非線形補償部、３１・・・第１の非線形補償器、３２・・・第２の非線形補償器、４０・・・非線形検出部、４１・・・強度取得部、４１１・・・絶対値取得部、４１２・・・第１の微分器、４２・・・曲率取得部、４２１・・・第１の除算器、４２２・・・第２の微分器、４３・・・制御変数生成部、４３１・・・第２の除算器、５０・・・フィルタ、６０・・・出力部、２００・・・ΔΣ変調器、ＤＡＣ１，ＤＡＣ２・・・ＤＡ変換器、ＩＮＴ１，ＩＮＴ２・・・積分器、Ｑｕａｎ１・・・量子化器、ＡＤＤ１、ＡＤＤ２・・・加算器、２２０・・・パイプラインＡＤ変換器の入力段回路。
【図１】
0005733027.tif 000019
【図２】
0005733027.tif 000020
【図３】
0005733027.tif 000021
【図４】
0005733027.tif 000022
【図５】
0005733027.tif 000023
【図６】
0005733027.tif 000024
【図７】
0005733027.tif 000025
【図８】
0005733027.tif 000026
【図９】
0005733027.tif 000027
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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