(57)【特許請求の範囲】
【請求項１】
炭化珪素基板にイオン注入する工程と、
前記イオン注入がされた炭化珪素基板に第１の熱処理を行う工程と、
前記第１の熱処理がされた炭化珪素基板に前記第１の熱処理より低温の第２の熱処理を行う工程と、を有し、
前記第１の熱処理工程の温度は１８００℃以上２０００℃以下であり、前記第２の熱処理温度は１６００℃以上１７００℃以下であり、
前記第１の熱処理工程の後に続けて前記第２の熱処理工程を実施し、
前記第１の熱処理工程から第２の熱処理工程に至る時間は１５分以上であり、
前記第１の熱処理と前記第２の熱処理は、不活性ガス雰囲気で行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記第１と第２の熱処理工程はアルゴンを含む不活性ガス雰囲気で行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記第１の熱処理工程から第２の熱処理工程に至る時間は３０分以上であることを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記第２の熱処理工程は少なくとも１５分以上行うことを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記第２の熱処理工程は少なくとも３０分以上行うことを特徴とする請求項１乃至３のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記第１の熱処理工程の温度は１９００℃以上１９５０℃以下であることを特徴とする請求項１乃至５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記第１の熱処理工程から第２の熱処理工程に至る際の温度変化は、傾斜的な温度変化であることを特徴とする請求項１乃至６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
炭化珪素パワー半導体において、低いオン抵抗を実現するためにはチャネル部の抵抗を低減するために高いチャネル移動度が必要である。そこで、炭化珪素と二酸化珪素との界面での界面準位を低く抑制することは必須である。更に、ソース領域におけるコンタクト抵抗を下げる必要がある。
【０００３】
これら注入イオン種の活性化率を高めることは電極とのコンタクト抵抗を低減し、スイッチング損失を低減させるためにも要求される。注入したイオン種を活性化させるために１９００℃乃至２０００℃という超高温で熱処理をすると、イオン注入の際の格子損傷を回復できるなどの機構により活性化率が高まる。
【０００４】
しかし、処理温度が超高温であるために炭化珪素表面からの昇華あるいは珪素の分解離脱などの相反する悪影響（以下、第１の熱処理による悪影響と記載）も顕著化する温度域となることも影響する。このような超高温での熱処理を施した炭化珪素表面に二酸化珪素膜を形成してＭＯＳＦＥＴを作製すると炭化珪素と二酸化珪素界面での界面準位密度が大幅に上昇してしまう。そして、酸化膜形成後の各種雰囲気処理を実施しても、もはや界面準位密度の低い炭化珪素／二酸化珪素界面は実現できなくなってしまうという新たな課題を引き起こしてしまう。
【０００５】
また、ショットキー障壁ダイオードの製造においてもＭＯＳＦＥＴの製造と同様にコンタクト抵抗の低減は可能となるものの、逆方向漏れ電流が増大してしまうという新たな課題を引き起こしてしまう。
バイポーラ型のＰｉＮダイオードでは、上記ＭＯＳＦＥＴあるいはショットキー障壁ダイオードの製造で見られるのと同様、コンタクト抵抗の低減は可能となるものの、オン電圧の上昇をもたらすという新たな課題を引き起こしてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１５６４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、実施形態は、低損失な炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
実施形態の炭化珪素半導体装置の製造方法は、炭化珪素基板にイオン注入する工程と、前記イオン注入がされた炭化珪素基板に第１の熱処理を行う工程と、前記第１の熱処理がされた炭化珪素基板に前記第１の熱処理より低温の第２の熱処理を行う工程と、を有し、第１の熱処理工程の温度は１８００℃以上２０００℃以下であり、第２の熱処理温度は１６００℃以上１７００℃以下であり、第１の熱処理工程の後に続けて第２の熱処理工程を実施し、第１の熱処理工程から第２の熱処理工程に至る時間は１５分以上であり、第１の熱処理と第２の熱処理は、不活性ガス雰囲気で行うことを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施形態に関わる炭化珪素半導体装置を製造する工程を説明するための炭化珪素ＤＩＭＯＳＦＥＴの摸式図である。
【図２】図２は、第２の実施形態に関わる炭化珪素半導体装置を製造する工程を説明するための炭化珪素接合障壁ショットキーダイオードの模式図である。
【図３】図３は、第３の実施形態に関わる炭化珪素半導体装置を製造する工程を説明するための炭化珪素ＰｉＮダイオードの模式図である。
【発明を実施するための形態】
【００１０】
実施形態の炭化珪素半導体装置の製造方法は、イオン注入種の活性化率を向上させるためにイオン注入した炭化珪素基板に超高温で第１の熱処理をして充分に低コンタクト抵抗を実現できる導電性制御を行い、その後に第１の熱処理温度よりも低い温度にて第２の熱処理を行なう。酸化膜や電極膜などを形成する場合は、多段熱処理の後に酸化膜や電極膜などを形成することが好ましい。
【００１１】
これらの処理をした炭化珪素半導体装置は、注入イオン種の活性化率が高いだけではなく、第２の熱処理無しでは得ることのできない第１の熱処理による悪影響を緩和したと考えられる効果がある。その効果として、ＭＯＳＦＥＴにおける、上記処理面に形成した絶縁膜との界面の界面準位密度の低下が挙げられる。また、ショットキー障壁ダイオードにおける、逆方向漏れ電流の減少が挙げられる。また、バイポーラ型のＰｉＮダイオードにおける、オン電圧の低下が挙げられる。
【００１２】
本発明者等は、ＤＩＭＯＳＦＥＴにおいてチャネル移動度を高めるための検討を種々行ってきた。一般に幅広く検討されているようなゲート酸化膜を形成した後の熱処理方法について温度、雰囲気やその組み合わせなどについての条件を変化させて、ＭＯＳキャパシタを作成し、Ｈｉｇｈ−Ｌｏｗ法によるキャパシタンス−電圧特性を測定した結果から炭化珪素／二酸化珪素界面の界面準位密度を見積もり、その大きさで熱処理条件の良し悪しを評価してきた。確かに酸化膜形成後の熱処理条件に応じてある程度の界面準位密度は変化したが、１ｅ１１ｃｍ−２ｅＶ−１を下回るような条件を見出すことができなかった。
【００１３】
そこで、酸化膜形成後の熱処理温度を上げることを考えた。しかしながら、酸化膜はガラス転移温度が上限となるであろうことから大幅に熱処理温度を上げてみることは出来ない。そこで、界面準位密度を律速する要素は炭化珪素側、すなわち炭化珪素単結晶中の結晶欠陥に支配されているのではないかとの仮説を立て、酸化膜形成前に熱処理を行なうことを思いついた。イオン注入後の活性化熱処理を超高温で行なった後に一旦室温まで冷却し、酸化を行うことで二酸化珪素膜を形成させて界面準位密度で評価してみると、ある程度予想はされたがそれよりも予想外に高い界面準位密度となり、活性化熱処理温度を１９００℃に下げた後に酸化した試料を作成して同様の評価を行ったが１ｅ１３ｃｍ−２ｅＶ−１程度の界面準位が見積もられた。そこで、試しに徐々に熱処理温度を下げた実験を行なった。それぞれＭＯＳキャパシタを作成して界面準位密度を評価したところ、１７００℃まで熱処理温度を下げた試料で１ｅ１１ｃｍ−２ｅＶ−１を下回る結果が得られた。しかし、この程度の活性化熱処理温度では注入イオン種の活性化率が低いため、ＴＬＭ測定による評価では良好なコンタクト特性が得られなかった。
【００１４】
そこで、まずコンタクト特性が良くなる超高温熱処理として１８００℃以上２０００℃以下で第１の熱処理をした後、１６００℃以上１７００℃以下で一旦温度を保持する第２の熱処理から温度を下げるという多段階熱処理によって上記課題を解決した。第２の熱処理は第１の熱処理に続いて行うことが好ましい。
【００１５】
第１の熱処理ではあまり高温であると上記の悪影響が顕著化することが好ましくないことから、２０００℃以下が好ましく、１９５０℃以下がより好ましい。また、第１の熱処理の温度が低いと注入種の活性化率が低いため低温は好ましくないことから、１８００℃以上が好ましく、１９００℃以上がより好ましい。より好ましい範囲であれば、第２の熱処理による効果がより顕著となることが好ましい。
【００１６】
第１と第２の熱処理の温度は異なるため、第１の熱処理から第２の熱処理への移行の冷却処理の工程を行う。冷却工程の時間は、１５分以上より好ましくは３０分以上の時間をかけて、半導体基板が傾斜的に温度変化することが好ましい。移行の冷却工程の温度変化が急激であると半導体基板に熱応力を導入することが好ましくない。また、移行の冷却工程の時間が長すぎると経済的に好ましくない。
【００１７】
第２の熱処理は、第１の熱処理による悪影響が減少する温度範囲が好ましい。その具体的な温度範囲は１６００℃以上１７００℃以下である。処理温度が１６００℃より低いと第１の熱処理による悪影響である欠陥密度等が変化しにくいため好ましくない。また、処理温度が１７００℃より高いと第１の熱処理による悪影響である欠陥密度等は変化するものの、その変化量が小さいため好ましくない。
【００１８】
第２の熱処理は少なくとも１５分以上であることが好ましい。１５分以上の処理によって、第１の熱処理による悪影響である界面欠陥あるいは結晶欠陥などが減少することによる効果を確認することができる。より処理時間が長い程、第２の熱処理の効果が顕著になる。そして、例えば、１ｅ１１ｃｍ−２ｅＶ−１を下回る処理面の界面準位密度、十分に低い漏れ電流特性や十分に低いオン電圧等の特性を有する炭化珪素半導体装置を得るには、第２の熱処理の時間は２０分以上が好ましく、３０分以上がより好ましい。実施形態の多段熱処理を行うことで、大幅な炭化珪素パワー半導体装置の低損失化を実現することができる。
【００１９】
第２の熱処理工程後において、第２の熱処理工程の上限温度より高い温度で半導体装置を処理すると、第２の熱処理による効果が減少することが好ましくない。
【００２０】
第１と第２の熱処理はアルゴン等の不活性ガス雰囲気下で行うことが好ましい。
【００２１】
イオン注入、第１と第２の熱処理の後に酸化を行なってＭＯＳキャパシタを作成した。作成したＭＯＳキャパシタの界面準位密度をＨｉｇｈ−Ｌｏｗ法によるキャパシタンス−電圧特性を測定した結果から見積もったところ、界面準位密度が低下した。これは、第１の熱処理によって炭化珪素中に存在していた第１の熱処理による悪影響によって生じた何らかの界面準位密度を支配する要因が減少したのではないかと解釈した。
【００２２】
次に、同様の多段階熱処理を実施した炭化珪素エピタキシャル膜の表面にショットキー障壁電極を形成してショットキー障壁ダイオードを作製した。作製したダイオードの逆方向漏れ電流特性を測定してみた結果、従来の方法に比べて有意に低い漏れ電流特性を示した。これも炭化珪素エピタキシャル膜表面付近に存在していた、例えば局所的にショットキー障壁高さを下げるような第１の熱処理による悪影響によって生じたと思われる微小領域（欠陥）が減少した結果ではないかと解釈した。
【００２３】
また、同様の多段階熱処理をＰｉＮ構造の炭化珪素エピタキシャル積層構造に高濃度Ａｌイオンを注入して試料に対して実施してＰｉＮダイオードを作製した結果、コンタクト抵抗が下がったことに起因すると考えられるオン抵抗が減少したばかりか、オン電圧も低下した。特にオン電圧の低下については高濃度ｐ＋型層付近のイオン注入損傷（欠陥）や第１の熱処理による悪影響が低減するなどにより注入効率が上昇し、オン電圧が下がったのではないかと解釈した。
【００２４】
以下、本発明の詳細を図示の実施形態によって説明する。図の半導体装置は左右対称の構成となっており、一部の符号は省略している。
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる炭化珪素半導体装置の例として縦型ＤＩＭＯＳＦＥＴの概略断面構造図を示す。
４Ｈ−炭化珪素の（０００１）面ｎ＋型基板１０の主表面上には基板１０よりも低い窒素濃度のｎ−型エピタキシャル層１１が形成されている。エピタキシャル層１１の表面側には、所定間隔で複数のｐ−ウエル領域１２が形成されている。各ウエル領域１２内には、ｎ＋型ソース領域１３が窒素イオン注入によって形成されており、これらの各ソース領域１３内にはコンタクト用のｐ＋ソース領域１４がアルミニウムイオン注入により形成されている。
【００２６】
各ウエル領域１２間に形成されるチャネル領域上には二酸化珪素からなるゲート絶縁膜１５が形成され、このゲート絶縁膜１５上にゲート電極１６が形成されている。ゲート絶縁膜１５を含む全面が二酸化珪素膜から成る層間絶縁膜１７により覆われており、この層間絶縁膜１７の一部が開口されてソース領域１４が露出している。露出したソース領域１４上にはソース電極１８が形成されて電気的に接続されている。層間絶縁膜１７上には配線１９が選択的に形成され、この配線１９がゲート電極１６やソース電極１８と電気的に接続されている。炭化珪素基板１０の裏側面にはドレイン電極１００が形成されている。
【００２７】
第１の実施形態の縦型ＤＩＭＯＳＦＥＴは、例えば次のように製造される。
ｎ＋型炭化珪素基板１０上に、ｎ−型不純物を添加したエピタキシャル層１１を形成する。このエピタキシャル層１１は、例えば化学気相成長法を用いて所定の耐圧設計に基くキャリア濃度を実現できる添加不純物濃度となるように添加ガスの流量を調整し、また膜厚も当該設計に基く厚みになるようにエピタキシャル成長させて形成する。第１の実施形態では３．３ｋＶの耐圧を持つＭＯＳＦＥＴを製造するためにキャリア濃度３．９×１０１５ｃｍ−３、膜厚を２６μｍとなるように成長条件を調整した後に行った。次にエピタキシャル層１１の表面にウエル形成用のマスク（図示せず）を設け、アルミニウム等のｐ−型不純物イオンを注入し、複数のｐ−型ウエル領域１２を形成した。当該ウエル１２の形成後、マスク（図示せず）を除去した。引き続いてソース領域形成用マスク（図示せず）を設け、窒素等のｎ＋型不純物イオンを注入し、ｎ＋型ソース領域を１３を形成した。次にコンタクト領域形成用のマスクを設けアルミニウム等のｐ＋型不純物イオンを注入してコンタクト用のｐ＋型ソース領域１４を形成した。
【００２８】
次に注入した不純物イオンの活性化熱処理に先立ち、表面を保護するためにｐ＋型ソース領域１４が形成された炭化珪素基板１０の表面にフォトレジストを塗布し、プリベークを行った後に炭素化熱処理をアルゴン等の不活性ガス気流中で８００℃で３０分行った。その後、アルゴン等の不活性ガス中で活性化熱処理を行なった。最高到達温度は１９００℃とし、当該温度で５分間保持した後、設定温度を１７００℃に下げ、１７００℃になってから３０分保持した後、室温まで冷却して取り出した。このようにしてウエル領域１２とソース領域１３，１４とによる所謂ＤＩ（Ｄｏｕｂｌｅ  Ｉｍｐｌａｎｔｅｄ）構造が得られた。
【００２９】
充分に洗浄を行った後、ソース領域１３，１４の形成されたエピタキシャル層１１の表面を酸化炉に入れ、１１００℃６時間酸素や水などの酸化性ガスと共に酸化二窒素やアンモニアなどの添加ガスの存在する気流中で酸化を行い、二酸化珪素あるいは正確には酸窒化膜からなるゲート絶縁膜１５を形成した。ゲート絶縁膜１６上にはゲート電極用のポリシリコン１６を形成した。
【００３０】
フォトリソグラフィーによるパターン形成を行うことでポリシリコン層１６、ゲート絶縁膜１５に対してレジスト塗布、露光、現像、ドライエッチングを順次実施し、ゲート電極形成領域以外のポリシリコン層１６、ゲート絶縁膜１５を除去した。パターン形成の後、レジストの除去と洗浄を行い、ポリシリコン層１６によるゲート電極１６を形成した。この際、ゲート電極１６は一部がソース領域１３の一部と重なり合うように形成した。ゲート電極１６を含む全体に良好な絶縁性を持つ層間絶縁膜を堆積した。堆積方法はＬＰ−ＴＥＯＳ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ−Ｔｅｔｒａｅｔｈｙｌ  Ｏｒｔｈｏｓｉｌｉｃａｔｅ）法を用いたが、他のＬＰＣＶＤ法などでも良い。
【００３１】
次の工程でもフォトリソグラフィーにより層間絶縁膜１７におけるソース領域１４領域やゲート電極１７部を開口し、全面に配線層を形成した後に当該配線層にパターン形成を行いソース領域１４上に接続されたソース電極１８を形成した。更に当該ソース電極１８やゲート電極１７に接続された配線１９を形成した。次に炭化珪素基板１０の裏面にオーミック接続されたドレイン電極１００を形成する。これによって図１に示すような縦型のＤＩＭＯＳＦＥＴが完成した。
【００３２】
これらの素子の電気特性を測定した結果、界面準位密度の低下に基くチャネル移動度の向上およびソース電極部のコンタクト抵抗低減によると思われるオン抵抗の低減が顕著であり、特に素子作成プロセスにおいて実施形態の多段熱処理を行わない従来の方法による場合に比べて炭化珪素エピタキシャル層表面の荒れが目立つということもなかった。
【００３３】
（第２の実施形態）
次にショットキー障壁ダイオード装置を製造する場合の実施例につき図２を参照しながら説明する。
【００３４】
図２は、本発明の第２の実施形態に係わる炭化珪素半導体装置の例として接合障壁制御ショットキー（ＪＢＳ）ダイオードの概略断面構造図を示す。
４Ｈ−炭化珪素の（０００１）面ｎ＋型基板２０の主表面上には基板２０よりも低い窒素濃度のｎ−型エピタキシャル層２１が形成されている。エピタキシャル層２１の表面側には、接合終端構造としてのｐ−形領域２２と接合障壁制御用のｐ−領域２３が形成されている。このｐ−領域２２、２３はアルミニウムイオン注入により形成されている。
【００３５】
活性領域の外側を取り囲むように二酸化珪素からなる酸化膜２４が形成され、この酸化膜２４の中心部分が除去されてショットキー電極２５用の金属（ここではチタン）が炭化珪素エピ層２１表面と接触することによってショットキー電極２５が形成されている。ショットキー電極２５の上部はアノード電極２６が形成されている。炭化珪素基板２０の裏側面にはカソード電極２７が形成されている。
【００３６】
第２の実施形態のショットキー障壁ダイオードは、例えば次のように製造される。
ｎ＋型炭化珪素基板２０上に、ｎ−型不純物を添加したエピタキシャル層２１を形成する。このエピタキシャル層２１は、例えば化学気相成長法を用いて所定の耐圧設計に基くキャリア濃度を実現できる添加不純物濃度となるように添加ガスの流量を調整し、また膜厚も当該設計に基く厚みになるようにエピタキシャル成長させて形成する。第２の実施形態では３．３ｋＶの耐圧を持つ接合障壁制御ショットキーダイオードを製造するためにキャリア濃度３．９×１０１５ｃｍ−３、膜厚を２６μｍとなるように成長条件を調整した後に行った。次にエピタキシャル層２１の表面に接合終端構造形成用のマスク（図示せず）を設け、アルミニウム等のｐ−型不純物イオンを注入し、ｐ−型領域２２、２３を形成した。当該領域２２、２３の形成後、マスク（図示せず）を除去した。
【００３７】
次に注入した不純物イオンの活性化熱処理に先立ち、表面を保護するためにｐ−型イオン注入領域２２、２３が形成された炭化珪素基板２０の表面にフォトレジストを塗布し、プリベークを行った後に炭素化熱処理をアルゴン等の不活性ガス気流中で８００℃で３０分行った。その後、アルゴン等の不活性ガス中で活性化熱処理を行なった。最高到達温度は１９００℃とし、当該温度で５分間保持した後、設定温度を１７００℃に下げ、１７００℃になってから３０分保持した後、室温まで冷却して取り出した。このようにして接合終端領域２２が形成され、耐圧（電界集中緩和）構造が得られた。
【００３８】
充分に洗浄を行った後、接合終端領域２２と接合障壁制御領域２３の形成されたエピタキシャル層２１の表面を酸化炉に入れ、１１００℃６時間ドライ酸素気流中で酸化を行い、二酸化珪素からなる酸化膜２４を形成した。
【００３９】
フォトリソグラフィーによるパターン形成を行うことで酸化膜２４に対してレジスト塗布、露光、現像、ドライエッチングを順次実施し、ショットキー電極形成領域の酸化膜２４を除去した。パターン形成の後、レジストの除去と洗浄を行い、ショットキー電極２５を形成した。この際、ショットキー電極２５は一部が酸化膜２４の上部に乗り上げるように形成し、引き続いてアノード電極２６をウエーは全面に形成した後に当該アノード電極層にパターン形成を行い図２に示すようなアノード電極２６とショットキー電極２５を形成した。次に炭化珪素基板２０の裏面にオーミック接続されたカソード電極２７を形成する。これによって図２に示すような縦型のＪＢＳが完成した。
【００４０】
これまで、ショットキー電極材としてチタンを例に取って説明してきたが、別の金属材料であるタングステンやモリブデンなどを用いても同様に実施可能であり、それぞれショットキー障壁高さが変化するため、接合障壁制御ショットキー構造のｐ型イオン注入層同士の間隔など設計事項を調整する必要はあるものの、同様の効果を得るためにチタンが必須というわけではない。
【００４１】
これらの素子の電気特性を測定した結果、逆方向電流−電圧特性において、従来方法により作成された素子と比較すると大幅な漏れ電流抑制が顕著であり、より低損失な素子ができるということが分かった。
【００４２】
これまで、ショットキー電極材としてチタンを例に取って説明してきたが、別の金属材料であるタングステンやモリブデンなどを用いても同様に実施可能であり、それぞれショットキー障壁高さが変化するため、接合障壁制御ショットキー構造のｐ型イオン注入層同士の間隔など設計事項を調整する必要はあるものの、同様の効果を得るためにチタンが必須というわけではない。
【００４３】
（第３の実施形態）
次にＰｉＮダイオードを製造する場合の実施例につき図３を参照しながら説明する。
図３は、本発明の第３の実施形態に係わる炭化珪素半導体装置の例としてＰｉＮダイオードの概略断面構造図を示す。
【００４４】
４Ｈ−炭化珪素の（０００１）面ｎ＋型基板３０の主表面上には基板３０よりも低い窒素濃度のｎ−型エピタキシャル層３１が形成されている。引き続いてｐ−型エピタキシャル層３２と更に引き続きｐ＋型エピタキシャル層３３が形成されている。このような積層構造をメサ型に加工を行い、ｎ−型エピタキシャル層３１を露出するまでエッチングを実施する。接合終端構造としてのｐ−形領域３４が露出したｎ−エピタキシャル層３１およびｐ−エピタキシャル層３２に対して形成されている。このｐ−領域３４はアルミニウムイオン注入により形成されている。
【００４５】
ｐ＋型エピタキシャル層３３の上部はにアノード電極３５が形成されている。炭化珪素基板３０の裏側面にはカソード電極３６が形成されている。
【００４６】
第２の実施形態のＰｉＮダイオードは、例えば次のように製造される。
ｎ＋型炭化珪素基板３０上に、ｎ−型不純物を添加したエピタキシャル層３１、ｐ−型不純物を添加したエピタキシャル層３２、ｐ＋型不純物を添加したエピタキシャル層３３を形成する。このエピタキシャル層３１、３２、３３は、例えば化学気相成長法を用いて所定の耐圧設計に基くキャリア濃度を実現できる添加不純物濃度となるように添加ガスの流量を調整し、また膜厚も当該設計に基く厚みになるようにエピタキシャル成長させて形成する。本実施例３では３．３ｋＶの耐圧を持つＰｉＮダイオードを製造するためにｎ型キャリア濃度３．９×１０１５ｃｍ−３、膜厚を２６μｍとなるように成長条件を調整した後にｎ−型エピタキシャル層３１の成長を行い、ｐ型キャリア濃度８×１０１７ｃｍ−３、膜厚を１．５μｍのｐ−型エピタキシャル層３２の成長を行い、更にｐ型キャリア濃度１×１０１９ｃｍ−３、膜厚を０．５μｍのｐ＋型エピタキシャル層３３の成長を行った。次にエピタキシャル層３３の表面に３μｍ程度の酸化膜をＣＶＤにより形成した後、メサ加工用のマスク（図示せず）を設けてドライエッチングによりメサ型にエッチングを行い、予め求めておいたエッチング速度を元にしてｎ−型エピタキシャル層３１までエッチングが到達したところからさらにエッチング継続してからメサ加工を終えた。次に接合終端部３４を形成するためにアルミニウム等のｐ−型不純物イオンを注入し、ｐ−型領域３４を形成した。当該領域３４の形成後、マスク（図示せず）を除去した。
【００４７】
次に注入した不純物イオンの活性化熱処理に先立ち、表面を保護するためにｐ−型イオン注入領域３４が形成された炭化珪素基板３０の表面にフォトレジストを塗布し、プリベークを行った後に炭素化熱処理をアルゴン等の不活性ガス気流中で８００℃で３０分行った。その後、アルゴン等の不活性ガス中で活性化熱処理を行なった。最高到達温度は１９００℃とし、当該温度で５分間保持した後、設定温度を１７００℃に下げ、１７００℃になってから３０分保持した後、室温まで冷却して取り出した。このようにして接合終端領域３４が形成され、耐圧（電界集中緩和）構造が得られた。
【００４８】
充分に洗浄を行った後、接合終端領域３４の形成されたエピタキシャル層３３の表面にアノード電極３５をウエーハ全面に形成した後に当該アノード電極層にパターン形成を行い図３に示すようなアノード電極３５を形成した。次に炭化珪素基板３０の裏面にオーミック接続されたカソード電極３６を形成する。これによって図３に示すようなＰｉＮダイオードが完成した。
【００４９】
これらの素子の電気特性を測定した結果、逆方向電流−電圧特性において、従来方法により作成された素子と比較すると立ち上がり電圧の低下が顕著であり、より低損失なＰｉＮダイオードができるということが分かった。オン電圧の低減は、高濃度ｐ＋型層付近のイオン注入損傷が低減するなどにより注入効率が上昇したことによると解釈している。また、アノード電極のコンタクト抵抗が減少したことを理由の筆頭として考えられる表面モフォロジーを悪化させないで低オン抵抗化できることも実現されたためオン抵抗も従来の方法で製造した素子と比べて低い特徴を示した。
【００５０】
以上、本発明の実施形態を説明したが、本発明は上記実施形態そのままに限定解釈されるものではない。実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。実施形態では半導体装置の例を示し、発明を説明したが、他の構成の炭化珪素半導体装置に本発明を適用することができる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成することができる。例えば、変形例の様に異なる実施形態にわたる構成要素を適宜組み合わせても良い。
【符号の説明】
【００５１】
１０、２０、３０…ｎ型４Ｈ−炭化珪素半導体基板
１１、２１、３１…ｎ型エピタキシャル層
１２…ｐ−ウエル領域
１３…ｎ＋型ソース領域
１４…ｐ＋型ソース領域
１５…二酸化珪素ゲート絶縁膜
１６…ゲート電極
１７…層間絶縁膜
１８…ソース電極
１９…配線
２２、３４…接合終端ｐ−型領域
２３…接合障壁制御用ｐ−形領域
２４…酸化膜
２５…ショットキー金属
２６、３５…アノード電極
２７、３６…カソード電極
３２…ｐ−型エピタキシャル層
３３…ｐ＋型エピタキシャル層
１００…ドレイン電極
【図１】
0005694096.tif 000002
【図２】
0005694096.tif 000003
【図３】
0005694096.tif 000004