(57)【特許請求の範囲】
【請求項１】
行列状に配列され、各々が光電変換素子を含む複数の画素部と、
前記複数の画素部の行にそれぞれ対応して設けられ、各々が、対応の行に含まれる各画素部と接続される複数の水平信号線と、
前記複数の水平信号線にそれぞれ対応して設けられ、各々が、対応の水平信号線に接続された各画素部を駆動するための駆動信号を対応の水平信号線を介して出力する複数の駆動回路と、
前記複数の画素部の行のうち対応する行が選択行であるか否かを示す行選択信号を、前記複数の駆動回路の各々に出力する制御回路とを備え、
前記複数の駆動回路の各々は、
前記行選択信号に基づいてセット状態になる第１のラッチ回路と、
前記第１のラッチ回路の状態に基づいてセット状態になる第２のラッチ回路とを含み、
前記駆動信号は、前記第２のラッチ回路の状態に基づいて出力され、
前記制御回路は、前記複数の駆動回路で共通の信号として、第１のセット信号および第２のセット信号をさらに出力し、
前記第１のラッチ回路は、前記行選択信号が活性状態でありかつ前記第１のセット信号が活性状態のときセット状態になり、
前記第２のラッチ回路は、前記第１のラッチ回路がセット状態でありかつ前記第２のセット信号が活性状態のときにセット状態になり、
前記制御回路は、前記複数の駆動回路で共通の信号として、第１のリセット信号および第２のリセット信号をさらに出力し、
前記第１のラッチ回路は、前記行選択信号が活性状態でありかつ前記第１のリセット信号が活性状態のときリセット状態になり、
前記第２のラッチ回路は、前記第１のラッチ回路がリセット状態でありかつ前記第２のリセット信号が活性状態のときにリセット状態になり、
前記第１のラッチ回路は、
第１のノードと、
第２のノードと、
前記第１のノードの論理レベルを反転した信号を前記第２のノードに出力する第１のインバータと、
前記第２のノードの論理レベルを反転した信号を前記第１のノードに出力する第２のインバータと、
前記第１のノードと基準電圧を与える基準ノードとの間に接続され、前記行選択信号が活性状態でありかつ前記第１のセット信号が活性状態のとき導通状態になる第１のスイッチ部と、
前記第２のノードと前記基準ノードとの間に接続され、前記行選択信号が活性状態でありかつ前記第１のリセット信号が活性状態のとき導通状態になる第２のスイッチ部とを含み、
前記第２のラッチ回路は、
第３のノードと、
第４のノードと、
前記第３のノードの論理レベルを反転した信号を前記第４のノードに出力する第３のインバータと、
前記第４のノードの論理レベルを反転した信号を前記第３のノードに出力する第４のインバータと、
前記第３のノードと前記基準ノードとの間に接続され、前記第１のノードの電圧が前記基準電圧に等しくかつ前記第２のセット信号が活性状態のときに導通する第３のスイッチ部と、
前記第４のノードと前記基準ノードとの間に接続され、前記第２のノードの電圧が前記基準電圧に等しくかつ前記第２のリセット信号が活性状態のときに導通する第４のスイッチ部とを含み、
前記駆動信号は、前記第３または第４のノードの論理レベルに基づいて出力される、固体撮像装置。
【請求項２】
前記固体撮像装置は、動作モードとして、前記複数の画素部を複数行ずつ同時に駆動する画素混合モードを有し、
前記画素混合モードにおいて、前記制御回路は、駆動対象である複数の選択行用の駆動回路に出力する複数の前記行選択信号を順次活性化し、
前記画素混合モードにおいて、前記制御回路は、複数の選択行に対応する複数の前記第１のラッチ回路が全てセット状態になった後に、前記第２のセット信号を活性化する、請求項１に記載の固体撮像装置。
【請求項３】
第１の選択行に含まれる各画素部を駆動状態にし、次に第２の選択行に含まれる各画素部を駆動状態にする場合に、前記制御回路は、前記第１の選択行に含まれる各画素部の駆動中に、前記第２の選択行用の駆動回路に対して出力する前記行選択信号を活性状態にする、請求項１に記載の固体撮像装置。
【請求項４】
前記行選択信号、前記第１のセット信号、および前記第１のリセット信号の各々は、クロック信号に同期するとともに前記クロック信号の半周期のパルス幅を有する信号である、請求項１に記載の固体撮像装置。
【請求項５】
前記複数の画素部の各々は、さらに、
制御電極が対応の水平信号線と接続され、前記光電変換素子で発生した電荷を転送する転送トランジスタと、
前記転送トランジスタを介して前記光電変換素子と接続され、前記光電変換素子で発生した電荷を蓄積する電荷蓄積部と、
列方向に配置される別の画素部の電荷蓄積部との間に設けられ、前記画素混合モード時に導通状態となる結合トランジスタとを含む、請求項２に記載の固体撮像装置。
【請求項６】
行列状に配列され、各々が光電変換素子を含む複数の画素部と、
前記複数の画素部の行にそれぞれ対応して設けられ、各々が、対応の行に含まれる各画素部と接続される複数の水平信号線と、
前記複数の水平信号線にそれぞれ対応して設けられ、各々が、対応の水平信号線に接続された各画素部を駆動するための駆動信号を対応の水平信号線を介して出力する複数の駆動回路と、
前記複数の画素部の行のうち対応する行が選択行であるか否かを示す行選択信号を、前記複数の駆動回路の各々に出力する制御回路とを備え、
前記制御回路は、前記複数の駆動回路で共通のセット信号をさらに出力し、
前記行選択信号および前記セット信号の各々は、クロック信号に同期するともに前記クロック信号の半周期のパルス幅を有する信号であり、
前記複数の駆動回路の各々は、前記行選択信号が活性状態でありかつ前記セット信号が活性状態のときセット状態になるラッチ回路を含み、
前記駆動信号は、前記ラッチ回路の状態に基づいて出力され、
前記制御回路は、前記複数の駆動回路で共通の信号であるリセット信号をさらに出力し、
前記リセット信号は、クロック信号に同期するともに前記クロック信号の半周期のパルス幅を有する信号であり、
前記ラッチ回路は、前記行選択信号が活性状態でありかつ前記リセット信号が活性状態のときリセット状態になり、
前記ラッチ回路は、
第１のノードと、
第２のノードと、
前記第１のノードの論理レベルを反転した信号を前記第２のノードに出力する第１のインバータと、
前記第２のノードの論理レベルを反転した信号を前記第１のノードに出力する第２のインバータと、
前記第１のノードと基準電圧を与える基準ノードとの間に接続され、前記行選択信号が活性状態でありかつ前記セット信号が活性状態のとき導通状態になる第１のスイッチ部と、
前記第２のノードと前記基準ノードとの間に接続され、前記行選択信号が活性状態でありかつ前記リセット信号が活性状態のとき導通状態になる第２のスイッチ部とを含み、
前記駆動信号は、前記第１または第２のノードの論理レベルに基づいて出力される、固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置に関する。
【背景技術】
【０００２】
これまで一般にカメラといえばフィルム型のものが主流であったが、最近になってデジタル型のカメラがそれに取って代わっている。デジタルカメラにおける画質の向上は著しく、最新型のデジタルカメラでは、フィルムカメラをしのぐ性能になってきている。デジタルカメラには、ＣＣＤ（Charge  Coupled  Device）方式やＣＭＯＳ（Complementary  Metal-Oxide  Semiconductor）方式のイメージセンサが搭載されている。
【０００３】
ＣＭＯＳ方式のイメージセンサでは、画素ごとにフォトダイオード、フローティングディフュージョン、および増幅トランジスタなどが設けられる。フォトダイオードで発生した電荷がフローティングディフュージョンに蓄積され、蓄積された電荷に応じた電圧信号が増幅トランジスタから出力される。
【０００４】
ＣＭＯＳ方式は画素毎に固定した増幅トランジスタが割り当てられるため、増幅トランジスタごとの固定パターンノイズが発生し、ＣＣＤ方式に対して画質に劣る面があった。しかしながら、近年においてはＣＤＳ（Correlated  Double  Sampling）等の補正技術の進歩によりＣＣＤ以上の画質を得るようになってきている。その結果、ＣＭＯＳ方式の利点である大きいサイズで設計可能な点や、コスト削減が可能な点から、デジタル一眼レフカメラに使われることが多くなっている。
【０００５】
最近では、デジタルカメラとビデオカメラはお互いに相手の機能の取り込みが行われている。すなわち、デジタルカメラの動画への対応、ビデオカメラの静止画への対応である。デジタル一眼レフカメラにおいても、その特徴を生かして高画質のフルハイビジョン（Ｆｕｌｌ−ＨＤ：Full  High  Definition）動画への対応が必須の機能となりつつある。
【０００６】
特開２００９−３３３１６号公報（特許文献１）は、複数の画素に蓄積された電荷を所定個数の画素毎に混合して読み出す画素混合について開示するものである。画素混合は、ビデオカメラよりも画素数が多い高解像度のデジタルカメラを用いて動画像の撮影を行なう際に必須の技術である。
【０００７】
特開２００３−２７４２９１号公報（特許文献２）は、画素を選択する走査回路にシフトレジスタを用いた固体撮像装置について開示する。このシフトレジスタは、通常走査および反転走査が可能な複数の転送レジスタから構成され、各転送レジスタはマスタ回路およびスレーブ回路からなる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−３３３１６号公報
【特許文献２】特開２００３−２７４２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＣＭＯＳイメージセンサによる動画像の撮影では、通常、走査線ごとに順次シャッターを切る（すなわち、行ごとにシャッター動作と信号の読出し動作を行なう）ローリング電子シャッター方式が用いられる。ローリング電子シャッター方式では、１垂直走査期間内に、画素内のフォトダイオードの蓄積電荷をリセットする画素リセット行と、蓄積電荷を読み出す読出行（画素リセット行と異なる）とを選択する必要がある。特に、画素混合を行なう場合には、複数の画素リセット行と複数の読出行とを同じ１垂直走査期間内に選択する必要がある。電荷の吐き出しを十分に行なうために画素リセットを複数回行なう場合にも、同じ１垂直走査期間内に複数の画素リセット行を選択する必要が生じる。このように動画像の撮影では、１垂直走査期間内に多くの画素リセット行および読出行の選択を行なう必要があるので、ＦＵＬＬ−ＨＤに対応した高フレームレートの撮影を行なうことは困難である。
【００１０】
したがって、この発明の目的は、従来よりも高フレームレート化が可能な固体撮像装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明の実施の一形態による固体撮像装置は、複数の画素部と、複数の水平信号線と、複数の駆動回路と、制御回路とを備える。複数の画素部は、行列状に配列され、各々が光電変換素子を含む。複数の水平信号線は、複数の画素部の行にそれぞれ対応して設けられ、各々が、対応の行に含まれる各画素部と接続される。複数の駆動回路は、複数の水平信号線にそれぞれ対応して設けられ、各々が、対応の水平信号線に接続された各画素部を駆動するための駆動信号を対応の水平信号線を介して出力する。制御回路は、複数の画素部の行のうち対応する行が選択行であるか否かを示す行選択信号を、複数の駆動回路の各々に出力する。複数の駆動回路の各々は、行選択信号に基づいてセット状態になる第１のラッチ回路と、第１のラッチ回路の状態に基づいてセット状態になる第２のラッチ回路とを含む。駆動信号は、第２のラッチ回路の状態に基づいて出力される。
【発明の効果】
【００１２】
上記の実施の形態によれば、対応の行に設けられた各画素部を第１および第２のラッチ回路を用いて駆動することにより、高フレームレートの固体撮像装置を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の実施の形態１によるイメージセンサ（固体撮像装置）の構成を示すブロック図である。
【図２】画素アレイ１の構成を示すブロック図である。
【図３】図１の画素アレイ１に設けられた各画素部１０の構成の１例を示す回路図である。
【図４】垂直３画素混合を説明するための図である。
【図５】垂直３画素混合時のタイミング図である。
【図６】ローリング電子シャッターによって動画を撮影するときの垂直走査部２の動作を説明するための図である。
【図７】ローリング電子シャッター方式による画素リセット動作および読出動作を模式的に示すタイミング図である。
【図８】図１の垂直走査部２の構成を示すブロック図である。
【図９】ＴＸ１用デコード部６１の構成を示す回路図である。
【図１０】比較例による垂直走査部の動作を模式的に示すタイミング図である。
【図１１】比較例の垂直走査部による行選択動作を示すタイミング図である。
【図１２】本実施の形態による垂直走査部の動作を模式的に示すタイミング図である。
【図１３】この発明の実施の形態２によるイメージセンサで用いられる垂直走査部２Ａの構成を示すブロック図である。
【図１４】ＴＸ１用デコード部３１の構成を示す回路図である。
【図１５】制御回路２０のうち転送信号ＴＸの生成に関連する部分を示す回路ブロック図である。
【図１６】図１５の信号クロック化回路２３の構成要素を示すブロック図である。
【図１７】図１６の回路における各信号のタイミング図である。
【図１８】読出時における図１４の垂直走査部２Ａの動作を示すタイミング図である。
【図１９】この発明の実施の形態３によるイメージセンサで用いられる垂直走査部２Ｂの構成を示すブロック図である。
【図２０】制御回路８１のうち転送信号ＴＸの生成に関連する部分を示す回路ブロック図である。
【発明を実施するための形態】
【００１４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１５】
＜実施の形態１＞
［イメージセンサの基本構成］
図１は、この発明の実施の形態１によるイメージセンサ（固体撮像装置）の構成を示すブロック図である。図１を参照して、イメージセンサは、画素アレイ１、垂直走査部２、水平走査部３、タイミングジェネレータ４、出力回路５、複数の水平信号線ＬＲ，ＬＴ１，ＬＴ０，ＬＳ，ＬＦ、および複数の垂直信号線ＬＶを含む。
【００１６】
（画素アレイの構成）
図２は、画素アレイ１の構成を示すブロック図である。画素アレイ１は、複数行複数列に配置された複数の画素部１０を含む。画素アレイ１を構成する複数の画素部１０の行にそれぞれ対応して、水平信号線ＬＲ，ＬＴ１，ＬＴ０，ＬＳ，ＬＦが設けられ、画素アレイ１を構成する複数の画素部１０の列にそれぞれ対応して、垂直信号線ＬＶが設けられる。
【００１７】
図３は、図１の画素アレイ１に設けられた各画素部１０の構成の１例を示す回路図である。図３を参照して、各画素部１０は、２つのフォトダイオード（光電変換素子）１１Ａ，１１Ｂと、２つの転送トランジスタ１２Ａ，１２Ｂと、リセットトランジスタ１３と、増幅トランジスタ１４と、選択トランジスタ１５と、ＦＤ連結トランジスタ１６とを含む。
【００１８】
フォトダイオード１１Ａ，１１Ｂは、入射光の強度に応じた量の負電荷を蓄える。フォトダイオード１１Ａ，１１Ｂのアノードは接地ノードＧＮＤに接続され、そのカソードは転送トランジスタ１２Ａ，１２Ｂを介してフローティングディフュージョンＦＤに接続される。フローティングディフュージョンＦＤは、画素から読み出された負電荷を電圧に変換する部分である。転送トランジスタ１２Ａ，１２Ｂのゲートは、対応の水平信号線ＬＴ０、ＬＴ１に接続され、転送信号ＴＸ０、ＴＸ１をそれぞれ受ける。転送トランジスタ１２Ａ，１２Ｂは、転送信号ＴＸ０，ＴＸ１によって選択的にオン状態になる。
【００１９】
増幅トランジスタ１４および選択トランジスタ１５は、電源ノードＶＣＣと対応の垂直信号線ＬＶとの間に直列接続される（なお、電源ノードと電源電圧には同じ参照符号ＶＣＣを付す）。増幅トランジスタ１４のゲートはフローティングディフュージョンＦＤに接続される。選択トランジスタ１５のゲートは、対応の水平信号線ＬＳに接続され、選択信号ＳＥＬを受ける。
【００２０】
リセットトランジスタ１３は、電源ノードＶＣＣと増幅トランジスタ１４のゲートとの間に接続される。リセットトランジスタ１３のゲートは、対応の水平信号線ＬＲに接続され、リセット信号ＲＳＴを受ける。
【００２１】
ＦＤ連結トランジスタ１６は、垂直方向に隣接する画素のフローティングディフュージョンＦＤ間に接続される。ＦＤ連結トランジスタ１６のゲートは、対応の水平信号線ＬＦに接続され、ＦＤ連結信号ＦＤＳＷを受ける。ＦＤ連結トランジスタ１６を備えている理由は垂直画素混合を実現するためである。垂直方向のフローティングディフュージョンＦＤを所定数連結することによって、複数のフォトダイオードから読み出される負電荷を連結したＦＤで混合する。画素混合により１画素当たりの面積が増加したことと同等になり画質が向上する。
【００２２】
上記の画素部１０の構造は、転送トランジスタ１２Ａ，１２Ｂを除く他の４つのトランジスタ（リセットトランジスタ１３、増幅トランジスタ１４、選択トランジスタ１５、ＦＤ連結トランジスタ１６）を２つのフォトダイオード１１Ａ，１１Ｂで共用する３Ｔｒ型である。「３Ｔｒ型」の係数「３」は、１つのフォトダイオードあたりのトランジスタ数を意味する。
【００２３】
次に画素部１０の動作について簡単に説明する。なお、以下の説明では、転送信号ＴＸ０を「Ｈ」（ハイ）レベルにして転送トランジスタ１２Ａをオン状態にすることによって、フォトダイオード１１Ａに発生した負電荷を読み出す場合について示す。転送信号ＴＸ１を「Ｈ」レベルにして転送トランジスタ１２Ｂをオン状態にすることによって、フォトダイオード１１Ｂに発生した負電荷を読み出す場合についても同様である。
【００２４】
画素リセット動作時は、転送信号ＴＸ０およびリセット信号ＲＳＴを「Ｈ」レベルにしてトランジスタ１２Ａ，１３をオンさせ、フォトダイオード１１Ａに蓄えられた負電荷をリセットする。転送信号ＴＸ０およびリセット信号ＲＳＴを「Ｌ」（ロー）レベルにしてトランジスタ１２Ａ，１３をオフさせると、入射光の強度に応じた量の負電荷がフォトダイオード１１Ａに蓄えられる。
【００２５】
読出動作時は、選択信号ＳＥＬを「Ｈ」レベルにして選択トランジスタ１５をオンさせる。次に、リセット信号ＲＳＴを所定時間だけ「Ｈ」レベルにしてリセットトランジスタ１３をオンさせ、フローティングディフュージョンＦＤを電源電圧ＶＣＣよりもリセットトランジスタ１３のしきい値電圧だけ低い電圧にリセットする。このときトランジスタ１４，１５を介して暗信号（基準信号）が垂直信号線ＬＶに生成される。
【００２６】
次いで、転送信号ＴＸを所定時間だけ「Ｈ」レベルにして転送トランジスタ１２Ａをオンさせ、フォトダイオード１１ＡのカソードをフローティングディフュージョンＦＤに接続する。このときトランジスタ１４，１５を介して光信号が垂直信号線ＬＶに生成される。暗信号は光信号を補正するために使用される。
【００２７】
（その他の周辺回路の構成）
再び図１を参照して、タイミングジェネレータ４は、垂直走査部２にクロック、行選択アドレスおよび制御信号を与えるとともに、水平走査部３に列選択アドレスおよび制御信号を与える。
【００２８】
垂直走査部２は、垂直走査回路および電圧レベルシフト回路の機能を有する。垂直走査部２は、行選択アドレスおよび制御信号に従って、画素アレイ１の複数行を順次選択し、選択した行の水平信号線ＬＲ，ＬＴ１，ＬＴ０，ＬＳ，ＬＦを介して、その行の各画素部１０にリセット信号ＲＳＴ、転送信号ＴＸ１、ＴＸ０、選択信号ＳＥＬおよびＦＤ連結信号ＦＤＳＷ（以下、これらの信号を総称する場合、「画素駆動信号」と記載する）を所定のタイミングで与える。
【００２９】
図６〜図９を参照して後述するように、垂直走査部２には、画素アレイ１の行ごとに、各画素駆動信号に個別に対応するラッチ回路（マスタラッチ回路およびスレーブラッチ回路）が設けられる。ある行に画素駆動信号を供給する場合には、その行に対応するラッチ回路をセット状態にする。
【００３０】
水平走査部３は、水平走査回路およびカラム回路の機能を有する。水平走査部３は、垂直走査部２によって選択された行に含まれる複数の画素部１０の各々から各垂直信号線ＬＶに出力された複数の暗信号および光信号を受信する。カラム回路は、垂直信号線ＬＶごとに受信した光信号を暗信号で補正する。
【００３１】
出力回路５は、水平走査部３で生成された複数の補正後の光信号を外部に出力する。
画素アレイ１とタイミングジェネレータ４などの周辺回路とでは電源電圧が異なる。画素アレイ１では性能に関係した飽和電子量を確保するため高い電源電圧が必要であり、周辺回路では電源電圧を低くすることで微細プロセスを使うことができる。これによって、消費電力および回路面積の削減が可能となる。このため、垂直走査部２には電圧レベルシフト回路が設けられている。
【００３２】
［画素混合］
図４は、垂直３画素混合を説明するための図である。
【００３３】
図４（Ａ）を参照して、一般的なＣＭＯＳイメージセンサの画素配列はベイヤー配列となっている。ベイヤー配列では、各画素には赤（Ｒ）、緑（Ｇ），青（Ｂ）のうち１色が割り当てられる。そして、緑（Ｇ）の画素が市松模様に配置され、これらの緑色の画素の間に赤（Ｒ）の画素と青（Ｂ）の画素とが配設される。図４において、赤（Ｒ）の画素に対して水平方向に隣接する緑の画素をＧｒと記載し、青（Ｂ）の画素に対して水平方向に隣接する緑の画素をＧｂと記載する。なお、垂直方向に隣接する２個の画素が、図２に示す１つの画素部１０に含まれる。すなわち、図２において、画素部１０の各行が２行の画素行に相当する。
【００３４】
ベイヤー配列で３画素混合を実現するためには１画素おきに３画素を選択する必要がある。本実施の形態の画素部１０は、垂直方向の２画素で１つのフローティングディフュージョンＦＤを共用している構造であるので、垂直方向のフローティングディフュージョンＦＤを複数個連続して接続することによって垂直画素混合を実現することができる。
【００３５】
具体的に、図４の場合には、３つのフローティングディフュージョンＦＤの間に設けられた２つのＦＤ連結トランジスタ１６をオン状態にすることによって、垂直方向に３つのフローティングディフュージョンＦＤを連結する。そして、垂直走査部２より出力された画素駆動信号によって３行の同色の画素をアクティブ状態にする。この結果、図４（Ｂ）に示すように、ＲおよびＧｒの各々について、垂直３画素に蓄積された電荷を３つの連結されたフローティングディフュージョンＦＤによって混合することができる。
【００３６】
図５は、垂直３画素混合時のタイミング図である。図５（Ａ）には画素リセット動作時のタイミング図が示され、図５（Ｂ）には読出動作時のタイミング図が示される。図５（Ａ）、図５（Ｂ）において時刻ｔ１から時刻ｔ８までを１垂直走査期間（「１Ｈ」と記載する）と称する。１垂直走査期間は、画素リセット動作および読出動作を行なうときの単位となっている。
【００３７】
図５（Ａ）を参照して、画素リセット動作時には、選択信号ＳＥＬは常に「Ｌ」レベルであるので、図３の選択トランジスタ１５は常時オフ状態である。最初に、時刻ｔ３から時刻ｔ４の間でリセット信号ＲＳＴが「Ｈ」レベルになることによって、図３のリセットトランジスタ１３がオン状態になる。次に、時刻ｔ５から時刻ｔ６の間で、たとえば、第１行目、第３行目および第５行目の画素行に対応する転送信号ＴＸ０が同時にオン状態になることによって、これらの画素行に対応する画素部に設けられた転送トランジスタ１２Ａがオン状態になる。通常、フォトダイオードのカソードとフローティングディフュージョンに蓄積された電荷（電子）を十分に吐き出すために、画素リセット動作は複数回（たとえば、５回）繰返される。
【００３８】
図５（Ｂ）を参照して、読出動作時には、選択信号ＳＥＬが「Ｈ」レベルになることによって、図３の選択トランジスタ１５は、時刻ｔ２から時刻ｔ７までの間、オン状態に維持される。最初に、時刻ｔ３から時刻ｔ４の間で、第１行目、第３行目および第５行目の画素行に対応するリセット信号ＲＳＴが「Ｈ」レベルになることによって、図３のリセットトランジスタ１３がオン状態になる。次に、時刻ｔ５から時刻ｔ６の間で、たとえば、第１行目、第３行目および第５行目の画素行に対応する転送信号ＴＸ０が同時にオン状態になることによって、これらの画素行に対応する画素部に設けられた転送トランジスタ１２Ａがオン状態になる。
【００３９】
［ローリング電子シャッター］
図６は、ローリング電子シャッターによって動画を撮影するときの垂直走査部２の動作を説明するための図である。図６において、縦軸は画素アレイの行を示し、横軸は垂直走査期間の単位で表わした時間を示す。図中で画素リセット動作を「ＲＳ」で示し、読出動作を「ＲＤ」で表わす。
【００４０】
ＣＭＯＳイメージセンサでは、画素信号の読み出しは行ごとにしか実行できない。このため、ＣＭＯＳイメージセンサによる動画像の撮影では、通常、走査線ごとに順次シャッターを切る（すなわち、行ごとにシャッター動作と信号の読出し動作を行う）ローリング電子シャッター方式が用いられる。読出動作の前に行なわれる画素リセット動作も行ごとに行なう必要がある。
【００４１】
さらに、高画素数のデジタルカメラで動画像を撮影するためには画素混合または画素間引きが必要となる。たとえば、１０００万（１０Ｍ）画素（３６００（Ｈ）×２８００（Ｖ））のデジタルカメラでＦｕｌｌ−ＨＤ（１９２０（Ｈ）×１０８０（Ｖ））の動画データを出力するためには、データ量を１／２以上削減する必要がある。画素混合は等価的に受光面の面積が増加するため、暗い場所での高感度撮影に有利であるが、空間解像度が低下する欠点がある。撮影場所が明るく低感度撮影で十分ではあるが、高い空間解像度が必要な場合には、画素間引きが行われる。撮影条件により画素混合と画素間引きを使い分けることが望ましい。図６では、垂直３画素混合によって読出動作を行なう場合が示される。
【００４２】
図６を参照して、第１行目、第３行目、第５行目の各画素行に対応する画素部において、垂直走査期間Ｔ１からＴ５までの間に、画素リセット動作が５回連続して行なわれる。垂直走査期間Ｔ６からＴ１０までの間の露光時間が経過した垂直走査期間Ｔ１１に、読出動作が行なわれる。画素リセット動作を複数回行なう理由は、画素に蓄積された電荷を十分に吐き出すためである。第４行目、第６行目、第８行目の各画素行に対応する画素部についても同様に、垂直走査期間Ｔ２からＴ６までの間に、画素リセット動作がそれぞれ連続して５回行なわれる。垂直走査期間Ｔ７からＴ１１までの間の露光時間が経過した垂直走査期間Ｔ１２に、読出動作が行なわれる。
【００４３】
従来の固体撮像装置では、画素リセット動作を行なう行（画素リセット行）と、読出動作を行なう行（読出行）とを垂直走査期間ごとにそのつど選択する必要あった。したがって、上記の場合には、第１行目、第３行目、第５行目だけでも、垂直走査期間Ｔ１〜Ｔ５，Ｔ１１で合計６回の行選択を行なう必要があり、動作時間および動作電流の点で無駄が多かった。
【００４４】
本実施の形態による固体撮像装置では、図８、図９を参照して後述するように、垂直走査部２には、ラッチ回路（マスタラッチ回路、スレーブラッチ回路）が設けられる。このため、画素リセット動作の開始時にラッチ回路をセット状態にすることによってリセット行が選択される（図６では「ＲＳ」を太線の枠で囲むことによって行選択開始を表わす）。画素リセット動作の終了時にラッチ回路をリセット状態にすることによってリセット行の選択が解除される（図６では、行選択解除を「ＵＬ」で表わす）。読出動作「ＲＤ」についても同様である。
【００４５】
なお、より正確には、図１２を参照して後述するように、マスタラッチ回路とスレーブラッチ回路とを用いたパイプライン動作によって行選択の開始および解除が行なわれる。たとえば、第１行目、第３行目、第５行目の各画素行に対応する画素部に対して、垂直走査期間Ｔ０，Ｔ１０にマスタラッチ回路がセット状態になり、垂直走査期間Ｔ１，Ｔ１１にスレーブラッチ回路がセット状態になる。
【００４６】
図７は、ローリング電子シャッター方式による画素リセット動作および読出動作を模式的に示すタイミング図である。図７の縦軸は画素アレイの行番号を示し、横軸は時間を示す。行番号の最大はＮｍａｘであり、最小は１である。図７では、画素混合および画素間引きがいずれも行なわれない場合が示される。
【００４７】
図７を参照して、ある垂直走査期間Ｔｈにおいて、第Ｎａ行から第Ｎｂ行の画素行に対して画素リセット動作が行なわれ、第Ｎｃ行の画素行に対して読出動作が行なわれる。この場合、画素リセット動作を開始するために第Ｎａ行の画素行のアドレス選択を行ない、画素リセット動作を終了するために第Ｎｂ−１行の画素行のアドレス選択を行なう。さらに、読出動作のために第Ｎｃ行の画素行のアドレス選択を行ない、読出動作の解除のために第Ｎｃ−１行の画素行のアドレス選択を行なう。図１のタイミングジェネレータ４は、行選択アドレスを順次出力するので、これらのアドレス選択はシリアルに行われる。したがって、垂直走査期間ごとに４回の行アドレス選択が必要になる。垂直３画素混合を行なう場合には、垂直走査期間ごとに１２回の行アドレス選択が必要になる。
【００４８】
［垂直走査部の概略構成］
図８は、図１の垂直走査部２の構成を示すブロック図である。図８を参照して、垂直走査部２は、制御回路８０および信号発生回路６０を含む。
【００４９】
制御回路８０は、図１のタイミングジェネレータ４から、クロック信号ＣＬＫ、行選択アドレスＡ１２〜Ａ０（１３ビット）および制御信号を受ける。制御信号には、マスタラッチセット信号ＴＸ＿ＳＥＴ，ＲＳＴ＿ＳＥＴ，ＳＥＬ＿ＳＥＴ、ＦＤＳＷ＿ＳＥＴ、マスタラッチリセット信号ＴＸ＿ＲＳＴ，ＲＳＴ＿ＲＳＴ，ＳＥＬ＿ＲＳＴ、ＦＤＳＷ_ＲＳＴ、スレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ，ＲＳＴ＿ＴＲ＿ＳＥＴ，ＳＥＬ＿ＴＲ＿ＳＥＴ、ＦＤＳＷ＿ＴＲ＿ＳＥＴ、スレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴ，ＲＳＴ＿ＴＲ＿ＲＳＴ，ＳＥＬ＿ＴＲ＿ＲＳＴ、ＦＤＳＷ＿ＴＲ＿ＲＳＴ、および成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶ、ＦＤＳＷ_ＤＲＶが含まれる。
【００５０】
制御回路８０は、１３ビットの行選択アドレスＡ１２〜Ａ０をプリデコードして、プリデコード後のアドレス信号としてＡＧ＜３：０＞〜ＡＢ＜３：０＞、ＡＡ＜１：０＞を生成する。たとえば、ＡＧ＜３：０＞は行選択アドレスの上位の２ビットＡ１２，Ａ１１を４つの１ビット信号ＡＧ＜３＞，ＡＧ＜２＞，ＡＧ＜１＞，ＡＧ＜０＞に変換したものである。したがって、Ａ１２，Ａ１１の値に応じて、１ビット信号ＡＧ＜３＞，ＡＧ＜２＞，ＡＧ＜１＞，ＡＧ＜０＞のうちのいずれか１つが「１」となり、残りが「０」となる。他の信号についても同様に、ＡＦ＜３：０＞〜ＡＢ＜３：０＞は、行選択アドレスを２ビットずつ（すなわち、「Ａ１０，Ａ９」、「Ａ８，Ａ７」、「Ａ６，Ａ５」、「Ａ４，Ａ３」、「Ａ２，Ａ１」）それぞれプリデコードしたものである。アドレス信号ＡＡ＜１：０＞（ＡＡ＜１＞，ＡＡ＜０＞の２信号）は、行選択アドレスの最下位ビットＡ１をプリデコードすることによって得られたものである。プリデコード後のアドレス信号ＡＧ＜３：０＞〜ＡＢ＜３：０＞は、制御回路８０内に設けられたバッファ回路によって整形される（図８では、信号の末尾に「＿Ｂ」を付加することによって表わされる）。この明細書では、プリデコード後のアドレス信号を行選択信号とも称する。
【００５１】
行選択アドレスのうちの上位６ビットＡ１２〜Ａ７は１２８行ごとのブロック選択に使用される。プリデコード後のアドレス信号ではＡＧ_Ｂ＜３：０＞〜ＡＥ_Ｂ＜３：０＞に相当する。
【００５２】
行選択アドレスのうちの中位６ビットＡ６〜Ａ１は１２８行ごとのブロック内の選択に使用される。プリデコード後のアドレス信号ではＡＤ_Ｂ＜３：０＞〜ＡＢ_Ｂ＜３：０＞に相当する。
【００５３】
プリデコード後のアドレス信号ＡＡ＜１：０＞（行選択アドレスＡ０に対応する）は、図３の２つの転送トランジスタ１２Ａ、１２Ｂの選択に用いられる。制御回路８０内に設けられたＴＸ１およびＴＸ０用信号生成回路は、マスタラッチセット信号ＴＸ＿ＳＥＴとマスタラッチリセット信号ＴＸ＿ＲＳＴの各々と、プリデコード後のアドレス信号ＡＡ＜１＞およびＡＡ＜０＞の各々との論理積を演算する。この結果、ＴＸ１およびＴＸ０用の信号として、マスタラッチセット信号ＴＸ０＿ＳＥＴとＴＸ１＿ＳＥＴ、マスタラッチリセット信号ＴＸ１＿ＲＳＴ，ＴＸ０＿ＲＳＴが生成される。スレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ、スレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴおよび成形信号ＴＸ＿ＤＲＶは、アドレス信号ＡＡ＜１：０＞と論理積をとらず、ＴＸ１およびＴＸ０用の信号としてそのまま同じ信号波形を出力する。これらの制御信号は、制御回路８０内に設けられたバッファ回路によって整形される（図８では、信号の末尾に「＿Ｂ」をつけることによって表わされる）。
【００５４】
その他の制御信号、すなわち、マスタラッチセット信号ＲＳＴ＿ＳＥＴ，ＳＥＬ＿ＳＥＴ，ＦＤＳＷ＿ＳＥＴ、マスタラッチリセット信号ＲＳＴ＿ＲＳＴ，ＳＥＬ＿ＲＳＴ，ＦＤＳＷ_ＲＳＴ、スレーブラッチセット信号ＲＳＴ＿ＴＲ＿ＳＥＴ，ＳＥＬ＿ＴＲ＿ＳＥＴ，ＦＤＳＷ＿ＴＲ＿ＳＥＴ、スレーブラッチリセット信号ＲＳＴ＿ＴＲ＿ＲＳＴ，ＳＥＬ＿ＴＲ＿ＲＳＴ，ＦＤＳＷ＿ＴＲ＿ＲＳＴ、および成形信号ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶ，ＦＤＳＷ_ＤＲＶも、制御回路８０内に設けられたバッファ回路によって整形される（図８では、信号の末尾に「＿Ｂ」をつけることによって表わされる）。
【００５５】
さらに、制御回路８０は、一部の信号については電圧を変換して、デコード部６１〜６５に供給する。具体的には、ＴＸ１およびＴＸ０用の成形信号ＴＸ＿ＤＲＶは、「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに、「Ｌ」レベルを接地電圧ＧＮＤから接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに、変換する。成形信号ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶ，ＦＤＳＷ_ＤＲＶは、「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＤＤより高い電源電圧に変換する。
【００５６】
信号発生回路６０は、ＴＸ１用デコード部６１、ＴＸ０用デコード部６２、ＲＳＴ用デコード部６３、ＳＥＬ用デコード部６４、ＦＤＳＷ用デコード部６５、およびブロック選択用ＡＮＤゲート３６を含む。これらの各要素は、図１の画素アレイ１を構成する複数の画素部１０の各行に対応して設けられる。各デコード部６１〜６５は、対応の行の水平信号線に画素駆動信号を供給する駆動回路として機能する。
【００５７】
ブロック選択用ＡＮＤゲート３６は、ブロック選択に使用しているプリデコード後のアドレスＡＧ_Ｂ＜３：０＞〜ＡＥ_Ｂ＜３：０＞のうち各１信号を入力として、入力信号の論理積をブロック選択信号ＢＳとして生成する。全てが「Ｈ」レベルの場合に、ブロック選択信号ＢＳは、選択レベルを意味する「Ｈ」レベルになる。
【００５８】
ＴＸ１用デコード部６１は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿Ｂ＜３：０＞，ＡＣ＿Ｂ＜３：０＞，ＡＢ＿Ｂ＜３：０＞、マスタラッチセット信号ＴＸ１＿ＳＥＴ＿Ｂ、マスタラッチリセット信号ＴＸ１＿ＲＳＴ＿Ｂ、スレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ＿Ｂ、スレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴ＿Ｂおよび成形信号ＴＸ＿ＤＲＶ＿Ｂを受ける。ＴＸ１用デコード部６１は、これらの信号に基づいて、対応の行の水平信号線ＬＴ１に出力する転送信号ＴＸ１を生成する。ＴＸ１用デコード部６１の詳細は次図９を参照して後述する。
【００５９】
ＴＸ０用デコード部６２は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿Ｂ＜３：０＞，ＡＣ＿Ｂ＜３：０＞，ＡＢ＿Ｂ＜３：０＞、マスタラッチセット信号ＴＸ０＿ＳＥＴ＿Ｂ、マスタラッチリセット信号ＴＸ０＿ＲＳＴ＿Ｂ、スレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ＿Ｂ、スレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴ＿Ｂおよび成形信号ＴＸ＿ＤＲＶ＿Ｂを受ける。ＴＸ０用デコード部６２は、これらの信号に基づいて、対応の行の水平信号線ＬＴ０に出力する転送信号ＴＸ０を生成する。
【００６０】
ＲＳＴ用デコード部６３は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿Ｂ＜３：０＞，ＡＣ＿Ｂ＜３：０＞，ＡＢ＿Ｂ＜３：０＞、マスタラッチセット信号ＲＳＴ＿ＳＥＴ＿Ｂ、マスタラッチリセット信号ＲＳＴ＿ＲＳＴ＿Ｂ、スレーブラッチセット信号ＲＳＴ＿ＴＲ＿ＳＥＴ＿Ｂ、スレーブラッチリセット信号ＲＳＴ＿ＴＲ＿ＲＳＴ＿Ｂおよび成形信号ＲＳＴ＿ＤＲＶ＿Ｂを受ける。ＲＳＴ用デコード部６３は、これらの信号に基づいて、対応の行の水平信号線ＬＲに出力するリセット信号ＲＳＴを生成する。
【００６１】
ＳＥＬ用デコード部６４は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿Ｂ＜３：０＞，ＡＣ＿Ｂ＜３：０＞，ＡＢ＿Ｂ＜３：０＞、マスタラッチセット信号ＳＥＬ＿ＳＥＴ＿Ｂ、マスタラッチリセット信号ＳＥＬ＿ＲＳＴ＿Ｂ、スレーブラッチセット信号ＳＥＬ＿ＴＲ＿ＳＥＴ＿Ｂ、スレーブラッチリセット信号ＳＥＬ＿ＴＲ＿ＲＳＴ＿Ｂおよび成形信号ＳＥＬ＿ＤＲＶ＿Ｂを受ける。ＳＥＬ用デコード部６４は、これらの信号に基づいて、対応の行の水平信号線ＬＳに出力する選択信号ＳＥＬを生成する。
【００６２】
ＦＤＳＷ用デコード部６５は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿Ｂ＜３：０＞，ＡＣ＿Ｂ＜３：０＞，ＡＢ＿Ｂ＜３：０＞、マスタラッチセット信号ＦＤＳＷ＿ＳＥＴ＿Ｂ、マスタラッチリセット信号ＦＤＳＷ＿ＲＳＴ＿Ｂ、スレーブラッチセット信号ＦＤＳＷ＿ＴＲ＿ＳＥＴ＿Ｂ、スレーブラッチリセット信号ＦＤＳＷ＿ＴＲ＿ＲＳＴ＿Ｂおよび成形信号ＦＤＳＷ＿ＤＲＶ＿Ｂを受ける。ＦＤＳＷ用デコード部６５は、これらの信号に基づいて、対応の行の水平信号線ＬＦに出力するＦＤ連結信号ＦＤＳＷを生成する。
【００６３】
［ＴＸ１用デコード部の詳細構成］
図９は、ＴＸ１用デコード部６１の構成を示す回路図である。他のデコード部６２〜６５も同様の構成である。
【００６４】
ＴＸ１用デコード部６１は、行選択デコード回路７１、電圧レベルシフト回路５２、成形回路５３、および出力バッファ５４を含む。行選択デコード回路７１は、マスタラッチ回路６１Ａとスレーブラッチ回路６１Ｂとを含む。
【００６５】
マスタラッチ回路６１Ａは、論理積回路ＡＮＤ１〜ＡＮＤ３、ＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタＱ０〜Ｑ３、およびインバータＩＮＶ１〜ＩＮＶ４を含む。
【００６６】
論理積回路ＡＮＤ１は、プリデコード後のアドレス信号ＡＢ_Ｂ＜３：０＞のうち１信号とマスタラッチセット信号ＴＸ１＿ＳＥＴ＿Ｂとの論理積信号を出力する。論理積回路ＡＮＤ２は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＣ_Ｂ＜３：０＞のうち１信号、およびプリデコード後アドレスＡＤ_Ｂ＜３：０＞のうち１信号の論理積信号を出力する。論理積回路ＡＮＤ３は、プリデコード後のアドレス信号ＡＢ_Ｂ＜３：０＞のうち１信号とマスタラッチリセット信号ＴＸ１＿ＲＳＴ＿Ｂとの論理積信号を出力する。上記の論理積回路ＡＮＤ１，ＡＮＤ２，ＡＮＤ３の各々によって４つアドレス信号のうちのどの１信号が論理積演算されるかは、行アドレスに応じて異なる。
【００６７】
ＮＭＯＳトランジスタＱ０，Ｑ１は、ノードＮ１と接地ノードＧＮＤとの間に直列接続され、それらのゲートはそれぞれ論理積回路ＡＮＤ１，ＡＮＤ２の出力信号を受ける。ＮＭＯＳトランジスタＱ２，Ｑ３は、ノードＮ２と接地ノードＧＮＤとの間に直列接続され、それらのゲートはそれぞれ論理積回路ＡＮＤ３，ＡＮＤ２の出力信号を受ける。
【００６８】
インバータＩＮＶ２は、ノードＮ１とＮ２の間に接続され、ノードＮ１に現れる信号の論理レベルを反転した信号をノードＮ２に出力する。インバータＩＮＶ１は、ノードＮ２とＮ１の間に接続され、ノードＮ２に現れる信号の論理レベルを反転した信号をノードＮ１に出力する。インバータＩＮＶ１，ＩＮＶ２の各々は、電源電圧ＶＤＤおよび接地電圧ＧＮＤによって駆動される。なお、接地電圧と接地ノードとを同じ参照符号ＧＮＤで表わす。
【００６９】
ＮＭＯＳトランジスタＱ０〜Ｑ３、およびインバータＩＮＶ０，ＩＮＶ１は、セット状態およびリセット状態に設定可能なラッチ回路を構成する。論理積回路ＡＮＤ１，ＡＮＤ２の出力信号がともに「Ｈ」レベルにされると、ＮＭＯＳトランジスタＱ０，Ｑ１が導通してノードＮ１が「Ｌ」レベル（接地電圧ＧＮＤ）にされる。これにより、マスタラッチ回路６１Ａがセットされ、ノードＮ２が「Ｈ」レベル（電源電圧ＶＤＤ）になる。
【００７０】
ＮＭＯＳトランジスタＱ０，Ｑ１の少なくとも一方が非導通にされている場合に、論理積回路ＡＮＤ２，ＡＮＤ３の出力信号がともに「Ｈ」レベルにされると、ＮＭＯＳトランジスタＱ２，Ｑ３が導通してノードＮ１が「Ｈ」レベルにされる。これにより、マスタラッチ回路６１Ａがリセットされ、ノードＮ２が「Ｌ」レベル（接地電圧ＧＮＤ）になる。
【００７１】
インバータＩＮＶ３，ＩＮＶ４の入力ノードは、ノードＮ１，Ｎ２にそれぞれ接続される。インバータＩＮＶ３，ＩＮＶ４は、スレーブラッチ回路６１Ｂに設けられたＮＭＯＳトランジスタＱ５，Ｑ７のゲートをそれぞれ駆動する。なお、インバータＩＮＶ３，ＩＮＶ４に代えて出力バッファがそれぞれ設けられる場合には、ノードＮ１は出力バッファを介してＮＭＯＳトランジスタＱ７のゲートに接続され、ノードＮ２は出力バッファを介してＮＭＯＳトランジスタＱ５のゲートに接続される。
【００７２】
スレーブラッチ回路６１Ｂは、ＮＭＯＳトランジスタＱ４〜Ｑ７およびインバータＩＮＶ５，ＩＮＶ６を含む。
【００７３】
インバータＩＮＶ６は、ノードＮ３とＮ４の間に接続され、ノードＮ３に現れる信号の論理レベルを反転した信号をノードＮ４に出力する。インバータＩＮＶ５は、ノードＮ４とＮ３の間に接続され、ノードＮ４に現れる信号の論理レベルを反転した信号をノードＮ３に出力する。インバータＩＮＶ５，ＩＮＶ６の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。したがって、スレーブラッチ回路６１Ｂは、入力信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換する電圧レベルシフト回路を兼ねる。
【００７４】
ＮＭＯＳトランジスタＱ４，Ｑ５は、ノードＮ３と接地ノードＧＮＤとの間に直列接続される。ＮＭＯＳトランジスタＱ６，Ｑ７は、ノードＮ４と接地ノードＧＮＤとの間に直列接続される。ＮＭＯＳトランジスタＱ４，Ｑ６のゲートは、制御回路８０より出力されたスレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ_Ｂとスレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴ_Ｂとをそれぞれ受ける。ＮＭＯＳトランジスタＱ５，Ｑ７のゲートは、インバータＩＮＶ３，ＩＮＶ４の出力信号をそれぞれ受ける。
【００７５】
マスタラッチ回路６１Ａがセット状態（すなわち、ノードＮ１の電圧が「Ｌ」レベル）であり、かつ、スレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ_Ｂが「Ｈ」レベルにされると、ＮＭＯＳトランジスタＱ４，Ｑ５が導通してノードＮ３が「Ｈ」レベル（電源電圧ＶＴＸＨ）になる。これにより、スレーブラッチ回路６１Ｂがセットされ、ノードＮ４が「Ｈ」レベル（電源電圧ＶＴＸＨ）になる。
【００７６】
ＮＭＯＳトランジスタＱ４，Ｑ５の少なくとも一方が非導通にされている場合に、マスタラッチ回路６１Ａがリセット状態（すなわち、ノードＮ２の電圧が「Ｌ」レベル）であり、かつ、スレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴ＿Ｂが「Ｈ」レベルにされると、ＮＭＯＳトランジスタＱ６，Ｑ７が導通してノードＮ４が「Ｌ」レベル（接地電圧ＧＮＤ）になる。これにより、スレーブラッチ回路６１Ｂがリセットされ、ノードＮ４の電圧がＬレベル（接地電圧ＧＮＤ）になる。
【００７７】
スレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ＿Ｂとスレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴ＿Ｂは、マスタからスレーブへのデータ転送のイネーブル信号であり、「Ｈ」レベルの場合に、マスタラッチ回路６１Ａのデータがスレーブラッチ回路６１Ｂに転送される。
【００７８】
電圧レベルシフト回路５２は、ノードＮ４の「Ｌ」レベルを接地電圧ＧＮＤから、接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに変換する。電圧レベルシフト回路５２で接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに変換する理由は、転送信号ＴＸがＯＦＦのときにフォトダイオードとフローティングディフュージョンＦＤ間にある転送トランジスタがリークしないようにするためである。ＴＸ０用デコード部６２についても同様である。リセット信号ＲＳＴ、選択信号ＳＥＬおよびＦＤ連結信号ＦＤＳＷの各々については負電圧にする必要がないので、ＲＳＴ用デコード部６３、ＳＥＬ用デコード部６４、およびＦＤＳＷ用デコード部６５には電圧レベルシフト回路５２が設けられていない。
【００７９】
成形回路５３は、論理積回路ＡＮＤ４を備える。論理積回路ＡＮＤ４は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。論理積回路ＡＮＤ４は、電圧レベルシフト回路５２の出力信号（ノードＮ４に現れる信号）と成形信号ＴＸ＿ＤＲＶ＿Ｂとの論理積信号を生成する。ノードＮ４が「Ｈ」レベルの場合、成形信号ＴＸ＿ＤＲＶ＿Ｂが「Ｈ」レベルか「Ｌ」レベルかによって、出力信号である転送信号ＴＸ１を制御することが可能となる。
【００８０】
出力バッファ５４は、バッファＢＵＦ１を備える。バッファＢＵＦ１は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。論理積回路ＡＮＤ４の出力信号は、バッファＢＵＦ１によって増強されて転送信号ＴＸ１となる。転送信号ＴＸ１は、対応の水平信号線ＬＴ１に与えられる。
【００８１】
なお、図９に示すＴＸ１用デコード部６１において、各部分の駆動電圧は次のとおりである。マスタラッチ回路６１Ａは、電源電圧ＶＤＤおよび接地電圧ＧＮＤによって駆動される。スレーブラッチ回路６１Ｂは、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。電圧レベルシフト回路５２、成形回路５３、および出力バッファ５４（参照符号６１Ｃ）は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。
【００８２】
［効果］
図１０は、比較例による垂直走査部の動作を模式的に示すタイミング図である。図１０では、仮に、図９で示したスレーブラッチ回路６１Ｂが設けられておらず、１個のラッチ回路によって動作すると仮定した場合の動作が示されている（言替えると、図９において、スレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ＿Ｂおよびスレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴ＿Ｂが常時「Ｈ」レベルである場合の動作が示されている）。
【００８３】
図７で説明したように、ローリング電子シャッター方式で動画を撮影する場合には、各垂直走査期間（１Ｈ）ごとに、駆動パスルの出力（時刻ｔ２から時刻ｔ３）に先立って、ラッチへの書込（時刻ｔ１から時刻ｔ２）を４回行なう必要がある。３画素混合を行なう場合には、ラッチへの書込回数は１２回になる。
【００８４】
ところで、一般にイメージセンサでは、撮像用画素が大きいため、垂直走査部内のアドレスや制御信号は数ｍｍ以上の長距離配線となる。このため、信号間のスキューが行アドレスの選択ミスにつながりやすい。特に高画質な一眼レフカメラ用イメージセンサのサイズはフルサイズ（３６ｍｍ×２４ｍｍ）やＡＰＳ−Ｃサイズ（２３．６ｍｍ×１５．８ｍｍ）であるため、長距離配線が数十ｍｍ程度に及ぶ。
【００８５】
スキューによる行選択ミスを防ぐためには、図１１で後述するように、１回の行選択には３クロックサイクルが必要になる。３画素混合の場合には、１垂直走査期間当たり３６クロックサイクルが必要になる。ラッチへの書込に時間がかかりすぎると、ＦＵＬＬ−ＨＤ規格のような高フレームレート（６０ｆｐｓ）を実現するのが困難になる。
【００８６】
図１１は、比較例の垂直走査部による行選択動作を示すタイミング図である。行選択時には、アドレス信号とセット信号との論理積演算が行なわれる。スキューによる行選択ミスを防ぐためには、たとえば、図１１に示すように、アドレス信号の周期をクロック信号の３周期（３×Ｔｃ）にする必要がある。
【００８７】
図１２は、本実施の形態による垂直走査部の動作を模式的に示すタイミング図である。
本実施の形態では、図９で説明したように行選択デコード回路７１に２つのラッチ回路を備えているため、マスタラッチ回路６１Ａへの書込みとスレーブラッチ回路６１Ｂへの書込みをパイプライン動作で実現できる。このため、マスタラッチ回路６１Ａへの書込みの時間を隠すことが可能となる。以下、図１２を参照して３画素混合を行なう場合について具体的に説明する。
【００８８】
時刻ｔ３から時刻ｔ６までの現垂直走査期間に対して１つ前の垂直走査期間では、時刻ｔ１から時刻ｔ２までの間にマスタラッチ回路６１Ａへの１２回の書込みが行なわれる。したがって、現垂直走査期間では、時刻ｔ３から時刻ｔ４までの間にマスタラッチ回路６１Ａからスレーブラッチ回路６１Ｂへのデータ転送のみを行なえばよい。合計で１２行の行選択は完了しているので、マスタからスレーブへのデータ転送は２クロックサイクルで済む。
【００８９】
現垂直走査期間では、次の垂直走査期間（時刻ｔ６から時刻ｔ８まで）のためのマスタラッチ回路６１Ａへの書込みも行なわれる（時刻ｔ４から時刻ｔ５）。書込まれたデータは、次の垂直走査期間の時刻ｔ６から時刻ｔ７の間にスレーブラッチ回路６１Ｂへ転送される。
【００９０】
このように、本実施の形態の場合には、各垂直走査期間において、駆動パルスの出力以外の時間は、マスタからスレーブへのデータ転送の２クロックサイクルとなり、図１０の３６クロックサイクルよりも削減することができる。このため、ＦＵＬＬ−ＨＤ規格のような高フレームレート（６０ｆｐｓ）を容易に実現できる。
【００９１】
＜実施の形態２＞
実施の形態２によるイメージセンサでは、実施の形態１のようなマスタ・スレーブの２段構成のラッチ回路を設ける方法とは異なる方法を用いて、ラッチ回路への書込時間を短縮する。以下、具体的に説明する。
【００９２】
［垂直走査部の概略構成］
図１３は、この発明の実施の形態２によるイメージセンサで用いられる垂直走査部２Ａの構成を示すブロック図である。図１３を参照して、垂直走査部２Ａは、制御回路２０および信号発生回路３０を含む。
【００９３】
制御回路２０は、図１のタイミングジェネレータ４から、クロック信号ＣＬＫ、行選択アドレスＡ１２〜Ａ０（１３ビット）および制御信号を受ける。制御信号には、ラッチセット信号ＴＸ＿ＳＥＴ，ＲＳＴ＿ＳＥＴ，ＳＥＬ＿ＳＥＴ、ＦＤＳＷ＿ＳＥＴ、ラッチリセット信号ＴＸ＿ＲＳＴ，ＲＳＴ＿ＲＳＴ，ＳＥＬ＿ＲＳＴ、ＦＤＳＷ_ＲＳＴ、および成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶ、ＦＤＳＷ_ＤＲＶが含まれる。実施の形態１で説明した図８の場合と異なり、タイミングジェネレータ４から受ける制御信号には、スレーブラッチセット信号ＴＸ＿ＴＲ＿ＳＥＴ，ＲＳＴ＿ＴＲ＿ＳＥＴ，ＳＥＬ＿ＴＲ＿ＳＥＴ、ＦＤＳＷ＿ＴＲ＿ＳＥＴ、スレーブラッチリセット信号ＴＸ＿ＴＲ＿ＲＳＴ，ＲＳＴ＿ＴＲ＿ＲＳＴ，ＳＥＬ＿ＴＲ＿ＲＳＴ、ＦＤＳＷ＿ＴＲ＿ＲＳＴが含まれていない。
【００９４】
制御回路２０は、１３ビットの行選択アドレスＡ１２〜Ａ０をプリデコードして、プリデコード後のアドレス信号としてＡＧ＜３：０＞〜ＡＢ＜３：０＞、ＡＡ＜１：０＞を生成する。アドレス信号ＡＡ＜１：０＞（行選択アドレスＡ０に対応する）は、図３の２つの転送トランジスタ１２Ａ、１２Ｂの選択に用いられる。その他のアドレス信号ＡＧ＜３：０＞〜ＡＢ＜３：０＞の各々は、クロック信号が「Ｈ」レベル期間のみ有効な信号となるようにパルス幅が変更される。言替えると、アドレス信号ＡＧ＜３：０＞〜ＡＢ＜３：０＞の各々は、クロック信号に同期するとともに、クロック信号の半周期以下のパルス幅を有するように変形される。以下、このパルス変形操作を「クロック化」と称する（図１３では、信号の末尾に「Ｃ」を付加することによって表わされる）。さらに、アドレス信号ＡＧ＜３：０＞〜ＡＢ＜３：０＞は、制御回路２０内に設けられたバッファ回路によって整形される（図１３では、信号の末尾に「Ｂ」を付加することによって表わされる）。
【００９５】
制御回路２０は、さらに、ラッチセット信号ＴＸ＿ＳＥＴおよびラッチリセット信号ＴＸ＿ＲＳＴの各々と、プリデコード後のアドレス信号ＡＡ＜１＞およびＡＡ＜０＞の各々との論理積を演算する。この結果、ＴＸ１およびＴＸ０用の信号として、ラッチセット信号ＴＸ０＿ＳＥＴ，ＴＸ１＿ＳＥＴおよびラッチリセット信号ＴＸ１＿ＲＳＴ，ＴＸ０＿ＲＳＴが生成される。成形信号ＴＸ＿ＤＲＶについては、アドレス信号ＡＡ＜１：０＞との論理積をとらず、ＴＸ１用およびＴＸ０用の信号としてそのまま同じ信号波形が出力される。
【００９６】
制御回路２０は、ラッチセット信号ＴＸ１＿ＳＥＴ，ＴＸ０＿ＳＥＴ，ＲＳＴ＿ＳＥＴ，ＳＥＬ＿ＳＥＴ、ＦＤＳＷ＿ＳＥＴおよびラッチリセット信号ＴＸ１＿ＲＳＴ，ＴＸ０＿ＲＳＴ，ＲＳＴ＿ＲＳＴ，ＳＥＬ＿ＲＳＴ、ＦＤＳＷ_ＲＳＴに関しては、クロック化とバッファ回路による整形とを行なう（図１３では、信号の末尾に「＿ＣＢ」が付加される）。
【００９７】
制御回路２０は、成形信号ＴＸ＿ＤＲＶ，ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶ、ＦＤＳＷ_ＤＲＶに関しては、バッファ回路による整形を行なうがクロック化は行なわない（図１３では、信号の末尾に「＿Ｂ」が付加される）。
【００９８】
さらに、制御回路８０は、一部の信号については電圧を変換して、デコード部３１〜３５に供給する。具体的には、ＴＸ１およびＴＸ０用の成形信号ＴＸ＿ＤＲＶは、「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに、「Ｌ」レベルを接地電圧ＧＮＤから接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに、変換する。成形信号ＲＳＴ＿ＤＲＶ，ＳＥＬ＿ＤＲＶ，ＦＤＳＷ_ＤＲＶは、「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＤＤより高い電源電圧に変換する。なお、制御回路２０のより詳しい動作は、図１５〜図１８を参照して後述する。
【００９９】
信号発生回路３０は、ＴＸ１用デコード部３１、ＴＸ０用デコード部３２、ＲＳＴ用デコード部３３、ＳＥＬ用デコード部３４、ＦＤＳＷ用デコード部３５、およびブロック選択用ＡＮＤゲート３６を含む。クロック選択ゲート３６の動作は、図８の場合と同じであるので説明を繰返さない。
【０１００】
ＴＸ１用デコード部３１は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿ＣＢ＜３：０＞，ＡＣ＿ＣＢ＜３：０＞，ＡＢ＿ＣＢ＜３：０＞、ラッチセット信号ＴＸ１＿ＳＥＴ＿ＣＢ、ラッチリセット信号ＴＸ１＿ＲＳＴ＿ＣＢ、および成形信号ＴＸ＿ＤＲＶ＿Ｂを受ける。ＴＸ１用デコード部３１は、これらの信号に基づいて、対応の行の水平信号線ＬＴ１に出力する転送信号ＴＸ１を生成する。ＴＸ１用デコード部３１の詳細は次の図１４を参照して後述する。
【０１０１】
ＴＸ０用デコード部３２は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿ＣＢ＜３：０＞，ＡＣ＿ＣＢ＜３：０＞，ＡＢ＿ＣＢ＜３：０＞、ラッチセット信号ＴＸ０＿ＳＥＴ＿ＣＢ、ラッチリセット信号ＴＸ０＿ＲＳＴ＿ＣＢ、および成形信号ＴＸ＿ＤＲＶ＿Ｂを受ける。ＴＸ０用デコード部３２は、これらの信号に基づいて、対応の行の水平信号線ＬＴ０に出力する転送信号ＴＸ０を生成する。
【０１０２】
ＲＳＴ用デコード部３３は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿ＣＢ＜３：０＞，ＡＣ＿ＣＢ＜３：０＞，ＡＢ＿ＣＢ＜３：０＞、ラッチセット信号ＲＳＴ＿ＳＥＴ＿ＣＢ、ラッチリセット信号ＲＳＴ＿ＲＳＴ＿ＣＢ、および成形信号ＲＳＴ＿ＤＲＶ＿Ｂを受ける。ＲＳＴ用デコード部３３は、これらの信号に基づいて、対応の行の水平信号線ＬＲに出力するリセット信号ＲＳＴを生成する。
【０１０３】
ＳＥＬ用デコード部３４は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿ＣＢ＜３：０＞，ＡＣ＿ＣＢ＜３：０＞，ＡＢ＿ＣＢ＜３：０＞、ラッチセット信号ＳＥＬ＿ＳＥＴ＿ＣＢ、ラッチリセット信号ＳＥＬ＿ＲＳＴ＿ＣＢ、および成形信号ＳＥＬ＿ＤＲＶ＿Ｂを受ける。ＳＥＬ用デコード部３４は、これらの信号に基づいて、対応の行の水平信号線ＬＳに出力する選択信号ＳＥＬを生成する。
【０１０４】
ＦＤＳＷ用デコード部３５は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＤ＿ＣＢ＜３：０＞，ＡＣ＿ＣＢ＜３：０＞，ＡＢ＿ＣＢ＜３：０＞、ラッチセット信号ＦＤＳＷ＿ＳＥＴ＿ＣＢ、ラッチリセット信号ＦＤＳＷ＿ＲＳＴ＿ＣＢ、および成形信号ＦＤＳＷ＿ＤＲＶ＿Ｂを受ける。ＦＤＳＷ用デコード部３５は、これらの信号に基づいて、対応の行の水平信号線ＬＦに出力するＦＤ連結信号ＦＤＳＷを生成する。
【０１０５】
［ＴＸ１用デコード部の詳細構成］
図１４は、ＴＸ１用デコード部３１の構成を示す回路図である。他のデコード部３２〜３５も同様の構成である。
【０１０６】
ＴＸ１用デコード部３１は、行選択デコード回路５１、電圧レベルシフト回路５２、成形回路５３、および出力バッファ５４を含む。
【０１０７】
行選択デコード回路５１は、論理積回路ＡＮＤ１〜ＡＮＤ３、ＮＭＯＳトランジスタＱ０〜Ｑ３、およびインバータＩＮＶ１，ＩＮＶ２を含む。
【０１０８】
論理積回路ＡＮＤ１は、プリデコード後のアドレス信号ＡＢ＿ＣＢ＜３：０＞のうち１信号とラッチセット信号ＴＸ１＿ＳＥＴ＿ＣＢとの論理積信号を出力する。論理積回路ＡＮＤ２は、ブロック選択信号ＢＳ、プリデコード後のアドレス信号ＡＣ＿ＣＢ＜３：０＞のうち１信号、およびプリデコード後アドレスＡＤ＿ＣＢ＜３：０＞のうち１信号の論理積信号を出力する。論理積回路ＡＮＤ３は、プリデコード後のアドレス信号ＡＢ＿ＣＢ＜３：０＞のうち１信号とラッチリセット信号ＴＸ１＿ＲＳＴ＿ＣＢとの論理積信号を出力する。上記の論理積回路ＡＮＤ１，ＡＮＤ２，ＡＮＤ３の各々によって４つアドレス信号のうちのどの１信号が論理積演算されるかは、行アドレスに応じて異なる。論理積回路ＡＮＤ１〜ＡＮＤ３は、電源電圧ＶＤＤおよび接地電圧ＧＮＤによって駆動される。
【０１０９】
ＮＭＯＳトランジスタＱ０，Ｑ１は、ノードＮ１と接地ノードＧＮＤとの間に直列接続され、それらのゲートはそれぞれ論理積回路ＡＮＤ１，ＡＮＤ２の出力信号を受ける。ＮＭＯＳトランジスタＱ２，Ｑ３は、ノードＮ２と接地ノードＧＮＤとの間に直列接続され、それらのゲートはそれぞれ論理積回路ＡＮＤ３，ＡＮＤ２の出力信号を受ける。
【０１１０】
インバータＩＮＶ２は、ノードＮ１とＮ２の間に接続され、ノードＮ１に現れる信号の論理レベルを反転した信号をノードＮ２に出力する。インバータＩＮＶ１は、ノードＮ２とＮ１の間に接続され、ノードＮ２に現れる信号の論理レベルを反転した信号をノードＮ１に出力する。インバータＩＮＶ１，ＩＮＶ２の各々は、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。
【０１１１】
ＮＭＯＳトランジスタＱ０〜Ｑ３、およびインバータＩＮＶ０，ＩＮＶ１は、セット状態およびリセット状態に設定可能なラッチ回路３１Ｂを構成する。論理積回路ＡＮＤ１，ＡＮＤ２の出力信号がともに「Ｈ」レベルにされると、ＮＭＯＳトランジスタＱ０，Ｑ１が導通してノードＮ１が「Ｌ」レベル（接地電圧ＧＮＤ）になる。これにより、ラッチ回路３１Ｂがセットされ、ノードＮ２が「Ｈ」レベル（電源電圧ＶＴＸＨ）になる。
【０１１２】
ＮＭＯＳトランジスタＱ０，Ｑ１の少なくとも一方が非導通にされている場合に、論理積回路ＡＮＤ２，ＡＮＤ３の出力信号がともに「Ｈ」レベルにされると、ＮＭＯＳトランジスタＱ２，Ｑ３が導通してノードＮ１が「Ｈ」レベルになる。これにより、ラッチ回路３１Ｂがリセットされ、ノードＮ２が「Ｌ」レベル（接地電圧ＧＮＤ）になる。このように、ラッチ回路３１Ｂは、信号の「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに変換する電圧レベルシフト回路を兼ねている。
【０１１３】
電圧レベルシフト回路５２は、ノードＮ２の「Ｌ」レベルを接地電圧ＧＮＤから、接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに変換する。ＴＸ０用デコード部３２についても同様である。リセット信号ＲＳＴ、選択信号ＳＥＬおよびＦＤ連結信号ＦＤＳＷの各々については負電圧にする必要がないので、ＲＳＴ用デコード部３３、ＳＥＬ用デコード部３４、およびＦＤＳＷ用デコード部３５には電圧レベルシフト回路５２が設けられていない。
【０１１４】
成形回路５３は、論理積回路ＡＮＤ４を備える。論理積回路ＡＮＤ４は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。論理積回路ＡＮＤ４は、電圧レベルシフト回路５２の出力信号（ノードＮ２に現れる信号）と成形信号ＴＸ＿ＤＲＶ＿Ｂとの論理積信号を生成する。ノードＮ２が「Ｈ」レベルの場合、成形信号ＴＸ＿ＤＲＶ＿Ｂが「Ｈ」レベルか「Ｌ」レベルかによって、出力信号である転送信号ＴＸ１を制御することが可能となる。
【０１１５】
出力バッファ５４は、バッファＢＵＦ１を備える。バッファＢＵＦ１は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。論理積回路ＡＮＤ４の出力信号は、バッファＢＵＦ１によって増強されて転送信号ＴＸ１となる。転送信号ＴＸ１は、対応の水平信号線ＬＴ１に与えられる。
【０１１６】
なお、図１３に示すＴＸ１用デコード部３１において、各部分の駆動電圧は次のとおりである。論理積回路ＡＮＤ１〜ＡＮＤ３（参照符号３１Ａ）は、電源電圧ＶＤＤおよび接地電圧ＧＮＤによって駆動される。ラッチ回路３１Ｂは、電源電圧ＶＴＸＨおよび接地電圧ＧＮＤによって駆動される。電圧レベルシフト回路５２、成形回路５３、および出力バッファ５４（参照符号３１Ｃ）は、電源電圧ＶＴＸＨおよび負電圧ＶＴＸＬによって駆動される。
【０１１７】
［制御回路の詳細構成］
図１５は、制御回路２０のうち転送信号ＴＸの生成に関連する部分を示す回路ブロック図である。以下、制御回路２０のうちＴＸ信号に関連する部分のみを説明するが、他の信号（ＲＳＴ、ＳＥＬ、ＦＤＳＷ）についても同様である。
【０１１８】
図１５を参照して、制御回路２０は、プリデコーダ２１、電圧レベルシフト回路２２、信号クロック化回路２３、バッファ２４、およびＴＸ１とＴＸ０用の信号生成回路２５を含む。制御回路２０の各出力信号はバッファ２４を介してＴＸ用デコード部３１、３２に供給される。
【０１１９】
プリデコーダ２１は、行選択アドレスＡ１２〜Ａ０をプリデコードして、アドレス信号ＡＧ＜３：０＞〜ＡＢ＜３：０＞、ＡＡ＜１：０＞を生成する。プリデコード後のアドレス信号ＡＡ＜１：０＞は、行選択アドレスＡ０の１ビットをプリデコードしているため２信号となる。アドレス信号ＡＡ＜１：０＞は、２つの転送トランジスタ１２Ａ、１２Ｂの選択に用いられる。他のアドレス信号ＡＢ＜３：０＞〜ＡＧ＜３：０＞は、行選択アドレスを２ビットずつプリデコードしているため、それぞれ４信号になる。
【０１２０】
ＴＸ１とＴＸ０用の信号生成回路２５は、論理積回路２５Ａ，２５Ｂを含む。論理積回路２５Ａは、ラッチセット信号ＴＸ＿ＳＥＴと、プリデコード後のアドレスＡＡ＜１：０＞の各々との論理積演算を行なう。論理積回路２５Ａは、演算結果をラッチセット信号ＴＸ１＿ＳＥＴ，ＴＸ０＿ＳＥＴとして出力する。同様に、論理積回路２５Ｂは、ラッチリセット信号ＴＸ＿ＲＳＴと、プリデコード後のアドレスＡＡ＜１：０＞の各々との論理積演算を行なう。論理積回路２５Ｂは、演算結果をラッチリセット信号ＴＸ１＿ＲＳＴ，ＴＸ０＿ＲＳＴとして出力する。
【０１２１】
電圧レベルシフト回路２２は、成形信号ＴＸ＿ＤＲＶの「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに、「Ｌ」レベルを接地電圧ＧＮＤから、接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに変換する。
【０１２２】
信号クロック化回路２３は、入力信号を、クロック信号ＣＬＫのＨｉｇｈ期間のみ有効な信号として出力する回路である。信号クロック化回路２３は、プリデコード後のアドレスＡＧ＜３：０＞〜ＡＢ＜３：０＞と、ラッチセット信号ＴＸ１＿ＳＥＴ、ＴＸ０＿ＳＥＴと、ラッチリセット信号ＴＸ１＿ＲＳＴ、ＴＸ０＿ＲＳＴとをクロック化する。
【０１２３】
図１６は、図１５の信号クロック化回路２３の構成要素を示すブロック図である。図１５の信号クロック化回路２３には、各入力信号に対して図１６の構成の回路が設けられる。
【０１２４】
図１６を参照して、信号クロック化回路２３は、フリップフロップ（ＦＦ）４１と、ラッチ回路（ＬＡＴ）４２と、ＡＮＤゲート４３とを含む。フリップフロップ４１は、クロック信号ＣＬＫのポジティブエッジにおいて、入力信号ＩＮの論理レベルを保持する。ラッチ回路４２は、クロック信号ＣＬＫが「Ｌ」レベルの間、フリップフロップ４１の出力信号Ｓ１を通過させる。ラッチ回路４２は、クロック信号ＣＬＫが「Ｈ」レベルに切替わる直前の信号Ｓ１の論理レベルを、クロック信号ＣＬＫが「Ｈ」レベルの期間保持する。ＡＮＤゲート４３は、ラッチ回路４２の出力信号Ｓ２とクロック信号ＣＬＫとの論理積を、出力信号ＯＵＴとして出力する。
【０１２５】
図１７は、図１６の回路における各信号のタイミング図である。図１７には上から順に、クロック信号ＣＬＫ、入力信号ＩＮ、フリップフロップ４１の出力信号Ｓ１、ラッチ回路の出力信号Ｓ２、および出力信号ＯＵＴの各々の電圧波形が示される。
【０１２６】
図１７を参照して、クロック信号ＣＬＫと入力信号ＩＮとにスキューがない場合には、クロック信号ＣＬＫと入力信号ＩＮとの論理積を求めることによって、入力信号ＩＮをクロック化した信号を得ることができる。実際には、入力信号ＩＮの立上がりおよび立下がりは、クロック信号ＣＬＫが立上がるタイミングｔ１，ｔ２よりもそれぞれ遅れる。そこで、そこで、図１６に示す回路を用いた論理演算を行なうことによって、時刻ｔ４から時刻ｔ５の間にクロックの半周期のパルス幅を有する信号を生成することができる。
【０１２７】
図１８は、読出時における図１４の垂直走査部２Ａの動作を示すタイミング図である。読出動作は、図１４のラッチ回路３１Ｂをセットする第１ステップと、転送信号ＴＸ１を成形する第２ステップと、ラッチ回路３１Ｂをリセットする第３ステップから構成される。図１８においては第１、第２ステップの動作が示される。ただし、簡単のために、成形信号ＴＸ＿ＤＲＶは常に「Ｈ」レベルとしている。
【０１２８】
図１８を参照して、図１５に示す信号クロック化回路２３には、プリデコード後のアドレス信号ＡＢ＜３：０＞〜ＡＧ＜３：０＞と、ラッチセット信号ＴＸ１_ＳＥＴとが入力される。アドレス信号およびラッチセット信号は１クロックサイクルで切替えられるものとする。具体的に時刻ｔ１から時刻ｔ２の間に画素アレイを構成する画素部１０の第ｎ行に対応する信号が入力され、時刻ｔ２から時刻ｔ３の間に画素アレイを構成する画素部１０の第ｎ＋１行に対応する信号が入力される。
【０１２９】
時刻ｔ３に、画素アレイを構成する画素部１０の第ｎ行に対応する信号クロック化回路２３は、クロック化されたアドレス信号ＡＢ＿Ｃ＜３：０＞〜ＡＧ＿Ｃ＜３：０＞と、クロック化されたラッチセット信号ＴＸ１＿ＳＥＴ＿Ｃ＜ｎ＞を出力する。時刻ｔ４に、画素部１０の第ｎ＋１行に対応する信号クロック化回路２３は、クロック化されたアドレス信号ＡＢ＿Ｃ＜３：０＞〜ＡＧ＿Ｃ＜３：０＞と、クロック化されたラッチセット信号ＴＸ１＿ＳＥＴ＿Ｃ＜ｎ＋１＞を出力する。
【０１３０】
制御回路２０から出力に応じて、画素部１０の第ｎ行に対応するラッチ回路３１Ｂにおいて、ノードＮ２の電圧は、時刻ｔ３に「Ｈ」レベルに切替わる。画素部１０の第ｎ＋１行に対応するラッチ回路３１Ｂにおいて、ノードＮ２の電圧は、時刻ｔ４に「Ｈ」レベルに切替わる。この結果、時刻ｔ３に第ｎ行の水平信号線ＬＴ＜ｎ＞に供給される転送信号ＴＸ１＜ｎ＞が「Ｈ」レベルに切替わり、時刻ｔ４に第ｎ＋１行の水平信号線ＬＴ＜ｎ＋１＞に供給される転送信号ＴＸ１＜ｎ＋１＞が「Ｈ」レベルに切替わる。
【０１３１】
［効果］
上記のとおり、垂直走査部２Ａにおいて、アドレス信号ＡＢ＿Ｃ＜３：０＞〜ＡＧ＿Ｃ＜３：０＞、ラッチセット信号、およびラッチリセット信号がクロック化される。これらのクロック化された信号では、「Ｈ」レベルとなる前後に必ず「Ｌ」レベルとなる期間が存在する。このため、信号のスキューによる行選択ミス（選択していない行のラッチ回路に対してセット動作を行うミス）が生じない。
【０１３２】
さらに、アドレス信号ＡＢ＿Ｃ＜３：０＞〜ＡＧ＿Ｃ＜３：０＞、ラッチセット信号、およびラッチリセット信号をクロック化することによって、ラッチ回路のセット動作およびリセット動作を１クロックサイクルで行なうことができる。したがって、図１０に示すタイミング図を参照すると、各垂直走査期間ごとに行選択に要する時間（ラッチへの書込時間）は、３画素混合の場合であっても、１２クロックサイクルで済む。クロック化を行なわない場合には３６クロックサイクルを要したので、ラッチへの書込時間を約１／３に削減できる。
【０１３３】
ＲＣ遅延素子により各アドレス信号とラッチセット信号とのタイミングを調整することによって行選択ミスを防止する方法もあるが、実施の形態２による方法（信号のクロック化）のほうが以下の点で有利である。
【０１３４】
まず、実施の形態２の方法をとれば、ＲＣ遅延素子を設けることによる面積の増加はない。イメージセンサ内の長距離配線でのスキューを考慮すると、ＲＣ遅延素子はかなり大きな面積を必要とする。
【０１３５】
さらに、実施の形態２では、クロックに同期した信号処理であるので、タイミングの合わせこみが容易である。ＲＣ遅延素子ではタイミングの調整に時間を要する。
【０１３６】
＜実施の形態３＞
実施の形態１で説明したマスタラッチ回路およびスレーブラッチ回路を設ける方法と、実施の形態２で説明した信号のクロック化とを組み合わせてもよい。以下、具体的に説明する。
【０１３７】
図１９は、この発明の実施の形態３によるイメージセンサで用いられる垂直走査部２Ｂの構成を示すブロック図である。図１９を参照して、垂直走査部２Ｂは、制御回路８１および信号発生回路６０を含む。
【０１３８】
図１９の信号発生回路６０は図８の信号発生回路６０と同じであるので、説明を繰返さない。制御回路８１は、図８の制御回路８０に図１５、図１６で説明した信号クロック化回路２３を付加したものである。
【０１３９】
図２０は、制御回路８１のうち転送信号ＴＸの生成に関連する部分を示す回路ブロック図である。以下、制御回路８１のうちＴＸ信号に関連する部分のみを説明するが、他の信号（ＲＳＴ、ＳＥＬ、ＦＤＳＷ）についても同様である。
【０１４０】
図２０を参照して、制御回路８１は、プリデコーダ２１、電圧レベルシフト回路２２、信号クロック化回路２３、バッファ２４、およびＴＸ１とＴＸ０用の信号生成回路７２を含む。制御回路８１の各出力信号はバッファ２４を介してＴＸ用デコード部６１，６２に供給される。
【０１４１】
プリデコーダ２１は、行選択アドレスＡ１２〜Ａ０をプリデコードして、アドレス信号ＡＧ＜３：０＞〜ＡＢ＜３：０＞、ＡＡ＜１：０＞を生成する。プリデコード後のアドレス信号ＡＡ＜１：０＞は、行選択アドレスＡ０の１ビットをプリデコードしているため２信号となる。アドレス信号ＡＡ＜１：０＞は、２つの転送トランジスタ１２Ａ、１２Ｂの選択に用いられる。他のアドレス信号ＡＢ＜３：０＞〜ＡＧ＜３：０＞は、行選択アドレスを２ビットずつプリデコードしているため、それぞれ４信号になる。
【０１４２】
ＴＸ１とＴＸ０用の信号生成回路７２は、論理積回路７２Ａ，７２Ｂを含む。論理積回路７２Ａは、マスタラッチセット信号ＴＸ＿ＳＥＴと、プリデコード後のアドレスＡＡ＜１：０＞の各々との論理積演算を行なう。論理積回路７２Ａは、演算結果をマスタラッチセット信号ＴＸ１＿ＳＥＴ，ＴＸ０＿ＳＥＴとして出力する。同様に、論理積回路７２Ｂは、マスタラッチリセット信号ＴＸ＿ＲＳＴと、プリデコード後のアドレスＡＡ＜１：０＞の各々との論理積演算を行ない、演算結果をマスタラッチリセット信号ＴＸ１＿ＲＳＴ，ＴＸ０＿ＲＳＴとして出力する。
【０１４３】
電圧レベルシフト回路２２は、成形信号ＴＸ＿ＤＲＶの「Ｈ」レベルを電源電圧ＶＤＤから電源電圧ＶＴＸＨに、「Ｌ」レベルを接地電圧ＧＮＤから、接地電圧ＧＮＤよりも低い負電圧ＶＴＸＬに変換する。
【０１４４】
信号クロック化回路２３は、入力信号を、クロック信号ＣＬＫのＨｉｇｈ期間のみ有効な信号として出力する回路である。信号クロック化回路２３は、プリデコード後のアドレスＡＧ＜３：０＞〜ＡＢ＜３：０＞と、マスタラッチセット信号ＴＸ０＿ＳＥＴ、ＴＸ１＿ＳＥＴと、マスタラッチリセット信号ＴＸ１＿ＲＳＴ、ＴＸ０＿ＲＳＴとをクロック化する。
【０１４５】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１４６】
１  画素アレイ、２，２Ａ，２Ｂ  垂直走査部、３  水平走査部、４  タイミングジェネレータ、１０  画素部、１１Ａ，１１Ｂ  フォトダイオード、１２Ａ，１２Ｂ  転送トランジスタ、１３  リセットトランジスタ、１４  増幅トランジスタ、１５  選択トランジスタ、１６  連結トランジスタ、２０，８０，８１  制御回路、２３  信号クロック化回路、３１〜３５，６１〜６５  デコード部（駆動回路）、３１Ｂ  ラッチ回路、６１Ａ  マスタラッチ回路、６１Ｂ  スレーブラッチ回路、Ａ１２〜Ａ０  行選択アドレス、ＡＡ〜ＡＧ  アドレス信号、ＢＳ  ブロック選択信号、ＦＤ  フローティングディフュージョン、ＬＦ，ＬＲ，ＬＴ１，ＬＴ０，ＬＳ  水平信号線、ＬＶ  垂直信号線、Ｎ１〜Ｎ４  ノード、ＴＸ＿ＳＥＴ  （マスタ）ラッチセット信号、ＴＸ＿ＲＳＴ  （マスタ）ラッチリセット信号、ＴＸ＿ＴＲ＿ＳＥＴ  スレーブラッチセット信号、ＴＸ＿ＴＲ＿ＲＳＴ  スレーブラッチリセット信号、ＴＸ＿ＤＲＶ  成形信号、ＦＤＳＷ  連結信号、ＲＳＴ  リセット信号、ＳＥＬ  選択信号、ＴＸ１，ＴＸ０  転送信号。
【図１】
0005695967.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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