(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延び、前記第１及び第２の方向に垂直な第３の方向に隣接する第１及び第２の積層構造と、前記第１の積層構造の前記第２の方向の一端に接続され、前記第３の方向の幅が前記第１の積層構造のそれよりも広い第１の部分と、前記第２の積層構造の前記第２の方向の一端に接続され、前記第３の方向の幅が前記第２の積層構造のそれよりも広い第２の部分とを具備し、
前記第１の積層構造の前記第２の方向の他端は、前記第２の部分側にあり、前記第２の積層構造の前記第２の方向の他端は、前記第１の部分側にあり、
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングは、前記第１の部分をドレイン領域とし、前記第１乃至第ｉのメモリストリングの前記第２の部分側の端部をソース領域とし、
前記第２の積層構造内の前記第１乃至第ｉのメモリストリングは、前記第２の部分をドレイン領域とし、前記第１乃至第ｉのメモリストリングの前記第１の部分側の端部をソース領域とし、
前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の方向に直列接続される複数のメモリセルと、前記ドレイン領域及び前記複数のメモリセル間に接続されるアシストゲートトランジスタとを備え、
前記複数のメモリセルは、それぞれ、半導体層と、前記半導体層の前記第３の方向にある側面上に配置される、第１の絶縁層、電荷蓄積層、第２の絶縁層及びコントロールゲート電極とを備え、
前記アシストゲートトランジスタは、前記半導体層と、前記半導体層の前記第３の方向にある側面上に配置されるゲート絶縁層及びアシストゲート電極とを備え、
前記コントロールゲート電極は、前記第１及び第２の積層構造に共有され、前記第１の積層構造内の前記アシストゲート電極は、前記第２の積層構造内の前記アシストゲート電極と電気的に独立であり、
前記第１及び第２の部分は、それぞれ、前記第３の方向の端部に階段形状のビット線コンタクトエリアを有し、
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングは、それぞれ、前記第１の部分の前記ビット線コンタクトエリアを介して、第１乃至第ｉのビット線に接続され、前記第２の積層構造内の前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の部分の前記ビット線コンタクトエリアを介して、前記第１乃至第ｉのビット線に接続される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延び、前記第１及び第２の方向に垂直な第３の方向に隣接する第１及び第２の積層構造と、前記第１の積層構造の前記第２の方向の一端に接続され、前記第３の方向の幅が前記第１の積層構造のそれよりも広い第１の部分と、前記第２の積層構造の前記第２の方向の一端に接続され、前記第３の方向の幅が前記第２の積層構造のそれよりも広い第２の部分とを具備し、
前記第１の積層構造の前記第２の方向の他端は、前記第２の部分側にあり、前記第２の積層構造の前記第２の方向の他端は、前記第１の部分側にあり、
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングは、前記第１の部分をドレイン領域とし、前記第１乃至第ｉのメモリストリングの前記第２の部分側の端部をソース領域とし、
前記第２の積層構造内の前記第１乃至第ｉのメモリストリングは、前記第２の部分をドレイン領域とし、前記第１乃至第ｉのメモリストリングの前記第１の部分側の端部をソース領域とし、
前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の方向に直列接続される複数のメモリセルと、前記ドレイン領域及び前記複数のメモリセル間に接続されるアシストゲートトランジスタとを備え、
前記複数のメモリセルは、それぞれ、半導体層と、前記半導体層の前記第３の方向にある側面上に配置される、第１の絶縁層、電荷蓄積層、第２の絶縁層及びコントロールゲート電極とを備え、
前記アシストゲートトランジスタは、前記半導体層と、前記半導体層の前記第３の方向にある側面上に配置されるゲート絶縁層及びアシストゲート電極とを備え、
前記コントロールゲート電極は、前記第１及び第２の積層構造に共有され、前記第１の積層構造内の前記アシストゲート電極は、前記第２の積層構造内の前記アシストゲート電極と電気的に独立であり、
前記複数のメモリセル及び前記アシストゲートトランジスタ間に配置されるドレイン側セレクトゲートトランジスタと、前記複数のメモリセル及び前記ソース領域間に配置されるソース側セレクトゲートトランジスタとをさらに備え、
前記ドレイン側セレクトゲートトランジスタ及び前記ソース側セレクトゲートトランジスタは、それぞれ、前記半導体層と、前記半導体層の前記第３の方向にある側面上に配置されるゲート絶縁層及びセレクトゲート電極とを備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１の積層構造の前記第２の方向の他端は、前記第２の部分に接続され、前記第２の積層構造の前記第２の方向の他端は、前記第１の部分に接続され、
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングの前記ソース領域は、前記第２の部分内の前記ドレイン領域と絶縁され、前記第２の積層構造内の前記第１乃至第ｉのメモリストリングの前記ソース領域は、前記第１の部分内の前記ドレイン領域と絶縁される
ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の積層構造の前記第２の方向の他端は、前記第２の部分から離れ、前記第２の積層構造の前記第２の方向の他端は、前記第１の部分から離れ、
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングの前記ソース領域は、前記第２の部分内の前記ドレイン領域と絶縁され、前記第２の積層構造内の前記第１乃至第ｉのメモリストリングの前記ソース領域は、前記第１の部分内の前記ドレイン領域と絶縁される
ことを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングの前記ソース領域は、前記第２の積層構造内の前記アシストゲート電極よりも前記複数のメモリセル側に配置されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１及び第２の部分は、それぞれ、前記第３の方向の端部に階段形状のビット線コンタクトエリアを有し、
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングは、それぞれ、前記第１の部分の前記ビット線コンタクトエリアを介して、第１乃至第ｉのビット線に接続され、前記第２の積層構造内の前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の部分の前記ビット線コンタクトエリアを介して、前記第１乃至第ｉのビット線に接続される
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１及び第２の部分は、それぞれ、前記第２の方向の端部に階段形状のビット線コンタクトエリアを有し、
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングは、それぞれ、前記第１の部分の前記ビット線コンタクトエリアを介して、第１乃至第ｉのビット線に接続され、前記第２の積層構造内の前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の部分の前記ビット線コンタクトエリアを介して、前記第１乃至第ｉのビット線に接続される
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項８】
前記第１及び第２の部分は、それぞれ、前記第３の方向の端部にビット線コンタクトエリアと、前記ビット線コンタクトエリアと前記第１及び第２の積層構造との間に前記ビット線コンタクトエリア側から順に第１乃至第ｉのレイヤーセレクトトランジスタとを有し、
前記第１の積層構造内の前記第１乃至第ｉのメモリストリングは、前記第１の部分の前記ビット線コンタクトエリアを介してビット線に共通接続され、前記第２の積層構造内の前記第１乃至第ｉのメモリストリングは、前記第２の部分の前記ビット線コンタクトエリアを介して前記ビット線に共通接続され、
前記第１乃至第ｉのレイヤーセレクトトランジスタのうち第ｊのレイヤーセレクトトランジスタ（ｊは、１〜ｉのうちの１つ）は、前記第１乃至第ｉのメモリストリングのうち第ｊのメモリストリングで常にオン状態である
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１乃至第ｉのレイヤーセレクトトランジスタは、それぞれ、前記半導体層と、前記半導体層の前記第２の方向にある側面上に配置されるゲート絶縁層及びレイヤーセレクトゲート電極とを備えることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記複数のメモリセル及び前記アシストゲートトランジスタ間に配置されるドレイン側セレクトゲートトランジスタと、前記複数のメモリセル及び前記ソース領域間に配置されるソース側セレクトゲートトランジスタとをさらに備え、
前記ドレイン側セレクトゲートトランジスタ及び前記ソース側セレクトゲートトランジスタは、それぞれ、前記半導体層と、前記半導体層の前記第３の方向にある側面上に配置されるゲート絶縁層及びセレクトゲート電極とを備える
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１１】
前記アシストゲートトランジスタ、前記ドレイン側セレクトゲートトランジスタ及び前記ソース側セレクトゲートトランジスタは、それぞれ、前記複数のメモリセルと同じゲート積層構造を有することを特徴とする請求項２又は１０に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。このデザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。しかし、そのためには、非常に高度な加工技術が要求されるため、結果としてデザインルールの縮小化が困難になってきている。
【０００３】
そこで、近年、メモリセルの集積度を高めるために、３次元構造を有する不揮発性半導体記憶装置が提案されている。
【０００４】
これら不揮発性半導体記憶装置の共通の特徴は、フィン型積層構造により３次元構造を実現する点にある。そして、理論的には、フィン型積層構造の積層数の増加及びフィン幅の縮小により高集積化を図ることができる。また、フィン型積層構造の倒壊を防止し、高信頼性を実現するために、複数のフィン型積層構造を、それらが延びる方向に対し垂直方向に並べ、かつ、それらの一端を互いに結合し、それらの他端を互いに結合する。
【０００５】
この場合、複数のフィン型積層構造の各々には、それらの１つの選択するためのアシストゲートが付加され、各フィン型積層構造のアシストゲートを独立に制御する。しかし、そのためには、複数のフィン型積層構造の複数のアシストゲートが互いに分離されていなければならない。また、複数のアシストゲートを分離するには、複数のフィン型積層構造の間隔がアシストゲートのパターニングに十分な広さを有していなければならず、これが高集積化の弊害になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１５２８９３号公報
【特許文献２】特開２００６−１５５７５０号公報
【特許文献３】特開２００９−２７１３６号公報
【特許文献４】特開２００８−７８４０４号公報
【特許文献５】特開２００９−２７１３６号公報
【非特許文献】
【０００７】
【非特許文献１】H. Ko et al, 2009 Symp. on VLSI p.188
【非特許文献２】A. Hubert et al, IEDM, pp.637-640, 2009
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、不揮発性半導体記憶装置の高信頼性及び高集積化を図る技術を提案する。
【課題を解決するための手段】
【０００９】
実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板の表面に対して垂直な第１の方向に積み重ねられる第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有し、前記半導体基板の表面に平行な第２の方向に延び、前記第１及び第２の方向に垂直な第３の方向に隣接する第１及び第２の積層構造と、前記第１の積層構造の前記第２の方向の一端に接続され、前記第３の方向の幅が前記第１の積層構造のそれよりも広い第１の部分と、前記第２の積層構造の前記第２の方向の一端に接続され、前記第３の方向の幅が前記第２の積層構造のそれよりも広い第２の部分とを備える。前記第１の積層構造の前記第２の方向の他端は、前記第２の部分側にあり、前記第２の積層構造の前記第２の方向の他端は、前記第１の部分側にあり、前記第１の積層構造内の前記第１乃至第ｉのメモリストリングは、前記第１の部分をドレイン領域とし、前記第１乃至第ｉのメモリストリングの前記第２の部分側の端部をソース領域とし、前記第２の積層構造内の前記第１乃至第ｉのメモリストリングは、前記第２の部分をドレイン領域とし、前記第１乃至第ｉのメモリストリングの前記第１の部分側の端部をソース領域とし、前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の方向に直列接続される複数のメモリセルと、前記ドレイン領域及び前記複数のメモリセル間に接続されるアシストゲートトランジスタとを備え、前記複数のメモリセルは、それぞれ、半導体層と、前記半導体層の前記第３の方向にある側面上に配置される、第１の絶縁層、電荷蓄積層、第２の絶縁層及びコントロールゲート電極とを備え、前記アシストゲートトランジスタは、前記半導体層と、前記半導体層の前記第３の方向にある側面上に配置されるゲート絶縁層及びアシストゲート電極とを備え、前記コントロールゲート電極は、前記第１及び第２の積層構造に共有され、前記第１の積層構造内の前記アシストゲート電極は、前記第２の積層構造内の前記アシストゲート電極と電気的に独立であり、前記第１及び第２の部分は、それぞれ、前記第３の方向の端部に階段形状のビット線コンタクトエリアを有し、前記第１の積層構造内の前記第１乃至第ｉのメモリストリングは、それぞれ、前記第１の部分の前記ビット線コンタクトエリアを介して、第１乃至第ｉのビット線に接続され、前記第２の積層構造内の前記第１乃至第ｉのメモリストリングは、それぞれ、前記第２の部分の前記ビット線コンタクトエリアを介して、前記第１乃至第ｉのビット線に接続される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態の構造を示す斜視図。
【図２】図１の平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】図２のＶ−Ｖ線に沿う断面図。
【図６】第１の変形例を示す平面図。
【図７】第２の変形例を示す平面図。
【図８】第３の変形例を示す平面図。
【図９】メモリセルアレイを示す平面図。
【図１０Ａ】図１乃至図９の構造の製造方法を示す斜視図。
【図１０Ｂ】図１乃至図９の構造の製造方法を示す斜視図。
【図１０Ｃ】図１乃至図９の構造の製造方法を示す斜視図。
【図１０Ｄ】図１乃至図９の構造の製造方法を示す斜視図。
【図１１】第２の実施形態の構造を示す斜視図。
【図１２】図１１の平面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図。
【図１４】図１２のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】図１２のＸＶ−ＸＶ線に沿う断面図。
【図１６】変形例を示す平面図。
【図１７】メモリセルアレイを示す平面図。
【図１８Ａ】図１１乃至図１７の構造の製造方法を示す斜視図。
【図１８Ｂ】図１１乃至図１７の構造の製造方法を示す斜視図。
【図１８Ｃ】図１１乃至図１７の構造の製造方法を示す斜視図。
【図１９】第３の実施形態の構造を示す斜視図。
【図２０】図１９の平面図。
【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】第２及び第３の絶縁層のエッジ位置の範囲を示す断面図。
【図２３】変形例を示す平面図。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】メモリセルアレイを示す平面図。
【図２６Ａ】図１９乃至図２５の構造の製造方法を示す斜視図。
【図２６Ｂ】図１９乃至図２５の構造の製造方法を示す斜視図。
【図２６Ｃ】図１９乃至図２５の構造の製造方法を示す斜視図。
【図２６Ｄ】図１９乃至図２５の構造の製造方法を示す斜視図。
【図２６Ｅ】図１９乃至図２５の構造の製造方法を示す斜視図。
【図２６Ｆ】図１９乃至図２５の構造の製造方法を示す斜視図。
【図２６Ｇ】図１９乃至図２５の構造の製造方法を示す斜視図。
【図２６Ｈ】図１９乃至図２５の構造の製造方法を示す斜視図。
【図２７】第１乃至第３の実施形態の効果を示す図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施形態を説明する。
【００１２】
１．  第１の実施形態
A.  構造  
図１は、不揮発性半導体記憶装置の斜視図、図２は、図１の装置の平面図、図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図、図４は、図２のＩＶ−ＩＶ線に沿う断面図、図５は、図２のＶ−Ｖ線に沿う断面図である。
【００１３】
これらの図において、各要素の形状、寸法、比などは、以下の説明を分かり易くすることを主眼に設定されており、適宜、変更が可能である。
【００１４】
例えば、図４及び図５の断面図においては、ゲート積層構造を明確化するために、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向の間隔を、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向の幅の約４倍に広げている。但し、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向の間隔と幅とを互いに等しく設定することも可能である。
【００１５】
半導体基板１は、例えば、シリコン基板である。第１、第２、第３及び第４のフィン型積層構造９−１，…９−４は、半導体基板１上の絶縁層１ａ上に形成される。
【００１６】
第１乃至第４のフィン型積層構造９−１，…９−４は、それぞれ、半導体基板１上の絶縁層１ａの表面に対して垂直な第１の方向に積み重ねられる第１、第２及び第３のメモリストリング３ａ（ＮＡＮＤａ），３ｂ（ＮＡＮＤｂ），３ｃ（ＮＡＮＤｃ）を有し、半導体基板１上の絶縁層１ａの表面に平行な第２の方向に延びる。
【００１７】
また、第１乃至第４のフィン型積層構造９−１，…９−４は、第１及び第２の方向に垂直な、絶縁層１ａの表面に平行な第３の方向に並んで配置される。
【００１８】
本例では、４つのフィン型積層構造を示すが、これに限られることはない。フィン型積層構造の数は、ｎ（ｎは２以上の自然数）個であればよい。また、本例では、３つのメモリストリングを示すが、これに限られることはない。第１乃至第４のフィン型積層構造９−１，…９−４は、それぞれ、第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有していればよい。
【００１９】
第１乃至第４のフィン型積層構造９−１，…９−４の第２の方向の一端は、第１の部分７ａにより互いに接続される。第１乃至第４のフィン型積層構造９−１，…９−４の第２の方向の他端は、第２の部分７ｂにより互いに接続される。
【００２０】
第１及び第２の部分７ａ，７ｂは、共に、第１乃至第４のフィン型積層構造９−１，…９−４と同じ積層構造を有する。
【００２１】
第１乃至第４のフィン型積層構造９−１，…９−４のうち奇数番目のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１の部分７ａをドレイン領域とし、第２の部分７ｂ側の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃの端部をソース領域とする。
【００２２】
第１乃至第４のフィン型積層構造９−１，…９−４のうち偶数番目のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第２の部分７ｂをドレイン領域とし、第１の部分７ａ側の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃの端部をソース領域とする。
【００２３】
即ち、奇数番目のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１の部分（ドレイン領域）７ａを共有し、偶数番目のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第２の部分（ドレイン領域）７ｂを共有する。
【００２４】
また、奇数番目のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのソース領域は、第２の部分（ドレイン領域）７ｂと絶縁され、偶数番目のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのソース領域は、第１の部分（ドレイン領域）７ａと絶縁される。
【００２５】
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、それぞれ、第２の方向に直列接続される複数のメモリセル、複数のメモリセルのソース側に配置されるソース側セレクトゲートトランジスタ、複数のメモリセルのドレイン側に配置されるドレイン側セレクトゲートトランジスタ、及び、ドレイン側セレクトゲートトランジスタと第１の部分７ａ又は第２の部分７ｂとの間に配置されるアシストゲートトランジスタを備える。
【００２６】
複数のメモリセルは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向にある側面上に配置されるゲート積層構造とを備える。ゲート積層構造は、第１の絶縁層６ａと、電荷蓄積層６ｂと、第２の絶縁層６ｃと、電極層６ｄとを備える。
【００２７】
第１の絶縁層６ａは、ゲート絶縁層（トンネル絶縁層）として機能し、第２の絶縁層６ｃは、電荷蓄積層６ｂと電極層６ｄとの間のリーク電流をブロックするブロック絶縁層として機能する。電極層６ｄは、コントロールゲート電極として機能し、かつ、第１乃至第４のフィン型積層構造９−１，…９−４上を第３の方向に延びるワード線ＷＬ１，…ＷＬ４としても機能する。
【００２８】
本例では、１つのメモリストリングが４つのメモリセルを備える例を示すが、これに限られることはない。１つのメモリストリングを構成するメモリセルの数は、ｋ（ｋは、２以上の自然数）個以上であればよい。この場合、ワード線の数もｋ本となる。
【００２９】
ドレイン側セレクトゲートトランジスタ及びソース側セレクトゲートトランジスタは、複数のメモリセルと同様に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向にある側面上に配置されるゲート積層構造とを備える。ゲート積層構造は、第１の絶縁層６ａと、電荷蓄積層６ｂと、第２の絶縁層６ｃと、電極層６ｄとを備える。
【００３０】
第１の絶縁層６ａは、ゲート絶縁層として機能する。電極層６ｄは、セレクトゲート電極として機能し、かつ、第１乃至第４のフィン型積層構造９−１，…９−４上を第３の方向に延びるセレクトゲート線ＳＧＬ１，ＳＧＬ２としても機能する。
【００３１】
但し、ドレイン側セレクトゲートトランジスタ及びソース側セレクトゲートトランジスタは、複数のメモリセルと異なる構造を有していてもよい。例えば、これらトランジスタは、ゲート絶縁層と、そのゲート絶縁層上のセレクトゲート電極とを備えるＭＩＳ(Metal/Insulator/Semiconductor)構造を有していてもよい。
【００３２】
アシストゲートトランジスタも、複数のメモリセルと同様に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向にある側面上に配置されるゲート積層構造とを備える。ゲート積層構造は、第１の絶縁層６ａと、電荷蓄積層６ｂと、第２の絶縁層６ｃと、電極層６ｄとを備える。
【００３３】
第１の絶縁層６ａは、ゲート絶縁層として機能し、電極層６ｄは、アシストゲート電極ＡＧ１，…ＡＧ４として機能する。
【００３４】
但し、アシストゲートトランジスタも、複数のメモリセルと異なる構造を有していてもよい。例えば、アシストゲートトランジスタは、ゲート絶縁層と、そのゲート絶縁層上のアシストゲート電極とを備えるＭＩＳ構造を有していてもよい。
【００３５】
アシストゲート電極ＡＧ１，…ＡＧ４は、互いに電気的に独立している。そして、アシストゲート電極ＡＧ１，…ＡＧ４は、それぞれ、コンタクトプラグＡＣ１，…ＡＣ４を介して、アシストゲート線ＡＧＬ１，…ＡＧＬ４に接続される。これは、アシストゲートトランジスタに、第１乃至第４のフィン型積層構造９−１，…９−４のうちの１つを選択する機能を持たせるためである。
【００３６】
具体的には、第１及び第２の部分７ａ，７ｂにおいて、例えば、第３の方向の端部は、階段形状を有するため、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の上面が露出している。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）のうち、この上面が露出した部分は、ビット線コンタクトエリアであり、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、それぞれ、独立に、コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３を介して、ビット線ＢＬ１，ＢＬ２，ＢＬ３に接続される。
【００３７】
従って、アシストゲートトランジスタを用いて、第１乃至第４のフィン型積層構造９−１，…９−４のうちの１つを選択することが可能であり、選択された１つのフィン型積層構造内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃに対して読み出し／書き込み／消去を行うことができる。
【００３８】
また、絶縁層２，４（４ａ，４ｂ），５は、半導体層３（３ａ，３ｂ，３ｃ）を互いに分離（isolate）する。
【００３９】
尚、本例では、アシストゲートトランジスタの第１又は第２の部分７ａ，７ｂ側の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域（例えば、Ｎ型拡散層）８が設けられる。この不純物領域８は、第１又は第２の部分７ａ，７ｂの第１乃至第３の半導体層（ビット線コンタクトエリアを含む）３ａ，３ｂ，３ｃ内にも設けられる。
【００４０】
また、アシストゲートトランジスタの複数のメモリセル側の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内にも、不純物領域（例えば、Ｎ型拡散層）８が設けられる。
【００４１】
また、本例では、複数のメモリセル、ドレイン側セレクトゲートトランジスタ、ソース側セレクトゲートトランジスタ、及び、アシストゲートトランジスタは、それぞれ、電極層６ｄが第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向の２つの側面を覆うダブルゲート構造を有するが、これに限定されることはない。
【００４２】
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）をチャネルとする。ここで、１つのメモリストリングは、１つの半導体層をチャネルとするため、１つのフィン型積層構造を構成する半導体層の数を増やし、メモリストリングの数を増やすことは、高集積化にとって望ましい。
【００４３】
また、複数のメモリセル、ドレイン側／ソース側セレクトゲートトランジスタ及びアシストゲートトランジスタに関し、第１の絶縁層６ａ、電荷蓄積層６ｂ、第２の絶縁層６ｃ及び電極層６ｄは、それぞれ、第２の方向に分断されているが、第１の絶縁層６ａ、電荷蓄積層６ｂ及び第２の絶縁層６ｃについては、複数のメモリセル、ドレイン側／ソース側セレクトゲートトランジスタ及びアシストゲートトランジスタの間で一体化（連続）していてもよい。
【００４４】
但し、少なくとも電極層６ｄは、複数のメモリセル、ドレイン側／ソース側セレクトゲートトランジスタ及びアシストゲートトランジスタの間で分断されていることが必要である。
【００４５】
ところで、アシストゲートトランジスタは、奇数番目のフィン型積層構造９−１，９−３においては第１の部分７ａ側の端部に配置され、偶数番目のフィン型積層構造９−２，９−４においては第２の部分７ｂ側の端部に配置される。
【００４６】
即ち、全体としてみると、第１乃至第４のフィン型積層構造９−１，…９−４の第１の部分７ａ側の端部において、アシストゲートトランジスタは、第１乃至第４のフィン型積層構造９−１，…９−４を１つおきに跨いで第３の方向に配置される。同様に、第１乃至第４のフィン型積層構造９−１，…９−４の第２の部分７ｂ側の端部において、アシストゲートトランジスタは、第１乃至第４のフィン型積層構造９−１，…９−４を１つおきに跨いで第３の方向に配置される。
【００４７】
従って、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向のピッチ（又は間隔）を狭めることができ、さらなる高集積化に貢献できる。
【００４８】
また、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのソース領域は、複数のメモリセルの第１又は第２の部分７ａ，７ｂ側の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内の不純物領域（例えば、Ｎ型拡散層）９を備える。ソース領域としての不純物領域９は、コンタクトプラグＳＣを介してソース線ＳＬに接続される。
【００４９】
ここで、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのソース領域は、アシストゲート電極ＡＧ１，…ＡＧ４を第３の方向に結ぶラインよりも複数のメモリセル側に配置される。
【００５０】
従って、アシストゲート電極ＡＧ１，…ＡＧ４のパターニング時に、アシストゲート電極ＡＧ１，ＡＧ３に対して第３の方向に隣接する第２及び第４のフィン型積層構造９−２，９−４内の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）、及び、アシストゲート電極ＡＧ２，ＡＧ４に対して第３の方向に隣接する第１及び第３のフィン型積層構造９−１，９−３内の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）に、それぞれ、ダメージが入ったとしても、そのダメージは、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネル経路（電流経路）から外れているため、読み出し／書き込み／消去動作に悪影響を与えることがない。
【００５１】
以上の効果について、図２７を用いて具体的に説明する。
【００５２】
第１の比較例では、第１乃至第４のフィン型積層構造９−１，…９−４の一端をドレインＤとし、他端をソースＳとする。そして、アシストゲート電極ＡＧ１，…ＡＧ４は、第１乃至第４のフィン型積層構造９−１，…９−４の一端（ドレインＤ）側にまとめて配置され、かつ、第３の方向に一直線に並んで配置される。
【００５３】
この場合、アシストゲート電極ＡＧ１，…ＡＧ４の間隔は、それらをパターニングするために十分なサイズＷ１に確保しなければならないため、第１乃至第４のフィン型積層構造９−１，…９−４の間隔Ｗ２も大きくなる。
【００５４】
第２の比較例では、第１の比較例と同様に、第１乃至第４のフィン型積層構造９−１，…９−４の一端をドレインＤとし、他端をソースＳとする。また、アシストゲート電極ＡＧ１，…ＡＧ４は、第１乃至第４のフィン型積層構造９−１，…９−４の一端（ドレインＤ）側にまとめて配置される。
【００５５】
但し、アシストゲート電極ＡＧ１，ＡＧ３とアシストゲート電極ＡＧ２，ＡＧ４は、第２の方向に一定距離だけシフトされる。即ち、アシストゲート電極ＡＧ１，…ＡＧ４は、第３の方向に千鳥パターン（ジグザグパターン）で配置される。
【００５６】
この場合、アシストゲート電極ＡＧ１，ＡＧ３の間隔Ｗ３を大きくし、かつ、アシストゲート電極ＡＧ２，ＡＧ４の間隔Ｗ３を大きくできる。このため、第１乃至第４のフィン型積層構造９−１，…９−４の間隔Ｗ４を小さくし、高集積化に貢献できる。
【００５７】
しかし、アシストゲート電極ＡＧ１，…ＡＧ４のパターニング時（点線ラインから四角パターンへの変更時）に、第１乃至第４のフィン型積層構造９−１，…９−４にダメージ（×印で示す）が発生する。このダメージは、メモリストリングのドレインＤとソースＳとの間、即ち、メモリストリングのチャネル経路（電流経路）内に発生するため、読み出し／書き込み／消去動作に悪影響を与える。
【００５８】
実施例では、奇数番目のフィン型積層構造９−１，９−３については、第1の部分７ａ側をドレインＤとし、第２の部分７ｂ側をソースＳとし、偶数番目のフィン型積層構造９−２，９−４については、第２の部分７ｂ側をドレインＤとし、第１の部分７ａ側をソースＳとする。即ち、奇数番目のフィン型積層構造９−１，９−３のドレインＤ／ソースＳの位置関係は、偶数番目のフィン型積層構造９−２，９−４のそれと逆になる。
【００５９】
また、ソースＳは、アシストゲート電極ＡＧ１，…ＡＧ４を第３の方向に結ぶラインよりも複数のメモリセル側に配置される。
【００６０】
この場合、アシストゲート電極ＡＧ１，ＡＧ３の間隔Ｗ３を大きくし、かつ、アシストゲート電極ＡＧ２，ＡＧ４の間隔Ｗ３を大きくできる。このため、第１乃至第４のフィン型積層構造９−１，…９−４の間隔Ｗ４を小さくし、高集積化に貢献できる。
【００６１】
また、アシストゲート電極ＡＧ１，…ＡＧ４のパターニング時（点線ラインから四角パターンへの変更時）に、第１乃至第４のフィン型積層構造９−１，…９−４にダメージ（×印で示す）が発生する。しかし、このダメージは、メモリストリングのドレインＤとソースＳとの間以外のエリア、即ち、メモリストリングのチャネル経路（電流経路）以外のエリア内に発生するため、読み出し／書き込み／消去動作に悪影響を与えることがない。
【００６２】
例えば、第１乃至第４のフィン型積層構造９−１，…９−４に発生するダメージ（半導体層内の欠陥）は、メモリストリングのチャネルの寄生抵抗を上げるため、読み出し／書き込み時にチャネルに流れる電流を小さくし、読み出し／書き込み速度を低下させる。しかし、このダメージがメモリストリングのチャネル経路以外にあれば、そのような問題が発生することはない。
【００６３】
B.  材料例  
図１乃至図５のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
【００６４】
例えば、第１の絶縁層２は、酸化シリコン（ＳｉＯ２）により形成される。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、例えば、単結晶シリコン（Ｓｉ）により形成される。第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）は、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。
【００６５】
第２及び第３の絶縁層４（４ａ，４ｂ）は、例えば、酸化シリコン（ＳｉＯ２）により形成される。第４の絶縁層５は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）や、それらが積み重ねられる構造などにより形成される。
【００６６】
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、ＳＯＮＯＳ(silicon/oxide/nitride/oxide/silicon)型を有する。
【００６７】
第１のゲート絶縁層６ａは、ＳｉＯ２とし、電荷蓄積層６ｂは、Ｓｉ３Ｎ４とし、第２のゲート絶縁層６ｃは、Ａｌ２Ｏ３とし、コントロールゲート電極６ｄは、ＮｉＳｉとすることができる。
【００６８】
第１のゲート絶縁層６ａは、酸窒化シリコン、酸化シリコンと窒化シリコンとの積層構造などとしてもよい。また、第１のゲート絶縁層６ａは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。
【００６９】
電荷蓄積層６ｂは、シリコンリッチSiN、シリコンと窒素の組成比ｘ、ｙが任意であるSiｘNｙ、酸窒化シリコン(SiON)、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、及び、ランタン・アルミネート（LaAlO3）のうちの少なくとも１つから構成可能である。
【００７０】
電荷蓄積層６ｂは、シリコンナノ粒子や、金属イオンなどを含んでいてもよい。また、電荷蓄積層６ｂは、不純物が添加されたポリシリコン、メタルなどの導電体から構成してもよい。
【００７１】
第２のゲート絶縁層６ｃは、酸化シリコン（SiO2）、酸窒化シリコン（SiON）、酸化アルミニウム（Al2O3）、酸窒化アルミニウム（AlON）、ハフニア（HfO2）、ハフニウム・アルミネート（HfAlO3）、窒化ハフニア（HfON）、窒化ハフニウム・アルミネート（HfAlON）、ハフニウム・シリケート（HfSiO）、窒化ハフニウム・シリケート（HfSiON）、酸化ランタン（La2O3）、ランタン・アルミネート（LaAlO3）、及び、ランタンアルミシリケート(LaAlSiO)のうちの少なくとも１つから構成可能である。
【００７２】
電極層６ｄは、タンタルナイトライド（TaN）、タンタルカーバイト（TaC）、チタンナイトライド（TiN）などの金属化合物、又は、金属的な電気伝導特性を示す、Ni、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W，Ir、Co、Ti、Er、Pt、Pd、Zr、Gd、Dy、Ho、Er及びこれらのシリサイドから構成可能である。
【００７３】
不純物領域８，９を構成する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【００７４】
コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３，ＡＣ１，…ＡＣ４，ＳＣ、ビット線ＢＬ１ＢＬ２，ＢＬ３、アシストゲート線ＡＧＬ１，…ＡＧＬ４、及び、ソース線ＳＬは、例えば、W、Alなどの金属材料から構成可能である。
【００７５】
コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３，ＡＣ１，…ＡＣ４，ＳＣ、ビット線ＢＬ１ＢＬ２，ＢＬ３、アシストゲート線ＡＧＬ１，…ＡＧＬ４、及び、ソース線ＳＬは、同じ材料から構成可能であるし、異なる材料から構成可能でもある。
【００７６】
ビット線ＢＬ１ＢＬ２，ＢＬ３とアシストゲート線ＡＧＬ１，…ＡＧＬ４は、同じ配線層内に形成可能であるため、同じ材料から構成するのが望ましい。
【００７７】
C.  変形例  
C.-1.  第１の変形例  
図６は、図１乃至図５のデバイス構造の第１の変形例を示している。
【００７８】
ここでは、図１乃至図５と同じ要素には同じ符号を付し、その詳細な説明を省略する。
【００７９】
この変形例の特徴は、第１及び第２の部分７ａ，７ｂの第２の方向の端部に階段形状を有するビット線コンタクトエリアを設けた点にある。
【００８０】
この場合、コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３のサイズや数を調整することにより、コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３から全てのフィン型積層構造（本例では、第１乃至第４のフィン型積層構造９−１，…９−４）までの距離を等しくすることが可能である。このため、読み出し／書き込み／消去動作において、フィン型積層構造間の特性のばらつきをなくすことができる。
【００８１】
C.-2.  第２の変形例  
図７は、図１乃至図５のデバイス構造の第２の変形例を示している。
【００８２】
ここでは、図１乃至図５と同じ要素には同じ符号を付し、その詳細な説明を省略する。
【００８３】
この変形例の特徴は、ソース（コンタクトプラグＳＣ）の位置が、アシストゲート電極ＡＧ１，…ＡＧ４を第３の方向に結ぶラインよりも第１又は第２の部分７ａ，７ｂ側に配置される点にある。
【００８４】
この場合、既に説明したように、メモリストリングのチャネル経路（電流経路）内にダメージが入る可能性がある。しかし、エッチング技術の向上や、エッチング後の処理などのプロセス技術の向上により、半導体層内のダメージを低減できるときは、第２の変形例で示す構造であっても十分に実用可能である。
【００８５】
C.-3.  第３の変形例  
図８は、図１乃至図５のデバイス構造の第３の変形例を示している。
【００８６】
ここでは、図１乃至図５と同じ要素には同じ符号を付し、その詳細な説明を省略する。
【００８７】
この変形例の特徴は、ソース（コンタクトプラグＳＣ）の位置が、アシストゲート電極ＡＧ１，…ＡＧ４を第３の方向に結ぶライン上に配置される点にある。
【００８８】
この場合、例えば、図３から明らかなように、コンタクトプラグＳＣは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を貫通する。即ち、コンタクトプラグＳＣを形成するためのコンタクトホールの開口時に、メモリストリングのチャネル経路（電流経路）内に形成されたダメージが除去される。
【００８９】
従って、読み出し／書き込み／消去動作に悪影響が発生することはなく、第３の変形例で示す構造であっても十分に実用可能である。
【００９０】
D.  メモリセルアレイ構造  
図９は、図１乃至図５のデバイス構造を利用したメモリセルアレイを示している。
【００９１】
ここでは、図１乃至図５と同じ要素には同じ符号を付し、その詳細な説明を省略する。
【００９２】
メモリセルアレイは、図１乃至図５の第１乃至第４のフィン型積層構造９−１，…９−４と同じ構造を有する、第３の方向に並ぶｍ（ｍは、２以上の自然数、例えば、ｍ＝１６，３２，６４…）個のフィン型積層構造を備える。ｍ本のアシストゲート線ＡＧＬ１，…ＡＧＬｍは、ｍ個のフィン型積層構造に対応する。
【００９３】
第１及び第２の部分７ａ，７ｂの第３の方向の両端は、それぞれ、階段形状を有するため、ビット線コンタクトエリアは、第１及び第２の部分７ａ，７ｂの第３の方向の両端にそれぞれ設けられる。但し、第１及び第２の部分７ａ，７ｂの第３の方向の一端のみを階段形状とし、そこにビット線コンタクトエリアを設けることも可能である。
【００９４】
このようなメモリセルアレイ構造において、例えば、第３の方向に並ぶ複数のフィン型積層構造を含むグループを１ブロックと定義する。本例では、２つのブロックＢＫ１，ＢＫ２を示す。
【００９５】
この場合、ブロックＢＫ１内のｍ個のフィン型積層構造は、それぞれ、ビット線ＢＬ１，ＢＬ２，ＢＬ３に接続され、ブロックＢＫ２内のｍ個のフィン型積層構造は、それぞれ、ビット線ＢＬ４，ＢＬ５，ＢＬ６に接続される。また、ｍ本のアシストゲート線ＡＧＬ１，…ＡＧＬｍは、２つのブロックＢＫ１，ＢＫ２に共通に設けられる。
【００９６】
これにより、ブロックＢＫ１内の選択された１つのフィン型積層構造、及び、ブロックＢＫ２内の選択された１つのフィン型積層構造について、同時に、読み出し／書き込み／消去を行うことが可能である。
【００９７】
本例のメモリセルアレイ構造の場合、１ブロック内のメモリストリング数は、（１つのフィン型積層構造内のメモリストリング数）×（カラム数ｍ）となる。従って、大きなメモリ容量を有する三次元積層型半導体メモリを実現できる。
【００９８】
E.  動作  
第１の実施形態（図１乃至図９）の不揮発性半導体記憶装置の動作の例を説明する。
【００９９】
・  書き込み動作の例は、以下の通りである。  
前提として、第１のフィン型積層構造９−１内のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを選択し、これら複数のメモリストリングに対して、同時に、書き込みを実行するものとする。
【０１００】
まず、ビット線ＢＬ１，ＢＬ２，ＢＬ３及びソース線ＳＬに接地電位を印加した状態で、全てのワード線ＷＬ１，…ＷＬ４に第１の正のバイアスを印加する。この時、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルとなる第１乃至第３の半導体層３ａ，３ｂ，３ｃに、Ｎ型不純物の蓄積領域が形成される。
【０１０１】
また、アシストゲート線ＡＧＬ１の電位を、例えば、“Ｈ”にし、第１のフィン型積層構造９−１内のアシストゲートトランジスタをオンにする。尚、アシストゲート線ＡＧＬ２，…ＡＧＬ４の電位は、例えば、“Ｌ”を維持するため、第２乃至第４のフィン型積層構造９−２，…９−４内のアシストゲートトランジスタは、オフである。
【０１０２】
ここで、“Ｈ”とは、トランジスタをオンにするための電位と定義し、“Ｌ”とは、トランジスタをオフにするための電位と定義する。以下、同じ。
【０１０３】
この後、書き込み対象となる選択されたメモリセルのワード線（コントロールゲート電極）ＷＬ-selectに、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬ１，ＢＬ２，ＢＬ３から第１のフィン型積層構造９−１内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルに、プログラムデータ“０”／“１”を転送する。
【０１０４】
第２乃至第４のフィン型積層構造９−２，…９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止(inhibit)される。
【０１０５】
第１のフィン型積層構造９−１内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃでは、アシストゲートトランジスタがオンであるため、プログラムデータ“０”／“１”がチャネルとしての第１乃至第３の半導体層３ａ，３ｂ，３ｃにそれぞれ転送される。
【０１０６】
プログラムデータが“０”のとき、例えば、チャネルは、正の電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されると、容量カップリングによりチャネル電位が少し上昇すると、ドレイン側セレクトゲートトランジスタがカットオフ状態になる。
【０１０７】
従って、プログラムデータ“０”が転送されたメモリストリングでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはない。即ち、書き込みが禁止される（“０”−プログラミング）。
【０１０８】
これに対し、プログラムデータが“１”のとき、例えば、チャネルは、接地電位になる。この状態において、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、ドレイン側セレクトゲートトランジスタがカットオフ状態になることはない。
【０１０９】
従って、プログラムデータ“１”が転送されたメモリストリングでは、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が発生し、電荷蓄積層内に電子が注入される。即ち、書き込みが実行される（“１”−プログラミング）。
【０１１０】
・  消去動作の例は、以下の通りである。  
消去動作は、例えば、選択された１つ以上のフィン型積層構造内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃに対して同時に行うことができる。
【０１１１】
まず、ビット線ＢＬ１，ＢＬ２，ＢＬ３及びソース線ＳＬに接地電位を印加し、セレクトゲート線ＳＧＬ１，ＳＧＬ２及びワード線ＷＬ１，…ＷＬ４に、第１の負のバイアスを印加する。この時、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルとなる第１乃至第３の半導体層３ａ，３ｂ，３ｃに、Ｐ型不純物の蓄積領域が形成される。
【０１１２】
また、消去対象となる選択された１つ以上のフィン型積層構造に対応するアシストゲート線の電位を、例えば、“Ｈ”にし、選択された１つ以上のフィン型積層構造に対応するアシストゲートトランジスタをオンにする。
【０１１３】
そして、全てのワード線ＷＬ１，…ＷＬ４に、第１の負のバイアスよりも大きい第２の負のバイアスを印加する。
【０１１４】
その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、消去に必要な十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
【０１１５】
・  読み出し動作の例は、以下の通りである。  
前提として、第１のフィン型積層構造９−１内のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを選択し、これら複数のメモリストリングに対して、同時に、読み出しを実行するものとする。
【０１１６】
まず、ビット線ＢＬ１，ＢＬ２，ＢＬ３に読み出し回路を接続し、ソース線ＳＬに接地電位を印加する。また、アシストゲート線ＡＧＬ１の電位を、例えば、“Ｈ”にし、第１のフィン型積層構造９−１内のアシストゲートトランジスタをオンにする。尚、アシストゲート線ＡＧＬ２，…ＡＧＬ４の電位は、例えば、“Ｌ”を維持するため、第２乃至第４のフィン型積層構造９−２，…９−４内のアシストゲートトランジスタは、オフである。
【０１１７】
また、セレクトゲート線ＳＧＬ１，ＳＧＬ２及びワード線ＷＬ１，…ＷＬ４に、第１の正のバイアスを印加する。第１の正のバイアスは、例えば、“０”／“１”−データによらず、メモリセルをオン状態にする値とする。
【０１１８】
この後、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃに対して、ソース領域側のメモリセルからドレイン領域側のメモリセルに向かって、順次データの読み出しを行う。
【０１１９】
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
【０１２０】
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬ１，ＢＬ２，ＢＬ３の電位変化や、ビット線ＢＬ１，ＢＬ２，ＢＬ３に流れる電流変化などを検出することにより、読み出しを行うことができる。
【０１２１】
F.  図１乃至図９の構造を製造する方法の例  
図１０Ａ乃至図１０Ｄは、図１乃至図９の構造を製造する方法を示している。
【０１２２】
まず、図１０Ａに示すように、階段形状のビット線コンタクトエリア１０と、第１乃至第４のフィン型積層構造９−１，…９−４と、第1及び第２の部分７ａ，７ｂとを形成する。
【０１２３】
階段形状のビット線コンタクトエリア１０は、例えば、以下のようにして形成される。
【０１２４】
まず、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に、素子分離絶縁層１ａ及び第１の絶縁層２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａを形成する。
【０１２５】
そして、ＰＥＰ（Photo Engraving Process）により、第１の半導体層３ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第１の半導体層３ａ内に不純物領域を形成する。この後、レジストパターンは、除去される。
【０１２６】
また、ＰＥＰにより、再び、第１の半導体層３ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥ(Reactive Ion Etching)を行い、第１の半導体層３ａ及び第１の絶縁層２をパターニングする。この後、レジストパターンは、除去される。
【０１２７】
次に、第１の半導体層３ａ上に第２の絶縁層４ａ及び第２の半導体層３ｂを形成する。また、ＰＥＰにより、第２の半導体層３ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第２の半導体層３ｂ内に不純物領域を形成する。この後、レジストパターンは、除去される。
【０１２８】
また、ＰＥＰにより、再び、第２の半導体層３ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の半導体層３ｂ及び第２の絶縁層４ａをパターニングする。この後、レジストパターンは、除去される。
【０１２９】
次に、第２の半導体層３ｂ上に第３の絶縁層４ｂ及び第３の半導体層３ｃを形成する。また、ＰＥＰにより、第３の半導体層３ｃ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第３の半導体層３ｃ内に不純物領域を形成する。この後、レジストパターンは、除去される。
【０１３０】
また、ＰＥＰにより、再び、第３の半導体層３ｃ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の半導体層３ｃ及び第３の絶縁層４ｂをパターニングする。この後、レジストパターンは、除去される。
【０１３１】
最後に、第３の半導体層３ｃ上に第４の絶縁層５を形成する。また、ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５をパターニングする。この後、レジストパターンは、除去される。
【０１３２】
以上の工程により、第３の方向の端部に階段形状のビット線コンタクトエリア１０が形成される。
【０１３３】
次に、第１乃至第４のフィン型積層構造９−１，…９−４と、第１及び第２の部分７ａ，７ｂとを得るためのエッチングを実行する。
【０１３４】
即ち、ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第1の半導体層３ａ、及び、第１の絶縁層２をそれぞれパターニングする。
【０１３５】
その結果、半導体基板１上の素子分離絶縁層１ａ上には、第１乃至第４のフィン型積層構造９−１，…９−４並びに第１及び第２の部分７ａ，７ｂがそれぞれ形成される。この後、レジストパターンは、除去される。
【０１３６】
次に、図１０Ｂに示すように、ゲート積層構造を形成する。ゲート積層構造は、例えば、第１の絶縁層、電荷蓄積層、第２の絶縁層、及び、電極層を備える。
【０１３７】
そして、このゲート積層構造上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、ワード線ＷＬ１，…ＷＬ４、セレクトゲート線ＳＧＬ１，ＳＧＬ２、及び、アシストゲート電極ＡＧを形成する。この後、レジストパターンは、除去される。
【０１３８】
但し、この時点で、アシストゲート電極ＡＧは、第１乃至第４のフィン型積層構造９−１，…９−４に跨って配置されている。
【０１３９】
そこで、図１０Ｃに示すように、再び、ゲート積層構造上にレジストパターンを形成し、このレジストパターンをマスクにして、図１０Ｂのアシストゲート電極ＡＧのエッチングを行うことにより、第１乃至第４のフィン型積層構造９−１，…９−４のアシストゲート電極ＡＧ１，…ＡＧ４をそれぞれ電気的に独立させる。この後、レジストパターンは、除去される。
【０１４０】
尚、本例では、アシストゲート電極ＡＧ１，…ＡＧ４のパターニングを２回のエッチングにより行っているが、例えば、図１０Ｂの工程における１回のエッチングにより、第１乃至第４のフィン型積層構造９−１，…９−４のアシストゲート電極ＡＧ１，…ＡＧ４をそれぞれ電気的に独立させることも可能である。
【０１４１】
また、図１０Ａ乃至図１０ＣにおけるＰＥＰ工程前に、ＣＭＰ(Chemical Mechanical Polishing)を行うことにより、その下地を平坦化しておくことも可能である。その際、図１０Ａにおいては、ＣＭＰ前に、例えば、ＳｉＯ２などの絶縁膜を堆積してもよい。
【０１４２】
次に、図１０Ｄに示すように、ビット線コンタクトエリア１０における第１乃至第３の半導体層３ａ，３ｂ，３ｃ上にコンタクトプラグＢＣ１，ＢＣ２，ＢＣ３を形成し、アシストゲート電極ＡＧ１，…ＡＧ４上にコンタクトプラグＡＣ１，…ＡＣ４を形成し、ソース領域上にコンタクトプラグＳＣを形成する。
【０１４３】
そして、コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３上にビット線ＢＬ１，ＢＬ２，ＢＬ３を形成し、コンタクトプラグＡＣ１，…ＡＣ４上にアシストゲート線ＡＧＬ１，…ＡＧＬ４を形成し、コンタクトプラグＳＣ上にソース線ＳＬを形成する。
【０１４４】
以上の工程により、図１乃至図９の構造が完成する。
【０１４５】
G.  まとめ  
第１の実施形態によれば、隣接する２つのフィン型積層構造が第１及び第２の部分により互いに結合される。また、２つのフィン型積層構造のうちの１つは、第１の部分をドレイン領域とし、他の１つは、第２の部分をドレイン領域とする。即ち、メモリストリングの向き（ソース／ドレイン領域の位置関係）が、奇数番目のフィン型積層構造と偶数番目のフィン型積層構造とで異なる。
【０１４６】
これにより、アシストゲート電極のピッチを広げ、フィン型積層構造のピッチを狭めることが可能になり、不揮発性半導体記憶装置の高集積化を実現できる。また、アシストゲート電極の加工が容易となるため、高信頼性にも貢献できる。さらに、２つのフィン型積層構造のうちの１つのソース領域の位置を、２つのフィン型積層構造のうちの他の１つのアシストゲート電極の位置と同じ又はそれよりも複数のメモリセル側に配置することにより、さらなる高信頼性を図ることができる。
【０１４７】
２．  第２の実施形態
A.  構造  
図１１は、不揮発性半導体記憶装置の斜視図、図１２は、図１１の装置の平面図、図１３は、図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面図、図１４は、図１２のＸＩＶ−ＸＩＶ線に沿う断面図、図１５は、図１２のＸＶ−ＸＶ線に沿う断面図である。
【０１４８】
これらの図において、各要素の形状、寸法、比などは、以下の説明を分かり易くすることを主眼に設定されており、適宜、変更が可能である。
【０１４９】
例えば、図１４及び図１５の断面図においては、ゲート積層構造を明確化するために、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向の間隔を、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向の幅の約４倍に広げている。但し、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向の間隔と幅とを互いに等しく設定することも可能である。
【０１５０】
第２の実施形態の構造（図１１乃至図１５）は、第１の実施形態（図１乃至図５）の構造の変形例である。そこで、第２の実施形態において、第１の実施形態と同じ要素には同じ符号を付すことにより、その詳細な説明を省略する。
【０１５１】
第２の実施形態の構造の特徴は、奇数番目のフィン型積層構造９−１，９−３の第２の方向の他端が第２の部分７ｂから離れ、偶数番目のフィン型積層構造９−２，９−４の第２の方向の他端が第１の部分７ａから離れている点にある。
【０１５２】
即ち、奇数番目のフィン型積層構造９−１，９−３内のアシストゲート電極ＡＧ１，ＡＧ３を結ぶライン上には、偶数番目のフィン型積層構造９−２，９−４が存在しない。また、偶数番目のフィン型積層構造９−２，９−４内のアシストゲート電極ＡＧ２，ＡＧ４を結ぶライン上には、奇数番目のフィン型積層構造９−１，９−３が存在しない。
【０１５３】
この構造により、奇数番目のフィン型積層構造９−１，９−３の第２の方向の他端にあるソース領域と、偶数番目のフィン型積層構造９−２，９−４のドレイン領域である第２の部分７ｂとを完全に絶縁することができ、両者の間に意図しない電流経路（リーク電流）が発生することを防止できる。
【０１５４】
同様に、偶数番目のフィン型積層構造９−２，９−４の第２の方向の他端にあるソース領域と、奇数番目のフィン型積層構造９−１，９−３のドレイン領域である第１の部分７ａとを完全に絶縁することができ、両者の間に意図しない電流経路（リーク電流）が発生することを防止できる。
【０１５５】
第２の実施形態の構造によれば、リーク電流による読み出し／書き込み／消去時の誤動作を防止することができ、さらなる高信頼性を実現できる。
【０１５６】
B.  材料例  
図１１乃至図１５のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。  
材料例については、第１の実施形態と同じであるため、ここでの説明は省略する。
【０１５７】
C.  変形例  
図１６は、図１１乃至図１５のデバイス構造の変形例を示している。ここでは、図１１乃至図１５と同じ要素には同じ符号を付し、その詳細な説明を省略する。
【０１５８】
この変形例の特徴は、第１及び第２の部分７ａ，７ｂの第２の方向の端部に階段形状を有するビット線コンタクトエリアを設けた点にある。
【０１５９】
この場合、コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３のサイズや数を調整することにより、コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３から全てのフィン型積層構造（本例では、第１乃至第４のフィン型積層構造９−１，…９−４）までの距離を等しくすることが可能である。このため、読み出し／書き込み／消去動作において、フィン型積層構造間の特性のばらつきをなくすことができる。
【０１６０】
D.  メモリセルアレイ構造  
図１７は、図１１乃至図１５のデバイス構造を利用したメモリセルアレイを示している。ここでは、図１１乃至図１５と同じ要素には同じ符号を付し、その詳細な説明を省略する。
【０１６１】
メモリセルアレイは、図１１乃至図１５の第１乃至第４のフィン型積層構造９−１，…９−４と同じ構造を有する、第３の方向に並ぶｍ（ｍは、２以上の自然数、例えば、ｍ＝１６，３２，６４…）個のフィン型積層構造を備える。ｍ本のアシストゲート線ＡＧＬ１，…ＡＧＬｍは、ｍ個のフィン型積層構造に対応する。
【０１６２】
第１及び第２の部分７ａ，７ｂの第３の方向の両端は、それぞれ、階段形状を有するため、ビット線コンタクトエリアは、第１及び第２の部分７ａ，７ｂの第３の方向の両端にそれぞれ設けられる。但し、第１及び第２の部分７ａ，７ｂの第３の方向の一端のみを階段形状とし、そこにビット線コンタクトエリアを設けることも可能である。
【０１６３】
このようなメモリセルアレイ構造において、例えば、第３の方向に並ぶ複数のフィン型積層構造を含むグループを１ブロックと定義する。本例では、２つのブロックＢＫ１，ＢＫ２を示す。
【０１６４】
この場合、ブロックＢＫ１内のｍ個のフィン型積層構造は、それぞれ、ビット線ＢＬ１，ＢＬ２，ＢＬ３に接続され、ブロックＢＫ２内のｍ個のフィン型積層構造は、それぞれ、ビット線ＢＬ４，ＢＬ５，ＢＬ６に接続される。また、ｍ本のアシストゲート線ＡＧＬ１，…ＡＧＬｍは、２つのブロックＢＫ１，ＢＫ２に共通に設けられる。
【０１６５】
これにより、ブロックＢＫ１内の選択された１つのフィン型積層構造、及び、ブロックＢＫ２内の選択された１つのフィン型積層構造について、同時に、読み出し／書き込み／消去を行うことが可能である。
【０１６６】
本例のメモリセルアレイ構造の場合、１ブロック内のメモリストリング数は、（１つのフィン型積層構造内のメモリストリング数）×（カラム数ｍ）となる。従って、大きなメモリ容量を有する三次元積層型半導体メモリを実現できる。
【０１６７】
E.  動作  
第２の実施形態（図１１乃至図１９）の不揮発性半導体記憶装置の動作は、第１の実施形態と同じであるため、ここでの説明は省略する。
【０１６８】
F.  図１１乃至図１７の構造を製造する方法の例  
図１８Ａ乃至図１８Ｃは、図１１乃至図１７の構造を製造する方法を示している。
【０１６９】
まず、図１８Ａに示すように、階段形状のビット線コンタクトエリア１０と、第１乃至第４のフィン型積層構造９−１，…９−４と、第1及び第２の部分７ａ，７ｂとを形成する。
【０１７０】
階段形状のビット線コンタクトエリア１０の製造方法は、例えば、第１の実施形態と同じプロセスにより形成できるため、ここでの説明は省略する。その結果、ビット線コンタクトエリア１０を含む積層構造が形成される。
【０１７１】
ビット線コンタクトエリア１０を含む積層構造は、半導体基板１と、半導体基板１上の素子分離絶縁層１ａ及び第１の絶縁層２と、第１の絶縁層２上の第１の半導体層３ａと、第１の半導体層３ａ上の第２の絶縁層４ａと、第２の絶縁層４ａ上の第２の半導体層３ｂと、第２の半導体層３ｂ上の第３の絶縁層４ｂと、第３の絶縁層４ｂ上の第３の半導体層３ｃと、第３の半導体層３ｃ上の第４の絶縁層５とを備える。
【０１７２】
次に、ビット線コンタクトエリア１０を含む積層構造をパターニングし、第１乃至第４のフィン型積層構造９−１，…９−４並びに第１及び第２の部分７ａ，７ｂを形成する。
【０１７３】
即ち、ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第1の半導体層３ａ、及び、第１の絶縁層２をそれぞれパターニングする。
【０１７４】
その結果、半導体基板１上の素子分離絶縁層１ａ上には、第１乃至第４のフィン型積層構造９−１，…９−４並びに第１及び第２の部分７ａ，７ｂがそれぞれ形成される。この後、レジストパターンは、除去される。
【０１７５】
次に、ゲート積層構造を形成する。ゲート積層構造は、例えば、第１の絶縁層、電荷蓄積層、第２の絶縁層、及び、電極層を備える。
【０１７６】
そして、このゲート積層構造上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、ワード線ＷＬ１，…ＷＬ４、セレクトゲート線ＳＧＬ１，ＳＧＬ２、及び、アシストゲート電極ＡＧを形成する。この後、レジストパターンは、除去される。
【０１７７】
但し、この時点で、アシストゲート電極ＡＧは、第１乃至第４のフィン型積層構造９−１，…９−４に跨って配置されている。
【０１７８】
そこで、図１８Ｂに示すように、再び、ゲート積層構造上にレジストパターンを形成し、このレジストパターンをマスクにして、図１８Ａのアシストゲート電極ＡＧのエッチングを行うことにより、第１乃至第４のフィン型積層構造９−１，…９−４のアシストゲート電極ＡＧ１，…ＡＧ４をそれぞれ電気的に独立させる。
【０１７９】
この時、同時に、第１乃至第４のフィン型積層構造９−１，…９−４のうち奇数番目のフィン型積層構造９−１，９−３の第２の方向の他端と第２の部分７ｂとを切断し、第１乃至第４のフィン型積層構造９−１，…９−４のうち偶数番目のフィン型積層構造９−２，９−４の第２の方向の他端と第１の部分７ａとを切断する。
【０１８０】
この後、レジストパターンは、除去される。
【０１８１】
尚、本例では、アシストゲート電極ＡＧ１，…ＡＧ４のパターニングを２回のエッチングにより行っているが、例えば、図１８Ａの工程における１回のエッチングにより、第１乃至第４のフィン型積層構造９−１，…９−４のアシストゲート電極ＡＧ１，…ＡＧ４をそれぞれ電気的に独立させると共に、第１乃至第４のフィン型積層構造９−１，…９−４の第２の方向の他端をそれぞれ切断することも可能である。
【０１８２】
また、図１８Ａ及び図１８ＢにおけるＰＥＰ工程前にＣＭＰを行うことにより、その下地を平坦化しておくことも可能である。
【０１８３】
次に、図１８Ｃに示すように、ビット線コンタクトエリア１０における第１乃至第３の半導体層３ａ，３ｂ，３ｃ上にコンタクトプラグＢＣ１，ＢＣ２，ＢＣ３を形成し、アシストゲート電極ＡＧ１，…ＡＧ４上にコンタクトプラグＡＣ１，…ＡＣ４を形成し、ソース領域上にコンタクトプラグＳＣを形成する。
【０１８４】
そして、コンタクトプラグＢＣ１，ＢＣ２，ＢＣ３上にビット線ＢＬ１，ＢＬ２，ＢＬ３を形成し、コンタクトプラグＡＣ１，…ＡＣ４上にアシストゲート線ＡＧＬ１，…ＡＧＬ４を形成し、コンタクトプラグＳＣ上にソース線ＳＬを形成する。
【０１８５】
以上の工程により、図１１乃至図１７の構造が完成する。
【０１８６】
G.  まとめ  
第２の実施形態によれば、第１の実施形態と同じ効果を得ることができる。
【０１８７】
また、奇数番目のフィン型積層構造の第２の方向の他端（ソース領域）が、第２の部分（偶数番目のフィン型積層構造のドレイン領域）から離れ、偶数番目のフィン型積層構造の第２の方向の他端（ソース領域）が、第１の部分（奇数番目のフィン型積層構造のドレイン領域）から離れている。
【０１８８】
従って、奇数番目のフィン型積層構造のソース領域と偶数番目のフィン型積層構造のドレイン領域との間に流れるリーク電流、及び、偶数番目のフィン型積層構造のソース領域と奇数番目のフィン型積層構造のドレイン領域との間に流れるリーク電流を防止し、読み出し／書き込み／消去時の誤動作をなくして、さらなる高信頼性を図ることができる。
【０１８９】
３．  第３の実施形態
A.  構造  
図１９は、不揮発性半導体記憶装置の斜視図、図２０は、図１９の装置の平面図、図２１は、図２０のＸＸＩ−ＸＸＩ線に沿う断面図である。
【０１９０】
これらの図において、各要素の形状、寸法、比などは、以下の説明を分かり易くすることを主眼に設定されており、適宜、変更が可能である。
【０１９１】
第３の実施形態は、第１及び第２の実施形態の変形例である。即ち、第３の実施形態は、第１又は第２の実施形態を基本構造とし、この基本構造の一部を変更したものである。以下では、説明の重複を防ぐため、第２の実施形態を基本構造とした場合の例について説明するが、当然に、第１の実施形態を基本構造とすることも可能である。
【０１９２】
半導体基板１は、例えば、シリコン基板である。第１、第２、第３及び第４のフィン型積層構造９−１，…９−４は、半導体基板１上の絶縁層１ａ上に形成される。
【０１９３】
第１乃至第４のフィン型積層構造９−１，…９−４は、それぞれ、半導体基板１上の絶縁層１ａの表面に対して垂直な第１の方向に積み重ねられる第１、第２及び第３のメモリストリング３ａ（ＮＡＮＤａ），３ｂ（ＮＡＮＤｂ），３ｃ（ＮＡＮＤｃ）を有し、半導体基板１上の絶縁層１ａの表面に平行な第２の方向に延びる。
【０１９４】
また、第１乃至第４のフィン型積層構造９−１，…９−４は、第１及び第２の方向に垂直な、絶縁層１ａの表面に平行な第３の方向に並んで配置される。
【０１９５】
本例では、４つのフィン型積層構造を示すが、これに限られることはない。フィン型積層構造の数は、ｎ（ｎは２以上の自然数）個であればよい。また、本例では、３つのメモリストリングを示すが、これに限られることはない。第１乃至第４のフィン型積層構造９−１，…９−４は、それぞれ、第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有していればよい。
【０１９６】
第１乃至第４のフィン型積層構造９−１，…９−４のうち奇数番目のフィン型積層構造９−１，９−３の第２の方向の一端は、第１の部分７ａにより互いに接続される。これら奇数番目のフィン型積層構造９−１，９−３の第２の方向の他端は、第２の部分７ｂから離れている。
【０１９７】
また、第１乃至第４のフィン型積層構造９−１，…９−４のうち偶数番目のフィン型積層構造９−２，９−４の第２の方向の一端は、第２の部分７ｂにより互いに接続される。これら偶数番目のフィン型積層構造９−２，９−４の第２の方向の他端は、第１の部分７ａから離れている。
【０１９８】
第１及び第２の部分７ａ，７ｂは、共に、第１乃至第４のフィン型積層構造９−１，…９−４と同じ積層構造を有する。
【０１９９】
さらに、第１の部分７ａは、その第３の方向の端部に、奇数番目のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを互いに接続する第１の共有半導体１４と、第１の共有半導体１４に接続されるコンタクトプラグ（ドレイン電極）ＢＣ１とを有する。
【０２００】
同様に、第２の部分７ｂは、その第３の方向の端部に、偶数番目のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを互いに接続する第２の共有半導体１４と、第２の共有半導体１４に接続されるコンタクトプラグ（ドレイン電極）ＢＣ１とを有する。
【０２０１】
奇数番目のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１の部分７ａをドレイン領域とし、第２の部分７ｂ側の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃの端部をソース領域とする。
【０２０２】
偶数番目のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第２の部分７ｂをドレイン領域とし、第１の部分７ａ側の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃの端部をソース領域とする。
【０２０３】
即ち、奇数番目のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１の部分（ドレイン領域）７ａを共有し、偶数番目のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第２の部分（ドレイン領域）７ｂを共有する。
【０２０４】
また、奇数番目のフィン型積層構造９−１，９−３内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのソース領域は、第２の部分（ドレイン領域）７ｂと絶縁され、偶数番目のフィン型積層構造９−２，９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのソース領域は、第１の部分（ドレイン領域）７ａと絶縁される。
【０２０５】
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、それぞれ、第２の方向に直列接続される複数のメモリセル、複数のメモリセルのソース側に配置されるソース側セレクトゲートトランジスタ、複数のメモリセルのドレイン側に配置されるドレイン側セレクトゲートトランジスタ、及び、ドレイン側セレクトゲートトランジスタと第１の部分７ａ又は第２の部分７ｂとの間に配置されるアシストゲートトランジスタを備える。
【０２０６】
複数のメモリセルは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向にある側面上に配置されるゲート積層構造とを備える。ゲート積層構造は、第１の絶縁層６ａと、電荷蓄積層６ｂと、第２の絶縁層６ｃと、電極層６ｄとを備える。
【０２０７】
第１の絶縁層６ａは、ゲート絶縁層（トンネル絶縁層）として機能し、第２の絶縁層６ｃは、電荷蓄積層６ｂと電極層６ｄとの間のリーク電流をブロックするブロック絶縁層として機能する。電極層６ｄは、コントロールゲート電極として機能し、かつ、第１乃至第４のフィン型積層構造９−１，…９−４上を第３の方向に延びるワード線ＷＬ１，…ＷＬ４としても機能する。
【０２０８】
本例では、１つのメモリストリングが４つのメモリセルを備える例を示すが、これに限られることはない。１つのメモリストリングを構成するメモリセルの数は、ｋ（ｋは、２以上の自然数）個以上であればよい。この場合、ワード線の数もｋ本となる。
【０２０９】
ドレイン側セレクトゲートトランジスタ及びソース側セレクトゲートトランジスタは、複数のメモリセルと同様に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向にある側面上に配置されるゲート積層構造とを備える。ゲート積層構造は、第１の絶縁層６ａと、電荷蓄積層６ｂと、第２の絶縁層６ｃと、電極層６ｄとを備える。
【０２１０】
第１の絶縁層６ａは、ゲート絶縁層として機能する。電極層６ｄは、セレクトゲート電極として機能し、かつ、第１乃至第４のフィン型積層構造９−１，…９−４上を第３の方向に延びるセレクトゲート線ＳＧＬ１，ＳＧＬ２としても機能する。
【０２１１】
但し、ドレイン側セレクトゲートトランジスタ及びソース側セレクトゲートトランジスタは、複数のメモリセルと異なる構造を有していてもよい。例えば、これらトランジスタは、ゲート絶縁層と、そのゲート絶縁層上のセレクトゲート電極とを備えるＭＩＳ構造を有していてもよい。
【０２１２】
また、本例では、ドレイン側セレクトゲートトランジスタは、常にオンにしておくことも可能である。なぜなら、第１及び第２の部分７ａ，７ｂに、第１乃至第３のレイヤーセレクトトランジスタを備えているからである。第１乃至第３のレイヤーセレクトトランジスタについては、後に詳述する。
【０２１３】
アシストゲートトランジスタも、複数のメモリセルと同様に、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）と、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向にある側面上に配置されるゲート積層構造とを備える。ゲート積層構造は、第１の絶縁層６ａと、電荷蓄積層６ｂと、第２の絶縁層６ｃと、電極層６ｄとを備える。
【０２１４】
第１の絶縁層６ａは、ゲート絶縁層として機能し、電極層６ｄは、アシストゲート電極ＡＧ１，…ＡＧ４として機能する。
【０２１５】
但し、アシストゲートトランジスタも、複数のメモリセルと異なる構造を有していてもよい。例えば、アシストゲートトランジスタは、ゲート絶縁層と、そのゲート絶縁層上のアシストゲート電極とを備えるＭＩＳ構造を有していてもよい。
【０２１６】
アシストゲート電極ＡＧ１，…ＡＧ４は、互いに電気的に独立している。そして、アシストゲート電極ＡＧ１，…ＡＧ４は、それぞれ、コンタクトプラグＡＣ１，…ＡＣ４を介して、アシストゲート線ＡＧＬ１，…ＡＧＬ４に接続される。これは、アシストゲートトランジスタに、第１乃至第４のフィン型積層構造９−１，…９−４のうちの１つを選択する機能を持たせるためである。
【０２１７】
具体的には、第１及び第２の部分７ａ，７ｂにおいて、例えば、第３の方向の端部には、第１乃至第３のレイヤーセレクトトランジスタが形成されるため、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのうちの１つを選択可能である。
【０２１８】
従って、アシストゲートトランジスタを用いて、さらに、第１乃至第４のフィン型積層構造９−１，…９−４のうちの１つを選択し、その選択された１つのフィン型積層構造内の選択された１つのメモリストリングに対して読み出し／書き込み／消去を行うことができる。
【０２１９】
また、絶縁層２，４（４ａ，４ｂ），５は、半導体層３（３ａ，３ｂ，３ｃ）を互いに分離（isolate）する。
【０２２０】
尚、本例では、アシストゲートトランジスタの第１又は第２の部分７ａ，７ｂ側の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内に不純物領域（例えば、Ｎ型拡散層）８が設けられる。この不純物領域８は、第１又は第２の部分７ａ，７ｂの第１乃至第３の半導体層（ビット線コンタクトエリアを含む）３ａ，３ｂ，３ｃ内にも設けられる。
【０２２１】
また、アシストゲートトランジスタの複数のメモリセル側の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内にも、不純物領域（例えば、Ｎ型拡散層）８が設けられる。
【０２２２】
また、本例では、複数のメモリセル、ドレイン側セレクトゲートトランジスタ、ソース側セレクトゲートトランジスタ、及び、アシストゲートトランジスタは、それぞれ、電極層６ｄが第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）の第３の方向の２つの側面を覆うダブルゲート構造を有するが、これに限定されることはない。
【０２２３】
第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃは、第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）をチャネルとする。ここで、１つのメモリストリングは、１つの半導体層をチャネルとするため、１つのフィン型積層構造を構成する半導体層の数を増やし、メモリストリングの数を増やすことは、高集積化にとって望ましい。
【０２２４】
また、複数のメモリセル、ドレイン側／ソース側セレクトゲートトランジスタ及びアシストゲートトランジスタに関し、第１の絶縁層６ａ、電荷蓄積層６ｂ、第２の絶縁層６ｃ及び電極層６ｄは、それぞれ、第２の方向に分断されているが、第１の絶縁層６ａ、電荷蓄積層６ｂ及び第２の絶縁層６ｃについては、複数のメモリセル、ドレイン側／ソース側セレクトゲートトランジスタ及びアシストゲートトランジスタの間で一体化（連続）していてもよい。
【０２２５】
但し、少なくとも電極層６ｄは、複数のメモリセル、ドレイン側／ソース側セレクトゲートトランジスタ及びアシストゲートトランジスタの間で分断されていることが必要である。
【０２２６】
ところで、アシストゲートトランジスタは、奇数番目のフィン型積層構造９−１，９−３においては第１の部分７ａ側の端部に配置され、偶数番目のフィン型積層構造９−２，９−４においては第２の部分７ｂ側の端部に配置される。
【０２２７】
即ち、全体としてみると、第１乃至第４のフィン型積層構造９−１，…９−４の第１の部分７ａ側の端部において、アシストゲートトランジスタは、第１乃至第４のフィン型積層構造９−１，…９−４を１つおきに跨いで第３の方向に配置される。同様に、第１乃至第４のフィン型積層構造９−１，…９−４の第２の部分７ｂ側の端部において、アシストゲートトランジスタは、第１乃至第４のフィン型積層構造９−１，…９−４を１つおきに跨いで第３の方向に配置される。
【０２２８】
従って、第１乃至第４のフィン型積層構造９−１，…９−４の第３の方向のピッチ（又は間隔）を狭めることができ、さらなる高集積化に貢献できる。
【０２２９】
また、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのソース領域は、複数のメモリセルの第１又は第２の部分７ａ，７ｂ側の第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）内の不純物領域（例えば、Ｎ型拡散層）９を備える。ソース領域としての不純物領域９は、コンタクトプラグＳＣを介してソース線ＳＬに接続される。
【０２３０】
ここで、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのソース領域は、アシストゲート電極ＡＧ１，…ＡＧ４を第３の方向に結ぶラインよりも複数のメモリセル側に配置される。
【０２３１】
第１及び第２の部分７ａ，７ｂの第３の方向の端部には、それぞれ、コンタクトプラグ（ドレイン電極）ＢＣ１側から順に、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃが形成される。
【０２３２】
ここで、レイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃの数は、メモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃの数に等しい。一般化すると、第１乃至第４のフィン型積層構造９−１，…９−４が第１乃至第ｉのメモリストリング（ｉは、２以上の自然数）を有しているとき、第１乃至第４のフィン型積層構造９−１，…９−４は、第１乃至第ｉのレイヤーセレクトトランジスタを有する。
【０２３３】
第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃは、複数のメモリセルと同様に、第２の方向に第１乃至第３の半導体層３（３ａ，３ｂ，３ｃ）を跨ぐゲート積層構造を有する。ゲート積層構造は、第１の絶縁層６ａと、電荷蓄積層６ｂと、第２の絶縁層６ｃと、電極層６ｄとを備える。
【０２３４】
第１の絶縁層６ａは、ゲート絶縁層として機能し、電極層６ｄは、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２，ＬＧ３として機能する。
【０２３５】
但し、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃは、複数のメモリセルと異なる構造を有していてもよい。例えば、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃは、ゲート絶縁層と、そのゲート絶縁層上のレイヤーセレクトゲート電極とを備えるＭＩＳ構造を有していてもよい。
【０２３６】
レイヤーセレクトゲート電極ＬＧ１，ＬＧ２，ＬＧ３は、互いに電気的に独立している。そして、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２，ＬＧ３は、それぞれ、コンタクトプラグＬＣ１，ＬＣ２，ＬＣ３を介して、レイヤーセレクトゲート線ＬＧＬ１，ＬＧＬ２，ＬＧＬ３に接続される。これは、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃに、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのうちの１つを選択する機能を持たせるためである。
【０２３７】
本例では、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２，ＬＧ３は、第１及び第２の部分７ａ，７ｂ内の第１乃至第３の半導体層３ａ，３ｂ，３ｃの第２の方向に対向する２つの側面を覆っている。即ち、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃは、ダブルゲート構造を有する。
【０２３８】
ここで、第１及び第２の部分７ａ，７ｂ内の第２及び第３の絶縁層４（４ａ，４ｂ）のビット線コンタクトエリア１０側のエッジの位置について説明する。
【０２３９】
第２の絶縁層４ａのビット線コンタクトエリア１０側のエッジは、レイヤーセレクトゲート電極ＬＧ１のビット線コンタクトエリア１０側とは反対側のエッジと同じ又はそれよりもビット線コンタクトエリア１０側に位置する。
【０２４０】
例えば、図２２に示すように、第２の絶縁層４ａのビット線コンタクトエリア１０側のエッジは、ａ点又はそれよりもビット線コンタクトエリア１０側に位置する。
【０２４１】
第３の絶縁層４ｂのビット線コンタクトエリア１０側のエッジは、レイヤーセレクトゲート電極ＬＧ２のビット線コンタクトエリア１０側とは反対側のエッジと同じ又はそれよりもビット線コンタクトエリア１０側に位置する。
【０２４２】
例えば、図２２に示すように、第３の絶縁層４ｂのビット線コンタクトエリア１０側のエッジは、ｂ点又はそれよりもビット線コンタクトエリア１０側に位置する。
【０２４３】
第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃの閾値状態について説明する。
【０２４４】
ビット線コンタクトエリア１０に最も近い第１のレイヤーセレクトトランジスタＴａは、最下層である第１の半導体層３ａにおいて、レイヤーセレクトゲート電極ＬＧ１に印加される電圧範囲内で常にオン状態である（制御不可能状態）。
【０２４５】
ここでの常にオン状態は、第１のレイヤーセレクトトランジスタＴａのチャネルとしての第１の半導体層３ａ内に不純物領域１３ａを設けることにより実現する。
【０２４６】
その他の第２及び第３の半導体層３ｂ、３ｃにおいては、第１のレイヤーセレクトトランジスタＴａは、レイヤーセレクトゲート電極ＬＧ１に印加される電圧範囲内でオン／オフ制御される。
【０２４７】
第２のレイヤーセレクトトランジスタＴｂは、中間層である第２の半導体層３ｂにおいて、レイヤーセレクトゲート電極ＬＧ２に印加される電圧範囲内で常にオン状態である（制御不可能状態）。
【０２４８】
ここでの常にオン状態は、第２のレイヤーセレクトトランジスタＴｂのチャネルとしての第２の半導体層３ｂ内に不純物領域１３ｂを設けることにより実現する。
【０２４９】
その他の第１及び第３の半導体層３ａ、３ｃにおいては、第２のレイヤーセレクトトランジスタＴｂは、レイヤーセレクトゲート電極ＬＧ２に印加される電圧範囲内でオン／オフ制御される。
【０２５０】
ビット線コンタクトエリア１０から最も遠い第３のレイヤーセレクトトランジスタＴｃは、最上層である第３の半導体層３ｃにおいて、レイヤーセレクトゲート電極ＬＧ３に印加される電圧範囲内で常にオン状態である（制御不可能状態）。
【０２５１】
ここでの常にオン状態は、第３のレイヤーセレクトトランジスタＴｃのチャネルとしての第３の半導体層３ｃ内に不純物領域１３ｃを設けることにより実現する。
【０２５２】
その他の第１及び第２の半導体層３ａ、３ｂにおいては、第３のレイヤーセレクトトランジスタＴｃは、レイヤーセレクトゲート電極ＬＧ３に印加される電圧範囲内でオン／オフ制御される。
【０２５３】
このような構造によれば、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃで１つのコンタクトプラグ（ドレイン電極）ＢＣ１を共有できると共に、非選択のメモリストリングに流れるリークパスも遮断できる。
【０２５４】
例えば、第２及び第３のメモリストリングＮＡＮＤｂ，ＮＡＮＤｃにおいて第１のレイヤーセレクトトランジスタＴａをオフにし、第１のメモリストリングＮＡＮＤａにおいて第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃの全てをオンにし、第１のメモリストリングＮＡＮＤａに電流を流すとき、第１のメモリストリングＮＡＮＤａから第２及び第３のメモリストリングＮＡＮＤｂ，ＮＡＮＤｃへのリークパスが第２の絶縁層４ａにより遮断される。
【０２５５】
B.  材料例  
図１９乃至図２２のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
【０２５６】
材料例については、第１の実施形態と同じであるため、ここでの説明は省略する。
【０２５７】
但し、第３の実施形態で新たに追加された要素として、不純物領域１３ａ，１３ｂ，１３ｃ、第１及び第２の共有半導体１４、及び、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃについては、例えば、以下の材料が採用される。
【０２５８】
不純物領域１３ａ，１３ｂ，１３ｃを構成する不純物としては、Ｎ型半導体となる不純物、例えば、砒素（Ａｓ）リン（Ｐ）などの５価元素、Ｐ型半導体となる不純物、例えば、ホウ素（Ｂ）インジウム（Ｉｎ）などの３価元素や、それらの組み合わせなどを使用可能である。
【０２５９】
第１及び第２の共有半導体１４は、例えば、単結晶シリコン（Ｓｉ）により形成され、第１乃至第３の半導体層３ａ，３ｂ，３ｃと一体化する。第１及び第２の共有半導体１４は、第１乃至第３の半導体層３ａ，３ｂ，３ｃと同様に、単結晶状態であるのが望ましいが、アモルファス状態や、多結晶状態などであってもよい。
【０２６０】
第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのゲート積層構造が複数のメモリセルのそれと同じであるときは、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのゲート積層構造を構成する複数の層は、第１の実施形態と同じ材料を採用することができる。
【０２６１】
C.  変形例  
図２３及び図２４は、図１９乃至図２２のデバイス構造の変形例を示している。図２４は、図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。ここでは、図１９乃至図２２と同じ要素には同じ符号を付し、その詳細な説明を省略する。
【０２６２】
この変形例の特徴は、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのゲート積層構造が複数のメモリセルのそれと異なり、かつ、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２，ＬＧ３が第２の方向に延び、それ自体がレイヤーセレクトゲート線になっている点にある。
【０２６３】
本例では、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのゲート積層構造は、ゲート絶縁層６ａと電極層６ｄとを備える。
【０２６４】
この場合、図１９乃至図２２のレイヤーセレクトゲート線ＬＳＬ１，ＬＳＬ２，ＬＳＬ３を省略できる利点がある。
【０２６５】
但し、レイヤーセレクトゲート電極（レイヤーセレクトゲート線）ＬＧ１，ＬＧ２，ＬＧ３が、ワード線ＷＬ１，…ＷＬ４及びセレクトゲート線ＳＧＬ１，ＳＧＬ２と交差することになるため、ワード線ＷＬ１，…ＷＬ４及びセレクトゲート線ＳＧＬ１，ＳＧＬ２上に絶縁層を形成した後に、その絶縁層上にレイヤーセレクトゲート電極（レイヤーセレクトゲート線）ＬＧ１，ＬＧ２，ＬＧ３を形成することが必要である。
【０２６６】
D.  メモリセルアレイ構造  
図２５は、図１９乃至図２２のデバイス構造を利用したメモリセルアレイを示している。ここでは、図１９乃至図２２と同じ要素には同じ符号を付し、その詳細な説明を省略する。
【０２６７】
メモリセルアレイは、図１９乃至図２２の第１乃至第４のフィン型積層構造９−１，…９−４と同じ構造を有する、第３の方向に並ぶｍ（ｍは、２以上の自然数、例えば、ｍ＝１６，３２，６４…）個のフィン型積層構造を備える。ｍ本のアシストゲート線ＡＧＬ１，…ＡＧＬｍは、ｍ個のフィン型積層構造に対応する。
【０２６８】
第１及び第２の部分７ａ，７ｂの第３の方向の両端には、それぞれ、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃが配置されるため、ビット線コンタクトエリアを階段形状にする必要がない。
【０２６９】
このようなメモリセルアレイ構造において、例えば、第３の方向に並ぶ複数のフィン型積層構造を含むグループを１ブロックと定義する。本例では、２つのブロックＢＫ１，ＢＫ２を示す。
【０２７０】
この場合、ブロックＢＫ１内のｍ個のフィン型積層構造は、ビット線ＢＬ１に接続され、ブロックＢＫ２内のｍ個のフィン型積層構造は、ビット線ＢＬ２に接続される。また、ｍ本のアシストゲート線ＡＧＬ１，…ＡＧＬｍは、２つのブロックＢＫ１，ＢＫ２に共通に設けられる。
【０２７１】
これにより、ブロックＢＫ１内の選択された１つのフィン型積層構造内の１つのメモリストリング、及び、ブロックＢＫ２内の選択された１つのフィン型積層構造内の１つのメモリストリングについて、同時に、読み出し／書き込み／消去を行うことが可能である。
【０２７２】
本例のメモリセルアレイ構造の場合、１ブロック内のメモリストリング数は、（１つのフィン型積層構造内のメモリストリング数）×（カラム数ｍ）となる。従って、大きなメモリ容量を有する三次元積層型半導体メモリを実現できる。
【０２７３】
E.  動作  
第３の実施形態（図１９乃至図２５）の不揮発性半導体記憶装置の動作の例を説明する。
【０２７４】
・  書き込み動作の例は、以下の通りである。  
前提として、第１のフィン型積層構造９−１を選択し、第１のフィン型積層構造９−１内の１つのメモリストリングに対して書き込みを実行するものとする。
【０２７５】
まず、ビット線ＢＬ１及びソース線ＳＬに接地電位を印加した状態で、全てのワード線ＷＬ１，…ＷＬ４に第１の正のバイアスを印加する。この時、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルとなる第１乃至第３の半導体層３ａ，３ｂ，３ｃに、Ｎ型不純物の蓄積領域が形成される。
【０２７６】
また、アシストゲート線ＡＧＬ１の電位を、例えば、“Ｈ”にし、第１のフィン型積層構造９−１内のアシストゲートトランジスタをオンにする。尚、アシストゲート線ＡＧＬ２，…ＡＧＬ４の電位は、例えば、“Ｌ”を維持するため、第２乃至第４のフィン型積層構造９−２，…９−４内のアシストゲートトランジスタは、オフである。
【０２７７】
また、レイヤーセレクトゲート電極ＬＧ１に“Ｌ”を印加し、第２及び第３の半導体層３ｂ，３ｃにおいてレイヤーセレクトトランジスタＴａをオフにする。第１の半導体層３ａにおいては、レイヤーセレクトトランジスタＴａは、レイヤーセレクトゲート電極ＬＧ１の電位にかかわらず常にオンである。
【０２７８】
レイヤーセレクトゲート電極ＬＧ２，ＬＧ３の電位は、“Ｈ”であるため、第１乃至第３の半導体層３ａ，３ｂ，３ｃにおいて、レイヤーセレクトトランジスタＴｂ，Ｔｃは、オンである。
【０２７９】
この後、書き込み対象となる選択されたメモリセルのワード線（コントロールゲート電極）ＷＬ-selectに、例えば、第１の正のバイアスよりも大きい第２の正のバイアスを印加し、かつ、ビット線ＢＬ１から第１のフィン型積層構造９−１内の第１のメモリストリングＮＡＮＤａのチャネルに、プログラムデータ“０”／“１”を転送する。
【０２８０】
第１のフィン型積層構造９−１内の第２及び第３のメモリストリングＮＡＮＤｂ，ＮＡＮＤｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止(inhibit)される。
【０２８１】
同様に、第２乃至第４のフィン型積層構造９−２，…９−４内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇するため、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、書き込みに必要な十分に大きな電圧が印加されず、結果として書き込みが禁止される。
【０２８２】
選択されたメモリストリングＮＡＮＤａが形成される第１の半導体層３ａでは、第１のレイヤー選択トランジスタＴａがオン状態であるため、プログラムデータ“０”／“１”がチャネルとしての第１の半導体層３ａに転送される。
【０２８３】
プログラムデータが“０”のとき、例えば、チャネルとしての第１の半導体層３ａは、正の電位になる。この状態で、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加され、容量カップリングによりチャネル電位が少し上昇すると、第１のレイヤー選択トランジスタＴａがカットオフ状態になる。
【０２８４】
従って、第１の半導体層３ａでは、第２の正のバイアスの印加による容量カップリングにより、チャネル電位が上昇する。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が印加されず、電荷蓄積層内に電子が注入されることはないため、書き込みが禁止される（“０”−プログラミング）。
【０２８５】
これに対し、プログラムデータが“１”のとき、例えば、チャネルとしての第１の半導体層３ａは、接地電位になる。この状態では、選択されたメモリセルのコントロールゲート電極に第２の正のバイアスが印加されても、第１のレイヤー選択トランジスタＴａがカットオフ状態になることはない。
【０２８６】
従って、チャネルとしての第１の半導体層３ａには接地電位が印加され、コントロールゲート電極には第２の正のバイアスが印加される。即ち、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内に電子が注入されるため、書き込みが実行される（“１”−プログラミング）。
【０２８７】
次に、第１のフィン型積層構造９−１内の第２の半導体層３ｂをチャネルとするメモリストリングＮＡＮＤｂに対して書き込みを実行するときも、メモリストリングＮＡＮＤａに対する書き込みと同じ動作により書き込みを行うことができる。
【０２８８】
但し、レイヤーセレクトゲート電極ＬＧ２に“Ｌ”を印加し、第１及び第３の半導体層３ａ，３ｃにおいてレイヤーセレクトトランジスタＴｂをオフにする。第２の半導体層３ｂにおいては、レイヤーセレクトトランジスタＴｂは、レイヤーセレクトゲート電極ＬＧ２の電位にかかわらず常にオンである。
【０２８９】
また、レイヤーセレクトゲート電極ＬＧ１，ＬＧ３に“Ｈ”を印加し、第１乃至第３の半導体層３ａ，３ｂ，３ｃにおいて、レイヤーセレクトトランジスタＴａ，Ｔｃをオンにする。
【０２９０】
最後に、第１のフィン型積層構造９−１内の第３の半導体層３ｃをチャネルとするメモリストリングＮＡＮＤｃに対して書き込みを実行するときも、メモリストリングＮＡＮＤａに対する書き込みと同じ動作により書き込みを行うことができる。
【０２９１】
但し、レイヤーセレクトゲート電極ＬＧ３に“Ｌ”を印加し、第１及び第２の半導体層３ａ，３ｂにおいてレイヤーセレクトトランジスタＴｃをオフにする。第３の半導体層３ｃにおいては、レイヤーセレクトトランジスタＴｃは、レイヤーセレクトゲート電極ＬＧ３の電位にかかわらず常にオンである。
【０２９２】
また、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２に“Ｈ”を印加し、第１乃至第３の半導体層３ａ，３ｂ，３ｃにおいて、レイヤーセレクトトランジスタＴａ，Ｔｂをオンにする。
【０２９３】
・  消去動作の例は、以下の通りである。  
［第１の例］  
消去動作は、例えば、ブロック内の１つ以上のフィン型積層構造（例えば、全てのフィン型積層構造）に対して同時に行うことができる。
【０２９４】
まず、ビット線ＢＬ１及びソース線ＳＬに接地電位を印加し、セレクトゲート線ＳＧＬ１，ＳＧＬ２及びワード線ＷＬ１，…ＷＬ４に、第１の負のバイアスを印加する。この時、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのチャネルとなる第１乃至第３の半導体層３ａ，３ｂ，３ｃに、Ｐ型不純物の蓄積領域が形成される。
【０２９５】
また、消去対象となる選択された１つ以上のフィン型積層構造に対応するアシストゲート線の電位を、例えば、“Ｈ”にし、選択された１つ以上のフィン型積層構造に対応するアシストゲートトランジスタをオンにする。
【０２９６】
そして、全てのワード線ＷＬ１，…ＷＬ４に、第１の負のバイアスよりも大きい第２の負のバイアスを印加する。
【０２９７】
その結果、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に、消去に必要な十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
【０２９８】
［第２の例］  
消去動作は、例えば、１つのフィン型積層構造内の第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃのうちの１つに対して行うこともできる。
【０２９９】
例えば、第１のメモリストリングＮＡＮＤａに対して消去を実行するときは、レイヤーセレクトゲート電極ＬＧ１を“Ｌ”にし、残りのレイヤーセレクトゲート電極ＬＧ２，ＬＧ３を“Ｈ”にする。これにより、第１のレイヤーセレクトトランジスタＴａは、第２及び第３の半導体層３ｂ，３ｃにおいてオフ状態になるため、第１のメモリストリングＮＡＮＤａに対して選択的に消去を行うことができる。
【０３００】
また、第２のメモリストリングＮＡＮＤｂに対して消去を実行するときは、レイヤーセレクトゲート電極ＬＧ２を“Ｌ”にし、残りのレイヤーセレクトゲート電極ＬＧ１，ＬＧ３を“Ｈ”にする。
【０３０１】
また、第３のメモリストリングＮＡＮＤｃに対して消去を実行するときは、レイヤーセレクトゲート電極ＬＧ３を“Ｌ”にし、残りのレイヤーセレクトゲート電極ＬＧ１，ＬＧ２を“Ｈ”にする。
【０３０２】
［第３の例］  
消去動作は、例えば、選択された１つのメモリストリング内の１つのメモリセルに対して行うこともできる。
【０３０３】
この場合、上述の第１又は第２の例の条件にさらに以下の条件を付加する。
【０３０４】
消去対象となる選択されたメモリセルのコントロールゲート電極に第１の負のバイアスよりも大きい第２の負のバイアスを印加する。消去対象とならない非選択のメモリセルのコントロールゲート電極には第２の負のバイアスを印加しない。
【０３０５】
これにより、選択されたメモリセルのみに対して、コントロールゲート電極（又は電荷蓄積層）とチャネルとの間に十分に大きな電圧が発生し、電荷蓄積層内の電子がチャネルに排出されるため、消去が実行される。
【０３０６】
・  読み出し動作の例は、以下の通りである。  
前提として、第１のフィン型積層構造９−１を選択し、第１のフィン型積層構造９−１内の１つのメモリストリングに対して読み出しを実行するものとする。
【０３０７】
まず、ビット線ＢＬ１に読み出し回路を接続し、ソース線ＳＬに接地電位を印加する。また、アシストゲート線ＡＧＬ１の電位を、例えば、“Ｈ”にし、第１のフィン型積層構造９−１内のアシストゲートトランジスタをオンにする。尚、アシストゲート線ＡＧＬ２，…ＡＧＬ４の電位は、例えば、“Ｌ”を維持するため、第２乃至第４のフィン型積層構造９−２，…９−４内のアシストゲートトランジスタは、オフである。
【０３０８】
そして、第１の半導体層３ａをチャネルとするメモリストリングＮＡＮＤａに対して読み出しを実行するとき、レイヤーセレクトゲート電極ＬＧ１に“Ｌ”を印加し、第２及び第３の半導体層３ｂ，３ｃにおいてレイヤーセレクトトランジスタＴａをオフにする。第１の半導体層３ａにおいては、レイヤーセレクトトランジスタＴａは、レイヤーセレクトゲート電極ＬＧ１の電位にかかわらず常にオンである。
【０３０９】
レイヤーセレクトゲート電極ＬＧ２，ＬＧ３の電位は、“Ｈ”であるため、第１乃至第３の半導体層３ａ，３ｂ，３ｃにおいて、レイヤーセレクトトランジスタＴｂ，Ｔｃは、オンである。
【０３１０】
この後、メモリストリングＮＡＮＤａに対して、ソース側のメモリセルからドレイン側のメモリセルに向かって順次データの読み出しを行う。
【０３１１】
読み出し対象となる選択されたメモリセルでは、コントロールゲート電極に、例えば、第１の正のバイアスよりも小さい読み出しのための第２の正のバイアスが印加される。第２の正のバイアスは、例えば、“０”−データの閾値と“１”−データの閾値との間の値とする。
【０３１２】
従って、選択されたメモリセルに記憶されたデータの値に応じて、その選択されたメモリセルのオン／オフが決定されるため、読み出し回路を用いて、ビット線ＢＬ１の電位変化や、ビット線ＢＬ１に流れる電流変化などを検出することにより、読み出しを行うことができる。
【０３１３】
次に、第１のフィン型積層構造９−１内の第２の半導体層３ｂをチャネルとするメモリストリングＮＡＮＤｂに対して読み出しを実行するときも、メモリストリングＮＡＮＤａに対する読み出しと同じ動作により読み出しを行うことができる。
【０３１４】
但し、レイヤーセレクトゲート電極ＬＧ２に“Ｌ”を印加し、第１及び第３の半導体層３ａ，３ｃにおいてレイヤーセレクトトランジスタＴｂをオフにする。第２の半導体層３ｂにおいては、レイヤーセレクトトランジスタＴｂは、レイヤーセレクトゲート電極ＬＧ２の電位にかかわらず常にオンである。
【０３１５】
また、レイヤーセレクトゲート電極ＬＧ１，ＬＧ３に“Ｈ”を印加し、第１乃至第３の半導体層３ａ，３ｂ，３ｃにおいて、レイヤーセレクトトランジスタＴａ，Ｔｃをオンにする。
【０３１６】
最後に、第１のフィン型積層構造９−１内の第３の半導体層３ｃをチャネルとするメモリストリングＮＡＮＤｃに対して読み出しを実行するときも、メモリストリングＮＡＮＤａに対する読み出しと同じ動作により読み出しを行うことができる。
【０３１７】
但し、レイヤーセレクトゲート電極ＬＧ３に“Ｌ”を印加し、第１及び第２の半導体層３ａ，３ｂにおいてレイヤーセレクトトランジスタＴｃをオフにする。第３の半導体層３ｃにおいては、レイヤーセレクトトランジスタＴｃは、レイヤーセレクトゲート電極ＬＧ３の電位にかかわらず常にオンである。
【０３１８】
また、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２に“Ｈ”を印加し、第１乃至第３の半導体層３ａ，３ｂ，３ｃにおいて、レイヤーセレクトトランジスタＴａ，Ｔｂをオンにする。
【０３１９】
F.  図１９乃至図２５の構造を製造する方法の例  
図２６Ａ乃至図２６Ｈは、図１９乃至図２５の構造を製造する方法を示している。
【０３２０】
まず、図２６Ａに示すように、例えば、面方位（１００）及び比抵抗１０〜２０Ωｃｍを有する第１の導電型（例えば、Ｐ型）半導体基板（例えば、シリコン）１を用意する。この半導体基板１上に、素子分離絶縁層１ａ及び第１の絶縁層２を形成し、続けて、第１の絶縁層２上に第１の半導体層（例えば、シリコン）３ａを形成する。
【０３２１】
そして、ＰＥＰ（Photo Engraving Process）により、第１の半導体層３ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第１の半導体層３ａ内に不純物領域を形成する。この後、レジストパターンは、除去される。
【０３２２】
次に、第１の半導体層３ａ上に第２の絶縁層４ａ及び第２の半導体層３ｂを形成する。また、ＰＥＰにより、第２の半導体層３ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第２の半導体層３ｂ内に不純物領域を形成する。この後、レジストパターンは、除去される。
【０３２３】
次に、第２の半導体層３ｂ上に第３の絶縁層４ｂ及び第３の半導体層３ｃを形成する。また、ＰＥＰにより、第３の半導体層３ｃ上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第３の半導体層３ｃ内に不純物領域を形成する。この後、レジストパターンは、除去される。
【０３２４】
最後に、第３の半導体層３ｃ上に第４の絶縁層５を形成する。
【０３２５】
次に、図２６Ｂに示すように、ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５及び第３の半導体層３ｃをパターニングする。その結果、第３の絶縁層４ｂの一部が露出する。この後、レジストパターンは、除去される。
【０３２６】
続けて、ＰＥＰにより、再び、第４の絶縁層５及び第３の絶縁層４ｂ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第３の絶縁層４ｂ及び第２の半導体層３ｂをパターニングする。その結果、第２の絶縁層４ａの一部が露出する。この後、レジストパターンは、除去される。
【０３２７】
続けて、ＰＥＰにより、再び、第４の絶縁層５、第３の絶縁層４ｂ及び第２の絶縁層４ａ上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第２の絶縁層４ａ及び第１の半導体層３ａをパターニングする。その結果、第１の絶縁層２の一部が露出する。この後、レジストパターンは、除去される。
【０３２８】
最後に、ＰＥＰにより、再び、第５の絶縁層５、第３の絶縁層４ｂ、第２の絶縁層４ａ及び第１の絶縁層２上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第１の絶縁層２をパターニングする。
【０３２９】
以上の工程により、第３の方向の端部に階段形状のビット線コンタクトエリア１０が形成される。
【０３３０】
次に、図２６Ｃに示すように、ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてイオン注入を行い、第１乃至第３の半導体層３ａ，３ｂ，３ｂ内に不純物領域１３ａ，１３ｂ，１３ｃを同時に形成する。この後、レジストパターンは、除去される。
【０３３１】
本例では、不純物領域１３ａ，１３ｂ，１３ｃは、第３方向の端部に階段形状を形成した後に形成しているが、例えば、階段形状を形成する前の図２６Ａのステップでのイオン注入により、これら不純物領域１３ａ，１３ｂ，１３ｃを形成してもよい。
【０３３２】
次に、図２６Ｄに示すように、第１乃至第３の半導体層３ａ，３ｂ，３ｃの第３の方向の端部に、これらを互いに接続する共有半導体１４を形成する。
【０３３３】
この後、図２６Ｅに示すように、第１乃至第４のフィン型積層構造９−１，…９−４と、第１及び第２の部分７ａ，７ｂとを得るためのエッチングを実行する。
【０３３４】
即ち、ＰＥＰにより、第４の絶縁層５上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、第４の絶縁層５、第３の半導体層３ｃ、第３の絶縁層４ｂ、第２の半導体層３ｂ、第２の絶縁層４ａ、第1の半導体層３ａ、及び、第１の絶縁層２をそれぞれパターニングする。
【０３３５】
その結果、半導体基板１上の素子分離絶縁層１ａ上には、第１乃至第４のフィン型積層構造９−１，…９−４並びに第１及び第２の部分７ａ，７ｂがそれぞれ形成される。この後、レジストパターンは、除去される。
【０３３６】
次に、図２６Ｆに示すように、ゲート積層構造を形成する。ゲート積層構造は、例えば、第１の絶縁層、電荷蓄積層、第２の絶縁層、及び、電極層を備える。
【０３３７】
そして、このゲート積層構造上にレジストパターンを形成し、このレジストパターンをマスクにしてＲＩＥを行い、ワード線ＷＬ１，…ＷＬ４、セレクトゲート線ＳＧＬ１，ＳＧＬ２、及び、アシストゲート電極ＡＧを形成する。この後、レジストパターンは、除去される。
【０３３８】
但し、この時点で、アシストゲート電極ＡＧは、第１乃至第４のフィン型積層構造９−１，…９−４に跨って配置されている。
【０３３９】
そこで、図２６Ｇに示すように、再び、ゲート積層構造上にレジストパターンを形成し、このレジストパターンをマスクにして、図２６Ｆのアシストゲート電極ＡＧのエッチングを行うことにより、第１乃至第４のフィン型積層構造９−１，…９−４のアシストゲート電極ＡＧ１，…ＡＧ４をそれぞれ電気的に独立させる。
【０３４０】
この時、同時に、第１乃至第４のフィン型積層構造９−１，…９−４のうち奇数番目のフィン型積層構造９−１，９−３の第２の方向の他端と第２の部分７ｂとを切断し、第１乃至第４のフィン型積層構造９−１，…９−４のうち偶数番目のフィン型積層構造９−２，９−４の第２の方向の他端と第１の部分７ａとを切断する。
【０３４１】
この後、レジストパターンは、除去される。
【０３４２】
尚、本例では、アシストゲート電極ＡＧ１，…ＡＧ４のパターニングを２回のエッチングにより行っているが、例えば、図２６Ｆの工程における１回のエッチングにより、第１乃至第４のフィン型積層構造９−１，…９−４のアシストゲート電極ＡＧ１，…ＡＧ４をそれぞれ電気的に独立させると共に、第１乃至第４のフィン型積層構造９−１，…９−４の第２の方向の他端をそれぞれ切断することも可能である。
【０３４３】
また、図２６Ａ乃至図２６ＦにおけるＰＥＰ工程前に、ＣＭＰを行うことにより、その下地を平坦化しておくことも可能である。
【０３４４】
次に、図２６Ｈに示すように、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのゲート積層構造を形成し、かつ、ＰＥＰとＲＩＥにより、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２，ＬＧ３を形成する。
【０３４５】
尚、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃのゲート積層構造が複数のメモリセルのそれと同じときは、図２６Ｆ及び図２６Ｇのステップにおいて、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２，ＬＧ３を形成することも可能である。
【０３４６】
この後、共有半導体１４に接続するコンタクトプラグ（ドレイン電極）ＢＣ１を形成する。また、レイヤーセレクトゲート電極ＬＧ１，ＬＧ２，ＬＧ３上にコンタクトプラグＬＣ１，ＬＣ２，ＬＣ３を形成し、アシストゲート電極ＡＧ１，…ＡＧ４上にコンタクトプラグＡＣ１，…ＡＣ４を形成し、ソース領域上にコンタクトプラグＳＣを形成する。
【０３４７】
そして、コンタクトプラグＢＣ１上にビット線ＢＬ１を形成し、コンタクトプラグＬＣ１，ＬＣ２，ＬＣ３上にレイヤーセレクトゲート線ＬＳＬ１，ＬＳＬ２，ＬＳＬ３を形成し、コンタクトプラグＡＣ１，…ＡＣ４上にアシストゲート線ＡＧＬ１，…ＡＧＬ４を形成し、コンタクトプラグＳＣ上にソース線ＳＬを形成する。
【０３４８】
以上の工程により、図１９乃至図２５の構造が完成する。
【０３４９】
G.  まとめ  
第３の実施形態によれば、第１又は第２の実施形態と同じ効果を得ることができる。
【０３５０】
また、第１及び第２の部分７ａ，７ｂの第３の方向の端部に第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃを設けることにより、第１乃至第３のメモリストリングＮＡＮＤａ，ＮＡＮＤｂ，ＮＡＮＤｃを共通に１つのビット線ＢＬ１に接続することが可能になり、さらなる高集積化に貢献できる。
【０３５１】
また、第１乃至第３のレイヤーセレクトトランジスタＴａ，Ｔｂ，Ｔｃにおいて、第１乃至第３の半導体層３ａ，３ｂ，３ｃを絶縁する絶縁層のエッジの位置を所定範囲内に収めることにより、非選択のメモリストリングに流れるリークパスを遮断し、さらなる高信頼性を図ることができる。
【０３５２】
４．  その他  
上述の第１乃至第３の実施形態では、直列接続される複数のメモリセル（セルトランジスタ）とソース側／ドレイン側セレクトゲートトランジスタとに関し、各トランジスタ間に拡散層を形成していないが、これに代えて、各トランジスタ間に拡散層を形成しても構わない。
【０３５３】
ゲート間隔（電極のピッチ）が30nm以下となる場合には、各トランジスタ間に拡散層を形成しなくても、半導体層（チャネル）に電流パスを形成することが可能である（例えば、Chang-Hyum Lee et al, VLSI Technology Digest of Technical Papers, pp118-119, 2008を参照）。
【０３５４】
５．  むすび  
実施形態によれば、不揮発性半導体記憶装置の高信頼性及び高集積化を実現できる。
【０３５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０３５６】
１：  半導体基板、  ２，４ａ，４ｂ，５：  絶縁層、  ３ａ，３ｂ，３ｃ：  半導体層、  ６ａ：  ゲート絶縁層、６ｂ：  電荷蓄積層、  ６ｃ：  ブロック絶縁層、  ６ｄ：  電極層、  ７ａ：  第１の部分、  ７ｂ：  第２の部分、  ８：  不純物領域（ソース領域）、  ９：  不純物領域（ドレイン領域）、  ９−１，…９−４：  フィン型積層構造、  １０：  ビット線コンタクトエリア、  １０ａ，１０ｂ，１０ｃ，１１：  セレクトゲート電極、  Ｔａ，Ｔｂ，Ｔｃ：  レイヤーセレクトトランジスタ（ドレイン側セレクトゲートトランジスタ）、  Ｔｓ：  ソース側セレクトゲートトランジスタ、  ＢＬ１，…ＢＬ６：  ビット線、  ＳＬ：  ソース線、  ＡＧ１，…ＡＧ３：  アシストゲート電極、  ＡＧＬ１，…ＡＧＬ４：  アシストゲート線、  ＬＳＬ１，ＬＳＬ２，ＬＳＬ３：  レイヤーセレクト線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005651415.tif 000008
【図８】
0005651415.tif 000009
【図９】
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【図１０Ａ】
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【図１０Ｂ】
0005651415.tif 000012
【図１０Ｃ】
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【図１０Ｄ】
0005651415.tif 000014
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0005651415.tif 000019
【図１６】
0005651415.tif 000020
【図１７】
0005651415.tif 000021
【図１８Ａ】
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【図１８Ｂ】
0005651415.tif 000023
【図１８Ｃ】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２６Ｄ】
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【図２６Ｅ】
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【図２６Ｆ】
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【図２６Ｇ】
0005651415.tif 000038
【図２６Ｈ】
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【図２７】
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