(57)【特許請求の範囲】
【請求項１】
酸化物絶縁層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層上に前記第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、
前記第２の結晶性酸化物半導体層上にソース電極層と、ドレイン電極層と、を形成し、
前記ソース電極層上及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記第１の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に４００℃以上７５０℃以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。
【請求項２】
酸化物絶縁層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層上に前記第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、
前記第２の結晶性酸化物半導体層上にソース電極層と、ドレイン電極層と、を形成し、
前記ソース電極層上及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記第２の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に４００℃以上７５０℃以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。
【請求項３】
酸化物絶縁層上にソース電極層と、ドレイン電極層と、を形成し、
前記ソース電極層上及び前記ドレイン電極層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層上に前記第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、
前記第２の結晶性酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記第１の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に４００℃以上７５０℃以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。
【請求項４】
酸化物絶縁層上にソース電極層と、ドレイン電極層と、を形成し、
前記ソース電極層上及び前記ドレイン電極層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層上に前記第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、
前記第２の結晶性酸化物半導体層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にゲート電極層を形成し、
前記第２の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に４００℃以上７５０℃以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。
【請求項５】
酸化物絶縁層上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にソース電極層と、ドレイン電極層と、を形成し、
前記ソース電極層上及び前記ドレイン電極層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層上に前記第１の結晶性酸化物半導体膜よりも厚い第２の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に４００℃以上７５０℃以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。
【請求項６】
酸化物絶縁層上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上にソース電極層と、ドレイン電極層と、を形成し、
前記ソース電極層上及び前記ドレイン電極層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層上に前記第１の結晶性酸化物半導体膜よりも厚い第２の結晶性酸化物半導体層を形成し、
前記第２の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に４００℃以上７５０℃以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。
【請求項７】
酸化物絶縁層上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層上に前記第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、
前記第２の結晶性酸化物半導体層上にソース電極層と、ドレイン電極層と、を形成し、
前記第１の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に４００℃以上７５０℃以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。
【請求項８】
酸化物絶縁層上にゲート電極層を形成し、
前記ゲート電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、
前記第１の結晶性酸化物半導体層上に前記第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、
前記第２の結晶性酸化物半導体層上にソース電極層と、ドレイン電極層と、を形成し、
前記第２の結晶性酸化物半導体層は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に４００℃以上７５０℃以下の加熱処理を行うことで得ることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
酸化物半導体を用いる半導体装置及びその作製方法に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数十〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。金属酸化物は多様に存在しさまざまな用途に用いられている。
【０００４】
金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物としては、例えば、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛などがあり、このような半導体特性を示す金属酸化物をチャネル形成領域とする薄膜トランジスタが既に知られている（特許文献１及び特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
酸化物半導体はデバイス作製工程において、電子供与体を形成する水素や水の混入などが生じると、その電気伝導度が変化する恐れがある。このような現象は、酸化物半導体を用いたトランジスタにとって電気的特性の変動要因となる。
【０００７】
また、酸化物半導体を用いた半導体装置は、可視光や紫外光を照射することで電気的特性が変化する。
【０００８】
このような問題に鑑み、酸化物半導体膜を用いた半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を作製することを課題の一とする。
【０００９】
また、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を行うことのできる半導体装置の作製プロセスを提供することを課題の一とする。
【課題を解決するための手段】
【００１０】
開示する発明の一態様は、酸化物絶縁層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を有し、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有することを特徴とする半導体装置である。なお、第１の結晶性酸化物半導体層または第２の結晶性酸化物半導体層は、少なくともＺｎを含む材料であり、Ｃ軸配向を有することを特徴としている。好ましくは、第１の結晶性酸化物半導体層または第２の結晶性酸化物半導体層は、少なくともＺｎ及びＩｎを含む材料を用いる。上記構成により、安定した電気的特性を有し、且つ、信頼性の高い半導体装置となる。
【００１１】
第１の結晶性酸化物半導体層の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とし、成膜後に第１の加熱処理（４００℃以上７５０℃以下）を行うことで得ることができる。成膜時における基板温度や第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶（図２３（Ａ）に平面模式図を示す）が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。図２３（Ａ）において、白丸が亜鉛原子であり、黒丸が酸素原子を示している。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。また、図２３（Ｂ）に二次元結晶が結晶成長して積層された一例として二次元結晶の６層の積層を模式的に示す。
【００１２】
第１の加熱処理によって、酸化物絶縁層中の酸素を第１の結晶性酸化物半導体層との界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる酸化物絶縁層は、膜中（バルク中）、第１の結晶性酸化物半導体層と酸化物絶縁層の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【００１３】
第２の結晶性酸化物半導体層の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。そして、成膜後に第２の加熱処理（４００℃以上７５０℃以下）を行うことが好ましい。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層を核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層が形成される。
【００１４】
こうして得られる第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。さらに、第１の加熱処理及び第２の加熱処理を４５０℃以下とすることで、マザーガラスのような大きな基板を用いて、信頼性の高い半導体装置の大量生産を行うことができる。
【００１５】
開示する発明の一態様は、酸化物絶縁層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、第２の結晶性酸化物半導体層上にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成することを特徴とする半導体装置の作製方法である。この作製方法で得られるトランジスタは、トップゲート型の構造である。
【００１６】
また、上記各作製方法により、得られる第１の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。また、上記作製方法により、得られる第２の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ；  ＣＡＡＣとも呼ぶ）である。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【００１７】
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【００１８】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【００１９】
また、上記構成において、ソース電極層またはドレイン電極層と第２の結晶性酸化物半導体層とのコンタクト抵抗を低減するため、ｎ＋層として機能するＩＴＯや、酸化亜鉛と酸化インジウムを含むＩＺＯなどの導電膜を形成することが好ましく、寄生抵抗の低減、さらにはＢＴ試験においてマイナスゲート・ストレスを印加する前後のオン電流の変化量（Ｉｏｎ劣化）を抑えることができる。ただし、ｎ＋層は、第２の熱処理後に成膜することとする。
【００２０】
また、上記半導体装置の作製方法において、第１の結晶性酸化物半導体層、及び／又は第２の結晶性酸化物半導体層、及び／又はゲート絶縁層を作製する際に、成膜室の排気は吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。上記吸着型の真空ポンプは、ゲート絶縁層、及び／又は酸化物半導体膜、及び／又は絶縁層に含まれる水素、水、水酸基又は水素化物の量を低減するように作用する。
【００２１】
水素、水、水酸基又は水素化物は、酸化物半導体膜の結晶化を阻害する要因の一つとなりえるため、成膜時、基板搬送時などにおいて、十分に低減された雰囲気で作製工程を進めることが好ましい。
【００２２】
また、開示する発明の一態様は、上記トランジスタの構造に限定されない。例えば、ソース電極層及びドレイン電極層上に酸化物半導体層を有するトップゲート型の構造でもよい。開示する発明の別の一態様は、酸化物絶縁層上にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、第２の結晶性酸化物半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成することを特徴とする半導体装置の作製方法である。
【００２３】
例えば、ゲート電極層を先に形成し、その後にゲート絶縁層と酸化物半導体層を積層するボトムゲート型の構造でもよい。開示する発明の別の一態様は、酸化物絶縁層上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上にソース電極層またはドレイン電極層を形成し、ソース電極層またはドレイン電極層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体膜よりも厚い第２の結晶性酸化物半導体層を形成することを特徴とする半導体装置の作製方法である。
【００２４】
例えば、酸化物半導体層上にソース電極層及びドレイン電極層を有するボトムゲート型の構造でもよい。開示する発明の別の一態様は、酸化物絶縁層上にゲート電極層を形成し、ゲート電極層上にゲート絶縁層を形成し、ゲート絶縁層上に膜厚が１ｎｍ以上１０ｎｍ以下の第１の結晶性酸化物半導体層を形成し、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を形成し、第２の結晶性酸化物半導体層上にソース電極層またはドレイン電極層を形成することを特徴とする半導体装置の作製方法である。
【発明の効果】
【００２５】
第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層を有するトランジスタは、トランジスタに光照射が行われ、またはバイアス−熱ストレス（ＢＴ）試験前後においてもトランジスタのしきい値電圧の変化量が低減でき、安定した電気的特性を有する。
【図面の簡単な説明】
【００２６】
【図１】本発明の一態様を示す工程断面図である。
【図２】本発明の一態様を示す工程断面図である。
【図３】本発明の一態様を示す工程断面図である。
【図４】本発明の一態様を示す工程断面図である。
【図５】本発明の一態様を示す工程断面図及び上面図である。
【図６】本発明の一態様を示す断面図である。
【図７】本発明の一態様を示す断面図である。
【図８】本発明の一態様を示す断面図である。
【図９】本発明の一態様を示す断面図及び上面図である。
【図１０】本発明の一態様を作製する製造装置の上面図の一例である。
【図１１】本発明の一態様を示す断面図、上面図及び回路図である。
【図１２】本発明の一態様を示すブロック図及び等価回路図である。
【図１３】本発明の一態様を示す電子機器の外観図である。
【図１４】トランジスタの電流電圧特性を示すグラフ。
【図１５】トランジスタのＢＴ試験結果を示すグラフ。
【図１６】光を照射しながらのトランジスタの−ＢＴ試験結果を示すグラフ。
【図１７】断面ＳＴＥＭ写真である。
【図１８】平面ＴＥＭ写真である。
【図１９】ＸＲＤ測定結果を示すグラフである。
【図２０】トランジスタの電流電圧特性を示すグラフ（比較例）。
【図２１】トランジスタのＢＴ試験結果を示すグラフ（比較例）。
【図２２】光を照射しながらのトランジスタの−ＢＴ試験結果を示すグラフ（比較例）。
【図２３】二次元結晶を説明する図。
【発明を実施するための形態】
【００２７】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２８】
（実施の形態１）
本実施の形態では、半導体装置の構造及び作製方法について、図１を用いて説明する。
【００２９】
図１（Ｅ）は、トップゲート型のトランジスタ１２０の断面図であり、トランジスタ１２０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、チャネル形成領域を含む酸化物半導体積層、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、ゲート絶縁層１０２、ゲート電極層１１２、酸化物絶縁膜１１０ａを含む。酸化物半導体積層の端部を覆ってソース電極層１０４ａ、及びドレイン電極層１０４ｂが設けられ、ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆うゲート絶縁層１０２は、酸化物半導体積層の一部に接する。該酸化物半導体層の一部上にゲート絶縁層１０２を介してゲート電極層１１２が設けられる。
【００３０】
また、酸化物絶縁膜１１０ａを覆い、保護絶縁膜１１０ｂが設けられている。
【００３１】
トランジスタ１２０においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図１（Ｅ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【００３２】
以下、図１（Ａ）乃至図１（Ｅ）を用い、基板上にトランジスタ１２０を作製する工程を説明する。
【００３３】
まず、基板１００上に酸化物絶縁層１０１を形成する。
【００３４】
基板１００は、フュージョン法やフロート法で作製される無アルカリガラス基板、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレスなどの金属基板の表面に絶縁膜を設けた基板や、半導体基板の表面に絶縁膜を設けた基板を適用しても良い。基板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代（１５００ｍｍ×１８００ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して大量生産を行う場合、作製工程の加熱処理は、６００℃以下、好ましくは４５０℃以下とすることが望ましい。
【００３５】
酸化物絶縁層１０１は、ＰＣＶＤ法またはスパッタリング法を用いて５０ｎｍ以上６００ｎｍ以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いる。下地絶縁層として用いられる酸化物絶縁層１０１は、膜中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば酸化シリコン膜を用いる場合には、ＳｉＯ２＋α（ただし、α＞０）とする。
【００３６】
また、アルカリ金属などの不純物を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、酸化物絶縁層１０１と基板１００との間に窒化物絶縁層としてＰＣＶＤ法またはスパッタリング法で得られる窒化シリコン膜、窒化アルミニウム膜などを形成してもよい。ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましい。
【００３７】
次いで、酸化物絶縁層１０１上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。
【００３８】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【００３９】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。また、第１の加熱処理の加熱時間は１分以上２４時間以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１０８ａを形成する（図１（Ａ）参照）。
【００４０】
次いで、第１の結晶性酸化物半導体層１０８ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。
【００４１】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【００４２】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。また、第２の加熱処理の加熱時間は１分以上２４時間以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１０８ｂを形成する（図１（Ｂ）参照）。
【００４３】
１回目及び２回目の加熱処理を７５０℃よりも高い温度で加熱処理を行うと、ガラス基板の収縮により酸化物半導体層にクラック（厚さ方向に伸びるクラック）が形成されやすい。従って、第１の酸化物半導体膜形成後の加熱処理、例えば１回目及び２回目の加熱処理の温度や、スパッタ成膜時の基板温度などを７５０℃以下、好ましくは４５０℃以下のプロセスとすることで、大面積のガラス基板上に信頼性の高いトランジスタを作製することができる。
【００４４】
また、酸化物絶縁層１０１の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。例えば、図１０に上面図を示す製造装置を用いればよい。図１０に示す製造装置は、枚葉式マルチチャンバー設備であり、３つのスパッタ装置１０ａ、１０ｂ、１０ｃや、被処理基板を収容するカセットポート１４を３つ有する基板供給室１１や、ロードロック室１２ａ、１２ｂや、搬送室１３や、基板加熱室１５などを有している。なお、基板供給室１１及び搬送室１３には、被処理基板を搬送するための搬送ロボットがそれぞれ配置されている。スパッタ装置１０ａ、１０ｂ、１０ｃ、搬送室１３、及び基板加熱室１５は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。図１０の製造装置を用いた作製工程の手順の一例は、まず、基板供給室１１から被処理基板を搬送し、ロードロック室１２ａと搬送室１３を経て基板加熱室１５に移動させ、基板加熱室１５で被処理基板に付着している水分を真空ベークなどで除去し、その後、搬送室１３を経てスパッタ装置１０ｃに被処理基板を移動させ、スパッタ装置１０ｃ内で酸化物絶縁層１０１を成膜する。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ａに被処理基板を移動させ、スパッタ装置１０ａ内で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。そして、大気に触れることなく、搬送室１３を経て基板加熱室１５に被処理基板を移動させ、第１の加熱処理を行う。そして、大気に触れることなく、搬送室１３を経てスパッタ装置１０ｂに被処理基板を移動させ、スパッタ装置１０ｂ内で膜厚１０ｎｍよりも厚い第２の酸化物半導体膜を成膜する。そして、大気に触れることなく、搬送室１３を経て基板加熱室１５に被処理基板を移動させ、第２の加熱処理を行う。このように、図１０の製造装置を用いることによって大気に触れることなく、作製プロセスを進めることができる。また、図１０の製造装置のスパッタ装置は、スパッタリングターゲットを変更することで大気に触れることのないプロセスを実現でき、例えば、予め酸化物絶縁層１０１を形成した基板をカセットポート１４に設置し、第１の酸化物半導体膜の成膜から第２の加熱処理を行う工程までを大気に触れずに進めて第１の結晶性酸化物半導体層と第２の結晶性半導体層の積層を形成した後、大気に触れることなく、スパッタ装置１０ｃ内で金属ターゲットを用いてソース電極層およびドレイン電極層を形成するための導電膜を第２の結晶性半導体層上に成膜することもできる。
【００４５】
次いで、第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層を形成する。図では、第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【００４６】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【００４７】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【００４８】
次いで、酸化物半導体積層上に、ソース電極層およびドレイン電極層（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する（図１（Ｃ）参照）。ソース電極層１０４ａおよびドレイン電極層１０４ｂは、スパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【００４９】
次いで、酸化物半導体積層の一部と接し、且つ、ソース電極層１０４ａおよびドレイン電極層１０４ｂを覆うゲート絶縁層１０２を形成する（図１（Ｄ）参照）。ゲート絶縁層１０２は、プラズマＣＶＤ法又はスパッタリング法等を用いた酸化物絶縁層であり、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単層で又は積層して形成する。ゲート絶縁層１０２の膜厚は、１０ｎｍ以上２００ｎｍ以下である。
【００５０】
本実施の形態では、ゲート絶縁層１０２として、スパッタリング法を用いて１００ｎｍの酸化シリコン膜を用いる。そして、ゲート絶縁層１０２の形成後に第３の加熱処理を行う。第３の加熱処理によって、ゲート絶縁層１０２から酸化物半導体積層への酸素供給が行われ、加熱処理温度が高いほど光を照射しながら−ＢＴ試験によるしきい値の変化量は抑制される。しかし、第３の加熱処理の加熱温度を３２０℃より高くするとオン特性の低下が生じる。従って、第３の加熱処理の条件は、不活性雰囲気、酸素雰囲気、酸素と窒素の混合雰囲気下で、２００℃以上４００℃、好ましくは２５０℃以上３２０℃以下とする。また、第３の加熱処理の加熱時間は１分以上２４時間以下とする。
【００５１】
次いで、ゲート絶縁層１０２上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層１１２を形成する。ゲート電極層１１２は、ゲート絶縁層１０２を介して酸化物半導体積層の一部と重なる。ゲート電極層１１２は、スパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【００５２】
次いで、ゲート電極層１１２およびゲート絶縁層１０２を覆う絶縁膜１１０ａ、絶縁膜１１０ｂを形成する（図１（Ｅ）参照）。
【００５３】
絶縁膜１１０ａ及び絶縁膜１１０ｂは、酸化シリコン、窒化シリコン、酸化ガリウム、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単層で又は積層して形成することができる。本実施の形態では、絶縁膜１１０ａとしてスパッタリング法で得られる３００ｎｍの酸化シリコン膜を用い、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。その後、水分の侵入防止や、アルカリ金属の侵入防止のため、絶縁膜１１０ｂとしてスパッタリング法で得られる窒化シリコン膜を形成する。ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ましく、酸化物半導体積層中に２×１０１６ｃｍ−３以下、好ましくは、１×１０１５ｃｍ−３以下の濃度とする。なお、本実施の形態では絶縁膜１１０ａ、及び絶縁膜１１０ｂの２層構造とする例を示したが、単層構造としてもよい。
【００５４】
以上の工程でトップゲート型のトランジスタ１２０が形成される。
【００５５】
図１（Ｅ）に示すトランジスタ１２０において、第１の結晶性酸化物半導体層１０８ａ、及び第２の結晶性酸化物半導体層１０８ｂは、少なくとも一部が結晶化してＣ軸配向を有しており、高い信頼性を有するトランジスタ１２０が実現する。
【００５６】
また、図１（Ｅ）の構造において、トランジスタ１２０の酸化物半導体積層は、ゲート絶縁層との界面に沿った方向において、秩序化がきれいにできている。その界面に沿ってキャリアが流れる場合、酸化物半導体積層は、あたかもフローティング状態となるため、光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制され、または低減される。
【００５７】
（実施の形態２）
本実施の形態では、実施の形態１と一部異なる工程例を図２を用いて説明する。なお、図２において、図１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【００５８】
図２（Ｄ）は、トップゲート型のトランジスタ１３０の断面図であり、トランジスタ１３０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、チャネル形成領域を含む酸化物半導体積層、ゲート絶縁層１０２、ゲート電極層１１２、酸化物絶縁膜１１０ａを含む。ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆って酸化物半導体積層が設けられる。該酸化物半導体積層の一部上にゲート絶縁層１０２を介してゲート電極層１１２が設けられる。
【００５９】
また、酸化物絶縁膜１１０ａを覆い、保護絶縁膜１１０ｂが設けられている。
【００６０】
以下、図２（Ａ）乃至図２（Ｄ）を用い、基板上にトランジスタ１３０を作製する工程を説明する。
【００６１】
まず、基板１００上に酸化物絶縁層１０１を形成する。
【００６２】
次いで、酸化物絶縁層１０１上にソース電極層およびドレイン電極層（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する。
【００６３】
次いで、ソース電極層１０４ａおよびドレイン電極層１０４ｂ上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。
【００６４】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１０８ａを形成する（図２（Ａ）参照）。
【００６５】
次いで、第１の結晶性酸化物半導体層１０８ａ上に１０ｎｍよりも厚い第２の結晶性酸化物半導体膜を形成する。
【００６６】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１０８ｂを形成する（図２（Ｂ）参照）。
【００６７】
次いで、必要であれば、第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層を形成する。
【００６８】
次いで、酸化物半導体積層上に、ゲート絶縁層１０２を形成する（図２（Ｃ）参照）。
【００６９】
次いで、ゲート絶縁層１０２上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層１１２を形成する。ゲート電極層１１２は、ゲート絶縁層１０２を介して酸化物半導体積層の一部と重なる。
【００７０】
次いで、ゲート電極層１１２およびゲート絶縁層１０２を覆う絶縁膜１１０ａ、絶縁膜１１０ｂを形成する（図２（Ｄ）参照）。
【００７１】
以上の工程でトップゲート型のトランジスタ１３０が形成される。
【００７２】
図２（Ｄ）に示すトランジスタ１３０においても、第１の結晶性酸化物半導体層１０８ａ、及び第２の結晶性酸化物半導体層１０８ｂは、少なくとも一部が結晶化してＣ軸配向を有しており、トランジスタ１３０の信頼性向上を実現する。
【００７３】
図２（Ｄ）のトランジスタ構造においては、図１（Ｅ）のトランジスタに比べて、酸化物半導体層の厚さ方向に流れるキャリアがあるので、そのようなキャリアは酸化物半導体積層中の欠陥に捕獲される可能性が大きい。
【００７４】
本実施の形態は実施の形態１と自由に組み合わせができる。
【００７５】
（実施の形態３）
本実施の形態では、実施の形態１と一部異なる工程例を図３を用いて説明する。なお、図３において、図１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【００７６】
図３（Ｆ）は、ボトムゲート型のトランジスタ１４０の断面図であり、トランジスタ１４０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ゲート電極層１１２、ゲート絶縁層１０２、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、チャネル形成領域を含む酸化物半導体積層、酸化物絶縁膜１１０ａを含む。ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆って酸化物半導体積層が設けられる。酸化物半導体積層において、ゲート絶縁層１０２を介してゲート電極層１１２と重なる領域の一部がチャネル形成領域として機能する。
【００７７】
また、酸化物絶縁膜１１０ａを覆い、保護絶縁膜１１０ｂが設けられている。
【００７８】
以下、図３（Ａ）乃至図３（Ｆ）を用い、基板上にトランジスタ１４０を作製する工程を説明する。
【００７９】
まず、基板１００上に酸化物絶縁層１０１を形成する。
【００８０】
次いで、酸化物絶縁層１０１上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層１１２を形成する。
【００８１】
次いで、ゲート電極層１１２上に、ゲート絶縁層１０２を形成する（図３（Ａ）参照）。
【００８２】
次いで、ゲート絶縁層１０２上にソース電極層およびドレイン電極層（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する（図３（Ｂ）参照）。
【００８３】
次いで、ソース電極層１０４ａおよびドレイン電極層１０４ｂ上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。
【００８４】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。また、第１の加熱処理の加熱時間は１分以上２４時間以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１０８ａを形成する（図３（Ｃ）参照）。
【００８５】
次いで、第１の結晶性酸化物半導体層１０８ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。
【００８６】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。また、第２の加熱処理の加熱時間は１分以上２４時間以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１０８ｂを形成する（図３（Ｄ）参照）。
【００８７】
次いで、第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層を形成する（図３（Ｅ）参照）。
【００８８】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【００８９】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【００９０】
次いで、酸化物半導体積層、ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆う絶縁膜１１０ａ、絶縁膜１１０ｂを形成する（図３（Ｆ）参照）。
【００９１】
以上の工程でボトムゲート型のトランジスタ１４０が形成される。
【００９２】
図３（Ｆ）に示すトランジスタ１４０において、第１の結晶性酸化物半導体層１０８ａ、及び第２の結晶性酸化物半導体層１０８ｂは、少なくとも一部が結晶化してＣ軸配向を有しており、高い信頼性を有するトランジスタ１４０が実現する。
【００９３】
図３（Ｆ）の構造において、トランジスタの酸化物半導体積層は、界面に沿った方向において、秩序化がきれいにできている。しかしながら、図２の構造においては、酸化物半導体積層の厚さ方向に流れるキャリアがあるので、そのようなキャリアは酸化物半導体積層中の欠陥に捕獲される可能性が大きい。一方、図３（Ｆ）の構造においては、酸化物半導体積層の界面に沿ってキャリアが流れる場合、酸化物半導体積層は、あたかもフローティング状態となるため、光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制され、または低減される。
【００９４】
本実施の形態は実施の形態１と自由に組み合わせができる。
【００９５】
（実施の形態４）
本実施の形態では、実施の形態３と一部異なる工程例を図４を用いて説明する。なお、図４において、図３と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【００９６】
図４（Ｅ）は、ボトムゲート型のトランジスタ１５０の断面図であり、トランジスタ１５０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ゲート電極層１１２、ゲート絶縁層１０２、チャネル形成領域を含む酸化物半導体積層、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、酸化物絶縁膜１１０ａを含む。酸化物半導体積層を覆ってソース電極層１０４ａ、及びドレイン電極層１０４ｂが設けられる。酸化物半導体積層において、ゲート絶縁層１０２を介してゲート電極層１１２と重なる領域の一部がチャネル形成領域として機能する。
【００９７】
また、酸化物絶縁膜１１０ａを覆い、保護絶縁膜１１０ｂが設けられている。
【００９８】
以下、図４（Ａ）乃至図４（Ｅ）を用い、基板上にトランジスタ１５０を作製する工程を説明する。
【００９９】
まず、基板１００上に酸化物絶縁層１０１を形成する。
【０１００】
次いで、酸化物絶縁層１０１上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層１１２を形成する。
【０１０１】
次いで、ゲート電極層１１２上に、ゲート絶縁層１０２を形成する（図４（Ａ）参照）。
【０１０２】
次いで、ゲート絶縁層１０２上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。
【０１０３】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。また、第１の加熱処理の加熱時間は１分以上２４時間以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１０８ａを形成する（図４（Ｂ）参照）。
【０１０４】
次いで、第１の結晶性酸化物半導体層１０８ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。
【０１０５】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。また、第２の加熱処理の加熱時間は１分以上２４時間以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１０８ｂを形成する（図４（Ｃ）参照）。
【０１０６】
次いで、第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層を形成する（図４（Ｄ）参照）。
【０１０７】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０１０８】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０１０９】
次いで、酸化物半導体積層上にソース電極層およびドレイン電極層（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する。
【０１１０】
次いで、酸化物半導体積層、ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆う絶縁膜１１０ａ、絶縁膜１１０ｂを形成する（図４（Ｅ）参照）。絶縁膜１１０ａは、酸化物絶縁材料を用い、成膜後に第３の加熱処理を行うことが好ましい。第３の加熱処理によって、絶縁膜１１０ａから酸化物半導体積層への酸素供給が行われる。第３の加熱処理の条件は、不活性雰囲気、酸素雰囲気、酸素と窒素の混合雰囲気下で、２００℃以上４００℃、好ましくは２５０℃以上３２０℃以下とする。また、第３の加熱処理の加熱時間は１分以上２４時間以下とする。
【０１１１】
以上の工程でボトムゲート型のトランジスタ１５０が形成される。
【０１１２】
図４（Ｅ）に示すトランジスタ１５０において、第１の結晶性酸化物半導体層１０８ａ、及び第２の結晶性酸化物半導体層１０８ｂは、少なくとも一部が結晶化してＣ軸配向を有しており、高い信頼性を有するトランジスタ１５０が実現する。
【０１１３】
本実施の形態は実施の形態１と自由に組み合わせができる。
【０１１４】
（実施の形態５）
本実施の形態では、実施の形態１と一部異なる構造例を図５を用いて説明する。なお、図５において、図１と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【０１１５】
図５（Ｃ）は、上面図である図５（Ｄ）の鎖線Ｃ１−Ｃ２で切断した断面図であり、トップゲート型のトランジスタ１６０の断面構造を示している。トランジスタ１６０は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、チャネル形成領域を含む酸化物半導体積層、ｎ＋層１１３ａ、１１３ｂ、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、ゲート絶縁層１０２、ゲート電極層１１２、絶縁層１１４、酸化物絶縁膜１１０ａを含む。酸化物半導体積層の端部及びｎ＋層１１３ａ、１１３ｂの端部を覆ってソース電極層１０４ａ、及びドレイン電極層１０４ｂが設けられ、ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆うゲート絶縁層１０２は、酸化物半導体積層の一部に接する。該酸化物半導体積層の一部上にゲート絶縁層１０２を介してゲート電極層１１２が設けられる。
【０１１６】
また、ゲート電極層１１２とソース電極層１０４ａとの間に形成される寄生容量、及びゲート電極層１１２とドレイン電極層１０４ｂとの間に形成される寄生容量を低減するため、ゲート絶縁層１０２上にソース電極層１０４ａまたはドレイン電極層１０４ｂと重なる絶縁層１１４が形成されている。また、ゲート電極層１１２及び、絶縁層１１４は酸化物絶縁膜１１０ａで覆われ、酸化物絶縁膜１１０ａを覆う保護絶縁膜１１０ｂが設けられている。
【０１１７】
以下、図５（Ａ）及び図５（Ｃ）を用い、基板上にトランジスタ１６０を作製する工程を説明する。
【０１１８】
まず、基板１００上に酸化物絶縁層１０１を形成する。酸化物絶縁層１０１は、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜で形成する。
【０１１９】
次いで、酸化物絶縁層１０１上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。
【０１２０】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【０１２１】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。また、第１の加熱処理の加熱時間は１分以上２４時間以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１０８ａを形成する（図５（Ａ）参照）。
【０１２２】
次いで、第１の結晶性酸化物半導体層１０８ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。
【０１２３】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【０１２４】
次いで、基板を配置する雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。また、第２の加熱処理の加熱時間は１分以上２４時間以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１０８ｂを形成する（図５（Ｂ）参照）。
【０１２５】
１回目及び２回目の加熱処理を７５０℃よりも高い温度で加熱処理を行うと、ガラス基板の収縮により酸化物半導体層にクラック（厚さ方向に伸びるクラック）が形成されやすい。従って、第１の酸化物半導体膜形成後の加熱処理、例えば１回目及び２回目の加熱処理の温度や、スパッタ成膜時の基板温度などを７５０℃以下、好ましくは４５０℃以下のプロセスとすることで、大面積のガラス基板上に信頼性の高いトランジスタを作製することができる。
【０１２６】
次いで、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｏ系の材料、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料を用い、ｎ＋層として機能する膜を１ｎｍ以上１０ｎｍ以下の膜厚で形成する。また、ｎ＋層として上記の材料にＳｉＯ２を含ませてもよい。本実施の形態では、ＳｉＯ２を含むＩｎ−Ｓｎ−Ｏ膜を膜厚５ｎｍ成膜する。
【０１２７】
次いで、第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂからなる酸化物半導体積層と、ｎ＋層として機能する膜を加工する。
【０１２８】
次いで、ｎ＋層として機能する膜上に、ソース電極層およびドレイン電極層（これと同じ層で形成される配線を含む）を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する。そして、導電膜の加工時、またはその後にエッチングを行って、ｎ＋層として機能する膜を選択的にエッチングして、第２の結晶性酸化物半導体層１０８ｂの一部を露出させる。なお、ｎ＋層として機能する膜を選択的にエッチングすることにより、ソース電極層１０４ａと重なるｎ＋層１１３ａと、ドレイン電極層１０４ｂと重なるｎ＋層１１３ｂとが形成される。ｎ＋層１１３ａ、１１３ｂの端部はテーパー形状とすることが好ましい。
【０１２９】
ソース電極層１０４ａおよびドレイン電極層１０４ｂは、スパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【０１３０】
酸化物半導体積層とソース電極層１０４ａ（或いはドレイン電極層１０４ｂ）との間にｎ＋層１１３ａ、１１３ｂを形成することによって、酸化物半導体積層とソース電極層１０４ａとの接触抵抗、及び酸化物半導体積層とドレイン電極層１０４ｂとの接触抵抗よりも低減された接触抵抗を実現することができる。また、ｎ＋層１１３ａ、１１３ｂを形成することによって、寄生抵抗の低減、さらにはＢＴ試験においてマイナスゲート・ストレスを印加する前後のオン電流の変化量（Ｉｏｎ劣化）を抑えることができる。
【０１３１】
次いで、露出させた酸化物半導体積層の一部と接し、かつ、ソース電極層１０４ａおよびドレイン電極層１０４ｂを覆うゲート絶縁層１０２を形成する。ゲート絶縁層１０２は酸化物絶縁材料を用い、成膜後に第３の加熱処理を行うことが好ましい。第３の加熱処理によって、ゲート絶縁層１０２から酸化物半導体積層への酸素供給が行われる。第３の加熱処理の条件は、不活性雰囲気、酸素雰囲気、酸素と窒素の混合雰囲気下で、２００℃以上４００℃、好ましくは２５０℃以上３２０℃以下とする。また、第３の加熱処理の加熱時間は１分以上２４時間以下とする。
【０１３２】
次いで、ゲート絶縁層１０２上に絶縁膜を形成した後、ゲート絶縁層１０２が第２の結晶性酸化物半導体層１０８ｂと接している領域と重なる絶縁膜を選択的に除去して、ゲート絶縁層１０２の一部を露出させる。
【０１３３】
絶縁膜１１４は、後に形成されるゲート電極層とソース電極層１０４ａとの間に形成される寄生容量、またはゲート電極層とドレイン電極層１０４ｂとの間に形成される寄生容量を低減する役割を果たしている。なお、絶縁膜１１４は、例えば、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ガリウム、これらの混合材料などを用いて形成することができる。
【０１３４】
次いで、ゲート絶縁層１０２上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層１１２を形成する。ゲート電極層１１２は、スパッタリング法等により、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
【０１３５】
次いで、ゲート電極層１１２および絶縁膜１１４を覆う絶縁膜１１０ａ、絶縁膜１１０ｂを形成する（図５（Ｃ）参照）。
【０１３６】
絶縁膜１１０ａ及び絶縁膜１１０ｂは、酸化シリコン、窒化シリコン、酸化ガリウム、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、又はこれらの混合材料を用いて単層で又は積層して形成することができる。
【０１３７】
以上の工程でトップゲート型のトランジスタ１６０が形成される。
【０１３８】
図５（Ｃ）に示すトランジスタ１６０において、第１の結晶性酸化物半導体層１０８ａ、及び第２の結晶性酸化物半導体層１０８ｂは、少なくとも一部が結晶化してＣ軸配向を有しており、信頼性が高められたトランジスタ１６０が実現する。
【０１３９】
また、図５（Ｃ）の構造において、トランジスタ１６０の酸化物半導体積層は、ゲート絶縁層との界面に沿った方向において、秩序化がきれいにできている。その界面に沿ってキャリアが流れる場合、酸化物半導体積層は、あたかもフローティング状態となるため、光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制され、または低減される。
【０１４０】
また、ｎ＋層として機能する膜を加工する際に、ｎ＋層１１３ａの端部をソース電極層１０４ａからはみ出させ、ｎ＋層１１３ｂの端部をドレイン電極層１０４ｂからはみ出させたトランジスタ１６５の例を図６に示す。トランジスタ１６５は、図５（Ｃ）よりもｎ＋層１１３ａとｎ＋層１１３ｂの間隔を狭くすることによって、チャネル長を短くして高速駆動を実現している。
【０１４１】
本実施の形態は、実施の形態１と自由に組み合わせることができる。
【０１４２】
（実施の形態６）
本実施の形態では、実施の形態２と一部異なる構造例を図７を用いて説明する。なお、図７において、図２と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【０１４３】
図７は、トップゲート型のトランジスタ１６１の断面図であり、トランジスタ１６１は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ｎ＋層１１３ａ、１１３ｂ、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、チャネル形成領域を含む酸化物半導体積層、ゲート絶縁層１０２、ゲート電極層１１２、酸化物絶縁膜１１０ａを含む。ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆って酸化物半導体積層（第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂの積層）が設けられる。該酸化物半導体積層の一部上にゲート絶縁層１０２を介してゲート電極層１１２が設けられる。
【０１４４】
また、酸化物絶縁膜１１０ａを覆い、保護絶縁膜１１０ｂが設けられている。
【０１４５】
トランジスタ１６１を作製する工程は、図２（Ｄ）に示すトランジスタの作製工程と、ｎ＋層１１３ａ、１１３ｂを設ける工程以外は同一である。従って、図２と異なる工程の部分を以下に説明する。
【０１４６】
基板１００上に酸化物絶縁層１０１を形成した後、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｏ系の材料、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料を用い、ｎ＋層として機能する膜を１ｎｍ以上１０ｎｍ以下の膜厚で形成する。また、ｎ＋層として上記の材料にＳｉＯ２を含ませてもよい。本実施の形態では、膜厚５ｎｍのＩｎ−Ｓｎ−Ｏ膜を用いる。
【０１４７】
次いで、ソース電極層およびドレイン電極層を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する。
【０１４８】
次いで、ｎ＋層として機能する膜を加工してソース電極層１０４ａからはみ出すようにｎ＋層１１３ａを設け、ドレイン電極層１０４ｂからはみ出すようにｎ＋層１１３ｂを設ける。従って、図７に示すトランジスタのチャネル長は、ｎ＋層１１３ａ、１１３ｂの間隔によって決定される。一方、図２（Ｄ）に示すトランジスタのチャネル長は、ソース電極層１０４ａ、ドレイン電極層１０４ｂの間隔によって決定される。
【０１４９】
次いで、ソース電極層１０４ａおよびドレイン電極層１０４ｂ上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。以降の工程は、実施の形態２と同一であるのでここでは詳細な説明を省略することとする。
【０１５０】
ｎ＋層１１３ａ、１１３ｂを有するトランジスタ１６１は、ＢＴ試験においてマイナスゲート・ストレスを印加する前後のオン電流の変化量（Ｉｏｎ劣化）を抑えることができる。
【０１５１】
本実施の形態は実施の形態２または実施の形態５と自由に組み合わせることができる。
【０１５２】
（実施の形態７）
本実施の形態では、実施の形態３と一部異なる構造例を図８を用いて説明する。なお、図８（Ａ）及び図８（Ｂ）において、図３と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【０１５３】
図８（Ａ）は、ボトムゲート型のトランジスタ１６２の断面図であり、トランジスタ１６２は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ゲート電極層１１２、ゲート絶縁層１０２、ｎ＋層１１３ａ、１１３ｂ、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、チャネル形成領域を含む酸化物半導体積層、酸化物絶縁膜１１０ａを含む。ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆って酸化物半導体積層（第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂの積層）が設けられる。酸化物半導体積層において、ゲート絶縁層１０２を介してゲート電極層１１２と重なる領域の一部がチャネル形成領域として機能する。
【０１５４】
また、酸化物絶縁膜１１０ａを覆い、保護絶縁膜１１０ｂが設けられている。
【０１５５】
トランジスタ１６２を作製する工程は、図３（Ｆ）に示すトランジスタの作製工程と、ｎ＋層１１３ａ、１１３ｂを設ける工程以外は同一である。従って、図３と異なる工程の部分を以下に説明する。
【０１５６】
基板１００上に酸化物絶縁層１０１を形成し、導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層１１２を形成し、ゲート電極層１１２上に、ゲート絶縁層１０２を形成する工程までは同一である。
【０１５７】
ゲート絶縁層１０２を形成した後、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｏ系の材料、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料を用い、ｎ＋層として機能する膜を１ｎｍ以上１０ｎｍ以下の膜厚で形成する。また、ｎ＋層として上記の材料にＳｉＯ２を含ませてもよい。本実施の形態では、膜厚５ｎｍのＩｎ−Ｚｎ−Ｏ膜を用いる。
【０１５８】
次いで、ソース電極層およびドレイン電極層を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する。
【０１５９】
次いで、ｎ＋層として機能する膜を加工してソース電極層１０４ａからはみ出すようにｎ＋層１１３ａを設け、ドレイン電極層１０４ｂからはみ出すようにｎ＋層１１３ｂを設ける。従って、図８（Ａ）に示すトランジスタのチャネル長は、ｎ＋層１１３ａ、１１３ｂの間隔によって決定される。一方、図３（Ｆ）に示すトランジスタのチャネル長は、ソース電極層１０４ａ、ドレイン電極層１０４ｂの間隔によって決定される。
【０１６０】
次いで、ソース電極層１０４ａおよびドレイン電極層１０４ｂ上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。以降の工程は、実施の形態３と同一であるのでここでは詳細な説明を省略することとする。
【０１６１】
ｎ＋層１１３ａ、１１３ｂを有するトランジスタ１６２は、ＢＴ試験においてマイナスゲート・ストレスを印加する前後のオン電流の変化量（Ｉｏｎ劣化）を抑えることができる。
【０１６２】
また、ｎ＋層として機能する膜を加工する際に、ソース電極層１０４ａからはみ出しているｎ＋層１１３ａのチャネル長方向の長さと、ドレイン電極層１０４ｂからはみ出しているｎ＋層１１３ｂのチャネル長方向の長さとが異なるトランジスタ１６３の例を図８（Ｂ）に示す。トランジスタ１６３は、ｎ＋層１１３ａのチャネル長方向の長さよりもｎ＋層１１３ｂのチャネル長方向の長さを長くしてチャネル長を短くして高速駆動を実現し、ソース電極層１０４ａとドレイン電極層１０４ｂと間隔を広くして短絡防止を図っている。
【０１６３】
本実施の形態は実施の形態３または実施の形態５と自由に組み合わせることができる。
【０１６４】
（実施の形態８）
本実施の形態では、実施の形態４と一部異なる構造例を図９を用いて説明する。なお、図９において、図４と同一の箇所には同じ符号を用い、同じ符号の詳細な説明はここでは省略する。
【０１６５】
図９（Ｂ）は、ボトムゲート型のトランジスタ１６４の上面図である。図９（Ａ）は、上面図である図９（Ｂ）の鎖線Ｄ１−Ｄ２で切断した断面図であり、ボトムゲート型のトランジスタ１６４の断面構造を示している。トランジスタ１６４は、絶縁表面を有する基板１００上に、酸化物絶縁層１０１、ゲート電極層１１２、ゲート絶縁層１０２、チャネル形成領域を含む酸化物半導体積層、ｎ＋層１１３ａ、１１３ｂ、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、酸化物絶縁膜１１０ａを含む。酸化物半導体積層（第１の結晶性酸化物半導体層１０８ａと第２の結晶性酸化物半導体層１０８ｂの積層）上にソース電極層１０４ａ、及びドレイン電極層１０４ｂを有する。酸化物半導体積層において、ゲート絶縁層１０２を介してゲート電極層１１２と重なる領域の一部がチャネル形成領域として機能する。
【０１６６】
また、酸化物絶縁膜１１０ａを覆い、保護絶縁膜１１０ｂが設けられている。
【０１６７】
トランジスタ１６４を作製する工程は、図４（Ｅ）に示すトランジスタの作製工程と、ｎ＋層１１３ａ、１１３ｂを設ける工程以外は同一である。従って、図４と異なる工程の部分を以下に説明する。
【０１６８】
実施の形態４に示した作製工程に従って図４（Ｄ）に示す状態を得る。
【０１６９】
次いで、Ｉｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｏ系の材料、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料を用い、ｎ＋層として機能する膜を１ｎｍ以上１０ｎｍ以下の膜厚で形成する。また、ｎ＋層として上記の材料にＳｉＯ２を含ませてもよい。本実施の形態では、ＳｉＯ２を含むＩｎ−Ｓｎ−Ｏ膜を膜厚５ｎｍ成膜する。
【０１７０】
次いで、ソース電極層およびドレイン電極層を形成するための導電膜を形成し、当該導電膜を加工して、ソース電極層１０４ａおよびドレイン電極層１０４ｂを形成する。
【０１７１】
次いで、ソース電極層１０４ａおよびドレイン電極層１０４ｂをマスクとして、ｎ＋層として機能する膜を加工してソース電極層１０４ａからテーパー部がはみ出すようにｎ＋層１１３ａを設け、ドレイン電極層１０４ｂからテーパー部がはみ出すようにｎ＋層１１３ｂを設ける。従って、図９（Ａ）に示すトランジスタ１６４のチャネル長は、ｎ＋層１１３ａ、１１３ｂの間隔によって決定される。一方、図４（Ｅ）に示すトランジスタのチャネル長は、ソース電極層１０４ａ、ドレイン電極層１０４ｂの間隔によって決定される。
【０１７２】
なお、テーパー部のテーパー角（ｎ＋層１１３ａの側面が基板１００の平面となす角）は、３０度以下とする。
【０１７３】
以降の工程は、実施の形態４と同一であり、酸化物半導体積層、ソース電極層１０４ａ、及びドレイン電極層１０４ｂを覆う絶縁膜１１０ａ、絶縁膜１１０ｂを形成する。
【０１７４】
以上の工程でボトムゲート型のトランジスタ１６４が形成される。
【０１７５】
酸化物半導体積層とソース電極層１０４ａ（或いはドレイン電極層１０４ｂ）との間にｎ＋層１１３ａ、１１３ｂを形成することによって、酸化物半導体積層とソース電極層１０４ａとの接触抵抗、及び酸化物半導体積層とドレイン電極層１０４ｂとの接触抵抗よりも低減された接触抵抗を実現することができる。また、ｎ＋層１１３ａ、１１３ｂを形成することによって、寄生抵抗の低減、さらにはＢＴ試験においてマイナスゲート・ストレスを印加する前後のオン電流の変化量（Ｉｏｎ劣化）を抑えることができる。
【０１７６】
本実施の形態は実施の形態４または実施の形態５と自由に組み合わせることができる。
【０１７７】
（実施の形態９）
本実施の形態では、実施の形態１乃至８に示す酸化物半導体積層を用いたトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置の一例を示す。
【０１７８】
実施の形態１乃至８に示すトランジスタは、オフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１７９】
図１１は、半導体装置の構成の一例である。図１１（Ａ）には、半導体装置の断面を、図１１（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＥ１−Ｅ２およびＦ１−Ｆ２における断面に相当する。図１１（Ａ）および図１１（Ｂ）に示す半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ２６０を有し、上部に酸化物半導体を用いたトランジスタ１２０を有するものである。トランジスタ１２０は、実施の形態１と同一であるため、図１１（Ａ）、（Ｂ）、（Ｃ）において図１（Ｅ）と同じ箇所は、同じ符号を用いて説明する。
【０１８０】
トランジスタ２６０は、半導体材料（例えば、シリコンなど）を含む基板２００に設けられたチャネル形成領域２１６と、チャネル形成領域２１６を挟むように設けられた不純物領域２１４および高濃度不純物領域２２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域２１６上に設けられたゲート絶縁層２０８と、ゲート絶縁層２０８上に設けられたゲート電極層２１０と、不純物領域と電気的に接続するソース電極層またはドレイン電極層２３０ａ、およびソース電極層またはドレイン電極層２３０ｂを有する。
【０１８１】
ここで、ゲート電極層２１０の側面にはサイドウォール絶縁層２１８が設けられている。また、基板２００の、表面に垂直な方向から見てサイドウォール絶縁層２１８と重ならない領域には、高濃度不純物領域２２０を有し、高濃度不純物領域２２０に接する金属化合物領域２２４が存在する。また、基板２００上にはトランジスタ２６０を囲むように素子分離絶縁層２０６が設けられており、トランジスタ２６０を覆うように、層間絶縁層２２６および層間絶縁層１２８が設けられている。ソース電極層またはドレイン電極層２３０ａ、およびソース電極層またはドレイン電極層２３０ｂは、層間絶縁層２２６および層間絶縁層１２８に形成された開口を通じて、金属化合物領域２２４と電気的に接続されている。つまり、ソース電極またはドレイン電極層２３０ａ、およびソース電極層またはドレイン電極層２３０ｂは、金属化合物領域２２４を介して高濃度不純物領域２２０および不純物領域２１４と電気的に接続されている。なお、トランジスタ２６０の集積化などのため、サイドウォール絶縁層２１８が形成されない場合もある。
【０１８２】
図１１に示すトランジスタ１２０は、第１の結晶性酸化物半導体層１０８ａ、第２の結晶性酸化物半導体層１０８ｂ、ソース電極層１０４ａ、ドレイン電極層１０４ｂ、ゲート絶縁層１０２、ゲート電極層１１２を含む。トランジスタ１２０は、実施の形態１に示す工程で得ることができる。
【０１８３】
図１１において、第１の結晶性酸化物半導体層１０８ａの被形成面である層間絶縁層１２８の平坦性を高めることで、第１の結晶性酸化物半導体層１０８ａの膜厚分布を均一にすることができるため、トランジスタ１２０の特性を向上させることができる。ただし、チャネル長は、短いものとし、例えば０．８μｍや３μｍとする。また、層間絶縁層１２８は、酸化物絶縁層１０１に相当し、同じ材料で形成する。
【０１８４】
また、図１１に示す容量素子２６５は、ソース電極層１０４ａ、ゲート絶縁層１０２、電極２４８を含む。
【０１８５】
また、トランジスタ１２０および容量素子２６５の上には、酸化物絶縁膜１１０ａが設けられており、酸化物絶縁膜１１０ａ上には保護絶縁膜１１０ｂが設けられている。
【０１８６】
また、ソース電極層１０４ａ、及びドレイン電極層１０４ｂと同じ工程で形成される配線２４２ａ、２４２ｂが設けられている。配線２４２ａは、ソース電極層またはドレイン電極層２３０ａと電気的に接続し、配線２４２ｂは、ソース電極層またはドレイン電極層２３０ｂと電気的に接続する。
【０１８７】
また、図１１（Ｃ）に回路構成を示す。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１８８】
図１１（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ２６０のソース電極層とは、電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ２６０のドレイン電極層とは、電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトランジスタ１２０のソース電極またはドレイン電極層の一方とは、電気的に接続され、第４の配線（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１２０のゲート電極層とは、電気的に接続されている。そして、トランジスタ２６０のゲート電極層と、トランジスタ１２０のソース電極層またはドレイン電極層の他方は、容量素子２６５の電極の一方と電気的に接続され、第５の配線（５ｔｈ  Ｌｉｎｅ）と、容量素子２６５の電極の他方は電気的に接続されている。
【０１８９】
図１１（Ｃ）に示す半導体装置では、トランジスタ２６０のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【０１９０】
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１２０がオン状態となる電位にして、トランジスタ１２０をオン状態とする。これにより、第３の配線の電位が、トランジスタ２６０のゲート電極層、および容量素子２６５に与えられる。すなわち、トランジスタ２６０のゲート電極層には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１２０がオフ状態となる電位にして、トランジスタ１２０をオフ状態とすることにより、トランジスタ２６０のゲート電極層に与えられた電荷が保持される（保持）。
【０１９１】
トランジスタ１２０のオフ電流は極めて小さい、具体的には、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ／μｍ以下であるから、トランジスタ２６０のゲート電極層の電荷は長時間にわたって保持される。
【０１９２】
また、基板２００としてはシリコン・オン・インシュレータと呼ばれる半導体基板（ＳＯＩ基板）を用いることもできる。また、基板２００として、ガラスなどの絶縁基板にＳＯＩ層を形成した基板を用いてもよい。ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、ガラス基板上に薄い単結晶シリコン層を形成する方法がある。具体的には、イオンドーピング装置を用いてＨ３＋を照射することで、シリコン基板の表面から所定の深さに分離層を形成し、表面に絶縁層を有するガラス基板をシリコン基板の表面に押しつけて接着させ、分離層の層内または界面を境界として分離する温度未満であり、且つ分離層が脆弱となる温度で熱処理を行う。その結果、分離層の層内または界面を境界として半導体基板の一部をシリコン基板から分離させて、ガラス基板にＳＯＩ層を形成する。
【０１９３】
本実施の形態は、実施の形態１乃至８のいずれか一と組み合わせることができる。
【０１９４】
（実施の形態１０）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを作製する例について以下に説明する。
【０１９５】
画素部に配置するトランジスタは、実施の形態１乃至８のいずれか一に従って形成する。また、実施の形態１乃至８に示すトランジスタはｎチャネル型ＴＦＴであるため、駆動回路のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。
【０１９６】
アクティブマトリクス型表示装置のブロック図の一例を図１２（Ａ）に示す。表示装置の基板上５３００には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
【０１９７】
図１２（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
【０１９８】
また、画素部の回路構成の一例を図１２（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素構造を示す。
【０１９９】
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
【０２００】
トランジスタ６２８のゲート配線６０２と、トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６１６は、トランジスタ６２８とトランジスタ６２９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１乃至８のいずれか一のトランジスタを適宜用いることができる。
【０２０１】
第１の画素電極層と第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６２８及びトランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６２８はゲート配線６０２と接続し、トランジスタ６２９はゲート配線６０３と接続している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、トランジスタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
【０２０２】
また、容量配線６９０が設けられ、ゲート絶縁層を誘電体とし、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極と保持容量を形成する。
【０２０３】
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６５１が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５２が設けられたマルチドメイン構造である。
【０２０４】
なお、図１２（Ｂ）に示す画素構成は、これに限定されない。例えば、図１２（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
【０２０５】
また、画素部の回路構成の一例を図１２（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
【０２０６】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０２０７】
図１２（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
【０２０８】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０２０９】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は、ゲート電極層が走査線６４０６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６４０２のゲート電極層に接続されている。駆動用トランジスタ６４０２は、ゲート電極層が容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
【０２１０】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
【０２１１】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
【０２１２】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極層には、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極層にかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
【０２１３】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図１２（Ｃ）と同じ画素構成を用いることができる。
【０２１４】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極層に発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２１５】
なお、図１２（Ｃ）に示す画素構成は、これに限定されない。例えば、図１２（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
【０２１６】
（実施の形態１１）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態で説明した表示装置を具備する電子機器の例について説明する。
【０２１７】
図１３（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００３ａ、３００３ｂなどによって構成されている。表示部３００３ｂはタッチパネルとなっており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチパネルとして構成してもよい。実施の形態４で示した半導体装置をスイッチング素子として液晶パネルや有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、信頼性の高い携帯型の情報端末とすることができる。
【０２１８】
図１３（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２１９】
また、図１３（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２２０】
図１３（Ｂ）は、携帯音楽プレイヤーであり、本体３０２１には表示部３０２３と、耳に装着するための固定部３０２２と、スピーカ、操作ボタン３０２４、外部メモリスロット３０２５等が設けられている。実施の形態４で示した半導体装置をスイッチング素子として液晶パネルや有機発光パネルを作製して表示部３０２３に適用することにより、より信頼性の高い携帯音楽プレイヤー（ＰＤＡ）とすることができる。
【０２２１】
さらに、図１３（Ｂ）に示す携帯音楽プレイヤーにアンテナやマイク機能や無線機能を持たせ、携帯電話と連携させれば、乗用車などを運転しながらワイヤレスによるハンズフリーでの会話も可能である。
【０２２２】
図１３（Ｃ）は、携帯電話であり、筐体２８００及び筐体２８０１の二つの筐体で構成されている。筐体２８０１には、表示パネル２８０２、スピーカー２８０３、マイクロフォン２８０４、ポインティングデバイス２８０６、カメラ用レンズ２８０７、外部接続端子２８０８などを備えている。また、筐体２８００には、携帯型情報端末の充電を行う太陽電池セル２８１０、外部メモリスロット２８１１などを備えている。また、アンテナは筐体２８０１内部に内蔵されている。実施の形態４で示した半導体装置を表示パネル２８０２に適用することにより、信頼性の高い携帯電話とすることができる。
【０２２３】
また、表示パネル２８０２はタッチパネルを備えており、図１３（Ｃ）には映像表示されている複数の操作キー２８０５を点線で示している。なお、太陽電池セル２８１０で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路も実装している。
【０２２４】
表示パネル２８０２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル２８０２と同一面上にカメラ用レンズ２８０７を備えているため、テレビ電話が可能である。スピーカー２８０３及びマイクロフォン２８０４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体２８００と筐体２８０１は、スライドし、図１３（Ｃ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
【０２２５】
外部接続端子２８０８はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また、外部メモリスロット２８１１に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
【０２２６】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
【０２２７】
図１３（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態４で示した半導体装置を表示部９６０３に適用することにより、信頼性の高いテレビジョン装置９６００とすることができる。
【０２２８】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
【０２２９】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２３０】
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表示部９６０３に映し出すことも可能である。
【０２３１】
また、実施の形態９で示した半導体装置を外部メモリ９６０６やＣＰＵに適用することにより、消費電力が十分に低減された信頼性の高いテレビジョン装置９６００とすることができる。
【０２３２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【実施例１】
【０２３３】
本実施例では、実施の形態４に示した作製方法を用いてトランジスタを作製し、トランジスタ特性を評価した結果を示す。
【０２３４】
本実施例では、同一基板上にチャネル長Ｌの長さを３μｍ、チャネル幅Ｗを５０μｍとするトランジスタを作製し、トランジスタ特性を評価した。まず、トランジスタの作製方法について説明する。
【０２３５】
まず、ガラス基板上に下地膜として、ＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜を形成し、酸化窒化珪素膜上にゲート電極層としてスパッタリング法により膜厚１５０ｎｍのタングステン膜を形成した。ここで、タングステン膜を選択的にエッチングしてゲート電極層を形成した。
【０２３６】
次に、ゲート電極層上にゲート絶縁層としてＣＶＤ法により膜厚１００ｎｍの酸化窒化珪素膜（ε＝４．１）を形成した。
【０２３７】
次に、ゲート絶縁層上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２（モル数比））を用いて、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、基板温度４００℃で成膜を行い、膜厚５ｎｍの第１の酸化物半導体層を形成した。
【０２３８】
次に、第１の酸化物半導体層を窒素雰囲気下、４５０℃で１時間、第１の熱処理を行った。
【０２３９】
次に、第１の酸化物半導体層上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２（モル数比））を用いて、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、基板温度４００℃で成膜を行い、膜厚２５ｎｍの第２の酸化物半導体層を形成した。
【０２４０】
次に、第２の酸化物半導体層を乾燥空気雰囲気下、４５０℃で１時間、第２の熱処理を行った。
【０２４１】
次に、酸化物半導体層上にソース電極層及びドレイン電極層としてチタン膜（膜厚１５０ｎｍ）を、スパッタリング法により室温（２５℃）で形成した。ここで、ソース電極層及びドレイン電極層を選択的にエッチングし、ソース電極層がゲート絶縁層を介してゲート電極層と重なるチャネル方向の長さを３μｍとし、ドレイン電極層がゲート絶縁層を介してゲート電極層と重なるチャネル方向の長さも３μｍとする。
【０２４２】
次に、酸化物半導体層に接するように保護絶縁層としてスパッタリング法により膜厚３００ｎｍの酸化珪素膜を１００℃で形成した。ここで、保護層である酸化珪素膜を選択的にエッチングし、ゲート電極層、ソース電極層及びドレイン電極層上に開口部を形成した。
【０２４３】
次に、測定用電極層としてＳｉＯ２を含むＩｎ−Ｓｎ−Ｏ膜（膜厚１１０ｎｍ）を、スパッタリング法により、アルゴン及び酸素（アルゴン：酸素＝５０ｓｃｃｍ：１．５ｓｃｃｍ）雰囲気下、室温（２５℃）で形成した。ここで、測定用電極層を選択的にエッチングし、前述した開口部を介して、ゲート電極層に電気的に接続する測定用電極層、ソース電極層に電気的に接続する測定用電極層、ドレイン電極層に電気的に接続する測定用電極層を形成した。その後、窒素雰囲気下、２５０℃で１時間、第３の熱処理を行った。
【０２４４】
以上の工程により、サンプル１として、チャネル幅Ｗの長さを５０μｍ、チャネル長Ｌの長さを３μｍとするトランジスタを基板上に複数作製した。
【０２４５】
つづいて、サンプル１の１０個のトランジスタの電流電圧特性をそれぞれで測定した。また、測定時の基板温度は、室温（２５℃）である。図１４に、トランジスタの、ソース電極層とゲート電極層の間の電圧（以下、ゲート電圧もしくはＶｇという）の変化に対するソース電極層とドレイン電極層の間を流れる電流（以下、ドレイン電流もしくはＩｄという）の変化を示すＶｇ−Ｉｄ曲線を示す。横軸はゲート電圧をリニアスケールで示しており、縦軸はドレイン電流をログスケールで示している。
【０２４６】
図１４に示す電流電圧特性の測定は、ソース電極層とドレイン電極層の間の電圧を１Ｖとし、ゲート電圧を−３０から３０Ｖまで変化させて行った結果と、ソース電極層とドレイン電極層の間の電圧を１０Ｖとし、ゲート電圧を−３０から３０Ｖまで変化させて行った結果の両方を記載している。
【０２４７】
なお、図１４において、電界効果移動度の結果は、ソース電極層とドレイン電極層の間の電圧を１０Ｖとしたものを示している。
【０２４８】
また、比較例を図２０に示す。比較例はサンプルＡとして作製し、１０個のトランジスタの電流電圧特性を図１４と同様に、それぞれ測定した結果が図２０である。なお、サンプルＡは、サンプル１と一部工程が異なっている。サンプルＡの作製工程を説明すると、ゲート絶縁層上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２（モル数比））を用いて、基板とターゲットの間との距離を６０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アルゴン及び酸素（アルゴン：酸素＝３０ｓｃｃｍ：１５ｓｃｃｍ）雰囲気下、基板温度２００℃で成膜を行い、膜厚２５ｎｍの酸化物半導体層を形成した。次に、酸化物半導体層を乾燥空気雰囲気下、４５０℃で１時間、第１の熱処理を行った。次に、酸化物半導体層上にソース電極層及びドレイン電極層をサンプル１と同様にして形成し、以降のプロセスは同一である。
【０２４９】
図１４は、図２０に比べて１０個のトランジスタの電流電圧特性のバラツキが小さく、良好である。また、得られたＶｇ−Ｉｄ曲線から、それぞれのしきい値電圧（以下、しきい値もしくはＶｔｈという）を算出した。図１４のサンプル１においては、しきい値は、２．１５Ｖが得られた。また、図２０のサンプルＡにおいて、しきい値は、１．４４Ｖが得られた。
【０２５０】
また、Ｖｇ−Ｉｄ特性について、−３０Ｖから＋３０ＶのＶｇ−Ｉｄ曲線と、＋３０Ｖから−３０ＶのＶｇ−Ｉｄ曲線を比較した場合、特にＶｇ−Ｉｄ曲線の立ち上がり部分で大きな差（Δｓｈｉｆｔ）が見られる。この立ち上がり部分のトランジスタ特性は、オフ電流の値を重要視するデバイスで特に重要となる。なお、立ち上がり部分のトランジスタ特性値の一つであるｓｈｉｆｔ値は、Ｖｇ−Ｉｄ曲線の立ち上がりの電圧値を示しており、Ｉｄが１×１０−１２Ａ以下となった電圧に相当する。図１４のサンプル１においては、ｓｈｉｆｔ値は、−０．４Ｖが得られた。また、図２０のサンプルＡにおいて、ｓｈｉｆｔ値は、−０．０２Ｖが得られた。
【０２５１】
続いて、本実施例で作製したサンプル１とサンプルＡのトランジスタに対してＢＴ試験を行った。ＢＴ試験は加速試験の一種であり、長期間の使用によって起こるトランジスタの特性変化を、短時間で評価することができる。特に、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量は、信頼性を調べるための重要な指標となる。ＢＴ試験前後において、しきい値電圧の変化量が少ないほど、信頼性が高いトランジスタであるといえる。
【０２５２】
具体的には、トランジスタが形成されている基板の温度（基板温度）を一定に維持し、トランジスタのソース電極層およびドレイン電極層を同電位とし、ゲート電極層にソース電極層およびドレイン電極層とは異なる電位を一定時間印加する。基板温度は、試験目的に応じて適宜設定すればよい。また、ゲート電極層に印加する電位がソース電極層およびドレイン電極層の電位よりも高い場合を＋ＢＴ試験といい、ゲート電極層に印加する電位がソース電極層およびドレイン電極層の電位よりも低い場合を−ＢＴ試験という。
【０２５３】
ＢＴ試験の試験強度は、基板温度、ゲート絶縁層に加えられる電界強度、電界印加時間により決定することができる。ゲート絶縁層に加えられる電界強度は、ゲート電極層と、ソース電極層およびドレイン電極層の電位差をゲート絶縁層の厚さで除して決定される。例えば、厚さが１００ｎｍのゲート絶縁層に印加する電界強度を２ＭＶ／ｃｍとしたい場合は、電位差を２０Ｖとすればよい。
【０２５４】
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
【０２５５】
ＢＴ試験は、基板温度を１５０℃、ゲート絶縁層に印加する電界強度を２ＭＶ／ｃｍ、印加時間を１時間とし、＋ＢＴ試験および−ＢＴ試験それぞれについて行った。
【０２５６】
まず、＋ＢＴ試験について説明する。ＢＴ試験対象となるトランジスタの初期特性を測定するため、基板温度を４０℃とし、ソース電極層−ドレイン電極層間電圧（以下、ドレイン電圧またはＶｄという）を１０Ｖとし、ソース電極層−ゲート電極層間電圧（以下、ゲート電圧またはＶｇという）を−２０Ｖ〜＋２０Ｖまで変化させたときのソース−ドレイン電流（以下、ドレイン電流またはＩｄという）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。ここでは基板温度を試料表面への吸湿対策として４０℃としているが、特に問題がなければ、基板温度を室温（２５℃）として測定してもかまわない。
【０２５７】
次に、基板温度を１５０℃まで上昇させた後、トランジスタのソース電極層およびドレイン電極層の電位を０Ｖとした。続いて、ゲート絶縁層へ印加される電界強度が２ＭＶ／ｃｍとなるようにゲート電極層に電圧を印加した。ここでは、トランジスタのゲート絶縁層の厚さが１００ｎｍであったため、ゲート電極層に＋２０Ｖを印加し、そのまま１時間保持した。ここでは印加時間を１時間としたが、目的に応じて適宜時間を変更してもよい。
【０２５８】
次に、ゲート電極層、ソース電極層およびドレイン電極層へ電圧を印加したまま、基板温度を４０℃まで下げた。この時、基板温度が下がりきる前に電圧の印加をやめてしまうと、余熱の影響によりＢＴ試験でトランジスタに与えられたダメージが回復されてしまうため、電圧は印加したまま基板温度を下げる必要がある。基板温度が４０℃になった後、電圧の印加を終了させた。なお、厳密には降温時間も印加時間に加える必要があるが、実際には数分で４０℃まで下げることができたため、これを誤差範囲内と考え、降温時間は印加時間に加えていない。
【０２５９】
次に、初期特性の測定と同じ条件でＶｇ−Ｉｄ特性を測定し、＋ＢＴ試験後のＶｇ−Ｉｄ特性を得た。
【０２６０】
続いて、−ＢＴ試験について説明する。−ＢＴ試験も＋ＢＴ試験と同様の手順で行うが、基板温度を１５０℃まで上昇させた後にゲート電極層に印加する電圧を−２０Ｖとする点が異なる。
【０２６１】
なお、ＢＴ試験に際しては、まだ一度もＢＴ試験を行っていないトランジスタを用いて試験を行うことが重要である。例えば、一度＋ＢＴ試験を行ったトランジスタを用いて−ＢＴ試験を行うと、先に行った＋ＢＴ試験の影響により、−ＢＴ試験結果を正しく評価することができない。また、一度＋ＢＴ試験を行ったトランジスタを用いて、再度＋ＢＴ試験を行った場合等も同様である。ただし、これらの影響を踏まえて、あえてＢＴ試験を繰り返す場合はこの限りではない。
【０２６２】
図１５（Ａ）は、＋ＢＴ試験前後におけるサンプル１のトランジスタのＶｇ−Ｉｄ特性を示している。図１５（Ａ）において、初期特性に比べてしきい値電圧がプラス方向に０．９３Ｖ変化している。
【０２６３】
図１５（Ｂ）は、−ＢＴ試験前後におけるサンプル１のトランジスタのＶｇ−Ｉｄ特性を示している。図１５（Ｂ）において、初期特性に比べてしきい値電圧がプラス方向に０．０２Ｖ変化している。
【０２６４】
どちらのＢＴ試験においても、サンプル１のトランジスタのしきい値電圧の変化量は１Ｖ以下であり、実施の形態４を用いて作製したトランジスタは、信頼性が高いトランジスタであることが確認できた。また、図１５（Ａ）のｓｈｉｆｔ値の変化量を示すΔＳｈｉｆｔは０．８５８Ｖ、図１５（Ｂ）のΔＳｈｉｆｔは０．０２２Ｖであった。
【０２６５】
一方、図２１（Ａ）は、＋ＢＴ試験前後におけるサンプルＡのトランジスタのＶｇ−Ｉｄ特性を示している。図２１（Ａ）において、初期特性に比べてしきい値電圧がプラス方向に２．８Ｖ変化している。
【０２６６】
図２１（Ｂ）は、−ＢＴ試験前後におけるサンプルＡのトランジスタのＶｇ−Ｉｄ特性を示している。図２１（Ｂ）において、初期特性に比べてしきい値電圧がプラス方向に０．２２Ｖ変化している。また、図２１（Ａ）のｓｈｉｆｔ値の変化量を示すΔＳｈｉｆｔは２．２９６Ｖ、図２１（Ｂ）のΔＳｈｉｆｔは０．２４７Ｖであった。
【０２６７】
続いて、本実施例で作製したサンプル１とサンプルＡのトランジスタに対して光を照射しながらＢＴ試験を行った。勿論、上記ＢＴ試験を行ったサンプルとは異なるサンプルを用いた。ＬＥＤ光源から３万６０００ルクスの光をトランジスタに照射する点と、室温（２５℃）での測定である点以外は上記ＢＴ試験と試験方法は同じである。光を照射しながら＋ＢＴ試験を行った結果は、＋ＢＴ試験前後でほとんど変化がないため、ここでは実験結果を省略する。一方、サンプル１に光を照射しながら−ＢＴ試験を行った結果を図１６に示す。
【０２６８】
図１６は、光を照射しながらの−ＢＴ試験前後におけるサンプル１のトランジスタのＶｇ−Ｉｄ特性を示している。図１６において、初期特性に比べてしきい値電圧がマイナス方向に１．８８Ｖ変化している。また、図１６のｓｈｉｆｔ値の変化量を示すΔＳｈｉｆｔは−２．１６７Ｖであった。
【０２６９】
また、図２２は、光を照射しながらの−ＢＴ試験前後におけるサンプルＡのトランジスタのＶｇ−Ｉｄ特性を示している。図２２において、初期特性に比べてしきい値電圧がマイナス方向に４．０２Ｖ変化している。また、図２２のｓｈｉｆｔ値の変化量を示すΔＳｈｉｆｔは−３．９８６Ｖであった。
【０２７０】
光を照射しながらの−ＢＴ試験においても、サンプル１のトランジスタのしきい値電圧の変化量はサンプルＡに比べ半分以下とすることができ、実施の形態４を用いて作製したトランジスタは、信頼性が高いトランジスタであることが確認できた。
【実施例２】
【０２７１】
本実施例では、酸化物半導体層の結晶状態を確認するため、以下の実験を行った。
【０２７２】
実施例１のサンプル１と同じ成膜条件で石英基板上に膜厚５ｎｍの第１の酸化物半導体層を成膜した後、窒素雰囲気下、４５０℃で１時間、第１の熱処理を行った。そしてサンプル１と同じ成膜条件で膜厚２５ｎｍの第２の酸化物半導体層を形成した。次に、第２の酸化物半導体層を窒素雰囲気下、４５０℃で１時間、第２の熱処理を行った。
【０２７３】
こうして得られたサンプルの断面を走査透過型電子顕微鏡（日立製作所製「ＨＤ−２７００」：ＳＴＥＭ）で加速電圧を２００ｋＶとし、観察した高倍写真（８００万倍）を図１７に示す。図１７では、膜厚方向に層状に結晶成長していることが確認できる。また、第１の酸化物半導体層と第２の酸化物半導体層の境界を確認することは困難であった。
【０２７４】
また、サンプルの平面を透過電子顕微鏡（ＴＥＭ）で観察した写真を図１８に示す。図１８では六角格子像を確認することができる。また、Ｘ線回折法（ＸＲＤ）にて結晶状態を分析した結果を図１９に示す。チャートにおいて、２θ＝３０〜３６°に見られるピークが、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系結晶材料で最も強い回折強度を示す（００９）面から得られる回折ピークの存在を示唆している。従って、Ｘ線回折法においてサンプルに結晶領域があることが確認できた。
【符号の説明】
【０２７５】
１０ａ    スパッタ装置
１０ｂ    スパッタ装置
１０ｃ    スパッタ装置
１１    基板供給室
１２ａ    ロードロック室
１２ｂ    ロードロック室
１３    搬送室
１４    カセットポート
１５    基板加熱室
１００    基板
１０２    ゲート絶縁層
１０４ａ    ソース電極層
１０４ｂ    ドレイン電極層
１０８ａ    第１の結晶性酸化物半導体膜
１０８ｂ    第２の結晶性酸化物半導体膜
１１０ａ    絶縁膜
１１０ｂ    絶縁膜
１１３ａ    ｎ＋層
１１３ｂ    ｎ＋層
１１２    ゲート電極層
１１４    絶縁膜
１２０    トランジスタ
１２８    層間絶縁層
１３０    トランジスタ
１４０    トランジスタ
１５０    トランジスタ
１６０    トランジスタ
１６１    トランジスタ
１６２    トランジスタ
１６３    トランジスタ
１６４    トランジスタ
１６５    トランジスタ
２００    基板
２０６    素子分離絶縁層
２０８    ゲート絶縁層
２１０    ゲート電極層
２１４    不純物領域
２１６    チャネル形成領域
２１８    サイドウォール絶縁層
２２０    高濃度不純物領域
２２４    金属化合物領域
２２６    層間絶縁層
２３０ａ    ソース電極層またはドレイン電極層
２３０ｂ    ソース電極層またはドレイン電極層
２４２ａ    配線
２４２ｂ    配線
２４８    電極
２６０    トランジスタ
２６５    容量素子
６０２    配線
６０３    配線
６１６    ソース電極層またはドレイン電極層
６９０    配線
６２８    トランジスタ
６２９    トランジスタ
５３００  基板
５３０１  画素部
５３０２  走査線駆動回路
５３０３  走査線駆動回路
５３０４  信号線駆動回路
６４００  画素
６４０１  トランジスタ
６４０２  トランジスタ
６４０３  容量素子
６４０４  発光素子
６４０５  信号線
６４０６  走査線
６４０７  電源線
６４０８  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図１７】
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【図１８】
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【図２３】
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