(57)【特許請求の範囲】
【請求項１】
基準リセット信号を第１ノードに伝達するための第１信号線と、
前記基準リセット信号の反転信号を第２ノードに伝達するための第２信号線と、
前記第２ノードに伝達された信号の反転信号を出力する第１反転回路と、
前記基準リセット信号を第３ノードに伝達するための第３信号線と、
前記第１ノードに伝達された信号の論理値と、前記３ノードに伝達された信号の論理値と、前記第１反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。
【請求項２】
基準リセット信号を第１ノードに伝達するための第１信号線と、
前記基準リセット信号の反転信号を第２ノードに伝達するための第２信号線と、
前記第２ノードに伝達された信号の反転信号を出力する第１反転回路と、
前記基準リセット信号の反転信号を第３ノードに伝達するための第３信号線と、
前記第３ノードに伝達された信号の反転信号を出力する第２反転回路と、
前記第１ノードに伝達された信号の論理値と、前記第１反転回路から出力された信号の論理値と、前記第２反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。
【請求項３】
前記第２反転回路は、前記制御回路の近傍に配置されることを特徴とする請求項２に記載のリセット信号生成回路。
【請求項４】
外部リセット端子と、
外部から前記外部リセット端子を介して供給された基準リセット信号を第１ノードに伝達するための第１信号線と、
前記外部リセット端子の近傍に配置され、前記基準リセット信号の反転信号を出力する第３反転回路と、
前記第３反転回路の出力信号を第２ノードに伝達するための第２信号線と、
前記第２ノードに伝達された信号の反転信号を出力する第１反転回路と、
前記第１ノードに伝達された信号の論理値と、前記第１反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。
【請求項５】
基準リセット信号を生成する基準リセット信号生成回路と、
前記基準リセット信号を第１ノードに伝達するための第１信号線と、
前記基準リセット信号生成回路の近傍に配置され、前記基準リセット信号の反転信号を出力する第３反転回路と、
前記第３反転回路の出力信号を第２ノードに伝達するための第２信号線と、
前記第２ノードに伝達された信号の反転信号を出力する第１反転回路と、
前記第１ノードに伝達された信号の論理値と、前記第１反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備えたリセット信号生成回路。
【請求項６】
前記第１反転回路は、前記制御回路の近傍に配置されることを特徴とする請求項１〜５のいずれか一項に記載のリセット信号生成回路。
【請求項７】
前記制御回路は、論理積回路であることを特徴とする請求項１〜６のいずれか一項に記載のリセット信号生成回路。
【請求項８】
前記リセット信号を生成する請求項１〜７のいずれか一項に記載のリセット信号生成回路と、
前記リセット信号により初期化が制御される内部回路と、を備えた半導体集積回路。
【請求項９】
リセット信号を生成するリセット信号生成回路と、
前記リセット信号により初期化が制御され、クロック信号に同期してデータを取り込む第１プロセッサと、
前記リセット信号により初期化が制御され、前記クロック信号に同期して、所定のクロックサイクル分遅れて供給される前記データを取り込む第２プロセッサと、を備え、
前記リセット信号生成回路は、
基準リセット信号を第１ノードに伝達するための第１信号線と、
前記基準リセット信号の反転信号を第２ノードに伝達するための第２信号線と、
前記第２ノードに伝達された信号の反転信号を出力する第１反転回路と、
前記第１ノードに伝達された信号の論理値と、前記第１反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を有する、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット信号生成回路及びそれを備えた半導体集積回路に関する。
【背景技術】
【０００２】
近年、自動車にはＬＳＩ(Large Scale Integration)が多く使用されている。これらＬＳＩは、仮に故障した場合でも、自動車の安全性を維持するように動作することが求められている。
【０００３】
そのため、ＬＳＩには、例えば、同じ構成の回路を２つ備えた冗長回路構成が採用されている。この冗長回路構成は、ノイズ等に起因して一方の回路が偶発的に誤動作した場合でも、当該一方の回路の動作と他方の回路の動作とを比較することにより、この偶発的な誤動作を発見することができる。
【０００４】
関連する技術が特許文献１に開示されている（図１０及び図１１参照）。
【０００５】
図１０に示すように、関連する技術のネットワークシステムでは、ネットワークコントローラ５０１と複数のノード５０２とがシリアルデータ伝送路５０３に接続されており、さらにハードウェアリセットライン５０４も複数のノード５０２に接続されている。ネットワークコントローラ５０１のリセット信号５０５は、出力手段５０６を通してハードウェアリセットライン５０４に出力される。複数のノード５０２にそれぞれ設けられた入力手段５０７には、ハードウェアリセットライン５０４によって伝達されたリセット信号５０５が入力される。
【０００６】
また、図１１に示すように、ハードウェアリセットライン５０４には、信号線５４１及び信号線５４２からなるツイストペア線が用いられている。出力手段５０６及び各入力手段５０７には、それぞれ平衡差動型素子が用いられている。また、ハードウェアリセットライン５０４の終端には終端抵抗５０８が設けられている。それにより、ハードウェアリセットライン５０４のノイズ耐性が向上する、と特許文献１には記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０１−２６１９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、発明者は、関連する技術のハードウェアリセットライン５０４及びその周辺回路が、一般的に図１２Ａ〜図１２Ｆに示すような動作を示すことを発見した。図１２Ａ〜図１２Ｆは、関連する技術の動作を示すタイミングチャートである。なお、以下では、説明をわかりやすくするため、リセット信号（以下、便宜上「基準リセット信号」と称す）５０５の振幅が０Ｖ（Ｌレベル）〜１．５Ｖ（Ｈレベル）、出力手段５０６及び各入力手段５０７をそれぞれ駆動する電源電圧が１．５Ｖ、各入力手段５０７の出力電圧の範囲が０Ｖ（Ｌレベル）〜１．５Ｖ（Ｈレベル）、である場合を例に説明する。また、基準リセット信号５０５は、Ｌレベルの場合にアクティブ（リセット状態）になり、Ｈレベルの場合にインアクティブ（リセット解除）になるものとする。
【０００９】
図１２Ａは、関連する技術の正常動作を示すタイミングチャートである。図１２Ａに示すように、基準リセット信号５０５がＬレベルの場合、出力手段５０６は、信号線５４１にＬレベルの信号を出力し、信号線５４２に反転信号であるＨレベルの信号を出力する。各入力手段５０７には、信号線５４１を介してＬレベルの信号が、信号線５４２を介してＨレベルの信号が入力される。ここで、各入力手段５０７は、信号線５４１，５４２間の電圧差に応じた信号（便宜上、「リセット信号」と称す）を出力する。具体的には、各入力手段５０７は、信号線５４１の電圧レベルが信号線５４２の電圧レベル以上の場合に、Ｈレベルのリセット信号を出力し、それ以外では、Ｌレベルのリセット信号を出力する。したがって、この場合、各入力手段５０７は、Ｌレベルのリセット信号を出力する。つまり、各入力手段５０７は、リセット信号をアクティブにする（リセット状態にする）。一方、基準リセット信号５０５がＨレベルの場合、出力手段５０６は、信号線５４１にＨレベルの信号を出力し、信号線５４２に反転信号であるＬレベルの信号を出力する。各入力手段５０７には、信号線５４１によって伝達されたＨレベルの信号が、信号線５４２によって伝達されたＬレベルの信号が入力される。この場合、各入力手段５０７は、Ｈレベルのリセット信号を出力する。つまり、各入力手段５０７は、リセット信号をインアクティブにする(リセット解除する)。
【００１０】
図１２Ｂは、コモンノイズが発生した場合における関連する技術の動作を示すタイミングチャートである。各入力手段５０７は、上記したように、信号線５４１，５４２間の電圧差に応じたリセット信号を出力する。したがって、図１２Ｂに示すように信号線５４１，５４２にコモンノイズが発生した場合でも、これらコモンノイズは各入力手段５０７にて相殺される。それにより、各入力手段５０７は、基準リセット信号５０５と同じ論理値のリセット信号を出力する。
【００１１】
図１２Ｃは、信号線５４１の信号レベルがＬレベルに固定される故障（Ｓｔａｃｋ−ａｔ−０故障、０縮退故障）が発生した場合における、関連する技術の動作を示すタイミングチャートである。図１２Ｃに示すように信号線５４１に０縮退故障が発生した場合でも、各入力手段５０７は、信号線５４１，５４２間の電圧差に基づき、基準リセット信号５０５と同じ論理値のリセット信号を出力する。
【００１２】
図１２Ｄは、信号線５４２の信号レベルがＨレベルに固定される故障（Ｓｔａｃｋ−ａｔ−１故障、１縮退故障）が発生した場合における、関連する技術の動作を示すタイミングチャートである。図１２Ｄに示すように信号線５４２に１縮退故障が発生した場合でも、各入力手段５０７は、信号線５４１，５４２間の電圧差に基づき、基準リセット信号５０５と同じ論理値のリセット信号を出力する。
【００１３】
図１２Ｅは、信号線５４１に１縮退故障が発生した場合における、関連する技術の動作を示すタイミングチャートである。図１２Ｅに示すように信号線５４１に１縮退故障が発生した場合、各入力手段５０７は、信号線５４１，５４２間の電圧差に基づき、常にＨレベルのリセット信号を出力してしまう。つまり、各入力手段５０７は、意図せずにリセット信号をインアクティブにしてしまう（リセット解除してしまう）。
【００１４】
図１２Ｆは、信号線５４２に０縮退故障が発生した場合における、関連する技術の動作を示すタイミングチャートである。図１２Ｆに示すように信号線５４２に０縮退故障が発生した場合、各入力手段５０７は、信号線５４１，５４２間の電圧差に基づき、常にＨレベルのリセット信号を出力してしまう。つまり、各入力手段５０７は、意図せずにリセット信号をインアクティブにしてしまう（リセット解除してしまう）。
【００１５】
このように、関連する技術の構成は、信号線５４１，５４２のうち少なくとも一方に縮退故障が発生した場合、意図せずにリセット信号をインアクティブにしてしまう、即ち、意図せずにリセット解除してしまう、という問題があった。それにより、当該リセット信号により初期化が制御される回路が誤動作してしまう可能性があった。
【課題を解決するための手段】
【００１６】
本発明にかかるリセット信号生成回路は、基準リセット信号を第１ノードに伝達するための第１信号線と、前記基準リセット信号の反転信号を第２ノードに伝達するための第２信号線と、前記第２ノードに伝達された信号の反転信号を出力する第１反転回路と、前記第１ノードに伝達された信号の論理値と、前記第１反転回路から出力された信号の論理値と、が一致しない場合、前記基準リセット信号に関わらずリセット信号をアクティブにする制御回路と、を備える。
【００１７】
上述のような回路構成により、ノイズや縮退故障等による意図しないリセット信号の解除を防止することができる。
【発明の効果】
【００１８】
本発明により、ノイズや縮退故障等による意図しないリセット信号の解除を防止することが可能なリセット信号生成回路及びそれを備えた半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１にかかるリセット信号生成回路の構成例を示す図である。
【図２】本発明の実施の形態１にかかるリセット信号生成回路の他の構成例を示す図である。
【図３】本発明の実施の形態１にかかるリセット信号生成回路の他の構成例を示す図である。
【図４】本発明の実施の形態１にかかるリセット信号生成回路の他の構成例を示す図である。
【図５】本発明の実施の形態１にかかるリセット信号生成回路の他の構成例を示す図である。
【図６Ａ】本発明の実施の形態１にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図６Ｂ】本発明の実施の形態１にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図６Ｃ】本発明の実施の形態１にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図６Ｄ】本発明の実施の形態１にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図６Ｅ】本発明の実施の形態１にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図６Ｆ】本発明の実施の形態１にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図７】本発明の実施の形態２にかかるリセット信号生成回路の構成例を示す図である。
【図８Ａ】本発明の実施の形態２にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図８Ｂ】本発明の実施の形態２にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図８Ｃ】本発明の実施の形態２にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図８Ｄ】本発明の実施の形態２にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図８Ｅ】本発明の実施の形態２にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図８Ｆ】本発明の実施の形態２にかかるリセット信号生成回路の動作を示すタイミングチャートである。
【図９】本発明の実施の形態３にかかる半導体集積回路の構成例を示す図である。
【図１０】関連する技術の構成を示す図である。
【図１１】関連する技術の構成を示す図である。
【図１２Ａ】関連する技術の動作を示すタイミングチャートである。
【図１２Ｂ】関連する技術の動作を示すタイミングチャートである。
【図１２Ｃ】関連する技術の動作を示すタイミングチャートである。
【図１２Ｄ】関連する技術の動作を示すタイミングチャートである。
【図１２Ｅ】関連する技術の動作を示すタイミングチャートである。
【図１２Ｆ】関連する技術の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２０】
以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２１】
実施の形態１
図１は、本発明の実施の形態１にかかるリセット信号生成回路１０の構成例を示す図である。本実施の形態にかかるリセット信号生成回路１０は、基準リセット信号を伝達するための複数の信号線を備え、当該複数の信号線によってそれぞれ伝達された信号の論理値が一致しない場合、基準リセット信号に関わらずリセット信号をアクティブ（リセット状態）にすることを特徴とする。それにより、本実施の形態にかかるリセット信号生成回路１０は、ノイズや縮退故障等による意図しないリセット信号の解除を防止することができる。以下、具体的に説明する。
【００２２】
図１に示すように、リセット信号生成回路１０は、半導体チップ（半導体集積回路）１内に設けられ、基準リセット信号正転回路１０１と、基準リセット信号反転回路（第３反転回路）１０２と、反転回路（第１反転回路。以下、ＩＮＶ回路と称す）１０４と、制御回路１０５と、を備える。なお、本実施の形態では、制御回路１０５が論理積回路（以下、ＡＮＤ回路１０５と称す）である場合を例に説明する。
【００２３】
基準リセット信号正転回路１０１の入力端子及び基準リセット信号反転回路１０２の入力端子は、何れも半導体チップ１の外部リセット端子１１１に接続されている。基準リセット信号正転回路１０１の出力端子とＡＮＤ回路１０５の第１の入力端子（第１ノード）とは、信号線（第１信号線）ＲＯＵＴ１１を介して接続されている。基準リセット信号反転回路１０２の出力端子とＩＮＶ回路１０４の入力端子（第２ノード）とは、信号線（第２信号線）ＲＯＵＴＺ１２を介して接続されている。ＩＮＶ回路１０４の出力端子はＡＮＤ回路１０５の第２の入力端子に接続されている。そして、ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理積をリセット信号ＩＮ＿ＲＥＳＺとして出力する。このリセット信号ＩＮ＿ＲＥＳＺは、例えば、半導体チップ１内に設けられた内部回路（不図示）に供給される。この内部回路は、リセット信号ＩＮ＿ＲＥＳＺにより初期化が制御される。
【００２４】
なお、便宜上、信号線ＲＯＵＴ１１を伝搬する信号を信号ＲＯＵＴ１１と称し、信号線ＲＯＵＴＺ１２を伝搬する信号を信号ＲＯＵＴＺ１２と称す場合がある。
【００２５】
半導体チップ１の外部には、例えば、基準リセット信号ＲＥＳＥＴＺを生成する基準リセット信号生成回路（図１において不図示）が設けられている。外部にて生成された基準リセット信号ＲＥＳＥＴＺは、半導体チップ１の外部リセット端子１１１に供給される。
【００２６】
本実施の形態では、基準リセット信号生成回路が半導体チップ１の外部に設けられた場合を例に説明するが、これに限られない。図２に示すように、基準リセット信号生成回路は半導体チップ１内に設けられても良い。チップ内部に設けられた基準リセット信号生成回路の一例としては、パワーオンリセット回路等が挙げられる。さらに、図３に示すように、チップ外部に第１基準リセット信号を生成する第１基準リセット信号生成回路が設けられ、チップ内部に第２基準リセット信号を生成する第２基準リセット信号生成回路が設けられ、第１及び第２基準リセット信号に基づいて基準リセット信号ＲＥＳＥＴＺが生成される構成であっても良い。これらは、以下に説明する他の実施の形態においても同様のことが言える。
【００２７】
なお、リセット信号生成回路１０は、図４に示すように外部リセット端子１１１を含む構成であっても良いし、図５に示すようにチップ内の基準リセット信号生成回路を含む構成であっても良い。これは、以下に説明する他の実施の形態においても同様のことが言える。
【００２８】
基準リセット信号正転回路１０１は、基準リセット信号ＲＥＳＥＴＺを正転して出力する。言い換えると、基準リセット信号正転回路１０１は、基準リセット信号ＲＥＳＥＴＺをそのまま出力する。信号線ＲＯＵＴ１１は、基準リセット信号正転回路１０１の出力信号をＡＮＤ回路１０５の第１の入力端子（第１ノード）に伝達する。
【００２９】
基準リセット信号反転回路１０２は、基準リセット信号ＲＥＳＥＴＺを反転して出力する。信号線ＲＯＵＴＺ１２は、基準リセット信号反転回路１０２の出力信号をＩＮＶ回路１０４の入力端子（第２ノード）に伝達する。ＩＮＶ回路１０４は、信号線ＲＯＵＴＺ１２によって伝達された信号を反転してＡＮＤ回路１０５の第２の入力端子に出力する。
【００３０】
そして、ＡＮＤ回路１０５は、上記したように、両入力端子にそれぞれ入力される信号の論理積をリセット信号ＩＮ＿ＲＥＳＺとして出力する。
【００３１】
（タイミングチャート）
次に、図１に示すリセット信号生成回路１０の動作について、図６Ａ〜図６Ｆを用いて説明する。図６Ａ〜図６Ｆは、リセット信号生成回路１０の動作を示すタイミングチャートである。なお、リセット信号ＩＮ＿ＲＥＳＺは、Ｌレベル（論理値０）の場合にアクティブ（リセット状態）になり、Ｈレベル（論理値１）の場合にインアクティブ（リセット解除）になるものとする。
【００３２】
図６Ａは、リセット信号生成回路１０の正常動作を示すタイミングチャートである。図６Ａに示すように、基準リセット信号ＲＥＳＥＴＺがＬレベルの場合、信号ＲＯＵＴ１１はＬレベルを示し、信号ＲＯＵＴＺ１２は反転値であるＨレベルを示す。そして、ＩＮＶ回路１０４の出力信号はＬレベルを示す。ＡＮＤ回路１０５は、両入力端子に何れもＬレベルの信号が入力されるため、Ｌレベルのリセット信号ＩＮ＿ＲＥＳＺを出力する。つまり、ＡＮＤ回路１０５は、リセット信号ＩＮ＿ＲＥＳＺをアクティブにする（リセット状態にする）。一方、基準リセット信号ＲＥＳＥＴＺがＨレベルの場合、信号ＲＯＵＴ１１はＨレベルを示し、信号ＲＯＵＴＺ１２はＬレベルを示す。そして、ＩＮＶ回路１０４の出力信号はＨレベルを示す。ＡＮＤ回路１０５は、両入力端子に何れもＨレベルの信号が入力されるため、Ｈレベルのリセット信号ＩＮ＿ＲＥＳＺを出力する。つまり、ＡＮＤ回路１０５は、リセット信号ＩＮ＿ＲＥＳＺをインアクティブにする（リセット解除する）。
【００３３】
このように、ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致する場合、当該論理値のリセット信号ＩＮ＿ＲＥＳＺを出力する。
【００３４】
図６Ｂは、コモンノイズが発生した場合におけるリセット信号生成回路１０の動作を示すタイミングチャートである。例えば、基準リセット信号ＲＥＳＥＴＺがＬレベルのときに、信号線ＲＯＵＴ１１，ＲＯＵＴＺ１２にコモンノイズが発生した場合、信号ＲＯＵＴ１１はＨレベル側に変動してしまう。他方、信号ＲＯＵＴＺ１２はＨレベルの状態を維持する。そして、ＩＮＶ回路１０４の出力信号はＬレベルを示す。ＡＮＤ回路１０５は、第１の入力端子にＨレベルの信号が入力され、第２の入力端子にＬレベルの信号が入力されるため、Ｌレベルのリセット信号ＩＮ＿ＲＥＳＺを出力し続ける。つまり、ＡＮＤ回路１０５は、リセット信号ＩＮ＿ＲＥＳＺをアクティブにし続ける。
【００３５】
なお、図示していないが、基準リセット信号ＲＥＳＥＴＺがＨレベルのときに、信号線ＲＯＵＴ１１，ＲＯＵＴＺ１２にコモンノイズが発生した場合、ＡＮＤ回路１０５は、第１の入力端子にＨレベルの信号が入力され、第２の入力端子にＬレベルの信号が入力されるため、Ｌレベルのリセット信号ＩＮ＿ＲＥＳＺを出力する。つまり、ＡＮＤ回路１０５は、リセット信号ＩＮ＿ＲＥＳＺをアクティブにする。
【００３６】
このように、ＡＮＤ回路１０５は、コモンノイズの影響により両入力端子にそれぞれ入力される信号の論理値が一致しない場合、基準リセット信号ＲＥＳＥＴＺに関わらずリセット信号ＩＮ＿ＲＥＳＺをアクティブにする。
【００３７】
図６Ｃは、信号線ＲＯＵＴ１１に０縮退故障が発生した場合における、リセット信号生成回路１０の動作を示すタイミングチャートである。この場合、信号ＲＯＵＴ１１は０縮退故障によりＬレベルに固定されるため、ＡＮＤ回路１０５は、常にＬレベルのリセット信号ＩＮ＿ＲＥＳＺを出力する。
【００３８】
より具体的には、基準リセット信号ＲＥＳＥＴＺがＬレベルの場合、信号ＲＯＵＴＺ１２はＨレベルを示すため、ＩＮＶ回路１０４の出力信号はＬレベルを示す。このとき、信号ＲＯＵＴ１１は０縮退故障によりＬレベルに固定されている。ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致するため、当該論理値（Ｌレベル）のリセット信号ＩＮ＿ＲＥＳＺを出力する。一方、基準リセット信号ＲＥＳＥＴＺがＨレベルの場合、信号ＲＯＵＴＺ１２はＬレベルを示すため、ＩＮＶ回路１０４の出力信号はＨレベルを示す。このとき、信号ＲＯＵＴ１１は０縮退故障によりＬレベルに固定されている。ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致しないため、リセット信号ＩＮ＿ＲＥＳＺをアクティブにする。要するに、ＡＮＤ回路１０５は、常にＬレベルのリセット信号ＩＮ＿ＲＥＳＺを出力する。
【００３９】
このように、ＡＮＤ回路１０５は、信号線ＲＯＵＴ１１の０縮退故障により両入力端子にそれぞれ入力される信号の論理値が一致しない場合、基準リセット信号ＲＥＳＥＴＺに関わらずリセット信号ＩＮ＿ＲＥＳＺをアクティブにする。
【００４０】
図６Ｄは、信号線ＲＯＵＴＺ１２に１縮退故障が発生した場合における、リセット信号生成回路１０の動作を示すタイミングチャートである。この場合、信号ＲＯＵＴＺ１２は１縮退故障によりＨレベルに固定されることにより、ＩＮＶ回路１０４の出力信号がＬレベルに固定されるため、ＡＮＤ回路１０５は、常にＬレベルのリセット信号ＩＮ＿ＲＥＳＺを出力する。
【００４１】
より具体的には、基準リセット信号ＲＥＳＥＴＺがＬレベルの場合、信号ＲＯＵＴ１１はＬベルを示す。このとき、信号ＲＯＵＴＺ１２は１縮退故障によりＨレベルに固定されているため、ＩＮＶ回路１０４の出力信号はＬレベルに固定される。ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致するため、当該論理値（Ｌレベル）のリセット信号ＩＮ＿ＲＥＳＺを出力する。一方、基準リセット信号ＲＥＳＥＴＺがＨレベルの場合、信号ＲＯＵＴ１１はＨレベルを示す。このとき、信号ＲＯＵＴＺ１２は１縮退故障によりＨレベルに固定されているため、ＩＮＶ回路１０４の出力信号はＬレベルに固定される。ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致しないため、リセット信号ＩＮ＿ＲＥＳＺをアクティブにする。要するに、ＡＮＤ回路１０５は、常にＬレベルのリセット信号ＩＮ＿ＲＥＳＺを出力する。
【００４２】
このように、ＡＮＤ回路１０５は、信号線ＲＯＵＴＺ１２の１縮退故障により両入力端子にそれぞれ入力される信号の論理値が一致しない場合、基準リセット信号ＲＥＳＥＴＺに関わらずリセット信号ＩＮ＿ＲＥＳＺをアクティブにする。
【００４３】
図６Ｅは、信号線ＲＯＵＴ１１に１縮退故障が発生した場合における、リセット信号生成回路１０の動作を示すタイミングチャートである。例えば、基準リセット信号ＲＥＳＥＴＺがＬレベルの場合、信号ＲＯＵＴＺ１２はＨレベルを示すため、ＩＮＶ回路１０４の出力信号はＬレベルを示す。このとき、信号ＲＯＵＴ１１は１縮退故障によりＨレベルに固定されている。ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致しないため、リセット信号ＩＮ＿ＲＥＳＺをアクティブにする。結果的に、ＡＮＤ回路１０５は、基準リセット信号ＲＥＳＥＴＺと同じ論理値のリセット信号ＩＮ＿ＲＥＳＺを出力する。一方、基準リセット信号ＲＥＳＥＴＺがＨレベルの場合、信号ＲＯＵＴＺ１２はＬレベルを示すため、ＩＮＶ回路１０４の出力信号はＨレベルを示す。このとき、信号ＲＯＵＴ１１は１縮退故障によりＨレベルに固定されている。ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致するため、当該論理値（Ｈレベル）のリセット信号ＩＮ＿ＲＥＳＺを出力する。要するに、ＡＮＤ回路１０５は、常に基準リセット信号ＲＥＳＥＴＺと同じ論理値のリセット信号ＩＮ＿ＲＥＳＺを出力する。
【００４４】
このように、ＡＮＤ回路１０５は、信号線ＲＯＵＴ１１の１縮退故障により両入力端子にそれぞれ入力される信号の論理値が一致しない場合、基準リセット信号ＲＥＳＥＴＺに関わらずリセット信号ＩＮ＿ＲＥＳＺをアクティブにする。
【００４５】
図６Ｆは、信号線ＲＯＵＴＺ１２に０縮退故障が発生した場合における、リセット信号生成回路１０の動作を示すタイミングチャートである。例えば、基準リセット信号ＲＥＳＥＴＺがＬレベルの場合、信号ＲＯＵＴ１１はＬレベルを示す。このとき、信号ＲＯＵＴＺ１２は０縮退故障によりＬレベルに固定されているため、ＩＮＶ回路１０４の出力信号はＨレベルに固定される。ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致しないため、リセット信号ＩＮ＿ＲＥＳＺをアクティブにする。結果的に、ＡＮＤ回路１０５は、基準リセット信号ＲＥＳＥＴＺと同じ論理値のリセット信号ＩＮ＿ＲＥＳＺを出力する。一方、基準リセット信号ＲＥＳＥＴＺがＨレベルの場合、信号ＲＯＵＴ１１はＨレベルを示す。このとき、信号ＲＯＵＴＺ１２は０縮退故障によりＬレベルに固定されているため、ＩＮＶ回路１０４の出力信号はＨレベルに固定される。ＡＮＤ回路１０５は、両入力端子にそれぞれ入力される信号の論理値が一致するため、当該論理値（Ｈレベル）のリセット信号ＩＮ＿ＲＥＳＺを出力する。要するに、ＡＮＤ回路１０５は、常に基準リセット信号ＲＥＳＥＴＺと同じ論理値のリセット信号ＩＮ＿ＲＥＳＺを出力する。
【００４６】
このように、ＡＮＤ回路１０５は、信号線ＲＯＵＴＺ１２の０縮退故障により両入力端子にそれぞれ入力される信号の論理値が一致しなくなると、基準リセット信号ＲＥＳＥＴＺに関わらずリセット信号ＩＮ＿ＲＥＳＺをアクティブにする。
【００４７】
以上のように、本実施の形態にかかるリセット信号生成回路１０は、信号線ＲＯＵＴ１１によって伝達された信号の論理値と、信号線ＲＯＵＴＺ１２によって伝達された信号の反転値と、が一致しない場合、基準リセット信号ＲＥＳＥＴＺに関わらずリセット信号ＩＮ＿ＲＥＳＺをアクティブ（リセット状態）にする。それにより、本実施の形態にかかるリセット信号生成回路１０は、ノイズや縮退故障等による意図しないリセット信号ＩＮ＿ＲＥＳＺの解除を防止することができる。その結果、リセット信号ＩＮ＿ＲＥＳＺによって初期化が制御される回路の誤動作を防止することができる。
【００４８】
実施の形態２
図７は、本発明の実施の形態２にかかるリセット信号生成回路２０の構成例を示す図である。図７に示すリセット信号生成回路２０では、図１に示すリセット信号生成回路１０と比較して、基準リセット信号ＲＥＳＥＴＺを伝達するための信号線がさらに一本追加されている。以下、具体的に説明する。
【００４９】
図７に示すように、リセット信号生成回路２０は、半導体チップ（半導体集積回路）２内に設けられ、基準リセット信号正転回路２０１，２０３と、基準リセット信号反転回路２０２と、ＩＮＶ回路２０４と、制御回路２０５と、を備える。なお、本実施の形態では、制御回路２０５が論理積回路（以下、ＡＮＤ回路２０５と称す）である場合を例に説明する。
【００５０】
図７に示すリセット信号生成回路２０の構成は、基準リセット信号ＲＥＳＥＴＺを伝達するための信号線が１本追加された以外は、図１に示すリセット信号生成回路１０の構成と同じである。つまり、基準リセット信号正転回路２０１は、図１における基準リセット信号正転回路１０１に対応する。基準リセット信号反転回路２０２は、図１における基準リセット信号反転回路１０２に対応する。ＩＮＶ回路２０４は、図１におけるＩＮＶ回路１０４に対応する。ＡＮＤ回路２０５は、図１におけるＡＮＤ回路１０５に対応する。また、信号線ＲＯＵＴ２１は、図１における信号線ＲＯＵＴ１１に対応する。信号線ＲＯＵＴＺ２２は、図１における信号線ＲＯＵＴＺ１２に対応する。外部リセット端子２１１は図１における外部リセット端子１１１に対応する。以下では、主として、図１に示すリセット信号生成回路１０とは異なる構成について説明する。
【００５１】
基準リセット信号正転回路２０３の入力端子は、半導体チップ２の外部リセット端子２１１に接続されている。基準リセット信号正転回路２０３の出力端子とＡＮＤ回路２０５の第３の入力端子（第３ノード）とは、信号線（第３信号線）ＲＯＵＴ２３を介して接続されている。なお、便宜上、信号線ＲＯＵＴ２３を伝搬する信号を信号ＲＯＵＴ２３と称する場合がある。
【００５２】
基準リセット信号正転回路２０３は、基準リセット信号ＲＥＳＥＴＺを正転して出力する。言い換えると、基準リセット信号正転回路２０３は、基準リセット信号ＲＥＳＥＴＺをそのまま出力する。信号線ＲＯＵＴ２３は、基準リセット信号正転回路２０３の出力信号をＡＮＤ回路２０５の第３の入力端子（第３ノード）に伝達する。そして、ＡＮＤ回路２０５は、第１〜第３入力端子にそれぞれ入力される信号の論理積をリセット信号ＩＮ＿ＲＥＳＺとして出力する。
【００５３】
（タイミングチャート）
図８Ａ〜図８Ｆは、図７に示すリセット信号生成回路２０の動作を示すタイミングチャートである。ここで、図８Ａ〜図８Ｆに示すタイミングチャートでの縮退故障等の条件は、それぞれ図６Ａ〜図６Ｆに示すタイミングチャートでの縮退故障等の条件と同様である。なお、信号線ＲＯＵＴ２３に縮退故障が発生した場合におけるリセット信号生成回路２０の動作については、信号線ＲＯＵＴ２１に縮退故障が発生した場合と同様であるため、その説明を省略する。
【００５４】
図８Ａ〜図８Ｆに示されるリセット信号生成回路２０の動作については、それぞれ、図６Ａ〜図６Ｆに示されるリセット信号生成回路１０の動作と同様であるため、その説明を省略する。
【００５５】
以上のように、本実施の形態にかかるリセット信号生成回路２０は、実施の形態１に示すリセット信号生成回路１０の場合と同等の効果を奏することができる。
【００５６】
さらに、本実施の形態にかかるリセット信号生成回路２０は、実施の形態１にかかるリセット信号生成回路１０の場合と比較して、信号線の複数箇所に縮退故障が発生した場合でも、より精度良く、意図しないリセット信号ＩＮ＿ＲＥＳＺの解除を防止できる。
【００５７】
例えば、図１に示すリセット信号生成回路１０において信号線ＲＯＵＴ１１，ＲＯＵＴＺ１２の２箇所に縮退故障が発生した場合、基準リセット信号ＲＥＳＥＴＺを正確に伝達可能な信号線が無くなってしまう。そのため、基準リセット信号ＲＥＳＥＴＺによるリセット信号ＩＮ＿ＲＥＳＺの制御ができなくなり、意図せずにリセット信号ＩＮ＿ＲＥＳＺが解除されてしまう可能性がある。
【００５８】
一方、図７に示すリセット信号生成回路２０において信号線ＲＯＵＴ２１，ＲＯＵＴＺ２２の２箇所に縮退故障が発生した場合でも、信号線ＲＯＵＴ２３には縮退故障が発生していないため、基準リセット信号ＲＥＳＥＴＺは信号線ＲＯＵＴ２３を介して正確に伝達される。そのため、基準リセット信号ＲＥＳＥＴＺによるリセット信号ＩＮ＿ＲＥＳＺの制御が可能となり、意図しないリセット信号ＩＮ＿ＲＥＳＺの解除を防止することができる。
【００５９】
ただし、図１に示すリセット信号生成回路１０は、図７に示すリセット信号生成回路２０よりも少ない信号線によって構成されているため、回路規模の増大を抑制することができる点において優れている。
【００６０】
なお、本実施の形態では、基準リセット信号ＲＥＳＥＴＺの正転信号を伝達するための信号線が追加された場合を例に説明したが、これに限られず、基準リセット信号ＲＥＳＥＴＺの反転信号を伝達するための信号線が追加されても良い。この場合、当該信号線によって伝達された信号を反転出力する反転回路（第２反転回路）がさらに設けられる必要がある。
【００６１】
実施の形態３
本実施の形態では、本発明にかかるリセット信号生成回路の製品への適用例について説明する。図９は、本発明にかかるリセット信号生成回路３０を備えた半導体チップ（半導体集積回路）３の構成例を示す図である。
【００６２】
半導体チップ３は、リセット信号生成回路３０と、プロセッサ回路（第１プロセッサ）３０６と、プロセッサ回路（第２プロセッサ）３０７と、ＩＮＶ回路３０８と、反転フリップフリップ回路（以下、単に反転ＦＦと称す）３０９と、を少なくとも備える。プロセッサ回路３０６とプロセッサ回路３０７とは、同じ回路構成である。つまり、半導体チップ３には、同じ構成の２つのプロセッサ回路３０６，３０７を備えた冗長回路構成が採用されている。
【００６３】
リセット信号生成回路３０は、図１に示すリセット信号生成回路１０と同じ回路構成である。つまり、基準リセット信号正転回路３０１は、図１における基準リセット信号正転回路１０１に対応する。基準リセット信号反転回路３０２は、図１における基準リセット信号反転回路１０２に対応する。ＩＮＶ回路３０４は、図１におけるＩＮＶ回路１０４に対応する。ＡＮＤ回路３０５は、図１におけるＡＮＤ回路１０５に対応する。信号線ＲＯＵＴ３１は、図１における信号線ＲＯＵＴ１１に対応する。信号線ＲＯＵＴＺ３２は、図１における信号線ＲＯＵＴＺ１２に対応する。
【００６４】
リセット信号生成回路３０によって生成されたリセット信号ＩＮ＿ＲＥＳＺは、プロセッサ回路３０６及びプロセッサ回路３０７に供給される。つまり、プロセッサ回路３０６，３０７は、何れもリセット信号ＩＮ＿ＲＥＳＺによって初期化が制御される。
【００６５】
クロック信号ＣＬＫは、例えば、半導体チップ３の外部にて生成された後、半導体チップ３の外部クロック端子３１０に供給される。
【００６６】
プロセッサ回路３０６は、クロック信号ＣＬＫに同期してデータＣＰＵ＿ＤＡＴＡ３３を取り込み、所定の処理を実行する。
【００６７】
ＩＮＶ回路３０８は、データＣＰＵ＿ＤＡＴＡ３３を反転してデータＣＰＵ＿ＤＡＴＡ３４として出力する。反転ＦＦ３０９は、クロック信号ＣＬＫに同期してデータＣＰＵ＿ＤＡＴＡ３４を取り込み、データＣＰＵ＿ＤＡＴＡ３５として出力する。つまり、データＣＰＵ＿ＤＡＴＡ３５は、データＣＰＵ＿ＤＡＴＡ３３を１クロックサイクル分遅延させたデータである。
【００６８】
プロセッサ回路３０７は、クロック信号ＣＬＫに同期してデータＣＰＵ＿ＤＡＴＡ３５を取り込み、所定の処理を実行する。つまり、プロセッサ回路３０７は、プロセッサ回路３０６と同じ処理を１クロックサイクル分遅れて実行する。
【００６９】
このように、プロセッサ回路３０７はプロセッサ回路３０６に遅れて動作する。また、プロセッサ回路３０７に供給されるデータは、信号伝搬中は反転されている。それにより、仮にノイズ等が発生した場合でも、プロセッサ回路３０６，３０７に同じ誤動作を生じさせないようにしている。なお、このような対策は、データラインに対してのみ施されており、リセットラインやクロックラインには施されていないのが一般的である。
【００７０】
しかしながら、実際には、リセットラインの配線長はノイズの影響を無視できないほどに長い場合が多い。このような状況において、本発明のリセット信号生成回路を有しない構成では、ノイズ等の影響により意図せずにリセット信号が解除されてしまう可能性がある。そして、意図せずにリセット信号が解除されてしまうと、プロセッサ回路３０６，３０７は、同時にリセット解除されるため、誤動作していることを検出することができない可能性がある。
【００７１】
一方、図９に示すように本発明のリセット信号生成回路３０を備えた構成は、ノイズや縮退故障等が発生した場合でも、上記したように、意図しないリセット信号ＩＮ＿ＲＥＳＺの解除を防止することができる。それにより、プロセッサ回路３０６，３０７の誤動作を防止することができる。
【００７２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、制御回路がＡＮＤ回路（１０５，２０５，３０５）である場合を例に説明したが、これに限られず、同様の機能を有する他の回路に適宜変更可能である。
【００７３】
また、上記実施の形態では、リセット信号生成回路が基準リセット信号ＲＥＳＥＴＺを伝達するための信号線を２本又は３本有する場合を例に説明したが、これに限られない。リセット信号生成回路は、基準リセット信号ＲＥＳＥＴＺを伝達するための信号を４本以上有する構成に適宜変更可能である。この場合、リセット信号生成回路は、コモンノイズの発生による誤動作を防止するため、基準リセット信号ＲＥＳＥＴＺの正転信号を伝達するための信号線と、基準リセット信号ＲＥＳＥＴＺの反転信号を伝達するための信号線と、を少なくとも１本ずつ有している必要がある。
【００７４】
なお、実施の形態２でも説明したように、基準リセット信号ＲＥＳＥＴＺを伝達するための信号線の本数が多いほど、信号線の複数箇所に縮退故障が発生した場合に、意図しないリセット信号の解除を防止できる確率は高くなる。
【００７５】
また、本発明にかかるリセット信号生成回路に設けられた基準リセット信号正転回路や基準リセット信号反転回路は、外部リセット端子の近傍に配置されることが好ましい。より好ましくは、基準リセット信号正転回路や基準リセット信号反転回路は、外部リセット端子に隣接して配置されることが好ましい。
【００７６】
仮に基準リセット信号生成回路が半導体チップ内に設けられている場合には、基準リセット信号正転回路や基準リセット信号反転回路は、当該基準リセット信号生成回路の近傍に配置されることが好ましい。より好ましくは、基準リセット信号正転回路や基準リセット信号反転回路は、当該基準リセット信号生成回路に隣接して配置されることが好ましい。
【００７７】
また、基準リセット信号ＲＥＳＥＴＺの反転信号を伝達するための信号線に対して設けられた反転回路（例えば、図１におけるＩＮＶ回路１０４）は、制御回路（例えば、図１におけるＡＮＤ回路１０５）の近傍に配置されることが好ましい。より好ましくは、基準リセット信号ＲＥＳＥＴＺの反転信号を伝達するための信号線に対して設けられた反転回路は、制御回路に隣接して配置されることが好ましい。
【００７８】
また、上記実施の形態では、リセット信号生成回路が基準リセット信号正転回路を有する場合を例に説明したが、これに限られず、基準リセット信号正転回路を有しない構成に適宜変更可能である。
【００７９】
また、上記実施の形態では、リセット信号がＬレベルの場合にアクティブになる場合を例に説明したが、これに限られず、リセット信号がＨレベルの場合にアクティブになる構成に適宜変更可能である。
【符号の説明】
【００８０】
１  半導体チップ
１０  リセット信号生成回路
１０１  基準リセット信号正転回路
１０２  基準リセット信号反転回路
１０４  反転回路
１０５  論理積回路
１１１  外部リセット端子
ＲＯＵＴ１１  信号線
ＲＯＵＴＺ１２  信号線
２  半導体チップ
２０  リセット信号生成回路
２０１  基準リセット信号正転回路
２０２  基準リセット信号反転回路
２０３  基準リセット信号正転回路
２０４  反転回路
２０５  論理積回路
２１１  外部リセット端子
ＲＯＵＴ２１  信号線
ＲＯＵＴＺ２２  信号線
ＲＯＵＴ２３  信号線
３  半導体チップ
３０  リセット信号生成回路
３０１  基準リセット信号正転回路
３０２  基準リセット信号反転回路
３０４  反転回路
３０５  論理積回路
３０６，３０７  プロセッサ回路
３０８  反転回路
３０９  反転フリップフロップ
３１０  外部クロック端子
３１１  外部リセット端子
ＲＯＵＴ３１  信号線
ＲＯＵＴＺ３２  信号線
ＲＯＵＴ３３  信号線
【図１】
0005727906.tif 000002
【図２】
0005727906.tif 000003
【図３】
0005727906.tif 000004
【図４】
0005727906.tif 000005
【図５】
0005727906.tif 000006
【図６Ａ】
0005727906.tif 000007
【図６Ｂ】
0005727906.tif 000008
【図６Ｃ】
0005727906.tif 000009
【図６Ｄ】
0005727906.tif 000010
【図６Ｅ】
0005727906.tif 000011
【図６Ｆ】
0005727906.tif 000012
【図７】
0005727906.tif 000013
【図８Ａ】
0005727906.tif 000014
【図８Ｂ】
0005727906.tif 000015
【図８Ｃ】
0005727906.tif 000016
【図８Ｄ】
0005727906.tif 000017
【図８Ｅ】
0005727906.tif 000018
【図８Ｆ】
0005727906.tif 000019
【図９】
0005727906.tif 000020
【図１０】
0005727906.tif 000021
【図１１】
0005727906.tif 000022
【図１２Ａ】
0005727906.tif 000023
【図１２Ｂ】
0005727906.tif 000024
【図１２Ｃ】
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【図１２Ｄ】
0005727906.tif 000026
【図１２Ｅ】
0005727906.tif 000027
【図１２Ｆ】
0005727906.tif 000028