(57)【特許請求の範囲】
【請求項１】
入力トランジスタ又は出力トランジスタである偶数個のトランジスタのベース及びエミッタを辿るループでありベース−エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループで表現される目的演算を行い、演算結果をデジタル値の演算値で出力する演算回路であって、
前記トランスリニアループを有する回路において、当該トランスリニアループの接続を前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとの間で分断し、当該分断個所に電位比較回路を接続する改変を行った改変ループ回路と、
前記入力トランジスタのエミッタに接続され、それぞれに前記目的演算の入力となる入力電流を供給する入力電流供給手段と、
前記演算値についての試行値を生成する制御回路と、
前記出力トランジスタのエミッタに接続され、前記試行値に応じた大きさの試行電流を生成し供給する試行電流生成手段と、
を有し、
前記電位比較回路は、前記分断個所の両側の電位を比較してその結果に応じた比較出力を生成し、
前記制御回路は、前記比較出力に基づいて、前記分断個所での電位平衡状態に対応した前記試行値を探索して前記演算値として出力すること、
を特徴とする演算回路。
【請求項２】
請求項１に記載の演算回路において、
前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位の大小関係に応じて２種類の出力状態のいずれかを出力するコンパレータを有し、
前記制御回路は、
クロックパルスを入力され、当該クロックパルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、
前記比較出力の前記出力状態の変化を検出し、当該変化時に対応した前記試行値を前記演算値とする判定回路と、
を有することを特徴とする演算回路。
【請求項３】
請求項１に記載の演算回路において、
前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位差に応じた電流を生成する電圧−電流変換回路を有し、
前記制御回路は、
前記比較出力の前記電流を充電するキャパシタと、
オン状態にて選択的に前記キャパシタを放電させるスイッチと、
前記キャパシタの端子間電圧を入力され、その出力に応じて前記スイッチのオン／オフ状態を切り換え前記キャパシタの充電／放電を交互に繰り返させるヒステリシスコンパレータと、
前記ヒステリシスコンパレータの出力パルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、
前記ヒステリシスコンパレータの出力の変化の周期に基づいて前記電位平衡状態への到達を判定し、当該到達時に対応した前記試行値を前記演算値とする判定回路と、
を有することを特徴とする演算回路。
【請求項４】
励振された状態にて励振強度に応じた検出感度で目的物理量を検出し、励振周波数の搬送波を振幅変調した検出信号を出力するセンサ部と、
発振信号により前記センサ部を励振駆動する駆動回路と、
同期検波回路によって前記検出信号を前記発振信号で同期検波し、検波出力から前記目的物理量に応じた出力信号を生成する検出回路と、
を有し、
前記同期検波回路は、前記検出信号と前記発振信号との積をとって同期検波する前記目的演算を行い前記演算値を出力する請求項１から請求項３のいずれか１つに記載の演算回路を有し、前記演算値に基づいて前記検波出力を得ること、
を特徴とする物理量センサ。
【請求項５】
発振信号に基づく強度及び周波数の搬送波を振幅変調した信号となる検出信号に対し請求項１から請求項３のいずれか１つに記載の演算回路を用いて当該検出信号と前記発振信号との積をとって同期検波する前記目的演算を行い、前記演算値に基づいて前記振幅変調の変調信号を抽出する検波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算回路、それを用いた物理量センサ及び検波回路に関し、特に、トランスリニア原理を用いた演算回路に関する。
【背景技術】
【０００２】
アナログ量に関する演算は、デジタル演算回路又はアナログ演算回路を用いて行うことができる。デジタル演算回路を用いる構成では、アナログ信号である入力信号をＡ／Ｄ変換器（ＡＤＣ：Analog−to−Digital Converter）でデジタルデータに変換してデジタル演算回路に入力する。デジタル演算回路は演算結果をデジタルデータで与える。
【０００３】
デジタル演算の演算精度はＡＤＣの分解能に影響される。特に、非線形な関数の演算ではＡＤＣによる量子化誤差の影響も非線形となるので、ＡＤＣの分解能を設定するに際して単に所要精度だけでなく、関数の次数、入力信号の範囲を考慮する必要がある。例えば、入力データｘのべき乗を含む関数演算にて所定の精度を得ようとした場合、ｘが大きいほど、またｘの次数が高いほどｘの量子化誤差を小さくする必要がありＡＤＣの負担が重くなる。また入力データのビット数の増加はデジタル演算回路の負担も大きくする。
【０００４】
一方、アナログ演算回路を用いる構成では、演算はアナログ信号処理で行われる。すなわち、入力信号はアナログ信号のままアナログ演算回路に入力され、アナログ演算回路は演算結果に相当する電圧、電流等の物理量を生成する。よって、この構成では、入力信号のＡ／Ｄ変換に伴う問題は生じない。なお、得られた物理量はアナログ信号のまま出力され利用される場合と、ＡＤＣでデジタルデータに変換されて出力される場合とがある。
【０００５】
アナログ演算回路の一つとしてトランスリニア回路を用いるものが存在する。トランスリニア回路はトランスリニア原理を用いたアナログ回路である。トランスリニア原理とは、複数のトランジスタのベース・エミッタを一巡するように結合したループにおいて、時計回り方向（ＣＷ）の極性の半導体接合の数と、反時計回り方向（ＣＣＷ）の極性の半導体接合の数が同数である場合には、ベース電流が時計回り方向に流れるトランジスタのコレクタ電流の積とベース電流が反時計回り方向に流れるトランジスタのコレクタ電流の積とが等しくなる、というものである。次式はトランスリニア原理を表しており、左辺が時計回り方向（ＣＷ）の極性のベース−エミッタ接合を有するＮ個のトランジスタのコレクタ電流ＩＣｉの積、右辺が反時計回り方向（ＣＣＷ）の極性のベース−エミッタ接合を有するＮ個のトランジスタのコレクタ電流ＩＣｊの積である。ここで、ｉ，ｊは共にＮ以下の自然数である。
【０００６】
【数１】
0005773807.tif 000002
【０００７】
トランスリニア回路によって乗算回路、除算回路、二乗回路、平方根回路等を実現することができる。図１２は従来のトランスリニア回路の例を示す回路図であり、４つのトランジスタＱ１〜Ｑ４がトランスリニアループを構成する。当該回路はトランジスタＱ１〜Ｑ３のコレクタ電流Ｉ１〜Ｉ３を入力電流として与えられ、トランジスタＱ４のコレクタ電流を出力電流Ｉoutとして取り出すものであり、Ｉoutは次式で表される。
Ｉout＝Ｉ１・Ｉ２／Ｉ３  ・・・・・・（２）
【０００８】
すなわち、この例ではトランスリニア回路によりＩ１とＩ２との乗算及びＩ３による除算を行う回路が実現される。図１２の回路は電流Ｉoutを抵抗Ｒで電圧に変換し、当該電圧をＡ／Ｄ変換して演算結果を示す演算値Ｄoutを出力する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−１２０２７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
一般的に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor; 相補型金属酸化膜半導体）プロセスで作られる半導体集積回路（Integrated Circuit：ＩＣ）は、バイポーラプロセスで作られるＩＣより低消費電力で、また集積密度の向上が容易である。しかし、上述のようにトランスリニア原理はバイポーラトランジスタの特性を利用しているので、トランスリニア回路を内蔵するＩＣは標準的なＣＭＯＳプロセスでは製造されない。そのため、ＩＣを構成する回路がトランスリニア回路以外にＣＭＯＳで構成可能な回路部分を含んでいても、当該ＩＣは基本的にはバイポーラプロセスを用いて製造され、消費電力や集積密度に関するＣＭＯＳプロセスのメリットを享有できないという問題があった。
【００１１】
ここで、Ｂｉ−ＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）プロセスを用いれば、バイポーラトランジスタを用いたトランスリニア回路とその他のＣＭＯＳ回路とを同一半導体基板上に形成することができる。しかし、構造の異なるバイポーラトランジスタとＣＭＯＳとを同じ基板上に形成するＢｉ−ＣＭＯＳプロセスは標準的なＣＭＯＳプロセスと比較して工程が多く、かつ複雑であるため、製造コストが増加するという問題が生じる。
【００１２】
本発明は上記問題点を解決するためになされたものであり、トランスリニア原理を用いてアナログ演算回路の利点を有しつつ、ＣＭＯＳプロセスによって半導体装置として構成可能な演算回路を提供し、また、それを用いた物理量センサ及び検波回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明に係る演算回路は、入力トランジスタ又は出力トランジスタである偶数個のトランジスタのベース及びエミッタを辿るループでありベース−エミッタ接合が形成するダイオードの向きの正逆が当該ループ上にて同数であるトランスリニアループで表現される目的演算を行い、演算結果をデジタル値の演算値で出力する演算回路であって、前記トランスリニアループを有する回路において、当該トランスリニアループの接続を前記ダイオードの向きが正方向である前記トランジスタのエミッタと、逆方向である前記トランジスタのエミッタとの間で分断し、当該分断個所に電位比較回路を接続する改変を行った改変ループ回路と、前記入力トランジスタのエミッタに接続され、それぞれに前記目的演算の入力となる入力電流を供給する入力電流供給手段と、前記演算値についての試行値を生成する制御回路と、前記出力トランジスタのエミッタに接続され、前記試行値に応じた大きさの試行電流を生成し供給する試行電流生成手段と、を有し、前記電位比較回路は、前記分断個所の両側の電位を比較してその結果に応じた比較出力を生成し、前記制御回路は、前記比較出力に基づいて、前記分断個所での電位平衡状態に対応した前記試行値を探索して前記演算値として出力する。
【００１４】
他の本発明に係る演算回路においては、前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位の大小関係に応じて２種類の出力状態のいずれかを出力するコンパレータを有し、前記制御回路は、クロックパルスを入力され、当該クロックパルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、前記比較出力の前記出力状態の変化を検出し、当該変化時に対応した前記試行値を前記演算値とする判定回路と、を有する。
【００１５】
別の本発明に係る演算回路においては、前記電位比較回路は、前記比較出力として、前記分断個所の両側の電位差に応じた電流を生成する電圧−電流変換回路を有し、前記制御回路は、前記比較出力の前記電流を充電するキャパシタと、オン状態にて選択的に前記キャパシタを放電させるスイッチと、前記キャパシタの端子間電圧を入力され、その出力に応じて前記スイッチのオン／オフ状態を切り換え前記キャパシタの充電／放電を交互に繰り返させるヒステリシスコンパレータと、前記ヒステリシスコンパレータの出力パルスごとにカウント値を順次、増加又は減少させ、当該カウント値を前記試行値として出力するカウンタと、前記ヒステリシスコンパレータの出力の変化の周期に基づいて前記電位平衡状態への到達を判定し、当該到達時に対応した前記試行値を前記演算値とする判定回路と、を有する。
【００１６】
本発明に係る物理量センサは、励振された状態にて励振強度に応じた検出感度で目的物理量を検出し、励振周波数の搬送波を振幅変調した検出信号を出力するセンサ部と、発振信号により前記センサ部を励振駆動する駆動回路と、同期検波回路によって前記検出信号を前記発振信号で同期検波し、検波出力から前記目的物理量に応じた出力信号を生成する検出回路と、を有し、前記同期検波回路は、前記検出信号と前記発振信号との積をとって同期検波する前記目的演算を行い前記演算値を出力する上記本発明に係る演算回路のいずれかを有し、前記演算値に基づいて前記検波出力を得る。
【００１７】
本発明に係る検波回路は、発振信号に基づく強度及び周波数の搬送波を振幅変調した信号となる検出信号に対し上記本発明に係る演算回路のいずれかを用いて当該検出信号と前記発振信号との積をとって同期検波する前記目的演算を行い、前記演算値に基づいて前記振幅変調の変調信号を抽出するものである。
【発明の効果】
【００１８】
ＣＭＯＳプロセスにおいてはバイポーラトランジスタを、当該プロセスにて副産物として半導体基板に生じる寄生トランジスタの構造を利用して形成できる。当該バイポーラトランジスタは半導体基板をコレクタとする構造であるので、これを用いてトランスリニア原理を利用した回路を構成しようとすると各トランジスタのコレクタが共通電位となるという制約を受ける。本発明によれば当該制約の下でトランスリニア原理を用いたアナログ演算回路の利点を有する演算回路を構成することができる。例えば、アナログ演算回路と同様の利点として入力信号に対するＡＤＣが不要であり、デジタル演算回路について上述した、演算内容に応じてＡＤＣの量子化誤差が非線形に増加する問題を生じない。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態に係る演算回路を用いた物理量センサである振動型のジャイロスコープの概略のブロック構成図である。
【図２】ＡＧＣ部の構成例を示す概略の模式的な回路図である。
【図３】本発明の実施形態に係る演算回路を用いた同期検波回路の概略のブロック構成図である。
【図４】本発明の実施形態に係る演算回路を用いた同期検波回路の概略のタイミング図である。
【図５】ＣＭＯＳプロセスを用いてｎ型半導体基板に形成されるバイポーラトランジスタの構造を示す模式的な断面図である。
【図６】同期検波回路に用いる演算回路の一例の基本構成を示す回路図である。
【図７】電位比較回路及び制御回路の構成の一例を示す模式的なブロック図である。
【図８】電位比較回路及び制御回路の構成の他の例を示す模式的な回路図である。
【図９】図６に示す演算回路を４象限動作可能とした構成を示す回路図である。
【図１０】図６及び図９に示す演算回路の変形例を示す回路図である。
【図１１】本発明の実施形態である演算回路の他の例の概略の回路図である。
【図１２】従来のトランスリニア回路の例を示す回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２１】
図１は実施形態に係る演算回路を用いた物理量センサである振動型のジャイロスコープ３０の概略のブロック構成図である。ジャイロスコープ３０は、センサ素子３２、駆動回路３４、及び検出回路３６を含んで構成される。
【００２２】
センサ素子３２は、水晶等の圧電体からなる振動子４０、互いに対をなす駆動電極４２，４４、及び互いに対をなす検出電極４６，４８からなる。駆動電極４２，４４は駆動回路３４からの発振信号を振動子４０に印加して、逆圧電効果により振動子４０を励振する。励振された振動子４０は角速度が加わるとコリオリ力により振動を生じ、圧電効果により電荷を生じる。検出電極４６，４８は当該振動により生じた電荷を電流として取り出し、検出回路３６へ出力する。
【００２３】
駆動回路３４は電流電圧変換回路（以下、Ｉ／Ｖ変換回路）５０及び増幅部５２を有し、振動子４０と共に帰還型発振回路を構成し所定周波数の発振信号である駆動信号を生成する。駆動回路３４は駆動信号Ｓ１を振動子４０の駆動電極４２に印加し、振動子４０の振動に応じて駆動電極４４から流れ出す電流をモニタして、駆動信号の振幅をフィードバック制御する。
【００２４】
Ｉ／Ｖ変換回路５０は、駆動電極４４から流れ出す帰還電流Ｓ２を入力され、電流電圧変換を行って増幅部５２へ帰還信号Ｓ３として出力する。
【００２５】
増幅部５２は可変利得増幅回路５４及び自動利得制御（ＡＧＣ）部５６を備える。
【００２６】
ＡＧＣ部５６は帰還信号Ｓ３の振幅に応じた直流のモニタ電圧Ｖiを生成し、モニタ電圧Ｖiと参照信号とに基づいて、発振回路の励振レベルを安定させるように可変利得増幅回路５４の利得を制御する信号Ｓ４を生成する。本実施形態のＡＧＣ部５６は、参照信号として参照電圧生成回路５８から入力される参照電圧Ｖrefを用い、モニタ電圧Ｖiと参照電圧Ｖrefとの差に基づいて信号Ｓ４を生成する。なお、参照信号として電流信号を用いる構成とすることもでき、その場合、当該電流信号を発振信号の振幅に応じた参照電流Ｉrefとして、後述する同期検波回路７２にて利用することができる。
【００２７】
可変利得増幅回路５４はＡＧＣ部５６からの制御信号Ｓ４によって利得を制御され、当該利得で帰還信号Ｓ３を増幅する。
【００２８】
検出回路３６は、検出増幅部７０、同期検波回路７２及びＬＰＦ７６を有し、センサ素子３２が出力する検出信号Ｓ５，Ｓ６を信号処理して、検出対象とする物理量である角速度に応じた出力信号を生成する。
【００２９】
検出増幅部７０は、検出電極４６，４８に接続され、それらから入力される検出信号Ｓ５，Ｓ６をそれぞれ電圧値に変換する。また、検出増幅部７０は差動増幅回路を備え、電圧に変換された検出信号Ｓ５，Ｓ６に対して差動増幅を行う。
【００３０】
同期検波回路７２は検出増幅部７０の出力信号Ｓ７（増幅信号Ｘ）を入力され、駆動回路３４の発振信号Ｙに基づいて同期検波（乗積検波）を行い、検波出力Ｓ８を生成する。本実施形態では駆動回路３４の発振信号ＹとしてＩ／Ｖ変換回路５０から出力される帰還信号Ｓ３を用い、当該信号Ｓ３を位相調整して同期検波回路７２に入力する。同期検波回路７２は後述するように、参照電圧生成回路５８から入力される参照電圧Ｖrefを利用する。また、同期検波回路７２は検波出力Ｓ８をデジタルデータで出力する。
【００３１】
ＬＰＦ７６はデジタルフィルタで構成され、同期検波回路７２が出力するデジタル信号から高周波成分を除去して、振動子４０に印加される角速度に応じた信号である角速度出力Ｓ９を抽出し出力端子７８から出力する。
【００３２】
駆動回路３４、検出回路３６はシリコン基板等を用いたＩＣとして形成される。当該ＩＣには、上述した出力端子７８の他に、駆動回路３４を駆動電極４２，４４に接続するための端子（又はパッド）８０，８２及び、検出回路３６を検出電極４６，４８に接続するための端子（又はパッド）８４，８６が設けられる。また、参照電圧Ｖrefを入力するための制御端子８８も設けられる。
【００３３】
参照電圧生成回路５８は、電源電圧から電圧供給を受け、当該電源電圧に依存しない参照電圧Ｖrefを生成する。
【００３４】
図２はＡＧＣ部５６の構成例を示す概略の模式的な回路図である。ＡＧＣ部５６は実効値回路１００及び制御電圧生成回路１０２を有する。実効値回路１００は、帰還信号Ｓ３を入力され、その振幅に応じた直流のモニタ電圧Ｖiとして、帰還信号Ｓ３の実効値電圧を生成する。制御電圧生成回路１０２はモニタ電圧Ｖiと参照電圧Ｖrefとの差に基づいて制御信号Ｓ４を生成する。制御電圧生成回路１０２は例えば、演算増幅器１０４を用いた反転増幅回路からなる。演算増幅器１０４の反転入力端子（−）は、実効値回路１００との間に入力抵抗Ｒiを接続され、演算増幅器１０４の出力端子との間に帰還抵抗Ｒfを接続され、また参照電圧Ｖrefの入力端子との間に抵抗Ｒrefを接続される。演算増幅器１０４の非反転入力端子（＋）は接地される。演算増幅器１０４の出力端子から出力される制御信号Ｓ４の電圧をＶoと表すと、反転入力端子（−）でのキルヒホッフの電流保存則から次式が成り立つ。
Ｖi／Ｒi＋Ｖref／Ｒref＝−Ｖo／Ｒf  ・・・・・・（３）
【００３５】
通常、ＲfはＲi、Ｒrefに比べて十分に大きいことから（３）式の右辺を０と見なせば、（３）式は、励振レベルを示すモニタ電圧Ｖiが実質的に｜Ｖref｜に比例し、発振回路の励振レベルがＶrefを基準として設定されることを示している。
【００３６】
なお、参照信号として参照電流（Ｉrefとする）を用いる場合の制御電圧生成回路１０２の構成は、図２に示す、演算増幅器１０４の反転入力端子（−）に抵抗Ｒrefを介して参照電圧Ｖrefを印加する構成に代えて、反転入力端子（−）に参照電流Ｉrefを供給する構成とする。Ｉrefは反転入力端子（−）から引き込む向きに供給し、実効値回路１００から反転入力端子（−）に流れ込む電流を相殺するように構成する。
【００３７】
上述のように参照電圧生成回路５８は参照電圧Ｖrefを一定に保つように設計されるが、実際にはＶrefは温度や電源電圧の変動などに起因して変化する。この参照電圧Ｖrefの変動は、駆動信号の信号レベルを変動させ、それに応じてセンサ素子３２の検出信号Ｓ５，Ｓ６の信号レベルが変化し、さらには角速度出力Ｓ９の信号レベルが変化する。本実施形態における同期検波回路７２は、この基準信号であるべき参照電圧Ｖrefや参照電流といった参照信号の変動によって生じる角速度出力Ｓ９の変動を低減する。
【００３８】
図３は同期検波回路７２の概略のブロック構成図である。同期検波回路７２は電圧−電流変換回路（以下、Ｖ／Ｉ変換回路）１１０ａ，１１０ｂ，１１０ｃ、演算回路１１２、サンプルホールド回路１１４ａ，１１４ｂ及び移相器１１６を有する。既に述べたように、同期検波回路７２は検出増幅部７０からの増幅信号Ｘ、駆動回路３４からの発振信号Ｙ、及び参照電圧生成回路５８からの参照電圧Ｖrefを入力される。増幅信号Ｘはサンプルホールド回路１１４ａに入力され、発振信号Ｙはサンプルホールド回路１１４ｂ及び移相器１１６に入力される。また参照電圧ＶrefはＶ／Ｉ変換回路１１０ｃに入力される。
【００３９】
図４は同期検波回路７２の概略のタイミング図である。移相器１１６は入力された発振信号Ｙに対して位相が９０°シフトしたクロックＣＫを生成する。例えば、移相器１１６は電圧信号Ｙの極性が正の期間から負の期間にわたる１周期に対してクロックＣＫのＨ（High）レベルの期間からＬ（Low）レベルの期間にわたる１周期を９０°進んだ位相で設定する。生成されたクロックＣＫはサンプルホールド回路１１４ａ，１１４ｂのトリガに入力される。クロックＣＫの立ち下がりのタイミングは発振信号Ｙの電圧のピーク点に対応し、サンプルホールド回路１１４ｂは当該ピーク点の電圧をサンプリングして保持する。また、サンプルホールド回路１１４ａはサンプルホールド回路１１４ｂと同じタイミングで、すなわち、発振信号Ｙのピークに同期したタイミングで増幅信号Ｘの電圧をサンプリングして保持する。
【００４０】
Ｖ／Ｉ変換回路１１０ａ，１１０ｂはそれぞれサンプルホールド回路１１４ａ，１１４ｂから信号Ｘ，Ｙのホールド電圧を入力され、それら電圧信号Ｘ，Ｙを電流信号Ｉx，Ｉyに変換して演算回路１１２へ入力する。参照電圧ＶrefはＤＣ信号であるのでサンプルホールド回路を経ずに、直接、Ｖ／Ｉ変換回路１１０ｃに入力され、Ｖ／Ｉ変換回路１１０ｃは参照電圧Ｖrefを電流信号Ｉrefに変換して演算回路１１２へ入力する。
【００４１】
演算回路１１２は、センサ素子３２の検出信号に応じた電流信号Ｉx、駆動回路３４の発振信号に応じた電流信号Ｉy及び発振信号の振幅に応じた参照電流Ｉrefを入力され、次式で表される出力電流Ｉoutを表すデジタルデータである出力データＤoutを求める。
Ｉout＝Ｉx・Ｉy／Ｉref  ・・・・・・（４）
【００４２】
なお、図４に示す動作では、発振信号Ｙの１周期ごとにＤoutを求めているが、１回のＤoutの演算に信号Ｙの周期より長い時間を要する場合は、当該演算時間に合わせて例えば、クロックＣＫを分周するなどして信号Ｙの複数周期ごとに信号Ｘ，Ｙのサンプリングを行う構成とする。
【００４３】
演算回路１１２はトランスリニア原理を用いており、後述するように擬似的にトランスリニアループを構成するものと言える。このトランスリニア原理を用いる部分は本来のトランスリニアループと同様、バイポーラトランジスタを用いて構成される。本実施形態では、当該バイポーラトランジスタはＣＭＯＳプロセスで形成する。図５は、当該バイポーラトランジスタの構造を示す模式図であり、半導体基板に垂直な断面が示されている。図５にはＩＣを形成する半導体基板が、ｎ型不純物を導入されｎ型導電性（第１導電型）を与えられたｎ型サブストレート（以下、ｎ−ｓｕｂ）２００である例を示している。ｎ−ｓｕｂ２００の表面にｐ型不純物を導入されｐ型導電性（第２導電型）とされた半導体領域であるｐウェル（ｐ−ｗｅｌｌ）２０２が形成される。さらにｐウェル２０２内にｎ型領域２０４が形成される。これによりｎ−ｓｕｂ２００をコレクタ（Ｃ）、ｐウェル２０２をベース（Ｂ）、ｎ型領域２０４をエミッタ（Ｅ）とするｎｐｎ型トランジスタが形成される。ちなみに、ＣＭＯＳプロセスにおいてｐウェル２０２はｎ型ＭＯＳトランジスタのチャネルとなる領域を形成する工程により形成され、具体的にはｐウェル２０２を形成する領域に開口を有するマスクをフォトレジスト等で形成してｐ型不純物をイオン注入・熱拡散することにより形成される。ｎ型領域２０４はｎチャネルＭＯＳトランジスタのソース、ドレインの拡散層領域を形成する工程により形成され、具体的にはマスクを形成した後、ｎ型不純物をイオン注入して形成される。このＣＭＯＳプロセスで形成されるバイポーラトランジスタはコレクタが基板電位Ｖsubに固定される。ｎ型基板に対してはＶsubは正電位Ｖ＋とすることができる。
【００４４】
図６はＣＭＯＳプロセスで作られる上述のバイポーラトランジスタを用いた演算回路１１２の一例の基本構成を示す回路図である。演算回路１１２は電源Ｖ＋，Ｖ−を供給されて動作する。それら電源の電位はＶ＋＞Ｖ−とする。この演算回路１１２は４つのトランジスタＱ１〜Ｑ４を有する。これらトランジスタＱ１〜Ｑ４は、Ｑ２のエミッタとＱ４のエミッタとが自律的に同電位になる構成であれば、トランスリニアループを形成する。しかし、本実施形態ではＱ２のエミッタとＱ４のエミッタとの間は分断され、それらの電位関係は当該ループ外から制御される点で本来のトランスリニアループと相違している。この相違ゆえ、ここではトランジスタＱ１〜Ｑ４及びその制御機構を準トランスリニアループと称することにする。
【００４５】
図６の構成ではトランジスタＱ１〜Ｑ３は演算回路１１２における演算の入力となる入力電流を当該演算回路１１２の外部から供給される入力トランジスタであり、Ｑ４は演算回路１１２における演算結果となる出力電流を与える出力トランジスタである。各トランジスタＱ１〜Ｑ４のコレクタは上述のようにｎ−ｓｕｂ２００であり、共通の電位Ｖsubに設定される。そのため、各トランジスタＱ１〜Ｑ４のコレクタは入力電流の供給や出力電流の取り出しには利用することができないという制約を課される。
【００４６】
演算回路１１２はトランジスタＱ１〜Ｑ３のエミッタに入力電流を供給する電流入力手段として電流源Ｉ１〜Ｉ３を有する。図６に示す回路では、電流源Ｉ１〜Ｉ３はそれぞれＶ／Ｉ変換回路１１０ａ，１１０ｂ，１１０ｃの出力電流を用いて電流Ｉx，Ｉy，ＩrefをトランジスタＱ１〜Ｑ３のエミッタに供給する。ここでは電流源Ｉ１〜Ｉ３はコレクタからエミッタへ向かうように入力電流を供給する。例えば、Ｖ／Ｉ変換回路１１０ｃが生成する電流ＩrefがＶ／Ｉ変換回路１１０ｃへ流れ込む向きである場合には、電流源Ｉ３としてＱ３のエミッタにＶ／Ｉ変換回路１１０ｃの出力端を接続すればよい。一方、ＩrefがＶ／Ｉ変換回路１１０ｃから流れ出る向きである場合には、当該電流を例えば、カレントミラー回路を用いて、Ｑ３のエミッタと所定の負電圧の電源Ｖ−とを結ぶ経路に複製する。他の入力電流Ｉx，Ｉyについても同様に構成される。
【００４７】
トランジスタＱ４のエミッタには電流出力型のＤ／Ａ変換器（ＤＡＣ：Digital−to−Analog Converter）２１０が接続され、Ｑ４のエミッタに電流を供給する。
【００４８】
Ｑ１及びＱ３のベースはｎ−ｓｕｂ２００に接続され、Ｑ１のエミッタとＱ２のベースが例えば基板上に形成される配線により接続され、Ｑ３のエミッタとＱ４のベースが同様に配線により接続される。すなわちＱ１及びＱ２はダーリントン接続を構成し、Ｑ３及びＱ４もダーリントン接続を構成する。ここで、Ｑ１〜Ｑ４は全てｎｐｎ型であり、このように同じタイプのトランジスタで構成されるトランスリニアループ上には、ダイオードの向きが正方向であるトランジスタのエミッタと逆方向であるトランジスタのエミッタとを接続する個所が生じる。
【００４９】
本実施形態では、Ｑ２とＱ４との接続が当該個所に当たる。Ｑ１〜Ｑ４からなるトランスリニアループは上述したようにＱ２のエミッタとＱ４のエミッタとを接続し自律的に同電位となるようにすることで完成される。これに対して、演算回路１１２における準トランスリニアループは当該個所でトランスリニアループの接続を分断し、当該分断個所に電位比較回路２１２を接続する改変を施した回路構成（改変ループ回路）となっている。電位比較回路２１２は、当該分断個所の両側の電位を比較してその結果に応じた比較出力を生成する。
【００５０】
さらに、演算回路１１２は制御回路２１４を有する。制御回路２１４は、電位比較回路２１２の出力に基づいて、電流ＤＡＣ２１０を制御すると共に、本来のトランスリニアループが表現する上記（４）式の演算についてその演算結果をデジタル値で出力する。制御回路２１４は演算結果を表すデジタルデータである演算値として想定した値を設定し、その値が演算値であるか否かを評価し、その値が演算値でない場合は、値を変えて評価を繰り返して演算値を探索する。ここでは演算値として試しに設定する値を試行値を呼ぶ。
【００５１】
具体的には、制御回路２１４は試行値Ｎtを生成し、電流ＤＡＣ２１０に入力する。電流ＤＡＣ２１０は試行値に相当する電流（試行電流）Ｉtを生成し、出力トランジスタＱ４のエミッタに供給する。ここで、試行電流Ｉtは電流ＤＡＣ２１０の離散化電流（１ＬＳＢ当たりの電流）をΔＩとして次式で与えられる。
Ｉt＝Ｎt・ΔＩ  ・・・・・・（５）
【００５２】
試行電流Ｉtが（４）式で表されるＩoutに等しければ、準トランスリニアループは（１）式のトランスリニア原理が成立した状態と同じ状態とみなせる。すなわち、本来のトランスリニアループと均等な状態が実現され、Ｑ４のエミッタ電位ＶαとＱ２のエミッタ電位Ｖβとは平衡状態となる。一方、ＩtがＩoutより少なければ、Ｑ４のベース−エミッタ間電圧ＶＢＥがトランスリニアループより小さくなり、ＶαはＶβより高くなり、逆にＩtがＩoutより多ければ、ＶαはＶβより低くなる。
【００５３】
電位比較回路２１２はこのＶαとＶβとを入力されその比較出力を生成し、制御回路２１４は比較出力からＶαとＶβとの平衡状態に対応した試行値を検出し、これを演算値Ｄoutとして演算回路１１２から出力する。
【００５４】
演算回路１１２はトランスリニア原理を用いているが、バイポーラプロセスやＢｉ−ＣＭＯＳプロセスではなく標準的なＣＭＯＳプロセスで製造可能である。すなわち、電流ＤＡＣ２１０、電位比較回路２１２、制御回路２１４だけでなく、トランスリニア原理にかかわるバイポーラトランジスタＱ１〜Ｑ４も上述のようにＣＭＯＳプロセスで作製される。よって、検出回路３６、又は駆動回路３４及び検出回路３６を内蔵するＩＣをＣＭＯＳプロセスで製造可能とし、消費電力の低減、集積密度向上及び製造コストの低減を図ることが可能となる。
【００５５】
図７は電位比較回路２１２及び制御回路２１４の構成の一例を示す模式的なブロック図である。電位比較回路２１２はコンパレータ２２０を用いる。制御回路２１４は、カウンタ２２２とレジスタ２２４とを有する。
【００５６】
コンパレータ２２０は電位Ｖα及びＶβを入力され、それらの大小関係に応じて、ＨレベルとＬレベルとの２種類の電位のいずれかを出力する。ここでは、コンパレータ２２０は比較出力Ｖcmpとして、Ｖα＞ＶβのときＬレベルを出力し、Ｖα≦ＶβのときＨレベルを出力する。
【００５７】
カウンタ２２２は外部からのクロック信号ＣＬＫを入力され、そのクロックパルスを計数する。カウンタ２２２のカウント値は電流ＤＡＣ２１０に試行値Ｎtとして入力されると共に、レジスタ２２４へも出力される。例えば、カウンタ２２２はジャイロスコープ３０の動作状態にて周期的にカウントアップ動作を繰り返す。
【００５８】
レジスタ２２４は例えば、レジスタクロックＲＣＫの立ち上がりで、カウント値をロードし、演算回路１１２の出力データＤoutとする。レジスタクロックＲＣＫとして比較出力Ｖcmpが入力される。すなわち、レジスタ２２４は比較出力の出力状態の変化を検出し、当該変化時に対応した試行値Ｎtを演算値Ｄoutとする判定回路として機能する。
【００５９】
カウンタ２２２のカウントアップ動作により、試行値Ｎtは０から１ずつ増加し、電流ＤＡＣ２１０からＱ４へ供給される試行電流ＩtはΔＩずつ増加する。それと共に、Ｑ４のＶＢＥは順次増加し、Ｖαは順次低下する。カウントアップの開始時には基本的にＶα＞Ｖβであり、カウントアップが進むにつれてＶαはＶβに近づく。この状態では比較出力ＶcmpはＬレベルである。さらにカウントアップが進み、（４）式で表されるＩoutに対してＩt≧ＩoutとなるとＶα≦Ｖβとなり、平衡状態を通過するときに比較出力ＶcmpはＨレベルに立ち上がる。ＲＣＫに当該立ち上がりを入力されたレジスタ２２４はこのときのＮtを保持する。このレジスタ２２４に保持された値が入力Ｉx，Ｉy，Ｉrefに対する演算結果を表す演算値Ｄoutとして演算回路１１２から出力される。
【００６０】
なお、カウンタ２２２をカウントダウン動作させて演算値Ｄoutを探索するように、コンパレータ２２０、カウンタ２２２及びレジスタ２２４を構成することもできる。
【００６１】
また、制御回路２１４が二分探索法で試行値Ｎtを生成し、演算値Ｄoutを探索する構成とすることもできる。
【００６２】
図８は電位比較回路２１２及び制御回路２１４の構成の他の例を示す模式的な回路図である。電位比較回路２１２はＶ／Ｉ変換回路２４０を用いる。制御回路２１４はキャパシタＣ、スイッチＳＷ、ヒステリシスコンパレータ２４２、カウンタ２４４、レジスタ２４６及び平衡検出回路２４８を有する。
【００６３】
Ｖ／Ｉ変換回路２４０はトランスコンダクタンスアンプ（ＯＴＡ：Operational Transconductance Amplifier）で構成され、差動入力端子（＋）及び（−）への入力電圧差ΔＶに応じた電流Ｉcmpを出力する。具体的にはトランスコンダクタンスをｇmで表すと、
Ｉcmp＝ｇm・ΔＶ
である。当該電流Ｉcmpが電位比較回路２１２の比較出力となる。差動入力端子（＋）は電位Ｖαを入力され、差動入力端子（−）は電位Ｖβを入力され、
ΔＶ＝Ｖα−Ｖβ
である。
【００６４】
キャパシタＣはＶ／Ｉ変換回路２４０の出力端と接地ＧＮＤとの間に接続され、電流Ｉcmpを充電する。
【００６５】
スイッチＳＷはオン状態にて選択的にキャパシタＣを放電させる。具体的には、スイッチＳＷはキャパシタＣに並列に接続され、オン状態にてキャパシタＣの両端を短絡する。例えば、スイッチＳＷはＭＯＳトランジスタからなり、ゲートに印加されるヒステリシスコンパレータ２４２の出力電圧Ｖschでオン／オフを制御される。ここではスイッチＳＷはＶschがＨレベルのときオン状態となり、Ｌレベルのときオフ状態となる。
【００６６】
ヒステリシスコンパレータ２４２はキャパシタＣの端子間電圧Ｖcapを入力され、その出力電圧Ｖschに応じてスイッチＳＷのオン／オフ状態を切り換え、キャパシタＣの充電／放電を交互に繰り返させる。ヒステリシスコンパレータ２４２はその２つの閾値ＶthH，ＶthLをＶthH＞ＶthL＞０に設定され、ＶcapがＶthH以上となるとＶschをＬレベルからＨレベルに切り換え、ＶcapがＶthL以下となるとＶschをＨレベルからＬレベルに切り換える。
【００６７】
平衡検出回路２４８はヒステリシスコンパレータ２４２の出力の変化の周期に基づいてＶαとＶβとの平衡状態への到達を検出する回路である。平衡検出回路２４８はヒステリシスコンパレータ２４２からＶschを入力され、Ｖschが所定時間変化しないことを以て電位平衡状態と判定し、出力ＶeqをＬレベルからＨレベルに立ち上げる。
【００６８】
カウンタ２４４、レジスタ２４６は図７に示した構成のカウンタ２２２、レジスタ２２４と同様の構成である。カウンタ２４４はヒステリシスコンパレータ２４２の出力パルスを０からカウントアップする。レジスタ２４６は平衡検出回路２４８の出力ＶeqをレジスタクロックＲＣＫに入力される。ちなみに、平衡検出回路２４８及びレジスタ２４６が、ヒステリシスコンパレータ２４２の出力の変化の周期に基づいて電位平衡状態への到達を判定し、当該到達時に対応した試行値Ｎtを演算値Ｄoutとする判定回路を構成する。
【００６９】
演算値Ｄoutの探索開始時にはカウンタ２４４のカウント値は０にリセットされ、基本的にＶα＞Ｖβとなる。Ｖ／Ｉ変換回路２４０はΔＶに応じたＩcmpを出力する。キャパシタＣ、スイッチＳＷ及びヒステリシスコンパレータ２４２は発振回路を構成し、ヒステリシスコンパレータ２４２の出力に周期的にパルスを生じる。
【００７０】
カウンタ２４４はヒステリシスコンパレータ２４２の出力パルスをカウントアップする。これに、試行値Ｎtは０から１ずつ増加し、電流ＤＡＣ２１０からＱ４へ供給される試行電流ＩtはΔＩずつ増加する。それと共に、Ｑ４のＶＢＥは順次増加し、Ｖαは順次低下する。カウントアップが進むにつれてＶαはＶβに近づき、Ｉcmpは減少する。Ｉcmpが減少するにつれ、キャパシタＣの充電に要する時間が長くなってヒステリシスコンパレータ２４２の出力パルスの周期が長くなり、理想的には最後にＶαとＶβとが平衡して発振が停止する。この状態での試行値Ｎtが演算値Ｄoutに相当する。
【００７１】
実際には、Ｖαは離散的にしか変えられないので一般には発振は完全には停止せず、またＶβに等しいＶαを設定できる場合であっても発振の完全な停止までには長い時間がかかり得る。よって、平衡検出回路２４８は所定時間τを設定され、ヒステリシスコンパレータ２４２の直近の出力パルスからの期間がτに達すると電位平衡と判定する。例えば、（Ｖα−Ｖβ）の許容値に対するＩcmpでの充電の時定数に基づいてτを設定することができる。また、Ｖαの調整精度は電流ＤＡＣ２１０のΔＩに依存するので、τもΔＩに応じて設定することができる。
【００７２】
平衡検出回路２４８は電位平衡状態への到達を検出すると、ＶeqをＬレベルからＨレベルに立ち上げ、ＲＣＫに当該立ち上がりを入力されたレジスタ２２４はこのときのＮtを保持する。このレジスタ２２４に保持された値が演算値Ｄoutとして演算回路１１２から出力される。
【００７３】
この図８に示す構成では制御回路２１４は外部からのクロック信号ＣＬＫを必要としない。
【００７４】
以上、同期検波回路７２の演算回路１１２における準トランスリニアループの制御機構及び動作を説明した。
【００７５】
ちなみに、センサ素子３２の検出信号は駆動回路３４によるセンサ素子３２の励振レベルに比例する。（３）式に関して説明したように駆動信号Ｓ１の励振レベルはＶrefに基本的に比例する。つまり、増幅信号Ｘ、発振信号Ｙに応じた電流Ｉx，Ｉyの積（Ｉx・Ｉy）はＶrefの二乗に比例するが、同期検波回路７２は、演算回路１１２を用いて、Ｖrefに比例するＩrefで除算した結果をＩoutとして取り出す。すなわち、ＩoutはＶrefに単純に（つまり一乗で）比例する。よって、このＩoutに基づいて得られる角速度出力Ｓ９は従来の発振信号Ｙを乗じる同期検波よりも参照電圧Ｖrefの誤差の影響を受けにくい。
【００７６】
このように、演算回路１１２を用いた同期検波回路７２は、参照電圧Ｖrefの誤差の影響を低減し、かつ高次振動モードによるノイズを低減できるので、角速度出力の精度向上が図れる。
【００７７】
さて、実際には同期検波回路７２は４象限動作可能に構成される。すなわち、増幅信号Ｘ及び発振信号Ｙの符号にかかわらずトランジスタＱ１，Ｑ２のコレクタ電流の向きは一定として、同期検波回路７２を信号Ｘ，Ｙの位相にかかわらず常時動作させる。
【００７８】
図９は、図６に示す演算回路１１２を４象限動作可能とした構成を示す回路図である。図６の回路に対する図９の回路の相違点は、Ｖ／Ｉ変換回路１１０ａ〜１１０ｃにて生成される入力電流Ｉx，Ｉy，Ｉrefの演算回路１１２への入力の仕方、及び出力トランジスタＱ４への電流の供給の仕方にある。Ｑ１のエミッタに接続する電流源Ｉ１は（Ｉx＋Ｉref）を供給し、Ｑ２のコレクタに接続する電流源Ｉ２は（Ｉy＋Ｉref）を供給する。４象限動作させるために、Ｉrefは（Ｉx＋Ｉref）＞０及び（Ｉy＋Ｉref）＞０となるように設定される。Ｑ３のエミッタに接続する電流源Ｉ３は図６と同様、Ｉrefを供給する。各入力電流（Ｉx＋Ｉref），（Ｉy＋Ｉref）及びＩrefはＶ／Ｉ変換回路１１０ａ〜１１０ｃの出力電流を用いて生成され、例えば、カレントミラー回路を用いて電流源Ｉ１〜Ｉ３の位置に複製される。Ｑ４のコレクタ電流をＩηと表すと、演算回路１１２の準トランスリニアループが模擬しようとするトランスリニアループについてトランスリニア原理により次式が成り立つ。
（Ｉx＋Ｉref）・（Ｉy＋Ｉref）＝Ｉη・Ｉref  ・・・・・・（６）
【００７９】
（４）式及び（６）式から次式が導かれる。
Ｉη＝Ｉout＋Ｉx＋Ｉy＋Ｉref  ・・・・・・（７）
【００８０】
すなわち、Ｉηは（４）式で示すＩoutに電流（Ｉx＋Ｉy＋Ｉref）が重畳された電流となる。
【００８１】
出力トランジスタＱ４のエミッタと電源Ｖ−との間には電流源Ｉ５が接続され、電流ＤＡＣ２１０はこれに並列な電流供給手段として設けられる。電流源Ｉ５は電流（Ｉx＋Ｉy）をトランジスタＱ４のエミッタに供給する。電流源Ｉ５は電流源Ｉ１〜Ｉ３と同様、Ｑ４のベースからエミッタへ向かうように電流を供給する。この構成では、制御回路２１４は試行電流Ｉtが電流（Ｉout＋Ｉref）に応じた大きさとなる試行値Ｎtを探索する。ここで、Ｉrefを加算することにより（Ｉout＋Ｉref）＞０とすることができ、Ｉoutの極性にかかわらず試行値Ｎtを０以上の範囲で探索する構成とすることができ、また電流ＤＡＣ２１０が０以上の範囲で試行電流Ｉtを発生させる構成にできる。なお、この構成では、探索された試行値ＮtからＩrefに相当するオフセット分を減算してＩoutに対応する演算値Ｄoutを得る。
【００８２】
ここで、トランスリニアループを構成するトランジスタ群の中で、出力電流を得るトランジスタは自由に選択できる。例えば、図６及び図９の回路構成ではＱ１〜Ｑ３に入力電流を供給し、Ｑ４から出力電流を取り出したが、当該回路のＱ１〜Ｑ４のうちＱ３から出力電流を取り出す構成とすることもできる。図１０は当該構成の演算回路１１２の回路図であり、図９の構成と同様、４象限動作可能な構成を示している。図１０の回路では、図９の回路においてＱ４のエミッタに接続されていた電流源Ｉ５及び電流ＤＡＣ２１０がＱ３のエミッタに接続され、また、図９の回路においてＱ３のエミッタに接続されていた電流源Ｉ３がＱ４のエミッタに接続される。この回路においても、Ｑ２，Ｑ４のエミッタ間に電位比較回路２１２を接続し、制御回路２１４が電位比較回路２１２の出力に基づいて、Ｑ２，Ｑ４のエミッタ間での電位平衡状態に対応した試行値Ｎtを探索して、出力トランジスタＱ３における電流成分Ｉoutを表す演算値Ｄoutを得ることができる。
【００８３】
上述のように、図９，図１０の構成によっても、図６の回路に関して説明した本発明の効果を有する同期検波回路７２を実現できる。
【００８４】
なお、本発明は、上述した実施形態に限定されるものではなく、種々の変形が可能である。例えば、図６、図９及び図１０の演算回路１１２はｎ型基板上に形成するｎｐｎ型トランジスタを用いた例を説明したが、ＣＭＯＳプロセスを用いて同様に、ｐ型基板上にｐｎｐ型トランジスタを形成でき、当該ｐｎｐ型トランジスタを用いて演算回路１１２を構成することができる。
【００８５】
また、演算回路１１２は本発明を適用した演算回路の例に過ぎず、例えば、他のアナログ演算を行う構成を有した演算回路にも本発明を適用することができる。例えば、トランスリニアループを構成するトランジスタの数は４個以上であってもよい。
【００８６】
図１１は、本発明の実施形態である演算回路の他の例の概略の回路図である。この演算回路２６０は図６に示した演算回路１１２と似た構成であるので図６の回路と同様の構成要素には同一の符号を付し、以下、相違点を中心に説明する。この演算回路２６０においてはＱ１，Ｑ２が入力トランジスタであり、Ｑ３，Ｑ４が出力トランジスタである。入力トランジスタＱ１のエミッタには入力電流Ｉx、またＱ２のエミッタには入力電流Ｉyが供給される。
【００８７】
出力トランジスタＱ３，Ｑ４それぞれのエミッタには電流ＤＡＣ２１０が接続される。電流ＤＡＣ２１０は制御回路２１４からの試行値Ｎtを入力され、同じ試行電流Ｉtを２系統生成する。
【００８８】
この演算回路２６０の準トランスリニアループが模擬しようとするトランスリニアループは、
Ｉout２＝Ｉx・Ｉy
という演算、すなわち、ＩxとＩyとの積の平方根を求めてＩoutとして出力する演算を表現している。この演算に対して構成された演算回路２６０は、図６に示した演算回路１１２と同様にしてＩoutを表す演算値Ｄoutを求めて出力することができる。
【符号の説明】
【００８９】
３０  ジャイロスコープ、３２  センサ素子、３４  駆動回路、３６  検出回路、４０  振動子、４２，４４  駆動電極、４６，４８  検出電極、５０  Ｉ／Ｖ変換回路、５２  増幅部、５４  可変利得増幅回路、５６  ＡＧＣ部、５８  参照電圧生成回路、７０  検出増幅部、７２  同期検波回路、７６  ＬＰＦ、７８  出力端子、８８  制御端子、１００  実効値回路、１０２  制御電圧生成回路、１０４  演算増幅器、１１０ａ，１１０ｂ，１１０ｃ，２４０  Ｖ／Ｉ変換回路、１１２，２６０  演算回路、１１４ａ，１１４ｂ  サンプルホールド回路、１１６  移相器、２００  ｎ型サブストレート、２０２  ｐウェル、２０４  ｎ型領域、２１０  電流ＤＡＣ、２１２  電位比較回路、２１４  制御回路、２２０  コンパレータ、２２２，２４４  カウンタ、２２４，２４６  レジスタ、２４２  ヒステリシスコンパレータ、２４８  平衡検出回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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