(57)【特許請求の範囲】
【請求項１】
半導体素子が設けられた基板の、半導体素子形成面とは反対側の裏面および端部に保護膜を形成する工程と、
前記半導体素子形成面に設けられた金属含有膜を加工する工程と、
前記金属含有膜の加工後に前記保護膜を除去する工程と、
を含み、
前記保護膜の形成工程において、
前記基板は、成膜ステージ上に、半導体素子形成面を該成膜ステージの基板搭載面に向けて載置され、
前記成膜ステージは、基板搭載面に凹部を有し、
前記成膜ステージの基板搭載面の、前記凹部を囲む外周部が、前記基板の素子形成領域に接触しないように該素子形成領域を囲む外周位置に接触している状態で前記保護膜の成膜を行う、半導体装置の製造方法。
【請求項２】
前記基板は、加熱ステージ上で所定の温度に加熱されたのち、前記成膜ステージ上へ搬送されて保護膜の成膜が行われる、請求項１に記載の製造方法。
【請求項３】
前記保護膜として第１の保護膜と第２の保護膜を形成し、
前記金属含有膜を形成する前に前記第１の保護膜を形成し、
前記金属含有膜の形成後に前記第１の保護膜上に前記第２の保護膜を形成し、
前記金属含有膜の加工後に前記第１の保護膜および前記第２の保護膜を除去する、請求項１又は２に記載の製造方法。
【請求項４】
前記保護膜として第１の保護膜と第２の保護膜を形成し、
前記金属含有膜を形成する前に前記第１の保護膜を形成し、
前記金属含有膜の形成後に前記第１の保護膜を除去し、
前記第１保護膜を除去した後に前記第２の保護膜を形成し、
前記金属含有膜の加工後に前記第２の保護膜を除去する、請求項１又は２に記載の製造方法。
【請求項５】
半導体素子が設けられた基板の、半導体素子形成面とは反対側の裏面および端部に保護膜を形成する工程と、
前記半導体素子形成面に設けられた金属含有膜を加工する工程と、
前記金属含有膜の加工後に前記保護膜を除去する工程と、
を含み、
前記保護膜として第１の保護膜と第２の保護膜を形成し、
前記金属含有膜を形成する前に前記第１の保護膜を形成し、
前記金属含有膜の形成後に前記第１の保護膜上に前記第２の保護膜を形成し、
前記金属含有膜の加工後に前記第１の保護膜および前記第２の保護膜を除去する、半導体装置の製造方法。
【請求項６】
半導体素子が設けられた基板の、半導体素子形成面とは反対側の裏面および端部に保護膜を形成する工程と、
前記半導体素子形成面に設けられた金属含有膜を加工する工程と、
前記金属含有膜の加工後に前記保護膜を除去する工程と、
を含み、
前記保護膜として第１の保護膜と第２の保護膜を形成し、
前記金属含有膜を形成する前に前記第１の保護膜を形成し、
前記金属含有膜の形成後に前記第１の保護膜を除去し、
前記第１保護膜を除去した後に前記第２の保護膜を形成し、
前記金属含有膜の加工後に前記第２の保護膜を除去する、半導体装置の製造方法。
【請求項７】
前記金属含有膜の加工工程において、
前記金属含有膜はドライエッチングにより加工され、
前記保護膜の除去工程において、
前記保護膜に付着した、前記金属含有膜に由来の金属成分とともに前記保護膜を除去する、請求項１から６のいずれか一項に記載の製造方法。
【請求項８】
前記保護膜の形成工程において、
４００℃以下で、ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法、又はプラズマＡＬＤ法によって成膜を行う、請求項１から７のいずれか一項に記載の製造方法。
【請求項９】
前記保護膜として、シリコン酸化膜、シリコン窒素化膜、又はシリコン炭窒化膜を形成する、請求項１から８のいずれか一項に記載の製造方法。
【請求項１０】
前記保護膜の除去工程において、
薬液を用いた枚葉式スピン洗浄により前記保護膜を除去する、請求項１から９のいずれか一項に記載の製造方法。
【請求項１１】
前記金属含有膜は、Ｐｔ、Ｐｄ、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｍｎ、Ｍｇ、Ｔａ、Ｉｒ、Ｂ、Ｇｅ、Ｔｅ、Ｓｅ、Ｓｂから選ばれる少なくとも一種の金属を含む、請求項１から１０のいずれか一項に記載の製造方法。
【請求項１２】
抵抗変化素子を形成する工程を有し、
この抵抗変化素子の形成工程は、前記金属含有膜を加工する工程を含む、請求項１から１１のいずれか一項に記載の製造方法。
【請求項１３】
前記抵抗変化素子として、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭ、ＦＲＡＭ、又は固体電解質スイッチを形成する、請求項１２に記載の製造方法。
【請求項１４】
半導体素子が設けられた基板の、半導体素子形成面とは反対側の裏面および端部に保護膜を形成する工程と、前記半導体素子形成面に設けられた金属含有膜を加工する工程と、前記金属含有膜の加工後に前記保護膜を除去する工程と、を含む半導体装置の製造方法に用いられる製造装置であって、
減圧下で前記保護膜を形成するための成膜室と、
前記基板を載置するためのステージと、
前記成膜室へ前記基板を搬送するためのアームとを有し、
前記ステージは、基板搭載面に凹部を有し、該凹部を囲む外周部が、前記基板の素子形成領域に接触しないように該素子形成領域を囲む外周位置に接触できる形状を有し、
前記アームは、前記基板の裏面に接触し、該アームが回転することで該基板をフリップし、該基板の半導体素子形成面を前記ステージの基板搭載面に向けて載置する機構を備えていることを特徴とする半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
シリコンデバイスを含む半導体デバイスは、Ｍｏｏｒｅの法則で知られるスケーリング則の微細化によって集積化・低電力化が進められ、「３年で４倍の集積化を図る」というペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスにおけるコストの高騰、およびデバイス寸法の物理的限界により、これまでのスケーリング則とは異なるアプローチでのデバイス性能の改善が求められている。リソグラフィプロセスにおけるコストの高騰には、製造装置およびマスクセットの価格の高騰が挙げられる。また、デバイス寸法の物理的限界には、動作限界および寸法ばらつき限界が挙げられる。
【０００３】
近年、半導体装置の性能改善手法の一つとして、半導体装置内部に半導体素子以外の能動素子、例えば抵抗変化素子を、メモリあるいはスイッチとして設けることが行われている。
【０００４】
このような抵抗変化素子としては、遷移金属酸化物を用いたＲＲＡＭ（Resistance RAM [Random Access Memory]）や、イオン伝導体を用いた固体電解質スイッチなどがある。イオン伝導体は、イオンが電界などの印加によって自由に動くことのできる固体である。その他にも、ＦＲＡＭ（Ferro Electric RAM）、ＭＲＡＭ（Magnetic RAM）、ＰＲＡＭ（Phase-change RAM）などの開発が進められている（非特許文献１）。
【０００５】
このようなスイッチング素子は、ＭＯＳＦＥＴなどの半導体素子よりもサイズが小さいため、同じ機能を実現するための占有面積を小さくすることができ、ゲートの充放電や配線に起因する動作時の消費電力（Dynamic power）を小さくすることができる。さらに、ＳＲＡＭ（Static RAM）やＤＲＡＭ（Dynamic RAM）は、電源がオフになると記憶状態が消去されてしまう揮発性素子であるのに対して、抵抗変化素子は、電源をオフにしても記憶状態が保持される不揮発性素子であるため、待機時の消費電力（Static power）も低減できる。
【０００６】
加えて、固体電解質スイッチは、さらにオン抵抗が小さいという特徴を持っている。そのため、固体電解スイッチは、スイッチ自体を信号線に用いる、不揮発なプログラマブルロジックデバイスへの適用に有望であると考えられている（非特許文献２）。
【０００７】
一方、特許文献１には、半導体装置の製造方法において、熱処理時の半導体基板（シリコン基板）の裏面側からの半導体構成原子（シリコン）の昇華を防止するために、半導体基板の表面側および裏面側を覆うように絶縁膜を形成し、半導体基板の表面側の絶縁膜をエッチング除去し、半導体基板の裏面側に絶縁膜が存在している状態で、半導体基板を熱処理することが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１５２９２０号公報
【非特許文献】
【０００９】
【非特許文献１】R. Nebashi, et al., "A 90nm 12ns 32Mb 2T1MTJ MRAM", IEEE Solid-State Circuits Conference-Digest of Technical Papers, 8-12 Feb. 2009, pp.462-463,463a.
【非特許文献２】M. Tada, et al., "Nonvolatile Crossbar Switch Using TiOx/TaSiOy Solid-Electrolyte", IEEE Transactions on Electron Devices, vol. 57, no.8, pp.1987-1995 2010.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
近年、上記のＲＲＡＭ、ＭＲＡＭ、ＰＲＡＭに代表される抵抗変化素子には、通常のシリコン半導体プロセスに用いられていない重金属や貴金属（例えばＦｅ、Ｒｕ、Ｍｇ）からなる膜が用いられている。このような膜は、半導体プロセスにおいて加工する際、通常は反応性ドライエッチング（Reactive Ion Etching：ＲＩＥ）を用いて加工する。しかしながら、反応生成物の蒸気圧が低い場合、あるいは反応生成物が形成されない金属が含まれる場合、半導体素子を形成したシリコン基板の裏面やべベル（端面）部に成膜材料の金属が容易に付着する。シリコン基板に付着した金属は、プロセス中に発塵の原因になるとともに、後工程のプロセスにおける熱の印加によりシリコン基板中を拡散し、シリコン内に深い準位が形成され、ゲート絶縁膜を有するシリコン半導体素子の閾電圧の変化による誤動作や、ライフタイムの劣化による信頼性の低下を招く。また、金属が付着したままプロセス装置にて加熱を行った場合、昇華した金属が温度センサ等に付着し、プロセス装置の誤動作が発生しやすくなる。
【００１１】
このような問題を解決するため、半導体素子形成領域以外のシリコン基板の裏面やべベル（端面）に成膜材料の金属が付着しないプロセス、あるいは付着しても容易に除去ができる手法が必要である。
【００１２】
しかしながら、Ｎｉ、Ｐｄ、Ｃｏ、Ｆｅ、Ｐｔなどに代表される金属は薬液による除去が難しい。このような金属は、例えば王水（濃塩酸と濃硝酸との体積比３：１の混合液）などの洗浄力の強い薬液を用いると除去することができるが、付着金属の除去能力が高まる一方で母材であるシリコン基板裏面に荒れが生じ、先端微細半導体露光装置における焦点深度が不安定になる。
【００１３】
一方、基板表面にシリコン窒化膜やシリコン酸化膜などの絶縁膜を形成し、絶縁膜表面に付着した金属をＨＰＭ（ＨＣｌ、Ｈ2Ｏ2、Ｈ2Ｏを含む混合液）により除去したり、ＦＰＭ（ＨＦ、Ｈ2Ｏ2、Ｈ2Ｏを含む混合液）により絶縁膜ごと付着した金属を除去（リフトオフ）したりする手法が知られている。しかしながら、この手法を半導体素子の形成された基板へ適用するためには、半導体素子の形成されていない面（基板の裏面）にのみに選択的に絶縁膜を形成する必要がある。
【００１４】
基板の裏面にのみ絶縁膜を設けるためには、例えば特許文献１に記載されているように、熱ＣＶＤ法を用いて基板の表裏面に同時に絶縁膜を成長した後、基板の表面側の絶縁膜を薬液により選択的に除去（ウェットエッチング）する手法がある。しかしながら、抵抗変化素子を半導体素子の上層側に形成するプロセスにおいては、半導体基板上に銅等の金属および層間絶縁膜を含む多層配線構造があらかじめ形成されているため、薬液による表面側絶縁膜を除去する際に、多層配線構造の金属および層間絶縁膜が劣化する。
【００１５】
本発明の目的は、上述の問題を解決し、半導体装置の製造において基板の金属汚染を抑えることにある。
【課題を解決するための手段】
【００１６】
本発明の一態様による半導体装置の製造方法は、半導体素子が設けられた基板の、半導体素子形成面とは反対側の裏面および端部に保護膜を形成する工程と、
前記半導体素子形成面に設けられた金属含有膜を加工する工程と、
前記金属含有膜の加工後に前記保護膜を除去する工程と、を含む。
【００１７】
本発明の他の態様による半導体製造装置は、上記の製造方法に用いられる製造装置であって、
減圧下で前記保護膜を形成するための成膜室と、
前記基板を載置するためのステージと、
前記成膜室へ前記基板を搬送するためのアームとを有し、
前記ステージは、基板搭載面に凹部を有し、該凹部を囲む外周部が、前記基板の素子形成領域に接触しないように該素子形成領域を囲む外周位置に接触できる形状を有し、
前記アームは、前記基板の裏面に接触し、該アームが回転することで該基板をフリップし、該基板の半導体素子形成面を前記ステージの基板搭載面に向けて載置する機構を備えていることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、半導体装置の製造において、半導体基板の金属汚染を抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態における半導体製造装置の構成を説明するための概略図である。
【図２】本発明の実施形態における絶縁膜成長装置の構成を説明するための図である。
【図３】本発明の実施形態における凹型ステージの形状を説明するための図である。
【図４】本発明の実施形態における凹型ステージにシリコン基板を設置した状態、及び保護絶縁膜を成長した状態を説明するための図である。
【図５】本発明の実施形態における凹型ステージ上にシリコン基板を設置した状態、及び保護絶縁膜を成長した状態を説明するための図である。
【図６】本発明の実施形態における凹型ステージに設けられた真空チャックラインを説明するための図である。
【図７】本発明の実施形態における固体電解質スイッチ素子を説明するための断面図である。
【図８】本発明の実施形態におけるＭＲＡＭ素子を説明するための断面図である。
【図９】本発明の実施形態における保護絶縁膜形成工程と保護絶縁膜除去工程とを含む工程フロー図である。
【図１０】本発明の実施形態における、抵抗変化素子形成前の半導体素子が形成されたシリコン基板の断面図である。
【図１１】本発明の実施形態における、抵抗変化素子と半導体素子が形成されたシリコン基板の断面図である。
【図１２】図１１に示す抵抗変化素子の拡大断面図である。
【発明を実施するための形態】
【００２０】
本発明の一実施形態による半導体装置の製造方法は、半導体素子が形成された基板（例えばウェハ等の半導体基板）の、半導体素子形成面とは反対側の裏面および端部（べベル部）に保護膜を形成する工程と、半導体素子形成面に設けられた金属含有膜を加工する工程と、前記金属含有膜の加工後に前記保護膜を除去する工程を含む。
【００２１】
上記の金属含有膜の加工は、ＲＩＥ等のドライエッチングにより行うことができる。
【００２２】
上記の保護膜の除去工程においては、保護膜に付着した、前記金属含有膜に由来の金属成分とともに保護膜を除去することができる。
【００２３】
本実施形態によれば、半導体素子の信頼性を高く維持したまま、抵抗変化素子を混載することができるようになり、半導体装置の高機能化および低電力化を図ることができる。
【００２４】
上記の保護膜の形成は、４００℃以下で行うことが好ましい。これにより、基板上にあらかじめ形成されている半導体素子や多層配線の熱に起因する劣化を抑えることができる。
【００２５】
上記の保護膜の形成工程において、前記基板は、成膜ステージ（基板ステージ）上に、半導体素子形成面を成膜ステージの基板搭載面に向けて載置することができる。その際、成膜ステージは、基板搭載面に凹部を有し、この成膜ステージの基板搭載面の、前記凹部を囲む外周部が、前記基板の素子形成領域に接触しないようにその素子形成領域を囲む外周位置に接触することができる。以下、このような成膜ステージを「凹型ステージ」という。これにより、半導体素子形領域に保護膜が形成されることなく、基板の裏面および端部に選択的に保護膜を形成できる。また、素子形成領域がステージと直接接しないため、ステージからのパーティクルや金属汚染物質の付着が抑制できるとともに、スクラッチなどの機械的なダメージの発生を防止することができる。
【００２６】
保護膜の形成においては、ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法、プラズマＡＬＤ法を用いることが好ましい。凹型ステージを用いた場合、半導体基板と凹型ステージとの接触面積が小さくなり、通常のステージに比べて基板の温度を高く維持しにくくなるが、これらの成膜方法を用いることにより、特に高密度プラズマ源を用いたプラズマＣＶＤ法やプラズマＡＬＤ法を用いることにより、基板温度が低温であっても緻密な保護膜を形成できる。
【００２７】
凹型ステージを用いた保護膜の形成においては、基板を、あらかじめ別のステージで所定の温度まで加熱した後に、凹型ステージへ搬送し、保護膜の形成を行うことが好ましい。その際、基板の裏面に接触する搬送アームによって基板を加熱ステージに搬送し、所定の温度に加熱し、その後、基板の裏面に接触させたアームによって加熱ステージから基板を取り出すことができる。
【００２８】
凹型ステージ上へ基板を載置する際には、基板の裏面に接触しているアームを回転させることで基板をフリップし、半導体素子形成面が凹型ステージの凹みがある面（基板搭載面）に対向するように凹型ステージ上に載置し、この状態にて反応室（成膜室）内で保護膜を形成することが好ましい。
【００２９】
前記保護膜として、シリコン酸化膜、シリコン窒素化膜、又はシリコン炭窒化膜を形成することができる。
【００３０】
前記保護膜の除去は、薬液を用いた枚葉式スピン洗浄により実施することができる。
【００３１】
本実施形態の製造方法は、前記金属含有膜が、Ｐｔ、Ｐｄ、Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、Ｍｎ、Ｍｇ、Ｔａ、Ｉｒ、Ｂ、Ｇｅ、Ｔｅ、Ｓｅ、Ｓｂから選ばれる少なくとも一種の金属を含む場合に、より効果的である。
【００３２】
本実施形態の製造方法は、上記の金属含有膜の加工工程を含む、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭ、ＦＲＡＭ、固体電解質スイッチ等の抵抗変化素子の形成工程を含む場合に、より効果的である。
【００３３】
以下、本発明の好適な実施の形態についてさらに説明する。
【００３４】
半導体素子の形成されたシリコン基板（ウェハ）上には、多層配線層と層間絶縁膜を含む多層配線構造を設けることができる。そして、この多層配線構造内に抵抗変化素子を設けることができる。
【００３５】
本実施形態において、保護膜の形成は、抵抗変化素子の形成プロセスにおける金属含有膜のドライエッチング工程（以下「抵抗変化素子の加工工程」）の前に行う。
【００３６】
保護膜の形成は、絶縁膜成長装置を用いて、例えば次のようにして行うことができる。
【００３７】
絶縁膜成長装置は、基板ステージとして凹型ステージを備え、この凹型ステージは凹みがある面を上に向けて設置されている。シリコン基板は、この凹型ステージ上に、素子形成面と凹型ステージの凹みがある面とが対向するように（すなわち素子形成面を下に向けて、裏面を上に向けて）載置される。その際、凹型ステージの外周のみがシリコン基板と接触し、半導体素子形成領域は凹型ステージと接触しない。この状態で成膜処理を行うことにより、半導体素子形成領域には保護絶縁膜が形成されず、基板の裏面およびベベルに保護絶縁膜が形成される。
【００３８】
凹型ステージ上へのシリコン基板の搬送は、シリコン基板の裏面に接触するアームによって行われ、アームを回転させることでシリコン基板をフリップし、半導体素子形成面を凹型ステージの凹みがある面に対向するように載置する。
【００３９】
反応室に搬送されたシリコン基板の裏面およびベベル部に、例えばプラズマＣＶＤ法を用いて、保護絶縁膜を成長する。保護絶縁膜としては、シリコン酸化膜（ＳｉＯ2）、シリコン窒化膜（ＳｉＮ）、シリコン炭窒化膜（ＳｉＣＮ）などを用いることができる。保護絶縁膜を成長するための原料は、ＴＥＯＳ、ＳｉＨ4、４ＭＳ、３ＭＳ、有機シラン、有機シロキサン、ＮＨ3などを用いることができる。保護絶縁膜の膜厚は１０ｎｍ〜１μｍ程度の範囲に設定できる。保護絶縁膜の種類と膜厚は、付着する金属の種類や、濃度、洗浄液でのエッチングレート、付着金属のシリコン中の拡散係数、絶縁膜中の拡散係数などを考慮して適宜設定することができる。例えば、薬液でのエッチングレートを変えるために、絶縁膜はＳｉＣ膜や、ＳｉＯＣ膜等に変更しても良い。ＳｉＯＣ膜を形成する場合には有機シロキサン原料を用いることができる。
【００４０】
本実施形態における抵抗変化素子は、例えば次のようにして形成することができる。
【００４１】
まず、リソグラフィとドライエッチングを用いて、シリコン基板上の層間絶縁層に、シリコン基板上の半導体素子に電気的に接続するプラグを形成するためのスルーホールを形成する。このとき、加工される材料は通常の半導体プロセスに用いられている材料（Ｓｉ、Ｏ、Ｃ、Ｎなどからなる材料）であるため、シリコン基板の裏面やべベル（端面）に汚染金属が付着することはない。
【００４２】
つづいて、スルーホールを含むシリコン基板表面側の全面に、抵抗変化素子形成用の金属層および抵抗変化材料層を成長する。例えば固体電解質スイッチを形成する場合には、ポリマー固体電解質、Ｐｔ、Ｔａの順に積層する。ＰｔやＴａがシリコン基板の表面の所定の範囲以外（すなわち、裏面やべベル（端面））に付着すると、汚染金属として続く工程において装置内に転写し、後続の処理される別のシリコン基板が汚染される。このように、抵抗変化素子形成用の金属層や抵抗変化材料層の形成時に、それらの材料が、シリコン基板の裏面やべベル（端面）にまわりこみ、汚染が発生するが、保護絶縁膜がシリコン基板の裏面およびべベル（端面）に形成されている場合には、汚染金属が直接シリコン基板に付着することはない。
【００４３】
続いて、汚染金属を除去するため、裏面洗浄装置を用いて、例えばＦＰＭ洗浄により、保護絶縁膜ごと汚染金属を除去（リフトオフ洗浄）する。洗浄処理の条件は、形成した保護絶縁膜のエッチングレートと処理後の金属汚染レベルを確認しながら適宜設定することができる。
【００４４】
その後、再び絶縁膜成長装置にて、シリコン基板の裏面およびべベル（端面）へ保護絶縁膜を形成する。
【００４５】
つづいて、金属層および抵抗変化材料層を加工するためのリソグラフィを行う。その際、金属層および抵抗変化層の形成時にシリコン基板の裏面およびべベル（端面）に付着した汚染金属は、前述のリフトオフ洗浄により除去されているため、リソグラフィ装置内部に汚染金属が転写することはない。
【００４６】
つづいて、金属層および抵抗変化材料層のドライエッチングを行う。例えばＴａをエッチングする場合、Ｔａは塩素系ガスを用いた反応性ドライエッチング（ＲＩＥ）によって反応生成物を気化させてエッチングすることができるが、反応生成物の蒸気圧が低いため、ドライエッチング装置内に付着する。また、Ｐｔをエッチングする場合には、反応生成物が発生しないため物理エッチングが行われ、大半が反応室中に飛散し、反応室内部に付着する。このように付着した汚染金属は、次にエッチングされるべく搬送された後続の処理される別のシリコン基板に転写する。このとき、保護絶縁膜をあらかじめ形成しておくことで、汚染金属が直接シリコン基板に付着することを防止できる。
【００４７】
つづいて、ドライエッチング処理に起因する付着した汚染金属を保護絶縁膜とともに除去するため、裏面洗浄装置を用いてリフトオフ洗浄を行う。
【００４８】
以上のプロセスによって、抵抗変化素子形成用の金属層や抵抗変化層の形成および加工に伴う、シリコン基板への汚染金属の直接の付着が防止され、また、後続の処理される別のシリコン基板の汚染も防止できる。そのため、抵抗変化素子の形成が完了し、リフトオフ洗浄により保護絶縁膜が除去された後は、通常の半導体製造プロセスを実施することができる。
【００４９】
以上に説明したプロセスは、後に図９を用いて説明するプロセスのうち、図９（ｄ）に示されるプロセスに相当する。本発明は、上述のプロセスに限定されるものではなく、本発明の他の実施形態によれば、例えば、図９（ａ）、図９（ｂ）、図９（ｃ）に示されるプロセスを含む製造方法を提供することができる。
【００５０】
［半導体製造装置およびそれを用いた処理方法］
次に、絶縁膜成長装置を含む半導体製造装置およびそれを用いた処理方法について図面を用いて説明する。
【００５１】
図１は、本実施形態に用いられる半導体製造装置の一構成例を模式的に示した図である。
【００５２】
この装置は、複数の工程の処理が減圧下で実施可能なクラスタ型構造を有する。シリコン基板は、大気ロボット１０１によってカセットボックス１００からロードロック室１０２に移される。その後、シリコン基板は熱処理を行うため、中央プラットフォーム室１０３に備えられた中央ハンドラ１０４によって加熱ステージモジュール１０５に移される。加熱ステージは、基板温度が２００〜４００℃の範囲の温度になるよう加熱されている。加熱により基板温度を上昇させるとともに、基板表面に付着した有機物などの除去を行うため、減圧下、不活性ガス雰囲気中で行うことが好ましい。
【００５３】
つづいて、シリコン基板は、真空下で保護絶縁膜成長モジュール１０６に移されて、絶縁膜の成長が行われる。ここでシリコン基板は大気と接触すると大気中の成分が付着してしまうので、減圧下で基板を移送する。その際、中央プラットフォーム室１０３の圧力は加熱ステージモジュール１０５や保護絶縁膜成長モジュール１０６からのガス混入を防ぐため、加熱ステージモジュール１０５および保護絶縁膜成長モジュール１０６よりも高い圧力に設定することが好ましく、例えば５００ｍＴｏｒｒ（６６．６６Ｐａ）程度とすることが好ましい。
【００５４】
図２は、本実施形態において保護絶縁膜の形成に使用するプラズマＣＶＤ装置の一構成例を示すブロック図である。
【００５５】
図２に示すように、プラズマＣＶＤ装置は、反応室２１０、ガス供給部２２０、真空ポンプ２３０、および高周波（Radio Frequency：ＲＦ）電源２４０を有する。ガス供給部２２０は、ガス供給管２２２を介して反応室２１０と接続されている。真空ポンプ２３０は、ガス排出管２３６を介して反応室２１０と接続されている。そして、高周波電源２４０は、高周波ケーブル２４４を介して反応室２１０と接続されている。高周波ケーブル２４４には、マッチングボックス２４２が設けられている。
【００５６】
反応室２１０内には、基板ステージ２０３およびシャワーヘッド２０５が設けられ、これらは互いに対向した状態で配置されている。基板ステージ２０３にはアース線２０７が接続されている。また、基板ステージ２０３にはヒータ（不図示）が設けられている。基板ステージ２０３は、半導体基板等の被成膜部材２０１を保持し、被成膜部材２０１を加熱する。シャワーヘッド２０５は、ガス供給管２２２が接続され、ガス供給管２２２を介して供給されるガスを被成膜部材２０１に噴射するガス噴出部として機能する。また、シャワーヘッド２０５には高周波ケーブル２４４が接続されている。
【００５７】
ガス供給部２２０からガス供給管２２２を介してシャワーヘッド２０５に原料ガス等を供給すると共に、高周波電源２４０で作り出された高周波電力を高周波ケーブル２４４の途中に配置されたマッチングンボックス２４２により所定の周波数にしてシャワーヘッド５に供給する。これにより、基板ステージ２０３とシャワーヘッド２０５との間の空間のガスがプラズマ化される。
【００５８】
ガス供給部２２０には、使用する原料ガスの種類数に対応する数の原料供給タンクと、添加ガス用のガス供給タンク（以下「ガス供給タンク」と称する）とが設けられている。図２は、ガス供給部２２０に、ＴＥＯＳ（テトラエトキシシラン）原料が充填された原料供給タンク２１１が設けられている場合を示している。ＴＯＥＳ以外の液体原料として、他の有機シロキサン原料などを用いてもよい。
【００５９】
原料供給タンク２１１には、流量制御部２１４および気化器２１９が設けられている。流量制御部２１４は、２つのバルブ２１８ａ、２１８ｂと、これらのバルブの間に設けられた流量制御器２１８とを有する。流量制御部２１４は配管２１２を介して気化器に接続されている。気化器２１９には、キャリアガスとして不活性ガス等を供給するタイプを用いても良い。気化器２１９は、原料供給タンク２１１から供給される液状原料を気化し反応室２１０に供給する。
【００６０】
なお、図２に示すように、ガス供給管２２２にはクリーニングガス供給管２２８が接続されている。クリーニングガス供給管２２８には、リモートプラズマユニット２２４とバルブ２２６が設けられている。クリーニングガスとしては、ＮＦ3、Ｏ2、ＣxＦy、それらの２種以上を含む混合ガスを用いることができる。
【００６１】
また、各ガスが移送過程で液化するのを防止するために、配管２１２の周囲およびガス供給管２２２の周囲にヒータ（不図示）を設け、配管２１２およびガス供給管２２２をヒータ（不図示）で加温することもできる。これと同様な理由で、反応室２１０に供給されたガスの分子が励起される前に液化するのを防止するために、反応室２１０の周囲にもヒータ（不図示）を設け、反応室２１０を加温することもできる。
【００６２】
次に、上記のプラズマＣＶＤ装置を用いた、保護絶縁膜の形成方法の手順を説明する。
【００６３】
基板ステージ２０３上に被成膜部材２０１を配置した後、真空ポンプ２３０を動作させ、バルブ２３２を開いて反応室２１０を減圧し、反応室２１０内の初期真空度を数Ｔｏｒｒにする（１Ｔｏｒｒ＝約１３３Ｐａ）。基板ステージ２０３は、被成膜部材２０１を加熱し、被成膜部材２０１の表面温度が所定の温度範囲になる。
【００６４】
続いて、原料ガス（ここでは、ＴＥＯＳの気体）とキャリアガスを混合させたガスを、ガス供給管２２２を介して反応室２１０に供給すると共に、高周波電源２４０およびマッチングボックス２４２を動作させて所定周波数の高周波電力を反応室２１０に供給する。
【００６５】
反応室２１０での原料ガスの分圧は０．１〜３Ｔｏｒｒ（１３．３〜４００Ｐａ）程度の範囲で維持されることが好ましい。また、真空ポンプ２３０の動作を制御することで、ＳｉＯ2膜形成時の反応室１０の雰囲気圧力を１〜６Ｔｏｒｒ（１３．３〜８００Ｐａ）程度の範囲に維持することが好ましい。
【００６６】
また、基板ステージ２０３の加熱により、被成膜部材２０１の表面温度は、１００〜５００℃の範囲で維持されることが好ましい。特に被成膜部材にあらかじめ形成された半導素子や多層配線を劣化させることのない温度として、一般的な多層銅配線の耐熱性限界を考慮して４００℃以下で維持されることが好ましい。
【００６７】
このような処理条件の下で、原料ガスであるＴＥＯＳ原料、および酸素がプラズマによって励起され、活性化された状態の原料が酸素と反応し、被成膜部材２０１の表面に到達し、そこでＳｉＯ2膜が形成される。
【００６８】
３００ｍｍ成膜装置におけるＴＥＯＳ原料を用いた代表的な成膜条件としては、ＴＥＯＳ＝１６０ｓｃｃｍ（standard cm3/min）、Ｏ2＝２００ｓｃｃｍ、Ｈｅ＝１００ｓｃｃｍ、反応室圧力４００Ｐａ、加熱ステージ温度３００℃、ＲＦ−ｐｏｗｅｒ＝５００Ｗを用いることができる。
【００６９】
保護絶縁膜としてシリコン酸化膜を形成する場合には、通常、酸化ガスが用いられるが、シリコン窒化膜を形成する場合には、添加ガスとしてＮＨ3を用いることができる。シリコン炭窒化膜（ＳｉＣＮ膜）を形成する場合には、４ＭＳ（テトラメチルシラン）や３ＭＳ（トリメチルシラン）を原料ガスとしてＮＨ3を添加することが好ましい。
【００７０】
なお、図２には、原料供給タンク２１１が１つの場合が示されているが、複数の原料供給タンクを設け、複数の種類の原料ガスを用いて保護絶縁膜を形成してもよい。使用する原料ガスは２種類に限らず、３種類以上であってもよい。
【００７１】
また、基板ステージ２０３、真空ポンプ２３０、流量制御器２１８、高周波電源２４０、マッチングボックス２４２およびバルブ２１８ａ、２１８ｂ、２２６に対する、上記保護絶縁膜の形成方法の手順に応じた動作指示内容を記述したプログラムを準備し、そのプログラムにしたがってマイクロコンピュータに処理を実行させることで、プラズマＣＶＤ装置を制御して保護絶縁膜を形成してもよい。
【００７２】
保護絶縁膜の形成の際には、シリコン基板（被成膜部材２０１）をフリップ（上下反転）して、基板ステージ２０３に載置する。この基板ステージ２０３に凹型の専用ステージ（凹型ステージ）を用い、この凹型ステージの凹みがある面とシリコン基板の素子形成面とが対向するように、すなわち、シリコン基板の裏面（素子が形成されていない面）が上側を向くように載置される。このような状態で成膜を行うことにより、シリコン基板の素子形成領域に保護絶縁膜を形成することなく、シリコン基板の裏面およびべベル（端面）に保護絶縁膜を形成することができる。
【００７３】
次に、凹型ステージについて説明する。
【００７４】
図３に、凹型ステージの断面図（図３（ａ））及び上面図（図３（ｂ））を示す。凹型ステージ３００は、その基板搭載面に凹部を有し、この凹部を囲む外周部（すなわち枠状の凸部）が、載置された所定のシリコン基板（ウェハ）の素子形成領域を囲む外周位置に接する構造を有している。すなわち、シリコン基板を凹型ステージ上に載置した際に、シリコン基板の素子形成領域には凹型ステージが接しないように基板外周部のみに凹型ステージが接触できる構成となっている。シリコン基板として例えば３００ｍｍウェハを用いる場合、凹型ステージの寸法は、例えば、外径ａ＝２９６ｍｍ、基板との接触部（凹部の外周部）３０１の幅ｃ＝３ｍｍ、凹部の深さ（枠状凸部の高さ）ｄ＝５ｍｍとすることができる。凹型ステージ自体も適宜加熱されていることが好ましい。各部品の寸法については、搬送の誤差範囲、および成膜条件によるべベル（端面）への絶縁膜の回り込み状況などをみて適宜設定することができる。
【００７５】
次に、図４及び図５を用いて、シリコン基板（ウェハ）の凹型ステージ上への配置について説明する。図４（ａ）及び図５（ａ）は断面図、図４（ｂ）及び図５（ｂ）は上面図を示す。図４（ｂ）において、点線で示される円は、シリコン基板４００と凹型ステージ３００との接触位置の輪郭を示し、図５（ｂ）において、点線で示される円は、シリコン基板４００と凹型ステージ３００との接触位置の内側の輪郭を示す。凹型ステージは、その外周が、図４に示すようにシリコン基板の外周に対して小さくてもよいし、図５に示すように大きくてもよい。
【００７６】
保護絶縁膜形成前のシリコン基板（ウェハ）４００は、表面に半導体素子形成領域４０１を有する。シリコン基板４００は、凹型ステージの凹部がある面と半導体素子形成領域が対向するように配置され、凹型ステージの外周部と接触する。この状態で成膜を行うことにより、保護絶縁膜が、基板の裏面４０２及びベベル４０３に形成される。凹型ステージ３００は、所定のシリコン基板４００を載置した際に、シリコン基板の半導体素子形成領域４０１と凹型ステージの外周部（シリコン基板と接触する部分）３０１とが接触しないよう設計しておくことが好ましい。このとき、凹型ステージ上にあらかじめ絶縁膜を成長した後に、シリコン基板を搬送してもよい。清浄な絶縁膜で保護することで、接触面を介したシリコン基板への金属汚染の転写を防ぐことができる。
【００７７】
図４（ａ）及び図５（ａ）に示す状態で成膜処理を行うと、それぞれ図４（ｃ）及び図５（ｃ）に示すように、保護絶縁膜４１０が、シリコン基板４００の裏面４０２及びベベル４０３に形成される。その際、凹型ステージ３００でカバーされている素子形成領域４０１には、保護絶縁膜は形成されない。保護絶縁膜が形成されたシリコン基板は凹型ステージが動作することで、中央ハンドラ１０４に吸着され、ロードロック室１０２に移され、ロードロック室１０２が大気解放された後に、大気圧ロボット１０１によってロードロック室１０２からカセットボックス１００へ戻される。
【００７８】
凹型ステージ上へのシリコン基板のチャック方法について図６を用いて説明する。図６（ａ）は断面図であり、図６（ｂ）は上面図であり、図６（ｃ）は図６（ａ）の点線で囲まれた部分の拡大図である。
【００７９】
図６（ａ）、（ｃ）に示すように、凹型ステージ３００の外周部（シリコン基板４００と接触する部分）に真空チャックライン６００を設けることで、凹型ステージ上にシリコン基板を固定することができる。凹型ステージの外周部における真空チャック部６０１、６０２、６０３は、図６（ｂ）に示すように設けることができるが、図に示される数および位置に限定されない。
【００８０】
上記の説明では、シリコン基板の裏面およびべベル（端面）に保護絶縁膜の形成において、原料にＴＥＯＳを用い、成膜方法としてＲＦ電源を用いたプラズマＣＶＤの場合について詳しく述べたが、これらに限定されるものではない。金属汚染の拡散を防止するための保護絶縁膜としてはより緻密な膜が望ましいことから、基板温度が低い状態でもより緻密な絶縁膜の形成が可能な、ＨＤＰプラズマによるプラズマＣＶＤ法や、プラズマＡＬＤ法などの成膜手法を用いることもできる。
【００８１】
［固体電解質スイッチの形成方法］
次に、本実施形態における抵抗変化素子の形成方法として、固体電解質スイッチの場合を例に挙げて説明する。
【００８２】
図７は、固体電解質スイッチの断面構造を示す模式図である。この固体電解質スイッチは、活性電極７０１、不活性電極７０２、およびそれらの間に挟まれた固体電解質（イオン電導層）７０３とを含む。このような構造を持つ固体電解質スイッチとしては、例えば、ＮａｎｏＢｒｉｄｇｅ（登録商標）が挙げられる。
【００８３】
活性電極７０１は、抵抗変化動作時に金属架橋を形成するための金属を供給する電極であり、Ｃｕ（銅）やＡｇ（銀）などが用いられる。不活性電極７０２は、抵抗変化動作時に金属架橋が接続される電極であり、金属架橋とは化学反応を生じない電極であることが好ましく、Ｐｔ（白金）やＲｕ（ルテニウム）が用いられる。固体電解質７０３は、イオン化された金属が移動し、内部に金属架橋を形成するための媒体であり、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化シリコン、有機ポリマー、およびこれらから選ばれる２種以上の混合物などを用いることができる。
【００８４】
このような固体電解質スイッチは、活性電極用のＣｕ、ポリマー固体電解質、不活性電極用のＰｔを用いた場合、例えば次のようにして形成することができる。
【００８５】
不活性電極用のＰｔは、融点、沸点が高く、反応生成物を生成しないため除去が困難である。そのため、あらかじめ本実施形態による保護絶縁膜の形成方法により、シリコン基板の裏面およびべベル（端面）へ保護絶縁膜を形成する。
【００８６】
活性電極用のＣｕは、半導体素子が設けられたシリコン基板上に設けられた銅配線を利用する。この銅配線上の絶縁膜にスルーホールを形成し、このスルーホールを含む表面上にポリマー固体電解質をプラズマＣＶＤ法で形成し、その上にスパッタリング法によりＰｔ（１０ｎｍ）を堆積する。このとき、スパッタリングチャンバにおいてエッジカットリングを搭載することで、基板裏面およびべベル（端面）への汚染金属の周り込みを回避した場合には、本実施形態による保護絶縁膜を形成しておかなくてもよい。ポリマー固体電解質は炭化水素から構成させる膜であり、ＳｉＯを含んでいても良い。
【００８７】
つづいて、リソグラフィ技術及びドライエッチング技術により、Ｐｔ及びポリマー固体電解質を所定の形状にパターニングする。
【００８８】
その後、スピン洗浄機によって裏面およびベベル上の保護絶縁膜を除去する。
【００８９】
このように、抵抗変化素子の形成時に、本発明の実施形態による保護絶縁膜を形成しておくことで、金属のシリコン基板への直接の付着を防止することができる。
【００９０】
［ＭＲＡＭの形成方法］
次に、本実施形態における抵抗変化素子の形成方法として、ＭＲＡＭの場合を例に挙げて説明する。
【００９１】
図８は、ＭＲＡＭ記憶素子の断面構造を示す模式図である。この記憶素子（抵抗変化素子）は、下部磁性体層８０１、上部磁性体層８０２、およびそれらの間に挟まれたトンネル絶縁層８０３とを含む。
【００９２】
下部磁性体層は、磁化方向が変更しない固定磁性層である。上部磁性層は、その磁化方向がセルのビット状態を変更し得るように切り替えられる自由磁化層である。上部磁性層の磁化が下部磁性層の磁化と並行な場合、セルの抵抗は低くなり、反平行な場合は高くなる。
【００９３】
下部磁性体層８０１は、例えば、下から順にパーマロイ（Ｎｉ−Ｆｅ）で形成された初期磁性体層、Ｉｒ−Ｍｎで形成された反強磁性体層、Ｃｏ−Ｆｅ−Ｂで形成された固定強磁性層で形成される。典型的な初期磁性体層、反強磁性体層、および固定強磁性の厚さは、それぞれ、２ｎｍ、１０ｎｍ、３ｎｍ程度を選択することができる。
【００９４】
トンネル絶縁層８０３は、アルミナ（Ａｌ2Ｏ3）やマグネシア（ＭｇＯ）などが用いられ、その厚さは１〜３ｎｍ程度に設定できる。
【００９５】
上部磁性体層は、例えば、下から順にＮｉ−Ｆｅで形成された自由磁性層、第一タンタル層、アルミ層、および第二タンタル層で形成することができる。
【００９６】
これらの層の形成前に、本発明に実施形態による保護絶縁膜を形成しておく。
【００９７】
これらの層を形成した後、リソグラフィ技術及びドライエッチング技術により所定の形状にパターニングする。
【００９８】
その後、スピン洗浄機によって裏面およびベベル上の絶縁膜を除去する。
【００９９】
このように、抵抗変化素子の形成時に、本発明の実施形態による保護絶縁膜を形成しておくことで、金属のシリコン基板への直接の付着を防止することができる。
【０１００】
［保護絶縁膜の形成とリフトオフ洗浄を含むプロセス］
前述の通り、抵抗変化素子の成膜工程および加工（ドライエッチング）工程において、金属が、基板の裏面やべベル（端面）に付着する。この問題を解決するプロセス（保護絶縁膜の形成、リフトオフ洗浄工程）について、図９を用いてさらに説明する。図９は、保護絶縁膜の形成とリフトオフ洗浄を含む工程フロー図である。
【０１０１】
図９（ａ）は、抵抗変化素子の成膜工程における汚染金属の付着を、保護絶縁膜形成以外の方法（例えばスパッタリング時のエッジカットリングなど）で防止する場合の工程フローを示す。この工程フローにおいては、保護絶縁膜の形成を抵抗変化素子の成膜工程後に行う。つづいてリソグラフィとドライエッチングにより抵抗変化素子の加工工程を行い、その後リフトオフによる保護絶縁膜の除去（リフトオフ洗浄）を行う。この場合、保護絶縁膜形成とリフトオフ洗浄は各１回行うことになる。
【０１０２】
図９（ｂ）の工程フローでは、保護絶縁膜を形成した後に抵抗変化素子の成膜工程を実施する。そして、抵抗変化素子の成膜工程に引き続き、抵抗変化素子の加工工程を実施し、その後リフトオフによる保護絶縁膜の除去（リフトオフ洗浄）を行う。この場合、保護絶縁膜形成とリフトオフ洗浄は各１回行うことになる。
【０１０３】
図９（ｃ）は、図９（ｂ）と同様に、保護絶縁膜を形成した後に抵抗変化素子の成膜工程を実施する。このとき、成膜時になんらかの金属付着防止対策を実施しない場合には、基板の裏面やべベル（端面）に金属が付着する。つづいて、基板の洗浄を行うことなく、保護絶縁膜を形成する。その際、基板に付着していた金属は保護絶縁膜の内部に捕獲される。つづいて、抵抗変化素子の加工工程を実施し、その後リフトオフによる保護絶縁膜の除去（リフトオフ洗浄）を行う。この場合、保護絶縁膜形成を２回、リフトオフ洗浄を１回行うことになる。
【０１０４】
図９（ｄ）は、図９（ｂ）及び図９（ｃ）と同様に、保護絶縁膜を形成した後に抵抗変化素子の成膜工程を実施する。引き続き、リフトオフにより保護絶縁膜を除去（リフトオフ洗浄）した後、再び保護絶縁膜を形成する。つづいて、抵抗変化素子の加工工程を実施し、その後リフトオフによる保護絶縁膜の除去（リフトオフ洗浄）を行う。この場合、抵抗変化素子の成膜工程に対して、保護絶縁膜形成とリフトオフ洗浄を各１回、抵抗変化素子の加工工程に対して、保護絶縁膜形成とリフトオフ洗浄を各１回行うことになる。このような工程フローによれば、基板を常にクリーンな状態に維持できる利点がある。
【０１０５】
リフトオフ洗浄については、枚葉スピン洗浄機とＦＰＭ洗浄液（０．１〜０．５％ＨＦ、０．１〜０．５％Ｈ2Ｏ2）を用いて、基板の裏面とべベル（端面）部の洗浄を行うことができる。回転する基板の表面上方より基板表面に乾燥窒素あるいは純水を吹き付けつつ、基板の裏面および基板裏面端部に洗浄液を噴射することで、基板外方向に向かう乾燥窒素または純水の流れにより洗浄液の基板表面への回り込みを防止ししながら裏面洗浄を行うことができる。洗浄後は純水を噴射することで基板に付着した薬液を除去することができる。ＦＰＭに加えて、半導体プロセスで一般に用いられている薬液、例えばＨＰＭ洗浄液（ＨＣｌ／Ｈ2Ｏ2／Ｈ2Ｏ）、ＳＰＭ洗浄液（Ｈ2ＳＯ4／Ｈ2Ｏ2）、ＦＰＭ洗浄液（ＨＦ／Ｈ2Ｏ2／Ｈ2Ｏ）、ＤＨＦ洗浄液（ＨＦ／Ｈ2Ｏ）、ＢＨＦ洗浄液（ＨＦ／ＮＨ4Ｆ／Ｈ2Ｏ）などを適宜組み合わせても良い。
【０１０６】
各工程毎に基板裏面の金属汚染レベルをあらかじめ測定しておくことで、図９（ａ）〜（ｄ）のいずれかの工程フロー、もしくはいずれかをベースにした工程フローを適用することで、工程数の増加を抑えた製造プロセスを提供することができる。
【実施例】
【０１０７】
以下、本発明について、実施例を挙げてさらに具体的に説明する。
【０１０８】
（実施例１）固体電解質スイッチを含む半導体装置の製造方法
本実施例では、抵抗変化素子として固体電解質スイッチを備えた半導体装置の製造方法について説明する。
【０１０９】
図１０は、固体電解質スイッチ及び保護絶縁膜の形成前の、半導体素子が形成されたシリコン基板の断面模式図である。
【０１１０】
シリコン基板５００上にＭＯＳＦＥＴ５９９が形成され、ＭＯＳＦＥＴ５９９のゲート、ソース及びドレインはそれぞれＴｉＮ５３１で被覆されたタングステンプラグ５３２により、上層側の銅配線に接続されている。銅配線はＣｕ５３４とＣｕを囲むＴａ／ＴａＮ５３３（積層バリアメタル）からなる。配線層間絶縁膜は比誘電率３以下のＳｉＯＣＨ膜５１３が用いられている。銅配線の上面には、保護膜としてプラズマＣＶＤにより形成したＳｉＣＮ膜５１４が設けられている。最上層の銅配線上には保護膜としてＳｉＣＮ膜５２０が形成され、その上にスルーホール加工用のシリコン酸化膜５２０ａが形成されている。
【０１１１】
ここで、基板の最表面はシリコン酸化膜５２０ａによって被覆しているため、裏面スピン洗浄の際に、乾燥窒素や純水に暴露されても問題は生じない。
【０１１２】
つづいて本発明の実施形態による絶縁膜成長装置をもちいて、基板の裏面およびベベル（端面）に保護絶縁膜（シリコン酸化膜）（図示せず）を１μｍ成長した。このとき、半導体素子形成領域には保護絶縁膜が成長しないため、図１０の断面構造に変化はない。
【０１１３】
つづいて、図１１に、多層配線構造内に抵抗変化素子５９８が設けられたシリコン基板の断面図を示す。図１２には、図１１に示される抵抗変化素子５９８及びその周辺部の拡大図を示す。
【０１１４】
シリコン酸化膜５２０ａ上にリソグラフィとドライエッチングによってホールを形成し、このホールを含むシリコン基板全面に抵抗変化素子形成用の積層膜を形成する。図１２に示す固体電解質スイッチを形成する場合、この積層膜の各層は、下からポリマー固体電解質５９１、Ｐｔ電極５９２、Ｔａ電極５９３に対応する。Ｐｔ電極層及びＴａ電極層はスパッタリング法で形成し、膜厚はそれぞれ、１０ｎｍ、２５ｎｍとした。このとき、スパッタリングにおけるエッジカットリングシールドの幅を５ｍｍに設定し、基板の裏面及びベベル（端面）へのＰｔ及びＴａの付着を防いだ。
【０１１５】
つづいてリソグラフィとドライエッチングによって抵抗変化素子形成用の積層膜を加工した。例えば、ＥＣＲプラズマ源を用いたＲＩＥ装置を使用し、ソース／バイアス電力４００Ｗ／２００Ｗ、Ａｒ＝１００ｓｃｃｍ、反応室圧力０．３Ｐａ、基板温度１５０℃に設定し、ＲＩＥを行い、有機ポリマー層についてはＣＦ4＝１００ｓｃｃｍにてＲＩＥを行った。
【０１１６】
その後、ＦＰＭを用いたリフトオフ洗浄を実施し、保護絶縁膜を除去した。
【０１１７】
上記のＲＩＥによる加工処理後に、後続の別の基板（ウェハ）を反応室へ搬送し、この搬送作業以外の作業をすることなしに反応室から取り出した基板について、リフトオフ洗浄しないで、全反射蛍光Ｘ線分析（ＴＲＥＸ）を用いて基板裏面の金属汚染濃度を分析したところ、この基板の裏面から、Ｐｔについて１×１０16ａｔｏｍ／ｃｍ2レベル以上の汚染が検出された。
【０１１８】
これに対し、上記の加工処理後に、後続の別の基板（ウェハ）を反応室へ搬送し、この搬送作業以外の作業をすることなしに反応室から取り出した基板について、ＦＰＭを用いたリフトオフ洗浄を実施し、保護絶縁膜を除去した。その後、上記と同様にして基板裏面の金属汚染濃度を測定したところ、Ｐｔについては検出下限以下であった。すなわち、本発明の実施形態にしたがって保護絶縁膜を形成し、リフトオフ洗浄を実施して保護絶縁膜を除去することで、抵抗変化素子の加工工程に起因する基板の金属汚染を防ぐことができることを確認した。
【０１１９】
（実施例２）ＭＲＡＭを含む半導体装置の製造方法
本実施例では、抵抗変化素子としてＴＭＲ素子を用いたＭＲＡＭを備えた半導体装置の製造方法について説明する。本実施例は、抵抗変化素子の構成が異なること以外は実施例１と同様にして半導体装置を製造することができる。
【０１２０】
下部電極上に、Ｔａ（１０ｎｍ）／ＰｔＭｎ（１０ｎｍ）／Ｃｏ９０Ｆｅ１０（２．５ｎｍ）／Ｒｕ（０．８５ｎｍ）／Ｃｏ４０Ｆｅ４０Ｂ２０（５ｎｍ）／ＭｇＯ（２．５ｎｍ）／Ｃｏ４０Ｆｅ４０Ｂ２０（３ｎｍ）／Ｔａ（１０ｎｍ）／Ｒｕ（７ｎｍ）／ＮｉＦｅ（２０ｎｍ）／Ｔａ（５ｎｍ）をスパッタリング法で形成した。このとき、スパッタリングチャンバにおいてエッジカットリングを搭載することで、基板の裏面及びべベル（端面）への汚染金属の付着を回避できる。
【０１２１】
次に、上記の成膜工程を実施した後、下記の問題を回避するため、本発明の実施形態による絶縁膜成長装置を用いて、基板の裏面およびべベル（端面）上へ保護絶縁膜（ＳｉＯ2）を形成した。その後、上記の成膜工程により形成された積層膜をリソグラフィとドライエッチングによって加工を行う。
【０１２２】
ＳｉやＡｌなどの通常の半導体プロセスに用いられている材料は、それらの塩化物の融点、沸点が低く、高い蒸気圧を有するため、塩素系ガスを用いたＲＩＥによって加工して素子形成を行うことができる。一方、強磁性体金属材料であるＦｅ、Ｃｏ、Ｎｉの塩化物は融点、沸点が高く、蒸気圧も低いため反応生成物の除去が困難である。一般に被加工物の温度を上げた昇温ＲＩＥや、ＣＯ／ＮＨ3混合ガスなどによるＲＩＥが提案されているが、加工性は向上されつつあるものの、エッチング生成物の反応室内への再付着によるシリコン基板への転写が問題となっている。
【０１２３】
保護絶縁膜の形成後、リソグラフィとドライエッチングにより、所定の形状に前記積層膜を加工する。例えば、ＥＣＲプラズマ源を用いたＲＩＥ装置を使用し、ソース／バイアス電力８００Ｗ／２００Ｗ、ＣＯ＝１００ｓｃｃｍ、ＮＨ3＝１００ｓｃｃｍ、反応室圧力：０．５Ｐａ、基板温度：室温に設定し、ＮｉＦｅ、ＣｏＦｅＢのＲＩＥを行い、それ以外の層についてはＣｌ2＝１２０ｓｃｃｍにてＲＩＥを行った。
【０１２４】
その後、ＦＰＭを用いたリフトオフ洗浄を実施し、保護絶縁膜を除去した。
【０１２５】
上記のＲＩＥによる加工処理後に、後続の別の基板（ウェハ）を反応室へ搬送し、この搬送作業以外の作業をすることなしに反応室から取り出した基板について、リフトオフ洗浄しないで、全反射蛍光Ｘ線分析（ＴＲＥＸ）を用いて基板裏面の金属汚染濃度を分析したところ、この基板の裏面から、Ｆｅについて１×１０16ａｔｏｍ／ｃｍ2レベルの汚染が検出された。
【０１２６】
これに対し、上記の加工処理後に、後続の別の基板（ウェハ）を反応室へ搬送し、この搬送作業以外の作業をすることなしに反応室から取り出した基板について、ＦＰＭを用いたリフトオフ洗浄を実施し、保護絶縁膜を除去した。その後、上記と同様にして基板裏面の金属汚染濃度を測定したところ、全ての評価金属について検出下限以下であった。すなわち、本発明の実施形態により保護絶縁膜を形成し、リフトオフ洗浄を実施して保護絶縁膜を除去することで、抵抗変化素子の加工工程に起因する基板の金属汚染を防ぐことができることを確認した。
【０１２７】
また、保護絶縁膜としてＳｉＯ2膜に代えてＳｉＮ膜を用いた場合にも同様の効果が得られることを確認した。
【０１２８】
以上の説明においては、好適な実施形態および実施例を挙げて本発明を説明したが、これら実施形態および実施例は、本発明を説明するためのものであって、これらに限定することを意味するものではない。半導体基板上に形成する抵抗変化素子の例として、固体電解質スイッチやＭＲＡＭについて説明したが、本発明はそれらに限定されるものではない。
【０１２９】
本発明は、半導体装置を形成する際に、基板の裏面やべベル（端面）への金属の付着・転写を防止することができ、金属の付着の防止が必要なプロセス、例えば、ＤＲＡＭ（Dynamic RAM）、ＦＲＡＭ（Ｆerro Electric RAM）、ＰＲＡＭ（Phase-change RAM）、ＲＲＡＭ（Resistive RAM）を有する半導体製品の製造方法、マイクロプロセッサなどの論理回路を有する半導体製品の製造方法へも適用することができる。また、本発明の基板の裏面に絶縁膜を成長できるという特徴を生かして、半導体装置に対する、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などの製造にも適用することができる。
【０１３０】
以上、実施形態および実施例を参照して本発明を説明したが、本発明は上記実施形態および実施例に限定されるものではない。本発明の構成や詳細には、本発明の範囲内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【０１３１】
１００  カセットボックス
１０１  大気ロボット
１０２  ロードロック室
１０３  中央プラットフォーム室
１０４  中央ハンドラ
１０５  加熱ステージモジュール
１０６  保護絶縁膜成長モジュール
２０１  被成膜部材
２０３  基板ステージ
２０５  シャワーヘッド
２０７  アース線
２１０  反応室
２１１  原料供給タンク
２１２  配管
２１４  流量制御部
２１８  流量制御器
２１８ａ、２１８ｂ  バルブ
２１９  気化器
２２０  ガス供給部
２２２  ガス供給管
２２４  リモートプラズマユニット
２２６  バルブ
２２８  クリーニングガス供給管
２３０  真空ポンプ
２３２  バルブ
２３６  ガス排出管
２４０  高周波電源
２４２  マッチングンボックス
２４４  高周波ケーブル
３００  凹型ステージ
３０１  接触部
４００  シリコン基板
４０１  半導体素子形成領域
４０２  基板裏面
４０３  ベベル
４１０  保護絶縁膜
５００  シリコン基板
５１１、５２６  シリコン酸化膜
５１２、５１４、５１６、５１８、５２０、５２１、５２３  ＳｉＣＮ膜
５１３、５１５、５１７、５１９、５２４、５２５、５２２  ＳｉＯＣＨ膜
５２０ａ  シリコン酸化膜
５２０ｂ  ＳｉＮ
５２６  シリコン酸化膜
５２７  シリコン酸窒化膜
５３１  ＴｉＮ
５３２  タングステン
５３３、５３５、５３９、５４１、５４３、５４５、５４７、５４９  Ｔａ／ＴａＮ
５３４、５３６、５４０、５４２、５４４、５４６、５４８  Ｃｕ
５５０  Ａｌ−Ｃｕ
５９１  ポリマー固体電解質
５９２  Ｔａ
５９３  Ｐｔ
５９８  抵抗変化素子
５９９  ＭＯＳＦＥＴ
６００  真空チャックライン
６０１、６０２、６０３  真空チャック部
７０１  活性電極
７０２  不活性電極
７０３  固体電解質
８０１  下部磁性体層
８０２  上部磁性体層
８０３  トンネル絶縁層
【図１】
0005704648.tif 000002
【図２】
0005704648.tif 000003
【図３】
0005704648.tif 000004
【図４】
0005704648.tif 000005
【図５】
0005704648.tif 000006
【図６】
0005704648.tif 000007
【図７】
0005704648.tif 000008
【図８】
0005704648.tif 000009
【図９】
0005704648.tif 000010
【図１０】
0005704648.tif 000011
【図１１】
0005704648.tif 000012
【図１２】
0005704648.tif 000013