(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、半導体材料を有する複数の抵抗素子と、
前記複数の抵抗素子の下の前記半導体基板に形成された不純物拡散層を有する加熱用抵抗素子と、
対向する２つの接続ノード間に前記加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路と
を有することを特徴とする半導体装置。
【請求項２】
半導体基板上に形成された複数の加熱用抵抗素子と、
前記複数の加熱用抵抗素子のそれぞれの上に形成された複数の絶縁膜と、
前記複数の絶縁膜のそれぞれの上に形成された複数の抵抗素子と、
対向する２つの接続ノード間に前記複数の加熱用抵抗素子のそれぞれが接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路と
を有することを特徴とする半導体装置。
【請求項３】
半導体基板上に形成され、半導体材料を有する複数の抵抗素子と、
前記半導体基板上に形成され、前記複数の抵抗素子の間に配置された加熱用抵抗素子と、
対向する２つの接続ノード間に前記加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路と
を有することを特徴とする半導体装置。
【請求項４】
前記抵抗ブリッジ回路は、前記複数の抵抗素子の相対精度と同等又はそれよりも大きい相対精度となる抵抗素子により形成されている
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数の抵抗素子と、前記抵抗ブリッジ回路を形成する抵抗素子とは、同一の導電層により形成されており、
前記複数の抵抗素子の素子サイズは、前記抵抗ブリッジ回路を形成する抵抗素子の素子
サイズと同等又はそれよりも大きい
ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数の抵抗素子は、不純物が添加されたシリコン膜により形成されている
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記抵抗ブリッジ回路は、平衡条件を満たすように設計されている
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の読み出し回路など、アナログ回路で形成される低電圧検出回路には、抵抗値が高く相対精度の値が小さい（ばらつきが小さい）抵抗素子を使用することが求められる。ここで、抵抗値の高い抵抗素子を用いるのは、消費電力を低減するためである。また、相対精度の値を小さくするのは、回路精度を高くするためである。半導体材料を用いた抵抗素子は、シリコンに所定濃度の不純物を添加することにより形成される。一般的に、不純物濃度が低くなるほどに高抵抗の抵抗素子となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−００４１７９号公報
【特許文献２】特開平１１−３０７７４５号公報
【特許文献３】特開２００１−３４５４２０号公報
【特許文献４】特開２００５−３２７９３４号公報
【特許文献５】特開２００８−２３５９３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、半導体材料を用いた抵抗素子は、高抵抗になればなるほど相対精度の値が大きくなる（ばらつきが大きくなる）傾向を示す。このため、高抵抗化の要求と相対精度を小さくする要求とを同時に満足するために素子面積を大きくすることが一般的に行われているが、素子面積が大きくなるとマクロが大きくなり、その結果、チップ面積が大きくなって集積度が低下することがあった。
【０００５】
本発明の目的は、抵抗素子を有する半導体装置において、集積度を低下することなく低消費電力化と高い回路精度とを実現しうる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の一観点によれば、半導体材料により形成された複数の抵抗素子と、前記複数の抵抗素子の近傍に配置された加熱用抵抗素子と、対向する２つの接続ノード間に前記加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路とを有する半導体装置が提供される。
【発明の効果】
【０００７】
開示の半導体装置によれば、低消費電力化のために高抵抗の抵抗素子を用いた場合にも、素子サイズを拡大することなく、抵抗素子の相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】図１は、電圧検出回路の一例を示す回路図である。
【図２】図２は、ポリシリコン抵抗のシート抵抗とドーズ量との関係を示すグラフである。
【図３】図３は、ポリシリコン抵抗の相対精度とシート抵抗との関係を示すグラフである。
【図４】図４は、ポリシリコン抵抗の相対精度と素子サイズとの関係を示すグラフである。
【図５】図５は、ポリシリコン抵抗の相対精度と温度との関係を示すグラフである。
【図６】図６は、第１実施形態による半導体装置の構造を示す回路図である。
【図７】図７は、第１実施形態による半導体装置の動作を説明する回路図である。
【図８】図８は、第１実施形態による半導体装置の構造を示す平面図である。
【図９】図９は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２０】図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２１】図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図２２】図２２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図２３】図２３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図２４】図２４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図２５】図２５は、第２実施形態による半導体装置の構造を示す平面図である。
【図２６】図２６は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図２７】図２７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】図２８は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】図２９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】図３０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３１】図３１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３２】図３２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図３３】図３３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図３４】図３４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図３５】図３５は、第３実施形態による半導体装置の構造を示す平面図である。
【図３６】図３６は、第３実施形態による半導体装置の構造を示す概略断面図である。
【図３７】図３７は、第４実施形態による半導体装置の構造を示す平面図である。
【図３８】図３８は、第４実施形態による半導体装置の構造を示す概略断面図である。
【図３９】図３９は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４０】図４０は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４１】図４１は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４２】図４２は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図４３】図４３は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図４４】図４４は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図４５】図４５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図４６】図４６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【発明を実施するための形態】
【０００９】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２４を用いて説明する。
【００１０】
図１は、電圧検出回路の一例を示す回路図である。図２は、ポリシリコン抵抗のシート抵抗とドーズ量との関係を示すグラフである。図３は、ポリシリコン抵抗の相対精度とシート抵抗との関係を示すグラフである。図４は、ポリシリコン抵抗の相対精度と素子サイズとの関係を示すグラフである。図５は、ポリシリコン抵抗の相対精度と温度との関係を示すグラフである。図６は、本実施形態による半導体装置の構造を示す回路図である。図７は、本実施形態による半導体装置の動作を説明する回路図である。図８は、本実施形態による半導体装置の構造を示す平面図である。図９は、本実施形態による半導体装置の構造を示す概略断面図である。図１０乃至図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１１】
本実施形態による半導体装置は、抵抗値が高く相対精度の値が小さい抵抗素子を有するものである。このような抵抗素子は、特に限定されるものではないが、例えば図１に示すような電圧検出回路に用いることができる。
【００１２】
入力電圧Ｖｃｃと基準電圧Ｖｓｓとの間には、抵抗素子Ｒ１，Ｒ２，Ｒ３が直列に接続されている。抵抗素子Ｒ２と抵抗素子Ｒ３との接続端子１０４には、比較器１００の反転入力端子が接続されている。比較器１００の非反転入力端子には、基準電圧（Ｖｒｅｆ）発生回路１０２が接続されている。
【００１３】
測定すべき入力電圧Ｖｃｃが印加されると、抵抗素子Ｒ２と抵抗素子Ｒ３との接続端子１０４には、入力電圧Ｖｃｃが抵抗素子Ｒ１，Ｒ２，Ｒ３によって抵抗分割された電圧（（Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３））×Ｖｃｃ）が出力される。この電圧が、比較器１００の反転入力端子に入力される。一方、比較器１００の非反転入力端子には、基準電圧Ｖｒｅｆが入力される。
【００１４】
入力電圧Ｖｃｃが高く、抵抗素子Ｒ１，Ｒ２，Ｒ３により抵抗分割された電圧が基準電圧Ｖｒｅｆよりも高いときは、比較器１００の出力がローレベルになる。入力電圧Ｖｃｃが低く、抵抗素子Ｒ１，Ｒ２，Ｒ３により抵抗分割された電圧が基準電圧Ｖｒｅｆよりも低いときは、比較器１００の出力がハイレベルになる。これにより、入力電圧Ｖｃｃの高低を検出することができる。
【００１５】
このような電圧検出回路において、入力電圧Ｖｃｃに対して所望の割合で抵抗分割された電圧を出力するためには、抵抗素子Ｒ１，Ｒ２，Ｒ３の相対精度の値を小さくすることが特に重要である。相対精度とは、抵抗素子の抵抗値の絶対精度を表すパラメータではなく、複数の抵抗素子間の抵抗値のばらつきを表すパラメータである。すなわち、相対精度の値が小さいほど、複数の抵抗素子間の抵抗値のばらつきが小さいことを表す。
【００１６】
製造ばらつきによる抵抗値の絶対値の変化は、抵抗分割された出力電圧に与える影響は、それほど大きくない。すなわち、製造ばらつきによる抵抗値の変化は、通常は複数の抵抗素子において同様の傾向を示すため、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値が同じように設計値からずれ、分圧比にはほとんど影響しない。
【００１７】
これに対し、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値がそれぞれ独立してばらついたとき、すなわち相対精度が大きいときには、そのばらつきが直接的に分圧比に影響する。このような抵抗値のばらつきは、例えば、半導体に不純物を添加することにより形成した抵抗素子において顕著に見られる。
【００１８】
半導体装置に用いられる抵抗素子は、シリコン基板内に形成された不純物拡散層や不純物を添加したポリシリコン膜により形成されることが多い。シリコンに不純物を添加した抵抗素子は、例えば図２及び図３に示すような特性を有している。
【００１９】
図２に示すように、ポリシリコン抵抗のシート抵抗は、ポリシリコンに添加する不純物の濃度（ドーズ量）が増加するほどに低くなる。また、図３に示すように、ポリシリコン抵抗の相対精度の値は、シート抵抗が高くなるほどに大きくなる。このため、相対精度の値を小さくする観点からは、よりシート抵抗の低い抵抗素子を用いることが望ましい。
【００２０】
他方、消費電力を抑制する観点からは、より高抵抗の抵抗素子を用いることが望ましく、低消費電力化と相対精度の改善とは相反する要求である。
【００２１】
このような相反する要求を満足する手段の一つとして、抵抗素子の素子面積を大きくすることが考えられる。
【００２２】
図４に示すように、ポリシリコン抵抗の抵抗値の相対精度は、素子面積が大きくなるほどに小さくなる。すなわち、抵抗素子の素子面積を大きくすることにより、抵抗値のばらつきを小さくすることができ、低抵抗化による相対精度の劣化を補うことができる。
【００２３】
しかしながら、素子面積が大きくなるとマクロが大きくなり、その結果、チップ面積が大きくなり、半導体装置の集積度が低下する。
【００２４】
そこで、本実施形態による半導体装置では、抵抗素子の温度特性に着目し、相対精度の改善を図る。
【００２５】
図５は、ポリシリコン抵抗の相対精度と温度との関係の一例を示すグラフである。縦軸は、２５℃のときの相対精度からの差を示している。
【００２６】
図５に示すように、ポリシリコン抵抗の相対精度は、温度が高くなるほどに改善する。例えば、−４０℃のときの相対精度は２５℃のときの相対精度よりも３％程度悪化しているのに対し、１５０℃のときの相対精度は２５℃のときの相対精度よりも２．５％程度改善している。
【００２７】
したがって、抵抗素子を昇温することにより、相対精度の値を小さくすることができ、より高抵抗で消費電力の低い抵抗素子を使用することが可能になる。
【００２８】
次に、本実施形態による半導体装置の構造について図６を用いて説明する。
【００２９】
本実施形態による半導体装置は、図６に示すように、抵抗ブリッジ回路を形成する４つの抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を有している。抵抗ブリッジ回路の４つの接続ノードＡ，Ｂ，Ｃ，Ｄのうち、対向する２つの接続ノードＡ，Ｂには、発熱用抵抗素子Ｒｘが接続されている。対向する他の２つの接続ノードＣ，Ｄには、電源線（電圧源Ｖ）が接続されている。発熱用抵抗素子Ｒｘの近傍には、高抵抗で相対精度の小さい特性が求められる抵抗素子ＭＲ１，ＭＲ２が配置されている。なお、図６の例では、高抵抗で相対精度の小さい特性が求められる抵抗素子として、２つの抵抗素子ＭＲ１，ＭＲ２を示しているが、抵抗素子の数は、これに限定されるものではない。
【００３０】
抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４は、抵抗ブリッジ回路の平衡条件を満たすように設計された抵抗値を有する抵抗素子である。抵抗ブリッジ回路の平衡条件とは、Ｒ１×Ｒ４＝Ｒ２×Ｒ３の関係を満たす条件である。例えば、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を同じ抵抗値で設計した場合が該当する。
【００３１】
また、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４は、抵抗素子ＭＲ１，ＭＲ２の相対精度と同等又はそれよりも大きい相対精度となる抵抗素子により形成されている。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度は、素子のサイズにより容易に設定することができる。抵抗素子の相対精度は、素子のサイズが大きくなるほど小さくなる傾向がある。したがって、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の素子サイズと抵抗素子ＭＲ１，ＭＲ２の素子サイズとを同じにすれば、これらの相対精度を同等にすることができる。また、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の素子サイズを抵抗素子ＭＲ１，ＭＲ２の素子サイズよりも小さくすれば、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度を抵抗素子ＭＲ１，ＭＲ２の相対精度よりも大きくすることができる。
【００３２】
次に、本実施形態による半導体装置の動作について図７を用いて説明する。
【００３３】
抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の総てが設計値通りに形成されている場合、すなわち抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度がゼロの場合、抵抗ブリッジ回路は平衡条件を満たし、接続ノードＡの電位と接続ノードＢとの電位は同じになる。したがって、発熱用抵抗素子Ｒｘには電流は流れず、発熱用抵抗素子Ｒｘは発熱しない。
【００３４】
一方、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値にばらつきが生じ、相対精度がゼロではなくなると、抵抗ブリッジ回路の平衡条件が崩れ、接続ノードＡと接続ノードＢとの間に電位差が生じる。これにより、発熱用抵抗素子Ｒｘに電流Ｉｘが流れ、発熱用抵抗素子Ｒｘは発熱する。
【００３５】
ここで、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４は、抵抗素子ＭＲ１，ＭＲ２の相対精度と同等又はそれよりも大きい相対精度となるように形成されている。このため、抵抗素子ＭＲ１，ＭＲ２の相対精度が悪化すれば、それと同等又はそれ以上に抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度は、悪化する。
【００３６】
したがって、抵抗素子ＭＲ１，ＭＲ２の相対精度が大きくなると、それに伴って抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度も大きくなり、抵抗ブリッジ回路の平衡条件が崩れて発熱用抵抗素子Ｒｘに電流Ｉｘが流れる。これにより、発熱用抵抗素子Ｒｘが発熱して抵抗素子ＭＲ１，ＭＲ２の温度が上昇し、抵抗素子ＭＲ１，ＭＲ２の相対精度を小さくすることができる（図５参照）。
【００３７】
発熱用抵抗素子Ｒｘに流れる電流Ｉｘは、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度が大きいときは大きくなり、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度が小さいときは小さくなる。発熱用抵抗素子Ｒｘによる発熱温度も、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度の大きさに応じて変化する。これにより、相対精度の悪化の度合いに応じて、抵抗素子ＭＲ１，ＭＲ２の相対精度を小さくすることができる。
【００３８】
次に、図６の回路を実現する半導体装置の具体例について図８及び図９を用いて説明する。なお、図９は、図８のＡ−Ａ′線断面及びＢ−Ｂ′線断面に相当する断面図である。
【００３９】
シリコン基板１０には、Ｎ型ウェル１６と、素子形成領域を画定する素子分離絶縁膜１２とが形成されている。素子形成領域には、Ｎ型ウェル１６に接続されたコンタクト層５４が形成されている。
【００４０】
素子分離絶縁膜１２上には、抵抗素子ＭＲ１，ＭＲ２，Ｒ１，Ｒ２，Ｒ３，Ｒ４を形成する抵抗体層４２が形成されている。抵抗素子ＭＲ１，ＭＲ２を形成する抵抗体層４２は、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を形成する抵抗体層４２よりも素子面積が大きくなっている。抵抗素子ＭＲ１，ＭＲ２と抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４とは、素子面積が異なるほかは、同様の構造を有している。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を形成する抵抗体層４２は、抵抗素子ＭＲ１，ＭＲ２を形成する抵抗体層４２が形成された領域の外側に配置されている。
【００４１】
抵抗素子ＭＲ１，ＭＲ２，Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２の中央部には、シリサイドブロック絶縁膜５０が形成されている。シリサイドブロック絶縁膜５０で覆われていない抵抗体層４２の両端部及びコンタクト層５４上には、金属シリサイド膜６０が形成されている。
【００４２】
抵抗素子ＭＲ１，ＭＲ２，Ｒ１，Ｒ２，Ｒ３，Ｒ４が形成されたシリコン基板１０上には、層間絶縁膜６２が形成されている。層間絶縁膜６２には、金属シリサイド膜６０に接続されたコンタクトプラグ６６が埋め込まれている。
【００４３】
抵抗素子Ｒ１を形成する抵抗体層４２と抵抗素子Ｒ３を形成する抵抗体層４２とは、コンタクトプラグ６６を介して配線６８Ａにより接続されている。抵抗素子Ｒ２を形成する抵抗体層４２と抵抗素子Ｒ４を形成する抵抗体層４２とは、コンタクトプラグ６６を介して配線６８Ｂにより接続されている。抵抗素子Ｒ１を形成する抵抗体層４２と抵抗素子Ｒ２を形成する抵抗体層４２とは、コンタクトプラグ６６を介して配線６８Ｃにより接続されている。抵抗素子Ｒ３を形成する抵抗体層４２と抵抗素子Ｒ４を形成する抵抗体層４２とは、コンタクトプラグ６６を介して配線６８Ｄにより接続されている。配線６８Ａ，６８Ｂ，６８Ｃ，６８Ｄは、図６の接続ノードＡ，Ｂ，Ｃ，Ｄに、それぞれ対応している。
【００４４】
これにより、抵抗素子ＭＲ１，ＭＲ２を囲むように、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を含む抵抗ブリッジ回路が形成されている。
【００４５】
配線６８Ａは、また、コンタクトプラグ６６、金属シリサイド膜６０及びコンタクト層５４を介してＮ型ウェル１６に電気的に接続されている。同様に、配線６８Ｂは、コンタクトプラグ６６、金属シリサイド膜６０及びコンタクト層５４を介してＮ型ウェル１６に電気的に接続されている。これにより、配線６８Ａと配線６８Ｂとの間には、Ｎ型ウェル１６によって発熱用抵抗素子Ｒｘが形成されている。
【００４６】
このように、本実施形態による半導体装置は、高抵抗で相対精度の小さい特性が求められる抵抗素子ＭＲ１，ＭＲ２、及び、抵抗ブリッジ回路を形成する抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を、ポリシリコン抵抗により形成している。また、発熱用抵抗素子Ｒｘを、Ｎ型ウェル１６により形成している。抵抗素子ＭＲ１，ＭＲ２，Ｒ１，Ｒ２，Ｒ３，Ｒ４を形成する抵抗体層４２は、トランジスタのゲート電極と同一導電層のポリシリコン膜により形成することができる。抵抗素子ＭＲ１，ＭＲ２を形成する抵抗体層４２の素子面積を抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を形成する抵抗体層４２の素子面積よりも大きくすることにより、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度を抵抗素子ＭＲ１，ＭＲ２の相対精度よりも大きくすることができる。
【００４７】
なお、発熱用抵抗素子Ｒｘは、Ｐ型ウェルにより形成してもよい。このとき、Ｐ型のシリコン基板１０を用いる場合には、発熱用抵抗素子Ｒｘを形成するＰ型ウェルとシリコン基板１０とを分離するために、Ｎ型ウェル内に発熱用抵抗素子Ｒｘを形成するＰ型ウェルを形成することが望ましい。
【００４８】
次に、本実施形態による半導体装置の製造方法について図１０乃至図２４を用いて説明する。各図において、（ａ）図は抵抗素子の形成領域を示し、（ｂ）図はメモリセルトランジスタの形成領域を示し、（ｃ）図は周辺Ｎ型トランジスタの形成領域を示す。
【００４９】
なお、本実施形態の製造方法の説明では、スタックゲート構造のメモリセルトランジスタを有する半導体装置に適用した例を示すが、必ずしもスタックゲート構造のメモリセルトランジスタを有する半導体装置である必要はない。
【００５０】
まず、例えばホウ素（Ｂ）等の不純物元素が微量にドープされたＰ型のシリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子形成領域を画定する素子分離絶縁膜１２を形成する。
【００５１】
次いで、素子分離絶縁膜１２により画定されたシリコン基板１０の素子形成領域上に、例えば熱酸化法によりシリコン酸化膜を形成し、シリコン酸化膜の犠牲酸化膜１４を形成する（図１０（ａ）、（ｂ）、（ｃ））。
【００５２】
次いで、各領域に、所定のウェルを形成する。例えば、抵抗素子形成領域にＮ型ウェル１６を形成し、メモリセル領域にＮ型ウェル（図示せず）に囲まれたＰ型ウェル１８を形成し、Ｎ型トランジスタ形成領域にＰ型ウェル２０を形成し、Ｐ型トランジスタ形成領域にＮ型ウェル（図示せず）を形成する（図１１（ａ）、（ｂ）、（ｃ））。また、メモリセル領域に、閾値電圧制御用の所定の不純物拡散領域（図示せず）を形成する。なお、抵抗素子形成領域には、Ｎ型ウェル１６の代わりに、Ｎ型ウェルで囲まれたＰ型ウェルを形成してもよい。
【００５３】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、犠牲酸化膜１４を除去する。
【００５４】
次いで、素子分離絶縁膜１２により画定されたシリコン基板１０の素子形成領域上に、例えば熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜を形成し、シリコン酸化膜のトンネルゲート絶縁膜２２を形成する。
【００５５】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば燐（Ｐ）を１×１０２０ｃｍ−３の濃度でドープした膜厚９０ｎｍのアモルファスシリコン膜２４を堆積する。アモルファスシリコン膜２４は、後工程の熱処理によって結晶化し、ポリシリコン膜となる。本願明細書では、結晶化後のアモルファスシリコン膜２４をポリシリコン膜２４と呼ぶこともある。
【００５６】
なお、１×１０２０ｃｍ−３程度のドープ量は、フラッシュメモリのデータ保持に適した濃度であり、これより高濃度ではデータ保持特性が低下する。また、この程度のドープ量では、キャパシタの電極に用いた場合は空乏化により容量を大きくロスする。
【００５７】
次いで、フォトリソグラフィ及びドライエッチングにより、アモルファスシリコン膜２４をパターニングし、メモリセル領域以外のアモルファスシリコン膜２４を除去する（図１２（ａ）、（ｂ）、（ｃ））。
【００５８】
次いで、全面に、ＯＮＯ膜２６を形成する（図１３（ａ）、（ｂ）、（ｃ））。例えば、ＣＶＤ法により膜厚ｎｍ〜１０ｎｍのシリコン酸化膜と膜厚５ｎｍ〜１０ｎｍのシリコン窒化膜とを堆積後、熱酸化法により３ｎｍ〜１０ｎｍのシリコン酸化膜を形成し、ＳｉＯ２／ＳｉＮ／ＳｉＯ２の積層構造のＯＮＯ膜２６を形成する。
【００５９】
次いで、周辺トランジスタ形成領域に、閾値電圧制御用の所定の不純物拡散領域（図示せず）を形成する。
【００６０】
次いで、ＯＮＯ膜２６及びトンネルゲート絶縁膜２２をパターニングし、メモリセル領域以外のアモルファスシリコン膜２４及びトンネルゲート絶縁膜２２を除去する（図１４（ａ）、（ｂ）、（ｃ））。例えば、メモリセル領域を覆うフォトレジスト膜を形成後、このフォトレジスト膜をマスクとしてＯＮＯ膜２６の上層のシリコン酸化膜とシリコン窒化膜をドライエッチングにより除去する。次いで、ＯＮＯ膜２６の下層のシリコン酸化膜及びトンネルゲート絶縁膜２２をウェットエッチングにより除去する。
【００６１】
次いで、例えば熱酸化法により、抵抗素子形成領域及び周辺トランジスタ形成領域に、シリコン酸化膜を形成し、シリコン酸化膜のゲート絶縁膜２８を形成する。
【００６２】
次いで、全面に、例えばＬＰＣＶＤ法により、ポリシリコン膜３０を堆積する（図１５（ａ）、（ｂ）、（ｃ））。
【００６３】
次いで、メモリセル領域のポリシリコン膜３０、ＯＮＯ膜２６、及びアモルファスシリコン膜２４をパターニングし、メモリセルトランジスタのフローティングゲート３２及びコントロールゲート３４を形成する（図１６（ａ）、（ｂ）、（ｃ））。
【００６４】
次いで、メモリセル領域に、スタックゲートをマスクとしてイオン注入を行い、スタックゲートの両側のシリコン基板１０内に不純物拡散領域３６を形成する（図１７（ａ）、（ｂ）、（ｃ））。イオン注入条件は、例えば、砒素（Ａｓ）イオンを用い、加速エネルギーを３０ｋｅＶ〜８０ｋｅＶ、ドーズ量を１×１０１４ｃｍ−２〜５×１０１４ｃｍ−２とする。
【００６５】
次いで、例えば熱酸化法により、スタックゲートの側壁部分に、例えば膜厚１０ｎｍ〜２０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜は、メモリセルトランジスタの信頼性を向上するためのものである。
【００６６】
次いで、全面に、例えばＣＶＤ法により例えば膜厚８０ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングし、スタックゲートの側壁部分にシリコン窒化膜のサイドウォールスペーサ３８を形成する（図１８（ａ）、（ｂ）、（ｃ））。
【００６７】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜３０をパターニングし、周辺トランジスタ形成領域にゲート電極４０を形成する。また、抵抗素子形成領域に、抵抗素子ＭＲ１，ＭＲ２，Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２を形成する（図１９（ａ）、（ｂ）、（ｃ））。
【００６８】
次いで、フォトリソグラフィ及びイオン注入により、抵抗素子形成領域に選択的にイオン注入を行い、抵抗体層４２に不純物を導入して抵抗値を所定値に調整する。なお、抵抗体層４２に導入する不純物は、Ｎ型不純物でもよいし、Ｐ型不純物でもよい。ここでは、Ｎ型不純物を導入するものとする。
【００６９】
次いで、フォトリソグラフィ及びイオン注入により、ゲート電極４０をマスクとしてイオン注入を行い、ゲート電極４０の両側のシリコン基板１０内に不純物拡散領域４４を形成する（図２０（ａ）、（ｂ）、（ｃ））。
【００７０】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を形成する。
【００７１】
次いで、フォトリソグラフィにより、抵抗体層４２上のシリサイドブロック絶縁膜の形成予定領域を覆うフォトレジスト膜４６を形成する。
【００７２】
次いで、フォトレジスト膜４６をマスクとしてシリコン酸化膜を異方性エッチングし、ゲート電極４０の側壁部分にサイドウォールスペーサ４８を形成するとともに、抵抗体層４２上にシリサイドブロック絶縁膜５０を形成する（図２１（ａ）、（ｂ）、（ｃ））。
【００７３】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【００７４】
次いで、メモリセル領域、Ｎ型トランジスタ形成領域及び抵抗素子形成領域に、スタックゲート及びゲート電極４０をマスクとしてイオン注入を行う。これにより、スタックゲートの両側のシリコン基板１０内及びゲート電極４０の両側のシリコン基板１０内に、不純物拡散領域５２を形成する。また、抵抗素子形成領域のシリコン基板１０表面に、Ｎ型ウェル１６のコンタクト層となる不純物拡散領域５４を形成する。イオン注入条件は、例えば、砒素イオンを用い、加速エネルギーを５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２程度とする。
【００７５】
こうして、不純物拡散領域３６，５２によりメモリセルトランジスタのソース／ドレイン領域５６を形成し、不純物拡散領域４４，５２により周辺Ｎ型トランジスタのソース／ドレイン領域５８を形成する（図２２（ａ）、（ｂ）、（ｃ））。
【００７６】
なお、このイオン注入により、コントロールゲート３８、ゲート電極４０、及びシリサイドブロック絶縁膜５０で覆われていない領域の抵抗体層４２にも、同時にＮ型不純物が添加される。
【００７７】
次いで、Ｐ型トランジスタ形成領域に、ゲート電極をマスクとしてイオン注入を行い、周辺Ｐ型トランジスタのソース／ドレイン領域となる不純物拡散領域（図示せず）を形成する。イオン注入条件は、例えば、弗化ボロン（ＢＦ２）イオンを用い、加速エネルギーを１５ｋｅＶ、ドーズ量を４×１０１５ｃｍ−２程度とする。
【００７８】
なお、図１９に示す工程の後に行うイオン注入において抵抗体層４２にＰ型不純物を添加している場合には、シリサイドブロック絶縁膜５０で覆われていない領域の抵抗体層４２には、周辺Ｐ型トランジスタのソース／ドレイン領域の形成の際にＮ型不純物の代わりにＰ型不純物を添加する。
【００７９】
次いで、サリサイドプロセスにより、コントロールゲート３８上、ゲート電極４０上、ソース／ドレイン領域５６，５８上、コンタクト層５４上、抵抗体層４２上に、金属シリサイド膜６０を形成する（図２３（ａ）、（ｂ）、（ｃ））。例えば、スパッタ法により膜厚１０ｎｍのコバルト膜を堆積し、１０００℃１０秒程度の短時間熱処理を施し、シリコンの露出部分に選択的に金属シリサイド膜６０を形成した後、未反応のコバルト膜を除去する。
【００８０】
次いで、全面に、例えばＣＶＤ法により、シリコン窒化膜及びシリコン酸化膜を堆積後、例えばＣＭＰ法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜／シリコン窒化膜の積層膜の層間絶縁膜６２を形成する。
【００８１】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６２に、金属シリサイド膜６０に達するコンタクトホール６４を形成する。
【００８２】
次いで、コンタクトホール６４内に、金属シリサイド膜６０に接続されたコンタクトプラグ６６を形成する（図２４（ａ）、（ｂ）、（ｃ））。
【００８３】
この後、コンタクトプラグ６６に接続される配線６８Ａ〜６８Ｄ等を形成し、本実施形態による半導体装置を完成する。
【００８４】
このように、本実施形態によれば、高抵抗で相対精度の小さい特性が求められる複数の抵抗素子の近傍に、抵抗ブリッジ回路に接続された発熱用抵抗素子を配置し、相対精度に応じて抵抗素子を加熱するので、素子サイズを拡大することなく相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。
【００８５】
また、抵抗ブリッジ回路は、簡素な回路構成であり、工程数を増加せずに小面積で形成することができる。これにより、製造プロセスを大幅に変更することなく、低コストで、相対精度の小さい高抵抗の抵抗素子を実現することができる。
【００８６】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図２５乃至図３４を用いて説明する。図１乃至図２４に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００８７】
図２５は、本実施形態による半導体装置の構造を示す平面図である。図２６は、本実施形態による半導体装置の構造を示す概略断面図である。図２７乃至図３４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００８８】
はじめに、本実施形態による半導体装置の構造について図２５及び図２６を用いて説明する。
【００８９】
本実施形態による半導体装置は、メモリセルトランジスタのフローティングゲートと同一導電層のポリシリコン膜２４によって発熱用抵抗素子Ｒｘが形成されているほかは、図８及び図９に示す第１実施形態による半導体装置と同様である。
【００９０】
すなわち、発熱用抵抗素子Ｒｘは、ポリシリコン膜２４により形成された抵抗体層７０を有している。抵抗体層７０の両端部には、金属シリサイド膜６０が形成されている。配線６８Ａは、コンタクトプラグ６６及び金属シリサイド膜６０を介して抵抗体層７０の一端部に電気的に接続されている。配線６８Ｂは、コンタクトプラグ６６及び金属シリサイド膜６０を介して抵抗体層７０の他端部に電気的に接続されている。これにより、配線６８Ａと配線６８Ｂとの間に、発熱用抵抗素子Ｒｘが形成されている。
【００９１】
抵抗素子ＭＲ１，ＭＲ２及び抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２は、第１実施形態の場合と同様、メモリセルトランジスタのコントロールゲート及び周辺トランジスタのゲート電極と同一導電層のポリシリコン膜３０により形成されている。
【００９２】
発熱用抵抗素子Ｒｘと抵抗素子ＭＲ１，ＭＲ２とは、メモリセルトランジスタのスタックゲート構造と同様に、ＯＮＯ膜２６を介して積層されている。発熱用抵抗素子Ｒｘを薄いＯＮＯ膜２６を介して抵抗素子ＭＲ１，ＭＲ２の直下に形成することにより、抵抗素子ＭＲ１，ＭＲ２を高効率で加熱することができる。
【００９３】
なお、図２６では、発熱用抵抗素子Ｒｘを素子分離絶縁膜１２上に形成しているが、メモリセルトランジスタのスタックゲートと同様に、トンネルゲート絶縁膜２２上に形成するようにしてもよい。
【００９４】
抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４は、素子面積が異なるほかは、抵抗素子ＭＲ１，ＭＲ２と同様の構造を有している。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２の下部には、抵抗素子ＭＲ１，ＭＲ２と同様にポリシリコン膜２４が形成されていてもよいし、第１実施形態の場合と同様にポリシリコン膜２４が形成されていなくてもよい。
【００９５】
次に、本実施形態による半導体装置の製造方法について図２７乃至図３４を用いて説明する。なお、本実施形態による半導体装置のメモリセルトランジスタ及び周辺トランジスタの製造方法は第１実施形態と同様であるため、ここでは図示を省略する。
【００９６】
まず、図１０乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０に、素子分離絶縁膜１２、各種ウェル、トンネルゲート絶縁膜２２等を形成する。なお、本実施形態による半導体装置では、シリコン基板１０上に絶縁膜を介して各種抵抗素子を形成するため、抵抗素子形成領域には必ずしもウェルを形成する必要はない。
【００９７】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば燐を１×１０２０ｃｍ−３の濃度でドープした膜厚９０ｎｍのアモルファスシリコン膜２４を堆積する。
【００９８】
次いで、フォトリソグラフィ及びドライエッチングにより、アモルファスシリコン膜２４をパターニングし、メモリセル領域及び抵抗素子形成領域以外のアモルファスシリコン膜２４を除去する。この際、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の形成領域のアモルファスシリコン膜２４は、必ずしも残存する必要はなく、除去してもよい。
【００９９】
次いで、全面に、ＯＮＯ膜２６を形成する（図２７）。
【０１００】
次いで、周辺トランジスタ形成領域に、閾値電圧制御用の所定の不純物拡散領域（図示せず）を形成する。
【０１０１】
次いで、ＯＮＯ膜２６及びトンネルゲート絶縁膜２２をパターニングし、メモリセル領域及び抵抗素子形成領域以外のアモルファスシリコン膜２４及びトンネルゲート絶縁膜２２を除去する。
【０１０２】
次いで、例えば熱酸化法により、抵抗素子形成領域及び周辺トランジスタ形成領域に、シリコン酸化膜を形成し、シリコン酸化膜のゲート絶縁膜２８を形成する。
【０１０３】
次いで、全面に、例えばＬＰＣＶＤ法により、ポリシリコン膜３０を堆積する（図２８）。
【０１０４】
次いで、ポリシリコン膜３０、ＯＮＯ膜２６、及びアモルファスシリコン膜２４をパターニングし、メモリセル領域に、メモリセルトランジスタのフローティングゲート３２及びコントロールゲート３４を形成する。また、抵抗素子ＭＲ１，ＭＲ２及び発熱用抵抗素子Ｒｘの形成領域に、発熱用抵抗素子Ｒｘの抵抗体層７０及び抵抗素子ＭＲ１，ＭＲ２の抵抗体層４２を形成する（図２９）。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の形成領域のアモルファスシリコン膜２４を残存しているときは、この領域のポリシリコン膜３０、ＯＮＯ膜２６、及びアモルファスシリコン膜２４をパターニングし、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２を形成する。
【０１０５】
次いで、メモリセル領域に、スタックゲートをマスクとしてイオン注入を行い、スタックゲートの両側のシリコン基板１０内に不純物拡散領域３６を形成する。
【０１０６】
次いで、例えば熱酸化法により、スタックゲート及び抵抗体層７０，４２の側壁部分に、例えば膜厚１０ｎｍ〜２０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜は、メモリセルトランジスタの信頼性を向上するためのものである。
【０１０７】
次いで、全面に、例えばＣＶＤ法により例えば膜厚８０ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングし、スタックゲート及び抵抗体層７０，４２の側壁部分にシリコン窒化膜のサイドウォールスペーサ３８を形成する（図３０）。
【０１０８】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜３０をパターニングし、周辺トランジスタ形成領域にゲート電極４０を形成する。また、抵抗体層７０の両端のコンタクト部上の抵抗体層４２を除去する（図３１）。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の形成領域のアモルファスシリコン膜２４を除去しているときは、この領域のポリシリコン膜３０をパターニングし、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２を形成する。
【０１０９】
次いで、フォトリソグラフィ及びイオン注入により、抵抗素子形成領域に選択的にイオン注入を行い、抵抗体層４２に不純物を導入して抵抗値を所定値に調整する。なお、抵抗体層４２に導入する不純物は、Ｎ型不純物でもよいし、Ｐ型不純物でもよい。ここでは、Ｎ型不純物を導入するものとする。
【０１１０】
次いで、フォトリソグラフィ及びイオン注入により、ゲート電極４０をマスクとしてイオン注入を行い、ゲート電極４０の両側のシリコン基板１０内に不純物拡散領域４４を形成する。
【０１１１】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を形成する。
【０１１２】
次いで、フォトリソグラフィにより、抵抗体層４２上のシリサイドブロック絶縁膜の形成予定領域を覆うフォトレジスト膜４６を形成する。
【０１１３】
次いで、フォトレジスト膜４６をマスクとしてシリコン酸化膜を異方性エッチングし、ゲート電極４０の側壁部分にサイドウォールスペーサ４８を形成するとともに、抵抗体層４２上にシリサイドブロック絶縁膜５０を形成する。この際、抵抗体層７０の両端のコンタクト部上のＯＮＯ膜２６も除去し、抵抗体層７０の両端部を露出する（図３２）。
【０１１４】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【０１１５】
次いで、メモリセル領域、Ｎ型トランジスタ形成領域及び抵抗素子形成領域に、スタックゲート及びゲート電極４０をマスクとしてイオン注入を行う。これにより、スタックゲートの両側のシリコン基板１０内及びゲート電極４０の両側のシリコン基板１０内に、不純物拡散領域５２を形成する。
【０１１６】
こうして、不純物拡散領域３６，５２によりメモリセルトランジスタのソース／ドレイン領域５６を形成し、不純物拡散領域４４，５２により周辺Ｎ型トランジスタのソース／ドレイン領域５８を形成する。
【０１１７】
なお、このイオン注入により、コントロールゲート３８、ゲート電極４０、及びシリサイドブロック絶縁膜５０で覆われていない領域の抵抗体層４２，７０にも、同時にＮ型不純物が添加される。
【０１１８】
次いで、Ｐ型トランジスタ形成領域に、ゲート電極をマスクとしてイオン注入を行い、周辺Ｐ型トランジスタのソース／ドレイン領域となる不純物拡散領域（図示せず）を形成する。
【０１１９】
なお、図３１に示す工程の後に行うイオン注入において抵抗体層４２にＰ型不純物を添加している場合には、シリサイドブロック絶縁膜５０で覆われていない領域の抵抗体層４２には、周辺Ｐ型トランジスタのソース／ドレイン領域の形成の際にＮ型不純物の代わりにＰ型不純物を添加する。
【０１２０】
次いで、サリサイドプロセスにより、コントロールゲート３８上、ゲート電極４０上、ソース／ドレイン領域５６，５８上、抵抗体層４２，７０上に、金属シリサイド膜６０を形成する（図３３）。
【０１２１】
次いで、全面に、例えばＣＶＤ法により、シリコン窒化膜及びシリコン酸化膜を堆積後、例えばＣＭＰ法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜／シリコン窒化膜の積層膜の層間絶縁膜６２を形成する。
【０１２２】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６２に、金属シリサイド膜６０に達するコンタクトホール６４を形成する。
【０１２３】
次いで、コンタクトホール６４内に、金属シリサイド膜６０に接続されたコンタクトプラグ６６を形成する（図３４）。
【０１２４】
この後、コンタクトプラグ６６に接続される配線６８Ａ〜６８Ｄ等を形成し、本実施形態による半導体装置を完成する。
【０１２５】
このように、本実施形態によれば、高抵抗で相対精度の小さい特性が求められる複数の抵抗素子の近傍に、抵抗ブリッジ回路に接続された発熱用抵抗素子を配置し、相対精度に応じて抵抗素子を加熱するので、素子サイズを拡大することなく相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。
【０１２６】
また、抵抗ブリッジ回路は、簡素な回路構成であり、工程数を増加せずに小面積で形成することができる。これにより、製造プロセスを大幅に変更することなく、低コストで、相対精度の小さい高抵抗の抵抗素子を実現することができる。
【０１２７】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図３５及び図３６を用いて説明する。図１乃至図３４に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１２８】
図３５は、本実施形態による半導体装置の構造を示す平面図である。図３６は、本実施形態による半導体装置の構造を示す概略断面図である。
【０１２９】
本実施形態による半導体装置は、図３５及び図３６に示すように、トランジスタのゲート電極と同一導電層のポリシリコン膜３０によって発熱用抵抗素子Ｒｘが形成されているほかは、図８及び図９に示す第１実施形態による半導体装置と同様である。
【０１３０】
すなわち、発熱用抵抗素子Ｒｘは、ポリシリコン膜３０により形成された抵抗体層７２を有している。抵抗体層７２の両端部には、金属シリサイド膜６０が形成されている。配線６８Ａは、コンタクトプラグ６６及び金属シリサイド膜６０を介して抵抗体層７０の一端部に電気的に接続されている。配線６８Ｂは、コンタクトプラグ６６及び金属シリサイド膜６０を介して抵抗体層７０の他端部に電気的に接続されている。これにより、配線６８Ａと配線６８Ｂとの間に、発熱用抵抗素子Ｒｘが形成されている。
【０１３１】
抵抗素子ＭＲ１，ＭＲ２及び抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２は、第１実施形態に示したように、メモリセルトランジスタのコントロールゲート及び周辺トランジスタのゲート電極と同一導電層のポリシリコン膜３０により形成されている。
【０１３２】
このように、抵抗素子ＭＲ１，ＭＲ２の抵抗体層４２と発熱用抵抗素子Ｒｘの抵抗体層７０とを同一導電層により形成して隣接配置することにより、抵抗素子ＭＲ１，ＭＲ２を高効率で加熱することができる。
【０１３３】
また、抵抗素子ＭＲ１，ＭＲ２，Ｒ１，Ｒ２，Ｒ３，Ｒ４及び発熱用抵抗素子Ｒｘの抵抗体層を同一導電層により形成することにより、製造プロセスを複雑にすることなく、これら抵抗素子を形成することができる。
【０１３４】
本実施形態による半導体装置の発熱抵抗素子Ｒｘの製造方法は、第１又は第２実施形態による半導体装置の抵抗素子ＭＲ１，ＭＲ２等の製造方法と同様であるため、ここでは説明を省略する。
【０１３５】
このように、本実施形態によれば、高抵抗で相対精度の小さい特性が求められる複数の抵抗素子の近傍に、抵抗ブリッジ回路に接続された発熱用抵抗素子を配置し、相対精度に応じて抵抗素子を加熱するので、素子サイズを拡大することなく相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。
【０１３６】
また、抵抗ブリッジ回路は、簡素な回路構成であり、工程数を増加せずに小面積で形成することができる。これにより、製造プロセスを大幅に変更することなく、低コストで、相対精度の小さい高抵抗の抵抗素子を実現することができる。
【０１３７】
［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図３７及び図４６を用いて説明する。図１乃至図３６に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１３８】
図３７は、本実施形態による半導体装置の構造を示す平面図である。図３８は、本実施形態による半導体装置の構造を示す概略断面図である。図３９乃至図４６は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１３９】
はじめに、本実施形態による半導体装置の構造について図３７及び図３８を用いて説明する。
【０１４０】
本実施形態による半導体装置は、シリコン基板１０内に形成された不純物拡散領域７４によって発熱用抵抗素子Ｒｘが形成されているほかは、図８及び図９に示す第１実施形態による半導体装置と同様である。
【０１４１】
すなわち、発熱用抵抗素子Ｒｘは、シリコン基板１０内に形成された不純物拡散領域７４の抵抗体層を有している。不純物拡散領域７４の両端部には、金属シリサイド膜６０が形成されている。配線６８Ａは、コンタクトプラグ６６及び金属シリサイド膜６０を介して不純物拡散領域７４の一端部に電気的に接続されている。配線６８Ｂは、コンタクトプラグ６６及び金属シリサイド膜６０を介して不純物拡散領域７４の他端部に電気的に接続されている。これにより、配線６８Ａと配線６８Ｂとの間に、発熱用抵抗素子Ｒｘが形成されている。
【０１４２】
抵抗素子ＭＲ１，ＭＲ２及び抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２は、第１実施形態に示したように、メモリセルトランジスタのコントロールゲート及び周辺トランジスタのゲート電極と同一導電層のポリシリコン膜３０により形成されている。
【０１４３】
次に、本実施形態による半導体装置の製造方法について図３９乃至図４６を用いて説明する。
【０１４４】
なお、本実施形態による半導体装置のメモリセルトランジスタ及び周辺トランジスタの製造方法は第１実施形態と同様であるため、ここでは図示を省略する。
【０１４５】
また、本実施形態の製造方法の説明では、スタックゲート構造のメモリセルトランジスタを有する半導体装置に適用した例を示すが、必ずしもスタックゲート構造のメモリセルトランジスタを有する半導体装置である必要はない。
【０１４６】
まず、図１０乃至図１５に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０に、素子分離絶縁膜１２、各種ウェル、ゲート絶縁膜２８等を形成する。この際、素子分離絶縁膜１２は、発熱用抵抗素子Ｒｘの形成領域にストライプ状の素子形成領域を画定するように形成する（図３９）。
【０１４７】
次いで、全面に、例えばＬＰＣＶＤ法により、ポリシリコン膜３０を堆積する（図４０）。
【０１４８】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜３０、ＯＮＯ膜２６、及びアモルファスシリコン膜２４をパターニングし、メモリセル領域に、メモリセルトランジスタのフローティングゲート３２及びコントロールゲート３４を形成する。
【０１４９】
次いで、メモリセル領域に、スタックゲートをマスクとしてイオン注入を行い、スタックゲートの両側のシリコン基板１０内に不純物拡散領域３６を形成する。
【０１５０】
次いで、例えば熱酸化法により、スタックゲート及び抵抗体層７０，４２の側壁部分に、例えば膜厚１０ｎｍ〜２０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜は、メモリセルトランジスタの信頼性を向上するためのものである。
【０１５１】
次いで、全面に、例えばＣＶＤ法により例えば膜厚８０ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜を異方性エッチングし、スタックゲート及び抵抗体層７０，４２の側壁部分にシリコン窒化膜のサイドウォールスペーサ３８を形成する。
【０１５２】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜３０をパターニングし、周辺トランジスタ形成領域にゲート電極４０を形成する。また、抵抗素子形成領域に、抵抗素子ＭＲ１，ＭＲ２，Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗体層４２を形成する（図４１）。
【０１５３】
次いで、フォトリソグラフィ及びイオン注入により、抵抗素子形成領域に選択的にイオン注入を行い、抵抗体層４２に不純物を導入して抵抗値を所定値に調整する。なお、抵抗体層４２に導入する不純物は、Ｎ型不純物でもよいし、Ｐ型不純物でもよい。ここでは、Ｎ型不純物を導入するものとする。
【０１５４】
次いで、フォトリソグラフィ及びイオン注入により、ゲート電極４０をマスクとしてイオン注入を行い、ゲート電極４０の両側のシリコン基板１０内に不純物拡散領域４４を形成する。
【０１５５】
次いで、フォトリソグラフィ及びイオン注入により、抵抗素子形成領域に選択的にイオン注入を行い、発熱用抵抗素子Ｒｘの形成領域のシリコン基板１０内に、不純物拡散領域７６を形成する（図４２）。なお、不純物拡散領域７６は、抵抗体層４２に不純物を導入する際に同時に形成してもよいし、不純物拡散領域４４を形成する際に同時に形成してもよい。また、不純物拡散領域７６に添加する不純物は、Ｎ型不純物でもよいし、Ｐ型不純物でもよい。
【０１５６】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜を形成する。
【０１５７】
次いで、フォトリソグラフィにより、抵抗体層４２上及び不純物拡散領域７６上のシリサイドブロック絶縁膜の形成予定領域を覆うフォトレジスト膜４６を形成する。
【０１５８】
次いで、フォトレジスト膜４６をマスクとしてシリコン酸化膜を異方性エッチングし、ゲート電極４０の側壁部分にサイドウォールスペーサ４８を形成するとともに、抵抗体層４２上及び不純物拡散領域７６上にシリサイドブロック絶縁膜５０を形成する（図４３）。
【０１５９】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【０１６０】
次いで、メモリセル領域、Ｎ型トランジスタ形成領域及び抵抗素子形成領域に、スタックゲート及びゲート電極４０をマスクとしてイオン注入を行う。これにより、スタックゲートの両側のシリコン基板１０内及びゲート電極４０の両側のシリコン基板１０内に、不純物拡散領域５２を形成する。また、発熱用抵抗素子Ｒｘの形成領域のシリコン基板１０内に、不純物拡散領域７８を形成する。
【０１６１】
こうして、不純物拡散領域３６，５２によりメモリセルトランジスタのソース／ドレイン領域５６を形成し、不純物拡散領域４４，５２により周辺Ｎ型トランジスタのソース／ドレイン領域５８を形成する。また、不純物拡散領域７６，７８により、発熱用抵抗素子Ｒｘの抵抗体層７４を形成する。
【０１６２】
なお、このイオン注入により、コントロールゲート３８、ゲート電極４０、及びシリサイドブロック絶縁膜５０で覆われていない領域の抵抗体層４２にも、同時にＮ型不純物が添加される。
【０１６３】
次いで、Ｐ型トランジスタ形成領域に、ゲート電極をマスクとしてイオン注入を行い、周辺Ｐ型トランジスタのソース／ドレイン領域となる不純物拡散領域（図示せず）を形成する。
【０１６４】
なお、図４１に示す工程の後に行うイオン注入において抵抗体層４２にＰ型不純物を添加している場合には、シリサイドブロック絶縁膜５０で覆われていない領域の抵抗体層４２には、周辺Ｐ型トランジスタのソース／ドレイン領域の形成の際にＮ型不純物の代わりにＰ型不純物を添加する。
【０１６５】
次いで、サリサイドプロセスにより、コントロールゲート３８上、ゲート電極４０上、ソース／ドレイン領域５６，５８上、抵抗体層４２上に、不純物拡散領域７４上に、金属シリサイド膜６０を形成する（図４５）。
【０１６６】
次いで、全面に、例えばＣＶＤ法により、シリコン窒化膜及びシリコン酸化膜を堆積後、例えばＣＭＰ法によりシリコン酸化膜の表面を平坦化し、シリコン酸化膜／シリコン窒化膜の積層膜の層間絶縁膜６２を形成する。
【０１６７】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６２に、金属シリサイド膜６０に達するコンタクトホール６４を形成する。
【０１６８】
次いで、コンタクトホール６４内に、金属シリサイド膜６０に接続されたコンタクトプラグ６６を形成する（図４６）。
【０１６９】
この後、コンタクトプラグ６６に接続される配線６８Ａ〜６８Ｄ等を形成し、本実施形態による半導体装置を完成する。
【０１７０】
このように、本実施形態によれば、高抵抗で相対精度の小さい特性が求められる複数の抵抗素子の近傍に、抵抗ブリッジ回路に接続された発熱用抵抗素子を配置し、相対精度に応じて抵抗素子を加熱するので、素子サイズを拡大することなく相対精度を低くすることができる。これにより、低消費電力化と高い回路精度を実現するとともに、集積度を向上することができる。
【０１７１】
また、抵抗ブリッジ回路は、簡素な回路構成であり、工程数を増加せずに小面積で形成することができる。これにより、製造プロセスを大幅に変更することなく、低コストで、相対精度の小さい高抵抗の抵抗素子を実現することができる。
【０１７２】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１７３】
例えば、上記実施形態では、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４により形成される抵抗ブリッジ回路の中央部に抵抗素子ＭＲ１，ＭＲ２及び発熱用抵抗素子Ｒｘを配置しているが、各抵抗素子の配置はこれに限定されるものではない。少なくとも、抵抗素子ＭＲ１，ＭＲ２を加熱できる場所に発熱用抵抗素子Ｒｘが配置されていればよく、抵抗ブリッジ回路は任意の場所に任意の態様で配置することができる。
【０１７４】
また、上記実施形態では、抵抗素子ＭＲ１，ＭＲ２と抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を同一の導電層により形成したが、必ずしも同一の導電層により形成する必要はない。抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度が、抵抗素子ＭＲ１，ＭＲ２の相対精度と同等又はそれよりも大きくなれば、これら抵抗素子を別々の導電層により形成してもよい。
【０１７５】
また、上記実施形態では、抵抗ブリッジ回路の平衡条件を満たすように抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４を設計する場合を示したが、必ずしも平衡条件を満たす必要はない。例えば、抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４の相対精度がゼロの場合にも発熱用抵抗素子Ｒｘに電流が流れるようにし、抵抗素子ＭＲ１，ＭＲ２を常に加熱するようにしてもよい。この場合にも、相対精度が大きくなったときには発熱用抵抗素子Ｒｘに流れる電流を大きくすることができる。
【０１７６】
また、上記実施形態の抵抗素子は、図１に示す電圧検出回路のみならず、相対精度の小さい抵抗素子が求められる種々の素子に適用することができる。
【０１７７】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１７８】
以上の実施形態に関し、更に以下の付記を開示する。
【０１７９】
（付記１）  半導体材料により形成された複数の抵抗素子と、
前記複数の抵抗素子の近傍に配置された加熱用抵抗素子と、
対向する２つの接続ノード間に前記加熱用抵抗素子が接続され、対向する他の２つの接続ノード間に電源線が接続された抵抗ブリッジ回路と
を有することを特徴とする半導体装置。
【０１８０】
（付記２）  付記１記載の半導体装置において、
前記抵抗ブリッジ回路は、前記複数の抵抗素子の相対精度と同等又はそれよりも大きい相対精度となる抵抗素子により形成されている
ことを特徴とする半導体装置。
【０１８１】
（付記３）  付記１又は２記載の半導体装置において、
前記複数の抵抗素子と、前記抵抗ブリッジ回路を形成する抵抗素子とは、同一の導電層により形成されており、
前記複数の抵抗素子の素子サイズは、前記抵抗ブリッジ回路を形成する抵抗素子の素子サイズと同等又はそれよりも大きい
ことを特徴とする半導体装置。
【０１８２】
（付記４）  付記１乃至３のいずれか１項に記載の半導体装置において、
前記複数の抵抗素子は、不純物が添加されたシリコン膜により形成されている
ことを特徴とする半導体装置。
【０１８３】
（付記５）  付記１乃至４のいずれか１項に記載の半導体装置において、
前記加熱用抵抗素子は、半導体基板内に形成された不純物拡散領域により形成されている
ことを特徴とする半導体装置。
【０１８４】
（付記６）  付記５記載の半導体装置において、
前記不純物拡散領域は、ウェルである
ことを特徴とする半導体装置。
【０１８５】
（付記７）  付記１乃至４のいずれか１項に記載の半導体装置において、
フローティングゲートとコントロールゲートが積層されたスタックゲートを有するメモリセルトランジスタを更に有し、
前記複数の抵抗素子は、前記コントロールゲートと同一の導電層により形成されており、
前記加熱用抵抗素子は、前記フローティングゲートと同一の導電層により形成されている
ことを特徴とする半導体装置。
【０１８６】
（付記８）  付記１乃至４のいずれか１項に記載の半導体装置において、
前記複数の抵抗素子及び前記加熱用抵抗素子は、トランジスタのゲート電極と同一の導電層により形成されている
ことを特徴とする半導体装置。
【０１８７】
（付記９）  付記１乃至８のいずれか１項に記載の半導体装置において、
前記抵抗ブリッジ回路は、平衡条件を満たすように設計されている
ことを特徴とする半導体装置。
【符号の説明】
【０１８８】
１０…シリコン基板
１２…素子分離絶縁膜
１４…犠牲酸化膜
１６…Ｎ型ウェル
１８，２０…Ｐ型ウェル
２２…トンネルゲート絶縁膜
２４…アモルファスシリコン膜
２６…ＯＮＯ膜
２８…ゲート絶縁膜
３０…ポリシリコン膜
３２…フローティングゲート
３４…コントロールゲート
３６，４４，５２，７４，７６，７８…不純物拡散領域
３８，４８…サイドウォールスペーサ
４０…ゲート電極
４２，７０，７２…抵抗体層
４６…フォトレジスト膜
５０…シリサイドブロック絶縁膜
５４…コンタクト層
５６，５８…ソース／ドレイン領域
６０…金属シリサイド膜
６２…層間絶縁膜
６４…コンタクトホール
６６…コンタクトプラグ
６８Ａ，６８Ｂ，６８Ｃ，６８Ｄ…配線
１００…比較器
１０２…基準電圧発生回路
１０４…接続端子
【図１】
0005789812.tif 000002
【図２】
0005789812.tif 000003
【図３】
0005789812.tif 000004
【図４】
0005789812.tif 000005
【図５】
0005789812.tif 000006
【図６】
0005789812.tif 000007
【図７】
0005789812.tif 000008
【図８】
0005789812.tif 000009
【図９】
0005789812.tif 000010
【図１０】
0005789812.tif 000011
【図１１】
0005789812.tif 000012
【図１２】
0005789812.tif 000013
【図１３】
0005789812.tif 000014
【図１４】
0005789812.tif 000015
【図１５】
0005789812.tif 000016
【図１６】
0005789812.tif 000017
【図１７】
0005789812.tif 000018
【図１８】
0005789812.tif 000019
【図１９】
0005789812.tif 000020
【図２０】
0005789812.tif 000021
【図２１】
0005789812.tif 000022
【図２２】
0005789812.tif 000023
【図２３】
0005789812.tif 000024
【図２４】
0005789812.tif 000025
【図２５】
0005789812.tif 000026
【図２６】
0005789812.tif 000027
【図２７】
0005789812.tif 000028
【図２８】
0005789812.tif 000029
【図２９】
0005789812.tif 000030
【図３０】
0005789812.tif 000031
【図３１】
0005789812.tif 000032
【図３２】
0005789812.tif 000033
【図３３】
0005789812.tif 000034
【図３４】
0005789812.tif 000035
【図３５】
0005789812.tif 000036
【図３６】
0005789812.tif 000037
【図３７】
0005789812.tif 000038
【図３８】
0005789812.tif 000039
【図３９】
0005789812.tif 000040
【図４０】
0005789812.tif 000041
【図４１】
0005789812.tif 000042
【図４２】
0005789812.tif 000043
【図４３】
0005789812.tif 000044
【図４４】
0005789812.tif 000045
【図４５】
0005789812.tif 000046
【図４６】
0005789812.tif 000047