(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の上面部に形成された第２導電型の電界緩和層とを備え、
前記電界緩和層は、
第２導電型不純物が第１面密度で注入された第１領域と、
第２導電型不純物が前記第１面密度よりも小さい第２面密度で注入された第２領域と、
第２導電型不純物が前記第２面密度よりも小さい第３面密度で注入された第３領域とを含み、
前記第２領域は、前記第１領域と前記第３領域の間に配設され、
前記第１領域および前記第３領域は、前記半導体層の上面に形成されたリセスの下に形成されており、
前記第２領域は、前記第１領域のリセスと前記第３領域のリセスとに挟まれた前記半導体層の平坦部の下に形成されている
ことを特徴とする半導体装置。
【請求項２】
前記第１領域と前記第２領域との間に、第２導電型不純物が前記第１面密度の領域と前記第２面密度の領域とが交互に配設された第１境界領域が介在し、
前記第１境界領域において、前記第１面密度の領域は、前記半導体層の上面に形成されたリセスの下に形成されている
請求項１記載の半導体装置。
【請求項３】
前記第２領域と前記第３領域との間に、第２導電型不純物が前記第２面密度の領域と前記第３面密度の領域とが交互に配設された第２境界領域が介在し、
前記第２境界領域において、前記第３面密度の領域は、前記半導体層の上面に形成されたリセスの下に形成されている
請求項１または請求項２記載の半導体装置。
【請求項４】
前記第３領域は、前記電界緩和層の最外部に配設されており、
前記第３領域の外縁部に、第２導電型不純物が前記第３面密度の領域と第１導電型の領域とが交互に配設された第３境界領域が配設され、
前記第３境界領域において、前記第３面密度の領域は、前記半導体層の上面に形成されたリセスの下に形成されている
請求項１から請求項３のいずれか一項記載の半導体装置。
【請求項５】
前記電界緩和層上に形成された絶縁膜と、
前記電界緩和層の少なくとも片方の端部に前記絶縁膜を介して配設されたフィールドプレートをさらに備える
請求項１から請求項４のいずれか一項記載の半導体装置。
【請求項６】
前記絶縁膜は、前記リセス上の領域を含めて上面が平坦である
請求項５記載の半導体装置。
【請求項７】
前記電界緩和層は、前記半導体層に形成された半導体素子の外周部に形成されており、
前記半導体素子の外周部から外側へ向けて、前記第１領域、前記第２領域、前記第３領域の順に配設されている
請求項１から請求項６のいずれか一項記載の半導体装置。
【請求項８】
前記半導体素子の活性領域の外周部に第２導電型の領域をさらに備え、
前記電界緩和層は、前記活性領域の外端に接続するように形成されている
請求項７記載の半導体装置。
【請求項９】
前記活性領域の外周部は、第２導電型不純物の面密度が前記第１面密度よりも大きく、
前記電界緩和層は、前記活性領域の外周部に備えられた前記第２導電型の領域の外端の底部を含むように形成されている
請求項８記載の半導体装置。
【請求項１０】
前記半導体素子は、第２導電型のウェルに形成されたトランジスタであり、
前記活性領域の外周部に備えられた前記第２導電型の領域は、前記ウェルの一部である
請求項８または請求項９記載の半導体装置。
【請求項１１】
前記半導体素子は、前記半導体層にショットキー接合したショットキー電極を有するショットキーバリアダイオードであり、
前記活性領域の外周部に備えられた前記第２導電型の領域は、前記半導体層における前記ショットキー電極との接合部の端に形成されている
請求項８または請求項９記載の半導体装置。
【請求項１２】
前記半導体層には横型のＬＤＭＯＳＦＥＴが形成されており、
前記ＬＤＭＯＳＦＥＴは、
前記半導体層の上面部に形成された第１導電型のウェルと、
前記ウェル内に形成された第２導電型のソース領域と、
前記半導体層の上面部において前記ウェルから離間して形成された第２導電型のドレイン領域とを備え、
前記電界緩和層は、前記ウェルと前記ドレイン領域との間に形成されており、
前記ドレイン領域から前記ウェルへ向けて、前記第１領域、前記第２領域、前記第３領域の順に配設されている
請求項１から請求項６のいずれか一項記載の半導体装置。
【請求項１３】
第１導電型の半導体層の上面部に、それぞれ異なる面密度で第２導電型不純物が注入された第１領域、第２領域および第３領域を含む電界緩和層を備える半導体装置の製造方法であって、
（ａ）前記第２領域上を覆い、前記第１領域および前記第３領域上が開口された第１マスクを形成する工程と、
（ｂ）前記第１マスクを用いたエッチングにより、前記第１領域および前記第３領域における半導体層の上面にリセスを形成する工程と、
（ｃ）前記工程（ｂ）の後、前記第１マスクを用いたイオン注入により、前記第１および第３領域に、第２導電型不純物を第１面密度で注入する工程と、
（ｄ）前記工程（ｃ）の後、前記第３領域上を覆うと共に前記第１領域および前記第２領域上が開口された第２マスクを形成する工程と、
（ｅ）前記第２マスクを用いたイオン注入により、前記第１および第２領域に、第２導電型不純物を前記第１面密度よりも大きい第２面密度で注入する工程とを備える
半導体装置の製造方法。
【請求項１４】
前記第２領域は、前記第１領域と前記第３領域の間に位置している
請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子の外周部に耐圧性能を向上させるための終端領域を備える半導体装置に関するものである。
【背景技術】
【０００２】
ダイオードやＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect-Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に代表される半導体装置の耐圧としては、ダイオードの逆方向耐圧や、トランジスタのオフ耐圧があるが、それらはいずれも、半導体素子を能動素子として機能させない状態での耐圧である。その状態では、半導体装置に印加される電圧は、素子が形成された半導体基板内に拡がる空乏層によって保持される。
【０００３】
半導体装置の耐圧性能を高めるための技術としては、半導体基板において能動素子として機能する活性領域（Active Area）を取り囲むように、当該半導体基板とは逆の導電型の不純物注入層を持つ終端領域を設けることが知られている。
【０００４】
半導体装置が活性領域の外側（外縁部）に終端領域を持たない場合、空乏層の拡がりが不十分になるだけでなく、活性領域の外周部に形成される空乏層の境界面（特に円筒状曲面を持つ箇所）に、幾何学的効果により電界集中が生じるため、高い耐圧が得られない。
【０００５】
ここで、本明細書で用いる半導体装置内部の位置関係を表す用語の定義について説明する。まず、半導体装置を真上から見たときに半導体装置の中心に向かう方向を「内側」、半導体装置の端に向かう方向を「外側」と定義する。
【０００６】
また本明細書では、特定領域の「外端」、「外周部」、「外縁部」、「内端」、「内周部」を以下のように定義して使い分けている。
【０００７】
例えば、半導体装置が、Ｎ型基板に形成されたＰ型注入層を有している場合を仮定する。Ｐ型注入層の「外端」は、図４２に破線で示すように、Ｐ型注入層のうち最も外側の部分で、且つ、基板表面からＰ型注入層の注入深さ程度までの部分（Ｐ型注入層とＮ型基板で形成されるＰＮ接合のうち、最も外側に位置する部分）を指すものとする。またＰ型注入層の「外周部」は、図４３に破線で示すように、Ｐ型注入層のうち、Ｐ型注入層の外端から、内側に所定の幅を持った領域（つまり、Ｐ型注入層内における外端近傍の所定幅の領域）を指すものとする。Ｐ型注入層の「外縁部」は、図４４に破線で示すように、Ｎ型基板のうち、Ｐ型注入層の外端から、外側に所定の幅をもった領域（つまり、Ｎ型基板における、Ｐ型注入層の外側に隣接する所定幅の領域）で、且つ、基板表面からＰ型注入層の注入深さ程度までの領域を指すものとする。
【０００８】
また例えば、半導体装置が、Ｎ型基板に形成された環状のＰ型注入層を有している（Ｐ型注入層の内側に非注入領域（Ｎ型領域）がある）と仮定する。Ｐ型注入層の「内端」は、図４５に破線で示すように、Ｐ型注入層のうち最も内側の部分で、且つ、基板表面からＰ型注入層の注入深さ程度までの部分を指すものとする。Ｐ型注入層の「内周部」は、図４６に破線で示すように、Ｐ型注入層のうち、Ｐ型注入層の内端から、外側に所定の幅を持った領域（つまり、Ｐ型注入層内における内端近傍の所定幅の領域）を指すものとする。
【０００９】
さらに、半導体装置がＮ型基板に形成されたＰ型注入層を有している場合を仮定すると、Ｐ型注入層の「底端部」は、図４７に破線で示すように、Ｐ型注入層の端で、且つ、Ｐ型注入層の注入深さ程度に位置する部分、つまり、断面視でＰ型注入層のコーナー部を指すものとする。
【００１０】
終端領域の構造（終端構造）として、活性領域の外端に隣接させて、半導体基板とは逆の導電型の不純物濃度が低い電界緩和層を形成する構造が知られている。このような終端領域を設けておくと、空乏層の拡がりが促進されるため、活性領域の底端部の電界集中が緩和され、半導体装置の耐圧を高めることができる。
【００１１】
この電界緩和層は、一般にリサーフ（ＲＥＳＵＲＦ：Reduced Surface Field）層、もしくはＪＴＥ（Junction Termination Extension）と呼ばれる（以下では主に「リサーフ層」と称する）。また、このような電界緩和層を備える終端構造は「リサーフ構造」と呼ばれる。
【００１２】
リサーフ構造では、空乏層がリサーフ層の内側と外側の半導体層（ドリフト層）の両方へ拡がることで高耐圧性を得ることができる。空乏層の拡がりは空間電荷量の平衡で決まるため、リサーフ層の最適注入条件（最も高い耐圧が得られる注入条件）は、不純物の濃度ではなく注入量（ドーズ量、面密度）により規定される。リサーフ層における不純物注入量が均一である場合、最適な注入量は、ドリフト層の不純物濃度によらず、半導体層の材料によって変わり、Ｓｉ（シリコン）基板でおよそ１×１０12ｃｍ-2、ポリタイプ４ＨのＳｉＣ（炭化シリコン）基板でおよそ１×１０13ｃｍ-2（活性化率１００％の場合）である。これらは「リサーフ条件」と呼ばれる。
【００１３】
リサーフ層は、活性領域の外縁部に、その活性領域よりも浅く形成されることが多い。その理由の一つは、活性領域の外周部の不純物濃度が、リサーフ層の不純物濃度よりも１桁以上高いため、より深い接合を形成しやすいことである。また、他の理由としては、ＭＯＳＦＥＴやＩＧＢＴなどのトランジスタでは、活性領域の外周部がウェルになることが挙げられる。ウェルは、その内部にソース領域やコンタクト層を形成するために、予め深く形成する必要があり、それに伴って活性領域の外周部も深く形成されるのである。
【００１４】
リサーフ層が活性領域の外周部よりも浅い場合、活性領域の底端部がリサーフ層から露出することになる。通常、活性領域の底端部は円筒状曲面を持つＰＮ接合となっているため、その部分に電界集中が生じ易い。
【００１５】
例えば、Ｎ型半導体層の活性領域の外周部に、不純物濃度の高いＰ型ウェル（Ｐウェル）があり、その外側（外縁部）に、不純物濃度の低いＰ型のリサーフ層がＰウェルよりも浅く形成された構造を仮定する。その場合、Ｎ型半導体層の下面側にＰウェルに対して正バイアスを印加すると、リサーフ層のＰＮ接合からリサーフ層の内側と外側の両方へ空乏層が広がる。しかし、不純物濃度の高いＰウェルのＰＮ接合からは、Ｐウェルの内側へ拡がる空乏層が小さい。しかも、Ｐウェルの底端部がリサーフ層から露出しているので、その部分に形成される空乏層境界の形状は大きく変わらず、その部分の電界集中を十分に緩和することができない。
【００１６】
この問題を解決する手法としては、
（ａ）リサーフ層の内周部の上方に、Ｐウェルと同電位（通常は表面電極の電位）のフィールドプレートを配設する手法
（ｂ）リサーフ層をＰウェルより深く形成する（Ｐウェル底端部の曲面をリサーフ層で覆う）手法
などが考えられる。手法（ａ），（ｂ）とも、定性的には、Ｐ型不純物注入層内部の空乏層境界の曲率半径を大きくすることによって、電界集中を緩和するものと理解される。
【００１７】
一方、リサーフ層の外縁部に形成される空乏層は、リサーフ層のＰＮ接合から外側へ向かって、半導体層の表面に沿ってある程度伸びる。しかし、この空乏層は電圧を保持する効果が小さい上、それが装置端に到達するとリーク電流の原因となる。そのため、
（ｃ）リサーフ層の外周部もしくは外縁部の上方に、装置端部と同電位（通常は裏面電極電位）のフィールドプレートを配設する手法
がしばしば使用される。手法（ｃ）によれば、リサーフ層の外縁部に形成される空乏層の外側への伸びが抑制される。
【００１８】
しかし、上記の手法（ａ）〜（ｃ）には以下の制約がある。（ａ），（ｃ）に関しては、フィールドプレート端直下の電界集中を抑制するために、フィールドプレートと半導体基板の間に、絶縁膜を厚く（半導体層がＳｉの場合で最低２μｍ程度）形成することが好ましい。また、手法（ｂ）に関しては、リサーフ層の不純物濃度は非常に低いため、それを深く形成するためには、高温もしくは長時間のドライブ処理が必要である。特に、リサーフ層よりも不純物濃度が１桁以上高いＰウェルは、リサーフ層よりも大きく拡散しやすいため、Ｐウェルよりも深いリサーフ層を形成するために専用のドライブ処理が必要になる場合もある。
【００１９】
これらの制約により、高段差表面に対応するウェハプロセスが必要となったり、ウェハプロセスの高温化・長時間化を招いたりする。これは、表面の平坦度を高く（段差を小さく）維持するプロセスと低温プロセスとを必要とする、トランジスタセルの微細化による性能向上や、ウェハの大口径化による生産効率向上に相反するものである。
【００２０】
また、特許文献１には、リサーフ層を半導体層の表面に形成したリセスの底部に配設した構造が開示されている。リサーフ層をリセスの底部に形成することにより、リサーフ層の底面位置を深くすることができ、手法（ｂ）を容易に実現することができる。また、リサーフ層の上面（リセスの底面）が半導体層の上面よりも低いため、手法（ａ）を適用するためにリサーフ層上に厚い絶縁膜を形成しても、その上面の段差を小さく維持できる。
【００２１】
リサーフ構造によって活性領域の底端部における電界集中を緩和できるが、リサーフ構造にはリサーフ層の外端に高い電界が生じやすいという欠点がある。活性領域の底端部の電界集中とリサーフ層の外端の電界集中はトレードオフの関係であり、活性領域の底端部の電界集中を緩和し、高い耐圧を得るためには、リサーフ層の外端の電界を高めざるを得ない。そのため、耐圧を高めると同時に、リサーフ層の外端での降伏（絶縁破壊）と、それに伴って発生する短絡電流による熱破壊およびフラッシオーバのリスクも高まる。
【００２２】
リサーフ層の外端に生じる電界集中は、主に空乏層内の空間電荷の偏りにより生じる。言い換えれば、リサーフ層の外端では、リサーフ層の空間電荷（Ｐ型なら負電荷のアクセプタイオン）とドリフト層の空間電荷（Ｎ型なら正電荷のドナーイオン）からの電界のベクトルがうまく相殺されていない。定性的に説明すれば、ドリフト層内の空乏層の深さは、活性領域からリサーフ層の外側に向かって徐々に浅くなる。そのため、リサーフ層の不純物注入量を外側に向かって漸減させれば、リサーフ層における電界集中を回避できる。この技術は、例えば下記の非特許文献１に開示されている。
【００２３】
非特許文献１では、半導体基板の外側ほど開口率が小さくなり、かつ、複数の微細な開口を有する注入マスクを使用して不純物をイオン注入し、その後、熱拡散により不純物を拡散させることで、外側へ向かって不純物注入量が徐々に小さくなるリサーフ層を実現している。
【００２４】
しかし、非特許文献１の手法では、マスクの開口のピッチを不純物の熱拡散長よりも小さくする必要があるため、ＭｅＶ（Mega-Electron-Volt）イオン注入のように厚いマスクを必要とする場合には適用できない。また、ＳｉＣのように不純物の熱拡散長が非常に小さい半導体材料にも適用できない。
【００２５】
そのため、現実的には、不純物の注入量が外側に向かって段階的に小さくなるリサーフ層が使用される（特許文献２，３）。この場合、活性領域の底端部とリサーフ層の外端以外にも、リサーフ層の注入量が切り替わる部分に電界集中が生じるが、注入量が均一なリサーフ層に比べると、電界集中は大きく緩和される。
【００２６】
なお、リサーフ層の外周部に装置端部と同電位のフィールドプレートを設けると（上記の手法（ｃ））、その部分の電界集中が顕著になるが（電界集中の箇所はフィールドプレート端直下）、この電界集中もリサーフ層の注入量を外側ほど小さくすれば緩和できる。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２０１１−８６６４８号公報
【特許文献２】特許第３９９７５５１号公報
【特許文献３】特表２０００−５１６７６７号公報
【非特許文献】
【００２８】
【非特許文献１】R. Stengl and U. Gosele, “VARIATION OF LATERAL DOPING - A NEW CONCEPT TO AVOID HIGH VOLTAGE BREAKDOWN OF PLANAR JUNCTIONS," IEDM 85, p. 154, 1985.
【発明の概要】
【発明が解決しようとする課題】
【００２９】
特許文献１のようにリサーフ層をリセスの下部に形成する技術と、特許文献２，３のように不純物の注入量が異なる複数の領域を備えるリサーフ層（注入量の小さい領域が外側に配設される）とを組み合わせれば、リサーフ構造（リサーフ層を備える終端構造）の耐圧性能の更なる向上が期待できる。
【００３０】
しかし、高耐圧向けの半導体装置ではリサーフ層の幅を広くする必要があるため、リサーフ層を一つのリセスの下部に形成しようとすると、リセスの幅も広くする必要がある。リセスの幅が広くなると、その上に形成した絶縁膜の平坦化工程でディッシング（窪み）が発生し、高平坦性を実現できないという問題が生じる。
【００３１】
また、リセスの下部に、注入量が異なる複数の領域を備えるリサーフ層を形成する場合、リセスを形成するためのエッチングマスクと別に、リサーフ層の各領域に不純物を注入するための注入マスクが、注入量の段階の数だけ必要となる。よって、写真製版工程とイオン注入工程がその数だけ必要となり、製造工程数の増加およびコストの増大の問題が生じる。
【００３２】
本発明は、以上のような課題を解決するためになされたものであり、リセスの下部に形成され不純物の注入量が異なる複数の領域を備える電界緩和層（リサーフ層）を備える半導体装置およびその製造方法において、製造工程数の増加を抑えつつ、ディッシングの発生を防止することを目的とする。
【課題を解決するための手段】
【００３３】
本発明に係る半導体装置は、第１導電型の半導体層と、前記半導体層の上面部に形成された第２導電型の電界緩和層とを備え、前記電界緩和層は、第２導電型不純物が第１面密度で注入された第１領域と、第２導電型不純物が前記第１面密度よりも小さい第２面密度で注入された第２領域と、第２導電型不純物が前記第２面密度よりも小さい第３面密度で注入された第３領域とを含み、前記第２領域は、前記第１領域と前記第３領域の間に配設され、前記第１領域および前記第３領域は、前記半導体層の上面に形成されたリセスの下に形成されており、前記第２領域は、前記第１領域のリセスと前記第３領域のリセスとに挟まれた前記半導体層の平坦部の下に形成されているものである。
【発明の効果】
【００３４】
電界緩和層は、第２導電型不純物の注入量（面密度）が段階的に変化する構成であり、またリセスの下に形成する電界緩和層の部分（第１および第３領域）は深く形成できるので、電界集中の発生を効果的に抑制することができる。また、電界緩和層の上面全体にリセスが形成されないため、個々のリセスの幅を狭くでき、電界緩和層の上面に絶縁膜を形成して平坦化処理を施してもディッシングが発生しにくい。また、本発明に係る電界緩和層の構造は、１回のエッチング工程と２回のイオン注入工程で形成でき、しかもエッチング工程で用いたマスクを、１回目のイオン注入工程のマスクに流用できるため、少ない工程数で形成可能である。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１に係る半導体装置の終端構造を示す断面図である。
【図２】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１１】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１２】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１３】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図１４】実施の形態１に係る半導体装置の第１の変更例を示す断面図である。
【図１５】実施の形態１に係る半導体装置の第２の変更例を示す断面図である。
【図１６】実施の形態１に係る半導体装置の第２の変更例の形成手法を示す断面図である。
【図１７】実施の形態１に係る半導体装置の第３の変更例を示す断面図である。
【図１８】実施の形態１に係る半導体装置の第３の変更例の形成手法を示す断面図である。
【図１９】実施の形態１に係る半導体装置の製造におけるマスク位置ずれを示す断面図である。
【図２０】実施の形態１に係る半導体装置の第４の変更例を示す断面図である。
【図２１】実施の形態２に係る半導体装置の終端構造を示す断面図である。
【図２２】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２３】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図２４】実施の形態１に係る半導体装置の終端構造における注入量の分布を示す図である。
【図２５】実施の形態２に係る半導体装置の終端構造における注入量の分布を示す図である。
【図２６】実施の形態２に係る半導体装置の変更例を示す断面図である。
【図２７】実施の形態２に係る半導体装置の変更例の形成手法を示す断面図である。
【図２８】実施の形態２に係る半導体装置の変更例の形成手法を示す断面図である。
【図２９】実施の形態３に係る半導体装置の終端構造を示す断面図である。
【図３０】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３１】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３２】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【図３３】実施の形態４に係るＭＯＳＦＥＴの活性領域と終端構造を示す断面図である。
【図３４】実施の形態４に係るＭＯＳＦＥＴの第１の変更例を示す断面図である。
【図３５】実施の形態４に係るＭＯＳＦＥＴの第２の変更例を示す断面図である。
【図３６】実施の形態４に係るＭＯＳＦＥＴの第３の変更例を示す断面図である。
【図３７】実施の形態４に係るＭＯＳＦＥＴの第４の変更例を示す断面図である。
【図３８】実施の形態４に係るＭＯＳＦＥＴの第５の変更例を示す断面図である。
【図３９】実施の形態５に係るショットキーバリアダイオードの活性領域と終端構造を示す断面図である。
【図４０】実施の形態５に係るショットキーバリアダイオードの変更例を示す断面図である。
【図４１】実施の形態６に係るＬＤＭＯＳＦＥＴの活性領域を示す断面図である。
【図４２】Ｐ型注入層の「外端」を示す図である。
【図４３】Ｐ型注入層の「外周部」を示す図である。
【図４４】Ｐ型注入層の「外縁部」を示す図である。
【図４５】Ｐ型注入層の「内端」を示す図である。
【図４６】Ｐ型注入層の「内周部」を示す図である。
【図４７】Ｐ型注入層の「底端部」を示す図である。
【発明を実施するための形態】
【００３６】
＜実施の形態１＞
以下、本発明の実施の形態１に係る半導体装置の構成および製造方法について説明する。
【００３７】
［装置構成］
図１は、実施の形態１に係る半導体装置の終端構造の断面図である。ここではその一例として、縦型ＭＯＳＦＥＴの終端構造を示している。
【００３８】
図１の半導体装置は、ドリフト層となる低濃度Ｎ型の半導体基板１（半導体層）に形成されている。半導体基板１の上面部には、活性領域のＭＯＳＦＥＴセル（不図示）が形成される高濃度のＰ型注入層であるＰウェル２が形成される。図１には、活性領域の最も外側に位置するＰウェル２の外周部が示されている。
【００３９】
縦型ＭＯＳＦＥＴの場合、Ｐウェル２の電位は、ＭＯＳＦＥＴセルのソース領域と同電位に設定される。また、半導体基板１の下面部には高濃度のＮ型注入層であるドレイン領域７が形成され、その表面にドレイン電極８が形成される。
【００４０】
本実施の形態の縦型ＭＯＳＦＥＴでは、図１のように、終端領域のＰウェル２の外周部に接続するように、比較的低濃度のＰ型注入層であるリサーフ層１０が配設される。リサーフ層１０は、最も内側に配設された第１リサーフ領域１１と、第１リサーフ領域１１の外側に配設された第２リサーフ領域１２と、第２リサーフ領域１２の外側に配設された第３リサーフ領域１３とから成っている。
【００４１】
第１リサーフ領域１１、第２リサーフ領域１２および第３リサーフ領域１３は、いずれもＰ型の領域であるが、それぞれＰ型不純物の注入量（面密度）が異なっている。第１リサーフ領域１１、第２リサーフ領域１２および第３リサーフ領域１３のＰ型不純物の面密度を、それぞれ「第１面密度」、「第２面密度」および「第３面密度」と定義すると、第１面密度が最も高く、その次に第２面密度が高く、第３面密度が最も低い。つまり、リサーフ層１０は、Ｐ型不純物の面密度が外側ほど低くなるように段階的な面密度分布を有している。
【００４２】
リサーフ層１０の上部には、リセス１１ｒ，１３ｒが離間して形成されており、第１リサーフ領域１１はリセス１１ｒの下部に形成され、第３リサーフ領域１３はリセス１３ｒの下部に形成されている。リセス１１ｒ，１３ｒの端部は３０°〜６０°の比較的緩やかな傾斜面となっている。
【００４３】
後述するように、第１リサーフ領域１１および第３リサーフ領域１３は、それぞれリセス１１ｒ，１３ｒを形成した後のイオン注入により形成されるため、第１リサーフ領域１１が作るＰＮ接合（第１リサーフ領域１１の底面）の形状はリセス１１ｒの底面形状に似た形となり、第３リサーフ領域１３が作るＰＮ接合の形状はリセス１３ｒの底面形状と似た形となる。またリセス１１ｒとリセス１３ｒの間の平坦部に形成された第２リサーフ領域１２が作るＰＮ接合の形状はフラットである。よって、第１リサーフ領域１１および第３リサーフ領域１３は、第２リサーフ領域１２よりも半導体基板１の上面から深く形成される。
【００４４】
Ｐウェル２は、その一部がリセス１１ｒとオーバーラップしているが、Ｐウェル２が作るＰＮ接合の形状はリセス１１ｒの底面形状に影響されずフラットである。ここではＰウェル２を第１リサーフ領域１１とほぼ同じ注入深さで形成しているため、結果的に、Ｐウェル２の底端部は、図１の如く第１リサーフ領域１１内に含まれることになる。
【００４５】
また、リサーフ層１０の外側には、第３リサーフ領域１３から離間して高濃度のＮ型注入層であるチャネルストッパ３が形成されている。チャネルストッパ３は、半導体基板１のＮ型領域（ドレイン領域）を通してドレイン領域７に電気的に接続しているため、チャネルストッパ３の電位はドレイン領域７およびドレイン電極８と同電位になる。
【００４６】
リセス１１ｒ，１３ｒを含むリサーフ層１０の上面は、半導体基板１上に形成された絶縁膜４により覆われている。絶縁膜４は、リセス１１ｒ，１３ｒを完全に埋めており、その上面はリセス１１ｒ，１３ｒ上の領域を含めて平坦化されている。
【００４７】
リサーフ層１０の内周部（第１リサーフ領域１１の内周部）の上方には、絶縁膜４を介してフィールドプレート５がオーバーラップして形成され、リサーフ層１０の外周部（第３リサーフ領域１３の外周部）の上方には、絶縁膜４を介してフィールドプレート６がオーバーラップして形成されている。フィールドプレート５は、Ｐウェル２に接続した金属配線であり、フィールドプレート６はチャネルストッパ３に接続した金属配線である。
【００４８】
リサーフ層１０およびフィールドプレート５は、Ｐウェル２の外縁部における空乏層の伸びを促進してその部分の電界集中を緩和するように働き、フィールドプレート６はリサーフ層１０の外側への空乏層の過剰な伸びを抑えるように働く。
【００４９】
［製造方法］
図２〜図１３は、図１に示した半導体装置の製造工程図である。以下、これらの図を参照しつつ、本実施の形態に係る半導体装置の製造方法を説明する。
【００５０】
まず、半導体基板１の表面に、例えばレジスト材をパターニングして第１マスク１０１を形成する（図２）。第１マスク１０１は、第１リサーフ領域１１および第３リサーフ領域１３の形成領域上が開口されたパターンを有する。以下の工程は、第１マスク１０１の材料がレジスト材であると仮定して説明する。
【００５１】
次に、第１マスク１０１を変形させてその側面を緩やかな傾斜面にする（図３）。レジスト材の第１マスク１０１は、例えば加熱によって変形させることができる。
【００５２】
そして、側面が傾斜した第１マスク１０１をエッチングマスクに用いて、例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により半導体基板１をエッチングし、リセス１１ｒ，１３ｒを形成する（図４）。
【００５３】
このとき半導体基板１の材料と第１マスク１０１のレジスト材とのエッチング選択比に応じて、第１マスク１０１の表面も同時にエッチングされる。例えば、エッチング条件を調節してエッチング選択比を１程度に設定すると、第１マスク１０１の側面と同程度の傾斜がリセス１１ｒ，１３ｒの内壁に形成される。
【００５４】
リセス１１ｒ，１３ｒの形成後、今度は第１マスク１０１を注入マスクに用いて、例えばホウ素（Ｂ）やアルミニウム（Ａｌ）などのＰ型不純物（アクセプタイオン）をイオン注入する。それにより、リセス１１ｒ，１３ｒの下部に、Ｐ型の第１リサーフ領域１１および第３リサーフ領域１３がそれぞれ形成される（図５）。但し、この時点では第１リサーフ領域１１と第３リサーフ領域１３のＰ型不純物の注入量（面密度）は同じである。
【００５５】
この第１マスク１０１を用いたＰ型不純物のイオン注入工程（以下「第１のイオン注入工程」と称す）におけるＰ型不純物の注入量は、第３リサーフ領域１３の最終的なＰ型不純物の面密度（第３面密度）に相当し、半導体材料のリサーフ条件の０．５倍程度が適当である。
【００５６】
第１マスク１０１を除去し（図６）、続いて、第１リサーフ領域１１および第２リサーフ領域１２の形成領域上が開口されたパターンを有する第２マスク１０２を形成する。そして当該第２マスク１０２を注入マスクに用いて、例えばＢやＡｌなどのＰ型不純物を第１のイオン注入工程よりも高い注入量でイオン注入する。これにより、リセス１１ｒ，１３ｒの間にＰ型の第２リサーフ領域１２が形成されると共に、それと同じ注入量のＰ型不純物が第１リサーフ領域１１に追加して注入される（図７）。
【００５７】
この第２マスク１０２を用いたイオン注入工程（以下「第２のイオン注入工程」）におけるＰ型不純物の注入量は、第２リサーフ領域１２の最終的なＰ型不純物の面密度（第２面密度）に相当し、半導体材料のリサーフ条件と同程度が適当である。また第１リサーフ領域１１のＰ型不純物の面密度（第１面密度）は、第１のイオン注入工程での注入量と第２のイオン注入工程での注入量との総和に相当することになる。
【００５８】
従って、第２のイオン注入工程におけるＰ型不純物の注入量を、第１のイオン注入工程のそれよりも大きくすることにより、第１リサーフ領域１１、第２リサーフ領域１２、第３リサーフ領域１３の順にＰ型不純物の面密度が低くなる（すなわち外側の領域ほど面密度が低い）構造を有するリサーフ層１０が得られる。
【００５９】
その後、第２マスク１０２を除去し（図８）、半導体基板１の活性領域（ＭＯＳＦＥＴ）となる箇所に、Ｂ、ＡｌなどのＰ型不純物の選択的なイオン注入によりＰウェル２が形成される（図９）。Ｐウェル２は、リサーフ層１０の内端（第１リサーフ領域１１の内端）に隣接して形成される。
【００６０】
そして、ドライブ処理を施すことにより、Ｐウェル２およびリサーフ層１０のＰ型不純物が活性化すると共に熱拡散する。その結果、Ｐウェル２の底端部の曲面が第１リサーフ領域１１に含まれるようになる。
【００６１】
さらにリン（Ｐ）、ヒ素（Ａｓ）などのＮ型不純物（ドナーイオン）をイオン注入し、ドライブ処理を施すことにより、チャネルストッパ３を形成する（図１０）。チャネルストッパ３は、ＭＯＳＦＥＴセルのソース領域と同時に形成できる。
【００６２】
次に、シリコン酸化膜などの絶縁膜４を、リセス１１ｒ，１３ｒの深さよりも厚く堆積する（図１１）。そして絶縁膜４の上面を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）などにより平坦化する（図１２）。
【００６３】
このとき絶縁膜４の下のリサーフ層１０の表面に幅の広いリセスが存在すると、リサーフ層１０上で絶縁膜４のディッシングが生じ易いが、本実施の形態ではリサーフ層１０のリセス１１ｒ，１３ｒは、第１リサーフ領域１１と第３リサーフ領域１３の上部に離間して存在する。よって、リサーフ層１０の上部全体にリセスを形成した場合に比べて、リセス１１ｒ，１３ｒのそれぞれの幅は１／３程度である。よって、絶縁膜４におけるディッシングの発生を抑制し、絶縁膜４の上面の平坦度を高くすることができる。
【００６４】
なお、絶縁膜４の平坦化は、半導体基板１の表面上が絶縁膜４から露出しない程度で終了させる。つまり、絶縁膜４の平坦化処理の直後は、半導体基板１の全面が平坦な絶縁膜４で覆われた状態となる。この状態から、ＭＯＳＦＥＴセルのゲートの形成など、最も微細なプロセスを必要とする工程を行う。なお、ＭＯＳＦＥＴセルの形成方法は、従来の方法と同じでよいため、本明細書ではその説明は省略する。また、図１２には示していないが、ＭＯＳＦＥＴセルのゲート電極を覆う層間絶縁膜が形成されるため、絶縁膜４は平坦化処理の直後よりも厚くなる。
【００６５】
そして、絶縁膜４にＰウェル２の上面およびチャネルストッパ３の上面に達するコンタクトホールを形成し、例えばＡｌ合金などの金属層を成膜してパターニングすることによって、フィールドプレート５，６を形成する（図１３）。フィールドプレート５，６は、ＭＯＳＦＥＴセルのソース電極と同時に形成できる。
【００６６】
また、説明は省略したが、ＭＯＳＦＥＴの製造過程で、半導体基板１の下面側にはドレイン領域７およびドレイン電極８が形成される。その結果、図１に示した縦型ＭＯＳＦＥＴの終端構造が得られる。
【００６７】
以上の製造方法によれば、Ｐ型不純物の面濃度がそれぞれ異なる３つの領域から成り、上面にリセスを有するリサーフ層１０を、２回の写真製版工程（第１および第２マスク１０１，１０２の形成）と、１回のエッチング工程と、２回のイオン注入工程（第１および第２のイオン注入工程）とによって形成できる。特に、第１マスク１０１が、リセス１１ｒ，１３ｒを形成するためのエッチングマスクの役割と、第１のイオン注入工程の注入マスクの役割とを兼ねており、また、第３リサーフ領域１３を形成するための第１のイオン注入工程と、第２リサーフ領域１２を形成するための第２のイオン注入工程とが、第１リサーフ領域１１を形成する役割をも兼ねていることにより、リサーフ層１０を少ない工程数で形成することができる。
【００６８】
また、リサーフ層１０の第１リサーフ領域１１をリセス１１ｒの下部に形成することにより、第１リサーフ領域１１を容易に（高温もしくは長時間のドライブ処理を行わずに）深く形成することができ、リサーフ層１０の内側に隣接するＰウェル２の底端部を、第１リサーフ領域１１内に含ませることができる。よって、Ｐウェル２の底端部での電界集中を緩和でき、半導体装置の高耐圧化に寄与できる。
【００６９】
しかも、リサーフ層１０の上面全体にリセスを形成するのではなく、第１リサーフ領域１１と第３リサーフ領域１３の上部にのみリセス１１ｒ，１３ｒを形成するので、絶縁膜４の表面にディッシングが生じることを防止でき、素子表面の平坦度を高くすることできる。このように、素子表面の平坦度を高く維持するプロセスと低温プロセスを両立できるため、トランジスタセルの微細化およびウェハの大口径化が容易になる。
【００７０】
［第１の変更例］
図１においては、Ｐウェル２の不純物が拡散してＰウェル２の底端部が第１リサーフ領域１１内に入り込んだ構造を示した。この構造によれば、Ｐウェル２の底端部における電界集中を効率的に緩和することができる。Ｐウェル２を形成するためのＰ型不純物として拡散長の短いものを用いた場合や、ＳｉＣのように不純物の拡散長が非常に短い半導体材料を半導体基板１として用いた場合には、そのような構成を実現することが困難であるが、少なくとも図１４のようにＰウェル２の底端部が第１リサーフ領域１１に接していれば、電界緩和の効果は若干弱まるものの、図１と同様の効果が得られる。
【００７１】
［第２の変更例］
例えばＰウェル２を形成する際の注入マスクの位置ずれなどにより、Ｐウェル２と第１リサーフ領域１１との間が離間し、その間に半導体基板１のＮ型領域が残った場合には、Ｐウェル２とリサーフ層１０との電気的接続が切断されるため、Ｐウェル２の外縁部の電界緩和の効果は大きく低下する。ここではその対策を図ったリサーフ層１０の変更例を示す。
【００７２】
本変更例では、リサーフ層１０の一部として、図１５のように第１リサーフ領域１１（リセス１１ｒ）のさらに内側にＰ型領域１４を延在させる。その場合、Ｐウェル２と第１リサーフ領域１１とが離間した場合でも、その間の電気的接続はＰ型領域１４によって維持される。
【００７３】
Ｐ型領域１４は、第２マスク１０２を用いる第２のイオン注入工程において、図１６のように第２マスク１０２の開口をリセス１１ｒよりも内側（活性領域側）まで広げることで形成可能である。つまり、Ｐ型領域１４は第２マスク１０２のパターンを変更するだけで形成できるので、Ｐ型領域１４を設けることによる製造工程数の増加は生じない。但し、Ｐ型領域１４におけるＰ型不純物の面密度は、第２リサーフ領域１２と同じ面密度（第２面密度）となる。そのため、Ｐウェル２と第１リサーフ領域１１との間に、Ｐ型不純物の面密度が第１リサーフ領域１１よりも小さいＰ型領域１４が介在することになり、Ｐウェル２の外縁部におけるＰ型不純物の濃度勾配がやや大きくなるため、電界集中を緩和する効果は若干低下する点に留意すべきである。
【００７４】
［第３の変更例］
ここではＰウェル２と第１リサーフ領域１１との離間を防止する変更例を示す。すなわち、本変更例では、図１７のように底面（ＰＮ接合）の形状がフラットなＰウェル２を、リセス１１ｒの下部にまで延在させて形成する。底面形状がフラットなＰウェル２に、底面がリセス１１ｒに似た形状となる第１リサーフ領域１１が重ねて形成されるため、Ｐウェル２の底端部は第１リサーフ領域１１内に位置させることも容易に可能である。
【００７５】
この構成は、図１８に示すように、リセス１１ｒ，１３ｒの形成工程よりも前に、Ｐウェル２をリセス１１ｒの形成領域にまで広げて形成しておけばよい（図１８は、図２の工程図に対応しており、第１マスク１０１の開口部がリセス１１ｒ，１３ｒの形成領域に相当する）。つまり、図１７の構成をとるためには、Ｐウェル２の形成に用いる注入マスクのパターンを変更し、且つ、Ｐウェル２の形成工程をリセス１１ｒ，１３ｒの形成工程よりも先に行うだけでよいため製造工程数の増加は伴わない。
【００７６】
［第４の変更例］
実施の形態１では、実際には、第２リサーフ領域１２と第３リサーフ領域１３とが、それぞれのＰ型不純物の横方向拡散によりオーバーラップするため、その境界部分に不純物濃度の高い領域が形成される可能性があるが、次の理由により大きな問題とならない。
【００７７】
すなわち、リサーフ層の不純物濃度はもともと低く設定されるため、極端に広く拡散することはなく、また、横方向拡散する不純物イオンの量は拡散距離に対して急激に減少するため、横方向拡散による局所的な濃度変化は小さい。また、高電圧印加時には、第１リサーフ領域１１の大部分が空乏化するが、第２リサーフ領域１２、第３リサーフ領域１３およびそれらがオーバーラップした領域は第１リサーフ領域１１よりもＰ型不純物の注入量が低いためほぼ完全に空乏化し、リサーフ層として機能する（第２リサーフ領域１２と第３リサーフ領域１３とのオーバーラップ領域に、キャリアが空乏層に囲まれて取り残される状態も考えられるが、キャリアの拡散や空乏層内の再結合電流によってキャリアが外部に吐き出されれば完全に空乏化される）。つまり、第２リサーフ領域１２および第３リサーフ領域１３に横方向拡散が生じても、リサーフ層１０による電界集中緩和の効果は大きく変化することはない。
【００７８】
逆に、第２マスク１０２を形成するためのマスクのアライメントずれにより、図１９のようにリサーフ層１０内にＰ型不純物がイオン注入されない領域が生じ、結果として、図２０のように第２リサーフ領域１２と第３リサーフ領域１３の間に、半導体基板１のＮ型領域１６が残る可能性もある。
【００７９】
図２０の構成では、高電圧印加時に、Ｎ型領域１６が第３リサーフ領域１３より先に完全空乏化するが、キャリアの拡散や空乏層内の再結合電流により第３リサーフ領域１３のキャリアが外部に吐き出されるため、第３リサーフ領域１３も完全空乏化される。つまり、マスクのアライメントずれにより生じたリサーフ層１０内の間隙（Ｎ型領域１６）は、通常は殆ど問題となることはない。このことは以下の他の実施の形態でも同様である。
【００８０】
本変更例では、第２リサーフ領域１２と第３リサーフ領域１３の間に、積極的にＮ型領域１６を設ける。すなわち、本変更例のリサーフ層１０は、第２リサーフ領域１２と第３リサーフ領域１３（リセス１３ｒ）とが、離間した構成を有している。この構成によれば、図１の場合よりも、第３リサーフ領域１３の電位がドレイン領域７の電位に近くなるため、フィールドプレート６端直下の電界集中が若干緩和される効果が得られる。
【００８１】
但し、第３リサーフ領域１３はフローティング電位となるため、第２リサーフ領域１２との間のＮ型領域１６の幅が広すぎると、第３リサーフ領域１３のＰＮ接合から空乏層が十分に拡がらなくなる。そうなると、第２リサーフ領域１２の外縁部に大きな電界集中が発生し、半導体装置の耐圧は大きく低下する。よって、Ｎ型領域１６の幅を広げすぎないようにする必要がある。
【００８２】
＜実施の形態２＞
図２１は、実施の形態２に係る半導体装置の終端構造を示す断面図である。同図において、図１に示したものと同様の機能を有する要素には同一符号を付してある。また、ここでも、第１リサーフ領域１１のＰ型不純物の面密度を「第１面密度」、第２リサーフ領域１２のＰ型不純物の面密度を「第２面密度」、第３リサーフ領域１３のＰ型不純物の面密度を「第３面密度」と定義する。
【００８３】
図２１の如く、本実施の形態のリサーフ層２０は、図１に示したリサーフ層１０の構成に対し、第１リサーフ領域１１と第２リサーフ領域１２との間に第１境界領域２０１を介在させ、第２リサーフ領域１２と第３リサーフ領域１３との間に第２境界領域２０２を介在させ、第３リサーフ領域１３の外縁部（第３リサーフ領域１３とその外側のＮ型領域との間）に第３境界領域２０３を配設したものである。
【００８４】
第１境界領域２０１は、第２面密度のＰ型領域２１と第１面密度のＰ型領域２２とから成り、第１リサーフ領域１１と第２リサーフ領域１２との間は、第１面密度の領域と第２面濃度の領域とが交互に並ぶ構造となっている。このうち第１面密度のＰ型領域２２は、半導体基板１上面のリセス２２ｒの下部に形成される。第１境界領域２０１は、第２面密度のＰ型領域２１および第１面密度のＰ型領域２２が交互に２回以上繰り返される構成でもよい。
【００８５】
第２境界領域２０２は、第３面密度のＰ型領域２３と第２面密度のＰ型領域２４とから成り、第２リサーフ領域１２と第３リサーフ領域１３との間は、第２面密度の領域と第３面濃度の領域とが交互に並ぶ構造となっている。このうち第３面密度のＰ型領域２３は、半導体基板１上面のリセス２３ｒの下部に形成される。第２境界領域２０２は、第３面密度のＰ型領域２３および第２面密度のＰ型領域２４が交互に２回以上繰り返される構成でもよい。
【００８６】
第３境界領域２０３は、Ｎ型領域２５と第３面密度のＰ型領域２６とから成っている。Ｎ型領域２５は、半導体基板１と同じ不純物濃度である。第３リサーフ領域１３の外縁部は、第３面密度の領域と半導体基板１と同じＮ型領域とが交互に並ぶ構造となっている。このうち第３面密度のＰ型領域２６は、半導体基板１上面のリセス２６ｒの下部に形成される。第３境界領域２０３は、Ｎ型領域２５および第３面密度のＰ型領域２６が交互に２回以上繰り返される構成でもよい。
【００８７】
図２１のリサーフ層２０の形成方法は、実施の形態１で図２〜図７を用いて説明したリサーフ層１０の形成方法と基本的に同じであり、第１マスク１０１および第２マスク１０２のパターン形状が異なるだけである。
【００８８】
すなわち、本実施の形態では、図２〜図４の工程でリセス１１ｒ，１３ｒ，２２ｒ，２３ｒ，２６ｒが形成されるように、第１マスク１０１のパターンを変更する。それにより図５の工程（第１のイオン注入工程）では、図２２のようにリセス１１ｒ，１３ｒ，２２ｒ，２３ｒ，２６ｒの下部にＰ型不純物が第３面密度でイオン注入される。さらに、第２マスク１０２のパターンを、第１面密度のＰ型領域にする領域１１，２２と、第２面密度のＰ型領域にする領域１２，２１，２４とが開口されたパターンに変更する。それにより、図７の工程（第２のイオン注入工程）では、図２３のように、領域１１，１２，２１，２２，２４にＰ型不純物が第２面密度でイオン注入される。このとき、第１のイオン注入工程と重ねてＰ型不純物が注入される領域１１，２２は第１面密度となる。その結果、図２１に示したリサーフ層２０の構成が得られる。
【００８９】
理想的には、リサーフ層におけるＰ型不純物の面密度の分布は、終端領域から外側へ向けて連続的に低くなること望ましい。しかし、本発明では、終端領域から外側へ向けてＰ型不純物の面濃度が段階的に低くなるリサーフ層でそれを模擬している。図２４は、実施の形態１の終端構造（Ｐウェル２およびリサーフ層１０）におけるＰ型不純物の面密度の分布を示している。縦軸はＰ型不純物の注入量（面密度）、横軸は水平方向距離である。図２４の破線は、リサーフ層１０が模擬している注入量の連続的な変化である。
【００９０】
一方、実施の形態２の終端構造（Ｐウェル２およびリサーフ層２０）におけるＰ型不純物の面密度の分布を図２５に示す。同図では、第１境界領域２０１は、第２面密度のＰ型領域２１と第１面密度のＰ型領域２２とが同じ幅で交互に２回繰り返された構造であり、第２境界領域２０２は、第３面密度のＰ型領域２３と第２面密度のＰ型領域２４とが同じ幅で交互に２回繰り返された構造であり、第３境界領域２０３は、Ｎ型領域２５と第３面密度のＰ型領域２６とが同じ幅で交互に２回繰り返された構造である場合を示している。図２５の破線は、リサーフ層２０が模擬している注入量の連続的な変化を示している。
【００９１】
第１境界領域２０１におけるＰ型不純物の面密度を平均すると、第１リサーフ領域１１の面密度と第２リサーフ領域１２の面密度との間の値になる。同様に、第２境界領域２０２におけるＰ型不純物の面密度を平均すると、第２リサーフ領域１２の面密度と第３リサーフ領域１３の面密度との間の値になる。また第３境界領域２０３におけるＰ型不純物の面密度を平均すると、第３リサーフ領域１３の面密度の半分程度となる。従って、実施の形態２では、実施の形態１よりも理想的な分布に近いものとなり、より高い耐圧が期待できる。
【００９２】
また、本実施の形態のリサーフ層２０では、離間して形成されるリセスの数が多い分、個々のリセスの幅は実施の形態１よりも狭くなる。よって実施の形態１よりも、絶縁膜４のディッシングの発生を抑える効果は高い。
【００９３】
なお、第１リサーフ領域１１、第２リサーフ領域１２および第３リサーフ領域１３の幅と、第１境界領域２０１、第２境界領域２０２および第３境界領域２０３の幅とは、全て同等程度であることが好ましい。そうすることで、リサーフ層２０内を一定幅で部分平均した注入量が、外側に向かって線形に近い形で漸減するようになるため、Ｐ型不純物の面密度の分布がより理想に近いものとなる。
【００９４】
［変更例］
実施の形態２において、第２リサーフ領域１２と第３リサーフ領域１３との間の第２境界領域２０２は省略してもよい。第２境界領域２０２を省略した場合のリサーフ層２０の構成を図２６に示す。
【００９５】
図２６のリサーフ層２０の形成方法も、実施の形態１で図２〜図１３を用いて説明した方法と基本的に同じであり、第１マスク１０１および第２マスク１０２のパターン形状が異なるだけである。
【００９６】
本変更例では、図２〜図４の工程でリセス１１ｒ，１３ｒ，２２ｒ，２６ｒが形成されるように、第１マスク１０１のパターンを変更する。それにより、図５の工程（第１のイオン注入工程）では、図２７のようにリセス１１ｒ，１３ｒ，２２ｒ，２６ｒの下部にＰ型不純物が第３面密度でイオン注入される。さらに、第２マスク１０２のパターンを、第１面密度のＰ型領域にする領域１１，２２と、第２面密度のＰ型領域にする領域１２，２１とが開口されたパターンに変更する。それにより図７の工程（第２のイオン注入工程）では、図２８のように、領域１１，１２，２１，２２にＰ型不純物が第２面密度でイオン注入される。その結果、図２６に示したリサーフ層２０の構成が得られる。
【００９７】
第２マスク１０２は、リセスを形成した後の半導体基板１の表面上に形成する必要があるため、リセスの凹凸の影響により、第２マスク１０２を形成するための写真製版工程に問題が生じる可能性がある。
【００９８】
図７、図２３および図２８を比較して分かるように、本変更例（図２８）では、第２のイオン注入工程でＰ型不純物をイオン注入する範囲は実施の形態１（図７）と同じであり、図２１のリサーフ層２０を形成する場合（図２３）に比較して、第２マスク１０２のパターン形状が単純化される。よって、リセス形成後の半導体基板１上に第２マスク１０２を形成する際に、リセスの凹凸に起因する問題が生じることを防止できる。
【００９９】
なお、本変更例のリサーフ層２０においては、第２リサーフ領域１２の幅は、第１リサーフ領域１１、第２リサーフ領域１２、第１境界領域２０１、第３境界領域２０３の幅の１〜２倍程度であることが望ましい。
【０１００】
＜実施の形態３＞
実施の形態１，２のように３段階の面濃度を有するリサーフ層は、１回のエッチング工程（リセス形成工程）と、２回のイオン注入工程により形成できる。本実施の形態３では、この技術を応用し、１回のリセス形成工程と３回のイオン注入工程を用いて、図２９のように、外周領域（Ｐウェル２）から外側へ向けて低減する７段階の面密度を有するリサーフ層３０を形成する。
【０１０１】
図２９のリサーフ層３０は、それぞれＰ型不純物の面密度が異なる第１〜第７リサーフ領域３１〜３７から構成される。Ｐ型不純物の面密度は、最も内側の半導体基板１が最も高く、最も外側の第７リサーフ領域３７が最も低い。それらのうち、第１リサーフ領域３１、第３リサーフ領域３３、第５リサーフ領域３５、第７リサーフ領域３７は、それぞれリセス３１ｒ，３３ｒ，３５ｒ，３７ｒの下部に形成されている。このように、リサーフ層３０内でＰ型不純物の面密度の段階数が多くなるほど、その分布を理想的な形（例えば図２４や図２５の破線）に近づけることができる。
【０１０２】
図２９のリサーフ層３０の形成方法は、実施の形態１で示した図２〜図７の工程の応用である。すなわち、まず図２〜図４の工程で、半導体基板１の上面にリセス３１ｒ，３３ｒ，３５ｒ，３７ｒを形成する。そして、図５の工程（第１のイオン注入工程）で、図３０のようにリセス３１ｒ，３３ｒ，３５ｒ，３７ｒの下部にＰ型不純物を半導体基板１のリサーフ条件の０．２５倍程度の注入量でイオン注入する。
【０１０３】
そして、図５の工程（第２のイオン注入工程）で、図３１のように、第１および第２リサーフ領域３１，３２および第５および第６リサーフ領域３５，３６に、Ｐ型不純物をリサーフ条件の０．５倍程度の注入量でイオン注入する。図３１に示すように、この段階では、図１のリサーフ層１０と類似の構成が２箇所に形成される（図３１の段階での注入量は図１の半分である）。
【０１０４】
そして、図３２のように、内側の第１〜第４リサーフ領域３１〜３４にＰ型不純物をリサーフ条件と同程度の注入量（第２のイオン注入工程よりもさらに高い注入量）でイオン注入する。その結果、図２９のリサーフ層３０の構成が得られる。
【０１０５】
［変更例］
例えば、図３０、図３１および図３２の工程で、実施の形態３のリサーフ層３０と類似の構成を２箇所形成し（ただし、それぞれの注入量は半分にする）、さらに、リサーフ層の内側半分に対して、リサーフ条件と同程度の注入量でイオン注入すると、図２９の構成からリサーフ層内のリセスをさらに４個、Ｐ型領域をさらに８個増やすことができる。つまり、１回のリセス形成工程と、４回のイオン注入工程で、８個のリセスと１５段階の注入量の階調を持つリサーフ層が形成される。
【０１０６】
このように実施の形態３のリサーフ層３０の形成方法を応用することにより、１回のリセス形成工程と、ｎ回（ｎ≧２）のイオン注入工程によって、２n-1個のリセスと、２n−１段階の注入量の階調をもつリサーフ層を形成することができる。その場合、リセスの形成に用いたマスクをそのまま注入マスクに用いる１回目のイオン注入工程では、半導体材料のリサーフ条件の１／２n-1倍程度のＰ型不純物をイオン注入し、以降のｍ回目のイオン注入工程ではその注入量をリサーフ条件の２m-1／２n-1倍程度にして行うとよい。
【０１０７】
なお、図３０および図３１に示した工程では、実施の形態１（図１）のリサーフ層１０の構成を複数個形成したが、それに代えて、実施の形態２のリサーフ層２０の構成を複数個形成してもよい。
【０１０８】
＜実施の形態４＞
実施の形態４では、実施の形態１のような縦型ＭＯＳＦＥＴの終端構造における、フィールドプレート５，６の構成例を示す。以下に示す図３３〜図３８の左端には、活性領域のＭＯＳＦＥＴセルが示されている。
【０１０９】
図３３〜図３８に示すように、ＭＯＳＦＥＴセルは、ソース領域４１に形成されたソース領域４１と、半導体基板１上にゲート酸化膜４２を介して配設されたゲート電極４３とを備えている。ゲート電極４３上は絶縁膜４で覆われるが、絶縁膜４にはソース領域４１およびＰウェル２に達するコンタクトホールが形成されており、絶縁膜４上に延在するソース電極４４は、当該コンタクトホールを通してソース領域４１およびＰウェル２に接続される。
【０１１０】
上記の実施の形態１〜３では、図３３のように、リサーフ層１０の内端側のフィールドプレート５がソース電極４４に接続した（言い換えれば、フィールドプレート５はソース電極４４の一部である）構成を示していた。
【０１１１】
図３３のフィールドプレート５に代えて、図３４のように、ゲート電極４３と同電位のドープドポリシリコン配線４５を、フィールドプレートとして用いてもよい。ドープドポリシリコン配線４５は、ゲート電極４３と同じ配線層を用いて形成されており、不図示の部分でゲート電極４３に接続している。
【０１１２】
また、図３５のように、絶縁膜４上のフィールドプレート５を、ドープドポリシリコン配線４５に接続させ、ゲート電極４３と同電位にしてもよい。この場合、フィールドプレート５はソース電極４４とは接続しない。
【０１１３】
さらに、図３３と図３４とを組み合わせ、図３６のように、ゲート電極４３と同電位のドープドポリシリコン配線４５から成るフィールドプレートと、ソース電極４４と同電位のフィールドプレート５の両方を用いてもよい。
【０１１４】
また、フィールドプレートとしてのドープドポリシリコン配線４５をゲート電極４３には接続させず、図３７のようにソース電極４４と同電位のフィールドプレート５に接続させて使用してもよい。
【０１１５】
ゲート電極４３とソース電極４４は同電位ではないが、ソース電極４４がグランド電位であるとすると、ゲート電極４３の電位は高々、数Ｖ（ボルト）〜十数Ｖであり、ｋＶ（キロボルト）オーダの電位となるドレイン電極８と比較すれば遥かに低電位である。そのため、上記の例のように、リサーフ層１０の内端側のフィールドプレートをソース電極４４に接続させた場合でも、ソース電極４４に接続させた場合とほぼ同等に機能する。但し、フィールドプレートをどのように構成するにせよ、ソース電極４４とゲート電極４３との間の容量結合が大きくなり過ぎないように注意する必要がある。
【０１１６】
なお、図３８のように、フィールドプレートを設置しない構成にしても、リサーフ層１０をＰウェル２よりも深く形成することによるＰウェル２の外縁部の電界緩和の効果や、絶縁膜４上面におけるディッシング抑制効果を得ることができるのは明らかである。
【０１１７】
＜実施の形態５＞
実施の形態１〜４では、本発明に係るリサーフ層を、ＭＯＳＦＥＴのＰウェルの外縁部に設けた例を示した。本発明に係るリサーフ層は、それ以外にも、ＰＮ接合ダイオードの高濃度Ｐ型注入層（アノード層）の外縁部に設けることができるのはもちろんのこと、ショットキーバリアダイオードの終端構造にも適用することができる。
【０１１８】
図３９にその例を示す。ショットキーバリアダイオードでは、Ｎ型の活性領域上にショットキー電極５１が延在する構成となっている。この構成では、半導体基板１とショットキー電極５１との接続部分の端部に電界集中が生じるため、その部分にＰ型の終端構造が設けられる。なお、図３９の例では、ショットキー電極５１の一部がフィールドプレート５として用いられている。
【０１１９】
ショットキーバリアダイオードでは、半導体基板１の活性領域に高濃度Ｐ型注入層が形成されないため、ショットキー電極５１が半導体基板１と接する部分の端部下に、終端領域としての高濃度Ｐ型領域５２を形成するためには、写真製版工程とイオン注入工程を１回増やす必要がある。本発明に係るリサーフ層１０は、その高濃度Ｐ型領域５２の外端に接続するように配設される。
【０１２０】
あるいは、製造工程数の削減を図るために、図３９の高濃度Ｐ型領域５２に代えて、図４０のように、Ｐ型不純物の面密度が第２リサーフ領域１２と同じＰ型領域５３を終端領域として設けてもよい。Ｐ型領域５３は、図１６（実施の形態１の第２の変更例）と同じ要領で、第２のイオン注入工程に用いる第２マスク１０２の開口をリセス１１ｒよりも内側（活性領域側）まで広げ、ショットキー電極５１と半導体基板１との接続部分の端部となる領域までＰ型不純物をイオン注入することで形成可能である。
【０１２１】
図３９のように高濃度Ｐ型領域５２を設ける場合は、フィールドプレート５を省略してもよいが、図４０のようにＰ型領域５３を使用する場合は、それが完全に空乏化して充分に電界集中を緩和できない可能性があるため、フィールドプレート５を設けることが好ましい。
【０１２２】
本実施の形態では、ショットキーバリアダイオードに実施の形態１のリサーフ層１０を適用した例を示したが、実施の形態２，３のリサーフ層２０，３０も適用可能である。
【０１２３】
＜実施の形態６＞
実施の形態１〜５では、Ｎ型半導体基板に形成した半導体素子の終端部にＰ型のリサーフ層を設ける構成を示したが、これらの導電型が全て逆であっても、同様の効果を得ることできる。また、実施の形態１〜５では、縦型デバイスの終端領域への適用例を示したが、本発明に係るリサーフ構造は横型デバイスの終端領域に対しても適用可能である。さらに、本発明は、半導体装置の終端領域に限らず、活性領域内部で電界集中の緩和が必要な半導体装置に適用することもできる。
【０１２４】
例えば、図４１に示すように、横型のＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET）のゲート・ドレイン間に、本発明に係るリサーフ層１０を適用することができる。
【０１２５】
図４１のＬＤＭＯＳＦＥＴは、Ｐ型不純物を高濃度に含む半導体基板６０上に成膜されたＰ型不純物を比較的低濃度に含むエピタキシャル層６１（半導体層）に形成されている。このＬＤＭＯＳＦＥＴは、エピタキシャル層６１の上面部に形成された比較的高濃度なＰ型不純物領域であるＰウェル６２と、エピタキシャル層６１上にゲート酸化膜６３を介して設けられたゲート電極６４と、Ｐウェル６２の上面部に形成された比較的高濃度なＮ型領域であるソース領域６５と、エピタキシャル層６１の上面部にＰウェル６２から離隔して形成された比較的高濃度のＮ型領域であるドレイン領域６７とを備えている。ソース領域６５には、ソース電極６６が接続し、ドレイン領域６７上にはドレイン電極６８が接続される。
【０１２６】
このＬＤＭＯＳＦＥＴに設けられるリサーフ層１０は、比較的低濃度なＮ型領域であり、Ｐウェル６２とドレイン領域６７との間を接続するように設けられる。実施の形態１〜５とは導電型が逆であるが、この場合、Ｎ型不純物の面密度は、第１リサーフ領域１１が最も高く、次に第２リサーフ領域１２が高く、第３リサーフ領域１３が最も低く設定される。
【０１２７】
図４１のように、ＬＤＭＯＳＦＥＴに設けられたリサーフ層１０では、ドレイン領域６７側が第１リサーフ領域１１となり、第３リサーフ領域１３の端部はＰウェル６２に接する。ゲート電極６４は、絶縁膜６３を介して第３リサーフ領域１３（リセス１３ｒ）の一部を覆い、フィールドプレートとして機能している。またドレイン電極６８の一部は、絶縁膜４を介して第１リサーフ領域１１（リセス１１ｒ）の一部を覆っており、これもフィールドプレートとして機能している。
【０１２８】
ＬＤＭＯＳＦＥＴのＰウェル６２とドレイン領域６７との間の領域は、終端領域とは電極の配置が異なるが、リサーフ層およびフィールドプレートを設ける目的はほぼ共通している。すなわちその目的は、半導体基板６０とほぼ同電位の領域（活性領域ではソース領域６５、終端領域ではチャネルストッパ）と、半導体基板６０とは導電型が逆の高濃度注入層（ドレイン領域６７）との間に高電圧が印加されたとき、高濃度注入層の外縁部における電界集中を緩和することである。
【０１２９】
ただし、終端構造では第３リサーフ領域１３の外縁部に設けられるフィールドプレートは低濃度半導体基板（ドリフト層）に拡がる空乏層の伸びを抑える目的のものであるが、ＬＤＭＯＳＦＥＴの活性領域では第３リサーフ領域１３の一部に設けられるフィールドプレート（ゲート電極６４）は、ゲート電極６４の直下に位置する第３リサーフ領域１３の端部における電界集中を緩和するように働く。
【０１３０】
なお、ＬＤＭＯＳＦＥＴでは、ドレイン領域６７の底端部に電界集中が生じ易いため、第１リサーフ領域１１を、ドレイン領域６７の底端部を含むように形成することが重要である。第３リサーフ領域１３は、Ｐウェル６２の底端部を含む必要はない。またゲート電極６４およびソース電極６６に対しては、実施の形態５で図３５および図３６に示したフィールドプレートの構成例を適用してもよい。
【０１３１】
また、通常のＬＤＭＯＳＦＥＴでは、半導体装置端にＰウェル６２が配設される（ＬＤＭＯＳＦＥＴの外周部をＰウェルにする）。Ｐウェル６２と半導体基板６０は同電位であるため、Ｐウェルの底端部には電界は集中せず、終端領域を設ける必要はない。
【０１３２】
しかし、上記のような構成にせず、ＬＤＭＯＳＦＥＴに終端領域を設ける必要がある場合は、ＬＤＭＯＳＦＥＴの外側にリサーフ層１０を設けてもよい。
【０１３３】
また、リサーフ層１０に代えて、実施の形態２のリサーフ層２０や実施の形態３のリサーフ層３０（但し導電型はＮ型とする）を用いることも可能である。
【０１３４】
ただし、実施の形態２のリサーフ層２０のように、リサーフ層の中に導電型が異なる領域２５が存在すると、ゲートをオン状態にしてもＬＤＭＯＳＦＥＴのソース−ドレイン間が導通しなくなる。したがって、実施の形態２を用いる場合は第３境界領域２０３を省く必要がある。
【０１３５】
［変更例］
なお、ゲート電極６４が第３リサーフ領域１３の端部を少しでも覆っていれば、第３リサーフ領域１３とＰウェル６２の間に注入されない領域（つまり、エピタキシャル層６１と同じ不純物濃度のＰ型領域）があっても良い。このような構成でも、Ｐウェル６２表面のチャネルが開通しないとＬＤＭＯＳＦＥＴのソース−ドレイン間が導通しないため、ゲート閾値電圧は変わらない。
【０１３６】
＜実施の形態７＞
以上の説明では、本発明のリサーフ層を、ＭＯＳＦＥＴ、ＰＮ接合ダイオード、ショットキーバリアダイオードおよびＬＤＭＯＳＦＥＴに適用することについて言及したが、その他にもＩＧＢＴ、ＢＪＴ（Bipolar Junction Transistor）などのトランジスタや、ＪＢＳ（Junction Barrier Schottky diode）、ＭＰＳ（Merged PN-Schottky diode）などのダイオード、およびサイリスタ等に適用してもよく、同様の効果が得られる。
【０１３７】
また、半導体基板はＳｉに限定されず、例えば、ＳｉＣや、窒化ガリウム系材料、ダイヤモンド等のワイドバンドギャップ半導体を用いた半導体基板を使用しても良い。最適なリサーフ層の注入量は、主に使用する半導体材料の誘電率と絶縁破壊電界によって決まり、最適なリサーフ層の幅は、主に半導体材料の絶縁破壊電界と必要とされる耐圧により決まる。
【０１３８】
このようなワイドバンドギャップ半導体によって構成されるスイッチング素子やダイオード素子は、耐電圧性が高く、許容電流密度も高いため、Ｓｉ半導体に比べて小型化が可能であり、これら小型化されたスイッチング素子やダイオード素子を用いることにより、これらの素子を組み込んだ半導体装置モジュールの小型化が可能となる。また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷ではなく空冷による冷却も可能となり、半導体装置モジュールの一層の小型化が可能となる。
【０１３９】
なお、リサーフ層１０を形成するイオン注入に用いる不純物としては、Ｂ（ホウ素）、Ｎ（窒素）、Ａｌ（アルミニウム）、Ｐ（リン）、Ａｓ（ヒ素）、Ｉｎ（インジウム）など、半導体材料の原子と置換して活性化するものであれば、どのようなものであっても良い。ただし、拡散長が大きい不純物の方が、注入量の異なる領域の界面において、注入量（あるいは濃度）の変化がなだらかになり、電界集中が緩和される。そのため、Ｎ型半導体基板であれば、Ｂ（ホウ素）やＡｌ（アルミニウム）を注入してＰ型注入層を形成することにより、より良い効果が期待できる。
【０１４０】
実施の形態１〜６およびそれらに対応する図面では、Ｐウェルおよびリサーフ層の注入深さを全て同一とした。これは、Ｐウェルおよびリサーフ層を形成するためのイオン注入工程において、利用できる上限の注入エネルギーでイオン注入することを想定したからである。ここで言う上限は、装置の限界性能を指す場合もあるし、スループットを考慮して１価イオンで実現できる範囲を指す場合もある。しかし、本発明の効果は第１リサーフ層がＰウェルよりも深く形成されていれば得られるため、そのような構造になるのであれば、Ｐウェルおよびリサーフ層の注入深さはそれぞれ任意でよい。
【０１４１】
また、リサーフ層上を覆う絶縁膜の材料としては、ＳｉＯ2（酸化シリコン）、Ｓｉ3Ｎ4（窒化シリコン）、ＴＥＯＳ（正珪酸四エチル）や低誘電率材料であるＳｉＯＦ（フッ素添加酸化シリコン）、ＳｉＯＣ（炭素添加酸化シリコン）などのセラミック材料でも良いし、ポリイミドなどの樹脂、有機ポリマーなど、絶縁性を得られるものであれば、どのようなものでも良い。ただし、誘電率が低い方が、フィールドプレート端直下の半導体表面での降伏が生じにくく、フィールドプレートを伸ばすことが可能である。
【符号の説明】
【０１４２】
１  半導体基板、２  Ｐウェル、３  チャネルストッパ、４  絶縁膜、５  フィールドプレート、６  フィールドプレート、７  ドレイン領域、８  ドレイン電極、１０，２０，３０  リサーフ層、１０１  第１マスク、１０２  第２マスク、２０１  第１境界領域、２０２  第２境界領域、２０３  第３境界領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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