(57)【特許請求の範囲】
【請求項１】
基板上に形成された多層配線層を有し、
前記多層配線層に含まれる第１の層は、
第１の層間絶縁膜と、
前記第１の層間絶縁膜に埋め込まれた複数の第１のビアと、
前記第１の層間絶縁膜に埋め込まれ、前記第１のビアと接続し、表面が前記第１の層間絶縁膜から露出している複数の第１の配線と、を含み、
前記多層配線層に含まれ、前記第１の層の直上に位置する第２の層の第１の領域には、
前記第１の配線に接し、互いに絶縁している少なくとも２つの第１の磁化固定層と、
前記２つの第１の磁化固定層と平面視で重なり、かつ、前記第１の磁化固定層と接続している磁化自由層と、
前記磁化自由層の上に位置する非磁性層と、
前記非磁性層の上に位置する第２の磁化固定層と、を有するＭＲＡＭ（Magnetoresistive Random Access Memory）と、
前記ＭＲＡＭを覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜に埋め込まれ、前記第２の磁化固定層と接続した第２のビアと、
前記第２の層間絶縁膜に埋め込まれ、前記第２のビアと接続し、表面が前記第２の層間絶縁膜から露出している第２の配線と、が含まれる半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の層の高さと、前記第２の層の高さは同一である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２の層の第２の領域には、ＭＲＡＭが位置せず、
前記第１の層の上に形成された前記第２の層間絶縁膜と、
前記第２の層間絶縁膜に埋め込まれ、前記第１の配線と接続した第３のビアと、
前記第２の層間絶縁膜に埋め込まれ、前記第３のビアと接続した第３の配線と、が位置する半導体装置。
【請求項４】
請求項１から３のいずれか１項に記載の半導体装置において、
前記ＭＲＡＭを覆う保護膜をさらに有し、
前記保護膜は、ＳｉＮ膜、ＳｉＣＮ膜またはこれらを含む積層膜である半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記保護膜は、前記ＭＲＡＭの上面及び側面を覆う半導体装置。
【請求項６】
請求項３に従属する４または５に記載の半導体装置において、
前記保護膜は、前記第２の層の前記第２の領域に延在しており、前記第１の層と前記第２の層間絶縁膜の間に位置する半導体装置。
【請求項７】
請求項１から６のいずれか１項に記載の半導体装置において、
前記第１及び第２の配線の露出面は、メタルキャップ膜で覆われている半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１の配線を覆う前記メタルキャップ膜は、前記ＭＲＡＭの一部となる半導体装置。
【請求項９】
請求項１から８のいずれか１項に記載の半導体装置において、
前記第１及び第２の層間絶縁膜は、ＳｉＣＯＨからなる半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
ＳｉＣＯＨからなる前記第１及び第２の層間絶縁膜は、Ｃ／Ｓｉ比が１以上１０未満である半導体装置。
【請求項１１】
基板上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜に複数の第１のビア及び第１の配線を、前記第１の配線が露出するように埋め込むことで、第１の層を形成する第１工程と、
前記第１の層の上の第１の領域において、前記第１の配線の上に、互いに電気的に絶縁した少なくとも２つの第１の磁化固定層を形成する第２工程と、
前記２つの第１の磁化固定層と平面視で重なり、かつ、前記第１の磁化固定層と電気的に接続する磁化自由層、前記磁化自由層の上に位置する非磁性層、及び、前記非磁性層の上に位置する第２の磁化固定層を形成することで、ＭＲＡＭを完成させる第３工程と、
前記ＭＲＡＭを覆う第２の層間絶縁膜を形成する第４工程と、
前記第２の層間絶縁膜に、前記第２の磁化固定層と接続する第２のビア、及び、前記第２のビアと接続する第２の配線を埋め込む第５工程と、を有する半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第３工程の後、かつ、前記第４工程の前に、前記ＭＲＡＭを覆うように、ＳｉＮ膜、ＳｉＣＮ膜またはこれらを含む積層膜である保護膜を形成する工程をさらに有する半導体装置の製造方法。
【請求項１３】
請求項１１または１２に記載の半導体装置の製造方法において、
前記第４工程では、前記第１の層の上の第２の領域上に前記第２の層間絶縁膜を形成し、
前記第５工程では、前記第２のビア及び前記第２の配線の形成と同一処理により、前記第２の領域に、前記第１の配線と接続する第３のビア、及び、前記第３のビアと接続する第３の配線を、前記第２の層間絶縁膜に埋め込む半導体装置の製造方法。
【請求項１４】
請求項１１から１３のいずれか１項に記載の半導体装置の製造方法において、
前記第１及び第２の層間絶縁膜は、下記式（１）に示す環状有機シリカ構造を有する原料を用いて、プラズマ重合反応で形成する半導体装置の製造方法。
【化１】
0005695453.tif 000004
（１）
【請求項１５】
請求項１１から１４のいずれか１項に記載の半導体装置の製造方法において、
前記第１工程の後、かつ、前記第２工程の前に、前記ＭＲＡＭが形成されない領域に露出した前記第１の配線を覆うマスク膜を形成する工程を有する半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記マスク膜は、上から順に、ＳｉＮ膜又はＳｉＣＮ膜と、ＳｉＯ２膜と、ＳｉＣＮ膜とが積層した積層膜である半導体装置の製造方法。
【請求項１７】
請求項１から１０のいずれか１項に記載の半導体装置において、
前記第１の磁化固定層は、前記第１の配線の露出面に沿って延在するように設けられている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば特許文献１に、電流駆動磁壁移動現象を活用した磁気抵抗素子（ＭＲＡＭ：Magnetoresistive Random Access Memory）が開示されている。
【０００３】
図１２に、特許文献１に開示されているＭＲＡＭの構成を示す。当該ＭＲＡＭは、第１の磁化固定層５ａ及び５ｂ、第２の磁化固定層６、非磁性層４、磁化自由層より構成される。磁化自由層は、磁化固定部１ａ及び１ｂ、磁壁移動部３、および磁壁ピンサイト２ａ及び２ｂを備えている。第２の磁化固定層６は、磁壁移動部３の少なくとも一部とオーバーラップするように設けられている。磁化自由層、第１の磁化固定層５ａ及び５ｂ、第２の磁化固定層６は、いずれも強磁性体により構成され、矢印の向きで示す磁化を示す。すなわち、第１の磁化固定層５ａ及び５ｂは、互いに反平行となる固定磁化を有し、第２の磁化固定層６は、第１の磁化固定層５ａもしくは５ｂのいずれかと平行な固定磁化を有する。
【０００４】
また、磁化自由層の磁壁移動部３は電流書き込みに応じて磁化を任意に反転でき、情報の書き込みを担うことになる。磁化自由層の磁化固定部１ａ及び１ｂには、第１の磁化固定層５ａ及び５ｂが隣接して設けられており、これによって磁化固定部１ａ及び１ｂは互いに反平行の磁化を有する。
【０００５】
また、磁壁移動部の磁化の方向に応じて、磁壁ピンサイト２ａもしくは２ｂのいずれか一方に磁壁が形成される。磁壁ピンサイトは、磁界や電流が印加されていない場合に、磁壁を安定に固定する機能を持つ。尚、磁化自由層内磁壁ピンサイト２ａ及び２ｂは、特別な構造を設けなくても自然に磁壁を固定できることが理論上判明している。
【０００６】
特許文献２には、微細化集積化に適した磁気抵抗素子の構造が開示されている。
【０００７】
この磁気抵抗素子は、磁化方向が可変で、一端が開放された円筒状の第１の磁性体と、該第１の磁性体の円筒内に絶縁層を介して形成され、磁化方向が一方の周方向に固定された柱状の第２の磁性体とを備え、上記第１、第２の磁性体間にトンネル電流を流すことにより回転磁場を発生させて上記第１の磁性体の磁化方向を一方または他方の周方向に設定し、上記第２の磁性体の磁化方向に対する上記第１の磁性体の磁化方向による磁気抵抗変化を二値信号として利用するものである。
【０００８】
特許文献３には、磁気抵抗素子を有する磁気記憶装置およびその製造方法が開示されている。
【０００９】
具体的には、磁化固定層と、当該磁化固定層上に形成された非磁性スペーサ層と、当該非磁性スペーサ層上に形成された磁化自由層とを含む磁気抵抗効果素子において、磁化固定層の周縁部を除く素子領域においては、磁化固定層と磁化自由層とが非磁性スペーサ層を挟んで近接しており、磁化固定層の周縁部上においては、磁化固定層と磁化自由層とが離間している構造を開示している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】国際公開第２００９／００１７０６号
【特許文献２】特開２００３−１７４１４９号公報
【特許文献３】特開２００９−２２４４７７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、先端ＬＳＩ生産のＦｏｕｎｄｒｙ展開が加速しており、共通ロジックＩＰ（Intellectual Property）上で混載ＭＲＡＭを実現することが求められている。配線層中にＭＲＡＭを形成する場合、ＬＳＩの多層配線形成プロセスがＭＲＡＭの特性変動を引き起こさないこと、また、ＭＲＡＭの形成プロセスが多層配線の特性変動を引き起こさないことが必要となる。
【００１２】
ここで、図１３に、特許文献１に開示されている図を示す。当該図は、図１２に開示されているＭＲＡＭを多層配線層内に形成した一例を示している。具体的には、下層配線９上に形成されたコンタクト８の上に、ＭＲＡＭが形成されている。当該図に示す実施例の場合、ＭＲＡＭが導入されている層においてＭＲＡＭが位置しない領域にあるコンタクト７が、他の層のコンタクトに比べて高くなっている。すなわち、ＭＲＡＭの存在が、多層配線構造に影響している。
【００１３】
コンタクト７の高さが高いと、充填する金属材の埋め込みが困難になってくることに加えて、通常のロジックＩＰと配線の抵抗・容量パラメータが異なってくるため、設計環境構築が新たに必要になる等の問題が生じる。
【００１４】
特許文献２および３に記載の技術は、磁壁移動型の磁気抵抗素子とは異なる素子構造の磁気抵抗素子に関する。
【課題を解決するための手段】
【００１５】
本発明によれば、基板上に形成された多層配線層を有し、前記多層配線層に含まれる第１の層は、第１の層間絶縁膜と、前記第１の層間絶縁膜に埋め込まれた複数の第１のビアと、前記第１の層間絶縁膜に埋め込まれ、前記第１のビアと接続し、表面が前記第１の層間絶縁膜から露出している複数の第１の配線と、を含み、前記多層配線層に含まれ、前記第１の層の直上に位置する第２の層の第１の領域には、前記第１の配線に接し、互いに絶縁している少なくとも２つの第１の磁化固定層と、前記２つの第１の磁化固定層と平面視で重なり、かつ、前記第１の磁化固定層と接続している磁化自由層と、前記磁化自由層の上に位置する非磁性層と、前記非磁性層の上に位置する第２の磁化固定層と、を有するＭＲＡＭと、前記ＭＲＡＭを覆う第２の層間絶縁膜と、前記第２の層間絶縁膜に埋め込まれ、前記第２の磁化固定層と接続した第２のビアと、前記第２の層間絶縁膜に埋め込まれ、前記第２のビアと接続し、表面が前記第２の層間絶縁膜から露出している第２の配線と、が含まれる半導体装置が提供される。
【００１６】
また、本発明によれば、基板上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜に複数の第１のビア及び第１の配線を、前記第１の配線が露出するように埋め込むことで、第１の層を形成する第１工程と、前記第１の層の上の第１の領域において、前記第１の配線の上に、互いに電気的に絶縁した少なくとも２つの第１の磁化固定層を形成する第２工程と、前記２つの第１の磁化固定層と平面視で重なり、かつ、前記第１の磁化固定層と電気的に接続する磁化自由層、前記磁化自由層の上に位置する非磁性層、及び、前記非磁性層の上に位置する第２の磁化固定層を形成することで、ＭＲＡＭを完成させる第３工程と、前記ＭＲＡＭを覆う第２の層間絶縁膜を形成する第４工程と、前記第２の層間絶縁膜に、前記第２の磁化固定層と接続する第２のビア、及び、前記第２のビアと接続する第２の配線を埋め込む第５工程と、を有する半導体装置の製造方法が提供される。
【００１７】
本発明では、ＭＲＡＭを下層の配線に接して形成する。すなわち、本発明は、図１３に示す従来技術と違い、下層の配線とＭＲＡＭの間に、コンタクト（またはビア）が位置しない。このような本発明によれば、コンタクト（またはビア）を介さない分、ＭＲＡＭを形成した層の厚さを薄くすることができるので、当該層の高さを、ＭＲＡＭを形成されていない層の高さと同一にすることが可能となる。この場合、各層に形成された配線及びビアの高さも同一とすることができる。結果、多層配線層内に形成されるＭＲＡＭによって、ロジック側の多層配線構造が変化する不都合を回避できる。
【発明の効果】
【００１８】
本発明によれば、ロジック混載ＭＲＡＭにおいて、ＬＳＩの多層配線形成プロセスがＭＲＡＭの特性変動を引き起こす不都合、また、ＭＲＡＭの形成プロセスが多層配線の特性変動を引き起こす不都合を軽減することができる。
【図面の簡単な説明】
【００１９】
【図１】本実施形態の半導体装置の断面図の一例である。
【図２】本実施形態の半導体装置の断面図の一例である。
【図３】本実施形態の半導体装置の製造フロー図の一例である。
【図４】本実施形態の半導体装置の製造フロー図の一例である。
【図５】本実施形態の半導体装置の製造フロー図の一例である。
【図６】本実施形態の半導体装置の製造フロー図の一例である。
【図７】本実施形態の半導体装置の断面図の一例である。
【図８】本実施形態の半導体装置の製造フロー図の一例である。
【図９】本実施形態の半導体装置の作用効果を説明するための図である。
【図１０】本実施形態の半導体装置の作用効果を説明するための図である。
【図１１】磁場書込型ＭＲＡＭの模式図、及び、磁壁移動型ＭＲＡＭの模式図である。
【図１２】従来の半導体装置の断面図の一例である。
【図１３】従来の半導体装置の断面図の一例である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２１】
＜＜第１の実施形態＞＞
本発明者は、ＬＳＩの多層配線形成プロセスがＭＲＡＭの特性変動を引き起こさないこと、また、ＭＲＡＭの形成プロセスが多層配線の特性変動を引き起こさないことを満たすロジック混載ＭＲＡＭを実現するために考慮すべきポイントとして、以下の点を見出した。
【００２２】
（１）ロジックＩＰとデバイスパラメータを整合させること
すなわち、多層配線内に形成されるＭＲＡＭに起因して、ロジック側の多層配線構造、例えば配線層の高さ、配線及びビアの高さ、また、その材料構成が変化してはならない。
デバイスパラメータは、例えば配線層における抵抗や容量の値である。回路設計では、一般的に、デバイス側から提供されるデバイスパラメータを基に設計を行うことになるが、ビア深さが深くなった場合、上下配線間距離が変わるため、上下配線間の容量値や、ビア抵抗値への影響が懸念される。抵抗や容量がずれた場合には、信号のタイミングがずれることで回路動作に支障をきたす恐れがある。
【００２３】
（２）ＭＲＡＭへのバリア被覆の必要性
配線材であるＣｕやＢＥＯＬプロセス中の水分がＭＲＡＭ領域に拡散混入することに起因して、ＭＲＡＭの特性劣化が生じたり、ＭＲＡＭを構成する金属元素が拡散することによるロジック特性劣化が生じたりすることがある。そこで、本実施形態では、ＭＲＡＭをバリア被覆で覆うことで、当該不都合を解消する。当然、このバリア被覆によってロジック側の多層配線構造や材料構成が変化しないようにする必要がある。
【００２４】
以下、上記点を満たした本実施形態について説明する。
【００２５】
＜半導体装置の構成＞
図１に、本実施形態の半導体装置１００の断面図の一例を示す。図示する半導体装置１００は、ＣＭＯＳロジック領域（第２の領域）１０１と、ＭＲＡＭセル領域（第１の領域）１０２とを有する。この図は、配線層Ａ（第２の層）にＭＲＡＭ１０３を形成した例である。本実施形態においては、ＭＲＡＭ１０３を形成した配線層Ａの高さと、ＭＲＡＭ１０３を形成されていない配線層Ｂ（第１の層）の高さとが同一である。このため、ＣＭＯＳロジック領域１０１において、配線層Ａに形成された配線（第３の配線）１０４ａおよびビア（第３のビア）１０５ａの高さと、配線層Ｂに形成された配線（第１の配線）１０４ｂおよびビア（第１のビア）１０５ｂの高さとが同一である。ここでいう同一とは、製造マージンのばらつきの範囲以上の差がないことを意味する。当該前提は、以下も同様である。
【００２６】
次に、図２（Ａ）及び（Ｂ）に、配線層Ａ及び配線層Ｂの要部を抽出した断面拡大図を示す。図２（Ａ）はＭＲＡＭセル領域１０２、図２（Ｂ）はＣＭＯＳロジック領域１０１を示す。
【００２７】
図２（Ａ）に示すように、ＭＲＡＭセル領域１０２の配線層Ａには、配線層Ｂの配線１０４ｂに接し、互いに絶縁している少なくとも２つの第１の磁化固定層５０ａ及び５０ｂと、２つの第１の磁化固定層５０ａ及び５０ｂと平面視で重なり（例えば、第１の磁化固定層５０ａ及び５０ｂを内包し）、かつ、第１の磁化固定層５０ａ及び５０ｂと電気的に接続している磁化自由層１０と、磁化自由層１０の上に位置する非磁性層４０と、非磁性層の上に位置する第２の磁化固定層６０と、を含むＭＲＡＭが形成されている。そして、当該ＭＲＡＭの側面及び上面が保護膜７０で覆われている。第１磁化固定層５０ａ及び５０ｂと接する配線１０４ｂは、外部回路に接続されている。
【００２８】
第１の磁化固定層５０ａ及び５０ｂは、例えば、ＰｔとＣｏの合金、あるいはＰｔとＣｏを交互に積層した積層膜などを用いる。ここで用いる強磁性体は、これらに限定されるものではなく、縦方向に磁化を持たすことができる強磁性体であればよい。また、この強磁性体の最下層には、強磁性体材料の拡散防止を抑制するためのバリア膜として、Ｔａ又はＴｉを含む導電性膜５１ａ及び５１ｂを設けることが望ましい。当該バリア膜は、第１の磁化固定層の一部とみなすことができる。
【００２９】
磁化自由層１０は、例えば、ＣｏとＮｉの合金、あるいはＣｏとＮｉを交互に積層した膜などを用いる。ここで用いる強磁性体は、これらに限定されるものではなく、縦方向に磁化を持たすことができる強磁性体であればよい。また、磁化自由層１０と第１の磁化固定層５０ａ及び５０ｂとの間では、導電性を確保するとともに、第１の磁化固定層５０ａ及び５０ｂの磁化を磁化自由層１０と結合させるカップリング層（図示せず）を挿入する必要がある。このカップリング層は、Ｐｔ、Ｃｏ、Ｆｅ、Ｎｉ、Ｔａのうち、少なくとも２種類以上の元素を含む合金層、又はＣｏＮｉＢ、ＣｏＦｅＢ、ＣｏＦｅＺｒ、ＣｏＮｉＺｒ、ＮｉＦＢ、ＮｉＦｅＺｒ等の非晶質磁性体膜もしくは、これらの積層膜を用いる。
【００３０】
非磁性層４０は、絶縁体、半導体、金属などを用いることができるが、たとえばＭｇＯ、ＡｌＯなどの金属酸化物を用いることが好ましい。
【００３１】
第２の磁化固定層６０としては、例えば、Ｐｔ、Ｃｏ、Ｒｕの合金、あるいはＰｔ、Ｃｏ、Ｒｕを任意に積層した積層膜などを用いる。ここで用いる強磁性体は、これらに限定されるものではなく、縦方向に磁化を持たすことができる強磁性体であればよい。
【００３２】
保護膜７０は、ＳｉＮ、ＳｉＣＮ、またはこれらの積層膜である。保護膜７０は、図２（Ａ）に示すようにＭＲＡＭの側面及び上面を覆うのが望ましいが、ＭＲＡＭの側面及び上面の少なくとも一部を覆えば、一定の効果が得られる。
【００３３】
このような本実施形態のＭＲＡＭの構成は、特許文献１に記載のＭＲＡＭの構成と同様である。よって、本実施形態のＭＲＡＭの機能、作用、効果等の詳細な説明は省略する。
【００３４】
図２（Ｂ）に示すように、ＣＭＯＳロジック領域１０１において、配線層Ａに形成された配線１０４ａおよびビア１０５ａの高さと、配線層Ｂに形成された配線１０４ｂおよびビア１０５ｂの高さとは同一である。
【００３５】
＜半導体装置の製造方法＞
次に、上述のような本実施形態の半導体装置１００の製造方法の一例を、図３（Ａ）乃至（Ｆ）、図４（Ｇ）乃至（Ｌ）、図５（Ｍ）乃至（Ｐ）、図６（Ｑ）乃至（Ｓ）を用いて説明する。なお、これらの図は、本実施形態の半導体装置１００の製造フローを示す断面図であり、図中左側にＭＲＡＭセル領域１０２が形成され、図中右側にＣＭＯＳロジック領域１０１が形成される。
【００３６】
まず、図３（Ａ）に示すように、通常の多層配線形成（デュアルダマシン）プロセスを利用して、基板（図示せず）上に形成された第１の層間絶縁膜１０６の中に、ビア（第１のビア）１０５ｂ及び配線（第１の配線）１０４ｂを形成する。当該図は、第１の層間絶縁膜１０６に、ビア（第１のビア）１０５ｂ及び配線（第１の配線）１０４ｂとなるＣｕを埋め込んだ後、ＣＭＰにより平坦化した後の状態を示している。
【００３７】
次に、図３（Ｂ）に示すように、Ｃｕを埋め込まれた第１の層間絶縁膜１０６の表面に積層キャップ膜１０７を形成する。積層キャップ膜１０７は、例えば上から順にＳｉＮ（又はＳｉＣＮ）膜１０７ｃ／ＳｉＯ２膜１０７ｂ／ＳｉＣＮ膜１０７ａからなる。次いで、図３（Ｃ）に示すように、フォトリソグラフィーとドライエッチングによって、ＭＲＡＭセル領域１０２の積層キャップ膜１０７を除去し、ＭＲＡＭセル領域１０２に形成された配線（第１の配線）１０４ｂを露出させる。
【００３８】
次に、図３（Ｄ）に示すように、１つ目の第１の磁化固定層５０ａをスパッタリング法により基板全面に形成する。例えば、第１の磁化固定層５０ａとして、ＰｔとＣｏの合金、あるいはＰｔとＣｏを交互に積層した積層膜を形成する。
【００３９】
次に、図３（Ｅ）に示すように、第１の磁化固定層５０ａの上に、ＳｉＮ保護膜１０８、ＳｉＯ２ハードマスク１０９をこの順に形成し、その上に、第１の磁化固定層５０ａを残す部分を覆うレジストパターン１１０を形成する。その後、レジストパターン１１０をマスクとして、ＳｉＯ２ハードマスク１０９、ＳｉＮ保護膜１０８、及び、第１の磁化固定層５０ａをドライエッチングする。そして、レジストパターン１１０、及び、ドライエッチング後に残ったＳｉＯ２ハードマスク１０９を除去すると、図３（Ｆ）に示す状態が得られる。この際、ＣＭＯＳロジック領域１０１には、ＳｉＮ（又はＳｉＣＮ）膜１０７ｃ／ＳｉＯ２膜１０７ｂ／ＳｉＣＮ膜１０７ａからなる積層キャップ膜１０７が残っている。
【００４０】
次に、図４（Ｇ）に示すように、２つ目の第１の磁化固定層５０ｂをスパッタリング法により基板全面に形成する。例えば、第１の磁化固定層５０ｂとして、１つ目の第１の磁化固定層５０ａと同様に、ＰｔとＣｏの合金、あるいはＰｔとＣｏを交互に積層した積層膜を形成する。１つ目の第１の磁化固定層５０ａと最終的に磁化方向を真逆にするために、磁化保持力に差をもたせる必要があるが、膜厚、成膜条件を変える等により、磁化保持力に差を持たせることが可能である。
【００４１】
次に、図４（Ｈ）に示すように、第１の磁化固定層５０ｂの上に、ＳｉＮ保護膜１１１、ＳｉＯ２ハードマスク１１２をこの順に形成し、その上に、第１の磁化固定層５０ｂを残す部分を覆うレジストパターン１１３を形成する。その後、レジストパターン１１３をマスクとして、ＳｉＯ２ハードマスク１１２、ＳｉＮ保護膜１１１、及び、第１の磁化固定層５０ｂをドライエッチングする。そして、レジストパターン１１３、及び、ドライエッチング後に残ったＳｉＯ２ハードマスク１１２を除去すると、図４（Ｉ）に示す状態が得られる。この際、ＣＭＯＳロジック領域１０１には、ＳｉＮ（又はＳｉＣＮ）膜１０７ｃ／ＳｉＯ２膜１０７ｂ／ＳｉＣＮ膜１０７ａからなる積層キャップ膜１０７が残っている。
【００４２】
次に、図４（Ｉ）に示す状態の基板全面にＳｉＮとＳｉＯ２の積層膜１１４を形成した後、ＣＭＰとドライエッチングを行うことで、図４（Ｊ）に示すように、第１の磁化固定層５０ａ及び５０ｂを露出させる。この処理により、積層キャップ膜１０７のＳｉＮ（又はＳｉＣＮ）膜１０７ｃも除去される。なお、この際、表面に極薄のＳｉＮ膜を残してもよい。この場合、後続の磁化自由層形成前に、スパッタチャンバー内でＡｒスパッタ等により残った極薄のＳｉＮ膜を除去することができる。
【００４３】
次に、図４（Ｋ）に示すように、スパッタリング法により、磁化自由層１０、非磁性層（トンネルバリア層）４０、及び、第２の磁化固定層６０をこの順に基板全面に形成する。次いで、その上からＳｉＮ保護膜１１５、ＳｉＯ２ハードマスクをこの順に形成し、更にその上に、所望のレジストパターンを形成する。そして、当該レジストパターンをマスクとして、ＳｉＯ２ハードマスク、ＳｉＮ保護膜１１５、第２の磁化固定層６０、非磁性層（トンネルバリア層）４０、磁化自由層１０、及び、積層膜１１４をドライエッチングする。そして、レジストパターン、及び、ドライエッチング後に残ったＳｉＯ２ハードマスクを除去すると、図４（Ｌ）に示す状態が得られる。この際、ＣＭＯＳロジック領域１０１には、ＳｉＯ２膜１０７ｂ／ＳｉＣＮ膜１０７ａからなる積層キャップ膜１０７が残っている。
【００４４】
次に、図４（Ｌ）に示す状態の基板全面に、ＳｉＮ膜１１６及びＳｉＯ２膜１１７をこの順に形成した後、ＣＭＰにより平坦化することで、図５（Ｍ）の状態が得られる。その後、ＳｉＯ２膜１１７の上に、第２の磁化固定層６０を残す部分を覆うレジストパターンを形成する。次いで、当該レジストパターンをマスクとして、ＳｉＯ２膜１１７、ＳｉＮ膜１１６、ＳｉＮ保護膜１１５、第２の磁化固定層６０、及び、ＳｉＯ２膜１０７ｂをドライエッチングする。なお、ドライエッチングは、非磁性層（トンネルバリア層）４０でエッチングをストップし、磁化自由層１０が露出しないように調整される。そして、レジストパターン、及び、ドライエッチング後に残ったＳｉＯ２膜１１７を除去すると、図５（Ｎ）に示す状態が得られる。この際、ＣＭＯＳロジック領域１０１には、ＳｉＣＮ膜１０７ａからなる積層キャップ膜１０７が残っている。
【００４５】
次に、図５（Ｏ）に示すように、基板全面に例えばＳｉＣＮ膜からなる保護膜７０を形成後、その上に、第２の層間絶縁膜１１８を形成する。その後、ＣＭＰにより第２の層間絶縁膜１１８を平坦化すると、図５（Ｐ）に示す状態が得られる。なお、平坦化後の第２の層間絶縁膜１１８の厚さは、第１の層間絶縁膜１０６と同一になるように調整される。
【００４６】
次に、図６（Ｑ）及び（Ｒ）に示すように、第２の層間絶縁膜１１８の上にＳｉＯ２ハードマスク１１９を形成後、通常の配線加工プロセスに従って、ビア孔加工、配線溝加工を行う。ここでは、ビア孔を最初に加工するビアファースト加工プロセスの例を示したが、加工法はビアファーストに限定されるものではなく、配線溝パターンを最初に加工するトレンチファーストプロセスを用いることも可能である。
【００４７】
次に、バリアメタルとＣｕを配線溝及びビア孔に埋め込み、ＣＭＰによって余剰なＣｕとバリアメタルを除去することで、図６（Ｓ）に示すように、ＭＲＡＭが形成されたロジック整合配線層が形成される。当該工程によれば、ＭＲＡＭセル領域１０２において第２の磁化固定層６０と電気的に接続するビア（第２のビア）１０５ａ、及び、当該ビアと電気的に接続する配線（第２の配線）１０５ｂを形成できるほか、同一処理により、ＣＭＯＳロジック領域１０１において配線（第１の配線）１０４ｂと電気的に接続するビア（第３のビア）１０５ａ、及び、当該ビアと電気的に接続する配線（第３の配線）１０５ｂを形成することができる。
【００４８】
＜作用効果＞
本実施形態では、ＭＲＡＭを下層の配線に接して形成する。すなわち、本実施形態は、図１３に示す従来技術と違い、下層の配線とＭＲＡＭの間に、コンタクト８（またはビア）が位置しない。このような本実施形態によれば、コンタクト８（またはビア）を介さない分、ＭＲＡＭを形成した層の厚さを薄くすることができるので、当該層の高さを、ＭＲＡＭを形成されていない層の高さと同一にすることが可能となる。この場合、各層に形成された配線及びビアの高さも同一とすることができる。結果、多層配線層内に形成されるＭＲＡＭによって、ロジック側の多層配線構造が変化する不都合を回避できる。
【００４９】
通常ならば、ＭＲＡＭ素子形成時の下層の配線の腐食抑制等の理由から、下層の配線とＭＲＡＭの間にコンタクト８（またはビア）を介すると考えられる。なお、下層の配線とＭＲＡＭの間にコンタクト８（またはビア）が位置しない場合、下層配線表面のＣｕ腐食等の不都合が生じる可能性があるが、本実施形態では、積層キャップ膜１０７を用いることでロジック領域の下層配線表面を覆うようにして当該不都合を回避している。
【００５０】
また、本実施形態によれば、多層配線層内に形成されるＭＲＡＭによって、ロジック側の多層配線の材料構成が変化することもない。
【００５１】
また、本実施形態によれば、ＭＲＡＭの上面及び側面を耐水性、耐Ｃｕ拡散性を有するＳｉＣＮ、ＳｉＮ、またはこれらの積層構造からなる膜で覆っているので、ＭＲＡＭの安定性が向上する。
【００５２】
＜＜第２の実施形態＞＞
＜半導体装置の構成＞
図７（Ａ）及び（Ｂ）に、本実施形態の半導体装置の配線層Ａ及び配線層Ｂの要部を抽出した断面拡大図を示す。図７（Ａ）はＭＲＡＭセル領域、図７（Ｂ）はＣＭＯＳロジック領域を示す。
【００５３】
本実施形態の半導体装置は、配線１０４ａ及び１０４ｂの表面にメタルキャップ膜１２０及び１２１を有する点で、第１の実施形態と異なる。本実施形態の半導体装置のその他の構成は、第１の実施形態と同様である。
【００５４】
このような本実施形態の半導体装置によれば、配線１０４ｂと、第１の磁化固定層５０ａ及び５０ｂとの間に、メタルキャップ膜１２０が位置することとなる。メタルキャップ膜１２０は、例えば、Ｃｏを含有する膜、Ｗを含有する膜、又は、Ｒｕを含有する膜とすることができる。また、メタルキャップ膜１２０の厚さは、例えば５ｎｍとすることができる。なお、このメタルキャップ膜１２０は、第１の磁化固定層５０ａ及び５０ｂの一部として機能することができる。
【００５５】
＜半導体装置の製造方法＞
次に、上述のような本実施形態の半導体装置の製造方法の一例を、図８（Ａ）乃至（Ｃ）を用いて説明する。なお、これらの図は、本実施形態の半導体装置の製造フローを示す断面図であり、図中左側にＭＲＡＭセル領域１０２が形成され、図中右側にＣＭＯＳロジック領域１０１が形成される。
【００５６】
まず、図８（Ａ）に示すように、通常の多層配線形成（デュアルダマシン）プロセスにより、基板（図示せず）上に形成された第１の層間絶縁膜１０６中に、ビア１０５ｂ及び配線１０４ｂを形成する。当該図は、第１の層間絶縁膜１０６に、ビア１０５ｂ及び配線１０４ｂとなるＣｕを埋め込んだ後、ＣＭＰにより平坦化した後の状態を示している。次に、図８（Ｂ）に示すように、無電解めっき、又は選択ＣＶＤにより、メタルキャップ膜１２０を配線１０４ｂ上に選択的に形成する。
【００５７】
以降、第１の実施形態で説明した処理と同様の処理を行うことで、図８（Ｃ）に示す状態が得られる。その後、無電解めっき、又は選択ＣＶＤにより、配線１０４ａ上にメタルキャップ膜１２０（図示せず）を選択的に形成する。
【００５８】
＜作用効果＞
本実施形態によれば、第１の実施形態の作用効果に加えて、以下の作用効果を実現することができる。
【００５９】
（１）本実施形態によれば、ＭＲＡＭセル領域１０２の配線１０４ｂをドライエッチングにより露出する際に、配線１０４ｂの表面がメタルキャップ膜１２０で覆われているため、エッチングガスや、剥離液等による配線１０４ｂの腐食を抑制することができる。
【００６０】
（２）また、本実施形態によれば、配線１０４ａ及び１０４ｂ上にメタルキャップ膜１２０及び１２１を形成することで、配線１０４ａ及び１０４ｂのエレクトロマイグレーション（ＥＭ）耐性を大幅に向上させることができる。
【００６１】
図９は、ＥＭによるビア孔直下の銅含有配線の断線故障の累積故障確率を、メタルキャップ膜１２０及び１２１を使用しないリファレンス条件、及び、メタルキャップ膜１２０及び１２１を使用する条件各々について示した図である。図から分かるように、メタルキャップ膜１２０及び１２１を使用することで、ＥＭ耐性が約６０００倍向上することが分かる。
【００６２】
ＭＲＡＭにおいては、書き込み時の電流によってＥＭによる配線の断線が生じ、これによってＭＲＡＭへの書き込み回数が制限される可能性がある。本実施形態によれば、配線１０４ａ及び１０４ｂ上にメタルキャップ膜１２０及び１２１を形成することで、配線のＥＭ耐性を向上させ、結果、書き込み回数の制限を取り除くことができる。
【００６３】
（３）また、本実施形態によれば、配線１０４ａ及び１０４ｂのＥＭ耐性が大幅に向上し、書き込み電流による配線中ボイド形成を抑制でき、ＲＡＭ動作が可能となる。
【００６４】
図１０（Ａ）乃至（Ｃ）は、メタルキャップ膜１２０及び１２１をＭＲＡＭの書き込み配線に適用した際の効果を示す。図１１（Ａ）は磁場書込型の模式図を、図１１（Ｂ）は磁壁移動型の模式図を示している。磁場方向によってＭＴＪ（Magnetic Tunnel Junction）素子のスピン反転を行う磁場書込型では、磁壁移動型と比較してより大きな電流が必要となる。
【００６５】
図１０（Ａ）は磁場書込型を想定して、１ｍＡ、３０ｎｓｅｃの書込み電流を加えた場合の書込み配線でのＥＭ律速による書込み可能回数の動作温度依存性を、メタルキャップ有、メタルキャップ無各々について示す。図中、「リファレンス」がメタルキャップ無に対応するデータである。当該前提は図１０（Ｂ）及び（Ｃ）も同様である。
【００６６】
図１０（Ｂ）は磁壁移動型を想定して、０．２ｍＡ、４ｎｓｅｃの書込み電流を加えた場合の書込み可能回数の動作温度依存性をメタルキャップ有、メタルキャップ無各々について示す。図１０（Ｃ）は２１０℃での書き込み可能回数を、磁場書込型、磁壁移動型各々について示す。
【００６７】
図１０（Ａ）及び（Ｃ）から分かるように、書込み電流の大きい磁場書込型では、メタルキャップ未使用条件では、ＤＲＡＭの書込み回数１×Ｅ１６回を達成できない。しかし、メタルキャップを使用した場合には、図１０（Ａ）に示すように、ＤＲＡＭの書込み回数１×Ｅ１６回を達成できる。また、メタルキャップを使用した場合には、図１０（Ｃ）に示すように、２１０℃の高温環境においても、ＤＲＡＭの書込み回数１×Ｅ１６回を達成できる。
【００６８】
図１０（Ｂ）及び（Ｃ）から分かるように、磁壁移動型では、メタルキャップ未使用条件では、動作温度が１００℃付近を超えると、ＤＲＡＭの書込み回数１×Ｅ１６回を達成できない。しかし、メタルキャップを使用した場合には、図１０（Ｂ）に示すように、ＤＲＡＭの書込み回数１×Ｅ１６回を達成できる。また、メタルキャップを使用した場合には、図１０（Ｃ）に示すように、２１０℃の高温環境においても、ＤＲＡＭの書込み回数１×Ｅ１６回を達成できる。
【００６９】
このように、メタルキャップを書込み配線に適用することで、ＥＭ律速による書込み回数の制限が取り除かれ、２１０℃の高温においても、ＲＡＭ動作が可能となり、車載マイコン等、高温環境への応用が期待できる。
【００７０】
（４）また、本実施形態の半導体装置の製造方法によれば、配線プロセスの低温化に起因した不都合を軽減することができる。
【００７１】
すなわち、配線プロセスの低温化に伴う密度低下等に起因して層間絶縁膜が吸水しやすくなり、配線が腐食しやすくなる恐れがあるが、本実施形態によれば、メタルキャップの存在により、当該不都合を軽減することができる。
【００７２】
＜＜第３の実施形態＞＞
＜半導体装置の構成＞
本実施形態の半導体装置の構成は、層間絶縁膜がＳｉＯＣＨ膜であって、Ｃ／Ｓｉで表される組成比が１以上１０以下である点を除いて、第１の実施形態または第２の実施形態と同様である。
【００７３】
＜半導体装置の製造方法＞
本実施形態の半導体装置の製造方法は、層間絶縁膜を、下記式（１）に示す環状有機シリカ構造を有する原料を用いて、プラズマ重合反応で形成する点を除き、第１の実施形態または第２の実施形態と同様である。
【００７４】
【化１】
0005695453.tif 000002
（１）
【００７５】
＜作用効果＞
ｌｏｗ−ｋ絶縁層を形成する手段としては、絶縁層中に埋め込んだ物質を加熱により気化させ、絶縁層中に空孔を形成することでポーラス絶縁層を形成する手段が考えられる。しかし、かかる手段の場合、上記加熱に４００℃以上の温度が要求される。ＭＲＡＭの耐熱性は３５０℃以下となっていることから、当該手段を採用した場合、ＭＲＡＭの特性が劣化する恐れがある。
【００７６】
本実施形態の構成によれば、３００℃以下でｌｏｗ−ｋ絶縁層を形成することができるので、製造プロセスにおいて、ＭＲＡＭが３５０℃以上の温度下に晒される不都合、熱履歴による特性劣化等の不都合を抑制でき、結果、ＭＲＡＭの安定性が向上する。
【００７７】
また、本実施形態によれば、層間絶縁膜の平均空孔径が０．３ｎｍ以上０．７ｎｍ以下と微細になり、かつ、個々の空孔が独立した構造となりやすいので、層間絶縁膜中へのガス、水分、金属等の拡散が抑制される。このため、信頼性の高い多層配線及びＭＲＡＭが実現される。
【００７８】
また、本実施形態によれば、ＳｉＯＣＨ膜である層間絶縁膜のＣ／Ｓｉで表される組成比が１以上と、Ｃ濃度が高いので、プロセス中のプラズマ処理に対して高い耐性が実現され、配線の容量変動が少なく、安定した配線性能と歩留りを達成することが可能である。
以下参考形態の例を付記する。
１．  基板上に形成された多層配線層を有し、
前記多層配線層に含まれる第１の層は、
第１の層間絶縁膜と、
前記第１の層間絶縁膜に埋め込まれた複数の第１のビアと、
前記第１の層間絶縁膜に埋め込まれ、前記第１のビアと接続し、表面が前記第１の層間絶縁膜から露出している複数の第１の配線と、を含み、
前記多層配線層に含まれ、前記第１の層の直上に位置する第２の層の第１の領域には、
前記第１の配線に接し、互いに絶縁している少なくとも２つの第１の磁化固定層と、
前記２つの第１の磁化固定層と平面視で重なり、かつ、前記第１の磁化固定層と接続している磁化自由層と、
前記磁化自由層の上に位置する非磁性層と、
前記非磁性層の上に位置する第２の磁化固定層と、を有するＭＲＡＭ（Magnetoresistive Random Access Memory）と、
前記ＭＲＡＭを覆う第２の層間絶縁膜と、
前記第２の層間絶縁膜に埋め込まれ、前記第２の磁化固定層と接続した第２のビアと、
前記第２の層間絶縁膜に埋め込まれ、前記第２のビアと接続し、表面が前記第２の層間絶縁膜から露出している第２の配線と、が含まれる半導体装置。
２．  １に記載の半導体装置において、
前記第１の層の高さと、前記第２の層の高さは同一である半導体装置。
３．  １または２に記載の半導体装置において、
前記第２の層の第２の領域には、ＭＲＡＭが位置せず、
前記第１の層の上に形成された前記第２の層間絶縁膜と、
前記第２の層間絶縁膜に埋め込まれ、前記第１の配線と接続した第３のビアと、
前記第２の層間絶縁膜に埋め込まれ、前記第３のビアと接続した第３の配線と、が位置する半導体装置。
４．  １から３のいずれかに記載の半導体装置において、
前記ＭＲＡＭを覆う保護膜をさらに有し、
前記保護膜は、ＳｉＮ膜、ＳｉＣＮ膜またはこれらを含む積層膜である半導体装置。
５．  ４に記載の半導体装置において、
前記保護膜は、前記ＭＲＡＭの上面及び側面を覆う半導体装置。
６．  ３に従属する４または５に記載の半導体装置において、
前記保護膜は、前記第２の層の前記第２の領域に延在しており、前記第１の層と前記第２の層間絶縁膜の間に位置する半導体装置。
７．  １から６のいずれかに記載の半導体装置において、
前記第１及び第２の配線の露出面は、メタルキャップ膜で覆われている半導体装置。
８．  ７に記載の半導体装置において、
前記第１の配線を覆う前記メタルキャップ膜は、前記ＭＲＡＭの一部となる半導体装置。
９．  １から８のいずれかに記載の半導体装置において、
前記第１及び第２の層間絶縁膜は、ＳｉＣＯＨからなる半導体装置。
１０．  ９に記載の半導体装置において、
ＳｉＣＯＨからなる前記第１及び第２の層間絶縁膜は、Ｃ／Ｓｉ比が１以上１０未満である半導体装置。
１１．  基板上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜に複数の第１のビア及び第１の配線を、前記第１の配線が露出するように埋め込むことで、第１の層を形成する第１工程と、
前記第１の層の上の第１の領域において、前記第１の配線の上に、互いに電気的に絶縁した少なくとも２つの第１の磁化固定層を形成する第２工程と、
前記２つの第１の磁化固定層と平面視で重なり、かつ、前記第１の磁化固定層と電気的に接続する磁化自由層、前記磁化自由層の上に位置する非磁性層、及び、前記非磁性層の上に位置する第２の磁化固定層を形成することで、ＭＲＡＭを完成させる第３工程と、
前記ＭＲＡＭを覆う第２の層間絶縁膜を形成する第４工程と、
前記第２の層間絶縁膜に、前記第２の磁化固定層と接続する第２のビア、及び、前記第２のビアと接続する第２の配線を埋め込む第５工程と、を有する半導体装置の製造方法。
１２．  １１に記載の半導体装置の製造方法において、
前記第３工程の後、かつ、前記第４工程の前に、前記ＭＲＡＭを覆うように、ＳｉＮ膜、ＳｉＣＮ膜またはこれらを含む積層膜である保護膜を形成する工程をさらに有する半導体装置の製造方法。
１３．  １１または１２に記載の半導体装置の製造方法において、
前記第４工程では、前記第１の層の上の第２の領域上に前記第２の層間絶縁膜を形成し、
前記第５工程では、前記第２のビア及び前記第２の配線の形成と同一処理により、前記第２の領域に、前記第１の配線と接続する第３のビア、及び、前記第３のビアと接続する第３の配線を、前記第２の層間絶縁膜に埋め込む半導体装置の製造方法。
１４．  １１から１３のいずれかに記載の半導体装置の製造方法において、
前記第１及び第２の層間絶縁膜は、下記式（１）に示す環状有機シリカ構造を有する原料を用いて、プラズマ重合反応で形成する半導体装置の製造方法。
【化１】
0005695453.tif 000003
（１）
１５．  １１から１４のいずれかに記載の半導体装置の製造方法において、
前記第１工程の後、かつ、前記第２工程の前に、前記ＭＲＡＭが形成されない領域に露出した前記第１の配線を覆うマスク膜を形成する工程を有する半導体装置の製造方法。
１６．  １５に記載の半導体装置の製造方法において、
前記マスク膜は、上から順に、ＳｉＮ膜又はＳｉＣＮ膜と、ＳｉＯ２膜と、ＳｉＣＮ膜とが積層した積層膜である半導体装置の製造方法。
【符号の説明】
【００７９】
１０      磁化自由層
４０      非磁性層
５０ａ    第１の磁化固定層
５０ｂ    第１の磁化固定層
５１ａ    導電性膜
５１ｂ    導電性膜
６０      磁化固定層
７０      保護膜
１００    半導体装置
１０１    ＣＭＯＳロジック領域
１０２    ＭＲＡＭセル領域
１０３    ＭＲＡＭ
１０４ａ  配線
１０４ｂ  配線
１０５ａ  ビア
１０５ｂ  ビア
１０６    第１の層間絶縁膜
１０７    積層キャップ膜
１０７ａ  ＳｉＣＮ膜
１０７ｂ  ＳｉＯ２膜
１０７ｃ  ＳｉＮ（又はＳｉＣＮ）膜
１０８    ＳｉＮ保護膜
１０９    ＳｉＯ２ハードマスク
１１０    レジストパターン
１１１    ＳｉＮ保護膜
１１２    ＳｉＯ２ハードマスク
１１３    レジストパターン
１１４    積層膜
１１５    ＳｉＮ保護膜
１１６    ＳｉＮ膜
１１７    ＳｉＯ２膜
１１８    第２の層間絶縁膜
１１９    ＳｉＯ２ハードマスク
１２０    メタルキャップ膜
１２１    メタルキャップ膜
【図１】
0005695453.tif 000005
【図２】
0005695453.tif 000006
【図３】
0005695453.tif 000007
【図４】
0005695453.tif 000008
【図５】
0005695453.tif 000009
【図６】
0005695453.tif 000010
【図７】
0005695453.tif 000011
【図８】
0005695453.tif 000012
【図９】
0005695453.tif 000013
【図１０】
0005695453.tif 000014
【図１１】
0005695453.tif 000015
【図１２】
0005695453.tif 000016
【図１３】
0005695453.tif 000017