(57)【特許請求の範囲】
【請求項１】
画像形成信号を処理する方法であって、
画像形成アレイから画像形成データ及びクロック信号を受信するステップであって、前記クロック信号が前記画像形成データに関連し、行クロック信号又はフレームクロック信号を含む、ステップと、
前記画像形成データ及び前記関連するクロック信号を、前記関連するクロック信号に基づいた速度でメモリに記憶するステップと、
所定量のデータが前記メモリに記憶されるのに応答して、前記メモリから前記画像形成データ及び前記関連するクロック信号を転送するための要求を生成するステップと、
前記要求に応答して、前記メモリから前記画像形成データ及び前記関連するクロック信号を転送するステップと、
を含むことを特徴とする方法。
【請求項２】
前記要求を生成するステップは、前記メモリから画像形成データ及び前記関連するクロック信号をダウンロードするようにプロセッサを要請する割込み信号を生成するステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記メモリがＦＩＦＯメモリであることを特徴とする請求項１に記載の方法。
【請求項４】
ＦＩＦＯ限界信号、割込み可能信号及び出力バス幅信号を生成するステップを更に含むことを特徴とする請求項３に記載の方法。
【請求項５】
前記ＦＩＦＯメモリの読出し及び書込みに応答してＦＩＦＯカウンタを更新して、前記ＦＩＦＯメモリでデータのカウントを保持するステップを更に含むことを特徴とする請求項３に記載の方法。
【請求項６】
前記ＦＩＦＯカウンタのカウントをＦＩＦＯ限界と比較するステップと、
割込み可能信号が有効で、前記ＦＩＦＯカウンタのカウントが前記ＦＩＦＯ限界と所定の関係を有することに応答して、プロセッサに割込み信号を送信するステップと、
前記プロセッサからコマンドを受けることに応答して、前記メモリから前記画像形成データ及び前記関連するクロック信号を前記プロセッサに転送するステップと、
を更に含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記ＦＩＦＯカウンタのカウントをＦＩＦＯ限界と比較するステップと、  
前記ＦＩＦＯカウンタのカウントが前記ＦＩＦＯ限界と所定の関係を有することに応答して、バス仲裁ユニットにバス要求信号を送信するステップと、
前記バス仲裁ユニットから許可信号を受信することに応答して、前記メモリから出力バスへ前記画像形成データ及び前記関連するクロック信号を転送するステップと、
を更に含むことを特徴とする請求項５に記載の方法。
【請求項８】
前記記憶する速度よりも速い第２の速度で前記メモリから前記画像形成データ及び前記関連するクロック信号を転送するステップと、
を更に含むことを特徴とする請求項１に記載の方法。
【請求項９】
処理システムと関連する第２の速度で前記メモリから前記処理システムに前記画像形成データ及び前記関連するクロック信号を転送するステップと、
を更に含むことを特徴とする請求項１に記載の方法。
【請求項１０】
画像形成信号を処理する方法であって、
画像形成アレイから画像形成データ及びクロック信号を受信するステップであって、前記クロック信号が前記画像形成データに関連し、行クロック信号又はフレームクロック信号を含む、ステップと、
前記画像形成データ及び前記関連するクロック信号をＦＩＦＯメモリに記憶するステップと、
メモリの読出し及び書込みに応答してＦＩＦＯカウンタを更新し、前記ＦＩＦＯメモリで前記画像形成データのカウントを保持するステップと、
前記ＦＩＦＯカウンタのカウントをＦＩＦＯ限界と比較するステップと、
前記ＦＩＦＯカウンタのカウントが前記ＦＩＦＯ限界と所定の関係を有するのに応答して、出力バスへのアクセス許可をバス仲裁ユニットに要求するためのバス要求信号を生成するステップと、
前記バス仲裁ユニットからの許可信号を受信することに応答して、前記ＦＩＦＯメモリから前記画像形成データを前記出力バスへ転送するステップと、
を含むことを特徴とする方法。
【請求項１１】
ＦＩＦＯ限界信号及び出力バス幅信号を生成するステップを更に含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記画像形成アレイに関連するクロック信号に基づく第１の速度で、前記ＦＩＦＯメモリに前記画像形成データを記憶するステップと、
前記第１の速度より速い第２の速度で、前記ＦＩＦＯメモリから前記画像形成データを転送するステップと、
を更に含むことを特徴とする請求項１０に記載の方法。
【請求項１３】
画像形成信号を処理する方法であって、
画像形成アレイから画像形成データ及びクロック信号を受信するステップであって、前記クロック信号が前記画像形成データに関連し、行クロック信号又はフレームクロック信号を含む、ステップと、
前記画像形成データ及び前記関連するクロック信号をＦＩＦＯメモリに記憶するステップと、
メモリの読出し及び書込みに応答して、ＦＩＦＯカウンタを更新し前記ＦＩＦＯメモリの前記画像形成データのカウントを保持するステップと、
前記ＦＩＦＯカウンタのカウントをＦＩＦＯ限界と比較するステップと、
割込み可能信号が有効で、前記ＦＩＦＯカウンタのカウントが前記ＦＩＦＯ限界と所定の関係を有することに応答して、前記ＦＩＦＯメモリからプロセッサへ前記画像形成データの転送を要求するための割込み信号を生成するステップと、
前記割込み信号に応答して、前記ＦＩＦＯメモリから前記プロセッサへ前記画像形成データを転送するステップと、
を含むことを特徴とする方法。
【請求項１４】
ＦＩＦＯ限界信号、前記割込み可能信号及び出力バス幅信号を生成するステップを更に含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記画像形成データを転送するステップは、前記プロセッサからのコマンドの受信に応答して、前記ＦＩＦＯメモリから前記プロセッサへ前記画像形成データを転送することを含むことを特徴とする請求項１３に記載の方法。
【請求項１６】
前記画像形成アレイに関連する前記クロック信号に基づいた第１の速度で前記ＦＩＦＯメモリに前記画像形成データを記憶するステップと、
前記第１の速度よりも速い第２の速度で前記ＦＩＦＯメモリから前記画像形成データを転送するステップと、
を更に含むことを特徴とする請求項１３に記載の方法。
【請求項１７】
前記画像形成アレイに関連する第１の速度で前記ＦＩＦＯメモリに前記画像形成データを記憶するステップと、
前記プロセッサに関連する第２の速度で前記ＦＩＦＯメモリから前記プロセッサへ前記画像形成データを転送するステップと、
を更に含むことを特徴とする請求項１３に記載の方法。
【請求項１８】
前記画像形成データに関連するクロック信号を受信するステップであって、前記クロック信号が行クロック信号又はフレームクロック信号を含み、
前記クロック信号に基づいた第１の速度で前記ＦＩＦＯメモリに前記画像形成データ及び前記クロック信号を記憶するステップと、
前記第１の速度よりも速い第２の速度で前記ＦＩＦＯメモリから前記プロセッサへ前記画像形成データ及び前記クロック信号を転送するステップと、
を更に含むことを特徴とする請求項１３に記載の方法。
【請求項１９】
前記画像形成アレイに関連した第１の速度で前記ＦＩＦＯメモリに前記画像形成データを記憶するステップと、
プロセッサシステムに関連した第２の速度で、前記ＦＩＦＯメモリから前記プロセッサシステムへ前記画像形成データを転送するステップと、
を更に含むことを特徴とする請求項１０に記載の方法。
【請求項２０】
前記画像形成データに関連するクロック信号を受信するステップであって、前記クロック信号が行クロック信号又はフレームクロック信号を含み、
前記クロック信号に基づいた第１の速度で、前記ＦＩＦＯメモリに前記画像形成データ及び前記クロック信号を記憶するステップと、
前記第１の速度よりも速い第２の速度で、前記ＦＩＦＯメモリからプロセッサシステムへ前記画像形成データ及び前記クロック信号を転送するステップと、
を更に含むことを特徴とする請求項１０に記載の方法。
【請求項２１】
前記メモリに画像形成データ及び前記関連するクロック速度を記憶する速度よりも速い第２の速度で、前記メモリからプロセッサシステムへ前記画像形成データ及び前記関連するクロック信号を転送するステップを更に含むことを特徴とする請求項１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広く、集積された電子画像感知回路に関し、より詳細には、ＣＭＯＳ画像形成回路に関する。
【背景技術】
【０００２】
画像形成に用いられる集積回路（ＩＣ）技術は、その分野に大変革をもたらしている。半導体を用いることによって、画像を電気信号として表すことができる。今日では、電荷結合素子（ＣＣＤ）が最も重要な商用ＩＣ技術である。しかし、ＣＭＯＳ技術と比較した場合、ＣＭＯＳ画像形成デバイスを製造することには多くの利点がある。
【０００３】
ＣＭＯＳは、より安価な技術である。つまり、ＣＭＯＳは、より少ないマスク層を用い、商品量のより多い、より発達した製造技術である。ＣＣＤ技術は、その複雑性によって、製造量がより少なくなってしまう。ＣＣＤと比較して、ＣＭＯＳ技術を用いる際の主な利点の１つは、画像形成回路として同一の基体上に複数の画像処理要素を備えることができるという点である。
【０００４】
光学焦点面と一致する面を有するモノリシック半導体ＩＣ上には、行及び列のアレイ状に配列されたピクセルに、感光素子が用いられている。ＣＭＯＳ技術のピクセルの基本は、感光ダイオードである。活動ピクセル配列において、各ピクセルフォトダイオードは、増幅段階により、共用読出し構成要素からバッファリングされる。
【０００５】
既存の技術のＩＣ画像センサは、ビデオスタイルの出力を生成する。一例では、このようなセンサは、マスタクロック入力を受信する。このセンサは、データサンプル、ライン、及びこのマスタクロックからのクロックを得る。ピクセル、行、及び列に対応するこれらのクロックは、画像形成アレイのサンプリング速度を制御する。このようなセンサのピクセルデータは、サンプリングされる速度と同じ速度で出力される。また、得られたクロックも出力されて、データ出力を同期させる。この結果、ビデオフレームから成る同期されたピクセル輝度のストリームが生成される。
【０００６】
さらなる接合論理を用いなければ、この出力は、市販のマイクロプロセッサのデータインタフェースと適合しない。市販のマイクロプロセッサのデータインタフェースは、アドレス及び制御出力信号並びにデータ入力／出力信号から成る。この構成において、プロセッサは、様々なアドレスを表明することにより、メモリ内のデータのいずれの語にもランダムにアクセスすることができる。
【０００７】
このようなセンサ及びこのようなプロセッサに基づいた画像取得コンピュータシステムにおいて、センサクロック出力に応答するためにさらなるインタフェース回路を用いれば、ビデオ情報をサンプリングし、このビデオデータをプロセッサのメモリ空間において使用可能とすることができる。必要により、このインタフェース回路は、プロセッサへの割込み信号、及びいくつかのピクセルに対する十分なメモリ空間を備えていてもよい。
【０００８】
このようにさらなる回路を用いると、センサ及び処理要素を集積する単一基体であることの利益が減少してしまう。ＣＭＯＳ技術による最適なコスト利益には到達しない。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従って、システムプロセッサがアクセスすることによって画像形成データを直接的に受信することのできる画像形成アレイと共に集積可能な、インタフェースが必要とされている。
【課題を解決するための手段】
【００１０】
本発明は、画像形成アレイを有する画像センサとクロックジェネレータとからデータを受信し、このデータをプロセッサシステムへ転送する、インタフェースに関する。このインタフェースは、画像形成アレイデータ及びクロック信号を、該クロック信号により決定された速度で記憶する、メモリを備える。このメモリにおけるデータの量に応答して、信号ジェネレータが、前記プロセッサシステムへ伝送するための信号を生成し、また、回路が、前記プロセッサシステムにより決定された速度で、前記メモリからのデータの転送を制御する。前記メモリは、先入れ先出し（ＦＩＦＯ）バッファであってもよいし、アドレス可能メモリであってもよい。
【００１１】
前記信号ジェネレータは、前記プロセッサシステムへ伝送するための割込み信号を生成してもよいし、前記プロセッサシステムのバス仲裁ユニットへ伝送するためのバス要求信号を生成してもよい。データの転送を制御する前記回路は、前記プロセッサシステムからアドレス及びコマンド信号を受信するコマンドデコーダと、前記ＦＩＦＯバッファに対する構成データを記憶する構成レジスタと、前記ＦＩＦＯバッファの読出しを制御する読取り制御とを備えていてもよく、さらに、システムバスの制御を受信し、メモリからのデータ読出しに対するアドレスを送信する、バスコマンドユニットを備えていてもよい。
【００１２】
本発明の別の態様によれば、データバスを有する電子処理システムと共に用いるための集積された半導体画像形成回路は、感知ピクセルのアレイとアレイアドレスジェネレータとが１つのダイ上に集積された画像形成アレイセンサと、前記同一ダイ上に集積されたインタフェースとを備える。このインタフェースは、前記画像形成アレイセンサにより決定されたように前記画像形成アレイセンサからデータを受信し、且つ、前記電子処理システムにより決定されたように前記電子処理システムへデータを転送するように構成されている。このインタフェースは、画像形成アレイデータ及びアドレス信号を、前記画像形成アレイセンサにより決定された速度で記憶する、例えばＦＩＦＯバッファ又はアドレス可能メモリのようなメモリと、前記電子処理システムにより決定された速度で、前記メモリ手段から前記データバスへのデータの転送を制御する回路とを備えていてもよい。この画像形成回路は、前記同一ダイ上に集積され、且つ、データの転送を制御する前記回路に接続された、バス仲裁回路をさらに備えていてもよい。
【００１３】
本発明のさらなる態様によれば、データバスを有する電子処理システムと共に用いるための集積された半導体画像形成回路は、感知ピクセルの画像形成アレイと、入力ポートにおいて受信されたデータを記憶し、出力ポートを介して前記データバスへデータを出力するバッファと、選択されたピクセルから前記バッファの入力ポートへデータを転送する回路と、前記バッファにおけるデータの量を決定する回路と、前記バッファにおけるデータの量が所定レベルに達すると、前記電子処理システムに警告を発する回路と、前記電子処理システムに応答して、前記バッファの出力ポートを介して行われる記憶されたデータの転送を制御するように構成されたコントローラとを備えていてもよい。
【００１４】
本発明の別の態様によれば、データバス及びシステムアドレス／制御バスを有する電子処理システムと共に用いるための集積された半導体画像形成回路は、感知ピクセルの画像形成アレイと、入力ポートにおいて受信されたデータを記憶し、出力ポートを介して前記データバスへデータを出力するバッファと、選択されたピクセルから前記バッファの入力ポートへデータを転送する回路と、前記バッファにおけるデータの量を決定する回路と、前記バッファにおけるデータの量が所定レベルに達すると、前記データバスの制御を探索し、前記データバスの可用性に応答して、前記バッファの出力ポートを介して行われる記憶されたデータの転送を制御するように構成された、コントローラとを備えていてもよい。この集積された半導体画像形成回路は、データバス制御要求を受信し、要求に応答してデータバス制御を送信する、バス仲裁ユニットをさらに備えていてもよく、バス制御を受信する前記コントローラは、行先アドレスを記憶且つ増分するレジスタと、前記行先アドレスを表明し、前記システムアドレス／制御バス上に制御を書き込む回路とを備えていてもよい。
【００１５】
本発明のさらなる態様によれば、データバスを有する電子処理システムと共に用いるための集積された半導体画像形成回路は、感知ピクセルの画像形成アレイと、行及び列において配列された複数のメモリセルを有しており、入力ポートにおいて受信されたデータを記憶し、出力ポートを介して前記データバスへデータを出力するアドレス可能メモリと、選択されたピクセルから、前記メモリの入力ポートを介して、選択されたメモリセルへデータを転送する回路と、前記メモリにおけるデータの量を決定する回路と、前記メモリにおけるデータの量が所定レベルに達すると、前記電子処理システムに警告を発する回路と、前記電子処理システムに応答して、前記メモリの出力ポートを介して行われる記憶されたデータの転送を制御するように構成された、コントローラとを備えていてもよい。
【００１６】
本発明の別の態様によれば、データバス及びシステムアドレス／制御バスを有する電子処理システムと共に用いるための集積された半導体画像形成回路は、感知ピクセルの画像形成アレイと、行及び列において配列された複数のメモリセルを有しており、入力ポートにおいて受信されたデータを記憶し、出力ポートを介して前記データバスへデータを出力するアドレス可能メモリと、選択されたピクセルから、前記メモリの入力ポートを介して、選択されたメモリセルへデータを転送する回路と、前記メモリにおけるデータの量を決定する回路と、前記メモリにおけるデータの量が所定レベルに達すると、前記データバスの制御を探索し、前記データバスの可用性に応答して、前記メモリの出力ポートを介して行われる記憶されたデータの転送を制御するように構成された、コントローラとを備えていてもよい。この集積された半導体画像形成回路は、データバス制御要求を受信し、要求に応答してデータバス制御を送信する、バス仲裁ユニットをさらに備えていてもよく、バス制御を受信する前記コントローラは、行先アドレスを記憶且つ増分するレジスタと、前記行先アドレスを表明し、前記システムアドレス／制御バス上に制御を書き込む回路とを備えていてもよい。
【００１７】
本発明の他の態様及び利点、並びに本発明の様々な実施の形態の構造及び動作は、添付の図面と関連させて以下の本発明の説明を再検討すれば、通常の当業者には明らかとなるであろう。
【図面の簡単な説明】
【００１８】
【図１】画像形成アレイセンサを用いるコンピュータシステムのブロック図である。
【図２】本発明のインタフェースを備える画像形成アレイセンサのブロック図である。
【図３】ピクセル画像形成アレイ及びアクセスのブロック図である。
【図４】ビデオクロック及びアレイアドレスジェネレータのブロック図である。
【図５】ＦＩＦＯバッファのブロック図である。
【図６】画像形成アレイセンサを用いるバス仲裁を備えたコンピュータシステムのブロック図である。
【図７】バス仲裁回路を有するインタフェースを備えた、画像形成アレイセンサのブロック図である。
【図８】アドレス可能メモリを有するインタフェースを備えた、画像形成アレイセンサのブロック図である。
【発明を実施するための形態】
【００１９】
本発明を、添付の図面に関して説明する。
図１に示された画像形成コンピュータシステムは、中央処理装置（ＣＰＵ）１０、他のメモリ及びシステム構成要素１１、画像形成アレイセンサ１２、本発明によるインタフェース１３、並びに、ビデオクロックジェネレータ１４を備える。ＣＰＵ１０、構成要素１１、及びインタフェース１３は全て、システムデータバス１５にアクセスし、システム制御及びアドレスバス１６を介してＣＰＵ１１により制御される。クロックジェネレータ１４は、ピクセルクロック信号ＣＰを画像形成アレイセンサ１２へ送信する。さらにインタフェース１３は、割込みバス１７を介してＣＰＵ１０へ接続されており、この割込みバス１７によって、データがＣＰＵ１０にアップロード可能である、という信号がＣＰＵ１０に送信される。
【００２０】
本発明によれば、インタフェース１３は、画像形成アレイセンサ１２からのデータ及びクロック信号を記憶して、ＣＰＵ１０を他の処理のために解放する。さらに、インタフェース１３を画像形成アレイセンサ１２と同一のダイ上に集積することによって、ＣＭＯＳ技術の経済的及び商業的利益を完全に得ることができる。
【００２１】
インタフェース１３の実施の形態が、図２にブロック図として示されている。画像形成アレイセンサ１２は、画像形成アレイ２１を備えており、この画像形成アレイ２１は、さらに図３に関して説明されるように、アクセス制御された活動感光ピクセルのアレイである。さらに画像形成アレイ２１は、アレイアドレスジェネレータ２２を備えており、このアレイアドレスジェネレータ２２は、さらに図４に関して説明されるように、列アドレスＡＣ、行アドレスＡＲ、行クロックＣＲ、及びフレームクロックＣＦを生成する。
【００２２】
図３を参照すると、ピクセル３３のアレイ３０は、行３１及び列３２で構成されている。各ピクセル３３は、行３１と列３２との交点に位置する。行制御ライン３４は、ピクセル３３の行３１にアクセスする。この行ライン３４は、行アドレス信号ＡＲに応答して、行ドライバ３５により駆動される。選択された各ピクセル３３は、アクセスされると、各自の列データライン３６上にデータを表明する。このライン３６上のデータは、ユニット３７における列増幅器及び第２段階増幅器により増幅される。さらにユニット３７は、列アドレスＡＣによって決定された列３２を選択し、このユニット３７から、アレイデータＤＡがアレイ出力３８上に送られる。
【００２３】
図４を参照すると、アレイアドレスジェネレータ２２がより詳細に示されている。列アドレスＡＣは列カウンタ４１によって生成され、この列カウンタ４１はビデオシステムクロックＣＰによって増分される。列カウンタ４１によって生成される連続アドレスの最大数は、画像形成アレイ２１における列の数に依って決まるが、列カウンタ４１によって生成される連続アドレスの実際の数は、列境界信号ＢＣによって決定され、この列境界信号ＢＣは、後述するようにＣＰＵ１０によって制御される。行クロックＣＲは、列カウンタ４１のオーバーフローにより生成される。行カウンタ４２は、行クロック信号ＣＲ及び行境界信号ＢＲに基づいて、行アドレス信号ＡＲを生成する。行カウンタ４２によって生成される連続アドレスの最大数は、画像形成アレイ２１における行の数に依って決まるが、行カウンタ４２によって生成される連続アドレスの実際の数は、行境界信号ＢＲによって決定され、この行境界信号ＢＲは、後述するようにＣＰＵ１０によって制御される。行クロックＣＲも、アレイアドレスジェネレータ２２からの出力４３に加えられる。行カウンタ４２は、カウントオーバーフローに基づいて、フレーム信号ＣＦも生成する。
【００２４】
再度図２を参照すると、インタフェース１３は、メモリ４４、及びこのメモリ４４を支援するのに必要なデバイス４５〜４９を備える。この特定の実施の形態においては、メモリ４４は、先入れ先出し（ＦＩＦＯ）バッファメモリである。ＦＩＦＯバッファ４４は、画像形成アレイからアレイデータＤＡを、ビデオクロックジェネレータ１４からクロック信号ＣＰを、アレイアドレスジェネレータ２２からクロック信号ＣＲ及びＣＦを受信する。ＦＩＦＯバッファ４４については、図５により詳細に示されている。画像形成アレイ２１出力ＤＡ、行クロックＣＲ、及びフレームクロックＣＦは、単一バス５１上にまとめられて、バッファ４４に記憶される。ＦＩＦＯバッファ４４の記憶要素は、シフトレジスタシリーズ５３として配列された複数のレジスタ５２である。有効出力の総数は記憶及びアクセスの差速に依って変動し得るので、バス５１は各レジスタ５２に接続されている。増分／減分カウンタ５４を用いて、ＦＩＦＯバッファ４４への書込み発生及びＦＩＦＯバッファ４４からの読取り発生がカウントされる。カウンタ５４は、ピクセルクロックＣＰ及びＦＩＦＯ読取り信号ＳＲにアクセスする。ＦＩＦＯカウンタ５４出力ＳＣは、バッファ出力５５及びレジスタアドレスデコーダ５６に適用される。このデコーダは、適切なレジスタ書込み信号をいつライン５７上に表明すればよいかを決定するのに、カウンタ出力ＳＣ及びピクセルクロックＣＰを用いる。読取り信号ＳＲはシフトレジスタ５２に接続されており、この読取り信号ＳＲの値に依っていくつかのレジスタによりレジスタをシフトする。この作業中に、バッファの端からこれと同数のレジスタが、システムデータバス１５上にデータＤＩを表明する。
【００２５】
ＦＩＦＯバッファには基本的に３種類あり、本発明に関してはいずれを用いてもよい。１種類目のバッファ４４は図５に示されているものであり、このバッファにおいては、記憶されたデータは、バッファレジスタシリーズ５３の右端にある最初のレジスタ５３から取り出され、また、バス５１からのデータは、バッファレジスタシリーズ５３の左端から最後の使用可能なシフトレジスタ５２へ書き込まれる。２種類目のバッファは、データが、バッファレジスタシリーズの左端にある最初のレジスタへ書き込まれ、また、データが、バッファレジスタシリーズの右端から見て、シリーズにおいてデータを有する最初のレジスタから取り出されるものである。３種類目のバッファは、データバスからのデータが、バッファレジスタシリーズの左端から見て、最後の使用可能なシフトレジスタへ書き込まれ、また、データが、バッファレジスタシリーズの右端から見て、シリーズにおいてデータを有する最初のレジスタから取り出されるものである。これら３種類のいずれの場合においても、データは、バッファに入力される順序と同じ順序で、バッファから取り出される。
【００２６】
再度図２を参照すると、インタフェース１３は、ＦＩＦＯバッファ４４を支援するためのデバイス４５〜４９を備える。これらデバイスは、チップコマンドデコーダ４５、ＦＩＦＯ構成レジスタ４６、ＦＩＦＯ読取り制御、割込みジェネレータ４８、及びアレイレジスタ４９から成る。
【００２７】
ＣＰＵ１０は、システムアドレス及びコマンドバス１６におけるアドレスと共に、必要な読取り若しくは書込みコマンドを表明することにより、チップコマンドデコーダ４５を介して、レジスタ４６及び４９並びにＦＩＦＯバッファ４４にアクセスする。コマンドデコーダ４５は、アドレス指定されているバッファ又はレジスタであればいずれも識別して、ＦＩＦＯ読取り制御４７ライン５６、ＦＩＦＯ構成レジスタ４６コマンドバス５７、又はアレイレジスタ４９コマンドバス５８における、必要な読取り若しくは書込み信号を表明する。ライン５６における信号によって、ＦＩＦＯ読取り制御４７は、出力バス幅信号ＳBWに応答して、ＦＩＦＯ読取り信号ＳＲを生成することができる。ＦＩＦＯ４４出力バス幅レジスタを変更すれば、８ビット又は３２ビットというような、様々なシステムバス構成に対して適応することができる。
【００２８】
ＦＩＦＯ構成レジスタ４６は、ＦＩＦＯ出力バス幅レジスタ、ＦＩＦＯ限界値レジスタ、ＦＩＦＯ割込みマスクレジスタ、及びＦＩＦＯ割込みレジスタを備える。これらのレジスタは全て、システムデータバス１５に接続されており、ＦＩＦＯ割込みレジスタ以外は、読取り／書込み可能である。このＦＩＦＯ割込みレジスタは、読取り専用であって、割込みジェネレータからの値を信号ＳＩとして決定する。これらのレジスタの読取り及び書込みは、ＦＩＦＯレジスタコマンドバス５７によって制御される。ＦＩＦＯ構成レジスタの出力には、ＦＩＦＯ限界レジスタからのＦＩＦＯ限界信号ＳＬ、ＦＩＦＯ割込みマスクレジスタからの割込み可能信号ＳＥ、及び、ＦＩＦＯ出力バス幅レジスタからの出力バス幅信号ＳBWが含まれる。
【００２９】
割込みジェネレータ４８は、ＦＩＦＯカウンタ出力ＳＣとＦＩＦＯ限界ＳＬとを比較する。ＳＣ≧ＳＬであり、且つ割込み可能信号ＳＥが有効である場合には、ジェネレータ４８は、割込みバス１７を介してＣＰＵ１０に割込み信号ＳＩを表明する。ＣＰＵ１０への割込みとして割込み信号ＳＩを用いると、プロセッサは多重タスク可能となる。プロセッサは、割込みが表明されるとバッファ４４アンロード作業を行い、それ以外の時には他のプログラムされたタスクを実行する。
【００３０】
アレイレジスタ４９へのアクセスは、アレイレジスタコマンドバス５８によって制御される。データは、システムデータバス１５により交換される。レジスタ４９の内容は、画像形成アレイ２１において用いられる行及び列の数を画定する。この情報は、行境界信号ＢＲ及び列境界信号ＢＣによって、アレイアドレスジェネレータ２２に通信される。
【００３１】
上記のインタフェース１３は、その記憶容量の限界に近い量のデータを有すると、割込み信号ＳＩを介してＣＰＵ１０に信号を送信する。するとＣＰＵは、そのデータをシステムバス１５上にダウンロードさせることによって応答する。ＣＰＵにとって重要なことは、画像形成アレイ２１がデータを生成することができる速さよりも速く、インタフェースに応答することである。さらに、ＣＰＵ１０が割込み信号ＳＩに対して応答するのに必要とする時間の間、データはバッファ４４に記憶されているので、ＦＩＦＯバッファ４４のサイズは、ＣＰＵ１０の待ち時間によっても決まる。ＣＰＵ１０が割込みに対して応答しダウンロードされたデータを受け入れることができる速さが速いほど、バッファ４４を小さくすることができ、画像形成アレイ２１と共に１つのダイ上に集積する場合に必要とされる空間が小さくなる。しかし、実時間制御アプリケーションにおいては、インタフェース１３とＣＰＵ１０とを調和させて、画像形成アレイ２１によって走査された全フレームからのデータが適切且つ完全にＣＰＵ１０に転送されるようにすることが重要である。全フレームを取得する必要のないカメラタイプのアプリケーションにおいては、この条件はいくらか緩和されるであろう。
【００３２】
図６に示されているような本発明のさらなる実施の形態においては、インタフェース７３は、バス仲裁ユニット６１を介して、ＣＰＵ１０及び他のシステム構成要素と対話する。この場合インタフェース７３は、割込み信号ＳIをＣＰＵ１０に送信するのではなく、バス要求信号ＳBRをバス仲裁ユニット６１に送信し、データをダウンロードするのにバス１５が使用可能である場合には、仲裁承認信号ＳAAを受信する。図６に示されているように、その他のユニット、つまりＣＰＵ１０及びシステムにおける構成要素１１は、各自の仲裁要求ライン６２及び仲裁承認ライン６３を有する。バス仲裁ユニット６１は、バス１５に対する要求を全て受信し、現在のバスマスタとして承認される１つのユニットを選択する。
【００３３】
インタフェース７３をバス仲裁システムと適合させるのに必要とされる、インタフェース７３において必要な構成要素が図７に示されている。バス要求ジェネレータ６４は、図２に示された割込みジェネレータ４８と同様に機能する。バス要求信号ＳBRが、割込みＳＩと同様に生成される。ＳＣ≧ＳＬであり、且つバス要求可能信号ＳBEが有効である場合には、ジェネレータ６４は、バス仲裁ユニット６１にバス要求信号ＳBRを表明する。
【００３４】
仲裁承認信号ＳAAは、インタフェース７３がバス１５のコマンドを表明してもよい、ということをインタフェース７３に通知する。仲裁承認信号ＳAAは、チップコマンドデコーダ４５及びバスコマンドユニット６５に送信される。仲裁承認信号ＳAAは、インタフェースがバス１５を制御する間、コマンドデコーダ４５を非活動化する。仲裁承認信号ＳAAを受信すると、バスコマンドユニット６５は、要求出力アドレス信号ＳARを介して出力アドレスユニット６６を活動化し、出力アドレス信号ＳANにおける次のアドレスを出力アドレスユニット６６から受信する。このアドレスは、システムアドレス及び制御ライン１６上に送り出される。同時に、バスコマンドユニット６５は、ＦＩＦＯ読取り制御４７ライン６７上に必要な読取り若しくは書込み信号を表明する。
【００３５】
このアドレスは、ＣＰＵ１０における位置を表してもよいが、この構造の１つの利点は、このアドレスを、例えばメモリのようなシステム構成要素１１の１つにおける位置に対応させることによって、ＣＰＵ１０が転送を行うのを妨げることなく、このデータをＣＰＵ１０によって処理するために、データをシステムに記憶するようにしてもよい、という点である。出力アドレスユニット６６は、このアドレスを記録且つ更新するために、レジスタ及び増分回路を備える。出力アドレスユニット６６におけるアドレスは、コマンドデコーダ４５を介するシステム制御及びアドレスバス１６上におけるＣＰＵ１０からの信号の制御下において、バス１５を介してアドレスレジスタに転送される。
【００３６】
前述したように、画像形成アレイセンサ１２とインタフェースとは、１つのダイ上に集積してもよい。しかし、さらに、バス仲裁ユニット６１を同一のダイ上に集積してもよく、そうすると、ライン６２におけるバス仲裁要求信号及びライン６３におけるバス仲裁承認信号は、集積ユニットの外部信号となる。
【００３７】
本発明のさらなる実施の形態において、インタフェース８３におけるメモリは、図８に示されているようなアドレス可能メモリ８１であってもよい。画像形成アレイ２１からメモリ８１に書き込みをするために、行クロックＣＲは行アドレスとしての機能を果たし、また、フレームクロックＣFは列アドレスとしての機能を果たす。ビデオシステムクロックＣＰは、書込みクロックとしての機能を果たす。従って、メモリ８１は、画像形成アレイ２１と同じ速度で、また、画像形成アレイ２１と同じアレイ順序で、画像形成アレイ出力ＤＡを記録する。
【００３８】
読み取りのために、読取り制御信号ＳＲは、必要なアドレス情報、バス幅情報、及び読取り制御タイミングを提供する。メモリ読取り制御８２は、メモリ構成レジスタ８４から出力バス幅信号ＳBWを介して、また、コマンドデコーダ４５から読取り可能及び読取りアドレスバス１６並びにライン８５を介して、これらの情報を得る。メモリ構成レジスタ８４は、ＦＩＦＯ構成レジスタ４６と同一のものである。このメモリ８１も、カウンタ５４と同種の増分／減分カウンタを備えて、割込みジェネレータ４８とインタフェースする。さらに、このインタフェース８３は、図７に関して述べたようにインタフェース７３を適応させたのと同様に、バス仲裁ユニット６１と共に使用できるようにしてもよい。
【００３９】
インタフェース８３においてアドレス可能メモリ８１を用いても、ＦＩＦＯメモリを小型化、単純化、及び低コスト化させることはないが、メモリがアドレス可能であるということによって、通常、メモリ８１は、走査毎にリフレッシュされる１つのフレームを保持するのに対し、ＣＰＵが、処理する各フレームの一部又はパターンを選択することができる。
【００４０】
本発明を、現在最も実用的且つ好適であると考えられる実施の形態に応じて説明してきたが、本発明は、この開示された実施の形態に限定されない、ということは理解されなければならない。特許請求の範囲に定義された本発明の趣旨及び範囲から逸脱しなければ、様々な改造物並びに同等な構造及び機能を生成してもよい、ということは通常の当業者には理解されるであろう。従って、このような改造物並びに同等な構造及び機能を全て含むように、特許請求の範囲に定義された発明を、考えられ得る最も広い解釈としなければならない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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