(57)【特許請求の範囲】
【請求項１】
第１のビット線と、第２のビット線と、４以上のワード線と、第１のセルと、第２のセルと、を有し、
前記第１のセルは、前記第２のセルと隣接して設けられ、
前記第１セルは、２以上のメモリセルと、第１のサブビット線と、第１の選択トランジスタと、第２の選択トランジスタと、第１の増幅回路と、を有し、
前記第２のセルは、２以上のメモリセルと、第２のサブビット線と、第３の選択トランジスタと、第４の選択トランジスタと、第２の増幅回路と、を有し、
前記第１の選択トランジスタのドレインは、前記第１のビット線と電気的に接続され、
前記第３の選択トランジスタのドレインは、前記第２のビット線と電気的に接続され、
前記第１の選択トランジスタのソースと、前記第２の増幅回路の第１の端子とは、前記第１のサブビット線と電気的に接続され、
前記第３の選択トランジスタのソースと、前記第１の増幅回路の第１の端子とは、前記第２のサブビット線と電気的に接続され、
前記第１の増幅回路の第２の端子は、前記第２の選択トランジスタのソースと電気的に接続され、
前記第２の増幅回路の第２の端子は、前記第４の選択トランジスタのソースと電気的に接続され、
前記第１の増幅回路の第３の端子は、前記第１のビット線と電気的に接続され、
前記第２の増幅回路の第３の端子は、前記第２のビット線と電気的に接続され、
前記第１のセル及び前記第２のセルの各々において、前記メモリセルは、１以上のトランジスタと１以上の容量素子を有し、
前記容量素子の容量は、１ｆＦ以下であり、
前記メモリセルのトランジスタの一のゲートは、前記ワード線の一と電気的に接続され、
前記メモリセルのトランジスタの一のソースは、前記容量素子の電極の一と電気的に接続され、
前記第１のセルにおいて、前記メモリセルのトランジスタの一のドレインは、前記第１のサブビット線と電気的に接続され、
前記第２のセルにおいて、前記メモリセルのトランジスタの一のドレインは、前記第２のサブビット線と電気的に接続されることを特徴とする半導体メモリ装置。
【請求項２】
請求項１において、
前記第１乃至前記第４の選択トランジスタと、前記メモリセルが有するトランジスタとは、異なる層に設けられていることを特徴とする半導体メモリ装置。
【請求項３】
請求項１又は２において、
前記第１乃至前記第４の選択トランジスタに用いられる半導体と、前記メモリセルが有するトランジスタに用いられる半導体とは、異なる材料であることを特徴とする半導体メモリ装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１のセル及び前記第２のセルの各々は、４乃至６４のメモリセルを有することを特徴とする半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いたメモリ装置に関する。
【背景技術】
【０００２】
最初に、本明細書で用いる用語について簡単に説明する。まず、トランジスタのソースとドレインについては、本明細書においては、一方をドレインと呼ぶとき他方をソースとする。すなわち、電位の高低によって、それらを区別しない。したがって、本明細書において、ソースとされている部分をドレインと読み替えることもできる。
【０００３】
さらに、本明細書においては、「接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在している場合だけのこともある。例えば、絶縁ゲート型電界効果トランジスタ（以下、単にトランジスタ、という）の回路では、一本の配線が複数のトランジスタのゲートを兼ねている場合もある。その場合、回路図では、一本の配線からゲートに何本もの分岐が生じるように書かれることもある。本明細書では、そのような場合でも、「配線がゲートに接続する」という表現を用いることがある。
【０００４】
なお、本明細書では、マトリクスにおいて特定の行や列、位置を扱う場合には、符号に座標を示す記号をつけて、例えば、「第１の選択トランジスタＳＴｒ１＿ｎ＿ｍ」、「ビット線ＭＢＬ＿ｍ」、「サブビット線ＳＢＬ＿ｎ＿ｍ」というように表記するが、特に、行や列、位置を特定しない場合や集合的に扱う場合、あるいはどの位置にあるか明らかである場合には、「第１の選択トランジスタＳＴｒ１」、「ビット線ＭＢＬ」、「サブビット線ＳＢＬ」、あるいは、単に「第１の選択トランジスタ」、「ビット線」、「サブビット線」というように表記することもある。
【０００５】
１つのトランジスタと１つの容量素子を用いてメモリセルを形成するＤＲＡＭは、高集積化でき、原理的に無制限に書き込みでき、さらに、書き込み読み出しの速度も比較的高速でおこなえるため、多くの電子機器で使用されている。ＤＲＡＭは、各メモリセルの容量素子に電荷を蓄積することにより、データを記憶し、この電荷を放出することによりデータを読み出す。
【０００６】
図９に従来のＤＲＡＭの回路を示す。他のメモリ装置と同様にメモリセルがマトリクス状に配置される。図９では、第ｎ行第ｍ列から第（ｎ＋５）行第（ｍ＋１）列までの６個のメモリセルの様子と、読み出しに使用するドライバー回路を示す。
【０００７】
以下、動作について簡単に説明する。第ｎ行のメモリセルにデータを書き込むには、ワード線ＷＬ＿ｎの電位を適切な電位（例えば、＋１．８Ｖ）として、第ｎ行のメモリセルのトランジスタをオンする。そして、ビット線ＭＢＬ＿ｍ、ビット線ＭＢＬ＿ｍ＋１等のビット線ＭＢＬの電位をデータに応じた電位（例えば、＋１Ｖあるいは０Ｖ）とする。この操作は、図９のドライバー回路のデータ入出力端子ＤＡＴＡの電位を設定することでおこなえる。そして、各メモリセルの容量素子をその電位で充電する。
【０００８】
読み出す際の操作は、書き込みに比較すると複雑となる。まず、ビット線ＭＢＬ＿ｍ、ビット線ＭＢＬ＿ｍ＋１等を含む全てのビット線ＭＢＬの電位を適切な電位（例えば、＋０．５Ｖ）に充電（プリチャージ）する。この操作は、図９のドライバー回路の第１の列ドライバー線ＲＬ１の電位を操作して、第１の列トランジスタＣＴｒ１をオンとすることによりおこなう。第１の列トランジスタＣＴｒ１のソースの電位は＋０．５Ｖであり、ドレインはビット線ＭＢＬに接続しているため、ビット線ＭＢＬは＋０．５Ｖにプリチャージされる。
【０００９】
また、ビット線ＭＢＬに接続するフリップフロップ回路ＦＦの電源電位は、高電位、低電位とも＋０．５Ｖとしておく。なお、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１はビット線ＭＢＬ＿ｍとビット線ＭＢＬ＿ｍ＋１の間の電位の差を増幅するセンスアンプとして機能する。フリップフロップ回路はＤＲＡＭのセンスアンプとして広く用いられている。
【００１０】
この状態で、読み出す行のワード線の電位を適切な電位に操作して、当該行のメモリセルのトランジスタをオンとする。すると、ビット線の電位は、メモリセルの容量素子の電位に応じて変動する。例えば、第（ｎ＋２）行のメモリセルの読み出しをおこなうには、ワード線ＷＬ＿ｎ＋２を上記の電位とする。
【００１１】
もし、第（ｎ＋２）行第ｍ列のメモリセルＣＬ＿ｎ＋２＿ｍの容量素子が＋１Ｖに充電されていた場合には、ビット線ＭＢＬ＿ｍの電位は＋０．５Ｖより高く、例えば、＋０．６Ｖとなり、容量素子が０Ｖに充電されていた場合には、ビット線ＭＢＬ＿ｍの電位は＋０．５Ｖより低く、例えば、＋０．４Ｖなる。一方、ビット線ＭＢＬ＿ｍ＋１には、ワード線ＷＬ＿ｎ＋２と接続するメモリセルがないので、＋０．５Ｖのままである。
【００１２】
この状態で、フリップフロップ回路ＦＦの電源電位を所定の値とする。例えば、ここでは高電位を＋１Ｖ、低電位を０Ｖとする。フリップフロップ回路ＦＦは、入力される電位の差を拡大する作用がある。例えば、フリップフロップ回路ＦＦの第１の端子の電位が第２の端子の電位よりも高ければ、上記の条件では、第１の端子の電位は＋１Ｖに、第２の端子の電位は０Ｖとなる。
【００１３】
したがって、ビット線ＭＢＬ＿ｍの電位が＋０．５Ｖより高ければ、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１のビット線ＭＢＬ＿ｍに接続する端子の電位は＋１Ｖに、ビット線ＭＢＬ＿ｍ＋１に接続する端子の電位は０Ｖになる。逆に、ビット線ＭＢＬ＿ｍの電位が＋０．５Ｖより低ければ、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１のビット線ＭＢＬ＿ｍに接続する端子の電位は０Ｖに、ビット線ＭＢＬ＿ｍ＋１に接続する端子の電位は＋１Ｖになる。
【００１４】
ビット線ＭＢＬ＿ｍはデータ入出力端子ＤＡＴＡ＿ｍに接続しているので、データ入出力端子ＤＡＴＡ＿ｍの電位を読み取れば、メモリセルに記憶されていたデータを読み出せる。以上の操作において問題となるのは、読み出し精度である。ビット線ＭＢＬの寄生容量（図にＣＳ＿ｍ、ＣＳ＿ｍ＋１で示す）が読み出すメモリセルの容量素子の容量よりも十分に小さければ、ビット線ＭＢＬの電位は容量素子の電位とほぼ同じである。
【００１５】
逆にビット線ＭＢＬの寄生容量がメモリセルの容量素子の容量よりも大きければ、ビット線ＭＢＬの電位は容量素子の電位の影響を受けにくくなる。例えば、ビット線ＭＢＬの寄生容量が容量素子の容量の１０倍であれば、メモリセルのトランジスタをオンとして、容量素子に蓄積されていた電荷をビット線ＭＢＬに放出したとしても、電位の変動は０．０５Ｖ程度でしかない。
【００１６】
フリップフロップ回路ＦＦは入力される電位の差が小さくなるとエラーを発生しやすくなる。ビット線ＭＢＬは多くの配線と交差するため、距離が長くなると寄生容量が大きくなる。ビット線ＭＢＬの寄生容量に対して相対的に容量素子の容量が小さくなると、電位の変動も小幅となるため、読み出しの際にエラーが発生しやすくなる。
【００１７】
微細化とともに、メモリセルの大きさは縮小する傾向にあるが、上記のようにビット線の寄生容量との比率を一定以上に保つ必要から、メモリセルの容量素子の容量は削減できない。すなわち、容量素子を形成する面積が縮小する中で、従来と同じ容量の容量素子を形成することが求められてきた。
【００１８】
現在、容量素子は珪素ウェハーに深い穴を掘るトレンチ構造、あるいは、煙突状の突起を設けるスタック構造によって形成されている（非特許文献１、非特許文献２参照）。いずれもアスペクト比は５０以上とすることが求められている。すなわち、深さや高さが２μｍ以上の極めて細長い構造物を限られた面積に形成する必要があり、これらを歩留まりよく形成することは難しい。
【００１９】
このような困難を克服するために、ビット線にサブビット線を設け、かつ、サブビット線にそれぞれフリップフロップ回路型のセンスアンプを接続し、容量素子の容量を低減する方法が提案されている（特許文献１参照）。しかしながら、特許文献１記載の半導体メモリ装置では、サブビット線や、それに接続する容量素子やフリップフロップ回路の入力の容量等の容量（寄生容量を含む）が１ｆＦ以下である場合には動作が不安定となり、誤動作を起こしやすくなることを本発明者は見出した。
【００２０】
誤動作の主たる要因はノイズである。例えば、何らかのノイズにより回路の電位が変動する場合を考える。ある回路の電位の変動は、その回路の容量に反比例する。すなわち、ノイズの原因である電位変動を同じ大きさとするとき、回路の容量が大きければ、ノイズによる電位の変動は無視できる。一方、回路の容量が小さければ、ノイズにより電位の変動は無視できなくなる。
【００２１】
通常のＤＲＡＭであれば、ビット線の容量は数１００ｆＦ以上ある。そのため、相当、大きなノイズであってもビット線の電位の変動は限られる。しかし、通常のビット線では、１ｍＶの変動しかもたらさないようなノイズであっても、容量が１ｆＦのサブビット線では、０．１Ｖ以上もの変動をもたらすこととなる。容量が０．１ｆＦ以下のサブビット線では、１Ｖ以上もの変動となる。
【００２２】
このようなノイズはほとんどが短時間の変動であり、データを長時間集積し、平均化することで排除できる。ただし、フリップフロップ回路等が組み込まれているとノイズの影響が表面化する。これは、フリップフロップ回路が、第１のインバータの出力を第２のインバータの入力とし、さらに、第２のインバータの出力を第１のインバータの入力とする正帰還回路であるためである。
【００２３】
正帰還回路は、一度でもある一定の大きさの電位差を観測すると、それが一時的なものであれ、以後、その電位差を増幅し、固定してしまう。すなわち、通常のＤＲＡＭでは問題とならないようなノイズ（主として熱雑音）が、容量が極端に小さいサブビット線を有する半導体メモリ装置では誤動作の要因となる。したがって、特許文献１に記載されたＤＲＡＭは容量素子の容量が十分に小さな場合には使用できない。
【００２４】
また、容量素子の容量を１０ｆＦ以下とすると、センスアンプに用いるフリップフロップ回路の入力の容量（具体的には入力端子に接続するトランジスタのゲートの容量等を指し、トランジスタの大きさにも依存するが、通常は１ｆＦ以下）の影響が無視できなくなる。
【００２５】
容量素子に蓄積された電荷がビット線（あるいはサブビット線）に放出されることにより、その電位が変動するが、一方で、フリップフロップ回路が動作する過程でも、フリップフロップ回路内のトランジスタがオンオフし、結果としてフリップフロップ回路内のトランジスタのゲート容量が変動するため、ビット線の電位が変動する。
【００２６】
通常のＤＲＡＭであれば、容量素子の容量はフリップフロップ回路の入力の容量よりはるかに大きい。したがって、ビット線の電位の変動はほとんど容量素子によるものと考えてよい。しかしながら、容量素子の容量がフリップフロップ回路の入力の容量の１０倍以下となるとフリップフロップ回路が自身のゲート容量の変動の影響を受け、動作が不安定となる。特に、容量素子の容量がフリップフロップ回路の入力の容量の２倍以下という条件では、フリップフロップ回路を容量素子の容量に応じて制御することはほとんど不可能となる。
【００２７】
また、従来のサブビット線を有する半導体メモリ装置では、メモリセルのトランジスタのオフ電流を十分に低減できる構成ではないために、単純に容量素子の容量を削減するとリフレッシュの頻度が高まるという問題点がある。例えば、容量素子の容量が従来の３０分の１である１ｆＦであれば、リフレッシュの頻度は、従来の３０倍必要となり、その分、消費電力が増加する。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】米国特許第４７７７６２５号
【非特許文献】
【００２９】
【非特許文献１】Ｋｉｍ，”Ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ｓｕｂ−５０ｎｍ  ＤＲＡＭ  ａｎｄ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍａｎｕｆａｃｔｕｒｉｎｇ”  ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ  ＯＦ  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ  ＭＥＥＴＩＮＧ，  ｐｐ３３３−３３６，  ２００５
【非特許文献２】Ｍｕｌｌｅｒ  ｅｔ  ａｌ．，”Ｃｈａｌｌｅｎｇｅｓ  ｆｏｒ  ｔｈｅ  ＤＲＡＭ  Ｃｅｌｌ  Ｓｃａｌｉｎｇ  ｔｏ  ４０ｎｍ”  ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ  ＯＦ  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥＳ  ＭＥＥＴＩＮＧ，  ｐｐ３４７−３５０，  ２００５
【発明の概要】
【発明が解決しようとする課題】
【００３０】
本発明の一態様は、容量素子の容量を従来のＤＲＡＭに用いられている値以下、具体的には１ｆＦ以下、好ましくは０．１ｆＦ以下としても十分に機能するメモリ装置を提供することを課題とする。また、本発明の一態様は、容量素子の容量を用いられているトランジスタのゲート容量の１０倍以下、好ましくは２倍以下としても十分に機能するメモリ装置を提供することを課題とする。また、本発明の一態様は、容量素子に必要な深さあるいは高さを１μｍ以下、好ましくは、０．３μｍ以下であるメモリ装置を提供することを課題とする。
【００３１】
また、本発明の一態様は、新規な構造のメモリ装置あるいはその駆動方法を提供することを課題とする。特に消費電力を低減できるメモリ装置あるいはメモリ装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００３２】
本発明の一態様は、１以上のビット線と４以上のワード線と２以上のセルを有する半導体メモリ装置であって、各セルは、２以上のメモリセルと、サブビット線と第１の選択トランジスタと第２の選択トランジスタと増幅回路を有し、第１の選択トランジスタのドレインは第１のビット線に接続し、第１の選択トランジスタのソースと増幅回路の第１の端子はサブビット線に接続し、増幅回路の第２の端子は第２の選択トランジスタのソースに接続し、第２の選択トランジスタのドレインもしくは増幅回路の第３の端子は、第１のビット線あるいは他のビット線に接続し、各メモリセルは１以上のトランジスタと１以上の容量素子を有し、容量素子の容量は１ｆＦ以下であり、各メモリセルのトランジスタの一のゲートとドレインとソースは、それぞれ、ワード線の一とサブビット線と容量素子の電極の一に接続することを特徴とする半導体メモリ装置である。
【００３３】
また、本発明の一態様は、１以上のビット線と４以上のワード線とワード線と平行な１以上の第１選択線とワード線と平行な１以上の第２選択線と２以上のセルを有する半導体メモリ装置であって、各セルは、２以上のメモリセルと、サブビット線と第１の選択トランジスタと第２の選択トランジスタと増幅回路を有し、第１の選択トランジスタのドレインは第１のビット線に接続し、第１の選択トランジスタのゲートと第２の選択トランジスタのゲートは、それぞれ、第１選択線の一と第２選択線の一に接続し、第１の選択トランジスタのソースと増幅回路の第１の端子はサブビット線に接続し、増幅回路の第２の端子は第２の選択トランジスタのソースに接続し、第２の選択トランジスタのドレインもしくは増幅回路の第３の端子は、第１のビット線あるいは他のビット線に接続し、各メモリセルは１以上のトランジスタと１以上の容量素子を有し、容量素子の容量は１ｆＦ以下であり、各メモリセルのトランジスタの一のゲートはワード線の一に接続することを特徴とする半導体メモリ装置である。
【００３４】
また、本発明の一態様は、１以上のビット線と４以上のワード線と２以上のセルを有し、各セルは、２以上のメモリセルと、サブビット線と第１の選択トランジスタと第２の選択トランジスタと増幅回路を有し、第１の選択トランジスタのドレインはビット線の一に接続し、第１の選択トランジスタのソースと増幅回路の第１の端子はサブビット線に接続し、増幅回路の第２の端子は第２の選択トランジスタのソースに接続し、各メモリセルは１以上のトランジスタと１以上の容量素子を有し、容量素子の容量は１ｆＦ以下であり、各メモリセルのトランジスタの一のゲートとドレインとソースは、それぞれ、ワード線の一とサブビット線と容量素子の電極の一に接続するメモリ装置において、第１の選択トランジスタをオンとすることによりサブビット線の電位を特定の電位とする第１の過程と、メモリセルの一のトランジスタの一をオンとする第２の過程と、を有することを特徴とするメモリ装置の駆動方法である。
【００３５】
上記において、一のセルの第１の選択トランジスタとメモリセルの一のトランジスタの一は異なる層に設けられていてもよい。また、一のセルの第１の選択トランジスタの半導体とメモリセルの一のトランジスタの一の半導体は異なる種類でもよい。上記において、一のセルのメモリセルの一のトランジスタの一と他のメモリセルのトランジスタの一は異なる層に設けられていてもよい。
【００３６】
上記において、増幅回路は１乃至３のトランジスタを有する回路（例えば、相補型インバータ）でもよい。また、増幅回路は１つのＮチャネル型トランジスタあるいは１つのＰチャネル型トランジスタでもよい。また、１つのセルは４乃至６４のメモリセルを有してもよい。さらに、容量素子に必要な深さあるいは高さは１μｍ以下、好ましくは０．３μｍ以下としてもよい。
【発明の効果】
【００３７】
上記の構成のいずれかを採用することにより、前記課題の少なくとも一を解決できる。図１を用いて本発明の効果を説明する。図１に示す回路は、本発明の技術思想の一部である。図１には、第ｎ行第ｍ列から第（ｎ＋１）行第（ｍ＋１）列までの４つのセルが示されており、１つのセルには４つのメモリセルがある。各メモリセルは従来のＤＲＡＭと同様に１つのトランジスタと１つの容量素子を有する。
【００３８】
読み出しの際には、サブビット線ＳＢＬ＿ｎ＿ｍを適切な電位に保った状態とし、かつ、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍをオフとする。この状態で読み出すメモリセルのトランジスタをオンとすると、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、そのメモリセルの容量素子に蓄積されていた電荷に応じて変動する。
【００３９】
サブビット線ＳＢＬ＿ｎ＿ｍの電位は増幅回路ＡＭＰ＿ｎ＿ｍによって増幅される。そして、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍをオンとすると、増幅回路ＡＭＰ＿ｎ＿ｍの出力電位がビット線ＭＢＬ＿ｍに出力される。
【００４０】
このとき、サブビット線ＳＢＬ＿ｎ＿ｍは十分に短いので、その寄生容量もビット線ＭＢＬ＿ｍに比較すると十分に小さい。したがって、メモリセルの容量素子の容量が小さくとも、誤動作をおこさないで、増幅回路ＡＭＰ＿ｎ＿ｍによって信号を増幅でき、かつ、増幅した信号をビット線ＭＢＬ＿ｍに出力できる。
【００４１】
もちろん、増幅した信号を極めて短い時間で観測すれば大きなノイズを含んでいるが、十分に容量の大きなビット線ＭＢＬ＿ｍに電荷が蓄積する過程で、ノイズの影響は打ち消される。すなわち、従来のＤＲＡＭに比較して、小さな容量素子で同等な機能を有するメモリ装置を作製できる。
【００４２】
容量素子が小さいということは、従来のＤＲＡＭのようなアスペクト比の大きな構造物が不要ということである。従来のＤＲＡＭでは、構造物の作製が困難であることも問題であったが、それらを用いて多層構造のメモリ装置を作製して、記憶密度を向上させることはさらに困難であった。この点で、そのような構造物を必要としない本発明の一態様を用いれば、メモリセルの上にメモリセルを重ねるという多層化技術も可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の半導体メモリ装置の例を示す図である。
【図２】本発明の半導体メモリ装置の例を示す図である。
【図３】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図４】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図５】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図６】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図７】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図８】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図９】従来の半導体メモリ装置（ＤＲＡＭ）の例を示す図である。
【図１０】本発明の半導体メモリ装置の例を示す図である。
【図１１】本発明の半導体メモリ装置の駆動方法の例を説明する図である。
【図１２】本発明の半導体メモリ装置の例を示す図である。
【図１３】本発明の半導体メモリ装置の作製工程の例を示す図である。
【図１４】本発明の半導体メモリ装置の例を示す図である。
【図１５】本発明の半導体メモリ装置の例を示す図である。
【図１６】本発明の半導体メモリ装置の例を示す図である。
【図１７】本発明の半導体メモリ装置の例を示す図である。
【発明を実施するための形態】
【００４４】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
【００４５】
（実施の形態１）
本実施の形態では、図１に示す半導体メモリ装置およびその動作の例について、図２乃至図５を用いて説明する。なお、電位として、以下に具体的な数値を挙げるが、それは、本発明の技術思想の理解を助けることが目的である。言うまでもなく、それらの値はトランジスタや容量素子のさまざまな特性によって、あるいは実施者の都合によって変更される。また、本実施の形態に示される半導体メモリ装置は、以下の方法以外の方法によっても、データを書き込み、あるいは読み出すことができる。
【００４６】
図１に示す半導体メモリ装置は、ワード線ＷＬ、ワード線に直交するビット線ＭＢＬ、ワード線ＷＬに平行な第１選択線ＳＬ１および第２選択線ＳＬ２と、複数のセルを有する。各セルは第１の選択トランジスタＳＴｒ１と第２の選択トランジスタＳＴｒ２とサブビット線ＳＢＬと増幅回路ＡＭＰと複数のメモリセルＣＬとを有する。図１では、メモリセルＣＬは各セルに４つ設けられているが、より多くのメモリセルを設けてもよい。
【００４７】
図１に示す第ｎ行第ｍ列のセルは、上から順に、メモリセルＣＬ＿ｎ＿ｍ＿１、メモリセルＣＬ＿ｎ＿ｍ＿２、メモリセルＣＬ＿ｎ＿ｍ＿３、メモリセルＣＬ＿ｎ＿ｍ＿４を有するものとする。各メモリセルは従来のＤＲＡＭと同様に１つのトランジスタと１つの容量素子を有するが、２つ以上のトランジスタや２つ以上の容量素子を有してもよい。メモリセルのトランジスタのドレインはサブビット線ＳＢＬに、ソースは容量素子の電極の一方に、ゲートはワード線ＷＬの１つに接続されているとよい。
【００４８】
また、第１の選択トランジスタＳＴｒ１のドレインと第２の選択トランジスタＳＴｒ２のドレインはビット線ＭＢＬに接続し、第１の選択トランジスタＳＴｒ１のソースと増幅回路ＡＭＰの入力はサブビット線ＳＢＬに接続し、増幅回路ＡＭＰの出力は第２の選択トランジスタＳＴｒ２のソースに接続し、第１の選択トランジスタＳＴｒ１のゲートは第１選択線の１つに、第２の選択トランジスタＳＴｒ２のゲートは第２選択線の１つにそれぞれ接続される。
【００４９】
第１の選択トランジスタＳＴｒ１、第２の選択トランジスタＳＴｒ２、各メモリセルＣＬのトランジスタ、増幅回路ＡＭＰに用いられるトランジスタにはさまざまな半導体を用いることができる。例えば、これら全てを同種の半導体材料としてもよい。例えば、単結晶珪素半導体基板を用いてこれらを形成してもよい。
【００５０】
また、第１の選択トランジスタＳＴｒ１、第２の選択トランジスタＳＴｒ２および増幅回路ＡＭＰに用いられるトランジスタは単結晶珪素半導体基板を用いて作製し、各メモリセルＣＬのトランジスタには薄膜の半導体層を用いて形成してもよい。その場合、薄膜の半導体層としては、単結晶珪素あるいは多結晶珪素を用いてもよいし、珪素以外の半導体、例えば、酸化物半導体を用いてもよい。
【００５１】
特に、酸化物半導体の中でも、バンドギャップが３電子ボルト以上のものでは、ドナーあるいはアクセプタの濃度を１×１０１２ｃｍ−３以下とすることにより、オフ時の抵抗を極めて高くできる。すなわち、ゲートの電位を最適化することにより、ソースとドレイン間の抵抗を１×１０２４Ω以上とすることができる。例えば、メモリセルの容量を従来のＤＲＡＭの１／１０００以下の１×１０−１７Ｆとしても、時定数が１×１０７秒（１１５日）であり、従来のＤＲＡＭでは想定できない期間にわたってデータを保持できる。
【００５２】
すなわち、従来のＤＲＡＭでは１秒間に１０回以上も必要であったリフレッシュ（容量素子に蓄えられた電荷が減少することを補うために、データを再書き込みすること）が通常の使用では不要となる。
【００５３】
ＤＲＡＭのデータの書き込みに際しては、ビット線に流れる電流の多くは、メモリセルの容量素子の充電以外に、ビット線間の寄生容量の充放電に使用されている。ビット線間の寄生容量は、配線幅が縮小するに伴って増大するため、集積化の進んだ現状ではメモリセルの容量素子の充電に必要な電流の１０倍以上の電流がビット線間の寄生容量の充放電に使用されている。
【００５４】
言うまでもなく、ビット線間の寄生容量の充放電はデータの保持とは無関係な現象であり、リフレッシュをおこなうことは消費電力の増大を意味する。その意味で、リフレッシュ回数を減らす、あるいはリフレッシュを不要とすることは、消費電力を抑制する上で効果がある。
【００５５】
増幅回路ＡＭＰとしては、さまざまなものを使用できるが、可能な限り構造の簡単なものの方が集積化の観点で好ましい。例えば、図２（Ａ）に示すようなＮチャネル型トランジスタとＰチャネル型トランジスタを用いた相補型インバータＣＭＯＳ、あるいは、図２（Ｂ）に示すようなＮチャネル型トランジスタを１つだけ用いたＮＭＯＳ、あるいは、図２（Ｃ）に示すようなＰチャネル型トランジスタを１つだけ用いたＰＭＯＳ等である。
【００５６】
図１では、１つのセルに含まれるメモリセルＣＬの数は４としたが、１つのセルに含まれるメモリセルＣＬの数は４乃至６４とするとよい。メモリセルの数が多くなるとサブビット線ＳＢＬが長くなり、それに伴って、寄生容量も増加する。メモリセルＣＬの容量素子の容量が一定であると、サブビット線ＳＢＬの寄生容量に対する比率が低下するため、信号を増幅回路ＡＭＰで増幅する際の誤動作が発生しやすくなる。したがって、１つのセルに含まれるメモリセルＣＬの数は３２以下が好ましい。
【００５７】
一方、第１の選択トランジスタＳＴｒ１、第２の選択トランジスタＳＴｒ２、増幅回路ＡＭＰをメモリセルと同一平面上に形成する場合には、従来のＤＲＡＭに比べると、それらを有する分、集積度の点で劣ることとなる。このような点から、１つのセルに含まれるメモリセルＣＬの数は８乃至３２が好ましい。
【００５８】
図１（あるいは図２（Ａ）乃至図２（Ｃ））の半導体メモリ装置の動作について図３乃至図５を用いて説明する。なお、図３乃至図５では、オフ状態であるトランジスタには、トランジスタ記号に×印を重ね、また、オン状態であるトランジスタには、トランジスタ記号に○印を重ねて表記し、接続されているトランジスタをオンとするための電位（Ｈ）が付与されている第１選択線ＳＬ１、第２選択線ＳＬ２、ワード線ＷＬについては、その符号を丸で囲んで表記する。なお、接続されているトランジスタをオフとするための電位はＬとする。
【００５９】
最初に書き込みについて説明する。例えば、第ｎ行第ｍ列のセルの２番目のメモリセルＣＬ＿ｎ＿ｍ＿２にデータを書き込む場合を考える。書き込みに関しては、図２に示すいずれの回路でも同じである。
【００６０】
まず、図３（Ａ）に示すように、ビット線ＭＢＬ＿ｍの電位は、データに応じて、０Ｖあるいは＋１Ｖとする。この段階では、第ｎ行第ｍ列のセル内の全てのトランジスタ（図示されていない第２の選択トランジスタＳＴｒ２＿ｎ＿ｍを含む）はオフとなっている。
【００６１】
次に、図３（Ｂ）に示すように、第１選択線ＳＬ１＿ｎとワード線ＷＬ＿ｎ＿２の電位をＨとし、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍとメモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタをオンとする。この結果、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子がビット線ＭＢＬ＿ｍの電位に充電される。
【００６２】
充電が完了すると、第１選択線ＳＬ１＿ｎとワード線ＷＬ＿ｎ＿２の電位をＬとし、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍとメモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタをオフとする。以上でデータの書き込みが完了する。
【００６３】
次に、メモリセルＣＬ＿ｎ＿ｍ＿２の読み出しについて説明する。最初に、増幅回路ＡＭＰとして、図２（Ａ）に示す相補型インバータＣＭＯＳを用いた場合について説明する。ここでは、相補型インバータＣＭＯＳは、入力が＋０．６Ｖ以上であれば０Ｖを出力し、入力が＋０．４Ｖ以下であれば＋１Ｖを出力するものとする。
【００６４】
また、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子の容量はサブビット線ＳＢＬ＿ｎ＿ｍの寄生容量および相補型インバータＣＭＯＳ＿ｎ＿ｍの容量（ゲート容量と寄生容量を含む）の和の１／４であるとする。なお、本実施の形態のメモリ装置において、メモリセルＣＬの容量素子の容量はサブビット線ＳＢＬの寄生容量および相補型インバータＣＭＯＳの容量（ゲート容量と寄生容量を含む）の和の２０％以上であることが好ましい。
【００６５】
まず、図４（Ａ）に示すように、ビット線ＭＢＬ＿ｍの電位を＋０．５Ｖとし、第１選択線ＳＬ１＿ｎの電位をＨとして、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍをオンとする。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．５Ｖとなる。
【００６６】
次に、図４（Ｂ）に示すように、第１選択線ＳＬ１＿ｎの電位をＬとして、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍをオフとする。また、ワード線ＷＬ＿ｎ＿２の電位をＨとして、メモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位が変動する。
【００６７】
第１の選択トランジスタＳＴｒ１＿ｎ＿ｍがオフであるので、電位の変動に関しては、ここでは、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子の容量、サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量および相補型インバータＣＭＯＳ＿ｎ＿ｍの容量のみを考慮すればよい。
【００６８】
上記のように、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子の容量はサブビット線ＳＢＬ＿ｎ＿ｍの寄生容量および相補型インバータＣＭＯＳ＿ｎ＿ｍの容量の和の１／４であるので、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、＋０．４Ｖもしくは＋０．６Ｖのいずれかとなる。サブビット線ＳＢＬ＿ｎ＿ｍの電位は相補型インバータにより変換され、＋１Ｖあるいは０Ｖとなる。
【００６９】
その後、図４（Ｃ）に示すように、第２選択線ＳＬ２＿ｎの電位をＨとして、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍをオンとする。なお、メモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタがオンであると、そのゲート容量を介して、サブビット線ＳＢＬ＿ｎ＿ｍの電位がワード線ＷＬ＿ｎ＿２の電位の影響を受ける。
【００７０】
この現象は、容量素子の容量とサブビット線ＳＢＬ＿ｎ＿ｍの寄生容量および相補型インバータＣＭＯＳ＿ｎ＿ｍの容量の和がメモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタのゲート容量の５倍以下で顕著となるため、特に容量素子の容量がメモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタのゲート容量と同程度以下の場合には、ワード線ＷＬ＿ｎ＿２の電位をＬとして、メモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタをオフとすることが好ましい。
【００７１】
相補型インバータＣＭＯＳ＿ｎ＿ｍの出力は、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍを介して、ビット線ＭＢＬ＿ｍに出力される。ビット線ＭＢＬ＿ｍの電位の変動は十分に大きいものであるので、その電位の変動は特にセンスアンプを用いなくとも判別可能である。
【００７２】
次に、増幅回路ＡＭＰとして、図２（Ｂ）に示すＮチャネル型トランジスタＮＭＯＳを用いた例の読み出し方法について説明する。ここでは、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのしきい値を＋０．４Ｖとし、ゲートの電位が＋０．５Ｖのときは＋０．３Ｖのときの１００倍の電流がソースドレイン間に流れる（すなわち、ソースドレイン間の抵抗が１／１００である）ものとする。
【００７３】
なお、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースは０Ｖに保たれており、ドレインは第２の選択トランジスタＳＴｒ２＿ｎ＿ｍのソースに接続されているものとする。また、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子の容量はサブビット線ＳＢＬ＿ｎ＿ｍの寄生容量およびＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍの容量（ゲート容量と寄生容量を含む）の和の１／４であるとする。
【００７４】
まず、図５（Ａ）に示すように、ビット線ＭＢＬ＿ｍの電位を＋０．４Ｖとし、第１選択線ＳＬ１＿ｎの電位をＨとして、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍをオンとする。この結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．４Ｖとなる。
【００７５】
次に、図５（Ｂ）に示すように、第１選択線ＳＬ１＿ｎの電位をＬとして、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍをオフとする。さらに、ビット線ＭＢＬ＿ｍを＋１Ｖにプリチャージする。また、ワード線ＷＬ＿ｎ＿２の電位をＨとして、メモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタをオンとする。その結果、サブビット線ＳＢＬ＿ｎ＿ｍの電位が変動する。
【００７６】
第１の選択トランジスタＳＴｒ１＿ｎ＿ｍがオフであるので、電位の変動に関しては、ここでは、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子の容量、サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量およびＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍの容量のみを考慮すればよい。
【００７７】
上記のように、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子の容量はサブビット線ＳＢＬ＿ｎ＿ｍの寄生容量およびＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍの容量の和の１／４であるので、サブビット線ＳＢＬ＿ｎ＿ｍの電位は、＋０．３Ｖもしくは＋０．５Ｖのいずれかとなる。
【００７８】
その後、図５（Ｃ）に示すように、第２選択線ＳＬ２＿ｎの電位をＨとして、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍをオンとする。なお、このとき、ワード線ＷＬ＿ｎ＿２の電位をＬとして、メモリセルＣＬ＿ｎ＿ｍ＿２のトランジスタをオフとするとよい。
【００７９】
サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．５Ｖの場合には、＋０．３Ｖの場合に比べて、１００倍の速度でビット線ＭＢＬ＿ｍの正の電荷が吸収されるので、ビット線ＭＢＬ＿ｍの電位は急速に低下する。一方、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．３Ｖの場合の電位の低下は緩慢である。
【００８０】
したがって、適切な期間Ｔを経過することにより、ビット線ＭＢＬ＿ｍの電位を実質的に＋１Ｖとみなせる値（例えば、＋０．９６Ｖ）あるいは実質的に０Ｖとみなせる値（例えば、＋０．０２Ｖ）のいずれかの値とすることができる。
【００８１】
このような場合には、ビット線ＭＢＬ＿ｍの電位をセンスアンプを用いることなく判別することができる。期間Ｔはビット線ＭＢＬ＿ｍの寄生容量とＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのゲートの電位を＋０．５Ｖとした場合のオン抵抗とを考慮して決定すればよい。
【００８２】
期間Ｔは、例えば、ビット線ＭＢＬ＿ｍの寄生容量とＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのオン抵抗より算出される時定数の４倍乃至１０倍とするとよい。より精密にビット線ＭＢＬ＿ｍの電位が測定できるのであれば、期間Ｔを上記時定数の０．７倍乃至６０倍としても、データを識別できる。なお、十分に時間が経過すると、サブビット線ＳＢＬ＿ｎ＿ｍの電位がいずれであってもビット線ＭＢＬ＿ｍの電位が判別がつかない程度にまで低下してしまうので注意が必要である。
【００８３】
なお、上記の例では、サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量がメモリセルＣＬ＿ｎ＿ｍ＿２の容量素子の容量に比べて大きいため、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子に蓄積された電荷によるサブビット線ＳＢＬ＿ｎ＿ｍの電位の変動が±０．１Ｖと小さくなったが、メモリセルＣＬ＿ｎ＿ｍ＿２の容量素子の容量を増加させるか、サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量を減少させることにより、この変動幅を増大させることができる。その場合、期間Ｔを上記時定数の０．７倍以下、あるいは６０倍以上とすることもできる。
【００８４】
読み出し方法は上記に限らず、ビット線ＭＢＬ＿ｍの終端に適切な抵抗値ＲＭを有する抵抗を接続しても良い。ここで、抵抗値ＲＭは、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのゲートの電位を＋０．５Ｖとするときのソースドレイン間の抵抗値ＲＬとＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのゲートの電位を＋０．３Ｖとするときのソースドレイン間の抵抗値ＲＨの間にある（ＲＬ＜ＲＭ＜ＲＨ）ものとする。以下の例では、ＲＭ＝ＲＨ／１０かつＲＭ＝１０ＲＬとする。抵抗の他端の電位は＋１Ｖとする。
【００８５】
この場合は、ビット線ＭＢＬ＿ｍを＋１Ｖにプリチャージする必要はなく、ビット線ＭＢＬ＿ｍと抵抗との接続点の電位ＶＲを測定すればよい。サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．５Ｖのとき、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍの抵抗値はＲＬであるので、電位ＶＲは＋０．０９Ｖである。また、サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．３Ｖのとき、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍの抵抗値はＲＨであるので、電位ＶＲは＋０．９１Ｖである。
【００８６】
この場合は、測定期間によって電位が変動することはない。抵抗の代わりにＮチャネル型トランジスタあるいはＰチャネル型トランジスタを用いても同様な回路を構成できる。例えば、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍと概略対照的なオン特性を有するＰチャネル型トランジスタ（例えば、しきい値が−０．４Ｖのトランジスタ）のソースをビット線ＭＢＬ＿ｍに接続し、ドレインの電位を＋１Ｖとし、ゲートの電位を＋０．６Ｖとするとよい。
【００８７】
以上は、増幅回路ＡＭＰとして、Ｎチャネル型トランジスタＮＭＯＳを用いる場合であったが、図２（Ｃ）に示すＰチャネル型トランジスタＰＭＯＳでも同様に実施できる。
【００８８】
（実施の形態２）
本発明の技術思想の一部にしたがった半導体メモリ装置の作製方法の例について図６乃至図８を用いて説明する。なお、図６乃至図８は半導体メモリ装置の一断面を作製工程を追って説明するためのものであるが、特定の部分の断面を示すものではない。
【００８９】
まず、公知の半導体加工技術を用いて、珪素、砒化ガリウム、リン化ガリウム、炭化珪素、ゲルマニウム、珪化ゲルマニウム等の単結晶半導体の基板１０１の一表面に、素子分離絶縁物１０２、Ｐ型ウェル１０１Ｐ、Ｎ型ウェル１０１Ｎを形成し、さらに、Ｎチャネル型トランジスタのゲート１０４Ｎ、およびＮ型不純物領域１０３Ｎ、Ｐチャネル型トランジスタのゲート１０４Ｐ、およびＰ型不純物領域１０３Ｐを形成する。さらに、第１層間絶縁物１０５を形成し、第１コンタクトプラグ１０６ａ乃至１０６ｄを形成する（図６（Ａ）参照）。
【００９０】
次に、第１埋め込み絶縁物１０７と第１層配線１０８ａ乃至１０８ｄを形成する（図６（Ｂ）参照）。第１層配線１０８ａ乃至１０８ｄには、導電性を高めるために銅を用いてもよい。その場合はダマシン法を用いて作製するとよい。以上で、第１の選択トランジスタＳＴｒ１、第２の選択トランジスタＳＴｒ２、増幅回路ＡＭＰを形成できる。
【００９１】
その後、第２層間絶縁物１０９を形成し、これに第２コンタクトプラグ１１０ａおよび１１０ｂを形成する。さらに、第２埋め込み絶縁物１１１と第２層配線１１２ａ乃至１１２ｇを形成する（図６（Ｃ）参照）。ここで、第２層配線１１２ａ乃至１１２ｇの上面は、その後形成する酸化物半導体と直接、あるいは薄い絶縁物を介して接するため、その目的に好ましい材料を用いるとよい。例えば、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いるとよい。第２層配線１１２ａ乃至１１２ｇの高さ（膜厚）は５０ｎｍ乃至５００ｎｍが好ましい。
【００９２】
さらに、厚さ６ｎｍ乃至２０ｎｍの容量素子用絶縁物１１３を形成する。容量素子用絶縁物には、第２層配線１１２ｂ、１１２ｅに達する開口部を設ける。容量素子用絶縁物１１３の厚さおよび誘電率はメモリセルの容量素子の容量を決定する。容量素子用絶縁物１１３が薄いと容量素子の容量は大きくなるが、一方で、リーク電流も増加する。リーク電流の増加は、メモリセルのデータの保持特性を悪化させるので、容量素子用絶縁物１１３の厚さは１０ｎｍ以上とすることが好ましい。容量素子用絶縁物１１３の材料としては、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。
【００９３】
その後、酸化物半導体層１１４ａおよび１１４ｂを形成する。酸化物半導体としては、インジウムが金属元素に占める比率が２０原子％以上のものを用いるとよい。形成時には、水素が混入しないように注意することが必要で、酸化物半導体の成膜は雰囲気やターゲット中の水素や水を十分に低減したスパッタリング法でおこなうことが好ましい。酸化物半導体層１１４ａおよび１１４ｂの膜厚は１ｎｍ乃至２０ｎｍが好ましい。
【００９４】
さらに、ゲート絶縁物１１５を形成する。ゲート絶縁物１１５の材料としては、酸化珪素、酸窒化珪素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等を用いることができる。また、その厚さは６ｎｍ乃至２０ｎｍ、好ましくは１０ｎｍ乃至１６ｎｍとするとよい。
【００９５】
その後、ワード線１１６ａ乃至１１６ｄを形成する（図７（Ａ）参照）。ワード線１１６ａ乃至１１６ｄの材料としては、タングステン、窒化タングステン、窒化インジウム、窒化亜鉛、白金等のように仕事関数が酸化物半導体の電子親和力より大きい材料を用いるとよい。あるいは、ゲート絶縁物１１５と接する部分のみをそのような材料としてもよい。
【００９６】
以上で、第１のメモリセル層が形成できる。図７（Ａ）には、４つのメモリセルが図示されている。すなわち、ワード線１１６ａ乃至１１６ｄをそれぞれのゲートとするトランジスタを有する４つのメモリセルである。
【００９７】
ここで、ワード線１１６ｄをゲートとするトランジスタを有するメモリセルについて解説する。このメモリセルのトランジスタは酸化物半導体層１１４ｂの右半分を使用して形成されている。第２層配線１１２ｆは、このメモリセルの容量素子の対向電極である。容量素子のもう一方の電極は明示されていないが、酸化物半導体層１１４ｂのうち、第２層配線１１２ｆに対向する部分がそれに相当する。
【００９８】
第２層配線１１２ｆの表面に、チタン、窒化チタン等のように仕事関数が酸化物半導体の電子親和力より小さい材料を用いると、それに面する酸化物半導体層１１４ｂに電子が誘起されてＮ型の導電性を呈するようになるので、それを容量素子の電極として用いることができる。
【００９９】
メモリセルの容量素子の形状は、平板（プレーナ）型である。そのため容量は小さいが、実施の形態１で示したように、サブビット線の寄生容量と増幅回路の容量の和との比較で２０％以上であればよいので、例えば、０．１ｆＦ以下の容量でも動作に支障をきたさない。さらに、このような平板型の構造であるため、メモリセルを積層することが容易で集積度を向上させる上で好ましい。
【０１００】
また、第２層配線１１２ｅはメモリセルのトランジスタのドレインとなる。なお、第２層配線１１２ｅは隣接するメモリセルのトランジスタ（酸化物半導体層１１４ｂの左半分を使用している）のドレインをも兼ねるため集積度を高めることができる。
【０１０１】
なお、容量素子の対向電極（第２層配線１１２ｆ）とワード線１１６ｄを、図７（Ａ）に示すように、酸化物半導体層１１４ｂを間にはさんで設けることは集積度を高める上で有効である。また、このように配置することで、集積度を維持しつつ、ワード線１１６ｄと第２層配線１１２ｆの間の寄生容量を低減できる。
【０１０２】
その後、第３層間絶縁物１１７と第３コンタクトプラグ１１８ａおよび１１８ｂを形成する（図７（Ｂ）参照）。さらに、その上に同様に、第２のメモリセル層、第３のメモリセル層、第４のメモリセル層を形成する。第６埋め込み絶縁物１１９と第６層配線１２０を形成して、メモリセルの形成は完了する（図８参照）。ここで、第６層配線１２０につながる配線やコンタクトプラグはサブビット線として、各メモリセルのトランジスタのドレインを接続する。
【０１０３】
以上の例では、メモリセルのトランジスタに使用する半導体として、酸化物半導体を用いる例を示したが、その他の半導体であってもよい。例えば、レーザー光の照射によって結晶化させた多結晶あるいは単結晶の珪素膜でもよい。
【０１０４】
（実施の形態３）
本実施の形態では、図１０に示す半導体メモリ装置およびその動作の例について説明する。図１０には半導体メモリ装置の第ｎ行第ｍ列のセルと第ｎ行第（ｍ＋１）列のセルと、第ｍ列および第（ｍ＋１）列のドライバー回路の一部を示す。
【０１０５】
本実施の形態の半導体メモリ装置のセルは、第１の選択トランジスタＳＴｒ１と第２の選択トランジスタＳＴｒ２と複数のメモリセルと増幅回路とサブビット線ＳＢＬとを有する。図１０に示す半導体メモリ装置では、増幅回路として、Ｎチャネル型トランジスタＮＭＯＳを有するが、Ｐ型トランジスタでもよい。
【０１０６】
第１の選択トランジスタＳＴｒ１＿ｎ＿ｍのドレインおよびＳＴｒ１＿ｎ＿ｍ＋１のドレインは、それぞれビット線ＭＢＬ＿ｍおよびＭＢＬ＿ｍ＋１に接続し、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍのソースおよびＳＴｒ１＿ｎ＿ｍ＋１のソースは、それぞれサブビット線ＳＢＬ＿ｎ＿ｍおよびサブビット線ＳＢＬ＿ｎ＿ｍ＋１に接続し、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍのゲートおよびＳＴｒ１＿ｎ＿ｍ＋１のゲートはともに第１選択線ＳＬ１＿ｎに接続する。
【０１０７】
第２の選択トランジスタＳＴｒ２＿ｎ＿ｍのドレインおよびＳＴｒ２＿ｎ＿ｍ＋１のドレインは、それぞれＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのソースおよびＮＭＯＳ＿ｎ＿ｍ＋１のソースに接続し、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍのゲートおよびＳＴｒ２＿ｎ＿ｍ＋１のゲートはともに第２選択線ＳＬ２＿ｎに接続し、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍのソースおよびＳＴｒ２＿ｎ＿ｍ＋１のソースはともに一定の電位（ここでは０Ｖ）に保持されている。
【０１０８】
Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのドレインおよびＮＭＯＳ＿ｎ＿ｍ＋１のドレインは、それぞれビット線ＭＢＬ＿ｍおよびＭＢＬ＿ｍ＋１に接続し、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのゲートおよびＮＭＯＳ＿ｎ＿ｍ＋１のゲートは、それぞれサブビット線ＳＢＬ＿ｎ＿ｍ＋１およびサブビット線ＳＢＬ＿ｎ＿ｍに接続する。
【０１０９】
また、メモリセルはトランジスタと容量素子とを有し、容量素子の一方の電極とトランジスタのソースが接続し、トランジスタのドレインはサブビット線ＳＢＬに接続する。容量素子の他方の電極は一定の電位（ここでは０Ｖ）に保持されている。
【０１１０】
また、メモリセルのトランジスタのゲートはワード線ＷＬに接続するが、ワード線ＷＬ＿ｎ＿１は、第ｎ行第ｍ列のセルのメモリセルのトランジスタのゲートには接続するが、第ｎ行第（ｍ＋１）列のセルのメモリセルのトランジスタのゲートには接続せず、ワード線ＷＬ＿ｎ＿２は、第ｎ行第（ｍ＋１）列のセルのメモリセルのトランジスタのゲートには接続するが、第ｎ行第ｍ列のセルのメモリセルのトランジスタのゲートには接続しないようにする。
【０１１１】
すなわち、ひとつのワード線ＷＬの電位をＨとするとき、そのワード線ＷＬが通過する第ｍ列のセルと、それに隣接する第（ｍ＋１）列のセルにおいて、一方のセルでは、トランジスタがオンとなっているメモリセルがひとつあるが、他方のセルではトランジスタがオンとなっているメモリセルがない状態となる。
【０１１２】
また、ドライバー回路は第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ１＿ｍ＋１と第２の列トランジスタＣＴｒ２＿ｍおよびＣＴｒ２＿ｍ＋１と第３の列トランジスタＣＴｒ３＿ｍおよびＣＴｒ３＿ｍ＋１とフリップフロップ回路ＦＦ＿ｍ／ｍ＋１とを有する。
【０１１３】
第１の列トランジスタＣＴｒ１＿ｍのゲートおよびＣＴｒ１＿ｍ＋１のゲートはともに第１の列ドライバー線ＲＬ１に接続し、第１の列トランジスタＣＴｒ１＿ｍのドレインおよびＣＴｒ１＿ｍ＋１のドレインは、それぞれビット線ＭＢＬ＿ｍおよびビット線ＭＢＬ＿ｍ＋１に接続し、第１の列トランジスタＣＴｒ１＿ｍのソースおよびＣＴｒ１＿ｍ＋１のソースはともに一定の電位（ここでは＋０．５Ｖ）に保持されている。
【０１１４】
第２の列トランジスタＣＴｒ２＿ｍのゲートおよびＣＴｒ２＿ｍ＋１のゲートはともに第２の列ドライバー線ＲＬ２に接続し、第２の列トランジスタＣＴｒ２＿ｍのドレインおよびＣＴｒ２＿ｍ＋１のドレインは、それぞれビット線ＭＢＬ＿ｍおよびビット線ＭＢＬ＿ｍ＋１に接続し、第２の列トランジスタＣＴｒ２＿ｍのソースおよびＣＴｒ２＿ｍ＋１のソースは、それぞれフリップフロップ回路ＦＦ＿ｍ／ｍ＋１の第１の入力と第２の入力に接続する。
【０１１５】
第３の列トランジスタＣＴｒ３＿ｍのゲートおよびＣＴｒ３＿ｍ＋１のゲートはともに第３の列ドライバー線ＲＬ３に接続し、第３の列トランジスタＣＴｒ３＿ｍのソースおよびＣＴｒ３＿ｍ＋１のソースは、それぞれ第２の列トランジスタＣＴｒ２＿ｍのソースおよびＣＴｒ２＿ｍ＋１のソースに接続し、第３の列トランジスタＣＴｒ３＿ｍのドレインおよびＣＴｒ３＿ｍ＋１のドレインは、それぞれ第ｍ列のデータ入出力端子ＤＡＴＡ＿ｍおよび第（ｍ＋１）列のデータ入出力端子ＤＡＴＡ＿ｍ＋１と接続する。
【０１１６】
このような構成の半導体メモリ装置の読み出し方法について図１１を用いて説明する。ここでは、第ｎ行第ｍ列のセルのワード線ＷＬ＿ｎ＿１に接続するトランジスタを有するメモリセルの容量素子が＋１Ｖで充電されていたとする。また、各メモリセルの容量素子の容量はサブビット線ＳＢＬの寄生容量およびＮチャネル型トランジスタＮＭＯＳの容量（ゲート容量と寄生容量を含む）の和の１／４であるとする。
【０１１７】
さらに、Ｎチャネル型トランジスタＮＭＯＳのしきい値を＋０．５Ｖとし、ゲートの電位が＋０．５Ｖのときは＋０．４Ｖのときの１０倍の電流がソースドレイン間に流れ（すなわち、ソースドレイン間の抵抗が１／１０である）、ゲートの電位が＋０．６Ｖのときは＋０．５Ｖのときの１０倍の電流がソースドレイン間に流れるものとする。
【０１１８】
まず、図１１の期間Ｔ１に示すように、第１の列ドライバー線ＲＬ１と第１選択線ＳＬ１＿ｎの電位をＨとし、第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ１＿ｍ＋１、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍおよびＳＴｒ１＿ｎ＿ｍ＋１をオンとする。また、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の電源電位は、当初、高電位側、低電位側とも＋０．５Ｖとする。
【０１１９】
その結果、ビット線ＭＢＬ＿ｍおよびＭＢＬ＿ｍ＋１、サブビット線ＳＢＬ＿ｎ＿ｍおよびＳＢＬ＿ｎ＿ｍ＋１の電位は＋０．５Ｖとなる。その後、第１の列ドライバー線ＲＬ１と第１選択線ＳＬ１＿ｎの電位をＬとし、第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ１＿ｍ＋１、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍおよびＳＴｒ１＿ｎ＿ｍ＋１をオフとする。
【０１２０】
次に、図１１の期間Ｔ２に示すように、ワード線ＷＬ＿ｎ＿１の電位をＨとする。第ｎ行第ｍ列のセルには、ワード線ＷＬ＿ｎ＿１と接続するトランジスタを有するメモリセルがあるため、このトランジスタがオンとなり、容量素子に蓄積されていた電荷が放出されてサブビット線ＳＢＬ＿ｎ＿ｍの電位が変動する。
【０１２１】
このメモリセルの容量素子の電位は＋１Ｖであり、また、容量素子の容量は、サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量およびＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍ＋１の容量（ゲート容量と寄生容量を含む）の和の１／４であるため、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．６Ｖとなる。なお、容量素子の電位が０Ｖであれば、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．４Ｖとなる。
【０１２２】
一方、第ｎ行第（ｍ＋１）列のセルには、ワード線ＷＬ＿ｎ＿１と接続するトランジスタを有するメモリセルがないためサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位は変動せず、＋０．５Ｖのままである。
【０１２３】
そして、図１１の期間Ｔ３に示すように、第２選択線ＳＬ２＿ｎの電位をＨとして、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍおよびＳＴｒ２＿ｎ＿ｍ＋１をオンとする。その結果、ビット線ＭＢＬ＿ｍおよびＭＢＬ＿ｍ＋１の電位は当初の＋０．５Ｖから変動する。
【０１２４】
第（ｍ＋１）列のＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍ＋１の抵抗の方が、第ｍ列のＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍの抵抗よりも低いため、ビット線ＭＢＬ＿ｍ＋１の電位はビット線ＭＢＬ＿ｍの電位より顕著に低下する。すなわち、ビット線ＭＢＬ＿ｍの電位は、ビット線ＭＢＬ＿ｍ＋１の電位より高い状態となる。
【０１２５】
そして、図１１の期間Ｔ４に示すように、第２の列ドライバー線ＲＬ２の電位をＨとし、第２の列トランジスタＣＴｒ２＿ｍおよびＣＴｒ２＿ｍ＋１をオンとする。また、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の高電位電源を＋１Ｖに、低電位電源を０Ｖにする。この結果、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１が動作し、電位の高いビット線ＭＢＬ＿ｍの電位は＋１Ｖに、電位の低いビット線ＭＢＬ＿ｍ＋１の電位は０Ｖとなる。
【０１２６】
次に、図１１の期間Ｔ５に示すように、第３の列ドライバー線ＲＬ３の電位をＨとし、第３の列トランジスタＣＴｒ３＿ｍおよびＣＴｒ３＿ｍ＋１をオンとする。その結果、各ビット線の電位が第ｍ列のデータ入出力端子ＤＡＴＡ＿ｍおよび第（ｍ＋１）列のデータ入出力端子ＤＡＴＡ＿ｍ＋１に出力される。この場合は、データ入出力端子ＤＡＴＡ＿ｍの電位を読み取ればよい。
【０１２７】
以上で読み出しが完了する。しかしながら、メモリセルに蓄積されていた電荷は放出されてしまっているため、データは破壊された状態である。そこで、図１１の期間Ｔ６に示すように、第１選択線ＳＬ１＿ｎの電位をＨとし、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍおよびＳＴｒ１＿ｎ＿ｍ＋１をオンとする。
【０１２８】
すると、サブビット線ＳＢＬ＿ｎ＿ｍの電位はビット線ＭＢＬ＿ｍと同じく＋１Ｖとなる。ワード線ＷＬ＿ｎ＿１と接続するトランジスタはオンであるので、そのトランジスタに接続する容量素子も＋１Ｖに充電される。すなわち、当初、＋１Ｖであった容量素子の電位は、読み出しの際に低下して、＋０．６Ｖとなったが、図１１の期間Ｔ６の操作により、元と同じ＋１Ｖとなる。
【０１２９】
以上の例では、メモリセルの容量素子の電位を＋１Ｖとしたが、同様に、容量素子の電位が当初０Ｖであった場合に関しても、読み出しの際に＋０．４Ｖまで上昇した容量素子の電位は、その後の操作により元と同じ０Ｖにできる。
【０１３０】
上記の操作が終了した後は、第１選択線ＳＬ１＿ｎ、第２の列ドライバー線ＲＬ２、ワード線ＷＬ＿ｎ＿１、第２選択線ＳＬ２＿ｎおよび第３の列ドライバー線ＲＬ３の電位をＬとし、これらに接続するトランジスタをオフとする。
【０１３１】
以上の例は読み出しについての説明であったが、書き込みの際には、読み出しに用いる期間Ｔ５において、書き込むべき電位をデータ入出力端子ＤＡＴＡに与えればよい。例えば、上記の一連の過程で、第（ｍ＋２）列にデータを書き込むのであれば、期間Ｔ４乃至Ｔ６においてデータ入出力端子ＤＡＴＡ＿ｍ＋２の電位をそのデータに応じた電位（ここでは＋１Ｖ）とし、また、隣接する第（ｍ＋３）列のデータ入出力端子ＤＡＴＡ＿ｍ＋３の電位を逆のデータに応じた電位（すなわち、０Ｖ）とすればよい（図１１参照）。
【０１３２】
（実施の形態４）
本実施の形態では、図１０に示す半導体メモリ装置と同様な半導体メモリ装置のレイアウト例および作製工程例を図１２および図１３を用いて説明する。図１２には第ｎ行第ｍ列のセルと第ｎ行第（ｍ＋１）列のセルの主要な配線等の各層ごとのレイアウト例を示す。本実施の形態の半導体メモリ装置は、これらを積層して形成される。
【０１３３】
なお、以下では第ｎ行第ｍ列のセルについてのみ符号を示して説明する。第ｎ行第（ｍ＋１）列のセルについても同様である。また、図１３は、半導体メモリ装置の作製工程断面図であり、図１２の線分ＡＢの断面に相当する。
【０１３４】
図１２（Ａ）は、単結晶半導体基板上に設けられたＮ型不純物領域２０３と第１層配線２０４ａ乃至２０４ｃ、第１コンタクトプラグ２０６ａ乃至２０６ｄの配置を示す。第１コンタクトプラグ２０６ｄは、次の行のセルの第１コンタクトプラグ２０６ａに相当する。第１層配線２０４ａは第１選択線ＳＬ１＿ｎとして機能し、第１層配線２０４ｂは第２選択線ＳＬ２＿ｎとして機能する。
【０１３５】
また、第１層配線２０４ｃは、Ｎチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのゲートとして機能する。なお、図１２（Ａ）に示すように第１層配線２０４ｃは、第ｎ行第（ｍ＋１）列の相当する第１層配線２０４ｄとは水平方向に位置をずらして配置することにより、ビット線の間隔を狭めることができ、セルの占有面積を縮小できる。
【０１３６】
図１２（Ｂ）は、第２層配線２０８ａ乃至２０８ｅと第２コンタクトプラグ２１０ａ乃至２１０ｄの配置を示す。第２層配線２０８ｃは、サブビット線ＳＢＬ＿ｎ＿ｍ＋１とＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍのゲートとを接続するために用いる。また、第２層配線２０８ｄは、サブビット線ＳＢＬ＿ｎ＿ｍとＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍ＋１のゲートとを接続するために用いる。
【０１３７】
図１２（Ｃ）は、第３層配線２１２ａ乃至２１２ｇの配置を示す。第３層配線２１２ｂおよび２１２ｄ、２１２ｅはメモリセルの容量素子の電極となる。図１２（Ｄ）は、酸化物半導体層２１４ａと２１４ｂの配置を示す。図１２（Ｅ）は、ワード線２１６ａ乃至２１６ｆの配置を示す。
【０１３８】
以下、図１３を用いて作製工程を説明するが、材料や条件等については実施の形態２を参酌すればよい。図１３（Ａ）に示すように、単結晶半導体の基板２０１上に素子分離絶縁物２０２、Ｎ型不純物領域２０３、第１層配線２０４ａ乃至２０４ｃ、第１層間絶縁物２０５、第１コンタクトプラグ２０６ａ乃至２０６ｄを形成する。
【０１３９】
なお、図１２（Ａ）にも示されているが、図１３（Ａ）に示すＮ型不純物領域２０３のうち、第１層配線２０４ｂの左側の部分２０３ａは、第１の選択線（すなわち、第１層配線２０４ａ）あるいは第２の選択線（すなわち、第１層配線２０４ｂ）と同じ方向に延在し、配線として用いることができる。すなわち、第２の選択トランジスタのソースの電位を一定の値に保つのに用いることができる。
【０１４０】
次に、図１３（Ｂ）に示すように、第１埋め込み絶縁物２０７と第２層配線２０８ａ乃至２０８ｅ、第２層間絶縁物２０９、第２コンタクトプラグ２１０ａ乃至２１０ｄを形成する。
【０１４１】
さらに、図１３（Ｃ）に示すように、第２埋め込み絶縁物２１１、第３層配線２１２ａ乃至２１２ｇ、容量素子用絶縁物２１３、酸化物半導体層２１４ａおよび２１４ｂ、ゲート絶縁物２１５、ワード線２１６ａ乃至２１６ｆ、第３層間絶縁物２１７、第３コンタクトプラグ２１８ａ乃至２１８ｄを形成する。
【０１４２】
以上で、１つのメモリセル層が形成できる。実施の形態２のようにさらに、多くのメモリセル層を積層することにより集積度を高められる。なお、第１コンタクトプラグ２０６ｂ、第２層配線２０８ｂと２０８ｄ、第２コンタクトプラグ２１０ｂと２１０ｃ、第３層配線２１２ｃと２１２ｆ、第３コンタクトプラグ２１８ｂと２１８ｃはサブビット線ＳＢＬ＿ｎ＿ｍを構成するため、電気的に接続される必要がある。また、第１コンタクトプラグ２０６ｃと第２層配線２０８ｃは、サブビット線ＳＢＬ＿ｎ＿ｍ＋１の一部である。
【０１４３】
さらに、第１コンタクトプラグ２０６ａと２０６ｄ、第２層配線２０８ａと２０８ｅ、第２コンタクトプラグ２１０ａと２１０ｄ、第３層配線２１２ａと２１２ｇ、第３コンタクトプラグ２１８ａと２１８ｄはビット線ＭＢＬ＿ｍを構成する。
【０１４４】
図１３（Ｃ）には、３つのメモリセルが図示されている。すなわち、ワード線２１６ｂ、２１６ｃおよび２１６ｆをそれぞれのゲートとするトランジスタを有する３つのメモリセルである。ここで、ワード線２１６ｃをゲートとするトランジスタを有するメモリセルについて解説する。
【０１４５】
このメモリセルのトランジスタは酸化物半導体層２１４ａの右半分を使用して形成されている。第３層配線２１２ｄは、このメモリセルの容量素子の対向電極である。このメモリセルでは、ゲート容量の約２倍の容量の容量素子が設けられる。
【０１４６】
また、第３層配線２１２ｃはメモリセルのトランジスタのドレインとなる。なお、第３層配線２１２ｃは隣接するメモリセルのトランジスタ（酸化物半導体層２１４ａの左半分を使用している）のドレインをも兼ねるため集積度を高めることができる。
【０１４７】
（実施の形態５）
本実施の形態では、図１４に示す半導体メモリ装置について説明する。図１４には半導体メモリ装置の第ｎ行第ｍ列のセルと第ｎ行第（ｍ＋１）列のセルと、第ｍ列および第（ｍ＋１）列のドライバー回路の一部を示す。
【０１４８】
本実施の形態の半導体メモリ装置のセルは、図２（Ａ）に示されるセルと同じく、第１の選択トランジスタＳＴｒ１と第２の選択トランジスタＳＴｒ２と複数のメモリセルと相補型インバータＣＭＯＳとサブビット線ＳＢＬとを有する。メモリセルはトランジスタと容量素子とを有し、容量素子の一方の電極とトランジスタのソースは接続し、トランジスタのドレインはサブビット線ＳＢＬに接続する。また、容量素子の他方の電極は一定の電位（ここでは０Ｖ）に保持する。以下では、相補型インバータＣＭＯＳの電源電位は高電位側を＋１Ｖに、低電位側を０Ｖに保持する。
【０１４９】
なお、相補型インバータＣＭＯＳの出力は、他方の第２の選択トランジスタＳＴｒ２のソースと接続する。すなわち、相補型インバータＣＭＯＳ＿ｎ＿ｍの出力は第２の選択トランジスタＳＴｒ２＿ｎ＿ｍ＋１に、相補型インバータＣＭＯＳ＿ｎ＿ｍ＋１の出力は第２の選択トランジスタＳＴｒ２＿ｎ＿ｍに接続される。
【０１５０】
また、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍのゲートは第２選択線ＳＬ２ａ＿ｎに、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍ＋１のゲートは第２選択線ＳＬ２ｂ＿ｎに接続する。すなわち、同じ行の隣接する２つのセルの第２の選択トランジスタＳＴｒ２は独立に制御できる。
【０１５１】
また、メモリセルのトランジスタのゲートはワード線ＷＬに接続するが、ワード線ＷＬ＿ｎ＿１は、第ｎ行第ｍ列のセルのメモリセルのトランジスタのゲートには接続するが、第ｎ行第（ｍ＋１）列のセルのメモリセルのトランジスタのゲートには接続せず、ワード線ＷＬ＿ｎ＿２は、第ｎ行第（ｍ＋１）列のセルのメモリセルのトランジスタのゲートには接続するが、第ｎ行第ｍ列のセルのメモリセルのトランジスタのゲートには接続しないようにする。
【０１５２】
すなわち、ひとつのワード線の電位をＨとするとき、そのワード線が通過する第ｍ列のセルと隣接する第（ｍ＋１）列のセルにおいて、一方のセルでは、トランジスタがオンとなっているメモリセルがひとつあるが、他方のセルではトランジスタがオンとなっているメモリセルがない状態となる。
【０１５３】
また、ドライバー回路は第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ１＿ｍ＋１と第２の列トランジスタＣＴｒ２＿ｍおよびＣＴｒ２＿ｍ＋１とフリップフロップ回路ＦＦ＿ｍ／ｍ＋１とを有する。
【０１５４】
第１の列トランジスタＣＴｒ１＿ｍのゲートおよびＣＴｒ１＿ｍ＋１のゲートはともに第１の列ドライバー線ＲＬ１に接続し、第１の列トランジスタＣＴｒ１＿ｍのドレインおよびＣＴｒ１＿ｍ＋１のドレインは、それぞれビット線ＭＢＬ＿ｍおよびビット線ＭＢＬ＿ｍ＋１に接続し、第１の列トランジスタＣＴｒ１＿ｍのソースおよびＣＴｒ１＿ｍ＋１のソースはともに一定の電位（ここでは＋０．５Ｖ）に保持されている。
【０１５５】
第２の列トランジスタＣＴｒ２＿ｍのゲートおよびＣＴｒ２＿ｍ＋１のゲートはともに第２の列ドライバー線ＲＬ２に接続し、第２の列トランジスタＣＴｒ２＿ｍのドレインおよびＣＴｒ２＿ｍ＋１のドレインは、それぞれビット線ＭＢＬ＿ｍおよびビット線ＭＢＬ＿ｍ＋１に接続し、第２の列トランジスタＣＴｒ２＿ｍのソースおよびＣＴｒ２＿ｍ＋１のソースは、それぞれフリップフロップ回路ＦＦ＿ｍ／ｍ＋１の第１の入力と第２の入力に接続する。
【０１５６】
また、ビット線ＭＢＬ＿ｍおよびビット線ＭＢＬ＿ｍ＋１は、それぞれ第ｍ列のデータ入出力端子ＤＡＴＡ＿ｍおよび第（ｍ＋１）列のデータ入出力端子ＤＡＴＡ＿ｍ＋１と接続する。
【０１５７】
このような構成の半導体メモリ装置の読み出し方法について説明する。ここでは、第ｎ行第ｍ列のセルのワード線ＷＬ＿ｎ＿１に接続するトランジスタを有するメモリセルの容量素子が＋１Ｖで充電されていたとする。
【０１５８】
また、各メモリセルの容量素子の容量はサブビット線ＳＢＬの寄生容量および相補型インバータＣＭＯＳの容量（ゲート容量と寄生容量を含む）の和の１／４であるとする。さらに、相補型インバータＣＭＯＳは、入力が＋０．６Ｖ以上であれば０Ｖを出力し、入力が＋０．４Ｖ以下であれば＋１Ｖを出力するものとする。
【０１５９】
＜第１の過程（プリチャージ）＞
当初、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の電源電位は、高電位側、低電位側とも＋０．５Ｖとする。まず、第１の列ドライバー線ＲＬ１と第１選択線ＳＬ１＿ｎの電位をＨとし、第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ＿ｍ＋１、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍおよびＳＴｒ１＿ｎ＿ｍ＋１をオンとする。
【０１６０】
この結果、ビット線ＭＢＬ＿ｍおよびＭＢＬ＿ｍ＋１、サブビット線ＳＢＬ＿ｎ＿ｍおよびＳＢＬ＿ｎ＿ｍ＋１の電位は＋０．５Ｖとなる。その後、第１の列ドライバー線ＲＬ１と第１選択線ＳＬ１＿ｎの電位をＬとし、第１の列トランジスタＣＴｒ１＿ｍおよびＣＴｒ１＿ｍ＋１、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍおよびＳＴｒ１＿ｎ＿ｍ＋１をオフとする。
【０１６１】
＜第２の過程（電荷放出）＞
次に、ワード線ＷＬ＿ｎ＿１の電位をＨとする。第ｎ行第ｍ列のセルには、ワード線ＷＬ＿ｎ＿１と接続するトランジスタを有するメモリセルがあるため、このトランジスタがオンとなり、容量素子に蓄積されていた電荷が放出されてサブビット線ＳＢＬ＿ｎ＿ｍの電位が変動する。
【０１６２】
サブビット線ＳＢＬ＿ｎ＿ｍの電位が安定するまでの時間はワード線ＷＬ＿ｎ＿１と接続するトランジスタのオン抵抗とサブビット線ＳＢＬ＿ｎ＿ｍの容量の積に比例する。サブビット線の容量は１ｆＦ以下と、従来のＤＲＡＭのビット線の容量の数百分の１以下とできる。そのため、トランジスタのオン抵抗が従来のＤＲＡＭで一般に用いられている珪素を用いたトランジスタの数百倍であっても従来のＤＲＡＭと同程度の時間で済む。サブビット線ＳＢＬ＿ｎ＿ｍの容量をより小さくできれば、より短時間で安定できる。
【０１６３】
例えば、オン抵抗が珪素を用いたトランジスタの数十乃至数百倍（すなわち、電界効果移動度が数十乃至数百分の１）である酸化物半導体を用いたトランジスタであっても、従来のＤＲＡＭと同程度あるいはより高速での読み出しが可能となる。
【０１６４】
このメモリセルの容量素子の電位は＋１Ｖであり、また、容量素子の容量は、サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量およびＮチャネル型トランジスタＮＭＯＳ＿ｎ＿ｍ＋１の容量（ゲート容量と寄生容量を含む）の和の１／４であるため、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．６Ｖとなる。なお、容量素子の電位が０Ｖであれば、サブビット線ＳＢＬ＿ｎ＿ｍの電位は＋０．４Ｖとなる。
【０１６５】
一方、第ｎ行第（ｍ＋１）列のセルには、ワード線ＷＬ＿ｎ＿１と接続するトランジスタを有するメモリセルがないためサブビット線ＳＢＬ＿ｎ＿ｍ＋１の電位は変動せず、＋０．５Ｖのままである。
【０１６６】
＜第３の過程（ビット線充電）＞
そして、第２選択線ＳＬ２ｂ＿ｎの電位をＨとして、第２の選択トランジスタＳＴｒ２＿ｎ＿ｍ＋１をオンとする。このとき、第２選択線ＳＬ２ａ＿ｎの電位はＬのままとする。その結果、ビット線ＭＢＬ＿ｍ＋１の電位のみ当初の０．５Ｖから変動する。ビット線ＭＢＬ＿ｍの電位は＋０．５Ｖのままである。なお、第（ｍ＋１）列のセルのデータを読み出す際には、第２選択線ＳＬ２ｂ＿ｎの電位はＬのまま、第２選択線ＳＬ２ａ＿ｎの電位をＨとすればよい。
【０１６７】
サブビット線ＳＢＬ＿ｎ＿ｍの電位が＋０．６Ｖであるので、相補型インバータＣＭＯＳ＿ｎ＿ｍの出力は０Ｖであり、ビット線ＭＢＬ＿ｍ＋１の電位はこの値に近づく。すなわち、ビット線ＭＢＬ＿ｍの電位（＋０．５Ｖ）は、ビット線ＭＢＬ＿ｍ＋１の電位より高い状態となる。
【０１６８】
なお、この第３の過程と第２の過程は同時に実行しても支障がなく、読み出しを高速でおこなうためには同時におこなうことが好ましい。すなわち、ワード線ＷＬ＿ｎ＿１と第２選択線ＳＬ２ｂ＿ｎの電位をほぼ同時にＨとするとよい。
【０１６９】
＜第４の過程（ビット線電位増幅）＞
そして、第２の列ドライバー線ＲＬ２の電位をＨとし、第２の列トランジスタＣＴｒ２＿ｍおよびＣＴｒ２＿ｍ＋１をオンとする。さらに、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１の電源電位は、高電位側を＋１Ｖ、低電位側を０Ｖとする。この結果、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１が動作し、電位の高いビット線ＭＢＬ＿ｍの電位は＋１Ｖに、電位の低いビット線ＭＢＬ＿ｍ＋１の電位は０Ｖとなる。その結果、ビット線ＭＢＬ＿ｍの電位が第ｍ列のデータ入出力端子ＤＡＴＡ＿ｍに出力される。
【０１７０】
以上で読み出しが完了する。しかしながら、メモリセルに蓄積されていた電荷は放出されてしまっているため、データは破壊された状態である。そこで、第１選択線ＳＬ１＿ｎの電位をＨとし、第１の選択トランジスタＳＴｒ１＿ｎ＿ｍおよびＳＴｒ１＿ｎ＿ｍ＋１をオンとする。
【０１７１】
すると、サブビット線ＳＢＬ＿ｎ＿ｍの電位はビット線ＭＢＬ＿ｍと同じく＋１Ｖとなる。ワード線ＷＬ＿ｎ＿１と接続するトランジスタはオンであるので、そのトランジスタに接続する容量素子も＋１Ｖに充電される。すなわち、当初、＋１Ｖであった容量素子の電位は、読み出しの際に低下して、＋０．６Ｖとなったが、上記の操作により、元と同じ＋１Ｖとなる。
【０１７２】
以上の例では、メモリセルの容量素子の電位を＋１Ｖとしたが、同様に、容量素子の電位が当初０Ｖであった場合に関しても、読み出しの際に＋０．４Ｖまで上昇した容量素子の電位は、その後の操作により元と同じ０Ｖにできる。
【０１７３】
上記の操作が終了した後は、第１選択線ＳＬ１＿ｎ、第２の列ドライバー線ＲＬ２、ワード線ＷＬ＿ｎ＿１、および第２選択線ＳＬ２ｂ＿ｎの電位をＬとし、これらに接続するトランジスタをオフとする。
【０１７４】
以上の例は読み出しについての説明であったが、書き込みが必要な場合には、上記の第４の過程の後、書き込むべき電位をデータ入出力端子ＤＡＴＡ＿ｍに、書き込むべき電位と逆の電位をデータ入出力端子ＤＡＴＡ＿ｍ＋１に与えればよい。例えば、データ入出力端子ＤＡＴＡ＿ｍに０Ｖの電位を、データ入出力端子ＤＡＴＡ＿ｍ＋１に＋１Ｖの電位を与えれば、メモリセルＣＬ＿＿ｎ＿ｍの容量素子は０Ｖに充電される。
【０１７５】
なお、書き込みに際しても、メモリセルのトランジスタのオン抵抗はさほど問題とならず、例えば、酸化物半導体のように移動度が、珪素半導体の数十分の１乃至数百分の１である半導体材料を用いてもよい。それは、以下のように説明できる。
【０１７６】
従来のＤＲＡＭでは、書き込みに要する時間は、ビット線の容量とビット線の抵抗とメモリセルのトランジスタのオン抵抗の和の積に比例する。実際にはビット線の抵抗はトランジスタのオン抵抗に比べて十分に小さいので、書き込みに要する時間は、ビット線の容量とメモリセルのトランジスタのオン抵抗の積に比例すると計算できる。
【０１７７】
一方、本実施の形態では、書き込みは以下の２段階にわけておこなわれる。すなわち、（１）ビット線を書き込む電位に充電する過程、と（２）サブビット線と容量素子を充電する過程である。このうち、（１）の過程に要する時間はビット線の容量と抵抗の積に比例するので、本実施の形態では従来のＤＲＡＭの数分の１乃至数十分の１の時間で十分である。
【０１７８】
一方、（２）の過程に要する時間は、サブビット線や容量素子の容量の和と第１の選択トランジスタとメモリセルのトランジスタのオン抵抗の和の積に比例する。第１の選択トランジスタとメモリセルのトランジスタのオン抵抗を比較した場合、移動度の低い酸化物半導体をメモリセルのトランジスタに用いると、第１の選択トランジスタのオン抵抗は無視できるので、サブビット線や容量素子の容量の和とメモリセルのトランジスタのオン抵抗の積に比例する。
【０１７９】
このうち、メモリセルのトランジスタのオン抵抗は、珪素を用いたトランジスタの数十乃至数百倍である。しかしながら、サブビット線や容量素子の容量を、従来のＤＲＡＭのビット線の数百分の１以下とすれば、それらの容量の和とメモリセルのトランジスタのオン抵抗の積は、従来のＤＲＡＭのビット線の容量とメモリセルのトランジスタのオン抵抗の積より小さくできる。
【０１８０】
すなわち、本実施の形態で示した半導体メモリ装置の書き込みに要する時間（上記過程（１）および（２）の和）は、従来のＤＲＡＭの書き込みに要する時間と同程度か、より短くできる。特に、メモリセルのトランジスタの半導体にバンドギャップの大きな酸化物半導体を用いた場合にはリフレッシュを実質的に不要とできるので消費電力を低減できる効果もある。
【０１８１】
また、本実施の形態では読み出し時のサブビット線の電位の増幅の際にフリップフロップ回路等の正帰還回路を使用しない。このことにより、読み出し時の誤動作の確率を低下させることができる。以下、具体的な例を出してその優位さを説明する。
【０１８２】
例えば、読み出し初期（容量素子の電荷が放出される直前）に外部からのノイズによりサブビット線の電位が１ｎｓｅｃだけ＋０．５Ｖから＋０．４Ｖに変動したとする。すると、サブビット線にフリップフロップ回路が接続されていれば、ただちにサブビット線の電位は０Ｖに固定されてしまい、本来は＋１Ｖの電位が出力されるべきなのに０Ｖの電位がビット線に出力されてしまう。
【０１８３】
しかしながら、本実施の形態ではフリップフロップ回路等の正帰還回路がサブビット線に接続されていないので、上記のような誤動作は起こりにくい。上記の第３の過程で同じようなノイズが発生したとする。相補型インバータはノイズに応じた信号を出力するが、例えば、相補型インバータのトランジスタのオン電流を１０μＡとすれば、ビット線の電荷の変動は全体の数十分の１以下である。
【０１８４】
すなわち、ビット線ＭＢＬ＿ｍの電位は、当初の１ｎｓｅｃの期間、大きくても０．１Ｖ変動するだけである。しかも、その後、ノイズの影響がなくなれば、ビット線ＭＢＬ＿ｍの電位の変動はただちに解消される。したがって、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１が作動する際にはノイズの影響はほとんど解消している。
【０１８５】
また、同じようなノイズが本実施の形態の半導体メモリ装置で、第４の過程（ビット線電位増幅）で発生したとしても全く影響がない。その段階では、既にビット線ＭＢＬ＿ｍの電位は＋０．５Ｖであり、ビット線ＭＢＬ＿ｍ＋１の電位は０Ｖである。ノイズにより相補型インバータＣＭＯＳ＿ｎ＿ｍの電位が、１ｎｓｅｃだけ０Ｖとなったとすると、ビット線ＭＢＬ＿ｍ＋１の電位はわずかに上昇するが、＋０．１Ｖ以上とはならない。ノイズの影響の有無に関わらず、ビット線ＭＢＬ＿ｍの電位の方がビット線ＭＢＬ＿ｍ＋１の電位より高いことには変わりはなく、フリップフロップ回路ＦＦ＿ｍ／ｍ＋１は正常に動作できる。
【０１８６】
（実施の形態６）
本実施の形態では、図１４に示す半導体メモリ装置と同様な半導体メモリ装置のレイアウト例および断面構造例を図１５乃至図１７を用いて説明する。図１５および図１６には第ｎ行第ｍ列のセルとこれに隣接するセルの主要な配線等の各層ごとのレイアウト例を示す。本実施の形態の半導体メモリ装置は、これらを積層して形成される。なお、本実施の形態で示す半導体メモリ装置の詳細については他の実施の形態を参酌することができる。
【０１８７】
なお、以下では第ｎ行第ｍ列のセルについて符号を示して説明するが、その他のセルについても同様である。また、図１７は、半導体メモリ装置の断面図であり、図１５あるいは図１６の線分ＡＢの断面に相当する。ただし、図１７では、線分ＡＢの一部を省略してある。なお、線分ＡＢは第ｎ行第ｍ列のセルの位置を示す。
【０１８８】
図１５（Ａ）は、単結晶半導体基板上に設けられた素子分離絶縁物３０２、Ｎ型不純物領域３０３Ｎ、Ｐ型不純物領域３０３Ｐ、第１層配線３０４ａ乃至３０４ｈと第１コンタクトプラグ３０６の配置を示す。第１層配線３０４ａは第１選択線ＳＬ１＿ｎに相当し、第１層配線３０４ｄは第２選択線ＳＬ２ａ＿ｎに相当し、第１層配線３０４ｅは第２選択線ＳＬ２ｂ＿ｎに相当する。また、第１層配線３０４ｆは次行のセルの第１選択線ＳＬ１＿ｎ＋１に相当する。
【０１８９】
また、第１層配線３０４ｂは、相補型インバータＣＭＯＳ＿ｎ＿ｍのゲートに相当し、第１層配線３０４ｃは、相補型インバータＣＭＯＳ＿ｎ＿ｍ＋１のゲートに相当する。第１層配線３０４ｇおよび３０４ｈも他の列の相補型インバータＣＭＯＳのゲートである。なお、図１５（Ａ）に示すように第１層配線３０４ｃおよび第１層配線３０４ｄは、隣接するセルの相補型インバータのゲートである第１層配線３０４ｇおよび３０４ｈとはビット線の方向（図の左右の方向）に位置をずらして配置することにより、ビット線の間隔を狭めることができ、セルの占有面積を縮小できる。
【０１９０】
図１５（Ｂ）は、第２層配線３０８ａ乃至３０８ｆと第２コンタクトプラグ３１０の配置を示す。第２層配線３０８ｃは、相補型インバータＣＭＯＳに低電位を供給するために、また、第２層配線３０８ｄは、相補型インバータＣＭＯＳに高電位を供給するために使用される。第２層配線３０８ｅは、相補型インバータＣＭＯＳ＿ｎ＿ｍ＋１の出力と第２の選択トランジスタＳＴｒ２＿ｎ＿ｍのソースとを接続する配線である。
【０１９１】
図１５（Ｃ）は、第３層配線３１２ａおよび３１２ｂ、第３コンタクトプラグ３１４の配置を示す。第３層配線３１２ｂは、相補型インバータＣＭＯＳ＿ｎ＿ｍの出力と第２の選択トランジスタＳＴｒ２＿ｎ＿ｍ＋１のソースとを接続する配線である。
【０１９２】
図１６（Ａ）は、第４層配線３１６ａおよび３１６ｂの配置を示す。第４層配線３１６ａはメモリセルの容量素子の電極となる。第４層配線３１６ｂはメモリセルのトランジスタのドレイン電極となる。図１６（Ｂ）は、酸化物半導体層３１８の配置を示す。図１６（Ｃ）は、ワード線３２０および第４コンタクトプラグ３２２の配置を示す。
【０１９３】
以下、図１７について説明する。なお、作製工程の詳細については、実施の形態２や実施の形態４を参酌できる。図１７（Ａ）は、第１コンタクトプラグ３０６を形成した段階（図１５（Ａ）に相当）での断面の様子である。基板３０１の一面に素子分離絶縁物３０２を形成し、第１層配線３０４ａ乃至３０４ｈ（第１層配線３０４ｇおよび３０４ｈは図１７には示さず）を形成する。さらに、Ｎ型不純物領域３０３ＮおよびＰ型不純物領域３０３Ｐ（図１７には示さず）を形成する。そして、第１層間絶縁物３０５、第１コンタクトプラグ３０６を形成する。
【０１９４】
図１７（Ｂ）は、さらに層を重ねた様子である。図１７（Ａ）で示した状態に、さらに、第１埋め込み絶縁物３０７、第２層配線３０８ａ乃至３０８ｆ、第２層間絶縁物３０９、第２コンタクトプラグ３１０、第２埋め込み絶縁物３１１、第３層配線３１２ａおよび３１２ｂ、第３層間絶縁物３１３、第３コンタクトプラグ３１４、第３埋め込み絶縁物３１５、第４層配線３１６ａおよび３１６ｂ、容量素子用絶縁物３１７、酸化物半導体層３１８、ゲート絶縁物３１９、ワード線３２０、第４層間絶縁物３２１、第４コンタクトプラグ３２２を形成する。
【０１９５】
以上で、１つのメモリセル層が形成できる。実施の形態２のように、さらに多くのメモリセル層を積層することにより集積度を高められる。図１７（Ｂ）には、複数のメモリセルが図示されている。それぞれ、酸化物半導体層３１８の下面に第４層配線３１６ａおよび３１６ｂが設けられている。このうち、第４層配線３１６ａはメモリセルの容量素子の対向電極である。また、第４層配線３１６ｂには第３コンタクトプラグ３１４あるいは第４コンタクトプラグ３２２が接続されており、これらはサブビット線ＳＢＬ＿ｎ＿ｍの一部となる。
【符号の説明】
【０１９６】
１０１    基板
１０２    素子分離絶縁物
１０３Ｎ    Ｎ型不純物領域
１０３Ｐ    Ｐ型不純物領域
１０４Ｎ    ゲート
１０４Ｐ    ゲート
１０５    第１層間絶縁物
１０６ａ    第１コンタクトプラグ
１０６ｂ    第１コンタクトプラグ
１０６ｃ    第１コンタクトプラグ
１０６ｄ    第１コンタクトプラグ
１０７    第１埋め込み絶縁物
１０８ａ    第１層配線
１０８ｂ    第１層配線
１０８ｃ    第１層配線
１０８ｄ    第１層配線
１０９    第２層間絶縁物
１１０ａ    第２コンタクトプラグ
１１０ｂ    第２コンタクトプラグ
１１１    第２埋め込み絶縁物
１１２ａ    第２層配線
１１２ｂ    第２層配線
１１２ｃ    第２層配線
１１２ｄ    第２層配線
１１２ｅ    第２層配線
１１２ｆ    第２層配線
１１２ｇ    第２層配線
１１３    容量素子用絶縁物
１１４ａ    酸化物半導体層
１１４ｂ    酸化物半導体層
１１５    ゲート絶縁物
１１６ａ    ワード線
１１６ｂ    ワード線
１１６ｃ    ワード線
１１６ｄ    ワード線
１１７    第３層間絶縁物
１１８ａ    第３コンタクトプラグ
１１８ｂ    第３コンタクトプラグ
１１９    第６埋め込み絶縁物
１２０    第６層配線
２０１    基板
２０２    素子分離絶縁物
２０３    Ｎ型不純物領域
２０４ａ    第１層配線
２０４ｂ    第１層配線
２０４ｃ    第１層配線
２０４ｄ    第１層配線
２０５    第１層間絶縁物
２０６ａ    第１コンタクトプラグ
２０６ｂ    第１コンタクトプラグ
２０６ｃ    第１コンタクトプラグ
２０６ｄ    第１コンタクトプラグ
２０７    第１埋め込み絶縁物
２０８ａ    第２層配線
２０８ｂ    第２層配線
２０８ｃ    第２層配線
２０８ｄ    第２層配線
２０８ｅ    第２層配線
２０９    第２層間絶縁物
２１０ａ    第２コンタクトプラグ
２１０ｂ    第２コンタクトプラグ
２１０ｃ    第２コンタクトプラグ
２１０ｄ    第２コンタクトプラグ
２１１    第２埋め込み絶縁物
２１２ａ    第３層配線
２１２ｂ    第３層配線
２１２ｃ    第３層配線
２１２ｄ    第３層配線
２１２ｅ    第３層配線
２１２ｆ    第３層配線
２１２ｇ    第３層配線
２１３    容量素子用絶縁物
２１４ａ    酸化物半導体層
２１４ｂ    酸化物半導体層
２１５    ゲート絶縁物
２１６ａ    ワード線
２１６ｂ    ワード線
２１６ｃ    ワード線
２１６ｄ    ワード線
２１６ｅ    ワード線
２１６ｆ    ワード線
２１７    第３層間絶縁物
２１８ａ    第３コンタクトプラグ
２１８ｂ    第３コンタクトプラグ
２１８ｃ    第３コンタクトプラグ
２１８ｄ    第３コンタクトプラグ
３０１    基板
３０２    素子分離絶縁物
３０３Ｎ    Ｎ型不純物領域
３０３Ｐ    Ｐ型不純物領域
３０４ａ    第１層配線
３０４ｂ    第１層配線
３０４ｃ    第１層配線
３０４ｄ    第１層配線
３０４ｅ    第１層配線
３０４ｆ    第１層配線
３０４ｇ    第１層配線
３０４ｈ    第１層配線
３０５    第１層間絶縁物
３０６    第１コンタクトプラグ
３０７    第１埋め込み絶縁物
３０８ａ    第２層配線
３０８ｂ    第２層配線
３０８ｃ    第２層配線
３０８ｄ    第２層配線
３０８ｅ    第２層配線
３０８ｆ    第２層配線
３０９    第２層間絶縁物
３１０    第２コンタクトプラグ
３１１    第２埋め込み絶縁物
３１２ａ    第３層配線
３１２ｂ    第３層配線
３１３    第３層間絶縁物
３１４    第３コンタクトプラグ
３１５    第３埋め込み絶縁物
３１６ａ    第４層配線
３１６ｂ    第４層配線
３１７    容量素子用絶縁物
３１８    酸化物半導体層
３１９    ゲート絶縁物
３２０    ワード線
３２１    第４層間絶縁物
３２２    第４コンタクトプラグ
ＡＭＰ    増幅回路
ＣＭＯＳ    相補型インバータ
ＣＳ    寄生容量
ＣＴｒ１    第１の列トランジスタ
ＣＴｒ２    第２の列トランジスタ
ＣＴｒ３    第３の列トランジスタ
ＤＡＴＡ    データ入出力端子
ＦＦ    フリップフロップ回路
ＭＢＬ    ビット線
ＮＭＯＳ    Ｎチャネル型トランジスタ
ＰＭＯＳ    Ｐチャネル型トランジスタ
ＲＬ１    第１の列ドライバー線
ＲＬ２    第２の列ドライバー線
ＲＬ３    第３の列ドライバー線
ＳＢＬ    サブビット線
ＳＬ１    第１選択線
ＳＬ２    第２選択線
ＳＬ２ａ    第２選択線
ＳＬ２ｂ    第２選択線
ＳＴｒ１    第１の選択トランジスタ
ＳＴｒ２    第２の選択トランジスタ
ＷＬ    ワード線
【図１】
0005789465.tif 000002
【図２】
0005789465.tif 000003
【図３】
0005789465.tif 000004
【図４】
0005789465.tif 000005
【図５】
0005789465.tif 000006
【図６】
0005789465.tif 000007
【図７】
0005789465.tif 000008
【図８】
0005789465.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0005789465.tif 000014
【図１４】
0005789465.tif 000015
【図１５】
0005789465.tif 000016
【図１６】
0005789465.tif 000017
【図１７】
0005789465.tif 000018