(57)【特許請求の範囲】
【請求項１】
メモリセルのアクティブ状態と非アクティブ状態とを選択する選択信号を生成するドライバであって、
入力信号に応じて、前記メモリセルをアクティブ状態とする場合には第１のトランジスタによって伝達される第１駆動電圧を前記選択信号として出力し、前記メモリセルを非アクティブ状態とする場合には第２のトランジスタによって供給される第２駆動電圧を前記選択信号として出力するものであって、かつ、第１端が電源電圧の印加端に接続され、第２端が前記第１のトランジスタの制御端と前記第２のトランジスタの制御端に接続され、制御端に前記入力信号が入力される第４のトランジスタと、第１端が前記第１のトランジスタの制御端と前記第２のトランジスタの制御端に接続され、第２端が前記第２駆動電圧を供給する第２の供給源に接続され、制御端に前記入力信号が入力される第５のトランジスタと、を備えた選択信号生成部と、
一端が前記第１のトランジスタの一端と接続され、他端が前記第１駆動電圧を供給する第１の供給源に接続されて、前記入力信号またはこれに準ずる論理信号に応じて、前記メモリセルを前記アクティブ状態とする場合にはオンして前記第１のトランジスタの前記一端に前記第１駆動電圧を伝達し、前記非アクティブ状態とする場合にはオフして前記第１のトランジスタの前記一端への前記第１駆動電圧の伝達を停止して前記第１のトランジスタの前記一端をフローティング状態とする制御を行う第３のトランジスタと、
を含むことを特徴とするドライバ。
【請求項２】
前記第２のトランジスタは、ソース端子が前記第２の供給源に接続され、ゲート端子に前記入力信号の論理レベルを反転させた反転入力信号が入力されるＮＭＯＳトランジスタであり、
前記第１のトランジスタは、ドレイン端子が前記第２のトランジスタのドレイン端子に接続され、ゲート端子に前記反転入力信号が入力されるＰＭＯＳトランジスタであり、
前記第３のトランジスタは、前記一端としてのドレイン端子が前記第１のトランジスタの前記一端としてのソース端子に接続され、前記他端としてのソース端子が前記第１の供給源に接続され、ゲート端子に前記論理信号が入力されるＰＭＯＳトランジスタであることを特徴とする請求項１に記載のドライバ。
【請求項３】
前記第１のトランジスタのバックゲートおよび前記第３のトランジスタのバックゲートは、前記第１の供給源に接続されていることを特徴とする請求項２に記載のドライバ。
【請求項４】
メモリセルのアクティブ状態と非アクティブ状態とを選択する選択信号を生成するドライバであって、
入力信号に応じて、前記メモリセルを非アクティブ状態とする場合には第１のトランジスタによって伝達される第１駆動電圧を前記選択信号として出力し、前記メモリセルをアクティブ状態とする場合には第２のトランジスタによって伝達される第２駆動電圧を前記選択信号として出力するものであって、かつ、第１端が接地電圧の印加端に接続され、第２端が前記第１のトランジスタの制御端と前記第２のトランジスタの制御端に接続され、制御端に前記入力信号が入力される第４のトランジスタと、第１端が前記第１のトランジスタの制御端と前記第２のトランジスタの制御端に接続され、第２端が前記第１駆動電圧を供給する第１の供給源に接続され、制御端に前記入力信号が入力される第５のトランジスタと、を備えた選択信号生成部と、
一端が前記第２のトランジスタの一端と接続され、他端が前記第２駆動電圧を供給する第２の供給源に接続されて、前記入力信号またはこれに準ずる論理信号に応じて、前記メモリセルを前記アクティブ状態とする場合にはオンして前記第２のトランジスタの前記一端に前記第２駆動電圧を伝達し、前記非アクティブ状態とする場合にはオフして前記第２のトランジスタの前記一端への前記第２駆動電圧の伝達を停止して前記第２のトランジスタの前記一端をフローティング状態とする制御を行う第３のトランジスタと、
を含むことを特徴とするドライバ。
【請求項５】
前記第１のトランジスタは、ソース端子が前記第１の供給源に接続され、ゲート端子に前記入力信号の論理レベルを反転させた反転入力信号が入力されるＰＭＯＳトランジスタであり、
前記第２のトランジスタは、ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に前記反転入力信号が入力されるＮＭＯＳトランジスタであり、
前記第３のトランジスタは、前記一端としてのドレイン端子が前記第２のトランジスタの前記一端としてのソース端子に接続され、前記他端としてのソース端子が前記第２の供給源に接続され、ゲート端子に前記論理信号が入力されるＮＭＯＳトランジスタであることを特徴とする請求項４に記載のドライバ。
【請求項６】
前記第２のトランジスタのバックゲートおよび前記第３のトランジスタのバックゲートは、前記第２の供給源に接続されていることを特徴とする請求項５に記載のドライバ。
【請求項７】
前記選択信号生成部は、前記入力信号に基づき相補的にオンオフ制御される前記第１のトランジスタと前記第２のトランジスタとにより構成されたインバータであることを特徴とする請求項１〜６のいずれか１項に記載のドライバ。
【請求項８】
前記第１駆動電圧は電源電圧よりも高く、前記第２駆動電圧は接地電圧よりも低いことを特徴とする請求項１〜７のいずれか１項に記載のドライバ。
【請求項９】
請求項１〜８のいずれか１項に記載のドライバと、
メモリセルと、
を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置（メモリ搭載ＬＳＩを含む）に関する。
【背景技術】
【０００２】
従来より、半導体記憶装置に関する種々の従来技術が開示・提案されている（例えば特許文献１、２を参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００５−５１４７２３号公報
【特許文献２】特開２００９−２０９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の半導体記憶装置では、その高付加価値化を実現する上で解決すべき種々の課題があった。例えば、従来の半導体記憶装置では、（１）メモリセルの非アクティブ時（非選択時）に定常的なリーク電流が発生する、（２）メモリセルの駆動トランジスタに定常的な電圧ストレスが加わる、（３）不良解析に長時間を要する、（４）不良原因の切り分けやアナログ特性評価を行うことができない、或いは、（５）メモリセルの駆動タイミングと歩留り（不良発生率）との相関関係を容易に知ることができない、といった種々の課題があった。
【０００５】
本発明は、本願の発明者により見出された上記の問題点に鑑み、半導体記憶装置の高付加価値化を実現することを目的とする。
【課題を解決するための手段】
【０００６】
＜第１の技術的特徴＞
本明細書中に開示されている第１の技術的特徴は、主として、上記の課題（１）を解決するための手段となり得る。
【０００７】
上記第１の技術的特徴を備えた半導体記憶装置は、ビット線と、前記ビット線に接続されるメモリ要素と、前記メモリ要素がアクティブ状態とされる直前の所定期間だけ前記ビット線に所定電圧を印加するプリチャージ回路と、を有する構成（第１−１の構成）とされている。
【０００８】
なお、上記第１−１の構成から成る半導体記憶装置において、前記メモリ要素は、メモリセルまたはローカルセンスアンプである構成（第１−２の構成）にするとよい。
【０００９】
＜第２の技術的特徴＞
本明細書中に開示されている第２の技術的特徴は、主として、上記の課題（２）を解決するための手段となり得る。
【００１０】
上記第２の技術的特徴を備えた半導体記憶装置は、メモリセルと、前記メモリセルの選択信号を生成するドライバと、を有し、前記ドライバは、入力信号に応じて前記選択信号を生成する選択信号生成部と、前記入力信号またはこれに準ずる論理信号に応じて前記選択信号生成部の駆動電圧を可変制御する駆動電圧選択部とを含む構成（第２−１の構成）とされている。
【００１１】
なお、上記第２−１の構成から成る半導体記憶装置において、前記選択信号生成部は、バッファまたはインバータである構成（第２−２の構成）にするとよい。
【００１２】
＜第３の技術的特徴＞
本明細書中に開示されている第３の技術的特徴は、主として、上記の課題（３）を解決するための手段となり得る。
【００１３】
上記第３の技術的特徴を備えた半導体記憶装置は、メモリアレイと、前記メモリアレイの動作確認テストを行うテスト回路と、を有し、前記テスト回路は、ＮＧ判定されたアドレスの総数をカウントするＮＧアドレス数カウンタ、ＮＧ判定されたアドレスに関する情報を保持するＮＧアドレスラッチ、ＮＧ判定されたビットに関する情報を保持するＮＧビットラッチ、及び、外部信号に応じて前記動作確認テストのテストパターンを複数候補の中から選択するテストパターン選択部のうち、少なくとも一つを含む構成（第３−１の構成）とされている。
【００１４】
なお、上記第３−１の構成から成る半導体記憶装置において、前記テストパターン選択部は、複数のテストパターンを順次切り替えながら選択する構成（第３−２の構成）にするとよい。
【００１５】
＜第４の技術的特徴＞
本明細書中に開示されている第４の技術的特徴は、主として、上記の課題（４）を解決するための手段となり得る。
【００１６】
上記第４の技術的特徴を備えた半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルが各々接続される第１ビット線及び第２ビット線と、前記第１ビット線と前記第２ビット線との電圧差に応じた出力信号を生成するセンスアンプと、前記第１ビット線及び前記第２ビット線に外部から任意のテスト電圧を印加するための第１パッド及び第２パッドと、を有する構成（第４−１の構成）とされている。
【００１７】
なお、上記第４−１の構成から成る半導体記憶装置において、前記第１パッド及び前記第２パッドは、それぞれ、前記メモリセルと同一プロセスで形成されたダミーメモリセルを介して、前記第１ビット線及び前記第２ビット線に接続されている構成（第４−２の構成）にするとよい。
【００１８】
＜第５の技術的特徴＞
本明細書中に開示されている第５の技術的特徴は、主として、上記の課題（５）を解決するための手段となり得る。
【００１９】
上記第５の技術的特徴を備えた半導体記憶装置は、メモリアレイと、前記メモリアレイの動作タイミングを制御するタイミング制御部と、前記タイミング制御部を介して前記メモリアレイの動作タイミングを変化させながら前記メモリアレイの動作確認を行うテスト回路と、を有する構成（第５−１の構成）とされている。
【００２０】
なお、上記第５−１の構成から成る半導体記憶装置において、前記タイミング制御部は前記メモリアレイの動作タイミングを固定するためのトリミング回路を含む構成（第５−２の構成）にするとよい。
【発明の効果】
【００２１】
本発明によれば、半導体記憶装置の高付加価値化を実現することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】半導体記憶装置の一実施形態を示すブロック図
【図２】ＤＲＡＭの第１構成例を示す回路図
【図３】データ「１」のライト動作を説明するためのタイムチャート
【図４】データ「０」のライト動作を説明するためのタイムチャート
【図５】データ「０」のリード動作を説明するためのタイムチャート
【図６】データ「１」のリード動作を説明するためのタイムチャート
【図７】ＤＲＡＭの第２構成例を示す回路図
【図８】６Ｔ−ＳＲＡＭの一構成例を示す回路図
【図９】第１のプリチャージシーケンスを示すタイムチャート
【図１０】リーク電流経路の一例を示す図
【図１１】第２のプリチャージシーケンスを示すタイムチャート
【図１２Ａ】ドライバ２１の第１構成例を示す図
【図１２Ｂ】第１構成例のドライバ２１の動作波形を示す図
【図１３Ａ】ドライバ２１の第２構成例を示す図
【図１３Ｂ】第２構成例のドライバ２１の動作波形を示す図
【図１４Ａ】ドライバ２１の第３構成例を示す図
【図１４Ｂ】第３構成例のドライバ２１の動作波形を示す図
【図１５Ａ】ドライバ２１の第４構成例を示す図
【図１５Ｂ】第４構成例のドライバ２１の動作波形を示す図
【図１６】テスト回路４０の第１構成例を示すブロック図
【図１７】テスト回路４０の第２構成例を示すブロック図
【図１８】テストパターンテーブルＴＢＬの一例を示す図
【図１９】テストパッドの一導入例を示す図
【図２０】センスアンプＳＡのオフセット評価方法を説明するためのタイムチャート（ＰＡＤ０＜ＰＡＤ１）
【図２１】センスアンプＳＡのオフセット評価方法を説明するためのタイムチャート（ＰＡＤ０＞ＰＡＤ１）
【図２２】メモリセルＣＥＬＬの特性評価方法を説明するためのタイムチャート（ｂｌ＞ＰＡＤ１）
【図２３】メモリセルＣＥＬＬの特性評価方法を説明するためのタイムチャート（ｂｌ＜ＰＡＤ１）
【図２４】プリチャージ電圧の特性評価方法を説明するためのタイムチャート（ｂｌ＜ＰＡＤ１）
【図２５】プリチャージ電圧の特性評価方法を説明するためのタイムチャート（ｂｌ＞ＰＡＤ１）
【図２６】タイミング制御部２２の一構成例を示す図
【図２７】タイミング制御動作を説明するためのタイムチャート
【図２８】遅延回路２２１の一構成例を示す図
【図２９】遅延段Ｄ１の一構成例を示す図
【図３０】テスト回路４０の第３構成例を示すブロック図
【発明を実施するための形態】
【００２３】
＜ブロック図＞
図１は、半導体記憶装置の一実施形態を示すブロック図である。本実施形態の半導体記憶装置は、メモリアレイ１０と、周辺回路２０と、メモリコントローラ３０と、テスト回路４０と、マルチプレクサ５０と、を含む。
【００２４】
メモリアレイ１０は、アレイ状に配列された複数のメモリセルＣＥＬＬやセンスアンプＳＡを含む。なお、メモリセルの形式としては、ＤＲＡＭ［Dynamic RAM］（図２及び図７を参照）、及び、６Ｔ−ＳＲＡＭ（図８を参照）などを採用することができる。
【００２５】
周辺回路２０は、メモリコントローラ３０やテスト回路４０からマルチプレクサ５０を介して入力されるアドレス信号ＡＤＤＲ、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、及び、リード／ライト選択信号Ｒ／Ｗに基づいて、メモリアレイ１０のアクセス制御や出力信号Ｑの出力制御を行う。なお、周辺回路２０には、メモリアレイ１０のリード／ライト動作に必要な各種駆動信号を生成するドライバ２１やタイミング制御部２２が含まれる。
【００２６】
メモリコントローラ３０は、半導体記憶装置１の外部に設けられたホスト装置（ＣＰＵ［Central Processing Unit］など）の指示に基づいて、アドレス信号ＡＤＤＲ、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、及び、リード／ライト選択信号Ｒ／Ｗを生成し、これらをマルチプレクサ５０経由で周辺回路２０に出力する一方、周辺回路２０からマルチプレクサ５０経由で入力される出力信号Ｑをホスト装置に伝達する。
【００２７】
テスト回路４０は、半導体記憶装置１の外部に設けられたテスト装置からの指示に基づいて、テスト用のアドレス信号ＡＤＤＲ、クロック信号ＣＬＫ、データ信号ＤＡＴＡ、及び、リード／ライト選択信号Ｒ／Ｗを生成し、これらをマルチプレクサ５０経由で周辺回路２０に出力する一方、周辺回路２０からマルチプレクサ５０経由で入力される出力信号Ｑをテスト装置に伝達する。
【００２８】
マルチプレクサ５０は、半導体記憶装置１の外部から入力されるテストイネーブル信号に基づいて、メモリコントローラ３０とテスト回路４０のうち、いずれを周辺回路２０に接続するかを決定する。
【００２９】
＜ＤＲＡＭ＞
図２は、ＤＲＡＭの第１構成例を示す回路図である。第１構成例のＤＲＡＭは、メモリセルＣＥＬＬとして、ＤＲＡＭ型のメモリセルＢＬＣＥＬＬ＜ｋ＞（ただしｋ＝０、１、…）と、６Ｔ−ＳＲＡＭ型のローカルセンスアンプＢＬＳＡと、を含む。
【００３０】
メモリセルＢＬＣＥＬＬ＜ｋ＞は、選択トランジスタＰＧ＜ｋ＞（図２の例では、Ｐチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ）と、キャパシタＣ＜ｋ＞（図２の例では、Ｐチャネル型ＭＯＳ電界効果トランジスタのゲート容量）と、を有する。キャパシタＣ＜ｋ＞の第１端（センスノードｓｎ）は、選択トランジスタＰＧ＜ｋ＞を介して第１ローカルビット線ｂｌまたは第２ローカルビット線ｂｌｂに接続されている。キャパシタＣ＜ｋ＞の第２端（トランジスタのゲート）は、基準電圧ＶＢＢＳの印加端に接続されている。選択トランジスタＰＧ＜ｋ＞のゲートは、ワード線ＷＬ＜ｋ＞に接続されている。
【００３１】
ローカルセンスアンプＢＬＳＡは、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１及びＰ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、を含む。トランジスタＰ１及びＰ２のソースは、いずれも信号線ｐｈｉ＿ｒｓｔ（ＰＭＯＳ駆動信号線）に接続されている。トランジスタＮ１及びＮ２のソースは、いずれも信号線ｐｈｉ＿ｓｂ（ＮＭＯＳ駆動信号線）に接続されている。
【００３２】
トランジスタＰ１のドレインとトランジスタＮ１のドレインは、接続ノードａで互いに接続されている。接続ノードａは、第１ローカルビット線ｂｌに接続されている。接続ノードａは、トランジスタＮ３を介して第１グローバルビット線ｇｂｌに接続されている。接続ノードａは、トランジスタＮ５を介して信号線ｐｈｉ＿ｓｂに接続されている。接続ノードａは、トランジスタＰ２及びＮ２の両ゲートに各々接続されている。トランジスタＮ３のゲートは、信号線ｃｓ（セル選択信号線）に接続されている。トランジスタＮ５のゲートは、信号線ｅｑ（第１ローカルビット線ｂｌ及び第２ローカルビット線ｂｌｂのプリチャージ／イコライズ用信号線）に接続されている。
【００３３】
トランジスタＰ２のドレインとトランジスタＮ２のドレインは、接続ノードｂで互いに接続されている。接続ノードｂは、第２ローカルビット線ｂｌｂに接続されている。接続ノードｂは、トランジスタＮ４を介して第２グローバルビット線ｇｂｌｂに接続されている。接続ノードｂは、トランジスタＮ６を介して信号線ｐｈｉ＿ｓｂに接続されている。接続ノードｂは、トランジスタＰ１及びＮ１の両ゲートに各々接続されている。トランジスタＮ４のゲートは、信号線ｃｓに接続されている。トランジスタＮ６のゲートは、信号線ｅｑに接続されている。
【００３４】
上記構成から成るローカルセンスアンプＢＬＳＡは、メモリセルＢＬＣＥＬＬの微弱な出力信号（第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂに各々現れる電圧信号）を増幅して第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂに出力する。また、ローカルセンスアンプＢＬＳＡは、メモリセルＢＬＣＥＬＬ＜ｋ＞へのデータ書き込みやリフレッシュを行う。
【００３５】
なお、図２では、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂのそれぞれにメモリセルＢＬＣＥＬＬが１つずつ接続されているが、実際には、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂのそれぞれに多数のメモリセルＢＬＣＥＬＬが接続される。
【００３６】
また、図２では、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの間にメモリセルＣＥＬＬが１つだけ接続されているが、実際には、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの間に多数のメモリセルＣＥＬＬが接続される。
【００３７】
＜データ「１」のライト動作＞
図３は、データ「１」のライト動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。
【００３８】
図３中の電圧に関する記号について説明する。ＶＤＤは電源電圧（例えば１．２Ｖ）である。ＶＳＳは接地電圧（０Ｖ）である。ＶＣＣＢは信号線ｅｑに印加されるハイレベル電圧（例えば１．６Ｖ）である。ＶＣＣＨＩはローカルビット線用のプリチャージ電圧レベル（例えば０．７３Ｖ）である。ＶＣＣＨＯはグローバルビット線用のプリチャージ電圧レベル（例えば０．７１Ｖ）である。ΔＶは｜ｂｌ−ｂｌｂ｜である。
【００３９】
図３中の時間に関する記号について説明する。ｔＣＹＣ＿ＢＬは、リード／ライト動作の駆動周期である。ｔｅｑ＿ｐｈｉ１は、信号線ｅｑの電圧がローレベルに立ち下げられてから信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂの電圧がハイレベル／ローレベルに遷移されるまでの時間である。ｔｒｄは、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂの電圧がハイレベル／ローレベルに遷移されてから第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂの電圧が安定するまでの時間である。ｔｐｈｉ＿ｃｓは、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂの電圧がハイレベル／ローレベルに遷移されてから信号線ｃｓの電圧がハイレベルに立ち上げられるまでの時間である。ｔｗｄは、信号線ｃｓの電圧がハイレベルに立ち上げられてからセンスノードｓｎの電圧が安定するまでの時間である。ｔｃｓ＿ｅｑは、信号線ｃｓの電圧がローレベルに立ち下げられてから信号線ｅｑの電圧がハイレベルに立ち上げられるまでの時間である。ｔｅｑ＿ｐｈｉ２は、信号線ｅｑの電圧がハイレベルに立ち上げられてから信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂの電圧がローレベル／ハイレベルに遷移されるまでの時間である。ｔＰＲＥは、信号線ｅｑの電圧がハイレベルに立ち上げられてから第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂの電圧がプリチャージされるまでの時間である。
【００４０】
以下では、図３を参照しながらデータ「０」が既に書き込まれているメモリセルＢＬＣＥＬＬ＜０＞にデータ「１」を上書きする場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加されている。
【００４１】
その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂが信号線ｐｈｉ＿ｓｂから分離されてフローティング状態となる。
【００４２】
このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「０」に相当する低電圧ＶＬ（例えば２００ｍＶ）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧低下（ΔＶ）が生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧上昇が生じる。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨＩに維持されたままとなる。
【００４３】
その後、信号線ｐｈｉ＿ｒｓｔがローレベルからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる。その結果、第１ローカルビット線ｂｌの電圧が接地電圧ＶＳＳまで引き下げられ、第２ローカルビット線ｂｌｂの電圧が電源電圧ＶＤＤまで引き上げられる。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌｂ−ｂｌ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「０」に相当する低電圧ＶＬに戻される。なお、ローカルセンスアンプＢＬＳＡが動作状態とされる前に、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データ「１」の書き込み動作に備えてそれぞれハイレベル／ローレベルとされる。
【００４４】
その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ導通される。その結果、第１ローカルビット線ｂｌの電圧は、接地電圧ＶＳＳから電源電圧ＶＤＤに引き上げられ、第２ローカルビット線ｂｌｂの電圧は、電源電圧ＶＤＤから接地電圧ＶＳＳまで引き下げられる。このとき、キャパシタＣ＜０＞のセンスノードには、データ「１」に相当する高電圧ＶＨ（ＶＤＤ近傍）が蓄えられる。
【００４５】
その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれローレベル／ハイレベルに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。
【００４６】
上記一連の動作により、データ「０」が既に書き込まれているメモリセルＢＬＣＥＬＬ＜０＞にデータ「１」を上書きすることが可能である。なお、上記では、データ「１」の書き込み対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータ「１」を書き込む場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。
【００４７】
＜データ「０」のライト動作＞
図４は、データ「０」のライト動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。なお、図４中の電圧に関する記号や時間に関する記号は、図３と同一であるため、重複した説明は割愛する。
【００４８】
以下では、図４を参照しながらデータ「１」が既に書き込まれているメモリセルＢＬＣＥＬＬ＜０＞にデータ「０」を上書きする場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加されている。
【００４９】
その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂが信号線ｐｈｉ＿ｓｂから分離されてフローティング状態となる。
【００５０】
このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「１」に相当する高電圧ＶＨ（ＶＤＤまで近傍）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧上昇（ΔＶ）が生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧低下が生じる。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨＩに維持されたままとなる。
【００５１】
その後、信号線ｐｈｉ＿ｒｓｔがローレベルからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる。その結果、第１ローカルビット線ｂｌの電圧が電源電圧ＶＤＤまで引き上げられ、第２ローカルビット線ｂｌｂの電圧が接地電圧ＶＳＳまで引き下げられる。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌ−ｂｌｂ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「１」に相当する高電圧ＶＨに戻される。なお、ローカルセンスアンプＢＬＳＡが動作状態とされる前に、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データ「０」の書き込み動作に備えてそれぞれローレベル／ハイレベルとされる。
【００５２】
その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間が各々導通される。その結果、第１ローカルビット線ｂｌの電圧は、電源電圧ＶＤＤから接地電圧ＶＳＳに引き下げられ、第２ローカルビット線ｂｌｂの電圧は、接地電圧ＶＳＳから電源電圧ＶＤＤまで引き上げられる。このとき、キャパシタＣ＜０＞のセンスノードには、データ「０」に相当する低電圧ＶＬ（例えば２００ｍＶ）が蓄えられる。
【００５３】
その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれローレベル／ハイレベルに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。
【００５４】
上記一連の動作により、データ「１」が既に書き込まれているメモリセルＢＬＣＥＬＬ＜０＞にデータ「０」を上書きすることが可能である。なお、上記では、データ「０」の書き込み対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータ「０」を書き込む場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。
【００５５】
＜データ「０」のリード動作＞
図５は、データ「０」のリード動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。なお、図５中の電圧に関する記号や時間に関する記号は、ΔＶｇｂｌとｔｒｇｄ以外、先出の図３や図４と同一であるため、重複した説明は割愛する。ΔＶｇｂｌは、｜ｇｂｌ−ｇｂｌｂ｜である。ｔｒｇｄは、信号線ｃｓがハイレベルに立ち上げられてからΔＶｇｂｌが１２０ｍＶに達するまでの時間である。
【００５６】
図５を参照しながら、メモリセルＢＬＣＥＬＬ＜０＞からデータ「０」を読み出す場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加されている。
【００５７】
その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂが信号線ｐｈｉ＿ｓｂから分離されてフローティング状態となる。
【００５８】
このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「０」に相当する低電圧ＶＬ（例えば２００ｍＶ）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧低下（ΔＶ）が生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧上昇が生じる。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨＩに維持されたままとなる。
【００５９】
その後、信号線ｐｈｉ＿ｒｓｔがローレベルからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる。その結果、第１ローカルビット線ｂｌの電圧が接地電圧ＶＳＳまで引き下げられ、第２ローカルビット線ｂｌｂの電圧が電源電圧ＶＤＤまで引き上げられる。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌｂ−ｂｌ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「０」に相当する低電圧ＶＬに戻される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データの読み出し動作に備えていずれもハイレベルに維持される。
【００６０】
その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ導通される。その結果、第１グローバルビット線ｇｂｌの電圧は、電源電圧ＶＤＤからΔＶｇｂｌだけ低下する。一方、第２グローバルビット線ｇｂｌｂの電圧は電源電圧ＶＤＤに維持されたままとなる。従って、センスアンプＳＡでは、第１グローバルビット線ｇｂｌの電圧が第２グローバルビット線ｇｂｌｂの電圧よりも低いと判定され、モリセルＢＬＣＥＬＬ＜０＞からデータ「０」が読み出される。
【００６１】
その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれローレベル／ハイレベルに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。
【００６２】
上記一連の動作により、メモリセルＢＬＣＥＬＬ＜０＞からデータ「０」を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。
【００６３】
＜データ「１」のリード動作＞
図６は、データ「１」のリード動作を説明するためのタイムチャートであり、上から順に、第１ローカルビット線ｂｌ／第２ローカルビット線ｂｌｂ、信号線ｅｑ、信号線ｐｈｉ＿ｒｓｔ、信号線ｐｈｉ＿ｓｂ、信号線ｃｓ、第１グローバルビット線ｇｂｌ／第２グローバルビット線ｇｂｌｂ、及び、センスノードｓｎの各電圧波形が描写されている。なお、図６中の電圧に関する記号や時間に関する記号は、図５と同一であるため、重複した説明は割愛する。
【００６４】
図６を参照しながら、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」を読み出す場合の動作について説明する。信号線ｅｑの電圧がハイレベルとされている間、トランジスタＮ５及びＮ６がいずれもオンとなっているので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されており、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加されている。
【００６５】
その後、ワード線ＷＬ＜０＞がローレベルとされると、選択トランジスタＰＧ＜０＞がオンとなるので、キャパシタＣ＜０＞のセンスノードｓｎが第１ローカルビット線ｂｌと導通される。また、信号線ｅｑがハイレベルからローレベルに立ち下げられると、トランジスタＮ５及びＮ６がいずれもオフとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂが信号線ｐｈｉ＿ｓｂから分離されてフローティング状態となる。
【００６６】
このとき、キャパシタＣ＜０＞のセンスノードｓｎには、データ「１」に相当する高電圧ＶＨ（ＶＤＤまで近傍）が与えられている。従って、キャパシタＣ＜０＞と第１ローカルビット線ｂｌとの容量分配により、第１ローカルビット線ｂｌには電圧上昇（ΔＶ）が生じ、キャパシタＣ＜０＞のセンスノードｓｎには電圧低下が生じる。一方、第２ローカルビット線ｂｌｂの電圧はプリチャージ電圧ＶＣＣＨＩに維持されたままとなる。
【００６７】
その後、信号線ｐｈｉ＿ｒｓｔがローレベルからハイレベルに立ち上げられ、信号線ｐｈｉ＿ｓｂがハイレベルからローレベルに立ち下げられると、ローカルセンスアンプＢＬＳＡが動作状態となる。その結果、第１ローカルビット線ｂｌの電圧が電源電圧ＶＤＤまで引き上げられ、第２ローカルビット線ｂｌｂの電圧が接地電圧ＶＳＳまで引き下げられる。すなわち、ローカルセンスアンプＢＬＳＡにより、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの電圧差（ｂｌ−ｂｌｂ）がΔＶからＶＤＤ−ＶＳＳまで増幅される。このとき、キャパシタＣ＜０＞のセンスノードｓｎは、データ「１」に相当する高電圧ＶＨに戻される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、データの読み出し動作に備えて、いずれもハイレベルに維持される。
【００６８】
その後、信号線ｃｓがローレベルからハイレベルに立ち上げられると、トランジスタＮ３及びＮ４がいずれもオンとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ導通される。その結果、第２グローバルビット線ｇｂｌｂの電圧は、電源電圧ＶＤＤからΔＶｇｂｌだけ低下する。一方、第１グローバルビット線ｇｂｌの電圧は電源電圧ＶＤＤに維持されたままとなる。従って、センスアンプＳＡでは、第１グローバルビット線ｇｂｌの電圧が第２グローバルビット線ｇｂｌｂの電圧よりも高いと判定され、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」が読み出される。
【００６９】
その後、信号線ｃｓがハイレベルからローレベルに立ち下げられると、トランジスタＮ３及びＮ４がいずれもオフとなるので、第１ローカルビット線ｂｌと第１グローバルビット線ｇｂｌとの間、及び、第２ローカルビット線ｂｌｂと第２グローバルビット線ｇｂｌｂとの間がそれぞれ遮断される。また、信号線ｐｈｉ＿ｒｓｔ／ｐｈｉ＿ｓｂがそれぞれローレベル／ハイレベルに遷移されると、ローカルセンスアンプＢＬＳＡが非動作状態とされる。また、信号線ｅｑがローレベルからハイレベルに立ち上げられると、トランジスタＮ５及びＮ６がいずれもオンとなるので、第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂがいずれも信号線ｐｈｉ＿ｓｂと導通されて、各々に所定のプリチャージ電圧ＶＣＣＨＩが印加される。なお、第１グローバルビット線ｇｂｌ及び第２グローバルビット線ｇｂｌｂは、上記のプリチャージ動作に備えて、いずれもハイレベルとされる。
【００７０】
上記一連の動作により、メモリセルＢＬＣＥＬＬ＜０＞からデータ「１」を読み出すことが可能である。なお、上記では、データの読み出し対象として、メモリセルＢＬＣＥＬＬ＜０＞を選択した場合を例に挙げて説明を行ったが、その他のメモリセルＢＬＣＥＬＬ＜ｋ＞を選択してデータを読み出す場合であっても、その基本動作は上記と同様であり、必要に応じて第１ローカルビット線ｂｌと第２ローカルビット線ｂｌｂとの関係、及び、第１グローバルビット線ｇｂｌと第２グローバルビット線ｇｂｌｂとの関係を逆転させればよい。
【００７１】
＜プリチャージシーケンス＞
図９は、第１のプリチャージシーケンスを示すタイムチャートであり、上から順に、クロック信号ＣＬＫ、ワード線選択信号ＷＬ、プリチャージ信号ＰＲＥ、及び、第１ビット線ＢＩＴ／第２ビット線ＢＩＴＢの電圧波形が描写されている。
【００７２】
図１０は、リーク電流経路の一例を示す図である。なお、第１ビット線ＢＩＴと第２ビット線ＢＩＴＢとの間に接続されるメモリ要素Ｘ及びＹ（メモリアレイの構成要素）は、例えば、ＤＲＡＭのローカルセンスアンプＢＬＳＡ（図２を参照）や、６Ｔ−ＳＲＡＭのメモリセルＣＥＬＬ（図８を参照）に相当する。
【００７３】
例えば、メモリ要素Ｘ及びＹが、それぞれ、図２のローカルセンスアンプＢＬＳＡであると考えた場合、トランジスタ群Ｘ０及びＹ０は、それぞれ、図２のトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２、Ｎ５、及び、Ｎ６に相当する。トランジスタＸ１及びＹ１は、それぞれ、図２のトランジスタＮ３に相当する。トランジスタＸ２及びＹ２は、それぞれ、図２のトランジスタＮ４に相当する。第１ビット線ＢＩＴは、図２の第１グローバルビット線ｇｂｌに相当する。第２ビット線ＢＩＴＢは、図２の第２グローバルビット線ｇｂｌｂに相当する。
【００７４】
一方、メモリ要素Ｘ及びＹが、それぞれ、図８のメモリセルＣＥＬＬであると考えた場合、トランジスタ群Ｘ０及びＹ０は、それぞれ、図８のトランジスタＰ１、Ｐ２、Ｎ１、及び、Ｎ２に相当する。トランジスタＸ１及びＹ１は、それぞれ、図８のトランジスタＮ３に相当する。トランジスタＸ２及びＹ２は、それぞれ、図８のトランジスタＮ４に相当する。第１ビット線ＢＩＴは、図８の第１ローカルビット線ｂｌに相当する。第２ビット線ＢＩＴＢは、図８の第２ローカルビット線ｂｌｂに相当する。
【００７５】
プリチャージ回路Ｚは、Ｐチャネル型ＭＯＳ電界効果トランジスタＺ１〜Ｚ３を含む。トランジスタＺ１は、第１ビット線ＢＩＴと電源電圧ＶＤＤの印加端との間に接続されている。トランジスタＺ２は、第２ビット線ＢＩＴＢと電源電圧ＶＤＤの印加端との間に接続されている。トランジスタＺ３は、第１ビット線ＢＩＴと第２ビット線ＢＩＴＢとの間に接続されている。トランジスタＺ１〜Ｚ３のゲートは、いずれもプリチャージ信号ＰＲＥの印加端に接続されている。従って、プリチャージ信号ＰＲＥがハイレベルとされているときにはトランジスタＺ１〜Ｚ３がいずれもオフされ、プリチャージ信号ＰＲＥがローレベルとされているときにはトランジスタＺ１〜Ｚ３がいずれもオンされる。
【００７６】
さて、図９で示した第１のプリチャージシーケンスでは、ワード線選択信号ＷＬがローレベルとされている間、プリチャージ信号ＰＲＥが定常的にローレベルとされており、ワード線選択信号ＷＬがハイレベルとされる間（前後のマージン期間を含む）だけプリチャージ信号ＰＲＥがハイレベルとされている。
【００７７】
言い換えれば、第１のプリチャージシーケンスにおいて、プリチャージ回路Ｚは、メモリ要素Ｘ及びＹが非アクティブ状態とされている間、第１ビット線ＢＩＴ及び第２ビット線ＢＩＴＢを定常的にプリチャージ状態（電源電圧ＶＤＤが印加された状態）に維持し、メモリ要素ＸまたはＹがアクティブ状態とされる間だけ第１ビット線ＢＩＴ及び第２ビット線ＢＩＴＢのプリチャージ状態を解除している。
【００７８】
このような第１のプリチャージシーケンスであれば、クロック信号ＣＬＫのパルスエッジが到来した後、遅滞なくメモリ要素ＸまたはＹをアクティブ状態とすることができるので、動作速度の向上を図ることが可能となる。
【００７９】
ただし、第１のプリチャージシーケンスでは、第１ビット線ＢＩＴ及び第２ビット線ＢＩＴＢが定常的にハイレベルにプリチャージされているので、図１０の破線矢印で示したリーク電流経路が形成される。上記のリーク電流経路を流れるリーク電流は、個々に見れば僅かな量であるが、メモリアレイ全体で見ると大きな電流の浪費を招いてしまう。
【００８０】
図１１は、第２のプリチャージシーケンスを示すタイムチャートであり、上から順に、クロック信号ＣＬＫ、ワード線選択信号ＷＬ、プリチャージ信号ＰＲＥ、及び、第１ビット線ＢＩＴ／第２ビット線ＢＩＴＢの電圧波形が描写されている。
【００８１】
第２のプリチャージシーケンスでは、クロック信号ＣＬＫのパルスエッジが到来するまで、プリチャージ信号ＰＲＥがハイレベルに維持されている。そして、クロック信号ＣＬＫのパルスエッジが到来した時点から所定期間だけ、プリチャージ信号ＰＲＥがローレベルとされている。一方、ワード線選択信号ＷＬは、クロック信号ＣＬＫのパルスエッジ到来から所定期間が経過してプリチャージ信号ＰＲＥがハイレベルに戻された後、遅滞なくハイレベルとされている。
【００８２】
言い換えれば、第１のプリチャージシーケンスにおいて、プリチャージ回路Ｚは、メモリ要素ＸまたはＹがアクティブ状態とされる直前の所定期間だけ第１ビット線ＢＩＴ及び第２ビット線ＢＩＴＢをプリチャージ状態（電源電圧ＶＤＤが印加された状態）とし、その余の期間については、第１ビット線ＢＩＴ及び第２ビット線ＢＩＴＢをフローティング状態に維持している。なお、第１ビット線ＢＩＴ及び第２ビット線ＢＩＴのプリチャージが完了してから、メモリ要素ＸまたはＹがアクティブ状態とされるまでのタイムラグは、できるだけ短縮することが望ましい。
【００８３】
このような第２のプリチャージシーケンスであれば、第１ビット線ＢＩＴ及び第２ビット線ＢＩＴＢが定常的にフローティング状態とされているので、図１０の破線矢印で示したリーク電流経路の形成を回避することができる。従って、メモリアレイの消費電流を効果的に低減して、半導体記憶装置１の高付加価値化を実現することが可能となる。
【００８４】
＜ドライバ＞
図１２Ａは、ドライバ２１の第１構成例を示す図である。また、図１２Ｂは、第１構成例のドライバ２１の動作波形を示す図である。
【００８５】
ドライバ２１は、メモリセルＣＥＬＬの選択トランジスタ（第１構成例ではＰチャネル型ＭＯＳ電界効果トランジスタ）をオン／オフするためのワード線選択信号ＷＬを生成する回路ブロックであり、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１１及びＰ１２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１１及びＮ１２と、を有する。
【００８６】
トランジスタＰ１１及びＰ１２のソース及びバックゲートは、いずれも第１駆動電圧Ｖ１（＝ＶＤＤ＋α）（例えばＶＤＤ＝１．２Ｖ、α＝０．６Ｖ）の印加端に接続されている。トランジスタＮ１１及びＮ１２のソース及びバックゲートは、いずれも第２駆動電圧Ｖ２（＝−α）の印加端に接続されている。トランジスタＰ１１及びＮ１１のゲートは、いずれも入力信号ＩＮの印加端に接続されている。トランジスタＰ１１及びＮ１１のドレインは、互いに接続されており、その接続ノードは、トランジスタＰ１２及びＮ１２のゲートにそれぞれ接続されている。トランジスタＰ１２及びＮ１２のドレインは、互いに接続されており、その接続ノードは、ワード線選択信号ＷＬの印加端に接続されている。
【００８７】
すなわち、ドライバ２１は、入力信号ＩＮに応じてワード線選択信号ＷＬを生成する選択信号生成部として、第１インバータ（Ｐ１１、Ｎ１１）と、第２インバータ（Ｐ１２、Ｎ１２）とを直列に接続したバッファ回路を有する。
【００８８】
第１構成例のドライバ２１において、メモリセルＣＥＬＬを非アクティブ状態（Ｎ）とする場合には入力信号ＩＮがハイレベル（Ｖ１）とされる。ハイレベル（Ｖ１）の入力信号ＩＮが入力された第１インバータ（Ｐ１１、Ｎ１１）では、トランジスタＰ１１がオフとなり、トランジスタＮ１１がオンとなる。従って、第１インバータ（Ｐ１１、Ｎ１１）から出力される反転入力信号ＩＮＢはローレベル（Ｖ２）となる。ローレベル（Ｖ２）の反転入力信号ＩＮＢが入力された第２インバータ（Ｐ１２、Ｎ１２）では、トランジスタＰ１２がオンとなり、トランジスタＮ１２がオフとなる。従って、第２インバータ（Ｐ１２、Ｎ１２）から出力されるワード線選択信号ＷＬはハイレベル（Ｖ１）となる。その結果、メモリセルＣＥＬＬの選択トランジスタ（ＰＭＯＳＦＥＴ）はオフとなり、メモリセルＣＥＬＬが非アクティブ状態（ビット線から切り離された状態）となる。
【００８９】
一方、メモリセルＣＥＬＬをアクティブ状態（Ａ）とする場合には、入力信号ＩＮがローレベル（ＧＮＤ（０Ｖ））とされる。ローレベル（ＧＮＤ）の入力信号ＩＮが入力された第１インバータ（Ｐ１１、Ｎ１１）では、トランジスタＰ１１がオンとなり、トランジスタＮ１１がオフとなる。従って、第１インバータ（Ｐ１１、Ｎ１１）から出力される反転入力信号ＩＮＢはハイレベル（Ｖ１）となる。ハイレベル（Ｖ１）の反転入力信号ＩＮＢが入力された第２インバータ（Ｐ１２、Ｎ１２）では、トランジスタＰ１２がオフとなり、トランジスタＮ１２がオンとなる。従って、第２インバータ（Ｐ１２、Ｎ１２）から出力されるワード線選択信号ＷＬはローレベル（Ｖ２）となる。その結果、メモリセルＣＥＬＬの選択トランジスタ（ＰＭＯＳＦＥＴ）はオンとなり、メモリセルＣＥＬＬがアクティブ状態（ビット線に接続された状態）となる。
【００９０】
第１構成例のドライバ２１であれば、電源電圧ＶＤＤよりも高い第１駆動電圧Ｖ１（＝ＶＤＤ＋α）と、接地電圧ＧＮＤよりも低い第２駆動電圧Ｖ２（＝−α）との間で、ワード線選択信号ＷＬをパルス駆動することができるので、メモリセルＣＥＬＬのデータ保持特性を向上させることが可能となる。
【００９１】
ただし、第１構成例のドライバ２１では、メモリセルＣＥＬＬの非アクティブ時において、トランジスタＰ１１のソース・ドレイン間、トランジスタＰ１２のゲート・ソース間及びゲート・バックゲート間、トランジスタＮ１１のゲート・ソース間及びゲート・バックゲート間、並びに、トランジスタＮ１２のソース・ドレイン間のそれぞれに、｜ＶＤＤ＋２α｜という高電圧が印加される。そのため、第１構成例のドライバ２１では、トランジスタＰ１１、Ｐ１２、Ｎ１１、及び、Ｎ１２をいずれも高耐圧設計（上記の高電圧が定常的に印加された場合でも破壊されることのない素子設計）としなければならず、ドライバ２１の回路面積が大きくなる。
【００９２】
図１３Ａは、ドライバ２１の第２構成例を示す図である。また、図１３Ｂは、第２構成例のドライバ２１の動作波形を示す図である。第２構成例のドライバ２１は、第１構成例に加えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２１及びＰ２２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２１及びＮ２２と、を有する。
【００９３】
各素子間の接続関係については、第１構成例との相違点のみ説明する。トランジスタＰ２１のソース及びバックゲート、並びに、トランジスタＰ２２のバックゲートは、いずれも第１駆動電圧Ｖ１の印加端に接続されている。トランジスタＰ２１のドレインとトランジスタＰ２２のソースは、互いに接続されており、その接続ノードは、トランジスタＰ１１及びＰ１２のソース及びバックゲートにそれぞれ接続されている。トランジスタＰ２２のドレインは、電源電圧ＶＤＤの印加端に接続されている。トランジスタＰ２１のゲートは、第１制御信号Ｓ１の印加端に接続されている。トランジスタＰ２２のゲートは、第１反転制御信号Ｓ１Ｂの印加端に接続されている。
【００９４】
トランジスタＮ２１のソース及びバックゲート、並びに、トランジスタＮ２２のバックゲートは、いずれも第２駆動電圧Ｖ２の印加端に接続されている。トランジスタＮ２１のドレインとトランジスタＮ２２のソースは、互いに接続されており、その接続ノードは、トランジスタＮ１１及びＮ１２のソース及びバックゲートにそれぞれ接続されている。トランジスタＮ２２のドレインは、接地電圧ＧＮＤの印加端に接続されている。トランジスタＮ２１のゲートは、第２制御信号Ｓ２の印加端に接続されている。トランジスタＮ２２のゲートは、第２反転制御信号Ｓ２Ｂの印加端に接続されている。
【００９５】
なお、第１制御信号Ｓ１及び第２制御信号Ｓ２、及び、これらを論理反転させた第１反転制御信号Ｓ１Ｂ及び第２反転制御信号Ｓ２Ｂは、それぞれ、入力信号ＩＮに準じた論理信号である。より具体的に述べると、第１制御信号Ｓ１は、入力信号ＩＮの論理反転信号であり、そのハイレベル（Ｖ１）及びローレベル（ＧＮＤ）は、入力信号ＩＮのハイレベル（Ｖ１）及びローレベル（ＧＮＤ）と同一である。第１反転制御信号Ｓ１Ｂは、入力信号ＩＮそのものである。第２制御信号Ｓ２は、入力信号ＩＮの論理反転信号である。ただし、第２制御信号Ｓ２のハイレベル（ＶＤＤ）及びローレベル（Ｖ２）は、入力信号ＩＮのハイレベル（Ｖ１）及びローレベル（ＧＮＤ）をαだけ低電位側にシフトさせた電圧値となっている。第２反転制御信号Ｓ２Ｂは、入力信号ＩＮと同一論理の論理信号である。ただし、第２反転制御信号Ｓ２Ｂのハイレベル（ＶＤＤ）及びローレベル（Ｖ２）は、入力信号ＩＮのハイレベル（Ｖ１）及びローレベル（ＧＮＤ）をαだけ低電位側にシフトさせた電圧値となっている。
【００９６】
第２構成例のドライバ２１において、メモリセルＣＥＬＬを非アクティブ状態（Ｎ）とする場合には、第１制御信号Ｓ１がローレベル（ＧＮＤ）とされて、第１反転制御信号Ｓ１Ｂがハイレベル（Ｖ１）とされる。このとき、トランジスタＰ２１がオンとされて、トランジスタＰ２２がオフとされる。従って、トランジスタＰ１１及びＰ１２のソース及びバックゲートには、いずれも第１駆動電圧Ｖ１が印加される。また、メモリセルＣＥＬＬを非アクティブ状態（Ｎ）とする場合には、第２制御信号Ｓ２がローレベル（Ｖ２）とされて、第２反転制御信号Ｓ２Ｂがハイレベル（ＶＤＤ）とされる。このとき、トランジスタＮ２１がオフとされて、トランジスタＮ２２がオンとされる。従って、トランジスタＮ１１及びＮ１２のソース及びバックゲートには、いずれも接地電圧ＧＮＤが印加される。
【００９７】
また、メモリセルＣＥＬＬを非アクティブ状態（Ｎ）とする場合には、先述のように、入力信号ＩＮがハイレベル（Ｖ１）とされる。ハイレベル（Ｖ１）の入力信号ＩＮが入力された第１インバータ（Ｐ１１、Ｎ１１）では、トランジスタＰ１１がオフとなり、トランジスタＮ１１がオンとなる。従って、第１インバータ（Ｐ１１、Ｎ１１）から出力される反転入力信号ＩＮＢはローレベル（ＧＮＤ）となる。ローレベル（ＧＮＤ）の反転入力信号ＩＮＢが入力された第２インバータ（Ｐ１２、Ｎ１２）では、トランジスタＰ１２がオンとなり、トランジスタＮ１２がオフとなる。従って、第２インバータ（Ｐ１２、Ｎ１２）から出力されるワード線選択信号ＷＬはハイレベル（Ｖ１）となる。その結果、メモリセルＣＥＬＬの選択トランジスタ（ＰＭＯＳＦＥＴ）はオフとなり、メモリセルＣＥＬＬが非アクティブ状態となる。ここで着目すべき点は、先述の第１構成例と比べて、反転入力信号ＩＮＢのローレベルが第２駆動電圧Ｖ２よりもαだけ高い接地電圧ＧＮＤに引き上げられている点である。
【００９８】
一方、メモリセルＣＥＬＬをアクティブ状態（Ａ）とする場合には、第１制御信号Ｓ１がハイレベル（Ｖ１）とされて、第１反転制御信号Ｓ１Ｂがローレベル（ＧＮＤ）とされる。このとき、トランジスタＰ２１がオフとされ、トランジスタＰ２２がオンとされる。従って、トランジスタＰ１１及びＰ１２のソース及びバックゲートには、いずれも電源電圧ＶＤＤが印加される。また、メモリセルＣＥＬＬをアクティブ状態（Ａ）とする場合には、第２制御信号Ｓ２がハイレベル（ＶＤＤ）とされて、第２反転制御信号Ｓ２Ｂがローレベル（Ｖ２）とされる。このとき、トランジスタＮ２１がオンとされて、トランジスタＮ２２がオフとされる。従って、トランジスタＮ１１及びＮ１２のソース及びバックゲートには、いずれも第２駆動電圧Ｖ２が印加される。
【００９９】
また、メモリセルＣＥＬＬをアクティブ状態（Ａ）とする場合には、先述のように、入力信号ＩＮがローレベル（ＧＮＤ）とされる。ローレベル（ＧＮＤ）の入力信号ＩＮが入力された第１インバータ（Ｐ１１、Ｎ１１）では、トランジスタＰ１１がオンとなり、トランジスタＮ１１がオフとなる。従って、第１インバータ（Ｐ１１、Ｎ１１）から出力される反転入力信号ＩＮＢはハイレベル（ＶＤＤ）となる。ハイレベル（ＶＤＤ）の反転入力信号ＩＮＢが入力された第２インバータ（Ｐ１２、Ｎ１２）では、トランジスタＰ１２がオフとなり、トランジスタＮ１２がオンとなる。従って、第２インバータ（Ｐ１２、Ｎ１２）から出力されるワード線選択信号ＷＬは、ローレベル（Ｖ２）となる。その結果、メモリセルＣＥＬＬの選択トランジスタ（ＰＭＯＳＦＥＴ）はオンとなり、メモリセルＣＥＬＬがアクティブ状態となる。ここで着目すべき点は、先述の第１構成例と比べて、反転入力信号ＩＮＢのハイレベルが第１駆動電圧Ｖ１よりもαだけ低い電源電圧ＶＤＤに引き下げられている点である。
【０１００】
このように、第２構成例のドライバ２１であれば、先述の第１構成例と同様、電源電圧ＶＤＤよりも高い第１駆動電圧Ｖ１（＝ＶＤＤ＋α）と、接地電圧ＧＮＤよりも低い第２駆動電圧Ｖ２（＝−α）との間で、ワード線選択信号ＷＬをパルス駆動することができるので、メモリセルＣＥＬＬのデータ保持特性を向上させることが可能となる。
【０１０１】
また、第２構成例のドライバ２１であれば、メモリセルＣＥＬＬのアクティブ時と非アクティブ時のいずれにおいても、ドライバ２１を形成する全てのトランジスタ（Ｐ１１、Ｐ１２、Ｎ１１、Ｎ１２、Ｐ２１、Ｐ２２、Ｎ２１、Ｎ２２）のソース・ドレイン間、ゲート・ソース間、及び、ゲート・バックゲート間に対して、｜ＶＤＤ＋α｜以上の電圧が印加されることはなくなる。
【０１０２】
このように、第２構成例のドライバ２１であれば、第１構成例に比べて、定常的な電圧ストレスをαだけ低減することができるので、ドライバ２１を不要に高耐圧設計とする必要がなくなる。従って、ドライバ２１の回路面積を縮小して、半導体記憶装置１の高付加価値化を実現することが可能となる。
【０１０３】
ただし、第２構成例のドライバ２１では、第１構成例と比べて、４つのトランジスタＰ２１、Ｐ２２、Ｎ２１、及び、Ｎ２２を追加する必要があるので、ドライバ２１の回路面積縮小に関しては、さらなる改善の余地を残している。
【０１０４】
図１４Ａは、ドライバ２１の第３構成例を示す図である。また、図１４Ｂは、第３構成例のドライバ２１の動作波形を示す図である。第３構成例のドライバ２１は、第１構成例に加えて、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１を有する。
【０１０５】
各素子間の接続関係については、第１構成例との相違点のみ説明する。トランジスタＮ３１のソース及びバックゲート、並びに、トランジスタＮ１２のバックゲートは、いずれも第２駆動電圧Ｖ２の印加端に接続されている。トランジスタＮ３１のドレインは、トランジスタＮ１２のソースに接続されている。トランジスタＮ３１のゲートは、第３制御信号Ｓ３の印加端に接続されている。トランジスタＮ１１のソース及びバックゲートは、第２駆動電圧Ｖ２の印加端ではなく、接地電圧ＧＮＤの印加端に接続されている。
【０１０６】
第３制御信号Ｓ３は、入力信号ＩＮの論理反転信号である。ただし、第３制御信号Ｓ３のハイレベル（ＶＤＤ）及びローレベル（Ｖ２）は、入力信号ＩＮのハイレベル（Ｖ１）及びローレベル（ＧＮＤ）を−αだけ低電位側にシフトさせた電圧値となっている。
【０１０７】
第３構成例のドライバ２１において、メモリセルＣＥＬＬを非アクティブ状態（Ｎ）とする場合には、第３制御信号Ｓ３がローレベル（Ｖ２）とされる。このとき、トランジスタＮ３１がオフとされる。従って、トランジスタＮ１２のソースは、フローティング状態とされる。
【０１０８】
また、メモリセルＣＥＬＬを非アクティブ状態（Ｎ）とする場合には、先述のように、入力信号ＩＮがハイレベル（Ｖ１）とされる。ハイレベル（Ｖ１）の入力信号ＩＮが入力された第１インバータ（Ｐ１１、Ｎ１１）では、トランジスタＰ１１がオフとなり、トランジスタＮ１１がオンとなる。従って、第１インバータ（Ｐ１１、Ｎ１１）から出力される反転入力信号ＩＮＢはローレベル（ＧＮＤ）となる。ローレベル（ＧＮＤ）の反転入力信号ＩＮＢが入力された第２インバータ（Ｐ１２、Ｎ１２）では、トランジスタＰ１２がオンとなり、トランジスタＮ１２がオフとなる。従って、第２インバータ（Ｐ１２、Ｎ１２）から出力されるワード線選択信号ＷＬはハイレベル（Ｖ１）となる。その結果、メモリセルＣＥＬＬの選択トランジスタ（ＰＭＯＳＦＥＴ）はオフとなり、メモリセルＣＥＬＬが非アクティブ状態となる。ここで着目すべき点は、先述の第１構成例と異なり、トランジスタＮ１２のソースがフローティング状態とされている点である。
【０１０９】
一方、メモリセルＣＥＬＬをアクティブ状態（Ａ）とする場合には、第３制御信号Ｓ３がハイレベル（ＶＤＤ）とされる。このとき、トランジスタＮ３１がオンとされる。従って、トランジスタＮ１２のソースには、第２駆動電圧Ｖ２が印加される。
【０１１０】
また、メモリセルＣＥＬＬをアクティブ状態（Ａ）とする場合には、先述したように、入力信号ＩＮがローレベル（ＧＮＤ）とされる。ローレベル（ＧＮＤ）の入力信号ＩＮが入力された第１インバータ（Ｐ１１、Ｎ１１）では、トランジスタＰ１１がオンとなり、トランジスタＮ１１がオフとなる。従って、第１インバータ（Ｐ１１、Ｎ１１）から出力される反転入力信号ＩＮＢはハイレベル（Ｖ１）となる。ハイレベル（Ｖ１）の反転入力信号ＩＮＢが入力された第２インバータ（Ｐ１２、Ｎ１２）では、トランジスタＰ１２がオフとなり、トランジスタＮ１２がオンとなる。従って、第２インバータ（Ｐ１２、Ｎ１２）から出力されるワード線選択信号ＷＬは、ローレベル（Ｖ２）となる。その結果、メモリセルＣＥＬＬの選択トランジスタ（ＰＭＯＳＦＥＴ）はオンとなり、メモリセルＣＥＬＬがアクティブ状態となる。
【０１１１】
このように、第３構成例のドライバ２１であれば、先述の第１構成例と同様、電源電圧ＶＤＤよりも高い第１駆動電圧Ｖ１（＝ＶＤＤ＋α）と、接地電圧ＧＮＤよりも低い第２駆動電圧Ｖ２（＝−α）との間で、ワード線選択信号ＷＬをパルス駆動することができるので、メモリセルＣＥＬＬのデータ保持特性を向上させることが可能となる。
【０１１２】
また、第３構成例のドライバ２１であれば、メモリセルＣＥＬＬの非アクティブ時において、ドライバ２１を形成する全てのトランジスタ（Ｐ１１、Ｐ１２、Ｎ１１、Ｎ１２、Ｎ３１）のソース・ドレイン間、ゲート・ソース間、及び、ゲート・バックゲート間に対して、｜ＶＤＤ＋α｜以上の電圧が印加されることはなくなる。従って、メモリセルＣＥＬＬの非アクティブ時には、第１構成例に比べて、定常的な電圧ストレスをαだけ低減することが可能となる。
【０１１３】
なお、第３構成例のドライバ２１では、メモリセルＣＥＬＬのアクティブ時において、トランジスタＰ１２のソース・ドレイン間、並びに、トランジスタＮ１２のゲート・ソース間及びゲート・バックゲート間に、それぞれ｜ＶＤＤ＋２α｜という高電圧が印加される。ただし、メモリセルＣＥＬＬのアクティブ期間は、メモリセルＣＥＬＬの非アクティブ期間に比べて圧倒的に短いので、トランジスタＰ１２及びＮ１２の素子耐圧を不必要に高める必要はない。
【０１１４】
さらに、第３構成例のドライバ２１であれば、第２構成例と比べて追加素子が少なくて済む。従って、ドライバ２１の回路面積をより効果的に縮小して、半導体記憶装置１のさらなる高付加価値化を実現することが可能となる。
【０１１５】
図１５Ａは、ドライバ２１の第４構成例を示す図である。また、図１５Ｂは、第４構成例のドライバ２１の動作波形を示す図である。第４構成例のドライバ２１は、第３構成例の変形である。より具体的には、メモリセルＣＥＬＬの選択トランジスタがＰチャネル型からＮチャネル型に変更されたことに伴い、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ３１に代えて、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ３１が設けられている。
【０１１６】
各素子間の接続関係については、第１構成例との相違点のみ説明する。トランジスタＰ３１のソース及びバックゲート、並びに、トランジスタＰ１２のバックゲートは、いずれも第１駆動電圧Ｖ１の印加端に接続されている。トランジスタＰ３１のドレインは、トランジスタＰ１２のソースに接続されている。トランジスタＰ３１のゲートは、第４制御信号Ｓ４の印加端に接続されている。トランジスタＰ１１のソース及びバックゲートは、第１駆動電圧Ｖ１の印加端ではなく、電源電圧ＶＤＤの印加端に接続されている。
【０１１７】
第４構成例の入力信号ＩＮは、メモリセルＣＥＬＬの選択トランジスタがＰチャネル型からＮチャネル型に変更されたことに伴い、第１〜第３構成例の入力信号ＩＮの論理反転信号とされている。また、第４構成例の入力信号ＩＮのハイレベル（ＶＤＤ）及びローレベル（Ｖ２）は、第１〜第３構成例の入力信号ＩＮのハイレベル（Ｖ１）及びローレベル（ＧＮＤ）をαだけ低電位側にシフトさせた電圧値となっている。また、第４制御信号Ｓ４は、入力信号ＩＮの論理反転信号である。ただし、第４制御信号Ｓ４のハイレベル（Ｖ１）及びローレベル（ＧＮＤ）は、入力信号ＩＮのハイレベル（ＶＤＤ）及びローレベル（Ｖ２）をαだけ高電位側にシフトさせた電圧値となっている。
【０１１８】
第４構成例のドライバ２１において、メモリセルＣＥＬＬを非アクティブ状態（Ｎ）とする場合には、第４制御信号Ｓ４がハイレベル（Ｖ１）とされる。このとき、トランジスタＰ３１がオフとされる。従って、トランジスタＰ１２のソースは、フローティング状態とされる。
【０１１９】
また、メモリセルＣＥＬＬを非アクティブ状態（Ｎ）とする場合には、入力信号ＩＮがローレベル（Ｖ２）とされる。ローレベル（Ｖ２）の入力信号ＩＮが入力された第１インバータ（Ｐ１１、Ｎ１１）では、トランジスタＰ１１がオンとなり、トランジスタＮ１１がオフとなる。従って、第１インバータ（Ｐ１１、Ｎ１１）から出力される反転入力信号ＩＮＢはハイレベル（ＶＤＤ）となる。ハイレベル（ＶＤＤ）の反転入力信号ＩＮＢが入力された第２インバータ（Ｐ１２、Ｎ１２）では、トランジスタＰ１２がオフとなり、トランジスタＮ１２がオンとなる。従って、第２インバータ（Ｐ１２、Ｎ１２）から出力されるワード線選択信号ＷＬはローレベル（Ｖ２）となる。その結果、メモリセルＣＥＬＬの選択トランジスタ（ＮＭＯＳＦＥＴ）はオフとなり、メモリセルＣＥＬＬが非アクティブ状態となる。ここで着目すべき点は、先述の第３構成例と異なり、トランジスタＰ１２のソースがフローティング状態とされている点である。
【０１２０】
一方、メモリセルＣＥＬＬをアクティブ状態（Ａ）とする場合には、第４制御信号Ｓ４がローレベル（ＧＮＤ）とされる。このとき、トランジスタＰ３１がオンとされる。従って、トランジスタＰ１２のソースには、第１駆動電圧Ｖ１が印加される。
【０１２１】
また、メモリセルＣＥＬＬをアクティブ状態（Ａ）とする場合には、入力信号ＩＮがハイレベル（ＶＤＤ）とされる。ハイレベル（ＶＤＤ）の入力信号ＩＮが入力された第１インバータ（Ｐ１１、Ｎ１１）では、トランジスタＰ１１がオフとなり、トランジスタＮ１１がオンとなる。従って、第１インバータ（Ｐ１１、Ｎ１１）から出力される反転入力信号ＩＮＢはローレベル（Ｖ２）となる。ローレベル（Ｖ２）の反転入力信号ＩＮＢが入力された第２インバータ（Ｐ１２、Ｎ１２）では、トランジスタＰ１２がオンとなり、トランジスタＮ１２がオフとなる。従って、第２インバータ（Ｐ１２、Ｎ１２）から出力されるワード線選択信号ＷＬは、ハイレベル（Ｖ１）となる。その結果、メモリセルＣＥＬＬの選択トランジスタ（ＮＭＯＳＦＥＴ）はオンとなり、メモリセルＣＥＬＬがアクティブ状態となる。
【０１２２】
このように、第４構成例のドライバ２１であれば、先述の第１構成例と同様、電源電圧ＶＤＤよりも高い第１駆動電圧Ｖ１（＝ＶＤＤ＋α）と、接地電圧ＧＮＤよりも低い第２駆動電圧Ｖ２（＝−α）との間で、ワード線選択信号ＷＬをパルス駆動することができるので、メモリセルＣＥＬＬのデータ保持特性を向上させることが可能となる。
【０１２３】
また、第４構成例のドライバ２１であれば、メモリセルＣＥＬＬの非アクティブ時において、ドライバ２１を形成する全てのトランジスタ（Ｐ１１、Ｐ１２、Ｎ１１、Ｎ１２、Ｐ３１）のソース・ドレイン間、ゲート・ソース間、及び、ゲート・バックゲート間に対して、｜ＶＤＤ＋α｜以上の電圧が印加されることはなくなる。従って、メモリセルＣＥＬＬの非アクティブ時には、第１構成例に比べて、定常的な電圧ストレスをαだけ低減することが可能となる。
【０１２４】
なお、第４構成例のドライバ２１では、メモリセルＣＥＬＬのアクティブ時において、トランジスタＮ１２のソース・ドレイン間、並びに、トランジスタＰ１２のゲート・ソース間及びゲート・バックゲート間に、それぞれ｜ＶＤＤ＋２α｜という高電圧が印加される。ただし、メモリセルＣＥＬＬのアクティブ期間は、メモリセルＣＥＬＬの非アクティブ期間に比べて圧倒的に短いので、トランジスタＰ１２及びＮ１２の素子耐圧を不必要に高める必要はない。
【０１２５】
さらに、第４構成例のドライバ２１であれば、第２構成例と比べて、追加素子が少なくて済む。従って、ドライバ２１の回路面積を効果的に縮小して、半導体記憶装置１の高付加価値化を実現することが可能となる。
【０１２６】
なお、上記の第１〜第４構成例では、第１駆動電圧Ｖ１を電源電圧ＶＤＤよりもαだけ高い電圧値（Ｖ１＝ＶＤＤ＋α）に設定し、第２駆動電圧Ｖ２を接地電圧ＧＮＤよりもαだけ低い電圧値（Ｖ２＝ＧＮＤ−α）に設定した構成を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではない。例えば、第１駆動電圧Ｖ１を電源電圧ＶＤＤよりもαだけ高い電圧値（Ｖ１＝ＶＤＤ＋α）に設定し、第２駆動電圧Ｖ２を接地電圧よりもβ（≠α）だけ低い電圧値（Ｖ２＝ＧＮＤ−β）に設定した構成としても構わない。すなわち、第１駆動電圧Ｖ１と電源電圧ＶＤＤとの電圧差と、第２駆動電圧Ｖ２と接地電圧ＧＮＤとの電圧差について、各々の絶対値が異なっていても構わない。
【０１２７】
＜テスト回路＞
図１６は、テスト回路４０の第１構成例を示すブロック図である。第１構成例のテスト回路４０は、半導体記憶装置１の外部に設けられたテスト装置（不図示）からのテスト入力信号ＴＩに基づいて、メモリアレイ１０の動作確認テストを行う回路ブロックであり、テストパターン生成回路４１と、テスト結果判定回路４２と、を有する。
【０１２８】
テストパターン生成回路４１は、テスト用のアドレス信号ＴＡＤＤＲ、クロック信号ＴＣＬＫ、リード／ライト選択信号ＴＲＷ、及び、データ信号ＴＤＡＴＡを生成し、これらをマルチプレクサ５０経由で周辺回路２０に出力する。
【０１２９】
テスト結果判定回路４２は、周辺回路２０からマルチプレクサ５０経由で入力されるテスト用の出力信号ＴＱが期待値と一致しているか否かを判定し、先述のテスト装置（不図示）にテスト出力信号ＴＯを出力する。
【０１３０】
このようなテスト回路４０を半導体記憶装置１に組み込んでおくことにより、例えば、工場出荷前にメモリアレイ１０の動作確認テストを行い、半導体記憶装置１の信頼性を高めることが可能となる。
【０１３１】
ただし、第１構成例のテスト回路４０では、テストパターン生成回路４１で生成されるテストパターンが予め固定されている。そのため、第１構成例のテスト回路４０では、半導体記憶装置１が搭載されるセット側の要求に応じて、テスト内容（例えば簡易テストと詳細テスト）を任意に切り替える、といった柔軟な運用を行うことはできない。
【０１３２】
また、第１構成例のテスト回路４０では、テスト結果判定回路４２においてメモリアレイ１０のＯＫ／ＮＧ判定のみが行われる。そのため、第１構成例のテスト回路４０では、メモリアレイ１０の全体に不良が生じていても一部だけに不良が生じていても、いずれもＮＧと判定されるだけであり、不良個所の特定を行うことはできない。
【０１３３】
図１７は、テスト回路４０の第２構成例を示すブロック図である。第２構成例のテスト回路２０において、テストパターン生成回路４１は、テストパターン選択部４１１と、アドレス生成部４１２と、シーケンス制御部４１３と、データ生成部４１４と、を有する。
【０１３４】
テストパターン選択部４１１は、外部から入力されるテストパターン選択信号ＰＳＥＬ（例えば４ビットのデジタル信号）に応じて、メモリアレイ１０の動作確認テストに用いられるテストパターンを複数候補の中から選択し、アドレス生成部４１２、シーケンス制御部４１３、及び、データ生成部４１４を制御する。
【０１３５】
アドレス生成部４１２は、テストパターン選択部４１１で選択されたテストパターンを実現するように、テスト用のアドレス信号ＴＡＤＤＲを生成する。アドレス信号ＴＡＤＤＲは、マルチプレクサ５０経由で周辺回路２０に出力される一方、テスト結果判定回路４２にも出力されている。
【０１３６】
シーケンス制御部４１３は、テストパターン選択部４１１で選択されたテストパターンを実現するように、テスト用のクロック信号ＴＣＬＫとリード／ライト選択信号ＴＲＷを生成する。クロック信号ＴＣＬＫとリード／ライト選択信号ＴＲＷは、マルチプレクサ５０経由で周辺回路２０に出力される一方、テスト結果判定回路４２にも出力されている。
【０１３７】
データ生成部４１４は、テストパターン選択部４１１で選択されたテストパターンを実現するように、テスト用のデータ信号ＴＤＡＴＡを生成する。データ信号ＴＤＡＴＡは、マルチプレクサ５０経由で周辺回路２０に出力される一方、テスト結果判定回路４２にも出力されている。
【０１３８】
なお、テストパターン選択部４１１は、テストパターンテーブルＴＢＬを備えており、これを参照してテストパターンの選択動作を実行する。図１８は、テストパターンテーブルＴＢＬの一例を示す図である。
【０１３９】
図１８に即して説明すると、テストパターン選択信号ＰＳＥＬが「００００」であった場合には、テストパターンとして「ＡＬＬ０／１」が選択される。同様にして、テストパターン選択信号ＰＳＥＬが「０００１」、「００１０」、「００１１」、「０１００」であった場合には、テストパターンとして「Ｃｈｅｃｋｅｒ」、「Ｍａｒｃｈ」、「Ｂｉｔ−Ｍａｒｃｈ」、及び、「Ｄｉａｇｏｎａｌ」が各々選択される。なお、各テストパターンはいずれも周知のものであるため、その内容に関する詳細な説明は割愛する。
【０１４０】
また、テストパターン選択信号ＰＳＥＬが「０１０１」であった場合には、テストパターンとして、まず「ＡＬＬ０／１」が選択された後、さらに「Ｃｈｅｃｋｅｒ」が選択される。同様にして、テストパターン選択信号ＰＳＥＬが「０１１０」であった場合には、テストパターンとして、まず「ＡＬＬ０／１」が選択された後、さらに「Ｍａｒｃｈ」が選択される。このように、テストパターン選択部４１１は、テストパターン選択信号ＰＳＥＬに応じて、複数のテストパターンを順次切り替えながら選択することも可能である。
【０１４１】
このように、第２構成例のテスト回路４０であれば、テストパターン選択部４１１を備えたことにより、例えば、半導体記憶装置１が搭載されるセット側の要求に応じて、テスト内容を任意に切り替えることが可能となる。また、第２構成例のテスト回路４０であれば、不良の生じるテストパターンを短時間で特定することもできるようになるので、不良解析に要する時間を短縮することも可能となる。
【０１４２】
また、第２構成例のテスト回路４０において、テスト結果判定回路４２は、合否判定部４２１と、ＮＧアドレス数カウンタ４２２と、ＮＧアドレスラッチ４２３と、ＮＧビットラッチ４２４と、を有する。
【０１４３】
合否判定部４２１は、周辺回路２０からマルチプレクサ５０経由で入力されるテスト用の出力信号ＴＱが期待値と一致しているか否かを判定し、先述のテスト出力信号ＴＯを生成する。なお、合否判定部４２１は、メモリアレイ１０のビット毎にＯＫ／ＮＧ判定を行う。そして、ＮＧ判定されたビットが一つでもあれば、テスト出力信号ＴＯをＮＧ判定時の論理レベルとし、ＮＧ判定されたビットが一つもなければ、テスト出力信号ＴＯをＯＫ判定時の論理レベルとする。
【０１４４】
ＮＧアドレス数カウンタ４２２は、ＮＧ判定されたアドレスの総数をカウントし、そのカウント値を第１テスト出力信号ＥＸ１として出力する。例えば、合否判定部４２１において、アドレスＡ１のｘビット目、アドレスＡ２のｙビット目、及び、アドレスＡ３のｚビット目にそれぞれＮＧ判定が下された場合、ＮＧアドレス数カウンタ４２２では、ＮＧ判定されたアドレスの総数として「３」が保持される。
【０１４５】
ＮＧアドレスラッチ４２３は、ＮＧ判定されたアドレスに関する情報（アドレス値）を保持し、その保持内容を第２テスト出力信号ＥＸ２として出力する。例えば、合否判定部４２１において、アドレスＡ１のｘビット目、アドレスＡ２のｙビット目、及び、アドレスＡ３のｚビット目にそれぞれＮＧ判定が下された場合、ＮＧアドレス数カウンタ４２２では、ＮＧ判定されたアドレスに関する情報として、アドレス値「Ａ１」、「Ａ２」、及び、「Ａ３」が保持される。なお、アドレス値の保持に必要なラッチ回路の面積縮小を優先するのであれば、最初にＮＧ判定されたアドレスに関する情報のみを保持するなど、適宜変更を加えることも可能である。
【０１４６】
ＮＧビットラッチ４２４は、ＮＧ判定されたビットに関する情報（ビット番号）を保持し、その保持内容を第３テスト出力信号ＥＸ３として出力する。例えば、合否判定部４２１において、アドレスＡ１のｘビット目、アドレスＡ２のｙビット目、及び、アドレスＡ３のｚビット目にそれぞれＮＧ判定が下された場合、ＮＧアドレス数カウンタ４２２ではＮＧ判定されたビットに関する情報として、ビット番号「ｘ」、「ｙ」、及び、「ｚ」が保持される。なお、ビット番号の保持に必要なラッチ回路の面積縮小を優先するのであれば、最初にＮＧ判定されたビットに関する情報のみを保持するなど、適宜変更を加えることも可能である。
【０１４７】
このように、第２構成例のテスト回路４０であれば、ＮＧアドレス数カウンタ４２２、ＮＧアドレスラッチ４２３、及び、ＮＧビットラッチ４２４の少なくとも一つを備えたことにより、メモリアレイ１０のＯＫ／ＮＧを判定するだけでなく、ＮＧ判定されたアドレスの総数やＮＧ発生個所（アドレス値／ビット番号）を特定することもできるので、不良解析に要する時間を短縮することが可能となる。
【０１４８】
＜テストパッド＞
例えば、先出の図７で示したＤＲＡＭのメモリアレイに含まれているセンスアンプＳＡは、第１ビット線ｂｌと第２ビット線ｂｌｂとの電圧差に応じた出力信号ｏｕｔを生成する。しかしながら、メモリセルＣＥＬＬのアナログ特性やセンスアンプＳＡのオフセットには、半導体記憶装置１毎のばらつき成分が含まれている。そのため、メモリアレイ１０の動作確認テストでＮＧ判定が得られた場合において、その原因（メモリセルＣＥＬＬのアナログ特性に起因するＮＧであるのか、センスアンプＳＡのオフセットに起因するＮＧであるのか）を切り分けることは困難である。また、メモリアレイ１０の動作確認テストでＯＫ判定が得られた場合であっても、その判定結果がどの程度のマージンを持っているのかは不明であり、初期不良発生率を低減するためには、さらなる改善の余地がある。
【０１４９】
図１９は、テストパッドの一導入例を示す図である。本構成例のＤＲＡＭは、その基本的な構成要素として、メモリセルＣＥＬＬ＜０＞〜ＣＥＬＬ＜３１＞と、第１ビット線ｂｌと、第２ビット線ｂｌｂと、センスアンプＳＡと、を有するほか、種々のテストを行うための追加的な構成要素として、第１パッドＰＡＤ０と、第２パッドＰＡＤ１と、第１ダミーメモリセルＴＣＥＬＬ＜０＞と、第２ダミーメモリセルＴＣＥＬＬ＜１＞とを含む。
【０１５０】
メモリセルＣＥＬＬ＜ｉ＞（ただし、ｉ＝０〜３１の整数）は、選択トランジスタＰＧ＜ｉ＞とキャパシタＣ＜ｉ＞を含む。キャパシタＣ＜ｉ＞の第１端は、選択トランジスタＰＧ＜ｉ＞を介して第１ビット線ｂｌまたは第２ビット線ｂｌｂに接続されている。より具体的に述べると、偶数ビット目のメモリセルＣＥＬＬ＜０＞、ＣＥＬＬ＜２＞、…、ＣＥＬＬ＜３０＞は、いずれも第１ビット線ｂｌに接続されており、奇数ビット目のメモリセルＣＥＬＬ＜１＞、ＣＥＬＬ＜３＞、…、ＣＥＬＬ＜３１＞は、いずれも第２ビット線ｂｌｂに接続されている。キャパシタＣ＜ｉ＞の第２端は基準電圧の印加端に接続されている。選択トランジスタＰＧ＜ｉ＞のゲートは、ワード線ＷＬ＜ｉ＞に接続されている。
【０１５１】
センスアンプＳＡは、第１ビット線ｂｌと第２ビット線ｂｌｂとの電圧差に応じた出力信号ｏｕｔを生成する。
【０１５２】
第１パッドＰＡＤ０及び第２パッドＰＡＤ１は、それぞれ、第１ビット線ｂｌ及び第２ビット線ｂｌｂに外部から任意のテスト電圧を印加するための外部端子である。なお、第１パッドＰＡＤ０及び第２パッドＰＡＤ１は、半導体記憶装置１のパッケージ外まで引き出される外部端子（ピン）として構成するとよい。このような構成とすることにより、半導体記憶装置１のパッケージング後において、メモリセルＣＥＬＬのアナログ特性評価やセンスアンプＳＡのオフセット評価などを行うことが可能となる。ただし、外部端子数の削減を優先するのであれば、第１パッドＰＡＤ０及び第２パッドＰＡＤ１をそれぞれプローブ試験用の内部端子としてもパッケージ内に埋設しても構わない。
【０１５３】
第１ダミーメモリセルＴＣＥＬＬ＜０＞は、選択トランジスタＴＰＧ＜０＞とキャパシタＴＣ＜０＞を含む。キャパシタＴＣ＜０＞の第１端は、選択トランジスタＴＰＧ＜０＞を介して第１ビット線ｂｌに接続される一方、第１パッドＰＡＤ０にも接続されている。キャパシタＴＣ＜０＞の第２端は、基準電圧の印加端に接続されている。選択トランジスタＴＰＧ＜０＞のゲートは、ワード線ＴＷＬ＜０＞に接続されている。
【０１５４】
第２ダミーメモリセルＴＣＥＬＬ＜１＞は、選択トランジスタＴＰＧ＜１＞とキャパシタＴＣ＜１＞を含む。キャパシタＴＣ＜１＞の第１端は、選択トランジスタＴＰＧ＜１＞を介して第１ビット線ｂｌに接続される一方、第２パッドＰＡＤ１にも接続されている。キャパシタＴＣ＜１＞の第２端は、基準電圧の印加端に接続されている。選択トランジスタＴＰＧ＜１＞のゲートは、ワード線ＴＷＬ＜１＞に接続されている。
【０１５５】
第１ダミーメモリセルＴＣＥＬＬ＜０＞と第２ダミーメモリセルＴＣＥＬＬ＜１＞は、いずれも、メモリセルＣＥＬＬ＜０＞〜ＣＥＬＬ＜３１＞と同一プロセスで形成される。そして、第１パッドＰＡＤ０及び第２パッドＰＡＤ１は、それぞれ、第１ダミーメモリセルＴＣＥＬＬ＜０＞と第２ダミーメモリセルＴＣＥＬＬ＜１＞を介して、第１ビット線ｂｌ及び第２ビット線ｂｌｂに接続されている。このような構成とすることにより、メモリセルＣＥＬＬ＜０＞〜ＣＥＬＬ＜３１＞からデータを読み出す場合と全く同じ条件で、第１パッドＰＡＤ０及び第２パッドＰＡＤ１から第１ビット線ｂｌ及び第２ビット線ｂｌｂｌに任意のテスト電圧を印加することが可能となる。
【０１５６】
なお、半導体記憶装置１では、メモリアレイ１０の終端部（主にメモリアレイ１０の外周部）に配置されている第１要素ブロック（メモリセルＣＥＬＬやセンスアンプＳＡなどを形成するトランジスタ群）と、メモリアレイ１０の終端部に配置されていない第２要素ブロック（第１要素ブロックと同様、メモリセルＣＥＬＬやセンスアンプＳＡなどを形成するトランジスタ群）との間で、できるだけマスクパターンの孤密差（延いては、これに起因する特性ばらつき）が生じないように、実際には使用されないダミーブロックを第１要素ブロックに隣接して設けておく必要がある。
【０１５７】
そこで、第１テストパッドＰＡＤ０及び第２テストパッドＰＡＤ１の導入に際しては、第１ダミーメモリセルＴＣＥＬＬ＜０＞及び第２ダミーメモリセルＴＣＥＬＬ＜１＞を上記のダミーブロックとして配置することが望ましい。このような構成とすることにより、半導体記憶装置１の通常動作時には全く使用されることのない第１ダミーメモリセルＴＣＥＬＬ＜０＞及び第２ダミーメモリセルＴＣＥＬＬ＜１＞を上記のダミーブロックとして有効に活用することが可能となる。
【０１５８】
［センスアンプＳＡのオフセット評価方法］
図２０及び図２１は、いずれもセンスアンプＳＡのオフセット評価方法を説明するためのタイムチャートであり、上から順に、ワード線選択信号ＴＷＬ＜０＞、ワード線選択信号ＴＷＬ＜１＞、第１ビット線ｂｌ／第２ビット線ｂｌｂに現れる電圧波形、センスアンプイネーブル信号ＳＡＥ、及び、出力信号ｏｕｔが描写されている。なお、図２０は出力信号ｏｕｔがローレベルとなる場合の挙動を示しており、図２１は出力信号ｏｕｔがハイレベルとなる場合の挙動を示している。なお、センスアンプＳＡのオフセット評価に際して、ワード線選択信号ＷＬ＜０＞〜ＷＬ＜３１＞は、いずれもハイレベル（選択トランジスタＰＧ＜０＞〜ＰＧ＜３１＞をオフさせるための論理レベル）に維持されている。
【０１５９】
図２０で示したように、ＰＡＤ０＜ＰＡＤ１である場合には、ワード線選択信号ＴＷＬ＜０＞及びＴＷＬ＜１＞をいずれもローレベルとした時点で、第１ビット線ｂｌの電圧値が第２ビット線ｂｌｂの電圧値よりも低くなる。従って、センスアンプＳＡにオフセットがなければ、センスアンプＳＡがアクティブ状態（ＳＡＥ＝Ｈ）になった時点で、第１ビット線ｂｌの電圧値がローレベルに引き下げられ、第２ビット線ｂｌｂの電圧値がハイレベルに引き上げられる。その結果、センスアンプＳＡは、ローレベルの出力信号ｏｕｔを出力する。
【０１６０】
一方、図２１で示したように、ＰＡＤ０＞ＰＡＤ１である場合には、ワード線選択信号ＴＷＬ＜０＞及びＴＷＬ＜１＞をいずれもローレベルとした時点で、第２ビット線ｂｌｂの電圧値が第１ビット線ｂｌの電圧値よりも低くなる。従って、センスアンプＳＡにオフセットがなければ、センスアンプＳＡがアクティブ状態（ＳＡＥ＝Ｈ）になった時点で、第１ビット線ｂｌの電圧値がハイレベルに引き上げられ、第２ビット線ｂｌｂの電圧値がローレベルに引き下げられる。その結果、センスアンプＳＡは、ハイレベルの出力信号ｏｕｔを出力する。
【０１６１】
このように、センスアンプＳＡにオフセットが存在しない場合には、ＰＡＤ０がＰＡＤ１よりも１ｍＶでも低ければ出力信号ｏｕｔがローレベルとなり、ＰＡＤ０がＰＡＤ１よりも１ｍＶでも高ければ出力信号ｏｕｔがハイレベルとなる。
【０１６２】
しかしながら、センスアンプＳＡにオフセットαが存在する場合には、ＰＡＤ０＋α＜ＰＡＤ１となったときに出力信号ｏｕｔがローレベルとなり、ＰＡＤ＋α＞ＰＡＤ１となったときに出力信号ｏｕｔがハイレベルとなる。すなわち、α＞０であれば出力信号ｏｕｔがハイレベル寄りとなり、α＜０であれば出力信号ｏｕｔがローレベル寄りとなる。
【０１６３】
そこで、センスアンプＳＡのオフセット評価シーケンスとしては、例えば、ＰＡＤ０を固定値とした上でＰＡＤ１を順次変化させていき、出力信号ｏｕｔの論理反転が生じたときの電圧差（＝ＰＡＤ０−ＰＡＤ１）を読み取ればよい。
【０１６４】
具体例として、ＰＡＤ０を６００ｍＶに固定した上で、ＰＡＤ１を６５０ｍＶから１０ｍＶ刻みで段階的に引き下げた結果、ＰＡＤ１を６２０ｍＶから６１０ｍＶに引き下げた時点で出力信号ｏｕｔの論理レベルがローレベルからハイレベルに切り替わった場合を考える。この場合には、センスアンプＳＡのオフセットαが＋１０ｍＶから＋２０ｍＶの範囲であると評価することができる。
【０１６５】
また、他の具体例として、ＰＡＤ０を６００ｍＶに固定した上で、ＰＡＤ１を６５０ｍＶから１０ｍＶ刻みで段階的に引き下げた結果、ＰＡＤ１を５９０ｍＶから５８０ｍＶに引き下げた時点で出力信号ｏｕｔの論理レベルがローレベルからハイレベルに切り替わった場合を考える。この場合には、センスアンプＳＡのオフセットαが−１０ｍＶから−２０ｍＶの範囲であると評価することができる。
【０１６６】
［メモリセルＣＥＬＬの特性評価方法］
図２２及び図２３は、いずれもメモリセルＣＥＬＬ＜０＞の特性評価方法を説明するためのタイムチャートであり、上から順に、ワード線選択信号ＴＷＬ＜１＞、ワード線選択信号ＷＬ＜０＞、第１ビット線ｂｌ／第２ビット線ｂｌｂに現れる電圧波形、センスアンプイネーブル信号ＳＡＥ、及び、出力信号ｏｕｔが描写されている。なお、図２２は出力信号ｏｕｔがハイレベルとなる場合の挙動を示しており、図２３は出力信号ｏｕｔがローレベルとなる場合の挙動を示している。なお、以下の説明では、前提条件としてメモリセルＣＥＬＬ＜０＞にデータ「０」が書き込まれているものとする。また、メモリセルＣＥＬＬ＜０＞の特性評価に際して、ワード線選択信号ＷＬ＜１＞〜ＷＬ＜３１＞は、いずれもハイレベル（選択トランジスタＰＧ＜１＞〜ＰＧ＜３１＞をオフさせるための論理レベル）に維持されている。
【０１６７】
図２２で示したように、ワード線選択信号ＴＷＬ＜１＞及びＷＬ＜０＞をいずれもローレベルとした時点で、第１ビット線ｂｌの電圧値（データ「０」が書き込まれたメモリセルＣＥＬＬ＜０＞の出力電圧値）が第２ビット線ｂｌｂの電圧値（テストパッドＰＡＤ１から入力されたテスト電圧値）よりも高ければ、センスアンプＳＡがアクティブ状態（ＳＡＥ＝Ｈ）になった時点で、第１ビット線ｂｌの電圧値がハイレベルに引き上げられ、第２ビット線ｂｌｂの電圧値がローレベルに引き下げられる。その結果、センスアンプＳＡは、ハイレベルの出力信号ｏｕｔを出力する。
【０１６８】
一方、図２３で示したように、ワード線選択信号ＴＷＬ＜１＞及びＷＬ＜０＞をいずれもローレベルとした時点で、第１ビット線ｂｌの電圧値が第２ビット線ｂｌｂの電圧値よりも低ければ、センスアンプＳＡがアクティブ状態（ＳＡＥ＝Ｈ）になった時点で、第１ビット線ｂｌの電圧値がローレベルに引き下げられ、第２ビット線ｂｌｂの電圧値がハイレベルに引き上げられる。その結果、センスアンプＳＡは、ローレベルの出力信号ｏｕｔを出力する。
【０１６９】
そこで、メモリセルＣＥＬＬ＜０＞の特性評価シーケンスとしては、メモリセルＣＥＬＬ＜０＞をリード状態とした上でＰＡＤ１を順次変化させていき、出力信号ｏｕｔの論理反転が生じたときの電圧差（＝ｂｌ−ＰＡＤ１）を読み取ればよい。
【０１７０】
例えば、メモリセルＣＥＬＬ＜０＞をリード状態（選択トランジスタＰＧ＜０＞のオン状態）とした上で、ＰＡＤ１を６００ｍＶから１０ｍＶ刻みで段階的に引き下げた結果、ＰＡＤ１を５９０ｍＶから５８０ｍＶに引き下げた時点で出力信号ｏｕｔの論理レベルがローレベルからハイレベルに切り替わった場合を考える。この場合には、データ「０」が書き込まれたメモリセルＣＥＬＬ＜０＞の出力電圧値が５８０ｍＶから５９０ｍＶの範囲であると評価することができる。
【０１７１】
このように、第１テストパッドＰＡＤ０及び第２テストパッドＰＡＤ１を設けたことにより、第１ビット線ｂｌ及び第２ビット線ｂｌｂに任意のテスト電圧を印加することができるようになるので、メモリセルＣＥＬＬの特性評価やセンスアンプＳＡのオフセット評価を行うことが可能となる。
【０１７２】
従って、メモリアレイ１０の動作確認テストでＮＧ判定が得られた場合において、その原因（メモリセルＣＥＬＬのアナログ特性に起因するＮＧであるのか、センスアンプＳＡのオフセットに起因するＮＧであるのか）を適切に切り分けることが可能となる。
【０１７３】
また、メモリアレイ１０の動作確認テストでＯＫ判定が得られた場合において、その判定結果がどの程度のマージンを持っているのかを確認することも可能となる。従って、辛うじてＯＫ判定が得られた製品に準ＮＧ判定を下して、より厳しいスクリーニングを行うことにより、初期不良発生率を低減することが可能となる。
【０１７４】
なお、上記では、センスアンプＳＡのオフセット評価とメモリセルＣＥＬＬの特性評価を例に挙げて説明を行ったが、第１テストパッドＰＡＤ０と第２テストパッドＰＡＤ１を用いれば、プリチャージ電圧の特性評価を行うことも可能となる。このような特性評価を行う場合には、例えば、図２４及び図２５で示すように、第１ビット線ｂｌにプリチャージ電圧を印加した状態でＰＡＤ１を順次変化させていき、出力信号ｏｕｔの論理反転が生じたときの電圧差（＝ｂｌ−ＰＡＤ１）を読み取ればよい。なお、第１ビット線ｂｌに印加されるプリチャージ電圧の特性評価に際して、ワード線選択信号ＷＬ＜０＞〜ＷＬ＜３１＞及びＴＷＬ＜０＞は、いずれもハイレベル（選択トランジスタＰＧ＜０＞〜ＰＧ＜３１＞及びＴＰＧ＜０＞をオフさせるための論理レベル）に維持されている。
【０１７５】
＜タイミング可変制御＞
タイミング制御部２２は、メモリアレイ１０のリード／ライト動作に際して種々のタイミング制御を行う。例えば、先出の図５や図６で示したリードシーケンスにおいて、ｔｅｑ＿ｐｈｉ１（メモリセルの読み出し時間）、ｔｐｈｉ＿ｃｓ（センスアンプの読み出し時間）、ｔｒｇｄ（ｇｂｌ／ｇｂｌｂへの読み出し時間）、ｔｃｓ＿ｅｑ（メモリセルへの書き込み時間）、及び、ｔＰＲＥ（プリチャージ時間）は、動作確認テストの判定結果（歩留り）に大きな影響を及ぼすので、そのタイミング調整が非常に重要である。
【０１７６】
しかしながら、上記のタイミング調整を行う度に、回路修正やマスク修正を行うことは極めて非効率的である。また、上記のタイミング調整と動作確認テストの判定結果との相関を評価するために、ＦＩＢ［Focused Ion Beam］加工を行うことも効率的な作業であるとは言えない。
【０１７７】
図２６は、タイミング制御部２２の一構成例を示す図である。本構成例のタイミング制御部２２は、遅延回路２２１と、ＯＲゲート２２２と、を有する。遅延回路２２１は、所定のパルス幅（ハイレベル期間）Ｔ１を有する入力信号ＳＩＮを所定の遅延時間Ｔ２だけ遅らせた遅延入力信号ＳＩＮＤを生成する。ＯＲゲート２２２は、入力信号ＳＩＮと遅延入力信号ＳＩＮＤとの論理和演算を行って出力信号ＳＯＵＴを生成する。従って、出力信号ＳＯＵＴのパルス幅（ハイレベル期間）はＴ１＋Ｔ２となる。図２７は、上記のタイミング制御動作を説明するためのタイムチャートであり、上から順に、入力信号ＳＩＮ、遅延入力信号ＳＩＮＤ、及び、出力信号ＳＯＵＴが描写されている。
【０１７８】
なお、出力信号ＳＯＵＴは、例えば先出の図５や図６におけるｃｓ信号に相当し、そのパルス幅（ハイレベル期間）は、先述の期間ｔｒｇｄに相当する。また、図２６では、説明を簡単とするために、最も単純な回路例を描写したが、実際のタイミング制御部２２には、より複雑な論理回路が含まれていることは言うまでもない。
【０１７９】
図２８は、遅延回路２２１の一構成例を示す図である。本構成例の遅延回路２２１は、遅延段Ｄ１〜Ｄ３と、スイッチＳＷ１〜ＳＷ３と、を有する。遅延段Ｄ１の入力端は、入力信号ＳＩＮの入力端に接続されている。遅延段Ｄ１の出力端は、遅延段Ｄ２の入力端に接続される一方、スイッチＳＷ１を介して遅延入力信号ＳＩＮＤの出力端にも接続されている。遅延段Ｄ２の出力端は、遅延段Ｄ３の入力端に接続される一方、スイッチＳＷ２を介して遅延入力信号ＳＩＮＤの出力端にも接続されている。遅延段Ｄ３の出力端は、スイッチＳＷ３を介して遅延入力信号ＳＩＮＤの出力端に接続されている。スイッチＳＷ１〜ＳＷ３は、遅延制御信号ＤＣＴＲＬに応じて、いずれか一つのみがオンとされ、その余の二つがオフとされる。
【０１８０】
すなわち、本構成例の遅延回路２２１において、スイッチＳＷ１がオンとされ、その余のスイッチＳＷ２及びＳＷ３がオフとされている場合、入力信号ＳＩＮに１段分（Ｄ１）の遅延が付与された遅延入力信号ＳＩＮＤが生成される。また、スイッチＳＷ２がオンとされ、その余のスイッチＳＷ１及びＳＷ３がオフとされている場合、入力信号ＳＩＮに２段分（Ｄ１、Ｄ２）の遅延が付与された遅延入力信号ＳＩＮＤが生成される。また、スイッチＳＷ３がオンとされ、その余のスイッチＳＷ１及びＳＷ２がオフとされている場合、入力信号ＳＩＮに３段分（Ｄ１、Ｄ２、Ｄ３）の遅延が付与された遅延入力信号ＳＩＮＤが生成される。
【０１８１】
このように、本構成例の遅延回路２２１であれば、回路修正やマスク修正を行うことなく、出力信号ＳＯＵＴのパルス幅Ｔ１＋Ｔ２（例えばｃｓ信号のパルス幅ｔｒｇｄ）を可変制御することが可能となる。
【０１８２】
図２９は、遅延段Ｄ１（Ｄ２及びＤ３についても同様）の一構成例を示す図である。本構成例の遅延段Ｄ１は、インバータＩＮＶ１及びＩＮＶ２と、抵抗Ｒｄと、キャパシタＣｄと、を有する。インバータＩＮＶ１及びＩＮＶ２は、前段から入力される信号を同一論理で後段に出力するバッファ段を形成している。抵抗Ｒｄは、インバータＩＮＶ１の電源ラインに挿入されている。キャパシタＣｄは、インバータＩＮＶ１の出力端と接地端との間に接続されている。従って、本構成例の遅延段Ｄ１では、抵抗ＲｄとキャパシタＣｄの時定数に応じて、インバータＩＮＶ１の出力信号（インバータＩＮＶ２の入力信号）の立ち上がり／立ち下りが鈍る。その結果、前段から入力される信号の立ち上がり／立ち下りに対して、後段に出力される信号の立ち上がり／立ち下りが遅延される。
【０１８３】
図３０は、テスト回路４０の第３構成例を示すブロック図である。第３構成例のテスト回路４０において、テストパターン生成回路４１は、遅延選択部４１５を含む。遅延選択部４１５は、メモリアレイ１０の動作確認テストに際して、先述の遅延制御信号ＤＣＴＲＬを生成し、これをタイミング制御部２２に出力する。
【０１８４】
すなわち、第３構成例のテスト回路４０は、タイミング制御部２２を介してメモリアレイ１０の動作タイミングを変化させながら、メモリアレイ１０の動作確認を行う機能を備えている。このような構成とすることにより、タイミング制御部２２によるメモリアレイ１０のタイミング調整と、テスト回路４０による動作確認テストの判定結果との相関を即座に評価することが可能となる。
【０１８５】
なお、タイミング制御部２２は、メモリアレイ１０の動作タイミング（遅延制御信号ＤＣＴＲＬの論理レベル）を固定するためのトリミング回路ＴＲＩＭを含む。このような構成とすることにより、テスト回路４０による動作確認テストの結果が最も良好であった動作タイミングを固定的に設定することが可能となる。
【０１８６】
＜その他の変形例＞
なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【０１８７】
本明細書中に開示されている種々の技術的特徴は、半導体記憶装置（メモリ搭載ＬＳＩを含む）の高付加価値化を実現するための技術として好適に利用することが可能である。
【符号の説明】
【０１８８】
１    半導体記憶装置
１０    メモリアレイ
２０    周辺回路
２１    ドライバ
２２    タイミング制御部
２２１    遅延回路
２２２    ＯＲゲート
３０    メモリコントローラ
４０    テスト回路
４１    テストパターン生成回路
４１１    テストパターン選択部
４１２    アドレス生成部
４１３    シーケンス制御部
４１４    データ生成部
４１５    遅延選択部
４２    テスト結果判定回路
４２１    合否判定部
４２２    ＮＧアドレス数カウンタ
４２３    ＮＧアドレスラッチ
４２４    ＮＧビットラッチ
５０    マルチプレクサ
ＣＥＬＬ    メモリセル
ＳＡ    センスアンプ
ＢＬＣＥＬＬ    メモリセル
ＰＧ    選択トランジスタ
Ｃ    キャパシタ
ＢＬＳＡ    ローカルセンスアンプ
Ｐ１、Ｐ２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１〜Ｎ６    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｘ、Ｙ    メモリ要素（メモリセルまたはローカルセンスアンプ）
Ｘ０、Ｙ０    トランジスタ群
Ｘ１、Ｘ２、Ｙ１、Ｙ２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｚ    プリチャージ回路
Ｚ１、Ｚ２、Ｚ３    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１１、Ｐ１２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ１１、Ｎ１２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ２１、Ｐ２２    Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎ２１、Ｎ２２    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｎ３１    Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ３１    Ｐチャネル型ＭＯＳ電界効果トランジスタ
ＴＢＬ    テストパターンテーブル
ＰＡＤ０、ＰＡＤ１    テストパッド
ＴＣＥＬＬ    テスト用メモリセル
ＴＰＧ    選択トランジスタ
ＴＣ    キャパシタ
Ｄ１〜Ｄ３    遅延段
ＳＷ１〜ＳＷ３    スイッチ
ＩＮＶ１、ＩＮＶ２    インバータ
Ｒｄ    抵抗
Ｃｄ    キャパシタ
ＴＲＩＭ    トリミング回路
【図１】
0005837311.tif 000002
【図２】
0005837311.tif 000003
【図３】
0005837311.tif 000004
【図４】
0005837311.tif 000005
【図５】
0005837311.tif 000006
【図６】
0005837311.tif 000007
【図７】
0005837311.tif 000008
【図８】
0005837311.tif 000009
【図９】
0005837311.tif 000010
【図１０】
0005837311.tif 000011
【図１１】
0005837311.tif 000012
【図１２Ａ】
0005837311.tif 000013
【図１２Ｂ】
0005837311.tif 000014
【図１３Ａ】
0005837311.tif 000015
【図１３Ｂ】
0005837311.tif 000016
【図１４Ａ】
0005837311.tif 000017
【図１４Ｂ】
0005837311.tif 000018
【図１５Ａ】
0005837311.tif 000019
【図１５Ｂ】
0005837311.tif 000020
【図１６】
0005837311.tif 000021
【図１７】
0005837311.tif 000022
【図１８】
0005837311.tif 000023
【図１９】
0005837311.tif 000024
【図２０】
0005837311.tif 000025
【図２１】
0005837311.tif 000026
【図２２】
0005837311.tif 000027
【図２３】
0005837311.tif 000028
【図２４】
0005837311.tif 000029
【図２５】
0005837311.tif 000030
【図２６】
0005837311.tif 000031
【図２７】
0005837311.tif 000032
【図２８】
0005837311.tif 000033
【図２９】
0005837311.tif 000034
【図３０】
0005837311.tif 000035