(57)【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１の主面および第２の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面上の第１のＭＩＳＦＥＴ形成領域内に設けられた第１のＭＩＳＦＥＴ；
（ｃ）前記半導体基板の前記第１の主面上の第２のＭＩＳＦＥＴ形成領域内に設けられた第２のＭＩＳＦＥＴ；
（ｄ）前記第１のＭＩＳＦＥＴ形成領域の前記第１の主面上に設けられた絶縁層；
（ｅ）前記絶縁層上に設けられた半導体層；
（ｆ）前記半導体層の表面上に、第１のゲート絶縁膜を介して設けられた前記第１のＭＩＳＦＥＴの第１のゲート電極；
（ｇ）前記第２のＭＩＳＦＥＴ形成領域の前記第１の主面上に、第２のゲート絶縁膜を介して設けられた前記第２のＭＩＳＦＥＴの第２のゲート電極、
ここで、前記第１の主面を基準として、前記第１のゲート電極の高さは、前記第２のゲート電極の高さよりも高く、
前記第１のゲート電極の厚さは前記第２のゲート電極の厚さよりも厚く、
前記第１のＭＩＳＦＥＴ形成領域上および第２のＭＩＳＦＥＴ形成領域上に、層間絶縁膜が形成されており、
前記第１のゲート電極は、前記層間絶縁膜中に形成された溝内に第１導電膜が埋め込まれることで形成され、且つ、その上面が前記層間絶縁膜から露出するように形成されており、
前記第２のゲート電極は、第２導電膜をパターニングすることによって形成され、且つ、その上面が前記層間絶縁膜に覆われるように形成されている。
【請求項２】
請求項１に記載の半導体集積回路装置において、前記半導体層の厚さは、前記第１のＭＩＳＦＥＴのゲート長の１/４以下である。
【請求項３】
請求項１に記載の半導体集積回路装置において、前記半導体層の厚さは、前記第２のゲート電極の厚さよりも薄い。
【請求項４】
請求項１に記載の半導体集積回路装置において、前記絶縁層の厚さは、１５ｎｍ以下である。
【請求項５】
請求項１に記載の半導体集積回路装置において、前記半導体層の厚さは、２０ｎｍ以下である。
【請求項６】
請求項１に記載の半導体集積回路装置において、前記第１のＭＩＳＦＥＴ形成領域における前記第１の主面の高さは、前記第２のＭＩＳＦＥＴ形成領域における前記第１の主面の高さよりも高い。
【請求項７】
請求項１に記載の半導体集積回路装置において、前記第２ゲート電極は、シリコン膜と前記シリコン膜上に形成されたシリサイド膜とを含む。
【請求項８】
以下の工程を含む半導体集積回路装置の製造方法：
（ａ）第１の主面、第２の主面、前記第１の主面上に設けられた絶縁層、および前記絶縁層上に設けられた半導体層を有する半導体ウエハを準備する工程；
（ｂ）前記工程（ａ）の後、前記半導体ウエハの前記第１の主面側に素子分離領域を形成する工程；
（ｃ）前記工程（ｂ）の後、前記半導体ウエハの前記第１の主面側の第１のＭＩＳＦＥＴ形成領域上をエッチングマスク膜で被覆した状態で、前記第１の主面側の第２のＭＩＳＦＥＴ形成領域における前記絶縁層および前記半導体層を除去する工程；
（ｄ）前記工程（ｃ）の後、前記ウエハの前記第１の主面側に、導電膜を形成する工程；
（ｅ）前記導電膜をパターニングすることにより、前記第１のＭＩＳＦＥＴ形成領域内に於いて、前記半導体層上に第１のＭＩＳＦＥＴの第１のゲート電極を形成するとともに、前記第２のＭＩＳＦＥＴ形成領域内に於いて、前記第１の主面上に第２のＭＩＳＦＥＴの第２のゲート電極を形成する工程；
（ｆ）前記工程（ｅ）の後、前記第１のゲート電極および前記第２のゲート電極を覆うように、前記ウエハの前記第１の主面側に、層間絶縁膜を成膜する工程；
（ｇ）前記工程（ｆ）の後、前記第１のゲート電極の上面の最も低い部分が、前記第２のゲート電極の上面の最も高い部分よりも上方にある状態で、前記第１のゲート電極の前記上面が露出し、且つ、前記第２のゲート電極の前記上面が露出しないように、前記層間絶縁膜に対して、ＣＭＰ処理を実行する工程；
（ｈ）前記工程（ｇ）の後に、前記第１のゲート電極を除去する工程；
（ｉ）前記工程（ｈ）の後に、前記第１のゲート電極を除去した部分に、新たな電極を充填する工程；
ここで、前記新たな電極の厚さは、前記第２のゲート電極の厚さよりも厚い。
【請求項９】
請求項８に記載の半導体集積回路装置の製造方法において、前記工程（ｄ）は、以下の工程を含む：
（ｄ１）前記ウエハの前記第１の主面側に、第１のポリシリコン膜を形成する工程；
（ｄ２）前記第２のＭＩＳＦＥＴ形成領域に於いて、前記第１のポリシリコン膜を除去する工程；
（ｄ３）前記工程（ｄ２）の後、前記ウエハの前記第１の主面側に、第２のポリシリコン膜を形成する工程。
【請求項１０】
請求項９に記載の半導体集積回路装置の製造方法において、前記第２のポリシリコン膜の厚さは、前記第１のポリシリコン膜の厚さよりも厚い。
【請求項１１】
請求項８に記載の半導体集積回路装置の製造方法において、前記半導体層の厚さは、前記第１のＭＩＳＦＥＴのゲート長の１/４以下であり、前記半導体層の厚さは、前記第２のゲート電極の厚さよりも薄い。
【請求項１２】
請求項８に記載の半導体集積回路装置の製造方法において、前記絶縁層の厚さは、１５ｎｍ以下である。
【請求項１３】
請求項８に記載の半導体集積回路装置の製造方法において、前記半導体層の厚さは、２０ｎｍ以下である。
【請求項１４】
請求項８に記載の半導体集積回路装置の製造方法において、前記第１のＭＩＳＦＥＴ形成領域における前記第１の主面の高さは、前記第２のＭＩＳＦＥＴ形成領域における前記第１の主面の高さよりも高い。
【請求項１５】
請求項９に記載の半導体集積回路装置の製造方法において、前記（ｅ）工程と前記（ｆ）工程の間に、前記第２のポリシリコン膜上にシリサイド膜を形成する工程を有し、
前記第２ゲート電極は、前記第２のポリシリコン膜と前記シリサイド膜とを含む。
【請求項１６】
請求項９に記載の半導体集積回路装置の製造方法において、前記半導体層の厚さは、前記第２のゲート電極の厚さよりも薄い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）の基板並びにゲート構造、および半導体集積回路装置（または半導体装置）の製造方法におけるＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）系プロセス技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００９−９４３６９号公報（特許文献１）または、これに対応する米国特許公開２００９−９６０３６号公報（特許文献２）には、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウエハの一部にバルク領域を形成する技術が開示されている。
【０００３】
日本特表２００８−５２３５９１号公報（特許文献３）およびこれに対応する米国特許第７６６３１９２号公報（特許文献４）には、シングルＨｉｇｈ−ｋ／デュアルメタル型のゲートラストプロセスが開示されている。
【０００４】
日本特表２００９−５４５１６８号公報（特許文献５）または、これに対応する国際公開第２００８／１４０３８号パンフレット（特許文献６）には、いわゆるＦＵＳＩ（Ｆｕｌｌｙ  Ｓｉｌｉｃｉｄｅｄ）ゲート技術が開示されている。
【０００５】
日本特開２０１１−４９２８２号公報（特許文献７）には、バルク基板構造に於いて、ゲートファースト方式によるポリシリコンゲート電極構造を有するＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）およびゲートラスト方式によるメタルゲート電極構造を有するＭＩＳＦＥＴを混在させる技術が開示されている。
【０００６】
Ｒ．Ｔｓｕｃｈｉｙａ外８名、”Ｓｉｌｉｃｏｎ  ｏｎ  Ｔｈｉｎ  ＢＯＸ：Ａ  Ｎｅｗ  Ｐａｒａｄｉｇｍ  ｏｆ  Ｔｈｅ  ＣＭＯＳＦＥＴ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ  ａｎｄ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ａｐｐｌｉｃａｔｉｏｎ  Ｆｅａｔｕｒｉｎｇ  Ｗｉｄｅ−Ｒａｎｇｅ  Ｂａｃｋ−Ｂｉａｓ  Ｃｏｎｔｒｏｌ”，ＩＥＤＭ  Ｔｅｃｈ．２００４，ｐｐ631-634（非特許文献１）には、バックゲートバイアスにより、トランジスタの閾値電圧その他の諸特性を制御する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−９４３６９号公報
【特許文献２】米国特許公開２００９−９６０３６号公報
【特許文献３】特表２００８−５２３５９１号公報
【特許文献４】米国特許第７６６３１９２号公報
【特許文献５】特表２００９−５４５１６８号公報
【特許文献６】国際公開第２００８／１４０３８号パンフレット
【特許文献７】特開２０１１−４９２８２号公報
【非特許文献】
【０００８】
【非特許文献１】Ｒ．Ｔｓｕｃｈｉｙａ外８名、”Ｓｉｌｉｃｏｎ  ｏｎ  Ｔｈｉｎ  ＢＯＸ：Ａ  Ｎｅｗ  Ｐａｒａｄｉｇｍ  ｏｆ  Ｔｈｅ  ＣＭＯＳＦＥＴ  ｆｏｒ  Ｌｏｗ−Ｐｏｗｅｒ  ａｎｄ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ａｐｐｌｉｃａｔｉｏｎ  Ｆｅａｔｕｒｉｎｇ  Ｗｉｄｅ−Ｒａｎｇｅ  Ｂａｃｋ−Ｂｉａｓ  Ｃｏｎｔｒｏｌ”，ＩＥＤＭ  Ｔｅｃｈ．２００４，ｐｐ631-634
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＯＩ構造とバルク（Ｂｕｌｋ）構造が混在するハイブリッド基板構造を有する半導体集積回路装置においては、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴの混在する結果、ゲートファースト方式で両方のＭＩＳＦＥＴを作製した場合、それぞれでゲート材料に合った構造設計(閾値電圧調整など)が必要であった。バルク−ＭＩＳＦＥＴはこれまでに多くの知見があり、ゲート材料変更に伴う構造変更は開発コストの増大を招くことになるため、可能な限りバルク−ＭＩＳＦＥＴの構造を維持したい要望がある。また従来のゲートラスト方式でゲート電極材料の変更を行う場合は、リソグラフィを用いて領域を選択する必要があり、プロセスの複雑化や製造コスト増大などの問題を招く恐れがある。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、信頼性の高い半導体集積回路装置および、半導体集積回路装置の製造プロセスを提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、半導体基板のデバイス面上にＳＯＩ構造とバルク構造が混在するハイブリッド基板構造を有する半導体集積回路装置において、前記デバイス面を基準とするＳＯＩ型ＭＩＳＦＥＴのゲート電極の高さを、バルク型ＭＩＳＦＥＴのゲート電極の高さよりも高くしたものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
半導体集積回路装置および半導体集積回路装置の製造プロセスの信頼性を向上することができる。
【図面の簡単な説明】
【００１７】
【図１】本願の一実施の形態の半導体集積回路装置の一例に関するデバイス構造（等高度基板上面型デバイス）を説明するためのデバイス断面図である。
【図２】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（素子分離領域形成プロセス）の図１に対応するデバイス断面図である。
【図３】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ウエル形成プロセス）の図１に対応するデバイス断面図である。
【図４】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（バルク領域基板表面露出プロセス）の図１に対応するデバイス断面図である。
【図５】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（第１層ポリシリコン成膜プロセス）の図１に対応するデバイス断面図である。
【図６】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（第１層ポリシリコン除去プロセス）の図１に対応するデバイス断面図である。
【図７】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（第２層ポリシリコン成膜プロセス）の図１に対応するデバイス断面図である。
【図８】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート加工プロセス）の図１に対応するデバイス断面図である。
【図９】図８におけるＡ−Ａ’断面に対応するデバイス断面（左側）およびＢ−Ｂ’に対応するデバイス断面（右側）を説明する断面説明図である。
【図１０】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート周辺構造およびソースドレイン形成プロセス）の図１に対応するデバイス断面図である。
【図１１】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（表面シリサイド化プロセス）の図１に対応するデバイス断面図である。
【図１２】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（層間絶縁膜成膜プロセス）の図１に対応するデバイス断面図である。
【図１３】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート置換前ＣＭＰプロセス）の図１に対応するデバイス断面図である。
【図１４】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ダミーゲート除去プロセス）の図１に対応するデバイス断面図である。
【図１５】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（Ｈｉｇｈ−ｋゲート絶縁膜＆メタルゲート電極成膜プロセス）の図１に対応するデバイス断面図である。
【図１６】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート充填プロセス）の図１に対応するデバイス断面図である。
【図１７】本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート置換後ＣＭＰプロセス）の図１に対応するデバイス断面図である。
【図１８】本願の前記一実施の形態の半導体集積回路装置の基板構造に関する変形例（異高度基板上面型デバイス）を説明するためのデバイス断面図である。
【図１９】前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（バルク側ＬＯＣＯＳ酸化プロセス）の図１８に対応するデバイス断面図である。
【図２０】前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ＬＯＣＯＳ酸化膜除去プロセス）の図１８に対応するデバイス断面図である。
【図２１】前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ＳＯＩ膜厚調整用酸化プロセス）の図１８に対応するデバイス断面図である。
【図２２】前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ＳＴＩ領域埋め込みプロセス）の図１８に対応するデバイス断面図である。
【図２３】前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ＳＴＩ高さ調整プロセス）の図１８に対応するデバイス断面図である。
【図２４】前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（バルク領域のＳＴＩ高さ再調整プロセス）の図１８に対応するデバイス断面図である。
【図２５】前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（バルク領域の基板上面露出プロセス）の図１８に対応するデバイス断面図である。
【図２６】前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート加工プロセス）の図１８に対応するデバイス断面図である。
【図２７】図２６におけるＡ−Ａ’断面に対応するデバイス断面（左側）およびＢ−Ｂ’に対応するデバイス断面（右側）を説明する断面説明図である。
【図２８】ゲート置換前ＣＭＰプロセス途中における図２７に対応する断面説明図である。
【図２９】本願の前記一実施の形態の半導体集積回路装置のバックゲート不純物構造に関する変形例（バックゲート不純物追加注入）を説明するためのデバイス断面図である。
【図３０】前記バックゲート不純物構造に関する変形例（バックゲート不純物追加注入）に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中（ウエル形成プロセス）の図２９に対応するデバイス断面図である。
【図３１】前記バックゲート不純物構造に関する変形例（バックゲート不純物追加注入）に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中（ダミーゲート除去プロセス）の図２９に対応するデバイス断面図である。
【図３２】本願の前記一実施の形態の半導体集積回路装置のゲート電極構造に関する変形例（Ｆｕｓｉゲート）を説明するためのデバイス断面図である。
【図３３】前記ゲート電極構造に関する変形例（Ｆｕｓｉゲート）に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中（ゲート電極フルシリサイド化プロセス）の図３２に対応するデバイス断面図である。
【発明を実施するための形態】
【００１８】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００１９】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００２０】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。
【００２１】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００２２】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００２３】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００２４】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００２５】
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ｎｉ（ニッケル）膜以外にも、例えばＮｉ−Ｐｔ合金膜（ＮｉとＰｔの合金膜）、Ｎｉ−Ｖ合金膜（ＮｉとＶの合金膜）、Ｎｉ−Ｐｄ合金膜（ＮｉとＰｄの合金膜）、Ｎｉ−Ｙｂ合金膜（ＮｉとＹｂの合金膜）またはＮｉ−Ｅｒ合金膜（ＮｉとＥｒの合金膜）のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
【００２６】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００２７】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００２８】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００２９】
６．本願において、ＣＭＩＳ型集積回路の製造方式の分類において、「ゲートラスト方式」とは、ソースドレインの高温熱処理後にポリシリコンダミーゲート電極を除去する方式を言い、それ以外の方式を「ゲートファースト方式」という。なお、本願で「ゲート電極」とは、場合により、実ゲート電極（置換されたゲート電極または、ダミーゲートでないゲート電極）およびダミーゲート電極の両方又は、いずれか一方を指し、「ゲート電極の高さ」というときは、シリサイド層があるときは、シリサイド層を含んでの高さを言う。
【００３０】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００３１】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００３２】
なお、ＳＯＩ−ＭＩＳＦＥＴのゲート電極材料をミッドギャップに対応する仕事関数を有する一種とし、ＳＯＩ−ＭＩＳＦＥＴのバックゲート領域に、閾値電圧を調整するための不純物領域を設ける技術について開示した先行特許出願としては、たとえば日本特願第２０１０−２７７９９２号（日本出願日２０１０年１２月４日）および日本特願第２０１０−２７７９９３号（日本出願日２０１０年１２月４日）がある。
【００３３】
１．本願の一実施の形態の半導体集積回路装置の一例に関するデバイス構造（等高度基板上面型デバイス）の説明（主に図１）
以下のデバイスの構造では、６５ｎｍテクノロジノード（Ｔｅｃｈｎｏｌｏｇｙ  Ｎｏｄｅ）を例にとり、具体的に説明する。デバイス構造等については、説明の簡潔性を確保するために、ＦＥＯＬ工程のほぼ終了時点（すなわち、コンタクト工程前）の構造を示す。ＢＥＯＬ工程については、ここでは、たとえば、数層から十数層の銅系埋め込み配線およびアルミニウム系パッド層等を前提としているが、その他の埋め込み配線、パッド層、アルミニウム系非埋め込み配線等を採用してもよいことはいうまでもない。
【００３４】
以下で説明するＭＩＳＦＥＴの特性等を例示するとすれば以下のごとくである。すなわち、ＳＯＩ型ＭＩＳＦＥＴのゲート長は、たとえば６５ｎｍ程度、バルク型ＭＩＳＦＥＴのゲート長は、たとえば１６０ｎｍ程度である。
【００３５】
図１は本願の一実施の形態の半導体集積回路装置の一例に関するデバイス構造（等高度基板上面型デバイス）を説明するためのデバイス断面図である。これに基づいて、本願の一実施の形態の半導体集積回路装置の一例に関するデバイス構造（等高度基板上面型デバイス）を説明する。
【００３６】
図１に示すように、主要なデバイス構造は、たとえば、Ｐ型の単結晶シリコン半導体基板１ｓのデバイス面１ａ（第１の主面）側、すなわち、裏面１ｂ（第２の主面）の反対側に形成されている。半導体チップ２（チップ領域）の平面的な領域は、ＳＯＩ型素子が形成されたＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓと、バルク型素子が形成されたバルク型ＭＩＳＦＥＴ形成領域Ｒｂに別れている。ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓは、ＳＯＩ型ＮチャネルＭＩＳＦＥＴ（Ｑｓｎ）すなわち第１のＭＩＳＦＥＴ等が形成されたＳＯＩ型ＮチャネルＭＩＳＦＥＴ形成領域Ｒｓｎ（第１のＭＩＳＦＥＴ形成領域）と、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）すなわち第３のＭＩＳＦＥＴ等が形成されたＳＯＩ型ＰチャネルＭＩＳＦＥＴ形成領域Ｒｓｐ（第３のＭＩＳＦＥＴ形成領域）に分かれている。一方、バルク型ＭＩＳＦＥＴ形成領域Ｒｂは、バルク型ＮチャネルＭＩＳＦＥＴ（Ｑｂｎ）すなわち第２のＭＩＳＦＥＴ等が形成されたバルク型ＮチャネルＭＩＳＦＥＴ形成領域Ｒｂｎ（第２のＭＩＳＦＥＴ形成領域）と、バルク型ＰチャネルＭＩＳＦＥＴ（Ｑｂｐ）等が形成されたバルク型ＰチャネルＭＩＳＦＥＴ形成領域Ｒｂｐに分かれている。
【００３７】
半導体基板１ｓのデバイス面１ａ側には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）絶縁膜４（素子分離領域）が設けられており、これらにより、ＳＯＩ型ＮチャネルＭＩＳＦＥＴ形成領域Ｒｓｎ、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ形成領域Ｒｓｐ、バルク型ＮチャネルＭＩＳＦＥＴ形成領域Ｒｂｎ、バルク型ＰチャネルＭＩＳＦＥＴ形成領域Ｒｂｐが相互に分離されている。
【００３８】
ＳＯＩ型ＮチャネルＭＩＳＦＥＴ形成領域Ｒｓｎにおける半導体基板１ｓのデバイス面１ａの表面領域には、ＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域５が設けられており、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ形成領域Ｒｓｐにおける半導体基板１ｓのデバイス面１ａの表面領域には、ＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域６が設けられている。
【００３９】
バルク型ＮチャネルＭＩＳＦＥＴ形成領域Ｒｂｎにおける半導体基板１ｓのデバイス面１ａの表面領域には、バルク型ＮチャネルＭＩＳＦＥＴウエル領域７が設けられており、バルク型ＰチャネルＭＩＳＦＥＴ形成領域Ｒｂｐにおける半導体基板１ｓのデバイス面１ａの表面領域には、バルク型ＰチャネルＭＩＳＦＥＴウエル領域８が設けられている。
【００４０】
ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおける半導体基板１ｓのデバイス面１ａの表面上には、ＢＯＸ絶縁層３２または埋め込み酸化膜層（ＢＯＸ層または埋め込み絶縁層）が形成されており、ＢＯＸ絶縁層３２上には、ＳＯＩシリコン半導体層３（ＳＯＩ層または絶縁層上半導体層）が形成されている。なお、この例では、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおける半導体基板１ｓのデバイス面１ａの表面と、バルク型ＭＩＳＦＥＴ形成領域Ｒｂにおける半導体基板１ｓのデバイス面１ａの表面とは、実質的に同一平面である。すなわち、ほぼ同一高度である。ＢＯＸ絶縁層３２の厚さは、この例では、たとえば、１０ｎｍ程度であり、好適な上限として、１５ｎｍ程度を例示することができる。すなわち、ＳＯＩ型ＭＩＳＦＥＴのチャネル長の1/４程度以下が好適な上限となる。また、ＢＯＸ絶縁層３２の厚さは、以下で説明するＮ型ウェル領域５及びＰ型ウェル領域６がバックゲートとして機能できるような厚さとなっている。
【００４１】
また、ＳＯＩ層３の厚さは、この例では、たとえば、１５ｎｍ程度であり、好適な上限として、２０ｎｍ程度を例示することができる。このように、ＳＯＩ層３の厚さは、たとえば、バルク領域のＭＩＳＦＥＴのゲート電極の厚さと比べても、はるかに薄い。
【００４２】
ＳＯＩ型ＮチャネルＭＩＳＦＥＴ形成領域ＲｓｎにおけるＳＯＩシリコン半導体層３には、ＳＯＩ型ＮチャネルＭＩＳＦＥＴ（Ｑｂｎ）のＮ型エクステンション領域１７が設けられており、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ形成領域ＲｓｐにおけるＳＯＩシリコン半導体層３には、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）のＰ型エクステンション領域１８が設けられている。
【００４３】
また、ＳＯＩ型ＮチャネルＭＩＳＦＥＴ形成領域ＲｓｎのＢＯＸ絶縁層３２下の半導体基板１ｓには、Ｎ型ウェル領域５が形成されている。このＮ型ウェル領域５は、ＳＯＩ型ＮチャネルＭＩＳＦＥＴのバックゲートとして機能する。すなわち、Ｎ型ウェル領域５に所定の電圧を印加することによって、ＳＯＩ型ＮチャネルＭＩＳＦＥＴの閾値を調整することができる。また、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ形成領域ＲｓｐのＢＯＸ絶縁層３２下の半導体基板１ｓには、Ｐ型ウェル領域６が形成されている。このＰ型ウェル領域６は、上述のＮ型ウェル領域５と同様の機能を果たしており、ＳＯＩ型ＰチャネルＭＩＳＦＥＴのバックゲートとして機能する。
【００４４】
バルク型ＮチャネルＭＩＳＦＥＴウエル領域７の表面領域には、バルク型ＮチャネルＭＩＳＦＥＴ（Ｑｂｎ）のＮ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１５が設けられており、バルク型ＰチャネルＭＩＳＦＥＴウエル領域８の表面領域には、バルク型ＰチャネルＭＩＳＦＥＴ（Ｑｂｐ）のＰ型ＬＤＤ領域１６が設けられている。
【００４５】
Ｎ型エクステンション領域１７上には、ＳＯＩ型ＮチャネルＭＩＳＦＥＴ（Ｑｂｎ）のＮ＋型ソースドレイン領域２０が設けられており、Ｐ型エクステンション領域１８上には、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）のＰ＋型ソースドレイン領域２１が設けられている。なお、Ｎ＋型ソースドレイン領域２０およびＰ＋型ソースドレイン領域２１上には、シリサイド膜２６（たとえばニッケル系シリサイド膜）が形成されている。ここで、不純物ドープ領域としてのＮ＋型ソースドレイン領域２０およびＰ＋型ソースドレイン領域２１は、破線で示すように、それぞれＮ型エクステンション領域１７およびＰ型エクステンション領域１８にまで及んでいるが、全て表示すると煩雑になるので、最終デバイスの図面のみに表示する。なお、この点に於いては、以下で説明するＮ＋型ソースドレイン領域２０およびＰ＋型ソースドレイン領域２１についても同じである。
【００４６】
同様に、Ｎ型ＬＤＤ領域１５上には、バルク型ＮチャネルＭＩＳＦＥＴ（Ｑｂｎ）のＮ＋型ソースドレイン領域２０が設けられており、Ｐ型ＬＤＤ領域１６上には、バルク型ＰチャネルＭＩＳＦＥＴ（Ｑｂｐ）のＰ＋型ソースドレイン領域２１が設けられている。なお、Ｎ＋型ソースドレイン領域２０およびＰ＋型ソースドレイン領域２１上には、シリサイド膜２６（たとえばニッケル系シリサイド膜）が形成されている。
【００４７】
ＳＯＩ型ＮチャネルＭＩＳＦＥＴ形成領域ＲｓｎにおけるＳＯＩシリコン半導体層３上であって、Ｎ＋型ソースドレイン領域２０の間には、サイドウォールスペーサ１９を介して、ＳＯＩ型ＮチャネルＭＩＳＦＥＴ（Ｑｓｎ）のゲートスタック構造が設けられている。このゲートスタック構造は、たとえば下層から、酸化シリコン膜系インターフェース絶縁膜等のＳＯＩ領域ゲート絶縁膜１０（第１のゲート絶縁膜）、高誘電率ゲート絶縁膜２３、メタルゲート電極膜２４およびゲート充填導電膜２５から構成されている。ゲート電極について言えば、ＮチャネルＭＩＳＦＥＴ（Ｑｓｎ）のゲート電極１３（第１のゲート電極）すなわち、実ゲート電極１３ｒは、メタルゲート電極膜２４およびゲート充填導電膜２５から構成されている。
【００４８】
なお、高誘電率ゲート絶縁膜２３の具体的材料としては、たとえばＨｆＳｉＯＮ膜等の酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜（ＨｆＯＮ、ＨｆＯ）を好適なものとして例示することができる。
【００４９】
同様に、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ形成領域ＲｓｐにおけるＳＯＩシリコン半導体層３上であって、Ｐ＋型ソースドレイン領域２１の間には、サイドウォールスペーサ１９を介して、ＳＯＩ型ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）のゲートスタック構造が設けられている。このゲートスタック構造は、たとえば下層から、酸化シリコン膜系インターフェース絶縁膜等のＳＯＩ領域ゲート絶縁膜１０（第１のゲート絶縁膜）、高誘電率ゲート絶縁膜２３、メタルゲート電極膜２４およびゲート充填導電膜２５から構成されている。ゲート電極について言えば、ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）のゲート電極１４（第２のゲート電極）すなわち、実ゲート電極１４ｒは、メタルゲート電極膜２４およびゲート充填導電膜２５から構成されている。ここで、一例を挙げると、メタルゲート電極膜２４およびゲート充填導電膜２５を合わせたゲート電極の厚さは、たとえば、１５０ｎｍ程度である。
【００５０】
バルク型ＮチャネルＭＩＳＦＥＴ（Ｑｂｎ）における半導体基板１ｓのデバイス面１ａ上であって、Ｎ＋型ソースドレイン領域２０の間には、サイドウォールスペーサ１９を介して、バルク型ＮチャネルＭＩＳＦＥＴ（Ｑｂｎ）のゲートスタック構造が設けられている。このゲートスタック構造は、たとえば下層から、酸化シリコン膜系ゲート絶縁膜等のバルク領域ゲート絶縁膜９、ポリシリコンゲート電極等のバルク型ＮチャネルＭＩＳＦＥＴのゲート電極３３（第２のゲート電極）およびシリサイド膜２６（たとえばニッケル系シリサイド膜）から構成されている。ここで、一例を挙げると、ゲート電極３３およびシリサイド膜２６を合わせたゲート電極の厚さは、たとえば、１００ｎｍ程度である。従って、この例では、バルク領域の半導体基板１ｓの上面１ａと、ＳＯＩ領域の半導体基板１ｓの上面１ａ（ＢＯＸ層３２の下面）は、ほぼ同じ高さにあるので、ゲート電極ある差の相違等の分、ＳＯＩ領域のＭＩＳＦＥＴのゲート電極の上面の高さは、バルク領域のＭＩＳＦＥＴのゲート電極の上面の高さよりも、高くなる。この構造は、ＳＯＩ領域とバルク領域のＭＩＳＦＥＴのゲートスタック構造を異ならせる等の加工を容易にすることができるメリットがある。この例の場合は、ＳＯＩ領域のＭＩＳＦＥＴのゲートスタック構造を置換されたゲート構造、すなわち、置換ゲート（置き換えゲート）構造としている。一方、バルク領域のＭＩＳＦＥＴのゲートスタック構造は、通常の構造（置換ゲート構造でないもの）である。
【００５１】
更に、半導体チップ２のデバイス面１ａ側のほぼ全体を覆うように、酸化シリコン系絶縁膜を主要な構成要素とする層間絶縁膜２２が形成されている。
【００５２】
以上説明したように、半導体基板１ｓの第１の主面１ａを基準とする第１のゲート電極１３の高さは、第２のゲート電極１４の高さよりも高くされている。
【００５３】
２．本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）の説明（主に図２から図１７）
このセクションでは、セクション１で説明したデバイス構造の製造方法の一例として、２層ポリシリコンダミーゲート構造によるＳＯＩゲートラスト＆バルクゲートファーストプロセスを具体的に説明する。また、ＳＯＩ型ＭＩＳＦＥＴの閾値電圧制御に関しては、ミッドギャップシングルメタル＆シングルＨｉｇｈ−ｋ方式を採用している。しかし、２層ポリシリコンダミーゲート構造の代わりに、セクション３および４で説明するように、単層ポリシリコンダミーゲート構造としてもよい。また、ミッドギャップシングルメタル＆シングルＨｉｇｈ−ｋ方式の代わりに、Ｎチャネル型側（たとえばＴｉＮ）とＰチャネル型側（たとえばＴａＮ）で別々の仕事関数金属を使用するデュアルメタル（Ｄｕａｌ  Ｍｅｔａｌ）方式を採用しても良い。
【００５４】
図２は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（素子分離領域形成プロセス）の図１に対応するデバイス断面図である。図３は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ウエル形成プロセス）の図１に対応するデバイス断面図である。図４は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（バルク領域基板表面露出プロセス）の図１に対応するデバイス断面図である。図５は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（第１層ポリシリコン成膜プロセス）の図１に対応するデバイス断面図である。図６は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（第１層ポリシリコン除去プロセス）の図１に対応するデバイス断面図である。図７は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（第２層ポリシリコン成膜プロセス）の図１に対応するデバイス断面図である。図８は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート加工プロセス）の図１に対応するデバイス断面図である。図９は図８におけるＡ−Ａ’断面に対応するデバイス断面（左側）およびＢ−Ｂ’に対応するデバイス断面（右側）を説明する断面説明図である。図１０は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート周辺構造およびソースドレイン形成プロセス）の図１に対応するデバイス断面図である。図１１は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（表面シリサイド化プロセス）の図１に対応するデバイス断面図である。図１２は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（層間絶縁膜成膜プロセス）の図１に対応するデバイス断面図である。図１３は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート置換前ＣＭＰプロセス）の図１に対応するデバイス断面図である。図１４は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ダミーゲート除去プロセス）の図１に対応するデバイス断面図である。図１５は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（Ｈｉｇｈ−ｋゲート絶縁膜＆メタルゲート電極成膜プロセス）の図１に対応するデバイス断面図である。図１６は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート充填プロセス）の図１に対応するデバイス断面図である。図１７は本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート置換後ＣＭＰプロセス）の図１に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態のデバイス構造に対応する半導体集積回路装置の製造方法の一例（２層ポリシリコンプロセス）を説明する。
【００５５】
まず、たとえばＰ型単結晶シリコン半導体ウエハ１ｓ（たとえば、ウエハサイズは３００Φ程度、厚さは、たとえば８００マイクロメートル程度）であって、そのデバイス面１ａ（第１の主面）側のほぼ全面に、埋め込み絶縁層３２および絶縁層上半導体層３（図２）を有するもの（「ＳＯＩウエハ」という）を準備する。なお、ウエハサイズは、４５０ファイでも、２００ファイでも、その他でも良い。
【００５６】
次に、図２に示すように、ＳＯＩウエハ１のデバイス面１ａ側表面に、たとえば深さ３００ｎｍのＳＴＩ絶縁膜４（素子分離領域）を形成する。ＳＴＩ絶縁膜４は、ＳＯＩ層３、ＢＯＸ絶縁層３２及び半導体基板１ｓに溝を形成し、その溝内に絶縁膜を埋め込むことで形成されている。
【００５７】
次に、図３に示すように、ＳＯＩウエハ１のデバイス面１ａ側から、イオン注入することにより、順次、ＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域５、ＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域６、バルク型ＮチャネルＭＩＳＦＥＴウエル領域７およびバルク型ＰチャネルＭＩＳＦＥＴウエル領域８を形成する。ここで、注入条件としては、Ｎ型ウエル領域とする場合は、たとえば、燐を用いて、打ち込みエネルギ：２００から４００ＫｅＶ程度、ドーズ量：１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度を例示することができる。一方、Ｐ型ウエル領域とする場合は、たとえば、ボロンを用いて、打ち込みエネルギ：１００から２００ＫｅＶ程度、ドーズ量：１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度を例示することができる。
【００５８】
次に、図４に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓのウエハ１のデバイス面１ａ側をバルク上ＢＯＸ層等除去用レジスト膜２７で被覆した状態で、ウエットエッチング処理を実行することにより、バルク型ＭＩＳＦＥＴ形成領域Ｒｂ側のデバイス面１ａ上の絶縁層上半導体層３および埋め込み絶縁層３２を除去する。その後、不要になったレジスト膜２７をアッシング等により除去する。絶縁層上半導体層３の除去液としては、たとえば、ＡＰＭ（Ａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ/Ｈｙｄｒｇｅｎ  Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ）を好適なものとして例示することができる。また、埋め込み絶縁層３２の除去液としては、たとえば、ＢＨＦ（Ｂｕｆｆｅｒｅｄ  ＨＦ）を好適なものとして例示することができる。なお、これらの除去プロセスは、ハードマスクを用いて実行することもできる。また、ウエットエッチングの代わりに、ドライエッチングを用いることもできる。
【００５９】
次に、図５に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓのウエハ１のデバイス面１ａ側表面上にＳＯＩ領域ゲート絶縁膜１０（第１のゲート絶縁膜）を、バルク型ＭＩＳＦＥＴ形成領域Ｒｂのウエハ１のデバイス面１ａ側表面上にバルク領域ゲート絶縁膜９（第２のゲート絶縁膜）を成膜する。次に、ウエハ１のデバイス面１ａ側表面のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、導電膜として第１層ポリシリコン膜１１を成膜する。
【００６０】
次に、図６に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓのウエハ１のデバイス面１ａ側をバルク領域第１層ポリシリコン膜除去用レジスト膜２８で被覆した状態で、たとえば、ハロゲン系エッチングガスを用いてドライエッチングすることにより、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｂ側の第１層ポリシリコン膜１１を除去する。
【００６１】
次に、図７に示すように、ウエハ１のデバイス面１ａ側のほぼ全面に、ＣＶＤにより、導電膜として第２層ポリシリコン膜１２を成膜する。この例では、第２層ポリシリコン膜１２の厚さは、第１層ポリシリコン膜１１の厚さよりも厚くなっている。これは、バルク側のゲート電極の厚さを確保するためである。なお、このような条件は、もちろん必須ではない。
【００６２】
次に、図８に示すように、通常のリソグラフィとドライエッチングにより、ダミーゲート電極１３ｄ、１４ｄおよびゲート電極３３，３４をパターニングする。
【００６３】
ここで、各部の高さの関係を例示するために、図８のＡ−Ａ’断面およびＢ−Ｂ’断面（いずれもゲート幅方向に切った断面）を図９に示す。図９の左側の断面がＡ−Ａ’断面であり、右側の断面がＢ−Ｂ’断面である。図９に示すように、図８の状態に於いて、この例では、半導体基板１ｓの上面１ａは、バルク型ＭＩＳＦＥＴ形成領域ＲｂとＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおいて、同じ高さであり、同一の基準面、すなわち、基板部上面Ｈｒｂ（共通高さ基準面）を構成している。以下では、各部の高さ、すなわち、高度は、原則として、共通高さ基準面Ｈｒｂを基準として論議する。
【００６４】
ゲート置換前のＣＭＰ工程（図１３）において、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓ側のみのゲート電極を露出させるためには、たとえばダミーゲート電極１３ｄの最も低い部分の高さは、たとえば、ゲート電極３３の最も高い部分よりも、高くなくてはならない。ゲート電極３３の最も高い部分の高さは、バルク部アイソレーション高さＨｉと第２層ポリシリコン膜１２の膜厚Ｔｓｐの和（すなわち、バルク型ＭＩＳＦＥＴのゲート電極最高高さＨｇｂ）である。一方、ダミーゲート電極１３ｄの最も低い部分の高さは、ＳＯＩ領域ゲート絶縁膜１０は、一般に相対的に極めて薄いと考えられるので、たとえば、ＳＯＩ上面高さＨｓｔ、第１層ポリシリコン膜１１の膜厚Ｔｆｐおよび第２層ポリシリコン膜１２の膜厚Ｔｓｐの総和（すなわち、ＳＯＩ型ＭＩＳＦＥＴのゲート電極最低高さＨｇｓ）にほぼ等しい。従って、前記条件は、ゲート電極最低高さＨｇｓとゲート電極最高高さＨｇｂの差分（すなわち、バルク領域Ｒｂ内の第２層ポリシリコン膜１２の最高上面を基準とするＳＯＩ領域Ｒｓ内の第２層ポリシリコン膜１２の最低上面の高さＨｄ）が正でなければならないということになる。また、ＣＭＰその他のプロセス余裕を考慮すると、この差分Ｈｄは、正の十分大きな値でなくてはならない。
【００６５】
これを具体的に検討すると、たとえば、以下のようになる。すなわち、バルク部アイソレーション高さＨｉは、たとえば、１０ｎｍ程度であり、第１層ポリシリコン膜１１の膜厚Ｔｆｐは、７５ｎｍ程度であり、第２層ポリシリコン膜１２の膜厚Ｔｓｐは、１００ｎｍ程度である。ゲート置き換え時の層間絶縁膜２２の厚さは、ゲート電極３３を十分にカバーする必要があるので、たとえば、１５０ｎｍ程度とすると、必要なＣＭＰ研摩量は、１５０ｎｍ程度となり、必要なオーバポリッシュ量１５ｎｍ程度を加えると、総研摩量は、１６５ｎｍ程度となる。ＳＯＩ層３の厚さを、たとえば１５ｎｍ程度とし、ＢＯＸ層３２の厚さを、たとえば１０ｎｍ程度とすると、ＳＯＩ上面高さＨｓｔ（ＳＯＩバルク間段差）は、２５ｎｍ程度となる。１６５ｎｍ程度の研摩が理想的に完了した時点のバルク領域における第２層ポリシリコン膜１２の最高点上の層間絶縁膜２２の残存膜厚は、理論上は、７５ｎｍ程度となる。なお、このとき、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおける第２層ポリシリコン膜１２は、最も低い部分で、１５ｎｍ程度研摩されて、８５ｎｍ程度となっている。このように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおける第２層ポリシリコン膜１２の最も低い部分が、露出して、すでに１５ｎｍ程度研摩された時点で、バルク型ＭＩＳＦＥＴ形成領域Ｒｂにおける第２層ポリシリコン膜１２の最も高い部分の上には、まだ、７５ｎｍ程度の厚さの層間絶縁膜２２が残ることとなる。
【００６６】
次に、図１０に示すように、ウエハ１のデバイス面１ａ側から、イオン注入することにより、順次、ＳＯＩ層３にエクステンション領域１７、１８およびＬＤＤ領域１５，１６を導入する。イオン注入条件としては、以下を例示することができる。すなわち、Ｎ型エクステンション領域１７は、たとえばイオン種：砒素、打ち込みエネルギ：２から１０ＫｅＶ程度、ドーズ量：１ｘ１０１４/ｃｍ２から１ｘ１０１５/ｃｍ２程度である。Ｐ型エクステンション領域１８は、たとえばイオン種：ＢＦ２、打ち込みエネルギ：１から５ＫｅＶ程度、ドーズ量：１ｘ１０１４/ｃｍ２から１ｘ１０１５/ｃｍ２程度である。Ｎ型ＬＤＤ領域１５は、たとえばイオン種：砒素、打ち込みエネルギ：５から５０ＫｅＶ程度、ドーズ量：２ｘ１０１３/ｃｍ２から１ｘ１０１５/ｃｍ２程度である。Ｐ型ＬＤＤ領域１６は、たとえばイオン種：ＢＦ２、打ち込みエネルギ：５から２０ＫｅＶ程度、ドーズ量：２ｘ１０１３/ｃｍ２から１ｘ１０１５/ｃｍ２程度である。
【００６７】
次に、ソースドレイン注入のオーバラップを調整するために、ダミーゲート電極１３ｄ、１４ｄおよびゲート電極３３，３４の周辺に、サイドウォールスペーサ１９を形成する。また、このサイドウォールスペーサ１９は、次工程でエピタキシャル成長する際に、ダミーゲート電極１３ｄ、１４ｄおよびゲート電極３３，３４と、ソースドレイン領域４０とが接触することを防ぐ役目も果たす。なお、サイドウォールスペーサ１９は絶縁膜で形成されており、酸化シリコン膜、窒化シリコン膜、または、酸化シリコン膜と窒化シリコン膜の積層膜などからなる。
【００６８】
次に、選択的なエピタキシャル成長により、ウエハ１のデバイス面１ａ側の半導体表面に、たとえば、２０から３０ｎｍ程度の厚さを有するエレベイテッド（Ｅｌｅｖａｔｅｄ）ソースドレイン領域４０を形成する。続いて、イオン注入により、Ｎ＋型ソースドレイン領域２０およびＰ＋型ソースドレイン領域２１を形成する。
【００６９】
次に、図１１に示すように、Ｎ＋型ソースドレイン領域２０、Ｐ＋型ソースドレイン領域２１およびゲート電極１３ｄ、１４ｄ、３３，３４の上面に、たとえば、ニッケル系シリサイド膜２６を形成する。なお、シリサイド層の材料としては、Ｎｉ，ＮｉＰｔ等のニッケル系メタルのほか、たとえばＣｏ，Ｗ，Ｔｉ等がある。
【００７０】
次に、図１２に示すように、たとえば、ウエハ１のデバイス面１ａ側のほぼ全面に、ＣＶＤにより、層間絶縁膜２２を成膜する。層間絶縁膜２２は、たとえば、下層の比較的薄いＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ  Ｓｔｏｐ  Ｌａｙｅｒ）としての窒化シリコン膜、上層の比較的厚い酸化シリコン系絶縁膜等から構成されている。
【００７１】
次に、図１３に示すように、ウエハ１のデバイス面１ａ側に対して、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の平坦化処理を実行することにより、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓ側のゲート電極１３ｄ、１４ｄの上部を露出させる。
【００７２】
次に、図１４に示すように、ウエハ１のデバイス面１ａ側に対して、たとえばウエットエッチング処理を実行することにより、ダミーゲート電極１３ｄ、１４ｄ等を除去し、ゲート電極埋め込み開口２９を形成する。このウエットエッチング処理に好適なエッチング液としては、たとえば、ＡＰＭ，弗酸と硝酸の混合水溶液（いわゆるフッ硝酸）等を例示することができる。
【００７３】
次に、図１５に示すように、ウエハ１のデバイス面１ａ側の表面およびゲート電極埋め込み開口２９内に、たとえば、ＡＬＣＶＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、たとえば、数オングストロームから十数オングストロームの厚さを有する高誘電率ゲート絶縁膜２３を成膜する。続いて、この高誘電率ゲート絶縁膜２３上のほぼ前面に、例えば、スパッタリング成膜等により、たとえば窒化チタン膜等のメタルゲート電極膜２４（たとえば、厚さ１０ｎｍ程度）を成膜する。
【００７４】
次に、図１６に示すように、ウエハ１のデバイス面１ａ側の表面およびゲート電極埋め込み開口２９内に、たとえば、ＣＶＤにより、ゲート充填導電膜２５（たとえばポリシリコン膜）を成膜する。
【００７５】
次に、図１７に示すように、たとえば、ＣＭＰにより、ウエハ１のデバイス面１ａ側の表面に対して、平坦化処理を実行することにより、デバイス面１ａ側の表面上の不要なゲート充填導電膜２５、メタルゲート電極膜２４および高誘電率ゲート絶縁膜２３を除去する。
【００７６】
その後、補助的な層間絶縁膜を成膜し、コンタクトホール開口、タングステンプラグの埋め込み等により、ＦＥＯＬ工程は完了する。その後、ＢＥＯＬ工程に入り、必要に応じて、適切な層数を有する多層配線（たとえば、銅系埋め込み配線）を形成する。その後、パッドメタル層、ファイナルパッシベーション膜等を形成し、必要なバックグラインディング等を実施した後、ダイシング等により、ウエハ１を個々のチップ２に分割する。
【００７７】
３．本願の前記一実施の形態の半導体集積回路装置の基板構造に関する変形例（異高度基板上面型デバイス）の説明（主に図１８）
セクション１で主に説明したデバイスは、半導体基板１ｓの上面の高さが、バルク型ＭＩＳＦＥＴ形成領域ＲｂおよびＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓに於いて、ほぼ同一であったが、このセクションで説明する例では、半導体基板１ｓの上面の高さが、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおいて、相対的に高くなっている。すなわち、バルク型ＭＩＳＦＥＴ形成領域ＲｂおよびＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓの半導体基板１ｓの各上面間に段差が設けられている。このような段差を付与する方法としては、種々の方法を採用することができる。セクション４では、これらの例のうちの一例を説明するが、段差付与の方法はこれに限定されるものではない。
【００７８】
図１８は本願の前記一実施の形態の半導体集積回路装置の基板構造に関する変形例（異高度基板上面型デバイス）を説明するためのデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の基板構造に関する変形例（異高度基板上面型デバイス）を説明する。
【００７９】
図１８に示すように、構造的には、図１に示したものと、ほとんど同じであるが、第１に、ＳＯＩ型ＮチャネルＭＩＳＦＥＴ（Ｑｓｎ）およびＳＯＩ型ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）のゲート充填導電膜２５の厚さと、バルク型ＮチャネルＭＩＳＦＥＴ（Ｑｂｎ）のゲート電極３３（第２のゲート電極）およびバルク型ＰチャネルＭＩＳＦＥＴ（Ｑｂｐ）のゲート電極３４の厚さが、ほぼ同じである点が異なる。
【００８０】
第２に、バルク型ＭＩＳＦＥＴ形成領域の基板部上面Ｈｒｂ（共通高さ基準面）の高さと、ＳＯＩ型ＭＩＳＦＥＴ形成領域の基板部上面Ｈｒｓの高さが異なっている点が異なる。すなわち、この例では、バルク型ＭＩＳＦＥＴ形成領域の基板部上面Ｈｒｂの高さと比較して、ＳＯＩ型ＭＩＳＦＥＴ形成領域の基板部上面Ｈｒｓの高さの方が、高くなっている。
【００８１】
４．前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）の説明（主に図１９から図２８）
このセクションでは、一層ポリシリコンプロセスを説明するが、このような段差を伴う例に、セクション２で説明した２層ポリシリコンプロセスを適用することもできる。２層ポリシリコンプロセスを適用することによって、一層ポリシリコンプロセスと比べて、プロセスは複雑になるが、ＣＭＰのプロセス余裕を更に増加させることができる。
【００８２】
図１９は前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（バルク側ＬＯＣＯＳ酸化プロセス）の図１８に対応するデバイス断面図である。図２０は前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ＬＯＣＯＳ酸化膜除去プロセス）の図１８に対応するデバイス断面図である。図２１は前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ＳＯＩ膜厚調整用酸化プロセス）の図１８に対応するデバイス断面図である。図２２は前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ＳＴＩ領域埋め込みプロセス）の図１８に対応するデバイス断面図である。図２３は前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ＳＴＩ高さ調整プロセス）の図１８に対応するデバイス断面図である。図２４は前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（バルク領域のＳＴＩ高さ再調整プロセス）の図１８に対応するデバイス断面図である。図２５は前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（バルク領域の基板上面露出プロセス）の図１８に対応するデバイス断面図である。図２６は前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明するためのウエハプロセス途中（ゲート加工プロセス）の図１８に対応するデバイス断面図である。図２７は図２６におけるＡ−Ａ’断面に対応するデバイス断面（左側）およびＢ−Ｂ’に対応するデバイス断面（右側）を説明する断面説明図である。図２８はゲート置換前ＣＭＰプロセス途中における図２７に対応する断面説明図である。これらに基づいて、前記基板構造に関する変形例（異高度基板上面型デバイス）に対応する半導体集積回路装置の製造方法の一例（１層ポリシリコンプロセス）を説明する。
【００８３】
まず、セクション２と同様に、ＳＯＩウエハ１を準備し、図１９に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓ側をＬＯＣＯＳ酸化用窒化シリコン膜３０で被覆した状態で、バルク型ＭＩＳＦＥＴ形成領域Ｒｂ側のＳＯＩウエハ１のデバイス面１ａ（第１の主面）をＳＯＩシリコン半導体層３（ＳＯＩ層または絶縁層上半導体層）が、消滅するまで酸化する（例えば、熱酸化）ことにより、ＬＯＣＯＳ酸化膜３１を形成する。
【００８４】
次に、図２０に示すように、ＬＯＣＯＳ酸化用窒化シリコン膜３０を、たとえば熱燐酸等によるウエットエッチングにより除去する。続いて、ＬＯＣＯＳ酸化膜３１を、たとえばＢＨＦ等の弗酸系酸化シリコン膜エッチング液等によるウエットエッチングにより除去する。
【００８５】
次に、図２１に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓ側のＳＯＩ層３の表面およびバルク型ＭＩＳＦＥＴ形成領域Ｒｂ側の半導体ウエハ１ｓの表面を酸化（例えば、熱酸化）し、ＳＯＩ膜厚調整用酸化膜３５を形成することにより、ＳＯＩ層３の厚さを調整する。その後、ＳＯＩ膜厚調整用酸化膜３５をたとえばＢＨＦ等の弗酸系酸化シリコン膜エッチング液等によるウエットエッチングにより除去する。
【００８６】
次に、図２２に示すように、通常のＳＴＩプロセスに従って、半導体ウエハ１のデバイス面１ａ側の半導体表面にほぼ全面に、例えば、熱酸化により、パッド酸化シリコン膜４１（たとえば厚さ１０ｎｍ程度）を形成する。次に、半導体ウエハ１のデバイス面１ａ側のほぼ全面に、たとえば、ＣＶＤにより、ＳＴＩ形成用窒化シリコン膜３６（たとえば厚さ７０ｎｍ程度）を成膜する。次に、通常のリソグラフィと異方性ドライエッチングによって、ＳＴＩ形成用窒化シリコン膜３６、パッド酸化シリコン膜４１および半導体ウエハ１ｓの表面のシリコン部材をエッチングして、ＳＴＩ用溝を形成する。続いて、半導体ウエハ１のデバイス面１ａ側の表面および、ＳＴＩ用溝内に、たとえば、ＣＶＤにより、酸化シリコン系絶縁膜を形成する。続いて、たとえば、ＣＭＰ等により、不要なＳＴＩ用溝外の酸化シリコン系絶縁膜を除去することにより、ＳＴＩ絶縁膜４（素子分離領域）を形成する。
【００８７】
次に、図２３に示すように、ＳＴＩ絶縁膜４の上部を、たとえばＢＨＦ等の弗酸系酸化シリコン膜エッチング液等によりウエットエッチングすることにより、ＳＴＩ絶縁膜４とウエハ１の上面の段差調整を実行する。
【００８８】
次に、図２４に示すように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓ側をＳＴＩ高さ調整用レジスト膜３７で被覆した状態で、ＳＴＩ絶縁膜４の上部を、たとえばＢＨＦ等の弗酸系酸化シリコン膜エッチング液等によりウエットエッチングすることにより、バルク型ＭＩＳＦＥＴ形成領域Ｒｂ側のＳＴＩ絶縁膜４とウエハ１の上面の追加段差調整を実行する。その後、不要になったＳＴＩ高さ調整用レジスト膜３７を、たとえばアッシング等により除去し、たとえば、熱燐酸等によるウエットエッチングにより、ＳＴＩ形成用窒化シリコン膜３６を除去する。最後に、パッド酸化シリコン膜４１を、たとえばＢＨＦ等の弗酸系酸化シリコン膜エッチング液等によるウエットエッチングにより除去すると、図２５のようになる。
【００８９】
次に、図２６に示すように、図３において説明したウエル注入プロセスと同様に、イオン注入により、ＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域５、ＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域６、バルク型ＮチャネルＭＩＳＦＥＴウエル領域７およびバルク型ＰチャネルＭＩＳＦＥＴウエル領域８を導入する。次に、図５と同様に、ＳＯＩ領域ゲート絶縁膜１０（第１のゲート絶縁膜）、バルク領域ゲート絶縁膜９（第２のゲート絶縁膜）および第１層ポリシリコン膜１１を成膜する。次に、図８と同様に、第１層ポリシリコン膜１１をパターニングすることにより、ダミーゲート電極１３ｄ、１４ｄおよびゲート電極３３，３４を形成する。
【００９０】
ここで、各部の高さの関係を例示するために、図２６のＡ−Ａ’断面およびＢ−Ｂ’断面（いずれもゲート幅方向に切った断面）を図２７に、ゲート置換前の絶縁膜ＣＭＰ途中の同断面を図２８に示す。図２７および図２８において左側の断面がＡ−Ａ’断面であり、右側の断面がＢ−Ｂ’断面である。図２７に示すように、図２６の状態に於いて、この例では、半導体基板１ｓの上面１ａ（ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおいては、ＢＯＸ層３２の下面）は、バルク型ＭＩＳＦＥＴ形成領域ＲｂとＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおいて、異なった高さとなっている。以下では、各部の高さ、すなわち、高度は、原則として、共通高さ基準面Ｈｒｂを基準として論議する。この例では、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおける半導体基板１ｓの上面１ａの高さＨｇｓは、共通高さ基準面Ｈｒｂ（バルク型ＭＩＳＦＥＴ形成領域Ｒｂにおける半導体基板１ｓの上面１ａ）よりも、基板上面段差Ｄの分だけ高くなっている。
【００９１】
ゲート置換前のＣＭＰ工程（図２８）において、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓ側のみのゲート電極を露出させるためには、たとえばダミーゲート電極１３ｄの最も低い部分の高さは、たとえば、ゲート電極３３の最も高い部分（Ｇｔ）よりも、高くなくてはならない。ゲート電極３３の最も高い部分の高さは、バルク部アイソレーション高さＨｉと第１層ポリシリコン膜１１の膜厚Ｔｆｐの和（すなわち、バルク型ＭＩＳＦＥＴのゲート電極最高高さＨｇｂ）である。一方、ダミーゲート電極１３ｄの最も低い部分の高さは、ＳＯＩ領域ゲート絶縁膜１０は、一般に相対的に極めて薄いと考えられるので、たとえば、ＳＯＩ上面高さＨｓｔと第１層ポリシリコン膜１１の膜厚Ｔｆｐの和（すなわち、ＳＯＩ型ＭＩＳＦＥＴのゲート電極最低高さＨｇｓ）にほぼ等しい。従って、前記条件は、ゲート電極最低高さＨｇｓとゲート電極最高高さＨｇｂの差分（すなわち、バルク領域Ｒｂ内の第１層ポリシリコン膜１１の最高上面を基準とするＳＯＩ領域Ｒｓ内の第１層ポリシリコン膜１１の最低上面の高さＨｄ）が正でなければならないということになる。また、ＣＭＰその他のプロセス余裕を考慮すると、この差分Ｈｄは、正の十分大きな値でなくてはならない。
【００９２】
これを具体的に検討すると、たとえば、以下のようになる。すなわち、バルク部アイソレーション高さＨｉは、たとえば、１０ｎｍ程度であり、第１層ポリシリコン膜１１の膜厚Ｔｆｐは、１００ｎｍ程度である。ゲート置き換え時の層間絶縁膜２２の厚さは、ゲート電極３３を十分にカバーする必要があるので、たとえば、１５０ｎｍ程度とすると、必要なＣＭＰ研摩量は、１５０ｎｍ程度となり、必要なオーバポリッシュ量１５ｎｍ程度を加えると、総研摩量は、１６５ｎｍ程度となる。ＳＯＩ層３の厚さを、たとえば１５ｎｍ程度とし、ＢＯＸ層３２の厚さを、たとえば１０ｎｍ程度とすると、ＳＯＩ上面高さＨｓｔ（ＳＯＩバルク間段差）は、２５ｎｍ程度となる。１６５ｎｍ程度の研摩が理想的に完了した時点のバルク領域における第２層ポリシリコン膜１２の最高点上の層間絶縁膜２２の残存膜厚は、理論上は、３０ｎｍ程度となる。なお、このとき、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおける第１層ポリシリコン膜１１は、最も低い部分で、１５ｎｍ程度研摩されて、８５ｎｍ程度となっている。このように、ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおける第１層ポリシリコン膜１１の最も低い部分が、露出して、すでに１５ｎｍ程度研摩された時点で、バルク型ＭＩＳＦＥＴ形成領域Ｒｂにおける第１層ポリシリコン膜１１の最も高い部分の上には、まだ、３０ｎｍ程度の厚さの層間絶縁膜２２が残ることとなる。
【００９３】
なお、この例に於いて、セクション２で説明したような２層ポリシリコンプロセスを適用することもできる。その場合には、ゲート置換前の絶縁膜ＣＭＰのプロセス余裕を大幅に増加させることができる。一方、このセクションに示した１層ポリシリコンプロセスでは、プロセスを極めて簡易にできるメリットがある。
【００９４】
５．本願の前記一実施の形態の半導体集積回路装置のバックゲート不純物構造に関する変形例（バックゲート不純物追加注入）の説明（主に図２９）
このセクションでは、セクション１の基本的なデバイス構造に追加的な不純物領域を設けた例を具体的に説明するが、セクション３のデバイス構造に適用しても良いことは言うまでもない。
【００９５】
図２９は本願の前記一実施の形態の半導体集積回路装置のバックゲート不純物構造に関する変形例（バックゲート不純物追加注入）を説明するためのデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置のバックゲート不純物構造に関する変形例（バックゲート不純物追加注入）を説明する。
【００９６】
図２９に示すように、デバイスの基本的構造は、図１に示したものと同じであるが、図１に示したものに付加して、バックゲート領域にＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域追加不純物注入領域３８ｎ、ＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域追加不純物注入領域３８ｐ等の付加的な不純物ドープ領域が設けられている点が異なっている。この不純物領域３８ｎおよび不純物領域３８ｐを設けることによって、Ｎ型ウェル領域５およびＰ型ウェル領域６をバックゲートとして機能させる際に、しきい値電圧の変動を大きくすることができ、ＳＯＩ型ＮチャネルＭＩＳＦＥＴおよびＳＯＩ型ＰチャネルＭＩＳＦＥＴの特性を改善することができる。
【００９７】
６．前記バックゲート不純物構造に関する変形例（バックゲート不純物追加注入）に対応する半導体集積回路装置の製造方法の一例の説明（主に図３０および図３１）
このセクションでは、セクション５で説明したデバイス構造を前提として、具体的に製造プロセスを説明するが、セクション３で説明したようなデバイス構造に適用しても良いことは言うまでもない。
【００９８】
なお、プロセス全体の流れとしては、セクション２における図２から図１７と全く同じである。異なるのは、図１４において付加的なドーズ工程がある点である。従って、以下では、異なる部分のみを説明する。
【００９９】
図３０は前記バックゲート不純物構造に関する変形例（バックゲート不純物追加注入）に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中（ウエル形成プロセス）の図２９に対応するデバイス断面図である。図３１は前記バックゲート不純物構造に関する変形例（バックゲート不純物追加注入）に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中（ダミーゲート除去プロセス）の図２９に対応するデバイス断面図である。これらに基づいて、前記バックゲート不純物構造に関する変形例（バックゲート不純物追加注入）に対応する半導体集積回路装置の製造方法の一例を説明する。
【０１００】
まず、セクション２における図３と同様に、図３０に示すように、ＳＯＩウエハ１のデバイス面１ａ側から、イオン注入することにより、順次、ＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域５、ＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域６、バルク型ＮチャネルＭＩＳＦＥＴウエル領域７およびバルク型ＰチャネルＭＩＳＦＥＴウエル領域８を形成する。ここで、注入条件としては、Ｎ型ウエル領域とする場合は、たとえば、燐を用いて、打ち込みエネルギ：２００から４００ＫｅＶ程度、ドーズ量：１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度を例示することができる。一方、Ｐ型ウエル領域とする場合は、たとえば、ボロンを用いて、打ち込みエネルギ：１００から２００ＫｅＶ程度、ドーズ量：１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度を例示することができる。
【０１０１】
この後、セクション２に於いて、図４から図８および図１０から図１４に関して説明したプロセスを実行する。
【０１０２】
次に、図１４の状態に於いて、ＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域５およびＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域６のバックゲート領域（ＢＯＸ層直下）に、ゲート電極埋め込み開口２９を介して、イオン注入を実行することにより、付加的な不純物ドープ領域、すなわち、ＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域追加不純物注入領域３８ｎおよびＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域追加不純物注入領域３８ｐを形成する。これにより、熱処理によるＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域５およびＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域６の不純物濃度の低下を補填することができる。ここで、注入条件としては、Ｎ型ウエル領域とする場合は、たとえば、燐を用いて、打ち込みエネルギ：８０から１２０ＫｅＶ程度、ドーズ量：１ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２程度を例示することができる。一方、Ｐ型ウエル領域とする場合は、たとえば、ボロンを用いて、打ち込みエネルギ：４０から６０ＫｅＶ程度、ドーズ量：１ｘ１０１３/ｃｍ２から１ｘ１０１４/ｃｍ２程度を例示することができる。
【０１０３】
７．本願の前記一実施の形態の半導体集積回路装置のゲート電極構造に関する変形例（Ｆｕｓｉゲート）の説明（主に図３２）
このセクションでは、セクション２の図１３に於いて、ゲート電極の置換を行わず、ポリシリコンゲート電極全体をシリサイド化する「Ｆｕｓｉ（Ｆｕｌｌ  Ｓｉｌｉｃｉｄａｔｉｏｎ）ゲート」構造を主に説明するが、セクション３またはセクション５の基本構造を前提として、ゲート電極の置換を行わず、ポリシリコンゲート電極全体をシリサイド化してもよい。
【０１０４】
ここで説明するデバイス構造は、基本的に図１に示したものと、ほぼ同一であるので、以下では原則として異なる部分のみを説明する。
【０１０５】
図３２は本願の前記一実施の形態の半導体集積回路装置のゲート電極構造に関する変形例（Ｆｕｓｉゲート）を説明するためのデバイス断面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置のゲート電極構造に関する変形例（Ｆｕｓｉゲート）を説明する。
【０１０６】
図３２に示すように、ゲート電極１３ｓ（第１のゲート電極）およびゲート電極１４ｓ（第３のゲート電極）は、置換ゲートではなく、ゲート電極全体がシリサイド化された構造（たとえば、ニッケル系シリサイド）となっている。
【０１０７】
８．前記ゲート電極構造に関する変形例（Ｆｕｓｉゲート）に対応する半導体集積回路装置の製造方法の一例の説明（主に図３３）
このセクションでは、セクション７で説明したデバイス構造を前提として、具体的に製造プロセスを説明するが、セクション３やセクション５で説明したようなデバイス構造に適用しても良いことは言うまでもない。
【０１０８】
なお、プロセス全体の流れとしては、セクション２における図２から図１３と全く同じであるので、以下では、異なる部分のみを説明する。
【０１０９】
図３３は前記ゲート電極構造に関する変形例（Ｆｕｓｉゲート）に対応する半導体集積回路装置の製造方法の一例を説明するためのウエハプロセス途中（ゲート電極フルシリサイド化プロセス）の図３２に対応するデバイス断面図である。これに基づいて、前記ゲート電極構造に関する変形例（Ｆｕｓｉゲート）に対応する半導体集積回路装置の製造方法の一例を説明する。
【０１１０】
図３３に示すように、図１３の状態に於いて、ウエハ１のデバイス面１ａ側のほぼ全体に、たとえば、スパッタリング成膜により、ニッケル膜等のフルシリサイド化用メタル膜３９を成膜し、熱処理することにより、ポリシリコンゲート電極１３ｄ、１４ｄ（図１３）の全体をシリサイド化する。その後、不要になったフルシリサイド化用メタル膜３９を、たとえば、硝酸および塩酸の混合水溶液等により、ウエットエッチングすることにより、除去すると、図３２のような状態となる。なお、フルシリサイド化用メタル膜３９の材料としては、Ｎｉ，ＮｉＰｔ等のニッケル系メタルのほか、たとえばＣｏ，Ｗ，Ｔｉ等がある。
【０１１１】
その後、補助的な層間絶縁膜を成膜し、コンタクトホール開口、タングステンプラグの埋め込み等により、ＦＥＯＬ工程は完了する。その後、ＢＥＯＬ工程に入り、必要に応じて、適切な層数を有する多層配線（たとえば、銅系埋め込み配線）を形成する。その後、パッドメタル層、ファイナルパッシベーション膜等を形成し、必要なバックグラインディング等を実施した後、ダイシング等により、ウエハ１を個々のチップ２に分割する。
【０１１２】
９．前記各実施の形態（変形例を含む）に関する補助的説明並びに全般的な考察
ここまでの例では、ＳＯＩ型ＮチャネルＭＩＳＦＥＴ（Ｑｓｎ）およびＳＯＩ型ＰチャネルＭＩＳＦＥＴ（Ｑｓｐ）を、ミッドギャップメタル（Ｍｉｄ−Ｇａｐ  Ｍｅｔａｌ）である窒化チタン（仕事関数：約４．６ｅＶ）をメタルゲート電極（仕事関数メタル）としたシングルメタル−シングルＨｉｇｈ−ｋゲート絶縁膜方式で作製している。すなわち、第１のメタルゲート電極と第３のメタルゲート電極で、メタルゲート材料を同一にしている。
【０１１３】
しかし、本願発明は、これに限定されるものではなく、たとえば、Ｈｉｇｈ−ｋゲート絶縁膜を成膜後、順次、Ｎ型メタル（たとえば、窒化チタンなど）成膜、Ｎ型領域マスキングしてＮ型メタル除去、Ｐ型メタル成膜（たとえば、窒化タンタルなど）等のプロセスを適用することで、デュアルメタル（Ｄｕａｌ  Ｍｅｔａｌ）方式とすることもできる。すなわち、第１のメタルゲート電極と第３のメタルゲート電極で、メタルゲート材料を異ならせる。
【０１１４】
以上説明したように、前記各実施の形態では、チップ内のデバイス構成をＳＯＩ/バルク−ハイブリッド構成（両領域とも、ＣＭＩＳ回路構成を有している）とするとともに、バルク型ＭＩＳＦＥＴ形成領域ＲｂとＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓにおいて、異なるゲートスタック構造をとることによって、性能の確保とプロセスの簡素化の両立を可能にしている。
【０１１５】
また、プロセス的には、２層ポリシリコンプロセス、基板上面（ＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓでは、ＢＯＸ層の下面）に段差をつけること等の段差付け手法を適宜選択することにより、ゲート置換前又はフルシリサイド化前の絶縁膜ＣＭＰによるＳＯＩ型ＭＩＳＦＥＴ形成領域Ｒｓゲート電極の自動選択を可能としている。
【０１１６】
すなわち、一つの例では、ＳＯＩ側に於いて、ゲートラストプロセスを適用し、バルク側に於いて、ゲートファーストプロセスを適用してデバイスを構成している。また、他の例に於いては、ＳＯＩ側およびバルク側の双方にゲートファーストプロセスを適用するとともに、ＳＯＩ側のゲート電極のみをフルシリサイド化している。
【０１１７】
１０．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１８】
例えば、本願においては、ＳＯＩ部のＨｉｇｈ−ｋゲート絶縁膜として、ＨｆＳｉＯＮ膜等の酸化ハフニウム系Ｈｉｇｈ−ｋゲート絶縁膜（ＨｆＯＮ、ＨｆＯ）を使用した例を具体的に説明したが、本発明はそれに限定されるものではなく、その他のＨｉｇｈ−ｋゲート絶縁膜でもよいことは言うまでもない。また、ＳＯＩ部のメタルゲート電極として、ＴｉＮを用いた例を具体的に説明したが、本発明はそれに限定されるものではなく、ＴａＮ，ＴａＣその他の材料を用いてもよいことは言うまでもない。
【符号の説明】
【０１１９】
１  半導体ウエハ
１ａ  ウエハ又はチップのデバイス面（第１の主面）
１ｂ  ウエハ又はチップの裏面（第２の主面）
１ｓ  ウエハ又はチップのシリコン半導体基板部（半導体基板）
２  半導体チップ（チップ領域）
３  ＳＯＩシリコン半導体層（ＳＯＩ層または絶縁層上半導体層）
４  ＳＴＩ絶縁膜（素子分離領域）
５  ＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域
６  ＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域
７  バルク型ＮチャネルＭＩＳＦＥＴウエル領域
８  バルク型ＰチャネルＭＩＳＦＥＴウエル領域
９  バルク領域ゲート絶縁膜（第２のゲート絶縁膜）
１０  ＳＯＩ領域ゲート絶縁膜（第１のゲート絶縁膜）
１１  第１層ポリシリコン膜
１２  第２層ポリシリコン膜
１３  ＮチャネルＭＩＳＦＥＴのゲート電極（第１のゲート電極）
１３ｄ  ＳＯＩ型ＮチャネルＭＩＳＦＥＴのダミーゲート電極
１３ｒ  バルク型ＮチャネルＭＩＳＦＥＴの実ゲート電極
１３ｓ  フルシリサイド化されたＮチャネルＭＩＳＦＥＴのゲート電極（第１のゲート電極）
１４  ＰチャネルＭＩＳＦＥＴのゲート電極（第３のゲート電極）
１４ｄ  ＳＯＩ型ＰチャネルＭＩＳＦＥＴのダミーゲート電極
１４ｒ  バルク型ＰチャネルＭＩＳＦＥＴの実ゲート電極
１４ｓ  フルシリサイド化されたＰチャネルＭＩＳＦＥＴのゲート電極（第３のゲート電極）
１５  バルク型ＮチャネルＭＩＳＦＥＴのＮ型ＬＤＤ領域
１６  バルク型ＰチャネルＭＩＳＦＥＴのＰ型ＬＤＤ領域
１７  ＳＯＩ型ＮチャネルＭＩＳＦＥＴのＮ型エクステンション領域
１８  ＳＯＩ型ＰチャネルＭＩＳＦＥＴのＰ型エクステンション領域
１９  サイドウォールスペーサ
２０  Ｎ＋型ソースドレイン領域
２１  Ｐ＋型ソースドレイン領域
２２  層間絶縁膜
２３  高誘電率ゲート絶縁膜
２４  メタルゲート電極膜
２５  ゲート充填導電膜（ポリシリコン膜）
２６  シリサイド膜（ニッケル系シリサイド膜）
２７  バルク上ＢＯＸ層等除去用レジスト膜
２８  バルク領域第１層ポリシリコン膜除去用レジスト膜
２９  ゲート電極埋め込み開口
３０  ＬＯＣＯＳ酸化用窒化シリコン膜
３１  ＬＯＣＯＳ酸化膜
３２  ＢＯＸ絶縁層または埋め込み酸化膜層（ＢＯＸ層または埋め込み絶縁層）
３３  バルク型ＮチャネルＭＩＳＦＥＴのゲート電極（第２のゲート電極）
３４  バルク型ＰチャネルＭＩＳＦＥＴのゲート電極
３５  ＳＯＩ膜厚調整用酸化膜
３６  ＳＴＩ形成用窒化シリコン膜
３７  ＳＴＩ高さ調整用レジスト膜
３８ｎ  ＳＯＩ型ＮチャネルＭＩＳＦＥＴウエル領域追加不純物注入領域
３８ｐ  ＳＯＩ型ＰチャネルＭＩＳＦＥＴウエル領域追加不純物注入領域
３９  フルシリサイド化用メタル膜
４０  エレベイテッドソースドレイン領域
４１  パッド酸化シリコン膜
Ｄ  基板上面段差
Ｇｔ  バルク領域内のゲート電極最高部
Ｈｄ  バルク領域内の第２層ポリシリコン膜の最高上面を基準とするＳＯＩ領域内の第２層ポリシリコン膜の最低上面の高さ
Ｈｇｂ  バルク型ＭＩＳＦＥＴのゲート電極最高高さ（ＳＴＩ上の高さ）
Ｈｇｓ  ＳＯＩ型ＭＩＳＦＥＴのゲート電極最低高さ（チャネル上の高さ）
Ｈｉ  バルク基板部上面基準のバルク部アイソレーション高さ
Ｈｒｂ  バルク型ＭＩＳＦＥＴ形成領域の基板部上面（共通高さ基準面）
Ｈｒｓ  ＳＯＩ型ＭＩＳＦＥＴ形成領域の基板部上面
Ｈｓｔ  バルク基板部上面基準のＳＯＩ上面高さ
Ｑｂｎ  バルク型ＮチャネルＭＩＳＦＥＴ（第２のＭＩＳＦＥＴ）
Ｑｂｐ  バルク型ＰチャネルＭＩＳＦＥＴ
Ｑｓｎ  ＳＯＩ型ＮチャネルＭＩＳＦＥＴ（第１のＭＩＳＦＥＴ）
Ｑｓｐ  ＳＯＩ型ＰチャネルＭＩＳＦＥＴ（第３のＭＩＳＦＥＴ）
Ｒｂ  バルク型ＭＩＳＦＥＴ形成領域
Ｒｂｎ  バルク型ＮチャネルＭＩＳＦＥＴ形成領域（第２のＭＩＳＦＥＴ形成領域）
Ｒｂｐ  バルク型ＰチャネルＭＩＳＦＥＴ形成領域
Ｒｓ  ＳＯＩ型ＭＩＳＦＥＴ形成領域
Ｒｓｎ  ＳＯＩ型ＮチャネルＭＩＳＦＥＴ形成領域（第１のＭＩＳＦＥＴ形成領域）
Ｒｓｐ  ＳＯＩ型ＰチャネルＭＩＳＦＥＴ形成領域（第３のＭＩＳＦＥＴ形成領域）
Ｔｆｐ  第１層ポリシリコン膜の膜厚
Ｔｓｐ  第２層ポリシリコン膜の膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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