(57)【特許請求の範囲】
【請求項１】
記録膜の状態をアモルファスと結晶との間で可逆的に変化させたときに生じる電気抵抗の差を利用してデータを記録する相変化メモリであって、
半導体基板の主面に平行な第１方向に延在する複数のワード線と、前記複数のワード線と交差し、かつ前記半導体基板の主面に平行な第２方向に延在する複数のビット線との間に配置され、
前記半導体基板の主面に垂直な第３方向に沿ってそれぞれ連続的に形成された相変化記録膜、Ｓｉチャネル層およびゲート絶縁膜と、前記第３方向に沿って形成された複数のゲート電極とで構成される複数の記録セルを備え、
前記ゲート絶縁膜の膜厚ｄdielと熱伝導率κdielとの関係が、下記の式
【数９】
0005758744.tif 000011
を満たし、かつ、前記κdielが２．５Ｗ／ｍ・Ｋ以上であることを特徴とする相変化メモリ。
【請求項２】
前記ゲート絶縁膜は、ＢＮ膜、Ａｌ2Ｏ3膜、ＡｌＮ膜、ＴｉＯ2膜、Ｓｉ3Ｎ4膜、ＺｎＯ膜からなる群より選択される一種以上の絶縁膜を含むことを特徴とする請求項１記載の相変化メモリ。
【請求項３】
記録膜の状態をアモルファスと結晶との間で可逆的に変化させたときに生じる電気抵抗の差を利用してデータを記録する相変化メモリであって、
半導体基板の主面に平行な第１方向に延在する複数のワード線と、前記複数のワード線と交差し、かつ前記半導体基板の主面に平行な第２方向に延在する複数のビット線との間に配置され、
前記半導体基板の主面に垂直な第３方向に沿ってそれぞれ連続的に形成された相変化記録膜、Ｓｉチャネル層およびゲート絶縁膜と、前記第３方向に沿って形成された複数のゲート電極とで構成される複数の記録セルを備え、
前記ゲート絶縁膜は、ＳｉＯ2からなる第１ゲート絶縁膜と、前記ＳｉＯ2以外の絶縁材料からなる第２ゲート絶縁膜との積層膜で構成され、
前記ゲート絶縁膜の全体の膜厚をｄdiel、前記第１ゲート絶縁膜の膜厚をｄSiO2、前記第２ゲート絶縁膜の熱伝導率をκとしたとき、
ｄSiO2＜４ｎｍであり、かつκ≧Ａｅｘｐ（ＢｄSiO2）
（但し、Ａ＝−９．３６×１０-3ｄdiel2＋５．７２×１０-1ｄdiel−１．０３×１０-1、Ｂ＝−２．０５×１０-1ｌｎ（ｄdiel）＋１．３３）
の関係を満たすことを特徴とする相変化メモリ。
【請求項４】
前記第２ゲート絶縁膜は、ＢＮ膜、Ａｌ2Ｏ3膜、ＡｌＮ膜、ＴｉＯ2膜、Ｓｉ3Ｎ4膜、ＺｎＯ膜からなる群より選択される一種以上の絶縁膜であることを特徴とする請求項３記載の相変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録膜の状態をアモルファスと結晶との間で可逆的に変化させることによってデジタルデータを記録する相変化メモリに関し、特に、三次元構造を有する相変化メモリに適用して有効な技術に関するものである。
【背景技術】
【０００２】
デジタル機器の普及や、インターネットなどのデジタルコンテンツの発達に伴い、デジタルデータを格納するストレージデバイスの重要性が増々高まっている。
【０００３】
ストレージデバイスに要求される性能は様々であるが、その中でも重要なのは、記録データの容量が大きいこと、一定量のデータを読み書きするのに要する時間を示すデータ転送レートが高いこと、および一定量のデータを記録するのに要する電力が低いことなどである。
【０００４】
デジタルストレージデバイスとして、近年注目されているのが、フラッシュメモリを中心とする半導体メモリを用いた固体デバイス（Solid State Device：ＳＳＤ）である。ＳＳＤは、ページデータ記録・読み出しが可能なため、データ転送レートが高いことが利点の一つであり、この利点により、パーソナルコンピュータなどの個人利用目的のＳＳＤが盛んに用いられるようになっている。
【０００５】
また、ＳＳＤは、高いデータ転送レートが求められる業務用ストレージデバイスとしても有望視されている。但し、現時点では１ビット当たりの値段（ビットコスト）が高いため、業務用ストレージシステムへの応用はまだあまり盛んではない。その理由の一つとして、半導体デバイスが多くの工程を経て作製されることが挙げられる。また、ＳＳＤを大容量化するには、１ビット当たりのセル面積を小さくする必要があるが、そのためにはコストのかかる微細加工技術が必要となる。
【０００６】
以上のことから、ＳＳＤのビットコストを低減するためには、１チップ当たりの製造コストの上昇を抑制しながら、１チップ当たりの記録容量を増やすことが要求される。
【０００７】
その一例が、特許文献１に記載された半導体デバイスの三次元化技術である。通常の三次元化技術では、半導体基板のＸＹ方向に沿って１層のデバイスを二次元的に作製し、それらを何らかの方法で積み上げて三次元化する。しかし、この方法では、１ビット当たりのセル面積を小さくできても、１ビット当たりの製造コストを低減することはできない。
【０００８】
これに対し、特許文献１の方法では、データを保持する記録領域と、記録領域に電流を導入するＳｉ（シリコン）チャネルとを半導体基板の縦方向（Ｚ方向）に沿って連続的に形成する。また、縦方向の記録領域を選択するためのＭＯＳトランジスタのゲート電極を縦方向に沿って複数形成する。さらに、このような構造を半導体基板のＸＹ方向に沿って２次元的に配置する。そして、ＸＹ方向に沿って配置された複数の構造の選択は、ＤＲＡＭなどと同様にビット線とワード線とで行う。このような構造によって記録領域が三次元的に選択され、三次元記録デバイスが実現される。
【０００９】
上記した特許文献１の三次元化技術によれば、半導体基板の縦方向（Ｚ方向）に沿った構造を一括のプロセスで作製でき、かつ縦方向に多数のビットを記録することでＸＹ方向の微細化が必要でなくなるため、１チップ当たりの製造コストの上昇を抑制しながら、１チップ当たりの記録容量を増やすことが可能となる。
【００１０】
近年、上述したフラッシュメモリの代替技術の一つとして、相変化メモリが提案されている。この相変化メモリは、既に製品化されている書き換え型光ディスクであるＤＶＤ−ＲＡＭやＤＶＤ−ＲＷなどの原理を半導体メモリに応用したものであり、カルコゲナイドのような相変化材料で構成される記録膜の状態をアモルファス相と結晶相とで可逆的に変化させることによって、デジタルデータを記録するものである。
【００１１】
相変化メモリの場合、アモルファス相と結晶相の可逆変化には、記録膜中に電流を流すことによって生ずるジュール熱が利用される。すなわち、記録膜を結晶相からアモルファス相へ変化させる場合は、高電流を流して記録膜を局所的に融解させる。このとき、電流の供給を止めた後の融解領域の冷却速度が十分に速ければ、原子がエネルギー最小の配列を形成する前に原子の運動エネルギーが小さくなるため、記録膜内の局所部分にアモルファス相が形成される。一方、記録膜をアモルファス相から結晶相に変化させる場合は、上記よりも小さな電流を流し、記録膜が結晶化する温度まで加熱する。また、データを読み出す際は、アモルファス相と結晶相の電気抵抗率の差を検出する。なお、相変化メモリの技術の詳細については、例えば非特許文献１に纏められている。
【００１２】
前述した特許文献１の三次元化技術を相変化メモリに応用した例が特許文献２に記載されている。この相変化メモリは、相変化材料からなる記録膜とＳｉチャネル層とが接触した構造になっており、ＭＯＳトランジスタのゲート電極に電圧を印加することによって、Ｓｉチャネル層内に局所的に反転層を形成し、記録膜内に局所的に電流を流すものである。
【００１３】
上記相変化メモリの構造を図２に記す。記録を行う選択ビット（記録ビット）の周辺は、ワード線（上部電極）２０、ビット線（下部電極）２１、中心部誘電体膜２２、相変化記録膜２３、界面層２４、Ｓｉチャネル層２５、選択用ＭＯＳトランジスタのゲート絶縁膜２６およびゲート電極２７からなる。ワード線２０およびビット線２１は、例えばＷ（タングステン）のような金属膜で構成され、ゲート電極２７は、例えばＳｉ（シリコン）膜で構成される。また、相変化記録膜２３は、例えばＧｅ２Ｓｂ２Ｔｅ５膜で構成され、中心部誘電体膜２２およびゲート絶縁膜２６は、例えばＳｉＯ２（酸化シリコン）膜で構成される。
【００１４】
図２に示すデバイスでは、相変化記録膜２３が縦方向に連続的に形成されているが、ゲート電極２７に印加する電圧に依存して記録ビットが決定されるため、相変化記録膜２３内の破線で示す領域（各ゲート電極２７の近傍の領域）で相変化が起こる。すなわち、この破線で記した部分が記録ビットとなる。
【００１５】
ここで、例えばＭＯＳトランジスタのゲート電極２７ａに電圧を印加し、Ｓｉチャネル層２５内の破線で示す領域の抵抗を界面層２４および相変化記録膜２３の抵抗よりも大きくしたとすると、電流は図中の矢印のようなパスを通過する。これにより、相変化記録膜２３の局所部分に選択的に電流を導入して反転層を形成することができるので、記録および読み出しを行うビットを選択することができる。
【００１６】
また、図２に示すデバイスでは、相変化記録膜２３とＳｉチャネル層２５との間に界面層２４が設けられている。その理由は、相変化記録膜２３を構成する元素とＳｉチャネル層２５を構成する元素の相互拡散を抑制するためと、相変化記録膜２３のデータ記録時の温度を一定に保つためである。
【００１７】
すなわち、Ｓｉチャネル層２５は、中心部誘電体膜２２よりも熱伝導率が高いため、相変化記録膜２３内の温度は、中心部誘電体膜２２に近い側よりもＳｉチャネル層２５に近い側で低くなり、Ｓｉチャネル層２５側の温度を高温にするためには、非常に大きな電力が必要となる。そこで、この問題を解決するために、相変化記録膜２３からＳｉチャネル層２５への過剰な熱拡散を抑制する界面層２４を設けている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００８−１６０００４号公報
【特許文献２】特開２０１０−１６５９８２号公報
【非特許文献】
【００１９】
【非特許文献１】Journal of Vacuum Science and Technology B28, pp223-262 (2010).
【発明の概要】
【発明が解決しようとする課題】
【００２０】
図２に示したような三次元構造を有する相変化メモリの課題の一つは、相変化記録膜が半導体基板の縦方向に連続的に形成されているため、記録ビットから発生する熱が非選択の隣接ビットに拡散し、隣接ビットのデータが消去される、いわゆる熱ディスターブが発生し易いことである。
【００２１】
すなわち、前述したように、Ｓｉチャネル層は熱伝導率が高いため、記録ビットで発生した熱がＳｉチャネル層に伝わると、Ｓｉチャネル層に沿って隣接ビットに拡散する。ここで、隣接ビットが結晶相であり、かつ記録ビットをアモルファス相にするために相変化記録膜を局所的に融解したとすると、記録ビットで発生した大きな熱が隣接ビットのデータを消去することが考えられる。
【００２２】
このことをコンピュータ・シミュレーションによって計算した。この計算では、図２に示したデバイスの中心部誘電体膜２２およびゲート絶縁膜２６をＳｉＯ２、相変化記録膜２３をＧｅ２Ｓｂ２Ｔｅ５、界面層２４をＳｉＳｂ、ワード線２０およびビット線２１をＷ、ゲート電極２７をＳｉからなるものとした。このデバイスに電圧パルスを印加し、ジュール熱によって生じる温度を計算した。電圧パルスは矩形であるとし、その長さを３０ｎｓとした。
【００２３】
ここで重要になるのは、図２に示した記録ビットの最低温度点Ａにおける温度と、隣接ビットの最高到達温度点Ｂにおける温度である。これらの温度をそれぞれＴrecmin、Ｔnbrmaxと記すことにすると、Ｔrecminは、少なくともＧｅ２Ｓｂ２Ｔｅ５（相変化記録膜２３）の融点である６３０℃である必要がある。
【００２４】
但し、Ｔrecminを６３０℃とすべく、相変化記録膜２３に電圧パルスを印加した場合、デバイスの製造バラツキなどによって十分に温度が上がらず、相変化記録膜２３が融解せずに結晶化してしまう領域が生ずる可能性がある。デバイスの製造バラツキは、その製造過程の精度に依存するが、一般的に５〜１０％の製造エラーが生ずることが考えられる。このことから、Ｔrecmin＝７００℃程度に設定することが望ましい。この条件でシミュレーションした結果、Ｔnbrmax＝１３０℃と算出された。
【００２５】
次に、この値がもたらす課題について述べる。ここでは、隣接ビットがアモルファスであり、記録ビットをアモルファス化する場合について述べる。この場合、記録ビットにデータを記録する際、隣接ビットが結晶化されないようにする必要がある。このことを考察するために、結晶化確率を理論的に検討する。
【００２６】
結晶化確率の時間依存性χ（ｔ）は、以下のように表される。
【００２７】
【数１】
0005758744.tif 000002
【００２８】
【数２】
0005758744.tif 000003
【００２９】
ここで、ｔは時間、χ（ｔ）は時間ｔ後の結晶化確率、ｎは結晶成長の次元に関する指数、νは周波数、Ｅａは活性化エネルギー、ｋＢはボルツマン定数、Ｔは温度である。式１ではｋを時間依存とし、式２ではｋを温度依存とした理由は、温度Ｔが時間依存であり、式１ではｋを時間で積分するからである。
【００３０】
上記の式のパラメータの値については、例えば“Journal of Applied Physics, 89, pp.3168-3176 (2001)”に詳しく報告されている。この文献によると、ここで考えている相変化記録膜（Ｇｅ２Ｓｂ２Ｔｅ５）では、Ｅａ＝２．０±０．２ｅＶ、ν＝（１．５±０．３）×１０２２ｓ−１、ｎ＝２．５である。また、他の文献では、例えばＥａ＝２．４ｅＶやＥａ＝２．９ｅＶなどの値が報告されている。Ｅａは結晶化確率に大きく関与し、Ｅａが低いほど結晶化しやすい傾向にある。ここでは、相変化記録膜の成膜条件に依存してＥａが低くなることも考慮し、複数の文献での最低値であるＥａ＝２．０ｅＶを採用する。
【００３１】
また、記録ビットのＺ方向の長さとゲート電極のＺ方向の長さをそれぞれ３０ｎｍとした。この値は、デバイスが目指す記録容量に依存し、かつ、この値が小さいほど、熱ディスターブが大きくなるが、３０ｎｍよりも小さくなると、ＭＯＳトランジスタがＳｉチャネル層中に反転層を形成することが困難になるため、最低値が３０ｎｍであると考えられる。
【００３２】
さらに、Ｓｉチャネル層とゲート電極との距離は１０ｎｍとした。両者の距離がこれよりも小さいと絶縁膜の絶縁能力が低くなり、これよりも大きいとゲート電極が形成する電場がＳｉチャネル層の間で広がり、Ｓｉチャネル層中に形成される反転層の長さが長くなってしまう。
【００３３】
上記の式を用い、Ｔrecmin＝７００℃とした場合にＴnbrmaxはどの程度にしなければならないかを考察する。ここで、図２のデバイスでは、Ｓｉチャネル層の熱伝導率が高く、電圧パルスが矩形の場合には、相変化記録膜内の温度が１ｎｓ以内で平衡に達するため、温度の上昇・下降時間を無視し、Ｔnbrmaxの温度変化を矩形と近似し、式１の積分はｋ×ｔｐｌｓ×Ｎｒｅｃとした。ｔｐｌｓは電圧パルス幅であり、ここでは３０ｎｓとした。Ｎｒｅｃは書き換え回数である。
【００３４】
この計算結果を図３に示す。図３では、Ｔｎｂｒｍａｘとχとの関係を様々なＮｒｅｃに対してプロットした。ここで、どの程度のχとＮｒｅｃとが要求されるかが問題となる。これらはデバイスの要求性能やシステムに強く依存するが、ここでは以下のように仮定する。
【００３５】
χに対しては、デジタルデータの誤り訂正のための方法であるリード・ソロモン符号を用いた場合の、誤り訂正前のエラー率として最大値として要求される１０−４と同じとし、χ≦１０−４とする。Ｎｒｅｃに対しては、個人ユース向けのデバイスであれば１０６回で十分であるが、業務用ＳＳＤ向けのデバイスであるならば、１０１２回が必要であると思われる。
【００３６】
上記のコンピュータ・シミュレーションの結果であるＴnbrmax＝１３０℃を図３の結果と併せて見てみると、Ｎｒｅｃ＝１０８〜１０１０回でχ＝１０−４に達する。この値は、業務用ＳＳＤ向けデバイスとしては不十分である。上記のように、１０１２回の書き換え回数を要求するならば、図３より、Ｔnbrmax≦８０℃が要求される。
【００３７】
本発明の目的は、三次元構造を有する相変化メモリの熱ディスターブを抑制する技術を提供することにある。
【００３８】
本発明の他の目的は、三次元構造を有する相変化メモリのビットコストの上昇を抑制しながら、１チップ当たりの記録容量を増やす技術を提供することにある。
【００３９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００４１】
上記の課題は、三次元構造を有する相変化メモリにおいて、選択用ＭＯＳトランジスタのゲート絶縁膜に、高い熱伝導率を有する材料を適用することによって解決される。
【００４２】
図１は、本発明の相変化メモリを示す要部断面図である。図に示すように、記録ビットの周辺は、ワード線（上部電極）１０、ビット線（下部電極）１１、中心部誘電体膜１２、相変化記録膜１３、界面層１４、Ｓｉチャネル層１５、周辺誘電体膜１８、選択ＭＯＳトランジスタのゲート絶縁膜１６およびゲート電極１７からなる。この相変化メモリのより詳細な構造および製造方法については、後述する。
【００４３】
ここで、ゲート絶縁膜１６の熱伝導率をκdiel、記録ビットの最低温度点における温度Ｔrecminを７００℃、Ｓｉチャネル層１５と選択ＭＯＳトランジスタのゲート電極１７との距離、すなわち実効的なゲート絶縁膜１６の厚さｄdielを１０ｎｍとした場合において、ゲート絶縁膜１６の熱伝導率κdielと隣接ビットの最高到達温度点温度Ｔnbrmaxとの関係についてのシミュレーション結果を図４に示す。
【００４４】
これによると、κdiel≧５でＴnbrmax≦８０℃となることが分かる。このことは、相変化記録膜１３で発生した熱がＳｉチャネル層１５に伝わるが、その熱がゲート絶縁膜１６を介して熱伝導率が高いゲート電極１７に伝達し、熱を十分に拡散することを考えれば、容易に理解できる。また、このメカニズムを考慮すれば、周辺誘電体膜１８の熱伝導率がＴnbrmaxの値に殆ど影響を及ぼさないことも理解できる。よって、周辺誘電体膜１８の材質は、ゲート絶縁膜１６と同じでもよいし、異なっていても構わない。さらに、ゲート電極１７の材質もＴnbrmaxの値に殆ど影響を及ぼさない。何故ならば、ゲート電極１７には、ＷやＳｉのような高熱伝導率を有する材料が用いられるため、ゲート電極１７に到達した熱は、十分に熱を拡散するからである。
【００４５】
上記のように、ゲート絶縁膜１６の熱伝導率は、５Ｗ／ｍ・Ｋ以上であることが要請されることが示されたが、特許文献１や特許文献２で採用されているゲート絶縁膜材料（ＳｉＯ２）の熱伝導率は１．５〜３Ｗ／ｍ・Ｋ程度であり、この要求を満たすには不十分である。この要求を満たす絶縁体としては、例えばＢＮ、Ａｌ２Ｏ３、ＡｌＮ、ＴｉＯ２、Ｓｉ３Ｎ４、ＺｎＯなどが考えられる。また、これらの材料の混合物でも構わない。何故ならば、誘電体の混合物の熱伝導率は、それぞれの材料の熱伝導率の中間の値を示すからである。また、誘電体の混合物の場合は、混合比を調整することで望ましい熱伝導率を得ることができる。
【００４６】
上記のシミュレーションでは、ゲート絶縁膜１６の厚さｄdielを１０ｎｍとしたが、この値はゲート絶縁膜１６の絶縁性によって決定されるべきであり、デバイスの設計に依存する。よって、このｄdielの値をパラメータとしてゲート絶縁膜１６の熱伝導率κdielを決定すべきである。
【００４７】
ゲート絶縁膜１６の厚さｄdielと、ゲート絶縁膜１６に必要とされる最小の熱伝導率κdielminとの関係のシミュレーション結果を図５に示す。ここで各々のｄdielに対するシミュレーション結果に対するフィッティング曲線も示した。このフィッティング曲線は、最小二乗法を用いて、
【００４８】
【数３】
0005758744.tif 000004
【００４９】
と算出された。
【００５０】
ここで、（式３）のようにκdielminが二次式でフィッティングされる理由を定性的に述べる。まず、簡単に１次元熱伝導を考える。通常、熱源が点であり、熱源以外の領域の初期温度がゼロであり、熱が等方的に拡散する場合、時間ｔ後の距離ｘにおける温度Ｔ（ｘ，ｔ）は、
【００５１】
【数４】
0005758744.tif 000005
【００５２】
と表すことができる。
【００５３】
このことは、例えば“Journal of Applied Physics, Vol.66, pp.1530-1543 (1989)”などに詳しく述べられている。
【００５４】
また、三次元（ｘ，ｙ，ｚ）への熱伝導の場合には、（式４）のｘ２をｘ２＋ｙ２＋ｚ２に代えればよい。ここで、Ｄは熱伝導率を含む定数であり、一般に熱拡散率と呼ばれる量であるが、近似的に熱伝導率に比例すると考えてよい。本発明で考えているケースでは、Ｓｉチャネル層方向に拡散する熱とゲート電極方向に拡散する熱とに分けられ、なるべく多くの熱をゲート電極方向に拡散することが望ましい。すなわち、ゲート電極の温度Ｔ（ｘ，ｔ）をある程度以上の値にすることが求められる。この値をＣとすると、上記（式４）を解いて、
【００５５】
【数５】
0005758744.tif 000006
【００５６】
が必要とされる。
【００５７】
この式（５）から、Ｌｎ（ＤＣ）がほぼ一定の範囲ならば、ｄdielとＤすなわちκdielminはほぼ比例するが、対数の項があるために比例関係からの偏差が生ずる。この偏差の分を二次式で補正することにより、ｄdielとκdielminとの関係のフィッティングが可能となる。なお、（式３）において、二次の係数が小さいのは、偏差が僅かであることに起因する。
【００５８】
実際のＭＯＳトランジスタでは、ゲート絶縁膜の膜厚が薄いと絶縁効果が小さくなり、リークが生ずる問題が発生する。そのため、ｈｉｇｈ−ｋ材料などの適用が試みられているが、通常、ゲート絶縁膜の膜厚は５ｎｍ以上である。すなわち、（式３）および図５から、熱伝導率が２．５Ｗ／ｍ・Ｋ以上の絶縁膜材料が要求される。
【００５９】
これを満たす絶縁膜材料を表１に示した。従来技術で用いているゲート絶縁膜材料（ＳｉＯ２）の熱伝導率は典型的に約１．４Ｗ／ｍ・Ｋであり、本発明の要請を満たさないが、表中の他の材料は本発明の要請を満たしている。
【００６０】
【表１】
0005758744.tif 000007
【００６１】
なお、誘電体の中で最も高い熱伝導率を示すものとしてよく知られているのはＡｌＮであるが、ＡｌＮは酸素と混合し易く、そのことによるフォノン散乱によって熱伝導率が低減することが知られている。この問題は、ＡｌＮにＹ２Ｏ３を数％混合することによって解決できることが、例えば“Journal of American Ceramic Society, 80, pp.1421-1435 (1997)”に記載されている。
【００６２】
また、実際のデバイスを作製する際には、積層膜の接着性が課題の一つとなる。従来技術におけるＳｉチャネル層とゲート絶縁膜（ＳｉＯ２）との接着性は良好であることが知られているが、表１に記したような酸化シリコンの代替材料を用いた場合、作製条件などに依っては接着性や元素の相互拡散が課題となる。特に、Ｓｉチャネル層やその近傍は高温になるため、これらの課題が深刻となる場合がある。このことは、Ｓｉチャネル層と表１の代替材料との間にＳｉＯ２の薄膜を設けることによって解決できる。
【００６３】
すなわち、ＳｉＯ２と他の代替材料は、同じ誘電体であることから、接着性が良好であり、かつＳｉＯ２が安定した材料であるため、元素の相互拡散も抑制される。但し、上述したように、ＳｉＯ２の熱伝導率は低いため、ＳｉＯ２の薄膜を設けることにより、ゲート電極への熱伝導が抑制される。
【００６４】
ここで、ＳｉＯ２の膜厚ｄSiO2、ＳｉＯ２を含めたゲート絶縁膜の膜厚ｄdiel、および酸化シリコンの代替材料の熱伝導率の必要最小値κdielminの関係のシミュレーション結果を図６に示す。ここで、ｄSiO2＝０ｎｍの場合は、図５および（式３）に示した場合と同じである。図６の破線は、図５の場合と同様、フィッティングした結果である。ここで、フィッティングに用いた関数は、下記の（式６）、（式７）および（式８）である。
【００６５】
【数６】
0005758744.tif 000008
【００６６】
【数７】
0005758744.tif 000009
【００６７】
【数８】
0005758744.tif 000010
【００６８】
ここでは、（式６）のように、ｄSiO2に対して指数関数を用いた。その理由は、ＳｉＯ２の熱伝導率が低いため、ｄSiO2が増大した場合、代替材料の熱伝導率を非常に大きくしないと十分に熱を拡散することができないことに起因する。また、ｄSiO2≧４ｎｍでは、本発明の要請を満たすκdielminを２００Ｗ／ｍ・Ｋ以下の範囲で求めることができなかった。よって、ｄSiO2＜４ｎｍが要請される。
【００６９】
上記の説明では、Ｚ方向の隣接セルへの熱ディスターブに注目した。しかし、上記の構成では、ゲート電極に熱を拡散させるため、ゲート電極を通じてＸＹ方向の隣接セルへ熱が伝わることによる熱ディスターブが懸念される。しかし、シミュレーション結果では、ゲート電極の一端から１０ｎｍの距離の間に、殆ど温度が室温に近くなることが確認された。よって、ゲート電極へ熱を拡散させても、ＸＹ方向の隣接セルへの熱ディスターブは問題にならないことが示された。
【００７０】
この結果は、以下のように解釈される。図１に示したデバイス構造では、相変化記録膜１３、界面層１４、Ｓｉチャネル層１５の厚さが薄く、その膜厚は数ｎｍから１０ｎｍの間に設定される。一方、ゲート電極１７の厚さは最小３０ｎｍであり、そのＸＹ方向の長さは３０ｎｍ以上である。すなわち、相変化記録膜１３の発熱部分の体積に比べてゲート電極１７の体積が十分に大きく、従ってゲート電極１７の熱容量が十分に大きいために、熱エネルギーの密度を低減することができる。このことにより、ゲート電極１７内での温度を十分に低減することが可能となる。
【発明の効果】
【００７１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００７２】
大容量デジタルデータ記録を可能とする３次元構造の相変化メモリにおいて、隣接ビットのデータ書き換えによってデータが消去される熱ディスターブの課題を解決することができる。
【００７３】
すなわち、選択用ＭＯＳトランジスタのゲート絶縁膜の膜厚と熱伝導率を調整することにより、Ｓｉチャネル層に沿って伝導する熱を効率良く拡散することができ、隣接ビットにおいて１０１２回のデータ書き換えを行った場合でもデータ消去を十分に抑制することが可能となる。
【図面の簡単な説明】
【００７４】
【図１】本発明の相変化メモリを示す要部断面図である。
【図２】従来の相変化メモリを示す要部断面図である。
【図３】記録ビットにおいてアモルファスマークを記録する際の隣接ビットにおける最高温度Ｔnbrmax、結晶化確率χおよび書き換え回数の関係に関するシミュレーション結果を示すグラフである。
【図４】ゲート絶縁膜の膜厚が１０ｎｍである場合の、ゲート絶縁膜の熱伝導率κと隣接ビットの最高温度Ｔnbrmaxとの関係に関するシミュレーション結果を示すグラフである。
【図５】ゲート絶縁膜の厚さｄdielとゲート絶縁膜に要請される必要最小熱伝導率κdielminとの関係に関するシミュレーション結果を示すグラフである。
【図６】Ｓｉチャネル層に隣接するＳｉＯ２膜の膜厚ｄSiO2、ゲート絶縁膜の厚さｄdiel、およびゲート絶縁膜の必要最小熱伝導率κdielminの関係に関するシミュレーション結果を示すグラフである。
【図７】本発明の一実施の形態である相変化メモリの製造方法を示す要部断面図である。
【図８】図７に続く相変化メモリの製造方法を示す要部断面図である。
【図９】図７に続く相変化メモリの製造方法を示す要部平面図である。
【図１０】図８に続く相変化メモリの製造方法を示す要部断面図である。
【図１１】図９に続く相変化メモリの製造方法を示す要部平面図である。
【図１２】図１０に続く相変化メモリの製造方法を示す要部断面図である。
【図１３】図１２に続く相変化メモリの製造方法を示す要部断面図である。
【図１４】図１２に続く相変化メモリの製造方法を示す要部平面図である。
【図１５】図１３に続く相変化メモリの製造方法を示す要部断面図である。
【図１６】図１５に続く相変化メモリの製造方法を示す要部断面図である。
【図１７】図１６に続く相変化メモリの製造方法を示す要部断面図である。
【図１８】図１７に続く相変化メモリの製造方法を示す要部断面図である。
【図１９】図１７に続く相変化メモリの製造方法を示す要部平面図である。
【図２０】（ａ）、（ｂ）は、本発明の一実施の形態で製造した相変化メモリの電極配置の説明図である。
【図２１】記録ビットにＲｅｓｅｔパルスを連続的に投入し、隣接ビットの抵抗値を測定した結果をしめすグラフである。
【図２２】単一セルでの繰り返し書き換え後に隣接セルの抵抗変化を測定した結果を示すグラフである。
【図２３】単一セルでの繰り返し書き換え後に隣接セルの抵抗変化を測定した結果を示すグラフである。
【図２４】単一セルでの繰り返し書き換え後に隣接セルの抵抗変化を測定した結果を示すグラフである。
【図２５】単一セルでの繰り返し書き換え後に隣接セルの抵抗変化を測定した結果を示すグラフである。
【発明を実施するための形態】
【００７５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合がある。
【００７６】
（実施の形態１）
最初に、図１に示した相変化メモリの製造方法について説明する。まず、図７に示すように、単結晶シリコンからなる半導体基板１００の主面上にスパッタリング法で膜厚５０ｎｍのＷ膜１０１ａを堆積し、続いて図８に示すように、フォトレジスト膜１０２をマスクにした反応性イオンエッチング（ＲＩＥ）でＷ膜１０１ａをパターニングすることにより、下部電極となるビット線１０１を形成した。ここでは、ＡｒＦレーザを光源とした液浸リソグラフィー装置を用い、図９に示すようなライン・アンド・スペースパターンを有するビット線１０１を形成した。また、ここでは、ライン・アンド・スペースパターンの繰り返し周期を９０ｎｍとしたが、後述する理由から、ビット線１０１のライン幅を６５ｎｍとし、スペース幅を２５ｎｍとした。
【００７７】
次に、フォトレジスト膜１０２を除去した後、図１０および図１１に示すように、半導体基板１００上に化学気相成長（ＣＶＤ）法でＳｉＯ２膜１０３を堆積し、続いて化学的機械研磨（ＣＭＰ）法でＳｉＯ２膜１０３を平坦化することにより、ビット線１０１のスペース領域にＳｉＯ２膜１０３を残した。
【００７８】
次に、図１２に示すように、半導体基板１００上にゲート電極１０４と、ゲート電極１０４に隣接する周辺誘電体膜１０５とを形成した。ここでは、ゲート電極材料として膜厚３０ｎｍのＷ膜、誘電体として膜厚３０ｎｍのＡｌ２Ｏ３膜を用い、Ｗ膜とＡｌ２Ｏ３膜とをスパッタリング法で交互に４周期積層した。４層のゲート電極１０４は、横方向の長さが互いに異なるよう、スパッタリング時にマスクを使用した。ゲート電極１０４は、ビット線１０１と略直交する方向に延在するように配置される。
【００７９】
次に、図１３および図１４に示すように、フォトレジスト膜１０６をマスクにした反応性イオンエッチングでゲート電極１０４と周辺誘電体膜１０５とをパターニングし、最上層の周辺誘電体膜１０５からビット線１０１に達するスルーホール１０７を形成した。
【００８０】
次に、フォトレジスト膜１０６を除去した後、図１５に示すように、スルーホール１０７の内部にＳｉＯ２からなる中心部誘電体膜１０９、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化記録膜１１０、ＳｉＳｂからなる界面層１１１、Ｓｉチャネル層１１２およびＡｌ２Ｏ３からなるゲート絶縁膜１１３を埋め込んだ。
【００８１】
スルーホール１０７の内部にこれらの膜を埋め込むには、例えば化学気相成長法を用いて周辺誘電体膜１０５上に膜厚１０ｎｍのＡｌ２Ｏ３膜、膜厚４ｎｍのＳｉ膜、膜厚４ｎｍのＳｉＳｂ膜、膜厚４ｎｍのＧｅ２Ｓｂ２Ｔｅ５膜および膜厚８ｎｍのＳｉＯ２膜１０３をこの順に堆積した後、周辺誘電体膜１０５上に残ったこれらの膜を化学的機械研磨法で研磨・除去する。界面層１１１を構成するＳｉＳｂ膜および相変化記録膜１１０を構成するＧｅ２Ｓｂ２Ｔｅ５膜の初期状態は、結晶である。
【００８２】
次に、図１６に示すように、フォトレジスト膜（図示せず）をマスクにして周辺誘電体膜１０５をドライエッチングし、４層のゲート電極１０４のそれぞれの上部にビアホール１１４を形成した。
【００８３】
次に、図１７に示すように、ビアホール１１４の内部にＳｉからなるゲート配線１１５を埋め込む。ビアホール１１４の内部にゲート配線１１５を埋め込むには、例えば化学気相成長法を用いて周辺誘電体膜１０５上にＳｉ膜を堆積した後、周辺誘電体膜１０５上に残ったＳｉ膜を化学的機械研磨法で研磨・除去する。
【００８４】
次に、図１８および図１９に示すように、周辺誘電体膜１０５上にＷからなるワード線（上部電極）１１６を形成する。ワード線１１６を形成するには、例えば周辺誘電体膜１０５上にスパッタリング法で膜厚５０ｎｍのＷ膜を堆積し、続いてフォトレジスト膜（図示せず）をマスクにした反応性イオンエッチングでＷ膜をパターニングする。
【００８５】
ワード線１１６は、ビット線１０１と略直交する方向に延在し、ゲート電極１０４と略同一方向に延在するように配置される。そして、ワード線１１６とビット線１０１との交点のいずれかに電圧を印加することにより、図１に示した記録ビットを三次元的に選択することができる。
【００８６】
ここで、図１８、図１９に示すビット線１０１、ワード線１１６およびゲート配線１１５のそれぞれに図２０に示すような電極番号（Ｘ１〜Ｘ５、Ｙ１〜Ｙ４、Ｚ１〜Ｚ４）を付けた。以下、記録ビットの位置をこれらの電極番号を組み合わせた座標で示す。
【００８７】
本実施の形態の相変化メモリにおいて、まず、ビット（Ｘ２、Ｙ２、Ｚ３）の状態を調べ、記録を行った。ここでは、このビットを隣接ビットと呼ぶことにする。
【００８８】
次に、電極Ｘ２に０．１Ｖ、電極Ｙ２に０Ｖ、電極Ｚ３に３ＶのＤＣ電圧をそれぞれ印加し、電流値を測定したところ、約３．２μＡであった。すなわち、抵抗値は約３．２ｋΩであり、記録膜の状態は結晶であると思われる。
【００８９】
次に、上記記録ビットにマークを記録した。電極Ｚ３にＤＣ電圧３Ｖ、電極Ｘ２に５Ｖ、電極Ｙ２に０Ｖの電圧パルスをそれぞれ３０ｎｓの時間幅で投入すると、抵抗値は約５ＭΩとなった。このことから、上記記録ビットはアモルファス状態に変化したと思われる。この電圧パルス条件を、以下ではＲｅｓｅｔパルスと呼ぶことにする。すなわち、ここではアモルファス状態をＲｅｓｅｔ状態と定義する。
【００９０】
さらに、電極Ｚ３にＤＣ電圧３Ｖ、電極Ｘ２に３Ｖ、電極Ｙ２にそれぞれ０Ｖの電圧パルスを１００ｎｓの時間幅で投入すると、このビットの抵抗値は約５ｋΩに変化したので、このビットにおいて、結晶とアモルファスの間で可逆的に変化することを確認した。この電圧パルス条件を、以下ではＳｅｔパルスと呼ぶ。すなわち、ここでは結晶状態をＳｅｔ状態と定義する。この状態に再びＲｅｓｅｔパルスを投入し、抵抗値が約５ＭΩになったことを確認した。
【００９１】
次に、上記隣接ビットのＺ方向に隣接しているビット（Ｘ２、Ｙ２、Ｚ２）の状態を調べた。以下、このビットを記録ビットと呼ぶことにする。
【００９２】
上記と同じ手順で調べたところ、このビットは結晶状態であることが分かった。次に、このビットにＲｅｓｅｔパルスを１回投入し、隣接ビットの抵抗を調べたところ、元と同じく、約５ＭΩであった。その後、さらに記録ビットにＲｅｓｅｔパルスを連続的に投入し、隣接ビットの抵抗値を測定した結果を図２１に示す。比較のために、従来技術である、ゲート絶縁膜としてＳｉＯ２膜を用いたデバイスも作製し、比較測定を行った。
【００９３】
この結果から、従来技術のデバイスでは１０１０回のパルス投入で、部分的に結晶化していると思われる抵抗値の減少が見られるが、本発明のデバイスでは１０１４回のパルス投入でも抵抗値の変化が見られず、熱ディスターブが抑制されていることが分かった。
【００９４】
また、従来技術のデバイスと本発明のデバイスの両方の隣接ビットに再びＲｅｓｅｔパルスを投入したところ、約５ＭΩとなり、Ｓｅｔパルスを投入したところ、約３ｋΩとなったことから、隣接ビット（Ｘ２、Ｙ２、Ｚ３）に不具合がないことを確認した。
【００９５】
さらに、記録ビット（Ｘ２、Ｙ２、Ｚ２）にＳｅｔパルスを投入したところ、やはり３．５ｋΩとなったことから、記録ビットにも不具合がないことを確認した。ただし、記録ビットに１０１６回のＲｅｓｅｔパルスを投入すると、記録ビットの抵抗値が１００ＭΩ以上となり、その後、Ｒｅｓｅｔパルス電圧を上昇しても全く抵抗値が変化しなくなったことから、何らかの理由で記録ビットが破壊されたと思われる。
【００９６】
上記と同じ実験を、ゲート絶縁膜をＴｉＯ２、Ａｌ２Ｏ３、ＢＮ、Ｓｉ３Ｎ４、ＡｌＮで構成した各デバイスについて行ったところ、図２１の結果と同様、１０１４回以下のパルス回数での隣接ビットの抵抗値の有意な変化は見られなかった。
【００９７】
（実施の形態２）
本実施の形態では、図１に示すデバイスのゲート絶縁膜１６を２層の絶縁膜で構成し、Ｓｉチャネル層１５に隣接する層をＳｉＯ２膜、それよりもゲート電極１７に近い側を別の絶縁膜で構成した例を説明する。
【００９８】
ここでは、上記ＳｉＯ２膜の膜厚を１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍとした。また、このＳｉＯ２膜に隣接する別の絶縁膜をＴｉＯ２、Ａｌ２Ｏ３、ＢＮ、Ｓｉ３Ｎ４、ＡｌＮとし、それぞれの絶縁膜の膜厚を２ｎｍ、４ｎｍ、６ｎｍ、８ｎｍ、１０ｎｍとした。界面層および相変化記録膜は、実施の形態１と同様、それぞれＳｉＳｂ膜、Ｇｅ２Ｓｂ２Ｔｅ５膜で構成した。さらに、これらの薄膜を埋め込むスルーホール１０７（図１３および図１４参照）の直径を３２ｎｍとした。
【００９９】
上記のサンプルを用いて実施の形態１と同じ実験を行い、単一セルでの繰り返し書き換え後に隣接セルの抵抗変化を測定した。
【０１００】
隣接セルで抵抗が有意に低減する書き換え回数（最高書き換え回数）を図２２〜図２５に示す。図２２〜図２５は、ＳｉＯ２膜の膜厚を１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍとしたサンプルの測定結果である。また、棒グラフの種類の２ｎｍ〜１０ｎｍの値は、絶縁膜のうち、ＳｉＯ２膜以外の絶縁膜の膜厚を示している。すなわち、例えば、図２３のＴＩＯ２が４ｎｍである場合のグラフは、ＳｉＯ２膜が２ｎｍ、ＴｉＯ２膜が４ｎｍであり、ゲート絶縁膜の合計膜厚が６ｎｍであることを意味している。
【０１０１】
なお、この実験では、１０１６回以上の書き換え実験は行わなかった。１０１６回の書き換えが可能ならば、ストレージデバイスとしてもメモリとしても十分な仕様であると判断したからである。
【０１０２】
また、図２２〜図２５において、グラフが記されていない箇所は、隣接セルで１回書き換えたとき、当該セルの抵抗値が変化してしまった場合か、或いは当該セルや隣接セルにビットを記録できなかった場合である。例えば、ＳｉＯ２膜の膜厚が１ｎｍである図２２において、ＳｉＯ２膜以外の絶縁膜の膜厚が２ｎｍである場合は、ビットを記録することができなかったため、グラフが記されていない。この原因は、ゲート絶縁膜の膜厚が薄すぎることによって、ゲート電極からのリーク電流が発生したことが原因であると思われる。
【０１０３】
この実験結果から、ＳｉＯ２以外の絶縁材料の熱伝導率が表１に記載した値であるとすると、前述の（式６）、（式７）および（式８）を満たしていることが分かる。図２２〜図２５において、値が記されていない欄は、セルの抵抗値を変化させることができなかったことを示している。セルの抵抗値を変化させることができなかったサンプルは、全てゲート絶縁膜の膜厚が薄いサンプルであることから、この原因は、ゲート絶縁膜の絶縁性が低く、ゲート電極に印加した電圧によってリーク電流が発生したためであると推測される。
【０１０４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０５】
本発明は、三次元構造を有する相変化メモリに利用することができる。
【符号の説明】
【０１０６】
１０  ワード線（上部電極）
１１  ビット線（下部電極）
１２  中心部誘電体膜
１３  相変化記録膜
１４  界面層
１５  Ｓｉチャネル層
１６  ゲート絶縁膜
１７  ゲート電極
１８  周辺誘電体膜
２０  ワード線（上部電極）
２１  ビット線下部電極）
２２  中心部誘電体膜
２３  相変化記録膜
２４  界面層
２５  Ｓｉチャネル層
２６  ゲート絶縁膜
２７、２７ａ  ゲート電極
１００  半導体基板
１０１  ビット線（下部電極）
１０１ａ  Ｗ膜
１０２  フォトレジスト膜
１０３  ＳｉＯ２膜
１０４  ゲート電極
１０５  周辺誘電体膜
１０６  フォトレジスト膜
１０７  スルーホール
１０９  中心部誘電体膜
１１０  相変化記録膜
１１１  界面層
１１２  Ｓｉチャネル層
１１３  ゲート絶縁膜
１１４  ビアホール
１１５  ゲート配線
１１６  ワード線（上部電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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