(57)【特許請求の範囲】
【請求項１】
不揮発性記憶装置であって、
半導体ダイオード選択素子と、
メモリ状態を維持するように構成された半導体スイッチング素子と、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも１つの伝導層と、
前記半導体ダイオード選択素子と物理的に直接接触するＣ４９相結晶化テンプレート層と、を備え、
前記半導体ダイオード選択素子を前記Ｃ４９相結晶化テンプレート層と直接接触させて結晶化し、前記Ｃ４９相結晶化テンプレート層が結晶化を促進し、
前記半導体ダイオード選択素子、前記少なくとも１つの伝導層および前記半導体スイッチング素子を直列に配列して、不揮発性メモリセルを構成し、
前記不揮発性メモリセルと電気接触する第１の電極および第２の電極をさらに備え、
使用時に、前記不揮発性メモリセルの半導体スイッチング素子は、印加された電気パルスに応答して第１の抵抗率状態から第１の抵抗率状態とは異なる第２の抵抗率状態に切り替わり、
前記半導体ダイオード選択素子は、印加された電気パルスに応答しては第１の抵抗率状態から第２の抵抗率状態に切り替わらない不揮発性記憶装置。
【請求項２】
請求項１記載の不揮発性記憶装置において、
前記少なくとも１つの伝導層は、窒化チタン層を含む不揮発性記憶装置。
【請求項３】
請求項１記載の不揮発性記憶装置において、
前記半導体スイッチング素子は、抵抗器を含む不揮発性記憶装置。
【請求項４】
請求項３記載の不揮発性記憶装置において、
前記半導体スイッチング素子は、アモルファス、多結晶質、または組み合わせアモルファスおよび多結晶質第ＩＶ族半導体抵抗器を含み、
前記半導体ダイオード選択素子は、結晶化された多結晶質第ＩＶ族半導体ダイオードを含み、
前記少なくとも１つの伝導層は、前記半導体ダイオード選択素子および前記半導体スイッチング素子の両方と接触する不揮発性記憶装置。
【請求項５】
請求項４記載の不揮発性記憶装置において、
前記Ｃ４９相結晶化テンプレート層は、シリサイドを含む不揮発性記憶装置。
【請求項６】
請求項１記載の不揮発性記憶装置において、
前記半導体スイッチング素子および前記半導体ダイオード選択素子を前記第１の電極と前記第２の電極との間で支柱に配列する不揮発性記憶装置。
【請求項７】
請求項１記載の不揮発性記憶装置において、
前記半導体ダイオード選択素子は印加された電気パルスに応答しては変化しない低抵抗率状態に形成され、前記半導体スイッチング素子は印加された電気パルスに応答して変化する高抵抗率状態に形成される不揮発性記憶装置。
【請求項８】
請求項７記載の不揮発性記憶装置において、
第２の電気パルスの印加によって、前記半導体スイッチング素子を第２の抵抗率状態から第１の抵抗率状態に切り替えるようになっている不揮発性記憶装置。
【請求項９】
不揮発性記憶装置であって、
半導体ダイオード選択素子と、
メモリ状態を維持するように構成された半導体スイッチング素子と、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも１つの伝導層と、
前記半導体ダイオード選択素子と電気接触する第１の電極と、
前記半導体スイッチング素子と電気接触する第２の電極と、
前記半導体ダイオード選択素子と物理的に直接接触するＣ４９相結晶化テンプレート層と、を備え、
前記半導体ダイオード選択素子を前記Ｃ４９相結晶化テンプレート層と直接接触させて結晶化し、前記Ｃ４９相結晶化テンプレート層が結晶化を促進し、
前記半導体スイッチング素子、前記少なくとも１つの伝導層および前記半導体ダイオード選択素子を前記第１の電極と前記第２の電極との間で支柱に直列で配列し、
使用時に、前記半導体スイッチング素子は、印加された電気パルスに応答して第１の抵抗率状態から第１の抵抗率状態とは異なる第２の抵抗率状態に切り替わり、
前記半導体ダイオード選択素子は、印加された電気パルスに応答しては第１の抵抗率状態から第２の抵抗率状態に切り替わらない不揮発性記憶装置。
【請求項１０】
請求項９記載の不揮発性記憶装置において、
前記不揮発性記憶装置は、モノリシックな３次元不揮発性記憶装置を含み、
前記半導体スイッチング素子は、アモルファス、多結晶質、または組み合わせアモルファスおよび多結晶質第ＩＶ族半導体抵抗器を含み、
前記半導体ダイオード選択素子は、結晶化された多結晶質第ＩＶ族半導体ダイオードを含み、
前記少なくとも１つの伝導層は、前記半導体ダイオード選択素子および前記半導体スイッチング素子と接触し、
前記Ｃ４９相結晶化テンプレート層は、シリサイドを含む不揮発性記憶装置。
【請求項１１】
不揮発性記憶装置であって、
半導体ダイオード選択素子と、
メモリ状態を維持するように構成された半導体スイッチング素子と、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも１つの伝導層と、
前記半導体ダイオード選択素子と物理的に直接接触するＣ４９相結晶化テンプレート層と、
前記半導体スイッチング素子を第１の抵抗率状態から第１の抵抗率状態とは異なる第２の抵抗率状態に切り替え、また第２の抵抗率状態から第１の抵抗率状態に切り替える手段と、を備え、
前記半導体ダイオード選択素子を前記Ｃ４９相結晶化テンプレート層と直接接触させて結晶化し、前記Ｃ４９相結晶化テンプレート層が結晶化を促進し、
前記半導体ダイオード選択素子は、印加された電気パルスに応答しては第１の抵抗率状態から第２の抵抗率状態に切り替わらない不揮発性記憶装置。
【請求項１２】
請求項１１記載の不揮発性記憶装置において、
前記半導体ダイオード選択素子は印加された電気パルスに応答しては変化しない低抵抗率状態に形成され、前記半導体スイッチング素子は印加された電気パルスに応答して変化する高抵抗率状態に形成される不揮発性記憶装置。
【請求項１３】
請求項１１記載の不揮発性記憶装置において、
前記切り替える手段は、前記半導体スイッチング素子に電気パルスを印加するようになっているドライバ回路を備える不揮発性記憶装置。
【請求項１４】
請求項１１記載の不揮発性記憶装置において、
前記半導体スイッチング素子は、抵抗器を含む不揮発性記憶装置。
【請求項１５】
不揮発性記憶装置を作る方法であって、
半導体ダイオード選択素子を形成するステップと、
前記半導体ダイオード選択素子と物理的に直接接触し、結晶化を促進するＣ４９相結晶化テンプレート層を形成するステップと、
前記半導体ダイオード選択素子を結晶化するステップと、
メモリ状態を維持するように構成された半導体スイッチング素子を形成するステップと、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも１つの伝導層を形成するステップと、
を含み、
前記半導体ダイオード選択素子、前記少なくとも１つの伝導層および前記半導体スイッチング素子を直列に配列して、不揮発性メモリセルを構成し、
第１の電極および第２の電極が前記不揮発性メモリセルと電気接触するように、前記第１の電極および前記第２の電極を形成するステップをさらに含み、
使用時に、前記メモリセルの半導体スイッチング素子は、印加された電気パルスに応答して第１の抵抗率状態から第１の抵抗率状態とは異なる第２の抵抗率状態に切り替わり、
前記半導体ダイオード選択素子は、印加された電気パルスに応答しては第１の抵抗率状態から第２の抵抗率状態に切り替わらない方法。
【請求項１６】
請求項１５記載の方法において、
前記少なくとも１つの伝導層は、窒化チタン層を含む方法。
【請求項１７】
請求項１５記載の方法において、
前記半導体スイッチング素子は、抵抗器を含む方法。
【請求項１８】
請求項１７記載の方法において、
前記半導体スイッチング素子は、アモルファス、多結晶質または組み合わせアモルファスおよび多結晶質第ＩＶ族半導体抵抗器を含み、
前記半導体ダイオード選択素子は、結晶化された多結晶質第ＩＶ族半導体ダイオードを含み、
前記少なくとも１つの伝導層は、前記半導体ダイオード選択素子および前記半導体スイッチング素子と接触する方法。
【請求項１９】
請求項１８記載の方法において、
前記結晶化するステップの後で前記半導体ダイオード選択素子が前記半導体スイッチング素子より低い抵抗率を有するように、前記半導体スイッチング素子を前記Ｃ４９相結晶化テンプレートとは接触させない方法。
【請求項２０】
請求項１９記載の方法において、
前記半導体スイッチング素子、前記少なくとも１つの伝導層および前記半導体ダイオード選択素子をパターニングして、前記第１の電極と前記第２の電極との間に位置する垂直の支柱とするステップをさらに含む方法。
【請求項２１】
請求項１５記載の方法において、
第２の電気パルスの印加によって、前記半導体スイッチング素子を第２の抵抗率状態から第１の抵抗率状態に切り替えるようになっている方法。
【請求項２２】
不揮発性記憶装置を作る方法であって、
半導体ダイオード選択素子を形成するステップと、
前記半導体ダイオード選択素子と物理的に直接接触し、結晶化を促進するＣ４９相結晶化テンプレート層を形成するステップと、
メモリ状態を維持するように構成された半導体スイッチング素子を形成するステップと、
前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも１つの伝導層を形成するステップと、
前記半導体ダイオード選択素子と電気接触する第１の電極を形成するステップと、
前記半導体スイッチング素子と電気接触する第２の電極を形成するステップと、を含み、
前記半導体スイッチング素子、前記少なくとも１つの伝導層および前記半導体ダイオード選択素子を前記第１の電極と前記第２の電極との間で支柱に直列で配列し、
前記半導体スイッチング素子は、アモルファス、多結晶質または組み合わせアモルファスおよび多結晶質第ＩＶ族半導体抵抗器を含み、
前記半導体ダイオード選択素子は、結晶化された多結晶質第ＩＶ族半導体ダイオードを含み、
前記少なくとも１つの伝導層は、前記半導体ダイオード選択素子および前記半導体スイッチング素子と接触し、
前記Ｃ４９相結晶化テンプレート層は、前記半導体ダイオード選択素子と直接接触するシリサイドを含む不揮発性記憶装置を作る方法であり、
基板の上に前記第１の電極を形成するステップと、
前記第１の電極上に前記半導体ダイオード選択素子を形成するステップと、
前記半導体ダイオード選択素子上にチタンまたはコバルトの第１の伝導層を形成するステップと、
前記第１の伝導層上に窒化チタンの第２の伝導層を形成するステップと、
前記半導体スイッチング素子を形成するステップと、
前記半導体ダイオード選択素子、前記第１の伝導層、前記第２の伝導層および前記半導体スイッチング素子をパターニングして支柱とするステップと、
前記第１の伝導層を前記半導体ダイオード選択素子と反応させることによりチタンまたはコバルトシリサイドのＣ４９相結晶化テンプレート層を形成するために前記不揮発性記憶装置をアニーリングするステップと、
前記半導体ダイオード選択素子が前記半導体スイッチング素子より低い抵抗率を有するように、前記Ｃ４９相結晶化テンプレート層と接触する前記半導体ダイオード選択素子を結晶化するステップと、
前記半導体スイッチング素子上に前記第２の電極を形成するステップと、
を含む方法。
【請求項２３】
不揮発性記憶装置を操作する方法であって、
半導体ダイオード選択素子と、半導体スイッチング素子と、前記半導体ダイオード選択素子と前記半導体スイッチング素子との間に位置する少なくとも１つの伝導層と、前記半導体ダイオード選択素子と物理的に直接接触するが、前記半導体スイッチング素子とは接触せず、Ｃ４９相を含み、結晶化を促進する結晶化テンプレート層とを備える不揮発性メモリセルを設けるステップと、
まず前記半導体スイッチング素子を第１の抵抗率状態から第１の抵抗率状態とは異なる第２の抵抗率状態に切り替える第１のステップと、
次に前記半導体スイッチング素子を第２の抵抗率状態から第１の抵抗率状態に切り替える第２のステップと、
を含み、
前記切り替える第１のステップおよび第２のステップは、前記半導体ダイオード選択素子および前記半導体スイッチング素子に第１の電気パルスおよび第２の電気パルスをそれぞれ印加するステップを含み、
前記半導体ダイオード選択素子は、印加された第１および第２の電気パルスに応答しては第１の抵抗率状態から第２の抵抗率状態に切り替わらない方法。
【請求項２４】
請求項２３記載の方法において、
前記半導体ダイオード選択素子は、印加された第１および第２の電気パルスに応答しては変化しない低抵抗率状態に形成され、
前記半導体スイッチング素子は、印加された第１および第２の電気パルスに応答して変化する高抵抗率状態に形成され、
前記第１および第２の電気パルスは、互いに異なる大きさの順方向バイアス電気パルスを含む方法。
【請求項２５】
請求項２３記載の方法において、
前記半導体スイッチング素子は、抵抗器を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置と、その装置を作る方法とに関する。
【０００２】
関連特許出願との相互参照
本願は、その全体が本願明細書において参照により援用されている、２００７年６月２９日に出願された米国特許出願第１１／８１９，８９５号（特許文献１）および第１１／８１９，９８９号（特許文献２）の利益を主張する。
【背景技術】
【０００３】
不揮発性メモリアレイは、装置への電力がオフに転換された時にもそのデータを維持する。１度だけプログラム可能なアレイでは、各メモリセルは初期の未プログラム状態に形成され、プログラム済み状態に転換され得る。この変化は永久的であって、そのようなセルは消去可能ではない。他のタイプのメモリでは、メモリセルは消去可能であって、多数回の再書き込みが可能である。
【０００４】
セルは、各セルが達成し得るデータ状態の数に関しても様々である。データ状態は、所与の印加電圧下でセルを通って流れる電流あるいはセル内のトランジスタのしきい値電圧などの、セルの検出され得る何らかの特性を変更することによって記憶される。データ状態は、データ「０」またはデータ「１」などの、セルの明確な値である。
【０００５】
消去可能なセルあるいは多状態セルを達成するための幾つかの解決策は複雑である。例えば、フローティングゲートメモリセルおよびＳＯＮＯＳメモリセルは電荷を蓄積することによって動作し、その蓄積された電荷の存在、不存在あるいは量がトランジスタのしきい値電圧を変化させる。これらのメモリセルは、最新の集積回路において競争力をつけるために必要とされる非常に小さな寸法では製造も動作も相対的にしづらい３端子装置である。
【０００６】
他のメモリセルは、カルコゲニドのような、割合に珍しい材料の抵抗率を変化させることにより動作する。カルコゲニドは、融通が利かず、また、大抵の半導体製造設備において難題を引き起こす可能性がある。
【０００７】
小さなサイズに容易に寸法変更される構造で在来の半導体材料を用いて形成される消去可能なメモリセルあるいは多状態のメモリセルを有する不揮発性メモリアレイによって相当な利益がもたらされる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願第１１／８１９，８９５号
【特許文献２】米国特許出願第１１／８１９，９８９号
【特許文献３】米国特許出願第１１／１４８，５３０号
【特許文献４】米国特許出願第１０／９５４，５１０号
【特許文献５】米国特許出願第１１／２３７，１６７号
【特許文献６】米国特許出願第１１／４９６，９８６号
【特許文献７】米国特許出願第１１／６９３，８４５号
【特許文献８】米国特許出願第１０／８８３，４１７号
【特許文献９】米国特許出願第１０／７２８，４３６号
【特許文献１０】米国特許出願第１０／８１５，３１２号
【特許文献１１】米国特許第６，９５２，０３０号
【特許文献１２】米国特許第５，９１５，１６７号
【特許文献１３】米国特許第６，０３４，８８２号
【特許文献１４】米国特許第６，５２５，９５３号
【特許文献１５】米国特許第６，４２０，２１５号
【特許文献１６】米国特許出願第１０／０９５，９６２号
【特許文献１７】米国特許出願第１０／１８５，５０７号
【特許文献１８】米国特許出願第１０／４４０，８８２号
【特許文献１９】米国特許出願第１０／７２８，４５１号
【特許文献２０】米国特許出願第１１／４４４，９３６号
【発明の概要】
【０００９】
本発明の一実施形態は、半導体ダイオード選択素子と、メモリ状態を維持するように構成された半導体スイッチング素子とを備える不揮発性記憶装置を提供する。
【００１０】
本発明の他の１つの実施形態は不揮発性記憶装置を提供し、この装置は、半導体ダイオード選択素子と、メモリ状態を維持するように構成された半導体スイッチング素子と、半導体ダイオード選択素子と半導体スイッチング素子との間に位置する少なくとも１つの伝導層と、半導体ダイオード選択素子と電気接触する第１の電極と、半導体スイッチング素子と電気接触する第２の電極とを備える。半導体スイッチング素子、少なくとも１つの伝導層および半導体ダイオード選択素子を第１の電極と第２の電極との間で支柱に直列で配列する。
【００１１】
本発明の他の１つの実施形態は不揮発性記憶装置を提供し、この装置は、半導体ダイオード選択素子と、メモリ状態を維持するように構成された半導体スイッチング素子と、半導体ダイオード選択素子と半導体スイッチング素子との間に位置する少なくとも１つの伝導層と、半導体スイッチング素子を第１の抵抗率状態から第１の抵抗率状態とは異なる第２の抵抗率状態に切り替え、また第２の抵抗率状態から第１の抵抗率状態に切り替える手段とを備える。
【００１２】
本願明細書に記載された本発明の態様および実施形態の各々は、単独で、あるいは互いに組み合わされて使用され得る。好ましい態様および実施形態を添付の図面を参照しながら以下に説明する。
【図面の簡単な説明】
【００１３】
【図１】メモリアレイにおいてメモリセル同士の間の電気的絶縁の必要性を示す回路図である。
【図２】本発明の好ましい実施形態に従って形成されたメモリセルの透視図である。
【図３】図２のメモリセルを含むメモリレベルの一部分の透視図である。
【図４ａ】本発明の実施形態に従って形成されるメモリレベルの形成の段階を例示する横断面図である。
【図４ｂ】本発明の実施形態に従って形成されるメモリレベルの形成の段階を例示する横断面図である。
【図４ｃ】本発明の実施形態に従って形成されるメモリレベルの形成の段階を例示する横断面図である。
【図４ｄ】本発明の実施形態に従って形成されるメモリレベルの形成の段階を例示する横断面図である。
【図５ａ】本発明の実施形態に従う代わりのダイオード構成を例示する略横断面図である。
【図５ｂ】本発明の実施形態に従う代わりのダイオード構成を例示する略横断面図である。
【図５ｃ】本発明の実施形態に従う代わりのダイオード構成を例示する略横断面図である。
【図５ｄ】本発明の実施形態に従う代わりのダイオード構成を例示する略横断面図である。
【図６】本発明の好ましい実施形態に従って形成されたメモリセルの透視図である。
【発明を実施するための形態】
【００１４】
電気パルスを印加することによって、ドープされた多結晶シリコン、すなわち『ポリシリコン』から形成された抵抗器の抵抗がトリムされ、それを安定した抵抗状態のいずれかに調整することができるということが知られている。そのようなトリム可能な抵抗器が集積回路において素子として用いられている。
【００１５】
しかし、トリム可能なポリシリコン抵抗器は、不揮発性メモリセルにおいてデータ状態を記憶するために従来は使用されていない。ポリシリコン抵抗器のメモリアレイを作ることは難題を引き起こす。大きなクロスポイントアレイにおいて抵抗器がメモリセルとして使用されるならば、選択されたセルに電圧が印加された時、アレイの全体にわたって半選択されたセルおよび選択されていないセルを通る望ましくないリークが生じる。例えば、図１に向かって、選択されたセルＳをセット、リセット、または検知するためにビット線Ｂとワード線Ａとの間に電圧が印加されたと仮定する。電流は、選択されたセルＳを通って流れるべく意図される。しかし、ある程度のリーク電流が、例えば、選択されていないセルＵ１、Ｕ２、およびＵ３を通ってビット線Ｂとワード線Ａとの間の代わりの経路を流れることができる。多数のそのような代わりの経路が存在し得る。
【００１６】
本発明の一実施形態では、リーク電流は、各メモリセルをダイオードおよび抵抗器を備える２端子装置として形成することによって、大幅に減少させられる。ダイオードは非線形Ｉ−Ｖ特性を有し、ターンオン電圧より下では非常に僅かな電流を、ターンオン電圧より上では大幅に大きな電流を可能にする。一般的に、ダイオードは、１方向には他方向によりも容易に電流を通す一方向バルブとしても作用する。従って、ターンオン電圧より上では選択されたセルだけが順方向電流にさらされることを保証するバイアス方式が選択される限りは、意図されていない経路（図１のＵ１−Ｕ２−Ｕ３回りこみなど）に沿うリーク電流は大幅に低減される。
【００１７】
本発明の実施形態では、適切な電気パルスを印加することによって、半導体材料、例えばダイオード選択素子およびスイッチング素子として機能する半導体抵抗器から形成されたメモリ素子が、２つ以上の安定した抵抗率状態を達成することができる。スイッチング素子は直列に、しかし好ましくはダイオード選択素子から減結合されて置かれる。好ましくは、スイッチング素子は、スイッチング素子と選択素子との間に置かれた金属（Ｔｉ、Ｗなど）層、金属シリサイド層または窒化チタン層などの１つ以上の伝導層によって選択素子から減結合される。スイッチング素子、選択素子および伝導減結合層は直列に配置されて不揮発性メモリセルを形成する。スイッチング素子は、好ましくは、アモルファス、多結晶、または組み合わせアモルファスおよび多結晶第ＩＶ族半導体抵抗器を含む。しかし、高抵抗率ダイオードなどの、他のスイッチング素子も使用され得る。選択素子は、好ましくは、結晶化した低抵抗率多結晶第ＩＶ族半導体ダイオードを含む。
【００１８】
半導体抵抗器材料を、初期の第１の抵抗率状態から異なる抵抗率状態に転換することができ、その後、適切な電気パルスの印加時に第１の抵抗率状態に戻すことができる。例えば、その第１の状態は、第２の状態より高い抵抗率状態であり得る。あるいは、第２の状態は第１の抵抗率状態より低い状態であり得る。メモリセルは、２つ以上のデータ状態を有することができ、１度だけプログラム可能または再書込み可能であることができる。
【００１９】
前述したように、メモリセルにおいて導体同士の間にダイオードを含むことは、非常に密度の高いクロスポイントメモリアレイにおいてそれを形成することを可能にする。本発明の好ましい実施形態では、多結晶および／またはアモルファスの半導体記憶素子が、減結合された直列のダイオードおよび抵抗器から形成される。
【００２０】
図２は、本発明の好ましい実施形態に従って形成されたメモリセル２を示す。底部導体１２は、伝導性材料、例えばタングステンから形成されて第１の方向に伸びる。障壁層および粘着層が底部導体１２に含まれ得る。メモリセル２は多結晶半導体ダイオード４を包含する。ダイオード４は、好ましくは、底部の強くドープされたｎ形領域と、意図的にはドープされない真性領域と、頂部の強くドープされたｐ形領域とを有するけれども、このダイオードの向きは逆にされてもよい。このようなダイオードは、その向きに関わらず、Ｐ−Ｉ−Ｎダイオードと称される。メモリセルは、１つ以上の伝導性「減結合器」層６および、アモルファスおよび／または多結晶質の半導体抵抗器８も包含する。セル２のエレメントの順序は逆にされてもよく、抵抗器８をセルの底部に置くことができ、ダイオード４をセルの頂部に置くことができる。さらに、セル２を、基板に関して垂直に置く代わりに水平に置くことができる。頂部導体１６を、底部導体１２と同じように同じ材料から形成することができて、第１の方向とは異なる第２の方向に伸びる。多結晶半導体ダイオード４は、底部導体１２と頂部導体１６との間に垂直に配置される。多結晶半導体ダイオード４は、好ましくは、低抵抗率状態に形成される。抵抗器８は、好ましくは、必ずしもそうでなくてもよいが、高抵抗率状態に形成される。メモリセルを、適切な基板より上に、例えば単結晶シリコンウェハより上に形成することができる。図３は、クロスポイントアレイに形成されたこのような装置のメモリレベルの一部分を示し、ここでセル２は底部導体１２と頂部導体１６との間に配置されている。図２および３に示されているように、ダイオードと抵抗器とは好ましくは実質的に円柱形状を有する。非常に密度の高いモノリシックな３次元メモリアレイを形成するために基板の上に複数のメモリレベルが積み重ねられる。
【００２１】
好ましくは、メモリセル２はトランジスタまたはキャパシタなどの追加の能動素子を全く含まない。しかし、所望ならば、メモリセル２は、ヒューズ、アンチヒューズ、電荷蓄積材料、あるいは相変化材料などのオプションの受動素子を包含することができる。メモリセルは、後述するように、ダイオードと抵抗器とを囲む絶縁材料と、他のオプションの層とをも包含することができる。
【００２２】
この検討において、意図的にはドープされない半導体材料の領域は真性領域として記述される。しかし、真性領域が実際には低濃度のｐ形またはｎ形ドーパントを含み得ることを当業者ならば理解するはずである。ドーパントは、隣接する領域から真性領域の中に拡散することがあり、あるいは前の堆積からの汚染に起因して堆積中に堆積チャンバ内に存在することがある。堆積させられた真性半導体材料（シリコンなど）が、それをあたかも僅かにｎ形にドープされているかのように振る舞わせる欠陥を含むことがあるということがさらに理解されるはずである。シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、あるいは他の何らかの半導体材料を記述するための「真性」という用語の使用は、この領域がなんらのドーパントをも含まないこと、またそのような領域が完全に電気的に中性であることを意味するべく意図されてはいない。
【００２３】
メモリセルは、再書込み可能なメモリセルなどの、読み書きメモリセルを含む。抵抗器８は、以下でより詳しく説明するように印加されたバイアス（すなわち、パルス）に応答して第１の抵抗率状態から第１の抵抗率状態とは異なる第２の抵抗率状態に切り替わることによって、メモリセルの読み書き素子として作用する。
【００２４】
この検討では、より高い抵抗率の未プログラム状態からより低い抵抗率のプログラム済み状態への遷移は、『セット』遷移と称され、『セット電流』、『セット電圧』、または『セットパルス』によって影響され、その逆の、より低い抵抗率のプログラム済み状態からより高い抵抗率の未プログラム状態への遷移は、『リセット』遷移と称され、『リセット電流』、『リセット電圧』、または『リセットパルス』によって影響される。より高い抵抗率の未プログラム状態は「１」メモリ状態に対応し、より低い抵抗率のプログラム済み状態は「０」メモリ状態に対応する。
【００２５】
ドープされた多結晶質または微結晶質の半導体材料、例えばシリコンの抵抗率は、適切な電気パルスを印加することによって安定状態間で変化させられ得る。一般的に、抵抗器の半導体材料を所与の抵抗率状態からより低い抵抗率状態に切り替えるのに充分な、順方向バイアスがダイオードにかかっている状態で印加されるセットパルスは、対応するリセットパルス（これは同じ半導体材料をより低い抵抗率状態からより高い抵抗率状態に切り替える）より低い電圧振幅を有すると共にリセットパルスより長いパルス幅を有する。
【００２６】
適切な電圧を選択することによって、抵抗器を構成する半導体材料のセットまたはリセットは、ダイオードの抵抗率状態をも切り替えることなしに達成され得る。好ましくは、電流は、抵抗器８のセット遷移およびリセット遷移の両方のために、ダイオード４を通って順方向に流れる（すなわち、順方向バイアスが印加される）。メモリセル２をプログラムし、また読み出すためにスイッチング素子８に１つまたは複数の電気パルスを印加するために、電極１２，１６に接続されている１つ以上の在来のドライバ回路が使用される。
【００２７】
従って、使用時には、メモリセル２のスイッチング素子８は、印加された電気パルスに応答して第１の抵抗率状態からその第１の抵抗率状態とは異なる第２の抵抗率状態に切り替わる。所望ならば、第２の電気パルスの印加は、スイッチング素子８を第２の抵抗率状態から逆に第１の抵抗率状態に、および／または、第１および第２の抵抗率状態とは異なる第３の抵抗率状態に切り替えることができる。しかし、ダイオード選択素子４は、第１の印加された電気パルスに応答しては第１の抵抗率状態から第２の抵抗率状態に切り替わらない。例えば、ダイオード選択素子４を印加された電気パルスに応答しては変化しない低抵抗率状態に形成することができ、スイッチング素子８を印加された電気パルスに応答して変化する高抵抗率状態に形成することができる。
【００２８】
後により詳しく説明するように、メモリセルは、ダイオード４と物理的に接触する、Ｃ４９相を有する、チタンシリサイド、チタンゲルマニドまたはチタンシリサイド−ゲルマニド層などの金属シリサイド層を含む。このシリサイド層は、ダイオードが低抵抗率状態に製造されるように半導体ダイオード４のための結晶化テンプレートとして作用する。１つの特定の理論に束縛されたくはないが、ダイオードの低い抵抗率は、結晶化テンプレートと接触して結晶化させられた多結晶質半導体材料の大きな粒径の結果であると思われる。例えばシリサイドテンプレートと接触しての結晶化などによって低抵抗率状態に形成されたダイオードは、ダイオードに順方向バイアスをかけることに応答しては高抵抗率状態に切り替わらないと思われる。対照的に、抵抗器８は、好ましくはシリサイドテンプレートと接触して形成されなくて、割合に高い抵抗率状態に形成される。従って、抵抗器８は、ダイオードと、直列に配列された抵抗器とに順方向バイアスをかけることによってより低い抵抗率状態に切り替わる。
【００２９】
ともに本発明の譲受人により所有され、本願明細書において参照により援用されている、２００６年６月８日に出願されたHernerらの「Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material 」という米国特許出願第１１／１４８，５３０号（特許文献３）、および２００４年９月２９日に出願されたHernerの「Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide 」という米国特許出願第１０／９５４，５１０号（特許文献４）には、適切なシリサイドに隣接するポリシリコンの結晶化はポリシリコンの特性に影響を及ぼすと記述されている。コバルトシリサイドおよびチタンシリサイドなどの一定の金属シリサイドは、シリコンのものに非常に近い格子構造を有する。アモルファスまたは単結晶シリコンがこれらのシリサイドのうちの１つと接触して結晶化させられる時、シリサイドの結晶格子は、結晶化中にシリコンにテンプレートを提供する。結果としてのポリシリコンは、非常に規則正しく、欠陥が割合に少ない。この高品位ポリシリコンは、導電率向上ドーパントでドープされた時、形成時に割合に導電性が高い。
【００３０】
スイッチングパルスの印加後、例えば１．５〜２ボルトのより小さな読み出しパルスが印加され、読み出し電圧でダイオードおよび抵抗器を通って流れる『読み出し電流』と呼ばれる電流が測定される。その後のパルスにおいてスイッチングパルスの電圧が高められると、所与の読み出し電圧でのその後の読み出し電流が変化する。従って、本発明の実施形態のメモリセルの別々のデータ状態は抵抗器を構成する多結晶質または微結晶質半導体材料の抵抗率状態に対応し、それらは、読み出し電圧が印加されている時に（頂部導体１６と底部導体１２との間の）メモリセルを通る電流を検出することによって識別される。好ましくは、状態間の差が容易に検出可能であるように、任意の１つの別個のデータ状態において流れる読み出し電流と、任意の異なる別個のデータ状態において流れる読み出し電流との間にも少なくとも２倍の違いがある。メモリセルを通る読み出し電流は、より低い抵抗率の抵抗器セット状態において、より高い抵抗率の抵抗器リセット状態においてよりも多い。メモリセルを、１度だけプログラム可能なセルまたは再書込み可能なメモリセルとして使用することができて、２，３，４，またはそれ以上の別々のデータ状態を有することができる。セルは、そのデータ状態のうちの任意のデータ状態から、そのデータ状態のうちの任意の他のデータ状態に、任意の順序で、転換され得る。メモリセルに書き込み、メモリセルから読み出し、また消去することの例が、その全体が本願明細書において参照により援用されている、２００５年９月２８日に出願された米国特許出願第１１／２３７，１６７号（特許文献５）の一部継続出願である２００６年７月３１日に出願された米国特許出願第１１／４９６，９８６号（特許文献６）と、２００７年３月３０日に出願された米国特許出願第１１／６９３，８４５号（特許文献７）とに記載されている。
【００３１】
ここまでのこの検討では、抵抗器の半導体材料を一つの抵抗率状態から異なる抵抗率状態に切り替え、これによりメモリセルを２つの別々のデータ状態間で切り替えるために適切な電気パルスを印加することを記載した。実際問題として、これらのセットおよびリセットのステップは反復プロセスであり得る。記載されたように、隣接するデータ状態における読み出し中の電流間の差は好ましくは少なくとも２倍であり、多くの実施形態において、各データ状態のために３倍、５倍、１０倍、あるいはそれ以上離された電流範囲を確立することがおそらく選ばれる。しかし、ある場合には、電気パルスの印加後、読み出し電流は所望の範囲内にはないかもしれない。すなわち、抵抗器の半導体材料の抵抗率状態が意図されたものより高いかあるいは低いかもしれない。メモリセルを所望のデータ状態に切り替えるために電気パルスが印加された後、メモリセルは、その所望のデータ状態が達せられたか否かを判定するために読み出され得る。所望のデータ状態が達せられていなければ、追加のパルスが印加される。その追加の１つまたは複数のパルスは、最初のパルスよりも高いかまたは低い大きさ（電圧または電流）、あるいは長いかまたは短いパルス幅を有し得る。その追加のセットパルスの後に、セルは再び読み出され、その後、読み出し電流が所望の範囲内に納まるまでセットパルスまたはリセットパルスが適宜印加される。ダイオードおよび抵抗器を含むメモリセルなどの２端子装置において、セットまたはリセットを確かめるために読み出して必要ならば調整をするのが有利であり得る。
【００３２】
メモリセルを製造する代表的な方法
単一メモリレベルの製造が詳しく記載される。付加的なメモリレベルを積み重ねることができ、それぞれ、その下の１つの上にモノリシック的に形成される。この実施形態では、多結晶質および／またはアモルファスの半導体抵抗器が切り替わり可能な記憶素子として役立ち、ダイオードが選択素子として役立つ。
【００３３】
図４ａを参照すると、メモリの形成は基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−カーボンなどのＩＶ−ＩＶ化合物、ＩＩＩ−Ｖ化合物、ＩＩ−ＶＩＩ化合物などの、当該技術分野で知られている任意の半電導性基板、そのような基板上のエピタキシャル層、あるいは他の任意の半電導性または非半電導性の材料であり得る。基板は、その中に製造された集積回路を含み得る。
絶縁層１０２が基板１００上に形成される。絶縁層１０２は、酸化ケイ素、窒化ケイ素、高絶縁膜(high-dielectric film)、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または他の任意の適切な絶縁材料であり得る。
【００３４】
第１の導体２００（すなわち、図２に示されている下側電極１２）が基板および絶縁体の上に形成される。伝導層１０６が絶縁層１０２に粘着するのを助けるために、粘着層１０４が絶縁層１０２と伝導層１０６との間に含まれ得る。上にある伝導層がタングステンであれば、窒化チタンが粘着層１０４として好ましい。
堆積させられるべき次の層は伝導層１０６である。伝導層１０６は、タングステン、あるいは、タンタル、チタン、銅、コバルト、またはそれらの合金を含む他の材料などの、当該技術分野において知られている任意の伝導性材料を含むことができる。
【００３５】
導体レールを形成する全ての層が堆積させられたならば、図４ａにおいて横断面で示されている実質的に平行で実質的に同一平面上にある導体２００を形成するために、層は任意の適切なマスキングおよびエッチングプロセスを用いてパターニングされエッチングされる。一実施形態では、フォトレジストが堆積させられ、フォトリソグラフィによってパターニングされ、この層がエッチングされ、その後にフォトレジストは標準的な処理技術を用いて除去される。導体２００は、その代わりにダマシン法によって形成され得る。
次に、誘電体材料１０８が導体レール２００の上および間に堆積させられる。誘電体材料１０８は、酸化ケイ素、窒化ケイ素、またはオキシ窒化ケイ素などの任意の公知の電気絶縁材料であり得る。１つの好ましい実施形態では、二酸化ケイ素が誘電体材料１０８として用いられる。
【００３６】
最後に、導体レール２００の上の余分な誘電体材料１０８が除去され、誘電体材料１０８により分離された導体レール２００の頂部を露出させ、実質的に平坦な表面１０９を残す。その結果としての構造が図４ａに示されている。平坦な表面１０９を形成するための誘電体過剰充填のこの除去は、例えば化学的機械的平坦化（ＣＭＰ）またはエッチバックなどの、当該技術分野において知られている任意のプロセスにより実行され得る。有利に使用され得るエッチバック手法が、本願明細書において参照により援用されている、２００４年６月３０日に出願されたRaghuramらの「Nonselective Unpatterned Etchback to Expose Buried Patterned Features 」という米国特許出願第１０／８８３，４１７号（特許文献８）に記載されている。この段階では、複数の実質的に平行な第１の導体が基板１００より上の第１の高さに形成されている。
【００３７】
次に、図４ｂを参照すると、完成した導体レール２００より上に垂直な支柱が形成される。（スペースを節約するために基板１００は図４ｂには示されていないが、その存在は想定されている。）好ましくは、障壁層１１０が導体レールの平坦化後に第１の層として堆積させられる。窒化タングステン、窒化タンタル、窒化チタン、またはこれらの材料の組み合わせを含む任意の適切な材料が障壁層に使用され得る。１つの好ましい実施形態では、窒化チタンが障壁層として使用される。障壁層が窒化チタンである場合には、それは前述された粘着層と同じ仕方で堆積させられ得る。
【００３８】
パターニングされて支柱とされる次の半導体材料が堆積させられる。その半導体材料はシリコン、ゲルマニウム、シリコン−ゲルマニウム合金、または他の適切な半導体、または半導体合金であり得る。簡単のために、本願明細書では半導体材料をシリコンと称するけれども、熟練している実務家が代わりにこれらの他の適切な材料のうちのいずれをも選択し得ることが理解されるはずである。好ましくは、半導体材料は、割合に高度に抵抗性のアモルファスまたは多結晶質の（これは微結晶質を含む）状態に堆積させられる。
【００３９】
好ましい実施形態では、支柱は半導体接合ダイオードを含む。『接合ダイオード』という用語は、本願明細書において、２つの端子電極を有し、一方の電極においてはｐ形で他方の電極においてはｎ形である半導体材料から作られた、非オーム伝導の特性を有する半導体装置を指すために使用される。この例は、例えばツェナーダイオードなどの、接触しているｐ形半導体材料およびｎ形半導体材料を有するＰ−ＮダイオードおよびＮ−Ｐダイオードと、真性（ドープされていない）半導体材料がｐ形半導体材料とｎ形半導体材料との間に挟まれるＰ−Ｉ−Ｎダイオードとを含む。
【００４０】
底部の強くドープされた領域１１２は、当該技術分野において知られている任意の堆積およびドーピング方法によって形成され得る。シリコンは、堆積させられ、その後にドープされ得るけれども、好ましくは、シリコン堆積中に例えば燐などのｎ形ドーパント原子を提供するドナーガスを流すことによってその場で(in situ) ドープされる。強くドープされた領域１１２は好ましくは約１０および約８０ｎｍの間の厚さである。
真性層１１４は、当該技術分野において知られている任意の方法により形成され得る。層１１４は、シリコン、ゲルマニウム、あるいはシリコンまたはゲルマニウムの任意の合金であることができて、約１１０および約３３０ｎｍの間の、好ましくは約２００ｎｍの厚さを有する。
【００４１】
図４ｂに戻ると、堆積させられたばかりの半導体層１１４および１１２は、下にある障壁層１１０と共に、支柱３００を形成するためにパターニングされエッチングされ得る。各支柱３００が導体２００の上に形成されるように、支柱３００は下の導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。ある程度の位置ずれは黙許され得る。以下でより詳しく記載するように、支柱３００のパターニングステップおよびエッチングステップは、装置製造プロセスにおいてもっと先まで遅延されてもよい。
【００４２】
支柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成され得る。例えば、フォトレジストが堆積させられ、標準的なフォトリソグラフィ技術を用いてパターニングされ、そしてエッチングされることができ、その後にフォトレジストは除去される。代わりに、他の何らかの材料、例えば二酸化ケイ素のハードマスクが、底面反射防止コーティング（ＢＡＲＣ）を頂部に伴って半導体層スタックの上に形成され、その後にパターニングされエッチングされることができる。同様に、誘電体反射防止コーティング（ＤＡＲＣ）がハードマスクとして使用され得る。
【００４３】
ともに本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenの「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」という米国特許出願第１０／７２８，４３６号（特許文献９）あるいは２００４年４月１日に出願されたChenの「Photomask Features with Chromeless Nonprinting Phase Shifting Window」という米国特許出願第１０／８１５，３１２号（特許文献１０）に記載されているフォトリソグラフィ技術は、本発明の実施形態に従うメモリアレイの形成に用いられる任意のフォトリソグラフィステップを実行するために有利に使用され得る。
【００４４】
支柱３００のピッチおよび幅は、希望通りに変えられ得る。１つの好ましい実施形態では、支柱のピッチ（１つの支柱の中心から次の支柱の中心までの距離）は約３００ｎｍであり、支柱の幅は約１００および約１５０ｎｍの間で変わる。他の１つの好ましい実施形態では、支柱のピッチは約２６０ｎｍであり、支柱の幅は約９０および１３０ｎｍの間で変わる。一般的に、支柱は、好ましくは、２５０ｎｍ以下の直径を有する円形またはほぼ円形の横断面を伴って実質的に円柱形の形状を有する。「実質的に円柱形の」素子は、ほぼ円形の横断面、より具体的には、周囲のどの部分も、横断面領域の図心を通って測られた最長寸法の５０％より長い長さにわたって真っ直ぐな縁になっていない横断面を有する素子である。明らかに、真っ直ぐな縁は分子レベルまで「真っ直ぐ」ではないであろうし、また微細な凹凸を有し得る。関連するものは、本願明細書において参照により援用されている米国特許第６，９５２，０３０号（特許文献１１）に記載されているように、丸みの程度である。
【００４５】
誘電体材料１０８は、半導体の支柱３００の上および間に堆積させられ、それらの間のギャップを埋める。誘電体材料１０８は、酸化ケイ素、窒化ケイ素、あるいはオキシ窒化ケイ素などの、任意の公知電気絶縁材料であり得る。１つの好ましい実施形態では、二酸化ケイ素が絶縁材料として使用される。
【００４６】
次に支柱３００の上の誘電体材料が除去され、誘電体材料１０８により分離されている支柱３００の頂部を露出させ、実質的に平坦な表面を残す。誘電体過剰充填のこの除去は、ＣＭＰまたはエッチバックなどの、当該技術分野において知られている任意のプロセスによって実行され得る。絶縁層１０８は、それが支柱３００の半導体領域を囲むように、平坦化される。ＣＭＰまたはエッチバックの後、イオン注入が実行され、強くドープされたｐ形頂部領域１１６を形成する。ｐ形ドーパントは、好ましくはホウ素またはＢＦ2 である。この注入ステップは、図４ｂに示されているようにダイオード１１１の形成を完了させる（同じダイオードが図２では番号「４」を付されている）。代わりに、領域１１６は、層１１４の中に注入されるよりはむしろ支柱のパターニングステップの前に層１１４の上に１つの層として堆積させられ得る。図４ｂに示されている、結果として得られた構造は、図５ａにも概略的に示されている。
【００４７】
図５ｂ〜５ｄは、ダイオード構造の他の置換を示す。図５ａおよび５ｂのダイオードでは、底部領域１１２はＮ＋（強くドープされたｎ形シリコン）であり、頂部領域１１６はＰ＋である。図５ｃおよび５ｄのダイオードでは、底部領域１１２はＰ＋であり、頂部領域１１６はＮ＋である。図５ａおよび５ｃでは、中央領域１１４はＮ−であり、図５ｂおよび５ｄでは、中央領域１１４はＰ−である。中央領域は、意図的に軽くドープされることができ、あるいはそれは真性であることができ、あるいは意図的にはドープされない。ドープされない領域は決して完全に電気的に中性ではなく、常に、それをあたかも僅かにｎ形にドープされているかあるいはｐ形にドープされているかのように振る舞わせる欠陥または汚染物を有する。そのようなダイオードはＰ−Ｉ−Ｎダイオードと見なされ得る。従って、Ｐ＋／Ｎ−／Ｎ＋、Ｐ＋／Ｐ−／Ｎ＋、Ｎ＋／Ｎ−／Ｐ＋またはＮ＋／Ｐ−／Ｐ＋ダイオードが形成され得る。
【００４８】
図４ｃを参照すると、次にオプションの絶縁性酸化物、窒化物、または酸窒化物層１１８が、強くドープされた領域１１６の上に形成され得る。以下に記載するように、層１１８はチタンシリサイド層１２４（ただし、一般的には他の金属シリサイド層ではない）の形成中に還元される。代わりに、層１１８は省略されてもよい。例えば、強くドープされた領域１１６の頂部のシリコンを約６００〜約８５０℃で約２０秒間〜約２分間にわたって酸化させることによって、オプションの二酸化ケイ素層１１８が成長させられて、約１および約５ｎｍの間の二酸化ケイ素を形成する。好ましくは、酸化物層１１８はウェハを酸素含有雰囲気中で約１分間にわたって約８００度にさらすことによって形成される。層１１８は、代わりに、堆積させられ得る。
【００４９】
次に、シリサイド形成金属の層１２０が堆積させられる。この目的のために使用されるべき好ましいシリサイド形成金属はチタンまたはコバルトを含む。この例は、層１２０のためのチタンの使用を記述するけれども、他の材料が使用され得ることが理解されるはずである。
【００５０】
チタン層１２０は任意の適切な厚さ、例えば約１および約２０ｎｍの間、好ましくは約１０および約１５ｎｍの間、最も好ましくは約１０ｎｍに堆積させられる。チタン層１２０の酸化を防止するために、窒化チタン層１２２が好ましくは約３０ｎｍの厚さに堆積させられる。層１２０および１２２は、任意の在来方法により、例えばスパッタリングにより、堆積させられ得る。
【００５１】
例えば窒素中で、約６００および約８００℃の間で約１０秒間から約２分間まで、好ましくは約６５０度および約７５０度の間で、最も好ましくは約６７０度で約２０秒間にわたって、アニーリングが実行される。このアニーリングは、酸化物層１１８を還元し、またチタン層１２０を、強くドープされた領域１１６と、それが領域の上に存在する場所で、反応させてチタンシリサイドを形成させるのに役立つ。酸化物層１１８は、チタン層１２０と強くドープされた領域１１６のシリコンとの間で実質的に完全に還元される。酸化物層１１８が成長させられるよりはむしろ堆積させられたのであるならば、酸化物層１１８の残余（半導体の支柱３００の頂部同士の間で、誘電体充填材１０８の上にある）はそのままである。
【００５２】
在来のシリサイドプロセスの場合と同じく、窒化チタン層１２２と未反応チタンとを選択的ウェットエッチングで剥ぎ取ることができて、図４ｄに示されている接合ダイオードのうちの１つの頂部のディスク状領域に各々形成されたチタンシリサイド層１２４を後に残す。その後、例えば新しい窒化チタン層などの、１つ以上の減結合器伝導層６（図２に示されている）がシリサイド層１２４の上に堆積させられる。代わりに、未反応チタン層１２０部分と窒化チタンキャップ層１２２とは、シリサイド層１２４形成後に除去されず、減結合器伝導層６として作用するように装置に残される。
【００５３】
１つの好ましい実施形態では、アニーリング中に形成されるチタンシリサイド構造物１２４は、Ｃ４９相チタンシリサイドを含む。大きなあるいは小さなサイズのシリコン構造物について、アニーリング温度が７００℃より低く保たれるならば、あるいはアニーリング温度が７００℃より高く保たれるがシリコン構造物サイズが０．２５ミクロン以下であるならば、Ｃ４９相を得ることができる。従って、ダイオードの直径は、７００℃より高いアニーリング温度では、Ｃ４９相のチタンシリサイドを形成するために好ましくは０．２５ミクロン以下である。この相は、結晶化プロセス中にアモルファスシリコンと格子整合するので、望ましい。対照的に、より大きな構造物（０．２５ミクロンの寸法サイズより大きい）は、７００℃より高い後のアニーリングの間にチタンシリサイドがＣ５４相のチタンシリサイドに帰することを可能にする。Ｃ５４相は、低い抵抗率（それは集積回路製造に非常に望まれるものである）を提供するが、アモルファスまたは多結晶質シリコンの結晶化プロセス中に同様の良好な格子整合を提供しない。従って、Ｃ４９相チタンシリサイドは、ダイオードの半導体材料のための結晶化テンプレートとして作用することによって結晶粒成長を最大限に促し、従ってダイオード抵抗率をより低めるために、貢献する。
前述したように、この例ではチタンがシリサイド形成金属層１２０に使用されると仮定されているが、コバルトを含む他の金属が代わりに使用され得る。従って、チタンシリサイド層１２４は、代わりに、コバルトシリサイドなどの他の何らかのシリサイドであり得る。
【００５４】
好ましい実施形態では、接合ダイオードは、堆積時にアモルファスシリコンであり、シリサイド層１２４と接触する大結晶粒、低抵抗率ポリシリコンを形成するために結晶化させられる。結晶化は、シリサイド１２４の形成中におよび／またはメモリセルが完成した後の別個の結晶化アニーリング中に、起こり得る。その別個の結晶化アニーリングは、所望の結晶化の程度により、約６００℃より高い温度で、例えば６５０〜８５０℃で１分間以上にわたって、例えば２分間〜２４時間にわたって、行なわれ得る。ゲルマニウムおよびシリコンゲルマニウムダイオード材料のためには、より低い温度が使用され得る。シリサイド層１２４は、接合ダイオードのインピーダンスを減少させるために有利であるけれども、完成した装置においては望まれないかもしれない。１つの代わりの実施形態では、接合ダイオード上にシリサイド層が形成された後、シリサイド層は除去され得る。
【００５５】
１つ以上の伝導性減結合器層１２０，１２２および／または１２４の形成後、パターニングされて抵抗器８にされる半導体材料が１つまたは複数の伝導層上に堆積させられる。パターニングされて抵抗器８にされる半導体材料層は、約１０ｎｍ〜約４０ｎｍの厚さ、例えば約２０ｎｍの厚さであり得る。半導体材料は、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、あるいは他の適切な半導体、あるいは半導体合金であり得る。簡単のために、本願明細書では半導体材料をシリコンと称するけれども、熟練している実務家が代わりにこれらの他の適切な材料のうちのいずれをも選択し得ることが理解されるはずである。好ましくは、半導体材料は、割合に高度に抵抗性のアモルファスまたは多結晶質の（これは微結晶質を含む）状態に堆積させられる。好ましくは、半導体材料は、結晶化テンプレートとしては機能しない窒化チタン１２２などの伝導性材料上に堆積させられる。従って、結晶化アニーリング中、結晶化テンプレート材料１２４と接触しているダイオード４は、結晶化テンプレート材料１２４と接触していない抵抗器８より抵抗率が低くて結晶粒サイズがより大きい状態に結晶化させられる。
【００５６】
抵抗器８の材料は、好ましくは、必ずしもそれとは限らないけれども、真性の（ドープされていない）半導体材料または軽くドープされた半導体材料（１×１０17ｃｍ-3より低いｐ形またはｎ形ドーパント濃度を有する）である。抵抗器材料が軽くドープされるならば、それは当該技術分野において知られている任意の堆積およびドーピング方法によって形成され得る。シリコンは、堆積させられ、その後にドープされ得るけれども、好ましくは、シリコン堆積中に例えばホウ素あるいは燐などのｐ形またはｎ形ドーパント原子を提供するドナーガスを流すことによってその場でドープされる。
【００５７】
減結合器層６および／または抵抗器層８が、その後、支柱３００の上側部分を形成するためにパターニングされる。パターニングは、前述した支柱３００の下側部分へのダイオード４のパターンに用いられるものとは別のフォトリソグラフィステップおよびエッチングステップを含み得る。
【００５８】
１つの代わりの実施形態では、減結合器層６および抵抗器層８は、支柱３００を１パターニングステップで形成するためにダイオード４の層と同じフォトリソグラフィステップおよびエッチングステップの間にパターニングされ得る。この実施形態では、支柱３００のフォトリソグラフィステップおよびエッチングステップは、抵抗器層８が堆積させられるまで遅らされる。誘電体材料１０８の形成および平坦化は、支柱３００形成後に実行される。所望ならば、シリサイド１２４を形成するために使用されるシリサイド化ステップおよび／またはダイオード結晶化アニーリングステップは、抵抗器８の部分を含む支柱３００全体がパターニングされた後まで遅らされ得る。この場合、窒化チタン層１２２は、シリサイド層１２４形成のためのキャッピング層と、ダイオード４および抵抗器８の間に置かれた減結合器層６との両方として作用する。
【００５９】
図６は、完成したメモリセルを示す。頂部導体４００（すなわち、図２に示されている上側電極１６）は、例えば、好ましくは窒化チタンの粘着層４２０と、好ましくはタングステンの伝導層４２２とを堆積させることによって、底部導体２００と同じ仕方で形成され得る。図６において導体２００に対して垂直に伸びている実質的に平行で実質的に同一平面上にある導体４００を形成するために、伝導層４２２および粘着層４２０は、その後、任意の適切なマスキングおよびエッチング技術を用いてパターニングされエッチングされる。１つの好ましい実施形態では、フォトレジストが堆積させられ、フォトリソグラフィによってパターニングされ、そして層がエッチングされ、その後に標準的な処理技術を用いてフォトレジストが除去される。所望ならば、粘着層４２０を支柱３００と共にパターニングすることができて支柱３００上にだけ置くことができる一方で、伝導層４２２は、各支柱３００上の粘着層４２０の各部分と接触するレールを含む。
【００６０】
次に誘電体材料（図示せず）が導体レール４００の上および間に堆積させられる。その誘電体材料は、酸化ケイ素、窒化ケイ素、またはオキシ窒化ケイ素などの、任意の公知電気絶縁材料であり得る。１つの好ましい実施形態では、酸化ケイ素がこの誘電体材料として使用される。
【００６１】
第１のメモリレベルの形成は記述された。モノリシックな３次元メモリアレイを形成するために、この第１のメモリレベルより上に付加的なメモリレベルが形成され得る。幾つかの実施形態では、メモリレベル同士の間で導体が共有され得る。すなわち、頂部導体４００は、次のメモリレベルの底部導体として役立つ。他の実施形態では、レベル間誘電体（図示せず）が図６の第１のメモリレベルより上に形成され、その表面が平坦化され、この平坦化されたレベル間誘電体の上で、共有される導体なしで、第２のメモリレベルの構築が始まる。
【００６２】
モノリシックな３次元メモリアレイは、ウェハなどの単一の基板の上に複数のメモリレベルが、介在する基板なしに、形成されるものである。１つのメモリレベルを形成する層は、現存する１つまたは複数のレベルの層の直ぐ上に堆積または成長させられる。対照的に、積層メモリは、例えばLeedy の「Three dimensional structure memory」という米国特許第５，９１５，１６７号（特許文献１２）の場合のように、メモリレベルを別々の基板上に形成してそれらのメモリレベルを互いの上に接着することによって構築されている。基板は接着の前に薄くされあるいはメモリレベルから除去されるけれども、メモリレベルは初めは別々の基板の上に形成されるので、そのようなメモリは真のモノリシックな３次元メモリアレイではない。
【００６３】
全てが本発明の譲受人に譲渡され、本願明細書において参照により援用されている、Johnson らの「Vertically stacked field programmable nonvolatile memory and method of fabrication」という米国特許第６，０３４，８８２号（特許文献１３）、Johnson の「Vertically stacked field Programmable nonvolatile memory and method of fabrication」という米国特許第６，５２５，９５３号（特許文献１４）、Knall らの「Three Dimensional Memory Array and Method of Fabrication」という米国特許第６，４２０，２１５号（特許文献１５）、２００２年３月１３日に出願されたHernerの「Silicide-Silicon Oxide-Semiconductor Antifuse Device and Method of Making 」という米国特許出願第１０／０９５，９６２号（特許文献１６）、２００２年６月２７日に出願されたVyvodaらの「Electrically Isolated Pillars in Active Devices 」という米国特許出願第１０／１８５，５０７号（特許文献１７）、２００３年５月１９日に出願されたVyvodaの「Rail Schottky Device and Method of Making 」という米国特許出願第１０／４４０，８８２号（特許文献１８）、および２００３年１２月５日に出願されたCleeves らの「Optimization of Critical Dimensions and Pitch of Patterned Features in and Above a Substrate」という米国特許出願第１０／７２８，４５１号（特許文献１９）には、モノリシックな３次元メモリアレイについて記載されている。
【００６４】
本発明の一実施形態が、基板より上に形成されたモノリシックな３次元メモリアレイとの関係で本願明細書では記載された。そのようなアレイは、少なくとも、基板より上の第１の高さに形成された第１のメモリレベルと、この第１の高さとは異なる第２の高さに形成された第２のメモリレベルとを含む。このようなマルチレベルアレイにおいて３，４，８，またはもっと多くのメモリレベルが基板より上に形成され得る。各メモリレベルは、それより下のメモリレベルの上にモノリシック的に形成される。
【００６５】
モノリシックな３次元メモリアレイにおいて形成されるメモリセルは積み重ねられたメモリレベルを有するけれども、そのようなセルは明らかに２次元アレイにおいても形成され得る。与えられた例は、接合ダイオードより上に形成されたシリサイド層を示したけれども、シリサイド層が他の場所に、例えば接合ダイオードのそばあるいはその下に、形成され得ることを当業者は認識するはずである。多くの構成が想像され得る。
【００６６】
１つの代わりの実施形態では、抵抗器８は支柱３００においてダイオード４より下に形成される。この実施形態では、抵抗器８は下側の電極１２の上に形成される。減結合器伝導層６は抵抗器４の上に形成される。ダイオード４は、その後、減結合器層６の上に形成される。シリサイド結晶化テンプレート層１２４は、ダイオードと接触してダイオード４より上または下に形成され得る。
【００６７】
導体がダマシン構造を用いて形成される、類似するアレイを形成する１つの代わりの方法が、本発明の譲受人に譲渡され、本願明細書において参照により援用されている、２００６年５月３１日に出願されたRadigan らの「Conductive Hard Mask to Protect Patterned Features During Trench Etch 」という米国特許出願第１１／４４４，９３６号（特許文献２０）に記載されている。特許文献２０の方法が、本発明に従うアレイを形成するために代わりに使用され得る。
【００６８】
前の詳しい記述は、本発明がとることのできる多くの形のうちのほんの幾つかを記述しているに過ぎない。この理由から、この詳しい記述は実例として意図されているのであって、限定として意図されているのではない。本発明の範囲を定めるべく意図されているのは、全ての均等物を含む添付の特許請求の範囲である。本願明細書に記載された全ての特許、特許出願および刊行物は、その全体が本願明細書において参照により援用されている。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図６】
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