(57)【特許請求の範囲】
【請求項１】
多層状の光発電素子と、該光発電素子の一方の面上に積層される第１の集電部材及び他方の面上に積層される第２の集電部材とを備え、
前記光発電素子が、ｎ型結晶半導体基板と、該ｎ型結晶半導体基板の前記第１の集電部材側にこの順で積層される第１の真性非晶質系シリコン薄膜、ｐ型非晶質系シリコン薄膜及び第１の透明導電膜と、前記ｎ型結晶半導体基板の前記第２の集電部材側にこの順で積層されるｎ型非晶質系シリコン薄膜及び第２の透明導電膜とを有し、
前記第１の透明導電膜表面における前記第１の集電部材が、互いに平行に形成される複数のバスバー電極（Ｉ）、及び該バスバー電極（Ｉ）に接続され、互いに平行に形成される複数のフィンガー電極（Ｉ）を有し、
前記第２の透明導電膜の表面に設けられた前記第２の集電部材が、互いに平行に形成される複数のバスバー電極（II）、及び該バスバー電極（II）に接続され、互いに平行に形成される複数のフィンガー電極（II）を有する光発電装置において、
前記ｐ型非晶質系シリコン薄膜の膜厚を１ｎｍ以上５ｎｍ以下（但し５ｎｍを除く）にすると共に、隣り合う前記フィンガー電極（Ｉ）の間隔を０．１ｍｍ以上２ｍｍ未満とし、
更に、前記ｎ型非晶質系シリコン薄膜の膜厚を３ｎｍ以上１０ｎｍ以下にして、隣り合う前記フィンガー電極（II）の間隔を２ｍｍより大きく４ｍｍ以下とすることを特徴とする光発電装置。
【請求項２】
請求項１記載の光発電装置において、前記第１の透明導電膜がイオンプレーティング法により形成されていることを特徴とする光発電装置。
【請求項３】
請求項１又は２記載の光発電装置において、前記第２の集電部材側が光入射面として用いられることを特徴とする光発電装置。
【請求項４】
請求項１又は２記載の光発電装置において、前記第１の集電部材側が光入射面として用いられることを特徴とする光発電装置。
【請求項５】
請求項１〜４のいずれか１項に記載の光発電装置において、前記ｎ型結晶半導体基板と前記ｎ型非晶質系シリコン薄膜との間に積層される第２の真性非晶質系シリコン薄膜を有することを特徴とする光発電装置。
【請求項６】
請求項１〜５のいずれか１項に記載の光発電装置において、前記ｎ型結晶半導体基板がエピタキシャル成長法によって作製されていることを特徴とする光発電装置。
【請求項７】
請求項１〜６のいずれか１項に記載の光発電装置において、前記ｎ型結晶半導体基板の比抵抗が０．５Ωｃｍ以上５Ωｃｍ以下であることを特徴とする光発電装置。
【請求項８】
請求項１〜７のいずれか１項に記載の光発電装置において、前記ｎ型結晶半導体基板の厚さが５０μｍ以上２００μｍ以下であることを特徴とする光発電装置。
【請求項９】
請求項８記載の光発電装置において、前記ｎ型結晶半導体基板の厚さが８０μｍ以上１５０μｍ以下であることを特徴とする光発電装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光発電装置に関し、詳細には、ヘテロ接合を有する光発電装置（太陽電池）に関する。
【背景技術】
【０００２】
ＣＯ２等の温室効果ガスを発生しないクリーンな発電手段として、また、原子力発電に代わる操業安全性の高い発電手段として、光発電装置が注目されている。光発電装置の一つとして、発電効率の高いヘテロ接合を有する光発電装置がある。
【０００３】
図６（Ａ）、（Ｂ）に示すように、ヘテロ接合を有するこの光発電装置６０は、光照射により電力を発生させる光発電素子６１と、光発電素子６１の両面上に設けられ、発生した電力を集める集電部材６２、６３とを備える。光発電素子６１は、ｎ型結晶半導体基板６４の一側に第１の真性非晶質系シリコン薄膜６５、ｐ型非晶質系シリコン薄膜６６及び第１の透明導電膜６７がこの順に積層され、ｎ型結晶半導体基板６４の他側に第２の真性非晶質系シリコン薄膜６８、ｎ型非晶質系シリコン薄膜６９及び第２の透明導電膜７０がこの順に積層されてなる多層構造体である。このように、ｎ型結晶半導体基板６４とｐ型非晶質系シリコン薄膜６６との間に第１の真性非晶質系シリコン薄膜６５を設けることで、ｎ型結晶半導体基板６４とｐ型非晶質系シリコン薄膜６６との間で生じるキャリア再結合を抑制することができ、ｎ型結晶半導体基板６４とｎ型非晶質系シリコン薄膜６９との間に第２の真性非晶質系シリコン薄膜６８を設けることで、同様にこの間で生じうるキャリアの再結合を抑制することができる。また、集電部材６２（６３）は、互いに平行に形成される複数のバスバー電極７１と、バスバー電極７１に接続され、互いに平行に形成される複数のフィンガー電極７２とを有する。集電部材６２（６３）をこのような形状とすることで、集電部材自体による光の遮蔽を抑えつつ、効率的な集電を行っている。
【０００４】
このような構造を有する光発電装置６０においては、ｐ型非晶質系シリコン薄膜６６の膜厚を大きく、具体的には例えば６ｎｍ以上とすることが好ましいとされている（特許文献１参照）。ｐ型非晶質系シリコン薄膜６６上に積層される第１の透明導電膜６７は、通常スパッタリングにより成膜される。そこで、ある程度の膜厚を有するｐ型非晶質系シリコン薄膜６６を用いることで、スパッタリングによる表面劣化を防ぎ、光発電装置６０の性能低下を抑えることができるとされている。しかし、光発電装置に対して、より低コストかつ効率的な発電が求められる今日においては、フィルファクターを高めるべく、更なる改良が求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第５０３１００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明はかかる事情に鑑みてなされたもので、フィルファクター（曲線因子）の高い光発電装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、（１）ｐ型非晶質系シリコン薄膜の膜厚を大きくすると、直列抵抗の増大因子となり逆にフィルファクターが低下すること、（２）フィルファクターを高めるためには、ｐ型非晶質系シリコン薄膜の膜厚を小さくすると共に、このｐ型非晶質系シリコン薄膜側に設けたフィンガー電極の間隔等を小さくすることが効果的であること、及び（３）逆にｎ型非晶質系シリコン薄膜側に設けたフィンガー電極の間隔を小さくしても、フィルファクターを向上させないことを見出し、これらの知見に基づき本発明に至った。
【０００８】
すなわち前記目的に沿う本発明に係る光発電装置は、
多層状の光発電素子と、該光発電素子の一方の面上に積層される第１の集電部材及び他方の面上に積層される第２の集電部材とを備え、
前記光発電素子が、ｎ型結晶半導体基板と、該ｎ型結晶半導体基板の前記第１の集電部材側にこの順で積層される第１の真性非晶質系シリコン薄膜、ｐ型非晶質系シリコン薄膜及び第１の透明導電膜と、前記ｎ型結晶半導体基板の前記第２の集電部材側にこの順で積層されるｎ型非晶質系シリコン薄膜及び第２の透明導電膜とを有し、
前記第１の透明導電膜表面における前記第１の集電部材が、互いに平行に形成される複数のバスバー電極（Ｉ）、及び該バスバー電極（Ｉ）に接続され、互いに平行に形成される複数のフィンガー電極（Ｉ）を有し、
前記第２の透明導電膜の表面に設けられた前記第２の集電部材が、互いに平行に形成される複数のバスバー電極（II）、及び該バスバー電極（II）に接続され、互いに平行に形成される複数のフィンガー電極（II）を有する光発電装置において、
前記ｐ型非晶質系シリコン薄膜の膜厚を１ｎｍ以上５ｎｍ以下（但し５ｎｍを除く）にすると共に、隣り合う前記フィンガー電極（Ｉ）の間隔を０．１ｍｍ以上２ｍｍ未満とし、
更に、前記ｎ型非晶質系シリコン薄膜の膜厚を３ｎｍ以上１０ｎｍ以下にして、隣り合う前記フィンガー電極（II）の間隔を２ｍｍより大きく４ｍｍ以下とする。
【０００９】
本発明に係る光発電装置によれば、ｐ型非晶質系シリコン薄膜の膜厚を５ｎｍ未満と薄くし、かつ光発電素子の第１の透明導電膜表面における第１の集電部材のフィンガー電極の間隔を２ｍｍ未満と狭めることで、フィルファクターが高まり、発電効率を高めることができる。また、第２の集電部材のフィンガー電極の間隔を広げて遮光性を低くし、第２の集電部材（ｎ型非晶質系シリコン薄膜）側を光入射面とすることで発電効率を高めることができるなど、使用形態の幅を広げることができる。
【００１０】
本発明に係る光発電装置において、前記第１の透明導電膜がイオンプレーティング法により形成されていることが好ましい。ｐ型非晶質系シリコン薄膜上に積層される第１の透明導電膜をイオンプレーティング法により形成することにより、ｐ型非晶質系シリコン薄膜表面の劣化を抑制することができる。従って、このようにすることで、良好な品質を維持したｐ型非晶質系シリコン薄膜を用いることができ、フィルファクターをより高めることができる。
【００１１】
本発明に係る光発電装置は、前記ｐ型非晶質系シリコン薄膜の膜厚が１ｎｍ以上であるので、例えば欠陥の発生が抑えられ、よりフィルファクターを高めることができる。
【００１２】
本発明に係る光発電装置は、前記第２の集電部材が、互いに平行に形成される複数のバスバー電極（II）、及び該バスバー電極（II）に接続され、互いに平行に形成される複数のフィンガー電極（II）を有し、前記フィンガー電極（II）の間隔が２ｍｍより大きい。このようにフィンガー電極（II）の間隔を広げて遮光性を低くすることで、第２の集電部材側を光入射面とした場合の発電効率を高めることができる。
【００１３】
本発明に係る光発電装置は、前記第１の集電部材が、互いに平行に形成される複数のバスバー電極（Ｉ）、及び該バスバー電極（Ｉ）に接続され、互いに平行に形成される複数のフィンガー電極（Ｉ）を有し、第１の集電部材をバスバー電極とフィンガー電極とで形成することで、生産効率を高めることなどができる。
【００１４】
【００１５】
【００１６】
本発明に係る光発電装置において、前記第２の集電部材側が光入射面として用いられることが好ましい。本発明に係る光発電装置においては、前述のように第２の集電部材は任意の形状とすることができる。このため、第２の集電部材のフィンガー電極の間隔を広げて遮光性を低くすることができ、前記第２の集電部材側を光入射面として用いることで、発電効率を高めることができる。
【００１７】
また、本発明に係る光発電装置においては、前記第１の集電部材側が光入射面として用いられることもできる。本発明に係る光発電装置は、ｐ型非晶質系シリコン薄膜の膜厚を薄くしているため、第１の集電部材側を光入射面として用いる場合、ｐ型非晶質系シリコン薄膜を透過する光の割合を高めることができる。
【００１８】
本発明に係る光発電装置において、前記ｎ型結晶半導体基板と前記ｎ型非晶質系シリコン薄膜との間に積層される第２の真性非晶質系シリコン薄膜を有していてもよい。ｎ型結晶半導体基板とｎ型非晶質系シリコン薄膜との間に第２の真性非晶質系シリコン薄膜を積層させることで、キャリアの再結合を抑制することなどができる。
【００１９】
本発明に係る光発電装置において、前記ｎ型結晶半導体基板がエピタキシャル成長法によって作製されていることが好ましい。エピタキシャル成長法により作製されたｎ型結晶半導体基板を用いることで、光発電装置の最大出力等の出力特性及びその均一性を高めることができる。
【００２０】
本発明に係る光発電装置において、前記ｎ型結晶半導体基板の比抵抗が０．５Ωｃｍ以上５Ωｃｍ以下であることが好ましい。比抵抗が前記範囲のｎ型結晶半導体基板を用いることで、最大出力等を高めることができる。
【００２１】
本発明に係る光発電装置において、前記ｎ型結晶半導体基板の厚さが５０μｍ以上２００μｍ以下であることが好ましく、８０μｍ以上１５０μｍ以下であることがより好ましい。このように、比較的薄型の基板とすることで、十分な出力特性を発揮しつつ、素子自体のコンパクト化、低コスト化を図ることができる。
【００２２】
ここで、真性非晶質系シリコン薄膜における「真性」とは、不純物が意図的にドープされていないことをいい、原料に本来含まれる不純物や製造過程において非意図的に混入した不純物が存在するものも含む意味である。「非晶質系」とは、非晶質体のみならず、微結晶体を含む意味である。「光入射面」とは、使用の際に太陽光等の光源と対向する側（一般的に外側）に配置され、実質的に光を入射させる側の面をいい、このとき、この光入射面とは逆の面からも光が入射するように構成されていてもよい。
【発明の効果】
【００２３】
本発明に係る光発電装置はフィルファクターが高く、発電効率を高めることができる。
【図面の簡単な説明】
【００２４】
【図１】（Ａ）は本発明の第１の実施の形態に係る光発電装置を示す平面図であり、（Ｂ）は図１（Ａ）のＡ−Ａ矢視断面図である。
【図２】実施例１〜３及び比較例１、２の測定結果を示すグラフである。
【図３】実施例４、５の測定結果を示すグラフである。
【図４】本発明の第２の実施の形態に係る光発電装置を示す断面図である。
【図５】実施例における非晶質系シリコン薄膜の膜厚測定方法を示す模式図である。
【図６】（Ａ）は従来例に係る光発電装置を示す平面図であり、（Ｂ）は図６（Ａ）のＢ−Ｂ矢視断面図である。
【図７】（Ａ）は実施例７の各光発電装置のＦＦ（曲線因子）の測定結果を示すグラフであり、（Ｂ）は実施例７の各光発電装置のＰｍａｘ（最大出力）の測定結果を示すグラフである。
【発明を実施するための形態】
【００２５】
続いて、添付した図面を参照しながら本発明を具体化した実施の形態について説明する。
（第１の実施の形態）
図１（Ａ）、（Ｂ）に示すように、本発明の第１の実施の形態に係る光発電装置１０は、光発電素子１１と第１の集電部材１２及び第２の集電部材１３とを備えている。第１の集電部材１２は光発電素子１１の一方の面上（図１における上側）に積層されている。第２の集電部材１３は光発電素子１１の他方の面上（図１における下側）に積層されている。
【００２６】
光発電素子１１は多層状かつ板状の構造を有する。光発電素子１１は、ｎ型結晶半導体基板１４と、ｎ型結晶半導体基板１４の第１の集電部材１２側（図１における上側）にこの順で積層される第１の真性非晶質系シリコン薄膜１５、ｐ型非晶質系シリコン薄膜１６及び第１の透明導電膜１７と、ｎ型結晶半導体基板１４の第２の集電部材１３側（図１における下側）にこの順で積層される第２の真性非晶質系シリコン薄膜１８、ｎ型非晶質系シリコン薄膜１９及び第２の透明導電膜２０とを有する。
【００２７】
ｎ型結晶半導体基板１４としては、ｎ型の半導体特性を有する結晶体であれば特に限定されず公知のものを用いることができる。ｎ型結晶半導体基板１４を構成するｎ型の結晶半導体としては、シリコン（Ｓｉ）の他、ＳｉＣ、ＳｉＧｅ、ＳｉＮ等を挙げることができるが、生産性等の点からシリコンが好ましい。ｎ型結晶半導体基板１４は、単結晶体であってもよいし、多結晶体であってもよい。ｎ型結晶半導体基板１４の上下（一側及び他側）の表面は、光の乱反射による光閉じ込めをより有効にするために、凹凸加工が行われているのが好ましい（図示しない）。なお、例えば、約１〜５質量％の水酸化ナトリウム、又は水酸化カリウムを含むエッチング液に基板材料を浸漬することによって、多数のピラミッド状の凹凸部を形成できる。
【００２８】
ｎ型結晶半導体基板１４は、エピタキシャル成長法によって作製されていることが好ましい。エピタキシャル成長法とは、例えば結晶基板上に原料ガスの供給によりエピタキシャル層を形成させる方法である。この形成されたエピタキシャル層を結晶基板から分離し、ｎ型結晶半導体基板１４として好適に用いることができる。エピタキシャル成長法により作製されたｎ型結晶半導体基板１４は、一般的なＣｚ法等により作製されたものと比べ、酸素に誘起された欠陥が少ない、不純物が少ない、ドーパントを再現性よく含有させることができるといった利点がある。従って、エピタキシャル成長法により作製されたｎ型結晶半導体基板１４を用いることで、光発電装置１０の最大出力等が高まると共にその均一性が高まる。すなわち、基板間の比抵抗の差が小さいため、所望する出力特性を備える光発電装置１０の大量生産が容易になる。この効果は、特に第２の集電部材１３側を光入射面（リアエミッタ型）としたときに顕著になる。また、Ｃｚ法による作成の場合は、シリコン結晶を所望する厚さへ切り出して基板を得るため、この切り出しの際のシリコンのロスが生じる。このシリコンのロスは、基板の厚さが薄くなるほど顕著になる。しかし、エピタキシャル成長法の場合は、所望の厚さに直接作製することができ、切り出す必要が無いため、シリコンのロスが生じず、低コスト化が図られる。
【００２９】
ｎ型結晶半導体基板１４の比抵抗は、０．５Ωｃｍ以上５Ωｃｍ以下が好ましく、１Ωｃｍ以上３Ωｃｍ以下がより好ましい。比抵抗が前記範囲のｎ型結晶半導体基板１４を用いることで、最大出力等を高めることができる。この効果は、リアエミッタ型のときに顕著である。比抵抗が小さくなりすぎるとバルクライフタイムの減少により最大出力が低下する。比抵抗が大きくなりすぎるとｎ型非晶質系シリコン薄膜１９形成側の横方向の抵抗が増大し、曲線因子（フィルファクター）が低下する。なお、エピタキシャル成長法により作製されたｎ型結晶半導体基板１４を用いることで、この比抵抗の制御が容易になる。
【００３０】
ｎ型結晶半導体基板１４の厚さ（平均厚さ）としては、５０μｍ以上２００μｍ以下であることが好ましく、８０μｍ以上１５０μｍ以下であることがより好ましい。このように、比較的薄型の基板とすることで、十分な出力特性を発揮しつつ、出力特性の向上とともに、低コスト化を図ることができる。
【００３１】
第１の真性非晶質系シリコン薄膜１５は、ｎ型結晶半導体基板１４の上面に積層されている。なお、上面及び下面は使用の際の上下を限定するものではない（以下、同様）。第１の真性非晶質系シリコン薄膜１５の膜厚としては特に限定されないが、例えば１ｎｍ以上１０ｎｍ以下とすることができる。この膜厚が１ｎｍ未満の場合は、欠陥が発生しやすくなることなどにより、キャリアの再結合が生じやすくなる。また、この膜厚が１０ｎｍを超える場合は、フィルファクターの低下が生じやすくなる。
【００３２】
第１の真性非晶質系シリコン薄膜１５は、例えば、化学気相成長法（例えば、プラズマＣＶＤ法等）などの公知の方法により成膜することができる。プラズマＣＶＤ法による場合、原料ガスとしては例えばＳｉＨ４とＨ２との混合ガスを用いることができる。
【００３３】
プラズマＣＶＤ法による場合、周波数は例えば約１３．５６ＭＨｚ又は約４０．６８ＭＨｚであって、約４０．６８ＭＨｚがより好ましい。形成温度は例えば１００℃以上３００℃未満であって、１８０℃以上２２０℃未満がより好ましい。反応圧力は５Ｐａ以上３００Ｐａ未満であって、５０Ｐａ以上２００Ｐａ未満がより好ましい。ＲＦ又はＶＨＦパワーは例えば約1ｍＷ/ｃｍ２以上５００ｍＷ/ｃｍ２未満であって、約５ｍＷ/ｃｍ２以上１００ｍＷ/ｃｍ２未満がより好ましい。
【００３４】
ｐ型非晶質系シリコン薄膜１６は、第１の真性非晶質系シリコン薄膜１５の上面に積層されている。ｐ型非晶質系シリコン薄膜１６の膜厚は、６ｎｍ未満であり、５ｎｍ以下がより好ましく４ｎｍ以下がさらに好ましい。光発電装置１０においては、このようにｐ型非晶質系シリコン薄膜１６の膜厚を薄くし、かつ後述するようにｐ型非晶質系シリコン薄膜１６側の第１の集電部材１２の形状（具体的にはフィンガー電極の間隔）を特定することで、フィルファクターや発電効率を高めることができる。なお、ｐ型非晶質系シリコン薄膜１６の膜厚の下限は、例えば１ｎｍとすることができ、２ｎｍ、さらには３ｎｍが好ましい。透明導電膜とｐ型非晶質系シリコン薄膜との接合により生じるバンドベンディングの影響を緩和するために、この膜厚を１ｎｍ以上とすることで、Ｖｏｃ（開放電圧）をさらに高めることができ、フィルファクターをさらに高めることができる。
【００３５】
ｐ型非晶質系シリコン薄膜１６も、化学気相成長法（例えば、プラズマＣＶＤ法等）などの公知の方法により成膜することができる。プラズマＣＶＤ法による場合、原料ガスとしては例えばＳｉＨ４とＨ２とＢ２Ｈ６との混合ガスを用いることができる。
【００３６】
プラズマＣＶＤ法による場合、周波数は例えば約１３．５６ＭＨｚ又は約４０．６８ＭＨｚであって、約４０．６８ＭＨｚがより好ましい。形成温度は例えば１００℃以上３００℃未満であって、１３０℃以上２００℃未満がより好ましい。反応圧力は５Ｐａ以上３００Ｐａ未満であって、５０Ｐａ以上２００Ｐａ未満がより好ましい。ＲＦ又はＶＨＦパワーは例えば約1ｍＷ/ｃｍ２以上５００ｍＷ/ｃｍ２未満であって、約５ｍＷ/ｃｍ２以上１００ｍＷ/ｃｍ２未満がより好ましい。
【００３７】
第１の透明導電膜１７は、ｐ型非晶質系シリコン薄膜１６の上面に積層されている。第１の透明導電膜１７を構成する透明電極材料としては、例えば、インジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ：ＩＴＯ）、タングステンドープインジウム酸化物（Ｉｎｄｉｕｍ Ｔｕｎｇｓｔｅｎ Ｏｘｉｄｅ：ＩＷＯ）、セリウムドープインジウム酸化物（Ｉｎｄｉｕｍ Ｃｅｒｉｕｍ Ｏｘｉｄｅ：ＩＣＯ）、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＡＺＯ（アルミドープＺｎＯ）、ＧＺＯ（ガリウムドープＺｎＯ）等の公知の材料を挙げることができる。
【００３８】
第１の透明導電膜１７の成膜方法としては、特に制限されず、例えばスパッタリング法、真空蒸着法、イオンプレーティング法（反応性プラズマ蒸着法）等、公知の方法を用いることができるが、イオンプレーティング法を用いることが好ましい。高エネルギー粒子が生じないイオンプレーティング法により形成することにより、ｐ型非晶質系シリコン薄膜１６表面の劣化を抑制することができる。従って、このようにすることで、良好な品質を維持したｐ型非晶質系シリコン薄膜１６を用いることができ、フィルファクターをより高めることができる。また、イオンプレーティング法を用いることで、密着性の高い第１の透明導電膜１７を形成でき、このこともフィルファクターを高める原因になっていると考えられる。
【００３９】
第２の真性非晶質系シリコン薄膜１８は、ｎ型結晶半導体基板１４の下面に積層されている。第２の真性非晶質系シリコン薄膜１８の好ましい膜厚や成膜方法は、第１の真性非晶質系シリコン薄膜１５と同様である。
【００４０】
ｎ型非晶質系シリコン薄膜１９は、第２の真性非晶質系シリコン薄膜１８の下面に積層されている。ｎ型非晶質系シリコン薄膜１９の膜厚としては特に限定されないが、例えば１ｎｍ以上２０ｎｍ以下が好ましく、３ｎｍ以上１０ｎｍ以下がより好ましい。このような範囲の膜厚とすることで、短絡電流の低下とキャリアの再結合の発生とをバランスよく低減することができる。ｎ型非晶質系シリコン薄膜１９も、化学気相成長法（例えば、プラズマＣＶＤ法等）などの公知の方法により成膜することができる。プラズマＣＶＤ法による場合、原料ガスとしては例えばＳｉＨ４とＨ２とＰＨ３との混合ガスを用いることができる。
【００４１】
プラズマＣＶＤ法による場合、周波数は例えば約１３．５６ＭＨｚ又は約４０．６８ＭＨｚであって、約４０．６８ＭＨｚがより好ましい。形成温度は例えば１００℃以上３００℃未満であって、１８０℃以上２２０℃未満がより好ましい。反応圧力は５Ｐａ以上３００Ｐａ未満であって、５０Ｐａ以上２００Ｐａ未満がより好ましい。ＲＦ又はＶＨＦパワーは例えば約1ｍＷ/ｃｍ２以上５００ｍＷ/ｃｍ２未満であって、約５ｍＷ/ｃｍ２以上１００ｍＷ/ｃｍ２未満がより好ましい。
【００４２】
第２の透明導電膜２０は、ｎ型非晶質系シリコン薄膜１９の下面に積層されている。第２の透明導電膜２０の材料や成膜方法は、第１の透明導電膜１７と同様である。
【００４３】
なお、光発電装置１０においては、光発電素子１１の両面に透明導電膜１７、２０がそれぞれ設けられている。すなわち、光が入射しない側にも透明な導電膜を積層している。このように、ｐ型非晶質系シリコン薄膜１６又はｎ型非晶質系シリコン薄膜１９と集電部材１２、１３との間に透明電極膜１７、２０を設けることにより、界面準位の増加を抑えることなどができ、フィルファクターを高めることができる。
【００４４】
第１の集電部材１２は、光発電素子１１の上面、すなわち第１の透明導電膜１７の上面に積層されている。第１の集電部材１２は、互いに平行に形成される複数のバスバー電極（Ｉ）２１、及びバスバー電極（Ｉ）２１に接続され、互いに平行に形成される複数のフィンガー電極（Ｉ）２２を有する。
【００４５】
複数のバスバー電極（Ｉ）２１は等間隔に配設されている。また、バスバー電極（Ｉ）２１は、線状又は帯状であり、導電性材料から形成されている。この導電性材料としては、銀ペースト等の導電性接着剤や、銅線等の金属導線あるいは導電性接着剤と金属銅線の組み合わせを用いることができる。この金属導線は、導電性あるいは非導電性の固定用接着剤や低融点金属（半田等）を用いて、第１の透明導電膜１７上に固定することができる。また、導電性接着剤が用いられている場合、スクリーン印刷やグラビアオフセット印刷等の印刷法によりバスバー電極（Ｉ）２１を形成することができる。各バスバー電極（Ｉ）２１の幅としては、その本数が３〜５本の場合、例えば０．５ｍｍ以上２ｍｍ以下程度である。また、各バスバー電極（Ｉ）２１の本数が１０本以上の場合、０．１ｍｍ程度の直径のワイヤーを用いることもできる。
【００４６】
フィンガー電極（Ｉ）２２は、線状であり、導電性材料から形成される。フィンガー電極（Ｉ）２２は、バスバー電極（Ｉ）２１に直交して設けられている。また、複数のフィンガー電極（Ｉ）２２は等間隔に配設されている。このフィンガー電極（Ｉ）２２を形成する導電性材料はバスバー電極（Ｉ）２１を構成するものと同様である。バスバー電極（Ｉ）２１とフィンガー電極（Ｉ）２２とが共に導電性接着剤から形成されている場合、印刷により同時に第１の透明導電膜１７の一の面上に積層させることができる。各フィンガー電極（Ｉ）２２の幅としては、例えば１０μｍ以上３００μｍ以下程度であり、３０μｍ以上２００μｍ以下が好ましい。
【００４７】
隣り合うフィンガー電極（Ｉ）２２の間隔（Ｓ１）は、２ｍｍ未満であり、１．５ｍｍ以下が好ましい。なお、第１の実施の形態において、第１の集電部材１２（バスバー電極（Ｉ）２１及びフィンガー電極（Ｉ）２２）で区画された各領域が、第１の透明導電膜１７（光発電素子１１）の表面における第１の集電部材１２の非積層領域２５となる。第１の透明導電膜１７（光発電素子１１）の表面とは、第１の集電部材１２が積層された側の面をいう。また、各非積層領域２５は、フィンガー電極（Ｉ）２２の長さ方向を長さ方向とする長方形状（帯状）を有する。すなわち、フィンガー電極（Ｉ）２２の間隔（Ｓ１）が第１の透明導電膜１７の表面における第１の集電部材１２の非積層領域２５の最大幅となる。光発電装置１０によれば、このように、ｐｎ接合部分に対してｐ型非晶質系シリコン薄膜１６側のフィンガー電極（Ｉ）２２の間隔（Ｓ１）を２ｍｍ未満と狭めることで、フィルファクターが高まり、発電効率を高めることができる。このフィンガー電極（Ｉ）２２の間隔（Ｓ１）の下限としては、特に制限されないが、例えば、０．１ｍｍが好ましく、０．５ｍｍがより好ましい。ｐ型非晶質系シリコン薄膜１６側のフィンガー電極（Ｉ）２２の間隔（Ｓ１）を０．１ｍｍ以上とすることで、例えば第１の集電部材１２側も十分に光入射面として用いることや、フィンガー電極（Ｉ）２２を形成する導電性材料の使用量を削減することなどができる。
【００４８】
第２の集電部材１３は、光発電素子１１の下面、すなわち第２の透明導電膜２０の表面に設けられている。第２の集電部材１３は、互いに平行に形成される複数のバスバー電極（II）（図示しない）、及びこのバスバー電極（II）に直角に接続され、互いに平行に形成される複数のフィンガー電極（II）２４を有する。
【００４９】
第２の集電部材１３のバスバー電極（II）の形状、材料、サイズ、形成方法等は第１の集電部材１２のバスバー電極（Ｉ）２１と同様である。
【００５０】
フィンガー電極（II）２４の形状、材料、サイズ、形成方法等も第１の集電部材１２のフィンガー電極（Ｉ）２２と同様である。但し、隣り合うフィンガー電極（II）２４の間隔（Ｓ２）は、特に限定されない。この間隔（Ｓ２）としては、例えば０．５ｍｍ以上４ｍｍ以下とすることができ、１ｍｍ以上、さらには２ｍｍ以上、特には２ｍｍより大きくすることが好ましい。また、３ｍｍ以下、さらには３ｍｍ未満、特には２．５ｍｍ以下が好ましい。このように、ｎ型非晶質系シリコン薄膜１９側のフィンガー電極（II）２４の間隔（Ｓ２）を広げることで、例えば第２の集電部材１３側を光入射面として好適に用いることや、フィンガー電極（II）２４を形成する導電性材料の使用量を削減することなどができる。
【００５１】
このような構造を有する光発電装置１０は、通常、複数を直列に接続して使用される。複数の光発電装置１０を直列接続して使用することで、発電電圧を高めることができる。
【００５２】
光発電装置１０によれば、以上説明したようにｐ型非晶質系シリコン薄膜１６の膜厚を６ｎｍ未満と薄くし、かつフィンガー電極（Ｉ）２２の間隔（Ｓ１）、すなわち、第１の透明導電膜１７の表面における第１の集電部材１２の非積層領域２５の最大幅を２ｍｍ未満と狭めることで、フィルファクターが高まり、発電効率を高めることができる。光発電装置１０においては、光入射面をどちらにしてもよいが、第２の集電部材１３側を光入射面として用いることができる。前述のように、フィンガー電極（II）２４については、間隔（Ｓ２）を十分に広げ、遮光性を下げることができる。従って、このようにすることで、光発電装置１０の発電効率をより高めることができる。また、光発電装置１０においては、ｐ型非晶質系シリコン薄膜１６の膜厚を薄くしており、第１の集電部材１２側を光入射面として用いることもできる。
【００５３】
（第２の実施の形態）
図４に示すように、本発明の第２の実施の形態に係る光発電装置３０は、光発電素子３１と光発電素子３１の上面及び下面にそれぞれ積層される第１の集電部材３２及び第２の集電部材３３を有している。光発電素子３１は、ｎ型結晶半導体基板３４と、ｎ型結晶半導体基板３４の第１の集電部材３２側にこの順に積層される第１の真性非晶質系シリコン薄膜３５、ｐ型非晶質系シリコン薄膜３６及び第１の透明導電膜３７と、ｎ型結晶半導体基板３４の第２の集電部材３３側にこの順に積層されるｎ型非晶質系シリコン薄膜３９及び第２の透明導電膜４０とを備える層構造体である。光発電素子３１は、第２の真性非晶質系シリコン薄膜を有さないこと以外は、図１の光発電素子１１と同様である。すなわち、ｎ型結晶半導体基板３４、第１の真性非晶質系シリコン薄膜３５、ｐ型非晶質系シリコン薄膜３６、第１の透明導電膜３７、ｎ型非晶質系シリコン薄膜３９及び第２の透明導電膜４０の形状、材質、成膜方法等は、それぞれ図１のｎ型結晶半導体基板１４、第１の真性非晶質系シリコン薄膜１５、ｐ型非晶質系シリコン薄膜１６、第１の透明導電膜１７、ｎ型非晶質系シリコン薄膜１９及び第２の透明導電膜２０と同様であるので詳しい説明を省略する。
【００５４】
光発電装置３０は、ｎ型結晶半導体基板３４とｎ型非晶質系シリコン薄膜３９とが直接接合してなる構造となっている。このように、ｎ型結晶半導体基板３４とｎ型非晶質系シリコン薄膜３９との間に第２の真性非晶質系シリコン薄膜を積層しなくとも十分なフィルファクターを有することができる。
【００５５】
光発電素子３１の上面（第１の透明導電膜３７の表面）に積層される第１の集電部材３２は金属膜となっている。この金属膜（第１の集電部材３２）は、略全面（実質的に全面）に積層されている。すなわち、第１の透明導電膜３７の表面（第１の集電部材３２が積層されている側の面）における第１の集電部材３２の非積層領域の最大幅は０ｍｍ（非積層領域が不存在）である。このようにすることで第１の集電部材３２の導電性、ひいては集電効率をさらに高めることができる。また、この場合、金属膜をＰＶＤやＣＶＤなどの薄膜成膜法によって形成することができる。薄膜形成法によって得られる金属膜の導電率は、印刷法によるそれと比較して、一般的に大きくなるため、結果として金属膜（第１の集電部材３２）を形成する金属材料の使用量を減らすことも可能となる。この金属膜は、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ等の公知の金属等から形成することができ、これらの金属の一種類以上を含む合金により形成することもできる。更に多種の金属を積層した構造とすることもできる。この金属膜は、Ａｇを用いることが好ましい。この金属膜の膜厚は、例えば１００ｎｍ以上１０００ｎｍ以下とすることができ、コスト低減のためには５００ｎｍ未満とすることがさらに好ましい。この金属膜は、真空蒸着法、スパッタ法等により成膜することが好ましい。
【００５６】
光発電素子３１の下面（第２の透明導電膜４０の表面）に積層される第２の集電部材３３は、バスバー電極とフィンガー電極とからなる形状となっている。第２の集電部材３３の形状、材料、サイズ、形成方法等は図１の第２の集電部材１３と同様であるので説明を省略する。光発電素子３１においては、第２の集電部材３３側が光入射面とされる。
【００５７】
（その他の実施の形態）
本発明は前記した実施の形態に限定されるものではなく、本発明の要旨を変更しない範囲でその構成を変更することもできる。例えば、図１の形状の光発電装置において、第２の集電部材は、バスバー電極とフィンガー電極とからなる構造ではなく、略全面（実質的に全面）に導電性材料が積層された金属膜からなる構造とすることもできる。この金属膜を形成する導電性材料としては、Ａｇ、Ａｌ、Ｃｕ、Ｎｉ、Ｃｒ等の公知の金属やこれらの合金を挙げることができるが、赤外領域の波長において反射率が高いＡｇを用いることが好ましい。この金属膜の膜厚は、例えば１００ｎｍ以上１０００ｎｍ以下とすることができ、コスト低減のためには５００ｎｍ未満とすることがさらに好ましい。前記金属膜は、真空蒸着法、スパッタ法等により成膜することができる。このようにすることで、第２の集電部材側の集電効率を高めることができる。この場合、第１の集電部材側が光入射面として用いられる。
【００５８】
また、第１の集電部材の形状としては、非積層領域の最大幅が２ｍｍ未満となるような形状であれば特に限定されない。例えば、第１の集電部材としては、直径が２ｍｍ未満の孔部を有する金属膜であってもよいし、２ｍｍ未満の間隔で配置されたバスバー電極のみからなる形状であってもよい。
【実施例】
【００５９】
以下、実施例及び比較例を挙げて、本発明の内容をより具体的に説明する。なお、本発明は以下の実施例に限定されるものではない。
【００６０】
＜実施例１〜３及び比較例１、２＞
Cｚ法で作製されたｎ型単結晶シリコン基板の一側に、第１の真性非晶質系シリコン薄膜、ｐ型非晶質系シリコン薄膜及び第１の透明導電膜をこの順に積層した。第１の真性非晶質系シリコン薄膜は化学気相成長法により膜厚７ｎｍに、ｐ型非晶質系シリコン薄膜は化学気相成長法により膜厚５ｎｍに、第１の透明導電膜はイオンプレーティング法により成膜した。
また、ｎ型単結晶シリコン基板の他側に、第２の真性非晶質系シリコン薄膜、ｎ型非晶質系シリコン薄膜及び第２の透明導電膜をこの順に積層した。第２の真性非晶質系シリコン薄膜は化学気相成長法により膜厚７ｎｍに、ｎ型非晶質系シリコン薄膜は化学気相成長法により膜厚５ｎｍに、第２の透明導電膜はイオンプレーティング法により成膜した。第1及び第２の透明導電膜を構成する透明電極材料としては、ＩＷＯを用いた。
このようにして得られた光発電素子の両面にそれぞれ、集電部材として、平行な複数のバスバー電極と、このバスバー電極にそれぞれ直交する複数のフィンガー電極を形成した。この集電部材は、銀ペーストを用いて印刷により形成した。なお、ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）及びｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔は、それぞれ以下の通りとした。このようにして、実施例１〜３及び比較例１、２の光発電装置を得た。フィンガー電極の幅は、５０μｍ以上１００μｍ未満とした。
【００６１】
比較例１：ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）の間隔：２ｍｍ
ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔：２ｍｍ
比較例２：ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）の間隔：２ｍｍ
ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔：１．５ｍｍ
実施例１：ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）の間隔：１．５ｍｍ
ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔：２ｍｍ
実施例２：ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）の間隔：１．５ｍｍ
ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔：２．５ｍｍ
実施例３：ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）の間隔：１．５ｍｍ
ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔：３．０ｍｍ
【００６２】
得られた各光発電装置のフィルファクター（ＦＦ）及び最大出力（Ｐｍａｘ）を測定した。なお、ｐ型非晶質系シリコン薄膜側（第１の集電部材側）を光入射面とした。また、光入射面側の第１の集電部材が積層されていない部分（光が入射する部分）の面積は等しくなるようにした。すなわち、印刷に使用したスクリーンにおいて、フィンガー電極の間隔と共にフィンガー電極の幅を調節して、光入射面積が等しくなるようにした。測定結果を図２に示す。ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔を狭めてもフィルファクター等は向上しないこと、ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）を２ｍｍ未満とすることでフィルファクター等が向上すること、ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔を広げてもフィルファクター等は大きく減少しないことがわかる。
【００６３】
＜実施例４＞
ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）及びｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔並びにｐ型非晶質系シリコン薄膜の膜厚を以下の通りとしたこと以外は、実施例１等と同様にして実施例４の光発電装置を得た。
ｐ型非晶質系シリコン薄膜側のフィンガー電極（Ｉ）の間隔：１ｍｍ
ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔：２ｍｍ
ｐ型非晶質系シリコン薄膜の膜厚（ｐ  ｌａｙｅｒ  ｔｈｉｃｋｎｅｓｓ）：１ｎｍ〜８
ｎｍの間で変化させた。なお、６ｎｍ以上は比較例である。
【００６４】
＜実施例５＞
ｐ型非晶質系シリコン薄膜側の第１の集電部材を、真空蒸着法により成膜して、1００ｎｍの厚みを有し、かつ表面の略全面を覆うようにして設けられたＡｇの金属膜とし、ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔並びにｐ型非晶質系シリコン薄膜の膜厚を以下の通りとし、ｎ型非晶質系シリコン薄膜側に真性非晶質系シリコン薄膜は積層していないこと以外は、実施例１等と同様にして実施例５の光発電装置（図４に示す形状の光発電装置）を得た。
ｎ型非晶質系シリコン薄膜側のフィンガー電極（II）の間隔：２ｍｍ
ｐ型非晶質系シリコン薄膜の膜厚（ｐ  ｌａｙｅｒ  ｔｈｉｃｋｎｅｓｓ）：１ｎｍ〜８ｎｍの間で変化させた。なお、６ｎｍ以上は比較例である。
【００６５】
得られた実施例４及び実施例５の光発電装置の開放電圧（ＶＯＣ）、フィルファクター（ＦＦ）及び最大出力（Ｐｍａｘ）を測定した。なお、ｎ型非晶質系シリコン薄膜側（第２の集電部材側）を光入射面とした。測定結果を図３に示す。なお、図３中、実線が実施例４、破線が実施例５である。ｐ型非晶質系シリコン薄膜の膜厚を６ｎｍ未満とすることで高いフィルファクター及び最大出力を発揮すること、ｐ型非晶質系シリコン薄膜側の第１の集電部材を真空蒸着法により成膜した1００ｎｍの厚みを有するＡｇの金属層とすることでさらに高いフィルファクター及び最大出力を発揮することがわかる。
【００６６】
本発明の効果を詳細に調べるため、以下の各試験膜を作製し、四端子抵抗測定法によりシート抵抗を測定した。
比較例３：光閉じ込めのための凹凸加工が行われていない平滑なガラス基板上にイオンプレーティング法を用いてＩＷＯ膜：１００ｎｍを形成した。
比較例４：光閉じ込めのための凹凸加工が行われていない平滑なガラス基板上に、順にＣＶＤ法を用いてi型非晶質系シリコン薄膜：７ｎｍとp型非晶質系シリコン薄膜：５ｎｍとイオンプレーティング法を用いてＩＷＯ膜：１００ｎｍを形成した。
比較例５：光閉じ込めのための凹凸加工が行われていない平滑なガラス基板上に、順にＣＶＤ法を用いてi型非晶質系シリコン薄膜：７ｎｍとn型非晶質系シリコン薄膜：５ｎｍとイオンプレーティング法を用いてＩＷＯ膜：１００ｎｍを形成した。
比較例６：光閉じ込めのための凹凸加工が行われていない平滑なｎ型単結晶シリコン基板(２００μｍ、１〜２Ωｃｍ)上にイオンプレーティング法を用いてＩＷＯ膜：１００ｎｍを形成した。
比較例７：光閉じ込めのための凹凸加工が行われていない平滑なn型単結晶シリコン基板(２００μｍ、１〜２Ωｃｍ)上に、順にＣＶＤ法を用いてi型非晶質系シリコン薄膜：７ｎｍとp型非晶質系シリコン薄膜：５ｎｍとイオンプレーティング法を用いてＩＷＯ膜：１００ｎｍを形成した。
参考例１：光閉じ込めのための凹凸加工が行われていない平滑なn型単結晶シリコン基板(２００μｍ、１〜２Ωｃｍ)上に、順にＣＶＤ法を用いてi型非晶質系シリコン薄膜：７ｎｍとn型非晶質系シリコン薄膜：５ｎｍとイオンプレーティング法を用いてＩＷＯ膜：１００ｎｍを形成した。
各試験膜におけるシート抵抗の測定結果を表１に示す。
【００６７】
【表１】
0005755372.tif 000002
【００６８】
表１に示すように、参考例１のシート抵抗は比較例３〜７に比べて半分程度低くなることが確認された。参考例１の場合においてのみ低抵抗となっていることから、ｎ型単結晶シリコン基板とｎ型非晶質系シリコン薄膜との間の異種接合部との間にｎチャネルが形成されていることが示唆される。
【００６９】
また、表１の結果は、p型非晶質系シリコン薄膜形成面側の横方向抵抗は、透明導電膜により決定されることを示唆している。ここで、例えば、p型非晶質系シリコン薄膜形成面側の透明導電膜の体積抵抗が１．５×１０−４Ωｃｍ未満であれば、本発明におけるp型非晶質系シリコン薄膜形成面側のフィンガー電極の間隔が２ｍｍ未満とすることによるフィルファクターの向上と同等の効果が得られることが期待される。しかしながら、キャリア密度の向上は透明導電膜中での光の吸収損失を増大させてしまう。従って、キャリア密度を抑制しつつ、移動度のみを向上させなければ電流特性の悪化により最大出力を発揮することはできないものの、このように移動度のみを劇的に向上させるのは難しい。また、p型非晶質系シリコン薄膜形成面側の透明導電膜を厚くすることでも横方向抵抗は低減される。しかし、光入射面の透明導電膜は太陽光のスペクトル強度が強い４００〜６００ｎｍの反射率が低くなる膜厚を選択することが電流特性の向上に効果的であるため、例えば透明導電膜の厚さは１０ｎｍ程度の増加のみしか許容されない。このため、劇的に横方向抵抗を低減させることは難しい。また、光入射面とは反対側の透明導電膜においても、単結晶シリコン基板中で吸収されずに反対側に到達した例えば９００〜１２００ｎｍの光子は、他側の集電部材に反射し、再度他側から入射して発電に寄与することができるものの、反対側の透明導電膜の膜が厚くなるのに比例して透明導電膜中での吸収損失は増大する。さらには、透明導電膜の膜を厚くすることは生産性とコスト低減との観点からも好ましくない。従って、ｐ型非晶質系シリコン薄膜側に設けたフィンガー電極の間隔を小さくすることによりフィルファクターを高くすることが、透明導電膜の抵抗を低減することによりフィルファクターを高くするよりも、性能、生産性、コスト低減の何れの観点からも好ましい。
【００７０】
＜実施例６＞
エピタキシャル成長法によって作製されたｎ型単結晶シリコン基板（厚さ１５０μｍ）を使用し、この基板に対するサーマルドナーキラーアニーリング工程を省いたこと以外は、実施例５と同様にして、実施例６の光発電素子を得た。なお、ｐ型非晶質系シリコン薄膜の膜厚は５ｎｍとした。サーマルドナーキラーアニーリング工程とは、ｎ型単結晶シリコン基板中のサーマルドナーを除去する手法であり、低温プロセスのヘテロ接合素子では特に重要である。Cｚ法で作製されたｎ型単結晶シリコン基板を用いた他の実施例及び比較例においては、このサーマルドナーキラーアニーリング工程を行っている。この工程を省くことで更に製造コストの低減が図られる。得られた実施例６の光発電素子の最大出力（Ｐｍａｘ）は５．２７Ｗ、フィルファクター（ＦＦ）は８１％であった。
【００７１】
＜実施例７＞
０．３〜６Ωcmの比抵抗を有するｎ型単結晶シリコン基板（Ｃｚ法）を用いて、実施例５と同様の方法で、光発電素子を得た。なお、ｐ型非晶質系シリコン薄膜の膜厚は５ｎｍとした。得られた各光発電素子のＦＦ（曲線因子）とＰｍａｘ（最大出力）の測定結果を図７（Ａ）、（Ｂ）に示す。図７（Ａ）に示されるように、比抵抗の増大とともにn層非晶質系シリコン薄膜形成面側の実効的な横方向の抵抗が増大し、ＦＦ（曲線因子）が減少する。図７（Ｂ）に示されるように、Ｐｍａｘ（最大出力）は、比抵抗の減少に伴うＦＦ向上のメリットとバルクライフタイム減少のデメリットが競合するため、０．５〜5Ωcmの範囲が良好で、1〜3Ωcmの範囲が特に良好である。エピタキシャル基板は酸素欠陥が極めて少なく、ドーピングレベルでのみ比抵抗をコントロールできるため、この良好な範囲を精度よく狙うことができる。
【００７２】
ここで、本実施例における各非晶質系シリコン薄膜の膜厚について説明する。平滑部５１と凹凸部５２を両方有する仮想的な基板５０を図５に示す。例えば透過型電子顕微鏡（ＴＥＭ）を用いることで、基板５０に垂直な厚さt、平面に垂直な厚さｔ’、凹凸部５２の角度αをそれぞれ測定することができる。本明細書において、平滑部５１に積層された非晶質系シリコン薄膜５３の膜厚はｔを指し、凹凸部５２に積層された非晶質系シリコン薄膜５３の膜厚はｔ’を指す。実際の作業では、測定時間の短縮が可能であり、かつ簡便である触針段差計等を用いた膜厚評価方法を用いるのが好ましい。例えば、ＫＯＨ又はＮａＯＨを４０〜５０℃に加熱した液で非晶質系シリコン薄膜５３をウェットエッチングすることにより段差５４を形成させ、触針段差計を用いた膜厚評価方法によりｔが測定される。三角関数からｔ’＝ｔ×ｃｏｓαが成り立つので、測定されたｔにより、ｔ’が算出される。ＴＥＭ測定で得られたｔ’と、触針段差計を用いた膜厚評価方法により算出されたｔ’とは一致することが確認されたので、本実施例では触針段差計を用いた膜厚評価方法を採用した。なお、触針段差計は、あらかじめ段差をつけておいたサンプルの上を、針でサンプルに触れて水平に表面をなぞることによって、サンプルの段差に応じて針を上下させる測定を行う装置である。
【符号の説明】
【００７３】
１０：光発電装置、１１：光発電素子、１２：第１の集電部材、１３：第２の集電部材、１４：ｎ型結晶半導体基板、１５：第１の真性非晶質系シリコン薄膜、１６：ｐ型非晶質系シリコン薄膜、１７：第１の透明導電膜、１８：第２の真性非晶質系シリコン薄膜、１９：ｎ型非晶質系シリコン薄膜、２０：第２の透明導電膜、２１：バスバー電極（Ｉ）、２２：フィンガー電極（Ｉ）、２４：フィンガー電極（II）、２５：非積層領域、３０：光発電装置、３１：光発電素子、３２：第１の集電部材、３３：第２の集電部材、３４：ｎ型結晶半導体基板、３５：第１の真性非晶質系シリコン薄膜、３６：ｐ型非晶質系シリコン薄膜、３７：第１の透明導電膜、３９：ｎ型非晶質系シリコン薄膜、４０：第２の透明導電膜、５０：基板、５１：平滑部、５２：凹凸部、５３：非晶質系シリコン薄膜、５４：段差
【図１】
0005755372.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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