(57)【特許請求の範囲】
【請求項１】
第１の主面と、前記第１の主面とは反対側の第２の主面と、を有し、シリコン、シリコンカーバイドおよびシリコンゲルマニウムのいずれかを材料とする基板であって、
前記第１の主面に設けられた機能素子を含む第１の領域と、
前記第２の主面に設けられた機能素子を含まない第２の領域であって、ホウ素を２×１０２０ｃｍ−３以上の密度で含み、１２個の前記ホウ素からなる二十面体構造のクラスタを含む金属不純物のゲッタリング領域である第２の領域と、
を有する基板を備えた半導体装置。
【請求項２】
機能素子を含む第１の領域が設けられ、シリコン、シリコンカーバイドおよびシリコンゲルマニウムのいずれかを材料とする基板であって、
前記第１の領域を除く非能動領域に、ホウ素を２×１０２０ｃｍ−３以上の密度で含み、１２個の前記ホウ素からなる二十面体構造のクラスタを含む金属不純物のゲッタリング領域である第２の領域を有する基板を備えた半導体装置。
【請求項３】
前記基板は、前記第１の領域が設けられた第１の主面と、前記第１の主面の反対側の第２の主面を有し、前記第２の主面に前記第２の領域が設けられた請求項２記載の半導体装置。
【請求項４】
前記第２の領域は、前記第１の主面に設けられたダイシング領域に含まれる請求項２記載の半導体装置。
【請求項５】
シリコン、シリコンカーバイドおよびシリコンゲルマニウムのいずれかを材料とする基板にホウ素をイオン注入し、前記ホウ素を２×１０２０ｃｍ−３以上の密度で含み、１２個の前記ホウ素からなる二十面体構造のクラスタを含む金属不純物のゲッタリング領域を形成する工程と、
前記基板の前記ホウ素を含まない部分に機能素子を含む能動領域を形成する工程と、
を備えた半導体装置の製造方法。
【請求項６】
第１の主面と、
前記第１の主面の反対側の第２の主面であって、ホウ素を２×１０２０ｃｍ−３以上の密度で含み、１２個の前記ホウ素からなる二十面体構造のクラスタを含む金属不純物のゲッタリング領域を有する第２の主面と、
を備え、
シリコン、シリコンカーバイドおよびシリコンゲルマニウムのいずれかを材料とする基板。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体装置およびその製造方法、基板に関する。
【背景技術】
【０００２】
半導体装置には、その製造過程において金属不純物をゲッタリングする基板を用いることが好ましい。例えば、シリコン基板は、酸素や窒素、ｐ形不純物であるホウ素（Ｂ）を含む析出核に金属元素を取り込むことにより金属不純物のゲッタリングを行う。また、シリコン基板の裏面にポリシリコンを形成し、転位層を利用して金属不純物をゲッタリングする方法もある。さらに、シリコン結晶に炭素をドーピングし、酸素や窒素、ホウ素を含む析出核よりも、サイズが大きく密度の高い析出核を形成する方法が開発されている。これにより、金属不純物のゲッタリング量を向上させ、例えば、撮像素子における白傷の発生や、ゲート絶縁膜の信頼性劣化などを抑制することが可能となる。
【０００３】
炭素をドーピングする方法では、シリコン結晶の引き上げの際には析出核は形成されず、ウェーハプロセスにおける８００℃程度の熱処理により析出核を形成し、１０００℃以上の熱処理により析出核を成長させる。すなわち、炭素を含む析出核の形成には、半導体装置の製造過程における高温処理が必要である。
【０００４】
しかしながら、近年の微細化が進んだ半導体装置の製造過程は、ウェーハの熱履歴を抑制する方向にある。例えば、ＲＴＡ（Rapid Thermal Annealing）を用いた短時間の熱処理は析出核を消滅させ、また、析出核のサイズ・密度の大幅な低下を引き起こすこともある。さらに、低温における拡散係数が大きいチタンＴｉ、ニッケルＮｉ、コバルトＣｏなどの遷移金属の適用が広がり、ゲッタリングの重要性が増している。そこで、熱履歴を抑制した製造過程において金属不純物のゲッタリングを向上させる半導体装置およびその製造方法が必要とされている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平７−２６３４５３号公報
【非特許文献】
【０００６】
【非特許文献１】” Optical Characterization of Icosahedral Boron Modifications and Compounds”, Proc. 9th Int. Symp. Boron, Borides and Rel. Comp.(1987), p.142
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、金属不純物のゲッタリングを向上させる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００８】
実施形態に係る半導体装置は、機能素子を含む第１の領域が設けられ、シリコン、シリコンカーバイドおよびシリコンゲルマニウムのいずれかを材料とする基板を備える。そして、前記基板は、前記第１の領域を除く非能動領域に、ホウ素を２×１０２０ｃｍ−３以上の密度で含み、１２個の前記ホウ素からなる二十面体構造のクラスタを含む金属不純物のゲッタリング領域である第２の領域を有する。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る基板を表す模式断面図である。
【図２】第１の実施形態に係る基板の結晶構造を表す模式図である。
【図３】第１の実施形態に係る基板の特性を表すグラフである。
【図４】第１の実施形態に係る基板の特性を表すグラフである。
【図５】第１の実施形態に係る基板の特性を表すグラフである。
【図６】第１の実施形態に係る基板の特性を表すグラフである。
【図７】第１の実施形態に係る基板の特性を表すグラフである。
【図８】第１の実施形態に係る半導体装置を表す模式断面図である。
【図９】第２の実施形態に係る半導体装置を模式的に表す平面図である。
【図１０】第２の実施形態に係る半導体装置の特性を表すグラフである。
【図１１】第３の実施形態に係る半導体装置を模式的に表す平面図である。
【図１２】第４の実施形態に係る半導体装置を模式的に表す平面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。
【００１１】
（第１の実施形態）  
図１は、第１の実施形態に係る基板１０を表す模式断面図である。基板１０は、例えば、燐（Ｐ）がドープされたシリコン基板であり、第１の主面１０ａと、第２の主面１０ｂとを有する。
【００１２】
第１の主面１０ａには、例えば、トランジスタなどの機能素子を含む第１の領域が設けられる。そして、基板１０は、第１の領域を除く基板１０の表面にホウ素（Ｂ）を２×１０２０ｃｍ−３以上の密度で含む第２の領域を有する。
【００１３】
図１に示すように、本実施形態における第２の領域は、第１の主面１０ａの裏面である第２の主面１０ｂであり、ホウ素をイオン注入することにより形成する。例えば、ホウ素を注入エネルギー３５ｋｅＶ、ドーズ量１×１０１７ｃｍ−２の条件でイオン注入し、第２の主面１０ｂの側に過飽和不純物層２を形成する。ホウ素は、第２の主面１０ｂの全面に注入しても良いし、選択的に注入しても良い。第１の主面１０ａには、後述するように、ＣＭＯＳＦＥＴを含む第１の領域が設けられる。
【００１４】
上記の条件により注入されたホウ素は深さ方向に分布し、第２の主面１０ｂから約０．１３μｍの深さ位置にピークを有する。ホウ素のピーク濃度は約７．５×１０２１ｃｍ−３である。例えば、シリコンに対するホウ素の固溶限界濃度は、約２×１０２０ｃｍ−３であり、このピーク濃度は、固溶限界濃度の約３０倍である。このため、注入ピークの近傍では、ホウ素が過飽和状態となり、１２個のホウ素からなる二十面体構造を有したＢ１２クラスタが形成される。
【００１５】
図２は、基板１０の結晶構造を表す模式図である。図２（ａ）は、過飽和不純物層２の結晶構造を表す斜視図である。図２（ｂ）および図２（ｃ）は、それぞれＢ１２クラスタおよびシリコン（Ｓｉ）の最小クラスタを表す斜視図である。
【００１６】
図２（ａ）に示す過飽和不純物層２は、イオン注入直後の状態において１２個のホウ素からなるＢ１２クラスタを含有する。Ｂ１２クラスタは、図２（ｂ）に示すように、二十面体構造を有しシリコン結晶中に固溶する。例えば、図２（ｃ）に示すシリコンの最少クラスタは、シリコン原子５個からなる正四面体構造を有し、そのサイズは５．３４Åである。これに対し、Ｂ１２クラスタのサイズは５．２２Åであり、無理なくシリコンクラスタと置換することができる。このため、Ｂ１２クラスタは、シリコン中に安定に固溶される。
【００１７】
シリコン中に固溶されたＢ１２クラスタは、２価の電子欠乏状態を作り出す。例えば、１．２×１０２１ｃｍ−３の濃度に注入されたホウ素は、１×１０２０ｃｍ−３の密度のＢ１２クラスタを形成し、２×１０２０ｃｍ−３のホール濃度を生じさせる。すなわち、１．２×１０２１ｃｍ−３の濃度となるホウ素を注入することにより固溶限界濃度以上のホール濃度が得られる。また、Ｂ１２クラスタにより創り出される２価の電子欠乏状態が金属元素を取り込むことにより安定するため、Ｂ１２クラスタを含む過飽和不純物層２は、金属不純物のゲッタリング層として機能する。
【００１８】
次に、図３〜図７を参照して、過飽和不純物層２の特性を説明する。ここに示すデータを取得した基板では、窒素ドーピングまたは炭素ドーピング等の金属不純物のゲッタリング量を増加させる施策は行っていない。また、結晶引き上げ時に取り込まれる酸素および炭素の量はそれぞれ９×１０１７〜１．２×１０１８ｃｍ−３、２×１０１６ｃｍ−３程度であり、サイズが大きく密度の高い析出核を形成することはできない。
【００１９】
図３は、過飽和不純物層２のシート抵抗と、アニール温度と、の関係を示すグラフである。縦軸はシート抵抗（Ω／□）、横軸はアニール温度（℃）である。同図は、イオン注入直後の状態（２５℃）からアニール温度１０００℃迄のシート抵抗の変化を、ホウ素のドーズ量をパラメータとして示している。
【００２０】
過飽和不純物層２を形成するためのイオン注入では、注入エネルギーを３５ｋｅＶとし、注入ホウ素のドーズ量を５×１０１４ｃｍ−２から１×１０１７ｃｍ−２の範囲で変化させた。また、各アニール温度において１時間の熱処理を行い、過飽和不純物層２のシート抵抗を測定した。
【００２１】
図３に示すように、ホウ素のドーズ量が１×１０１６ｃｍ−２以下の場合と、３×１０１６ｃｍ−３以上の場合と、では、シート抵抗の変化が大きく異なる。１×１０１６ｃｍ−２以下では、約６００℃以上の熱処理を施した状態でシート抵抗が測定できるようになり、熱処理温度を高温にするほどシート抵抗が低下する。これは、イオン注入された不純物の活性化の一般的な挙動を表している。これに対し、ドーズ量が３×１０１６ｃｍ−２を超えると、熱処理を行わないイオン注入直後の状態（２５℃）においてシート抵抗が測定できるようになり、熱処理温度を高くした時のシート抵抗の変化も緩やかである。これは、ホウ素のドーズ量が３×１０１６ｃｍ−２を超えると、通常とは異なる現象が発生することを示している。
【００２２】
図４は、イオン注入直後の状態における過飽和不純物層２のキャリア濃度分布を表すグラフである。縦軸はキャリア濃度、横軸は、第２の主面１０ｂからの深さである。キャリア濃度は、ホール測定法を用いて測定した。
【００２３】
ホウ素のドーズ量が５×１０１５ｃｍ−２以下では、注入のピーク位置に３×１０１７ｃｍ−３程度のキャリアが発生しているが、注入したホウ素の大部分は活性化していない。一方、ドーズ量が１×１０１６ｃｍ−２を超えると、１×１０２０ｃｍ−３以上のキャリアが発生する。さらに、ドーズ量が増えるにしたがいキャリア濃度分布の幅が広がっていることが分かる。
【００２４】
ホウ素のドーズ量が１×１０１６ｃｍ−２を越えると、キャリア濃度はシリコン中におけるホウ素の固溶限界濃度である２×１０２０ｃｍ−３を超える。そして、ドーズ量を１×１０１７ｃｍ−２とした場合、ピーク濃度は１×１０２１ｃｍ−３に達し、表面から０．２５μｍの深さまで固溶限界濃度を超える過飽和領域が形成される。
【００２５】
図５は、Ｘ線光電子分光（X-ray Photoelectron Spectroscopy：ＸＰＳ）を用いて、過飽和不純物層２に含まれるホウ素の１ｓ軌道付近の結合エネルギーを測定した結果を表すグラフである。横軸は結合エネルギーであり、縦軸は分光スペクトルの強度である。
【００２６】
シリコン中のホウ素の１ｓ軌道における結合エネルギーは、図５中に示す１８６．８ｅＶのピークＢ３＋に対応する３配位、および、１８７．５ｅＶのピークＢ４＋に対応する４配位の結合が知られている。
【００２７】
図５中に示すグラフＸは、ホウ素のドーズ量を１×１０１７ｃｍ−２とした過飽和不純物層２のＸＰＳスペクトルであり、３配位に対応するピークＡ、および、４配位に対応するピークＢに加えて、それらより強度の高いピークＣが見られる。このピークＣの結合エネルギーは、１８８．１ｅＶにあり、５配位の結合Ｂ５＋に対応する。すなわち、過飽和不純物層２に含まれるホウ素では、５配位の結合が支配的であることがわかる。そして、５配位の結合は、金属ホウ素の結合であり、ホウ素１２個からなるＢ１２クラスタの結合に対応する。
【００２８】
図６は、ＦＴ−ＩＲ（Fourier Transform Infrared Spectroscopy）を用いて測定した、ドーズ量１×１０１７ｃｍ−２の過飽和不純物層２の赤外吸収スペクトルである。比較のために、H.Werheit et. alによる金属ホウ素の赤外吸収スペクトルの測定データを示している。
【００２９】
図６に示す過飽和不純物層２の赤外吸収スペクトルに含まれる３つのピークＤ、Ｅ、Ｆは、それぞれ、H.Werheit et. alの金属ホウ素の赤外吸収スペクトルのピークＰ１、Ｐ２、Ｐ３のそれぞれ対応する。すなわち、過飽和不純物層２の赤外吸収スペクトルは、金属ホウ素の赤外スペクトルにほぼ一致する。これにより、過飽和不純物層２におけるＢ１２クラスタの存在が裏付けられる。
【００３０】
図７は、ホウ素のドーズ量と、イオン注入後の過飽和不純物層２のシートキャリア濃度と、の関係を表すグラフである。ドーズ量１×１０１６ｃｍ−２以上では、イオン注入直後の状態でキャリアの発生が確認され、ドーズ量の増加とともに、シートキャリア濃度が増大する。そして、シートキャリア濃度の増加率は、図７中に示す１／６の傾きに近づく。これは、ドーズ量の増加とともに２価の電子欠乏状態を生じさせるＢ１２クラスタの形成が進むことを示している。
【００３１】
このように、本実施形態では、シリコン結晶中に過飽和となる量のホウ素をイオン注入してＢ１２クラスタを形成し、２価の電子欠乏状態が誘起する。そして、Ｂ１２クラスタが金属元素を取り込むことにより、過飽和不純物層２における金属不純物のゲッタリング効果を得ることができる。
【００３２】
図８は、第１の実施形態に係る半導体装置１００を表す模式断面図である。半導体装置１００は、機能素子としてｎチャネルＭＯＳＦＥＴ２０と、ｐチャネルＭＯＳＦＥＴ３０と、を含むＣＭＯＳＦＥＴである。以下、図１および図８を参照して、半導体装置１００の製造過程を説明する。
【００３３】
半導体装置１００の製造過程は、基板１０の裏面側にホウ素をイオン注入し、ホウ素が２×１０２０ｃｍ−３以上の密度で含まれる領域を形成する工程と、基板１０のホウ素を含まない部分である第１の主面１０ａにｎチャネルＭＯＳＦＥＴ２０およびｐチャネルＭＯＳＦＥＴ３０（以下、ｎＭＯＳＦＥＴ２０およびｐＭＯＳＦＥＴ３０）を含む領域（第１の領域）を形成する工程と、を含む。
【００３４】
まず、図１に示すように、基板１０の第２主面１０ｂ（裏面側）にホウ素をイオン注入し過飽和不純物層２を形成する。イオン注入条件は、例えば、注入エネルギー３５ｋｅＶ、ドーズ量１×１０１７ｃｍ−２である。この場合、注入領域におけるホウ素の最大濃度は７．５×１０２１ｃｍ−３となる。
【００３５】
基板１０には、例えば、シリコン基板を用いる。基板１０は、シリコン基板に限られる訳ではなく、例えば、ＳｉＣ、ＳｉＧｅなどＳｉを含む基板を用いても良い。
【００３６】
次に、図８に示すように、第２の主面１０ｂとは反対側の第１の主面１０ａに、ＳＴＩ（Shallow  Trench Isolation）１４を形成する。ＳＴＩ１４は、例えば、基板１０を選択的に酸化したシリコン酸化膜（ＳｉＯ２膜）であり、ｎＭＯＳＦＥＴ２０と、ｐＭＯＳＦＥＴ３０と、を電気的に絶縁する。また、ｎＭＯＳＦＥＴ２０およびｐＭＯＳＦＥＴ３０とを含む能動領域を、基板１０の他の部分から電気的に絶縁する。
【００３７】
次に、第１の主面１０ａにｐウェル４およびｎウェル５を形成する。ｐウェル４は、例えば、ｐ形不純物であるホウ素（Ｂ）をイオン注入し、熱処理によりドライブして形成する。また、ｎウェル５は、例えば、ｎ形不純物である砒素（Ａｓ）をイオン注入し、ドライブすることにより形成する。
【００３８】
次に、第１の主面１０ａの側にゲート酸化膜６およびゲート電極７を形成する。例えば、基板１０の表面を熱酸化してＳｉＯ２膜を形成した後、ＳｉＯ２膜の上にポリシリコン膜を形成する。さらに、ＲＩＥ（Reactive Ion Etching）を用いてポリシリコン膜とＳｉＯ２膜とをパターニングすることにより、ゲート酸化膜６およびゲート電極７を形成する。
【００３９】
次に、ｐウェル４の表面からｐ形不純物をドープした浅い不純物拡散層（Extension）８を形成し、ｎウェル５の表面からｎ形不純物をドープした浅い不純物拡散層（Extension）９を形成する。これらの不純物拡散層８および９は、ゲート電極７をマスクとして、ｐウェル４およびｎウェル５にそれぞれｐ形不純物およびｎ形不純物を選択的にイオン注入することにより形成する。
【００４０】
次に、ゲート電極７の側面にサイドウォール１３を形成した後、ｐウェル４の表面にｐ形不純物を選択的にイオン注入し、高キャリア濃度のソース・ドレイン領域１１を形成する。そして、ｎウェル５の表面にｎ形不純物を選択的にイオン注入し、高キャリア濃度のソース・ドレイン領域１２を形成する。
【００４１】
次に、ソース・ドレイン領域１１、１２の表面、および、ゲート電極７の上面に遷移金属を含むシリサイド層２１を形成する。シリサイド層２１は、ソース・ドレイン領域１１、１２の表面、および、ゲート電極７の上面に、例えば、ニッケル（Ｎｉ）膜を形成し、その後、熱処理することにより形成されるニッケルシリサイド（ＮｉＳｉ２）である。
【００４２】
次に、層間絶縁膜１５を形成し、ゲート電極７、および、ソース・ドレイン領域１１、１２に連通するコンタクトホール２５ａを形成し、コンタクトプラグ２５を埋め込む。コンタクトプラグ２５は、例えば、チタン（Ｔｉ）／窒化チタニウム（ＴｉＮ）／タングステン（Ｗ）を順に積層した構造を有する。
【００４３】
次に、層間絶縁膜１５の上に金属配線層１６を形成し、さらに、２層配線４１を含む層間絶縁膜３５および３７を形成する。２層配線４１には、例えば、銅（Ｃｕ）配線を用いることができる。最後に、層間絶縁膜３７の上にパッド電極１７を形成する。パッド電極１７には、例えば、アルミニウム（Ａｌ）を用いる。
【００４４】
上記の構成において、ｐウェル４およびｎウェル５のキャリア濃度は、例えば、５×１０１７ｃｍ−３であり、不純物拡散層(Extension)８および９のキャリア濃度は、例えば、１×１０２０ｃｍ−３である。また、ソース・ドレイン領域１１および１２のキャリア濃度は、５×１０２０ｃｍ−３以下であり、いずれも過飽和不純物層２よりも低濃度である。
【００４５】
また、上記の製造過程における熱処理における最高温度は、例えば、１０３５℃であるが、その処理時間は極めて短時間である。すなわち、所定温度への昇温および降温を行い、その温度における保持時間は０（ゼロ）である。一方、最長の処理時間は、約２００分であり、その温度は５００℃である。
【００４６】
本実施形態では、上記の製造過程を通して金属不純物が過飽和不純物層２にゲッタリングされる。表１は、基板１０の裏面にホウ素をイオン注入した後、および、上記の製造過程を通して半導体装置１００を形成した後において、過飽和不純物層２にゲッタリングされた金属不純物の量を示している。金属不純物の量は、基板１０の裏面側をＨＦ／ＨＮＯ３を含むエッチング液で約１μｍ溶解し、回収したエッチング液を原子吸光分析することにより測定した。
【００４７】
【表１】
0005793456.tif 000002
【００４８】
半導体装置１００の形成後の各金属元素の量と、過飽和不純物層２の形成後の各金属元素の量と、の差が、上記の製造過程においてゲッタリングされた金属不純物の量である。過飽和不純物層２の形成後において検出されている各金属元素は、イオン注入の過程までの汚染と考えられる。
【００４９】
半導体装置１００の形成後においては、Ａｌ、Ｆｅ、Ｎｉ、Ｃｕ、Ｔｉ等の製造過程で使用している金属不純物が高いレベル（１０１０〜１０１２ｃｍ−３）で検出されている。これにより、上記の製造過程におけるクロスコンタミネーションで生じた金属不純物を、Ｂ１２クラスタを含む過飽和不純物層２がトラップしたことがわかる。
【００５０】
上記の通り、ホウ素の密度が過飽和になる量のイオン注入を行うことによりＢ１２クラスタを形成し、基板１０の内部に２価の電子欠乏状態を誘起することができる。そして、例えば、シリコン結晶中における固溶限界濃度以上のホールを生成することにより、金属不純物のゲッタリングを効果的に行うことができる。
【００５１】
このような効果は、イオン注入法を用いて強制的にホウ素を過剰ドーピングすることにより実現できる。例えば、基板結晶格の格子位置に不純物元素を置換するドーピング方法では、過飽和状態を形成することはできない。また、本実施形態では、イオン注入過程においてＢ１２クラスタが形成されるため、炭素ドーピングや、窒素ドーピングによる析出核の形成に比べてゲッタリングサイト（過飽和不純物層２）の形成が容易である。
【００５２】
また、過飽和不純物層２に形成は、製造過程の初期に限らず、任意の工程においてイオン注入を行うことにより実施できる。また、過飽和不純物層２に含まれるＢ１２クラスタは熱的に安定であり、他の領域に及ぼす影響も少ない。さらに、製造過程の途中で過飽和不純物層２をエッチングにより除去することもできる。すなわち、本実施形態は、製造工程への適用の自由度が高く、その実施における制約も少ない。
【００５３】
本実施形態では、Ｂ１２クラスタを含む過飽和不純物層２が残る製造過程の例を示したが、例えば、基板１０の裏面を研削または研磨することにより、最終的に過飽和不純物層２を除去しても良い。
【００５４】
（第２の実施形態）  
図９は、第２の実施形態に係る半導体装置２００を模式的に表す平面図である。半導体装置２００は、ＣＭＯＳイメージセンサであり、画素領域（Pixel Area）５１と、周辺回路と、を備える。
【００５５】
図９に示すように、周辺回路は、論理領域（Logic Area）５３と、電源部５５と、カラムＡＤＣ（Column Analog/Digital Converter）５７と、回路制御部５９と、を含む。周辺回路の各要素は、画素領域５１と共に基板１０の第１の主面１０ａに配置される。そして、半導体装置２００においても、図１に示すように、第２の主面１０ｂに過飽和不純物層２を形成することができる。
【００５６】
図１０は、３種類の基板を用いて形成した半導体装置２００の特性を表すグラフである。基板は、過飽和不純物層２が形成されＢ１２クラスタを含むシリコン基板、炭素ドーピングにより析出核を形成したシリコン基板、および、ゲッタリングサイトを有しないノンドープのシリコン基板の３種類である。
【００５７】
半導体装置２００は、５メガピクセル（画素サイズ１．７５μｍ）の画素領域５１を有する。そして、図１０は、画素領域５１に生じた白傷（光が照射されていない状態でも電子が生成されている画素）の個数を、各基板について示している。
【００５８】
図１０に示すように、ノンドープのシリコン基板では、４００を超える白傷の発生が見られる。これに対し、炭素ドーピングしたシリコン基板、および、Ｂ１２クラスタを含むシリコン基板では、白傷の個数は１００以下に抑制されている。このように、Ｂ１２クラスタを含有した過飽和不純物層２は、金属不純物のゲッタリング層として有効に機能する。
【００５９】
また、過飽和不純物層２は、基板１０の裏面（第２の主面１０ｂ）だけでなく、第１の主面１０ａの側に設けても良い。すなわち、能動素子を含む画素領域５１および周辺回路の各要素の間の中性領域５０に形成することもできる。また、第１の主面１０ａに設けられる複数の半導体装置２００の間を画するダイシング領域６０に形成しても良い。これにより、例えば、裏面を研削または研磨した後の工程における金属不純物のゲッタリングが可能となる。
【００６０】
（第３の実施形態）  
図１１は、第３の実施形態に係る半導体装置３００を模式的に表す平面図である。半導体装置３００は、汎用ロジックＩＣ（Integrated Circuit）であり、構成要素として１組のマイクロプロセッサユニット（Micro-Processing Unit：ＭＰＵ）６１および６３と、１組の論理ブロック６５および６７と、アナログＩＰ（intellectual property core）６９と、メモリ部（例えば、混載ＤＲＡＭ：Dynamic Random Access Memory）７１と、を含む。さらに、これらの回路要素を相互に接続する内部システムバス７３と、入出力部７５と、を含む。
【００６１】
半導体装置３００においても、機能素子を含む各構成要素は、基板１０の第１の主面１０ａに設けられる。そして、第２の主面１０ｂに過飽和不純物層２を形成することができる。また、第１の主面１０ａにおける各構成要素が設けられた第１の領域以外の第２の領域に過飽和不純物層２を設けても良い。すなわち、各要素の間の中性領域５０またはダイシング領域６０に、選択的にホウ素をイオン注入し過飽和不純物層２を形成することができる。
【００６２】
これにより、各構成要素における金属不純物の汚染を抑制することができ、半導体装置３００の信頼性を向上させることができる。
【００６３】
（第４の実施形態）  
図１２は、第４の実施形態に係る半導体装置４００を模式的に表す平面図である。半導体装置４００は、ＮＡＮＤ型メモリであり、構成要素としてセルアレイ領域８１と、ローデコーダ８３と、センスアンプ８５と、ビットライン回路８７と、を含む。さらに、これらの回路要素につながるボンディングパッド８９と、電源部９１と、を含む。
【００６４】
半導体装置４００においても、機能素子を含む各構成要素は、基板１０の第１の主面１０ａに設けられ、第２の主面１０ｂに過飽和不純物層２を形成することができる。また、各要素の間の中性領域５０またはダイシング領域６０に、過飽和不純物層２を形成しても良い。これにより、金属不純物の汚染を抑制し、半導体装置４００の信頼性を向上させることができる。
【００６５】
以上、第１の実施形態〜第４の実施形態に例示するように、固溶限界を超えたホウ素をイオン注入することにより基板中に２価の電子欠乏状態を誘起するＢ１２クラスタを形成することができる。さらに、Ｂ１２クラスタはイオン注入の過程において形成されるため、サーマルバジェット（熱履歴）を抑制した半導体装置の製造過程においても過飽和不純物層２形成が容易であり、金属不純物をゲッタリングすることが可能である。また、過飽和不純物層２は、機能素子を含む能動領域以外の任意の領域に形成することが可能であり、製造工程への適用における自由度が高い。これにより、半導体装置の品質および信頼性を向上させることができる。
【００６６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
２・・・過飽和不純物層、  ４、５・・・ウェル、  ６・・・ゲート酸化膜、  ７・・・ゲート電極、  ８、９・・・不純物拡散層、  １０・・・基板、  １０ａ、１０ｂ・・・主面、  １１、１２・・・ソース・ドレイン領域、  １３・・・サイドウォール、  １４・・・ＳＴＩ、  １５、３５、３７・・・層間絶縁膜、  １６・・・金属配線層、  １７・・・パッド電極、  ２１・・・シリサイド層、  ２５・・・コンタクトプラグ、  ２５ａ・・・コンタクトホール、  ４１・・・２層配線、  ５０・・・中性領域、  ５１・・・画素領域、  ５５、９１・・・電源部、  ５７・・・カラムＡＤＣ、  ５９・・・回路制御部、  ６０・・・ダイシング領域、  ６１、６３・・・マイクロプロセッサユニット、  ６５、６７・・・論理ブロック、  ６９・・・アナログＩＰ、  ７１・・・メモリ部、  ７３・・・内部システムバス、  ７５・・・入出力部、  ８１・・・セルアレイ領域、  ８３・・・ローデコーダ、  ８５・・・センスアンプ、  ８７・・・ビットライン回路、  ８９・・・ボンディングパッド、  １００、２００、３００、４００・・・半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１１】
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【図１２】
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【図５】
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【図９】
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