(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ、誘電体層と、前記誘電体層の上下面に形成された少なくとも一対のキャパシタ電極層とを有する薄膜キャパシタと、
前記基板上に設けられ、ｐ型半導体およびｎ型半導体によるｐｎ接合型の薄膜ツェナーダイオードを少なくとも１つ有する保護回路とを備え、
前記薄膜キャパシタと前記保護回路とが並列接続され、
前記薄膜キャパシタの電荷蓄積領域および前記薄膜ツェナーダイオードのｐｎ接合領域は、上下方向に積層状態に配置されると共に上下方向からの平面視において重なる領域を有するように配置されている
ことを特徴とするＥＳＤ保護機能付薄膜キャパシタ装置。
【請求項２】
前記平面視において、前記ｐｎ接合領域が前記電荷蓄積領域の内側に配置されていることを特徴とする請求項１に記載のＥＳＤ保護機能付薄膜キャパシタ装置。
【請求項３】
前記平面視において、前記電荷蓄積領域が前記ｐｎ接合領域の内側に配置されていることを特徴とする請求項１に記載のＥＳＤ保護機能付薄膜キャパシタ装置。
【請求項４】
前記保護回路は、２個の前記薄膜ツェナーダイオードが逆方向に直列接続されて形成されていることを特徴とする請求項１ないし３のいずれかに記載のＥＳＤ保護機能付薄膜キャパシタ装置。
【請求項５】
前記誘電体層が、ペロブスカイト型酸化物材料またはペロブスカイト型酸窒化物材料で形成され、
前記ｐ型半導体および前記ｎ型半導体が、酸化物半導体材料または酸窒化物半導体材料であることを特徴とする請求項１ないし４のいずれかに記載のＥＳＤ保護機能付薄膜キャパシタ装置。
【請求項６】
請求項１ないし５のいずれかに記載のＥＳＤ保護機能付薄膜キャパシタ装置を製造する製造方法において、
加熱処理することにより前記誘電体層を酸化雰囲気中で焼成させて前記薄膜キャパシタを形成した後に、前記薄膜ツェナーダイオードを形成することを特徴とするＥＳＤ保護機能付薄膜キャパシタ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電などを原因とする過電圧に対する保護機能を有するＥＳＤ保護機能付薄膜キャパシタ装置およびその製造方法に関する。
【背景技術】
【０００２】
図８および図９に示すＥＳＤ保護機能付薄膜キャパシタ装置５００は、絶縁基板５０１上に積層された第１のキャパシタ電極層５０２と、第１のキャパシタ電極層５０２に積層された誘電体層５０３と、誘電体層５０３に積層された第２のキャパシタ電極層５０４とを備える薄膜キャパシタ５０５を備えている。また、ＥＳＤ保護機能付薄膜キャパシタ５００は、薄膜キャパシタ５０５に並列接続された保護回路５０６を備えている。なお、図８は従来のＥＳＤ保護機能付薄膜キャパシタを示す平面図、図９は図８のＡ−Ａ線矢視断面図である。【０００３】
保護回路５０６は、薄膜構造の複数（６個）のショットキーダイオード５０７ａ〜５０７ｆが直列接続されて形成されている。保護回路５０６を形成する各ショットキーダイオード５０７ａ〜５０７ｆは、例えば次のようにして形成される。すなわち、略矩形状に形成された第１のキャパシタ電極層５０２に接続されて誘電体層５０３の周縁部分に枠状に電極５０８ａが形成されている。【０００４】
また、図８に示すように、略矩形状に形成された第２のキャパシタ電極層５０４は、その右下の隅部部分が略長矩形状に切り欠かれている。そして、第２のキャパシタ電極層５０４が切り欠かれた右下の隅部部分の誘電体層５０３上に、矩形状の電極５０８ｃ，５０８ｅが形成されている。また、各電極５０８ａ，５０８ｃ，５０８ｅを被覆するように誘電体層５０３上に半導体層５０９が形成されている。また、半導体層５０９上の平面視において各電極５０８ａ，５０８ｃ，５０８ｅ間に相当する位置に電極５０８ｂ，５０８ｄが形成され、電極５０８ｅおよび第２のキャパシタ電極層５０４間に相当する位置に電極５０８ｆが形成されている。【０００５】
したがって、電極５０８ａ，５０８ｂおよび半導体層５０９によりショットキーダイオード５０７ａが形成され、電極５０８ｂ，５０８ｃおよび半導体層５０９によりショットキーダイオード５０７ｂが形成され、電極５０８ｃ，５０８ｄおよび半導体層５０９によりショットキーダイオード５０７ｃが形成される。また、電極５０８ｄ，５０８ｅおよび半導体層５０９によりショットキーダイオード５０７ｄが形成され、電極５０８ｅ，５０８ｆおよび半導体層５０９によりショットキーダイオード５０７ｅが形成され、電極５０８ｆおよび第２のキャパシタ電極層５０４と半導体層５０９とによりショットキーダイオード５０７ｆが形成されている。そして、各ショットキーダイオード５０７ａ〜５０７ｆが直列接続されて保護回路５０６が形成される。また、ショットキーダイオード５０７ａの電極５０８ａが第１のキャパシタ電極層５０２に接続され、ショットキーダイオード５０７ｆの一方の電極が第２のキャパシタ電極層５０４により形成されることにより、保護回路５０６が薄膜キャパシタ５０５に並列接続されている。【０００６】
このように構成されたＥＳＤ保護機能付薄膜キャパシタ装置５００では、薄膜キャパシタ５０５に静電気等に起因する過電圧が加わった場合に、保護回路５０６を形成する各ショットキーダイオード５０７ａ〜５０７ｆが降伏して保護回路５０６に電流パスが形成される。したがって、保護回路５０６を過電流が流れることにより薄膜キャパシタ５０５が保護される。なお、各ショットキーダイオード５０７ａ〜５０７ｆは、金属／半導体／金属構造を有し、ショットキー接合された金属／半導体のショットキー障壁のトンネリングにより電流の流れが制限される逆並列ショットキーダイオードに形成されている。また、誘電体層５０３は、化学量論比の窒化珪素（Ｓｉ３Ｎ４）や酸化シリコン（ＳｉＯ２）などにより形成される。また、半導体層５０９は、シリコンリッチな非化学量論比の窒化珪素やタンタル五酸化物（Ｔａ２Ｏ５）などにより形成される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００２−５４１６８１号公報（段落００３１〜００３２、図３〜５、要約書など）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記したように、ＥＳＤ保護機能付薄膜キャパシタ装置５００では、ショットキー接合された金属/半導体/金属の薄膜構造のショットキーダイオード５０７ａ〜５０７ｆが直列接続されて保護回路５０６が形成されている。ショットキー障壁の電気的な障壁高さは原理的に２ｅＶ程度以下の大きさであるので、電流が急峻に増加する電圧は２Ｖ程度以下の大きさとなる。そのため、薄膜キャパシタ５０５の使用電圧が２Ｖ以上の大きさである場合は、薄膜キャパシタ５０５に１個のショットキーダイオードが並列接続されているだけでは、ショットキーダイオード側の経路を電流が流れてしまうので、薄膜キャパシタ５０５は機能することができない。【０００９】
したがって、上記したように、ＥＳＤ保護機能付薄膜キャパシタ装置５００では、複数のショットキーダイオード５０７ａ〜５０７ｆを直列接続して電流が増大する電圧の大きさを上昇させることにより、薄膜キャパシタ５０５の機能が確保されている。しかしながら、このようにすると、直列接続されるショットキーダイオード５０７ａ〜５０７ｆの数が増大するので、ＥＳＤ保護機能付薄膜キャパシタ装置５００の素子サイズが大きくなるという問題がある。【００１０】
また、図８および図９に示すように、薄膜キャパシタ５０５が基板５０１上の右下の隅部部分を除く領域に配置され、保護回路５０６が基板５０１上の右下の隅部部分の領域に配置されることにより、薄膜キャパシタ５０５と保護回路５０６とは同一面内に分離して配置されている。したがって、基板５０１上の配置スペースに制約を受けるので、直列接続されるショットキーダイオードの数が増大すると、ＥＳＤ保護機能付薄膜キャパシタ装置５００の素子サイズが大面積化するという問題が生じる。【００１１】
この発明は、上記した課題に鑑みてなされたものであり、素子サイズの小面積化が図られたＥＳＤ保護機能付薄膜キャパシタ装置を提供すると共に、その製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記した目的を達成するために、本発明のＥＳＤ保護機能付薄膜キャパシタは、基板と、前記基板上に設けられ、誘電体層と、前記誘電体層の上下面に形成された少なくとも一対のキャパシタ電極層とを有する薄膜キャパシタと、前記基板上に設けられ、ｐ型半導体およびｎ型半導体によるｐｎ接合型の薄膜ツェナーダイオードを少なくとも１つ有する保護回路とを備え、前記薄膜キャパシタと前記保護回路とが並列接続され、前記薄膜キャパシタの電荷蓄積領域および前記薄膜ツェナーダイオードのｐｎ接合領域は、上下方向に積層状態に配置されると共に上下方向からの平面視において重なる領域を有するように配置されていることを特徴としている。【００１３】
このように構成された発明では、薄膜キャパシタに並列接続された保護回路が、ｐ型半導体およびｎ型半導体によるｐｎ接合型の薄膜ツェナーダイオードを少なくとも１つ有している。ツェナーダイオードは半導体のキャリア濃度を制御することにより、逆電圧方向で電流が急峻に増加する降伏電圧の大きさを制御することができるが、ツェナーダイオードでは、ショットキーダイオードと比較すると降伏電圧の大きさを非常に大きくすることができる。したがって、ショットキーダイオードのように、降伏電圧を大きくするために複数のツェナーダイオードを直列接続する必要がない。したがって、基板上における保護回路の上下方向からの平面視における専有面積を小さくすることができる。【００１４】
また、薄膜キャパシタの電荷蓄積領域および薄膜ツェナーダイオードのｐｎ接合領域は、上下方向に積層状態に配置されると共に上下方向からの平面視において重なる領域を有するように配置されている。したがって、従来のショットキーダイオードを有する保護回路および薄膜キャパシタが基板上の同一平面に並設された構成と比較すると、基板サイズを極めて小さくすることができ、素子サイズの小面積化が図られたＥＳＤ保護機能付薄膜キャパシタ装置を提供することができる。【００１５】
また、前記平面視において、前記ｐｎ接合領域が前記電荷蓄積領域の内側に配置されていたり、前記平面視において、前記電荷蓄積領域が前記ｐｎ接合領域の内側に配置されているとよい。【００１６】
このようにすると、薄膜キャパシタおよび保護回路が基板上にコンパクトに配置された実用的な構成のＥＳＤ保護機能付薄膜キャパシタを提供することができる。【００１７】
また、前記保護回路は、２個の前記薄膜ツェナーダイオードが逆方向に直列接続されて形成されているとよい。【００１８】
このように構成すると、保護回路は、逆方向に直列接続された２個の薄膜ツェナーダイオードを備えているが、一方の薄膜ツェナーダイオードが過電圧により降伏した場合には、当該過電圧は他方のツェナーダイオードに対して必ず順方向に印加される。そのため、一方の薄膜ツェナーダイオードが降伏した場合には、保護回路に電流パスが必ず形成されるので確実に薄膜キャパシタを過電圧から保護することができる。したがって、プラス・マイナス両極性の過電圧に対して保護回路に電流パスが形成されるので、薄膜キャパシタを確実にプラス・マイナス両極性の過電圧から保護することができる。【００１９】
また、前記誘電体層が、ペロブスカイト型酸化物材料またはペロブスカイト型酸窒化物材料で形成され、前記ｐ型半導体および前記ｎ型半導体が、酸化物半導体材料または酸窒化物半導体材料であるとよい。【００２０】
このようにすると、ペロブスカイト型酸化物材料またはペロブスカイト型酸窒化物材料などの高誘電率材料により誘電体層が形成されることにより、薄膜キャパシタを小型化することができる。また、薄膜ツェナーダイオードを形成するｐ型半導体およびｎ型半導体が、酸素含有材料であり酸素含有雰囲気で形成されるため、薄膜ツェナーダイオードが形成される際に、薄膜キャパシタの誘電体層が還元されて劣化するのを抑制することができる。したがって、小型で高品質のＥＳＤ保護機能付薄膜キャパシタ装置を提供することができる。【００２１】
また、本発明のＥＳＤ保護機能付薄膜キャパシタの製造方法は、請求項１ないし５のいずれかに記載のＥＳＤ保護機能付薄膜キャパシタ装置を製造する製造方法において、加熱処理することにより前記誘電体層を酸化雰囲気中で焼成させて前記薄膜キャパシタを形成した後に、前記薄膜ツェナーダイオードを形成することを特徴としている。【００２２】
このように構成された発明では、加熱処理することにより誘電体層を酸化雰囲気中で焼成させて薄膜キャパシタを形成した後に、薄膜ツェナーダイオードが形成されるので、薄膜ツェナーダイオードが加熱されることにより損傷等して機能不全に陥るのを防止することができる。
【発明の効果】
【００２３】
本発明によれば、薄膜キャパシタの電荷蓄積領域および薄膜ツェナーダイオードのｐｎ接合領域は、上下方向に積層状態に配置されると共に上下方向からの平面視において重なる領域を有するように配置されている。したがって、従来のショットキーダイオードを有する保護回路および薄膜キャパシタが基板上の同一平面に並設された構成と比較すると、基板サイズを極めて小さくすることができ、素子サイズの小面積化が図られたＥＳＤ保護機能付薄膜キャパシタ装置を提供することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態にかかるＥＳＤ保護機能付薄膜キャパシタ装置を示す図であって、（ａ）は断面図、（ｂ）は等価回路を示す図である。
【図２】薄膜キャパシタおよび薄膜ツェナーダイオードの上下方向からの平面視における配置状態を示す図である。
【図３】ＥＳＤ保護機能付薄膜キャパシタ装置の製造方法の一例を示す図であって、（ａ）〜（ｄ）はそれぞれ異なる状態を示す。
【図４】図３に続くＥＳＤ保護機能付薄膜キャパシタ装置の製造方法の一例を示す図であって、（ａ）〜（ｃ）はそれぞれ異なる状態を示す。
【図５】図４に続くＥＳＤ保護機能付薄膜キャパシタ装置の製造方法の一例を示す図であって、（ａ），（ｂ）はそれぞれ異なる状態を示す。
【図６】本発明の他の実施形態にかかるＥＳＤ保護機能付薄膜キャパシタ装置を示す断面図である。
【図７】薄膜キャパシタおよび薄膜ツェナーダイオードの上下方向からの平面視における配置状態を示す図である。
【図８】従来のＥＳＤ保護機能付薄膜キャパシタを示す平面図である。
【図９】図８のＡ−Ａ線矢視断面図である。
【発明を実施するための形態】
【００２５】
＜一実施形態＞
本発明の一実施形態について図１〜図５を参照して説明する。図１は本発明の一実施形態にかかるＥＳＤ保護機能付薄膜キャパシタ装置を示す図であって、（ａ）は断面図、（ｂ）は等価回路を示す図、図２は薄膜キャパシタおよび薄膜ツェナーダイオードの上下方向からの平面視における配置状態を示す図である。図３はＥＳＤ保護機能付薄膜キャパシタ装置の製造方法の一例を示す図であって、（ａ）〜（ｄ）はそれぞれ異なる状態を示し、図４は図３に続くＥＳＤ保護機能付薄膜キャパシタ装置の製造方法の一例を示す図であって、（ａ）〜（ｃ）はそれぞれ異なる状態を示し、図５は図４に続くＥＳＤ保護機能付薄膜キャパシタ装置の製造方法の一例を示す図であって、（ａ），（ｂ）はそれぞれ異なる状態を示す。
【００２６】
（構成）
ＥＳＤ保護機能付薄膜キャパシタ装置１００の概略構成について説明する。
【００２７】
ＥＳＤ保護機能付薄膜キャパシタ装置１００は、Ｓｉ基板１上に形成された熱酸化ＳｉＯ２絶縁層２、絶縁層２に積層された（Ｂａ，Ｓｒ）ＴｉＯ３（以下「ＢＳＴ」と称する）密着層３を介して基板１上に設けられた薄膜キャパシタＣを備えている。薄膜キャパシタＣは、ＢＳＴ誘電体層５と、誘電体層５の上下面にＰｔ膜により形成された少なくとも一対のキャパシタ電極層４，６とを有している。なお、図１（ａ）に示すように、基板１の密着層３上にキャパシタ電極層４が積層され、キャパシタ電極層４上に誘電体層５が積層されて、誘電体層５上にキャパシタ電極層６が積層されている。
【００２８】
また、薄膜キャパシタＣ（キャパシタ電極層６）上にＢＳＴ絶縁膜により形成された保護層７が積層されると共に、薄膜キャパシタＣは、ＳｉＯ２絶縁膜により形成された保護層８により被覆されている。また、保護層８の上面には、保護層８および誘電体層５に形成された透孔を介してキャパシタ電極層４と接続されたＣｕ／Ｔｉ引出電極９が形成されている。また、保護層８の上面には、保護層７，８に形成された透孔を介してキャパシタ電極層６と接続されたＣｕ／Ｔｉ引出電極１０が形成されている。
【００２９】
また、ＥＳＤ保護機能付薄膜キャパシタ装置１００は、基板１上に設けられた引出電極９，１０上のそれぞれに設けられたｐ型半導体およびｎ型半導体によるｐｎ接合型の薄膜ツェナーダイオードＤ１，Ｄ２を有する保護回路１０１を備えている。
【００３０】
薄膜ツェナーダイオードＤ１は、引出電極９上にｐ型ＣｕＡｌＯ２（ｐ型半導体）により形成されたｐ型半導体層１１と、ｎ型ＮｂドープＴｉＯ２（ｎ型半導体）により形成されてｐ型半導体層１１に積層されたｎ型半導体層１２とを有している。薄膜ツェナーダイオードＤ２は、引出電極１０上にｐ型ＣｕＡｌＯ２により形成されたｐ型半導体層１３と、ｎ型ＮｂドープＴｉＯ２により形成されてｐ型半導体層１３に積層されたｎ型半導体層１４とを有している。なお、ｐ型半導体層１１およびｎ型半導体層１２の接合界面と、ｐ型半導体層１３およびｎ型半導体層１４の接合界面においてｐｎ接合が形成されている。
【００３１】
また、各薄膜ツェナーダイオードＤ１，Ｄ２の各々を被覆するように、ＳｉＯ２絶縁層１５と、ポリイミド樹脂の積層体から成る絶縁層１６とが設けられている。また、各ツェナーダイオードＤ１，Ｄ２それぞれのｎ型半導体層１２，１４が、絶縁層１５，１６に形成された透孔を介してＣｕ／Ｔｉ接続電極１７により接続されている。したがって、図１（ｂ）に示すように、保護回路１０１は、２個のツェナーダイオードＤ１，Ｄ２が逆方向に直列接続されて形成されている。
【００３２】
また、絶縁層１６の上面には、絶縁層１５，１６に形成された透孔を介して引出電極９に接続されたＣｕ／Ｔｉ引出電極１８が形成されている。また、絶縁層１６の上面には、絶縁層１５，１６に形成された透孔を介して引出電極１０に接続されたＣｕ／Ｔｉ引出電極１９が形成されている。そして、引出電極１８，１９それぞれの上面には、Ａｕ／Ｎｉ外部電極２０，２１が形成されている。
【００３３】
また、引出電極１８，１９および外部電極２０，２１の周縁部および接続電極１７の上面と、絶縁層１５，１６の側面とを被覆するように、ソルダーレジストとして機能するエポキシ樹脂層２２が設けられている。
【００３４】
以上のように構成されたＥＳＤ保護機能付薄膜キャパシタ装置１００では、図１（ｂ）に示すように、２個の薄膜ツェナーダイオードＤ１，Ｄ２が逆方向に直列接続されて形成された保護回路１０１と、薄膜キャパシタＣとが並列接続されている。
【００３５】
また、図１（ａ）および図２に示すように、薄膜キャパシタＣの電荷蓄積領域Ｓ１となる上側のキャパシタ電極層６の形成領域と、薄膜ツェナーダイオードＤ１，Ｄ２のｐｎ接合領域Ｓ２とが上下方向に積層状態に配置されている。また、上下方向からの平面視において、キャパシタ電極層６の形成領域（電荷蓄積領域Ｓ１）と、薄膜ツェナーダイオードＤ１，Ｄ２のｐｎ接合領域Ｓ２とが重なる領域を有するように配置されている。より具体的には、この実施形態では、薄膜ツェナーダイオードＤ１，Ｄ２のｐｎ接合領域Ｓ２が、キャパシタ電極層６（電荷蓄積領域Ｓ１）の内側に配置されている。
【００３６】
（製造方法）
ＥＳＤ保護機能付薄膜キャパシタ装置１００の製造方法の一例について説明する。
【００３７】
まず、図３（ａ）に示すように、Ｓｉ基板１上に、熱酸化法により約７００ｎｍの厚みのＳｉＯ２絶縁層２が形成される。次に、図３（ｂ）に示すように、Ｂａ：Ｓｒ：Ｔｉ＝７：３：１０（モル比）の割合で構成されたＭＯＤ原料がスピンコート法により絶縁層２に塗布される。そして、ＭＯＤ原料を熱乾燥した後、酸素雰囲気中において、約６５０℃で約３０分間、高速昇温熱処理（ＲＴＡ：Rapid Thermal Annealing)が施されることにより、約５０ｎｍの厚みの薄膜ＢＳＴにより密着層３が形成される。
【００３８】
続いて、スパッタ法を用いて、下側のキャパシタ電極層４を形成するＰｔ膜が約２００ｎｍの厚みで成膜される。また、Ｂａ：Ｓｒ：Ｔｉ＝７：３：１０（モル比）の割合で構成されたＭＯＤ原料がスピンコート法によりキャパシタ電極層４に塗布される。そして、ＭＯＤ原料を熱乾燥した後、酸素雰囲気中において、約６５０℃で約１０分間、ＲＴＡが施されることにより、ペロブスカイト型酸化物材料であるＢＳＴの薄膜により約１００ｎｍの厚みの誘電体層５が形成される。
【００３９】
次に、スパッタ法を用いて、上側のキャパシタ電極層６を形成するＰｔ膜が約２００ｎｍの厚みで成膜される。また、Ｂａ：Ｓｒ：Ｔｉ＝７：３：１０（モル比）の割合で構成されたＭＯＤ原料がスピンコート法によりキャパシタ電極層６に塗布される。そして、ＭＯＤ原料を熱乾燥した後、酸素雰囲気中において、約６５０℃で約６０分間、ＲＴＡが施されることにより、約１００ｎｍの厚みの薄膜ＢＳＴにより保護層７が形成される。
【００４０】
続いて、図３（ｃ）に示すように、フォトリソグラフィおよびイオンミリング法を用いて、上側のキャパシタ電極層６および保護層７が所定形状に加工される。また、フォトリソグラフィおよびイオンミリング法を用いて、密着層３、下側のキャパシタ電極層４および誘電体層５が所定形状に加工される。そして、酸素雰囲気中において、約８５０℃で約３０分間、加熱処理されることにより誘電体層５が焼成されて、薄膜キャパシタＣが形成される。このように、酸素雰囲気中で誘電体層５を高温焼成することにより、誘電体層５の結晶性を向上させることができると共に、誘電体層５の酸素欠陥を低減することができる。
【００４１】
次に、スパッタ法を用いて、約１０００ｎｍの厚みでＳｉＯ２膜が成膜されることにより保護層８が形成される。そして、図３（ｄ）に示すように、フォトリソグラフィおよびドライエッチング法を用いて、保護層７，８および誘電体層５が加工されて透孔が形成されると共に、絶縁層２の端縁部分が所定形状に加工される。
【００４２】
続いて、スパッタ法を用いて、約１００ｎｍの厚みでＴｉ膜が成膜された後に、約１０００ｎｍの厚みでＣｕ膜が成膜される。そして、図４（ａ）に示すように、フォトリソグラフィおよびウェットエッチング法を用いて、Ｃｕ／Ｔｉ膜が加工されることにより、下側のキャパシタ電極層４に接続された引出電極９と、上側のキャパシタ電極層６に接続された引出電極１０とが保護層８上に形成される。
【００４３】
次に、スパッタ法を用いて、酸化物半導体材料であるｐ型ＣｕＡｌＯ２によるｐ型半導体膜が約３００ｎｍの厚みで成膜され、酸化物半導体材料であるｎ型ＮｂドープＴｉＯ２によるｎ型半導膜が約３００ｎｍの厚みで成膜される。そして、図４（ｂ）に示すように、フォトリソグラフィおよびドライエッチング法を用いてｐ型半導体膜およびｎ型半導体膜が加工されることにより、引出電極９上にｐ型半導体層１１およびｎ型半導体層１２が積層された状態で形成され、引出電極１０上にｐ型半導体層１３およびｎ型半導体層１４が積層された状態で形成される。
【００４４】
続いて、大気雰囲気において、ｐ型半導体層１１，１３およびｎ型半導体層１２，１４の物性を安定化させるために約４００℃で加熱処理されて、薄膜ツェナーダイオードＤ１，Ｄ２が形成される。なお、この実施形態では、ｐ型ＣｕＡｌＯ２のキャリア濃度は５．０×１０１６ｃｍ−３、ｎ型ドープＴｉＯ２のキャリア濃度は１．０×１０１７ｃｍ−３であり、各薄膜ツェナーダイオードＤ１，Ｄ２の降伏電圧は約２０Ｖに設定されている。
【００４５】
次に、図４（ｃ）に示すように、スパッタ法を用いて、約１０００ｎｍの厚みでＳｉＯ２膜が成膜されることにより絶縁層１５が形成される。続いて、感光性ポリイミド樹脂が塗布されて露光され、現像されて所定形状に加工された後に、窒素雰囲気中において約３２０℃で硬化されることにより、ポリイミド樹脂により約６０００ｎｍの厚みで絶縁層１６が形成される。そして、ポリイミド樹脂により形成された絶縁層１６がマスクとして使用されることにより、ドライエッチング法を用いて絶縁層１５に引出電極９，１０に接続するための透孔が形成されと共に、薄膜ツェナーダイオードＤ１，Ｄ２を直列接続するための透孔が形成される。
【００４６】
続いて、スパッタ法を用いて、約１００ｎｍの厚みでＴｉ膜が成膜された後に、約１０００ｎｍの厚みでＣｕ膜が成膜される。次に、フォトリソグラフィおよび電解めっき法を用いて、Ｃｕ膜の一部にＮｉ膜が約２０００ｎｍの厚みで形成され、Ｎｉ膜上にＡｕ膜が５０ｎｍの厚みで形成される。そして、図５（ａ）に示すように、フォトリソグラフィおよびウェットエッチングを用いて、Ｃｕ／Ｔｉ膜が加工されることにより、接続電極１７、引出電極１８，１９および外部電極２０，２１が形成される。
【００４７】
次に、感光性エポキシ樹脂が塗布されて露光され、現像されて所定形状に加工された後に、窒素雰囲気中にいて約２００℃で硬化されることにより、エポキシ樹脂により約３０００ｎｍの厚みでエポキシ樹脂層２２が形成されて、ＥＳＤ保護機能付薄膜キャパシタ装置１００が完成する。
【００４８】
このように構成されたＥＳＤ保護機能付薄膜キャパシタ装置１００は、他の配線基板等にはんだ等を用いて実装されることにより使用される。そして、他の配線基板に各種の複数の部品が順番に実装されている途中や、各種の複数の部品が実装された他の配線基板が搭載された装置が使用されている際に、静電気等に起因する過電圧が生じても、薄膜ツェナーダイオードＤ１，Ｄ２のいずれかが降伏することにより保護回路１０１側に形成される電流パスを過電流が流れるので、静電気耐性の低い薄膜キャパシタＣを保護することができる。
【００４９】
以上のように、この実施形態では、薄膜キャパシタＣに並列接続された保護回路１０１が、ｐ型半導体およびｎ型半導体によるｐｎ接合型の薄膜ツェナーダイオードＤ１，Ｄ２を有している。ツェナーダイオードは半導体のキャリア濃度を制御することにより、逆電圧方向で電流が急峻に増加する降伏電圧の大きさを制御することできるが、ツェナーダイオードでは、ショットキーダイオードと比較すると降伏電圧の大きさを非常に大きくすることができる。したがって、ショットキーダイオードのように、降伏電圧を大きくするために複数の薄膜ツェナーダイオードＤ１，Ｄ２を順方向に直列接続する必要がない。したがって、基板１上における保護回路１０１の上下方向からの平面視における専有面積を小さくすることができる。
【００５０】
また、薄膜キャパシタＣの電荷蓄積領域Ｓ１および薄膜ツェナーダイオードＤ１，Ｄ２のｐｎ接合領域Ｓ２は、上下方向に積層状態に配置されると共に上下方向からの平面視において重なる領域を有するように配置されている。したがって、従来のショットキーダイオードを有する保護回路および薄膜キャパシタが基板上の同一平面に並設された構成と比較すると、基板サイズを極めて小さくすることができ、素子サイズの小面積化が図られたＥＳＤ保護機能付薄膜キャパシタ装置１００を提供することができる。
【００５１】
具体的には、平面視において、ｐｎ接合領域Ｓ２が電荷蓄積領域Ｓ１の内側に配置されることにより、薄膜キャパシタＣおよび保護回路１０１が基板１上にコンパクトに配置された実用的な構成のＥＳＤ保護機能付薄膜キャパシタ装置１００を提供することができる。
【００５２】
また、保護回路１０１は、逆方向に直列接続された２個の薄膜ツェナーダイオードＤ１，Ｄ２を備えているが、一方の薄膜ツェナーダイオードが過電圧により降伏した場合には、当該過電圧は他方のツェナーダイオードに対して必ず順方向に印加される。そのため、一方の薄膜ツェナーダイオードが降伏した場合には、保護回路１０１に電流パスが必ず形成されるので確実に薄膜キャパシタＣを過電圧から保護することができる。したがって、プラス・マイナス両極性の過電圧に対して保護回路１０１に電流パスが形成されるので、薄膜キャパシタＣを確実にプラス・マイナス両極性の過電圧から保護することができる。
【００５３】
また、ペロブスカイト型酸化物材料である高誘電率のＢＳＴ材料により誘電体層５が形成されることにより、薄膜キャパシタＣをさらに小型化することができる。また、薄膜ツェナーダイオードＤ１，Ｄ２を形成するｐ型半導体層１１，１３およびｎ型半導体層１２，１４が、酸素含有材料を用いて酸素含有雰囲気で形成される。そのため、薄膜ツェナーダイオードＤ１，Ｄ２が形成される際に、還元雰囲気に対する耐性が弱い薄膜キャパシタＣの誘電体層５が還元されて劣化するのを抑制することができる。したがって、小型で高品質のＥＳＤ保護機能付薄膜キャパシタ装置１００を提供することができる。
【００５４】
また、ｐ型半導体層１１とｎ型半導体層１２とのｐｎ接合界面の端縁部分と、ｐ型半導体層１３とｎ型半導体層１４とのｐｎ接合界面の端縁部分とが、耐湿保護機能を有するアモルファスＳｉＯ２絶縁層１５により被覆されているとよい。このようにすると、ＥＳＤ保護機能付薄膜キャパシタ装置１００が高湿度環境下で使用された場合にも、ｐｎ接合界面付近に水分が浸入するのが防止される。
【００５５】
したがって、薄膜ツェナーダイオードＤ１，Ｄ２が降伏挙動領域において動作しており、ｐｎ接合界面が高電界状態である場合に、次のような効果を奏することができる。すなわち、ｐｎ接合界面の端縁部分において水の電気分解が生じて水素が発生し、ｐｎ接合を形成する酸化物半導体材料が還元されることにより、薄膜ツェナーダイオードＤ１，Ｄ２の特性が劣化するのを防止することができる。
【００５６】
ところで、従来のツェナーダイオードは、一般的に、Ｓｉ基板に不純物がドービングされることにより形成される。このような従来のツェナーダイオードが形成されたＳｉ基板に、上下方向に積層状態に薄膜キャパシタを配置しようとすると次のような問題が生じる。すなわち、薄膜キャパシタは、その容量を増大すると共にその容量特性の向上を図るために、高誘電率の絶縁材料により形成された薄膜を高温で焼成させて誘電体層を形成する必要がある。
【００５７】
具体的には、例えば組成式がＡＢＯ３と表記されるペロブスカイト型の誘電体材料で誘電体層が形成される場合に、ペロブスカイト型の結晶構造では、結晶の単位格子内に、２価のＡイオン（Ｓｒ２＋、Ｂａ２＋など）が１個、４価のＢイオン（Ｔｉ４＋など）が１個、Ｏイオン（Ｏ２−）が３個含まれている。ペロブスカイト型構造の誘電体材料としては、ＢａＴｉＯ３、ＰｂＴｉＯ３などがあるが、これらの結晶構造では、Ｂイオン（Ｔｉ４＋）の効果により大きな分極を有する。したがって、誘電率が一般的に大きくなる。しかしながら、一般的に、５００℃以上の高温度で焼成させて形成しないとペロブスカイト型の結晶構造を得ることができない。
【００５８】
したがって、従来のツェナーダイオードが形成されたＳｉ基板上に薄膜キャパシタが形成されると、薄膜キャパシタが形成される際にツェナーダイオードが加熱されて損傷等することにより機能不全に陥るおそれがある。そこで、上記した実施形態では、加熱処理されることにより誘電体層５が焼成されて薄膜キャパシタＣが基板１上に形成された後に、酸化物半導体膜が積層されて形成される薄膜ツェナーダイオードＤ１，Ｄ２が形成されるので、薄膜ツェナーダイオードＤ１，Ｄ２が加熱されることにより損傷等して機能不全に陥るのを防止することができる。すなわち、誘電体層を形成する際の高温により薄膜ツェナーダイオードＤ１，Ｄ２が加熱されるおそれがないので、高温焼成が必要なペロブスカイト型の誘電体材料を採用することができる。そのため、薄膜キャパシタＣおよび薄膜ツェナーダイオードＤ１，Ｄ２の双方を薄膜素子で形成しつつ、薄膜キャパシタＣの組成をペロブスカイト型の材料で形成することができる。したがって、薄膜キャパシタＣおよび薄膜ツェナーダイオードＤ１，Ｄ２を劣化させたり損傷させたりすることなく上下方向に積層状態に配置することができる。
【００５９】
＜他の実施形態＞
本発明の他の実施形態について図６および図７を参照して説明する。図６は本発明の他の実施形態にかかるＥＳＤ保護機能付薄膜キャパシタ装置を示す断面図、図７は薄膜キャパシタおよび薄膜ツェナーダイオードの上下方向からの平面視における配置状態を示す図である。
【００６０】
この実施形態のＥＳＤ保護機能付薄膜キャパシタ装置１００ａが、上記した実施形態のＥＳＤ保護機能付薄膜キャパシタ装置１００と異なるのは、図６および図７に示すように、電荷蓄積領域Ｓ１がｐｎ接合領域Ｓ２の内側に配置されている点である。以下の説明では、上記した実施形態と異なる点を中心に説明し、その他の構成は上記した実施形態と同様であるため、同一符号を付すことによりその構成の説明は省略する。
【００６１】
ＥＳＤ保護機能付薄膜キャパシタ装置１００ａは、Ｓｉ基板１上に形成された熱酸化ＳｉＯ２絶縁層２、絶縁層２に積層されたＰｂ（Ｚｒ，Ｔｉ）Ｏ３（以下「ＰＺＴ」と称する）密着層３を介して基板１上に設けられた薄膜キャパシタＣを備えている。薄膜キャパシタＣは、ＰＺＴ誘電体層５と、誘電体層５の上下面にＰｔ膜により形成された少なくとも一対のキャパシタ電極層４，６とを有している。なお、図６に示すように、基板１の密着層３上にキャパシタ電極層４が積層され、キャパシタ電極層４上に誘電体層５が積層されて、誘電体層５上にキャパシタ電極層６が積層されている。
【００６２】
また、薄膜キャパシタＣ（キャパシタ電極層６）上にＰＺＴ絶縁膜により形成された保護層７が積層されると共に、薄膜キャパシタＣは、ＳｉＯ２絶縁膜により形成された保護層８により被覆されている。また、保護層８の上面には、ポリイミド樹脂の積層体から成る絶縁層１６が積層されている。
【００６３】
また、絶縁層１６の上面には、絶縁層１６、保護層８および誘電体層５に形成された透孔を介してキャパシタ電極層４と接続されたＣｕ／Ｔｉ引出電極９が形成されている。また、絶縁層１６の上面には、絶縁層１６、保護層７，８に形成された透孔を介してキャパシタ電極層６と接続されたＣｕ／Ｔｉ引出電極１０が形成されている。
【００６４】
また、ＥＳＤ保護機能付薄膜キャパシタ装置１００は、基板１上に設けられた引出電極９，１０上のそれぞれに設けられたｐ型半導体およびｎ型半導体によるｐｎ接合型の薄膜ツェナーダイオードＤ１，Ｄ２を有する保護回路１０１を備えている。
【００６５】
薄膜ツェナーダイオードＤ１は、引出電極９上に酸化物半導体材料であるｐ型ＮｉＯ（ｐ型半導体）により形成されたｐ型半導体層１１と、酸窒化物半導体材料であるｎ型ＺｎＯＮ（ｎ型半導体）により形成されてｐ型半導体層１１に積層されたｎ型半導体層１２とを有している。薄膜ツェナーダイオードＤ２は、引出電極１０上に酸化物半導体材料であるｐ型ＮｉＯにより形成されたｐ型半導体層１３と、酸窒化物半導体材料であるｎ型ＺｎＯＮにより形成されてｐ型半導体層１３に積層されたｎ型半導体層１４とを有している。なお、ｐ型半導体層１１およびｎ型半導体層１２の接合界面と、ｐ型半導体層１３およびｎ型半導体層１４の接合界面においてｐｎ接合が形成されている。
【００６６】
また、各薄膜ツェナーダイオードＤ１，Ｄ２の各々を被覆するように、ＳｉＯ２絶縁層１５と、エポキシ樹脂層の積層体から成る絶縁層２３とが設けられている。また、各ツェナーダイオードＤ１，Ｄ２それぞれのｎ型半導体層１２，１４が、絶縁層１５，２３に形成された透孔を介してＣｕ／Ｔｉ接続電極１７により接続されている。したがって、図１（ｂ）に示す等価回路と同様に、保護回路１０１は、２個のツェナーダイオードＤ１，Ｄ２が逆方向に直列接続されて形成されている。
【００６７】
また、絶縁層２３の上面には、絶縁層１５，２３に形成された透孔を介して引出電極９に接続されたＣｕ／Ｔｉ引出電極１８が形成されている。また、絶縁層２３の上面には、絶縁層１５，２３に形成された透孔を介して引出電極１０に接続されたＣｕ／Ｔｉ引出電極１９が形成されている。そして、引出電極１８，１９それぞれの上面には、Ａｕ／Ｎｉ外部電極２０，２１が形成されている。
【００６８】
また、引出電極１８，１９および外部電極２０，２１の周縁部および接続電極１７の上面と、絶縁層１５，２３の側面とを被覆するように、ソルダーレジストとして機能するエポキシ樹脂層２２が設けられている。
【００６９】
以上のように構成されたＥＳＤ保護機能付薄膜キャパシタ装置１００ａでは、図１（ｂ）に示す等価回路と同様に、２個の薄膜ツェナーダイオードＤ１，Ｄ２が逆方向に直列接続されて形成された保護回路１０１と、薄膜キャパシタＣとが並列接続されている。
【００７０】
また、図６および図７に示すように、薄膜キャパシタＣの電荷蓄積領域Ｓ１となる上側のキャパシタ電極層６の形成領域と、薄膜ツェナーダイオードＤ１，Ｄ２のｐｎ接合領域Ｓ２とが上下方向に積層状態に配置されている。また、上下方向からの平面視において、キャパシタ電極層６の形成領域（電荷蓄積領域Ｓ１）と、薄膜ツェナーダイオードＤ１，Ｄ２のｐｎ接合領域Ｓ２とが重なる領域を有するように配置されている。より具体的には、この実施形態では、キャパシタ電極層６（電荷蓄積領域Ｓ１）が、薄膜ツェナーダイオードＤ１，Ｄ２のｐｎ接合領域Ｓ２の内側に配置されている。
【００７１】
なお、この実施形態のＥＳＤ保護機能付薄膜キャパシタ装置１００ａは、図１（ａ）に示すＥＳＤ保護機能付薄膜キャパシタ装置１００と一部の構成が異なるが、図３〜図５を参照して説明したＥＳＤ保護機能付薄膜キャパシタ装置１００の製造方法と同様の製造方法によりこの実施形態のＥＳＤ保護機能付薄膜キャパシタ装置１００ａを製造することができる。
【００７２】
以上のように、この実施形態では上記した実施形態と同様の効果を奏することができる。
【００７３】
なお、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、上記したもの以外に種々の変更を行なうことが可能である。例えば、保護回路１０１は少なくとも１個の薄膜ツェナーダイオードを有していればよい。
【００７４】
また、薄膜ツェナーダイオードを形成するｐ型半導体層およびｎ型半導体層の積層順は上記した例に限定されるものではなく、例えば、ｎ型半導体層の上面にｐ型半導体層が積層されることによって、図１（ｂ）に示す２個のツェナーダイオードがカソード側が接続されて逆方向に直列接続された例と異なり、２個のツェナーダイオードが、アノード側が接続されることにより逆方向に直列接続されていてもよい。また、ｐ型およびｎ型のいずれか一方の導電型の２層の半導体層の間に他方の導電型の半導体層が配置されるようにしてもよい。このようにすると、２個のツェナーダイオードが逆方向に直列接続された回路と等価な回路を構成することができる。
【００７５】
また、ｐ型およびｎ型の半導体層が積層される場合に、先に形成された一方の導電型の半導体層上に形成される他方の導電型の半導体層は、アモルファス材料で形成されるとよい。このようにすると、先に形成される一方の導電型の半導体層がアモルファス材料および結晶質材料のいずれで形成された場合であっても、一方の導電型の半導体層上に他方の導電型の半導体層が形成されるときの初期成長層において、ツェナーダイオードの特性を劣化させる異相が形成されるのを抑制することができる。
【００７６】
また、薄膜キャパシタＣの構成は上記した例に限定されるものではなく、一般的な薄膜キャパシタの構成を有していればよい。例えば、誘電体層の一方の主面に所定距離を開けて第１および第２のキャパシタ電極層が形成され、誘電体層の他方の主面に平面視において第１および第２のキャパシタ電極層の両方に重なるように対向電極層が形成されて構成される薄膜キャパシタを採用してもよい。
【００７７】
また、誘電体層を形成する誘電体材料および半導体層を形成する半導体材料は上記した例に限定されるものではない。たとえば、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＴｉＯ３などの誘電体材料により誘電体層が形成されていてもよい。また、Ｉｎ２Ｏ３、ＩｎＧａＺｎＯ４などの半導体材料によりｎ型半導体層が形成されていてもよい。また、Ｃｕ２Ｏ、ＳｒＣｕ２Ｏ２などの半導体材料によりｐ型半導体層が形成されていてもよい。
【００７８】
また、ＥＳＤ保護機能付薄膜キャパシタ装置が備える基板は、ガラス基板やセラミック基板、樹脂基板、Ｓｉ基板など、ＥＳＤ保護機能付薄膜キャパシタ装置の使用目的に応じて適宜基板の種類を選択して形成すればよい。
【産業上の利用可能性】
【００７９】
そして、ＥＳＤ保護機能付薄膜キャパシタ装置およびその製造方法に本発明を広く適用することができる。
【符号の説明】
【００８０】
１    基板
４，６    キャパシタ電極層
５    誘電体層
１００，１００ａ    ＥＳＤ保護機能付薄膜キャパシタ装置
１０１    保護回路
Ｃ    薄膜キャパシタ
Ｄ１，Ｄ２    薄膜ツェナーダイオード
Ｓ１    電荷蓄積領域
Ｓ２    ｐｎ接合領域
【要約】
素子サイズの小面積化が図られたＥＳＤ保護機能付薄膜キャパシタ装置を提供する。
薄膜キャパシタＣの電荷蓄積領域Ｓ１および薄膜ツェナーダイオードＤ１，Ｄ２のｐｎ接合領域Ｓ２は、上下方向に積層状態に配置されると共に上下方向からの平面視において重なる領域を有するように配置されている。したがって、従来のショットキーダイオードを有する保護回路および薄膜キャパシタが基板上の同一平面に並設された構成と比較すると、基板サイズを極めて小さくすることができ、素子サイズの小面積化が図られたＥＳＤ保護機能付薄膜キャパシタ装置１００を提供することができる。【図１】
0005704291.tif 000002
【図２】
0005704291.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0005704291.tif 000007
【図７】
0005704291.tif 000008
【図８】
0005704291.tif 000009
【図９】
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