(57)【特許請求の範囲】
【請求項１】
半導体基板の一部が薄肉化されて受圧部となるダイヤフラム部に形成された複数のｎ型半導体領域と、前記各ｎ型半導体領域のそれぞれに対応して前記ｎ型半導体領域内に形成されたピエゾ抵抗素子と、絶縁体薄膜層を介して前記各ピエゾ抵抗素子上に形成された導電性のシールド薄膜層とを有し、前記複数のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、
前記ｎ型半導体領域と、前記ｎ型半導体領域に形成された前記ピエゾ抵抗素子上に形成された前記シールド薄膜層とは、コンタクト部によって電気的に接続され、前記コンタクト部は、前記ダイヤフラム部に形成され、
前記ホイートストンブリッジ回路の高位電源に一端が接続された各ピエゾ抵抗素子が形成された各ｎ型半導体領域は、互いに電気的に接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された各ピエゾ抵抗素子が形成された各ｎ型半導体領域は、互いに電気的に接続されている
ことを特徴とする半導体圧力センサ。
【請求項２】
半導体基板の一部が薄肉化されて受圧部となるダイヤフラム部に形成された複数のｎ型半導体領域と、前記各ｎ型半導体領域のそれぞれに対応して前記ｎ型半導体領域内に形成されたピエゾ抵抗素子と、絶縁体薄膜層を介して前記各ピエゾ抵抗素子上に形成された導電性のシールド薄膜層とを有し、前記複数のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、
前記ｎ型半導体領域と、前記ｎ型半導体領域に形成された前記ピエゾ抵抗素子上に形成された前記シールド薄膜層とは、コンタクト部によって電気的に接続され、前記コンタクト部は、前記ダイヤフラム部に形成され、
前記ホイートストンブリッジ回路の高位電源に一端が接続された各ピエゾ抵抗素子が形成された各ｎ型半導体領域は、前記ホイートストンブリッジ回路の高位電源に共通接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された第１のピエゾ抵抗素子が形成されたｎ型半導体領域は、前記第１のピエゾ抵抗素子の他端が接続された前記ホイートストンブリッジ回路の第１の出力端子に接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された第２のピエゾ抵抗素子が形成されたｎ型半導体領域は、前記第２のピエゾ抵抗素子の他端が接続された前記ホイートストンブリッジ回路の第２の出力端子に接続されている
ことを特徴とする半導体圧力センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイヤフラム上に形成されたピエゾ抵抗素子により構成されるホイートストンブリッジ回路を利用してダイヤフラムに加えられた圧力を検出する半導体圧力センサに関する。
【背景技術】
【０００２】
従来より、ダイヤフラム部表面の離間した複数位置にピエゾ抵抗素子を配置し、このピエゾ抵抗素子によりホイートストンブリッジ回路を構成することにより、圧力を受けた際にダイヤフラム部に生じる撓みをピエゾ抵抗素子の抵抗値の変化に伴う印加バイアスに対するホイートストンブリッジ回路の出力電圧の変化として検出する半導体圧力センサが知られている。
【０００３】
このような半導体圧力センサでは、ホイートストンブリッジ回路に電源を投入した際にオフセット電圧（センサに圧力が印加されていない時のホイートストンブリッジ回路の出力電圧値）が変動する現象が起きる。
【０００４】
この現象が起きる原因として、センサ表面上に存在する可動イオンが電源投入後にピエゾ抵抗素子表面を移動することによりピエゾ抵抗素子の抵抗値が変化することが考えられる。このような背景から、絶縁膜を介してピエゾ抵抗素子表面上に導電体膜（シールド薄膜）を形成し、この導電体膜に所定の電位、例えばホイートストンブリッジ回路に与えられる最低電位を与えることにより、いわゆる電気シールドを設けてこの可動イオンによるピエゾ抵抗素子の抵抗値の変化を抑制する方法が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−８６６７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記従来技術では、シールド薄膜は、基板の厚肉部、すなわちダイヤフラムの外側で接続膜を介して基板電位に接続され、シールド薄膜を基板電位に制御保持してピエゾ抵抗素子の抵抗値を安定させ、出力電圧のドリフトを抑制していた。
【０００７】
このように、シールド薄膜は、ダイヤフラムの外側で接続膜を介して基板電位に接続されていたので、各ピエゾ抵抗素子を電気的に接続するための配線との干渉を避けるために、接続膜の配置面積が増大していた。これにより、センサの構成が大型化し、製品コストが上昇するといった不具合を招いていた。また、シールド薄膜を基板電位に接続するための接続膜が必要となり、接続膜を形成するための製造工程が必要となり、製造工程の増加や製造コストの上昇を招いていた。
【０００８】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、構成の小型化、製造工程の簡略化を達成し得る半導体圧力センサを提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は、半導体基板の一部が薄肉化されて受圧部となるダイヤフラム部に形成された複数のｎ型半導体領域と、前記各ｎ型半導体領域のそれぞれに対応して前記ｎ型半導体領域内に形成されたピエゾ抵抗素子と、絶縁体薄膜層を介して前記各ピエゾ抵抗素子上に形成された導電性のシールド薄膜層とを有し、前記複数のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、前記ｎ型半導体領域と、前記ｎ型半導体領域に形成された前記ピエゾ抵抗素子上に形成された前記シールド薄膜層とは、コンタクト部によって電気的に接続され、前記コンタクト部は、前記ダイヤフラム部に形成され、前記ホイートストンブリッジ回路の高位電源に一端が接続された各ピエゾ抵抗素子が形成された各ｎ型半導体領域は、互いに電気的に接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された各ピエゾ抵抗素子が形成された各ｎ型半導体領域は、互いに電気的に接続されていることを特徴とする。
また、上記目的を達成するために、本発明は、半導体基板の一部が薄肉化されて受圧部となるダイヤフラム部に形成された複数のｎ型半導体領域と、前記各ｎ型半導体領域のそれぞれに対応して前記ｎ型半導体領域内に形成されたピエゾ抵抗素子と、絶縁体薄膜層を介して前記各ピエゾ抵抗素子上に形成された導電性のシールド薄膜層とを有し、前記複数のピエゾ抵抗素子がホイートストンブリッジ回路を構成する半導体圧力センサにおいて、前記ｎ型半導体領域と、前記ｎ型半導体領域に形成された前記ピエゾ抵抗素子上に形成された前記シールド薄膜層とは、コンタクト部によって電気的に接続され、前記コンタクト部は、前記ダイヤフラム部に形成され、前記ホイートストンブリッジ回路の高位電源に一端が接続された各ピエゾ抵抗素子が形成された各ｎ型半導体領域は、前記ホイートストンブリッジ回路の高位電源に共通接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された第１のピエゾ抵抗素子が形成されたｎ型半導体領域は、前記第１のピエゾ抵抗素子の他端が接続された前記ホイートストンブリッジ回路の第１の出力端子に接続され、前記ホイートストンブリッジ回路の低位電源に一端が接続された第２のピエゾ抵抗素子が形成されたｎ型半導体領域は、前記第２のピエゾ抵抗素子の他端が接続された前記ホイートストンブリッジ回路の第２の出力端子に接続されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ｎ型半導体領域と、このｎ型半導体領域に形成されたピエゾ抵抗素子上に形成されたシールド薄膜層とがダイヤフラム部において電気的に接続されるので、ｎ型半導体領域を介してシールド薄膜層に所定の電位を与えることが可能となる。これにより、シールド薄膜層に所定の電位を与える配線が不要となり、構成の小型化、製造工程の簡略化を達成することことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態１に係る半導体圧力センサの構成を示す図である。
【図２】半導体圧力センサのピエゾ抵抗素子が形成された部分の構成を示す図である。
【図３】ピエゾ抵抗素子で構成されたホイートストンブリッジ回路の構成を示す図である。
【図４】本発明の実施形態２に係る半導体圧力センサにおけるホイートストンブリッジ回路の構成を示す図である。
【図５】本発明の実施形態３に係る半導体圧力センサにおけるホイートストンブリッジ回路の構成を示す図である。
【図６】本発明の実施形態４に係る半導体圧力センサにおけるホイートストンブリッジ回路の構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、図面を用いて本発明を実施するための実施形態を説明する。
【００１３】
（実施形態１）
図１は本発明の実施形態１に係る半導体圧力センサの構成を示す図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線に沿った断面図である。図１において、本発明の実施形態１となる半導体圧力センサ１１は、図１（ａ），（ｂ）に示すように、矩形形状の薄肉化されたダイヤフラム部１２が形成された、例えば単結晶のシリコン基板からなる半導体基板１３と、ダイヤフラム部１２の各辺内側の半導体基板１３の表面領域に形成されたピエゾ抵抗素子Ｒ１〜Ｒ４とを備えている。
【００１４】
ピエゾ抵抗素子Ｒ１とピエゾ抵抗素子Ｒ２のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ１の他端は、ホイートストンブリッジ回路に印加するバイアス電圧となる高位電源Ｖｄｄに接続されている。ピエゾ抵抗素子Ｒ２の他端は、低位電源となる接地電位（グランド電位）ＧＮＤに接続されている。
【００１５】
ピエゾ抵抗素子Ｒ３とピエゾ抵抗素子Ｒ４のそれぞれの一端は、例えば拡散配線を介して接続され、接続点は後述するホイートストンブリッジ回路の出力端子Ｖｏｕｔ２に接続されている。ピエゾ抵抗素子Ｒ３の他端は、高位電源Ｖｄｄに接続されている。ピエゾ抵抗素子Ｒ４の他端は、接地電位ＧＮＤに接続されている。
【００１６】
図２（ａ）は各ピエゾ抵抗素子Ｒ１〜Ｒ４が形成された部分（図１（ａ）の符号ａで示す部分）を拡大した平面図であり、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿った断面図である。図２において、ダイヤフラム部１２の半導体基板１３には、ｎ型の不純物が選択的に導入されたｎ型半導体領域２１が、各ピエゾ抵抗素子Ｒ１〜Ｒ４に対応して複数それぞれ独立して個別に形成されている。それぞれのｎ型半導体領域２１の表層部には、例えば不純物を低濃度に選択的に拡散させてピエゾ抵抗素子Ｒ１〜Ｒ４が形成されている。各ピエゾ抵抗素子Ｒ１〜Ｒ４の上部には、例えば酸化膜などの絶縁体薄膜層２２を介してそれぞれ独立して個別に導電性のシールド薄膜層２３が形成されている。絶縁体薄膜層２２によってピエゾ抵抗素子Ｒ１〜Ｒ４と絶縁された各シールド薄膜層２３は、コンタクト部２４でシールド薄膜層２３の下部に位置するｎ型半導体領域２１と電気的に接続されている。シールド薄膜層２３とｎ型半導体領域２１とを電気的に接続するコンタクト部２４は、矩形状のダイヤフラム部１２の領域内に形成されている。
【００１７】
この導電性のシールド薄膜層２３は、ダイヤフラム部１２と線膨張係数が近い例えば多結晶シリコンで構成される。各ピエゾ抵抗素子Ｒ１〜Ｒ４に対応したシールド薄膜層２３は、それぞれ独立して個別に予め設定した所定の電位、例えば高位電源Ｖｄｄや出力端子Ｖｏｕｔ１，Ｖｏｕｔ２に出力される中間電位を与えることで、電気シールドとして機能する。シールド薄膜層２３に与えられ電位は、ｎ型半導体領域２１を介して与えられる。したがって、シールド薄膜層２３に直接所定の電位を供給する専用の配線などの構成は、設けられていない。
【００１８】
このような構成を有する半導体圧力センサ１１では、ピエゾ抵抗素子Ｒ１〜Ｒ４は図３に示すようなホイートストンブリッジ回路を構成している。ピエゾ抵抗素子Ｒ１は、その一端が高位電源Ｖｄｄに接続され、他端がホイートストンブリッジ回路の第１の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ２は、その一端が接地電位ＧＮＤに接続され、他端がホイートストンブリッジ回路の第１の出力端子Ｖｏｕｔ１に接続されている。ピエゾ抵抗素子Ｒ３は、その一端が高位電源Ｖｄｄに接続され、他端がホイートストンブリッジ回路の第２の出力端子Ｖｏｕｔ２に接続されている。ピエゾ抵抗素子Ｒ４は、その一端が接地電位ＧＮＤに接続され、他端がホイートストンブリッジ回路の第２の出力端子Ｖｏｕｔ２に接続されている。
【００１９】
このような構成を有する半導体圧力センサ１１では、ダイヤフラム部１２の一方の表面に圧力が加わると、ダイヤフラム部１２の上面と下面との間に差圧が生じることによってダイヤフラム部１２に撓みが生じ、この撓みによってピエゾ抵抗素子Ｒ１〜Ｒ４を形成する結晶が歪んで抵抗値が変化する。そして、ピエゾ抵抗素子Ｒ１〜Ｒ４の抵抗値の変化をホイートストンブリッジ回路を利用して高位電源Ｖｄｄに対する電圧変化として第１の出力端子Ｖｏｕｔ１，第２の出力端子Ｖｏｕｔ２から検出する。これにより、半導体圧力センサ１１に印加された圧力を電気信号に変換して取り出し、取り出した電気信号に基づいて圧力を検出する。
【００２０】
このように、上記実施形態１では、導電性のシールド薄膜層２３は、ｎ型半導体領域２１を介して与えられる電位により所定の電位に固定することができるので、各ピエゾ抵抗素子Ｒ１〜Ｒ４は電気的にシールドされて、オフセットドリフトを軽減することができる。
【００２１】
また、コンタクト部２４を介してｎ型半導体領域２１とシールド薄膜層２３とを電気的に接続したので、ｎ型半導体領域２１を介してシールド薄膜層２３に所定の電位を与えることができる。これにより、シールド薄膜層２３に電位を供給するための配線などが不要となり、チップサイズ（構成）を小型化することができることに加えて、製造工程を簡略化することができる。
【００２２】
さらに、ダイヤフラム部１２において、コンタクト部２４が形成されているので、すなわちダイヤフラム部１２の内側でｎ型半導体領域２１とシールド薄膜層２３とが接続されている。これにより、各ピエゾ抵抗素子Ｒ１〜Ｒ４において、ヒステリシスが軽減され、温度特性が良好となり、熱応力の影響を受けにくくなるといった、効果を得ることができる。
【００２３】
シールド薄膜層２３を多結晶シリコンで構成することで、アルミや銅などの金属薄膜を用いた場合に比べて、熱履歴によるヒステリシスが生じにくくなる。また、ＣＭＯＳを製造するプロセスによって半導体圧力センサ１１が製造される場合には、ＭＯＳＦＥＴのゲート電極に用いられる多結晶シリコンの形成工程と共通の工程でシールド薄膜層２３を形成することが可能となる。これにより、製造工程の簡略化ならびに製造コストの低減を図ることができる。
【００２４】
（実施形態２）
図４は本発明の実施形態２に係る半導体圧力センサの構成を示す図であり、先の実施形態１の図３に対応した図である。なお、各ピエゾ抵抗素子Ｒ１〜Ｒ４の構造や配置は先の実施形態１の図１、図２と同様であるので、その説明は省略する。
【００２５】
この実施形態２の特徴とするところは、先の実施形態１と対比して、各ピエゾ抵抗素子Ｒ１〜Ｒ４が形成されている各ｎ型半導体領域２１を拡散層もしくは金属などで構成された配線４１で共通接続し、かつホイートストンブリッジ回路の高位電源Ｖｄｄに接続したことにある。
【００２６】
このような特徴を備えたことで、この実施形態２では、ｎ型半導体領域２１を介してシールド薄膜層２３に高位電源電位を与えることが可能となる。これにより、シールド薄膜層２３は、その電位を一定の高位電源Ｖｄｄに同時に固定することができるので、各ピエゾ抵抗素子Ｒ１〜Ｒ４に対する電気的なシールド効果は均一となり、オフセットドリフトの軽減効果を高めることができる。
【００２７】
（実施形態３）
図５は本発明の実施形態３に係る半導体圧力センサの構成を示す図であり、先の実施形態１の図３に対応した図である。なお、各ピエゾ抵抗素子Ｒ１〜Ｒ４の構造や配置は先の実施形態１の図１、図２と同様であるので、その説明は省略する。
【００２８】
この実施形態３の特徴とするところは、先の実施形態１と対比して、一端が高位電源Ｖｄｄに接続されたピエゾ抵抗素子Ｒ１，Ｒ３が形成されている各ｎ型半導体領域２１を拡散層もしくは金属などで構成された配線５１で互いに接続する。さらに、一端が接地電位ＧＮＤに接続されたピエゾ抵抗素子Ｒ２，Ｒ４が形成されているｎ型半導体領域２１を拡散層もしくは金属などで構成された配線５２で互いに接続したことにある。
【００２９】
このような特徴を備えたことで、この実施形態３では、ピエゾ抵抗素子Ｒ１，Ｒ３が形成されている各ｎ型半導体領域２１とピエゾ抵抗素子Ｒ２，Ｒ４が形成されている各ｎ型半導体領域２１とに異なる電位を与えることが可能となる。これにより、ピエゾ抵抗素子Ｒ１，Ｒ３をシールドするシールド薄膜層２３とピエゾ抵抗素子Ｒ２，Ｒ４をシールドするシールド薄膜層２３を異なる電位に保つことが可能となる。この結果、各ピエゾ抵抗素子Ｒ１〜Ｒ４とシールド薄膜層２３との間の電位差を小さくして各ピエゾ抵抗素子Ｒ１〜Ｒ４がシールド薄膜層２３から受ける電気的な影響の度合いを等しくすることができ、オフセット電圧を低減できる上にオフセットドリフトを改善することができる。
【００３０】
（実施形態４）
図６は本発明の実施形態４に係る半導体圧力センサの構成を示す図であり、先の実施形態１の図３に対応した図である。なお、各ピエゾ抵抗素子Ｒ１〜Ｒ４の構造や配置は先の実施形態１の図１、図２と同様であるので、その説明は省略する。
【００３１】
この実施形態４の特徴とするところは、先の実施形態１と対比して、一端が高位電源Ｖｄｄに接続されたピエゾ抵抗素子Ｒ１，Ｒ３が形成されている各ｎ型半導体領域２１が拡散層もしくは金属などで構成された配線６１で互いに接続し、かつホイートストンブリッジ回路の高位電源Ｖｄｄに共通接続したことにある。さらに、一端が接地電位ＧＮＤに接続されたピエゾ抵抗素子Ｒ２が形成されているｎ型半導体領域２１を拡散層もしくは金属などで構成された配線６２で、ホイートストンブリッジ回路の出力端子Ｖｏｕｔ１に接続し、一端が接地電位ＧＮＤに接続されたピエゾ抵抗素子Ｒ４が形成されているｎ型半導体領域２１を拡散層もしくは金属などで構成された配線６３で、ホイートストンブリッジ回路の出力端子Ｖｏｕｔ２に接続したことにある。
【００３２】
このような特徴を備えたことで、この実施形態４では、ピエゾ抵抗素子Ｒ１，Ｒ３が形成されている各ｎ型半導体領域２１とピエゾ抵抗素子Ｒ２，Ｒ４が形成されている各ｎ型半導体領域２１とに異なる電位を与えることが可能となる。これにより、ピエゾ抵抗素子Ｒ１，Ｒ３をシールドするシールド薄膜層２３とピエゾ抵抗素子Ｒ２，Ｒ４をシールドするシールド薄膜層２３を異なる電位に保つことが可能となる。すなわち、ピエゾ抵抗素子Ｒ１，Ｒ３をシールドするシールド薄膜層２３の電位を高位電源Ｖｄｄに固定し、ピエゾ抵抗素子Ｒ２，Ｒ４をシールドするシールド薄膜層２３の電位を高位電源Ｖｄｄと接地電位ＧＮＤとの間の中間電位に固定することができる。この結果、ピエゾ抵抗素子Ｒ１〜Ｒ４とシールド薄膜層２３との間の電位差を小さくして各ピエゾ抵抗素子Ｒ１〜Ｒ４がシールド薄膜層２３から受ける電気的な影響の度合いを等しくすることができ、オフセット電圧を低減できる上にオフセットドリフトを改善することができる。
【符号の説明】
【００３３】
１１…半導体圧力センサ
１２…ダイヤフラム部
１３…半導体基板
２１…ｎ型半導体領域
２２…絶縁体薄膜層
２３…シールド薄膜層
２４…コンタクト部
４１，５１，５２，６１〜６３…配線
Ｒ１〜Ｒ４…ピエゾ抵抗素子
【図１】
0005793700.tif 000002
【図２】
0005793700.tif 000003
【図３】
0005793700.tif 000004
【図４】
0005793700.tif 000005
【図５】
0005793700.tif 000006
【図６】
0005793700.tif 000007