(57)【特許請求の範囲】
【請求項１】
反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、
前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、
前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、
前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、
前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段と
を具備し、
前記切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子で構成されるものであって、
前記第１帰還回路の前記反転入力端子側の第１ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第２ノードに他端が接続される第１スイッチング素子と、
前記第１帰還回路の前記反転入力端子側の第１ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第３ノードに他端が接続される第２スイッチング素子と、
前記増幅回路の前記非反転出力端子側と前記第１帰還回路との間に接続される第３スイッチング素子と、
前記第２帰還回路の前記非反転入力端子側の第４ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第５ノードに他端が接続される第４スイッチング素子と、
前記第２帰還回路の前記非反転入力端子側の第４ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第６ノードに他端が接続される第５スイッチング素子と、
前記増幅回路の前記反転出力端子側と前記第２帰還回路との間に接続される第６スイッチング素子と
を備え、
前記第１スイッチング素子と前記第３スイッチング素子、前記第４スイッチング素子と前記第６スイッチング素子は同時にオン・オフ状態となることを特徴とする全差動型帰還増幅回路。
【請求項２】
前記第３スイッチング素子および前記第６スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオン・オフ動作されることを特徴とする請求項１に記載の全差動型帰還増幅回路。
【請求項３】
反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、
前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、
前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、
前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、
前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段と
を具備し、
前記切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子で構成されるものであって、
前記第１帰還回路の前記反転入力端子側の第１ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第２ノードに他端が接続される第１スイッチング素子と、
前記第１帰還回路の前記反転入力端子側の第１ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第３ノードに他端が接続される第２スイッチング素子と、
前記増幅回路の前記非反転出力端子側と前記第２帰還回路との間に接続される第７スイッチング素子と、
前記第２帰還回路の前記非反転入力端子側の第４ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第５ノードに他端が接続される第４スイッチング素子と、
前記第２帰還回路の前記非反転入力端子側の第４ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第６ノードに他端が接続される第５スイッチング素子と、
前記増幅回路の前記反転出力端子側と前記第１帰還回路との間に接続される第８スイッチング素子と
を備え、
前記第２スイッチング素子と前記第７スイッチング素子、前記第５スイッチング素子と前記第８スイッチング素子は同時にオン・オフ状態となると共に、
前記第７スイッチング素子および前記第８スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオン・オフ動作されることを特徴とする全差動型帰還増幅回路。
【請求項４】
反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、
前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、
前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、
前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、
前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段と
を具備し、
前記切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子で構成されるものであって、
前記反転入力端子と前記第１入力抵抗との間に接続される第９スイッチング素子と、
前記第１帰還回路の前記反転入力端子側の第７ノードに一端が接続され、前記増幅回路の前記反転入力端子側に他端が接続される第１０スイッチング素子と、
前記増幅回路の前記非反転出力端子側と前記第１帰還回路との間に接続される第１１スイッチング素子と、
前記非反転入力端子と前記第２入力抵抗との間に接続される第１２スイッチング素子と、
前記第２帰還回路の前記非反転入力端子側の第８ノードに一端が接続され、前記増幅回路の前記非反転入力端子側に他端が接続される第１３スイッチング素子と、
前記増幅回路の前記反転出力端子側と前記第２帰還回路との間に接続される第１４スイッチング素子と
を備えることを特徴とする全差動型帰還増幅回路。
【請求項５】
前記第１１スイッチング素子および前記第１４スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオン・オフ動作されることを特徴とする請求項４に記載の全差動型帰還増幅回路。
【請求項６】
反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、
前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、
前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、
前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、
前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段と
を具備し、
前記切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子で構成されるものであって、
前記反転入力端子と前記第２入力抵抗との間に接続される第１５スイッチング素子と、
前記第１帰還回路の前記反転入力端子側の第９ノードに一端が接続され、前記増幅回路の前記非反転入力端子側に他端が接続される第１６スイッチング素子と、
前記増幅回路の前記反転出力端子側と前記第２帰還回路との間に接続される第１７スイッチング素子と、
前記非反転入力端子と前記第１入力抵抗との間に接続される第１８スイッチング素子と、
前記第２帰還回路の前記非反転入力端子側の第１０ノードに一端が接続され、前記増幅回路の前記反転入力端子側に他端が接続される第１９スイッチング素子と、
前記増幅回路の前記非反転出力端子側と前記第１帰還回路との間に接続される第２０スイッチング素子と
を備えることを特徴とする全差動型帰還増幅回路。
【請求項７】
前記第１７スイッチング素子および前記第２０スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオン・オフ動作されることを特徴とする請求項６に記載の全差動型帰還増幅回路。
【請求項８】
前記スイッチング素子は、トランジスタ、ＩＧＢＴ、サイリスタ、トライアックの何れかで構成されることを特徴とする請求項１〜７のいずれか１項に記載の全差動型帰還増幅回路。
【請求項９】
請求項１〜８のいずれか１項に記載の全差動型帰還増幅回路を搭載したことを特徴とする電気機器。
【請求項１０】
反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、
前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、
前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、
前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、
前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段と
を具備し、
前記切換手段は、
前記増幅回路の前記非反転出力端子側と前記第１帰還回路との間に接続される第３スイッチング素子と、
前記増幅回路の前記反転出力端子側と前記第２帰還回路との間に接続される第６スイッチング素子と
を備え、
前記第３スイッチング素子および前記第６スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオン・オフ動作されることを特徴とする全差動型帰還増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動型帰還増幅回路および電気機器に係り、特に同相信号除去比およびバイアス電圧に対する変動除去比を改善することのできる全差動型帰還増幅回路および電気機器に関する。
【背景技術】
【０００２】
差動増幅回路には、差動入力で単相出力を行う単一出力型と、差動入力で差動出力を行う全差動型とがある。全差動型は、複雑な伝達関数を比較的簡単に実現することができ、しかも雑音に強いという特性を有している。
【０００３】
ＬＳＩ等の集積回路の中では、原則としてアナログ信号は差動伝送（位相が１８０度異なる信号をペアで伝送）を行っている。即ち、差動伝送はシングル伝送に比べて、信号振幅を小さくできる分、データ伝送速度を高速にすることができ、また、コモンモード雑音（同相雑音）に強いなどの利点を有する。そのため、各種集積回路においては、差動伝送に合わせた非反転入力端子、反転入力端子および非反転出力端子、反転出力端子を有する全差動型増幅回路（全差動型オペアンプ）が使用される。
【０００４】
この全差動型オペアンプによれば、減算機能によって同相誤差や直流電圧の時間的変動等の直流誤差の相殺をすることができる。即ち、入力信号の差をとることでノイズ分を相殺することができる。
【０００５】
全差動型オペアンプにおいては、同相信号を出力から入力へ帰還パスを介してフィードバックすることによりコモンモード電圧を制御している。
【０００６】
全差動型オペアンプに関する技術は種々提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１９５１８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
全差動型オペアンプの同相信号除去比（ＣＭＲＲ：Common-Mode Rejection Ratio）は、２つの帰還パスの抵抗マッチング誤差に比例する。
【０００９】
ここで、抵抗マッチングとは、出力抵抗と入力抵抗とを整合させることをいう。また、ＣＭＲＲとは、全差動型オペアンプなどにおける２つの入力に共通する入力信号を除去する傾向の尺度をいう。
【００１０】
そして、例えば抵抗マッチング誤差０．１％の場合には、ＣＭＲＲは６０ｄＢとなる。そのため、ＣＭＲＲを向上させるには、抵抗マッチング誤差を小さくする必要がある。
【００１１】
しかし、例えばＬＳＩにおいて、抵抗マッチング誤差を小さくするには、抵抗素子のずれ成分を低減させるためにチップ面積を大きくする必要があり、ＬＳＩの小型化の要請と反するという問題があった。
【００１２】
また、ＬＳＩ個々における抵抗素子のサンプルのマッチング誤差によって、数ｄＢ〜数１０ｄＢのバラつきが発生するという問題もある。
【００１３】
なお、バイアス電圧に対する変動除去比（ＰＳＲＲ：Power Supply Rejection Ratio）についても、前記ＣＭＲＲと同様の問題があった。ＰＳＲＲとは、電源電圧の変化によって、出力オフセット電圧が増減する割合を表す値をいう。
【００１４】
本発明の目的は、同相信号除去比およびバイアス電圧に対する変動除去比を改善することのできる全差動型帰還増幅回路および電気機器を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明の一態様によれば、反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを具備し、前記切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子で構成されるものであって、前記第１帰還回路の前記反転入力端子側の第１ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第２ノードに他端が接続される第１スイッチング素子と、前記第１帰還回路の前記反転入力端子側の第１ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第３ノードに他端が接続される第２スイッチング素子と、前記増幅回路の前記非反転出力端子側と前記第１帰還回路との間に接続される第３スイッチング素子と、前記第２帰還回路の前記非反転入力端子側の第４ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第５ノードに他端が接続される第４スイッチング素子と、前記第２帰還回路の前記非反転入力端子側の第４ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第６ノードに他端が接続される第５スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第２帰還回路との間に接続される第６スイッチング素子とを備え、前記第１スイッチング素子と前記第３スイッチング素子、前記第４スイッチング素子と前記第６スイッチング素子は同時にオン・オフ状態となる全差動型帰還増幅回路が提供される。
また、本発明の他の態様によれば、反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを具備し、前記切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子で構成されるものであって、前記第１帰還回路の前記反転入力端子側の第１ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第２ノードに他端が接続される第１スイッチング素子と、前記第１帰還回路の前記反転入力端子側の第１ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第３ノードに他端が接続される第２スイッチング素子と、前記増幅回路の前記非反転出力端子側と前記第２帰還回路との間に接続される第７スイッチング素子と、前記第２帰還回路の前記非反転入力端子側の第４ノードに一端が接続され、前記増幅回路の前記非反転入力端子側の第５ノードに他端が接続される第４スイッチング素子と、前記第２帰還回路の前記非反転入力端子側の第４ノードに一端が接続され、前記増幅回路の前記反転入力端子側の第６ノードに他端が接続される第５スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第１帰還回路との間に接続される第８スイッチング素子とを備え、前記第２スイッチング素子と前記第７スイッチング素子、前記第５スイッチング素子と前記第８スイッチング素子は同時にオン・オフ状態となると共に、前記第７スイッチング素子および前記第８スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオン・オフ動作される全差動型帰還増幅回路が提供される。
また、本発明の他の態様によれば、反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを具備し、前記切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子で構成されるものであって、前記反転入力端子と前記第１入力抵抗との間に接続される第９スイッチング素子と、前記第１帰還回路の前記反転入力端子側の第７ノードに一端が接続され、前記増幅回路の前記反転入力端子側に他端が接続される第１０スイッチング素子と、前記増幅回路の前記非反転出力端子側と前記第１帰還回路との間に接続される第１１スイッチング素子と、前記非反転入力端子と前記第２入力抵抗との間に接続される第１２スイッチング素子と、前記第２帰還回路の前記非反転入力端子側の第８ノードに一端が接続され、前記増幅回路の前記非反転入力端子側に他端が接続される第１３スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第２帰還回路との間に接続される第１４スイッチング素子とを備える全差動型帰還増幅回路が提供される。
また、本発明の他の態様によれば、反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを具備し、前記切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子で構成されるものであって、前記反転入力端子と前記第２入力抵抗との間に接続される第１５スイッチング素子と、前記第１帰還回路の前記反転入力端子側の第９ノードに一端が接続され、前記増幅回路の前記非反転入力端子側に他端が接続される第１６スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第２帰還回路との間に接続される第１７スイッチング素子と、前記非反転入力端子と前記第１入力抵抗との間に接続される第１８スイッチング素子と、前記第２帰還回路の前記非反転入力端子側の第１０ノードに一端が接続され、前記増幅回路の前記反転入力端子側に他端が接続される第１９スイッチング素子と、前記増幅回路の前記非反転出力端子側と前記第１帰還回路との間に接続される第２０スイッチング素子とを備える全差動型帰還増幅回路が提供される。
【００１６】
本発明の他の態様によれば、全差動型帰還増幅回路を搭載した電気機器が提供される。
また、本発明のさらに別の態様によれば、反転入力端子および非反転入力端子に入力された差動入力信号を増幅して反転出力端子および非反転出力端子に出力する増幅回路と、前記増幅回路の出力を前記反転入力端子または前記非反転入力端子にフィードバックする第１帰還回路および第２帰還回路と、前記第１帰還回路および前記第２帰還回路が備える第１帰還抵抗および第２帰還抵抗の対と、前記反転入力端子および前記非反転入力端子にそれぞれ直列接続される第１入力抵抗および第２入力抵抗の対と、前記第１帰還抵抗および前記第２帰還抵抗の対と、前記第１入力抵抗および前記第２入力抵抗の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを具備し、前記切換手段は、前記増幅回路の前記非反転出力端子側と前記第１帰還回路との間に接続される第３スイッチング素子と、前記増幅回路の前記反転出力端子側と前記第２帰還回路との間に接続される第６スイッチング素子とを備え、前記第３スイッチング素子および前記第６スイッチング素子は、所定の周波数の三角波信号が入力されるコンパレータによってオン・オフ動作される全差動型帰還増幅回路が提供される。
【発明の効果】
【００１７】
本発明によれば、同相信号除去比およびバイアス電圧に対する変動除去比を改善することのできる全差動型帰還増幅回路および当該回路を搭載した電気機器を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】（ａ）第１の実施の形態に係る全差動型帰還増幅回路の概略構成を示す回路図、（ｂ）第１の実施の形態に係る全差動型帰還増幅回路の変形例を示す回路図。
【図２】第１の実施の形態に係る全差動型帰還増幅回路に関する波形であって、（ａ）は三角波信号の波形、（ｂ）は出力されるＰＷＭの波形、（ｃ）はクロック信号の波形を示す図。
【図３】比較例に係る全差動型帰還増幅回路の概略構成を示す回路図。
【図４】第１の実施の形態または第２の実施の形態に係る全差動型帰還増幅回路を適用した場合の出力信号（Ａ）と、比較例に係る全差動型帰還増幅回路を適用した場合の出力信号（Ｂ）を示すグラフ。
【図５】比較例に係る全差動型帰還増幅回路を適用した場合においてブリッジ接続負荷をかけた場合の出力信号を示すグラフ。
【図６】比較例に係る全差動型帰還増幅回路を適用した場合においてブリッジ接続負荷をかけた場合の測定結果の例であって、（ａ）は、非反転入力端子に入力される入力波に対応する出力ＰＷＭをローパスフィルタで復調した波形、（ｂ）は、反転入力端子に入力される入力波に対応する出力ＰＷＭをローパスフィルタで復調した波形、（ｃ）は、非反転入力端子に入力される入力波の波形、（ｄ）は、反転入力端子に入力される入力波の波形を示すグラフ。
【図７】第１の実施の形態または第２の実施の形態に係る全差動型帰還増幅回路を適用した場合においてブリッジ接続負荷をかけた場合の出力信号を示すグラフ。
【図８】第１の実施の形態または第２の実施の形態に係る全差動型帰還増幅回路を適用した場合においてブリッジ接続負荷をかけた場合の測定結果の例であって、（ａ）は、非反転入力端子に入力される入力波に対応する出力ＰＷＭをローパスフィルタで復調した波形、（ｂ）は、反転入力端子に入力される入力波に対応する出力ＰＷＭをローパスフィルタで復調した波形、（ｃ）は、非反転入力端子に入力される入力波の波形、（ｄ）は、反転入力端子に入力される入力波の波形を示すグラフ。
【図９】（ａ）第２の実施の形態に係る全差動型帰還増幅回路の概略構成を示す回路図、（ｂ）第２の実施の形態に係る全差動型帰還増幅回路の変形例を示す回路図。
【図１０】（ａ）第３の実施の形態に係る全差動型帰還増幅回路の概略構成を示す回路図、（ｂ）第３の実施の形態に係る全差動型帰還増幅回路の変形例を示す回路図。
【図１１】（ａ）第４の実施の形態に係る全差動型帰還増幅回路の概略構成を示す回路図、（ｂ）第４の実施の形態に係る全差動型帰還増幅回路の変形例を示す回路図。
【発明を実施するための形態】
【００１９】
次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２０】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
[実施の形態]
（第１の実施の形態）
図１（ａ）に示す回路図を参照して、第１の実施の形態に係る全差動型帰還増幅回路１の概略構成について説明する。
【００２２】
第１の実施の形態に係る全差動型帰還増幅回路１は、音声信号などの差動入力信号が入力される反転入力端子１３および非反転入力端子１４と、出力信号を出力する非反転出力端子１５および反転出力端子１６と、反転入力端子１３および非反転入力端子１４に入力された差動入力信号（Ｖｉ（−）およびＶｉ（＋））を増幅して非反転出力端子１５および反転出力端子１６に出力する増幅回路（オペアンプ）１０と、増幅回路１０の出力を反転入力端子１３または非反転入力端子１４にフィードバックする第１帰還回路２０ａおよび第２帰還回路２０ｂと、第１帰還回路２０ａおよび第２帰還回路２０ｂが備える第１帰還抵抗Ｒｆ１および第２帰還抵抗Ｒｆ２の対（ペア）と、反転入力端子１３および非反転入力端子１４にそれぞれ直列接続される第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２の対と、第１帰還抵抗Ｒｆ１および第２帰還抵抗Ｒｆ２の対と、第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える。
【００２３】
切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子Ｓ１〜Ｓ６を備えている。
【００２４】
スイッチング素子としては、特には限定されないが、トランジスタ（ＭＯＳＦＥＴ等）、ＩＧＢＴ、サイリスタ、トライアックなどの何れかで構成することができる。
【００２５】
全差動型帰還増幅回路１における具体的なスイッチング素子Ｓ１〜Ｓ６は、図１（ａ）に示すように、第１帰還回路２０ａの反転入力端子１３側の第１ノードＮ１に一端が接続され、増幅回路１０の反転入力端子１３側の第２ノードＮ２に他端が接続される第１スイッチング素子Ｓ１と、第１帰還回路２０ａの反転入力端子１３側の第１ノードＮ１に一端が接続され、増幅回路１０の非反転入力端子１４側の第３ノードＮ３に他端が接続される第２スイッチング素子Ｓ２と、増幅回路１０の非反転出力端子１５側と第１帰還回路２０ａとの間に接続される第３スイッチング素子Ｓ３と、第２帰還回路２０ｂの非反転入力端子１４側の第４ノードＮ４に一端が接続され、増幅回路１０の非反転入力端子１４側の第５ノードＮ５に他端が接続される第４スイッチング素子Ｓ４と、第２帰還回路２０ｂの非反転入力端子１４側の第４ノードＮ４に一端が接続され、増幅回路１０の反転入力端子１３側の第６ノードＮ６に他端が接続される第５スイッチング素子Ｓ５と、増幅回路１０の反転出力端子１６側と第２帰還回路２０ｂとの間に接続される第６スイッチング素子Ｓ６とを備える。
【００２６】
そして、第１スイッチング素子Ｓ１と第３スイッチング素子Ｓ３、第４スイッチング素子Ｓ４と第６スイッチング素子Ｓ６は同時にオン・オフ状態となるように制御される。
【００２７】
また、図１（ａ）に示すように、増幅回路１０の非反転出力端子１５側および反転出力端子１６側には、所定の周波数の三角波信号が入力されるコンパレータ１１、１２が設けられ、このコンパレータ１１、１２によって第３スイッチング素子Ｓ３および第６スイッチング素子Ｓ６がオン・オフ動作される。
【００２８】
なお、反転入力端子１３には入力信号Ｖｉ（−）が、非反転入力端子１４には入力信号Ｖｉ（＋）が入力され、非反転出力端子１５からは出力信号Ｖｏ（＋）が、反転出力端子１６からは出力信号Ｖｏ（−）が出力される。
【００２９】
図２（ａ）にコンパレータ１１、１２に入力される三角波信号（ＴＲＩ）の波形例を、図２（ｂ）に非反転出力端子１５および反転出力端子１６から出力されるパルス幅変調されたＰＷＭ（Pulse Width Modulation）の出力波形の例を、図２（ｃ）に第３スイッチング素子Ｓ３および第６スイッチング素子Ｓ６がオン・オフ動作されるタイミングの基準となるクロック信号（ＣＬＫ）の波形例を示す。
【００３０】
なお、ＰＷＭの矩形状の波形は、例えば入力信号としての音声信号を三角波信号（ＴＲＩ）によって切り取るパルス幅変調の方式によって得られる。
【００３１】
図２に示すように、クロック信号（ＣＬＫ）は、三角波信号（ＴＲＩ）の１／２の周波数となる。即ち、クロック信号（ＣＬＫ）は、三角波信号（ＴＲＩ）がハイ（Ｈ）となるタイミングｔ１、ｔ２、ｔ３、ｔ４・・・で立上り、立下りする波形となる。例えば、所定の三角波発振回路によって周波数３００ｋＨｚの三角波信号（ＴＲＩ）を生成した場合に、クロック信号（ＣＬＫ）は周波数１５０ｋＨｚのパルス信号となる。なお、クロック信号（ＣＬＫ）は、三角波信号（ＴＲＩ）の１／２に限らず、１／２以下であれば良い。
【００３２】
そして、コンパレータ１１、１２からのパルス信号の立ち上がりエッジもしくは立ち下がりエッジに基づいて第３スイッチング素子Ｓ３および第６スイッチング素子Ｓ６がオン・オフ動作される。
【００３３】
また、第１スイッチング素子Ｓ１および第４スイッチング素子Ｓ４は、第３スイッチング素子Ｓ３および第６スイッチング素子Ｓ６と同じタイミングでオン・オフ動作され、第２スイッチング素子Ｓ２および第５スイッチング素子Ｓ５は、例えば逆のタイミングでオン・オフ動作される。
【００３４】
これにより、第１帰還抵抗Ｒｆ１と第２帰還抵抗Ｒｆ２が所定のタイミングで切り換えられ、第１帰還回路２０ａおよび第２帰還回路２０ｂの電圧利得を同相信号に対して平均化することができる。そして、第１帰還抵抗Ｒｆ１と第２帰還抵抗Ｒｆ２の抵抗マッチング誤差が全差動型帰還増幅回路１の特性に与える影響を大幅に減少させることができる。
【００３５】
即ち、各入力、出力間のゲインが平均化されることで、同相信号に対する電圧利得は、スイッチング素子Ｓ１〜Ｓ６の抵抗が無視できるとすれば、第１帰還回路２０ａの第１帰還抵抗Ｒｆ１と、第２帰還回路２０ｂの第２帰還抵抗Ｒｆ２との抵抗マッチングに誤差がある場合であっても−∞とみなすことができる。そのため、抵抗マッチング誤差による影響を実質的に受けなくなり、同相信号除去比（ＣＭＲＲ）を改善することができる。
【００３６】
また、バイアス電圧に対する変動除去比（ＰＳＲＲ）についても、バイアス電圧に対する信号利得が−∞とみなすことができるため、同様に改善することができる。
【００３７】
これにより、第１の実施の形態に係る全差動型帰還増幅回路１をＤ級アンプに適用した場合に、スピーカから出力される音声のノイズを低減することができる。
【００３８】
（第１の実施の形態の変形例）
図１（ｂ）に示す回路図を参照して、第１の実施の形態に係る全差動型帰還増幅回路１の変形例の概略構成について説明する。なお、図１（ａ）に示す回路図と同様の構成については、同一符号を付して重複した説明は省略する。
【００３９】
図１（ｂ）に示す回路図では、図１（ａ）に示す回路図における第３スイッチング素子Ｓ３および第６スイッチング素子Ｓ６に代えて、コンパレータ１１の非反転出力端子１５側と第１帰還回路２０ａとの間のスイッチング素子Ｓ３ａ、コンパレータ１２の反転出力端子１６と第１帰還回路２０ａとの間のスイッチング素子Ｓ３ｂ、コンパレータ１２の反転出力端子１６と第２帰還回路２０ｂとの間のスイッチング素子Ｓ６ａ、コンパレータ１１の非反転出力端子１５側と第２帰還回路２０ｂとの間のスイッチング素子Ｓ６ｂが設けられている。
【００４０】
また、増幅回路１０は一対の位相補償用コンデンサＣ２０、Ｃ２１を備えている。
【００４１】
なお、スイッチング素子Ｓ３ａとＳ３ｂ、スイッチング素子Ｓ６ａとＳ６ｂは、クロック信号（ＣＬＫ）によって交互にオン・オフ動作される。
【００４２】
図１（ｂ）に示す回路図によっても図１（ａ）に示す回路図と同様の効果を得ることができる。
【００４３】
即ち、各入力、出力間のゲインが平均化されることで、同相信号に対する電圧利得は、スイッチング素子Ｓ１〜Ｓ５、Ｓ３ａ、Ｓ３ｂ、Ｓ６ａ、Ｓ６ｂの抵抗が無視できるとすれば、第１帰還回路２０ａの第１帰還抵抗Ｒｆ１と、第２帰還回路２０ｂの第２帰還抵抗Ｒｆ２との抵抗マッチングに誤差がある場合であっても、−∞とみなすことができる。そのため、抵抗マッチング誤差による影響を実質的に受けなくなり、同相信号除去比（ＣＭＲＲ）を改善することができる。
【００４４】
また、バイアス電圧に対する変動除去比（ＰＳＲＲ）についても、バイアス電圧に対する信号利得が−∞とみなすことができるため、同様に改善することができる。
【００４５】
これにより、図１（ｂ）に示す全差動型帰還増幅回路１をＤ級アンプに適用した場合にも、スピーカから出力される音声のノイズを低減することができる。
【００４６】
（比較例）
ここで、比較例に係る全差動型帰還増幅回路１ａについて図３を参照して説明する。
【００４７】
比較例に係る全差動型帰還増幅回路１ａは、図３に示すように、音声信号などの差動入力信号が入力される反転入力端子１００および非反転入力端子１０１、出力信号を出力する非反転出力端子１０２および反転出力端子１０３、反転入力端子１００および非反転入力端子１０１に入力された差動入力信号（Ｖｉ（−）およびＶｉ（＋））を増幅して非反転出力端子１０２および反転出力端子１０３に出力する増幅回路（オペアンプ）２００と、増幅回路２００の出力を反転入力端子１００側または非反転入力端子１０１側にフィードバックする２系統の第１帰還回路２０１ａおよび第２帰還回路２０１ｂとを備える。
【００４８】
また、反転入力端子１００と増幅回路２００との間には第１入力抵抗Ｒｉ１が、非反転入力端子１０１と増幅回路２００との間には第２入力抵抗Ｒｉ２が設けられている。
【００４９】
また、第１帰還回路２０１ａには第１帰還抵抗Ｒｆ１が、第２帰還回路２０１ｂには第２帰還抵抗Ｒｆ２がそれぞれ設けられている。
【００５０】
なお、増幅回路２００に示すＶｃｏｍは、非反転出力端子１０２とゼロボルト間の電位差に相当する同相電圧（コモン電圧）である。
【００５１】
比較例に係る全差動型帰還増幅回路１ａにおいて、同相信号除去比（ＣＭＲＲ）は、第１入力抵抗Ｒｉ１および第１帰還抵抗Ｒｆ１と、第２入力抵抗Ｒｉ２と第２帰還抵抗Ｒｆ２の抵抗マッチング誤差によって決定される。
【００５２】
即ち、ＣＭＲＲ＝２０ｌｏｇ（１−（Ｒｉ１／（Ｒｉ１＋Ｒｆ１））／（Ｒｉ２／（Ｒｉ２＋Ｒｆ２））
但し、Ｒｉ１＋Ｒｆ１＜Ｒｉ２＋Ｒｆ２と表される。
【００５３】
また、ＰＳＲＲ＝２０ｌｏｇ（１−（Ｒｉ１／（Ｒｉ１＋Ｒｆ１））／（Ｒｉ２／（Ｒｉ２＋Ｒｆ２））
但し、Ｒｉ１＋Ｒｆ１＜Ｒｉ２＋Ｒｆ２と表される。
【００５４】
比較例に係る全差動型帰還増幅回路１ａにおいて、例えば抵抗マッチング誤差が０．１％の場合には、ＣＭＲＲは６０ｄＢとなる。そのため、ＣＭＲＲを向上させるには、抵抗マッチング誤差を小さくする必要があった。
【００５５】
次に、図４〜図８のグラフを参照して、第１の実施の形態に係る全差動型帰還増幅回路１による出力波形と比較例に係る全差動型帰還増幅回路１ａによる出力波形との比較について述べる。
【００５６】
図４、図５および図７に示す波形は、第１の実施の形態に係る全差動型帰還増幅回路１における増幅回路１０および比較例に係る全差動型帰還増幅回路１ａの増幅回路２００からの出力信号Ｖｏのシミュレーションによる出力波形である。ここで、第１帰還抵抗Ｒｆ１と第２帰還抵抗Ｒｆ２とをそれぞれ１６０ｋΩとすると共に、抵抗マッチング誤差として１ｋΩを第１帰還抵抗Ｒｆ１と第２帰還抵抗Ｒｆ２の何れかに挿入した。また、三角波の周波数を３００ｋＨｚ、クロック周波数を１５０ｋＨｚとし、また、入力信号周波数を１ｋＨｚとした。
【００５７】
図４および図７において、波形（Ａ）は第１の実施の形態に係る全差動型帰還増幅回路１による出力波形を示す。
【００５８】
図４および図５において、波形（Ｂ）は比較例に係る全差動型帰還増幅回路１ａによる出力波形を示す。
【００５９】
また、図６は、比較例に係る全差動型帰還増幅回路１ａを適用した場合においてブリッジ接続負荷（ＢＴＬ：Bridge Tied Load）をかけた場合の測定結果を示すグラフであり、図６（ａ）は、図６（ｃ）に示す非反転入力端子１０１（図３参照）に入力される入力波に対応する出力ＰＷＭをローパスフィルタで復調した波形を、図６（ｂ）は、図６（ｄ）に示す反転入力端子１００（図３参照）に入力される入力波に対応する出力ＰＷＭをローパスフィルタで復調した波形を示す。
【００６０】
また、図８は、第１の実施の形態に係る全差動型帰還増幅回路１を適用した場合においてブリッジ接続負荷（ＢＴＬ）をかけた場合の測定結果を示すグラフであり、図８（ａ）は、図８（ｃ）に示す反転入力端子１３（図１参照）に入力される入力波に対応する出力ＰＷＭをローパスフィルタで復調した波形を、図８（ｂ）は、図８（ｄ）に示す非反転入力端子１４（図１参照）に入力される入力波に対応する出力ＰＷＭをローパスフィルタで復調した波形を示す。
【００６１】
図４および図７に示す波形（Ｂ）から分かるように、同相信号成分が現れており、出力信号Ｖｏのピーク間電圧は３．２ｍＶ、ＣＭＲＲは５０ｄＢであった。
【００６２】
一方、図４および図７に示す波形（Ａ）は、微小なノイズ（スイッチングノイズ）はあるものの略０Ｖに沿った直線部分を多く有しており、１ｋＨｚ成分は略消えている。
【００６３】
また、図６に示すように、比較例に係る全差動型帰還増幅回路１ａを適用した場合における復調出力および図８に示す全差動型帰還増幅回路１を適用した場合における復調出力は共に約１．８Ｖである。
【００６４】
以上のように、第１の実施の形態に係る全差動型帰還増幅回路１によれば、同相信号がキャンセルされてＣＭＲＲは無限小となっており、比較対象としての全差動型帰還増幅回路１ａによる場合と比較して、ＣＭＲＲを向上させることができる。また、同様にＰＳＲＲを向上させることができる。
【００６５】
（第２の実施の形態）
図９（ａ）に示す回路図を参照して、第２の実施の形態に係る全差動型帰還増幅回路１の概略構成について説明する。
【００６６】
第２の実施の形態に係る全差動型帰還増幅回路１は、音声信号などの差動入力信号が入力される反転入力端子１３および非反転入力端子１４と、出力信号を出力する非反転出力端子１５および反転出力端子１６と、反転入力端子１３および非反転入力端子１４に入力された差動入力信号（Ｖｉ（−）およびＶｉ（＋））を増幅して非反転出力端子１５および反転出力端子１６に出力する増幅回路（オペアンプ）１０と、増幅回路１０の出力を反転入力端子１３または非反転入力端子１４にフィードバックする第１帰還回路２０ａおよび第２帰還回路２０ｂと、第１帰還回路２０ａおよび第２帰還回路２０ｂが備える第１帰還抵抗Ｒｆ１および第２帰還抵抗Ｒｆ２の対（ペア）と、反転入力端子１３および非反転入力端子１４にそれぞれ直列接続される第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２の対と、第１帰還抵抗Ｒｆ１および第２帰還抵抗Ｒｆ２の対と、第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える。
【００６７】
切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子Ｓ１〜Ｓ４、Ｓ７およびＳ８を備えている。
【００６８】
また、増幅回路１０は一対の位相補償用コンデンサＣ２０、Ｃ２１を備えている。
【００６９】
全差動型帰還増幅回路１における具体的なスイッチング素子Ｓ１〜Ｓ４、Ｓ７およびＳ８は、図９（ａ）に示すように、第１帰還回路２０ａの反転入力端子１３側の第１ノードＮ１に一端が接続され、増幅回路１０の反転入力端子１３側の第２ノードＮ２に他端が接続される第１スイッチング素子Ｓ１と、第１帰還回路２０ａの反転入力端子１３側の第１ノードＮ１に一端が接続され、増幅回路１０の非反転入力端子１４側の第３ノードＮ３に他端が接続される第２スイッチング素子Ｓ２と、増幅回路１０の非反転出力端子１５側と第２帰還回路２０ｂとの間に接続される第７スイッチング素子Ｓ７と、第２帰還回路２０ｂの非反転入力端子１４側の第４ノードＮ４に一端が接続され、増幅回路１０の非反転入力端子１４側の第５ノードＮ５に他端が接続される第４スイッチング素子Ｓ４と、第２帰還回路２０ｂの非反転入力端子１４側の第４ノードＮ４に一端が接続され、増幅回路１０の反転入力端子１３側の第６ノードＮ６に他端が接続される第５スイッチング素子Ｓ５と、増幅回路１０の反転出力端子１６側と第１帰還回路２０ａとの間に接続される第８スイッチング素子Ｓ８とを備える。
【００７０】
そして、第２スイッチング素子Ｓ２と第７スイッチング素子Ｓ７、第５スイッチング素子Ｓ５と第８スイッチング素子Ｓ８は同時にオン・オフ状態となるように制御される。
【００７１】
また、図９（ａ）に示すように、増幅回路１０の非反転出力端子１５側および反転出力端子１６側には、所定の周波数の三角波信号が入力されるコンパレータ１１、１２が設けられている。
【００７２】
第３スイッチング素子Ｓ３および第６スイッチング素子Ｓ６は、クロック信号（ＣＬＫ）によってオン・オフ動作される。
【００７３】
なお、反転入力端子１３には入力信号Ｖｉ（−）が、非反転入力端子１４には入力信号Ｖｉ（＋）が入力され、非反転出力端子１５からは出力信号Ｖｏ（＋）が、反転出力端子１６からは出力信号Ｖｏ（−）が出力される。
【００７４】
また、コンパレータ１１、１２について三角波（ＴＲＩ）を用いた制御手法は、第１の実施の形態に係る全差動型帰還増幅回路１の場合と同様である（図２等参照）。
【００７５】
第２の実施の形態に係る全差動型帰還増幅回路１によっても、第１の実施の形態に係る全差動型帰還増幅回路１と同等の効果を得ることができる。即ち、図３に示す比較対象としての全差動型帰還増幅回路１ａによる場合と比較して、ＣＭＲＲおよびＰＳＲＲを向上させることができる。
【００７６】
（第２の実施の形態の変形例）
図９（ｂ）に示す回路図を参照して、第２の実施の形態に係る全差動型帰還増幅回路１の変形例の概略構成について説明する。なお、図９（ａ）に示す回路図と同様の構成については、同一符号を付して重複した説明は省略する。
【００７７】
図９（ｂ）に示す回路図では、図９（ａ）に示す回路図における第７スイッチング素子Ｓ７および第８スイッチング素子Ｓ８に代えて、コンパレータ１１の非反転出力端子１５側と第１帰還回路２０ａとの間のスイッチング素子Ｓ３ａ、コンパレータ１２の反転出力端子１６と第１帰還回路２０ａとの間のスイッチング素子Ｓ３ｂ、コンパレータ１２の反転出力端子１６と第２帰還回路２０ｂとの間のスイッチング素子Ｓ６ａ、コンパレータ１１の非反転出力端子１５側と第２帰還回路２０ｂとの間のスイッチング素子Ｓ６ｂが設けられている。
【００７８】
なお、スイッチング素子Ｓ３ａとＳ３ｂ、スイッチング素子Ｓ６ａとＳ６ｂは、クロック信号（ＣＬＫ）によって交互にオン・オフ動作される。
【００７９】
図９（ｂ）に示す回路図によっても図９（ａ）に示す回路図と同様の効果を得ることができる。
【００８０】
即ち、図３に示す比較例に係る全差動型帰還増幅回路１ａと比較して、ＣＭＲＲおよびＰＳＲＲを向上させることができる。
【００８１】
（第３の実施の形態）
図１０（ａ）に示す回路図を参照して、第３の実施の形態に係る全差動型帰還増幅回路１の概略構成について説明する。
【００８２】
第３の実施の形態に係る全差動型帰還増幅回路１は、音声信号などの差動入力信号が入力される反転入力端子１７および非反転入力端子１８、出力信号を出力する非反転出力端子１５および反転出力端子１６、反転入力端子１７および非反転入力端子１８に入力された差動入力信号（Ｖｉ（−）およびＶｉ（＋））を増幅して非反転出力端子１５および反転出力端子１６に出力する増幅回路（オペアンプ）１０と、増幅回路１０の出力を反転入力端子１３または非反転入力端子１４にフィードバックする第１帰還回路２０ａおよび第２帰還回路２０ｂと、第１帰還回路２０ａおよび第２帰還回路２０ｂが備える第１帰還抵抗Ｒｆ１および第２帰還抵抗Ｒｆ２の対（ペア）と、反転入力端子１３および非反転入力端子１４にそれぞれ直列接続される第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２の対と、第１帰還抵抗Ｒｆ１および第２帰還抵抗Ｒｆ２の対と、第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える。
【００８３】
切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子Ｓ９〜Ｓ１４を備えている。
【００８４】
全差動型帰還増幅回路１における具体的なスイッチング素子Ｓ９〜Ｓ１４は、図１０（ａ）に示すように、反転入力端子１７と第１入力抵抗Ｒｉ１との間に接続される第９スイッチング素子Ｓ９と、第１帰還回路２０ａの反転入力端子１７側の第７ノードＮ７に一端が接続され、増幅回路１０の反転入力端子１７側に他端が接続される第１０スイッチング素子Ｓ１０と、増幅回路１０の非反転出力端子１５側と第１帰還回路２０ａとの間に接続される第１１スイッチング素子Ｓ１１と、非反転入力端子１８と第２入力抵抗Ｒｉ２との間に接続される第１２スイッチング素子Ｓ１２と、第２帰還回路２０ｂの非反転入力端子１８側の第８ノードＮ８に一端が接続され、増幅回路１０の非反転入力端子１８側に他端が接続される第１３スイッチング素子Ｓ１３と、増幅回路１０の反転出力端子１６側と第２帰還回路２０ｂとの間に接続される第１４スイッチング素子Ｓ１４とを備える。
【００８５】
また、図１０（ａ）に示すように、増幅回路１０の非反転出力端子１５側および反転出力端子１６側には、所定の周波数の三角波信号が入力されるコンパレータ１１、１２が設けられ、このコンパレータ１１、１２によって第１１スイッチング素子Ｓ１１および第１４スイッチング素子Ｓ１４がオン・オフ動作される。
【００８６】
なお、反転入力端子１７には入力信号Ｖｉ（−）が、非反転入力端子１８には入力信号Ｖｉ（＋）が入力され、非反転出力端子１５からは出力信号Ｖｏ（＋）が、反転出力端子１６からは出力信号Ｖｏ（−）が出力される。
【００８７】
また、コンパレータ１１、１２について三角波（ＴＲＩ）を用いた制御手法は、第１の実施の形態に係る全差動型帰還増幅回路１の場合と同様である（図２等参照）。
【００８８】
第３の実施の形態に係る全差動型帰還増幅回路１によれば、第１の実施の形態に係る全差動型帰還増幅回路１と同等以上の効果を得ることができる。即ち、図３に示す比較対象としての全差動型帰還増幅回路１ａによる場合と比較して、ＣＭＲＲおよびＰＳＲＲを向上させることができる。
【００８９】
（第３の実施の形態の変形例）
図１０（ｂ）に示す回路図を参照して、第３の実施の形態に係る全差動型帰還増幅回路１の変形例の概略構成について説明する。なお、図１０（ａ）に示す回路図と同様の構成については、同一符号を付して重複した説明は省略する。
【００９０】
図１０（ｂ）に示す回路図では、図１０（ａ）に示す回路図における第９スイッチング素子Ｓ９と第１２スイッチング素子Ｓ１２に代えて、反転入力端子１７と第２入力抵抗Ｒｉ２との間のスイッチング素子Ｓ２１、非反転入力端子１８と第１入力抵抗Ｒｉ１との間のスイッチング素子Ｓ２２が設けられている。
【００９１】
また、第１１スイッチング素子Ｓ１１および第１４スイッチング素子Ｓ１４に代えて、コンパレータ１１の非反転出力端子１５側と第１帰還回路２０ａとの間のスイッチング素子Ｓ３ａ、コンパレータ１２の反転出力端子１６と第１帰還回路２０ａとの間のスイッチング素子Ｓ３ｂ、コンパレータ１２の反転出力端子１６と第２帰還回路２０ｂとの間のスイッチング素子Ｓ６ａ、コンパレータ１１の非反転出力端子１５側と第２帰還回路２０ｂとの間のスイッチング素子Ｓ６ｂが設けられている。
【００９２】
図１０（ｂ）に示す回路図によっても図１０（ａ）に示す回路図と同様の効果を得ることができる。
【００９３】
即ち、図３に示す比較例に係る全差動型帰還増幅回路１ａと比較して、ＣＭＲＲおよびＰＳＲＲを向上させることができる。
【００９４】
（第４の実施の形態）
図１１（ａ）に示す回路図を参照して、第４の実施の形態に係る全差動型帰還増幅回路１の概略構成について説明する。
【００９５】
第４の実施の形態に係る全差動型帰還増幅回路１は、音声信号などの差動入力信号が入力される反転入力端子１７および非反転入力端子１８、出力信号を出力する非反転出力端子１５および反転出力端子１６、反転入力端子１７および非反転入力端子１８に入力された差動入力信号（Ｖｉ（−）およびＶｉ（＋））を増幅して非反転出力端子１５および反転出力端子１６に出力する増幅回路（オペアンプ）１０と、増幅回路１０の出力を反転入力端子１３または非反転入力端子１４にフィードバックする第１帰還回路２０ａおよび第２帰還回路２０ｂと、第１帰還回路２０ａおよび第２帰還回路２０ｂが備える第１帰還抵抗Ｒｆ１および第２帰還抵抗Ｒｆ２の対（ペア）と、反転入力端子１３および非反転入力端子１４にそれぞれ直列接続される第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２の対と、第１帰還抵抗Ｒｆ１および第２帰還抵抗Ｒｆ２の対と、第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２の対の少なくとも一方の対を所定のタイミングで切り換える切換手段とを備える。
【００９６】
切換手段は、所定のスイッチング周波数に基づいてオン・オフされるスイッチング素子Ｓ１５〜Ｓ２０を備えている。
【００９７】
全差動型帰還増幅回路１における具体的なスイッチング素子Ｓ１５〜Ｓ２０は、図１１（ａ）に示すように、反転入力端子１７と第２入力抵抗Ｒｉ２との間に接続される第１５スイッチング素子Ｓ１５と、第１帰還回路２０ａの反転入力端子１７側の第９ノードＮ９に一端が接続され、増幅回路１０の非反転入力端子１８側に他端が接続される第１６スイッチング素子Ｓ１６と、増幅回路１０の反転出力端子１６側と第２帰還回路２０ｂとの間に接続される第１７スイッチング素子Ｓ１７と、非反転入力端子１８と第１入力抵抗Ｒｉ１との間に接続される第１８スイッチング素子Ｓ１８と、第２帰還回路２０ｂの非反転入力端子１８側の第１０ノードＮ１０に一端が接続され、増幅回路１０の反転入力端子１７側に他端が接続される第１９スイッチング素子Ｓ１９と、増幅回路１０の非反転出力端子１５側と第１帰還回路２０ａとの間に接続される第２０スイッチング素子Ｓ２０とを備える。
【００９８】
また、図１１（ａ）に示すように、増幅回路１０の非反転出力端子１５側および反転出力端子１６側には、所定の周波数の三角波信号が入力されるコンパレータ１１、１２が設けられている。
【００９９】
第１７スイッチング素子Ｓ１７および第２０スイッチング素子Ｓ２０は、クロック信号（ＣＬＫ）によってオン・オフ動作される。
【０１００】
なお、反転入力端子１７には入力信号Ｖｉ（−）が、非反転入力端子１８には入力信号Ｖｉ（＋）が入力され、非反転出力端子１５からは出力信号Ｖｏ（＋）が、反転出力端子１６からは出力信号Ｖｏ（−）が出力される。
【０１０１】
また、コンパレータ１１、１２について三角波（ＴＲＩ）を用いた制御手法は、第１の実施の形態に係る全差動型帰還増幅回路１の場合と同様である（図２等参照）。
【０１０２】
第４の実施の形態に係る全差動型帰還増幅回路１によれば、第１の実施の形態に係る全差動型帰還増幅回路１と同等以上の効果を得ることができる。即ち、図３に示す比較対象としての全差動型帰還増幅回路１ａによる場合と比較して、ＣＭＲＲおよびＰＳＲＲを向上させることができる。
【０１０３】
（第４の実施の形態の変形例）
図１１（ｂ）に示す回路図を参照して、第４の実施の形態に係る全差動型帰還増幅回路１の変形例の概略構成について説明する。なお、図１１（ａ）に示す回路図と同様の構成については、同一符号を付して重複した説明は省略する。
【０１０４】
図１１（ｂ）に示す回路図では、図１１（ａ）に示す回路図における第１５スイッチング素子Ｓ１５と第１６スイッチング素子Ｓ１６、第１８スイッチング素子Ｓ１８と第１９スイッチング素子Ｓ１９に代えて、反転入力端子１７と第１入力抵抗Ｒｉ１との間のスイッチング素子Ｓ２５、非反転入力端子１８と第２入力抵抗Ｒｉ２との間のスイッチング素子Ｓ２６、第１入力抵抗Ｒｉ１と増幅回路１０の反転入力端子１７側との間のスイッチング素子Ｓ２７、第２入力抵抗Ｒｉ２と増幅回路１０の非反転入力端子１８側との間のスイッチング素子Ｓ２８が設けられている。
【０１０５】
また、第１１スイッチング素子Ｓ１１および第１４スイッチング素子Ｓ１４に代えて、コンパレータ１１の非反転出力端子１５側と第１帰還回路２０ａとの間のスイッチング素子Ｓ３ａ、コンパレータ１２の反転出力端子１６と第１帰還回路２０ａとの間のスイッチング素子Ｓ３ｂ、コンパレータ１２の反転出力端子１６と第２帰還回路２０ｂとの間のスイッチング素子Ｓ６ａ、コンパレータ１１の非反転出力端子１５側と第２帰還回路２０ｂとの間のスイッチング素子Ｓ６ｂが設けられている。
【０１０６】
なお、スイッチング素子Ｓ３ａとＳ３ｂ、スイッチング素子Ｓ６ａとＳ６ｂは、クロック信号（ＣＬＫ）によって交互にオン・オフ動作される。
【０１０７】
図１１（ｂ）に示す回路図によっても図１１（ａ）に示す回路図と同様の効果を得ることができる。
【０１０８】
即ち、図３に示す比較例に係る全差動型帰還増幅回路１ａと比較して、ＣＭＲＲおよびＰＳＲＲを向上させることができる。
【０１０９】
（応用例）
第１から第４の実施の形態に係る全差動型帰還増幅回路１は、オーディオアンプ、スピーカーアンプ、オーディオ関連の各種電気機器に利用可能である。
【０１１０】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【０１１１】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【０１１２】
例えば、第１入力抵抗Ｒｉ１および第２入力抵抗Ｒｉ２をスイッチング素子によって所定のタイミングで切り換えるようにしても良い。
【０１１３】
また、本発明の構成をスイッチトキャパシタに応用することもできる。
【産業上の利用可能性】
【０１１４】
本発明の全差動型帰還増幅回路は、Ｄ級アンプ、当該Ｄ級アンプを搭載したオーディオアンプ、スピーカーアンプ、オーディオ関連の各種電気機器に利用可能である。
【符号の説明】
【０１１５】
１…全差動型帰還増幅回路
Ｃ２０、Ｃ２１…位相補償用コンデンサ
Ｎ１〜Ｎ１０…ノード
Ｒｆ１…第１帰還抵抗
Ｒｆ２…第２帰還抵抗
Ｒｉ１…第１入力抵抗
Ｒｉ２…第２入力抵抗
Ｓ１〜Ｓ２６、Ｓ３ａ、Ｓ３ｂ、Ｓ６ａ、Ｓ６ｂ…スイッチング素子
１０、２００…増幅回路
１１、１２…コンパレータ
１３、１７…反転入力端子
１４、１８、１００、１０１…非反転入力端子
１５、１０２…非反転出力端子
１６、１０３…反転出力端子
２０ａ、２０１ａ…第１帰還回路
２０ｂ、２０１ｂ…第２帰還回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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