(57)【特許請求の範囲】
【請求項１】
第１の半導体からなる基板上に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層を順次形成する半導体層形成工程と、
前記第２の半導体からなる層を側面よりエッチングにより除去し開口領域を形成する開口領域形成工程と、
前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、
前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜を形成する熱酸化工程と、
を有することを特徴とする半導体基板の製造方法。
【請求項２】
前記開口領域は、前記第１の半導体からなる基板に略平行となるように形成されていることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記第１の半導体はＳｉであり、前記第２の半導体はＳｉＧｅであることを特徴とする請求項１または２に記載の半導体基板の製造方法。
【請求項４】
前記開口領域の入口に成膜される前記酸化遅延膜の膜厚は、前記開口領域の開口の幅の１／２未満であることを特徴とする請求項１から３のいずれかに記載の半導体基板の製造方法。
【請求項５】
第１の半導体からなる基板にゲート電極を形成するゲート電極形成工程と、
前記第１の半導体からなる基板において、ソース及びドレインが形成される領域の前記第１の半導体を所定の深さ除去する第１の半導体除去工程と、
前記第１の半導体が除去された除去領域に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層を順次形成する半導体層形成工程と、
前記第２の半導体からなる層をエッチングにより除去し開口領域を形成する開口領域形成工程と、
前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、
前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜を形成する熱酸化工程と、
前記第１の半導体からなる層に不純物拡散領域を形成し、前記不純物拡散領域上にソース及びドレインを形成する電極形成工程と、
を有し、
前記第１の半導体からなる基板には、絶縁体からなるＳＴＩ領域が形成されており、前記ゲート電極は、前記ＳＴＩ領域を除く領域に形成されているものであって、
前記半導体層形成工程の後、前記ＳＴＩ領域における絶縁体を前記第２の半導体からなる層が形成されている領域まで除去する工程を有し、
前記ＳＴＩ領域における絶縁体を除去する工程の後、前記開口領域形成工程を行なうことを特徴とする半導体装置の製造方法。
【請求項６】
第１の半導体からなる基板にゲート電極を形成するゲート電極形成工程と、
前記第１の半導体からなる基板において、ソース及びドレインが形成される領域の前記第１の半導体を所定の深さ除去する第１の半導体除去工程と、
前記第１の半導体が除去された除去領域に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層を順次形成する半導体層形成工程と、
前記第２の半導体からなる層を側面よりエッチングにより除去し、前記第１の半導体からなる基板に略平行な開口領域を形成する開口領域形成工程と、
前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、
前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜を形成する熱酸化工程と、
前記第１の半導体からなる層に不純物拡散領域を形成し、前記不純物拡散領域上にソース及びドレインを形成する電極形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１の半導体はＳｉであり、前記第２の半導体はＳｉＧｅであることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記開口領域の入口における前記酸化遅延膜の膜厚は、前記開口領域の開口の幅の１／２未満であることを特徴とする請求項５から７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記熱酸化工程において、前記第１の半導体の熱酸化膜が形成される領域は、前記ソース及び前記ドレインが形成される領域であることを特徴とする請求項５から８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の製造方法及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
シリコン基板に形成されるＭＯＳ（Metal Oxide Semiconductor）トランジスタにおいて、接合容量を低下させ、また、リーク電流を低減させるために、ＳＯＩ（Silicon On Insulator）基板が用いられている。ＳＯＩ基板は、シリコン基板の上に酸化シリコン等からなる絶縁層が形成され、更に、この絶縁層上にシリコン層が形成されているものである。ＭＯＳトランジスタは絶縁層上に形成されたシリコン層に形成されるものであるため、シリコン層は単結晶であることが求められるが、絶縁層上に単結晶のシリコン膜を成膜することは極めて困難である。よって、ソース及びドレイン領域等の一部に絶縁膜が形成されたLocal  ＳＯＩ構造が開発されており、このようなLocal  ＳＯＩ構造を有するＭＯＳトランジスタ等の半導体装置に関する技術が開示されている（例えば、特許文献１、２、非特許文献１、２）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１８３９８７号公報
【特許文献２】特開２００８−１１２９００号公報
【非特許文献】
【０００４】
【非特許文献１】Kyoung H. Y., et al. IEEE Electron Device Letters. Vol. 25, No.6, June 2004
【非特許文献２】T. Yamazaki, et al. Materials Science in Semiconductor Processing 8 2005 59-63
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このようなLocal  ＳＯＩ構造を有する半導体装置は以下の製造方法により作製される。最初に、図１（ａ）に示されるように、シリコン（Ｓｉ）基板４１０において、酸化シリコンにより形成されるＳＴＩ（Shallow Trench Isolation）４１１、ゲート電極４１２及びサイドウォール４１３が形成されていない領域におけるシリコンを除去する。具体的には、シリコン基板４１０において、ＳＴＩ４１１、ゲート電極４１２及びサイドウォール４１３が形成されている領域以外の領域のシリコンをLocal  ＳＯＩ構造を形成するための絶縁膜が形成される深さまでエッチングにより除去する。尚、ゲート電極４１２の直下には、ゲート絶縁膜４１９が形成されている。
【０００６】
次に、図１（ｂ）に示されるように、シリコンの除去された領域において、エピタキシャル成長により、ＳｉＧｅ層４１４及びシリコン（Ｓｉ）層４１５を順次形成する。このようにして、エピタキシャル成長によりシリコン層４１５を成膜することにより単結晶のシリコン膜を成膜することができる。尚、本願明細書においてＳｉＧｅはＧｅを含むＳｉを意味し、ＳｉとＧｅの組成比が１：１ではないものも含む。また、Ｓｉ及びＧｅ以外に他の構成要素を有するものや、導電性を付与するドーパントを含有するものを含むものとする。
【０００７】
次に、図１（ｃ）に示されるように、ＳｉＧｅ層４１４が形成されている深さまで、ＳＴＩ４１１を形成している酸化シリコンを除去する。即ち、ＳｉＧｅ層４１４の側面が露出するまで、ＳＴＩ４１１を形成している酸化シリコンを除去する。
【０００８】
次に、図２（ａ）に示されるように、ＳｉＧｅ層４１１のみをウエットエッチング等により選択的に除去し、シリコン基板４１０の基板面に対し略平行となる開口領域４１６を形成する。
【０００９】
次に、図２（ｂ）に示されるように、開口領域４１６に絶縁膜４１７を形成し、更に、酸化シリコンが除去されたＳＴＩ４１１上に酸化シリコンからなるＳＴＩ絶縁膜４１８を形成する。このように形成されたＳＴＩ絶縁膜４１８を含む酸化シリコンによりＳＴＩ４１１が形成される。
【００１０】
この後、シリコン層４１５にイオン注入を行なうことにより不純物拡散領域を形成し、シリコン層４１５上に不図示のドレイン電極及びソース電極を形成することにより、Local  ＳＯＩ構造を有する半導体装置を製造することができる。
【００１１】
このようにして、Local  ＳＯＩ構造を形成するための絶縁膜は、開口領域４１６内に絶縁膜４１７を形成することにより形成されるものであるが、開口領域４１６は、図３に示されるように、入口の幅Ｈに対し奥行き方向の長さＷが長い形状で形成されている。例えば、開口領域４１６の入口の幅Ｈが５０ｎｍであるのに対し、奥行き方向の長さＷが１０μｍとなるように形成されており、開口の幅に対する奥行き方向の長さ比率Ｗ／Ｈは２００となる。尚、図３は、図２（ａ）における一点鎖線２Ａ−２Ｂにおいて切断した断面図である。
【００１２】
開口領域４１６における絶縁膜４１７の形成方法として、ＣＶＤ（Chemical Vapor Deposition）法が挙げられる。図４（ａ）にも示されるように、開口領域４１６内における絶縁膜４１７となる酸化シリコン膜４２１はＣＶＤ等による成膜により形成される。しかしながら、ＣＶＤ等による成膜方法では、ステップカバレッジが良好ではないため、酸化シリコン膜４２１は開口領域４１６の入口付近では比較的厚く成膜されるが、開口領域４１６の奥では極めて薄く成膜される。このため、開口領域４１６の入口付近が成膜された酸化シリコン膜４２１により塞がれてしまい、開口領域４１６の内部には、酸化シリコン膜４２１の成膜に寄与する粒子が進入することができず、開口領域４１６の全体に絶縁膜４１７を形成することができない。
【００１３】
また、図４（ｂ）に示されるように、シリコンの熱酸化により酸化シリコン膜４２２を形成する方法が考えられる。具体的には、開口領域４１６の側面を形成するシリコン基板４１０及びシリコン層４１５を熱酸化することにより絶縁膜４１７となる酸化シリコン膜４２２を形成する方法である。この方法においては、シリコンを熱酸化するための酸素は、開口領域４１６の入口から開口領域４１６の内部に入るため、開口領域４１６の入口付近のシリコンから酸化が始まる。よって、シリコンは酸化して酸化シリコンとなることにより体積が膨張することから、入口付近のシリコンが酸化され酸化シリコンが形成されることにより開口領域４１６の入口の幅は次第に狭まり、遂には酸化シリコンにより開口領域４１６の入口が塞がれてしまう。これにより、開口領域４１６の内部には、酸素が進入することができなくなるため、開口領域４１６の全体に絶縁膜４１７を形成することができない。
【００１４】
このため、開口領域が絶縁膜により埋め込まれているLocal  ＳＯＩ構造を有する半導体基板を低コストで製造することのできる半導体基板の製造方法が望まれており、また、接合容量が低く、リーク電流の少ない半導体装置を低コストで製造することのできる半導体装置の製造方法が望まれている。
【課題を解決するための手段】
【００１５】
本実施の形態の一観点によれば、第１の半導体からなる基板上に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層を順次形成する半導体層形成工程と、前記第２の半導体からなる層を側面よりエッチングにより除去し開口領域を形成する開口領域形成工程と、前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜を形成する熱酸化工程と、を有することを特徴とする。
【００１６】
また、本実施の形態の他の一観点によれば、第１の半導体からなる基板にゲート電極を形成するゲート電極形成工程と、前記第１の半導体からなる基板において、ソース及びドレインが形成される領域の前記第１の半導体を所定の深さ除去する第１の半導体除去工程と、前記第１の半導体が除去された除去領域に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層を順次形成する半導体層形成工程と、前記第２の半導体からなる層をエッチングにより除去し開口領域を形成する開口領域形成工程と、前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜を形成する熱酸化工程と、前記第１の半導体からなる層に不純物拡散領域を形成し、前記不純物拡散領域上にソース及びドレインを形成する電極形成工程と、を有し、前記第１の半導体からなる基板には、絶縁体からなるＳＴＩ領域が形成されており、前記ゲート電極は、前記ＳＴＩ領域を除く領域に形成されているものであって、前記半導体層形成工程の後、前記ＳＴＩ領域における絶縁体を前記第２の半導体からなる層が形成されている領域まで除去する工程を有し、前記ＳＴＩ領域における絶縁体を除去する工程の後、前記開口領域形成工程を行なうことを特徴とする。
また、本実施の形態の他の一観点によれば、第１の半導体からなる基板にゲート電極を形成するゲート電極形成工程と、前記第１の半導体からなる基板において、ソース及びドレインが形成される領域の前記第１の半導体を所定の深さ除去する第１の半導体除去工程と、前記第１の半導体が除去された除去領域に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層を順次形成する半導体層形成工程と、前記第２の半導体からなる層を側面よりエッチングにより除去し、前記第１の半導体からなる基板に略平行な開口領域を形成する開口領域形成工程と、前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜を形成する熱酸化工程と、前記第１の半導体からなる層に不純物拡散領域を形成し、前記不純物拡散領域上にソース及びドレインを形成する電極形成工程と、を有することを特徴とする。
【発明の効果】
【００１７】
開示の半導体基板の製造方法及び半導体装置の製造方法によれば、Local  ＳＯＩ構造の半導体基板において、形成された開口領域を絶縁膜により略完全に埋め込むことができるため、信頼性の高いLocal  ＳＯＩ構造の半導体基板を低コストで提供することができる。また、このLocal  ＳＯＩ構造の基板を用いることにより、接合容量が低く、リーク電流の少ない半導体装置を低コストで提供することができる。
【図面の簡単な説明】
【００１８】
【図１】Local  ＳＯＩ構造を有する半導体装置の製造方法の工程図（１）
【図２】Local  ＳＯＩ構造を有する半導体装置の製造方法の工程図（２）
【図３】Local  ＳＯＩ構造を形成するための開口領域の説明図
【図４】Local  ＳＯＩ構造を形成するための酸化膜の説明図
【図５】第１の実施の形態における半導体基板の製造方法の工程図（１）
【図６】第１の実施の形態における半導体基板の製造方法の工程図（２）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図８】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図９】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図１０】第１の実施の形態における半導体装置の製造方法の工程図（４）
【図１１】第１の実施の形態における半導体装置の製造方法の工程図（５）
【図１２】第１の実施の形態における半導体装置の製造方法の工程図（６）
【図１３】第１の実施の形態における半導体装置の製造方法の工程図（７）
【図１４】第１の実施の形態における半導体装置の製造方法の工程図（８）
【図１５】第１の実施の形態における半導体装置の製造方法の工程図（９）
【図１６】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図１７】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１８】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１９】第２の実施の形態における半導体装置の製造方法の工程図（４）
【図２０】第２の実施の形態における半導体装置の製造方法の工程図（５）
【図２１】第３の実施の形態における半導体装置の製造方法の工程図（１）
【図２２】第３の実施の形態における半導体装置の製造方法の工程図（２）
【図２３】第３の実施の形態における半導体装置の製造方法の工程図（３）
【図２４】第３の実施の形態における半導体装置の製造方法の工程図（４）
【図２５】第３の実施の形態における半導体装置の製造方法の工程図（５）
【図２６】第３の実施の形態における半導体装置の製造方法の工程図（６）
【発明を実施するための形態】
【００１９】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００２０】
〔第１の実施の形態〕
（半導体基板の製造方法）
本実施の形態における半導体基板の製造方法として、図５及び図６に基づき、Local  ＳＯＩ構造を有する半導体基板の製造方法について説明する。
【００２１】
最初に、図５（ａ）に示されるように、シリコン基板１０上に、エピタキシャル成長によりＳｉＧｅ層１１及びシリコン（Ｓｉ）層１２を形成する。このようなエピタキシャル成長により形成されるシリコン層１３は、単結晶膜である。尚、ＳｉＧｅ層１１は厚さが５０ｎｍとなるように成膜されている。
【００２２】
次に、図５（ｂ）に示されるように、ＳｉＧｅ層１１の側面からウエットエッチング等を行なうことにより側面よりＳｉＧｅ層１１を除去し、幅Ａとなる開口領域１３を形成する。このように形成された開口領域１３は、シリコン基板１０及びシリコン層１２と略平行となるように形成される。
【００２３】
次に、図５（ｃ）に示されるように、シリコン層１２の表面より、シリコン窒化膜、シリコン炭化膜、シリコン酸化膜等からなる酸化遅延膜１４をＣＶＤにより成膜する。ＣＶＤ等による成膜方法では、成膜に寄与する粒子が回り込み成膜されるが、ステップカバレッジが良好ではないため、開口領域１３の内部よりも入口部分の方が厚く成膜される。例えば、ＣＶＤによりシリコン層１２の表面に窒化シリコンからなる酸化遅延膜１４を膜厚Ｂが約２０ｎｍとなるように成膜した場合、開口領域１３の入口の酸化遅延膜１４の膜厚Ｃは約４ｎｍとなる。尚、開口領域１３では、酸化遅延膜１４は、奥行き方向に行くに従い、より薄く形成される。また、酸化遅延膜１４は、開口領域１３の入口を塞ぐことがないように成膜されており、開口領域１３の幅Ａに対して、開口領域１３の入口付近に成膜される酸化遅延膜１４の膜厚Ｃが、Ａ／２未満となるように成膜される。酸化遅延膜１４としては、シリコン又は金属の窒化膜、炭化膜、酸化膜等が挙げられる。具体的には、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）等である。酸化遅延膜１４の成膜方法としては、プラズマＣＶＤ、熱ＣＶＤ、スパッタリング、真空蒸着等が挙げられる。また、上述の酸化防止膜成膜の前に、成膜ストレス低減を目的として、例えば３ｎｍの酸化シリコン（ＳｉＯ２）を形成する酸化処理を行っても良い。
【００２４】
次に、図６（ａ）に示されるように、シリコンの熱酸化を行なう。熱酸化のための酸素ガス等は、開口領域１３の入口より開口領域１３の内部に入り込むが、開口領域１３の入口付近では、酸化遅延膜１４が厚く形成されているため、熱酸化の速度は遅い。これは、シリコン酸化のためには、酸素が酸化遅延膜１４を通して拡散する必要があるが、厚く形成するため、拡散するための時間を要することに起因する。これに対し、開口領域１３の奥では、酸化遅延膜１４は、殆ど成膜されていないか、または極めて薄い膜であるため、熱酸化の速度は速い。従って、図に示されるように、開口領域１３の奥の部分より入口方向に向かってシリコンの酸化が進行する。これにより、熱酸化による酸化シリコン膜１５は、開口領域１３の奥より入口に向かって開口領域１３を埋め込むように形成される。
【００２５】
次に、図６（ｂ）に示されるように、更にシリコンの熱酸化を行なうことにより、開口領域１３の内部をすべて熱酸化による酸化シリコン膜１５により略完全に埋めることができる。このようにして、酸化シリコン膜１５を絶縁膜とするLocal  ＳＯＩ構造を有する半導体基板を作製することができる。このようにして作製されたLocal  ＳＯＩ構造を有する半導体基板においては、絶縁膜である酸化シリコン膜１５には、酸化遅延膜１４に含まれていた窒素成分等が内部に含まれている。また、本実施の形態においては、図５（ｂ）に示されるように、ＳｉＧｅ層１１の側面よりエッチングを行なうものであるが、ＳｉＧｅ層１１の側面は、あらかじめ形成されていた不図示のＳＴＩを除去することによりＳｉＧｅ層１１の側面を露出させる方法でもよい。また、ＲＩＥ（Reactive Ion Etching）等によりシリコン基板１０の深さ方向にエッチングを行なうことによりＳｉＧｅ層１１の側面を露出させる方法であってもよい。
【００２６】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００２７】
最初に、図７（ａ）に示されるように、シリコン基板１０に素子分離のための酸化シリコンからなるＳＴＩ領域２１を形成する。
【００２８】
次に、図７（ｂ）に示されるように、シリコン基板１０の表面において、ＳＴＩ領域２１が形成されていない領域にＳｉＯＮ膜２２を０．３〜２０ｎｍ形成する。具体的には、ＳｉＯＮ膜２２はＮＯガスを用いてシリコンの熱酸化及び熱窒化を行なうことにより形成する。尚、これ以外のＳｉＯＮ膜２２の形成方法としては、最初にＳｉＯ膜を熱ＣＶＤにより成膜した後、窒素ガスを含む雰囲気中でプラズマ処理し、その後、７５０℃〜１１００℃でアニールを行なうことにより形成する方法でもよい。
【００２９】
次に、図７（ｃ）に示されるように、ＳｉＯＮ膜２２上に、シリコン膜２３及び窒化シリコン膜２４を成膜する。シリコン膜２３は、熱ＣＶＤ等によりポリシリコンまたはアモルファスシリコンを１０ｎｍ〜２００ｎｍ成膜することにより形成する。また、窒化シリコン膜２４は、熱ＣＶＤにより窒化シリコンを５〜５０ｎｍ成膜することにより形成する。尚、この窒化シリコン膜２４は、エッチング加工においてハードマスクとして用いられるものであり、プロセス等によっては形成する必要がない場合がある。
【００３０】
次に、図８（ａ）に示されるように、レジストパターン２５を形成する。具体的には、窒化シリコン膜２４上にフォトレジストを塗布し露光装置による露光、現像を行なうことにより、後述するゲート電極を形成するためのレジストパターンを形成する。
【００３１】
次に、図８（ｂ）に示されるように、レジストパターン２５が形成されていない領域の窒化シリコン膜２４、シリコン膜２３、ＳｉＯＮ膜２２を除去する。具体的には、ＣＦ４、ＣＨ３Ｆ、Ａｒ及びＯ２をエッチングガスとして導入してＲＩＥを行なうことにより、レジストパターン２５の形成されていない領域の窒化シリコン膜２４を除去する。次に、レジストパターン２５の形成されていた領域の窒化シリコン膜２４をマスクとして、ＣＦ４、Ｃｌ２及びＮ２をエッチングガスとして導入してＲＩＥを行なうことにより、窒化シリコン膜２４の除去された領域におけるシリコン膜２３を除去する。このエッチングにより残存するシリコン膜２３がゲート電極となる。更に、レジストパターン２５の形成されていた領域の窒化シリコン膜２４をマスクとして、ＲＩＥによりシリコン膜２３の除去された領域におけるＳｉＯＮ膜２２を除去する。尚、レジストパターン２５は、窒化シリコン膜２４のエッチングを行なった後に有機溶剤等により除去される。
【００３２】
次に、図８（ｃ）に示されるように、熱ＣＶＤにより窒化シリコン膜２６を約２０ｎｍ成膜する。
【００３３】
次に、図９（ａ）に示されるように、ＣＦ４、ＣＨ３Ｆ、Ａｒ及びＯ２をエッチングガスとして導入してＲＩＥ等を行なうことによりシリコン基板１０上の窒化シリコン膜２６を除去し、窒化シリコンからなるサイドウォール２６ａを形成する。更に、ＣＦ４、Ｃｌ２及びＮ２をエッチングガスとして導入してＲＩＥを行なうことにより、シリコン基板１０においてシリコンが露出している部分のシリコンを深さＤが約１００ｎｍとなるように選択的に除去する。このようにして、シリコン基板１０におけるシリコンの一部を除去することにより除去領域２７が形成される。
【００３４】
次に、図９（ｂ）に示されるように、シリコン基板１０においてシリコンが露出している除去領域２７に、エピタキシャル成長によりＳｉＧｅ層１１及びシリコン層１２を成膜する。具体的には、原料ガスとしてＳｉＨ４、ＤＣＳ（Dichlorosilane：ＳｉＨ２Ｃｌ２）及びＧｅＨ４を導入して、ＣＶＤによりＳｉＧｅ層１１を約２７ｎｍ形成し、原料ガスとしてＳｉＨ４又はＤＣＳを導入して、ＣＶＤによりシリコン層１２を約６０ｎｍ形成する。このようにして形成されるシリコン膜１２は、エピタキシャル成長により成膜されるものであるため、シリコンの単結晶膜である。
【００３５】
次に、図９（ｃ）に示されるように、希釈フッ酸を用いたウエットエッチングを行なうことにより、ＳＴＩ領域２１を形成している酸化シリコンの一部を選択的に除去する。ＳＴＩ領域２１を形成している酸化シリコンの除去は、ＳｉＧｅ層１１の側面が露出するまで行なう。尚、ＳＴＩ領域２１を形成している酸化シリコンの除去方法としては、ＮＦ３ガス、ＮＨ４Ｆ等のフッ素系ガスを用いた化学反応により酸化シリコン（ＳｉＯ２）を昇華しやすい（ＮＨ４）２ＳｉＦ５とした後、約２００℃に昇温し、（ＮＨ４）２ＳｉＦ５を昇華させてもよい。
【００３６】
次に、図１０（ａ）に示されるように、ＳｉＧｅ層１１を選択的に除去することにより開口領域１３を形成する。具体的には、Ｈ２とＨＣｌ又はＣｌ２等の塩素系ガスを導入してサーマルドライエッチングにより、ＳｉＧｅ層１１を側面よりエッチングする。このサーマルドライエッチングは、７００℃の温度で行なわれる。また、ＳｉＧｅ層１１のエッチング方法としては、酢酸（ＣＨ３ＣＯＯＨ）とフッ酸（ＨＦ）との混合液を用いてウエットエッチングにより行なってもよい。更には、ＣＦ４ガスを導入し、ＣＦ４ラジカルによるケミカルドライエッチング（Chemical Dry Etching：ＣＤＥ）により行なってもよい。これにより幅Ａとなる開口領域１３が形成される。このように形成された開口領域１３は、シリコン基板１０及びシリコン層１２と略平行となるように形成される。
【００３７】
次に、図１０（ｂ）に示されるように、酸化遅延膜１４となる窒化シリコン膜を成膜する。酸化遅延膜１４となる窒化シリコン膜は、シリコン層１２の表面における膜厚Ｂが３〜１０ｎｍとなるように成膜する。酸化遅延膜１４としては、シリコン又は金属の窒化膜、炭化膜、酸化膜等が挙げられる。具体的には、窒化シリコン（Ｓｉ３Ｎ４）、炭化シリコン（ＳｉＣ）、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）、酸化ランタン（Ｌａ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）等である。酸化遅延膜１４の成膜方法としては、プラズマＣＶＤ、熱ＣＶＤ、スパッタリング、真空蒸着等が挙げられる。本実施の形態では、Ｓｉ２Ｈ６、Ｎ２及びＮＨ３の混合ガスを用いて、プラズマＣＶＤにより酸化遅延膜１４となる窒化シリコン膜を成膜温度６００℃で成膜する。この際における成膜温度は６００℃であり、シリコン層１２の表面における膜厚Ｂが、約１０ｎｍとなるように成膜を行なう。プラズマＣＶＤ等の成膜方法では、成膜に寄与する粒子が回り込み成膜されるが、ステップカバレッジは良好ではないため、シリコン層１２の表面における膜厚Ｂが、約１０ｎｍとなるように成膜した場合、開口領域１３の入口近傍の膜厚Ｃは約２ｎｍとなる。尚、開口領域１３では、酸化遅延膜１４は、奥行き方向に行くに従い、より薄く形成される。このことは、上述した熱ＣＶＤ、スパッタリング、真空蒸着等の成膜方法においても同様である。また、酸化遅延膜１４は、開口領域１３の入口を塞ぐことがないように成膜されており、開口領域１３の幅Ａに対して、開口領域１３の入口付近に成膜される酸化遅延膜１４の膜厚Ｃが、Ａ／２未満となるように成膜される。また、上述の酸化防止膜成膜の前に、成膜ストレス低減を目的として、例えば３ｎｍの酸化シリコン（ＳｉＯ２）をシリコン層１２の表面に形成する酸化処理を行っても良い。
【００３８】
次に、図１０（ｃ）に示されるように、シリコンの熱酸化により開口領域１３に酸化シリコン膜１５を形成する。シリコンは酸化し酸化シリコンとなることにより体積が膨張するため、開口領域１３の内部を酸化シリコン膜１５により埋めることができる。また、酸化遅延膜１４は、開口領域１３の入口近傍では、開口領域１３の奥に比べて厚く形成されており、シリコンの熱酸化の速度は、開口領域１３の入口近傍よりも開口領域１３の奥の方が速い。よって、酸化シリコン膜１５は、開口領域１３の奥より入口に向かって、開口領域１３を埋め込むように酸化されるため、開口領域１３の内部は酸化シリコン膜１５により略完全に埋め込み形成することができる。尚、形成された酸化シリコン膜１５は、酸素の拡散の防止にも寄与するため、シリコン基板１０の内部において酸化が広がり続けることはない。本実施の形態では、窒素を含有する酸素雰囲気において、９５０℃での熱酸化処理により、酸化シリコン膜１５の膜厚Ｅが５０ｎｍとなる。尚、酸化シリコン膜１５には、酸化遅延膜１４である窒化シリコン膜に含まれていた窒素成分が一部に含まれている。
【００３９】
次に、図１１（ａ）に示されるように、酸化遅延膜１４である窒化シリコン膜を除去する。具体的には、燐酸水溶液（Ｈ３ＰＯ４、９０％）を用いたウエットエッチングにより、酸化遅延膜１４である窒化シリコン膜を除去する。
【００４０】
次に、図１１（ｂ）に示されるように、酸化シリコン膜３１を十分に厚く成膜する。これによりＳＴＩ領域２１における酸化シリコンが除去されていた領域において酸化シリコン膜３１を埋め込むことができる。酸化シリコン膜３１の成膜方法は、ＨＤＰ（High Density Plasma）−ＣＶＤ法により成膜する。
【００４１】
次に、図１１（ｃ）に示されるように、酸化シリコン膜３１をエッチバックすることにより、ゲート電極となるシリコン膜２３の表面及びシリコン層１２の表面を露出させる。これによりＳＴＩ領域２１は、酸化シリコン膜３１を含む酸化シリコンにより、再び形成される。
【００４２】
次に、図１２（ａ）に示されるように、シリコン層１２に不純物元素のイオン注入を行なうことにより不純物領域３２を形成する。具体的には、不純物領域３２としてＰ型領域を形成する場合には、Ｂ（ボロン）をイオン注入する。Ｂのイオン注入を行う際の加速エネルギーは、０．５ｋｅＶ以下であり、ドーズ量は１×１０１４ｃｍ−２〜２×１０１５ｃｍ−２である。また、不純物領域３２としてＮ型領域を形成する場合には、Ｐ（リン）をイオン注入する。Ｐのイオン注入を行う際の加速エネルギーは、５ｋｅＶ〜２０ｋｅＶであり、ドーズ量は２×１０１５ｃｍ−２〜１×１０１６ｃｍ−２である。尚、不純物領域３２としてＮ型領域を形成する場合には、Ａｓ（砒素）やＳｂ（アンチモン）を不純物元素としてイオン注入を行なってもよい。例えば、Ａｓのイオン注入を行う際の加速エネルギーは、１ｋｅＶ〜５ｋｅＶであり、ドーズ量は１×１０１４ｃｍ−２〜２×１０１５ｃｍ−２である。
【００４３】
次に、図１２（ｂ）に示されるように、熱ＣＶＤにより窒化シリコン膜３３を約２０ｎｍ成膜する。
【００４４】
次に、図１２（ｃ）に示されるように、ＣＦ４、ＣＨ３Ｆ、Ａｒ及びＯ２をエッチングガスとして導入しＲＩＥ等を行なうことによりシリコン基板１０上の窒化シリコン膜３３を除去する。これによりゲート電極となるシリコン膜２３の側面に窒化シリコンからなるサイドウォール３３ａを再び形成する。
【００４５】
次に、図１３（ａ）に示されるように、シリコン層１２において不純物領域３２よりも深い領域に不純物元素のイオン注入を行なうことにより不純物領域３４を形成する。具体的には、不純物領域３４としてＰ型領域を形成する場合には、Ｂをイオン注入する。Ｂのイオン注入を行う際の加速エネルギーは、０．５ｋｅＶ以下であり、ドーズ量は１×１０１４ｃｍ−２〜２×１０１５ｃｍ−２である。また、不純物領域３４としてＮ型領域を形成する場合には、Ｐをイオン注入する。Ｐのイオン注入を行う際の加速エネルギーは、５ｋｅＶ〜２０ｋｅＶであり、ドーズ量は２×１０１５ｃｍ−２〜１×１０１６ｃｍ−２である。尚、不純物領域３４としてＮ型領域を形成する場合には、ＡｓやＳｂを不純物元素としてイオン注入を行なってもよい。例えば、Ａｓのイオン注入を行う際の加速エネルギーは、１ｋｅＶ〜５ｋｅＶであり、ドーズ量は１×１０１４ｃｍ−２〜２×１０１５ｃｍ−２である。
【００４６】
次に、図１３（ｂ）に示されるように、活性化アニールを行なうことにより、不純物領域３２及び３４に注入された不純物元素を活性化させ不純物拡散領域３５を形成する。
【００４７】
次に、図１３（ｃ）に示されるように、シリサイド膜３６、３７及び３８を形成する。具体的には、Ｎｉ、Ｃｏ、Ｔｉ又はＷ等の金属膜をスパッタリングにより成膜した後、熱処理を行なうことにより、シリコン上に形成された金属膜に含まれる金属とシリコンとによるシリサイドによりシリサイド膜３６、３７及び３８が形成される。より詳細には、シリコン層１２において露出しているシリコンとシリコン層１２上に成膜された金属膜における金属とをシリサイド化することによりシリサイド層３６及び３７が形成される。また、ゲート電極となるシリコン膜２３の上面において露出しているシリコンとゲート電極となるシリコン膜２３上に成膜された金属膜における金属とをシリサイド化することによりシリサイド層３８が形成される。この後、シリサイド層３６、３７及び３８が形成された領域以外における金属膜をウエットエッチングにより除去する。
【００４８】
次に、図１４（ａ）に示されるように、シリサイド層３６、３７及び３８、ＳＴＩ領域２１上に酸化シリコン膜３９を形成する。酸化シリコン膜３９の成膜方法は、ＨＤＰ−ＣＶＤ法により十分厚く成膜する。
【００４９】
次に、図１４（ｂ）に示されるように、酸化シリコン膜３９の表面にレジストパターン４０を形成する。具体的には、酸化シリコン膜３９の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことにより、レジストパターン４０を形成する。
【００５０】
次に、図１４（ｃ）に示されるように、レジストパターン４０の形成されていない領域の酸化シリコン膜３９をＲＩＥ等により除去することにより開口部４１、４２、４３を形成する。開口部４１及び４２は、シリサイド層３６及び３７の表面が露出するまで酸化シリコン膜３９を除去することにより形成し、開口部４３は、シリサイド層３８の表面が露出するまで酸化シリコン膜３９を除去することにより形成する。
【００５１】
次に、図１５に示すように、開口部４１、４２及び４３の各々に金属であるＷプラグ４４、４５、４６を埋め込み形成する。具体的には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）によりＴｉ膜またはＴｉＮ膜を成膜した後、タングステン（Ｗ）を埋め込むことにより開口部４１、４２及び４３の各々にＷプラグ４４、４５、４６を形成する。尚、シリサイド層３６とＷプラグ４４及びシリサイド層３７とＷプラグ４５は、いずれか一方がドレイン電極となり、他方がソース電極となる。また、Ｗプラグ４６はゲート電極であるシリコン膜２３と電気的に接続される。
【００５２】
以上により本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。本実施の形態においては、信頼性の高いLocal  ＳＯＩ構造を有する半導体基板を低コスト形成することができる。また、このLocal  ＳＯＩ構造を有する半導体装置においては、接合容量が低く、リーク電流の少ない半導体装置を低コストで得ることができる。
【００５３】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態とは異なる半導体装置の製造方法である。尚、本実施の形態における半導体装置の製造方法は、第１の実施の形態における半導体装置の製造方法の図１０（ａ）に示される工程までは、同じであるため、図１０（ａ）に示される工程以降の工程について説明する。
【００５４】
最初に、図１６（ａ）に示されるものは、図１０（ａ）に示されるものと同じものであり、ＳｉＧｅ層１１を選択的に除去することにより幅Ａとなる開口領域１３が形成されたものである。
【００５５】
次に、図１６（ｂ）に示されるように、酸化遅延膜１４となる窒化シリコン膜を成膜する。酸化遅延膜１４となる窒化シリコン膜は、シリコン層１２の表面における膜厚Ｂが３〜１０ｎｍとなるように成膜する。本実施の形態では、シリコン層１２の表面における膜厚Ｂが、約１０ｎｍとなるように成膜を行なう。プラズマＣＶＤ等の成膜方法では、ステップカバレッジは良好ではないため、シリコン層１２の表面における膜厚Ｂが、約１０ｎｍとなるように成膜した場合、開口領域１３の入口近傍の膜厚Ｃは約２ｎｍとなり、更に、開口領域１３の奥は、より薄く形成される。
【００５６】
次に、図１６（ｃ）に示されるように、シリコンの熱酸化により開口領域１３に酸化シリコン膜１５を形成する。シリコンは酸化し酸化シリコンとなることにより体積が膨張するため、開口領域１３の内部を酸化シリコン膜１５により埋めることができる。本実施の形態では、窒素を含有する酸素雰囲気において、９５０℃での熱酸化処理により、酸化シリコン膜１５の膜厚Ｅが５０ｎｍとなる。尚、酸化シリコン膜１５には、酸化遅延膜１４である窒化シリコン膜に含まれていた窒素成分が一部に含まれている。
【００５７】
次に、図１７（ａ）に示されるように、酸化遅延膜１４である窒化シリコン膜を除去する。具体的には、燐酸水溶液（Ｈ３ＰＯ４、９０％）を用いたウエットエッチングにより、酸化遅延膜１４である窒化シリコン膜を除去する。
【００５８】
次に、図１７（ｂ）に示されるように、シリコン層１２に不純物元素のイオン注入を行なうことにより不純物領域３２を形成する。
【００５９】
次に、図１７（ｃ）に示されるように、熱ＣＶＤにより窒化シリコン膜３３を約２０ｎｍ成膜する。
【００６０】
次に、図１８（ａ）に示されるように、ＣＦ４、ＣＨ３Ｆ、Ａｒ及びＯ２をエッチングガスとして導入しＲＩＥ等を行なうことによりシリコン基板１０上の窒化シリコン膜３３を除去する。これにより、ゲート電極となるシリコン膜２３の側面に窒化シリコンからなるサイドウォール３３ａを再び形成する。この際、ＳＴＩ領域２１において酸化シリコンが除去された領域の表面には、窒化シリコン層３３ｂが形成される。
【００６１】
次に、図１８（ｂ）に示されるように、シリコン層１２において不純物領域３２よりも深い領域に不純物元素のイオン注入を行なうことにより不純物領域３４を形成する。
【００６２】
次に、図１８（ｃ）に示されるように、活性化アニールを行なうことにより、不純物領域３２及び３４に注入された不純物元素を活性化させ不純物拡散領域３５を形成する。
【００６３】
次に、図１９（ａ）に示されるように、シリサイド膜３６、３７及び３８を形成する。具体的には、Ｎｉ、Ｃｏ、Ｔｉ又はＷ等の金属膜をスパッタリングにより成膜した後、熱処理を行なうことにより、シリコン上に形成された金属膜に含まれる金属とシリコンとによるシリサイドによりシリサイド膜３６、３７及び３８が形成される。この後、シリサイド層３６、３７及び３８が形成された領域以外における金属膜をウエットエッチングにより除去する。
【００６４】
次に、図１９（ｂ）に示されるように、シリサイド層３６、３７及び３８、ＳＴＩ領域２１上に酸化シリコン膜３９を形成する。酸化シリコン膜３９の成膜方法は、ＨＤＰ−ＣＶＤ法により十分厚く成膜する。
【００６５】
次に、図１９（ｃ）に示されるように、酸化シリコン膜３９の表面にレジストパターン４０を形成する。具体的には、酸化シリコン膜３９の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことにより、レジストパターン４０を形成する。
【００６６】
次に、図２０（ａ）に示されるように、レジストパターン４０の形成されていない領域の酸化シリコン膜３９をＲＩＥ等により除去することにより開口部４１、４２、４３を形成する。開口部４１及び４２は、シリサイド層３６及び３７の表面が露出するまで酸化シリコン膜３９を除去することにより形成し、開口部４３は、シリサイド層３８の表面が露出するまで酸化シリコン膜３９を除去することにより形成する。
【００６７】
次に、図２０（ｂ）に示すように、開口部４１、４２及び４３の各々に金属であるＷプラグ４４、４５、４６を埋め込み形成する。具体的には、ＭＯＣＶＤによりＴｉ膜またはＴｉＮ膜を成膜した後、Ｗを埋め込むことにより開口部４１、４２及び４３の各々にＷプラグ４４、４５、４６を形成する。尚、シリサイド層３６とＷプラグ４４及びシリサイド層３７とＷプラグ４５は、いずれか一方がドレイン電極となり、他方がソース電極となる。また、Ｗプラグ４６はゲート電極であるシリコン膜２３と電気的に接続される。
【００６８】
以上により本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。本実施の形態においては、製造工程数を減らすことができ、より低コストで半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００６９】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態とは異なる半導体装置の製造方法である。尚、本実施の形態における半導体装置の製造方法は、第１の実施の形態における半導体装置の製造方法の図１０（ａ）に示される工程までは、同じであるため、図１０（ａ）に示される工程以降の工程について説明する。
【００７０】
最初に、図２１（ａ）に示されるものは、図１０（ａ）に示されるものと同じものであり、ＳｉＧｅ層１１を選択的に除去することにより幅Ａとなる開口領域１３が形成されたものである。
【００７１】
次に、図２１（ｂ）に示されるように、酸化遅延膜１４となる窒化シリコン膜を成膜する。酸化遅延膜１４となる窒化シリコン膜は、シリコン層１２の表面における膜厚Ｂが３〜１０ｎｍとなるように成膜する。本実施の形態では、シリコン層１２の表面における膜厚Ｂが、約１０ｎｍとなるように成膜を行なう。プラズマＣＶＤ等の成膜方法では、ステップカバレッジは良好ではないため、シリコン層１２の表面における膜厚Ｂが、約１０ｎｍとなるように成膜した場合、開口領域１３の入口近傍の膜厚Ｃは約２ｎｍとなり、更に、開口領域１３の奥は、より薄く形成される。
【００７２】
次に、図２１（ｃ）に示されるように、シリコンの熱酸化により開口領域１３に酸化シリコン膜１５を形成する。シリコンは酸化し酸化シリコンとなることにより体積が膨張するため、開口領域１３の内部を酸化シリコン膜１５により埋めることができる。本実施の形態では、窒素を含有する酸素雰囲気において、９５０℃での熱酸化処理により、酸化シリコン膜１５の膜厚Ｅが５０ｎｍとなる。尚、酸化シリコン膜１５には、酸化遅延膜１４である窒化シリコン膜に含まれていた窒素成分が一部に含まれている。
【００７３】
次に、図２２（ａ）に示されるように、酸化シリコン膜３１を十分に厚く成膜する。これによりＳＴＩ領域２１における酸化シリコンが除去されていた領域において酸化シリコン膜３１を埋め込むことができる。酸化シリコン膜３１の成膜方法は、ＨＤＰ−ＣＶＤ法により成膜する。
【００７４】
次に、図２２（ｂ）に示されるように、酸化シリコン膜３１をエッチバックすることにより、シリコン層１２の表面に形成された酸化遅延膜１４となる窒化シリコン膜を露出させる。この際、ＳＴＩ領域２１の酸化シリコンが除去された領域には、酸化シリコン膜３１が埋め込まれた状態となる。
【００７５】
次に、図２２（ｃ）に示されるように、酸化遅延膜１４である窒化シリコン膜を除去する。具体的には、燐酸水溶液（Ｈ３ＰＯ４、９０％）を用いたウエットエッチングにより、シリコン層１２の表面の酸化遅延膜１４である窒化シリコン膜及びゲート電極となるシリコン膜２３の側面に形成されていた窒化シリコンからなるサイドウォール２６ａを除去する。これにより、ＳＴＩ領域２１は、酸化シリコン膜３１及び窒化シリコンを含む絶縁体により形成される。
【００７６】
次に、図２３（ａ）に示されるように、シリコン層１２に不純物元素のイオン注入を行なうことにより不純物領域３２を形成する。
【００７７】
次に、図２３（ｂ）に示されるように、熱ＣＶＤにより窒化シリコン膜３３を約２０ｎｍ成膜する。
【００７８】
次に、図２３（ｃ）に示されるように、ＣＦ４、ＣＨ３Ｆ、Ａｒ及びＯ２をエッチングガスとして導入しＲＩＥ等を行なうことによりシリコン基板１０上の窒化シリコン膜３３を除去する。これにより、ゲート電極となるシリコン膜２３の側面に窒化シリコンからなるサイドウォール３３ａを再び形成する。
【００７９】
次に、図２４（ａ）に示されるように、シリコン層１２において不純物領域３２よりも深い領域に不純物元素のイオン注入を行なうことにより不純物領域３４を形成する。
【００８０】
次に、図２４（ｂ）に示されるように、活性化アニールを行なうことにより、不純物領域３２及び３４に注入された不純物元素を活性化させ不純物拡散領域３５を形成する。
【００８１】
次に、図２４（ｃ）に示されるように、シリサイド膜３６、３７及び３８を形成する。具体的には、Ｎｉ、Ｃｏ、Ｔｉ又はＷ等の金属膜をスパッタリングにより成膜した後、熱処理を行なうことにより、シリコン上に形成された金属膜に含まれる金属とシリコンとによるシリサイドによりシリサイド膜３６、３７及び３８が形成される。この後、シリサイド層３６、３７及び３８が形成された領域以外における金属膜をウエットエッチングにより除去する。
【００８２】
次に、図２５（ａ）に示されるように、シリサイド層３６、３７及び３８、ＳＴＩ領域２１上に酸化シリコン膜３９を形成する。酸化シリコン膜３９の成膜方法は、ＨＤＰ−ＣＶＤ法により十分厚く成膜する。
【００８３】
次に、図２５（ｂ）に示されるように、酸化シリコン膜３９の表面にレジストパターン４０を形成する。具体的には、酸化シリコン膜３９の表面にフォトレジストを塗布し露光装置による露光、現像を行なうことにより、レジストパターン４０を形成する。
【００８４】
次に、図２５（ｃ）に示されるように、レジストパターン４０の形成されていない領域の酸化シリコン膜３９をＲＩＥ等により除去することにより開口部４１、４２、４３を形成する。開口部４１及び４２は、シリサイド層３６及び３７の表面が露出するまで酸化シリコン膜３９を除去することにより形成し、開口部４３は、シリサイド層３８の表面が露出するまで酸化シリコン膜３９を除去することにより形成する。
【００８５】
次に、図２６に示すように、開口部４１、４２及び４３の各々に金属であるＷプラグ４４、４５、４６を埋め込み形成する。具体的には、ＭＯＣＶＤによりＴｉ膜またはＴｉＮ膜を成膜した後、Ｗを埋め込むことにより開口部４１、４２及び４３の各々にＷプラグ４４、４５、４６を形成する。尚、シリサイド層３６とＷプラグ４４及びシリサイド層３７とＷプラグ４５は、いずれか一方がドレイン電極となり、他方がソース電極となる。また、Ｗプラグ４６はゲート電極であるシリコン膜２３と電気的に接続される。
【００８６】
以上により本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。
【００８７】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００８８】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
第１の半導体からなる基板上に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層を順次形成する半導体層形成工程と、
前記第２の半導体からなる層をエッチングにより除去し開口領域を形成する開口領域形成工程と、
前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、
前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、前記開口領域に熱酸化膜を形成する熱酸化工程と、
を有することを特徴とする半導体基板の製造方法。
（付記２）
前記第１の半導体はＳｉであり、前記第２の半導体はＳｉＧｅであることを特徴とする付記１に記載の半導体基板の製造方法。
（付記３）
前記開口領域の入口に成膜される前記酸化遅延膜の膜厚は、前記開口領域の開口の幅の１／２未満であることを特徴とする付記１又は２に記載の半導体基板の製造方法。
（付記４）
前記酸化遅延膜は、プラズマＣＶＤ、熱ＣＶＤ、スパッタリング、真空蒸着のいずれかにより成膜されるものであることを特徴とする付記１から３のいずれかに記載の半導体基板の製造方法。
（付記５）
前記酸化遅延膜は、窒化シリコン、炭化シリコン、酸化シリコン、酸化アルミニウム、酸化ハフニウム、五酸化タンタル、酸化ランタン、酸化イットリウムから選ばれる１または２以上の材料により形成されているものであることを特徴とする付記１から４のいずれかに記載の半導体基板の製造方法。
（付記６）
第１の半導体からなる基板にゲート電極を形成するゲート電極形成工程と、
前記第１の半導体からなる基板において、ソース及びドレインが形成される領域の前記第１の半導体を所定の深さ除去する第１の半導体除去工程と、
前記第１の半導体が除去された除去領域に、結晶成長により第２の半導体からなる層及び前記第１の半導体からなる層を順次形成する半導体層形成工程と、
前記第２の半導体からなる層をエッチングにより除去し開口領域を形成する開口領域形成工程と、
前記開口領域に、窒化物膜、炭化物膜又は酸化物膜を含む材料により形成される酸化遅延膜を前記開口領域の入口における膜厚が所定の膜厚となるように成膜する酸化遅延膜成膜工程と、
前記第１の半導体からなる基板及び前記第１の半導体からなる層の前記第１の半導体の一部を熱酸化することにより、熱酸化膜を形成する熱酸化工程と、
前記第１の半導体からなる層に不純物拡散領域を形成し、前記不純物拡散領域上にソース及びドレインを形成する電極形成工程と、
を有することを特徴とする半導体装置の製造方法。
（付記７）
前記第１の半導体はＳｉであり、前記第２の半導体はＳｉＧｅであることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）
前記開口領域の入口における前記酸化遅延膜の膜厚は、前記開口領域の開口の幅の１／２未満であることを特徴とする付記６又は７に記載の半導体基板の製造方法。
（付記９）
前記酸化遅延膜は、プラズマＣＶＤ、熱ＣＶＤ、スパッタリング、真空蒸着のいずれかにより成膜されるものであることを特徴とする付記６から８のいずれかに記載の半導体基板の製造方法。
（付記１０）
前記酸化遅延膜は、窒化シリコン、炭化シリコン、酸化シリコン、酸化アルミニウム、酸化ハフニウム、五酸化タンタル、酸化ランタン、酸化イットリウムから選ばれる１または２以上の材料により形成されているものであることを特徴とする付記６から９のいずれかに記載の半導体基板の製造方法。
（付記１１）
前記酸化遅延膜の形成の前に、前記第１の半導体からなる基板に対して酸化処理を行うことを特徴とする付記９または１０に記載の半導体装置の製造方法。
（付記１２）
前記除去領域は、前記ゲート電極が形成されている領域を除く領域であることを特徴とする付記６から１１のいずれかに記載の半導体基板の製造方法。
（付記１３）
前記熱酸化工程において、前記第１の半導体の熱酸化膜が形成される領域は、前記ソース及び前記ドレインが形成される領域であることを特徴とする付記６から１２のいずれかに記載の半導体基板の製造方法。
（付記１４）
前記第１の半導体からなる基板には、絶縁体からなるＳＴＩ領域が形成されており、前記ゲート電極は、前記ＳＴＩ領域を除く領域に形成されているものであって、
前記半導体層形成工程の後、前記ＳＴＩ領域における絶縁体を前記第２の半導体からなる層が形成されている領域まで除去する工程を有し、
前記ＳＴＩ領域における絶縁体を除去する工程の後、前記開口領域形成工程を行なうことを特徴とする付記６から１３のいずれかに記載の半導体基板の製造方法。
（付記１５）
前記熱酸化工程の後、前記第１の半導体からなる層の表面に形成されている前記酸化遅延膜を除去する工程と有し、
前記第１の半導体からなる層の表面に形成されている前記酸化遅延膜を除去した後、前記電極形成工程を行なうことを特徴とする付記６から１４のいずれかに記載の半導体基板の製造方法。
（付記１６）
前記ゲート電極に接続されるシリサイド層と、前記ソース及び前記ドレインに接続されるシリサイド層とを形成する工程を有することを特徴とする付記６から１５のいずれかに記載の半導体基板の製造方法。
（付記１７）
前記シリサイド層を形成した後、前記シリサイド層上に絶縁膜を形成し、前記絶縁膜に各々のシリサイド層が露出するまで開口領域を形成し、前記開口領域を金属により埋め込む工程を有することを特徴とする付記６から１６のいずれかに記載の半導体基板の製造方法。
【符号の説明】
【００８９】
１０        シリコン基板
１１        ＳｉＧｅ層
１２        シリコン層
１３        開口領域
１４        酸化遅延膜
１５        酸化シリコン膜
２１        ＳＴＩ領域
２２        ＳｉＯＮ膜
２３        シリコン膜
２４        窒化シリコン膜
２５        レジストパターン
２６        窒化シリコン膜
２６ａ      サイドウォール
２７        除去領域
３１        酸化シリコン膜
３２        不純物領域
３３        窒化シリコン膜
３３ａ      サイドウォール
３４        不純物領域
３５        不純物拡散領域
３６        シリサイド層
３７        シリサイド層
３８        シリサイド層
３９        酸化シリコン膜
４０        レジストパターン
４１        開口部
４２        開口部
４３        開口部
４４        Ｗプラグ
４５        Ｗプラグ
４６        Ｗプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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