(57)【特許請求の範囲】
【請求項１】
画像を記録材に形成する画像形成部と、
算術演算および論理演算を行う演算モジュールと、当該演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段、当該初期化信号が解除されると当該実行手段を初期化する初期化手段を備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段と、を有し、前記画像形成部を制御する制御部と、を備え、
前記制御部の前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段と、を備え、
前記制御部において、前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ、当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線を備える
ことを特徴とする画像形成装置。
【請求項２】
論理演算または算術演算を実行する演算モジュールと、
前記演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段と、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段と、当該初期化信号が解除されると当該実行手段を初期化する初期化手段とを備える機能モジュールと、
前記初期化信号を送信する初期化信号送信手段と、を備え、
前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段と、を備え、
前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ、当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線を備える
ことを特徴とする情報処理装置。
【請求項３】
前記機能モジュールが、前記実行手段を初期化するためのデータを保持する記憶手段をさらに備えることを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記記憶手段が、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等の読み書き可能な不揮発性メモリであることを特徴とする請求項３に記載の情報処理装置。
【請求項５】
前記実行手段が初期化によって設定される初期状態は、当該実行手段が初めて動作可能になったときの状態または当該実行手段の実行を再開するために実行が中断したときの状態であることを特徴とする請求項２ないし４のいずれか１項に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置、情報処理装置および機能モジュールに関する。
【背景技術】
【０００２】
情報処理装置は、論理演算または算術演算を実行する中央演算処理装置（ＣＰＵ）と、ＡＳＩＣ（特定用途向け集積回路、Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などで構成されＣＰＵの制御により予め定められた機能を実行する機能モジュールとを含んで構成されている。
【０００３】
特許文献１には、情報処理装置内にＣＰＵ等に用いるシステムリセットとは独立した系統で動作するコントローラを持ち、そのコントローラがＲＯＭとＲＡＭの間のデータ転送をシステムリセット期間中に行う機能を有する装置が記載されている。
特許文献２には、電源投入時に演算処理装置の初期化を行うリセット部からの入力によって周辺制御部用に設けた専用制御バスの動作を開始し、該周辺制御部の初期化を行うことによって、制御プログラムによる周辺制御ＡＳＩＣ初期化に要する時間を削除し、システム復帰時間を短縮することによって低消費電力化を実現し、ユーザの利便性を向上させる画像形成装置が記載されている。
特許文献３には、内部レジスタが不揮発性である不揮発回路と、内部レジスタが揮発性である一以上の揮発回路と、初期化要求機構とを備えた情報処理装置であって、前記初期化要求機構は、前記揮発回路を駆動する電源がオフになったことを検知する一以上の電源検知部と、前記電源がオフになったことを記録する初期化要求レジスタと、を備え、前記電源検知部は、前記電源がオフになったことを検知した場合、前記電源がオフになったことを示す第１情報を前記初期化要求レジスタに記録し、前記初期化要求機構は、前記初期化要求レジスタに少なくとも一以上の前記第１情報が記録されている場合、前記揮発回路の初期化が必要であることを前記不揮発回路に通知し、前記不揮発回路は、前記初期化要求機構から前記通知を受信した場合、前記不揮発回路の内部レジスタに保持されているプロセスの実行状態に合わせて、前記揮発回路の内部レジスタを設定し、前記内部レジスタの設定後に、前記揮発回路を起動する情報処理装置が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３３７７４６号公報
【特許文献２】特開２００３−２２３０８９号公報
【特許文献３】特開２０１０−１７０２０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、機能モジュールを備える情報処理装置では、動作可能な状態に立ち上げるためには機能モジュールについても初期化（リセット）を行うことが必要である。そして、機能モジュールの初期化を速やかに行い、情報処理装置が動作可能になるまでの所要時間（立ち上がり時間）を短くすることが求められている。
本発明は、動作可能になるまでの所要時間を短くした情報処理装置等を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１に記載の発明は、画像を記録材に形成する画像形成部と、算術演算および論理演算を行う演算モジュールと、当該演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段、当該初期化信号が解除されると当該実行手段を初期化する初期化手段を備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段と、を有し、前記画像形成部を制御する制御部と、を備え、前記制御部の前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段と、を備え、前記制御部において、前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ、当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線を備えることを特徴とする画像形成装置である。
請求項２に記載の発明は、論理演算または算術演算を実行する演算モジュールと、前記演算モジュールの演算結果に基づいて予め定められた機能を実行する実行手段と、初期化信号を受信すると当該実行手段による機能の実行を停止する停止手段と、当該初期化信号が解除されると当該実行手段を初期化する初期化手段とを備える機能モジュールと、前記初期化信号を送信する初期化信号送信手段と、を備え、前記演算モジュールが、命令を実行する命令実行手段と、前記初期化信号を受信すると当該命令実行手段を初期化する他の初期化手段と、を備え、前記演算モジュールと前記機能モジュールとを接続するように設けられ、当該演算モジュールにおける前記命令実行手段の初期化が完了し、且つ、当該機能モジュールの前記実行手段の初期化が完了したとき、当該演算モジュールおよび当該機能モジュールの動作を許可する許可信号線を備えることを特徴とする情報処理装置である。
請求項３に記載の発明は、前記機能モジュールが、前記実行手段を初期化するためのデータを保持する記憶手段をさらに備えることを特徴とする請求項２に記載の情報処理装置である。
請求項４に記載の発明は、前記記憶手段が、ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等の読み書き可能な不揮発性メモリであることを特徴とする請求項３に記載の情報処理装置である。
請求項５に記載の発明は、前記実行手段が初期化によって設定される初期状態は、当該実行手段が初めて動作可能になったときの状態または当該実行手段の実行を再開するために実行が中断したときの状態であることを特徴とする請求項２ないし４のいずれか１項に記載の情報処理装置である。
【発明の効果】
【０００７】
請求項１の発明によれば、本構成を備えない場合に比べ、画像形成装置の立ち上げにかかる所要時間を短くできる。
請求項２の発明によれば、初期化手段を備えない場合に比べ、情報処理装置が動作可能になるまでの所要時間を短くできる。
請求項３、４の発明によれば、本構成を備えない場合に比べ、情報処理装置が動作可能になるまでの所要時間をさらに短くできる。
請求項５の発明によれば、本構成を備えない場合に比べ、動作を再開させる状態が選択できる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態が適用される情報処理装置の全体構成の一例を示した図である。
【図２】機能モジュールの構成の一例を示した図である。
【図３】機能モジュールの動作を説明するフローチャートである。
【図４】第１の実施の形態における情報処理装置の動作を説明するタイミングチャートである。
【図５】第２の実施の形態が適用される情報処理装置の全体構成の一例を示した図である。
【図６】第２の実施の形態が適用される情報処理装置の動作を説明するタイミングチャートである。
【図７】画像形成装置の構成の一例を示す図である。
【図８】画像形成装置と通信回線に接続された機器との関係を説明した図である。
【図９】第３の実施の形態が適用される情報処理装置の全体構成の一例を示した図である。
【図１０】第３の実施の形態における機能モジュールの構成の一例を示した図である。
【図１１】第４の実施の形態が適用される情報処理装置の全体構成の一例を示した図である。
【図１２】第４の実施の形態におけるＣＰＵの構成の一例を示した図である。
【図１３】第４の実施の形態における情報処理装置の動作を説明するタイミングチャートである。
【図１４】第５の実施の形態が適用される情報処理装置の全体構成の一例を示した図である。
【図１５】第５の実施の形態における情報処理装置の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して、本発明の実施の形態について詳細に説明する。
［第１の実施の形態］
（情報処理装置１）
図１は、第１の実施の形態が適用される情報処理装置１の全体構成の一例を示した図である。
情報処理装置１は、論理演算および算術演算を行うＡＬＵ（Ａｌｉｔｈｍｅｔｉｃ  Ｌｏｇｉｃａｌ  Ｕｎｉｔ：論理算術演算ユニット）などを備えた演算モジュールの一例としての中央演算処理装置（以下ではＣＰＵと表記する。）１０、ＣＰＵ１０の演算結果に基づいて、予め定められた機能を実行する機能モジュール２０、読み書き可能なメインメモリ３０、データ、アドレス、命令（コマンド）などを転送するバス４０、機能モジュール２０を初期化する指示である初期化信号（／ＲＳＴ）を送信する初期化信号送信手段の一例としての初期化信号送信ユニット５０を備えている。
【００１０】
そして、初期化信号送信ユニット５０は、初期化信号５１（／ＲＳＴ）を送信する初期化信号送信端子５１（／ＲＳＴ）を備えている。また、機能モジュール２０は、初期化信号５１（／ＲＳＴ）を受信する初期化信号受信端子２６（／ＲＳＴ）およびビジー信号２７（／ＢＵＳＹ）を発信するビジー信号送信端子２７（／ＢＵＳＹ）を備えている。さらに、ＣＰＵ１０は、初期化信号１１（／ＲＳＴ）を受信する初期化信号受信端子１１（／ＲＳＴ）を備えている。
なお、「／ＲＳＴ」などの「／」は、そのあとに続く記号（アルファベットなど）の上にあるもの（アッパーバー）とし、記号（アルファベットなど）で示される信号が負論理であることを示す。また、端子（例えば、初期化信号送信端子５１（／ＲＳＴ））とその端子に送受信される信号（例えば、初期化信号５１（／ＲＳＴ））とを区別しないで同じ番号で表記する。
【００１１】
機能モジュール２０の例については、情報処理装置１を制御部とする装置の一例としての画像形成装置１００（後述する図７）において説明する。
【００１２】
次に、情報処理装置１における接続関係を説明する。
ＣＰＵ１０、機能モジュール２０、メインメモリ３０は、データ、アドレス、命令などを双方向に送受信可能なように、バス４０に接続されている。すなわち、ＣＰＵ１０、機能モジュール２０、メインメモリ３０は、バス４０に並列に接続され、バス４０を介してデータ、アドレス、命令などを相互に送受信可能になっている。
【００１３】
初期化信号送信ユニット５０の初期化信号送信端子５１（／ＲＳＴ）は、機能モジュール２０の初期化信号受信端子２６（／ＲＳＴ）に初期化信号線４１を介して接続されている。つまり、初期化信号送信ユニット５０が初期化信号送信端子５１（／ＲＳＴ）から送信した初期化信号５１（／ＲＳＴ）は、機能モジュール２０の初期化信号受信端子２６（／ＲＳＴ）によって受信される。
機能モジュール２０のビジー信号送信端子２７（／ＢＵＳＹ）とＣＰＵ１０の初期化信号受信端子１１（／ＲＳＴ）とは、通報信号線の一例としてのビジー信号線４２で接続されている。つまり、機能モジュール２０がビジー信号送信端子２７（／ＢＵＳＹ）から送信したビジー信号（／ＢＵＳＹ）は、ＣＰＵ１０の初期化信号受信端子１１（／ＲＳＴ）に初期化信号１１（／ＲＳＴ）として受信される。また、ビジー信号線４２は、電流制限抵抗Ｒを介して、電源電位Ｖｄｄに接続されている。
なお、図１では、上記の信号の流れを矢印で示している。
【００１４】
（機能モジュール２０）
次に、機能モジュール２０の構成を説明する。
図２は、機能モジュール２０の構成の一例を示した図である。
機能モジュール２０は、予め定められた機能を実行する実行手段の一例としての実行部２１、実行部２１を初期状態に設定する初期化手段の一例としての初期化部２２、実行部２１を初期状態に設定するためのデータを保持する記憶手段の一例としての不揮発性メモリ２３を備えている。さらに、機能モジュール２０は、オープンドレインバッファ２４とインバータ２５とを備えている。なお、実行部２１は実行を停止する停止手段の一例でもある。
【００１５】
実行部２１、初期化部２２は、シーケンサ、カウンタ、レジスタなどを含む論理回路から構成されている。実行部２１は、初期化信号受信端子２１１（／ＲＳＴ）およびイネーブル信号受信端子２１２（／ＥＮ）を備えている。初期化部２２は、初期化信号受信端子２２１（／ＲＳＴ）およびビジー信号送信端子２２２（／ＢＵＳＹ）を備えている。
不揮発性メモリ２３は、“１”／“０”で表されたデータを記憶する機能を有している。そして、「不揮発性」とは、電力が供給されている間はもとより電力の供給がない場合であっても、データを保持することをいう。
なお、機能モジュール２０の実行部２１、初期化部２２はレジスタなどを有し、電力が供給されているときはデータを保持するが、電力が供給されていないときはデータが失われる揮発性である。ＣＰＵ１０およびメインメモリ３０も揮発性であるとする。
【００１６】
そして、オープンドレインバッファ２４は、入力信号が“０”（ここでは、後述する「Ｌ」に対応する。）の時には“０”（「Ｌ」）を出力し、入力信号が“１”（ここでは、後述する「Ｈ」に対応する。）の時にはハイ・インピーダンス（高抵抗）状態（「Ｈｉ−Ｚ」と表記する。）になる。
一方、インバータ２５は、入力信号と極性が反転した信号を出力する。
【００１７】
機能モジュール２０（実行部２１、初期化部２２、不揮発性メモリ２３、オープンドレインバッファ２４、インバータ２５）は、シリコン等で構成された１つの半導体チップ（例えば、ＡＳＩＣ（特定用途向け集積回路、Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ））として構成されてもよい。また、実行部２１、初期化部２２、不揮発性メモリ２３、オープンドレインバッファ２４、インバータ２５を組み合わせて構成した複数の半導体チップであってもよい。また、実行部２１、初期化部２２または不揮発性メモリ２３が、分割されて構成されてもよい。
【００１８】
機能モジュール２０における接続関係を説明する。
機能モジュール２０の実行部２１と初期化部２２とは、データ、アドレス、命令などを双方向に転送可能に接続されている。同様に、初期化部２２と不揮発性メモリ２３とは、データ、アドレス、命令などを双方向に転送可能に接続されている。
【００１９】
そして、機能モジュール２０の初期化信号受信端子２６（／ＲＳＴ）は、実行部２１の初期化信号受信端子２１１（／ＲＳＴ）と初期化部２２の初期化信号受信端子２２１（／ＲＳＴ）とに並列に接続されている。つまり、初期化信号送信ユニット５０から送信された初期化信号５１（／ＲＳＴ）は、実行部２１と初期化部２２に並列に送信される。
一方、初期化部２２のビジー信号送信端子２２２（／ＢＵＳＹ）は、オープンドレインバッファ２４を介して、機能モジュール２０のビジー信号送信端子２７（／ＢＵＳＹ）に接続されている。すなわち、ビジー信号２２２（／ＢＵＳＹ）が“０”（「Ｌ」）のときは、ビジー信号２７（／ＢＵＳＹ）も“０”（「Ｌ」）になる。しかし、ビジー信号２２２（／ＢＵＳＹ）が“１”（「Ｈ」）のときは、オープンドレインバッファ２４の出力端子は「Ｈｉ−Ｚ」になるので、ビジー信号２７（／ＢＵＳＹ）はビジー信号線４２の状態により設定される。
また、オープンドレインバッファ２４の出力端子は、インバータ２５を介して実行部２１に設けられたイネーブル信号受信端子２１２（／ＥＮ）に接続されている。つまり、初期化部２２から発信されたビジー信号２２２（／ＢＵＳＹ）が“０”（「Ｌ」）のときは、イネーブル信号２１２（／ＥＮ）は“１”（「Ｈ」）になり、初期化部２２から発信されたビジー信号２２２（／ＢＵＳＹ）が“１”（「Ｈ」）のときは、イネーブル信号２１２（／ＥＮ）はビジー信号線４２の状態により設定される。
なお、機能モジュール２０では、実行部２１がバス４０と接続されている。
【００２０】
情報処理装置１の機能モジュール２０は、実行部２１を初期状態に設定する初期化部２２を備えている。すなわち、機能モジュール２０は、ＣＰＵ１０による制御によらず、初期状態に設定できる機能を有している。
ここで、初期状態とは、実行部２１が初めて動作可能になったときの状態（リセット後の状態）であってもよく、実行部２１の実行が中断されたとき、動作を再開したい状態であってもよい。実行が中断されたときの例としては、情報処理装置１がオフになる直前の実行部２１の状態が上げられる。
そして、機能モジュール２０は、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）を受信する（後述するようにネゲートからアサートになる）と、実行部２１は動作状態から停止状態に移行し、初期化部２２は実行部２１を初期状態に設定するための処理を開始可能な状態に移行する。そして、初期化信号５１（／ＲＳＴ）が解除される（アサートからネゲートに移行する）と、初期化部２２は実行部２１を初期状態に設定するための処理（初期化）を実行するようになっている。
【００２１】
すなわち、初期化信号５１（／ＲＳＴ）がアサートであるとき、機能モジュール２０の実行部２１は動作を停止している。
これは、電源が投入されて規定の電圧に上昇し切らない間に機能モジュール２０が動作を開始することを抑制するためである。また、電源投入後に安定な動作状態になるまで暫く待たなければならない部品（例えば、水晶発振器）がある場合には、安定な動作状態になるまで待つためである。これにより、機能モジュール２０の不安定な動作が抑制される。
ＣＰＵ１０でも同様である。
【００２２】
また、初期化信号５１（／ＲＳＴ）がアサートからネゲートになったときに行われる初期化は、機能モジュール２０の実行部２１を動作可能な状態にすることをいい、例えば、フリップフロップを予め定められた状態にセット（プリセット）すること、レジスタに予め定められたデータをセットするなどの処理が含まれる。また、位相同期回路（ＰＬＬ、Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が含まれる場合には、ＰＬＬは電源の投入時に停止状態にあるので、停止状態を解除し、発振が安定（ＰＬＬロック）したらクロックドライバの出力をイネーブルにする。このように、初期化には、手順を踏んで動作可能な状態にする処理も含まれる。
【００２３】
なお、初期化信号（／ＲＳＴ）がアサートであるとは、信号の極性によらず初期化信号（／ＲＳＴ）が有効な状態（アクティブ）にあることをいう。一方、初期化信号（／ＲＳＴ）が無効な状態（インアクティブ）にあることをネゲート（無効）という。他の信号においても同様で、信号の極性を問わないで、信号が有効であるときがアサート、信号が無効であるときがネゲートである。
ここでは、一例として電圧レベルが高い状態（「Ｈ」）をネゲートとし、低い状態（「Ｌ」）をアサートとする負論理で示す。また、“０”がアサートに対応し、“１”がネゲートに対応する。そして、電源電位Ｖｄｄは「Ｈ」に対応する。
【００２４】
次に、ビジー信号（／ＢＵＳＹ）およびイネーブル信号（／ＥＮ）について説明する。
ビジー信号（／ＢＵＳＹ）がアサートであるとは、ビジー信号（／ＢＵＳＹ）を送信する回路（初期化部２２など）が他の回路（実行部２１など）に、新たな動作の準備が整っていないことを示す。例えば、初期化部２２からのビジー信号２２２（／ＢＵＳＹ）がアサートであると、初期化部２２が実行部２１への初期化を実行中で、初期化が完了していないことを示す。そして、ビジー信号２２２（／ＢＵＳＹ）がネゲートになると、初期化部２２は実行部２１の初期化を完了し、実行部２１への新たな実行指示が受付可能な状態にあることを示す。
さらに、イネーブル信号（／ＥＮ）がアサートであるとは、イネーブル信号（／ＥＮ）を受信した回路が動作することを許可され、動作状態（イネーブル）になることを示す。例えば、実行部２１が受信するイネーブル信号２１２（／ＥＮ）がアサートであると、実行部２１は動作状態（イネーブル）にある。そして、イネーブル信号２１２（／ＥＮ）がネゲートであると、実行部２１は停止状態（ディセーブル）になる。
【００２５】
初期化部２２がシーケンサなどのハードウエアで構成され、機能モジュール２０の実行部２１を初期状態に設定する初期化をハードウエア制御で行うと、初期化に要する時間が短くなる（所要時間が短い）。しかし、機能モジュール２０の初期化をソフトウエアによる制御（ソフトウエア制御）で行ってもよい。
【００２６】
（機能モジュール２０の動作）
次に、機能モジュール２０の動作を説明する。
図３は、機能モジュール２０の動作を説明するフローチャートである。
ここでは、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）がアサートになってからの機能モジュール２０の動作を説明する。すなわち、“Ｒｅｓｅｔ”からの動作を説明する。
【００２７】
以下、図１、２を参照しつつ、図３のフローチャートを説明する。
初期化信号５１（／ＲＳＴ）がアサートになると、図１に示すように、機能モジュール２０の初期化信号２６（／ＲＳＴ）がアサートになる。そして、図２に示すように、機能モジュール２０の実行部２１の初期化信号２１１（／ＲＳＴ）および初期化部２２の初期化信号２２１（／ＲＳＴ）がアサートになる。
すると、実行部２１は動作状態から停止状態に移行し、初期化部２２は実行部２１を初期状態に設定するための処理を開始可能な状態に移行する（ステップ１０１）。
このとき、初期化部２２のビジー信号２２２（／ＢＵＳＹ）がアサートになると、前述したように、イネーブル信号２１２（／ＥＮ）がネゲートになる。
【００２８】
そして、初期化信号５１（／ＲＳＴ）が解除される（アサートからネゲートに移行する）のを待つ（ステップ１０２）。
なお、初期化信号５１（／ＲＳＴ）がアサートである期間は予め定められている。すなわち、前述したように、電源が投入されて規定の電圧に上昇しきらない間に機能モジュール２０が動作を開始することを抑制したり、水晶発振器などが電源投入後に安定な動作状態になるまで待ったりするためである。
【００２９】
次に、初期化信号５１（／ＲＳＴ）が解除される（アサートからネゲートに移行する）と、初期化部２２は実行部２１を初期状態に設定するための処理（初期化）を実行する（ステップ１０３）。
そして、実行部２１の初期化が終了するのを待つ（ステップ１０４）。
【００３０】
実行部２１の初期化が終了すると、初期化部２２が動作を停止し、ビジー信号２２２（／ＢＵＳＹ）がアサートからネゲートに移行する。
すると、オープンドレインバッファ２４の出力端子が「Ｈｉ−Ｚ」になる。このとき、図１で示したように、ビジー信号線４２は、電流制限抵抗Ｒを介して、電源電位Ｖｄｄに接続されているので、ビジー信号２７（／ＢＵＳＹ）はアサートからネゲートに移行する。よって、イネーブル信号２１２（／ＥＮ）はネゲートからアサートに移行する（ステップ１０５）。
【００３１】
初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）がネゲートである間は、実行部２１は実行を継続する。しかし、初期化信号５１（／ＲＳＴ）がネゲートからアサートになると、ステップ１０１に戻る（ステップ１０６）。
【００３２】
図４は、第１の実施の形態における情報処理装置１の動作を説明するタイミングチャートである。図４では、初期化信号５１（／ＲＳＴ）、ビジー信号線４２（図４の説明では／ＢＵＳＹを付記する。）、機能モジュール２０のイネーブル信号２１２（／ＥＮ）の出力レベル、機能モジュール２０の実行部２１およびＣＰＵ１０の状態を示している。なお、初期化信号５１（／ＲＳＴ）、ビジー信号線４２（／ＢＵＳＹ）、イネーブル信号２１２（／ＥＮ）については、アサートの状態を「アサート」と表記した。表記していない部分は「ネゲート」である。
また、時刻ｔ１から時刻ｔ４へと時間が経過するとする。なお、時刻ｔ３は後述する図６、１３、１５との整合を図るために設けている。
【００３３】
以下、図１、２、３を参照しつつ、図４のタイミングチャートを説明する。
時刻ｔ１において、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）がネゲートからアサートになる（「Ｈ」から「Ｌ」になる）とする。
初めに、時刻ｔ１の直前の状態を説明する。時刻ｔ１の直前では、ＣＰＵ１０および機能モジュール２０の実行部２１は動作状態にあるとする。
この状態を説明する。時刻ｔ１の直前では、初期化信号５１（／ＲＳＴ）はネゲート（「Ｈ」）である。前述したように、初期化部２２のビジー信号２２２（／ＢＵＳＹ）はネゲート（「Ｈ」）であるので、機能モジュール２０のオープンドレインバッファ２４の出力端子は「Ｈｉ−Ｚ」となる。よって、機能モジュール２０のビジー信号２７（／ＢＵＳＹ）は「Ｈｉ−Ｚ」である。しかし、ビジー信号線４２（／ＢＵＳＹ）は、電流制限抵抗Ｒを介して、電源電位Ｖｄｄに接続されている。これにより、イネーブル信号２１２（／ＥＮ）はアサート（「Ｌ」）になる。すなわち、機能モジュール２０の実行部２１は動作状態にある。
また、ビジー信号線４２（／ＢＵＳＹ）は「Ｈ」であるので、ＣＰＵ１０の初期化信号１１（／ＲＳＴ）もネゲートである。よって、ＣＰＵ１０も動作状態である。
【００３４】
時刻ｔ１において、初期化信号５１（／ＲＳＴ）がネゲートからアサート（「Ｈ」から「Ｌ」）に移行すると、初期化部２２のビジー信号２２２（／ＢＵＳＹ）がアサートになる（「Ｈ」から「Ｌ」になる）（図３のステップ１０１）。すると、オープンドレインバッファ２４の出力端子が「Ｌ」になって、機能モジュール２０のビジー信号２７（／ＢＵＳＹ）が「Ｈｉ−Ｚ」から「Ｌ」に移行する。すると、ビジー信号線４２（／ＢＵＳＹ）が「Ｈ」から「Ｌ」に移行する。これにより、イネーブル信号２１２（／ＥＮ）がアサートからネゲートに移行する（「Ｌ」から「Ｈ」になる）。よって、機能モジュール２０の実行部２１は停止状態になる。
【００３５】
ビジー信号線４２（／ＢＵＳＹ）はＣＰＵ１０の初期化信号受信端子１１（／ＲＳＴ）に接続されている。ビジー信号線４２（／ＢＵＳＹ）が「Ｈ」から「Ｌ」に移行すると、ＣＰＵ１０の初期化信号１１（／ＲＳＴ）がネゲートからアサートに移行し、ＣＰＵ１０が動作状態から停止状態に移行する。
【００３６】
次に、時刻ｔ２において初期化信号５１（／ＲＳＴ）がネゲート（「Ｌ」から「Ｈ」）になると、初期化部２２による実行部２１の初期化が開始される（ステップ１０３）。
そして、時刻ｔ４で初期化部２２による実行部２１の初期化が完了すると、初期化部２２の送信するビジー信号２７（／ＢＵＳＹ）が「Ｌ」から「Ｈｉ−Ｚ」に移行する。これにより、ビジー信号線４２（／ＢＵＳＹ）が「Ｌ」から「Ｈ」に移行し、イネーブル信号２１２（／ＥＮ）がネゲートからアサート（「Ｈ」から「Ｌ」）に移行する（ステップ１０５）。そして、実行部２１が停止状態から動作状態に移行する。
【００３７】
さらに、ビジー信号線４２が「Ｌ」から「Ｈ」に移行することで、ＣＰＵ１０の初期化信号１１（／ＲＳＴ）もアサートからネゲートになる。これにより、ＣＰＵ１０の実行が許可され、動作状態になる。すなわち、情報処理装置１が動作可能な状態になる。
【００３８】
ここで、不揮発性メモリ２３について説明する。
不揮発性メモリ２３は、実行部２１が初めて動作可能になったときの状態（リセット後の状態）に設定するデータを保持してもよく、実行部２１の実行が中断されたときの状態であって、その状態から動作を再開したい状態のデータを保持してもよい。例えば、不揮発性メモリ２３は、情報処理装置１のオフになる直前における実行部２１の状態のデータ（レジスタおよびカウンタなどのデータ、シーケンサ、フリップフロップなどの状態に関するデータ）を保持する。
初期化部２２が、実行部２１が初めて動作可能になったときの状態（リセット後の状態）に設定するデータを読み出して、実行部２１を初期化する場合には、機能モジュール２０（実行部２１）は初めて動作可能になったときの状態（リセット後の状態）で動作可能になる。
一方、初期化部２２が、情報処理装置１のオフになる直前における実行部２１の状態のデータを読み出して、実行部２１を初期化する場合には、機能モジュール２０（実行部２１）は情報処理装置１がオフになる直前の状態（実行が中断したときの状態）から動作が可能になる（実行を再開する）。
【００３９】
なお、機能モジュール２０を初期化状態に設定するデータの場合には、データは読み出せればよく、不揮発性メモリ２３はＲＯＭ（リードオンリーメモリ）で構成されていてもよい。
一方、機能モジュール２０をオフになる直前の状態から再開させるには、不揮発性メモリ２３は、オフになる直前の実行部２１の状態を示すデータを保持（退避）し、オフになっても保持し続けていることが必要となる。よって、不揮発性メモリ２３は、読み書き可能な「不揮発性」のメモリであることが必要となる。
ここで、「不揮発性」とは、電力の供給がある場合に加え、電力の供給がなくなった場合においても、情報（“１”／“０”）を保持する（保持し続ける）記憶機能をいう。
【００４０】
そして、オフになる直前の実行部２１の状態を示すデータの書き込み（退避）は、オフになる直前に行ってもよく、実行部２１の状態が変化するタイミング毎に行ってもよい。実行部２１の状態が変化するタイミング毎に行う場合には、オフにする直前に書き込みを行わないで、情報処理装置１をオフにしてよい。
しかし、実行部２１の状態が変化するタイミング毎に行う場合には、読み書き可能な不揮発性メモリ２３は、高速に読み書きできる不揮発性記憶素子を用いることが好ましい。これにより、書き込み時間による機能モジュール２０や情報処理装置１の処理速度の低下が抑制される。
【００４１】
高速に読み書きできる不揮発性記憶素子としては、磁気メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ：ＭＲＡＭと表示する。）、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ：ＦｅＲＡＭと表記する。）、相変化メモリ（ｐｈａｓｅ  ｃｈａｎｇｅ  ＲＡＭ：ＰＲＡＭと表記する。）、抵抗メモリ（ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ：ＲｅＲＡＭと表記する。）等がある。
ＭＲＡＭは、２枚の磁性積層膜をトンネル磁気抵抗膜で挟み、重ねた磁性積層膜の磁化のなす相対角度によりトンネル磁気抵抗膜の抵抗が変化する磁気抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ：ＭＲ）効果を用いて情報（“１”／“０”）を保持する。ＦｅＲＡＭは、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３）などの強誘電体の分極を用いて情報（“１”／“０”）を保持する。ＰＲＡＭは、カルコゲナイドの相変化にともなう抵抗変化により情報（“１”／“０”）を保持する。ＲｅＲＡＭは、電圧の印加による電気抵抗の大きな変化（ＣＥＲ（ｃｏｌｏｓｓａｌ  ｅｌｅｃｔｒｏ−ｒｅｓｉｓｔａｎｃｅ）効果）を利用し、抵抗変化により情報（“１”／“０”）を保持する。
【００４２】
これらの不揮発性記憶素子（ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ）は、ＤＲＡＭ、ＳＲＡＭと同様に半導体基板上にセルをマトリクス状に高密度に配置でき、一体形成された駆動回路により高速な読み書きができる。さらに、書き換え回数の制限が原理的にない、または書き換え可能な回数が極めて大きい（以下では、書き換え回数の制限が小さいと表記する）。
このため、これらの不揮発性記憶素子（ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等）は、不揮発性メモリ２３に適用しやすい。
【００４３】
なお、不揮発性記憶素子には、ＭＯＳトランジスタのゲート電極（フローティングゲート）に蓄積した電荷の有無により情報（“１”／“０”）を保持するフラッシュメモリ、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）などもある。フラッシュメモリおよびＥＥＰＲＯＭは、電気的に状態（“１”／“０”）の読み書きができるが、前述の不揮発性記憶素子（ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等）に比べ、読み書きの速度、特に書き込みの速度が遅い。そして、フラッシュメモリ、ＥＥＰＲＯＭは、書き換え回数に制限がある。
これらのフラッシュメモリおよびＥＥＰＲＯＭを、不揮発性メモリ２３に適用してもよい。
【００４４】
また、不揮発性メモリ２３の代わりに、ＤＲＡＭ、ＳＲＡＭなどの揮発性メモリを使用してもよい。揮発性メモリを使用する場合には、初期化の前に初期化に必要なデータを情報処理装置１のメインメモリ３０から読み出して、書き込めばよい。
【００４５】
以上説明したように、第１の実施の形態の情報処理装置１では、初期化信号送信ユニット５０から送信された初期化信号５１（／ＲＳＴ）がアサートになると、機能モジュール２０が動作を停止（動作状態から停止状態へ移行）し、それに伴いＣＰＵ１０も動作を停止（動作状態から停止状態へ移行）する。そして、機能モジュール２０が、初期状態に初期化されると、ＣＰＵ１０が動作状態になる。これにより、ＣＰＵ１０、機能モジュール２０を含む情報処理装置１が立ち上がる（停止状態から動作状態になる）。
そして、機能モジュール２０のビジー信号２７（／ＢＵＳＹ）をＣＰＵ１０の初期化信号１１（／ＲＳＴ）としているので、機能モジュール２０の初期化が終わり、ビジー信号２７（／ＢＵＳＹ）がネゲートになると、ＣＰＵ１０が動作状態になる。これにより、機能モジュール２０の初期化の終了とＣＰＵ１０の動作開始との間に不要な待ち時間（オーバヘッド）が発生することが抑制される。すなわち、情報処理装置１は、初期化信号５１（／ＲＳＴ）がアサートになってから動作可能になるまでの立ち上げに要する時間が短い。
また、機能モジュール２０は初期化部２２を備えているので、機能モジュール２０の初期化にＣＰＵ１０の制御を必要としない。そして、機能モジュール２０の初期化部２２による実行部２１の初期化をハードウエア制御で行うと、ソフトウエアを用いたソフトウエア制御で行う場合に比べ、機能モジュール２０の初期化に要する所要時間をさらに短くすることができる。
【００４６】
なお、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）の送信は、情報処理装置１がオンになった（電源が投入された）ときに、送信されるようにするのが好ましい。このとき、初期状態への設定またはオフになる直前の状態からの再開のいずれかを選択できるようにしてもよい。
また、ボタン等が押されることで、初期化信号送信ユニット５０から初期化信号５１（／ＲＳＴ）が送信されてもよい。このときも、初期状態への設定またはボタン等が押される直前の状態からの再開のいずれかを選択できるようにしてもよい。
【００４７】
［第２の実施の形態］
第１の実施の形態の情報処理装置１は、機能モジュール２０を１つ備えていた。第２の実施の形態の情報処理装置１は、複数の機能モジュール２０−１〜２０−ｎ（ｎは整数）を備えている。
【００４８】
（情報処理装置１）
図５は、第２の実施の形態が適用される情報処理装置１の全体構成の一例を示した図である。
情報処理装置１は、ＣＰＵ１０、機能モジュール２０−１〜２０−ｎ、メインメモリ３０、バス４０、初期化信号送信ユニット５０を備えている。
なお、機能モジュール２０−１〜２０−ｎをそれぞれ区別しないときは、機能モジュール２０と表記する。
【００４９】
機能モジュール２０−１〜２０−ｎは、バス４０にデータ、アドレス、命令などを双方向に送受信可能に並列に接続されている。
また、初期化信号送信ユニット５０の初期化信号送信端子５１（／ＲＳＴ）は、初期化信号線４１を介して、機能モジュール２０−１〜２０−ｎのそれぞれの初期化信号受信端子２６（／ＲＳＴ）に並列に接続されている。
そして、機能モジュール２０−１〜２０−ｎのそれぞれのビジー信号送信端子２７（／ＢＵＳＹ）は、ビジー信号線４２に並列に接続されている。そして、ビジー信号線４２の一端は、ＣＰＵ１０の初期化信号受信端子１１（／ＲＳＴ）に接続されている。また、ビジー信号線４２の他端は、電流制限抵抗Ｒを介して、電源電位Ｖｄｄに接続されている。
【００５０】
第２の実施の形態の機能モジュール２０−１〜２０−ｎは、図２に示した第１の実施の形態の機能モジュール２０と同様の構成を有し、図３のフローチャートで示したのと同様に動作する。よって、機能モジュール２０−１〜２０−ｎについての説明を省略する。
【００５１】
次に、第２の実施の形態が適用される情報処理装置１の動作を説明する。
図６は、第２の実施の形態が適用される情報処理装置１の動作を説明するタイミングチャートである。ここでは、第１の実施の形態の図４と同様に、時刻ｔ１において初期化信号送信ユニット５０が初期化信号５１（／ＲＳＴ）をネゲートからアサートにする場合について説明する。
図６では、初期化信号５１（／ＲＳＴ）、ビジー信号線４２（図６の説明では／ＢＵＳＹを付記する。）の出力レベル、機能モジュール２０−１〜２０−ｎのそれぞれの実行部２１の状態およびビジー信号２７（／ＢＵＳＹ）の出力レベル、ＣＰＵ１０の状態を示している。
なお、時刻ｔ１から時刻ｔ４へと時間が経過するとする。この時刻ｔ１〜時刻ｔ４は図４と同じである。
【００５２】
時刻ｔ１の直前の状態は、第１の実施の形態と同様に、ＣＰＵ１０および機能モジュール２０−１〜２０−ｎの実行部２１は動作状態にある。一方、機能モジュール２０−１〜２０−ｎのそれぞれの初期化部２２は停止状態にある。
初期化信号送信ユニット５０から機能モジュール２０−１〜２０−ｎのそれぞれの初期化信号受信端子２６（／ＲＳＴ）に送信される初期化信号５１（／ＲＳＴ）はネゲート（「Ｈ」）である。このとき、機能モジュール２０−１〜２０−ｎの初期化部２２のビジー信号２２２（／ＢＵＳＹ）は「Ｈ」である。よって、オープンドレインバッファ２４の出力端子は「Ｈｉ−Ｚ」である。これにより、機能モジュール２０−１〜２０−ｎのそれぞれのビジー信号２７（／ＢＵＳＹ）はともに「Ｈｉ−Ｚ」である。しかし、ビジー信号線４２（／ＢＵＳＹ）は、電流制限抵抗Ｒを介して電源電位Ｖｄｄに接続されているので、ネゲートであり、機能モジュール２０−１〜２０−ｎのそれぞれのイネーブル信号２１２（／ＥＮ）はアサートである。
そして、ビジー信号線４２（／ＢＵＳＹ）の一端が接続されたＣＰＵ１０の初期化信号１１（／ＲＳＴ）も「Ｈ」（ネゲート）になっている。また、機能モジュール２０の実行部２１のイネーブル信号２１２（／ＥＮ）は「Ｌ」（アサート）になっている。
すなわち、時刻ｔ１の直前においては、ＣＰＵ１０、および機能モジュール２０−１〜２０−ｎのそれぞれの実行部２１は動作状態にある。そして、機能モジュール２０−１〜２０−ｎの初期化部２２は停止状態にある。
【００５３】
さて、時刻ｔ１で、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）がネゲートからアサートになる（「Ｈ」から「Ｌ」になる）と、機能モジュール２０−１〜２０−ｎの実行部２１が動作状態から停止状態に移行する。
そして、機能モジュール２０−１〜２０−ｎのそれぞれのビジー信号２７（／ＢＵＳＹ）が「Ｈｉ−Ｚ」から「Ｌ」に移行する。これにより、ビジー信号線４２（／ＢＵＳＹ）が「Ｈ」から「Ｌ」に移行する。
そして、ＣＰＵ１０の初期化信号１１（／ＲＳＴ）が「Ｈ」から「Ｌ」に移行して、ネゲートからアサートになり、ＣＰＵ１０が動作状態から停止状態に移行する。
【００５４】
次に、時刻ｔ２において初期化信号５１（／ＲＳＴ）がアサートからネゲート（「Ｌ」から「Ｈ」）になると、それぞれの機能モジュール２０−１〜２０−ｎにおいて初期化部２２による実行部２１の初期化が並行して開始される。
そして、時刻ｔ３で、最も初期化の所要時間が短い機能モジュール２０−１の初期化が完了する。すると、図２において説明したように、機能モジュール２０−１の初期化部２２のビジー信号２２２（／ＢＵＳＹ）がネゲート（「Ｈ」）になる。これにより、機能モジュール２０−１のオープンドレインバッファ２４の出力端子が「Ｌ」から「Ｈｉ−Ｚ」になって、ビジー信号２７（／ＢＵＳＹ）は「Ｈｉ−Ｚ」になる。しかし、他の機能モジュール２０−２〜２０−ｎは初期化が完了していないため、機能モジュール２０−２〜２０−ｎのビジー信号２７（／ＢＵＳＹ）は「Ｌ」である。このため、ビジー信号線４２（／ＢＵＳＹ）が「Ｌ」に維持され、機能モジュール２０−１のビジー信号２７（／ＢＵＳＹ）は「Ｈ」になることができず「Ｌ」を維持する。すると、機能モジュール２０−１のイネーブル信号２１２（／ＥＮ）も「Ｈ」でネゲートを維持する。
つまり、機能モジュール２０−１の実行部２１は、時刻ｔ３で初期化が完了するが、時刻ｔ３から後述する時刻ｔ４までの間は停止状態にある。
【００５５】
ビジー信号線４２（／ＢＵＳＹ）は、機能モジュール２０−１〜２０−ｎのうち１つでも初期化状態であると「Ｌ」に設定されるようになっている。すなわち、機能モジュール２０−１〜２０−ｎが１つでも初期化状態にあると、「Ｌ」を出力するビジー信号送信端子２７（／ＢＵＳＹ）がビジー信号線４２を「Ｌ」に引き込むようになっている。
【００５６】
時刻ｔ３において、他の機能モジュール２０−２〜２０−ｎは、初期化を継続している。そして、ＣＰＵ１０は停止状態を継続する。
【００５７】
そして、時刻ｔ４で、最も初期化の所要時間が長い機能モジュール２０−２の初期化が完了する。すると、機能モジュール２０−２の機能モジュール２０−２のビジー信号２７（／ＢＵＳＹ）が「Ｈｉ−Ｚ」になる。これまで、機能モジュール２０−２のビジー信号２７（／ＢＵＳＹ）が「Ｌ」であることで、ビジー信号線４２（／ＢＵＳＹ）を「Ｌ」に引き込んでいた。しかし、機能モジュール２０−２の初期化の完了とともに「Ｌ」に引き込まなくなり、ビジー信号線４２（／ＢＵＳＹ）が「Ｌ」から「Ｈ」に移行する。これにより、すべての機能モジュール２０−１〜２０−ｎのビジー信号２７（／ＲＳＴ）が「Ｈｉ−Ｚ」に移行し、ビジー信号線４２（／ＢＵＳＹ）が「Ｌ」から「Ｈ」に移行する。そして、すべての機能モジュール２０−１〜２０−ｎのイネーブル信号２１２（／ＥＮ）がネゲートからアサートに移行して、すべての機能モジュール２０−１〜２０−ｎが動作状態になる。
【００５８】
また、時刻ｔ４において、ビジー信号線４２（／ＢＵＳＹ）が「Ｌ」から「Ｈ」に移行すると、ＣＰＵ１０の初期化信号１１（／ＲＳＴ）が「Ｌ」から「Ｈ」に移行し、アサートからネゲートになる。そして、ＣＰＵ１０が停止状態から動作状態に移行する。
これにより、情報処理装置１が動作可能な状態になる。
【００５９】
以上説明したように、複数の機能モジュール２０−１〜２０−ｎを備える第２の実施の形態の情報処理装置１では、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）がアサートになる（図６の時刻ｔ１）と、ＣＰＵ１０および機能モジュール２０−１〜２０−ｎが並行して停止状態になり、初期化信号５１（／ＲＳＴ）がネゲートになる（時刻ｔ２）と、機能モジュール２０−１〜２０−ｎの初期化が並行して開始される。そして、すべての機能モジュール２０−１〜２０−ｎの初期化が完了するタイミング（時刻ｔ４）で、ＣＰＵ１０および機能モジュール２０−１〜２０−ｎが停止状態から動作状態に移行する。
【００６０】
機能モジュール２０−１〜２０−ｎは、それぞれが実行部２１、初期化部２２、不揮発性メモリ２３を備えているので、初期化信号受信端子２６の初期化信号５１（／ＲＳＴ）がネゲートからアサートになると、動作状態から停止状態に移行し、初期化信号５１（／ＲＳＴ）がアサートからネゲートになるとそれぞれが個別に初期化を実行する。すなわち、機能モジュール２０−１〜２０−ｎの初期化は、ＣＰＵ１０の制御を必要とせず、並行して行われる。
一方、機能モジュール２０−１〜２０−ｎのそれぞれが初期化部２２と実行部２１を初期化するデータを保持する不揮発性メモリ２３とを備えない場合には、機能モジュール２０−１〜２０−ｎのそれぞれの初期化は、ソフトウエア処理によりＣＰＵ１０がシーケンシャル（順）に行うことになる。
すなわち、第２の実施の形態の情報処理装置１は、機能モジュール２０−１〜２０−ｎが初期化部２２および不揮発性メモリ２３を備えず、初期化をソフトウエア処理により順に行う情報処理装置１に比べ、初期化を短い時間で行うことができる。
【００６１】
そして、第２の実施の形態の情報処理装置１では、ビジー信号線４２（／ＢＵＳＹ）がネゲートになることにより、最も初期化の所要時間が長い機能モジュール２０−ｘ（１≦ｘ≦ｎの整数）の初期化の完了とともに、ＣＰＵ１０が動作状態になる。このことにより、機能モジュール２０−１〜２０−ｎの初期化終了とＣＰＵ１０の動作開始との間に不要な待ち時間（オーバヘッド）が生じることを抑制している。
一方、機能モジュール２０−１〜２０−ｎのそれぞれの初期化の終了をＣＰＵ１０から問い合わせ（ポーリング）する場合には、機能モジュール２０−ｘの初期化が終了してから、ＣＰＵ１０がポーリングを実行するまでの時間が不要な待ち時間（オーバヘッド）となってしまう。
すなわち、第２の実施の形態の情報処理装置１では、機能モジュール２０−１〜２０−ｎは並行して初期化が行われるとともに、機能モジュール２０−１〜２０−ｎの初期化の終了とともにＣＰＵ１０が動作状態になる。よって、初期化信号５１（／ＲＳＴ）がアサートになってから動作可能になるまでの立ち上がり時間が短い。
【００６２】
なお、初期化信号５１（／ＲＳＴ）および不揮発性メモリ２３の保持するデータについては、第１の実施の形態で説明したのと同様であるので説明を省略する。
【００６３】
（画像形成装置１００）
次に、第２の実施の形態の情報処理装置１を画像形成装置１００の制御部として構成する場合を説明する。
図７は、画像形成装置１００の構成の一例を示す図である。
画像形成装置１００は、制御部としての情報処理装置１と、ボタンなどユーザが指示を与えるためのＵＩ（ユーザインターフェイス）部１２０、プリンタなどの画像形成部１３０、スキャナなどの画像読取部１４０、通信回線２００（後述する図８参照）とデータなどの送受信を行う送受信部１５０を備えている。
【００６４】
そして、制御部としての情報処理装置１は、４つの機能モジュール２０−１〜２０−４を備えている。機能モジュール２０−１はＵＩ部１２０を制御する機能を有するＵＩ制御モジュール、機能モジュール２０−２は画像形成部１３０を制御する機能を有する画像形成制御モジュール、機能モジュール２０−３は画像読取部１４０を制御する機能を有する画像読取制御モジュール、機能モジュール２０−４は送受信部１５０を制御する機能を有する送受信制御モジュールである。画像形成装置１００の説明においては、機能モジュール２０−１〜２０−４を、それぞれＵＩ制御モジュール２０−１、画像形成制御モジュール２０−２、画像読取制御モジュール２０−３、送受信制御モジュール２０−４と読み替える。
【００６５】
ＵＩ部１２０はＵＩ制御モジュール２０−１に、画像形成部１３０は画像形成制御モジュール２０−２に、画像読取部１４０は画像読取制御モジュール２０−３に、送受信部１５０は送受信制御モジュール２０−４に、それぞれデータ、命令などを送受信可能に接続されている。
【００６６】
ＵＩ部１２０は、例えばボタンやタッチパネルなどで構成された入力機器であって、ユーザからの指示が入力される。そして、ＵＩ制御モジュール２０−１は、ＵＩ部１２０に入力されたユーザの指示をＣＰＵ１０に送信し、ＣＰＵ１０からの命令を受信し、ＵＩ部１２０がユーザの指示に対応した応答（入力画面などの切り替え）をするように制御する。
画像形成部１３０は、ＬＥＤなどにより感光体ドラムに潜像を書き込み、潜像をトナーで現像して紙などの記録材に転写する方式のプリンタでもよく、インクジェットなどで記録材に像を形成する方式のプリンタであってもよい。そして、画像形成制御モジュール２０−２は、メインメモリ３０内の画像データを画像形成部１３０に送信したり、画像形成部１３０から動作状態に関するデータを受信してＣＰＵ１０に送信したりする。
画像読取部１４０は、画像が記録された記録材に対向させた受光素子アレイをスキャンさせる方式の画像読取機器であってもよく、ＣＣＤなどの撮像素子で画像を読み取る方式の撮像機器であってもよい。そして、画像読取制御モジュール２０−３は、ＣＰＵ１０と画像読取部１４０との間にあって、ＣＰＵ１０から画像読取部１４０の読み取り条件などを設定するデータを受信して画像読取部１４０に送信したり、画像読取部１４０が読み取った画像データを受信してメインメモリ３０に送信したりする。
送受信部１５０は、通信回線２００を介してコンピュータ３００またはファクシミリ装置４００から送信された画像などのデータを受信する（後述する図８参照）。送受信制御モジュール２０−４は、送受信部１５０が受信したデータをＣＰＵ１０やメインメモリ３０に送信する。また、送受信部１５０は、通信回線２００に接続されたコンピュータ３００またはファクシミリ装置４００に、画像読取部１４０が読み取った画像などのデータを、送受信制御モジュール２０−４を介して送信する。
【００６７】
図８は、画像形成装置１００と通信回線２００に接続された機器との関係を説明した図である。
画像形成装置１００は、送受信部１５０を介して、インターネット、電話網などの通信回線２００に接続されている。そして、通信回線２００には、コンピュータ３００、ファクシミリ装置４００、サーバ５００などが接続されている。
【００６８】
図７および図８を参照して、画像形成装置１００の基本的な動作を説明する。
画像形成装置１００は、画像読取部１４０から読み取った画像を、画像形成部１３０により記録材に印刷する。
また、画像形成装置１００は、通信回線２００を介して、画像形成装置１００の外部に置かれたコンピュータ３００、ファクシミリ装置４００またはサーバ５００から送信された画像などのデータを画像形成部１３０により記録材に印刷する。
一方、画像形成装置１００は、画像読取部１４０が読み取った画像などのデータを、送受信部１５０から通信回線２００を介して画像形成装置１００の外部に置かれたコンピュータ３００および／またはファクシミリ装置４００に送信する。
【００６９】
このような画像形成装置１００は、使用されないときは通電されていないことが好ましい。例えば、電源からの電力の供給が全くない完全停止状態または節電のために一部の機能を停止させた待機（スリープ）状態に設定される。そして、使用しようとするときに、これらの完全停止状態または待機状態から、速やかに動作可能（動作状態）になることが望ましい。また、使用している間に、不具合が認められたとき、速やかに初期（リセット）状態に設定されることが望ましい。
このため、図７に示すように、第２の実施の形態における情報処理装置１を、画像形成装置１００の制御部とすると、ＵＩ制御モジュール２０−１、画像形成制御モジュール２０−２、画像読取制御モジュール２０−３、送受信制御モジュール２０−４は、初期化信号５１（／ＲＳＴ）を並行して受信し（アサートになり）、初期化信号５１（／ＲＳＴ）が解除される（ネゲートになる）と並行して実行部２１の初期化を実行するので、順に初期化がされる場合に比べ、初期化信号５１（／ＲＳＴ）を受信してから（アサートになってから）短い時間で動作可能な状態になる。
【００７０】
［第３の実施の形態］
第１の実施の形態および第２の実施の形態の情報処理装置１では、機能モジュール２０（２０−１〜２０−ｎ）が不揮発性メモリ２３を備えていた。
第３の実施の形態では、機能モジュール２０（２０−１〜２０−ｎ）が不揮発性メモリ２３を備えず、機能モジュール２０（２０−１〜２０−ｎ）の外部に不揮発性メモリ６３を備えている。
【００７１】
（情報処理装置１）
図９は、第３の実施の形態が適用される情報処理装置１の全体構成の一例を示した図である。
第３の実施の形態の情報処理装置１では、ＣＰＵ１０、機能モジュール６０−１〜６０−ｎ、メインメモリ３０、不揮発性メモリ６３および初期化信号送信ユニット５０を備えている。不揮発性メモリ６３は、バス４０にデータが送受信可能なように接続されている。
不揮発性メモリ６３を除いて、他の構成は、第１の実施の形態の情報処理装置１と同様であるので、説明を省略する。
【００７２】
図１０は、機能モジュール６０−１〜６０−ｎの構成の一例を示した図である。
機能モジュール６０−１〜６０−ｎは、図２に示した第１の実施の形態の機能モジュール２０から不揮発性メモリ２３を除いた構成である。そして、実行部２１および初期化部２２がバス４０にデータなどを入出力可能に接続されている。
他の構成は、第１の実施の形態における機能モジュール２０と同様であるので、詳細な説明を省略する。
なお、機能モジュール６０−１〜６０−ｎをそれぞれ区別しないときは、機能モジュール６０と表記する。
【００７３】
次に、図９および図１０を参照して、機能モジュール６０の動作を説明する。
第３の実施の形態の機能モジュール６０は、第１の実施の形態で説明した図３のフローチャートのステップ１０３の初期化部２２による実行部２１の初期化の手順が異なる。
第１の実施の形態で説明した機能モジュール２０では、初期化部２２は機能モジュール２０の不揮発性メモリ２３から実行部２１の初期化に用いるデータを読み出して、実行部２１を初期化していた。
これに対して、第３の実施の形態における機能モジュール６０−１〜６０−ｎでは、バス４０に接続された不揮発性メモリ６３から、機能モジュール６０−１〜６０−ｎのそれぞれの実行部２１を初期化するデータを、バス４０を介して読み出す。このため、機能モジュール６０−１〜６０−ｎの初期化部２２は、バス４０に接続されている。
なお、不揮発性メモリ６３は、機能モジュール６０−１〜６０−ｎのそれぞれに対応するデータを異なるアドレスの領域に保持し、アドレスによってデータを選択するようになっている。
【００７４】
上記した事項を除くと、第３の実施の形態における情報処理装置１は、第２の実施の形態で説明したのと同様であるので、説明を省略する。
【００７５】
なお、図９では、情報処理装置１はｎ個の機能モジュール６０−１〜６０−ｎを備えるとしたが、第１の実施の形態の情報処理装置１と同様に１個の機能モジュール６０を備えてもよい。
そして、すべての機能モジュール６０−１〜６０−ｎの実行部２１を初期化するデータを不揮発性メモリ６３に保持するとしたが、一部の機能モジュール６０であってもよい。また、機能モジュール６０を複数の組に分け、それぞれの組に対応した複数の不揮発性メモリ６３を備えてもよい。
そして、不揮発性メモリ２３を備えた機能モジュール２０（図２参照）と不揮発性メモリ２３を備えない機能モジュール６０とを混在させてもよい。
【００７６】
さらに、図９のメインメモリ３０に破線で示すように、メインメモリ３０が不揮発性メインメモリ３１と揮発性メインメモリ３２とで構成され、不揮発性メインメモリ３１のすべてまたは一部を、機能モジュール６０−１〜６０−ｎの実行部２１を初期化するデータを保持する不揮発性メモリ６３としてもよい。
【００７７】
ここで、不揮発性メインメモリ３１がオペレーションシステム（ＯＳ）、プログラム、テキスト、定数、変数などを保持し、揮発性メインメモリ３２が作業領域（ワークエリア）として一時的に使用するデータなどを保持すると、情報処理装置１をオフにしたのち再びオンになったとき、ＯＳ、プログラムなどを再度ロードする必要がない。よって、情報処理装置１は、短い時間で動作状態になる。
なお、ＯＳを必要としない場合もある。
【００７８】
また、メインメモリ３０が不揮発性メインメモリ３１で構成され、揮発性メインメモリ３２を備えないとしてもよい。
なお、不揮発性メインメモリ３１は、前述した高速な読み書きができ、書き換え回数の制限が小さい不揮発性記憶素子（ＭＲＡＭ、ＦｅＲＡＭ、ＰＲＡＭ、ＲｅＲＡＭ等）で構成されているのが好ましい。
また、第３の実施の形態における情報処理装置１を制御部として、第２の実施の形態で説明した画像形成装置に用いてもよい。
【００７９】
第３の実施の形態の情報処理装置１では機能モジュール６０−１〜６０−ｎに不揮発性メモリ２３を含まないことにより、機能モジュール６０−１〜６０−ｎが製造しやすい。
【００８０】
［第４の実施の形態］
第１の実施の形態、第２の実施の形態、第３の実施の形態における情報処理装置１（図１、図５、図９）では、機能モジュール２０（または６０）のビジー信号（／ＢＵＳＹ）が、ＣＰＵ１０の初期化信号受信端子１１（／ＲＳＴ）に送信されていた。このため、図４、図６のタイミングチャートに示したように、すべての機能モジュール２０の実行部２１の設定が完了したのちに、ＣＰＵ１０が動作状態になる。
ここで、ＣＰＵ１０も初期化が必要な場合には、機能モジュール２０の実行部２１の初期化が完了してから、ＣＰＵ１０の初期化を行うことになる。すなわち、機能モジュール２０の実行部２１の初期化とＣＰＵ１０の初期化とがシーケンシャルで（順に）行われることになる。
これに対して、第４の実施の形態の情報処理装置１では、ＣＰＵ１０の初期化と機能モジュール２０の実行部２１の初期化とを並行して行う。
【００８１】
（情報処理装置１）
図１１は、第４の実施の形態が適用される情報処理装置１の全体構成の一例を示した図である。
情報処理装置１は、ＣＰＵ１０、機能モジュール２０、メインメモリ３０、バス４０、初期化信号送信ユニット５０を備えている。
ＣＰＵ１０は、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）を受信する初期化信号受信端子１１（／ＲＳＴ）と、ビジー信号を送信するビジー信号送信端子１２（／ＢＵＳＹ）とを備えている。
【００８２】
そして、初期化信号送信ユニット５０の初期化信号送信端子５１（／ＲＳＴ）が、初期化信号線４１を介して、ＣＰＵ１０の初期化信号受信端子１１（／ＲＳＴ）と、機能モジュール２０の初期化信号受信端子２６（／ＲＳＴ）とに並列に接続されている。
さらに、ＣＰＵ１０のビジー信号送信端子１２（／ＢＵＳＹ）と、機能モジュール２０のビジー信号送信端子２７（／ＢＵＳＹ）とが、許可信号線の一例としてのビジー信号線４２に接続されている。そして、ビジー信号線４２は、電流制限抵抗Ｒを介して電源電位Ｖｄｄに接続されている。
【００８３】
図１２は、第４の実施の形態におけるＣＰＵ１０の構成を示した図である。
ＣＰＵ１０は、命令処理部や読み出し／書き込み実行部や算術演算部などからなり、命令を実行する命令実行手段の一例としての命令実行部１３、命令実行部１３を初期状態に設定する他の初期化手段の一例としての初期化部１４、命令実行部１３を初期状態に設定するためのデータを保持する不揮発性メモリ１５を備えている。さらに、ＣＰＵ１０は、オープンドレインバッファ１６とインバータ１７とを備えている。
【００８４】
命令実行部１３、初期化部１４は、シーケンサ、カウンタ、レジスタなどを含む論理回路から構成されている。命令実行部１３は、初期化信号受信端子１３１（／ＲＳＴ）およびイネーブル信号受信端子１３２（／ＥＮ）を備えている。初期化部１４は、初期化信号受信端子１４１（／ＲＳＴ）およびビジー信号送信端子１４２（／ＢＵＳＹ）を備えている。
不揮発性メモリ１５、オープンドレインバッファ１６、インバータ１７は、図２の不揮発性メモリ２３、オープンドレインバッファ２４、インバータ２５と同様であるので説明を省略する。
【００８５】
ＣＰＵ１０における接続関係を説明する。
ＣＰＵ１０の命令実行部１３と初期化部１４とは、データ、アドレス、命令などを双方向に転送可能に接続されている。同様に、初期化部１４と不揮発性メモリ１５とは、データ、アドレス、命令などを双方向に転送可能に接続されている。
【００８６】
そして、ＣＰＵ１０の初期化信号受信端子１１（／ＲＳＴ）は、命令実行部１３の初期化信号受信端子１３１（／ＲＳＴ）と初期化部１４の初期化信号受信端子１４１（／ＲＳＴ）とに並列に接続されている。つまり、初期化信号送信ユニット５０から送信された初期化信号５１（／ＲＳＴ）は、命令実行部１３と初期化部１４に並列に送信される。
一方、初期化部１４のビジー信号送信端子１４２（／ＢＵＳＹ）は、オープンドレインバッファ１６を介して、ＣＰＵ１０のビジー信号送信端子１２（／ＢＵＳＹ）に接続されている。
また、オープンドレインバッファ１６の出力端子は、インバータ１７を介して命令実行部１３に設けられたイネーブル信号受信端子１３２（／ＥＮ）に接続されている。つまり、初期化部１４から発信されたビジー信号１４２（／ＢＵＳＹ）がアサート（「Ｌ」）のときは、オープンドレインバッファ１６の出力端子が「Ｌ」であって、ＣＰＵ１０のビジー信号１２（／ＢＵＳＹ）がアサート（「Ｌ」）になる。また、ビジー信号１４２（／ＢＵＳＹ）がネゲート（「Ｈ」）のときは、オープンドレインバッファ１６の出力端子は「Ｈｉ−Ｚ」であって、ＣＰＵ１０のビジー信号１２（／ＢＵＳＹ）は「Ｈｉ−Ｚ」になる。
なお、ＣＰＵ１０では、命令実行部１３がバス４０と接続されている。
【００８７】
以上説明したように、第４の実施の形態におけるＣＰＵ１０の構成は、図２で説明した機能モジュール２０と同様であって、機能モジュール２０の実行部２１を命令実行部１３に、初期化部２２を初期化部１４に、不揮発性メモリ２３を不揮発性メモリ１５に、オープンドレインバッファ２４をオープンドレインバッファ１６に、インバータ２５をインバータ１７に置き換えたものである。他の符号についても同様である。よって、初期化信号送信ユニット５０から送信される初期化信号５１（／ＲＳＴ）がアサートになってからのＣＰＵ１０の初期化は、図３に示した機能モジュール２０の初期化と同様である。よって、詳細な説明を省略する。
一方、機能モジュール２０は、第１の実施の形態において図２で示した構成と同様である。
【００８８】
次に、第４の実施の形態における情報処理装置１の動作を説明する。
図１３は第４の実施の形態における情報処理装置１の動作を説明するタイミングチャートである。ここでは、第１の実施の形態の図４と同様に、時刻ｔ１において初期化信号送信ユニット５０が送信する初期化信号５１（／ＲＳＴ）がアサートになる場合について説明する。
図１３では、初期化信号５１（／ＲＳＴ）、ビジー信号線４２（図１３の説明では／ＢＵＳＹを付記する。）の出力レベル、機能モジュール２０の実行部２１の状態およびビジー信号２７（／ＢＵＳＹ）の出力レベル、ＣＰＵ１０の命令実行部１３の状態およびビジー信号１２（／ＢＵＳＹ）の出力レベルを示している。
なお、時刻ｔ１から時刻ｔ４へと時間が経過するとする。この時刻ｔ１〜時刻ｔ４は図４と同じである。
【００８９】
時刻ｔ１の直前の状態は、ＣＰＵ１０の命令実行部１３および機能モジュール２０の実行部２１は動作状態にある。すなわち、初期化信号送信ユニット５０からＣＰＵ１０の初期化信号受信端子１１ならびに機能モジュール２０の初期化信号受信端子２６（／ＲＳＴ）に送信される初期化信号５１（／ＲＳＴ）、ＣＰＵ１０の送信するビジー信号１２（／ＢＵＳＹ）ならびに機能モジュール２０の送信するビジー信号２７（／ＢＵＳＹ）はともに「Ｈｉ−Ｚ」である。しかし、ビジー信号線４２（／ＢＵＳＹ）は、電流制限抵抗Ｒを介して電源電位Ｖｄｄに接続されているので、「Ｈ」である。これにより、ＣＰＵ１０におけるイネーブル信号１３２（／ＥＮ）ならびに機能モジュール２０におけるイネーブル信号２１２（／ＥＮ）はアサートである。
すなわち、時刻ｔ１の直前においては、ＣＰＵ１０の命令実行部１３および機能モジュール２０の実行部２１は動作状態にあって、機能モジュール２０の初期化部２２は停止状態にある。
【００９０】
さて、時刻ｔ１で、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）がネゲートからアサート（「Ｈ」から「Ｌ」）になると、ＣＰＵ１０の命令実行部１３および機能モジュール２０の実行部２１が動作状態から停止状態に移行する。
そして、ＣＰＵ１０のビジー信号１２（／ＢＵＳＹ）および機能モジュール２０のビジー信号２７（／ＢＵＳＹ）がネゲートからアサート（「Ｈｉ−Ｚ」から「Ｌ」）になる。さらに、ビジー信号線４２が「Ｈ」から「Ｌ」になる。
【００９１】
次に、時刻ｔ２において初期化信号５１（／ＲＳＴ）がアサートからネゲート（「Ｌ」から「Ｈ」）になると、ＣＰＵ１０における初期化部１４による命令実行部１３の初期化と機能モジュール２０における初期化部２２による実行部２１の初期化とが並行して開始される。
そして、時刻ｔ３で、機能モジュール２０の初期化が完了すると、図２において説明したように、機能モジュール２０の初期化部２２のビジー信号送信端子２２２（／ＢＵＳＹ）がネゲート（「Ｈ」）になる。これにより、機能モジュール２０のビジー信号２７（／ＢＵＳＹ）が「Ｈｉ−Ｚ」になる。しかし、ＣＰＵ１０の命令実行部１３は初期化が完了していないため、ビジー信号１２（／ＢＵＳＹ）は「Ｌ」に維持される。このため、ビジー信号線４２が「Ｌ」に維持されたままとなる。すると、機能モジュール２０のイネーブル信号２１２（／ＥＮ）も「Ｈ」でネゲートを維持する。
つまり、機能モジュール２０の実行部２１は、時刻ｔ３で初期化が完了するが、イネーブル信号２１２（／ＥＮ）がネゲートであるので、時刻ｔ３から後述する時刻ｔ４までの間は停止状態にある。
【００９２】
そして、時刻ｔ４において、ＣＰＵ１０の命令実行部１３の初期化が完了すると、ＣＰＵ１０の初期化部１４のビジー信号１４２（／ＢＵＳＹ）が「Ｌ」から「Ｈ」になる。そして、ＣＰＵ１０のビジー信号１２（／ＢＵＳＹ）が「Ｌ」から「Ｈｉ−Ｚ」になる。すると、ＣＰＵ１０のビジー信号１２（／ＢＵＳＹ）および機能モジュール２０のビジー信号２７（／ＢＵＳＹ）がともに「Ｈｉ−Ｚ」になって、ビジー信号線４２（／ＢＵＳＹ）が「Ｈ」になる。
これにより、ＣＰＵ１０の命令実行部１３のイネーブル信号１３２（／ＥＮ）および機能モジュール２０の実行部２１のイネーブル信号２１２（／ＥＮ）がネゲートからアサート（「Ｈ」から「Ｌ」）になる。そして、ＣＰＵ１０の命令実行部１３および機能モジュール２０の実行部２１が停止状態から動作状態に移行する。すなわち、情報処理装置１が動作可能な状態になる。
【００９３】
ここでは、機能モジュール２０の実行部２１の初期化の所要時間が、ＣＰＵ１０の命令実行部１３の初期化の所要時間より短いとしたが、逆の場合であっても同様である。
すなわち、ＣＰＵ１０または機能モジュール２０の一方が初期化中であると、ビジー信号線４２は、「Ｌ」に引き込まれた状態となって、初期化が終わっていても他方は停止状態となる。そして、ＣＰＵ１０および機能モジュール２０の両方の初期化が完了したタイミングで、ＣＰＵ１０および機能モジュール２０の両方が並行して停止状態から動作状態に移行する。
【００９４】
第４の実施の形態の情報処理装置１では、ＣＰＵ１０の命令実行部１３の初期化と機能モジュール２０の実行部２１の初期化とが並行して実施されるので、機能モジュール２０の実行部２１の初期化の完了後にＣＰＵ１０の初期化が行われる場合に比べ、情報処理装置１の初期化信号５１（／ＲＳＴ）がネゲートになってから動作可能になるまでの所要時間が短くなる。
また、ＣＰＵ１０の初期化と機能モジュール２０の実行部２１の初期化とのうち、所要時間が長い方の初期化が完了すると、ビジー信号線４２（／ＢＵＳＹ）が「Ｌ」から「Ｈ」になって、ＣＰＵ１０および機能モジュール２０の動作が開始する。よって、ＣＰＵ１０の初期化と機能モジュール２０の実行部２１の初期化の完了と、ＣＰＵ１０および機能モジュール２０の動作の開始との間に、不要な待ち時間（オーバヘッド）が発生するのが抑制される。
【００９５】
なお、第３の実施の形態と同様に、機能モジュール２０が不揮発性メモリ２３を備えない機能モジュール６０であって、バス４０にデータなどが入出力可能に接続された不揮発性メモリ６３を備えていてもよい。また、メインメモリ３０に不揮発性メインメモリ３１を備えて、不揮発性メモリ６３と兼ねていてもよい。
【００９６】
［第５の実施の形態］
第４の実施の形態の情報処理装置１は、機能モジュール２０を１つ備えていた。
第５の実施の形態の情報処理装置１では、第２の実施の形態と同様に、複数の機能モジュール２０−１〜２０−ｎを備えている。
【００９７】
（情報処理装置１）
図１４は、第５の実施の形態が適用される情報処理装置１の全体構成の一例を示した図である。
情報処理装置１は、ＣＰＵ１０、機能モジュール２０−１〜２０−ｎ、メインメモリ３０、バス４０、初期化信号送信ユニット５０を備えている。
ＣＰＵ１０は、第４の実施の形態において図１２に示した構成と同様である。
機能モジュール２０は、第１の実施の形態において図２に示した構成と同様である。
【００９８】
そして、初期化信号送信ユニット５０の初期化信号送信端子５１（／ＲＳＴ）が、初期化信号線４１に接続されている。そして、ＣＰＵ１０の初期化信号受信端子１１（／ＲＳＴ）と、機能モジュール２０−１〜２０−ｎの初期化信号受信端子２６（／ＲＳＴ）とが並列に初期化信号線４１に接続されている。
さらに、ＣＰＵ１０のビジー信号送信端子１２（／ＢＵＳＹ）と、機能モジュール２０−１〜２０−ｎのビジー信号送信端子２７（／ＢＵＳＹ）とが、ビジー信号線４２に接続されている。そして、ビジー信号線４２は、電流制限抵抗Ｒを介して、電源電位Ｖｄｄに接続されている。
【００９９】
次に、第５の実施の形態における情報処理装置１の動作を説明する。
図１５は第５の実施の形態における情報処理装置１の動作を説明するタイミングチャートである。ここでは、第２の実施の形態の図６と同様に、時刻ｔ１において初期化信号送信ユニット５０が初期化信号５１（／ＲＳＴ）をネゲートからアサートにする場合について説明する。
図１５では、初期化信号５１（／ＲＳＴ）、ビジー信号線４２（図１５の説明では／ＢＵＳＹを付記する。）、機能モジュール２０−１〜２０−ｎの実行部２１の状態およびビジー信号２７（／ＢＵＳＹ）の出力レベル、ＣＰＵ１０の命令実行部１３の状態およびビジー信号１２（／ＢＵＳＹ）の出力レベルを示している。
なお、時刻ｔ１から時刻ｔ４へと時間が経過するとする。この時刻ｔ１〜時刻ｔ４は図６と同じである。
【０１００】
時刻ｔ１の直前の状態は、第１の実施の形態と同様に、ＣＰＵ１０の命令実行部１３および機能モジュール２０−１〜２０−ｎのそれぞれの実行部２１は動作状態にある。
すなわち、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）はネゲート（「Ｈ」）であるので、ＣＰＵ１０の初期化信号１１（／ＲＳＴ）ならびに機能モジュール２０−１〜２０−ｎの初期化信号２６（／ＲＳＴ）は「Ｈ」である。すると、ＣＰＵ１０の初期化部１４のビジー信号１２（／ＢＵＳＹ）および機能モジュール２０−１〜２０−ｎのそれぞれの初期化部２２のビジー信号２７（／ＢＵＳＹ）は、「Ｈｉ−Ｚ」になっている。
ビジー信号線４２（／ＢＵＳＹ）は、電流制限抵抗Ｒを介して電源電位Ｖｄｄに接続されているので、ＣＰＵ１０におけるイネーブル信号１３２（／ＥＮ）（図１２参照）および機能モジュール２０−１〜２０−ｎにおけるイネーブル信号２１２（／ＥＮ）（図２参照）は「Ｌ」（アサート）になっている。
すなわち、時刻ｔ１の直前においては、ＣＰＵ１０の命令実行部１３および機能モジュール２０−１〜２０−ｎのそれぞれの実行部２１は動作状態にあって、ＣＰＵ１０の初期化部１４および機能モジュール２０−１〜２０−ｎの初期化部２２は停止状態にある。
【０１０１】
さて、時刻ｔ１で、初期化信号送信ユニット５０からの初期化信号５１（／ＲＳＴ）がネゲートからアサート（「Ｈ」から「Ｌ」）になる）と、ＣＰＵ１０の命令実行部１３および機能モジュール２０−１〜２０−ｎの実行部２１が動作状態から停止状態に移行する。
そして、ＣＰＵ１０のビジー信号１２（／ＢＵＳＹ）および機能モジュール２０−１〜２０−ｎのそれぞれのビジー信号２７（／ＢＵＳＹ）が「Ｈｉ−Ｚ」から「Ｌ」になる。そして、ビジー信号線４２が「Ｈ」から「Ｌ」になる。すると、ＣＰＵ１０におけるイネーブル信号１３２（／ＥＮ）および機能モジュール２０−１〜２０−ｎにおけるイネーブル信号２１２（／ＥＮ）はアサートからネゲート（「Ｌ」から「Ｈ」）に移行する。これにより、ＣＰＵ１０の命令実行部１３および機能モジュール２０−１〜２０−ｎのそれぞれの実行部２１は動作状態から停止状態になる。
【０１０２】
次に、時刻ｔ２において初期化信号（／ＲＳＴ）が解除される（ネゲート（「Ｌ」から「Ｈ」）になる）と、ＣＰＵ１０の命令実行部１３の初期化と機能モジュール２０−１〜２０−ｎにおける初期化部２２による実行部２１の初期化とが並行して開始される。
そして、時刻ｔ３で、初期化の所要時間が最も短い機能モジュール２０−１の初期化が完了すると、図２において説明したように、機能モジュール２０−１の初期化部２２のビジー信号２２２（／ＢＵＳＹ）がネゲートになる。これにより、機能モジュール２０−１のビジー信号２７（／ＢＵＳＹ）が「Ｌ」から「Ｈｉ−Ｚ」になる。しかし、ＣＰＵ１０および他の機能モジュール２０−２〜２０−ｎは初期化が完了していないため、ＣＰＵ１０のビジー信号１２（／ＢＵＳＹ）および機能モジュール２０−２〜２０−ｎのビジー信号２７（／ＢＵＳＹ）は「Ｌ」に維持される。このため、ビジー信号線４２（／ＢＵＳＹ）は「Ｌ」に維持されたままとなる。すると、機能モジュール２０−１のイネーブル信号２１２（／ＥＮ）も「Ｈ」でネゲートを維持する。
つまり、機能モジュール２０−１の実行部２１は、時刻ｔ３で初期化が完了するが、イネーブル信号２２２（／ＥＮ）がネゲートであるので、時刻ｔ３から後述する時刻ｔ４までの間は停止状態にある。
【０１０３】
そして、時刻ｔ４において、設定時間の最も長い機能モジュール２０−２の初期化が完了する。
なお、ＣＰＵ１０の命令実行部１３は、時刻ｔ３と時刻ｔ４との間の時刻において、初期化が完了し、機能モジュール２０−１と同様に停止状態になっている。他の機能モジュール２０−３〜２０−ｎも同様である。
【０１０４】
さて、設定時間の最も長い機能モジュール２０−２の初期化が完了すると、ＣＰＵ１０のビジー信号１２（／ＢＵＳＹ）および機能モジュール２０−１〜２０−ｎのいずれのビジー信号２７（／ＢＵＳＹ）も「Ｈｉ−Ｚ」となる。これにより、ビジー信号線４２（／ＢＵＳＹ）が「Ｌ」から「Ｈ」になる。そして、ＣＰＵ１０のイネーブル信号１３２（／ＥＮ）および機能モジュール２０−１〜２０−ｎのそれぞれのイネーブル信号２１２（／ＥＮ）がアサートになる。これにより、ＣＰＵ１０および機能モジュール２０−１〜２０−ｎが停止状態から動作状態に移行する。すなわち、情報処理装置１が動作可能な状態になる。
【０１０５】
ここでは、機能モジュール２０−１の実行部２１の初期化の所要時間が最も短く、機能モジュール２０−２の実行部２１の初期化の所要時間が最も長いとした。ＣＰＵ１０の命令実行部１３の初期化の所要時間が最も短くてもよく、最も長くてもよい。
すなわち、ＣＰＵ１０の命令実行部１３または機能モジュール２０−１〜２０−ｎの実行部２１いずれかが初期化中であると、ビジー信号線４２（／ＢＵＳＹ）は、「Ｌ」に引き込まれた状態となっている。このため、ＣＰＵ１０または機能モジュール２０−１〜２０−ｎのいずれかの初期化が終わっていても停止状態となっている。そして、ＣＰＵ１０および機能モジュール２０−１〜２０−ｎのすべての初期化が完了した時点で、ＣＰＵ１０および機能モジュール２０−１〜２０−ｎのすべてが並行して動作状態に移行する。
【０１０６】
第５の実施の形態の情報処理装置１では、ＣＰＵ１０の命令実行部１３の初期化と機能モジュール２０−１〜２０−ｎのそれぞれの実行部２１の初期化とが並行して実施されるので、機能モジュール２０−１〜２０−ｎの実行部２１のすべての初期化の完了後にＣＰＵ１０の初期化が行われる場合に比べ、情報処理装置１が動作可能になるまでの所要時間（立ち上がり時間）が短くなる。
また、ＣＰＵ１０の命令実行部１３の初期化と機能モジュール２０−１〜２０−ｎのそれぞれの実行部２１の初期化とのうち、最も所要時間が長い初期化が完了すると、ビジー信号線４２が「Ｌ」から「Ｈ」になる。これにより、ＣＰＵ１０および機能モジュール２０−１〜２０−ｎの動作が開始するので、不要な待ち時間（オーバヘッド）の発生が抑制されている。
【０１０７】
なお、第３の実施の形態と同様に、機能モジュール２０−１〜２０−ｎが不揮発性メモリ２３を備えない機能モジュール６０−１〜６０−ｎであって、バス４０にデータなどが入出力可能に接続された不揮発性メモリ６３を備えていてもよい。また、メインメモリ３０に不揮発性メインメモリ３１を備えて、不揮発性メモリ６３と兼ねていてもよい。
【０１０８】
さらに、第５の実施の形態の情報処理装置１を第２の実施の形態で示した画像形成装置１００の制御部として用いてもよい。
【０１０９】
なお、第５の実施の形態の情報処理装置１において、ＣＰＵ１０のビジー信号送信端子１２（／ＢＵＳＹ）をＩＯポート（不図示）に接続した構成としてもよい。ＣＰＵ１０のＩＯポートは、機能モジュール２０−１〜２０−ｎのＩＯポート（不図示）と接続されている。
初期化信号５１（／ＲＳＴ）が解除された（アサートからネゲートになった）とき、ＣＰＵ１０がソフトウエアを起動する。そして、ソフトウエアの起動が完了すると、ＩＯポートへのビジー信号（／ＢＵＳＹ）を解除（ネゲート）し、機能モジュール２０−１〜２０−ｎへのアクセスを許可すると同時に、ソフトウエアがＩＯポートのビジー信号（／ＢＵＳＹ）の状態を監視し、ビジー信号（／ＢＵＳＹ）が解除（ネゲート）されるのを確認してから機能モジュール２０−１〜２０−ｎを使用するソフトウエアを起動するように構成する。このようにすることで、ソフトウエアを起動する時間が短縮される。
【符号の説明】
【０１１０】
１…情報処理装置、１０…ＣＰＵ、１３…命令実行部、１４、２２…初期化部、１５、２３、６３…不揮発性メモリ、２０、２０−１〜２０−ｎ、６０、６０−１〜６０−ｎ…機能モジュール、２１…実行部、１６、２４…オープンドレインバッファ、１７、２５…インバータ、３０…メインメモリ、３１…不揮発性メインメモリ、３２…揮発性メインメモリ、４０…バス、４１…初期化信号線、４２…ビジー信号線、５０…初期化信号送信ユニット、１００…画像形成装置、１２０…ＵＩ部、１３０…画像形成部、１４０…画像読取部、１５０…送受信部、２００…通信回線、３００…コンピュータ、４００…ファクシミリ装置、５００…サーバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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