(57)【特許請求の範囲】
【請求項１】
単相ブラシレスモータを駆動するモータ駆動回路であって、
前記モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、
前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプと、
前記ゼロクロス検出信号を受け、（１）ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、（２）各ゼロクロスタイミングより第１時間幅前の第１時刻から、各ゼロクロスタイミングより前記第１時間幅よりも短い第２時間幅後の第２時刻までの間、前記モータを回生制御する制御回路と、
を備え、
前記制御回路は、前記差分信号を所定の第１しきい値電圧と比較し、比較結果を示す第１タイミング信号を生成する第１タイミングコンパレータを含み、前記第１タイミング信号に応じて、前記第１時刻を設定し、
前記制御回路は、前記ゼロクロス検出信号を、前記第２時間幅に応じた周期を有するクロック信号によりラッチし、ラッチされた前記ゼロクロス検出信号にもとづき、前記第２時刻を設定することを特徴とするモータ駆動回路。
【請求項２】
前記第１しきい値電圧が本モータ駆動回路の外部から設定可能に構成されることを特徴とする請求項１に記載のモータ駆動回路。
【請求項３】
単相ブラシレスモータを駆動するモータ駆動回路であって、
前記モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、
前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプと、
前記ゼロクロス検出信号を受け、（１）ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、（２）各ゼロクロスタイミングより第１時間幅前の第１時刻から、各ゼロクロスタイミングより前記第１時間幅よりも短い第２時間幅後の第２時刻までの間、前記モータを回生制御する制御回路と、
を備え、
前記制御回路は、
前記差分信号を所定の第１しきい値電圧と比較し、比較結果を示す第１タイミング信号を生成する第１タイミングコンパレータと、
前記差分信号を所定の第２しきい値電圧と比較し、比較結果を示す第２タイミング信号を生成する第２タイミングコンパレータと、
を含み、前記第１タイミング信号に応じて前記第１時刻を、前記第２タイミング信号に応じて前記第２時刻を設定することを特徴とするモータ駆動回路。
【請求項４】
前記第１しきい値電圧および前記第２しきい値電圧の少なくとも一方が、本モータ駆動回路の外部から設定可能に構成されることを特徴とする請求項３に記載のモータ駆動回路。
【請求項５】
単相ブラシレスモータを駆動するモータ駆動回路であって、
前記モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、
前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプと、
前記差分信号を所定の第１しきい値電圧と比較し、比較結果を示す第１タイミング信号を生成する第１タイミングコンパレータと、
ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、前記第１タイミング信号に応じた第１時刻から、前記ゼロクロス検出信号に応じた第２時刻までの間、前記モータを回生制御する制御回路と、
を備え、
前記制御回路は、前記ゼロクロス検出信号を、所定の周期を有するクロック信号によりラッチし、ラッチされた前記ゼロクロス検出信号にもとづき、前記第２時刻を設定することを特徴とするモータ駆動回路。
【請求項６】
単相ブラシレスモータを駆動するモータ駆動回路であって、
前記モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、
前記ホール信号のペアの差分を増幅し、前記差分に応じた差分信号を生成する差動アンプと、
前記差分信号を所定の第１しきい値電圧と比較し、比較結果を示す第１タイミング信号を生成する第１タイミングコンパレータと、
前記差分信号を所定の第２しきい値電圧と比較し、比較結果を示す第２タイミング信号を生成する第２タイミングコンパレータと、
ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、前記第１タイミング信号に応じた第１時刻から、前記第２タイミング信号に応じた第２時刻までの間、前記モータを回生制御する制御回路と、
を備えることを特徴とするモータ駆動回路。
【請求項７】
前記第１しきい値電圧および前記第２しきい値電圧の少なくとも一方が、本モータ駆動回路の外部から設定可能に構成されることを特徴とする請求項６に記載のモータ駆動回路。
【請求項８】
ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から７のいずれかに記載のモータ駆動回路。
【請求項９】
単相ブラシレスのファンモータと、
前記ファンモータのロータの位置を示す互いに逆相のホール信号のペアを生成するホール素子と、
前記ホール信号のペアにもとづき前記ファンモータを駆動する請求項１から８のいずれかに記載のモータ駆動回路と、
を備えることを特徴とする冷却装置。
【請求項１０】
プロセッサと、
前記プロセッサを冷却する請求項９に記載の冷却装置と、
を備えることを特徴とする電子機器。
【請求項１１】
単相ブラシレスモータを駆動する方法であって、
ホール素子により、前記モータのロータの位置を示す互いに逆相のホール信号のペア生成するステップと、
前記ホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するステップと、
前記ゼロクロス検出信号を、所定の周期を有するクロック信号によりラッチし、ラッチされた前記ゼロクロス検出信号にもとづき、第２時刻を設定するステップと、
前記ゼロクロスタイミングごとに駆動相を切りかえ、前記モータを回転駆動するとともに、各ゼロクロスタイミングより第１時間幅前の第１時刻から、各ゼロクロスタイミングより前記第１時間幅よりも短い第２時間幅後の前記第２時刻までの間、前記モータを回生制御するステップと、
を備えることを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータの回転を制御するモータ駆動回路に関する。
【背景技術】
【０００２】
冷却用のファンやディスク型メディアを回転させるためにブラシレス直流モータが用いられる。ブラシレス直流（ＤＣ）モータは、一般に、永久磁石を備えたロータと、コイルを備えたステータとを備えており、コイルに供給する電流を制御してコイルを励磁することにより、ロータをステータに対して相対回転させる。ブラシレスＤＣモータは、ロータの回転位置を検出するために、一般に、ホール素子や光学エンコーダなどのセンサを備えており、センサにより検出された位置に応じて、各相のコイルに供給する電流を切りかえて、ロータに適切なトルクを与える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２２４１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
モータには、相遷移が発生するゼロクロスタイミングにおいて、コイルに発生する逆起電力にともなう電流が流れ、この電流によって、振動やノイズが発生したり、効率が悪化したりする。特許文献１に記載のモータ駆動回路は、ホール信号のペアを比較することにより、ゼロクロスのタイミングを検出し、ゼロクロスのタイミングの前後の区間、モータに対する駆動信号に変化を与えることで、振動やノイズ、消費電力の低減を図っている。
【０００５】
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、より効率的にモータを駆動可能な駆動装置の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、単相ブラシレスモータを駆動するモータ駆動回路に関する。このモータ駆動回路は、モータのロータの位置を示す互いに逆相のホール信号のペアを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号を生成するゼロクロス検出コンパレータと、ゼロクロス検出信号を受け、（１）ゼロクロスタイミングごとに駆動相を切りかえ、モータを回転駆動するとともに、（２）各ゼロクロスタイミングより第１時間幅前の第１時刻から、各ゼロクロスタイミングより第１時間幅よりも短い第２時間幅後の第２時刻までの間、モータを回生制御する制御回路と、を備える。
【０００７】
この態様によると、第２時間幅を、第１時間幅より短くすることにより、回転駆動から回生制御へと遷移する際の、モータのコイルに流れる電流の上昇を抑制するとともに、回生制御から回転駆動へと遷移する際に、速やかにモータのコイルに電流を流すことができ、駆動効率を高めることができる。
【０００８】
ある態様の駆動回路は、ホール信号のペアの差分を増幅し、差分に応じた差分信号を生成する差動アンプをさらに備えてもよい。制御回路は、差分信号を所定の第１しきい値電圧と比較し、比較結果を示す第１タイミング信号を生成する第１タイミングコンパレータを含み、第１タイミング信号に応じて、第１時刻を設定してもよい。
この場合、第１しきい値電圧に応じて、第１時間幅の長さを調節することができる。
【０００９】
制御回路は、ゼロクロス検出信号に応じて、第２時刻を設定してもよい。
【００１０】
制御回路は、ゼロクロス検出信号を、第２時間幅に応じた周期を有するクロック信号によりラッチし、ラッチされたゼロクロス検出信号にもとづき、第２時刻を設定してもよい。
この場合、クロック信号の周期に応じて定まる期間を、第２時間幅に設定することができる。
【００１１】
第１しきい値電圧が本モータ駆動回路の外部から設定可能に構成されてもよい。この場合、モータの種類やモータの回転数に応じて、第１時間幅の長さを設定できる。
【００１２】
ある態様の駆動回路は、ホール信号のペアの差分を増幅し、差分に応じた差分信号を生成する差動アンプをさらに備えてもよい。制御回路は、差分信号を所定の第２しきい値電圧と比較し、比較結果を示す第２タイミング信号を生成する第２タイミングコンパレータをさらに含み、第２タイミング信号に応じて、第２時刻を設定してもよい。
この場合、第２しきい値電圧に応じて、第２時間幅の長さを調節することができる。
【００１３】
ある態様の駆動回路は、ホール信号のペアの差分を増幅し、差分に応じた差分信号を生成する差動アンプをさらに備えてもよい。制御回路は、差分信号を所定の第１しきい値電圧と比較し、比較結果を示す第１タイミング信号を生成する第１タイミングコンパレータと、差分信号を所定の第２しきい値電圧と比較し、比較結果を示す第２タイミング信号を生成する第２タイミングコンパレータと、を含み、第１タイミング信号に応じて第１時刻を、第２タイミング信号に応じて第２時刻を設定してもよい。
この場合、第１、第２しきい値電圧に応じて、第１、第２時間幅の長さを調節することができる。
【００１４】
ある態様において、第１しきい値電圧および第２しきい値電圧の少なくとも一方が、本モータ駆動回路の外部から設定可能に構成されてもよい。
【００１５】
制御回路は、ゼロクロス検出信号のレベル遷移を契機として時間測定を開始するタイマー回路を含み、タイマー回路の出力に応じて、第１時刻および第２時刻の少なくとも一方を設定してもよい。
【００１６】
モータ駆動回路は、１つの半導体基板上に一体集積化されてもよい。なお、ここでの集積化とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００１７】
本発明の別の態様は、冷却装置である。この冷却装置は、単相ブラシレスのファンモータと、ファンモータのロータの位置を示す互いに逆相のホール信号のペアを生成するホール素子と、ホール信号のペアにもとづきファンモータを駆動する上述のいずれかの態様のモータ駆動回路と、を備える。
【００１８】
本発明のさらに別の態様は、電子機器である。この電子機器は、プロセッサと、プロセッサを冷却する上述の冷却装置と、を備える。
【発明の効果】
【００１９】
本発明によれば、より効率的にモータを駆動できる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態に係る駆動回路を備える電子機器を示す回路図である。
【図２】図１の駆動回路の動作を示すタイムチャートである。
【図３】図３（ａ）は、図１の駆動回路によりファンモータを駆動したときの電流の波形図であり、図３（ｂ）は、比較技術に係る駆動回路によりファンモータを駆動したときの電流の波形図を示す図である。
【図４】第２の実施の形態に係る駆動回路の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２２】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【００２３】
また本明細書において、電圧信号、電流信号、あるいは抵抗に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは抵抗値を表すものとする。
【００２４】
（第１の実施の形態）
図１は、第１の実施の形態に係る駆動回路１００を備える電子機器１を示す回路図である。電子機器１は、ＣＰＵ（Central Processing Unit）２と、冷却装置４を備える。
【００２５】
冷却装置４は、単相ブラシレスの直流（ＤＣ）ファンモータ６と、ホール素子８と、駆動回路１００を備え、モジュール化されている。ファンモータ６は、冷却対称であるＣＰＵ２に対向して配置され、ファンモータ６の回転によって発生する風によって、ＣＰＵ２を冷却する。ホール素子８は、ファンモータ６と近接して設けられ、ファンモータ６のロータの位置を示す互いに逆相のホール信号のペア（単にホール信号ともいう）Ｈ＋、Ｈ−を生成する。駆動回路１００は、ホール信号Ｈ＋、Ｈ−を受け、それらに応じて、ファンモータ６を駆動する。
【００２６】
以下、駆動回路１００の具体的な構成を説明する。
駆動回路１００は、ゼロクロス検出コンパレータ１０、差動アンプ１２、第１コンパレータ１４、第２コンパレータ１６、制御回路２０、を備え、ひとつの半導体基板上に一体集積化されている。
【００２７】
駆動回路１００の第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２はそれぞれ、ファンモータ６の一端（第１端子）Ｐ１および他端（第２端子）Ｐ２と接続される。駆動回路１００のホール入力端子Ｈ１、Ｈ２には、ホール素子８が接続されており、ホール信号のペアＨ＋、Ｈ−が入力される。駆動回路１００は、ホール信号Ｈ＋、Ｈ−が示すロータの位置に応じて、ファンモータ６のコイルに流れる電流の向き（駆動相）を交互に切りかえながら、ファンモータ６を駆動する。
【００２８】
ゼロクロス検出コンパレータ１０は、ホール信号Ｈ＋、Ｈ−の電圧レベルを比較し、それらが交差するゼロクロスタイミングごとにレベルが遷移するゼロクロス検出信号Ｓ１を生成する。
【００２９】
制御回路２０は、ゼロクロス検出信号Ｓ１を受け、ゼロクロスタイミングを検知する。そして制御回路２０は、ゼロクロスタイミングごとに駆動相（φ１、φ２）、すなわち駆動電流の向きを交互に切りかえながら、ファンモータ６を回転駆動する。
【００３０】
制御回路２０は、第１駆動相φ１において、ファンモータ６の第１端子Ｐ１にハイレベル電圧（電源電圧ＶＤＤ）を印加し、第２端子Ｐ２にローレベル電圧（接地電圧ＶＧＮＤ）を印加することにより、第１端子Ｐ１から第２端子Ｐ２の向きに駆動電流を流す。第２駆動相φ２において制御回路２０は、ファンモータ６の第１端子Ｐ１にローレベル電圧ＶＧＮＤを印加し、その第２端子Ｐ２にハイレベル電圧ＶＤＤを印加することにより、第２端子Ｐ２から第１端子Ｐ１の向きに駆動電流を流す。
【００３１】
制御回路２０は、ロジック部２２およびドライバ２４を含む。ドライバ２４は、たとえばトランジスタＭＨ１、ＭＨ２、ＭＬ１、ＭＬ２を含むＨブリッジ回路である。第１駆動相φ１においては、トランジスタＭＨ１がオン、トランジスタＭＬ１がオフすることにより、第１端子Ｐ１にハイレベル電圧ＶＤＤが印加され、トランジスタＭＨ２がオフ、トランジスタＭＬ２がオンすることにより、第２端子Ｐ２にローレベル電圧ＶＧＮＤが印加される。第２駆動相φ２においては、トランジスタＭＨ１がオフ、トランジスタＭＬ１がオンすることにより、第１端子Ｐ１にローレベル電圧ＶＧＮＤが印加され、トランジスタＭＨ２がオン、トランジスタＭＬ２がオフすることにより、第２端子Ｐ２にハイレベル電圧ＶＤＤが印加される。
【００３２】
制御回路２０は、ファンモータ６をＰＷＭ（パルス幅変調）駆動してもよい。
指令値入力端子ＣＮＴには外部からファンモータ６の回転数（トルク）を指示する制御電圧ＶＣＮＴが入力される。パルス信号生成部３０は、制御電圧ＶＣＮＴに応じたデューティ比を有するパルス信号ＳＰＷＭを生成する。
【００３３】
ＰＷＭ駆動にはさまざまな方式がありうる。たとえば上側ＰＷＭ駆動方式では、第１駆動相φ１において、トランジスタＭＨ１がパルス信号ＳＰＷＭに応じてスイッチングされ、第２駆動相φ２において、トランジスタＭＨ２がパルス信号ＳＰＷＭに応じてスイッチングされる。
下側ＰＷＭ駆動方式では、第１駆動相φ１において、トランジスタＭＬ２がパルス信号ＳＰＷＭに応じてスイッチングされ、第２駆動相φ２において、トランジスタＭＬ１がパルス信号ＳＰＷＭに応じてスイッチングされる。
両側ＰＷＭ駆動方式では、第１駆動相φ１において、トランジスタＭＨ１とＭＬ２がパルス信号ＳＰＷＭに応じてスイッチングされ、第２駆動相φ２において、トランジスタＭＨ２とＭＬ１がパルス信号ＳＰＷＭに応じてスイッチングされる。
【００３４】
たとえばパルス信号生成部３０は、オシレータ３２およびコンパレータ３４を含む。オシレータ３２は、所定の周波数の、のこぎり波もしくは三角波の周期電圧ＶＯＳＣを生成する。オシレータ３２は、制御電圧ＶＣＮＴを周期電圧ＶＯＳＣと比較し、パルス信号ＳＰＷＭを生成する。制御端子ＣＮＴに、パルス信号ＳＰＷＭが直接入力されてもよい。
【００３５】
ロジック部２２は、ゼロクロス検出信号Ｓ１およびパルス信号ＳＰＷＭを受け、それらに応じてトランジスタＭＨ１、ＭＨ２、ＭＬ１、ＭＬ２のゲート信号を生成する。ロジック部２２の具体的な構成は特に限定されるものではないことが当業者には理解される。
【００３６】
制御回路２０は、第１駆動相φ１と第２駆動相φ２の間の、ゼロクロスタイミングを含む前後の所定の期間（回生期間φ３という）、ファンモータ６を回生制御する。
【００３７】
たとえば第１駆動相φ１から第２駆動相φ２に遷移する間の回生期間φ３では、ローサイドトランジスタＭＬ２のみがオンする状態、全トランジスタがオフする状態、ローサイドトランジスタＭＬ１のみがオンする状態を順に切りかえる。反対に第２駆動相φ２から第１駆動相φ１に遷移する間の回生期間φ３では、ローサイドトランジスタＭＬ１のみがオンする状態、全トランジスタがオフする状態、ローサイドトランジスタＭＬ２のみがオンする状態を順に切りかえてもよい。この回生制御は、ローサイドトランジスタのボディダイオード（寄生ダイオード）を経由してファンモータ６に電流が流れる。
なお、回生制御の方式は特に限定されるものではないことが当業者には理解される。
【００３８】
本実施の形態において、回生期間φ３の始点は、各ゼロクロスタイミングより第１時間幅τ１前の第１時刻ｔ１であり、回生期間φ３の終点は、各ゼロクロスタイミングより第２時間幅τ２後の第２時刻ｔ２に設定され、第２時間幅τ２は、第１時間幅τ１よりも短く定められている。
【００３９】
このような回生期間φ３を実現するために、本実施の形態に係る駆動回路１００は、差動アンプ１２、第１コンパレータ１４、第２コンパレータ１６を備える。
【００４０】
差動アンプ１２は、ホール信号Ｈ＋、Ｈ−の差分を増幅し、差分に応じた差分信号Ｓ２を生成する。具体的には差動アンプ１２は、ホール信号Ｈ＋、Ｈ−の差分の絶対値に応じた電圧レベルを有する差分信号Ｓ２を生成する。たとえば差動アンプ１２は、ホール信号Ｈ＋、Ｈ−の差を増幅し、増幅された信号を絶対値化し、絶対値化された信号を反転することにより、差分信号Ｓ２を生成する。この差分信号Ｓ２は、ゼロクロスタイミングごとに最大値をとる周期信号となる。
【００４１】
第１コンパレータ１４は、差分信号Ｓ２を所定の第１しきい値電圧ＶＴＨ１と比較し、比較結果を示す第１タイミング信号Ｓｔ１を生成する。第２コンパレータ１６は、差分信号Ｓ２を所定の第２しきい値電圧ＶＴＨ２と比較し、比較結果を示す第２タイミング信号Ｓｔ２を生成する。第２しきい値電圧ＶＴＨ２は、第１しきい値電圧ＶＴＨ１よりも高く設定される。
【００４２】
駆動回路１００は、第１しきい値電圧ＶＴＨ１および第２しきい値電圧ＶＴＨ２を外部から受けるための、第１しきい値電圧設定端子ＴＨ１、第２しきい値電圧設定端子ＴＨ２を備える。つまり第１しきい値電圧ＶＴＨ１、第２しきい値電圧ＶＴＨ２は、外部から設定可能となっている。
【００４３】
制御回路２０は、第１タイミング信号Ｓｔ１に応じて、回生期間φ３の始点である第１時刻ｔ１を設定し、第２タイミング信号Ｓｔ２に応じて回生期間φ３の終点である第２時刻ｔ２を設定する。
【００４４】
以上が駆動回路１００の構成である。続いてその動作を説明する。図２は、図１の駆動回路１００の動作を示すタイムチャートである。
【００４５】
第１タイミング信号Ｓｔ１は、ゼロクロスタイミングより第１時間幅τ１前にハイレベルからローレベルに遷移し、ゼロクロスタイミングより第１時間幅τ１後に、ローレベルからハイレベルに遷移する。この第１時間幅τ１の長さは、差分信号Ｓ２の振幅レベルと、第１しきい値電圧ＶＴＨ１に応じて定まる。
【００４６】
また第２タイミング信号Ｓｔ２は、ゼロクロスタイミングより第２時間幅τ２前にハイレベルからローレベルに遷移し、ゼロクロスタイミングより第２時間幅τ２後に、ローレベルからハイレベルに遷移する。この第２時間幅τ２の長さは、差分信号Ｓ２の振幅レベルと、第２しきい値電圧ＶＴＨ２に応じて定まる。
【００４７】
制御回路２０は、ゼロクロス検出信号Ｓ１がハイレベルの区間において、第２タイミング信号Ｓｔ２のポジティブエッジが発生する時刻ｔ２に、第１駆動相φ１を開始し、その後、第１タイミング信号Ｓｔ１のネガティブエッジが発生する時刻ｔ１に、第１駆動相φ１を終了し、回生期間φ３を開始する。
【００４８】
続いてゼロクロス検出信号Ｓ１がローレベルの区間において、第２タイミング信号Ｓｔ２のポジティブエッジが発生する時刻ｔ２に、回生期間φ３を終了して、第２駆動相φ２を開始する。その後、第１タイミング信号Ｓｔ１のネガティブエッジが発生する時刻ｔ１に、第２駆動相φ２を終了し、回生期間φ３を開始する。
【００４９】
制御回路２０は、以上の動作を繰り返すことにより、ファンモータ６を駆動する。
【００５０】
図３（ａ）は、図１の駆動回路１００によりファンモータ６を駆動したときの電流の波形図であり、図３（ｂ）は、比較技術に係る駆動回路によりファンモータ６を駆動したときの電流の波形図を示す。
【００５１】
はじめに図３（ｂ）を参照する。比較技術に係る駆動回路では、ゼロクロスタイミングの前後、同じ時間幅τ３が、回生期間とされる。回生期間の開始の直前に、ファンモータ６のコイルに流れる電流ＩＣＯＩＬは跳ね上がり、回生期間中にゼロとなり、次の駆動期間が始まると、そこからコイル電流ＩＣＯＩＬが流れ始める。コイルの電流の跳ね上がりは、モータのトルクに寄与せず、抑制されることが望ましい。また、コイル電流ＩＣＯＩＬが流れ始めるタイミングが遅くなると、その分、次の駆動相におけるコイル電流ＩＣＯＩＬが減少することになるため、好ましくない。比較技術では、時間幅τ３を長くすると、ゼロクロスタイミング直前の電流の跳ね上がりを抑制することはできるが、次の駆動相において、コイルに電流を流し始める時間が遅くなるため、駆動効率が悪化する。反対に、時間幅τ３を短くすると、コイルに電流を流し始める時間は早くなるが、ゼロクロスタイミング直前の電流の跳ね上がりが大きくなるため、駆動効率が悪化する。
【００５２】
図３（ａ）を参照する。図１の駆動回路１００によれば、第１時間幅τ１を第２時間幅τ２よりも長く設定することにより、コイル電流ＩＣＯＩＬの跳ね上がりを抑制しつつ、次の相においてコイルに電流ＩＣＯＩＬを流し始める時間を早めることができるため、従来に比べて効率を改善することができる。
【００５３】
（第２の実施の形態）
図４は、第２の実施の形態に係る駆動回路１００ａの構成を示す回路図である。駆動回路１００ａは、第２コンパレータ１６に代えて、ラッチ回路４０およびオシレータ４２を有する。オシレータ４２は、第２時間幅τ２に応じた周期ＴＣＬＫを有するクロック信号ＣＬＫを生成する。ラッチ回路４０の入力端子にはゼロクロス検出信号Ｓ１が入力され、ラッチ回路４０のクロック端子には、クロック信号ＣＬＫが入力される。ラッチ回路４０の出力信号が、第２タイミング信号Ｓｔ２として制御回路２０に出力される。
【００５４】
図４の駆動回路１００ａにおいて、ラッチ回路４０の出力信号である第２タイミング信号Ｓｔ２は、ゼロクロス検出信号Ｓ１のレベルが遷移した後、次のクロック信号ＣＬＫが入力されると、レベル遷移する。
【００５５】
クロック信号ＣＬＫとゼロクロス検出信号Ｓ１は非同期であるため、ゼロクロス検出信号Ｓ１のレベル遷移から第２タイミング信号Ｓｔ２のレベル遷移までの遅延時間は、最短で実質的にゼロ、最長で実質的にクロック信号ＣＬＫの周期ＴＣＬＫとなる。つまり、第２時間幅τ２は、０〜ＴＣＬＫの間で変化する。
【００５６】
したがって、クロック信号ＣＬＫの周期ＴＣＬＫを、第２時間幅τ２として最適な値に応じて定めることにより、τ１＞τ２の条件が満たされ、第１の実施の形態と同様に、駆動効率を高めることができる。
【００５７】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下例示する。
【００５８】
第２の実施の形態におけるラッチ回路４０およびオシレータ４２は、ゼロクロスタイミングから、第２時間幅τ２経過後にレベルが変化する第２タイミング信号Ｓｔ２を生成するタイマー回路と把握することができる。したがってラッチ回路４０およびオシレータ４２を、ゼロクロス検出信号Ｓ１のレベル遷移を契機として時間測定を開始するタイマー回路で構成してもよい。このタイマー回路は、デジタルカウンタ、あるいはキャパシタを用いたアナログ回路で構成してもよい。
同様に、第１の第１タイミング信号Ｓｔ１の生成にも、タイマー回路を用いてもよい。
【００５９】
実施の形態で説明した信号のハイレベル、ローレベルのロジックの設定は一例であって、論理回路ブロックの構成には様々な変形例が考えられ、こうした変形例も本発明の範囲に含まれる。
【００６０】
また実施の形態では、差動アンプ１２が、ホール信号Ｈ＋、Ｈ−の差を増幅し、増幅された信号を絶対値化し、絶対値化された信号を反転することにより、差分信号Ｓ２を生成する場合を説明したが、反転処理は省略してもよい。この場合、図２に示される差分信号Ｓ２は上下反転した波形となる。したがって、第１しきい値電圧ＶＴＨ１を第２しきい値電圧ＶＴＨ２より高く設定すればよい。
【００６１】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められることはいうまでもない。
【符号の説明】
【００６２】
１…電子機器、２…ＣＰＵ、４…冷却装置、６…ファンモータ、８…ホール素子、１００…駆動回路、１０…ゼロクロス検出コンパレータ、１２…差動アンプ、１４…第１コンパレータ、１６…第２コンパレータ、２０…制御回路、２２…ロジック部、２４…ドライバ、３０…パルス信号生成部、３２…オシレータ、３４…コンパレータ、４０…ラッチ回路、４２…オシレータ、ＯＵＴ１…第１出力端子、ＯＵＴ２…第２出力端子、Ｈ１，Ｈ２…ホール入力端子、ＣＮＴ…指令値入力端子、ＴＨ１…第１しきい値電圧設定端子、ＴＨ２…第２しきい値電圧設定端子、Ｓ１…ゼロクロス検出信号、Ｓ２…差分信号、Ｐ１…第１端子、Ｐ２…第２端子、Ｓｔ１…第１タイミング信号、Ｓｔ２…第２タイミング信号。
【図１】
0005835917.tif 000002
【図２】
0005835917.tif 000003
【図３】
0005835917.tif 000004
【図４】
0005835917.tif 000005