(57)【特許請求の範囲】
【請求項１】
複数の交差する分割予定ラインで区画された各領域にそれぞれ半導体デバイスが形成されたデバイス領域と該デバイス領域を囲繞する外周余剰領域とを表面に有する半導体ウエーハの加工方法であって、
半導体ウエーハの該表面に保護テープを貼着する保護テープ貼着ステップと、
該保護テープ貼着ステップを実施した後、該デバイス領域に対応する半導体ウエーハの裏面を研削して円形凹部を形成するとともに該円形凹部を囲繞する環状凸部を形成する研削ステップと、
該研削ステップを実施した後、該半導体ウエーハの該各半導体デバイスに対応させて半導体デバイスチップのデバイス面を該円形凹部の底面に配設するとともに、少なくとも該半導体デバイスチップの仕上げ厚みに至る深さまで該円形凹部内に充填材を充填してチップ積層ウエーハを形成するチップ積層ウエーハ形成ステップと、
該チップ積層ウエーハ形成ステップを実施した後、該チップ積層ウエーハの裏面を研削して該半導体デバイスチップを所定の厚みへ薄化する薄化ステップと、
該薄化ステップを実施した後、半導体ウエーハの該各半導体デバイスに貫通電極を形成する貫通電極形成ステップと、
を具備したことを特徴とする半導体ウエーハの加工方法。
【請求項２】
前記貫通電極形成ステップを実施した後、前記チップ積層ウエーハを前記分割予定ラインに沿って分割する分割ステップを更に具備した請求項１記載の半導体ウエーハの加工方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体デバイスが積層された積層デバイスチップを製造する半導体ウエーハの加工方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造プロセスにおいては、半導体ウエーハの表面にストリートと呼ばれる分割予定ラインによって区画された各領域にＩＣやＬＳＩ等のデバイスが形成される。そして、分割予定ラインに沿って半導体ウエーハをチップに分割することで、個々の半導体デバイスが製造される。このようにして製造された半導体デバイスは各種電気機器に広く利用されている。
【０００３】
近年、電気機器の小型化・薄型化に伴い半導体デバイスパッケージも小型化・薄型化が要求され、実装の高密度化が要求されている。複数の半導体デバイスを一つのパッケージに集積する手法の一つに複数の半導体デバイスチップを縦方向に積層して実装する三次元実装がある。
【０００４】
従来の三次元実装では、ワイヤボンディングを用いて半導体デバイスチップ間、或いは半導体デバイスチップとインターポーザとを接続していた。ワイヤボンディングによる接続では、その配線長分インダクタンス等が大きくなるので高速での信号のやり取りには向かないという問題があるとともに、ワイヤが半導体デバイスチップ等に触れないようにチップを積層する必要があるため小型化が難しい等の問題がある。
【０００５】
近年、新たな三次元実装技術として、半導体デバイスウエーハ上に半導体デバイスチップを積層し（Ｃｈｉｐ  Ｏｎ  Ｗａｆｅｒ）、半導体デバイス間を貫く貫通電極を形成して半導体デバイス同士を接続する積層技術が開発されつつある。
【０００６】
積層チップパッケージの薄型化のため、積層される各半導体デバイスチップは例えば５０μｍ以下と薄く形成されることが望まれている。そこで、半導体デバイスウエーハのハンドリングを容易にするとともに半導体デバイスウエーハの破損リスクを低減するために、半導体デバイスウエーハはサブストレートに貼着されて薄化や各処理が施される。
【０００７】
ところが、貫通電極を形成するには例えば約４５０℃にもなる絶縁膜形成工程や、２００℃前後で加熱するリフロー工程のような熱処理が必要であり、従来は、耐熱性接着剤を用いてガラス等からなるサブストレートに半導体デバイスウエーハを貼着した後、半導体デバイスウエーハに金属膜形成工程や熱処理を施していた。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−５３２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
一般に、耐熱性接着剤は高価である上、接着剤を介して半導体デバイスウエーハをサブストレートに貼着すると、高温処理後、半導体デバイスウエーハのデバイス面に接着剤の糊残りが生じるという問題がある。また、このようなサブストレートは高い平坦度が求められるため非常に高価であり、サブストレートを使用しないプロセスが切望されている。
【００１０】
更に、積層デバイスパッケージで積層される各半導体デバイスチップは例えば５０μｍ以下と薄く形成されることが要求されるが、このように薄化された半導体デバイスチップはハンドリングが難しく、積層時に破損する恐れがあるという問題がある。
【００１１】
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、サブストレートを使用することがない上、半導体デバイスチップを破損させることなく、半導体デバイス上に半導体デバイスチップが積層されたウエーハを形成する半導体ウエーハの加工方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明によると、複数の交差する分割予定ラインで区画された各領域にそれぞれ半導体デバイスが形成されたデバイス領域と該デバイス領域を囲繞する外周余剰領域とを表面に有する半導体ウエーハの加工方法であって、半導体ウエーハの該表面に保護テープを貼着する保護テープ貼着ステップと、該保護テープ貼着ステップを実施した後、該デバイス領域に対応する半導体ウエーハの裏面を研削して円形凹部を形成するとともに該円形凹部を囲繞する環状凸部を形成する研削ステップと、該研削ステップを実施した後、該半導体ウエーハの該各半導体デバイスに対応させて半導体デバイスチップのデバイス面を該円形凹部の底面に配設するとともに、少なくとも該半導体デバイスチップの仕上げ厚みに至る深さまで該円形凹部内に充填材を充填してチップ積層ウエーハを形成するチップ積層ウエーハ形成ステップと、該チップ積層ウエーハ形成ステップを実施した後、該チップ積層ウエーハの裏面を研削して該半導体デバイスチップを所定の厚みへ薄化する薄化ステップと、該薄化ステップを実施した後、半導体ウエーハの該各半導体デバイスに貫通電極を形成する貫通電極形成ステップと、を具備したことを特徴とする半導体ウエーハの加工方法が提供される。
【００１３】
好ましくは、半導体ウエーハの加工方法は、貫通電極形成ステップを実施した後、チップ積層ウエーハを分割予定ラインに沿って分割する分割ステップを更に具備している。
【発明の効果】
【００１４】
本発明によると、半導体ウエーハには研削ステップにより補強部としての環状凸部が外周部に形成される。従って、サブストレートを使用することなく、各半導体デバイス上に半導体デバイスチップが積層されたチップ積層ウエーハを形成することができる。
【００１５】
半導体デバイスチップは研削前の状態（厚い状態）で半導体デバイス上に積層された後に裏面が研削されるので、積層の際のハンドリングが容易になり、破損のリスクを低減できる。
【図面の簡単な説明】
【００１６】
【図１】半導体ウエーハの表面側斜視図である。
【図２】表面に保護テープが貼着された状態の半導体ウエーハの裏面側斜視図である。
【図３】表面に保護テープが貼着された状態の半導体ウエーハの断面図である。
【図４】本発明の半導体ウエーハの加工方法を実施するのに適した研削装置の斜視図である。
【図５】研削ホイールによって実施される研削ステップを示す斜視図である。
【図６】研削ステップの説明図である。
【図７】図７（Ａ）は第１実施形態の研削ステップ実施後の半導体ウエーハの断面図、図７（Ｂ）は第２実施形態の研削ステップ実施後の半導体ウエーハの断面図である。
【図８】半導体ウエーハの半導体デバイス上に半導体デバイスチップを搭載する様子を示す断面図である。
【図９】図９（Ａ）は半導体ウエーハの円形凹部内に半導体デバイスチップが埋設するまで充填材を充填した状態の断面図、図９（Ｂ）はデバイスチップの仕上げ厚みにいたるまでに充填材を充填した状態の断面図である。
【図１０】薄化ステップ実施後のチップ積層ウエーハの断面図である。
【図１１】保護テープ剥離ステップを示すチップ積層ウエーハの断面図である。
【図１２】図１２（Ａ）はチップ積層ウエーハの各半導体デバイスに貫通孔を形成した状態の断面図、図１２（Ｂ）は貫通電極及び再配線層を形成した状態の断面図、図１２（Ｃ）はバンプを形成した状態の断面図である。
【図１３】切削ブレードによりチップ積層ウエーハを個々の積層デバイスチップに分割する分割ステップを示す断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明実施形態の半導体ウエーハの加工方法を図面を参照して詳細に説明する。図１は所定の厚さに加工される前の半導体ウエーハ（半導体デバイスウエーハ）の斜視図である。図１に示す半導体ウエーハ１１は、例えば厚さが７００μｍのシリコンウエーハからなっており、表面１１ａに複数のストリート１３が格子状に形成されているとともに、該複数のストリート１３によって区画された各領域にＩＣ，ＬＳＩ等のデバイス１５が形成されている。
【００１８】
このように構成された半導体ウエーハ１１は、デバイス１５が形成されているデバイス領域１７と、デバイス領域１７を囲繞する外周余剰領域１９を備えている。また、半導体ウエーハ１１の外周には、シリコンウエーハの結晶方位を示すマークとしてのノッチ２１が形成されている。
【００１９】
半導体ウエーハ１１の表面１１ａには、保護テープ貼着工程により保護テープ２３が貼着される。従って、半導体ウエーハ１１の表面１１ａは保護テープ２３によって保護され、図２に示すように裏面１１ｂが露出する形態となる。図３は表面１１ａに保護テープ２３が貼着された状態の半導体ウエーハ１１の断面図である。
【００２０】
図４は本発明の半導体ウエーハの加工方法を実施するのに適した研削装置２の斜視図を示している。４は研削装置２のベース（ハウジング）であり、ベース４の後方にはコラム６が立設されている。コラム６には、上下方向にのびる一対のガイドレール８が固定されている。
【００２１】
この一対のガイドレール８に沿って研削ユニット（研削手段）１０が上下方向に移動可能に装着されている。研削ユニット１０は、ハウジング１２と、ハウジング１２を保持する支持部１４を有しており、支持部１４が一対のガイドレール８に沿って上下方向に移動される移動基台１６に取り付けられている。
【００２２】
研削ユニット１０は、ハウジング１２中に回転可能に収容されたスピンドル１８と、スピンドル１８の先端に固定されたマウンタ２０と、マウンタ２０にねじ締結され環状に配設された複数の研削砥石２４を有する研削ホイール２２と、スピンドル１８を回転駆動するサーボモータ２６を含んでいる。
【００２３】
研削装置２は、研削ユニット１０を一対の案内レール８に沿って上下方向に移動するボールねじ２８とパルスモータ３０とから構成される研削ユニット送り機構３２を備えている。パルスモータ３０を駆動すると、ボールねじ２８が回転し、移動基台１６が上下方向に移動される。
【００２４】
ベース４の上面には凹部４ａが形成されており、この凹部４ａにチャックテーブル機構３４が配設されている。チャックテーブル機構３４はチャックテーブル３６を有し、図示しない移動機構により図１に示されたウエーハ着脱位置Ａと、研削ユニット１０に対向する研削位置Ｂとの間でＹ軸方向に移動される。３８，４０は蛇腹である。ベース４の前方側には、研削装置２のオペレータが研削条件等を入力する操作パネル４２が配設されている。
【００２５】
このような研削装置２による本発明実施形態の研削ステップについて以下に説明する。ウエーハ着脱位置Ａで半導体ウエーハ１１の保護テープ２３側を吸引保持したチャックテーブル３６は、チャックテーブル移動機構によりＹ軸方向に移動されて研削ユニット１０に対向する研削位置Ｂに位置付けられ研削ステップが実施される。
【００２６】
この研削ステップの第１実施形態では、図５に示すように、チャックテーブル３６を矢印３７で示す方向に例えば３００ｒｐｍで回転しつつ、研削砥石２４を矢印２５で示す方向に例えば６０００ｒｐｍで回転させるとともに、研削ユニット送り機構３２を作動して研削ホイール２２の研削砥石２４をウエーハ１１の裏面１１ｂに接触させる。そして、研削ホイール２２を所定の研削送り速度で下方に所定量研削送りする。
【００２７】
その結果、半導体ウエーハ１１の裏面１１ｂには、デバイス領域１７に対応する領域が研削除去されて円形凹部４４が形成されるとともに、外周余剰領域１７に対応する領域が残存されて環状凸部４６が形成される。この第１実施形態の研削方法により、円形凹部及び環状凸部を形成した状態の断面図が図７（Ａ）に示されている。
【００２８】
ここで、第１実施形態の研削方法を実施するためのウエーハ１１と研削ホイール２２との関係について図６を参照して説明する。チャックテーブル３６の回転中心Ｐ１と環状に配設された研削砥石２４の回転中心Ｐ２は偏心しており、研削砥石２４がウエーハ１１の回転中心Ｐ１を通過し且つ研削ホイール２２に配設された研削砥石２４の外周縁がデバイス領域１７と外周余剰領域１９との境界線４８を通過する外径に設定され、環状に配設された研削砥石２４がチャックテーブル３６の回転中心Ｐ１を通過するように設定される。
【００２９】
上述した第１実施形態の研削方法では、チャックテーブル３６のＹ軸方向の移動を停止して研削ユニット２０を垂直方向に研削送りすることにより円形凹部４４を形成している。この研削方法によると、環状凸部４６の内周壁は垂直となる。
【００３０】
ここで、研削ホイール２２を研削送り機構３２により研削送りするのに加えて、第２実施形態の研削方法では、チャックテーブル３６をＹ軸方向に僅かばかり移動しながら半導体ウエーハ１１の裏面１１ｂの研削を実施する。第２実施形態の研削方法によると、図７（Ｂ）に示すように、環状凸部４６に傾斜内周壁５０を形成することができる。
【００３１】
このように環状凸部４６に傾斜内周壁５０を形成するように研削ステップを実施すると、後工程で円形凹部４４内に液状接着剤をスピンコートした場合、残余の接着剤を円形凹部４４内から排出し易くなるので好ましい。
【００３２】
傾斜内周壁５０の角度θは接着剤の粘度、スピンコート条件、円形凹部の厚み、接着剤の厚み、搭載する半導体チップのサイズ等に応じて適宜選択するが、１０度〜６０度程度が好ましい。
【００３３】
研削ステップを実施後、チップ積層ウエーハ形成ステップを実施する。このチップ積層ウエーハ形成ステップの第１段階では、まず円形凹部４４内に接着剤５２を配設する。接着剤５２の配設方法としては、液状接着剤のスピンコート法が好ましい。
【００３４】
このスピンコート法によると、余分な接着剤を環状凸部４６の傾斜内周壁５０を介して容易に排出することができる。液状の接着剤に替えて、シート状接着剤を使用するようにしてもよい。
【００３５】
次いで、図８に示すように、半導体ウエーハ１１の各半導体デバイス１５に対応させて半導体デバイスチップ５４のデバイス５３の形成された側を接着する。接着剤５２を円形凹部４４の底面に配設せずに、半導体デバイスチップ５４のデバイス５３側に接着剤を塗布して、半導体デバイスチップ５４を半導体ウエーハ１１の各半導体デバイス１５上に搭載するようにしてもよい。
【００３６】
チップ積層ウエーハ形成ステップの第２段階では、図９（Ａ）に示すように、半導体デバイスチップ５４を埋め込むように半導体デバイス１１の円形凹部４４内にエポキシ樹脂等の充填材５６を充填してチップ積層ウエーハ５５を形成する。
【００３７】
ここで、充填材５６で半導体デバイスチップ５４を完全に埋め込む必要がなく、図９（Ｂ）に示すように、裏面研削される半導体デバイスチップ５４の仕上げ厚みｔ１に至るまで円形凹部４４内に充填材５６を充填すればよい。
【００３８】
チップ積層ウエーハ形成ステップを実施後、チップ積層ウエーハ５５の裏面を研削して薄化する薄化ステップを実施する。この薄化ステップは研削装置で実施するのが好ましいが、図４に示した研削装置２の研削ホイール２０より大径の研削ホイールを用いて実施するのが好ましい。薄化ステップ実施後のチップ積層ウエーハ５５の断面図が図１０に示されている。この薄化ステップにより、半導体デバイスチップ５４はチップの仕上げ厚みまで薄化される。
【００３９】
次いで、図１１に示すように、チップ積層ウエーハ５５の表面から保護テープ２３を剥離した後、貫通電極形成ステップを実施する。この貫通電極形成ステップでは、まず半導体ウエーハ１１の表面１１ａ上にスピンコート法等によりレジストを塗布する。
【００４０】
レジスト塗布後、レジストをパターンに従って残して貫通電極形成用マスクを形成する。この貫通電極形成用マスクを介してドライエッチングを施すと、図１２（Ａ）に示すように、各半導体デバイス１５を貫通する複数のスルーホール（貫通孔）５８が形成される。
【００４１】
ドライエッチングに代え、レーザビームの照射により各半導体デバイス１５を貫通するスルーホール５８を形成するようにしてもよい。次いで、各スルーホール５８内に図示しない絶縁膜とバリアメタルを形成する。
【００４２】
次いで、レジストを除去してから、各スルーホール５８内に銅を充填する。次いで、化学的機械研磨（ＣＭＰ）で銅を研磨して平坦化すると、図１２（Ｂ）に示すように、半導体デバイスチップ５４の半導体デバイス５３と半導体ウエーハ１１の半導体デバイス１５とを接続する貫通電極６０が形成される。更に、フォトリソグラフィプロセスにより再配線層６２を形成した後、図１２（Ｃ）に示すように、再配線層６２のパッド上にバンプ６４を形成する。
【００４３】
貫通電極形成ステップ実施後、図１３に示すように、チップ積層ウエーハ５５を外周部が環状フレームＦに貼着されたダイシングテープＴに貼着し、切削装置の切削ブレード６６により分割予定ライン１３を切削してチップ積層ウエーハ１５を個々の積層デバイスチップ６８に分割する。切削ブレード６６によるダイシングに替えて、レーザビームの照射により積層デバイスチップ６８に分割するようにしてもよい。
【００４４】
上述した実施形態では、二つのチップを積層して積層デバイスチップ６８を形成しているが、三つ以上のチップを積層して積層デバイスチップを形成してもよい。その場合には、図１２（Ｂ）に示す貫通電極６０と再配線層６２を形成した状態のチップ積層ウエーハ５５を分割予定ライン１３に沿って分割した積層デバイスチップを、図８に示す半導体ウエーハ１１の各半導体デバイス１５上に積層してチップ積層ウエーハを形成するようにすればよい。
【符号の説明】
【００４５】
２    研削装置
１０    研削ユニット
１１    半導体ウエーハ
１５    半導体デバイス
１７    デバイス領域
１９    外周余剰領域
２３    保護テープ
２４    研削砥石
３６    チャックテーブル
４４    円形凹部
４６    環状凸部
５４    半導体デバイスチップ
５５    チップ積層ウエーハ
５６    充填材
６０    貫通電極
６２    再配線層
６８    積層デバイスチップ
【図１】
0005755043.tif 000002
【図２】
0005755043.tif 000003
【図３】
0005755043.tif 000004
【図４】
0005755043.tif 000005
【図５】
0005755043.tif 000006
【図６】
0005755043.tif 000007
【図７】
0005755043.tif 000008
【図８】
0005755043.tif 000009
【図９】
0005755043.tif 000010
【図１０】
0005755043.tif 000011
【図１１】
0005755043.tif 000012
【図１２】
0005755043.tif 000013
【図１３】
0005755043.tif 000014