(57)【特許請求の範囲】
【請求項１】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路であって、
前記スイッチング素子は、それぞれの制御端子が独立しており、かつ並列に設けられた第１スイッチングトランジスタおよび前記第１スイッチングトランジスタより小さな第２スイッチングトランジスタを含み、
前記制御回路は、軽負荷状態において、スイッチング素子をスイッチングさせる駆動期間と、スイッチング素子のスイッチングを停止する停止期間を繰り返すように構成され、
前記制御回路は、
前記駆動期間内に少なくともひとつパルスを含む駆動パルス信号であって、負荷が軽いほど前記駆動期間内のパルスの個数が減少する駆動パルス信号を生成するパルス信号生成部と、
前記駆動パルス信号に含まれる少なくともひとつのパルスのうち、所定のＫ個（Ｋは自然数）を除くパルスに応じて前記第１スイッチングトランジスタを駆動する第１ドライバと、
前記駆動パルス信号に含まれるパルスのうち、少なくとも前記Ｋ個のパルスに応じて前記第２スイッチングトランジスタを駆動する第２ドライバと、
を備え、
前記Ｋ個のパルスは、前記パルスの個数がＫ個まで減少したときに前記駆動パルス信号に含まれるＫ個のパルスであり、
前記パルス信号生成部は、
第１周波数の第１周期信号を生成する第１オシレータと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、
前記誤差信号に応じた信号と前記第１周期信号にもとづいて、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、前記第１パルス信号のパルス幅を所定の第１最小パルス幅にてクランプする第１パルス変調器と、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、
前記第１パルス信号と前記第２パルス信号を合成して、前記駆動パルス信号を生成する合成部と、
を含むことを特徴とする制御回路。
【請求項２】
前記第１パルス変調器は、前記誤差信号が低下するに従い、前記第１パルス信号のパルス幅を短くし、前記誤差信号があるしきい値レベルより小さくなると前記第１最小パルス幅にてクランプし、
前記第２パルス変調器は、前記第１パルス信号のパルス幅がクランプされた状態において、前記誤差信号が低下するに従い、前記第２パルス信号のパルス幅を短くすることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記第１周期信号は、第１下限レベルと、前記第１下限レベルより高い第１上限レベルの間で変化するスロープ部分を有し、
前記第２周期信号は、前記第１下限レベルより低い第２下限レベルと、前記第２下限レベルより高い第２上限レベルの間で変化し、
前記第１パルス変調器は、前記誤差信号を前記第１周期信号と比較することにより、前記第１パルス信号を生成し、
前記第２パルス変調器は、前記誤差信号を前記第２周期信号と比較することにより、前記第２パルス信号を生成することを特徴とする請求項１に記載の制御回路。
【請求項４】
前記第２上限レベルは、前記第１下限レベルより高く設定されることを特徴とする請求項３に記載の制御回路。
【請求項５】
前記Ｋ個のパルスを包含するマスク期間、所定レベルとなるマスク信号を生成するマスク信号生成部をさらに備え、
前記第１ドライバは、前記マスク信号が前記所定レベルの期間、前記第１スイッチングトランジスタの駆動を停止し、それ以外の期間、前記駆動パルス信号にもとづいて前記第１スイッチングトランジスタを駆動し、
前記第２ドライバは、少なくとも前記マスク信号が前記所定レベルの期間、前記駆動パルス信号にもとづいて前記第２スイッチングトランジスタを駆動することを特徴とする請求項１から４のいずれかに記載の制御回路。
【請求項６】
Ｋ＝１であることを特徴とする請求項１から５のいずれかに記載の制御回路。
【請求項７】
重負荷状態において、前記第１ドライバは、前記駆動パルス信号に含まれるすべてのパルスに応じて前記第１スイッチングトランジスタを駆動することを特徴とする請求項１から６のいずれかに記載の制御回路。
【請求項８】
前記マスク信号生成部は、重負荷状態において、前記マスク信号を、前記所定レベルと異なるレベルに固定することを特徴とする請求項５に記載の制御回路。
【請求項９】
スイッチングトランジスタと、
前記スイッチングトランジスタと接続されたインダクタンス素子と、出力キャパシタと、整流素子と、を有する出力回路と、
前記スイッチングトランジスタを駆動する請求項１から８のいずれかに記載の制御回路と、
を備えることを特徴とするスイッチング電源。
【請求項１０】
請求項９に記載のスイッチング電源を備えることを特徴とする電子機器。
【請求項１１】
スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御方法であって、
前記スイッチング素子は、それぞれの制御端子が独立しており、かつ並列に設けられた第１スイッチングトランジスタおよび前記第１スイッチングトランジスタより小さな第２スイッチングトランジスタを含み、
本制御方法は、
軽負荷状態において、スイッチング素子をスイッチングさせる駆動期間と、スイッチング素子のスイッチングを停止する停止期間を繰り返すステップと、
前記駆動期間内に少なくともひとつパルスを含む駆動パルス信号であって、負荷が軽いほど前記駆動期間内のパルスの個数が減少する駆動パルス信号を生成するステップと、
前記駆動パルス信号に含まれる少なくともひとつのパルスのうち、所定のＫ個（Ｋは自然数）を除くパルスに応じて前記第１スイッチングトランジスタを駆動するステップと、
前記駆動パルス信号に含まれるパルスのうち、少なくとも前記Ｋ個のパルスに応じて前記第２スイッチングトランジスタを駆動するステップと、
を備え、
前記Ｋ個のパルスは、前記パルスの個数がＫ個まで減少したときに前記駆動パルス信号に含まれるＫ個のパルスであり、
前記駆動パルス信号を生成するステップは、
第１周波数の第１周期信号を生成するステップと、
スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成するステップと、
前記スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成するステップと、
前記誤差信号に応じた信号と前記第１周期信号にもとづいて、前記第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するステップと、
前記第１パルス信号のパルス幅を所定の第１最小パルス幅にてクランプするステップと、
前記誤差信号に応じた信号を前記第２周期信号と比較することにより、前記誤差信号に応じたパルス幅を有する第２パルス信号を生成するステップと、
前記第１パルス信号と前記第２パルス信号を合成し、前記駆動パルス信号を生成するステップと、
を含むことを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に関する。
【背景技術】
【０００２】
入力電圧よりも高い電圧もしくは低い電圧を生成するために、スイッチング電源が利用される。スイッチング電源は、出力インダクタ、出力キャパシタ、スイッチングトランジスタおよびスイッチングトランジスタのオンオフを制御するための制御回路を備える。
【０００３】
スイッチング電源の軽負荷時における効率を高めるために、軽負荷状態においてスイッチング素子のオン、オフ切りかえの頻度、つまりスイッチング周波数を低下させる場合がある。これにより、スイッチング素子のオン抵抗による損失、スイッチング素子のゲート容量の充放電電流に起因する損失、整流素子における損失の低減が図られる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−２６６６６４号公報
【特許文献２】特開平６−００６９６９号公報
【特許文献３】特開平１０−１０８４５７号公報
【特許文献４】特開２００８−１７２９０９号公報
【特許文献５】特開２００５−２６１００９号公報
【特許文献６】特開平７−２２２４３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般にスイッチング素子のサイズが大きいほど、オン抵抗が低減するため、重負荷状態における効率は高くなる。
一方、スイッチング素子のサイズが大きくなると、ゲート容量が大きくなるため、スイッチング素子をスイッチングさせるのに要する電流が大きくなる。したがって軽負荷状態においては、スイッチング電源の消費電流のうち、ゲート容量の充放電の電流（ゲートドライブ電流）が占める割合が大きくなる。すなわち、重負荷時の効率と軽負荷時の効率は、スイッチング素子のサイズをパラメータとするトレードオフの関係にある。
かかる理由から、重負荷時の効率を重視して設計されたスイッチング電源は、軽負荷時の効率が悪化する。
【０００６】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、軽負荷の効率が改善されたスイッチング電源の提供にある。
【課題を解決するための手段】
【０００７】
本発明のある態様は、スイッチング素子を含む昇圧型、降圧型または昇降圧型のスイッチング電源の制御回路に関する。スイッチング素子は、それぞれの制御端子が独立しており、かつ並列に設けられた第１スイッチングトランジスタと、第１スイッチングトランジスタより小さな第２スイッチングトランジスタを含む。制御回路は、軽負荷状態において、スイッチング素子をスイッチングさせる駆動期間と、スイッチング素子のスイッチングを停止する停止期間を繰り返すように構成される。制御回路は、駆動期間内に少なくともひとつパルスを含む駆動パルス信号であって、負荷が軽いほど駆動期間内のパルスの個数が減少する駆動パルス信号を生成するパルス信号生成部と、駆動パルス信号に含まれる少なくともひとつのパルスのうち、所定のＫ個（Ｋは自然数）を除くパルスに応じて第１スイッチングトランジスタを駆動する第１ドライバと、駆動パルス信号に含まれるパルスのうち、少なくともＫ個のパルスに応じて第２スイッチングトランジスタを駆動する第２ドライバと、を備える。Ｋ個のパルスは、パルスの個数がＫ個まで減少したときに駆動パルス信号に含まれるＫ個のパルスである。
【０００８】
この態様によると、駆動パルス信号がＫ個より多いパルスを含む重負荷時では、サイズの大きな、すなわちオン抵抗の小さな第１スイッチングトランジスタがスイッチングされるため、高い効率を得ることができる。
軽負荷状態となり、駆動パルス信号に含まれるパルスの個数がＫ個に減少すると、第１スイッチングトランジスタがスイッチングされなくなり、サイズの小さな、すなわちゲート容量の小さな第２スイッチングトランジスタがスイッチングされるため、ゲートドライブ電流を低減でき、軽負荷時の効率を高めることができる。
【０００９】
パルス信号生成部は、第１周波数の第１周期信号を生成する第１オシレータと、スロープ部分を有する前記第１周波数より低い第２周波数の第２周期信号を生成する第２オシレータと、スイッチング電源の電気的状態を示すフィードバック信号と、所定の基準電圧との誤差に応じた誤差信号を生成する誤差増幅器と、誤差信号に応じた信号と第１周期信号にもとづいて、第１周波数を有し、かつ前記誤差信号に応じたパルス幅を有する第１パルス信号を生成するとともに、第１パルス信号のパルス幅を所定の第１最小パルス幅にてクランプする第１パルス変調器と、誤差信号に応じた信号を第２周期信号と比較することにより、誤差信号に応じたパルス幅を有する第２パルス信号を生成する第２パルス変調器と、第１パルス信号と第２パルス信号を合成して、駆動パルス信号を生成する合成部と、を含んでもよい。
重負荷状態においては、第１パルス信号のパルス幅が調節され、軽負荷状態においては、第１パルス信号のパルス幅が第１最小パルス幅に固定されるとともに、負荷に応じて第２パルス信号のパルス幅が変化し、第１パルス信号がマスクされる。その結果、軽負荷状態において、パルスの数を減らすことができ、効率を高めることができるとともに、スイッチング周波数を第２周波数に固定できる。
この態様では、第２パルス信号のパルス幅が駆動期間となる。すなわち、第２パルス信号のパルス幅に応じて、駆動期間内に含まれる第１パルス信号の個数を変化させることができる。
【００１０】
第１パルス変調器は、誤差信号が低下するに従い、第１パルス信号のパルス幅を短くし、誤差信号があるしきい値レベルより小さくなると第１最小パルス幅にてクランプし、第２パルス変調器は、第１パルス信号のパルス幅がクランプされた状態において、誤差信号が低下するに従い、第２パルス信号のパルス幅を短くしてもよい。
【００１１】
第１周期信号は、第１下限レベルと、第１下限レベルより高い第１上限レベルの間で変化するスロープ部分を有してもよい。第２周期信号は、第１下限レベルより低い第２下限レベルと、第２下限レベルより高い第２上限レベルの間で変化し、第１パルス変調器は、誤差信号を第１周期信号と比較することにより、第１パルス信号を生成し、第２パルス変調器は、誤差信号を第２周期信号と比較することにより、第２パルス信号を生成してもよい。
【００１２】
第２上限レベルは、第１下限レベルより高く設定されてもよい。この場合、不感帯を防止できる。
【００１３】
ある態様の制御回路は、Ｋ個のパルスが生成される期間を包含するマスク期間、所定レベルとなるマスク信号を生成するマスク信号生成部をさらに備えてもよい。第１ドライバは、マスク信号が所定レベルの期間、第１スイッチングトランジスタの駆動を停止し、それ以外の期間、駆動パルス信号にもとづいて第１スイッチングトランジスタを駆動してもよい。第２ドライバは、少なくともマスク信号が所定レベルの期間、駆動パルス信号にもとづいて第２スイッチングトランジスタを駆動してもよい。
【００１４】
Ｋ＝１であってもよい。
【００１５】
本発明の別の態様は、スイッチング電源である。このスイッチング電源は、スイッチングトランジスタと、スイッチングトランジスタと接続されたインダクタンス素子、出力キャパシタ、整流素子を有する出力回路と、スイッチングトランジスタを駆動する上述のいずれかの態様の制御回路と、を備える。
【００１６】
本発明のさらに別の態様は、電子機器である。この電子機器は、上述のスイッチング電源を備える。
【００１７】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、スイッチング電源の軽負荷の効率を改善できる。
【図面の簡単な説明】
【００１９】
【図１】第１の実施の形態に係るスイッチング電源を備える電子機器の構成を示す回路図である。
【図２】図２（ａ）〜（ｅ）は、図１のスイッチング電源の動作を示すタイムチャートである。
【図３】不感帯を解消するための第２周期信号の波形図である。
【図４】制御回路の一部の具体的な構成例を示す回路図である。
【図５】第１の変形例に係るスイッチング電源の構成を示す回路図である。
【図６】第２の変形例に係るスイッチング電源の構成を示す回路図である。
【図７】第３の変形例に係るスイッチング電源の構成を示す回路図である。
【図８】第２の実施の形態に係るスイッチング電源の構成を示す回路図である。
【図９】図９（ａ）、（ｂ）は、図８のスイッチング電源の動作を示す波形図である。
【図１０】スイッチング電源のパルス信号生成部の構成例を示す回路図である。
【図１１】パルス信号生成部の第２オシレータの構成例を示す回路図である。
【図１２】図１０のパルス信号生成部の動作を示す波形図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
本明細書において、「部材Ａが部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。また、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００２２】
（第１の実施の形態）
図１は、第１の実施の形態に係るスイッチング電源２を備える電子機器１の構成を示す回路図である。電子機器１は、たとえば携帯電話端末、ＰＤＡ（Personal Digital Assistants）、携帯型オーディオプレイヤ、デジタルカメラなどの電池駆動型デバイスであり、スイッチング電源２および負荷回路４を備える。スイッチング電源２は、その入力端子Ｐ１に、図示しない電池やＡＣアダプタからの直流の入力電圧ＶＩＮを受け、それを昇圧して、出力端子Ｐ２に接続される負荷回路４に対して出力電圧ＶＯＵＴを出力する昇圧型のＤＣ／ＤＣコンバータである。負荷回路４は、その電源として電池電圧より高い電圧を必要とする回路であり、特に限定されない。
【００２３】
スイッチング電源２は、スイッチングトランジスタＭ１、出力回路１０２、および制御回路１００を備える。図１においてスイッチングトランジスタＭ１は制御回路１００に内蔵されているが、外付けされてもよい。
【００２４】
スイッチング電源２は、出力電圧ＶＯＵＴをフィードバックによって安定化させる電圧モードのＤＣ／ＤＣコンバータである。出力電圧ＶＯＵＴは、抵抗Ｒ１、Ｒ２によって分圧され、出力電圧ＶＯＵＴに応じた検出信号ＶＦＢとして、制御回路１００のフィードバック（ＦＢ）端子に入力される。
【００２５】
出力回路１０２は、インダクタＬ１、整流素子Ｄ１、出力キャパシタＣ１を含む。出力回路１０２の構成は一般的な昇圧型ＤＣ／ＤＣコンバータの平滑整流回路であるため、ここでの詳細な説明は省略する。整流素子Ｄ１に代えて、同期整流用トランジスタが設けられてもよい。
【００２６】
スイッチングトランジスタＭ１は、インダクタＬ１の一端が接続されるスイッチング端子ＳＷと接地端子の間に設けられる。制御回路１００は、スイッチング電源２の電気的状態のひとつである出力電圧ＶＯＵＴに応じた検出信号ＶＦＢが所定の基準値に近づくように、スイッチングトランジスタＭ１をスイッチングする。これにより入力電圧ＶＩＮや負荷回路４の状態によらずに、出力電圧ＶＯＵＴが安定化される。
【００２７】
制御回路１００は、スイッチングトランジスタＭ１に加えて、誤差増幅器１０、第１オシレータ１２、第２オシレータ１４、第１パルス変調器１６、第２パルス変調器２４、合成部３０、第２最小パルス幅信号生成部３６、ドライバ４０を備える。
【００２８】
誤差増幅器１０は、スイッチング電源２の電気的状態である出力電圧ＶＯＵＴを示すフィードバック信号ＶＦＢと、所定の基準電圧ＶＲＥＦとの誤差に応じた誤差信号ＶＥＲＲを生成する。誤差増幅器１０は、たとえばｇｍアンプ１１、キャパシタＣ２、抵抗Ｒ３を含む。ｇｍアンプ１１は、フィードバック信号ＶＦＢと基準電圧ＶＲＥＦの誤差に応じた出力電流を生成する。ｇｍアンプ１１の出力電流によってキャパシタＣ２が充放電されることにより、誤差信号ＶＥＲＲが生成される。抵抗Ｒ３およびキャパシタＣ２は位相補償の機能も果たす。誤差信号ＶＥＲＲの電圧レベルは、ＶＦＢ＞ＶＲＥＦのとき上昇し、ＶＦＢ＜ＶＲＥＦのとき低下する。
【００２９】
第１オシレータ１２は、周期的なスロープ部分を有する第１周期信号ＶＯＳＣ１を生成する。第１周期信号ＶＯＳＣ１の周波数を第１周波数ｆ１とする。たとえば第１周波数ｆ１は、高負荷状態においてスイッチング電源２が十分なフィードバック制御を実現できる値に設定される。第１周期信号ＶＯＳＣ１は、三角波であってもよいし、のこぎり波であってもよい。
【００３０】
第２オシレータ１４は、周期的なスロープ部分を有する第２周期信号ＶＯＳＣ２を生成する。第２周期信号ＶＯＳＣ２の周波数は、第１周波数ｆ１より低い第２周波数ｆ２に設定される。第２周波数ｆ２は、可聴帯域である２０〜２０ｋＨｚより高い周波数とすることが望ましい。第２周期信号ＶＯＳＣ２も、三角波であってもよいし、のこぎり波であってもよい。
【００３１】
第１周波数ｆ１と第２周波数ｆ２の関係でいえば、第１周波数ｆ１は、第２周波数ｆ２の整数倍、さらに好ましくは２ｍ倍（ｍは自然数）であることが望ましい。これにより、一方の周波数を、分周もしくは逓倍することにより、他方の周波数を生成することが容易となる。本実施の形態では、第１周波数ｆ１＝４００ｋＨｚ、第２周波数ｆ２＝４００／１６＝２５ｋＨｚであるとする。
【００３２】
第１パルス変調器１６は、誤差信号ＶＥＲＲに応じた信号を、第１周期信号ＶＯＳＣ１と比較することにより第１パルス信号Ｓ１を生成する。図１において、誤差信号ＶＥＲＲに応じた信号は、誤差信号ＶＥＲＲそのものであるが、それをレベルシフトしたり、分圧したり、その他の信号処理を行った信号を、第１周期信号ＶＯＳＣ１と比較してもよい。
【００３３】
第１パルス信号Ｓ１のパルス幅（デューティ比）τ１は、誤差信号ＶＥＲＲに応じて変化する。つまりパルス幅変調される。また第１パルス変調器１６は、第１パルス信号Ｓ１のパルス幅τ１を所定の第１最小パルス幅τＭＩＮ１にてクランプ可能に構成される。
【００３４】
第１パルス変調器１６は、具体的には第１コンパレータ１８、第１最小パルス幅信号生成部２０、第１論理ゲート２２を備える。第１コンパレータ１８は、誤差信号ＶＥＲＲを第１周期信号ＶＯＳＣ１と比較し、ＶＥＲＲ＞ＶＯＳＣ１のときハイレベルとなる第１中間パルス信号Ｓ１’を生成する。第１中間パルス信号Ｓ１’のパルス幅（デューティ比）は、誤差信号ＶＥＲＲが低下するほど短くなる。
【００３５】
第１最小パルス幅信号生成部２０は、第１周波数ｆ１を有し、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ３を生成する。第１論理ゲート２２は、第１中間パルス信号Ｓ１’と、第１最小パルス幅信号Ｓ３を論理合成、具体的には論理和をとることにより、第１パルス信号Ｓ１を生成する。第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされ、それ以下とはならない。
【００３６】
第２パルス変調器２４は、誤差信号ＶＥＲＲに応じた信号を、第２周期信号ＶＯＳＣ２と比較することにより、誤差信号ＶＥＲＲに応じたパルス幅τ２を有する第２パルス信号Ｓ２を生成する。第２パルス変調器２４は、第２コンパレータ２６を含む。第２コンパレータ２６は、誤差信号ＶＥＲＲを第２周期信号ＶＯＳＣ２と比較し、ＶＥＲＲ＞ＶＯＳＣ２のときハイレベルとなる第２パルス信号Ｓ２を生成する。第２パルス信号Ｓ２のパルス幅（デューティ比）τ２は、誤差信号ＶＥＲＲが低下するほど短くなる。つまり第２パルス信号Ｓ２もパルス幅変調される。
【００３７】
第１パルス変調器１６は、誤差信号ＶＥＲＲが低下するに従い、第１パルス信号Ｓ１のパルス幅τ１を短くする。そして誤差信号ＶＥＲＲが所定のしきい値レベルＶｔｈより小さくなるとパルス幅τ１を第１最小パルス幅τＭＩＮ１にてクランプする。一方、第２パルス変調器２４は、第１パルス信号Ｓ１のパルス幅がクランプされた状態において、誤差信号ＶＥＲＲが低下するに従い、第２パルス信号Ｓ２のパルス幅を短くする。
【００３８】
これを実現するために、第１オシレータ１２は、第１周期信号ＶＯＳＣ１は、第１下限レベルＶＬ１と、第１下限レベルより高い第１上限レベルＶＨ１の間で変化させる。一方、第２オシレータ１４は、第２周期信号ＶＯＳＣ２を、第１下限レベルＶＬ１より低い第２下限レベルＶＬ２と、第２下限レベルＶＬ２より高い第２上限レベルＶＨ２の間で変化させる。第２下限レベルＶＬ２は、ｇｍアンプ１１の出力電圧範囲の下限値（たとえば０．２Ｖ）より高くすることが好ましい。
【００３９】
第１パルス変調器１６は、誤差信号ＶＥＲＲを第１周期信号ＶＯＳＣ１と比較することにより、第１パルス信号Ｓ１を生成する。また第２パルス変調器２４は、誤差信号ＶＥＲＲを第２周期信号ＶＯＳＣ２と比較することにより、第２パルス信号Ｓ２を生成する。
【００４０】
合成部３０は、第１パルス信号Ｓ１と第２パルス信号Ｓ２を合成し、駆動パルス信号Ｓ５を生成する。具体的には、第２パルス信号Ｓ２を用いて、第１パルス信号Ｓ１をマスクすることにより、駆動パルス信号Ｓ５を生成する。さらに合成部３０は、駆動パルス信号Ｓ５のパルス幅を、所定の第２最小パルス幅τＭＩＮ２以下とならないようにクランプする。
【００４１】
合成部３０は、第２論理ゲート３２、第３論理ゲート３４、第２最小パルス幅信号生成部３６を備える。第２論理ゲート３２はＡＮＤゲートであり、第１パルス信号Ｓ１と第２パルス信号Ｓ２の論理積に応じた信号Ｓ５’を生成する。第２最小パルス幅信号生成部３６は、第２周波数ｆ２を有し、第２最小パルス幅τＭＩＮ２を有する第２最小パルス幅信号Ｓ４を生成する。第３論理ゲート３４は、２つの信号Ｓ５’とＳ４の論理和をとることにより、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２以上に制限する。
【００４２】
ドライバ４０は、駆動パルス信号Ｓ５に応じてスイッチングトランジスタＭ１を駆動する。その結果、フィードバック信号ＶＦＢが基準電圧ＶＲＥＦと一致するようにスイッチングトランジスタＭ１のオン、オフのデューティ比が調節され、出力電圧ＶＯＵＴが安定化される。
【００４３】
以上が制御回路１００を備えるスイッチング電源２の構成である。続いてその動作を説明する。
【００４４】
図２（ａ）〜（ｅ）は、図１のスイッチング電源２の動作を示すタイムチャートである。図２（ａ）には、第１周期信号ＶＯＳＣ１、第２周期信号ＶＯＳＣ２およびさまざまなレベルの誤差信号ＶＥＲＲ１〜４が示される。図２（ｂ）〜（ｅ）は、誤差信号ＶＥＲＲ１〜ＶＥＲＲ４それぞれにおける各パルスの波形を示す。
【００４５】
図２（ｂ）に示すように、誤差信号ＶＥＲＲが比較的大きいとき（ＶＥＲＲ１）、第１パルス信号Ｓ１は、誤差信号ＶＥＲＲに応じたパルス幅τ１を有する。このときＶＥＲＲ１＞ＶＯＳＣ２であるため、第２パルス信号Ｓ２はハイレベルを持続する。その結果、駆動パルス信号Ｓ５は、第１パルス信号Ｓ１と同じパルス信号となる。
【００４６】
誤差信号ＶＥＲＲが低下するに従い、第１パルス信号Ｓ１のパルス幅τ１は短くなり、誤差信号ＶＥＲＲがあるレベルより低くなると、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にてクランプされる。図２（ｃ）に示すように、誤差信号ＶＥＲＲ２に対しても、第２パルス信号Ｓ２はハイレベルを持続する。このときの駆動パルス信号Ｓ５は、第１最小パルス幅τＭＩＮ１を有し、周波数がｆ１のパルス信号となる。
【００４７】
図２（ｄ）を参照する。さらに誤差信号ＶＥＲＲが低下しても（ＶＥＲＲ３）、第１パルス信号Ｓ１のパルス幅τ１は、第１最小パルス幅τＭＩＮ１にて固定される。そして、第２パルス信号Ｓ２のパルス幅が、誤差信号ＶＥＲＲに応じて決定される。つまり、駆動パルス信号Ｓ５に含まれるパルスの数が、誤差信号ＶＥＲＲに応じて変化する。
【００４８】
図２（ｅ）を参照する。さらに誤差信号ＶＥＲＲが低下すると（ＶＥＲＲ４）、第２パルス信号Ｓ２のパルス幅τ２が小さくなる。そして、駆動パルス信号Ｓ５の各サイクルの一番後ろのパルスのパルス幅τ１が、第２パルス信号Ｓ２のパルス幅τ２の減少にともない短くなっていき、やがて一番最後のパルスが消失する。第２パルス信号Ｓ２のパルス幅τ２がさらに短くなるに従い、第２パルス信号Ｓ２の各ハイレベル期間に含まれる、駆動パルス信号Ｓ５のパルスの数が減少する。やがて、第２パルス信号Ｓ２の各ハイレベル期間には、それぞれ先頭の駆動パルス信号Ｓ５のみが含まれるようになる。さらに第２パルス信号Ｓ２のパルス幅τ２が、第１最小パルス幅τＭＩＮ１より短くなると、駆動パルス信号Ｓ５のパルス幅が減少していき、第２最小パルス幅τＭＩＮ１まで減少したところでクランプされる。
【００４９】
以上がスイッチング電源２の動作である。
このスイッチング電源２によれば、負荷が重いときには、ＶＬ１＜ＶＥＲＲ＜ＶＨ１の領域で動作するため、第１パルス信号Ｓ１のデューティ比が調節され、第１周波数ｆ１でスイッチングトランジスタＭ１が駆動される。
【００５０】
負荷が軽くなるに従い誤差信号ＶＥＲＲが低下し、第１パルス信号Ｓ１のデューティ比が短くなる。やがてＶＥＲＲ＜Ｖｔｈとなると第１最小パルス幅τ１でスイッチングトランジスタＭ１がスイッチングされる。
【００５１】
さらに負荷が軽くなると、ＶＬ２＜ＶＥＲＲ＜ＶＨ２の範囲で動作する。負荷が軽くなるに従い、第２パルス信号Ｓ２のパルス幅τ２が短くなり、第１パルス信号Ｓ１の一部がマスクされ、スイッチングトランジスタＭ１の実効的なオン時間が低下していく。
【００５２】
最終的には、第２パルス信号Ｓ２が短くなると、駆動パルス信号Ｓ５には第１パルス信号Ｓ１の先頭のパルスのみが残り、スイッチングトランジスタＭ１の駆動周波数は、第２周波数ｆ２と等しくなる。そして、駆動パルス信号Ｓ５の先頭のパルス幅は、第２最小パルス幅τＭＩＮ２まで低下し、軽負荷状態において、きわめて短いパルスで、間欠的にスイッチングトランジスタＭ１をスイッチングすることができる。
【００５３】
つまりスイッチング電源２では、軽負荷状態においても、スイッチングトランジスタＭ１のスイッチング周波数が、第２周波数ｆ２までしか低下しない。つまり、軽負荷状態において、間欠モード（パルス周波数変調モードともいう）で動作する従来のスイッチング電源に比べて、周波数の変動を抑制することができる。
【００５４】
第２周波数ｆ２を可聴帯域より高く設定すれば、音響ノイズの発生を抑制することもできる。
【００５５】
以上がスイッチング電源２の基本的な構成、動作および効果である。続いて、その変形例や、具体的な構成例を説明する。
【００５６】
図１のスイッチング電源２において、誤差信号ＶＥＲＲが変化しても、駆動パルス信号Ｓ５の実効的なオン時間が変化しない不感帯が存在することは、系の安定性の観点から好ましくない。たとえば不感帯に起因する現象として、軽負荷状態において、第２パルス信号Ｓ２のパルス幅が振動し、第２パルス信号Ｓ２の１周期に含まれる第１パルス信号Ｓ１の個数が、振動する場合がある。
【００５７】
たとえば図２（ａ）には、第１下限レベルＶＬ１と第２上限レベルＶＨ２がほぼ等しい場合が示されるが、この場合、誤差信号ＶＥＲＲが変化しても、駆動パルス信号Ｓ５が変化しない不感帯（デッドバンド）が、ＶＨ２＜ＶＥＲＲ＜Ｖｔｈの範囲に発生する。これを防止するためには、ＶＨ２＞ＶＬ１とし、さらにＶＨ２≒Ｖｔｈとすればよい。これにより、誤差信号ＶＥＲＲが低下して第１パルス信号Ｓ１のパルス幅がクランプされると、直ちに第２パルス信号Ｓ２のパルス幅が短くなるため、不感帯を解消できる。
【００５８】
また、ＶＬ２＜ＶＥＲＲ＜ＶＨ２の範囲においても、不感帯が存在することに留意すべきである。つまり第２パルス信号Ｓ２の後縁（ネガティブエッジ）が、第１パルス信号Ｓ１がローレベルの区間で変化するとき、誤差信号ＶＥＲＲの変化は、駆動パルス信号Ｓ５の変化として現れない。この問題は、第２周期信号ＶＯＳＣ２の波形を工夫することにより解決できる。
【００５９】
図３は、不感帯を解消するための第２周期信号ＶＯＳＣ２の波形図である。第２オシレータ１４は、第１パルス信号Ｓ１がハイレベルとなる第１最小パルス幅τＭＩＮ１の区間においてスロープを有し、それ以外の区間で平坦となるように、第２周期信号ＶＯＳＣ２を生成する。これにより不感帯を解消できる。
【００６０】
図４は、制御回路１００の一部の具体的な構成例を示す回路図である。図４には、制御回路１００のうち、第１オシレータ１２、第２オシレータ１４、第１最小パルス幅信号生成部２０、第２最小パルス幅信号生成部３６が示される。
【００６１】
第１オシレータ１２は、第１キャパシタＣａ１と、第１充放電回路５０と、を含む。第１キャパシタＣａ１の一端は接地されている。第１充放電回路５０は、第１キャパシタＣａ１の電圧Ｖ１が第１上限レベルＶＨ１に達すると放電を開始し、第１キャパシタＣａ１の電圧Ｖ１が第１下限レベルＶＬ１に達すると充電を開始する。第１オシレータ１２は、第１キャパシタＣａ１の電圧Ｖ１を、第１周期信号ＶＯＳＣ１として出力する。
【００６２】
第１充放電回路５０は、電流源ＣＳ１、ＣＳ２、ＣＳ３、コンパレータＣＭＰ１、抵抗Ｒ１１、Ｒ１２、スイッチＳＷ１を含む。電流源ＣＳ１は、第１キャパシタＣａ１に充電電流ＩＣＨを供給する。電流源ＣＳ２は、オン、オフが切りかえ可能に構成され、オン状態において第１キャパシタＣａ１を放電電流ＩＤＩＳで放電する。
【００６３】
電流源ＣＳ３、抵抗Ｒ１１、Ｒ１２およびスイッチＳＷ１は、電圧ＶＬ１、ＶＨ１を生成する電圧源を構成する。電流源ＣＳ３は、基準電流ＩＲＥＦを生成する。スイッチＳＷ１のオン状態において、第１下限レベルＶＬ１＝ＩＲＥＦ×Ｒ１１が生成される。スイッチＳＷ１のオフ状態において、第１上限レベルＶＨ１＝ＩＲＥＦ×（Ｒ１１＋Ｒ１２）が生成される。コンパレータＣＭＰ１は、第１キャパシタＣａ１の電圧を、基準電圧ＶＬ１／ＶＨ１と比較し、比較結果に応じてスイッチＳＷ１のオン、オフを切りかえるとともに、電流源ＣＳ２のオン、オフを切りかえる。
【００６４】
この第１オシレータ１２によって、ピークがＶＨ１、ボトムがＶＬ１となるのこぎり波の第１周期信号ＶＯＳＣ１が生成される。
【００６５】
コンパレータＣＭＰ１の出力信号（同期クロック）ＣＬＫは、充放電回路（ＣＳ１、ＣＳ２）の充電状態と放電状態の切りかえに応じてレベルが遷移する。同期クロックＣＬＫは、インバータＮ３によって反転され、第１最小パルス幅信号生成部２０および第１充放電回路５０へと出力される。
【００６６】
第１最小パルス幅信号生成部２０は、ローパスフィルタＬＰＦ１、ＬＰＦ２、バッファＢＵＦ１、インバータＮ１、Ｎ２、ＮＡＮＤゲートＮＡ１、を含む。ローパスフィルタＬＰＦ１は、入力された同期クロックＣＬＫ＃（＃は論理反転を示す）をフィルタリングする。バッファＢＵＦ１は、ローパスフィルタＬＰＦ１の出力を受けるヒステリシスバッファ（シュミットバッファ）である。ローパスフィルタＬＰＦ１およびバッファＢＵＦ１は、同期クロックＣＬＫ１を、第１最小パルス幅τＭＩＮ１遅延し、同期クロックＣＬＫ１を生成する。
【００６７】
さらにローパスフィルタＬＰＦ２、バッファＢＵＦ２によって、同期クロックＣＬＫが遅延され、同期クロックＣＬＫ２が生成される。同期クロックＣＬＫ１と同期クロックＣＬＫ２の反転信号ＣＬＫ２＃との論理積をとることにより、第１最小パルス幅τＭＩＮ１を有する第１最小パルス幅信号Ｓ３が生成される。
【００６８】
第２オシレータ１４は、第２キャパシタＣａ２、分周器５２、第２充放電回路５４を備える。分周器５２は、同期クロックＣＬＫ＃を分周する。分周器５２は、１／２分周器を、ｍ段含む。４段の分周器が設けられる場合、同期クロックＣＬＫ＃は１／１６分周される。つまり分周器５２からは、第２周波数ｆ２を有するパルス信号Ｓ６が出力される。
【００６９】
第２充放電回路５４は、電流源ＣＳ４、ＣＳ５、放電スイッチＳＷ２を含む。
【００７０】
分周器５２において、各ステージで生成される分周されたｍ個の信号は、ＡＮＤゲートＡ１を通過する。ＡＮＤゲートＡ１からは、同期クロックＣＬＫ＃のパルスのうち、１６回に１回アサート（ハイレベル）されるパルス信号Ｓ７が生成される。このパルス信号Ｓ７は、第２周波数ｆ２を有し、パルス幅は同期クロックＣＬＫのそれと等しい。パルス信号Ｓ７がアサートされると、電流源ＣＳ５がオンし、第２キャパシタＣａ２が充電される。電流源ＣＳ５による充電によって、第２周期信号ＶＯＳＣ２が０Ｖから第２下限レベルＶＬ２まで急激に増大する。第１下限レベルＶＬ２は、電流源ＣＳ５からの充電電流ＩＣＨ２に応じて定められる。
ＶＬ２＝τＭＩＮ１×ＩＣＨ２／Ｃａ２
【００７１】
その後、第１最小パルス幅信号Ｓ３がアサート（ハイレベル）されるたびに、電流源ＣＳ４がオンし、充電電流ＩＣＨ１が第２キャパシタＣａ２に供給され、第２キャパシタＣａ２が充電される。充電電流ＩＣＨ１の電流値は、図３の第２周期信号ＶＯＳＣ２の２番目以降のスロープの傾きを規定する。
【００７２】
第２最小パルス幅信号生成部３６は、第１最小パルス幅信号生成部２０と同様に構成される。第２最小パルス幅信号生成部３６は、第２周波数ｆ２のパルス信号Ｓ６を受け、第２最小パルス幅τ２を有する第２最小パルス幅信号Ｓ４を生成する。放電スイッチＳＷ２は、第２最小パルス幅信号Ｓ４がアサートされるたびにオンし、第２キャパシタＣａ２の電荷が放電される。
【００７３】
図４の第２オシレータ１４によれば、図３に示すように、第１最小パルス幅信号Ｓ３のオン区間において、スロープを有する第２周期信号ＶＯＳＣ２を生成できる。
【００７４】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７５】
実施の形態は昇圧型のスイッチング電源について説明したが、本発明は降圧型、昇降圧型のスイッチング電源にも適用可能である。さらには、インダクタＬ１に代えてトランスを有する絶縁型スイッチング電源にも適用可能である。
【００７６】
実施の形態では、第２最小パルス幅信号Ｓ４を用いることにより、駆動パルス信号Ｓ５のパルス幅を、所定の第２最小パルス幅τＭＩＮ２にてクランプする場合を説明している。聴感ノイズを低減する観点から言えば、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２にてクランプした方が有利である。一方、クランプをしなくても、ノイズが知覚されない場合もある。この場合には、第２最小パルス幅信号生成部３６および第３論理ゲート３４を省略でき、回路面積を削減できる。
【００７７】
また、実施の形態では電圧モードのスイッチング電源を説明したが、ピーク電流モードや平均電流モードなどの、別の方式のスイッチング電源にも適用できる。この場合、フィードバックの方式に応じて、第１パルス変調器１６および第２パルス変調器２４の構成を変更すればよいことは当業者に理解されるところである。
【００７８】
（第１の変形例）
図５は、第１の変形例に係るスイッチング電源２ａの構成を示す回路図である。スイッチング電源２ａは、ピーク電流モードの制御回路１００ａを備える。
【００７９】
スイッチングトランジスタＭ１のソースと接地端子間には、検出抵抗Ｒｓが設けられる。アンプ６０は、検出抵抗Ｒｓの電圧降下を増幅することにより、インダクタＬ１に流れる電流に応じた電流検出信号ＶＣＳを生成する。なお、電流検出信号ＶＣＳの生成方法はこれには限定されない。
【００８０】
第１オシレータ１２ａは、第１周波数ｆ１を有するリセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥを生成する。
【００８１】
第１パルス変調器１６ａは、リセットパルスＳＲＥＳＥＴおよび位相補償用のスロープ信号ＶＳＬＯＰＥにもとづいて、第１周波数ｆ１を有し、かつ誤差信号ＶＥＲＲに応じたパルス幅を有する第１パルス信号Ｓ１を生成するとともに、第１パルス信号Ｓ１のパルス幅を所定の第１最小パルス幅τＭＩＮ１にてクランプする。
【００８２】
第１コンパレータ１８ａは、電流検出信号ＶＣＳにスロープ信号ＶＳＬＯＰＥを重畳した信号を、誤差信号ＶＥＲＲと比較し、比較結果に応じたセットパルスＳＳＥＴを生成する。
ＳＲフリップフロップ１９のセット端子には、セットパルスＳＳＥＴが入力され、リセット端子には、第１オシレータ１２ａからのリセットパルスＳＲＥＳＥＴが入力され、ＳＲフリップフロップ１９の出力端子からは、パルス幅変調されたパルス信号Ｓ１’が出力される。
【００８３】
図５のスイッチング電源２ａによれば、図１のスイッチング電源２と同様の効果を得ることができる。
【００８４】
当業者であれば、本発明が、平均電流モード、あるいは固定オン時間、固定オフ時間モードのスイッチングレギュレータにも適用可能であることが理解される。
【００８５】
なお図５の制御回路１００ａに、第２最小パルス幅信号生成部３６および第３論理ゲート３４を追加し、駆動パルス信号Ｓ５のパルス幅を、第２最小パルス幅τＭＩＮ２で制限してもよい。
【００８６】
図６は、第２の変形例に係るスイッチング電源２ｂの構成を示す回路図である。スイッチング電源２ｂは降圧型のスイッチングレギュレータであり、制御回路１００ｂは、図１と同様に、電圧モードで構成される。出力回路１０２ｂは、インダクタＬ２、整流用ダイオードＤ２、出力キャパシタＣ１を含み、降圧型スイッチングレギュレータのトポロジーを有する。なお整流用ダイオードＤ２に代えて、同期整流用トランジスタを用いてもよい。
【００８７】
スイッチングトランジスタＭ２は、ドライバ４０によって駆動される。図１の第３論理ゲート３４は、図６においてＮＯＲゲート３４ｂに置換されている。
【００８８】
図６においても、第３論理ゲート３４ｂおよび第２最小パルス幅信号生成部３６は省略可能であることはいうまでもない。第３論理ゲート３４ｂを省略する場合、代わりにインバータ（図７のインバータ３４ｃ）を挿入すればよい。
【００８９】
図７は、第３の変形例に係るスイッチング電源２ｃの構成を示す回路図である。スイッチング電源２ｃは昇降圧型のスイッチングレギュレータであり、制御回路１００ｃは、図１、図６と同様に電圧モードで構成される。
出力回路１０２ｃは、昇降圧スイッチングレギュレータのトポロジーを有する。スイッチングトランジスタＭ１およびＭ２は制御回路１００ｃに内蔵されてもよい。
【００９０】
スイッチングトランジスタＭ２を駆動するための駆動パルス信号Ｓ５ｂは、パルス発生器６０によって生成される。スイッチングトランジスタＭ１を駆動するための駆動パルス信号Ｓ５ａは、パルス発生器６２によって生成される。パルス発生器６０および６２の構成は、図１や図６に示されるものと同様である。
【００９１】
図７に、駆動パルス信号Ｓ５ａ、Ｓ５ｂそれぞれの経路上に、パルス幅を制限するために、第２最小パルス幅信号生成部３６および第３論理ゲート３４を追加してもよい。
【００９２】
図６や図７に示す降圧型、あるいは昇降圧型のスイッチングレギュレータにおいても、図５に示すようなピーク電流モード、あるいは平均電流モード、固定オン時間（オフ時間）モードの構成が適用しうることは、当業者に理解される。
【００９３】
本実施の形態において、信号のハイレベル、ローレベルの論理値、電圧信号の大小の関係は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
【００９４】
（第２の実施の形態）
続いて、第２の実施の形態に係るスイッチング電源について説明する。第２の実施の形態に係るスイッチング電源は、軽負荷時および重負荷時のスイッチング電源の効率改善を目的とした発明であり、第１の実施の形態と組み合わせて、あるいは別の技術と組み合わせて利用することができる。
【００９５】
図８は、第２の実施の形態に係るスイッチング電源２ｄの構成を示す回路図である。
スイッチング電源２ｄにおいて、スイッチング素子Ｍ１は、並列に設けられた第１スイッチングトランジスタＭ１ａおよび第２スイッチングトランジスタＭ１ｂに分割して構成される。また第１スイッチングトランジスタＭ１ａと第２スイッチングトランジスタＭ１ｂの制御端子（ゲート）は独立しており、個別にスイッチング可能となっている。
【００９６】
後述するように、第１スイッチングトランジスタＭ１ａは、主として重負荷時に使用されるものであるから、そのサイズは、重負荷時においてスイッチング電源２ｄの損失が小さくなるように十分に大きく設計される。一方、第２スイッチングトランジスタＭ１ｂは、主として軽負荷時に使用されるものであり、そのサイズは、ゲートドライブ電流が小さくなるように、第１スイッチングトランジスタＭ１ａのサイズより小さく設計される。
【００９７】
本実施の形態において、第１スイッチングトランジスタＭ１ａおよび第２スイッチングトランジスタＭ１ｂは制御回路１００ｄに内蔵されるが、それらは外付けされてもよい。
【００９８】
制御回路１００ｄは、軽負荷状態において、スイッチング素子Ｍ１をスイッチングさせる駆動期間ＴＤＲＶと、スイッチング素子のスイッチングを停止する停止期間ＴＳＴＯＰを繰り返す間欠モード（軽負荷モード）で動作するように構成される。また制御回路１００ｄは、重負荷時には、スイッチング素子Ｍ１を所定の周波数で連続的にスイッチングする連続モードで動作するように構成される。
【００９９】
制御回路１００ｄは、第１スイッチングトランジスタＭ１ａおよび第２スイッチングトランジスタＭ１ｂに加えて、パルス信号生成部９、合成部３０、第１ドライバ４０ａ、第２ドライバ４０ｂ、マスク信号生成部７０、を備える。
【０１００】
パルス信号生成部９は、駆動期間ＴＤＲＶ内に少なくともひとつパルスを含む駆動パルス信号Ｓ５を生成する。この駆動パルス信号Ｓ５の駆動期間内ＴＤＲＶに含まれるパルスの個数は、負荷が軽いほど減少するように制御される。
【０１０１】
第１ドライバ４０ａは、駆動パルス信号Ｓ５に含まれる少なくともひとつのパルスのうち、所定のＫ個（Ｋは自然数）を無視し、Ｋ個のパルスを除くパルスに応じて第１スイッチングトランジスタＭ１ａを駆動する。一方、第２ドライバ４０ｂは、駆動パルス信号Ｓ５に含まれるパルスのうち、少なくともＫ個のパルスに応じて第２スイッチングトランジスタＭ１ｂを駆動する。本実施の形態では、Ｋ＝１の場合を説明するが、Ｋは任意の数でよい。
【０１０２】
上述のように、駆動パルス信号Ｓ５に含まれるパルスの個数は負荷に応じて変動する。第１ドライバ４０ａが無視すべきＫ個のパルスは、負荷に応じてパルスの個数がＫ個まで減少したときに、駆動パルス信号Ｓ５に含まれるＫ個のパルスである。
【０１０３】
マスク信号生成部７０は、Ｋ個のパルスが生成される期間を包含するマスク期間ＴＭＳＫ、所定レベル（本実施の形態において、ローレベルとする）となるマスク信号ＳＭＳＫを生成する。
【０１０４】
第１ドライバ４０ａは、マスク信号ＳＭＳＫがローレベルであるマスク期間ＴＭＳＫの間、第１スイッチングトランジスタＭ１ａの駆動を停止し、それ以外の期間、駆動パルス信号Ｓ５にもとづいて第１スイッチングトランジスタＭ１ａを駆動する。たとえば第１ドライバ４０ａは、駆動パルス信号Ｓ５と、マスク信号ＳＭＳＫの論理積を生成するＡＮＤゲート４１を含み、ＡＮＤゲート４１の出力にもとづき、第１スイッチングトランジスタＭ１ａを駆動する。
【０１０５】
これにより、第１ドライバ４０ａは、駆動パルス信号Ｓ５に含まれるＫ個のパルスにより第１スイッチングトランジスタＭ１ａを駆動することなく、残りのパルスによって第１スイッチングトランジスタＭ１ａを駆動できる。
【０１０６】
第１ドライバ４０ａは、連続モードで動作する重負荷状態においては、駆動パルス信号Ｓ５に含まれるすべてのパルスに応じて第１スイッチングトランジスタＭ１ａを駆動することが望ましい。このために、マスク信号生成部７０は、重負荷状態において、マスク信号ＳＭＳＫをハイレベルに固定する。
【０１０７】
本実施の形態において第２ドライバ４０ｂは、Ｋ個のパルスのみでなく、その他のすべてのパルスにもとづいて第２スイッチングトランジスタＭ１ｂを駆動する。この場合、第２ドライバ４０ｂは、駆動パルス信号Ｓ５を受け、それに応じて第２スイッチングトランジスタＭ１ｂを駆動すればよい。
【０１０８】
変形例において、第２ドライバ４０ｂは、Ｋ個のパルスでのみ、第２スイッチングトランジスタＭ１ｂを駆動する。この変形例では、第２ドライバ４０ｂは、マスク信号ＳＭＳＫがローレベルのマスク期間ＴＭＳＫの間、駆動パルス信号Ｓ５にもとづき第２スイッチングトランジスタＭ２ｂを駆動し、それ以外の期間、第２ドライバ４０ｂの駆動を停止する。第２ドライバ４０ｂは、第１ドライバ４０ａと同様に論理ゲートを設ければよい。
【０１０９】
以上が制御回路１００ｄの構成である。
【０１１０】
続いてその動作を説明する。図９（ａ）、（ｂ）は、図８のスイッチング電源２ｄの動作を示す波形図である。
【０１１１】
図９（ａ）では、駆動期間ＴＤＲＶ中の駆動パルス信号Ｓ５に含まれるパルスの個数がＫ（＝１）より多い。マスク信号ＳＭＳＫは、先頭のＫ＝１個のパルスを含むマスク期間ＴＭＳＫの間、ローレベルとなるように生成される。第１ドライバ４０ａは、マスク期間ＴＭＳＫの間、駆動パルス信号Ｓ５のパルスを無視する。したがって、２番目以降のパルスが、第１スイッチングトランジスタＭ１ａのゲートに与えられる。一方、第２ドライバ４０ｂは、駆動パルス信号Ｓ５をそのまま、第２スイッチングトランジスタＭ１ｂのゲートに与える。
【０１１２】
これにより、マスク期間ＴＭＳＫに発生するＫ個のパルスを除く残りのパルスによって、第１スイッチングトランジスタＭ１ａおよび第２スイッチングトランジスタＭ１ｂが駆動される。したがって、スイッチング素子Ｍ１のオン抵抗が小さくなり、スイッチング電源２ｄは、低損失、高効率となる。
【０１１３】
続いて図９（ｂ）を参照する。図９（ａ）よりもさらに負荷が軽くなると、駆動期間ＴＤＲＶ中の駆動パルス信号Ｓ５に含まれるパルスの個数が減少する。パルスの個数がＫ個以下まで減少すると、第１スイッチングトランジスタＭ１ａのスイッチングが完全に停止し、第２スイッチングトランジスタＭ１ｂのみがスイッチングすることになる。
【０１１４】
これにより、軽負荷時には、サイズの大きな第１スイッチングトランジスタＭ１ａに対するゲートドライブ電流が不要となり、ゲート容量の小さな第２スイッチングトランジスタＭ１ｂのみをスイッチングすることになるため、ゲートドライブ電流を低減し、効率を高めることができる。
【０１１５】
上述のように、スイッチング電源２ｄでは、駆動パルス信号Ｓ５に含まれるパルスの個数が、Ｋ個以下に減少すると、第１スイッチングトランジスタＭ１ａのスイッチングが停止する。言い換えれば、パラメータＫに応じて、第１スイッチングトランジスタＭ１ａの駆動を停止すべき負荷電流のレベルを選択することができる。
【０１１６】
以上が第２の実施の形態に係るスイッチング電源２ｄの基本構成である。
パルス信号生成部９の構成は特に限定されるものではなく、任意の変調器を利用可能であるが、スイッチング電源２ｄは、第１の実施の形態の制御回路１００と好適に組み合わせることができる。以下、スイッチング電源２ｄと第１の実施の形態との組み合わせについて説明する。
【０１１７】
図１０は、スイッチング電源２ｄのパルス信号生成部９の構成例を示す回路図である。  パルス信号生成部９は、誤差増幅器１０、第１パルス変調器１６、第２パルス変調器２４、合成部３０を備える。パルス信号生成部９の各ブロックの基本構成および動作は、第１の実施の形態で説明した通りである。
【０１１８】
図１０の第１パルス変調器１６は、図１の第１パルス変調器１６に加えてＳＲフリップフロップ１９を備える。ＳＲフリップフロップ１９のリセット端子には、第１コンパレータ１８の出力が入力され、そのセット端子には、第１最小パルス幅信号Ｓ３が入力される。ＳＲフリップフロップ１９を設けることにより、第１コンパレータ１８の出力が、第１最小パルス幅信号Ｓ３と同期する。これにより、第１論理ゲート２２から出力される第１パルス信号Ｓ１の最小パルス幅を、第１最小パルス幅信号Ｓ３のパルス幅と正確に一致させることができる。
【０１１９】
マスク信号生成部７０は、フリップフロップ７２を含む。フリップフロップ７２の入力端子（Ｄ）には、ハイレベル電圧ＶＨが入力される。また、フリップフロップ７２のクロック端子（負論理）には、マスク期間ＴＭＳＫの後縁を示すパルス信号Ｓ１１が入力され、そのリセット端子８（負論理）には、第２パルス信号Ｓ２が入力される。
【０１２０】
図１１は、パルス信号生成部９の第２オシレータの構成例を示す回路図である。ここでは、第１周波数ｆ１＝４００ｋＨｚ、第２周波数ｆ２＝２５ｋＨｚとし、Ｋ＝１とする。
【０１２１】
図４の第１オシレータ１２によって、４００ｋＨｚのクロック信号ＣＬＫが生成される。このクロック信号ＣＬＫは、分周器５２により１／１６分周される。ＡＮＤゲートＡ１は、分周器５２のフリップフロップの各ステージの出力の論理積のパルス信号Ｓ７を生成する。このパルス信号Ｓ７は、図１０のパルス信号Ｓ１１に相当する。
【０１２２】
ＡＮＤゲートＡ２は、図４の第２最小パルス幅信号生成部３６の別の構成例である。ＡＮＤゲートＡ１の出力Ｓ７と、クロック信号ＣＬＫの論理積である第２最小パルス幅信号Ｓ４を生成する。ＡＮＤゲートＡ２に代えて、図４の第２最小パルス幅信号生成部３６を設けてもよいし別の構成としてもよい。反対に、第１の実施の形態において、第２最小パルス幅信号生成部３６の代わりに、ＡＮＤゲートＡ２を用いてもよい。
【０１２３】
図１２は、図１０のパルス信号生成部９の動作を示す波形図である。第２周期信号ＶＯＳＣ２は、単調なスロープとして示されるが、図３に示すように、段階的に上昇する波形であってもよい。第２パルス信号Ｓ２がハイレベルとなる期間τ２は、駆動期間ＴＤＲＶに対応し、第２パルス信号Ｓ２がローレベルとなる期間は、停止期間ＴＳＴＯＰに対応する。
【０１２４】
誤差信号ＶＥＲＲのレベルに応じて、第２パルス信号Ｓ２のパルス幅が変化し、駆動期間ＴＤＲＶに含まれる駆動パルス信号Ｓ５のパルスの個数が変化する。そして負荷が軽くなるにしたがい、駆動パルス信号Ｓ５に含まれるパルスは、時間的に後ろの方から第２パルス信号Ｓ２によりマスクされていく。つまり、パルスがＫ個まで減少したときに残るパルスは、時間軸上で先頭のＫ個となる。
【０１２５】
２５ｋＨｚの周期の開始時刻ｔ０において、マスク信号ＳＭＳＫは、ローレベルとなっている。なぜなら、前の周期における第２パルス信号Ｓ２のネガティブエッジによりフリップフロップ７２がリセットされるからである。続いて時刻ｔ１に、パルス信号Ｓ１１のネガティブエッジによってハイレベルに遷移する。時刻ｔ０〜ｔ１までの期間が、マスク期間ＴＭＳＫとなる。図１１の構成によってパルス信号Ｓ１１を生成することにより、２５ｋＨｚの周期の先頭のＫ＝１個のパルスを含むように、マスク期間ＴＭＳＫを生成できる。なお、Ｋを１以外の値とする場合、図１１のＡＮＤゲートＡ１に入力する信号を組み替えればよいことが理解される。
【０１２６】
時刻ｔ２の第２パルス信号Ｓ２のネガティブエッジ以降、マスク信号ＳＭＳＫがローレベルとなるが、時刻ｔ２から次の周期の開始時刻ｔ３までの期間は、停止期間ＴＳＴＯＰであるため、マスク信号ＳＭＳＫのレベルは冗長（Don't Care）である。
【０１２７】
このように、図１０、図１１の制御回路１００ｄによれば、軽負荷時において、負荷に応じてパルス数が変化する駆動パルス信号Ｓ５を生成できるとともに、Ｋ個のパルスを包含するマスク期間ＴＭＳＫの間、ローレベルとなるマスク信号ＳＭＳＫを生成できる。
【０１２８】
この制御回路１００ｄによれば、重負荷時において以下の効果を得ることができる。
負荷が重くなると、第２パルス信号Ｓ２はハイレベルを維持し続け、駆動期間ＴＤＲＶと停止期間ＴＳＴＯＰを繰り返す間欠モードではなく、第１周波数ｆ１でスイッチング素子Ｍ１をスイッチングさせる連続モードで動作する。このとき、第２パルス信号Ｓ２がハイレベルを維持し続けるため、マスク信号生成部７０のフリップフロップ７２がリセットされなくなり、マスク信号ＳＭＳＫはハイレベルを持続する。これにより、負荷が重い状態では、Ｋ個のパルスを含むすべてのパルスで第１スイッチングトランジスタＭ１ａを駆動することができ、効率を高めることができる。
【０１２９】
第２の実施の形態に係る技術は、第１の実施の形態で説明した様々な変形例と組み合わせることが可能である。すなわち、降圧型、昇圧型、昇降圧型のスイッチング電源との組み合わせが可能である。
【０１３０】
実施の形態にもとづき、特定の語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【０１３１】
１…電子機器、２…スイッチング電源、４…負荷回路、１００…制御回路、１０２…出力回路、Ｐ１…入力端子、Ｐ２…出力端子、Ｌ１…インダクタ、Ｃ１…出力キャパシタ、Ｄ１…整流素子、Ｍ１…スイッチングトランジスタ、１０…誤差増幅器、１１…ｇｍアンプ、Ｃ２…キャパシタ、Ｒ３…抵抗、１２…第１オシレータ、１４…第２オシレータ、１６…第１パルス変調器、１８…第１コンパレータ、２０…第１最小パルス幅信号生成部、２２…第１論理ゲート、２４…第２パルス変調器、２６…第２コンパレータ、３０…合成部、３２…第２論理ゲート、３４…第３論理ゲート、３６…第２最小パルス幅信号生成部、４０…ドライバ、Ｓ１…第１パルス信号、Ｓ２…第２パルス信号、Ｓ３…第１最小パルス幅信号、Ｓ４…第２最小パルス幅信号、Ｓ５…駆動パルス信号、Ｃａ１…第１キャパシタ、Ｃａ２…第２キャパシタ、５０…第１充放電回路、５２…分周器、５４…第２充放電回路、９…パルス信号生成部、４０ａ…第１ドライバ、４０ｂ…第２ドライバ、Ｍ１ａ…第１スイッチングトランジスタ、Ｍ１ｂ…第２スイッチングトランジスタ、７０…マスク信号生成部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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