(57)【特許請求の範囲】
【請求項１】
入力されるアナログ信号をデジタル信号に変換してデジタルデータとして収集するデータ収集装置であって、
a)入力されるアナログ信号を第１のゲインで増幅したあとにデジタル信号に変換する高ゲイン側Ａ／Ｄ変換手段と、
b)該高ゲイン側Ａ／Ｄ変換手段と並行して、前記入力されるアナログ信号を前記第１のゲインよりも低い第２のゲインで増幅したあとにデジタル信号に変換する低ゲイン側Ａ／Ｄ変換手段と、
c)前記第１及び第２のゲインの差に相当する定数を前記低ゲイン側Ａ／Ｄ変換手段による低ゲイン側データに乗じる又は該定数で前記高ゲイン側Ａ／Ｄ変換手段による高ゲイン側データを除する処理を行った後に、その処理後の低ゲイン側データ又は高ゲイン側データと高ゲイン側データ又は低ゲイン側データとの差分を求める差分データ算出手段と、
d)前記低ゲイン側データと前記差分データ算出手段による差分データとを記憶するメモリ手段と、
e)前記メモリ手段から読み出された低ゲイン側データと差分データとを用いて高ゲイン側データを復元するデータ復元手段と、
f)前記データ復元手段により復元された高ゲイン側データが信号飽和した状態であるか否かを判定又は推定し、その結果に基づいて、前記メモリ手段から読み出された低ゲイン側データと前記データ復元手段により復元された高ゲイン側データの一方を選択して出力するデータ選択手段と、
を備えることを特徴とするデータ収集装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／デジタル変換器（以下「ＡＤＣ」と略す）で変換されたデジタルデータを収集してメモリに格納するデータ収集装置に関し、さらに詳しくは、同一のアナログ信号を複数のＡＤＣで並行して変換し、得られたデータを収集するデータ収集装置に関する。
【背景技術】
【０００２】
飛行時間型質量分析計（以下「ＴＯＦＭＳ」と略す）などの分析装置では一般に、検出器で得られたアナログ検出信号はＡＤＣによりデジタルデータに変換されてメモリやデータバッファなどに一旦格納され、その後にスペクトル作成処理などのデータ処理が行われる。例えば近年の高性能のＴＯＦＭＳでは、測定実行時のデータ収集のために１GHz以上のきわめて高いＡ／Ｄ変換レート（サンプリングレート）が要求されるが、こうした高速のＡＤＣは一般にビット分解能が低いため、十分なダイナミックレンジを確保することが難しい。そこで、ＡＤＣのビット分解能の不足を補うための一手法として複数のＡＤＣを並列に動作させる方法が知られている（特許文献１など参照）。
【０００３】
具体的には、高速動作可能なＡＤＣを２個用意し、それらＡＤＣの前段にゲインの相違するアンプを配置して、その２個のＡＤＣを並列に動作させて同一入力信号に対して異なるデジタルデータをそれぞれ取得する。そして、信号強度が低い入力信号に対しては高ゲイン側のデジタルデータを、信号強度が高い入力信号に対しては低ゲイン側のデジタルデータを選択することにより、信号強度が高い場合のデータの飽和を回避し、高い分解能で且つ広いダイナミックレンジのデータ取得を可能とする。
【０００４】
上記のように２個又はそれ以上の個数のＡＤＣで並列にデジタルデータを取得する構成の場合、ＡＤＣで得られたデータをＳＲＡＭ等のメモリに一旦格納し、全てのデータの取得後に、後段のＣＰＵやデジタルシグナルプロセッサ（ＤＳＰ）などの処理部にデータを送出して処理を行うのが一般的である。この際、ＡＤＣから得られるデータをメモリに格納する方法として、次の二つの方法がある。
【０００５】
［方法Ａ］ＡＤＣ毎に全てのデータを一旦メモリに格納し、メモリからデータを読み出す際に信号強度を判定して、信号強度が低いデータであれば高ゲイン側のデータを選択し、高ゲイン側では信号強度が飽和してしまうような信号強度が高いデータであれば低ゲイン側のデータを選択する。この場合には、メモリへのデータ書き込み時にはデータの選択は行われない。
［方法Ｂ］複数のＡＤＣから得られたデータをメモリに格納する際に、信号強度を判定し、信号強度が低いデータであれば高ゲイン側のデータを選択し、高ゲイン側では信号強度が飽和してしまうような信号強度が高いデータであれば低ゲイン側のデータを選択してメモリに書き込む。この場合には、メモリからのデータ読み出し時にはデータ選択は行われない。
【０００６】
上記二つの方法にはそれぞれ利点、欠点がある。即ち、方法Ａの利点は、ゲイン毎のデータが全てメモリに格納されているため、後から、ＡＤＣ毎にデータを読み出すことが可能であり、例えば両データを比較したり一方のＡＤＣからのデータの時間的な繋がりを確認したりすることにより、ＡＤＣ等のハードウエアのデバッグ（不具合の検出）が容易なことである。その反面、ＡＤＣ毎に全てのデータを格納する必要があるため、必要とされるメモリ容量が多く、またメモリを搭載した回路基板の配線が複雑になる等、コスト的には不利である。
一方、方法Ｂの利点は、ＡＤＣが複数であってもデータを格納するメモリの容量はＡＤＣ１個分で済むことである。その反面、ＡＤＣで得られたデータの一部しかメモリに格納されないため、上述したようなハードウエアのデバッグをあとから行うのが困難であるという欠点がある。
即ち、従来のデータ取得方法はハードウエアのデバッグの容易性又はデータを格納するメモリの容量の少なさのいずれか一方を重視するものであり、一方を重視した場合に他方は或る程度犠牲になることが避けられない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２５６２５１号公報（段落［０００３］−［０００４］）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、ＡＤＣ等のハードウエアデバッグの容易性を確保しつつ、データを格納するメモリの容量を抑えることでコストの低減も可能とするデータ収集装置を提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために成された本発明は、入力されるアナログ信号をデジタル信号に変換してデジタルデータとして収集するデータ収集装置であって、
a)入力されるアナログ信号を第１のゲインで増幅したあとにデジタル信号に変換する高ゲイン側Ａ／Ｄ変換手段と、
b)該高ゲイン側Ａ／Ｄ変換手段と並行して、前記入力されるアナログ信号を前記第１のゲインよりも低い第２のゲインで増幅したあとにデジタル信号に変換する低ゲイン側Ａ／Ｄ変換手段と、
c)前記第１及び第２のゲインの差に相当する定数を前記低ゲイン側Ａ／Ｄ変換手段による低ゲイン側データに乗じる又は該定数で前記高ゲイン側Ａ／Ｄ変換手段による高ゲイン側データを除する処理を行った後に、その処理後の低ゲイン側データ又は高ゲイン側データと高ゲイン側データ又は低ゲイン側データとの差分を求める差分データ算出手段と、
d)前記低ゲイン側データと前記差分データ算出手段による差分データとを記憶するメモリ手段と、
e)前記メモリ手段から読み出された低ゲイン側データと差分データとを用いて高ゲイン側データを復元するデータ復元手段と、
f)前記データ復元手段により復元された高ゲイン側データが信号飽和した状態であるか否かを判定又は推定し、その結果に基づいて、前記メモリ手段から読み出された低ゲイン側データと前記データ復元手段により復元された高ゲイン側データの一方を選択して出力するデータ選択手段と、
を備えることを特徴としている。
【００１０】
なお、第１のゲイン又は第２のゲインの一方はゲインが「１」、つまり、入力されるアナログ信号を実質的に増幅も減衰もさせないでデジタル信号に変換する構成であってもよい。
【００１１】
高ゲイン側Ａ／Ｄ変換手段と低ゲイン側Ａ／Ｄ変換手段とでアナログ信号のサンプリングタイミングに時間ずれがなく、第１、第２のゲインの比も正確で、さらにはＡ／Ｄ変換手段にオフセットやドリフトも全くないという理想的な状態である場合には、差分データ算出手段による乗算又は除算の処理後の低ゲイン側データ又は高ゲイン側データと処理無しの高ゲイン側データ又は低ゲイン側データとは高ゲイン側データが飽和するまでほぼ等価の筈であり、差分データのビット幅はゲイン差に相当するビット幅程度である。また、サンプリングの時間ずれなどの変動要因があったとしても、差分データのビット幅は元のデータのビット幅に比べて少なくて済む。したがって、本発明に係るデータ収集装置では、高ゲイン側データ及び低ゲイン側データを共にメモリ手段に格納する場合と比べて、メモリ手段に格納すべきデータ量を削減することができる。
【００１２】
一方、高ゲイン側データが飽和しない状態であれば、差分データは高ゲイン側データと低ゲイン側データとの差情報を完全に反映している。したがって、データ復元手段により復元される高ゲイン側データは高ゲイン側Ａ／Ｄ変換手段の出力と同一となり、必要に応じて低ゲイン側データと高ゲイン側データとを並行的に得ることができる。データ選択手段により信号飽和のない高分解能のデータを取得することができるが、例えばハードウエアデバッグを行いたい場合にはデータ選択手段による選択前の低ゲイン側データと高ゲイン側データとを取り出すようにすればよく、ハードウエアデバッグの容易性も確保することができる。
【００１３】
なお、一般にＡＤＣでは一旦入力レンジを超えるような信号が入力されると、該信号のレベルが下がっても正常な変換動作が行える状態に回復するまでに少し時間が掛かる。そこで、前記データ選択手段では、データ復元手段により復元された高ゲイン側データが信号飽和した状態であると判定又は推定された時点から少なくとも所定時間、前記メモリ手段から読み出された低ゲイン側データを選択的に出力する構成とするとよい。
【発明の効果】
【００１４】
本発明に係るデータ収集装置によれば、複数のＡＤＣで並行してＡ／Ｄ変換により得られた全てのデータをメモリに格納する従来の構成に比べて、メモリに格納すべきデータの量を削減しながら、必要に応じてＡ／Ｄ変換により得られた全データを取得することができる。それ故に、データを格納するメモリの容量を節約してコスト削減を図るとともに、全データを用いてハードウエアデバッグも容易に行うことが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施例によるデータ収集装置のブロック構成図。
【図２】図１に示したデータ収集装置においてＮ＝４とした場合のブロック構成図。
【図３】図２に示したデータ収集装置におけるデータ収集動作を説明するための模式図。
【発明を実施するための形態】
【００１６】
以下、本発明に係るデータ収集装置の一実施例について、添付図面を参照して説明する。
図１は本実施例によるデータ収集装置のブロック構成図、図２は図１に示したデータ収集装置においてＮ＝４とした場合のブロック構成図である。また、図３は図２に示したデータ収集装置におけるデータ収集動作を説明するための模式図である。
【００１７】
本実施例のデータ収集装置は、ゲインが１である高ゲイン側アンプ２ａ、ゲインが１／Ｎ（Ｎ＞１）である低ゲイン側アンプ２ｂ、高ゲイン側ＡＤＣ３ａ、低ゲイン側ＡＤＣ３ｂ、ＦＰＧＡ（Field-Programmable Gate Array）又はＡＳＩＣ（Application Specific Integrated Circuit）などにより実現されるデータ収集処理部４、及びメモリ５から成る。高ゲイン側ＡＤＣ３ａ及び低ゲイン側ＡＤＣ３ｂはいずれもサンプリングレートが１〜４GHzでビット幅がｎビットの高速ＡＤＣである。
【００１８】
アナログ信号入力端１には例えばＴＯＦＭＳの検出器で得られるアナログ検出信号ｄが入力される。入力されるアナログ信号ｄは高ゲイン側アンプ２ａと低ゲイン側アンプ２ｂとに並列に入力され、両アンプ２ａ、２ｂの出力ｄ、ｄ／Ｎはそれぞれ高ゲイン側ＡＤＣ３ａと低ゲイン側ＡＤＣ３ｂに入力される。両ＡＤＣ３ａ、３ｂはほぼ同時に（理想的には同時であるが現実には若干の時間ずれが生じる）信号をサンプリングしてＡ／Ｄ変換を行い、ｎビットのデータバスから１サンプルずつＡ／Ｄ変換後のデータを出力する。
【００１９】
低ゲイン側ＡＤＣ３ｂから出力されたｎビットのデータＤ／ＮはＮ倍の乗算器４１に入力され、高ゲイン側ＡＤＣ３ａより出力されたｎビットのデータＤ’を乗算器４１の出力から減算した差分データΔＤ＝Ｄ−Ｄ’が差分器４２で算出される。即ち、ＡＤＣ３ａ、３ｂから１サンプルずつデータが出力される毎に、そのサンプルに対応する差分データΔＤが差分器４２から出力される。低ゲイン側ＡＤＣ３ｂから出力されるｎビットの低ゲイン側デジタルデータＤ／Ｎと差分器４２から出力されるｍビットの差分データΔＤとが１組としてメモリ５に格納される。
【００２０】
図示しない後段のＣＰＵやＤＳＰなどでデータ処理を実施するためにデータを送出する際には、上記のように格納された低ゲイン側デジタルデータＤ／Ｎ及び差分データΔＤがメモリ５から１組ずつ読み出される。読み出された低ゲイン側デジタルデータＤ／Ｎは上記乗算器４１と同じＮ倍の乗算器４３に入力される。差分器４４で乗算器４３の出力データＤから上記差分データΔＤ（＝Ｄ−Ｄ’）が減算されると、高ゲイン側ＡＤＣ３ａの出力に相当する高ゲイン側デジタルデータＤ’が復元される。そして、この復元された高ゲイン側デジタルデータＤ’と、Ｎ倍の乗算後の低ゲイン側デジタルデータＤとがデータ選択部４５に入力され、選択制御部４６の指示に基づいて選択されたデジタルデータがデータ出力端６から出力される。データ選択部４５への入力データはｎビットであるが、データ選択部４５では、低ゲイン側データが選択されたときにはＬＳＢ側のlog2Ｎビットに「０」を付加し、高ゲイン側データが選択されたときにはＭＳＢ側のlog2Ｎビットに「０」を付加する。つまり、データ選択部４５から出力されるデータのビット幅はｎからｎ＋log2Ｎに拡張される。
【００２１】
アナログ信号入力端１から入力されるアナログ信号が高ゲイン側ＡＤＣ３ａのフルスケール入力レンジを超えるレベルである場合、該ＡＤＣ３ａでは飽和が生じてしまい正しいデータが出力されない。一方、このとき低ゲイン側ＡＤＣ３ｂに入力されるアナログ信号のレベルは１／Ｎ（Ｎ＞１）倍されるので、Ｎを或る程度大きな値にしておけば低ゲイン側ＡＤＣ３ｂでは飽和を生じず、正しくＡ／Ｄ変換されたデータを出力することができる。そこで、データを選択出力する際に選択制御部４６は、高ゲイン側デジタルデータが飽和しているか又はそれに準じたレベルであるか否かを判定し、そうである場合には低ゲイン側デジタルデータを選択し、そうでない場合には高ゲイン側デジタルデータを選択するように切替制御を行う。
【００２２】
また、一般に、ＡＤＣは過大なアナログ信号が入力されて一旦飽和が生じると、入力アナログ信号のレベルが下がっても直ぐには適正なＡ／Ｄ変換動作が行えない。飽和が生じた時点からＡ／Ｄ変換動作が正常に復帰するまでの飽和リカバリー時間は予めＡＤＣの特性として規定されているから、高ゲイン側デジタルデータが飽和しているか又はそれに準じたレベルであると一旦判定されたならば、高ゲイン側デジタルデータが飽和していないとの判定に移行した後にも、飽和リカバリー時間にさらに所定のマージンを加算した時間が経過するまでは低ゲイン側デジタルデータの選択を継続し、その後に高ゲイン側デジタルデータの選択に切り替える。これにより、変換誤差が大きなデジタルデータを出力することを避けることができる。
【００２３】
次に、具体例を挙げて本実施例のデータ収集装置の動作を図２、図３により詳しく説明する。ここでは、ＡＤＣ３ａ、３ｂとして１GHzサンプリングで１２ビットのＡＤＣを用い、メモリ５のデータ幅はＤＤＲ系メモリで一般的な１８ビットであるとする。図１中のｎは１２であり、１つのサンプルに対応する低ゲイン側デジタルデータ及び差分データをメモリ５に同時に読み書きできるように、差分データのビット幅を６とした。また、ゲインを決めるＮを２2＝４とした。これにより、データ収集処理部４から出力されるデータのビット幅は１４ビットになる。
【００２４】
この場合、図３（ａ）に示すように、５００MHzの基本クロックの半周期毎にＡＤＣ３ａ、３ｂから１２ビット幅のデータが出力される。いま、図３（ｂ）に示すように、高ゲイン側ＡＤＣ３ａに入力されるアナログ信号の値は「１００」、「９４」、…、低ゲイン側ＡＤＣ３ｂに入力されるアナログ信号の値は「３０」、「２２」、…、であるとする。理想的には、後者の値は前者の１／４（１／Ｎ）である筈だが、サンプリングのタイミングのずれやアンプ２ａ、２ｂのゲインのばらつきなどの要因により、正確に１／４とはなっていない（但し、この数値例は説明を理解し易くするための極端な値である）。この図３（ｂ）に示した値をデジタル化したデータがＡＤＣ３ａ、３ｂからそれぞれ出力される。なお、図３（ｃ）以降の値は実際には、二値化されたデジタルデータであるが、ここでは分かり易く通常の十進法の数値で記す。
【００２５】
図３（ｃ）は乗算器４１の出力データであり、図３（ｄ）が差分器４２による差分データΔＤである。図３（ｂ）中の「１０２３」というアナログ信号の値は高ゲイン側ＡＤＣ３ａのフルスケール入力レンジを超える値であり、そのときには差分データはＭＡＸを示す。図３（ｂ）上のアナログ信号値をＡ／Ｄ変換して得られた１２ビット幅のデータと図３（ｄ）に示した６ビット幅の差分データとが、合わせて１８ビットのデータとしてメモリ５に同時に書き込まれる。
【００２６】
データ送出時には、メモリ５から上記の１８ビットデータが５００MHzの基本クロックの半周期毎に読み出される（図３（ｅ）参照）。図３（ｆ）は乗算器４３の出力データであり、図３（ｃ）と同じ値となる。図３（ｇ）は図３（ｆ）と図３（ｅ）下との差分を差分器４４により計算した出力データである。入力アナログ信号が高ゲイン側ＡＤＣ３ａの入力レンジを超えていた場合を除き、図３（ｇ）で示す値は図３（ｂ）下に示した高ゲイン側ＡＤＣ３ａへの入力アナログ信号と同じ値となっており、高ゲイン側デジタルデータが完全に復元できていることが判る。選択制御部４６はこの差分結果である高ゲイン側デジタルデータの値（又は低ゲイン側デジタルデータの値）に基づいて信号飽和が生じているか否かを判定し、その結果に基づいてデータ選択部４５は低ゲイン側デジタルデータ又は高ゲイン側デジタルデータを選択して出力する（図３（ｈ）参照）。
【００２７】
なお、この例では、信号飽和と判定された直後に高ゲイン側デジタルデータを選択するようにしているが、実際には上述したように飽和リカバリー時間を考慮して低ゲイン側デジタルデータの選択を所定時間継続するとよい。
【００２８】
ＡＤＣ３ａ、３ｂによりそれぞれ得られた１２ビット幅の高ゲイン側デジタルデータと低ゲイン側デジタルデータとを共にメモリに格納する従来の構成では、１８ビット幅のＤＤＲ系メモリが２個必要になる。これに対し、上記実施例の構成では、１２ビット幅の低ゲイン側デジタルデータと６ビット幅の差分データとを１８ビット幅のメモリ領域に割り当てているため、ＤＤＲ系メモリは１個で済むことになる。このように、本実施例のデータ収集装置では、必要となるメモリ数を減らしてコスト削減を図ることができる。また、例えば、データ選択部４５の２系統の入力側からそれぞれデータを取り出すか、或いは選択制御部４６において一方のデータを強制的に選択できるようにしておくことにより、高ゲイン側デジタルデータと低ゲイン側デジタルデータの全てを取り出すことが可能であり、これらデータを用いてハードウエアデバッグを容易に行うことができる。
【００２９】
なお、上記実施例は本発明の一例であり、本発明の趣旨の範囲で適宜変形や修正、追加を行っても本願特許請求の範囲に包含されることは明らかである。
【符号の説明】
【００３０】
１…アナログ信号入力端
２ａ…高ゲイン側アンプ
２ｂ…低ゲイン側アンプ
３ａ…高ゲイン側ＡＤＣ
３ｂ…低ゲイン側ＡＤＣ
４…データ収集処理部
４１、４３…乗算器
４２、４４…差分器
４５…データ選択部
４６…選択制御部
５…メモリ
６…データ出力端
【図１】
0005704081.tif 000002
【図２】
0005704081.tif 000003
【図３】
0005704081.tif 000004