(57)【特許請求の範囲】
【請求項１】
論理値を電気的に書き込み可能に記憶する不揮発性の記憶素子に接続され、該記憶素子に記憶された論理値に応じた大きさの電圧が印加されるビット線と、
前記ビット線に印加された電圧の大きさと基準電圧線に印加された基準電圧の大きさとの比較を行って前記論理値を識別する場合、該比較に先立って該ビット線を前記基準電圧の大きさに相当する大きさの電圧で充電する充電手段と、
前記基準電圧線と前記ビット線との間に接続され、前記充電手段による充電が行われた際にカップリング電荷を発生する容量性負荷を備え、該容量性負荷を利用して前記基準電圧線の電圧の大きさと前記ビット線の電圧の大きさとの差に応じた電圧を前記比較の結果を示す電圧として生成する電圧生成手段と、
前記基準電圧線と前記容量性負荷との接続点に接続されたゲート端子を有する第１の電界効果トランジスタを備え、前記充電手段による充電が行われた際に、該第１の電界効果トランジスタのゲート端子の電圧と前記容量性負荷のゲート端子の電圧とを共通の電圧とすることで、前記基準電圧線の電荷を吸収する電荷吸収手段と、
を含む不揮発性記憶装置。
【請求項２】
前記電荷吸収手段は、前記第１の電界効果トランジスタのゲート端子に前記カップリング電荷と同量の逆極性の電荷を発生させ、発生させた電荷を用いて前記基準電圧線の電荷を吸収する請求項１に記載の不揮発性記憶装置。
【請求項３】
前記電荷吸収手段を、前記記憶素子から前記論理値の読み出しを開始してから終了するまでの読出期間に前記第１の電界効果トランジスタのソース端子及びドレイン端子に接地電圧を印加し、該読出期間以外の期間に前記ソース端子及び前記ドレイン端子に前記基準電圧の大きさに相当する大きさの電圧を印加する電圧印加手段を含んで構成した請求項１又は請求項２に記載の不揮発性記憶装置。
【請求項４】
前記容量性負荷を、複数の電界効果トランジスタが直列に接続されて構成された直列回路とした請求項１〜請求項３の何れか１項に記載の不揮発性記憶装置。
【請求項５】
前記ビット線において前記充電手段との接続点である充電点と前記記憶素子との間に挿入され、該充電手段によって該ビット線を充電する充電期間の初期に該ビット線を放電させるように作動する放電手段と、
前記ビット線において前記充電点と前記放電手段との間に挿入され、前記初期に該充電点と該放電手段との間の電流経路を非導通状態にし、前記充電期間の前記初期以外の期間に該電流経路を導通状態にするように前記非導通状態と前記導通状態とを切り替える切替手段と、を更に含む請求項１〜請求項４の何れか１項に記載の不揮発性記憶装置。
【請求項６】
前記切替手段は、第２の電界効果トランジスタを備え、該第２の電界効果トランジスタのソース端子及びドレイン端子間を導通状態と非導通状態とに切り替えることによって前記電流経路の導通状態と非導通状態とを切り替える請求項５に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き込み可能な不揮発性記憶装置に関する。
【背景技術】
【０００２】
従来の不揮発性メモリとしては、例えば、複数のメモリセルがワード線ＷＬおよびビット線ＢＬにそれぞれ配列されてメモリセルアレイを形成し、読み出し対象のメモリセルのビット線を選択回路を介して読み出しアンプに順次接続し、読み出しアンプでメモリセルに接続されたビット線の電圧の大きさを基準電圧の大きさと比較することによりデータを読み出すものが知られている。
【０００３】
ところで、メモリセルには、“１”又は“０”の論理値を示すデータが記憶されている。ビット線ＢＬは、読み出し対象のメモリセルに記憶されたデータに応じて電圧の大きさが変化するが、データ“１”の読み出し後のデータ“０”の読み出しなどでビット線ＢＬが充電されて０リードの判定が可能な安定状態となるまで時間がかかり、これがアクセス遅延の原因の１つになっていた。
【０００４】
この問題を解決する技術として、特許文献１には、ビット線ＢＬからデータを読み出す際に、内部電源で生成される内部電圧ＣＳＶでプリチャージすることにより、データの読み出しを高速化する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４９２９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、内部電圧ＣＳＶの大きさは、基準電圧の大きさと必ずしも一致しない。このため、内部電圧ＣＳＶの大きさが基準電圧の大きさよりも大きい場合は、プリチャージによりビット線ＢＬが基準電圧の大きさを超えて充電されるため、オーバーシュートが発生してしまう。逆に、内部電圧ＣＳＶの大きさが基準電圧の大きさよりも小さい場合は、プリチャージによりアクセス期間が短縮されるものの、プリチャージ後にビット線ＢＬが充電されるため、安定状態となるまで時間がかかる。このように従来の不揮発性メモリでは、内部電圧ＣＳＶの大きさが基準電圧の大きさと必ずしも一致しないため、アクセス遅延が発生してしまう場合がある、という問題点があった。なお、本明細書中では、容量性素子に電荷を蓄えるという意味に加え、配線に対して電圧を印加することも広義的に“充電”と称している。“充電”と称するのは、配線における寄生容量の存在を考慮してこの寄生容量に電荷を蓄えるという見方をしているからである。
【０００７】
本発明は、上記問題点を解決するために成されたものであり、アクセス遅延の発生を抑制することができる不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１記載の発明の不揮発性記憶装置は、論理値を電気的に書き込み可能に記憶する不揮発性の記憶素子に接続され、該記憶素子に記憶された論理値に応じた大きさの電圧が印加されるビット線と、前記ビット線に印加された電圧の大きさと基準電圧線に印加された基準電圧の大きさとの比較を行って前記論理値を識別する場合、該比較に先立って該ビット線を前記基準電圧の大きさに相当する大きさの電圧で充電する充電手段と、前記基準電圧線と前記ビット線との間に接続され、前記充電手段による充電が行われた際にカップリング電荷を発生する容量性負荷を備え、該容量性負荷を利用して前記基準電圧線の電圧の大きさと前記ビット線の電圧の大きさとの差に応じた電圧を前記比較の結果を示す電圧として生成する電圧生成手段と、前記基準電圧線と前記容量性負荷との接続点に接続されたゲート端子を有する第１の電界効果トランジスタを備え、前記充電手段による充電が行われた際に、該第１の電界効果トランジスタのゲート端子の電圧と前記容量性負荷のゲート端子の電圧とを共通の電圧とすることで、前記基準電圧線の電荷を吸収する電荷吸収手段と、を含んで構成されている。
【発明の効果】
【０００９】
本発明によれば、アクセス遅延の発生を抑制することができる、という効果が得られる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る不揮発性メモリの概略構成の一例を模式的に示す模式図である。
【図２】第１の実施形態に係る不揮発性メモリの概略構成の一例を示す構成図である。
【図３】第１の実施形態に係るアンプの要部構成の一例を示す構成図である。
【図４】第１の実施形態に係る不揮発性メモリにおける信号の遷移状態の一例を示すタイムチャートである。
【図５】第２の実施形態に係るアンプの要部構成の一例を示す構成図である。
【図６】第２の実施形態に係る不揮発性メモリにおける信号の遷移状態を示すタイムチャートである。
【図７】実施形態に係る不揮発性メモリの基本構成の一例を示す構成図である。
【図８】実施形態に係るアンプの基本構成の一例を示す構成図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を実施するための形態について説明する。
【００１２】
先ず、本実施形態に係る不揮発性メモリの基本構成について説明する。図７は、本実施形態に係る不揮発性メモリの基本構成の一例を示す構成図である。同図に示すように、不揮発性メモリ１００は、メモリセル１０２がマトリクス状に複数設けられたメモリセルアレイ１０４と、メモリセル１０２からデータを読み出して出力するためのアンプ１０５と、アンプ１０５から出力されたデータを保持するラッチ回路１０６と、ラッチ回路１０６によって保持されているデータを取り出して外部に出力する出力回路１０７と、を含んで構成されている。メモリセルアレイ１０４には、外部からアドレスが入力されることによってデコードされる複数本のワード線ＷＬ（ＷＬ０，ＷＬ１，・・・・ＷＬｙ）が並列に配置されている。これらの複数本のワード線ＷＬに対して交差する方向には、データ伝送用の複数本のビット線ＢＬ（ＢＬ０，ＢＬ１，・・・・ＢＬｘ）が所定間隔を隔てて並列に配置されている。また、各ビット線ＢＬの近傍には、これらと並行に、メモリセル１０２のドレイン端子側の電位を引き下げるための複数本のドレイン線ＤＬ（ＤＬ０，ＤＬ１，・・・・ＤＬｘ）がそれぞれ配置されている。
【００１３】
アンプ１０５は、ビット線ＢＬ毎に設けられ、電流検知型のアンプであるビット線別アンプ１０８と、基準電流ＩＲＥＦを発生する基準電流発生回路１０９と、基準電流発生回路１０９によって発生された基準電流ＩＲＥＦを基準電圧ＶＲＥＦに変換するリファレンスアンプ１１０と、リファレンスアンプ１１０によって得られた基準電圧ＶＲＥＦの大きさと同等の大きさの定電圧ＶＲＥＦＥＱを発生する定電圧発生回路１１２と、ビット線別アンプ１０８毎に設けられ、対応するビット線別アンプ１０８でビット線ＢＬを充電する充電回路１１４と、を含んで構成されている。
【００１４】
ビット線別アンプ１０８は、対応するビット線ＢＬを介してメモリセル１０２から入力された電流ＩＣＥＬＬ（ＩＣＥＬＬ０，ＩＣＥＬＬ１，・・・・ＩＣＥＬＬｘ）の大きさと基準電流ＩＲＥＦの大きさとの差に対応する電圧を生成するアンプ本体１１６と、アンプ本体１１６によって生成された電圧を論理値に変換して出力する論理回路１１８と、を含んで構成されている。
【００１５】
図８には、不揮発性メモリ１００のアンプ１０５の基本構成の一例が示されている。同図に示すように、ビット線別アンプ１０８のアンプ本体１１６は、メモリセル１０２のソース端子の電位を、接地電位にすることによりメモリセル１０２をデータの読み出し可能状態に初期化する初期化実行回路１１６Ａと、ビット線ＢＬを流れる電流を電圧に変換し、変換して得た電圧の大きさとリファレンスアンプ１１０で得られた基準電圧ＶＲＥＦの大きさとの差に対応する電圧（以下、「差電圧」という。）を生成して論理回路１１８に出力する差電圧出力回路１１６Ｂと、を含んで構成されている。また、ビット線別アンプ１０８は、充電回路１１４によってビット線ＢＬが定電圧ＶＲＥＦＥＱで充電されるように構成されている。
【００１６】
このように構成されたビット線別アンプ１０８では、メモリセル１０２からデータを読み出す場合、先ず、メモリセル１０２のソース端子の電位が初期化実行回路１１６Ａによって初期化される。そして、ビット線ＢＬが充電回路１１４によって定電圧ＶＲＥＦＥＱで充電された後、差電圧出力回路１１６Ｂから差電圧が出力される。差電圧出力回路１１６Ｂから出力される差電圧の大きさは、メモリセル１０２からビット線ＢＬを介して入力された電流ＩＣＥＬＬの大きさが基準電流ＩＲＥＦの大きさよりも大きければ基準電圧ＶＲＥＦよりも大きくなり、メモリセル１０２から出力された電流ＩＣＥＬＬの大きさが基準電流ＩＲＥＦの大きさよりも小さければ基準電圧ＶＲＥＦよりも小さくなる。従って、論理回路１１８は、差電圧出力回路１１６Ｂから入力された差電圧の大きさが基準電圧ＶＲＥＦよりも大きいか否かを判定することによりメモリセル１０２のデータにより示される論理値を識別することができる。
【００１７】
このように、差電圧の生成に先立ってビット線ＢＬを定電圧ＶＲＥＦＥＱで充電しておくことにより、特許文献１に記載の技術に比べ、メモリセル１０２に対してのアクセス遅延の発生を抑制することができる。
【００１８】
ところで、同図に示すように、差電圧出力回路１１６Ｂは、複数のＰチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＰＭＯＳトランジスタ」という。）が直列に接続されて構成されたＰＭＯＳ直列部６０と複数のＮチャネル型ＭＯＳ電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」という。）が直列に接続されて構成されたＮＭＯＳ直列部６２とが直列に接続されて構成された回路を含んで構成されている。また、差電圧出力回路１１６Ｂでは、同図に示すようにＰＭＯＳ直列部６０の１つのＰＭＯＳトランジスタのゲート端子及びＮＭＯＳ直列部６２の２つのＮＭＯＳトランジスタの各ゲート端子には基準電圧ＶＲＥＦが印加されるようにリファレンスアンプ１１０の出力端子が基準電圧線を介して接続され、ＰＭＯＳ直列部６０とＮＭＯＳ直列部６２との接続点が論理回路１１８の入力端子に接続され、ＰＭＯＳ直列部６０に直接接続されたＮＭＯＳトランジスタのソース端子にビット線ＢＬが接続されている。これにより、差電圧出力回路１１６Ｂは、データの読み出し対象とされたメモリセル１０２に記憶されたデータにより示される論理値が識別可能な差電圧を生成して論理回路１１８に出力することができる。
しかしながら、差電圧出力回路１１６Ｂでは、充電回路１１４による充電を開始したときに、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート容量を介してゲート電圧が突き上げられてしまうため、ゲート電圧の大きさを基準電圧ＶＲＥＦの大きさに維持することが困難である。また、リファレンスアンプ１１０は、差電圧出力回路１１６Ｂと同様の直列回路、つまり図８に示すようにＰＭＯＳ直列部６０と同様のＰＭＯＳ直列部とＮＭＯＳ直列部６２と同様のＮＭＯＳ直列部とが直列に接続されて構成された直列回路を有しており、この直列回路によって基準電圧ＶＲＥＦを生成しているので、差電圧出力回路１１６Ｂに基準電圧ＶＲＥＦを供給する能力が乏しい。そのため、差電圧出力回路１１６ＢのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電圧が一旦突き上げられるとそのゲート電圧が基準電圧ＶＲＥＦに復帰して安定するまで時間がかかり、その分だけメモリセル１０２に対するアクセスが遅延してしまう可能性を含んでいる。
そこで、以下に示す第１の実施形態及び第２の実施形態では、アクセスが遅延してしまう可能性をより一層低くすることができる不揮発性メモリを開示する。
なお、以下では、図７に示す不揮発性メモリ１００及び図８に示すアンプ１０５と同一の構成は同一の符号を付して、その説明を省略する。
【００１９】
［第１の実施形態］
【００２０】
図１には、本第１の実施形態に係る不揮発性メモリ１０の構成の一例が模式的に示されている。同図に示すように、不揮発性メモリ１０は、複数のメモリセルアレイ１０４を備えている。複数のメモリセルアレイ１０４には、各々共通の書き込み回路１２及び不良ワード線救済回路１４が設けられている。書き込み回路１２は、メモリセル１０２に対してデータを書き換えるための電圧を印加するものである。不良ワード線救済回路１４は、不良のワード線ＷＬがあった場合に予備のワード線を用いて救済するための冗長回路である。
【００２１】
また、複数のメモリセルアレイ１０４の各々には、アンプ１５、不良ビット線救済回路１６、ラッチ回路１０６、及びＥＣＣ論理回路２０が設けられている。アンプ１５は、図８に示すアンプ１０５の機能を備えている。不良ビット線救済回路１６は、不良のビット線ＢＬがあった場合に予備のビット線を用いて救済するための冗長回路である。ラッチ回路１０６は、アンプ１０５から出力されたデータにより示される論理値を保持するものである。ＥＣＣ論理回路２０は、メモリセル１０２の欠陥に起因してアンプ１０５から誤った論理値が出力された場合に論理値の誤りを検出して訂正するものである。
【００２２】
また、複数のメモリセルアレイ１０４には、各々共通の入出力回路２２が設けられており、メモリセル１０２を特定するアドレスを示すアドレスデータの入力やアンプ１０５で識別された論理値の出力は、入出力回路２２を介して各々行われる。
【００２３】
更に、不揮発性メモリ１０には、ワードデコーダドライバ２６、内部電源２８、基準電流発生回路１０９、及びタイミング信号発生回路３０が設けられている。ワードデコーダドライバ２６は、入出力回路２２を介して入力されたアドレスデータにより示されるアドレスによって特定されるメモリセル１０２のワード線ＷＬからデータを読み出すための電圧を印加する。内部電源２８は、外部電源（図示省略）から供給された外部電圧ＶＣＣを変圧して内部電圧ＶＣＤとして各部に供給する。タイミング信号発生回路３０は、不揮発性メモリ１０を構成している各部の動作期間を規定するためのタイミング信号を発生するものである。
【００２４】
図２には、本第１の実施形態に係る不揮発性メモリ１０の構成の一例が概略的に示されている。不揮発性メモリ１０は、図７に示す不揮発性メモリ１００に比べ、アンプ１０５に代えてアンプ１５を適用した点、及びラッチ回路１８を設けた点が異なっている。
【００２５】
メモリセルアレイ１０４において、各メモリセル１０２のフローティングゲートにはそれぞれワード線ＷＬが接続され、各メモリセル１０２のソース端子にはビット線ＢＬが接続され、各メモリセル１０２のドレイン端子にはドレイン線ＤＬが接続されている。
【００２６】
各ビット線ＢＬはアンプ１５に接続されている。アンプ１５は、図８に示すアンプ１０５に比べ、ビット線別アンプ１０８に代えてビット線別アンプ３２を適用している点が異なっている。ビット線別アンプ３２は、図８に示すビット線別アンプ１０８に比べ、新たにカップリング相殺回路３４を設けた点が異なっている。
【００２７】
ビット線別アンプ３２のアンプ本体１１６には、対応するビット線ＢＬが接続されている。また、アンプ本体１１６には、カップリング相殺回路３４が接続されている。また、カップリング相殺回路３４にはタイミング信号発生回路３０が接続されており、アンプ１５の動作期間をハイレベルで示す動作期間信号ＴＡＭＰが入力される。また、ビット線別アンプ３２において、論理回路１１８の入力端子はアンプ本体１１６に接続されており、アンプ本体１６から差電圧ＶＯＵＴが供給される。
【００２８】
各ビット線別アンプ３２には、それぞれラッチ回路１０６及び出力回路１０７が設けられている。出力回路１０７は、図１に示す入出力回路２２に組み込まれている。論理回路１１８の出力端子は、対応するラッチ回路１０６の入力端子に接続され、ラッチ回路１０６の出力端子は、対応する出力回路１０７の入力端子に接続されている。また、ラッチ回路１０６には、タイミング信号発生回路３０に接続されており、入力されたデータの保持（ラッチ）を可能にする期間をハイレベルで示すラッチ可能期間信号ＴＬＡＴが入力される。なお、以下では、ラッチ回路１０６がデータの保持が可能な状態を“ラッチ可能状態”と称する。
【００２９】
従って、アンプ本体１６は、差電圧ＶＯＵＴ（ＶＯＵＴ０，ＶＯＵＴ１，・・・・ＶＯＵＴｘ）を出力し、論理回路１１８は、アンプ本体１６から供給された差電圧ＶＯＵＴを論理値化し、論理値ＳＯＵＴ（ＳＯＵＴ０，ＳＯＵＴ１，・・・・ＳＯＵＴｘ）を出力する。そして、ラッチ回路１０６は、タイミング信号発生回路３０から入力されたラッチ可能期間信号ＴＬＡＴに基づいて、論理回路１１８から入力された論理値ＳＯＵＴを保持する。ラッチ回路１０６によって保持された論理値ＳＯＵＴは、ＥＣＣ論理回路２０によって必要に応じて誤り訂正が施され、論理値ＳＯＵＴＬＡＴ（ＳＯＵＴＬＡＴ０，ＳＯＵＴＬＡＴ１，・・・・ＳＯＵＴＬＡＴｘ）として出力回路１０７に出力される。
【００３０】
基準電流発生回路１０９の出力端子はリファレンスアンプ１１０の入力端子に接続されている。リファレンスアンプ１１０の出力端子は定電圧発生回路１１２の入力端子及び各ビット線別アンプ３２のアンプ本体１１６に接続されている。定電圧発生回路１１２の出力端子は、各充電回路１１４の入力端子及び各ビット線別アンプ３２のカップリング相殺回路３４の入力端子に接続されている。また、充電回路１１４には、タイミング信号発生回路３０が接続されており、充電を行う充電期間をハイレベルで示す充電期間信号ＴＡＭＰＣが入力される。なお、本第１の実施形態では、充電期間を３０ｎｓとしているが、この時間は、充電を開始してから、メモリセル１０２のワード線ＷＬの電圧の大きさがメモリセル１０２に記憶されたデータの読み出しを可能にする電圧の大きさに達した時間から更に数ｎｓだけマージンをもった時間であり、ビット線ＢＬの電位が安定するまでの時間を見積もって設定されている。
【００３１】
図３には、本第１の実施形態に係るアンプ１５の構成の一例が示されている。同図に示すように、リファレンスアンプ１１０は、各々のゲート端子がタイミング信号発生回路３０に接続されたＮＭＯＳトランジスタ１１２Ａ，１１２Ｂ及び直列回路１１２Ｃを含んで構成されている。
【００３２】
直列回路１１２Ｃは、ＰＭＯＳトランジスタ３６Ａ，３６Ｂ，３６Ｃが直列に接続されて構成されたＰＭＯＳ直列部３６とＮＭＯＳトランジスタ３８Ａ，３８Ｂ，３８Ｃが直列に接続されて構成されたＮＭＯＳ直列部３８を含んで構成されている。ＰＭＯＳ直列部３６の一端であるＰＭＯＳトランジスタ３６Ａのソース端子には、外部電圧ＶＣＣが印加された外部電圧線が接続され、ＰＭＯＳ直列部３６の他端であるＰＭＯＳトランジスタ３６Ｃのドレイン端子には、ＮＭＯＳ直列部３８の一端であるＮＭＯＳトランジスタ３８Ａのドレイン端子が接続されている。また、ＮＭＯＳ直列部３８の他端であるＮＭＯＳトランジスタ３８Ｃのソース端子は接地されている。
【００３３】
ＰＭＯＳトランジスタ３６Ｂのゲート端子は接地されている。また、ＰＭＯＳトランジスタ３６Ａ及びＮＭＯＳトランジスタ１１２Ａ，１１２Ｂの各ゲート端子はタイミング信号発生回路３０に接続されている。ＰＭＯＳトランジスタ３６Ａ及びＮＭＯＳトランジスタ１１２Ｂの各ゲート端子にはタイミング信号発生回路３０によって同レベルの信号が入力され、ＮＭＯＳトランジスタ１１２Ａのゲート端子にはタイミング信号発生回路３０によってその信号に対して反転した信号が入力される。
【００３４】
ＰＭＯＳトランジスタ３６Ａ及びＮＭＯＳトランジスタ１１２Ａ，１１２Ｂの各ゲート端子にタイミング信号発生回路３０から入力される信号は、アンプ１５によってメモリセル１０２からデータが読み出されない非動作時とアンプ１５によってメモリセル１０２からデータが読み出される動作時とで異なっている。つまり、動作時には、ＰＭＯＳトランジスタ３６Ａ及びＮＭＯＳトランジスタ１１２Ｂの各ゲート端子にローレベル（ＰＭＯＳトランジスタにおいて、ゲート端子に入力される間、ソース端子及びドレイン端子間を導通状態にし、ＮＭＯＳトランジスタにおいて、ゲート端子に入力される間、ソース端子及びドレイン端子間を非導通状態にする信号レベル）の信号ＳＴＢＹが入力され、ＮＭＯＳトランジスタ１１２Ａのゲート端子にハイレベル（ＰＭＯＳトランジスタにおいて、ゲート端子に入力される間、ソース端子及びドレイン端子間を非導通状態にし、ＮＭＯＳトランジスタにおいて、ゲート端子に入力される間、ソース端子及びドレイン端子間を導通状態にする信号レベル）の信号ＳＴＢＹＢが入力される。一方、非動作時には、ＰＭＯＳトランジスタ３６Ａ及びＮＭＯＳトランジスタ１１２Ｂの各ゲート端子にハイレベルの信号ＳＴＢＹが入力され、ＮＭＯＳトランジスタ１１２Ａのゲート端子にローレベルの信号ＳＴＢＹＢが入力される。
【００３５】
ＮＭＯＳトランジスタ１１２Ａのドレイン端子はリファレンスアンプ１１０の入力端子を介して基準電流発生回路１０９の出力端子に接続されている。また、ＮＭＯＳトランジスタ１１２Ａのソース端子はＮＭＯＳ直列部３８のＮＭＯＳトランジスタ３８Ａのソース端子とＮＭＯＳトランジスタ３８Ｂのドレイン端子との接続点に接続されている。
【００３６】
ＮＭＯＳトランジスタ３８Ａ，３８Ｂ，３８Ｃの各ゲート端子及びＰＭＯＳトランジスタ３６Ｃのゲート端子は相互に接続され、かつＰＭＯＳトランジスタ３６Ｃのドレイン端子とＮＭＯＳトランジスタ３８Ａのドレイン端子との接続点に接続されている。
【００３７】
ＮＭＯＳトランジスタ１１２Ｂのソース端子は接地されている。また、ＮＭＯＳトランジスタ１１２Ｂのドレイン端子にはＮＭＯＳトランジスタ３８Ａ，３８Ｂ，３８Ｃの各ゲート端子及びＰＭＯＳトランジスタ３６Ｃのゲート端子が接続されている。更に、ＮＭＯＳトランジスタ１１２Ｂのドレイン端子には基準電圧線４０が接続されている。従って、リファレンスアンプ１１０は、基準電流発生回路１０９から入力された基準電流ＩＲＥＦを基準電圧ＶＲＥＦに変換して基準電圧線４０を介して出力することができる。
【００３８】
定電圧発生回路１１２は、オペアンプ４２、コンデンサ４４及び分圧回路４６を含んで構成されている。分圧回路４６は、ＰＭＯＳトランジスタ４６Ａ及び抵抗器４６Ｂが直列に接続されて構成されている。ＰＭＯＳトランジスタ４６Ａのソース端子には、外部電圧ＶＣＣが印加された外部電圧線が接続され、ＰＭＯＳトランジスタ４６Ａのドレイン端子には抵抗器４６Ｂの一端が接続され、抵抗器４６Ｂの他端は接地されている。オペアンプ４２の非反転入力端子には基準電圧線４０が接続され、オペアンプ４２の反転入力端子にはＰＭＯＳトランジスタ４６Ａと抵抗器４６Ｂとの接続点４６Ｃ及びコンデンサ４４の一端が接続され、オペアンプ４２の出力端子にはＰＭＯＳトランジスタ４６Ａのゲート端子及びコンデンサ４４の他端が接続されている。従って、定電圧発生回路１１２は、接続点４６Ｃにて、リファレンスアンプ１１０から基準電圧線４０を介して供給される基準電圧ＶＲＥＦと同等の大きさの定電圧ＶＲＥＦＥＱを発生させることができる。
【００３９】
充電回路１１４は、ＮＭＯＳトランジスタ４８を含んで構成されている。ＮＭＯＳトランジスタ４８のドレイン端子は定電圧発生回路１１２の接続点４６Ｃに接続され、ＮＭＯＳトランジスタ４８のソース端子は、対応するビット線ＢＬに接続されている。また、ＮＭＯＳトランジスタ４８のゲート端子は、タイミング信号発生回路３０に伝送線５０を介して接続されている。従って、伝送線５０に伝送される充電期間信号ＴＡＭＰＣの信号レベルがハイレベルの間はＮＭＯＳトランジスタ４８のソース端子及びドレイン端子間が導通状態となるため、対応するビット線ＢＬが定電圧ＶＲＥＦＥＱで充電され、伝送線５０に伝送される充電期間信号ＴＡＭＰＣの信号レベルがローレベルの間はＮＭＯＳトランジスタ４８のソース端子及びドレイン端子間が非導通状態となるため、対応するビット線ＢＬが充電されない。
【００４０】
初期化実行回路１１６Ａは、ＰＭＯＳトランジスタ５４及びＮＭＯＳトランジスタ５６が直列に接続されて構成されている。ＰＭＯＳトランジスタ５４のソース端子は内部電源２８（図１参照）に接続されており、内部電圧ＶＣＤが印加される。また、ＰＭＯＳトランジスタ５４のドレイン端子はＮＭＯＳトランジスタ５６のドレイン端子に接続され、ＮＭＯＳトランジスタ５６のソース端子は接地されている。また、ＰＭＯＳトランジスタ５４とＮＭＯＳトランジスタ５６との接続点は、ビット線ＢＬに接続されている。更に、ＰＭＯＳトランジスタ５４のゲート端子にはタイミング信号発生回路３０が接続されており、アンプ１５の動作期間をハイレベルで示す動作期間信号ＴＡＭＰの反転した信号である反転動作期間信号ＴＡＭＰＢがタイミング信号発生回路３０から入力される。
【００４１】
ＮＭＯＳトランジスタ５６のゲート端子にもタイミング信号発生回路３０が接続されており、アンプ１５の動作期間の初期にビット線ＢＬを放電する期間をハイレベルで示す放電期間信号ＴＤＩＳがタイミング信号発生回路３０から入力される。
【００４２】
差電圧出力回路１１６Ｂは、直列回路５８を含んで構成されている。直列回路５８は、ＰＭＯＳトランジスタ６０Ａ，６０Ｂ，６０Ｃが直列に接続されて構成されたＰＭＯＳ直列部６０とＮＭＯＳトランジスタ６２Ａ，６２Ｂ，６２Ｃが直列に接続されて構成されたＮＭＯＳ直列部６２を含んで構成されている。ＮＭＯＳトランジスタ６２ＡとＮＭＯＳトランジスタ６２Ｂとの接続点はビット線ＢＬに接続されている。つまり、ＮＭＯＳトランジスタ６２ＡとＮＭＯＳトランジスタ６２Ｂとの接続点は、ＰＭＯＳトランジスタ５４とＮＭＯＳトランジスタ５６との接続点及びＮＭＯＳトランジスタ４８のソース端子にビット線ＢＬを介して接続されている。
【００４３】
また、ＰＭＯＳ直列部６０の一端であるＰＭＯＳトランジスタ６０Ａのソース端子は、外部電圧ＶＣＣが印加された外部電圧線に接続され、ＰＭＯＳ直列部６０の他端であるＰＭＯＳトランジスタ６０Ｃのドレイン端子は、ＮＭＯＳ直列部６２の一端であるＮＭＯＳトランジスタ６２Ａのドレイン端子に接続されている。また、ＮＭＯＳ直列部６２の他端であるＮＭＯＳトランジスタ６２Ｃのソース端子は接地されている。
【００４４】
直列回路５８において、ＰＭＯＳ直列部６０のＰＭＯＳトランジスタ６０Ａのゲート端子にはタイミング信号発生回路３０が接続されており、反転動作期間信号ＴＡＭＰＢがタイミング信号発生回路３０から入力される。また、ＰＭＯＳ直列部６０のＰＭＯＳトランジスタ６０Ｂのゲート端子は接地されている。また、ＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃの各ゲート端子は相互に接続されており、かつ基準電圧線４０に接続されている。また、ＮＭＯＳトランジスタ６２Ｂのゲート端子はＰＭＯＳ直列部６０とＮＭＯＳ直列部６２との接続点（ＰＭＯＳトランジスタ６０Ｃのドレイン端子とＮＭＯＳトランジスタ６２Ａのドレイン端子との接続点）６４に接続されている。また、この接続点６４は、差電圧が印加される配線６５を介して論理回路１１８の入力端子に接続されている。
【００４５】
ビット線別アンプ３２は、ＰＭＯＳトランジスタ６６を備えている。ＰＭＯＳトランジスタ６６のソース端子は論理回路１１８の入力端子に接続され、ＰＭＯＳトランジスタ６６のドレイン端子は接地されている。また、ＰＭＯＳトランジスタ６６のゲート端子にはタイミング信号発生回路３０が接続されており、反転動作期間信号ＴＡＭＰＢがタイミング信号発生回路３０から入力される。
【００４６】
カップリング相殺回路３４は、充電回路１１４によって充電を開始した際の直列回路５８におけるＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃの容量性カップリングによって発生した電荷（以下、「カップリング電荷」という。）を相殺するものである。
【００４７】
カップリング相殺回路３４は、ＮＭＯＳトランジスタ６８及び反転回路７０を含んで構成されている。ＮＭＯＳトランジスタ６８のゲート端子にはＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃの各ゲート端子が接続されている。反転回路７０は、第１電源端子７０Ａ、第２電源端子７０Ｂ、入力端子７０Ｃ及び出力端子７０Ｄを有している。第１電源端子７０Ａには定電圧発生回路１１２の接続点４６Ｃが接続されており、定電圧ＶＲＥＦＥＱが印加される。また、第２電源端子７０Ｂは接地されている。また、入力端子７０Ｃにはタイミング信号発生回路３０が接続されており、動作期間信号ＴＡＭＰがタイミング信号発生回路３０から入力される。更に、出力端子７０ＤにはＮＭＯＳトランジスタ６８のソース端子及びドレイン端子が接続されている。なお、ＮＭＯＳトランジスタ６８は、充電回路１１４によって充電が開始されたときにＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃの各ゲート端子で発生するカップリング電荷と同量の逆極性の電荷をゲート端子に発生させるように構成されている。
【００４８】
次に、図４を参照しながら本第１の実施形態に係る不揮発性メモリ１０の作用について説明する。なお、図４には、メモリセル１０２からデータを読み出す際のアンプ１５における信号レベルの遷移を示すタイムチャートである。また、ここでは、錯綜を回避するために、ワード線ＷＬｙ、ドレイン線ＤＬｘ及びビット線ＢＬｘに接続されたメモリセル１０２からデータを読み出す場合について説明する。更に、ここでは、錯綜を回避するために、アンプ１５の動作期間以外の期間は、ビット線ＢＬｘが内部電圧ＶＣＤで充電されるものとする。
【００４９】
同図に示すように、アンプ１５は、外部から新たなアドレスデータが入力されてアドレスが更新されると、更新されたアドレスのメモリセル１０２に対するアクセスを開始する。なお、同図の“ＴＡＣ”はメモリセル１０２に対してのアクセス期間を示す。
【００５０】
メモリセル１０２に対するアクセスが開始されると、メモリセル１０２のワード線ＷＬｙにメモリセル１０２に記憶されたデータの読み出しを可能にする電圧ＶＣＷが印加され、メモリセル１０２のドレイン線ＤＬｘに内部電圧ＶＣＤが印加される。
【００５１】
また、メモリセル１０２に対するアクセスが開始されると、ラッチ可能期間信号ＴＬＡＴ、放電期間信号ＴＤＩＳ及び充電期間信号ＴＡＭＰＣが同時期にローレベルからハイレベルに遷移する。放電期間信号ＴＤＩＳがローレベルからハイレベルに遷移すると、ＮＭＯＳトランジスタ５６のソース端子及びドレイン端子間が非導通状態から導通状態に遷移する。これによって、放電期間信号ＴＤＩＳがハイレベルの間（例えば、５ｎｓ）、ビット線ＢＬｘに印加されている内部電圧ＶＣＤが放電され、ビット線ＢＬｘの電圧の大きさが電圧ＶＳＳ（例えば、接地電圧レベル）に降下する。一方、ラッチ可能期間信号ＴＬＡＴがローレベルからハイレベルに遷移すると、ラッチ回路１０６がラッチ可能状態となる。また、充電期間信号ＴＡＭＰＣがローレベルからハイレベルに遷移すると、ハイレベルの間（例えば、３０ｎｓ）、ビット線ＢＬｘに定電圧ＶＲＥＦＥＱが印加されて配線６５が定電圧ＶＲＥＦＥＱに充電される（差電圧出力回路１１６Ｂから出力される差電圧ＶＯＵＴｘが定電圧ＶＲＥＦＥＱまで上昇する）。
【００５２】
また、放電期間信号ＴＤＩＳがハイレベルからローレベルに遷移すると、動作期間信号ＴＡＭＰがローレベルからハイレベルに遷移し、これに応じてビット線ＢＬｘにはメモリセル１０２のデータに対応する電流が流れ始める。この電流は、動作期間信号ＴＡＭＰがハイレベルの間流れる。そして、ラッチ準備信号ＴＬＡＴがハイレベルからローレベルに遷移すると、動作期間信号ＴＡＭＰがハイレベルからローレベルに遷移し、これに応じてビット線ＢＬｘには電流が流れなくなる。
【００５３】
充電期間信号ＴＡＭＰＣがハイレベルからローレベルに遷移すると、充電が終了し、差電圧出力回路１１６Ｂは、現時点でビット線ＢＬに流れる電流ＩＣＥＬＬｘの大きさと基準電流ＩＲＥＦの大きさとの差に対応する差電圧を生成し、定電圧ＶＲＥＦＥＱに充電された配線６５に出力する。このとき、電流ＩＣＥＬＬｘの大きさが基準電流ＩＲＥＦの大きさよりも大きければ差電圧ＶＯＵＴｘの大きさは基準電圧ＶＲＥＦの大きさよりも大きくなり、電流ＩＣＥＬＬｘの大きさが基準電流ＩＲＥＦの大きさよりも小さければ差電圧ＶＯＵＴｘの大きさは基準電圧ＶＲＥＦの大きさよりも小さくなる。
【００５４】
論理回路１１８は、差電圧出力回路１１６Ｂから供給された差電圧を論理値化し、論理値化して得た論理値ＳＯＵＴｘをラッチ回路１０６に出力する。ラッチ回路１０６は、論理回路１１８から入力された論理値ＳＯＵＴｘを保持し、ラッチ可能期間信号ＴＬＡＴがハイレベルからローレベルに遷移したときに論理値ＳＯＵＴｘを論理値ＳＯＵＴＬＡＴｘとして出力回路１０７に出力する。出力回路１０７は、ラッチ回路１０６から入力された論理値ＳＯＵＴＬＡＴｘ（“１”又は“０”）に応じた信号を不揮発性メモリ１０の外部に出力する。
【００５５】
このように、本第１の実施形態に係る不揮発性メモリ１０によれば、差電圧を論理値化することに先立って配線６５の電圧を基準電圧ＶＲＥＦの大きさに相当する大きさの電圧（ここでは、定電圧ＶＲＥＦＥＱ）にせずに論理値化を行う場合に比べ、ワード線ＷＬｙの電圧が電圧ＶＣＷに達してから論理値化が完了するまでのデータ読み出し期間ＴＲＥＡＤを短くすることができるため、アクセス期間ＴＡＣを短くすることができる。
【００５６】
ところで、図４に示すＡ点で充電回路１１４によって充電が開始されると、差電圧出力回路１１６Ｂでは、直列回路５８のＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート容量による容量性カップリングが発生し、これによって、ＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート電圧である基準電圧ＶＲＥＦが突き上げられてしまう。
【００５７】
そこで、本第１の実施形態に係る不揮発性メモリ１０では、カップリング相殺回路３４を用いて、容量性カップリングに起因してＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート端子に発生したカップリング電荷を逆極性の電荷で相殺している。
【００５８】
つまり、カップリング相殺回路３４の反転回路７０は、動作期間信号ＴＡＭＰがローレベルのとき（メモリセル１０２に記憶されたデータの読み出しを行っていないとき）、ＮＭＯＳトランジスタ６８のソース端子及びドレイン端子に定電圧ＶＲＥＦＥＱを印加する。そして、動作期間信号ＴＡＭＰがローレベルからハイレベルに遷移すると、動作期間信号ＴＡＭＰがハイレベルの間（メモリセル１０２に記憶されたデータの読み出しを行っている期間）、ＮＭＯＳトランジスタ６８のソース端子及びドレイン端子にグランドレベルの電圧を印加し、現時点でＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート端子に発生しているカップリング電荷と同量の逆極性の電荷をＮＭＯＳトランジスタ６８のゲート端子に発生させる。この逆極性の電荷によってＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのカップリング電荷が相殺される。換言すると、充電回路１１４による充電が開始されたときに発生するＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃでの容量性カップリングが、カップリング相殺回路３４のＮＭＯＳトランジスタ６８での容量性カップリングによって相殺される。そのため、充電終了時点でＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート電圧を基準電圧ＶＲＥＦにすることができる。
【００５９】
以上詳細に説明したように、本第１の実施形態に係る不揮発性メモリ１０では、メモリセル１０２に接続され、メモリセル１０２に記憶されたデータに応じた大きさの電圧が印加されたビット線ＢＬの電圧の大きさと基準電圧線４０の基準電圧ＶＲＥＦの大きさとの比較を行ってメモリセル１０２のデータにより示される論理値を論理回路１１８で識別する場合、ビット線ＢＬの電圧の大きさと基準電圧線４０の基準電圧ＶＲＥＦの大きさとの比較を開始してから比較結果が確定するまでに要する時間を短くするために、ビット線ＢＬの電圧の大きさと基準電圧線４０の基準電圧ＶＲＥＦの大きさとの比較に先立って充電回路１１４によりビット線ＢＬを定電圧ＶＲＥＦＥＱで充電してから、差電圧出力回路１１６Ｂにより、直列回路５８を利用して基準電圧ＶＲＥＦの大きさとビット線ＢＬの電圧の大きさとの差に応じた差電圧を生成し、充電の開始に伴う直列回路５８のＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート電圧の上昇を抑制するようにカップリング相殺回路３４によってＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃに生じたカップリング電荷を吸収するので、アクセス遅延の発生を抑制することができる。
【００６０】
また、本第１の実施形態に係る不揮発性メモリ１０では、カップリング相殺回路３４によって、ＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃに生じたカップリング電荷と同量の逆極性の電荷を生成し、生成した電荷を用いてそのカップリング電荷を吸収するので、ＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート電圧の上昇を容易に抑制することができる。
【００６１】
また、本第１の実施形態に係る不揮発性メモリ１０では、カップリング相殺回路３４をＮＭＯＳトランジスタ６８及び反転回路７０を含んで構成したので、簡易な構成でＰＭＯＳトランジスタ６０Ｃ及びＮＭＯＳトランジスタ６２Ａ，６２Ｃのゲート電圧の上昇を抑制することができる。
【００６２】
更に、本第１の実施形態に係る不揮発性メモリ１０では、複数の電界効果トランジスタを直列に接続して直列回路５８を構成したので、容量性カップリングの発生箇所及びカップリング電荷量を容易に推定することができ、この結果、カップリング相殺回路３４の設計にかかる労力を軽減することができる。
【００６３】
［第２の実施形態］
【００６４】
本第２の実施形態に係る不揮発性メモリは、上記第１の実施形態に係る不揮発性メモリ１０に比べ、アンプ１５に代えてアンプ８０を適用した点が異なっている。そのため、ここでは、上記第１の実施形態に係る不揮発性メモリ１０と同一の構成については同一の符号を付して、その説明を省略し、上記第１の実施形態に係る不揮発性メモリ１０と異なる点を説明する。
【００６５】
図５には、本第２の実施形態に係るアンプ８０の構成の一例が示されている。同図に示すように、アンプ８０は、図３に示すアンプ１５に比べ、ビット線別アンプ３２に代えてビット線別アンプ８２を適用した点が異なっている。ビット線別アンプ８２は、図３に示すビット線別アンプ３２に比べ、ビット線ＢＬを充電回路１１４におけるＮＭＯＳトランジスタ４８のソース端子に接続することに代えてビット線ＢＬを初期化実行回路１１６ＡにおけるＰＭＯＳトランジスタ５４のドレイン端子とＮＭＯＳトランジスタ５６のドレイン端子との接続点５５に接続した点、及び新たに分離回路８４を設けた点が異なっている。
【００６６】
分離回路８４は、差電圧出力回路１１６Ｂ、充電回路１１４及び定電圧発生回路１１２と初期化実行回路１１６Ａとを所定のタイミングで所定期間電気的に分離するものである。分離回路８４は、ＮＭＯＳトランジスタ８４Ａを備えている。ＮＭＯＳトランジスタ８４Ａは、ビット線ＢＬにおいて充電回路４８との接続点である充電点８６と接続点５５との間に挿入されている。つまり、ＮＭＯＳトランジスタ８４Ａのソース端子が、ビット線ＢＬを介して接続点５５に接続され、ＮＭＯＳトランジスタ８４Ａのドレイン端子がビット線ＢＬを介して充電点８６に接続されている。また、ＮＭＯＳトランジスタ６２Ａのドレイン端子とＮＭＯＳトランジスタ６２Ｂのドレイン端子との接続点は、ビット線ＢＬを介して充電点８６に接続されている。更に、ＮＭＯＳトランジスタ８４Ａのゲート端子にはタイミング信号発生回路３０が接続されており、ソース端子及びドレイン端子間を導通状態にする期間をハイレベルで示す信号ＴＢＬＯＮが入力される。
【００６７】
以上のように構成されたアンプ８０では、一例として図６に示すように、動作期間信号ＴＡＭＰがローレベルのとき（メモリセル１０２のデータの読み出しを行っていないとき）に信号ＴＢＬＯＮもローレベルにしてＮＭＯＳトランジスタ８４Ａのソース端子及びドレイン端子間を非導通状態にすることにより充電点８６と接続点５５との間の電流経路を遮断し、動作期間信号ＴＡＭＰがハイレベルのとき（メモリセル１０２のデータの読み出しを行っているとき）に信号ＴＢＬＯＮもハイレベルにしてＮＭＯＳトランジスタ８４Ａのソース端子及びドレイン端子間を導通状態にすることにより充電点８６と接続点５５との間の電流経路を導通する。
【００６８】
このように、充電期間信号ＴＡＭＰＣのハイレベル期間の初期、すなわちビット線ＢＬを放電している期間（同図に示すＣの期間）は充電点８６と接続点５５との間の電流経路が遮断されるため、その間に定電圧発生回路１１２から出力される電流がＮＭＯＳトランジスタ５６を介して外部に流出してしまうという事態の発生を回避することができると共に、ビット線ＢＬの電圧の大きさを所定の大きさまで降下させる放電時間を短くすることができる。
【００６９】
また、ビット線ＢＬの放電終了後は、上記第１の実施形態に係るアンプ１５と同様にビット線ＢＬに流れる電流を差電圧出力回路１１６Ｂに供給することができる。しかも、ビット線ＢＬの放電期間も電流がＮＭＯＳトランジスタ５６を介して外部に流出しないため、その分だけ充電時間も短くなり、これに伴ってアクセス期間ＴＡＣも短くなる。
【００７０】
また、本第２の実施形態に係るアンプ８０を適用しない場合は充電用の電流が外部に流出してしまう分を賄うことができるだけの電圧供給能力を有する定電圧発生回路１１２を適用する必要があったが、本第２の実施形態に係るアンプ８０では充電時の電流の流出が阻止されるので、充電用の電流の外部への流出が阻止される分だけ定電圧発生回路１１２の電圧供給能力を小さくすることができる。
【００７１】
なお、上記各実施形態では、カップリング相殺回路３４の構成要素としてＮＭＯＳトランジスタ６８を用いたが、これに限らず、例えば、ＰＭＯＳトランジスタであっても良い。また、コンデンサや容量性ダイオードなどの容量性素子を用いても良い。このように、直列回路５８で生じたカップリング電荷を吸収できる逆極性のカップリング電荷を生成する容量性素子であれば如何なるものであっても適用可能である。また、これらの容量性素子を直列に接続した直列回路や並列に接続した並列回路又はこれらの回路を組み合わせて構成された回路などによって逆極性のカップリング電荷を発生させることによって直列回路５８で生じたカップリング電荷を吸収するようにしても良い。
【００７２】
また、上記各実施形態では、カップリング電荷を発生する容量性負荷として複数の電界効果トランジスタが直列に接続されて構成された直列回路５８を適用した場合の形態例を挙げて説明したが、これに限らず、直列回路５８にコンデンサや容量性ダイオードなどの容量性素子などの容量性負荷を組み合わせた分圧回路や、差電圧ＶＯＵＴが生成されるように電界効果トランジスタ以外の容量性素子を組み合わせて構成された分圧回路などを用いても良い。このように、容量性カップリングを生じる容量性負荷として機能すると共に、電流ＩＣＥＬＬの大きさと基準電流ＩＲＥＦの大きさとの差に対応する電圧を生成して論理回路１１８に供給することができる回路であれば如何なる回路であっても良い。
【００７３】
また、上記第２の実施形態では、分離回路８４がＮＭＯＳトランジスタ８４を有する場合について説明したが、ＮＭＯＳトランジスタ８４に代えてＰＭＯＳトランジスタを適用しても良い。また、分離回路８４に代えてトランジスタを直列又は並列に接続した回路を適用してもよい。何れにしても、上記第２の実施形態で説明したように充電点８６と接続点５５との間の電流経路を導通状態と非導通状態とに切り替えることができるようにトランジスタの各ゲート端子に信号を入力する必要がある。
【符号の説明】
【００７４】
１０  不揮発性メモリ
１５  アンプ
３２，８２  ビット線別アンプ
３４  カップリング相殺回路
６８，８４Ａ  ＮＭＯＳトランジスタ
７０  反転回路
８４  分離回路
１０２  メモリセル
１１０  リファレンスアンプ
１１２  定電圧発生回路
１１４  充電回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0005679801.tif 000006
【図６】
0005679801.tif 000007
【図７】
0005679801.tif 000008
【図８】
0005679801.tif 000009