(57)【特許請求の範囲】
【請求項１】
In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜をスパッタリングによって成膜する成膜工程と、
前記酸化物半導体薄膜に対して、酸化性雰囲気中で100℃以上、200℃未満の熱処理を施す熱処理工程とを含み、
前記熱処理工程後の前記酸化物半導体薄膜の抵抗率が1Ωcm以上、1×106Ωcm以下となるように、前記成膜工程における成膜条件および前記熱処理工程における熱処理条件が設定されていることを特徴とする酸化物半導体薄膜の製造方法。
【請求項２】
前記成膜工程において、前記酸化物半導体薄膜として、前記組成比が3/4≦Ga/(In+Ga)≦9/10をさらに満たすものを成膜することを特徴とする請求項１記載の酸化物半導体薄膜の製造方法。
【請求項３】
前記熱処理工程前の前記酸化物半導体薄膜の抵抗率が、該熱処理工程後の抵抗率と同等であることを特徴とする請求項１または２記載の酸化物半導体薄膜の製造方法。
【請求項４】
請求項１から３いずれか１項記載の酸化物半導体薄膜の製造方法を用いて作製された、In,Ga,Zn,Oを主たる構成元素とする酸化物半導体薄膜であって、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たし、かつ、抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とする酸化物半導体薄膜。
【請求項５】
基板上に、活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記活性層が、請求項４記載の酸化物半導体薄膜からなるものであることを特徴とする薄膜トランジスタ。
【請求項６】
前記基板が可撓性を有するものであることを特徴とする請求項５記載の薄膜トランジスタ。
【請求項７】
請求項５または６記載の薄膜トランジスタを備えたことを特徴とする表示装置。
【請求項８】
請求項５または６記載の薄膜トランジスタを備えたことを特徴とするイメージセンサー。
【請求項９】
請求項５または６記載の薄膜トランジスタを備えたことを特徴とするＸ線センサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化物半導体薄膜の製造方法および酸化物半導体薄膜、並びに酸化物半導体薄膜を備えた薄膜トランジスタに関するものである。また、本発明は、薄膜トランジスタを備えた表示装置、イメージングセンサーおよびＸ線センサー等の装置に関するものである。
【背景技術】
【０００２】
近年、In−Ga−Zn−O系（IGZO系）の酸化物半導体薄膜をチャネル層に用いた薄膜トランジスタの開発が活発に行われている（特許文献１〜５等）。酸化物半導体薄膜は低温成膜が可能であり、且つアモルファスシリコンよりも高移動度を示し、更に可視光に透明であることからプラスチック板やフィルム等の基板上にフレキシブルな透明薄膜トランジスタを形成することが可能である。
【０００３】
特許文献１〜４においては、種々の観点からIGZO系の組成比の好ましい範囲がそれぞれ規定されている。
【０００４】
特許文献５においては、酸化物半導体を活性層（チャネル層）に用いたTFTにおいて、移動度やオン・オフ比の変動の原因が活性層に含有される水分量が異なることにあることが報告されている。
特許文献５においては、酸化物半導体層を備えたTFTの実用化に当たり、実用上で問題とならない水分取り込み量の上限が規定されている。
【０００５】
一方、IGZO系アモルファス酸化物半導体薄膜を薄膜トランジスタに適用する際には350℃〜400℃程度のポストアニール処理を施して素子の安定性（閾値シフトなど）を改善する必要性があることが一般的に認識されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第４１７０４５４号公報
【特許文献２】特開２００７−２８１４０９号公報
【特許文献３】特表２００９−５３３８８４号公報
【特許文献４】特開２００９−２５３２０４号公報
【特許文献５】特開２００８−２８３０４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
現在、耐熱性の低い樹脂基板上に薄膜トランジスタ(TFT)を形成したフレキシブルTFTのニーズが高まっていることから、成膜後に電気特性改善のために行われるポストアニール処理としては、樹脂基板等が耐えうる300℃以下の比較的低いアニール温度で特性改善を達成することが求められている。また、デバイスの大面積化の要請もあり、大面積において特性の均一なTFTの形成が可能となるように、大面積に均一な電気特性を有する酸化物半導体薄膜が求められている。
【０００８】
しかしながら、一般的な組成のIGZO膜は低温アニール処理によって急激に低抵抗化を起こし、半導体膜として用いることは困難である。成膜時の酸素分圧を極めて高くし、低温アニールで低抵抗化が起こっても半導体領域の抵抗率を有する膜を得ることは可能だが、抵抗率はアニール温度に極めて敏感であるため、数℃アニール温度が異なっただけでも電気特性が大きく異なり再現性が悪く、特に大面積デバイスに形成しようとした場合には、面内のアニール温度バラツキにより、均一な特性を有するデバイスが得られないという問題がある。
【０００９】
本発明は、上記事情に鑑みてなされたものであって、IGZO系酸化物半導体薄膜において、低温アニールによる低抵抗化が起こらず、成膜時の抵抗値と低温アニール後の抵抗値が同等となる組成を明らかとし、再現性が高く、大面積デバイス、特にフレキシブルデバイス作製に適したIGZO系酸化物薄膜の製造方法を提供することを目的とするものである。また、本発明は面内における特性バラツキの少ない薄膜トランジスタおよび薄膜トランジスタを備えた装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明者は、一般的に用いられるIGZO材料に比べてGa組成比が高いIGZO膜を用いることにより、低温アニール前後での抵抗率変化量を極めて抑えられることを見出した。また、低温アニール時のアニール温度が300℃以下の範囲であればアニール温度が多少変化しても、アニール後の抵抗率はアニール前の抵抗率と同等となることを見出した。本発明は、これらの知見に基づいてなされたものである。
【００１１】
本発明の酸化物半導体薄膜の製造方法は、In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜を成膜する成膜工程と、
前記酸化物半導体薄膜に対して、酸化性雰囲気中で100℃以上、300℃以下の熱処理を施す熱処理工程とを含み、
前記熱処理工程後の前記酸化物半導体薄膜の抵抗率が1Ωcm以上、1×106Ωcm以下となるように、前記成膜工程における成膜条件および前記熱処理工程における熱処理条件が設定されていることを特徴とする。
【００１２】
ここで、「主たる構成元素」とは、全構成元素に対するIn、Ga、Zn、Oの合計割合が98％以上であることを意味する。また、前記抵抗率は室温（20℃）での抵抗率とする。
「酸化性雰囲気」とは、酸素、オゾン、酸素ラジカル等を含む雰囲気を意味する。
【００１３】
前記成膜工程において、前記酸化物半導体薄膜として、前記組成比が3/4≦Ga/(In+Ga)≦9/10をさらに満たすものを成膜することが好ましい。
【００１４】
なお、本明細書において、成膜工程とは、薄膜形成後に膜の抵抗率を制御するために必要に応じて膜に施す処理を含める（但し、熱処理を除く）ものとし、前記成膜条件とは膜形成時の条件と該必要に応じて膜に施す処理の条件を含むものとする。
また、前記熱処理条件とは、具体的には、熱処理温度、熱処理雰囲気および処理時間などをいう。
【００１５】
前記熱処理の温度を100℃以上、200℃以下とすることが好ましい。
【００１６】
前記熱処理工程前の前記酸化物半導体薄膜の抵抗率が、該熱処理工程後の抵抗率と同等であることが好ましい。
ここで、「同等」とは熱処理工程前の抵抗率をρa、熱処理工程後の抵抗率をρbとしたとき、両抵抗率の関係が0.1ρa≦ρb≦10ρaであることをいうものとする。
【００１７】
前記成膜工程において、前記酸化物半導体薄膜をスパッタリングによって成膜することが好ましい。
【００１８】
本発明の酸化物半導体薄膜は、本発明の酸化物半導体薄膜の製造方法を用いて作製された、In,Ga,Zn,Oを主たる構成元素とする酸化物半導体薄膜であって、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たし、かつ、抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とするものである。
【００１９】
本発明の薄膜トランジスタは、基板上に、活性層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する薄膜トランジスタであって、
前記活性層が、本発明の酸化物半導体薄膜からなるものであることを特徴とするものである。
【００２０】
本発明の薄膜トランジスタは、前記基板が可撓性を有するものであることが好ましい。
【００２１】
本発明の表示装置は、本発明の薄膜トランジスタを備えたことを特徴とするものである。
【００２２】
本発明イメージセンサーは、本発明の薄膜トランジスタを備えたことを特徴とするものである。
【００２３】
本発明のＸ線センサーは、本発明の薄膜トランジスタを備えたことを特徴とするものである。
【発明の効果】
【００２４】
本発明の酸化物半導体薄膜の製造方法によれば、In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜を成膜しており、この組成比の半導体薄膜は、その後の熱処理工程において急激な低抵抗化が起こらず、容易に均一な抵抗率を有する酸化物半導体薄膜を大面積に形成することができる。すなわち、本発明の製造方法によれば、組成を制御したIGZO系酸化物半導体薄膜を成膜し、低温アニール処理を施すことでアニール温度バラツキの影響を受けない、極めて再現性、大面積での均一性に優れた酸化物半導体薄膜を得ることができる。
【００２５】
従来知られている一般的な組成比In:Ga:Zn=1:1:1のIGZO酸化物半導体薄膜は300℃以下の低温アニール時の温度バラツキによって、抵抗率が大きく変化するため、狙った抵抗率を有する酸化物半導体薄膜を得るのは困難である。すなわち、In:Ga:Zn=1:1:1の組成比のIGZO膜は300℃以下の低温でアニールを施した際に急激な低抵抗化が起こり、その抵抗値はアニール温度に極めて敏感なため、アニール温度が少しでも異なれば特性は再現できず、また、アニール時に面内で温度バラツキがある場合には、面内で電気特性にバラツキが生じてしまう。そのため従来はIn:Ga:Zn=1:1:1の酸化物半導体薄膜を用いる場合にはより高温でのアニール処理が施されていた。しかしながら、高温アニール処理が必要となると、基板や電極材料、絶縁膜材料の材料選択の幅を著しく低下する。
【００２６】
一方、本発明の製造方法によれば、300℃以下の熱処理で面内の電気特性を均一なものとすることができるため、基板等の材料選択の幅を大きくすることができ、特に熱処理温度を200℃以下とすれば、耐熱性の低い樹脂基板を採用することができ、フレキシブルデバイスへの応用が容易となる。
【００２７】
本発明の製造方法により得られた酸化物半導体薄膜を用いた薄膜トランジスタは大面積に均一な特性を有するものとすることができる。
【図面の簡単な説明】
【００２８】
【図１】（Ａ）トップゲート−トップコンタクト型、（Ｂ）トップゲート−ボトムコンタクト型、（Ｃ）ボトムゲート−トップコンタクト型、（Ｄ）ボトムゲート−ボトムコンタクト型の薄膜トランジスタの構成を模式的に示す断面図
【図２】実施形態の液晶表示装置の一部分を示す概略断面図
【図３】図２の液晶表示装置の電気配線の概略構成図
【図４】実施形態のＸ線センサーアレイの一部分を示す概略断面図
【図５】図４のＸ線センサーアレイの電気配線の概略構成図
【図６】電気抵抗測定用試料の作製工程を示す（Ａ）平面図、（Ｂ）断面図
【図７】電気抵抗測定用試料の概略構成を示す（Ａ）平面図、（Ｂ）断面図
【図８】実施例１、２および比較例１〜４の酸化物半導体薄膜の昇温・降温過程での温度と抵抗率の関係を示すグラフ
【図９】実施例１、３、４および比較例５、６のIGZO膜の昇温・降温過程での温度と抵抗率の関係を示すグラフ
【図１０】実施例５〜７および比較例７、８のIGZO膜の昇温・降温過程での温度と抵抗率の関係を示すグラフ
【図１１】本発明のIn、Ga、Znの組成比範囲を示す三元相図
【図１２】（Ａ）簡易型TFTの平面図、（Ｂ）断面図
【図１３】実施例TFT１のVg-Id特性を示すグラフ
【図１４】実施例TFT２のVg-Id特性を示すグラフ
【図１５】実施例TFT３のVg-Id特性を示すグラフ
【図１６】実施例TFT４のVg-Id特性を示すグラフ
【図１７】実施例TFT５のVg-Id特性を示すグラフ
【発明を実施するための形態】
【００２９】
以下、本発明の酸化物半導体薄膜の製造方法、薄膜トランジスタおよび薄膜トランジスタを備えた装置の実施形態について説明する。
【００３０】
＜酸化物半導体薄膜の製造方法＞
本発明の酸化物半導体薄膜の製造方法により製造される酸化物半導体薄膜は、In,Ga,Zn,Oを主たる構成元素とする酸化物半導体薄膜であって、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たし、かつ、室温（20℃）での抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とするIGZO膜である。より好ましくは、3/4≦Ga/(In+Ga)≦9/10である。
【００３１】
酸化物半導体薄膜は非晶質であることが好ましい。非晶質膜であれば大面積にわたって均一な膜を形成し易く、多結晶のような粒界が存在しないため素子特性のバラツキを抑えることが容易である。
酸化物半導体層が非晶質であるかどうかは、Ｘ線回折測定により確認することが出来る。即ちＸ線回折測定により、結晶構造を示す明確なピークが検出されなかった場合は、その酸化物半導体層は非晶質であると判断することが出来る。
【００３２】
なお、ここで、薄膜とは1nm以上、10μm以下程度をいうものとする。
【００３３】
本発明の酸化物半導体薄膜の製造方法は、In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜を成膜する成膜工程と、この成膜された酸化物半導体薄膜に対して、酸化性雰囲気中で100℃以上、300℃以下の熱処理を施す熱処理工程とを含み、熱処理工程後の酸化物半導体薄膜の室温での抵抗率が1Ωcm以上、1×106Ωcm以下となるように、成膜工程における成膜条件および熱処理工程における熱処理条件が設定することを特徴とする。
【００３４】
本発明の具体的な酸化物半導体薄膜の製造方法を説明する。
【００３５】
（成膜工程）
酸化物半導体薄膜の成膜には、例えばスパッタ法を用いることができる。
成膜工程において、In,Ga,Zn,Oを主たる構成元素とし、組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たす酸化物半導体薄膜をスパッタ法により成膜する方法としては、成膜したIGZO膜中のIn,Ga,Zn組成比が上記範囲となるような複合酸化物ターゲットの単独スパッタであってもよく、In、Ga、Zn、または、これらの酸化物若しくはこれらの複合酸化物ターゲットを組み合わせて用いた共スパッタであってもよい。共スパッタの場合は、ターゲットに投入する電力比を調整することにより組成比を調整する。
【００３６】
スパッタ法での成膜における成膜条件は、例えば、成膜時の成膜室内の圧力を0.4Ｐａ、成膜室内の酸素分圧を５×10-4Ｐａにして行う。
【００３７】
上記組成範囲のIGZO膜は、成膜後の抵抗率と低温アニール後の抵抗率が同等となるため、成膜時の酸素分圧を調整することにより、低温アニール後の抵抗率を任意に選択することが可能となる。
そこで、得られる膜の抵抗率（導電率）を制御するために、成膜時の成膜室内の酸素分圧を任意に制御する。なお、成膜時の酸素分圧は、5×10-3Pa以下で、所望の組成および成膜時の成膜室内の圧力に応じて制御する。成膜室内の酸素分圧を制御する手法としては、成膜室内に導入するO2ガス量を変化させる方法であってもよく、酸素ラジカルやオゾンガスの導入量を変化させる方法であってもよい。酸素分圧を高くすれば、酸化物半導体薄膜の導電率を低下させることができ、酸素分圧を低くすれば、膜中の酸素欠陥を増加させて酸化物半導体薄膜の導電率を上昇させることができる。
【００３８】
なお、酸素ガス導入を停止させた場合でも抵抗が高い場合には、H2やN2等の還元性ガスを導入し、さらに膜中の酸素欠陥を増加させてもよい。
また、成膜中の基板温度は基板に応じて任意に選択してもよいが、フレキシブル基板を用いる場合には基板温度はより室温に近いことが好ましい。
【００３９】
（熱処理工程）
熱処理工程（ポストアニール処理工程）は、100℃以上、300℃以下で行う。薄膜を形成する基板として、樹脂基板等の耐熱性の低い可撓性基板を用いる場合には、100℃以上、200℃以下とすることが好ましい。100℃以上、300℃以下であれば、膜中の酸素欠損量を変化させることがないため、アニール前後での膜の抵抗率変化が小さくなる。100℃以上、200℃以下であれば耐熱性の低い樹脂基板への適用が容易となる。
熱処理時間に特に限定はないが、膜温度が均一になるのに要する時間等を考慮し、少なくとも10分以上保持することが好ましい。
【００４０】
アニール処理中の雰囲気は酸化性雰囲気とすることが好ましい。特に大気中アニールであれば生産コストも低いためより好ましい。還元性雰囲気中でアニール処理を行うと、酸化物半導体中の酸素が抜け、余剰キャリアが発生し、アニール工程前後での抵抗率の変化量が増大しやすくなり電気特性バラツキが起こりやすいため好ましくない。
【００４１】
本発明のポイントはIGZO系酸化物半導体薄膜において、低温アニール時の抵抗率変化が極めて小さい組成領域を見出したことにある。すなわち、上記組成範囲で成膜されたIGZO膜は、低温アニール時の低抵抗化（加熱に伴い低抵抗化する共に、降温時にその低抵抗化した抵抗率が維持される状態）がほとんど起こらず、低温アニール前後で抵抗率の変化量が非常に小さい。低温アニール前後で抵抗率変化量が小さく、アニール温度の違いによる影響をほとんど受けないということは、成膜時に任意の抵抗率を有するIGZO膜を成膜さえしてしまえば、アニール温度を精密に制御することなく、アニール後に所望の抵抗率を有するIGZO膜を得ることが出来ることを意味し、電気特性の設計が容易となる。また、特に大面積デバイスを形成する際に、大面積に均一なアニール温度で熱処理を施すことは非常に困難だが、アニール温度を精密に制御する必要がないため、比較的簡便なアニール装置で均一な電気特性を有する酸化物半導体薄膜を得ることができる。低温アニールでデバイスが形成可能であるために、製造コストを低減させることができると共に、耐熱性の低い樹脂基板等への形成も可能となるため、フレキシブルデバイスへの応用が容易となる。
【００４２】
以上の通り、本発明のIGZO系酸化物半導体薄膜の製造方法によれば、作製コストを抑制することでき、低温アニール後における電気的な特性の面内均一性が非常に高い酸化物半導体薄膜を得ることができ、このような半導体薄膜は大面積デバイスに適用される薄膜トランジスタの活性層として有用である。
【００４３】
＜薄膜トランジスタ＞
図１（Ａ）から（Ｄ）は、本発明の第１〜第４の実施形態の薄膜トランジスタ１〜４の構成を模式的に示す断面図である。図１（Ａ）〜（Ｄ）の各薄膜トランジスタにおいて、共通の要素には同一の符号を付している。
【００４４】
本発明の実施形態に係る薄膜トランジスタ１〜４は、基板１１上に、活性層１２と、ソース電極１３と、ドレイン電極１４と、ゲート絶縁膜１５と、ゲート電極１６とを有してなり、活性層１２として、上述の本発明の酸化物半導体薄膜を備えている。
【００４５】
図１（Ａ）に示す第１の実施形態の薄膜トランジスタ１は、トップゲート−トップコンタクト型のトランジスタであり、図１（Ｂ）に示す第２の実施形態の薄膜トランジスタ２は、トップゲート−ボトムコンタクト型のトランジスタであり、図１（Ｃ）に示す第３の実施形態の薄膜トランジスタ３は、ボトムゲート−トップコンタクト型のトランジスタであり、図１（Ｄ）に示す第４の実施形態の薄膜トランジスタ４は、ボトムゲート−ボトムコンタクト型のトランジスタである。
図１（Ａ）〜（Ｄ）に示す実施形態は、ゲート、ソース、ドレイン電極の、酸化物半導体層に対する配置が異なるが、同一符号を付与されている各要素の機能は同一であり、同様の材料を適応することができる。
【００４６】
以下、各構成要素について詳述する。
【００４７】
（基板）
薄膜トランジスタ１を形成するための基板１１の形状、構造、大きさ等については特に制限はなく、目的に応じて適宜選択することができる。基板の構造は単層構造であってもよいし、積層構造であってもよい。
【００４８】
基板１１としては、例えば、YSZ（イットリウム安定化ジルコニウム）やガラス等の無機材料、樹脂や樹脂複合材料等からなる基板を用いることができる。
中でも軽量である点、可撓性を有する点から樹脂あるいは樹脂複合材料からなる基板が好ましい。具体的には、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリブチレンナフタレート、ポリスチレン、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリアリレート、アリルジグリコールカーボネート、ポリアミド、ポリイミド、ポリアミドイミド、ポリエーテルイミド、ポリベンズアゾール、ポリフェニレンサルファイド、ポリシクロオレフィン、ノルボルネン樹脂、ポリクロロトリフルオロエチレン等のフッ素樹脂、液晶ポリマー、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、アイオノマー樹脂、シアネート樹脂、架橋フマル酸ジエステル、環状ポリオレフィン、芳香族エーテル、マレイミドーオレフィン、セルロース、エピスルフィド化合物等の合成樹脂からなる基板、既述の合成樹脂等と酸化珪素粒子との複合プラスチック材料からなる基板、既述の合成樹脂等と金属ナノ粒子、無機酸化物ナノ粒子もしくは無機窒化物ナノ粒子等との複合プラスチック材料からなる基板、既述の合成樹脂等とカーボン繊維もしくはカーボンナノチューブとの複合プラスチック材料からなる基板、既述の合成樹脂等とガラスフェレーク、ガラスファイバーもしくはガラスビーズとの複合プラスチック材料からなる基板、既述の合成樹脂等と粘土鉱物もしくは雲母派生結晶構造を有する粒子との複合プラスチック材料からなる基板、薄いガラスと既述のいずれかの合成樹脂との間に少なくとも１回の接合界面を有する積層プラスチック基板、無機層と有機層（既述の合成樹脂）を交互に積層することで、少なくとも１回以上の接合界面を有するバリア性能を有する複合材料からなる基板、ステンレス基板またはステンレスと異種金属とを積層した金属多層基板、アルミニウム基板または表面に酸化処理（例えば陽極酸化処理）を施すことで表面の絶縁性を向上させた酸化皮膜付きのアルミニウム基板等を用いることができる。
【００４９】
なお、樹脂基板としては、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、および低吸湿性等に優れていることが好ましい。
樹脂基板は、水分や酸素の透過を防止するためのガスバリア層や、樹脂基板の平坦性や下部電極との密着性を向上するためのアンダーコート層等を備えていてもよい。
【００５０】
また、基板の厚みは50μｍ以上、500μｍ以下であることが好ましい。基板の厚みが50
μｍ以上であると、基板自体の平坦性がより向上する。基板の厚みが500μｍ以下であると、基板自体の可撓性がより向上し、フレキシブルデバイス用基板としての使用がより容易となる。なお、基板を構成する材料によって、十分な平坦性および可撓性を有する厚みは異なるため、基板材料に応じてその厚みを設定する必要があるが、概ねその範囲は50μｍ−500μｍの範囲となる。
【００５１】
（活性層）
活性層１２として、本発明の製造方法で製造される酸化物半導体薄膜（以下、酸化物半導体層１２という。）を備える。すなわち、酸化物半導体層１２はIn,Ga,Zn,Oを主たる構成元素とし、その組成比が11/20≦Ga/(In+Ga+Zn)≦9/10、且つ3/4≦Ga/(In+Ga)≦1、且つZn/(In+Ga+Zn)≦1/3を満たし、かつ、室温（20℃）での抵抗率が1Ωcm以上、1×106Ωcm以下であることを特徴とするIGZO膜である。
【００５２】
酸化物半導体層１２の膜厚は薄膜の平坦性及び成膜時間の観点から5ｎｍ以上、150ｎｍ以下であることが好ましい。
酸化物半導体層１２の成膜は、既述の通りスパッタ等により行うことができる。
【００５３】
（ソース・ドレイン電極）
ソース電極１３およびドレイン電極１４はいずれも高い導電性を有するものであれば特に制限なく、例えばAl、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ITO）、酸化亜鉛インジウム（IZO）等の金属酸化物導電膜等を、単層または２層以上の積層構造として用いることができる。
【００５４】
ソース電極１３およびドレイン電極１４はいずれも、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜することができる。
【００５５】
ソース電極１３およびドレイン電極１４を、上記金属により構成する場合、成膜性、エッチングやリフトオフ法によるパターンニング性および導電性等を考慮すると、その厚みは、10ｎｍ以上、1000ｎｍ以下とすることが好ましく、50ｎｍ以上、100ｎｍ以下とすることがより好ましい。
【００５６】
（ゲート絶縁膜）
ゲート絶縁膜１５としては、高い絶縁性を有するものが好ましく、例えばSiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、HfO2等の絶縁膜、またはこれらの化合物を少なくとも２つ以上含む絶縁膜等から構成することができる。
【００５７】
ゲート絶縁膜１５は、印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜することができる。
【００５８】
なお、ゲート絶縁膜１５はリーク電流の低下および電圧耐性の向上のために十分な厚みを有する必要がある一方、厚みが大きすぎると駆動電圧の上昇を招いてしまう。ゲート絶縁膜１５の厚みは、材質にもよるが、10ｎｍ〜10μｍが好ましく、50ｎｍ〜1000ｎｍがより好ましく、100ｎｍ〜400ｎｍが特に好ましい。
【００５９】
（ゲート電極）
ゲート電極１６としては、高い導電性を有するものであれば特に制限なく、例えばAl、Mo、Cr、Ta、Ti、Au、Ag等の金属、Al−Nd、Ag合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ITO）、酸化亜鉛インジウム（IZO）等の金属酸化物導電膜等を、単層または２層以上の積層構造として用いることができる。
【００６０】
ゲート電極１６は、例えば印刷方式、コーティング方式等の湿式方式、真空蒸着法、スパッタリング法、イオンプレーティング法等の物理的方式、CVD、プラズマCVD法等の化学的方式等の中から使用する材料との適性を考慮して適宜選択した方法に従って成膜することができる。
【００６１】
ゲート電極１６を、上記金属により構成する場合、成膜性、エッチングやリフトオフ法によるパターニング性および導電性等を考慮すると、その厚みは、10ｎｍ以上、1000ｎｍ以下とすることが好ましく、50ｎｍ以上、200ｎｍ以下とすることがより好ましい。
【００６２】
＜薄膜トランジスタの製造方法＞
図１（Ａ）に示すトップゲート−トップコンタクト型の薄膜トランジスタ１の製造方法について簡単に説明する。
【００６３】
基板１１を用意し、基板１１上に活性層である酸化物半導体薄膜１２を、既述のスパッタ法等の成膜手法により成膜する。これは、既述の本発明の酸化物半導体薄膜の製造方法におけるIGZO膜の成膜工程に相当する。
次いで酸化物半導体層１２をパターンニングする。パターンニングはフォトリソグラフィーおよびエッチングにより行うことができる。具体的には、残存させる部分にフォトリソグラフィーによりレジストパターンを形成し、塩酸、硝酸、希硫酸、または燐酸、硝酸および酢酸の混合液等の酸溶液によりエッチングすることによりパターンを形成する。
なお、酸化物半導体層１２上には、ソース、ドレイン電極エッチング時に酸化物半導体層を保護するための保護膜を形成しておいてもよい。保護膜は酸化物半導体層と連続で成膜してもよいし、酸化物半導体層のパターニング後に形成してもよい。
【００６４】
次に、酸化物半導体層１２の上にソース・ドレイン電極１３、１４を形成するための金属膜を形成する。
次いで金属膜をエッチングまたはリフトオフ法により所定の形状にパターンニングし、ソース電極１３およびドレイン電極１４を形成する。この際、ソース・ドレイン電極１３、１４およびこれらの電極（図示せず）に接続する配線を同時にパターンニングすることが好ましい。
【００６５】
ソース・ドレイン電極１３、１４および配線を形成した後、ゲート絶縁膜１５を形成し、ゲート絶縁膜１５について、フォトリソグラフィーおよびエッチングによって所定の形状にパターンニングを行う。
【００６６】
ゲート絶縁膜１５を形成した後、ゲート電極１６を形成する。電極膜を成膜後、エッチングまたはリフトオフ法により所定の形状にパターンニングし、ゲート電極１６を形成する。この際、ゲート電極１６およびゲート配線を同時にパターンニングすることが好ましい。
【００６７】
（ポストアニール）
ゲート電極パターンニング後に熱処理（ポストアニール処理）を施す。ポストアニール処理は酸化物半導体層１２の成膜後であれば、特に手順は限定せず、酸化物半導体成膜直後に行ってもよいし、電極、絶縁膜の成膜、パターンニングが全て終わった後に行ってもよい。なお、このポストアニール工程は、既述の酸化物半導体薄膜の製造における熱処理工程に他ならない。
【００６８】
ポストアニール温度は100℃以上、300℃以下の条件下で行う。可撓性基板を用いる場合を考慮すると、100℃以上、200℃以下で行うことがより好ましい。100℃以上、300℃以下であれば、膜中の酸素欠損量を変化させることがないため、アニール前後での膜の抵抗率変化が小さくなる。100℃以上、200℃以下であれば耐熱性の低い樹脂基板への適用が容易となる。
【００６９】
また、ポストアニール中の雰囲気は酸化性雰囲気とすることが好ましい。還元性雰囲気中でポストアニールを施すと酸化物半導体層中の酸素が抜け、余剰キャリアが発生し、電気特性バラツキが起こり易い。
【００７０】
以上の手順により、図１（Ａ）に示す薄膜トランジスタ１を作製することができる。
【００７１】
本発明の薄膜トランジスタの用途は特に限定されるものではないが、例えば電気光学装置としての表示装置（例えば液晶表示装置、有機ＥＬ（Electro Luminescence）表示装置、無機ＥＬ表示装置等）における駆動素子として好適である。特に、特性の面内における均一性が高いため、大面積デバイスに好適である。
さらに、本発明の薄膜トランジスタは、一般的なIGZO材料に比べて、Ga組成比の高いIGZO膜を用いているため、光学バンドギャップが広く、その結果、可視光の短波長領域（例えば400ｎｍ程度）の光吸収を低減させることが可能となることから、トランジスタに遮光手段を設ける必要がなく、生産プロセスが簡便になり、且つEL発光を効率よく取り出すことが可能となる。
【００７２】
さらに、本発明の薄膜トランジスタは、樹脂基板を用いた低温プロセスで作製可能なフレキシブルディスプレイ等のデバイス、ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサー、Ｘ線センサー等の各種センサー、ＭＥＭＳ（Micro Electro Mechanical System）等、種々の電子デバイスにおける駆動素子（駆動回路）として、好適に用いられるものである。
【００７３】
本発明の薄膜トランジスタを用いた本発明の表示装置およびセンサーは、いずれも特性の面内均一性が高い。なお、ここで言う「特性」とは、表示装置の場合には表示特性、センサーの場合には感度特性である。
【００７４】
＜液晶表示装置＞
図２に、本発明の表示装置の一実施形態である液晶表示装置について、その一部分の概略断面図を示し、図３にその電気配線の概略構成図を示す。
【００７５】
図２に示すように、本実施形態の液晶表示装置５は、図１（Ａ）に示したトップゲート型の薄膜トランジスタ１と、トランジスタ１のパッシベーション層５４で保護されたゲート電極１６上に画素下部電極５５およびその対向上部電極５６で挟まれた液晶層５７と、各画素に対応させて異なる色を発色させるためのＲＧＢカラーフィルタ５８とを備え、ＴＦＴ１０の基板１１側およびカラーフィルタ５８上にそれぞれ偏光板５９ａ、５９ｂを備えた構成である。
【００７６】
また、図３に示すように、本実施形態の液晶表示装置５は、互いに平行な複数のゲート配線５１と、該ゲート配線５１と交差する、互いに平行なデータ配線５２とを備えている。ここでゲート配線５１とデータ配線５２は電気的に絶縁されている。ゲート配線５１とデータ配線５２との交差部付近に、薄膜トランジスタ１が備えられている。
【００７７】
薄膜トランジスタ１のゲート電極１６は、ゲート配線５１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線５２に接続されている。また、薄膜トランジスタ１のドレイン電極１４はゲート絶縁膜１５に設けられたコンタクトホール１９を介して（コンタクトホール１９に導電体が埋め込まれて）画素下部電極５５に接続されている。この画素下部電極５５は、接地された対向電極５６とともにコンデンサ５３を構成している。
【００７８】
図２および図３に示した本実施形態の液晶装置においては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明の表示装置である液晶装置において用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
【００７９】
本発明の薄膜トランジスタは面内均一性、安定性および信頼性が非常に高いことから、液晶表示装置における大画面化に適している。また、本発明の薄膜トランジスタは、低温でのアニール処理によって十分な特性を有するものを作製することができるため、基板としては樹脂基板（プラスチック基板）を用いることができ、大面積で均一、安定かつフレキシブルな液晶表示装置を提供することができる。
【００８０】
＜Ｘ線センサー＞
図４に、本発明のセンサーの一実施形態であるＸ線センサーについて、その一部分の概略断面図を示し、図５にその電気配線の概略構成図を示す。
【００８１】
図４は、より具体的にはＸ線センサーアレイの一部を拡大した概略断面図である。本実施形態のＸ線センサー７は基板上に形成された薄膜トランジスタ１およびキャパシタ７０と、キャパシタ７０上に形成された電荷収集用電極７１と、Ｘ線変換層７２と、上部電極７３とを備えて構成される。薄膜トランジスタ１上にはパッシベーション膜７５が設けられている。
【００８２】
キャパシタ７０はキャパシタ用下部電極７６とキャパシタ用上部電極７７とで絶縁膜７８を挟んだ構造となっている。キャパシタ用上部電極７７は絶縁膜７８に設けられたコンタクトホール７９を介し、薄膜トランジスタ１のソース電極１３およびドレイン電極１４のいずれか一方（図４においてはドレイン電極１４）と接続されている。
【００８３】
電荷収集用電極７１は、キャパシタ７０におけるキャパシタ用上部電極７７上に設けられており、キャパシタ用上部電極７７に接している。
Ｘ線変換層７２はアモルファスセレンからなる層であり、薄膜トランジスタ１およびキャパシタ７０を覆うように設けられている。
上部電極７３はＸ線変換層７２上に設けられており、Ｘ線変換層７２に接している。
【００８４】
図５に示すように、本実施形態のＸ線センサー７は、互いに平行な複数のゲート配線８１と、ゲート配線８１と交差する、互いに平行な複数のデータ配線８２とを備えている。ここでゲート配線８１とデータ配線８２は電気的に絶縁されている。ゲート配線８１とデータ配線８２との交差部付近に、薄膜トランジスタ１が備えられている。
【００８５】
薄膜トランジスタ１のゲート電極１６は、ゲート配線８１に接続されており、薄膜トランジスタ１のソース電極１３はデータ配線８２に接続されている。また、薄膜トランジスタ１のドレイン電極１４は電荷収集用電極７１に接続されており、さらにこの電荷収集用電極７１は、接地された対向電極７６とともにキャパシタ７０を構成している。
【００８６】
本構成のＸ線センサー７において、Ｘ線は図４中、上部（上部電極７３側）から照射され、Ｘ線変換層７２で電子-正孔対を生成する。このＸ線変換層７２に上部電極７３によって高電界を印加しておくことにより、生成した電荷はキャパシタ７０に蓄積され、薄膜トランジスタ１を順次走査することによって読み出される。
【００８７】
本発明のＸ線センサーは、面内均一性の高い、信頼性に優れた薄膜トランジスタ１を備えるため、均一性に優れた画像を得ることができる。
【００８８】
なお、図４に示した本実施形態のＸ線センサーにおいては、トップゲート型の薄膜トランジスタを備えるものとしたが、本発明のセンサーにおいて用いられる薄膜トランジスタはトップゲート型に限定されることなく、ボトムゲート型の薄膜トランジスタであってもよい。
【実施例】
【００８９】
酸化物半導体薄膜について実施例、比較例の各試料を作成し電気特性の測定を行った。また、本発明の組成範囲の酸化物半導体薄膜を備えた薄膜トランジスタの実施例を作製し、TFT特性の評価を行った。
【００９０】
＜検証実験１：In-Ga比を変えたIGZO膜のインサイチュウ（In-situ）電気測定＞
In、Ga組成比の異なる酸化物半導体薄膜(IGZO膜）のアニール温度と電気特性の関係について、以下のような試料を作製し、評価を行った。
【００９１】
電気抵抗測定用試料として、基板上に所定の大きさの酸化物半導体薄膜を後記の各実施例、比較例の条件で成膜し、その上に電極を形成したものを作製した。
【００９２】
図６および図７を参照して、電気抵抗測定用試料の作製方法について説明する。図６、７においてそれぞれ（Ａ）は平面図であり、（Ｂ）は断面図である。
基板１００として、合成石英ガラス基板(コバレントマテリアル社製、品番T-4040、1inch□×1mmt)を用い、この基板１００上に酸化物半導体薄膜１０１を後記各実施例、比較例の条件でスパッタ成膜して作製した。成膜の際にメタルマスクを用い、1inch□基板１００上に3ｍｍ×9ｍｍのパターン状の酸化物半導体薄膜１０１を成膜した（図６参照）。
成膜はIn2O3ターゲット、Ga2O3ターゲット、ZnOターゲットを用いた共スパッタ(co-sputter)により行い、組成比の調整は各ターゲットに投入する電力比を変化させることで行った。
得られた酸化物半導体薄膜１０１上に電極１０２をスパッタにより成膜した。電極１０２はTiとAuとの積層膜からなるものとした。酸化物半導体薄膜１０１上に、Tiを10nm成膜後、Auを40nm成膜して電極１０２とした。電極成膜においてもメタルマスクを用いてパターン成膜を行うことにより、4端子電極を形成した（図７参照）。
【００９３】
（実施例１）
実施例１として、以下のスパッタ成膜条件で酸化物半導体薄膜としてIGZO膜を成膜した。
カチオン組成比  In:Ga:Zn＝0.2:1.8:1.0
膜厚  50nm
成膜室到達真空度  6×10-6Pa
成膜時圧力  4.4×10-1Pa
Ar流量  30sccm
O2流量  0sccm
【００９４】
実施例２、比較例１〜４として、実施例１とカチオン組成比が異なるIGZO膜を作製した。なお、カチオン組成比が変化すると膜の初期抵抗率が変化してしまい、キャリア量比較が困難となるため、成膜時の酸素流量を調整し、膜の初期抵抗率が10+2〜10+5Ωcmの範囲内に収まるようにした。ここで、初期抵抗率（初期値）とは、熱処理前の室温（20℃）での抵抗率である。各実施例、比較例の成膜条件として、カチオン組成比および酸素流量（O2流量）を以下に示す。既述の通り、成膜はIn2O3ターゲット、Ga2O3ターゲット、ZnOターゲットを用いた共スパッタ(co-sputter)により行い、各組成比となるように、各ターゲットに投入する電力比を変化させて行った。他の条件は実施例１と同様とした。
【００９５】
（実施例２）
実施例２における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn＝0.4:1.6:1.0
O2流量  0sccm
【００９６】
（比較例１）
比較例１における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn＝0.5:1.5:1.0
O2流量  0sccm
【００９７】
（比較例２）
比較例２における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=0.8:1.2:1.0
O2流量  0.1sccm
【００９８】
（比較例３）
比較例３における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=1.0:1.0:1.0
O2流量  0.15sccm
【００９９】
（比較例４）
比較例４における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=1.5:0.5:1.0
O2流量  0.45sccm
【０１００】
＜抵抗率の温度変化測定＞
上記６種の試料（実施例１、２、比較例１〜４）について、雰囲気を制御でき、且つ熱処理をしながら電気抵抗測定が可能な装置にセットし、昇温・降温過程での抵抗率の変化を測定した。チャンバー内の雰囲気はAr 160sccm、O2 40sccmとし、10℃/minで200℃まで昇温、200℃で10分保持後、炉冷で室温まで冷却を行った。
【０１０１】
実施例１、２および比較例１〜４の昇温・降温過程での温度と抵抗率の関係を図８に示す。
図８に示すとおり、Ga組成比が減り、In組成比が増えるにつれて熱処理前の抵抗率と熱処理後の抵抗率の差が大きくなっていることがわかる。実施例１、２のように、Zn/(In+Ga+Zn)=1/3の時、4/5≦Ga/(In+Ga)であれば熱処理後の膜の抵抗率が熱処理前の抵抗率と同等になることが明らかとなった。ここで言うところの同等とは熱処理工程後の抵抗率をρbとした際、熱処理工程前の抵抗率ρaが0.1ρa≦ρb≦10ρaの範囲に入っていることを指す（以下において同様とする。）。一方、比較例１〜４については昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は熱処理前の値にはもどらず、熱処理前後の抵抗率が大きく変化していることが確認された。
【０１０２】
大面積の半導体薄膜を製造する場合、面内全域に亘って温度を均一に保つことは困難であり、一般にはアニールに際して面内に温度ムラが生じる。比較例１〜４のように、温度上昇に伴い抵抗値が変化し、温度下降させた後に温度上昇前の抵抗値に戻らない場合、面内における温度ムラにより、面内に抵抗値のムラすなわち電気特性のムラが生じる。これに対して、実施例１および２のように、昇温・降温過程において抵抗値に履歴がほとんどない場合には、アニール時に面内に温度ムラが生じても、面内の電気特性のムラに繋がることはなく、電気特性の面内均一性の高い半導体薄膜を得ることができるといえる。
【０１０３】
＜検証実験２：Zn組成比の異なるIGZO膜のインサイチュウ（In-situ）電気特性測定＞
次にZn組成比の異なるIGZO膜のポストアニール温度と電気特性の関係について、検証実験１と同様に電気抵抗測定用試料を作製し、抵抗率の温度変化測定を行い評価した。
【０１０４】
電気抵抗測定用試料として、下記実施例３、４および比較例５、６のスパッタ条件でIGZO膜を作製した。
各実施例、比較例のスパッタ条件に記載していない条件は実施例１についての電気抵抗測定用試料の作製方法と同様とし、抵抗率の温度変化測定方法および条件は検証実験１と同様とした。
【０１０５】
（実施例３）
実施例３における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn＝0.2:1.8:0
O2流量  0sccm
【０１０６】
（実施例４）
実施例４における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=0.2:1.8:0.5
O2流量  0sccm
【０１０７】
（比較例５）
比較例５における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=0.2:1.8:2.0
O2流量  0.03sccm
【０１０８】
(比較例６)
比較例６における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=0.2:1.8:3.5
O2流量  0.1sccm
【０１０９】
上記試料（実施例３、４、比較例５、６）について、昇温・降温過程での抵抗率の変化を測定した。測定装置および測定条件は、検証実験１と同様とした。
【０１１０】
図９は、実施例３、４および比較例５、６の昇温・降温過程での温度と抵抗率の関係を示すグラフである。図９には比較のため実施例１のデータを併せて示している。
In:Ga比が同一であっても、Zn量が変化すると、熱処理前後での抵抗率の差が異なることが明らかとなった。具体的にはZn量が増えるにつれて熱処理前の抵抗率と熱処理後の抵抗率の差が大きくなっていることがわかる。また、Ga/(In+Ga)=9/10の時、Zn/(In+Ga+Zn)≦1/3であれば熱処理後の膜の抵抗率が熱処理前の抵抗率と同等になることが明らかとなった。
【０１１１】
＜検証実験３：その他組成比の異なるIGZO膜のインサイチュウ（In-situ）電気測定＞
その他組成比の異なるIGZO膜のアニール温度と電気特性の関係について、検証実験１と同様に電気抵抗測定用試料を作製し、抵抗率の温度変化測定を行った。
【０１１２】
電気抵抗測定用試料として下記実施例５、６および比較例７、８、９のスパッタ条件でIGZO膜を作製した。
各実施例、比較例のスパッタ条件に記載していない条件は実施例１についての電気抵抗測定用試料の作製方法と同様とし、抵抗率の温度変化測定方法および条件は検証実験１と同様とした。
【０１１３】
（実施例５）
実施例５における酸化物半導体薄膜の成膜条件は以下の通りである。
本実施例５の酸化物半導体薄膜は、Znを含まないIn-Ga-O（IGO）膜である。
カチオン組成比  In:Ga:Zn＝0.5:1.5:0
O2流量  0sccm
【０１１４】
（実施例６）
実施例６における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn＝0.5:1.5:0.5
O2流量  0sccm
【０１１５】
（実施例７）
実施例７における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn＝8:24:13
O2流量  0sccm
【０１１６】
（比較例７）
比較例７における酸化物半導体薄膜の成膜条件は以下の通りである。
比較例７の酸化物半導体薄膜は、実施例５と同様にZnを含まないIn-Ga-O（IGO）膜である。
カチオン組成比  In:Ga:Zn=1.0:1.0:0
O2流量  0.15sccm
【０１１７】
（比較例８）
比較例８における酸化物半導体薄膜の成膜条件は以下の通りである。
カチオン組成比  In:Ga:Zn=0:1.0:1.0
O2流量  0sccm
【０１１８】
上記試料（実施例５〜７および比較例７、８）について、昇温・降温過程での抵抗率の変化を測定した。測定装置および測定条件は、検証実験１と同様とした。
【０１１９】
図１０は、実施例５〜７および比較例７、８の昇温・降温過程での温度と抵抗率の関係を示すグラフである。
【０１２０】
比較的Ga組成比の大きな実施例５、６および７については実施例１と同様に昇温・降温過程後に膜の抵抗率は初期値に戻り、熱処理前の抵抗率と熱処理後のシート抵抗率が同等であるのに対して、比較例７、８では、昇温過程時に急激な低抵抗化が起こり、その後、降温過程においても抵抗率は高くなることはなく、200℃での値をほぼ維持しながら戻ってくるために、熱処理前後の抵抗率が大きく異なることが確認された。
【０１２１】
なお、上記検証実験１、２における各実施例および比較例におけるカチオン組成比は成膜後の膜の組成比を示すものである。成膜後の膜の組成比は、蛍光Ｘ線分析装置（Panalytical製Axios）を用いて評価した。また、各例のいずれについても、Ｘ線回折測定の結果、結晶構造を示すピークが確認されず、いずれも非晶質であった。
【０１２２】
図１１は、実施例１〜７、比較例１〜８のIGZO膜の組成比を三元相図にプロットしたものである。三元相図中には、本発明で規定している組成範囲と、これまでに報告がなされているIGZOの組成比を規定した各特許文献１〜４について規定されている組成範囲とを併せて示している。図１１中において、本発明のIGZO膜の組成範囲を領域Ａで示し、そのうち好ましい組成範囲を領域Ｂで示している。また、特許文献１に記載されているIGZO膜の組成範囲は領域Ｃ、特許文献２に記載されているIGZO膜の組成範囲は領域Ｄ、特許文献３に記載されているIGZO膜の組成範囲は領域Ｅ、特許文献４に記載されているIGZO膜の組成範囲は領域Ｆでそれぞれ示されている。
【０１２３】
各特許文献１〜４においては、TFTとして用いた際の移動度、S値や、光照射特性の観点から様々な組成範囲の報告がなされているが、ポストアニールした際の面内における電気特性の均一性を良好なものとすることができる最適な組成を検討した報告例はない。
【０１２４】
本発明者による詳細な研究の結果、これまで報告がなされていない組成範囲のIGZO膜が、電気特性の安定性の観点からは最適であることが明らかとなった。基本的にはGa組成比を高く、In組成比、Zn組成比を低くすることにより、膜中水分量が低減され、膜中水分量バラツキによる電気特性バラツキを極めて小さく抑えることができる。Ga組成比があまりに高くなりすぎると絶縁膜となり、トランジスタに用いることが困難となるが、本発明の範囲の組成であれば、膜中水分量バラツキを抑える効果に加えて、高い移動度を示すためトランジスタの活性層として好適であることが明らかになった。
【０１２５】
＜検証実験４：TFT特性評価＞
本発明の組成範囲のIGZO膜を用いたTFTを作製し、その特性評価を行った。
【０１２６】
基板として熱酸化膜付p型Si基板を用い、熱酸化膜をゲート絶縁膜として用いる簡易型のTFTを作製した。図１２（Ａ）は簡易型TFTの平面図であり、同図（Ｂ）は断面図である。
【０１２７】
（実施例TFT１）
実施例TFT１の簡易型TFTは次のようにして作製した（図１２参照）。
100nmの熱酸化膜１１１を表面に備えたp型Si 1inch□基板１１０上に実施例１の成膜条件にてIGZO膜１１２を50nm、3mm×4mmのパターン成膜を行った。続いて雰囲気を制御可能な電気炉にて、ポストアニール処理を施した。ポストアニール雰囲気はAr 160sccm、O2 40sccmとし、10℃/minで200℃まで昇温、200℃で10分保持後、炉冷で室温まで冷却を行った。
その後、IGZO膜１１２上にソース・ドレイン電極１１３をスパッタにより成膜した。ソース・ドレイン電極成膜はメタルマスクを用いたパターン成膜にて作製した。Tiを10nm成膜後、Auを40nm成膜したものをソース・ドレイン電極１１３とした。ソース・ドレイン電極サイズは各々1mm□とし、電極間距離は0.2mmとした。
【０１２８】
（実施例TFT２）
IGZO膜を実施例２の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。
【０１２９】
（実施例TFT３）
IGZO膜を実施例３の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。
【０１３０】
（実施例TFT４）
IGZO膜を実施例５の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。
【０１３１】
（実施例TFT５）
IGZO膜を実施例７の成膜条件にて成膜した以外は実施例TFT１と同様にしてTFTを作製した。
【０１３２】
上記のようにして得られた実施例TFT１〜５の簡易型TFTについて、半導体パラメータ・アナライザー4156C（アジレントテクノロジー社製）を用い、トランジスタ特性(Vg-Id特性)および移動度μの測定を行った。
なお、Vg-Id特性の測定は、ドレイン電圧(Vd)を5Vに固定し、ゲート電圧(Vg)を-15V〜+40Vの範囲内で変化させ、各ゲート電圧(Vg)におけるドレイン電流(Id)を測定することにより行った。
【０１３３】
図１３〜１７は、それぞれ実施例TFT１〜５のVg-Id特性を示すグラフである。
図１３に示す実施例TFT１は、Off電流は10-10Aオーダーであり、かつOn/Off比は〜106の値が得られ、ノーマリ・オフ型で駆動した。電界効果移動度は3cm2/Vsであり、低温形成でかつアモルファスシリコンに比べて十分高い移動度を有する良好なトランジスタ特性を示した。
図１４〜１７に示す実施例TFT２〜５についても同様に良好なトランジスタ特性を示した。
【符号の説明】
【０１３４】
１、２、３、４  薄膜トランジスタ
１１  基板
１２  活性層（酸化物半導体薄膜）
１３  ソース電極
１４  ドレイン電極
１５  ゲート絶縁膜
１６  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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