(57)【特許請求の範囲】
【請求項１】
第１端子と第２端子間に電圧が印加されたときに空乏層を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、
前記空乏層の一方を形成する第１導電型の第１の半導体領域と前記空乏層の他方を形成する第２導電型の第２の半導体領域とのうち、前記第１の半導体領域に隣接して、該第１の半導体領域とは逆導電型の第２導電型の第３の半導体領域を有し、
前記第３の半導体領域は、前記第３の半導体領域から前記空乏層に到達する少数キャリアの増加が抑制されるように、第２導電型の不純物を高濃度に含むと共に前記電流通電の方向に対して垂直方向に離散的に形成された第２導電型の高濃度領域と、前記高濃度領域に比較して前記第２導電型の不純物を低濃度に含む第２導電型の低濃度領域とからなり、前記第２導電型の高濃度領域と前記第２導電型の低濃度領域とは、前記電流通電の方向に対して垂直方向に交互に配置され形成され、
前記第２の半導体領域は前記第１端子に接続され、前記第３の半導体領域は前記第２端子に接続され、
前記第２導電型の低濃度領域は、離散的に形成された前記第２導電型の高濃度領域を、熱処理により拡散させることにより形成されたことを特徴とする半導体装置。
【請求項２】
第１導電型の第１の半導体領域と、
半導体基板の一方の主面に露出する上面部を除いて前記第１の半導体領域に隣接する第２導電型の第２の半導体領域と、
前記半導体基板の一方の主面に露出する上面部を除いて前記第２の半導体領域に隣接する第１導電型の第３の半導体領域と、
前記半導体基板の他方の主面に露出する下面部を除いて前記第１の半導体領域に隣接する第２導電型の第４の半導体領域と、
前記半導体基板の他方の主面に露出する下面部を除いて前記第４の半導体領域に隣接する第１導電型の第５の半導体領域と、
を備え、
前記第４の半導体領域は、前記第４の半導体領域から前記第１の半導体領域と前記第２の半導体領域との間のＰＮ接合に形成される空乏層に到達する少数キャリアの増加が抑制されるように、第２導電型の不純物を高濃度に含むと共に前記半導体基板の一方の主面に対して水平方向に離散的に形成された第２導電型の高濃度領域と、前記高濃度領域に比較して第２導電型の不純物を低濃度に含む第２導電型の低濃度領域とからなり、前記第２導電型の高濃度領域と前記第２導電型の低濃度領域とは、前記半導体基板の一方の主面に対して水平方向に交互に配置され形成され、
前記第２の半導体領域及び前記第３の半導体領域は第１の電極に接続され、前記第４の半導体領域及び前記第５の半導体領域は第２の電極に接続され、
前記第２導電型の低濃度領域は、離散的に形成された前記第２導電型の高濃度領域を、熱処理により拡散させることにより形成されたことを特徴とする半導体装置。
【請求項３】
前記第１の電極は２端子サイリスタのアノード電極であり、前記第２の電極は前記２端子サイリスタのカソード電極であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
請求項１から請求項３いずれか一項に記載の半導体装置の製造方法であって、
前記高濃度領域及び前記低濃度領域を有する半導体領域を形成するにあたり、半導体基板の一主面上にマスク物質を形成するマスク物質形成工程と、
前記半導体領域に対応する第１の領域上の前記マスク物質を、前記半導体領域の前記低濃度領域に対応する領域であって、前記第１の領域内にある規則的に繰り返される複数の非開口からなる第２の領域を残して取り除くマスク物質除去工程と、
前記マスク物質除去工程により前記マスク物質が取り除かれた領域に不純物をデポジションする不純物デポジション工程と、
デポジションされた不純物を拡散させ、前記半導体領域を形成する熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の領域の複数の非開口各々は、正方形状の非開口と、前記正方形状の非開口を環状に取り囲む一定幅の非開口からなり、環状に取り囲む非開口各々は、隣り合う他の非開口と前記正方形状の非開口の一辺と同じ長さの間隔を有して設けられることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の領域の複数の非開口各々は、メッシュ状の非開口であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス分野における半導体装置及び半導体装置の製造方法、特にスイッチング素子であるサイリスタ及びその製造方法に関する。
【背景技術】
【０００２】
図５に示す半導体装置２００は、Ｐ型不純物の不純物濃度を有する半導体基板におけるＰ型半導体領域Ｐ１と、半導体基板の一方の主面に露出する上面部を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ２と、半導体基板の一方の主面に露出する上面部を除いて前記Ｎ型半導体領域Ｎ２に隣接するＰ型半導体領域Ｐ３と、半導体基板の他方の主面に露出する下面部を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ４と、半導体基板の他方の主面に露出する下面部を除いて前記Ｎ型半導体領域Ｎ４に隣接するＰ型半導体領域Ｐ５と、を備えている。
また、半導体装置２００において、Ｐ型半導体領域Ｐ３とＮ型半導体領域Ｎ２は、半導体基板の一方の主面において形成された保護膜Ｉ１に設けられた開口ＣＴ１を介して、それぞれ共通電極である第１の電極Ｍ１にオーミック接触される。同様に、Ｐ型半導体領域Ｐ５とＮ型半導体領域Ｎ４は、半導体基板の他方の主面において形成された保護膜Ｉ２に設けられた開口ＣＴ２を介して、それぞれ共通電極である第２の電極Ｍ２にオーミック接触される。第１の電極Ｍ１は、端子Ｔ１（アノード端子）に、第２の電極Ｍ２は、端子Ｔ２（カソード端子）に夫々接続される。
【０００３】
以上の構成により、半導体装置２００は、Ｐ型半導体領域Ｐ３、Ｎ型半導体領域Ｎ２、Ｐ型半導体領域Ｐ１及びＮ型半導体領域Ｎ４から構成される第１のＰＮＰＮサイリスタと、Ｐ型半導体領域Ｐ５、Ｎ型半導体領域Ｎ４、Ｐ型半導体領域Ｐ１及びＮ型半導体領域Ｎ２から構成される第２のＰＮＰＮサイリスタとが端子Ｔ１と端子Ｔ２との間に並列接続された複合素子である。
【０００４】
ここで、端子Ｔ１と端子Ｔ２に、端子Ｔ１側が端子Ｔ２に対して高くなるように電圧を印加すると、Ｎ型半導体領域Ｎ２とＰ型半導体領域Ｐ１との界面に形成されるＰＮ接合Ｊ２は逆方向にバイアスされ、Ｐ型半導体領域Ｐ１とＮ型半導体領域Ｎ４との界面に形成されるＰＮ接合Ｊ３は順方向にバイアスされる。
これによって、ＰＮ接合Ｊ２を形成するＮ型半導体領域Ｎ２において、電子は正に帯電したドナーから遠ざけられてアノード側へ移動し、Ｐ型半導体領域Ｐ１において、正孔は負に帯電したアクセプタから遠ざけられカソード側へ移動する。そのため、ＰＮ接合Ｊ２の近傍に空乏層ＤＬが形成され、アノードとカソードとの間に印加される電圧の大部分が空乏層の両側に加わるので高い電界が発生する。印加される電圧が高くなるにつれ、更に、電子がアノード側へ移動し、正孔がカソード側へ移動し、オフ電流が増加していく。
そして、逆バイアスが印加されているＰＮ接合Ｊ２がブレークダウンするブレークオーバ電圧ＶＢＯが、端子Ｔ１と端子Ｔ２との間に印加されると、オフ電流は急激に増加する。これにより、Ｎ型半導体領域Ｎ２において、Ｐ型半導体領域Ｐ３直下の横方向（半導体基板の主面と平行な方向）による抵抗（Ｒ）とオフ電流（ｉ）との積による電圧降下（ｉ×Ｒ）が生じて、ＰＮ接合Ｊ１に順方向バイアスが印加され、電圧降下がＰＮ接合Ｊ１の拡散電位を超えると、Ｐ型半導体領域Ｐ３からＮ型半導体領域Ｎ２に正孔が注入され始める。これにより、Ｐ型半導体領域Ｐ３、Ｎ型半導体領域Ｎ２及びＰ型半導体領域Ｐ１から形成されるＰＮＰバイポーラトランジスタ（ベース接地電流増幅率α１とする）と、Ｎ型半導体領域Ｎ２、Ｐ型半導体領域Ｐ１及びＮ型半導体領域Ｎ４から形成されるＮＰＮバイポーラトランジスタ（ベース接地電流増幅率α２とする）とのそれぞれの電流増幅率が増加し始め、α１＋α２＝１となると、サイリスタが点弧し、アノード端子からカソード端子へと順方向にオン電流を流す。
【０００５】
一方、端子Ｔ１と端子Ｔ２に、端子Ｔ２側が端子Ｔ１に対して高くなるように電圧を印加すると、Ｎ型半導体領域Ｎ４とＰ型半導体領域Ｐ１との界面に形成されるＰＮ接合Ｊ３は逆方向にバイアスされ、Ｐ型半導体領域Ｐ１とＮ型半導体領域Ｎ２との界面に形成されるＰＮ接合Ｊ２は順方向にバイアスされる。サイリスタの動作原理は、上記順方向バイアス時と同じであるが、ＰＮ接合Ｊ３のＰ型半導体領域Ｐ５と対向する部分以外の一部分に、Ｐ型半導体領域Ｐ１に比べてＰ型不純物濃度が高濃度のＰ型半導体領域Ｐ１５（低耐圧領域）を設けているので、ブレークオーバ電圧（ブレークオーバ電圧ＶＢＯ’）が上記順方向の場合より低くなる。
つまり、逆バイアスが印加されているＰＮ接合Ｊ３がブレークダウンするブレークオーバ電圧ＶＢＯ’が、端子Ｔ２と端子Ｔ１との間に印加されると、オフ電流は急激に増加し、Ｎ型半導体領域Ｎ４において、Ｐ型半導体領域Ｐ５直下の横方向による抵抗とオフ電流との積による電圧降下が生じ、Ｐ電圧降下がＰＮ接合Ｊ４の拡散電位を超えると、Ｐ型半導体領域Ｐ５からＮ型半導体領域Ｎ４に正孔が注入され始める。そして、Ｐ型半導体領域Ｐ５、Ｎ型半導体領域Ｎ４及びＰ型半導体領域Ｐ１から形成されるＰＮＰバイポーラトランジスタと、Ｎ型半導体領域Ｎ４、Ｐ型半導体領域Ｐ１及びＮ型半導体領域Ｎ２から形成されるＮＰＮバイポーラトランジスタとのそれぞれの電流増幅率が増加し始め、電流増幅率の和が１となると、サイリスタが逆方向に点弧し、カソード端子からアノード端子へと逆方向にオン電流を流す。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−６８８７３号公報
【特許文献２】特開平１１−１１１８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、サイリスタの上記順方向動作において、動作温度を上昇させると、Ｎ型半導体領域Ｎ４から注入され、空乏層ＤＬに到達する少数キャリアである電子が増加することで、空乏層ＤＬの幅が狭くなる。それゆえ、空乏層ＤＬに加わる電界強度が増加することにより、逆バイアスが印加されているＰＮ接合Ｊ２がブレークダウンする電圧であるブレークオーバ電圧ＶＢＯが低くなってしまうという問題があった。
【０００８】
本発明は、上記問題を鑑みなされたもので、その目的は、温度上昇によるブレークオーバ電圧ＶＢＯの低下を抑制するサイリスタを提供することにある。
なお、上記特許文献１及び２は、一導電型の不純物領域のうちの高濃度領域と低濃度領域を一つの工程で形成する技術を開示しているにすぎない。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、第１端子と第２端子間に電圧が印加されたときに空乏層を形成することにより前記第１端子と前記第２端子間の電流通電を阻止する半導体装置において、前記空乏層の一方を形成する第１導電型の第１の半導体領域と前記空乏層の他方を形成する第２導電型の第２の半導体領域とのうち、前記第１の半導体領域に隣接して、該第１の半導体領域とは逆導電型の第２導電型の第３の半導体領域を有し、前記第３の半導体領域は、前記第３の半導体領域から前記空乏層に到達する少数キャリアの増加が抑制されるように、第２導電型の不純物を高濃度に含むと共に前記電流通電の方向に対して垂直方向に離散的に形成された第２導電型の高濃度領域と、前記高濃度領域に比較して前記第２導電型の不純物を低濃度に含む第２導電型の低濃度領域とからなり、前記第２導電型の高濃度領域と前記第２導電型の低濃度領域とは、前記電流通電の方向に対して垂直方向に交互に配置され形成され、前記第２の半導体領域は前記第１端子に接続され、前記第３の半導体領域は前記第２端子に接続され、前記第２導電型の低濃度領域は、離散的に形成された前記第２導電型の高濃度領域を、熱処理により拡散させることにより形成されたことを特徴とする。
【００１０】
また、本発明は、第１導電型の第１の半導体領域と、半導体基板の一方の主面に露出する上面部を除いて前記第１の半導体領域に隣接する第２導電型の第２の半導体領域と、前記半導体基板の一方の主面に露出する上面部を除いて前記第２の半導体領域に隣接する第１導電型の第３の半導体領域と、前記半導体基板の他方の主面に露出する下面部を除いて前記第１の半導体領域に隣接する第２導電型の第４の半導体領域と、前記半導体基板の他方の主面に露出する下面部を除いて前記第４の半導体領域に隣接する第１導電型の第５の半導体領域と、を備え、前記第４の半導体領域は、前記第４の半導体領域から前記第１の半導体領域と前記第２の半導体領域との間のＰＮ接合に形成される空乏層に到達する少数キャリアの増加が抑制されるように、第２導電型の不純物を高濃度に含むと共に前記半導体基板の一方の主面に対して水平方向に離散的に形成された第２導電型の高濃度領域と、前記高濃度領域に比較して第２導電型の不純物を低濃度に含む第２導電型の低濃度領域とからなり、前記第２導電型の高濃度領域と前記第２導電型の低濃度領域とは、前記半導体基板の一方の主面に対して水平方向に交互に配置され形成され、前記第２の半導体領域及び前記第３の半導体領域は第１の電極に接続され、前記第４の半導体領域及び前記第５の半導体領域は第２の電極に接続され、前記第２導電型の低濃度領域は、離散的に形成された前記第２導電型の高濃度領域を、熱処理により拡散させることにより形成されたことを特徴とする半導体装置である。
【００１１】
また、上記半導体装置において、前記第１の電極は２端子サイリスタのアノード電極であり、前記第２の電極は前記２端子サイリスタのカソード電極であることを特徴とする。
【００１２】
また、本発明は、半導体装置の製造方法であって、前記高濃度領域及び前記低濃度領域を有する半導体領域を形成するにあたり、半導体基板の一主面上にマスク物質を形成するマスク物質形成工程と、前記半導体領域に対応する第１の領域上の前記マスク物質を、前記半導体領域の前記低濃度領域に対応する領域であって、前記第１の領域内にある規則的に繰り返される複数の非開口からなる第２の領域を残して取り除くマスク物質除去工程と、前記マスク物質除去工程により前記マスク物質が取り除かれた領域に不純物をデポジションする不純物デポジション工程と、デポジションされた不純物を拡散させ、前記半導体領域を形成する熱処理工程と、を含むことを特徴とする。
【００１３】
また、上記半導体装置の製造方法において、前記第２の領域の複数の非開口各々は、正方形状の非開口と、前記正方形状の非開口を環状に取り囲む一定幅の非開口からなり、環状に取り囲む非開口各々は、隣り合う他の開口と前記正方形状の非開口の一辺と同じ長さの間隔を有して設けられることを特徴とする。
【００１４】
また、上記半導体装置の製造方法において、前記第２の領域の複数の非開口各々は、メッシュ状の非開口であることを特徴とする。
【発明の効果】
【００１５】
この本発明によれば、空乏層が形成されているＰＮ接合に対向する半導体領域から空乏層へ到達し、該空乏層を狭くする少数キャリアのうち、低濃度領域から空乏層へ到達する少数キャリアは減少するので、ＰＮ接合の空乏層の幅が狭くなることを抑制でき、全てを高濃度で形成する場合に比べて、温度上昇によるブレークオーバ電圧ＶＢＯの低下を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置１００の構成を示す断面図である。
【図２】本発明の半導体装置１００のＮ型不純物領域Ｎ４の形成に用いられるフォトマスクのパターンの平面図、及び半導体装置１００の部分断面図である。
【図３】本発明の半導体装置１００のＮ型不純物領域Ｎ２の形成に用いられる、他のフォトマスクのパターンの平面図、及び半導体装置１００の部分断面図である。
【図４】本発明の半導体装置１００のＮ型不純物領域Ｎ４の形成に用いられるフォトマスクのパターンの平面図、及び半導体装置１００の部分断面図である。
【図５】関連する半導体装置２００の構成を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の実施形態におけるサイリスタ（半導体装置１００）の断面図を示している。なお、図５と同一の部分には同一の符号を付している。半導体装置１００は、図１に示すように、Ｐ型不純物の不純物濃度を有する半導体基板におけるＰ型半導体領域Ｐ１と、半導体基板の一方の主面に露出する上面部を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ２と、半導体基板の一方の主面に露出する上面部を除いて前記Ｎ型半導体領域Ｎ２に隣接するＰ型半導体領域Ｐ３と、半導体基板の他方の主面に露出する下面部を除いて前記Ｐ型半導体領域Ｐ１に隣接するＮ型半導体領域Ｎ４と、半導体基板の他方の主面に露出する下面部を除いて前記Ｎ型半導体領域Ｎ４に隣接するＰ型半導体領域Ｐ５と、を備えている。
ここで、Ｐ型半導体領域Ｐ３は、平面視においてＮ型半導体領域Ｎ２の内側にあり、またＰ型半導体領域Ｐ３は半導体基板表面からの深さ方向に、Ｎ型半導体領域Ｎ２に比較して浅く形成されている。また、Ｐ型半導体領域Ｐ５は、平面視においてＮ型半導体領域Ｎ４の内側にあり、またＰ型半導体領域Ｐ５は半導体基板表面からの深さ方向に、Ｎ型半導体領域Ｎ４に比較して浅く形成されている。
また、本実施形態において、Ｎ型半導体領域Ｎ２及びＮ型半導体領域Ｎ４の両方の領域は、Ｐ型半導体領域Ｐ１を介して対向している。また、本実施形態において、Ｎ型半導体領域Ｎ４は、Ｎ型不純物を高濃度に含む高濃度Ｎ型半導体領域Ｎ４ａ（高濃度領域）と、高濃度領域に比較してＮ型不純物を低濃度に含む低濃度Ｎ型半導体領域Ｎ４ｂ（低濃度領域）とが、半導体基板の一方の主面に対して水平方向に（或いは電流通電の方向に対して垂直方向に）交互に配置され形成されている。
【００１８】
また、半導体装置１００において、Ｐ型半導体領域Ｐ３とＮ型半導体領域Ｎ２は、半導体基板の一方の主面において形成された保護膜Ｉ１に設けられた開口ＣＴ１を介して、それぞれ共通電極である第１の電極Ｍ１にオーミック接触される。同様に、Ｐ型半導体領域Ｐ５とＮ型半導体領域Ｎ４は、半導体基板の他方の主面において形成された保護膜Ｉ２に設けられた開口ＣＴ２を介して、それぞれ共通電極である第２の電極Ｍ２にオーミック接触される。第１の電極Ｍ１は、端子Ｔ１（アノード端子）に、第２の電極Ｍ２は、端子Ｔ２（カソード端子）に夫々接続される。
以上の構成により、半導体装置１００は、Ｐ型半導体領域Ｐ３、Ｎ型半導体領域Ｎ２、Ｐ型半導体領域Ｐ１及びＮ型半導体領域Ｎ４から構成される第１のＰＮＰＮサイリスタと、Ｐ型半導体領域Ｐ５、Ｎ型半導体領域Ｎ４、Ｐ型半導体領域Ｐ１及びＮ型半導体領域Ｎ２から構成される第２のＰＮＰＮサイリスタとが、その導通の向きが逆となるように端子Ｔ１と端子Ｔ２との間に並列接続された複合素子である。
【００１９】
ここで、まず、半導体装置１００の製造方法について説明する。
最初に、Ｐ型不純物の不純物濃度を有する半導体基板（Ｐ型半導体領域Ｐ１）を用意する。次に、Ｎ型半導体領域Ｎ４を形成する工程に進む。まず、半導体基板のアノード側表面（他方の主面）に下地酸化膜（イオン注入のダメージを防ぐための酸化膜）を形成し、酸化膜上にイオン注入のマスクとなるフォトレジスト（例えば、ポジ型のフォトレジスト）を塗布する。次に、フォトマスクを用いて露光を行う。
図２は、露光において用いるフォトマスクのパターンの平面図（図２（ａ））、及びイオン注入後の半導体基板の断面図（図２（ｂ）、図２（ｃ））を示す。
【００２０】
図２（ａ）に示すフォトマスクのパターンの平面図においては、Ｎ型半導体領域Ｎ４のうちの高濃度Ｎ型半導体領域となるべき領域のフォトレジストを感光させる複数の環状の光透過部Ｍ４２ｂ、Ｎ型半導体領域Ｎ４のうちの低濃度Ｎ型半導体領域Ｎ４ｂとなるべき領域のフォトレジストを感光させない複数の環状光遮光部を示している（図中、白抜き部分が遮光部である。）
この図２（ａ）のフォトマスクのパターンが半導体基板で転写され、環状の光透過部Ｍ４２ｂ各々に対応するフォトレジストにおける開口、複数の環状光遮光部各々に対応するフォトレジストにおける非開口が形成される。
つまり、Ｎ型半導体領域Ｎ４に対応する第１の領域上のマスク物質としてのフォトレジストは、低濃度Ｎ型半導体領域Ｎ４ｂに対応する領域であって、第１の領域内にある規則的に繰り返される複数の非開口からなる第２の領域を残して取り除かれる。
このフォトレジストにおける複数の非開口は、中央部に正方形状の非開口（図２（ａ）に示すフォトマスクの中央部の白抜き部分に対応する）と、この正方形状の非開口を環状に取り囲む一定幅の非開口とからなり、環状に取り囲む非開口各々は、隣り合う他の非開口と正方形状の非開口の一辺と同じ長さの間隔を有して設けられる。
このように開口及び非開口が形成されたマスク物質（フォトレジスト）における開口から、半導体基板へＮ型不純物イオン（例えばリンイオン）が注入される。
【００２１】
図２（ｂ）は、図２（ａ）のフォトマスクのパターン上を走るＡＡ’線又はＢＢ’線に沿った部分に対応する半導体装置１００のイオン注入後の断面を示した断面図であり、上記フォトレジストにおける開口（図２（ａ）に示すフォトマスクのパターンの光透過部である斜線部に対応する）から注入されたＮ型不純物の半導体基板へのイオン注入後のＮ型半導体領域Ｎ４を示している。図２（ｂ）に示すように、Ｎ型半導体領域Ｎ４を形成するイオン注入後において、複数の環状光透過部Ｍ４２ｂ各々に対応するフォトレジストにおける開口から注入されたＮ型不純物イオンは活性化されず、不純物領域Ｎ４２ｂは離散的に存在し、互いの不純物領域Ｎ４２ｂが繋がっておらず、一部にＰ型半導体領域が存在する。
【００２２】
フォトレジスト剥離後、注入したＮ型不純物イオンの活性化のための熱処理を行い、純物領域Ｎ４２ｂ同士を繋げる。すなわち、熱処理を施すことで、フォトレジストにおける開口からイオン注入した不純物の横方向の拡散により互いの不純物領域Ｎ４２ｂを繋げるが、半導体基板においてフォトレジストが存在していた領域の表面からＰＮ接合までの距離（図中ＤＰ２）が、半導体基板においてフォトレジストが存在していなかった領域の表面からＰＮ接合（Ｐ型半導体領域Ｐ１とのＰＮ接合）までの距離（図中ＤＰ１）と等しくならない程度の熱処理を施す。余りに長時間の熱処理を施せば、半導体基板の深さ方向（主面と垂直方向）の全ての位置において、Ｎ型半導体領域Ｎ４における主面と水平方向の不純物濃度が全く均一になってしまい、高濃度領域と低濃度領域を形成できないからである。そのため、横方向で不純物領域Ｎ４２ｂが繋がる位の時間の熱処理を施すことが好ましい。
このようにして、不純物を高濃度に含むＮ型半導体領域Ｎ４ａ（高濃度領域）と、Ｎ型半導体領域Ｎ４ａに比較してＮ型不純物を低濃度に含むＮ型半導体領域Ｎ４ｂ（低濃度領域）とが、電流通電の方向に対して垂直方向に（半導体基板の主面に対して水平方向に）交互に配置されるＮ型半導体領域Ｎ４が形成される。
【００２３】
続いて、Ｎ型半導体領域Ｎ２を形成する工程に進む。まず、半導体基板のカソード側表面（一方の主面）に下地酸化膜を形成し、酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、フォトマスクを用いて露光を行う。
図３は、露光において用いるフォトマスクのパターンの平面図（図３（ａ））、及びイオン注入後の半導体基板の断面図（図３（ｂ）、図３（ｃ））を示す。
図３（ａ）に示すフォトマスクのパターンの平面図においては、Ｎ型半導体領域Ｎ２のとなるべき領域のフォトレジストを感光させる矩形状の光透過部Ｍ２２を示している（図中、斜線部が光透過部である。）
この図３（ａ）のフォトマスクのパターンが半導体基板で転写され、矩形状の光透過部Ｍ２２に対応する開口がフォトレジストに形成され、フォトレジストにおける開口から、半導体基板へＮ型不純物イオン（例えばリンイオン）が注入される。
【００２４】
図３（ｂ）は、図３（ａ）のフォトマスクのパターン上を走るＡＡ’線又はＢＢ’線に沿った部分に対応する半導体装置１００のイオン注入後の断面を示した断面図であり、上記フォトレジストにおける開口（図３（ａ）に示すフォトマスクのパターンの光透過部である斜線部に対応する）に示すフォトマスクのから注入されたＮ型不純物の半導体基板へのイオン注入後のＮ型半導体領域Ｎ２を示している。図３（ｂ）に示すように、Ｎ型半導体領域Ｎ２を形成するイオン注入後において、Ｎ型不純物イオンは活性化されず、ほぼフォトレジストにおける開口と同じ大きさで不純物領域Ｎ２２が存在している。
フォトレジスト剥離後、注入したＮ型不純物イオンの活性化のための熱処理を行う。すなわち、イオン注入した不純物の縦方向及び横方向の拡散により、不純物領域Ｎ２２が半導体基板中に拡散し、Ｎ型半導体領域Ｎ２が形成される。
なお、上記説明では、Ｎ型半導体領域Ｎ４及びＮ２を別々のイオン注入工程、熱処理工程で形成したが、もちろん工程数を削減するため、同時に形成することもできる。つまり、半導体基板の一方の主面及び他方の主面に、フォトレジストを塗布後、図２（ａ）及び図３（ａ）で示すフォトマスクを用いて露光し、イオン注入用のマスク物質（フォトレジスト）を形成して、そのフォトレジストにおける開口からイオン注入する。その後、両面のフォトレジストを剥離し、Ｎ型半導体領域Ｎ４及びＮ２を活性化する熱処理を同時に施してもよい。
【００２５】
続いて、Ｐ型半導体領域Ｐ５を形成する工程に進む。半導体基板のアノード側表面（他方の主面）に下地酸化膜を形成し、酸化膜上にイオン注入のマスクとなるフォトレジストを塗布する。次に、矩形状光透過部が設けられたフォトマスクを用いて露光を行い、露光されたフォトレジストにおける開口からＰ型不純物イオン（例えばボロンイオン）注入を行う。
フォトレジスト剥離後、注入したＰ型不純物イオンの活性化のための熱処理を行い、Ｐ型半導体領域Ｐ５を形成する。
この際、上で説明した逆方向動作時に低耐圧領域となるＰ型半導体領域Ｐ１５を同時に形成してもよい。また、半導体基板の他の主面（アノード側の表面）に設けられるチャネルストッパとなるＰ型不純物領域（不図示）も同時に形成してもよい。
【００２６】
続いて、Ｐ型半導体領域Ｐ３を形成する工程に進む。Ｐ型半導体領域Ｐ３は、上記Ｐ型半導体領域Ｐ５を形成するのと同様、イオン注入及び不純物を活性化するための熱拡散処理からなる工程である。また、Ｐ型半導体領域Ｐ３を形成する工程は、Ｎ型半導体領域Ｎ２及びＮ４を形成する工程を共通にできるのと同様の理由で、上記Ｐ型半導体領域Ｐ３を形成する工程と共通化してもよい。
【００２７】
続いて、電極形成工程に進む。アノード、カソードの各電極を形成する際、必要に応じて既に形成されたＰ型半導体領域Ｐ３、Ｎ型半導体領域Ｎ２、Ｎ型半導体領域Ｎ４、及びＰ型半導体領域Ｐ５各々の表面に、イオン注入法によりオーミック層（図１において不図示）を形成する。その後、保護膜Ｉ１、保護膜Ｉ２を形成し、メタル電極と各半導体領域の電気的接触を得るため、開口ＣＴ１及び開口ＣＴ２を形成する。最後に、各開口ＣＴ１及び開口ＣＴ２上に、メタル電極となる金属材料、例えばアルミニウムを堆積し、アルミニウムをパターニングして、アノード電極Ｍ１及びカソード電極Ｍ２を形成する。
【００２８】
このようにして形成された半導体装置１００は、アノード端子Ｔ１（第１端子）とカソード端子Ｔ２（第２端子）との間に電圧が印加されたときに、空乏層ＤＬを形成することによりアノード端子Ｔ１とカソード端子Ｔ２間の電流通電を阻止する半導体装置である。
半導体装置１００は、空乏層ＤＬの一方を形成するＮ型半導体領域Ｎ２（第１導電型の第１の半導体領域）と空乏層ＤＬの他方を形成するＰ型半導体領域Ｐ１（第２導電型の第２の半導体領域）とのいずれか一方の半導体領域（ここではＰ型半導体領域Ｐ１）に隣接して、該一方の半導体領域とは逆導電型の第３の半導体領域（Ｎ型半導体領域Ｎ４）を有している。また、Ｎ型半導体領域Ｎ４は、不純物を高濃度に含むＮ型半導体領域Ｎ４ａ（高濃度領域）と、Ｎ型半導体領域Ｎ４ａに比較してＮ型不純物を低濃度に含むＮ型半導体領域Ｎ４ｂ（低濃度領域）とが、電流通電の方向に対して垂直方向に交互に配置され形成されている。
【００２９】
この本発明によれば、空乏層ＤＬが形成されているＰＮ接合Ｊ２に対向するＮ型半導体領域Ｎ４から空乏層ＤＬへ到達し、該空乏層を狭くする少数キャリア（電子）のうち、低濃度領域から空乏層へ到達する少数キャリアは減少するので、ＰＮ接合Ｊ２の空乏層の幅が狭くなることを抑制でき、Ｎ型半導体領域Ｎ４の全てを高濃度で形成する場合（上記製造方法の説明において、Ｎ型半導体領域Ｎ４を、図３（ａ）に示したフォトマスクを用いてＮ型半導体領域Ｎ２と同様に形成した場合）に比べて、温度上昇によるブレークオーバ電圧ＶＢＯの低下を抑制することができる。
【００３０】
また、図４は、露光において用いる、他のフォトマスクのパターンの平面図（図４（ａ））、及びイオン注入後の半導体基板の断面図（図４（ｂ）、図４（ｃ））を示す。
図４（ａ）に示すフォトマスクのパターンの平面図においては、Ｎ型半導体領域Ｎ４のうちの低濃度Ｎ型半導体領域Ｎ４ｂとなるべき領域のフォトレジストを感光させない複数のメッシュ状の光遮光部を示している。図中、白抜き部分が光遮光部であり、光遮光部は、
例えば縦及び横の長さが一定の長方形あるいは正方形の矩形部から構成され、光遮光部である長方形或いは正方形同士は一定の間隔（光透過部に相当する）で規則的に繰り返される構成となっている。
この図４（ａ）のフォトマスクのパターンが半導体基板で転写され、光透過部に対応する開口、複数のメッシュ状光遮光部各々に対応する非開口がフォトレジストにおいて形成される。
つまり、Ｎ型半導体領域Ｎ４に対応する第１の領域上のマスク物質としてのフォトレジストは、低濃度Ｎ型半導体領域Ｎ４ｂに対応する領域であって、第１の領域内にある規則的に繰り返される複数の非開口からなる第２の領域を残して取り除かれる。
この、フォトレジストにおける複数の非開口は、上述の様に、縦及び横の長さが一定の長方形あるいは正方形の矩形部（イオン注入をマスクする部分）から構成され、矩形部同士は一定の間隔（イオン注入される部分に相当する）で規則的に繰り返される構成となっている。
このように開口及び非開口が形成されたマスク物質（フォトレジスト）における開口から、半導体基板へＮ型不純物イオン（例えばリンイオン）が注入される。
【００３１】
図４（ｂ）は、図４（ａ）のフォトマスクのパターン上を走るＡＡ’線又はＢＢ’線に沿った部分に対応する半導体装置１００のイオン注入後の断面を示した断面図であり、上記フォトレジストにおける開口（図４（ａ）に示すフォトマスクのパターンの光透過部である斜線部に対応する）から注入されたＮ型不純物の半導体基板へのイオン注入後のＮ型半導体領域Ｎ４を示している。図４（ｂ）に示すように、Ｎ型半導体領域Ｎ４を形成するイオン注入後において、複数の環状光透過部Ｍ４２ｂ各々に対応するフォトレジストにおける開口から注入されたＮ型不純物イオンは活性化されず、不純物領域Ｎ４２ｂは離散的に存在し、互いの不純物領域Ｎ４２ｂが繋がっておらず、図３（ｂ）と同様に、一部にＰ型半導体領域が存在する。
フォトレジスト剥離後、注入したＮ型不純物イオンの活性化のため、イオン注入した不純物の横方向の拡散により、互いの不純物領域Ｎ４２ｂが繋がり、Ｐ型半導体領域がなくなる程度の熱処理を施す。
このようにして、図４（ｃ）に示すように、Ｎ型不純物を高濃度に含むＮ型半導体領域Ｎ４ａ（高濃度領域）と、高濃度領域に比較してＮ型不純物を低濃度に含むＮ型半導体領域Ｎ４ｂ（低濃度領域）とからなる、Ｎ型半導体領域Ｎ４が形成される。
【００３２】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。
例えば、上記実施形態の説明においては、イオン注入よりＮ型半導体領域Ｎ４またはＮ型半導体領域Ｎ２を形成したが、マスク物質としてフォトレジストを用いず、酸化膜を用いてもよい。この場合、半導体基板の一主面上にマスク物質である酸化膜を形成し、この酸化膜のうち高濃度領域及び低濃度領域となるべき領域の酸化膜を、上記フォトマスクを用いて開口し、開口から半導体基板へ不純物をデポジションして（例えば拡散源として固体または液体を用いて）熱拡散法により高濃度領域及び低濃度領域を形成してもよい。
【００３３】
また、本発明の実施形態においては、低耐圧領域となるＰ型半導体領域Ｐ１５を設け、逆方向のブレークオーバ電圧（ブレークオーバ電圧ＶＢＯ’）が順方向のブレークオーバ電圧（ブレークオーバ電圧ＶＢＯ）場合に比較して低くなる構造の２端子サイリスタについて説明したが、もちろんこの例に限られることはなく、低耐圧領域となるＰ型半導体領域Ｐ１５がない構造で、順方向のブレークオーバ電圧ＶＢＯ及び逆方向のブレークオーバＶＢＯ’がほぼ等しい２極双方向サイリスタであってもよい。その場合、Ｎ型半導体領域Ｎ２もＮ型半導体領域Ｎ４と同様、不純物を高濃度に含む高濃度領域と、高濃度領域に比較して不純物を低濃度に含む低濃度領域とが、電流通電の方向に対して垂直方向に交互に配置され形成される構造であってもよい。
【００３４】
また、２端子サイリスタのみならず、３端子の逆阻止３端子サイリスタ、ゲートターンオフサイリスタ（ゲート端子付きサイリスタ）に本発明を適用してもよい。例えば、第１導電型エミッタ領域（例えばＮ型半導体領域であるカソード層）、第２導電型ベース領域（Ｐ型半導体領域であるベース層）、第１導電型ベース領域（バルク層）、及び第２導電型エミッタ領域（アノード層）を、半導体基体の上下方向へ直列に順次隣接させて構成し、カソード層がカソード端子、ベース層がゲート端子、アノード層がアノード端子へ、それぞれ接続される電極を持ったサイリスタであってもよい。この場合、順方向動作（アノード端子電圧＞カソード端子電圧）において、ベース層とバルク層との間のＰＮ接合に逆バイアスが印加され空乏層が形成される。本発明により、アノード層を高濃度と低濃度からなる領域で構成することで、空乏層へ到達する少数キャリア（この場合は正孔）の増加が抑えられ、温度上昇によるブレークオーバ電圧ＶＢＯの低下を抑制することができる。
また、逆方向動作（アノード端子電圧＜カソード端子電圧）において、アノード層とバルク層との間のＰＮ接合に逆バイアスが印加され空乏層が形成される。本発明により、ベース層を高濃度と低濃度からなる領域で構成することで、空乏層へ到達する少数キャリア（この場合は正孔）の増加が抑えられ、温度上昇によるブレークオーバ電圧ＶＢＯ’の低下を抑制することができる。
【符号の説明】
【００３５】
Ｎ２，Ｎ４，Ｎ４ａ，Ｎ４ｂ…Ｎ型半導体領域、Ｐ１，Ｐ３，Ｐ５，Ｐ１５…Ｐ型半導体領域、ＤＬ…空乏層、Ｊ１，Ｊ２，Ｊ３，Ｊ４…ＰＮ接合、ＣＴ１，ＣＴ２…開口、Ｍ１，Ｍ２…電極、Ｉ１，Ｉ２…保護膜、Ｔ２，Ｔ１…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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