(57)【特許請求の範囲】
【請求項１】
半導体装置を製作する方法であって、
抵抗率スイッチング材料を含む少なくとも１つの装置層を基板上に形成するステップと、
前記少なくとも１つの装置層上に画像形成性材料よりなる少なくとも２つの離間されたフィーチャを形成するステップと、
前記少なくとも２つの離間されたフィーチャ上に側壁スペーサを形成するステップと、
第１のフィーチャ上の第１の側壁スペーサと第２のフィーチャ上の第２の側壁スペーサとの間の空間をフィラーフィーチャで充填するステップと、
前記第１のフィーチャ、前記フィラーフィーチャおよび前記第２のフィーチャを互いに離間した状態で残すように、前記側壁スペーサを選択的に除去するステップと、
柱形状の不揮発性メモリセルを形成するために、前記第１のフィーチャ、前記フィラーフィーチャおよび前記第２のフィーチャをマスクとして使用してハードマスクスタックおよび前記少なくとも１つの装置層をエッチングするステップと、
を含む方法。
【請求項２】
請求項１記載の方法において、
前記少なくとも２つの離間されたフィーチャは、複数のフィーチャを含む方法。
【請求項３】
請求項２記載の方法において、
前記複数のフィーチャのうちの各２つの隣接フィーチャ間の各空間を複数のフィラーフィーチャのうちの１つで充填するステップと、
前記複数のフィーチャおよび前記複数のフィラーフィーチャをマスクとして使用して前記少なくとも１つの装置層をエッチングするステップと、
をさらに含む方法。
【請求項４】
請求項２記載の方法において、
前記側壁スペーサを形成するステップは、少なくとも２つの所定の方向に沿った隣接フィーチャ上の前記側壁スペーサが互いに接触して前記側壁スペーサ間に位置する完全に囲まれた間隙空間を形成するように、前記側壁スペーサを前記複数のフィーチャ上に形成するステップを含む方法。
【請求項５】
請求項１記載の方法において、
前記少なくとも２つの離間されたフィーチャおよび前記フィラーフィーチャは第１の材料を含み、前記側壁スペーサは第１の材料とは異なる第２の材料を含み、
前記側壁スペーサを選択的に除去するステップは、第１の材料を実質的に除去することなく、前記側壁スペーサの第２の材料を選択的にエッチングするステップを含む方法。
【請求項６】
請求項１記載の方法において、
前記少なくとも２つの離間されたフィーチャは第１の材料を含み、前記フィラーフィーチャは第２の材料を含み、前記側壁スペーサは第１の材料および第２の材料とは異なる第３の材料を含み、
前記側壁スペーサを選択的に除去するステップは、第１の材料または第２の材料を実質的に除去することなく、前記側壁スペーサの第３の材料を選択的にエッチングするステップを含む方法。
【請求項７】
請求項１記載の方法において、
前記フィラーフィーチャで充填するステップは、前記側壁スペーサの上部が露出されるように、前記第１および第２のフィーチャの上に流動性ポリマーフィラー材料を液相堆積によって堆積させるステップを含む方法。
【請求項８】
請求項１記載の方法において、
前記画像形成性材料は、フォトレジスト材料、電子ビームレジスト材料またはナノインプリントレジスト材料を含み、
前記フィラーフィーチャは、１〜１５センチポアズの粘度を有する流動性ポリマー材料を含み、
前記側壁スペーサを選択的に除去するステップは、前記少なくとも２つの離間されたフィーチャおよび前記フィラーフィーチャを実質的に除去することなく、前記側壁スペーサを選択的にエッチングするステップを含む方法。
【請求項９】
請求項８記載の方法において、
前記少なくとも２つの離間されたフィーチャおよび前記フィラーフィーチャはフォトレジスト材料を含み、前記側壁スペーサはシリコン酸化物を含む方法。
【請求項１０】
請求項１記載の方法において、
前記少なくとも２つの離間されたフィーチャおよび前記フィラーフィーチャはフォトレジスト材料を含み、前記側壁スペーサはシリコン窒化物を含む方法。
【請求項１１】
請求項１記載の方法において、
前記少なくとも１つの装置層をエッチングするステップの後で、前記少なくとも２つの離間されたフィーチャおよび前記フィラーフィーチャを除去するステップをさらに含む方法。
【請求項１２】
請求項１記載の方法において、
前記側壁スペーサを形成するステップの前に、前記少なくとも２つの離間されたフィーチャのサイズを縮小するために、前記少なくとも２つの離間されたフィーチャをトリミングするステップをさらに含む方法。
【請求項１３】
請求項１記載の方法において、
前記少なくとも１つの装置層は、少なくとも１つの半導体装置層上に位置する前記ハードマスクスタックを含む方法。
【請求項１４】
請求項１３記載の方法において、
前記ハードマスクスタックは、ＢＡＲＣ層、ＤＡＲＣ層、有機ハードマスク層、および少なくとも１つの導電性ハードマスク層を含む方法。
【請求項１５】
請求項１４記載の方法において、
前記少なくとも１つの装置層をエッチングするステップは、少なくとも前記ＤＡＲＣ層をエッチングするステップを含む方法。
【請求項１６】
請求項１５記載の方法において、
実質的に円柱形状を有するＤＡＲＣ層部分を形成するために、前記ＤＡＲＣ層をトリミングするステップをさらに含む方法。
【請求項１７】
請求項１５記載の方法において、
前記ＤＡＲＣ層をエッチングするステップの後で、前記少なくとも２つの離間されたフィーチャおよび前記フィラーフィーチャを除去するステップと、
前記エッチング済みＤＡＲＣ層をマスクとして使用して少なくとも前記有機ハードマスク層をエッチングするステップと、
前記有機ハードマスク層および前記導電性ハードマスク層の少なくとも一方をマスクとして使用して前記少なくとも１つの半導体装置層をエッチングするステップと、
をさらに含む方法。
【請求項１８】
請求項１７記載の方法において、
前記少なくとも１つの半導体装置層をエッチングするステップは、複数の柱状半導体装置を形成する方法。
【請求項１９】
請求項１８記載の方法において、
前記複数の柱状半導体装置は、ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の不揮発性メモリセルを含む方法。
【請求項２０】
柱状不揮発性メモリ装置アレイを製作する方法であって、
基板上に複数の下部電極を形成するステップと、
前記複数の下部電極上に少なくとも１つのステアリング素子層および少なくとも１つの記憶素子層を含む少なくとも１つの装置層を形成するステップと、
前記少なくとも１つの装置層上にハードマスクスタックを形成するステップと、
前記ハードマスクスタックの上に複数のフォトレジスト離間フィーチャを形成するステップと、
前記複数のフォトレジスト離間フィーチャ上に側壁スペーサを形成するステップと、
前記側壁スペーサの上部が露出され、かつ複数のフォトレジストフィラーフィーチャが前記側壁スペーサ間に位置するように、前記複数のフォトレジスト離間フィーチャ間に前記複数のフォトレジストフィラーフィーチャを形成するステップと、
前記複数のフォトレジスト離間フィーチャおよび前記複数のフォトレジストフィラーフィーチャを互いに離間した状態で残すように、前記側壁スペーサを選択的に除去するステップと、
複数のハードマスクフィーチャを形成するために、前記複数のフォトレジスト離間フィーチャおよび前記複数のフォトレジストフィラーフィーチャをマスクとして使用して前記ハードマスクスタックの少なくとも一部をエッチングするステップと、
ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の柱状不揮発性メモリセルを形成するために、前記複数のハードマスクフィーチャをマスクとして使用して前記少なくとも１つの装置層をエッチングするステップと、
前記複数の柱状不揮発性メモリセルと接触する複数の上部電極を形成するステップと、
を含み、
前記ハードマスクスタックは、ＢＡＲＣ層、ＤＡＲＣ層、有機ハードマスク層、および少なくとも１つの導電性ハードマスク層を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体装置を製作する方法に関し、より詳細には半導体柱状構造を製作する方法に関する。
【背景技術】
【０００２】
（関連出願の相互参照）
本願は、その全体が本願明細書において参照により援用されている、２００８年１２月３１日に出願された米国特許出願第１２／３１８，６０９号（特許文献１）の優先権を主張するものである。
【０００３】
半導体材料で作られた装置（デバイス：device）は、電気部品およびシステム内にメモリ回路を作るために使用される。メモリ回路は、それにデータセットおよび命令セットが保存されるので、かかる装置の重要要素である。メモリ回路上の単位面積当たりの記憶素子の数を最大にすることは、メモリ回路のコストを最小限にするので、メモリ回路の設計における主要な動機となる。
【０００４】
半導体ウェハ上に形成される構造の寸法が小さくなるにつれて、これらの装置を作るのに現在利用可能なツールはその限界に達している。例として、現在利用可能な１９３ｎｍ液浸ツールでは、約８０ｎｍ未満のピッチを有する構造を作ることができない。これより小さいフィーチャを現在利用可能なツールで製作するには、より複雑なプロセスを使用しなければならない。そのようなプロセスの１つが二重露光／ダブルパターニング技術である。もう１つが、次いで除去されるテンプレートパターン上に形成された側壁スペーサの使用である。側壁スペーサはこの場合、下にある１つ以上の膜をエッチングする間にマスクとして使用される。
【０００５】
１次元の単純で規則的なラインアンドスペースパターンの場合、これらの技術のどちらにも、フォトリソグラフィで製造されたピッチを２つに分割する効果がある。このようにして、所与のフォトリソグラフィツールの分解能を上げることができる。
しかし、２次元パターンの規則的間隔の柱の場合、ダブルパターニングスキームは、ピッチを２の平方根倍に広げる。側壁スペーサの方法は、スキームが固体柱ではなく規則的間隔の円筒形環を生成するはずであるので、現状のままで使用することができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第１２／３１８，６０９号
【特許文献２】米国特許第６，９５２，０３０号
【特許文献３】米国特許出願第１０／９５５，５４９号
【特許文献４】米国特許出願第１１／１４８，５３０号
【特許文献５】米国特許第５，９１５，１６７号
【発明の概要】
【０００７】
半導体装置を製作する方法が、基板上に少なくとも１つの層を形成することと、少なくとも１つの層の上に画像形成性材料よりなる少なくとも２つの離間されたフィーチャを形成することと、その少なくとも２つのフィーチャ上に側壁スペーサを形成することと、第１のフィーチャ上の第１の側壁スペーサと第２のフィーチャ上の第２の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャをマスクとして使用して少なくとも１つの層をエッチングすることと、を含む。
【０００８】
柱状不揮発性メモリ装置アレイを製作する方法が、基板上に複数の下部電極を形成することと、複数の下部電極の上に少なくとも１つのステアリング素子層および少なくとも１つの記憶素子層を含む少なくとも１つの装置層を形成することと、少なくとも１つの装置層の上にハードマスクスタックを形成することと、ハードマスクスタックの上に複数のフォトレジスト離間フィーチャを形成することと、を含む。この方法はまた、複数のフォトレジスト離間フィーチャ上に側壁スペーサを形成することと、複数のフォトレジスト離間フィーチャ間に複数のフォトレジストフィラーフィーチャを形成し、側壁スペーサの上部が露出され、かつ複数のフォトレジストフィラーフィーチャが側壁スペーサ間に位置するようにすることと、複数のフォトレジスト離間フィーチャおよび複数のフォトレジストフィラーフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、を含む。この方法はまた、複数のフォトレジスト離間フィーチャおよび複数のフォトレジストフィラーフィーチャをマスクとして使用してハードマスクスタックの少なくとも一部をエッチングして、複数のハードマスクフィーチャを形成することと、複数のハードマスクフィーチャをマスクとして使用して少なくとも１つの装置層をエッチングして、ダイオードステアリング素子および抵抗率スイッチング記憶素子をそれぞれが含む複数の柱状不揮発性メモリセルを形成することと、複数の柱状不揮発性メモリセルと接触する複数の上部電極を形成することと、を含む。
【図面の簡単な説明】
【０００９】
【図１】不揮発性メモリセルの斜視図である。
【図２】図１のメモリセルアレイの斜視図である。
【図３Ａ】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図３Ｂ】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図３Ｃ】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図３Ｄ】導電性レールをサブトラクティブ法によって形成するプロセスのステップを示す断面側面図である。
【図４Ａ】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図４Ｂ】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図４Ｃ】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図４Ｄ】導電性レールをダマシン法によって形成するプロセスのステップを示す断面側面図である。
【図５】柱状構造を形成する前の装置層の断面側面図である。
【図６Ａ】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図６Ｂ】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図７Ａ】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図７Ｂ】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図８Ａ】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図８Ｂ】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図９Ａ】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図９Ｂ】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【図１０Ａ】本発明の一実施形態による装置アレイを製作するプロセスステップの断面側面図である。
【図１０Ｂ】本発明の一実施形態による装置アレイを製作するプロセスステップの上面図である。
【発明を実施するための形態】
【００１０】
本願の発明者らは、装置層をエッチングするためのマスクとして側壁スペーサを使用するのではなく、側壁スペーサをエッチングマスクを形成するときに犠牲スペーサとして代わりに使用しうることがわかった。エッチングマスクが形成されると、側壁スペーサは除去され、以前の側壁スペーサの場所の下に位置する装置層の一部が、離間された装置、例えば柱状装置を残すように除去される。
【００１１】
例えば、１つ以上の装置層が基板上に最初に形成される。半導体ウェハ（シリコンまたは化合物半導体ウェハを含む）や金属、ガラス、セラミックまたはプラスチック基板などの任意の適当な基板が使用されうる。この基板は１つ以上の絶縁層で覆うことができ、ならびに／あるいは１つ以上のドライバ回路などの装置を基板上または基板内に形成することができる。装置層は、半導体装置用の半導体層、電極を形成する導電性層、および／または装置の半導体もしくは導電性部分を隔離するための絶縁層を含むことができる。
【００１２】
次いで、少なくとも２つの離間されたフィーチャが装置層の上に形成される。好ましくは、複数の（すなわち、３つ以上の）フィーチャが大きな装置アレイを形成するために形成される。フィーチャは、半導体装置層、導電性装置層および／または絶縁装置層上に直接あるいはそれらの上方に形成することができる。フィーチャは、これらのフィーチャが後で下にある装置層をエッチングするためのエッチングマスクとして機能しうる限り、任意の形状を有することができる。
【００１３】
例えば、以下でより詳細に説明するように、フィーチャは円柱形状を有することができる。しかし、他の形状、例えば矩形形状または三角形状もまた、矩形装置または三角形装置が形成されるべき場合に使用されうる。フィーチャは、任意の所望のサイズを有することができ、好ましくは、下にある装置の所望の幅と同じ幅を有することができる。フィーチャは、エッチングマスクとして働くように十分な高さまたは厚みを有するべきである。フィーチャは、フォトレジスト材料（可視光および紫外線画像形成性フォトレジスト材料を含む）、電子ビーム画像形成性レジスト材料、またはナノインプリントリソグラフィ画像形成性材料を含む画像形成性ポリマー材料などの画像形成性材料を含む。したがって、フィーチャに非画像形成性材料ではなく画像形成性材料を使用することにより、非画像形成性フィーチャをエッチングするために使用される別個のエッチングステップが省略される。場合により、離間フィーチャのサイズを縮小するためにトリミングステップが行われてもよい。任意の適切なトリミング法、例えばドライエッチングが離間フィーチャのトリミングに使用されうる。
【００１４】
次いで、側壁スペーサがフィーチャ上に形成される。側壁スペーサは、従来の側壁スペーサ形成法によって、例えば、フィーチャの上に膜を堆積させ、次いでその膜を異方性エッチングしてフィーチャ上に側壁スペーサを残すことによって形成することができる。スペーサは、フィーチャの上部の材料とは異なる導電性、絶縁または半導体材料で製作することができる。側壁スペーサの材料は、ｉ）ドライエッチング化学法を用いて離間フィーチャの材料と比較して選択的に異方性エッチングされうるように、かつｉｉ）別のドライもしくはウェットエッチング化学法を用いて離間フィーチャの材料と比較して選択的に除去されうるように（例えば、等方性エッチングされうるように）選択することができる。例えば、フィーチャがフォトレジスト材料などの画像形成性材料を含むと、側壁スペーサは、シリコン酸化物またはシリコン窒化物で形成することができる。他の材料の組み合わせもまた使用することができる。
【００１５】
続いて、隣接するフィーチャ上に位置する隣接するスペーサ間の空間がいわゆるフィラーフィーチャで充填される。フィラーフィーチャは、フィーチャと側壁スペーサの上に、かつそれらの間にフィラー膜または層を形成することによって形成することができる。フィラー膜は、流動性材料を含み、かつ／またはスピンオンコーティングなどの液相堆積によって堆積されることが好ましい。例えば、フィラー膜は、流動性にするために約１〜約１５センチポアズの粘度をもつ任意の適当な画像形成性または非画像形成性ポリマー材料を含むことができ、液相堆積によって堆積される。流動性フィラー材料は、スペーサ間の空間を充填し、流動性フィラー材料の上部を除去する必要性なしに、離間フィーチャおよびスペーサの上部を露出させる。得られるフィラーフィーチャは、画像形成性材料でできている離間フィーチャとほぼ同じ高さを有する。非流動性材料がフィラー膜に使用される場合、フィラー膜の上部は、側壁スペーサの上部を露出させるためにエッチングまたは研磨によって除去される。フィラー膜の材料は、離間フィーチャの画像形成性フィーチャ材料（すなわち、フォトレジスト、電子ビームレジストまたはナノインプリントリソグラフィレジスト）と同じ材料あるいは画像形成性材料とは異なる材料を含むことができるが、この材料は、スペーサ材料のエッチング媒体に対する画像形成性材料のものと類似したエッチング特性またはエッチング耐性を有する（すなわち、スペーサを画像形成性材料とほぼ同程度にエッチングするために使用されるエッチングガスまたは液に耐える）ものである。フィラー膜の材料は、側壁スペーサが離間された画像形成性材料フィーチャおよびフィラーフィーチャと比較して選択的にエッチングされうるように、側壁スペーサの材料とは異なるべきである。
【００１６】
フィラーフィーチャが形成された後で、側壁スペーサは選択的に除去される。選択的に除去するステップは、元の画像形成性離間フィーチャまたはフィラーフィーチャの材料を実質的に除去することなく、側壁スペーサの材料を選択的にエッチングすることを含む。この除去は、例えば選択的ウェットエッチングによって行うことができる。スペーサを除去して、離間フィーチャおよび互いに離間されたフィラーフィーチャを残す。
【００１７】
次いで、離間されたフィーチャおよびフィラーフィーチャは、下にあるハードマスクおよび／または装置層をエッチングする間にエッチングマスクとして機能する。ハードマスクおよび／または装置層は、離間フィーチャおよびフィラーフィーチャをマスクとして使用する等方性または異方性エッチングを使用してエッチングすることができる。場合により、ハードマスクおよび／または装置層をエッチングするステップの前に、フィラーフィーチャは、それらのサイズを縮小し、ならびに／あるいはそれらの隅を丸くするためにトリミングすることができる。任意の適切なトリミング法、例えばドライエッチングがフィラーフィーチャのトリミングに使用されうる。いくつかの実施形態では、離間フィーチャは、フィラーフィーチャをトリミングするステップの間にトリミングすることができる。離間されたフィーチャおよび／またはフィラーフィーチャは、ハードマスクまたは装置層をエッチングした後で除去することができる。
【００１８】
任意の適切な装置が形成されうる。この装置は、以下でより詳細に説明するように、フィーチャおよびフィラーフィーチャの形状に応じて、実質的に円柱形および／または実質的に矩形の柱形状を有することができる。非柱状装置が形成されてもよい。この装置は、ダイオード、トランジスタ、抵抗、アンチヒューズ誘電体、ヒューズ、抵抗率スイッチング材料、コンデンサなどを含むことができる。論理回路部、揮発性メモリまたは不揮発性メモリ装置またはアレイが形成されうる。
【００１９】
好ましい非限定的な一実施形態では、複数のダイオードを有する不揮発性メモリセルを含む複数の柱状装置が形成される。図１を参照すると、本願明細書において参照により援用されている、Hernerらにより登録された「HIGH-DENSITY THREE-DIMENSIONAL MEMORY CELL」という米国特許第６，９５２，０３０号（特許文献２）は、本発明の実施形態の方法で形成されうる例示的な不揮発性メモリセルを開示している。
【００２０】
メモリセル２０は、垂直配向の円柱形接合ダイオードを含む。接合ダイオードという用語は、本願明細書では、２つの端子電極を有し、一方の電極がｐ形であり他方の電極がｎ形である半導体材料でできている、非オーム性伝導性質を有する半導体装置を指すように用いられる。例として、ｐ形半導体材料とｎ形半導体材料とが接触しているｐ−ｎダイオードおよびｎ−ｐダイオード、例えばツェナーダイオードや真性（非ドープの）半導体材料がｐ形半導体材料とｎ形半導体材料との間に挿置されているｐ−ｉ−ｎダイオードがある。
【００２１】
ダイオード２２および任意のアンチヒューズ誘電体２４が、上部導体または電極２６と下部導体または電極２８との間に挿置される。垂直配向の接合ダイオード２２は、第１の導電形（例えば、ｎ形）の高濃度にドープされた半導体領域３０と、非ドープの半導体材料または低濃度にドープされた半導体材料である中間領域３２（真性領域と称する）と、第２の導電形（例えば、ｐ形）の高濃度にドープされた半導体領域３４とを含み、ｐ−ｉ−ｎダイオードを形成する。所望であれば、ｐ形領域およびｎ形領域の位置は逆でもよい。接合ダイオード２２の半導体材料は一般に、シリコン、ゲルマニウム、あるいはシリコンおよび／またはゲルマニウムの合金である。他の半導体材料も使用することができる。接合ダイオード２２およびアンチヒューズ誘電体２４は、金属、例えばタングステンおよび／またはＴｉＮで形成されうる下部導体２８と上部導体２６との間に直列に配置される。アンチヒューズ誘電体２４は、ダイオード２２の上または下に位置することができる。
【００２２】
メモリセルは、１回のみ書き込み可能（ＯＴＰ）または書き換え可能な不揮発性メモリセルを含むことができる。例えば、各ダイオード２２はメモリセルのステアリング素子として働くことができ、抵抗率スイッチング材料として働く（すなわち、データを保存する）別の材料または層２４が導体間にダイオードと直列に設けられる。具体的には、抵抗率スイッチング材料２４は、アンチヒューズ誘電体の代わりに、ヒューズ、ポリシリコンメモリ効果材料、金属酸化物（例えば、ニッケル酸化物、ペロブスカイト材料など）、カーボンナノチューブ、相転移材料、スイッチャブル複合金属酸化物、導電性ブリッジ素子、またはスイッチャブルポリマーを含むことができる。抵抗率スイッチング材料２４の抵抗率は、電極間または導体間にかけられた順方向バイアスおよび／または逆方向バイアスに応答して増減することができる。
【００２３】
簡潔には、セル２０は以下のように動作する。初期状態では、上部導体２６と下部導体２８との間に読み出し電圧が印加されたときに、接合ダイオード２２にはほとんど電流が流れない。というのは、アンチヒューズ誘電体２４が電流の流れを妨げるからである。上部導体２６と下部導体２８との間にプログラミング電圧が印加されると、アンチヒューズ材料の絶縁破壊を引き起こして、アンチヒューズ２４を通る導通経路を恒久的に形成する。ダイオードの半導体材料が最初に高抵抗率の状態で形成されているとすると、ダイオード２２の半導体材料は同じように変化して、それをより低い抵抗率の状態に変えることができる。プログラミングの後、上部導体２６と下部導体２８との間に読み出し電圧が印加されたときにより大きい読み出し電流が流れる。このように、プログラム済みセルはプログラムされていないセルと区別されうる。
【００２４】
代替の実施形態では、アンチヒューズ誘電体２４は省略することができる。代わりに、多結晶半導体材料のダイオード２２は、両方とも本願明細書において参照により援用されている、Hernerらによって２００４年９月２９日に出願された「NONVOLATILE MEMORY CELL WITHOUT A DIELECTRIC ANTIFUSE HAVING HIGH-AND LOW-IMPEDANCE STATES」という米国特許出願第１０／９５５，５４９号（特許文献３）、ならびにHernerらによって２００５年６月８日に出願された「NONVOLATILE MEMORY CELL OPERATING BY INCREASING ORDER IN POLYCRYSTALLINE SEMICONDUCTOR MATERIAL 」という米国特許出願第１１／１４８，５３０号（特許文献４）に記述されているように、比較的高抵抗率の状態で形成され、やはり電流の流れを妨げる傾向がある。プログラミング電圧を印加するとダイオードの抵抗率状態が低下する。したがって、ダイオードは、この実施形態では抵抗率スイッチング材料として働く。
【００２５】
図２を参照すると、図１のセル２０と同様のメモリセル２０の第１のメモリレベル３６の一部が示されている。２つ、３つ、４つ、またはそれ以上のかかるメモリレベル、例えば８つのレベルが形成され、１つずつ積み重ねられてモノリシックな３次元メモリアレイを形成し、好ましくは単結晶シリコンウェハなどの基板上に形成されうるものであり、特許文献２〜４に記述されている。ダイオード柱２２は、ピッチが１００ｎｍ未満、例えば７８ｎｍ以下であり、直径が１００ｎｍ以下、例えば５０ｎｍ以下、例えば３２ｎｍであることが好ましい。
【００２６】
下部電極または導体２８は、サブトラクティブ法またはダマシン法によって形成することができる。サブトラクティブ法では、導電性層または膜が離間電極にパターン形成され、次いで電極間のギャップが絶縁材料で充填される。ダマシン法では、絶縁材料内に溝が形成され、その溝の中および絶縁層の上に導電性層または膜が形成され、次いで導電性層または膜が平坦化されて溝内に離間電極を残す。
【００２７】
図３Ａ〜図３Ｄは、レール形の電極または導体２８を形成するサブトラクティブ法を例示している。図３Ａに示されているように、１つ以上の導電性層４０、例えばＷ層および／またはＴｉＮ層が基板の上に堆積され、フォトレジスト層４２が導電性層４０上にスピン塗布される。図３Ｂに示されているように、次いで、フォトレジスト層４２はフォトリソグラフィで所望の形にパターン形成される。図３Ｃに示されているように、エッチングステップにより、エッチング済みフォトレジスト層４２によって保護されていない導電性層４０の各部分が除去される。図３Ｄに示されているように、エッチングの後、フォトレジスト層４２が剥離され、背後にある導体または電極レール４０を残す。レール４０間のギャップは、絶縁材料４４、例えばシリコン酸化物、シリコン窒化物またはその他の絶縁材料で充填される。所望であれば、絶縁材料４４の過充填がある場合には、絶縁層４４の平坦化面にレール４０の上面を露出させるために、例えば化学機械研磨法（ＣＭＰ）によって除去することができる。
【００２８】
図４Ａ〜図４Ｄは、電極または導体２８を形成するためのダマシン法を例示している。最初に、フォトレジスト層４８がシリコン酸化物層などの堆積絶縁層５０上にスピン塗布される。図４Ｂに示されているように、フォトレジスト層４８はパターン形成される。次いで、エッチングステップで絶縁層５０内に溝またはトレンチ５２を形成する。図４Ｃでは、フォトレジスト層４８を除去した後、１つ以上の導電性層４６、例えばＷ層および／またはＴｉＮ層が溝またはトレンチ５２を充填するように堆積される。１つ以上の導電性層４６は、図４Ｄに示されているように、例えばＣＭＰまたはエッチバックによって、絶縁層の上面とともに平坦化されて溝内にレール形導体を残す。
【００２９】
図５は、本発明の一実施形態による、柱状不揮発性メモリセルアレイ１１０などの半導体装置の最初の製作段階を示す。アレイ１１０は、図３または図４に関してそれぞれ前述したサブトラクティブ法またはダマシン法によって形成された複数の下部電極１１４を含む。電極１１４は、図１および図２に示されているレール形導体２８に相当する。電極１１４は、タングステン、アルミニウム、それらの合金などの任意の適切な導電性材料を含むことができる。電極１１４は、シリコン酸化物などの絶縁材料１１６によって互いに分離される。任意の接着層１１８が電極１１４上に形成される。この接着層は、窒化チタンまたは窒化タングステンを含むことができる。任意のアンチヒューズ誘電体層１２０が接着層１１８の上に堆積される。アンチヒューズ誘電体層１２０は、薄いシリコン酸化物層または他の絶縁層を含むことができる。あるいは、前述した別の抵抗率スイッチング材料がアンチヒューズ誘電体層の代わりに使用されてもよい。ＴｉＮ層などの別の任意の接着層１２２がアンチヒューズ誘電体層１２０の上に堆積される。したがって、誘電体層１２０は２つの接着層１１８、１２２の間に挟まれる。
【００３０】
１つ以上の半導体層１２４、例えばシリコンまたはゲルマニウム、あるいはそれらの合金が接着層１２２の上に形成される。例えば、半導体層１２４は、下位ｎ形層、中間真性層および上位ｐ形層を含むことができる。ｐ形層は、真性層の上部にｐ形ドーパントをイオン注入することによって、または真性層上にｐ形のドープされた半導体層を堆積させることによって形成することができる。任意の上位ハードマスクスタック１２６が半導体層１２４の上に形成される。ハードマスクスタックは、底部反射防止膜（ＢＡＲＣ）層、誘電体反射防止膜（ＤＡＲＣ）層（シリコン酸化窒化物層など）、有機ハードマスク層、導電性ハードマスク層、あるいは酸化物ハードマスク層から選択された１つ以上の層を含むことができる。有機ハードマスク層は、非晶質炭素のアドバンストパターニング膜（ＡＰＦ：advanced patterning film）とすることができる。例えば、スタック１２６は、下から上へ、１０〜２０ｎｍ、例えば１５ｎｍのＴｉＮ層と、２５〜７５ｎｍ、例えば５０ｎｍのＷ層と、１００〜３００ｎｍ、例えば２００ｎｍのＡＰＦ層と、３０〜５０ｎｍ、例えば４０ｎｍのＳｉＯＮ  ＤＡＲＣ層と、１５〜４０ｎｍ、例えば２５ｎｍのＢＡＲＣ層とを含むことができる。
【００３１】
図６Ａおよび図６Ｂを参照すると、柱状装置を作るプロセスの最初のステップが示されている。図６Ａは装置層の側断面図を示し、図６Ｂは最初のステップ後のその装置層の上面図を示す。最初のステップでは、複数のフィーチャ１３２が、ハードマスクスタック１２６の上（またはスタック１２６が省略される場合には半導体層１２４の上）に形成される。フィーチャは、空間１３４によって（図６Ｂに示されているように水平および垂直方向に）互いに離隔される。フィーチャ１３２は、フォトリソグラフィ、電子ビームまたはナノインプリントリソグラフィによって画像形成性材料に画像形成し、続いて画像形成された材料をフィーチャ１３２にパターン形成することによって形成される。フィーチャ１３２は、７５〜２００ｎｍの厚み、例えば１２０〜１５０ｎｍの厚みのフォトレジストフィーチャ、例えば１９３ｎｍの放射線感応性フォトレジストとすることができる。フィーチャ１３２は、形成後にそれらのサイズを縮小するために任意でトリミングすることができる。ＢＡＲＣ層がハードマスクスタック１２６の最上部に存在する場合、ＢＡＲＣ層は、その一部がフィーチャ１３２の下にのみ位置するように、フィーチャ１３２とともに、またはフィーチャ１３２をマスクとして使用してパターン形成することができる。
【００３２】
フィーチャ１３２は、図６Ｂに示されているように、複数の仮想対角線１３６に沿ってひし形または錯列正方形タイプのパターンで配置されることが好ましい。明確にするために複数の対角線１３６のうちの４本だけが図６Ｂに示されている。図６Ｂに示されているように、フィーチャ１３２は、実質的に円柱形状を有する（すなわち、円または円に近い（楕円などの）断面を有する）ことが好ましい。
【００３３】
図６Ｂに示されているように、整列エッジフィーチャ１３７が装置アレイの境界に隣接して設けられる。整列エッジフィーチャは、複数の離間フィーチャ１３２より大きいサイズを有することができ、かつ／または卵形断面形状などの別の形状を有することができる。整列エッジフィーチャは、以下に説明するカットマスクステップで整列を簡単にするために使用されることになる。
【００３４】
図７Ａおよび図７Ｂは、次のプロセスステップを示す。このステップでは、シリコン酸化物スペーサ１３８が各フィーチャ１３２上に形成される。各フィーチャ１３２が円柱形である場合、各フィーチャ１３２は技術的にただ１つの側壁を有し、ただ１つのリングまたは環形スペーサ１３８がフィーチャ１３２の側壁の周囲に形成されることに留意するべきである。しかし、本願明細書で用いられているように、「スペーサ」という用語は、単一の環状スペーサ１３８ならびに多角形フィーチャ１３２の分離した側壁上に形成された２つ以上のスペーサ１３８を意味する。スペーサ１３８は、フィーチャ１３２の上または間にシリコン酸化物層または膜を堆積させ、続いてシリコン酸化物層または膜を異方性エッチングすることによって形成される。
【００３５】
酸化物スペーサ１３８は、主に複数の対角線１３６に沿ってフィーチャ１３２の周囲の空間１３４を充填し、隣接する側壁スペーサ１３８間に分離した空間または隙間１４０を残す。側壁スペーサ１３８が円環形であるため、図７Ｂに示されているように、隙間は凹状側壁を伴って矩形断面形状を有する。
【００３６】
図８Ａおよび図８Ｂは、プロセスの次の２つのステップを示す。フィラー膜が、フィーチャ１３２とスペーサ１３８の間および上に形成される。フィラー膜は、画像形成性材料、例えばフォトレジスト材料、電子ビームレジスト材料、ナノインプリントレジスト材料、または非画像形成性材料を含むことができる。フィラー膜は、スペーサ１３８の上面を露出させるために、スピンオンやスプレーコーティングなどの液相法によって堆積されることが好ましい。この堆積ステップは、側壁スペーサ１３８間に複数の画像形成性材料フィラーフィーチャ１４２を残す。フィラーフィーチャ１４２が隙間１４０をふさぐので、フィラーフィーチャ１４２もまた、凹状側壁を伴って矩形または正方形断面形状（すなわち、実質的に矩形または正方形）を有する。装置アレイを製作するこの時点で、空間１３４は、酸化物スペーサ１３８またはフィラーフィーチャ１４２で完全に充填される。
【００３７】
所望であれば、任意のカットマスキングおよびエッチングステップが、装置アレイの外側の領域からフィラー膜またはフィラーフィーチャ１４２を除去するために実行される。フォトレジスト層が、複数のフィラーフィーチャ１４２の上に、かつ複数の離間フィラーフィーチャ１３２の上に形成される。フォトレジスト層は、露出領域の縁部がエッジフィーチャ１３７のすべてを横切るように露出される。したがって、エッジフィーチャ１３７を伸長または拡大することにより、このカットマスクのより容易な整列が可能になる。フォトレジストパターンで覆われていない装置アレイ境界の外側領域に残っている残留フィラー膜またはフィラーフィーチャはエッチング除去される。あるいは、フィラー膜がフォトレジスト材料などの画像形成性材料を含む場合、カットマスキングおよびエッチングステップは、露出領域の縁部がエッジフィーチャ１３７のすべてを妨げるような形で画像形成性材料に単純に画像形成すること（例えば、フォトレジストフィラー膜を照射に曝すなど）によって実行される。所望であれば、カットマスキングおよびエッチングステップはスペーサ１３８を除去するステップの後で実行することができる。
【００３８】
図９Ａおよび図９Ｂは、プロセスの次のステップを示す。このステップでは、酸化物スペーサ１３８は選択的にエッチング除去され、空間１４５によって離間されたフィーチャ１３２およびフィラーフィーチャ１４２を残す。スペーサ１３８は、離間フィーチャ１３２上に、かつフィラーフィーチャ１４２の材料の上にあるシリコン酸化物を選択的にエッチングすることができる任意の選択的なウェットまたはドライエッチングによって選択的にエッチングすることができる。例えば、ＨＦ等方性ウェットエッチングが使用されうる。フィーチャ１３２およびフィラーフィーチャ１４２の間のピッチは、酸化物スペーサの除去により、フィーチャ１３２だけの間のピッチと比べて２倍になっている。所望であれば、スペーサ除去中にハードマスクスタック１２６の一部がエッチングされてもよい。例えば、ＤＡＲＣ層がスタック内に存在する場合、スペーサの下に位置するＤＡＲＣ層の第１の部分がスペーサ除去プロセス中に除去されて、画像形成性材料フィーチャ１３２およびフィラーフィーチャ１４２の下のＤＡＲＣ層の第２の部分を残すこともできる。
【００３９】
図１０Ａおよび図１０Ｂに示されているように、ハードマスクスタック１２６ならびに／あるいは装置層１１８、１２０、１２２および１２４のうちの少なくとも１つがフィーチャ１３２およびフィラーフィーチャ１４２をマスクとして使用してエッチングされて、複数の柱状装置１１２を形成する。
例えば、フィーチャ１３２およびフィラーフィーチャ１４２ならびにフィーチャ１３２およびフィラーフィーチャ１４２の下に残っているＢＡＲＣ層材料は、フィーチャ１３２およびフィラーフィーチャ１４２をマスクとして使用してハードマスクスタック１２６のＤＡＲＣ層をパターン形成した後で除去することができる。ＤＡＲＣ層は、スペーサ１３８の除去ステップと同じステップの間にパターン形成（すなわち、エッチング）されうる。パターン付きＤＡＲＣ層は、残りのＤＡＲＣ層パターンのサイズを縮小し、かつＤＡＲＣ層パターンの隅を丸くするために、パターン形成後トリミングすることができる。ＢＡＲＣ層およびＤＡＲＣ層はフィーチャ１３２およびフィラーフィーチャ１４２をマスクとして使用して一緒にエッチングされうること、あるいはＢＡＲＣ層はスペーサ１３８を形成するステップの前にフィーチャ１３２をマスクとして使用してエッチングされうるが、ＤＡＲＣ層はフィーチャ１３２およびフィラーフィーチャ１４２をマスクとして使用してエッチングされることに留意するべきである。
【００４０】
次いで、パターン付きＤＡＲＣ層は、ハードマスクスタック１２６の残りの層、例えばＡＰＦ層、タングステン層およびＴｉＮ層をパターン形成するために、マスクとして使用することができる。ＤＡＲＣ層は、残りのハードマスクスタック１２６の層をパターン形成する間および／またはその後で任意に除去することができる。次いで、残りのパターン付きハードマスクスタック１２６の層は、複数の柱状装置１１２を形成するために、装置層１１８、１２０、１２２および１２４をエッチングするためのマスクとして使用される。例えば、図１に関して説明したように、装置のそれぞれがアンチヒューズ誘電体と直列にｐ−ｉ−ｎダイオードを含む。柱状装置１１２は、フィーチャ１３２だけがマスクとして使用されるはずのピッチの２倍のピッチを有する。
【００４１】
柱状装置１１２間の空間は、装置１１２を互いに分離させるために、シリコン酸化物などのギャップ充填絶縁材料で充填される。ギャップ充填絶縁材料はＣＭＰまたはエッチバックによって平坦化することができる。上位導体または電極２６は、図３または図４に関して前述したサブトラクティブ法またはダマシン法によって装置１１２上に形成することができる。ハードマスクスタック１２６のタングステン層およびＴｉＮ層は、最終的に装置内で上位電極２６の一部として保持することができる。ＡＰＦ層は、装置層をパターン形成した後で除去されることが好ましい。
【００４２】
第１のメモリレベルの形成について説明してきた。追加のメモリセルは、モノリシックな３次元メモリアレイを形成するために、この第１のメモリレベルの上に形成することができる。いくつかの実施形態では、導体がメモリレベル間で共有されうる。すなわち、最上部導体が次のメモリレベルの下部導体として働くことになる。他の実施形態では、中間誘電体（図示せず）が第１のメモリレベルの上に形成され、その表面が平坦化され、第２のメモリレベルの構成がこの平坦化された中間誘電体上で共用されていない導体から始まる。
【００４３】
モノリシックな３次元メモリアレイは、多重メモリレベルがウェハなどの単一基板の上に介在基板なしに形成されるものである。１つのメモリレベルを形成している層は、既存のレベルの層上に直接的に堆積または成長される。対照的に、積層されたメモリは、Leedyの「THREE DIMENSIONAL STRUCTURE MEMORY」という米国特許第５，９１５，１６７号（特許文献５）の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに接着することによって構成されてきた。基板は接着前に薄くされうるか、またはメモリレベルから除去されうるが、メモリレベルは最初に別々の基板の上に形成されるので、かかるメモリは真のモノリシックな３次元メモリアレイではない。
【００４４】
基板上に形成されたモノリシックな３次元メモリアレイは、少なくとも、基板の上方の第１の高さのところに形成された第１のメモリレベルと、第１の高さとは異なる第２の高さのところに形成された第２のメモリレベルとを含む。３つ、４つ、８つ、または実際には任意の数のメモリレベルが、かかる多重レベルアレイにおいて基板の上に形成されうる。
【００４５】
この説明全体を通じて、ある層が別の層「の上に」または「の下に」あるものとして記述してある。これらの用語は、層および要素の、それらが形成されている基板、ほとんどの実施形態では単結晶シリコンウェハ基板に対する位置を表現していること、すなわち、あるフィーチャは、それがウェハ基板から離れたところにあるときには別のフィーチャの上にあり、それがより近いところにあるときには別のフィーチャの下にあることが理解される。明らかにウェハ、すなわちダイは任意の方向に回転されうるが、ウェハまたはダイ上でのフィーチャの相対配向が変わることはない。加えて、図面は、意図的に原寸に比例して示されておらず、層および処理された層を代表しているにすぎない。
本発明は例示的な方法で記述されている。使用されている専門用語は、限定するものではなく、記述の単語の性質を意図するものであることを理解するべきである。
前述した教示に照らして、本発明の多くの修正形態および変形形態が考えられる。したがって、添付の特許請求の範囲内で、本発明は明確に記載されているものとは異なる方法で実現できる。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
0005695575.tif 000006
【図３Ｄ】
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【図４Ａ】
0005695575.tif 000008
【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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