(57)【特許請求の範囲】
【請求項１】
半導体基板上に規定された第１領域と前記第１領域を囲う第２領域と前記第２領域を囲う第３領域とを備えると共に、前記第２領域と前記第３領域との間に設けられた第１絶縁層と、前記第３領域に設けられた第１導電型半導体と、前記第２領域に設けられた第２導電型半導体と、前記第１領域に設けられた容量緩和層とを備えた第１保護ダイオードと、
前記半導体基板上に規定された第４領域と前記第４領域を囲う第５領域と前記第５領域を囲う第６領域とを備えると共に、前記第５領域と前記第６領域との間に設けられた第２絶縁層と、前記第６領域に設けられた第１導電型半導体と、前記第４領域から前記第５領域に設けられた第２導電型半導体とを備えた第２保護ダイオードと、
第１周波数で規定される信号を入力及び／又は出力すると共に前記第２保護ダイオードに接続された第１のパッドと、
前記第１周波数よりも高い第２周波数で規定される信号を入力及び／又は出力すると共に前記第１保護ダイオードに接続された第２のパッドと、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、過大な入力電圧に対して半導体装置の内部回路を保護する保護ダイオード及びこれを備えた半導体装置に関する。
【背景技術】
【０００２】
従来より、例えばドライバＩＣ等の半導体装置の信号入力端子には、過大な入力電圧から内部回路を保護するための保護ダイオードが設けられている。例えば特許文献１には保護ダイオードを備えた半導体装置及が開示されている。保護ダイオードとしては、例えばＰ型ウェルにＮ型半導体を注入して形成されたＰＮ接合ダイオードが用いられる。例えば特許文献２には、かかる構造を有する入力保護ダイオードが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１２３７９６号公報
【特許文献２】特開平０６−３５００３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、通常、ＰＮ接合ダイオードにおいては、Ｐ型半導体とＮ型半導体の接合部分にＰＮ接合容量が存在する。一般に、信号伝送経路中に存在する容量が大きいほど信号波形がなまってしまうので、高速信号入力用の信号入力端子に設けられる保護ダイオードのＰＮ接合容量は小さくなければならない。しかし、従来の保護ダイオードにおいては、高速信号用途としてはＰＮ接合容量が十分に小さくないという問題があった。
【０００５】
本発明は上記した如き問題点に鑑みてなされたものであって、ＰＮ接合容量が小さい保護ダイオード及びこれを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、半導体基板上に規定された第１領域と前記第１領域を囲う第２領域と前記第２領域を囲う第３領域とを備えると共に、前記第２領域と前記第３領域との間に設けられた第１絶縁層と、前記第３領域に設けられた第１導電型半導体と、前記第２領域に設けられた第２導電型半導体と、前記第１領域に設けられた容量緩和層とを備えた第１保護ダイオードと、前記半導体基板上に規定された第４領域と前記第４領域を囲う第５領域と前記第５領域を囲う第６領域とを備えると共に、前記第５領域と前記第６領域との間に設けられた第２絶縁層と、前記第６領域に設けられた第１導電型半導体と、前記第４領域から前記第５領域に設けられた第２導電型半導体とを備えた第２保護ダイオードと、第１周波数で規定される信号を入力及び／又は出力すると共に前記第２保護ダイオードに接続された第１のパッドと、前記第１周波数よりも高い第２周波数で規定される信号を入力及び／又は出力すると共に前記第１保護ダイオードに接続された第２のパッドと、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明による保護ダイオード及びこれを備えた半導体装置によれば、ＰＮ接合容量を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施例である保護ダイオードを上面から示す上面図である。
【図２】図１のＡ−Ｂ線における保護ダイオードの断面を示す断面図である。
【図３】図２の断面にＰＮ接合容量及び順方向電流経路を更に示した断面図である。
【図４】本発明の第２の実施例である保護ダイオードを上面から示す上面図である。
【図５】図４のＡ−Ｂ線における保護ダイオードの断面を示す断面図である。
【図６】図５の断面にＰＮ接合容量及び順方向電流経路を更に示した断面図である。
【図７】半導体装置内への保護ダイオードの実装例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１１】
＜第１の実施例＞
図１には、本実施例の保護ダイオード１が上面から示されている。図２には、図１のＡ−Ｂ線における保護ダイオード１の断面が示されている。
【００１２】
例えばシリコン等の基板（図示せず）上に形成されたＰ型ウェル２内には、Ｐ型半導体層４とＮ型半導体層３とが互いに内外位置にあるように形成されている。Ｎ型半導体層３が内側、Ｐ型半導体層４が外側に形成されている。Ｐ型半導体層４とＮ型半導体層３との間には、これらを分離する絶縁体である素子分離部５ｂが形成されている。Ｎ型半導体層３の中央部は開口している。Ｎ型半導体層３は例えば環状に形成されている。Ｐ型ウェル２内にはＰ型半導体層４の外周に沿って素子分離部５ａが形成されており、Ｐ型半導体層４とその外側に形成された素子（図示せず）とを分離している。Ｎ型半導体層３の中央部には素子分離部５ｃが形成されている。素子分離部５ａ、５ｂ及び５ｃは、例えばＳＴＩ（Shallow Trench Isolation）やＬＯＣＯＳ（Local Oxidation of Silicon）である。
【００１３】
以下、素子分離部５ｃが設けられている領域を第１領域、Ｎ型半導体層３が設けられている領域を第２領域、Ｐ型半導体層４が設けられている領域を第３領域と称する。第２領域は第１領域を囲い、第３領域は第２領域を囲んでいる。第１絶縁層である素子分離部５ｂは、第２領域と第３領域との間に設けられている。また、素子分離部５ｃを第２絶縁層とも称する。便宜上、Ｐ型を第１導電型、Ｎ型を第２導電型と称する。
【００１４】
Ｐ型半導体層４がアノード側、Ｎ型半導体層３がカソード側であり、Ｐ型半導体層４に正、Ｎ型半導体層３に負の電圧を印加することにより、Ｐ型半導体層４からＮ型半導体層３へ順方向電流が流れる。例えば、Ｐ型半導体層４が半導体装置の信号入力端子（図示せず）に接続され、Ｎ型半導体層３が接地電位に接続される。なお、Ｎ型半導体層３、Ｐ型半導体層４、素子分離部５ａ、５ｂ及び５ｃ上には、層間絶縁膜や、信号入力端子及び電源電位／接地電位に接続するための金属配線等（図示せず）が形成されているが、これらについては図示を省略している。また、保護ダイオード１は、リソグラフィーやイオン注入等の通常の半導体製造技術によって形成することができる。
【００１５】
図３には、図２の断面にＰＮ接合容量Ｃ１及びＣ２と順方向電流経路Ｉ１及びＩ２とが更に示されている。
【００１６】
Ｎ型半導体層３とＰ型ウェル２との接合部分にはＰＮ接合容量Ｃ１及びＣ２が存在する。しかしながら、Ｎ型半導体層３の形状を例えば環状として素子分離部５ｂの近傍にのみ形成したことにより、例えばＮ型半導体層３を面状に形成した場合に比較してＮ型半導体層３とＰ型ウェル２との接合部分が小さくなり、その結果、ＰＮ接合容量が小さくなっている。このように、素子分離部５ｃは、ＰＮ接合容量を小さくするために設けられた層であることから、容量緩和層とも称する。容量緩和層は、第１領域にＮ型の半導体が形成される場合と比較してＰ型の半導体であるＰ型ウェル２との間に形成されるＰＮ接合容量が少なくなるように構成されているのである。また、Ｎ型半導体層３の環内に素子分離部５ｃを形成したことにより、Ｎ型半導体層３の環内におけるＰＮ接合容量の発生を確実に防止しているのである。
【００１７】
順方向バイアス時には、Ｐ型半導体層４からＮ型半導体層３へ順方向電流Ｉ１及びＩ２が流れる。この際、順方向電流Ｉ１及びＩ２は、素子分離部５ｂを横切ることができないので、Ｐ型ウェル２内を通過する。Ｐ型ウェル２の不純物濃度はＮ型半導体層３の不純物濃度に比較して低く、Ｐ型ウェル２の抵抗値はＮ型半導体層３の抵抗値よりも高い。故に、Ｐ型半導体層４からＰ型ウェル２内に流入した順方向電流Ｉ１及びＩ２は、素子分離部５ｂの近傍に存在するＮ型半導体層３に流れる。つまり、順方向電流Ｉ１及びＩ２は、Ｎ型半導体層３の周縁部に流れ込む。本発明とは異なり、仮にＮ型半導体層３が面状である場合でも同様の理由から順方向電流Ｉ１及びＩ２はＮ型半導体層３の周縁部に流れこむ。故に、本実施例のようにＮ型半導体層３を例えば環状として素子分離部５ｂの近傍にのみ形成した場合でも、信号入力端子（図示せず）に入力される過大電流を電源側又は接地側に逃す能力は、仮にＮ型半導体層３が面状である場合に比較しても差が無い。
【００１８】
なお、本実施例の保護ダイオード１とは異なり、Ｎ型半導体層３を面状としたままでそのサイズを縮小してもＰＮ接合容量を小さくすることはできる。しかしながら、この場合には、順方向電流Ｉ１及びＩ２が流れる経路であるＮ型半導体層３の周縁部の抵抗値が大きくなるので、過大電流を十分に逃すことができなくなってしまう。これに対して、本実施例の保護ダイオード１においては、Ｎ型半導体層３を例えば環状として素子分離部５ｂの近傍にのみ形成することにより、Ｎ型半導体層３のうちの、順方向電流Ｉ１及びＩ２が流れる経路に相当する部分の抵抗値を増加させることなくＰＮ接合容量を小さくしているのである。なお、保護ダイオード１は、ＰＮ接合容量が小さいので高速信号の入力端子に用いるとより効果的である。
【００１９】
このように、本実施例の保護ダイオード１によれば、過大電流を十分に逃すことができ且つＰＮ接合容量を小さくすることができる。
【００２０】
＜第２の実施例＞
図４には、本実施例の保護ダイオード１が上面から示されている。図５には、図４のＡ−Ｂ線における保護ダイオード１の断面が示されている。以下、第１の実施例と異なる部分について主に説明する。
【００２１】
Ｎ型半導体層３の環内には素子分離部５ｃが形成されておらず、Ｐ型ウェル２が存在する。本実施例においてはＰ型ウェル２が容量緩和層となる。その他の構造は、第１の実施例と同様である。なお、Ｐ型ウェル２の不純物濃度はＰ型半導体層４の不純物濃度よりも低い。
【００２２】
図６には、図５の断面にＰＮ接合容量Ｃ１及びＣ２と順方向電流経路Ｉ１及びＩ２とが更に示されている。これらも第１の実施例と同様である。
【００２３】
本実施例の保護ダイオード１では、Ｎ型半導体層３の環内に素子分離部５ｃを形成しない。故に、例えば、従来技術によってＰ型ウェル２内に素子分離部として５ａ及び５ｂのみを既に形成している場合であっても、リソグラフィー工程で用いるフォトレジストマスクの形状をわずかに変更するのみで簡単に本実施例の保護ダイオード１を製造できるという利点がある。
【００２４】
上記した第１及び第２の実施例は、Ｐ型ウェル２内にＮ型半導体層３及びＰ型半導体層を形成した場合の例であるが、これに限られない。例えば、Ｐ型、Ｎ型の導電型を相互に入れ替えて、Ｎ型ウェル内にＰ型半導体層及びＮ型半導体層を同様に形成した場合にも同様の効果が得られる。
【００２５】
上記した第１及び第２の実施例においては、Ｎ型半導体層３が環状に形成されているが、これに限られない。例えば、Ｎ型半導体層３が環状に閉じておらず、例えばＣ型やコの字型等の中央部が開口した形状であれば同様の効果が得られる。
【００２６】
＜保護ダイオードの実装例＞
図７には、半導体装置１０内への保護ダイオード１の実装例が示されている。半導体装置１０は例えばＬＳＩ等の半導体チップである。半導体装置１０には、各種の信号を入出力するためのパッド群６が設けられている。パッド群６を構成するパッドには保護ダイオードが適宜接続されている。図７の実装例の場合、比較的低周波数（第１周波数）の信号を入出力するためのパッド６ａには、容量緩和層を有しない保護ダイオード２０が接続されている。一方、第１周波数の周波数よりも高い第２周波数の信号を入出力するためのパッド６ｂには、本発明の保護ダイオード１が接続されている。
【００２７】
保護ダイオード２０は、例えば、図４のＮ型半導体層３に囲まれた領域にもＮ型半導体層が形成された構造からなる。詳細には、保護ダイオード２０は、第１導電型（例えばＰ型）の半導体層上に規定された第４領域と、当該第４領域を囲う第５領域と、当該第５領域を囲う第６領域とを備えると共に、当該第５領域と当該第６領域との間に設けられた第２絶縁層（例えばＳＴＩ）と、当該第６領域に設けられた第１導電型半導体と、当該第４領域から当該第５領域に設けられた第２導電型（例えばＮ型）半導体とを備えている。
【００２８】
このように、半導体装置１０に設けられたパッド群のうち、比較的高周波数で動作する信号を入出力するパッドなどの一部のパッドについてのみ、本発明の保護ダイオード１を接続することもできる。なお、必要に応じて、全てのパッドに本発明の保護ダイオード１を接続することもできる。
【符号の説明】
【００２９】
１  保護ダイオード
２  Ｐ型ウェル
３  Ｎ型半導体層
４  Ｐ型半導体層
５ａ、５ｂ、５ｃ  素子分離部
６  パッド群
６ａ、６ｂ  パッド
１０  半導体装置
２０  保護ダイオード
ｃ１、ｃ２  ＰＮ接合容量
Ｉ１、Ｉ２  順方向電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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