(57)【特許請求の範囲】
【請求項１】
ゲート電極、第１電極および第２電極を有するトランジスタと、
一端を共通に前記ゲート電極に接続し、他端をそれぞれ前記第１電極および第２電極に接続する第１および第２の保護回路と、
を備え、
前記第１および第２の保護回路は、一つのフィールド絶縁膜上に分離して形成される第１および第２のポリシリコン層内にそれぞれ構成され、
前記第１の保護回路は、前記第１のポリシリコン層の中央部に配された第１導電型の第１中央部と、該第１中央部の外側に環状に配された第２導電型の第１帯状部と、該第１帯状部の外側に環状に配された第１導電型の第２帯状部とを含んでおり、
前記第２の保護回路は、前記第２のポリシリコン層の中央部に配された第１導電型の第２中央部と、該第２中央部の外側に環状に配された第２導電型の第３帯状部と、該第３帯状部の外側に環状に配された第１導電型の第４帯状部とを含んでおり、
前記第１および第２中央部同士を、ゲート配線膜を介して共通に前記ゲート電極に接続し、前記第２帯状部を前記第１電極に接続し、前記第４帯状部を第２電極に接続し、
前記第１および第２の保護回路の配置領域は、双方を合わせて略正四角形の形状をなし、
前記第１および第２中央部の少なくとも一方は、基板に対し垂直方向から見てＬ字の形状をなす、半導体装置。
【請求項２】
ゲート電極、第１電極および第２電極を有するトランジスタと、
一端を共通に前記ゲート電極に接続し、他端をそれぞれ前記第１電極および第２電極に接続する第１および第２の保護回路と、
を備え、
前記第１および第２の保護回路は、一つのフィールド絶縁膜上に分離して形成される第１および第２のポリシリコン層内にそれぞれ構成され、
前記第１の保護回路は、前記第１のポリシリコン層の中央部に配された第１導電型の第１中央部と、該第１中央部の外側に環状に配された第２導電型の第１帯状部と、該第１帯状部の外側に環状に配された第１導電型の第２帯状部とを含んでおり、
前記第２の保護回路は、前記第２のポリシリコン層の中央部に配された第１導電型の第２中央部と、該第２中央部の外側に環状に配された第２導電型の第３帯状部と、該第３帯状部の外側に環状に配された第１導電型の第４帯状部とを含んでおり、
前記第１および第２中央部同士を、ゲート配線膜を介して共通に前記ゲート電極に接続し、前記第２帯状部を前記第１電極に接続し、前記第４帯状部を第２電極に接続し、
前記第１および第２の保護回路の配置領域は、双方を合わせて略正四角形の形状をなし、 
前記第１および第２中央部の少なくとも一方は、基板に対し垂直方向から見てＬ字の形状をなし、
前記第１および第２中央部の他方は、基板に対し垂直方向から見てＬ字または正四角形の形状をなす、半導体装置。
【請求項３】
ゲート電極、第１電極および第２電極を有するトランジスタと、
一端を共通に前記ゲート電極に接続し、他端をそれぞれ前記第１電極および第２電極に接続する第１および第２の保護回路と、
を備え、
前記第１および第２の保護回路は、一つのフィールド絶縁膜上に分離して形成される第１および第２のポリシリコン層内にそれぞれ構成され、
前記第１の保護回路は、前記第１のポリシリコン層の中央部に配された第１導電型の第１中央部と、該第１中央部の外側に環状に配された第２導電型の第１帯状部と、該第１帯状部の外側に環状に配された第１導電型の第２帯状部とを含んでおり、
前記第２の保護回路は、前記第２のポリシリコン層の中央部に配された第１導電型の第２中央部と、該第２中央部の外側に環状に配された第２導電型の第３帯状部と、該第３帯状部の外側に環状に配された第１導電型の第４帯状部とを含んでおり、
前記第１および第２中央部同士を、ゲート配線膜を介して共通に前記ゲート電極に接続し、前記第２帯状部を前記第１電極に接続し、前記第４帯状部を第２電極に接続し、
前記第１の保護回路は、前記第２帯状部の外側に環状に配された帯状の拡散抵抗をさらに備え、
前記第１電極は、前記第２帯状部に替えて前記拡散抵抗の外側に接続されている、半導体装置。
【請求項４】
前記ゲート配線膜は、前記第１および第２のポリシリコン層と重なる領域にゲートパッドを備えた請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１のポリシリコン層内の前記第２帯状部は、チップエッジ側で前記第１電極に接続された請求項４記載の半導体装置。
【請求項６】
前記第１および第２の保護回路の配置領域は、双方を合わせて略正四角形の形状をなす請求項３記載の半導体装置。
【請求項７】
前記第１の保護回路は、前記第１中央部と第２帯状部との間に、さらに他の環状の第１導電型の帯状部及び第２導電型の帯状部を含み、
前記第２の保護回路は、前記第２中央部と第４帯状部との間に、さらに他の環状の第１導電型の帯状部及び第２導電型の帯状部を含む請求項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記トランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）または絶縁ゲートバイポーラトランジスタである請求項１乃至７のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、トランジスタのゲートの保護回路における構成技術に係る。
【背景技術】
【０００２】
電力制御用のトランジスタとして、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ、Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が広く使われている。このようなトランジスタでは、静電気放電や外部接続のインダクタ等によるサージ電圧への耐性を増すために、ゲートにクランプダイオード、ツェナーダイオードといった保護回路が設けられることが多い。このような保護回路を設けた半導体装置が特許文献１、２において開示されている。
【０００３】
特許文献１に記載の半導体装置は、能動素子として機能する半導体素子と、前記半導体素子に接続された端子として電源に接続される第一の主端子および第二の主端子と、前記第一の主端子と前記第二の主端子との間に流れる電流を制御する制御端子とを有し、前記第一の主端子と前記制御端子との間に、前記第一の主端子と前記制御端子との間の電圧を分圧する分圧素子と、前記分圧素子により分圧された電圧を出力する電圧検出端子とを備える。より具体的には、ＩＧＢＴのコレクタ・ゲート間に、ツェナーダイオードに相当するクランプダイオードを備え、クランプダイオードを配置するために専用の領域を設けている。
【０００４】
また、特許文献２に記載の半導体装置は、少なくとも１平面を有する多結晶シリコンの略中央部に一導電型領域を形成し、該一導電型領域を包囲するように他導電型領域と一導電型領域を交互に複数設け、前記略中央部の一導電型領域をトランジスタのソース又はドレインに接続し、最外部の一導電型領域又は他導電型領域をトランジスタのドレイン又はソースに接続し、前記略中央部と前記最外部との中間部の一導電型領域又は他導電型領域をトランジスタのゲートに接続している。
【０００５】
より具体的には、図１９に示すように、ゲート・ソース間ツェナーダイオード１１０の内側にゲート・ドレイン間用のクランプダイオード１０９を一体に配置している。なお、ここでは、保護回路の配置に係る主要部についてのみ説明する。ソース配線１１２は、開口１２１を介して、ゲート・ソース間ツェナーダイオード１１０の一端のＮ＋型層に接続されている。ゲート配線１１１は、開口１１４を介して、ゲート・ソース間ツェナーダイオード１１０の他端およびクランプダイオード１０９の一端のＮ＋型層に接続されている。ドレイン配線１１７は、開口１１８を介して、クランプダイオード１０９の他端のＮ＋型層（中央部の矩形のＮ＋型層）に接続されている。ソース配線１１２、ゲート配線１１１及びドレイン配線１１７は、同層のアルミニウム配線にて形成されている。ドレイン電極用アルミ（ドレイン配線１１７）は、クランプダイオード１０９との接続のためチップ外周からクランプダイオード１０９の中心部分にまで延伸してコの字型に配置される。ゲート配線に係るボンディングパッド１１３は、ドレイン配線１１７におけるコの字型に囲まれた中央部分に配置される。
【０００６】
このような半導体装置によれば、多結晶シリコンの略中央部の一導電型領域を包囲するように他導電型領域と一導電型領域を交互に複数設けているため、チップ面積をあまり増大させずに接合長の長いダイオードを得ることができる。又、この他結晶シリコンの略中央部と最外部の領域を各々トランジスタのソース又はドレインのいずれかに接続し、他結晶シリコンの略中央部と最外部の中間の領域をトランジスタのゲートに接続することにより、トランジスタのゲート・ソース間及びゲート・ドレイン間の両方にダイオードを配置することが、チップ面積をさほど増大させることなく、実現することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２４４４６３号公報
【特許文献２】特開平８−１７２１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は本発明において与えられる。
【０００９】
特許文献１に記載の半導体装置の場合、ツェナーダイオードのために専用の領域を設ける必要がある。このため、既存品において静電気放電の耐性向上のために新たにツェナーダイオード（コレクタクランプダイオード、ゲート・ドレイン間ツェナーダイオード）を設けようとする場合、有効セルの領域の一部に配置する必要がある。この結果、チップサイズを大きくする変更が必要となって、コストアップに繋がってしまう。また、既存品種への展開などでチップサイズが変更できないような場合には、オン抵抗の上昇などを招き、特性の劣化が避けられない。
【００１０】
また、特許文献２に記載の半導体装置では、ドレイン電極用アルミの形状から、ボンディングパッド１１３を、ドレイン配線１１７におけるコの字型に囲まれた中央部分内に配置することになり、ボンディングパッド１１３の配置可能な領域が制約される。つまり、クランプダイオード１０９とドレイン配線１１７とのコンタクトである開口１１８は、中央部の矩形のＮ＋型層に設けなければならない。したがって、中央部の矩形のＮ＋型層を避けてボンディングパッド１１３を形成する必要があり、ボンディングパッド１１３を配置できる領域が狭く限定され、チップの設計における配置の自由度が損なわれてしまう。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクト（側面）に係る半導体装置は、ゲート電極、第１電極および第２電極を有するトランジスタと、一端を共通にゲート電極に接続し、他端をそれぞれ第１電極および第２電極に接続する第１および第２の保護回路と、を備え、第１および第２の保護回路は、一つのフィールド絶縁膜上に分離して形成される第１および第２のポリシリコン層内にそれぞれ構成され、前記第２の保護回路は、前記第２のポリシリコン層の中央部に配された第１導電型の第２中央部と、該第２中央部の外側に環状に配された第２導電型の第３帯状部と、該第３帯状部の外側に環状に配された第１導電型の第４帯状部とを含んでおり、前記第１および第２中央部同士を、ゲート配線膜を介して共通に前記ゲート電極に接続し、前記第２帯状部を前記第１電極に接続し、前記第４帯状部を第２電極に接続し、前記第１および第２の保護回路の配置領域は、双方を合わせて略正四角形の形状をなし、前記第１および第２中央部の少なくとも一方は、基板に対し垂直方向から見てＬ字の形状をなす。
【発明の効果】
【００１２】
本発明によれば、ゲートパッドを配置できる領域をより広く取ることができる。したがって、チップの設計における配置の自由度が増大する。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体装置の平面図である。
【図２】本発明の第１の実施形態に係る半導体装置のコーナー部の第１製造工程での平面図、断面図である。
【図３】本発明の第１の実施形態に係る半導体装置のコーナー部の第２製造工程での平面図である。
【図４】本発明の第１の実施形態に係る半導体装置のコーナー部の第３製造工程での平面図である。
【図５】本発明の第１の実施形態に係る半導体装置のコーナー部の第４製造工程での平面図、断面図である。
【図６】本発明の第１の実施形態に係る半導体装置のコーナー部の第５製造工程での平面図、断面図である。
【図７】本発明の第１の実施形態に係る半導体装置のコーナー部の第６製造工程での平面図、断面図である。
【図８】本発明の第１の実施形態に係る半導体装置のコーナー部の第７製造工程での平面図、断面図である。
【図９】本発明の第１の実施形態に係る半導体装置のコーナー部の第８製造工程での平面図、断面図である。
【図１０】本発明の第１の実施形態に係る半導体装置のコーナー部の最終工程での断面図である。
【図１１】本発明の第１の実施形態に係る半導体装置の等価回路である。
【図１２】本発明の第１の実施形態に係る半導体装置の他の構成の平面図である。
【図１３】本発明の第１の実施形態に係る半導体装置の他の構成の第８製造工程での平面図、断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の構成を示す平面図、断面図である。
【図１５】本発明の第２の実施形態に係る半導体装置の等価回路である。
【図１６】本発明の第３の実施形態に係る半導体装置の平面図である。
【図１７】本発明の第４の実施形態に係る半導体装置の構成を示す平面図、断面図である。
【図１８】本発明の第４の実施形態に係る半導体装置の構成を示すＡ―Ｂ断面図である。
【図１９】従来の半導体装置の構成を示す平面図、断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１５】
本発明の一つの好ましい形態に係る半導体装置は、ゲート電極、第１電極および第２電極を有するトランジスタと、一端を共通にゲート電極に接続し、他端をそれぞれ第１電極および第２電極に接続する第１および第２の保護回路（図９の２２、２１に対応する）と、を備え、第１および第２の保護回路は、一つのフィールド絶縁膜（図９の３に相当する）上に分離して形成される第１および第２のポリシリコン層（図９の８、７に対応する）内にそれぞれ構成される。
【００１６】
半導体装置において、第１の保護回路は、第１のポリシリコン層（図９の８に対応する）の中央部に配された第１導電型の第１中央部（図９の１２に対応する）と、該第１中央部の外側に環状に配された第２導電型の第１帯状部（図９の１１に対応する）と、該第１帯状部の外側に環状に配された第１導電型の第２帯状部（図９の１２に対応する）とを含んでおり、第２の保護回路は、第２のポリシリコン層（図９の７に対応する）の中央部に配された第１導電型の第２中央部（図９の１２に対応する）と、該第２中央部の外側に環状に配された第２導電型の第３帯状部（図９の１１に対応する）と、該第３帯状部の外側に環状に配された第１導電型の第４帯状部（図９の１２に対応する）とを含んでおり、第１および第２中央部同士を、ゲート配線膜（図９の１７に対応する）を介して共通にゲート電極（図９の６に対応する）に接続し、第２帯状部を第１電極（図９の１９に対応する）に接続し、第４帯状部を第２電極（図９の１８に対応する）に接続することが好ましい。ＭＯＳＦＥＴを例にすると、第１の保護回路を、ゲート・ドレイン間保護回路とし、第２の保護回路を、ゲート・ソース間保護回路とすることができる。
【００１７】
半導体装置において、第１のポリシリコン層内の最外周部の帯状部は、チップエッジ側（図９の右端に対応）でトランジスタの第１電極に接続されることが好ましい。
【００１８】
半導体装置において、第１および第２の保護回路の配置領域は、双方を合わせて略正四角形の形状をなすことが好ましい。
【００１９】
半導体装置において、第１および第２の保護回路の少なくとも一方に関し、一方の保護回路に対応する中央部が基板に対し垂直方向から見てＬ字の形状をなすようにしてもよい。
【００２０】
半導体装置において、第１および第２の保護回路の内の他方に関し、他方の保護回路に対応する中央部が基板に対し垂直方向から見てＬ字または正四角形の形状をなすようにしてもよい。
【００２１】
半導体装置において、第１の保護回路は、第１中央部と第２帯状部との間に、さらに他の環状の第１導電型の帯状部及び第２導電型の帯状部を含み、第２の保護回路は、第２中央部と第４帯状部との間に、さらに他の環状の第１導電型の帯状部及び第２導電型の帯状部を含むようにしてもよい。
【００２２】
半導体装置において、第１の保護回路は、第１のポリシリコン層内に環状に配された帯状の拡散抵抗（図１４の２３に対応する）をさらに備え、拡散抵抗は、第１のポリシリコン層内の最外周部の帯状部に内側を接触させ、第１電極は、第１のポリシリコン層内の最外周部の帯状部に替えて拡散抵抗の外側に接続されるようにしてもよい。
【００２３】
半導体装置において、トランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）または絶縁ゲートバイポーラトランジスタであってもよい。
【００２４】
以上のような半導体装置によれば、第１および第２の保護回路が一つのフィールド絶縁膜上の別々のポリシリコン層上に形成される。また、第１の保護回路と第１電極とのコンタクトを第１の保護回路の配置領域の最外周の帯状部の最もチップエッジに近い側に配置している。したがって、ゲートパッドを配置できる領域をより広く取ることができる。
【００２５】
以下、より具体的な実施の形態に即し、ＭＯＳＦＥＴを例として、図面を参照して詳しく説明する。
【００２６】
［実施形態１］
図１は、本発明の第１の実施形態に係る半導体装置の平面図である。図１において、チップの最外周には、ＥＱＲ（Ｅｑｕｉ−Ｐｏｔｅｎｔｉａｌ  Ｒｉｎｇ；等電位リング）アルミ層１９が配置され、ＥＱＲアルミ層１９の内側にはゲートアルミ層１７（ゲート配線膜）が配置され、ゲートアルミ層１７の内側に有効セル領域２４が配置される。ゲートアルミ層１７は、破線で示されるチップのコーナー部に存在するゲートパッド領域２５に接続される。有効セル領域２４の上には、ソース電極（第２電極）が形成される。基板の裏面には、ドレイン電極（第１電極）が形成される。
【００２７】
以下、ゲートパッド領域２５を含む破線の範囲内の平面図、断面図を示し、製造工程の順を追って、本発明の主要部の構造について説明する。図２〜１０は、本発明の第１の実施形態に係る半導体装置のコーナー部の平面図、断面図である。なお、平面図、断面図は、一部図示を省略している。
【００２８】
始めに、図２（Ａ）、図２（Ｂ）に示すように、Ｎ型の基板１の上部に、２つのＰ型のウェル層２をレジストのパターニングとイオン注入、熱処理によって形成する。続いて、ゲートパッド形成領域を含む外周領域を、窒化膜のパターニングを行った上でロコス（ＬＯＣＯＳ）酸化し、厚い酸化膜層３を形成する。酸化膜層３は、フィールド絶縁膜に該当する。図２（Ｂ）中、左側のウェル層２は、有効セル領域２４を囲むように配置され、右側のウェル層２は、チップエッジに沿って配置される。なお、基板１は、Ｎ＋型の高濃度基板の上にＮ−型のエピタキシャル層が積層された半導体基板を用いることが多いが、ここでは、Ｎ＋型の高濃度基板の図示を省略している。
【００２９】
次に、図３に示すように（平面図は省略）、有効セル領域２４内にゲート電極を形成するため、トレンチ溝４をパターニングとシリコンのエッチングにより形成する。続いてゲート酸化膜５を熱酸化によってトレンチ溝４のトレンチ壁に形成する。
【００３０】
さらに、図４に示すように（平面図は省略）、トレンチ溝４を含め全体に対し、ポリシリコン層６を形成する。ポリシリコン層６は、後にツェナーダイオード形成する部分をレジスト２７にてマスクし、例えばリンをイオン注入することにより、低抵抗化する。この低抵抗化したポリシリコンがゲート電極として機能する。
【００３１】
さらに、図５（Ａ）、図５（Ｂ）に示すように、パターニングによってゲート・ソース間ツェナーダイオード（第２の保護回路）用のポリシリコン層（第２のポリシリコン層）７、ゲート・ドレイン間ツェナーダイオード（第１の保護回路）用のポリシリコン層（第１のポリシリコン層）８、ゲート引き出し用のポリシリコン層９、そしてＥＱＲポリシリコン層１０を残し、他の部分をエッチバックによって除去する。ここで、ポリシリコン層８、１０は接続され、連続したパターンとなっている。トレンチ溝４内にはポリシリコン層６が残され、ゲート電極となる。ゲート電極となるポリシリコン層６とゲート引き出し用のポリシリコン層９は、連続したパターンとなっている。ポリシリコン層６及び９と、ポリシリコン層７と、ポリシリコン層８及び１０とは、相互に分離している。
【００３２】
次に、図６（Ａ）、図６（Ｂ）に示すように、ポリシリコン層７、８において、ツェナーダイオード用のＰ層１１を形成するために、ポリシリコン層７、８に対し例えばボロンをイオン注入する。続いて、ツェナーダイオード用のＮ層１２を形成するために、例えばヒ素のイオン注入を行う。Ｐ層１１、Ｎ層１２は、必要とする耐圧が出るように、パターニングによって段数（同心環状であるＰ層１１の数に対応）を決めて形成すればよい。
【００３３】
さらに、図７（Ａ）、図７（Ｂ）に示すように、有効セル領域２４には、Ｐ型のベース層１３、Ｎ＋型のソース層１４、Ｐ＋型のバックゲートコンタクト層１５を、パターニング、イオン注入、熱処理によって形成する。なお、右端のスクライブの部分にも、ソース層１４と同じＮ＋の拡散層のスクライブ拡散層２６を形成する。
【００３４】
また、図８（Ａ）、図８（Ｂ）に示すように、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの層間膜３２を形成し、パターニングとエッチングによってコンタクトエリア１６を形成する。このとき、ポリシリコン層７にはゲート用とソース用、ポリシリコン層８にはゲート用とドレイン用のコンタクトエリア１６がそれぞれ形成されるようにする。
【００３５】
さらに、図９（Ａ）、図９（Ｂ）に示すように、アルミをスパッタなどで形成し、パターニングを行い、ゲートアルミ層１７、ソースアルミ層１８、ＥＱＲアルミ層１９をそれぞれ形成する。ゲートアルミ層１７は、ポリシリコン層７、８のゲート用のコンタクトエリア１６をカバーするようにパターニングする。ソースアルミ層１８は、ポリシリコン層７のソース用のコンタクトエリア１６をカバーするようにパターニングする。ＥＱＲアルミ層１９は、ポリシリコン層８のドレイン用のコンタクトエリア１６をカバーするようにパターニングする。この場合、ＥＱＲアルミ層１９は、スクライブ拡散層２６と接触していて、電気的にコンタクトされている。
【００３６】
最後に、保護用にＰＳＧ（Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などのカバー膜２０を、ソースワイヤ、ゲートワイヤを配置できるようにパターニングして形成する。カバー膜２０の開口部分は、ゲートワイヤを配置するためのゲートパッド開口３３となり、ゲートパッド開口３３がゲートパッドを配置できる領域となる。また、２１がゲート・ソース間ツェナーダイオード、２２がゲート・ドレイン間ツェナーダイオードになる。ゲート・ドレイン間ツェナーダイオード２２は、過大なドレイン電圧が印加された際にゲート・ドレイン間を保護するためにクランプ機能として動作し、静電気による電荷を放電させ、ゲート・ドレイン間の静電破壊の耐性を向上させる。
【００３７】
さらに、図１０（平面図は省略）に示すように、Ｎ＋型の高濃度基板２８の裏面に、ドレイン電極２９を形成する。これが本実施形態に係る半導体装置の最終形状となる。
【００３８】
図１１は、以上のような構造を有する半導体装置の等価回路である。有効セル領域２４内に形成されるＭＯＳトランジスタＭＮ１は、ゲートとソース間にゲート・ソース間ツェナーダイオード２１を備え、ゲートとドレイン間にゲート・ドレイン間ツェナーダイオード２２を備える。
【００３９】
以上のように、本実施形態の半導体装置において、ゲート・ソース間ツェナーダイオード（第２の保護素子）２１用のポリシリコン層（第２のポリシリコン層）７とゲート・ドレイン間ツェナーダイオード（第１の保護素子）２２用のポリシリコン層（第１のポリシリコン層）８とを異なるポリシリコン層として分離して酸化膜層３の上に形成する。ソースアルミ側のポリシリコン層７に、同心環状のＮ／Ｐ／Ｎ／Ｐ／Ｎ層を形成してゲート・ソース間ツェナーダイオード２１として使用する。また、ＥＱＲアルミ層１９の側（チップエッジ側）のポリシリコン層８に、同心環状のＮ／Ｐ／Ｎ／Ｐ／Ｎ層を形成してゲート・ドレイン間ツェナーダイオード２２として使用する。ゲートアルミ層１７は、ゲート・ソース間ツェナーダイオード２１の中央のＮ層（第２中央部）１２と、ゲート・ドレイン間ツェナーダイオード２２の中央のＮ層（第１中央部）１２とに、それぞれコンタクトされる。ＥＱＲアルミ層１９とゲート・ドレイン間ツェナーダイオード２２とのコンタクトは、ゲート・ドレイン間ツェナーダイオード２２の最外周のＮ層（第２帯状部）に対して、チップのエッジ側に設ける。ソースアルミ層１８とゲート・ソース間ツェナーダイオード２１とのコンタクトは、ゲート・ソース間ツェナーダイオード２１の最外周のＮ層（第４帯状部）に対して、ソースアルミ側に設ける。
【００４０】
このような構造によれば、ゲート・ドレイン間ツェナーダイオード２２とドレイン端子とのコンタクト、即ち、ポリシリコン層８の最外周のＮ層（第２帯状部）とＥＱＲアルミ層１９のコンタクトの位置をチップのエッジ側に寄せ、ゲート・ソース間ツェナーダイオード２１とソース端子とのコンタクト、即ち、ポリシリコン層７の最外周のＮ層（第４帯状部）とソースアルミ層１８のコンタクトの位置をソースアルミ側に寄せることで、これらの間の領域、即ちゲートパッドを形成できる領域を広げることができる（図９（Ｂ）のゲートパッド開口３３）。
【００４１】
特許文献２の半導体装置においては、単一のポリシリコン層にゲート・ソース間ツェナーダイオードを同心環状に形成し、その内側にゲート・ドレイン間ツェナーダイオードを同心環状に形成していた。したがって、図１９（Ａ）、（Ｂ）からわかるように、ゲート・ソース間ツェナーダイオード１１０とソース端子とのコンタクトである開口１２１は最外周のＮ層に形成できるが、ゲート・ドレイン間ツェナーダイオードとドレイン端子とのコンタクトである開口１１８は、ポリシリコン層の中央のＮ層に形成しなければならない。したがって、ゲートパッドＧＰはこの開口１１８を避けるように形成しなければならないため、形成できる領域は制限される。
【００４２】
これに対して、本実施の形態の半導体装置によれば、ゲート・ソース間ツェナーダイオードとゲート・ドレイン間ツェナーダイオードを別々のポリシリコン層に形成し、ソース端子とドレイン端子とのコンタクトをそれぞれソース電極側とチップエッジ側に寄せることで、それらの間の領域を広げている。この領域にゲートパッドを配置し、各ポリシリコン層の中央部のＮ層は、共通にゲートパッドに接続される。
【００４３】
本実施の形態の半導体装置によれば、ポリシリコン層、Ｎ層やＰ層、コンタクトの位置を変更するだけで、つまり、マスクパターンを変更するだけで、工程を増やすことなく、特許文献２の半導体装置よりもゲートパッドの配置可能領域を広く取ることができる。すなわち、従来に比べて、ゲートパッドを配置できる領域が広がり、設計の自由度が増大する。したがって、既存品種への展開などでチップサイズの変更ができないような場合であっても柔軟に対応することができる。
【００４４】
なお、以上の説明においてゲートパッドの配置は、チップのコーナー部になされるものとした。しかしながら、これに限定されること無く、チップの辺の中央部付近に配置することも可能である。図１２は、破線で示されるチップの辺の中央付近に存在するゲートパッド領域２５ａを形成した半導体装置の平面図である。図１２において、図１と同一の符号は、同一物を示す。
【００４５】
図１３（Ａ）は、図１２のゲートパッド領域２５ａ付近の平面図である。図１３（Ｂ）は、図１３（Ａ）のＡ−Ａ′断面図である。図１３（Ｂ）に示すように、チップの辺の部分では、ＥＱＲアルミ層１９は、ＥＱＲポリシリコン層１０の上に形成されている。ＥＱＲアルミ層１９とスクライブ拡散層２６とのコンタクトは、図示されないチップのコーナー部で取られる。この場合におけるＥＱＲアルミ層１９とスクライブ拡散層２６間のコンタクトにおける断面は、図９（Ｂ）と同じである。
【００４６】
［実施形態２］
図１４は、本発明の第２の実施形態に係る半導体装置の構成を示す図である。図１４において、図９と同一の符号は、同一物を表し、その説明を省略する。本実施形態の半導体装置は、ゲート・ドレイン間ツェナーダイオード２２用のポリシリコン層８内において最外周のＮ層１２のさらに外側に、低濃度のＮ−層２３を設ける。Ｎ−層２３は、ツェナーダイオード用のＮ層１２より低濃度のポリシリコン層とし、ＥＱＲポリシリコン層１０の形成後にパターニングした後のイオン注入などによって形成する。Ｎ−層２３は、ドレインへ接続する保護回路に含まれる拡散抵抗（ポリシリコン抵抗）として機能する。このような構造の半導体装置の等価回路を図１５に示す。図１５において、図１１に対し、ＭＯＳトランジスタＭＮ１のドレインとゲート・ドレイン間ツェナーダイオード２２との間にＮ−層２３に対応する拡散抵抗を備える。
【００４７】
以上のような半導体装置によれば、ゲート・ドレイン間ツェナーダイオード２２の段数不足などでクランプ電圧が充分確保できない場合であっても、Ｎ−層２３は、ツェナーダイオード２２に直列接続される抵抗として機能して印加電圧を吸収し、ＥＳＤ耐性の向上に役立つ。また、Ｎ−層２３の抵抗値は、形成時のイオン注入のドーズ量によって可変でき、クランプ電圧を調整する素子としての役割も果たす。
【００４８】
［実施形態３］
第１の実施形態では、ゲート・ソース間ツェナーダイオード２１、ゲート・ドレイン間ツェナーダイオード２２が形成される領域の平面形状は、２１がＬ字型、２２が矩形型であった。これに対し、本実施形態では、２１、２２共にＬ字型である場合の例を示す。
【００４９】
図１６は、本発明の第３の実施形態に係る半導体装置の平面図である。なお、Ａ−Ａ’断面図は、図１０と同じである。図１６において、ゲート・ドレイン間ツェナーダイオード２２が形成される領域の平面形状は、Ｌ字型であり、これ以外は図９と同一の構造をなす。
【００５０】
なお、上記の例に限らず、本発明のツェナーダイオードの配置領域の形状パターンは、種々の変形が可能である。第１の実施形態では、ゲート・ソース間ツェナーダイオード２１の配置領域の平面形状をＬ字型とし、ゲート・ドレイン間ツェナーダイオード２２の配置領域の平面形状を矩形としたが、互いに逆の形状としても良い。
【００５１】
ここで、ツェナーダイオードの配置領域の平面形状を矩形からＬ字型へ変更した場合、周囲長が増えることで断面積が増える。したがって、ツェナーダイオードの動作抵抗を低減させることができる。
【００５２】
また、Ｌ字型と矩形型の組合せやＬ字型とＬ字型の組合せとする場合、ゲート・ソース間ツェナーダイオード２１及びゲート・ドレイン間ツェナーダイオード２２の全体の配置領域の形状を正方形に近い矩形とすることが好ましい。この場合、ゲートパッドの形状を、ボンディングし易い正方形とすることができる。
【００５３】
［実施形態４］
第１の実施形態では、チップの外周にリング状のＥＱＲポリシリコン層１０とリング状のＥＱＲアルミ層１９が存在する半導体装置を示した。しかしながら、これに限定されることなく、ＥＱＲアルミ層１９が存在しない場合であっても、本発明の半導体装置を実現することができる。例えば、ＥＱＲアルミ層がチップのコーナー部にのみ形成されており、チップの辺には形成されていない場合（ＥＱＲアルミ層がリング状になっていない場合）や、ＥＱＲポリシリコン層もＥＱＲアルミ層も存在しない場合であっても、本発明を適用することができる。
【００５４】
図１７は、本発明の第４の実施形態に係る半導体装置の構成を示す平面図、断面図である。図１７（Ａ）に、ＥＱＲポリシリコン層もＥＱＲアルミ層も存在しない場合の平面図を示す。図１７（Ｂ）に、Ａ−Ａ´断面図を示す。なお、Ａ−Ａ´断面構造は、図１０とほぼ同じである。ただし、図１７（Ａ）の右下端のアルミ層が図９（Ａ）のＥＱＲアルミ層１９ではなくコンタクトアルミ層３１で構成される点が異なる。図１８は、図１７（Ａ）のＡ−Ｂ断面図（ＡからＡ´に向かう一点鎖線を開口１６でＢ方向に折り曲げた断面の図）である。ゲート・ドレイン間ツェナーダイオード２２とスクライブ拡散層２６（ドレインと同電位になっている）とは、チップのコーナー部で、コンタクトアルミ層３１によってコンタクトされる。
【００５５】
なお、本発明の半導体装置の構成は、上述の各実施形態に限定されること無く種々の変形が可能である。上述の実施形態では、ゲート・ドレイン間ツェナーダイオード２２とドレインとの接続を、ＥＱＲアルミ層１９やコンタクトアルミ層３１とスクライブ拡散層２６との接続で実現している。しかしながら、これに限定されること無く、特許文献２の図１、２のようなドレインアルミ電極とドレインＮ層との接続としても良い。また、ドレイン領域との接続とパッドの配置を工夫すれば、ＥＱＲアルミ層をドレイン電極およびドレインパッドとして利用して、ソース・ゲート・ドレインの各端子をチップ表面に形成することも可能である。
【００５６】
また、上記の各実施形態では、ゲート・ソース間ツェナーダイオード２１とゲート・ドレイン間ツェナーダイオード２２を同心環状のＮ／Ｐ／Ｎ／Ｐ／Ｎ層として構成する例を示した。しかしながら、ツェナーダイオードの段数や不純物濃度は、これに限定されない。例えば、所望の耐圧となるようにＮ／Ｐ／Ｎ層やＮ＋／Ｐ／Ｎ＋層やＮ／Ｐ／Ｎ／Ｐ／Ｎ／Ｐ／Ｎ層などの構成であって良い。また、電極材料は、アルミに限らず、アルミ合金や銅などであっても良い。
【００５７】
さらに、本発明の半導体装置におけるトランジスタは、ＭＯＳＦＥＴに限らず、ＩＧＢＴにも適用することができる。この場合、図１０などにおいて、ｎ型の高濃度基板２８とドレイン電極２９との間にＰ型のバッファ層を設けることで、ソース電極、ドレイン電極をそれぞれエミッタ電極（第２電極）、コレクタ電極（第１電極）とする絶縁ゲートバイポーラトランジスタを構成することが可能である。
【００５８】
また、以上の説明において、半導体装置がＮ型のＭＯＳＦＥＴを備える場合について説明した。半導体装置がＰ型のＭＯＳＦＥＴを備える場合については、上記の各実施形態におけるＮ型、Ｐ型のそれぞれ部位をそれぞれＰ型、Ｎ型で構成すれば、Ｎ型のＭＯＳＦＥＴに替えてＰ型のＭＯＳＦＥＴとすることが可能である。ただし、ゲート・ソース間ツェナーダイオード２１とゲート・ドレイン間ツェナーダイオード２２の構造については、Ｎ型、Ｐ型を変更しなくともよい。
【００５９】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６０】
１：基板
２：ウェル層
３：酸化膜層
４：トレンチ溝
５：ゲート酸化膜
６：ポリシリコン層
７：ゲート・ソース間ツェナーダイオード用ポリシリコン層
８：ゲート・ドレイン間ツェナーダイオード用ポリシリコン層
９：ゲート引き出し用ポリシリコン層
１０：ＥＱＲポリシリコン層
１１：ツェナーダイオード用のＰ層
１２：ツェナーダイオード用のＮ層
１３：ベース層
１４：ソース層
１５：バックゲートコンタクト層
１６：コンタクトエリア
１７：ゲートアルミ層
１８：ソースアルミ層
１９：ＥＱＲアルミ層
２０：カバー膜
２１：ゲート・ソース間ツェナーダイオード
２２：ゲート・ドレイン間ツェナーダイオード
２３：Ｎ−層
２４：有効セル領域
２５、２５ａ：ゲートパッド領域
２６：スクライブ拡散層
２７：レジスト
２８：高濃度基板
２９：ドレイン電極
３１：コンタクトアルミ層
３２：層間膜
３３：ゲートパッド開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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