(57)【特許請求の範囲】
【請求項１】
第１の電圧で動作する回路群と、前記第１の電圧よりも高い第２の電圧で動作する入出力回路とを含んだ半導体装置であって、
前記回路群は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第１の値が格納される第１の格納手段と、
前記入出力回路の入出力の方向を設定するための第２の値が格納される第２の格納手段と、
前記入出力回路が出力状態の時に前記電極に出力すべき第３の値が格納される第３の格納手段と、
前記第２の値に応じて、前記第１の値と前記第３の値とのいずれかを選択し、第４の値として出力する選択手段とを含み、
前記半導体装置はさらに、前記第１の電圧が遮断されたか否かを示す第５の値を出力する電源制御手段を含み、
前記入出力回路は、前記第５の値が前記第１の電圧の遮断を示しているときに前記第２の値をマスクして前記第２の電圧レベルに変換し、前記第５の値が前記第１の電圧の遮断を示していないときに前記第２の値を前記第２の電圧レベルに変換して出力する第１の変換手段と、
前記第５の値が前記第１の電圧の遮断を示しているときに前記第４の値をマスクして前記第２の電圧レベルに変換し、前記第５の値が前記第１の電圧の遮断を示していないときに前記第４の値を前記第２の電圧レベルに変換して出力する第２の変換手段と、
前記第１の変換手段から出力される値と前記第２の変換手段から出力される値とに応じて、前記電極に接続される前記外部のデバイスを駆動するバッファ手段とを含む、半導体装置。
【請求項２】
前記入出力回路はさらに、前記第１の変換手段から出力される値と前記第２の変換手段から出力される値とに応じて、前記プルアップ抵抗の接続および切断を切り替えるトランジスタを含む、請求項１記載の半導体装置。
【請求項３】
前記入出力回路は、前記回路群の周辺に複数配置され、前記選択手段の電源ラインが前記回路群を周回するように配置され、その外周に前記バッファ手段の電源ラインが配置される、請求項１または２記載の半導体装置。
【請求項４】
第１の電圧で動作する回路群と、前記第１の電圧よりも高い第２の電圧で動作する入出力回路とを含んだ半導体装置であって、
前記回路群は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第１の値が格納される第１の格納手段と、
前記入出力回路の入出力の方向を設定するための第２の値が格納される第２の格納手段と、
前記入出力回路が出力状態の時に前記電極に出力すべき第３の値が格納される第３の格納手段と、
前記第２の値に応じて、前記第１の値と前記第３の値とのいずれかを選択し、第４の値として出力する選択手段とを含み、
前記半導体装置はさらに、前記第１の電圧が遮断されたか否かを示す第５の値と、前記入出力回路が前記電極に出力している値を保持するか否かを示す第６の値とを出力する電源制御手段を含み、
前記入出力回路は、前記第５の値が前記第１の電圧の遮断を示しているときに前記第２の値をマスクして前記第２の電圧レベルに変換し、前記第５の値が前記第１の電圧の遮断を示していないときに前記第２の値を前記第２の電圧レベルに変換して出力する第１の変換手段と、
前記第５の値が前記第１の電圧の遮断を示しているときに前記第４の値をマスクして前記第２の電圧レベルに変換し、前記第５の値が前記第１の電圧の遮断を示していないときに前記第４の値を前記第２の電圧レベルに変換して出力する第２の変換手段と、
前記電源制御手段から出力される第６の値に応じて、前記第１の変換手段から出力される値を保持して出力する第１の保持手段と、
前記電源制御手段から出力される第６の値に応じて、前記第２の変換手段から出力される値を保持して出力する第２の保持手段と、
前記第１の保持手段から出力される値と前記第２の保持手段から出力される値とに応じて、前記電極に接続される前記外部のデバイスを駆動するバッファ手段とを含む、半導体装置。
【請求項５】
前記入出力回路はさらに、前記第１の保持手段から出力される値と前記第２の保持手段から出力される値とに応じて、前記プルアップ抵抗の接続および切断を切り替えるトランジスタを含む、請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の異なる電圧で動作する回路を含んだ半導体装置に関し、特に、Ｉ／Ｏ（Input/Output）回路を含んだ半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の高機能化、多機能化が進んでおり、それに伴って高集積化（製造方式の微細化）も進んでいる。このような半導体装置においては、外部のデバイスなどに接続されるＩ／Ｏ回路が搭載されている。
【０００３】
Ｉ／Ｏ回路は、入力や出力のＩ／Ｏ基本機能を有するだけでなく、外部端子の抵抗プルアップ機能や抵抗プルダウン機能を搭載したり、内部コア回路の電源遮断時に、コア電圧とＩ／Ｏ電圧との間に配置されたレベル変換回路に出力を固定する機能を加えて、コア電圧不定時の貫通電流の抑止を図ったり、内部コア回路の電源遮断時に端子状態を保持する回路を搭載したりして、高機能化が進んでいる。
【０００４】
ここで、集積度の高いトランジスタを動作させる低電位の電圧をコア電圧と呼び、そのような低電位で動作する回路を内部コア回路と呼ぶことにする。また、外部インタフェースを行なうための集積度の低いトランジスタを動作させる高電位、たとえば３．３Ｖや５Ｖの電圧をＩ／Ｏ電圧と呼ぶことにする。
【０００５】
コア電圧で動作する回路においては製造方式の微細化が進んでいるのに対して、Ｉ／Ｏ回路においては外部Ｉ／Ｆ（Interface）電圧である３．３Ｖや５Ｖなどの電圧に耐え得るトランジスタ特性を得る必要があるため、トランジスタのゲート酸化膜の薄膜化が進んでおらず、製造方式の微細化が遅れている。
【０００６】
たとえば、コア電圧で動作するトランジスタのゲート長は０．１６μｍなどであるのに対し、Ｉ／Ｏ回路のトランジスタのゲート長は１μｍなどである。これに関連する技術として、下記の特許文献１に開示された発明がある。
【０００７】
特許文献１に開示されたディスクドライブで使用するための集積回路は、コア電圧に接続されたコアロジックモジュールと、入力／出力電圧に接続された入力／出力バッファモジュールであって、コアロジックモジュールに接続された入力／出力バッファ制御線を備える入力／出力バッファモジュールと、コア電圧が安全な動作レベルより下であるときには常に、Ｉ／Ｏバッファが出力動作を行わないように動作し得るＩ／Ｏバッファモジュールのモードスイッチ入力とを備える。一つの実施例は、安全な動作レベルを満足しているときを判定するコアロジックモジュールを備える。もう一つの実施例は、コア電圧と入力／出力電圧とに動作接続され、安全な動作レベルを満足しているときを判定し、出力がＩ／Ｏバッファモジュールのモードスイッチ入力に接続された別個のレベル検出回路モジュールを備える。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００３−５３０７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述のように、Ｉ／Ｏ回路の集積度を高くすることができないため、半導体装置に占めるＩ／Ｏ回路の面積の比率が増えてしまい、半導体装置の小面積化、すなわち低コスト化を阻害する要因となっていた。
【００１０】
本発明は、上記問題点を解決するためになされたものであり、その目的は、小面積化、低コスト化を図ることが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例によれば、ＶＤＤ電圧で動作するＶＤＤ系回路と、ＶＤＤ電圧よりも高いＶＣＣ電圧で動作するＩ／Ｏ回路とを含んだ半導体装置が提供される。ＶＤＤ系回路は、外部のデバイスが接続される電極に対してプルアップ抵抗の接続を許可するか否かを設定するための第１の値が格納されるプルアップ許可レジスタと、Ｉ／Ｏ回路の入出力の方向を設定するための第２の値が格納されるＩ／Ｏ方向レジスタと、Ｉ／Ｏ回路が出力状態の時に電極に出力すべき第３の値が格納されるＩ／Ｏレジスタと、第２の値に応じて、第１の値と第３の値とのいずれかを選択し、第４の値として出力する制御回路とを含む。
【００１２】
半導体装置はさらに、ＶＤＤ電圧が遮断されたか否かを示す第５の値を出力する電源制御部を含む。
【００１３】
Ｉ／Ｏ回路は、第５の値がＶＤＤ電圧の遮断を示しているときに第２の値をマスクしてＶＣＣ電圧レベルに変換し、第５の値がＶＤＤ電圧の遮断を示していないときに第２の値をＶＣＣ電圧レベルに変換して出力する第１のレベル変換回路と、第５の値がＶＤＤ電圧の遮断を示しているときに第４の値をマスクしてＶＣＣ電圧レベルに変換し、第５の値がＶＤＤ電圧の遮断を示していないときに第４の値をＶＣＣ電圧レベルに変換して出力する第２のレベル変換回路と、第１のレベル変換回路から出力される値と第２のレベル変換回路から出力される値とに応じて、電極に接続される外部のデバイスを駆動するトライステートバッファとを含む。
【発明の効果】
【００１４】
本発明の一実施例によれば、制御回路が、第２の値に応じて、第１の値と第３の値とのいずれかを選択し、第４の値として出力するので、レベル変換回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】一般的なＩ／Ｏ回路を搭載した半導体装置の構成例を示す図である。
【図２】図１に示す電源制御部２０の動作を説明するためのタイミングチャートである。
【図３】一般的なＩ／Ｏ回路を搭載した半導体装置の他の構成例を示す図である。
【図４】図３に示す電源制御部２０の動作を説明するためのタイミングチャートである。
【図５】本発明の第１の実施の形態におけるＩ／Ｏ回路を搭載した半導体装置の構成例を示す図である。
【図６】図５に示す制御回路５０の構成例を示す図である。
【図７】図５に示す制御回路５０の真理値表を示す図である。
【図８】図５に示す電源制御部２０の動作を説明するためのタイミングチャートである。
【図９】本発明の第２の実施の形態におけるＩ／Ｏ回路を搭載した半導体装置の構成例を示す図である。
【図１０】図９に示す電源制御部２０の動作を説明するためのタイミングチャートである。
【図１１】第１および第２の実施の形態におけるＩ／Ｏ回路６０の出力時の遅延を説明するためのタイミングチャートである。
【図１２】本発明の第３の実施の形態における半導体装置の内部回路の配置例を示す図である。
【図１３】本発明の第３の実施の形態における半導体装置の内部回路の他の配置例を示す図である。
【発明を実施するための形態】
【００１６】
図１は、一般的なＩ／Ｏ回路を搭載した半導体装置の構成例を示す図である。この半導体装置は、集積度の高いトランジスタで構成される低電位の回路（以下、ＶＤＤ系回路と呼ぶ。）１と、３．３Ｖや５Ｖなどの外部インタフェースを行なうための低集積度のトランジスタで構成された回路（以下、ＶＣＣ系回路と呼ぶ。）１１と、電源制御部２０とを含む。
【００１７】
ＶＤＤ系回路１は、ＣＰＵ２と、プルアップ許可レジスタ４と、Ｉ／Ｏ方向レジスタ５と、Ｉ／Ｏレジスタ６と、シリアルＩ／Ｏ７と、シリアルＩ／Ｏ端子選択レジスタ８と、セレクタ９および１０と、ＡＮＤ回路１２〜１４およびバッファ１５の一部とを含む。
【００１８】
また、ＶＣＣ系回路１１は、トライステートバッファ１６と、ＮＡＮＤ回路１７と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略す。）１８と、ＡＮＤ回路１２〜１４およびバッファ１５の一部とを含む。また、トライステートバッファ１６は、ＮＡＮＤ回路２２と、ＮＯＲ回路２３と、ＰＭＯＳトランジスタ２４と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略す。）２５とを含む。
【００１９】
なお、Ｉ／Ｏ回路６０は、ＡＮＤ回路１２〜１４と、バッファ１５と、トライステートバッファ１６と、ＮＡＮＤ回路１７と、ＰＭＯＳトランジスタ１８とによって構成される。また、ＡＮＤ回路１２〜１４は、ＶＤＤ信号をＶＣＣ信号に変換するレベル変換機能を有しており、バッファ１５は、ＶＣＣ信号をＶＤＤ信号に変換するレベル変換機能を有している。
【００２０】
ＣＰＵ２は、内部バス３を介して、プルアップ許可レジスタ４、Ｉ／Ｏ方向レジスタ５、Ｉ／Ｏレジスタ６、シリアルＩ／Ｏ７およびシリアルＩ／Ｏ端子選択レジスタ８に接続されており、これらのレジスタに値を書き込むことによって半導体装置全体の制御を行なう。
【００２１】
プルアップ許可レジスタ４は、Ｉ／Ｏ回路６０内のプルアップ抵抗の接続を許可するためのレジスタであり、“０”のときにプルアップ抵抗の接続が禁止され、“１”のときにプルアップ抵抗の接続が許可される。
【００２２】
Ｉ／Ｏ方向レジスタ５は、Ｉ／Ｏ回路６０の入出力の方向を設定するためのレジスタであり、“０”のときにＩ／Ｏ回路６０が入力状態に設定され、“１”のときにＩ／Ｏ回路６０が出力状態に設定される。
【００２３】
Ｉ／Ｏレジスタ６は、Ｉ／Ｏ回路６０が出力状態に設定されているときに、出力レベルを設定するためのレジスタであり、“０”のときに電極１９にロウレベル（以下、Ｌレベルと略す。）を出力し、“１”のときに電極１９にハイレベル（以下、Ｈレベルと略す。）を出力する。
【００２４】
シリアルＩ／Ｏ７は、ＣＰＵ２から受けたパラレルデータをシリアルデータに変換して信号７ｂとして出力し、Ｉ／Ｏ回路６０内のバッファ１５から受けたシリアルデータをパラレルデータに変換してＣＰＵ２に出力する。また、シリアルＩ／Ｏ７は、シリアルデータの入力時に信号７ａに“０”を出力し、シリアルデータの出力時に信号７ａに“１”を出力する。
【００２５】
シリアルＩ／Ｏ端子選択レジスタ８は、Ｉ／Ｏレジスタ６およびシリアルＩ／Ｏ７のいずれを選択するかを設定するためのレジスタであり、“０”のときにＩ／Ｏ方向レジスタ５およびＩ／Ｏレジスタ６の出力を選択し、“１”のときにシリアルＩ／Ｏ７の出力を選択する。
【００２６】
セレクタ９および１０は、シリアルＩ／Ｏ端子選択レジスタ８から出力される信号８ａが“０”のときにＩ／Ｏ方向レジスタ５から出力される信号５ａおよびＩ／Ｏレジスタ６から出力される信号６ａを選択して出力する。
【００２７】
また、セレクタ９および１０は、シリアルＩ／Ｏ端子選択レジスタ８から出力される信号８ａが“１”のときにシリアルＩ／Ｏ７から出力される信号７ａおよび７ｂを選択して出力する。
【００２８】
電源制御部２０は、ＶＣＣ電圧およびＶＤＤ電圧を制御すると共に、レベルシフタの極性を一意に固定するための信号２１をＡＮＤ回路１２〜１４に出力する。電源制御部２０が信号２１に“０”を出力したときにＡＮＤ回路１２〜１４の出力信号１２ａ〜１４ａが“０”に固定され、半導体装置と外部のデバイスなどとを接続する電極１９がハイインピーダンス状態となる。
【００２９】
また、電源制御部２０が信号２１に“１”を出力したときに、ＡＮＤ回路１２〜１４は、プルアップ許可レジスタ４、セレクタ９および１０から出力されるプルアップ制御信号４ａ、出力許可信号９ａおよび出力データ信号１０ａと同じ値を出力する。
【００３０】
ＮＡＮＤ回路１７は、ＡＮＤ回路１２から出力される信号１２ａが“１”であり、ＡＮＤ回路１３から出力される信号１３ａが“０”の場合、すなわちプルアップ抵抗の接続が許可されていて、Ｉ／Ｏ回路６０が入力状態の場合に、信号１７ａに“０”を出力してＰＭＯＳトランジスタ１８をオンしてプルアップ抵抗を接続する。それ以外の場合、ＮＡＮＤ回路１７は、信号１７ａに“１”を出力してＰＭＯＳトランジスタ１８をオフしてプルアップ抵抗を切断する。
【００３１】
ＮＡＮＤ回路２２は、ＡＮＤ回路１３および１４から出力される信号１３ａおよび１４ａがそれぞれ“１”の場合、すなわちＩ／Ｏレジスタ６またはシリアルＩ／Ｏ７から出力される値が“１”であり、Ｉ／Ｏ回路６０が出力状態の場合に“０”を出力してＰＭＯＳトランジスタ２４をオンする。その結果、電極１９にＨレベルが出力される。このとき、ＮＯＲ回路２３が“０”を出力するため、ＮＭＯＳトランジスタ２５はオフとなっている。
【００３２】
ＮＯＲ回路２３は、ＡＮＤ回路１３から出力される信号１３ａが“１”であり、ＡＮＤ回路１４から出力される信号１４ａが“０”の場合、すなわちＩ／Ｏレジスタ６またはシリアルＩ／Ｏ７から出力される値が“０”であり、Ｉ／Ｏ回路６０が出力状態の場合に“１”を出力してＮＭＯＳトランジスタ２５をオンする。その結果、電極１９にＬレベルが出力される。このとき、ＮＡＮＤ回路２２が“１”を出力するため、ＰＭＯＳトランジスタ２４はオフとなっている。
【００３３】
図２は、図１に示す電源制御部２０の動作を説明するためのタイミングチャートである。Ｔ１において、電源制御部２０は、ＶＣＣ電圧の供給を開始し、さらにＶＤＤ電圧の供給を開始すると、Ｔ２において、電源制御部２０は、信号２１を“０”から“１”にする。これによって、電源投入時に、ＶＣＣ電圧を降圧して生成されるＶＤＤ電位が安定するまでの間、意図しないＩ／Ｏ出力を禁止している。
【００３４】
また、Ｔ３において、ＶＤＤ電圧が遮断されて低消費電力モードに遷移し、Ｔ４において、ＶＤＤ電圧の供給が再開されて通用モードに復帰している。このＴ３〜Ｔ４の間、電源制御部２０は、信号２１に“０”を出力して、ＶＤＤ電圧不定によるレベル変換回路（ＡＮＤ回路）１２〜１４の貫通電流を防止している。
【００３５】
図３は、一般的なＩ／Ｏ回路を搭載した半導体装置の他の構成例を示す図である。図１に示す半導体装置の構成例と比較して、ＶＣＣ系回路１１にラッチ回路３１〜３３が追加されている点、および電源制御部２０に機能が追加されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００３６】
ラッチ回路３１〜３３は、電源制御部２０から出力される信号３０が“１”のときにＡＮＤ回路１２〜１４から出力される信号１２ａ、１３ａおよび１４ａをスルーし、信号３０の立ち下がりでＡＮＤ回路１２〜１４から出力される信号１２ａ、１３ａおよび１４ａの値を保持する。
【００３７】
図４は、図３に示す電源制御部２０の動作を説明するためのタイミングチャートである。Ｔ１において、電源制御部２０は、ＶＣＣ電圧の供給を開始し、さらにＶＤＤ電圧の供給を開始すると、Ｔ２において、信号２１を“０”から“１”にする。
【００３８】
また、電源制御部２０は、ＶＤＤ電圧を遮断して低消費電力モードに遷移するときに、Ｔ３において、信号３０を“０”にしてラッチ回路３１〜３３にＡＮＤ回路１２〜１４から出力される信号１２ａ、１３ａおよび１４ａの状態を保持させる。そして、Ｔ４において、ＶＤＤ電圧の供給を遮断すると共に、信号２１に“０”を出力する。
【００３９】
また、Ｔ５において、電源制御部２０は、ＶＤＤ電圧の供給を再開して通常モードに復帰すると、Ｔ６において、信号３０を“１”にしてラッチ回路３１〜３３にＡＮＤ回路１２〜１４から出力される信号１２ａ、１３ａおよび１４ａの値をスルーさせる。
【００４０】
（第１の実施の形態）
図５は、本発明の第１の実施の形態におけるＩ／Ｏ回路を搭載した半導体装置の構成例を示す図である。図１に示す半導体装置の構成例と比較して、ＶＤＤ系回路１内に制御回路５０が追加され、ＶＣＣ系回路１１内のＡＮＤ回路１２が削除され、ＮＡＮＤ回路１７の接続が変更されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００４１】
図６は、図５に示す制御回路５０の構成例を示す図である。制御回路５０は、セレクタ５３によって構成され、セレクタ９から出力される出力許可信号９ａをそのまま信号５０ａとして出力する。セレクタ５３は、セレクタ９から出力される出力許可信号９ａが“０”のときにプルアップ許可レジスタ４から出力されるプルアップ制御信号４ａを選択し、信号５０ｂとしてＡＮＤ回路１３に出力する。また、セレクタ５３は、セレクタ９から出力される出力許可信号９ａが“１”のときにセレクタ１０から出力される出力データ信号１０ａを選択し、信号５０ｂとしてＡＮＤ回路１４に出力する。
【００４２】
図７は、図５に示す制御回路５０の真理値表を示す図である。プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａが“０”、セレクタ９から出力される出力許可信号９ａが“０”、セレクタ１０から出力される出力データ信号１０ａが“０”または“１”の場合、制御回路５０は、信号５０ａに“０”を出力し、信号５０ｂに“０”を出力する。このとき、ＮＡＮＤ回路１７が信号１７ａに“１”を出力してＰＭＯＳトランジスタ１８をオフし、ＮＡＮＤ回路２２が“１”を出力してＰＭＯＳトランジスタ２４をオフし、ＮＯＲ回路２３が“０”を出力してＮＭＯＳトランジスタ２５をオフする。その結果、電極１９がハイインピーダンス状態となる。
【００４３】
プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａが“０”、セレクタ９から出力される出力許可信号９ａが“１”、セレクタ１０から出力される出力データ信号１０ａが“０”の場合、制御回路５０は、信号５０ａに“１”を出力し、信号５０ｂに“０”を出力する。このとき、ＮＡＮＤ回路１７が信号１７ａに“１”を出力してＰＭＯＳトランジスタ１８をオフし、ＮＡＮＤ回路２２が“１”を出力してＰＭＯＳトランジスタ２４をオフし、ＮＯＲ回路２３が“１”を出力してＮＭＯＳトランジスタ２５をオンする。その結果、電極１９からＬレベルが出力される。
【００４４】
プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａが“０”、セレクタ９から出力される信号９ａが“１”、セレクタ１０から出力される出力データ信号１０ａが“１”の場合、制御回路５０は、信号５０ａに“１”を出力し、信号５０ｂに“１”を出力する。このとき、ＮＡＮＤ回路１７が信号１７ａに“１”を出力してＰＭＯＳトランジスタ１８をオフし、ＮＡＮＤ回路２２が“０”を出力してＰＭＯＳトランジスタ２４をオンし、ＮＯＲ回路２３が“０”を出力してＮＭＯＳトランジスタ２５をオフする。その結果、電極１９からＨレベルが出力される。
【００４５】
プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａが“１”、セレクタ９から出力される出力許可信号９ａが“０”、セレクタ１０から出力される出力データ信号１０ａが“０”または“１”の場合、制御回路５０は、信号５０ａに“０”を出力し、信号５０ｂに“１”を出力する。このとき、ＮＡＮＤ回路１７が信号１７ａに“０”を出力してＰＭＯＳトランジスタ１８をオンし、ＮＡＮＤ回路２２が“１”を出力してＰＭＯＳトランジスタ２４をオフし、ＮＯＲ回路２３が“０”を出力してＮＭＯＳトランジスタ２５をオフする。その結果、電極１９にプルアップ抵抗が接続された状態となる。
【００４６】
プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａが“１”、セレクタ９から出力される出力許可信号９ａが“１”、セレクタ１０から出力される出力データ信号１０ａが“０”の場合、制御回路５０は、信号５０ａに“１”を出力し、信号５０ｂに“０”を出力する。このとき、ＮＡＮＤ回路１７が信号１７ａに“１”を出力してＰＭＯＳトランジスタ１８をオフし、ＮＡＮＤ回路２２が“１”を出力してＰＭＯＳトランジスタ２４をオフし、ＮＯＲ回路２３が“１”を出力してＮＭＯＳトランジスタ２５をオンする。その結果、電極１９からＬレベルが出力される。
【００４７】
プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａが“１”、セレクタ９から出力される出力許可信号９ａが“１”、セレクタ１０から出力される出力データ信号１０ａが“１”の場合、制御回路５０は、信号５０ａに“１”を出力し、信号５０ｂに“１”を出力する。このとき、ＮＡＮＤ回路１７が信号１７ａに“１”を出力してＰＭＯＳトランジスタ１８をオフし、ＮＡＮＤ回路２２が“０”を出力してＰＭＯＳトランジスタ２４をオンし、ＮＯＲ回路２３が“０”を出力してＮＭＯＳトランジスタ２５をオフする。その結果、電極１９からＨレベルが出力される。
【００４８】
図８は、図５に示す電源制御部２０の動作を説明するためのタイミングチャートである。Ｔ１において、電源制御部２０は、ＶＣＣ電圧の供給を開始し、さらにＶＤＤ電圧の供給を開始すると、Ｔ２において、電源制御部２０は、信号２１を“０”から“１”にする。これによって、電源投入時に、ＶＣＣ電圧を降圧して生成されるＶＤＤ電位が安定するまでの間、意図しないＩ／Ｏ出力を禁止している。
【００４９】
また、Ｔ３において、ＶＤＤ電圧が遮断されて低消費電力モードに遷移し、Ｔ４において、ＶＤＤ電圧の供給が再開されて通用モードに復帰している。このＴ３〜Ｔ４の間、電源制御部２０は、信号２１に“０”を出力して、ＶＤＤ電圧不定によるレベル変換回路（ＡＮＤ回路）１３〜１４の貫通電流を防止している。
【００５０】
以上説明したように、本実施の形態における半導体装置によれば、制御回路５０が、プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａ、セレクタ９から出力される出力許可信号９ａおよびセレクタ１０から出力される出力データ信号１０ａの３ビットの情報を２ビットの情報にエンコードするようにした。これによって、Ｉ／Ｏ回路６０内の集積度が低いトランジスタで構成されるレベル変換回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となった。
【００５１】
（第２の実施の形態）
図９は、本発明の第２の実施の形態におけるＩ／Ｏ回路を搭載した半導体装置の構成例を示す図である。図５に示す第１の実施の形態における半導体装置の構成例と比較して、ＶＣＣ系回路１１にラッチ回路３２〜３３が追加されている点、および電源制御部２０に機能が追加されている点のみが異なる。また、図３に示す半導体装置の構成例と比較して、ＶＤＤ系回路１内に制御回路５０が追加され、ＶＣＣ系回路１１内のＡＮＤ回路１２およびラッチ回路３１が削除され、ＮＡＮＤ回路１７の接続が変更されている点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００５２】
ラッチ回路３２〜３３は、電源制御部２０から出力される信号３０が“１”のときにＡＮＤ回路１３〜１４から出力される信号１３ａおよび１４ａをスルーし、信号３０の立ち下がりでＡＮＤ回路１３〜１４から出力される信号１３ａおよび１４ａの値を保持する。
【００５３】
図１０は、図９に示す電源制御部２０の動作を説明するためのタイミングチャートである。Ｔ１において、電源制御部２０は、ＶＣＣ電圧の供給を開始し、さらにＶＤＤ電圧の供給を開始すると、Ｔ２において、信号２１を“０”から“１”にする。
【００５４】
また、電源制御部２０は、ＶＤＤ電圧を遮断して低消費電力モードに遷移するときに、Ｔ３において、信号３０を“０”にしてラッチ回路３２〜３３にＡＮＤ回路１３〜１４から出力される信号１３ａおよび１４ａの状態を保持させる。そして、Ｔ４において、ＶＤＤ電圧の供給を遮断すると共に、信号２１に“０”を出力する。
【００５５】
また、Ｔ５において、電源制御部２０は、ＶＤＤ電圧の供給を再開して通常モードに復帰すると、Ｔ６において、信号３０を“１”にしてラッチ回路３２〜３３にＡＮＤ回路１３〜１４から出力される信号１３ａおよび１４ａの値をスルーさせる。
【００５６】
以上説明したように、本実施の形態における半導体装置によれば、制御回路５０が、プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａ、セレクタ９から出力される出力許可信号９ａおよびセレクタ１０から出力される出力データ信号１０ａの３ビットの情報を２ビットの情報にエンコードするようにした。これによって、Ｉ／Ｏ回路６０内の集積度が低いトランジスタで構成されるレベル変換回路およびラッチ回路の数を削減することができ、半導体装置の小面積化、低コスト化を図ることが可能となった。
【００５７】
（第３の実施の形態）
図１１は、第１および第２の実施の形態におけるＩ／Ｏ回路６０の出力時の遅延を説明するためのタイミングチャートである。Ｔ１において、セレクタ９から出力される出力許可信号９ａが“１”になると、制御回路５０は、信号５０ａに“１”を出力する。このとき、セレクタ１０から出力される出力データ信号１０ａが“０”であるので、制御回路５０が信号５０ｂに“０”を出力する。その結果、トライステートバッファ１６は、電極１９にＬレベルを出力する。
【００５８】
Ｔ２において、セレクタ９から出力される出力許可信号９ａが“０”になると、制御回路５０は、信号５０ａに“０”を出力する。このとき、プルアップ許可レジスタ４から出力されるプルアップ制御信号４ａが“０”であるので、制御回路５０が信号５０ｂに“０”を出力する。その結果、トライステートバッファ１６は、電極１９をハイインピーダンスにする。
【００５９】
Ｔ３において、セレクタ９から出力される出力許可信号９ａが“１”になると、制御回路５０は、信号５０ａに“１”を出力する。このとき、セレクタ１０から出力される出力データ信号１０ａが“１”であるので、制御回路５０が信号５０ｂに“１”を出力する。通常、出力許可信号９ａによって出力を許可する前に、出力データ信号１０ａを確定させるが、制御回路５０によって２ビット信号にエンコードされるため、出力許可信号９ａが確定してから、制御回路５０から出力される信号５０ｂが確定する。
【００６０】
このとき、信号５０ｂに遅延があるため、遅延時間に対応して電極１９にＬレベルが出力されることになる。制御回路５０から電極１９に至るまでの回路の位置関係によっては、この遅延時間が大きくなることが考えられる。
【００６１】
本発明の第３の実施の形態においては、この遅延時間を短くすることによって、電極１９に接続される外部デバイスの誤動作などを防止するものである。
【００６２】
図１２は、本発明の第３の実施の形態における半導体装置の内部回路の配置例を示す図である。領域６３は、制御回路５０以外のＶＤＤ系回路１の構成要素が配置される領域であり、その周辺に制御回路５０を含むＩ／Ｏ回路６０が配置される。
【００６３】
制御回路５０の電源ライン５１およびグランドライン５２が領域６３を周回するように配置され、その外周にトライステートバッファ１６の電源ライン６１およびグランドライン６２が配置される。これによって、制御回路５０、レベル変換回路１３および１４からトライステートバッファ１６までの距離が最短となるようにＩ／Ｏ回路６０の構成要素を配置でき、遅延時間を短くすることができる。
【００６４】
図１３は、本発明の第３の実施の形態における半導体装置の内部回路の他の配置例を示す図である。ＣＰＵ２やメモリなどのＩＰ（Intellectual Property）６４と、Ｉ／Ｏ回路６０との境界に、半導体装置を周回するように制御回路５０の電源５１およびグランド５２が配置される。
【００６５】
以上説明したように、本実施の形態における半導体装置によれば、制御回路５０の電源ライン５１およびグランドライン５２の外周にトライステートバッファ１６の電源ライン６１およびグランドライン６２を配置するようにしたので、制御回路５０からトライステートバッファ１６に至るまでの遅延時間を短くすることができ、電極１９に接続される外部デバイスの誤動作などを防止することが可能となった。
【００６６】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６７】
１  ＶＤＤ系回路、２  ＣＰＵ、３  内部バス、４  プルアップ許可レジスタ、５  Ｉ／Ｏ方向レジスタ、６  Ｉ／Ｏレジスタ、７  シリアルＩ／Ｏ、８  シリアルＩ／Ｏ端子選択レジスタ、９，１０  セレクタ、１１  ＶＣＣ系回路、１２〜１４  ＡＮＤ回路、１５  バッファ、１６  トライステートバッファ、１７，２２  ＮＡＮＤ回路、１８，２４  ＰＭＯＳトランジスタ、２０  電源制御部、２３  ＮＯＲ回路、２５  ＮＭＯＳトランジスタ、３１〜３３  ラッチ回路、５０  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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