(57)【特許請求の範囲】
【請求項１】
入力信号に従って出力信号のハイ電圧となる上限電圧を出力端子に出力する上アーム回路、および当該入力信号に従って当該出力信号のロー電圧となる下限電圧を当該出力端子に出力する下アーム回路で構成される、インバータ駆動回路であって、
前記上アーム回路および前記下アーム回路は、それぞれ、
前記入力信号に基づいたオン動作時に、ソースに印加された電源電圧を、前記上限電圧又は前記下限電圧として、ドレインを介して前記出力端子に出力する出力ＭＯＳトランジスタと、
オン動作時に、他方のアーム回路が備える出力ＭＯＳトランジスタをオフ動作させる検出ＭＯＳトランジスタと、
前記出力端子に現れる電圧の変化を検出し、前記検出ＭＯＳトランジスタのゲート電圧を制御するゲート電圧制御部とを備え、
前記ゲート電圧制御部は、前記出力端子に現れる電圧の変化に伴ったゲート電圧の単位時間当たりの変化量が前記出力ＭＯＳトランジスタよりも大きいゲート電圧を、前記検出ＭＯＳトランジスタのゲートに入力する、インバータ駆動回路。
【請求項２】
前記検出ＭＯＳトランジスタは、オン動作をする電圧レベルであるスイッチング閾値が前記出力ＭＯＳトランジスタと同等であることを特徴とする、請求項１に記載のインバータ駆動回路。
【請求項３】
前記ゲート電圧制御部は、
前記検出ＭＯＳトランジスタのゲートと前記出力ＭＯＳトランジスタのゲートとの間に挿入される抵抗Ｒと、
前記検出ＭＯＳトランジスタのゲートと前記出力ＭＯＳトランジスタのドレインとの間に挿入される容量Ｃとを含むことを特徴とする、請求項１に記載のインバータ駆動回路。
【請求項４】
前記出力ＭＯＳトランジスタのゲートに等価的に付加されている抵抗を抵抗Ｚｎと、前記出力ＭＯＳトランジスタのゲート−ドレイン間に挿入されている寄生容量を容量Ｃｐとすると、前記抵抗Ｒおよび容量Ｃは下記式を満足する値に設定されることを特徴とする、請求項３に記載のインバータ駆動回路。
Ｃ×（Ｚｎ＋Ｒ）＞Ｃｐ×Ｚｎ
【請求項５】
前記上アーム回路の前記検出ＭＯＳトランジスタは、ドレインに抵抗を介して接続されるツェナーダイオードのカソード電圧を、前記下アーム回路が備える前記出力ＭＯＳトランジスタをオフ動作させるための電圧として出力する、請求項１に記載のインバータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ（金属酸化膜半導体）トランジスタ等の能動素子を出力段にプッシュプルに構成したインバータ駆動回路に関し、より特定的には、出力段トランジスタの貫通電流をなくして短絡破壊を防止したインバータ駆動回路に関する。
【背景技術】
【０００２】
一般に、インバータ駆動回路としては、Ｐチャネル型のＭＯＳトランジスタのドレインとＮチャネル型のＭＯＳトランジスタのドレインとを接続した出力段を有する回路構成が知られている。例えば、図７に示すインバータ駆動回路１０１である。この構成による従来のインバータ駆動回路１０１では、入力端子１３０から与えられる入力信号Ｖｓのレベルに応じて、上アーム回路１１０のＰチャネル型のＭＯＳトランジスタＴＰ１０１又は下アーム回路１２０のＮチャネル型のＭＯＳトランジスタＴＮ１０１の一方だけがオン動作して、入力信号を反転させた出力信号ＶＭを出力端子１４０に出力する。
【０００３】
ここで、ＭＯＳトランジスタのゲート−ドレイン間に寄生容量が存在することは周知のことである。つまり、Ｐチャネル型のＭＯＳトランジスタＴＰ１０１のゲート−ドレイン間に寄生容量ＣＰｐが、及びＮチャネル型のＭＯＳトランジスタＴＮ１０１のゲート−ドレイン間に寄生容量ＣＮｐが、それぞれ存在する（図７を参照）。これらの寄生容量ＣＰｐ及びＣＮｐは、出力端子１４０に接続されているため、出力電圧ＶＭの電圧変化の影響を受けてしまい、次のような問題を発生させる。
【０００４】
出力電圧ＶＭがローレベルからハイレベルへ上昇するときに生じる電圧変化に伴って、電荷を蓄積するために出力電圧ＶＭから寄生容量ＣＮｐに電流が流れ込む現象が起こる。この電流の流れ込みによって、Ｎチャネル型のＭＯＳトランジスタＴＮ１０１のゲートに接続されたバッファ１２２が有する抵抗値に基づいた電圧降下分だけ、Ｎチャネル型のＭＯＳトランジスタＴＮ１０１のゲート電圧を上昇させることとなる。従って、流れ込む電流が多ければ多いほどゲート電圧が大きく上昇し、Ｎチャネル型のＭＯＳトランジスタＴＮ１０１が誤まってオン動作（以下、誤オン動作と記す）するおそれがある。
また、出力電圧ＶＭがハイレベルからローレベルへ下降するときに生じる電圧変化に伴って、電荷を放出するために寄生容量ＣＰｐから出力電圧ＶＭに電流が流れ込むという現象が起こる。この電流の流れ込みによって、Ｐチャネル型のＭＯＳトランジスタＴＰ１０１のゲートに接続されたバッファ１１２が有する抵抗値に基づいた電圧降下分だけ、Ｐチャネル型のＭＯＳトランジスタＴＰ１０１のゲート電圧を下降させることとなる。従って、流れ込む電流が多ければ多いほどゲート電圧が大きく下降し、Ｐチャネル型のＭＯＳトランジスタＴＰ１０１が誤オン動作するおそれがある。
【０００５】
このように、従来のインバータ駆動回路１０１では、本来オフ動作をするはずのＭＯＳトランジスタが誤オン動作することによって、Ｐチャネル型のＭＯＳトランジスタＴＰ１０１及びＮチャネル型のＭＯＳトランジスタＴＮ１０１に貫通電流が流れ、最終的に短絡破壊が起こるおそれがある。そこで、この短絡破壊を防止する手法として、Ｐチャネル型のＭＯＳトランジスタＴＰ１０１及びＮチャネル型のＭＯＳトランジスタＴＮ１０１のオン動作を制御する技術が存在する。例えば、特許文献１を参照。
【０００６】
この特許文献１に記載された従来のインバータ駆動回路１０２は、図８に示す構成を有しており、次のような制御を実現する。
上アーム回路１１０の出力ＭＯＳトランジスタＴＰ１０１がオン動作しており、下アーム回路１２０の出力ＭＯＳトランジスタＴＮ１０１がオフ動作している場合において、出力ＭＯＳトランジスタＴＮ１０１が誤オン動作したとき、並列に挿入されたセンスＭＯＳトランジスタＴＮ１０２も同時に誤オン動作する。このセンスＭＯＳトランジスタＴＮ１０２の誤オン動作によって、出力ＭＯＳトランジスタＴＰ１０１がオフ動作に移行する。そしてしばらくして、出力ＭＯＳトランジスタＴＮ１０１が正常なオフ動作に戻ると、並列に挿入されたセンスＭＯＳトランジスタＴＮ１０２もオフ動作することによって、出力ＭＯＳトランジスタＴＰ１０１が正常なオン動作に戻る。この制御により、従来のインバータ駆動回路１０２は、短絡破壊が起こらないようにしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３５３８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述したように、上記従来のインバータ駆動回路１０２は、ＭＯＳトランジスタの短絡破壊が起こる前に、出力ＭＯＳトランジスタＴＰ１０１又はＴＮ１０１で発生している誤オン動作を正常にオフ動作に戻す制御を行っている。
【０００９】
しかしながら、上記従来のインバータ駆動回路１０２では、上アーム回路１１０の出力ＭＯＳトランジスタＴＰ１０１とセンスＭＯＳトランジスタＴＰ１０２とが、又は下アーム回路１２０の出力ＭＯＳトランジスタＴＮ１０１とセンスＭＯＳトランジスタＴＮ１０２とが、同時に誤オン動作を行う。このため、出力ＭＯＳトランジスタＴＰ１０１と出力ＭＯＳトランジスタＴＮ１０１とが同時にオン動作している期間が一瞬あり、その期間はどうしても貫通電流が流れてしまう。
【００１０】
それ故に、本発明の目的は、トランジスタに存在する寄生容量の影響を考慮しつつ、誤動作によって上アーム回路の出力トランジスタと下アーム回路の出力トランジスタとが同時にオン動作して貫通電流が流れることを防止した、インバータ駆動回路を提供することである。
【課題を解決するための手段】
【００１１】
本発明は、入力信号に従って出力信号のハイ電圧となる上限電圧を出力端子に出力する上アーム回路、及び当該入力信号に従って当該出力信号のロー電圧となる下限電圧を当該出力端子に出力する下アーム回路で構成される、インバータ駆動回路に向けられている。そして、上記目的を達成するために、本発明のインバータ駆動回路は、上アーム回路及び下アーム回路のそれぞれが、入力信号に基づいたオン動作時に、ソースに印加された電源電圧を、上限電圧又は下限電圧として、ドレインを介して出力端子に出力する出力ＭＯＳトランジスタと、オン動作時に他方のアーム回路が備える出力ＭＯＳトランジスタをオフ動作させる検出ＭＯＳトランジスタと、出力端子に現れる電圧の変化を検出し、検出ＭＯＳトランジスタのゲート電圧を制御するゲート電圧制御部とを備え、ゲート電圧制御部が、出力端子に現れる電圧の変化に伴ったゲート電圧の単位時間当たりの変化量が出力ＭＯＳトランジスタよりも大きいゲート電圧を、検出ＭＯＳトランジスタのゲートに入力する。
かかる構成により、誤動作によって出力ＭＯＳトランジスタがオン動作しようとした場合、検出ＭＯＳトランジスタが先にオン動作して出力ＭＯＳトランジスタのオフ動作を維持させることができる。
【００１２】
このインバータ駆動回路では、検出ＭＯＳトランジスタがオン動作をする電圧レベルであるスイッチング閾値が出力ＭＯＳトランジスタと同等であることが好ましい。
かかる構成により、ゲート電圧制御部における検出ＭＯＳトランジスタ及び出力ＭＯＳトランジスタのベース電圧の制御が容易になる。
【００１３】
典型的なゲート電圧制御部は、検出ＭＯＳトランジスタのゲートと出力ＭＯＳトランジスタのゲートとの間に挿入される抵抗Ｒと、検出ＭＯＳトランジスタのゲートと出力ＭＯＳトランジスタのドレインとの間に挿入される容量Ｃとを含む。
かかる構成により、出力ＭＯＳトランジスタのゲートと検出ＭＯＳトランジスタのゲートとを別の電圧に制御することが可能となる。
【００１４】
より具体的には、出力ＭＯＳトランジスタのゲートに等価的に付加されている抵抗を抵抗Ｚｎと、出力ＭＯＳトランジスタのゲート−ドレイン間に挿入されている寄生容量を容量Ｃｐとすると、抵抗Ｒ及び容量Ｃは、Ｃ×（Ｚｎ＋Ｒ）＞Ｃｐ×Ｚｎを満足する値に設定すればよい。
このように設計すれば、出力端子に現れる電圧の変化に伴ったゲート電圧の単位時間当たりの変化量が、出力ＭＯＳトランジスタよりも検出ＭＯＳトランジスタの方が必ず大きくなる。
【００１５】
なお、上アーム回路の検出ＭＯＳトランジスタが、ドレインに抵抗を介して接続されるツェナーダイオードのカソード電圧を、下アーム回路が備える出力ＭＯＳトランジスタをオフ動作させるための電圧として出力する構成にしてもよい。
この構成にすれば、上アーム回路の電源電圧が高い場合でも、上アーム回路の検出ＭＯＳトランジスタからの出力を下アーム回路に入力することができる。
【発明の効果】
【００１６】
上述のように、本発明のインバータ駆動回路によれば、誤動作によって上アーム回路の出力ＭＯＳトランジスタと下アーム回路の出力ＭＯＳトランジスタとが同時にオン動作することがない。これにより、出力ＭＯＳトランジスタと出力ＭＯＳトランジスタとに貫通電流が流れることを防止することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係るインバータ駆動回路１の構成を示す図
【図２】インバータ駆動回路１の上アーム回路１０のトランジスタがオン動作を行う場合における各電圧の変化をタイムチャートで示した図
【図３】インバータ駆動回路１の下アーム回路２０のトランジスタがオン動作を行う場合における各電圧の変化をタイムチャートで示した図
【図４】下アームバッファ２２を下アーム出力トランジスタＴＮ１のソースと同電位に接続された抵抗Ｚｎと見なした場合における下アーム回路２０の等価回路を示す図
【図５】図４（ａ）の等価回路をさらに簡略化した等価回路を示す図
【図６】本発明の第２の実施形態に係るインバータ駆動回路２の構成を示す図
【図７】従来のインバータ駆動回路１０１の構成を示す図
【図８】他の従来のインバータ駆動回路１０２の構成を示す図
【発明を実施するための形態】
【００１８】
以下、本発明の各実施形態を、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るインバータ駆動回路１の構成を示す図である。図１において、第１の実施形態に係るインバータ駆動回路１は、出力信号ＶＭの上限電圧（ハイ電圧）を生成する上アーム回路１０、及び出力信号ＶＭの下限電圧（ロー電圧）を生成する下アーム回路２０で構成される。上アーム回路１０は、上アーム駆動部１１、上アームバッファ１２、上アームゲート電圧制御部１３、上アーム出力トランジスタＴＰ１、上アーム検出トランジスタＴＰ２、及び抵抗ＲＰ３を備える。下アーム回路２０は、下アーム駆動部２１、下アームバッファ２２、下アームゲート電圧制御部２３、下アーム出力トランジスタＴＮ１、下アーム検出トランジスタＴＮ２、及び抵抗ＲＮ３を備える。また、上アームゲート電圧制御部１３は、抵抗ＲＰ２及び容量ＣＰで構成され、下アームゲート電圧制御部２３は、抵抗ＲＮ２及び容量ＣＮで構成される。
【００１９】
まず、インバータ駆動回路１の各構成の概要を説明する。
上アーム回路１０において、上アーム駆動部１１は、入力端子３０から与えられる入力信号Ｖｓ及び下アーム回路２０の下アーム検出トランジスタＴＮ２から出力される検出電圧Ｖｅｎを入力し、入力信号Ｖｓと検出電圧Ｖｅｎとに応じた駆動信号Ｖｓｐを出力する。この駆動信号Ｖｓｐは、上アーム出力トランジスタＴＰ１及び上アーム検出トランジスタＴＰ２のオン動作又はオフ動作を切り換えるための信号である。駆動信号Ｖｓｐは、上アームバッファ１２を介した後、ゲート電圧Ｖｇｐとして上アーム出力トランジスタＴＰ１のゲートに入力される。また、駆動信号Ｖｓｐは、上アームバッファ１２及び抵抗ＲＰ２を介した後、ゲート電圧Ｖｇｐ’として上アーム検出トランジスタＴＰ２のゲートに入力される。
【００２０】
上アーム出力トランジスタＴＰ１は、典型的にはＰチャネル型のＭＯＳトランジスタである。この上アーム出力トランジスタＴＰ１は、ゲートにゲート電圧Ｖｇｐが入力され、ソースに電源電圧ＶＨが印加され、ドレインが出力端子４０に接続されている。また、上アーム出力トランジスタＴＰ１には、ゲート−ドレイン間に寄生容量ＣＰｐ（点線で描画）が存在している。ゲートに入力されるゲート電圧Ｖｇｐがトランジスタをオン動作させる電圧レベルである場合、上アーム出力トランジスタＴＰ１は、ソース−ドレイン間を導通させて出力端子４０に現れる出力電圧ＶＭを電源電圧ＶＨに引き上げる。
【００２１】
上アーム検出トランジスタＴＰ２は、典型的にはＰチャネル型のＭＯＳトランジスタであり、上アーム出力トランジスタＴＰ１と同等のスイッチング特性を有している。この上アーム検出トランジスタＴＰ２は、ゲートにゲート電圧Ｖｇｐ’が入力され、ソースに電源電圧ＶＨが印加され、ドレインが抵抗ＲＰ３を介して接地されている。なお、この上アーム検出トランジスタＴＰ２にもゲート−ドレイン間に寄生容量が存在するが、本発明の動作に直接影響を及ぼさないため、寄生容量に関する記述及び説明を省略する。ゲートに入力されるゲート電圧Ｖｇｐ’がトランジスタをオン動作させる電圧レベルである場合、上アーム検出トランジスタＴＰ２は、ソース−ドレイン間を導通させて抵抗ＲＰ３に応じた検出電圧Ｖｅｐをドレインに生成する。この検出電圧Ｖｅｐは、下アーム回路２０に与えられる。
【００２２】
また、下アーム回路２０において、下アーム駆動部２１は、入力端子３０から与えられる入力信号Ｖｓ及び上アーム回路１０の上アーム検出トランジスタＴＰ２から出力される検出電圧Ｖｅｐを入力し、入力信号Ｖｓと検出電圧Ｖｅｐとに応じた駆動信号Ｖｓｎを出力する。この駆動信号Ｖｓｎは、下アーム出力トランジスタＴＮ１及び下アーム検出トランジスタＴＮ２のオン動作又はオフ動作を切り換えるための信号である。駆動信号Ｖｓｎは、下アームバッファ２２を介した後、ゲート電圧Ｖｇｎとして下アーム出力トランジスタＴＮ１のゲートに入力される。また、駆動信号Ｖｓｎは、下アームバッファ２２及び抵抗ＲＮ２を介した後、ゲート電圧Ｖｇｎ’として下アーム検出トランジスタＴＮ２のゲートに入力される。
【００２３】
下アーム出力トランジスタＴＮ１は、典型的にはＮチャネル型のＭＯＳトランジスタである。この下アーム出力トランジスタＴＮ１は、ゲートにゲート電圧Ｖｇｎが入力され、ソースに電源電圧ＶＧ（ＶＧ＜ＶＨ）が印加され、ドレインが出力端子４０に接続されている。また、下アーム出力トランジスタＴＮ１には、ゲート−ドレイン間に寄生容量ＣＮｐ（点線で描画）が存在している。ゲートに入力されるゲート電圧Ｖｇｎがトランジスタをオン動作させる電圧レベルである場合、下アーム出力トランジスタＴＮ１は、ソース−ドレイン間を導通させて出力端子４０に現れる出力電圧ＶＭを電源電圧ＶＧに引き下げる。
【００２４】
下アーム検出トランジスタＴＮ２は、典型的にはＮチャネル型のＭＯＳトランジスタであり、下アーム出力トランジスタＴＮ１と同等のスイッチング特性を有している。この下アーム検出トランジスタＴＮ２は、ゲートにゲート電圧Ｖｇｎ’が入力され、ソースに電源電圧ＶＧが印加され、ドレインが抵抗ＲＮ３を介して電源電圧ＶＬ（ＶＧ＜ＶＬ＜ＶＨ）に接続されている。なお、この下アーム検出トランジスタＴＮ２にもゲート−ドレイン間に寄生容量が存在するが、本発明の動作に直接影響を及ぼさないため、寄生容量に関する記述及び説明を省略する。ゲートに入力されるゲート電圧Ｖｇｎ’がトランジスタをオン動作させる電圧レベルである場合、下アーム検出トランジスタＴＮ２は、ソース−ドレイン間を導通させて抵抗ＲＮ３に応じた検出電圧Ｖｅｎをドレインに生成する。この検出電圧Ｖｅｎは、上アーム回路１０に与えられる。
【００２５】
次に、インバータ駆動回路１が行う処理を、図２及び図３をさらに参照して詳細に説明する。図２は、インバータ駆動回路１の上アーム回路１０のトランジスタがオン動作を行う場合における各電圧の変化をタイムチャートで示した図である。図３は、インバータ駆動回路１の下アーム回路２０のトランジスタがオン動作を行う場合における各電圧の変化をタイムチャートで示した図である。
【００２６】
まず、図２を参照して、上アーム回路１０のトランジスタがオン動作を行う場合の処理を説明する。なお、直前までハイレベルの入力信号Ｖｓに従って下アーム回路２０のトランジスタがオン動作を行っているものとして説明する。
【００２７】
入力信号Ｖｓがハイレベルからローレベルに変化すると（図２の（１））、下アーム駆動部２１は、出力する駆動信号Ｖｓｎをハイレベルからローレベルに変化させる（図２の（２））。この駆動信号Ｖｓｎの変化に合わせて、下アームバッファ２２が出力するゲート電圧Ｖｇｎもハイレベルからローレベルに徐々に変化し、同時に抵抗ＲＮ２を介したゲート電圧Ｖｇｎ’もハイレベルからローレベルに徐々に変化する（図２の（３））。なお、ゲート電圧Ｖｇｎ’がゲート電圧Ｖｇｎよりも緩やかに変化するのは、抵抗ＲＮ２によって生じる時定数の影響による。
【００２８】
ゲート電圧Ｖｇｎがハイレベルからローレベルに変化して下アーム出力トランジスタＴＮ１の閾値に達すると、下アーム出力トランジスタＴＮ１は、オン動作からオフ動作に切り替わる。この動作の切り替わりにより、下アーム出力トランジスタＴＮ１のソース−ドレイン間が非導通となる。また、ゲート電圧Ｖｇｎ’がハイレベルからローレベルに変化して下アーム検出トランジスタＴＮ２の閾値に達すると、下アーム検出トランジスタＴＮ２も、オン動作からオフ動作に切り替わる。この動作の切り替わりにより、下アーム検出トランジスタＴＮ２のソース−ドレイン間が非導通となり、電源電圧ＶＬが抵抗ＲＮ３を介して下アーム検出トランジスタＴＮ２のドレインに現れる。従って、ローレベル（電源電圧ＶＧ）であった検出電圧Ｖｅｎは、ハイレベル（電源電圧ＶＬ）に変化して（図２の（４））、上アーム回路１０の上アーム駆動部１１に与えられる。
【００２９】
上アーム駆動部１１は、ローレベルに変化した入力信号Ｖｓとハイレベルに変化した検出電圧Ｖｅｎとを入力し、出力する駆動信号Ｖｓｐをハイレベルからローレベルに変化させる（図２の（５））。この駆動信号Ｖｓｐの変化に合わせて、上アームバッファ１２が出力するゲート電圧Ｖｇｐもハイレベルからローレベルに徐々に変化し、同時に抵抗ＲＰ２を介したゲート電圧Ｖｇｐ’もハイレベルからローレベルに徐々に変化する（図２の（６））。なお、ゲート電圧Ｖｇｐとゲート電圧Ｖｇｐ’との変化が異なるのは、抵抗ＲＰ２によって生じる時定数の影響による。
【００３０】
ゲート電圧Ｖｇｐがハイレベルからローレベルに変化して上アーム出力トランジスタＴＰ１の閾値に達すると、上アーム出力トランジスタＴＰ１は、オフ動作からオン動作に切り替わる。この動作の切り替わりにより、上アーム出力トランジスタＴＰ１のソース−ドレイン間が導通して、電源電圧ＶＨに応じた駆動電流が出力端子４０へ流れて出力電圧ＶＭが上昇する（図２の（７））。この出力電圧ＶＭの上昇は、下アーム回路２０において、寄生容量ＣＮｐを介してゲート電圧Ｖｇｎを上昇させ、かつ、容量ＣＮを介してゲート電圧Ｖｇｎ’を上昇させる（図２の（８））。
【００３１】
ここで、抵抗ＲＮ２の抵抗値及び容量ＣＮの容量値を、後述する数式に従って、ゲート電圧Ｖｇｎ’の単位時間当たりの変化量（上昇量）がゲート電圧Ｖｇｎの単位時間当たりの変化量（上昇量）よりも大きくなるように決定する。これにより、下アーム検出トランジスタＴＮ２のゲート電圧Ｖｇｎ’が最初にスイッチング閾値を超えるため（図２の（８））、スイッチング特性が同等である両者は下アーム出力トランジスタＴＮ１よりも先に下アーム検出トランジスタＴＮ２がオン動作することになる。
【００３２】
このオン動作によって下アーム検出トランジスタＴＮ２のソース−ドレイン間が導通し、ハイレベルであった検出電圧Ｖｅｎがローレベルに変化する（図２の（９））。上アーム駆動部１１は、検出電圧Ｖｅｎがローレベルに変化したことに応じて、出力する駆動信号Ｖｓｐをローレベルからハイレベルに変化させる（図２の（１０））。この駆動信号Ｖｓｐの変化に合わせて、上アームバッファ１２が出力するゲート電圧Ｖｇｐもローレベルからハイレベルに変化する。そして、ゲート電圧Ｖｇｐがローレベルからハイレベルに変化して上アーム出力トランジスタＴＰ１の閾値に達すると、上アーム出力トランジスタＴＰ１は、オン動作からオフ動作に切り替わる。この動作の切り替わりにより、上アーム出力トランジスタＴＰ１のソース−ドレイン間が非導通となり、電源電圧ＶＨに応じた駆動電流が出力端子４０へ流れなくなり、出力電圧ＶＭの上昇が停止する（図２の（１１））。出力電圧ＶＭの上昇が停止すると、下アーム回路２０において、寄生容量ＣＮｐを介したゲート電圧Ｖｇｎの上昇、及び容量ＣＮを介したゲート電圧Ｖｇｎ’の上昇がなくなる（図２の（１２））。
【００３３】
このゲート電圧Ｖｇｎ’の上昇がなくなることにより、下アーム検出トランジスタＴＮ２は、下アームバッファ２２が出力しかつ抵抗ＲＮ２を介した本来のゲート電圧Ｖｇｎ’に従って、オン動作からオフ動作に切り替わり、再びハイレベルの検出電圧Ｖｅｎを上アーム駆動部１１に出力する（図２の（１３））。これに対して、下アーム出力トランジスタＴＮ１は、下アームバッファ２２が出力する本来のゲート電圧Ｖｇｎに従って、オフ動作の状態を維持する（図２の（１４））。
【００３４】
以降、出力電圧ＶＭが電源電圧ＶＨに達するまで、「(i)上アーム出力トランジスタＴＰ１：オン動作→(ii)下アーム検出トランジスタＴＮ２：オン動作→(iii)上アーム出力トランジスタＴＰ１：オフ動作→(iv)下アーム検出トランジスタＴＮ２：オフ動作→(i)へ」という処理を繰り返し行う（図２の（１５））。出力電圧ＶＭが電源電圧ＶＨに達して電圧が安定すれば（図２の（１６））、上アーム出力トランジスタＴＰ１がオン動作かつ下アーム出力トランジスタＴＮ１がオフ動作の状態で安定する（図２の（１７））。
【００３５】
このように、上アーム回路１０のトランジスタがオン動作を行う処理では、出力電圧ＶＭが上昇過程にあり、寄生容量ＣＮｐを介して下アーム出力トランジスタＴＮ１が誤オン動作しそうな場合には、容量ＣＮを介して下アーム検出トランジスタＴＮ２を先に強制的に誤オン動作させる。これにより、下アーム出力トランジスタＴＮ１を、寄生容量ＣＮｐによって誤オン動作させることなく、下アームバッファ２２が出力するゲート電圧Ｖｇｎに従った正常なスイッチング動作に戻すことができる。
【００３６】
次に、図３を参照して、下アーム回路２０のトランジスタがオン動作を行う場合の処理を説明する。なお、直前までローレベルの入力信号Ｖｓに従って上アーム回路１０のトランジスタがオン動作を行っているものとして説明する。
【００３７】
入力信号Ｖｓがローレベルからハイレベルに変化すると（図３の（１））、上アーム駆動部１１は、出力する駆動信号Ｖｓｐをローレベルからハイレベルに変化させる（図３の（２））。この駆動信号Ｖｓｐの変化に合わせて、上アームバッファ１２が出力するゲート電圧Ｖｇｐもローレベルからハイレベルに徐々に変化し、同時に抵抗ＲＰ２を介したゲート電圧Ｖｇｐ’もローレベルからハイレベルに徐々に変化する（図３の（３））。なお、ゲート電圧Ｖｇｐ’がゲート電圧Ｖｇｐよりも緩やかに変化するのは、抵抗ＲＰ２によって生じる時定数の影響による。
【００３８】
ゲート電圧Ｖｇｐがローレベルからハイレベルに変化して上アーム出力トランジスタＴＰ１の閾値に達すると、上アーム出力トランジスタＴＰ１は、オン動作からオフ動作に切り替わる。この動作の切り替わりにより、上アーム出力トランジスタＴＰ１のソース−ドレイン間が非導通となる。また、ゲート電圧Ｖｇｐ’がローレベルからハイレベルに変化して上アーム検出トランジスタＴＰ２の閾値に達すると、上アーム検出トランジスタＴＰ２も、オン動作からオフ動作に切り替わる。この動作の切り替わりにより、上アーム検出トランジスタＴＰ２のソース−ドレイン間が非導通となり、上アーム検出トランジスタＴＰ２のドレインが接地レベルになる。従って、ハイレベル（電源電圧ＶＨ）であった検出電圧Ｖｅｐは、ローレベル（ＧＮＤ）に変化して（図３の（４））、下アーム回路２０の下アーム駆動部２１に与えられる。
【００３９】
下アーム駆動部２１は、ハイレベルに変化した入力信号Ｖｓとローレベルに変化した検出電圧Ｖｅｐとを入力し、出力する駆動信号Ｖｓｎをローレベルからハイレベルに変化させる（図３の（５））。この駆動信号Ｖｓｎの変化に合わせて、下アームバッファ２２が出力するゲート電圧Ｖｇｎもローレベルからハイレベルに徐々に変化し、同時に抵抗ＲＮ２を介したゲート電圧Ｖｇｎ’もローレベルからハイレベルに徐々に変化する（図３の（６））。なお、ゲート電圧Ｖｇｎとゲート電圧Ｖｇｎ’との変化が異なるのは、抵抗ＲＮ２によって生じる時定数の影響による。
【００４０】
ゲート電圧Ｖｇｎがローレベルからハイレベルに変化して下アーム出力トランジスタＴＮ１の閾値に達すると、下アーム出力トランジスタＴＮ１は、オフ動作からオン動作に切り替わる。この動作の切り替わりにより、下アーム出力トランジスタＴＮ１のソース−ドレイン間が導通して、電源電圧ＶＧに応じた駆動電流が出力端子４０から流れて出力電圧ＶＭが下降する（図３の（７））。この出力電圧ＶＭの下降は、上アーム回路１０において、寄生容量ＣＰｐを介してゲート電圧Ｖｇｐを下降させ、かつ、容量ＣＰを介してゲート電圧Ｖｇｐ’を下降させる（図３の（８））。
【００４１】
ここで、抵抗ＲＰ２の抵抗値及び容量ＣＰの容量値を、後述する数式に従って、ゲート電圧Ｖｇｐ’の単位時間当たりの変化量（上昇量）がゲート電圧Ｖｇｐの単位時間当たりの変化量（上昇量）よりも大きくなるように決定する。これにより、上アーム検出トランジスタＴＰ２のゲート電圧Ｖｇｐ’が最初にスイッチング閾値を超えるため（図３の（８））、スイッチング特性が同等である両者は上アーム出力トランジスタＴＰ１よりも先に上アーム検出トランジスタＴＰ２がオン動作することになる。
【００４２】
このオン動作によって上アーム検出トランジスタＴＰ２のソース−ドレイン間が導通し、ローレベルであった検出電圧Ｖｅｐがハイレベルに変化する（図３の（９））。下アーム駆動部２１は、検出電圧Ｖｅｐがハイレベルに変化したことに応じて、出力する駆動信号Ｖｓｎをハイレベルからローレベルに変化させる（図３の（１０））。この駆動信号Ｖｓｎの変化に合わせて、下アームバッファ２２が出力するゲート電圧Ｖｇｎもハイレベルからローレベルに変化する。そして、ゲート電圧Ｖｇｎがハイレベルからローレベルに変化して下アーム出力トランジスタＴＮ１の閾値に達すると、下アーム出力トランジスタＴＮ１は、オン動作からオフ動作に切り替わる。この動作の切り替わりにより、下アーム出力トランジスタＴＮ１のソース−ドレイン間が非導通となり、電源電圧ＶＧに応じた駆動電流が出力端子４０から流れなくなり、出力電圧ＶＭの下降が停止する（図３の（１１））。出力電圧ＶＭの下降が停止すると、上アーム回路１０において、寄生容量ＣＰｐを介したゲート電圧Ｖｇｐの下降、及び容量ＣＰを介したゲート電圧Ｖｇｐ’の下降がなくなる（図３の（１２））。
【００４３】
このゲート電圧Ｖｇｐ’の下降がなくなることにより、上アーム検出トランジスタＴＰ２は、上アームバッファ１２が出力しかつ抵抗ＲＰ２を介した本来のゲート電圧Ｖｇｐ’に従って、オン動作からオフ動作に切り替わり、再びローレベルの検出電圧Ｖｅｐを下アーム駆動部２１に出力する（図３の（１３））。これに対して、上アーム出力トランジスタＴＰ１は、上アームバッファ１２が出力する本来のゲート電圧Ｖｇｐに従って、オフ動作の状態を維持する（図３の（１４））。
【００４４】
以降、出力電圧ＶＭが電源電圧ＶＧに達するまで、「(i)下アーム出力トランジスタＴＮ１：オン動作→(ii)上アーム検出トランジスタＴＰ２：オン動作→(iii)下アーム出力トランジスタＴＮ１：オフ動作→(iv)上アーム検出トランジスタＴＰ２：オフ動作→(i)へ」という処理を繰り返し行う（図３の（１５））。出力電圧ＶＭが電源電圧ＶＧに達して電圧が安定すれば（図３の（１６））、下アーム出力トランジスタＴＮ１がオン動作かつ上アーム出力トランジスタＴＰ１がオフ動作の状態で安定する（図３の（１７））。
【００４５】
このように、下アーム回路２０のトランジスタがオン動作を行う処理では、出力電圧ＶＭが下降過程にあり、寄生容量ＣＰｐを介して上アーム出力トランジスタＴＰ１が誤オン動作しそうな場合には、容量ＣＰを介して上アーム検出トランジスタＴＰ２を先に強制的に誤オン動作させる。これにより、上アーム出力トランジスタＴＰ１を、寄生容量ＣＰｐによって誤オン動作させることなく、上アームバッファ１２が出力するゲート電圧Ｖｇｐに従った正常なスイッチング動作に戻すことができる。
【００４６】
次に、出力電圧ＶＭが変化することによって出力トランジスタ及び検出トランジスタのゲート電圧が変化する原理を、図４及び図５をさらに参照して説明する。
なお、本実施形態では下アーム回路２０の下アーム出力トランジスタＴＮ１及び下アーム検出トランジスタＴＮ２について原理を説明するが、上アーム回路１０の上アーム出力トランジスタＴＰ１及び上アーム検出トランジスタＴＰ２に関しても同様である。
【００４７】
図４は、下アームバッファ２２を下アーム出力トランジスタＴＮ１のソースと同電位に接続された抵抗Ｚｎと見なした場合における下アーム回路２０の等価回路を示す図である。図４（ａ）は、下アーム出力トランジスタＴＮ１について考えた等価回路であり、図４（ｂ）は、下アーム検出トランジスタＴＮ２について考えた等価回路である。抵抗ＺＴＮ１は、下アーム出力トランジスタＴＮ１が持つ抵抗値である。但し、下アーム出力トランジスタＴＮ１がオフ動作時における寄生容量ＣＮｐの影響を求める場合には、抵抗ＺＴＮ１は無限大と見なすことができるため、図４（ａ）の等価回路は図５（ａ）の等価回路に簡略化できる。
【００４８】
まず、定性的考察によって、図５（ａ）に示す等価回路の動作を確認する。
出力電圧ＶＭが上昇したとき、出力電圧ＶＭからグラウンドに向かって電流Ｉ１が流れ、寄生容量ＣＮｐに電荷が蓄積される。このときに流れる電流Ｉ１と抵抗Ｚｎとの積で求まる電圧が、ゲート電圧Ｖｇｎとなる（Ｖｇｎ＝Ｉ１×Ｚｎ）。従って、ゲート電圧Ｖｇｎは、抵抗Ｚｎが大きいと高くなる。つまり、ゲート電圧Ｖｇｎは、抵抗Ｚｎの値に依存する。また、ゲート電圧Ｖｇｎは、電流Ｉ１が増えると高くなる。この電流Ｉ１は、寄生容量ＣＮｐの大きさに応じて定まり、寄生容量ＣＮｐが大きければ蓄積すべき電荷量が増えるため、単位時間当たりの移動電荷量で定義される電流が増えるのである。つまり、ゲート電圧Ｖｇｎは、寄生容量ＣＮｐの大きさに依存する。さらに、出力電圧ＶＭの変化率が大きいと短時間で電圧が大きく変わるので、電流Ｉ１の変化も大きくなる。つまり、ゲート電圧Ｖｇｎは、出力電圧ＶＭの変化率に依存する。
【００４９】
次に、定量的考察によって、図５（ａ）に示す等価回路の動作を確認する。
ある時刻ｔにおける出力電圧ＶＭをＶＭ（ｔ）とし、寄生容量ＣＮｐにかかる電圧をＶＣＮｐとし、抵抗Ｚｎにかかる電圧をＶＺｎとすると、キルヒホッフの電圧側により、出力電圧ＶＭを求める次式［１］が得られる。
【数１】
0005679514.tif 000002
【００５０】
この式［１］を時間ｔで微分すると電圧変化率が得られ、次式［２］となる。
【数２】
0005679514.tif 000003
【００５１】
ここで、寄生容量ＣＮｐ及び抵抗Ｚｎは、時間、電圧、電流、及び電荷に依存しない定数であるとすると、式［２］は次式［３］と表せる。
【数３】
0005679514.tif 000004
【００５２】
今、出力電圧ＶＭが、電源電圧ＶＧ＝０Ｖの状態（上アーム出力トランジスタＴＰ１がオフ動作及び下アーム出力トランジスタＴＮ１がオン動作）から、徐々に上昇しはじめた（上アーム出力トランジスタＴＰ１がオン動作及び下アーム出力トランジスタＴＮ１がオフ動作に移行した）場合を考える。出力電圧ＶＭは、比例定数ＶＰで時間ｔについて線形で変化するとき、次式［４］で表される。
【数４】
0005679514.tif 000005
【００５３】
そして、式［４］を式［３］に代入して整理すると、微分方程式［５］を得られる。
【数５】
0005679514.tif 000006
【００５４】
この式［５］を、次式［６］に変形する。
【数６】
0005679514.tif 000007
【００５５】
この式［６］を、時間ｔを変数として積分定数Ｄ１及びＤ２を用いてＱＣＮｐ（ｔ）を解くと、次式［７］が得られる。
【数７】
0005679514.tif 000008
【００５６】
電流Ｉ１は、Ｉ１＝ｄＱＣＮｐ／ｄｔであるため、式［７］を時間ｔで微分して電流を求める。なお、Ｄ３は積分定数である。
【数８】
0005679514.tif 000009
【００５７】
ここで、時間ｔ＝０では、出力電圧ＶＭの変化がないため、電流Ｉ１もゼロである。よって、式［８］にｔ＝０を代入して、Ｉ１（ｔ）＝０から積分定数Ｄ３が式［９］によって求める。
【数９】
0005679514.tif 000010
【００５８】
よって、この式［９］を式［８］に代入してＩ１（ｔ）を整理すると式［１０］が得られる。
【数１０】
0005679514.tif 000011
【００５９】
従って、ゲート電圧Ｖｇｎは、式［１１］で求められることになる。
【数１１】
0005679514.tif 000012
【００６０】
このように、得られた式［１１］では、ゲート電圧Ｖｇｎが、抵抗Ｚｎの値に比例し、また寄生容量ＣＮｐの大きさに比例し、さらに出力電圧ＶＭの変化率に比例する。この結果は、上述した定性的考察の内容とも一致する。
【００６１】
この演算式は、下アーム検出トランジスタＴＮ２のゲート電圧Ｖｇｎ’についても同様であり、下アーム出力トランジスタＴＮ１がオフ動作時には抵抗ＺＴＮ１を無限大と見なすことができるので、等価回路は図４（ｂ）から図５（ｂ）へと簡略化される。従って、上記式［１１］の抵抗Ｚｎを抵抗Ｚｎ＋ＺＲＮ２に、寄生容量ＣＮｐを容量ＣＮにそれぞれ置き換えることで、次式［１２］に示すようにゲート電圧Ｖｇｎ’の演算式が求められる。
【数１２】
0005679514.tif 000013
【００６２】
このように求められた式［１１］及び式［１２］から、ゲート電圧Ｖｇｎ’の単位時間当たりの変化量（上昇量）がゲート電圧Ｖｇｎの単位時間当たりの変化量（上昇量）よりも大きくなるための条件として、次式［１３］が得られる。
【数１３】
0005679514.tif 000014
この式［１３］を満足させる値で抵抗ＲＮ２及び容量ＣＮを設定すれば、常に下アーム出力トランジスタＴＮ１よりも先に下アーム検出トランジスタＴＮ２がオン動作することになる。
【００６３】
以上のように、本発明の第１の実施形態に係るインバータ駆動回路１によれば、各検出トランジスタのベースに、抵抗を介してベース電圧を印加し、かつ容量を介して出力電圧ＶＭに接続する。この構成により、出力電圧ＶＭの変化に伴ってゲート電圧が上昇又は下降しても、出力トランジスタよりも検出トランジスタの方が先にオン動作してゲート電圧の変化が逆方向となるように制御する。従って、インバータ駆動回路１では、上アーム出力トランジスタと下アーム出力トランジスタとが同時にオン動作することがないため、貫通電流が流れることを防止することができる。
【００６４】
＜第２の実施形態＞
上記第１の実施形態では、上アーム検出トランジスタＴＰ２がオン動作した場合に上アーム検出トランジスタＴＰ２のドレインに現れる検出電圧Ｖｅｐは、電源電圧ＶＨとほぼ等価なハイレベルとなる。このため、下アーム駆動部２１で用いられる電源電圧が電源電圧ＶＨ以下であった場合に、このハイレベルの検出電圧Ｖｅｐをそのまま下アーム駆動部２１に与えてしまうと正常に動作しないおそれが生じる。
そこで、この第２の実施形態では、検出電圧Ｖｅｐを下アーム駆動部２１で用いられるレベルにして与えるインバータ駆動回路の構成を説明する。
【００６５】
図６は、本発明の第２の実施形態に係るインバータ駆動回路２の構成を示す図である。図６において、第２の実施形態に係るインバータ駆動回路２は、出力信号ＶＭの上限電圧を生成する上アーム回路５０、及び出力信号ＶＭの下限電圧を生成する下アーム回路２０で構成される。上アーム回路５０は、上アーム駆動部１１、上アームバッファ１２、上アームゲート電圧制御部１３、上アーム出力トランジスタＴＰ１、上アーム検出トランジスタＴＰ２、抵抗ＲＰ４、及びツェナーダイオードＤＰを備える。下アーム回路２０は、下アーム駆動部２１、下アームバッファ２２、下アームゲート電圧制御部２３、下アーム出力トランジスタＴＮ１、下アーム検出トランジスタＴＮ２、及び抵抗ＲＮ３を備える。
【００６６】
この第２の実施形態に係るインバータ駆動回路２は、上記第１の実施形態に係るインバータ駆動回路１と比べて、上アーム回路５０における抵抗ＲＰ４及びツェナーダイオードＤＰの構成が異なる。第２の実施形態に係るインバータ駆動回路２のその他の構成は、第１の実施形態に係るインバータ駆動回路１と同様であるため、同一の参照符号を付してその構成の概要説明を省略する。また、第２の実施形態に係るインバータ駆動回路２が行う処理や出力電圧ＶＭが変化することによって出力トランジスタ及び検出トランジスタのゲート電圧が変化する原理も、上記第１の実施形態に係るインバータ駆動回路１と同様であるため説明を省略する。
【００６７】
上アーム検出トランジスタＴＰ２のドレインは、直列に接続された抵抗ＲＰ４及びツェナーダイオードＤＰを介してグラウンド（ＧＮＤ）に接続されている。ツェナーダイオードＤＰは、アノードがグラウンド（ＧＮＤ）に、カソードが抵抗ＲＰ４に、それぞれ接続されている。下アーム回路２０に与える検出電圧Ｖｅｐは、抵抗ＲＰ４とツェナーダイオードＤＰとの接続点に現れる電圧である。
【００６８】
この抵抗ＲＰ４及びツェナーダイオードＤＰの構成により、オン動作した上アーム検出トランジスタＴＰ２のドレインに現れる検出電圧Ｖｅｐは、ソースに印加される電源電圧ＶＨにかかわらず、ツェナーダイオードＤＰが有するツェナー電圧となる。従って、ツェナーダイオードＤＰが有するツェナー電圧を適切に設定すれば、下アーム駆動部２１で用いられる電源電圧が電源電圧ＶＨ以下であっても、下アーム駆動部２１が検出電圧Ｖｅｐに対する正常な動作を行うことができる。
【００６９】
以上のように、本発明の第２の実施形態に係るインバータ駆動回路２によれば、上アーム検出トランジスタＴＰ２が下アーム駆動部２１へ出力する検出電圧Ｖｅｐのハイレベルを設定する。これにより、上アーム検出トランジスタＴＰ２に印加される電源電圧ＶＨにかかわらず、下アーム駆動部２１が正常に動作できる電圧レベルの検出電圧Ｖｅｐを、下アーム駆動部２１に与えることができる。
【産業上の利用可能性】
【００７０】
本発明の構成は、ＭＯＳトランジスタを出力段にプッシュプルに構成したインバータ駆動回路等に利用可能であり、特に出力段トランジスタの同時オン動作の発生による貫通電流をなくして短絡破壊を防止したい場合等に有用である。
【符号の説明】
【００７１】
１、２、１０１  インバータ駆動回路
１０、１１０  上アーム回路
１１、１１１  上アーム駆動部
１２、１１２  上アームバッファ
１３  上アームゲート電圧制御部
２０、１２０  下アーム回路
２１、１２１  下アーム駆動部
２２、１２２  下アームバッファ
２３  下アームゲート電圧制御部
３０、４０、１３０、１４０  端子
ＣＮ、ＣＮｐ、ＣＰ、ＣＰｐ  容量
ＤＰ  ツェナーダイオード
ＲＮ２、ＲＮ３、ＲＮ１０３、ＲＰ２〜ＲＰ４、ＲＰ１０３、Ｚｎ、ＺＴＮ１  抵抗
ＴＮ１、ＴＮ１０１  下アーム出力トランジスタ
ＴＮ２、ＴＮ１０２  下アーム検出トランジスタ
ＴＰ１、ＴＰ１０１  上アーム出力トランジスタ
ＴＰ２、ＴＰ１０２  上アーム検出トランジスタ
【図１】
0005679514.tif 000015
【図２】
0005679514.tif 000016
【図３】
0005679514.tif 000017
【図４】
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【図５】
0005679514.tif 000019
【図６】
0005679514.tif 000020
【図７】
0005679514.tif 000021
【図８】
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