(57)【特許請求の範囲】
【請求項１】
素子分離領域に囲まれた活性領域を有する半導体基板と、
前記半導体基板上で第１の方向に延在し、前記第１の方向と直交する第２の方向に所定間隔で並列に配置された複数の延在配線層と、
前記複数の延在配線層のいずれかを、前記活性領域上においてトランジスタのゲート電極を構成するゲート配線と、前記素子分離領域上において前記トランジスタのゲート電極を構成しないダミー配線とに離間させる離間領域と、
を備え、
前記離間領域は、前記素子分離領域及び前記ゲート配線上に形成されるコンタクト領域近傍で、前記ゲート配線と前記ダミー配線とを離間している、
半導体装置。
【請求項２】
前記ダミー配線は、前記活性領域を外した領域上に形成されている、
請求項１に記載の半導体装置。
【請求項３】
前記ゲート配線を含む前記複数の延在配線層のいずれかと、前記ダミー配線を含む前記複数の延在配線層のいずれかとは、前記第２の方向に向かって隣り合っている、
請求項１または２に記載の半導体装置。
【請求項４】
前記離間領域は、前記ゲート配線とともに前記トランジスタを構成する前記活性領域近傍の前記素子分離領域上で、前記ゲート配線と前記ダミー配線とを離間している、
請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記離間領域は、前記第２の方向に延在し、前記第２の方向に隣り合う前記複数の延在配線層を離間している、
請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記離間領域は、前記複数の延在配線層に含まれる複数の前記ゲート配線の間を離間している、
請求項５に記載の半導体装置。
【請求項７】
前記離間領域は、前記複数の延在配線層に含まれる複数の前記ダミー配線の間を離間している、
請求項５または６に記載の半導体装置。
【請求項８】
前記半導体基板は、第１導電型ウェル領域と第２導電型ウェル領域を有し、
前記延在配線層は、前記第１導電型ウェル領域上と前記第２導電型ウェル領域上とで、異なる材料により形成されている、
請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体基板は、第１導電型ウェル領域と第２導電型ウェル領域を有し、
前記延在配線層は、前記第１導電型ウェル領域上と前記第２導電型ウェル領域上とで、異なる積層構造により形成されている、
請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項１０】
前記半導体基板と前記延在配線層との間に形成されたゲート絶縁膜を備え、
前記ゲート絶縁膜は、前記第１導電型ウェル領域上と前記第２導電型ウェル領域上とで、同じ材料により形成されている、
請求項８または９に記載の半導体装置。
【請求項１１】
前記半導体基板と前記延在配線層との間に形成されたゲート絶縁膜を備え、
前記ゲート絶縁膜は、前記第１導電型ウェル領域上と前記第２導電型ウェル領域上とで、同じ積層構造により形成されている、
請求項８または９に記載の半導体装置。
【請求項１２】
素子分離領域に囲まれた活性領域を有する半導体基板と、
前記半導体基板上で第１の方向に延在し、前記第１の方向と直交する第２の方向に所定間隔で並列に配置された複数の延在配線層と、を備え
前記複数の延在配線層のいずれかは、
前記活性領域を含む領域上に形成された第１の配線と、
前記活性領域を外した前記素子分離領域上に形成され、前記第１の配線と離間した第２の配線と、を有し、
前記第１の配線と前記第２の配線は、前記素子分離領域及び前記第１の配線上に形成されるコンタクト領域近傍で、離間している、
半導体装置。
【請求項１３】
半導体基板に素子分離領域と、前記素子分離領域に囲まれた活性領域とを形成し、
前記半導体基板上で第１の方向に延在し、前記第１の方向と直交する第２の方向に所定間隔で並列に配置するように複数の延在配線層を形成し、
前記複数の延在配線層のいずれかを、前記活性領域を含む領域上に形成された第１の配線と、前記活性領域を外した前記素子分離領域上に形成された第２の配線とに切断し、
前記切断では、前記素子分離領域及び前記第１の配線上に形成されるコンタクト領域近傍で、前記第１の配線と前記第２の配線を切断する、
半導体装置の製造方法。
【請求項１４】
前記複数の延在配線層の形成は、第１のフォトマスクを使用した第１のパターニングにより行われ、
前記第１の配線と前記第２の配線の切断は、第２のフォトマスクを使用した第２のパターニングにより行われる、
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記複数の延在配線層の形成は、前記半導体基板上に形成されたゲート絶縁膜の上に形成され、
前記第１の配線と前記第２の配線の切断は、前記複数の延在配線層のいずれかと共に、当該延在配線層の下のゲート絶縁膜を切断する、
請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記第１の配線及び前記第２の配線の上に層間絶縁膜を形成し、
前記層間絶縁膜を貫通して前記第１の配線に達する前記コンタクトを形成する、
請求項１３乃至１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第１の配線と前記第２の配線の切断の後、前記第１の配線と前記第２の配線を除去し、
前記第１の配線と前記第２の配線が除去された領域に、それぞれ第１の金属配線と第２の金属配線を形成し、
前記第１の金属配線及び前記第２の金属配線の上に層間絶縁膜を形成し、
前記層間絶縁膜を貫通して前記第１の金属配線に達する前記コンタクトを形成する、
請求項１３乃至１５のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば、第１の方向に延在し、所定間隔で並列に配置された複数の延在配線層を備えた半導体装置及びその製造方法に好適に利用できるものである。
に関する。
【背景技術】
【０００２】
半導体プロセスのプロセスルールは年々縮小してきており、ＭＩＳＦＥＴ（Metal-Insulator Semiconductor FET：ＭＩＳトランジスタと称する）が形成されたＣＭＩＳ構造の半導体装置の微細化が進んでいる。ＭＩＳＦＥＴの微細化が進むにつれ、従来のポリシリコンからなるゲート電極ではゲートリーク等の問題が生じるため、高い誘電率を有するｈｉｇｈ−ｋ膜のゲート絶縁膜と金属材料のメタルゲートが使用され始めている。
【０００３】
また、半導体装置の微細化を実現する手法としてダブルパターニング（２度切り、二重露光とも称される）が知られている。ダブルパターニングとは、パターニング対象であるゲート電極等を２つのマスクパターンを使用して二重に露光し、２段階でエッチングすることでゲート電極等のパターニングを行う手法である。
【０００４】
図２１は、従来の半導体装置において、１つのマスクパターンを使用するシングルパターニングを適用した例を示している。
【０００５】
この場合、ＭＩＳトランジスタ９００のレイアウトパターンは、図２１（ａ）に示すように、半導体装置の表面に形成された複数の活性領域９０２の上にそれぞれゲート電極９０１が矩形に形成されるパターンとなる。そして、図２１（ｂ）に示すように、ゲート電極９０１の形状に対応した、複数の矩形のマスクパターンを有するフォトマスク９０３が使用される。
【０００６】
このフォトマスク９０３を使用して露光が行われると、図２１（ｃ）に示すゲート電極９０１、活性領域９０２のような形状のＭＩＳトランジスタ９００が形成される。すなわち、フォトマスク９０３を使用して露光が行われると、回折光の影響によりコーナーラウンディング現象が発生するため、ゲート電極９０１は、矩形の角が丸まった形状となる。
【０００７】
そのため、図２１のようなシングルパターニングの場合、ゲート電極９０１の両端でゲート長が短くなるのを防ぐため、ゲート電極９０１と活性領域９０２の重なり余裕ｄ１を余分に長くする必要がある。例えば、この重なり余裕ｄ１は、マスクの合わせ余裕に形状の余裕を加味した長さとなる。
【０００８】
したがって、シングルパターニングでは、コーナーラウンディング現象による影響を考慮してゲート電極を長くレイアウトするため、隣接するＭＩＳトランジスタの間隔が大きくなり半導体装置の微細化を阻害する。
【０００９】
この問題を解決するため、図２２のようにダブルパターニングが使用されている。図２２は、図２１のＭＩＳトランジスタをダブルパターニングにより形成する例を示している。
【００１０】
この場合、ＭＩＳトランジスタ９１０のレイアウトパターンは、図２２（ａ）に示すように、複数の活性領域９１２に重なるように延在する延在配線（ゲート電極）９１１と、延在配線９１１を分断する開口パターン９１３とを有している。そして、図２２（ｂ）に示すように、延在配線９１１の形状に対応したマスクパターンの第１のフォトマスク９１４と、図２２（ｃ）に示すように、開口パターン９１３の形状に対応したマスクパターンの第２のフォトマスク９１５が使用される。
【００１１】
まず、第１のフォトマスク９１４を使用して露光が行われると、図２２（ｄ）に示すように、延在配線９１１が２つの活性領域９１２の上に延在するように形成される。続いて、第２のフォトマスク９１５を使用して露光が行われると、図２２（ｅ）に示すように、延在配線９１１が切断されて、ゲート電極９１１ａ、９１１ｂが形成され、ＭＩＳトランジスタ９１０が構成される。
【００１２】
このように、ダブルパターニングを使用すると、図２１と比べて、ゲート電極の角がほぼ直角となるように形成されるため、ゲート電極９１１と活性領域９１２の重なり余裕ｄ２を短くすることができる。すなわち、この重なり余裕をマスクの合わせ余裕だけにできる。したがって、隣接するＭＩＳトランジスタ間の間隔を短くすることができ、半導体装置の微細化が可能である。
【００１３】
なお、コーナーラウンディング現象を抑制する半導体装置として、例えば、特許文献１が知られている。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−４１８８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
微細化されたプロセスルールでは、製造ばらつき等を防止するため、ゲート電極の配置に制約が課されている場合がある。例えば、ゲート電極を含む配線層を、同一方向かつ等間隔に繰り返し配置すること（条件１）、さらに、ゲート電極となる配線の隣にはダミー配線を配置すること（条件２）が微細化プロセス条件となっている（以下、微細化プロセス条件とは条件１及び条件２を含むプロセス条件をいう）。なお、ダミー配線とは、半導体プロセス上、ゲート電極と同様に形成されるが、トランジスタのゲートとしては動作しないダミーパターンである。この微細化プロセス条件による一定の制約のため、延在配線層が、実際にＭＩＳトランジスタのゲートとして動作するゲート電極を構成する場合もあり、また、ＭＩＳトランジスタのゲートとしては動作しないダミー配線を構成する場合もある。さらに、レイアウトパターンによっては、一つの延在配線層がゲート電極の部分とダミー配線の部分と含む場合があり得る。
【００１６】
延在配線層が、ゲート電極とダミー配線とを含むような場合には、必要以上に長いゲート電極として動作することになるため、寄生容量が増大するという問題がある。
【００１７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
一実施の形態によれば、半導体装置は、素子分離領域に囲まれた活性領域を有する半導体基板と、前記半導体基板上で第１の方向に延在し、前記第１の方向と直交する第２の方向に所定間隔で並列に配置された複数の延在配線層と、前記複数の延在配線層のいずれかを、前記活性領域上においてトランジスタのゲート電極を構成するゲート配線と、前記素子分離領域上において前記トランジスタのゲート電極を構成しないダミー配線とに離間させる離間領域と、を備えるものである。
【００１９】
一実施の形態によれば、半導体装置は、素子分離領域に囲まれた活性領域を有する半導体基板と、前記半導体基板上で第１の方向に延在し、前記第１の方向と直交する第２の方向に所定間隔で並列に配置された複数の延在配線層と、を備え前記複数の延在配線層のいずれかは、前記活性領域を含む領域上に形成された第１の配線と、前記活性領域を外した前記素子分離領域上に形成され、前記第１の配線と離間した第２の配線と、を有するものである。
【００２０】
一実施の形態によれば、半導体装置の製造方法は、半導体基板に素子分離領域と、前記素子分離領域に囲まれた活性領域とを形成し、前記半導体基板上で第１の方向に延在し、前記第１の方向と直交する第２の方向に所定間隔で並列に配置するように複数の延在配線層を形成し、前記複数の延在配線層のいずれかを、前記活性領域を含む領域上に形成された第１の配線と、前記活性領域を外した前記素子分離領域上に形成された第２の配線とに切断するものである。
【発明の効果】
【００２１】
前記一実施の形態によれば、寄生容量の増大を抑止することが可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】実施の形態１に係る半導体装置に含まれる回路の回路構成を示す回路図である。
【図２】実施の形態１に係る半導体装置のレイアウトパターンを説明するための前提例の平面図である。
【図３】実施の形態１に係る半導体装置のレイアウトパターンを示す平面図である。
【図４】実施の形態２に係る半導体装置に含まれる回路ブロックの構成を示す構成図である。
【図５】実施の形態２に係る半導体装置のレイアウトパターンを示す平面図である。
【図６】実施の形態２に係る半導体装置の断面構成を示す断面図である。
【図７】実施の形態２に係る半導体装置の断面構成を示す断面図である。
【図８】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図９】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１０】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１１】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１２】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１３】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１４】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１５】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１６】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１７】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１８】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図１９】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図２０】実施の形態３に係る半導体装置の製造方法を示す平面図及び断面図である。
【図２１】従来の半導体装置のレイアウトパターンを示す平面図及び断面図である。
【図２２】従来の半導体装置のレイアウトパターンを示す平面図及び断面図である。
【図２３】ダブルパターニングが適用される半導体装置に含まれる回路の回路構成を示す回路図である。
【図２４】ダブルパターニングが適用される半導体装置のレイアウトパターンを示す平面図及び断面図である。
【発明を実施するための形態】
【００２３】
実施の形態の説明に先立ち、ダブルパターニングを適用したより詳細な例を説明する。図２３及び図２４は、微細化プロセス条件を満たす半導体装置においてダブルパターニングを適用する例を示している。図２３は、バッファ回路の構成例であり、図２４は、図２３のバッファ回路を配置した半導体装置のレイアウトパターンを示している。
【００２４】
図２３に示すように、このバッファ回路は、入力端子ＩＮ９１と出力端子ＯＵＴ９１との間にインバータ９２１とインバータ９２２が接続されている。入力端子ＩＮ９２と出力端子ＯＵＴ９２との間にインバータ９２３と２段のインバータ９２４が接続されている。各インバータ（９２１〜９２４）は、ＶＤＤとＶＳＳとの間に直列接続されたＰＭＩＳトランジスタ（Ｐ９１〜Ｐ９４）及びＮＭＩＳトランジスタ（Ｎ９１〜Ｎ９４）から構成されている。
【００２５】
図２４に示すように、半導体装置９３０は、半導体基板に、Ｐウェル領域９３１、Ｎウェル領域９３２、Ｐウェル領域９３３が形成されている。そして、半導体基板の表面は、素子分離領域９４０により活性領域が区画形成されている。Ｐウェル領域９３１内には、ＮＭＩＳトランジスタＮ９１を構成する活性領域９４１、ＮＭＩＳトランジスタＮ９２ａ及びＮ９２ｂを構成する活性領域９４２が形成されている。Ｎウェル領域９３２内には、ＰＭＩＳトランジスタＰ９１を構成する活性領域９４３、ＰＭＩＳトランジスタＰ９２ａ及びＰ９２ｂを構成する活性領域９４４が形成され、ＰＭＩＳトランジスタＰ９３を構成する活性領域９４５、ＰＭＩＳトランジスタＰ９４ａ及びＰ９４ｂを構成する活性領域９４６が形成されている。Ｐウェル領域９３３内には、ＮＭＩＳトランジスタＮ９３を構成する活性領域９４７、ＮＭＩＳトランジスタＮ９４ａ及びＮ９４ｂを構成する活性領域９４８が形成されている。
【００２６】
さらに、半導体基板上に、微細化プロセス条件を満たすように、複数の延在配線層９５１〜９５６が形成されている。すなわち、延在配線層９５１〜９５６は、同じ方向に等間隔で延在形成されている。また、延在配線層９５１はダミー配線、延在配線層９５２、９５３はゲート電極、延在配線層９５４はダミー配線、延在配線層９５５はゲート電極、延在配線層９５６はダミー配線を構成している。
【００２７】
延在配線層９５２は、ＮＭＩＳトランジスタＮ９２ｂ及びＰＭＩＳトランジスタＰ９２ｂのゲート電極と、ＰＭＩＳトランジスタＰ９４ｂ及びＮＭＩＳトランジスタＮ９４ｂのゲート電極とを構成している。また、延在配線層９５２は、活性領域９４４と活性領域９４６の間で、開口パターン９６１により分断されている。
【００２８】
延在配線層９５３は、ＮＭＩＳトランジスタＮ９２ａ及びＰＭＩＳトランジスタＰ９２ａのゲート電極と、ＰＭＩＳトランジスタＰ９４ａ及びＮＭＩＳトランジスタＮ９４ａのゲート電極とを構成している。また、延在配線層９５３は、活性領域９４４と活性領域９４６の間で、開口パターン９６１により分断されている。
【００２９】
延在配線層９５５は、ＮＭＩＳトランジスタＮ９１及びＰＭＩＳトランジスタＰ９１のゲート電極と、ＰＭＩＳトランジスタＰ９３及びＮＭＩＳトランジスタＮ９３のゲート電極とを構成している。また、延在配線層９５５は、活性領域９４３と活性領域９４５の間で、開口パターン９６２により分断されている。
【００３０】
すなわち、図２４の延在配線層９５２、９５３、９５５のように、ダブルパターニングを用いて隣り合うＰＭＩＳトランジスタ間で延在配線層を切断することにより、ＰＭＩＳトランジスタ同士の間隔を短くすることが可能である。
【００３１】
（実施の形態１）
以下、図面を参照して実施の形態１について説明する。図１は、実施の形態１に係る半導体装置に含まれるデータセレクタ回路の回路構成を示している。
【００３２】
図１に示すように、このデータセレクタ回路は、ＶＤＤとＶＳＳの間にＰＭＩＳトランジスタＰ１、Ｐ２、ＮＭＩＳトランジスタＮ１、Ｎ２が直列に接続された第１のセレクタ回路と、ＶＤＤとＶＳＳの間にＰＭＩＳトランジスタＰ３、Ｐ４、ＮＭＩＳトランジスタＮ３、Ｎ４が直列に接続された第２のセレクタ回路とを有している。
【００３３】
入力端子ＩＮ１はＰＭＩＳトランジスタＰ２及びＮＭＩＳトランジスタＮ１のゲートに共通接続され、入力端子ＩＮ２はＰＭＩＳトランジスタＰ４及びＮＭＩＳトランジスタＮ３のゲートに共通接続されている。選択端子ＳＥＬＮはＰＭＩＳトランジスタＰ１及びＮＭＩＳトランジスタＮ４のゲートに共通接続され、選択端子ＳＥＬＰはＮＭＩＳトランジスタＮ２及びＰＭＩＳトランジスタＰ３のゲートに共通接続されている。出力端子ＯＵＴは、ＰＭＩＳトランジスタＰ２のドレインとＮＭＩＳトランジスタＮ１のドレインとの間に接続され、ＰＭＩＳトランジスタＰ４のドレインとＮＭＩＳトランジスタＮ３のドレインとの間に接続されている。
【００３４】
例えば、選択端子ＳＥＬＮに"Ｌ"、選択端子ＳＥＬＰに"Ｈ"が入力されると、第１のセレクタ回路では、ＰＭＩＳトランジスタＰ１及びＮＭＩＳトランジスタＮ２がオンとなり、入力端子ＩＮ１に入力される信号がＰＭＩＳトランジスタＰ２及びＮＭＩＳトランジスタＮ１からなるインバータを介して出力端子ＯＵＴへ出力される。
【００３５】
また、選択端子ＳＥＬＮに"Ｈ"、選択端子ＳＥＬＰに"Ｌ"が入力されると、第２のセレクタ回路では、ＰＭＩＳトランジスタＰ３及びＮＭＩＳトランジスタＮ４がオンとなり、入力端子ＩＮ２に入力される信号がＰＭＩＳトランジスタＰ４及びＮＭＩＳトランジスタＮ３からなるインバータを介して出力端子ＯＵＴへ出力される。
【００３６】
図２は、図１のデータセレクタ回路を配置した前提例の半導体装置のレイアウトパターンを示し、図３は、図１のデータセレクタ回路を配置した本実施の形態に係る半導体装置のレイアウトパターンを示している。まず、本実施の形態の前提となる図２の前提例について説明する。
【００３７】
図２に示しように前提例の半導体装置１０１は、半導体基板に、Ｎウェル領域１０２、Ｐウェル領域１０３が形成されている。そして、半導体基板の表面は、素子分離領域１１０により活性領域が区画形成されている。Ｎウェル領域１０２内には、ＰＭＩＳトランジスタＰ２を構成する活性領域１１１と、ＰＭＩＳトランジスタＰ１、Ｐ３及びＰ４を構成する活性領域１１２とが形成されている。Ｐウェル領域１０３内には、ＮＭＩＳトランジスタＮ１、Ｎ２及びＮ４を構成する活性領域１１３と、ＮＭＩＳトランジスタＮ３を構成する活性領域１１４とが形成されている。
【００３８】
さらに、半導体基板上に、微細化プロセス条件を満たすように、複数の延在配線層１２１〜１２７が形成されている。すなわち、延在配線層１２１〜１２７は、ｘ方向に延在しており、ｙ方向に一定間隔で並列に配置されている。また、延在配線層１２１はダミー配線、延在配線層１２２はゲート電極、延在配線層１２３はダミー配線／ゲート電極、延在配線層１２４はゲート電極、延在配線層１２５はゲート電極／ダミー配線、延在配線層１２６はゲート電極、延在配線層１２７はダミー配線を構成している。
【００３９】
なお、活性領域及びゲート電極にはコンタクト１３０が形成されており、図１の回路構成となるように、層間絶縁膜上の配線によって接続されている。
【００４０】
さらに、延在配線層を参照すると、延在配線層１２１、１２７は、活性領域を外した領域、すなわち、活性領域のない素子分離領域のみの上に形成されているため、ＭＩＳトランジスタを構成しないダミー配線となる。延在配線層１２２は、活性領域１１１上でＰＭＩＳトランジスタＰ２のゲート電極を構成し、活性領域１１３上でＮＭＩＳトランジスタＮ１のゲート電極を構成している。延在配線層１２４は、活性領域１１２上でＰＭＩＳトランジスタＰ１のゲート電極を構成し、活性領域１１３上でＮＭＩＳトランジスタＮ４のゲート電極を構成している。延在配線層１２６は、活性領域１１２上でＰＭＩＳトランジスタＰ４のゲート電極を構成し、活性領域１１４上でＮＭＩＳトランジスタＮ３のゲート電極を構成している。
【００４１】
延在配線層１２３は、Ｐウェル領域１０３内の活性領域１１３上の部分ではゲート電極を構成しているが、その他の部分ではＭＩＳトランジスタを構成しないダミー配線となる。特に、延在配線層１２３のうち、活性領域１１３からコンタクト１３０ａまでがゲート電極であり、コンタクト１３０ａよりもＮウェル領域１０２側がダミー配線となる。
【００４２】
延在配線層１２５は、Ｎウェル領域１０２内の活性領域１１２上の部分ではゲート電極を構成しているが、その他の部分ではＭＩＳトランジスタを構成しないダミー配線となる。特に、延在配線層１２５のうち、活性領域１１２からコンタクト１３０ｂまでがゲート電極であり、コンタクト１３０ｂよりもＰウェル領域１０３側がダミー配線となる。
【００４３】
このように、図２の前提例の半導体装置１０１では、延在配線層１２３がＮウェル領域のダミー配線部分からＰウェル領域のゲート電極部分まで伸びており、延在配線層１２５がＰウェル領域のダミー配線部分からＮウェル領域のゲート電極部分まで伸びており、電気的に同じノードである。したがって、これらの延在配線層に含まれるダミー配線で生じる寄生容量は、そのままゲート容量の増大になるという問題がある。
【００４４】
そこで、本実施の形態では、ダブルパターニング（二度切り）によって、延在配線層をゲート電極とダミー配線とに分断する。図３は、図２の前提例に対し本実施の形態を適用した場合の、本実施の形態に係る半導体装置１００のレイアウト構成を示している。
【００４５】
半導体装置１００は、図２の半導体装置１０１の構成に対し、さらに、開口パターン１３１及び１３２を有している。開口パターンは、延在配線層をゲート電極とダミー配線とに離間させる離間領域である。すなわち、開口パターンは、ゲート電極とダミー配線とが物理的、電気的に非接触、非接続の状態となるように、離間、分離、分断あるいは切断するための領域である。開口パターンをマスクパターンとするフォトマスクを使用し露光することで、延在配線層が離間するように切断される。例えば、開口パターンの形状は、ダブルパターニングのマスクとして可能な形状であり、ここでは矩形のパターンである。
【００４６】
延在配線層１２３は、開口パターン１３１の領域でダミー配線とゲート電極とに分断されている。特に、開口パターン１３１は、延在配線層１２３において、ダミー配線を構成する部分のうち、コンタクト１３０ａの近傍領域に配置されている。
【００４７】
また、延在配線層１２５は、開口パターン１３２の領域でダミー配線とゲート電極とに分断されている。特に、開口パターン１３２は、延在配線層１２５において、ダミー配線を構成する部分のうち、コンタクト１３０ｂの近傍領域に配置されている。
【００４８】
なお、延在配線層１２３及び１２５においてダミー配線の部分とゲート電極の部分との間にコンタクトが形成されていない場合には、より活性領域に近い領域に開口パターンを配置し、延在配線層を切断することが好ましい。
【００４９】
以上のように、本実施の形態では、ダミー配線部分からゲート電極部分に伸びている延在配線層をダブルパターニングにより、開口パターンの領域でダミー配線とゲート電極とに分断している。これにより、微細化プロセス条件を満たす半導体装置において、ダミー配線により生じる寄生容量を低減することができる。また、ゲート容量を低減できるため、回路動作時の充放電電流を低減し、高速動作が可能となる。
【００５０】
（実施の形態２）
以下、図面を参照して実施の形態２について説明する。図４は、実施の形態２に係る半導体装置の全体構成を示している。半導体装置２００は、フラッシュメモリやＳＲＡＭ，ＤＲＡＭ等の半導体メモリ装置である。
【００５１】
図４に示すように、半導体装置２００は、メモリセルアレイ２０１、ワード線駆動回路２０２、データ入出力回路２０３、メモリコントローラ２０４を備えている。
【００５２】
メモリセルアレイ２０１は、行方向（Ｘ方向）に並列に延在する複数のワード線と列方向（Ｙ方向）に並列に延在する複数のビット線とを有し、複数のワード線と複数のビット線とが交差する位置に、記憶素子である複数のメモリセルがアレイ状に配列されている。
【００５３】
ワード線駆動回路２０２は、アドレスデコーダ及び駆動回路等を有しており、メモリコントローラ２０４から入力されるアドレス信号をデコードし、アドレス信号に対応するワード線を選択して駆動する。
【００５４】
データ入出力回路２０３は、アドレスデコーダやセンスアンプ等を有しており、メモリコントローラ２０４から入力されるアドレス信号をデコードし、アドレス信号に対応するビット線を選択して、選択したビット線に接続されたメモリセルに対しデータの読み出し／書き込みを行う。
【００５５】
メモリコントローラ２０４は、ワード線駆動回路２０２及びデータ入出力回路２０３の動作を制御する制御回路である。メモリコントローラ２０４は、ワード線駆動回路２０２及びデータ入出力回路２０３に種々の制御信号を入力し、メモリセルアレイ２０１のデータの読み出し／書き込みを制御する。例えば、メモリコントローラ２０４は、ワード線駆動回路２０２及びデータ入出力回路２０３に、クロック信号などを供給して動作タイミングを制御したり、アドレス信号などを供給して選択及び駆動動作を制御する。
【００５６】
このような機能を実現するため、メモリコントローラ２０４は、駆動能力が高くサイズの大きいトランジスタと、論理回路等のサイズの小さいトランジスタとが混在してレイアウトされている。そうすると、微細化プロセス条件を満たそうとすると、実施の形態１で示したようなダミー配線部分とゲート電極部分とを含む延在配線層が配置される場合が多くなる。
【００５７】
そこで、本実施の形態では、ダミー配線部分とゲート電極部分とを含む延在配線層を、実施の形態１と同様にダブルパターニングにより分断する。特に、タイミングを制御するクロック回路のように、より高速動作が必要となる回路や、長い配線を介して遠くの回路を駆動する駆動回路のように、より高出力動作が必要となる回路について、延在配線層を切断することで、寄生容量を低減し、高速動作や高出力動作を可能とする。
【００５８】
図５〜図７を用いて、図４の半導体装置２００の要部として、ダミー配線部分とゲート電極部分が分断された延在配線層を含む部分の構成について説明する。図５〜図７は、図４の半導体装置２００のうち、特に、高速動作や高出力動作を必要とするメモリコントローラ２０４の一部の構成を示している。図５は、半導体装置２００の要部のレイアウトパターンを示す平面図であり、図６は、図５におけるＡ−Ｂ間の断面図であり、図７は、図５におけるＣ−Ｄ間の断面図である。
【００５９】
図５に示すように、半導体装置２００は、Ｐ型の半導体基板２１０に、Ｐウェル領域２１１ａ及び２１１ｂ（いずれかを２１１とも称する）、Ｎウェル領域２１２が形成されている。Ｐウェル領域２１１はＮＭＩＳトランジスタが形成される領域であり、Ｎウェル領域２１２はＰＭＩＳトランジスタが形成される領域であり、必要に応じれそれぞれ複数形成されている。図５では、Ｐウェル領域２１１ａとＮウェル領域２１２との間は、ウェル境界２１６で区画されており、Ｎウェル領域２１２とＰウェル領域２１１ｂとの間は、ウェル境界２１７で区画されている。
【００６０】
Ｐウェル領域２１１及びＮウェル領域２１２は、素子分離領域（ＳＴＩ：Shallow Trench Isolation）２１３により区画され、ウェルとは異なる導電型の活性領域が形成されている。すなわち、素子分離領域２１３によって、Ｐウェル領域２１１ではＮＭＩＳトランジスタを構成するＮ型活性領域２１４（２１４ａ〜２１４ｆのいずれかを２１４と称する）が形成され、Ｎウェル領域２１２ではＰＭＩＳトランジスタを構成するＰ型活性領域２１５（２１５ａ〜２１５ｃのいずれかを２１５と称する）が形成されている。ここでは、Ｐウェル領域２１１ａ内に複数のＮ型活性領域２１４ａ〜２１４ｄが形成され、Ｐウェル領域２１１ｂ内に複数のＮ型活性領域２１４ｅ〜２１４ｆが形成され、Ｎウェル領域２１２内に複数のＰ型活性領域２１５ａ〜２１５ｃが形成されている。
【００６１】
さらに、半導体基板上にゲート絶縁膜２２０を介して、微細化プロセス条件を満たすように、複数の延在配線層２２１〜２２９が形成されている。図５中（ａ）及び（ｂ）は、延在配線層２２１〜２２９の終端である。延在配線層２２１〜２２９は、半導体基板２１０の一辺部近傍の終端（ａ）から対向する他辺部近傍の終端（ｂ）までｘ方向に延在しており、ｙ方向に一定間隔で並列に配置されている。
【００６２】
なお、延在配線層とは、微細化プロセス条件を満たすために配置される配線であって、ゲート電極及びダミー配線を含み、終端（ａ）〜終端（ｂ）までの開口パターン（離間領域）を含めた配線領域全体をいう。
【００６３】
Ｎ型活性領域２１４及びＰ型活性領域２１５のソース領域及びドレイン領域や、延在配線層２２２〜２２８のゲート電極となる領域にはコンタクト２３０が形成されており、層間絶縁膜上の配線を介して必要な回路構成となるように接続されている。
【００６４】
また、延在配線層２２１はダミー配線、延在配線層２２２はゲート電極／ダミー配線、延在配線層２２３はゲート電極、延在配線層２２４はダミー配線／ゲート電極、延在配線層２２５はゲート電極／ダミー配線、延在配線層２２６はゲート電極／ダミー配線、延在配線層２２７はダミー配線／ゲート電極、延在配線層２２８はゲート電極／ダミー配線、延在配線層２２９はダミー配線を構成している。
【００６５】
具体的には、延在配線層２２１、２２９は、活性領域の無い素子分離領域の上に形成されているため、ＭＩＳトランジスタを構成しないダミー配線となる。延在配線層２２２〜２２８は、活性領域上に形成されているため、活性領域上の部分ではゲート電極を構成し、その他の部分ではＭＩＳトランジスタを構成しないダミー配線となる。
【００６６】
例えば、Ｎ型活性領域２１４ａ、Ｐ型活性領域２１５ｃは、大きいサイズのトランジスタを構成するためレイアウト面積が大きく、その周辺の空いている領域に、小さいサイズのトランジスタを構成するレイアウト面積の小さいＮ型活性領域２１４ｂ〜ｆ、Ｐ型活性領域２１５ａ、ｂが配置されている。微細化プロセス条件のもとで、このようなサイズにばらつきのある活性領域をレイアウトすると、延在配線層が活性領域に重なる部分と素子分離領域に重なる部分とを含むようなレイアウトとなるため、延在配線層にダミー配線とゲート電極が含まれることになる。
【００６７】
そこで、本実施の形態では、実施の形態１と同様に、半導体装置２００は開口パターン２３１〜２３５を有している。開口パターンの領域でダブルパターニングによって延在配線層をダミー配線とゲート電極とに分断している。
【００６８】
延在配線層２２２は、ｘ方向に向かって、終端（ａ）から、Ｎ型活性領域２１４ａ、コンタクト２３０ａの順に重なって、終端（ｂ）まで延在している。そして、延在配線層２２２は、Ｎ型活性領域２１４ａ上でゲート電極を構成する。
【００６９】
このため、終端（ａ）からコンタクト２３０ａまでがゲート電極であり、コンタクト２３０ａから終端（ｂ）までがダミー配線となる。したがって、コンタクト２３０ａの終端（ｂ）側近傍に開口パターン２３１を配置し、延在配線層２２２を分断している。
【００７０】
なお、延在配線層２２２は、コンタクト２３０ａから終端（ｂ）までのダミー配線部分で開口パターン２３２によっても切断されている。これは、隣り合う延在配線層２２３の切断に合わせて切断されているものであるため、延在配線層２２２を開口パターン２３２により切断されない構成としても良い。
【００７１】
延在配線層２２３は、ｘ方向に向かって、終端（ａ）から、Ｎ型活性領域２１４ａ、コンタクト２３０ｂ、Ｐ型活性領域２１５ａ、コンタクト２３０ｃ、Ｎ側活性領域２１４ｅ、Ｎ型活性領域２１４ｆ、コンタクト２３０ｄ、Ｐ型活性領域２１５ｂの順に重なって、終端（ｂ）まで延在している。そして、延在配線層２２３は、Ｎ型活性領域２１４ａ、Ｐ型活性領域２１５ａ、Ｎ側活性領域２１４ｅ、Ｎ型活性領域２１４ｆ、Ｐ型活性領域２１５ｂの上でそれぞれゲート電極を構成する。
【００７２】
延在配線層２２３は、切断すべきダミー配線を含まないものの、開口パターン２３１、２３２により延在配線層２２３を分断している。
【００７３】
すなわち、Ｎ型活性領域２１４ａのゲート電極（コンタクト２３０ｂ）とＰ型活性領域２１５ａのゲート電極とは回路構成として直接接続されない。このため、延在配線層２２３は、コンタクト２３０ｂとＰ型活性領域２１５ａの間で開口パターン２３１により分断されている。また、Ｎ型活性領域２１４ｅのゲート電極とＮ型活性領域２１４ｆのゲート電極とは回路構成として直接接続されない。このため、延在配線層２２３は、Ｎ型活性領域２１４ｅとＮ型活性領域２１４ｆの間で開口パターン２３２により分断されている。
【００７４】
延在配線層２２４は、ｘ方向に向かって、終端（ａ）から、Ｐ型活性領域２１５ａ、Ｎ側活性領域２１４ｅ、コンタクト２３０ｅ、コンタクト２３０ｆ、Ｎ型活性領域２１４ｆ、Ｐ型活性領域２１５ｂの順に重なって、終端（ｂ）まで延在している。そして、延在配線層２２４は、Ｐ型活性領域２１５ａ、Ｎ側活性領域２１４ｅ、Ｎ型活性領域２１４ｆ、Ｐ型活性領域２１５ｂの上でそれぞれゲート電極を構成する。
【００７５】
このため、終端（ａ）からＰ型活性領域２１５ａの終端（ａ）側近傍までがダミー配線となり、Ｐ型活性領域２１５ａの上から終端（ｂ）までがゲート電極となる。したがって、Ｐ型活性領域２１５ａの終端（ａ）側近傍に開口パターン２３１を配置し、延在配線層２２４を分断している。
【００７６】
さらに、Ｎ型活性領域２１４ｅのゲート電極（コンタクト２３０ｅ）とＮ型活性領域２１４ｆのゲート電極（コンタクト２３０ｆ）とは回路構成として直接接続されない。このため、延在配線層２２４は、コンタクト２３０ｅとコンタクト２３０ｆの間で開口パターン２３２により分断されている。
【００７７】
延在配線層２２５は、ｘ方向に向かって、終端（ａ）から、Ｎ型活性領域２１４ｂ、コンタクト２３０ｇ、Ｎ型活性領域２１４ｃ、コンタクト２３０ｈの順に重なって、終端（ｂ）まで延在している。そして、延在配線層２２５は、Ｎ型活性領域２１４ｂ、Ｎ型活性領域２１４ｃの上でゲート電極を構成する。
【００７８】
このため、終端（ａ）からコンタクト２３０ｈまでがゲート電極であり、コンタクト２３０ｈから終端（ｂ）までがダミー配線となる。したがって、コンタクト２３０ｈの終端（ｂ）側近傍に開口パターン２３４を配置し、延在配線層２２５を分断している。
【００７９】
なお、開口パターン２３１、２３２は、ｙ方向に延在する矩形領域であり、１つのパターン（フォトマスク）で複数の延在配線層をまとめて分断している。その他の開口パターンの領域を拡張し、隣り合う延在配線層をさらに切断してもよい。また、例えば、開口パターン２３１を延在配線層２２５までｙ方向に拡張して、開口パターン２３４ではなく開口パターン２３１の位置で延在配線層２２５を切断してもよいが、寄生容量をより減らすためにはコンタクト２３０ｂに近い位置で切断することが好ましい。
【００８０】
さらに、Ｎ型活性領域２１４ｂのゲート電極（コンタクト２３０ｇ）とＮ型活性領域２１４ｃのゲート電極とは回路構成として直接接続されない。このため、延在配線層２２５は、コンタクト２３０ｇとＮ型活性領域２１４ｃの間で開口パターン２３３により分断されている。
【００８１】
なお、延在配線層２２５は、コンタクト２３０ｈから終端（ｂ）までのダミー配線部分で開口パターン２３２によっても切断されている。これは、隣り合う延在配線層２２４の切断に合わせて切断されているものであるため、延在配線層２２５を開口パターン２３２により切断されない構成としても良い。
【００８２】
延在配線層２２６は、ｘ方向に向かって、終端（ａ）から、Ｎ型活性領域２１４ｂ、Ｎ型活性領域２１４ｃ、コンタクト２３０ｉの順に重なって、終端（ｂ）まで延在している。そして、延在配線層２２６は、Ｎ型活性領域２１４ｂ、Ｎ型活性領域２１４ｃの上でゲート電極を構成する。
【００８３】
このため、終端（ａ）からコンタクト２３０ｉまでがゲート電極であり、コンタクト２３０ｉから終端（ｂ）までがダミー配線となる。しかし、この例では、延在配線層２２６は切断しない。これは、延在配線層２２６を切断するために、開口パターン２３４を延在配線層２２６まで延ばすと、開口パターン２３４とＰ型活性領域２１５ｃが重なることを避けるためである。または重ならないまでも開口パターン２３４と延在配線層２２６が接近する場合、延在配線層２２６を切断する際に、Ｐ型活性領域２１５ｃに形成されるＰＭＩＳトランジスタの特性に悪影響を与えることを避けるためである。なお、延在配線層２２６を切断する工程で、ＰＭＩＳトランジスタの特性に影響のない場合には、延在配線層２２６をコンタクト２３０ｉの終端（ｂ）側近傍で切断することが好ましい。
【００８４】
延在配線層２２７は、ｘ方向に向かって、終端（ａ）から、コンタクト２３０ｊ、Ｐ型活性領域２１５ｃの順に重なって、終端（ｂ）まで延在している。そして、延在配線層２２７は、Ｐ型活性領域２１５ｃの上でゲート電極を構成する。
【００８５】
このため、終端（ａ）からコンタクト２３０ｊの近傍までがダミー配線となり、コンタクト２３０ｊから終端（ｂ）までがゲート電極となる。したがって、コンタクト２３０ｄの終端（ａ）側近傍に開口パターン２３５を配置し、延在配線層２２７を分断している。
【００８６】
延在配線層２２８は、ｘ方向に向かって、終端（ａ）から、Ｎ型活性領域２１４ｄ、コンタクト２３０ｋ、Ｐ型活性領域２１５ｃの順に重なって、終端（ｂ）まで延在している。そして、延在配線層２２８は、Ｎ型活性領域２１４ｄ、Ｐ型活性領域２１５ｃの上でゲート電極を構成する。
【００８７】
このため、終端（ａ）からＰ型活性領域２１５ｃの上までがゲート電極であり、Ｐ型活性領域２１５ｃの終端（ｂ）側近傍から終端（ｂ）までがダミー配線となる。
【００８８】
しかし、延在配線層２２６と同様の理由により、延在配線層２２８のダミー配線部分は、Ｐ型活性領域２１５ｃのゲート電極となる延在配線層２２７と隣り合っていることから、切断しない。なお、ゲート電極と隣り合わない場合には、延在配線層２２８をＰ型活性領域２１５ｃの終端（ｂ）側近傍で切断することが好ましい。
【００８９】
図６、図７を用いて、半導体装置２００の断面構成についてさらに説明する。図６は、延在配線層が開口パターン（ダブルパターニング）により切断されない部分として、延在配線層２２８を含む部分の断面を示している。
【００９０】
図６に示すように、Ｐ型の半導体基板２１０の主面側には、Ｐウェル領域２１１ａとＮウェル領域２１２とが、ウェル境界２１６で区画されて形成されている。さらに、半導体基板２１０の主面では、Ｐウェル領域２１１ａ及びＮウェル領域２１２が素子分離領域２１３により分離されている。
【００９１】
Ｐウェル領域２１１ａでは、素子分離領域２１３により区画されてＮ型活性領域２１４ｄが形成され、Ｎウェル領域２１２では、素子分離領域２１３により区画されてＰ型活性領域２１５ｃが形成されている。
【００９２】
Ｎ型活性領域２１４ｄ、Ｐ型活性領域２１５ｃにはソース領域及びドレイン領域（不図示）が形成されており、ソース領域とドレイン領域の間のＰウェル、Ｎウェル上に、ゲート絶縁膜２２０を介して延在配線層２２８が延在形成されている。
【００９３】
Ｐウェル領域２１１ａ上の延在配線層２２８ａ（終端（ａ）からウェル境界２１６までの配線）は、Ｎ型活性領域２１４ｄ上においてＮ型ＭＩＳトランジスタのゲート電極となる。Ｎウェル領域２１２上の延在配線層２２８ｂ（ウェル境界２１６から終端（ｂ）までの配線）は、Ｐ型活性領域２１５ｃ上においてＰ型ＭＩＳトランジスタのゲート電極となる。
【００９４】
半導体基板２１０及び延在配線層２２８上には、層間絶縁膜２４０が形成されており、層間絶縁膜２４０上に第一層目の金属配線層２４２及び層間絶縁膜２４１が形成されている。そして、層間絶縁膜２４０を貫通して形成されたコンタクト２３０ｋにより、延在配線層２２８と金属配線層２４２とが接続されている。
【００９５】
半導体装置２００のＭＩＳトランジスタは、高誘電率ゲート絶縁膜／メタルゲート（High-k/Metal gate）構造のトランジスタである。このＭＩＳトランジスタでは、ゲート絶縁膜にＳｉＯ２よりも誘電率が高い絶縁膜を使用し、ゲート電極にポリシリコンに代わって金属材料の配線が使用される。そして、ゲート絶縁膜についてはＮＭＩＳトランジスタとＰＭＩＳトランジスタとで同じ材料を使用し、ゲート電極についてはＮＭＩＳトランジスタとＰＭＩＳトランジスタとで材料を相違させることで、ＮＭＩＳトランジスタとＰＭＩＳトランジスタのＶｔｈ（閾値）を調整している。
【００９６】
具体的には、ゲート絶縁膜２２０は、延在配線層２２８と同じ形状であり、終端（ａ）から終端（ｂ）まで延在形成されている。ゲート絶縁膜２２０は、終端（ａ）から終端（ｂ）まで、すなわち、Ｐウェル領域２１１ａのＮＭＩＳトランジスタ及びＮウェル領域２１２のＰＭＩＳトランジスタにおいて、同一材料で形成される。
【００９７】
ゲート絶縁膜２２０は、Ｐウェル領域２１１ａ及びＮウェル領域２１２を含む半導体基板２１０上に第１絶縁膜２５１、第２絶縁膜２５２の順に積層された積層膜である。
【００９８】
例えば、第１絶縁膜２５１は、ＳｉＯ２膜（シリコン酸化膜）もしくはＳｉＯＮ膜（シリコン酸窒化膜）である。第２絶縁膜２５２は、Ｈｆ（ハフニウム）を含むＨｆＳｉＯ２膜もしくはＨＦＳｉＯＮ膜である。
【００９９】
延在配線層２２８は、ゲート絶縁膜２２０の上に、第１金属膜２５３、第２金属膜２５４、第３金属膜２５５、第４金属膜２５６のうちの４層もしくは３層が積層された積層膜である。すなわち、延在配線層２２８は、Ｐウェル領域２１１ａとＮウェル領域２１２とで、異なる材料で形成される。
【０１００】
具体的には、Ｐウェル領域２１１ａ上の延在配線層２２８ａ、すなわち、ＮＭＩＳトランジスタのゲート電極は、第１金属膜２５３、第３金属膜２５５、第４金属膜２５６の順に積層された４層金属膜である。また、Ｎウェル領域２１２の上の延在配線層２２８ｂ、すなわち、ＰＭＩＳトランジスタのゲート電極は、第１金属膜２５３、第３金属膜２５５、第４金属膜２５６の順に積層された３層金属膜である。３層金属膜及び４層金属膜とは、Ｐウェル領域２１１ａ及びＮウェル領域２１２と同様に、ウェル境界２１６を境に、異なる積層構造となるように形成されている。
【０１０１】
例えば、第１金属膜２５３は、ＴｉＮ膜（チタン窒化膜）であある。第２金属膜２５４は、Ｔａ膜（タンタル膜）もしくはＴａＮ膜（タンタル窒化膜）である。第３金属膜２５５は、Ｔｉ膜（チタン膜）もしくはＴｉＮ膜（チタン窒化膜）である。第４金属膜２５６は、Ａｌ膜（アルミニウム膜）もしくはＷ膜（タングステン膜）である。
【０１０２】
図７は、延在配線層が開口パターン（ダブルパターニング）により切断された部分として、延在配線層２２７を含む部分の断面を示している。
【０１０３】
図７の部分では、Ｐウェル領域２１１ａにおいて、半導体基板２１０の主面全体に素子分離領域２１３が形成されており、活性領域は形成されていない。Ｐウェル領域２１１では、素子分離領域２１３上に、ゲート絶縁膜２２０を介して延在配線層２２７が形成されている。
【０１０４】
Ｎウェル領域２１２上の延在配線層２２７ｂは、Ｐ型活性領域２１５ｃ上においてＰＭＩＳトランジスタのゲート電極となる。Ｐウェル領域２１１ａ上の延在配線層２２７ａは、素子分離領域２１３上において、ＭＩＳトランジスタを構成しないダミー配線となる。
【０１０５】
そして、図５で示したように、開口パターン２３５により、延在配線層２２７及びゲート絶縁膜２２０は、ダミー配線とゲート電極とに分断されている。
【０１０６】
ゲート絶縁膜２２０及び延在配線層２２７は、図６と同じ積層構成である。ゲート絶縁膜及び延在配線層は、ダミー配線を含む場合でも、同じ構成となる。
【０１０７】
すなわち、ダミー配線下のゲート絶縁膜２２０は、Ｐウェル領域２１１ａ及びＮウェル領域２１２において、第１絶縁膜２５１、第２絶縁膜２５２の順に積層形成されている。ダミー配線を含むＰウェル領域２１１ａの上の延在配線層２２７ａは、第１金属膜２５３、第３金属膜２５５、第４金属膜２５６の順に積層形成されている。また、Ｎウェル領域２１２の上の延在配線層２２７ｂは、第１金属膜２５３、第３金属膜２５５、第４金属膜２５６の順に積層形成されている。なお、Ｎウェル領域２１２上の延在配線層がダミー配線となる場合でも、同じ４層構造となる。
【０１０８】
さらに、延在配線層２２７ａ及びゲート絶縁膜２２０が、開口パターン２３５の領域で分断されている。すなわち、延在配線層２２７ａの第１金属膜２５３、第３金属膜２５５、第４金属膜２５６と、ゲート絶縁膜２２０の第１絶縁膜２５１、第２絶縁膜２５２とが、開口パターン２３５の形状で素子分離領域２１３の表面まで除去されている。そして、除去された部分に、層間絶縁膜２４０が埋め込まれている。
【０１０９】
なお、Ｎウェル領域２１２上に開口パターンを配置する場合も同様に、延在配線層２２７ｂ及びゲート絶縁膜２２０が、開口パターンの領域で分断される。すなわち、延在配線層２２７ｂの第１金属膜２５３、第２金属膜２５４、第３金属膜２５５、第４金属膜２５６と、ゲート絶縁膜２２０の第１絶縁膜２５１、第２絶縁膜２５２とが除去され、除去された部分に、層間絶縁膜２４０が埋め込まれる。
【０１１０】
以上のように、本実施の形態では、開口パターンにより延在配線層をゲート電極とダミー配線とに分断することにより、実施の形態１と同様に、微細化プロセス条件を満たす半導体装置において、ダミー配線により生じる寄生容量を低減することができる。特に、高速動作や高出力動作が要求されるメモリ装置のコントローラなどの回路に適用することで、大きな効果を得ることができる。また、高誘電率ゲート絶縁膜／メタルゲート構造のＭＩＳトランジスタを用いることでリーク電流を低減することができる。
【０１１１】
（実施の形態３）
以下、図面を参照して実施の形態３について説明する。本実施の形態では、実施の形態１及び２で示した半導体装置の製造方法について説明する。すわなち、実施の形態１に係る半導体装置１００の製造方法であり、特に延在配線層１２３等のようにダブルパターニングにより開口パターン１３１でダミー配線とゲート電極に分断する製造方法である。また、実施の形態２に係る半導体装置２００の製造方法であり、特に延在配線層２２７等のようにダブルパターニングにより開口パターン２３５でダミー配線とゲート電極に分断する製造方法である。
【０１１２】
本実施の形態では、ＭＩＳトランジスタのゲート電極、すなわち半導体装置の延在配線層をゲートラストプロセスにより生成する例について説明する。図８〜図２０は、本実施の形態における製造工程中の半導体装置の要部を模式的に示す平面図及び、該平面図おけるＡ−Ａ'断面図である。
【０１１３】
まず、図８に示すように、Ｐ型単結晶シリコンから構成される半導体基板１を準備する。そして、ＣＶＤ法などを用いて半導体基板１の主面（素子形成面）にＳＴＩである素子分離領域２を形成することで、活性領域３を区画形成する。
【０１１４】
なお、半導体基板１の主面側全体に、ＳｉＯ２によりウェル領域が形成されている。そして、ウェル領域のうち、Ｐウェル領域には、Ｐ型不純物が注入されて、ＮＭＩＳトランジスタを形成するためのＰウェルが形成され、Ｎウェル領域には、Ｎ型不純物が注入されて、ＰＭＩＳトランジスタを形成するためのＮウェルが形成される。さらに、Ｐウェル領域及びＮウェル領域が素子分離領域２により区画されて活性領域３が形成される。
【０１１５】
続いて、図９に示すように、半導体基板１の主面上の全面に、ゲート絶縁膜４を形成する。図６及び図７のように、ゲート絶縁膜４として、ＳｉＯ２膜もしくはＳｉＯＮ膜の第１絶縁膜を形成し、第１絶縁膜の上に高誘電率膜（ｈｉｇｈ−ｋ膜）としてＨｆＳｉＯ２膜もしくはＨＦＳｉＯＮ膜の第２絶縁膜を積層形成する。例えば、熱処理や窒化処理を行うことによってＳｉＯ２膜もしくはＳｉＯＮ膜が形成される。次いで、例えば、ＡＬＤ（原子層制御成膜）法、ＣＶＤ法あるいはスパッタ法を用い、熱処理や窒化処理を行うことによってＨｆＳｉＯ２膜もしくはＨＦＳｉＯＮ膜が形成される。
【０１１６】
続いて、図９に示すように、ゲート絶縁膜４上の全面に第１の延在配線層５を形成する。本実施の形態では、ゲートラストプロセスを採用するため、第１の延在配線層５は後の工程でエッチングにより除去されるダミーゲートである。例えば、ＣＶＤ法などを用いて、ダミーゲートとなる第１延在配線層５としてポリシリコン（多結晶シリコン）膜を堆積する。
【０１１７】
続いて、図９に示すように、第１の延在配線層５上の全面にマスク層６を形成する。例えば、ＣＶＤ法などを用いて、ドライエッチングのハードマスクとしてシリコン窒化膜もしくはシリコン酸窒化膜を堆積する。
【０１１８】
続いて、図９に示すように、マスク層６上の全面にレジスト７を形成する。例えば、スピンコーターなどを用いて、マスク層６上にレジスト７としてフォトレジスト液を塗布する。レジスト７は、下層のマスク層６を延在配線層の全体の形状にパターニングするための第１のフォトレジストである。
【０１１９】
続いて、図９に示すように、第１のフォトマスク８を用いてレジスト７を露光する。半導体基板１の上方に第１のフォトマスク８を位置合わせし、例えば、ステッパなどを用いて、第１のフォトマスク８越しに紫外線を照射してマスクパターンをレジスト７に転写する。第１のフォトマスク８は、延在配線層の全体の形状（ダブルパターニングにより分断される前の延在配線層の形状）をマスクパターンとする第１のフォトマスクである。
【０１２０】
続いて、図１０に示すように、レジスト７を現像する。例えば、レジスト７はポジ型のレジストであり、レジスト７に対応した現像液を用いてレジスト７を現像することで、レジスト７の感光部分を除去する。これにより、レジスト７の感光部分におけるマスク層６が露出し、レジスト７が、第１のフォトマスク８のマスクパターン、すなわち延在配線層の形状にパターニングされる。
【０１２１】
続いて、図１１に示すように、マスク層６をエッチングし、レジスト７を除去する。パターニングされたレジスト７をマスクとしてドライエッチングを行い、レジスト７と同じパターンとなるようにマスク層６を除去し、さらに、レジスト７を全て除去する。これにより、レジスト７のパターンに対応して第１の延在配線層５が露出し、マスク層６が、第１のフォトマスク８のマスクパターン、すなわち延在配線層の形状にパターニングされる。
【０１２２】
続いて、図１２に示すように、第１の延在配線層５及びゲート絶縁膜４をエッチングする。パターニングされたマスク層６をマスクとしてドライエッチングを行い、マスク層６と同じパターンとなるように第１の延在配線層５及びゲート絶縁膜４を除去する。これにより、マスク層６のパターンに対応して素子分離領域２及び活性領域３が露出し、第１の延在配線層５及びゲート絶縁膜４が、第１のフォトマスク８のマスクパターン、すなわち延在配線層の形状にパターニングされる。
【０１２３】
続いて、図１３に示すように、半導体基板１上の全面にレジスト９を形成する。例えば、スプレーコーターなどを用いて、半導体基板１の上方からレジスト９としてフォトレジスト液を吹き付け、第１の延在配線層５の上面及び側面、ゲート絶縁膜４の側面、半導体基板１の主面上の全体を覆うようにレジスト９を塗布する。レジスト９は、下層のマスク層６を延在配線層に開口パターンをパターニングするための第２のフォトレジストである。
【０１２４】
続いて、図１３に示すように、第２のフォトマスク１０を用いてレジスト９を露光する。半導体基板１の上方に第２のフォトマスク１０を位置合わせし、例えば、ステッパなどを用いて、第２のフォトマスク１０越しに紫外線を照射してマスクパターンをレジスト９に転写する。第２のフォトマスク１０は、延在配線層の開口パターン１０ａ（ダブルパターニングにより延在配線層を分断するための形状）をマスクパターンとする第２のフォトマスクである。
【０１２５】
続いて、図１４に示すように、レジスト９を現像する。例えば、レジスト９はポジ型のレジストであり、レジスト９に対応した現像液を用いてレジスト９を現像することで、レジスト９の感光部分を除去する。これにより、レジスト９の感光部分におけるマスク層６（及び素子分離領域２）が露出し、レジスト９が、第２のフォトマスク１０のマスクパターン、すなわち開口パターン１０ａにパターニングされる。
【０１２６】
続いて、図１５に示すように、マスク層６をエッチングし、レジスト９を除去する。パターニングされたレジスト９をマスクとしてドライエッチングを行い、レジスト９と同じパターンとなるようにマスク層６を除去し、さらに、レジスト９を全て除去する。これにより、レジスト９のパターンに対応して第１の延在配線層５が露出し、マスク層６が、第２のフォトマスク１０のマスクパターン、すなわち開口パターン１０ａにパターニングされる。つまり、延在配線層のパターンにパターニングされていたマスク層６が、開口パターン１０ａにより、ダミー配線とゲート電極のパターンに分断される。また、レジスト９の除去により、素子分離領域２及び活性領域３が露出する。
【０１２７】
続いて、図１６に示すように、第１の延在配線層５及びゲート絶縁膜４をエッチングし、マスク層６を除去する。パターニングされたマスク層６をマスクとしてドライエッチングを行い、マスク層６と同じパターンとなるように第１の延在配線層５及びゲート絶縁膜４を除去し、さらに、マスク層６をすべて除去する。これにより、マスク層６のパターンに対応して素子分離領域２が露出し、第１の延在配線層５及びゲート絶縁膜４が、第２のフォトマスク１０のマスクパターン、すなわち開口パターン１０ａにパターニングされる。つまり、延在配線層のパターンにパターニングされていた第１の延在配線層５及びゲート絶縁膜４が、開口パターン１０ａにより、ダミー配線とゲート電極に分断される。
【０１２８】
なお、図示を省略しているが、図１６の後、第１の延在配線層５及びゲート絶縁膜４の側壁にサイドウォールが形成される。次いで、第１の延在配線層５及びサイドウォールをマスクとして活性領域３に対し、活性領域（ウェル）とは逆導電型の不純物を注入してソース領域及びドレイン領域を形成する。さらに、図１６の領域１４ａが後の工程でコンタクトが形成されるコンタクト形成領域となる。
【０１２９】
続いて、図１７に示すように、素子分離領域２及び活性領域３上に層間絶縁膜１１を形成する。例えば、ＣＶＤなどを用いて、半導体基板１の上面全体に層間絶縁膜１１を成膜し、第１の延在配線層５及びゲート絶縁膜４（サイドウォール含む）が覆われるように層間絶縁膜１１を形成する。次いで、層間絶縁膜１１をＣＭＰにより平坦化し、第１の延在配線層５の表面を露出させる。
【０１３０】
続いて、図１８に示すように、第１の延在配線層５をエッチングで除去し、溝５ａを形成する。ウェットエッチングにより第１の延在配線層５を選択的に除去することにより、層間絶縁膜１１（サイドウォール含む）、ゲート絶縁膜４に囲まれた溝５ａ（凹部）が形成される。
【０１３１】
続いて、図１９に示すように、溝５ａに第２の延在配線層１２を形成する。第１の延在配線層５（ダミーゲート）が形成されていた溝５ａに、最終的にゲート電極及びダミー配線となる第２の延在配線層１２（メタルゲート）を形成する。例えば、スパッタリングなどにより、第２の延在配線層１２として金属膜（メタル）を溝５ａに積層形成する。次いで、溝５ａから露出した金属膜をＣＭＰにより除去することにより、溝５ａ内に第２の延在配線層１２を形成する。
【０１３２】
図６及び図７のように、第２の延在配線層１２（メタルゲート）は、Ｐウェル領域上の場合、第１金属膜２５３、第２金属膜２５４、第３金属膜２５５、第４金属膜２５６の順に、ＴｉＮ／ＴａもしくはＴａＮ／ＴｉもしくはＴｉＮ／ＡｌもしくはＷが積層形成される。また、Ｎウェル領域上の場合、第１金属膜２５３、第３金属膜２５５、第４金属膜２５６の順に、ＴｉＮ／ＴｉもしくはＴｉＮ／ＡｌもしくはＷが積層形成される。
【０１３３】
続いて、図２０に示すように、さらに層間絶縁膜１３を形成し、所望の箇所にコンタクト１４を形成する。例えば、ＣＶＤなどを用いて、第２の延在配線層１２及び層間絶縁膜１１上の全面に層間絶縁膜１３を形成する。次いで、ドライエッチングなどを用いて層間絶縁膜１３を選択的に除去して第２の延在配線層１２（ゲート電極）、活性領域３（ソース領域及びドレイン領域）のコンタクト形成領域にコンタクトホールを形成する。次いで、コンタクトホール内に金属膜を成膜し、ＣＭＰにより露出した金属膜を除去することでコンタクト１４を形成する。
【０１３４】
以上のように、本実施の形態では、ゲートラストプロセスを用いて、実施の形態１や２に示した半導体装置を製造することとした。これにより、微細化プロセス条件を満たす半導体装置を製造する際に、高誘電率ゲート絶縁膜／メタルゲート構造のＭＩＳトランジスタを形成するとともに、ダブルパターニングを用いてゲート電極とダミー配線とが分断された延在配線層を製造することができる。
【０１３５】
（実施の形態４）
上記実施の形態３ではゲートラストプロセスについて説明したが、本実施の形態では、実施の形態１及び２で示した半導体装置をゲートファーストプロセスにより製造する方法について説明する。
【０１３６】
ゲートラストプロセスとゲートファーストとは、ゲート電極（メタルゲート）を形成する工程が異なるものの、その他については同様であるため、適宜説明を省略する。図面は実施の形態３で示した図８〜図１７、図２０を用いて説明する。
【０１３７】
まず、図８に示すように、半導体基板１の主面に素子分離領域２を形成することで、活性領域３を区画形成する。続いて、図９に示すように、半導体基板１の主面上の全面に、ゲート絶縁膜４を形成する。
【０１３８】
続いて、図９に示すように、ゲート絶縁膜４上の全面に第１の延在配線層５を形成する。本実施の形態では、ゲートファーストプロセスを採用するため、第１の延在配線層５として、最終的にゲート電極及びダミー配線となるメタルゲートを形成する。例えば、スパッタリングなどにより、第１の延在配線層５として金属膜（メタル）をゲート絶縁膜４上に積層形成する。
【０１３９】
図６及び図７のように、第２の延在配線層１２（メタルゲート）は、Ｐウェル領域上の場合、第１金属膜２５３、第２金属膜２５４、第３金属膜２５５、第４金属膜２５６の順に、ＴｉＮ／ＴａもしくはＴａＮ／ＴｉもしくはＴｉＮ／ＡｌもしくはＷが積層形成される。また、Ｎウェル領域上の場合、第１金属膜２５３、第３金属膜２５５、第４金属膜２５６の順に、ＴｉＮ／ＴｉもしくはＴｉＮ／ＡｌもしくはＷが積層形成される。
【０１４０】
続いて、図９に示すように、第１の延在配線層５の上の全面にマスク層６を形成し、マスク層６上の全面にレジスト７を塗布する。その後、延在配線層全体のパターンを有する第１のフォトマスク８を用いてレジスト７を露光する。さらに、図１０に示すように、レジスト７を現像してレジスト７の感光部分を除去する。
【０１４１】
続いて、図１１に示すように、マスク層６をエッチングして、レジスト７を除去する。これにより、レジスト７のパターンに対応してメタルゲートとなる第１の延在配線層５が露出する。
【０１４２】
続いて、図１２に示すように、メタルゲートとなる第１の延在配線層５及びゲート絶縁膜４をエッチングし、第１の延在配線層５及びゲート絶縁膜４を、第１のフォトマスク８のマスクパターンにパターニングする。
【０１４３】
続いて、図１３に示すように、半導体基板１上の全面にレジスト９を塗布する。次いで、開口パターン１０ａを有する第２のフォトマスク１０を用いてレジスト９を露光する。さらに、図１４に示すように、レジスト９を現像してレジスト９の感光部分を除去する。
【０１４４】
続いて、図１５に示すように、マスク層６をエッチングし、レジスト９を除去する。これにより、マスク層６が、開口パターン１０ａにより、ダミー配線とゲート電極のパターンに分断され、分断された領域でメタルゲートとなる第１の延在配線層５が露出する。
【０１４５】
続いて、図１６に示すように、メタルゲートとなる第１の延在配線層５及びゲート絶縁膜４をエッチングし、マスク層６を除去する。これにより、メタルゲートとなる第１の延在配線層５及びゲート絶縁膜４が、開口パターン１０ａにより、ダミー配線とゲート電極に分断される。
【０１４６】
さらに、図１６の後、第１の延在配線層５及びゲート絶縁膜４の側壁にサイドウォールが形成され、活性領域３にソース領域及びドレイン領域が形成される。
【０１４７】
続いて、図１７に示すように、素子分離領域２及び活性領域３上に層間絶縁膜１１を形成する。層間絶縁膜１１を成膜した後、層間絶縁膜１１をＣＭＰにより平坦化し、メタルゲートとなる第１の延在配線層５の表面を露出させる。さらに、図２０に示すように、層間絶縁膜１３を形成し、所望の箇所にコンタクト１４を形成する。
【０１４８】
以上のように、本実施の形態では、ゲートファーストプロセスを用いて、実施の形態１や２に示した半導体装置を製造することとした。これにより、ゲートファーストプロセスを用いた場合でも、ダブルパターニングを用いてゲート電極とダミー配線とに分断された延在配線層を有する半導体装置を製造することが可能となる。
【０１４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で 種々変更可能であることはいうまでもない。
【０１５０】
上記実施の形態では、高誘電率ゲート絶縁膜／メタルゲート構造のＭＩＳトランジスタを有する半導体装置について説明したが、これに限らず、その他のＭＯＳトランジスタを有する半導体装置であってもよい。
【０１５１】
また、上記実施の形態では、Ｐウェル領域とＮウェル領域とで、ゲート絶縁膜を同じ構成とし、ゲート電極（延在配線層）を異なる構成（一部の材料）としたが、これに限らず、Ｐウェル領域とＮウェル領域とで、ゲート電極（延在配線層）を同じ構成とし、ゲート絶縁膜を異なる構成（一部の材料）としてもよい。例えば、ゲート電極については、Ｐウェル領域とＮウェル領域とにおいて、第１金属膜、第２金属膜の順に、ＴｉＮ／ポリシリコンの積層構造としてもよい。ゲート絶縁膜については、Ｐウェル領域上（ＮＭＩＳトランジスタ）において、第１絶縁膜、第２絶縁膜の順に、ＳｉＯ２／ＨｆＬａＯもしくはＨｆＭｇＯの積層構造とし、Ｎウェル領域上（ＰＭＩＳトランジスタ）において、第１絶縁膜、第２絶縁膜の順に、ＳｉＯ２／ＨｆＡｌＯの積層構造としてもよい。なお、ＨｆＬａＯはランタン（Ｌａ)を含有した酸化ハフニウムであり、ＨｆＭｇＯはマグネシウム（Ｍｇ)を含有した酸化ハフニウムであり、ＨｆＡｌＯはアルミニウム（Ａｌ）を含有した酸化ハフニウムである。
【符号の説明】
【０１５２】
１      半導体基板
２      素子分離領域
３      活性領域
４      ゲート絶縁膜
５      第１の延在配線層
５ａ    溝
６      マスク層
７      レジスト
８      第１のフォトマスク
９      レジスト
１０    第２のフォトマスク
１０ａ  開口パターン
１１，１３    層間絶縁膜
１２  第２の延在配線層
１４  コンタクト
１４ａ  コンタクト形成領域
１００  半導体装置
１０２  Ｎウェル領域
１０３  Ｐウェル領域
１１０  素子分離領域
１１１〜１１４  活性領域
１２１〜１２７  延在配線層
１３０  コンタクト
１３１，１３２  開口パターン
２００  半導体装置
２０１  メモリセルアレイ
２０２  ワード線駆動回路
２０３  データ入出力回路
２０４  メモリコントローラ
２１０  半導体基板
２１１  ウェル領域
２１１  Ｐウェル領域
２１２  Ｎウェル領域
２１３  素子分離領域
２１４  Ｎ型活性領域
２１５  Ｐ型活性領域
２１６，２１７  ウェル境界
２２０  ゲート絶縁膜
２２１〜２２９  延在配線層
２３０  コンタクト
２３１〜２３５  開口パターン
２４０，２１４  層間絶縁膜
２４２  金属配線層
２５１  第１絶縁膜
２５２  第２絶縁膜
２５３  第１金属膜
２５４  第２金属膜
２５５  第３金属膜
２５６  第４金属膜
【図１】
0005798502.tif 000002
【図２】
0005798502.tif 000003
【図３】
0005798502.tif 000004
【図４】
0005798502.tif 000005
【図５】
0005798502.tif 000006
【図６】
0005798502.tif 000007
【図７】
0005798502.tif 000008
【図８】
0005798502.tif 000009
【図９】
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【図１０】
0005798502.tif 000011
【図１１】
0005798502.tif 000012
【図１２】
0005798502.tif 000013
【図１３】
0005798502.tif 000014
【図１４】
0005798502.tif 000015
【図１５】
0005798502.tif 000016
【図１６】
0005798502.tif 000017
【図１７】
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【図１８】
0005798502.tif 000019
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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