(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層と、
前記半導体層の表面に形成された第２導電型の第１のウエル領域と、
前記第１のウエル領域に形成された第１導電チャネル型の第１のＭＯＳトランジスタと、
前記半導体層の表面に形成された第１導電型の第２のウエル領域と、
前記第２のウエル領域に形成された第２導電チャネル型の第２のＭＯＳトランジスタと、
前記半導体層の中に形成された縦型バイポーラトランジスタと、
前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第１及び第２のＭＯＳトランジスタから電気的に分離する第２導電型の分離層と、を備え、
前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面に形成された第１導電型のエミッタ領域と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して形成された第１導電型のベース幅制御層と、を備え、前記ベース領域は前記第１のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第２のウエル領域の形成工程を用いて形成されたことを特徴とする半導体装置。
【請求項２】
前記縦型バイポーラトランジスタは、前記エミッタ領域の底部に接した第１導電型の低濃度エミッタ領域を備え、
前記第１のＭＯＳトランジスタは、第１導電型の高濃度ドレイン層と、この第１導電型の高濃度ドレイン層より深い第１導電型の低濃度ドレイン層を備え、
前記エミッタ領域は前記第１導電型の高濃度ドレイン層の形成工程を用いて形成され、前記低濃度エミッタ領域は、前記第１導電型の低濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記縦型バイポーラトランジスタは、前記低濃度エミッタ領域の底部に接した第２導電型の高濃度ベース領域を備え、
前記第２のＭＯＳトランジスタは、第２導電型の高濃度ドレイン層と、この第２導電型の高濃度ドレイン層より深い第２導電型の低濃度ドレイン層を備え、
前記高濃度ベース領域は、前記第２導電型の低濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記縦型バイポーラトランジスタは、前記ベース領域の表面に形成された第２導電型のベース電極取り出し層を備え、このベース電極取り出し層は、前記第２のＭＯＳトランジスタの前記第２導電型の高濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に、第１導電型のコレクタ電極取り出し層を備え、このコレクタ電極取り出し層は、前記第１のＭＯＳトランジスタの前記第１導電型の高濃度ドレイン層の形成工程を用いて形成されたことを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
【請求項６】
前記分離層は、前記第１のウエル領域の形成工程を用いて形成されていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
第１導電型の半導体層の表面に第２導電型の第１のウエル領域を形成する工程と、
前記第１のウエル領域に第１導電チャネル型の第１のＭＯＳトランジスタを形成する工程と、
前記半導体層の表面に第１導電型の第２のウエル領域を形成する工程と、
前記第２のウエル領域に第２導電チャネル型の第２のＭＯＳトランジスタを形成する工程と、
前記半導体層の中に縦型バイポーラトランジスタを形成する工程と、
前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第１及び第２のＭＯＳトランジスタから電気的に分離する第２導電型の分離層を形成する工程と、を備え、
前記縦型バイポーラトランジスタを形成する工程は、
前記分離層により分離された前記半導体層の表面に第２導電型のベース領域を形成する工程と、
前記ベース領域の表面に第１導電型のエミッタ領域を形成する工程と、
前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して第１導電型のベース幅制御層を形成する工程と、を備え、
前記ベース領域は、前記第１のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第２のウエル領域の形成工程を用いて形成されることを特徴とする半導体装置の製造方法。
【請求項８】
前記縦型バイポーラトランジスタを形成する工程は、前記エミッタ領域の底部に接した第１導電型の低濃度エミッタ領域を形成する工程と、を備え、
前記第１のＭＯＳトランジスタを形成する工程は、第１導電型の高濃度ドレイン層を形成する工程と、この第１導電型の高濃度ドレイン層より深い第１導電型の低濃度ドレイン層を形成する工程を備え、
前記エミッタ領域は前記第１導電型の高濃度ドレイン層の形成工程を用いて形成され、前記低濃度エミッタ領域は、前記第１導電型の低濃度ドレイン層の形成工程を用いて形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢｉＣＭＯＳプロセスにより製造される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＢｉＣＭＯＳプロセスにより、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）、Ｎチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）及び縦型ＮＰＮバイポーラトランジスタ（以下、Ｖ−ＮＰＮトランジスタという）が１つの半導体基板上に形成された半導体装置が知られている。この種の半導体装置は、特許文献１に記載されている。
【０００３】
この場合、Ｖ−ＮＰＮトランジスタのＰ型ベース領域を形成するための専用工程を設け、Ｖ−ＮＰＮトランジスタの特性、特にｈＦＥ（直流電流増幅率）を所望の値に調整していた。また、工程合理化のために、専用工程を設けず、Ｐ型ベース領域をＰ型ウエル領域の形成工程を用いて形成することも行われていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１９７７９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、Ｐ型ベース領域の形成工程をＰ型ウエル領域の形成工程を用いて形成する場合には、ベース領域の不純物プロファイルは、Ｐ型ウエル領域の不純物プロファイルと同じになるため、Ｖ−ＮＰＮトランジスタの所望の特性が得られず、特にｈＦＥは所望の値より小さいという問題があった。
【課題を解決するための手段】
【０００６】
そこで、本発明の半導体装置は、第１導電型の半導体層と、前記半導体層の表面に形成された第２導電型の第１のウエル領域と、前記第１のウエル領域に形成された第１導電チャネル型の第１のＭＯＳトランジスタと、前記半導体層の表面に形成された第１導電型の第２のウエル領域と、前記第２のウエル領域に形成された第２導電チャネル型の第２のＭＯＳトランジスタと、前記半導体層の中に形成された縦型バイポーラトランジスタと、前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第１及び第２のＭＯＳトランジスタから電気的に分離する第２導電型の分離層と、を備え、
前記縦型バイポーラトランジスタは、前記分離層により分離された前記半導体層の表面に形成された第２導電型のベース領域と、前記ベース領域の表面に形成された第１導電型のエミッタ領域と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して形成された第１導電型のベース幅制御層と、を備え、前記ベース領域は前記第１のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第２のウエル領域の形成工程を用いて形成されたことを特徴とするものである。
【０００７】
また、本発明の半導体装置の製造方法は、第１導電型の半導体層の表面に第２導電型の第１のウエル領域を形成する工程と、前記第１のウエル領域に第１導電チャネル型の第１のＭＯＳトランジスタを形成する工程と、前記半導体層の表面に第１導電型の第２のウエル領域を形成する工程と、前記第２のウエル領域に第２導電チャネル型の第２のＭＯＳトランジスタを形成する工程と、前記半導体層の中に縦型バイポーラトランジスタを形成する工程と、前記縦型バイポーラトランジスタが形成された前記半導体層の部分を前記第１及び第２のＭＯＳトランジスタから電気的に分離する第２導電型の分離層を形成する工程と、を備え、
前記縦型バイポーラトランジスタを形成する工程は、前記分離層により分離された前記半導体層の表面に第２導電型のベース領域を形成する工程と、前記ベース領域の表面に第１導電型のエミッタ領域を形成する工程と、前記エミッタ領域の下の前記ベース領域が浅くなるように、前記エミッタ領域の下の前記ベース領域の底部に接触して第１導電型のベース幅制御層を形成する工程と、を備え、
前記ベース領域は、前記第１のウエル領域の形成工程を用いて形成され、前記ベース幅制御層は、前記第２のウエル領域の形成工程を用いて形成されることを特徴とするものである。
【発明の効果】
【０００８】
本発明によれば、ＢｉＣＭＯＳプロセスにより製造される半導体装置において、Ｖ−ＮＰＮトランジスタの製造工程を合理化することができるとともに、そのトランジスタの所望の特性が得られ、特に、ｈＦＥ（直流電流増幅率）を大きな値に調整することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態における半導体装置の断面図である。
【図２】本発明の第１の実施形態における半導体装置のＶ−ＮＰＮトランジスタの平面図である。
【図３】本発明の第１の実施形態におけるＰ型ウエル領域、Ｎ＋型ウエル領域、Ｐ型ベース領域及びＮ型ベース幅制御層の不純物プロファイルを示す図である。
【図４】本発明の第２の実施形態における半導体装置の断面図である。
【図５】本発明の第３の実施形態における半導体装置の断面図である。
【図６】本発明の第４の実施形態における半導体装置の断面図である。
【図７】比較例における半導体装置の断面図である。
【発明を実施するための形態】
【００１０】
＜＜第１の実施形態＞＞
図１は、本発明の第１の実施形態における半導体装置の断面図である。図２は、半
導体装置のＶ−ＮＰＮトランジスタの平面図である。図２のＡ−Ａ線における断面図が、図１のＶ−ＮＰＮトランジスタの断面図に対応している。
【００１１】
Ｐ型単結晶からなる半導体基板１上にＮ−型エピタキシャル半導体層２が形成されている。半導体基板１とＮ−型エピタキシャル半導体層２とはＰＮ接合を形成している。ＮＭＯＳトランジスタとＰＭＯＳトランジスタの形成領域において、半導体基板１とＮ−型エピタキシャル半導体層２のＰＮ接合部に跨って、Ｎ−型エピタキシャル半導体層２（ＰＭＯＳトランジスタの基板）の抵抗を下げるために、Ｎ＋型埋め込み層３Ａが形成されている。
【００１２】
また、Ｖ−ＮＰＮトランジスタの形成領域において、半導体基板１とＮ−型エピタキシャル半導体層２のＰＮ接合部に跨って、Ｎ−型エピタキシャル半導体層２（Ｖ−ＮＰＮトランジスタのコレクタ領域）の抵抗を下げるために、Ｎ＋型埋め込み層３Ｂが形成されている。
【００１３】
Ｖ−ＮＰＮトランジスタが形成されるＮ−型エピタキシャル半導体層２の第１の部分は、Ｐ型下分離層４ＡとＰ型上分離層４ＢからなるＰ型分離層４により、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されたＮ−型エピタキシャル半導体層２の第２の部分から電気的に分離されている。すなわち、Ｐ型下分離層４Ａは、半導体基板１とＮ−型エピタキシャル半導体層２のＰＮ接合部から上下方向に拡散されており、Ｐ型上分離層４Ｂは、エピタキシャル半導体層２の表面から下方に拡散されている。Ｐ型下分離層４Ａの上端部とＰ型上分離層４Ｂの下端部は重畳している。このＰ型分離層４は、図２に示すように、Ｖ−ＮＰＮトランジスタが形成されるＮ−型エピタキシャル半導体層２の第１の部分を完全に囲んでいる。
【００１４】
Ｎ−型エピタキシャル半導体層２の表面には例えばＬＯＣＯＳ（Local Oxidation of Silicon）膜５のようなフィールド絶縁膜が形成されている。ＬＯＣＯＳ膜５が形成されていないエピタキシャル半導体層２の表面が、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ及びＶ−ＮＰＮトランジスタの活性化領域になっている。
【００１５】
ＮＭＯＳトランジスタにおいて、Ｎ−型エピタキシャル半導体層２の表面にＰ型ウエル領域６が形成されている。前述のＰ型上分離層４Ｂは、工程合理化のために、Ｐ型ウエル領域６の形成工程（ボロン等のＰ型不純物のイオン注入＋拡散）を用いて形成することができる。
【００１６】
Ｐ型ウエル領域６の表面にゲート絶縁膜を介してゲート電極１０Ａが形成されている。ゲート電極１０Ａの側壁には側壁スペーサ絶縁膜が形成されている。そして、ゲート電極１０Ａの両側のＰ型ウエル領域６の表面に、ＮＭＯＳトランジスタのソース層とドレイン層が形成されている。ソース層は、Ｎ＋型ソース層１４Ｓと、Ｎ＋型ソース層１４Ｓより深く、低濃度のＮ−型ソース層１２Ｓから構成されている。ドレイン層は、Ｎ＋型ドレイン層１４Ｄと、Ｎ＋型ドレイン層１４Ｄより深く、低濃度のＮ−型ドレイン層１２Ｄから構成されている。Ｎ＋型ソース層１４Ｓ及びＮ＋型ドレイン層１４Ｄは、側壁スペーサ絶縁膜の横方向の端に自己整合的（self-aligned）に形成されている。Ｎ−型ソース層１２Ｓ及びＮ−型ドレイン層１２Ｄは、ゲート電極１０Ａの横方向の端に自己整合的に形成されている。
【００１７】
ＰＭＯＳトランジスタは、ＬＯＣＯＳ膜５を間に挟んで、ＮＭＯＳトランジスタと隣接し、Ｎ−型エピタキシャル半導体層２の表面に形成されたＮ型ウエル領域８の中に形成されている。このＮ型ウエル領域８の表面にゲート絶縁膜を介してゲート電極１０Ｂが形成されている。
【００１８】
ＰＭＯＳトランジスタのゲート電極１０Ｂの側壁には、側壁スペーサ絶縁膜が形成されている。そして、ゲート電極１０Ｂの両側のＮ型ウエル領域８の表面に、ＰＭＯＳトランジスタのソース層とドレイン層が形成されている。ソース層は、Ｐ＋型ソース層１３Ｓと、Ｐ＋型ソース層１３Ｓより深く、低濃度のＰ−型ソース層１１Ｓから構成されている。ドレイン層は、Ｐ＋型ドレイン層１３Ｄと、Ｐ＋型ドレイン層１３Ｄより深く、低濃度のＰ−型ドレイン層１１Ｄから構成されている。Ｐ＋型ソース層１３Ｓ及びＰ＋型ドレイン層１３Ｄは、側壁スペーサ絶縁膜の横方向の端に自己整合的に形成されている。Ｐ−型ソース層１１Ｓ及びＰ−型ドレイン層１１Ｄは、ゲート電極１０Ｂの横方向の端に自己整合的に形成されている。
【００１９】
Ｖ−ＮＰＮトランジスタは、Ｐ型分離層４により分離されたＮ−型エピタキシャル半導体層２の中に形成されている。すなわち、Ｎ−型エピタキシャル半導体層２の表面に、Ｐ型ベース領域７が形成されている。このＰ型ベース領域７の表面にＮ＋型エミッタ領域１４Ｅが形成されている。また、Ｐ型ベース領域７の表面に、Ｎ＋型エミッタ領域１４Ｅに隣接してＰ＋型ベース電極取り出し層１３Ｂが形成されている。また、Ｐ型分離層４により分離されたＮ−型エピタキシャル半導体層２の表面には、Ｐ型ベース領域７に隣接して、Ｎ＋型コレクタ電極取り出し層１４Ｃが形成されている。Ｐ型分離層４により分離されたＮ−型エピタキシャル半導体層２は、Ｎ−型コレクタ領域になっている。
【００２０】
Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の底部に接触してＮ型ベース幅制御層９が形成されている。Ｎ型ベース幅制御層９が形成されることで、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７が局所的に浅くなっている。これにより、Ｎ＋型エミッタ領域１４Ｅの下方のベース幅（Ｎ＋型エミッタ領域１４ＥとＮ型ベース幅制御層９とによって挟まれたＰ型ベース領域７の縦方向の幅）が小さくなり、Ｖ−ＮＰＮトランジスタのｈＦＥ（直流電流増幅率）を大きくすることができる。
【００２１】
Ｐ型ベース領域７は、Ｐ型ウエル領域６の形成工程（ボロン等のＰ型不純物のイオン注入＋拡散）を用いて形成し、Ｎ型ベース幅制御層９は、Ｎ型ウエル領域８の形成工程（リン等のＮ型不純物のイオン注入＋拡散）を用いて形成することにより、工程合理化を図ることができる。
【００２２】
この点についてさらに詳しく説明する。図３（Ａ）は、Ｐ型ウエル領域６とＮ型ウエル領域８の不純物プロファイルを示す図であり、図３（Ｂ）はＰ型ベース領域７とＮ型ベース幅制御層９の不純物プロファイルを示す図である。図３（Ａ）に示すように、Ｐ型ウエル領域６の表面の不純物濃度は、Ｎ型ウエル領域８の表面の不純物濃度より高く設定され、かつＰ型ウエル領域６は、Ｎ型ウエル領域８よりも浅く拡散されている。
【００２３】
そして、Ｐ型ベース領域７の形成領域の全体にはＰ型ウエル領域６の形成と同じ条件（イオン注入及び熱拡散の条件）でＰ型不純物が導入され、Ｎ＋型エミッタ領域１４Ｅの形成領域においては、Ｎ型ウエル領域８と同じ条件（イオン注入及び熱拡散の条件）でＮ型不純物がＰ型不純物に重畳して導入される。この結果、図３（Ｂ）に示すように、Ｎ＋型エミッタ領域１４Ｅの形成領域においては、Ｐ型不純物がＮ型不純物によってコンペンセートされ、この領域のＰ型ベース領域７は浅くなり、Ｐ型ベース領域７の底部に接してＮ型ベース幅制御層９が形成されることになる。Ｎ＋型エミッタ領域１４ＥとＮ型ベース幅制御層９とよって挟まれたＰ型ベース領域７の縦方向の幅がベース幅になる。
【００２４】
この場合、Ｐ型ベース領域７の形成領域の全体に、Ｐ型ウエル領域６及びＮ型ウエル領域８と同じ条件でＰ型不純物及びＮ型不純物を導入することにより、Ｎ型ベース幅制御層９をＰ型ベース領域７の底部全体に接して形成し、Ｐ型ベース領域７を全体に浅くすることもできる。しかしながら、そのようにすると、Ｐ型ベース領域７の抵抗が高くなり、Ｖ−ＮＰＮトランジスタのスイッチング速度が落ちるという問題がある。したがって、Ｖ−ＮＰＮトランジスタのスイッチング速度を落とすことなく、ｈＦＥを大きくするためには、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７を局所的に浅くすることが必要となる。
【００２５】
一例として、Ｐ型ウエル領域６の深さ（＝Ｎ型ベース幅制御層９が形成されていない領域のＰ型ベース領域７の深さ）は１．６μｍ、Ｎ＋型エミッタ領域１４Ｅの深さは０．２μｍである。すると、Ｎ型ベース幅制御層９が形成されていない領域のベース幅は１．４μｍであるが、Ｎ型ベース幅制御層９が形成されているＮ＋型エミッタ領域１４Ｅの下のベース幅は１．０μｍと小さくなる。Ｎ型ベース幅制御層９を形成しない場合のｈＦＥは３０程度であるのに対して、Ｎ型ベース幅制御層９を形成した場合のｈＦＥは１７０程度と大きくすることができた。
【００２６】
また、工程合理化のために、Ｎ＋型エミッタ領域１４Ｅ、Ｎ＋型コレクタ電極取り出し層１４Ｃは、ＮＭＯＳトランジスタのＮ＋型ソース層１４Ｓ及びＮ＋型ドレイン層１４Ｄの形成工程（Ｎ型不純物のイオン注入）を用いて形成し、さらに、Ｐ＋型ベース電極取り出し層１３Ｂは、ＰＭＯＳトランジスタのＰ＋型ソース層１３Ｓ及びＰ＋型ドレイン層１３Ｄの形成工程（Ｐ型不純物のイオン注入）を用いて形成している。
【００２７】
ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ及びＶ−ＮＰＮトランジスタが形成されたＮ−型エピタキシャル半導体層２の表面は、ＣＶＤ法により形成されたＢＰＳＧ等からなる層間絶縁膜１５によって覆われている。そして、層間絶縁膜１５に形成されたコンタクトホールを通して、ＮＭＯＳトランジスタのＮ＋型ソース層１４Ｓ及びＮ＋型ドレイン層１４Ｄにそれぞれ電気的に接続されたソース電極１６Ｓ、ドレイン電極１６Ｄが形成されている。同様に、ＰＭＯＳトランジスタのＰ＋型ソース層１３Ｓ及びＰ＋型ドレイン層１３Ｄにそれぞれ電気的に接続されたソース電極１７Ｓ、ドレイン電極１７Ｄが形成されている。同様に、Ｖ−ＮＰＮトランジスタのＮ＋型エミッタ領域１４Ｅ、Ｐ＋型ベース電極取り出し層１３Ｂ及びＮ＋型コレクタ電極取り出し層１４Ｃにそれぞれ電気的に接続されたエミッタ電極１８Ｅ、ベース電極１８Ｂ及びコレクタ電極１８Ｃが形成されている。
【００２８】
以下、本実施形態の半導体装置の製造方法を図１乃至図３に基づいて説明する。先ず、Ｐ型単結晶シリコンからなる半導体基板１の表面のＮ＋型埋め込み層３Ａ，３Ｂの形成領域に、第１のフォトリソ工程を経て、リン等のＮ型不純物を選択的にイオン注入する。また、半導体基板１の表面のＰ型下分離層４Ａの形成領域に、第２のフォトリソ工程を経て、ボロン等のＰ型不純物を選択的にイオン注入する。
【００２９】
その後、半導体基板１の表面上にＮ−型エピタキシャル半導体層２をエピタキシャル成長により形成する。この時、半導体基板１の表面に注入されたＮ型不純物及びＰ型不純物が拡散されることにより、Ｎ＋型埋め込み層３Ａ，３Ｂ及びＰ型下分離層４Ａが形成される。
【００３０】
次に、選択酸化法により、Ｎ−型エピタキシャル半導体層２上にＬＯＣＯＳ膜５を形成する。次に、Ｎ−型エピタキシャル半導体層２のＰ型ウエル領域６、Ｐ型ベース領域７及びＰ型上分離層４Ｂの形成領域に、第３のフォトリソ工程を経て、ボロンを選択的にイオン注入する。このイオン注入条件は、例えば、加速エネルギー４０〜４００ＫｅＶ、ドーズ量５×１０１２〜２×１０１４／ｃｍ２である。また、Ｎ−型エピタキシャル半導体層２のＮ型ウエル領域８及びＮ型ベース幅制御層９に、第４のフォトリソ工程を経て、リンを選択的にイオン注入する。このイオン注入条件は、例えば、加速エネルギー８０〜５００ＫｅＶ、ドーズ量１×１０１２〜１×１０１４／ｃｍ２である。
【００３１】
次に、例えば、８００〜１１５０℃、１０分〜２時間の条件で、Ｎ−型エピタキシャル半導体層２の中に注入されたボロン、リンの熱拡散を行うことにより、Ｐ型ウエル領域６、Ｐ型ベース領域７、Ｐ型上分離層４Ｂ、Ｎ型ウエル領域８及びＮ型ベース幅制御層９を同時に形成する。なお、Ｐ型ウエル領域６等の形成用のイオン注入工程とＮ型ウエル領域８等の形成用のイオン注入工程の順番は逆でも良い。また、両者の不純物プロファイルを調整するために、２段階の熱拡散処理を行っても良い。例えば、Ｎ型ウエル領域８等を形成後に第１回目の熱拡散を行い、その後Ｐ型ウエル領域６等を形成し、第２回目の熱拡散を行うようにしても良い。
【００３２】
その後、熱酸化によりゲート絶縁膜を形成し、そのゲート絶縁膜上にＮＭＯＳトランジスタのゲート電極１０Ａ、ＰＭＯＳトランジスタのゲート電極１０Ｂを形成する。そして、第５のフォトリソ工程を経て、リンのイオン注入により、ＮＭＯＳトランジスタのＮ−型ソース層１２Ｓ、Ｎ−型ドレイン層１２Ｄを形成する。このイオン注入条件は、例えば、加速エネルギー１０〜１００ＫｅＶ、ドーズ量５×１０１２〜５×１０１４／ｃｍ２である。
【００３３】
次に、第６のフォトリソ工程を経て、ボロンのイオン注入により、ＰＭＯＳトランジスタのＰ−型ソース層１１Ｓ、Ｐ−型ドレイン層１１Ｄを形成する。このイオン注入条件は、例えば、加速エネルギー１０〜１００ＫｅＶ、ドーズ量５×１０１２〜５×１０１４／ｃｍ２である。その後、Ｎ−型ソース層１２Ｓ、Ｎ−型ドレイン層１２Ｄ、Ｐ−型ソース層１１Ｓ及びＰ−型ドレイン層１１Ｄを深くするために熱拡散をしても良い。
【００３４】
次に、ゲート電極１０Ａ，１０Ｂの側壁に側壁スペーサ絶縁膜を形成する。側壁スペーサ絶縁膜は、ＣＶＤ法により、ＳｉＯ２等の絶縁膜をＮ−型エピタキシャル半導体層２上の全面に堆積し、この絶縁膜をエッチバックすることにより形成することができる。
【００３５】
次に、第７のフォトリソ工程を経て、ヒ素のイオン注入により、ＮＭＯＳトランジスタのＮ＋型ソース層１４Ｓ、Ｎ＋型ドレイン層１４Ｄを形成する。このイオン注入条件は、例えば、加速エネルギー１０〜１００ＫｅＶ、ドーズ量５×１０１４〜５×１０１６／ｃｍ２である。
【００３６】
次に、第８のフォトリソ工程を経て、ＢＦ２のイオン注入により、ＰＭＯＳトランジスタのＰ＋型ソース層１３Ｓ、Ｐ＋型ドレイン層１３Ｄを形成する。このイオン注入条件は、例えば、加速エネルギー５〜５０ＫｅＶ、ドーズ量２×１０１４〜２×１０１６／ｃｍ２である。
【００３７】
次に、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ及びＶ−ＮＰＮトランジスタが形成されたＮ−型エピタキシャル半導体層２の表面に、ＣＶＤ法によりＢＰＳＧ等からなる層間絶縁膜１５を形成する。そして、層間絶縁膜１５にコンタクトホールを形成し、ソース電極１６Ｓ、ドレイン電極１６Ｄ等の電極を形成する。
【００３８】
＜＜第２の実施形態＞＞
図４は、本発明の第２の実施形態における半導体装置の断面図である。本実施形態が第１の実施形態（図１）と異なるのは、Ｎ＋型エミッタ領域１４Ｅの底部に接して、Ｎ＋型エミッタ領域１４Ｅより低濃度のＮ−型エミッタ領域１２Ｅが形成されていることである。工程合理化のために、Ｎ＋型エミッタ領域１４Ｅは、ＮＭＯＳトランジスタのＮ＋型ソース層１４Ｓ及びＮ＋型ドレイン層１４Ｄの形成工程（Ｎ型不純物のイオン注入）を用いて形成することが好ましい。Ｎ−型エミッタ領域１２Ｅは、ＮＭＯＳトランジスタのＮ−型ソース層１２Ｓ及びＮ−型ドレイン層１２Ｄの形成工程（Ｎ型不純物のイオン注入）を用いて形成することが好ましい。
【００３９】
ＮＭＯＳトランジスタのＮ−型ソース層１２Ｓ及びＮ−型ドレイン層１２Ｄは、Ｎ＋型ソース層１４Ｓ及びＮ＋型ドレイン層１４Ｄより深く形成されるが、そのためには、例えば、Ｎ＋型ソース層１４Ｓ及びＮ＋型ドレイン層１４Ｄはヒ素のイオン注入で形成し、Ｎ−型ソース層１２Ｓ及びＮ−型ドレイン層１２Ｄはリンのイオン注入で形成する。ＮＭＯＳトランジスタが高耐圧トランジスタの場合は、Ｎ−型ソース層１２Ｓ及びＮ−型ドレイン層１２Ｄを熱拡散して深くした後に、Ｎ＋型ソース層１４Ｓ及びＮ＋型ドレイン層１４Ｄを形成する。このようにすることで、Ｎ−型エミッタ領域１２もＮ−型ソース層１２Ｓ及びＮ−型ドレイン層１２Ｄと同じように深く形成することができる。
【００４０】
Ｎ＋型エミッタ領域１４Ｅは縦方向で見ると、ＮＭＯＳトランジスタと同じＬＤＤ構造になる。つまり、Ｎ＋型エミッタ領域１４Ｅは、Ｎ＋型エミッタ領域１４Ｅの底部に接して縦方向（深さ方向）に延び、Ｎ＋型エミッタ領域１４Ｅより低濃度のＮ−型エミッタ領域１２Ｅが形成されることになる。
【００４１】
これにより、Ｎ＋型エミッタ領域１４Ｅの下方のベース幅は、Ｎ−型エミッタ領域１２ＥとＮ型ベース幅制御層９とによって挟まれたＰ型ベース領域７の縦方向の幅となり、第１の実施形態に比して、Ｎ−型エミッタ領域１２Ｅの幅の分だけ小さくなる。
【００４２】
本実施形態のＶ−ＮＰＮトランジスタによれば、Ｎ−型エミッタ領域１２Ｅが無い第１の実施形態のＶ−ＮＰＮトランジスタより大きなｈＦＥ（例えば、１７０以上）を得ることができる。なお、イオン注入前のフォトリソ工程におけるフォトマスクを調整して、Ｎ−型エミッタ領域１２Ｅのイオン注入領域を横方向に広げることにより、Ｎ−型エミッタ領域１２Ｅは、Ｎ＋型エミッタ領域１４Ｅの底部に接するだけでなく、Ｎ＋型エミッタ領域１４Ｅの側面に接して横方向に延びて形成することもできる。これにより、ｈＦＥをさらに大きくすることができる。
【００４３】
＜＜第３の実施形態＞＞
図５は、本発明の第３の実施形態における半導体装置の断面図である。本実施形態が第２の実施形態（図４）と異なるのは、Ｎ−型エミッタ領域１２Ｅの底部に接して、Ｐ型ベース領域７の濃度を高めたＰ＋型ベース領域１１Ｂが形成されていることである。工程合理化のために、Ｐ＋型ベース領域１１Ｂは、ＰＭＯＳトランジスタの深いＰ−型ソース層１１Ｓ及びＰ−型ドレイン層１１Ｄの形成工程（Ｐ型不純物、例えばボロンのイオン注入）を用いて形成することが好ましい。
【００４４】
Ｐ−型ソース層１１Ｓ及びＰ−型ドレイン層１１ＤをＰ＋型ソース層１３Ｓ及びＰ＋型ドレイン層１３Ｄより深く形成するために、例えば、Ｐ−型ソース層１１Ｓ及びＰ−型ドレイン層１１Ｄはボロンのイオン注入で形成し、Ｐ＋型ソース層１３Ｓ及びＰ＋型ドレイン層１３Ｄを２フッ化ボロン（ＢＦ２）のイオン注入で形成することができる。また、ＰＭＯＳトランジスタが高耐圧トランジスタの場合は、Ｐ−型ソース層１１Ｓ及びＰ−型ドレイン層１１Ｄを熱拡散して深くした後に、Ｐ＋型ソース層１３Ｓ及びＰ＋型ドレイン層１３Ｄを形成する。
【００４５】
Ｐ＋型ベース領域１１Ｂの形成により、Ｎ＋型エミッタ領域１４Ｅの下のＰ型ベース領域７の濃度は局所的に高くなり、また、コンペンセートによりＮ−型エミッタ領域１２Ｅは浅くなる。これにより、Ｎ＋型エミッタ領域１４Ｅの下方のベース幅は、第２の実施形態に比べると小さくなるので、本実施形態におけるＶ−ＮＰＮトランジスタのｈＦＥは、第２の実施形態に比してやや小さい値に調整される。
【００４６】
なお、本実施形態においても、イオン注入前のフォトリソ工程におけるフォトマスクを調整して、Ｐ＋型ベース領域１１Ｂのイオン注入領域を横方向に広げることにより、Ｐ＋型ベース領域１１Ｂは、Ｎ−型エミッタ領域１２Ｅの底部に接するだけでなく、Ｎ−型エミッタ領域１３Ｅの側面に接して横方向に延びて形成することもできる。
【００４７】
＜＜第４の実施形態＞＞
図６は、本発明の第４の実施形態における半導体装置の断面図である。本実施形態が第２の実施形態（図４）と異なるのは、Ｎ型ベース幅制御層９を削除した点である。Ｎ＋型エミッタ領域１４Ｅの底部に接して、Ｎ＋型エミッタ領域１４Ｅより低濃度のＮ−型エミッタ領域１２Ｅが形成されている点は変わりがない。
【００４８】
したがって、この場合、Ｎ＋型エミッタ領域１４Ｅの下のベース幅は、Ｎ−型エミッタ領域１２Ｅとコレクタ領域であるＮ−型エピタキシャル半導体層２に挟まれたＰ型ベース領域７の縦方向の幅となる。本実施形態におけるＶ−ＮＰＮトランジスタのｈＦＥは、第２の実施形態に比して小さくなるが、図７に示す比較例のように、Ｎ−型エミッタ領域１２ＥもＮ型ベース幅制御層９もないものに比べると大きくすることができる。
【符号の説明】
【００４９】
１  半導体基板      ２  Ｎ−型エピタキシャル半導体層
３Ａ，３Ｂ  Ｎ＋型埋め込み層      ４Ａ  Ｐ型下分離層    ４Ｂ  Ｐ型上分離層
４  Ｐ型分離層      ５  ＬＯＣＯＳ膜      ６  Ｐ型ウエル領域
７  Ｐ型ベース領域      ８  Ｎ型ウエル領域      ９  Ｎ型ベース幅制御層
１０Ａ，１０Ｂ  ゲート電極    １１Ｓ  Ｐ−型ソース層
１１Ｂ  Ｐ＋型ベース領域      １１Ｄ  Ｐ−型ドレイン層
１２Ｓ  Ｎ−型ソース層        １２Ｄ  Ｎ−型ドレイン層
１２Ｅ  Ｎ−型エミッタ領域      １３Ｂ  Ｐ＋型ベース電極取り出し層
１３Ｓ  Ｐ＋型ソース層      １３Ｄ  Ｐ＋型ドレイン層
１４Ｃ  Ｎ＋型コレクタ電極取り出し層      １４Ｓ  Ｎ＋型ドレイン層
１４Ｄ  Ｎ＋型ドレイン層      １４Ｅ  Ｎ＋型エミッタ領域
１５  層間絶縁膜      １６Ｓ  ソース電極      １６Ｄ  ドレイン電極
１７Ｓ  ソース電極      １７Ｄ  ドレイン電極      １８Ｂ  ベース電極
１８Ｃ  コレクタ電極      １８Ｅ  エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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