(57)【特許請求の範囲】
【請求項１】
ｐ型半導体母体基板と、
前記ｐ型半導体母体基板上に形成された深いｎ型ウエル層と、
前記深いｎ型ウエル層の上に形成された浅いｐ型ウエル層と、
前記浅いｐ型ウエル層上に設けられ、ｎ型ソース・ドレイン拡散層、ゲート酸化膜、及びゲート電極とを有するトランジスタと、
を備える半導体装置の製造方法であって、
前記深いｎ型ウエル層、前記浅いｐ型ウエル層、及び前記トランジスタを形成する回路形成工程と、
前記回路形成工程より後に、前記浅いｐ型ウエル層と前記深いｎ型ウエル層との間に順方向バイアスを印加して、重金属イオンを移動させるバイアス印加工程と、
を具備する
半導体装置の製造方法。
【請求項２】
請求項１に記載された半導体装置の製造方法であって、
前記バイアス印加工程において、
更に、
前記浅いｐ型ウエル層と前記ｎ型ソース・ドレイン拡散層との間に、逆方向バイアスを印加する
半導体装置の製造方法。
【請求項３】
請求項１又は２に記載された半導体装置の製造方法であって、
前記バイアス印加工程において、
更に、
前記ｐ型半導体母体基板と前記深いｎ型ウエル層との間に、逆方向バイアスを印加する半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれかに記載された半導体装置の製造方法であって、
更に、
前記回路形成工程の後に、ウエハの状態で特性を検査する第１検査工程と、
前記第１検査工程の後に、前記半導体ウエハをダイシングしてチップとし、前記チップをパッケージングするパッケージ組み立て工程と、
前記パッケージ組み立て工程の後に、パッケージングされた前記チップの特性を検査する第２検査工程と、
を具備し、
前記バイアス印加工程は、前記第１検査工程、前記パッケージング組み立て工程、及び前記第３検査工程のうちの少なくとも一工程において実施される
半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載された半導体装置の製造方法であって、
前記回路形成工程は、重金属イオンを捕獲するための重金属捕獲領域を形成する重金属捕獲領域形成工程を有し、
前記重金属捕獲領域は、前記ｐ型半導体母体基板において前記深いｎ型ウエル層に近接した部分と、前記浅いｐ型ウエル層において前記深いｎ型ウエル層に近接した部分と、のうちの少なくとも一方に設けられる
半導体装置の製造方法。
【請求項６】
ｐ型半導体母体基板と、
前記ｐ型半導体母体基板上に形成された深いｎ型ウエル層と、
前記深いｎ型ウエル層の上に形成された浅いｐ型ウエル層と、
前記浅いｐ型ウエル層上に設けられ、ｎ型ソース・ドレイン拡散層、ゲート酸化膜、及びゲート電極とを有するトランジスタと、
重金属イオンを捕獲するための重金属捕獲領域と、
を具備した半導体装置であって、
前記重金属捕獲領域は、前記ｐ型半導体母体基板において前記深いｎ型ウエル層に近接した部分および前記浅いｐ型ウエル層において前記深いｎ型ウエル層に近接した部分に設けられている
半導体装置。
【請求項７】
請求項６に記載された半導体装置であって、
前記重金属捕獲領域は、酸素が析出した酸素析出領域を含む
半導体装置。
【請求項８】
請求項６に記載された半導体装置であって、
前記重金属捕獲領域は、結晶格子が歪んだ格子歪み部を含む
半導体装置。
【請求項９】
請求項８に記載された半導体装置であって、
前記格子歪み部は、ホウ素濃度が周囲よりも高濃度化していることによって、格子が歪んでいる
半導体装置。
【請求項１０】
請求項８に記載された半導体装置であって、
前記格子歪み部は、チタンシリサイドを含むことによって格子が歪んでいる
半導体装置。
【請求項１１】
請求項８に記載された半導体装置であって、
前記格子歪み部は、炭素が導入されることによって、格子が歪んでいる
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体装置の重金属汚染の影響に対処するための技術に関する。
【背景技術】
【０００２】
ｐ型半導体母体基板上に、深いｎ型ウエル層（以下、ｎ型ウエル層と記載する場合がある）、浅いｐ型ウエル層（以下、ｐ型ウエル層と記載する場合がある）とが形成され、更にその上にｎ型ソース・ドレイン拡散層、ゲート酸化膜、及びゲート電極を有するトランジスタが形成された半導体装置が知られている。
【０００３】
このような半導体装置は、各種の工程を経て製造される。その製造過程において、重金属によって汚染されることがある。重金属汚染により、重金属イオンがｎ型ソース・ドレイン拡散層と浅いｐ型ウエル層とによって形成されるｐｎ接合近傍の空乏層に入り込むと、ｐｎ接合のリーク電流が増加することがある。ｐｎ接合リーク電流の増加は、例えばＤＲＡＭでは情報保持特性に関する不良、ＳＲＡＭでは待機時電流の増加、等といった回路の誤動作を招き、信頼性を低下させる。ｐｎ接合近傍における重金属を除去することのできる技術の提供が望まれる。
【０００４】
また、上述のような半導体装置を製造する製造過程においては、通常、複数回の特性検査が行われる。例えば、ウエハの状態で特性検査が実施され、更に、パッケージ組み立て工程の終了後に特性検査が実施される。このような場合、ウエハの状態での特性検査工程以前の製造工程中において重金属汚染が発生すると、ウエハの状態での特性検査工程における良品歩留まりが低下する。また、ウエハの裏面研削工程や、パッケージ組み立て工程において重金属汚染が発生すると、パッケージ組み立て工程終了後の特性検査において、それまで良品であったものまでが不良化してしまう。即ち、複数回実施される特性検査の各工程において不良品が増えつづけ、良品率が低下する。
【０００５】
よって、各特性検査における歩留まりを向上させ、全体としての歩留まりを向上させることが望まれる。
【０００６】
上記と関連して、特許文献１には、半導体装置組立後のチップ裏面に不純物を導入させたゲッタリング層を具備したことを特徴とする半導体装置、が記載されている。
【特許文献１】特開２００５−２７７１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ｐｎ接合近傍における重金属が除去された半導体装置及びその製造方法を提供することにある。
【０００８】
本発明の他の目的は、ｐｎ接合のリーク電流が抑制され、良品歩留まりが向上した半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明に係る半導体装置の製造方法は、図４に示すように、ｐ型半導体母体基板（１）と、ｐ型半導体母体基板（１）上に形成された深いｎ型ウエル層（２）と、深いｎ型ウエル層（２）の上に形成された浅いｐ型ウエル層（３）と、浅いｐ型ウエル層（３）上に設けられ、ｎ型ソース・ドレイン拡散層（４）、ゲート酸化膜（５）、及びゲート電極（６）とを有するトランジスタと、を有する半導体装置（１０）の製造方法である。図１に示すように、その半導体装置の製造方法は、深いｎ型ウエル層（２）、浅いｐ型ウエル層（３）、及びそのトランジスタを形成する回路形成工程（ステップＳ１０）と、回路形成工程（Ｓ１０）より後に、浅いｐ型ウエル層（３）と深いｎ型ウエル層（２）との間に順方向バイアスを印加して重金属イオンを移動させるバイアス印加工程（ステップＳ２１、７１、９１）と、を具備する。
【００１１】
上述の半導体装置の製造方法では、上述のバイアス印加工程において、図３に示すように、ｎ型ソース・ドレイン拡散層（４）と浅いｐ型ウエル層（３）との接合部分に重金属イオンが存在した場合、その重金属イオンは、内蔵電位によって浅いｐ型ウエル層（３）側に引き寄せられる。浅いｐ型ウエル層（３）に引き寄せられた重金属イオンは、浅いｐ型ウエル層（３）と深いｎ型ウエル層（２）との間の順方向バイアスにより、深いｎ型ウエル層（２）側へ移動する。更に、深いｎ型ウエル層（２）とｐ型半導体母体基板（１）との間の内蔵電位によって、ｐ型半導体母体基板（１）側へ引き寄せられる。このようにして、ｎ型ソース・ドレイン拡散層（４）と浅いｐ型ウエル層（３）間の重金属イオンは、ｐ型半導体母体基板（１）へと除去され、ｐｎ接合リーク電流が抑制される。
【００１２】
本発明に係る半導体装置の製造方法は、バイアス印加工程（Ｓ２１、７１、９１）において、更に、浅いｐ型ウエル層（３）とｎ型ソース・ドレイン拡散層（４）との間に、逆方向バイアスを印加する。
【００１３】
上述のように、浅いｐ型ウエル層（３）とｎ型ソース・ドレイン拡散層（４）との間に逆方向バイアスを印加することで、図８に示すように、浅いｐ型ウエル層（３）とｎ型ソース・ドレイン拡散層（４）との間の電位差は更に大きくなる。よって、浅いｐ型ウエル層（３）とｎ型ソース・ドレイン拡散層（４）との間に存在する重金属イオンは、より速やかに浅いｐがたウエル層（３）側へ移動する。
【００１４】
本発明に係る半導体装置の製造方法は、バイアス印加工程（Ｓ２１、９１、９１）において、更に、ｐ型半導体母体基板（１）と深いｎ型ウエル層（２）との間に、逆方向バイアスを印加する。
【００１５】
上述のように、ｐ型半導体母体基板（１）と深いｎ型ウエル層（２）との間に逆方向バイアスを印加することで、図８に示すように、ｐ型半導体母体基板（１）とｎ型ウエル層（４）との間の電位差は更に大きくなる。よって、深いｎ型ウエル層（４）に引き寄せられた重金属イオンは、より速やかにｐ型半導体母体基板（１）側へ移動する。
【００１６】
本発明に係る半導体装置の製造方法は、更に、図１に示すように、回路形成工程（Ｓ１０）の後に、ウエハの状態で特性を検査する第１検査工程（ステップＳ２０）と、第１検査工程（Ｓ２０）の後に、そのウエハをダイシングしてチップとし、そのチップをパッケージングするパッケージ組み立て工程（ステップＳ３０〜８０）と、パッケージ組み立て工程（Ｓ３０〜８０）の後に、パッケージングされたそのチップの特性を検査する第２検査工程（ステップＳ９０）と、を具備する。バイアス印加工程（Ｓ２１、７１、９１）は、第１検査工程（Ｓ２１）、パッケージング組み立て工程（Ｓ３０〜８０）、及び第２検査工程（Ｓ９０）のうちの少なくとも一工程において実施される。
【００１７】
本発明に係る半導体装置の製造方法において、図２に示すように、回路形成工程（１０）は、重金属捕獲領域（１１、３１）を形成する重金属捕獲領域形成工程（ステップＳ１２）を有し、図９に示すように、重金属捕獲領域（１１、３１）は、ｐ型半導体母体基板（１）において深いｎ型ウエル層（２）に近接した部分と、浅いｐ型ウエル層（３）において深いｎ型ウエル層（２）に近接した部分と、のうちの少なくとも一方に設けられる。
【００１８】
上述の半導体装置の製造方法によれば、図９に示すように、ｐ型半導体母体基板（１）における深いｎ型ウエル層近傍と、浅いｐ型ウエル層（３）における深いｎ型ウエル層（２）近傍において、重金属捕獲領域（１１、３１）が形成される。このような、重金属捕獲領域（１１、３１）は、重金属イオンを捕獲する。重金属捕獲領域（１１、３１）が、ｎ型ソース・ドレイン拡散層（４）と浅いｐ型ウエル層（３）との接合部分から近い場所に形成されているので、重金属イオンを重金属捕獲領域（１１、３１）まで移動させるのに必要な時間が短縮される。よって、より速やかに重金属イオンを除去することができる。
【００１９】
本発明に係る半導体装置（１０）は、図９に示すように、ｐ型半導体母体基板（１）と、ｐ型半導体母体基板（１）上に形成された深いｎ型ウエル層（２）と、深いｎ型ウエル層（２）の上に形成された浅いｐ型ウエル層（３）と、浅いｐ型ウエル層（３）上に設けられ、ｎ型ソース・ドレイン拡散層（４）、ゲート酸化膜（５）、及びゲート電極（６）とを有するトランジスタと、重金属捕獲領域（１１、３１）と、を具備した半導体装置である。重金属捕獲領域（１１、３１）は、ｐ型半導体母体基板（１）において深いｎ型ウエル層（２）に近接した部分と、浅いｐ型ウエル層（３）において深いｎ型ウエル層（２）に近接した部分と、のうちの少なくとも一方に設けられている。
【００２０】
本発明に係る半導体装置（１０）において、重金属捕獲領域（１１、３１）は、酸素が析出した酸素析出領域を含む。
【００２１】
本発明に係る半導体装置（１０）において、重金属捕獲領域（１１、３１）は、結晶格子が歪んだ格子歪み部を含む。
【００２２】
本発明に係る半導体装置（１０）において、その格子歪み部は、ホウ素濃度が周囲よりも高濃度化していることによって、格子が歪んでいる。
【００２３】
本発明に係る半導体装置（１０）において、その格子歪み部は、チタンシリサイドを含むことによって格子が歪んでいる。
【００２４】
本発明に係る半導体装置（１０）において、その格子歪み部は、炭素が導入されることによって、格子が歪んでいる。
【発明の効果】
【００２５】
本発明に依れば、ｐｎ接合近傍における重金属イオンが除去された半導体装置及びその製造方法が提供される。
【００２６】
本発明に依れば、更に、ｐｎ接合のリーク電流が抑制され、良品歩留まりが向上した半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００２７】
図面を参照して、本発明に係る半導体装置及びその製造方法を説明する。
【００２８】
（第１の実施の形態）
図４は、本実施の形態に係る半導体装置１０の構成を示す断面図である。本実施の形態では、ｐ型半導体母体基板（シリコン基板）１上にＤＲＡＭが形成された半導体装置１０について説明する。図４は、ＤＲＡＭのメモリセル部での断面図を示している。但し、実際にはメモリセル部の周辺に通常の周辺回路が設けられている。
【００２９】
図４を参照して、ｐ型半導体母体基板１上には、深いｎ型ウエル層２が形成されている。深いｎ型ウエル層２上には浅いｐ型ウエル層３が形成されている。そして、浅いｐ型ウエル層３上には、ｎ型拡散層をソース・ドレイン４とし、ゲート絶縁膜５とゲート電極６とを有したメモリセルトランジスタが形成されている。
【００３０】
図４では、ビット線７を共有する２つのメモリセルトランジスタが、一つの活性領域に形成されている。その活性領域は、浅溝素子分離８によって囲まれている。ゲート電極６の側面には、ゲート絶縁膜耐圧を向上させるために、熱酸化膜１２が形成されている。また、ゲート電極６の側部には、サイドスペーサ１３が形成されている。ゲート電極６の上部には、ゲート電極加工用のシリコン窒化膜９が形成されている。シリコン窒化膜９上には、シリコン酸化膜１４が形成されている。
【００３１】
また、ゲート絶縁膜５、シリコン窒化膜２０及びシリコン酸化膜１４を貫通するようにプラグ１５が形成されている。プラグ１５のうちの一は、ビット線７とｎ型ソース・ドレイン拡散層４とを接続している。他のプラグ１５は、他のｎ型ソース・ドレイン拡散層４とプラグ１７とを接続している。プラグ１７は、キャパシタ１６に接続されている。また、ビット線７とプラグ１７との間には、シリコン酸化膜１８が形成されている。更に、ビット線７とキャパシタ１６との間には、シリコン窒化膜１９が形成されている。
【００３２】
図５は、上述のような構成を有する半導体装置が、チップ化されてパッケージングされた状態における断面図である。上述のＤＲＡＭを有する半導体チップ２１が、接着テープ２３を介してＢＧＡ基板２２の片面に貼り付けられている。半導体チップ２１は、ワイヤ２４によってＢＧＡ基板２２に電気的に接続されている。半導体チップ２１及びワイヤ２４は、樹脂２７によって封止されている。ＢＧＡ基板２２の他面側には、半田ボール取り付け用の端子２５が設けられ、端子２５に半田ボール２６が取りつけられている。
【００３３】
続いて、半導体装置１０の製造方法について説明する。図１は、半導体装置１０の製造方法のフローチャートである。半導体装置１０の製造方法は、回路形成工程（ステップＳ１０）、第１検査工程（ステップＳ２０）、裏面を研磨する工程（ステップＳ３０）、ダイシングする工程（ステップＳ４０）、ＢＧＡ基板へ貼り付ける工程（ステップＳ５０）、ワイヤーボンディングする工程（ステップＳ６０）、樹脂で封止する工程（ステップＳ７０）、半田ボールをつける工程（ステップＳ８０）、及び第２検査工程（ステップＳ９０）を備えている。尚、裏面を研磨する工程（Ｓ３０）から半田ボールをつける工程（Ｓ８０）までが、パッケージ組み立て工程とする。
【００３４】
ここで、バイアスを印加する本発明の工夫は、第１検査工程（Ｓ２０）、樹脂で封止する工程（Ｓ７０）、及び第２検査工程（Ｓ９０）において実施される。各工程の詳細について以下に説明する。
【００３５】
ステップＳ２０；回路形成工程
ｐ型半導体母体基板１上に、深いｎ型ウエル層２、浅いｐ型ウエル層３、及びトランジスタが形成され、更に配線が形成される。このような半導体回路は、シリコン窒化膜やシリコン酸化膜を設けてパターニングしたり、イオン注入などの方法を用いて形成することができる。本工程において、ｐ型半導体母体基板上１に回路が形成されたウエハ状の半導体装置が得られる。
【００３６】
ステップＳ６０；第１検査工程
続いて、半導体ウエハの状態で、特性検査が行われる。その特性検査としては、通常は導通検査が実施されるが、本実施の形態ではこの導通検査の前にバイアスを印加する工程が追加されている（ステップＳ６１）。
【００３７】
ステップＳ６１；バイアス印加工程
バイアス印加工程（Ｓ６１）において、浅いｐ型ウエル層３と深いｎ型ウエル層２との間に順方向バイアスを印加する。バイアスの印加は、外部入力端子から別途入力してもよいし、回路の工夫により達成されてもよい。
【００３８】
バイアス印加工程（Ｓ６１）による作用を、図３、図７を参照して説明する。図７は、バイアスが印加されていない状態における各層のポテンシャルエネルギーを示す図である。ｎ型ソース・ドレイン拡散層４と浅いｐ型ウエル層３との間では、内蔵電位（拡散電位）によって浅いｐ型ウエル層３側の方がエネルギーが高くなっている。同様に、浅いｐ型ウエル層３と深いｎ型ウエル層２との間でも、浅いｐ型ウエル層３の方がエネルギーが高い。また、深いｎ型ウエル層２とｐ型半導体母体基板１との間では、ｐ型半導体母体基板１の方がエネルギーが高くなっている。
【００３９】
接合リーク電流増大の原因となる重金属イオンＭ＋は、銅イオンやニッケルイオンなどであり、正にイオン化している。よって、ｎ型ソースドレイン層４と浅いｐ型ウエル層３との間の空乏層に存在する重金属イオンＭ＋は、エネルギーの高い浅いｐ型ウエル層３側へ引き寄せられる。ところが、ｎ型ウエル層２と浅いｐ型ウエル層３との間では、ｎ型ウエル層２側のエネルギーが低くなっているので、浅いｐ型ウエル層３へ引き寄せられたＭ＋は、更にｎ型ウエル層２側へは移動しない。
【００４０】
一方、図３は、順方向バイアスを印加した状態でのポテンシャルエネルギーを示す図である。図３に示される例では、浅いｐ型ウエル層３と深いｎ型ウエル層２との間にのみ、順方向バイアスが印加されている。図７では、浅いｐ型ウエル層３と深いｎ型ウエル層２との間では浅いｐ型ウエル層３側の方がエネルギーが高かったが、順方向バイアスの印加により、図３の例では大小関係が逆転している。バイアスの印加されていないｎ型ソース・ドレイン層４と浅いｐ型ウエル層３との間、及びｎ型ウエル層２とｐ型半導体基板１との間の大小関係は、図７の例と同様である。
【００４１】
このように、ｐ型ウエル層３よりもｎ型ウエル層２側のエネルギーが高くなっているので、ｐ型ウエル層３に引き寄せられた重金属イオンＭ＋は、更にｎ型ウエル層２側へ引き寄せられる。ｎ型ウエル層２側へ引き寄せられた重金属イオンＭ＋は、更にエネルギーの高いｐ型半導体基板１側へ引き寄せられる。バイアスの印加が終了して、各層のエネルギーの状態が図７に示される状態に戻ったとしても、ｐ型半導体基板１側へ引き寄せられた重金属イオンＭ＋は、エネルギーの低いｎ型ウエル層２側へ引き戻されることはない。よって、重金属イオンＭ＋は、ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間から除去され、ｐｎ接合のリーク電流が抑制される。
【００４２】
尚、図３では、浅いｐ型ウエル層３と深いｎ型ウエル層２との間にのみ順方向のバイアスが印加されている例について説明したが、図８に示されるように、ｎ型ソース・ドレイン拡散層４と浅いｐ型ウエル層３との間、及び、深いｎ型ウエル層２とｐ型半導体母体基板１との間には、逆方向のバイアスを印加することが望ましい。ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間は、内蔵電位によってエネルギー差が生じていたが、逆方向バイアスを印加することでこのエネルギー差が更に拡大する。よって、ｎ型ソース・ドレイン拡散層とｐ型ウエル層３との間の空乏層に存在する重金属イオンＭ＋が、より速やかに、ｐ型ウエル層３側へと引き寄せられる。同様に、ｎ型ウエル層２まで引き寄せられた重金属イオンＭ＋は、より速やかにｐ型半導体母体基板１側へと引き寄せられる。即ち、重金属イオンＭ＋の除去をより短時間で行うことができる。
【００４３】
バイアス印加工程（Ｓ２１）におけるウエハの温度としては、高い方が重金属イオンの移動が促進されるが、高すぎるとトランジスタ特性変動要因となる場合がある。本実施の形態では、通常の動作試験で用いられる８０〜１００℃の範囲とした。
【００４４】
バイアス印加工程（Ｓ２１）の後に、通常と同様の特性検査が実施される。この特性検査の実施時には、ｎ型ソース・ドレイン拡散層４と浅いｐ型ウエル層３との間に逆方向バイアスが、浅いｐ型ウエル層３と深いｎ型ウエル層２との間にも逆方向バイアスが、ｎ型ウエル層２とｐ型半導体母体基板１との間にも逆方向バイアスが、それぞれ印加される。この時の各層のエネルギー状態を図６に示す。ｎ型ウエル層２のほうがｐ型半導体母体基板１よりもエネルギーが低いために、バイアス印加工程（Ｓ２１）でｐ型半導体母体基板１側まで引き寄せられた重金属イオンＭ＋がｎ型ウエル層２まで引き戻されることはない。即ち、ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間の空乏層まで、重金属イオンＭ＋が帰還することはない。
【００４５】
また、特性検査の実施後は、バイアスの印加が解除された状態となる。バイアスの印加が解除されたとしても、ｐ型半導体母体基板１とｎ型ウエル層との間には内蔵電位によるポテンシャルが形成されるため、重金属イオンＭ＋がｎ型ソース・ドレイン拡散層４まで帰還する可能性は小さい。
【００４６】
ステップＳ３０；裏面研磨
再び図１に戻り、半導体装置の製造方法についての説明を続ける。ウエハ状態での特性検査を終えた半導体装置１０は、ウエハを所定の厚さにするために裏面の研磨が行われる。
【００４７】
ステップＳ４０；ダイシング
次ぎに、ダイシングが行われ、半導体チップ２１が得られる。
【００４８】
ステップＳ５０；ＢＧＡ基板への貼り付け
ダイシングによって得られた半導体チップ２１を、接着テープ２３を介して、ＢＧＡ基板２２に貼り付ける。
【００４９】
ステップＳ６０；ワイヤーボンディング
半導体チップ２１の電極パッドとＢＧＡ基板２２の電極パッドとの間が、ワイヤ２４によって接続される。
【００５０】
ステップＳ７０；樹脂封止及びベーキング
続いて、樹脂２７でモールドした後に、ベーキングを行う。このベーキング時において、バイアス印加工程（Ｓ７１）が実施される。ベーキング時のバイアスは、ＢＧＡ基板２２の半田ボール取りつけ端子２５等から印加することができる。このバイアス印加工程（Ｓ７１）で印加されるバイアスは、既述したバイアス印加工程（Ｓ２１）と同様である。即ち、ｐ型ウエル層３とｎ型ウエル層２との間にのみ順方向バイアスを印加してもいいし、更にｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間や、ｎ型ウエル層２とｐ型半導体基板１との間には逆方向バイアスを印加してもいい。但し、ベーキング時には高温状態となるので、大きな印加を長時間行うとトランジスタ特性変動要因となる場合がある。よって、ベーキングの温度や時間によっては、ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間や、ｎ型ウエル層２とｐ型半導体基板１との間の逆方向バイアスの印加は避けた方が好ましい場合もある。即ち、順方向バイアスのみの印加が好ましい場合もある。
【００５１】
ステップＳ８０；半田ボール取りつけ
続いて、ＢＧＡ基板２２の半田ボール取りつけ端子２５に、半田ボール２６が取りつけられて、リフローされる。
【００５２】
ステップＳ９０；第２検査工程
続いて、パッケージ組み立て工程（ステップＳ３０〜８０）後の特性検査が実施される。この時、第２検査工程と同様に、通常試験を行う前にバイアス印加工程（ステップＳ９１）が実施される。バイアス印加工程（Ｓ９１）におけるバイアスの印加条件は、バイアス印加工程（Ｓ２１）と同様であり、説明を省略する。バイアス印加工程（Ｓ９１）が終了した後で、特性の検査が行われる。この特性検査においてもバイアスが印加されるが、この時の条件は、第１検査工程（Ｓ２０）の時の条件と同様、各層間に逆方向バイアスが印加される。
【００５３】
以上のステップＳ１０〜９０の処理により、ＤＲＡＭ素子がバッケージされた半導体装置１０が得られる。
【００５４】
以上説明したように、本実施の形態に係る半導体装置の製造方法を用いれば、深いｎ型ウエル層２と浅いｐ型ウエル層３との間に順方向バイアスを印加することで、浅いｐ型ウエル層２とｎ型ソース・ドレイン拡散層４との間の重金属イオンＭ＋が、半導体母体基板１まで引き寄せられる。エネルギー障壁があるので、一旦半導体母体基板１まで引き寄せられた重金属イオンＭ＋は、再びｎ型ソース・ドレイン拡散層４側へ帰還することはない。よって、接合リーク電流が抑制され、歩留まりが向上する。
【００５５】
バイアス印加工程を、第１検査工程（Ｓ２０）以前で行うことにより、第１検査工程（Ｓ２０）での接合リーク電流による歩留まり低下が抑制される。また、パッケージ組み立て工程（Ｓ３０〜Ｓ８０）の途中、又は第２検査工程（Ｓ９０）で行うことで、第２検査工程（Ｓ９０）での接合リーク電流による歩留まり低下が抑制される。
【００５６】
尚、本実施の形態では、バイアスの印加を３工程（Ｓ２１、Ｓ７１、Ｓ９１）で行っているが、第２検査工程（Ｓ９０）以前において、少なくとも１工程で行うことで、少なくとも第２検査工程（Ｓ９０）においては重金属イオン除去の効果が得られる自明的である。
【００５７】
（第２の実施の形態）
続いて、第２の実施の形態について説明する。本実施の形態に係る半導体装置１０の構造は、第１の実施形態に対して、重金属捕獲領域（１１、３１）が追加されている。尚、第１の実施の形態と同様の構造を有する部分は、説明が省略される場合がある。
【００５８】
図９は、本実施の形態に係る半導体装置１０の断面構造を概略的に示す図である。図９では、ｐ型半導体母体基板１、深いｎ型ウエル層２、浅いｐ型ウエル層３、及びトランジスタ（４、５、６）部分の構造が示されている。
【００５９】
ｐ型半導体母体基板１と深いｎ型ウエル層２との界面には、通常動作時のバイアス条件下において空乏層２８（図９では図示されていない）が形成される。重金属捕獲領域１１は、この空乏層２８に近接したｐ型半導体母体基板１側に設けられている。即ち、重金属捕獲領域１１は、ｐ型半導体母体基板１中に設けられている。
【００６０】
また、深いｎ型ウエル層２と浅いｐ型ウエル層３との界面にも、ｐ型半導体母体基板１と深いｎ型ウエル層２との界面と同様に、通常動作時のバイアス条件下において空乏層２９（図９では図示されていない）が形成される。この空乏層２９に近接した浅いｐ型ウエル層３側にも、重金属捕獲領域３１が設けられていることが好ましい。
【００６１】
重金属捕獲領域（１１、３１）は、移動してきた重金属イオンＭ＋を捕獲して、その移動を抑制する。図１０は、重金属イオン捕獲領域（１１、３１）による重金属イオンＭ＋の捕獲を説明するための図である。図１０では、通常動作時におけるバイアス印加条件下でのポテンシャルエネルギーが示されている。即ち、ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間に逆方向、ｐ型ウエル層３とｎ型ウエル層２との間にも逆方向、ｎ型ウエル層２とｐ型半導体母体基板１との間にも逆方向、のバイアスが印加されている。ｎソース・ドレイン拡散層４とｐ型ウエル層３との間に存在する重金属イオンＭ＋は、ｐ型ウエル層３側に引き寄せられると、重金属捕獲領域３１によって捕獲される。また、ｎ型ウエル層２からｐ型半導体母体基板１側へ引き寄せられた重金属イオンＭ＋は、重金属捕獲領域１１によって捕獲される。重金属捕獲領域（１１、３１）によって捕獲された重金属イオンＭ＋は、再びｎ型ソース・ドレイン拡散層４側へ帰還することがない。よって、ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３の接合部分での重金属イオンＭ＋が更に確実に除去される。即ち、接合リーク電流が低減され、歩留まりが向上する。
【００６２】
重金属捕獲領域１１、３１は、酸素が析出した酸素析出領域を設けることで形成することができる。その酸素析出領域は、例えば低温熱処理や注入損傷による析出核形成、及び析出核への酸素析出のための高温熱処理を行うことで形成することができる。
【００６３】
また、重金属捕獲領域１１、３１は、結晶格子が歪んだ状態の格子歪み部を設けることで形成されてもよい。その格子歪み部は、例えば、重金属イオンＭ＋がニッケルである場合には、結晶格子が縮んだ状態を作るとよい。縮んだ格子状態の部分において、ニッケルイオンが捕獲される。格子が縮んだ状態を作るには、ホウ素濃度を周囲よりも高濃度化したり、その周辺にチタンシリサイドを形成すればよい。一方、重金属イオンＭ＋が銅イオンである場合には、格子が伸びた状態を作るとよい。伸びた格子状態の部分において、銅イオンが捕獲される。格子が伸びた状態を作るには、その周辺に炭素を混入すればよい。
【００６４】
図２は、本実施の形態に係る半導体装置１０の製造方法を示すフローチャートである。本実施の形態では、酸素析出形成を用いて重金属捕獲領域１１を形成する場合を例として説明する。図２は、本実施の形態に係る半導体装置１０の製造方法のフローチャートである。第１の実施の形態と比較して、本実施の形態では回路形成工程（Ｓ１０）の方法が工夫されている。回路形成工程（Ｓ１０）以外の方法は、第１の実施形態と同様であるので、説明は省略される。本実施の形態において、回路形成工程（Ｓ１０）は、リンイオンを注入する工程（ステップＳ１１）、酸素イオンを注入する工程（ステップＳ１２）、及び熱処理を行う工程（ステップＳ１３）を含んでいる。
【００６５】
ステップＳ１１；リンイオンの注入
回路形成工程（Ｓ１０）は、深いｎ型ウエル層２を形成するために、リンイオンを注入する工程を含んでいる。即ち、リンイオンがｐ型半導体母体基板１に注入される。
【００６６】
ステップＳ１２；酸素イオンの注入
続いて、リンイオンが注入された後に、重金属捕獲領域を形成するために酸素イオンが注入される。酸素イオンは、深いｎ型ウエル層２より深い部分に注入される。
【００６７】
ステップＳ１３；熱処理
続いて、リンイオン注入時の損傷回復のために、熱処理が行われる。
【００６８】
以上のステップＳ１１〜１３の処理によって、重金属捕獲領域が形成される。酸素イオンを注入する工程（Ｓ１２）は、熱処理を行う工程（Ｓ１３）よりも前であれば、リンイオンを注入する工程（Ｓ１１）より前に行われていてもよい。酸素イオンの注入が、リンイオン注入時の損傷回復熱処理よりも前に行われることで、イオン注入された酸素が酸素注入時の損傷を核とした酸素析出物の成長に費やされ、酸素が析出する。即ち、酸素析出領域を含む重金属捕獲領域が形成される。
【００６９】
本実施の形態に依れば、重金属領域（３１）を設けることによって、ｐ型ウエル層３及びｐ型半導体母体基板１へ移動してきた重金属イオンＭ＋は、重金属捕獲領域によって捕獲される。ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間に形成された空乏層中には帰還しないので、接合リーク電流が抑制される。
【００７０】
また、バイアス印加工程（Ｓ２１、７１、９１）において、既述したように重金属イオンＭ＋はｐ型半導体母体基板１側へ引き寄せられるが、この時に移動する重金属イオンＭ＋も、重金属捕獲領域（１１、３１）によって捕獲される。即ち、バイアス印加工程（Ｓ２１、７１、９１）を追加し、且つ、重金属捕獲領域（１１、３１）を設けることによって、重金属イオンＭ＋の除去がより確実に行われる。
【００７１】
更に、重金属捕獲領域１１を設けることによって、重金属イオンＭ＋が移動する距離が短くて済むので、バイアスを印加する時間を短縮することができる。通常の重金属捕獲方法（ゲッタリング方法）では、ｐ型半導体母体基板１の深い部分に重金属捕獲領域が形成される。これに対して、本実施の形態では、ｎ型ウエル層２に近接した部分に重金属捕獲領域１１が設けられている。よって、重金属の拡散長を稼ぐ必要がないため、処理に要する時間が短縮される。
【００７２】
以下、本発明による効果を数値的に説明するために、本発明者によって行われた実験の結果を開示する。図１１は、実施例１〜３、及び比較例での実験条件と、その結果を示している。図中、○はバイアス印加を実施、又は重金属捕獲領域を形成させたことを示している。一方、×はバイアス印加を実施していない、又は重金属捕獲領域を設けていないことを示している。
【００７３】
（実施例１）
まず、図４で説明したＤＲＡＭ素子を作成した。そして、図８に示すように、ウエハの状態における特性検査（第１検査工程）実施の前に、ｎ型ソース・ドレイン拡散層に２Ｖ、浅いｐ型ウエル層に０Ｖ、深いｎ型ウエル層に−１Ｖ、ｐ型半導体母体基板に−２Ｖを印加した。即ち、ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間は逆方向、ｐ型ウエル層３とｎ型ウエル層２との間は順方向、ｎ型ウエル層２とｐ型半導体母体基板１との間には逆方向、のバイアスを印加した。バイアス印加時における温度は、通常の動作試験で用いられる８０〜１００℃の範囲とした。バイアス印加を終了した後に、通常の動作試験を実施して歩留まりを確認した結果、０．２％の不良率であった。
【００７４】
続いて、上は裏面研削工程で、ウエハの厚さを７６０μｍから７０μｍまで薄くした。このとき、ウエハ裏面には１×１０１１／ｃｍ２の銅と、５×１０１０／ｃｍ２のニッケルが付着した。その後、ダイシング工程によりチップ状態のＤＲＡＭ素子とした。このチップを、ＢＧＡ基板に接着テープを介して貼り付けた。そして、樹脂でモールドした後に、１８０℃で数時間のベーキングを行った。
【００７５】
ベーキングの実施中において、半田ボール取りつけ端子２５から、バイアスを印加した。具体的には、ｎ型ソースドレイン拡散層はフローティング、浅いｐ型ウエル層には０Ｖ、深いｎ型ウエル層には−１Ｖ、ｐ型半導体母体基板はフローティングとした。
【００７６】
続いて、半田ボール２６を取りつけてリフローした。その後、パッケージ組み立て後の特性検査（第２検査工程）の通常試験を実施したところ、不良率は１％であった。
【００７７】
（実施例２）
実施例２では、第２検査工程の通常実施試験を実施する前に、ＤＲＡＭ素子のバイアス条件が以下になるような設定工程を設けた。ビット線にプラグを介して接続されたｎ型ソース・ドレイン拡散層に２Ｖ、ゲート電極に３．５Ｖの電圧を印加してトランジスタをＯＮにした。キャパシタに複数のプラグを介して接続されたｎ型拡散層も２Ｖとした。浅いｐ型ウエル層に０Ｖ、深いｎ型ウエル層にマイナス１Ｖ、ｐ型半導体母体基板に−２Ｖを印加した。即ち、図８に示すように、ｎ型ソース・ドレイン拡散層４とｐ型ウエル層３との間は逆方向、ｐ型ウエル層３とｎ型ウエル層２との間は順方向、ｎ型ウエル層２とｐ型半導体母体基板１との間には逆方向、のバイアスを印加した。また、バイアス印加時における温度は、通常の動作試験で用いられる８０〜１００℃の範囲とした。尚、上記以外は、実施例１と同様の条件である。その後、通常の動作試験を実施して、歩留まりを確認した結果、第２検査工程での不良率は０．５％であった。
【００７８】
（実施例３）
実施例２の条件に対して、更に、重金属捕獲領域を形成させた。尚、重金属捕獲領域は、ｐ型半導体母体基板１中における、ｎ型ウエル層に近接した位置に設けた。重金属捕獲領域は、深いｎ型ウエル層を注入するためにリンイオンを注入した後に、１×１０１５／ｃｍ２の酸素イオンを注入し、その後損傷回復熱処理を行うことにより形成した。実施例１、２同様に第１検査工程及び第２検査工程での歩留まりを確認したところ、第１検査工程での不良率は０．１％、第２検査工程での歩留まりは０．１％であった。
【００７９】
（比較例）
比較例として、上述のバイアス印加の工夫も、重金属捕獲領域の形成も実施しなかった場合について、第１検査工程及び第２検査工程での歩留まりを確認した。その結果、第１検査工程での不良率は１％であり、第２検査工程での不良率は５％であった。
【００８０】
実施例１〜３、及び比較例の比較の結果、ウエハ状態での検査工程（第１検査工程）においてバイアス印加工程を実施することにより、不良率が１％から０．２％まで低減した。また、バッケージ組み立て工程においてバイアス印加工程を実施することで、不良率が５％から１％まで低減した。更に、第２検査工程においてバイアス印加工程を実施することにより、０．５％まで低減できた。即ち、バイアス印加工程を設けることにより、ウエハ状態での良品歩留まりが０．８％向上し、パッケージ組み立て後の良品歩留まりが４〜４．５％向上した。また、実施例３のように、重金属捕獲領域を設けることによって、更に不良率が低減した。
【００８１】
尚、第１の実施形態及び第２の実施形態で説明したバイアス印加の工夫、及び重金属捕獲領域の工夫は、組み合わせで用いることで相乗効果が得られるが、単独で用いても効果があることは、当業者にとっては自明的であろう。
【００８２】
また、上述の実施の形態では、ＤＲＡＭについて説明したが、本発明の工夫は、ＳＲＡＭ、ロジック系の半導体装置に対して適用することもできる。
【図面の簡単な説明】
【００８３】
【図１】第１の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図２】第２の実施の形態に係る半導体装置の製造方法のフローチャートである。
【図３】バイアス印加工程時におけるエネルギー状態を説明する図である。
【図４】第１の実施形態に係る半導体装置の断面形状を示す図である。
【図５】第１の実施形態において、パッケージングされた後の半導体装置の断面形状を示す図である。
【図６】特性検査時、通常動作時においてバイアスが印加された時のエネルギー状態を説明する図である。
【図７】バイアスが印加されていない状態でのエネルギー状態を説明する図である。
【図８】バイアス印加工程時におけるエネルギー状態を説明する図である。
【図９】第２の実施形態に係る半導体装置の断面形状を模式的に示す図である。
【図１０】第２の実施形態で、特性検査時及び通常動作時においてバイアスが印加された時のエネルギー状態を説明する図である。
【図１１】実施例１〜３、及び比較例１の条件及び歩留まりを示す図である。
【符号の説明】
【００８４】
１    ｐ型半導体母体基板
２    深いｎ型ウエル層
３    浅いｐ型ウエル層
４    ｎ型ソース・ドレイン拡散層
５    ゲート絶縁膜
６    ゲート電極
７    ビット線
８    浅溝素子分離
９    シリコン窒化膜
１２  熱酸化膜
１３  サイドスペーサ
１４  シリコン酸化膜
１５  プラグ
１６  キャパシタ
１７  プラグ
１８  シリコン酸化膜
１９  シリコン窒化膜
２０  シリコン窒化膜
２１  半導体チップ
２２  ＢＧＡ基板
２３  接着テープ
２４  ワイヤ
２５  半田ボール取りつけ端子
２６  半田ボール
２７  樹脂
２８  空乏層
２９  空乏層
【図１】
0005670005.tif 000002
【図２】
0005670005.tif 000003
【図３】
0005670005.tif 000004
【図４】
0005670005.tif 000005
【図５】
0005670005.tif 000006
【図６】
0005670005.tif 000007
【図７】
0005670005.tif 000008
【図８】
0005670005.tif 000009
【図９】
0005670005.tif 000010
【図１０】
0005670005.tif 000011
【図１１】
0005670005.tif 000012