(57)【特許請求の範囲】
【請求項１】
少なくとも１つの共通端子と、２つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路と、
前記スイッチ素子が前記論理制御回路によりオフ状態からオン状態とされる際にパルス電圧を出力する切替加速回路とを具備してなる半導体スイッチ回路であって、
前記論理制御回路と前記切替加速回路は、それぞれの出力信号が共に前記スイッチ素子の前記駆動制御信号として前記スイッチ素子へ印加可能に設けられ、
前記論理制御回路は、定常状態において前記スイッチ素子をオン状態とする電源電圧とほぼ等しい駆動制御信号を出力するよう構成され、
前記切替加速回路は、ピークが前記電源電圧を超えるパルス電圧を出力する一方、前記パルス電圧が前記論理制御回路の出力信号の電圧レベルを下回った際には、その出力が遮断される出力切替スイッチを具備して構成されてなることを特徴とする半導体スイッチ回路。
【請求項２】
前記切替加速回路は、論理ゲート回路と、バッファ回路と、チャージポンプ回路と、前記出力切替スイッチとを具備してなり、
前記論理ゲート回路は、前記外部制御信号を反転出力するよう構成され、
前記バッファ回路は、電源とグランドとの間に、第１のエンハンスメント型電界効果トランジスタと第２のエンハンスメント型電界効果トランジスタが、前記電源側から第１のエンハンスメント型電界効果トランジスタ、第２のエンハンスメント型電界効果トランジスタの順で直列接続されてなり、前記第１のエンハンスメント型電界効果トランジスタのゲートには、前記論理ゲート回路の出力信号が、前記第２のエンハンスメント型電界効果トランジスタのゲートには、前記外部制御信号が、それぞれ印加可能とされて、前記第１のエンハンスメント型電界効果トランジスタがプルアップスイッチとして、前記第２のエンハンスメント型電界効果トランジスタがプルダウンスイッチとして機能するよう構成され、
前記チャージポンプ回路は、キャパシタと、ダイオードスイッチとを有し、前記キャパシタの一端と前記ダイオードスイッチのカソードが相互に接続される一方、前記キャパシタの他端が前記バッファ回路の前記第１及び第２のエンハンスメント型電界効果トランジスタの相互の接続点に接続されて前記バッファ回路の出力信号が印加可能とされ、前記ダイオードスイッチのアノードに電源電圧が印加可能とされ、
前記出力切替スイッチは、出力切替スイッチ用第１及び第２のエンハンスメント型電界効果トランジスタと、出力切替スイッチ用抵抗器とを有し、前記出力切替スイッチ用第１のエンハンスメント型電界効果トランジスタのドレインと前記出力切替スイッチ用第２のエンハンスメント型電界効果トランジスタのゲートが相互に接続されると共に、前記出力切替スイッチ用抵抗器の一端が接続され、前記出力切替スイッチ用抵抗器の他端は、前記出力切替スイッチ用第２のエンハンスメント型電界効果トランジスタのドレイン又はソースと共に、前記チャージポンプ回路の前記ダイオードスイッチと前記キャパシタの接続点に接続されて前記チャージポンプ回路の出力が印加可能とされ、前記出力切替スイッチ用第２のエンハンスメント型電界効果トランジスタのソース又はドレインは、前記高周波スイッチ回路のスイッチ素子としての電界効果トランジスタのゲートに、前記論理制御回路の出力段と共に接続されて、前記駆動制御信号を出力可能としてなることを特徴とする請求項１記載の半導体スイッチ回路。
【請求項３】
前記論理制御回路は、外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力すると共に、前記外部制御信号の反転信号を前記切替加速回路へ出力するよう構成され、
前記切替加速回路は、論理ゲート回路と、バッファ回路と、チャージポンプ回路と、前記出力切替スイッチとを具備してなり、
前記論理ゲート回路は、論理制御回路により出力された前記外部制御信号の反転信号を反転出力するよう構成され、
前記バッファ回路は、電源とグランドとの間に、第１のエンハンスメント型電界効果トランジスタと第２のエンハンスメント型電界効果トランジスタが、前記電源側から第１のエンハンスメント型電界効果トランジスタ、第２のエンハンスメント型電界効果トランジスタの順で直列接続されてなり、前記第１のエンハンスメント型電界効果トランジスタのゲートには、前記論理ゲート回路の出力信号が、前記第２のエンハンスメント型電界効果トランジスタのゲートには、前記外部制御信号が、それぞれ印加可能とされて、前記第１のエンハンスメント型電界効果トランジスタがプルアップスイッチとして、前記第２のエンハンスメント型電界効果トランジスタがプルダウンスイッチとして機能するよう構成され、
前記チャージポンプ回路は、キャパシタと、ダイオードスイッチとを有し、前記キャパシタの一端と前記ダイオードスイッチのカソードが相互に接続される一方、前記キャパシタの他端が前記バッファ回路の前記第１及び第２のエンハンスメント型電界効果トランジスタの相互の接続点に接続されて前記バッファ回路の出力信号が印加可能とされ、前記ダイオードスイッチのアノードに電源電圧が印加可能とされ、
前記出力切替スイッチは、出力切替スイッチ用第１及び第２のエンハンスメント型電界効果トランジスタと、出力切替スイッチ用抵抗器とを有し、前記出力切替スイッチ用第１のエンハンスメント型電界効果トランジスタのドレインと前記出力切替スイッチ用第２のエンハンスメント型電界効果トランジスタのゲートが相互に接続されると共に、前記出力切替スイッチ用抵抗器の一端が接続され、前記出力切替スイッチ用抵抗器の他端は、前記出力切替スイッチ用第２のエンハンスメント型電界効果トランジスタのドレイン又はソースと共に、前記チャージポンプ回路の前記ダイオードスイッチと前記キャパシタの接続点に接続されて前記チャージポンプ回路の出力が印加可能とされ、前記出力切替スイッチ用第２のエンハンスメント型電界効果トランジスタのソース又はドレインは、前記高周波スイッチ回路のスイッチ素子としての電界効果トランジスタのゲートに、前記論理制御回路の出力段と共に接続されて、前記駆動制御信号を出力可能としてなることを特徴とする請求項１記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチ回路に係り、特に、無線通信機器に用いられる高周波用の半導体スイッチ回路の動作特性の改善等を図ったものに関する。
【背景技術】
【０００２】
高周波スイッチ集積回路（ＩＣ）は、携帯電話を含む無線通信機器において、送受信、周波数帯切替、入出力端子などの端子切替等の目的で広く用いられている。
かかる高周波スイッチＩＣにおいて、スイッチ素子としては、ダイオード、ＦＥＴ等が用いられており、特に、ＦＥＴを用いたスイッチＩＣは小型で、低消費電流が特徴である。
【０００３】
スイッチ素子は、制御信号に応じてＯＮ状態、又は、ＯＦＦ状態となり、スイッチとして機能せしめられ、ＯＮ状態の場合には等価的に低抵抗素子として、ＯＦＦ状態では等価的に低容量素子として、それぞれ振る舞うものとなっている。
そして、ＯＮ状態におけるスイッチ素子の抵抗値はＯＮ抵抗と称され、また、ＯＦＦ状態におけるスイッチ素子の容量値はＯＦＦ容量と称される。
スイッチ回路は、かかるスイッチ素子のＯＮ状態とＯＦＦ状態を切り替えることで、必要な経路間を接続したり、切断したりすることで所望の端子間の切替を行うようになっている。
【０００４】
高周波スイッチＩＣは、高周波信号を切り替える高周波スイッチ部と、制御信号を受けて高周波スイッチ部に制御信号を伝達する論理制御回路あるいはロジックデコーダ回路が設けられて構成されるものもある。
この論理制御回路あるいはロジックデコーダ回路を、高周波スイッチＩＣに搭載する利点としては、一つには、切替経路数、すなわち、状態数が多いスイッチの制御信号線数を削減できることにある。
また、もう一つには、切替電圧を、実際に高周波スイッチ素子を切り替える電圧と別に設定できることにあり、このような機能は、論理制御回路あるいはロジックデコーダ回路に、レベルシフト機能を設けることで容易に実現可能である。
【０００５】
図７には、従来の高周波スイッチ回路の構成例が示されており、以下、同図を参照しつつ、かかる高周波スイッチ回路について説明する。
この高周波スイッチ回路は、論理制御回路ＤＥＣと、高周波スイッチ部としてＳＰＤＴ(Single-Pole Double-Throw)、すなわち、単極双投スイッチとが設けられて構成されたものである。
【０００６】
論理制御回路ＤＥＣは、３つのインバータＩＮＶ０、ＩＮＶ１Ｂ、ＩＮＶ２Ｂを有し、ＦＥＴを用いたスイッチＳＷ１とスイッチＳＷ２のＯＮ・ＯＦＦを切り替えるため外部から入力される制御信号ＣＴＬを、適宜論理反転するものとなっている。
かかる論理制御回路ＤＥＣにより、スイッチＳＷ１のＦＥＴのゲートには、制御信号ＣＴＬをインバータＩＮＶ１Ｂにより反転した信号が、スイッチＳＷ２のＦＥＴのゲートには、制御信号ＣＴＬを２つのインバータＩＮＶ０，ＩＮＶ２Ｂにより反転した信号が、それぞれ印加されるようになっている。したがって、スイッチＳＷ１とＳＷ２には、互いに逆相の信号が印加され、いずれか一方がＯＮ、他方がＯＦＦとされるようになっている。
その結果、個別端子Ｐ１、Ｐ２のいずれか一方と共通端子ＰＣとの間に通過経路が形成され、単極双投スイッチとして機能することが可能となっている。
【０００７】
なお、図８に示されたように、論理制御回路ＤＥＣに、インバータだけではなく、バッファ回路ＢＦ１Ｂ，ＢＦ２Ｂを設けることで、高周波スイッチ部への電流駆動力を向上させる構成が採られることもある。
なお、図７に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略することとする。
【０００８】
ここで、上述したような論理制御回路あるいはロジックデコーダ回路を有してなる高周波ＦＥＴスイッチＩＣを主な対象として、その電気的特性の内、特に、スイッチの切替時間について見ると次述するような事が言える。
まず、ＦＥＴスイッチの切替時間は、基本的にはＦＥＴゲート容量Ｃｇと、外部に接続するゲート抵抗Ｒｇの時定数τ＝Ｒｇ・Ｃｇにより定まる。
なお、先の図７、図８において、ゲート抵抗はＲｇ１、Ｒｇ２と表されている。
切替時間を高速化するには、時定数τを小さくする必要があり、ゲート抵抗Ｒｇ、ゲート容量Ｃｇ共に小さいほうが、切替時間は速くなる。
なお、上述のような従来回路としては、例えば、特許文献１等に開示されたものがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−１４６８６２号公報（第５−１０頁、図１−図６）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところが、ゲート容量Ｃｇは、主にスイッチ素子に用いるＦＥＴのサイズで決まり、高周波スイッチＩＣとしての挿入損失、アイソレーション、通過電力特性等を考慮して設計されるものであるため、安易に低減することはできない。
ゲート抵抗Ｒｇは、スイッチ素子を駆動するに必要なＤＣバイアスをＦＥＴに供給しつつ、制御電圧を供給する回路と遮断する目的で用いられるものであり、その値を小さくすると、遮断不十分となり、挿入損失が増加することとなる。
このため、時定数τを小さくする目的だけでゲート抵抗Ｒｇを小さくすることはできない。
【００１１】
このようなＦＥＴスイッチ自体が有する切替時間に加えて、論理制御回路、あるいはロジックデコーダ回路の遅延時間もスイッチの切替時間を遅らせる要因となる。
例えば、ＧａＡｓ  ＦＥＴを用いた高周波スイッチＩＣ回路では、通常、ｎチャンネルＦＥＴだけで回路は構成されるので、コンプリメンタリ型インバータが使用されることはない。そのため、論理制御回路は、抵抗負荷型インバータを基本とするものが用いられる。
【００１２】
抵抗負荷型インバータは、論理値Ｌｏｗに相当するレベルの出力時の捨て電流が負荷抵抗で決まるため、消費電流を低減しようとすると、負荷抵抗を大きくする必要がある。しかし、負荷抵抗を大きくすることは、インバータ出力への電流駆動力の低下を招くという問題を生ずる。
したがって、高周波スイッチＩＣに用いる場合には、駆動するスイッチ素子の容量、必要とされる切替時間、許容される消費電流を勘案して最適に設計することになるので、他の特性に影響を与えず、ひとつ特性だけを大きく改善することは難しい。
【００１３】
本発明は、上記実状に鑑みてなされたもので、簡易な構成によりスイッチ切替時間のさらなる高速化を可能とした半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【００１４】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
少なくとも１つの共通端子と、２つ以上の個別端子を有し、前記共通端子と前記個別端子とが、前記個別端子のそれぞれに対応して設けられたスイッチ素子により選択的に導通状態とされるよう構成されてなる高周波スイッチ回路と、
外部から供給される外部制御信号に応じて、前記スイッチ素子のオン、オフ状態を制御する駆動制御信号を出力する論理制御回路と、
前記スイッチ素子が前記論理制御回路によりオフ状態からオン状態とされる際にパルス電圧を出力する切替加速回路とを具備してなる半導体スイッチ回路であって、
前記論理制御回路と前記切替加速回路は、それぞれの出力信号が共に前記スイッチ素子の前記駆動制御信号として前記スイッチ素子へ印加可能に設けられ、
前記論理制御回路は、定常状態において前記スイッチ素子をオン状態とする電源電圧とほぼ等しい駆動制御信号を出力するよう構成され、
前記切替加速回路は、ピークが前記電源電圧を超えるパルス電圧を出力する一方、前記パルス電圧が前記論理制御回路の出力信号の電圧レベルを下回った際には、その出力が遮断される出力切替スイッチを具備して構成されてなるものである。
【発明の効果】
【００１５】
本発明によれば、高周波スイッチ素子としての電界効果トランジスタの切替の際にのみパルス電圧を印加できるよう構成したので、比較的簡易な構成で、電界効果トランジスタの立ち上がり時間を従来に比して格段に高速化することができるという効果を奏するものである。特に、高周波スイッチ素子としての電界効果トランジスタのゲート容量Ｃｇとゲート抵抗器Ｒｇの積として定義される時定数による制約を超えてスイッチ切替時間の短縮化が可能となる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における半導体スイッチ回路の第１の構成例を示す構成図である。
【図２】本発明の実施の形態における半導体スイッチ回路の第２の構成例を示す構成図である。
【図３】図１に示された半導体スイッチ回路のより具体的な回路構成例を示す回路図である。
【図４】図２に示された半導体スイッチ回路のより具体的な回路構成例を示す回路図である。
【図５】本発明の実施の形態における半導体スイッチ回路におけるスイッチ切替時の駆動制御電圧ＶＣＴＬの立ち上がり波形の例を示す波形図である。
【図６】本発明の実施の形態における半導体スイッチ回路におけるスイッチ切替時の高周波信号の立ち上がり波形の例を示す波形図である。
【図７】従来の半導体スイッチ回路の構成例を示す構成図である。
【図８】従来の半導体スイッチ回路の他の構成例を示す構成図である。
【図９】従来の半導体スイッチ回路におけるスイッチ切替時の高周波信号の立ち上がり波形の例を示す波形図である。
【図１０】従来の半導体スイッチ回路におけるスイッチ切替時の駆動制御電圧ＶＣＴＬの立ち上がり波形の例を示す波形図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例における半導体スイッチ回路は、高周波スイッチ部（図１においては「ＳＰＤＴ」と表記）１０１と、第１及び第２の切替加速回路（図１においては、それぞれ「ＳＴＡ１」、「ＳＴＡ２」と表記）１０２，１０３と、論理制御回路（図１においては「ＤＥＣ」と表記）１０４とに大別されて構成されたものとなっている。
【００１８】
高周波スイッチ部１０１は、第１及び第２の電界効果トランジスタ（以下「ＦＥＴ」と称する）１，２を主たる構成要素として、いわゆる単極双投スイッチ（ＳＰＤＴスイッチ）が構成されてなるもので、その構成自体は基本的に従来と同様のものである。
すなわち、第１のＦＥＴ（図１においては「ＳＷ１」と表記）１のドレイン（又はソース）は第１の個別端子（図１においては「Ｐ１」と表記）３１に接続され、ソース（又はドレイン）は第２のＦＥＴ（図１においては「ＳＷ２」と表記）２のドレイン（又はソース）と共に共通端子（図１においては「ＰＣ」と表記）３３に接続される一方、ゲートはゲート抵抗器（図１においては「Ｒｇ１」と表記）２１を介して、後述する第１の切替加速回路１０２の出力段とインバータ（図１においては「ＩＮＶ１Ｂ」と表記）７ａの出力段に接続されて、駆動制御信号ＶＣＴＬ１が印加されるようになっている。なお、第１のＦＥＴ１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器２３が接続されている。
【００１９】
また、第２のＦＥＴ（図１においては「ＳＷ２」と表記）２は、ソース（又はドレイン）が第２の個別端子（図１においては「Ｐ２」と表記）３２に接続される一方、ゲートはゲート抵抗器（図１においては「Ｒｇ２」と表記）２２を介して、後述する第２の切替加速回路１０３の出力段とインバータ（図１においては「ＩＮＶ２Ｂ」と表記）７ｂの出力段に接続されて、駆動制御信号ＶＣＴＬ２が印加されるようになっている。なお、第２のＦＥＴ１のドレイン・ソース間には、第２のドレイン・ソース間抵抗器２４が接続されている。
【００２０】
論理制御回路１０４は、インバータ７ａと、インバータ７ｂと、インバータ（図１においては「ＩＮＶ０」と表記）８とを有して構成されたものとなっており、後述するように外部制御信号ＣＴＬの入力に応じて、必要な駆動制御信号を生成、出力するようになっている。
また、第１及び第２の切替加速回路１０１，１０３は、基本的に同一の構成を有してなるもので、駆動制御信号ＶＣＴＬ１、ＶＣＴＬ２の切り替え速度を加速する機能を有するものとなっている（詳細は後述）。
まず、第１の切替加速回路１０２は、第１切替加速回路用インバータ（図１においては「ＩＮＶ１Ａ」と表記）３ａと、第１切替加速回路用バッファ（図１においては「ＢＦ１」と表記）４ａと、第１切替加速回路用チャージポンプ（図１においては「ＣＰ１」と表記）５ａと、第１切替加速回路用出力切替スイッチ（図１においては「ＣＰＯＳＷ１」と表記）６ａとを主たる構成要素として構成されたものとなっている。
【００２１】
論理ゲート回路としての第１切替加速回路用インバータ３ａの入力段には、外部から外部制御信号ＣＴＬが印加されるようになっている一方、出力段は第１切替加速回路用バッファ４ａの一方の入力端子Ｕ１に接続され、この第１切替加速回路用バッファ４ａの他方の入力端子Ｄ１には、外部制御信号ＣＴＬが印加されるようになっている。
そして、第１切替加速回路用バッファ４ａの出力段は、第１切替加速回路用チャージポンプ５ａのトリガ入力端子ＴＲＧ１に接続されている。
【００２２】
第１切替加速回路用チャージポンプ５ａの出力段ＣＰＯ１は、第１切替加速回路用出力切替スイッチ６ａの入力段に接続されており、この第１切替加速回路用出力切替スイッチ６ａの出力段は、インバータ７ａの出力段と共に、ゲート抵抗器２１を介して第１のＦＥＴ１のゲートに接続されている。
なお、インバータ７ａの入力段、及び、第１切替加速回路用出力切替スイッチ６ａの制御入力端子ＣＮＴ１には、外部制御信号ＣＴＬが印加されるようになっている。
【００２３】
次に、第２の切替加速回路１０３は、第２切替加速回路用インバータ（図１においては「ＩＮＶ２Ａ」と表記）３ｂと、第２切替加速回路用バッファ（図１においては「ＢＦ２」と表記）４ｂと、第２切替加速回路用チャージポンプ（図１においては「ＣＰ２」と表記）５ｂと、第２切替加速回路用出力切替スイッチ（図１においては「ＣＰＯＳＷ２」と表記）６ｂとを主たる構成要素として構成されたものとなっている。
【００２４】
論理ゲート回路としての第２切替加速回路用インバータ３ｂの入力段には、インバータ８を介して、外部制御信号ＣＴＬの反転信号が印加されるようになっている一方、出力段は第２切替加速回路用バッファ４ｂの一方の入力端子Ｕ２に接続され、この第２切替加速回路用バッファ４ｂの他方の入力端子Ｄ２には、インバータ８を介して、外部制御信号ＣＴＬの反転信号が印加されるようになっている。
そして、第２切替加速回路用バッファ４ｂの出力段は、第２切替加速回路用チャージポンプ５ｂのトリガ入力端子ＴＲＧ２に接続されている。
【００２５】
第２切替加速回路用チャージポンプ５ｂの出力段ＣＰＯ２は、第２切替加速回路用出力切替スイッチ６ｂの入力段に接続されており、この第２切替加速回路用出力切替スイッチ６ｂの出力段は、インバータ７ｂの出力段と共に、ゲート抵抗器２２を介して第２のＦＥＴ２のゲートに接続されている。
なお、インバータ７ｂの入力段、及び、第２切替加速回路用出力切替スイッチ６ｂの制御入力端子ＣＮＴ１には、インバータ８を介して、外部制御信号ＣＴＬの反転信号が印加されるようになっている。
【００２６】
次に、かかる構成における動作について説明する。
制御信号入力端子３４に外部制御信号ＣＴＬが印加されると、外部制御信号ＣＴＬは、第１の切替加速回路１０２、インバータ７ａ、インバータ８へ、それぞれ入力される。
インバータ７ａにおいては、入力された外部制御信号ＣＴＬは論理反転されると共に、電圧レベルの変換が行われ、駆動制御信号として、換言すれば、ゲート信号ＶＣＴＬ１として第１のＦＥＴ１のゲートへ出力される。かかるゲート信号ＶＣＴＬ１の論理レベルは、インバータ７ａを介しているため、外部制御信号ＣＴＬの反転論理状態となる。
【００２７】
一方、第１の切替加速回路１０２においては、外部制御信号ＣＴＬは、第１切替加速回路用インバータ３ａにより論理反転されて、第１切替加速回路用バッファ４ａのいわゆるプルアップ入力端子Ｕ１へ印加される。そして、第１切替加速回路用バッファ４ａによりバッファ増幅された信号は、第１切替加速回路用チャージポンプ５ａのトリガ入力端子ＴＲＧ１に入力される。
第１切替加速回路用チャージポンプ５ａは、トリガ入力端子ＴＲＧ１に入力される信号が、論理値Ｌｏｗに相当するレベルの際に、第１切替加速回路用チャージポンプ５ａ内部のキャパシタの充電が行われる一方、トリガ入力端子ＴＲＧ１の信号が論理値Ｈｉｇｈに相当するレベルとなると、電源電圧ＶＤＤよりも高い電圧が出力端子ＣＰＯ１に出力されるようになっている。
【００２８】
第１切替加速回路用出力切替スイッチ６ａは、第１切替加速回路用チャージポンプ５ａの出力により次述するように動作する。
まず、第１切替加速回路用出力切替スイッチ６ａは、制御入力端子ＣＮＴ１が論理値Ｈｉｇｈに相当するレベルの場合には、ＯＦＦ状態（非動作状態）となる一方、制御入力端子ＣＮＴ１が論理値Ｌｏｗに相当するレベルの場合にはＯＮ状態（動作状態）となるが、入力（ＣＰＯ１側）よりも出力（ＶＣＴＬ１側）の電位が低い場合には、第１切替加速回路用出力切替スイッチ６ａはＯＦＦ状態となる。
【００２９】
したがって、第１の切替加速回路１０２においては、外部制御信号ＣＴＬが論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルに切り替わる瞬間に、第１切替加速回路用チャージポンプ５ａの出力端子ＣＰＯ１に高電圧が発生し、第１切替加速回路用出力切替スイッチ６ａは、制御入力端子ＣＮＴ１が論理値Ｌｏｗに相当するレベルで、かつ、入力側の電位が高くなるので、結局、切替を加速するための高電圧信号が第１のＦＥＴ１へ対するゲート信号ＶＣＴＬ１として出力されることとなる。
【００３０】
一方、第２の切替加速回路１０３は、それ自体としての回路動作は、基本的に上述した第１の切替加速回路１０２と同様であるが、外部制御信号ＣＴＬは、インバータ８を介して、第２の切替加速回路１０３へ入力されるものとなっている。
したがって、第２の切替加速回路１０３においては、外部制御信号ＣＴＬが論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに切り替わる瞬間に、第２切替加速回路用チャージポンプ５ｂの出力端子ＣＰＯ２に高電圧が発生し、第２切替加速回路用出力切替スイッチ６ｂは、制御入力端子ＣＮＴ２が論理値Ｌｏｗに相当するレベルで、かつ、入力側の電位が高くなるので、結局、切替を加速するための高電圧信号が第２のＦＥ２Ｔへ対する駆動制御信号として、換言すれば、ゲート信号ＶＣＴＬ２として出力されることとなる。
【００３１】
次に、切り替えの対象となる高周波信号と回路動作の関係について以下説明することとする。
まず、外部制御信号ＣＴＬが論理値Ｌｏｗに相当するレベルにある状態を定常状態として、この定常状態を出発点として考える。
外部制御信号ＣＴＬが論理値Ｌｏｗに相当するレベルにある場合、インバータ８の出力信号ＣＴＬ２は論理値Ｈｉｇｈに相当するレベルとなる。
【００３２】
そして、インバータ７ａにおいては、論理値Ｈｉｇｈに相当するレベルの出力がゲート信号ＶＣＴＬ１として出力される一方、インバータ７ｂにおいては、論理値Ｌｏｗに相当するレベルの出力がゲート信号ＶＣＴＬ２として出力される。
すると、第１のＦＥＴ１はＯＮ状態となる一方、第２のＦＥＴ２はＯＦＦ状態となり、共通端子３３と第１の個別端子３１間が通過経路とされ、共通端子３３と第２の個別端子３２間は非通過経路とされることとなる。
【００３３】
本発明の実施の形態の半導体スイッチ回路においては、上述の２つの通過経路切り替えの際の動作が次述するように特徴あるものとなっている。
すなわち、まず、外部制御信号ＣＴＬが論理値Ｌｏｗに相当するレベルから論理値Ｈｉｇｈに相当するレベルに切り替わる際には、第２の切替加速回路１０３が機能する。
【００３４】
具体的には、外部制御信号ＣＴＬが論理値Ｌｏｗに相当するレベルにある場合、第２の切替加速回路１０３には、その反転信号ＣＴＬ２が論理値Ｈｉｇｈに相当するレベルで入力されるが、第２切替加速回路用チャージポンプ５ｂのトリガ端子ＴＲＧ２には、第２切替加速回路用インバータ３ｂ、第２切替加速回路用バッファ４ｂを介して論理値Ｌｏｗに相当するレベルの信号が入力される。
ここで、外部制御信号ＣＴＬが論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに切り替わると、第２切替加速回路用チャージポンプ５ｂのトリガ端子ＴＲＧ２が論理値Ｈｉｇｈに相当するレベルに変化する。
【００３５】
第２切替加速回路用チャージポンプ５ｂのトリガ端子ＴＲＧ２が論理値Ｌｏｗに相当するレベルにある間、第２切替加速回路用チャージポンプ５ｂは内蔵されたキャパシタ（図示せず）がチャージポンプ電源入力端子ＣＰＩ２を通じて電源電圧ＶＤＤで充電されている。
そして、第２切替加速回路用チャージポンプ５ｂに内蔵されたキャパシタ（図示せず）が充電された状態で、そのキャパシタの一端の電位、すなわち、トリガ端子ＴＲＧ２が論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルに変化すると、先の充電電圧がポンプアップされ、出力段ＣＰＯ２に現れ、その電圧は電源電圧ＶＤＤによりも容易に高くできるものとなっている。
すなわち、外部制御信号ＣＴＬの論理値の切り替わり対応して電源電圧ＶＤＤよりも高い電圧が生成される。
【００３６】
一方、第２切替加速回路用チャージポンプ５ｂの出力段ＣＰＯ２に接続された第２切替加速回路用出力切替スイッチ６ｂは、外部制御信号ＣＴＬの反転信号ＣＴＬ２が論理値Ｌｏｗとなるのに対応して、反転信号ＣＴＬ２が論理値Ｌｏｗにあって、第２切替加速回路用出力切替スイッチ６ｂの入力側である第２切替加速回路用チャージポンプ５ｂの出力段ＣＰＯ２側が高電位であればＯＮ状態となり、結局、ゲート信号ＶＣＴＬ２として高電位が出力されることとなる。
【００３７】
このようになるとゲート信号ＶＣＴＬ２として、インバータ７ｂの出力電圧よりも、第２切替加速回路用チャージポンプ５ｂの出力が優勢となり、通常の論理値Ｈｉｇｈに相当するレベルよりも高い電圧レベルとなる。
すると、第２のＦＥＴ２は、そのゲート電圧が急上昇するために、この第２のＦＥＴ２に供給できる電流が大幅に増加する。
そのため、第２のＦＥＴ２の内部容量を十分に充電することが可能となり、スイッチ切替時間は、従来に比して大幅に短縮され、高速化されることとなる。    
【００３８】
一方、外部制御信号ＣＴＬが論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルに切り替わる際には、第１の切替加速回路１０２が機能するが、その回路動作は、インバータ８を除いた第２の切替加速回路１０３の動作と基本的に同一である。
すなわち、外部制御信号ＣＴＬが論理値Ｈｉｇｈに相当するレベルにある場合、第１の切替加速回路１０２の第１切替加速回路用チャージポンプ５ａのトリガ端子ＴＲＧ１には、第１切替加速回路用インバータ３ａ、第２切替加速回路用バッファ４ａを介して論理値Ｌｏｗに相当するレベルの信号が入力される。この信号は、外部制御信号ＣＴＬの切り替わり以降に論理値Ｈｉｇｈに相当するレベルとなるが、第１切替加速回路用チャージポンプ５ａの機能により、その出力段ＣＰＯ１には電源電圧ＶＤＤ以上の電圧が生成、出力される。
【００３９】
このとき第１切替加速回路用出力切替スイッチ６ａは、制御入力端子ＣＮＴ１が論理値Ｌｏｗで、かつ、第１切替加速回路用出力切替スイッチ６ａの入力側である第１切替加速回路用チャージポンプ５ａの出力段ＣＰＯ１側の電位が、第１切替加速回路用出力切替スイッチ６ａの出力側（ＶＣＴＬ１側）よりも高いためＯＮ状態となる。
このようになるとゲート信号ＶＣＴＬ１として、インバータ７ａの出力電圧よりも、第１切替加速回路用チャージポンプ５ａの出力が優勢となり、通常の論理値Ｈｉｇｈに相当するレベルよりも高い電圧レベルとなる。
【００４０】
すると、第１のＦＥＴ１は、そのゲート電圧が急上昇するために、この第１のＦＥＴ１に供給できる電流が大幅に増加する。
そのため、第１のＦＥＴ１の内部容量を十分に充電することが可能となり、スイッチ切替時間は、従来に比して大幅に短縮され、高速化されることとなる。
【００４１】
次に、第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例は、図１におけるインバータ７ａに代えてバッファ（図２においては「ＢＦ１Ｂ」と表記）９ａを、同じく図１におけるインバータ７ｂに代えてバッファ（図２においては「ＢＦ２Ｂ」と表記）９ｂを、それぞれ用い、第１、第２のＦＥＴ１、２を駆動する構成としたものである。
【００４２】
このような構成とすることで、インバータでＦＥＴを直接駆動するよりも、電流駆動力と消費電流の兼ね合いで有利な設計を可能とするメリットが得られる。
これは、特に、抵抗負荷型インバータやバッファ回路を多用するＧａＡｓ  ＩＣにおいて重要である。
特に、大電力の切替を行うスイッチでは、スイッチＦＥＴ素子のサイズが大きくなり、高い電流駆動力が必要になるので、このような回路構成を採るほうが好ましい。
この図２に示された第２の構成例の回路動作は、基本的には、図１に示された第１の構成例の場合と同様であるので、ここでの再度の詳細な説明は省略することとする。
【００４３】
次に、図１に示された第１の構成例における、より具体的な回路構成例について、図３を参照しつつ説明する。
なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
まず、第１の切替加速回路１０２について説明する。ここで、第２の切替加速回路１０３の具体的な回路構成は、基本的に第１の切替加速回路１０２の具体的回路構成と同一であるので、以下の第１の切替加速回路１０２の具体回路構成の説明においては、各構成要素の符号の後に、対応する第２の切替加速回路１０３の構成要素の符号を括弧で示し、第２の切替加速回路１０３の具体回路構成例の説明に代えることとする。
【００４４】
まず、第１の切替加速回路１０２において、第１切替加速回路用インバータ３ａ（３ｂ）は、ＦＥＴ３ａ−１（３ｂ−１）と抵抗器３ａ−２（３ｂ−２）とを有して構成されたものとなっている。すなわち、ＦＥＴ３ａ−１（３ｂ−１）のドレイン（又はソース）と抵抗器３ａ−２（３ｂ−２）の一端とが相互に接続されると共に、第１切替加速回路用バッファ４ａ（４ｂ）の入力段を構成するＦＥＴ４ａ−１（４ｂ−１）のゲートに接続される一方、ＦＥＴ３ａ−１（３ｂ−１）のソース（又はドレイン）はグランドに接続され、抵抗器３ａ−２（３ｂ−２）の他端には、電源電圧ＶＤＤが印加されるようになっている。
そして、ＦＥＴ３ａ−１のゲートには、外部から外部制御信号ＣＴＬが印加されるようになっている。なお、第２の切替加速回路１０３においては、ＦＥＴ３ｂ−１のゲートには、外部制御信号ＣＴＬがインバータ８で反転されて印加されるようになっている。
【００４５】
また、第１切替加速回路用バッファ４ａ（４ｂ）は、２つのＦＥＴ４ａ−１、４ａ−２（４ｂ−１、４ｂ−２）から構成されたものとなっている。
すなわち、第１のＦＥＴ４ａ−１（４ｂ−１）のソース（又はドレイン）は、第２のＦＥＴ４ａ−２（４ｂ−２）のドレイン（又はソース）と接続されると共に、第１切替加速回路用チャージポンプ５ａ（５ｂ）のキャパシタ（図３においては「ＣＣＰ１」、「ＣＣＰ２」と表記）５ａ−１（５ｂ−１）の一端に接続される一方、第１のＦＥＴ４ａ−１（４ｂ−１）のドレイン（又はソース）には、電源電圧ＶＤＤが印加されるようになっており、また、第２のＦＥＴ４ａ−２（４ｂ−２）のソース（又はドレイン）は、グランドに接続されたものとなっている。
そして、第２のＦＥＴ４ａ−２のゲートには、外部制御信号ＣＴＬが印加されるようになっている。なお、第２の切替加速回路１０３において、第２のＦＥＴ４ｂ−２のゲートには、外部制御信号ＣＴＬがインバータ８で反転されて印加されるようになっている。
【００４６】
第１切替加速回路用チャージポンプ５ａ（５ｂ）は、キャパシタ５ａ−１（５ｂ−１）とダイオードスイッチ（図３においては「ＤＸ１」、「ＤＸ２」と表記）５ａ−２（ｂ−２）とを有して構成されたものとなっている。
すなわち、キャパシタ５ａ−１（５ｂ−１）の一端は、先に述べたように第１切替加速回路用バッファ４ａ（４ｂ）の第１及び第２のＦＥＴ４ａ−１，４ａ−２（４ｂ−１，４ｂ−２）の相互の接続点に接続される一方、他端はダイオードスイッチ５ａ−２（５ａ−２）のカソードに接続されると共に、その接続点は、第１切替加速回路用出力切替スイッチ６ａ（６ｂ）のＦＥＴ６ａ−１（６ｂ−１）のドレイン（又はソース）に接続されたものとなっている。
一方、ダイオードスイッチ５ａ−２（５ｂ−２）のアノードには、電源電圧ＶＤＤが印加されるようになっている。
【００４７】
第１切替加速回路用出力切替スイッチ６ａ（６ｂ）は、ＦＥＴ（図３においては「ＤＦＥＴＳＷ１」、「ＤＦＥＴＳＷ２」と表記）６ａ−１（６ｂ−１）と、ＦＥＴ（図３においては「ＥＦＥＴＳＷ１」、「ＥＦＥＴＳＷ２」と表記）６ａ−２（６ｂ−２）と、抵抗器（図３においては「ＲＳＷ１」、「ＲＳＷ２」と表記）６ａ−３（６ｂ−３）とを有して構成されたものとなっている。
すなわち、ＦＥＴ６ａ−１（６ｂ−１）のゲートとＦＥＴ６ａ−２（６ｂ−２）のドレイン（又はソース）が相互に接続されると共に、その接続点は、抵抗器６ａ−３（６ｂ−３）を介してＦＥＴ６ａ−１（６ｂ−１）のドレイン（又はソース）と接続される一方、ＦＥＴ６ａ−１（６ｂ−１）のソース（又はドレイン）は、次述するインバータ７ａ（７ｂ）を構成するＦＥＴ７ａ−１（７ｂ−１）と抵抗器７ａ−２（７ｂ−２）の相互の接続点に接続され、また、ＦＥＴ６ａ−２（６ｂ−２）のソース（又はドレイン）は、グランドに接続されたものとなっている。
そして、ＦＥＴ６ａ−２のゲートには、外部制御信号ＣＴＬが印加されるようになっている。なお、第２の切替加速回路１０３において、ＦＥＴ６ｂ−２のゲートには、外部制御信号ＣＴＬがインバータ８で反転されて印加されるようになっている。
【００４８】
次に、インバータ７ａは、ＦＥＴ７ａ−１と抵抗器７ａ−２とを有して構成されたものとなっている。
すなわち、ＦＥＴ７ａ−１のドレイン（又はソース）には、抵抗器７ａ−２を介して電源電圧ＶＤＤが印加されるようになっていると共に、その相互の接続点は、ゲート抵抗器２１を介して第１のＦＥＴ１のゲートに接続される一方、ＦＥＴ７ａ−１のソース（又はドレイン）は、グランドに接続されたものとなっている。
そして、ＦＥＴ７ａ−１のゲートには、外部制御信号ＣＴＬが印加されるようになっている。
【００４９】
また、インバータ７ｂは、ＦＥＴ７ｂ−１と抵抗器７ｂ−２とを有して構成されたものとなっている。
すなわち、ＦＥＴ７ｂ−１のドレイン（又はソース）には、抵抗器７ｂ−２を介して電源電圧ＶＤＤが印加されるようになっていると共に、その相互の接続点は、ゲート抵抗器２２を介して第２のＦＥＴ２のゲートに接続される一方、ＦＥＴ７ｂ−１のソース（又はドレイン）は、グランドに接続されたものとなっている。
そして、ＦＥＴ７ｂ−１のゲートには、外部制御信号ＣＴＬがインバータ８で反転されて印加されるようになっている。
【００５０】
また、インバータ８は、ＦＥＴ８−１と抵抗器８−２とを有して構成されたものとなっている。
すなわち、ＦＥＴ８−１のドレイン（又はソース）には、抵抗器８−２を介して電源電圧ＶＤＤが印加されるようになっている一方、ＦＥＴ８のソース（又はドレイン）は、グランドに接続されたものとなっている。
【００５１】
そして、ＦＥＴ８−１のゲートには、外部制御信号ＣＴＬが印加されるようになっている。
なお、ＦＥＴ８−１のドレイン（又はソース）と抵抗器８−２の相互の接続点は、外部制御信号ＣＴＬの反転信号が得られ、既に述べたようにインバータ３ｂ等へ供給されるようになっている。
また、上述の構成例において、ＦＥＴは例えば、エンハンスメント型ＦＥＴが好適である。
【００５２】
上記構成において、第１切替加速回路用チャージポンプ５ａの動作を説明すれば、トリガ入力端子ＴＲＧ１が論理値Ｌｏｗに相当するレベルの間、キャパシタ５ａ−１には、ダイオードスイッチ５ａ−２を介して充電が行われ、その充電電圧ＶＣＰ１は、ダイオードスイッチ５ａ−２の順方向電圧をＶＦ１とすると、最大でＶＣＰ１＝ＶＤＤ−ＶＦ１となる。
高周波スイッチの切替に伴いトリガ入力端子ＴＲＧ１が論理値Ｈｉｇｈに相当するレベルとなると、その電圧レベルは、前段の第１切替加速回路用バッファ４ａのプルアップトランジスタであるＦＥＴ４ａ−１における電圧降下をＶＰＵ１とすると、ＶＤＤ−ＶＰＵ１に引き上げられることとなる。これにより、同時にＶＣＰ１は、ピーク値が最大でＶＣＰ１＝（ＶＤＤ−ＶＰＵ１）＋（ＶＤＤ−ＶＦ１）まで上昇する。
【００５３】
一方、トリガ入力端子ＴＲＧ１が論理値Ｈｉｇｈに相当するレベルとなる際には、第１切替加速回路用出力切替スイッチ６ａの制御入力端子ＣＮＴ１は、これとは反転した論理値Ｌｏｗに相当するレベルとされ、ＦＥＴ６ａ−２はＯＦＦ状態となる。
すると、ＦＥＴ６ａ−１は、抵抗器６ａ−３を介してゲートがバイアスされて、そのゲートとソース間が同電位となる。
ソースとドレイン間には、ＦＥＴ６ａ−１のピンチオフ電圧の電位差があれば、ＦＥＴ６ａ−１のゲートは、ドレインに対してピンチオフ電圧以上で正にバイアスされるため、結局、ＦＥＴ６ａ−１はＯＮ状態となる。
【００５４】
それによって、ＶＣＰ１は、ＦＥＴ６ａ−１のピンチオフ電圧分の電圧降下が生ずるものの、第１のＦＥＴ１のゲート電圧ＶＣＴＬ１としては、電源電圧ＶＤＤよりも高い電圧が供給されることとなる。
このとき、インバータ７ａの抵抗器７ａ−２を介して加速電流が消費されることとなるため、動作効率をやや低下させる要因となる。
第１切替加速回路用チャージポンプ５ａの出力電圧ＶＣＰ１は、キャパシタ５ａ−１の電電容量によるが、電流供給能力はそれほどないため、急激に低下してゆく。このように、第１切替加速回路用チャージポンプ５ａの出力電圧ＶＣＰ１は、パルス電圧となっている。
【００５５】
そして、出力電圧ＶＣＰ１がＶＣＴＬ１の本来の論理値Ｈｉｇｈに相当する電源電圧ＶＤＤに近づくと、第１切替加速回路用出力切替スイッチ６ａは、ＯＮ状態を維持できなくなり、やがてＯＦＦ状態となる。すると、ＶＣＴＬ１Ｇは、インバータ７ａのみからの供給となり、定常状態に落ち着くこととなる。
かかる動作は、第２切替加速回路用チャージポンプ６ｂについても、基本的に同様であるので、ここでの再度の詳細な説明は省略することとする。
【００５６】
次に、図２に示された第２の構成例における、より具体的な回路構成例について、図４を参照しつつ説明する。
なお、図２、図３に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この構成例において、バッファ９ａは、ＦＥＴ９ａ−１、ＦＥＴ９ａ−２、及び、抵抗器９ａ−３を有して構成されたものとなっており、また、バッファ９ｂは、ＦＥＴ９ｂ−１、ＦＥＴ９ｂ−２、及び、抵抗器９ｂ−３を有して構成されたものとなっている。
なお、ＦＥＴ９ａ−１、ＦＥＴ９ａ−２、ＦＥＴ９ｂ−１、ＦＥＴ９ｂ−２も、他のＦＥＴ同様、エンハンスメント型が好適である。
【００５７】
以下、具体的な回路接続について説明するが、バッファ９ａ，９ｂの回路接続は、基本的に同一であるので、以下の説明においては、バッファ９ａの回路接続を説明することとし、その際、バッファ９ａの構成要素の符号の後に、バッファ９ｂの対応する構成要素の符号を括弧で示し、バッファ９ｂの回路接続の説明に代えることとする。
まず、ＦＥＴ９ａ−１（９ｂ−１）のソース（又はドレイン）は、抵抗器９ａ−３（９ｂ−３）を介してＦＥＴ９ａ−２（９ｂ−２）のドレイン（又はソース）と接続されると共に、第１切替加速回路用出力切替スイッチ６ａ（６ｂ）のＦＥＴトランジスタ６ａ−１（６ｂ−１）のソース（又はドレイン）と接続されている。さらに、その接続点は、ゲート抵抗器２１（２２）を介して第１のＦＥＴ１（２）のゲートと接続されている。
【００５８】
また、ＦＥＴ９ａ−１（９ｂ−１）のソース（又はドレイン）には、電源電圧ＶＤＤが印加される一方、ＦＥＴ９ａ−２（９ｂ−２）のソース（又はドレイン）はグランドに接続されたものとなっている。
そして、ＦＥＴ９ａ−１（９ｂ−１）のゲートには、第１切替加速回路用インバータ３ａ（３ｂ）の出力信号が印加されるようになっている。
また、ＦＥＴ９ａ−２のゲートには外部制御信号ＣＴＬが、ＦＥＴ９ｂ−２のゲートには、外部制御信号ＣＴＬをインバータ８により反転した信号が、それぞれ印加されるようになっている。
なお、かかる構成における動作は、図２に示された回路構成例と基本的に同一であるので、ここでの再度の詳細な説明は省略することとする。
【００５９】
次に、上述した本発明の実施の形態における半導体スイッチ回路における動作特性について、従来回路の動作特性と比較しつつ 、図５及び図６、並びに、図９及び図１０に示された波形図を参照しつつ説明する。
まず、図９には、例えば、図８に示された従来回路において、外部制御信号ＣＴＬを論理値Ｌｏｗに相当するレベルから論理値Ｈｉｇｈに相当するレベルに切り替える前後の、共通端子ＰＣを入力端子とし、個別端子Ｐ２を出力端子とした場合の高周波信号電圧変化を示した波形図が示されている。
【００６０】
なお、かかる特性は、電源電圧ＶＤＤは３Ｖとし、高周波信号電力は＋４ｄＢｍとした場合のものである。また、スイッチの切替は、図９の横軸に示された時間５μｓの時点において実施したものである。
図９において、時間５μｓの時点では高周波信号電圧は、２０ｍＶ以下の非常に小さなレベルであるが、時間５．１３μｓを過ぎる頃から急激に振幅が拡大し、時間５．２μｓまでには、ほぼ飽和状態となっていることが確認できる。
スイッチの切替時間は、高周波電圧振幅レベルが飽和状態の９０％に達するまでの時間で定義されることが多い。
かかる定義に従えば、図９の特性例において、スイッチの切替時間は１８４ｎｓとなっている。
【００６１】
このようなスイッチ切替時の高周波出力波形の振る舞いを決定するのは、このときにＯＮ状態に移行させようとしたスイッチＳＷ２の特性である。
なお、図９において、途中の時間５．０５μｓ以前の高周波信号レベルに段差が生じているのは、ここままでの約４０ｎｓ程度がインバータ等の制御回路の応答時間の影響を受けていることによるものである。
【００６２】
図１０には、図９に示されたようなスイッチ切替が行われる場合の駆動制御電圧ＶＣＴＬ２の変化特性が示されており、以下、同図について説明する。
同図において、時間５μｓ以降に駆動制御電圧ＶＣＴＬ２は徐々に上昇してゆくが、定常状態である３Ｖに達するのは、大凡時間５．７μｓの時点であり、スイッチ切替時点から定常状態となるまでに約７００μｓ程の時間を要するものとなっている。
【００６３】
これを、先の図９に示された高周波信号の立ち上がりと比較すると、ややゆっくりとした応答波形に見えるが、駆動制御電圧ＶＣＴＬ２が飽和レベルである３Ｖに達していなくとも、スイッチＳＷ２が比較的十分にＯＮ状態に達していることが関係している。
【００６４】
次に、同様なスイッチ切替動作における本発明の実施の形態における半導体スイッチ回路の動作特性について、図５及び図６を参照しつつ説明する。
図５は、図４に示された回路構成において、上述した図９及び図１０における動作条件と同一の動作条件でのシミュレーションによる駆動制御電圧ＶＣＴＬ２の立ち上がり波形を示す波形図である。
図５によれば、駆動制御電圧ＶＣＴＬ２が非常に鋭く短時間に立ち上がり、電源電圧ＶＤＤ＝３Ｖとしているものの、それを越える４Ｖ程度まで達することが確認できる。
【００６５】
図６には、図５と同様のシミュレーションによる高周波信号電圧の波形図が示されており、以下、同図について説明する。
図６においては、スイッチ切替時（時間５．０μｓの時点）から約４０ｎｓ程度の、制御回路のインバータの遅延時間に対応する時点までの間は、従来回路と同様（図９参照）であるが、その遅延時間以降は、急激に電圧が立ち上がっていることが確認できるものとなっている。
この図６の例の場合、立ち上がり時間は５０ｎｓである。
すなわち、制御回路の遅延時間がほとんど占めている状態まで大きく改善されているということが言える。
【００６６】
上述した本発明の実施の形態においては、チャージポンプ回路を電圧発生回路として用いているが、定常状態において利用できる電圧発生回路ではく、あくまでもスイッチの切替制御のタイミングにおいてのみ瞬間的なパルス電圧を発生するものである点が従来とは異なるものとなっている。
このように、本発明の実施の形態においてはパルス電圧を用いるため、発振回路は不要であり、それに対応して消費電流が削減されるものとなっている。
定常状態の時間にもよるが、本発明の実施の形態の半導体スイッチ回路の構成を採ることで増加する消費電流の増加は僅かである。
【００６７】
例えば、１００μｓ毎にスイッチ切替を行うと仮定した場合、消費電流が増加しているのはわずかに１％以内の時間であり、ほとんど誤差範囲の電流増加に抑えられる。これは、いわゆる直流電源電圧発生回路を搭載するものとは全く異なるものである。
【００６８】
上述した本発明の実施の形態においては、ＳＰＤＴスイッチの例を示したが、スイッチの構成はＳＰＤＴに限定される必要はなく、他のスイッチ構成であっても良いものである。
また、上述した本発明の実施の形態において、スイッチＦＥＴは全て直列素子とした例を示したが、これに限定される必要はなく並列素子としても良い。
さらに、上述した本発明の実施の形態において、スイッチＦＥＴは、ひとつのＦＥＴを用いた例を示したが、スイッチＦＥＴは多段に直列接続したものであっても良い。
【産業上の利用可能性】
【００６９】
スイッチ切替時間の大幅な短縮が所望される半導体スイッチ回路に適用できる。
【符号の説明】
【００７０】
１０１…高周波スイッチ部
１０２…第１の切替加速回路
１０３…第２の切替加速回路
１０４…論理制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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