(57)【特許請求の範囲】
【請求項１】
一連の１又はそれ以上の２／３分周セル及び１又はそれ以上の１／２／３／分周セルを備えた分周器であって、
該分周器は、連続出力サイクルにおいて除数によって入力周波数を分周するように構成され、
前記連続出力サイクルにおいて前記除数がオクターブ境界を越えて遷移したことに応答して、前記一連のセルの最後の１／２／３／分周セルが、同期１分周モードを利用するように構成され、
前記同期１分周モードは、入力クロックを、最後の１／２／３／分周セルの最初のラッチのＤノードを通過させ、
前記オクターブ境界を越える遷移は、正の整数をＮとする２N−１に等しい除数から２Nに等しい除数に遷移すること、又は２Nに等しい除数から２N−１に等しい除数に遷移することを含む、
ことを特徴とする分周器。
【請求項２】
前記分周器は、複数のオクターブにわたる拡張された分周範囲を使用するように構成される、
ことを特徴とする請求項１に記載の分周器。
【請求項３】
前記１又はそれ以上の１／２／３／分周セルは、前記一連のセルの最後に存在する、
ことを特徴とする請求項１に記載の分周器。
【請求項４】
前記同期１分周モードは、さらに、前記入力クロックを、インバータとマルチプレクサを通じて、前記最後の１／２／３／分周セルの前記最初のラッチのＤノードに接続する、
ことを特徴とする請求項１に記載の分周器。
【請求項５】
前記同期１分周モードは、さらに、ロジック「１」を、前記最後の１／２／３／分周セルの前記最初のラッチのクロックノードに接続する、
ことを特徴とする請求項４に記載の分周器。
【請求項６】
拡張された分周範囲を使用する、一連の１又はそれ以上の２／３分周セル及び１又はそれ以上の１／２／３／分周セルを備えた分周器であって、該分周器は、
除数値によって入力周波数を分周するように、
前記除数値を、連続出力サイクルにおいて不連続を生じずにオクターブ境界を越えて移行させるように、
前記除数値がオクターブ境界を越えて遷移したことに応答して、同期１分周モードを利用するように構成され、
前記同期１分周モードは、入力クロックを、前記一連のセルの最後の１／２／３／分周セルの最初のラッチのＤノードを通過させ、
前記オクターブ境界を越える遷移は、正の整数をＮとする２N−１に等しい除数値から２Nに等しい除数値に遷移すること、又は２Nに等しい除数値から２N−１に等しい除数値に遷移することを含む、
ようにさらに構成されることを特徴とする分周器。
【請求項７】
前記分周器は、Ｄｉｖ１ポート、ｍｏｄoutポート及びｍｏｄinポートを含む各１／２／３／分周セルに対応するラッチ、インバータゲート、及び２入力ＯＲゲートをさらに備え、前記各１／２／３／分周セルは、
前記対応する２入力ＯＲゲートの第１の入力ノード、及び前記対応するラッチのＱｂノードに前記Ｄｉｖ１ポートを結合し、
前記対応する２入力ＯＲゲートの第２の入力ノード、及び前記対応するインバータゲートの入力ノードに前記ｍｏｄoutポートを結合し、
前記対応するラッチのクロックノードに前記対応するインバータゲートの出力ノードを結合し、
前記対応するラッチのＤノードにＰ制御信号を結合し、
前記一連のセル内の後続するセルに対応する前記２入力ＯＲゲートの出力ノードに前記ｍｏｄinポートを結合する、
ように構成されることを特徴とする請求項６に記載の分周器。
【請求項８】
前記一連のセル内の最後の１／２／３／分周セルのｍｏｄinポートが、高ロジックレベルに結合される、
ことを特徴とする請求項７に記載の分周器。
【請求項９】
前記分周器は、
２又はそれ以上の１／２／３／分周セルと、
ともにカスケード接続された複数の２入力ＯＲゲートと、
をさらに備え、前記複数の２入力ＯＲゲートの各２入力ＯＲゲートに関して、
前記２入力ＯＲゲートの出力ノードに、対応するラッチのＤノードを結合し、
前記２入力ＯＲゲートの第１の入力ノードを対応する１／２／３／分周セルのＰ制御信号に結合し、
前記２入力ＯＲゲートの第２の入力ノードを前記対応する１／２／３／分周セルに後続する１／２／３／分周セルのＰ制御信号に結合する、
ように構成されることを特徴とする請求項７に記載の分周器。
【請求項１０】
可能な除数値Ｎの有効範囲が、２／３分周セルの数を表す整数をｊとし、２／３分周セルと１／２／３／分周セルの総数を表す整数をｉとする式２j≦Ｎ≦２(i+1)−１によって求められる、
ことを特徴とする請求項７に記載の分周器。
【請求項１１】
前記分周器は、前記除数値を指定する入力プログラミングワードを受け取るようにさらに構成される、
ことを特徴とする請求項７に記載の分周器。
【請求項１２】
１又はそれ以上の２／３分周セルと、
前記１又はそれ以上の２／３分周セルに結合された１又はそれ以上の１／２／３／分周セルと、
を備え、
除数値を表すとともに複数の正の整数値のうちの１つを取る入力プログラミングワードを受け取り、
前記除数値によって入力周波数を分周し、
前記除数値が連続出力サイクルにおいてオクターブ境界を越えて遷移したことに応答して、前記連続出力サイクルにおいて、同期１分周モードを利用し、
前記同期１分周モードは、入力クロックを、最後の１／２／３／分周セルの最初のラッチのＤノードを通過させ、
前記オクターブ境界を越える遷移は、正の整数をＮとする２N−１に等しい除数値から２Nに等しい除数値に遷移すること、又は２Nに等しい除数値から２N−１に等しい除数値に遷移することを含む、
ように構成されることを特徴とする回路。
【請求項１３】
前記除数値は、複数のオクターブ範囲にわたる、
ことを特徴とする請求項１２に記載の回路。
【請求項１４】
前記１又はそれ以上の２／３分周セルと１又はそれ以上の１／２／３／分周セルは、直列にカスケード接続され、前記１又はそれ以上の１／２／３／分周セルは、前記一連のセルの最後に存在する、
ことを特徴とする請求項１２に記載の回路。
【請求項１５】
前記回路は、複数のオクターブにわたる拡張された分周範囲を使用するように構成される、
ことを特徴とする請求項１３に記載の回路。
【請求項１６】
前記同期１分周モードは、さらに、ロジック「１」を、前記最後の１／２／３／分周セルの前記最初のラッチのクロックノードに接続することを含む、
ことを特徴とする請求項１５に記載の回路。
【請求項１７】
前記回路は、制御ビットを利用して、前記最後の１／２／３／分周セルを、同期１分周モードを利用するように強制するようさらに構成される、
ことを特徴とする請求項１５に記載の回路。
【請求項１８】
可能な除数値Ｎの範囲が、２／３分周セルの数に等しい整数をｊとし、２／３分周セルと１／２／３／分周セルの総数に等しい整数をｉとする式２j≦Ｎ≦２(i+1)−１によって求められる、
ことを特徴とする請求項１３に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に分周器に関し、詳細には、オクターブ境界を越えて拡張された同期範囲を有する、入力信号を分周するための回路装置に関する。
【背景技術】
【０００２】
分数Ｎシンセサイザでは、結晶基準サイクル毎に除数値を変化させて平均的に非整数値を合成できるようにするためにマルチモジュラス分周器（ＭＭＤ）が使用されている。図１に、位相ロックループ（ＰＬＬ）におけるＭＭＤの応用例を示す。ＰＬＬ１００は、電圧制御発振器（ＶＣＯ）１６０及び結晶基準発振器１１０を含む。ＶＣＯ１６０は、（ブロック１８０において）周波数がＮによって分周され、結晶基準発振器１１０は、（ブロック１２０において）周波数がＲによって分周される。出力周波数（Ｆｏｕｔ）は、分周器値（Ｒ及びＮ）と基準周波数（Ｆｒｅｆ）の関数であり、（Ｆｏｕｔ＝Ｆｒｅｆ＊（Ｎ／Ｒ））となる。多くの用途において、Ｆｏｕｔ及びＦｒｅｆは一定であり、分周器の除数要件を導く。また、位相ノイズ及び基準スパー要件では、多くの場合Ｒ＝１であり、Ｎの一定要件を導く。Ｆｏｕｔはチャンネル毎に変化し、Ｆｏｕｔ及びＦｒｅｆはシステム毎に変化するので、これに応じてＮも変化する。広帯域無線、マルチスタンダード無線、ソフトウェア無線及びコグニティブ無線では、分周器が広いＮの範囲にわたって動作することが望ましい。ＦｏｕｔとＦｒｅｆの非整数関係に起因して、分周器のディザリング又はプログラミングワードの変化中には正しい分周器動作が必要とされる。そうでない場合には、誤った平均周波数及びスパーが生じる。デルタシグマ変調は、非整数のＭＭＤ除数を効果的に合成するように分周器値を変化させる１つの可能な手段である。
【０００３】
一般的に使用されているＭＭＤアーキテクチャは、Ｃｉｃｅｒｏ  Ｖａｕｃｈｅｒによる「Ａ  Ｆａｍｉｌｙ  ｏｆ  Ｌｏｗ−Ｐｏｗｅｒ  Ｔｒｕｌｙ  Ｍｏｄｕｌａｒ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｄｉｖｉｄｅｒｓ  ｉｎ  Ｓｔａｎｄａｒｄ  ０．３５−  ｕｍ  ＣＭＯＳ  Ｔｅｃｈｎｏｌｏｇｙ」、２０００年７月、ＩＥＥＥソリッドステート回路ジャーナル、において最初に発表されたものであり、これを図２Ａに示す。この基本アーキテクチャは、２／３分周セルのカスケードから成る。全体的な回路は、２／３セルの数をｎとする２n〜（２n+1−１）の値により分周される。この範囲は、ほぼ１オクターブである。本明細書では「オクターブ」という用語を使用するが、これは、第１の周波数と第２の周波数の間の間隔を意味し、第２の周波数は、第１の周波数の半分又は倍である。例えば、ｎ＝４の場合、図２Ａの分周器は、１６〜３１の範囲によって分周を行うことができる。複数のオクターブ範囲が望まれる場合、図２Ｂの回路を使用して「拡張された分周範囲」を加えることができる。分周範囲は、「ＯＲ」ゲートにより、「ＯＲ」ゲートアレイのない２／３セルの数をｎ’とし、２／３セルの総数をｎとする２n'〜（２n+1−１）まで拡張することができる。ｎ’＝３かつｎ＝５場合、８〜６３の分周範囲を達成することができ、これは３オクターブである。
【０００４】
２／３分周セルのカスケードに基づくアーキテクチャには、いくつかの利点がある。２／３セルは全て同時に又は同じ周波数でクロック制御されるとは限らないので、連続ステージでは電流が減少することがある。リップル分周器と同様に、主な電力消費及び最も厳しいタイミングは最初のステージに制限される。しかしながら、リップル分周器とは異なり、最初のステージの近傍には、高周波数にクロック制御された出力が存在する。これには、スルーレートが低くジッタが蓄積し得るカスケードの後端部の出力を使用するのとは対照的に位相ノイズ上の利点がある。一般に、図２Ａの出力は、ｍｏｄｏｕｔ信号すなわちＦｏnのいずれかにおいて取ることができる。ｍｏｄｏｕｔ信号は、その全ての周波数が、分周器のプログラムワードをＮとするＦｉｎ／Ｎに等しい。
【０００５】
ＶａｕｃｈｅｒのＭＭＤ２／３分周セルの回路要素を図３〜図６に示しており、図３Ａ〜図３Ｃの単純な２分周回路から説明する。図３Ａには、２分周回路を形成するために使用するＤフリップフロップ３１０の回路図を示す。図３Ｂには、２分周回路を形成するために使用する異なる実装の回路図を示す。マスターラッチ（３２０）及びスレーブラッチ（３３０）を使用して、ポジティブエッジトリガ型の２分周回路を形成している。図３Ｃには、２分周回路を形成するために使用する第３の実装の回路図を示す。マスターラッチ（３４０）及びスレーブラッチ（３５０）を使用して、ネガティブエッジトリガ型の２分周回路を形成している。図３Ａ〜図３Ｃは、最後のラッチの出力が反転されて、最初のラッチに入力としてフィードバックされるので、「ジョンソンカウンタ」と呼ぶことができる。
【０００６】
図４Ａ〜図４Ｂに、３分周回路の２つの異なる例を示す。図４Ａには、２つのＤフリップフロップ（４１５及び４２０）及び２入力ＡＮＤゲート４１０を実装する３分周回路の回路図を示す。図４Ｂには、マスターラッチ４６０及び４７５、スレーブラッチ４６５及び４７０、並びに２入力ＡＮＤゲート４５５を使用する３分周回路の異なる実装を示す。図４Ｂは、出力周波数（ｆout）が入力周波数（ｆin）のネガティブエッジにおいてのみ遷移するようになる３分周回路のネガティブエッジトリガ型の実装を示すものである。
【０００７】
図５Ａに、Ｖａｕｃｈｅｒによって記載されたアーキテクチャ内で使用される２／３分周セルの回路図を示す。回路５００は、入力周波数（ｆin）を２又は３の除数で分周して出力周波数（ｆout）を生成することができる。回路５００の除数の選択は、２つの制御ノード、モジュラス制御入力（ｍｏｄin）及びプログラミング入力（Ｐ）によって決まる。回路５００は、２つのマスターラッチ（５１５及び５３５）、２つのスレーブラッチ（５２０及び５２５）、並びに３つの２入力ＡＮＤゲート（５１０、５３０及び５４０）を含む。入力クロック（ポートラベルＣＫ）が高い（すなわちロジック「１」、Ｖｃｃ）時には、マスターラッチ５１５及び５３５がイネーブルになり、入力クロックが低い（すなわちロジック「０」、接地（ＧＮＤ））時には、スレーブラッチ５２０及び５２５がイネーブルになる。
【０００８】
図５Ｂに、図５Ａの回路５００の真理値表を示す。真理値表５５０は、制御信号Ｐ、ｍｏｄｉｎ及び除数のための列を含む。除数は、出力周波数を生成するために回路５００の入力周波数を分周する値（２又は３）を表す。
【０００９】
図６Ａに、２分周モードに設定された２／３分周セルを示す。２分周モードでは、信号ｍｏｄｉｎ又はＰ、或いはこれらの両方が「０」に設定され、これにより回路６００の除数が「２」として設定される。制御信号ｍｏｄｉｎが「０」の場合、マスターラッチ６３５、ＡＮＤゲート６３０を通ってスレーブラッチ６２５のポートＤに入る信号が「０」になる。制御信号Ｐが「０」の場合、ＡＮＤゲート６３０を通ってスレーブラッチ６２５のポートＤに入る信号が「０」になる。いずれの場合にも、スレーブラッチ６２５のポートＱｂからの信号出力は「１」になる。スレーブラッチ６２５のポートＱｂは、ＡＮＤゲート６１０の入力の一方に接続し、従ってスレーブラッチ６２５のＱｂが「１」である場合、回路６００は、ラッチ６２５及び６３５が回路６００の一部でないかのように、かつラッチ６２０のＱｂポートがラッチ６１５のＤポートに直接接続されているかのように機能する。この場合、回路６００は、図３Ｃの回路の機能的同等物のように振る舞うようになる。
【００１０】
図６Ｂに、３分周モードに設定された２／３分周セルを示す。信号ｍｏｄｉｎ及びＰは、両方とも「１」に設定され、これにより回路６５０の除数が「３」として設定される。制御信号ｍｏｄｉｎ及びＰが両方とも「１」であるため、回路６５０は、図４Ｂの回路の機能的同等物のように振る舞うようになる。
【００１１】
図７に、Ｖａｕｃｈｅｒによって記載された範囲４〜１５を有する分周器の概略図を示す。分周器７００は、図２Ｂの「拡張された分周範囲」の技術を利用する２オクターブ分周器である。分周器７００は３つの分周ステージを含み、各ステージは２／３分周セルを含む。各２／３分周セルは５つのノードを有し、これらは、第１の入力ノード（ｆｉｎ）、第２の入力ノード（ｍｏｄｉｎ）、第３の入力ノード（Ｐ）、第１の出力ノード（Ｆｏ２３）及び第２の出力ノード（ｍｏｄｏｕｔ）を含む。最初の２／３分周セル（７１０）のｆｉｎノードは、分周器７００への周波数入力に結合される。セル７１０のＦｏ２３ノードは、第２の２／３分周セル（７１５）のｆｉｎノードに結合される。各ステージのｆｉｎノードは、先行するステージのＦｏ２３ノードに結合される。セル７１０のｍｏｄinノードは、セル７１５のｍｏｄoutノードに結合される。セル７２５のｍｏｄoutノードは、２入力ＯＲゲート７２０への入力に結合される。ＯＲゲート７２０の他方の入力は、反転制御信号Ｐ３に結合される。
【００１２】
図７Ｂに、除数範囲４〜１５を有する分周器７００（図７Ａの）の真理値表を示す。真理値表７５０は、除数、信号Ｐ０〜Ｐ３、ｍｏｄ２ｉｎ及びステージ３除数のための列を含む。真理値表７５０では、除数が、４から１５までの全ての整数値を取る。
【００１３】
図８に、拡張された分周範囲を有する分周器チェーンの概略図を示す。図８の概略図は、Ｎｅｕｒａｕｔｅｒ他により、米国特許第７，１０９，７６２号「分周回路構成及びこのような回路構成を使用する位相ロックループ（Ｆｒｅｑｕｅｎｃｙ−Ｄｉｖｉｄｉｎｇ  Ｃｉｒｃｕｉｔ  Ａｒｒａｎｇｅｍｅｎｔ  ａｎｄ  Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  Ｅｍｐｌｏｙｉｎｇ  ｓｕｃｈ  Ｃｉｒｃｕｉｔ  Ａｒｒａｎｇｅｍｅｎｔ）」に記載されたものである。分周器８００は、４〜１５の除数範囲を有する。分周器８００は、４つの分周セル８５２、８６０、８６８及び８７６を有する。分周器チェーンの最初の２つのセル（８５２及び８６０）は２／３分周セルであり、最後の２つのセル（８６８及び８７６）は１／２／３／分周セルである。分周器８００は、ＡＮＤゲート８５４、８５６、８６２、８６４、８７０、８７２、８７８及び８８０、並びにインバータ８５８、８６６、８７４及び８８２も含む。最後の２つのセルに、２／３分周セルではなく１／２／３／分周セルを使用することにより、分周器８００は、除数範囲を、オクターブを上回る値にまで拡張することができる。Ｎｅｕｒａｕｔｅｒによって記載された分周器の除数範囲は、２j〜（２i−１）の範囲まで拡張され、この場合「ｊ」は２／３分周セルの数を表し、「ｉ」は２／３分周セルと１／２／３／分周セルの総数を表す。従って、図８の回路８００では、「ｊ」は２であり、「ｉ」は４であり、除数範囲は４〜１５である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】米国特許第７，１０９，７６２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかしながら、分数Ｎシンセサイザでは、図２Ｂ、図７Ａ又は図８のアーキテクチャを使用することに問題がある。範囲拡張ロジックは、静的意味又は一定の分周器プログラミングでは機能するが、除数がオクターブ境界を越えて変化した場合、範囲拡張又は「拡張された分周範囲」動作の非同期的性質に起因して位相不連続が存在する。この結果、分周器がいずれかの（２n−１）の状態と２nの状態の間の境界を越えるようにプログラムされている場合、望ましくない分周が行われる。従って、図２Ｂに示す範囲８〜６３を有する分周器では、１５〜１６及び３１〜３２の境界を越えてプログラム又はホップする際に問題が生じる。図７Ａ及び図８の４〜１５の範囲を有する分周器については、７〜８のオクターブ境界を越えて遷移する際に問題が生じる。分数Ｎシンセサイザでは、このことが、これらの値を必要とする平均除数を回避する必要があり、結果として周波数計画に穴が空き、又は代替の結晶基準周波数スキームが必要になることを意味する。
【００１６】
上記に鑑み、拡張された分周範囲を有する分周器を実装するための改善された方法及び機構が望まれている。
【課題を解決するための手段】
【００１７】
分周器を実装する機構の様々な実施形態が企図される。１つの実施形態では、分周器が、ともに結合された一連の２／３分周セル及び１／２／３／分周セルを含む。この一連の２／３分周セル及び１／２／３／分周セルをともにカスケード接続して分周器のための拡張された分周範囲を形成し、この拡張された分周範囲が複数のオクターブにわたるようにすることができる。可能な除数値Ｎの有効範囲を、式２j≦Ｎ≦（２(i+1)−１）によって求めることができ、この場合、ｊは２／３分周セルの数を表し、ｉは２／３分周セルと１／２／３／分周セルの総数を表す。あらゆる数の２／３分周セル及び１／２／３／分周セルをともにカスケード接続して、好ましい分周範囲を有する分周器を形成することができる。
【００１８】
この一連の２／３分周セル及び１／２／３／分周セルを含む分周器回路を、正の整数をｎとする（２n−１）〜２nのオクターブ境界を越えて遷移している間に、回路に不連続が生じないように設計することができる。この分周回路は、プログラミングワードが連続クロックサイクルでオクターブ境界を越えて遷移している間でも、このプログラミングワードにより指定される値によって正しく分周を行うことができる。
【００１９】
一連のセル内の各１／２／３／分周セルでは、分周回路が、対応するラッチ、インバータゲート及び２入力ＯＲゲートを含むことができる。１／２／３／分周セルのＤｉｖ１ノードは、２入力ＯＲゲートの第１の入力ノード及びラッチのＱｂノードに結合することができる。各１／２／３／分周セルのｍｏｄｏｕｔポートは、２入力ＯＲゲートの第２の入力ノード及びインバータゲートの入力ノードに結合することができる。インバータゲートの出力ノードは、ラッチのクロックポートに結合することができる。ラッチのＤノードには、後続の１／２／３／分周セルに対応するＰ制御信号を結合することができる。また、後続の１／２／３／分周セルに対応する２入力ＯＲゲートの出力ノードには、各１／２／３／分周セルのｍｏｄinポートを結合することもできる。一連のセル内の最後の１／２／３／分周セルでは、ｍｏｄinポートを高ロジックレベルに結合することができる。
【００２０】
一連のセル内に複数の１／２／３／分周セルを有する分周器では、分周器の一部として追加の一連の２入力ＯＲゲートを含めることができる。最初の２入力ＯＲゲートの入力ノードには、プログラミング除数ワードの２つのＭＳＢに対応する２つの最も高いＰ制御信号を結合することができる。最初の２入力ＯＲゲートの出力は、第２の２入力ＯＲゲートの入力ノード及び一連のセル内の最後から２番目の１／２／３／分周セルに対応するラッチのＤノードに結合することができる。第２の２入力ＯＲゲートの他方の入力には、Ｐ制御信号の第３のＭＳＢを結合することができる。この一連の２入力ＯＲゲート及び対応する信号の構成を、複数の１／２／３／分周セル及び関連する回路要素に継続することができる。
【００２１】
本明細書で説明する分周器は、プレスケーラ又はマルチモジュラス分周器（ＭＭＤ）としての用途を含む様々な用途で利用することができる。この分周器は、周波数合成器、位相ロックループ（ＰＬＬ）、分数Ｎ周波数合成器、受信機、送信機又はトランシーバにおいて利用することもできる。この分周器は、マルチスタンダード又はマルチモード無線、コグニティブ無線、又はソフトウェア無線（ＳＤＲ）を含む無線機の一部として利用することもできる。
【００２２】
本明細書に示す方法の以下の詳細な説明に照らせば、当業者には上記の及びその他の特徴及び利点が明らかになるであろう。
【００２３】
以下の図面とともに以下の詳細な説明を検討すると、本発明をより良く理解することができる。
【図面の簡単な説明】
【００２４】
【図１】位相ロックループ（ＰＬＬ）における従来技術のマルチモジュラス分周器（ＭＭＤ）用途を示す図である。
【図２Ａ】従来技術による、一般的に使用されているＭＭＤアーキテクチャを示す図である。
【図２Ｂ】従来技術による、拡張された分周範囲を有するＭＭＤを示す図である。
【図３Ａ】従来技術の２分周回路の回路図である。
【図３Ｂ】従来技術の２分周回路の別の回路図である。
【図３Ｃ】従来技術の２分周回路の別の回路図である。
【図４Ａ】従来技術の３分周回路の回路図である。
【図４Ｂ】従来技術の３分周回路の別の回路図である。
【図５Ａ】従来技術の２／３分周セルの回路図である。
【図５Ｂ】２／３分周セルの真理値表を示す図である。
【図６Ａ】２分周モードに設定された従来技術の２／３分周セルの回路図である。
【図６Ｂ】３分周モードに設定された従来技術の２／３分周セルの回路図である。
【図７Ａ】範囲４〜１５を有する従来技術の分周器の概略図である。
【図７Ｂ】範囲４〜１５を有する分周器の真理値表を示す図である。
【図８】拡張された分周範囲を有する従来技術の分周器チェーンの概略図である。
【図９Ａ】１／２／３／分周回路の回路図である。
【図９Ｂ】１／２／３／分周回路の真理値表を示す図である。
【図１０】１分周モードに設定された１／２／３／分周回路の回路図の１つの実施形態を示す図である。
【図１１Ａ】４〜１５の分周範囲を有する分周器回路の概略図の１つの実施形態を示す図である。
【図１１Ｂ】除数範囲４〜１５を有する分周器の真理値表を示す図である。
【図１２】４〜１５の除数範囲にわたる３つの異なる分周器の静的シミュレーションを示す図である。
【図１３】４〜７の範囲にわたって除数がランダムにホップする３つの異なる分周器のシミュレーションを示す図である。
【図１４】８〜１の範囲にわたって除数がランダムにホップする３つの異なる分周器のシミュレーションを示す図である。
【図１５】７〜８の範囲にわたって除数がランダムにホップする３つの異なる分周器のシミュレーションを示す図である。
【図１６】６〜９の範囲にわたって除数がランダムにホップする３つの異なる分周器のシミュレーションを示す図である。
【図１７】４〜１の範囲にわたって除数がランダムにホップする３つの異なる分周器のシミュレーションを示す図である。
【図１８】１６〜２５５の除数範囲を有する分周器の概略図の１つの実施形態を示す図である。
【図１９】拡張された同期範囲を有する分周器を利用する無線機のブロック図である。
【図２０】回路の１つの実施形態のブロック図である。
【発明を実施するための形態】
【００２５】
本発明は、様々な修正及び代替形態が可能であるが、図面には本発明の特定の実施形態を一例として示し、本明細書ではこれらについて詳細に説明する。しかしながら、図面及びこれらに対する詳細な説明は、開示する特定の形態に本発明を限定することを意図するものではなく、むしろ添付の特許請求の範囲によって定められる本発明の思想及び範囲内にある全ての修正物、同等物及び代替物を含むことを意図するものであると理解されたい。
【００２６】
以下の詳細な説明では、本明細書に示す方法及び機構を完全に理解できるように数多くの具体的な詳細を記載する。しかしながら、当業者であれば、これらの具体的な詳細を伴わずに様々な実施形態を実施できると認識されたい。いくつかの例では、本明細書で説明する方法を曖昧にしないように、周知の構造、構成要素、信号及び技術については詳細に示していない。図を簡単かつ明確にするために、図示の要素は必ずしも尺度通りに描かれていないと理解されよう。例えば、要素によっては、他の要素に対して寸法を誇張しているものもある。
【００２７】
図９Ａに、１／２／３／分周回路の回路図の１つの実施形態を示す。１／２／３／分周回路９００は、３つの２：１マルチプレクサ（９１５、９５５及び９６０）、３つの２入力ＡＮＤゲート（９１０、９３５及び９４５）、１つのインバータ（９５０）、２つのマスターラッチ（９２０及び９４０）及び２つのスレーブラッチ（９２５及び９３０）といった要素を含む。回路９００の入力ノードは、入力周波数（ｆin）及び３つの制御信号（Ｄｉｖ１、ｍｏｄin及びＰ）を含む。これらの３つの制御信号により、回路９００の除数を設定することができる。回路９００の出力ノードは、ｆout及びｍｏｄoutを含む。ｆoutノードは、入力周波数を１、２又は３で除算したものに等しい周波数（ｆin）の信号を出力することができる。ｍｏｄoutノードは、一連の２／３分周セル及び１／２／３／分周セルで構成されたさらに大きな分周回路内の先行するセルのｍｏｄinノードに結合することができる。
【００２８】
２：１マルチプレクサ９５５の出力は、信号ＣＬＫＭである。信号ＣＬＫＭは、マスターラッチ９２０及び９４０のノードｃｋに接続する。マルチプレクサ９５５への入力としては、ｆinが「０」ノードに結合され、ロジック「１」が「１」ノードに結合され、Ｄｉｖ１が「ｓｅｌ」（選択）ノードに結合される。２：１マルチプレクサ９６０の出力は、信号ＣＬＫＳである。信号ＣＬＫＳは、スレーブラッチ９２５及び９３０のノードｃｋに結合される。マルチプレクサ９６０への入力としては、ｆinが「０」ノードに結合され、ロジック「０」が「１」ノードに結合され、Ｄｉｖ１が「ｓｅｌ」ノードに結合される。
【００２９】
マスターラッチ９２０及び９４０は、アクティブハイラッチである（すなわち、入力ノード（Ｄ）に結合された値は、ノードｃｋにロジック「１」が存在する場合に出力ノード（Ｑ及びＱｂ）まで通過する）。本明細書では、信号名の最後に「ｂ」を加えた規則を使用するが、これは信号が反転されたことを表す。例えば、ノードＱｂに結合された信号は、ノードＱに結合された信号が反転したものである。スレーブラッチ９２５及び９３０は、アクティブローラッチである（すなわち、入力ノードに結合された値（Ｄ）は、ノードｃｋにロジック「０」が存在する場合に出力ノード（Ｑ及びＱｂ）まで通過する）。
【００３０】
スレーブラッチ９２５のＱｂノードは、２入力ＡＮＤゲート９１０の入力の一方に結合され、スレーブラッチ９３０のＱｂノードはＡＮＤゲート９１０の他方の入力に結合される。ＡＮＤゲート９１０の出力は、マルチプレクサ９１５の「０」ノードに結合される。マルチプレクサ９１５の「１」ノードは、図９Ａに「ｆinb」で表示するインバータ９５０の出力ノードに結合される。マルチプレクサ９１５の「ｓｅｌ」ノードは、入力信号「Ｄｉｖ１」に結合される。マルチプレクサ９１５の出力ノードは、マスターラッチ９２０のＤノードに結合される。
【００３１】
１／２／３／分周回路の他の構造及び構成も可能であり、企図される。別の実施形態では、回路９００内の回路要素を、個別に又はまとめて他の機能的に同等な回路要素に置き換えることができる。例えば、ラッチ９２０〜９４０を、レジスタ又はフリップフロップに置き換えることができる。また、インバータ９５０を、両方の入力がともに結合された２入力ＮＡＮＤゲートに置き換えることもできる。回路９００の一部又は全部と機能的に同等な他のタイプの回路要素構成も可能であり、企図される。１／２／３／分周回路９００は、一連の２／３分周セル及び１／２／３／分周セルを有するさらに大きな回路に組み込むことができ、このさらに大きな回路を使用して、拡張された除数範囲でクロック周波数を分周することができる。
【００３２】
ここで図９Ｂを参照すると、１／２／３／分周回路９００の真理値表を示している。真理値表９７０は４列を含み、そのうちの３列は、Ｄｉｖ１、Ｐ及びｍｏｄinという３つの制御信号のためのものである。真理値表９７０の第４の列は、除数回路９００への入力周波数を分周して出力周波数を生成する除数値を示し、この除数値は３つの制御信号により設定される。Ｄｉｖ１が「０」の場合、制御信号Ｐ及びｍｏｄinは、２又は３の除数値を選択する。Ｄｉｖ１が「１」の場合、除数は１の値を有する。
【００３３】
ここで図１０を参照すると、１分周モードに設定された１／２／３／分周回路の回路図の１つの実施形態を示している。回路１０００は、入力周波数（ｆｉｎ）と同じ周波数の出力周波数（ｆｏｕｔ）を生成する。回路１０００は、回路９００と同等の回路であり、簡単にするために示していない回路要素（マルチプレクサ、インバータ、ＡＮＤゲート）もある。図１０に示す例では、回路１０００への入力制御信号として、Ｄｉｖ１が「１」であり、Ｐも「１」であり、ｍｏｄinも「１」である。回路１０００を１分周モードに設定するには、制御信号Ｄｉｖ１のみが「１」である必要がある。図を簡単にするために、Ｐ及びｍｏｄｉｎも「１」に設定している。しかしながら、これらの両信号を「０」に設定して、回路１０００を１分周モードのままにすることもできる。
【００３４】
ここで図１１Ａを参照すると、４〜１５の分周範囲を有する分周回路の概略図の１つの実施形態を示している。回路１１００は、Ｖａｕｃｈｅｒの回路（図７Ａ）及びＮｅｕｒａｕｔｅｒ他の回路（図８）とは異なり、２n−１から２nへの境界を越えて遷移する際に、不連続性（すなわち、誤った除数値）が生じることはない。回路１１００は、２／３分周セル１１１０及び１１１５、並びに１／２／３／分周セル１１２５を含む。これらの３つのセルは直列に配列され、連続する要素間に信号が結合される。２／３分周セル１１１０及び１１１５は、図５Ａの回路５００を使用して実装することができる。なお、回路５００は、使用できる２／３分周セルの１つの可能な実施形態にすぎず、本明細書で説明する方法及び機構とともに他のタイプの２／３分周セルを使用することもできる。例えば、代替の２／３分周セルは、ラッチの代わりにフリップフロップを使用することができる。他のタイプ及び構成の２／３分周セルも可能である。１／２／３／分周セル１１２５は、図９Ａの回路９００を使用して実装することができる。或いは、１／２／３／分周セル１１２５を、回路９００のものとは異なる回路要素、構造又は構成を使用して実装することもできる。
【００３５】
回路１１００は、２入力ＯＲゲート１１２０、ラッチ１１３０及びインバータ１１３５も含む。別の実施形態では、ラッチ１１３０及びインバータ１１３５の代わりにアクティブローラッチを使用することができる。さらなる実施形態では、回路要素１１２０、１１３０及び１１３５を、個別に又はまとめて他の機能的に同等な回路要素に置き換えることができる。例えば、２入力ＯＲゲート１１２０を、２つの入力の各々にインバータが結合された２入力ＮＡＮＤゲートに置き換えることができる。タイプラッチ１１３０を、１又はそれ以上のラッチ、レジスタ及び／又はフリップフロップに置き換えることもできる。回路１１００の機能的同等物であるその他の回路要素構造を配置することもできる。
【００３６】
回路１１００のカスケード接続された一連の分周器内の第１の回路要素は、２／３分周セル１１１０である。セル１１１０への周波数入力は、回路１１００への入力周波数（ｆin）であり、ｆinは、回路１１００によって分周される周波数である。セル１１１０の周波数出力ポート（Ｆｏ２３）は、２／３分周セル１１１５の周波数入力ポート（ｆｉｎ）に結合される。また、セル１１１０のｍｏｄinポートは、セル１１１５のｍｏｄｏｕｔポートに結合される。回路１１００の周波数出力ポート（ｆout）は、セル１１１０のｍｏｄinポートから分岐する。セル１１１５の周波数出力ポート（Ｆｏ２３）は、１／２／３／分周セル１１２５の周波数入力ポート（ｆｉｎ）に結合される。セル１１１５のｍｏｄinポートは、ＯＲゲート１１２０の出力ポートに結合される。図１１Ａでは、セル１１１５のｍｏｄinポートに信号名「ｍｏｄ２ｉｎ」も表示される。
【００３７】
セル１１２５の周波数出力ポート（Ｆｏ１２３）及びセル１１１０のｍｏｄｏｕｔポートは未接続のままであり、すなわち浮遊状態である。セル１１１０は、回路１１００内の一連のセル内の最初のセルであり、従ってセル１１１０のｍｏｄoutポートは未接続であってよい。セル１１２５は、回路１１００内の一連のセル内の最後のセルであり、従ってセル１１２５の周波数出力ポート（Ｆｏ１２３）は未接続であってよい。セル１１２５のｍｏｄinポートは、ロジック「１」に結合される。セル１１２５のＤＩＶ１ポートは、ラッチ１１３０のＱｂ出力ポートに結合される。セル１１２５のｍｏｄoutポート（信号名「ｍｏｄ２」でも表示）は、ＯＲゲート１１２０入力ポートの一方、及びインバータ１１３５の入力ポートに結合される。インバータ１１３５の出力ポート（ｍｏｄ２ｂ）は、ラッチ１１３０のｃｋポートに結合される。ラッチ１１３０のｃｋポートは、クロックポート、イネーブルポート、又はクロックイネーブルポートと呼ぶこともできる。
【００３８】
ラッチ１１３０は、４つのポートを含む。Ｑポートは未接続のままであり、すなわち浮遊状態である。Ｑｂ出力ポートは、セル１１２５のＤＩＶ１ポートに接続される。Ｑｂ出力ポートは、２入力ＯＲゲート１１２０の入力の一方にも接続される。ラッチ１１３０上のクロックポートは、インバータ１１３５の出力に接続される。インバータ１１３５の入力は、セル１１２５のｍｏｄoutポートに接続される。
【００３９】
４つの制御信号Ｐ０、Ｐ１、Ｐ２及びＰ３は、除数値を選択するプログラミング除数ワードの信号である。信号Ｐ０〜Ｐ３は、制御回路又はデコーダ回路（図示せず）から生成することができる。除数は、４〜１５の間のいずれの整数値であってもよく、除数は、各ｆoutサイクルで変化してもよい。Ｐ０はセル１１１０のＰポートに接続し、Ｐ１はセル１１１５のＰポートに接続し、Ｐ２はセル１１２５のＰポートに接続し、Ｐ３はラッチ１１３０のＤポートに接続する。
【００４０】
図１１ａの回路１１００を拡大して、異なる除数範囲を有する他のクロック分周回路を形成することもできる。一連のセルにより多くの２／３分周器セル及び１／２／３分周器セルを追加して、異なる可能な除数範囲を生成することができる。また、この一連のセルに追加される各１／２／３分周器セルに、２入力ＯＲゲート、ラッチ及びインバータを追加することもできる。可能な除数値「Ｎ」の有効範囲は、式２j≦Ｎ≦２(i+1)−１によって求めることができ、この場合、「ｊ」は２／３分周セルの数を表し、「ｉ」は２／３分周セルと１／２／３／分周セルの総数を表す。図８の従来技術に比べて、回路１１００は、１つ少ない１／２／３／分周セルで同じ除数値範囲（４〜１５）を達成する。
【００４１】
回路１１００の回路要素は、トランジスタ−トランジスタ論理回路（ＴＴＬ）、相補型金属酸化膜半導体（ＣＭＯＳ）、エミッタ結合型論理回路（ＥＣＬ）、正エミッタ結合型論理回路（ＰＥＣＬ）及び電流モード論理回路（ＣＭＬ）などを含む様々なタイプのロジックゲートのいずれかを使用して実装することができる。回路要素間を通る信号は、シングルエンド信号又は差動信号として実装することができる。
【００４２】
回路１１００は、プレスケーラ又はマルチモジュラス分周器（ＭＭＤ）として利用することができる。回路１１００を、周波数合成器、分数Ｎ周波数合成器、位相ロックループ（ＰＬＬ）、受信機、送信機又はトランシーバにおいて利用することもできる。また、回路１１００を、無線機（例えば、マルチスタンダード又はマルチモード無線、コグニティブ無線又はソフトウェア無線（ＳＤＲ））の一部として利用することもできる。回路１１００の他の利用も可能であり、企図される。
【００４３】
回路１１００は、様々な方法で実装することができる。１つの実施形態では、回路１１００を、プリント基板上に半田付けされた離散回路要素又は集積回路（ＩＣ）チップから作製することができる。別の実施形態では、ハードウェア記述言語（ＨＤＬ）（例えば、超高速集積回路ハードウェア記述言語（ＶＨＤＬ）、Ｖｅｒｉｌｏｇ）を使用して回路１１００を設計することができる。このＨＤＬ設計は、プログラマブル論理デバイス（ＰＬＤ）（例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブル論理デバイス（ＣＰＬＤ））内に実装することができる。さらなる実施形態では、回路１１００を、特定用途向け集積回路（ＡＳＩＣ）内に実装することができる。回路１１００は、最初にＨＤＬで設計することができる。その後、この設計を蓄積して、ＡＳＩＣの製造に適したフォーマット（例えば、ネットリスト）に合成することができる。ＡＳＩＣは、回路１１００に加えて、他の機能を実行する他の回路を含むこともできる。別の実施形態では、回路１１００を概略的な形で設計又は製図して、ＰＬＤ又はＡＳＩＣへの入力として使用するのに適した形に変換（すなわち、蓄積して合成）することができる。例えば、回路１１００を概略的な形で設計又は製図し、これをＨＤＬフォーマットに変換することができる。その後、このＨＤＬフォーマットを蓄積して、ＰＬＤをプログラムするため又はＡＳＩＣを製造するために使用されるフォーマット（例えば、ネットリスト）に合成することができる。
【００４４】
図１１Ａの回路は、７の除数から８の除数へのステップなどの、オクターブ境界を越える小さなステップから不連続が生じることはない。しかしながら、７の除数から１２の除数へのステップなどの、オクターブ境界を越える大きなステップ時には、図１１Ａの回路に不連続が生じることがある。一般に、不連続は、正の整数をｎとする２n未満の除数から（１．５＊２n）又はそれ以上の除数に遷移するような大きなホップを伴ってオクターブ境界を越えて遷移する際に生じることがある。図１１Ａでは、１／２／３／分周セル１１２５が１の除数から３の除数に遷移する際に、不連続が生じることがある。
【００４５】
ここで図１１Ｂを参照すると、回路１１００の真理値表を示している。真理値表１１５０は、除数値のための列を１つ含み、除数値は、４〜１５の間のいずれかの整数値である。この真理値表には、４〜１５の範囲の除数の各々のための行が存在する。この真理値表にリストされた除数値の各々に関して、Ｐ０〜Ｐ３の値がリストされている。これらのＰ０〜Ｐ３の値は、除数値を制御する値である。除数値及び出力周波数を制御するために、外部回路がＰ０〜Ｐ３の値を制御することができる。Ｐ０〜Ｐ３の値を制御するために使用する信号を、プログラミングワードと呼ぶことができる。
【００４６】
真理値表１１５０には、セル１１１５のｍｏｄinポートに結合された信号である信号ｍｏｄ２ｉｎのための列が存在する。信号ｍｏｄ２ｉｎは、ＯＲゲート１１２０の出力ノードにも接続される。ｍｏｄ２ｉｎのための列は、異なるＰ０〜Ｐ３値に関するこの信号の値を示す。Ｐ３値が「０」の場合、ｍｏｄ２ｉｎの値は「１」である。Ｐ３が「１」の値を有する場合、ｍｏｄ２ｉｎは、信号ｍｏｄ２に等しい値を有する。信号ｍｏｄ２は、セル１１２５のｍｏｄoutポートに接続される。Ｄｉｖ１の列に示す信号Ｄｉｖ１の値は、信号Ｐ３の逆である。「ステージ３除数」の列は、ｆｉｎポートに結合された周波数入力を分周するためにセル１１２５で使用される除数を示す。
【００４７】
ここで図１２を参照すると、除数値をＰ＝４からＰ＝１５に掃引した３つの異なる分周器の静的シミュレーション結果を示している。「参照［１］」は、Ｖａｕｃｈｅｒによって記載された、図７Ａに示す分周回路を参照する。「参照［２］」は、Ｎｅｕｒａｕｔｅｒ他によって記載された、図８に示す分周回路を参照する。「本作業」と表示した図は、図１１Ａに示す分周回路１１００を参照する。除数値対Ｐのプロットから分かるように、これらの３つの分周器は、静的な事例では全て４〜１５によって正しく分周される。
【００４８】
ここで図１３を参照すると、除数が４〜７の範囲にわたってランダムにホップする３つの異なる分周器のシミュレーションを示している。このシミュレーションは、図１２に示す同じ３つの分周器から得られた結果を示すものである。しかしながら、図１３では、除数値が４〜７の範囲にわたってランダムに変化している。図１４は、除数値が８〜１１の範囲にわたってランダムに変化することを除き、図１３と同様のものである。入力周波数を一定とし、出力周波数及び除数をサイクル毎に１回計算する。サイクル間では、プログラムされたランダムな除数値を一定とし、このため、プログラムされた除数値は階段状の応答のように見え、シミュレートした除数値は尖った頂点を有する。図１３及び図１４の両方では、計算された除数値が、プログラムした除数値の後をたどっている。従って、図１２〜図１４に示す事例では、３つの分周器が全て正しく機能する。
【００４９】
しかしながら、図１５では、（２n−１）から２nへのオクターブ境界領域である７と８の間で除数値がランダムに変化する。この状態では、第３の分周器（図１１Ａの回路１１００）のみが入力プログラミングをたどっていることが分かる。最初の２つの分周器（参照［１］及び参照［２］）は、各オクターブ境界の遷移中に１サイクル分狂っているが、分周回路１１００に狂ったサイクルはない。
【００５０】
図１１Ａの回路１１００の、図７Ａの回路７００を凌ぐ少なくとも１つの改善点としては、「拡張された分周範囲」モードにおける未使用の２／３セルの非同期性を認識して、これらを代わりの同期モードに強制することが挙げられる。この結果、ラッチを３分周モードにして非同期信号状態を形成するのとは対照的に、入力クロックを未使用のラッチに通す１分周モードが形成される。従って、この回路１１００の新たなアーキテクチャは、これを達成するように修正されたカスケードの最後の１／２／３／分周セル１１２５、及び最後のステージに１分周モードすなわちクロックバイパスモードに入るように告げる制御ビット（Ｐ３）を有する。
【００５１】
図１６及び図１７に、６〜９及び４〜１１のプログラミング除数値の場合の３つの分周器の同様の掃引をそれぞれ示す。これらの６〜９及び４〜１１の除数値は、７〜８のオクターブ境界をまたぐ。図１６及び図１７から分かるように、図１１Ａの分周回路１１００（本作業）のみが正しく機能し、一方で参照［１］（図７Ａ）及び参照［２］（図８）の回路は、７〜８のオクターブ境界にわたる遷移中に誤った値で分周を行っている。
【００５２】
ここで図１８を参照すると、１６〜２５５の除数範囲を有する分周器の概略図の１つの実施形態を示している。図１８は、回路１１００（図１１Ａの）で利用するものと同じではあるが、１６〜２５５の除数範囲を有する分周器にまで拡張した設計技術を利用するものである。一般に、様々なマルチオクターブ分周器の関心範囲にも、この同じ技術を適用することができる。
【００５３】
分周回路１８００は、一連の４つの２／３分周セル（１８０２、１８０４、１８０６及び１８０８）、及び３つの１／２／３／分周セル（１８１２、１８１６及び１８２０）を含む。可能な除数値「Ｎ」の有効範囲は、式２j≦Ｎ≦２(i+1)−１によって求めることができ、この場合、「ｊ」は２／３分周セルの数を表し、「ｉ」は２／３分周セルと１／２／３／分周セルの総数を表す。回路１８００では、「ｊ」は４であり、「ｉ」は７であるため、可能な除数値の有効範囲は１６〜２５５である。
【００５４】
分周回路１８００は、一連のセル内に複数の１／２／３／分周セルを含むので、回路１８００は、さらなる一連の２入力ＯＲゲート（１８３２及び１８３０）を含む。この一連のセルの最初の２入力ＯＲゲートの入力ノードには、プログラミング除数ワードの２つのＭＳＢに対応する２つの最も高いＰ制御信号（Ｐ７及びＰ６）が結合することができる。ＯＲゲート１８３２の出力は、第２の２入力ＯＲゲート（１８３０）の入力ノード、及び一連のセル内の最後から２番目の１／２／３／分周セル（１８１６）に対応するラッチ１８４６のＤノードに結合することができる。第２の２入力ＯＲゲート１８３０の他方の入力には、Ｐ制御信号（Ｐ５）の次の、すなわち第３のＭＳＢを結合することができる。ＯＲゲート１８３０の出力ノード０は、セル１８１２に対応するラッチ１８５０のＤノードに結合することができる。他の実施形態では、このさらなる一連の２入力ＯＲゲート及び対応する信号結合の構成を、複数の１／２／３／分周セル及び関連する回路要素でも同様に継続することができる。
【００５５】
一連のセル内の各１／２／３／分周セルでは、分周器回路内にラッチ、インバータゲート及び２入力ＯＲゲートを含めることができる。１／２／３／分周セルのＤｉｖ１ノードは、２入力ＯＲゲートの第１の入力ノード、及びラッチのＱｂノードに結合することができる。各１／２／３／分周セルのｍｏｄoutポートは、２入力ＯＲゲートの第２の入力ノード、及びインバータゲートの入力ノードに結合することができる。インバータゲートの出力ノードは、ラッチのクロックポートに結合することができる。一連のセルが、単一の１／２／３／分周セルしか含まない場合には、Ｐ制御信号を、対応するラッチのＤノードに結合することができる。或いは、複数の１／２／３／分周セルを含む一連のセルでは、Ｄノードに結合された信号が、上述したさらなる一連のＯＲゲートからの対応する信号に由来することができる。後続の１／２／３／分周セルに対応する２入力ＯＲゲートの出力ノードには、各１／２／３／分周セルのｍｏｄinポートを結合することができる。一連のセル内の最後の１／２／３／分周セルでは、ｍｏｄinポートを高ロジックレベル（ロジック「１」）に結合することができる。
【００５６】
ここで図１９を参照すると、拡張された同期範囲を有する分周器を利用する応用例としての無線機１９００を示すブロック図を示している。無線機１９００は、信号を送受信するためのアンテナ１９０５を含む。アンテナ１９０５には、デュプレクサ１９１０が結合され、このデュプレクサ１９１０は、受信路上の帯域通過フィルタ（ＢＰＦ）１９１５に結合される。デュプレクサ１９１０は、無線機１９００の送信路上の電力増幅器（ＰＡ）１９８５にも結合される。ＢＰＦ１９１５は、受信路上の低雑音増幅器（ＬＮＡ）１９２０に結合され、その後、このＬＮＡ１９２０は、デモジュレーター１９２５に結合される。復調器１９２５は、直交復調器又はその他のタイプの復調器とすることができる。復調器１９２５のローカル発振器として、ＰＬＬ１９３０を使用することができる。ＰＬＬ１９３０は、結晶基準発振器１９３１、位相検出器／チャージポンプ／ループフィルタ（ＰＤ／ＣＰ／ＬＦ）１９３２、分周器１９３３及びＶＣＯ１９３４を含むことができる。分周器１９３３は、分周器１８００（図１８）又は分周器１１００（図１１Ａ）などの、拡張された同期範囲を有する分周器とすることができる。
【００５７】
復調器１９２５は、ベースバンド増幅器（ＢＡ）１９４０に結合され、この（ＢＡ）１９４０は、低減通過フィルタ（ＬＰＦ）１９４５に結合される。ＬＰＦ１９４５は、アナログ／デジタル変換器（ＡＤＣ）１９５０に結合され、その後、このＡＤＣ１９５０は、ベースバンド回路１９５５に結合される。ベースバンド回路１９５５は、受信路上のＡＤＣ１９５０から受け取られるデジタルデータを受け取って処理することができる。送信路上では、ベースバンド回路が、無線機１９００によって送信するためのデジタルデータを生成し、その後このデジタルデータをデジタル／アナログ変換器（ＤＡＣ）１９６０に伝えることができる。ＤＡＣ１９６０は、変調器１９６５に結合され、この変調器１９６５は、直交変調器又はその他のタイプの変調器とすることができる。
【００５８】
変調器１９６５のローカル発振器として、ＰＬＬ１９３０を使用することができる。ＰＬＬ１９７０は、結晶基準発振器１９７１、ＰＤ／ＣＰ／ＬＦ１９７２、分周器１９７３、及びＶＣＯ１９７４を含むことができる。分周器１９７３は、分周器１８００又は分周器１１００などの、拡張された同期範囲を有する分周器とすることができる。変調器１９６５の出力はＢＰＦ１９８０に結合され、このＢＰＦ１９８０はＰＡ１９８５に結合される。ＰＡ１９８５は、デュプレクサ１９１０に結合され、その後このデュプレクサ１９１０は、アンテナ１９０５に伝送信号を伝えることができる。
【００５９】
無線機１９００は、本明細書で説明したような分周器を利用できる無線機又はトランシーバの１つの実施形態を示すものである。他の無線機の実施形態は、図１９には示していない他の構成要素を含むことができ、及び／又は図１９に示す構成要素の一部を省略することができる。無線機１９００、並びに分周器１９３３及び１９７３は、マルチスタンダード又はマルチモード無線、コグニティブ無線、又はソフトウェア無線（ＳＤＲ）などの多くのタイプの無線用途で利用することができる。本明細書で説明した分周器は、携帯電話機、コードレスホン、レーダー、電子戦システム、テレビ、コンピュータ、ケーブルモデム及びケーブルセットトップボックスなどを含む多くの異なるタイプの製品又は用途内の周波数合成器又はＰＬＬにおいて使用することもできる。
【００６０】
ここで図２０を参照すると、回路２０００の１つの実施形態のブロック図を示している。図示のように、回路２０００は、レーダー２０１０、携帯電話機２０２０、無線機２０３０、又はその他の様々なデバイス又はシステムに組み込むことができる。無線機２０３０は、マルチスタンダード又はマルチモード無線、コグニティブ無線、又はソフトウェア無線（ＳＤＲ）、又はその他のタイプの無線機とすることができる。図示の実施形態では、回路２０００が、分周器１９３３の少なくとも１つの例を含む。様々な実施形態では、回路２０００が、分数Ｎシンセサイザ、プレスケーラ、マルチモジュラス分周器、ＰＬＬ、受信機、送信機、トランシーバ及びその他のデバイスなどの様々なデバイスのいずれかのための機能を含むことができる。また、様々な実施形態では、回路２０００が、図１９に示す無線機１９００の構成要素の１つ又はそれ以上を含むこともできる。
【００６１】
以上、実施形態ついてかなり詳細に説明したが、上記の開示を完全に理解すると、当業者には数多くの変形及び修正が明らかになるであろう。上述の実施形態は非限定的な実装例にすぎない点も強調しておくべきである。以下の特許請求の範囲は、このような全ての変形及び修正を含むと解釈すべきことが意図されている。
【符号の説明】
【００６２】
１１００  回路
１１１０  ２／３分周セル
１１１５  ２／３分周セル
１１２０  ２入力ＯＲゲート
１１２５  １／２／３／分周セル
１１３０  ラッチ
１１３５  インバータ
【図１】
0005837617.tif 000002
【図２Ａ】
0005837617.tif 000003
【図２Ｂ】
0005837617.tif 000004
【図３Ａ】
0005837617.tif 000005
【図３Ｂ】
0005837617.tif 000006
【図３Ｃ】
0005837617.tif 000007
【図４Ａ】
0005837617.tif 000008
【図４Ｂ】
0005837617.tif 000009
【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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