(57)【特許請求の範囲】
【請求項１】
半導体基板の上に第１導電型のドレイン領域を形成する工程と、
前記ドレイン領域の上に第１導電型の低濃度ドレイン領域を形成する工程と、
前記低濃度ドレイン領域の上に第２導電型のボディ領域を形成する工程と、
前記ボディ領域の表面から前記低濃度ドレイン領域にかけてトレンチを形成する工程と、
前記トレンチの内壁面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が設けられた前記トレンチの内側に第１導電型の第１の半導体層を充填する工程と、
前記第１の半導体層および前記トレンチ周辺の前記低濃度ドレイン領域に、前記トレンチの底部に到達しない深さに不純物を注入して、前記第１の半導体層の上部には第２導電型の第２の半導体層を形成し、前記トレンチ周辺の前記低濃度ドレイン領域と前記ボディ領域の間には第２導電型の中間濃度領域を形成する工程と、
前記第２の半導体層の上部にゲート電極を形成する工程と、を有し、
前記第１と第２の半導体層との境界の垂直方向の位置が、前記トレンチ周辺の前記中間濃度領域と前記低濃度ドレイン領域との境界の垂直方向の位置と、略同一である半導体装置の製造方法。
【請求項２】
前記不純物の注入が、前記ボディ領域にも行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、トレンチゲート構造を有するＭＯＳ型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート構造を有するＭＯＳＦＥＴやＩＧＢＴなどの半導体装置は、プレーナー構造を有するものと比べ、素子の導通損失が少ない、すなわちオン抵抗が低いため、高効率が求められる電力スイッチ等の用途への利用に適している。
【０００３】
このようなトレンチゲート構造を有するＭＯＳＦＥＴは、例えば以下のように作製される。以下の説明でｎやｐのあとに記載された−、＋、＋＋等の記号は含有される不純物の相対的な濃度の大きさを表し、−、＋、＋＋の順で濃度が高くなる。
【０００４】
図５に示すように、ｐ−型のシリコン基板１上にｎ＋型の埋め込み層２を作成し、ｎ−型のドレイン層３をエピタキシャル成長させる。その表面にｐ型のドーパントを選択的にイオン注入した後、拡散等でｐ型ウェル層４を形成し、その表面から異方性エッチングにより前記ｎ−型層３に達する深さにトレンチ７を形成する。その後、前記異方性エッチングによるトレンチ７表面のダメージ層を除去するための図示しない犠牲酸化膜形成とその除去を行った後、トレンチ７内の表面にゲート酸化膜８を形成する。次に、ゲート電極９を形成するため、基板表面にリンドープされたポリシリコン層を堆積してトレンチ７に埋め込んだ後、基板表面部のポリシリコン層をエッチバック等により除去する。さらに、トレンチ７の上部周辺に、ｎ＋＋型のソース領域６ａとウェル層（ボディ領域）に電位を与えるｐ＋＋型の拡散領域６ｂを選択的なイオン注入と拡散により形成する。
【０００５】
このように形成された半導体装置において、動作効率を改善するためには、オン抵抗の低減とともに、素子の寄生容量を低減させる必要がある。素子の寄生容量を低減させると動作速度が上がり、スイッチングの損失を減らすことができる。
【０００６】
素子の寄生容量は、ドレイン・ゲート間容量（Ｃｇｄ）、ドレイン・ソース間容量（Ｃｄｓ）、ゲート・ソース間容量（Ｃｇｓ）の３種類があり、いずれも半導体のスイッチング動作に損失を与えるが、特にドレイン・ゲート間容量（Ｃｇｄ）を低下させることが損失の低減のために効果的である。
【０００７】
ドレイン・ゲート間容量（Ｃｇｄ）を低下させる方法としては、ドレイン・ゲート間の接触面積を小さくする方法や、ドレインの不純物濃度を下げることにより空乏層を拡げる方法があるが、いずれの場合も、素子のオン抵抗と寄生容量とがトレードオフの関係となり、総合的な性能の改良が困難になるという問題があった。
【０００８】
これに対して、特許文献１には、オン抵抗の増大を抑制しつつＣｇｄを低下させることが可能な構造が開示されている。図６に示すように、トレンチ底部のゲート酸化膜厚を側面よりも厚くすること、及び、底部の酸化膜をマスクとしてチャネル端とゲート酸化膜厚の境界を略同一とするチャネル領域をセルフアラインとなるように形成し、薄いゲート酸化膜とドレインであるｎ−層との接触をなくすことで、Ｃｇｄを低下させている。さらに、境界のズレを解消するためにｐ型化領域５と呼ばれる中間濃度の領域を有している。また、前記２種類の膜厚のゲート酸化膜の作成方法の１例として、まず、トレンチ内面に厚いゲート酸化膜８ｂを作成し、エッチングのマスクとなるレジストを上面がｐ型ウェル層よりも下側になるようにトレンチ内に配置した後、厚いゲート酸化膜をレジストとほぼ同じ深さまでエッチングし、側面部に薄いゲート酸化膜８ａを形成している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−３０３８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に示された方法では、厚いゲート酸化膜と薄いゲート酸化膜との境界は、階段状に酸化膜が形成されるため、歪み応力による結晶欠陥が発生しやすく、その結果、膜厚の境界を持たない酸化膜と比べ、ゲート酸化膜の信頼性が悪化することが懸念される。
【００１１】
また、前記した図５に示すトレンチゲートを有するＭＯＳＦＥＴの作成方法と比較して、厚いゲート酸化膜の形成とそのエッチング工程が増加しており、その結果として製造コストが高くなることも問題である。
【００１２】
本発明は、以上述べた点に鑑みてなされたものであり、その目的は、製造コストを抑えながらゲート酸化膜の信頼性を落とさずに、オン抵抗の増大を抑制しつつＣｇｄを低下させることが可能なトレンチゲート型の半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明では、
第１導電型の第１の半導体層と、その上に設けられたトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチの底部に設けられた第１導電型の第２の半導体層と、前記第２の半導体層の上部に設けられた第２導電型の第３の半導体層と、前記トレンチ周辺の前記第１の半導体層の上に設けられ、前記第１の半導体層との底部における境界が、前記第２と第３の半導体層との境界と略同一である第２導電型の半導体層と、を備えたことを特徴とする半導体装置とする。
【００１４】
また、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第４の半導体層と、前記第４の半導体層を貫通して前記第１の半導体層に至るトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチの底部に設けられた第１導電型の第２の半導体層と、前記第２の半導体層の上部に設けられた第２導電型の第３の半導体層と、前記トレンチ周辺の前記第１と第４の半導体層との間に設けられ、前記第１の半導体層との底部における境界が、前記第２と第３の半導体層との境界と略同一である第２導電型の半導体層と、を備えたことを特徴とする半導体装置とする。
【００１５】
また、第１導電型の第１の半導体層と、その上に設けられたトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、を形成する工程と、前記ゲート絶縁膜を介して前記トレンチ内に第１導電型の第２の半導体層を充填する工程と、前記第２の半導体層と前記トレンチ周辺の前記第１の半導体層とに、前記トレンチの底部に到達しない深さに不純物を注入し、前記第２の半導体層の上部と前記トレンチ周辺の前記第１の半導体層の上部とに、第２導電型の半導体層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法とする。
【００１６】
また、第１導電型の第１の半導体層と、前記第１の半導体層の上に設けられた第２導電型の第４の半導体層と、前記第４の半導体層を貫通して前記第１の半導体層に至るトレンチと、前記トレンチ内壁面に設けられたゲート絶縁膜と、を形成する工程と、前記ゲート絶縁膜を介して前記トレンチ内に第１導電型の第２の半導体層を充填する工程と、前記第２の半導体層と前記トレンチ周辺の第１の半導体層とに、前記トレンチの底部に到達しない深さに不純物を注入し、前記第２の半導体層の上部と、前記第１の半導体層と前記第４の半導体層との間とに、第２導電型の半導体層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法とする。
【発明の効果】
【００１７】
本発明によれば、製造コストを抑えながらゲート酸化膜の信頼性を落とさずに、オン抵抗の増大を抑制しつつＣｇｄを低下させることが可能なトレンチゲート型の半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施例にかかるトレンチゲート型の半導体装置の断面構造である。
【図２】（ａ）乃至（ｄ）は、本発明の第１の実施例にかかるトレンチゲート型の半導体装置の製造方法を示す概略断面図である。
【図３】本発明の第２の実施例にかかるトレンチゲート型の半導体装置の断面構造である。
【図４】（ａ）乃至（ｄ）は、本発明の第２の実施例にかかるトレンチゲート型の半導体装置の製造方法を示す概略断面図である。
【図５】従来のトレンチゲート型の半導体装置の断面構造例である。
【図６】特許文献１に記載のトレンチゲート型の半導体装置の断面構造例である。
【発明を実施するための形態】
【００１９】
以下、本発明にかかる実施の形態を、図面を用いて詳細に説明する。
（第１の実施例）
本発明の第１の実施例におけるトレンチゲート型のｎチャネルＭＯＳＦＥＴのゲート付近の断面構造を図１に示す。
【００２０】
ドレインとなるｎ＋型埋め込み層２とドレインの電界緩和層となるｎ−型低濃度ドレイン層３とボディとなるｐ型ウェル層４がこの順にｐ型シリコン基板１の上に積層され、その表面からｎ−型低濃度ドレイン層３に至るトレンチ７が形成されている。トレンチ７の内面にはゲート絶縁膜８が形成され、さらにその中には、ｎ−型半導体層１１、ｐ型半導体層１０、ゲート電極９がこの順に充填されている。ここで、ｎ−型低濃度ドレイン層３とｐ型ウェル層４との境界と、ｎ−型半導体層１１とｐ型半導体層１０との境界とは、ほぼ同一の深さとなっている。
【００２１】
トレンチの上部周辺にはｎ＋＋型ソース領域６ａと、ｐ＋＋型ソース領域（ボディコンタクト領域）６ｂがそれぞれ形成され、またｎ−型低濃度ドレイン層３の上部には図示しないｎ＋＋型ドレイン領域が適宜設けられている。また、半導体基板の表面部には、図示しない層間絶縁膜が設けられ、さらにソース領域６、ドレイン層２、及びゲート電極９の上部には、図示しないコンタクトホールが適宜設けられ、図示しないそれぞれの配線に接続されている。
【００２２】
本実施例によれば、まず、トレンチ７の底部にｎ−型半導体層１１を設け、ｐ型半導体層１０との間でｐｎ接合を作ることにより、ゲート電極が空乏化し、ゲート電極９とｎ−型低濃度ドレイン層３との間の寄生容量を低下させることができる。つまり、ドレイン・ゲート間容量Ｃｇｄを低下させることにより、スイッチング損失を低減できる。
【００２３】
また、ドレイン・ゲート間にかかる電界が前述のｐｎ接合により緩和されるため、ドレイン・ゲート間にあるゲート酸化膜の信頼性が向上する。
【００２４】
さらに、ゲート電極９とｎ−型半導体層１１との間にｐ型半導体層１０を設けることにより、ゲート電極９からの不純物拡散によるｎ−型半導体層１１へのドーピングを抑えながら、ゲート電極９に所定のバイアス電圧が印加された際に、トレンチ７側面に接するｐ型ウェル層４にチャネル領域が形成されて、ｎ＋＋型ソース領域６ａとｎ−型低濃度ドレイン層３との間を通電させることができる。
【００２５】
このｐ型半導体層１０は、後に詳述するように、ｎ−型半導体層１１とｎ−型低濃度ドレイン層３とに、ｎ−型低濃度ドレイン層３の表面側からｐ型不純物を導入することにより、ｐ型ウェル層４と同じ工程で形成される。そのため、ｐ型ウェル層４とｐ型半導体層１０の深さを略同一とすることができる。このようにして、ｎ−型低濃度ドレイン層３とｐ型ウェル層４との境界と、ｐ型半導体層１０とｎ−型半導体層１１との境界を略一致させれば、チャネル領域を形成可能な状態にしながら、ドレイン・ゲート間容量Ｃｇｄを低下させ、スイッチング損失を低減することができる。
【００２６】
次に、本実施例の半導体装置の製造方法について、図２に示す工程断面図を用いて説明する。
【００２７】
まず、図２（ａ）に示したように、ｎ＋埋め込み層２とｎ−型低濃度ドレイン層３を有するｐ型シリコン基板１の表面に、例えばＳｉＯ２からなるマスク１２をパターニングした後、異方性のＳｉエッチングによりトレンチ７を形成する。トレンチ７の深さと幅は、例えばそれぞれ１５００ｎｍ、８００ｎｍ程度とすることができる。
【００２８】
次に、マスク１２を除去した後、異方性エッチングによるトレンチ７表面のダメージ層を除去するための図示しない犠牲酸化膜形成とその除去を行う。
【００２９】
次に、図２（ｂ）に示したように、トレンチ７の内壁および半導体基板１表面にゲート酸化膜８を形成した後、基板１表面にｎ−型にドープされた半導体層１１を堆積してトレンチ７に埋め込んだ後、基板表面部の半導体層をエッチバック等により除去する。ゲート酸化膜８の厚みは、例えば２０ｎｍ程度とすることができる。また、半導体層１１としては、例えば多結晶シリコンを用いることができ、キャリア濃度は例えば１０16／ｃｍ3のオーダーとすることができる。
【００３０】
次に、図２（ｃ）に示したように、基板１の表面からｐ型の不純物（たとえばボロン）を導入することにより、ｐ型ウェル層４およびｐ型半導体層１０を形成する。ｐ型不純物の導入方法としては、例えば、イオン注入法を用いることができる。ｐ型ウェル層４およびｐ型半導体層１０の最終的な拡散深さは、例えば１２００ｎｍとすることができ、キャリア濃度は、例えば１０17〜１０18／ｃｍ3のオーダーとすることができる。ここで、一度のイオン注入では、ｐ型ウェル層４およびｐ型半導体層１０のキャリア濃度が、半導体表面にいくほど薄くなり、ｎ型化してしまう可能性があるため、イオン注入の注入エネルギーを変更しながらイオン注入を複数回行うことにより、これらのキャリア濃度を略均一にしてもよい。
【００３１】
ここで、キャリア濃度について説明すると、ｎ−型低濃度ドレイン層３のキャリア濃度は概ね１０16／ｃｍ3のオーダー、ｐ型ウェル層４のキャリア濃度は概ね１０18／ｃｍ3のオーダーである。また、ｐ型半導体層１０はｐ型不純物の導入によって導電型を最初のｎ型からｐ型に反転させる必要があるため、ｎ−型半導体層１１のキャリア濃度は１０16／ｃｍ3のオーダー程度とすることが望ましい。ｐ型不純物の導入によりｐ型半導体層１０のキャリア濃度はｎ−型半導体層１１のキャリア濃度よりも高くなる。
【００３２】
次に、図２（ｄ）に示したように、ｐ型ウェル層４の表面にｎ＋＋型ソース領域６ａとｐ＋＋型ソース領域（ボディコンタクト領域）６ｂを、ｐ型半導体層１０の上部にゲート電極９を、例えばイオン注入法によりそれぞれ形成する。それぞれのキャリア濃度は、例えば〜１０22／ｃｍ3のオーダーとすることができる。ｐ＋＋型ソース領域６ｂとゲート電極９の極性はどちらもｐ型であるため、同時に不純物注入を行うことが可能である。
さらに、図示しない層間絶縁膜やソース電極などを形成すると、本実施例の半導体装置が完成する。
【００３３】
以上に説明した本実施例の製造方法によれば、図２（ｃ）に関して前述したように、ｐ型ウェル層４およびｐ型半導体層１０に、同時に不純物導入することにより、ｐ型ウェル層４とｎ−型低濃度ドレイン層３との境界と、ｐ型半導体層１０とｎ−型半導体層１１との境界を略同一とすることができる。その結果として、チャネル領域を確実に形成可能な状態にしながら、ドレイン・ゲート間容量Ｃｇｄを低下させ、スイッチング損失を低減することができる。
【００３４】
また、図５に関して前述した製造方法と比較して、工程数を増やすことなく作製することができる。
【００３５】
（第２の実施例）
本発明の第２の実施例におけるトレンチゲート型のｎチャネルＭＯＳＦＥＴのゲート付近の断面構造を図３に示す。同図については、図１に関して既述しているものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００３６】
本実施例においては、ｐ型ウェル層４の底部に後述する中間濃度領域であるｐ型化領域５が形成されていること、及びｐ型化領域５とｎ−型低濃度ドレイン層３との境界と、ｐ型半導体層１０とｎ−型半導体層１１との境界が略同一であることが、図１に関して前述した第１実施例の構造と異なる。
【００３７】
ｐ型化領域５及びｐ型半導体層１０は、後に詳述するように、ｎ−型半導体層１１及びｎ−型低濃度ドレイン層３とｐ型ウェル層との間とに、ｐ型ウェル層４の表面側からｐ型不純物を導入することにより、それぞれのｐｎ接合の深さを略同一とすることができる。このようにして、ｎ−型低濃度ドレイン層３とｐ型化領域５との境界と、ｐ型半導体層１０とｎ−型半導体層１１との境界を略一致させれば、チャネル領域を形成可能な状態にしながら、ドレイン・ゲート間容量Ｃｇｄを低下させ、スイッチング損失を低減することができる。
【００３８】
ここで、キャリア濃度について説明すると、ｎ−型低濃度ドレイン層３のキャリア濃度は概ね１０16／ｃｍ3のオーダー、ｐ型ウェル層４のキャリア濃度は概ね１０18／ｃｍ3のオーダーである。ｎ−型低濃度ドレイン層３とｐ型ウェル層４に対し、ｐ型化領域５のキャリア濃度は１０17／ｃｍ3のオーダー程度と、これらの領域の中間的なキャリア濃度を有する中間濃度領域とすることが望ましい。ｐ型化領域５のキャリア濃度をこの程度に設定すると、ｎ−型低濃度ドレイン層３の導電型を容易に反転させることができ、同時に、ｐ型ウェル層４のキャリア濃度が過度に上がりすぎてオン抵抗が増大する心配もなくなる。また、ｐ型半導体層１０もｐ型不純物の導入によって導電型を最初のｎ型からｐ型に反転させる必要があるため、ｎ−型半導体層１１のキャリア濃度は１０16／ｃｍ3のオーダー程度とすることが望ましい。ｐ型不純物の導入によりｐ型半導体層１０のキャリア濃度はｎ−型半導体層１１のキャリア濃度よりも高くなる。
【００３９】
次に、本実施例の半導体装置の製造方法について、図４の製造方法の工程断面図を用いて説明する。同図（ｂ）及び（ｄ）は、図２（ｂ）及び（ｄ）に関して前述した工程と同様であるので説明を省略する。
【００４０】
まず、図４（ａ）に示したように、ｎ＋埋め込み層２とｎ−型ドレイン層３を有するｐ型シリコン基板１の表面に、ｐ型シリコンをエピタキシャル成長させてｐ型ウェル層４を形成し、さらに、例えばＳｉＯ２からなるマスク１２をパターニングした後、異方性のＳｉエッチングにより、ｐ型ウェル層４を貫通してｎ−型ドレイン層３に到達する深さにトレンチ７を形成する。ｐ型ウェル層４の深さは、例えば１０００ｎｍとすることができ、トレンチ７の深さと幅は、例えばそれぞれ１５００ｎｍ、８００ｎｍ程度とすることができる。
【００４１】
次に、マスク１２の除去、図示しない犠牲酸化膜の形成と除去、図４（ｂ）に示すゲート酸化膜８の形成と、ｎ−型半導体層１１のトレンチ内への充填を行う。
【００４２】
次に、図４（ｃ）に示したように、基板１の表面からｐ型の不純物（たとえばボロン）を導入することにより、ｐ型化領域５およびｐ型半導体層１０を形成する。ｐ型不純物の導入方法としては、例えば、イオン注入法を用いることができる。ここで、ｐ型化領域５はｐ型ウェル層４とｎ−型ドレイン層３との間のｎ−型低濃度ドレイン層の中に形成される（不純物の導入はｐ型ウェル層４にも行われる）。そのキャリア濃度は、前述したように、ｎ−型低濃度ドレイン層３の導電型がｐ型に反転し、且つ、ｐ型ウェル層４のキャリア濃度があまり上昇しない範囲とすることが望ましい。さらに、一度のイオン注入では、ｐ型半導体層１０のキャリア濃度が、半導体表面にいくほど薄くなり、ｎ型化してしまう可能性があるため、イオン注入の注入エネルギーを変更しながらイオン注入を複数回行うことにより、ｐ型半導体層１０のキャリア濃度を略均一にしてもよい。
【００４３】
最後に、ｐ型ウェル層４の表面にソース領域６とゲート電極９を形成し、図示しない層間絶縁膜やソース電極などを形成すると、本実施例の半導体装置が完成する。
【００４４】
以上説明した本実施例の製造方法によれば、図３（ｃ）に関して前述したように、ｐ型化領域５およびｐ型半導体層１０に、同時に不純物導入することにより、ｐ型可領域５とｎ−型ドレイン層３との境界と、ｐ型ゲート電極領域１０とｎ−型半導体領域１１との境界を略同一とすることができる。その結果として、チャネル領域を確実に形成可能な状態にしながら、ドレイン・ゲート間容量Ｃｇｄを低下させ、スイッチング損失を低減することができる。
【００４５】
以上、具体例を参照しつつ本発明の実施例について説明した。本発明は、トレンチゲート型のｎチャネルＭＯＳＦＥＴについての例を示したが、他の構造のトレンチゲート型ＭＯＳＦＥＴやＩＧＢＴにも適用可能である。また、以上に説明したものは本発明の一実施例に過ぎないものであり、本発明の趣旨を逸脱することなく、このほかにも種々の変形した実施の形態が考えられることは勿論のことである。
【符号の説明】
【００４６】
１  ｐ型シリコン基板
２  ｎ＋型埋め込み層
３  ｎ−型低濃度ドレイン層
４  ｐ型ウェル層
５  ｐ型化領域
６  ソース領域
６ａ  ｎ＋＋型ソース領域
６ｂ  ｐ＋＋型ソース領域
７  トレンチ
８  ゲート絶縁膜
９  ゲート電極
１０  ｐ型半導体層
１１  ｎ−型半導体層
１２  酸化膜マスク
【図１】
0005798865.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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