(57)【特許請求の範囲】
【請求項１】
ゲートに高周波信号が入力する第１のトランジスタ、およびゲートにローカル信号が入力する、前記第１のトランジスタと同一導電型の第２のトランジスタを、前記第１のトランジスタのドレインと前記第２のトランジスタのソースが共通接続点となるように、電源間に２段縦積みして構成され、且つ前記共通接続点から混合信号が出力する周波数変換部と、入力する前記高周波信号のレベルを判定するレベル判定部と、該レベル判定部の判定結果に応じて前記周波数変換部に入力する前記ローカル信号の配分を切り替えるローカル分配部とを含む周波数変換回路であって、
前記周波数変換部は、前記第１のトランジスタを、ゲートに前記高周波信号が共通に入力しソースが共通接続されたＮ個（Ｎは正の整数）の分割トランジスタで構成し、前記第２のトランジスタを、ドレインが共通接続されゲートが独立し又は２以上共通接続された合計でＮ個の分割トランジスタで構成し、
前記ローカル分配部は、前記レベル判定部の判定結果に応じて前記ローカル信号を前記第２のトランジスタのＮ個の分割トランジスタのゲートの１つ以上に分配するよう構成されている、
ことを特徴とする周波数変換回路。
【請求項２】
請求項１に記載の周波数変換回路において、
前記ローカル分配部は、前記レベル判定部が前記高周波信号のレベルが高いと判定したときには、前記第２のトランジスタのＮ個の分割トランジスタの内の前記ローカル信号を分配する分割トランジスタの数を少なくし、上記レベル判定部が前記高周波信号のレベルが低いと判定したときには、前記第２のトランジスタのＮ個の分割トランジスタの内の前記ローカル信号を分配する分割トランジスタの数を多くすることを特徴とする周波数変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動利得調整機能を有し低電源で動作する周波数変換回路に関する。
【背景技術】
【０００２】
従来の周波数変換回路は、例えば図６に示すような、負荷抵抗ＲＬ４，ＲＬ５、差動のローカル信号ＬＯが入力するＮＭＯＳトランジスタＭ７１〜Ｍ７４、差動の高周波信号ＲＦが入力するＮＭＯＳトランジスタＭ７５，Ｍ７６、および電流源７１で構成されるギルバートセルが使用されていた。
【０００３】
ところで、集積回路にて微細素子を用いる場合、その微細素子は耐圧が低いので電源電圧を下げなければならない。このため、低電源電圧で動作する回路構成が必要となる。しかし、図６に示すような４段の縦積みの回路構成では、低電源電圧に対応させることが困難であった。そこで、低電源電圧化に対応させるために、回路構成の縦積み段数を減らす工夫がなされてきた。例えば、非特許文献１のｆｉｇ．３では、縦積み段数を２段にすることで、低電源電圧動作を可能にしている。
【０００４】
一方、電源電圧を低下させると、低下した分だけ扱う入力信号範囲が狭くなる、つまりダイナミックレンジが狭くなるため、大信号入力時もビットエラーの増大を招く。このため、低電源電圧下においても大信号入力時のビットエラーの増大を防ぐ必要がある。
【０００５】
この点について、単純に縦積み段数を減らしただけの非特許文献１の回路では、利得が固定であるので、大信号時におけるビットエラーの増大を避けることができない。
【０００６】
なお、一般的に、大信号入力時に回路の利得を低下させる方法が採られてきており、例えば、図６に示したギルバートセルでは、大信号入力時に電流源７１の電流を制御するバイアスを低下させることが行われている。しかし、このギルバートセルは、前記したように、低電源電圧下では動作させることができない。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Shuo-Yuan Hisao,and Chung-Yu Wu “A Parallel Structure for CMOS Four-Quadrant Analog Multipliers and Its Application to a 2 GHz RF Downconversion Mixer” IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.33,N.6,JUNE 1998
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、低電源電圧下で動作可能であり、且つ大信号入力時であってもビットエラーの増大を防止可能とした周波数変換回路を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１にかかる発明の周波数変換回路は、ゲートに高周波信号が入力する第１のトランジスタ、およびゲートにローカル信号が入力する、前記第１のトランジスタと同一導電型の第２のトランジスタを、前記第１のトランジスタのドレインと前記第２のトランジスタのソースが共通接続点となるように、電源間に２段縦積みして構成され、且つ前記共通接続点から混合信号が出力する周波数変換部と、入力する前記高周波信号のレベルを判定するレベル判定部と、該レベル判定部の判定結果に応じて前記周波数変換部に入力する前記ローカル信号の配分を切り替えるローカル分配部とを含む周波数変換回路であって、前記周波数変換部は、前記第１のトランジスタを、ゲートに前記高周波信号が共通に入力しソースが共通接続されたＮ個（Ｎは正の整数）の分割トランジスタで構成し、前記第２のトランジスタを、ドレインが共通接続されゲートが独立し又は２以上共通接続された合計でＮ個の分割トランジスタで構成し、前記ローカル分配部は、前記レベル判定部の判定結果に応じて前記ローカル信号を前記第２のトランジスタのＮ個の分割トランジスタのゲートの１つ以上に分配するよう構成されている、ことを特徴とする。
請求項２にかかる発明は、請求項１に記載の周波数変換回路において、前記ローカル分配部は、前記レベル判定部が前記高周波信号のレベルが高いと判定したときには、前記第２のトランジスタのＮ個の分割トランジスタの内の前記ローカル信号を分配する分割トランジスタの数を少なくし、上記レベル判定部が前記高周波信号のレベルが低いと判定したときには、前記第２のトランジスタのＮ個の分割トランジスタの内の前記ローカル信号を分配する分割トランジスタの数を多くすることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、高周波信号が入力する第１のトランジスタとローカル信号が入力する第２のトランジスタとを縦積みして２段構成の周波数変換部としているので、低電源電圧動作可能となる。また、第１および第２のトランジスタは分割トランジスタの並列接続で構成し、第２のトランジスタの分割トランジスタの１つ以上のゲートにローカル信号を分配できるようにしているので、周波数変換部の利得調整が可能となり、大信号入力時のビットエラーの増大を回避することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例の周波数変換回路の全体構成を示す機能ブロック図である。
【図２】図１の周波数変換回路の周波数変換部の回路図である。
【図３】図１の周波数変換回路のレベル検出部の回路図である。
【図４】図１の周波数変換回路のレベル判定部の回路図である。
【図５】図１の周波数変換回路のローカル分配部の回路図である。
【図６】従来のギルバートセルの回路図である。
【発明を実施するための形態】
【００１２】
図１に本発明の実施例の周波数変換回路を示す。１０は入力する高周波信号ＲＦの周波数変換を行う利得可変の周波数変換部、２０は高周波信号ＲＦのレベルを検出したレベル検出信号Ｖ１を出力するレベル検出回路、３０はレベル検出部２０から出力するレベル検出信号Ｖ１を入力してそのレベルを判別して４ビットで表されるレベル判定データＣ１〜Ｃ４を出力するレベル判定部、４０はレベル判定部３から出力するレベル判定データＣ１〜Ｃ４を入力して周波数変換部１０に入力するローカル信号ＬＯ（ＬＯ１１〜ＬＯ１４，ＬＯ２１〜ＬＯ２４，ＬＯ３１〜ＬＯ３４，ＬＯ４１〜ＬＯ４４）を制御するローカル分配部である。
【００１３】
図２に周波数変換部１０を示す。この周波数変換部１０は、信号混合部１１と出力部１２とで構成されている。信号混合部１１は、電源ＶＤＤ-ＶＳＳ間において、ソース接地のＮＭＯＳトランジスタのドレインにＮＭＯＳトランジスタのソースを接続した縦積み２段構成のペアトランジスタを、ＶＤＤ−ＶＳＳの間に４単位だけ並列接続して構成されている。そして、トランジスタＭ１，Ｍ３のゲートには高周波信号ＲＦの正転信号（ＲＦ＋）が、トランジスタＭ５，Ｍ７のゲートには高周波信号ＲＦの反転信号（ＲＦ−）が入力する。また、トランジスタＭ２，Ｍ８のゲートにはローカル信号ＬＯの正転信号（ＬＯ＋）が、トランジスタＭ４，Ｍ６のゲートにはローカル信号ＬＯの反転信号（ＬＯ−）が入力する。
【００１４】
出力部１２は、正転出力部と反転出力部とで構成されている。正転出力部は、トランジスタＭ１，Ｍ２の共通接続点がゲートに接続されるトランジスタＭ９のドレインと、トランジスタＭ５，Ｍ６の共通接続点がゲートに接続されるトランジスタＭ１０のドレインとを負荷抵抗ＲＬ１に接続して構成されている。また、反転出力部は、トランジスタＭ３，Ｍ４の共通接続点がゲートに接続されるトランジスタＭ１１のドレインと、トランジスタＭ７，Ｍ８の共通接続点がゲートに接続されるトランジスタＭ１２のドレインとを負荷抵抗ＲＬ２に接続して構成されている。
【００１５】
そして、信号混合部１１のトランジスタＭ１，Ｍ２からなるペアトランジスタ１１１は、実質４分割構成となっている。すなわち、ゲートに共通に高周波信号ＲＦが入力するソース接地の分割トランジスタＭ２１、Ｍ２３，Ｍ２５，Ｍ２７，Ｍ２９，Ｍ３１，Ｍ３３，Ｍ３５と、ゲートにローカル信号ＬＯが入力する分割トランジスタＭ２２、Ｍ２４，Ｍ２６，Ｍ２８，Ｍ３０，Ｍ３２，Ｍ３４，Ｍ３６から構成されている。ただし、後者の分割トランジスタＭ２２、Ｍ２４，Ｍ２６，Ｍ２８，Ｍ３０，Ｍ３２，Ｍ３４，Ｍ３６については、分割トランジスタＭ２２のゲートにローカル信号ＬＯ１１が、分割トランジスタＭ２４のゲートにローカル信号ＬＯ１２が分割トランジスタＭ２６，Ｍ２８のゲートに共通のローカル信号ＬＯ１３が、分割トランジスタＭ３０〜Ｍ３６のゲートに共通のローカル信号ＬＯ１４が入力している。なお、他のペアトランジスタＭ３とＭ４、Ｍ５とＭ６、Ｍ７とＭ８も、それぞれ同様な構成となっていて、ローカル信号ＬＯ２１〜ＬＯ２４，ＬＯ３１〜ＬＯ３４，ＬＯ４１〜ＬＯ４４が入力する。
【００１６】
ソース接地増幅回路の利得はトランジスタの面積により決まるので、トランジスタＭ１，Ｍ２１からなるペアトランジスタ１１１では、ローカル信号ＬＯ１１のみを有効にし、他のローカル信号ＬＯ１２〜ＬＯ１４をＶＳＳに落とせば、利得はＡ（単位利得）となる。また、ローカル信号ＬＯ１１，ＬＯ１２を有効にし、ローカル信号ＬＯ１３，ＬＯ１４をＶＳＳに落とせば、利得は２Ａとなる。また、ローカル信号ＬＯ１１，ＬＯ１３を有効にし、ローカル信号ＬＯ１２，ＬＯ１４をＶＳＳに落とせば、利得は３Ａとなる。また、ローカル信号ＬＯ１４を有効にし、ローカル信号ＬＯ１１〜ＬＯ１３をＶＳＳに落とせば、利得は４Ａとなる。また、ローカル信号ＬＯ１１，ＬＯ１４を有効にし、ローカル信号ＬＯ１２，ＬＯ１３をＶＳＳに落とせば、利得は５Ａとなる。また、ローカル信号ＬＯ１３，ＬＯ１４を有効にし、ローカル信号ＬＯ１１，ＬＯ１２をＶＳＳに落とせば、利得は６Ａとなる。また、ローカル信号ＬＯ１１，ＬＯ１３、ＬＯ１４を有効にし、ローカル信号ＬＯ１２をＶＳＳに落とせば、利得は７Ａとなる。また、ローカル信号ＬＯ１１〜ＬＯ１４の全てを有効にすれば利得は８Ａとなる。以上は、他のペアトランジスタＭ３とＭ４、Ｍ５とＭ６、Ｍ７とＭ８についても同様である。このようにして、４組のペアトランジスタＭ１とＭ２、Ｍ３とＭ４、Ｍ５とＭ６、Ｍ７とＭ８は、それぞれ８段階の利得調整が可能となっているが、制御は同じ利得となるように行われる。
【００１７】
図３（ａ），（ｂ）にレベル検出部２０の構成を示す。図３（ａ）に示すレベル検出部２０は、正転高周波信号ＲＦ＋をゲートに入力するＮＭＯＳトランジスタＭ４１と、反転高周波信号ＲＦ−をゲートに入力するＮＭＯＳトランジスタＭ４２と、そのトランジスタＭ４１，Ｍ４２のドレインに共通接続した負荷抵抗ＲＬ３と、ローパスフィルタ２１により構成され、高周波信号ＲＦのレベル検出信号Ｖ１として、高周波信号ＲＦを全波整流した信号の直流成分が得れる。
【００１８】
また、図３（ｂ）に示すレベル検出部２０は、正転高周波信号ＲＦ＋をゲートに入力するＰＭＯＳトランジスタＭ５１と、反転高周波信号ＲＦ−をゲートに入力するＰＭＯＳトランジスタＭ５２と、そのトランジスタＭ５１，Ｍ５２のドレインに接続した電流源２２と、ローパスフィルタ２１により構成され、この場合も同様に、高周波信号ＲＦのレベル検出信号Ｖ１として、ローカル信号を全波整流した信号の直流成分が得れる。
【００１９】
図４にレベル判定部３０の構成を示す。このレベル判定部３０は、レベル検出部２０から出力するレベル検出信号Ｖ１が例えば８レベル中のどのレベルにあるかを判定するものであり、基準電圧Ｖref１〜Ｖref７を設定する抵抗ラダー回路３１と、その抵抗ラダー回路３１で設定された各基準電圧Ｖref１〜Ｖref７とレベル検出信号Ｖ１ととを比較する７個の比較器からなる比較器群３２と、比較器群３２の各比較器の比較結果に基づきレベル判定信号Ｃ１〜Ｃ４を出力するエンコーダ３３とからなる。エンコーダ３３のエンコード内容は下図に示した。
【００２０】
図５にローカル分配部４０の構成を示す。このローカル分配部４０は、周波数変換部１０にローカル信号ＬＯを分配供給することで周波数変換部１０において利得制御が行われるようにする部分である。前記したように周波数変換部１０の利得は、ローカル信号を適宜切り替えることにより８段階に制御することができるので、ローカル分配部４０では、４組ペアトランジスタについてローカル信号ＬＯ１１〜ＬＯ１４，ＬＯ２１〜ＬＯ２４，ＬＯ３１〜ＬＯ３４，ＬＯ４１〜ＬＯ４４を生成する回路を構成するが、図５では１組のペアトランジスタ（ＭＮ１，ＭＮ２）用のローカル信号ＬＯ１１〜ＬＯ１４を生成する部分を代表して示した。
【００２１】
図５では、ローカル信号ＬＯ１１〜ＬＯ１４を生成する制御回路４１〜４４が構成されているが、ここでは制御回路４１を代表して説明する。この制御回路４１は、前記したレベル判定信号Ｃ１が入力するインバータ４１１とノア回路４１２、正転ローカル信号ＬＯ＋とインバータ４１１１の出力信号が入力するナンド回路４１３、ナンド回路４１３の出力が“Ｌ”のときオンするＰＭＯＳトランジスタＭ６１、ノア回路４１２の出力が“Ｈ”のときオンするＮＭＯＳトランジスタＭ６２、そのトランジスタＭ６２に並列接続されレベル判定信号Ｃ１が“Ｈ”のときオンするＮＭＯＳトランジスタＭ６３から構成されている。そして、ローカル信号ＬＯ１１は、トランジスタＭ６１〜Ｍ６３の共通ドレインから出力する。この制御回路４１では、レベル判定信号Ｃ１が“Ｈ”のときはトランジスタＭ６３がオンして、ローカル信号ＬＯ１１はＶＳＳに固定される。レベル判定信号Ｃ１が“Ｌ”のときは正転ローカル信号ＬＯ＋がローカル信号ＬＯ１１として出力する。
【００２２】
以上により、本実施例の周波数変換回路は、入力する高周波信号ＲＦのレベルが８（最大）のときは、図４（Ｎｏ.８に相当）に示すように、レベル判定部３０から出力するレベル判定信号Ｃ１が“Ｌ”で他のレベル判定信号Ｃ２〜Ｃ４が“Ｈ”になるので、図５に示す制御回路４１の出力信号ＬＯ１１のみが正転ローカル信号ＬＯ＋となる。図２に示すペアトランジスタＭ１とＭ２では、分割トランジスタＭ２１，Ｍ２２が正転ローカル信号ＬＯ＋と高周波信号ＲＦの混合動作を行う。このときは、分割トランジスタＭ２３〜Ｍ３６は混合動作を行わない。なお、他のペアトランジスタＭ３とＭ４、Ｍ５とＭ６、Ｍ７とＭ８についても、同様の動作が行われる。したがって、周波数変換部１０は最低利得で動作することになる。
【００２３】
また、入力する高周波信号ＲＦのレベルが４（中間）とのときは、図４（Ｎｏ.４に相当）に示すように、レベル判定部３０から出力するレベル判定信号Ｃ１，Ｃ４が“Ｌ”になり、Ｃ２，Ｃ３が“Ｈ”となるので、図５に示す制御回路４１，４４の出力信号ＬＯ１１，ＬＯ１４のみが正転ローカル信号ＬＯ＋となる。図２に示すペアトランジスタＭ１とＭ２では、分割トランジスタＭ２１とＭ２２、Ｍ２９〜Ｍ３６が正転ローカル信号ＬＯ＋と高周波信号ＲＦの混合動作を行う。このときは、分割トランジスタＭ２３〜Ｍ２７は混合動作を行わない。なお、他のペアトランジスタＭ３とＭ４、Ｍ５とＭ６、Ｍ７とＭ８についても、同様の動作が行われる。したがって、周波数変換部１０は中間利得で動作することになる。
【００２４】
さらに、入力する高周波信号ＲＦのレベルが１（最小）とのときは、図４（Ｎｏ.１に相当）に示すように、レベル判定部３０から出力するレベル判定信号Ｃ１〜Ｃ４の全てが“Ｌ”になるので、図５に示す制御回路４１〜４４の出力信号ＬＯ１１〜ＬＯ１４の全てが正転ローカル信号ＬＯ＋となる。図２に示すペアトランジスタＭ１とＭ２では、分割トランジスタＭ２１〜Ｍ３６が正転ローカル信号ＬＯ＋と高周波信号ＲＦの混合動作を行う。なお、他のペアトランジスタＭ３とＭ４、Ｍ５とＭ６、Ｍ７とＭ８についても、同様の動作が行われる。したがって、周波数変換部１０は最大利得で動作することになる。
【００２５】
以上のように、本実施例によれば、ローカル信号が入力するトランジスタと高周波信号が入力するトランジスタを縦積みにして２段構成としているので、ＶＤＤ-ＶＳＳ間の電圧を低下させても動作可能となる。また、混合動作を行う縦積み２段構成のペアトランジスタを、複数のペア分割トランジスタの並列接続で構成し、その並列接続数を切り替え可能としたので、利得調整が可能となり、大信号入力時のビットエラーの増大を回避できる。
【符号の説明】
【００２６】
１０：周波数変換部、１１：信号混合部、１１１：ペアトランジスタ、１２：出力部
２０：レベル検出部、２１：ローパスフィルタ、２２：電流源
３０：レベル判定部、３１：抵抗ラダー回路、３２：比較器群、３３：エンコーダ
４０：ローカル分配部、４１〜４４：制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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