(57)【特許請求の範囲】
【請求項１】
第１の半導体チップが複数形成された第１種の半導体ウエハ、および第２の半導体チップが複数形成された第２種の半導体ウエハが積層してなる半導体ウエハ積層体の製造方法であって、
前記第１の半導体チップ各々の物理的または電気的特性が既知である前記第１種の半導体ウエハを複数用意し、
前記第２の半導体チップ各々の物理的または電気的特性が既知である前記第２種の半導体ウエハを複数用意し、
前記第１種の半導体ウエハ各々における前記第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハ各々における前記第２の半導体チップ各々の物理的または電気的特性に基づいて、前記複数の第１種および第２種の半導体ウエハの中から、積層させる第１種および第２種の半導体ウエハの選定を行い、
前記第１種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第１の半導体チップが形成されている領域を第１の規格外領域とし、
前記第２種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第２の半導体チップが形成されている領域を第２の規格外領域とし、
前記第１種および第２種の半導体ウエハを積層させた際の前記第１および第２の規格外領域を合成した領域を不良領域としたとき、
前記複数の第１種の半導体ウエハの中から、前記第１の規格外領域の面積が最小である第１種の半導体ウエハを、第１種の最良半導体ウエハとして選定し、
前記複数の第２種の半導体ウエハの中から、前記第１種の最良半導体ウエハと積層させた際に、前記不良領域の面積が最小となる第２種の半導体ウエハを選定する半導体ウエハ積層体の製造方法。
【請求項２】
第１の半導体チップが複数形成された第１種の半導体ウエハ、および第２の半導体チップが複数形成された第２種の半導体ウエハが積層してなる半導体ウエハ積層体の製造方法であって、
前記第１の半導体チップ各々の物理的または電気的特性が既知である前記第１種の半導体ウエハを複数用意し、
前記第２の半導体チップ各々の物理的または電気的特性が既知である前記第２種の半導体ウエハを複数用意し、
前記第１種の半導体ウエハ各々における前記第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハ各々における前記第２の半導体チップ各々の物理的または電気的特性に基づいて、前記複数の第１種および第２種の半導体ウエハの中から、積層させる第１種および第２種の半導体ウエハの選定を行い、
前記第１種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第１の半導体チップに数値０を付し、該数値０を付した第１の半導体チップ以外の前記第１の半導体チップに０よりも大きい有限の数値を付し、
前記第２種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第２の半導体チップに数値０を付し、該数値０を付した第２の半導体チップ以外の前記第２の半導体チップに０よりも大きい有限の数値を付し、
前記第１種および第２種の半導体ウエハを積層させた際、前記第１の半導体チップ各々に付された数値と、前記第１の半導体チップ各々に重畳する前記第２の半導体チップ各々に付された数値と、をそれぞれ積算した数値の累計を良品累計値としたとき、
前記複数の第１種の半導体ウエハの中から、前記第１の半導体チップ各々に付された数値の総和が最大となる第１種の半導体ウエハを、第１種の最良半導体ウエハとして選定し、
前記複数の第２種の半導体ウエハの中から、前記第１種の最良半導体ウエハと積層した際に、前記良品累計値が最大となる第２種の半導体ウエハを選定する半導体ウエハ積層体の製造方法。
【請求項３】
第１の半導体チップが複数形成された第１種の半導体ウエハ、および第２の半導体チップが複数形成された第２種の半導体ウエハが積層してなる半導体ウエハ積層体の製造システムであって、
前記第１種の半導体ウエハに形成された第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハに形成された第２の半導体チップ各々の物理的または電気的特性を測定する測定装置と、
前記測定装置によって測定された前記第１種の半導体ウエハにおける前記第１の半導体チップ各々の物理的または電気的特性、および複数の前記第２種の半導体ウエハにおける前記第２の半導体チップ各々の物理的または電気的特性を、複数の前記第１種および第２種の半導体ウエハに対して記憶する記憶装置と、
前記記憶装置に記憶された前記第１種の半導体ウエハ各々における前記第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハ各々における前記第２の半導体チップ各々の物理的または電気的特性に基づいて、前記複数の第１種および第２種の半導体ウエハの中から、積層させる第１種および第２種の半導体ウエハの選定を行う演算装置と、
を含み、
前記演算装置は、
前記第１種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第１の半導体チップが形成されている領域を第１の規格外領域とし、
前記第２種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第２の半導体チップが形成されている領域を第２の規格外領域とし、
前記第１種および第２種の半導体ウエハを積層させた際の前記第１および第２の規格外領域を合成した領域を不良領域としたとき、
前記複数の第１種の半導体ウエハの中から、前記第１の規格外領域の面積が最小である第１種の半導体ウエハを、第１種の最良半導体ウエハとして選定し、
前記複数の第２種の半導体ウエハの中から、前記第１種の最良半導体ウエハと積層させた際に、前記不良領域の面積が最小となる第２種の半導体ウエハを選定する半導体ウエハ積層体の製造システム。
【請求項４】
第１の半導体チップが複数形成された第１種の半導体ウエハ、および第２の半導体チップが複数形成された第２種の半導体ウエハが積層してなる半導体ウエハ積層体の製造システムであって、
前記第１種の半導体ウエハに形成された第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハに形成された第２の半導体チップ各々の物理的または電気的特性を測定する測定装置と、
前記測定装置によって測定された前記第１種の半導体ウエハにおける前記第１の半導体チップ各々の物理的または電気的特性、および複数の前記第２種の半導体ウエハにおける前記第２の半導体チップ各々の物理的または電気的特性を、複数の前記第１種および第２種の半導体ウエハに対して記憶する記憶装置と、
前記記憶装置に記憶された前記第１種の半導体ウエハ各々における前記第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハ各々における前記第２の半導体チップ各々の物理的または電気的特性に基づいて、前記複数の第１種および第２種の半導体ウエハの中から、積層させる第１種および第２種の半導体ウエハの選定を行う演算装置と、
を含み、
前記演算装置は、
前記第１種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第１の半導体チップに数値０を付し、該数値０を付した第１の半導体チップ以外の前記第１の半導体チップに０よりも大きい有限の数値を付し、
前記第２種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第２の半導体チップに数値０を付し、該数値０を付した第２の半導体チップ以外の前記第２の半導体チップに０よりも大きい有限の数値を付し、
前記第１種および第２種の半導体ウエハを積層させた際、前記第１の半導体チップ各々に付された数値と、前記第１の半導体チップ各々に重畳する前記第２の半導体チップ各々に付された数値と、をそれぞれ積算した数値の累計を良品累計値としたとき、
前記複数の第１種の半導体ウエハの中から、前記第１の半導体チップ各々に付された数値の総和が最大となる第１種の半導体ウエハを、第１種の最良半導体ウエハとして選定し、
前記複数の第２種の半導体ウエハの中から、前記第１種の最良半導体ウエハと積層した際に、前記良品累計値が最大となる第２種の半導体ウエハを選定する半導体ウエハ積層体の製造システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウエハ積層体の製造方法および製造システムに関する。
【背景技術】
【０００２】
電子機器に搭載される集積回路素子の高速化、小型化および低コスト化が進められている。集積回路素子は、所定の機能を果たす複数の半導体チップを積層し、その積層された半導体チップ（半導体チップ積層体）をモールド樹脂等によりパッケージングして製造することができる（たとえば特許文献１）。
【０００３】
半導体チップは、ウエハと呼ばれる半導体基板の表面に光学処理等を施すことにより形成される。たとえば、直径３００ｍｍのウエハ上に、数百〜数千個の半導体チップを形成することができる。
【０００４】
半導体チップ積層体を得る方法には、たとえばチップトゥチップ積層法やウエハトゥウエハ積層法などがある。チップトゥチップ積層法とは、複数の半導体チップが形成された各種ウエハをそれぞれ単一の半導体チップに分割した後に、その分割された各種半導体チップを積層して半導体チップ積層体を得る方法である。ウエハトゥウエハ積層法とは、複数の半導体チップが形成された各種ウエハを積層した後に、その積層されたウエハ（ウエハ積層体）を分割して半導体チップ積層体を得る方法である。ウエハトゥウエハ積層法は、チップトゥチップ積層法よりも生産性が高く、製造される集積回路素子の低コスト化に貢献しうる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−５３０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ウエハトゥウエハ積層法の生産性は、さらに改善される必要がある。本発明の目的は、ウエハトゥウエハ積層法によって製造される半導体チップ積層体の歩留りを改善することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、第１の半導体チップが複数形成された第１種の半導体ウエハ、および第２の半導体チップが複数形成された第２種の半導体ウエハが積層してなる半導体ウエハ積層体の製造方法であって、前記第１の半導体チップ各々の物理的または電気的特性が既知である前記第１種の半導体ウエハを複数用意し、前記第２の半導体チップ各々の物理的または電気的特性が既知である前記第２種の半導体ウエハを複数用意し、前記第１種の半導体ウエハ各々における前記第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハ各々における前記第２の半導体チップ各々の物理的または電気的特性に基づいて、前記複数の第１種および第２種の半導体ウエハの中から、積層させる第１種および第２種の半導体ウエハの選定を行い、前記第１種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第１の半導体チップが形成されている領域を第１の規格外領域とし、前記第２種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第２の半導体チップが形成されている領域を第２の規格外領域とし、前記第１種および第２種の半導体ウエハを積層させた際の前記第１および第２の規格外領域を合成した領域を不良領域としたとき、前記複数の第１種の半導体ウエハの中から、前記第１の規格外領域の面積が最小である第１種の半導体ウエハを、第１種の最良半導体ウエハとして選定し、前記複数の第２種の半導体ウエハの中から、前記第１種の最良半導体ウエハと積層させた際に、前記不良領域の面積が最小となる第２種の半導体ウエハを選定する半導体ウエハ積層体の製造方法、が提供される。
【０００８】
本発明の他の観点によれば、第１の半導体チップが複数形成された第１種の半導体ウエハ、および第２の半導体チップが複数形成された第２種の半導体ウエハが積層してなる半導体ウエハ積層体の製造システムであって、前記第１種の半導体ウエハに形成された第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハに形成された第２の半導体チップ各々の物理的または電気的特性を測定する測定装置と、前記測定装置によって測定された前記第１種の半導体ウエハにおける前記第１の半導体チップ各々の物理的または電気的特性、および複数の前記第２種の半導体ウエハにおける前記第２の半導体チップ各々の物理的または電気的特性を、複数の前記第１種および第２種の半導体ウエハに対して記憶する記憶装置と、前記記憶装置に記憶された前記第１種の半導体ウエハ各々における前記第１の半導体チップ各々の物理的または電気的特性、および前記第２種の半導体ウエハ各々における前記第２の半導体チップ各々の物理的または電気的特性に基づいて、前記複数の第１種および第２種の半導体ウエハの中から、積層させる第１種および第２種の半導体ウエハの選定を行う演算装置と、を含み、前記演算装置は、前記第１種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第１の半導体チップが形成されている領域を第１の規格外領域とし、前記第２種の半導体ウエハにおいて、所定の物理的または電気的特性から外れた前記第２の半導体チップが形成されている領域を第２の規格外領域とし、前記第１種および第２種の半導体ウエハを積層させた際の前記第１および第２の規格外領域を合成した領域を不良領域としたとき、前記複数の第１種の半導体ウエハの中から、前記第１の規格外領域の面積が最小である第１種の半導体ウエハを、第１種の最良半導体ウエハとして選定し、前記複数の第２種の半導体ウエハの中から、前記第１種の最良半導体ウエハと積層させた際に、前記不良領域の面積が最小となる第２種の半導体ウエハを選定する半導体ウエハ積層体の製造システム、が提供される。
【発明の効果】
【０００９】
ウエハトゥウエハ積層法によって製造される半導体チップ積層体の歩留りが改善される。
【図面の簡単な説明】
【００１０】
【図１】図１Ａは、複数種類の半導体ウエハを積層し、半導体ウエハ積層体を形成する様子を示す概略斜視図であり、図１Ｂは、複数種類の半導体ウエハを積層し、各種半導体ウエハに形成された半導体チップを相互に電気的に接続した様子の一部を示す概略断面図である。
【図２】図２Ａ〜図２Ｄは、それぞれ半導体ウエハ１０ａ〜４０ａにおける半導体チップ１１〜４１の不良分布を示す平面図であり、図２Ｅは、半導体ウエハ１０ａ〜４０ａを積層した半導体ウエハ積層体５０ａにおける半導体チップ積層体５３の不良分布を示す平面図である。
【図３】図３Ａ〜図３Ｄは、それぞれ半導体ウエハ１０ｂ〜４０ｂにおける半導体チップ１１〜４１の不良分布を示す平面図であり、図３Ｅは、半導体ウエハ１０ｂ〜４０ｂを積層した半導体ウエハ積層体５０ｂにおける半導体チップ積層体５３の不良分布を示す平面図である。
【図４】図４は、実施例による半導体ウエハ積層体の製造システムを概略的に示すダイアグラムである。
【図５】図５Ａおよび図５Ｂは、演算装置による第１の処理を概略的に示すダイアグラムである。
【図６】図６Ａおよび図６Ｂは、演算装置による第２の処理を概略的に示すダイアグラムである。
【図７】図７Ａおよび図７Ｂは、演算装置による他の処理を概略的に示すダイアグラムである。
【発明を実施するための形態】
【００１１】
図１Ａは、複数種類の半導体ウエハを積層し、半導体ウエハ積層体を形成する様子を示す概略斜視図である。半導体ウエハ積層体５０は、たとえば、シリコン基板から構成される半導体ウエハを２〜５枚程度積層して形成され、その厚みは１０μｍ〜５０μｍ程度である。図１Ａには、例として４枚の半導体ウエハ１０，２０，３０，４０を積層する場合を示す。半導体ウエハ１０〜４０には、それぞれ半導体チップ１１，２１，３１，４１が複数形成されている（図１Ａでは半導体チップ３１，４１は図示していない）。半導体チップ１１〜４１各々には、たとえば、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ），ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ），フラッシュメモリなどの集積回路が形成される。半導体ウエハ１０〜４０各々は、たとえば直径が３００ｍｍ程度であり、数百〜数千個の半導体チップ１１〜４１が形成されている。なお、図１Ａでは、便宜的に、半導体チップのサイズを実際のサイズよりも大きく示している。
【００１２】
図１Ｂは、複数種類の半導体ウエハを積層し、各種半導体ウエハに形成された半導体チップを相互に電気的に接続した様子の一部を示す概略断面図である。
【００１３】
半導体ウエハ１０に形成される半導体チップ１１は、たとえば半導体素子層１２および配線層１３を含む。半導体素子層１２には、ＭＯＳトランジスタ等の半導体素子が複数形成されている。配線層１３には、半導体素子層１２に形成された複数の半導体素子を相互に電気的に接続する配線が形成されている。これにより、半導体チップ１１は、所定の機能を果たす集積回路として動作する。
【００１４】
半導体チップ１１は、さらに、半導体チップ１１を貫通して設けられる複数の電極端子５１、および複数の電極端子５１各々と導通し、半導体チップ１１の両面に設けられる複数の電極パッドないし半田バンプ５２を含む。単一の半導体チップ１１には、たとえば数万個の電極端子５１が形成されうる。なお、この電極端子５１は、ＴＳＶ（ｔｈｒｏｕｇｈ  ｓｉｌｉｃｏｎ  ｖｉａ）と呼ばれることがある。
【００１５】
半導体ウエハ２０〜４０は、半導体ウエハ１０と同様の構成を有し、それぞれ半導体素子層２２〜４２，配線層２２〜２４，電極端子５１，半田バンプ５２を含む構成である。半導体ウエハ１０〜４０は積層され、半導体ウエハ１０〜４０各々の両面に形成された半田バンプ５２を介して相互に電気的に接続される。これにより、半導体ウエハ積層体５０が形成される。
【００１６】
さらに、形成された半導体ウエハ積層体５０を個々の積層された半導体チップ１１〜４１に分割することにより、半導体チップ積層体５３を得ることができる。半導体チップ積層体５３は、半導体チップ１１〜４１が相互に協働して、所定の機能を果たすデバイスとして動作する。半導体チップ１１〜４１が、たとえば、それぞれイメージングセンサ回路、アナログーデジタル変換回路、レジスタ回路およびプロセッサ回路として機能する集積回路である場合、半導体チップ積層体５３は、イメージングセンサデバイスとして動作する。
【００１７】
半導体ウエハには、製造装置のバラつきなどによって、少なからず不良の半導体チップが形成されうる。また、その不良の半導体チップが形成される位置・分布は、製造される半導体ウエハごとに異なる可能性がある。半導体チップ積層体は、それを構成する複数の半導体チップが協働することによって、所定の機能を果たすデバイスとして動作する。したがって、複数の半導体チップのいずれか１つの半導体チップが適正に動作しないような場合には、半導体チップ積層体も適正に動作しえず、その半導体チップ積層体は不良品となる。
【００１８】
図２Ａ〜図２Ｄは、それぞれ半導体ウエハ１０ａ〜４０ａにおける半導体チップ１１〜４１の不良分布を示す平面図である。ここで、半導体ウエハ１０ａ〜４０ａ各々には、３２個の半導体チップ１１〜４１が形成され、３２個の半導体チップうち４個の不良半導体チップ１１ｄ〜４１ｄ（不良チップ）が形成されているものとする。つまり、半導体ウエハ１０ａ〜４０ａ各々の不良率は４／３２である。図中において、ウエハ内に形成された不良チップは斜線で示されている。
【００１９】
図２Ａに示すように、半導体ウエハ１０ａには、不良チップ１１ｄがウエハ左上方に集中して分布しているものとする。図２Ｂに示すように、半導体ウエハ２０ａには、不良チップ２１ｄがウエハ右上方に集中して分布しているものとする。図２Ｃに示すように、半導体ウエハ３０ａには、不良チップ３１ｄがウエハ左下方に集中して分布しているものとする。図２Ｄに示すように、半導体ウエハ４０ａには、不良チップ４１ｄがウエハ右下方に集中して分布しているものとする。
【００２０】
このような不良チップ分布を有する半導体ウエハ１０ａ〜４０ａを積層して、半導体ウエハ積層体５０ａ、さらに半導体チップ積層体５３を形成する。形成される半導体チップ積層体５３各々は、それを構成する半導体チップ１１〜４１の少なくとも１つの半導体チップが不良チップである場合には、不良と見なされる。
【００２１】
図２Ｅは、図２Ａ〜図２Ｄに示す半導体ウエハ１０ａ〜４０ａを積層した半導体ウエハ積層体５０ａにおける半導体チップ積層体５３の不良分布を示す平面図である。図２Ａ〜図２Ｄに示す半導体ウエハ１０ａ〜４０ａを積層して半導体ウエハ積層体５０ａを形成した場合、この半導体ウエハ積層体５０の不良率は、半導体ウエハ１０ａ〜４０ａ各々の不良率の単純な総和となり、１６／３２となる。
【００２２】
図３Ａ〜図３Ｄは、それぞれ半導体ウエハ１０ｂ〜４０ｂにおける半導体チップ１１〜４１の不良分布を示す平面図である。ここで、半導体ウエハ１０ｂ〜４０ｂ各々の不良率は、図２Ａ〜図２Ｄと同様に、４／３２であるものとする。ただし、図２Ａ〜２Ｄに示す不良チップ分布とは異なり、半導体ウエハ１０ｂ〜４０ｂのいずれの半導体ウエハにおいても、不良チップ１１ｄ〜４１ｄがウエハ左上方に集中して分布しているものとする。
【００２３】
図３Ｅは、図３Ａ〜図３Ｄに示す半導体ウエハ１０ｂ〜４０ｂを積層した半導体ウエハ積層体５０ｂにおける半導体チップ積層体５３の不良分布を示す平面図である。図３Ａ〜図３Ｄに示す半導体ウエハ１０ｂ〜４０ｂを積層して半導体ウエハ積層体５０ｂを形成した場合、この半導体ウエハ積層体５０ｂの不良率は、８／３２となる。図２Ａ〜図２Ｄに示す半導体ウエハ１０ａ〜４０ａを積層する場合よりも、形成される半導体チップ積層体の不良率は低くなる。このように、各種半導体ウエハに形成される不良チップ同士をより多く積層させる、つまりウエハ内の同じような位置に不良チップ分布を有する半導体ウエハ同士を積層させることにより、不良品である半導体チップ積層体を減らし、良品である半導体チップ積層体をより多く得ることができるようになる。
【００２４】
たとえば、半導体チップ各々の構造が複雑であり、かつ、半導体チップの実装密度も高い半導体ウエハの歩留りは、おおよそ７０〜８０％程度である。無作為に抽出された歩留り７０〜８０％程度の半導体ウエハを４枚積層して形成される半導体ウエハ積層体の積層歩留りは、２４〜４１％程度となる。一方、ウエハ内の同じような位置に不良チップ分布を有する半導体ウエハを選定して形成される半導体ウエハ積層体の積層歩留りは、理想的には単一の半導体ウエハの歩留りと同等である７０〜８０％程度にすることが可能である。
【００２５】
以下、半導体ウエハ積層体の歩留りを改善することができる製造方法および製造システムについて、具体的に説明する。
【００２６】
図４は、実施例による半導体ウエハ積層体の製造システムを概略的に示すダイアグラムである。なお、以下では、２種類の半導体ウエハからなる半導体ウエハ積層体を３つ形成する場合について説明する。
【００２７】
実施例による導体ウエハ積層体の製造システムは、測定装置６１、記憶装置６２および演算装置６３を含む構成である。
【００２８】
測定装置６１は、第１種の半導体ウエハ１０ａ〜１０ｃ各々に形成される複数の半導体チップ１１（図１Ａないし図１Ｂ）の物理的または電気的な特性、および第２種の半導体ウエハ２０ａ〜２０ｃ各々に形成される複数の半導体チップ２１（図１Ａないし図１Ｂ）の物理的または電気的な特性を測定する。半導体チップ１１，２１の物理的特性とは、たとえば、半導体素子層１２，２２（図１Ｂ）ないし配線層１３，２３（図１Ｂ）の層厚や、配線層１３，２３に形成される配線の幅、半導体チップ１１，２１に含まれる格子欠陥密度などである。また、半導体チップ１１，２１の電気的特性とは、たとえば、半導体チップ１１，２１に形成される集積回路の各回路ブロックにおける電流・電圧値（電気的な短絡・開放を含む）や、動作クロック周波数特性などである。
【００２９】
測定装置６１によって測定された半導体ウエハ１０ａ〜１０ｃ各々における半導体チップ１１各々の特性データ、および半導体ウエハ２０ａ〜２０ｃ各々における半導体チップ２１各々の特性データは、記憶装置６２に転送される。なお、測定装置６１は、半導体ウエハ１０ａ〜１０ｃを測定する測定装置と、半導体ウエハ２０ａ〜２０ｃを測定する測定装置と、を別々に構成した測定装置であってもかまわない。また、半導体チップの物理的特性を測定する測定装置と、電気的特性を測定する測定装置と、を別々に構成した測定装置であってもかまわないし、半導体ウエハないし半導体チップのその他の特性・性能を測定する測定装置を別途設けてもかまわない。
【００３０】
記憶装置６２は、測定装置６１によって測定された半導体ウエハ１０ａ〜１０ｃ各々における半導体チップ１１各々の特性データ、および半導体ウエハ２０ａ〜２０ｃ各々における半導体チップ２１各々の特性データを記憶する。記憶装置６２は、たとえば、ＨＤＤ（ｈａｒｄ  ｄｉｓｋ  ｄｒｉｖｅ）やフラッシュメモリなどを用いることができる。記憶装置６２に記憶された各半導体ウエハの特性データは、演算装置６３などの外部機器から読み出すことができる。
【００３１】
演算装置６３は、記憶装置６２に記憶された半導体ウエハ１０ａ〜１０ｃ各々における半導体チップ１１各々の特性データ、および半導体ウエハ２０ａ〜２０ｃ各々における半導体チップ２１各々の特性データに基づいて、半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃ各々の不良チップ分布を算出する。さらに、演算装置６３は、算出された半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃ各々の不良チップ分布に基づいて、積層させる半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃの選定を行う。その際、演算装置６３は、たとえば、最終的に形成される複数の半導体ウエハ積層体の歩留りが最も高くなるように、半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃの組合せを選定する。演算装置６３は、たとえばパーソナルコンピュータ（ＰＣ）などを用いることができる。
【００３２】
半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃは、その後、演算装置６３によって選定された組合せで、ウエハ積層装置６４により積層される。このようにして、半導体ウエハ積層体５０ａ〜５０ｃが製造される。
【００３３】
次に、積層させる半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃの組合せを最適化する演算装置６３の第１の処理について説明する。
【００３４】
図５Ａは、第１種の半導体ウエハ１０ａおよび第２種の半導体ウエハ２０ａの不良チップ分布を示す平面図である。また、半導体ウエハ１０ａおよび半導体ウエハ２０ａを積層させた際に形成される半導体ウエハ積層体５０の不良分布を示す平面図である。
【００３５】
演算装置６３は、記憶装置６２に記憶された半導体ウエハ１０ａ〜１０ｃ各々における半導体チップ１１各々の特性データに基づいて、半導体ウエハ１０ａ〜１０ｃ各々の不良チップ分布を算出する。たとえば、演算装置６３は、図５Ａに示す半導体ウエハ１０ａのように、電気的短絡・開放等により適正に動作しない半導体チップ１１ｄに数値０のフラグをたて、それ以外の半導体チップ１１ｇに数値１のフラグをたてる。
【００３６】
同様に、演算装置６３は、記憶装置６２に記憶された半導体ウエハ２０ａ〜２０ｃ各々における半導体チップ２１各々の特性データに基づいて、半導体ウエハ２０ａ〜２０ｃ各々の不良チップ分布を算出する。たとえば、演算装置６３は、図５Ａに示す半導体ウエハ２０ａのように、たとえば電気的短絡・開放等により適正に動作しない半導体チップ２１ｄに数値０のフラグをたて、それ以外の半導体チップ２１ｇに数値１のフラグをたてる。
【００３７】
さらに、演算装置６３は、図５Ａに示す半導体ウエハ積層体５０のように、半導体ウエハ１０ａと半導体ウエハ２０ａとを積層して形成される半導体チップ積層体５３各々に、それを構成する半導体チップ１１，２１に付されたフラグを積算したフラグをたてる。このとき、フラグが０となる半導体チップ積層体５３は不良品の半導体チップ積層体５３ｄとなり、フラグが１となる半導体チップ積層体５３は良品の半導体チップ積層体５３ｇとなる。
【００３８】
演算装置６３は、さらに、半導体チップ積層体５３各々に付されたフラグの累計を算出する。つまり、半導体ウエハ１０ａおよび半導体ウエハ２０ａを積層したときに、半導体チップ１１各々のフラグと、半導体チップ１１各々にそれぞれ重畳する半導体チップ２１各々のフラグと、を積算したフラグの累計を算出する。図５Ａに示す半導体ウエハ積層体５０におけるフラグの累計は、２５である。ここで、半導体ウエハ１０ａおよび半導体ウエハ２０ａを積層させた半導体ウエハ積層体５０の半導体チップ積層体５３各々に付されたフラグの累計を、半導体ウエハ１０ａおよび半導体ウエハ２０ａの良品累計値Ｃ１１と呼ぶこととする。
【００３９】
演算装置６３は、以上のような処理を、半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃのすべてのペアに対して行い、各ペアの良品累計値を算出する。半導体ウエハ１０ａおよび半導体ウエハ２０ａ〜２０ｃ各々の良品累計値を、それぞれＣ１１，Ｃ１２，Ｃ１３とする。半導体ウエハ１０ｂおよび半導体ウエハ２０ａ〜２０ｃ各々の良品累計値を、それぞれＣ２１，Ｃ２２，Ｃ２３とする。半導体ウエハ１０ｃおよび半導体ウエハ２０ａ〜２０ｃ各々の良品累計値を、それぞれＣ３１，Ｃ３２，Ｃ３３とする。
【００４０】
図５Ｂに、積層されうる半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃの組合せＰ１〜Ｐ６を示す。演算装置６３は、積層されうる半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃの組合せＰ１〜Ｐ６各々に対して、良品累計値の総和Ｓ１〜Ｓ６を算出する。演算装置６３は、良品累計値の総和が最大となる組合せで、積層させる半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃの選定を行う。
【００４１】
演算装置６３がこのような処理を行うことにより、半導体ウエハを無作為に抽出して半導体ウエハ積層体を形成する場合よりも、歩留りを改善することができる。なお、２種類以上の半導体ウエハを積層させて３つ以上の半導体ウエハ積層体を形成するような場合でも、組合せの場合の数は大きくなるが、上記と同様の方法により、各種半導体ウエハの最適化された組合せを選定することは可能である。一度に照合を行う各種半導体ウエハの枚数は、たとえば各種半導体ウエハの生産ロットに対応する枚数（たとえば２５枚）とすればよい。
【００４２】
次に、積層させる半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃの組合せを最適化する演算装置６３の第２の処理について説明する。
【００４３】
図６Ａおよび図６Ｂは、第１種の半導体ウエハ１０ａ〜１０ｃおよび第２種の半導体ウエハ２０ａ〜２０ｃの不良チップ分布を示す平面図である。演算装置６３は、上記に示した第１の処理と同様に、半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃ各々の不良チップ分布を算出する。
【００４４】
演算装置６３は、第１種および第２種の半導体ウエハのどちらか一方、たとえば第１種の半導体ウエハ１０ａ〜１０ｃの中から、半導体チップ１１各々に付されたフラグの累計が最も大きい第１種の半導体ウエハを選定する。図６Ａに示す半導体ウエハ１０ａ〜１０ｃにおいて、フラグの累計はそれぞれ２７，２８，３０である。したがって、フラグの累計が３０である半導体ウエハ１０ｃを選定する。
【００４５】
次に、演算装置６３は、第２種の半導体ウエハ２０ａ〜２０ｃの中から、半導体ウエハ１０ｃと積層させたときに、良品累計値が最も大きくなる第２種の半導体ウエハを選定する。半導体ウエハ１０ｃおよび半導体２０ａ〜２０ｃ各々の良品累計値は、それぞれ２６，２６，２８となる。したがって、良品累計値が２８となる半導体ウエハ２０ｃを選定する。選定された半導体ウエハ１０ｃおよび半導体ウエハ２０ｃにより、半導体ウエハ積層体を形成する。
【００４６】
次に、演算装置６３は、半導体ウエハ１０ｃおよび半導体ウエハ２０ｃを除いた半導体ウエハに対して同様の処理を行う。つまり、図６Ｂに示すように、半導体ウエハ１０ａ，１０ｂの中から、フラグの累計が大きい半導体ウエハ１０ｂを選定し、半導体ウエハ２０ａ，２０ｂの中から、半導体ウエハ１０ｂと積層したときに良品累計値が大きくなる半導体ウエハ２０ａを選定する。選定された半導体ウエハ１０ｂおよび半導体ウエハ２０ａにより、半導体ウエハ積層体を形成する。また、残った半導体ウエハ１０ａおよび半導体ウエハ２０ｂにより、半導体ウエハ積層体を形成する。
【００４７】
このような処理においても、半導体ウエハを無作為に抽出して半導体ウエハ積層体を形成する場合よりも、歩留りを改善することができる。なお、以上では、不良品と判定した半導体チップに０のフラグをたて、良品と判定した半導体チップに１のフラグをたてたが、逆に不良品と判定した半導体チップに１のフラグをたて、良品と判定した半導体チップに０のフラグをたてて、各種半導体ウエハの最適な組合せを算出してもかまわない。また、半導体チップに付す数値は、０および１以外の数値でもよい。
【００４８】
以上では、半導体ウエハに形成される半導体チップ単位で、良品／不良品の判定を行ったが、半導体ウエハ内の領域単位で、良品領域／不良品領域の判定を行ってもかまわない。また、良品領域／不良品領域を、要求されている物理的または電気的特性を満足する規格内領域／要求されている物理的または電気的特性を満足しない規格外領域として判定を行ってもかまわない。以下に、積層させる半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃの組合せを最適化する演算装置６３の他の処理について説明する。
【００４９】
図７Ａは、第１種の半導体ウエハ１０ａおよび第２種の半導体ウエハ２０ａの規格外領域を示す平面図である。また、半導体ウエハ１０ａおよび半導体ウエハ２０ａを積層させた際に形成される半導体ウエハ積層体５０の不良領域を示す平面図である。
【００５０】
演算装置６３は、記憶装置６２に記憶された複数の半導体ウエハ１０ａ〜１０ｃ各々における半導体チップの特性データ、および要求されている物理的または電気的特性に基づいて、半導体ウエハ１０ａ〜１０ｃ各々に対し、所定の特性分布を有する領域を画定する。演算装置６３は、たとえば、図７Ａに示す半導体ウエハ１０ａのように、要求されている物理的または電気的特性を満足しない半導体チップが形成されている領域を規格外領域１５として画定する。
【００５１】
同様に、演算装置６３は、記憶装置６２に記憶された複数の半導体ウエハ２０ａ〜２０ｃ各々における半導体チップの特性データ、および要求されている物理的または電気的特性に基づいて、半導体ウエハ２０ａ〜２０ｃ各々に対し、所定の特性分布を有する領域を画定する。たとえば、演算装置６３は、図７Ａに示す半導体ウエハ２０ａのように、要求されている物理的または電気的特性を満足しない半導体チップが形成されている領域を規格外領域２５として画定する。
【００５２】
なお、規格外領域１５，２５とは、たとえば、半導体素子層１２，２２（図１Ｂ）ないし配線層１３，２３（図１Ｂ）の層厚や、配線層１３，２３（図１Ｂ）に形成される配線の幅、半導体チップ１１，２１に含まれる格子欠陥密度などが、要求されている規格から外れている領域である。
【００５３】
さらに、演算装置６３は、図７Ａに示す半導体ウエハ積層体５０のように、半導体ウエハ１０ａと半導体ウエハ２０ａとを積層させた際の規格外領域１５，２５を合成した不良領域５５を画定する。以降、上記第１の処理と同じように、半導体ウエハ１０ａ〜１０ｃおよび半導体ウエハ２０ａ〜２０ｃのすべてのペアに対して不良領域を画定し、不良領域の面積の総和が最小となる組合せで、積層させる第１種および第２種の半導体ウエハの選定を行う。このような処理においても、半導体ウエハを無作為に抽出して半導体ウエハ積層体を形成する場合よりも、規格を満たす半導体チップ積層体をより多く抽出することが可能となる。
【００５４】
図７Ｂは、第１種の半導体ウエハ１０ａ〜１０ｃおよび第２種の半導体ウエハ２０ａ〜２０ｃにおける所定の特性分布を示す平面図である。演算装置６３は、複数の第１種および第２種の半導体ウエハ各々に対して、規格外領域１５，２５を画定した後、上記第２の処理と同じように、積層させる第１種および第２種の半導体ウエハの選定を行ってもよい。つまり、図７Ｂに示すように、第１種の半導体ウエハ１０ａ〜１０ｃから規格外領域１５の面積が最小である半導体ウエハ１０ｃを選定し、その後、半導体ウエハ１０ｃと積層させたときに不良領域の面積が最小になる半導体ウエハ２０ｃを選定する。このような処理を繰り返し行い、積層させる第１種および第２種の半導体ウエハの選定を行う。このような処理においても、半導体ウエハを無作為に抽出して半導体ウエハ積層体を形成する場合よりも、規格を満たす半導体チップ積層体をより多く抽出することが可能となる。なお、上記では、ウエハ内において要求された規格を満足しない規格外領域を画定したが、要求された規格を満足する規格内領域を画定して、第１種および第２種の半導体ウエハの最適な組合せを選定してもかまわない。
【００５５】
以上、実施例を用いて本発明を説明したが、本発明はこれら実施例に制限されるものではない。たとえば、実施例では、オリエンテーションフラットが形成された半導体ウエハについて説明したが、ノッチが形成された半導体ウエハを用いてもかまわない。その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【００５６】
１０    第１種の半導体ウエハ、
１１    第１の半導体チップ、
１２    第１の半導体素子層、
１３    第１の配線層、
１５    第１の規格外領域、
２０    第２種の半導体ウエハ、
２１    第２の半導体ウエハ、
２２    第２の半導体素子層、
２３    第２の配線層、
２５    第２の規格外領域、
３０    第３種の半導体ウエハ、
３１    第３の半導体チップ、
３２    第３の半導体素子層、
３３    第３の配線層、
４０    第４種の半導体ウエハ、
４１    第４の半導体チップ、
４２    第４の半導体素子層、
４３    第４の配線層、
５０    半導体ウエハ積層体、
５１    電極端子、
５２    半田バンプ、
５３    半導体チップ積層体、
５５    不良領域、
６１    測定装置、
６２    記憶装置、
６３    演算装置、
６４    ウエハ積層装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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