(57)【特許請求の範囲】
【請求項１】
送信部と、ケーブルと、上記ケーブルを介して上記送信部に接続する受信部とを備えたアクティブケーブルであって、
上記送信部に信号生成装置が設けられ、
上記信号生成装置は、第１ＰＬＬ回路と、上記第１ＰＬＬ回路を制御する制御回路とを含み、
上記第１ＰＬＬ回路は、パラメータの設定変更による動作帯域の変更が可能であり、各動作帯域にてロックしたときに、上記第１ＰＬＬ回路への入力クロック信号に応じた出力クロック信号を生成し、上記制御回路は、上記パラメータの設定を、上記第１ＰＬＬ回路がロックされるまで逐次変更し、
上記受信部に、上記第１ＰＬＬ回路とは別の第２ＰＬＬ回路が含まれ、
上記第２ＰＬＬ回路のロック状況が上記送信部に通知され、上記制御回路は、この通知されたロック状況に基づいて、上記第１ＰＬＬ回路のパラメータ設定をやり直すか否かを判断することを特徴とするアクティブケーブル。
【請求項２】
変更可能な複数の動作帯域によって、上記入力クロック信号の想定される周波数帯域がカバーされていることを特徴とする請求項１記載のアクティブケーブル。
【請求項３】
上記出力クロック信号では、入力クロック信号のジッタが除去されている請求項１または２記載のアクティブケーブル。
【請求項４】
上記第１ＰＬＬ回路は複数の分周器を含み、上記パラメータは、これら分周器の分周比の組み合わせであることを特徴とする請求項１〜３のいずれか１項に記載のアクティブケーブル。
【請求項５】
上記制御回路は、過去にロックした回数の多いパラメータの順に設定を行うことを特徴とする請求項１〜４のいずれか１項に記載のアクティブケーブル。
【請求項６】
上記制御回路は、各パラメータに予め付加された情報に基づいて各パラメータの設定の要否を判断することを特徴とする請求項１〜５のいずれか１項に記載のアクティブケーブル。
【請求項７】
送信部と、ケーブルと、上記ケーブルを介して上記送信部に接続する受信部とを備えたアクティブケーブルであって、
上記送信部に信号生成装置が設けられ、
上記信号生成装置は、第１ＰＬＬ回路と、上記第１ＰＬＬ回路を制御する制御回路とを含み、
上記第１ＰＬＬ回路は、パラメータの設定変更による動作帯域の変更が可能であり、各動作帯域にてロックしたときに、上記第１ＰＬＬ回路への入力クロック信号に応じた出力クロック信号を生成し、上記制御回路は、上記パラメータの設定を、上記第１ＰＬＬ回路がロックされるまで逐次変更し、
上記受信部に、上記第１ＰＬＬ回路とは別の、パラメータの設定変更による動作帯域の変更が可能な第２ＰＬＬ回路が含まれ、
上記制御回路は、第１ＰＬＬ回路がロックしたパラメータを上記受信部に通知し、この通知されたパラメータに基づいて上記第２ＰＬＬ回路の設定が行われることを特徴とするアクティブケーブル。
【請求項８】
カメラリンク規格に適合していることを特徴とする請求項１から７のいずれか１項に記載のアクティブケーブル。
【請求項９】
パラメータの設定変更による動作帯域の変更が可能で、かつ各動作帯域にてロックしたときに入力クロック信号に応じた出力クロック信号を生成する第１ＰＬＬ回路を含む送信部と、ケーブルと、第２ＰＬＬ回路を含むとともに上記ケーブルを介して上記送信部に接続する受信部とを備えたアクティブケーブルの制御方法であって、
上記パラメータの設定を、上記第１ＰＬＬ回路がロックされるまで逐次変更し、
上記第２ＰＬＬ回路のロック状況を上記送信部に通知し、この通知されたロック状況に基づいて、上記第１ＰＬＬ回路のパラメータ設定をやり直すか否かを決定することを特徴とするアクティブケーブルの制御方法。
【請求項１０】
パラメータの設定変更による動作帯域の変更が可能で、かつ各動作帯域にてロックしたときに入力クロック信号に応じた出力クロック信号を生成する第１ＰＬＬ回路を含む送信部と、ケーブルと、パラメータの設定変更による動作帯域の変更が可能な第２ＰＬＬ回路を含むとともに上記ケーブルを介して上記送信部に接続する受信部とを備えたアクティブケーブルの制御方法であって、
上記パラメータの設定を、上記第１ＰＬＬ回路がロックされるまで逐次変更し、
上記第１ＰＬＬ回路がロックしたパラメータを上記受信部に通知し、この通知されたパラメータに基づいて上記第２ＰＬＬ回路の設定を行うことを特徴とするアクティブケーブルの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路を用いた信号生成装置に関する。
【背景技術】
【０００２】
外部機器からの画像信号等を取り扱う装置（例えば、特許文献１の伝送装置）には入力クロック信号に応じた出力クロック信号を生成するＰＬＬ（Phase Looked Loop）回路が広く利用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−６０５２２号公報（２０１２年３月２２日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようなＰＬＬ回路には様々な外部機器（カメラ等）の入力信号に対応可能であることが求められる。これに対して、ＰＬＬ回路の動作帯域を可変とし、外部機器からの入力（周波数等）を判定してＰＬＬ回路の動作帯域を設定するような構成も考えられるが、外部機器からの入力を判定する回路等が必要となり、サイズおよびコストの増加を招来する。
【０００５】
本発明では、様々な外部機器の入力に対応でき、かつサイズおよびコストの抑制が可能な信号生成装置を提供する。
【課題を解決するための手段】
【０００６】
本発明にかかる信号生成装置は、ＰＬＬ回路と、上記ＰＬＬ回路を制御する制御回路とを含み、上記ＰＬＬ回路は、パラメータの設定変更による動作帯域の変更が可能であり、各動作帯域にてロックしたときに、ＰＬＬ回路への入力クロック信号に応じた出力クロック信号を生成し、上記制御回路は、上記パラメータの設定を、ＰＬＬ回路がロックされるまで逐次変更することを特徴とする。
【０００７】
上記構成では、パラメータの設定の逐次変更によってＰＬＬ回路の動作帯域が逐次変更され、ＰＬＬ回路がロックする。すなわち、外部からＰＬＬ回路への入力クロック信号と動作帯域とが適合するパラメータの設定において、この入力クロック信号に応じた出力クロック信号を得ることができる。
【０００８】
これにより、外部からの入力を判定する回路等が不要となり、外部からの様々な入力に対応でき、かつサイズおよびコストの抑制が可能な信号生成装置を実現することができる。
【０００９】
本信号生成装置では、変更可能な複数の動作帯域によって、上記入力クロック信号の想定される周波数帯域がカバーされていることが望ましい。
【００１０】
例えば、カメラリンク規格の入力クロック信号は２０〜８５ＭＨｚであり、複数の動作帯域によってこれがカバーされていることで、規格に応じた様々な入力クロック信号に対応可能となる。
【００１１】
本信号生成装置では、上記出力クロック信号では、入力クロック信号のジッタが除去されている構成とすることもできる。
【００１２】
ＰＬＬ回路は、回路特性（例えば、時定数）の調整によってジッタ除去機能を有するため、上記構成をもつ信号生成装置は、様々な入力クロック信号に対応可能なジッタ除去装置として利用することができる。
【００１３】
本信号生成装置では、上記ＰＬＬ回路は複数の分周器を含み、上記パラメータは、これら分周器の分周比の組み合わせである構成とすることもできる。
【００１４】
このように、上記パラメータを分周比の組み合わせとすることでＰＬＬ回路の動作帯域の変更が容易になる。
【００１５】
本信号生成装置では、上記制御回路は、過去にロックした回数の多いパラメータの順に設定を行う構成とすることもできる。
【００１６】
こうすれば、パラメータの設定に要する時間を短縮することができる。
【００１７】
本信号生成装置では、上記制御回路は、各パラメータに予め付加された情報に基づいて各パラメータの設定の要否を判断する構成とすることもできる。
【００１８】
こうすれば、制御回路のメモリ使用を抑えながら、設定に要する時間を短縮することができる。
【００１９】
本アクティブケーブルは、送信部と、ケーブルと、上記ケーブルを介して上記送信部に接続する受信部とを含み、上記送信部および上記受信部の少なくとも一方に、上記信号生成装置が含まれることを特徴とする。
【００２０】
アクティブケーブルには様々なクロック信号が入力されるため、上記信号生成装置を好適に利用することができる。
【００２１】
本アクティブケーブルでは、上記送信部に上記信号生成装置が含まれ、上記受信部に上記信号生成装置のＰＬＬ回路とは別のＰＬＬ回路が含まれ、上記受信部に含まれる上記別のＰＬＬ回路のロック状況が上記送信部に通知され、上記送信部に含まれる上記信号生成装置の制御回路は、この通知されたロック状況に基づいて、上記信号生成装置のＰＬＬ回路のパラメータ設定をやり直すか否かを判断する構成とすることもできる。
【００２２】
上記構成によれば、受信部のロックが外れる等の受信部側の異常に対しても送信部のＰＬＬ回路のパラメータ設定を行うことが可能となる。
【００２３】
本アクティブケーブルでは、上記送信部に上記信号生成装置が含まれ、上記受信部に、上記信号生成装置のＰＬＬ回路とは別の、パラメータの設定変更による動作帯域の変更が可能なＰＬＬ回路が含まれ、上記送信部に含まれる上記信号生成装置の制御回路は、この信号生成装置のＰＬＬ回路がロックしたパラメータを上記受信部に通知し、この通知されたパラメータに基づいて上記受信部に含まれる上記別のＰＬＬ回路の設定が行われる構成とすることもできる。
【００２４】
上記構成によれば、受信側では送信部側のようなＰＬＬ回路の設定が不要となるため、受信部側での処理速度が高められる。
【００２５】
本アクティブケーブルはCamera Link（登録商標）の規格（以下、「カメラリンク規格」と記載）に適合していることが望ましい。カメラリンク規格ではカメラからのクロック信号の周波数の範囲が決まっており、また、カメラによって周波数が異なっている。本アクティブケーブルの信号生成装置によれば、変更可能な複数の動作帯域によってカメラリンク規格の入力周波数の範囲をカバーでき、様々なカメラに対応できる。
【００２６】
また、カメラリンク規格にはジッタ規制がなく、カメラからの入力に大きなジッタが含まれていることもある。本アクティブケーブルの信号生成装置にはジッタ除去機能をもたせることができるため、カメラからの入力に大きなジッタが含まれているような場合でも適切な信号伝送が可能となる。
【００２７】
本信号生成方法は、パラメータの設定変更による動作帯域の変更が可能であり、各動作帯域にてロックしたときに、入力クロック信号に応じた出力クロック信号を生成するＰＬＬ回路を用いた信号生成方法であって、上記パラメータの設定を、ＰＬＬ回路がロックされるまで逐次変更することを特徴とする。
【００２８】
上記構成では、パラメータの設定の逐次変更によってＰＬＬ回路の動作帯域が逐次変更され、ＰＬＬ回路がロックする。すなわち、外部からＰＬＬ回路への入力クロック信号とＰＬＬ回路の動作帯域とが適合するパラメータの設定において、この入力クロック信号に応じた出力クロック信号を得ることができる。
【００２９】
これにより、外部からの入力を判定する回路等が不要となり、外部からの様々な入力に対応でき、かつサイズおよびコストの抑制が可能な信号生成装置を実現することができる。
【発明の効果】
【００３０】
本発明によれば、様々な外部機器の入力に対応でき、かつサイズおよびコストの抑制が可能な信号生成装置を実現することができる。
【図面の簡単な説明】
【００３１】
【図１】実施の形態１にかかる伝送装置の構成を示すブロック図である。
【図２】第１ジッタクリーナの構成を示すブロック図である。
【図３】パラメータの具体例を示す表である。
【図４】実施の形態１にかかる第１ジッタクリーナの最適化処理を示すフローチャートである。
【図５】実施の形態２にかかる第１ジッタクリーナの最適化処理を示すフローチャートである。
【図６】実施の形態３にかかる第１ジッタクリーナの最適化処理を示すフローチャートである。
【図７】実施の形態３にかかる第１ジッタクリーナの最適化処理の別例を示すフローチャートである。
【図８】実施の形態４にかかるアクティブ光ケーブルの構成を示すブロック図である。
【図９】実施の形態４にかかる最適化処理の要否判断を示すフローチャートである。
【図１０】実施の形態５にかかるアクティブ光ケーブルの構成を示すブロック図である。
【図１１】実施の形態６にかかる最適化処理を示すフローチャートである。
【発明を実施するための形態】
【００３２】
本発明の実施の形態について、図１〜図１１に基づいて説明すれば以下のとおりである。
【００３３】
〔実施の形態１〕
図１は、実施の形態１に係る伝送装置の構成を示すブロック図である。図１に示すように、伝送装置１は、伝送元デバイス２（例えば、カメラまたはカメラに搭載されるカメラボード）に接続される送信部１０（例えば、カメラ側コネクタ）と、伝送先デバイス３（例えば、グラバまたはグラバに搭載されるグラバボード）に接続される受信部２０（例えば、グラバ側コネクタ）と、送信部１０および受信部２０を接続するケーブル３０とを備え、伝送装置１がアクティブケーブルとして機能する。
【００３４】
ここで、アクティブケーブルとは、アクティブ素子（外部から供給される電力によって動作する素子）を備えるケーブルを指す。アクティブ素子の例としては、パラレル（Ｐ）／シリアル（Ｓ）変換回路（シリアライザ）、シリアル（Ｓ）／パラレル（Ｐ）変換回路（デシリアライザ）、電気／光（Ｅ／Ｏ）変換回路、光／電気（Ｏ／Ｅ）変換回路などが挙げられる。伝送装置１においては、送信部１０および受信部２０がアクティブ素子を備えている。
【００３５】
送信部１０は、送信器１１と、第１ジッタクリーナ１２と、送信器１１および第１ジッタクリーナ１２を制御する第１プロセッサ１３（制御回路）とを備えており、第１ジッタクリーナ１２および第１プロセッサ１３はジッタ除去の機能をもつ信号生成装置を構成する。また、受信部２０は、受信器２１と、第２ジッタクリーナ２２と、受信器２１および第２ジッタクリーナ２２を制御する第２プロセッサ２３とを備えており、第２ジッタクリーナ２２および第２プロセッサ２３はジッタ除去機能をもつ信号生成装置を構成する。
【００３６】
送信器１１には伝送元デバイス２からデータ信号Ｘが入力され、第１ジッタクリーナ１２には、伝送元デバイス２からクロック信号ｃｋ１が入力される。第１ジッタクリーナ１２は、第１プロセッサ１３の制御を受けてクロック信号ｃｋ１のジッタを除去したクロック信号ＣＫ１を送信器１１に出力する。送信器１１は、クロック信号ＣＫ１およびデータ信号Ｘから伝送信号ＴＳを生成し、ケーブル３０内の伝送路に出力する。
【００３７】
受信器２１は伝送路より受けた伝送信号ＴＳからデータ信号Ｘおよびクロック信号ｃｋ２を生成し、データ信号Ｘを伝送先デバイス３に出力するとともに、クロック信号ｃｋ２を第２ジッタクリーナ２２に出力する。第２ジッタクリーナ２２は、第２プロセッサ２３の制御を受けてクロック信号ｃｋ２のジッタを除去したクロック信号ＣＫ２を伝送先デバイス３に出力する。
【００３８】
送信部１０の第１ジッタクリーナ１２の構成を図２に示す。図２に示すように、第１ジッタクリーナ１２は、ＰＬＬ回路４０、レジスタ５０、ロック検出回路６０、およびロック検出ピン７０（適宜ＬＤと略記する）を備える。ＰＬＬ回路４０は、第１分周回路（１／Ａ分周回路）４１、第２分周回路（１／Ｂ分周回路）４２、第３分周回路（１／Ｃ分周回路）４３、第４分周回路（１／Ｄ分周回路）４４、位相比較器４５、ループフィルタ４６、およびＶＣＯ４７（電圧制御発振回路）を備える。
【００３９】
第１分周回路４１は、レジスタ５０に書き込まれた値Ａを分周比とする分周比可変な分周回路であり、第２分周回路４２は、レジスタ５０に書き込まれた値Ｂを分周比とする分周比可変な分周回路であり、第３分周回路４３は、レジスタ５０に書き込まれた値Ｃを分周比とする分周比可変な分周回路であり、第４分周回路４４は、レジスタ５０に書き込まれた値Ｄを分周比とする分周比可変な分周回路である。
【００４０】
第１分周回路４１は、伝送元デバイス２から入力されるクロック信号ｃｋ１のＡ分の１倍の周波数を有するクロック信号を、位相比較器４５に出力する。第２分周回路４２は、第３分周回路４３から入力されるクロック信号のＢ分の１倍の周波数を有するクロック信号を、位相比較器４５に出力する。位相比較器４５は、第１分周回路４１から出力されたクロック信号と第２分周回路４２から出力されたクロック信号との位相差に比例した値を有する位相差信号（具体的には、その電圧が位相差に比例する電圧信号）を生成する。位相比較器４５にて生成された位相差信号は、ループフィルタ４６によって平滑化された後、ＶＣＯ４７に入力される。ＶＣＯ４７は、平滑化された位相差信号の値に比例した周波数を有するクロック信号を第３分周回路４３に出力する。第３分周回路４３は、ＶＣＯ４７から入力されるクロック信号のＣ分の１倍の周波数を有するクロック信号を、第２分周回路４２に出力する。第４分周回路４４は、第３分周回路４３から入力されるクロック信号のＤ分の１倍の周波数を有するクロック信号ＣＫ１を、送信器１１に出力する。
【００４１】
このように、ＰＬＬ回路４０は、第１分周回路４１から出力されたクロック信号と第２分周回路４２から出力されたクロック信号との位相差（周波数差）を０にする負帰還回路により構成されている。このため、第１分周回路４１に入力されるクロック信号ｃｋ１の周波数をＦｃｋ１とし、ＶＣＯ４７から出力されるクロック信号の周波数をＦｖｃｏとすると、入力されるクロック信号ｃｋ１が動作帯域であれば、Ｆｃｋ１／Ａ＝Ｆｖｃｏ／（Ｂ×Ｃ）となるように動作する。すなわち、各動作帯域においてＢ＝Ａ×Ｄを満たすように分周比Ａ，Ｂ，Ｄが設定されていれば、ＰＬＬ回路４０から出力されるクロック信号ＣＫ１の周波数ＦＣＫ１＝Ｆｖｃｏ／（Ｃ×Ｄ）は、ＰＬＬ回路４０に入力されるクロック信号ｃｋ１の周波数Ｆｃｋ１に一致する（ＰＬＬ回路４０がロックする）ようになる。
【００４２】
ここで、ループフィルタ４６の帯域を狭くして時定数を大きくすれば、ＰＬＬ回路４０に入力されるクロック信号ｃｋ１の揺らぎ（ジッタ）が、ＰＬＬ回路４０から出力されるクロック信号ＣＫ１に含まれないようになる。すなわち、クロック信号ｃｋ１に含まれるジッタを除去することが可能になる。
【００４３】
なお、第１ジッタクリーナ１２には、位相比較器４５に接続するロック検出回路６０とロック検出回路６０に接続するロック検出ピン（ＬＤピン）７０とが設けられており、ロック検出回路６０がＰＬＬ回路４０のロック完了を検出すると、ロック検出ピン７０の出力が「Ｌｏｗ（０）」から「Ｈｉｇｈ（１）」に立ち上がるようになっている。
【００４４】
また、ＰＬＬ回路４０の動作帯域の切り替えは、レジスタ５０に書き込まれた分周比Ａ，Ｂ，Ｃ，Ｄの書き換えによって実現される。図３に示すように、分周比Ａ，Ｂ，ＣおよびＤの組み合わせであるパラメータは１１組（設定番号１〜１１）あり、第１プロセッサ１３に内蔵されたメモリ（例えば、ＥＥＰＲＯＭ（登録商標））に記憶されている。
【００４５】
例えば、設定番号１のパラメータ（Ａ＝１００，Ｂ＝５０００，Ｃ＝２，Ｄ＝５０）は、入力クロック周波数１９−２１（ＭＨｚ）に対応し、設定番号２のパラメータ（Ａ＝１００，Ｂ＝４２００，Ｃ＝２，Ｄ＝５０）は、入力クロック周波数２２−２５（ＭＨｚ）に対応し、設定番号１１のパラメータ（Ａ＝２００，Ｂ＝２４００，Ｃ＝２，Ｄ＝１２）は、入力クロック周波数７８−９０（ＭＨｚ）に対応する。図３の１１組のパラメータによって１９〜９０ＭＨｚの入力クロック信号がカバーされ、カメラリンク規格の入力周波数（２０〜８５ＭＨｚ）に対応可能である。
【００４６】
第１ジッタクリーナ１２のＰＬＬ回路４０の動作帯域を伝送元デバイス２からのクロック信号ｃｋ１の周波数に適合させる処理（以下、最適化処理）は図４のように行われる。
【００４７】
第１プロセッサ１３は、メモリから設定番号ｉ（図３参照）＝１のパラメータを読み出し（Ｓ１）、レジスタ５０に、Ａ＝１００，Ｂ＝５０００，Ｃ＝２，Ｄ＝５０を書き込む（Ｓ２）。ついで、第１プロセッサ１３は、第１ジッタクリーナ１２のＬＤピン７０の出力をｎ回読み出し（Ｓ３）、ｎ回連続で「Ｈｉｇｈ」となっているか否かを判定し（Ｓ４）、ｎ回連続で「Ｈｉｇｈ」となっていれば（Ｙｅｓ）、最適化処理を完了し、ｎ回のうち１回でも「Ｌｏｗ」となっていれば（Ｎｏ）、Ｓ１に戻って、レジスタ５０に、Ａ＝１００，Ｂ＝４２００，Ｃ＝２，Ｄ＝４２を書き込む（Ｓ２）。ついで、第１プロセッサ１３は、ＬＤピン７０の出力をｎ回読み出し（Ｓ３）、ｎ回連続で「Ｈｉｇｈ」となっているか否かを判定し（Ｓ４）、ｎ回連続で「Ｈｉｇｈ」となっていれば（Ｙｅｓ）、ＰＬＬ回路４０が正常にロックしたものと判断して最適化処理を完了し、ｎ回のうち１回でも「Ｌｏｗ」となっていれば（Ｎｏ）、Ｓ１に戻ってメモリから設定番号ｉ（図３参照）＝３のパラメータを読み出し（Ｓ１）、レジスタ５０に書き込む（Ｓ２）。これをｉ＝１１まで繰り返す。この最適化処理によって、クロック信号ｃｋ１のジッタを除去して得られたクロック信号ＣＫ１を送信器１１に出力することができる。なお、ＬＤピン７０の出力をｎ回（ｎは２以上の整数で、例えば１０００）読み出すのは、１回の読み出しでは、第１プロセッサ１３がＬＤピン７０の出力を誤検出したり、パラメータの設定の切換直後にＬＤピン７０が「Ｈｉｇｈ」を誤出力したりするおそれがあるからである。このため、第１プロセッサ１３は、上記最適化処理において、ＬＤピン７０の出力がｎ回連続で「Ｈｉｇｈ」となったときにＰＬＬ回路４０がロックしたものと判断する。
【００４８】
上記最適化処理が完了すると、第１プロセッサ１３は定常状態に入り、一定間隔で最適化処理を繰り返し実行する。すなわち、一定間隔でＬＤピン７０の出力を確認し、「Ｌ（０）」の時は伝送元デバイス２からの入力クロック信号の周波数が変更された、あるいは伝送元デバイス２からのクロック信号の入力が途絶えたと判断し、最適化処理を再度実行する。
【００４９】
また、ｉ＝１１まですべてのパラメータの設定を行っても最適化処理が完了とならない場合は、伝送元デバイス２からのクロック信号が未入力状態である、あるいは伝送元デバイス２からのクロック信号の周波数が規格外であると判断し、正常なクロック信号が入力されるまで最適化処理を繰り返す。
【００５０】
受信部２０の第２ジッタクリーナ２３は第１ジッタクリーナ１２と同様の構成であり、第２ジッタクリーナ２３のＰＬＬ回路の動作帯域を受信器２１からのクロック信号ｃｋ２の周波数に適合させる処理（最適化処理）は、第２プロセッサ２３が、送信部１０から独立して行う。第２プロセッサ２３が行う最適化処理は、第１プロセッサ１３が図４のとおり行うものと同様であり、この最適化処理によって、クロック信号ｃｋ２のジッタを除去して得られたクロック信号ＣＫ２を伝送先デバイス３に出力することができる。
【００５１】
図１では、送信部１０に第１ジッタクリーナ１２を設け、受信部２０に第２ジッタクリーナ２２を設けているがこれに限られない。第１ジッタクリーナ１２のみ設ける（第２ジッタクリーナ２２は設けない）構成も可能であるし、逆に、第２ジッタクリーナ２２のみ設ける（第１ジッタクリーナ１２は設けない）構成も可能である。ただし、送信元デバイス２からのクロック信号ｃｋ１のジッタを除去することが主たる目的の場合は、送信部１０の第１ジッタクリーナ１２のみ設けることが考えられる。第１ジッタクリーナ１２でクロック信号ｃｋ１のジッタが除去されれば、伝送装置１内でジッタが付加されない限り、伝送先デバイス３へのクロック信号ＣＫ２にはジッタが含まれないからである。
【００５２】
実施の形態１によれば、カメラ等からの入力クロック信号の周波数等を判定する回路、例えば、ＦＰＧＡ（Field Programmable Gate Array）等を必要とすることなく、すなわち、サイズおよびコストの増大を招来することなく、様々な入力クロック信号に対応可能なジッタ除去機能をもつ伝送装置を実現することができる。
【００５３】
なお、ジッタ除去機能をもたない従来のアクティブケーブルにも信号変換回路の制御や内部リンク信号の送受信を行うプロセッサが設けられている。したがって、従来のアクティブケーブルにジッタクリーナを設けるとともに、そのプロセッサに図４で示した最適化処理機能をもたせるだけでジッタ除去機能をもつアクティブケーブル（伝送装置１）を実現することができる。このように、実施の形態１ではジッタクリーナ以外の部品を追加する必要がないため、アクティブケーブル（特にコネクタ部分）のサイズおよびコストの大幅な増大を避けることができる。
【００５４】
カメラリンク規格では、カメラからのクロック信号の周波数（入力周波数）が範囲（２０〜８５ＭＨｚ）で規定されており、カメラからのクロック信号の周波数は、この範囲内の任意の値を取り得る。また、カメラからのクロック信号のジッタに関する規制もない（±1.6％程度の大きなジッタのカメラについてはジッタ除去機能をもたない従来のアクティブケーブルでは適切な信号伝送ができない場合がある）。この点、伝送装置１は、変更可能な１１通りの動作帯域によってカメラリンク規格の入力周波数の範囲をカバーするジッタ除去機能（例えば、ジッタを±1.0％以内に低減する）を有し、上記のとおりコネクタ部分のサイズも抑えられたものであるため、カメラリンク規格のアクティブケーブルとして好適といえる。
【００５５】
〔実施の形態２〕
実施の形態１での最適化処理は図５のように行うこともできる。すなわち、第１プロセッサ１３は、内蔵メモリからパラメータの設定履歴を読み出し（Ｓ１１）、設定回数の多い順にパラメータを並べ替え、設定回数の最も多いパラメータを設定番号ｉ＝１、設定回数の最も少ないパラメータを設定番号ｉ＝１１とする（Ｓ１２）。
【００５６】
そして、設定番号ｉ（図３参照）＝１のパラメータを読み出し（Ｓ１３）、レジスタ５０に書き込む（Ｓ１４）。ついで、第１プロセッサ１３は、第１ジッタクリーナ１２のＬＤピン７０の出力をｎ回読み出し（Ｓ１５）、ｎ回連続で「Ｈｉｇｈ」となっているか否かを判定し（Ｓ１６）、ｎ回連続で「Ｈｉｇｈ」となっていれば（Ｙｅｓ）、メモリに今回設定したパラメータを履歴として保存し（Ｓ１７）、最適化処理を完了する。ステップＳ１６でｎ回のうち１回でも「Ｌｏｗ」となっていれば（Ｎｏ）、Ｓ１３に戻ってメモリから設定番号ｉ＝２のパラメータを読み出し、レジスタ５０に書き込む（Ｓ１４）。これをｉ＝１１まで繰り返す。
【００５７】
実施の形態２によれば、接続するカメラが同じような場合に、最適化に要する時間を短縮することができる。
【００５８】
〔実施の形態３〕
実施の形態１での最適化処理は図６のように行うこともできる。ここでは、１１組のパラメータそれぞれに有効あるいは無効のフラグをあらかじめ追加しておく。フラグの追加は、ユーザに渡る前（製造段階）で行われてもよいし、ユーザにより行われてもよい。また、伝送元デバイス２からの情報に基づいて行われてもよい。第１プロセッサ１３は、メモリから設定番号ｉのパラメータを読み出し（Ｓ２１）、そのフラグの有効・無効を判定する（Ｓ２２）。無効であれば、Ｓ２１に戻って、設定番号（ｉ＋１）のパラメータを読み出し、そのフラグの有効／無効を判定する（Ｓ２２）。ステップＳ２２で有効であれば、第１プロセッサ１３は、そのパラメータをレジスタ５０に書き込み（Ｓ２３）、ついで、第１ジッタクリーナ１２のＬＤピン７０の出力をｎ回読み出し（Ｓ２４）、ｎ回連続で「Ｈｉｇｈ」となっているか否かを判定する（Ｓ２５）。第１プロセッサ１３は、ステップＳ２５でｎ回連続で「Ｈｉｇｈ」となっていれば（Ｙｅｓ）、最適化処理を完了し、ｎ回のうち１回でも「Ｌｏｗ」となっていれば、ステップＳ２１に戻る。これをｉ＝１１まで繰り返す。
【００５９】
実施の形態１での最適化処理は図７のように行うこともできる。ここでは、１１組のパラメータそれぞれに有効あるいは無効のフラグをあらかじめ追加しておく。有効・無効の判断は、例えば、伝送元デバイス２からの情報に基づいて決定する。第１プロセッサ１３は、内蔵メモリからパラメータの設定履歴を読み出し（Ｓ３１）、設定回数の多い順にパラメータを並べ替え、設定回数の最も多いパラメータを設定番号ｉ＝１、設定回数の最も少ないパラメータを設定番号ｉ＝１１とする（Ｓ３２）。
【００６０】
そして、設定番号ｉ（図３参照）＝１のパラメータを読み出し（Ｓ３３）、そのフラグの有効・無効を判定する（Ｓ３４）。無効であれば、Ｓ３３に戻って、設定番号（ｉ＋１）のパラメータを読み出し、そのフラグの有効／無効を判定する（Ｓ３４）。ステップＳ３４で有効であれば、第１プロセッサ１３は、そのパラメータをレジスタ５０に書き込む（Ｓ３５）。ついで、第１プロセッサ１３は、第１ジッタクリーナ１２のＬＤピン７０の出力をｎ回読み出し（Ｓ３６）、ｎ回連続で「Ｈｉｇｈ」となっているか否かを判定し（Ｓ３７）、ｎ回連続で「Ｈｉｇｈ」となっていれば（Ｙｅｓ）、メモリに今回設定したパラメータを履歴として保存し（Ｓ３８）、最適化処理を完了する。ステップＳ３７でｎ回のうち１回でも「Ｌｏｗ」となっていれば（Ｎｏ）、ステップＳ３３に戻る。これをｉ＝１１まで繰り返す。
【００６１】
実施の形態３によれば、第１プロセッサ１３のメモリの使用を抑えながら、最適化に要する時間を短縮することができる。
【００６２】
〔実施の形態４〕
本伝送装置を光カメラリンクケーブル（カメラリンク規格に準拠したアクティブ光ケーブル）に適用した場合の構成例を図８に示す。図８に示すように、光カメラリンクケーブル１０１は、カメラに接続されるカメラ側コネクタ１１０と、フレームグラバボード１０３に接続されるグラバ側コネクタ１２０と、カメラ側コネクタ１１０およびグラバ側コネクタ１２０を接続するケーブル１３０とを備える。
【００６３】
ケーブル１３０には、光信号伝送路（光ファイバ）１３１と、内部リンク信号伝送路１３２と、制御信号（ＣＣ１〜ＣＣ４）伝送路１３３と、上りおよび下りシリアル信号伝送路１３４とが含まれる。内部リンク信号とは、カメラリンク規格により定められた制御信号（ＣＣ１〜ＣＣ４）以外の内部的な制御情報を表す信号である。
【００６４】
カメラ側コネクタ１１０は、シリアライザ１１１と、第１ジッタクリーナ１２と、シリアライザ１１１および第１ジッタクリーナ１２を制御する第１プロセッサ１３（制御回路）とを備えており、第１ジッタクリーナ１２および第１プロセッサ１３はジッタ除去の機能をもつ信号生成装置を構成する。また、グラバ側コネクタ１２０は、デシリアライザ１２１と、デシリアライザ１２１を制御する第２プロセッサ２４とを備えている。
【００６５】
シリアライザ１１１にはカメラ１０２からデータ信号ｘ０〜ｘ３（パラレル信号）が入力され、第１ジッタクリーナ１２には、カメラ１０２からクロック信号ｃｋ１が入力される。ここで、第１ジッタクリーナ１２は、第１プロセッサ１３の制御を受けてクロック信号ｃｋ１のジッタを除去したクロック信号ＣＫ１をシリアライザ１１１に出力する。この工程は、実施の形態１〜３で説明した最適化処理によって実現される。
【００６６】
シリアライザ１１１は、クロック信号ＣＫ１およびデータ信号ｘ０〜ｘ３（パラレル信号）から光信号（シリアル信号）を生成し、ケーブル１３０内の光信号伝送路（光ファイバ）１３１に出力する。
【００６７】
デシリアライザ１２１はケーブル１３０内の光信号伝送路１３１より受けた光信号からデータ信号ｘ０〜ｘ３およびクロック信号ＣＫ２を生成し、これらをフレームグラバボード１０３に出力する。
【００６８】
デシリアライザ１２１には、クロック信号ＣＫ２を生成するＰＬＬ回路（図示せず）と、このＰＬＬ回路のロック状態を出力するロック検出ピン（ＬＤ）とが設けられる。第２プロセッサ２４は、デシリアライザ１２１のロック検出ピン（ＬＤ）の出力を読み出し、ＰＬＬ回路のロック状態を内部リンク信号伝送路１３２を介して第１プロセッサ１３に通知する。なお、第１プロセッサ１３が、内部リンク信号伝送路１３２および第２プロセッサ２４を介してデシリアライザ１２１のロック検出ピン（ＬＤ）の出力を読みにいくような構成も可能である。
【００６９】
第１プロセッサ１３は、最適化処理後の定常状態において、デシリアライザ１２１のＰＬＬ回路のロック状態を考慮して最適化処理の要否判断を行う。すなわち、図９に示すように、第１ジッタクリーナ１２のＬＤピン７０の出力を確認し（Ｓ４１）、「Ｈ」であれば（Ｙｅｓ）、ステップＳ４２に進み、「Ｌ」であれば（Ｎｏ）、第１ジッタクリーナ１２の最適化処理が必要と判断して最適化処理を行う（Ｓ４３）。ステップＳ４２ではデシリアライザ１２１のＰＬＬ回路がロックしているかを判定し、ロックしていれば（Ｙｅｓ）、第１ジッタクリーナ１２の最適化処理が不要と判断し、ロックしていなければ（Ｎｏ）、第１ジッタクリーナ１２の最適化処理が必要と判断して最適化処理を行う（Ｓ４３）。
【００７０】
実施の形態４によれば、デシリアライザ１２１のＰＬＬ回路のロックが外れる等のグラバ側コネクタ１２０の異常に対してもカメラ側コネクタ１１０の第１ジッタクリーナ１２の最適化処理を行うことが可能となる。
【００７１】
〔実施の形態５〕
本伝送装置を光カメラリンクケーブルに適用した場合の別の構成例を図１０に示す。図１０に示すように、光カメラリンクケーブル１０１は、カメラに接続されるカメラ側コネクタ１１０と、フレームグラバボード１０３に接続されるグラバ側コネクタ１２０と、カメラ側コネクタ１１０およびグラバ側コネクタ１２０を接続するケーブル１３０とを備える。
【００７２】
ケーブル１３０には、光信号伝送路（光ファイバ）１３１と、内部リンク信号伝送路１３２と、制御信号（ＣＣ１〜ＣＣ４）伝送路１３３と、上りおよび下りシリアル信号伝送路１３４とが含まれる。
【００７３】
カメラ側コネクタ１１０は、シリアライザ１１１と、第１ジッタクリーナ１２と、シリアライザ１１１および第１ジッタクリーナ１２を制御する第１プロセッサ１３（制御回路）とを備えており、第１ジッタクリーナ１２および第１プロセッサ１３はジッタ除去の機能をもつ信号生成装置を構成する。
【００７４】
グラバ側コネクタ１２０は、デシリアライザ１２１と、第２ジッタクリーナ２２と、デシリアライザ１２１および第２ジッタクリーナ２２を制御する第２プロセッサ２３（制御回路）とを備えており、第２ジッタクリーナ２２および第２プロセッサ２３はジッタ除去の機能をもつ信号生成装置を構成する。
【００７５】
シリアライザ１１１にはカメラ１０２からデータ信号ｘ０〜ｘ３（パラレル信号）が入力され、第１ジッタクリーナ１２には、カメラ１０２からクロック信号ｃｋ１が入力される。ここで、第１ジッタクリーナ１２は、第１プロセッサ１３の制御を受けてクロック信号ｃｋ１のジッタを除去したクロック信号ＣＫ１をシリアライザ１１１に出力する。この工程は、実施の形態１〜３で説明した最適化処理によって実現される。
【００７６】
シリアライザ１１１は、クロック信号ＣＫ１およびデータ信号ｘ０〜ｘ３（パラレル信号）から光信号（シリアル信号）を生成し、ケーブル１３０内の光信号伝送路（光ファイバ）１３１に出力する。
【００７７】
デシリアライザ１２１はケーブル１３０内の光信号伝送路１３１より受けた光信号からデータ信号ｘ０〜ｘ３およびクロック信号ｃｋ２を生成し、データ信号ｘ０〜ｘ３をフレームグラバボード１０３に出力するとともに、クロック信号ｃｋ２を第２ジッタクリーナ２２に出力する。第２ジッタクリーナ２２は、第２プロセッサ２３の制御を受けてクロック信号ｃｋ２のジッタを除去したクロック信号ＣＫ２をフレームグラバボード１０３に出力する。
【００７８】
ここでは、第１プロセッサ１３が、第１ジッタクリーナ１２の最適化処理で設定されたパラメータを内部リンク信号伝送路１３２を介して第２プロセッサ２３に通知しており、第２プロセッサ２３は、この通知されたパラメータを第２ジッタクリーナ２２に設定することで、クロック信号ｃｋ２のジッタを除去したクロック信号ＣＫ２が生成される。
【００７９】
なお、グラバ側コネクタ１２０に、カメラ側コネクタ１１０に設けられた第１ジッタクリーナ１２とは異なる周波数のクロック信号を生成するジッタクリーナ（パラメータの設定変更による動作帯域の変更が可能なもの）が設けられ、このジッタクリーナの動作帯域を変更する場合もある。ここで、異なる周波数とは、例えば第１ジッタクリーナ１２で生成されるＣＫ１の（Ｎ／Ｍ）倍（Ｎ、Ｍは整数）の周波数である（Ｎ、Ｍはグラバ側コネクタ１２０もしくはカメラ側コネクタ１１０内部の分周回路や逓倍回路等により決まり、最終的には（Ｍ／Ｎ）倍されてＣＫ１と同じ周波数であるＣＫ２としてグラバに出力される）。この場合、第２プロセッサ２３は、第１プロセッサ１３から通知されたパラメータに基づいて決定されたパラメータ（第１ジッタクリーナ１２に設定されるパラメータとは異なるパラメータ）を、このジッタクリーナに設定することで、このジッタクリーナからもジッタが除去されたクロック信号が生成される。
【００８０】
実施の形態４によれば、グラバ側ではカメラ側のような最適化処理が不要となるため、グラバ側での処理速度が高められる。
【００８１】
〔実施の形態６〕
上記各実施の形態では、最適化処理をジッタ除去の目的で行っているが、これに限定されない。例えば、図８や図１０のシリアライザ１１１に、レジスタへのパラメータ設定によって動作帯域が変更可能なＰＬＬ回路およびそのロックの有無を出力するＬＤピンが設けられている場合に、シリアライザ１１１のＰＬＬ回路の動作帯域をカメラから入力されるクロック信号ｃｋ１に適合させる目的で、図１１の最適化処理を行うこともできる。
【００８２】
すなわち、第１プロセッサ１３は、メモリから設定番号ｉ（図３参照）＝１のパラメータを読み出し（Ｓ１）、レジスタ５０に、Ａ＝１００，Ｂ＝５０００，Ｃ＝２，Ｄ＝５０を書き込む（Ｓ２）。ついで、第１プロセッサ１３は、シリアライザ１１１のＬＤピンの出力をｎ回読み出し（Ｓ３）、ｎ回連続で「Ｈｉｇｈ」となっているか否かを判定し（Ｓ４）、ｎ回連続で「Ｈｉｇｈ」となっていれば（Ｙｅｓ）、最適化処理を完了し、ｎ回のうち１回でも「Ｌｏｗ」となっていれば（Ｎｏ）、Ｓ１に戻って、レジスタに、Ａ＝１００，Ｂ＝４２００，Ｃ＝２，Ｄ＝４２を書き込む（Ｓ２）。ついで、第１プロセッサ１３は、シリアライザ１１１のＬＤピンの出力をｎ回読み出し（Ｓ３）、ｎ回連続で「Ｈｉｇｈ」となっているか否かを判定し（Ｓ４）、ｎ回連続で「Ｈｉｇｈ」となっていれば（Ｙｅｓ）、最適化処理を完了し、ｎ回のうち１回でも「Ｌｏｗ」となっていれば（Ｎｏ）、Ｓ１に戻ってメモリから設定番号ｉ（図３参照）＝３のパラメータを読み出し（Ｓ１）、レジスタに書き込む（Ｓ２）。これをｉ＝１１まで繰り返す。この最適化処理によって、シリアライザ１１１のＰＬＬ回路の動作帯域をカメラから入力されるクロック信号ｃｋ１に適合させることができる。
【産業上の利用可能性】
【００８３】
本発明は、クロック信号を用いた伝送システム（例えば、カメラリンク）に適用することができる。
【符号の説明】
【００８４】
１  伝送装置
２  伝送元デバイス
３  伝送先デバイス
１０  送信部
１１  送信器
１２  第１ジッタクリーナ
１３  第１プロセッサ（制御回路）
２０  受信部
２１  受信器
２２  第２ジッタクリーナ
２３  第２プロセッサ
４０  ＰＬＬ回路
【要約】
【課題】様々な外部機器の入力に対応でき、かつサイズおよびコストの抑制が可能な信号生成装置を提供する。
【解決手段】本信号生成装置は、ＰＬＬ回路と、上記ＰＬＬ回路を制御する制御回路とを含み、上記ＰＬＬ回路は、パラメータの設定変更による動作帯域の変更が可能であり、各動作帯域にてロックしたときに、ＰＬＬ回路への入力クロック信号に応じた出力クロック信号を生成し、上記制御回路は、上記パラメータの設定を、ＰＬＬ回路がロックされるまで逐次変更する。
【選択図】図４【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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