(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリセルアレイと、
第１の駆動回路と、
第２の駆動回路と、
を有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
第１の容量素子と、を有し、
前記第１のチャネル形成領域は、第１の半導体材料を含み、
前記第２のチャネル形成領域は、前記第１の半導体材料とは異なる第２の半導体材料を含み、
前記第１のゲート電極と、前記第２のドレイン電極と、前記第１の容量素子の一方の電極と、は電気的に接続され、
前記第１の駆動回路は、前記第１のドレイン電極及び前記第２のソース電極と電気的に接続され、
前記第２の駆動回路は、前記第１の容量素子の他方の電極及び前記第２のゲート電極と電気的に接続され、
前記第２の駆動回路と前記メモリセルアレイとの間に第２の容量素子を有し、
前記第２の容量素子の一方の電極は、前記第２のゲート電極と電気的に接続され、
前記第２の容量素子は、第１の導電層と、前記第１の導電層上の絶縁層と、前記絶縁層上の第２の導電層と、前記第２の導電層に接する第３の導電層と、前記第３の導電層に接する第４の導電層と、を有し、
前記第１の導電層は、前記第１の半導体材料と同一材料を有し、
前記絶縁層は、前記第１のトランジスタのゲート絶縁膜と同一層に設けられ、
前記第２の導電層は、前記第１のゲート電極と同一層に設けられ、
前記第３の導電層は、前記第２のソース電極及び前記第２のドレイン電極と同一層に設けられ、
前記第４の導電層は、前記第２のゲート電極と同一層に設けられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２の駆動回路と前記メモリセルアレイとの間に前記第２の容量素子と、抵抗素子と、を有し、
前記第２の容量素子の一方の電極は、前記第２のゲート電極及び前記抵抗素子の一方の端子と電気的に接続され、
前記抵抗素子の他方の端子は、前記第２の駆動回路と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
複数のメモリセルを有するメモリセルアレイと、
第１の駆動回路と、
第２の駆動回路と、
を有し、
前記メモリセルの一は、
第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
第１の容量素子と、を有し、
前記第１のチャネル形成領域は、第１の半導体材料を含み、
前記第２のチャネル形成領域は、前記第１の半導体材料とは異なる第２の半導体材料を含み、
前記第１のゲート電極と、前記第２のドレイン電極と、前記第１の容量素子の一方の電極と、は電気的に接続され、
前記第１の駆動回路は、前記第１のドレイン電極及び前記第２のソース電極と電気的に接続され、
前記第２の駆動回路は、前記第１の容量素子の他方の電極及び前記第２のゲート電極と電気的に接続され、
前記第２の駆動回路は、前記第２のゲート電極と電気的に接続されたノイズ除去回路を有し、
前記ノイズ除去回路は、第１のインバータ回路と、第２のインバータ回路と、第２の容量素子と、を有し、
前記第２の容量素子の一方の電極は、前記第１のインバータ回路の出力端子及び前記第２のインバータ回路の入力端子と電気的に接続され、
前記第２のインバータ回路の出力端子は、前記第２のゲート電極と電気的に接続され、
前記第２の容量素子は、第１の導電層と、前記第１の導電層上の絶縁層と、前記絶縁層上の第２の導電層と、前記第２の導電層に接する第３の導電層と、前記第３の導電層に接する第４の導電層と、を有し、
前記第１の導電層は、前記第１の半導体材料と同一材料を有し、
前記絶縁層は、前記第１のトランジスタのゲート絶縁膜と同一層に設けられ、
前記第２の導電層は、前記第１のゲート電極と同一層に設けられ、
前記第３の導電層は、前記第２のソース電極及び前記第２のドレイン電極と同一層に設けられ、
前記第４の導電層は、前記第２のゲート電極と同一層に設けられていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記ノイズ除去回路は、抵抗素子を有し、
前記抵抗素子の一方の端子は、前記第１のインバータ回路の出力端子と電気的に接続され、
前記抵抗素子の他方の端子は、前記第２のインバータ回路の入力端子と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第２のチャネル形成領域は、酸化物半導体を含むことを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記第２のトランジスタのオフ電流は、室温（２５℃）において１０ｚＡ以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
本発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
【００１２】
また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。
【００１３】
より具体的には、例えば次のような構成を採用することができる。
【００１４】
本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、を有する半導体装置である。メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、第１の容量素子と、を有する。第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成されている。第１のゲート電極と、第２のドレイン電極と、第１の容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第１の駆動回路は、ビット線を介してメモリセルが有する第１のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第１のソース電極と電気的に接続され、信号線を介してメモリセルが有する第２のソース電極と電気的に接続されている。第２の駆動回路は、読み出しワード線を介してメモリセルが有する第１の容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第２のゲート電極と電気的に接続されている。そして、第２の駆動回路とメモリセルアレイとの間に第２の容量素子を有し、第２の容量素子の電極の一方は書き込みワード線に電気的に接続されている構成を有している。
【００１５】
また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、を有する半導体装置である。メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、第１の容量素子と、を有する。第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成されている。第１のゲート電極と、第２のドレイン電極と、第１の容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第１の駆動回路は、ビット線を介してメモリセルが有する第１のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第１のソース電極と電気的に接続され、信号線を介してメモリセルが有する第２のソース電極と電気的に接続されている。第２の駆動回路は、読み出しワード線を介してメモリセルが有する第１の容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第２のゲート電極と電気的に接続されている。そして、第２の駆動回路とメモリセルアレイとの間に第２の容量素子および抵抗素子を有し、第２の容量素子の電極の一方は書き込みワード線および抵抗素子の端子の一方に電気的に接続され、抵抗素子の端子の他方は第２の駆動回路に電気的に接続されている構成を有している。
【００１６】
また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、を有する半導体装置である。メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有する。第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成されている。第１のゲート電極と、第２のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第１の駆動回路は、ビット線を介してメモリセルが有する第１のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第１のソース電極と電気的に接続され、信号線を介してメモリセルが有する第２のソース電極と電気的に接続されている。第２の駆動回路は、読み出しワード線を介してメモリセルが有する容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第２のゲート電極と電気的に接続されている。そして、第２の駆動回路は、書き込みワード線に電気的に接続されるノイズ除去回路を有し、ノイズ除去回路は、直列に接続した偶数個のインバータ回路と容量素子とを有している。
【００１７】
また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、を有する半導体装置である。メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有する。第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成されている。第１のゲート電極と、第２のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第１の駆動回路は、ビット線を介してメモリセルが有する第１のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第１のソース電極と電気的に接続され、信号線を介してメモリセルが有する第２のソース電極と電気的に接続されている。第２の駆動回路は、読み出しワード線を介してメモリセルが有する容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第２のゲート電極と電気的に接続されている。そして、第２の駆動回路は、書き込みワード線に電気的に接続されるノイズ除去回路を有し、ノイズ除去回路は、直列に接続した偶数個のインバータ回路と抵抗素子とを有している。
【００１８】
また、本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、を有する半導体装置である。メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、容量素子と、を有する。第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成されている。第１のゲート電極と、第２のドレイン電極と、容量素子の電極の一方と、は電気的に接続されて電荷が保持されるノードを構成している。第１の駆動回路は、ビット線を介してメモリセルが有する第１のドレイン電極と電気的に接続され、ソース線を介してメモリセルが有する第１のソース電極と電気的に接続され、信号線を介してメモリセルが有する第２のソース電極と電気的に接続されている。第２の駆動回路は、読み出しワード線を介してメモリセルが有する容量素子の電極の他方と電気的に接続され、書き込みワード線を介してメモリセルが有する第２のゲート電極と電気的に接続されている。そして、第２の駆動回路は、書き込みワード線に電気的に接続されるノイズ除去回路を有し、ノイズ除去回路は、直列に接続した偶数個のインバータ回路と容量素子と抵抗素子とを有している。
【００１９】
上記ノイズ除去回路を有する構成において、ノイズ除去回路は、さらにＡＮＤ回路を有する構成とすることができる。
【００２０】
上記において、第２のトランジスタの第２のチャネル形成領域は、酸化物半導体を含んで構成される半導体装置である。
【００２１】
上記において、第１のトランジスタの第１のチャネル形成領域は、酸化物半導体以外の材料を含んで構成される半導体装置である。
【００２２】
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、本発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
【００２３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２４】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２５】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２６】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２７】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００２８】
また、本発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２９】
また、本発明に係る半導体装置では、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセルが有するトランジスタが瞬間的にオンすることでメモリセルに書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。
【００３０】
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００３１】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００３２】
【図１】半導体装置の回路図。
【図２】半導体装置のブロック図。
【図３】半導体装置のブロック図。
【図４】半導体装置の回路図。
【図５】半導体装置の回路図。
【図６】半導体装置の断面図および平面図。
【図７】半導体装置の断面図。
【図８】ＳＯＩ基板の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の作製工程に係る断面図。
【図１１】半導体装置の作製工程に係る断面図。
【図１２】半導体装置の作製工程に係る断面図。
【図１３】半導体装置の断面図。
【図１４】半導体装置の断面図。
【図１５】半導体装置の作製工程に係る断面図。
【図１６】電子機器の図。
【発明を実施するための形態】
【００３３】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３４】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３５】
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３６】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作について、図１、図２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３７】
〈基本回路〉
はじめに、メモリセルの基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示すメモリセルを有する半導体装置において、ビット線ＢＬとトランジスタ１６０のソース電極（またはドレイン電極）とは、電気的に接続され、ソース線ＳＬとトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、信号線Ｓとトランジスタ１６２のソース電極（またはドレイン電極）とは、電気的に接続され、書き込みワード線ＷＷＬと、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、読み出しワード線ＲＷＬと、容量素子１６４の電極の他方は電気的に接続されている。
【００３８】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００３９】
なお、トランジスタ１６０の材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。
【００４０】
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
【００４１】
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００４２】
はじめに、情報の書き込みおよび保持について説明する。まず、書き込みワード線ＷＷＬの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、信号線Ｓの電位が、トランジスタ１６０のゲート電極、および容量素子１６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、書き込みワード線ＷＷＬの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持される（保持）。
【００４３】
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００４４】
次に、情報の読み出しについて説明する。ソース線ＳＬに所定の電位（定電位）を与えた状態で、読み出しワード線ＲＷＬに適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、ビット線ＢＬは異なる電位をとる。すなわち、トランジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極に保持される電荷によって制御される。
【００４５】
一般に、トランジスタ１６０をｐチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなる。
【００４６】
例えば、書き込みにおいてＱＬが与えられた場合には、読み出しワード線ＲＷＬの電位がＶ０（Ｖｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位）となれば、トランジスタ１６０は「オン状態」となる。ＱＨが与えられた場合には、読み出しワード線ＲＷＬの電位がＶ０となっても、トランジスタ１６０は「オフ状態」のままである。このため、ビット線ＢＬの電位を見ることで、保持されている情報を読み出すことができる。
【００４７】
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの読み出しワード線ＲＷＬに対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を読み出しワード線ＲＷＬに与えればよい。
【００４８】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、書き込みワード線ＷＷＬの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、信号線Ｓの電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に与えられる。その後、書き込みワード線ＷＷＬの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。
【００４９】
なお、上記ではトランジスタ１６０をｐチャネル型として説明したが、トランジスタ１６０としてｎチャネル型のトランジスタを用いてもよい。その場合には、各配線に与える電位を適宜調節すればよい。
【００５０】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００５１】
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００５２】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５３】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５４】
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００５５】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００５６】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、トランジスタ１６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
【００５７】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、読み出しワード線ＲＷＬによってノードＦＧの電位を制御する際に、読み出しワード線ＲＷＬの電位を効率よくノードＦＧに与えることができるようになり、読み出しワード線ＲＷＬに与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００５８】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００５９】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【００６０】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００６１】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００６２】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対するアドバンテージである。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００６３】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０のゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【００６４】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【００６５】
なお、半導体装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与える電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現することができる。この場合、比較的規模の大きい回路構成（例えば、１５Ｆ２〜５０Ｆ２など：Ｆは最小加工寸法）を採用しても十分な記憶容量を確保することができる。
【００６６】
〈応用例〉
次に、図１に示すメモリセルの回路を応用したより具体的な回路構成および動作について、図２を参照して説明する。
【００６７】
図２（Ａ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図２（Ａ）中のメモリセル１７０の構成は、図１（Ａ−１）と同様である。ただし、図２（Ａ）では、第１行目のメモリセル１７０のみがビット線ＢＬと直接接続し、第ｍ行目のメモリセル１７０のみがソース線ＳＬと直接接続する構成を示している。他の行のメモリセル１７０は、同じ列の他のメモリセル１７０を介してビット線ＢＬおよびソース線ＳＬと電気的に接続される。
【００６８】
図２（Ａ）に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のソース線ＳＬと、ｎ本のビット線ＢＬと、ｎ本の信号線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ２０１と、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。
【００６９】
図２（Ａ）に示す半導体装置は、第２の駆動回路１９２とメモリセルアレイ２０１との間に、容量素子２５０を有する。例えば、図２（Ｂ）に示す容量素子２５０を用いることができる。図２（Ｂ）に示すように、容量素子２５０は、容量素子２５０の電極の一方が書き込みワード線ＷＷＬに電気的に接続する構成を有する。
【００７０】
または、図２（Ａ）に示す半導体装置は、第２の駆動回路１９２とメモリセルアレイ２０１との間に、容量素子２５０および抵抗素子２５１（図２（Ａ）では図示せず）を有する構成としてもよい。例えば、図２（Ｃ）に示す容量素子２５０および抵抗素子２５１を用いることができる。図２（Ｃ）に示すように、容量素子２５０および抵抗素子２５１は、容量素子２５０の電極の一方が書き込みワード線ＷＷＬおよび抵抗素子２５１の端子の一方に電気的に接続する構成を有する。抵抗素子２５１の端子の他方は第２の駆動回路１９２に電気的に接続する構成を有する。
【００７１】
なお、読み出しワード線ＲＷＬ側には、容量素子２５０、または容量素子２５０および抵抗素子２５１を設けなくてよい。または、書き込みワード線ＷＷＬ側と同様に読み出しワード線ＲＷＬ側にも、容量素子２５０、または容量素子２５０および抵抗素子２５１を設けてもよい。
【００７２】
データの書き込み、保持、および読み出しは、基本的に図１の場合と同様である。つまり、具体的な書き込みの動作は以下のようになる。なお、ここでは一例として、ノードＦＧに電位Ｖ１（電源電位ＶＤＤより低い電位）または基準電位ＧＮＤのいずれかを与える場合について説明するが、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電位Ｖ１を与えた場合に保持されるデータをデータ”１”、ノードＦＧに基準電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。また、ソース線ＳＬの電位はＶＤＤまたはＶＤＤより幾らか低い電位（ＶＲ）とする。ただし、動作に問題がなければ、ソース線ＳＬの電位を一時的に変化させても良い。
【００７３】
まず、メモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＧＮＤとし、書き込みワード線ＷＷＬの電位をＶ２（Ｖ１より高い電位、例えばＶＤＤ）としてメモリセル１７０を選択する。
【００７４】
メモリセル１７０にデータ”０”を書き込む場合には、信号線ＳにはＧＮＤを与え、メモリセル１７０にデータ”１”を書き込む場合には、信号線ＳにはＶ１を与える。ここでは書き込みワード線ＷＷＬの電位をＶ２としているため、ノードＦＧにＶ１を与えることが可能である。
【００７５】
データの保持は、読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位を、ＧＮＤとすることにより行われる。
【００７６】
読み出しワード線ＲＷＬの電位をＧＮＤに固定すると、ノードＦＧの電位は書き込み時の電位に固定される。つまり、ノードＦＧにデータ”１”であるＶ１が与えられている場合、ノードＦＧの電位はＶ１となり、ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、ノードＦＧの電位はＧＮＤとなる。
【００７７】
書き込みワード線ＷＷＬにはＧＮＤが与えられているため、データ”１”とデータ”０”のいずれが書き込まれた場合でも、トランジスタ１６２はオフ状態となる。トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００７８】
データの読み出しは、読み出し対象のメモリセル１７０に接続される読み出しワード線ＲＷＬの電位および書き込みワード線ＷＷＬの電位をＧＮＤとし、また、読み出し対象ではないメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＶ１とし、かつ、書き込みワード線ＷＷＬの電位をＧＮＤとすることにより行われる。
【００７９】
読み出し対象のメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＧＮＤとすると、読み出し対象のメモリセル１７０のノードＦＧにデータ”１”であるＶ１が与えられている場合、トランジスタ１６０はオフ状態となる。一方で、ノードＦＧにデータ”０”であるＧＮＤが与えられていれば、トランジスタ１６０はオン状態となる。
【００８０】
また、読み出し対象ではないメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＶ１とし、かつ、書き込みワード線ＷＷＬの電位をＧＮＤとすると、読み出し対象ではないメモリセル１７０にデータ”１”が書き込まれている場合、および、データ”０”が書き込まれている場合のいずれにおいても、トランジスタ１６０はオフ状態となる。
【００８１】
つまり、上述の読み出し動作により、読み出し対象のメモリセル１７０にデータ”１”が書き込まれている場合には、トランジスタ１６０がオフ状態となり、読み出し開始時のビット線ＢＬの電位が維持されるか、低くなる。また、データ”０”が書き込まれている場合には、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位が高くなる。
【００８２】
なお、上記ではトランジスタ１６０をｐチャネル型として説明したが、トランジスタ１６０としてｎチャネル型のトランジスタを用いてもよい。その場合には、各配線に与える電位を適宜調節すればよい。
【００８３】
上述したとおり、開示する発明の半導体装置は、トランジスタ１６２のスイッチングによって動作し、トランジスタ１６２のオフ電流が極めて小さいことを利用してノードＦＧの電荷を長時間保持するものである。したがって、トランジスタ１６２のゲート電極に電気的に接続する書き込みワード線ＷＷＬに制御信号とは異なる短パルスやノイズ等の信号が入力され、トランジスタ１６２が瞬間的にオンすることがあると、メモリセル１７０に書き込まれたデータが消失するおそれがある。
【００８４】
開示する発明の半導体装置では、第２の駆動回路１９２とメモリセルアレイ２０１との間に、書き込みワード線ＷＷＬに電気的に接続する容量素子２５０、または容量素子２５０および抵抗素子２５１を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル１７０が有するトランジスタ１６２が瞬間的にオンすることでメモリセル１７０に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。
【００８５】
なお、制御信号とは異なる短パルスやノイズ等の信号には、第２の駆動回路１９２から入力されてくる信号の他、電源投入時および電源切断時のときのように電位が不安定になる際に発生する電位変化に起因した信号等も含まれる。
【００８６】
以上のように、第２の駆動回路１９２とメモリセルアレイ２０１との間に、書き込みワード線ＷＷＬに電気的に接続する容量素子２５０、または容量素子２５０および抵抗素子２５１を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル１７０が有するトランジスタ１６２が瞬間的にオンすることでメモリセル１７０に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。
【００８７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【００８８】
（実施の形態２）
本実施の形態では、図１に示すメモリセルの回路を応用した回路構成であって、図２に示す回路構成とは異なる回路構成について、図３、図４を参照して説明する。
【００８９】
図３（Ａ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図３（Ａ）中のメモリセル１７０の構成は、図１（Ａ−１）および図２（Ａ）と同様であるため、詳細な説明は省略する。
【００９０】
図３（Ａ）に示す半導体装置は、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイ２０１と、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。
【００９１】
図３（Ａ）に示す半導体装置は、第２の駆動回路１９２が、書き込みワード線ＷＷＬに電気的に接続するノイズ除去回路２６０を有する。例えば、図３（Ｂ）に示すノイズ除去回路２６０を用いることができる。図３（Ｂ）に示すノイズ除去回路２６０は、直列に接続した偶数個のインバータ回路と容量素子とを有する。例えば、第１のインバータ回路と、第２のインバータ回路と、容量素子とを有し、容量素子の電極の一方が第１のインバータ回路の出力端子および第２のインバータ回路の入力端子に電気的に接続する構成を有する。なお、図では２個のインバータ回路を用いる構成を示しているが、偶数個のインバータ回路を用いる構成であればその数は限定されない。その場合には、容量素子の前後に少なくとも１個ずつインバータ回路を有していればよい。
【００９２】
または、図３（Ａ）に示す半導体装置において、図３（Ｃ）に示すノイズ除去回路２６０を用いてもよい。図３（Ｃ）に示すノイズ除去回路２６０は、直列に接続した偶数個のインバータ回路と抵抗素子とを有する。例えば、第１のインバータ回路と、第２のインバータ回路と、抵抗素子とを有し、抵抗素子の端子の一方が第１のインバータ回路の出力端子に電気的に接続し、抵抗素子の端子の他方が第２のインバータ回路の入力端子に電気的に接続する構成を有する。なお、図では２個のインバータ回路を用いる構成を示しているが、偶数個のインバータ回路を用いる構成であればその数は限定されない。その場合には、抵抗素子の前後に少なくとも１個ずつインバータ回路を有していればよい。
【００９３】
または、図３（Ａ）に示す半導体装置において、図３（Ｄ）に示すノイズ除去回路２６０を用いてもよい。図３（Ｄ）に示すノイズ除去回路２６０は、直列に接続した偶数個のインバータ回路と容量素子と抵抗素子とを有する。例えば、第１のインバータ回路と、第２のインバータ回路と、容量素子と、抵抗素子とを有し、抵抗素子の端子の一方が第１のインバータ回路の出力端子に電気的に接続し、抵抗素子の端子の他方および容量素子の電極の一方が第２のインバータ回路の入力端子に電気的に接続する構成を有する。なお、図では２個のインバータ回路を用いる構成を示しているが、偶数個のインバータ回路を用いる構成であればその数は限定されない。その場合には、容量素子と抵抗素子の前後に少なくとも１個ずつインバータ回路を有していればよい。
【００９４】
または、図３（Ａ）に示す半導体装置において、図４（Ａ）に示すノイズ除去回路２６０を用いてもよい。図４（Ａ）に示すノイズ除去回路２６０は、直列に接続した２個のバッファ回路と容量素子とを有する。例えば、第１のバッファ回路と、第２のバッファ回路と、容量素子とを有し、容量素子の電極の一方が第１のバッファ回路の出力端子および第２のバッファ回路の入力端子に電気的に接続する構成を有する。なお、図では２個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いる構成であればその数は限定されない。その場合には、容量素子の前後に少なくとも１個ずつバッファ回路を有していればよい。
【００９５】
または、図３（Ａ）に示す半導体装置において、図４（Ｂ）に示すノイズ除去回路２６０を用いてもよい。図４（Ｂ）に示すノイズ除去回路２６０は、直列に接続した複数個のバッファ回路と抵抗素子とを有する。例えば、第１のバッファ回路と、第２のバッファ回路と、抵抗素子とを有し、抵抗素子の端子の一方が第１のバッファ回路の出力端子に電気的に接続し、抵抗素子の端子の他方が第２のバッファ回路の入力端子に電気的に接続する構成を有する。なお、図では２個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いる構成であればその数は限定されない。その場合には、抵抗素子の前後に少なくとも１個ずつバッファ回路を有していればよい。
【００９６】
または、図３（Ａ）に示す半導体装置において、図４（Ｃ）に示すノイズ除去回路２６０を用いてもよい。図４（Ｃ）に示すノイズ除去回路２６０は、直列に接続した複数個のバッファ回路と容量素子と抵抗素子とを有する。例えば、第１のバッファ回路と、第２のバッファ回路と、容量素子と、抵抗素子とを有し、抵抗素子の端子の一方が第１のバッファ回路の出力端子に電気的に接続し、抵抗素子の端子の他方および容量素子の電極の一方が第２のバッファ回路の入力端子に電気的に接続する構成を有する。なお、図では２個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いる構成であればその数は限定されない。その場合には、容量素子と抵抗素子の前後に少なくとも１個ずつバッファ回路を有していればよい。
【００９７】
または、図３（Ａ）に示す半導体装置において、図４（Ｄ）に示すノイズ除去回路２６０を用いてもよい。図４（Ｄ）に示すノイズ除去回路２６０は、バッファ回路と容量素子とＡＮＤ回路とを有し、バッファ回路の出力端子がＡＮＤ回路の入力端子の一方および他方ならびに容量素子の電極の一方に電気的に接続する構成を有する。なお、図では１個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いてもよい。
【００９８】
または、図３（Ａ）に示す半導体装置において、図４（Ｅ）に示すノイズ除去回路２６０を用いてもよい。図４（Ｅ）に示すノイズ除去回路２６０は、バッファ回路と抵抗素子とＡＮＤ回路とを有し、バッファ回路の出力端子がＡＮＤ回路の入力端子の一方および抵抗素子の端子の一方に電気的に接続し、抵抗素子の端子の他方がＡＮＤ回路の入力端子の他方に電気的に接続する構成を有する。なお、図では１個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いてもよい。
【００９９】
または、図３（Ａ）に示す半導体装置において、図４（Ｆ）に示すノイズ除去回路２６０を用いてもよい。図４（Ｆ）に示すノイズ除去回路２６０は、バッファ回路と容量素子と抵抗素子とＡＮＤ回路とを有し、バッファ回路の出力端子がＡＮＤ回路の入力端子の一方および抵抗素子の端子の一方に電気的に接続し、抵抗素子の端子の他方が容量素子の電極の一方およびＡＮＤ回路の入力端子の他方に電気的に接続する構成を有する。なお、図では１個のバッファ回路を用いる構成を示しているが、複数個のバッファ回路を用いてもよい。
【０１００】
上記において、バッファ回路は偶数個のインバータ回路を用いて構成することができる。
【０１０１】
なお、読み出しワード線ＲＷＬ側には、ノイズ除去回路２６０を設けなくてよい。または、書き込みワード線ＷＷＬ側と同様に読み出しワード線ＲＷＬ側にも、ノイズ除去回路２６０を設けてもよい。
【０１０２】
データの書き込み、保持、および読み出しは、基本的に図１、図２の場合と同様である。
【０１０３】
すなわち、開示する発明の半導体装置は、トランジスタ１６２のスイッチングによって動作し、トランジスタ１６２のオフ電流が極めて小さいことを利用してノードＦＧの電荷を長時間保持するものである。したがって、トランジスタ１６２のゲート電極に電気的に接続する書き込みワード線ＷＷＬに制御信号とは異なる短パルスやノイズ等の信号が入力され、トランジスタ１６２が瞬間的にオンすることがあると、メモリセル１７０に書き込まれたデータが消失するおそれがある。
【０１０４】
開示する発明の半導体装置では、書き込みワード線ＷＷＬに電気的に接続するノイズ除去回路２６０を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル１７０が有するトランジスタ１６２が瞬間的にオンすることでメモリセル１７０に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。
【０１０５】
また、図３（Ｂ）乃至図３（Ｄ）に示したインバータ回路、または図４（Ａ）乃至図４（Ｆ）に示したバッファ回路を構成するインバータ回路として、データ反転位置を変更したインバータ回路を用いてもよい。インバータ回路におけるデータ反転位置の変更は、例えば、インバータ回路に用いるＰチャネル型トランジスタのサイズ（チャネル長、チャネル幅）またはＮチャネル型トランジスタのサイズ（チャネル長、チャネル幅）を変更することで行うことができる。または、インバータ回路におけるデータ反転位置の変更は、ヒステリシス特性を持った回路（ヒステリシス型のインバータ回路、ヒステリシス型のＡＮＤ回路）を用いて行ってもよい。データ反転位置を変更することで制御信号とは異なる短パルスやノイズ等の信号を低減または除去する効果を高めることができる。
【０１０６】
以上のように、書き込みワード線ＷＷＬに電気的に接続するノイズ除去回路２６０を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル１７０が有するトランジスタ１６２が瞬間的にオンすることでメモリセル１７０に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。
【０１０７】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１０８】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置の応用例について、図５を用いて説明する。ここでは、半導体装置が有するメモリセルアレイの一部または全部の構成について説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【０１０９】
図５（Ａ）、図５（Ｂ）および図５（Ｃ）は、図１（Ａ−１）に示す半導体装置（以下、メモリセルとも記載する。）を複数用いて形成されるメモリセルアレイの一部または全部の回路図である。図５（Ａ）および図５（Ｂ）は、メモリセルが直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図であり、図５（Ｃ）は、メモリセルが並列に接続された、いわゆるＮＯＲ型の半導体装置の回路図である。
【０１１０】
図５（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、信号線Ｓ、ｍ本の書き込みワード線ＷＷＬ、ｍ本の読み出しワード線ＲＷＬ、ｍ個のメモリセルを有する。図５（Ａ）では、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られることなく、ソース線ＳＬおよびビット線ＢＬを複数本有する構成としてもよい。
【０１１１】
各メモリセル（代表として、メモリセル１７０（ｉ）を考える。ここで、ｉは１以上ｍ以下の整数）において、トランジスタ１６０（ｉ）のゲート電極と、トランジスタ１６２（ｉ）のドレイン電極（またはソース電極）と、容量素子１６４（ｉ）の電極の一方とは、電気的に接続されている。また、信号線Ｓとトランジスタ１６２（ｉ）のソース電極（またはドレイン電極）とは、電気的に接続され、書き込みワード線ＷＷＬ（ｉ）と、トランジスタ１６２（ｉ）のゲート電極とは、電気的に接続されている。そして、読み出しワード線ＲＷＬ（ｉ）と、容量素子１６４（ｉ）の電極の他方は電気的に接続されている。
【０１１２】
また、メモリセル１７０（ｉ）が有するトランジスタ１６０（ｉ）のドレイン電極は、隣接するメモリセル１７０（ｉ−１）が有するトランジスタ１６０（ｉ−１）のソース電極と電気的に接続され、メモリセル１７０（ｉ）が有するトランジスタ１６０（ｉ）のソース電極は、隣接するメモリセル１７０（ｉ＋１）が有するトランジスタ１６０（ｉ＋１）のドレイン電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル１７０（１）が有するトランジスタ１６０（１）のドレイン電極は、ビット線ＢＬと電気的に接続される。また、直列に接続されたｍ個のメモリセルのうち、メモリセル１７０（ｍ）が有するトランジスタ１６０（ｍ）のソース電極は、ソース線ＳＬと電気的に接続される。
【０１１３】
メモリセル１７０（１）が有するトランジスタ１６０（１）は、選択トランジスタを介してビット線ＢＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ１が接続される。また、メモリセル１７０（ｍ）が有するトランジスタ１６０（ｍ）も、選択トランジスタを介してソース線ＳＬと電気的に接続されていてもよい（図示せず）。この場合、選択トランジスタのゲート電極には、選択線Ｇ２が接続される。
【０１１４】
図５（Ａ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。書き込みを行う行（例えば第ｉ行）の書き込みワード線ＷＷＬ（ｉ）にトランジスタ１６２（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２（ｉ）をオン状態にする。これにより、指定した行のトランジスタ１６０（ｉ）のゲート電極に信号線Ｓの電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した行のメモリセルにデータを書き込むことができる。
【０１１５】
また、読み出し動作は次のように行われる。読み出しを行う行（例えば、第ｉ行）以外の読み出しワード線ＲＷＬに、トランジスタ１６０のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行の読み出しワード線ＲＷＬ（ｉ）に、トランジスタ１６０（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ１６０（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０（１）〜１６０（ｍ）のうち、読み出しを行う行のトランジスタ１６０（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１６０（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１６０（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０１１６】
図５（Ｂ）に示す半導体装置は、図５（Ａ）と一部構成が異なる半導体装置である。
【０１１７】
図５（Ｂ）に示す半導体装置と図５（Ａ）に示す半導体装置との相違点の一として、図５（Ｂ）に示す半導体装置では、ビット線ＢＬと、メモリセル１７０（１）が有するトランジスタ１６０（１）のドレイン電極とが、選択トランジスタ５３０を介して電気的に接続されている点が挙げられる。選択トランジスタ５３０はゲート電極において、選択トランジスタ５３０のオンオフを切り替えるための選択線Ｇ１と電気的に接続されている。
【０１１８】
また、図５（Ｂ）に示す半導体装置と図５（Ａ）に示す半導体装置との相違点の一として、図５（Ａ）に示す半導体装置においては、各メモリセルのトランジスタ１６２はソース電極（またはドレイン電極）が信号線Ｓに接続されているのに対して、図５（Ｂ）に示す半導体装置においては、各メモリセルのトランジスタ１６２は直列に接続されている点が挙げられる。つまり、メモリセル１７０（ｉ）が有するトランジスタ１６２（ｉ）のソース電極は、隣接するメモリセル１７０（ｉ−１）が有するトランジスタ１６２（ｉ−１）のドレイン電極と電気的に接続され、メモリセル１７０（ｉ）が有するトランジスタ１６２（ｉ）のドレイン電極は、隣接するメモリセル１７０（ｉ＋１）が有するトランジスタ１６２（ｉ＋１）のソース電極と電気的に接続される。ただし、直列に接続されたｍ個のメモリセルのうち、メモリセル１７０（１）が有するトランジスタ１６２（１）のソース電極は、信号線Ｓと電気的に接続される。また、直列に接続された各メモリセルにおいて、トランジスタ１６２（ｉ）のドレイン電極は、図５（Ａ）に示す半導体装置と同様に、トランジスタ１６０（ｉ）のゲート電極と、容量素子１６４（ｉ）の電極の一方と電気的に接続される。
【０１１９】
図５（Ｂ）に示す半導体装置の他の部分の構成については、図５（Ａ）に示す半導体装置と同様なので、詳細については上述の記載を参照することができる。
【０１２０】
なお、図５（Ｂ）に示す半導体装置において、信号線Ｓとビット線ＢＬは別々に設けられているが、開示する発明はこれに限られるものではなく、信号線Ｓとビット線ＢＬを同一の配線とする構成としても良い。
【０１２１】
図５（Ｂ）に示す半導体装置でも、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は次のように行われる。
【０１２２】
書き込み動作は、行ごとに第ｍ行から順番に行われる。第ｉ行（ｉ＝１〜ｍ）の書き込みを行う場合には、書き込みを行う行（第ｉ行）の書き込みワード線ＷＷＬ（ｉ）にトランジスタ１６２（ｉ）がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２（ｉ）をオン状態にする。ここで、トランジスタ１６２（ｉ）と信号線Ｓとの間にトランジスタ１６２（１）乃至トランジスタ１６２（ｉ−１）が存在する場合には、書き込みを行う行までのトランジスタ１６２（１）乃至１６２（ｉ−１）もオン状態として、書き込みを行う行のメモリセル１７０（ｉ）に信号線Ｓの電位が与えられるようにする。これにより、指定した行のトランジスタ１６０（ｉ）のゲート電極に信号線Ｓの電位が与えられ、該ゲート電極に所定の電荷が与えられる。それから、書き込みワード線ＷＷＬ（ｉ）の電位をＧＮＤに固定すると、トランジスタ１６０（ｉ）のゲート電極に蓄積された電荷が保持される。このようにして、指定した行（第ｉ行）のメモリセルにデータを書き込むことができる。
【０１２３】
なお、図５（Ｂ）に示す半導体装置では、各メモリセル１７０を構成するトランジスタ１６２を直列に接続するため、任意の行のデータのみを書き換えることは困難である。そのため、駆動方法として、複数行の一括消去動作を設けることが好ましい。例えば、第１行から第ｍ行までをブロックとして、ブロック毎の消去を行うことが好ましい。所定のブロックのデータを書き換える場合には、まず当該ブロックのデータを消去して、第ｍ行から順番にデータを書き込むとよい。なお、直前に書き込んだ行のデータを書き換える場合には、消去動作は不要である。
【０１２４】
また、読み出し動作は次のように行われる。まず、選択線Ｇ１に電位を与えることにより、選択トランジスタをオンにする。なお、選択線Ｇ１に接続される選択トランジスタと、選択線Ｇ２に接続される選択トランジスタがある場合には、２つのトランジスタをオン状態とする。また、読み出しを行う行（例えば、第ｉ行）以外の読み出しワード線ＲＷＬに、トランジスタ１６０のゲート電極に与えられた電荷によらず、読み出しを行う行以外のトランジスタ１６０がオン状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。それから、読み出しを行う行の読み出しワード線ＲＷＬ（ｉ）に、トランジスタ１６０（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタ１６０（ｉ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間の複数のトランジスタ１６０（１）〜１６０（ｍ）のうち、読み出しを行う行のトランジスタ１６０（ｉ）を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１６０（ｉ）の状態（オン状態またはオフ状態）によって決定される。読み出しを行う行のトランジスタ１６０（ｉ）のゲート電極が有する電荷がどのデータに対応するかによって、トランジスタの状態（オン状態またはオフ状態）は異なるから、それに応じて、ビット線ＢＬの電位は異なる値をとることになる。ビット線ＢＬの電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０１２５】
図５（Ｃ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬおよび信号線Ｓをそれぞれｎ本有し、書き込みワード線ＷＷＬおよび読み出しワード線ＲＷＬをそれぞれｍ数本有し、複数のメモリセル１７０（１、１）〜１７０（ｍ、ｎ）を有する。
【０１２６】
各メモリセル（代表として、メモリセル１７０（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、トランジスタ１６０（ｉ、ｊ）のゲート電極と、トランジスタ１６２（ｉ、ｊ）のドレイン電極（またはソース電極）と、容量素子１６４（ｉ、ｊ）の電極の一方とは、電気的に接続されている。また、ソース線ＳＬ（ｊ）とトランジスタ１６０（ｉ、ｊ）のソース電極とは、電気的に接続され、ビット線ＢＬ（ｊ）とトランジスタ１６０（ｉ、ｊ）のドレイン電極とは、電気的に接続されている。また、信号線Ｓ（ｊ）とトランジスタ１６２（ｉ、ｊ）のソース電極（またはドレイン電極）とは、電気的に接続され、書き込みワード線ＷＷＬ（ｉ）と、トランジスタ１６２（ｉ、ｊ）のゲート電極とは、電気的に接続されている。そして、読み出しワード線ＲＷＬ（ｉ）と、容量素子１６４（ｉ、ｊ）の電極の他方は電気的に接続されている。
【０１２７】
図５（Ｃ）に示す半導体装置では、行ごとの書き込み動作および読み出し動作を行う。書き込み動作は、上述の図５（Ａ）に示す半導体装置と同様の方法で行われる。読み出し動作は次のように行われる。まず、読み出しを行う行（例えば、第ｉ行のメモリセル（ｉ、１）〜（ｉ、ｎ））以外の読み出しワード線ＲＷＬに、トランジスタ１６０（ｉ、１）〜（ｉ、ｎ）のゲート電極に与えられた電荷がどのデータに対応するかによらず、読み出しを行う行以外のトランジスタ１６０がオフ状態となるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み出しを行う行の読み出しワード線ＲＷＬ（ｉ）に、トランジスタ１６０（ｉ、１）〜（ｉ、ｎ）のゲート電極が有する電荷がどのデータに対応するかによってトランジスタ１６０（ｉ、１）〜（ｉ、ｎ）のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。また、ソース線ＳＬ（ｊ）に定電位を与え、ビット線ＢＬ（ｊ）に接続されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ（ｊ）−ビット線ＢＬ（ｊ）間のコンダクタンスの大小は、読み出しを行う行のトランジスタ１６０（ｉ、１）〜（ｉ、ｎ）の状態（オン状態またはオフ状態）によって決定される。つまり、読み出しを行う行のトランジスタ１６０（ｉ、１）〜（ｉ、ｎ）のゲート電極が有する電荷がどのデータに対応するかによって、ビット線ＢＬ（ｊ）の電位は異なる値をとることになる。ビット線ＢＬ（ｊ）の電位を読み出し回路によって読み出すことで、指定した行のメモリセルから情報を読み出すことができる。
【０１２８】
なお、上記においては、各メモリセル１７０に保持させる情報量を１ビットとしたが、本実施の形態に示す半導体装置の構成はこれに限られない。書き込み時に各トランジスタ１６０のゲート電極に与える電位を３種類以上用意して、各メモリセル１７０が保持する情報量を増加させても良い。例えば、書き込み時に各トランジスタ１６０のゲート電極にあたえる電位を４種類とする場合には、各メモリセルに２ビットの情報を保持させることができる。
【０１２９】
図５において、信号線Ｓとビット線ＢＬは、兼用してもよい。信号線Ｓとビット線ＢＬを兼用することにより、配線数を低減することができる。また、図５（Ｃ）において、ソース線ＳＬは共通化してもよい。
【０１３０】
図２（Ａ）または図３（Ａ）に示したメモリセルアレイ２０１の代わりとして、図５（Ａ）または図５（Ｂ）に示したＮＡＮＤ型の半導体装置を用いてもよい。その場合、図５（Ａ）または図５（Ｂ）に示したＮＡＮＤ型の半導体装置をｎ列並べて用いてもよい。また、図２（Ａ）または図３（Ａ）に示したメモリセルアレイ２０１の代わりとして、図５（Ｃ）に示したＮＯＲ型の半導体装置を用いてもよい。
【０１３１】
開示する発明の半導体装置は、トランジスタ１６２のスイッチングによって動作し、トランジスタ１６２のオフ電流が極めて小さいことを利用してノードＦＧの電荷を長時間保持するものである。したがって、トランジスタ１６２のゲート電極に電気的に接続する書き込みワード線ＷＷＬに制御信号とは異なる短パルスやノイズ等の信号が入力され、トランジスタ１６２が瞬間的にオンすることがあると、メモリセル１７０に書き込まれたデータが消失するおそれがある。
【０１３２】
開示する発明の半導体装置では、図２乃至図４で説明したように、書き込みワード線ＷＷＬに電気的に接続する容量素子２５０またはノイズ除去回路２６０を設けることで、制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。これにより、メモリセル１７０が有するトランジスタ１６２が瞬間的にオンすることでメモリセル１７０に書き込まれたデータが消失してしまう誤動作を防ぐことが可能である。
【０１３３】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１３４】
（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図６乃至図１４を参照して説明する。
【０１３５】
〈半導体装置の断面構成および平面構成〉
図６は、半導体装置が有するメモリセルの構成の一例である。図６（Ａ）には、半導体装置が有するメモリセルの断面を、図６（Ｂ）には、半導体装置が有するメモリセルの平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図６（Ａ）および図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図６に示す半導体装置は、メモリセルとして用いることができる。
【０１３６】
なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１３７】
図６におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１３８】
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
【０１３９】
図６におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
【０１４０】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１４１】
また、酸化物半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されたものであることが望ましい。ＳＩＭＳ分析法により測定されるアルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下、Ｌｉの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下、Ｋの場合、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。
【０１４２】
酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐ．６２１−６３３）。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリーオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１４３】
また、酸化物半導体はフェルミ準位（Ｅｆ）と真性フェルミ準位（Ｅｉ）とが等しい（Ｅｆ＝Ｅｉ）、又はフェルミ準位（Ｅｆ）より真性フェルミ準位（Ｅｉ）が大きい（Ｅｆ＜Ｅｉ）、所謂ｐ−−型であることが好ましい。例えば、酸化物半導体に、ドーパントとして錫を添加することによってｐ−−型の酸化物半導体とすることができる。なお、酸化物半導体がｉ型（真性）または実質的にｉ型であると、不純物の添加によるフェルミ準位（Ｅｆ）の制御がより容易となるため、好ましい。さらにゲート電極として仕事関数（φＭ）が大きい材料を用いることが好ましい。上記構成とすると、トランジスタのノーマリーオフが可能となり、さらにトランジスタに逆バイアスを加えると効果的である。よって、８５℃においてはオフ電流値が１ｙＡ以下、室温においてはオフ電流値が０．１ｙＡ以下というオフ電流の低いトランジスタを得ることができるため、該トランジスタをメモリ素子に用いることによって、データの保持特性（メモリリテンション）が向上された半導体装置とすることができる。
【０１４４】
なお、図６のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１４５】
図６における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【０１４６】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１４７】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図１乃至図３の回路図におけるビット線ＢＬおよび信号線Ｓを兼用した配線に相当する。配線１５４は、ソース電極１４２ａと、導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【０１４８】
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１４９】
また、半導体装置が図２に示す構成である場合において、書き込みワード線ＷＷＬに電気的に接続する容量素子２５０の断面の一例を図７に示す。
【０１５０】
図７に示す容量素子２５０は、半導体層中に設けられた不純物領域１２６、ゲート絶縁層１２２ａと同層に設けられた絶縁層１２２、ゲート電極１２８ａと同層に設けられた導電層１２８ｃ、ソース電極１４２ａおよびドレイン電極１４２ｂと同層に設けられた導電層１４２ｃ、およびゲート電極１４８ａと同層に設けられた導電層１４８ｃで構成される。導電層１２８ｃ、導電層１４２ｃおよび導電層１４８ｃは電気的に接続され、容量素子２５０の電極の一方として機能し、不純物領域１２６は、容量素子２５０の電極の他方として機能し、絶縁層１２２は容量素子２５０の誘電体として機能する。このような構成とすることにより、十分な容量を確保することができる。なお、容量素子２５０は上記構成に限定されない。図６に示す半導体装置を構成する半導体層、絶縁層および導電層のいずれかを用いて、容量素子２５０を形成すればよい。例えば、容量素子２５０として、図６に示す容量素子１６４と同様の構成を採用してもよい。
【０１５１】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図８を参照して説明する。
【０１５２】
まず、ベース基板として半導体基板５００を準備する（図８（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ  Ｇｒａｄｅ  Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１５３】
なお、半導体基板５００に代えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板などを用いても良い。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１５４】
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
【０１５５】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図８（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１５６】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１５７】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図８（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１５８】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０１５９】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１６０】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これが気化することによって単結晶半導体基板５１０の汚染を低減させることができる。
【０１６１】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１６２】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図８（Ｄ）参照）。
【０１６３】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１６４】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１６５】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１６６】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
【０１６７】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０１６８】
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図８（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。
【０１６９】
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０１７０】
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
【０１７１】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０１７２】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０１７３】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図８（Ｆ）参照）。
【０１７４】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、５００℃以下（４００℃以上）とすると、より効果的である。
【０１７５】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０１７６】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図８（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０１７７】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０１７８】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図８（Ｇ）参照）。
【０１７９】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図９乃至図１２を参照して説明する。
【０１８０】
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図９および図１０を参照して説明する。なお、図９および図１０は、図８に示す方法で作成したＳＯＩ基板の一部であって、図６（Ａ）に示す下部のトランジスタに相当する断面工程図である。
【０１８１】
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図９（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１８２】
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図９（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０１８３】
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図９（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
【０１８４】
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図９（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
【０１８５】
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図９（Ｅ）参照）。
【０１８６】
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
【０１８７】
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図１０（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、ボロン（Ｂ）などの不純物元素を添加する。または、ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
【０１８８】
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図１０（Ｂ）参照）。
【０１８９】
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
【０１９０】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図１０（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
【０１９１】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図１０（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
【０１９２】
以上の工程により、下部のトランジスタ１６０を形成することができる（図１０（Ｄ）参照）。
【０１９３】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１９４】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図１１および図１２を参照して説明する。
【０１９５】
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１１（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０１９６】
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１９７】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０１９８】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
【０１９９】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【０２００】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
【０２０１】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
【０２０２】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【０２０３】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０２０４】
例えば、酸化物半導体層は、次のように形成することができる。
【０２０５】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【０２０６】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【０２０７】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【０２０８】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０２０９】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０２１０】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２１１】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０２１２】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【０２１３】
熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。
【０２１４】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０２１５】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１１（Ｂ）参照）。
【０２１６】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２１７】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０２１８】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０２１９】
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０２２０】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ  Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０２２１】
また、図１１（Ｂ）とは別の一例として、酸化物半導体層１４４とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。
【０２２２】
例えば、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極１４２ａ、ドレイン電極１４２ｂを形成することができる。
【０２２３】
また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。ソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。
【０２２４】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング剤の種類、濃度、エッチング時間等）を適宜調整する。
【０２２５】
酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層して、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
【０２２６】
酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。
【０２２７】
酸化物半導体層１４４、酸化物導電層、金属材料からなるドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。
【０２２８】
ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（モリブデン、タングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極及びドレイン電極との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
【０２２９】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１１（Ｃ）参照）。
【０２３０】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０２３１】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０２３２】
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０２３３】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２３４】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２３５】
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２３６】
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２３７】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減し、酸化物半導体層をＩ型化またはＩ型に限りなく近い酸化物半導体とすることができる。
【０２３８】
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。
【０２３９】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０２４０】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
【０２４１】
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
【０２４２】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１１（Ｄ）参照）。
【０２４３】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２４４】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１２（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２４５】
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図１２（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２４６】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２４７】
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２４８】
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２４９】
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２５０】
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２５１】
次に、配線１５４を覆うように絶縁層１５６を形成する（図１２（Ｃ）参照）。
【０２５２】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１２（Ｃ）参照）。
【０２５３】
なお、図７に示す容量素子２５０が有する不純物領域１２６、絶縁層１２２、導電層１２８ｃ、導電層１４２ｃおよび導電層１４８ｃは、トランジスタ１６０、トランジスタ１６２、および容量素子１６４の不純物領域１２６、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、ソース電極１４２ａおよびドレイン電極１４２ｂ、およびゲート電極１４８ａと同時に形成される。
【０２５４】
次に、図６に示すトランジスタ１６２として適用することができる、トランジスタの例を示す。
【０２５５】
図６に示すトランジスタ１６２の酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図６に示すトランジスタ１６２に酸化物導電層を設けたトランジスタ４４１、４４２を図１３（Ａ）（Ｂ）に示す。
【０２５６】
図１３（Ａ）（Ｂ）のトランジスタ４４１、４４２は、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図１３（Ａ）（Ｂ）のトランジスタ４４１、４４２は作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。
【０２５７】
図１３（Ａ）のトランジスタ４４１では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。
【０２５８】
図１３（Ｂ）のトランジスタ４４２では、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
【０２５９】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング剤の種類、濃度、エッチング時間等）を適宜調整する。
【０２６０】
酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０２６１】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ４４１、４４２が高速動作をすることができる。
【０２６２】
また、酸化物半導体層１４４、酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂの構成とすることによって、トランジスタ４４１、４４２の耐圧を向上させることができる。
【０２６３】
次に、図６に示すトランジスタ１６２の構造として、トップゲート構造を示したが、本発明の一態様は、これに限定されず、ボトムゲート構造とすることができる。図１４にボトムゲート構造の例について示す。
【０２６４】
図１４（Ａ）に示すトランジスタ４１０は、ゲート電極４０１上に、ゲート絶縁層４０２が設けられ、ゲート絶縁層４０２上に酸化物半導体層４０３が設けられ、酸化物半導体層４０３と接続されるソース電極４０５ａ、ドレイン電極４０５ｂが設けられている。なお、ゲート電極４０１と、酸化物半導体層４０３と、ゲート絶縁層４０２と、ソース電極４０５ａと、ドレイン電極４０５ｂは、図６に示すゲート電極１４８ａと、酸化物半導体層１４４と、ゲート絶縁層１４６と、ソース電極１４２ａと、ドレイン電極１４２ｂに相当する。なお、絶縁層４００は、絶縁層１３６、絶縁層１３８、絶縁層１４０などに相当する。
【０２６５】
図１４（Ｂ）に示すトランジスタ４２０は、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０３と、ソース電極４０５ａと、ドレイン電極４０５ｂとが設けられている点において図１４（Ａ）と同様である。図１４（Ａ）と異なる点は、酸化物半導体層４０３に接して絶縁層４２７が設けられている点にある。
【０２６６】
図１４（Ｃ）に示すトランジスタ４３０は、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０３と、ソース電極４０５ａと、ドレイン電極４０５ｂとが設けられている点において図１４（Ａ）と同様である。図１４（Ａ）と異なる点は、酸化物半導体層４０３に接するソース電極４０５ａとドレイン電極４０５ｂの位置である。つまり、図１４（Ａ）に示すトランジスタ４１０は、酸化物半導体層４０３の上でソース電極４０５ａとドレイン電極４０５ｂが接するのに対し、図１４（Ｃ）に示すトランジスタ４３０は、酸化物半導体層４０３の下でソース電極４０５ａとドレイン電極４０５ｂが接している。
【０２６７】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０２６８】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２６９】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２７０】
（実施の形態５）
上記実施の形態において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図１５を用いて説明する。
【０２７１】
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
【０２７２】
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。なお、絶縁層４００は、絶縁層１３６、絶縁層１３８、絶縁層１４０などに相当する。
【０２７３】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
【０２７４】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【０２７５】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図１５（Ａ）参照）。
【０２７６】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０２７７】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０２７８】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０２７９】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【０２８０】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図１５（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
【０２８１】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０２８２】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図１５（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０２８３】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０２８４】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２８５】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌ；  ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２８６】
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０２８７】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０２８８】
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ（例えば、実施の形態１乃至実施の形態４におけるトランジスタ１６２、実施の形態４におけるトランジスタ４１０、４２０、４３０、４４１、４４２）に、適宜用いることができる。
【０２８９】
また、酸化物半導体層４０３として本実施の形態の酸化物半導体積層を用いた実施の形態４におけるトランジスタ１６２においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図６に示すトランジスタ１６２では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【０２９０】
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０２９１】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２９２】
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２９３】
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２９４】
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２９５】
図１６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２９６】
図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２９７】
図１６（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２９８】
図１６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２９９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０３００】
１２０    半導体層
１２２    絶縁層
１２２ａ    ゲート絶縁層
１２４    マスク
１２６    不純物領域
１２８ａ    ゲート電極
１２８ｂ    導電層
１３０    不純物領域
１３２    不純物領域
１３４    チャネル形成領域
１３６    絶縁層
１３８    絶縁層
１４０    絶縁層
１４２ａ    ソース電極
１４２ｂ    ドレイン電極
１４４    酸化物半導体層
１４６    ゲート絶縁層
１４８ａ    ゲート電極
１４８ｂ    導電層
１５０    絶縁層
１５４    配線
１５６    絶縁層
１６０    トランジスタ
１６２    トランジスタ
１６４    容量素子
１７０    メモリセル
１９０    駆動回路
１９２    駆動回路
２０１    メモリセルアレイ
２５０    容量素子
２５１    抵抗素子
２６０    ノイズ除去回路
５００    半導体基板
５１０    単結晶半導体基板
５１２    酸化膜
５１４    脆化領域
５１６    単結晶半導体層
５１８    単結晶半導体層
７０１    筐体
７０２    筐体
７０３    表示部
７０４    キーボード
７１１    本体
７１２    スタイラス
７１３    表示部
７１４    操作ボタン
７１５    外部インターフェイス
７２０    電子書籍
７２１    筐体
７２３    筐体
７２５    表示部
７２７    表示部
７３１    電源
７３３    操作キー
７３５    スピーカー
７３７    軸部
７４０    筐体
７４１    筐体
７４２    表示パネル
７４３    スピーカー
７４４    マイクロフォン
７４５    操作キー
７４６    ポインティングデバイス
７４７    カメラ用レンズ
７４８    外部接続端子
７４９    太陽電池セル
７５０    外部メモリスロット
７６１    本体
７６３    接眼部
７６４    操作スイッチ
７６５    表示部
７６６    バッテリー
７６７    表示部
７７０    テレビジョン装置
７７１    筐体
７７３    表示部
７７５    スタンド
７８０    リモコン操作機
【図１】
0005798415.tif 000002
【図２】
0005798415.tif 000003
【図３】
0005798415.tif 000004
【図４】
0005798415.tif 000005
【図５】
0005798415.tif 000006
【図６】
0005798415.tif 000007
【図７】
0005798415.tif 000008
【図８】
0005798415.tif 000009
【図９】
0005798415.tif 000010
【図１０】
0005798415.tif 000011
【図１１】
0005798415.tif 000012
【図１２】
0005798415.tif 000013
【図１３】
0005798415.tif 000014
【図１４】
0005798415.tif 000015
【図１５】
0005798415.tif 000016
【図１６】
0005798415.tif 000017