(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体基板と、
前記炭化珪素半導体基板上に形成された、炭化珪素半導体からなる第１導電型のドリフト層と、
前記ドリフト層表層に選択的に複数形成された第２導電型のウェル領域と、
各前記ウェル領域表層に選択的に形成された第１導電型のソース領域とを備え、
前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、
前記セル配置領域においては、各前記ウェル領域に挟まれて第１絶縁膜を介して前記ドリフト層上に形成され、前記周辺領域においては、第２絶縁膜を介して前記ドリフト層上に形成されたゲート電極と、
前記ゲート電極を選択的に覆って形成された層間絶縁膜と、
前記セル配置領域において前記層間絶縁膜を覆って形成され、第１金属シリサイド膜を介して前記ソース領域と接続された、外部出力ソース電極と、
前記周辺領域において前記層間絶縁膜を覆って形成され、前記ゲート電極に接続された外部出力ゲート電極とをさらに備え、
前記ゲート電極の少なくとも上層は、第２金属シリサイド膜からなり、
前記第１金属シリサイド膜に含まれる第１金属とシリコンとの結合エネルギーが、前記第２金属シリサイド膜に含まれる第２金属とのシリコンとの結合エネルギーよりも小さく、
前記第２金属シリサイド膜の組成ＭＳｉｘ（Ｍは前記第２金属を示す）において、ｘが１．５以上２．０未満であることを特徴とする、
半導体装置。
【請求項２】
前記第２金属シリサイド膜の組成が、ＷＳｉｘであることを特徴とする、
請求項１に記載の半導体装置。
【請求項３】
前記セル配置領域における前記ゲート電極が、前記ドリフト層上のトレンチ領域に形成されることを特徴とする、
請求項１または請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極の全層が、前記第２金属シリサイド膜からなることを特徴とする、
請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
【請求項５】
（ａ）炭化珪素半導体基板上に、炭化珪素半導体からなる第１の導電型のドリフト層を形成する工程と、
（ｂ）前記ドリフト層表層に、第２導電型のウェル領域を選択的に複数形成する工程と、
（ｃ）前記ウェル領域表層に、第１導電型のソース領域を選択的に形成する工程と、
（ｄ）前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、前記ドリフト層上に、各前記ウェル領域に挟まれたゲート電極を第１絶縁膜を介して形成し、前記周辺領域においては、前記ドリフト層上に、前記ゲート電極を第２絶縁膜を介して形成する工程と、
（ｅ）前記ゲート電極を覆う層間絶縁膜を形成する工程と、
（ｆ）前記ソース領域および前記ゲート電極と接続されるコンタクトホールをそれぞれ同時に形成する工程と、
（ｇ）各前記コンタクトホールにおいて第１金属を形成し、当該第１金属を熱処理することにより、前記ソース領域上において第１金属シリサイド膜を形成する工程と、
（ｈ）前記セル配置領域において前記層間絶縁膜を覆い、前記第１金属シリサイド膜を介して前記ソース領域と接続された外部出力ソース電極と、前記周辺領域において前記層間絶縁膜を覆い、前記ゲート電極に接続された外部出力ゲート電極とを形成する工程とを備え、
前記ゲート電極の少なくとも上層は、第２金属シリサイド膜からなり、
前記第１金属シリサイド膜に含まれる前記第１金属とシリコンとの結合エネルギーが、前記第２金属シリサイド膜に含まれる第２金属とのシリコンとの結合エネルギーよりも小さく、
前記第２金属シリサイド膜の組成ＭＳｉｘ（Ｍは前記第２金属を示す）において、ｘが１．５以上２．０未満であることを特徴とする、
半導体装置の製造方法。
【請求項６】
前記工程（ｄ）において形成される前記ゲート電極上層の前記第２金属シリサイド膜の組成が、ＷＳｉｘであることを特徴とする、
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）が、前記ゲート電極をＣＶＤ法により形成する工程であることを特徴とする、
請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
（ｉ）前記工程（ｃ）の後、各前記ウェル領域の間の前記ドリフト層表層に、前記ウェル領域より深いトレンチ領域を形成する工程をさらに備え、
前記工程（ｄ）が、前記トレンチ領域内に、前記第１絶縁膜を介してゲート電極を形成する工程であることを特徴とする、
請求項５から請求項７のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｄ）において形成される前記ゲート電極の全層が、前記第２金属シリサイド膜からなることを特徴とする、
請求項５から請求項８のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関するものであり、特に、炭化珪素を用いた半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（ＳｉＣ）半導体を用いた半導体装置は、シリコン（Ｓｉ）半導体で形成したものと比較して、高電圧、大電流、高温動作に優れている。したがって、炭化珪素半導体を用いた半導体装置は、次世代の電力用半導体装置として開発が進められている。
【０００３】
大電流下での動作を実現するための、電力用縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、多数のＭＯＳＦＥＴの単位セル（ユニットセル）を並列に接続した素子構造から構成されている。
【０００４】
従来の半導体装置では、ソース領域およびｐ＋コンタクト領域と、外部出力ソース電極とのコンタクトを取るため、それら領域の上に第１コンタクトホール（ソースコンタクトホール）が形成される。
【０００５】
また、第１コンタクトホール内において、ソース領域およびコンタクト領域と、外部出力ソース電極との間には、オーミックコンタクトを取るための金属シリサイド膜が形成される。また、多結晶（ポリ）シリコン膜からなるゲート電極と、外部出力ゲート電極とのコンタクトを取るため、ゲート電極の上に第２コンタクトホール（ゲートコンタクトホール）が形成される。
【０００６】
オン抵抗を低減した大電力の半導体装置を実現するためには、炭化珪素（ＳｉＣ）からなるソース領域およびｐ＋コンタクト領域と、外部出力ソース電極との間のコンタクト抵抗を、オーミックコンタクトを得るなどして充分下げることが重要である。
【０００７】
当然のことながら、第２コンタクトホール（ゲートコンタクトホール）のゲート電極と外部出力ゲート電極との間のコンタクト抵抗も充分下げる必要がある。
【０００８】
従来、炭化珪素に対するオーミックコンタクトを得るために、金属膜を成膜した後、アニール処理によって上述の金属シリサイド膜を形成する。金属膜には例えばニッケル（Ｎｉ）膜が用いられ、金属シリサイド膜には例えばＮｉＳｉ膜が用いられる。
【０００９】
金属シリサイド膜を用いて、抵抗の低いオーミックコンタクトを得るためには、１０００℃程度の高温アニール処理が必要である。半導体装置のコンタクトを形成する従来の製造方法では、まず、写真製版技術で第１コンタクトホール（ソースコンタクトホール）の部分にレジストの開口部を作成する。そして、レジストをマスクとして、酸化膜と反応するガスプラズマを生成する反応性プラズマイオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）装置により、シリコン酸化膜等からなる層間酸化膜をエッチングする。このＲＩＥエッチングにより、その層間酸化膜およびゲート酸化膜を開口する第１コンタクトホールを形成する。
【００１０】
そして、第１コンタクトホール（ソースコンタクトホール）の中に金属膜、例えば、ニッケル（Ｎｉ）膜を形成した後、１０００℃程度の高温アニール処理で、ＮｉＳｉ膜などの金属シリサイド膜を形成する。
【００１１】
その後、第１コンタクトホールの形成手法と同様の手法で、第２コンタクトホール（ゲートコンタクトホール）を形成する。
【００１２】
そして、第１、第２コンタクトホールの中に金属膜、例えばアルミニウム（Ａｌ）膜を成膜し、そのアルミニウム（Ａｌ）膜をエッチングによるパターン加工することにより、外部出力ソース電極と、外部出力ゲート電極とを形成する。
【００１３】
ここで、第１、２コンタクトホールを別々に形成する理由について説明する。
【００１４】
仮に、第１、第２コンタクトホールを同時に形成したとすると、金属シリサイド膜を形成するためのニッケル（Ｎｉ）膜を第１コンタクトホール内に成膜する際、そのニッケル（Ｎｉ）膜が第２コンタクトホール内にも成膜されてしまう。
【００１５】
この状態で１０００℃の高温アニール処理がなされると、ニッケル（Ｎｉ）が、第２コンタクトホール（ゲートコンタクトホール）下のゲート電極中に拡散し、さらにその下の絶縁膜中まで達する。その結果、基板へのリークや耐圧の低下などの不良が発生する不具合がある。特に、シリコン（Ｓｉ）とニッケル（Ｎｉ）は反応しやすいので、１０００℃の高温アニール処理を行うと表面形状が凹凸となり、ニッケル（Ｎｉ）が拡散することになる。
【００１６】
以上のような不具合がある一方、炭化珪素（ＳｉＣ）に対して、低抵抗のオーミックコンタクトを得るためには、１０００℃の高温アニール処理が必要である。そのため、従来の製造方法では、上述のように、第１、第２コンタクトホールを別々に形成して、炭化珪素（ＳｉＣ）上だけにＮｉＳｉ膜（金属シリサイド膜）を形成していた。
【００１７】
しかしながら、従来の製造方法のように、第１、第２コンタクトホールを別々に形成するためには、写真製版プロセスおよび酸化膜のＲＩＥエッチングプロセスを２回行う必要がある。つまり、従来の製造方法の場合には製造工程が煩雑となり、製造プロセスに長時間を要するという問題があった。
【００１８】
一方、工程を減らすために第１、第２コンタクトホールを同時に形成すると、上述のようなニッケル（Ｎｉ）等の金属がゲート電極中に拡散するという問題があった。
【００１９】
さらに従来の炭化珪素半導体装置では、ゲート電極としてリン（Ｐ）が大量にドープされた多結晶シリコン膜（ドープトポリシリコン膜と称する）が使用されていた。ところが、このドープトポリシリコン膜の抵抗は金属膜よりも高く、電力用縦型ＭＯＳＦＥＴのスイッチング速度を向上させると、そのスイッチング損失が増大するという問題があった。
【００２０】
上記問題を解決する先行技術として、特許文献１に係る技術が存在する。
【００２１】
当該特許文献１に係る技術では、ゲート電極を、ドープトポリシリコン膜と金属シリサイド膜との積層構造とすることにより、ゲート電極の抵抗を下げている。また、この金属シリサイド膜と層間絶縁膜とのエッチングレートの比、すなわち選択比（層間絶縁膜のエッチングレート／金属シリサイド膜のエッチングレート）が大きいことを利用して、ソース領域上とゲート電極上とで異なる膜厚の絶縁膜に、同時にコンタクトホールを形成している。
【００２２】
その後、ニッケル（Ｎｉ）膜を成膜して８００〜１１００℃の高温アニール処理を行い、炭化珪素（ＳｉＣ）上にＮｉＳｉ膜を形成する。このとき、第２コンタクトホール内のゲート電極上にはＮｉＳｉ膜が形成される。そして、第１、第２コンタクトホールを形成するのに必要なＲＩＥエッチングは、１回だけである。
【００２３】
したがって、特許文献１に係る技術では、第１、第２コンタクトホールを別々に形成する方法よりも、製造コストを抑制することができ、ゲート電極を低抵抗化することができる。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】国際公開第２００９／１９８３７号
【発明の概要】
【発明が解決しようとする課題】
【００２５】
特許文献１に関わる半導体装置は、ゲート電極の金属シリサイド膜を以下のように形成していた。
【００２６】
すなわち、ドープトポリシリコンを堆積した後、写真製版工程でパターニングし、そのドープトポリシリコン膜の上にチタン（Ｔｉ）を堆積し、８００℃以下の低温アニール工程でチタン（Ｔｉ）とドープトポリシリコン膜とを反応させて、ＴｉＳｉ2膜を形成していた。
【００２７】
この際、ゲート電極のドープトポリシリコン膜の側壁にＴｉＳｉ2膜が形成されることで、ゲート長が長くなるのを防ぐため、ゲート電極の側壁を絶縁膜で覆うことによって、ゲート電極のドープトポリシリコン膜の側壁を保護している。
【００２８】
ここで、第２コンタクトホール（ゲートコンタクトホール）においては、ＴｉＳｉ2膜と外部出力ゲート電極（Ａｌ）との界面にＮｉＳｉ膜が存在する。ＮｉＳｉ膜は、アルミニウム（Ａｌ）等の金属膜に比べ比抵抗が大きいので、ゲートコンタクト抵抗が増大する等の問題があった。
【００２９】
本発明は、これらの問題を解決するためになされたものであり、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００３０】
本発明にかかる半導体装置は、炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された、炭化珪素半導体からなる第１導電型のドリフト層と、前記ドリフト層表層に選択的に複数形成された第２導電型のウェル領域と、各前記ウェル領域表層に選択的に形成された第１導電型のソース領域とを備え、前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、各前記ウェル領域に挟まれて第１絶縁膜を介して前記ドリフト層上に形成され、前記周辺領域においては、第２絶縁膜を介して前記ドリフト層上に形成されたゲート電極と、前記ゲート電極を選択的に覆って形成された層間絶縁膜と、前記セル配置領域において前記層間絶縁膜を覆って形成され、第１金属シリサイド膜を介して前記ソース領域と接続された、外部出力ソース電極と、前記周辺領域において前記層間絶縁膜を覆って形成され、前記ゲート電極に接続された外部出力ゲート電極とをさらに備え、前記ゲート電極の少なくとも上層は、第２金属シリサイド膜からなり、前記第１金属シリサイド膜に含まれる第１金属とシリコンとの結合エネルギーが、前記第２金属シリサイド膜に含まれる第２金属とのシリコンとの結合エネルギーよりも小さく、前記第２金属シリサイド膜の組成ＭＳｉｘ（Ｍは前記第２金属を示す）において、ｘが１．５以上２．０未満であることを特徴とする。
【００３１】
本発明にかかる半導体装置の製造方法は、（ａ）炭化珪素半導体基板上に、炭化珪素半導体からなる第１の導電型のドリフト層を形成する工程と、（ｂ）前記ドリフト層表層に、第２導電型のウェル領域を選択的に複数形成する工程と、（ｃ）前記ウェル領域表層に、第１導電型のソース領域を選択的に形成する工程と、（ｄ）前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、前記ドリフト層上に、各前記ウェル領域に挟まれたゲート電極を第１絶縁膜を介して形成し、前記周辺領域においては、前記ドリフト層上に、前記ゲート電極を第２絶縁膜を介して形成する工程と、（ｅ）前記ゲート電極を覆う層間絶縁膜を形成する工程と、（ｆ）前記ソース領域および前記ゲート電極と接続されるコンタクトホールをそれぞれ同時に形成する工程と、（ｇ）各前記コンタクトホールにおいて第１金属を形成し、当該第１金属を熱処理することにより、前記ソース領域上において第１金属シリサイド膜を形成する工程と、（ｈ）前記セル配置領域において前記層間絶縁膜を覆い、前記第１金属シリサイド膜を介して前記ソース領域と接続されたソース電極と、前記周辺領域において前記層間絶縁膜を覆い、前記ゲート電極に接続された外部出力ゲート電極とを形成する工程とを備え、前記ゲート電極の少なくとも上層は、第２金属シリサイド膜からなり、前記第１金属シリサイド膜に含まれる前記第１金属とシリコンとの結合エネルギーが、前記第２金属シリサイド膜に含まれる第２金属とのシリコンとの結合エネルギーよりも小さく、前記第２金属シリサイド膜の組成ＭＳｉｘ（Ｍは前記第２金属を示す）において、ｘが１．５以上２．０未満であることを特徴とする。
【発明の効果】
【００３２】
本発明にかかる半導体装置によれば、炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された、炭化珪素半導体からなる第１導電型のドリフト層と、前記ドリフト層表層に選択的に複数形成された第２導電型のウェル領域と、各前記ウェル領域表層に選択的に形成された第１導電型のソース領域とを備え、前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、各前記ウェル領域に挟まれて第１絶縁膜を介して前記ドリフト層上に形成され、前記周辺領域においては、第２絶縁膜を介して前記ドリフト層上に形成されたゲート電極と、前記ゲート電極を選択的に覆って形成された層間絶縁膜と、前記セル配置領域において前記層間絶縁膜を覆って形成され、第１金属シリサイド膜を介して前記ソース領域と接続された、外部出力ソース電極と、前記周辺領域において前記層間絶縁膜を覆って形成され、前記ゲート電極に接続された外部出力ゲート電極とをさらに備え、前記ゲート電極の少なくとも上層は、第２金属シリサイド膜からなり、前記第１金属シリサイド膜に含まれる第１金属とシリコンとの結合エネルギーが、前記第２金属シリサイド膜に含まれる第２金属とのシリコンとの結合エネルギーよりも小さく、前記第２金属シリサイド膜の組成ＭＳｉｘ（Ｍは前記第２金属を示す）において、ｘが１．５以上２．０未満であることにより、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減することができる。
【００３３】
本発明にかかる半導体装置の製造方法によれば、（ａ）炭化珪素半導体基板上に、炭化珪素半導体からなる第１の導電型のドリフト層を形成する工程と、（ｂ）前記ドリフト層表層に、第２導電型のウェル領域を選択的に複数形成する工程と、（ｃ）前記ウェル領域表層に、第１導電型のソース領域を選択的に形成する工程と、（ｄ）前記ウェル領域が配置されたセル配置領域を平面視上囲む領域を、周辺領域とし、前記セル配置領域においては、前記ドリフト層上に、各前記ウェル領域に挟まれたゲート電極を第１絶縁膜を介して形成し、前記周辺領域においては、前記ドリフト層上に、前記ゲート電極を第２絶縁膜を介して形成する工程と、（ｅ）前記ゲート電極を覆う層間絶縁膜を形成する工程と、（ｆ）前記ソース領域および前記ゲート電極と接続されるコンタクトホールをそれぞれ同時に形成する工程と、（ｇ）各前記コンタクトホールにおいて第１金属を形成し、当該第１金属を熱処理することにより、前記ソース領域上において第１金属シリサイド膜を形成する工程と、（ｈ）前記セル配置領域において前記層間絶縁膜を覆い、前記第１金属シリサイド膜を介して前記ソース領域と接続されたソース電極と、前記周辺領域において前記層間絶縁膜を覆い、前記ゲート電極に接続された外部出力ゲート電極とを形成する工程とを備え、前記ゲート電極の少なくとも上層は、第２金属シリサイド膜からなり、前記第１金属シリサイド膜に含まれる前記第１金属とシリコンとの結合エネルギーが、前記第２金属シリサイド膜に含まれる第２金属とのシリコンとの結合エネルギーよりも小さく、前記第２金属シリサイド膜の組成ＭＳｉｘ（Ｍは前記第２金属を示す）において、ｘが１．５以上２．０未満であることにより、製造コストを低減し、さらにゲート電極およびゲートコンタクトの抵抗を低減することができる。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１における炭化珪素半導体装置の上面図である。
【図２】実施の形態１における炭化珪素半導体装置のチップ内部の上面図である。
【図３】実施の形態１における炭化珪素半導体装置の、素子端面における断面図である。
【図４】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図５】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図６】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図７】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図８】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図９】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１０】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１１】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１２】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１３】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１４】実施の形態１における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１５】実施の形態１における炭化珪素半導体装置の変形例の素子端面における断面図である。
【図１６】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１７】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１８】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１９】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２０】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２１】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２２】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２３】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２４】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２５】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２６】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２７】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２８】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２９】実施の形態２における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図３０】シリコン（Ｓｉ）と金属の原子数の比に対応する金属シリサイド膜の比抵抗を表す関係図である。
【図３１】各種金属とシリコン（Ｓｉ）との結合エネルギーを示す図である。
【発明を実施するための形態】
【００３５】
以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
【００３６】
＜Ａ．実施の形態１＞
＜Ａ−１．構成＞
図１は、本実施の形態１に係る半導体装置としての炭化珪素半導体装置、具体的には、セル構造からなるＭＯＳ構造を備えたスイッチング素子を有する炭化珪素ＭＯＳＦＥＴの、その上面構成を模式的に示した上面図である。以下の実施の形態では炭化珪素を備えた半導体装置について説明するが、炭化珪素を用いる場合に限られるものではない。
【００３７】
炭化珪素半導体装置４０の４つの側面の内の一側面（図面上方）の上端中央部には、外部の制御回路（図示せず）からゲート電圧が印加される外部出力ゲート電極１５が形成されている。
【００３８】
また、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個並列配置されたセル配置領域２０に、ユニットセルのソース電極を並列接続した外部出力ソース電極１０が形成されている。
【００３９】
そして、外部出力ソース電極１０の周囲に、ゲート配線７３が外部出力ゲート電極１５と接続して形成されている。各ユニットセルのゲート電極（図示せず）には、外部出力ゲート電極１５に印加されるゲート電圧が、外部出力ゲート電極１５およびゲート配線７３を通じて供給される。
【００４０】
なお、通常の製品では、温度センサーおよび電流センサー用の電極が半導体素子に形成されている場合が多いが、それらの電極の形成の有無は、後述する本素子の効果に何らの影響を及ぼすものではない。加えて、外部出力ゲート電極１５の位置、個数、ゲート配線７３の形状、および外部出力ソース電極１０の形状、個数等もＭＯＳＦＥＴによっては多種多様のケースが有り得るが、それらも、上記の電流センサー用電極等と同様に、後述する本装置の効果に何らの影響を及ぼすものではない。
【００４１】
図２は、本実施の形態１に係る炭化珪素ＭＯＳＦＥＴの、炭化珪素内部の最表面近傍を模式的に示す上面図であり、図１のＡ−Ａ’線近傍の上面図である。
【００４２】
ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個並列配置されたセル配置領域２０と、周辺領域２１（外部出力ゲート電極領域）とから構成されている。
【００４３】
ここで、セル配置領域２０とは、複数のトランジスタセル（縦型ＭＯＳＦＥＴのユニットセル）がマトリクス状に配置されている領域である。ユニットセルは、ｐ＋コンタクト領域５を平面視上囲んでソース領域３、さらにはベース領域４が形成されており、ソースコンタクトホール１２が、ｐ＋コンタクト領域５が形成された領域を囲むように形成されている。
【００４４】
これに対して、周辺領域２１とは、トランジスタセルが形成されない領域である。ゲートコンタクトホール１３が配置されて複数形成されている。
【００４５】
ここで図２では、セル配置領域２０において、上記トランジスタセルは図面左右上下に３×３だけ配置されている。しかしながら、当該配置に限定されるわけでなく、実際には、より多くのトランジスタセルが配置される。
【００４６】
図３は、図２のＢ−Ｂ’線上の断面図である。図２および３に示すように、炭化珪素ＭＯＳＦＥＴは、第１導電型の炭化珪素（ＳｉＣ）半導体基板１と、炭化珪素（ＳｉＣ）半導体基板１上に形成された第１導電型のドリフト層２と、ドリフト層２表層に選択的に形成された、第２導電型のウェル領域としてのベース領域４と、ベース領域４表層に選択的に形成された第１導電型のソース領域３と、ソース領域３に形成されたｐ＋コンタクト領域５と、ドリフト層２上に選択的に形成された第１絶縁膜としてのゲート酸化膜６と、周辺領域２１において、ドリフト層２上に形成された第２絶縁膜としての酸化膜１４と、セル配置領域２０においてはドリフト層２およびベース領域４に跨ってゲート酸化膜６上に形成され、また周辺領域２１においては酸化膜１４上に形成されたゲート電極７と、ベース領域４に囲まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域１６と、ゲート電極７を覆って形成された層間絶縁膜８と、セル配置領域２０において層間絶縁膜８上に形成され、第１金属シリサイド膜としてのＮｉＳｉ2膜１８を介してｐ＋コンタクト領域５及びソース領域３の一部と接続された外部出力ソース電極１０と、周辺領域２１において層間絶縁膜８上に形成され、ゲート電極７と接続された外部出力ゲート電極１５と、炭化珪素（ＳｉＣ）半導体基板１下面に形成されたドレイン電極９と、ドレイン電極９のさらに下面に形成された裏面接続電極１１とを備える。
【００４７】
ここで、外部出力ソース電極１０とｐ＋コンタクト領域５とが、ＮｉＳｉ2膜１８を介して接続される領域をソースコンタクトホール１２、外部出力ゲート電極１５とゲート電極７とが接続される領域をゲートコンタクトホール１３とする。なお、ゲート酸化膜６と酸化膜１４とを含めた構成を、「絶縁膜」と称することとする。
【００４８】
炭化珪素（ＳｉＣ）半導体基板１は、例えば、高濃度のｎ型（以下、単にｎ＋と記す場合がある）の半導体基板である。炭化珪素（ＳｉＣ）半導体基板１は、炭化珪素からなり、シリコンよりバンドギャップの広いバンドギャップを有する半導体基板である。なお、本実施の形態ではｎ型が第１導電型である。
【００４９】
炭化珪素（ＳｉＣ）半導体基板１上には、低濃度のｎ型（以下、単にｎ−と記す場合もある）の半導体層であるドリフト層２が形成されている。ドリフト層２は、炭化珪素（ＳｉＣ）半導体基板１上に、たとえばエピタキシャル成長して形成される。
【００５０】
セル配置領域２０に着目して、ドリフト層２の表面内の所定の領域には、ｎ＋型のソース領域３（電流出力領域）と、ｐ型のベース領域４（ウェル領域）と、高濃度のｐ型（単にｐ＋と記す場合がある）のｐ＋コンタクト領域５とが各々形成されている。ここで、本実施の形態では、ｐ型が第２導電型である。
【００５１】
ｐ型のベース領域４は、ドリフト層２の表面内に選択的に形成されており、平面視においてソース領域３を囲繞している。ベース領域４の表面からの深さは、ソース領域３の表面からの深さよりも深く形成される。
【００５２】
ｎ＋型のソース領域３は、ベース領域４の表面内に選択的に形成されており、平面視においてｐ＋コンタクト領域５を囲繞している。具体的に、平面視において、ソース領域３の中央に、ｐ＋コンタクト領域５が形成される。ｐ＋コンタクト領域５は、外部出力ソース電極１０とｐ型のベース領域４との電気的なコンタクトを取るために設けられている。
【００５３】
セル配置領域２０において、ドリフト層２の上には、ゲート酸化膜６が選択的に形成されている。また、周辺領域２１において、ドリフト層２の上には、ゲート酸化膜６よりも厚い酸化膜１４が形成されている。
【００５４】
また、ゲート酸化膜６および酸化膜１４の上（上記した絶縁膜の上と把握できる）には、ドープトポリシリコン膜７１と、ドープトポリシリコン膜７１上に形成された、第２金属シリサイド膜としてのタングステンシリサイド（ＷＳｉｘ膜７２）との積層膜からなるゲート電極７が形成されている。つまり、ゲート電極７は、図２に示すように、セル配置領域２０から周辺に至って延設されている。
【００５５】
本実施の形態１では、ゲート電極７を構成するＷＳｉｘ膜７２の組成はＷＳｉの化学当量ＷＳｉ2よりも第２金属としてのタングステン（Ｗ）が多くなるよう形成されている。すなわち上記のｘの値は、例えば１．９５になっている。
【００５６】
なお以下では、簡単のため、ソース領域３およびｐ＋コンタクト領域５からなる領域をＳｉＣ領域３〜５と記すこともある。
【００５７】
ゲート電極７を覆うように、例えば酸化膜（ＳｉＯ2）からなる層間絶縁膜８が形成されている。セル配置領域２０において、ＳｉＣ領域３〜５と外部出力ソース電極１０とのコンタクトを取るため、ソースコンタクトホール１２が開口されている。これに対して、周辺領域２１において、ゲート電極７と外部出力ゲート電極１５とのコンタクトを取るため、ゲートコンタクトホール１３が開口されている。
【００５８】
セル配置領域２０において、ソースコンタクトホール１２を充填するように、層間絶縁膜８上には、例えばアルミニウム（Ａｌ）膜からなる外部出力ソース電極１０が形成されている。
【００５９】
ソースコンタクトホール１２内で、外部出力ソース電極１０とｎ＋型のソース領域３とｐ＋コンタクト領域５との間には、ＮｉＳｉ2からなるＮｉＳｉ2膜１８（第１金属シリサイド膜）が形成されている。
【００６０】
外部出力ソース電極１０は、ソースコンタクトホール１２内で、ｎ＋型のソース領域３とｐ＋コンタクト領域５とに電気的に接続されている。
【００６１】
これに対して、周辺領域２１において、ゲートコンタクトホール１３を充填するように、層間絶縁膜８上に、例えばアルミニウム（Ａｌ）膜からなる外部出力ゲート電極１５が形成されている。外部出力ゲート電極１５は、ゲートコンタクトホール１３内で、ゲート電極７に電気的に接続されている。
【００６２】
炭化珪素（ＳｉＣ）半導体基板１の裏面上には、金属膜および金属シリサイド膜からなる積層構造のドレイン電極９が形成されている（図３では、簡略化のため単層構造のように図示されている）。本実施の形態１では、ドレイン電極９の金属膜は、ニッケル（Ｎｉ）膜であり、ドレイン電極９の金属シリサイド膜はＮｉＳｉ2膜である。
【００６３】
ドレイン電極９上（図３においては下側）には、例えばＮｉ／Ａｕの積層膜からなる裏面接続電極１１が形成されている（図３では、簡略化のため単層構造のように図示されている）。
【００６４】
外部出力ソース電極１０と裏面接続電極１１との間に高電圧を印加しても、ゲート電極７に電圧を印加してない場合には、ゲート電極７直下のベース領域４にはチャネルが形成されない。つまり、当該電圧印加状況では、ＭＯＳＦＥＴは電子が流れないオフ状態となる。
【００６５】
これに対して、外部出力ソース電極１０と裏面接続電極１１との間に高電圧を印加し、さらにゲート電極７に正電圧を印加する。すると、ベース領域４上側にチャネルが形成され、ソース領域３からチャネル領域（ベース領域４）、ドリフト層２、炭化珪素（ＳｉＣ）半導体基板１、ドレイン電極９の経路で電子が流れる。つまり、当該電圧印加状況では、ＭＯＳＦＥＴは電子が流れるオン状態となる。このように、ゲート電極７に印加するゲート電圧により電流のオン／オフが制御できる。
【００６６】
＜Ａ−２．製造方法＞
次に、図４〜図１４に示す工程別断面図を用いて、本実施の形態１に係る半導体装置の製造方法について説明する。
【００６７】
まず、図４の構成が形成されるまでの工程について説明する。たとえば、炭化珪素（ＳｉＣ）半導体基板１上においてエピタキシャル成長させることにより、ｎ＋型の炭化珪素（ＳｉＣ）半導体基板１上にｎ型のドリフト層２を形成する。当該ドリフト層２は、炭化珪素（ＳｉＣ）からなる半導体層である。
【００６８】
セル配置領域２０において、ドリフト層２表面内に、ｐ型のベース領域４を選択的に形成する。さらに、ベース領域４の表面内において、ｎ＋型のソース領域３およびｐ型のベースコンタクト領域であるｐ＋コンタクト領域５を選択的に形成する。
【００６９】
ここで、ｎ型の領域は、例えば窒素（Ｎ）イオンを注入し、ｐ型の領域は、例えばアルミニウム（Ａｌ）イオンを注入して形成する。当該ｎ型の領域およびｐ型の領域は、１５００℃以上の高温アニール処理を施すことにより活性化される。
【００７０】
次に、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ドリフト層２上に１μｍ程度の膜厚の酸化膜（ＳｉＯ2）を形成する。その後、写真製版とエッチングとにより、セル配置領域２０側の当該酸化膜を除去する。これにより、周辺領域２１のドリフト層２上に、酸化膜１４が形成される。
【００７１】
その後、図５に示すように酸素や水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配置領域２０のＳｉＣ領域２〜５の上部を酸化する。これにより、セル配置領域２０におけるＳｉＣ領域２〜５上に、熱酸化膜（ＳｉＯ2）のゲート酸化膜６を形成する。ゲート酸化膜の膜厚は例えば５０ｎｍである。当該酸化膜１４およびゲート酸化膜６の形成工程が、セル配置領域２０および周辺領域２１のドリフト層２の上面に「絶縁膜」を形成する工程となる。
【００７２】
なお、本実施の形態では、ゲート酸化膜６は熱酸化膜であるものとして説明するが、これに限ったものでない。ゲート酸化膜６は、ＣＶＤ法で形成した酸化膜でもよいし、熱酸化膜とのＣＶＤ法で形成した酸化膜との積層膜であってもよい。
【００７３】
次に、ＣＶＤ法により、ゲート酸化膜６および酸化膜１４上に、ゲート電極を構成するドープトポリシリコン膜７１を形成する。さらに表面の清浄度を保ったまま、すなわちドープトポリシリコン膜７１上に形成された自然酸化膜（ＳｉＯ2）を希釈した弗酸（ＨＦ）で除去した後、スパッタ法により、ドープトポリシリコン膜７１上に、ゲート電極を構成する、第２金属シリサイド膜としてのＷＳｉｘ膜７２を形成する。このドープトポリシリコン膜７１とＷＳｉｘ膜７２との積層膜により、ゲート電極７が構成される。
【００７４】
ここで、ＷＳｉｘ膜７２の組成を表すｘは例えば１．９５とする。ＷＳｉｘの組成は、スパッタ装置のターゲットのタングステン（Ｗ）とシリコン（Ｓｉ）の混合比を変更することにより調整できる。なお、ドープトポリシリコン膜７１の膜厚は２００ｎｍ、ＷＳｉｘ膜７２の膜厚は４００ｎｍとし、ＷＳｉｘ膜７２の膜厚を厚く設定する。
【００７５】
以上の工程までにより、図５に示した構造体が形成される。
【００７６】
次に、ゲート電極７に対して、写真製版処理とエッチング処理とを施す。これにより、図６に示すように、ソース領域３の上方およびｐ＋コンタクト領域５の上方に存在するゲート電極７を除去し、ベース領域４、ＪＦＥＴ領域１６および周辺にゲート電極７を形成する。
【００７７】
次に、基板全面に、ＣＶＤ法により膜厚１μｍの酸化膜を形成し、層間絶縁膜８とする（図７参照）。続いて図８に示すように、写真製版処理とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）エッチング処理とにより、セル配置領域２０のソース領域３の一部とｐ＋コンタクト領域５の上部とにソースコンタクトホール１２を、周辺領域２１のゲート電極７上部にゲートコンタクトホール１３をそれぞれ形成する。
【００７８】
ソースコンタクトホール１２およびゲートコンタクトホール１３は、同時に形成される。当該エッチングにより、ソースコンタクトホール１２の底面からは、ソース領域４の一部およびｐ＋コンタクト領域５が露出している。また、ゲートコンタクトホール１３の底面からは、ゲート電極７が露出している。
【００７９】
ソースコンタクトホール１２およびゲートコンタクトホール１３は、確実に開口させる必要がある。このため、本実施の形態１では、ソースコンタクトホール１２、ゲートコンタクトホール１３それぞれを開口させるのに必要なエッチング時間の１．２倍以上の時間で、オーバーエッチング処理込みのエッチングを行う。
【００８０】
なお、ソースコンタクトホール１２およびゲートコンタクトホール１３を完全に開口させるためオーバーエッチングを行っている。このオーバーエッチングによりベース領域４やソース領域３およびＷＳｉｘ膜７２が消失しないよう、層間絶縁膜８やゲート酸化膜６のエッチングレートを、ＳｉＣ領域３〜５を構成する炭化珪素（ＳｉＣ）およびＷＳｉｘ膜７２のエッチングレートより充分大きくして行う。
【００８１】
次に、図９に示すように、基板全面に、第１金属の膜であるニッケル（Ｎｉ）膜１７を形成する。また、ニッケル（Ｎｉ）膜１７は、例えばスパッタ法により作成される。また、ニッケル（Ｎｉ）膜１７の膜厚は、例えば５０ｎｍ程度とする。
【００８２】
その後、図９に示した構造体に対して、第１のアニール処理を施す。これにより、図１０に示すように、ソースコンタクトホール１２の底面から露出した、ソース領域３上部およびｐ＋コンタクト領域５上部に、第１金属シリサイド膜（本実施の形態１では、ＮｉＳｉ2膜１８）を形成する。当該第１のアニール処理は、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により、温度３００〜８００℃で行う。当該温度による加熱により、ニッケル（Ｎｉ）膜１７のニッケル（Ｎｉ）と、これに接するＳｉＣ領域３〜５を構成する炭化珪素（ＳｉＣ）とが反応して、ＮｉＳｉ2膜１８が形成される。
【００８３】
第１金属シリサイド膜としてのＮｉＳｉ2膜１８を形成した後、例えば、硫酸や塩酸を含む酸系の薬液で、ＮｉＳｉ2膜１８を形成した構造を洗浄する。当該洗浄により、上記シリサイド化反応において未反応となったニッケル（Ｎｉ）膜１７が除去される。当該未反応のニッケル（Ｎｉ）膜１７除去後の様子を、図１１に図示する。ＷＳｉｘ膜７２上にはＮｉＳｉ2膜が形成されないために、ゲートコンタクトホール１３にはＮｉＳｉ2膜はない。
【００８４】
その後、炭化珪素（ＳｉＣ）半導体基板１の裏面にドレイン電極９を形成する（図１２参照）。当該ドレイン電極９の形成は、次の手順で行う。
【００８５】
まず、炭化珪素（ＳｉＣ）半導体基板１の裏面に対してスパッタ法を施し、厚さが３００ｎｍのニッケル（Ｎｉ）膜を成膜する。次に、例えばＲＴＡ法で１０００℃程度の第２のアニール処理を実施する。
【００８６】
このように、本実施の形態１では、上記未反応のニッケル（Ｎｉ）膜１７を除去した後、第１のアニール処理の温度（３００〜８００℃）よりも高温である第２のアニール処理を行う。後述する理由により、第２のアニール処理の時間は短い方が好ましい。本実施の形態１では３０秒で行うものとする。
【００８７】
これにより、ソースコンタクトホール１２内のＮｉＳｉ2膜１８のコンタクト抵抗をさらに低下させることができる。さらに、炭化珪素（ＳｉＣ）半導体基板１の裏面に形成した上述のニッケル（Ｎｉ）膜が、炭化珪素（ＳｉＣ）半導体基板１裏面と反応してＮｉＳｉ2膜も同時に形成され、これらの間にも低抵抗のオーミックコンタクトが実現される。こうして、炭化珪素（ＳｉＣ）半導体基板１の裏面に、ニッケル（Ｎｉ）膜とＮｉＳｉ2膜とからなるドレイン電極９が形成される（図１２参照）。
【００８８】
次に、ソースコンタクトホール１２およびゲートコンタクトホール１３を充填するように、層間絶縁膜８上に、電極膜を形成する。当該電極膜は、例えば、膜厚が３μｍのアルミニウム（Ａｌ）膜を採用することができ、たとえばスパッタ法により形成される。
【００８９】
その後、当該電極膜に対して、写真製版とエッチング処理とを施す。これにより、電極膜がパターニングされ、図１３に示したように、外部出力ソース電極１０と外部出力ゲート電極１５とが形成される。ここで、当該パターニングにより、外部出力ソース電極１０と外部出力ゲート電極１５とは、電気的に分離される。
【００９０】
また、外部出力ソース電極１０は、セル配置領域２０に形成され、ＮｉＳｉ2膜１８を介して、ソース領域３上部およびｐ＋コンタクト領域５上部と電気的に接続される。これに対して、外部出力ゲート電極１５は、周辺領域２１に形成され、ゲート電極７と電気的に接続される。
【００９１】
最後に、図１４に示したように、スパッタ法等により、ドレイン電極９上に裏面接続電極１１を形成する。裏面接続電極１１は例えば、膜厚が１５０ｎｍの金（Ａｕ）膜を使用することができる。
【００９２】
以上のように、本実施の形態１に係る炭化珪素半導体装置では、ソースコンタクトホール１２内に第１金属シリサイド膜としてのＮｉＳｉ2膜１８を形成しており、ゲート電極７の上部にシリコン（Ｓｉ）よりもタングステン（Ｗ）の含有量が多い第２金属シリサイド膜としてのＷＳｉｘ膜７２（ｘ＝１．９５）を使用している。
【００９３】
また、シリコン（Ｓｉ）と第１金属としてのニッケル（Ｎｉ）との結合エネルギーは、シリコン（Ｓｉ）と第２金属としてのタングステン（Ｗ）との結合エネルギーより小さい。このためソースコンタクトホール１２およびゲートコンタクトホール１３を同時に開口し、ホール開口後の工程においてニッケル（Ｎｉ）を形成した場合でも（図９参照）、ＷＳｉｘ膜７２上にＮｉＳｉ2膜が形成されることがない。よって、ゲート電極７の抵抗およびゲートコンタクト抵抗を低減して、製造コストを削減した炭化珪素半導体装置を得ることができる。
【００９４】
以下、ＷＳｉｘ膜７２上にＮｉＳｉ2膜が形成されない理由について説明する。
【００９５】
図３１に、各種金属とシリコン（Ｓｉ）との結合エネルギーを示す。図３１に示すように、ニッケル（Ｎｉ）のシリコン（Ｓｉ）との結合エネルギー（０．８９ｅＶ）は、タングステン（Ｗ）とシリコン（Ｓｉ）との結合エネルギー（０．９６ｅＶ）より小さいため、ホール開口後の工程においてＷＳｉｘ膜７２上に堆積されたニッケル（Ｎｉ）が、タングステン（Ｗ）からシリコン（Ｓｉ）を解離させてＮｉＳｉ2膜が形成されることはない。
【００９６】
また、ＷＳｉｘ膜７２の組成を表すｘは例えば１．９５とされ、ＷＳｉｘ膜７２は、シリコン（Ｓｉ）原子に対してタングステン（Ｗ）原子が過剰に存在する膜である。よって、タングステン（Ｗ）と結合していないシリコン（Ｓｉ）原子は存在しないため、ＷＳｉｘ膜７２上に堆積されたニッケル（Ｎｉ）が、ＷＳｉｘ中の過剰なシリコン（Ｓｉ）と結合してＮｉＳｉ2膜が形成されることはない。
【００９７】
上記の２つの理由により、ゲートコンタクトホール１３にアルミニウム（Ａｌ）より抵抗率の高いＮｉＳｉ2膜が形成されることがないので、ゲートコンタクト抵抗の上昇を抑制することができる。
【００９８】
次に、ＷＳｉｘの組成に関して説明する。図３０はシリサイドの組成と比抵抗との関係を表した関係図である。
【００９９】
金属シリサイド膜はドープトポリシリコン膜の上に堆積されており、比抵抗はシリサイドおよびポリシリコンの両方の抵抗を合成した値である。横軸はシリコン（Ｓｉ）と金属との原子数の比で、比抵抗は１０００℃、２０分の熱処理後の値を示す。縦軸は抵抗率（μΩｃｍ）である。図３０中には、ＷＳｉｘの値（実線）の他に、ＴｉＳｉｘの値も示されている（左側の縦軸がＷＳｉｘに、右側の縦軸がＴｉＳｉｘにそれぞれ対応する）。
【０１００】
図３０から、ＷＳｉｘ（実線）はｘの値がおよそ１．５〜２．３までは比抵抗は小さいが、これ以外のｘの値においては比抵抗は増大することが分かる。
【０１０１】
一般的には、金属シリサイドの比抵抗は、ｘの値がおよそ１〜３．０のところで最小になり、この範囲では比抵抗はほぼ一定である。この範囲外では、ｘの値が大きくても（シリコンが過剰）、小さくても（金属が過剰）、比抵抗は大きくなる（図３０のＴｉＳｉｘ（点線）参照）。
【０１０２】
この点を鑑み、金属シリサイド膜の組成は、ｘの値が１．５以上であることが低抵抗の観点から望ましい。また前述したように、金属が過剰な膜状態を実現すべく、ｘの値は２．０未満である必要がある。実施の形態１では、スパッタ法やＣＶＤ法の製造時の組成のバラツキの観点から、ｘの値は１．９５に設定した。
【０１０３】
特許文献１においては、ゲート電極７と外部出力ゲート電極１５との間にＮｉＳｉ膜が形成され、ゲートコンタクト抵抗が増大するという問題点があった。これは、ゲート電極の上層に形成する金属シリサイド膜を、第１金属としてのＴｉをドープトポリシリコン膜（ゲート電極の下層）上に堆積させ、熱処理によってドープトポリシリコン膜と反応させたチタンシリサイド膜（ＴｉＳｉ2膜）にしていたためである。
【０１０４】
シリコン（Ｓｉ）原子はＴｉＳｉ2膜中を拡散しやすいため、ソースコンタクト部にニッケル（Ｎｉ）を堆積して炭化珪素（ＳｉＣ）と反応させ、ＮｉＳｉ膜を形成するアニール処理の際に、ドープトポリシリコン膜のシリコン（Ｓｉ）がＴｉＳｉ2膜中に拡散し、ゲートコンタクト部に堆積したニッケル（Ｎｉ）と反応して、ＮｉＳｉ膜が形成されてしまうことが避けられない。これは細線化効果と呼ばれているものである。
【０１０５】
ＴｉＳｉ2膜はＴｉが過剰に存在していない膜であるために、ドープトポリシリコン膜のシリコン（Ｓｉ）がＴｉＳｉ2膜表面まで拡散することを阻止できないのである。
【０１０６】
＜Ａ−３．変形例＞
なお、本実施の形態１では第１金属シリサイドとして用いる金属としてニッケル（Ｎｉ）を示したが、第１金属シリサイドはニッケル（Ｎｉ）を用いたものに限られるものではなく、炭化珪素（ＳｉＣ）との間でシリサイド化反応する金属であり、そのシリコン（Ｓｉ）との結合エネルギーが、第２金属シリサイドを構成する金属とシリコン（Ｓｉ）との結合エネルギーより小さければよい。
【０１０７】
例えば、第１金属シリサイドに用いる金属して白金（Ｐｔ）、第２金属シリサイドに用いる金属としてコバルト（Ｃｏ）を設定することも可能である。
【０１０８】
第２金属シリサイドを構成する組成は、その金属とシリコン（Ｓｉ）との化学当量より金属を過剰にしておく必要がある。
【０１０９】
さらに炭化珪素（ＳｉＣ）半導体基板１の裏面にドレイン電極９を形成する工程の、第２のアニール処理の時間は前述したように短い方が好ましい。これは第２のアニール処理の時間が長くなると、ドープトポリシリコン膜７１中のシリコン（Ｓｉ）原子が、例えばＷＳｉｘ膜７２のＷＳｉｘ中に拡散し、シリコン（Ｓｉ）原子がタングステン（Ｗ）原子に比べ過剰な状態となってしまうからである。
【０１１０】
この現象を回避するために、ＷＳｉｘ膜７２の膜厚をドープトポリシリコン膜７１より厚く形成し、シリコン（Ｓｉ）原子がＷＳｉｘ膜７２の表面まで拡散しないようにすることができる。
【０１１１】
さらにゲート電極には、ドープトポリシリコン膜を使用しなくても問題はない。図１５に示すように、ＷＳｉｘ（第２金属シリサイド膜）のみからなるゲート電極７４を備えるＭＯＳＦＥＴを作製してもよい。
【０１１２】
図１５の構造では、ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を調整すれば、実施の形態１の２層からなるゲート電極７よりも、さらにゲート電極の抵抗を下げることができる。
【０１１３】
この変形例においても、ゲート電極７４のＷＳｉｘのｘの値は１．９５とし、タングステン（Ｗ）が過剰であるために、ゲートコンタクトホール１３にＮｉＳｉ2膜は形成されず、ゲートコンタクト抵抗を低減し、製造コストを低減することが可能である。
【０１１４】
＜Ａ−４．効果＞
本発明にかかる実施の形態によれば、半導体装置は、第１導電型の半導体基板１と、半導体基板１上に形成された第１導電型のドリフト層２と、ドリフト層２表層に選択的に複数形成された第２導電型のウェル領域としてのベース領域４と、各ベース領域４表層に選択的に形成された第１導電型のソース領域３とを備える。
【０１１５】
また、ベース領域４が配置されたセル配置領域２０を平面視上囲む領域を、周辺領域２１とし、セル配置領域２０においては、各ベース領域４に挟まれて第１絶縁膜としてのゲート酸化膜６を介してドリフト層２上に形成され、周辺領域２１においては、第２絶縁膜としての酸化膜１４を介してドリフト層２上に形成されたゲート電極７をさらに備える。
【０１１６】
また、ゲート電極７を選択的に覆って形成された層間絶縁膜８と、セル配置領域２０において層間絶縁膜８を覆って形成され、第１金属シリサイド膜としてのＮｉＳｉ2膜１８を介してソース領域３と接続された、外部出力ソース電極１０と、周辺領域２１において層間絶縁膜８を覆って形成され、ゲート電極７に接続された外部出力ゲート電極１５とをさらに備える。
【０１１７】
ゲート電極７の少なくとも上層は、第２金属シリサイド膜としてのＷＳｉｘ膜７２からなり、第１金属シリサイド膜としてのＮｉＳｉ2膜１８に含まれる第１金属（Ｎｉ）とシリコンとの結合エネルギーが、ＷＳｉｘ膜７２に含まれる第２金属（Ｗ）とのシリコンとの結合エネルギーよりも小さく、ＷＳｉｘ膜７２の組成ＭＳｉｘ（Ｍは第２金属を示す）において、ｘが１．５以上２．０未満であることで、ゲート電極に金属シリサイド膜を含むことによるゲート電極の低抵抗化、および、ゲート電極上に他の金属シリサイド膜が形成されないことによるゲートコンタクトの低抵抗化、および、ソースコンタクトとゲートコンタクトとを同時に形成できることによる製造コストの低減が実現できる。
【０１１８】
また、本発明にかかる実施の形態によれば、半導体装置において、第２金属シリサイド膜の組成が、ＷＳｉｘであることで、細線化効果が起こらず、ゲート長の微細化が図れる。
【０１１９】
また、本発明にかかる実施の形態によれば、半導体装置において、ゲート電極７４の全層が、第２金属シリサイド膜からなることで、さらにゲート電極の抵抗を下げることができる。
【０１２０】
また、本発明にかかる実施の形態によれば、半導体装置の製造方法は、（ａ）第１の導電型の半導体基板上１に、第１の導電型のドリフト層２を形成する工程と、（ｂ）前記ドリフト層２表層に、第２導電型のウェル領域としてのベース領域４を選択的に複数形成する工程と、（ｃ）ベース領域４表層に、第１導電型のソース領域３を選択的に形成する工程とを備える。
【０１２１】
さらに、（ｄ）ベース領域４が配置されたセル配置領域２０を平面視上囲む領域を、周辺領域２１とし、セル配置領域２０においては、ドリフト層２上に、各ベース領域４に挟まれたゲート電極７を第１絶縁膜としてのゲート酸化膜６を介して形成し、周辺領域２１においては、ドリフト層２上に、ゲート電極７を第２絶縁膜としての酸化膜１４を介して形成する工程と、（ｅ）ゲート電極７を覆う層間絶縁膜８を形成する工程とを備える。
【０１２２】
さらに、（ｆ）ソース領域３およびゲート電極７と接続されるソースコンタクトホール１２およびゲートコンタクトホール１３をそれぞれ同時に形成する工程と、（ｇ）ソースコンタクトホール１２およびゲートコンタクトホール１３において第１金属（Ｎｉ）を形成し、当該第１金属（Ｎｉ）を熱処理することにより、ソース領域３上において第１金属シリサイド膜としてのＮｉＳｉ2膜１８を形成する工程と、（ｈ）セル配置領域２０において層間絶縁膜８を覆い、としてのＮｉＳｉ2膜１８を介してソース領域３と接続された外部出力ソース電極１０と、周辺領域２１において層間絶縁膜８を覆い、ゲート電極７に接続された外部出力ゲート電極１５とを形成する工程とを備える。
【０１２３】
ゲート電極７の少なくとも上層は、第２金属シリサイド膜としてのＷＳｉｘ膜７２からなり、ＮｉＳｉ2膜１８に含まれる第１金属（Ｎｉ）とシリコンとの結合エネルギーが、ＷＳｉｘ膜７２に含まれる第２金属（Ｗ）とのシリコンとの結合エネルギーよりも小さく、ＷＳｉｘ膜７２の組成ＭＳｉｘ（Ｍは第２金属を示す）において、ｘが１．５以上２．０未満であることで、ゲート電極に金属シリサイドを含むことによるゲート電極の低抵抗化、および、ゲート電極上に他の金属シリサイド膜が形成されないことによるゲートコンタクトの低抵抗化、および、ソースコンタクトとゲートコンタクトとを同時に形成できることによる製造コストの低減が実現できる。
【０１２４】
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、セル配置領域２０および周辺領域２１において形成されるゲート電極７上層の第２金属シリサイド膜の組成が、ＷＳｉｘであることで、細線化効果が起こらず、ゲート長の微細化が図れる。後述する実施の形態２に示すようなトレンチ構造の場合には、トレンチ深さの微細化が図れる。
【０１２５】
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、セル配置領域２０および周辺領域２１において形成されるゲート電極７４の全層が、第２金属シリサイド膜からなることで、さらにゲート電極の抵抗を下げることができる。
【０１２６】
＜Ｂ．実施の形態２＞
実施の形態１の炭化珪素（ＳｉＣ）を基板に用いたＭＯＳＦＥＴでは、ドレイン電流はソース領域３からチャネル部分（図３のベース領域４のゲート電極７直下の部分）、ＪＦＥＴ領域１６を通って流れる（電子の流れを表している）。
【０１２７】
ＪＦＥＴ領域１６の不純物濃度は低濃度のため抵抗が高い。このオン抵抗を低減する、すなわちドレイン電流を増大させるために、ＪＦＥＴ領域１６をゲート電極構造にした、いわゆるトレンチ構造ＭＯＳＦＥＴがある。
【０１２８】
＜Ｂ−１．製造方法＞
実施の形態２では、トレンチ構造をゲート電極に用いた炭化珪素半導体装置の製造方法について説明する。実施の形態２において、実施の形態１と同じまたは同等部分に関しては、簡略のためその説明を省略する。
【０１２９】
まず、実施の形態１の図４に示す構造を、実施の形態１と同じ工程で作製する。
【０１３０】
次に図１６に示すように、写真製版およびエッチング処理により、ベース領域４の間（実施の形態１における図３の、ＪＦＥＴ領域１６に対応する部分）のドリフト層２を除去し、トレンチ領域１９を形成する。
【０１３１】
トレンチ領域１９の深さは、ベース領域４よりも深くなるように設定される。トレンチ領域１９の幅（図１６中Ｄで表示された長さ）は例えば１．０μｍとする。
【０１３２】
次に図１７に示したように、酸素や水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配置領域２０表面を酸化する。これにより、セル配置領域２０におけるベース領域４、ソース領域３、ｐ＋コンタクト領域５およびトレンチ領域１９の底面、側壁に熱酸化膜（ＳｉＯ2）のゲート酸化膜６を形成する。ゲート酸化膜６の膜厚は、例えば５０ｎｍである。
【０１３３】
続いて図１８に示すように、ＣＶＤ法により、ゲート酸化膜６および酸化膜１４上に、ドープトポリシリコン膜７７を形成する。ドープトポリシリコン膜７７の膜厚は、例えば２００ｎｍ（＝０．２μｍ）とする。
【０１３４】
この場合、トレンチ領域１９の幅Ｄは例えば１．０μｍであるため、トレンチ領域１９はドープトポリシリコン膜７７によって完全には充填されず、中央部に０．６μｍの空隙が存在することになる。
【０１３５】
さらに表面の清浄度を保ったまま、ＣＶＤ法により、ドープトポリシリコン膜７７上にＷＳｉｘ膜７５を形成する（図１９参照）。このドープトポリシリコン膜７７とＷＳｉｘ膜７５との積層膜によりゲート電極７６が構成される。ここで、ＷＳｉｘ膜７５の組成を表すｘの値は１．９５とする。
【０１３６】
ＷＳｉｘの組成は、ＣＶＤ装置に導入するガスである６弗化タングステン（ＷＦ6）、シラン（ＳｉＨ4）の流量比を変更することにより調整できる。ＷＦ6、ＳｉＨ4ガスに加え、搬送用ガスとしてＨ2やＮ2などを加えてもよい。成膜時の温度は、例えば４５０℃とする。また膜厚は、トレンチ領域１９が完全に充填される膜厚以上に設定する。実施の形態２では、４００ｎｍ（０．４μｍ）とする。
【０１３７】
これにより図１９に示すように、トレンチ領域１９がドープトポリシリコン膜７７およびＷＳｉｘ膜７５によって完全に充填される。ゲート電極の金属シリサイド膜（ＷＳｉｘ膜７５）の金属がトレンチ領域１９に充分埋め込まれるため、さらにゲート電極の低抵抗化が可能なトレンチゲート電極構造のＳｉＣ−ＭＯＳＦＥＴが、低コストで製造できる。
【０１３８】
なお、ＷＳｉｘ膜７５の形成法としてスパッタ法を使用しても良いが、ＣＶＤ法の方が段差被覆性（ステップカバレッジ）が良好であるため、実施の形態２ではＣＶＤ法を使用した。
【０１３９】
次に図２０に示すように、写真製版により周辺領域２１上にレジスト３０を形成する。その後エッチング処理により、セル配置領域２０上のＷＳｉｘ膜７５とドープトポリシリコン膜７７とを除去する。この工程により、トレンチ領域１９以外のＷＳｉｘ膜７５とドープトポリシリコン膜７７とが除去される。
【０１４０】
図２１に、トレンチ領域１９内にＷＳｉｘ膜７５とドープトポリシリコン膜７７とが充填され、ゲート電極７６を構成している構造を示す。
【０１４１】
この工程以降は実施の形態１と同様の工程によりＭＯＳＦＥＴを作製する。
【０１４２】
基板全面に層間絶縁膜８を形成し（図２２）、写真製版処理とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）エッチング処理により、セル配置領域２０のソース領域３の一部とｐ＋コンタクト領域５の上部とにソースコンタクトホール１２を、周辺領域２１のゲート電極７６上部にゲートコンタクトホール１３をそれぞれ形成する。
【０１４３】
ソースコンタクトホール１２およびゲートコンタクトホール１３は同時に形成されている。当該エッチングにより、ソースコンタクトホール１２の底面からは、ソース領域４の一部およびｐ＋コンタクト領域５が露出している。また、ゲートコンタクトホール１３の底面からは、ゲート電極７６が露出している（図２３）。
【０１４４】
次に、図２４に示すように、基板全面に、スパッタ法により第１金属の膜であるニッケル（Ｎｉ）膜１７を形成する。ニッケル（Ｎｉ）膜１７の膜厚は、例えば５０ｎｍとする。その後、図２４に示した構造体に対して、第１のアニール処理を施す。
【０１４５】
これにより、図２５に示すように、ソースコンタクトホール１２の底面から露出した、ソース領域３上部およびｐ＋コンタクト領域５上部に、ＮｉＳｉ2膜１８を形成する。
【０１４６】
当該第１のアニール処理は、例えば、ＲＴＡ法により、温度３００〜８００℃で行う。当該第１のアニール処理により、ニッケル（Ｎｉ）膜１７のニッケル（Ｎｉ）と、これに接するｐ＋コンタクト領域５やソース領域３を構成する炭化珪素（ＳｉＣ）とが反応して、ＮｉＳｉ2膜１８が形成される。
【０１４７】
第１金属シリサイド膜としてのＮｉＳｉ2膜１８を形成した後、例えば、硫酸や塩酸を含む酸系の薬液で、ＮｉＳｉ2膜１８を形成した構造を洗浄する。当該洗浄により、上記シリサイド化反応において未反応となったニッケル（Ｎｉ）膜１７が除去される。当該未反応のニッケル（Ｎｉ）膜１７除去後の様子を、図２６に図示する。ＷＳｉｘ膜７５上にはＮｉＳｉ2膜が形成されないために、ゲートコンタクトホール１３にはＮｉＳｉ2膜はない。
【０１４８】
その後、炭化珪素（ＳｉＣ）半導体基板１の裏面にドレイン電極９を形成する（図２７参照）。当該ドレイン電極９の形成は、次の手順で行う。
【０１４９】
まず、炭化珪素（ＳｉＣ）半導体基板１の裏面に対してスパッタ法を施し、厚さが３００ｎｍのニッケル（Ｎｉ）膜を成膜する。次に、例えばＲＴＡ法で１０００℃程度の第２のアニール処理を実施する。前述した理由により第２のアニール処理の時間は短い方が好ましい。これにより、ソースコンタクトホール１２内のＮｉＳｉ2膜１８のコンタクト抵抗をさらに低下させることができる。
【０１５０】
さらに、炭化珪素（ＳｉＣ）半導体基板１の裏面に形成した上述のニッケル（Ｎｉ）膜が、炭化珪素（ＳｉＣ）半導体基板１裏面と反応してＮｉＳｉ2膜も同時に形成され、これらの間にも低抵抗のオーミックコンタクトが実現される。こうして、炭化珪素（ＳｉＣ）半導体基板１の裏面に、ニッケル（Ｎｉ）膜とＮｉＳｉ2膜とからなるドレイン電極９が形成される（図２７参照）。
【０１５１】
次に、ソースコンタクトホール１２およびゲートコンタクトホール１３を充填するように、層間絶縁膜８上に、膜厚が３μｍのアルミニウム（Ａｌ）膜を形成する。その後、当該アルミニウム（Ａｌ）膜に対して、写真製版とエッチング処理とを施す。これにより、電極膜がパターニングされ、図２８に示したように、外部出力ソース電極１０と外部出力ゲート電極１５とが形成される。
【０１５２】
ここで、当該パターニングにより、外部出力ソース電極１０と外部出力ゲート電極１５とは、電気的に分離される。また、外部出力ソース電極１０は、セル配置領域２０に形成され、ＮｉＳｉ2膜１８を介して、ソース領域３上部およびｐ＋コンタクト領域５上部と電気的に接続される。これに対して、外部出力ゲート電極１５は、周辺に形成され、ゲート電極７６と電気的に接続される。
【０１５３】
最後に、図２９に示したように、スパッタ法により、ドレイン電極９上に膜厚が１５０ｎｍの金（Ａｕ）膜を形成し、裏面接続電極１１とする。これらの工程によりトレンチ構造ＭＯＳＦＥＴが製造される。
【０１５４】
以上のように、本実施の形態２にかかる炭化珪素半導体装置では、実施の形態１にかかる炭化珪素半導体装置と同様、ソースコンタクトホール１２内にＮｉＳｉ2膜１８を形成しており、ドープトポリシリコン膜７７の上層に、シリコン（Ｓｉ）よりもタングステン（Ｗ）の含有量が多い第２金属シリサイド膜としてのＷＳｉｘ膜７５（ｘ＝１．９５）を使用している。
【０１５５】
すなわち、トレンチ領域１９内は抵抗率の高いドープトポリシリコン膜だけでなく、抵抗率の低いＷＳｉｘ膜も充填されている。このためゲート電極７６の抵抗を低減することができる。
【０１５６】
またシリコン（Ｓｉ）とニッケル（Ｎｉ）との結合エネルギーは、シリコン（Ｓｉ）とタングステン（Ｗ）との結合エネルギーより小さい。このため、ソースコンタクトホール１２およびゲートコンタクトホール１３を同時に開口してもＷＳｉｘ膜７５上にＮｉＳｉ2膜が形成されることがなく、ゲートコンタクト抵抗を低減することが可能である。
【０１５７】
また実施の形態１と同様に、ソースコンタクトホール１２およびゲートコンタクトホール１３を同時に開口しているので、製造コストを削減した炭化珪素半導体装置を得ることができる。
【０１５８】
また、本実施の形態２では、実施の形態１のＪＦＥＴ領域１６の部分をトレンチ構造のゲート電極７６に変更しているので、実施の形態１のＪＦＥＴ領域１６の抵抗が無くなる。このため本実施の形態２では、実施の形態１よりもドレイン電流を向上させる、すなわちオン抵抗を低減させることが可能である。
【０１５９】
また、本発明にかかる実施の形態によれば、半導体装置の製造方法において、セル配置領域２０および周辺領域２１において形成されるゲート電極７が、ＣＶＤ法により形成する工程であることで、段差被覆性（ステップカバレッジ）がより良好となる。
【０１６０】
＜Ｂ−２．変形例＞
なお、実施の形態１および２において、ドープトポリシリコン膜は第１導電型の不純物をドープしたポリシリコンを使用したが、ドープする不純物は第２導電型でも同様の効果を奏することは言うまでもない。ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）が所望の値になるようドープトポリシリコン膜の導電型を選択すればよい。
【０１６１】
また、本発明においては、半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、例えば図３または図１５または図２９に示す炭化珪素（ＳｉＣ）半導体基板１の導電型を第２導電型（Ｐ型）にした、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）のセル領域を有する半導体素子を構成しても既述した本発明の効果が同様に奏される。従って、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のＭＯＳ構造を有するスイッチング素子としての半導体素子であると言える。
【０１６２】
また、本発明においては、実施の形態１および２で記載したＭＯＳ構造を有する半導体素子自体を狭義の意味で「半導体装置」と定義する他、例えば、当該半導体素子を、当該半導体素子に対して逆並列に接続されるフリーホイールダイオード、および当該半導体素子のゲート電圧を生成／印加する制御回路等と共にリードフレームに搭載して封止して成るインバータモジュールのような、当該半導体素子を組み込んで応用してなるパワーモジュール自体をも、広義の意味で「半導体装置」と定義する。
【０１６３】
＜Ｂ−３．効果＞
本発明にかかる実施の形態によれば、半導体装置の製造方法において、（ｉ）ウェル領域としての各ベース領域４表層に、第１導電型のソース領域３を選択的に形成する工程の後、各ベース領域４の間のドリフト層２表層に、ベース領域４より深いトレンチ領域１９を形成する工程をさらに備え、工程（ｄ）が、トレンチ領域１９内に、第１絶縁膜としてのゲート酸化膜６を介してゲート電極７６を形成する工程であることで、実施の形態１における構造よりもドレイン電流を向上させる、すなわちオン抵抗を低減させることが可能である。
【０１６４】
また、本発明にかかる実施の形態によれば、半導体装置において、セル配置領域２０におけるゲート電極７６が、ドリフト層２上のトレンチ領域１９に形成されることで、実施の形態１における構造よりもドレイン電流を向上させる、すなわちオン抵抗を低減させることが可能である。
【産業上の利用可能性】
【０１６５】
この発明は、例えばインバータのような電力変換器に適用して好適である。
【符号の説明】
【０１６６】
１  半導体基板、２  ドリフト層、３  ソース領域、４  ベース領域、５  ｐ＋コンタクト領域、６  ゲート酸化膜、７，７４，７６  ゲート電極、８  層間絶縁膜、９  ドレイン電極、１０  外部出力ソース電極、１１  裏面接続電極、１２  ソースコンタクトホール、１３  ゲートコンタクトホール、１４  酸化膜、１５  外部出力ゲート電極、１６  ＪＦＥＴ領域、１７  ニッケル（Ｎｉ）膜、１８  ＮｉＳｉ2膜、１９  トレンチ領域、２０  セル配置領域、２１  周辺領域、３０  レジスト、７１，７７  ドープトポリシリコン膜、７２，７５  ＷＳｉｘ膜、７３  ゲート配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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