(57)【特許請求の範囲】
【請求項１】
１段目の単位遅延回路の第１入力端子に入力信号が入力されるとともに、ｉ段目（ｉは自然数）の単位遅延回路の第１出力端子と（ｉ＋１）段目の単位遅延回路の第１入力端子とが接続され、ｉ段目の単位遅延回路の第２入力端子と（ｉ＋１）段目の単位遅延回路の第２出力端子とが接続されている複数の単位遅延回路と、
１段目の前記単位遅延回路の第２出力端子から出力された信号が入力され、入力された当該信号を遅延設定に係る遅延設定情報に応じて正転又は反転して出力する出力回路とを備え、
前記複数の単位遅延回路には、第１の単位遅延回路及び第２の単位遅延回路をそれぞれ１以上含み、
前記第１の単位遅延回路は、
前記遅延設定情報のうち当該第１の単位遅延回路に対応する前記遅延設定情報が第１の状態のときに前記第２入力端子から入力された信号を出力し、第２の状態のときに前記第１入力端子から入力された信号を出力する第１のセレクタと、
前記第１のセレクタの出力を反転し前記第２出力端子を介して出力する第１のインバータとを有するととともに、
前記第１入力端子と前記第１出力端子とが接続され、
前記第２の単位遅延回路は、
前記第１入力端子から入力された信号を反転し前記第１出力端子を介して出力する第２のインバータと
前記遅延設定情報のうち当該第２の単位遅延回路に対応する前記遅延設定情報が前記第１の状態のときに前記第２入力端子から入力された信号を前記第２出力端子を介して出力し、前記第２の状態のときに前記第２のインバータの出力を前記第２出力端子を介して出力する第２のセレクタとを有することを特徴とする可変遅延回路。
【請求項２】
前記第１の単位遅延回路及び前記第２の単位遅延回路が交互に配置されていることを特徴とする請求項１記載の可変遅延回路。
【請求項３】
前記出力回路は、入力された信号を正転して出力する遅延時間及び入力された信号を反転して出力する遅延時間を調整し遅延差を低減する遅延調整回路を有することを特徴とする請求項１又は２記載の可変遅延回路。
【請求項４】
前記遅延調整回路は、前記複数の単位遅延回路による遅延時間の前記遅延設定情報に応じた変化量の差を調整することを特徴とする請求項３記載の可変遅延回路。
【請求項５】
前記第１の単位遅延回路の数と前記第２の単位遅延回路の数が同数であることを特徴とする請求項１〜４の何れか１項に記載の可変遅延回路。
【請求項６】
前記第１の単位遅延回路及び前記第２の単位遅延回路がそれぞれ複数個ずつ交互に配置されていることを特徴とする請求項１記載の可変遅延回路。
【請求項７】
前記遅延調整回路は、入力された信号を正転して出力する遅延時間及び入力された信号を反転して出力する遅延時間を、入力される制御信号に基づいて調整することを特徴とする請求項３記載の可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延量が可変の可変遅延回路に関する。
【背景技術】
【０００２】
可変遅延回路は、信号の入出力間の遅延量を調整することが可能な回路である。図８は、従来の可変遅延回路の構成例を示す図である。図８に示す可変遅延回路は、複数の単位遅延回路１００が直列に接続されている。単位遅延回路１００の各々は、インバータ１０１、１０２及びセレクタ１０３を有する。
【０００３】
単位遅延回路１００は、入力される遅延設定信号ＳＤＬＹの論理値が“０”のときには、第１入力端子に入力される信号をインバータ１０１を介して第１出力端子から出力し、第２入力端子に入力される信号をセレクタ１０３及びインバータ１０２を介して第２出力端子から出力する。また、単位遅延回路１００は、入力される遅延設定信号ＳＤＬＹの論理値が“１”のときには、第１入力端子に入力される信号をインバータ１０１、セレクタ１０３、及びインバータ１０２を介して第２出力端子から出力する。
【０００４】
図８に示す可変遅延回路において、入力信号ＳＩＮが１段目の単位遅延回路１００の第１入力端子に入力され、出力信号ＳＯＵＴが１段目の単位遅延回路１００の第２出力端子から出力される。また、ｉ段目の単位遅延回路１００の第１出力端子と（ｉ＋１）段目の単位遅延回路１００の第１入力端子とが接続され、ｉ段目の単位遅延回路１００の第２入力端子と（ｉ＋１）段目の単位遅延回路１００の第２出力端子とが接続されている。ｉ段目の単位遅延回路１００には、遅延設定信号ＳＤＬＹ［ｉ］が入力される。ここで、ｉは添え字であり、ｉ＝１〜ｎの自然数である。
【０００５】
このようにして複数の単位遅延回路１００を直列に接続し、遅延設定信号ＳＤＬＹ［１：ｎ］に従って信号の入出力間のインバータ数を制御することで、可変遅延回路は、入出力間の遅延量を調整することが可能である。なお、図８に示した可変遅延回路における遅延時間の分解能は、単位遅延回路１００の固有遅延によって決定される。
【０００６】
ここで、図８に示したような可変遅延回路において、遅延段数を維持しつつ信号を高速化した場合には、より高い遅延時間の分解能、すなわち単位遅延回路の遅延時間が短いことが必要となる。例えば、単位遅延回路１００は、インバータ１０１、１０２のサイズを大きくすることで遅延時間を短くすることができるが、部品面積が増大してしまう。また、インバータ１０１、１０２のサイズを大きくするにしても、そのサイズはテクノロジに依存し、遅延時間を短くするにはデバイス特性としての限界がある。単位遅延回路１００が有するインバータを、インバータ１０１又はインバータ１０２のどちらか一つにして遅延時間を短くすることも考えられるが、インバータが入力側又は出力側の一方に集中し、インバータがない側で波形が劣化してしまう。この波形の劣化により遅延時間が変わってしまい、可変遅延回路において遅延段数に応じた遅延時間の直線性がなくなる。
【０００７】
また、遅延時間ｔ１のバッファと遅延時間ｔ２（ｔ１＜ｔ２＜ｔ１×２）のセレクタを所定数備える遅延回路において、入力信号を通過させるバッファとセレクタの数を変更することで、遅延時間の分解能を（ｔ２−ｔ１）とする技術が提案されている（特許文献１参照）。複数の遅延素子が直列に接続され、信号を通過させる遅延素子の数を切り替えることで遅延時間を調整する第１の遅延回路と、第１の遅延回路の遅延素子での遅延時間で割り切れない遅延時間を持つ遅延素子を有する第２の遅延回路とを組み合わせることで、第１の遅延回路だけの場合よりも遅延時間の分解能を高める技術が提案されている（特許文献２参照）。また、論理反転型の２入力セレクタを多段接続して、奇数番目のセレクタに入力信号の反転信号を入力し、偶数番目のセレクタに入力信号の正転信号を入力し、入力信号がセレクタを通過する段数を切り替えることで遅延時間を調整し、かつ信号のデューティ比を保つ技術が提案されている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−５０２３５号公報
【特許文献２】特開２００９−１０７３７号公報
【特許文献３】特開２００１−２８２３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、部品面積の増大や信号波形の劣化がなく、遅延時間の分解能が高められた可変遅延回路を提供することにある。
【課題を解決するための手段】
【００１０】
可変遅延回路の一態様は、ｉ段目（ｉは自然数）の単位遅延回路の第１出力端子と（ｉ＋１）段目の単位遅延回路の第１入力端子とが接続され、ｉ段目の単位遅延回路の第２入力端子と（ｉ＋１）段目の単位遅延回路の第２出力端子とが接続されている複数の単位遅延回路と、１段目の単位遅延回路の第２出力端子から出力された信号を、遅延設定情報に応じて正転又は反転して出力する出力回路とを備える。複数の単位遅延回路には、第１の単位遅延回路及び第２の単位遅延回路を含む。第１の単位遅延回路は、対応する遅延設定情報が第１の状態のときに第２入力端子から入力された信号を出力し、第２の状態のときに第１入力端子から入力された信号を出力するセレクタ、及び当該セレクタの出力を反転し第２出力端子を介して出力するインバータを有するととともに、第１入力端子及び第１出力端子が接続されている。また、第２の単位遅延回路は、第１入力端子から入力された信号を反転し第１出力端子を介して出力するインバータ、及び対応する遅延設定情報が第１の状態のときに第２入力端子から入力された信号を第２出力端子を介して出力し、第２の状態のときに当該インバータの出力を第２出力端子を介して出力するセレクタを有する。
【発明の効果】
【００１１】
開示の可変遅延回路は、各々が１つのインバータ及び１つのセレクタを有し、回路構成が異なる第１の単位遅延回路及び第２の単位遅延回路を含む複数の単位遅延回路を直列に接続することで、部品面積の増大や信号波形の劣化をさせることなく、遅延時間の分解能を高めることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態における可変遅延回路の構成例を示す図である。
【図２】本実施形態における可変遅延回路での入出力を説明するための図である。
【図３】本実施形態における可変遅延回路の遅延設定と遅延時間の関係を示す図である。
【図４】本実施形態における可変遅延回路での遅延時間及びその変化を説明するための図である。
【図５】本実施形態における排他的論理和演算回路を模式的に示す図である。
【図６】本実施形態における遅延調整回路の一例を示す図である。
【図７】本実施形態における遅延調整回路の他の例を示す図である。
【図８】従来の可変遅延回路の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態における可変遅延回路の構成例を示す図である。本実施形態における可変遅延回路は、回路構成が異なる第１の単位遅延回路１０Ａ及び第２の単位遅延回路１０Ｂを単位遅延回路として有する。
【００１４】
第１の単位遅延回路１０Ａは、図１（Ａ）に示すように１つのインバータ１１Ａ及び１つのセレクタ１２Ａを有する。セレクタ１２Ａは、第１入力端子が第１の単位遅延回路１０Ａの第２入力端子ＤＩＮ２Ａに接続され、第２入力端子が第１の単位遅延回路１０Ａの第１入力端子ＤＩＮ１Ａに接続されている。セレクタ１２Ａは、制御端子が第１の単位遅延回路１０Ａの制御信号入力端子ＳＥＬＡに接続されている。セレクタ１２Ａは、制御端子より入力される信号の論理値が“０”のときには第１入力端子に入力される信号を出力し、制御端子より入力される信号の論理値が“１”のときには第２入力端子に入力される信号を出力する。インバータ１１Ａは、入力端子がセレクタ１２Ａの出力端子に接続され、出力端子が第１の単位遅延回路１０Ａの第２出力端子ＤＯＵＴ２Ａに接続されている。また、第１の単位遅延回路１０Ａにおいては、第１入力端子ＤＩＮ１Ａと第１出力端子ＤＯＵＴ１Ａとが接続されている。
【００１５】
第１の単位遅延回路１０Ａは、制御信号入力端子ＳＥＬＡより入力される信号の論理値が“０”のときには、第２入力端子ＤＩＮ２Ａに入力される信号を、セレクタ１２Ａ及びインバータ１１Ａを介して反転して第２出力端子ＤＯＵＴ２Ａから出力する。一方、第１の単位遅延回路１０Ａは、制御信号入力端子ＳＥＬＡより入力される信号の論理値が“１”のときには、第１入力端子ＤＩＮ１Ａに入力される信号を、セレクタ１２Ａ及びインバータ１１Ａを介して反転して第２出力端子ＤＯＵＴ２Ａから出力する。また、第１の単位遅延回路１０Ａは、第１入力端子ＤＩＮ１Ａに入力される信号を第１出力端子ＤＯＵＴ１Ａから出力する。
【００１６】
第２の単位遅延回路１０Ｂは、図１（Ｂ）に示すように１つのインバータ１１Ｂ及び１つのセレクタ１２Ｂを有する。インバータ１１Ｂは、入力端子が第２の単位遅延回路１０Ｂの第１入力端子ＤＩＮ１Ｂに接続され、出力端子が第２の単位遅延回路１０Ｂの第１出力端子ＤＯＵＴ１Ｂに接続されている。セレクタ１２Ｂは、第１入力端子が第２の単位遅延回路１０Ｂの第２入力端子ＤＩＮ２Ｂに接続され、第２入力端子がインバータ１１Ｂの出力端子に接続され、出力端子が第２の単位遅延回路１０Ｂの第２出力端子ＤＯＵＴ２Ｂに接続されている。セレクタ１２Ｂは、制御端子が第２の単位遅延回路１０Ｂの制御信号入力端子ＳＥＬＢに接続されている。セレクタ１２Ｂは、制御端子より入力される信号の論理値が“０”のときには第１入力端子に入力される信号を出力し、制御端子より入力される信号の論理値が“１”のときには第２入力端子に入力される信号を出力する。
【００１７】
第２の単位遅延回路１０Ｂは、制御信号入力端子ＳＥＬＢより入力される信号の論理値が“０”のときには、第２入力端子ＤＩＮ２Ｂに入力される信号を、セレクタ１２Ｂを介して第２出力端子ＤＯＵＴ２Ｂから出力する。一方、第２の単位遅延回路１０Ｂは、制御信号入力端子ＳＥＬＢより入力される信号の論理値が“１”のときには、第１入力端子ＤＩＮ１Ｂに入力される信号を、インバータ１１Ｂ及びセレクタ１２Ｂを介して反転して第２出力端子ＤＯＵＴ２Ｂから出力する。また、第２の単位遅延回路１０Ｂは、第１入力端子ＤＩＮ１Ｂに入力される信号をインバータ１１Ｂを介して反転して第１出力端子ＤＯＵＴ１Ｂから出力する。
【００１８】
本実施形態における可変遅延回路は、図１（Ｃ）に示すように直列に接続された複数の単位遅延回路１０Ａ、１０Ｂ及び出力回路２０を有する。複数の単位遅延回路１０Ａ、１０Ｂは、ｉ段目の単位遅延回路の第１出力端子と（ｉ＋１）段目の単位遅延回路の第１入力端子とが接続され、ｉ段目の単位遅延回路の第２入力端子と（ｉ＋１）段目の単位遅延回路の第２出力端子とが接続されている。また、入力信号ＳＩＮが１段目の単位遅延回路１０Ａの第１入力端子に入力される。ｉ段目の単位遅延回路１０Ａ、１０Ｂの制御信号入力端子ＳＥＬＡ、ＳＥＬＢには、遅延設定情報である遅延設定信号ＳＤＬＹ［ｉ］が入力される。なお、ｉは添え字であり、ｉ＝１〜ｎの自然数である。
【００１９】
ここで、可変遅延回路が有する第１の単位遅延回路１０Ａの数と第２の単位遅延回路１０Ｂの数は、同数あるいは略同数であることが望ましい。図１（Ｃ）に示す例において、複数の単位遅延回路１０Ａ、１０Ｂは、信号波形の劣化による単位遅延回路の遅延時間の不均衡を防止するために、第１の単位遅延回路１０Ａ及び第２の単位遅延回路１０Ｂをそれぞれ１つずつ交互に配置している。このように単位遅延回路１０Ａ、１０Ｂを交互に配置することで、信号が通過する経路において前段側から後段側に信号が伝達される経路と後段側から前段側に信号が伝達される経路とで遅延設定によらず負荷が均一となり、信号波形の劣化を抑制することができる。また、２つの単位遅延回路１０Ａ、１０Ｂを信号が通過する経路上に少なくとも１つのインバータ１１Ａ、１１Ｂが存在することとなり、信号波形の劣化を抑制することができる。
【００２０】
出力回路２０は、１段目の単位遅延回路１０Ａの第２出力端子から出力される信号ＳＤＯ及び遅延設定情報である遅延設定信号ＳＤＬＹ［１：ｎ］が入力される。出力回路２０は、遅延設定信号ＳＤＬＹ［１：ｎ］をデコードし、デコード結果に応じて信号ＳＤＯを正転又は反転して出力信号ＳＯＵＴとして出力する。本実施形態では、単位遅延回路１０Ａ、１０Ｂが１つのインバータ１１Ａ、１１Ｂ及び１つのセレクタ１２Ａ、１２Ｂを有するために、遅延設定信号ＳＤＬＹ［１：ｎ］により指定される遅延段数が奇数であるか偶数であるかによって信号ＳＤＯの論理値が異なる。そこで、出力回路２０は、遅延段数が奇数である場合には信号ＳＤＯを反転して出力信号ＳＯＵＴとして出力し、遅延段数が偶数である場合には信号ＳＤＯを正転して出力信号ＳＯＵＴとして出力する。
【００２１】
例えば、出力回路２０は、図１（Ｃ）に示すようにデコーダ２１及び排他的論理和演算回路（ＥＸ−ＯＲ回路）２２を有する。デコーダ２１は、遅延設定信号ＳＤＬＹ［１：ｎ］をデコードする。デコーダ２１は、遅延設定信号ＳＤＬＹ［１：ｎ］をデコードした結果、遅延段数が奇数である場合には論理値“１”の信号ＳＤＥＣを出力し、遅延段数が偶数である場合には論理値“０”の信号ＳＤＥＣを出力する。ＥＸ−ＯＲ回路２２は、遅延回路出力である信号ＳＤＯ及びデコーダ２１からの信号ＳＤＥＣが入力され、それを排他的論理和演算した結果を信号ＳＯＵＴとして出力する。
【００２２】
本実施形態における可変遅延回路は、遅延段数をｋ段（ｋは１〜ｎの自然数）とする場合には、遅延設定信号ＳＤＬＹ［１：ｎ］において遅延設定信号ＳＤＬＹ［１］〜ＳＤＬＹ［ｋ−１］が“０”に設定され、遅延設定信号ＳＤＬＹ［ｋ］が“１”に設定される。そして、ｋ段目の単位遅延回路１０Ａ、１０Ｂにおいて折り返されるように信号が伝達される。例えば遅延段数を２段とする場合には遅延設定信号ＳＤＬＹ［１：ｎ］が“010000…”に設定され、２段目の単位遅延回路１０Ｂにおいて折り返されるように信号が伝達される。また、例えば遅延段数を３段とする場合には遅延設定信号ＳＤＬＹ［１：ｎ］が“001000…”に設定され、３段目の単位遅延回路１０Ａにおいて折り返されるように信号が伝達される。
【００２３】
以上のように本実施形態によれば、単位遅延回路１０Ａ、１０Ｂを１つのインバータ１１Ａ、１１Ｂ及び１つのセレクタ１２Ａ、１２Ｂで構成することにより、可変遅延回路における遅延時間の分解能を高めることができる。また、図２に入力信号ＳＩＮ、信号ＳＤＥＣ、ＳＤＯ、及び出力信号ＳＯＵＴの論理関係を示すように、本実施形態では出力回路２０が、遅延回路出力である信号ＳＤＯを遅延設定信号ＳＤＬＹ［１：ｎ］に応じて正転又は反転して出力する。これにより、単位遅延回路１０Ａ、１０Ｂを１つのインバータ１１Ａ、１１Ｂ及び１つのセレクタ１２Ａ、１２Ｂで構成しても、入出力される信号の論理値を合致させることができる。
【００２４】
なお、図１に示した本実施形態における可変遅延回路においては、単位遅延回路１０Ａ、１０Ｂの回路構成が異なるため、単位遅延回路１０Ａ、１０Ｂの遅延時間が若干異なる。つまり、遅延設定信号ＳＤＬＹ［１：ｎ］により設定される遅延段数が奇数であるか偶数であるかで遅延時間の変化が異なることが考えられる。図３に一例を示すように遅延段数をある偶数値から１増加した奇数値に変化させた場合には遅延時間がＴｄＡ増加し、遅延段数をある奇数値から１増加した偶数値に変化させた場合には遅延時間がＴｄＢ増加することで、遅延設定に応じた傾きが不連続となる。
【００２５】
図４（Ａ）〜図４（Ｃ）を参照して、遅延設定信号ＳＤＬＹ［１：ｎ］により設定される遅延段数に応じた遅延時間及びその変化量について説明する。図４（Ａ）に示すように、入力信号ＳＩＮが入力されるバッファ３１の入力端子から２段目の単位遅延回路１０Ｂのインバータ３２の入力端子までの遅延時間をｔｉｂ０とする。また、バッファ３１の入力端子から１段目の単位遅延回路１０Ａのセレクタ３３を介してインバータ３４の入力端子までの遅延時間をｔｉｂ１とする。インバータ３４の入力端子から出力信号ＳＤＯを出力するバッファ３５の入力端子までの遅延時間をｔｏｂとする。
【００２６】
また、図４（Ｂ）に示すように、ｍ段目（ｍは２〜（ｎ−２）の自然数）の単位遅延回路１０Ｂのインバータ３６の入力端子から（ｍ＋２）段目の単位遅延回路１０Ｂのインバータ３７の入力端子までの遅延時間をｔｗｅ０とする。インバータ３６の入力端子から（ｍ＋１）段目の単位遅延回路１０Ａのセレクタ３８を介してインバータ３９の入力端子までの遅延時間をｔｗｅ１とする。また、インバータ３６の入力端子からｍ段目の単位遅延回路１０Ｂのセレクタ４０及び（ｍ−１）段目の単位遅延回路１０Ａのセレクタ４１を介してインバータ４２の入力端子までの遅延時間をｔｗｅ２とする。インバータ３９の入力端子からセレクタ４０及びセレクタ４１を介してインバータ４２の入力端子までの遅延時間をｔｅｗ０とする。
【００２７】
前述のように遅延時間ｔｉｂ０、ｔｉｂ１、ｔｏｂ、ｔｗｅ０、ｔｗｅ１、ｔｗｅ２、ｔｅｗ０を各経路について規定すると、遅延設定信号ＳＤＬＹ［１：ｎ］により設定される遅延段数に応じた遅延時間及びその変化量は、図４（Ｃ）に示すようになる。つまり、ある奇数の値から１増加した偶数の値に変化させた場合には、遅延時間がＴｄＡ（＝ｔｗｅ１＋ｔｅｗ０−ｔｗｅ２）増加する。また、ある偶数の値から１増加した奇数の値に変化させた場合には、遅延時間がＴｄＢ（＝ｔｗｅ０＋ｔｗｅ２−ｔｗｅ１）増加する。
【００２８】
ここで、図１（Ｃ）に示した出力回路２０が有するＥＸ−ＯＲ回路２２を模式的に示すと、図５（Ａ）のようにセレクタ５１及びインバータ５２で示される。図５（Ａ）において、ＳＤＯは遅延回路出力として１段目の単位遅延回路１０Ａの第２出力端子から出力された信号であり、ＳＤＥＣはデコーダ２１の出力である。図５（Ａ）から明らかなようにインバータ５２を介するか否かによって、セレクタ５１の入力端子までの遅延時間ｔｐ０、ｔｐ１に差が生じる。すなわち、信号ＳＤＯを反転出力するか、正転出力するかに応じて、ＥＸ−ＯＲ回路２２内部で遅延差が生じることとなる。そこで、本実施形態では、図５（Ｂ）に示すように遅延調整回路５３を設けて、信号ＳＤＯを反転出力する経路の遅延時間ｄｔｐ１及び正転出力する経路の遅延時間ｄｔｐ０の差がなくなるように各経路の遅延時間を調整する。これにより、遅延設定に応じた遅延時間の差を低減することができる。
【００２９】
さらには、遅延調整回路５３は、前述した遅延設定信号ＳＤＬＹ［１：ｎ］により設定される遅延段数に応じた遅延時間の変化量ＴｄＡ、ＴｄＢを考慮した遅延時間の調整を行うようにしても良い。すなわち、ＥＸ−ＯＲ回路２２自体が元々持つ遅延差に応じた調整量に加え、信号ＳＤＯの正転出力経路の遅延時間ｄｔｐ０にＴｄＡに相当する遅延時間を含ませ、信号ＳＤＯの反転出力経路の遅延時間ｄｔｐ１にＴｄＢに相当する遅延時間を含ませるようにする。このようにすることで遅延設定に応じた遅延時間の変化量を一定にすることができ、良好な遅延制御を行うことができる。
【００３０】
図６は、遅延調整回路５３の一例を示す図である。図６に示す例において、遅延調整回路５３は、信号ＳＤＯの正転出力経路に設けたバッファ６１及び信号ＳＤＯの反転出力経路に設けたインバータ６２、６３を有する。例えば、バッファ６１を介した信号ＳＤＯの正転出力経路の遅延時間をＴｄＡとし、インバータ５２、６２、６３を介した信号ＳＤＯの反転出力経路の遅延時間をＴｄＢとするように、遅延調整回路５３のバッファ６１、インバータ６２、６３を設計することで遅延設定に応じた遅延時間の変化量を一定にすることができる。
【００３１】
図７は、遅延調整回路５３の他の例を示す図である。図７に示す遅延調整回路５３は、外部からの制御信号ＤＣＴＬ１、ＤＣＴＬ２により遅延時間を調整できるようにするものである。遅延調整回路５３は、信号ＳＤＯの正転出力経路に並列に接続され、制御信号ＤＣＴＬ１により制御されるバッファ７１−１、７１−２、７１−３を有する。また、遅延調整回路５３は、信号ＳＤＯの反転出力経路に並列に接続され、制御信号ＤＣＴＬ２により制御されるバッファ７２−１、７２−２、７２−３を有する。制御信号ＤＣＴＬ１によりバッファ７１−１〜７１−３を駆動制御することで、信号ＳＤＯの正転出力経路の遅延時間が制御でき、制御信号ＤＣＴＬ２によりバッファ７２−１〜７２−３を駆動制御することで、信号ＳＤＯの反転出力経路の遅延時間が制御できる。図７に示した遅延調整回路５３は、例えば、温度や電源等をモニタして、その状態で何ら制御を行っていないときの出力回路２０の遅延量がわかる回路が可変遅延回路の外部にあるような場合に用いて好適である。モニタされた温度や電源等に応じて、制御信号ＤＣＴＬ１、ＤＣＴＬ２により外部から制御をかけることで、信号ＳＤＯの正転出力経路及び反転出力経路のそれぞれの遅延時間を適切に制御することが可能になる。
【００３２】
なお、前述した本実施形態における可変遅延回路は、第１の単位遅延回路１０Ａ及び第２の単位遅延回路１０Ｂをそれぞれ１つずつ交互に接続するようにしているが、これに限定されるものではない。遅延設定信号ＳＤＬＹ［１：ｎ］により設定される遅延段数の増加に応じて、遅延時間が増加するような接続であれば、第１の単位遅延回路１０Ａ及び第２の単位遅延回路１０Ｂの接続方法及び数は任意である。例えば、第１の単位遅延回路１０Ａ及び第２の単位遅延回路１０Ｂを複数個ずつ交互に接続するようにしても良い。また、例えば、前段側に第１の単位遅延回路１０Ａを配置し後段側に第２の単位遅延回路１０Ｂを配置した組と、前段側に第２の単位遅延回路１０Ｂを配置し後段側に第１の単位遅延回路１０Ａを配置した組とを交互に接続するようにしても良い。
【００３３】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００３４】
１０Ａ  第１の単位遅延回路
１０Ｂ  第２の単位遅延回路
１１Ａ、１１Ｂ  インバータ
１２Ａ、１２Ｂ  セレクタ
２０  出力回路
２１  デコーダ
２２  排他的論理和演算回路（ＥＸ−ＯＲ回路）
【図１】
0005793460.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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