(57)【特許請求の範囲】
【請求項１】
データを記憶するラッチと、前記ラッチの入出力ノードに接続されたリアル転送トランジスタとを有するリアルメモリセルと、
前記リアル転送トランジスタを介して前記入出力ノードに接続されたビット線と、
前記リアル転送トランジスタのゲートに接続されたワード線と、
前記ビット線をプリチャージするプリチャージ回路と
を備え、
前記プリチャージ回路は、少なくとも前記リアルメモリセルの非アクセス時に、ゲートで前記ワード線のハイレベル電圧と同じ値の第１ハイレベル電圧を受け、ドレインで第２ハイレベル電圧を受け、ソースに生成されるプリチャージ電圧を前記ビット線に供給するレプリカ転送トランジスタを含み、前記リアルメモリセルと同じ構造を有するレプリカメモリセルを備えていること
を特徴とする半導体メモリ。
【請求項２】
マトリックス状に配置された前記リアルメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの周囲に配置されるダミーメモリセルの列と
を備え、
前記レプリカメモリセルは、前記メモリセルアレイと前記ダミーメモリセルの列との間であって、前記ワード線の配線方向に並び、前記メモリセルアレイの外側に配置された前記リアルメモリセルの各々に隣接して配置されること
を特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記第１ハイレベル電圧を受けて動作し、前記ワード線を前記第１ハイレベル電圧に設定する第１ワードドライバと、
前記第１ワードドライバと同じ構造を有し、前記第１ハイレベル電圧を受けて動作し、前記レプリカ転送トランジスタのゲートに接続される信号線を前記第１ハイレベル電圧に設定する第２ワードドライバと
を備えていることを特徴とする請求項１または請求項２に記載の半導体メモリ。
【請求項４】
前記レプリカ転送トランジスタのゲートに供給される前記第１ハイレベル電圧を、前記リアルメモリセルのアクセス／非アクセスに拘わりなく生成する電圧生成回路を備え、
前記プリチャージ回路は、前記レプリカメモリセルと前記ビット線の間に配置され、前記リアルメモリセルの非アクセス時にオンし、前記リアルメモリセルのアクセス時にオフするプリチャージスイッチを含むこと
を特徴とする請求項１または請求項２に記載の半導体メモリ。
【請求項５】
請求項１ないし請求項４のいずれか１項に記載の半導体メモリと、
前記半導体メモリにアクセスするコントローラと
を備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリおよび半導体メモリが搭載されるシステムに関する。
【背景技術】
【０００２】
ライト動作を高速に実施し、消費電力を削減するために、ビット線に供給するプリチャージ電圧を電源電圧より低く設定する半導体メモリが提案されている（例えば、特許文献１参照。）。電源電圧が低いときにワード線の電圧を安定して生成するために、メモリセルのｐＭＯＳトランジスタと同等のダイオード接続されたｐＭＯＳトランジスタを、電源線とワードドライバとの間に配置する半導体メモリが提案されている（例えば、特許文献２参照。）。ワード線の駆動タイミングに合わせてデータ線をプリチャージするために、ワードデコーダの出力信号を反転した信号をゲートで受けるプリチャージトランジスタを、電源線とビット線との間に配置する半導体メモリが提案されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１２５０６９号公報
【特許文献２】特開２００７−６６４９３号公報
【特許文献３】特開平１１−１６３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ビット線のプリチャージ電圧を電源電圧より低くする場合、プリチャージされたビット線の電圧は、メモリセルのラッチに保持されているハイレベル電圧より低くなる。この状態で、メモリセルにアクセスするためにワード線をハイレベル電圧に設定し、転送トランジスタを介してメモリセルのハイレベルノードからビット線に電流が流れると、メモリセルのデータ保持特性の１つであるスタティックノイズマージンが悪化するおそれがある。
【０００５】
本発明の目的は、メモリセルのスタティックノイズマージンが悪化することを防止することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、半導体メモリは、データを記憶するラッチと、ラッチの入出力ノードに接続されたリアル転送トランジスタとを有するリアルメモリセルと、リアル転送トランジスタを介して入出力ノードに接続されたビット線と、リアル転送トランジスタのゲートに接続されたワード線と、ビット線をプリチャージするプリチャージ回路とを備え、プリチャージ回路は、少なくともリアルメモリセルの非アクセス時に、ゲートでワード線のハイレベル電圧と同じ第１ハイレベル電圧を受け、ドレインで第２ハイレベル電圧を受け、ソースに生成されるプリチャージ電圧をビット線に供給するレプリカ転送トランジスタを含み、リアルメモリセルと同じ構造を有するレプリカメモリセルを備えている。
【発明の効果】
【０００７】
ビット線のプリチャージ電圧を、ワード線のハイレベル電圧に対して転送トランジスタの閾値電圧だけ低い値に設定でき、メモリセルのスタティックノイズマージンが悪化することを防止できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】別の実施形態における半導体メモリの例を示している。
【図４】別の実施形態における半導体メモリの要部の例を示している。
【図５】図４に示した半導体メモリの全体ブロックの例を示している。
【図６】図５に示したワードデコーダの例を示している。
【図７】別の実施形態における半導体メモリの要部の例を示している。
【図８】上述した実施形態の半導体メモリが搭載されるシステムの例を示している。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｘ”が付いている信号は、負論理を示している。二重の四角印は、外部端子を示している。外部端子は、例えば、半導体マクロの端子、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１０】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＳＲＡＭ（Static Random Access Memory）である。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、メモリセルＭＣ、メモリセルＭＣに接続されたビット線ＢＩＴ、ビット線ＢＩＴに接続されたレプリカメモリセルＲＭＣを含むプリチャージ回路ＰＲＥを有している。メモリセルＭＣは、リアルメモリセルの一例である。
【００１１】
メモリセルＭＣは、データを保持するラッチＬＴと、ラッチＬＴの一方の入出力ノードＮＤ１に接続された転送トランジスタＴ１とを有している。転送トランジスタＴ１は、リアル転送トランジスタの一例である。例えば、転送トランジスタＴ１は、ゲートをワード線ＷＬに接続したｎＭＯＳトランジスタである。例えば、ラッチＬＴは、一対のインバータを有しており、一方のインバータの出力は他方のインバータの入力に接続されている。例えば、各インバータの２つの電源端子は、電源線ＶＤＤと接地線ＶＳＳにそれぞれ接続されている。なお、メモリセルＭＣは、ラッチＬＴの他方の入出力ノードＮＤ２に接続される転送トランジスタを有していてもよい。この場合、メモリセルＭＣは、相補のビット線対に接続される。電源線ＶＤＤに供給される電源電圧ＶＤＤは、外部電源電圧でもよく、半導体メモリＭＥＭの内部に形成される電圧生成回路により外部電源電圧を用いて生成されてもよい。
【００１２】
レプリカメモリセルＲＭＣは、ゲートをプリチャージワード線ＰＷＬに接続し、ソースをビット線ＢＩＴに接続したレプリカ転送トランジスタＲＴ１と、レプリカラッチＲＬＴとを有している。レプリカメモリセルＲＭＣは、メモリセルＭＣと基本的に同じ構造を有している。例えば、レプリカ転送トランジスタＲＴ１の素子構造は、転送トランジスタＴ１の素子構造と同じであり、レプリカラッチＲＬＴを形成するＣＭＯＳインバータの素子構造は、ラッチＬＴを形成するＣＭＯＳインバータの素子構造と同じである。レプリカ転送トランジスタＲＴ１は、転送トランジスタＴ１と同様にｎＭＯＳトランジスタであり、レプリカ転送トランジスタＲＴ１の閾値電圧は、転送トランジスタＴ１の閾値電圧と同じである。これは、プリチャージ回路ＰＲＥ内のレプリカ転送トランジスタＲＴ１を、レプリカメモリセルＲＭＣとともに形成しているためである。すなわち、製造条件の変動等があっても、リアルメモリセルＭＣとレプリカメモリセルＲＭＣの閾値電圧を同じにできるためである。
【００１３】
例えば、レプリカラッチＲＬＴは、レプリカ転送トランジスタＲＴ１のドレインに接続される一方の入出力ノードＲＮＤ１を電源線ＶＤＤに接続し、他方の入出力ノードＲＮＤ２を接地線ＶＳＳに接続している。入出力ノードＲＮＤ１に供給される電源電圧ＶＤＤは、第２ハイレベル電圧の一例である。例えば、レプリカラッチＲＬＴの各インバータの２つの電源端子は、電源線ＶＤＤと接地線ＶＳＳにそれぞれ接続されている。なお、レプリカラッチＲＬＴは、インバータ対の各入力をハイレベルまたはロウレベルに固定し、インバータ対の各出力をオープン状態に設定してもよい。この場合、レプリカ転送トランジスタＲＴ１のレプリカラッチＲＬＴ側のノード（すなわち、ドレイン）は、電源線ＶＤＤに直接接続される。なお、図１では、レプリカラッチＲＬＴの一対のインバータにそれぞれ電源線ＶＤＤと接地線ＶＳＳを接続する例を示しているが、これらのインバータは電源線ＶＤＤや接地線ＶＳＳに接続しなくてもよい。この場合、例えば、レプリカ転送トランジスタＲＴ１のドレインは、レプリカラッチＲＬＴから切り離され、電源線ＶＤＤのみに接続される。
【００１４】
例えば、ワード線ＷＬのハイレベル電圧は電源電圧ＶＤＤである。プリチャージワード線ＰＷＬは、少なくともメモリセルＭＣの非アクセス時に、ワード線ＷＬのハイレベル電圧と同じ電源電圧ＶＤＤに設定される。ワード線ＷＬおよびプリチャージワード線ＰＷＬに供給される電源電圧ＶＤＤは、第１ハイレベル電圧の一例である。
【００１５】
プリチャージワード線ＰＷＬが電源電圧ＶＤＤに設定されるとき、ビット線ＢＩＴは、レプリカ転送トランジスタＲＴ１を介して電源電圧ＶＤＤに対してレプリカ転送トランジスタＲＴ１の閾値電圧だけ低い電圧にプリチャージされる。転送トランジスタＴ１およびレプリカ転送トランジスタＲＴ１の閾値電圧をＶｔｈとすると、ビット線ＢＩＴのプリチャージ電圧は、ＶＤＤ−Ｖｔｈになる。
【００１６】
メモリセルＭＣに論理１が記憶されているとき、入出力ノードＮＤ１はハイレベル電圧ＶＤＤであり、入出力ノードＮＤ２はロウレベルＶＳＳであるとする。この記憶状態で、ワード線ＷＬがハイレベル電圧ＶＤＤに設定されると、転送トランジスタＴ１のゲート・ソース間電圧はＶｔｈ（＝ＶＤＤ−（ＶＤＤ−Ｖｔｈ））になる。ここで、転送トランジスタＴ１のソースは、ビット線ＢＩＴに接続されている。ビット線ＢＩＴの電圧は、常にＶＤＤ−Ｖｔｈに維持されるため、転送トランジスタＴ１のゲート・ソース間電圧がＶｔｈを超えることはない。このため、転送トランジスタＴ１はオフ状態を維持し、ドレイン・ソース間に電圧差があっても、入出力ノードＮＤ１からビット線ＢＩＴに電流はほとんど流れない。一方、入出力ノードＮＤ１をハイレベルに維持するために、電源電流がラッチＬＴから入出力ノードＮＤ１に供給される。
【００１７】
したがって、ワード線ＷＬがハイレベル電圧ＶＤＤに維持されても、入出力ノードＮＤ１のハイレベル電圧が転送トランジスタＴ１のリーク電流により低下することはなく、メモリセルＭＣに保持されている論理が反転することを防止できる。この実施形態では、ワード線ＷＬのハイレベル電圧とビット線ＢＩＴのプリチャージ電圧との差は、常に転送トランジスタの閾値電圧Ｖｔｈと同じ値になる。このため、ビット線ＢＩＴのプリチャージ電圧が、メモリセルＭＣのラッチＬＴに供給される電源電圧ＶＤＤより低いときにも、転送トランジスタＴ１がオンすることを防止でき、メモリセルＭＣのスタティックノイズマージンが低下することを防止できる。ここで、スタティックノイズマージンは、ワード線ＷＬがハイレベル電圧に設定されているときのメモリセルＭＣのデータ保持マージンである。
【００１８】
半導体メモリＭＥＭの製造条件が変動するとき、レプリカ転送トランジスタＲＴ１の閾値電圧Ｖｔｈは、転送トランジスタＴ１の閾値電圧Ｖｔｈとともに変化する。このため、製造条件の変動に拘わりなく、ビット線ＢＩＴのプリチャージ電圧を、ワード線ＷＬのハイレベル電圧に対して転送トランジスタＴ１の閾値電圧Ｖｔｈだけ低い値に常に設定できる。また、電源電圧ＶＤＤが変動するときや、動作温度が変動するときにも、ビット線ＢＩＴのプリチャージ電圧を、ワード線ＷＬのハイレベル電圧に対して転送トランジスタＴ１の閾値電圧Ｖｔｈだけ低い値に常に設定できる。したがって、製造条件の変動、電源電圧ＶＤＤの変動、動作温度の変動に拘わりなく、転送トランジスタＴ１がオンすることを防止でき、メモリセルＭＣのスタティックノイズマージンが低下することを防止できる。
【００１９】
なお、転送トランジスタＴ１のオン抵抗を上げて、スタティックノイズマージンを向上するために、ワード線ＷＬのハイレベル電圧は、電源電圧ＶＤＤより低い値（例えば、ＶＤＤ２とする）に設定されてもよい。このとき、プリチャージワード線ＰＷＬは、ワード線ＷＬのハイレベル電圧と同じ電源電圧ＶＤＤ２に設定される。プリチャージ回路ＰＲＥによるビット線ＢＩＴのプリチャージ電圧は、ＶＤＤ２−Ｖｔｈになる。電源電圧ＶＤＤ２は、第１ハイレベル電圧の別の例である。
【００２０】
したがって、メモリセルＭＣに論理１が記憶されている状態で、ワード線ＷＬがハイレベル電圧に設定されると、転送トランジスタＴ１のゲート・ソース間電圧はＶｔｈ（＝ＶＤＤ２−（ＶＤＤ２−Ｖｔｈ））になる。このため、ワード線ＷＬがハイレベル電圧に設定されるときに、転送トランジスタＴ１がオンすることを防止でき、入出力ノードＮＤ１の電圧がビット線ＢＩＴへのリーク電流により低下することを防止できる。
【００２１】
以上、この実施形態では、プリチャージ回路ＰＲＥは、メモリセルＭＣと同じ構造を有するレプリカメモリセルＲＭＣのレプリカ転送トランジスタＲＴ１を利用して、電源電圧ＶＤＤに対して転送トランジスタＴ１の閾値電圧Ｖｔｈだけ低いプリチャージ電圧を生成する。これにより、ワード線ＷＬがハイレベル電圧に設定されるときに、入出力ノードＮＤ１のハイレベル電圧が転送トランジスタＴ１のオンにより低下することを防止でき、メモリセルＭＣのスタティックノイズマージンが悪化することを防止できる。
【００２２】
半導体メモリＭＥＭの製造条件の変動、電源電圧ＶＤＤの変動、動作温度の変動が発生したときにも、メモリセルＭＣのスタティックノイズマージンが悪化することを防止できる。
【００２３】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。
【００２４】
半導体メモリＭＥＭは、プリチャージ回路ＰＲＥが、図１に示したプリチャージ回路ＰＲＥと相違している。また、半導体メモリＭＥＭは、プリチャージワード線ＰＷＬをワード線ＷＬのハイレベル電圧と同じ値に設定する電圧生成回路ＶＧＥＮを有している。半導体メモリＭＥＭのその他の構成は、図１と同じである。
【００２５】
プリチャージ回路ＰＲＥは、図１のプリチャージ回路ＰＲＥにプリチャージスイッチＰＳＷを追加している。プリチャージスイッチＰＳＷは、レプリカ転送トランジスタＲＴ１とビット線ＢＩＴとの間に配置される。プリチャージスイッチＰＳＷは、ハイレベルの制御信号ＣＯＬを受けたときにオフし、ロウレベルの制御信号ＣＯＬを受けたときにオンする。例えば、プリチャージスイッチＰＳＷは、ゲートで制御信号ＣＯＬを受けるｐＭＯＳトランジスタにより形成される。制御信号ＣＯＬは、ワード線ＷＬがハイレベルに設定されるときにハイレベルに設定され、ワード線ＷＬがロウレベルに設定されるときにロウレベルに設定される。すなわち、プリチャージスイッチＰＳＷは、メモリセルＭＣの非アクセス時にオンし、メモリセルＭＣのアクセス時にオフする。
【００２６】
電圧生成回路ＶＧＥＮは、レプリカ転送トランジスタＲＴ１のゲートに供給されるハイレベル電圧を、メモリセルＭＣのアクセス／非アクセスに拘わりなく常に生成し、プリチャージワード線ＰＷＬに供給する。電圧生成回路ＶＧＥＮが生成するハイレベル電圧は、ワード線ＷＬのハイレベル電圧と同じであり、電源電圧ＶＤＤと同じ値または電源電圧ＶＤＤより低い値である。例えば、電圧生成回路ＶＧＥＮは、ワード線ＷＬのハイレベル電圧を生成するワードドライバと同じ回路を用いて、プリチャージワード線ＰＷＬに供給するハイレベルを生成してもよい。これにより、レプリカ転送トランジスタＲＴ１のソースに接続されたプリチャージ電圧線ＶＰＲは、メモリセルＭＣのアクセス／非アクセスに拘わりなく、ワード線ＷＬのハイレベル電圧に対して転送トランジスタＴ１の閾値電圧Ｖｔｈだけ低い値に常に設定される。例えば、プリチャージ電圧線ＶＰＲと接地線ＶＳＳの間に電荷を保持するためのキャパシタを配置することで、プリチャージ電圧ＶＰＲのビット線ＢＩＴへの供給能力を安定させることができる。
【００２７】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レプリカ転送トランジスタＲＴ１がプリチャージスイッチＰＳＷを介してビット線ＢＩＴに接続される場合、プリチャージワード線ＰＷＬを常にハイレベル電圧に設定することで、プリチャージ電圧ＶＰＲを安定して生成できる。すなわち、レプリカ転送トランジスタＲＴ１のソースに接続されたプリチャージ電圧線ＶＰＲの電圧が、メモリセルＭＣのアクセス毎に変化することを防止できる。また、プリチャージ電圧線ＶＰＲは、電圧生成回路ＶＧＥＮにより常にハイレベル電圧に維持される。このため、メモリセルＭＣのアクセス毎に、プリチャージ電圧線ＶＰＲの電荷が放電および充電されることが防止でき、電源ノイズによる電源電圧ＶＤＤの変動を防止できる。この結果、メモリセルＭＣのスタティックノイズマージンが低下することを防止できる。
【００２８】
図３は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。
【００２９】
半導体メモリＭＥＭは、図１の構成に加えて、ワード線ＷＬを駆動するワードドライバＤＲＶ１と、プリチャージワード線ＰＷＬを駆動するワードドライバＤＲＶ２とを有している。ワードドライバＤＲＶ１、ＤＲＶ２は、同じ構造である。このため、半導体メモリＭＥＭの製造条件が変動するとき、ワードドライバＤＲＶ１、ＤＲＶ２の電気的特性は、一緒に変化し、常に同じになる。したがって、ワードドライバＤＲＶ１、ＤＲＶ２が出力するハイレベル電圧は互いに同じであり、電源電圧ＶＤＤと同じ値または電源電圧ＶＤＤより低い値である。電源電圧ＶＤＤの変動または動作温度の変動が発生したときにも、ワードドライバＤＲＶ１、ＤＲＶ２が出力するハイレベル電圧は互いに同じになる。
【００３０】
ワードドライバＤＲＶ１は、メモリセルＭＣのアクセス時にハイレベルに設定されるワード駆動信号ＷＬＯＮを受けて、ワード線ＷＬをハイレベル電圧に設定する。ワードドライバＤＲＶ１は、メモリセルＭＣの非アクセス時にロウレベルに設定されるワード駆動信号ＷＬＯＮを受けて、ワード線ＷＬをロウレベルに設定する。
【００３１】
ワードドライバＤＲＶ２は、ワード駆動信号ＷＬＯＮをインバータで反転した信号を受けて動作する。すなわち、ワードドライバＤＲＶ２は、ワードドライバＤＲＶ１がハイレベル電圧を出力するときにプリチャージワード線ＰＷＬをロウレベル電圧に設定し、ワードドライバＤＲＶ１がロウレベル電圧を出力するときにプリチャージワード線ＰＷＬをハイレベル電圧に設定する。
【００３２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワードドライバＤＲＶ１と同じ構造のワードドライバＤＲＶ２を用いることで、製造条件の変動、電源電圧ＶＤＤの変動または動作温度の変動が発生したときにも、プリチャージワード線ＰＷＬのハイレベル電圧をワード線ＰＷＬのハイレベル電圧と同じできる。
【００３３】
図４は、別の実施形態における半導体メモリＭＥＭの要部の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体メモリＭＥＭは、ＳＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。
【００３４】
半導体メモリＭＥＭは、マトリックス状に配置された複数のメモリセルＭＣと、レプリカメモリセルＲＭＣを各々含む複数のプリチャージ回路ＰＲＥとを有している。図３の横方向に並ぶメモリセルＭＣの列は、共通のワード線ＷＬ（ＷＬ１またはＷＬ２）に接続されており、メモリセルＭＣの複数の列により、メモリセルアレイＭＣＡが形成されている。レプリカメモリセルＲＭＣは、最も端のメモリセルＭＣ（図４の上側）の列に隣接して、ワード線ＷＬ１の配線方向に沿って配置されている。
【００３５】
レプリカメモリセルＲＭＣの列は、共通のプリチャージワード線ＰＷＬに接続されており、レプリカメモリセルＲＭＣの列によりプリチャージ電圧生成部ＰＶＧＥＮが形成されている。プリチャージ回路ＰＲＥは、レプリカメモリセルＲＭＣと同様に、ワード線ＷＬ１の配線方向に沿って配置されている。
【００３６】
メモリセルＭＣは、一般的なＳＲＡＭのメモリセルであり、負荷トランジスタＬ１、Ｌ２（ｐＭＯＳトランジスタ）、駆動トランジスタＤ１、Ｄ２（ｎＭＯＳトランジスタ）および転送トランジスタＴ１、Ｔ２（ｎＭＯＳトランジスタ）を有している。負荷トランジスタＬ１および駆動トランジスタＤ１によるインバータと、負荷トランジスタＬ２および駆動トランジスタＤ２によるインバータによりラッチが形成されている。なお、負荷トランジスタＬ１、Ｌ２の代わりに高抵抗素子が配置されてもよい。ラッチの各インバータの２つの電源端子は、電源線ＶＤＤと接地線ＶＳＳにそれぞれ接続されている。ラッチの一対の入出力ノードは、転送トランジスタＴ１、Ｔ２を介して、ビット線ＢＩＴ（ＢＩＴ１またはＢＩＴ２）、ＢＩＴＸ（ＢＩＴ１ＸまたはＢＩＴ２Ｘ）にそれぞれ接続されている。転送トランジスタＴ１、Ｔ２のゲートは、ワード線ＷＬ（ＷＬ１またはＷＬ２）に接続されている。
【００３７】
レプリカメモリセルＲＭＣは、メモリセルＭＣと同じ素子構造を有しており、負荷トランジスタＬ１、Ｌ２、駆動トランジスタＤ１、Ｄ２およびレプリカ転送トランジスタＲＴ１、ＲＴ２を有している。例えば、レプリカメモリセルＲＭＣのレイアウトパターンは、素子を接続する配線パターンを除いてメモリセルＭＣのレイアウトパターンと同じに設計されている。換言すれば、メモリセルＭＣに隣接するメモリセルアレイＭＣＡの端のメモリセルの列が、レプリカメモリセルＲＭＣとして利用される。
【００３８】
例えば、レプリカメモリセルＲＭＣのレプリカ転送トランジスタＲＴ１、ＲＴ２のチャネルの向きは、メモリセルＭＣの転送トランジスタＴ１、Ｔ２のチャネルの向きと同じになる。ここで、チャネルの向きが同じとは、トランジスタのゲート配線の延在方向を同じにすることである。ゲート配線の延在方向を同じにすることで、トランジスタの電気的特性を等しくできる。これにより、レプリカメモリセルＲＭＣのトランジスタの大きさ、閾値電圧、膜厚、材質、配線層等は、メモリセルＭＣのそれ等と同じにでき、レプリカメモリセルＲＭＣの電気的特性は、メモリセルＭＣの電気的特性と等しくできる。したがって、半導体メモリＭＥＭの製造条件の変動、電源電圧ＶＤＤの変動、動作温度の変動が発生したときに、レプリカメモリセルＲＭＣおよびメモリセルＭＣの電気的特性は、同じ向きに同じ値だけ変化する。すなわち、転送トランジスタＴ１、Ｔ２およびレプリカ転送トランジスタＲＴ１、ＲＴ２の閾値電圧を、常に互いに等しくできる。
【００３９】
レプリカメモリセルＲＭＣにおいても、ラッチの各インバータの２つの電源端子は、電源線ＶＤＤと接地線ＶＳＳにそれぞれ接続されている。レプリカメモリセルＲＭＣでは、ラッチのインバータの一方を形成する負荷トランジスタＬ１（またはＬ２）および駆動トランジスタＤ１（またはＤ２）のゲートは、接地線ＶＳＳに接続されている。これにより、ラッチの入出力ノードに接続されるレプリカ転送トランジスタＲＴ１、ＲＴ２のドレインは、オンする負荷トランジスタＬ１、Ｌ２を介して電源線ＶＤＤに接続される。なお、レプリカ転送トランジスタＲＴ１、ＲＴ２のドレインは、ラッチに接続せずに、電源線ＶＤＤに直接接続してもよい。
【００４０】
レプリカ転送トランジスタＲＴ１、ＲＴ２のソースは、プリチャージ電圧線ＶＰＲに接続されている。例えば、プリチャージ電圧線ＶＰＲと接地線ＶＳＳの間に電荷を保持するためのキャパシタを配置することで、プリチャージ電圧ＶＰＲのビット線ＢＩＴ、ＢＩＴＸへの供給能力を安定させることができる。レプリカ転送トランジスタＲＴ１、ＲＴ２のゲートに接続されるプリチャージワード線ＰＷＬは、ワード線ＷＬのハイレベル電圧と同じハイレベル電圧に設定される。例えば、ワード線ＷＬおよびプリチャージワード線ＰＷＬのハイレベル電圧は、電源電圧ＶＤＤより低く設定される。
【００４１】
プリチャージ回路ＰＲＥは、プリチャージ電圧線ＶＰＲをビット線ＢＩＴ、ＢＩＴＸにそれぞれ接続するｐＭＯＳトランジスタＰ１、Ｐ２と、ビット線対ＢＩＴ、ＢＩＴＸを互いに接続するｐＭＯＳトランジスタＰ３とを有している。ｐＭＯＳトランジスタＰ１、Ｐ２は、メモリセルＭＣの非アクセス時にオンし、メモリセルＭＣのアクセス時にオフするプリチャージスイッチの一例である。ｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３は、インバータＩＶを介してカラム選択信号ＣＯＬＸ（ＣＯＬ１ＸまたはＣＯＬ２Ｘ）の反転信号を受けて動作する。ｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３は、カラム選択信号ＣＯＬＸがハイレベルのときにオンし、ビット線対ＢＩＴ、ＢＩＴＸにプリチャージ電圧ＶＰＲを供給する。ｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３は、カラム選択信号ＣＯＬＸがロウレベルのときにオフし、ビット線対ＢＩＴ、ＢＩＴＸとプリチャージ電圧線ＶＰＲとの接続を解除する。
【００４２】
この実施形態では、カラム選択信号ＣＯＬ１Ｘ、ＣＯＬ２Ｘのアドレスの割り当ては、互いに異なっており、カラム選択信号ＣＯＬ１Ｘ、ＣＯＬ２Ｘが同時にロウレベルに変化することはない。換言すれば、ビット線対ＢＩＴ１、ＢＩＴ１Ｘに接続されたメモリセルＭＣと、ビット線対ＢＩＴ２、ＢＩＴ２Ｘに接続されたメモリセルＭＣとは、アドレスの割り当てが互いに異なっており、同時にアクセス動作（ライト動作、リード動作）が実行されることはない。
【００４３】
例えば、ワード線ＷＬ１およびカラム選択信号ＣＯＬ１Ｘにより選択されるメモリセルＭＣにデータを書き込むとき（ライト動作）、カラム選択信号ＣＯＬ１Ｘがロウレベルに変化され、ビット線対ＢＩＴ１、ＢＩＴ１Ｘとプリチャージ電圧線ＶＰＲとの接続が解除される。これにより、ビット線対ＢＩＴ１、ＢＩＴ１Ｘは、ハイレベルのフローティング状態に設定される。また、ビット線ＢＩＴ１、ＢＩＴ１Ｘの一方がライトアンプ等によりロウレベルに設定され、ワード線ＷＬ１が電源電圧ＶＤＤより低いハイレベル電圧に設定される。これにより、転送トランジスタＴ１、Ｔ２の一方がオンし、メモリセルＭＣのラッチの入出力ノードの一方の電荷は、ビット線ＢＩＴ１、ＢＩＴ１Ｘの一方に引き抜かれ、メモリセルＭＣにデータが書き込まれる。
【００４４】
ワード線ＷＬ１およびカラム選択信号ＣＯＬ１Ｘにより選択されるメモリセルＭＣのライト動作中に、ワード線ＷＬ１およびカラム選択信号ＣＯＬ２Ｘに対応するメモリセルＭＣの転送トランジスタＴ１、Ｔ２のゲートは、ハイレベル電圧を受ける。例えば、ワード線ＷＬ１に接続され、ライト動作が実行されないメモリセルＭＣにおいて、転送トランジスタＴ１側の入出力ノードがハイレベル電圧であり、転送トランジスタＴ２側の入出力ノードがロウレベルであるとする。転送トランジスタＴ２側の入出力ノードには、オンする転送トランジスタＴ２によりビット線ＢＩＴ２Ｘから電荷が供給される。しかし、ワード線ＷＬ１のハイレベル電圧は電源電圧ＶＤＤより低いため、転送トランジスタＴ２のオン抵抗は高く、転送トランジスタＴ２側の入出力ノードの電圧は、ほとんど上昇しない。
【００４５】
上述した実施形態と同様に、ビット線ＢＩＴ２のプリチャージ電圧は、ワード線ＷＬのハイレベル電圧に対して転送トランジスタＴ１の閾値電圧Ｖｔｈだけ低い値に設定される。このため、転送トランジスタＴ１はオンすることはなく、ハイレベルに設定される転送トランジスタＴ１側の入出力ノードからビット線ＢＩＴにリーク電流が流れることはない。したがって、ハイレベル電圧のワード線ＷＬ１に接続され、ライト動作が実行されないメモリセルＭＣに保持されているデータが破壊されることはない。すなわち、メモリセルＭＣのスタティックノイズマージンが低下することを防止できる。
【００４６】
一方、ワード線ＷＬ１およびカラム選択信号ＣＯＬ１Ｘにより選択されるメモリセルＭＣからデータを読み出すとき（リード動作）、カラム選択信号ＣＯＬ１Ｘがロウレベルに変化される。ワード線ＷＬ１は、ビット線対ＢＩＴ１、ＢＩＴ１Ｘがハイレベルのフローティング状態に設定された状態でハイレベル電圧に設定される。例えば、ワード線ＷＬ１に接続され、リード動作が実行されるメモリセルＭＣにおいて、転送トランジスタＴ１側の入出力ノードがハイレベル電圧であり、転送トランジスタＴ２側の入出力ノードがロウレベルであるとする。メモリセルＭＣのラッチにおけるロウレベルの入出力ノードに接続された転送トランジスタＴ２がオンし、ビット線ＢＩＴ１Ｘの電荷は、駆動トランジスタＤ２を介して引き抜かれる。そして、ハイレベルを維持するビット線ＢＩＴ１と電圧が低下したビット線ＢＩＴ１Ｘの電圧差に応じて、メモリセルＭＣに保持されているデータの論理が読み出される。
【００４７】
ライト動作時と同様に、ビット線ＢＩＴ２のプリチャージ電圧は、ワード線ＷＬ１のハイレベル電圧に対して転送トランジスタＴ１の閾値電圧Ｖｔｈだけ低い値に設定される。このため、転送トランジスタＴ１はオンすることはなく、ハイレベルに設定される転送トランジスタＴ１側の入出力ノードからビット線ＢＩＴにリーク電流が流れることはない。したがって、ハイレベル電圧のワード線ＷＬ１に接続され、リード動作が実行されないメモリセルＭＣに保持されているデータが破壊されることはない。すなわち、メモリセルＭＣのスタティックノイズマージンが低下することを防止できる。
【００４８】
図５は、図４に示した半導体メモリＭＥＭの全体ブロックの例を示している。半導体メモリＭＥＭは、メモリセルアレイＭＣＡ、プリチャージ電圧生成部ＰＶＧＥＮ、プリチャージ部ＰＲＥＵ、ワードデコーダＷＤＥＣ、カラムデコーダＣＤＥＣ、カラムスイッチ部ＣＳＷＵ、センスアンプ部ＳＡＵおよび制御回路ＣＮＴ１、ＣＮＴ２を有している。網掛けの領域は、ダミー領域ＤＭＹを示している。
【００４９】
ダミー領域ＤＭＹは、例えば、メモリセルアレイＭＣＡの周囲、プリチャージ部ＰＲＥＵの左右両側、カラムスイッチ部ＣＳＷＵの左右両側、およびセンスアンプ部ＳＡＵの左右両側に形成される。ダミー領域ＤＭＹは、半導体メモリＭＥＭのアクセス動作に使用される各回路ブロックと同じ回路構成を有している。例えば、メモリセルアレイＭＣＡの周囲のダミー領域ＤＭＹは、周囲の各辺に配置されたメモリセル（図４のメモリセルＭＣと同じ構造）の列を有している。
【００５０】
プリチャージ部ＰＲＥＵのダミー領域ＤＭＹは、図５に示すプリチャージ回路ＰＲＥと同じ回路を有している。ダミー領域ＤＭＹは、アクセス動作（ライト動作、リード動作）に使用される回路ブロックのパターン形状を、位置に依存せず均一に製造するために形成される。ここで、パターン形状は、ゲート配線、拡散層、コンタクト等の形状と、パターン間の位置関係を含む。
【００５１】
プリチャージ部ＰＲＥＵは、図４に示したｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３を有している。プリチャージ部ＰＲＥＵおよびプリチャージ電圧生成部ＰＶＧＥＮにより、図４に示したプリチャージ回路ＰＲＥの各々が形成される。プリチャージ電圧生成部ＰＶＧＥＮ（レプリカメモリセルＲＭＣ）は、メモリセルアレイＭＣＡの端（図４の上側）のメモリセルの列を利用して形成される。なお、レプリカメモリセルＲＭＣによるビット線ＢＩＴ、ＢＩＴＸへのプリチャージ電圧の供給能力が足りない場合、プリチャージ電圧生成部ＰＶＧＥＮに複数列にわたってレプリカメモリセルＲＭＣを形成してもよい。
【００５２】
プリチャージ電圧生成部ＰＶＧＥＮをメモリセルアレイＭＣＡのダミー領域ＤＭＹの内側に配置することで、レプリカメモリセルＲＭＣのパターン形状が崩れることを防止できる。この結果、レプリカメモリセルＲＭＣの電気的特性をメモリセルＭＣの電気的特性と一致させることができる。ここで、電気的特性は、トランジスタの閾値電圧、トランジスタのゲート電圧に対する電流特性等である。
【００５３】
カラムスイッチ部ＣＳＷＵは、図４に示した各ビット線対ＢＩＴ、ＢＩＴＸに接続されたカラムスイッチを含む。センスアンプ部ＳＡＵは、カラムスイッチを介してビット線対ＢＩＴ、ＢＩＴＸの少なくとも一方に接続されるセンスアンプＳＡを含む。
【００５４】
ワードデコーダＷＤＥＣは、アクセス動作において、アドレス端子で受けるアドレス信号に応じて図４に示したワード線ＷＬの１つを選択するデコード部と、選択したワード線ＷＬをハイレベル電圧に設定するドライバ部とを有している。また、ワードデコーダＷＤＥＣは、図４に示したプリチャージワード線ＰＷＬをハイレベル電圧に設定するための回路を有している。ワードデコーダＷＤＥＣの例は、図６に示す。カラムデコーダＣＤＥＣは、アクセス動作において、アクセスするメモリセルＭＣを選択するために、アドレス端子で受けるアドレス信号に応じて図４に示したカラム選択信号ＣＯＬＸの１つを活性化する。
【００５５】
制御回路ＣＮＴ１は、例えば、カラム選択信号ＣＯＬＸを伝達するバッファを有している。制御回路ＣＮＴ２は、例えば、コマンド端子で受けるコマンド信号ＣＭＤをデコードするコマンドデコーダを有しており、リード動作またはライト動作を実行するためのタイミング信号を生成する。また、制御回路ＣＮＴ２は、データ信号をデータ端子Ｉ／Ｏに対して出力または入力するデータ入出力回路を有している。なお、データ端子は、出力用と入力用に分けて形成してもよい。
【００５６】
図６は、図５に示したワードデコーダＷＤＥＣの例を示している。ここでは、説明を簡単にするために、ワードデコーダＷＤＥＣが３ビットのアドレス信号ＲＡ（ＲＡ０、ＲＡ１、ＲＡ２）を受けるものとする。ワードデコーダＷＤＥＣは、デコード部ＤＥＣと、デコード部ＤＥＣからの出力信号に応じてワード線ＷＬを駆動するドライバ部ＤＲＶとを有している。
【００５７】
デコード部ＤＥＣは、デコード回路として機能する８つの４入力のアンド回路ＡＮＤ１と、プリチャージワード線ＰＷＬをハイレベル電圧に設定するための４入力のアンド回路ＡＮＤ２とを有している。デコード部ＤＥＣは、電源電圧ＶＤＤおよび接地電圧ＶＳＳを受けて動作する。
【００５８】
アンド回路ＡＮＤ１は、アドレス信号ＲＡ（ＲＡ０、ＲＡ１、ＲＡ２）およびアドレス信号ＲＡを反転した信号のうちの３ビットを受け、全てのビットがハイレベルのとき、ワード駆動信号ＷＬＯＮのハイレベル期間にハイレベルを出力する。アドレス信号ＲＡは、図５に示したアドレス端子ＡＤで受けるアドレス信号のうち、ワード線ＷＬを選択するために使用されるロウアドレスである。
【００５９】
アクセス動作において、８つのアンド回路ＡＮＤ１のうち、全ての入力でハイレベルを受ける１つのアンド回路ＡＮＤ１がハイレベルを出力し、他のアンド回路ＡＮＤ１はロウレベルを出力する。アンド回路ＡＮＤ２は、全ての入力でハイレベル（ＶＤＤ）を受け、ハイレベルを常に出力する。
【００６０】
ドライバ部ＤＲＶは、アンド回路ＡＮＤ１の出力に接続されたワードドライバＤＲＶ１と、アンド回路ＡＮＤ２の出力に接続されたワードドライバＤＲＶ２とを有している。ドライバ部ＤＲＶは、電源電圧ＷＶＤＤおよび接地電圧ＶＳＳを受けて動作する。ワードドライバＤＲＶ１、ＤＲＶ２は互いに同じ回路であり、電気的特性は同じである。電源電圧ＷＶＤＤは、第１ハイレベル電圧の一例であり、電源電圧ＶＤＤより低い値である。例えば、電源電圧ＷＶＤＤは、半導体メモリＭＥＭの内部に形成される内部電圧生成回路により生成される。
【００６１】
ワードドライバＤＲＶ１は、アンド回路ＡＮＤ１からハイレベルを受けたときに、対応するワード線ＷＬ（ＷＬ１−ＷＬ８のいずれか）をハイレベル電圧ＷＶＤＤに設定する。ワードドライバＤＲＶ２は、アンド回路ＡＮＤ２からのハイレベルを受け、プリチャージワード線ＰＷＬを常にハイレベル電圧ＷＶＤＤに設定する。ワードドライバＤＲＶ２は、レプリカ転送トランジスタＲＴ１、ＲＴ２のゲートに供給されるハイレベル電圧ＷＶＤＤを生成する電圧生成回路の一例である。各ワードドライバＤＲＶ１、ＤＲＶ２は、ハイレベルの入力電圧ＶＤＤをハイレベルの出力電圧ＷＶＤＤに変換するレベルシフタの機能を有している。なお、デコード部ＤＥＣにアンド回路ＡＮＤ２を形成せずに、ドライバ部ＤＲＶのワードドライバＤＲＶ２の入力を電源線ＶＤＤに直接接続してもよい。
【００６２】
プリチャージワード線ＰＷＬのハイレベル電圧は、ワード線ＷＬを駆動するワードドライバＤＲＶ１と同じ回路構成のワードドライバＤＲＶ２を用いて生成される。また、ワードドライバＤＲＶ１、ＤＲＶ２は、１つの会路ブロックであるドライバ部ＤＲＶ内に隣接して形成され、共通の電源電圧ＷＶＤＤを受けて動作する。これにより、プリチャージワード線ＰＷＬのハイレベル電圧を、ワード線ＷＬのハイレベル電圧と同じ値に設定できる。例えば、半導体メモリＭＥＭの製造条件が変動するとき、ワードドライバＤＲＶ１、ＤＲＶ２の電気的特性は、一緒に変化し、常に同じになる。したがって、ワードドライバＤＲＶ１、ＤＲＶ２が出力するハイレベル電圧は互いに同じになる。電源電圧ＶＤＤ、ＷＶＤＤの変動または動作温度の変動が発生したときにも、ワードドライバＤＲＶ１、ＤＲＶ２が出力するハイレベル電圧は互いに同じになる。
【００６３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、レプリカメモリセルＲＭＣは、メモリセルＭＣと同じ素子構造を有しており、メモリセルＭＣが形成されるメモリセルアレイＭＣＡとダミー領域ＤＭＹとの間に、メモリセルＭＣに隣接して配置される。これにより、レプリカメモリセルＲＭＣの電気的特性をメモリセルＭＣの電気的特性と等しくでき、レプリカ転送トランジスタＲＴ１、ＲＴ２の閾値電圧を転送トランジスタＴ１、Ｔ２の閾値電圧と等しくできる。例えば、半導体メモリＭＥＭの製造条件の変動、電源電圧ＶＤＤの変動、動作温度の変動が発生したときにも、レプリカメモリセルＲＭＣとメモリセルＭＣの電気的特性の変動量を同じにできる。さらに、互いに隣接して形成され、同じ回路構成のワードドライバＤＲＶ１、ＤＲＶ２を用いることで、ワード船ＷＬおよびプリチャージワード線ＰＷＬのハイレベル電圧ＷＶＤＤを互いに同じ値に設定できる。この結果、ワード線ＷＬがハイレベル電圧に維持されるときにも、メモリセルＭＣの入出力ノードのハイレベル電圧が転送トランジスタＴ１のオンにより低下することを防止でき、メモリセルＭＣのスタティックノイズマージンが悪化することを防止できる。
【００６４】
図７は、別の実施形態における半導体メモリＭＥＭの要部の例を示している。図４と同じ要素については、詳細な説明は省略する。この実施形態では、プリチャージ回路ＰＲＥは、図４に示したプリチャージ回路ＰＲＥからｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ３を削除して形成されている。このため、レプリカメモリセルＲＭＣの転送トランジスタＲＴ１、ＲＴ２のソースは、ビット線ＢＩＴ、ＢＩＴＸに直接接続されている。
【００６５】
例えば、プリチャージワード線ＰＷＬは、図３と同様に、ワード線ＷＬと反対のレベルに設定される。但し、この実施形態では、複数のワード線ＷＬ（ＷＬ１、ＷＬ２）が形成される。このため、プリチャージワード線ＰＷＬは、ワード線ＷＬの１つがハイレベルに設定されているときに、ロウレベルに設定され、全てのワード線ＷＬがロウレベルに設定されているときにハイレベルに設定される。
【００６６】
この実施形態では、ビット線対ＢＩＴ１、ＢＩＴ１Ｘに接続されるメモリセルＭＣの１つと、ビット線対ＢＩＴ２、ＢＩＴ２Ｘに接続されるメモリセルＭＣの１つとは、同時にライト動作またはリード動作が実行される。プリチャージ回路ＰＲＥは、図３に示したプリチャージ回路ＰＲＥと同様に動作する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００６７】
図８は、上述した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を形成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で形成されてもよい。
【００６８】
例えば、システムＳＹＳは、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭを有している。ＣＰＵ、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。ＣＰＵは、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭをアクセスするとともにシステム全体の動作を制御する。ＣＰＵは、ライト動作を実行させるためにコマンド信号ＣＭＤ、アドレス信号ＡＤ、ライトデータ信号Ｉ／Ｏを半導体メモリＭＥＭに出力する。ＣＰＵは、リード動作を実行させるためにコマンド信号ＣＭＤ、アドレス信号ＡＤを半導体メモリＭＥＭに出力し、半導体メモリＭＥＭからリードデータ信号Ｉ／Ｏを受ける。システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。
【００６９】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
データを記憶するラッチと、前記ラッチの入出力ノードに接続されたリアル転送トランジスタとを有するリアルメモリセルと、
前記リアル転送トランジスタを介して前記入出力ノードに接続されたビット線と、
前記リアル転送トランジスタのゲートに接続されたワード線と、
前記ビット線をプリチャージするプリチャージ回路と
を備え、
前記プリチャージ回路は、少なくとも前記リアルメモリセルの非アクセス時に、ゲートで前記ワード線のハイレベル電圧と同じ値の第１ハイレベル電圧を受け、ドレインで第２ハイレベル電圧を受け、ソースに生成されるプリチャージ電圧を前記ビット線に供給するレプリカ転送トランジスタを含み、前記リアルメモリセルと同じ構造を有するレプリカメモリセルを備えていること
を特徴とする半導体メモリ。
（付記２）
マトリックス状に配置された前記リアルメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの周囲に配置されるダミーメモリセルの列と
を備え、
前記レプリカメモリセルは、前記メモリセルアレイと前記ダミーメモリセルの列との間であって、前記ワード線の配線方向に並び、前記メモリセルアレイの外側に配置された前記リアルメモリセルの各々に隣接して配置されること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記第１ハイレベル電圧を受けて動作し、前記ワード線を前記第１ハイレベル電圧に設定する第１ワードドライバと、
前記第１ワードドライバと同じ構造を有し、前記第１ハイレベル電圧を受けて動作し、前記レプリカ転送トランジスタのゲートに接続される信号線を前記第１ハイレベル電圧に設定する第２ワードドライバと
を備えていることを特徴とする付記１または付記２に記載の半導体メモリ。
（付記４）
前記レプリカ転送トランジスタのゲートに供給される前記第１ハイレベル電圧を、前記リアルメモリセルのアクセス／非アクセスに拘わりなく生成する電圧生成回路を備え、
前記プリチャージ回路は、前記レプリカメモリセルと前記ビット線の間に配置され、前記リアルメモリセルの非アクセス時にオンし、前記リアルメモリセルのアクセス時にオフするプリチャージスイッチを含むこと
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記５）
前記リアルメモリセルのアクセス時に前記ワード線を前記第１ハイレベル電圧に設定し、前記リアルメモリセルの非アクセス時に前記ワード線をロウレベル電圧に設定する第１ワードドライバと、
前記第１ワードドライバが前記第１ハイレベル電圧を出力するときに前記レプリカ転送トランジスタのゲートをロウレベル電圧に設定し、前記第１ワードドライバがロウレベル電圧を出力するときに前記レプリカ転送トランジスタのゲートを前記第１ハイレベル電圧に設定する第２ワードドライバと
を備えていることを特徴とする付記１または付記２に記載の半導体メモリ。
（付記６）
付記１ないし付記５のいずれか１項に記載の半導体メモリと、
前記半導体メモリにアクセスするコントローラと
を備えていることを特徴とするシステム。
【００７０】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７１】
ＢＩＴ、ＢＩＴＸ‥ビット線；ＣＤＥＣ‥カラムデコーダ；ＣＯＬ‥制御信号；ＣＮＴ１、ＣＮＴ２‥制御回路；ＣＳＷＵ‥カラムスイッチ部；ＤＥＣ‥デコード部；ＤＭＹ‥ダミー領域；ＤＲＶ‥ドライバ部；ＤＲＶ１、ＤＲＶ２‥ワードドライバ；Ｉ／Ｏ‥周辺回路；ＬＴ‥ラッチ；ＭＣ‥メモリセル；ＭＣＡ‥メモリセルアレイ；ＭＥＭ‥半導体メモリ；ＮＤ１、ＮＤ２‥入出力ノード；ＰＲＥ‥プリチャージ回路；ＰＲＥＵ‥プリチャージ部；ＰＳＷ‥プリチャージスイッチ；ＰＶＧＥＮ‥プリチャージ電圧生成部；ＰＷＬ‥プリチャージワード線；ＲＬＴ‥レプリカラッチ；ＲＭＣ‥レプリカメモリセル；ＲＮＤ１、ＲＮＤ２‥入出力ノード；ＲＴ１‥レプリカ転送トランジスタ；ＳＡＵ‥センスアンプ部；ＳＹＳ‥システム；Ｔ１、Ｔ２‥転送トランジスタ；ＶＧＥＮ‥電圧生成回路；ＶＰＲ‥プリチャージ電圧線；ＷＤＥＣ‥ワードデコーダ；ＷＬ‥ワード線；ＷＶＤＤ‥電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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