(57)【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面に設けられた複数のＭＩＳＦＥＴ；
（ｃ）前記半導体基板の前記第１の主面および前記複数のＭＩＳＦＥＴの上方に設けられた埋め込み型多層配線層；
（ｄ）前記埋め込み型多層配線層上に設けられた非埋め込み型アルミニウム系パッドメタル層；
（ｅ）前記非埋め込み型アルミニウム系パッドメタル層の一部として設けられた複数のメタルボンディングパッド；
（ｆ）前記非埋め込み型アルミニウム系パッドメタル層よりも上層に形成されたファイナルパッシベーション膜；
（ｇ）前記複数のメタルボンディングパッドの各々の上方の前記ファイナルパッシベーション膜に設けられたパッド開口；
（ｈ）前記埋め込み型多層配線層の内の埋め込み型最上層配線層の一部として設けられた電源リング配線、
ここで、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に前記電源リング配線を有しない。
【請求項２】
請求項１に記載の半導体集積回路装置において、更に以下を含む：
（ｉ）前記電源リング配線内に設けられたディッシング防止用スリット。
【請求項３】
請求項１に記載の半導体集積回路装置において、前記複数のメタルボンディングパッドの各々は、プラグを介することなく、前記埋め込み型最上層配線層に接続されている。
【請求項４】
請求項３に記載の半導体集積回路装置において、更に以下を含む：
（ｊ）前記複数のメタルボンディングパッドの各々の下方に、前記埋め込み型最上層配線層の一部として設けられ、その上方のメタルボンディングパッドと形状および面積がほぼ同様の下地メタルパッド。
【請求項５】
請求項４に記載の半導体集積回路装置において、更に以下を含む：
（ｋ）前記複数のメタルボンディングパッドの各々と、その下方の下地メタルパッドとの間に設けられた単一のスルーホール。
【請求項６】
請求項４に記載の半導体集積回路装置において、更に以下を含む：
（ｋ）前記複数のメタルボンディングパッドの各々と、その下方の下地メタルパッドとの間に設けられた複数のスルーホール。
【請求項７】
請求項５に記載の半導体集積回路装置において、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に配線を有しない。
【請求項８】
請求項７に記載の半導体集積回路装置において、更に以下を含む：
（ｍ）前記第１の主面の内部領域に、前記非埋め込み型アルミニウム系パッドメタル層の一部として、ほぼ均一に分布するように設けられた多数の占有率調整用ダミーパターン。
【請求項９】
請求項８に記載の半導体集積回路装置において、更に以下を含む：
（ｎ）前記第１の主面の外周に沿って、前記非埋め込み型アルミニウム系パッドメタル層の一部として、アルミニウム系シールリング。
【請求項１０】
請求項１に記載の半導体集積回路装置において、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に信号配線を有しない。
【請求項１１】
請求項１に記載の半導体集積回路装置において、更に以下を含む：
（ｐ）前記複数のメタルボンディングパッドの各々の上面に接続されたボンディングワイヤ。
【請求項１２】
請求項１０に記載の半導体集積回路装置において、更に以下を含む：
（ｑ）前記ファイナルパッシベーション膜上を被う封止樹脂層。
【請求項１３】
請求項９に記載の半導体集積回路装置において、前記複数のメタルボンディングパッドは、アルミニウム系シールリングに沿うように、その内側に、リング状に配列されている。
【請求項１４】
請求項１３に記載の半導体集積回路装置において、前記埋め込み型多層配線層は、銅系埋め込み型多層配線層である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置（または半導体装置）における配線およびボンディングパッド等構造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２０１１−１１４０４９号公報（特許文献１）には、メモリ系半導体集積回路デバイスに於いて、アルミニウム系パッド層を除き、全ての配線層を銅配線とした配線層構成が開示されている。
【０００３】
日本特開２０１１−１２９７２２号公報（特許文献２）には、多層の銅配線の上に、アルミニウム系パッド（ボンディングパッドおよびシールリング上のパッドを含む）を形成した半導体集積回路デバイスが開示されている。
【０００４】
日本特開２０１１−９５８１号公報（特許文献３）または、これに対応する米国特許公開２０１０−３３０７９９号公報（特許文献４）には、銅埋め込み配線の最上層上にタングステンプラグ等の中継メタル部材を介せずに、アルミニウム系パッドを形成し、このボンディングパッドにボンディングワイヤを接続した半導体集積回路デバイスが開示されている。
【０００５】
日本特開２０１０−１４７２６７号公報（特許文献５）には、アルミニウム系パッド層上に、再配線を形成したウエハレベルパッケージ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）方式の半導体集積回路デバイスに於いて、アルミニウム系パッド層を銅ダマシン配線の最上層のメタル配線として使用する他、同層をパッド専用とすることが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−１１４０４９号公報
【特許文献２】特開２０１１−１２９７２２号公報
【特許文献３】特開２０１１−９５８１号公報
【特許文献４】米国特許公開２０１０−３３０７９９号公報
【特許文献５】特開２０１０−１４７２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
銅埋め込み配線を主要な配線層とする半導体集積回路装置に於いても、通常、ワイヤボンディング特性を確保するために、最上層配線層をアルミニウム系パッド層とすることが多い。このアルミニウム系パッド層は、一般に、配線層（電源配線、信号配線等の一般相互接続配線）としても使用されている。しかし、このような一般相互接続配線は、配線長が比較的長いためアンテナ効果により、プラズマ処理時にデバイスにダメージが入り易い等のデメリットがある。また、アルミニウム系パッド層に、このような一般相互接続配線がない場合に於いても、幅の広くチップサイズと同程度の寸法を有する電源リング等の電源幹配線等の存在は、これとファイナルパッシベーション膜との物理的性質の相違に基づく、クラック等の発生の原因になりやすい等の問題がある。
【０００８】
本願発明は、これらの課題を解決するためになされたものである。
【０００９】
本発明の目的は、信頼性の高い半導体集積回路装置を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、本願の一つの発明は、メタル多層配線系が、下層の埋め込み型多層配線層と上層の非埋め込み型アルミニウム系パッドメタル層を有する半導体集積回路装置に於いて、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に電源リング配線を有しないものである。
【発明の効果】
【００１３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、メタル多層配線系が、下層の埋め込み型多層配線層と上層の非埋め込み型アルミニウム系パッドメタル層を有する半導体集積回路装置に於いて、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に電源リング配線を有しないものとすることによって、信頼性の高い半導体集積回路装置とすることができる。
【図面の簡単な説明】
【００１５】
【図１】本願の一実施の形態の半導体集積回路装置におけるメタル配線システム等のアウトラインを説明するためのメタル配線システム等のデバイス模式断面図である。
【図２】図１のチップ表面から埋め込み型第６配線層Ｍ６までのより詳細なデバイス模式断面図である。
【図３】本願の前記一実施の形態の半導体集積回路装置におけるチップ（またはウエハ上のチップ領域周辺）上レイアウト等を説明するためのチップ領域およびその周辺の模式レイアウト図（非埋め込み型アルミニウム系パッドメタル層を中心に表示）である。
【図４】本願の前記一実施の形態の半導体集積回路装置におけるチップ（またはウエハ上のチップ領域周辺）上レイアウト等を説明するためのチップ領域およびその周辺の模式レイアウト図（埋め込み型最上層配線層を中心に表示）である。
【図５】図３および図４のＸ−Ｘ’断面の実線部分に対応するチップ（ウエハのチップ領域およびその周辺）のデバイス模式断面図である。
【図６】図４のＶｓｓリング切り出し領域Ｒ１の電源リングの詳細レイアウト図である。
【図７】図６のＡ−Ｂ断面のデバイス模式断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置における要部デバイス構造等を説明するためのデバイス模式断面図である。
【図９】図８のアルミニウム系主ボンディングパッド膜６ｘ，６ｙにほぼ対応するパッド周辺拡大上面図である。
【図１０】図９のＣ−Ｄ断面のデバイス模式断面図である。
【図１１】本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（埋め込み型第７配線層Ｍ７完成時点）である。
【図１２】本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（埋め込み型第８配線層Ｍ８完成時点）である。
【図１３】本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（埋め込み型最上層配線層Ｍ９完成時点）である。
【図１４】本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（パッドコンタクト用スルーホール３９完成時点）である。
【図１５】本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（アルミニウム系ボンディングパッド加工完成時点）である。
【図１６】本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（ファイナルパッシベーション膜のパッド開口加工完成時点）である。
【図１７】本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（ワイヤボンディング完成時点）である。
【図１８】本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（樹脂モールド完成時点）である。
【図１９】本願の前記一実施の形態の半導体集積回路装置における要部デバイス構造等におけるパッド周辺構造の変形例を説明するための図９に対応するパッド周辺拡大上面図である。
【図２０】図１９のＣ−Ｄ断面のデバイス模式断面図である。
【図２１】アルミニウム系同層メタル櫛形ＭＩＭキャパシタおよび占有率調整用ダミーパターンの変形例等を説明するための図３に対応するチップ領域およびその周辺の模式レイアウト図（非埋め込み型アルミニウム系パッドメタル層を中心に表示）である。
【図２２】アンテナ比の大きなウエハと、アンテナ比の小さなウエハに対して、プラズマ処理を施したサンプルについてのＭＩＳＦＥＴのソースドレイン電流および閾値電圧の分布を示すデータプロット図である。
【発明を実施するための形態】
【００１６】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。
【００１７】
１．以下を含む半導体集積回路装置：
（ａ）第１の主面を有する半導体基板；
（ｂ）前記半導体基板の前記第１の主面に設けられた複数のＭＩＳＦＥＴ；
（ｃ）前記半導体基板の前記第１の主面および前記複数のＭＩＳＦＥＴの上方に設けられた埋め込み型多層配線層；
（ｄ）前記埋め込み型多層配線層上に設けられた非埋め込み型アルミニウム系パッドメタル層；
（ｅ）前記非埋め込み型アルミニウム系パッドメタル層の一部として設けられた複数のメタルボンディングパッド；
（ｆ）前記非埋め込み型アルミニウム系パッドメタル層よりも上層に形成されたファイナルパッシベーション膜；
（ｇ）前記複数のメタルボンディングパッドの各々の上方の前記ファイナルパッシベーション膜に設けられたパッド開口、
ここで、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に電源リング配線を有しない。
【００１８】
２．前記１項の半導体集積回路装置において、更に以下を含む：
（ｈ）前記埋め込み型多層配線層の内の埋め込み型最上層配線層の一部として設けられた電源リング配線。
【００１９】
３．前記２項の半導体集積回路装置において、更に以下を含む：
（ｉ）前記電源リング配線内に設けられたディッシング防止用スリット。
【００２０】
４．前記２または３項の半導体集積回路装置において、前記複数のメタルボンディングパッドの各々は、プラグを介することなく、前記埋め込み型最上層配線層に接続されている。
【００２１】
５．前記２から４項のいずれか一つの半導体集積回路装置において、更に以下を含む：
（ｊ）前記複数のメタルボンディングパッドの各々の下方に、前記埋め込み型最上層配線層の一部として設けられ、その上方のメタルボンディングパッドと形状および面積がほぼ同様の下地メタルパッド。
【００２２】
６．前記５項の半導体集積回路装置において、更に以下を含む：
（ｋ）前記複数のメタルボンディングパッドの各々と、その下方の下地メタルパッドとの間に設けられた単一のスルーホール。
【００２３】
７．前記５項の半導体集積回路装置において、更に以下を含む：
（ｋ）前記複数のメタルボンディングパッドの各々と、その下方の下地メタルパッドとの間に設けられた複数のスルーホール。
【００２４】
８．前記１から７項のいずれか一つの半導体集積回路装置において、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に配線を有しない。
【００２５】
９．前記１から８項のいずれか一つの半導体集積回路装置において、更に以下を含む：
（ｍ）前記第１の主面の内部領域に、前記非埋め込み型アルミニウム系パッドメタル層の一部として、ほぼ均一に分布するように設けられた多数の占有率調整用ダミーパターン。
【００２６】
１０．前記１から９項のいずれか一つの半導体集積回路装置において、更に以下を含む：
（ｎ）前記第１の主面の外周に沿って、前記非埋め込み型アルミニウム系パッドメタル層の一部として、アルミニウム系シールリング。
【００２７】
１１．前記１から１０項のいずれか一つの半導体集積回路装置において、更に以下を含む：
（ｐ）前記複数のメタルボンディングパッドの各々の上面に接続されたボンディングワイヤ。
【００２８】
１２．前記１から１１項のいずれか一つの半導体集積回路装置において、更に以下を含む：
（ｑ）前記ファイナルパッシベーション膜上を被う封止樹脂層。
【００２９】
１３．前記１から１２項のいずれか一つの半導体集積回路装置において、前記非埋め込み型アルミニウム系パッドメタル層は、実質的に信号配線を有しない。
【００３０】
１４．前記１０から１３項のいずれか一つの半導体集積回路装置において、前記複数のメタルボンディングパッドは、アルミニウム系シールリングに沿うように、その内側に、リング状に配列されている。
【００３１】
１５．前記１から１４項のいずれか一つの半導体集積回路装置において、前記埋め込み型多層配線層は、銅系埋め込み型多層配線層である。
【００３２】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３３】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００３４】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程と、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程に大別できる。
【００３５】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００３６】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００３７】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００３８】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００３９】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４０】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００４１】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４２】
６．本願に於いて、「リング」というときは、主に略矩形環状の図形を指す。しかし、「環状」といっても、必ずしも閉じている必要はない。具体的には、シールリング、電源リング、パッドリング、スルーホールリング等がある。シールリングは、一般に閉リングであるが、電源リングは、見かけ上は、ほぼ閉リング（厳密な平リングのこともある）であるが、厳密に言うと、一部が開いた開リングであることが多い。パッドリング、スルーホールリング等は、ドット状のパターン群が全体としてリング状に配列されたものである。
【００４３】
なお、本願に於いて、「ボンディングパッド」というときは、ワイヤボンディングのためのパッドの外、その上に、バンプ電極や再配線を形成するものも含むこととする。
【００４４】
７．本願に於いて、「メタルパターン」は、「配線パターン」と「非配線パターン」に分類される。「配線パターン」または「配線」とは、端子（または素子）と素子間を相互に繋ぐメタル電流通路であり、主に電流を流すことを主要な目的とするものである。「非配線パターン」には、素子パターン、パッドパターン、テストパターン、合わせパターン、ダミーパターン等が含まれる。「配線」は、電源リング（接地リング、Ｖｄｄリング）等の電源幹配線その他の「電源配線」と「信号配線」に分類される。また、その幾何学的な用途から、以下のような分類も用いられる。すなわち、主に回路モジュール間の相互接続等に利用される「セミグローバル配線」（以下の実施の形態では、たとえば、埋め込み型第７、８配線層）、より広い範囲の接続等に使用される「グローバル配線」（以下の実施の形態では、たとえば、埋め込み型最上層配線層）、主に回路モジュール内の相互接続等に利用される「ローカル配線」（以下の実施の形態では、たとえば、埋め込み型第１配線層から埋め込み型第６配線層）等に分類される。
【００４５】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００４６】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００４７】
１．本願の一実施の形態の半導体集積回路装置におけるメタル配線システム等のアウトラインの説明（主に図１および図２）
このセクションでは、本願の一実施の形態の半導体集積回路装置の構造をメタル配線システム全体から概説する。
【００４８】
以下では、６５ｎｍテクノロジノードのデバイスの例に取り具体的に説明するが、以下の例は、これに限定されるものではなく、これよりも微細なテクノロジノードのデバイスにも適用できるし、これよりも微細でないテクノロジノードのデバイスにも適用できることは言うまでもない。
【００４９】
また、以下では、埋め込み型配線９層およびアルミニウム系非埋め込み配線（メタル層）１層のメタル配線系を例にとり、具体的に説明するが、これ以外の層数の配線系でも良いことは言うまでもない。
【００５０】
図１は本願の一実施の形態の半導体集積回路装置におけるメタル配線システム等のアウトラインを説明するためのメタル配線システム等のデバイス模式断面図である。図２は図１のチップ表面から埋め込み型第６配線層Ｍ６までのより詳細なデバイス模式断面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置におけるメタル配線システム等のアウトラインを説明する。
【００５１】
図１に示すように、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離フィールド絶縁膜１０で分離されたＰ型単結晶シリコン基板１ｓのデバイス面１ａ（裏面１ｂの反対側の面）上には、ＰチャネルＭＯＳＦＥＴまたはＮチャネルＭＯＳＦＥＴのゲート電極８が形成されている。それらの上には、エッチストップ膜である窒化シリコンライナー膜４（たとえば約３０ｎｍ）が形成されている。その上には、たとえば、窒化シリコンライナー膜４よりもずっと厚く、下層の熱ＣＶＤ法によるオゾンＴＥＯＳ酸化シリコン膜（たとえば約２００ｎｍ）および上層のプラズマＴＥＯＳ酸化シリコン膜（たとえば約２７０ｎｍ）等からなるプリメタル（Ｐｒｅｍｅｔａｌ）層間絶縁膜５が形成されている。また、これらのプリメタル絶縁膜を貫通して、タングステンプラグ３が形成されている。ここまでがプリメタル領域ＰＭである。
【００５２】
その上の第１配線層Ｍ１は、たとえば、下層のＳｉＣ膜（たとえば約５０ｎｍ）等の絶縁性バリア膜１４および主層間絶縁膜であるプラズマシリコン酸化膜１５（たとえば約１５０ｎｍ）等およびそれらに形成された配線溝に埋め込まれた銅配線１３等から構成されている。
【００５３】
その上の第２配線層から第６配線層Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、相互にほぼ同様の構造をしている。各層は、たとえば、下層のＳｉＣ膜（たとえば約５０ｎｍ）等からなる絶縁性バリア膜（ライナー膜）２４、３４，４４、５４，６４、および上層のほとんどの領域を占める主層間絶縁膜２５，３５，４５，５５，６５等から構成されている。この主層間絶縁膜２５，３５，４５，５５，６５は、たとえば、カーボンドープ酸化シリコン膜、すなわち、ＳｉＯＣ膜（たとえば約４００ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線２３，３３，４３，５３，６３（たとえば、配線幅１５０ｎｍ程度、配線厚さ２００ｎｍ程度）が形成されている。なお、第１配線層から第６配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、たとえば、この例ではローカル配線である。
【００５４】
その上の第７配線層から第８配線層Ｍ７，Ｍ８は、相互にほぼ同様の構造をしている。各層間絶縁膜、すなわち、セミグローバル下層配線層層間絶縁膜１９およびセミグローバル上層配線層層間絶縁膜１８は、たとえば、最下層のＳｉＣ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜７４，８４、中下層のプラズマＴＥＯＳシリコン酸化膜７５ａ，８５ａ（たとえば約２５０ｎｍ）、中上層のＦＳＧ膜７５ｂ，８５ｂ（たとえば約２５０ｎｍ）、およびキャップ膜であるプラズマＴＥＯＳシリコン酸化膜７５ｃ，８５ｃ（たとえば約１００ｎｍ）等からなる。これらの層間絶縁膜を貫通して、銅プラグおよび銅配線を含む銅埋め込み配線７３，８３（たとえば、配線幅２００ｎｍ程度、配線厚さ３５０ｎｍ程度）が形成されている。なお、この例では、セミグローバル配線を２層としたが、セミグローバル配線の層数は、必要に応じて、３層以上とすることもできるし、１層とすることもできる。
【００５５】
その上の第９配線層Ｍ９は、たとえば、この例では、グローバル配線層であり、たとえば、以下のような構造をしている。埋め込み配線最上層層間絶縁膜１６（グローバル配線層層間絶縁膜）は、下層のＳｉＣ膜（たとえば約７０ｎｍ）等の絶縁性バリア膜９４ｂ、中下層のプラズマＴＥＯＳ系主層間絶縁膜９５ｂ（たとえば約８００ｎｍ）、中上層のＳｉＮ系絶縁性バリア膜９４ａ、およびプラズマＴＥＯＳ系主層間絶縁膜９５ａ（たとえば約９００ｎｍ）等から構成されている。これらの層間絶縁膜等を貫通等して、銅プラグおよび銅配線を含む銅埋め込み配線９３（たとえば、配線幅４００ｎｍ程度、配線厚さ９００ｎｍ程度）が形成されている。ここまでが、埋め込み型多層配線層ＤＷである。
【００５６】
その上の非埋め込み型アルミニウム系パッドメタル層ＡＰの絶縁膜構造は、たとえば、下層のパッド層層間絶縁膜９および上層のファイナルパッシベーション膜から構成されており、その間に、アルミニウム系ボンディングパッド６が形成されている。すなわち、パッド層層間絶縁膜９は、下層のＳｉＮ膜９ｂ（たとえば約１００ｎｍ）等の絶縁性バリア膜、プラズマＴＥＯＳ系主層間絶縁膜９ａ（たとえば約９００ｎｍ）等から構成されている。また、アルミニウム系ボンディングパッド６上には、パッド開口７が設けられている。なお、アルミニウム系ボンディングパッド６下の銅埋め込み配線９３は、後に説明するように、下地メタルパッド１２でもある。
【００５７】
次に、図２を用いて、図１の埋め込み型第６配線層Ｍ６およびそれよりも上方の断面構造の詳細を説明する。図２に示すように、埋め込み型第６配線層Ｍ６の層間絶縁膜、すなわち、ローカル最上層配線層層間絶縁膜２１は、たとえば、下層のＳｉＣ系絶縁性バリア膜６４、上層のＳｉＯＣ系主層間絶縁膜６５等から構成されており、その中に埋め込まれた銅埋め込み配線６３は、たとえば、主要部を占める埋め込み型第６配線層銅系メタル膜６３ａ、その周辺（側面および下面）の窒化タンタル系バリアメタル膜６３ｂ等から構成されている。なお、第７層銅埋め込み配線７３、第８層銅埋め込み配線８３の詳細構造も銅埋め込み配線６３とほぼ同じであるので、説明は繰り返さない。また、埋め込み型第７配線層Ｍ７および埋め込み型第８配線層Ｍ８の構造も、先に図１について説明したところと同じであるので、ここでは説明を繰り返さない。
【００５８】
次に、埋め込み型第９配線層Ｍ９（埋め込み型最上層配線層）を説明するが、埋め込み配線最上層層間絶縁膜１６（グローバル配線層層間絶縁膜）の構造は、先に図１について説明したところと同じであるので、ここでは説明を繰り返さず、最上層銅埋め込み配線等９３（配線、ビア等）の詳細構造を説明する。これも、先に図１について説明したところと同じであり、たとえば、主要部を占める埋め込み型第９配線層銅系メタル膜９３ａ、その周辺（側面および下面）の窒化タンタル系バリアメタル膜９３ｂ等から構成されている。
【００５９】
次に、非埋め込み型アルミニウム系パッドメタル層ＡＰを説明する。非埋め込み型アルミニウム系パッドメタル層ＡＰの層間絶縁膜は、たとえば、下層のパッド層層間絶縁膜９および上層のファイナルパッシベーション膜１１から構成されている。パッド層層間絶縁膜９は、たとえば下層のＳｉＮ系絶縁性バリア膜９ｂ（たとえば厚さ約１００ｎｍ程度）および上層のプラズマＴＥＯＳ系主層間絶縁膜９ａ（たとえば厚さ約６００ｎｍ程度）等から構成されている。上層のファイナルパッシベーション膜１１は、たとえば下層のＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）系ファイナルパッシベーション膜１１ａ（たとえば厚さ約９００ｎｍ程度）および上層のプラズマＳｉＮ系ファイナルパッシベーション膜１１ｂ（たとえば厚さ約６００ｎｍ程度）等から構成されている。これらの間には、たとえば下層の窒化チタン系パッドバリアメタル膜６ｂ（たとえば厚さ約１００ｎｍ程度）およびアルミニウム系主ボンディングパッド膜６ａ（たとえば厚さ約１０００ｎｍ程度）等から構成されている。
【００６０】
２．本願の前記一実施の形態の半導体集積回路装置におけるチップ（またはウエハ上のチップ領域周辺）上レイアウト等の説明（主に図３から図７）
このセクションでは、本願の前記一実施の形態の半導体集積回路装置の構造等を非埋め込み型アルミニウム系パッドメタル層および埋め込み型第９配線層（埋め込み型最上層配線層）の平面レイアウト等を中心に説明する。
【００６１】
なお、このセクションでは、便宜上、ウエハ１（たとえば図３）のチップ領域２およびその周辺を説明するが、最終製品としての分離されたチップ２では、ダイシング領域２７（スクライブ領域）は、ダイシングブレード等による加工の結果、すでに存在しない。
【００６２】
なお、ここでは、チップサイズは、１０ミリメートル角程度のものを例に取り具体的に説明する。
【００６３】
図３は本願の前記一実施の形態の半導体集積回路装置におけるチップ（またはウエハ上のチップ領域周辺）上レイアウト等を説明するためのチップ領域およびその周辺の模式レイアウト図（非埋め込み型アルミニウム系パッドメタル層を中心に表示）である。図４は本願の前記一実施の形態の半導体集積回路装置におけるチップ（またはウエハ上のチップ領域周辺）上レイアウト等を説明するためのチプ領域およびその周辺の模式レイアウト図（埋め込み型最上層配線層を中心に表示）である。図５は図３および図４のＸ−Ｘ’断面の実線部分に対応するチップ（ウエハのチップ領域およびその周辺）のデバイス模式断面図である。図６は図４のＶｓｓリング切り出し領域Ｒ１の電源リングの詳細レイアウト図である。図７は図６のＡ−Ｂ断面のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるチップ（またはウエハ上のチップ領域周辺）上レイアウト等を説明する。
【００６４】
先ず、非埋め込み型アルミニウム系パッドメタル層ＡＰの平面レイアウトを図３に基づいて説明する。図３に示すように、非埋め込み型アルミニウム系パッドメタル層ＡＰにより構成されているパターンとしては、チップ領域２の外部においては、たとえば、アルミニウム系ＴＥＧパターン２９ａ、アルミニウム系レーザートリム用位置決め基準パターン３０ａ、アルミニウム系膜厚モニタ３１ａ、アルミニウム系露光用アライメントパターン３２ａ等がある。一方、チップ領域２の内部においては、外側から、たとえば、耐湿性や強度を確保するためのアルミニウム系シールリング２０ａ、多数のボンディングパッド６から構成されたアルミニウム系パッドリング２２ａ、アルミニウム系パッドリング２２ａの内側全面に敷き詰められた繰り返しパターン等からなる占有率調整用ダミーパターン２８（非埋め込み型アルミニウム系パッドメタル層ＡＰの際のドライエッチング特性を確保するためのダミーパターン）がある。ここで、占有率調整用ダミーパターン２８は、プラズマダメージ等を回避するためには、フローティングとすることが望ましいが、そのような問題がない場合は、フローティングにしなくても良い。また、アルミニウム系シールリング２０ａの存在は、チップ周辺からのクラック等の伝播を阻止するのに有効である。
【００６５】
ここで、アルミニウム系ＴＥＧパターン２９ａの全体の平面サイズは、たとえば、５０ｘ２０００マイクロメートル程度である。また、アルミニウム系レーザートリム用位置決め基準パターン３０ａ、アルミニウム系膜厚モニタ３１ａ、およびアルミニウム系露光用アライメントパターン３２ａの各々のサイズは、たとえば５０ｘ１００マイクロメートル程度である。更に、アルミニウム系シールリング２０ａの幅は、たとえば１０マイクロメートル程度であり、ボンディングパッド６のサイズとしては、たとえば、６０ｘ１００マイクロメートル程度である。また、占有率調整用ダミーパターン２８を構成する個々の要素パターンのサイズは、たとえば３５マイクロメートル角程度であり、その配列ピッチとしては、たとえば、１４０マイクロメートル程度を好適なものとして例示することができる。ここでは、長方形のボンディングパッド６を具体的に示したが、ボンディングパッド６の平面形状は、長方形に限らず、正方形（寸法は、たとえば６０ｘ６０マイクロメートル程度）等の他の図形でも良い。
【００６６】
なお、占有率調整用ダミーパターン２８が形成されている領域の中央部は、通常、チップ内部回路形成領域２６と一致している。また、チップ領域のほぼ全体は、その外端部および各ボンディングパッド６の主要部を除き、ファイナルパッシベーション膜１１（たとえば、無機系ファイナルパッシベーション膜、ポリイミド膜等の有機系ファイナルパッシベーション膜またはこれらの両方）に覆われている。
【００６７】
次に、埋め込み型第９配線層Ｍ９（埋め込み型最上層配線層）の平面レイアウトを図４に基づいて説明する。図４に示すように、埋め込み型最上層配線層Ｍ９により構成されているパターンとしては、チップ領域２の外部においては、たとえば、銅系ＴＥＧパターン２９ｂ、銅系膜厚モニタ３１ｂ、銅系露光用アライメントパターン３２ｂ等がある。一方、チップ領域２の内部においては、外側から、たとえば、耐湿性や強度を確保するための銅系シールリング２０ｂ、多数の下地メタルパッド１２から構成された銅系パッドリング２２ｂ、ほぼリング状の接地幹配線から構成されたＶｓｓリング（接地リング３６ｇ）およびほぼリング状の電源供給幹配線から構成されたＶｄｄリング（電源供給リング３６ｄ）等を含む電源リング３６（電源幹配線）等がある。電源リング３６の内側は、一般に、チップ内部回路形成領域２６となっている。なお、複数電圧電源の場合は、電源の種類に対応して、電源供給リングは、複数本となる。
【００６８】
次に、図３および図４のＸ−Ｘ’断面（実線部）の構造（主に非埋め込み型アルミニウム系パッドメタル層ＡＰおよび埋め込み型最上層配線層Ｍ９）を図５に基づいて説明する。図５に示すように、埋め込み型第８配線層Ｍ８上に、埋め込み型最上層配線層Ｍ９が形成されている。この埋め込み型最上層配線層Ｍ９は、埋め込み配線最上層層間絶縁膜１６（グローバル配線層層間絶縁膜）および、これにデュアルダマシン（Ｄｕａｌ  Ｄａｍａｓｃｅｎｅ）法等により埋め込まれた銅系配線等から構成されている。この層の銅系配線等としては、たとえばＶｓｓリング３６ｇ（接地リング）、Ｖｄｄリング３６ｄ（電源供給リング）のほか、各アルミニウム系ボンディングパッド６の直下でこれとコンタクトし、これとほぼ同一の形状、位置、サイズを有する下地メタルパッド１２、アルミニウム系シールリング２０ａの直下にあって、ほぼ同様の働きをする銅系シールリング２０ｃ等がある。
【００６９】
埋め込み型最上層配線層Ｍ９上には、パッド層層間絶縁膜９があり、この上面（およびスルーホール）には、非埋め込み型アルミニウム系パッドメタル層ＡＰの一部として、占有率調整用ダミーパターン２８、アルミニウム系ボンディングパッド６、アルミニウム系シールリング２０ａ等が設けられている。パッド層層間絶縁膜９等の上には、ファイナルパッシベーション膜１１が形成されており、各アルミニウム系ボンディングパッド６上には、パッド開口７が設けられている。
【００７０】
次に、図４のＶｓｓリング切り出し領域の拡大平面図を図６に示す（ここでは、Ｖｓｓリング３６ｇについて、具体的に説明するが、Ｖｄｄリング３６ｄについても全く同一である）。図６に示すように、Ｖｓｓリング３６ｇには、たとえば一定に長さと幅を持ってほぼ等間隔で配置されたスリット３７が設けられている。これは、メタルＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等による処理の際のディッシングを防止するためである。このスリット３７の幅としては、たとえば１マイクロメートル程度、長さとしては、たとえば２０から３０マイクロメートル程度が好適なものとして例示することができる。この例では、Ｖｓｓリング３６ｇの幅は、一例として、２０マイクロメートル程度とする。ここでは、一定に長さと幅を持ったスリット３７の例を示したが、スリットの形状および寸法は、リングに沿った電流の流れを阻害しない形状であれば、どんなものでもよく、一定周期を持つ必要は特にない。ただし、ディッシング防止の観点から必然的に幅方向に周期性を持つことが自然である。
【００７１】
次に、図６のＡ−Ｂ断面を上層も含めて、図７に示す。図７に示すように、この断面に於いては、Ｖｓｓリング３６ｇは、幅方向に多数個に分割されている。また、上層にあるのは、占有率調整用ダミーパターン２８である。
【００７２】
３．本願の前記一実施の形態の半導体集積回路装置における要部デバイス構造等の説明（主に図８から図１０）
このセクションでは、本願の前記一実施の形態の半導体集積回路装置の構造等をその要部デバイス構造を中心に説明する。ここで、通常、下地メタルパッドは、例えば図８に示すように、その直下でビアを介して下層の配線に接続されるか、一体となった同層の配線を介して下層の配線等に接続されているが、図９および図１０（図１９および図２０に於いても同じ）においては、図示が煩雑になるので、これらのビアおよび一体となった同層の配線は図示しない。
【００７３】
なお、ここでは、Ｐ型単結晶シリコン基板上に形成されたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の回路構成を有するデバイスを例にとり、具体的に説明するが、その他の基板上に作られたデバイスまたは、同様の基板に作られた他の回路構成のデバイスでもよいことはいうまでもない。
【００７４】
図８は本願の前記一実施の形態の半導体集積回路装置における要部デバイス構造等を説明するためのデバイス模式断面図である。図９は図８のアルミニウム系主ボンディングパッド膜６ｘ，６ｙにほぼ対応するパッド周辺拡大上面図である。図１０は図９のＣ−Ｄ断面のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における要部デバイス構造等を説明する。
【００７５】
まず、図１および図２で説明した配線構造等のより具体的な形態を図８に基づいて説明する。図８に示すように、Ｐ型単結晶シリコン基板部１ｓのデバイス面１ａ（第１の主面）側には、Ｎ型ウエル領域ＮＷおよびＰ型ウエル領域ＰＷが設けられており、これとＰ型単結晶シリコン基板部１ｓの表面領域に設けられた素子分離フィールド絶縁膜１０とともに、ＭＩＳＦＥＴ（Ｑｎ，Ｑｐ）等の能動素子を形成される半導体領域を区画している。各Ｎ型ウエル領域ＮＷの半導体表面領域には、Ｐ型ソースドレイン領域ＰＳＤが設けられており、各Ｐ型ウエル領域ＰＷの半導体表面領域には、Ｎ型ソースドレイン領域ＮＳＤが設けられている。また、各ソースドレイン領域ＮＳＤ，ＰＳＤが設けられた基板部１ｓの半導体表面上には、たとえばゲート絶縁膜を介して、ゲート電極８が設けられている。なお、実際のソースドレイン構造、ゲート電極およびその周辺構造は、もっと複雑であるが、ここでは詳細構造を省略する。
【００７６】
Ｐ型単結晶シリコン基板部１ｓの表面上には、ゲート電極８を被うように、プリメタル層間絶縁膜５が設けられており、この中に、タングステンプラグ３が埋め込まれている。プリメタル層間絶縁膜５上には、埋め込み型第１配線層Ｍ１から埋め込み型第８配線層Ｍ８の銅埋め込み配線（中層および下層銅埋め込み配線ＣＭＬ）が設けられており、埋め込み型第１配線層Ｍ１は、たとえばシングルダマシン（Ｓｉｎｇｌｅ  Ｄａｍａｓｃｅｎｅ）方式で作られており、埋め込み型第２配線層Ｍ２から埋め込み型第８配線層Ｍ８は、たとえばデュアルダマシン方式で作られている。
【００７７】
埋め込み型第８配線層Ｍ８上には、埋め込み配線最上層層間絶縁膜１６（グローバル配線層層間絶縁膜）中に埋め込まれた埋め込み型最上層配線層Ｍ９（たとえば、デュアルダマシン方式による銅系埋め込み配線）が設けられている。この埋め込み型最上層配線層Ｍ９の一部として、下地メタルパッド１２ｘとしての最上層銅埋め込み配線等９３ｘ（配線、ビア等）および、その一部を下地メタルパッド１２ｙとする最上層銅埋め込み配線等（配線、ビア等）９３ｙが設けられている。ここで、埋め込み型第１配線層Ｍ１から埋め込み型最上層配線層Ｍ９までの層間絶縁膜をまとめて埋め込み型多層配線層層間絶縁膜ＩＬＤとする。
【００７８】
埋め込み配線最上層層間絶縁膜１６上には、非埋め込み型アルミニウム系パッドメタル層ＡＰが設けられている。この非埋め込み型アルミニウム系パッドメタル層ＡＰは、下層のパッド層層間絶縁膜９、パッド層層間絶縁膜９に開口されたスルーホール中およびその周辺に形成されたアルミニウム系ボンディングパッド６ｘ（例えば、信号パッド）、アルミニウム系ボンディングパッド６ｙ（たとえば、電源パッド又は接地パッド）等を有している。そして、チップ２の最上部には、ファイナルパッシベーション膜１１が設けられており、ファイナルパッシベーション膜１１の内、各アルミニウム系ボンディングパッド６ｘ、６ｙ上にあたる部分には、パッド開口７が設けられている。なお、ファイナルパッシベーション膜１１上に更にレジン層（たとえば、樹脂封止パッケージの場合）や再配線層（たとえばウエハれべりパッケージの場合）を形成しても良い。
【００７９】
この例では、各アルミニウム系ボンディングパッド６ｘ、６ｙは、間に、タングステンプラグ等の中間接続体を介することなく、直接、下地メタルパッド１２ｘ，１２ｙと接続されている。なお、中間にタングステンプラグ等を介することも可能であるが、中間にタングステンプラグ等を介さない場合は、その分、構造が簡単になる。
【００８０】
次に、アルミニウム系ボンディングパッド６（６ｘ、６ｙ）の詳細構造を図９および図１０に基づいて説明する。図９および図１０に示すように、この例では、アルミニウム系ボンディングパッド６と下地メタルパッド１２（１２ｘ、１２ｙ）の中心ほぼ一致しており、形状および寸法もほぼ同じである。なお、必ずしも、このようにする必要はないが、このようにすることによって、チップ面積を増加させることなく、構造的強度が増加させることができる等のメリットがある。ここで、パッド開口７の外周の位置は、アルミニウム系ボンディングパッド６の外周よりも、若干内側とすることが望ましい。また、パッドコンタクト用スルーホール３９の外周の位置は、パッド開口７の外周の位置よりも、若干内側とすることが望ましい（パッドコンタクト用スルーホール３９の外周の位置とパッド開口７の外周の位置をほぼ同じ位置とすることもできる）。
【００８１】
なお、図９および図１０に関して、主要な部分の寸法の一例を示すとすれば以下のごとくである。すなわち、アルミニウム系ボンディングパッド６の厚さは、たとえば１０００ｎｍ程度、下地メタルパッド１２の厚さは、たとえば９００程度、アルミニウム系ボンディングパッド６の平面寸法は、たとえば、６０ｘ１００マイクロメートル程度、パッド開口７の平面寸法は、たとえば、５０ｘ９０マイクロメートル程度、スルーホール３９の平面寸法は、たとえば、４０ｘ８０マイクロメートル程度である。
【００８２】
４．本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等の説明（主に図１１から図１８）
このセクションでは、セクション１から３の主要なデバイス構造に対する製造方法の一例を示すが、前記構造は、以下に示す以外の製法によっても構成できることは言うまでもない。
【００８３】
図１１は本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（埋め込み型第７配線層Ｍ７完成時点）である。図１２は本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（埋め込み型第８配線層Ｍ８完成時点）である。図１３は本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（埋め込み型最上層配線層Ｍ９完成時点）である。図１４は本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（パッドコンタクト用スルーホール３９完成時点）である。図１５は本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（アルミニウム系ボンディングパッド加工完成時点）である。図１６は本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（ファイナルパッシベーション膜のパッド開口加工完成時点）である。図１７は本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（ワイヤボンディング完成時点）である。図１８は本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明するための図８に対応するデバイス模式断面図（樹脂モールド完成時点）である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるウエハプロセス等を説明する。
【００８４】
埋め込み型第６配線層Ｍ６までにＢＥＯＬ工程は、周知のダマシン工程と同じであるので、埋め込み型第７配線層Ｍ７に対応する工程から図１１を用いて説明する。図１１に示すように、ウエハ１上のデバイス面１ａ（第１の主面）側において、下層銅埋め込み配線等ＣＬ（配線、ビア等）を有する埋め込み型第１配線層Ｍ１から埋め込み型第６配線層Ｍ６上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりセミグローバル下層配線層層間絶縁膜１９を形成する。次に、通常のリソグラフィにより、配線溝およびビアを開口し、そこに、たとえば、反応性スパッタリング成膜等により窒化タンタル膜を堆積し、続いて、たとえばスパッタリング成膜により、銅シード膜を形成する。続いて、たとえば電界メッキにより銅膜を充填する。次に、たとえばＣＭＰにより、配線溝およびビア外部の窒化タンタル膜および銅膜を除去することにより、第７層銅埋め込み配線７３を形成する。
【００８５】
次に、図１２に示すように、セミグローバル下層配線層層間絶縁膜１９上に、たとえばＣＶＤによりセミグローバル上層配線層層間絶縁膜１８を形成する。次に、たとえば通常のリソグラフィにより、配線溝およびビアを開口し、そこに、たとえば、反応性スパッタリング成膜等により窒化タンタル膜を堆積し、続いて、たとえばスパッタリング成膜により、銅シード膜を形成する。続いて、たとえば電界メッキにより銅膜を充填する。次に、たとえばＣＭＰにより、配線溝およびビア外部の窒化タンタル膜および銅膜を除去することにより、第８層銅埋め込み配線８３を形成する。
【００８６】
次に、図１３に示すように、中層銅埋め込み配線等ＣＭ（配線、ビア等）を有する埋め込み型第７配線層Ｍ７および埋め込み型第８配線層Ｍ８上に、たとえばＣＶＤにより埋め込み配線最上層層間絶縁膜１６（グローバル配線層層間絶縁膜）を形成する。次に、たとえば通常のリソグラフィにより、配線溝およびビアを開口し、そこに、たとえば、反応性スパッタリング成膜等により窒化タンタル膜を堆積し、続いて、たとえばスパッタリング成膜により、銅シード膜を形成する。続いて、たとえば電界メッキにより銅膜を充填する。次に、たとえばＣＭＰにより、配線溝およびビア外部の窒化タンタル膜および銅膜を除去することにより、最上層銅埋め込み配線等９３（配線、ビア等）を形成する。
【００８７】
次に、図１４に示すように、埋め込み配線最上層層間絶縁膜１６（グローバル配線層層間絶縁膜）上に、たとえばＣＶＤによりパッド層層間絶縁膜９を成膜し、たとえば通常のリソグラフィにより下地メタルパッド１２ｘ，１２ｙ上に、パッドコンタクト用スルーホール３９（３９ｘ，３９ｙ）を開口する。
【００８８】
次に、図１５に示すように、パッドコンタクト用スルーホール３９（３９ｘ，３９ｙ）を含むパッド層層間絶縁膜９の上面のほぼ全面に、たとえば、反応性スパッタリング成膜により、ＴｉＮ膜を成膜して、続いて、たとえば、スパッタリング成膜により、アルミニウム系メタル膜（アルミニウムを主成分とするメタル膜）を形成する。この複合膜をたとえば、通常のリソグラフィにより形成したレジスト膜をマスクとして、例えばドライエッチングによりパターニングすることにより、アルミニウム系ボンディングパッド６（６ｘ，６ｙ）を形成する。
【００８９】
次に、図１６に示すように、パッド層層間絶縁膜９およびアルミニウム系ボンディングパッド６（６ｘ，６ｙ）上のほぼ全面に、たとえばＣＶＤによりファイナルパッシベーション膜１１を成膜する。次に、たとえば通常のリソグラフィにより、パッド開口７を開口する。
【００９０】
その後、必要に応じて、バックグラインディングやプローブテストを実行した後、ダイシング等により、ウエハ１を個々のチップ２に分離する。
【００９１】
その後、個々のチップ２を図１７以降に示すように加工する。すなわち、図１７に示すように、各アルミニウム系ボンディングパッド６ｘ，６ｙと外部のリード等の間を、金線（ボンディングワイヤ４０）等を用いて、例えば、ボール＆ウエッジボンディング等により、相互接続する。このとき、通常、アルミニウム系ボンディングパッド６ｘ，６ｙの側をボールボンディング（ボンディングボール４０ｂを形成するボンディング）するが、これに限らず、必要に応じて、アルミニウム系ボンディングパッド６ｘ，６ｙの側をウエッジボンディングしても良い。
【００９２】
次に、図１８に示すように、ファイナルパッシベーション膜１１、各アルミニウム系ボンディングパッド６ｘ，６ｙおよびボンディングワイヤ４０等を被覆するように、たとえば、エポキシ系封止樹脂を用いたトランスファーモールド等により、チップ２の表面１ａ（必要に応じてチップ２全体を封止してもよい）に封止樹脂層４２を形成する。
【００９３】
５．本願の前記一実施の形態の半導体集積回路装置における要部デバイス構造等におけるパッド周辺構造の変形例の説明（主に図１９および図２０）
このセクションでは、セクション３（図９および図１０）で説明したパッド周辺構造（「単一スルーホール接続」という）の変形例の一例を示す。このセクションの方式を「スルーホールリング接続」という。
【００９４】
図１９は本願の前記一実施の形態の半導体集積回路装置における要部デバイス構造等におけるパッド周辺構造の変形例を説明するための図９に対応するパッド周辺拡大上面図である。図２０は図１９のＣ−Ｄ断面のデバイス模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における要部デバイス構造等におけるパッド周辺構造の変形例を説明する。
【００９５】
図１９および図２０に示すように、スルーホールリング接続では、多数のパッドコンタクト用スルーホール３９から構成されたスルーホールリング４１を介して、アルミニウム系ボンディングパッド６と下地メタルパッド１２を相互接続している。パッドコンタクト用スルーホール３９の個々の寸法は、たとえば、３ｘ３マイクロメートル程度を好適なものの一例として提示することができる。他の寸法は、単一スルーホール接続について示したものとほぼ同じである。ここで、スルーホールリング４１の外周の寸法は、単一スルーホール接続についての単一スルーホール３９の外周に対応させればよい。
【００９６】
ここで、単一スルーホール接続とスルーホールリング接続を比較すると、以下のようになる。すなわち、単一スルーホール接続では、ボンディングパッドが盆地状になっているので、プローブ特性は良好であるが、平坦部分が狭いのでワイヤボンディング特性は相対的に劣る。一方、スルーホールリング接続では、平坦部分が広いので、ワイヤボンディング特性は相対的に良好であるが、プローブ特性は相対的に劣る。
【００９７】
６．アルミニウム系同層メタル櫛形ＭＩＭキャパシタおよび占有率調整用ダミーパターンの変形例等の説明（主に図２１）
このセクションでは、図３に示した占有率調整用ダミーパターンの一つの変形例を説明するとともに、これをＭＩＭキャパシタとして利用する可能性を説明する。すなわち、占有率調整用ダミーパターンは、図３や図２１に示すものばかりでなく、一定の占有率を均一に達成できるものであれば、種々変形可能である。また、他の素子としての利用も、キャパシタに限らず、インダクタンス、アンテナ、抵抗素子、その他としても可能である。
【００９８】
図２１はアルミニウム系同層メタル櫛形ＭＩＭキャパシタおよび占有率調整用ダミーパターンの変形例等を説明するための図３に対応するチップ領域およびその周辺の模式レイアウト図（非埋め込み型アルミニウム系パッドメタル層を中心に表示）である。これに基づいて、アルミニウム系同層メタル櫛形ＭＩＭキャパシタおよび占有率調整用ダミーパターンの変形例等を説明する。
【００９９】
図２１は、図３に対応する非埋め込み型アルミニウム系パッドメタル層ＡＰの平面レイアウトの変形例である。図３と異なっているのは、図３に於いては、ドット状の占有率調整用ダミーパターン２８となっていたところを、図２１では、同層メタル櫛形ＭＩＭキャパシタ３９（一対の同層メタルキャパシタ電極）としたところである。なお、このパターンは、同層メタル櫛形ＭＩＭキャパシタ３９としてではなく、線形占有率調整用ダミーパターンとしても使用することができる。また、同層メタル櫛形ＭＩＭキャパシタの一対の同層メタルキャパシタ電極であると同時に線形占有率調整用ダミーパターンとしても使用することができる。
【０１００】
７．前記各実施の形態等（変形例を含む）に関する予備的説明および一般的考察
このセクションでは、前記各実施の形態（変形例を含む）に関する予備的説明および一般的考察を行う。
【０１０１】
図２２はアンテナ比の大きなウエハと、アンテナ比の小さなウエハに対して、プラズマ処理を施したサンプルについてのＭＩＳＦＥＴのソースドレイン電流（Ｉｄｓ）および閾値電圧（Ｖｔｈ）の分布を示すデータプロット図である。これは、ゲート酸化膜厚が、７．５ｎｍ程度のＮチャネル型ＭＯＳＦＥＴについて、室温で測定した結果である。ソースドレイン電流は、ドレイン電圧およびゲート電圧がともに３．３ボルトの時の値である。
【０１０２】
非埋め込み型アルミニウム系パッドメタル層ＡＰ（図３）は、通常、パッド等の非配線パターンとともに、電源配線、信号配線等の配線パターン（または単に「配線」）を含むことが多い。これは、各配線層の利用度を高めるという一般的な要請に対応している。しかし、本発明者が検討したところによると、最上層メタル層である非埋め込み型アルミニウム系パッドメタル層ＡＰは、通常、ドライエッチングで加工されるので、プラズマダメージを受けやすいという問題がある。特に、全部の配線が接続された状態にあるこのステージに於いては、一般にアンテナ比が大きくなりやすく、半導体基板や素子（ＭＩＳＦＥＴ等の能動素子等）に接続されたものを含みやすい電源配線、信号配線等の配線パターンの存在は、デバイスの信頼性や性能の劣化を招く恐れがある。この傾向は、直接、ＭＩＳＦＥＴ等の能動素子の端子に接続される可能性の高い信号配線では、特に顕著である。また、電源配線は、アンテナ比が特に大きくなりやすい。以上の点は、たとえば、図２２の見ると、理解することができる。すなわち、アンテナ比が相対的に小さいチップ内配線レイアウトを有するウエハでは、プロットは、ソースドレイン電流の目標値と閾値電圧の目標値を示す直線の交点近傍に分布するが、アンテナ比が相対的に大きなチップ内配線レイアウトを有するウエハでは、ソースドレイン電流に関しては、低めにシフトしており、閾値電圧に関しては、高めにシフトしているのがわかる。
【０１０３】
また、一般的な設計手法（「一般的設計手法」）では、最上層メタル層の一部として、接地リング、Ｖｓｓリング、Ｖｃｃリング等の電源リング（電源幹配線）を配置する。しかし、このような大面積且つ大寸法（差渡しサイズが大きい）のメタル図形を配置することは、プラズマダメージに関して問題であるばかりでなく、メタル層とその上のファイナルパッシベーション膜との間の物理的特性の相違に起因するクラックの発生等を招く恐れがある。
【０１０４】
これに対して、前記実施の形態に於いては、最上層メタル層（最上層非埋め込みメタル層）は、できるだけ非配線パターンにだけ使用するようにして、アンテナ比が大きくなりやすい信号配線、アンテナ比または幅（面積）等が大きくなりやすい電源リング（電源幹配線）その他の電源配線を直下の層、すなわち、埋め込み配線の内の最上層埋め込み配線層に移したものである。もちろん、全ての配線を下層に移すことが望ましいが、一部の比較的アンテナ比の小さな配線を最上層非埋め込みメタル層に残すこともできる（このことは以下に於いても同じ）。
【０１０５】
また、一般的設計手法における最上層非埋め込みメタル層に属する配線のうち、電源リング（電源幹配線）と信号配線を下層に移すことも有効である。この場合は、最上層非埋め込みメタル層は、その一部として、実質的に電源リングおよび信号配線を有さない。なお、このとき、一般的設計手法における最上層非埋め込みメタル層に属する配線のうち、実質的に全ての配線を下層（たとえば、最上層埋め込み配線層）に移すことも有効である。この場合は、最上層非埋め込みメタル層は、その一部として、実質的に配線を有さない。
【０１０６】
なお、一般的設計手法における最上層非埋め込みメタル層に属する配線のうち、主に電源リング（電源幹配線）を下層（たとえば、最上層埋め込み配線層）に移すことも有効である。この場合は、最上層非埋め込みメタル層は、その一部として、実質的に電源リング（電源リング配線）を有さない。
【０１０７】
更に、一般的設計手法における最上層非埋め込みメタル層に属する配線のうち、幾つかの部分を移す先の埋め込み配線層（「移送先配線層」という）は、直下の埋め込み配線の内の最上層埋め込み配線層にすることがレイアウト上有利であるが、その他の層（主にセミグローバル配線のうちの１層または２層）に移すことも可能である。移送先配線層を最上層埋め込み配線層にすることは、もっとも好適である。これは、最上層埋め込み配線層は、他の配線層に比べて、配線の断面積が圧倒的に大きいので、一般に電流量の大きいアルミニウム系配線（特に電源配線リング等の電源配線）の代替配線層として好適だからである。
【０１０８】
更に、このように機械強度が強い最上層埋め込み配線層で下地メタルパッドを作ることが必須ではないが、設けることによって、アルミニウム系主ボンディングパッド膜およびその周辺の機械的強度を改善することができる。
【０１０９】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１０】
例えば、前記実施の形態では、主に銅系埋め込み配線について具体的に説明したが、本発明はそれに限定されるものではなく、銀系埋め込み配線のその他のメタル系埋め込み配線にも適用できることは言うまでもない。
【０１１１】
また、銅に対するバリアメタルとして、窒化タンタル系バリアメタルを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、窒化チタン系バリアメタル（Ｔｉ/ＴｉＮの多層バリアを含む）、ルテニウム系バリアメタル等のその他のバリアメタルでも良いことは、言うまでもない。また、ここでは、ＴａＮ膜単層のバリアメタルの例をとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｔａ/ＴａＮの多層バリアでも良いことは、言うまでもない。
【０１１２】
更に、絶縁性銅拡散バリア膜として、主にＳｉＣ，ＳｉＮ等を用いた例を具体的に説明したが、本発明はそれに限定されるものではなく、ＳｉＣＮ等、その他の膜であってもよいことは言うまでもない。
【符号の説明】
【０１１３】
１  半導体ウエハ
１ａ  基板又はウエハのデバイス面（第１の主面）
１ｂ  基板又はウエハの裏面（第２の主面）
１ｓ  基板又はウエハのＰ型単結晶シリコン基板部
２  半導体基板又は集積回路チップ（半導体チップ領域）
３  タングステンプラグ
４  窒化シリコンライナー膜（エッチストップ膜）
５  プリメタル層間絶縁膜
６，６ｘ，６ｙ  アルミニウム系ボンディングパッド
６ａ  アルミニウム系主ボンディングパッド膜
６ｂ  窒化チタン系パッドバリアメタル膜
７  （ファイナルパッシベーション膜の）パッド開口
８  ゲート電極
９  パッド層層間絶縁膜
９ａ  プラズマＴＥＯＳ系主層間絶縁膜
９ｂ  ＳｉＮ系絶縁性バリア膜
１０  素子分離フィールド絶縁膜
１１  ファイナルパッシベーション膜
１１ａ  ＵＳＧ系ファイナルパッシベーション膜
１１ｂ  ＳｉＮ系ファイナルパッシベーション膜
１２，１２ｘ，１２ｙ  下地メタルパッド
１３  埋め込まれた銅配線
１４  ＳｉＣ系絶縁性バリア膜
１５  プラズマＴＥＯＳ系主層間絶縁膜
１６  埋め込み配線最上層層間絶縁膜（グローバル配線層層間絶縁膜）
１８  セミグローバル上層配線層層間絶縁膜
１９  セミグローバル下層配線層層間絶縁膜
２０ａ  アルミニウム系シールリング
２０ｂ  銅系シールリング
２１  ローカル最上層配線層層間絶縁膜
２２ａ  アルミニウム系パッドリング
２２ｂ  銅系パッドリング
２３  銅埋め込み配線
２４  ＳｉＣ系絶縁性バリア膜
２５  ＳｉＯＣ系主層間絶縁膜
２６  チップ内部回路形成領域
２７  ダイシング領域（スクライブ領域）
２８  占有率調整用ダミーパターン
２９ａ  アルミニウム系ＴＥＧパターン
２９ｂ  銅系ＴＥＧパターン
３０ａ  アルミニウム系レーザートリム用位置決め基準パターン
３１ａ  アルミニウム系膜厚モニタ
３１ｂ  銅系膜厚モニタ
３２ａ  アルミニウム系露光用アライメントパターン
３２ｂ  銅系露光用アライメントパターン
３３  銅埋め込み配線
３４  ＳｉＣ系絶縁性バリア膜
３５  ＳｉＯＣ系主層間絶縁膜
３６  電源リング（電源幹配線）
３６ｄ  Ｖｄｄリング（電源供給リング）
３６ｇ  Ｖｓｓリング（接地リング）
３７  スリット
３８  同層メタル櫛形ＭＩＭキャパシタ
３９，３９ｘ，３９ｙ  パッドコンタクト用スルーホール
４０  ボンディングワイヤ
４０ｂ  ボンディングボール
４１  スルーホールリング
４２  封止樹脂（封止樹脂層）
４３  銅埋め込み配線
４４  ＳｉＣ系絶縁性バリア膜
４５  ＳｉＯＣ系主層間絶縁膜
５３  銅埋め込み配線
５４  ＳｉＣ系絶縁性バリア膜
５５  ＳｉＯＣ系主層間絶縁膜
６３  銅埋め込み配線
６３ａ  埋め込み型第６配線層銅系メタル膜
６３ｂ  窒化タンタル系バリアメタル膜
６４  ＳｉＣ系絶縁性バリア膜
６５  ＳｉＯＣ系主層間絶縁膜
７３  第７層銅埋め込み配線
７４  ＳｉＣ系絶縁性バリア膜
７５ａ  プラズマＴＥＯＳ系主層間絶縁膜
７５ｂ  ＦＳＧ系主層間絶縁膜
７５ｃ  プラズマＴＥＯＳ系キャップ膜
８３  第８層銅埋め込み配線
８４  ＳｉＣ系絶縁性バリア膜
８５ａ  プラズマＴＥＯＳ系主層間絶縁膜
８５ｂ  ＦＳＧ系主層間絶縁膜
８５ｃ  プラズマＴＥＯＳ系キャップ膜
９３，９３ｘ，９３ｙ  最上層銅埋め込み配線等（配線、ビア等）
９３ａ  最上層銅埋め込み配線銅系メタル膜
９３ｂ  窒化タンタル系バリアメタル膜
９４ａ  ＳｉＮ系絶縁性バリア膜
９４ｂ  ＳｉＣ系絶縁性バリア膜
９５ａ  プラズマＴＥＯＳ系主層間絶縁膜
９５ｂ  プラズマＴＥＯＳ系主層間絶縁膜
ＡＰ  非埋め込み型アルミニウム系パッドメタル層
ＣＭ  中層銅埋め込み配線等（配線、ビア等）
ＣＭＬ  中層および下層銅埋め込み配線等（配線、ビア等）
ＣＬ  下層銅埋め込み配線等（配線、ビア等）
ＤＷ  埋め込み型多層配線層
ＩＬＤ  埋め込み型多層配線層層間絶縁膜
Ｍ１  埋め込み型第１配線層
Ｍ２  埋め込み型第２配線層
Ｍ３  埋め込み型第３配線層
Ｍ４  埋め込み型第４配線層
Ｍ５  埋め込み型第５配線層
Ｍ６  埋め込み型第６配線層
Ｍ７  埋め込み型第７配線層
Ｍ８  埋め込み型第８配線層
Ｍ９  埋め込み型第９配線層（埋め込み型最上層配線層）
ＮＳＤ  Ｎ型ソースドレイン領域
ＮＷ  Ｎ型ウエル領域
ＰＭ  プリメタル領域
ＰＳＤ  Ｐ型ソースドレイン領域
ＰＷ  Ｐ型ウエル領域
Ｑｎ  Ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  Ｐチャネル型ＭＩＳＦＥＴ
Ｒ１  Ｖｓｓリング切り出し領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005837783.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0005837783.tif 000013
【図１３】
0005837783.tif 000014
【図１４】
0005837783.tif 000015
【図１５】
0005837783.tif 000016
【図１６】
0005837783.tif 000017
【図１７】
0005837783.tif 000018
【図１８】
0005837783.tif 000019
【図１９】
0005837783.tif 000020
【図２０】
0005837783.tif 000021
【図２１】
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【図２２】
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