(57)【特許請求の範囲】
【請求項１】
スイッチング素子と、過電流ポイントとなる基準信号に基づいて前記スイッチング素子に流れる過電流を検出する過電流保護回路と、定電流回路から供給される定電流の値に基づいて発振周波数が設定される発振器とを備えた電源回路に組み込まれ、外付け抵抗が接続される外部端子を有する多機能設定回路であって、
前記外部端子に接続された前記外付け抵抗の抵抗値に応じた基準電流を生成する基準電流生成回路と、
該基準電流生成回路によって生成された前記基準電流を比較対象電圧に変換する電流電圧変換回路と、
該電流電圧変換回路によって変換された前記比較対象電圧を３つの異なる基準電圧と比較することで、第１の論理信号と第２の論理信号とからなる４通りの組み合わせを有する論理状態を生成する論理信号生成回路とを備え、
前記電源回路は、前記第１の論理信号に応じて、前記過電流ポイントとなる基準信号を切り替える過電流ポイント設定回路と、前記第２の論理信号に応じて、前記発振周波数を設定する前記定電流の値を切り替える発振周波数設定回路とを備えていることを特徴とする多機能設定回路。
【請求項２】
前記論理信号生成回路によって生成された前記第１の論理信号及び前記第２の論理信号の論理状態を保持するラッチ回路を備えることを特徴とする請求項１記載の多機能設定回路。
【請求項３】
外付け抵抗が接続される外部端子と、スイッチング素子と、過電流ポイントとなる基準信号に基づいて前記スイッチング素子に流れる過電流を検出する過電流保護回路と、定電流回路から供給される定電流の値に基づいて発振周波数が設定される発振器とを有する電源回路であって、
前記外部端子に接続された前記外付け抵抗の抵抗値に応じた基準電流を生成する基準電流生成回路と、
該基準電流生成回路によって生成された前記基準電流を比較対象電圧に変換する電流電圧変換回路と、
該電流電圧変換回路によって変換された前記比較対象電圧を３つの異なる基準電圧と比較することで、第１の論理信号と第２の論理信号とからなる４通りの組み合わせを有する論理状態を生成する論理信号生成回路と、
前記第１の論理信号に応じて、前記過電流ポイントとなる基準信号を切り替える過電流ポイント設定回路と、
前記第２の論理信号に応じて、前記発振周波数を設定する前記定電流の値を切り替える発振周波数設定回路とを備えていることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に組み込まれ、集積回路の動作状態を設定する多機能設定回路に関し、特に外部端子の接続状態によって集積回路の動作状態を設定する多機能設定回路に関する。
【背景技術】
【０００２】
ＤＣ／ＤＣコンバータ等のパワーマネージメント用の集積回路において、外部端子に接続される外付け素子に応じて集積回路の動作状態を設定する回路が知られており、例えば、特開２００７−１５９３１６号公報（特許文献１）などを挙げることができる。特許文献１に開示されたスイッチングレギュレータの制御回路では、外部端子に接続されたコンデンサに応じて、２つの用途の時間を生成し、ソフトスタート時問の設定及び保護機能に使用するタイマーの生成を行うように構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５９３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１の従来技術では、順次実行される２つの機能を設定しているのみで、同時に実行される２つ以上の機能を設定することができず、２つ以上の機能を同時に設定する場合には、各機能の設定毎に外部端子を設けなければならないという問題点があった。
【０００５】
本発明の目的は、上記問題点に鑑みて従来技術の上記問題を解決し、１つの外部端子の接続状況に応じて、同時に実行される２つ以上の機能を設定することができる多機能設定回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の多機能設定回路は、スイッチング素子と、過電流ポイントとなる基準信号に基づいて前記スイッチング素子に流れる過電流を検出する過電流保護回路と、定電流回路から供給される定電流の値に基づいて発振周波数が設定される発振器とを備えた電源回路に組み込まれ、外付け抵抗が接続される外部端子を有する多機能設定回路であって、前記外部端子に接続された前記外付け抵抗の抵抗値に応じた基準電流を生成する基準電流生成回路と、該基準電流生成回路によって生成された前記基準電流を比較対象電圧に変換する電流電圧変換回路と、該電流電圧変換回路によって変換された前記比較対象電圧を３つの異なる基準電圧と比較することで、第１の論理信号と第２の論理信号とからなる４通りの組み合わせを有する論理状態を生成する論理信号生成回路とを備え、前記電源回路は、前記第１の論理信号に応じて、前記過電流ポイントとなる基準信号を切り替える過電流ポイント設定回路と、前記第２の論理信号に応じて、前記発振周波数を設定する前記定電流の値を切り替える発振周波数設定回路とを備えていることを特徴とする。
また、本発明の多機能設定回路は、前記論理信号生成回路によって生成された前記第１の論理信号及び前記第２の論理信号の論理状態を保持するラッチ回路を備えるようにしても良い。
また、本発明の電源回路は、外付け抵抗が接続される外部端子と、スイッチング素子と、過電流ポイントとなる基準信号に基づいて前記スイッチング素子に流れる過電流を検出する過電流保護回路と、定電流回路から供給される定電流の値に基づいて発振周波数が設定される発振器とを有する電源回路であって、前記外部端子に接続された前記外付け抵抗の抵抗値に応じた基準電流を生成する基準電流生成回路と、該基準電流生成回路によって生成された前記基準電流を比較対象電圧に変換する電流電圧変換回路と、該電流電圧変換回路によって変換された前記比較対象電圧を３つの異なる基準電圧と比較することで、第１の論理信号と第２の論理信号とからなる４通りの組み合わせを有する論理状態を生成する論理信号生成回路と、前記第１の論理信号に応じて、前記過電流ポイントとなる基準信号を切り替える過電流ポイント設定回路と、前記第２の論理信号に応じて、前記発振周波数を設定する前記定電流の値を切り替える発振周波数設定回路とを備えていることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、外部端子に接続された抵抗に応じて４通り以上の組み合わせの論理を作ることができ、１つの外部端子の接続状況に応じて、同時に実行される２つ以上の機能を設定することができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】本発明による実施形態の多機能設定回路が組み込まれた集積回路の概略構成を示したブロック図である。
【図２】図１に示す多機能設定回路の回路構成を示した図である。
【図３】図１に示す多機能設定回路によって設定される論理状態を説明する図である。
【図４】図１に示す過電流ポイント設定回路が組み込まれた過電流保護ブロックの回路構成を示した図である。
【図５】図１に示す発振周波数設定回路が組み込まれた発振器ブロックの回路構成を示した図である。
【図６】本発明による実施形態の多機能設定回路とラッチ回路とが組み込まれた集積回路の概略構成を示したブロック図である。
【発明を実施するための形態】
【０００９】
（実施形態）
図１は、本発明による実施形態の多機能設定回路２０が組み込まれた集積回路１０の概略構成を示している。
多機能設定回路２０が組み込まれた集積回路１０は、例えば、パワーマネージメント用のＤＣ／ＤＣコンバータ等の電源回路であり、図１に示すように、集積回路１０には、外付け素子である抵抗Ｒｓｅｔが接続される外部端子ｓｅｔが設けられ、多機能設定回路２０と、過電流ポイント設定回路３０と、発振周波数設定回路４０とが集積されている。
【００１０】
多機能設定回路２０は、外部端子ｓｅｔに接続された抵抗Ｒｓｅｔの抵抗値に応じた電流を流すことにより、抵抗Ｒｓｅｔの抵抗値に応じた電圧を発生させ、この電圧の値により、過電流ポイント設定回路３０に出力するＯＣＰ＿ＳＥＴ信号と、発振周波数設定回路４０に出力するＯＳＣ＿ＳＥＴ信号とを制御する。ＯＣＰ＿ＳＥＴ信号とＯＳＣ＿ＳＥＴ信号とは、ＬＯＷまたはＨＩＧＨのいずれかを示す論理信号であり、多機能設定回路２０は、外部端子ｓｅｔに接続された抵抗Ｒｓｅｔの抵抗値に応じて、ＯＣＰ＿ＳＥＴ信号及びＯＳＣ＿ＳＥＴ信号のそれぞれの論理信号を生成する論理信号生成回路として機能する。なお、抵抗Ｒｓｅｔは、図１において、可変抵抗として示したが、抵抗値の異なる抵抗Ｒｓｅｔを付け替えるようにしても良い。
【００１１】
次に、多機能設定回路２０の回路構成と回路機能とを、図２及び図３を参照して説明する。図２は、多機能設定回路２０の回路構成を示し、図３は、多機能設定回路２０によって設定されるＯＣＰ＿ＳＥＴ信号とＯＳＣ＿ＳＥＴ信号との論理状態を示している。
【００１２】
多機能設定回路２０は、図２を参照すると、バッファアンプＡｍｐ、Ｎチャネル型のＭＯＳＦＥＴＱ１、Ｐチャネル型のＭＯＳＦＥＴＱ２、Ｑ３、抵抗Ｒ０、コンパレータＣＰ１、ＣＰ２、ＣＰ３、基準電圧Ｖｒｅｆ、Ｖｓｅｔ１、Ｖｓｅｔ２、Ｖｓｅｔ３などからなっている。
【００１３】
抵抗Ｒｓｅｔは外部端子ｓｅｔと接地端子間に接続される。
外部端子ｓｅｔはＮチャネル型のＭＯＳＦＥＴＱ１のソース端子と接続され、非反転入力端子に基準電圧Ｖｒｅｆの正極端子が接続されているバッファアンプＡｍｐと、バッファアンプＡｍｐの出力端子はＭＯＳＦＥＴＱ１のゲート端子と接続され、外部端子ｓｅｔとＭＯＳＦＥＴＱ１のソース端子の接続点がバッファアンプＡｍｐの反転入力端子に接続されている。ＭＯＳＦＥＴＱ１のソース電圧がバッファアンプＡｍｐの反転入力端子へフィードバックされることにより、ＭＯＳＦＥＴＱ１のソース電圧がＶｒｅｆと一致するように、外部端子ｓｅｔに接続された抵抗Ｒｓｅｔを介して、抵抗Ｒｓｅｔの抵抗値に応じた基準電流Ｉｓｅｔ１＝Ｖｒｅｆ／Ｒｓｅｔが流れるようになっている。すなわち、バッファアンプＡｍｐとＭＯＳＦＥＴＱ１は、抵抗Ｒｓｅｔの抵抗値に応じた基準電流Ｉｓｅｔ１を生成する基準電流生成回路として機能する。
【００１４】
２つのＰチャネル型のＭＯＳＦＥＴＱ２、Ｑ３は、ミラー比が１：１のカレントミラー回路Ｍ１を構成し、ＭＯＳＦＥＴＱ２、Ｑ３のソース端子は内部電源ＲＥＧに接続されており、ＭＯＳＦＥＴＱ２、Ｑ３のゲート端子はＭＯＳＦＥＴＱ２のドレイン端子に接続されている。また、ＭＯＳＦＥＴＱ２のドレイン端子はＭＯＳＦＥＴＱ１のドレイン端子が接続され、ＭＯＳＦＥＴＱ３のドレイン端子は抵抗Ｒ０を介して接地端子に接続されている。これにより、外部端子ｓｅｔに接続された抵抗Ｒｓｅｔの抵抗値によって決定される基準電流Ｉｓｅｔ１がＭＯＳＦＥＴＱ２を流れると、そのミラー電流Ｉｓｅｔ２がＭＯＳＦＥＴＱ３を流れることになる（基準電流Ｉｓｅｔ１＝ミラー電流Ｉｓｅｔ２）。
【００１５】
ＭＯＳＦＥＴＱ３のドレイン端子と抵抗Ｒ０との接続点はコンパレータＣＰ１の非反転入力端子に接続されていると共に、コンパレータＣＰ１の反転入力端子には基準電圧Ｖｓｅｔ１の正極端子が接続され、コンパレータＣＰ１の出力端子がＥＸＯＲ回路ｅｘｏｒの一方の入力端子に接続され、基準電圧Ｖｓｅｔ１の負極端子は接地端子に接続されている。また、ＭＯＳＦＥＴＱ３のドレイン端子と抵抗Ｒ０との接続点はコンパレータＣＰ２の非反転入力端子に接続されていると共に、コンパレータＣＰ２の反転入力端子には基準電圧Ｖｓｅｔ２の正極端子が接続され、コンパレータＣＰ２の出力端子から出力される信号が発振周波数設定回路４０に出力するＯＳＣ＿ＳＥＴ信号となる。なお、基準電圧Ｖｓｅｔ２の負極端子は接地端子に接続されている。さらにＭＯＳＦＥＴＱ３のドレイン端子と抵抗Ｒ０との接続点はコンパレータＣＰ３の非反転入力端子に接続されていると共に、コンパレータＣＰ３の反転入力端子には基準電圧Ｖｓｅｔ３の正極端子が接続され、コンパレータＣＰ３の出力端子がＥＸＯＲ回路ｅｘｏｒの他方の入力端子に接続され、基準電圧Ｖｓｅｔ３の負極端子は接地端子に接続されている。ＥＸＯＲ回路ｅｘｏｒは、コンパレータＣＰ１からの出力とコンパレータＣＰ３からの出力の排他的論理和をとり、ＥＸＯＲ回路ｅｘｏｒの出力端子から出力される信号が過電流ポイント設定回路３０に出力するＯＣＰ＿ＳＥＴ信号となる。
【００１６】
ＭＯＳＦＥＴＱ３を流れるミラー電流Ｉｓｅｔ２、すなわち基準電流Ｉｓｅｔ１は、抵抗Ｒ０によって比較対象電圧Ｖ１に変換される。ＭＯＳＦＥＴＱ３のドレイン端子と抵抗Ｒ０との接続点の比較対象電圧Ｖ１は、比較対象電圧Ｖ１＝Ｉｓｅｔ２＊Ｒ０＝Ｉｓｅｔ１＊Ｒ０となり、この比較対象電圧Ｖ１がコンパレータＣＰ１、ＣＰ２、ＣＰ３によって基準電圧Ｖｓｅｔ１、Ｖｓｅｔ２、Ｖｓｅｔ３とそれぞれ比較される。基準電圧Ｖｓｅｔ１、Ｖｓｅｔ２、Ｖｓｅｔ３の関係は、基準電圧Ｖｓｅｔ１＜基準電圧Ｖｓｅｔ２＜基準電圧Ｖｓｅｔ３になっている。
【００１７】
従って、図３に示すように、抵抗Ｒｓｅｔの抵抗値が、抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ１よりも大きい場合には、比較対象電圧Ｖ１は、基準電圧Ｖｓｅｔ１未満となって、コンパレータＣＰ１、ＣＰ２、ＣＰ３の出力が全てＬＯＷレベルとなり、ＥＸＯＲ回路ｅｘｏｒの出力であるＯＣＰ＿ＳＥＴ信号と、コンパレータＣＰ２の出力であるＯＳＣ＿ＳＥＴ信号とは共にＬＯＷレベルとなる。抵抗Ｒｓｅｔの抵抗値が、抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ２よりも大きく且つ抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ１以下の場合には、比較対象電圧Ｖ１は、基準電圧Ｖｓｅｔ１以上基準電圧Ｖｓｅｔ２未満となって、コンパレータＣＰ１の出力がＨＩＧＨレベルに、コンパレータＣＰ２、ＣＰ３の出力がＬＯＷレベルとなり、ＥＸＯＲ回路ｅｘｏｒの出力であるＯＣＰ＿ＳＥＴ信号がＨＩＧＨレベルとなり、コンパレータＣＰ２の出力であるＯＳＣ＿ＳＥＴ信号がＬＯＷレベルとなる。抵抗Ｒｓｅｔの抵抗値が、抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ３よりも大きく且つ抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ２以下の場合には、比較対象電圧Ｖ１は、基準電圧Ｖｓｅｔ２以上基準電圧Ｖｓｅｔ３未満となって、コンパレータＣＰ１、ＣＰ２の出力がＨＩＧＨレベルに、コンパレータＣＰ３の出力がＬＯＷレベルとなり、ＥＸＯＲ回路ｅｘｏｒの出力であるＯＣＰ＿ＳＥＴ信号と、コンパレータＣＰ２の出力であるＯＳＣ＿ＳＥＴ信号とは共にＨＩＧＨレベルとなる。抵抗Ｒｓｅｔの抵抗値が、抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ３以下の場合には、比較対象電圧Ｖ１は、基準電圧Ｖｓｅｔ３以上となって、コンパレータＣＰ１、ＣＰ２、ＣＰ３の出力が全てＨＩＧＨレベルとなり、ＥＸＯＲ回路ｅｘｏｒの出力であるＯＣＰ＿ＳＥＴ信号がＬＯＷレベルとなり、コンパレータＣＰ２の出力であるＯＳＣ＿ＳＥＴ信号がＨＩＧＨレベルとなる。
【００１８】
このように本実施形態では、外部端子ｓｅｔに接続された抵抗Ｒｓｅｔの抵抗値に応じた基準電流Ｉｓｅｔ１を生成し、基準電流Ｉｓｅｔ１を比較対象電圧Ｖ１に変換し、比較対象電圧Ｖ１を３つの異なる基準電圧Ｖｓｅｔ１、Ｖｓｅｔ２、Ｖｓｅｔ３と比較することで、２つの論理信号（ＯＣＰ＿ＳＥＴ信号、ＯＳＣ＿ＳＥＴ信号）を生成する。これにより、４通りの組み合わせを有する論理状態を生成でき、２つの論理信号（ＯＣＰ＿ＳＥＴ信号、ＯＳＣ＿ＳＥＴ信号）を用いて同時に実行される２つの機能を設定することができるという効果を奏する。なお、コンパレータを増やし、比較対象電圧Ｖ１と比較する基準電圧の数を４以上に増やすことにより、４通り以上の組み合わせを有する論理状態を生成することができ、同時に実行される２つ以上の機能を設定することができる。また、４通りの組み合わせを有する論理状態を用いて、１つの機能を４通りに設定できるようにしても良い。
【００１９】
次に、過電流ポイント設定回路３０の回路構成と回路機能とを、図４を参照して説明する。図４は、多機能設定回路２０からＯＣＰ＿ＳＥＴ信号が入力される過電流ポイント設定回路３０の回路構成を示している。
【００２０】
図４において、符号Ｑｐで示したものは、スイッチング素子としてのパワーＭＯＳＦＥＴであり、符号Ｑｓで示したものは、パワーＭＯＳＦＥＴＱｐの電流検出用センスＭＯＳＦＥＴである。パワーＭＯＳＦＥＴＱｐとセンスＭＯＳＦＥＴＱｓのソース端子は互いに接続され、パワーＭＯＳＦＥＴＱｐのドレイン端子は電源Ｖｉｎに接続されている。センスＭＯＳＦＥＴＱｓのドレイン端子はセンス抵抗Ｒｓを介して電源Ｖｉｎに接続されている。パワーＭＯＳＦＥＴＱｐとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点はリアクトルＬを介して出力端子Ｖｏｕｔに接続されている。また、パワーＭＯＳＦＥＴＱｐとセンスＭＯＳＦＥＴＱｓのソース端子が接続された接続点と接地端子間にはフライホイールダイオードＤｆが接続され、出力端子Ｖｏｕｔと接地端子間には平滑コンデンサＣが接続されている。また、ドライブ信号Ｓｇ１がパワーＭＯＳＦＥＴＱｐ、センスＭＯＳＦＥＴＱｓのゲートに入力され、パワーＭＯＳＦＥＴＱｐ、センスＭＯＳＦＥＴＱｓはオン・オフ制御される。リアクトルＬと平滑コンデンサＣは降圧型ＤＣ−ＤＣコンバータの出力部において直流平滑回路を構成している。センス抵抗Ｒｓの両端は、電流検出回路ＯＴＡ１（Operational Transconductance Amplifier：トランスコンダクタンスアンプ（電圧を電流に変換するアンプ））の反転端子と非反転端子に接続されている。電流検出回路ＯＴＡ１は、センス抵抗Ｒｓの電圧降下を検出して電流信号Ｉｓｎｓとして出力する。電流検出回路ＯＴＡ１の出力端子は過電流検出抵抗Ｒｓｎｓを介して接地端子に接続されている。電流検出回路ＯＴＡ１の出力端子と過電流検出抵抗Ｒｓｎｓとの接続点はコンパレータＣＰ４の非反転入力端子に接続されていると共に、コンパレータＣＰ４の反転入力端子には過電流しきい値電圧Ｖｏｃｐが入力されている。これにより、電流検出回路ＯＴＡ１の出力端子と過電流検出抵抗Ｒｓｎｓとの接続点の電圧が過電流しきい値電圧Ｖｏｃｐを越えることで、コンパレータＣＰ４の出力ＯＣＰが反転してＨＩＧＨレベルになり、過電流が検出され、図示しない遮断回路によってドライブ信号Ｓｇ１を制御してパワーＭＯＳＦＥＴＱｐ、センスＭＯＳＦＥＴＱｓをオフ制御することができる。
【００２１】
過電流ポイント設定回路３０は、ＯＣＰ＿ＳＥＴ信号の論理状態に応じて、過電流しきい値電圧Ｖｏｃｐを切り替える回路であり、図４を参照すると、ＭＯＳＦＥＴからなるスイッチＳ１、Ｎチャネル型のＭＯＳＦＥＴＱ４、Ｑ５、Ｐチャネル型のＭＯＳＦＥＴＱ６、Ｑ７、定電流源ＣＣ１、ＣＣ２、しきい値電圧検出抵抗Ｒｏｃｐなどからなっている。
【００２２】
多機能設定回路２０からのＯＣＰ＿ＳＥＴ信号は、スイッチＳ１のゲート端子に入力され、ＯＣＰ＿ＳＥＴ信号の論理状態に応じて、スイッチＳ１がオン・オフする。スイッチＳ１のソース端子が接地端子に、スイッチＳ１のドレイン端子がＭＯＳＦＥＴＱ４、Ｑ５のゲート端子に接続されている。
【００２３】
２つのＭＯＳＦＥＴＱ４、Ｑ５は、ミラー比が１：１のカレントミラー回路Ｍ２を構成し、ＭＯＳＦＥＴＱ４、Ｑ５のソース端子は接地端子に接続されており、ＭＯＳＦＥＴＱ４、Ｑ５のゲート端子はＭＯＳＦＥＴＱ４のドレイン端子に接続されている。ＭＯＳＦＥＴＱ４のドレイン端子は、定電流源ＣＣ１を介して内部電源ｒｅｇに接続されている。
【００２４】
ＭＯＳＦＥＴＱ５のドレイン端子は、ＭＯＳＦＥＴＱ６のドレイン端子に接続されている。２つのＭＯＳＦＥＴＱ６、Ｑ７は、ミラー比が１：１のカレントミラー回路Ｍ３を構成し、ＭＯＳＦＥＴＱ６、Ｑ７のソース端子は内部電源ｒｅｇに接続されており、ＭＯＳＦＥＴＱ６、Ｑ７のゲート端子はＭＯＳＦＥＴＱ６のドレイン端子に接続され、ＭＯＳＦＥＴＱ６のドレイン端子は定電流源ＣＣ２を介して接地端子に接続されている。また、ＭＯＳＦＥＴＱ７のドレイン端子は、しきい値電圧検出抵抗Ｒｏｃｐを介して接地端子に接続され、ＭＯＳＦＥＴＱ７のドレイン端子としきい値電圧検出抵抗Ｒｏｃｐの接続点がコンパレータＣＰ４の反転入力端子に接続されている。
【００２５】
スイッチＳ１がオフ状態のとき、カレントミラー回路Ｍ２は有効となり、定電流源ＣＣ１による電流Ｉ１がＭＯＳＦＥＴＱ４側に流れ、そのミラー電流Ｉ２がＭＯＳＦＥＴＱ５を流れることになる（基準電流Ｉ１＝ミラー電流Ｉ２）。これにより、ＭＯＳＦＥＴＱ６には、電流Ｉ２と定電流源ＣＣ２による電流Ｉ３を足した電流が流れ、そのミラー電流ＩｏｃｐがＭＯＳＦＥＴＱ７を流れる。ミラー電流Ｉｏｃｐは、しきい値電圧検出抵抗Ｒｏｃｐによって過電流しきい値電圧Ｖｏｃｐに電圧変換されてコンパレータＣＰ４の反転入力端子に入力されることになる。従って、スイッチＳ１がオフ状態のときの過電流しきい値電圧Ｖｏｃｐは、Ｖｏｃｐ=Ｉｏｃｐ＊Ｒｏｃｐ＝（Ｉ１＋Ｉ３）＊Ｒｏｃｐとなる。
【００２６】
スイッチＳ１がオン状態のとき、カレントミラー回路Ｍ２は無効となり、定電流源ＣＣ１による電流Ｉ１がＭＯＳＦＥＴＱ４からＭＯＳＦＥＴＱ５にミラーされない。これにより、ＭＯＳＦＥＴＱ６には定電流源ＣＣ２による電流Ｉ３のみが流れ、そのミラー電流ＩｏｃｐがＭＯＳＦＥＴＱ７を流れる。電流Ｉｏｃｐは、しきい値電圧検出抵抗Ｒｏｃｐによって過電流しきい値電圧Ｖｏｃｐに電圧変換されてコンパレータＣＰ４の非反転入力端子に入力されることになる。従って、スイッチＳ１がオン状態のときの過電流しきい値電圧Ｖｏｃｐは、Ｖｏｃｐ=Ｉｏｃｐ＊Ｒｏｃｐ＝Ｉ３＊Ｒｏｃｐとなる。
【００２７】
このように、過電流ポイント設定回路３０では、過電流ポイント設定信号であるＯＣＰ＿ＳＥＴ信号の論理状態によって２通りの過電流しきい値電圧が生成され、ＤＣ−ＤＣコンバークのパワーＭＯＳＦＥＴＱｐに流れるＩｐを異なる２通りの過電流ポイントで制限することが可能となる。なお、過電流しきい値電圧Ｖｏｃｐは、定電流源ＣＣ１、定電流源ＣＣ２及びしきい値電圧検出抵抗Ｒｏｃｐの値を調節することで任意の値に設定することができる。
【００２８】
次に、発振周波数設定回路４０の回路構成と回路機能とを、図５を参照して説明する。図５は、多機能設定回路２０からＯＳＣ＿ＳＥＴ信号が入力される発振周波数設定回路４０の回路構成を示している。
【００２９】
図５において、カレントミラー回路Ｍ５、スイッチ素子ＭＯＳＦＥＴＱｃ、コンパレータＣＰ５、コンデンサＣｏｓｃが発振器を構成している。カレントミラー回路Ｍ５のＭＯＳＦＥＴＱ１１からの充電電流ＩｏｓｃによってコンデンサＣｏｓｃを充電させ、コンデンサＣｏｓｃの電圧Ｖｒａｍｐが基準電圧Ｖｏｓｃを越えると、コンパレータＣＰ５の出力ＶｃｌｋがＨＩＧＨレベルになってスイッチ素子ＭＯＳＦＥＴＱｃをオンさせ、コンデンサＣｏｓｃを放電させる。これにより、図５に示すようにコンデンサＣｏｓｃの電圧Ｖｒａｍｐがのこぎり波となり、コンパレータＣＰ５の出力Ｖｃｌｋがクロックパルスとなる。
【００３０】
発振周波数設定回路４０は、ＯＳＣ＿ＳＥＴ信号の論理状態に応じて、コンデンサＣｏｓｃを充電する定電流Ｉｏｓｃの電流値を切り替える回路であり、図５を参照すると、ＭＯＳＦＥＴからなるスイッチＳ２、Ｎチャネル型のＭＯＳＦＥＴＱ８、Ｑ９、Ｐチャネル型のＭＯＳＦＥＴＱ１０、Ｑ１１、定電流源ＣＣ３、ＣＣ４などからなっている。
【００３１】
多機能設定回路２０からのＯＳＣ＿ＳＥＴ信号は、スイッチＳ２のゲート端子に入力され、ＯＳＣ＿ＳＥＴ信号の論理状態に応じて、スイッチＳ２がオン・オフする。スイッチＳ２のソース端子が接地端子に、スイッチＳ２のドレイン端子がＭＯＳＦＥＴＱ８、Ｑ９のゲート端子に接続されている。
【００３２】
２つのＭＯＳＦＥＴＱ８、Ｑ９は、ミラー比が１：１のカレントミラー回路Ｍ４を構成し、ＭＯＳＦＥＴＱ８、Ｑ９のソース端子は接地端子に接続されており、ＭＯＳＦＥＴＱ８、Ｑ９のゲート端子はＭＯＳＦＥＴＱ８のドレイン端子に接続されている。ＭＯＳＦＥＴＱ８のドレイン端子は、定電流源ＣＣ３を介して内部電源ｒｅｇに接続されている。
【００３３】
ＭＯＳＦＥＴＱ９のドレイン端子は、ＭＯＳＦＥＴＱ１０のドレイン端子に接続されている。２つのＭＯＳＦＥＴＱ１０、Ｑ１１は、ミラー比が１：１のカレントミラー回路Ｍ５を構成し、ＭＯＳＦＥＴＱ１０、Ｑ１１のソース端子は内部電源ｒｅｇに接続されており、ＭＯＳＦＥＴＱ１０、Ｑ１１のゲート端子はＭＯＳＦＥＴＱ１０のドレイン端子に接続され、ＭＯＳＦＥＴＱ１０のドレイン端子は定電流源ＣＣ４を介して接地端子に接続されている。また、ＭＯＳＦＥＴＱ１１のドレイン端子は、スイッチ素子ＭＯＳＦＥＴＱｃのドレイン端子に接続されていると共に、コンデンサＣｏｓｃを介して接地端子に接続され、ＭＯＳＦＥＴＱ１１のドレイン端子とスイッチ素子ＭＯＳＦＥＴＱｃのドレイン端子とコンデンサＣｏｓｃの接続点がコンパレータＣＰ５の非反転入力端子に接続されている。
【００３４】
スイッチＳ２がオフ状態のとき、カレントミラー回路Ｍ４は有効となり、定電流源ＣＣ３による電流Ｉ５がＭＯＳＦＥＴＱ８側に流れ、そのミラー電流Ｉ６がＭＯＳＦＥＴＱ９を流れることになる（基準電流Ｉ５＝ミラー電流Ｉ６）。これにより、ＭＯＳＦＥＴＱ１０には、電流Ｉ５と定電流源ＣＣ４による電流Ｉ７を足した電流が流れ、そのミラー電流ＩｏｓｃがＭＯＳＦＥＴＱ１１を流れ、電流ＩｏｓｃがコンデンサＣｏｓｃを充電する充電電流となる。従って、スイッチＳ２がオフ状態のときの発振周波数ｆｓ１は、ｆｓ１＝Ｉｏｓｃ／（Ｃｏｓｃ＊Ｖｏｓｃ）＝（Ｉ５＋Ｉ７）／（Ｃｏｓｃ＊Ｖｏｓｃ）となる。
【００３５】
スイッチＳ２がオン状態のとき、カレントミラー回路Ｍ４は無効となり、定電流源ＣＣ３による電流Ｉ５がＭＯＳＦＥＴＱ８からＭＯＳＦＥＴＱ９にミラーされない。これにより、ＭＯＳＦＥＴＱ１０には定電流源ＣＣ４による電流Ｉ７のみが流れ、そのミラー電流ＩｏｃｐがＭＯＳＦＥＴＱ１１を流れ、電流ＩｏｓｃがコンデンサＣｏｓｃを充電する充電電流となる。従って、スイッチＳ２がオン状態のときの発振周波数ｆｓ１は、ｆｓ１＝Ｉｏｓｃ／（Ｃｏｓｃ＊Ｖｏｓｃ）＝Ｉ７／（Ｃｏｓｃ＊Ｖｏｓｃ）となる。
【００３６】
このように、発振周波数設定回路４０では、発振周波数設定信号であるＯＳＣ＿ＳＥＴ信号の論理状態によって２通りの発振周波数ｆｓ１を生成される。なお、発振周波数ｆｓ１は、定電流源ＣＣ３、定電流源ＣＣ４、コンデンサＣｏｓｃの値を調節することで任意の値に設定することができる。
【００３７】
本発明の上記実施形態では、発振周彼数と過電流ポイントの設定値の組み合わせを変えており、この組み合わせを変えることによって以下の効果作用がある。
周辺部品（リアクトルＬ）を小さく、且つ大出力化したい場合には、抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ１よりも大きい抵抗値を有する抵抗Ｒｓｅｔを接続し、ＯＳＣ＿ＳＥＴ信号をＬＯＷレベルにして発振周彼数を高く、ＯＣＰ＿ＳＥＴ信号をＬＯＷレベルにして過電流ポイントを高く設定することができる。
軽負荷の効率が重要である場合には、周辺部品のリアクトルＬのインダクタンス値を比較的大きくし、動作周彼数を低く設定する必要がある。この場合には、抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ３よりも大きく且つ抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ２以下の抵抗値を有する抵抗Ｒｓｅｔを接続し、ＯＳＣ＿ＳＥＴ信号をＨＩＧＨレベルにして発振周彼数を低く、ＯＣＰ＿ＳＥＴ信をＨＩＧＨレベルにして過電流ポイントを低く設定すると良い。
負荷電流値を電源集積回路の持つ最大定格電流より小さい電流範囲で使用したい場合には、過電流ポイントを最大定格電流よりも低く設定する必要があり、抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ２よりも大きく且つ抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ１以下の抵抗値を有する抵抗Ｒｓｅｔを接続し、ＯＳＣ＿ＳＥＴ信号をＬＯＷレベルにして発振周彼数を高く、ＯＣＰ＿ＳＥＴ信をＨＩＧＨレベルにして過電流ポイントを低く設定すると良い。
スイッチングノイズを抑えるために動作周波数を低くし、リアクトルＬは同じ値で、変更しない場合には、出力電流の検出値は大きくなるため、過電流ポイントを高く設定する必要がある。この場合には、抵抗Ｒ０＊基準電圧Ｖｒｅｆ／基準電圧Ｖｓｅｔ３以下の抵抗値を有する抵抗Ｒｓｅｔを接続し、ＯＳＣ＿ＳＥＴ信号をＨＩＧＨレベルにして発振周彼数を低く、ＯＣＰ＿ＳＥＴ信をＬＯＷレベルにして過電流ポイントを高く設定すると良い。
【００３８】
次に、本発明の他の実施形態について図６を参照して説明する。図６は、多機能設定回路２０からのＯＳＣ＿ＳＥＴ信号及びＯＣＰ＿ＳＥＴ信号をラッチするラッチ回路５０が組み込まれた集積回路１０の概略構成を示している。
【００３９】
本発明の他の実施形態では、図６に示すように、多機能設定回路２０からのＯＳＣ＿ＳＥＴ信号及びＯＣＰ＿ＳＥＴ信号をラッチするラッチ回路５０を設け、ラッチ回路５０からＯＳＣ＿ＳＥＴ信号及びＯＣＰ＿ＳＥＴ信号を発振周波数設定回路４０及び過電流ポイント設定回路３０にそれぞれ出力するように構成されている。この構成を採用することで、ＯＳＣ＿ＳＥＴ信号及びＯＣＰ＿ＳＥＴ信号の論理状態をラッチ回路５０で保持することができるため、ＯＳＣ＿ＳＥＴ信号及びＯＣＰ＿ＳＥＴ信号の論理状態が確定した段階、すなわち電源の投入から所定時間後に、多機能設定回路２０を電源供給を停止させることができ、集積回路１０の省電力化を実現することができる。
【００４０】
以上、本発明を具体的な実施形態で説明したが、上記実施形態は一例であって、本発明の趣旨を逸脱しない範囲で変更して実施できることは言うまでも無い。
【符号の説明】
【００４１】
１０・・・集積回路
２０・・・多機能設定回路
３０・・・過電流ポイント設定回路
４０・・・発振周波数設定回路
５０・・・ラッチ回路
ｓｅｔ・・・外部端子
Ａｍｐ・・・バッファアンプ
Ｃ・・・平滑コンデンサ
Ｃｏｓｃ・・・コンデンサ
ＣＣ１、ＣＣ２、ＣＣ３、ＣＣ４・・・定電流源
ＣＰ１、ＣＰ２、ＣＰ３、ＣＰ４、ＣＰ５・・・コンパレータ
Ｄｆ・・・フライホイールダイオード
Ｉｏｓｃ・・・充電電流
Ｌ・・・リアクトル
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５・・・カレントミラー回路
ＯＴＡ１・・・トランスコンダクタンスアンプ
Ｒｓｎｓ・・・過電流検出抵抗
Ｒｏｃｐ・・・しきい値電圧検出抵抗
Ｓ１、Ｓ２・・・スイッチ
Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１・・・ＭＯＳＦＥＴ
Ｑｐ・・・パワーＭＯＳＦＥＴ
Ｑｓ・・・センスＭＯＳＦＥＴ
Ｑｃ・・・スイッチ素子ＭＯＳＦＥＴ
Ｖ１  比較対象電圧
Ｖｏｃｐ・・・過電流しきい値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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