(57)【特許請求の範囲】
【請求項１】
バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２の電界効果トランジスタを備える論理回路であって、
前記第１及び第２の電界効果トランジスタのうちの少なくとも１つは、
前記ゲート端子が接続されるゲート電極膜と、
半導体材料からなるチャネル層と、
前記ゲート電極膜と前記チャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、
を有し、
前記バイアス電源、前記グラウンド、及び前記ゲート端子の少なくとも１つには、雑音源が接続されている、
ことを特徴とする論理回路。
【請求項２】
前記電荷蓄積層においては、
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜との間で電荷を蓄積及び放出可能に構成されている、
ことを特徴とする請求項１記載の論理回路。
【請求項３】
前記電荷蓄積層においては、
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜側に片寄って配置されている、
ことを特徴とする請求項２記載の論理回路。
【請求項４】
前記電荷蓄積層においては、
前記電荷蓄積構造が、電荷に対する特性が異なる２層によって挟まれて配置されている、
ことを特徴とする請求項２記載の論理回路。
【請求項５】
前記第１及び第２の電界効果トランジスタはＮ型トランジスタである、
ことを特徴とする請求項１〜４のいずれか１項に記載の論理回路。
【請求項６】
前記第１及び第２の電界効果トランジスタはＰ型トランジスタである、
ことを特徴とする請求項１〜４のいずれか１項に記載の論理回路。
【請求項７】
前記電荷蓄積構造は、前記電荷蓄積層中における導電材料層によって構成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。
【請求項８】
前記電荷蓄積構造は、前記電荷蓄積層中における欠陥によって生成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。
【請求項９】
前記電荷蓄積構造は、前記電荷蓄積層中における組成比のずれによって生成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。
【請求項１０】
前記電荷蓄積構造は、前記電荷蓄積層中における微小材料によって生成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。
【請求項１１】
前記電荷蓄積構造は、前記電荷蓄積層中における不純物原子或いは不純物分子によって構成されている、
ことを特徴とする請求項１〜６のいずれか１項に記載の論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧のレベルに応じた電圧を生成する論理回路に関する。
【背景技術】
【０００２】
従来から、論理演算を行う電気回路として論理回路が広く用いられている。この論理回路の代表例としては、Ｐ型のＦＥＴとＮ型のＦＥＴとを組み合わせて構成されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）論理ゲートが知られている（例えば、下記非特許文献１参照）。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Ａ．ヘイ、Ｒ．アレン  編、原康夫、中山健、松田和典  訳  「ファインマン計算機科学」岩波書店発行、１９９９年
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来のＣＭＯＳ構造では、Ｐ型ＦＥＴとＮ型ＦＥＴとが組み合わされており、２種のチャネル材料によって構成される必要があるため、製造プロセスが複雑化する傾向があった。また、Ｐ型ＦＥＴとＮ型ＦＥＴとでは一般に電流密度が異なるために等しい電流が得られるように素子サイズを変えてレイアウトする必要があるために、設計やレイアウトが複雑になる傾向にもあった。さらに、Ｐ型ＦＥＴとＮ型ＦＥＴとが共存しているので、ラッチアップ現象や、電流値を均一にするために一方の素子面積を大きくすることによる素子容量の増大に起因した回路動作速度の制限等が懸念され、論理回路全体での安定動作に限界が生じていた。加えて、従来型のＰ型ＦＥＴ或いはＮ型ＦＥＴのみで構成する論理ゲートは、常時回路に電流が流れるために消費電力が大きくなる傾向にもあった。
【０００５】
そこで、本発明は、かかる課題に鑑みて為されたものであり、安定した高速動作を低消費電力で実現しつつ、製造工程及び設計工程も簡素化することが可能な論理回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の論理回路は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第１及び第２の電界効果トランジスタを備える論理回路であって、第１及び第２の電界効果トランジスタのうちの少なくとも１つは、ゲート端子が接続されるゲート電極膜と、半導体材料からなるチャネル層と、ゲート電極膜とチャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、を有する。
【０００７】
このような論理回路によれば、論理回路を構成する２つの電界効果トランジスタのうちの少なくとも１つはゲート電極膜とチャネル層との間に電荷を蓄積及び放出する電荷蓄積構造を備えているので、入力信号に対してスイッチング動作が逆である２つの電界効果トランジスタを、Ｐ型及びＮ型のトランジスタのどちらでも実現することができる。その結果、Ｐ型ＦＥＴ又はＮ型ＦＥＴのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備える電界効果トランジスタを採用することで消費電力を低減することもできる。
【０００８】
ここで、電荷蓄積層においては、電荷蓄積構造が、チャネル層或いはゲート電極膜との間で電荷を蓄積及び放出可能に構成されている、ことが好適である。さらに、電荷蓄積層においては、電荷蓄積構造が、チャネル層或いはゲート電極膜側に片寄って配置されている、ことが好適である。さらに、電荷蓄積層においては、電荷蓄積構造が、電荷に対する特性が異なる２層によって挟まれて配置されている、ことが好適である。かかる構成を採れば、Ｐ型ＦＥＴ及びＮ型ＦＥＴのいずれを使用した場合でも、入力信号に対するスイッチング動作を任意に設定することができる。
【０００９】
また、第１及び第２の電界効果トランジスタはＮ型トランジスタである、ことが好適である。この場合、Ｎ型ＦＥＴのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらには、移動度の高いキャリアを用いることで、更なる高速動作を実現することができる。
【００１０】
また、第１及び第２の電界効果トランジスタはＰ型トランジスタである、ことも好適である。この場合、Ｐ型ＦＥＴのみで回路を構成できるので、論理回路全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。
【００１１】
また、バイアス電源、グラウンド、及びゲート端子の少なくとも１つには、雑音源が接続されている、ことも好適である。かかる雑音源を備えれば、意図的に雑音を導入することで、出力振幅が十分大きくでき消費電力を低減できる。
【００１２】
電荷蓄積構造は、電荷蓄積層中における導電材料層によって構成されている、ことが好適である。また、電荷蓄積構造は、電荷蓄積層中における欠陥によって生成されていてもよいし、電荷蓄積層中における組成比のずれによって生成されていてもよいし、電荷蓄積層中における微小材料によって生成されていてもよいし、電荷蓄積層中における不純物原子或いは不純物分子によって構成されていてもよい。
【発明の効果】
【００１３】
本発明による論理回路によれば、安定した高速動作を低消費電力で実現しつつ、製造工程及び設計プロセスも簡素化することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の好適な一実施形態にかかる論理回路１の回路図である。
【図２】図１のＦＥＴ２Ｂのゲート電圧ＶＧに対するドレイン電流ＩＤＳの特性を示すグラフである。
【図３】図１のＦＥＴ２Ａの構造を示す半導体基板の垂直方向に沿った断面図である。
【図４】図３の電荷蓄積層１６の構造を示す半導体基板の垂直方向に沿った断面図である。
【図５】図３の電荷蓄積層１６の別の構造を示す半導体基板の垂直方向に沿った断面図である。
【図６】図３の電荷蓄積層１６の別の構造を示す半導体基板の垂直方向に沿った断面図である。
【図７】図３の電荷蓄積層１６の別の構造を示す半導体基板の垂直方向に沿った断面図である。
【図８】図１のＦＥＴ２Ａのゲート電圧ＶＧに対するドレイン電流ＩＤＳの特性を示すグラフである。
【図９】本発明の実施形態にかかる論理回路１の動作を説明するための回路図である。
【図１０】図１の論理回路１における入力電圧及び出力電圧のタイミングチャートである。
【図１１】図１の論理回路１における入力電圧及び出力電圧のタイミングチャートである。
【図１２】本発明の変形例にかかる論理回路１０１の回路図である。
【図１３】図１２のＦＥＴ２Ｃに含まれる電荷蓄積層１１６の構造を示す半導体基板の垂直方向に沿った断面図である。
【図１４】本発明の変形例にかかる論理回路２０１の回路図である。
【図１５】本発明の変形例にかかる論理回路３０１の回路図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しつつ本発明の論理回路の好適な実施形態について詳細に説明する。なお、図面の説明においては同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１６】
図１は、本発明の好適な一実施形態にかかる論理回路１の回路図である。同図に示す論理回路１は、入力電圧のレベルに応じた２種類の出力電圧を生成するためのアナログ回路であり、２つの電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）２Ａ，２Ｂが、バイアス電圧源とグラウンドとの間で直列に接続されて構成されている。すなわち、ＦＥＴ２Ａのドレイン端子（電流端子）がバイアス電圧源に接続され、ＦＥＴ２Ａのソース端子（電流端子）がＦＥＴ２Ｂのドレイン端子に接続され、ＦＥＴ２Ｂのソース端子はグラウンドに接続されている。さらに、ＦＥＴ２Ａ及びＦＥＴ２Ｂのゲート端子（制御端子）が共通に入力端子３に接続されると共に、ＦＥＴ２Ａのソース端子及びＦＥＴ２Ｂのドレイン端子は共通に出力端子４に接続されている。この入力端子３からＦＥＴ２Ａ及びＦＥＴ２Ｂのゲート端子に入力電圧が印加され、出力端子４から出力電圧が出力される。
【００１７】
ＦＥＴ２Ｂは、Ｎ型（Ｎチャンネル）トランジスタであり、具体的には、チャネル材料としてＧａＡｓ等を含むＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＭＥＳＦＥＴ（MetalSemiconductor Field Effect Transistor）、及びＨＥＭＴ（High Electron MobilityTransistor）等のキャリアとして電子を利用するＦＥＴである。このＦＥＴ２Ｂは、入力端子３からゲート端子にハイレベルの入力電圧が与えられるとオンになり、入力端子３からゲート端子にローレベルの入力電圧が与えられるとオフになる特性を有する。図２には、ＦＥＴ２Ｂにおいて、ドレイン−ソース間の電圧を0.1Vに設定した際のゲート電圧ＶＧに対するドレイン−ソース間電流であるドレイン電流ＩＤＳの特性の一例を示している。このように、入力電圧として0.5Vのハイレベルの電圧を印加するとドレイン電流ＩＤＳが流れ、ＦＥＴ２Ｂがオン状態となる。一方で、入力電圧として0Vのローレベルの電圧を印加するとドレイン電流ＩＤＳはほとんど流れず、ＦＥＴ２Ｂがオフ状態となる。
【００１８】
ＦＥＴ２Ａは、ゲート端子が接続されるゲート電極膜と電子走行層であるチャネル層との間に電荷蓄積層を含み、この電荷蓄積層において電荷を蓄積及び放出可能に構成されたＮ型ＦＥＴである。図３は、ＦＥＴ２Ａの構造を示す半導体基板の垂直方向に沿った断面図である。同図に示すように、ＦＥＴ２Ａは、ＧａＡｓ基板１０上に、下部障壁層１１、チャネル層１２、スペーサ層１３、局所ドーピング層１４、上部障壁層１５、電荷蓄積層１６、及びゲート電極膜１７がこの順で積層されて構成されている。
【００１９】
下部障壁層１１は、例えば、アンドープの半導体材料であるＡｌＧａＡｓによって膜厚100nmで形成されており、ＦＥＴ２Ａのサブスレッショルド特性を高める機能を有する。チャネル層１２は、電子が走行する領域である電子走行層であり、例えば、アンドープの半導体材料であるＧａＡｓによって膜厚20nmで形成されている。スペーサ層１３は、例えば、アンドープのＡｌＧａＡｓによって膜厚12nmで形成されており、局所ドーピング層１４にドープしたＳｉのチャネルへの拡散を抑え、移動度を高めるための層である。局所ドーピング層１４は、ＳｉでデルタドープされたＡｌＧａＡｓ層であり、チャネルにキャリアを発生させるための層である。上部障壁層１５は、アンドープのＡｌＧａＡｓによって膜厚50nmで形成されており、ゲート容量の誘電体層としての役割、ゲートリーク電流を抑える役割を有する。
【００２０】
図４を参照しながら、チャネル層１２とゲート電極膜１７との間に配置された電荷蓄積層１６の構造の一例について詳述する。電荷蓄積層１６は、２層のワイドギャップ層１８ａ，１８ｂの間に、金属薄膜、ポリシリコン膜、狭バンドギャップ半導体膜等の導電材料によって電荷蓄積構造を構成する電荷トラップ層（導電材料層）１９を挟んだような構造を有する。このワイドギャップ層１８ａ，１８ｂは、Ｓｉチャネルの場合はＳｉＯ２、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＮＯ、ＳｉＯＮ等、ＧａＡｓ系化合物半導体チャネルの場合はＡｌＡｓ等の絶縁材料によって形成される。なお、電荷トラップ層１９は、ワイドギャップ層１８ｂの膜厚がワイドギャップ層１８ａの膜厚よりも厚く形成されることによって、ゲート電極膜１７からチャネル層１２に片寄って配置されている。このように、電荷トラップ層１９を配置することで、電荷蓄積層１６では、ゲート電圧に応じてチャネル層１２と電荷トラップ層１９との間で電子を移動させることにより、電荷をチャネル層１２との間で充電（蓄積）及び放電（放出）させることができる。
【００２１】
また、電荷蓄積層１６としては、図５に示すように、１層のワイドギャップ層中に欠陥や原子組成比（ストイキオメトリ）のずれを複数あるいは単数形成させることによって電荷蓄積構造である電荷トラップ２０を点在させた構造を採用してもよい。この場合も、複数又は単数の電荷トラップ２０はゲート電極膜１７からチャネル層１２に片寄って配置される。例えば、このような欠陥の製法の一例としては、化学気相堆積法によって水素を含む原料ガスを用いＳｉＮを成膜する方法が挙げられる。この方法によれば、膜中にＳｉ−ＨやＮ−Ｈ結合が不可避的に含有され、この水素が脱離することでＳｉやＮの未結合手が生成され、この未結合手が電荷トラップとして機能する。
【００２２】
また、電荷蓄積層１６としては、図６に示すように、必ずしも電荷蓄積構造がゲート電極膜１７からチャネル層１２に片寄って配置される構造には限定されず、キャリアをトンネルさせる確率であるキャリア遷移率が異なる２層のワイドギャップ層２１ａ，２１ｂの間に電荷トラップ層１９が挟まれたような構造が採用されてもよい。例えば、キャリア遷移率の小さいワイドギャップ層２１ｂ、及びキャリア遷移率の大きいワイドギャップ層２１ａの材料の組み合わせとして、ＳｉＯ２とＳｉＮ、Ａｌ２Ｏ３とＳｉＮ、ＳｉＯ２とＳｉＯＮ、ＡｌＡｓとＡｌＧａＡｓの組み合わせが挙げられる。このようなワイドギャップ層２１ａ，２１ｂとしては、キャリアを熱的励起、電界放出させる際のキャリア生成率の異なる材料を採用してもよい。この場合、チャネル層１２側のワイドギャップ層２１ａのキャリア遷移率或いはキャリア生成率が、ゲート電極膜１７側のワイドギャップ層２１ｂのキャリア遷移率或いはキャリア生成率よりも大きくなるように設定される。
【００２３】
さらに、電荷蓄積層１６としては、図７に示すように、１層のワイドギャップ層中に半導体材料等の微小材料を複数形成させることによって電荷蓄積構造である電荷トラップ２２を点在させた構造を採用してもよい。このような微小材料による電荷トラップの生成方法としては、Ｓｉ系の場合は、高周波プラズマＣＶＤ法によりＳｉドットを形成し、その後ＳｉＯ２を堆積する方法や、ＧａＡｓ系の場合は、結晶成長法によってＧａＡｓやＡｌＧａＡｓ上にＩｎＡｓを僅かに成長させて結晶格子定数の違いによりＩｎＡｓを凝集させてドットを形成し、それに引き続いてＧａＡｓ或いはＡｌＧａＡｓを障壁層として成長させる方法が挙げられる。さらに、１層のワイドギャップ層中に不純物原子や不純物分子をドープすることによって電荷蓄積構造である電荷トラップ２２を点在させた構造を採用してもよい。この場合も、複数の電荷トラップ２２は、ゲート電極膜１７からチャネル層１２に片寄って配置される。
【００２４】
図８には、上述した構造を有するＦＥＴ２Ａにおいて、ドレイン−ソース間の電圧を0.1Vに設定した際のゲート電圧ＶＧに対するドレイン電流ＩＤＳの特性の一例を示している。このように、ＦＥＴ２Ａは、電荷蓄積可能なゲート構造を有することで伝達特性としてヒステリシスを描く双安定系を実現している。詳細には、入力電圧としてローレベルの電圧が与えられると、電荷蓄積層１６に充電されている電荷がチャネル層１２に向けて放電されて伝達特性が第１の系Ｓ１に切り替えられる。この状態で入力電圧としてローレベルの所定電圧（例えば、0V）が印加されると、ドレイン電流ＩＤＳが流れ、ＦＥＴ２Ａがオン状態となる。一方で、入力電圧としてハイレベルの電圧が与えられると、チャネル層１２から電荷蓄積層１６に電荷が充電されて伝達特性が第２の系Ｓ２に切り替えられる。この状態で入力電圧としてハイレベルの所定電圧（例えば、0.5V）が印加されると、ドレイン電流ＩＤＳが小さくなり、ＦＥＴ２Ａがオフ状態となる。この結果から、ＦＥＴ２Ａは、Ｎ型ＦＥＴであるが、ゲート入力電圧に対するスイッチング動作に関しては従来のＰ型ＦＥＴと同様な動作を実現する。
【００２５】
次に、図９及び図１０を参照しながら、ＦＥＴ２Ａ，２Ｂによって構成される論理回路１の動作について説明する。図９（ａ）には、入力端子３にハイレベルの電圧が入力された場合の状態を示している。この場合は、ＦＥＴ２Ａの電荷蓄積層１６に電荷（電子）が蓄積されることによりＦＥＴ２Ａがオフ状態に切り替えられると同時に、ＦＥＴ２Ｂはオン状態に切り替えられる。その結果、出力端子４にはグラウンド電位“０Ｖ”が出力される。図９（ｂ）には、入力端子３にローレベルの電圧が入力された場合の状態を示している。この場合は、ＦＥＴ２Ａの電荷蓄積層１６から電荷（電子）が放出されることによりＦＥＴ２Ａがオン状態に切り替えられると同時に、ＦＥＴ２Ｂはオフ状態に切り替えられる。その結果、出力端子４にはバイアス電圧源の電位ＶＤＤが出力される。
【００２６】
また、図１０には、バイアス電圧ＶＤＤを0.5Vに設定した際の論理回路１における入力電圧及び出力電圧のタイミングチャートを示している。入力電圧ＶＩＮとして、ローレベルが０Ｖで、ハイレベルが０．５Ｖのパルス信号を入力した場合、入力信号と同期した出力レベルを有するパルス状の出力電圧ＶＯＵＴが生成される。ただし、雑音を含まない入力電圧の場合はＦＥＴ２Ａの伝達特性の系が完全に切り替えられないために、出力電圧ＶＯＵＴのローレベルが下がりきらずに出力振幅が大きくとれないことになる。これに対して、雑音成分を含む入力電圧ＶＩＮの場合には、ＦＥＴ２Ａのヒステリシス特性を利用した確率共鳴現象が発生し、雑音が電荷蓄積層１６における電荷充放電の緩和を抑制するために、出力電圧ＶＯＵＴのローレベルが０Ｖ近くまで下がる結果、十分に出力振幅を大きくできる。このことから、論理回路１で利用する入力電圧としては雑音を含むパルス電圧であることが好ましいことがわかる。このような雑音は、入力端子３、及びＦＥＴ２Ａ，２Ｂのゲート端子に雑音源を接続することによって意図的に付加されてもよいし、電源や抵抗素子等により自然発生した雑音が利用されてもよい。このような雑音源としては、ＳｉＮ膜を絶縁ゲートに挿入したＳｉ  ＭＯＳＦＥＴ等が利用できる。また、このような雑音源は、バイアス電圧源（すなわち、ＦＥＴ２Ａのドレイン端子側）又はグラウンド（すなわち、ＦＥＴ２Ｂのソース端子側）に接続されてもよい。これによっても、ＦＥＴ２Ａのヒステリシス特性を利用した確率共鳴現象を発生させることができる。
【００２７】
以上説明した論理回路１によれば、論理回路１を構成する２つのＦＥＴ２Ａ，２ＢのうちのＦＥＴ２Ａは、ゲート電極膜１７とチャネル層１２との間に電荷を蓄積及び放出する電荷蓄積層１６を備えているので、入力信号に対してスイッチング動作が逆である２つのＦＥＴを、Ｎ型のトランジスタのみで実現することができる。その結果、ラッチアップ現象等の懸念が無くなり論理回路１全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備えるＦＥＴを採用することで消費電力を低減することもできる。また、ＦＥＴ２Ａ，２Ｂは共にＮ型トランジスタであるので、移動度の高いキャリアを用いることで、更なる高速動作を実現することができる。
【００２８】
ここで、電荷蓄積層１６においては、電荷蓄積構造がチャネル層１２側に片寄って配置されているので、Ｎ型のＦＥＴ２Ｂに対して入力信号に対するスイッチング動作を逆に設定することができる。
【００２９】
さらに、論理回路１では、入力電圧として雑音を含むパルス電圧を利用しているので、入力に雑音を含むことで出力電圧ＶＯＵＴの出力振幅を大きくとることができ、更なる低消費電力化及び安定動作を実現することができる。
【００３０】
なお、論理回路１では、図１１に示すような入力電圧ＶＩＮを利用することも可能である。すなわち、入力信号としてパルス電圧の立ち上がりタイミング及び立ち下がりタイミングにプリパルスが付加された信号を利用した場合は、プリパルスが発生したタイミングでＦＥＴ２Ａの伝達特性の系を完全に切り替えることができるので、出力電圧ＶＯＵＴのレベルを０ＶとＶＤＤとの間で切り替えることが可能になる。このようなプリパルスを入力電圧に付加する方法としては、配線間の容量結合や配線の自己インダクタンスによって変位電流を引き起こす方法が選択できる。ただし、電荷蓄積層１６における電荷蓄積効果にはリテンションタイムと呼ばれる有限の電荷保持時間が存在するため、電荷の充電／放電後に徐々に電荷が放電／充電されてヒステリシスが小さくなり、出力電圧ＶＯＵＴの波形に歪が発生する傾向にある。これに対して、図１０に示すように、入力電圧に雑音が付加された場合は、電荷蓄積層１６における電荷の蓄積状態及び消去状態に対して雑音誘起安定（Noise-Induced Stabilization）現象が引き起こされて波形の歪が生じにくいため、より好ましい。
【００３１】
なお、本発明は、前述した実施形態に限定されるものではない。
【００３２】
例えば、論理回路に含まれる２つのＦＥＴの両方が電荷蓄積層を有するものであってもよい。図１２には、本発明の変形例に係る論理回路１０１の構成を示している。論理回路１０１の論理回路１との相違点は、ＦＥＴ２Ｂに替えてＦＥＴ２Ｃを備える点である。このＦＥＴ２Ｃは、基本構造はＦＥＴ２Ａとほぼ同一であり、電荷蓄積層が電荷をゲート電極膜１７との間で充電及び放電させる機能を有する点が異なる。図１３には、ＦＥＴ２Ｃの電荷蓄積層１１６の構造を示している。電荷蓄積層１１６において、電荷トラップ層１９は、ゲート電極膜１７側のワイドギャップ層１１８ｂの膜厚がチャネル層１２側のワイドギャップ層１１８ａの膜厚よりも薄く形成されることによって、チャネル層１２からゲート電極膜１７に片寄って配置されている。このように、電荷トラップ層１９を配置することで、電荷蓄積層１１６では、ゲート電圧に応じてゲート電極膜１７と電荷トラップ層１９との間で電子を移動させることにより、電荷をゲートとの間で充電（蓄積）及び放電（放出）させることができる。この場合、電荷蓄積層１１６としては、図５〜７に示した電荷蓄積構造と同様な構造であってもよい。このような論理回路１０１によっても、２つのＦＥＴ２Ａ、２Ｂが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。
【００３３】
また、図１４に示すように、２つのＰ型のＦＥＴによって論理回路を構成してもよい。同図に示す論理回路２０１は、バイアス電圧源とグラウンドとの間にＦＥＴ２ＤとＦＥＴ２Ｅとが直列に接続されて構成される。ＦＥＴ２Ｄは、Ｐ型（Ｐチャンネル）のＭＯＳＦＥＴ、ＭＥＳＦＥＴ、及びＨＥＭＴ等のキャリアとしてイオンを利用するＦＥＴである。また、ＦＥＴ２Ｅは、電荷蓄積層においてチャネル層との間で電荷を蓄積及び放出可能に構成されたＰ型ＦＥＴであり、基本構造はＦＥＴ２Ａと同様である。このような論理回路１０１によっても、２つのＦＥＴ２Ｄ、２Ｅが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。また、２つのＦＥＴが共にＰ型のトランジスタであるので、ラッチアップ現象等の懸念が無くなり論理回路１全体での安定動作を可能にすると共に、製造プロセス及び設計プロセスも簡素化することができる。さらに、電荷蓄積構造を備えるＦＥＴを採用することで消費電力を低減することもできる。
【００３４】
さらに、図１５に示すように、２つのＰ型のＦＥＴによって論理回路を構成してもよい。論理回路３０１の論理回路２０１との相違点は、ＦＥＴ２Ｄに替えてＦＥＴ２Ｆを備える点である。このＦＥＴ２Ｆは、基本構造はＦＥＴ２Ｄとほぼ同一であり、電荷蓄積層が電荷をゲート電極膜との間で充電及び放電させる機能を有する点が異なる。この場合、電荷蓄積層としては、図１３、及び図５〜７に示した電荷蓄積構造と同様な構造であってもよい。このような論理回路３０１によっても、２つのＦＥＴ２Ｆ、２Ｅが入力電圧に対して逆のスイッチング動作を行うように構成され、論理回路を実現できる。
【符号の説明】
【００３５】
１，１０１，２０１，３０１…論理回路、２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ…ＦＥＴ、３…入力端子、４…出力端子、１２…チャネル層、１６，１１６…電荷蓄積層、１７…ゲート電極膜、１９…電荷トラップ層（電荷蓄積構造、導電材料層）、２０、２２…電荷トラップ（電荷蓄積構造）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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