(57)【特許請求の範囲】
【請求項１】
各々に割り当てられた処理を実行する複数個の処理実行ユニットを備える半導体装置を管理する半導体管理システムであって、
正常に動作するために必要な電圧である正常動作電圧が低い処理実行ユニットほど、優先度の高い処理を割り当てる処理割り当て部と、
正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にする電圧制御部とを有することを特徴とする半導体管理システム。
【請求項２】
前記半導体管理システムは、
第１の動作モードで動作するとともに、第１の動作モードとは異なる第２の動作モードで動作する半導体装置を管理し、
前記電圧制御部は、
前記半導体装置が第１の動作モードで動作する場合は、前記複数個の処理実行ユニットに対して、印加電圧を各処理実行ユニットの正常動作電圧以上にし、
前記半導体装置が第２の動作モードで動作する場合は、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧未満にすることを特徴とする請求項１に記載の半導体管理システム。
【請求項３】
前記電圧制御部は、
前記半導体装置が第１の動作モードで動作する場合は、前記複数個の処理実行ユニットに対して、前記複数個の処理実行ユニットにおける最も高い正常動作電圧を一律に印加し、
前記半導体装置が第２の動作モードで動作する場合は、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットにおける最も高い正常動作電圧を、前記複数個の処理実行ユニットに対して一律に印加することを特徴とする請求項２に記載の半導体管理システム。
【請求項４】
前記電圧制御部は、
前記半導体装置が第１の動作モードで動作する場合は、前記複数個の処理実行ユニットに対して、前記複数個の処理実行ユニットにおける最も高い正常動作電圧を一律に印加し、
前記半導体装置が第２の動作モードで動作する場合は、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットにおける最も高い正常動作電圧を一律に印加し、他の処理実行ユニットに対しては、印加電圧をゼロにすることを特徴とする請求項２に記載の半導体管理システム。
【請求項５】
前記半導体管理システムは、
第１の動作モードで動作するとともに、前記第１の動作モードとは異なる第２の動作モードで動作する半導体装置を管理し、
前記第２の動作モードは複数の段階に分かれており、
前記電圧制御部は、
前記半導体装置が前記第１の動作モードで動作する場合は、前記複数個の処理実行ユニットに対して、前記複数個の処理実行ユニットにおける最も高い正常動作電圧以上の電圧を一律に印加し、
前記半導体装置が前記第２の動作モードで動作する場合は、前記複数の段階におけるいずれの段階であるのかに応じて定まる電圧を前記複数個の処理実行ユニットに対して一律に引加し、かつ、前記複数の段階におけるいずれの段階においても、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットにおける最も高い正常動作電圧以上の電圧を、前記複数個の処理実行ユニットに対して一律に印加することを特徴とする請求項１に記載の半導体管理システム。
【請求項６】
前記電圧制御部は、
処理実行ユニットごとに印加電圧の電圧値を制御していることを特徴とする請求項２に記載の半導体管理システム。
【請求項７】
前記処理割り当て部は、
１つの処理を、優先度を設けて、処理実行ユニットの個数分の部分処理に分割し、
正常動作電圧が低い処理実行ユニットほど、優先度の高い部分処理を割り当てることを特徴とする請求項１〜６のいずれかに記載の半導体管理システム。
【請求項８】
前記半導体管理システムは、更に、
各処理実行ユニットから、各処理実行ユニットにおける処理結果を入力し、入力した各処理実行ユニットにおける処理結果を結合する処理結果結合部を有することを特徴とする請求項７に記載の半導体管理システム。
【請求項９】
前記半導体管理システムは、
前記複数個の処理実行ユニットとして、複数個の演算器を備える半導体装置を管理し、
前記処理割り当て部は、
正常動作電圧が低い演算器ほど、優先度の高い処理を割り当て、
前記電圧制御部は、
正常動作電圧の低さの順位が所定の順位以内の演算器に対しては、印加電圧を各演算器の正常動作電圧以上に維持し、他の演算器に対しては、所定の場合に、印加電圧を各演算器の正常動作電圧未満にすることを特徴とする請求項１〜８のいずれかに記載の半導体管理システム。
【請求項１０】
前記半導体管理システムは、
前記複数個の処理実行ユニットとして、複数個のメモリを備える半導体装置を管理し、
前記処理割り当て部は、
正常動作電圧が低いメモリほど、優先度の高い処理を割り当て、
前記電圧制御部は、
正常動作電圧の低さの順位が所定の順位以内のメモリに対しては、印加電圧を各メモリの正常動作電圧以上に維持し、他のメモリに対しては、所定の場合に、印加電圧を各メモリの正常動作電圧未満にすることを特徴とする請求項１〜８のいずれかに記載の半導体管理システム。
【請求項１１】
各々に割り当てられた処理を実行する複数個の処理実行ユニットを備える半導体装置を管理する半導体管理方法であって、
正常に動作するために必要な電圧である正常動作電圧が低い処理実行ユニットほど、優先度の高い処理を割り当てる処理割り当てステップと、
正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にする電圧制御ステップとを有することを特徴とする半導体管理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を管理する技術に関し、より具体的には、半導体装置に印加する電圧を管理する技術に関する。
【０００２】
近年、半導体装置（以下、単に半導体ともいう）の微細化に伴うリーク電流の増大や、動作クロックの高速化によるスイッチング電力の増大により、消費電力の増大が大きな課題となっている。
その一方で、半導体の微細化に伴いばらつきが相対的に大きくなってきており、同一の半導体内においても特性が均一でないということがますます顕著になってきている。
このような背景の下、これまで半導体の低消費電力化を実現する手法が複数提案されている。
例えば、特許文献１では、複数の演算ユニットを備えた半導体集積回路において、処理を行わない時に電源を遮断し消費電力を削減する技術が開示されている。
また、特許文献２では、多ビット演算器の不要なビット部分の回路の動作を止めることにより、消費電力削減を行う技術が開示されている。
また、特許文献３や特許文献４では、チップ内のばらつきに対応してチップ内の各位置に適切な電源電圧を供給（電圧制御）して消費電力削減を行う技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１８１２８７号公報
【特許文献２】特開平０７−２４８８９５号公報
【特許文献３】特開２００９−０１０３４４号公報
【特許文献４】特開２００８−１４１０１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
背景技術で述べた従来の技術は、いずれも半導体の低消費電力化に寄与するものの、全体に対して正常動作を保証することを前提としているため、電圧にマージンを付加する必要があり、消費電力が大きくなってしまっていた。
その上、前述のように、近年、チップのばらつきが大きくなってきているため、それがさらに大きな電圧のマージンを必要とする要因となっていた。
そのため、従来の技術では低消費電力化に限界があるという課題があった。
【０００５】
この発明は、上記のような課題を解決することを主な目的としており、処理の優先度を考慮して印加電圧を制御することにより、半導体装置の消費電力を低下させることを主な目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体管理システムは、
各々に割り当てられた処理を実行する複数個の処理実行ユニットを備える半導体装置を管理する半導体管理システムであって、
正常に動作するために必要な電圧である正常動作電圧が低い処理実行ユニットほど優先度の高い処理を割り当てる処理割り当て部と、
正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にする電圧制御部とを有することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、正常動作電圧が低い処理実行ユニットほど、優先度の高い処理を割り当て、
正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にするため、優先度の高い処理を正確に実行することを保証しながら、半導体装置の消費電力の低減を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１に係る半導体装置及び電源装置の構成例を示す図。
【図２】実施の形態２に係る半導体装置及び電源装置の構成例を示す図。
【図３】実施の形態３に係る半導体装置及び電源装置の構成例を示す図。
【図４】実施の形態４に係る半導体装置及び電源装置の構成例を示す図。
【図５】実施の形態５に係る半導体装置及び電源装置の構成例を示す図。
【図６】実施の形態６に係る半導体装置及び電源装置の構成例を示す図。
【発明を実施するための形態】
【０００９】
上述した課題を解決し、目的を達成するために、実施の形態１〜６では、各々の処理に要求される正確さを考慮して半導体装置に印加する電圧を制御することにより、半導体装置の消費電力を従来技術よりさらに低下させる構成を説明する。
実施の形態１〜６では、まず、半導体装置は、同様の機能を持つ機能ブロックたる処理実行ユニットを複数個有する。
処理実行ユニットは、各々に割り当てられた処理を実行する。
そして、その複数の処理実行ユニットは論理的に切り替え可能な構成となっている。
半導体のばらつき等が要因となり、同様の機能を持つ処理実行ユニットであっても、半導体内の位置により印加電圧に対する動作特性は異なるものとなる。
そのため、各処理実行ユニットの印加電圧に対する特性を測定し、その測定結果に基づいて、運用時に印加する電圧を制御することにより、半導体の消費電力を低減する。
より具体的には、正常に動作するために必要な電圧である正常動作電圧が低い処理実行ユニットほど、優先度の高い処理を割り当てるようにする。
そして、正常動作電圧の低さの順位が所定の順位以内の処理実行ユニットに対しては、印加電圧を各処理実行ユニットの正常動作電圧以上に維持し、他の処理実行ユニットに対しては、所定の場合に、印加電圧を各処理実行ユニットの正常動作電圧未満にする。
このようにすることで、優先度の高い処理を正確に実行することを保証しながら、半導体装置の消費電力の低減を図る。
なお、上記処理実行ユニットとしては、例えば多ビット演算器やメモリが想定される。
【００１０】
実施の形態１．
実施の形態１の構成例を図１に示す。
実施の形態１は、上述の処理実行ユニットとして多ビット演算器を使用した場合の例である。
本実施の形態では、半導体装置１内の多ビット演算器を上位ビット側演算器から下位ビット側演算器まで複数に分割配置する（演算器Ａ３、演算器Ｂ４、演算器Ｃ５）。
なお、ここでは一例として３分割した場合を示しているが、分割数は３に限定されない。
演算器Ａ３〜Ｃ５の前段に上位・下位分割器６を、演算器Ａ３〜Ｃ５の後段に上位・下位結合器７を配置し、演算器Ａ３〜Ｃ５の上位ビット・下位ビットの演算を論理的に交換可能である。
上位・下位分割器６は、１つの処理を複数の部分処理（図１の例では、３つの部分処理）に分割し、各部分処理を演算器Ａ３〜Ｃ５に割当てる。
また、上位・下位結合器７は、各演算器から、各演算器における処理結果を入力し、入力した処理結果を結合する。
上位・下位の選択は、半導体装置１への入力信号である上位・下位情報もしくはレジスタ等で設定可能である。
電源装置２からは同一系統の電源配線９〜１１を使用して各演算器Ａ３〜Ｃ５に同一の電圧が供給される。
また、上位・下位結合器７は、任意の一つの演算器の結果のみを出力する機能も有する。この機能は、正常動作する電圧を測定するテストのために使用する。
【００１１】
なお、上位・下位分割器６が本発明に係る処理割り当て部の例に相当し、電源装置２が本発明に係る電圧制御部の例に相当する。
そして、上位・下位分割器６及び電源装置２が、本発明に係る半導体管理システムの例に相当する。
また、上位・下位分割器６による動作が処理割り当てステップの例に相当し、電源装置２の動作が電圧制御ステップの例に相当する。
また、上位・下位結合器７は、処理結果結合部の例に相当する。
【００１２】
本実施の形態における動作は以下のようになる。
【００１３】
まず、個々の半導体装置１に対して出荷前にテストを行い、各演算器Ａ３〜Ｃ５に対して正常動作する電圧（正常動作電圧）を測定する。
テスト方法については後述する。
チップ内ばらつきなどの要因により、正常動作に必要な電圧は演算器毎に異なるものとなる。
正常動作に必要な電圧が低い演算器から順に上位ビット側に割り当て、運用時は常にその割り当てとなるよう上位・下位情報を設定する。
つまり、上位・下位分割器６は、１つの処理（ここでは、演算処理）をビット位置を基準に複数の部分処理に分割し、正常動作電圧が低い演算器ほど、上位のビットの演算処理（優先度の高い部分処理）を割り当てる。
例えば、正常動作電圧が演算器Ａ３、演算器Ｂ４、演算器Ｃ５の順で低いとすると、上位・下位分割器６は、上位ビットの演算処理を演算器Ａ３に割り当て、中位ビットの演算処理を演算器Ｂ４に割り当て、下位ビットの演算処理を演算器Ｃ５に割り当てる。
なお、以下でも、正常動作電圧が演算器Ａ３、演算器Ｂ４、演算器Ｃ５の順で低いという前提で説明を行う。
【００１４】
実運用時は、通常モード（第１の動作モードの例）では、電源装置２は、全演算器が正しく動作する電圧を与える。
電源装置２は、例えば、演算器Ｃ５の正常動作電圧以上の電圧を全演算器に一律に印加する。
この場合は全体として正常に動作する。
運用時の低消費電力モード（第２の動作モードの例）では、電源装置２は、下位ビットに割り当てられた演算器は正常動作が保証されない電圧にまで下げる。
電源装置２は、例えば、演算器Ｃ５の正常動作電圧未満の電圧を印加する。
この場合、下位ビットの演算器Ｃ５では外部条件が悪化した時などに演算エラーが起き得る。
また、低消費電力モードが複数段階に分かれている場合は、段階的に印加電圧を下降させてもよい。
例えば、低消費電力モードの第１段階では、電源装置２は、演算器Ｂ４の正常動作電圧以上であって、演算器Ｃ５の正常動作電圧未満の電圧を全演算器に一律に印加する。
この場合は、演算器Ａ３と演算器Ｂ４は正常に動作するが、演算器Ｃ５の正常動作は保証されない。
また、低消費電力モードの第２段階では、電源装置２は、演算器Ａ３の正常動作電圧以上であって、演算器Ｂ４の正常動作電圧未満の電圧を全演算器に一律に印加する。
この場合は、演算器Ａ３は正常に動作するが、演算器Ｂ４と演算器Ｃ５の正常動作は保証されない。
最も正常動作電圧が低い演算器Ａ３に対しては、低消費電力モードのいずれの段階でも、正常動作電圧以上の電圧が印加される。
なお、ここでは、最も正常動作電圧が低い演算器Ａ３のみに常に正常動作電圧以上の電圧を印加する例を説明したが、最も正常動作電圧が低い演算器Ａ３と２番目に正常動作電圧が低い演算器Ｂ４に常に正常動作電圧以上の電圧を印加するようにしてもよい。
【００１５】
ここで、正常動作する電圧を測定するテスト方法の例を述べる。
上位・下位結合器７の、任意の一つの演算器の結果のみを出力する機能を有効にし、演算器Ａ３の結果のみを出力するように設定する。演算器Ａ３で演算を行い、演算器Ａ３への印加電圧を十分な電圧から徐々に低くしていく。演算結果が変化した電圧を測定し、その直前の電圧を正常動作可能な電圧とする。
演算器Ｂ４、演算器Ｃ５についても同様に測定する。
【００１６】
このように、実施の形態１においては、一部については正常動作を保証しないことにより全体の電圧を下げることができ、大きく消費電力を削減することが可能である。
また、本実施の形態１においては、電源配線９〜１１は全演算器に対して同一の系統であるため、配線に関する特別な配慮は一切不要であり、設計上のオーバーヘッドは極めて小さい。
【００１７】
また、本実施の形態で示した半導体管理方法は、例えば、演算結果が不正確でも許容されるようなアプリケーションで有効である。
例えばデジタル画像データは各画素データの下位ビットであるほどエラーの画質への影響が小さいため、携帯機器での表示画像の演算等が想定される。
【００１８】
以上、本実施の形態では、
以下の特性を有する半導体装置及び電源装置を説明した。
半導体内に処理実行ユニットを複数個有する。
複数の処理実行ユニットを論理的に切り替え可能である。
各処理実行ユニットの印加電圧に対する動作特性に基づき、印加する電圧を制御する。
【００１９】
更に、本実施の形態に係る半導体装置及び電源装置は、以下の特性を有することを説明した。
処理実行ユニットとして多ビット演算器を有し、上位ビットから下位ビットにまで複数にブロック分割されている。
演算データフローにおいて、演算器の前段には上位・下位に分割するブロック、演算器の後段には上位・下位を結合するブロックが配置されており、切り替えが可能になっている。
各演算器には同一の電源配線を接続し、一律の電圧を与える。
運用時は、通常モードにおいては全演算器が正常に動作する電圧を与え、低消費電力モードにおいては下位ビットの演算器は正常動作が保証されない電圧にまで下げる。
【００２０】
なお、以上では、上位・下位分割器６及び上位・下位結合器７が、半導体装置１内に配置されている例を説明したが、上位・下位分割器６及び上位・下位結合器７は演算器Ａ３〜Ｃ５と接続されていれば、半導体装置１外に配置されていてもよい。
【００２１】
実施の形態２．
実施の形態２では、実施の形態１よりさらに消費電力を抑える構成を説明する。
構成例を図２に示す。
【００２２】
実施の形態２は以下に記す内容以外は実施の形態１と同じである。
実施の形態１と異なり、電源配線が演算器毎に分割された構成である。
さらに、それぞれの演算器に対する電源配線にスイッチ９０〜１１０があり、電源供給を止めることが可能である。
なお、スイッチ９０〜１１０の位置は半導体装置１内部に限定されず、半導体装置１の外にあっても良い。
実施の形態２の動作は以下のようになる。
通常モード時は実施の形態１と同じである。
低消費電力モード時は、実施の形態１と異なり、電圧を下げた際に、正常動作が保証されない演算器に対応するスイッチを切り、電圧供給を止める。
なお、本実施の形態では、電源装置２に加えて、スイッチ９０〜１１０も電圧制御部の例に相当する。
【００２３】
本実施の形態２においては、以下の効果がある。
実施の形態１の場合は、電圧を下げて下位ビット演算器の動作が保障されなくなっても全演算器に電力を供給するが、実施の形態２では動作が保証されない演算器の分の電力供給はカットするため、さらなる消費電力削減が可能である。
但し、実施の形態１と異なり、電源配線の系統を演算器毎に分ける必要がある。
【００２４】
本実施の形態に係る半導体装置及び電源装置は、実施の形態１で説明した特性に加えて、以下の特性を有する。
電源配線が演算器毎に分割されており、それぞれの電源の配線にスイッチがあり、電源供給を止めることが可能である。
運用時は、電圧を下げた際に、正常動作が保証されない演算器に対応するスイッチを切り、電圧供給を止める。
【００２５】
実施の形態３．
実施の形態３では、実施の形態１、２よりきめ細かに電圧を変更し消費電力を抑える構成を説明する。
本実施の形態に係る構成例を図３に示す。
【００２６】
実施の形態３は、以下に示す内容以外は実施の形態１と同じである。
電源配線９〜１１が演算器毎に分かれていて、電圧をそれぞれ調節可能となっている。
実施の形態３の動作は以下のようになる。
通常モードでは、電源装置２は、各々の演算器に対し、正常動作に必要な電圧を与える。
低消費電力モードでは、電源装置２は、下位ビットの演算器に対してはさらに低い、正常動作が保証されない電圧を与えるか、電源供給をカットする。
上位ビットの演算器に対しては、低消費電力モードでも、電源装置２は正常動作電圧を維持する。
【００２７】
本実施の形態３においては、以下の効果がある。
演算器毎に電圧を決めるため、通常モードにおいても各ブロックに対する最低電圧を供給すれば良く、より消費電力を削減できる。
【００２８】
本実施の形態に係る半導体装置及び電源装置は、実施の形態１で説明した特性に加えて、以下の特性を有する。
電源配線が演算器毎に分割されており、電圧をそれぞれ調節可能となっている。
運用時は、通常モードでは、各々の演算器に対し、正常動作に必要な電圧を与える。低消費電力モードでは、下位ビットの演算器に対してはさらに低い電圧を与える。
【００２９】
実施の形態４．
実施の形態４に係る構成例を図４に示す。
実施の形態４は、上述の処理実行ユニットとしてメモリを使用した場合の例である。
本実施の形態では、半導体装置１内のメモリを上位ビット側メモリから下位ビット側メモリまで複数に分割配置する（メモリＡ３０、メモリＢ４０、メモリＣ５０）。
なお、ここでは一例として３分割した場合を示しているが、分割数は３に限定されない。
メモリＡ３０〜Ｃ５０には接続切り替え器６０を接続し、メモリの上位ビット・下位ビットを論理的に交換可能である。
接続切り替え器６０は、１つの処理を複数の部分処理（図４の例では、３つの部分処理）に分割し、各部分処理をメモリＡ３０〜Ｃ５０に割当てる。
また、接続切り替え器６０は、各メモリから、各メモリにおける処理結果を入力し、入力した処理結果を結合する。
上位・下位の選択は、半導体装置１への入力信号である上位・下位情報もしくはレジスタ等で設定可能である。
電源装置２からは電源配線７〜９を使用して各メモリＡ３０〜Ｂ５０に同一の電圧が供給される。
【００３０】
なお、本実施の形態では、接続切り替え器６０が本発明に係る処理割り当て部の例に相当し、電源装置２が本発明に係る電圧制御部の例に相当する。
そして、接続切り替え器６０及び電源装置２が、本発明に係る半導体管理システムの例に相当する。
また、接続切り替え器６０による動作が処理割り当てステップの例に相当し、電源装置２の動作が電圧制御ステップの例に相当する。
また、接続切り替え器６０は、処理結果結合部の例にも相当する。
【００３１】
本実施の形態における動作は以下のようになる。
【００３２】
まず、個々の半導体装置１に対して出荷前にテストを行い、各メモリＡ３０〜Ｃ５０に対して正常動作する電圧（正常動作電圧）を測定する。
テスト方法については後述する。
チップ内ばらつきなどの要因により、正常動作に必要な電圧はメモリ毎に異なるものとなる。
正常動作に必要な電圧が低いメモリから順に上位ビット側に割り当て、運用時は常にその割り当てとなるよう上位・下位情報を設定する。
つまり、接続切り替え器６０は、１つの処理（ここでは、データライト処理及びデータリード処理）をビット位置を基準に複数の部分処理に分割し、正常動作電圧が低い演算器ほど、上位のビットのデータライト処理／データリード処理（優先度の高い部分処理）を割り当てる。
例えば、正常動作電圧がメモリＡ３０、メモリＢ４０、メモリＣ５０の順で低いとすると、接続切り替え器６０は、上位ビットのデータライト処理／データリード処理をメモリＡ３０に割り当て、中位ビットのデータライト処理／データリード処理をメモリＢ４０に割り当て、下位ビットのデータライト処理／データリード処理をメモリＣ５０に割り当てる。
なお、以下でも、正常動作電圧がメモリＡ３０、メモリＢ４０、メモリＣ５０の順で低いという前提で説明を行う。
【００３３】
実運用時は、通常モード（第１の動作モードの例）では、電源装置２は、全メモリが正しく動作する電圧を与える。
電源装置２は、例えば、メモリＣ５０の正常動作電圧以上の電圧を全メモリに一律に印加する。
この場合は全体として正常に動作する。
運用時の低消費電力モード（第２の動作モードの例）では、電源装置２は、下位ビットに割り当てられたメモリは正常動作が保証されない電圧にまで下げる。
電源装置２は、例えば、メモリＣ５０の正常動作電圧未満の電圧を印加する。
この場合、下位ビットのメモリＣ５０では外部条件が悪化した時などにリード・ライトエラーが起き得る。
また、低消費電力モードが複数段階に分かれている場合は、段階的に印加電圧を下降させてもよい。
例えば、低消費電力モードの第１段階では、電源装置２は、メモリＢ４０の正常動作電圧以上であって、メモリＣ５０の正常動作電圧未満の電圧を全メモリに一律に印加する。
この場合は、メモリＡ３０とメモリＢ４０は正常に動作するが、メモリＣ５０の正常動作は保証されない。
また、低消費電力モードの第２段階では、電源装置２は、メモリＡ３０の正常動作電圧以上であって、メモリＢ４０の正常動作電圧未満の電圧を全メモリに一律に印加する。
この場合は、メモリＡ３０は正常に動作するが、メモリＢ４０とメモリＣ５０の正常動作は保証されない。
最も正常動作電圧が低いメモリＡ３０に対しては、低消費電力モードのいずれの段階でも、正常動作電圧以上の電圧が印加される。
なお、ここでは、最も正常動作電圧が低いメモリＡ３０のみに常に正常動作電圧以上の電圧を印加する例を説明したが、最も正常動作電圧が低いメモリＡ３０と２番目に正常動作電圧が低いメモリＢ４０に常に正常動作電圧以上の電圧を印加するようにしてもよい。
【００３４】
ここで正常動作する電圧を測定するテスト方法の例を述べる。
メモリＡ３０〜Ｃ５０のいずれか一つに対してライト・リードを行い、正しいデータをリードできるかどうかを調べる。
メモリに与える電圧を徐々に低くしていき、正常動作しないことが起きうる電圧を測定する。全メモリに対して同じ操作を繰り返す。
【００３５】
このように、実施の形態４においては、実施の形態１と同様の効果がメモリに対して得られる。
【００３６】
以上、本実施の形態では、
以下の特性を有する半導体装置及び電源装置を説明した。
半導体内に処理実行ユニットを複数個有する。
複数の処理実行ユニットを論理的に切り替え可能である。
各処理実行ユニットの印加電圧に対する動作特性に基づき、印加する電圧を制御する。
【００３７】
更に、本実施の形態に係る半導体装置及び電源装置は、以下の特性を有することを説明した。
処理実行ユニットとしてメモリを有し、上位ビットから下位ビットにまで複数にブロック分割されている。
メモリには接続切り替え器が接続され、上位ビット・下位ビットを論理的に切り替え可能である。
各メモリには同一の電源配線を接続し、一律の電圧を与える。
運用時は、通常モードにおいては全メモリが正常に動作する電圧を与え、低消費電力モードにおいては下位ビットのメモリは正常動作が保証されない電圧にまで下げる。
【００３８】
なお、以上では、接続切り替え器６０が、半導体装置１内に配置されている例を説明したが、接続切り替え器６０はメモリＡ３０〜Ｃ５０と接続されていれば、半導体装置１外に配置されていてもよい。
【００３９】
実施の形態５．
実施の形態５は、実施の形態４よりさらに消費電力を抑える構成を説明する。
構成例を図５に示す。
【００４０】
実施の形態５は以下に記す内容以外は実施の形態４と同じである。
実施の形態４と異なり、電源配線がメモリ毎に分割された構成である。
さらに、それぞれのメモリに対する電源配線にスイッチ９０〜１１０があり、電源供給を止めることが可能である。
なお、スイッチ９０〜１１０の位置は半導体装置１内部に限定されず、半導体装置１の外にあっても良い。
実施の形態５の動作は以下のようになる。
通常モード時は実施の形態４と同じである。
低消費電力モード時は、実施の形態４と異なり、電圧を下げた際に、正常動作が保証されないメモリに対応するスイッチを切り、電圧供給を止める。
なお、本実施の形態では、電源装置２に加えて、スイッチ９０〜１１０も電圧制御部の例に相当する。
【００４１】
本実施の形態５においては、以下の効果がある。
実施の形態４の場合は、電圧を下げて下位ビットメモリの動作が保障されなくなっても全メモリに電力を供給するが、実施の形態５では動作が保証されないメモリの分の電力供給はカットするため、さらなる消費電力削減が可能である。
但し、実施の形態４と異なり、電源配線の系統をメモリ毎に分ける必要がある。
【００４２】
本実施の形態に係る半導体装置及び電源装置は、実施の形態４で説明した特性に加えて、以下の特性を有する。
電源配線がメモリ毎に分割されており、それぞれの電源の配線にスイッチがあり、電源供給を止めることが可能である。
運用時は、電圧を下げた際に、正常動作が保証されないメモリに対応するスイッチを切り、電圧供給を止める。
【００４３】
実施の形態６．
実施の形態６は、実施の形態４、５よりきめ細かに電圧を変更し消費電力を抑える構成を説明する。
本実施の形態に係る構成例を図６に示す。
【００４４】
実施の形態６は、以下に示す内容以外は実施の形態４と同じである。
電源配線９〜１１がメモリ毎に分かれていて、電圧をそれぞれ調節可能となっている。
実施の形態６の動作は以下のようになる。
通常モードでは、電源装置２は、各々のメモリに対し、正常動作に必要な電圧を与える。
低消費電力モードでは、電源装置２は、下位ビットのメモリに対してはさらに低い、正常動作が保証されない電圧を与えるか、電源供給をカットする。
上位ビットのメモリに対しては、低消費電力モードでも、電源装置２は正常動作電圧を維持する。
【００４５】
本実施の形態６においては、以下の効果がある。
メモリ毎に電圧を決めるため、通常モードにおいても各ブロックに対する最低電圧を供給すれば良く、より消費電力を削減できる。
【００４６】
本実施の形態に係る半導体装置及び電源装置は、実施の形態４で説明した特性に加えて、以下の特性を有する。
電源配線がメモリ毎に分割されており、電圧をそれぞれ調節可能となっている。
運用時は、通常モードでは、各々のメモリに対し、正常動作に必要な電圧を与える。低消費電力モードでは、下位ビットのメモリに対してはさらに低い電圧を与える。
【符号の説明】
【００４７】
１  半導体装置、２  電源装置、３  演算器Ａ、４  演算器Ｂ、５  演算器Ｃ、６  上位・下位分割器、７  上位・下位結合器、９  電源配線、１０  電源配線、１１  電源配線、３０  メモリＡ、４０  メモリＢ、５０  メモリＣ、６０  接続切り替え器、９０  スイッチ、１００  スイッチ、１１０  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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