(57)【特許請求の範囲】
【請求項１】
半導体チップが複数形成されたウェーハをｍ枚（ｍは２以上の整数）積層させた後前記半導体チップ毎にダイシングを行って前記半導体チップがｍ枚積層された第１の積層チップを形成する工程と、
前記ウェーハをｎ枚（ｎはｍとは異なる２以上の整数）積層させた後前記半導体チップ毎にダイシングを行って前記半導体チップがｎ枚積層された第２の積層チップを形成する工程と、
前記第１の積層チップ中に含まれる不良の半導体チップの数に応じて前記第１の積層チップを分類する工程と、
前記第２の積層チップ中に含まれる不良の半導体チップの数に応じて前記第２の積層チップを分類する工程と、
前記分類後の前記第１の積層チップ、又は前記第２の積層チップを前記分類の結果に応じて組み合わせて第３の積層チップを形成する工程と
を備えたことと特徴とする半導体装置の製造方法。
【請求項２】
前記第１の積層チップ、及び前記第２の積層チップのいずれか一方は１枚の不良の半導体チップを含み、他方に含まれる半導体チップはすべて良品の半導体チップであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
ｎは、ｍよりも１だけ大きい数（ｎ＝ｍ＋１）であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第３の積層チップは、その中に含まれる良品の半導体チップの数がｐ枚（ｐはｍ＜ｐ、ｎ＜ｐを満たす整数）となるように前記第１の積層チップ又は前記第２の積層チップを組み合わせて形成される請求項１又は２記載の半導体装置の製造方法。
【請求項５】
半導体チップが複数形成されたウェーハをｍ枚（ｍは２以上の整数）積層させた後前記半導体チップ毎にダイシングすることにより形成され、積層されたｍ枚の前記半導体チップを貫通する第１の貫通電極を備えた第１の積層チップと、
前記ウェーハをｎ枚（ｎはｍとは異なる２以上の整数）積層させた後前記半導体チップ毎にダイシングすることにより形成され、積層されたｎ枚の前記半導体チップを貫通する第２の貫通電極を備えた第２の積層チップと、
前記第１の貫通電極及び前記第２の貫通電極を接続する接続部材と
を備え、
前記第１の積層チップ及び前記第２の積層チップの組み合わせは、少なくとも１枚の不良の半導体チップを含み、
前記第１の積層チップ及び前記第２の積層チップの組み合わせに含まれる良品の半導体チップの数をｐ枚とすると、ｐはｍ＜ｐ、ｎ＜ｐを満たす整数であることを特徴とする半導体装置。
【請求項６】
前記第１の積層チップ、及び前記第２の積層チップのいずれか一方は１枚の不良の半導体チップを含み、他方に含まれる半導体チップはすべて良品の半導体チップであることを特徴とする請求項５記載の半導体装置。
【請求項７】
ｎは、ｍよりも１だけ大きい数（ｎ＝ｍ＋１）であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１の積層チップに含まれる複数の半導体チップの間の距離、又は前記第２の積層チップに含まれる複数の半導体チップの間の距離は、前記接続部材を介して接続される２つの半導体チップの間の距離よりも小さいことを特徴とする請求項５乃至７いずれか１項に記載の半導体装置。
【請求項９】
半導体チップが複数形成されたウェーハをｍ枚（ｍは２以上の整数）積層させた後前記半導体チップ毎にダイシングを行って形成される第１の積層チップ、及び前記ウェーハをｎ枚（ｎはｍとは異なる２以上の整数）積層させた後前記半導体チップ毎にダイシングを行って形成される第２の積層チップを検査する検査装置と、
前記第１の積層チップ、及び前記第２の積層チップを、その中に含まれる不良の半導体チップの数に基づき分類する第１分類装置と、
前記第１の積層チップ及び前記第２の積層チップを、前記第１の積層チップ及び前記第２の積層チップの組み合わせに含まれる良品の半導体チップの数が同一となるように組み合わせる第２分類装置と
を備えたことと特徴とする半導体装置の管理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施の形態は、半導体装置及びその製造方法、並びに半導体装置の管理システムに関する。
【背景技術】
【０００２】
半導体集積回路の更なる高集積化を達成するため、積層された複数の半導体チップをシリコン貫通電極により接続させる製造技術が注目を集めている。複数の半導体チップを積層させる場合、ウェーハをダイシングした後でチップを積層させる方法（チップ・トゥ・チップ（Chip to Chip）積層法。以下Ｃ２Ｃ法という）と、ウェーハをダイシングする前にウェーハを積層させて、積層後にダイシングする方法（ウェーハ・トゥ・ウェーハ（Wafer to Wafer）積層法。以下、Ｗ２Ｗ法をいう）が知られている。
【０００３】
Ｗ２Ｗ法は、製造効率の面でＣ２Ｃ法よりも優れているが、各ウェーハにおける不良率が大きくなった場合、積層枚数が増えるごとに累積的に不良率が高くなってしまい、製品歩留まりの低下、及び最終的な製造コストの上昇を招くという不都合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５３１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、Ｗ２Ｗ法を用いて積層型の半導体装置を製造する場合において、製品歩留まりを向上させつつ、製造コストの上昇を抑制することを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施の形態の半導体装置の製造方法では、まず、半導体チップが複数形成されたウェーハをｍ枚（ｍは２以上の整数）積層させた後半導体チップ毎にダイシングを行って半導体チップがｍ枚積層された第１の積層チップを形成するとともに、ウェーハをｎ枚（ｎはｍとは異なる２以上の整数）積層させた後半導体チップ毎にダイシングを行って半導体チップがｎ枚積層された第２の積層チップを形成する。次に、第１の積層チップ中に含まれる不良の半導体チップの数に応じて第１の積層チップを分類するとともに、第２の積層チップ中に含まれる不良の半導体チップの数に応じて第２の積層チップを分類する。さらに、分類後の第１の積層チップ、又は第２の積層チップを前記分類の結果に応じて組み合わせて第３の積層チップを形成する。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施の形態に係る半導体装置の全体構成を示す概略図である。
【図２】本発明の実施の形態に係る半導体装置の製造工程を示す。
【図３】１枚のウェーハに含まれる半導体チップのうち不良の半導体チップの割合と、積層されるウェーハの数（積層枚数）と、第１積層チップ２０又は第２積層チップ３０の歩留まりとの関係を示した表である。
【図４】本発明の実施の形態に係る半導体装置の製造工程を示す。
【図５】本発明の実施の形態に係る半導体装置の管理システムを示す。
【発明を実施するための形態】
【０００８】
次に、本発明の実施の形態に係る半導体装置及びその製造方法を、図面を参照して詳細に説明する。
【０００９】
本実施の形態に係る半導体装置１の構成を、図１を参照して説明する。図１に示すように、本実施の形態の半導体装置は、パッケージ基板１０上に、第１積層チップ２０、第２積層チップ３０を積層してなる第３積層チップ４０を備えている。第１積層チップ２０と第２積層チップ３０は、ボールグリッドアレイ（ＢＧＡ）５０等により電気的に接続される。
【００１０】
第１積層チップ２０は、ｍ枚のメモリチップＣ２１〜Ｃ２ｍを積層して形成される。メモリチップＣ２１〜Ｃ２ｍは、それぞれシリコンウェーハ１１と、このシリコンウェーハ１１上に形成された素子形成層１２とを含み、互いに接着剤１３により接合されている。メモリチップＣ２１〜Ｃ２ｍは、それぞれ貫通電極ＴＳＶを有しており、この貫通電極ＴＳＶにより、上下に設けられた別のメモリチップＣ２と電気的に接続されている。
同様に、第２積層チップ３０は、ｎ枚のメモリチップＣ３１〜Ｃ３ｎを積層して形成される。メモリチップＣ３１〜Ｃ３ｎは、それぞれ貫通電極ＴＳＶを有しており、上下に設けられた別のメモリチップＣ３と電気的に接続されている。
なお、第１積層チップ２０内のメモリチップＣ２間の距離ｄは、ＢＧＡ５０で接続される第１積層チップ２０の最下層のメモリチップＣ２１と第２積層チップ３０の最上層のメモリチップＣ３ｎの間の距離Ｄよりも小さい。第２積層チップ３０内のメモリチップＣ３間の距離も同様である。
ｍとｎは、最終的に第３積層チップ４０に含まれるべき良品のメモリチップＣの数ｐによって決定される。好適には、ｎは、ｍよりも大きな数であり、例えばｍより１だけ大きい数（ｎ＝ｍ＋１）である。
第３積層チップ４０には、少なくとも１枚、具体的には（ｍ＋ｎ−ｐ）の不良の半導体チップが含まれ得る。第３積層チップ４０に含まれる不良の半導体チップが１枚の場合、第１積層チップ２０、第２積層チップ３０のいずれか一方は１枚の不良の半導体チップを含み、他方には不良の半導体チップは含まれず、すべてが良品の半導体チップである。この明細書において、「不良の半導体チップ」との表現は、チップが全体として（それ自体）不良であり、全体としてそのチップが利用に供されないという意味で使用される。
【００１１】
本実施の形態の第１積層チップ２０、及び第２積層チップ３０は、上述のＷ２Ｗ法を用いて形成される。すなわち、半導体チップが複数形成されたウェーハを複数枚積層させた後、その半導体チップ毎にダイシングを行って半導体チップが複数積層された積層チップが形成される。ここで、図２を参照して、Ｗ２Ｗ法による第１積層チップ２０、及び第２積層チップ３０の製造方法を説明する。
まず、図２（ａ）に示すように、シリコンウェーハ１１上にエピタキシャル成長等により、シリコンからなる素子形成層１２を形成する。そして、この素子形成層１２には、周知の手法により、半導体メモリを形成する。半導体メモリは、例えばＮＡＮＤセル型フラッシュメモリ、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、磁気抵抗メモリ、抵抗変化メモリ等であり、その種類は不問である。１枚のシリコンウェーハ１１上には、複数のメモリチップ（例えば５００個程度）が形成され得る。
【００１２】
続いて、図２（ｂ）に示すように、素子形成層１２の上面に接着剤１３を塗布した後、この接着剤１３により支持基板１４と素子形成層１２とを接着させる。接着剤１３としては、例えばアクリル系樹脂などを用いることができる。また、支持基板１４は、例えばガラスにより形成され得る。
【００１３】
次に、図２（ｃ）に示すように、化学機械研磨（ＣＭＰ）等を用いて、シリコンウェーハ１１の膜厚を小さくした後、図２（ｄ）に示すように、シリコンウェーハ１１の裏面に接着剤１３を介して基板１５を貼り付ける。その後、図２（ｅ）に示すように、支持基板１４は剥離される。
【００１４】
そして、図２（ｆ）に示すように、素子形成層１２、シリコンウェーハ１１を貫通するように、各メモリチップに貫通電極ＴＳＶを形成する。貫通電極ＴＳＶは、一例として、次のような工程により形成される。まず、フォトリソグラフィとドライエッチングを実行することにより素子形成層１２、シリコンウェーハ１１にコンタクトビアを形成する。続いて、そのコンタクトビアに、ＣＶＤ法等を用いて金属膜（タングステンなど）を埋め込む。その後、ＣＭＰを実行して、コンタクトビアの外に形成された金属膜を除去することで、図２（ｆ）のような貫通電極ＴＳＶが出来上がる。
【００１５】
以下、図２（ａ）〜（ｆ）に示すのと同様の工程を複数回繰り返し、接着剤１３で接着することにより、図２（ｇ）に示すように複数枚のシリコンウェーハ１１が積層されるとともに、貫通電極ＴＳＶにより互いに電気的に接続された状態となる。これにより、複数のシリコンウェーハ１１上に形成され積層方向に並ぶ半導体メモリチップが、互いに電気的に接続された状態となる。
【００１６】
続いて、図２（ｈ）に示すように、最上層のシリコンウェーハ１１上に形成された素子形成層１２の上面に、ダイシングテープ１６を貼り付ける。その後、図２（ｇ）に示すように、メモリチップ間に形成されたダイシングラインＴに沿ってダイシングを行って、積層されたウェーハを、メモリチップ単位に切断する。これにより、図１に示すような第１積層チップ２０が形成され得る。第２積層チップ３０も、同様の手順により形成され得る。
【００１７】
図２の説明からも明らかなように、Ｗ２Ｗ法によれば、複数のシリコンウェーハのそれぞれに形成された多数の半導体チップを、ダイシング前にウェーハ単位で積層させた後、貫通電極により電気的に接続させることができる。このため、ダイシングを行った後に半導体チップ毎に積層をするＣ２Ｃ法に比べ、製造工程を簡略化することができる。
しかし、Ｗ２Ｗ法は、積層されるウェーハ中に所定の割合で不良の半導体チップが含まれるため、歩留まりがＣ２Ｃ法に比べ劣化するという問題がある。歩留まりは、積層されるウェーハの数（積層枚数）が増えるほど累積的に低下する。歩留まりが大きく低下すると、最終的な製造コストがＣ２Ｃ法に比べて高くなってしまう。
【００１８】
図３は、１枚のウェーハ中の歩留まり（１枚のウェーハに含まれる半導体チップのうち、不良の半導体チップの割合）と、積層されるウェーハの数（積層枚数）と、第１積層チップ２０又は第２積層チップ３０の歩留まりとの関係を示した表である。
図３（ａ）は、１枚のウェーハ中の歩留まりと、積層枚数と、第１積層チップ２０又は第２積層チップ３０内のすべての半導体チップが良品である確率（全チップ良品率）との関係を示している。図３（ｂ）は、１枚のウェーハ中の歩留まりと、積層枚数と、第１積層チップ２０又は第２積層チップ３０内の１枚の半導体チップのみが不良である確率（１チップ不良品率）との関係を示している。図３（ｃ）は、１枚のウェーハ中の歩留まりと、積層枚数と、第１積層チップ２０又は第２積層チップ３０内の２枚の半導体チップが不良である確率（１チップ不良品率）との関係を示している。
【００１９】
一例として、１枚のウェーハ中の歩留まりが９５％である場合を考える。この場合、第１積層チップ２０又は第２積層チップ３０の全チップ良品率は、ウェーハの積層枚数が増加するほど低下する。例えば、積層枚数が５枚のとき、第１積層チップ２０又は第２積層チップ３０の全チップ良品率は７７％（＝０．９５５×１００）となる。積層枚数がさらに増えると、良品率は更に低下する。
【００２０】
また、図３（ｂ）に示すように、１枚のウェーハ中の歩留まりが９５％である場合、１チップ不良品率は、ウェーハの積層枚数が増加するほど増加する。例えば、積層枚数が５枚のとき、第１積層チップ２０又は第２積層チップ３０の１チップ不良品率は２０％（＝０．９５４×０．０５×５）となる。
【００２１】
同様に、図３（ｃ）に示すように、１枚のウェーハ中の歩留まりが９５％である場合、２チップ不良品率は、ウェーハの積層枚数が増加するほど増加する。例えば、積層枚数が５枚のとき、第１積層チップ２０又は第２積層チップ３０の２チップ良品率は２％となる。
【００２２】
以上の説明から明らかなように、Ｗ２Ｗ法を用いる場合、ウェーハ積層枚数が増えるほど少ない製造工程数で大きな記憶容量の半導体装置を形成することができる一方で、第１積層チップ２０又は第２積層チップ３０の良品率は低下する。したがって、製造方法の簡略化と、良品率の向上とはトレードオフの関係にある。
【００２３】
そこで、本実施の形態では、図４に示すような製造工程を採用することにより、製造方法の簡略化と良品率の向上との両立を図っている。本実施の形態では、所望の枚数（例えばｐ枚）の良品の半導体チップを含む積層チップを最終的に形成する場合、ｐ枚のウェーハを一度に積層するのではなく、まずｍ枚（ｍ＜ｐ）のウェーハを積層してｍ枚の半導体チップを含む第１積層チップ２０を形成するとともに、さらにｎ枚（ｎ＜ｐ、ｐ≦ｍ＋ｎ）のウェーハを積層してｎ枚の半導体チップを含む第２積層チップ３０を形成する。そして、この第１積層チップ２０（ｍ枚）及び第２積層チップ３０中（ｎ枚）内の不良品の半導体チップの数をテスタによる検査により特定した後、その中に含まれる不良の半導体チップの枚数に応じて第１積層チップ２０及び第２積層チップ３０を分類する。
【００２４】
その後、第１積層チップ２０及び第２積層チップ３０からなる第３積層チップ４０の中の良品の半導体チップの枚数がｐ枚となるように、第１積層チップ２０と第２積層チップ３０を組み合わせる。図４では、ｍ＝４、ｎ＝５、ｐ＝８の場合を例にとって説明しているが、この数値に限定する趣旨ではない。
ここで、ｍ＝４、ｎ＝５、ｐ＝８で、１枚のウェーハＷに５００個の半導体チップＣが形成される場合を考える。この場合、５００個の第１積層チップ２０（積層枚数４枚）のうち、全チップ良品である第１積層チップ２０（２０（４／４））は４１４個程度である。また、１チップが不良品である第１積層チップ２０（２０（３／４））は７３個程度、２チップが不良品である第１積層チップ２０（２０（２／４））は１２個程度、３チップ以上が不良品である第１積層チップ２０（２０（１／４））は１個程度である。
【００２５】
また、５００個の第２積層チップ３０のうち、全チップ良品である第２積層チップ３０（３０（５／５））は３９８個程度である。また、１チップ不良品である第２積層チップ３０（３０（４／５））は、８２個程度、２チップ不良品である第２積層チップ３０（３０（３／５））は１８個程度、３チップ以上が不良品である第２積層チップ３０（３０（２／５））は２個程度である。
【００２６】
この場合、第１積層チップ２０（４／４）同士を組み合わせることにより、８枚の良品チップ（不良品チップは０枚）を含んだ積層チップ４０´を生成することができる。この積層チップ４０´は、図１の第３積層チップ４０とは異なり、１枚の不良メモリチップも含んでいない、従来と同様の積層チップである。
【００２７】
また、第１積層チップ２０（４／４）と、第２積層チップ３０（４／５）を組み合わせることにより、８枚の良品チップ（不良品チップは１枚）を含んだ、図１と同様の第３積層チップ４０を生成することができる。
或いは、第１積層チップ２０（３／４）と、第２積層チップ３０（５／５）を組み合わせることにより、８枚の良品チップ（不良品チップは１枚）を含んだ、図１と同様の第３積層チップ４０を生成することができる。
また、第２積層チップ３０（５／５）と、第２積層チップ３０（３／５）を組み合わせることにより、８枚の良品チップ（不良品チップは２枚）を含んだ積層チップ４０‘’を生成することができる。この積層チップも、第３積層チップ４０‘’と同様に、ｐ＝８枚の良品チップを含んでいる。
なお、２枚以上の不良チップが含まれる第１積層チップ２０（２／４）、２０（１／４）や、３枚以上の不良メモリチップが含まれる第２積層チップ３０（２／５）は、廃棄されるか、又は容量不足の格安品として製造・販売され得る。
【００２８】
このように、本実施の形態では、ｐ枚の良品のメモリチップを含む半導体装置１００を製造するに当たり、ｍ枚メモリチップを含む第１積層チップ２０と、ｎ枚のメモリチップを含む第２積層チップ３０が生成され、これを組み合わせてｐ枚の良品メモリチップを含む半導体装置が製造される。このような半導体装置の中には、図１に示すように、１枚の不良メモリチップも含まない積層チップにより構成される半導体装置もあるが、図１に示すように、１枚以上の不良メモリチップを含む第３積層チップ４０により構成される半導体装置も含まれる。後者が許容される分、高い歩留まりを達成することができる。具体的には、８枚のウェーハを一度にＷ２Ｗ法で積層させる場合、歩留まりは６５％となるが、上記の例のように、４枚のウェーハをＷ２Ｗ法で積層して形成した第１積層チップ２０と、５枚のウェーハをＷ２Ｗ法で積層して形成した第２積層チップ３０とを組み合わせ、１枚の不良チップを許容する場合、歩留まりは最大で９７％近くまで高くすることができる（第１積層チップ２０の生産数と、第２積層チップ３０の製造数を、４：１程度にした場合）。
【００２９】
図５は、本実施の形態に係る半導体装置を製造するためのシステムの構成を示すブロック図である。このシステムは、テスタ１００、第１分類装置２００、及び第２分類装置３００を備えている。
テスタ１００は、周知のテスタと同様のものでよく、第１積層チップ２０、第２積層チップ３０に含まれる不良のメモリチップの位置及び枚数を特定する。第１分類装置２００は、テスタ１００により得られた不良メモリチップの枚数に基づき、第１積層チップ２０、第２積層チップ３０を分類する。第２分類装置３００は、図４のような方針に従い、第１積層チップ２０、第２積層チップ３０を適宜組み合わせ、半導体装置１００を生成する。
【００３０】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３１】
１０・・・パッケージ基板、  ２０・・・第１積層チップ、  ３０・・第２積層チップ、  ４０・・・第３積層チップ、  ＷＢ・・・ワイヤボンディング、  ＴＳＶ・・・貫通電極。  Ｃ・・・メモリチップ、  Ｗ・・・ウェーハ。
【図１】
0005657499.tif 000002
【図２】
0005657499.tif 000003
【図３】
0005657499.tif 000004
【図４】
0005657499.tif 000005
【図５】
0005657499.tif 000006