(57)【特許請求の範囲】
【請求項１】
透明基板の表面に形成されて負の第１の電源電圧と正の第２の電源電圧によって駆動され、画像を表示する画像表示回路と、
前記透明基板外に設けられて第１および第２の制御信号によって制御され、正の第３の電源電圧を昇圧して前記第１および第２の電源電圧を発生する昇圧回路と、
前記透明基板に搭載され、前記第１の電源電圧が予め定められた第１の目標電圧になるように前記第１の制御信号を生成するとともに、前記第２の電源電圧が予め定められた第２の目標電圧になるように前記第２の制御信号を生成し、生成した前記第１および第２の制御信号をそれぞれ前記透明基板の表面に形成された第１および第２の透明導電線を介して前記昇圧回路に与える制御回路とを備え、
前記昇圧回路は、
前記第３の電源電圧のラインと第１のノードとの間に接続された第１のトランジスタと、
前記制御回路から前記第１の透明導電線を介して供給される前記第１の制御信号を前記第１のトランジスタのゲートに伝達させる第１のバッファと、
前記第１のノードと前記第１の電源電圧を出力するための第２のノードとの間に接続され、前記第２のノードから前記第１のノードに電流を流す第１の整流回路と、
前記第１のノードと第３のノードとの間に接続されたリアクトルと、
前記第３のノードと基準電圧のラインとの間に接続された第２のトランジスタと、
前記制御回路から前記第２の透明導電線を介して供給される前記第２の制御信号を前記第２のトランジスタのゲートに伝達させる第２のバッファと、
前記第３のノードと前記第２の電源電圧を出力するための第４のノードとの間に接続され、前記第３のノードから前記第４のノードに電流を流す第２の整流回路とを含み、
前記第１および第２のバッファの入力ノードの寄生容量値は、それぞれ前記第１および第２のトランジスタのゲートの寄生容量値よりも小さい、画像表示装置。
【請求項２】
少なくとも前記第１および第２のトランジスタと前記第１および第２のバッファは１つの半導体チップに搭載されている、請求項１に記載の画像表示装置。
【請求項３】
前記第１の整流回路は、前記第１および第２のノード間に接続され、前記第１のトランジスタが非導通にされている期間内に導通する第１のスイッチング素子を含み、
前記第２の整流回路は、前記第３および第４のノード間に接続され、前記第２のトランジスタが非導通にされている期間内に導通する第２のスイッチング素子を含む、請求項１または請求項２に記載の画像表示装置。
【請求項４】
前記半導体チップは前記第１および第２のスイッチング素子も含む、請求項３に記載の画像表示装置。
【請求項５】
前記第１の整流回路は、前記第２および第１のノード間に接続された第１のダイオードを含み、
前記第２の整流回路は、前記第３および第４のノード間に接続された第２のダイオードを含む、請求項１または請求項２に記載の画像表示装置。
【請求項６】
前記半導体チップは前記第１および第２のダイオードも含む、請求項５に記載の画像表示装置。
【請求項７】
前記昇圧回路は、さらに、前記第３の電源電圧のラインと前記基準電圧のラインとの間に前記第１のトランジスタ、前記リアクトルおよび前記第２のトランジスタと直列接続された抵抗素子を含み、
前記制御回路は、さらに、前記抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は前記第１または第２のトランジスタを非導通状態に固定する、請求項１から請求項６までのいずれかに記載の画像表示装置。
【請求項８】
前記半導体チップは前記抵抗素子も含む、請求項７に記載の画像表示装置。
【請求項９】
前記昇圧回路は、
さらに、第１の電極が前記第２のノードに接続され、第２の電極が前記画像表示回路の第１の電源ノードに接続された第３のトランジスタと、
第１の電極が前記第４のノードに接続され、第２の電極が前記画像表示回路の第２の電源ノードに接続された第４のトランジスタとを含み、
前記制御回路は、さらに、前記第１の電源ノードが予め定められた第１の参照電圧になるように前記第３のトランジスタを制御するとともに前記第２の電源ノードが予め定められた第２の参照電圧になるように前記第４のトランジスタを制御する、請求項１から請求項８までのいずれかに記載の画像表示装置。
【請求項１０】
前記半導体チップは前記第３および第４のトランジスタも含む、請求項９に記載の画像表示装置。
【請求項１１】
前記第１および第２のバッファの各々は、直列接続された偶数段のインバータを含み、
最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい、請求項１から請求項１０までのいずれかに記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は画像表示装置に関し、特に、昇圧回路を備えた画像表示装置に関する。
【背景技術】
【０００２】
従来より、携帯電話機、ゲーム機、ＰＤＡ（Personal Digital Assistants）、カーオーディオなどには、液晶表示装置、有機ＥＬ（electrolumnescence)ディスプレイなどの画像表示装置が設けられている。このような画像表示装置には、バッテリなどからの直流電源電圧を昇圧して画像表示パネル用の直流電源電圧を発生する昇圧回路が設けられている。昇圧回路としては、リアクトル、トランジスタ、ダイオードなどを備え、トランジスタをオン／オフさせて高い直流電源電圧を発生するものがある（たとえば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３６１７０９号公報
【特許文献２】特開２００７−１４７６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、画像表示装置のうちの画像表示パネルおよび制御回路をガラス基板（透明基板）に搭載し、昇圧回路をガラス基板外に設け、制御回路と昇圧回路をガラス基板上の透明導電線で接続した場合（図１参照）、昇圧回路のトランジスタのゲートにおいて制御信号のレベル変化が鈍り、昇圧回路の効率が低くなると言う問題があった。
【０００５】
それゆえに、この発明の主たる目的は、昇圧回路の高効率化を図ることが可能な画像表示装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る画像表示装置は、透明基板の表面に形成されて負の第１の電源電圧と正の第２の電源電圧によって駆動され、画像を表示する画像表示回路と、透明基板外に設けられて第１および第２の制御信号によって制御され、正の第３の電源電圧を昇圧して第１および第２の電源電圧を発生する昇圧回路と、透明基板に搭載され、第１の電源電圧が予め定められた第１の目標電圧になるように第１の制御信号を生成するとともに、第２の電源電圧が予め定められた第２の目標電圧になるように第２の制御信号を生成し、生成した第１および第２の制御信号をそれぞれ透明基板の表面に形成された第１および第２の透明導電線を介して昇圧回路に与える制御回路とを備えたものである。昇圧回路は、第２の電源電圧のラインと第１のノードとの間に接続された第１のトランジスタと、制御回路から第１の透明導電線を介して供給される第１の制御信号を第１のトランジスタのゲートに伝達させる第１のバッファと、第１のノードと第１の電源電圧を出力するための第２のノードとの間に接続され、第２のノードから第１のノードに電流を流す第１の整流回路と、第１のノードと第３のノードとの間に接続されたリアクトルと、第３のノードと基準電圧のラインとの間に接続された第２のトランジスタと、制御回路から第２の透明導電線を介して供給される第２の制御信号を第２のトランジスタのゲートに伝達させる第２のバッファと、第３のノードと第２の電源電圧を出力するための第４のノードとの間に接続され、第３のノードから第４のノードに電流を流す第２の整流回路とを含む。第１および第２のバッファの入力ノードの寄生容量値は、それぞれ第１および第２のトランジスタのゲートの寄生容量値よりも小さい。
好ましくは、少なくとも第１および第２のトランジスタと第１および第２のバッファは１つの半導体チップに搭載されている。
【０００７】
好ましくは、第１の整流回路は、第１および第２のノード間に接続され、第１のトランジスタが非導通にされている期間内に導通する第１のスイッチング素子を含み、第２の整流回路は、第３および第４のノード間に接続され、第２のトランジスタが非導通にされている期間内に導通する第２のスイッチング素子を含む。
【０００８】
また好ましくは、半導体チップは第１および第２のスイッチング素子も含む。
また好ましくは、第１の整流回路は、第２および第１のノード間に接続された第１のダイオードを含み、第２の整流回路は、第３および第４のノード間に接続された第２のダイオードを含む。
【０００９】
また好ましくは、半導体チップは第１および第２のダイオードも含む。
また好ましくは、昇圧回路は、さらに、第３の電源電圧のラインと基準電圧のラインとの間に第１のトランジスタ、リアクトルおよび第２のトランジスタと直列接続された抵抗素子を含む。制御回路は、さらに、抵抗素子の端子間電圧が予め定められたしきい値電圧を超えた場合は第１または第２のトランジスタを非導通状態に固定する。
【００１０】
また好ましくは、半導体チップは抵抗素子も含む。
また好ましくは、昇圧回路は、さらに、第１の電極が第２のノードに接続され、第２の電極が画像表示回路の第１の電源ノードに接続された第３のトランジスタと、第１の電極が第４のノードに接続され、第２の電極が画像表示回路の第２の電源ノードに接続された第４のトランジスタとを含む。制御回路は、さらに、第１の電源ノードが予め定められた第１の参照電圧になるように第３のトランジスタを制御するとともに第２の電源ノードが予め定められた第２の参照電圧になるように第４のトランジスタを制御する。
【００１１】
また好ましくは、半導体チップは第３および第４のトランジスタも含む。
また好ましくは、第１および第２のバッファの各々は、直列接続された偶数段のインバータを含む。最終段のインバータの電流駆動能力は初段のインバータの電流駆動能力よりも大きい。
【発明の効果】
【００１６】
以上のように、この発明に係る画像表示装置では、昇圧回路の第１および第２のトランジスタの前段にそれぞれ第１および第２のバッファが設けられ、第１および第２のバッファの入力ノードの寄生容量値はそれぞれ第１および第２のトランジスタのゲートの寄生容量値よりも小さい。したがって、第１および第２のトランジスタのゲートにおける第１および第２の制御信号のレベル変化の鈍りを抑制することができ、昇圧回路の高効率化を図ることができる。
【図面の簡単な説明】
【００１７】
【図１】この発明の実施の形態１による携帯電話機の要部を示すブロック図である。
【図２】図１に示した携帯電話機に用いられる画像表示モジュールの構成を示す図である。
【図３】図１に示したドライバＩＣの要部および昇圧回路の構成を示す回路ブロック図である。
【図４】図３に示したバッファの構成を模式的に示す図である。
【図５】図３に示したタイミングコントローラの動作を示すタイムチャートである。
【図６】実施の形態１の効果を説明するためのタイムチャートである。
【図７】実施の形態１の変更例を示す回路ブロック図である。
【図８】実施の形態１の他の変更例を示す回路ブロック図である。
【図９】この発明の実施の形態２による携帯電話機の要部を示すブロック図である。
【図１０】実施の形態２の変更例を示す回路ブロック図である。
【図１１】実施の形態２の他の変更例を示す回路ブロック図である。
【図１２】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１３】この発明の実施の形態３による携帯電話機の要部を示すブロック図である。
【図１４】この発明の実施の形態４による携帯電話機の要部を示すブロック図である。
【図１５】図１４に示したＰＷＭ信号φＰＮ，φＰを示すタイムチャートである。
【発明を実施するための形態】
【００１８】
［実施の形態１］
本発明の実施の形態１による携帯電話機は、図１に示すように、ＣＰＵ（Central Processing Unit：中央処理装置）１、ドライバＩＣ（Integrated Circuit）２、画像表示パネル３、昇圧回路８、およびバッテリ９を備える。画像表示パネル３は長方形のガラス基板７の表面に形成され、ドライバＩＣ２はガラス基板７の一端部に搭載され、ＣＰＵ１、昇圧回路８、およびバッテリ９はガラス基板７外に設けられている。
【００１９】
ＣＰＵ１は、携帯電話機の使用者の操作などに従って、制御信号および表示データをドライバＩＣ２に与える。ドライバＩＣ２は、ＣＰＵ１からの制御信号に従って、画像表示パネル３および昇圧回路８を制御するとともに、画像表示パネル３に表示データを与える。
【００２０】
画像表示パネル３は、複数行複数列に配置された複数の画素を含む画素アレイ４と、画素アレイ４の複数行を順次指定するゲート回路５と、ドライバＩＣ２からの表示データをゲート回路５によって指定された行の各画素に与えるマルチプレクサ６とを含む。画像表示パネル３は、たとえば有機ＥＬパネルである。昇圧回路８は、ドライバＩＣ２によって制御され、バッテリ９からの直流電源電圧ＶＣＣを昇圧して画像表示パネル３用の直流電源電圧ＶＰを生成する。
【００２１】
図２は、この携帯電話機に用いられる画像表示モジュールの構成を示す図である。図２において、ガラス基板７の一端部にフレキシブルプリント基板１０が接続されている。プリント基板１０の一方端部には昇圧回路８が搭載され、プリント基板１０の他方端部にはコネクタ１０ａが設けられている。コネクタ１０ａは、ＣＰＵ１およびバッテリ９に接続される。
【００２２】
画像表示パネル３は、長方形のガラス基板７の表面に形成されている。ガラス基板７の表面には、複数の透明電極、複数の透明導電線、複数のＴＦＴ（Thin Film Transistor）などが形成されている。透明電極および透明導電線は、たとえばＩＴＯ（Indium Tin Oxide：酸化インジウムスズ）によって形成されている。
【００２３】
ドライバＩＣ２は、ガラス基板７の１つの短辺に沿ってガラス基板７に搭載されており、ガラス基板７の表面の複数の透明導電線を介して画像表示パネル３に接続される。また、ドライバＩＣ２は、ガラス基板７の表面の複数の透明導電線とプリント基板１０の複数の金属配線を介してＣＰＵ１および昇圧回路８に接続される。
【００２４】
図３は、ドライバＩＣ２の要部および昇圧回路８の構成を示す回路ブロック図である。図３において、ドライバＩＣ２と昇圧回路８は、ガラス基板７の表面に形成された複数の透明導電線Ｌ１〜Ｌ６を介して互いに接続されている。透明導電線Ｌ１〜Ｌ６の各々は、プリント基板１０の金属配線よりもかなり大きな抵抗値を有する。
【００２５】
昇圧回路８は、リアクトル１１、ＮチャネルＭＯＳトランジスタ１２、抵抗素子１３、バッファ１４，１５、タイミングコントローラ１６、ＰチャネルＭＯＳトランジスタ１７，１８、およびコンデンサ１９，２０を含む。トランジスタ１２，１７，１８、バッファ１４，１５、およびタイミングコントローラ１６は、１つの半導体チップ２１に搭載されている。
【００２６】
リアクトル１１、ＮチャネルＭＯＳトランジスタ１２、および抵抗素子１３は、直流電源電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続される。抵抗素子１３の端子間電圧は、透明導電線Ｌ３，Ｌ４を介してドライバＩＣ２に与えられる。バッファ１４は、ドライバＩＣ２から透明導電線Ｌ２を介して与えられるＰＷＭ（Pulse Width Modulation）信号φＰをＮチャネルＭＯＳトランジスタ１２のゲートに伝達する。
【００２７】
バッファ１４は、図４に示すように、直列接続された偶数段（図４では４段）のインバータ１４ａ〜１４ｄを含む。インバータ１４ａ〜１４ｄの各々のシンボルの大きさは、そのサイズを示している。インバータ１４ａ〜１４ｃのサイズ、すなわち電流駆動能力は、それぞれインバータ１４ｂ〜１４ｄよりも小さい。インバータ１４ａ〜１４ｃの入力ノードの寄生容量値は、それぞれインバータ１４ｂ〜１４ｄの入力ノードの寄生容量値よりも小さい。また、インバータ１４ａの入力ノードの寄生容量値は、ＮチャネルＭＯＳトランジスタ１２のゲートの寄生容量値よりも小さい。これにより、ＮチャネルＭＯＳトランジスタ１２のゲートにおけるＰＷＭ信号φＰのレベル変化の鈍りが抑制され、ＮチャネルＭＯＳトランジスタ１２における損失が低減される。
【００２８】
ＰチャネルＭＯＳトランジスタ１７，１８は、リアクトル１１およびＮチャネルＭＯＳトランジスタ１２間のノードＮ１１と昇圧回路８の出力ノードＮ１８との間に直列接続される。タイミングコントローラ１６は、バッファ１４の出力信号に同期した同期信号φＳを生成する。同期信号φＳは、バッファ１５を介してＰチャネルＭＯＳトランジスタ１７のゲートに与えられる。
【００２９】
同期信号φＳは、図５（ａ）（ｂ）に示すように、ＰＷＭ信号φＰが「Ｈ」レベルの期間は「Ｈ」レベルになり、ＰＷＭ信号φＰが「Ｌ」レベルの期間内に「Ｌ」レベルになる信号である。すなわち、ＰＷＭ信号φＰが「Ｈ」レベルから「Ｌ」レベルに立ち下げられた後に同期信号φＳが「Ｈ」レベルから「Ｌ」レベルに立ち下げられ、同期信号φＳが「Ｌ」レベルから「Ｈ」レベルに立ち上げられた後にＰＷＭ信号φＰが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。
【００３０】
したがって、ＮチャネルＭＯＳトランジスタ１２がオンしている期間はＰチャネルＭＯＳトランジスタ１７がオフし、リアクトル１１に電磁エネルギーが蓄えられる。ＮチャネルＭＯＳトランジスタ１２がオフしてＰチャネルＭＯＳトランジスタ１７がオンすると、リアクトル１１に蓄えられた電磁エネルギーがＰチャネルＭＯＳトランジスタ１７を介してノードＮ１７に出力される。ノードＮ１７の電圧ＶＰＰは、電源電圧ＶＣＣにリアクトル１１の端子間電圧を加算した電圧になる。
【００３１】
コンデンサ１９は、ノードＮ１７と接地電圧ＧＮＤのラインとの間に接続され、ノードＮ１７の電圧を平滑化させる。ノードＮ１７の電圧ＶＰＰは、透明導電線Ｌ１を介してドライバＩＣ２にフィードバックされる。
【００３２】
ＰチャネルＭＯＳトランジスタ１８は、ドライバＩＣ２から透明導電線Ｌ５を介してゲートに与えられる制御信号によって制御される。コンデンサ２０は、出力ノードＮ１８と接地電圧ＧＮＤのラインとの間に接続され、昇圧回路８の出力電圧ＶＰを安定化させる。電源電圧ＶＰは、透明導電線Ｌ６を介してドライバＩＣ２にフィードバックされる。
【００３３】
ドライバＩＣ２は、アンプ２２、三角波発生回路２３、ＰＷＭ信号発生回路２４、過電流検出回路２５、および出力電圧制御回路２６を含む。アンプ２２は、昇圧回路８から透明導電線Ｌ１を介して与えられるノードＮ１７の電圧ＶＰＰを増幅する。三角波発生回路２３は、所定の振幅および所定の周波数を有する三角波信号を発生する。ＰＷＭ信号発生回路２４は、アンプ２２の出力電圧と、三角波発生回路２３からの三角波信号のレベルとを比較し、比較結果に基づいて、所定周波数および所定デューティ比を有するＰＷＭ信号φＰを生成する。
【００３４】
ＰＷＭ信号φＰの活性化レベルは「Ｈ」レベルであり、その非活性化レベルは「Ｌ」レベルである。電圧ＶＰＰが目標電圧よりも低い場合はＰＷＭ信号φＰのデューティ比が大きくなり、電圧ＶＰＰが目標電圧よりも高い場合はＰＷＭ信号φＰのデューティ比が小さくなる。このため、電圧ＶＰＰは、目標電圧に一致する。
【００３５】
過電流検出回路２５は、昇圧回路８から透明導電線Ｌ３，Ｌ４を介して与えられる抵抗素子１３の端子間電圧をモニタする。何らかの原因でＮチャネルＭＯＳトランジスタ１２に過電流が流れ、抵抗素子１３の端子間電圧が所定のしきい値電圧を超えた場合、過電流検出回路２５はＰＷＭ信号発生回路２４を非活性化させる。これにより、ＰＷＭ信号φＰは「Ｌ」レベルに固定され、ＮチャネルＭＯＳトランジスタ１２がオフ状態に固定され、昇圧動作が停止される。出力電圧制御回路２６は、昇圧回路８の出力電圧ＶＰが参照電圧ＶＲに一致するように、ＰチャネルＭＯＳトランジスタ１８を制御する。
【００３６】
次に、ドライバＩＣ２および昇圧回路８の動作について簡単に説明する。ＣＰＵ１から昇圧動作が指令されると、ドライバＩＣ２はＰＷＭ信号φＰを生成する。ＰＷＭ信号φＰは、バッファ１４を介してＮチャネルＭＯＳトランジスタ１２のゲートに与えられるとともに、タイミングコントローラ１６に与えられる。タイミングコントローラ１６は、ＰＷＭ信号φＰに同期した同期信号φＳを生成する。同期信号φＳは、バッファ１５を介してＰチャネルＭＯＳトランジスタ１７にゲートに与えられる。
【００３７】
ＰＷＭ信号φＰおよび同期信号φＳによってトランジスタ１２と１７が交互にオンされる。トランジスタ１２がオンしてトランジスタ１７がオフしている期間は、電源電圧ＶＣＣのラインからリアクトル１１、トランジスタ１２、および抵抗素子１３を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル１１に電磁エネルギーが蓄えられる。
【００３８】
トランジスタ１２がオフしてトランジスタ１７がオンしている期間は、リアクトル１１に蓄えられた電磁エネルギーがトランジスタ１７を介してノードＮ１７に放出され、コンデンサ１９が充電される。ノードＮ１７の電圧ＶＰＰが目標電圧になるようにＰＷＭ信号φＰのデューティ比が調整され、昇圧回路８の出力電圧ＶＰが参照電圧ＶＲに一致するようにトランジスタ１８が制御される。このようにして、画像表示パネル３用の電源電圧ＶＰが生成される。
【００３９】
図６（ａ）〜（ｄ）は、本実施の形態の効果を模式的に示すタイムチャートである。図６（ａ）の信号φＰ０は、ＰＷＭ信号発生回路２４の出力ノードにおけるＰＷＭ信号を示している。信号φＰ０は、時刻ｔ０において「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、時刻ｔ５において「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【００４０】
図６（ｂ）の信号φＰＧ１は、従来の昇圧回路のＮチャネルＭＯＳトランジスタ１２のゲートにおけるＰＷＭ信号を示している。従来の昇圧回路では、バッファ１４は設けられておらず、ＰＷＭ信号発生回路２４の出力ノードとＮチャネルＭＯＳトランジスタ１２のゲートは透明導電線Ｌ２によって接続されていた。透明導電線Ｌ２は高い抵抗値を有し、トランジスタ１２のゲートの寄生容量値が大きいので、トランジスタ１２のゲートを充放電するための時間が長くなり、信号φＰＧ１のレベル変化が鈍っていた。
【００４１】
図６（ｂ）では、信号φＰＧ１のレベルは時刻ｔ０から上昇して時刻ｔ４で「Ｈ」レベルになり、時刻ｔ５から下降して時刻ｔ９で「Ｌ」レベルになる。時刻ｔ０〜ｔ４，ｔ５〜ｔ９では、トランジスタ１２の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ１２で損失が発生する。トランジスタ１２における損失の大きさは、図６（ｂ）中の斜線を施した領域の面積で表される。
【００４２】
図６（ｃ）の信号φＰＢは、バッファ１４の入力ノードにおけるＰＷＭ信号を示している。本願の昇圧回路８では、バッファ１４が設けられており、バッファ１４の入力ノードの寄生容量値がトランジスタ１２のゲートの寄生容量値よりも小さく設定されている。このため、信号φＰＢのレベル変化は、信号φＰＧ１のレベル変化よりも速くなる。図６（ｃ）では、信号φＰＢのレベルは時刻ｔ０から上昇して時刻ｔ３で「Ｈ」レベルになり、時刻ｔ５から下降して時刻ｔ７で「Ｌ」レベルになる。
【００４３】
図６（ｄ）の信号φＰＧ２は、本実施の形態１のＮチャネルＭＯＳトランジスタ１２のゲートにおけるＰＷＭ信号を示している。図６（ｃ）の信号φＰＢがバッファ１４のしきい値電圧ＶＴＨを超えると信号φＰＧ２はバッファ１４によって速やかに「Ｌ」レベルから「Ｈ」レベルに立ち上げられ、信号φＰＢがバッファ１４のしきい値電圧ＶＴＨよりも低下すると信号φＰＧ２はバッファ１４によって速やかに「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。
【００４４】
図６（ｄ）では、信号φＰＧ２のレベルは時刻ｔ１から上昇して時刻ｔ２で「Ｈ」レベルになり、時刻ｔ６から下降して時刻ｔ８で「Ｌ」レベルになる。時刻ｔ１〜ｔ２，ｔ６〜ｔ８では、トランジスタ１２の抵抗値がオン抵抗値とオフ抵抗値の間の値になり、トランジスタ１２で損失が発生する。トランジスタ１２における損失の大きさは、図６（ｄ）中の斜線を施した領域の面積で表される。図６（ｂ）（ｄ）から分かるように、トランジスタ１２で発生する損失は、従来よりも本願発明の方が明らかに小さくなっている。実際に効率を測定すると、従来の昇圧回路の効率は７８％であったのに対し、本実施の形態１の昇圧回路８の効率は８５％であった。
【００４５】
図７は、この実施の形態１の変更例を示す回路ブロック図であって、図３と対比される図である。図７において、この変更例では、抵抗素子１３も半導体チップ２１に搭載される。この変更例でも、実施の形態１と同じ効果が得られる。
【００４６】
また、図８は、この実施の形態１の他の変更例を示す回路ブロック図であって、図３と対比される図である。図８において、この変更例では、抵抗素子１３が除去され、ＮチャネルＭＯＳトランジスタ１２のソースが接地電圧ＧＮＤのラインに直接接続される。この変更例では、抵抗素子１３における損失がなくなるので、昇圧回路８の効率が実施の形態１よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバＩＣ２から過電流検出回路２５を除去してもよい。
【００４７】
［実施の形態２］
図９は、この発明の実施の形態２による携帯電話機の要部を示す回路ブロック図であって、図３と対比される図である。図９において、この携帯電話機が実施の形態１の携帯電話機と異なる点は、昇圧回路８が昇圧回路３０で置換されている点である。昇圧回路３０は、昇圧回路８のバッファ１５、タイミングコントローラ１６およびＰチャネルＭＯＳトランジスタ１７をダイオード３１で置換したものである。ダイオード３１のアノードはノードＮ１１に接続され、そのカソードはノードＮ１７に接続される。トランジスタ１２，１８およびバッファ１４は、１つの半導体チップ３２に搭載される。
【００４８】
ＰＷＭ信号φＰによってトランジスタ１２がオン／オフされる。トランジスタ１２がオンしている期間は、電源電圧ＶＣＣのラインからリアクトル１１、トランジスタ１２、および抵抗素子１３を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル１１に電磁エネルギーが蓄えられる。
【００４９】
トランジスタ１２がオフしている期間は、リアクトル１１に蓄えられた電磁エネルギーがダイオード３１を介してノードＮ１７に放出され、コンデンサ１９が充電される。ノードＮ１７の電圧ＶＰＰが目標電圧になるようにＰＷＭ信号φＰのデューティ比が調整され、昇圧回路８の出力電圧ＶＰが参照電圧ＶＲに一致するようにトランジスタ１８が制御される。電圧ＶＰは、画像表示パネル３用の電源電圧ＶＰとなる。
【００５０】
この実施の形態２でも、実施の形態１と同じ効果が得られる他、回路構成の簡単化を図ることができる。実際に効率を測定すると、従来の昇圧回路の効率は７８％であったのに対し、本実施の形態２の昇圧回路８の効率は８２％であった。
【００５１】
図１０は、この実施の形態２の変更例を示す回路ブロック図であって、図９と対比される図である。図１０において、この変更例では、抵抗素子１３も半導体チップ３２に搭載される。この変更例でも、実施の形態２と同じ効果が得られる。
【００５２】
また、図１１は、この実施の形態２の他の変更例を示す回路ブロック図であって、図９と対比される図である。図１１において、この変更例では、抵抗素子１３が除去され、ＮチャネルＭＯＳトランジスタ１２のソースが接地電圧ＧＮＤのラインに直接接続される。この変更例では、抵抗素子１３における損失がなくなるので、昇圧回路３０の効率が実施の形態２よりも高くなる。ただし、過電流を検出することはできなくなる。なお、ドライバＩＣ２から過電流検出回路２５を除去してもよい。
【００５３】
また、図１２は、この実施の形態２のさらに他の変更例を示す回路ブロック図であって、図９と対比される図である。図１２において、この変更例では、ダイオード３１も半導体チップ３２に搭載される。この変更例でも、実施の形態２と同じ効果が得られる。
【００５４】
［実施の形態３］
図１３は、この発明の実施の形態３による携帯電話機の要部を示す図である。図１３において、この携帯電話機では、実施の形態１で示した昇圧回路８または実施の形態２で示した昇圧回路３０の他に、電源電圧ＶＣＣを昇圧して負の電源電圧ＶＮを発生する昇圧回路４０が設けられる。昇圧回路４０もプリント基板１０に搭載されており、電源電圧ＶＮも画像表示パネル３で使用される。
【００５５】
図１３において、ドライバＩＣ２と昇圧回路４０は、ガラス基板７の表面に形成された複数の透明導電線Ｌ１１〜Ｌ１４を介して互いに接続されている。透明導電線Ｌ１１〜Ｌ１４の各々は、プリント基板１０の金属配線よりもかなり大きな抵抗値を有する。
【００５６】
昇圧回路４０は、ＰチャネルＭＯＳトランジスタ４１、リアクトル４２、バッファ４３、ダイオード４４、ＮチャネルＭＯＳトランジスタ４５、およびコンデンサ４６，４７を含む。トランジスタ４１，４５およびバッファ４３は、１つの半導体チップ４８に搭載されている。
【００５７】
ＰチャネルＭＯＳトランジスタ４１およびリアクトル４２は、直流電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続される。バッファ４３は、ドライバＩＣ２から透明導電線Ｌ１２を介して与えられるＰＷＭ信号φＰＮをＰチャネルＭＯＳトランジスタ４１のゲートに伝達する。ＰＷＭ信号φＰＮの活性化レベルは「Ｌ」レベルであり、非活性化レベルは「Ｈ」レベルである。
【００５８】
バッファ４３は、図４で示したバッファ１４と同じ構成である。バッファ４３の入力ノードの寄生容量値は、ＰチャネルＭＯＳトランジスタ４１のゲートの寄生容量値よりも小さい。したがって、ＰチャネルＭＯＳトランジスタ４１のゲートにおけるＰＷＭ信号φＰＮのレベル変化の鈍りが抑制され、ＰチャネルＭＯＳトランジスタ４１における損失が低減されて昇圧回路４０の高効率化が図られる。
【００５９】
ダイオード４４のカソードはＰチャネルＭＯＳトランジスタ４１およびリアクトル４２間のノードＮ４１に接続され、そのアノードはコンデンサ４６を介して接地電圧ＧＮＤのラインに接続される。
【００６０】
ＰＷＭ信号φＰＮによってトランジスタ４１がオン／オフされる。トランジスタ４１がオンしている期間は、電源電圧ＶＣＣのラインからトランジスタ４１およびリアクトル４２を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル４２に電磁エネルギーが蓄えられる。
【００６１】
トランジスタ４１がオフしている期間は、リアクトル４２に蓄えられた電磁エネルギーにより、コンデンサ４６からダイオード４４およびリアクトル４２を介して接地電圧ＧＮＤのラインに電流が流れ、コンデンサ４６の端子間電圧（コンデンサ４６およびダイオード４４間のノードＮ４４の電圧）ＶＮＮは負電圧になる。電圧ＶＮＮは、透明導電線Ｌ１１を介してドライバＩＣ２にフィードバックされる。ドライバＩＣ２は、電圧ＶＮＮが負の目標電圧になるようにＰＷＭ信号φＰＮのデューティ比を調整する。
【００６２】
ＮチャネルＭＯＳトランジスタ４５は、ノードＮ４４と昇圧回路４０の出力ノードＮ４５との間に接続される。ＮチャネルＭＯＳトランジスタ４５は、ドライバＩＣ２から透明導電線Ｌ１３を介してゲートに与えられる制御信号によって制御される。コンデンサ４７は、出力ノードＮ４５と接地電圧ＧＮＤのラインとの間に接続され、昇圧回路４０の出力電圧ＶＮを安定化させる。電源電圧ＶＮは、透明導電線Ｌ１４を介してドライバＩＣ２にフィードバックされる。
【００６３】
次に、ドライバＩＣ２および昇圧回路４０の動作について簡単に説明する。ＣＰＵ１から昇圧動作が指令されると、ドライバＩＣ２はＰＷＭ信号φＰＮを生成する。ＰＷＭ信号φＰＮは、バッファ４３を介してＰチャネルＭＯＳトランジスタ４１のゲートに与えられる。
【００６４】
ＰＷＭ信号φＰＮによってトランジスタ４１がオン／オフされる。トランジスタ４１がオンしている期間は、電源電圧ＶＣＣのラインからトランジスタ４１およびリアクトル４２を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル４２に電磁エネルギーが蓄えられる。
【００６５】
トランジスタ４１がオフしている期間は、リアクトル１１に蓄えられた電磁エネルギーにより、ノードＮ４４からダイオード４４およびリアクトル４２を介して接地電圧ＧＮＤのラインに電流が流出し、コンデンサ４６に負の電荷が充電される。ノードＮ４４の電圧ＶＮＮが負の目標電圧になるようにＰＷＭ信号φＰＮのデューティ比が調整され、昇圧回路４０の出力電圧ＶＮが負の参照電圧ＶＲに一致するようにトランジスタ４５が制御される。このようにして、画像表示パネル３用の負の電源電圧ＶＮが生成される。
【００６６】
この実施の形態３では、トランジスタ４１の前段にバッファ４３が設けられ、バッファ４３の入力ノードの寄生容量値がトランジスタ４１のゲートの寄生容量値よりも小さく設定され、トランジスタ４１，４５およびバッファ４３が１つの半導体チップ４８に搭載される。したがって、トランジスタ４１のゲートにおけるＰＷＭ信号φＰＮのレベル変化が速やかに行われ、トランジスタ４１における損失が低減され、昇圧回路４０の高効率化が図られる。
【００６７】
なお、この実施の形態３でも、過電流検出用の抵抗素子を電源電圧ＶＣＣのラインとトランジスタ４１のソースとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にＰＷＭ信号φＰＮを「Ｈ」レベルに固定してトランジスタ４１をオフ状態に固定してもよい。その抵抗素子は、半導体チップ４８に搭載してもよいし、半導体チップ４８と別個に設けてもよい。
【００６８】
また、ダイオード４４をタイミングコントローラ１６、バッファ１５、およびＮチャネルＭＯＳトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ４８に搭載してもよい。
【００６９】
［実施の形態４］
図１４は、この発明の実施の形態４による携帯電話機の要部を示す図であって、図１３と対比される図である。図１４において、この携帯電話機では、電源電圧ＶＣＣを昇圧して負の電源電圧ＶＮと正の電源電圧ＶＰを発生する昇圧回路５０が設けられる。昇圧回路５０はプリント基板１０に搭載されている。
【００７０】
図１４において、ドライバＩＣ２と昇圧回路５０は、ガラス基板７の表面に形成された複数の透明導電線Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４を介して互いに接続されている。透明導電線Ｌ１１〜Ｌ１４，Ｌ２１〜Ｌ２４の各々は、プリント基板１０の金属配線よりもかなり大きな抵抗値を有する。
【００７１】
昇圧回路５０は、昇圧回路４０にＮチャネルＭＯＳトランジスタ５１、バッファ５２、ダイオード５３、およびコンデンサ５５，５６を追加したものである。トランジスタ４１，４５，５１，５４およびバッファ４３，５２は、１つの半導体チップ５７に搭載されている。
【００７２】
ＰチャネルＭＯＳトランジスタ４１、リアクトル４２、およびＮチャネルＭＯＳトランジスタ５１は、直流電圧ＶＣＣのラインと接地電圧ＧＮＤのラインとの間に直列接続される。バッファ５２は、ドライバＩＣ２から透明導電線Ｌ２２を介して与えられるＰＷＭ信号φＰをＮチャネルＭＯＳトランジスタ５１のゲートに伝達する。ＰＷＭ信号φＰの活性化レベルは「Ｈ」レベルであり、非活性化レベルは「Ｌ」レベルである。
【００７３】
バッファ５２は、図４で示したバッファ１４と同じ構成である。バッファ５２の入力ノードの寄生容量値は、ＮチャネルＭＯＳトランジスタ５１のゲートの寄生容量値よりも小さい。したがって、ＮチャネルＭＯＳトランジスタ５１のゲートにおけるＰＷＭ信号φＰのレベル変化の鈍りが抑制され、ＮチャネルＭＯＳトランジスタ５１における損失が低減されて昇圧回路５０の高効率化が図られる。
【００７４】
ダイオード５３のアノードはリアクトル４２およびＮチャネルＭＯＳトランジスタ５１間のノードＮ５１に接続され、そのカソードはコンデンサ５５を介して接地電圧ＧＮＤのラインに接続される。
【００７５】
正の電源電圧ＶＰを発生する期間は、ＰＷＭ信号φＰＮが「Ｌ」レベルに固定されるとともに、ＰＷＭ信号φＰによってトランジスタ５１がオン／オフされる。トランジスタ５１がオンしている期間は、電源電圧ＶＣＣのラインからトランジスタ４１、リアクトル４２およびトランジスタ５１を介して接地電圧ＧＮＤのラインに電流が流れ、リアクトル４２に電磁エネルギーが蓄えられる。
【００７６】
トランジスタ５１がオフしている期間は、リアクトル４２に蓄えられた電磁エネルギーがダイオード５３を介してコンデンサ５５に放出され、コンデンサ５５の端子間電圧（コンデンサ５５およびダイオード５３間のノードＮ５３の電圧）ＶＰＰは正の高電圧になる。高電圧ＶＰＰは、透明導電線Ｌ２１を介してドライバＩＣ２にフィードバックされる。ドライバＩＣ２は、電圧ＶＰＰが正の目標電圧になるようにＰＷＭ信号φＰのデューティ比を調整する。
【００７７】
ＰチャネルＭＯＳトランジスタ５４は、ノードＮ５３と昇圧回路５０の正側の出力ノードＮ５４との間に接続される。ＰチャネルＭＯＳトランジスタ５４は、ドライバＩＣ２から透明導電線Ｌ２３を介してゲートに与えられる制御信号によって制御される。コンデンサ５６は、出力ノードＮ５４と接地電圧ＧＮＤのラインとの間に接続され、昇圧回路５０の正の出力電圧ＶＰを安定化させる。電源電圧ＶＰは、透明導電線Ｌ２４を介してドライバＩＣ２にフィードバックされる。ドライバＩＣ２は、電源電圧ＶＰが参照電圧に一致するようにトランジスタ５４を制御する。
【００７８】
図１５（ａ）（ｂ）は、この昇圧回路５０に供給されるＰＷＭ信号φＰＮ，φＰを示すタイムチャートである。図１５（ａ）（ｂ）において、正の電源電圧ＶＰと負の電源電圧ＶＮとは、時分割方式により交互に生成される。すなわち、正の電源電圧ＶＰを生成する第１の期間Ｔ１では、ＰＷＭ信号φＰＮが「Ｌ」レベルに固定され、ＰＷＭ信号φＰが所定の周波数で「Ｈ」レベルおよび「Ｌ」レベルにされる。したがって、第１の期間Ｔ１では、トランジスタ４１がオン状態に固定され、トランジスタ５１が所定の周波数でオン／オフされて正の電源電圧ＶＰが生成される。
【００７９】
また、負の電源電圧ＶＮを生成する。第２の期間Ｔ２では、ＰＷＭ信号φＰが「Ｈ」レベルに固定され、ＰＷＭ信号φＰが所定の周波数で「Ｈ」レベルおよび「Ｌ」レベルにされる。したがって、第２の期間Ｔ２では、トランジスタ５１がオン状態に固定され、トランジスタ４１が所定の周波数でオン／オフされて負の電源電圧ＶＮが生成される。第１および第２の期間Ｔ１，Ｔ２は、交互に設定される。
【００８０】
この実施の形態４では、トランジスタ４１，５１の前段にそれぞれバッファ４３，５２が設けられ、バッファ４３，５２の入力ノードの寄生容量値がそれぞれトランジスタ４１，５１のゲートの寄生容量値よりも小さく設定され、トランジスタ４１，４５，５１，５４およびバッファ４３，５２が１つの半導体チップ５７に搭載される。したがって、トランジスタ４１，５１のゲートにおけるＰＷＭ信号φＰＮ，φＰのレベル変化が速やかに行われ、トランジスタ４１，５１における損失が低減され、昇圧回路５０の高効率化が図られる。
【００８１】
なお、この実施の形態４でも、過電流検出用の抵抗素子をトランジスタ５１のソースと接地電圧ＧＮＤのラインとの間に介挿し、その抵抗素子の端子間電圧が所定のしき値電圧を超えた場合にＰＷＭ信号φＰＮ，φＰをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに固定してトランジスタ４１，５１をオフ状態に固定してもよい。その抵抗素子は、半導体チップ５７に搭載してもよいし、半導体チップ５７と別個に設けてもよい。
【００８２】
また、ダイオード４４をタイミングコントローラ１６、バッファ１５、およびＮチャネルＭＯＳトランジスタからなる同期整流回路で置換し、その同期整流回路を半導体チップ５７に搭載してもよい。また、ダイオード５３をタイミングコントローラ１６、バッファ１５、およびＰチャネルＭＯＳトランジスタ１７からなる同期整流回路で置換し、その同期整流回路を半導体チップ５７に搭載してもよい。
【００８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８４】
１  ＣＰＵ、２  ドライバＩＣ、３  画像表示パネル、４  画素アレイ、５  ゲート回路、６  マルチプレクサ、７  ガラス基板、８，３０，４０，５０  昇圧回路、９  バッテリ、１０  フレキシブルプリント基板、１０ａ  コネクタ、１１，４２  リアクトル、１２，４５，５１  ＮチャネルＭＯＳトランジスタ、１３  抵抗素子、１４，１５，４３，５２  バッファ、１４ａ〜１４ｄ  インバータ、１６  タイミングコントローラ、１７，１８，４１，５４  ＰチャネルＭＯＳトランジスタ、１９，２０，４６，４７，５５，５６  コンデンサ、２１，３２，４８，５７  半導体チップ、２２  アンプ、２３  三角波発生回路、２４  ＰＷＭ信号発生回路、２５  過電流検出回路、２６  出力電圧制御回路、３１，４４，５３  ダイオード、Ｌ  透明導電線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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