(57)【特許請求の範囲】
【請求項１】
回胴式遊技機の制御基板を制御するＣＰＵを含む遊技機制御用のメインチップの周辺回路としてハードウェア回路により構成され回胴式遊技機のリールを回転させるステッピングモータを制御する制御信号を出力するリール制御回路であって、
前記ステッピングモータを制御するのに必要な制御信号の数だけ励磁回路
を有し、
当該励磁回路の一つ一つは、
前記ステッピングモータを励磁する基本周波数を設定するレジスタである周波数設定レジスタと、
手動で動作させる場合の励磁パターンを入力するレジスタであるデータレジスタと、
起動の自動／手動、励磁パターン、励磁基本周波数の分周を設定するレジスタである起動レジスタと、
停止の自動／手動、自動停止時の停止数である前記ＣＰＵによって計算された停止位置にリールを停止させるためのステップ数を設定するレジスタである停止レジスタと、
前記ステッピングモータの１周を検知する位置センサとのズレを調整するためのレジスタであるオフセット設定レジスタと、
前記リールの１図柄のコマ数を設定するレジスタである相カウントレジスタと、
前記リールの１周の図柄数を設定するレジスタである図柄カウントレジスタと
を有し、各レジスタが前記メインチップの外部バスのデータバスに接続されたレジスタ群と、
源振入力と前記周波数設定レジスタに設定された値とに基づいて基本周波数を生成する回路であるクロック分周回路と、
前記メインチップからのチップセレクト信号、ストローブ信号、アドレスバスからの信号に基づいて前記レジスタ群の各レジスタのアドレスを決定する回路であるデコーダ回路と、
前記データレジスタ、前記起動レジスタ、前記停止レジスタで設定された値と前記クロック分周回路の出力とに基づいて、励磁出力のパターンを生成し、前記ステッピングモータの駆動回路に出力する回路である励磁パターン生成回路と、
前記ステッピングモータの１周を検知する位置センサからの信号と、前記オフセット設定レジスタ、前記相カウントレジスタで設定された値から、励磁の更新毎にダウンカウントするカウンタ回路である相カウンタ回路と、
該相カウンタ回路の出力信号と、前記図柄カウントレジスタに設定された値から、前記相カウンタが１周する毎にダウンカウントするカウンタ回路である図柄カウンタ回路と、
を有し、
励磁が更新される毎にダウンカウントする前記相カウンタ回路のカウント値及び該相カウンタが１周する毎にダウンカウントする前記図柄カウンタ回路のカウント値を前記ＣＰＵが前記外部バスを通じて読み出し可能であることを特徴とするリール制御回路。
【請求項２】
回胴式遊技機の制御基板を制御するＣＰＵを含む遊技機制御用のメインチップの周辺回路としてハードウェア回路により構成され回胴式遊技機のリールを回転させるステッピングモータを制御する制御信号を出力するリール制御回路を前記メインチップ内に有する遊技機制御用チップであって、
前記リール制御回路は、
前記ステッピングモータを制御するのに必要な制御信号の数だけ励磁回路
を有し、
当該励磁回路の一つ一つは、
前記ステッピングモータを励磁する基本周波数を設定するレジスタである周波数設定レジスタと、
手動で動作させる場合の励磁パターンを入力するレジスタであるデータレジスタと、
起動の自動／手動、励磁パターン、励磁基本周波数の分周を設定するレジスタである起動レジスタと、
停止の自動／手動、自動停止時の停止数である前記ＣＰＵによって計算された停止位置にリールを停止させるためのステップ数を設定するレジスタである停止レジスタと、
前記ステッピングモータの１周を検知する位置センサとのズレを調整するためのレジスタであるオフセット設定レジスタと、
前記リールの１図柄のコマ数を設定するレジスタである相カウントレジスタと、
前記リールの１周の図柄数を設定するレジスタである図柄カウントレジスタと
を有し、各レジスタが前記メインチップの内部バスのデータバスに接続されたレジスタ群と、
源振入力と前記周波数設定レジスタに設定された値とに基づいて基本周波数を生成する回路であるクロック分周回路と、
前記ＣＰＵからの信号に基づいて前記レジスタ群の各レジスタのアドレスを決定する回路であるデコーダ回路と、
前記データレジスタ、前記起動レジスタ、前記停止レジスタで設定された値と前記クロック分周回路の出力とに基づいて、励磁出力のパターンを生成し、前記ステッピングモータの駆動回路に出力する回路である励磁パターン生成回路と、
前記ステッピングモータの１周を検知する位置センサからの信号と、前記オフセット設定レジスタ、前記相カウントレジスタで設定された値から、励磁の更新毎にダウンカウントするカウンタ回路である相カウンタ回路と、
該相カウンタ回路の出力信号と、前記図柄カウントレジスタに設定された値から、前記相カウンタが１周する毎にダウンカウントするカウンタ回路である図柄カウンタ回路と、
を有し、
励磁が更新される毎にダウンカウントする前記相カウンタ回路のカウント値及び該相カウンタが１周する毎にダウンカウントする前記図柄カウンタ回路のカウント値を前記ＣＰＵが前記内部バスを通じて読み出し可能であることを特徴とする遊技機制御用チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
回胴式遊技機の制御基板を制御するＣＰＵを含む遊技機制御用チップ（メインチップ）の周辺回路としてハードウェア回路により構成され回胴式遊技機のリール制御の制御信号を出力する制御回路および前記チップ内に当該回路を有するＩＣチップに関する。
【背景技術】
【０００２】
回胴式遊技機では、コインを投入してスタートレバーを操作することによって、当選役の抽選が行われるとともに、ステッピングモータ（以下、単に「モータ」と略す。）が回転を始める。ストップボタンを押すと、回転しているモータを当選役に応じた図柄で停止させる。
【０００３】
特許文献１には、回胴式遊技機の駆動モータを制御処理手段を設けてモータ制御を行う発明が開示されている。定期的に行われる遊技機の処理手段の１つとして、回胴駆動モータ制御処理手段を有し、この回胴駆動モータ制御処理手段では、回胴駆動モータを駆動する信号が生成されると共に、生成されたこの駆動信号が一定の時間間隔で回胴駆動モータ側に出力される。具体的には、定期的な処理期間内での処理が複数存在するときには、全ての処理が終了するまでのトータル処理時間が変動するが、このような場合でも、例えばタイマ割り込み処理内での回胴駆動モータに対する駆動信号の出力タイミングをほぼ一定にすることで、出力間隔が一定になる。これによってトータル処理時間の変動による駆動モータへの影響が回避され、回胴回転時の回転の安定性が図られる。
【０００４】
特許文献２には、ベルトユニット内のサブＣＰＵにより、回転図柄表示装置の図柄変動を実行する発明が開示されている。リーチパターンの内容を変更した新機種を作り出す場合、遊技機本体側のメインＣＰＵのプログラムのみの変更と、回転図柄表示装置のベルト変更とで足りる図柄組合せ遊技機の図柄変動方法を実現する。 パチンコ台側にメインＣＰＵを設け、ベルトユニット側にサブＣＰＵを設ける。メインＣＰＵからインターフェイスを介して、サブＣＰＵのＲＡＭへ図柄変動データコマンド列をダウンロードする。ＲＡＭに書き込まれた受信コマンドをＲＯＭのコマンド解釈実行部で読み出してモータ制御部を駆動し、対応するベルトのみを回転させて回転図柄表示装置の図柄変動を実行する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１３１４１６号公報
【特許文献２】特開Ｈ０９−２９９５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のモータの制御は、従来においては、プログラムで実行している。時間を管理しながら、ステップ毎のモータ制御の信号を１ステップ毎に出力させている。たとえば、図柄は２１種類、モータは５０４ステップである。モータによる制御の際、起動・停止制御、５０４ステップのうちのどのステップにいるか、２１種類の図柄のうちのどの図柄なのかを、すべてプログラムで扱っている。
これらの制御は、回胴式遊技機という特性から必須なものである。特許文献１には、遊技機の状態（メインＣＰＵの状態）によってモータの制御信号の出力間隔のばらつきがあり、脱調、回転の不安定性をもたらすことについての課題が提起されている。特許文献２には、サブＣＰＵにより図柄変動を行う方法が提案されている。
本発明の発明者は、プログラムを書き込む記憶領域の容量が関連法規（法律・規則・命令・行政指導など）で制限されているという事情に鑑みると、プログラムによらずに、ハードウェア回路によるリール制御をすることで、本来のゲーム性のプログラムに割り振ることのできるプログラムの容量が増し、先行技術の指摘する課題もあわせて解決できると考えた。
本発明の目的は、回胴式遊技機のリール制御回路をハードウェア回路により構成した遊技機制御用チップを提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、回胴式遊技機のステッピングモータ制御をレジスタ操作で実現することを特徴とする。従来ソフトウェア処理で実現していたものを、ハードウェアによる処理で実現するものである。
【０００８】
本発明をメインチップの外に設けた回路として実現すると、回胴式遊技機の制御基板を制御するＣＰＵを含む遊技機制御用のメインチップの周辺回路としてハードウェア回路により構成され回胴式遊技機のリールを回転させるステッピングモータを制御する制御信号を出力するリール制御回路であって、前記ステッピングモータを制御するのに必要な制御信号の数だけ励磁回路を有し、当該励磁回路の一つ一つは、前記ステッピングモータを励磁する基本周波数を設定するレジスタである周波数設定レジスタと、手動で動作させる場合の励磁パターンを入力するレジスタであるデータレジスタと、起動の自動／手動、励磁パターン、励磁基本周波数の分周を設定するレジスタである起動レジスタと、停止の自動／手動、自動停止時の停止数を設定するレジスタである停止レジスタと、前記ステッピングモータの１周を検知する位置センサとのズレを調整するためのレジスタであるオフセット設定レジスタと、前記リールの１図柄のコマ数を設定するレジスタである相カウントレジスタと、前記リールの１周の図柄数を設定するレジスタである図柄カウントレジスタとを有し、各レジスタが前記メインチップの外部バスのデータバスに接続されたレジスタ群と、源振入力と前記周波数設定レジスタに設定された値とに基づいて基本周波数を生成する回路であるクロック分周回路と、前記メインチップからのチップセレクト信号、ストローブ信号、アドレスバスからの信号に基づいて前記レジスタ群の各レジスタのアドレスを決定する回路であるデコーダ回路と、前記データレジスタ、前記起動レジスタ、前記停止レジスタで設定された値と前記クロック分周回路の出力とに基づいて、励磁出力のパターンを生成し、前記ステッピングモータの駆動回路に出力する回路である励磁パターン生成回路と、前記ステッピングモータの１周を検知する位置センサからの信号と、前記オフセット設定レジスタ、前記相カウントレジスタで設定された値から、励磁の更新毎にダウンカウントするカウンタ回路である相カウンタ回路と、該相カウンタ回路の出力信号と、前記図柄カウントレジスタに設定された値から、前記相カウンタが１周する毎にダウンカウントするカウンタ回路である図柄カウンタ回路と、を有し、励磁が更新される毎にダウンカウントする前記相カウンタ回路のカウント値及び該相カウンタが１周する毎にダウンカウントする前記図柄カウンタ回路のカウント値を前記ＣＰＵが前記外部バスを通じて読み出し可能である。
【０００９】
本発明をメインチップ内の回路として設けた場合には、回胴式遊技機の制御基板を制御するＣＰＵを含む遊技機制御用のメインチップの周辺回路としてハードウェア回路により構成され回胴式遊技機のリールを回転させるステッピングモータを制御する制御信号を出力するリール制御回路を前記メインチップ内に有する遊技機制御用チップであって、前記リール制御回路は、前記ステッピングモータを制御するのに必要な制御信号の数だけ励磁回路を有し、当該励磁回路の一つ一つは、前記ステッピングモータを励磁する基本周波数を設定するレジスタである周波数設定レジスタと、手動で動作させる場合の励磁パターンを入力するレジスタであるデータレジスタと、起動の自動／手動、励磁パターン、励磁基本周波数の分周を設定するレジスタである起動レジスタと、停止の自動／手動、自動停止時の停止数を設定するレジスタである停止レジスタと、前記ステッピングモータの１周を検知する位置センサとのズレを調整するためのレジスタであるオフセット設定レジスタと、前記リールの１図柄のコマ数を設定するレジスタである相カウントレジスタと、前記リールの１周の図柄数を設定するレジスタである図柄カウントレジスタとを有し、各レジスタが前記メインチップの内部バスのデータバスに接続されたレジスタ群と、源振入力と前記周波数設定レジスタに設定された値とに基づいて基本周波数を生成する回路であるクロック分周回路と、前記ＣＰＵからの信号に基づいて前記レジスタ群の各レジスタのアドレスを決定する回路であるデコーダ回路と、前記データレジスタ、前記起動レジスタ、前記停止レジスタで設定された値と前記クロック分周回路の出力とに基づいて、励磁出力のパターンを生成し、前記ステッピングモータの駆動回路に出力する回路である励磁パターン生成回路と、前記ステッピングモータの１周を検知する位置センサからの信号と、前記オフセット設定レジスタ、前記相カウントレジスタで設定された値から、励磁の更新毎にダウンカウントするカウンタ回路である相カウンタ回路と、該相カウンタ回路の出力信号と、前記図柄カウントレジスタに設定された値から、前記相カウンタが１周する毎にダウンカウントするカウンタ回路である図柄カウンタ回路と、を有し、励磁が更新される毎にダウンカウントする前記相カウンタ回路のカウント値及び該相カウンタが１周する毎にダウンカウントする前記図柄カウンタ回路のカウント値を前記ＣＰＵが前記内部バスを通じて読み出し可能である。
【発明の効果】
【００１０】
本発明の遊技機制御用チップによれば、励磁パターン、励磁の切替時間を設定して、自動的に起動・回転することが可能になる。
回転中は、回胴式遊技機の制御に必要な、図柄のインデックスや相のカウンタを自動的に更新させ、どの位置にモータがあるかを把握可能になる。
停止制御（ストップボタン、操作時）には、どの位置に停止させるかの計算から、何ステップ後に停止させるかを設定することも可能である。
割り込み処理などのＣＰＵの処理にかかる時間の影響を受けないので、モータの脱調防止の効果が期待できる。
ソフトウェアの処理を削減することにより、本来のゲーム性を実現するためのプログラムに、限りあるプログラムの容量を、より効率的に使用することが可能となる。
遊技機メーカの多様なゲーム性の追求への一助となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、リール制御回路のブロック図である。
【図２】図２は、リール励磁パターンを示すタイミングチャートである。図２（ａ）は、１−２相励磁パターンである。図２（ｂ）は、１相励磁パターンである。図２（３）は、２相励磁パターンである。
【図３】図３は、リール回転中の相カウンタ及び図柄カウンタの動作を示すタイミングチャートである。
【図４】図４は、オフセットを３とセットした際の、リール回転中の相カウンタ及び図柄カウンタの動作を示すタイミングチャートである。
【図５】図５は、リール停止処理の際のリール停止タイマの動作を示すタイミングチャートである。
【図６】図６は、遊技機制御用チップ（メインチップ）の一般的なハードウェア構成を示す内部ブロック図である。
【図７】図７は、リール制御回路と遊技機制御用チップ、リール、ステッピングモータ、駆動回路との関係を描いたブロック図である。
【図８】図８は、リール制御回路を遊技機制御用チップ内に内蔵した場合の、リール、ステッピングモータ、駆動回路との関係を描いた図である。
【発明を実施するための形態】
【００１２】
本発明に係る遊技機制御用チップの実施形態について、図面を参照しつつ説明する。
【００１３】
図６は、遊技機制御用チップ（メインチップ）１０の一般的なハードウェア構成を示す内部ブロック図である。ＣＰＵ２０は、Ｚ８０命令互換のＣＰＵコアを搭載している。内蔵ＲＯＭ２１は、その容量が関連法規で制限されているＲＯＭであり、ユーザプログラム（遊技機メーカが作成したプログラム）を格納している。内蔵ＲＡＭ２２は、ユーザプログラムのワークエリアとして使用されるＲＡＭである。ＣＰＵ２０のバス２５には、内蔵ＲＯＭ２１、内蔵ＲＡＭ２２、及び以下に述べる遊技機制御用チップ１０内に設けられたいくつかの回路がつながる。クロック回路３１は、ＣＬＫ端子に入力されるクロックを２分周し、内部システムクロックとして各回路に供給するとともに、このクロックをＣＬＫＯ端子より出力する回路である。タイマ回路３４は、ザイログ社のＺ８０−ＣＴＣ互換のタイマ回路である。アドレスデコード回路３５は、ユーザプログラムの外部デバイス用のデコード回路であり、チップセレクト信号（ＸＣＳ）を出力する。リセット／割込みコントローラ３２は、各種リセットと、外部からの割込み要求と内蔵タイマ回路（ＣＴＣ）３４からの割込み要求を制御する回路である。指定エリア外走行禁止（ＩＡＴ）回路３３は、ユーザプログラムが指定エリア内で正しく実行されているかどうかを監視する回路であり、指定エリア外でユーザプログラムが実行されると、ＩＡＴ信号を発生し、それによりユーザリセットが発生するものである。外部バスインタフェース３０は、アドレスバス、データバス、及び各制御信号の方向制御や駆動能力を強化するバスインタフェース回路である。
【００１４】
図６で、Ａ０−Ａ１５は、１６ビットアドレスバスであり、メモリやＩ／Ｏデバイスとのデータ送受信のためのアドレスを指定する。Ｄ０−Ｄ７は、８ビットデータ入出力バスであり、メモリやＩ／Ｏデバイスとのデータ送受信を行う。ＸＭ１は、マシンサイクル１を示す出力端子である。ＸＭＲＥＱは、メモリ空間へのリクエスト信号出力端子である。ＸＩＯＲＱは、Ｉ／Ｏ空間へのリクエスト信号出力端子である。ＸＲＤは、リードストローブ出力端子である。ＸＷＲは、ライトストローブ出力端子である。ＸＣＳは、ユーザプログラムの外部デバイスへのチップセレクト出力端子である。ＸＩＮＴは、マスカブル割込み要求入力端子である。ＸＮＭＩは、ノンマスカブル割込み要求入力端子である。ＸＵＲＳＴは、ユーザリセット入力端子であり、この端子にロウレベルを入力するとユーザリセットが発生し、ＣＰＵ２０、タイマ回路３４、リセット／割込みコントローラ３２が初期化され、ＣＰＵはリセットアドレスからユーザプログラムを再実行する。ＸＳＲＳＴは、システムリセット入力端子であり、この端子にロウレベルを入力すると、システムリセットが発生し、内部のすべての回路が初期化される。ＸＲＳＴＯ端子は、ユーザリセットまたはシステムリセットが働くときにロウレベルが出力され、外部デバイス用のリセット出力端子である。ＶDDは正電源端子を意味する。ＶBBは内蔵ＲＡＭのバックアップ用電源端子を意味する。ＶSS1、ＶSS2はグランド電位端子を意味する。
【００１５】
図１は、リール制御回路のブロック図である。ここでは、信号の入出力のわかりやすさを優先させ、図６の遊技機制御用チップ（メインチップ）の外に設けられた回路として描いてある。遊技機制御用チップ１０内のいくつかの周辺回路（３０から３５まで）と同様にメインチップ内に設けることも可能である。リール制御回路は図２に示すパルス信号を生成してモータ（の駆動回路）に送る回路である。
【００１６】
リール制御回路４０は、同様の回路である３つの回路、すなわちリール１制御回路４１、リール２制御回路４２、リール３制御回路４３励磁回路４４の３つの回路からなっている。ここでは、ユニポーラ型の二相ステッピングモータの固定極を通常Ａ相、Ｂ相、Ａバー相、Ｂバー相と呼ぶところを、表記の都合上、１相、２相、３相、４相と呼ぶことにする。
【００１７】
リール制御回路４０を構成する５つの回路について説明する。クロック分周回路５１は、源振入力から基本周波数を生成する回路である。デコーダ回路５５は、各レジスタのアドレスを決定する回路である。励磁パターン生成回路５６は、各レジスタで設定された値に基づいて、励磁出力のパターンを生成する回路である。相カウンタ回路５７は、あらかじめ設定された値から、励磁の更新毎にダウンカウントするカウンタ回路である。図柄カウンタ回路５８は、あらかじめ設定された値から、相カウンタが１周する毎にダウンカウントするカウンタ回路である。
【００１８】
次に、リール制御回路４０の中に設けられた７つのレジスタについて説明する。周波数設定レジスタ６１は、ステッピングモータを励磁する、基本周波数を設定するレジスタである。データレジスタ６２は、手動で動作させる場合の、励磁パターンを入力するレジスタである。起動レジスタ６３は、起動の自動／手動、励磁パターン、励磁基本周波数の分周を設定するレジスタである。停止レジスタ６４は、停止の自動／手動、自動停止時の停止数を設定するレジスタである。オフセット設定レジスタ６５は、位置センサとのズレを調整するためのレジスタである。相カウントレジスタ６６は、前記リールの１図柄のコマ数を設定するレジスタである。励磁が更新される毎にダウンカウントする相カウンタ回路のカウント値を読み出しすることが可能である。図柄カウントレジスタ６７は、前記リールの１周の図柄数を設定するレジスタである。相カウンタが１周する毎にダウンカウントする図柄カウンタ回路のカウント値を読み出しが可能である。
【００１９】
励磁パターン（励磁シーケンス）は、図２（ａ）に示す１−２相励磁パターン、図２（ｂ）に示す１相励磁パターン、図２（ｃ）に示す２相励磁パターンの三種類があり、起動レジスタ６３により設定がなされる。
【００２０】
図２（ａ）に示す１−２相励磁パターンは、時間１において１相（一つの相）のみを励磁し、時間２において、１相と２相との二つの相を励磁する。時間３において２相（一つの相）のみを励磁し、時間４において、２相と３相との二つの相を例示する。という具合に、奇数時間においては、一つの相のみを励磁し、偶数時間においては二つの相を励磁するという時間１から時間８までのシーケンスを繰り返すものである。１−２相励磁は、動きがスムーズである、それなりのトルクが得られる、０．５コマずつ動く、という特徴を有している。
【００２１】
図２（ｂ）に示す１相励磁パターンは、時間１において２相（一つの相のみ）を励磁し、時間２において３相（一つの相のみ）を励磁し、時間３において４相（一つの相のみ）を励磁し、時間４において１相（一つの相のみ）を励磁する。という励磁パターンの繰り返しである。１相励磁ではトルクがとれない。
【００２２】
図２（ｃ）に示す２相励磁パターンは、時間１において１相と２相（二つの相）、時間２において２相と３相（二つの相）、時間３において３相と４相。という具合に、常にいずれかの二つの相を励磁するものである。トルクがとれるという特徴がある。
【００２３】
励磁パターン生成回路５６が、１相、２相、３相、４相それぞれの出力パターンを生成し、ステッピングモータの固定極に（必要な駆動回路を経て）与えられる。それによりステッピングモータが起動し、回転することによって回胴式遊技機のリールが回転する。
【００２４】
図１で、相カウンタ回路５７および図柄カウンタ回路５８に位置センサからの信号が入力されている。位置センサは、ステッピングモータの１周を検知するためのセンサであり、たとえば発光素子と受光素子とを向かい合わせたその間を遮光板を通過させ、当該遮光板は、ステッピングモータの一周するのにあわせてそれらの二つの素子の間を通るように構成される。
【００２５】
図１のリセット信号は、図６のＸＲＳＴＯが用いられ、ユーザリセットまたはシステムリセットが働くときに、同様に励磁パターン生成回路５６をも初期化する信号である。図１のクロック分周回路５１への入力信号である源振入力は、図６のクロック回路の出力が用いられる。図１のＤ０−Ｄ７、Ａ０−Ａ４、ＸＲＤ、ＸＷＲ、ＸＣＳは、図６のそれらと同一である。
【００２６】
リールを回転させるために、プログラムの要求する「モータ励磁の基本周波数」、「手動で動作させる場合の励磁パターン」、「起動が自動か手動かの区別／起動の際の励磁パターン／励磁基本周波数の分周」、「停止が自動か手動かの区別／自動停止時の停止数」をそれぞれ周波数設定レジスタ６１、データレジスタ６２、起動レジスタ６３、停止レジスタ６４に書込む。遊技機のプログラムの動作に従い、ストローブ信号、アドレスバス、データバスを用いたＣＰＵ２０とリール制御回路４０とのやりとりにしたがって、リール制御回路内のレジスタの値は必要に応じて書き換えられる。クロック分周回路５１は、周波数設定レジスタ６１に書き込まれた値を読み込んで、源振入力信号に基づいて基本周波数を生成して、その信号を励磁パターン生成回路５６に入力する。励磁パターン生成回路５６は、データレジスタ６２、起動レジスタ６３、停止レジスタ６４の値に基づいて、モータを励磁すべきタイミングを得て、励磁出力のパターンを生成し、図２に示す励磁パターンでステッピングモータ側へ信号を送るのでステッピングモータは回り始める。また、「起動を手動」または「励磁基本周波数の分周を変更」することにより、回転起動時はゆっくりと、ある程度の回転をした場合は速く回転させることも可能である。同様に、演出用の特殊なリール制御を行うことも可能となる。リールは、通常三つあるのでステッピングモータはそれに対応して三つ設けられ、リール制御回路もまた三つ設けられる。
【００２７】
図３は、リール回転中の相カウンタ５７及び図柄カウンタ５８の動作を示すタイミングチャートである。リール回転中は、相カウンタ５７と図柄カウンタ５８が動作する。図３のタイミングチャートのリール相クロックは、励磁パターン生成回路５６を通じて、相カウンタ回路５７に与えられる。位置センサからの信号は、前述した受光センサからの出力として与えられる。位置センサ検知ネゲート後、次のリール相クロックの立ち上がりで、カウンタの値をプリセットする。それにより設定されたステップ数の値（ここでは、ｍ）がロードされ、リール相クロックによりダウンカウント動作をする。そのカウント値は相カウントレジスタ６６に書き込まれる。そして、ＣＰＵ２０に読み出し可能となる。
【００２８】
図柄カウンタ回路５８は、位置センサの検知ネゲート後、次のリール相クロックの立ち上がりで、あらかじめ設定された図柄数（ここでは２１）をプリセットする。リール相カウンタが１周する毎にダウンカウント動作をする。そのカウント値は図柄カウントレジスタ６７に書き込まれる。そして、ＣＰＵ２０に読み出し可能となる。位置センサでプリセットすることにより、ステッピングモータのステップ数が図柄数で割り切れない場合の補正が自動的に行われる。例えば４００ステップのステッピングモータを使用した場合、１９ステップで２０図柄、２０ステップで１図柄としなければならず、補正を行わない場合は１周する毎にズレが生じてしまう。
【００２９】
図４は、オフセットを３とセットした際の、リール回転中の相カウンタ及び図柄カウンタの動作を示すタイミングチャートである。オフセットは、位置センサと図柄とのズレを調整する値である。オフセット設定レジスタ６５がこの値を保持する。このオフセットの設定により、設定値分だけずれたところでカウンタ値をプリセットできる。図４では、この値を３としたものである。
【００３０】
図５は、リール停止処理の際のリール停止タイマの動作を示すタイミングチャートである。ストップボタンの検知をＣＰＵ２０が行い、ＣＰＵ２０側でリールの停止位置を計算して、そのステップ数（最大１２８）とともに停止コマンドを発行すると、それに基づいてストローブ信号、アドレスバス、データバスの働きにより、停止レジスタ６４の値が書き換えられる。励磁パターン生成回路５６は、それを読み込んで、次の図柄カウンタ更新時から、設定したステップ数（ｔ）を経過後、全相励磁を２５６相分維持した後、全相ＯＦＦする。これにより当該リールが停止する。また、「停止を手動」または「励磁基本周波数の分周を変更」することにより、演出用の特殊なリール制御を行うことも可能となる。
【００３１】
図７は、リール制御回路４０と遊技機制御用チップ１０、位置センサ８５、リール９０、ステッピングモータ８０、駆動回路７０との関係を描いたブロック図である。リール９０は、通常２１種類の図柄がその外周に描かれたものであって、三つの同じリールが並べて設けられる。ステッピングモータ８０は、リールの数に合わせて三つ設けられる。駆動回路７０は、各ステッピングモータについて一つずつ設けられる。リール制御回路４０の出力信号は、図２に示すようなパルス信号であり、それを受けてステッピングモータを駆動させる駆動回路（ドライバ）が駆動回路７０である。上述の説明ではステッピングモータが二相のユニボーラ型のものを前提としたので、リール制御回路４０から駆動回路７０への信号線を４本として描いてある。他のタイプのステッピングモータを用いる場合には、制御信号がもっと多く必要になる場合がある。その場合には、リール制御回路４０内の励磁回路（４１から４３まで）の数を増やす。遊技機制御用チップ１０からリール制御回路４０への信号線のうち、ＸＲＤはリードストローブ信号の信号線であり、ＸＷＲはライトストローブ信号の信号線である。Ａ０−Ａ１５は外部バスのアドレスバスであり、Ｄ０−Ｄ７は外部バスのデータバスである。ＸＣＳは、遊技機制御用チップ（メインチップ）内のチップセレクト出力端子である。ＣＬＫＯは、遊技機制御用チップ（メインチップ）内のクロック回路の出力信号であり、図１の「源振入力」に該当する。図７の位置センサ８５は、ステッピングモータ８０の一周を検知すべく設けられたフォトセンサであって、たとえば発光素子と受光素子との間を遮光板が通過するのを、受光素子の信号により検知することによって構成される。位置センサ８５の信号が図１の相カウンタ回路５７の入力信号となる。
【００３２】
図８は、リール制御回路４０を遊技機制御用チップ１０内に内蔵した場合の、リール９０、位置センサ８５、ステッピングモータ８０、駆動回路７０との関係を描いた図である。図７と共通の部分が多い。異なるのは、リール制御回路４０が遊技機制御用チップ１０内の回路として設けられていることである。それにより、ＣＰＵ２０とリール制御回路４０とのやりとりは、内部バス２５を介して行われる。位置センサ８５から相カウンタ回路５７への信号は、外部バスインタフェース３０を介して送られる。
【産業上の利用可能性】
【００３３】
本発明は、回胴式遊技機の制御一般に適用可能である。
【符号の説明】
【００３４】
１０  遊技機制御用チップ
２０  ＣＰＵ
２１  内蔵ＲＯＭ
２２  内蔵ＲＡＭ
２５  バス
３０  外部バスインタフェース
３１  クロック回路
３２  リセット／割込みコントローラ
３３  指定エリア外走行禁止（ＩＡＴ）回路
３４  タイマ回路
３５  アドレスデコード回路
４０  リール制御回路
４１  リール１制御回路
４２  リール２制御回路
４３  リール３制御回路
５１  クロック分周回路
５５  デコーダ回路
５６  励磁パターン生成回路
５７  相カウンタ回路
５８  図柄カウンタ回路
６１  周波数設定レジスタ
６２  データレジスタ
６３  起動レジスタ
６４  停止レジスタ
６５  オフセット設定レジスタ
６６  相カウントレジスタ
６７  図柄カウントレジスタ
７０  駆動回路
８０  ステッピングモータ
８５  位置センサ
９０  リール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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