(57)【特許請求の範囲】
【請求項１】
メモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルのウェル側に消去電圧を印加させることにより、前記メモリセルを消去し、
前記消去時よりも高い正の電圧を前記メモリセルの制御ゲート電極に印加させながら、前記消去前に前記メモリセルのウェル側に正の予備消去電圧を印加させることにより、前記メモリセルを予備消去する制御部とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記メモリセルの制御ゲート電極に前記消去時よりも高い正の電圧を下りステップ状に印加させながら、前記メモリセルのウェル側に一定の正の前記予備消去電圧を印加させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記メモリセルの制御ゲート電極に前記消去時よりも高い一定の正の電圧を印加させながら、前記メモリセルのウェル側に正の前記予備消去電圧を時系列に従って上りステップ状に印加させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルが直列に接続されることによりＮＡＮＤストリングが構成され、前記メモリセルアレイは前記メモリセルがブロック単位で配置され、前記消去および前記予備消去は前記ブロック単位で実行されることを特徴とする請求項１から３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、前記制御ゲート電極の電圧を立ち上げてから、前記ウェル側に前記予備消去電圧の電圧を立ち上げ、
前記予備消去電圧を立ち下げてから、前記制御ゲート電極の電圧を立ち下げることを特徴とする請求項１から４のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のメモリセルは例えば浮遊ゲート、電荷トラップを有する絶縁膜などの電荷蓄積層と半導体基板との間の電荷の授受により電気的書き換えを可能としている。このメモリセルは、データの書き込み時や消去時に電荷蓄積層と基板との間のトンネル絶縁膜に高電界を印加して電荷の授受を行うため、書き込みまたは消去を行う度に大きなストレスがトンネル絶縁膜にかかる。書き込みまたは消去の回数を重ねると、トンネル酸化膜は劣化して電子トラップなどが多数存在するようになり、書き込み時や消去時の高電界印加によるメモリセルのしきい値制御を悪化させ、メモリセルの寿命が短くなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４０１４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、信頼性の高い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、メモリセルアレイと、消去制御部と、予備消去制御部とが設けられている。メモリセルアレイは、メモリセルがマトリックス状に配置されている。消去制御部は、前記メモリセルのウェル側に消去電圧を印加させることにより、前記メモリセルを消去する。予備消去制御部は、前記消去時よりも高い正の電圧を前記メモリセルの制御ゲート電極に印加させながら、前記消去前に前記メモリセルのウェル側に正の予備消去電圧を印加させることにより、前記メモリセルを予備消去する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
【図３】図３は、図１の不揮発性半導体記憶装置の１ＮＡＮＤストリング分の概略構成を示す断面図である。
【図４】図４は、図１の不揮発性半導体記憶装置の周辺回路の概略構成を示す断面図である。
【図５】図５は、図１の不揮発性半導体記憶装置の予備消去動作および消去動作を示すタイミングチャートである。
【図６】図６は、図１の不揮発性半導体記憶装置の選択ブロックと非選択ブロックとの接続関係を示すブロック図である。
【図７】図７は、第２実施形態に係る不揮発性半導体記憶装置の予備消去動作および消去動作を示すタイミングチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。なお、図１の例では、１６値のＮＡＮＤセル型フラッシュメモリを例にとって主要部を示している。
図１において、メモリチップ２０には、メモリセルアレイ１、データ回路２、ワード線制御回路３、カラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ入出力バッファ７、ウェル／ソース線電位制御回路８、電位生成回路９、切替回路１１、一括検知回路１０、コマンドインターフェイス回路１２およびステートマシーン１３が設けられている。
【０００９】
メモリセルアレイ１はｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎにて構成され、各ブロックＢ１〜ＢｎにはＮＡＮＤストリングが配置されている。このＮＡＮＤストリングは、例えば、互いに直列接続された複数のメモリセルとその両端に１つずつ接続された２つのセレクトゲートとから構成することができる。
【００１０】
データ回路２は、複数のラッチ（記憶回路）を含んでいる。このデータ回路２は、ライト時に４ビット（１６値）のライトデータを、リード時に４ビット（１６値）のリードデータをそれぞれ一時的に記憶する。このため、ライト／リード動作の対象となる選択されたメモリセルに接続される１本のビット線ＢＬに対して、最低、６個のラッチが設けられる。６個のラッチのうちの１つは論理下位ページデータを記憶し、他の１つは論理上位ページデータを記憶する。
【００１１】
ワード線制御回路３は、ロウアドレスデコーダ及びワード線ドライバを含んでいる。このワード線制御回路３は、動作モード（ライト、イレーズ、リード等）とロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ１内の複数のワード線の電位を制御する。
【００１２】
カラムデコーダ４は、カラムアドレス信号に基づいてメモリセルアレイ１のカラムを選択する。プログラム時には、ライトデータはデータ入出力バッファ７およびＩ／Ｏセンスアンプ６を経由して、選択カラムに属するデータ回路２内の記憶回路に入力される。また、リード時には、リードデータは選択カラムに属するデータ回路２内の記憶回路に一時的に記憶され、この後、Ｉ／Ｏセンスアンプ６およびデータ入出力バッファ７を経由してメモリチップ２０の外部へ出力される。
【００１３】
アドレス信号中のロウアドレス信号は、アドレスバッファ５を経由してワード線制御回路３に入力される。カラムアドレス信号は、アドレスバッファ５を経由してカラムデコーダ４に入力される。
【００１４】
ウェル／ソース線電位制御回路８は、動作モード（ライト、イレーズ、リード等）に応じて、ブロックＢ１〜Ｂｎに対応する複数のウェル領域（例えば、ｎウェルとｐウェルからなるダブルウェル領域）の電位、並びにソース線の電位をそれぞれ制御する。
【００１５】
電位生成回路９は、例えばライト時にプログラム電圧Ｖｐｐ（例えば約２０Ｖ）や、転送電位Ｖｐａｓｓ（例えば約１０Ｖ）等を発生する。プログラム電位Ｖｐｐおよび転送電位Ｖｐａｓｓは、切替回路１１により、ブロックＢ１〜Ｂｎから選択された１つまたは２つ以上の選択ブロック内の複数本のワード線に振り分けられる。
【００１６】
また、電位生成回路９は、例えば、消去時に消去電位ＶＥ（例えば約２０Ｖ）を発生する。そして、ブロックＢ１〜Ｂｎから選択された１つまたは２つ以上の選択ブロックに対応する１つまたは２つ以上のウェル領域（ｎウェルとｐウェルの双方）に消去電位ＶＥを与える。
【００１７】
一括検知回路１０は、プログラム時にメモリセルに正確に所定のデータが書き込まれたか否かを検証し、消去時にメモリセルのデータが完全に消去されたか否かを検証する。
【００１８】
コマンドインターフェイス回路１２は、メモリチップ２０とは別のチップ（例えばホストマイクロコンピュータ、メモリコントローラＨＭ）により生成される制御信号に基づいて、データ入出力バッファ７に入力されるデータがホストマイクロコンピュータから提供されたコマンドデータであるか否かを判断する。データ入出力バッファ７に入力されるデータがコマンドデータである場合、コマンドインターフェイス回路１２はコマンドデータをステートマシーン１３に転送する。
【００１９】
ステートマシーン１３は、コマンドデータに基づいてＮＡＮＤフラッシュメモリの動作モード（ライト、リード、消去等）を決定し、且つその動作モードに応じてＮＡＮＤフラッシュメモリの全体の動作、具体的にはデータ回路２、ワード線制御回路３、カラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ入出力バッファ７、ウェル／ソース線電位制御回路８、電位生成回路９、切替回路１１および一括検知回路１０の動作をそれぞれ制御する。
【００２０】
ここで、ステートマシーン１３には、消去制御に関する構成として、予備消去制御部１３Ａおよび消去制御部１３Ｂが設けられている。予備消去制御部１３Ａは、メモリセルのウェル側に一定の消去電圧ＶＥを印加させることにより、ブロックＢ１〜Ｂｎ単位でメモリセルを消去することができる。消去制御部１３Ｂは、消去時よりも高い電圧をメモリセルの制御ゲート電極に印加させながら、消去前にメモリセルのウェル側に予備消去電圧ＶＰＥを印加させることにより、メモリセルを予備消去することができる。
【００２１】
図２は、図１の不揮発性半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、ブロックＢｉ（１≦ｉ≦ｎの整数）には、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。
【００２２】
そして、ブロックＢｉには、ｍ個のＮＡＮＤストリングＮＳ１〜ＮＳｍがロウ方向に設けられ、ＮＡＮＤストリングＮＳ１〜ＮＳｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。
【００２３】
ここで、ＮＡＮＤストリングＮＳ１〜ＮＳｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＤＴ、ＳＴがそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタＭＴｋ（１≦ｋ≦ｈの整数）にて構成することができる。また、各セルトランジスタＭＴ１〜ＭＴｈには、電荷を蓄積する電荷蓄積領域および電荷の蓄積を制御する制御ゲート電極を設けることができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されている。そして、初段のセルトランジスタＭＴ１にセレクトトランジスタＤＴが直列に接続され、最終段のセルトランジスタＭＴｈにセレクトトランジスタＳＴが直列に接続されることでＮＡＮＤストリングＮＳｊ（１≦ｊ≦ｍの整数）が構成されている。
【００２４】
そして、ＮＡＮＤストリングＮＳ１〜ＮＳｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。また、ＮＡＮＤストリングＮＳｊの一端は、セレクトトランジスタＤＴを介してビット線ＢＬｊに接続され、ＮＡＮＤストリングＮＳｊの他端は、セレクトトランジスタＳＴを介してソース線ＳＣＥに接続されている。
【００２５】
また、ＮＡＮＤストリングＮＳ１〜ＮＳｍにおいて、１セルトランジスタに１ビットを記憶する場合は、ワード線ＷＬｋに接続されたセルトランジスタＭＴｋからなるｍ個のメモリセルにて１つのページＰＧＥを構成することができる。また、１セルトランジスタにｐビット（ｐは２以上の整数）を記憶する場合も、ワード線ＷＬｋに接続されたセルトランジスタＭＴｋからなるｍ個のメモリセルにてｐ個のページＰＧＥを構成することができる。
【００２６】
図３は、図１の不揮発性半導体記憶装置の１ＮＡＮＤストリング分の概略構成を示す断面図である。
図３において、ウェル１１１上には電荷蓄積層１１５およびセレクトゲート電極１１９、１２０が配置され、電荷蓄積層１１５上には制御ゲート電極１１６が配置されている。なお、ウェル１１１と電荷蓄積層１１５とは、不図示のトンネル絶縁膜を介して絶縁することができる。電荷蓄積層１１５と制御ゲート電極１１６とは、不図示の電極間絶縁膜を介して絶縁することができる。ここで、１個の電荷蓄積層１１５とその上の制御ゲート電極１１６とで１個のメモリセルを構成することができる。
【００２７】
そして、ウェル１１１には、電荷蓄積層１１５間または電荷蓄積層１１５とセレクトゲート線ＳＧＤに接続されるセレクトゲート電極１１９、セレクトゲート線ＳＧＳに接続されるセレクトゲート電極１２０との間に配置された不純物拡散層１１２、１１３、１１４が形成されている。なお、例えば、ウェル１１１はＰ型、不純物拡散層１１２、１１３、１１４はＮ型に形成することができる。
【００２８】
そして、不純物拡散層１１３は接続導体１１８を介してビット線ＢＬｊに接続され、不純物拡散層１１４は接続導体１１７を介してソース線ＳＣＥに接続されている。なお、各メモリセルの制御ゲート電極１１６はワード線ＷＬ１〜ＷＬｈに接続され、セレクトゲート電極１１９、１２０はセレクトゲート線ＳＧＤ、ＳＧＳにそれぞれ接続されている。
【００２９】
図４は、図１の不揮発性半導体記憶装置の周辺回路の概略構成を示す断面図である。
図４において、半導体基板１２１には、メモリセルアレイ１および周辺回路２１が形成されている。なお、半導体基板１２１は、例えば、ｐ型シリコン基板を用いることができる。そして、メモリセルアレイ１において、半導体基板１２１にはウェル１２２が形成され、ウェル１２２にはウェル１１１が形成され、ウェル１１１には不純物拡散層１１２が形成されている。なお、ウェル１２２はｎ型ウェル、ウェル１１１はｐ型ウェル、不純物拡散層１１２はｎ＋型拡散層とすることができる。
【００３０】
また、周辺回路２１において、半導体基板１２１にはウェル１２３、１２４および不純物拡散層１２９が形成され、ウェル１２３には不純物拡散層１２５が形成され、ウェル１２４には不純物拡散層１２７が形成されている。なお、ウェル１２３はｎ型ウェル、ウェル１２４はｐ型ウェル、不純物拡散層１２５はｐ＋型拡散層、不純物拡散層１２７、１２９はｎ＋型拡散層とすることができる。
【００３１】
そして、不純物拡散層１２５間のチャネル領域上にゲート電極１２６が配置されることで周辺トランジスタＰＴＡが形成されている。また、不純物拡散層１２７間のチャネル領域上にゲート電極１２８が配置されることで周辺トランジスタＰＴＢが形成されている。また、不純物拡散層１２９間の半導体基板１２１上にゲート電極１３０が配置されることで周辺トランジスタＰＴＣが形成されている。この周辺トランジスタＰＣＴのゲート絶縁膜の膜厚は周辺トランジスタＰＴＡ、ＰＴＢのゲート絶縁膜の膜厚よりも厚くすることができる。この周辺トランジスタＰＴＣは高耐圧トランジスタとして用いることができ、例えば、ワード線ＷＬに高電位を転送する転送トランジスタとして用いることができる。
【００３２】
そして、図２及び図３において、書き込み動作では、ブロックＢｉの選択ワード線ＷＬｋにプログラム電圧Ｖｐｐ（例えば２０Ｖ）が印加される。また、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｈにはセルトランジスタＭＴ１〜ＭＴｋ−１をオンさせるのに十分な中間電圧Ｖｐａｓｓ（例えば、１０Ｖ）が印加される。また、ブロックＢｉの選択ビット線ＢＬｊには、書き込むデータに応じて書き込み電圧（例えば０Ｖ）、または、書き込み禁止電圧（例えば２．５Ｖ）が印加される。例えば、データ“０”を書き込みたい場合は選択ビット線ＢＬｊを０Ｖに、データ“１”を書き込みたい場合は選択ビット線ＢＬｊを２．５Ｖにする。非選択ビット線ＢＬ１〜ＢＬｊ−１、ＢＬｊ＋１〜ＢＬｍには、書き込み禁止電圧（例えば２．５Ｖ）が印加される。
【００３３】
また、セレクトゲート線ＳＧＤには、ビット線電圧との関係で、セルトランジスタＭＴｋの閾値を上昇させたい場合にセレクトトランジスタＤＴがオンし、セルトランジスタＭＴｋの閾値を上昇させたくない場合にセレクトトランジスタＤＴがオフする電圧、例えば、２．５Ｖが印加される。また、セレクトゲート線ＳＧＳには、セレクトトランジスタＳＴをオフさせるのに十分な低電圧が印加される。
【００３４】
すると、セルトランジスタＭＴｋの電荷蓄積層１１５に電荷を注入したい場合、ビット線ＢＬｊに印加された０Ｖの電圧は、セレクトトランジスタＤＴがオンしているためＮＡＮＤストリングＮＳｊに０Ｖが転送される。ビット線ＢＬｊに印加された０Ｖの電圧は、ＮＡＮＤストリングＮＳｊのセルトランジスタＭＴ１〜ＭＴｋ−１を介してセルトランジスタＭＴｋのドレインに伝わるとともに、選択セル（選択されたセルトランジスタＭＴ）の制御ゲート電極１１６に高電圧がかかり、選択セルの電荷蓄積層１１５の電位が上昇する。このため、トンネル現象によって選択セルのドレインから電荷が電荷蓄積層１１５に注入され、セルトランジスタＭＴｋのしきい値が上昇することで、選択セルの書き込み動作が実行される。
【００３５】
一方、セルトランジスタＭＴｋの電荷蓄積層１１５に電荷を注入したくない場合、ビット線ＢＬｊに印加された２．５Ｖの電圧により、セレクトトランジスタＤＴがオフする。その結果、いわゆるセルフブーストにより、選択ワード線ＷＬｋに接続された選択セルのチャネルの電位が上昇する。その結果、選択セルのドレインから電荷が電荷蓄積層１１５に注入されない。そのため、セルトランジスタＭＴｋのしきい値電圧は上昇しない。
【００３６】
読み出し動作では、ブロックＢｉの選択ワード線ＷＬｋに読み出し電圧（例えば、０Ｖ）が印加され、非選択ワード線ＷＬ１〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｈには、セルトランジスタＭＴ１〜ＭＴｋ−１、ＭＴｋ＋１〜ＭＴｈをオンさせるのに十分な中間電圧（例えば、４．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳには、セレクトトランジスタＤＴ、ＳＴをオンさせるのに十分な中間電圧（例えば、４．５Ｖ）が印加される。また、ビット線ＢＬｊにプリチャージ電圧が印加され、ソース線ＳＣＥに０Ｖが印加される。
【００３７】
この時、選択セルのしきい値が読み出しレベルに達していない場合は、ビット線ＢＬｊに充電された電荷がＮＡＮＤストリングＮＳｊを介して放電され、ビット線ＢＬｊの電位がロウレベルになる。一方、選択セルのしきい値が読み出しレベルに達している場合は、ビット線ＢＬｊに充電された電荷がＮＡＮＤストリングＮＳｊを介して放電されないので、ビット線ＢＬｊの電位がハイレベルになる。
【００３８】
そして、ビット線ＢＬｊの電位がロウレベルかハイレベルかを判定することで選択セルのしきい値が読み出しレベルに達しているかどうかが判定され、選択セルに記憶されているデータが読み出される。
【００３９】
図５は、図１の不揮発性半導体記憶装置の予備消去動作および消去動作を示すタイミングチャートである。
図５において、予備消去期間Ｈ１では、ブロックＢｉのワード線ＷＬ１〜ＷＬｈに消去期間Ｈ２よりも高いワード線電圧Ｖｗが印加され、ブロックＢｉのウェル電位が予備消去電圧ＶＰＥ（例えば、１７Ｖ）に設定される。なお、この時のワード線電圧Ｖｗは、０Ｖよりも高い電圧から下りステップ状に０Ｖまで下降するように制御することができる。また、ブロックＢｉのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳはフローティングに設定することができる。
【００４０】
この時、ブロックＢｉのメモリセルのウェル１１１と制御ゲート電極１１６との間に中間電圧がかかる。このため、ブロックＢｉのメモリセルの電荷蓄積層１１５に蓄積されていた電子がウェル１１１側に徐々に引き抜かれ、ブロックＢｉのメモリセルの予備消去動作が実行される。
【００４１】
さて、書き込みされた後のブロックＢｉのメモリセルの電荷蓄積層１１５に多くの電子が蓄積されていると仮定する。この状態から制御ゲート電極１１６が０Ｖになるような消去期間Ｈ２の通常消去を実施すると、電子を多く蓄積した電荷蓄積層１１５のバイアスが加わり、ウェル１１１の消去電圧と合わせて、メモリセルのトンネル絶縁膜には消去開始時に最大のストレスが印可されるため、セル寿命を下げる。しかし、本実施例はウェル１１１と制御ゲート電極１１６との間に消去期間Ｈ２と同様の高電圧が消去開始時にかからないように予備消去動作をステップ状で実施するので、電荷蓄積層１１５に電子を多く蓄積した予備消去開始時はトンネル絶縁膜に印可される電圧は低く、制御ゲート電極１１６の下りステップが進んだ期間では電荷蓄積層１１５の電子は既に幾分引き抜かれているので、ブロックＢｉの消去時のトンネル絶縁膜の劣化を低減することができる。
【００４２】
ここで、ワード線電圧Ｖｗの立ち上げは予備消去電圧ＶＰＥの立ち上げよりも先に行われ、ワード線電圧Ｖｗの立ち下げは予備消去電圧ＶＰＥの立ち下げよりも後に立ち下げることが好ましい。その結果、トンネル絶縁膜に加え割る電圧ストレスを効果的に低減することができる。
【００４３】
消去期間Ｈ２では、ブロックＢｉのワード線ＷＬ１〜ＷＬｈに０Ｖが印加され、ブロックＢｉのウェル電位が消去電圧ＶＥ（例えば、１７Ｖ）に設定される。また、ブロックＢｉのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳはフローティングに設定することができる。なお、消去期間Ｈ２のワード線電圧Ｖｗは、予備消去期間Ｈ１の最も高いワード線電圧Ｖｗに比べて低ければどのような値でもよい。
【００４４】
消去期間Ｈ２でも、ブロックＢｉのメモリセルのウェル１１１と制御ゲート電極１１６との間に高電圧がかかる。このため、ブロックＢｉのメモリセルの電荷蓄積層１１５に蓄積されていた電子がウェル１１１側に引き抜かれ、ブロックＢｉのメモリセルの消去動作が実行される。
【００４５】
ここで、消去期間Ｈ２では予備消去期間Ｈ１に比べて電荷蓄積層１１５に蓄積されていた電子が減少しているため、ウェル１１１と制御ゲート電極１１６との間に高電圧がかかった場合においても、ブロックＢｉの消去時のトンネル絶縁膜の劣化を低減することができる。
【００４６】
図６は、図１の不揮発性半導体記憶装置の選択ブロックと非選択ブロックとの接続関係を示すブロック図である。なお、図６の例では、簡単のために、図３の電荷蓄積層１１５が各ブロックＢ１〜Ｂｎごとに１個だけある場合を示した。
図６において、図４のメモリセルアレイ１にはブロックＢ１〜Ｂｎが設けられ、図４の周辺回路２１には周辺ブロックＰＢ１〜ＰＢｎが設けられている。ブロックＢ１〜Ｂｎには、ワード線ＷＬ１−１〜ＷＬ１−ｎがそれぞれ設けられるとともに、電荷蓄積層１１５−１〜１１５−ｎがそれぞれ設けられている。そして、電荷蓄積層１１５−１〜１１５−ｎは、浮遊容量Ｃ１〜Ｃｎをそれぞれ介してワード線ＷＬ１−１〜ＷＬ１−ｎにそれぞれ接続されるとともに、浮遊容量Ｃ１´〜Ｃｎ´をそれぞれ介してウェル１１１に接続されている。周辺ブロックＰＢ１〜ＰＢｎには、周辺トランジスタＰＴＣ１〜ＰＴＣｎがそれぞれ設けられている。周辺トランジスタＰＴＣ１〜ＰＴＣｎは転送トランジスタであり、図４の周辺トランジスタＰＴＣの構造を用いることができる。ここで、ワード線ＷＬ１−１〜ＷＬ１−ｎは、例えば、図２のワード線ＷＬ１であり、各ブロックＰＢ１〜ＰＢｎにおいて、それぞれ周辺トランジスタＰＴＣ１〜ＰＴＣｎを介して共通のワード線ノードＷＬＣに接続されている。
【００４７】
電位生成回路９には、電圧制御部９Ａ、消去電圧発生部９Ｂおよびプリワード線電圧発生部９Ｃが設けられている。消去電圧発生部９Ｂは、図５の予備消去電圧ＶＰＥおよび消去電圧ＶＥを発生することができる。プリワード線電圧発生部９Ｃは、図５のワード線電圧Ｖｗを発生することができる。電圧制御部９Ａは、消去電圧発生部９Ｂおよびプリワード線電圧発生部９Ｃの電圧発生タイミングを制御することができる。
【００４８】
そして、消去電圧発生部９Ｂはウェル１１１に接続されている。また、プリワード線電圧発生部９Ｃは周辺トランジスタＰＴＣ１〜ＰＴＣｎがそれぞれ介してワード線ＷＬ１−１〜ＷＬ１−ｎに接続されている。
【００４９】
そして、図５の予備消去期間Ｈ１において、ブロックＢ１が非選択の状態でブロックＢｎが選択され、ブロックＢｎの予備消去を行うものとする。この時、消去電圧発生部９Ｂにて生成された予備消去電圧ＶＰＥがウェル１１１に印加される。また、周辺トランジスタＰＴＣ１、ＰＴＣｎのウェル電圧および周辺トランジスタＰＴ１のゲート電圧は基準電圧Ｖｓｓ（例えば、０Ｖ）に設定され、周辺トランジスタＰＴｎのゲート電圧は周辺トランジスタＰＴＣｎをオンするのに十分なオン電圧Ｖｏｎに設定される。なお、周辺トランジスタＰＴＣ１〜ＰＣＴｎのウェル（半導体基板１２１）には電圧制御部９ＡによりＶｓｓが印加される。
【００５０】
このため、プリワード線電圧発生部９Ｃにて生成されたワード線電圧Ｖｗが周辺トランジスタＰＴＣｎを介してワード線ＢＷｎに印加される。この結果、ブロックＢｎのワード線ＢＷｎとウェル１１１との間に中間電圧がかかり、ブロックＢｎの電荷蓄積層ＦＧｎに蓄積されていた電子がウェル１１１側に徐々に引き抜かれ、ブロックＢｎのメモリセルの予備消去動作が実行される。
【００５１】
この時、非選択ブロックＢ１では、周辺トランジスタＰＴＣ１〜ＰＴＣｎ−１がオフされているのでワード線ＷＬ１−１〜ＷＬ１−ｎはフローティングになっている。この結果、ワード線電圧Ｖｗが低い場合、ウェル１１１側に高電圧がかかり、浮遊容量Ｃ１、Ｃ１´による容量結合によってワード線ＷＬ１の電位が上がる。このため、周辺トランジスタＰＴＣ１〜ＰＴＣｎ−１のソースとドレインとの間に高電圧がかかり、周辺トランジスタＰＴＣ１〜ＰＴＣｎ−１を介してオフリーク電流ＩＬＫが流れると、非選択ブロックＢ１の電荷蓄積層ＦＧ１に蓄積されていた電子がウェル１１１側に引き抜かれ、誤消去が発生する。
【００５２】
本実施例は図５の予備消去期間Ｈ１において、ワード線電圧Ｖｗは下りステップ状に遷移するが、選択ブロックＢｍのメモリセルのトンネル絶縁膜ストレス緩和のため、中間電圧に上げている。一方で、ウェル１１１側に高電圧がかかっている時に、ワード線電圧Ｖｗを上げることはワード線ノードＷＬＣの電位をワード線電圧Ｖｗに上げることになる。そのため、周辺トランジスタＰＴＣ１〜ＰＴＣｎの全てのソース（ワード線ノードＷＬＣ）にワード線電圧Ｖｗがかかる。すなわち、オフ状態の周辺トランジスタＰＴＣ１〜ＰＴＣｎ−１のウェルにバックバイアスＢＥが加わったのと等価な状態となる。このため、周辺トランジスタＰＴ１のしきい値が上がり、オフリーク電流ＩＬＫを低減することが可能となる。その結果、非選択ブロックＢ１の電荷蓄積層ＦＧ１に蓄積されていた電子がウェル１１１側に引き抜かれるのを抑制することができ、誤消去を低減することができる。
【００５３】
（第２実施形態）
図７は、第２実施形態に係る不揮発性半導体記憶装置の予備消去動作および消去動作を示すタイミングチャートである。
図７において、予備消去期間Ｈ１１では、ブロックＢｉのワード線ＷＬ１〜ＷＬｈに消去期間Ｈ２よりも高いワード線電圧Ｖｗが印加され、ブロックＢｉのウェル電位が予備消去電圧ＶＰＥに設定される。なお、この時のワード線電圧Ｖｗは、０Ｖよりも高い一定の電圧に設定することができる。また、予備消去電圧ＶＰＥは、０Ｖよりも高い電圧から上りステップ状になるように制御することができる。また、ブロックＢｉのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳはフローティングに設定することができる。
【００５４】
この時、ブロックＢｉのメモリセルのウェル１１１と制御ゲート電極１１６との間に中間電圧がかかる。このため、ブロックＢｉのメモリセルの電荷蓄積層１１５に蓄積されていた電子がウェル１１１側に徐々に引き抜かれ、ブロックＢｉのメモリセルの予備消去動作が実行される。
【００５５】
ここで、ワード線電圧Ｖｗを一定に保ったまま、０Ｖよりも高い電圧から上りステップ状に予備消去電圧ＶＰＥを上昇させると、予備消去開始時は電荷蓄積層１１５に蓄積されている電子が多くても、ウェル１１１に印可された消去電圧が低く、ステップが進んだ期間はウェル１１１に印可された消去電圧が高くても電荷蓄積層１１５に蓄積されている電子が既に幾分引き抜かれているので、ブロックＢｉの消去時のトンネル絶縁膜の劣化を低減することができる。
【００５６】
また、ウェル１１１側に高電圧がかかっている時に、ワード線電圧Ｖｗを上げると、図６に示すように、非選択ブロックの周辺トランジスタＰＴ１のウェルにバックバイアスＢＥがかかったのと等価な状態になる。このため、非選択ブロックの周辺トランジスタＰＴ１のしきい値が上がり、オフリーク電流ＩＬＫを低減することが可能となることから、非選択ブロックの電荷蓄積層に蓄積されていた電子がウェル１１１側に引き抜かれるのを抑制することができ、誤消去を低減することができる。
【００５７】
消去期間Ｈ１２では、ブロックＢｉのワード線ＷＬ１〜ＷＬｈに例えば０Ｖが印加される。なお、消去期間Ｈ１２のワード線電圧Ｖｗは、予備消去期間Ｈ１１に比べて低ければどのような値でもよい。また、ブロックＢｉのウェル電位は、消去ベリファイＶＦＹに合格するまで消去電圧ＶＥ１、ＶＥ２、ＶＥ３、ＶＥ４に順次ステップアップされる。また、ブロックＢｉのソース線ＳＣＥおよびセレクトゲート線ＳＧＤ、ＳＧＳはフローティングに設定することができる。なお、高速動作の点から、消去電圧ＶＥ１は予備消去電圧ＶＰＥの最も低い値とワード線電圧Ｖｗの差よりも高いことが望ましい。
【００５８】
この時、ブロックＢｉのメモリセルのウェル１１１と制御ゲート電極１１６との間に高電圧がかかる。このため、ブロックＢｉのメモリセルの電荷蓄積層１１５に蓄積されていた電子がウェル１１１側に引き抜かれ、ブロックＢｉのメモリセルの消去動作が実行される。
【００５９】
ここで、消去期間Ｈ１２では予備消去期間Ｈ１１に比べて電荷蓄積層１１５に蓄積されていた電子が減少しているため、ウェル１１１と制御ゲート電極１１６との間に高電圧がかかった場合においても、ブロックＢｉの消去時のトンネル絶縁膜の劣化を低減することができる。
【００６０】
ここで、ワード線電圧Ｖｗの立ち上げは予備消去電圧ＶＰＥの立ち上げよりも先に行われ、ワード線電圧Ｖｗの立ち下げは予備消去電圧ＶＰＥの立ち下げよりも後に立ち下げることが好ましい。その結果、トンネル絶縁膜に加え割る電圧ストレスを効果的に低減することができる。
【００６１】
また、消去期間Ｈ１２のワード線電圧Ｖｗは、予備消去期間Ｈ１１に比べて低くすることにより、その分だけ消去電圧ＶＥ１、ＶＥ２、ＶＥ３、ＶＥ４を低くすることができ、周辺トランジスタＰＴＣ１、ＰＴＣｎのブレークダウンを防止することができる。
【００６２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６３】
例えば、上りステップ、下りステップではなく、時系列に従って直線的に上げる、直線的に下げるでもよいし、時系列に従って曲線的に上げる、曲線的に下げるでもよい。ま予備期消去期間に複数個の消去電圧を加えても良い。
【符号の説明】
【００６４】
１  メモリセルアレイ、Ｂ１〜Ｂｎ  ブロック、２  データ回路、３  ワード線制御回路、４  カラムデコーダ、５  アドレスバッファ、６  Ｉ／Ｏセンスアンプ、７  データ入出力バッファ、８  ウェル／ソース線電位制御回路、９  電位生成回路、９Ａ  電圧制御部、９Ｂ  消去電圧発生部、９Ｃ  プリワード線電圧発生部、１０  一括検知回路、１１  切替回路、１２  コマンドインターフェイス回路、１３  ステートマシーン、１３Ａ  消去制御部１３Ｂ  消去制御部、２０  メモリチップ、２１  周辺回路、ＤＴ、ＳＴ  セレクトトランジスタ、ＭＴ１〜ＭＴｈ  セルトランジスタ、ＷＬ１〜ＷＬｈ  ワード線、ＳＧＤ、ＳＧＳ  セレクトゲート線、ＳＣＥ  ソース線、ＢＬ１〜ＢＬｍ  ビット線、  ＮＳ１〜ＮＳｍＮＡＮＤストリング、１１１、１２２〜１２４  ウェル、１１２〜１１４、１２５、１２７、１２９  不純物拡散層、１１５  電荷蓄積層、１１６  制御ゲート電極、１１７、１１８  接続導体、１１９、１２０  セレクトゲート電極、１２１  半導体基板、１２６、１２８、１３０  ゲート電極、ＰＴＡ、ＰＴＢ、ＰＴＣ  周辺トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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