(57)【特許請求の範囲】
【請求項１】
誘電体層（３）および有機半導体（ＯＳＣ）層（７）を含む電子装置の製造方法であって、
前記誘電体層（３）または有機半導体（ＯＳＣ）層（７）の最上部の上に、電極（２、５）を形成する工程を含み、ただし、
電極（２、５）を形成または加工する前に、前記誘電体層（３）の最上部または前記有機半導体（ＯＳＣ）層（７）の最上部の上に保護層（４）を形成し、
前記保護層（４）にプラズマ処理を施し、
少なくとも保護層（４）のある部分の上に電極（２、５）を形成または加工し、
電極（２、５）を形成または加工後に、保護層（４）を部分的に除去する方法であって、
前記保護層（４）は、部分的にフッ化またはペルフルオロ化された有機ポリマー、ポリイミド、ポリシクロオレフィン、アルコキシシランまたはビニルアルコキシシラン基を有するポリシクロオレフィン、硬化性ポリシルセスキオキサン、熱硬化性ポリシロキサン樹脂、ポリアセナフチレン、ポリ−Ｎ−ビニルカルバゾール、ポリ（２−ビニルナフタレン）、ポリ（４−ビニルビフェニル）およびポリ（１−ビニルナフタレン）、またはそれらの前駆体から成る群より選択されるポリマーを含む材料から成る
ことを特徴とする方法。
【請求項２】
前記ポリマーまたは前駆体は、以下の群より選択される１種類以上の部分構造を含むことを特徴とする請求項１に記載の方法。
【化１】
0005657379.tif 000021
（式中、ｎは１より大きい整数である。）
【化２】
0005657379.tif 000022
（式中、ｎは１より大きい整数であり、０＜ｘ＜１および０＜ｙ＜１である。）
【化３】
0005657379.tif 000023
（式中、ｎは１より大きい整数である。）
【化４】
0005657379.tif 000024
（式中、ｎは１より大きい整数である。）
【化５】
0005657379.tif 000025
（式中、ｎは１より大きい整数である。）
【化６】
0005657379.tif 000026
（式中、ｎは１より大きい整数である。）
【化７】
0005657379.tif 000027
（式中、ｎは１より大きい整数である。）
【請求項３】
前記プラズマ処理は、前記電極（２、５）を形成または加工するために行われることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記プラズマ処理は、バンク構造の表面を改質するために行われることを特徴とする請求項１〜３のいずれか１項に記載の方法。
【請求項５】
プラズマに曝露された部分の保護層（４）を除去する工程を含む請求項１〜４のいずれか１項に記載の方法。
【請求項６】
保護層上に提供された電極（２、５）では覆われていない部分の保護層（４）を除去する請求項１〜５のいずれか１項に記載の方法。
【請求項７】
前記電極（２、５）をパターニングする工程と、
パターニング後に、電極（２、５）で覆われていない部分の保護層（４）を除去する工程とを含む請求項１〜６のいずれか１項に記載の方法。
【請求項８】
電子装置が下記の順序で以下の構成要素：
−基体（１）と、
−ゲート電極（２）と、
−誘電体（３）を含む絶縁体層と、
−ソースおよびドレイン電極（５）と、
−ＯＳＣ層（７）と、
−絶縁体層およびソースおよびドレイン電極間の保護層（４）と
を含むボトムゲート（ＢＧ）、ボトムコンタクト（ＢＣ）電子装置である請求項１〜７のいずれか１項に記載の方法。
【請求項９】
基体（１）の上にゲート電極（２）を形成する工程と、ゲート電極（２）および基体（１）の最上部の上に誘電体層（３）を形成する工程と、誘電体層（３）の最上部の上に保護層（４）を形成する工程と、保護層（４）の最上部の上にソースおよびドレイン電極（５）を形成する工程と、ソースおよびドレイン電極（５）で覆われていない部分の保護層を除去する工程と、電極（５）および誘電体層（３）の最上部の上にＯＳＣ層（７）を形成する工程とを含む請求項８に記載の方法。
【請求項１０】
電子装置が下記の順序で以下の構成要素：
−基体（１）と、
−ゲート電極（２）と、
−誘電体（３）を含む絶縁体層と、
−ＯＳＣ層（７）と、
−ソースおよびドレイン電極（５）と、
−ＯＳＣ層とソースおよびドレイン電極との間の保護層（４）と
を含むＢＧ、トップコンタクト（ＴＣ）電子装置である請求項１〜７のいずれか１項に記載の方法。
【請求項１１】
基体（１）の上にゲート電極（２）を形成する工程と、ゲート電極（２）および基体（１）の最上部の上に誘電体層（３）を形成する工程と、誘電体層（３）の最上部の上にＯＳＣ層（７）を形成する工程と、ＯＳＣ層（７）の最上部の上に保護層（４）を形成する工程と、保護層（４）の最上部の上にソースおよびドレイン電極（５）を形成する工程と、ソースおよびドレイン電極（５）で覆われていない部分の保護層を除去する工程とを含む請求項１０に記載の方法。
【請求項１２】
電子装置が下記の順序で以下の構成要素：
−基体（１）と、
−ソースおよびドレイン電極（５）と、
−ＯＳＣ層（７）と、
−誘電体（３）を含む絶縁体層と、
−ゲート電極（２）と、
−絶縁体層およびゲート電極間の保護層（４）と
を含むトップゲート（ＴＧ）、ＢＣ電子装置である請求項１〜７のいずれか１項に記載の方法。
【請求項１３】
基体（１）の上にソースおよびドレイン電極（５）を形成する工程と、電極（５）および基体（１）の最上部の上にＯＳＣ層（７）を形成する工程と、ＯＳＣ層（７）の最上部の上に誘電体層（３）を形成する工程と、誘電体層（３）の最上部の上に保護層（４）を形成する工程と、保護層（４）の最上部の上にゲート電極（２）を形成する工程と、ゲート電極（２）で覆われていない部分の保護層を除去する工程とを含む請求項１２に記載の方法。
【請求項１４】
電子装置が下記の順序で以下の構成要素：
−基体（１）と、
−ＯＳＣ層（７）と、
−ソースおよびドレイン電極（５）と、
−誘電体（３）を含む絶縁体層と、
−ゲート電極（２）と、
−ＯＳＣ層およびソースおよびドレイン電極間の保護層（４ａ）および／または絶縁体層およびゲート電極間の保護層（４ｂ）と
を含むＴＧ、ＴＣ電子装置である請求項１〜７のいずれか１項に記載の方法。
【請求項１５】
基体（１）の上にＯＳＣ層（７）を形成する工程と、ＯＳＣ層（７）の最上部の上に保護層（４ａ）を形成する工程と、ＯＳＣ層（７）または保護層（４ａ）の最上部の上にソースおよびドレイン電極（５）を形成する工程と、ソースおよびドレイン電極（５）で覆われていない部分の保護層（４ａ）を除去する工程と、ソースおよびドレイン電極（５）の最上部の上に誘電体層（３）を形成する工程と、誘電体層（３）の最上部の上に保護層（４ｂ）を形成する工程と、誘電体層（３）または保護層（４ｂ）の最上部の上にゲート電極（２）を形成する工程と、ゲート電極（２）で覆われていない部分の保護層（４ｂ）を除去する工程とを含む請求項１４に記載の方法。
【請求項１６】
ａ）基体（１）の上に１つ以上の第１の電極（２）を提供する工程と、
ｂ）基体（１）および第１の電極（２）の上に誘電体（３）の層を提供する工程と、
ｃ）誘電体層（３）の最上部の上に保護層（４）を提供する工程と、
ｄ）保護層（４）の最上部の上に１つ以上の第２の電極（５）を提供する工程と、
ｅ）第２の電極（５）の最上部の上にフォトレジスト層（６）を提供する工程と、
ｆ）フォトレジスト（６）を処理して、第２の電極（５）の最上部の上にフォトレジスト（６）の有無によるパターン領域を残す工程と、
ｇ）フォトレジスト（６）で覆われていない部分の第２の電極（５）を除去する工程と、
ｈ１）フォトレジスト（６）を除去する工程と、
ｉ１）第２の電極（５）で覆われていない部分の保護層（４）を除去する工程と、
ｋ１）保護層（４）の残存部分を処理して、工程ｆ）によって生じるイオンまたはドーピング部位などの残渣を除去する工程と、
ｍ１）誘電体層（３）および第２の電極（５）の覆われていない部分の上にＯＳＣ層（７）を形成する工程と、
または、工程ｈ１）〜ｍ１）の代わりに、
ｈ２）第２の電極（５）で覆われていない部分の保護層（４）を除去する工程と、
ｉ２）保護層（４）の残存部分を硬化する工程と、
ｋ２）フォトレジスト（６）を除去する工程と、
ｍ２）保護層（４）の残存部分を処理して、工程ｆ）によって生じるイオンまたはドーピング部位などの残渣を除去する工程と、
ｎ２）誘電体層（３）および第２の電極（５）の覆われていない部分の上にＯＳＣ層（７）を形成する工程と
を含む請求項１〜７のいずれか１項に記載の方法。
【請求項１７】
ａ）基体（１）の上に１つ以上の第１の電極（２）を提供する工程と、
ｂ）基体（１）および第１の電極（２）の上に誘電体（３）の層を形成する工程と、
ｃ）誘電体層（３）の最上部の上に保護層（４）を提供する工程と、
ｄ）保護層（４）の最上部の上に１つ以上の第２の電極（５）を提供する工程と、
ｅ）バンク構造層（６）が保護層（４）および第２の電極（５）を少なくとも部分的に覆うように、保護層（４）および第２の電極（５）の最上部の上にバンク構造層（６）を提供する工程と、
ｆ）バンク構造層（６）と、第２の電極（５）またはバンク構造層（６）で覆われていない部分の保護層（４）とにプラズマ処理を施す工程と、
ｇ）第２の電極（５）またはバンク構造層（６）で覆われていない部分の保護層（４）を除去する工程と、
ｈ）保護層（４）の残存部分を処理して、工程ｆ）によって生じるイオンまたはドーピング部位などの残渣を除去する工程と、
ｉ）誘電体層（３）および第２の電極（５）の覆われていない部分の上にＯＳＣ層（７）を形成する工程と
を含む請求項１〜７のいずれか１項に記載の方法。
【請求項１８】
保護層（４）を形成後に、高エネルギー粒子またはビームのプラズマに装置を曝露する請求項１〜１７のいずれか１項に記載の方法。
【請求項１９】
前記プラズマは、Ｏ２、ＡｒまたはＣＦ４またはそれらの混合物のプラズマである請求項１８に記載の方法。
【請求項２０】
保護層の厚みは１〜５００ｎｍである請求項１〜１９のいずれか１項に記載の方法。
【請求項２１】
保護層は有機または無機材料を含む請求項１〜２０のいずれか１項に記載の方法。
【請求項２２】
保護層は、有機ポリマー、無機酸化物、ナノ粒子、またはそれらの混成物から成る群より選択される材料を含み、それら全ては溶液加工性であるか、または真空蒸着性である請求項２１に記載の方法。
【請求項２３】
請求項１〜２２のいずれか１項に記載の方法によって得られる電子装置。
【請求項２４】
ＯＦＥＴ、集積回路（ＩＣ）、薄膜トランジスタ（ＴＦＴ）、無線識別（ＲＦＩＤ）タグ、有機光起電（ＯＰＶ）装置、センサーまたは記憶装置であることを特徴とする請求項２３に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護層を使用して電子装置を製造する方法と、この方法によって製造され改良された電子装置、特に、有機電界効果トランジスタ（ＯＦＥＴ）とに関する。
【背景技術】
【０００２】
有機電界効果トランジスタ（ＯＦＥＴ）は、ディスプレイ装置および論理能力のある回路において使用される。従来のＯＦＥＴは、典型的には、ソース、ドレインおよびゲート電極、有機半導体（ＯＳＣ）材料を含む半導体層、および誘電体材料を含むゲート絶縁体層を含む。
【０００３】
ボトムゲート装置を製造するためには、通常、金属または酸化金属を含むソースおよび／またはドレイン電極層を、基体上に提供された誘電体層の上に堆積する。このことは、典型的には、スパッタリング法、および引き続いてリソグラフィーエッチング法により不要な領域を除去して行われる。
【０００４】
ボトムゲートＯＦＥＴを製造するためのもう一つの従来法は誘電体およびソース／ドレイン電極層の上にパターン化されたバンク構造を適用することを含み、続いて、バンク構造、誘電体および電極層上に、通常、インクジェット印刷によりＯＳＣ層を堆積する。ＯＳＣ層を堆積する目的のために、ＯＳＣ層を形成する前に、しばしば、例えば、ＣＦ４プラズマまたはＯ２プラズマに曝露することで、バンク構造の表面にプラズマ処理法を施す。ＣＦ４−プラズマによりテフロン様の非常に疎水性の表面（非常に低い表面エネルギー）に至り、十分正確には堆積されなかったインクジェットの液滴がバンク構造の窩洞に導かれる。
【０００５】
しかしながら、上記のＯＦＥＴを製造する方法においては、電極のスパッタ法およびプラズマ処理法によって、誘電体層の表面の曝露部分に重大な損傷を引き起こされ得ることが観察された。結果として、その様な方法を施された装置の性能が劣化する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、電子装置、特にＯＦＥＴを製造するための改良された方法を提供することが本発明の目的であり、先行技術の方法の欠点を有しておらず、電子装置の大規模で時間的、コスト的および材料的に効果的な生産を行え、特に、装置の製造方法中に適用されるプラズマ表面処理技術またはプラズマ支援堆積技術に対して、誘電体層および他の機能層の保護が改良されている。本発明のもう一つの目的は、その様な方法によって得られる改良された電子装置、特に、ＯＦＥＴを提供することである。本発明の他の目的は、以下の詳細な記載より専門家には直ちに明らかとなる。
【課題を解決するための手段】
【０００７】
これらの目的は、本発明において特許請求される通りの方法、材料および装置を提供することで達成できることが見出された。
【０００８】
本発明は、誘電体層および少なくとも１つの更なる機能層を含む電子装置の製造方法であって、前記誘電体層または機能層の最上部の上に、１つ以上の追加の層または構成要素を形成する工程を含み、追加の層または構成要素を形成する前に、前記誘電体層の最上部または前記機能層の最上部の上に保護層を形成する方法に関する。保護層は、誘電体層においてまたは更なる機能層において、装置の引き続く製造または方法工程、特に、１つ以上の追加の層または構成要素を形成または加工する引き続く工程によって生じることがある損傷を低減または防止する目的を有している。
【０００９】
本発明は、更に、保護層の上に少なくとも１つの追加の機能層を形成し、および、任意工程として、少なくとも１つの前記追加の層を形成または加工後に保護層を部分的に除去する電子装置の製造方法に関する。
【００１０】
本発明は、更に、誘電体層（３）の最上部または有機半導体（ＯＳＣ）層（７）の最上部の上に保護層（４）を形成する工程と、任意工程として、前記保護層にプラズマ処理を施す工程および／または少なくとも保護層（４）のある部分の上に更なる層を形成する工程と、任意工程として、前記更なる層をパターニングする工程と、任意工程として、パターニング後にプラズマに曝露されたか、または更なる層で覆われていない部分の保護層（４）を除去する工程とを含む電子装置の製造方法に関する。好ましくは、前記更なる層は導電体、非常に好ましくは、電極である。
【００１１】
本発明は、更に、保護層上に提供された導電体または電極層では覆われていない部分の保護層（４）を除去し、上および下に記載される通りに電子装置を製造する方法に関する。
【００１２】
本発明は、更に、上および下で記載される通りの方法によって得られる電子装置に関する。
【００１３】
好ましくは、電子装置は、有機電界効果トランジスタ（ＯＦＥＴ）、集積回路（ＩＣ）、薄膜トランジスタ（ＴＦＴ）、無線識別（ＲＦＩＤ）タグ、有機光起電（ＯＰＶ）装置、センサーまたは記憶装置である。
【図面の簡単な説明】
【００１４】
【図１ａ】先行技術によるＯＦＥＴを図示する。
【図１ｂ】本発明による方法で得られるＯＦＥＴを図示する。
【図２ａ】本発明による方法で得られるボトムゲートＯＦＥＴを例示する。
【図２ｂ】本発明による方法で得られるボトムゲートＯＦＥＴを例示する。
【図３ａ】本発明による方法で得られるトップゲートＯＦＥＴを例示する。
【図３ｂ】本発明による方法で得られるトップゲートＯＦＥＴを例示する。
【図４】本発明によるＯＦＥＴを製造する好ましい方法を例として図解する。
【図５】本発明によるＯＦＥＴを製造する好ましい方法を例として図解する。
【図６ａ】比較例１によるＯＦＥＴ装置の輸送特性を示す。
【図６ｂ】比較例１によるＯＦＥＴ装置の輸送特性を示す。
【図７ａ】例１によるＯＦＥＴ装置の輸送特性を示す。
【図７ｂ】例１によるＯＦＥＴ装置の輸送特性を示す。
【図７ｃ】例１によるＯＦＥＴ装置の輸送特性を示す。
【図８】例２によるＯＦＥＴ装置の輸送特性を示す。
【図９ａ】例３によるＯＦＥＴ装置の輸送特性を示す。
【図９ｂ】例３によるＯＦＥＴ装置の輸送特性を示す。
【発明を実施するための形態】
【００１５】
本発明による電子装置を製造する方法においては、犠牲または保護用の薄層（以降、「保護層」と言う）を（架橋されていてもよい）誘電体の最上部の上に堆積する。保護層は、電極の堆積またはプラズマ処理などの、装置を製造する間、引き続くプロセスまたは製造工程により生じることがある損傷より誘電体の表面を保護する。
【００１６】
図１ａに、基体（１ａ）、機能層（例えば、平坦化または遮光のため）（１ｂ）、ゲート電極（２）、誘電体層（３）、ソースおよびドレイン電極（５）、第１よび第２のバンク構造（６ａ、６ｂ）、ＯＳＣ層（７）、およびインクジェットパッシベーション層（８）を含む先行技術による従来のＯＦＥＴを示す。
【００１７】
装置の製造の間、典型的には、スパッタリング法により誘電体（３）の上に電極（５）を形成し、エッチングおよび／またはリソグラフィーパターニングによりパターン化する。リソグラフィー法により、バンク構造（６ａ、ｂ）を形成およびパターン化する。通常、インクジェット堆積により、ＯＳＣ層（７）およびパッシベーション層（８）を形成する。ＯＳＣ層（７）をインクジェットする前に、典型的には、バンク構造（６ｂ）にプラズマ処理（例えば、Ｏ２またはＡｒまたはＣＦ４プラズマで）を施し、インクジェット法のためにバンク構造の表面を改良する。上記の電極堆積／パターニングおよびプラズマ処理法の結果、しばしば、誘電体（３）およびＯＳＣ（７）の間の重要な接合部分が著しく損傷を受けることが観察された。結果として、装置の性能が劣化する。
【００１８】
今回、電極の堆積およびバンク構造の処理の前に誘電体を保護層で覆うと、これらの損傷を低減または完全に防ぐことすらでき、装置性能を著しく向上できるのことが見出された。
【００１９】
このことを、本発明による方法で得られ、図１ａの構成要素を含み、保護層（４）を追加的に含む装置を示す図１ｂにおいて図解する。ソースおよびドレイン電極（５）の堆積前で、バンク構造（６ｂ）のプラズマ処理前に、保護層（４）が誘電体層（３）を完全に覆うように、保護層（４）を形成した。結果として、電極で覆われずプラズマに曝露された（図１ｂには示されていない）部分の保護層（４）がプラズマまたは電極スパッタリング法によって損傷を受け、よって、この損傷より誘電体（３）を防ぎ、それにより、誘電体のための「犠牲層」として働く。従って、本来の誘電体／ＯＳＣ接合部分（３）／（７）（矢印で表されている）が回復されるように、好ましくは、プラズマ処理後でＯＳＣ層（７）のインク堆積前に保護層のこれらの部分を除去する。
【００２０】
本発明による電子装置を製造する方法は、プラズマアシストプロセス、即ち、高エネルギー粒子またはビームのプラズマへ曝露することで、例えば、Ｏ２、ＡｒまたはＣＦ４またはそれらの混合物のプラズマによる処理で生じる損傷から誘電体を保護するのに適している。また、その方法は、例えば、電極を形成またはパターニングする際の堆積法のために生じる損傷から誘電体を保護するのにも適しており、限定することなく、スパッタリング法、蒸着または真空堆積法、および引き続くリソグラフィーエッチングが挙げられる。
【００２１】
好ましい電子装置は、以下の構成要素：
−任意の構成要素として、基体（１）と、
−１つ以上の導電体、好ましくは、電極（２、５）と、
−ＯＳＣ（７）と、
−誘電体（３）を含む絶縁体と、
−絶縁体および導電体の間および／またはＯＳＣおよび導電体の間の保護層（４）と
を含む。
【００２２】
本発明の好ましい実施形態は、下記の順序で以下の構成要素：
−任意の構成要素として、基体（１）と、
−ゲート電極（２）と、
−誘電体（３）を含む絶縁体層と、
−ソースおよびドレイン電極（５）と、
−ＯＳＣ層（７）と、
−絶縁体層およびソースおよびドレイン電極間の保護層（４）と
を含むボトムゲート（ＢＧ）、ボトムコンタクト（ＢＣ）電子装置の製造方法に関する。
【００２３】
図２ａに、例として、この実施形態による単純化されたＢＧ／ＢＣ  ＯＦＥＴを図示する。そこにおいて、（１）は基体、（２）はゲート電極、（３）は誘電体層、（４）は保護層、（５）はソースおよびドレイン電極、および（７）はＯＳＣ層である。
【００２４】
この装置の製造方法は、基体（１）の上にゲート電極（２）を形成する工程と、ゲート電極（２）および基体（１）の最上部の上に誘電体層（３）を形成する工程と、誘電体層（３）の最上部の上に保護層（４）を形成する工程と、保護層（４）の最上部の上にソースおよびドレイン電極（５）を形成する工程と、任意工程としてソースおよびドレイン電極（５）で覆われていない部分の保護層を除去する工程と、電極（５）および誘電体層（３）の最上部の上にＯＳＣ層（７）を形成する工程とを含む。
【００２５】
もう一つの好ましい実施形態は、下記の順序で以下の構成要素：
−任意の構成要素として、基体（１）と、
−ゲート電極（２）と、
−誘電体（３）を含む絶縁体層と、
−ＯＳＣ層（７）と、
−ソースおよびドレイン電極（５）と、
−ＯＳＣ層およびソースおよびドレイン電極間の保護層（４）と
を含むＢＧ、トップコンタクト（ＴＣ）電子装置の製造方法に関する。
【００２６】
図２ｂに、例として、この実施形態による単純化されたＢＧ／ＴＣ  ＯＦＥＴを図示する。そこにおいて、（１）は基体、（２）はゲート電極、（３）は誘電体層、（４）は保護層、（５）はソースおよびドレイン電極、および（７）はＯＳＣ層である。
【００２７】
この装置の製造方法は、基体（１）の上にゲート電極（２）を形成する工程と、ゲート電極（２）および基体（１）の最上部の上に誘電体層（３）を形成する工程と、誘電体層（３）の最上部の上にＯＳＣ層（７）を形成する工程と、ＯＳＣ層（７）の最上部の上に保護層（４）を形成する工程と、保護層（４）の最上部の上にソースおよびドレイン電極（５）を形成する工程と、任意工程としてソースおよびドレイン電極（５）で覆われていない部分の保護層を除去する工程とを含む。
【００２８】
もう一つの好ましい実施形態は、下記の順序で以下の構成要素：
−基体（１）と、
−ソースおよびドレイン電極（５）と、
−ＯＳＣ層（７）と、
−誘電体（３）を含む絶縁体層と、
−ゲート電極（２）と、
−絶縁体層およびゲート電極間の保護層（４）と
を含むトップゲート（ＴＧ）、ボトムコンタクト電子装置の製造方法に関する。
【００２９】
図３ａに、例として、この実施形態による単純化されたＴＧ／ＢＣ  ＯＦＥＴを図示する。そこにおいて、（１）は基体、（５）はソースおよびドレイン電極、（７）はＯＳＣ層、（３）は誘電体層、（２）はゲート電極、および（４）は保護層である。
【００３０】
この装置の製造方法は、基体（１）の上にソースおよびドレイン電極（５）を形成する工程と、電極（５）および基体（１）の最上部の上にＯＳＣ層（７）を形成する工程と、ＯＳＣ層（７）の最上部の上に誘電体層（３）を形成する工程と、誘電体層（３）の最上部の上に保護層（４）を形成する工程と、保護層（４）の最上部の上にゲート電極（２）を形成する工程と、任意工程としてゲート電極（２）で覆われていない部分の保護層を除去する工程とを含む。
【００３１】
もう一つの好ましい実施形態は、下記の順序で以下の構成要素：
−基体（１）と、
−ＯＳＣ層（７）と、
−ソースおよびドレイン電極（５）と、
−誘電体（３）を含む絶縁体層と、
−ゲート電極（２）と、
−ＯＳＣ層およびソースおよびドレイン電極間の保護層（４ａ）および／または絶縁体層およびゲート電極間の保護層（４ｂ）と
を含むＴＧ、トップコンタクト電子装置の製造方法に関する。
【００３２】
図３ｂに、例として、この実施形態による単純化されたＴＧ／ＴＣ  ＯＦＥＴを図示する。そこにおいて、（１）は基体、（５）はソースおよびドレイン電極、（７）はＯＳＣ層、（３）は誘電体層、（２）はゲート電極、および（４ａ）および（４ｂ）は保護層である。
【００３３】
この装置の製造方法は、基体（１）の上にＯＳＣ層（７）を形成する工程と、任意工程としてＯＳＣ層（７）の最上部の上に保護層（４ａ）を形成する工程と、ＯＳＣ層（７）または保護層（４ａ）の最上部の上にソースおよびドレイン電極（５）を形成する工程と、任意工程としてソースおよびドレイン電極（５）で覆われていない部分の保護層（４ａ）を除去する工程と、ソースおよびドレイン電極（５）の最上部の上に誘電体層（３）を形成する工程と、任意工程として誘電体層（３）の最上部の上に保護層（４ｂ）を形成する工程と、誘電体層（３）または保護層（４ｂ）の最上部の上にゲート電極（２）を形成する工程と、任意工程としてゲート電極（２）で覆われていない部分の保護層（４ｂ）を除去する工程とを含む。
【００３４】
図４に、例として、本発明のもう一つの好ましい実施形態によるＢＧ／ＢＣ電子装置の製造方法を図解する。その様な好ましい方法は、以下の工程：
ａ）基体（１）の上に１つ以上の第１の電極（２）を提供する工程と、
ｂ）基体（１）および第１の電極（２）の上に誘電体（３）の層を提供する工程と、
ｃ）誘電体層（３）の最上部の上に保護層（４）を提供する工程と、
ｄ）保護層（４）の最上部の上に１つ以上の第２の電極（５）を提供する工程と、
ｅ）第２の電極（５）の最上部の上にフォトレジスト層（６）を提供する工程と、
ｆ）適切な方法でフォトレジスト（６）を処理して、第２の電極（５）の最上部の上にフォトレジスト（６）の有無によるパターン領域を残す工程と、
ｇ）フォトレジスト（６）で覆われていない部分の第２の電極（５）を除去する工程と、
ｈ１）フォトレジスト（６）を除去する工程と、
ｉ１）第２の電極（５）で覆われていない部分の保護層（４）を除去する工程と、
ｋ１）任意工程として、保護層（４）の残存部分を処理、例えば、洗浄して、工程ｆ）によって生じるイオンまたはドーピング部位などの残渣を除去する工程と、
ｍ１）誘電体層（３）および第２の電極（５）の覆われていない部分の上にＯＳＣ層（７）を形成する工程と、
または、工程ｈ１）〜ｍ１）の代わりに、
ｈ２）第２の電極（５）で覆われていない部分の保護層（４）を除去する工程と、
ｉ２）任意工程として、保護層（４）の残存部分を硬化する工程と、
ｋ２）フォトレジスト（６）を除去する工程と、
ｍ２）任意工程として、保護層（４）の残存部分を処理、例えば、洗浄して、工程ｆ）によって生じるイオンまたはドーピング部位などの残渣を除去する工程と、
ｎ２）誘電体層（３）および第２の電極（５）の覆われていない部分の上にＯＳＣ層（７）を形成する工程と
を含む。
【００３５】
図５に、例として、本発明のもう一つの好ましい実施形態によるＢＧ／ＢＣゲート電子装置の製造方法を図解する。その様な好ましい方法は、以下の工程：
ａ）基体（１）の上に１つ以上の第１の電極（２）を提供する工程と、
ｂ）基体（１）および第１の電極（２）の上に誘電体（３）の層を形成する工程と、
ｃ）誘電体層（３）の最上部の上に保護層（４）を提供する工程と、
ｄ）保護層（４）の最上部の上に１つ以上の第２の電極（５）を提供する工程と、
ｅ）バンク構造層（６）が保護層（４）および第２の電極（５）を少なくとも部分的に覆うように、保護層（４）および第２の電極（５）の最上部の上にバンク構造層（６）を提供する工程と、
ｆ）バンク構造層（６）と、第２の電極（５）またはバンク構造層（６）で覆われていない部分の保護層（４）とにプラズマ処理を施す工程と、
ｇ）第２の電極（５）またはバンク構造層（６）で覆われていない部分の保護層（４）を除去する工程と、
ｈ）任意工程として、保護層（４）の残存部分を処理、例えば、洗浄して、工程ｆ）によって生じるイオンまたはドーピング部位などの残渣を除去する工程と、
ｉ）誘電体層（３）および第２の電極（５）の覆われていない部分の上にＯＳＣ層（７）を形成する工程と
を含む。
【００３６】
上に記載され図４および５に示される方法において、第１の電極（２）は、好ましくは、ゲート電極であり、第２の電極（５）は、好ましくは、ソース／ドレイン電極である。トップゲートおよび／またはトップコンタクト装置は、上および図４および５に記載される方法に類似して製造できる。
【００３７】
一度形成されてしまえば、保護層は、装置の少なくともある部分において、好ましくは、最終装置中に残存し、即ち、更なる製造または方法工程の間に保護層は除去されない。例えば、保護層は、通常、電極で覆われた部分の誘電体またはＯＳＣ層の上に残存する。この目的のためには、それらの部分において保護層が（電極と共に）除去され得ないようにするため、好ましくは、保護層を安定化しなければならず、例えば、加熱または保護層の溶解性を変える他の適切な方法による。一方、引き続く工程において少なくとも部分的に保護層を除去できるように、電極によって覆われていない部分において、好ましくは、保護層は可溶性を保たなければならない。
【００３８】
このことは、電極を形成またはパターン化するために行われるスパッタ／エッチング法工程の間または後に、保護層の材料を化学的に改変することで達成できる。
【００３９】
加えて、保護層は、それの上に形成される電極に対して十分な接着性を示さなければならない。このことは、保護層の材料および保護層の厚みを適当に選択することで達成できる。
【００４０】
もう一つの好ましい実施形態においては、例えば、より親水的にするなど保護層の溶解性を変え、保護層を直交極性溶媒中で現像できるように、プラズマへの曝露の間に保護層を改変する。この場合、保護層の侵されていない部分は装置中に残存し、損傷を受けた部分のみが除去される。
【００４１】
プラズマ処理または電極形成の後、電極で覆われていない部分の誘電体またはＯＳＣ層より保護層を除去できる。このことは、例えば、湿式化学的除去などの標準的な方法で達成できる。保護層の（部分的）湿式化学的除去の後、誘電体層の初期特性が回復する。
【００４２】
例えば、プラズマアシストプロセスにおいて形成される高反応性種の衝突より初期の誘電体表面を保護するのに十分な厚みであるよう、保護層を選択しなければならない。好ましくは、保護層の厚みは、１〜５００ｎｍ、非常に好ましくは、１〜１００ｎｍである。
【００４３】
もう一つの好ましい実施形態において、マスクを通して堆積される電子（スパッタされたイオンの貫通の結果）が保護層の底面を（リフトオフが起きないように）「安定化」するように、および、曝露されていない保護層が適切な溶媒において現像される（「自己パターン化の考え方」）ことで、初期の誘電体／ＯＳＣ層表面を回復できるように、保護層は十分に薄い。この好ましい実施形態による保護層の厚みは、好ましくは、１〜５００ｎｍ、非常に好ましくは、１〜１００ｎｍである。
【００４４】
保護層の材料は、好ましくは、有機材料であるが、例えば、真空堆積された酸化物、溶液加工可能なナノ粒子などの無機材料でもよく、導電性でも非導電性でもよく、それらの混成体でもよい。好ましくは、保護層の材料は、溶液プロセス可能または真空堆積技術で堆積できる材料、例えば、パラ−キシリレンなどのパリレン（米国特許第３，３４２，７５４号明細書に記載される通り）、非常に好ましくは、溶液プロセス可能な有機ポリマーより選択される。
【００４５】
広範囲の材料が保護層における使用に適している。上述の通り、電極に対する良好な接着性に加え、保護層の材料は、好ましくは、以下の特性の１つ以上を示さなければならない：
−電子装置を製造するために使用される標準的な誘電体上での良好な接着性、
−高い構造的完全性、例えば、高いガラス温度の重合体またはアモルファス材料または架橋された材料を使用することによる、または、例えば、熱硬化または光硬化による引き続くプロセスまたは現像工程（即ち、誘電／ＯＳＣ層上に形成後）において架橋され得る１個以上の官能基を含む材料を使用することによる、
−良好なドライエッチング耐性、例えば、Ｓｉ含有またはフッ化ポリマー、脂肪族籠構造のポリマー（アダマンチルなど）、ポリイミドなどを使用することによる、
−低誘電率、好ましくは、誘電体層の誘電率の範囲内である、
−高いＵＶ吸収、例えば、混合された高ＵＶ吸収分子を通して、
−抗酸化特性、基または成分を含む材料、
−導電体または半導体特性、基または成分を含む材料、
−低いガス透過率、
−フォトレジスト剥離に対する高い耐性。
【００４６】
このことは、単一の材料または材料の組み合わせ（混合物）のいずれかを使用することで達成でき、特定の方法を選択的に採用できる。
【００４７】
ＯＳＣ層および電極（１つおよび複数）の間に保護層を形成する場合（例えば、図２ｂに示される通りのＢＧ／ＴＣ装置において）、装置性能が悪影響を受け過ぎないようにするため、保護層の材料それ自身または選択された厚みが絶縁的過ぎてはならない。
【００４８】
もう一つの好ましい実施形態において、保護層の材料は、プラズマを基礎とする方法に対して高いエッチング耐性を有している。保護層は、とりわけ、高エネルギー粒子またはビームの衝突に対して層の底面を保護する機能を有する。この保護機能は、保護層の厚みを増加する、または、そのような高エネルギー粒子またはビームに対する安定性が増加された保護層材料を使用することで増強できる。安定性の高い材料を使用する場合、厚みを減少でき、装置配置に有利である。
【００４９】
高いＵＶ吸収性（特に３００ｎｍより短い波長範囲において）を有する、または、高いＵＶ吸収性（特に３００ｎｍより短い波長範囲において）を有する官能基または成分を１つ以上含む保護層材料が更に好ましい。
【００５０】
トランジスタの性能に対して、特に、電極によって覆われ最終装置に残存する部分の保護層において、特に、トランジスタのチャネルの近傍に位置する部分において、保護層材料が悪影響を及ぼさないか、僅かな程度のみであるように保護層材料を選択しなければならない。例えば、保護層が絶縁材料を含み大きな厚みを有する場合、ＯＳＣ層中への電荷キャリアの注入が保護層によって阻害されることがある。一方、高い誘電体誘電率の材料を含む保護層は、電荷キャリアの移動度を低下させることがある。加えて、プラズマ処理法で生じる反応性生成物が、保護層よりＯＳＣ層へ輸送されることもある。場合によっては、イオンやドーピング部位などの反応性生成物を、選択的処理（例えば、洗浄）工程によって除去できる。
【００５１】
適切で好ましい保護層材料としては、制限することなく、ペルフルオロ化または部分的にフッ素化された有機ポリマー、例えば、商業的に入手可能なＨＩＭＡＬ（登録商標）シリーズ（日立社）からのものなどのポリイミド、例えば、商業的に入手可能なＡｖａｔｒｅｌ（登録商標）シリーズ（Ｐｒｏｍｅｒｕｓ社）、Ｔｏｐａｓ（登録商標）シリーズ（Ｔｉｃｏｎａ社）またはＺｅｏｎｏｒ（登録商標）シリーズ（Ｚｅｏｎ  Ｃｈｅｍｉｃａｌｓ社）からのものなどのポリシクロオレフィン、追加の官能基を有する誘電体ポリマー、例えば、商業的に入手可能なＡｌｋｏｘｙｓｉｌａｎｅ  Ａｐｒｉｍａ（登録商標）シリーズ（Ｐｒｏｍｅｒｕｓ社）からのものなどのアルコキシシランまたはビニルアルコキシシラン基を有するポリシクロオレフィン、ポリアセナフチレンまたはそれのコポリマーなどのＵＶ吸収性ポリマー、または前述のポリマーの硬化性前駆体が挙げられる。
【００５２】
特に好ましくは、保護層材料は高溶解性のフルオロポリマーより選択され、例えば、式１［ポリ（１，１，２，４，４，５，５，６，７，７−デカフルオロ−３−オキサ−１，６−ヘプタジエン］のペルフルオロ（１−ブテニルビニルエーテル）ホモシクロポリマーなどの商業的に入手可能なＣｙｔｏｐ（登録商標）シリーズ（旭硝子社）
【００５３】
【化１】
0005657379.tif 000002
、
または、式２のポリ［４，５−ジフルオロ−２，２−ビス（トリフルオロメチル）−１，３−ジオキソール−ｃｏ−テトラフルオロエチレンなどの商業的に入手可能なＴｅｆｌｏｎＡＦ（登録商標）シリーズ（ＤｕＰｏｎｔ社）
【００５４】
【化２】
0005657379.tif 000003
、
更に、式３のポリアセナフチレン
【００５５】
【化３】
0005657379.tif 000004
、
式４のポリ−Ｎ−ビニルカルバゾール
【００５６】
【化４】
0005657379.tif 000005
、
式５のポリ（２−ビニルナフタレン
【００５７】
【化５】
0005657379.tif 000006
、
式６のポリ（４−ビニルビフェニル）
【００５８】
【化６】
0005657379.tif 000007
、
または、式７のポリ（１−ビニルナフタレン）
【００５９】
【化７】
0005657379.tif 000008
、
式中、ｎは１より大きい整数、０＜ｘ＜１および０＜ｙ＜１であり、または、上記の式１〜７の１つ以上の単位を含むコポリマーである。式３〜７のポリマーは、Ａｌｄｒｉｃｈ社より商業的に入手できる。
【００６０】
装置にＣＦ４プラズマ処理を施す場合、Ｏ２プラズマ法と比較して、ＵＶ吸収による損傷の危険性がより高くなる。それらの条件下において、多くの材料が架橋する傾向にある。この場合、保護層材料を含有するシリコンが特に好ましく、例えば、硬化性ポリシルセスキオキサン、例えば、ＨａｒｄＳｉｌ（商標）シリーズ（Ｇｅｌｅｓｔ社、Ｍｏｒｒｉｓｖｉｌｌｅ市、ペンシルベニア州、アメリカ合衆国より商業的に入手可能）のもの、またはＡＳ４０００  Ｈａｒｄｃｏａｔ（商標）、ＡＳ４７００  Ｈａｒｄｃｏａｔ（商標）またはＳＨＣ（商標）５０２０などのＡＳ  Ｈａｒｄｃｏａｔ（商標）またはＳＨＣ（商標）シリーズ（Ｍｏｍｅｎｔｉｖｅ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｍａｔｅｒｉａｌｓ社、Ｗｉｌｔｏｎ市、コネティカット州、アメリカ合衆国より商業的に入手可能）の材料、または、熱硬化性ポリシロキサン樹脂、例えば、Ｔｅｃｈｎｅｇｌａｓ社、Ｐｅｒｒｙｓｂｕｒｇ市、オハイオ州、アメリカ合衆国より商業的に入手可能なものなどである。
【００６１】
本発明のもう一つの好ましい実施形態においては、保護層は、誘電体層と同一の材料を含むか、好ましくは、それより成る。このことは、保護層の接着性が改良され、加工の際の応力（例えば、個々の層の異なる熱係数のため生じる）が低減されると言う利点を有する。
【００６２】
もう一つの好ましい実施形態においては、誘電体層の材料が１個以上の反応性基を有する化合物を含み、引き続く反応工程において、例えば、グラフト化または共重合化など、保護層材料と反応させることができ、材料間の共有結合を達成できる。
【００６３】
基体、絶縁体、導電体または電極、およびＯＳＣなどの電子装置の他の構成要素または機能層は標準的な材料より選択でき、標準的な方法によって製造および装置に形成できる。これらの構成要素および層にとって適切な材料および製造方法は当業者に既知であり、文献に記載されている。
【００６４】
形成方法としては、液体塗布および蒸着または真空堆積が挙げられる。好ましい堆積技術としては、限定することなく、浸漬塗布、スピン塗布、インクジェット印刷、レタープレス印刷、スクリーン印刷、ドクターブレード塗布、ローラー印刷、逆ローラー印刷、オフセットリソグラフィー印刷、フレキソ印刷、ウェブ印刷、噴霧塗布、はけ塗り塗布またはパッド印刷が挙げられる。インクジェット印刷により高解像度の層および装置を製造できるため、インクジェット印刷が特に好ましい。
【００６５】
一般に、本発明による電子装置における機能層の厚みは１ｎｍ（単層の場合）から１０μｍ、好ましくは、１ｎｍ〜１μｍ、より好ましくは、１ｎｍ〜５００ｎｍである。
【００６６】
種々の基体を有機電子装置の製造のために使用でき、例えば、ガラスまたはプラスチックであり、プラスチック材料が好ましく、例として、アルキド樹脂、アリルエステル、ベンゾシクロブテン、ブタジエン−スチレン、セルロース、セルロースアセテート、エポキシド、エポキシポリマー、エチレン−クロロトリフルオロエチレン、エチレン−テトラ−フルオロエチレン、ガラス繊維強化プラスチック、フルオロカーボンポリマー、ヘキサフルオロプロピレンビニリデンフルオリドコポリマー、高密度ポリエチレン、パリレン、ポリアミド、ポリイミド、ポリアラミド、ポリジメチルシロキサン、ポリエーテルスルホン、ポリエチレン、ポリエチレンナフタレート、ポリエチレンテレフタレート、ポリケトン、ポリメチルメタクリレート、ポリプロピレン、ポリスチレン、ポリスルホン、ポリテトラフルオロエチレン、ポリウレタン、ポリ塩化ビニル、シリコーンゴム、シリコーンが挙げられる。好ましい基体材料は、ポリエチレンテレフタレート、ポリイミドおよびポリエチレンナフタレートである。基体は、上の材料で被覆された任意のプラスチック材料、金属またはガラスでもよい。基体は、好ましくは、良好なパターン鮮明度を保証するために均質でなければならない。また、押出、延伸、ラビングまたは光化学的技術によって基体を均一に事前に配向してもよく、キャリアの移動度を高めるための、有機半導体の配向を誘発する。
【００６７】
絶縁体層のための誘電体材料は、無機または有機、またはその２種類の複合体でよい。絶縁体は周辺の環境で加工できる液体塗布されることが好ましいが、各種の真空堆積技術によって堆積することもできる。絶縁体がパターン化されている場合、それは層間絶縁体の機能を担うことができるか、ＯＦＥＴのためのゲート絶縁体として働くことができる。好ましい堆積技術としては、限定することなく、浸漬塗布、スピン塗布、インクジェット印刷、レタープレス印刷、スクリーン印刷、ドクターブレード塗布、ローラー印刷、逆ローラー印刷、オフセットリソグラフィー印刷、フレキソ印刷、ウェブ印刷、噴霧塗布、はけ塗り塗布またはパッド印刷が挙げられる。インクジェット印刷により高解像度の層および装置を製造できるため、インクジェット印刷が特に好ましい。場合によっては、誘電体材料を架橋または硬化でき、溶媒に対するより良好な耐性および／または構造的完全性および／またはパターン可能化（フォトリソグラフィー）を達成する。好ましいゲート絶縁体は、ＯＳＣに低誘電率の接合部分を提供するものである。
【００６８】
適切で好ましい有機誘電体材料としては、限定することなく、フッ化パラ−キシレン、フルオロポリアリールエーテル、フッ化ポリイミド、ポリスチレン、ポリ（α−メチルスチレン）、ポリ（α−ビニルナフタレン）、ポリ（ビニルトルエン）、ポリエチレン、シス−ポリブタジエン、ポリプロピレン、ポリイソプレン、ポリ（４−メチル−１−ペンテン）、ポリ（４−メチルスチレン）、ポリ（クロロトリフルオロエチレン）、ポリ（２−メチル−１，３−ブタジエン）、ポリ（ｐ−キシリレン）、ポリ（α−α−α’−α’テトラフルオロ−ｐ−キシリレン）、ポリ［１，１−（２−メチルプロパン）ビス（４−フェニル）カーボネート］、ポリ（シクロヘキシルメタクリレート）、ポリ（クロロスチレン）、ポリ（２，６−ジメチル−１，４−フェニレンエーテル）、ポリイソブチレン、ポリ（ビニルシクロヘキサン）、ポリ（ビニルケイ皮酸）、ポリ（４−ビニルビフェニル）、ポリ（１，３−ブタジエン）、ポリフェニレンが挙げられる。更に、コポリマーが好ましく、ポリ（エチレン／テトラフルオロエチレン）、ポリ（エチレン／クロロトリフルオロ−エチレン）、フッ化エチレン／プロピレンコポリマー、ポリスチレン−ｃｏ−α−メチルスチレン、エチレン／エチルアクリレートコポリマー、ポリ（スチレン／１０％ブタジエン）、ポリ（スチレン／１５％ブタジエン）、ポリ（スチレン／２，４ジメチルスチレン）などの規則的、ランダムまたはブロックコポリマーが挙げられる。更に、商業的に入手可能なＴｏｐａｓ（登録商標）シリーズ（Ｔｉｃｏｎａ社）からのポリマー、商業的に入手可能なＡｖａｔｒｅｌ（登録商標）シリーズ（Ｐｒｏｍｅｒｕｓ社）からのものなどのポリシクロオレフィンおよび商業的に入手可能なＣｙｔｏｐ（登録商標）シリーズ（旭硝子社）またはＴｅｆｌｏｎＡＦ（登録商標）シリーズ（ＤｕＰｏｎｔ社）からのものなどの高溶解性ペルフルオロポリマーが好ましい。
【００６９】
特定の装置のためには、高い誘電率の誘電体材料を使用することが好ましい場合もある。このタイプの適切で好ましい有機誘電体材料としては、限定することなく、例えば、ポリビニルアルコール、ポリビニルフェノール、ポリメチルメタクリレート、シアノエチルプルランなどのシアノエチル化多糖類、ポリフッ化ビニリデンなどの高誘電率フルオロポリマー、ポリウレタンポリマーおよびポリ（塩化ビニル／酢酸ビニル）ポリマーが挙げられる。このタイプの適切で好ましい無機誘電体材料としては、限定することなく、例えば、ＴｉＯ２、Ｔａ２Ｏ５、ＳｒＴｉＯ３、Ｂｉ４Ｔｉ３Ｏ１２、ＢａＭｇＦ４、チタン酸バリウムジルコニウムまたはチタン酸バリウムストロンチウムの複合体が挙げられる。
【００７０】
本発明の好ましい実施形態において、絶縁体層は、低い誘電率を有する、好ましくは、例えば、国際特許出願公開第０３／０５２８４１号パンフレットに記載される通り、１．１〜３．０未満の比誘電率を有する有機誘電体材料を含むか、または、それより成る。この実施形態のために適切で好ましい材料としては、限定することなく、ポリプロピレン、ポリイソブチレン、ポリ（４−メチル−１−ペンテン）、ポリイソプレン、ポリ（ビニルシクロヘキサン）、またはこれらの材料の少なくとも１つのモノマー単位を含有するコポリマー、Ａｖａｔｒｅｌ（登録商標）シリーズからのものなどのポリシクロオレフィンおよびフルオロポリマー、特に、Ｃｙｔｏｐ（登録商標）またはＴｅｆｌｏｎＡＦ（登録商標）シリーズからのものが挙げられる。
【００７１】
本発明のもう一つの好ましい実施形態において、誘電体層は、保護層と同一の材料を含むか、または、それより成る。
【００７２】
導電体は、例えば、ＯＦＥＴまたは他の電子装置の電極、またはＯＦＥＴおよび他の素子の間の相互接続である。また、導電体は、ＯＦＥＴ回路におけるパッシブ回路素子、例えば、ＲＦＩＤタグ用のキャパシタ、導電体またはアンテナなどの部分として機能する場合もある。導電体または電極は、噴霧、浸漬、ウェブまたはスピン塗布などの液体塗布、または真空堆積または蒸着法で堆積できる。
【００７３】
適切な導電体および電極材料およびそれらを形成する方法は、当業者に既知である。適切な電極材料としては、限定することなく、無機または有機材料、またはその２種類の複合体が挙げられる。適切な導電体または電極材料の例としては、ポリアニリン、ポリピロール、ＰＥＤＯＴまたはドープされた共役ポリマー、更に、グラファイトまたはＡｕ、Ａｇ、Ｃｕ、Ａｌ、Ｎｉまたはそれらの混合物などの金属の粒子の分散物またはペースト、ならびに、例えば、Ｃｕ、Ｃｒ、Ｐｔ／Ｐｄなどのスパッタコートまたは蒸着金属、および、例えば、ＩＴＯなどのスパッタコートまたは蒸着半導体が挙げられる。また、有機金属前駆体も液相より沈積して使用できる。
【００７４】
ＯＳＣ材料およびＯＳＣ層を形成する方法は、当業者に既知で文献に記載されている標準的な材料および方法より選択できる。
【００７５】
ＯＦＥＴ層がＯＳＣであるＯＦＥＴ装置の場合、ＯＳＣはｎ型またはｐ型ＯＳＣのいずれでもよく、真空堆積または蒸着によって堆積でき、または、好ましくは、溶液より堆積できる。好ましいＯＳＣは、１０−５ｃｍ２Ｖ−１ｓ−１を超えるＦＥＴ移動度を有する。
【００７６】
ＯＳＣは、例えば、ＯＦＥＴにおけるアクティブチャネル材料または有機整流ダイドードの層成分として使用される。周辺の環境で加工できる液体塗布によって堆積されるＯＳＣが好ましい。ＯＳＣは、好ましくは、任意の液体塗布技術により、噴霧、浸漬、ウェブ、スピン塗布または堆積される。また、インクジェット堆積も適切である。ＯＳＣを真空堆積または蒸着することもできる。
【００７７】
また、半導体チャネルは、同じ型の半導体の２種類以上の複合体でもよい。更に、層をドープする効果のために、例えば、ｐ型チャネル材料をｎ型材料と混合してもよい。また、多層の半導体層も使用できる。例えば、絶縁体との接合部分の近傍において半導体は真性でよく、真性層に隣接して高度にドープされた領域を追加的に塗布することもできる。
【００７８】
ＯＳＣ材料は、少なくとも３個の芳香族環を含有する任意の共役芳香族分子でよい。ＯＳＣは、好ましくは、５員、６員または７員の芳香族環を含有し、より好ましくは、５員または６員の芳香族環を含有する。材料はモノマー、オリゴマーまたはポリマーでよく、混合物、分散物および配合物でもよい。
【００７９】
それぞれの芳香族環は、Ｓｅ、Ｔｅ、Ｐ、Ｓｉ、Ｂ、Ａｓ、Ｎ、ＯまたはＳより、好ましくは、Ｎ、ＯまたはＳより選ばれる１個以上のヘテロ原子を含有してもよい。
【００８０】
芳香族環は、アルキル、アルコキシ、ポリアルコキシ、チオアルキル、アシル、アリールまたは置換アリール基、ハロゲン（特にフッ素）、シアノ、ニトロまたは−Ｎ（Ｒ３）（Ｒ４）で表される置換されていてもよい２級または３級アルキルアミンまたはアリールアミンで置換されていてもよく、ただし、Ｒ３およびＲ４は、それぞれ独立に、Ｈ、置換されていてもよいアルキル、置換されていてもよいアリール、アルコキシまたはポリアルコキシ基である。Ｒ３およびＲ４がアルキルまたはアリールの場合、これらはフッ素化されていてもよい。
【００８１】
環は縮合されていてもく、または−Ｃ（Ｔ１）＝Ｃ（Ｔ２）−、−Ｃ≡Ｃ−、−Ｎ（Ｒ’）−、−Ｎ＝Ｎ−、（Ｒ’）＝Ｎ−、−Ｎ＝Ｃ（Ｒ’）−などの共役結合基で結合されていてもよい。Ｔ１およびＴ２は、それぞれ独立に、Ｈ、Ｃｌ、Ｆ、−Ｃ≡Ｎまたは低級アルキル基、特にＣ１〜４アルキル基を表し；Ｒ’はＨ、置換されていてもよいアルキルまたは置換されていてもよいアリールを表す。Ｒ’がアルキルまたはアリールの場合、これらはフッ素化されていてもよい。
【００８２】
本発明において使用できる他のＯＳＣ材料としては、以下の化合物、オリゴマーおよび化合物の誘導体が挙げられる：ポリアセン、ポリフェニレン、ポリ（フェニレンビニレン）、ポリフルオレンなどの共役炭化水素ポリマー（これらの共役炭化水素ポリマーのオリゴマーを含む）；テトラセン、クリセン、ペンタセン、ピレン、ペリレン、コロネン、またはこれらの置換誘導体などの縮合芳香族炭化水素；ｐ−クオターフェニル（ｐ−４Ｐ）、ｐ−クインクエフェニル（ｐ−５Ｐ）、ｐ−セクシフェニル（ｐ−６Ｐ）、またはこれらの可溶性置換誘導体などのパラ置換フェニレンオリゴマー；ポリ（３−置換チオフェン）、ポリ（３，４−二置換チオフェン）、ポリベンゾチオフェン、ポリイソチアナフテン、ポリ（Ｎ−置換ピロール）、ポリ（３−置換ピロール）、ポリ（３，４−二置換ピロール）、ポリフラン、ポリピリジン、ポリ−１，３，４−オキサジアゾール、ポリイソチアナフテン、ポリ（Ｎ−置換アニリン）、ポリ（２−置換アニリン）、ポリ（３−置換アニリン）、ポリ（２，３−二置換アニリン）、ポリアズレン、ポリピレンなどの共役へテロ環式ポリマー；ピラゾリン化合物；ポリセレノフェン；ポリベンゾフラン；ポリインドール；ポリピリダジン；ベンジジン化合物；スチルベン化合物；トリアジン；置換されたメタロ−または金属を含まない−ポルフィン、フタロシアニン、フルオロフタロシアニン、ナフタロシアニンまたはフルオロナフタロシアニン；Ｃ６０およびＣ７０フラーレン；Ｎ，Ｎ’−ジアルキル、置換ジアルキル、ジアリールまたは置換ジアリール−１，４，５，８−ナフタレンテトラカルボン酸ジイミドおよびフッ化誘導体；Ｎ，Ｎ’−ジアルキル、置換ジアルキル、ジアリールまたは置換ジアリール−３，４，９，１０−ペリレンテトラカルボン酸ジイミド；バソフェナントロリン；ジフェノキノン；１，３，４−オキサジアゾール；１１，１１，１２，１２−テトラシアノナフト−２，６−キノジメタン；α，α’−ビス（ジチエノ［３，２−ｂ２’，３’−ｄ］チオフェン）；２，８−ジアルキル、置換ジアルキル、ジアリールまたは置換ジアリールアントラジチオフェン；２’，２’−ビベンゾ［１，２−ｂ：４，５−ｂ’］ジチオフェン。好ましい化合物は、上記リストからのもの、およびそれらの可溶性な誘導体である。
【００８３】
特に好ましいＯＳＣ材料は置換されたヘテロアセンまたはペンタセンで、特には、６，１３−ビス（トリアルキルシリルエチニル）ペンタセン、またはヘテロアセン誘導体またはそれの置換誘導体で、米国特許第６，６９０，０２９号明細書または国際特許出願公開第２００５／０５５２４８号パンフレットに記載される通りである。
【００８４】
任意成分として、例えば、国際特許出願公開第２００５／０５５２４８号パンフレットに記載される通り、粘弾性特性を調節するために、ＯＳＣ層は１つ以上の有機バインダーを含む。
【００８５】
文意が他に明瞭に示唆しない限り、本明細書において使用される場合、ここで用語の複数形は単数形を含むものとして構成され、逆もそうである。
【００８６】
本明細書の記載および特許請求の範囲を通して、用語「含む」および「含有する」およびその用語の変形、たとえば、「含んでいる」および「含む」は、「限定はされることなく含む」ことを意味し、他の成分を除外することを意図するもの（除外するもの）ではない。
【００８７】
本発明の先述の実施形態の変形も、本発明の範囲内に収まる限り行うことができることが分かるであろう。本明細書で開示されるそれぞれの様態は、他に明言しない限り、同一、同等または同様な目的として働く代わりの様態によって置き換えることができる。よって、他に明言しない限り、開示されるそれぞれの様態は、包括的な一連の同等または同様な様態の単なる１つの例である。
【００８８】
本明細書で開示される全ての様態は、そのような様態および／または工程の少なくとも幾つかが互いに両立しない組み合わせを除き、任意の組み合わせで組み合わせてもよい。特に、本発明の好ましい様態は、本発明の全ての態様で適用でき、任意の組み合わせで使用できる。同様に、必須ではない組み合わせにおいて記載される様態を、（組み合わせることなく）別々に使用してもよい。
【００８９】
上に記載される様態、特に好ましい実施形態の多くは、それら自体で発明であり、本発明の実施形態の単なる一部分ではないことが分かるであろう。本願において特許請求される任意の発明に追加するか代わりに、これらの様態に対しても独立した特許保護を考えることができる。
【実施例】
【００９０】
ここで、以下の例を参照して、本発明を更に詳細に記載するが、それは単なる例示であって、本発明の範囲を限定するものではない。
【００９１】
他に明言しない限り、例で記載されるＯＦＥＴはボトムゲートＯＦＥＴで、以下の材料およびパラメータを含む：
ソースおよびドレイン電極（Ｓ／Ｄ）：Ａｕ
ゲート電極（Ｇ）：パターン化されたＡｌゲート
チャネル幅（Ｗ）：１０００μｍ（それぞれ互いに面しているＳおよびＤの長さ）
チャネル長（Ｌ）：５０μｍ（それぞれ互いからのＳおよびＤの距離）
静電容量（Ｃ）：３ｎＦ／ｃｍ２＝推定厚み１０００ｎｍ
誘電体材料：Ａｖａｔｒｅｌ（登録商標）（Ｐｒｏｍｅｒｕｓ社）
ＯＳＣ材料：１％の式Ｉのポリトリアリールアミン（ＰＴＡＡ）、ｎ＝５０、完全にＨで末端封止
【００９２】
【化８】
0005657379.tif 000009
他に明言しない限り、例で記載されるＯＦＥＴは以下の方法工程で製造され、ただし、工程７（保護層の形成）、工程９（プラズマ処理）および工程１０（保護層の現像および除去）は任意工程である：
１）商業的に入手可能なガラス基体（Ｃｏｒｎｉｎｇ  Ｇｌａｓｓ社製Ｅａｇｌｅ（登録商標）２０００）を３０分間５０℃より高温で３％Ｄｅｃｏｎｅｘ中において超音波洗浄し、次いで、ＤＩ水で濯ぎ、
２）シャドーマスクを通して、２５ｎｍのＡｌゲート電極層を蒸着し、
３）接着促進剤Ｌｉｓｉｃｏｎ  Ｍ００９（メルク社製）をスピンコートすることで基体の表面を処理し、
４）３０秒間１５００ｒｐｍで光開始剤を含有するＭＡＫ中において絶縁体材料Ａｖａｔｒｅｌ（登録商標）（Ｐｒｏｍｅｒｕｓ社）の溶液をスピンコートすることで誘電体層を形成し、
５）１分間１２０℃までホットプレート上で誘電体層を加熱し、３０秒間ＵＶ光（２５４ｎｍ）に曝露することで硬化し、続いて、３分間１２０℃までホットプレート上で再加熱し、
６）Ｌｉｓｉｃｏｎ（商標）Ｍ００８（メルク社製）で反応的に洗浄し、
７）保護層をスピンコートし、ホットプレート上で乾燥（１分間１００℃）し、
８）マスク（２５ｎｍ）を通してＡｕ電極を蒸着し、
９）Ｔｅｐｌａマイクロ波オーブン中において５００Ｗで１分間、装置をＯ２プラズマに曝露し、
１０）保護層を現像（１分未満の浸漬時間、スピンオフ）し、適当な溶媒を使用して洗浄し、
１１）ＳＡＭ処理（Ｌｉｓｉｃｏｎ（商標）Ｍ００１、メルク社）および、必要に応じて、ＯＳＣ層で装置をコートする。
【００９３】
ＯＦＥＴの性能を測定するために、ソース電極の電位に対して相対的にトランジスタに電圧を印加する。ｐ型ゲート材料の場合、負電位をゲートに印加すると、ゲート誘電体の反対側の半導体中に正の電荷キャリア（正孔）が蓄積する（ｎチャネルＦＥＴについては、正の電圧を印加する）。これは、蓄積モードと呼ばれる。静電容量／ゲート誘電体の面積Ｃｉによって、そのようにして誘発される電荷の量が決定される。負の電位ＶＤＳをドレインに印加すると、蓄積されたキャリアによってソース−ドレイン電流ＩＤＳが生じ、それは、蓄積したキャリアの密度、および、重要なことに、ソース−ドレインチャネルにおけるキャリアの移動度に主に依存する。ドレインおよびソース電極の配置、大きさおよび距離などの形状的要因も、電流に影響する。典型的には、ゲートおよびドレイン電圧の範囲を、装置の研究中に走査する。ソース−ドレイン電流は、式（１）で記述される：
【００９４】
【数１】
0005657379.tif 000010
式中、Ｖ０はオフセット電圧であり、ＩΩはゲート電圧から独立した抵抗電流であり、材料の有限導電率によるものである。他のパラメータは、上で定義される通りである。
【００９５】
電気的測定のために、トランジスタサンプルをサンプルホルダーに搭載する。Ｋａｒｌ  Ｓｕｓｓ社製ＰＨ１００ミニチュアプローブヘッドを使用して、ゲート、ドレインおよびソース電極にマイクロプローブを接続する。これらを、Ｈｅｗｌｅｔｔ−Ｐａｃｋａｒｄ社製４１５５Ｂパラメータアナライザに連結する。ドレイン電圧を−５Ｖに設定し、ゲート電圧を＋２０〜−６０Ｖに０．５Ｖ刻みに走査する。このあと、ドレインを−６０Ｖに設定し、＋２０Ｖおよび−６０Ｖの間でゲートを再び走査する。蓄積中、｜ＶＧ｜＞｜ＶＤＳ｜であれば、ソース−ドレイン電流はＶＧに対して直線的に変化する。よって、電界効果移動度は、式（２）で与えられるＶＧに対するＩＤＳの勾配（Ｓ）より計算できる：
【００９６】
【数２】
0005657379.tif 000011
下で引用される全ての電界効果移動度は、（他に言及しなければ）この方式を使用して計算される。電界効果移動度がゲート電圧によって変化する場合、その値は、蓄積モード中で｜ＶＧ｜＞｜ＶＤＳ｜である方式において達する最も高いレベルとする。
【００９７】
トランジスタのオフ電流は、＋２０Ｖから−６０Ｖにゲート走査の間で記録される最低の電流として定義される。このことは、使用されるドレイン電圧の両者について言う。装置のオン／オフ比は、Ｖｇが−６０Ｖにおける電流をＶｄ＝−６０Ｖへの走査における最低のオフ電流によって割ることで定義される。
【００９８】
＜比較例１：プラズマ処理工程を使用するか使用しないで、保護層のないＯＦＥＴを製造する＞
第１のシリーズのＯＦＥＴ装置を、上記の通り工程１〜６、８および１１により、保護層を形成および現像（工程７、１０）せず、プラズマ処理（工程９）なしで製造する。
【００９９】
第２のシリーズのＯＦＥＴ装置を上記の通り製造するが、工程８における電極の形成前にプラズマ処理（工程９、Ｔｅｐｌａ  ４００マイクロ波オーブン中において１０００Ｗで１分間、Ｏ２プラズマに曝露）を施す。装置の性能を、上記の通り測定する。
【０１００】
表１および図６ａに、プラズマ処理工程なしで製造されたＯＦＥＴの輸送特性、移動度およびオン／オフ比を示す。
【０１０１】
【表１】
0005657379.tif 000012
表２および図６ｂに、プラズマ処理工程ありで製造されたＯＦＥＴの輸送特性、移動度およびオン／オフ比を示す。
【０１０２】
【表２】
0005657379.tif 000013
誘電体のＯ２プラズマ処理は、ＯＦＥＴの性能に悪影響を有することが見て取れる。移動度ならびにオン電流は２桁にわたり減少している。処理により誘電体の表面が分極し、よって高いｋになると説明することが可能である。そして、これにより装置の性能が著しく低下する。
【０１０３】
＜例１：５００ＷのＯ２プラズマ処理工程を使用して、厚みを変化させた保護層を有するＯＦＥＴを製造する＞
上記の通り工程１〜１１により、厚みを変化させた保護層を有する一連のＯＦＥＴを製造し、プラズマ処理を施す。誘電体材料（工程４）はＡｖａｔｒｅｌ（登録商標）（Ｐｒｏｍｅｒｕｓ社製）である。保護層材料（工程７）は、以下の式のアセナフテンポリマー（ポリアセナフチレン、Ａｌｄｒｉｃｈ社）である。
【０１０４】
【化９】
0005657379.tif 000014
ただし、Ｍｗ＝５０００〜１００００である。
【０１０５】
プラズマ処理（Ｔｅｐｌａ  ４００マイクロ波オーブン中、５００ｍｌ／分、５００Ｗ、１分間、Ｏ２プラズマに曝露）を施す前に、両方の一連の装置にソースおよびドレイン電極を形成する（工程８）。Ｏ２プラズマで処理（工程９）後、１：１のイソプロピルアルコール：シクロヘキサノン混合物を使用して、保護層を現像および洗浄（１０秒浸漬、５秒スピンコート、イソプロピルアルコールで洗浄）する（工程１０）。
【０１０６】
ＯＳＣ材料（工程１１）は、上で示した式ＩのＰＴＡＡである。
【０１０７】
装置の性能を上記の通り測定する。
【０１０８】
表３および図７ａに、５００ＷのＯ２プラズマ処理（工程９）後、保護層（工程７、１０）なしで製造される装置において典型的に測定される通りの、ＯＦＥＴの輸送特性、移動度およびオン／オフ比を示す。
【０１０９】
【表３】
0005657379.tif 000015
表４および図７ｂに、５００ＷのＯ２プラズマ処理（工程９）後、６０ｎｍの保護層（工程７、１０）ありで製造される装置において典型的に測定される通りの、ＯＦＥＴの輸送特性、移動度およびオン／オフ比を示す。
【０１１０】
【表４】
0005657379.tif 000016
表５および図７ｃに、５００ＷのＯ２プラズマ処理（工程９）後、１５ｎｍの保護層（工程７、１０）ありで製造される装置において典型的に測定される通りの、ＯＦＥＴの輸送特性、移動度およびオン／オフ比を示す。
【０１１１】
【表５】
0005657379.tif 000017
保護されていない誘電体のＯ２プラズマ処理は、ＯＦＥＴの性能に悪影響を有することが見て取れる。移動度ならびにオン電流は２桁にわたり減少している。対して、保護層を有する装置は、高い移動度およびオン／オフ比と共に著しく改良された性能を有する。
【０１１２】
上の例より、５００Ｗのプラズマ処理後にＯＦＥＴの性能を保持するためには、１５ｎｍの厚みであれば保護層を使用できることが見て取れる。
【０１１３】
＜例２：１ｋＷのＯ２プラズマ処理工程を使用して、６０ｎｍ厚の保護層を有するＯＦＥＴを製造する＞
表６および図８に、プラズマ処理（工程９）後、６０ｎｍの保護層（工程７、１０）ありで製造される装置において典型的に測定される通りの、ＯＦＥＴの輸送特性、移動度およびオン／オフ比を示す。例１と比較して、Ｏ２プラズマの強度は２倍（５００Ｗの代わりに１ｋＷ）である。
【０１１４】
【表６】
0005657379.tif 000018
プラズマを生成するためにより高いマイクロ波出力（１ｋＷ）を使用すると、初期の装置性能（比較例を参照）を完全に回復するためには、より厚い保護層（最小で６０ｎｍ）が必要となる。より薄い保護層は初期の装置特性を回復せず、結果として、より低い移動度、オン／オフおよび正のターンオンとなる。
【０１１５】
＜例３：ＣＦ４プラズマ処理工程を使用して、保護層を有するおよび有さないＯＦＥＴを製造する＞
第１のシリーズのＯＦＥＴ装置を、上記の通り工程１〜６、８および１１〜１２により、保護層を形成（工程７、１０）せず製造する。第２のシリーズのＯＦＥＴ装置を、６０ｎｍ厚の先述の保護層（工程７、１０）を含んで、上記の通り製造する。誘電体材料（工程４）はＡｖａｔｒｅｌ（登録商標）（Ｐｒｏｍｅｒｕｓ社製）である。保護層材料（工程７）はＨａｒｄｓｉｌ  ＡＲ（Ｇｅｌｅｓｔ社製）である。
【０１１６】
プラズマ処理（工程９、１：１のＣＦ４：アルゴンプラズマに曝露、１分間、１０００Ｗ、２５０ｍｌ／分のＣＦ４、２５０ｍｌ／分のアルゴン、Ｔｅｐｌａ  ４００マイクロ波オーブン中、）を施す前に、両方のシリーズの装置にソースおよびドレイン電極を形成する（工程８）。これらのプラズマ条件は、バンク構造の表面を改変（接触Ｈ２Ｏ角を約１１０°に変える）するために、頻繁に使用されるものである。ＣＦ４：Ａｒプラズマで処理（工程９）後、１：１のイソプロピルアルコール：シクロヘキサノン混合物を使用して、保護層を現像および洗浄（１０秒浸漬、５秒スピンコート、イソプロピルアルコールで洗浄）する（工程１０）。
【０１１７】
ＯＳＣ材料（工程１１）は、上で定義される通りの式ＩのＰＴＡＡである。
【０１１８】
装置の性能を上記の通り測定する。
【０１１９】
表７および図９ａに、プラズマ処理（工程９）後、保護層（工程７、１０）なしで製造される装置において典型的に測定される通りの、ＯＦＥＴの輸送特性、移動度およびオン／オフ比を示す。
【０１２０】
【表７】
0005657379.tif 000019
表８および図９ｂに、プラズマ処理（工程９）後、保護層（工程７、１０）ありで製造される装置において典型的に測定される通りの、ＯＦＥＴの輸送特性、移動度およびオン／オフ比を示す。
【０１２１】
【表８】
0005657379.tif 000020
Ｏ２プラズマ条件（例１、２）よりもＣＦ４：Ａｒプラズマの条件の方が非常に過酷であり、そのため、保護層がない場合、妥当な電界効果を観察できないことが見て取れる。６０ｎｍの保護層を使用することは、ＯＦＥＴの性能低下を防ぐのに適切である。
【図１ａ】
0005657379.tif 000028
【図１ｂ】
0005657379.tif 000029
【図２ａ】
0005657379.tif 000030
【図２ｂ】
0005657379.tif 000031
【図３ａ】
0005657379.tif 000032
【図３ｂ】
0005657379.tif 000033
【図４−１】
0005657379.tif 000034
【図４−２】
0005657379.tif 000035
【図５−１】
0005657379.tif 000036
【図５−２】
0005657379.tif 000037
【図６ａ】
0005657379.tif 000038
【図６ｂ】
0005657379.tif 000039
【図７ａ】
0005657379.tif 000040
【図７ｂ】
0005657379.tif 000041
【図７ｃ】
0005657379.tif 000042
【図８】
0005657379.tif 000043
【図９ａ】
0005657379.tif 000044
【図９ｂ】
0005657379.tif 000045