(57)【特許請求の範囲】
【請求項１】
回路入力部を有する電流補正回路であって：
前記回路入力部から電流を引き込むよう該回路入力部に接続される入力部を有する可変電流源；及び
前記回路入力部へ結合される入力部を有し、前記可変電流源を制御するよう該可変電流源に結合される出力部を有する信号エッジ検出器回路
を有し、
前記可変電流源は、前記信号エッジ検出器回路が前記回路入力部で電圧エッジを検出することに応答して、前記回路入力部から電流パルスを引き込む、電流補正回路。
【請求項２】
前記可変電流源は、トリガ信号を受信して電流パルスを生成するよう設計されるトリガ可能な電流源であり、
前記信号エッジ検出器回路の出力部は、前記可変電流源のトリガ入力部に結合され、
前記電流パルスは、望ましくは、所定の存続期間及び形状を有する、
請求項１に記載の電流補正回路。
【請求項３】
前記可変電流源は、制御信号によってオンされる場合に電流を生成するよう設計されるスイッチ電流源であり、
前記信号エッジ検出器回路は、前記電流パルスの存続期間を決定する存続期間を有する制御信号パルスを生成するよう設計されるパルス発生器を設けられる、
請求項１に記載の電流補正回路。
【請求項４】
前記信号エッジ検出器回路は、微分器である、
請求項１に記載の電流補正回路。
【請求項５】
前記可変電流源は、電流パルスの大きさを前記回路入力部での電圧の瞬時値に比例させることによって該電圧に応答する、
請求項１に記載の電流補正回路。
【請求項６】
回路入力部を有する電流補正回路であって：
前記回路入力部から第１の電流を引き込むよう該回路入力部に接続される入力部を有する第１の可変電流源；
前記回路入力部へ結合される入力部を有し、前記第１の可変電流源を制御するよう該第１の可変電流源に結合される出力部を有する信号エッジ検出器回路；
前記回路入力部から第２の電流を引き込むよう該回路入力部に接続される入力部を有する第２の可変電流源；及び
前記回路入力部へ結合される第１の入力部を有し、基準信号を受信するよう結合される第２の入力部を有し、前記第２の可変電流源を制御するよう該第２の可変電流源に結合される出力部を有する電圧比較器
を有し、
前記第１の可変電流源は、前記信号エッジ検出器回路が前記回路入力部で電圧エッジを検出することに応答して、前記回路入力部から第１の電流パルスを引き込み、
前記第２の可変電流源は、前記電圧比較器が前記基準信号によって決定されるレベルよりも低い前記回路入力部での低電圧を検出することに応答して、前記回路入力部から第２の電流パルスを引き込む、
電流補正回路。
【請求項７】
［ａ］前記第１の可変電流源は、トリガ信号を受信して所定存続期間の電流パルスを生成するよう設計されるトリガ可能な電流源であり、前記信号エッジ検出器回路の出力部は、前記第１の可変電流源のトリガ入力部に結合されること；
［ｂ］前記第１の可変電流源は、制御信号によってオンされる場合に電流を生成するよう設計されるスイッチ電流源であり、前記信号エッジ検出器回路は、前記電流パルスの存続期間及び／又は形状を決定する存続期間を有する制御信号パルスを生成するよう設計されるパルス発生器を設けられること；
［ｃ］前記信号エッジ検出器回路は、微分器であること；
［ｄ］前記第１の可変電流源は、電流パルスの大きさを前記回路入力部での電圧の瞬時値に比例させることによって該電圧に応答すること；
［ｅ］前記第２の可変電流源は、トリガ信号を受信して所定存続期間の電流パルスを生成するよう設計されるトリガ可能な電流源であり、前記電圧比較器の出力部は、前記第２の可変電流源のトリガ入力部に結合されること；
［ｆ］前記第２の可変電流源は、制御信号によってオンされる場合に電流を生成するよう設計されるスイッチ電流源であり、前記電圧比較器は、入力電圧が前記基準信号よりも低い限りは前記第２の可変電流源をオンする制御信号パルスを生成するよう設計されること；
［ｇ］前記第２の可変電流源は、入力電圧がゼロに達した場合にオフされること；及び
［ｈ］前記第１の可変電流源は、その第１の電流パルスを生成した後に自動的に非アクティブにされ、該第１の可変電流源は、前記電圧比較器又は前記第２の可変電流源のいずれかからイネーブル信号を受信すること
のうち１又はそれ以上を特徴とする請求項６に記載の電流補正回路。
【請求項８】
調光可能な負荷を駆動するドライバアセンブリであって、供給ラインへの接続のためのアセンブリ入力部と、前記調光可能な負荷への接続のためのアセンブリ出力部とを有するドライバアセンブリにおいて：
前記アセンブリ入力部に接続される入力部を有し、前記アセンブリ出力部に接続される出力部を有する負荷ドライバ；及び
請求項１乃至７のうちいずれか一項に記載の電流補正回路であって、前記回路入力部が前記アセンブリ入力部に接続される前記電流補正回路
を有するドライバアセンブリ。
【請求項９】
前記電流補正回路の回路出力部は、前記アセンブリ出力部に接続される、
請求項８に記載のドライバアセンブリ。
【請求項１０】
電源への接続のためのディマー入力部と、フェーズカット調光電源を提供するディマー出力部とを有するディマーであって、
請求項１乃至７のうちいずれか一項に記載の電流補正回路を更に有し、前記回路入力部は、前記ディマー出力部に接続される、
ディマー。
【請求項１１】
前記負荷ドライバは、前記供給ラインと、乗算器入力を有する力率補正器とへの接続のためのドライバ入力部と、前記調光可能な負荷を駆動するドライバ出力部とを有し、
前記負荷ドライバは、
当該ドライバの入力端子間に接続される２つの抵抗の直列配置；
前記２つの抵抗のうち一方と並列なキャパシタ及び抵抗の直列配置；及び
望ましくは、前記２つの抵抗器のうち他方と並列に接続されるキャパシタ
を更に有し、
前記２つの抵抗の間のノードは、前記乗算器入力に接続される、
請求項８又は９に記載のドライバアセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、光源、特にＬＥＤ、を駆動するためのドライバに係るが、本発明のドライバは、あらゆるタイプの負荷を駆動するのに適用されてよい。
【背景技術】
【０００２】
当業者に一般的に知られているように、電子ドライバは、ガス放電ランプ、ＬＥＤ、ＯＬＥＤ等のような光源を駆動するために開発されてきた。かかるドライバは主電源から給電され、出力電流を光源に供給する。ドライバは、電流の大きさを制御するよう設計されてよいが、出力電力を制御するよう設計されてもよい。ドライバは、通常は無線によりリモートコントロールに結合されているユーザ制御入力を有してよく、それによりユーザは光の強さを制御、すなわち、光源を調光してよい。そのような場合において、調光は、出力電流の強さ（振幅）を減じるか、又はランプ電流のＰＷＭデューティサイクルを減じることによって、ドライバにより行われる。
【０００３】
しかし、ドライバが正常な主電源、すなわち、例えばヨーロッパにおいては２３０ボルト、５０ヘルツの正弦波電圧を受けず、調整された入力電圧を受ける状況も存在する。そのような状況は、通常は、既存の光源が、例えば、壁付けディマーを介して給電される白熱ランプである場合に、電子ドライバを組み込まれた光源によりその既存の光源を交換するときに起こることがある。前記のディマーは、通常、トライアック（ＴＲＩＡＣ）を用いて、主電源電圧のフェーズカットに基づき動作する。そのようなディマーは一般的に知られているので、以下の記載は簡潔なままとされる。
【０００４】
図１Ａは、整流された主電源の電圧（縦軸）対時間（水平軸）を概略的に示すグラフである。電圧は連続した正弦波形に従い、その負の部分は反転されていることが分かる。抵抗性負荷に供給される電力は、Ｐ＝Ｕ２／Ｒと表され、曲線の下の面積に比例すると考えられ得る。
【０００５】
図１Ｂ及び図１Ｃは、フェーズカット・ディマー、すなわち、前縁（leading  edge）ディマー（図１Ｂ）又は後縁（trailing  edge）ディマー（図１Ｃ）の出力電圧を示す比較可能なグラフである。前縁ディマー（図１Ｂ）の場合において、出力電圧は、電圧が主電源曲線に追随するようジャンプする０から１８０度の間の特定の位相ｐｘまで、主電源の零交差の直後に零のままであるよう抑圧される。先と同じく、抵抗性負荷に供給される電力は、曲線の下の面積に比例すると考えられ得る。すなわち、この電力は、位相ｐｘが大きくなると小さくなることが分かる（曲線の右側）。後縁ディマー（図１Ｃ）の場合において、電圧は、電圧が零にジャンプするよう抑圧される０から１８０度の間の特定位相ｐｙまで、零交差の後に主電源に追随する。先と同じく、抵抗性負荷に供給される電力は、曲線の下の面積に比例すると考えられ得る。すなわち、この電力は、位相ｐｙが小さくなると小さくなることが分かる（曲線の左側）。図１Ｂの状況は「前縁調光（leading  edge  dimming）」と呼ばれ、図１Ｃの状況は「後縁調光（trailing  edge  dimming）」と呼ばれる。
【０００６】
図２は、電子ランプドライバ２０が、上記のフェーズカット原理に従って動作する主電源ディマー１０によって供給される調整電源に接続される実際的な状況のブロック図である。ディマー１０は、元の主電源を受ける入力部１１と、調整された電源ＶＤを供給する出力部１２とを有する。ディマー１０は、ディム（dim）レベルを制御するユーザ入力部１３、通常は回転式ノブ、を有する。一般的な状況において、ディマー１０は壁付けであり、一方、ディマー１０によって給電されるランプＬは、長い供給ライン１４によって表されるように、比較的離れて取り付けられている。ランプＬは、別個の装置として、又は内蔵式の装置として、調整された電源ＶＤを受けるよう供給ライン１４に接続されている入力部２１を有し且つランプＬの実際の光源に接続されている出力部２２を有する電子ドライバ２０を設けられている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このような回路における問題は、ディマー１０がインダクタを有し、ドライバ２０がキャパシタを含むフィルタリング回路を有し、それらの組み合わせが前縁ディマーの場合にディマー出力電流において共振を引き起こしうるという事実に関する。その問題の他の側面は、ディマー１０がトライアック１５を備える出力段を有するという事実に関する。当業者には当然のことながら、トライアックは、電流が保持電流に相当する特定のレベルを下回る場合にオフする。なお、このレベルは個々のトライアックに依る。結果として、ディマー１０の出力電流は、電圧が零を横断する前にオフされる。更に、トライアックは、ラッチング電流とも称される、オンするための特定の起動電流を必要とする。上記の共振の結果として、トライアック電流は保持電流を下回ることがあり、それにより、トライアックはオフする。スイッチオフ後、ディマー回路は、トライアックを再起動するように、電圧を増大させる。この繰り返される起動は「リファイア（refiring）」と呼ばれ、通常は約２５ヘルツから６００ヘルツの範囲にある周波数を有してよく、特に、ディマー１０が非常に低いディムレベルに設定される場合に、顕著なフリッカ及び可聴なハミングを引き起こすことがある。
【０００８】
本発明の目的は、上記の問題を解消し、又は少なくとも軽減することである。
【０００９】
具体的に、本発明は、ディマーを適応させる必要なしに、ディマーによって供給される電流出力のタイミングを維持することを確かにするよう構成されるドライバを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の重要な側面に従って、ドライバは、トライアックの導通期間のマージンに近い時点でドライバから引き込まれる電流を増大させる能動型電流シンク手段を設けられる。更なる有利な詳細は、従属請求項において記述される。
【００１１】
本発明のこれらの及び他の側面、特徴及び利点は、図面を参照して１又はそれ以上の好ましい実施形態の以下の記載によって、更に説明される。図面において、同じ参照符号は、同じ又は類似する部分を示す。
【図面の簡単な説明】
【００１２】
【図１】Ａ〜Ｃは、電圧対時間を概略的に示すグラフである。
【図２】主電源ディマーに接続される電子ランプドライバのブロック図である。
【図３】Ａ及びＢは、ランプドライバの可能な従来な実施を概略的に表すブロック図である。
【図４】本発明に従うドライバアセンブリを概略的に表すブロック図である。
【図５】本発明に従うドライバアセンブリの一実施形態における電圧及び電流の波形を示すグラフである。
【図６】本発明に従うドライバアセンブリの一実施形態における電圧及び電流の波形を示すグラフである。
【図７】本発明に従うディマーを概略的に表すブロック図である。
【図８】力率補正器を備える従来のディマーの入力段を表すブロック図である。
【図９】図８と比較して本発明によって提案される改善を示すブロック図である。
【発明を実施するための形態】
【００１３】
図３Ａ及び図３Ｂは、従来のドライバ２０の２通りの実施を概略的に示す。図３Ａの実施形態において、ドライバ２０は、コントローラ２４によって制御される電流発生器２３と、比較器２５と、電流センサ２６とを有する。２つの抵抗２７及び２８の直列配置は、調整された主電源電圧ＶＤの瞬時値を反映する信号を比較器２５の１つの入力部に与える。比較器２５の他の入力部では、比較器２５は、ランプＬに供給される出力電流を反映する信号を電流センサ２６から受信する。コントローラ２４は、比較器２５から出力信号を受信する。このような設計は、負荷への平均出力電流が、調整された主電源電圧に従うことを確かにする。すなわち、出力電流の瞬時値は一定であるが、この電流が存在する時間は、負荷に供給されるエネルギに対応して変化する。
【００１４】
図３Ｂの実施形態において、ドライバ２０は、コントローラ３２によって制御される電流発生器３１を有する。電流発生器３１は、パルス幅変調された電流を供給する。すなわち、電流は正常値の１００％又は０％のいずれか一方であり、デューティサイクルは平均電流を決定する。コントローラ３２は、２つの抵抗２７及び２８から信号を受信し、カット位相を計算すること、ひいては、必要とされる調光レベルを計算することができる。この計算された調光レベルに基づき、コントローラ３２は出力電流のデューティサイクルを設定する。
【００１５】
図４は、供給ライン１４への接続のための入力部１０１を有し且つランプＬへの接続のための出力部１０２を有する本発明に従うドライバアセンブリ１００を概略的に表すブロック図である。ドライバアセンブリ１００は、アセンブリ入力部１０１に接続される入力部２１を有し且つアセンブリ出力部１０２に接続される出力部２２を有するドライバ２０を有する。このドライバ２０は、図３Ａ及び図３Ｂを参照して先に説明された従来のドライバとして実施されてよく、あるいは、出力電流を供給するよう構成される他の何らかの設計を有してよい。このドライバ２０によって供給される出力電流は上記の問題を有しうることが分かる。
【００１６】
本発明に従うドライバアセンブリ１００は、入力部２１０及び出力部２０２を有する電流補正回路２００を更に有する。電流補正回路２００の入力部２０１は、アセンブリ入力部１０１に接続されている。電流補正回路２００の出力部２０２は、図示されるように接地に接続されてよいが、アセンブリ出力部１０２に接続されてもよい。
【００１７】
ディマー１０から引き込まれる電流は、ドライバ２０、第１の電流源２２０及び第２の電流源２４０によって引き込まれる電流の合計である。
【００１８】
一実施形態において、電流補正回路２００は、電流補正回路２００の入力部２０１に結合される入力部を有する微分器２１０と、電流補正回路２００の出力部２０２に結合される出力部を有し、微分器２１０からトリガ入力信号を受信する第１の電流源２２０とを有する。微分器２１０及び第１の電流源２２０は、１つの構成要素として一体化されてよい。他の実施形態において、電流補正回路２００は、電流補正回路２００の入力部２０１に結合される入力部を有する電圧比較器２３０と、電流補正回路２００の出力部２０２に結合される出力部を有し、電圧比較器２３０からトリガ入力信号を受信する第２の電流源２４０とを有する。電圧比較器２３０及び第２の電流源２４０は、１つの構成要素として一体化されてよい。図示される好ましい実施形態において、電流補正回路２００は、第１の実施形態の微分器２１０及び第１の電流源２２０と、第２の実施形態の電圧比較器２３０及び第２の電流源２４０とを両方とも有する。この場合に、２つの電流源２２０及び２４０は一体化され得ることが分かる。
【００１９】
微分器２１０は、調整された主電源電圧ＶＤの一次導関数に比例する出力信号Ｓｄｉｆｆを供給する。この信号は、図５のグラフにおいて示されるように、調整された主電源電圧ＶＤが正弦波状の主電源電圧に追随する限りは比較的低く、調整された主電源電圧ＶＤの前縁において比較的高い。第１の電流源２２０は、前縁に付随する高い微分器出力パルスに応答するように設定されたトリガ閾値設定を有し、存続期間が例えば単安定マルチバイブレータによって決定される短電流パルス２２１を生成するよう設計される。この電流パルス２２１は、何らかの設計配慮に従って回路設計者によって設定され得る存続期間、大きさ及び形状を有してよい。そのようなパラメータ設計自由度が設計者に与えられることが、本発明の利点である。図５は、インダクタンス及びキャパシタンスの二次システムを再び起動することを防ぐために漸進的な傾斜減衰が後に続く一定の大きさの小さい方形波パルスに対応する可能な形状を示す。そのような電流源を如何に実施すべきかは当業者には明らかであり、従って、更に詳細な説明はここでは必要とされない。
【００２０】
このアプローチの利点は、前縁の直後にディマー１０から引き込まれる電流が主に第１の電流源２２０によって決定され、ほとんどこれ以上如何なる発振も含まないことである。このように、このアプローチは極めて有効な発振減衰を提供し、ディマーの機能はそのような発振によって（少なくともほとんど）妨げられず、それにより、リファイア又はフリッカは起こらない。更に、電流パルスの短い存続期間はほとんど又は全くＥＭＩ挙動に対する影響を引き起こさないことが分かる。更なる利点は、前縁直後にディマー１０から引き込まれる電流が、トライアックを導通状態に保つように十分に高く、それにより、特定のラッチング回路が、存在したとしても悪影響を与えないが、もはや必要とされないことである。
【００２１】
電圧比較器２３０は、調整された主電源電圧ＶＤを、トライアックの保持電流を反映する所定の基準レベルＶｒｅｆと比較する。調整された主電源電圧ＶＤが基準レベルＶｒｅｆよりも高い限りは、電圧比較器２３０の出力信号Ｖｃｏｍｐは、第２の電流源２４０をオフに保つ第１の値（例えば、ロー（LOW））を有する。調整された主電源電圧ＶＤが基準レベルＶｒｅｆを下回る場合には、電圧比較器２３０の出力信号Ｖｃｏｍｐは、図６のグラフにおいて示されるように、第２の電流源２４０をオンする第２の値（例えば、ハイ（HIGH））に切り替わる。このようにして、第２の電流源２４０は短電流パルス２１４を生成する。先と同じく、この電流パルス２１４は、何らかの設計配慮に従って回路設計者によって設定され得る存続期間、大きさ及び形状を有してよく、このことは本発明の利点であるが、実際には、パルス２４１の電流の大きさは保持電流よりも高ければ、且つ、調整された主電源電圧ＶＤが基準レベルＶｒｅｆよりも低い限りパルスが続けば、十分である。なお、電流は、調整された主電源電圧ＶＤが零に達する場合にオフされることが好ましい。それでもなお、トリガ入力での外乱を防ぐためにパルス２４１を存続することが有利でありうる。
【００２２】
そのような電流源を如何に実施すべきかは当業者には明らかであり、従って、更なる詳細な説明はここでは必要とされない。
【００２３】
このアプローチの利点は、零交差直後にディマー１０から引き込まれる電流が主に第２の電流源２４０によって決定されることである。ディマー出力電流は、調整された主電源電圧ＶＤが零を横断する場合にどのようにでも零まで下がることが分かる。また、電圧比較器２３０は、調整された主電源電圧ＶＤの零交差を検出し、第２の電流源２４０をオフするようその出力信号Ｖｃｏｍｐを第１の値に戻すよう設計されることが可能である。このアプローチは、非常に深い調光を可能にする。
【００２４】
幾つかの変形例が可能である。微分器２１０の代わりに、他の信号エッジ検出器回路を使用することが可能である。例えば、主電源の電圧スパイクをほとんど感知しない部品を使用することが望ましい場合に、異なる電圧レベル（例えば、１０ボルト及び８０ボルト）に応答する２つの電圧レベル検出器を使用し、両方の検出器が対応する電圧レベルを検出した場合にのみトリガパルスを生成することが可能である。
【００２５】
更に、第１の電流源２２０は、主電源電圧の瞬時値を示す信号を受信することが可能であり、それにより、電流パルス２２１の大きさは主電源電圧の瞬時値に比例するようになることが可能である。また、電流パルス２２１の大きさは、微分器２１０の出力信号Ｓｄｉｆｆの大きさに比例するようになることも可能である。
【００２６】
更に、第２の電流源２４０は、平均出力負荷電流を示す信号を受信することが可能である。深い調光の場合に（図５及び図６の右側）、ディマー１０から（従って、トライアックから）引き込まれる電流は、トライアックが尚早にオフするように、より低いことがある。これを防ぐよう、第２の電流源２４０は、低出力負荷電流を示す信号に応答して、電流パルスの大きさを増大させてよい。
【００２７】
主電源電圧がノイズによりひどく汚染されている場合に、電圧スパイクは、エッジ検出器、すなわち微分器２１０をトリガすることによって、第１の電流源２２０をトリガすることがある。これを回避するよう、第１の電流源２２０は、電流パルス２２１を生成した後に自動的に非アクティブにされ、第１の電流源２２０は、比較器２３０又は第２の電流源２４０のいずれかからイネーブル信号を受信することが可能である。当業者には当然のことながら、第１の電流源２２０は、結局のところ、第２の電流源２４０が起動する前に再び起動すると期待されない。
【００２８】
後縁ディマー（図１Ｃ）の場合において、大きいキャパシタがディマー内のスイッチ、通常はＦＥＴに並列に、又はドライバの入力に並列に接続される場合に、実際上の問題が存在しうる。スイッチがオフされるとき、負荷に対する電圧は直ぐに零に切り替えられるべきであるが、大きいキャパシタは依然として比較的大きい電圧を負荷に与え、この電圧は、深い調光、ひいては比較的低い出力電流の場合には、緩やかにしか下がらない。そのような場合に関し、第１の電流源２２０は、前記のキャパシタを比較的直ぐに放電するのに有効である。後縁は前縁ほど急勾配でないことが知られており、それにより、エッジ検出器／微分器は、それほど急勾配でない後縁、及び／又は後縁電圧が実際に下がり始める前に到達される最大値を検出するよう設計されるべきである。
【００２９】
図８及び図９を参照して、本発明の更なる実施形態について説明する。図８は、従来のドライバ２０の入力段の略ブロック図であり、ドライバ２０が力率補正器８０を有することを示す。力率補正器８０はそれ自体知られており、適切な実施形態はＳＴマイクロエレクトロニスから販売されている従来部品Ｌ６５６１であり、詳細な情報は例えばhttp://www.st.com/stonline/books/pdf/docs/5109.pdfで見つけられ、この情報は参照により本願に援用される。そのような力率補正器はそれ自体知られているから、詳細な説明はここでは省略される。力補正器８０は、調整された主電源電圧に比例する電圧信号を受信することになっている乗算器入力部８１を有することが知られれば、ここでは足りる。電圧信号は、通常は、ドライバ２０の入力端子２１の間に接続されている２つの抵抗８２及び８３の直列配置から成る抵抗分割器によって供給される。それらの抵抗の間のノードは乗算器入力部８１に接続されている。更に、キャパシタ８４は、力率補正器８０がノイズを感知しないようにするために、通常は、抵抗８２及び８３のうち一方と並列に接続されている。力率補正器８０は、ＬＥＤ電流を供給するパワーＭＯＳＦＥＴ（図示せず。）を駆動するプッシュプル出力部８５を有する。基本的に、力率補正器８０の機能は、ＬＥＤへの電力がフェーズカット入力電圧の存続期間に依存するように駆動信号を生成することである。
【００３０】
そのような力率補正器８０が適用されるドライバにおいて、本発明は、前縁に応答してトライアック電流を一時的に増大させる比較的簡単で且つ費用効果が高い解決法を提案する。そのようなドライバは、図９において参照符号９２０により示されており、抵抗８２及び８３の他方と並列に接続されている抵抗Ｒ及びキャパシタＣの直列配置を有する。普通の状況下で、キャパシタＣはゆっくりとした電圧変動をブロックするので、乗算器入力部８１は影響を及ぼされないと考えられ得る。前縁の場合において、キャパシタは、このエッジが乗算器入力部８１に入力されることを可能にし、それにより、力率補正器８０は、それに応答して、より高い出力電流を一時的に生成する。
【００３１】
要約すると、本発明は、回路入力部２０１を有する電流補正回路であって：
前記回路入力部から第１の電流Ｉ２２０を引き込むよう該回路入力部に接続される入力部を有する第１の可変電流源２２０；
前記回路入力部へ結合される入力部を有し、前記第１の可変電流源に結合される出力部を有する信号エッジ検出器回路２１０；及び／又は
前記回路入力部から第２の電流Ｉ２４０を引き込むよう該回路入力部に接続される入力部を有する第２の可変電流源２４０；
前記回路入力部２０１へ結合される第１の入力部を有し、基準信号Ｖｒｅｆを受信するよう結合される第２の入力部を有し、前記第２の可変電流源に結合される出力部を有する電圧比較器２３０を有する電流補正回路２００を提供する。
【００３２】
回路は、前記回路入力部から第１の電流パルス２２１を引き込むことによって該回路入力部での電圧変化に、及び／又は前記回路入力部から電流パルスを第２の電流パルス２４１引き込むことによって低電圧に応答する。
【００３３】
本発明は、図面及び上記の記載において詳細に図示及び記載されてきたが、当業者には当然のことながら、そのような図示及び記載は例示であって限定ではない。本発明は、開示される実施形態に限定されず、むしろ、幾つかの変形及び変更が、添付の特許請求の範囲において定義される本発明の技術的範囲内で可能である。
【００３４】
例えば、ランプＬの代わりに、ドライバは他の調光可能な負荷を駆動してよい。
【００３５】
更に、図４に表されている実施形態において、電流源２２０及び／又は２４０によって引き込まれる電流は無駄であると考えられる。しかしながら、これは本発明の要旨にとって重要ではなく、この電流がドライバ２０の出力電流に加えられて負荷Ｌに供給されることも可能である。如何なる場合においても、この電流は、供給ライン１４に取り付けられたディマー内のトライアックの挙動に作用するように、供給ライアン１４から引き込まれることが必須である。
【００３６】
更に、電流源に対する連続したトリガ信号は、通常は、２分の１電流周期、すなわち、５０ヘルツ主電源に関しては１０ミリ秒、に対応する時間差を有する。この事実は、誤ったトリガを防ぐために使用され得る。このように、前記の２分の１電流周期に等しいか又は若干短い無効時間、各トリガ信号の後にエッジ検出器又は電圧比較器を非アクティブにすることが可能である。後縁ディマーに関し、エッジ検出器又は電圧比較器は、各トリガ信号の後に非アクティブにされ、主電源の零交差及び／又は傾斜の発生時に再びアクティブにされることが可能である。
【００３７】
更に、また、電流補正回路２００がディマー内に組み込まれることも本発明の要旨内である。これは図７に表されている。図７は、主電源への接続のための入力部７１１を有し且つフェーズカット調整電源ＶＤを供給する出力部７１２を有するディマー７１０を概略的に示す。このディマーは、上記の電流補正回路２００を設けられており、電流補正回路２００の回路入力部２０１は、ディマー出力部７１２に接続されている。この電流補正回路２００は別として、ディマー７１０は、図２を参照して論じられた従来のディマー１０と同じであってよい。
【００３８】
開示される実施形態に対する他の変形は、図面、本開示、及び添付の特許請求の範囲の検討から、請求される発明を実施する際に当業者によって理解され実施され得る。特許請求の範囲において、語「有する（comprising）」は他の要素又はステップを除外せず、冠詞「１つの（a又はan）」は複数個を除外しない。単一のプロセッサ又は他のユニットは、特許請求の範囲において挙げられている複数の項目の機能を満たしてよい。特定の手段が相互に異なる従属請求項において挙げられている単なる事実は、それらの手段の組み合わせが有利に使用され得ないことを示すわけではない。特許請求の範囲における如何なる参照符号も、本発明の技術的範囲を限定するものと解されるべきではない。
【００３９】
以上、本発明について、本発明に従う装置の機能ブロックを表すブロック図を参照して説明してきた。当然のことながら、これらの機能ブロックのうち１又はそれ以上は、そのような機能ブロックの機能が個々のハードウェアによって実施されるハードウェアにおいて実施されてよいが、それらの機能ブロックのうち１又はそれ以上がソフトウェアにおいて実施されることも可能であり、それにより、そのような機能ブロックの機能は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ等のようなコンピュータプログラム又はプログラム可能な装置の１又はそれ以上のプログラムラインによって実施される。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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