(57)【特許請求の範囲】
【請求項１】
メモリアレイであって、前記メモリアレイ内のワードラインに沿って配置された複数のメモリセルを有し、前記複数のメモリセルがそれぞれ閾値電圧を有するトランジスタを含むメモリアレイと、
インクリメントされるデジタルコードに応じて増大するランプ電圧を前記ワードラインに入力して、前記ワードライン上の複数の前記トランジスタのゲートへ前記ランプ電圧を印加するワードラインデコーダであって、前記インクリメントされるデジタルコード内の連続するデジタルコード間の時間間隔が前記ワードラインの時定数より小さいワードラインデコーダと、
複数の電流検知増幅器であって、それぞれ前記メモリアレイ内の対応するビットラインを介して前記メモリアレイ内の対応する１つの前記トランジスタに連絡する複数の電流検知増幅器と、
複数のレジスタであって、それぞれ前記メモリアレイ内の前記複数のトランジスタのうちの対応する１つのトランジスタに対応する複数のレジスタと
を備え、
前記複数の電流検知増幅器は、それぞれ対応する前記ビットラインを介して所定の閾値の電流を検知したことに応じて、制御信号を生成し、
前記複数のレジスタは、それぞれ前記複数の電流検知増幅器のうちの前記対応する前記トランジスタに連絡する電流検知増幅器が前記制御信号を生成したことに応じて、前記インクリメントされるデジタルコードの現在の値をラッチし、
前記複数のレジスタのそれぞれによってラッチされた前記インクリメントされるデジタルコードの前記現在の値が、それぞれ前記対応する前記トランジスタの前記閾値電圧に対応し、前記トランジスタを備える前記ビットラインに対する補正値が、前記対応するレジスタによってラッチされる前記インクリメントされるデジタルコードから減算され、その結果得られる値が、前記トランジスタの前記閾値電圧の正確なデジタル値を表す
メモリ集積回路。
【請求項２】
前記インクリメントされるデジタルコードに応じた前記ランプ電圧を生成するデジタルアナログ変換器
をさらに備える請求項１に記載のメモリ集積回路。
【請求項３】
前記複数のトランジスタのそれぞれの前記閾値電圧は、前記ランプ電圧の一回の上昇動作で得られる
請求項１または２に記載のメモリ集積回路。
【請求項４】
前記複数のメモリセルはＮＡＮＤフラッシュメモリを含む
請求項１から３のいずれか一項に記載のメモリ集積回路。
【請求項５】
前記複数のメモリセルはＮＯＲフラッシュメモリを含む
請求項１から３のいずれか一項に記載のメモリ集積回路。
【請求項６】
前記複数のトランジスタのそれぞれは、フローティングゲート電界効果トランジスタ（ＦＥＴ）を含む
請求項１から５のいずれか一項に記載のメモリ集積回路。
【請求項７】
前記複数のトランジスタのそれぞれは、シリコン酸化窒化酸化半導体（ＳＯＮＯＳ）トランジスタおよびフローティングゲート電界効果トランジスタ（ＦＥＴ）のうちの一つを含む
請求項１から５のいずれか一項に記載のメモリ集積回路。
【請求項８】
前記複数のトランジスタのそれぞれの前記閾値電圧は、複数の異なる値のうちの一つにプログラム可能である
請求項１から７のいずれか一項に記載のメモリ集積回路。
【請求項９】
メモリアレイ内の複数のトランジスタのそれぞれの閾値電圧を決定する方法であって、
前記メモリアレイは、前記メモリアレイ内のワードラインに沿って配置された複数のメモリセルを含み、前記複数のメモリセルは、それぞれ前記複数のトランジスタのうちの１つのトランジスタを含み、
前記方法は、
インクリメントされるデジタルコードに応じて増大するランプ電圧を、前記ワードライン上の前記複数のトランジスタのゲートへ印加することと、
前記ランプ電圧が前記複数のトランジスタの前記ゲートへ印加されている場合に、前記メモリアレイ内の前記複数のトランジスタとそれぞれ連絡している前記メモリアレイ内のそれぞれのビットラインを介して所定の閾値の電流を検知したことに応じて、それぞれ制御信号を生成することと、
前記メモリアレイ内の前記複数のトランジスタのそれぞれについて、対応する前記制御信号のそれぞれが生成されたことに応じて、前記インクリメントされるデジタルコードの現在の値をラッチすることと
を備え、
前記インクリメントされるデジタルコード内の連続するデジタルコード間の時間間隔が、前記ワードラインの時定数より小さく、
前記制御信号のそれぞれが生成されたことに応じてラッチされた前記インクリメントされるデジタルコードの前記現在の値が、それぞれ対応する前記トランジスタの前記閾値電圧に対応し、前記トランジスタを備える前記ビットラインに対する補正値が、前記対応するレジスタによってラッチされる前記インクリメントされるデジタルコードから減算され、その結果得られる値が、前記トランジスタの前記閾値電圧の正確なデジタル値を表す
方法。
【請求項１０】
前記複数のトランジスタのそれぞれの前記閾値電圧は、前記ランプ電圧の一回の上昇動作で得られる
請求項９に記載の方法。
【請求項１１】
前記複数のメモリセルはＮＡＮＤフラッシュメモリを含む
請求項９または１０に記載の方法。
【請求項１２】
前記複数のメモリセルはＮＯＲフラッシュメモリを含む
請求項９または１０に記載の方法。
【請求項１３】
前記複数のトランジスタのそれぞれはフローティングゲート電界効果トランジスタ（ＦＥＴ）を含む
請求項９から１２のいずれか一項に記載の方法。
【請求項１４】
前記複数のトランジスタのそれぞれはシリコン酸化窒化酸化半導体（ＳＯＮＯＳ）トランジスタおよびフローティングゲート電界効果トランジスタ（ＦＥＴ）のうちの一つを含む
請求項９から１２のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２００８年８月１８日出願の米国特許出願第１２／１９３３８０号公報および２００７年８月２０日出願の米国地方出願第６０／９６５５３５号公報による優先権を主張するものである。上記出願の開示は、引用によりその全体が本明細書に組み込まれるものとする。
【０００２】
本発明の開示は、半導体メモリシステムに関し、より特定的には、メモリアレイに用いられる閾値をプログラム可能なトランジスタの閾値電圧のデジタル化に関する。
【背景技術】
【０００３】
ここに提供する背景技術の説明は、本発明の開示の背景ならびに前提の概要を示すためのものである。この背景技術の項で説明する限りの本発明者の所業、ならびに本出願の時点で本出願以外では先行技術として認定されていない可能性のある記載の態様は、明示または黙示を問わず、本発明の開示を否定する先行技術として認めるものではない。
【０００４】
メモリ集積回路（ＩＣ）は、メモリアレイを備える。メモリアレイは、行列配置されたメモリセルを含む。各行と列のメモリセルは、行を選択するワードライン（ＷＬ）と列を選択するビットライン（ＢＬ）とによりアドレス指定される。メモリＩＣは、ＷＬデコーダとＢＬデコーダとを備えており、これらがそれぞれ、読み出し／書き込み動作の間に、ワードラインとビットラインを選択する。
【０００５】
図１を参照すると、集積回路１０は、メモリアレイ１２と、ＷＬデコーダ１６と、ＢＬデコーダ１８と、読み出し／書き込み（Ｒ／Ｗ）制御モジュール１９とを備える。メモリアレイ１２は、図示のように行列配置されたメモリセル１４を備える。ＷＬデコーダ１６とＢＬデコーダ１８は、読み出し／書き込み動作の間に選択されたメモリセル１４のアドレスに応じて、それぞれワードラインとビットラインを選択する。Ｒ／Ｗ制御モジュール１９は、選択されたメモリセル１４においてデータの読み書きを行う。
【０００６】
メモリセル１４は、ＮＡＮＤまたはＮＯＲフラッシュメモリのような不揮発性メモリのセルを含むものとすることができる。各メモリセル１４は、２進数Ｎ桁（Ｎビット）の情報を記憶するようにプログラムすることができ、ここにおいてＮとは１以上の整数である。従って、各メモリセル１４は、２Ｎ通りの状態を有し得る。セル毎にＮビットを記憶するため、各メモリセル１４を、２Ｎ段階のプログラム可能な閾値電圧（以下、閾値電圧と称する）を有する１つのトランジスタから構成することができる。トランジスタの２Ｎ段階の閾値電圧は、メモリセル１４の２Ｎ通りの状態をそれぞれ表す。単に一例として、トランジスタは、フローティングゲート電界効果トランジスタ（ＦＥＴ）またはシリコン酸化窒化酸化半導体（ＳＯＮＯＳ）ＦＥＴとすることができる。
【０００７】
次に図２Ａから図２Ｃを参照すると、メモリセル１４-ｉは、閾値電圧ＶＴを有するトランジスタ５０から構成することができる。図２Ａにおいて、トランジスタ５０は、フローティングゲートＧ（以下、ゲートＧと称する）とソースＳとドレインＤとを備えるものとすることができる。図２Ｂには、トランジスタ５０のゲート-ソース間電圧（ＶＧＳ）に対するドレイン電流（ＩＤ）を示すグラフが示されている。典型的には、トランジスタ５０の閾値電圧ＶＴは、ドレイン電流の所定の値に対応するゲート-ソース間電圧ＶＧＳ軸上の切片値である。言い換えれば、閾値電圧ＶＴは、その所定のドレイン電流を生成するゲート-ソース間電圧ＶＧＳの値である。この所定のドレイン電流は、基準電流または閾値電流と呼ぶこともできよう。所定のドレイン電流の値は閾値電圧ＶＴの値に応じて決まる。書き込み動作の間にゲートＧに蓄積される電荷の量が、閾値電圧ＶＴの値と、対応する所定のドレイン電流の値と、メモリセル１４-ｉの状態を決定する。一般的に、閾値電圧ＶＴおよび対応する所定のドレイン電流は、ゲートＧに蓄積された電荷の量に比例する。
【０００８】
図２Ｃにおいて、例えば、トランジスタ５０は、ゲートＧに蓄積された電荷量に応じて２つのプログラム可能な閾値電圧ＶＴ１および閾値電圧ＶＴ２を有し得る。ゲートＧに蓄積された電荷量がＱ１のとき、トランジスタ５０の閾値電圧はＶＴ１となり、ゲートＧに蓄積された電荷量がＱ２のとき、トランジスタ５０の閾値電圧はＶＴ２となる。トランジスタ５０を導通させるには（つまり所定のドレイン電流を生成するには）、ゲートＧに蓄積された電荷量に応じて、電圧値ＶＴ１またはＶＴ２以上の値のゲート電圧（すなわちＶＧＳ）が必要となることになる。
【０００９】
メモリセル１４の状態はトランジスタ５０の閾値電圧ＶＴを測定することにより読み出される。閾値電圧ＶＴは、ゲートＧにゲート電圧を印加してドレイン電流を検出することにより測定される。ドレイン電流は、トランジスタ５０のソースＳとドレインＤに亘り小さな値の電圧を印加することで検出される。
【００１０】
ゲート電圧が閾値電圧ＶＴ未満のときは、トランジスタ５０は遮断状態つまりオフであり、ドレイン電流は低い（ほぼゼロ）。しかしゲート電圧が閾値電圧ＶＴ以上のとき、トランジスタ５０は導通状態つまりオンになり、ドレイン電流が高くなる（つまり、電圧値ＶＴに対応する所定のドレイン電流と等しくなる）。この高いドレイン電流を生成するゲート電圧の値がトランジスタ５０の閾値電圧ＶＴである。
【００１１】
メモリアレイにおいて、もし独立したゲート制御が可能であったならば、閾値電圧を測定するのに二分探索アルゴリズムを用いることができ、またＮ回の探索サイクルでＮビットの精度まで閾値電圧を測定することができたであろう。なお、ここでＮは１より大きい整数である。しかし典型的メモリアレイでは、閾値電圧をほぼ同時に測定すべき全てトランジスタのゲートは同じワードラインに接続されている。このため、独立した二分探索アルゴリズムに必要な独立したゲート制御を行うことができない。従って、Ｎビットの閾値電圧測定のための、全てのトランジスタの閾値電圧を測定する最も便利な方法は、ワードラインに（２Ｎ−１）段階の電圧を加え、各トランジスタのドレイン電流が最初に所定の（プログラム可能な）値を超えたときの電圧値をそのトランジスタの閾値電圧として特定することである。
【００１２】
図３Ａから図３Ｂに示すように、トランジスタ５０の閾値電圧は次のようにして測定される。単なる一例として、トランジスタ５０は４つの閾値電圧値ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４を有するものとすることができ、ここにおいてＶＴ１＜ＶＴ２＜ＶＴ３＜ＶＴ４である。従って、メモリセル１４-ｉの状態は、００，０１，１０，１１という４通りの状態のうちの１つとなり得る。
【００１３】
図３Ａにおいて、Ｒ／Ｗ制御モジュール１９は、階段電圧生成器２０と電流検知増幅器２２とを備える。電流検知増幅器の数は、ビットラインの数に等しい。例えば、集積回路１０がＢ個のビットラインからなる場合、電流検知増幅器２２には、それぞれＢ個のビットラインのためのＢ個の電流検知増幅器が設けられる。ここでＢは１より大きい整数である。
【００１４】
図３Ｂにおいて、ＷＬデコーダ１６は、メモリセルの状態を特定すべきとき、メモリセル１４-１、１４-２、・・・、１４-ｉ、・・・、１４-ｎ（これらを総称してメモリセル１４という）を備えた１つのワードラインを選択する。各メモリセル１４は、トランジスタ５０同様のトランジスタを１つ備える。これらのトランジスタは、ゲートに電荷を蓄積する静電容量Ｃとして示されている。
【００１５】
読み取り動作が開始されると、階段電圧生成器２０はＷＬデコーダ１６に階段電圧を供給する。ＷＬデコーダ１６は、階段電圧を選択されたワードラインに入力する。従って、階段電圧は選択されたワードライン上のトランジスタのゲートに印加される。
【００１６】
電流検知増幅器２２は、各ビットラインに対して１つの電流検知増幅器を備える。例えば、電流検知増幅器２２-ｉはビットラインＢＬ-ｉと連絡しており、メモリセル１４-ｉのトランジスタ５０を流れるドレイン電流を検知する。電流検知増幅器２２-ｉは、トランジスタ５０のソースとドレインに亘って小さな値の電圧を印加することでドレイン電流を検知する。各電流検知増幅器は、メモリセル１４のトランジスタのそれぞれ１つを流れるドレイン電流を検知する。Ｒ／Ｗ制御モジュール１９は、トランジスタの閾値電圧を、それぞれの電流検知増幅器２２により検知されたドレイン電流に基づいて測定する。
【００１７】
図３Ｃにおいて、階段電圧は、各メモリセル１４に２Ｎ通りの状態があるとき、（２Ｎ−１）段階に上昇させることができる。図示の例においては、Ｎ＝２である。従って、階段電圧は３段階に上昇させられる。
【００１８】
つまり、第１段階で、階段電圧をゼロからＶＴ１よりやや大きな第１電圧に上昇させることができる。第２段階で、階段電圧を第１電圧からＶＴ２よりやや大きな第２電圧に上昇させることができる。第３段階で、階段電圧を第２電圧からＶＴ３よりやや大きな第３電圧に上昇させることができる。各段階で、電流検知増幅器２２はメモリセル１４を流れるドレイン電流を測定する。検知されたドレイン電流に基づいてトランジスタの閾値電圧が特定されるまで、第１電圧と第２電圧と第３電圧が順次トランジスタのゲートに加えられる。
【００１９】
より具体的には、第１段階で、第１電圧がトランジスタのゲートに加えられる。電流検知増幅器２２がトランジスタを流れるドレイン電流を検知する。例えば、トランジスタ５０を流れるドレイン電流が高い場合、トランジスタ５０の閾値電圧はＶＴ１であり、メモリセル１４-ｉの状態は第１状態（例えば００）である。しかし、検知されたドレイン電流が低い場合、トランジスタ５０の閾値電圧はＶＴ１より大きいので、メモリセル１４-ｉの状態は第１状態ではない。
【００２０】
トランジスタ５０の閾値電圧は、ＶＴ２またはＶＴ３またはＶＴ４であり得る。メモリセル１４-ｉの状態は、第２状態（例えば０１）または第３状態（例えば１０）または第４状態（例えば１１）であり得る。従って、少なくとももう１回、多くてあと２回のトランジスタ５０の閾値電圧を特定する試みが必要である。
【００２１】
次に、第２段階で、階段電圧が第１電圧から第２電圧に高められ、第２電圧がトランジスタのゲートに加えられる。電流検知増幅器２２はトランジスタのゲートを流れるドレイン電流を検知する。例えば、トランジスタ５０を流れるドレイン電流が高い場合、トランジスタ５０の閾値電圧はＶＴ２であり、メモリセル１４-ｉの状態は第２状態である。
【００２２】
しかし、検知されたドレイン電流が低い場合、トランジスタ５０の閾値電圧はＶＴ２より大きく、メモリセル１４-ｉの状態は第１状態でも第２状態でもない。つまりトランジスタ５０の閾値電圧はＶＴ３またはＶＴ４であり得る。メモリセル１４-ｉの状態は第３状態または第４状態であると推定される。従って、最低もう１回のトランジスタ５０の閾値電圧を特定する試みが必要である。
【００２３】
最終的に、第３段階で、階段電圧が第２電圧から第３電圧に高められ、第３電圧がトランジスタのゲートに加えられる。電流検知増幅器２２はトランジスタのゲートを流れるドレイン電流を検知する。例えば、トランジスタ５０を流れるドレイン電流が高い場合、トランジスタ５０の閾値電圧はＶＴ３であり、メモリセル１４-ｉの状態は第３状態である。しかし、検知されたドレイン電流が低い場合、トランジスタ５０の閾値電圧はＶＴ４であり、メモリセル１４-ｉの状態は第４状態である。
【００２４】
このように、それぞれ２Ｎ通りの閾値電圧を有するトランジスタの閾値電圧を測定するには（２Ｎ−１）回測定を試みる必要がある。つまり、メモリセル１４が各々２Ｎ通りの状態になる場合、メモリセル１４の状態を測定するには（２Ｎ−１）回の試みが必要である。Ｎの値が大きくなるにつれ、閾値電圧の測定に必要な試行回数も増える。結果的に、閾値電圧（およびメモリセル１４の状態）の測定に要する時間も、Ｎの値が大きくなるにつれ長くなる。
【００２５】
加えて、メモリセル１４のトランジスタと、選択されたワードラインの、隣り合うメモリセル１４間の区間が、図３Ｂに示すように、それぞれ静電容量と抵抗として作用する。従って、選択されたワードラインは、図示のように一連のＲＣ回路を成す。このためメモリセル１４-ｉのＷＬデコーダ１６からの距離が増大するほど、トランジスタ５０の整定時間（セトリングタイム）が増大する。この整定時間とは、トランジスタ５０のゲート-ソース間電圧ＶＧＳが、ゲートＧに入力された階段電圧値に到達して安定するのに要する時間である。
【００２６】
例えば、図３Ｃに、選択されたワードライン上の１番目のトランジスタのゲート-ソース間電圧ＶＧＳの整定時間Ｔｓ１を示す。一番目のトランジスタとは、ＷＬデコーダ１６の隣のメモリセル１４-１のトランジスタである。第１電圧が１番目のトランジスタのゲートに印加されると、１番目のトランジスタのゲート-ソース間電圧ＶＧＳが上昇し、時間Ｔｓ１後に第１電圧と等しい値で整定する。１番目のトランジスタを流れるドレイン電流を測定する電流検知増幅器は、電圧ＶＧＳが整定するまでの時間Ｔｓ１と同じ時間待ってからドレイン電流の測定を行わなければならない。ドレイン電流を検知する前に整定時間の間待機するステップは、１番目のトランジスタの閾値電圧を特定するまで、必要な場合は引き続きゲート電圧値を上げる度に繰り返される。
【００２７】
図３Ｄにおいて、選択されたワードライン上の最後のトランジスタのゲート-ソース間電圧ＶＧＳの整定時間Ｔｓｎを示す。最後のトランジスタとは、最後のメモリセル１４-ｎのトランジスタである。第１電圧が、選択されたワードライン上のトランジスタのゲートに印加されると、最後のトランジスタのゲート-ソース間電圧ＶＧＳが上昇し、時間Ｔｓｎ後に第１電圧と等しい値で整定する。なお、Ｔｓｎ＞＞Ｔｓ１である。最後のトランジスタを流れるドレイン電流を測定する電流検知増幅器は、ドレイン電流の測定を開始するまでに、時間Ｔｓｎと同じ時間待機する。ドレイン電流を検知する前に整定時間の間待機するステップは、最後のトランジスタの閾値電圧を特定するまで、必要な場合は引き続きゲート電圧値を上げる度に繰り返される。容易に理解できるように、Ｔｓｎの値と、最後のトランジスタの閾値電圧（および最後のメモリセル１４-ｎの状態）を測定するのに要する時間とは、ワードライン上のメモリセル１４の数が増加するにつれ増大する。
【００２８】
メモリＩＣのメモリ容量が増大するにつれ、Ｎの値（すなわちメモリセル当たりのビット数）および／またはワードライン当たりのメモリセルの数が増加する。従って、（２Ｎ−１）および／または整定時間Ｔｓｎの値が増大する。結果的に、選択されたワードライン上のトランジスタの閾値電圧（およびメモリセル１４の状態）を測定するのに要する時間が増大する。
【００２９】
今日のメモリＩＣは容量のかなり大きいものがあり、ゲート制御電圧のための荷電時定数つまり整定時定数がかなり大きくなることがある。例えば、２ＧＢのＮＡＮＤメモリＩＣにおいては、メモリアレイの各行に数十万個以上のメモリトランジスタが含まれることもある。ワードライン抵抗が比較的高いこともあって、ワードライン整定時間は一般的に数マイクロ秒から数十マイクロ秒の範囲になる。ビットラインの検知は、ゲートに印加される制御電圧が十分安定しない限り行えない。ビットライン電流検知増幅器は、ビットラインを介してドレイン電流の検知を開始するまでに、通常、ワードライン制御電圧の時定数の数倍待たなければならない。
【００３０】
現在、閾値電圧の形で記憶できる最高ビット数は２である。読み出し検出にとって、デジタル化に必要なビット数は、一般的に、閾値電圧値に記憶されているビット数と同じである。そのため、例えば、合計（２２−１）＝３通りの制御電圧をデジタル化のために印加する必要がある。このためデジタル化速度は、行ラインの十分な整定に要する時間の３倍以上となる。
【００３１】
トランジスタの閾値電圧の形でより多くのビットを記憶するためには、デジタイザ分解能も高める必要がある。トランジスタ毎に記憶ビットを２から３に高めることで、制御電圧の数が３から７に増える。ソフト情報と信号処理を用いてデータエラー率を改善するメモリシステムのためには、さらに多くのビットが読み出しデジタイザから要求される。従って、読み出し情報デジタル化がワードラインの整定時間によって制限されると、高分解能メモリ装置の読み出し時間は指数関数的に増大することになる。
【発明の概要】
【課題を解決するための手段】
【００３２】
本発明の１つのシステムは、電圧生成器と、電流検知増幅器と、制御モジュールとを備える。電圧生成器は、受信されたコード語に基づいて生成される第１電圧を、Ｎ個のそれぞれプログラム可能な閾値電圧を有するトランジスタが接続された第１ワードラインに出力する。ここでＮは１より大きい整数である。電流検知増幅器は、Ｎ個のビットラインを介して前記Ｎ個のトランジスタを流れる電流をそれぞれ検知し、Ｎ個のトランジスタのうちの対応する１つを流れる電流が所定の電流以上のときに制御信号を生成する。制御モジュールは、前記Ｎ個のトランジスタのうちの対応する１つ１つの位置および温度の少なくとも一方に基づいて前記コード語の１つ１つを補正することによって、前記Ｎ個のトランジスタの閾値電圧の測定値を生成する。
【００３３】
別の１つの特徴において、前記第１電圧は線形ランプ電圧を含む。
【００３４】
もう１つの特徴において、前記制御モジュールは、前記制御信号の前記対応する１つが生成されたとき、前記Ｎ個のトランジスタのうちの１つに対して前記コード語の１つを記憶する。
【００３５】
もう１つの特徴において、前記システムは、前記Ｎ個の制御信号を、前記コード語の生成に用いられるクロックに同期させる同期化モジュールをさらに備える。
【００３６】
他の特徴において、前記システムは、前記コード語をグレイコードのコード語に変換するコード変換器をさらに備える。前記制御モジュールは、前記Ｎ個のトランジスタの１つに対して、前記Ｎ個の制御信号の前記対応する１つが生成されたとき前記グレイコードのコード語の１つを記憶する。コード変換器は、前記グレイコードのコード語の１つを前記コード語の１つに変換する。
【００３７】
他の特徴において、前記電圧生成器は、各々所定の１つの閾値電圧にプログラムされたＮ個の基準トランジスタが接続された基準ワードラインに、１回目に前記第１電圧を出力し、２回目に第２電圧を出力する。前記電流検知増幅器は、前記Ｎ個の基準トランジスタを流れる電流をそれぞれ前記Ｎ個のビットラインを介して測定する。前記制御モジュールは、前記Ｎ個の基準トランジスタの各々１つに対して、前記第１電圧が出力されて前記Ｎ個の基準トランジスタの対応する１つを流れる電流が前記所定電流以上になったとき、前記コード語のうちの第２の１つを記憶し、また、前記第２電圧が出力されて前記Ｎ個の基準トランジスタの対応する１つを流れる電流が前記所定電流以上になったとき、前記コード語のうちの第３の１つを記憶する。前記第１および第２電圧は、それぞれ第１および第２の線形ランプ電圧を含み、前記第２線形ランプ電圧は、前記第１線形ランプ電圧よりも低いランプ速度を有する。
【００３８】
別の１つの特徴において、前記システムは、前記Ｎ個の基準トランジスタを前記所定の閾値電圧にプログラムするプログラミングモジュールをさらに備える。
【００３９】
もう１つの特徴において、前記制御モジュールは、前記Ｎ個の基準トランジスタの各々１つに対する前記第２の１つのコード語と第３の１つのコード語との間の差に基づいて、前記Ｎ個のビットラインに対する補正値をそれぞれ生成し、前記補正値に基づいて前記測定値を生成する
【００４０】
他の特徴において、前記電圧生成器は、カウンタと、デジタルアナログ変換器（ＤＡＣ）と、クロックとを有する。前記カウンタは、前記コード語を生成する。前記デジタルアナログ変換器は、前記コード語を変換して前記第１および第２電圧を生成する。前記クロックは、前記電圧生成器が前記第２電圧を生成するときには前記電圧生成器が前記第１電圧を生成するときとは異なる速度で前記カウンタの値を増加させる。
【００４１】
他の特徴において、集積回路（ＩＣ）が前記システムを備え、さらにメモリアレイとワードラインデコーダとを備える。前記メモリアレイは、前記Ｎ個のビットラインと、前記第１ワードラインと、前記Ｎ個のトランジスタとを備える。前記ワードラインデコーダは、前記第１ワードラインを選択して前記第１ワードラインに前記第１電圧を出力する。
【００４２】
別の１つの特徴において、前記集積回路は、前記基準ワードラインと前記Ｎ個の基準トランジスタとをさらに備える。
【００４３】
もう１つの特徴において、前記メモリアレイは前記基準ワードラインと前記Ｎ個の基準トランジスタとをさらに備える。
【００４４】
別の１つの特徴において、前記ワードラインデコーダは、前記温度に基づいて前記基準ワードラインを選択し、前記第１および第２電圧を前記基準ワードラインに出力する。前記温度は前記集積回路の温度を含む。
【００４５】
もう１つの特徴において、前記メモリアレイは、前記Ｎ個のトランジスタの各々を含むＮ個のメモリセルをさらに備える。前記制御モジュールは、前記コード語の前記１つ１つに基づいて前記Ｎ個のメモリセルの状態をそれぞれ特定する。
【００４６】
別の１つの特徴において、前記Ｎ個のトランジスタおよび前記Ｎ個の基準トランジスタの各々は、フローティングゲート電界効果トランジスタ（ＦＥＴ）およびシリコン酸化窒化酸化半導体（ＳＯＮＯＳ）電界効果トランジスタのうちの１つを含む。
【００４７】
もう１つの特徴において、前記メモリアレイが、ＮＡＮＤフラッシュメモリセルおよびＮＯＲフラッシュメモリセルのうちの１つを含むメモリセルを備える。
【００４８】
さらに別の特徴において、本発明の１つのシステムは、プログラミングモジュールと、ランプ電圧生成器と、電流検知増幅器と、制御モジュールとを備える。前記プログラミングモジュールは、基準ワードラインのＮ個の基準トランジスタを所定の１つの閾値電圧にプログラムする。ここでＮは１より大きい整数である。前記ランプ電圧生成器は、受信したコード語に基づき生成される第１ランプ電圧および第２ランプ電圧を、選択的に、それぞれ１回目および２回目に前記基準ワードラインに出力する。前記第２ランプ電圧は前記第１ランプ電圧より低いランプ速度を有する。前記電流検知増幅器は、Ｎ個のビットラインを介して前記Ｎ個の基準トランジスタを流れる電流をそれぞれ検知する。前記制御モジュールは、前記Ｎ個の基準トランジスタの１つに対して、前記第１ランプ電圧が出力されて前記Ｎ個の基準トランジスタの１つを流れる電流が所定電流以上になったとき、前記コード語の第１の１つを決定し、また、前記第２ランプ電圧が出力されて前記Ｎ個の基準トランジスタの１つを流れる電流が所定電流以上になったとき、前記コード語の第２の１つを決定する。前記制御モジュールは、前記Ｎ個の基準トランジスタに対する前記コード語の前記第１の１つと第２の１つに基づいて前記Ｎ個のビットラインに対する補正値をそれぞれ生成する。
【００４９】
別の１つの特徴において、前記制御モジュールは、それぞれ前記Ｎ個の基準トランジスタに対する前記コード語の前記第１の１つから前記コード語の前記第２の１つを減算することにより前記補正値を生成する。
【００５０】
もう１つの特徴において、前記ランプ電圧生成器は、前記Ｎ個の基準トランジスタが所定の温度に達したときに前記基準ワードラインに前記第１および第２のランプ電圧を出力する
【００５１】
他の特徴において、前記ランプ電圧生成器は、プログラム可能な閾値電圧を有する第２のＮ個のトランジスタと接続された第２のワードラインに前記第１ランプ電圧を出力する。前記電流検知増幅器は、前記Ｎ個のビットラインを介して前記第２のＮ個のトランジスタを流れる電流を検知する。前記制御モジュールは、前記第２のＮ個のトランジスタの１つに対して、前記第２のＮ個のトランジスタの１つを流れる電流が前記所定の電流以上のときに前記コードの第３の１つを特定する。前記制御モジュールは、前記コード語の前記第３の１つ１つから前記補正値をそれぞれ減算することにより、前記閾値電圧の測定値を生成する。
【００５２】
もう１つの特徴において、前記システムは、前記コード語をグレイコードのコード語に変換するコード変換器をさらに備える。
【００５３】
別の１つの特徴において、前記ランプ電圧生成器は、カウンタと、デジタルアナログ変換器（ＤＡＣ）と、クロックとを有する。前記カウンタは、前記コード語を生成する。前記デジタルアナログ変換器は、前記コード語を変換して前記第１および第２ランプ電圧を生成する。前記クロックは、前記ランプ電圧生成器が前記第２ランプ電圧を生成するときには前記ランプ電圧生成器が前記第１ランプ電圧を生成するときとは異なる速度で前記カウンタの値を増加させる。
【００５４】
他の特徴において、集積回路が前記システムを備え、さらにメモリアレイとワードラインデコーダとを備える。前記メモリアレイは、前記Ｎ個のビットラインと、前記第２ワードラインと、前記第２のＮ個のトランジスタとを備える。前記ワードラインデコーダは、前記第２ワードラインを選択して前記第２ワードラインに前記第１電圧を出力する。
【００５５】
もう１つの特徴において、前記集積回路は、前記基準ワードラインと前記Ｎ個の基準トランジスタとをさらに備える。前記ワードラインデコーダは、前記集積回路の温度に基づいて前記基準ワードラインを選択し、前記第１および第２ランプ電圧を前記基準ワードラインに出力する。
【００５６】
さらに別の特徴において、本発明の１つの方法は、受信されたコード語に基づいて生成される第１電圧を、Ｎ個のそれぞれプログラム可能な閾値電圧を有するトランジスタが接続された第１ワードラインに出力することを含む。ここでＮは１より大きい整数である。前記方法は、前記Ｎ個のトランジスタを流れる電流をＮ個のビットラインを介してそれぞれ検知すること、および前記Ｎ個のトランジスタのうちの対応する１つを流れる電流が所定の電流以上のときに制御信号を生成することをさらに含む。前記方法は、前記Ｎ個のトランジスタの１つに対して１つの前記コード語を、前記制御信号のうちの対応する１つが生成されたときに決定することをさらに含む。前記方法は、さらに、前記コード語の前記１つ１つを前記Ｎ個のトランジスタの前記対応する１つ１つの位置および温度の少なくとも一方に基づいて補正することによって、前記Ｎ個のトランジスタの前記閾値電圧の測定値を生成することを含む。
【００５７】
もう１つの特徴において、前記方法は、線形ランプ電圧を含む前記第１電圧を生成することをさらに含む。
【００５８】
別の１つの特徴において、前記方法は、前記コード語の生成に用いられるクロックに前記Ｎ個の制御信号を同期させることをさらに含む。
【００５９】
他の特徴において、前記方法は、前記コード語をグレイコードのコード語に変換することと、前記Ｎ個の制御信号の前記対応する１つが生成されたとき前記Ｎ個のトランジスタのうちの１つに対して前記グレイコードのコード語の１つを記憶することと、前記グレイコードのコード語の１つを前記コード語の１つに変換することをさらに含む。
【００６０】
他の特徴において、前記方法は、基準ワードラインのＮ個の基準トランジスタの各々を所定の１つの閾値電圧にプログラムすることをさらに含む。前記方法は、さらに、前記温度に基づき第１電圧および第２電圧をそれぞれ１回目および２回目に前記基準ワードラインに出力することを含む。さらに前記方法は、Ｎ個のビットラインを介して前記Ｎ個の基準トランジスタを流れる電流をそれぞれ検知することを含む。前記方法は、さらに、前記Ｎ個の基準トランジスタの各々１つに対して、前記第１電圧が出力されて前記Ｎ個の基準トランジスタの対応する１つを流れる電流が前記所定電流以上になったときに、前記コード語のうちの第２の１つを記憶し、前記第２電圧が出力されて前記Ｎ個の基準トランジスタの対応する１つを流れる電流が前記所定電流以上になったときに、前記コード語のうちの第３の１つを記憶することを含む。
【００６１】
別の１つの特徴において、前記方法は、それぞれ第１および第２の線形ランプ電圧を含む前記第１および第２電圧を生成することと、前記第１線形ランプ電圧より低いランプ速度の前記第２ランプ電圧を生成することをさらに含む。
【００６２】
もう１つの特徴において、前記方法は、前記Ｎ個の基準トランジスタの各々１つに対する前記第２の１つのコード語と第３の１つのコード語との間の差に基づいて前記Ｎ個のビットラインに対する各補正値をそれぞれ生成することと、前記補正値に基づいて前記測定値を生成することをさらに含む。
【００６３】
他の特徴において、前記方法は、カウンタを用いて前記コード語を生成することと、デジタルアナログ変換器（ＤＡＣ）を用いて前記コード語を変換して前記第１および第２電圧を生成することと、前記第２電圧を生成するときには前記第１電圧を生成するときとは異なる速度で前記カウンタの値を増加させることとをさらに含む。
【００６４】
別の１つの特徴において、前記方法は、それぞれ前記コード語の前記１つ１つに基づいて前記Ｎ個のトランジスタを含むＮ個のメモリセルの状態を特定することをさらに含む。
【００６５】
さらに別の特徴において、本発明の１つの方法は、基準ワードラインのＮ個の基準トランジスタの各々を所定の１つの閾値電圧にプログラムすることを含む。ここでＮは１より大きい整数である。前記方法は、受信されたコード語に基づき第１電圧および第２ランプ電圧を生成することをさらに含む。前記第２ランプ電圧は前記第１ランプ電圧よりランプ速度が低い。前記方法は、さらに、前記第１および第２ランプ電圧を前記基準ワードラインにそれぞれ１回目および２回目に選択的に出力することを含む。さらに前記方法は、Ｎ個のビットラインを介して前記Ｎ個の基準トランジスタを流れる電流をそれぞれ検知することを含む。また前記方法は、前記Ｎ個の基準トランジスタの１つに対して、前記第１ランプ電圧が出力されて前記Ｎ個の基準トランジスタの１つを流れる電流が所定電流以上になったとき、前記コード語の第１の１つを決定し、また、前記第２ランプ電圧が出力されて前記Ｎ個の基準トランジスタの１つを流れる電流が所定電流以上になったとき、前記コード語の第２の１つを決定することを含む。また前記方法は、前記Ｎ個の基準トランジスタに対する前記コード語の第１の１つと第２の１つとに基づいて前記Ｎ個のビットラインに対する補正値をそれぞれ生成することをさらに含む。
【００６６】
もう１つの特徴において、前記方法は、前記Ｎ個の基準トランジスタに対する前記コード語の前記第１の１つから前記コード語の前記第２の１つを各々減算することにより前記補正値を生成することをさらに含む。
【００６７】
もう１つの特徴において、前記方法は、前記Ｎ個の基準トランジスタが所定の温度に達したときに前記基準ワードラインに前記第１および第２のランプ電圧を出力することをさらに含む。
【００６８】
他の特徴において、前記方法は、プログラム可能な閾値電圧を有する第２のＮ個のトランジスタと接続された第２のワードラインに前記第１ランプ電圧を出力することをさらに含む。前記方法は、前記Ｎ個のビットラインを介して前記第２のＮ個のトランジスタを流れる電流を検知することをさらに含む。前記方法は、さらに、前記第２のＮ個のトランジスタの１つに対して、前記第２のＮ個のトランジスタの１つを流れる電流が前記所定電流以上のときに前記コード語の第３の１つを特定することを含む。さらに前記方法は、  前記コード語の前記第３の１つ１つから前記補正値をそれぞれ減算することにより前記閾値電圧の測定値を生成することを含む。
【００６９】
もう１つの特徴において、前記方法は、前記コード語をグレイコードのコード語に変換することをさらに含む。
【００７０】
他の特徴において、前記方法は、カウンタを用いて前記コード語を生成することと、デジタルアナログ変換器（ＤＡＣ）を用いて前記コード語を変換して前記第１および第２ランプ電圧を生成することと、前記第２ランプ電圧を生成するときには前記第１ランプ電圧を生成するときとは異なる速度で前記カウンタの値を増加させることをさらに含む。
【００７１】
さらに別の特徴において、本発明の１つのシステムは、受信されたコード語に基づいて生成される第１電圧を、Ｎ個のそれぞれプログラム可能な閾値電圧を有するトランジスタが接続された第１ワードラインに出力する電圧生成手段を備える。ここでＮは１より大きい整数である。前記システムは、Ｎ個のビットラインを介して前記Ｎ個のトランジスタを流れる電流をそれぞれ検知し、Ｎ個のトランジスタのうちの対応する１つを流れる電流が所定の電流以上のときに制御信号を生成する電流検知手段をさらに備える。前記システムは、さらに、前記Ｎ個のトランジスタの１つに対して前記コード語の１つを、前記制御信号のうちの対応する１つが生成されたときに決定し、前記コード語の１つ１つを、前記Ｎ個のトランジスタのうちの対応する１つ１つの位置および温度の少なくとも一方に基づいて補正することによって、前記Ｎ個のトランジスタの閾値電圧の測定値を生成する制御手段をさらに備える。
【００７２】
別の１つの特徴において、前記第１電圧は線形ランプ電圧を含む。
【００７３】
もう１つの特徴において、前記制御手段は、前記制御信号の前記対応する１つが生成されたとき、前記Ｎ個のトランジスタのうちの１つに対して前記コード語の１つを記憶する。
【００７４】
もう１つの特徴において、前記システムは、前記Ｎ個の制御信号を、前記コード語の生成に用いられるクロックに同期させる同期化手段をさらに備える。
【００７５】
他の特徴において、前記システムは、前記コード語をグレイコードのコード語に変換するコード変換手段をさらに備える。前記制御手段は、前記Ｎ個のトランジスタの１つに対して、前記Ｎ個の制御信号の前記対応する１つが生成されたとき前記グレイコードのコード語の１つを記憶する。コード変換手段は、前記グレイコードのコード語の１つを前記コード語の１つに変換する。
【００７６】
他の特徴において、前記電圧生成手段は、各々所定の１つの閾値電圧にプログラムされたＮ個の基準トランジスタが接続された基準ワードラインに、１回目に前記第１電圧を出力し、２回目に第２電圧を出力する。前記電流検知手段は、前記Ｎ個の基準トランジスタを流れる電流をそれぞれ前記Ｎ個のビットラインを介して測定する。前記制御手段は、前記Ｎ個の基準トランジスタの各々１つに対して、前記第１電圧が出力されて前記Ｎ個の基準トランジスタの対応する１つを流れる電流が前記所定電流以上になったとき、前記コード語のうちの第２の１つを記憶し、また、前記第２電圧が出力されて前記Ｎ個の基準トランジスタの対応する１つを流れる電流が前記所定電流以上になったとき、前記コード語のうちの第３の１つを記憶する。前記第１および第２電圧は、それぞれ第１および第２の線形ランプ電圧を含み、前記第２線形ランプ電圧は、前記第１線形ランプ電圧よりも低いランプ速度を有する。
【００７７】
別の１つの特徴において、前記システムは、前記Ｎ個の基準トランジスタを前記所定の閾値電圧にプログラムするプログラミング手段をさらに備える。
【００７８】
もう１つの特徴において、前記制御手段は、前記Ｎ個の基準トランジスタの各々１つに対する前記第２の１つのコード語と第３の１つのコード語との間の差に基づいて、前記Ｎ個のビットラインに対する補正値をそれぞれ生成し、前記補正値に基づいて前記測定値を生成する。
【００７９】
他の特徴において、前記電圧生成手段は、前記コード語を生成するためのカウント手段と、前記コード語を変換して前記第１および第２電圧を生成するためのデジタルアナログ変換（ＤＡＣ）手段と、前記電圧生成手段が前記第２電圧を生成するときには前記電圧生成手段が前記第１電圧を生成するときとは異なる速度で前記カウンタの値を増加させるクロック手段とを備える。
【００８０】
他の特徴において、集積回路（ＩＣ）が前記システムを備え、さらにメモリアレイとワードラインデコーダとを備える。前記メモリアレイは、前記Ｎ個のビットラインと、前記第１ワードラインと、前記Ｎ個のトランジスタとを備える。前記ワードラインデコーダは、前記第１ワードラインを選択して前記第１ワードラインに前記第１電圧を出力する。
【００８１】
別の１つの特徴において、前記集積回路は、前記基準ワードラインと前記Ｎ個の基準トランジスタとをさらに備える。
【００８２】
もう１つの特徴において、前記メモリアレイは前記基準ワードラインと前記Ｎ個の基準トランジスタとをさらに備える。
【００８３】
別の１つの特徴において、前記ワードラインデコーダは、前記温度に基づいて前記基準ワードラインを選択し、前記第１および第２電圧を前記基準ワードラインに出力する。前記温度は前記集積回路の温度を含む。
【００８４】
もう１つの特徴において、前記メモリアレイは、前記Ｎ個のトランジスタの各々を含むＮ個のメモリセルをさらに備える。前記制御手段は、前記コード語の前記１つ１つに基づいて前記Ｎ個のメモリセルの状態をそれぞれに特定する。
【００８５】
別の１つの特徴において、前記Ｎ個のトランジスタおよび前記Ｎ個の基準トランジスタの各々が、フローティングゲート電界効果トランジスタ（ＦＥＴ）およびシリコン酸化窒化酸化半導体（ＳＯＮＯＳ）電界効果トランジスタのうちの１つを含む。
【００８６】
もう１つの特徴において、前記メモリアレイは、ＮＡＮＤフラッシュメモリセルおよびＮＯＲフラッシュメモリセルのうちの１つを含むメモリセルを備える。
【００８７】
さらに別の特徴において、本発明の１つのシステムは、基準ワードラインのＮ個の基準トランジスタを所定の１つの閾値電圧にプログラムするためのプログラミング手段を備える。ここでＮは１より大きい整数である。前記システムは、さらに、受信したコード語に基づき生成される第１ランプ電圧および第２ランプ電圧を、選択的に、それぞれ１回目および２回目に前記基準ワードラインに出力するランプ電圧生成手段を備える。前記第２ランプ電圧は、前記第１ランプ電圧より低いランプ速度を有する。前記システムは、  Ｎ個のビットラインを介して前記Ｎ個の基準トランジスタを流れる電流をそれぞれ検知する電流検知手段をさらに備える。前記システムは、さらに、前記Ｎ個の基準トランジスタの１つに対して、前記第１ランプ電圧が出力されて前記Ｎ個の基準トランジスタの前記１つを流れる電流が所定電流以上になったとき、前記コード語のうちの第１の１つを決定し、また、前記第２ランプ電圧が出力されて前記Ｎ個の基準トランジスタの前記１つを流れる電流が所定電流以上になったとき、前記コード語のうちの第２の１つを決定し、前記Ｎ個の基準トランジスタに対する前記コード語の前記第１の１つと第２の１つに基づいて前記Ｎ個のビットラインに対する補正値をそれぞれ生成する制御手段をさらに備える。
【００８８】
もう１つの特徴において、前記制御手段は、それぞれ前記Ｎ個の基準トランジスタに対する前記コード語の前記第１の１つから前記コード語の前記第２の１つを減算することにより前記補正値を生成する。
【００８９】
もう１つの特徴において、前記ランプ電圧生成手段は、前記Ｎ個の基準トランジスタが所定の温度に達したときに前記基準ワードラインに前記第１および第２のランプ電圧を出力する。
【００９０】
他の特徴において、前記ランプ電圧生成手段は、プログラム可能な閾値電圧を有する第２のＮ個のトランジスタと接続された第２のワードラインに前記第１ランプ電圧を出力する。前記電流検知手段は、前記Ｎ個のビットラインを介して前記第２のＮ個のトランジスタを流れる電流を検知する。前記制御手段は、前記第２のＮ個のトランジスタの１つに対して、前記第２のＮ個のトランジスタの前記１つを流れる電流が前記所定の電流以上のときに前記コードの第３の１つを特定する。前記制御手段は、前記コード語の前記第３の１つ１つから前記補正値をそれぞれ減算することにより、前記閾値電圧の測定値を生成する。
【００９１】
もう１つの特徴において、前記システムは、前記コード語をグレイコードのコード語に変換するコード変換手段をさらに備える。
【００９２】
別の１つの特徴において、前記ランプ電圧生成手段は、前記コード語を生成するためのカウント手段と、前記コード語を変換して前記第１および第２ランプ電圧を生成するためのデジタルアナログ変換（ＤＡＣ）手段と、前記電圧生成手段が前記第２ランプ電圧を生成するときには前記電圧生成手段が前記第１ランプ電圧を生成するときとは異なる速度で前記カウンタの値を増加させるクロック手段とを備える。
【００９３】
他の特徴において、集積回路が前記システムを備え、さらにメモリアレイとワードラインデコーダとを備える。前記メモリアレイは、前記Ｎ個のビットラインと、前記第２ワードラインと、前記第２のＮ個のトランジスタとを備える。前記ワードラインデコーダは、前記第２ワードラインを選択して前記第２ワードラインに前記第１電圧を出力する。
【００９４】
もう１つの特徴において、前記集積回路は、前記基準ワードラインと前記Ｎ個の基準トランジスタとをさらに備える。前記ワードラインデコーダは、前記集積回路の温度に基づいて前記基準ワードラインを選択し、前記第１および第２ランプ電圧を前記基準ワードラインに出力する。
【００９５】
さらに別の特徴において、プロセッサによって実行されるコンピュータプログラムは、受信されたコード語に基づいて生成される第１電圧を、Ｎ個のそれぞれプログラム可能な閾値電圧を有するトランジスタが接続された第１ワードラインに出力することを含む。ここでＮは１より大きい整数である。前記コンピュータプログラムは、前記Ｎ個のトランジスタを流れる電流をＮ個のビットラインを介してそれぞれ検知すること、および前記Ｎ個のトランジスタのうちの対応する１つを流れる電流が所定の電流以上のときに制御信号を生成することをさらに含む。前記コンピュータプログラムは、前記Ｎ個のトランジスタの１つに対して１つの前記コード語を、前記制御信号のうちの対応する１つが生成されたときに決定することをさらに含む。前記コンピュータプログラムは、さらに、前記コード語の前記１つ１つを前記Ｎ個のトランジスタの前記対応する１つ１つの位置および温度の少なくとも一方に基づいて補正することによって、前記Ｎ個のトランジスタの前記閾値電圧の測定値を生成することを含む。
【００９６】
もう１つの特徴において、前記コンピュータプログラムは、線形ランプ電圧を含む前記第１電圧を生成することをさらに含む。
【００９７】
別の１つの特徴において、前記コンピュータプログラムは、前記コード語の生成に用いられるクロックに前記Ｎ個の制御信号を同期させることをさらに含む。
【００９８】
他の特徴において、前記コンピュータプログラムは、前記コード語をグレイコードのコード語に変換することと、前記Ｎ個の制御信号の前記対応する１つが生成されたとき前記Ｎ個のトランジスタのうちの前記１つに対して前記グレイコードのコード語の１つを記憶することと、前記グレイコードのコード語の１つを前記コード語の１つに変換することをさらに含む。
【００９９】
他の特徴において、前記コンピュータプログラムは、基準ワードラインのＮ個の基準トランジスタの各々を所定の１つの閾値電圧にプログラムすることをさらに含む。前記コンピュータプログラムは、さらに、前記温度に基づき第１電圧および第２電圧をそれぞれ１回目および２回目に前記基準ワードラインに出力することを含む。さらに前記コンピュータプログラムは、Ｎ個のビットラインを介して前記Ｎ個の基準トランジスタを流れる電流をそれぞれ検知することを含む。前記コンピュータプログラムは、さらに、前記Ｎ個の基準トランジスタの各々１つに対して、前記第１電圧が出力されて前記Ｎ個の基準トランジスタの対応する１つを流れる電流が前記所定電流以上になったときに、前記コード語の第２の１つを記憶し、前記第２電圧が出力されて前記Ｎ個の基準トランジスタの対応する１つを流れる電流が前記所定電流以上になったときに、前記コード語の第３の１つを記憶することを含む。
【０１００】
別の１つの特徴において、前記コンピュータプログラムは、それぞれ第１および第２の線形ランプ電圧を含む前記第１および第２電圧を生成することと、前記第１線形ランプ電圧より低いランプ速度の前記第２ランプ電圧を生成することをさらに含む。
【０１０１】
もう１つの特徴において、前記コンピュータプログラムは、前記Ｎ個の基準トランジスタの各々１つに対する前記第２の１つのコード語と第３の１つのコード語との間の差に基づいて前記Ｎ個のビットラインに対する各補正値をそれぞれ生成することと、前記補正値に基づいて前記測定値を生成することをさらに含む。
【０１０２】
他の特徴において、前記コンピュータプログラムは、カウンタを用いて前記コード語を生成することと、デジタルアナログ変換器（ＤＡＣ）を用いて前記コード語を変換して前記第１および第２電圧を生成することと、前記第２電圧を生成するときには前記第１電圧を生成するときとは異なる速度で前記カウンタの値を増加させることとをさらに含む。
【０１０３】
別の１つの特徴において、前記コンピュータプログラムは、それぞれ前記コード語の前記１つ１つに基づいて前記Ｎ個のトランジスタを含むＮ個のメモリセルの状態を特定することをさらに含む。
【０１０４】
さらに別の特徴において、プロセッサによって実行されるコンピュータプログラムが、基準ワードラインのＮ個の基準トランジスタの各々を所定の１つの閾値電圧にプログラムすることを含む。ここでＮは１より大きい整数である。前記コンピュータプログラムは、受信されたコード語に基づき第１電圧および第２ランプ電圧を生成することをさらに含む。前記第２ランプ電圧は前記第１ランプ電圧よりランプ速度が低い。前記コンピュータプログラムは、さらに、前記第１および第２ランプ電圧を前記基準ワードラインにそれぞれ１回目および２回目に選択的に出力することを含む。さらに前記コンピュータプログラムは、Ｎ個のビットラインを介して前記Ｎ個の基準トランジスタを流れる電流をそれぞれ検知することを含む。また前記コンピュータプログラムは、前記Ｎ個の基準トランジスタの１つに対して、前記第１ランプ電圧が出力されて前記Ｎ個の基準トランジスタの前記１つを流れる電流が所定電流以上になったとき、前記コード語の第１の１つを決定し、また、前記第２ランプ電圧が出力されて前記Ｎ個の基準トランジスタの前記１つを流れる電流が所定電流以上になったとき、前記コード語の第２の１つを決定することを含む。また前記コンピュータプログラムは、前記Ｎ個の基準トランジスタに対する前記コード語の第１の１つと第２の１つとに基づいて前記Ｎ個のビットラインに対する補正値をそれぞれ生成することをさらに含む。
【０１０５】
もう１つの特徴において、前記コンピュータプログラムは、前記Ｎ個の基準トランジスタに対する前記コード語の前記第１の１つから前記コード語の前記第２の１つを各々減算することにより前記補正値を生成することをさらに含む。
【０１０６】
もう１つの特徴において、前記コンピュータプログラムは、前記Ｎ個の基準トランジスタが所定の温度に達したときに前記基準ワードラインに前記第１および第２のランプ電圧を出力することをさらに含む。
【０１０７】
他の特徴において、前記コンピュータプログラムは、プログラム可能な閾値電圧を有する第２のＮ個のトランジスタと接続された第２のワードラインに前記第１ランプ電圧を出力することをさらに含む。前記コンピュータプログラムは、前記Ｎ個のビットラインを介して前記第２のＮ個のトランジスタを流れる電流を検知することをさらに含む。前記コンピュータプログラムは、さらに、前記第２のＮ個のトランジスタの１つに対して、前記第２のＮ個のトランジスタの前記１つを流れる電流が前記所定電流以上のときに前記コード語の第３の１つを特定することを含む。さらに前記コンピュータプログラムは、  前記コード語の前記第３の１つ１つから前記補正値をそれぞれ減算することにより前記閾値電圧の測定値を生成することを含む。
【０１０８】
もう１つの特徴において、前記コンピュータプログラムは、前記コード語をグレイコードのコード語に変換することをさらに含む。
【０１０９】
他の特徴において、前記コンピュータプログラムは、カウンタを用いて前記コード語を生成することと、デジタルアナログ変換器（ＤＡＣ）を用いて前記コード語を変換して前記第１および第２ランプ電圧を生成することと、前記第２ランプ電圧を生成するときには前記第１ランプ電圧を生成するときとは異なる速度で前記カウンタの値を増加させることをさらに含む。
【０１１０】
本発明の開示のさらなる適用可能分野が、本明細書の詳細な説明と請求の範囲と図面から明らかになるであろう。なお詳細な説明および特定の例は説明のためだけのものであって本発明の開示の範囲を制限するためのものではないことは理解されるべきである。
【０１１１】
本発明の開示は、詳細な説明および添付の図面から、より十分に理解されるであろう。
【図面の簡単な説明】
【０１１２】
【図１】先行技術によるメモリ集積回路（ＩＣ）の機能ブロック図である。
【図２Ａ】先行技術による複数のプログラム可能な閾値電圧を有するトランジスタを備えたメモリセルの概略図である。
【図２Ｂ】図２Ａのトランジスタのゲート-ソース間電圧に対するドレイン電流を示すグラフである。
【図２Ｃ】図２Ａのトランジスタのゲート-ソース間電圧（ＶＧＳ）に対するドレイン電流（ＩＤ）を示すグラフである。
【図３Ａ】先行技術によるメモリＩＣの機能ブロック図である。
【図３Ｂ】先行技術による図２Ａのトランジスタを備えたワードラインの概略図である。
【図３Ｃ】図３Ｂのワードライン上の１番目のトランジスタの電圧ＶＧＳの時間に対するグラフである。
【図３Ｄ】図３Ｂのワードライン上のＮ番目のトランジスタの電圧ＶＧＳの時間に対するグラフである。
【図４】メモリＩＣのワードラインに関する電圧ＶＧＳの時間に対するグラフである。
【図５】本発明の開示によるメモリＩＣの機能ブロック図である。
【図６】図５のメモリＩＣの詳細な機能ブロック図である。
【図７】図５のメモリＩＣのカウンタおよび電流検知増幅器によって生成される信号のタイミング図である。
【図８Ａ】本発明の開示によるグレイコードを利用するメモリＩＣの機能ブロック図である。
【図８Ｂ】図８ＡのメモリＩＣの詳細な機能ブロック図である。
【図８Ｃ】本発明の開示によるメモリＩＣの機能ブロック図である。
【図８Ｄ】図８ＣのメモリＩＣの詳細な機能ブロック図である。
【図９】本発明の開示によるトランジスタの閾値電圧デジタル化方法のフローチャートである。
【図１０】本発明の開示によるトランジスタの閾値電圧デジタル化の精度を高める補正コード生成方法のフローチャートである。
【図１１Ａ】ハードディスクドライブの機能ブロック図である。
【図１１Ｂ】ＤＶＤドライバの機能ブロック図である。
【図１１Ｃ】携帯電話の機能ブロック図である。
【図１１Ｄ】セットトップボックスの機能ブロック図である。
【図１１Ｅ】モバイル機器の機能ブロック図である。
【発明を実施するための形態】
【０１１３】
以下の説明は、本来的に例示に過ぎず、本発明の開示、その用途ないし利用法を限定するものでは決してない。説明を分かりやすくするため、各図において同じ参照番号は同様の要素を示すために用いられる。本明細書で用いられる、Ａ、Ｂ、Ｃのうちの少なくとも１つ、という表現は、非排他的論理和「ＯＲ」を用いる論理上の「ＡまたはＢまたはＣ」の意味と解釈されるべきである。ひとつの方法における各ステップは、本発明の開示の原理を変えることなく異なる順序で実行してもよいことが理解されるべきである。
【０１１４】
本明細書で用いられる、モジュールという用語は、１つまたは複数のソフトウエアプログラムまたはファームウエアプログラムを実行する、特定用途向け集積回路（ＡＳＩＣ）、電子回路、プロセッサ（共有または特定またはグループの）およびメモリ、組み合わせ論理回路、および／または記載の機能を提供するその他の適当な構成要素を指す。
【０１１５】
選択されたワードライン（ＷＬ）上のプログラム可能な閾値トランジスタの閾値電圧は、選択されたワードラインに階段電圧を入力する代わりに線形ランプ電圧を入力することで効果的に測定できる。線形ランプ電圧は、カウンタにより生成されたデジタルコードをデジタル／アナログ変換器（Ｄ／Ａ変換器）を用いて変換し、このＤ／Ａ変換器の出力をフィルタリングすることで生成することができる。カウンタがデジタルコードの値を増加させるとランプ電圧が上昇する。ランプ電圧がトランジスタの閾値電圧以上のとき、電流検知増幅器がそのトランジスタを流れる高いドレイン電流を検知し、カウンタからＤ／Ａ変換器に出力されるデジタルコードがレジスタにラッチされる。ラッチされたデジタルコードは、トランジスタの閾値電圧のデジタル値を表す。閾値電圧のデジタル値を生成する処理は、閾値電圧のデジタル化と呼ばれる。
【０１１６】
ランプ電圧が増加する間に、電流検知増幅器がトランジスタに高いドレイン電流が流れたことを検知すると、そのトランジスタの閾値電圧を表すデジタルコードが各レジスタにラッチされる。このようにして、ランプつまり電圧上昇の終点で、各閾値電圧のデジタル値がレジスタに取り込まれ、そこから読み出せるようになる。つまり、ランプ電圧を一回始点からから終点まで上昇させれば各閾値電圧がデジタル化される。
【０１１７】
階段電圧の代わりにランプ電圧を用いることで、階段電圧を一段ずつ増加させ、整定時間の間待機し、ドレイン電流を検知し、検知したドレイン電流に基づき階段電圧の段階的増加を継続するかどうか決定するというステップの繰り返しが省略される。従って、階段電圧を用いるよりもランプ電圧を用いるほうが複数の閾値電圧を速く測定できる。
【０１１８】
閾値電圧の測定速度は、デジタルコードの分解能を高めることによってさらに高められる。具体的には、連続するデジタルコード間の間隔を、ワードラインの時定数よりも小さい値まで低減できる。例えば、高分解能の線形的に歩進つまり値が変わるデジタルコードを用いることができる。その結果閾値電圧のデジタル値に不正確さ生じても、それは、各ビットラインに対してキャリブレーションを用いて補正値を生成することにより低減される。その補正コードを前記のデジタル値と組み合わせることで閾値電圧の正確なデジタル値が生成される。
【０１１９】
以下に本発明を次の要領で開示する。先ず、ワードラインの線形システムモデルを紹介し、キャリブレーションについて簡単に説明する。次に、トランジスタの閾値電圧のデジタル化のためのシステムについて説明する。その次に、キャリブレーションについて詳細に説明する。最後に、システムの精度を高めるためにグレイコードを使用することについて説明する。
【０１２０】
先ず図４を参照すると、ワードラインは、分散されたＲＣ回路を備えた線形システムとして形成することができる。線形システムでは、線形入力ランプが線形出力ランプをもたらす。単位ＤＣの利得を有する線形システムでは、線形出力ランプは線形入力ランプよりも遅延時間Ｄの分ずれる。遅延時間Ｄは、線形システムのグループ遅延時間（つまり時定数）に比例する。遅延時間Ｄは、線形入力ランプ電圧が線形システムに印加されてから、線形システムの時定数のＣ倍が経過すると確定される。ここでＣとは１より大きい整数である。
【０１２１】
従って、線形ランプ電圧（以下ランプ電圧と称する）は、選択されたワードライン上の一番目のトランジスタが導通するよりもＣｘ時定数前にワードラインに印加され得る。そして遅延したランプ電圧が、ワードライン上の各トランジスタのゲートに印加される。例えば、ワードライン上の１つのトランジスタの閾値電圧をＶＴとする。そのトランジスタは、そのゲート電圧が最低ＶＴのとき導通する。トランジスタのゲート電圧は、ワードラインの入力側のランプ電圧がＶＴに達してからＤ単位時間後にＶＴに達することになる。この遅延時間Ｄは、トランジスタがワードラインの入力側から離れているほど長くなる。つまり、遅延時間Ｄは、ＷＬデコーダと、ワードライン上のトランジスタに連絡するビットライン（ＢＬ）との間の距離が増大するほど長くなる。
【０１２２】
遅延時間はビットライン毎に異なるが、各遅延時間は、所定の温度では各ビットラインに対して固定値となる。従って、遅延時間を測定し、キャリブレーションを用いて補正値に変換することができる。遅延時間は温度と共に変化し得るので、遅延時間をメモリ集積回路（ＩＣ）の温度の所定の変化に基づいて定期的に測定し得る。
【０１２３】
引き続いて、通常読み出し動作の間に、ランプ電圧が印加され、１つのトランジスタの閾値電圧のデジタル値がラッチされると、そのトランジスタを備えたビットライン用の補正値がラッチされたデジタル値から減算される。その結果得られる値が、そのトランジスタの閾値電圧の正確なデジタル値を表す。
【０１２４】
図５に、本発明の開示による閾値電圧のデジタル化を行うメモリＩＣ１００を示す。このＩＣ１００は、メモリアレイ１２と、ＷＬデコーダ１６と、ＢＬデコーダ１８と、電流検知増幅器２２と、Ｒ／Ｗ制御モジュール１０２と、カウンタ１０４と、Ｄ／Ａ変換器１０６と、レジスタ（ラッチ回路）１０８とを備える。
【０１２５】
Ｒ／Ｗ制御モジュール１０２は、読み出し動作を行うときにカウンタ１０４を初期化する。カウンタ１０４は、デジタルコード（例えば２進コード）に基づき計数を行い、計数値をＤ／Ａ変換器１０６に出力する。Ｄ／Ａ変換器１０６は、計数値を変換してランプ電圧を生成する。低域通過フィルタ（図示せず）でランプ電圧をフィルタリングし、ランプ電圧の直線性を高めることができる。
【０１２６】
ランプ電圧はＷＬデコーダ１６に入力される。ＷＬデコーダ１６は、状態を特定すべきメモリセル１４を備えたワードラインを選択する。ＷＬデコーダ１６は、選択したワードラインに、その選択したワードラインの１番目のトランジスタが導通可能となるより時定数のＣ倍の時間前に、ランプ電圧を入力する。そのランプ電圧は、選択されたワードライン上の各トランジスタのゲートに印加される。
【０１２７】
ランプ電圧は、カウンタ１０４が加算計数し、カウンタ１０４からＤ／Ａ変換器１０６に出力される計数値が高くなるにつれて増大する。ランプ電圧が上昇している間に、電流検知増幅器２２が、トランジスタと接続されたビットラインを介してトランジスタのドレイン電流を検知する。Ｄ／Ａ変換器１０６から出力されるランプ電圧が、いずれかのトランジスタの閾値電圧以上となると、そのトランジスタのドレイン電流が高くなる（つまり、所定のドレイン電流よりも大きくなる）。その高いドレイン電流を検知した電流検知増幅器は、ストローブ信号と呼ばれる制御信号を生成する。
【０１２８】
レジスタ１０８は、ビットライン毎に（つまりワードライン上のトランジスタ毎に）１つ設けられたレジスタを含む。各レジスタは、カウンタ１０４からＤ／Ａ変換器１０６に出力される計数値を受け取る。各レジスタは、対応する１つの電流検知増幅器２２から生成されるストローブ信号によって瞬間作動する。つまりこの制御信号により、カウンタ１０４から受信された計数値がレジスタにラッチすなわち捕えられる。計数値は、トランジスタの閾値電圧に対応するランプ電圧のデジタル値である。従って、レジスタにラッチされた計数値は、トランジスタの閾値電圧のデジタル値を表す。選択されたワードライン上の全てのトランジスタの閾値電圧が、ランプ電圧の一回の上昇動作でデジタル化される。
【０１２９】
選択されたワードラインの入力ランプ電圧が（選択されたワードラインの時定数のＣ倍の時間後の）時点Ｔにおいて値Ｘであるとき、ワードライン上の１番目のトランジスタのゲートの電圧は、時点（Ｔ＋Ｄ１）で値Ｘになり得る。ワードライン上のＮ番目のトランジスタのゲートの電圧は、時点（Ｔ＋Ｄｎ）で値Ｘになり得る。ここでｎ＞１であり、Ｄｎ＞Ｄ１である。しかし、時点（Ｔ＋Ｄｎ）では、ワードラインの入力ランプ電圧は値Ｙに上昇していることがある。従って、Ｎ番目のトランジスタのゲートに値Ｘの電圧が加わることでＮ番目のトランジスタが導通したときには、ランプ電圧は既に値Ｘから値Ｙに上昇していることがある。このように、Ｎ番目のトランジスタに対応するレジスタにラッチされた計数値は、Ｎ番目のトランジスタを導通させた電圧Ｘではなく電圧Ｙを生成させた計数値でありえる。言い換えれば、レジスタにラッチされた計数値は、トランジスタの正確な閾値電圧を表していないことがある。
【０１３０】
レジスタ１０８にラッチされた計数値の補正を、レジスタ１０８にラッチされた計数値からキャリブレーションコードを減算することによって行うことができる。キャリブレーションコードは、上記の確定した遅延時間Ｄ１、・・・、Ｄｎ等を考慮する。例えば、遅延時間Ｄ１およびＤｎに相当するキャリブレーションコードで、それぞれ１番目とＮ番目のトランジスタのためのレジスタにラッチされた計数値を減算することができる。
【０１３１】
Ｒ／Ｗ制御モジュール１０２は、後に詳しく説明するキャリブレーション周期の間に遅延時間Ｄ１、・・・、Ｄｎを測定するキャリブレーションモジュール１１０を備える。キャリブレーションモジュール１１０は、確定した遅延時間をキャリブレーションコードに変換し、キャリブレーションコードをルックアップテーブル１１２に保存する。
【０１３２】
通常の読み出し動作の間、Ｒ／Ｗ制御モジュール１０２は、ランプの終点でレジスタ１０８にラッチされている計数値を読み出す。Ｒ／Ｗ制御モジュール１０２は、ルックアップテーブル１１２でキャリブレーションコードを調べ出す。Ｒ／Ｗ制御モジュール１０２は、ラッチされた計数値からそのキャリブレーションコードを減算する。その結果得られる計数値が、トランジスタの閾値電圧の正確なデジタル値を表す。
【０１３３】
キャリブレーションモジュール１１０は、キャリブレーションコードを様々な方法で生成し得る。例えば、キャリブレーションコードは、ＩＣ１００の製造時に生成しておいてもよいし、ＩＣ１００が初期化される度に生成してもよいし、通常動作時の読み出し誤差が所定の閾値を超えたときに生成してもよい。あるいは、遅延時間がＩＣ１００の温度と共に変化するので、ＩＣ１００の温度が所定量変化したときかまたは所定値に達したときに、キャリブレーションモジュール１１０がキャリブレーションコードを生成するようにしてもよい。
【０１３４】
図６に示すように、キャリブレーションモジュール１１０はルックアップテーブル１１２と、プログラミングモジュール１１４と、ランプ制御モジュール１１６と、比較モジュール１１８と、温度検知モジュール１２０とを備えるものとすることができる。キャリブレーションが開始する際、プログラミングモジュール１１４は、メモリアレイ１２の所定のワードライン上の全てのトランジスタを所定の閾値電圧にプログラムする。言い換えると、プログラミングモジュール１１４は、所定のワードライン上のメモリセル１４を所定の状態にプログラムすることができる。この所定のワードライン上のトランジスタの一行を、トランジスタの基準行と呼ぶことができ、所定のワードラインを基準ワードラインと呼ぶことができる。
【０１３５】
いくつかの実施例において、基準行は、キャリブレーションのために設けられた予備の一行１２２のトランジスタから構成することができる。予備行１２２を用いることで、ユーザーデータをメモリアレイ１２に記憶した状態でキャリブレーションを実行することができる。予備行１２２は、図示のようにメモリアレイ外に組み込んでもよいし、メモリアレイ内に組み込んでもよい（図示せず）。予備行１２２がメモリアレイ１２内に組み込まれる場合、キャリブレーションは、通常の読み出し書き込み動作外で実行される。基準行のトランジスタは実質的にメモリアレイ１２のワードライン上のトランジスタと同様とすることができる。しかし、基準行のトランジスタが、メモリアレイ１２のトランジスタよりも低い閾値電圧を有するようにしてもよい。
【０１３６】
キャリブレーションの間、ＷＬデコーダ１６とＢＬデコーダ１８は予備行１２２のトランジスタを選択することができる。キャリブレーションが開始する際、プログラミングモジュール１１４は、予備行１２２の全てのトランジスタを所定の閾値電圧にプログラムすることができる。電流検知増幅器２２とビットラインは、予備行１２２のトランジスタと連絡することができる。これ以降、キャリブレーション中のトランジスタについて言及するとき、それは、メモリアレイ１２の基準行のトランジスタと予備行１２２のトランジスタを含むものとする。
【０１３７】
トランジスタをプログラムした後、ランプ制御モジュール１１６は電圧傾斜率（ランプ速度）を低減する。ランプ速度とは、ランプ電圧の変化率である。例えば、通常動作時はランプ速度がＶボルト／秒とする。従って、キャリブレーション中は、ランプ制御モジュール１１６はランプ速度をＶボルト／秒より低くする。
【０１３８】
具体的には、ランプ制御モジュール１１６はカウンタ１０４の計数速度（つまりカウンタが計数値を増やす速度）を低下させる。結果として、カウンタ１０４は、Ｄ／Ａ変換器１０６に出力されるコードの値を、通常動作時より低速で増加させることになる。従って、Ｄ／Ａ変換器１０６は通常動作時より低速のランプ電圧を生成することができる。この低速のランプ電圧は、所定のワードライン上のトランジスタまたは予備行１２２のトランジスタに入力される。
【０１３９】
ランプ速度が低いため、所定のワードライン（または予備行１２２）の入力ランプ電圧とトランジスタのいずれかのゲート電圧との間の遅延時間が実質的にゼロになる。言い換えれば、トランジスタが導通したときのそのトランジスタのゲート電圧と、計数値がラッチされたときのランプ電圧とが実質的に同じになる。従って、レジスタ１０８にラッチされた計数値はトランジスタの実際の閾値電圧を正確に表す。Ｒ／Ｗ制御モジュール１０２は、ラッチされた計数値をメモリに保存する。
【０１４０】
続いて、ランプ制御モジュール１１６は、ランプ速度を通常動作時のランプ速度に戻す。Ｄ／Ａ変換器は通常動作時に用いられるランプ電圧を生成する。通常のランプ電圧は、所定のワードライン上（または予備行１２２）のトランジスタに入力される。レジスタ１０８は、ラッチされた計数値を記憶する。レジスタ１０８に記憶されたラッチされた計数値は、通常動作時に起こり得る遅延分Ｄ１、・・・、Ｄｎ等を含む。
【０１４１】
比較モジュール１１８は、メモリに記憶されたラッチされた計数値をレジスタ１０８に記憶されたラッチされた計数値と比較し、それらの差を取り出す。これらの差が、閾値電圧を正確に表す計数値を生成するための、通常動作時にレジスタ１０８にラッチされた計数値から減算することのできる補正量を表す。これらの差をキャリブレーションコードと呼ぶ。キャリブレーションモジュールは、ビットライン毎に（つまりワードライン上のトランジスタ毎に）１つのキャリブレーションコードを生成する。キャリブレーションコードは、ルックアップテーブル１１２に記憶される。
【０１４２】
温度検知モジュール１２０はＩＣ１００の温度を検知することができる。ＩＣの温度が上昇するにつれ、ワードラインの各区間の抵抗値が上昇することがあり、結果として、ワードラインの時定数が増加し得る。従って、遅延時間Ｄ１、・・・、Ｄｎ等が増加し、キャリブレーションコードがもはや有効ではなくなることがある。そこでキャリブレーションコードを、この温度変化の影響を考慮に入れるために再生成することができる。
【０１４３】
温度検知モジュール１２０は、ＩＣ１００の温度が所定量変化したとき、またはＩＣ１００の温度が所定の温度に達したとき、制御信号を生成するようにすることができる。キャリブレーションモジュール１１０は、温度検知モジュール１２０から受けとった入力に基づいてキャリブレーションを実行するようにすることができる。
【０１４４】
次に図７を参照する。レジスタ１０８のラッチ動作は、トランジスタを流れるドレイン電流が高くなる度に電流検知増幅器２２がストローブ信号を生成してレジスタ１０８をラッチするので、非同期的事象である。ときには、カウンタ１０４からＤ／Ａ変換器１０６とレジスタ１０８に出力される計数値は、レジスタ１０８がストローブ信号で作動したときに、１つの計数値から別の計数値に移行しつつあることもある。
【０１４５】
単なる一例として、計数値は４ビットのバイナリ（２進）コード語をから成るものとすることができる。そのような計数値は、レジスタ１０８の１つにストローブ信号が加えられたときに、第１コード語０１１１から第２コード語１０００に移行中であることもある。カウンタの信号出力とストローブ信号のタイミングによっては、ラッチされ得るコードの値は、第１コード語０１１１の最上位ビット（ＭＳＢ）である０と、第２コード語１０００のビット０００とを含むものになり得る。従って、レジスタにラッチされる計数値が、第２コード語１０００ではなくて、コード語００００になることがある。その結果、ラッチされた計数値が間違った閾値電圧を表すことがある。
【０１４６】
レジスタ１０８にカウンタ出力の正しい値をラッチするためにグレイ（交番２進）コードを用いることができる。グレイコードは、グレイコードのコード語の連続する２つの値が１つの桁においてのみ異なるという有益な特性を有する。従って、カウンタ１０４から出力される２進計数値を、グレイコードのコード語に変換するようにしてもよい。グレイコードのコード語をレジスタ１０８に入力するようにしてもよい。ストローブ信号がグレイコードのコード語をレジスタ１０８にラッチするとき、ラッチされたコード語が間違っていても、それはせいぜい１ビットに過ぎない。別の方法として、ストローブ信号を、カウンタ１０４を時間制御するクロック信号と同期させてもよい。この同期化されたストローブ信号を用いて、カウンタ出力をレジスタ１０８にラッチしてもよい。
【０１４７】
次に図８Ａおよび図８Ｂを参照して説明する。メモリＩＣ１００-１は、メモリＩＣ１００の構成要素を全て備え、さらにバイナリ／グレイコード変換器１２４とグレイ／バイナリコード変換器１２６を備える。図８Ａにおいて、バイナリ／グレイコード変換器１２４は、カウンタ１０４が出力する２進計数値をグレイコードのコード語に変換する。グレイコードのコード語は、レジスタ１０８に入力される。電流検知増幅器２２で生成されるストローブ信号がグレイコードのコード語をレジスタ１０８にラッチする。ラッチされたコード語はカウンタ１０４が出力した２進計数値と同等である。
【０１４８】
グレイ／バイナリコード変換器１２６は、レジスタ１０８にラッチされたグレイコードのコード語をバイナリコード語に戻す変換を行う。バイナリコード語は、Ｒ／Ｗ制御モジュール１０２に出力される。通常読み出し動作の間、Ｒ／Ｗ制御モジュール１０２はキャリブレーションコードをルックアップメモリから読み出し、バイナリコード語からキャリブレーションコードを減算して、閾値電圧のデジタル値を特定する。
【０１４９】
図８Ｂにおいて、バイナリ／グレイコード変換器１２４およびグレイ／バイナリコード変換器１２６は、キャリブレーション時に、通常読み出し動作時と同様に用いられる。１１０が行う動作は、比較モジュール１１８が、ラッチされた計数値を、レジスタ１０８からではなくグレイ／バイナリコード変換器１２６から受け取るということ以外は、通常動作時と変わらない。
【０１５０】
次に図８Ｃおよび図８Ｄに示すように、メモリＩＣ１００-２は、カウンタ１０４を計時しインクリメントさせるクロック１３０にストローブ信号を同期させる同期化モジュール１２８を用いるようにしてもよい。同期化されたストローブ信号は、カウンタ１０４により出力された計数値の正しい値をレジスタ１０８にラッチする。単なる一例として、同期化モジュール１２８はフリップフロップを用いて構成することができる。
【０１５１】
図９には、メモリアレイに用いられているトランジスタの閾値電圧をデジタル化するための方法２００を示す。ステップ２０２で制御が開始される。ステップ２０４において、読み出し動作を行うべきかどうかの決定を行う。ステップ２０４の結果が偽つまりＮＯであれば、待機する。ステップ２０４の結果が真つまりＹＥＳであれば、ステップ２０６でカウンタ１０４とＤ／Ａ変換器１０６を用いてランプ電圧を生成する。ステップ２０８で、読み出すべきメモリセル１４を備える（すなわち、閾値電圧をデジタル化すべきトランジスタを備える）選択されたワードラインにランプ電圧を入力する。ランプ電圧は、選択されたワードライン上の１番目のトランジスタが導通可能となるときよりＣ×時定数前に入力される。
【０１５２】
ステップ２１０で、選択されたワードライン上のトランジスタのドレイン電流が検知される。ステップ２１２で、いずれかのトランジスタのドレイン電流が高くなったかどうかを判定する。ステップ２１２の結果がＮＯであれば、ステップ２１４で、ランプ電圧が終点に達したかどうかを（つまり読み出し動作が完了したかどうかを）判定する。ステップ２１４の結果がＮＯであれば、ステップ２１０に戻る。ステップ２１４の結果がＹＥＳであれば、ステップ２０４に戻る。
【０１５３】
ステップ２１２の結果がＹＥＳであれば、ステップ２１６で、トランジスタのドレイン電流が高くなった時点でストローブ信号を生成する。ステップ２１８で、ストローブ信号に基づいて、カウンタ１０４からの出力計数値をレジスタ１０８にラッチする。ステップ２２０で、ルックアップテーブル１１２からキャリブレーションコードを調べ出す。ステップ２２２で、ラッチされた計数値からキャリブレーションコードを減算して、トランジスタの閾値電圧のデジタル値を生成する。ステップ２２４で、デジタル化された閾値電圧に基づいて選択されたワードライン上のメモリセルの状態を特定する。
【０１５４】
図１０には、遅延時間Ｄ１、・・・、Ｄｎ等のキャリブレーション方法２５０を示す。ステップ２５２で制御が開始される。ステップ２５４で、メモリＩＣ１００の温度に一部基づきキャリブレーションを開始すべきかどうかの判定をする。ステップ２５４の結果がＮＯのときは待機する。ステップ２５４の結果がＹＥＳであれば、ステップ２５６で、トランジスタを備えたワードライン（例えばメモリアレイ１２内またはメモリアレイ１２外の一行分のメモリセル１４）を選択する。ステップ２５８で、選択されたワードライン上のトランジスタを所定の閾値電圧にプログラムする。
【０１５５】
ステップ２６０で、通常読み出し動作時に用いられる第２ランプ速度よりも低い第１ランプ速度を有する第１ランプ電圧を生成する。ステップ２６２で、トランジスタを流れるドレイン電流を検知し、そのドレイン電流に基づいてストローブ信号を生成することにより、カウンタ１０４から出力される第１の計数値をレジスタ１０８にラッチする。ラッチされた第１の計数値は、ステップ２６４でメモリに保存される。
【０１５６】
ステップ２６６で、前記第２ランプ速度を有する第２ランプ電圧を生成する。ステップ２６８で、トランジスタを流れるドレイン電流を検知し、そのドレイン電流に基づいてストローブ信号を発することにより、カウンタ１０４から出力される第２の計数値をレジスタ１０８にラッチする。ステップ２７０で、メモリから読み出した第１の計数値をレジスタ１０８にラッチされた第２の計数値と比較し、全てのビットラインに対してキャリブレーションコードを生成する。ステップ２７２で、これらのキャリブレーションコードをルックアップテーブル１１２に保存し、ステップ２５２に戻る。
【０１５７】
次に図１１Ａから図１１Ｅを参照して、本発明の開示の教示内容を組み込んだ様々な実施例を示す。図１１Ａに示すように、本発明の開示の教示内容は、ハードディスクドライブ（ＨＤＤ）３００の不揮発性メモリ３１２および関連する電気回路に実施することができる。ＨＤＤ３００は、ハードディスクアセンブリ（ＨＤＡ）３０１とＨＤＤプリント回路基板（ＰＣＢ）３０２とを含む。ハードディスクアセンブリ３０１は、データを記憶する１枚以上の円盤状の記録板などの磁気媒体３０３と、読み出し書き込み装置３０４とを備えるものとすることができる。読み出し書き込み装置３０４は、アクチュエータアーム３０５上に配置することができ、磁気媒体３０３上でデータの読み取り書き込みを行うことができる。さらに、ハードディスクアセンブリ３０１は、磁気媒体３０３を回転させるスピンドルモータ３０６と、アクチュエータアーム３０５を駆動するボイスコイルモータ（ＶＣＭ）３０７とを含む。プレアンプ装置３０８は、読み出し動作中に、読み出し書き込み装置３０４により生成される信号を増幅し、書き込み動作中に、読み出し書き込み装置３０４に信号を供給する。
【０１５８】
ＨＤＤプリント回路基板３０２には、読み出し書き込みチャネルモジュール（以下「読み出しチャネル」と称する）３０９と、ハードディスク制御（ＨＤＣ）モジュール３１０と、バッファメモリ３１１と、不揮発性メモリ３１２と、プロセッサ３１３と、スピンドル／ＶＣＭ（ボイスコイルモータ）ドライバモジュール３１４とが設けられる。読み出しチャネル３０９は、プレアンプ装置３０８から受け取ったデータおよびそこに送るデータを処理する。ハードディスク制御モジュール３１０は、ハードディスクアセンブリ３０１の構成要素を制御し、入出力インターフェース３１５を介して外部機器（図示せず）と通信する。外部機器には、コンピュータ、マルチメディアデバイス、モバイルコンピューティングデバイス等が含まれ得る。入出力インターフェース３１５には、有線回線および／または無線通信リンクが含まれ得る。
【０１５９】
ハードディスク制御モジュール３１０は、ハードディスクアセンブリ３０１、読み出しチャネル３０９、バッファメモリ３１１、不揮発性メモリ３１２、プロセッサ３１３、スピンドル／ＶＣＭドライバモジュール３１４、および／または入出力インターフェース３１５からデータを受け取ることができる。プロセッサ３１３は、符号化、復号化、フィルタリング、および／またはフォーマット化等のデータ処理を行うことができる。処理されたデータは、ハードディスクアセンブリ３０１、読み出しチャネル３０９、バッファメモリ３１１、不揮発性メモリ３１２、プロセッサ３１３、スピンドル／ＶＣＭドライバモジュール３１４、および／または入出力インターフェース３１５に出力することができる。
【０１６０】
ハードディスク制御モジュール３１０は、バッファメモリ３１１および／または不揮発性メモリ３１２を用いてＨＤＤ３００の制御および動作に関連するデータを保存することができる。バッファメモリ３１１には、ＤＲＡＭ、ＳＤＲＡＭ等が含まれ得る。不揮発性メモリ３１２には、フラッシュメモリ（ＮＡＮＤおよびＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、マルチステートメモリ等の適宜のタイプの半導体ないしソリッドステートメモリが含まれる。この場合、各メモリセルは３通り以上の状態を呈するものとする。スピンドル／ＶＣＭドライバモジュール３１４は、スピンドルモータ３０６とＶＣＭ（ボイスコイルモータ）３０７を制御する。ＨＤＤプリント回路基板３０２には、ＨＤＤ３００の構成要素に電力を供給する電源３１６が設けられる。
【０１６１】
図１１Ｂに示すように、本発明の開示の教示内容は、ＤＶＤドライブ３１８またはＣＤドライブ（図示せず）の不揮発性メモリ３２３および関連する電気回路に実施することができる。ＤＶＤドライブ３１８は、ＤＶＤプリント回路基板（ＰＣＢ）３１９とＤＶＤアセンブリ（ＤＶＤＡ）３２０とを備える。ＤＶＤプリント回路基板３１９には、ＤＶＤ制御モジュール３２１と、バッファメモリ３２２と、不揮発性メモリ３２３と、プロセッサ３２４と、スピンドル／ＦＭ（送りモータ）ドライバモジュール３２５と、アナログフロントエンドモジュール３２６と、書き込み戦略モジュール３２７と、ＤＳＰ（デジタル信号処理）モジュール３２８とが設けられる。
【０１６２】
ＤＶＤ制御モジュール３２１は、ＤＶＤアセンブリ３０１の構成要素を制御し、入出力インターフェース３２９を介して外部機器（図示せず）と通信する。外部機器には、コンピュータ、マルチメディアデバイス、モバイルコンピューティングデバイス等が含まれ得る。入出力インターフェース３２９には、有線回線および／または無線通信リンクが含まれ得る。
【０１６３】
ＤＶＤ制御モジュール３２１は、バッファメモリ３２２、不揮発性メモリ３２３、プロセッサ３２４、スピンドル／ＦＭドライバモジュール３２４、アナログフロントエンドモジュール３２６、書き込み戦略モジュール３２７と、ＤＳＰモジュール３２８および／または入出力インターフェース３２９からデータを受け取ることができる。プロセッサ３２４は、符号化、復号化、フィルタリング、および／またはフォーマット化等のデータ処理を行うことができる。ＤＳＰモジュール３２８は、ビデオおよび／またはオーディオの符号化／復号化などの信号処理を行う。処理されたデータは、バッファメモリ３２２、不揮発性メモリ３２３、プロセッサ３２４、スピンドル／ＦＭドライバモジュール３２４、アナログフロントエンドモジュール３２６、書き込み戦略モジュール３２７と、ＤＳＰモジュール３２８および／または入出力インターフェース３２９に出力することができる。
【０１６４】
ＤＶＤ制御モジュール３２１は、バッファメモリ３２２および／または不揮発性メモリ３２３を用いてＤＶＤドライブ３１８の制御および動作に関連するデータを記憶することができる。バッファメモリ３２２には、ＤＲＡＭ、ＳＤＲＡＭ等が含まれ得る。不揮発性メモリ３２３には、フラッシュメモリ（ＮＡＮＤおよびＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、マルチステートメモリ等の適宜のタイプの半導体ないしソリッドステートメモリが含まれる。この場合、各メモリセルは３通り以上の状態を呈するものとする。ＤＶＤプリント回路基板３１９は、ＤＶＤドライブ３１８の構成要素に電力を供給する電源３３０を含む。
【０１６５】
ＤＶＤアセンブリ３２０には、プレアンプ装置３３１と、レーザードライバ３３２と、光学装置３３３とが含まれ得る。光学装置３３３は、光学読み取り書き込み（ＯＲＷ）装置または光学読み出し専用（ＯＲ）装置とすることができる。スピンドルモータ３３４は光学記憶媒体３３５を回転させ、送りモータ３３６は光学装置３３３を光学記憶媒体３３５に対して駆動する。
【０１６６】
光学記憶媒体３３５がデータを読み取るとき、レーザードライバは光学装置３３３に読み出し電力を供給する。光学装置３３３は、光学記憶媒体３３５からデータを検出し、そのデータをプレアンプ装置３３１に送る。アナログフロントエンドモジュール３２６は、プレアンプ装置３３１からデータを受け取り、フィルタリングやＡ／Ｄ変換等の機能を実行する。光学記憶媒体３３５に書き込みを行うとき、書き込み戦略モジュール３２７が電力レベルとタイミングデータをレーザードライバ３３２に伝達する。レーザードライバ３３２は光学装置３３３を制御してデータを光学記憶媒体３３５に書き込む。
【０１６７】
図１１Ｃに示すように、本発明の開示の教示内容は、携帯電話３５８のメモリ３６４および関連する電気回路に実施することができる。携帯電話３５８は、電話制御モジュール３６０と、電源３６２と、メモリ３６４と、記憶装置３６６と、携帯電話ネットワークインターフェース３６７とを備える。携帯電話３５８は、ネットワークインターフェース３６８と、マイクロホン３７０と、スピーカーおよび／または出力ジャックのようなオーディオ出力３７２と、表示手段３７４と、キーパッドおよび／またはポインタのようなユーザー入力手段３７６とを備えたものとしてもよい。ネットワークインターフェース３６８が無線ローカルエリアネットワークインターフェースを含む場合、アンテナ（図示せず）も含まれ得る。
【０１６８】
電話制御モジュール３６０は、携帯電話ネットワークインターフェース３６７、ネットワークインターフェース３６８、マイクロホン３７０、および／またはユーザー入力手段３７６から入力信号を受け取ることができる。電話制御モジュール３６０は、符号化、復号化、フィルタリング、および／またはフォーマット化等のデータ処理を行い、出力信号を生成することができる。この出力信号を、メモリ３６４、記憶装置３６６、携帯電話ネットワークインターフェース３６７、ネットワークインターフェース３６８、オーディオ出力３７２のうちの１つまたは複数に送信することができる。
【０１６９】
メモリ３６４にはランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリが含まれ得る。不揮発性メモリには、フラッシュメモリ（ＮＡＮＤおよびＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、マルチステートメモリ等の適宜のタイプの半導体ないしソリッドステートメモリが含まれ得る。この場合、各メモリセルは３通り以上の状態を呈するものとする。記憶装置３６６は、ＤＶＤドライブのような光学記憶装置および／またはハードディスクドライブ（ＨＤＤ）を含み得る。電源３６２は、携帯電話３５８の構成要素に電力を供給する。
【０１７０】
図１１Ｄに示すように、本発明の開示の教示内容は、セットトップボックス３７８のメモリ３８３および関連する電気回路に実施することができる。セットトップボックス３７８は、セットトップ制御モジュール３８０と、表示手段３８１と、電源３８２と、メモリ３８３と、記憶装置３８４と、ネットワークインターフェース３８５とを備える。ネットワークインターフェース３８５が無線ローカルエリアネットワークインターフェースを含む場合、アンテナ（図示せず）も含まれ得る。
【０１７１】
セットトップ制御モジュール３８０は、ネットワークインターフェース３８５および外部インターフェース３８７から入力信号を受け取ることができ、これらの信号は、ケーブル、ブロードバンドインターネット、および／または衛星を介してデータを送受信することができる。セットトップ制御モジュール３８０は、符号化、復号化、フィルタリング、および／またはフォーマット化等のデータ処理を行い、出力信号を生成することができる。この出力信号には、標準フォーマットおよび／または高品位フォーマットのオーディオ信号および／またはビデオ信号が含まれ得る。この出力信号を、ネットワークインターフェース３８５、および／または表示手段３８１に送ることができる。表示手段３８１には、テレビ、プロジェクタ、および／またはモニタが含まれ得る。  
【０１７２】
電源３８２は、セットトップボックス３７８の構成要素に電力を供給する。メモリ３８３にはランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリが含まれ得る。不揮発性メモリには、フラッシュメモリ（ＮＡＮＤおよびＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、マルチステートメモリ等の適宜のタイプの半導体ないしソリッドステートメモリが含まれ得る。この場合、各メモリセルは３通り以上の状態を呈するものとする。記憶装置３８４は、ＤＶＤドライブのような光学記憶装置および／またはハードディスクドライブ（ＨＤＤ）を含み得る。
【０１７３】
図１１Ｅに示すように、本発明の開示の教示内容は、モバイル機器３８９のメモリ３９２および関連する電気回路に実施することができる。モバイル機器３８９は、モバイル機器制御モジュール３９０と、電源３９１と、メモリ３９２と、記憶装置３９３と、ネットワークインターフェース３９４と、外部インターフェース３９９とを備えるものとすることができる。ネットワークインターフェース３９４が無線ローカルエリアネットワークインターフェースを含む場合、アンテナ（図示せず）も含まれ得る。
【０１７４】
モバイル機器制御モジュール３９０は、ネットワークインターフェース３９４および／または外部インターフェース３９９から入力信号を受け取ることができる。外部インターフェース３９９には、ＵＳＢ、赤外線、および／またはイーサネット（登録商標）が含まれ得る。入力信号としては、圧縮されたオーディオおよび／またはビデオ信号を挙げることができ、ＭＰ３フォーマットに準拠するものとすることができる。さらに、モバイル機器制御モジュール３９０は、キーパッド、タッチパッドまたは個別のボタン等のユーザー入力手段３９６から入力を受け取ることができる。モバイル機器制御モジュール３９０は、符号化、復号化、フィルタリング、および／またはフォーマット化等のデータ処理を行い、出力信号を生成することができる。
【０１７５】
モバイル機器制御モジュール３９０は、オーディオ信号をオーディオ出力手段３９７に出力したりビデオ信号を表示手段３９８に出力したりすることができる。オーディオ出力手段３９７には、スピーカーおよび／または出力ジャックが含まれ得る。表示手段３９８は、グラフィカルユーザーインターフェースを表示することができ、ここにメニュー、アイコン等が含まれるようにすることができる。電源３９１は、モバイル機器３８９の構成要素に電力を供給する。メモリ３９２には、ランダムアクセスメモリ（ＲＡＭ）および／または不揮発性メモリが含まれ得る。
【０１７６】
不揮発性メモリには、フラッシュメモリ（ＮＡＮＤおよびＮＯＲフラッシュメモリを含む）、相変化メモリ、磁気ＲＡＭ、マルチステートメモリ等の適宜のタイプの半導体ないしソリッドステートメモリが含まれ得る。この場合、各メモリセルは３通り以上の状態を呈するものとする。記憶装置３９３は、ＤＶＤドライブのような光学記憶装置および／またはハードディスクドライブ（ＨＤＤ）を含み得る。モバイル機器には、携帯情報端末、メディアプレーヤ、ラップトップコンピュータ、ゲーム用コンソール、またはその他のモバイルコンピューティングデバイスが含まれ得る。
【０１７７】
当業者であれば、以上の説明から、本発明の開示の広義の教示内容を多様な形で実施できることは容易に理解できよう。それゆえ、この開示は特定の実施例を含むものではあるが、図面と明細書と以下の請求範囲とを考察すれば他の応用例が明らかになるであろうことから、本発明の開示の真の範囲が実施例により制限されるべきでない。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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