(57)【特許請求の範囲】
【請求項１】
第１および第２入力端子を有し、第１電源線と第２電源線の間に設けられた、基準電圧を出力する第１増幅器と、
前記基準電圧が印加された基準電圧線と前記第２電源線の間に直列に接続された第１負荷素子および第１ｐｎ接合素子と、
前記基準電圧線と前記第２電源線の間に直列に接続された第２および第３負荷素子並びに第２ｐｎ接合素子と、を有し、
前記第１入力端子は、前記第１負荷素子と前記第１ｐｎ接合素子を接続する第１接続ノードに接続され、前記第２入力端子は、前記第２負荷素子と前記第３負荷素子を接続する第２接続ノード接続される基準電圧回路であって、さらに、
前記第１および第２接続ノードの電位を取り出す接続ノード電位取り出し回路と、
前記接続ノード電位取り出し回路により取り出された前記第１および第２接続ノードの電位差が小さくなるように、前記第１増幅器における前記第１および第２入力端子間のオフセット電圧を低減するオフセット電圧低減回路と、
前記第１ｐｎ接合素子および第２ｐｎ接合素子のベース・エミッタ間電圧の差に応じて前記第２ｐｎ接合素子の面積を調整し、前記基準電圧を調整する面積調整回路と、を有することを特徴とする基準電圧回路。
【請求項２】
請求項１に記載の基準電圧回路において、さらに、
前記第１接続ノードと前記接続ノード電位取り出し回路の間に設けられた第１スイッチと、
前記第２接続ノードと前記接続ノード電位取り出し回路の間に設けられた第２スイッチと、を有し、
前記第１および第２スイッチを制御して、前記第１および第２接続ノードの電位を、前記接続ノード電位取り出し回路の出力として取り出すことを特徴とする基準電圧回路。
【請求項３】
請求項２に記載の基準電圧回路において、
前記接続ノード電位取り出し回路は、内部電圧を出力するレギュレータ回路を介して、前記第１および第２接続ノードの電位を取り出すことを特徴とする基準電圧回路。
【請求項４】
請求項２に記載の基準電圧回路において、
前記接続ノード電位取り出し回路は、バッファアンプであり、該バッファアンプの出力電圧として前記第１および第２接続ノードの電位を取り出すようになっていることを特徴とする基準電圧回路。
【請求項５】
請求項１〜４のいずれか１項に記載の基準電圧回路において、さらに、
前記接続ノード電位取り出し回路により取り出された前記第１および第２接続ノードの電位に従って、前記第２負荷素子と前記第３負荷素子の抵抗値の比率を制御する抵抗値比率制御回路を有することを特徴とする基準電圧回路。
【請求項６】
請求項５に記載の基準電圧回路において、
前記オフセット電圧低減回路は、前記第１増幅器に内蔵され、オフセット調整信号により、前記第１および第２入力端子間のオフセット電圧を低減することを特徴とする基準電圧回路。
【請求項７】
請求項５に記載の基準電圧回路において、
前記オフセット電圧低減回路は、
前記第１増幅器に接続され、第３および第４入力端子を有する前記第１電源線と前記第２電源線の間に設けられた第２増幅器と、
前記第２増幅器の前記第３および第４入力端子に入力する電圧を発生し、前記第２増幅器を介して前記第１増幅器の前記第１および第２入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
【請求項８】
請求項１〜７のいずれか１項に記載の基準電圧回路において、
前記第１増幅器は、２段構成の第１アンプ回路および第２アンプ回路を有し、
前記第１アンプ回路は、入力差動回路と、該入力差動回路の２つの電流出力を電圧に変換する第４負荷素子を有することを特徴とする基準電圧回路。
【請求項９】
請求項１〜８のいずれか１項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
内部回路と、
外部から供給される前記第１電源線の第１電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
【請求項１０】
請求項９に記載の半導体集積回路において、
前記レギュレータ回路は、請求項３に記載のレギュレータ回路であることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、基準電圧回路および半導体集積回路に関する。
【背景技術】
【０００２】
従来、アナログ集積回路では、温度および電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧回路が使用されている。また、デジタル回路との混載が容易なことから、重要なＣＭＯＳアナログ集積回路においても、バンドギャップ回路は、安定な基準電圧回路として広く用いられている。
【０００３】
従来のバンドギャップ回路では、順バイアスされたｐｎ接合の電位と、絶対温度（Ｔ）に比例（一般に、ＰＴＡＴ：Proportional To Absolute Temperatureと称される）する電圧を加算することで、温度に依存しない基準電圧を得る各種の回路が提案されている。
【０００４】
順バイアスされたｐｎ接合の電位は（ｐｎ接合の電位を１次式で近似すれば、或いは、１次式で近似できる範囲内では）、ＣＴＡＴ（Complementary To Absolute Temperature: 絶対温度に対して負の線形依存性）であることが知られている。そして、この順バイアスされたｐｎ接合の電位に（適切な）ＰＴＡＴ電圧を加算することで、ほぼ温度に依存しない基準電圧が得られることが知られている。
【０００５】
まず、バンドギャップ回路（基準電圧回路）の例を、図１〜図６を参照して説明する。図１は、バンドギャップ回路の第１例を示す回路図である。
【０００６】
図１において、参照符号Ｑ１，Ｑ２はｐｎｐバイポーラトランジスタ（以下、ｐｎｐＢＪＴとも記載する）を示し、また、Ｒ１，Ｒ２，Ｒ３は抵抗を示している。なお、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値もＲ１，Ｒ２，Ｒ３で示すものとする。以下同様に、Ｒｎ（ｎは整数）は、抵抗を表すと共にその抵抗値も示している。
【０００７】
さらに、参照符号ＡＭＰ１はオペアンプ回路（ＣＭＯＳオペアンプ）を示し、ＧＮＤはＧＮＤ端子（０Ｖ）を示し、そして、ＶＢＧＲは出力基準電位（基準電圧）を示している。また、参照符号ＶＢＥ２，ＩＭおよびＩＰは、内部のノードを示している。
【０００８】
図１において、抵抗に添えられた値（例えば、１００ｋ，２００ｋ）は、抵抗値（Ω：オーム）の例を示し、また、ＢＪＴに添えられた数字（例えば、×１，×１０）は、ＢＪＴの相対的な面積の比を示す。同様に、他の図においても、ＢＪＴに添えられた数字は、ＢＪＴの相対的な面積の比を示すものとする。
【０００９】
さらに、図１において、ＶＢＥ２はノードの名前であると同時に、トランジスタＱ２のベース・エミッタ間電圧も指すものとする。また、ノードＩＰの電位は、トランジスタＱ１のベース・エミッタ間電圧に等しいので、その電位をＶＢＥ１で表すものとする。
【００１０】
図１に示すバンドギャップ回路の動作を簡単に説明する。ＢＪＴのベース・エミッタ間電圧、すなわち、ｐｎ接合の順方向電圧をＶＢＥで表わすと、そのｐｎ接合の順方向電圧と絶対温度Ｔの関係は、概略、次の式（１）となることが知られている。
ＶＢＥ＝Ｖｅｇ−ａＴ      式（１）
【００１１】
ここで、ＶＢＥはｐｎ接合の順方向電圧、Ｖｅｇはシリコンのバンドギャップ電圧（約１．２Ｖ）、ａはＶＢＥの温度依存性（約２ｍＶ／℃）、そして、Ｔは絶対温度を示している。なお、ａの値はバイアス電流により異なるが、実用領域で、概略、２ｍＶ／℃程度となることが知られている。
【００１２】
また、ＢＪＴのエミッタ電流ＩＥと電圧ＶＢＥの関係は、概略、次の式（２）となることが知られている。
ＩＥ＝Ｉ０ｅｘｐ（ｑＶＢＥ／ｋＴ）      式（２）
【００１３】
ここで、ＩＥはＢＪＴのエミッタ電流またはダイオードの電流、Ｉ０は定数（面積に比例）、ｑは電子の電荷、そして、ｋはボルツマン定数を示している。オペアンプＡＭＰ１による負帰還により、ＡＭＰ１の電圧利得が十分大きい場合には、ＡＭＰ１の第１入力ＩＰと第２入力ＩＭの電位が（ほぼ）等しくなって回路が安定する。
【００１４】
このとき、図１に示されるように、抵抗Ｒ１とＲ２の抵抗値を、例えば、１：１０（１００ｋ：１Ｍ）に設計しておくと、トランジスタＱ１およびＱ２に流れる電流の大きさは、１０：１となる。
【００１５】
ここで、トランジスタＱ１に流れる電流を１０Ｉで表し、トランジスタＱ２に流れる電流をＩで表わす。なお、図１において、Ｑ１，Ｑ２の下に添えられたＩ×１０とＩは、この電流の相対関係を示す。同様に、他の図でもＢＪＴに添えられたＩ×１０とＩなどは、流れる電流の相対関係を示すものとする。
【００１６】
仮に、トランジスタＱ２のエミッタ面積は、トランジスタＱ１のエミッタ面積の１０倍とする。なお、図１のトランジスタＱ１，Ｑ２に添えられた×１，×１０は、このエミッタ面積の相対関係を示す。
【００１７】
そして、トランジスタＱ１のベース・エミッタ間電圧をＶＢＥ１で表し、トランジスタＱ２のベース・エミッタ間電圧をＶＢＥ２で表わすと、
式（２）より、次の式（３）および式（４）の関係があることがわかる。
１０×Ｉ＝Ｉ０ｅｘｐ（ｑＶＢＥ１／ｋＴ）      式（３）
Ｉ＝１０×Ｉ０ｅｘｐ（ｑＶＢＥ２／ｋＴ）      式（４）
【００１８】
両辺それぞれを割り算し、ＶＢＥ１−ＶＢＥ２＝ΔＶＢＥと表わすと、次の式（５）および式（６）が得られる。
１００＝ｅｘｐ（ｑＶＢＥ１／ｋＴ−ｑＶＢＥ２／ｋＴ）      式（５）
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ（１００）      式（６）
【００１９】
つまり、トランジスタＱ１とＱ２のベース・エミッタ間電圧の差であるΔＶＢＥは、トランジスタＱ１とＱ２の電流密度比１００の対数（ｌｎ（１００））と熱電圧（ｋＴ／ｑ）で表わされる。このΔＶＢＥが抵抗Ｒ３の両端の電位差に等しいので、抵抗Ｒ２およびＲ３には、ΔＶＢＥ／Ｒ３の電流が流れる。
【００２０】
従って、抵抗Ｒ２の両端の電位差ＶＲ２は、次の式（７）で表わされる。
ＶＲ２＝ΔＶＢＥ（Ｒ２／Ｒ３）      式（７）
また、ＩＰの電位とＩＭの電位は、ＶＢＥ１で等しいので、基準電圧ＶＢＧＲの電位は、次の式（８）で表わされる。
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（Ｒ２／Ｒ３）      式（８）
【００２１】
ｐｎ接合の順方向電圧ＶＢＥ１は温度の上昇にともなって減少する負の温度依存性を持ち（ＶＢＥ＝Ｖｅｇ−ａＴ  式（１））、一方、ΔＶＢＥは、式（６）に示されるように、温度に比例して大きくなる。
【００２２】
従って、定数を適切に選ぶことにより、基準電圧ＶＢＧＲの値が温度に依存しないように設計することができる。そのときのＶＢＧＲの値は、シリコンのバンドギャップ電圧に相当する約１．２Ｖ（１２００ｍＶ）となる。
【００２３】
このように、図１のバンドギャップ回路は、回路定数を適切に選ぶことにより、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生することが可能である。
【００２４】
しかしながら、この図１のバンドギャップ回路は、次に説明するような欠点も有している。図２は、図１のバンドギャップ回路における問題を説明するための図である。
【００２５】
図２において、参照符号Ｑ１，Ｑ２はｐｎｐバイポーラトランジスタ（ｐｎｐＢＪＴ）を示し、また、Ｒ１，Ｒ２，Ｒ３は抵抗を示している。なお、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値もＲ１，Ｒ２，Ｒ３で示すものとする。
【００２６】
参照符号ＩＡＭＰ１は理想オペアンプ回路を、ＧＮＤはＧＮＤ端子を、ＶＢＧＲは出力基準電位を、そして、ＩＭ，ＩＰは内部のノードを示す。さらに、ＶＯＦＦはオペアンプのオフセット電圧を表わす等価電圧源を示し、また、ＩＩＭは理想オペアンプＩＡＭＰ１の−側の入力端子を示している。
【００２７】
なお、抵抗に添えられた値は抵抗値の例を示し、また、ＢＪＴに添えられた数字はＢＪＴの相対的な面積の比を示している。なお、特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【００２８】
図１のバンドギャップ回路の問題を説明するために、図２では、図１のＡＭＰ１を、理想オペアンプＩＡＭＰ１および等価オフセット電圧ＶＯＦＦにより示している。基本的な動作は、図１の説明で述べたのと同様なので、図２では、オフセット電圧ＶＯＦＦが基準電圧（出力基準電位）ＶＢＧＲに対してどのような影響を与えるかを説明する。
【００２９】
ＣＭＯＳ回路で、バンドギャップ回路（基準電圧回路）、特に、図１のような回路を構成する場合、オペアンプのオフセット電圧の影響は避けることができない。理想的には、図１のＡＭＰ１の入力電位ＩＭとＩＰが等しい場合、ＡＭＰ１の出力電位は、例えば、電源電圧の１／２程度の電位となる。
【００３０】
しかしながら、実際の集積回路（ＬＳＩ）では、アンプを構成する素子の特性が完全に一致することはないので、ＡＭＰ１の出力電位が、例えば、電源電圧の１／２程度の電位となるのは、それぞれのアンプによって異なる。そして、そのときの入力電位の差電位は、オフセット電圧（ＶＯＦＦ）と呼ばれる。典型的なオフセット電圧は、例えば、±１０ｍＶ程度であることが知られている。
【００３１】
このような、現実のアンプの特性がバンドギャップ回路の出力電位にどのような影響を与えるかを説明するために、図２では、図１のＡＭＰ１を、理想オペアンプＩＡＭＰ１および等価オフセット電圧ＶＯＦＦで示している。なお、理想オペアンプＩＡＭＰ１のオフセット電圧は０ｍＶとする。
【００３２】
図１の理想的な回路では、入力ＩＭとＩＰの電位が一致する。しかしながら、現実の回路では、仮想的な理想オペアンプＩＡＭＰ１の入力ＩＩＭとＩＰの電位が一致するので、ＩＭとＩＰの電位は、オフセット電圧ＶＯＦＦに相当する値だけずれる。説明を簡略化するために、理想状態で抵抗Ｒ３の両端に加わる電位差ＶＲ３を次の式（９）で表わす。
ＶＲ３＝ΔＶＢＥ      式（９）
【００３３】
図２の抵抗Ｒ３に加わる電位差ＶＲ３’は、概略、次の式（１０）で表わされる。なお、ＶＯＦＦは、オフセット電圧ＶＯＦＦの値を示すものとする。
ＶＲ３’＝ΔＶＢＥ＋ＶＯＦＦ      式（１０）
【００３４】
また、抵抗Ｒ２の両端の電位差ＶＲ２’は、次の式（１１）で表わされる。
ＶＲ２’＝（ΔＶＢＥ＋ＶＯＦＦ）Ｒ２／Ｒ３      式（１１）
従って、基準電圧ＶＢＧＲは、次の式（１２）で表わされる。
ＶＢＧＲ＝ＶＢＥ１＋ＶＯＦＦ＋（ΔＶＢＥ＋ＶＯＦＦ）Ｒ２／Ｒ３    式（１２）
【００３５】
図２のようにＲ２／Ｒ３＝１Ｍ／２００ｋ＝５とすると、ＶＢＧＲの値は、理想値にオフセット電圧を（約）６倍した値を加えた値となる。すなわち、ＢＧＲ出力＝理想値±６×オフセットとなる。
【００３６】
図１および図２の回路は、できるだけオペアンプのオフセット電圧の影響を小さくするために、トランジスタＱ１に対してトランジスタＱ２の面積を１０倍とし、さらに、Ｑ１に流れる電流をＱ２に流れる電流の１０倍とした例を示している。
【００３７】
これにより、例えば、Ｒ３の両端の電位差は、次の式（１３）に示されるように、１２０ｍＶと比較的大きな値にすることができる。
ΔＶＢＥ＝(ｋＴ／ｑ)ｌｎ(100)＝26ｍＶ×4.6＝１２０ｍＶ      式（１３）
【００３８】
すなわち、オフセット電圧ＶＯＦＦの影響を比較的小さく抑えることが可能である。しかしながら、この場合でも、約６００ｍＶのＶＢＥ（ＶＢＥ１）にＰＴＡＴ電圧を加算して１２００ｍＶのバンドギャップ電圧を得るためには、式（１３）の値を５倍して、ＶＢＥ１に加算しなければならない。
【００３９】
そのため、オフセット電圧ＶＯＦＦがある場合には｛１＋（Ｒ２／Ｒ３）｝＝（１＋５）＝６倍程度、オフセット電圧ＶＯＦＦの影響が増幅されることになり、基準電圧ＶＢＧＲに大きな影響を与えることになる。なお、図２中に示したＶＢＧＲ出力の式は、このオフセット電圧の影響を示している。
【００４０】
つまり、図１の回路は、比較的単純な回路構成でバンドギャップ回路を構成できる利点を持ってはいるが、オペアンプ回路（ＣＭＯＳオペアンプ）のオフセット電圧により、達成される基準電圧ＶＢＧＲの精度が制限されるという限界を有することになる。
【００４１】
従来、ＣＭＯＳオペアンプのオフセット電圧がＣＭＯＳバンドギャップ回路の出力電圧精度を制限する問題を解決することを目指して、いくつかの出力電圧（基準電圧）をトリミングする回路が提案されている。
【００４２】
図３は、バンドギャップ回路の第２例を示す回路図であり、ＰＮＰトランジスタの数を変更してトリミングを行う手法を適用したものを示している。
【００４３】
図３において、参照符号ＱＤ１，ＱＵ１，ＱＵ２，ＱＵ３，ＱＵ４はｐｎｐバイポーラトランジスタを示し、また、ＳＷＤ１，ＳＷＵ１，ＳＷＵ２，ＳＷＵ３，ＳＷＵ４はスイッチを示している。なお、他の符号は、図１で示したものに対応しているので、その説明は省略する。
【００４４】
図１の回路では、ＣＭＯＳオペアンプＡＭＰ１の入力換算オフセット電圧が、例えば、６倍に増幅されて出力ＶＢＧＲの電位を変動させることになっていた。ＶＢＧＲの値の変動の原因としては、ＡＭＰ１のオフセット電圧のほかに、Ｒ１〜Ｒ３の値の相対値の変動、ＶＢＥ１或いはＶＢＥ２の値の変動などが挙げられる。
【００４５】
図３の回路において、例えば、ＶＢＧＲの値が目標値に対して小さい場合、スイッチＳＷＵ１〜ＳＷＵ４をＯＮ（オン：導通）にすることにより、トランジスタＱ２の実効的な面積を大きくすることができる。
【００４６】
具体的に、スイッチＳＷＵ１をＯＮでスイッチＳＷＵ２〜ＳＷＵ４をＯＦＦ（オフ：非導通）にすると、トランジスタＱＵ１だけがＯＮとなり、トランジスタＱＵ２〜ＱＵ４をＯＦＦにすることできる。
【００４７】
これにより、トランジスタＱ２の電流密度が小さくなるので、Ｑ１とＱ２のＶＢＥ差ΔＶＢＥが大きくなる。そして、ΔＶＢＥが大きくなると、Ｒ２／Ｒ３で増幅されＶＢＥ１に加算される電圧が大きくなるので、ＶＢＧＲの電位を大きくすることができる。これは、前述した式（８）：ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（Ｒ２／Ｒ３）から明らかである。
【００４８】
ここで、例えば、トランジスタＱＵ１〜ＱＵ４を２進に重み付けしておき、スイッチＳＷＵ１〜ＳＷＵ４を４ビットのデジタルデータで制御することで、トランジスタＱ２の面積の増加をトランジスタＱ１と同じ面積からＱ１の１５倍まで変化させることができる。
【００４９】
また、例えば、図３の回路でＶＢＧＲの値が目標値に対して大きい場合には、スイッチＳＷＤ１をＯＮにすることで、トランジスタＱ１の実効的な面積を大きくすることができる。すなわち、スイッチＳＷＤ１をＯＮにすると、トランジスタＱＤ１がＯＮとなる。
【００５０】
これにより、トランジスタＱ１の電流密度が小さくなるので、Ｑ１とＱ２のＶＢＥ差ΔＶＢＥは小さくなる。そして、ΔＶＢＥが小さくなると、Ｒ２／Ｒ３で増幅されＶＢＥ１に加算される電圧が小さくなるので、ＶＢＧＲの電位を小さくすることができる。
【００５１】
このように、図３に示すバンドギャップ回路は、ＰＮＰトランジスタの面積比を可変とすることでＶＢＧＲの電位を調整するようになっている。
【００５２】
図４は、バンドギャップ回路の第３例を示す回路図である。図４において、参照符号Ｑ１，Ｑ２，Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ３，Ｒ４は抵抗を、ＡＭＰ３はオペアンプ回路を、そして、ＧＮＤはＧＮＤ端子（０Ｖ）を示す。
【００５３】
さらに、参照符号ＶＤＰ５は５Ｖの電源端子を、ＶＢＧＲは出力基準電位を、ＩＭ，ＩＰは内部のノードを、そして、ＰＭ１，ＰＭ２，ＰＭ３はｐＭＯＳトランジスタを示す。なお、図４では、図１の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。
【００５４】
また、図４において、ｐＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３に添えられた数字（×１０，×１）は、ｐＭＯＳトランジスタの相対的なゲート幅Ｗの比を示す。同様に、他の図でもｐＭＯＳトランジスタに添えられた数字は、ｐＭＯＳトランジスタの相対的なゲート幅Ｗの比を示すものとする。
【００５５】
次に、図４に示すバンドギャップ回路の動作を簡単に説明する。まず、オペアンプＡＭＰ３による負帰還により、ＡＭＰ３の入力ＩＭとＩＰの電位が（ほぼ）等しくなって回路が安定する。
【００５６】
このとき、図３を参照して説明したように、トランジスタＰＭ１とＰＭ２のＷの値を、例えば、１０：１に設計しておくと、トランジスタＱ１とＱ２に流れる電流の大きさは、１０：１となる。ここで、トランジスタＱ１に流れる電流を１０Ｉで表し、また、トランジスタＱ２に流れる電流をＩで表わす。
【００５７】
なお、トランジスタＱ１，Ｑ２の下に添えられたＩ×１０とＩは、この電流の相対関係を示す。同様に、他の図でもＢＪＴに添えられたＩ×１０とＩなどは、流れる電流の相対関係を示すものとする。
【００５８】
一例として、トランジスタＱ２のエミッタ面積をトランジスタＱ１のエミッタ面積の１０倍とする。なお、図４において、トランジスタＱ１，Ｑ２に添えられた×１，×１０は、このエミッタ面積の相対関係を示す。
【００５９】
さらに、トランジスタＱ１のベース・エミッタ間電圧をＶＢＥ１で表し、また、トランジスタＱ２のベース・エミッタ間電圧をＶＢＥ２で表わすと、前述した式（２）により、式（３）および式（４）の関係があることがわかる。なお、以下に示す式（３）〜式（６）は、前述したのと同様のものである。
１０×Ｉ＝Ｉ０ｅｘｐ（ｑＶＢＥ１／ｋＴ）      式（３）
Ｉ＝１０×Ｉ０ｅｘｐ（ｑＶＢＥ２／ｋＴ）      式（４）
【００６０】
両辺それぞれを割り算し、ＶＢＥ１−ＶＢＥ２＝ΔＶＢＥと表わすと、式（５）および式（６）が得られる。
１００＝ｅｘｐ（ｑＶＢＥ１／ｋＴ−ｑＶＢＥ２／ｋＴ）      式（５）
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ（１００）      式（６）
【００６１】
つまり、トランジスタＱ１とＱ２のベース・エミッタ間電圧の差ΔＶＢＥは、トランジスタＱ１とＱ２の電流密度比１００の対数（ｌｎ（１００））と熱電圧（ｋＴ／ｑ）で表わされる。このΔＶＢＥが抵抗Ｒ３の両端の電位差に等しいので、抵抗Ｒ３には、ΔＶＢＥ／Ｒ３の電流が流れる。
【００６２】
また、トランジスタＰＭ１，ＰＭ２，ＰＭ３はカレントミラーとなっているので、トランジスタＰＭ１には、トランジスタＰＭ２の１０倍の電流が流れ、トランジスタＰＭ３に流れる電流とトランジスタＰＭ１に流れる電流が等しくなる。
【００６３】
さらに、トランジスタＱ３のエミッタ面積と、トランジスタＱ１のエミッタ面積が等しく、トランジスタＰＭ１とＰＭ３の電流が等しいので、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥとトランジスタＱ３のＶＢＥは、ＶＢＥ１で等しくなる。
【００６４】
従って、基準電圧（出力基準電位）ＶＢＧＲの電位は、次の式（１４）で表わされる。
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（１０×Ｒ４／Ｒ３）      式（１４）
【００６５】
このように、図４のバンドギャップ回路においても、回路定数を適切に選ぶことで、温度に依存しないバンドギャップ電圧（基準電圧）を発生することが可能である。
【００６６】
図５は、バンドギャップ回路の第４例を示す回路図であり、カレントミラー比を変更してトリミングを行う手法を適用したものを示している。
【００６７】
図５において、参照符号Ｑ１，Ｑ２，Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ３，Ｒ４は抵抗を、ＡＭＰ３はオペアンプ回路を、ＧＮＤはＧＮＤ端子（０Ｖ）を、そして、ＶＤＰ５は、例えば、５Ｖの電源端子を示す。
【００６８】
また、参照符号ＶＢＧＲは出力基準電位を、ＩＭ，ＩＰは内部のノードを、ＰＭ１，ＰＭ２，ＰＭ３’およびＰＭＴ１〜ＰＭＴ４はｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）を、そして、ＳＷＴ１〜ＳＷＴ４はスイッチを示す。なお、図５では、図４の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。
【００６９】
また、図５において、ｐＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３’およびＰＭＴ１〜ＰＭＴ４に添えられた数字（×１０，×１，×６等）は、ｐＭＯＳトランジスタの相対的なゲート幅Ｗの比を示す。同様に、他の図においても、ｐＭＯＳトランジスタに添えられた数字は、ｐＭＯＳトランジスタの相対的なゲート幅Ｗの比を示すものとする。
【００７０】
図５のバンドギャップ回路と図４のバンドギャップ回路の違いは、トランジスタＰＭＴ１〜ＰＭＴ４とスイッチＳＷＴ１〜ＳＷＴ４が追加されていること、並びに、トランジスタＰＭ３’のＷが図４の×１０から×６に変更されている点である。
【００７１】
そこで、まず、上記の図４と図５の回路の違いを説明し、その後、図５の構成で基準電圧ＶＢＧＲの電位を、スイッチＳＷＴ１〜ＳＷＴ４を用いて調整できることを説明する。
【００７２】
図４のバンドギャップ回路では、トランジスタＰＭ３の電流は、トランジスタＰＭ１の電流と等しくなるように、Ｗを×１０として説明した。
【００７３】
図５のバンドギャップ回路でも、トランジスタＱ３および抵抗Ｒ４に流れる電流は、理想的には、トランジスタＰＭ１の電流と等しくなるときに、ＶＢＧＲの電位が１２００ｍＶとなるものとする。
【００７４】
図５のバンドギャップ回路では、トランジスタＰＭ３’は、×６相当のＷを持ち、トランジスタＰＭＴ１〜ＰＭＴ４を選択的にＯＮとすることで、Ｗを×１０相当に調整する。
【００７５】
トランジスタＰＭＴ１〜ＰＭＴ４は２進に重み付けされており、スイッチＳＷＴ１〜ＳＷＴ４を選択的にＯＮとすることで、Ｗを×１相当から×１５相当まで実現できるようになっている。これと常時ＯＮしているトランジスタＰＭ３’のＷを加算することで、トランジスタＱ３に流れる電流を増加させたり、減少させたりすることが可能となる。
【００７６】
基準電圧ＶＢＧＲの電位が目標値より低い場合には、スイッチＳＷＴ１〜ＳＷＴ４によりＯＮするＷを増加させる。一方、基準電圧ＶＢＧＲの電位が目標値より高い場合には、スイッチＳＷＴ１〜ＳＷＴ４によりＯＮするＷを減少させる。これにより、バンドギャップ回路の基準出力電位（基準電圧）を調整することができる。
【００７７】
図６は、バンドギャップ回路の第５例を示す回路図である。図６のバンドギャップ回路は、回路の動作としては、図１の回路と同じなので、図６の回路が図１の回路と異なる点を説明する。
【００７８】
さらに、図６のバンドギャップ回路において、上記異なる回路要素の働きにより、バンドギャップ回路出力（基準電圧）ＶＢＧＲの電位を調整することができることを説明する。なお、図６では、図１の回路に対応するノードおよび素子には同じ符号を与えて、対応関係が分かるようになっている。また、それらの重複する説明は、省略する。
【００７９】
図６において、参照符号Ｒ１’，Ｒ２’，Ｒ３’は図１のＲ１，Ｒ２，Ｒ３とほぼ同様に働く抵抗を示している。なお、図６では、図１に対して、抵抗Ｒ５Ａ，Ｒ５Ｂ，Ｒ５Ｃが追加されているので、抵抗Ｒ１，Ｒ２，Ｒ３の抵抗値を変更する必要がある。
【００８０】
このため、図６では、抵抗Ｒ１〜Ｒ３に相当する抵抗を、Ｒ１’，Ｒ２’，Ｒ３’として示した。また、図６の回路では、スイッチＳＷＲ５Ａ，ＳＷＲ５Ｂ，ＳＷＲ５Ｃが図１の回路に対して追加されている。
【００８１】
スイッチＳＷＲ５Ａ〜ＳＷＲ５ＣがすべてＯＦＦの場合、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗は、Ｒ５Ａ，Ｒ５Ｂ，Ｒ５Ｃの合計の抵抗となる。また、スイッチＳＷＲ５Ａ〜ＳＷＲ５Ｃのどれか１つをＯＮとするか、或いは、すべてＯＦＦとすることで、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗は、Ｒ５Ａ〜Ｒ５Ｃの合計の抵抗、Ｒ５Ｂ，Ｒ５Ｃの合計の抵抗、Ｒ５Ｃの抵抗、ゼロから選択することができる。
【００８２】
つまり、図６のバンドギャップ回路は、スイッチＳＷＲ５Ａ，ＳＷＲ５Ｂ，ＳＷＲ５Ｃと抵抗Ｒ５Ａ，Ｒ５Ｂ，Ｒ５Ｃにより、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗を調整することが可能となっている。
【００８３】
すなわち、ＶＢＧＲの電位が、目標値より高い場合には、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗を小さくして、ＶＢＧＲの電位を下げることで、ＶＢＧＲの値を目標値に近づけることができる。また、ＶＢＧＲの電位が低い場合には、ノードＮＤＲ５ＣとＶＢＧＲの間の抵抗を大きくして、ＶＢＧＲの電位を目標値に近づけることができる。このように、図６のバンドギャップ回路でも、ＶＢＧＲの電位を調整することができる。
【００８４】
ところで、従来、ＶＢＧＲの値を調整するための手法としては、様々なものが提案されている。
【先行技術文献】
【特許文献】
【００８５】
【特許文献１】特表２００４−５１４２３０号公報
【特許文献２】特開平０８−０１８３５３号公報
【特許文献３】特開２００５−１８２１１３号公報
【特許文献４】米国特許第５３２５０４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００８６】
図１〜図６を参照して説明したように、従来、出力電圧を調整することのできる様々なバンドギャップ回路（基準電圧回路）が提案されている。
【００８７】
図１の回路は、簡単な回路構成で、基準電圧（バンドギャップ電圧）を発生できる利点があるが、一方、オペアンプのオフセット電圧の影響が大きいといった問題がある。
【００８８】
図３の回路は、バンドギャップ電圧を、使用するＰＮＰトランジスタの数で調整できるので、オペアンプのオフセット電圧によりＶＢＧＲの電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができる。
【００８９】
しかしながら、使用するＰＮＰトランジスタの数でバンドギャップ電圧ＶＢＧＲを調整するため、バンドギャップ電圧の調整幅を大きくしようとすると、ＰＮＰトランジスタの数が多くなり、面積が増加する問題がある。
【００９０】
また、使用するＰＮＰトランジスタのベースにスイッチ（ＳＷＤ１，ＳＷＵ１〜ＳＷＵ４）を挿入し、スイッチをＯＮにすることで、ＰＮＰトランジスタの数を調整するので、ベース電流が制御スイッチ（ＳＷＤ１，ＳＷＵ１〜ＳＷＵ４）に流れることになる。
【００９１】
スイッチのＯＮ抵抗と流れる電流の積は、スイッチでの電圧降下となり、ベース電位を変動させる。また、ベース電位が変動すると、バンドギャップ電圧ＶＢＧＲも変化する。そのため、スイッチの挿入による誤差をできるだけ小さくするためには、ベース電流を小さくするか、スイッチのＯＮ抵抗を小さくする必要がある。
【００９２】
ＰＮＰトランジスタの電流増幅率が十分大きければ、ベース電流の値は小さく、また、スイッチのＯＮ抵抗の影響は小さい。しかしながら、ＣＭＯＳプロセスで一般的に使用されるサブストレートＰＮＰトランジスタ（ｐＭＯＳトランジスタのソース，ドレイン拡散層をエミッタ、Ｎウェルをベース、Ｐ基板をコレクタとする縦方向トランジスタ）は、通常、電流増幅率が小さい。
【００９３】
そのため、標準ＣＭＯＳプロセスで製造する場合、スイッチのＯＮ抵抗をできるだけ小さくしておく必要がある。つまり、ＶＢＧＲ電位の調整のためのスイッチ自体で出力電圧が変動することを避けるためには、スイッチのＯＮ抵抗を小さくする必要があり、これもスイッチの面積の増加を招くことになる。
【００９４】
図５の回路は、カレントミラー比を変更することで、バンドギャップ電圧を調整可能としている。図３の回路と同様に、オペアンプのオフセット電圧で、ＶＢＧＲ電位が設計値からずれた場合でも、バンドギャップ電圧を目標値に近づけることができるという長所を有する。
【００９５】
しかしながら、図５の回路では、トランジスタＱ１，Ｑ２に流れる電流の大きさの正確さは、電流を決めるｐＭＯＳトランジスタの相対精度によって決まるため、ｐＭＯＳトランジスタの素子の一致の程度が出力電圧ＶＢＧＲの誤差要因となる新たな問題がある。
【００９６】
また、相対精度を改善するためには、一定以上の大きさでＭＯＳトランジスタを製造する必要があり、バンドギャップ回路の面積増加につながることにもなる。
【００９７】
図６の回路は、抵抗の値をスイッチで調整してバンドギャップ出力ＶＢＧＲの電位を調整可能としている。これにより、オペアンプのオフセット電圧によりＶＢＧＲの電位がずれた場合でも、ＶＢＧＲ電位を目標値に近づけることができる。
【００９８】
しかしながら、図６の回路では、スイッチのＯＮ抵抗を十分小さく設計しておく必要があり、スイッチの面積が増加することになる。また、スイッチのＯＮ抵抗は、電源電圧や温度により変動するので、スイッチのＯＮ抵抗が抵抗素子の抵抗値に対して十分小さくないと、ＶＢＧＲの電位自体がスイッチのＯＮ抵抗の変動の影響で変化してしまう。
【００９９】
つまり、図６の回路においても、スイッチに電流が流れることから、スイッチのＯＮ抵抗を十分小さく設計しておく必要があり、占有面積の増加を招くという問題があった。
【課題を解決するための手段】
【０１００】
一実施形態によれば、第１増幅器と、第１負荷素子および第１ｐｎ接合素子と、第２および第３負荷素子並びに第２ｐｎ接合素子と、オフセット電圧低減回路と、接続ノード電位取り出し回路と、面積調整回路と、を有することを特徴とする基準電圧回路が提供される。
【０１０１】
前記第１増幅器は、第１および第２入力端子を有し、第１電源線と第２電源線の間に設けられ、基準電圧を出力する。また、前記第１負荷素子および第１ｐｎ接合素子は、前記基準電圧が印加された基準電圧線と前記第２電源線の間に直列に接続されている。さらに、前記第２および第３負荷素子並びに第２ｐｎ接合素子は、前記基準電圧線と前記第２電源線の間に直列に接続されている。
【０１０２】
そして、前記第１入力端子は、前記第１負荷素子と前記第１ｐｎ接合素子を接続する第１接続ノードに接続され、前記第２入力端子は、前記第２負荷素子と前記第３負荷素子を接続する第２接続ノード接続されている。
【０１０３】
前記オフセット電圧低減回路は、前記第１増幅器における前記第１および第２入力端子間のオフセット電圧を低減する。また、前記接続ノード電位取り出し回路は、前記第１および第２接続ノードの電位を取り出す。そして、前記面積調整回路は、前記接続ノード電位取り出し回路により取り出された前記第１および第２接続ノードの電位に従って、前記第２ｐｎ接合素子の面積を調整する。
【発明の効果】
【０１０４】
開示の基準電圧回路および半導体集積回路は、オフセットの影響を低減すると共に、温度依存性を微調整して基準電圧を目標値に近づけることができるという効果を奏する。
【図面の簡単な説明】
【０１０５】
【図１】バンドギャップ回路の第１例を示す回路図である。
【図２】図１のバンドギャップ回路における問題を説明するための図である。
【図３】バンドギャップ回路の第２例を示す回路図である。
【図４】バンドギャップ回路の第３例を示す回路図である。
【図５】バンドギャップ回路の第４例を示す回路図である。
【図６】バンドギャップ回路の第５例を示す回路図である。
【図７】第１実施例のバンドギャップ回路を示す回路図である。
【図８】図７のバンドギャップ回路におけるオフセット調整電圧発生回路の一例を示す回路図である。
【図９】図７のバンドギャップ回路におけるＰＮＰ面積可変回路の一例を示す回路図である。
【図１０】第２実施例のバンドギャップ回路を示す回路図である。
【図１１】第３実施例のバンドギャップ回路を示す回路図である。
【図１２】第４実施例のバンドギャップ回路を示す回路図である。
【図１３】第５実施例のバンドギャップ回路を示す回路図である。
【図１４】第６実施例のバンドギャップ回路を示す回路図である。
【図１５】第７実施例のバンドギャップ回路を示す回路図である。
【図１６】本実施例のバンドギャップ回路に適用される抵抗比可変回路の一例を示す回路図である。
【図１７】本実施例のバンドギャップ回路における温度と出力電圧の関係を示す図（その１）である。
【図１８】本実施例のバンドギャップ回路における温度と出力電圧の関係を示す図（その２）である。
【図１９】本実施例のバンドギャップ回路における温度と出力電圧の関係を示す図（その３）である。
【図２０】本実施例のバンドギャップ回路を搭載したマイクロコントローラの一例を示すブロック図である。
【図２１】本実施例のバンドギャップ回路の電源投入時の動作を説明するための図である。
【図２２】本実施例のバンドギャップ回路を搭載したマイクロコントローラの他の例を示すブロック図である。
【図２３】本実施例のバンドギャップ回路に適用されるバイアス電圧発生回路の一例を示す回路図である。
【発明を実施するための形態】
【０１０６】
以下、添付図面を参照して、基準電圧回路（バンドギャップ回路）および半導体集積回路の実施例を詳述する。
【０１０７】
図７は、第１実施例のバンドギャップ回路（ＢＧＲ回路）を示す回路図である。図７において、参照符号Ｑｎ（ｎは整数）はｐｎｐバイポーラトランジスタを、Ｒｎ（ｎは整数）は抵抗およびその抵抗値を、ＧＮＤは、例えば、０ＶのＧＮＤ端子（第１電源線）を、ＶＤＰ５は、例えば、５Ｖの電源端子（第２電源線）を、そして、ＶＢＧＲは、例えば、１．２Ｖの出力基準電位を示す。
【０１０８】
また、参照符号ＰＭＢｎ（ｎは整数）はｐＭＯＳトランジスタを、ＮＭＢｎ（ｎは整数）はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）を、そして、ＣＢ１は容量を示す。
【０１０９】
さらに、参照符号ＡＭＰＢＭ１は、図１のＡＭＰ１と同様に働くメインアンプ（主アンプ：第１増幅器）を、ＡＭＰＢＳ１はオフセット調整用補助アンプ（補助アンプ：第２増幅器）を、そして、ＳＥＬＡＯ，ＳＥＬＢＯは補助アンプの入力信号を示す。
【０１１０】
また、参照符号ＳＷＴＡ，ＳＷＴＢはオフセット調整用の電位を発生するスイッチ（セレクタ）を、ＣＳＥＬＡ，ＣＳＥＬＢはＳＥＬＡＯ，ＳＥＬＢＯを出力するセレクタの制御信号を、そして、ＲＴＲＩＭ１はトリミングのための抵抗を示す。
【０１１１】
さらに、参照符号ＶＴＲＩＭＧ１はＳＥＬＡＯ，ＳＥＬＢＯを発生するオフセット調整電圧発生回路を、ＰＢはバイアス電位を、また、ＶＢＥ２，ＮＤＮＧＢ，ＮＤＮＧＡ，ＩＰ（第１接続ノード），ＩＭ（第２接続ノード）は内部のノードを示す。
【０１１２】
そして、参照符号ＲＥＧ１はレギュレータ回路（接続ノード電位取り出し回路）を、ＳＷ１（第３スイッチ），ＳＷ２（第１スイッチ），ＳＷ３（第２スイッチ）はレギュレータの基準電圧を選択するためのスイッチを、ＲＥＦＩＮはレギュレータ回路の基準電圧を、ＶＤＤはレギュレータ回路の出力する内部電圧（例えば、１．８Ｖ）を示す。
【０１１３】
また、参照符号ＥＡＭＰ１は誤差アンプを、ＲＲ１とＲＲ２は分圧回路を構成する抵抗を、ＥＮＤＩＶは分圧回路のイネーブル信号を、ＰＭＯ１はレギュレータの出力トランジスタを、そして、ＳＷ４（第４スイッチ）は電圧ホロワとして動作させるときに使用するスイッチを示す。
【０１１４】
さらに、参照符号ＥＮＶＦは電圧ホロワのイネーブル信号を、ＮＭＥ１，ＮＭＥ２はレギュレータ内部のｎＭＯＳトランジスタを、ＶＤＩＶ１は誤差アンプに入力される分圧回路出力を、そして、ＲＶＦは電圧ホロワとして動作させるときに使う抵抗を示す。
【０１１５】
他の図でも、Ｑｎ（ｎは整数など）、Ｒｎ（ｎは整数など）などは、特に断らない限り同じ内容を示すものとする。ＢＪＴ（バイポーラトランジスタ）に添えられた数字は、ＢＪＴの相対的な面積の比（面積比の例）を示し、他の図でも、同様の内容を示すものとする。
【０１１６】
なお、図１などの従来回路に対応する回路素子およびノード等には、同じ素子名およびノード名等を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【０１１７】
次に、図７に示す第１実施例のバンドギャップ回路の動作を説明する。図７において、Ｑ１，Ｑ２，Ｒ１，Ｒ２，Ｒ３および主アンプＡＭＰＢＭ１は、図１の従来回路と同様の１．２Ｖの基準電圧ＶＢＧＲを出力するバンドギャップ回路として働く。
【０１１８】
図１の従来回路と、図７の第１実施例の回路の１．２Ｖの基準電圧を出力する回路部分（Ｑ１，Ｑ２，Ｒ１，Ｒ２，Ｒ３および主アンプＡＭＰＢＭ１）に違いはない。すなわち、図１の回路と図７の回路の違いは、まず、オフセット調整用補助アンプＡＭＰＢＳ１の出力が主アンプＡＭＰＢＭ１の内部ノードＮＤＮＧＢ，ＮＤＮＧＡに並列に接続されている点にある。
【０１１９】
また、図７に示す第１実施例では、ノードＩＭおよびＩＰの電位を、レギュレータ回路ＲＥＧ１の出力電圧ＶＤＤとして取り出すためのスイッチＳＷ１，ＳＷ２，ＳＷ３を設けるようになっている。なお、ＩＰおよびＩＭの電位は、ＡＭＰＢＭ１の２つの入力の電位に相当する。
【０１２０】
さらに、図７に示す第１実施例では、レギュレータ回路ＲＥＧ１を電圧ホロワとして使用するためのスイッチＳＷ４を設けるようになっている。そして、これらに組み合わせて、トランジスタＱ２のエミッタ面積を可変とし、このエミッタ面積を制御信号ＣＡＲＥＡにより制御するようになっている。なお、図７における参照符号ＰＮＰＢ１は、制御信号ＣＡＲＥＡによりエミッタ面積が可変とされたトランジスタＱ２の回路（ＰＮＰ面積可変回路）を示す。
【０１２１】
一部図１の説明と重複するが、トランジスタＱ１，Ｑ２、抵抗Ｒ１，Ｒ２，Ｒ３および主アンプＡＭＰＢＭ１の動作を説明する。補助アンプＡＭＰＢＳ１の働きについては後で説明し、ここでは、補助アンプは主アンプの動作に影響しないと仮定して説明を進める。
【０１２２】
なお、トランジスタＱ１，Ｑ２は、ＰＮＰトランジスタとして描かれているが、ｐｎ接合を有するｐｎ接合素子（第１および第２ｐｎ接合素子）であればＰＮＰトランジスタでなくともよい。また、抵抗Ｒ１，Ｒ２，Ｒ３は、抵抗素子として描かれているが、負荷素子であれば抵抗でなくともよい。
【０１２３】
主アンプＡＭＰＢＭ１の帰還制御により、ＩＭとＩＰの電位は一致するので、Ｒ１の値とＲ２の値を、例えば、１：３．３に設計することで、Ｑ１に流れる電流とＱ２に流れる電流を、例えば、１：３．３に設計することができる。
【０１２４】
すなわち、例えば、Ｑ１に流れる電流をＱ２に流れる電流の３．３倍、Ｑ２のエミッタ面積をＱ１のエミッタ面積の３０倍としておくことで、Ｑ１とＱ２のＶＢＥの差ΔＶＢＥは、例えば、次の式（１５）で表され、３００ｋ（オーム）で、１２０ｍＶ程度となる。
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ(99)＝26ｍＶ×4.5951＝119.47ｍＶ      式（１５）
【０１２５】
また、Ｒ３の両端の電位差は、ΔＶＢＥとなるので、ΔＶＢＥを（Ｒ２／Ｒ３）倍に増幅して、ＶＢＥ１に加算することで、バンドギャップ電圧ＶＢＧＲ（１．２Ｖ）を、次の式（１６）のように、図１の回路と同様に発生することができる。
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（Ｒ２／Ｒ３）      式（１６）
【０１２６】
主アンプＡＭＰＢＭ１は、例えば、ｐＭＯＳトランジスタＰＭＢ１，ＰＭＢ２，ＰＭＢ３，ＰＭＢ４、ｎＭＯＳトランジスタＮＭＢ１，ＮＭＢ２，ＮＭＢ３および容量ＣＢ１で構成される。
【０１２７】
図７に示した主アンプＡＭＰＢＭ１は、一般的な２段アンプとなっている。ＰＭＢ１は、差動対のテイル電流源として働き、また、ＰＭＢ２，ＰＭＢ３が差動入力トランジスタとして働く。また、ＮＭＢ１，ＮＭＢ２は、２段アンプＡＭＰＢＭ１の１段目の負荷トランジスタとして働く。
【０１２８】
ＰＭＢ４は、２段アンプＡＭＰＢＭ１の２段目の負荷として動作する電流源として働き、また、ＮＭＢ３は、２段目のソース接地増幅トランジスタとして働き、そして、ＣＢ１は、位相補償容量として働く。なお、ＰＢは、電流源のバイアス電位を表すものとする。
【０１２９】
主アンプＡＭＰＢＭ１の入力換算オフセット電圧がゼロｍＶで、且つ、補助アンプＡＭＰＢＳ１がない場合、ノードＩＭとＩＰの電位は等しくなる。しかしながら、実際の集積回路では、主アンプＡＭＰＢＭ１の入力換算オフセット電圧は、例えば、＋１０ｍＶから−１０ｍＶ程度の値を持ち、しかも個体毎に異なる値となっている。
【０１３０】
主アンプＡＭＰＢＭ１のオフセット電圧が、ＩＭの電位がＩＰの電位に対して、例えば、＋１０ｍＶ高い電位のときに、主アンプＡＭＰＢＭ１の帰還回路が安定するような場合を考える。
【０１３１】
ここでは、まず、ＮＭＢ１，ＮＭＢ２が全く同一の特性を持ち、ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）が、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より１０ｍＶ高い値となっていると仮定する。
【０１３２】
主アンプＡＭＰＢＭ１単独で考えて、ＶＢＧＲが１．２Ｖ（程度の電位）となるためには、ＰＭＢ４に流れる電流とＮＭＢ３に流れる電流が同じ程度の値でなければならない。ここで、ＰＭＢ４のバイアス電位ＰＢは、ＰＭＢ４のゲート・ソース間電圧（の絶対値）が、ｐＭＯＳトランジスタの閾値電圧Ｖｔｈを少し超える程度に設定されることが一般的なので、ここでは、そのように仮定して説明を進める。
【０１３３】
ＮＭＢ３に流れる電流が、ＰＭＢ４に流れる電流と同じ程度の値となるためには、ＮＭＢ３のゲート電圧ＮＤＮＧＡの電位も、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈを少し超える程度となっている必要がある。
【０１３４】
ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）が、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より１０ｍＶ高い値となっていると仮定すると、ＩＭの電位が、ＩＰの電位に対して、＋１０ｍＶ高い電位のときに、ＰＭＢ２とＰＭＢ３に流れる電流が等しくなる。
【０１３５】
説明を簡略化するために、ＮＭＢ１，ＮＭＢ２が全く同一の特性を持っていると仮定すると、ＮＭＢ１，ＮＭＢ２に流れる電流が同じなので、同じゲート電圧およびドレイン電圧となる。つまり、ＩＭの電位がＩＰの電位に対して、＋１０ｍＶ高い電位のときに、ＮＤＮＧＡの電位とＮＤＮＧＢの電位は、ｎＭＯＳトランジスタの閾値電圧Ｖｔｈを少し超える程度の同じ電位となる。
【０１３６】
次に、オフセット調整用補助アンプＡＭＰＢＳ１の働きを説明する。補助アンプＡＭＰＢＳ１は、ｐＭＯＳトランジスタＰＭＢ５，ＰＭＢ６およびＰＭＢ７で構成される。差動回路を構成するＰＭＢ６およびＰＭＢ７の各ドレインは、主アンプＡＭＰＢＭ１の内部ノードＮＤＮＧＢ，ＮＤＮＧＡに接続されている。
【０１３７】
ＰＭＢ５は、差動回路ＰＭＢ６およびＰＭＢ７のテイル電流源として働く。説明を分かり易くするために、ＰＭＢ６，ＰＭＢ７の閾値電圧Ｖｔｈは同じと仮定して、説明を進める。
【０１３８】
補助アンプＡＭＰＢＳ１は、ＰＭＢ６，ＰＭＢ７のゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯを調整して、主アンプＡＭＰＢＭ１のオフセット電圧を相殺するための回路として設けられている。
【０１３９】
ＳＥＬＢＯ，ＳＥＬＡＯの電位が等しい場合、ＰＭＢ６，ＰＭＢ７に流れる電流は等しいので、主アンプＡＭＰＢＭ１単独での、ＮＤＮＧＡの電位とＮＤＮＧＢの電位を等しくする条件に影響しない。
【０１４０】
つまり、ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）が、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より、１０ｍＶ高い値となっていると、ＶＢＧＲが１．２Ｖ（程度の電位）となるためには、ＩＭの電位が、ＩＰの電位に対して、＋１０ｍＶ高い電位となる必要がある。
【０１４１】
ここで、ＰＭＢ５の電流と、ＰＭＢ１の電流が等しく、また、ＰＭＢ２，ＰＭＢ３，ＰＭＢ６，ＰＭＢ７のサイズ（Ｗ）が等しいものとする。ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）は、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より大きく、ＰＭＢ３に電流が流れにくいので、主アンプＡＭＰＢＭ１単独では、ＩＰの電位が、ＩＭより低くなった状態で、ＮＤＮＧＢ，ＮＤＮＧＡの電位が等しくなる。
【０１４２】
主アンプＡＭＰＢＭ１単独では、ＰＭＢ３に電流が流れにくいので、補助アンプＡＭＰＢＳ１のＰＭＢ７のゲート電位ＳＥＬＡＯを、ＰＭＢ６のゲート電位ＳＥＬＢＯより、１０ｍＶ低い電位とすることを考える。
【０１４３】
ＰＭＢ７のゲート電位とＰＭＢ６のゲート電位の差電圧が、１０ｍＶの場合に、ＰＭＢ７に流れる電流は、ＰＭＢ５のテイル電流ＩＰＭＢ５の１／２にある増分ΔＩを加えた電流（ＩＰＭＢ５／２）＋ΔＩとなる。ＰＭＢ６に流れる電流は、（ＩＰＭＢ５／２）−ΔＩとなる。
【０１４４】
補助アンプＡＭＰＢＳ１のＰＭＢ７のゲート電位ＳＥＬＡＯを、ＰＭＢ６のゲート電位ＳＥＬＢＯより、１０ｍＶ低い電位とすると、ＰＭＢ７の電流が増加し、ＰＭＢ６の電流が減少する。
【０１４５】
これにより、ＮＭＢ１とＮＭＢ２に流れる電流が等しく、ＮＤＮＧＢ，ＮＤＮＧＡの電位が等しくなる条件は、主アンプＡＭＰＢＭ１単独で考えたときよりも、ＰＭＢ３に流れる電流が、ＰＭＢ２に流れる電流より、ΔＩ分小さくてよくなる。
【０１４６】
ＰＭＢ５の電流と、ＰＭＢ１の電流が等しく、また、ＰＭＢ２，ＰＭＢ３，ＰＭＢ６，ＰＭＢ７のサイズ（Ｗ）が等しい場合、ＰＭＢ３に流れる電流がＰＭＢ２に流れる電流よりΔＩ小さくなる条件は、ＰＭＢ３の実効のゲート電圧（の絶対値）が、ＰＭＢ２の実効のゲート電圧（の絶対値）より１０ｍＶ大きい値となる点となる。
【０１４７】
ＰＭＢ３の閾値電圧Ｖｔｈ（の絶対値）が、ＰＭＢ２の閾値電圧Ｖｔｈ（の絶対値）より、１０ｍＶ高い値となっているので、ＩＭの電位とＩＰの電位が等しいときに、ＮＤＮＧＢ，ＮＤＮＧＡの電位が等しくなり、ＶＢＧＲが１．２Ｖ（程度の電位）となる。
【０１４８】
つまり、入力換算オフセットが存在し、ＰＭＢ２，ＰＭＢ３のどちらか一方に電流が流れにくい状況にあるときには、これを補うような電流を、ＰＭＢ６，ＰＭＢ７から供給して、ＩＭの電位とＩＰの電位が等しいときに回路がつりあうように主アンプＡＭＰＢＭ１のオフセット電圧を相殺することができる。
【０１４９】
また、ＰＭＢ６，ＰＭＢ７の電流を、ＰＭＢ２，ＰＭＢ３の電流のアンバランスを補うように操作するためには、ＰＭＢ６，ＰＭＢ７のゲート電位を異なる電位とし、より電流を流すべきトランジスタのゲート電位を、他方より低い電位とすればよい。
【０１５０】
このような仕組みにより、補助アンプＡＭＰＢＳ１により、主アンプＡＭＰＢＭ１のオフセット電圧を相殺することができる。
【０１５１】
以上の説明では、ＰＭＢ２，ＰＭＢ３だけに閾値電圧Ｖｔｈの差があり、ＮＭＢ１，ＮＭＢ２の閾値電圧Ｖｔｈは完全に一致しているとして、回路の動作を説明したが、実際の回路では、オフセット電圧の原因は、ＰＭＢ２，ＰＭＢ３の不一致に加えて、ＮＭＢ１，ＮＭＢ２の不一致にもある。
【０１５２】
ＰＭＢ２，ＰＭＢ３の閾値電圧Ｖｔｈは一致していて、ＮＭＢ１の閾値電圧Ｖｔｈが、ＮＭＢ２の閾値電圧Ｖｔｈより大きい場合を、説明する。
【０１５３】
主アンプＡＭＰＢＭ１だけでは、ＩＭの電位とＩＰの電位が等しいとき、ＰＭＢ２，ＰＭＢ３が流そうとする電流は等しい。ＮＭＢ２の閾値電圧Ｖｔｈの方が小さいので、ＮＭＢ２が流そうとする電流は、ＮＭＢ１の流そうとする電流よりも大きい。
【０１５４】
このため、ノードＮＤＮＧＡの電位は低くなり、また、ＮＭＢ３の電流が小さくなるので、ＶＢＧＲの電位は上昇する。そして、ＶＢＧＲの電位が高くなっても、ＩＰの電位の変化は小さいので、ＩＭの電位はＩＰの電位よりも高くなる。
【０１５５】
このように、ＮＭＢ１，ＮＭＢ２の閾値電圧Ｖｔｈが一致していなくても、入力換算オフセットが生じる。そして、ＮＭＢ２に電流が流れやすいので、ＰＭＢ３により大きな電流を流す必要があり、ＩＰの電位が、ＩＭの電位より低くなるような動作となる。
【０１５６】
このような場合でも、結局、ＰＭＢ７の電流を増加させて、ＮＭＢ２に余分に流れる電流を供給することで、ＩＰ，ＩＭノードから見た入力換算オフセットを相殺することができる。
【０１５７】
上述したように、主アンプＡＭＰＢＭ１のオフセットを生じる原因は様々だが、ＮＤＮＧＢ，ＮＤＮＧＡに生じるアンバランスを補正するような電流を、補助アンプＡＭＰＢＳ１のＰＭＢ６，ＰＭＢ７から供給して、主アンプＡＭＰＢＭ１の入力換算オフセットをゼロに近づけることができる。これにより、ＶＢＧＲの電位の精度を改善できる効果が得られる。
【０１５８】
次に、補助アンプＡＭＰＢＳ１のゲート電圧の発生の方法について説明する。まず、主アンプＡＭＰＢＭ１のオフセット電圧は、＋１０ｍＶから−１０ｍＶ程度の値であることが期待されるのは、既に説明した。
【０１５９】
ところで、補助アンプＡＭＰＢＳ１自体にも、オフセット電圧が存在することが、回路構成より分かる。すなわち、例えば、ＰＭＢ６，ＰＭＢ７に閾値電圧Ｖｔｈの不一致があると、ＰＭＢ６，ＰＭＢ７のゲート電位ＳＥＬＢＯ，ＳＥＬＡＯが同じ電位であっても、ＰＭＢ６，ＰＭＢ７に流れる電流が異なる値となるためである。
【０１６０】
そこで、ＰＭＢ６，ＰＭＢ７で生じる補助アンプＡＭＰＢＳ１のオフセット電圧も含めて、主アンプＡＭＰＢＭ１のＩＰ，ＩＭノードから見た入力換算オフセットがゼロとなるような電位差を、ＳＥＬＢＯ，ＳＥＬＡＯに与えればよい。
【０１６１】
例えば、ＳＥＬＢＯ，ＳＥＬＡＯの電位差を１ｍＶ刻みで、−２０ｍＶから＋２０ｍＶに調整できるように回路を構成しておけば、主アンプＡＭＰＢＭ１のオフセット電圧をほぼゼロに調整できる。ただし、電圧調整の刻み、分解能を１ｍＶとすると、１ｍＶ程度の残留オフセットは残ることになる。
【０１６２】
オフセット電圧の温度依存性および電源電圧依存性は、予測が難しく、また、様々な場合が有り得る。例えば、温度が上昇するとオフセット電圧が大きくなる個体もあれば、温度上昇とともにオフセット電圧が減少する個体も有り得る。
【０１６３】
さらに、電源電圧とオフセット電圧の関係も、正負ともに有り得る。このような状況でも、できるだけオフセット電圧を効果的に相殺するためには、オフセットが温度や電源電圧に依存しない正負の依存性の中間の場合を仮定して、オフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯを発生するのが好ましい。
【０１６４】
本第１実施例のバンドギャップ回路では、このような目的に沿う、電源電圧や温度に依存し難いゲート電圧の発生方法として、自身のバンドギャップ回路出力ＶＢＧＲを分圧して利用する方法が採用される。
【０１６５】
すなわち、ＩＰ，ＩＭの電位は０．６Ｖ程度なので、ＰＭＢ２，ＰＭＢ３，ＰＭＢ６およびＰＭＢ７の動作条件をできるだけそろえるために、ＶＢＧＲの電位を１／２程度に分圧した電位を利用する。図７のＶＴＲＩＭＧ１は、主アンプＡＭＰＢＭ１のオフセット電圧をゼロに調整するためのゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯを発生する回路として働く。
【０１６６】
ＶＢＧＲの電位を、抵抗ＲＴＲＩＭ１で分圧し、複数の分圧電圧から、スイッチＳＷＴＡ，ＳＷＴＢで分圧電圧を選択し、選択された出力ＳＥＬＢＯ，ＳＥＬＡＯを、補助アンプＡＭＰＢＳ１のＰＭＢ６，ＰＭＢ７のゲート電位として供給する。ここで、ＣＳＥＬＡ，ＣＳＥＬＢは、ＳＥＬＡＯ，ＳＥＬＢＯを出力するセレクタの制御信号を表し、これらＣＳＥＬＡ，ＣＳＥＬＢにより選択する電位が決定される。
【０１６７】
図７のＶＴＲＩＭＧ１のような構成の回路で、オフセット電圧をゼロに調整するためのゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯを発生する。これにより、上述したオフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯの電位差が温度や電源電圧に依存しない特性とすることが可能になる。
【０１６８】
次に、制御信号ＣＳＥＬＡ，ＣＳＥＬＢおよびゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯの電位の電源投入直後の制御を簡単に説明する。なお、これらの部分の動作は、後に詳細に述べる。
【０１６９】
バンドギャップ回路は、例えば、レギュレータ回路の基準電圧を発生する回路として使用されるので、５Ｖ電源ＶＤＰ５の投入直後から動作しなければならない。
【０１７０】
ところで、図７のバンドギャップ回路が動作を開始する時点では、レギュレータ回路が発生する内部電圧ＶＤＤは、まだ、所定の電位（例えば、１．８Ｖ）になっておらず、０Ｖとなっている。
【０１７１】
なお、主アンプＡＭＰＢＭ１のオフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯの設定は、例えば、後述する図１９に示されるように、チップ上の不揮発性メモリＦＬＡＳＨ１に記憶されているものとする。
【０１７２】
電源ＶＤＰ５の投入直後は、内部電圧ＶＤＤが０Ｖなので、内部電圧で動作する論理回路も、メモリ（ＦＬＡＳＨ１）も動作しない。そのため、電源投入直後は、オフセット調整用補助アンプＡＭＰＢＳ１に、主アンプＡＭＰＢＭ１のオフセット電圧を相殺するためのゲート電圧を与えることができない。
【０１７３】
このような状態であっても、例えば、ＶＤＰ５の投入直後のＳＥＬＢＯ，ＳＥＬＡＯの電位が等しくなるように回路を構成しておけば、オフセット電圧による誤差を含んだ電位とはなるが、ＶＢＧＲの電位が１．２Ｖ程度の電位となるように設計することができる。
【０１７４】
主アンプＡＭＰＢＭ１のオフセット電圧による誤差を含んだ状態で、ＶＢＧＲの電位が安定し、レギュレータ回路により、内部電圧ＶＤＤの電位が、１．８Ｖ程度の電圧になると、フラッシュメモリＦＬＡＳＨ１にアクセスすることが可能な状態となる。
【０１７５】
フラッシュメモリＦＬＡＳＨ１を読み出せるようになった時点で、主アンプのオフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯの設定をＦＬＡＳＨ１から読み出し、主アンプＡＭＰＢＭ１のオフセット電圧を相殺する。これにより、ＶＢＧＲの電位は、より理想値に近い電位に変化する。さらに、ＶＤＤの電位もより所定の設計値に近い値に変化する。
【０１７６】
後述する図１９のように、不揮発性メモリＦＬＡＳＨ１に、主アンプＡＭＰＢＭ１のオフセット電圧を相殺するためのゲート電圧ＳＥＬＢＯ，ＳＥＬＡＯの設定を記憶しておく。そして、電源投入直後は、ＳＥＬＢＯ，ＳＥＬＡＯの電位をある固定の値に設定してＶＢＧＲの電位を起動し、レギュレータ回路を動作させることにより内部電圧ＶＤＤを起動することができる。
【０１７７】
その後、不揮発性メモリから予め記憶したオフセット電圧を相殺するためのゲート電圧設定を読み出し、主アンプのオフセット電圧を相殺することにより、電源投入直後の動作の要求と起動後のバンドギャップ電圧の精度の改善を両立することが可能となる。
【０１７８】
次に、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４について説明する。まず、セレクタ（スイッチ）ＳＷＴＡ，ＳＷＴＢでＰＭＢ６，ＰＭＢ７のゲート電圧を調整することで、実質的に主アンプ（オペアンプ）ＡＭＰＢＭ１のオフセット電圧をゼロに調整する。このとき、ＩＰ（第１接続ノード）の電位とＩＭ（第２接続ノード）の電位がほぼ等しい電位となって回路がつりあい、ＶＢＧＲの電位がほぼバンドギャップ電位となっているのは、上述した通りである。
【０１７９】
ＳＷ１〜ＳＷ４は、このオフセット電圧をゼロに調整する過程で使用する。すなわち、例えば、ＶＢＧＲの電位を観測しても、主アンプＡＭＰＢＭ１のオフセット電圧がゼロになっているかどうかは直接的には知ることができない。そこで、ノードＩＰ，ＩＭの電位が等しい電位となっていることを確認するために、スイッチＳＷ１〜ＳＷ４が使用される。
【０１８０】
まず、通常の動作時は、ＳＷ１のみがＯＮ（オン：導通）となり、ＳＷ２，ＳＷ３，ＳＷ４はＯＦＦ（オフ：非導通）となっている。また、ＥＮＶＦは低レベル『Ｌ』で、ＥＮＤＩＶは項レベル『Ｈ』となっているものとする。
【０１８１】
ＳＷ１がＯＮとなっていると、レギュレータＲＥＧ１の基準電圧ＲＥＦＩＮの電位は、バンドギャップ電位ＶＢＧＲとなる。ここで、ＳＷ４がＯＦＦで、ＥＮＶＦが『Ｌ』となっているとＲＶＦは動作に影響しない。
【０１８２】
また、ＥＮＤＩＶが『Ｈ』となっていると、ｎＭＯＳトランジスタＮＭＥ１がＯＮとなっているので、ＶＤＩＶ１の電位は、ＶＤＤの電位をＲＲ１とＲＲ２で分圧した電位となる。そして、誤差アンプＥＡＭＰ１により、ＲＥＦＩＮの電位とＶＤＩＶ１の電位が等しくなって回路が安定する。
【０１８３】
具体的に、例えば、ＲＲ１とＲＲ２の抵抗値の比を、１：２としておけば、ＶＤＩＶ１の電位がバンドギャップ電圧１．２Ｖと等しい電位となるので、ＶＤＤの電位を１．８Ｖに制御することが可能になる。
【０１８４】
補助アンプＡＭＰＢＳ１とスイッチＳＷ１，ＳＷ２を使用して、主アンプＡＭＰＢＭ１のオフセット電圧をゼロに調整する。ＳＷ１をＯＦＦしてＳＷ４をＯＮし、ＶＤＤの電位をＩＰ，ＩＭの電位として、ＩＰ，ＩＭの電位が等しい電位となっていることを確認しながらＳＷＴＡ，ＳＷＴＢの電位ＳＥＬＡＯ，ＳＥＬＢＯを調整する。
【０１８５】
まず、ノードＩＰの電位をＶＤＤの電位として取り出す場合の動作を説明する。ＳＷ１をＯＦＦしてＳＷ２をＯＮし、さらに、ＳＷ３をＯＦＦする。これにより、ＲＥＦＩＮの電位は、ノードＩＰの電位となる。
【０１８６】
さらに、ＳＷ４をＯＮすると共に、ＥＮＶＦを『Ｈ』，ＥＮＤＩＶを『Ｌ』とする。すなわち、ＳＷ４がＯＮで、ＥＮＤＩＶが『Ｌ』なので、ＶＤＩＶ１の電位はＶＤＤの電位となる。また、ＥＮＶＦが『Ｈ』なので、ＲＶＦに電流が流れ、ＶＤＤの電位が上昇しすぎるのを防止することができる。
【０１８７】
ここで、レギュレータＲＥＧ１は電圧ホロワとして機能し、ＶＤＤの電位は、ＲＥＦＩＮの電位と等しくなる。そして、スイッチＳＷ２によりＲＥＦＩＮの電位はＩＰの電位となっているので、ＶＤＤの電位もＩＰの電位となる。
【０１８８】
次に、ノードＩＭの電位をＶＤＤの電位として取り出す場合の動作を説明する。ＳＷ１をＯＦＦしてＳＷ３をＯＮし、さらに、ＳＷ２をＯＦＦする。これにより、ＲＥＦＩＮの電位は、ノードＩＭの電位となる。
【０１８９】
さらに、ＳＷ４をＯＮすると共に、ＥＮＶＦを『Ｈ』とし、そして、ＥＮＤＩＶを『Ｌ』とする。すなわち、ＳＷ４がＯＮで、ＥＮＤＩＶが『Ｌ』なので、ＶＤＩＶ１の電位はＶＤＤの電位となる。また、ＥＮＶＦが『Ｈ』なので、ＲＶＦに電流が流れ、ＶＤＤの電位が上昇しすぎるのを防止することができる。
【０１９０】
ここで、レギュレータＲＥＧ１は電圧ホロワとして機能し、ＶＤＤの電位は、ＲＥＦＩＮの電位と等しくなる。そして、スイッチＳＷ３によりＲＥＦＩＮの電位はＩＭの電位となっているので、ＶＤＤの電位もＩＭの電位となる。
【０１９１】
ここで、抵抗Ｒ１，Ｒ２，Ｒ３は、例えば、１００キロオームを超えるような高い抵抗値に設計される場合が多いので、ＩＰ，ＩＭの電位を直接チップ外部に引き出して測定すると正しい電圧を測定することができない。
【０１９２】
また、チップ外部に引き出すために、入出力（Ｉ／Ｏ）部分の保護素子などが接続されると、これらの素子のリーク電流が動作に影響することもあるので、バッファアンプを介してＩＰ，ＩＭの電位を測定することが望ましい。
【０１９３】
ところで、図７に示されるように、本第１実施例のバンドギャップ回路では、レギュレータＲＥＧ１をノードＩＰ，ＩＭの電位測定のためのバッファアンプとして使用している。そして、ノードＩＰに対しては、スイッチＳＷ２だけ、また、ノードＩＭに対しては、スイッチＳＷ３だけが挿入されるだけで、ＩＰ，ＩＭの電位をＶＤＤに取り出すことができるようになっている。
【０１９４】
すなわち、ＳＥＬＡＯ，ＳＥＬＢＯの電位が等しい状態で、ＳＷ２をＯＮして、ＩＰの電位をＶＤＤに取り出し、ＩＰの電位を測定する。次に、ＳＷ３をＯＮして、ＩＭの電位をＶＤＤに取り出し、ＩＭの電位を測定する。
【０１９５】
ここで、ＩＭの電位が、ＩＰの電位に対して、例えば、＋１０ｍＶ高い電位のときは、補助アンプＡＭＰＢＳ１のＰＭＢ７のゲート電位ＳＥＬＡＯを、ＰＭＢ６のゲート電位ＳＥＬＢＯよりも１０ｍＶ低い電位とする。
【０１９６】
すなわち、オフセット調整電圧発生回路ＶＴＲＩＭＧ１におけるＳＷＴＡとＳＷＴＢの設定を、予想される最適なゲート電圧の前後で調整して、ＩＰとＩＭの電位差が最も小さくなる設定を、オフセット調整の設定として採用する。
【０１９７】
なお、レギュレータＲＥＧ１にもオフセット電圧は存在するが、同じＲＥＧ１で、ＩＰとＩＭの電位を取り出して観測するので、ＲＥＧ１による誤差はＩＰとＩＭが等しい電位となる条件には影響しないことになる。
【０１９８】
以上、詳述したように、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４とレギュレータＲＥＧ１におけるイネーブル信号ＥＮＤＩＶ，ＥＮＶＦにより、ノードＩＰ，ＩＭの電位をＶＤＤに取り出すことができる。そして、オフセットをゼロに調整する方法を採用することで、ＩＰ，ＩＭのインピーダンスが高い場合でも、外部の測定装置により、ＩＰとＩＭの電位を測定することが可能となり、ＡＭＰＢＳ１により、オフセットを正確にゼロに調整できる効果が得られる。
【０１９９】
次に、制御信号ＣＡＲＥＡ、および、ＣＡＲＥＡによりトランジスタＱ２のエミッタ面積を可変とした回路について説明する。
【０２００】
まず、オフセット調整電圧発生回路ＶＴＲＩＭＧ１におけるセレクタ（スイッチ）ＳＷＴＡ，ＳＷＴＢで、オフセット調整用補助アンプＡＭＰＢＳ１におけるＰＭＢ６，ＰＭＢ７のゲート電圧を調整して、主アンプＡＭＰＢＭ１のオフセット電圧をゼロに調整する。
【０２０１】
このオフセット電圧をゼロに調整する際、ＳＷ１からＳＷ４とＥＮＤＩＶ，ＥＮＶＦ信号を使い、ＩＰ，ＩＭの電位をＶＤＤに取り出してＩＰの電位とＩＭの電位が等しくなるように、ＡＭＰＢＭ１のオフセット電圧をゼロに調整できることを説明してきた。
【０２０２】
しかしながら、ＳＷＴＡ，ＳＷＴＢの設定が確定し、主アンプＡＭＰＢＭ１のオフセット電圧がゼロとなっても、ＶＢＧＲの電位が理想的な設計値からずれる要因が残っている。すなわち、抵抗の絶対値は、製造時のばらつきにより、±１０％程度は変動することが多く、また、ＰＮＰトランジスタの順方向電圧ＶＢＥの絶対値も数ｍＶ程度は変動する。
【０２０３】
さらに、抵抗値がずれると回路に流れる電流が変わるので、ＶＢＥの値が変化し、その結果、バンドギャップ電圧（バンドギャップ電位ＶＢＧＲ）が変動する。また、このバンドギャップ電圧は、ＰＮＰトランジスタのＶＢＥの絶対値が変化しても変動する。
【０２０４】
このようなオペアンプのオフセット電圧以外の要因でバンドギャップ電圧が理想値からずれている量を、ＣＡＲＥＡとＰＮＰＢ１により補正する。図７では、Ｑ２のエミッタ面積はＱ１の面積の３０倍としているが、このＱ２のエミッタ面積を、例えば、２９倍，３０倍，３１倍，３２倍に可変とし、制御信号ＣＡＲＥＡで制御することで、ＶＢＧＲの電位を微調整することができる。
【０２０５】
ここで、主アンプＡＭＰＢＭ１の帰還制御により、ＩＭとＩＰの電位は一致するので、Ｒ１の値とＲ２の値を、例えば、１：３．３に設計することで、Ｑ１に流れる電流とＱ２に流れる電流を３．３：１に設計することができる。
【０２０６】
すなわち、例えば、Ｑ１に流れる電流をＱ２に流れる電流の３．３倍とし、Ｑ２のエミッタ面積をＱ１のエミッタ面積の３０倍としておくことで、Ｑ１とＱ２のＶＢＥの差ΔＶＢＥは、例えば、次の式（１５）で表され、３００ｋ（オーム）で、１２０ｍＶ程度となる。
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ(99)＝26ｍＶ×4.5951＝119.47ｍＶ      式（１５）
【０２０７】
そして、Ｒ３の両端の電位差は、ΔＶＢＥとなるので、ΔＶＢＥを（Ｒ２／Ｒ３）倍に増幅して、ＶＢＥ１に加算することで、バンドギャップ電圧（ＶＢＧＲ）を発生する。すなわち、ＶＢＧＲは、次の式（１６）で表される。
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（Ｒ２／Ｒ３）      式（１６）
【０２０８】
ここで、例えば、Ｑ２のエミッタ面積をＱ１のエミッタ面積の２９倍とすると、Ｑ１とＱ２のＶＢＥの差ΔＶＢＥは、次の式（１７）で表される。
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ(95.7)＝26ｍＶ×4.5612＝118.59ｍＶ      式（１７）
【０２０９】
また、例えば、Ｑ２のエミッタ面積をＱ１のエミッタ面積の３１倍とすると、Ｑ１とＱ２のＶＢＥの差ΔＶＢＥは、次の式（１８）で表される。
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ(102.3)＝26ｍＶ×4.6279＝120.33ｍＶ    式（１８）
【０２１０】
さらに、例えば、Ｑ２のエミッタ面積をＱ１のエミッタ面積の３２倍とすると、Ｑ１とＱ２のＶＢＥの差ΔＶＢＥは、次の式（１９）で表される。
ΔＶＢＥ＝（ｋＴ／ｑ）ｌｎ(105.6)＝26ｍＶ×4.6597＝121.15ｍＶ    式（１９）
【０２１１】
そして、式（１５），式（１７），式（１８），式（１９）で表されるΔＶＢＥを（この数値例の場合）約５倍して、ＶＢＥ１に加算することでバンドギャップ電圧を発生するので、Ｑ２の面積を、例えば、２９倍，３０倍，３１倍，３２倍から選択する。これにより、ΔＶＢＥを１ｍＶ程度の刻みで調整することが可能となり、さらに、バンドギャップ電圧を５ｍＶ程度、変化させることができる。
【０２１２】
このように、ＣＡＲＥＡによりＱ２の面積を変更することで、主アンプＡＭＰＢＭ１のオフセット電圧をゼロに調整した後、残っているＶＢＧＲの理想値からのずれを補正することが可能となる。
【０２１３】
このように、ＰＮＰトランジスタの面積を可変としてＶＢＧＲの電位を調整するが、これは、オペアンプのオフセット電圧をゼロに調整した後、抵抗の絶対値のずれに起因するＶＢＧＲのずれの補正、或いは、ＰＮＰトランジスタのＶＢＥのずれによるＶＢＧＲのずれの補正を行えばよいだけなので、調整の範囲はごく狭くてよいことになる。従って、ＰＮＰトランジスタの数を極端に増やしたり、Ｑ１側の面積を変更したりする必要はない。
【０２１４】
図７のようなオペアンプのオフセット調整機構と組み合わせてＰＮＰの面積を可変にする場合、ＰＮＰの面積を可変とする機構は補助的でよいので、ＰＮＰの面積だけでＶＢＧＲを可変するときに問題となる回路規模の極端な増加などの欠点を避けることができる。
【０２１５】
以上では、ＡＭＰＢＳ１によるオフセット調整、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４によりＩＰ，ＩＭの電位をＶＤＤに取り出す働き、並びに、オフセット調整後に、ＣＡＲＥＡによりＶＢＧＲの電位をさらに調整する方法を説明した。次に、各部の回路構成の詳細を順に説明していく。
【０２１６】
図８は、図７のバンドギャップ回路におけるオフセット調整電圧発生回路（ＶＴＲＩＭＧ１）の一例を示す回路図である。
【０２１７】
図８において、参照符号ＶＢＧＲはバンドギャップ出力電位を、ＲＴＲＩＭＡ１，ＲＴＲＩＭＢ１〜ＲＴＲＩＭＢ７，ＲＴＲＩＭＣ１は抵抗を、そして、ＳＷＴＡ０〜ＳＷＴＡ７，ＳＷＴＢ０〜ＳＷＴＢ７はスイッチを示す。
【０２１８】
さらに、参照符号ＳＥＬＡＯ，ＳＥＬＢＯは主アンプのオフセット電圧をゼロに調整するための電圧出力を、ＧＮＤはＧＮＤ端子（０Ｖ）を、ＣＳＥＬＡ，ＣＳＥＬＢはゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯを出力するためのセレクタ（スイッチＳＷＴＡ，ＳＷＴＢ）の制御信号を示す。
【０２１９】
抵抗に添えられた数字は、抵抗の抵抗値の一例（オーム）を示すものとする。図７の回路に対応する回路素子およびノード等には、同じ素子名およびノード名を与えて示している。特に断らない限り、図で対応する素子およびノードには同じ名称を与えて、説明の重複を避けるものとする。
【０２２０】
次に、図８の回路の動作を説明する。図７の説明で述べたように、図７のＶＢＧＲの電位を抵抗で分圧し、複数の分圧電圧からセレクタＳＷＴＡ，ＳＷＴＢで所望の分圧電圧を選択する。
【０２２１】
スイッチＳＷＴＡ０〜ＳＷＴＡ７（第１スイッチ群）は、出力ＳＥＬＡＯを得るためのセレクタとして働き、また、スイッチＳＷＴＢ０〜ＳＷＴＢ７（第２スイッチ群）は、ＳＥＬＢＯを得るためのセレクタとして働く。
【０２２２】
選択された出力電圧ＳＥＬＡＯ，ＳＥＬＢＯを、図７の補助アンプＡＭＰＢＳ１のトランジスタＰＭＢ６，ＰＭＢ７のゲート電位として供給する。ここで、参照符号ＣＳＥＬＡ，ＣＳＥＬＢは、ＳＥＬＡＯ，ＳＥＬＢＯを出力するセレクタの制御信号を表し、この制御信号ＣＳＥＬＡ，ＣＳＥＬＢにより選択する電位を決定する。
【０２２３】
図８は、抵抗ＲＴＲＩＭＡ１，ＲＴＲＩＭＢ１〜ＲＴＲＩＭＢ７，ＲＴＲＩＭＣ１（抵抗群）の合計は１２００ｋオームとなる例を示している。すなわち、抵抗ＲＴＲＩＭＡ１の値は、例えば、５９７ｋオーム、ＲＴＲＩＭＢ１〜ＲＴＲＩＭＢ７の抵抗値は１ｋオーム、ＲＴＲＩＭＣ１の抵抗値は６９６ｋオームとなっている。
【０２２４】
１２００ｍＶ（程度）のＶＢＧＲの電圧を、合計１２００ｋオームの抵抗列で分圧する。このとき、１ｋオームの抵抗の両端の電位差は１ｍＶとなる。また、６００ｍＶの電位が得られる点は、ＳＷＴＡ３とＳＷＴＢ３で選択されるノードの電位となる。
【０２２５】
つまり、ＳＷＴＡ７で選択される電位は５９６ｍＶとなり、ＳＷＴＡ０に向かって１ｍＶずつ高い電位となる。そして、例えば、３ビットの信号ＣＳＥＬＡにより、ＳＷＴＡ０〜ＳＷＴＡ７のどれか１つのスイッチだけをＯＮとすることで、５９６ｍＶから６０３ｍＶまでの電位を１ｍＶ刻みで発生することができる。なお、ＳＷＴＢ０〜ＳＷＴＢ７で選択される電位も同様である。
【０２２６】
このように、図８に示すような回路により、図７のオフセット調整電圧発生回路ＶＴＲＩＭＧ１の機能を実現することができる。なお、図８では、簡略化のために、３ビットの信号ＣＳＥＬＡでＳＥＬＡＯを発生する例を示したが、調整範囲が広い必要がある場合には、同様の考え方で、４ビット或いは５ビットの構成を実現できることは明らかである。また、図８では、単なる一例として抵抗値を示したが、０．５ｍＶ刻みの調整信号ＳＥＬＡＯ，ＳＥＬＢＯが必要な場合は、同様の考え方で抵抗値を設定することができるのはいうまでもない。
【０２２７】
図８のような構成を採用することで、ＳＷＴＡ０〜ＳＷＴＡ７或いはＳＷＴＢ０〜ＳＷＴＢ７には、直流電流が流れないように構成することができる。なぜなら、ＳＥＬＡＯ，ＳＥＬＢＯの入力される先は、トランジスタのゲート電極であり、直流的に絶縁されているためである。
【０２２８】
このことから、ＳＷＴＡ０〜ＳＷＴＡ７およびＳＷＴＢ０〜ＳＷＴＢ７のＯＮ抵抗は、主アンプのオフセット電圧の調整動作には影響せず、従来回路でみられたようなスイッチのＯＮ抵抗が出力電圧に影響を与える望ましくない現象を避けることができる。
【０２２９】
以上説明したように、ＭＯＳトランジスタのゲート電極を入力とするオフセット調整用の補助アンプと、図８のような抵抗分圧回路によるオフセット調整電圧発生回路（補助アンプ入力電位の発生回路）を組み合わせることで、スイッチのＯＮ抵抗が出力電圧に影響するのを避けることができる。
【０２３０】
図９は、図７のバンドギャップ回路におけるＰＮＰ面積可変回路ＰＮＰＢ１の一例を示す回路図であり、制御信号ＣＡＲＥＡにより、ＰＮＰトランジスタＱ２のエミッタ面積を可変とした回路例を示すものである。図９において、参照符号ＳＷＢＪ１Ａ〜ＳＷＢＪ１Ｃ，ＳＷＢＪ２Ａ〜ＳＷＢＪ２Ｃは、スイッチを示す。
【０２３１】
図９において、ＰＮＰトランジスタＱ２Ａ〜Ｑ２Ｄが、図７のＰＮＰトランジスタＱ２に相当する。ここで、Ｑ２Ａ，Ｑ２Ｂ，Ｑ２Ｃはエミッタ面積が１倍のＰＮＰトランジスタとし、また、Ｑ２Ｄはエミッタ面積が２９倍のＰＮＰトランジスタとする。なお、実際の回路では、例えば、同じサイズのトランジスタを３２個作成し、そのうちの２９個をトランジスタＱ２Ｄとして常時ＯＮさせておく。
【０２３２】
図７を参照して、制御信号ＣＡＲＥＡにより、ＰＮＰＢ１のエミッタ面積を２９倍から３２倍まで可変とすること説明した。図９において、スイッチＳＷＢＪ１ＡとＳＷＢＪ２Ａは相補に制御され、同様に、ＳＷＢＪ１ＢとＳＷＢＪ２Ｂ、並びに、ＳＷＢＪ１ＣとＳＷＢＪ２Ｃも相補に制御されるものとする。
【０２３３】
まず、ＳＷＢＪ１ＡがＯＦＦで、ＳＷＢＪ２ＡがＯＮとなっていると、Ｑ２Ａのベース電位はＧＮＤとなる。つまり、Ｑ２ＡはＯＮしている。一方、図９に示されるように、ＳＷＢＪ１ＢをＯＮしてＳＷＢＪ２ＢをＯＦＦとすると、Ｑ２Ｂのベース電位は、エミッタ電位ＶＢＥ２に等しくなる。つまりＱ２ＢはＯＦＦとなる。同様に、図９に示す状態では、Ｑ２ＣもＯＦＦとなっている。
【０２３４】
このように、常にＯＮとなっているＱ２Ｄに加えて、Ｑ２Ａ，Ｑ２Ｂ，Ｑ２ＣをＯＮとするかＯＦＦとするか選択することができる。これにより、２９倍、３０倍、３１倍、３２倍のエミッタ面積を制御信号ＣＡＲＥＡにより選択することが可能となっている。従って、図９のＰＮＰ面積可変回路ＰＮＰＢ１により、Ｑ２の面積を可変とすることで、ＶＢＧＲの電位を調整することができる。
【０２３５】
図７の回路では、オペアンプのオフセット調整の方法として、補助アンプＡＭＰＢＳ１を用意し、そのゲート電圧をＳＷＴＡ，ＳＷＴＢにより発生する回路例を説明した。図１０は、第２実施例のバンドギャップ回路を示す回路図である。
【０２３６】
図１０と前述した図７との比較から明らかなように、本第２実施例では、オフセットを調整可能なオペアンプ（主アンプ）をＡＭＰＢＭＳ１とし、そのオフセット調整信号をＣＯＦＦＳＥＴとしている。
【０２３７】
図７に示す第１実施例では、オフセット調整回路として補助アンプＡＭＰＢＳ１を使用したが、主アンプ自体でオフセットが調整できれば、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４、ＥＮＶＦ、ＥＮＤＩＶで示した、ＩＰ，ＩＭの電位をＶＤＤに取り出して、アンプのオフセット電圧を調整する発明の考え方と組み合わせて使用することが可能である。
【０２３８】
なお、アンプＡＭＰＢＭＳ１は、ＣＯＦＦＳＥＴによりオフセットが調整できるオペアンプであれば、様々なものが適用可能である。そして、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４、ＥＮＶＦ、ＥＮＤＩＶの制御により、ＩＰ，ＩＭの電位をＶＤＤに取り出して、ＣＯＦＦＳＥＴによりＡＭＰＢＭＳ１のオフセット電圧をゼロに調整する。
【０２３９】
さらに、アンプＡＭＰＢＭＳ１のオフセット電圧をゼロに調整した後、ＣＡＲＥＡでＱ２の面積を調整して、ＶＢＧＲの電位をさらに補正する点も、上述した第１実施例と同様である。
【０２４０】
すなわち、図１０の第２実施例において、ＡＭＰＢＭＮＳ１のオフセット電圧をＣＯＦＦＳＥＴで調整できれば、ＳＷ１〜ＳＷ４のスイッチング動作、ＲＥＧ１並びにＰＮＰＢ１等と組み合わせることにより、第１実施例と同様の効果を得ることができる。
【０２４１】
すなわち、本第２実施例のバンドギャップ回路によれば、ＩＰ，ＩＭの電位を観測しながら、アンプのオフセットをゼロに調整すること可能になり、アンプのオフセットをゼロに調整した後、ＰＮＰ面積を調整することでＶＢＧＲ電位をさらに補正することが可能になる。
【０２４２】
図１１は、第３実施例のバンドギャップ回路を示す回路図である。上述した図１０では、アンプＡＭＰＢＭＳ１のオフセット調整信号はＣＯＦＦＳＥＴとして示したが、図１１の第３実施例では、オフセット調整信号をＳＥＬＡＯ，ＳＥＬＢＯとして示している。
【０２４３】
すなわち、前述した第２実施例と同様に、本第３実施例のバンドギャップ回路では、ＶＢＧＲを抵抗ＲＴＲＩＭ１で分圧した電位ＳＥＬＡＯとＳＥＬＢＯにより、アンプＡＭＰＢＭＳ１のオフセット電圧を調整するようになっている。
【０２４４】
従って、図１１に示すアンプＡＭＰＢＭＳ１としては、例えば、図７における主アンプＡＭＰＢＭ１と補助アンプＡＭＰＢＳ１の両方を含む場合も考えられる。しかしながら、図１１に示す本第３実施例のバンドギャップ回路におけるアンプＡＭＰＢＭＳ１は、図７のＡＭＰＢＭ１およびＡＭＰＢＳ１を含むものに限定されず、ＳＥＬＡＯ，ＳＥＬＢＯによりオフセット調整が可能な様々な構成であってもよい。さらに、アンプＡＭＰＢＭＳ１におけるオフセット調整機構も様々なものを適用することができ、ＡＭＰＢＭＳ１のオフセット電圧を、ＶＢＧＲを分圧した電位で調整可能であればよいことになる。
【０２４５】
図１２は、第４実施例のバンドギャップ回路を示す回路図である。図１２と前述した図７との比較から明らかなように、本第４実施例では、図７の回路と抵抗Ｒ２’，ＲＴＲＩＭ２，Ｒ３’，ＳＷＴＣを除いて同じなので、図７の回路と異なる部分を説明する。ここで、ＲＴＲＩＭ２は、トリミングのための抵抗であり、Ｒ２とＲ３の比率を制御するためのものである。
【０２４６】
図１２に示されるように、本第４実施例のバンドギャップ回路では、図７の第１実施例におけるＰＮＰＢ１とＣＡＲＥＡに加えて、セレクタ（スイッチ）ＳＷＴＣによりＶＢＧＲの電位を調整することが可能となっている。
【０２４７】
すなわち、ＳＷＴＣで抵抗ＲＴＲＩＭ２の取り出す位置を変更し、抵抗Ｒ２’とノードＩＭの間に接続されるＲＴＲＩＭ２の抵抗の一部の値を変更可能としている。ＳＷＴＣでＲＴＲＩＭ２からのＩＭの電位の取り出し位置を変更することで、抵抗Ｒ３’と直列となるＩＭの間に接続されるＲＴＲＩＭ２の抵抗の一部の値も変化する。
【０２４８】
次に、図１２に加えて図１６を参照し、セレクタＳＷＴＣを詳述する。図１６は、本実施例のバンドギャップ回路に適用される抵抗比可変回路の一例を示す回路図である。ここで、図１６における抵抗Ｒ２’、Ｒ３’は、図１２の抵抗Ｒ２’、Ｒ３’と同じ抵抗を示している。
【０２４９】
また、図１６における抵抗ＲＴＲＩＭ２Ａ，ＲＴＲＩＭ２Ｂ，ＲＴＲＩＭ２Ｃ，ＲＴＲＩＭ２Ｄは、図１２の抵抗ＲＴＲＩＭ２に相当し、また、スイッチＳＷＴＣＡ，ＳＷＴＣＢ，ＳＷＴＣＣ，ＳＷＴＣＤは、図１２のセレクタＳＷＴＣに相当する。
【０２５０】
そして、ＳＷＴＣＡ〜ＳＷＴＣＤのどれか１つをＯＮさせることで、図７における実効の抵抗Ｒ２とＲ３を決定することできる。なお、図１６において、参照符号ＣＳＥＬＣは、スイッチＳＷＴＣＡ〜ＳＷＴＣＤの制御信号を表している。また、Ｒ２’，Ｒ３’，ＲＴＲＩＭ２Ａ，ＲＴＲＩＭ２Ｂ，ＲＴＲＩＭ２Ｃ，ＲＴＲＩＭ２Ｄに添えられた数値は抵抗値の一例（オーム）を示している。
【０２５１】
本第４実施例のバンドギャップ回路においても、前述した図７の第１実施例と同様に、Ｒ３の両端の電位差はΔＶＢＥとなるので、ΔＶＢＥを（Ｒ２／Ｒ３）倍に増幅して、ＶＢＥ１に加算することで、バンドギャップ電圧ＶＢＧＲを発生する。すなわち、ＶＢＧＲは、第１実施例に関して説明したのと同様に、前述した式（１６）により表される。
ＶＢＧＲ＝ＶＢＥ１＋ΔＶＢＥ（Ｒ２／Ｒ３）      式（１６）
【０２５２】
ところで、図１６のようなセレクタＳＷＴＣを使用すると、Ｒ２／Ｒ３は可変となり、例えば、ＳＷＴＣＡを選択（ＯＮ）すると、Ｒ２／Ｒ３＝２９８キロオーム／６８キロオーム＝４．３８２４となる。また、ＳＷＴＣＢを選ぶと、Ｒ２／Ｒ３＝３００キロオーム／６６キロオーム＝４．５４５５となる。
【０２５３】
さらに、ＳＷＴＣＣを選ぶと、Ｒ２／Ｒ３＝３０２キロオーム／６４キロオーム＝４．７１８８となり、また、ＳＷＴＣＣを選ぶと、Ｒ２／Ｒ３＝３０４キロオーム／６２キロオーム＝４．９０３２となる。
【０２５４】
従って、ＳＷＴＣＡを選んだ場合のＲ２／Ｒ３を『１』として正規化すると、ＳＷＴＣＡを選択すると、そのまま、正規化Ｒ２／Ｒ３＝１となり、また、ＳＷＴＣＢを選ぶと、正規化Ｒ２／Ｒ３＝１．０３７となる。
【０２５５】
さらに、ＳＷＴＣＣを選ぶと、正規化Ｒ２／Ｒ３＝１．０７７となり、そして、ＳＷＴＣＣを選ぶと、正規化Ｒ２／Ｒ３＝１．１１９となる。つまり、この例の場合、Ｒ２／Ｒ３を３．７％刻みで変化させることができることになる。
【０２５６】
ここで、ＳＷＴＣだけで、例えば、４ビットの分解能を得ようとすると、スイッチの数は１６となる。一方、前述した制御信号ＣＡＲＥＡによりＰＮＰトランジスタの数を変化させて、Ｑ２の面積を変化させる場合も同様で、それだけで４ビットの分解能を得ようとすると、スイッチの数は１６組或いは１５組となる。
【０２５７】
これに対して、図１２に示されるように、例えば、ＣＡＲＥＡとＳＷＴＣで２ビットずつ調整すると、ＳＷＴＣを構成するスイッチの数は４となり、Ｑ２の面積を可変とするために必要なスイッチの数は３組となる。
【０２５８】
すなわち、両方のスイッチを合計しても、ＣＡＲＥＡまたはＳＷＴＣの一方で４ビットの分解能を得る場合にくらべてスイッチの総数を削減できることが分かる。これは、ＣＡＲＥＡおよびＳＷＴＣの異なる調整方法を組み合わせて、階層化した効果である。
【０２５９】
このように、図１２に示す本第４実施例のように、Ｑ２の面積を可変する手法と、ＳＷＴＣで、Ｒ２／Ｒ３を可変とする手法を組み合わせると、Ｑ２の面積可，変或いは，Ｒ２／Ｒ３のみを可変として４ビット相当の分解能を実現するときよりも、スイッチの総数を削減することができ、スイッチのリーク電流の削減、精度の改善、並びに、より低電力化といった効果が期待できる。
【０２６０】
図１３は、第５実施例のバンドギャップ回路を示す回路図であり、図７の第１実施例に対する図１０の第２実施例と同様に、図１２の第４実施例におけるＡＭＰＢＭ１とＡＭＰＢＳ１をＡＭＰＢＭＳ１として示し、オフセット調整用の信号をＣＯＦＦＳＥＴとしたものに相当する。
【０２６１】
すなわち、図１２の第４実施例では、オフセット調整回路として補助アンプＡＭＰＢＳ１を使用したが、本第５実施例では、オフセットが調整できるアンプ（主アンプ）であれば、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４、ＥＮＶＦ、ＥＮＤＩＶの制御により、ＩＰ，ＩＭの電位をＶＤＤに取り出して、ＣＯＦＦＳＥＴによりＡＭＰＢＭＳ１のオフセット電圧をゼロに調整する。
【０２６２】
さらに、アンプＡＭＰＢＭＳ１のオフセット電圧をゼロに調整した後、ＣＡＲＥＡでＱ２の面積を調整し、また、ＳＷＴＣでＲ２とＲ３の比を調整して、ＶＢＧＲの電位をさらに補正する点も、図１２の第４実施例と同様である。
【０２６３】
このように、本第５実施例のバンドギャップ回路では、図１０の第２実施例のように、ＡＭＰＢＭＮＳ１のオフセット電圧をＣＯＦＦＳＥＴで調整し、ＳＷ１〜ＳＷ４のスイッチング動作、ＲＥＧ１並びにＰＮＰＢ１等と組み合わせることにより、図７の第１実施例と同様の効果を得ることができる。さらに、アンプのオフセットをゼロに調整した後、図１２の第４実施例のように、ＰＮＰトランジスタＱ２の面積、および、Ｒ２／Ｒ３比を調整することで、ＶＢＧＲの電位をさらに補正することが可能になる。
【０２６４】
図１４は、第６実施例のバンドギャップ回路を示す回路図である。上述した図１３では、アンプＡＭＰＢＭＳ１のオフセット調整信号はＣＯＦＦＳＥＴとして示したが、図１４の第６実施例では、オフセット調整信号をＳＥＬＡＯ，ＳＥＬＢＯとして示している。この図１４の第６実施例と図１３の第５実施例の関係は、前述した図１１の第３実施例と図１０の第２実施例の関係に相当する。
【０２６５】
すなわち、前述した第５実施例と同様に、本第６実施例のバンドギャップ回路では、ＶＢＧＲを抵抗ＲＴＲＩＭ１で分圧した電位ＳＥＬＡＯとＳＥＬＢＯにより、アンプＡＭＰＢＭＳ１のオフセット電圧を調整するようになっている。
【０２６６】
従って、図１４に示すアンプＡＭＰＢＭＳ１としては、例えば、図７における主アンプＡＭＰＢＭ１と補助アンプＡＭＰＢＳ１の両方を含む場合も考えられる。しかしながら、図１４に示す本第６実施例のバンドギャップ回路におけるアンプＡＭＰＢＭＳ１は、図７のＡＭＰＢＭ１およびＡＭＰＢＳ１を含むものに限定されず、ＳＥＬＡＯ，ＳＥＬＢＯによりオフセット調整が可能な様々な構成であってもよい。さらに、アンプＡＭＰＢＭＳ１におけるオフセット調整機構も様々なものを適用することができ、ＡＭＰＢＭＳ１のオフセット電圧を、ＶＢＧＲを分圧した電位で調整可能であればよいことになる。
【０２６７】
さらに、本第６実施例のバンドギャップ回路では、アンプのオフセットをゼロに調整した後、ＰＮＰトランジスタＱ２の面積、および、Ｒ２／Ｒ３比を調整することで、ＶＢＧＲの電位をさらに補正することが可能になり、前述した図１２の第４実施例および図１３の第５実施例と同様の効果も期待できる。すなわち、スイッチの総数を削減により、スイッチのリーク電流の削減、精度の改善、並びに、より低電力化といった効果が期待できる。
【０２６８】
図１５は、第７実施例のバンドギャップ回路を示す回路図である。図１５と前述した図１３との比較から明らかなように、本第７実施例では、レギュレータＲＥＧ１の代わりに専用のバッファアンプＢＵＦＡＭＰ１（接続ノード電位取り出し回路）を介して、ノードＩＰ，ＩＭの電位を外部に取り出すようになっている。
【０２６９】
また、本第７実施例では、ＶＤＤを出力するレギュレータＲＥＧ２は、ＩＰ，ＩＭの電位を外部に取り出す機能を持たなくてもよいため、例えば図１３の第５実施例のＲＥＧ１におけるスイッチＳＷ４（第４スイッチ），抵抗ＲＶＦおよびトランジスＮＭＥ２が削除されている。すなわち、本第７実施例のＲＥＧ２は、レギュレータとしての本来の構成とされている。
【０２７０】
本第７実施例のバンドギャップ回路においては、まず、前述した図１３の第５実施例と同様に、オフセット調整信号ＣＯＦＦＳＥＴによりアンプ（主アンプ）ＡＭＰＢＭＳ１自体のオフセット電圧をゼロに調整する。
【０２７１】
さらに、ＡＭＰＢＭＳ１のオフセット電圧をゼロに調整した後、ＣＡＲＥＡでＱ２の面積を調整し、そして、ＳＷＴＣでＲ２とＲ３の比を調整して、ＶＢＧＲの電位をさらに補正する。
【０２７２】
ここで、本第７実施例のバンドギャップ回路では、ＳＷ２（第１スイッチ），ＳＷ３（第２スイッチ）のみが設けられている。そして、通常の動作時は、ＳＷ１，ＳＷ２がＯＦＦとなっており、ノードＩＰの電位を取り出す場合には、ＳＷ２をＯＮしてＳＷ３をＯＦＦし、また、ノードＩＭの電位を取り出す場合には、ＳＷをＯＦＦしてＳＷ３をＯＮする。なお、ＶＤＤは、ＩＰ，ＩＭの電位の外部への取り出し処理とは関係なく、レギュレータＲＥＧ２から出力されることになる。
【０２７３】
これにより、ＢＵＦＡＭＰ１の＋側の入力ＲＥＦＩＮ２がＩＰまたはＩＭに接続され、その電位を出力電圧ＶＭＥＡＳＵＲＥとして外部に出力する。なお、このＩＰ，ＩＭの電位を外部に取り出した後の処理は、レギュレータＲＥＧ１の出力電圧ＶＤＤとしてＩＰ，ＩＭの電位を外部に取り出した場合と同様の処理を行う。すなわち、ＣＡＲＥＡでＱ２の面積を調整し、また、ＳＷＴＣでＲ２とＲ３の比を調整して、ＶＢＧＲの電位をさらに補正する。
【０２７４】
なお、本第７実施例のように、ＲＥＧ１の代わりにＢＵＦＡＭＰ１を介してＩＰ，ＩＭの電位を外部に取り出す構成は、図１３の第５実施例だけでなく、他の第１〜第４および第６実施例に対しても適用することができるのはいうまでもない。さらに、ＩＰ，ＩＭの電位を外部に取り出す回路としては、他に様々なものと適用することもできる。
【０２７５】
図１７〜図１９は、本実施例のバンドギャップ回路における温度と出力電圧の関係を示す図であり、図１２に示す第４実施例において、オペアンプのオフセット電圧がゼロの場合の温度とバンドギャップ電圧ＶＢＧＲの関係を示すものである。
【０２７６】
ここで、図１７は、抵抗のシート抵抗が典型的（typical）な値（Ｒ＝１）における図１２に示す第４実施例のバンドギャップ回路のバンドギャップ電圧ＶＢＧＲと温度の関係を示している。なお、横軸は温度を示し、また、縦軸はバンドギャップ電圧を示す。なお、オペアンプのオフセット電圧は、ゼロとしている。
【０２７７】
図１７において、参照符号ＷＴＣＡとして示す特性は、図１６でスイッチＳＷＴＣＡを選んだ場合のバンドギャップ電圧と温度の関係を示し、また、ＳＷＴＣＢとして示す特性は、スイッチＳＷＴＣＢを選んだ場合のバンドギャップ電圧と温度の関係を示す。
【０２７８】
さらに、参照符号ＷＴＣＣとして示す特性は、図１６でスイッチＳＷＴＣＣを選んだ場合のバンドギャップ電圧と温度の関係を示し、そして、ＳＷＴＣＤとして示す特性は、スイッチＳＷＴＣＤを選んだ場合のバンドギャップ電圧と温度の関係を示す。
【０２７９】
ここで、ＳＷＴＣＡ〜ＳＷＴＣＤにおいて、それぞれの４つのＶＢＧＲ−温度特性が含まれているが、これれは、下から×２９，×３０，×３１，×３２の文字を添えた順に、ＰＮＰトランジスタＱ２の面積がそれぞれ２９倍，３０倍，３１倍，３２倍の場合のＶＢＧＲ−温度特性を示す。すなわち、図１７は、Ｑ２の面積が４通りで、ＳＷＴＣの取り出し位置が４通りの合計１６通りの特性を示している。
【０２８０】
なお、図１８および図１９の特性曲線とスイッチの選択の関係も、図１７と同様であり、図１８は、抵抗のシート抵抗が典型的な値の０．８倍（Ｒ＝０．８）のときを示し、また、図１９は抵抗のシート抵抗が典型的な値の１．２倍（Ｒ＝１．２）のときを示す。
【０２８１】
図１７〜図１９に示されるように、ＰＮＰトランジスタＱ２のエミッタ面積をＱ１の面積に対して、２９倍，３０倍，３１倍，３２倍と変化させると、少しずつバンドギャップ電圧が上昇していることが分かる。
【０２８２】
また、ＳＷＴＣＡからＳＷＴＣＢ，ＳＷＴＣＣ，ＳＷＴＣＤと選択するスイッチをかえることで、実効的なＲ２／Ｒ３の比が大きくなるので、バンドギャップ電圧が大きくなっていくことも分かる。
【０２８３】
ここで、図１７では、温度とＶＢＧＲの関係が平坦な特性に近いのは、例えば、ＳＷＴＣＢを選択してＱ２を３２倍とした場合か、或いは、ＳＷＴＣＣを選択してＱ２を２９倍とした場合となるのが分かる。
【０２８４】
また、図１８では、例えば、ＳＷＴＣＢを選択してＱ２を３０倍程度とした場合と、より低い電圧を選択した場合となるのが分かる。さらに、図１９では、例えば、ＳＷＴＣＣを選択してＱ２を３１倍程度とした場合と、より高い電圧を選択した場合となるのが分かる。
【０２８５】
すなわち、図１８に示されるように、抵抗のシート抵抗の値が小さい（Ｒ＝０．８）と、回路に流れる電流の値が大きくなるため、ＰＮＰトランジスタの特性が同じであっても、ＶＢＥの値が大きくなる。このため、最適なＶＢＧＲを発生するには、より低い電位を出力する設定となるからである。
【０２８６】
逆に、図１９に示されるように、抵抗のシート抵抗の値が大きい（Ｒ＝１．２）と、回路に流れる電流の値が小さくなるため、ＰＮＰトランジスタの特性が同じであっても、ＶＢＥの値が小さくなる。このため、最適なＶＢＧＲを発生するには、より高い電位を出力する設定となるからである。
【０２８７】
このように、図１２〜図１５で説明した第４〜第７実施例のように、Ｑ２の面積を可変とする手段とＲ２／Ｒ３の比を調整する手段を組み合わせることで、バンドギャップ電圧の絶対値と、温度依存性を微調整できることが、図１７〜図１９から分かる。
【０２８８】
さらに、図７および図１０〜図１５を参照して説明した各実施例によるオペアンプのオフセット電圧をゼロ調整する方法と組み合わせることにより、アンプのオフセット電圧を調整した後、ＶＢＧＲの電位を微調整することができる。
【０２８９】
図２０は、本実施例のバンドギャップ回路を搭載したマイクロコントローラの一例を示すブロック図であり、本実施例のバンドギャップ回路を利用した低電圧検出回路の例を示すものである。
【０２９０】
図２０において、参照符号ＢＧＲ１はバンドギャップ回路を、ＶＤＰ５は、例えば、５Ｖの＋の電源を、ＧＮＤは０Ｖの電位を、ＲＥＧ１はレギュレータ回路を、そして、ＬＶＤＨ１は５Ｖ電源の電圧を監視する低電圧検出回路を示す。ここで、図２０におけるレギュレータ回路は、図７および図１０〜図１４を参照して説明した第１〜第６実施例におけるレギュレータ回路ＲＥＧ１に対応する。
【０２９１】
また、参照符号ＶＤＤはレギュレータ回路で発生した、例えば、１．８Ｖの電源電圧を、ＬＶＤＬ１はＶＤＤの電位を監視する低電圧検出回路を、ＬＯＧＩＣ１はＶＤＤを電源として動作する論理回路を、そして、ＭＣＵ１はマイクロコントローラを示す。
【０２９２】
そして、参照符号ＣＯ１はＶＤＤの安定化容量を、ＲＬ１，ＲＬ２はＶＤＰ５の電圧を分圧する分圧回路を構成する抵抗を、ＶＤＩＶ２はＲＬ１とＲＬ２で分圧した分圧出力を、そして、ＲＬ３，ＲＬ４はＶＤＤの電圧を分圧する分圧回路を構成する抵抗を示す。
【０２９３】
さらに、ＶＤＩＶ３はＲＬ３とＲＬ４で分圧した分圧出力を、ＣＭＰ１とＣＭＰ２はコンパレータ回路を、ＬＶＤＨＯＸ１はＬＶＤＨ１の出力を、ＬＶＤＬＯＸ１はＬＶＤＬ１の出力を、そして、ＦＬＡＳＨ１はフラッシュメモリを示す。また、ＣＳＥＬはフラッシュメモリから読み出したオフセット調整のための設定データを示している。
【０２９４】
なお、特に断らない限り、Ｒで始まる素子名は抵抗を、ＰＭで始まる素子名はｐＭＯＳトランジスタを、そして、Ｃで始まる素子名は容量を表わすものとする。
【０２９５】
図２０は、例えば、前述した図７および図１２に示される１．２Ｖのバンドギャップ出力ＶＢＧＲを利用して、低電圧検出回路を構成する場合の回路例を示している。図２０のＢＧＲ１を、例えば、図７および図２０の回路とすることにより、精度の高いバンドギャップ電圧を使用できる。その結果、レギュレータ回路の出力電圧の精度が上がり、低電圧検出回路の検出電圧の精度を上げることができる。
【０２９６】
以下、各部の回路の動作を簡単に説明する。レギュレータ回路ＲＥＧ１は、マイクロコントローラＭＣＵ１の内部の論理回路ＬＯＧＩＣ１に対して、例えば、１．８Ｖの電源電圧を供給する。なお、ＣＯ１は、チップ外部に設けられたＶＤＤの電位の安定化のための容量として働く。ＶＢＧＲの電位の精度が改善されると、レギュレータ回路の出力電位ＶＤＤの精度も改善されることになる。
【０２９７】
図２０のＬＶＤＬ１は、ＶＤＤの電源電圧を監視するための低電圧検出回路として働く。ＲＬ３とＲＬ４でＶＤＤの電位を分圧し、その分圧された電圧と基準電圧ＶＢＧＲを比較して、ＶＤＤが所定の電圧よりも低いか、或いは、高いかを検出する。
【０２９８】
なんらかの事情で、ＶＤＤの電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生するために使用されることになる。
【０２９９】
具体的に、例えば、ＲＬ３とＲＬ４を１：３に設計しておくと、ＶＤＩＶ３の電位はＶＤＤの３／４になるので、ＶＢＧＲを基準電位として、ＶＤＩＶ３の電位の高・低を知ることで、ＶＤＤが１．６Ｖより高いか、或いは、低いかを知ることができる。
【０３００】
すなわち、例えば、ＶＤＩＶ３の電位がＶＢＧＲより低いと、ＬＶＤＬＯＸ１は低レベル『Ｌ』となり、これが、ＶＤＤが１．６Ｖより低いことを意味する信号として使用される。ＶＢＧＲの電位の精度が改善されると、ＬＶＤＬＯＸ１で判定する電位の精度も改善されることになる。
【０３０１】
図２０のＬＶＤＨ１は、５Ｖ電源ＶＤＰ５の電圧を監視するための低電圧検出回路として働く。例えば、３．６Ｖ以上の電源電圧で動作させることが望ましいＡＤ変換回路を搭載していて、その目的のために５Ｖ電源の電源電圧をＬＶＤＨ１で監視するような場合に、ＬＶＤＨ１のような回路を使用することがある。
【０３０２】
ＲＬ１とＲＬ２でＶＤＰ５の電位を分圧し、その分圧された電圧と基準電圧ＶＢＧＲを比較して、ＶＤＰ５が所定の電圧より低いか、或いは、高いかを検出する。なんらかの事情で、ＶＤＰ５の電位が規定の値より小さくなったときには、それを検出して、例えば、割り込みを発生し、或いは、リセットを発生することが可能となる。
【０３０３】
具体的に、例えば、ＲＬ１とＲＬ２を２：１に設計しておくと、ＶＤＩＶ２の電位はＶＤＰ５の電位の１／３になるので、ＶＢＧＲを基準電位として、ＶＤＩＶ２の電位の高・低を知ることで、ＶＤＰ５が３．６Ｖより高いか、或いは、低いかを知ることができる。
【０３０４】
すなわち、例えば、ＶＤＩＶ２の電位がＶＢＧＲより低いと、ＬＶＤＨＯＸ１は『Ｌ』となり、これが、ＶＤＰ５が３．６Ｖより低いことを意味する信号として使用できる。なお、ＶＤＰ５の電位が３．６Ｖより高いか、低いかを判定するような場合、３．６Ｖを判定するための基準電圧には、基準電圧の精度が高いことが望ましい場合が多い。
【０３０５】
ここで、例えば、３Ｖの５％は１５０ｍＶとなり、４Ｖの５％は２００ｍＶとなる。判定しようとしている電圧の絶対値が大きい場合、基準電圧の誤差が大きいと、その誤差の絶対値は許容できないほど大きな値となる可能性がある。
【０３０６】
分圧回路ＲＬ１とＲＬ２の分圧の精度は、十分よいと仮定する（実際そう仮定してよい場合が多い）。このとき、ＶＤＰ５の電圧判定の精度を決定するのは、主に、基準電圧の精度となる。
【０３０７】
ＶＤＰ５の電位を１／３に分圧して、ＶＢＧＲと比較してＶＤＰ５の電位を判定する場合、例えば、ＶＢＧＲの誤差が１．２Ｖ±５％、すなわち、１．２Ｖ±６０ｍＶであったとすると、３．６Ｖを判定する場合の精度は、３．６Ｖ±５％、すなわち、３．６Ｖ±１８０ｍＶとなる。
【０３０８】
このような理由から低電圧検出回路では、図２０のような構成とすることで、低電圧検出回路の精度を改善できる効果が得られる。
【０３０９】
図１のＢＧＲ回路（バンドギャップ回路）を使用して、例えば、３．６Ｖの電圧を判定するためには、３．６Ｖの検出の幅は、実際には、３．６Ｖ−１８０ｍＶから３．６Ｖ＋１８０ｍＶとなる。さらに、例えば、確実にＡＤ変換回路の動作を停止させることができるのは、３．４２Ｖとなり、また、ＡＤ回路が確実に使用できる電圧は、３．７８Ｖより高い電圧となる。
【０３１０】
前述した図１２の第４実施例のＢＧＲ回路の誤差が、１．２Ｖ±２％であるとする。図２０の回路の構成で、ＬＶＤＨ１でＡＤ変換回路の動作と停止を制御しようとすると、ＬＶＤＨ１の精度が改善されるので、例えば、３．６Ｖの電圧を判定するためには、３．６Ｖの検出の幅は、実際には、３．６Ｖ−７２ｍＶから３．６Ｖ＋７２ｍＶとなる。すなわち、例えば、確実にＡＤ変換回路の動作を停止させることができるのは、３．５２８Ｖとなり、ＡＤ回路が確実に使用できる電圧は、３．６７２Ｖより高い電圧となる。
【０３１１】
つまり、低電圧検出回路の精度が悪い、図１のＢＧＲ回路を使用して電圧を判定する場合には、３．６Ｖを判定しようとしても、判定の最低電圧は３．４２Ｖとなり、また、最高は３．７８Ｖとなる。そのため、ＡＤ変換回路を使用する制御に用いた場合、ＡＤ変換回路は、最低電圧３．４２Ｖで動作する必要があり、しかも、電源電圧が３．７８Ｖを超えないと使用できないことが起こり得る。
【０３１２】
図１２の第４実施例のＶＢＧＲを使用してＬＶＤＨ１の電圧検出精度を改善することにより、例えば、判定の最低電圧は３．５２８Ｖとなり、また、最高は３．６７２Ｖとなる。そのため、必要以上にＡＤ変換回路を低い電圧で動作するように設計する必要がなくなり、また、より最低動作可能電圧に近い電圧から使用することが可能となる。
【０３１３】
以上、説明したように、例えば、図７および図２０のＶＢＧＲを使用して、高い電位を検出する低電圧検出回路の電圧検出精度を改善することができる。これにより、制御しようとしている対象の回路への動作電圧要求を緩和することができるなどの効果も得られる。
【０３１４】
図２１は、本実施例のバンドギャップ回路の電源投入時の動作を説明するための図である。まず、図７を参照して説明したように、例えば、予めフラッシュメモリに主アンプのオフセット電圧を相殺するためのゲート電圧ＳＥＬＡＯ，ＳＥＬＢＯの設定を格納しておく。
【０３１５】
そして、図２１に示されるように、電源投入（図２１のＰＯＮ）直後は、ＳＥＬＡＯ，ＳＥＬＢＯの電位を、ある固定の値に設定し（図２１のＳＥＱ１）、ＶＢＧＲの電位を起動してレギュレータ回路を動作させることで、内部電圧ＶＤＤを起動することができる。
【０３１６】
その後、フラッシュメモリが読み出し可能となった時刻以降（図２１のＷＡＩＴ１）にフラッシュメモリから、予め格納（記憶）されたオフセット電圧を相殺するためのゲート電圧設定を読み出す。なお、フラッシュメモリが読み出し可能でない場合は、フラッシュメモリが読み出し可能となるまで待つことになる。
【０３１７】
そして、ＳＥＬＡＯ，ＳＥＬＢＯの設定で主アンプのオフセット電圧を相殺する（図２１のＳＥＱ２）ことで、ＶＢＧＲの精度を向上することができる（図２１のＥＮＤ１）。このＶＢＧＲを使用することにより、低電圧検出回路、並びに、レギュレータ回路の電圧精度を向上することができる。
【０３１８】
ここで、上述した図２０のマイクロコントローラにおいて、参照符号ＣＳＥＬがフラッシュメモリから読み出したオフセット調整のための設定データを示している。そして、図２０のようなマイクロコントローラ構成とすることにより、例えば、前述した図７および図１２を参照して説明した利点および精度の向上を生かしたレギュレータ，並びに，低電圧検出回路を実現することができ、さらに、電源投入時のバンドギャップ回路の制御を実現することができる。
【０３１９】
図２２は、本実施例のバンドギャップ回路を搭載したマイクロコントローラの他の例を示すブロック図である。
【０３２０】
図２２において、参照符号ＢＧＲ１はバンドギャップ回路を、ＶＤＰ５は、例えば、５Ｖの＋の電源を、ＧＮＤは０Ｖの電位を、そして、ＲＥＧ１はＶＤＤを発生するレギュレータ回路を示す。ここで、図２２におけるレギュレータ回路は、図７および図１０〜図１４を参照して説明した第１〜第６実施例におけるレギュレータ回路ＲＥＧ１に対応する。
【０３２１】
また、参照符号ＶＤＤはレギュレータ回路で発生した、例えば、１．８Ｖの電源電圧を、ＬＯＧＩＣ１はＶＤＤを電源として動作する論理回路を、ＭＣＵ２はマイクロコントローラを、そして、ＣＯ１はＶＤＤの安定化容量を示す。
【０３２２】
そして、参照符号ＶＲＥＦはＡＤ変換回路の基準電圧を、ＲＥＧ２はＶＲＥＦ電位を発生するレギュレータ回路を、ＣＯ２はＶＲＥＦの安定化容量を、そして、ＲＲ３，ＲＲ４はＶＲＥＦの電圧を分圧する分圧回路を構成する抵抗を示す。
【０３２３】
また、参照符号ＶＤＩＶ４はＲＲ３とＲＲ４で分圧した分圧出力を、ＰＭＯ２はＲＥＧ２のＰＭＯＳ出力トランジスタを、ＥＡＭＰ２は誤差アンプを、ＡＤＣ１はＡＤ変換回路を、そして、Ｖｉｎはアナログ入力信号を示す。
【０３２４】
さらに、参照符号ＡＤＣＯはＡＤ変換結果を、ＦＬＡＳＨ１はフラッシュメモリを、そして、ＣＳＥＬはフラッシュメモリから読み出したオフセット調整のための設定データを示している。
【０３２５】
なお、特に断らない限り、Ｒで始まる素子名は抵抗を、ＰＭで始まる素子名はｐＭＯＳトランジスタを、そして、Ｃで始まる素子名は容量を表わすものとする。
【０３２６】
図２２は、例えば、前述した図７および図１２に示される１．２Ｖのバンドギャップ出力ＶＢＧＲを利用して、レギュレータＲＥＧ２により、例えば、２．５Ｖの基準電圧ＶＲＥＦを発生する回路例を示している。
【０３２７】
図２２のＢＧＲ１を、例えば、図７および図２０の回路とすることにより、精度の高いバンドギャップ電圧を使用できる。その結果、レギュレータＲＥＧ２の出力電圧の精度が上がり、ＡＤ変換回路の基準電圧ＶＲＥＦの精度を上げることができる。
【０３２８】
なお、上述した図２０および図２２のマイクロコントローラは、本実施例のバンドギャップ回路を搭載したマイクロコントローラの単なる例であり、様々な構成とすることができる。さらに、本実施例のバンドギャップ回路の適用は、マイクロコントローラに限定されるものではなく、様々な回路に対して適用することができるのはいうまでもない。
【０３２９】
図２３は、本実施例のバンドギャップ回路に適用されるバイアス電圧発生回路の一例を示す回路図である。図２３において、参照符号ＰＭＢＧ１，ＰＭＢＧ２はｐＭＯＳトランジスタを、ＮＭＢＧ１，ＮＭＢＧ２はｎＭＯＳトランジスタを、そして、ＲＢＧ１は抵抗を示す。
図２３の回路は、バイアス電位ＮＢ，ＰＢを発生するバイアス電位発生回路として機能する。なお、図２３のバイアス電位発生回路は、単なる一例であり、他に様々な回路構成のバイアス電位発生回路を適用することができるのはもちろんである。
【０３３０】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１および第２入力端子を有し、第１電源線と第２電源線の間に設けられた、基準電圧を出力する第１増幅器と、
前記基準電圧が印加された基準電圧線と前記第２電源線の間に直列に接続された第１負荷素子および第１ｐｎ接合素子と、
前記基準電圧線と前記第２電源線の間に直列に接続された第２および第３負荷素子並びに第２ｐｎ接合素子と、を有し、
前記第１入力端子は、前記第１負荷素子と前記第１ｐｎ接合素子を接続する第１接続ノードに接続され、前記第２入力端子は、前記第２負荷素子と前記第３負荷素子を接続する第２接続ノード接続される基準電圧回路であって、さらに、
前記第１増幅器における前記第１および第２入力端子間のオフセット電圧を低減するオフセット電圧低減回路と、
前記第１および第２接続ノードの電位を取り出す接続ノード電位取り出し回路と、
前記接続ノード電位取り出し回路により取り出された前記第１および第２接続ノードの電位に従って、前記第２ｐｎ接合素子の面積を調整する面積調整回路と、を有することを特徴とする基準電圧回路。
【０３３１】
（付記２）
付記１に記載の基準電圧回路おいて、さらに、
前記第１接続ノードと前記接続ノード電位取り出し回路の間に設けられた第１スイッチと、
前記第２接続ノードと前記接続ノード電位取り出し回路の間に設けられた第２スイッチと、を有し、
前記第１および第２スイッチを制御して、前記第１および第２接続ノードの電位を、前記接続ノード電位取り出し回路の出力として取り出すことを特徴とする基準電圧回路。
【０３３２】
（付記３）
付記２に記載の基準電圧回路おいて、
前記接続ノード電位取り出し回路は、内部電圧を出力するレギュレータ回路を介して、前記第１および第２接続ノードの電位を取り出すことを特徴とする基準電圧回路。
【０３３３】
（付記４）
付記３に記載の基準電圧回路おいて、さらに、
前記第１増幅器の出力と前記レギュレータ回路の間に設けられた第３スイッチを有し、
前記レギュレータ回路は、前記所定の内部電圧を出力するための第１回路と、前記第１および第２接続ノードの電位を該レギュレータ回路の出力電圧として取り出すための第２回路と、該第１および第２回路の動作を切り替える第４スイッチと、を有し、
前記レギュレータ回路により前記所定の内部電圧を生成するときは、前記第１，第２および第４スイッチをオフして前記第３スイッチをオンし、
前記レギュレータ回路により前記第１接続ノードの電位を該レギュレータ回路の出力電圧として取り出すときは、前記第１および第４スイッチをオンして前記第２および第３スイッチをオフし、そして、
前記レギュレータ回路により前記第２接続ノードの電位を該レギュレータ回路の出力電圧として取り出すときは、前記第２および第４スイッチをオンして前記第１および第３スイッチをオフすることを特徴とする基準電圧回路。
【０３３４】
（付記５）
付記２に記載の基準電圧回路おいて、
前記接続ノード電位取り出し回路は、バッファアンプであり、該バッファアンプの出力電圧として前記第１および第２接続ノードの電位を取り出すようになっていることを特徴とする基準電圧回路。
【０３３５】
（付記６）
付記５に記載の基準電圧回路おいて、
前記バッファアンプにより前記第１接続ノードの電位を該バッファアンプの出力電圧として取り出すときは、前記第１スイッチをオンして前記第２スイッチをオフし、そして、
前記バッファアンプにより前記第２接続ノードの電位を該バッファアンプの出力電圧として取り出すときは、前記第１スイッチをオフして前記第２スイッチをオンすることを特徴とする基準電圧回路。
【０３３６】
（付記７）
付記１〜６のいずれか１項に記載の基準電圧回路おいて、さらに、
前記接続ノード電位取り出し回路により取り出された前記第１および第２接続ノードの電位に従って、前記第２負荷素子と前記第３負荷素子の抵抗値の比率を制御する抵抗値比率制御回路を有することを特徴とする基準電圧回路。
【０３３７】
（付記８）
付記７に記載の基準電圧回路おいて、
前記オフセット電圧低減回路は、前記第１増幅器に内蔵され、オフセット調整信号により、前記第１および第２入力端子間のオフセット電圧を低減することを特徴とする基準電圧回路。
【０３３８】
（付記９）
付記７に記載の基準電圧回路おいて、
前記オフセット電圧低減回路は、
前記第１増幅器に接続され、第３および第４入力端子を有する前記第１電源線と前記第２電源線の間に設けられた第２増幅器と、
前記第２増幅器の前記第３および第４入力端子に入力する電圧を発生し、前記第２増幅器を介して前記第１増幅器の前記第１および第２入力端子間のオフセット電圧を低減するオフセット調整電圧発生回路と、を有することを特徴とする基準電圧回路。
【０３３９】
（付記１０）
付記９に記載の基準電圧回路おいて、
前記第２増幅器は、１段構成の第３アンプ回路を有し、
前記第３アンプ回路の電流出力は、前記第１アンプ回路の前記入力差動回路の２つの電流出力に加算されることを特徴とする基準電圧回路。
【０３４０】
（付記１１）
付記９または１０に記載の基準電圧回路おいて、
前記オフセット調整電圧発生回路は、前記第１および第２入力端子間のオフセット電圧が相殺されるように、前記第３および第４入力端子に入力する電圧を発生することを特徴とする基準電圧回路。
【０３４１】
（付記１２）
付記１〜１１のいずれか１項に記載の基準電圧回路おいて、
前記第１増幅器は、２段構成の第１アンプ回路および第２アンプ回路を有し、
前記第１アンプ回路は、入力差動回路と、該入力差動回路の２つの電流出力を電圧に変換する第４負荷素子を有することを特徴とする基準電圧回路。
【０３４２】
（付記１３）
付記１２に記載の基準電圧回路おいて、
前記第１ｐｎ接合素子は第１ＰＮＰトランジスタであり、前記第２ｐｎ接合素子は第２ＰＮＰトランジスタであり、前記第１負荷素子は第１抵抗であり、前記第２負荷素子は第２抵抗であり、前記第３負荷素子は第３抵抗であり、前記第４負荷素子は負荷トランジスタであり、
前記第１ＰＮＰトランジスタおよび前記第２ＰＮＰトランジスタは、異なる電流密度にバイアスされることを特徴とする基準電圧回路。
【０３４３】
（付記１４）
付記１〜１３のいずれか１項に記載の基準電圧回路と、
前記第1電源線の電源電圧を監視する低電圧検出回路と、
内部回路と、
外部から供給される前記第１電源線の第１電源電圧から前記内部回路を動作させる内部電圧を発生するレギュレータ回路と、を有する半導体集積回路。
【０３４４】
（付記１５）
付記１４に記載の半導体集積回路おいて、
前記レギュレータ回路は、付記３または４に記載のレギュレータ回路であることを特徴とする半導体集積回路。
【符号の説明】
【０３４５】
ＡＭＰＢＭ１    メインアンプ（主アンプ：第１増幅器）
ＡＭＰＢＳ１    オフセット調整用補助アンプ（補助アンプ：第２増幅器）
ＢＧＲ，ＢＧＲ１    バンドギャップ回路
ＢＵＦＡＭＰ１    バッファアンプ（接続ノード電位取り出し回路）
ＣＭＰ１，ＣＭＰ２    コンパレータ回路
ＣＯ１    安定化容量
Ｃ＊（Ｃで始まる素子名）    容量
ＥＡＭＰ１    誤差アンプ
ＦＬＡＳＨ１    フラッシュメモリ
ＩＭ    ノード（第２接続ノード）
ＩＰ    ノード（第１接続ノード）
ＬＯＧＩＣ１    論理回路
ＬＶＤＨ１，ＬＶＤＬ１    低電圧検出回路
ＭＣＵ，ＭＣＵ１    マイクロコントローラ
ＮＭ＊（ＮＭで始まる素子名）    ｎＭＯＳトランジスタ
ＰＭＯ１    ｐＭＯＳ出力トランジスタ
ＰＭ＊（ＰＭで始まる素子名）    ｐＭＯＳトランジスタ
Ｑ１    ＰＮＰトランジスタ（第１トランジスタ：第１ｐｎ接合素子）
Ｑ２    ＰＮＰトランジスタ（第２トランジスタ：第２ｐｎ接合素子）
Ｒ１    抵抗（第１抵抗：第１負荷素子）
Ｒ２，Ｒ２’    抵抗（第２抵抗：第２負荷素子）
Ｒ３，Ｒ３’    抵抗（第３抵抗：第３負荷素子）
ＲＥＧ１    レギュレータ回路（接続ノード電位取り出し回路）
ＲＥＧ２    レギュレータ回路
ＲＲ１，ＲＲ２，ＲＬ１〜ＲＬ４    抵抗
ＲＴＲＩＭ１，ＲＴＲＩＭ２    トリミングのための抵抗
Ｒ＊（Ｒで始まる素子名）    抵抗
ＳＷ１    スイッチ（第３スイッチ）
ＳＷ２    スイッチ（第１スイッチ）
ＳＷ３    スイッチ（第２スイッチ）
ＳＷ４    スイッチ（第４スイッチ）
ＶＢＧＲ    基準電圧回路（基準電圧）
ＶＴＲＩＭＧ１    オフセット調整電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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