(57)【特許請求の範囲】
【請求項１】
DC電圧の基準電圧源を提供する段階と、
加算増幅器を提供する段階と、
前記DC電圧の基準電圧源と加算増幅器との間に並列に接続されたn個のスイッチトキャパシタ素子を提供する段階と、
まず動作状態となった各スイッチトキャパシタ素子に電荷を充電し、次にランプ波を発生するための繰り返し処理における非オーバーラップのタイムスロットの固定整数回の各回ごとに前記動作状態となったスイッチトキャパシタ素子の電荷総量を測定するため、前記スイッチトキャパシタ素子を選択的に動作させる段階とを具備し、
ｎは１より大きい整数であり、
前記ランプ波の傾きは、前記非オーバーラップのタイムスロット中に前記スイッチトキャパシタ素子の１からｎ個を動作状態にすることによって選択可能であり、前記スイッチトキャパシタ素子の動作状態にすることは、前記非オーバーラップのタイムスロット中にｎ個の前記スイッチトキャパシタ素子の間でローテーションされることを特徴とするランプ波発生方法。
【請求項２】
前記スイッチトキャパシタ素子は、均等に重み付けされることを特徴とする請求項1に記載の方法。
【請求項３】
前記タイムスロットの数は2nであることを特徴とする請求項1に記載の方法。
【請求項４】
各スイッチトキャパシタ素子によって注入された電荷の誤差は調和がとれていることを特徴とする請求項1に記載の方法。
【請求項５】
DC電圧の基準電圧源と、
加算増幅器と、
前記DC電圧の基準電圧源と加算増幅器との間に並列に接続されたn個のスイッチトキャパシタ素子と、
まず動作状態となった各スイッチトキャパシタ素子に電荷を充電し、次にランプ波を発生するための繰り返し処理における非オーバーラップのタイムスロットの固定整数回の各回ごとに前記動作状態となったスイッチトキャパシタ素子の電荷総量を測定するため、前記スイッチトキャパシタ素子を選択的に動作させるように構成された制御回路とを具備し、
ｎは１より大きい整数であり、
前記ランプ波の傾きは、前記非オーバーラップのタイムスロット中に前記スイッチトキャパシタ素子の１からｎ個を動作状態にすることによって選択可能であり、前記制御回路は、前記スイッチトキャパシタ素子を動作状態にすることを、前記非オーバーラップのタイムスロット中にｎ個の前記スイッチトキャパシタ素子の間でローテーションさせることを特徴とするランプ波発生器回路。
【請求項６】
前記スイッチトキャパシタ素子は、均等に重み付けされることを特徴とする請求項5に記載のランプ波発生器回路。
【請求項７】
前記タイムスロットの数は2nであることを特徴とする請求項5に記載のランプ波発生器回路。
【請求項８】
各スイッチトキャパシタ素子によって注入された電荷の誤差は調和がとれていることを特徴とする請求項5に記載のランプ波発生器回路。
【請求項９】
DC電圧の基準電圧源と、
入力端子と出力端子を有する加算演算器と、
前記DC電圧の基準電圧源と前記加算演算器の前記入力端子との間に並列に接続されたn個のスイッチトキャパシタ素子と、
まず動作状態となった各スイッチトキャパシタ素子に電荷を充電し、次にランプ波を発生するための繰り返し処理における非オーバーラップのタイムスロットの固定整数回の各回ごとに前記動作状態となったスイッチトキャパシタ素子の電荷総量を測定するため、所定の個数のスイッチトキャパシタ素子を選択的に動作させるように構成された制御回路と、
前記加算演算器の前記出力端子に接続されたシングルスロープ型アナログデジタル変換器とを具備し、
ｎは１より大きい整数であり、
前記ランプ波の傾きは、前記非オーバーラップのタイムスロット中に前記スイッチトキャパシタ素子の１からｎ個を動作状態にすることによって選択可能であり、前記制御回路は、前記スイッチトキャパシタ素子を動作状態にすることを、前記非オーバーラップのタイムスロット中にｎ個の前記スイッチトキャパシタ素子の間でローテーションさせ、
前記シングルスロープ型アナログデジタル変換器は、アナログ入力端子とデジタル出力端子とを有することを特徴とするランプ波発生器回路。
【請求項１０】
DC電圧の基準電圧源と、
入力端子と出力端子を有する加算演算器と、
前記DC電圧の基準電圧源と前記加算演算器の前記入力端子との間に並列に接続されたn個のスイッチトキャパシタ素子と、
まず動作状態となった各スイッチトキャパシタ素子に電荷を充電し、次にランプ波を発生するための繰り返し処理における非オーバーラップのタイムスロットの固定整数回の各回ごとに前記動作状態となったスイッチトキャパシタ素子の電荷総量を測定するため、所定の個数のスイッチトキャパシタ素子を選択的に動作させるように構成された制御回路と、
前記加算演算器の前記出力端子に接続された複数のシングルスロープ型アナログデジタル変換器とを具備し、
ｎは１より大きい整数であり、
前記ランプ波の傾きは、前記非オーバーラップのタイムスロット中にスイッチトキャパシタ素子の１からｎ個を動作状態にすることによって選択可能であり、前記制御回路は、前記スイッチトキャパシタ素子を動作状態にすることを、前記非オーバーラップのタイムスロット中にｎ個の前記スイッチトキャパシタ素子の間でローテーションさせ、
前記シングルスロープ型アナログデジタル変換器の各々は、アナログ入力端子とデジタル出力端子とを有し、
前記シングルスロープ型アナログデジタル変換器の各々の前記アナログ入力端子は、イメージングアレイの唯一の共通出力端子に接続されていることを特徴とするランプ波発生器回路。
【請求項１１】
前記スイッチトキャパシタ素子を選択的に動作させる段階は、各タイムスロット中に同数のスイッチトキャパシタ素子を選択的に動作させる段階を具備する、請求項１に記載の方法。
【請求項１２】
前記スイッチトキャパシタ素子を選択的に動作させる段階は、前記タイムスロットのいくつかの中に異なる数のスイッチトキャパシタ素子を選択的に動作状態にする段階を具備する、請求項１に記載の方法。
【請求項１３】
DC電圧の基準電圧源を提供する段階と、
加算増幅器を提供する段階と、
前記DC電圧の基準電圧源と加算増幅器との間に並列に接続されたn個のスイッチトキャパシタ素子を提供する段階と、
まず動作状態となった各スイッチトキャパシタ素子に電荷を充電し、次にランプ波を発生するための非オーバーラップのタイムスロットの固定整数回の各回ごとに前記動作状態となったスイッチトキャパシタ素子の電荷総量を測定するため、前記スイッチトキャパシタ素子のグループを選択的に動作させる段階とを具備し、
ｎは１より大きい整数であり、
前記ランプ波の傾きは、前記非オーバーラップのタイムスロット中に前記スイッチトキャパシタ素子の１からｎ個を前記グループに含むことによって選択可能であり、
前記スイッチトキャパシタ素子のうちの異なる素子は、前記非オーバーラップのタイムスロットの隣接したスロット中のグループに含まれることを特徴とするランプ波発生方法。
【請求項１４】
スイッチトキャパシタ素子の前記グループは、各タイムスロット中に同数のスイッチトキャパシタ素子を有することを特徴とする請求項１３に記載の方法。
【請求項１５】
前記各スイッチトキャパシタ素子は、非オーバーラップのタイムスロットの固定整数回にわたって少なくとも一度前記クループに含まれることを特徴とする請求項１３に記載の方法。
【請求項１６】
スイッチトキャパシタ素子の前記グループは、前記タイムスロットの第一スロット中に第一の個数のスイッチトキャパシタ素子を有するとともに、前記タイムスロットの第二スロット中に第一の個数と異なる第二の個数のスイッチトキャパシタ素子を有することを特徴とする請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器(ADC)、及び一般的に「シングルスロープ(single slope)型ADC」として知られているアナログデジタル変換器の圧伸に関する。さらに具体的には、本発明はアナログデジタル変換器における非直線性を最小化する装置と方法に関する。
【背景技術】
【０００２】
「シングルスロープ型ADC」は、ランプ波電圧発生器、デジタルカウンタ、アナログフロントエンドサンプリング部、アナログ入力電圧と発生ランプ波電圧とを比較するコンパレータ、及びデジタルラッチに用いる一群のアナログデジタル変換器に与えられた一般名称である。
【０００３】
簡潔でよく知られた事例として、ランプ波電圧は線形関数に従う。変換時間を削減するため、ランプ波電圧は、図１Ａに示すようなセグメント化されたランプ関数を用いることによって「傾きを段階的に増加(accelerated)」してもよい。始めに、図１Ａ中のSEGMENT(1)の傾きは、単位ステップサイズ(STEP(1)=1*LSB、すなわち傾斜度(ramp rate)1X)となっている。規定のいくつかのクロックパルス発生後、SEGMENT(2)の傾斜度は、単位ステップサイズの二倍(STEP(2)、すなわち傾斜度2X)に増加する。STEP(1)からSTEP(2)への変化で発生するクロックパルス数を、Knee(1)と称してもよい。傾斜度2Xにて一定のステップのためのクロックパルス数発生の後、傾きは、SEGMENT(3)においてSTEP(4)すなわち傾斜度4Xに達し再び二倍となる。上記で発生するクロックパルス数を、Knee(2)と称してもよい。さらに、SEGMENT(4)において倍化することにより、Knee(3)クロックパルス数発生の時点において、STEP(8)となる。同一の変化点(knee point)において、ランプ波カウンタは、全体的なADC伝達関数(transfer function)が線形となるように、2Xずつステップサイズの数値を増加する。入力信号値が大きくなればなるほど増大したADC量子化ノイズは、入力ノイズの陰に隠れてしまう。つまり、ADC変換のSNR品質はより高レベルになっても低下しないように、大抵の自然源信号におけるノイズの絶対レベルは信号値とともに増大する、という事実を活用するため従来技術においても、圧伸は実施されている。イメージセンサは、上記の応用例である。
【０００４】
ランプ波電圧の傾きの増加の仕方(acceleration)は、整数の倍数(例えば、2X)に限定される必要は無いが、特定の用途によりその当然の結果として事実上どんな方法でも設定してもよいことを、当業者は、容易に理解できる。上記の変形例を図１Ｂに示す。図１Ｂでは、SEGMENT(1)乃至SEGMENT(4)の個々のランプ波セグメントが、互いの整数倍となっていない傾きを有している。
【０００５】
現実における実施において、電荷注入、増幅器オフセット、有限の増幅器利得、及び構成部の不整合などの非理想性が、各SEGMENT(N)区間で予測不可能な傾斜度となることを引き起こす。一般的な事例において、合成伝達関数(Vinに対するデジタル値)が非線形となってもよいように、意図したステップサイズとの差異は、各SEGMENTが独立であるとしてもよい。さらに、上記回路の非理想性(増幅器オフセットなど)は、回路が壊れるまでの特性としてもよい。STEP(1)乃至STEP(4)、及びKnee(1)乃至Knee(3)を、図１Ａ中のSEGMENT(1)乃至SEGMENT(4)に示している。SEGMENT(3)の非理想的な利得を、理想的なSEGMENT(3)とともに図１Ａに示している。一セクションにおける非理想的な利得が積分非直線性(INL: integral non-linearity)を生じさせていることを、図１Ａより見てとれる。ADCにおける正確な直線性は、STEP(4)の利得がSTEP(8)の半分、且つSTEP(2)の二倍であることとみなしている。しかしながら、SEGMENT(4)中にサンプリングされた電圧は、STEP(2)中すなわちSTEP(8)中にサンプリングされた電圧に対して線形的に対応するクロックパルス数となっていない。クロックパルス数に対する電圧曲線の一部だけでも非理想的な利得を有しているので、積分非直線性が生じている。全セクションが同様に影響を受けていたならば、全体的な利得誤差は生じるが、伝達関数は線形となる。
【０００６】
全ランプ波形において積分非直線性が小さくなるようにするため、各セクションのランプ波利得(ボルト/デジタル値、アンペア/デジタル値、又は別の測定値で表された)は、正確でなければならない。実際は、イメージングなどの用途、すなわち一般的事例などの用途、システム中のある種のAGC機能を有する用途にとって、利得の割合のみが積分非直線性を小さくするために正確である必要がある。全体的な利得にも興味があるならば、各セクションの正確な利得が望まれる。
【０００７】
図２に示したように、一般的なランプ波発生器回路10を、スイッチトキャパシタ積分器として実装してもよい。ランプ波発生器回路10は、コンデンサ14を含む点線で囲ったスイッチトキャパシタ回路12を含んでいる。スイッチ16は、Vref電圧源18にコンデンサ14を接続する。スイッチ20は、接地にコンデンサ14の第一電極板とを接続し、且つスイッチ22は、接地にコンデンサ14の第二電極板とを接続する。スイッチ24は、演算増幅器26の反転入力端子にコンデンサ14の第二電極版を接続する。帰還コンデンサ(Cfb)28は、出力端子30と演算増幅器26の反転入力端子との間に接続されている。スイッチ16・24は、ユニット素子12がランプ波発生器回路10に含まれるか含まれないかを選択的に切り替えられるようにしている。さらに、他の方法では、コンデンサの帰還を有する増幅器の入力端子へ電荷量を供給するために使用してもよい。
【０００８】
上記増幅器26の入力端子にあるスイッチトキャパシタ回路12は、増幅器26へ個々の電荷パケットを供給する。上記増幅器26は、負帰還を備えるように構成された容量帰還回路28を有する。上記帰還は、各電荷パケットが供給された後に入力端子を再び平衡状態とするため、増幅器26にランプ波出力電圧を変化させることを余儀なくさせる。ランプ波のステップサイズは、ラダー抵抗のような電圧源、及び出力キャパシタンスに対する入力キャパシタンスの比の電圧源からの入力電圧に比例している。入力電圧と入力キャパシタンスの大きさのうち一つ又は双方は、プログラムで制御可能であってもよい。当業者は、DAC又は定電流源によって駆動する連続的な積分器などのランプ波発生器を実装するために他の方法を使用してもよいことを理解する。さらに、他の方法では、容量帰還を有する増幅器の入力端子への電荷量を決めるために使用してもよい。
【０００９】
ここで図３を参照すれば、タイミング図は、図２のランプ波発生器回路におけるスイッチの動作を図示している。互いに反転した位相関係を有する二つのクロック信号φ1・φ2は、スイッチトキャパシタ回路12におけるスイッチを駆動するために使用される。φ1信号はスイッチ16・22を駆動し、且つφ2信号はスイッチ20・24を駆動することは、従来技術においても知られている。φ1の間、Vrefまでコンデンサ14を充電するため、スイッチ16・22は閉じられている。φ2の間、コンデンサ14から増幅器26の反転入力端子に電荷を受け渡すため、スイッチ20・24は閉じられている。
【００１０】
ここで図４を参照すれば、回路図は、どのように図２のランプ波形発生器10をアナログデジタル変換器40で使用しているかについて図示している。アナログデジタル変換器40では、ランプ波発生器10は、ランプ波発生器10と同じように同一のクロック源44で駆動するカウンタ42と関係がある。カウンタ42の出力クロックパルス数は、ランプ波電圧と既知の関係を有している。アナログ入力電圧とランプ波電圧とは、コンパレータ46にて比較され、且つコンパレータ46の出力は、ランプ波電圧がアナログ入力電圧に等しくなったときに、カウンタ42の出力をラッチするラッチ48を動作させるために使用される。ランプ波電圧との既知の関係を有しているラッチされたクロックパルス数は、したがって測定されたアナログ入力量のデジタル表現となっている。
【００１１】
図４に記載の回路などの回路におけるランプ波利得の誤差の主な原因は、ランプ波増幅器26の入力オフセット、及び微分電荷注入誤差から生じる。ランプ波発生器のスッテップサイズ(ひいては、V/デジタル値における利得)は、各ステップにおいて注入された電荷総量に比例する。各々が為し得る設定に対して、上記ステップサイズには、電荷注入による定誤差が生じる。増幅器のオフセットは、特定の設定のために使用されたキャパシタンスの総量に比例する誤差を生じさせる。キャパシタンスの不整合が要因の上記誤差は、入力電圧に比例する誤差をもたらす。上記は、熟慮されたに違いないランプ波発生器によって使用される基準電圧Vin及びVrefの誤差でもある。最後に、上記有限の増幅器利得は、出力電圧に比例する誤差を生じる。それは、ランプ波電圧における非直線性を引き起こす。図２に記載の回路などの回路におけるランプ波利得の全誤差は、Qerr = Qinj + Qoffset + Qgainとなる。
【００１２】
このことは、帰還キャパシタンスの相対的な大きさなどの利得誤差における他の原因となる。上記誤差は、全設定で同一となる。全設定に共通した利得誤差は、全体的な利得誤差をもたらすが、傾きを段階的に増加したランプ波が要因の積分非直線性はもたらされない。上記の不確実性及び非理想性は、回路面積及び/又は出力及び/又はコストの制約条件をもたらす。そのことは、アナログデジタル変換に対する従来のアプローチが、現在の集積回路実装にとって魅力の無いものとなっていることを意味している。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
そこで、傾きを段階的に増加したランプ波を発生する新しいユニット素子のアプローチを提案する。上記アプローチは、傾きを段階的に増加したランプ波の間に生じる非直線性から上記の電荷注入誤差を排除するためにユニット素子をローテンションして用いる。上記アプローチも、非直線性の原因として入力電圧源を排除している。
【課題を解決するための手段】
【００１４】
本発明の一態様によれば、ステップサイズは、ユニットセル及び単一の基準電圧を用いることによって線形的な相関を有するようにしている。異なるステップサイズを得るため、異なるユニットセル値が各ステップサイズに使用される。上記ステップサイズが各ステップにおける電荷注入総量に相当するので、キャパシタンスか電圧のいずれかを変化させてもよい。電荷注入誤差が電圧を段階的に変化する従来のアプローチを非実用的なものとしてしまうことが見てとれる。
【００１５】
ユニット素子は、ユニットコンデンサを含むだけでなく、それ固有のユニットスイッチも含むべきである。スイッチを、異なるユニットセル間で共有してはならない。なぜならばスイッチ素子からの電荷注入はユニットサイズを有していなければならないからである。
【図面の簡単な説明】
【００１６】
【図１Ａ】次に続くランプ波セグメントの傾きが倍加しているランプ波発生器のマルチスロープ(multi-slope)型出力を示した図である。
【図１Ｂ】次に続くランプ波セグメントの傾きが互いに異なるランプ波発生器のさらに一般化したマルチスロープ型出力を示した図である。
【図２】一般的な従来技術によるランプ波発生器回路の簡略化した回路図である。
【図３】図２のランプ波発生器のスイッチの動作を示すタイミング図である。
【図４】従来技術のアナログデジタル変換器のブロック図である。
【図５】本発明の一態様によるランプ波発生器回路を示した図である。
【図６】1x、2x、4x、8x、及び16xのステップサイズを用いることによって得られるランプ波の傾きを図示した図である。
【図７】分数ステップサイズを生成するためのランプ波発生器システムを示すブロック図である。
【図８】ランプ波形上のローパスフィルタの効果を示すグラフ図である。
【発明を実施するための形態】
【００１７】
当業者は、本発明の以下の記載は一例に過ぎず、なんらかの限定をするものではないことを理解する。本発明の他の実施形態は、上記の当業者に対してその実施形態を容易に示唆している。
【００１８】
ここで図５を参照すれば、ブロック図は、本発明の別の実施形態によると、複数のユニット素子62・64・66・68・70・72を含むランプ波発生回路60を例として図示している。図５が当業者への説明のみを目的として6つのユニット素子を図示する一方、本発明の実際の実施形態は、特定の用途の必要性に応じて多数の異なるユニット素子を具備してもよい。各ユニット素子62・64・66・68・70・72は、図２のユニット素子12の例として図示するように構成されている。
【００１９】
上記ユニット素子62・64・66・68・70・72は、Vref電圧源74及び、演算増幅器76の反転入力端子に全て接続されている。帰還コンデンサ(Cfb)78は、出力端子80と演算増幅器76の反転入力端子との間に接続されている。
【００２０】
本発明の動作を示すために用いられている本発明の実施形態において、16個のユニット素子を使用している。50fFのコンデンサ、及び24mVの入力電圧を、1.2fCのステップサイズを得るために使用している。16個のユニットエレメントを上記の例として使用しているので、所与の傾きのためのステップサイズは16:1の比に変更してもよい。
【００２１】
単位ステップサイズを有するランプ波を生成するため、回路は、1回につき1ユニット素子ずつ使用するが、全16個のユニット素子内でローテーションすることによって動作してもよい。例えば、第1ステップで、第一ユニット素子62のコンデンサを充電し、その後その電荷を増幅器の入力端子に移動させる。次に、第二ユニット素子64のみを使用する。その後、ユニット素子66・68・70・最終(16番目の)ユニット素子72まで一つずつを続けて使用していく。上記により一回の充電サイクルが完了する。最終ユニット素子72が使用された後、第一ユニット素子62に戻って次のステップが開始する。上記におけるユニット素子62乃至ユニット素子72の使用順番は、一例に過ぎないし、且つ当業者は、各充電サイクルにおいて一様に全ユニット素子を使用するあらゆるアルゴリズムが用いられることが理解される。デコード処理、及び上記回路内外のユニット素子に設置されているスイッチの制御は、従来技術においてよく知られている。
【００２２】
上記の実施形態において、第1ステップの電荷は、Qstep = Vin * C1 + Qerr1となる。第16ステップ後、全電荷は、Qtotal = Vin * (C1 + C2 + ... + C16) +Qerr1 + Qerr2 + ... + Qerr16となる。ここで、Qerr1乃至Qerr16は、第1ステップ乃至第16ステップそれぞれにおける全誤差を表している。
【００２３】
図５の回路は、異なるステップサイズを実現するように動作してもよい。例えば、2つのユニットからなるステップサイズを、2つからなる同一グループにおける単一素子として動作していることに基づいて実現してもよい。上記のステップサイズは、上述した単位ステップサイズの二倍のサイズとなり、且つ同一の入力電圧Vrefを用いて1回につき2ユニット素子ずつ使用する。これは、基準電圧スケーリングが不明確であることにより生じた電圧の不整合に起因する誤差を排除している。
【００２４】
単位ステップサイズを生成する場合、ユニット素子62乃至ユニット素子72の各々をローテーション形式で使用する。一実施形態において、第1ステップを始めの2ユニット素子を一緒に使用して生成してもよい。次のステップでは、第3番目及び第4番目を使用してもよいし、以降も同様である。上記単位ステップサイズの生成は16個のステップの後に全ユニット素子が使用されるのに対し、8つのステップの後に全素子が使用されることに注目すべきである。
【００２５】
上記の実施形態において、第1ステップの電荷は、Qstep = Vin * (C1 + C2) + Qerr1 + Qerr2となる。8つのステップの後に、全電荷は、Qtotal = Vin * (C1 + C2 + ... + C16) + Qerr1 + Qerr2 + ... + Qerr16となる。
【００２６】
上記ステップサイズは、1回につき4ユニット素子ずつ用いることによって更に倍化し、8ユニット素子ずつ用いることによってその更に倍化し、そして16個のユニット素子全てを同時に用いることによってその更に倍化してもよい。毎回、同一の入力電圧Vrefを使用する。上記の実施形態において、第1ステップの電荷(理想的な増幅器を想定)は、Qstep =Vin * (C1 + C2 + ... + C16) + Qerr1 + Qerr2+ ... + Qerr16となる。電荷の合計は、16個のステップの後の単位ステップサイズ、8つのステップの後の2xステップサイズ、及び4つのステップの後の4xステップサイズにおけるQtotalが全く同一となる。
【００２７】
ここで図６を参照すれば、グラフは、本発明によりランプ波発生器60を動作させた場合における、1x、2x、4x、8x、及び16xステップサイズを用いることによって得られるランプ波の傾きを図示している。
【００２８】
ランプ波の全体的な傾きを、入力電圧Vrefを変化させることによって変化させてもよい。これは、可変電圧源としてVref電圧源を構成することによって実現してもよい。入力電圧をスケーリングする正確な方法は、本願明細書では提案しない。しかしながら、当業者であれば、正確にスケーリングされた電圧を使用したとしても、電圧ベースのスケーリングを用いてステップサイズの線形的なスケーリングを行うことを上記電荷誤差が妨げることを理解する。幸いにも、本発明のシステムは、スケーリングされたランプ波におけるそのような誤差に対して耐性があるが、傾きを段階的に増加したランプ波におけるスケールの不正確さへの耐性はない。それ故、システムが誤差に耐性を持つようにランプ波形を変化させるために電圧スケーリングを使用するとともに、極度のスケール精度を必要とするステップサイズをスケーリングするためにユニット素子スケーリングを使用することを、本発明のシステムは有利に用いることができる。
【００２９】
電荷注入の主な悪影響は、本発明の電荷注入方法を用いることによって回避する。16個のユニットステップの後、全電荷注入は、Qinj1 + Qinj2+... + Qinj16となる。これは、シングルスロープを生成するため全ユニットエレメント同時に切り替えた場合に想定される電荷注入と一致する。双方のケースにとって同一の電圧を用いることによって、基準電圧スケーリング誤差の影響も排除される。
【００３０】
本発明の別の実施形態によれば、分数利得(fractional gain)を実現してもよい。分数利得は、ステップサイズをディザリングすることによって実現される。上記提案された実施形態において、ΔΣ変調器は、分数利得を手助けするためユニット素子ランプ波発生器より前に設置する。ローパスフィルタが、分数ステップを平滑化するために上記変調器の後に設定する。分数利得を生成するランプ波発生器システム90のブロック図を、図７に示す。N個の整数ビット及びM個の小数ビットは、ΔΣ変調器92に入力される。ΔΣ変調器92の出力は、生のアナログランプ信号を出力するランプ波発生器94におけるユニット素子を選択/有効化する。ローパスフィルタ96は、変調されたランプ信号を平滑化する。
【００３１】
表１は、本発明の上記の実施形態を示している。表中の各セルは、1つのタイムスロットを表している。簡単にするため、16個のタイムスロットで示すが、当業者は、本発明の本実施形態によって限定されないことを理解する。ユニット素子A・B・C・Dのいくつかを、各タイムスロットの間中、ON状態にしてもよい。表1に示した実施形態において、0，1，2個の素子が、各タイムスロットの間中、ON状態となる。全ユニット素子は、正確な利得比を保つため充電サイクルごとに正確に使用されるべきである。
【００３２】
【表１】
0005657478.tif 000002
【００３３】
上記ローパスフィルタ96は、変調されたランプ信号を平滑化する。図８は、ランプ波形上のローパスフィルタの効果を示すグラフ図である。図８は、0+1/4の分数ステップサイズを示している。上記ランプ波発生器94は、階段状の波形を出力する。ローパスフィルタ96の後、上記波形は平滑化される。
【００３４】
上記ローパスフィルタのバンド幅に対するランプ波用クロック周波数の比が分数のパターン長より高いのであれば、そのとき変調器における切捨て及び有限個のユニット素子により生じる誤差は、所望の分数ステップサイズより小さくなる。上記様式において、上記システムの分解能を、生のランプ波発生器の公称ステップサイズから分数型分解能(fractional resolution)へ(NビットからN+Mビットへ)と増大させる。
【００３５】
上記ローパスフィルタのバンド幅が約3MHzであり、且つランプ波用クロック周波数が100MHz以上であるならば、標本クロック周波数に対するバンド幅の比は3/100となる。4bitワードにおける最大パターン長は16である。それ故、ローパスフィルタに対する標本クロック周波数の比は33:1である。この値は、標本数が16個である最大パターン長より大きくなっている。それ故、ランプ波システムは、公称ステップサイズより大きい16倍の分数型分解能とほぼ等しい分解能で動作するはずである。
【００３６】
上記ローパスフィルタを、図４の生のランプ波発生器出力とコンパレータ46の間の帯域幅制限電圧バッファによって実装してもよい。ランプ波用クロック周波数と等しいバンド幅を有する増幅器の装置は、所要の電力が原因で実際は実現できない。つまり、ローパスフィルタと同様に上記増幅器は、低電力ランプ波設計において有利となる。
【００３７】
本発明の実施形態及び活用を図示するとともに記載してきた一方で、これまでに述べてきた以上に更に多くの変形が本発明の概念を逸脱しない限り可能であることは技術分野における当業者には明らかである。それ故、本発明は、添付の特許請求の範囲の精神を除いて限定されない。
【符号の説明】
【００３８】
６０  ランプ波発生回路
６２  ユニット素子(C1, Qinj1)
６４  ユニット素子(C2, Qinj2)
６６  ユニット素子(C3, Qinj3)
６８  ユニット素子(C4, Qinj4)
７０  ユニット素子(C5, Qinj5)
７２  ユニット素子(CN, QinjN)
７４  Vref電圧源
７６  演算増幅器
７８  帰還コンデンサ(Cfb)
８０  出力端子
【図１Ａ】
0005657478.tif 000003
【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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