(57)【特許請求の範囲】
【請求項１】
メモリデバイスのメモリキャッシュの量を動的に調節するための方法であって、
ファイルシステムが前記メモリキャッシュの量を動的に調節することをサポートするものであるかどうかを決定し、
前記ファイルシステムが前記メモリキャッシュの量を動的に調節することをサポートしない場合には、前記メモリキャッシュの量を動的に調節する機能を無効化し、
前記メモリキャッシュの量を動的に調整する機能を無効化した後に論理的ブロックアドレス範囲の削除を可能にするコマンドを受信したとき、前記メモリキャッシュの量を動的に調節する機能を有効化する方法。
【請求項２】
前記論理的ブロックアドレス範囲の削除を可能にするコマンドは、ＴＲＩＭコマンドを含む、請求項１記載の方法。
【請求項３】
前記メモリデバイスは前記メモリキャッシュと共に主要メモリを含み、
前記メモリキャッシュの量を動的に調節する機能が有効化された後、前記主要メモリにおける利用可能なメモリ空間の量を決定し、
前記決定された利用可能なメモリ空間の量に応答して前記メモリキャッシュのサイズを調整し、
前記主要メモリにおける利用可能なメモリ空間を決定する度に、前記メモリキャッシュのサイズを調整する、請求項１または２記載の方法。
【請求項４】
前記決定された利用可能なメモリ空間の量に応答して調整されるメモリキャッシュのサイズを、前記利用可能なメモリ空間の固定パーセンテージの量とする線形ランプ関数により決定する、請求項３に記載の方法。
【請求項５】
前記決定された利用可能なメモリ空間の量に応答して調整されるメモリキャッシュのサイズを、前記利用可能なメモリ空間の所定範囲毎に定められた量とする階段関数により決定する、請求項３に記載の方法。
【請求項６】
前記メモリキャッシュの一部として使用されるメモリセルはＳＬＣとしてプログラムされ、前記主要メモリの一部として使用されるメモリセルはＭＬＣとしてプログラムされることを含む、請求項３乃至５のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施形態は、概して、メモリに関し、特定の実施形態は、ＭＬＣメモリにおける動的ＳＬＣキャッシュに関する。
【背景技術】
【０００２】
フラッシュメモリデバイスは、広範な電子用途のための不揮発性メモリの人気のある源へと発展している。フラッシュメモリデバイスは、典型的に、高メモリ密度、高信頼性、および低消費電力を可能にする、１トランジスタメモリセルを使用する。フラッシュメモリに対する一般的な使用には、パーソナルコンピュータ、フラッシュドライブ、デジタルカメラ、およびセルラ電話が含まれる。基本入力／出力システム（ＢＩＯＳ）といったプログラムコードおよびシステムデータは、典型的に、パーソナルコンピュータシステムにおける使用のために、フラッシュメモリデバイスに記憶される。
【０００３】
典型的なフラッシュメモリデバイスは、メモリセルのアレイが、典型的に、ブロックごとに消去する（およびページごとに再プログラムする）ことができるメモリブロックへ組織化される、あるタイプのメモリである。電荷蓄積構造（例えば、フローティングゲートもしくは電荷トラップ）の消去またはプログラミング、あるいは他の物理的現象（例えば、相変化もしくは分極）を介した、メモリセルの各々の閾値電圧の変化は、各セルにプログラムされるデータ値を決定する。このタイプのセルにおけるデータは、電荷蓄積構造における電荷の存在または非存在によって決定される。
【０００４】
プログラミング動作は、典型的に、その特定のメモリセルの閾値電圧を増加させるためにプログラムされているメモリセルの制御ゲートに印加される一連のプログラミングパルスを漸増的に増加させることを含む。各メモリセルは、セルの閾値電圧（Ｖｔ）がそのセルの中へプログラムされるデータ値を示す、シングルレベルセル（ＳＬＣ）メモリまたはマルチレベルセル（ＭＬＣ）メモリとしてプログラムすることができる。例えば、ＳＬＣメモリにおいて、２．５ＶのＶｔは、プログラムされたセルを示し得る一方、−０．５ＶのＶｔは、消去されたセルを示し得る。ＭＬＣメモリは、各々が異なる状態を示す、複数のＶｔ範囲を使用する。マルチレベルセルは、ビットパターンを特定のＶｔ範囲に割り当てることによって、従来のフラッシュセルのアナログ性質を活用することができる。この技術は、セルに割り当てられるＶｔ範囲の量に依存して、セルあたり２ビット以上を表すデータ値の記憶を可能にする。
【０００５】
メモリセルのブロックのプログラミング中、メモリセルの固定キャッシュは、典型的に、メモリセルのブロックの中へプログラムされるべきデータを一時的に記憶するために使用される。例えば、ＭＬＣメモリデバイスにおいて、固定サイズのＳＬＣキャッシュは、メモリセルのＭＬＣブロックの中へプログラムするためのデータを記憶するために使用することができる。これは、メモリ信頼性を改善することができる。メモリ性能もまた、キャッシュがほぼフルになる前に改善され、その点で、キャッシュの一部は、キャッシュ内にさらなる余裕を創出するように、ＭＬＣブロックに移動されなければならず、キャッシュの性能利点は、損なわれる。性能改善は、キャッシュのサイズの関数であるが、メモリの固定部分は、ＳＬＣキャッシュとして使用され、かつＭＬＣと同じ効率性でもって、ユーザデータを記憶するために使用することができないため、ユーザ能力を低減するという欠点を有する。
【０００６】
上に記載される理由により、および本明細書を一読し、理解すれば、当業者には明らかとなるであろう他の理由により、当該技術分野において、プログラミング中にデータを一時的に記憶するためのより効率的な方法に対する必要性が存在する。
【図面の簡単な説明】
【０００７】
【図１】メモリキャッシュを組み込むメモリデバイスにおけるメモリアレイの一実施形態のブロック図を示す。
【図２】図１のブロック図に従う、メモリアレイの一部分の一実施形態の概略図を示す。
【図３】動的キャッシュサイズ調節のための方法の一実施形態のフローチャートを示す。
【図４】いつキャッシュサイズを調節するかを決定するための一関数の一実施形態のプロットを示す。
【図５】キャッシュサイズをいつ調節するかを決定するための関数の別の実施形態のプロットを示す。
【図６】メモリシステムの一実施形態のブロック図を示す。
【発明を実施するための形態】
【０００８】
以下の発明を実施するための形態において、本明細書の一部を形成し、かつ例解目的で特定の実施形態が示される、添付の図面を参照する。図面において、同様の番号は、いくつかの図面を通じて、実質的に類似の構成要素を説明する。他の実施形態が利用され得、かつ構造的、論理的、および電気的変更は、本開示の範囲から逸脱することなく、行われ得る。したがって、以下の発明を実施するための形態は、制限の意味において捉えられないものとする。
【０００９】
図１は、動的メモリキャッシュ１０２を組み込んだメモリデバイスのメモリアレイ１００の一実施形態のブロック図を例解する。メモリアレイ１００は、パーティションされ、以降、主要ＭＬＣメモリと称される第１のパーティション（該パーティションにおけるセルは、ＭＬＣモードでプログラムされる）と、以降、動的ＳＬＣメモリキャッシュと称される第２のパーティション１０２（該パーティションにおける複数のセルは、ＳＬＣモードでプログラムされる）とを含む。一実施形態において、メモリアレイ１００において主要メモリに配分されるブロックは、ＭＬＣとして使用され、動的メモリキャッシュ１０２に配分されるブロックは、ＳＬＣとして使用される。動的メモリキャッシュにおいて、ブロックの配分は、動的に変化し、固定されず、ブロックは、ＭＬＣもしくはＳＬＣのままであるか、またはＭＬＣもしくはＳＬＣとしての使用間で切り替わってもよい。一般性を失うことなく、キャッシュ１０２のために使用されるブロックは、ＳＬＣキャッシュブロックと称され、ユーザデータを記憶するために使用されるブロックは、ＭＬＣ主要メモリブロックと称される。
【００１０】
典型的な先行技術のメモリキャッシュは、サイズが固定され、メモリアレイの一部分が常に一時的データキャッシュ専用であるように常に有効化され、ユーザデータを記憶するために利用可能なメモリの量を低減する。図１の動的データキャッシュ１０２は、利用可能な空き空間に依存して、動的にサイズが調節され、常に有効化され得るわけではない。このため、動的メモリキャッシュ１０２は、キャッシュ機能を達成するのに必要であるものよりも多くのメモリを占有しないように調節することができ、キャッシュサイズが動的に調節される。本発明の別の特性は、ＭＬＣおよびＳＬＣへのメモリのパーティションを、アレイまたはブロックレベルとすることができるということである。本発明のなお別の特性は、パーティションにおけるアレイまたはブロックが、連続的である必要がないということである。一部のシステムにおいて、データは、常に、最初にキャッシュに書き込まれる。他のシステムにおいて、一部のタイプのデータのみ、例えば、ページサイズ未満のデータが、キャッシュに書き込まれる。固定または動的メモリキャッシュを伴うシステムにおいて、一部の事象は、有効データをキャッシュから主要メモリブロックに移動させることをトリガする（一部のシステムにおいては、キャッシュにおける有効および無効データの両方が移動され得る）。かかる事象は、キャッシュにおける閾値を下回る空きブロックの数を含む。キャッシュにおけるブロックが、主要メモリに移動されると、このブロックは消去され、それは再要求される。同様に、古いおよび新たなデータを含有する主要メモリにおけるブロックは、新たなデータを主要メモリにおける別のブロックに移動させること、次いで、古いブロックを消去することによって、再要求することができる。
【００１１】
動的ＳＬＣメモリキャッシュ１０２は、主要メモリアレイ１００の中へプログラムされるべきデータを一時的に記憶するように、メモリアレイ１００のメモリの可変数のブロックを使用する。例えば、動的ＳＬＣメモリキャッシュ１０２は、データの上ページが主要ＭＬＣメモリアレイ１００に無事にプログラムされるまで、データの全てのページ（上および下）を記憶することができる。これは、上ページのプログラミング中に停電が生じた場合の主要ＭＬＣメモリアレイ１００の以前にプログラムされた下ページの破損を低減することができる。一実施形態において、データは、ＳＬＣにおける動的メモリキャッシュ１０２ブロックに記憶され、ＭＬＣブロックにおけるページのプログラミングに必要とされる全てのページが（動的メモリキャッシュ１０２において）利用可能である時、データは、ＭＬＣ主要メモリアレイ１００の１つのページがプログラムされるまで、キャッシュ１０２が必要とされるデータの全てのページを記憶することができるように、主要メモリアレイ１００におけるブロックに移動される。例えば、ＳＬＣ動的メモリキャッシュ１０２は、ＭＬＣ主要メモリアレイ１００の上ページが無事にプログラムされるまで、データの下ページを記憶することができる。これは、上ページのプログラミング中に停電が生じた場合のＭＬＣ主要メモリアレイ１００の以前にプログラムされた下ページの破損を低減することができる。
【００１２】
図２は、不揮発性メモリセルの一連のストリングを備える、図１に例解されるような、ＮＡＮＤアーキテクチャメモリアレイ２０１の一部分の一実施形態の概略図を例解する。メモリアレイの本実施形態は、例解されるＮＡＮＤアーキテクチャに限定されない。代替的な実施形態は、ＮＯＲまたは他のアーキテクチャを使用することもできる。
【００１３】
メモリアレイ２０１は、一連のストリング２０４、２０５といった列に配設される不揮発性メモリセル（例えば、フローティングゲート）のアレイを備える。セルの各々は、各一連のストリング２０４、２０５において、ドレイン・ソース間で連結される。複数の一連のストリング２０４、２０５にわたって跨るアクセス線（例えば、ワード線）ＷＬ０-ＷＬ３１は、行のメモリセルの制御ゲートをバイアスするために、行で各メモリセルの制御ゲートに連結される。偶数／奇数ビット線ＢＬ＿Ｅ、ＢＬ＿Ｏといったデータ線は、一連のストリングに連結され、最終的に、選択されたビット線上の電流または電圧を感知することによって、各セルの状態を検出するセンス回路に連結される。
【００１４】
メモリセルの各一連のストリング２０４、２０５は、ソース選択ゲート２１６、２１７（例えば、トランジスタ）によってソース線２０６に、およびドレイン選択ゲート２１２、２１３（例えば、トランジスタ）によって個々のビット線ＢＬ＿Ｅ、ＢＬ＿Ｏに連結される。ソース選択ゲート２１６、２１７は、それらの制御ゲートに連結されるソース選択ゲート制御線ＳＧ（Ｓ）２１８によって制御される。ドレイン選択ゲート２１２、２１３は、ドレイン選択ゲート制御線ＳＧ（Ｄ）２１４によって制御される。
【００１５】
図３は、図１に例解される動的メモリキャッシュのサイズを動的に調節するための方法の一実施形態のフローチャートを例解する。一部のファイルシステムは、認識しない可能性があるため、該方法は、メモリデバイス上で実装される（例えば、インストールされる、実行される）ファイルシステムが、サポートされるものであるかどうかを決定３００する。当該技術分野において公知であるように、ファイルシステム（例えば、ファイル・アロケーション・テーブル（ＦＡＴ）、ニュー・テクノロジー・ファイル・システム（ＮＴＦＳ））は、コンピュータファイルおよびそれらのデータを記憶および組織化するための方法である。それは、コンピュータのオペレーティングシステムによる記憶、組織化、操作、および取り出しのために、これらのファイルをデータベースへと組織化する。
【００１６】
ファイルシステムが、動的キャッシュサイズ調節をサポートしない場合３００、動的メモリキャッシュ調節は、無効化される３１０。動的メモリキャッシュサイズ調節は、メモリデバイスが、メモリキャッシュサイズの動的変更を実装するために論理的ブロックアドレス範囲の削除を可能にするいずれかのコマンドプロトコルをサポートする場合、依然として実装され得る。当該技術分野において既知の１つのかかるプロトコルは、典型的に、概してＴＲＩＭプロトコルと称される。このように、ＴＲＩＭコマンドが受信されたかどうかが決定される３０２。このステップ３０２は、ＴＲＩＭコマンドが受信されるまで繰り返される。一度、ＴＲＩＭコマンドが受信されると３０２、動的メモリキャッシュは有効化される３０４。
【００１７】
動的メモリキャッシュのサイズは、主要メモリアレイにおける利用可能なメモリ空間に応答して調節されるため、主要メモリアレイにおける利用可能なメモリ空間が決定される３０６。利用可能なメモリ空間の量は、絶えず変化することができる。一実施形態において、主要メモリアレイにおける利用可能なメモリ空間の量は、全ての書き込みまたは消去動作後に決定することができる。他の実施形態において、利用可能なメモリ空間の量は、周期的に、または不定期的に決定することができる。利用可能なメモリ空間は、直ちに使用することを標的とされない消去されたメモリ、ならびにまだ消去されていないが、メモリにおけるデータが古いか、またはもはや有効ではないメモリの両方を含むことができる。なお別の実施形態において、利用可能なメモリの量は、受信されたＴＲＩＭコマンド（ＴＲＩＭがサポートされる場合）に応答して、または、既知のファイルシステムの場合、クラスタが配分解除されるか、もしくは書き込まれる時に調節される。
【００１８】
固定または動的メモリキャッシュを伴うシステムにおいて、一部の事象は、有効データ（または、任意に、有効および無効データ）を、動的ＳＬＣキャッシュメモリから主要ＭＬＣメモリブロックに移動させることをトリガする。かかる事象は、キャッシュにおける空きブロックの数が閾値を下回ることを含む。動的ＳＬＣキャッシュにおけるブロックが、主要ＭＬＣメモリに移動される時、ブロックは消去され、それは、再要求され、空きブロックのプールに追加される。同様に、古いおよび新たなデータを含有する主要ＭＬＣメモリにおけるブロックは、有効データを主要ＭＬＣメモリにおける別のブロックに移動させること、次いで、古いブロックを消去することによって、再要求することができる。
【００１９】
次いで、動的メモリキャッシュのサイズは、利用可能なメモリ空間に応答して調節される３０８。動的メモリキャッシュのサイズは、利用可能なメモリ空間、利用可能なメモリ空間の全て、または利用可能なメモリ空間のある数のブロックのパーセンテージであり得る。一実施形態において、使用される利用可能なメモリ空間のパーセンテージもまた、動的に変化することができる。例えば、利用可能なメモリ空間の５０％のみが、ある時に動的メモリキャッシュに配分され得、後に、利用可能なメモリ空間の９０％が、動的メモリキャッシュに配分され得る。利用可能なメモリ空間のパーセンテージのかかる動的配分は、所望されるたびに頻繁に実行することができる。
【００２０】
図４は、動的メモリキャッシュに配分するように、利用可能なメモリ空間の量を決定するために使用することができる関数の一実施形態のプロットを例解する。この関数は、利用可能なメモリ空間の固定パーセンテージ（例えば、５０％）が動的メモリキャッシュに配分される、線形ランプ関数である。
【００２１】
このプロットは、ｘ軸に沿った利用可能なメモリ空間、およびｙ軸に沿った動的メモリキャッシュのサイズを含む。本実施形態は、いかなるある値にも制限されないため、本実施形態および以下の実施形態におけるｘおよびｙ軸の両方上のメモリサイズ値は、例解目的に過ぎない。線の勾配は、動的メモリキャッシュに配分される利用可能なメモリ空間のパーセンテージを決定する。例解される実施例は、５０％の実施形態を示す。
【００２２】
図５は、動的メモリキャッシュに配分するように、利用可能なメモリ空間の量を決定するために使用することができる関数の別の実施形態のプロットを例解する。この関数は、動的メモリキャッシュサイズ調節の頻度を低減するために使用することができる階段関数である。
【００２３】
動的メモリキャッシュサイズの変更は、種々のクリーンアップ作業を実施するために特定の量の時間を使用する。例えば、動的メモリキャッシュの一部として使用されたメモリブロックが、主要メモリアレイに戻されることになっている時、そのメモリブロックにおけるデータは、移動される必要があり、メモリブロックは消去される。一実施形態において、動的メモリキャッシュのＳＬＣメモリブロックは、ＭＬＣメモリブロックとして再配分される。さらに、メモリアドレスポインタおよび他のメモリハウスキーピング作業もまた、動的メモリキャッシュブロックを再配分するように実施されるべきである。このため、典型的に、動的メモリキャッシュサイズ変更の頻度を低減することが望ましい。
【００２４】
階段関数は、動的メモリキャッシュサイズ変更の頻度を低減する一方法である。これは、図５のプロットを参照して見ることができる。サイズ変更が線の勾配に応答して実施される図４の実施形態とは異なり、キャッシュサイズの変更は、本ステップが利用可能なメモリ空間の別の特定の閾値に到達するまで、階段関数において行われない。
【００２５】
例えば、１ＭＢの最初の動的メモリキャッシュサイズは、利用可能なメモリ空間が２ＭＢの閾値に到達するまで、変化しない。次いで、動的メモリキャッシュサイズは、２ＭＢまで増加される。異なる量の利用可能なメモリ空間が、異なる量のメモリの動的メモリキャッシュへの再配分をトリガすることができるため、例解される利用可能なメモリスペースおよび動的メモリキャッシュサイズは、例解目的に過ぎない。同様に、図５に例解される階段関数の代替的な実施形態は、より長く、同じ動的メモリキャッシュサイズのままであることができる、および／または閾値に到達するごとに、より大きい量のメモリを動的メモリキャッシュに配分することができる。
【００２６】
動的メモリキャッシュに配分するように、利用可能なメモリ空間の量を決定するための関数のなお別の実施形態において、キャッシュサイズは、未使用の利用可能なメモリの量が特定の期間にわたって増加または減少しているかどうかの関数であり得る。例えば、図４に例解されるような固定パーセンテージの代わりに、利用可能なメモリ空間サイズが特定の期間にわたって増加している場合、関数は、利用可能なメモリ空間サイズが特定の期間にわたって減少していた場合よりも大きいパーセンテージのメモリを、動的メモリキャッシュサイズに配分し得る。別の実施形態において、利用可能なメモリ空間サイズが特定の期間にわたって減少している場合、関数は、より小さいパーセンテージのメモリを、動的メモリキャッシュサイズに配分し得る。
【００２７】
なお別の実施形態において、オーバーヘッドを最小化し、空き空間のほとんどをキャッシュに動的に配分するために、空き（消去された）ブロックの共通プールが、動的ＳＬＣキャッシュおよび主要ＭＬＣメモリの両方に対して使用される。空きブロックが必要とされる際（第１の「開始」閾値を下回る空きブロックの数である）、動的ＳＬＣキャッシュブロックが再要求され、空きブロックの数が第２の「停止」閾値以上になるまで、空きプールに追加される。開始および停止閾値は、動的に調節されてもよい。例えば、動的ＳＬＣキャッシュブロックの再要求を最小化したい場合のホストからのコマンドの実行である前景中、停止閾値は高くなく、ホストコマンドが存在しない背景において、停止閾値は、より高く設定される。
【００２８】
一実施形態において、動的メモリキャッシュブロックとして配分されるメモリブロックは、連続的なメモリブロックである。別の実施形態において、動的メモリキャッシュブロックは、連続的ではない。かかる実施形態において、ビットマップは、どのメモリブロックが動的メモリキャッシュブロックとして使用されるかを示し、追跡するために使用することができる。別の実施形態において、ＳＬＣまたはＭＬＣを示すビットは、論理物理マッピングのために、テーブル内の他の情報と組み合されてもよい。別の実施形態において、リストは、ＳＬＣおよびＭＬＣブロックの両方に対して維持することができる。かかるリストは、典型的に、実装を容易にするために、リンクされたリストである。別の実施形態において、ＳＬＣまたはＭＬＣを示すビットは、論理物理マッピングのために、テーブル内の他の情報と組み合されてもよい。別の実施形態において、リストは、さらに、ＳＬＣおよびＭＬＣブロックの両方に対して維持することができる。かかるリストは、典型的に、実装を容易にするために、リンクされたリストである。
【００２９】
図６は、メモリデバイス６００の機能ブロック図を例解する。メモリデバイス６００は、外部コントローラ６１０に連結される。コントローラ６１０は、マイクロプロセッサまたは何らかの他のタイプのコントローラであってもよい。メモリデバイス６００およびコントローラ６１０は、メモリシステム６２０の一部を形成する。コントローラ６１０は、ホストに連結することができ、コントローラ６１０は、ホストからのコマンドに応答することができる。
【００３０】
メモリデバイス６００は、メモリセル（例えば、不揮発性メモリセル）のアレイ６３０を含む。メモリアレイ６３０は、ワード線行およびビット線列群で配設される。一実施形態において、メモリアレイ６３０の列は、メモリセルの一連のストリングを備える。
【００３１】
アドレスバッファ回路６４０は、Ｉ／Ｏ回路６６０を通じて提供されるアドレス信号をラッチするように提供される。アドレス信号は、メモリアレイ６３０にアクセスするように、行復号器６４４および列復号器６４６によって受信および復号される。
【００３２】
メモリデバイス６００は、センス増幅器回路６５０を使用して、メモリアレイ列における電圧または電流変化を感知することによって、メモリアレイ６３０におけるデータを読み取る。センス増幅器回路６５０は、一実施形態において、メモリアレイ６３０からのデータの行を読み取る、およびラッチするように連結される。データ入力および出力バッファ回路６６０は、コントローラ６１０との複数のデータ接続６６２上での双方向データ通信、ならびにアドレス通信のために含まれる。書き込み回路６５５は、データをメモリアレイに書き込むように提供される。
【００３３】
メモリ制御回路６７０は、コントローラ６１０から制御接続６７２上に提供される信号を復号する。これらの信号は、データ読み取り、データ書き込み（プログラム）、および消去動作を含む、メモリアレイ６３０上の動作を制御するために使用される。メモリ制御回路６７０は、状態機械、シーケンサ、またはメモリ制御信号を生成するための何らかの他のタイプのコントローラであってもよい。一実施形態において、メモリ制御回路６７０および／または外部コントローラ６１０は、動的メモリキャッシュサイズ調節の実行を制御するように構成される。
【００３４】
図６に例解されるメモリデバイスは、メモリの特性の基本的な理解を容易にするために簡略化されている。フラッシュメモリの内部回路および機能のより詳細な理解は、当業者には既知である。
【００３５】
＜結論＞
要約すると、動的メモリキャッシュサイズ調節のための方法の１つ以上の実施形態は、メモリキャッシュ（例えば、ＳＬＣとして使用される）に配分されるメモリの量を動的に調節することによって、メモリデバイスにおけるユーザデータに対する増加された能力、性能（読み取りもしくは書き込み）、および／または信頼性を提供することができる。
【００３６】
本明細書において、特定の実施形態を例解および説明してきたが、同じ目的を達成すると計算されるいずれの配設も、示される特定の実施形態に代用され得るということが、当業者によって理解されよう。本発明の多くの適合が、当業者には明らかであろう。したがって、本出願は、本発明のいずれの適合または変形も網羅することが意図される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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