(57)【特許請求の範囲】
【請求項１】
基板と、
この基板上に形成された多層構造と、
この多層構造上に形成された複数の電極フィンガより成る第１のオーミック電極と、
前記多層構造上に形成された複数の電極フィンガより成り、且つ、前記第１のオーミック電極に隣接して配置された第２のオーミック電極と、
前記第１及び前記第２のオーミック電極間に、多層構造で形成されたチャネル層と、
前記第１及び前記第２のオーミック電極間に沿ってメアンダ状に配置された複数のゲート電極と、
この複数のゲート電極のうち２つの隣接したゲート電極間に形成された少なくとも１つのゲート間伝導領域と、
少なくとも１つの抵抗素子を有し、前記多層構造、前記チャネル層、前記第１のオーミック電極、前記第２のオーミック電極及び前記ゲート電極は、電界効果トランジスタを形成し、且つ、隣接するゲート電極の間に配置された少なくとも１つのゲート間伝導領域は、前記少なくとも１つの抵抗素子を電気的に接続する少なくとも１つの接点を有し、
メアンダ状に配置された前記複数のゲート電極は、複数の屈曲領域と、屈曲領域と屈曲領域との間にそれぞれ位置する複数の直線状の領域を含み、
且つ、前記複数の屈曲領域のうち少なくとも１つの屈曲領域の長さは、前記複数の直線状の領域のうち少なくとも１つの直線状の領域に比べ短く、
且つ、前記少なくとも１つの屈曲領域は、前記チャネル層の１部を含み前記電界効果型トランジスタの能動部分の一部を形成し、
且つ、前記少なくとも１つの屈曲領域において前記少なくとも１つのゲート間伝導領域は、前記少なくとも１つの直線状の領域より広いゲート間隔を有し、
且つ、前記広いゲート間隔を有するゲート間伝導領域に前記少なくとも１つの抵抗素子を電気的に接続する前記少なくとも１つの接点が配置されており、
前記少なくとも１つの接点は、各ゲート電極の２つの端部の間（最も末端を除く）の位置に形成されたこと
を特徴とするマルチゲート半導体デバイス。
【請求項２】
電界効果トランジスタは、高電子移動度トランジスタよりなること
を特徴とする請求項１に記載のマルチゲート半導体デバイス。
【請求項３】
高電子移動度トランジスタは擬似モルフィリック高電子移動度トランジスタよりなること
を特徴とする請求項１に記載のマルチゲート半導体デバイス。
【請求項４】
電界効果トランジスタは、窒化ガリウム電界効果トランジスタよりなること
を特徴とする請求項１に記載のマルチゲート半導体デバイス。
【請求項５】
抵抗素子は、半導体多層構造に形成されており、抵抗素子の少なくとも一部は、オーミック電極を介してチャネル層に無線周波数信号を供給する金属層の下方に配置されていること
を特徴とする請求項１に記載のマルチゲート半導体デバイス。
【請求項６】
マルチゲート半導体デバイスは、スイッチ素子の機能を有すること
を特徴とする請求項１〜請求項５の何れかに記載のマルチゲート半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電界効果トランジスタに関し、特に、伝導と非伝導とが制御される電界効果トランジスタを使用したスイッチ素子に関する。
【背景技術】
【０００２】
スイッチ素子は、回路の部品間の高周波信号（ＲＦ信号）の伝搬経路をスイッチングするために、多目的ワイヤレス集積回路においてしばしば使用される。
【０００３】
ＲＦスイッチ素子の典型的なアプリケーションであるアンテナスイッチは、送受信回路とアンテナとの接続回路として用いられる。
【０００４】
送信信号の損失および受信部分における漏洩を防ぐために、アンテナスイッチは、オン及びオフの状態で、それぞれ低い挿入損失及び高い絶縁性が要求される。
【０００５】
モノリシックマイクロ波集積回路（ＭＭＩＣ）におけるアンテナスイッチとして最も一般に用いられているデバイスとしては、マルチゲート電界効果トランジスタ（ＦＥＴ）、あるいは、特に、マルチゲート擬似モルフィック高電子移動度トランジスタ（ｐＨＥＭＴ）がある。
【０００６】
スイッチ素子としてマルチゲートＦＥＴを使用することに対する問題点の一つに、オフ状態におけるスイッチの直線性がある。
【０００７】
図１は、従来例を示すもので、基板１０１、バッファ層１０２、チャネル層１０３、低伝導層１０４、高伝導層１０５、２つのオーミック電極１０６、および２つのオーミック電極１０６間に配置された２つのショットキー電極１０７により構成されている典型的なデュアルゲートＦＥＴ構造の断面図を示す。
【０００８】
２つのオーミック電極１０６は、高伝導層１０５を介してチャネル層１０３にオーム接触で接続されており、ＦＥＴのソース端子及びドレイン端子として動作する。他方、２つのショットキー電極１０７は、リセスエッチングした箇所を介して低伝導層１０４に接触し、ＦＥＴのマルチゲート電極として動作する。
【０００９】
デュアルゲートＦＥＴデバイスでは、２つの隣接したゲート電極１０７の間にゲート間伝導領域１０８が存在する。デュアルゲートＦＥＴがオン状態で動作している場合は、ゲート間伝導領域１０８の素子特性への影響は小さい。
【００１０】
しかしながら、デュアルゲートＦＥＴが、オフ状態で動作している場合には、チャネルは閉じられており、そして、２つの隣接したゲート電極１０７の間のゲート間伝導領域１０８は、電気的に浮動した状態となっている。
【００１１】
オフ状態では、浮動した状態のゲート間伝導領域１０８は、ゲート電極１０７とオーミック電極の間に加えられた逆電圧の大きさに関係なく、チャネルのスレッショールド電圧より少し低い電圧にバイアスされる。
【００１２】
これは、ＦＥＴを介して漏洩する入力信号を防ぐ上でのＦＥＴの動作マージンの低下を引き起こす。同時に、スレッショールド電圧に近いゲート電圧のキャパシタンス成分は、電圧依存性が大きいため、ＦＥＴは大きな非線形動作を引き起こすことになり、アンテナスイッチが高いＲＦ電力を扱う際には、大きなひずみが発生するという問題がある。
【００１３】
マルチゲートＦＥＴのオフ状態における直線性を改善するためには、ゲート間伝導領域１０８は、電気的に接続されなければならない。しかしながら、通常、ゲート電極間の間隔（以下、ゲート間隔と記す）は、抵抗素子あるいは接触電極の幅より狭く形成されている。
【００１４】
ゲート間伝導領域に抵抗器を接続することにより、ゲート間隔が実質的に増加するならば、オン状態における抵抗が増加し、アンテナスイッチの挿入損失も増加する。それ故、ゲート間隔は、可能な限り狭くなるようにしなければならない。
【００１５】
下記特許文献２では、抵抗素子の接触を可能とするためＦＥＴの導電性領域Ｈ１−３の幅は該抵抗素子の接触電極より広くとられている。このためゲート間隔が大きくオン状態における抵抗が増加し、アンテナスイッチの挿入損失が増加するという問題があった。
【００１６】
この問題を解決するために、下記特許文献１および非特許文献に開示されている技術では、マルチゲートＦＥＴの伝導領域は、ゲート電極の端部において、バランス抵抗器と接続され、さらにゲート間隔は、図２Ａおよび図２Ｂに示すように、電気的接触状態を可能とするためにゲート電極の端部においてより広く形成されるが、ＦＥＴの主領域においては狭く維持されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特許第４２７２１４２号
【特許文献２】特開２００８−２１９４９号
【非特許文献】
【００１８】
【非特許文献１】Ｓｈｉｇｅｋｉ  Ｋｏｙａ  ｅｔ．ａｌ．“Ｉｎｔｅｒｇａｔｅ−Ｃｈａｎｎｅｌ−Ｃｏｎｎｅｃｔｅｄ  Ｍｕｌｔｉ−Ｇａｔｅ  ＰＨＥＭＴ  Ｄｅｖｉｃｅｓ  ｆｏｒ  Ａｎｔｅｎｎａ  Ｓｗｉｔｃｈ  Ａｐｐｌｉｃａｔｉｏｎｓ、”  ＩＥＥＥ  ＩＭＳ２００８、ＷＥＰ２Ｄ−０１．
【発明の開示】
【発明が解決しようとする課題】
【００１９】
このように、バランス抵抗器をゲート電極の端部に接続し、かつＦＥＴの主要部のゲート間隔を狭くすることにより、スイッチの挿入損失の増大を招くことなくオフ状態における直線性が改善される。
【００２０】
しかしながら、ゲート間隔を狭くするにつれて、２つの隣接したゲート間伝導領域の抵抗はより大きくなる。その結果は、ゲート漏洩電流によるゲート間伝導領域の電圧降下となり、ゲート間伝導領域に実効的にかけられるオフ電圧の低下を引き起こし、オフ状態における直線性が低下するという問題が発生する。その上、さらに高い動作温度では、ゲート漏洩電流とそれによる電圧降下はさらに大きくなるため、オフ状態の直線性はさらに低下するという問題も発生する。
【００２１】
従って、低挿入損失及びチップサイズ全体の小型化を保持しつつ、ゲート間伝導領域にバランス抵抗器を接続し、オフ状態の直線性を改良するマルチゲートＦＥＴに関する新規な発明が求められている。
【課題を解決するための手段】
【００２２】
本発明は、マルチゲートＦＥＴのゲート間伝導領域にバランス抵抗器を接続し、ゲート間伝導領域における電圧降下を減少させることが出来、その結果、低挿入損失で、且つ、チップサイズ全体の小型化を保持することが出来るとともに、オフ状態における直線性を改良することが出来る新規な発明を提供することを目的とするものである。
【００２３】
上記目的を達成するために、マルチゲートＦＥＴにおいて、ゲート間伝導領域にバランス抵抗器を接続するため、メアンダ状に配置されたゲート電極の２つの端部間（最両端部を除く）の屈曲領域に、他の部分よりゲート間隔の広い領域を設け、この広い領域に抵抗器の接点を設け、これにより該接点の位置を従来のようにＦＥＴのゲート電極端部ではなく中間点とすることにより、温度上昇の影響等の少ない強固な電気的接続を実現しつつ、且つ、ＦＥＴの主領域におけるゲート間隔を小さく維持したものである。
【００２４】
さらに、バランス抵抗器とゲート間伝導領域との間の電気的接続は、メアンダ状に配置されたゲート電極の屈曲領域に形成されているので、バランス抵抗器は、ＦＥＴ領域の周辺に沿って配置することが出来る。好ましくは、その少なくとも一部をソース電極フィンガとドレイン電極フィンガとに接続されている金属層の下に配置することが出来る。そのため、抵抗器によって占められる領域は、最小限に抑えることが出来る。なお、バランス抵抗器は、好ましくは、メサ型抵抗素子によって形成することができる。
【００２５】
請求項１に係る発明は、基板と、基板上に形成された多層構造と、多層構造上に形成された複数の電極フィンガより成る第１のオーミック電極と、多層構造上に形成された複数の電極フィンガより成り、且つ、第１のオーミック電極に隣接して配置された第２のオーミック電極と、第１及び第２のオーミック電極間に、多層構造で形成されたチャネル層と、第１及び第２のオーミック電極間に沿ってメアンダ状に配置された複数のゲート電極と、複数のゲート電極のうち２つの隣接したゲート電極間に形成された少なくとも１つのゲート間伝導領域と、少なくとも１つの抵抗素子を有し、多層構造、チャネル層、第１のオーミック電極、第２のオーミック電極及びゲート電極は、電界効果トランジスタを形成し、且つ、隣接するゲート電極の間に配置された少なくとも１つのゲート間伝導領域は、少なくとも１つの抵抗素子を電気的に接続する少なくとも１つの接点を有し、メアンダ状に配置された複数のゲート電極は、複数の屈曲領域と、屈曲領域と屈曲領域との間にそれぞれ位置する複数の直線状の領域を含み、且つ、複数の屈曲領域のうち少なくとも１つの屈曲領域の長さは、複数の直線状の領域のうち少なくとも１つの直線状の領域に比べ短く、且つ、少なくとも１つの屈曲領域は、チャネル層の一部を含み電界効果型トランジスタの能動部分の一部を形成し、且つ、少なくとも１つの屈曲領域において少なくとも１つのゲート間伝導領域は、少なくとも１つの直線状の領域より広いゲート間隔を有し、且つ、広いゲート間隔を有するゲート間伝導領域に少なくとも１つの抵抗素子を電気的に接続する少なくとも１つの接点が配置されており、少なくとも１つの接点は、各ゲート電極の２つの端部の間（最も末端を除く）の位置に形成されたものである。
【００２６】
請求項２に係る発明は、請求項１に記載の発明において、電界効果トランジスタは、高電子移動度トランジスタよりなるものである。
【００２７】
請求項３に係る発明は、請求項１に記載の発明において、電界効果トランジスタは、擬似モルフィック高電子移動度トランジスタよりなるものである。
【００２８】
請求項４に係る発明は、請求項１に記載の発明において、電界効果トランジスタは、窒化ガリウム電界効果トランジスタよりなるものである。
【００２９】
請求項５に係る発明は、請求項１に記載の発明において、抵抗素子は、半導体多層構造に形成されており、抵抗素子の少なくとも一部は、オーミック電極を介してチャネル層に無線周波数信号を供給する金属層の下方に配置されているものである。
【００３０】
請求項６に係る発明は、請求項１〜請求項５の何れかに記載の発明において、マルチゲート半導体デバイスは、スイッチ素子の機能を有するものである。
【発明の効果】
【００３１】
ゲート間伝導領域にバランス抵抗器を接続するための接点が、ＦＥＴのゲート電極端部ではなく、中間点に設けているので、温度上昇の影響等の少ない強固な電気的接続を実現することが出来るとともに、且つ、ＦＥＴの主領域におけるゲート間隔を小さくすることが出来る。
【００３２】
その上、メアンダ状に配置されたゲート電極の２つの端部の間（最両端部を除く）の屈曲領域に、他の部分よりゲート間隔の広い領域を設け、この広い領域に抵抗器の接点を設けたので、抵抗器の接点を設けることによる特性劣化を抑えることが出来る。
【００３３】
さらに、スイッチ素子を含む応用分野に関するマルチゲートＦＥＴの発明の効果は、下記の通りである。
１．デバイスのレイアウトの変更を最小にするとともに、伝導領域による電圧降下を減少することが出来る。
２．低い挿入損失を保持するとともに、オフ状態における直線性を改善することが出来る。
３．抵抗器の占める領域を最小限とし、その結果チップサイズ全体の占める領域を最小限にすることが出来る。
【図面の簡単な説明】
【００３４】
【図１】従来例を示すもので、マルチゲートＦＥＴ構造の断面を示す模式図である。
【図２Ａ】従来例を示すマルチゲートＦＥＴデバイスのレイアウトで、ゲート電極の一端においてゲート間伝導領域とソース電極及びドレイン電極を接続するバランス抵抗器を有する例を示す。
【図２Ｂ】従来例を示すマルチゲートＦＥＴデバイスのレイアウトで、ゲート電極の一端においてゲート間伝導領域とソース電極及びドレイン電極を接続するバランス抵抗器を有する例を示す。
【図３】この発明の実施例を示すもので、エピタキシャル層構造である。
【図４Ａ】この発明の実施例を示すもので、この発明のデュアルゲートＦＥＴデバイスのレイアウトを示す模式図である。
【図４Ｂ】この発明の実施例を示すもので、図４Ａに示すＡＡ’線断面図を示し、抵抗素子と電気的に接続されているメアンダ状に配置されたゲート電極の屈曲領域近傍を示している。
【図４Ｃ】この発明の実施例を示すもので、図４Ａに示すＢＢ’線断面図を示し、メアンダ状に配置されたゲート電極の屈曲領域におけるレイアウトを示す。但し、屈曲領域と抵抗素子とが電気的に接続されていない場合を示す。
【図５】この発明のデュアルゲートＦＥＴの実施例を示すもので、２つのメサ抵抗器に電気的に接続されている２つの接点を有する場合を示す。
【図６】この発明のデュアルゲートＦＥＴの他の実施例を示すもので、２つのメサ抵抗器に電気的に接続されている２つの接点を有する場合を示す。
【図７】この発明のデュアルゲートＦＥＴの実施例を示すもので、１つのメサ抵抗器に電気的に接続されている１つの接点を有する場合を示す。
【図８】この発明のトリプルゲートＦＥＴの実施例を示すもので、各ゲート間伝導領域がメサ型抵抗器に接続する接点を一つずつ有する場合を示す。
【図９】この発明のトリプルゲートＦＥＴの他の実施例を示すもので、各ゲート間伝導領域がメサ型抵抗器に接続する接点を一つずつ有する場合を示す。
【図１０】この発明のトリプルゲートＦＥＴのさらに他の実施例を示すもので、各ゲート間伝導領域がメサ型抵抗器に接続する接点を一つずつ有する場合を示す。
【図１１】この発明のトリプルゲートＦＥＴの実施例を示すもので、２つのゲート間伝導領域のうちの１つのゲート間伝導領域がメサ型抵抗器に接続する接点を２つ有する場合を示す。そして、もう一方のゲート間伝導領域は、他のメサ型抵抗器に１つの接点を介して接続している。
【図１２】この発明のクワッドゲートＦＥＴの実施例を示すもので、各ゲート間伝導領域がメサ型抵抗器に接続する接点を一つずつ有する場合を示す。
【図１３】この発明のクワッドゲートＦＥＴの他の実施例を示すもので、各ゲート間伝導領域がメサ型抵抗器に接続する接点を一つずつ有する場合を示す。
【図１４】この発明のクワッドゲートＦＥＴのさらに他の実施例を示すもので、各ゲート間伝導領域がメサ型抵抗器に接続する接点を一つずつ有する場合を示す。
【図１５Ａ】従来例を示すもので、トリプルゲートＨＥＭＴデバイスのゲート電圧Ｖｇの関数としてのＩＭＤを示す図である。
【図１５Ｂ】本発明の実施例を示すもので、トリプルゲートＨＥＭＴデバイスのゲート電圧Ｖｇの関数としてのＩＭＤを示す図である。
【図１６Ａ】従来例を示すもので、トリプルゲートＨＥＭＴデバイスのＲＦ入力電力（Ｐｉｎ）の関数としてのＨＤを示す図である。
【図１６Ｂ】本発明の実施例を示すもので、トリプルゲートＨＥＭＴデバイスのＲＦ入力電力（Ｐｉｎ）の関数としてのＨＤを示す図である。
【発明を実施するための形態】
【００３５】
図３は、この発明に使用されたエピタキシャル層構造を示す。基本的には、基板３１０上に形成された多層構造である。基板は、半絶縁性基板、好ましくは、半絶縁性ＧａＡｓ基板、あるいは、多層構造にエピタキシャル成長するのに適した他の基板である。
【００３６】
図３に示すように、多層構造３２０を分子線エピタキシー（ＭＢＥ）あるいは有機金属化学蒸着法（ＭＯＣＶＤ）のような公知の技術によって、基板３１０上に成長させる。一般に、多層構造３２０は、バッファ層３２１、チャネル層３２２、低伝導層３２３、高伝導層３２４により構成されている。多層構造３２０は、高電子移動度トランジスタ（ＨＥＭＴ）構造、あるいは、擬似モルフィック高電子移動度トランジスタ（ｐＨＥＭＴ）構造として設計することができる。
【００３７】
以下、ｐＨＥＭＴの多層構造について簡単に説明する。
一般に、典型的なｐＨＥＭＴの多層構造は、ＡｌＧａＡｓ層あるいはＡｌＧａＡｓ／ＧａＡｓの多層積層からなる典型的なバッファ層と、薄い（約１０ｎｍ）高濃度ｎ型ドープ層を含む下部モジュレーションドープＡｌＧａＡｓ層と、アンドープＡｌＧａＡｓ下部スペーサ層と、典型的には５ｎｍと２０ｎｍとの間の厚みを有するＩｎＧａＡｓチャネル層と、アンドープＡｌＧａＡｓ上部スペーサ層と、薄い（約１０ｎｍ）高濃度ｎ型ドープ層を含む上部モジュレーションドープＡｌＧａＡｓ層と、アンドープＡｌＧａＡｓ上部バリヤー層と、ソース／ドレインオーム接触用に高濃度ドープしたＧａＡｓコンタクト層により構成されている。
【００３８】
本発明の中で好んで使用される別のタイプのＦＥＴとしては、窒化ガリウム（ＧａＮ）ＦＥＴがある。典型的なＧａＮ  ＦＥＴ多層構造は、基板上に順次形成されるバッファ層、ＧａＮ層およびＡｌＧａＮ層により構成されている。ゲート電極は、ショットキー接触により、あるいは一番上のＡｌＧａＮ層に金属-絶縁体半導体接触により形成されている。２つのソース／ドレイン・オーミック電極が、ゲート電極の両側のＡｌＧａＮ層の上に形成されており、そして、ＡｌＧａＮ／ＧａＮ界面、あるいはその近傍に形成される伝導チャネルにオーミック接続されている。
多層構造３２０のエピタキシャル成長後、ウエハーは、スイッチへの応用のために、マルチゲートＦＥＴデバイスへと加工される。
【実施例１】
【００３９】
本発明の第１の実施例を、図４Ａ〜図４Ｃに基づいて詳細に説明する。
実施例１は、ゲート間領域に１つの接点を有するデュアルゲートＦＥＴに関するものである。
【００４０】
図４Ａは、この発明によるデュアルゲートＦＥＴデバイスのレイアウトを示す模式図である。デュアルゲートＦＥＴは、ソース電極フィンガ４０１とドレイン電極フィンガ４０２を構成する複数の電極フィンガによって形成された２つの隣接するオーミック電極と、ソース電極フィンガ４０１とドレイン電極フィンガ４０２の間に配置されている２つのゲート電極４０３とにより構成されており、ソース／ドレイン電極フィンガを回り込んでメアンダ状に構成されている。従って、図４Ａ〜図４Ｃに示すように、メアンダ状に配置された２つのゲート電極４０３には、２つの屈曲領域と、この２つの屈曲領域との間にそれぞれ位置する直線状の領域が形成されている。
【００４１】
ソース電極フィンガ４０１およびドレイン電極フィンガ４０２は、高伝導層３２４に直接接触しており、ゲート電極４０３は、高伝導層３２４をさらにエッチングした凹部（リセスエッチング部）に低伝導層３２３とショットキー接触している。従って、２つの隣接したゲート電極４０３の間に、ゲート間伝導領域４０４が存在する。
【００４２】
低挿入損失を保持しながら、より良好なオフ状態における直線性を達成するために、抵抗素子４０５は、ゲート間伝導領域４０４に接続されている。抵抗素子４０５は、メサ型半導体層あるいは薄膜抵抗器で形成することが出来る。なお、この実施例では、メサ型抵抗器が用いられている。
【００４３】
抵抗素子４０５とゲート間伝導領域４０４との間の電気的接続は、メアンダ状に配置されたゲート電極の中間点近傍の屈曲領域４０６１に形成される。
【００４４】
図４Ｂは、図４Ａに示すＡＡ’線に沿った屈曲領域４０６１近傍の断面図を示すもので、ゲート間伝導領域４０４と抵抗素子４０５との間の電気的接続をさらに詳細に説明する図である。図４Ｂに示すように、抵抗素子４０５は、それ自身多層構造に形成され、周囲の絶縁領域４０７により定義される寸法を有している。
【００４５】
絶縁領域４０７は、多層構造のエッチング除去、あるいはイオン打ち込みにより形成することができ、これによりＦＥＴデバイスの多層構造から電気的に絶縁されているメサ型抵抗器を形成することができる。
【００４６】
ゲート間伝導領域４０４と抵抗素子４０５との間の電気的接続は、メアンダ状のゲート電極４０３の屈曲領域４０６１に意図的に配置されているため、２つのゲート電極がこの部分だけ、より広いゲート間隔を持つように設計することができ、オーミック接触電極を、ソース電極フィンガ４０１およびドレイン電極フィンガ４０２と同じ製造工程でゲート間伝導領域４０４上と抵抗素子４０５上に容易に形成することが出来る。その後、ワイヤー金属層４０８が、屈曲領域４０６１において、ゲート間伝導領域４０４と抵抗素子４０５との間を電気的に接続するために形成される。
【００４７】
図４Ｃは、図４Ａに示すＢＢ’線に沿った屈曲領域４０６２近傍であって、抵抗素子４０５との電気的接続のない場合の断面図を示すものである。
【００４８】
図４Ｂ、図４Ｃから明らかなように、図４Ｃに示すゲート間隔は、図４Ｂに示すゲート間隔より狭く、また、ワイヤー金属層４０８の下方にある抵抗素子４０５とは接続されていない。抵抗素子４０５は、ソース電極フィンガとドレイン電極フィンガの最も外側の端子に電気的に接続されている。これにより、ゲート間伝導領域における電圧を安定させることが出来る。
【００４９】
ゲート電極間距離は、オーミック接触電極を容易にするために、屈曲領域ではより広く形成されるが、ソース電極フィンガとドレイン電極フィンガに沿うＦＥＴの本体では、元のゲート電極間距離を維持している。したがって、ＦＥＴのオン状態における抵抗のようなデバイス性能への影響は最小限に抑えられる。
【００５０】
さらに、バランス抵抗器は、ＦＥＴの周辺に沿って配置され、その結果、抵抗器によって占有される面積も縮小される。バランス抵抗器はワイヤー金属層の下に配置することが出来る。それによって、ワイヤー金属によるソース電極フィンガとドレイン電極フィンガの良好な電気的接続を維持することが出来る。
【００５１】
従来技術に示されるようなゲート電極の一端ではなく、メアンダ状に配置されているゲート電極の中間点近傍でバランス抵抗器をゲート間伝導領域に接続することの利点は、下記の簡単な評価から理解することが出来る。例えば、１μｍのゲート間隔および４ｍｍのゲート幅を有するトリプルゲートＨＥＭＴについて説明する。
【００５２】
ゲート間伝導領域の抵抗率(高濃度ドープＧａＡｓキャップ層およびその下のチャネル層で規定される)は、約Ｒｓ＝１５０Ω／□である。これは、一方のゲート端部から他方のゲート端部迄のゲート間伝導領域に沿った全抵抗としては６００ｋΩに相当する。
【００５３】
バランス抵抗器がゲート幅の中間点で接続される場合、接続点から見た全抵抗は、２分の１に低減、即ち、３００ｋΩに低減する。これは、同じ漏洩電流に対して、ゲート電極の一端にバランス抵抗器を接続しているものと比較して、電圧降下を２分の１に低減することができることを意味している。
【００５４】
Ｖｇ＝−２．５Ｖのゲート電圧で動作するようなトリプルゲートデバイスでは、漏洩電流は室温で約０．１μＡ／ｍｍである。しかしながら、動作温度が８５℃に上昇すると、漏洩電流は約１．３μＡ／ｍｍ迄上昇する。そのような大きな漏洩電流は、大きな電圧降下を生じ、デバイスの直線性がさらに悪くなる。
【００５５】
ゲート幅の中間部分にバランス抵抗器を接続すると、電圧降下を半分にすることが出来る。その結果、特に、高い動作温度で、デバイスの直線性を良好に維持することが出来る。バランス抵抗器の抵抗は、通常１０ｋ〜２０ｋの間で選択される。この値はゲート間伝導領域の抵抗よりはるかに低い。
【００５６】
ゲート間領域と抵抗素子との間の接点は、必ずしも上記に説明したように、ゲートの幅の中央の中間点に配置される必要はない。さらに、接点の数もまた１つに限定されるものではない。さらに、ゲート電極に沿って異なる位置に配置された複数の接触点を複数の抵抗素子とともに使用してもよい。
【実施例２】
【００５７】
本発明の第２の実施例を、図５に基づいて詳細に説明する。
実施例２は、ゲート間領域に２つの接点を有するデュアルゲートＦＥＴに関するもので、バランス抵抗器に対するゲート間伝導領域の接点の数の異なる組み合わせ（それらもまた、この発明の可能な実施例である)について説明する。
【００５８】
図５は、２つのメサ抵抗器に電気的に接続された２つの接点を有するデュアルゲートＦＥＴの実施例を示している。この実施例では、第１のメサ型抵抗素子とゲート間伝導領域とを接続する第１の接点は、第１の屈曲領域に形成されており、ゲート電極の一端からゲート幅の約１／３離れた位置に位置している。
【００５９】
第２のメサ型抵抗素子とゲート間伝導領域とを接続する第２の接点は、第２の屈曲領域に形成されており、ゲート電極の他端からゲート幅の約１／３離れた位置に位置している。第１及び第２の屈曲領域において、２つのゲート電極は、意図的に広いゲート間隙を有するように配置されている。これにより、ゲート間伝導領域とメサ型抵抗素子との間の電気的な接続を容易に形成することができる。
【００６０】
この実施例では、第１の抵抗素子は、最も外側のドレイン電極フィンガを第１の接点に接続し、次に、フィンガに接続する。他方、第１の接点は、さらに第２の抵抗素子により第２の接点に接続されている。
【実施例３】
【００６１】
本発明の第３の実施例を、図６に基づいて詳細に説明する。
実施例３は、ゲート間伝導領域に２つの接点を有するデュアルゲートＦＥＴに関するもので、図６は、２つのメサ抵抗器に電気的に接続された２つの接点を有するデュアルゲートＦＥＴの他の実施例を示している。
【００６２】
この実施例では、第１のメサ型抵抗素子とゲート間伝導領域とを接続する第１の接点は、第１の屈曲領域に形成されており、ゲート幅の一端近傍に位置している。第２のメサ型抵抗素子とゲート間伝導領域とを接続する第２の接点は、第２の屈曲領域に形成されており、ゲート幅の他端近傍に位置している。
【００６３】
第１及び第２の屈曲領域において、２つのゲート電極は、意図的に広いゲート間隙を有するように配置されている。これにより、ゲート間伝導領域とメサ型抵抗素子との間の電気的な接続を容易に形成することができる。
【００６４】
この実施例では、第１の抵抗素子は、最も外側のドレイン電極フィンガを第１の接点に接続し、そして、第２の抵抗素子は、最も外側のソース電極フィンガを第２の接点に接続している。ソースとドレインは、第１の抵抗素子と第２の抵抗素子と第１及び第２の抵抗素子が接続されているゲート間伝導領域とを介して電気的に接続されている。そのため、ＦＥＴがオフ状態である場合も、ソースとドレインとゲート間伝導領域の電圧は、ほぼ同一であることが保証される。
【実施例４】
【００６５】
本発明の第４の実施例を、図７に基づいて詳細に説明する。
実施例４は、１つのバランス抵抗器が１つの接点でゲート間領域に接続された場合のデュアルゲートＦＥＴに関するもので、図７は、１つのバランス抵抗器が接続された１つの接点を有するデュアルゲートＦＥＴの実施例を示している。
【００６６】
この実施例では、第１のメサ型抵抗素子とゲート間伝導領域とを接続する第１の接点は、第１の屈曲領域に形成されており、ゲート幅の一端近傍に位置している。
【００６７】
第１の屈曲領域において、２つのゲート電極は、意図的に広いゲート間隙を有するように配置されている。これにより、ゲート間伝導領域とメサ型抵抗素子との間の電気的な接続を容易に形成することができる。この実施例では、第１の抵抗素子は、最も外側のドレイン電極フィンガを第１の接点に接続している。
【００６８】
図７に示すように、ソース電極フィンガとゲート間伝導領域との間は、抵抗素子を介して電気的な接続はない。そこで、ソース電極フィンガとドレイン電極フィンガの間に新たに抵抗素子を加えてもよい。その結果、ＦＥＴがオフ状態である場合でも、ソース電極フィンガ、ドレイン電極フィンガおよびゲート間伝導領域の電圧はほぼ同一であることが保証される。
【実施例５】
【００６９】
本発明の第５の実施例を、図８に基づいて詳細に説明する。
実施例５は、各ゲート間伝導領域に、１つの接点を有するトリプルゲートＦＥＴに関するもので、図８は、各ゲート間伝導領域から１つの接点でメサ型抵抗器が接続されたトリプルゲートＦＥＴの実施例を示している。
【００７０】
トリプルゲートＦＥＴでは、３つのゲート電極の互いに隣接する２つのゲート間にそれぞれゲート間伝導領域がある。それ故、最も好適には、両方の伝導領域にバランス抵抗器が接続されている。
【００７１】
この実施例では、第１の屈曲領域に形成されている第１の接点は、第１のゲート間伝導領域にメサ型抵抗素子に接続している。第２の屈曲領域に形成されている第２の接点は、第２のゲート間伝導領域をメサ型抵抗素子に接続している。
【００７２】
各ゲート間伝導領域とメサ型抵抗素子との間の電気的な接続を容易にするために、第１のゲート間伝導領域は、第１の屈曲領域内においてより広いゲート間隙を有し、一方、第２のゲート間伝導領域は、第２の屈曲領域内においてより広いゲート間隙を有している。
【００７３】
この実施例では、１つのメサ型抵抗素子だけが使用されている。この抵抗素子は、最も外側のドレイン電極フィンガを、第１のゲート間伝導領域に接続されている第１の接点に接続し、次いで、第２のゲート間伝導領域に接続されている第２の接点に接続し、最終的には、最も外側のソース電極フィンガに接続する。
【００７４】
２つの屈曲領域は、必ずしも図８のようにゲート電極の各端部からゲート幅の約１／３離れた位置に配置される必要はない。例えば、メアンダ状に配置されているゲート電極の中間点近傍に位置している２つの隣接した屈曲領域に形成してもよい。
【実施例６】
【００７５】
本発明の第６の実施例を、図９に基づいて詳細に説明する。
実施例６は、各ゲート間領域に、１つの接点を有するトリプルゲートＦＥＴに関するもので、図９は、各ゲート間伝導領域に１つの接点を有するトリプルゲートＦＥＴの他の実施例を示している。
【００７６】
この実施例では、第１の屈曲領域に形成されている第１の接点は、第１のゲート間伝導領域を第１の抵抗素子に接続している。第２の屈曲領域に形成されている第２の接点は、第２のゲート間伝導領域を第２の抵抗素子に接続している。
【００７７】
各ゲート間伝導領域とメサ型抵抗素子との間の電気的な接続を容易にするために、第１のゲート間伝導領域は、第１の屈曲領域内においてより広いゲート間隙を有し、一方、第２のゲート間伝導領域は、第２の屈曲領域内においてより広いゲート間隙を有している。
【００７８】
この実施例では、２つのメサ型抵抗素子が使用されている。第１の抵抗素子は、最も外側のドレイン電極フィンガを、第１のゲート間伝導領域に接続されている第１の接点に接続し、そして、第２の抵抗素子は、最も外側のソース電極フィンガを、第２のゲート間伝導領域に接続されている第２の接点に接続している。
【００７９】
図９において、第１のゲート間伝導領域と第２のゲート間伝導領域を接続する抵抗素子はない。そこで、ソース電極フィンガとドレイン電極フィンガの間に新たな抵抗素子を加えてもよい。その結果、ＦＥＴがオフ状態である場合でも、ソース電極フィンガ、ドレイン電極フィンガ、第１のゲート間伝導領域および第２のゲート間伝導領域の電圧は、ほぼ同一であることが保証される。
【実施例７】
【００８０】
この発明の第７の実施例を、図１０に基づいて詳細に説明する。
実施例７は、各ゲート間伝導領域に、１つの接点を有するトリプルゲートＦＥＴに関するもので、図１０は、各ゲート間伝導領域に１つの接点を有するトリプルゲートＦＥＴに関する他の実施例を示している。
【００８１】
この実施例では、第１の屈曲領域に形成されている第１の接点は、第１のゲート間伝導領域を、第１の抵抗素子に接続している。第２の屈曲領域に形成されている第２の接点は、第２のゲート間伝導領域を、第２の抵抗素子に接続している。
【００８２】
各ゲート間伝導領域とメサ型抵抗素子との間の電気的な接続を容易にするために、第１のゲート間伝導領域は、第１の屈曲領域内において、より広いゲート間隙を有し、一方、第２のゲート間伝導領域は、第２の屈曲領域内において、より広いゲート間隙を有している。
【００８３】
この実施例では、２つのメサ型抵抗素子が使用されている。第１の抵抗素子は、最も外側のドレイン電極フィンガを、第１のゲート間伝導領域に接続されている第１の接点に接続し、そして、第２の抵抗素子は、第１の抵抗素子の２つの端部の間の位置を、第２のゲート間伝導領域に接続されている第２の接点に接続している。
【００８４】
第２のゲート間伝導領域は、第２の抵抗素子と第１の抵抗素子の一部とを介して最も外側のドレイン電極フィンガに電気的に接続している。また、第２の抵抗素子は、最も外側のドレイン電極フィンガに直接接続してもよい。なお、図１０から明らかであるように、第２のゲート間伝導領域とソース電極フィンガとを接続している抵抗素子はない。
【００８５】
そこで、ソース電極フィンガとドレイン電極フィンガの間に新たに抵抗素子を加えてもよい。その結果、ＦＥＴがオフ状態である場合でも、ソース電極フィンガ、ドレイン電極フィンガ、第１のゲート間伝導領域および第２のゲート間伝導領域の電圧は、ほぼ同一であることが保証される。
【実施例８】
【００８６】
この発明の第８の実施例を、図１１に基づいて詳細に説明する。
実施例８は、２つのゲート間伝導領域のうちの１つに、２つの接点を有するトリプルゲートＦＥＴに関するもので、図１１は、２つのゲート間伝導領域のうちの１つからメサ型抵抗器まで２つの接点を有するトリプルゲートＦＥＴの実施例を示している。そして、もう一方のゲート間伝導領域は１つの接点で他のメサ型抵抗器に接続されている。
【００８７】
この実施例では、第１のゲート間伝導領域に配置されており、第１の屈曲領域と第２の屈曲領域とに別々に設けられた第１の接点及び第２の接点は、第１のメサ型抵抗素子により互いに接続されている。第３の屈曲領域に形成された第３の接点は、第２のメサ型抵抗素子を第２のゲート間伝導領域に接続している。各接点から抵抗素子まで電気的な接続を容易にするために、第１のゲート間伝導領域は、第１及び第２の屈曲領域内において、より広いゲート間隙を有している。
【００８８】
一方、第２のゲート間伝導領域は、第３の屈曲領域内において、より広いゲート間隙を有している。第２の抵抗素子は、さらに、最も外側のドレイン電極フィンガから、第１の接点において第１のゲート間伝導領域に接続されている第１の接点迄、次いで、第３の屈曲領域において第２のゲート間伝導領域に接続されている第３の接点迄、そして、最終的には、ソース電極フィンガの端部迄接続されている。
【実施例９】
【００８９】
この発明の第９の実施例を、図１２に基づいて詳細に説明する。
実施例９は、各ゲート間伝導領域に、１つの接点を有するクワッドゲートＦＥＴに関するもので、図１２は、各ゲート間伝導領域からメサ型抵抗器迄に、１つの接点を有するクワッドゲートＦＥＴの実施例を示している。
【００９０】
クワッドゲートＦＥＴでは、４つのゲート電極のうちの２つの隣接するゲート間で構成されるゲート間伝導領域が３つある。この実施例では、第１の接点、第２の接点および第３の接点は、それぞれ、第１の屈曲領域で第１のゲート間伝導領域に、第２の屈曲領域で第２のゲート間伝導領域に、第３の屈曲領域で第３のゲート間伝導領域に、それぞれ配置されている。
【００９１】
各ゲート間伝導領域は、各屈曲領域において、より広いゲート間隔を有している。これにより、抵抗素子との電気的接触は、各屈曲領域内で容易に行うことができる。抵抗素子は、最も外側のドレイン電極フィンガから、第１の接点において第１のゲート間伝導領域に接続されている第１の接点迄、次いで、それぞれ第２及び第３の屈曲領域において第２及び第３のゲート間伝導領域に接続されている第２及び第３の接点迄、そして、最終的には、最も外側のソース電極フィンガ迄接続されている。
【実施例１０】
【００９２】
この発明の第１０の実施例を、図１３に基づいて詳細に説明する。
実施例１０は、各ゲート間伝導領域に、１つの接点を有するクワッドゲートＦＥＴに関するもので、図１３は、各ゲート間伝導領域にメサ型抵抗器に接続する１つの接点を有するクワッドゲートＦＥＴの他の実施例を示している。
【００９３】
この実施例では、第１の接点、第２の接点および第３の接点は、それぞれ、第１の屈曲領域で第１のゲート間伝導領域に、第２の屈曲領域で第２のゲート間伝導領域に、第３の屈曲領域で第３のゲート間伝導領域に、それぞれ配置されている。
【００９４】
各屈曲領域において、各ゲート間伝導領域は、より広いゲート間隙を有している。これは、抵抗素子との電気的接触を各屈曲領域内で容易に行うことが出来るようにするためである。
【００９５】
第１の抵抗素子は、第１の接点において、最も外側のドレイン電極フィンガから第１のゲート間伝導領域へ接続する。第２の抵抗素子は、第２の接点において、第１の抵抗素子の２つの端部の間の接点から第２のゲート間伝導領域迄接続されている。
【００９６】
第２のゲート間の伝導領域は、第２の抵抗素子と第１の抵抗素子の一部とを介して最も外側のドレイン電極フィンガに電気的に接続されている。また、第２の抵抗素子は、最も外側のドレイン電極フィンガに直接接続することができる。第３の抵抗素子は、第３の接点において、最も外側のソース電極フィンガから第３のゲート間伝導領域に接続されている。
【００９７】
図１３において、第２のゲート間伝導領域と第３のゲート間伝導領域とを接続する抵抗素子はない。そこで、ソース電極フィンガとドレイン電極フィンガの間に抵抗素子を加えてもよい。その結果、ＦＥＴがオフ状態にある場合でも、ソース電極フィンガ、ドレイン電極フィンガ、第１のゲート間伝導領域、第２のゲート間伝導領域及び第３のゲート間伝導領域の電圧は、ほぼ同一であることが保証される。
【実施例１１】
【００９８】
この発明の第１１の実施例を、図１４に基づいて詳細に説明する。
実施例１１は、各ゲート間伝導領域に、１つの接点を有するクワッドゲートＦＥＴに関するもので、図１４は、各ゲート間伝導領域からメサ型抵抗器迄１つの接点を有するクワッドゲートＦＥＴの他の実施例を示している。
【００９９】
この実施例では、第１の接点、第２の接点および第３の接点は、それぞれ、第１の屈曲領域で第１のゲート間伝導領域に、第２の屈曲領域で第２のゲート間伝導領域に、第３の屈曲領域で第３のゲート間伝導領域に、それぞれ配置されている。
【０１００】
各屈曲領域において、各ゲート間伝導領域は、より広いゲート間隙を有している。これは、抵抗素子との電気的接続を各屈曲領域内で容易に行うことが出来るようにするためである。第１の抵抗素子は、第１の接点において、最も外側のドレイン電極フィンガから第１のゲート間伝導領域へ接続されている。
【０１０１】
第２の抵抗素子は、第２の接点において、第１の抵抗素子の２つの端末の間の接点から第２のゲート間伝導領域に接続されている。第２のゲート間伝導領域は、第２の抵抗素子と第１の抵抗素子の一部とを介して最も外側のドレイン電極フィンガに電気的に接続されている。また、第２の抵抗素子は、最も外側のドレイン電極フィンガに直接接続することができる。
【０１０２】
この実施例１１と図１３に示す先の実施例１０との相違点は、第１の接点及び第２の接点は、同一端部にある屈曲領域に形成されていることである。第３の抵抗素子は、第３の接点において、最も外側のソース電極フィンガから第３のゲート間伝導領域へ接続されている。
【０１０３】
図１４において、第２のゲート間伝導領域と第３のゲート間伝導領域とを接続する抵抗素子はない。そこで、ソース電極フィンガとドレイン電極フィンガの間に新たな抵抗素子を加えてもよい。その結果、ＦＥＴがオフ状態にある場合でも、ソース電極フィンガ、ドレイン電極フィンガ、第１のゲート間伝導領域、第２のゲート間伝導領域及び第３のゲート間伝導領域の電圧は、ほぼ同一であることが保証される。
【０１０４】
上記のように、各実施例では、この発明によるマルチゲートＦＥＴデバイスの性能を詳細に評価した。
その結果、本発明のように、ゲート電極の中間部分（ゲート電極の２つの端部の間）にバランス抵抗器を接続した場合には、従来のように、ゲート電極の一方の端部に接続したものと比較すると、低い相互変調歪み（ＩＭＤ）及び低い高調波歪み（ＨＤ）を達成することができることが判明した。
【０１０５】
図１５Ａと図１５Ｂは、ゲート幅４ｍｍのトリプルゲートＨＥＭＴデバイスのゲート電圧Ｖｇを関数としたＩＭＤについて、従来例と本発明とを比較するもので、図１５Ａは従来例を示し、図１５Ｂは本発明によるものを示している。
【０１０６】
図１５Ｂから明らかであるように、本発明では、広い動作温度範囲において、低いＩＭＤを得ることができる。デバイスがＶｇ＝−２．５Ｖで動作している場合には、８５℃で６ｄＢの改善が達成出来る。なお、トリプルゲートＨＥＭＴのＨＤもまた、この発明を用いることにより改善される。
【０１０７】
図１６Ａと図１６Ｂは、ゲート幅４ｍｍのトリプルゲートＨＥＭＴデバイスの入力ＲＦ電力（Ｐｉｎ）を関数としてＨＤについて、従来例と本発明とを比較するもので、図１６Ａは従来例を示し、図１６Ｂは本発明によるものを示している。
【０１０８】
ゲート幅の中間部分に接続されたバランス抵抗器を有するデバイスでは、８５℃でより低いＨＤが得られる。このことは、本発明は広い動作温度範囲で低いＨＤを達成することができることを示している。
【０１０９】
上記したように、好適な実施例では、ゲート電極は、ソース電極フィンガとドレイン電極フィンガの周囲を包囲しており、その結果、メアンダ状に配置されたゲート電極の屈曲領域もデバイスの１部分としてデバイス性能に寄与している。
【０１１０】
なお、この発明は上記のような場合に制限されるものではない。ゲート間伝導領域が、屈曲領域を含むゲート電極に沿って形成されている限り、バランス抵抗器とゲート間伝導領域との間の電気的な接触を形成するために、バランス抵抗器への接触は、屈曲領域でなすことができる。
【０１１１】
上記したように、スイッチ素子に関する本発明のマルチゲートＦＥＴデバイスは、下記のような長所を有している。
１．デバイスのレイアウトにおいて、最小の変更で伝導領域に沿う電圧降下を減少することが出来る。
２．低い挿入損失を保持するとともに、オフ状態における直線性を改善することが出来る。
３．バランス抵抗器により占有されるエリアを最小限にし、そしてその結果として、全チップサイズを最小限にすることが出来る。
【０１１２】
この発明の実施例は詳細に述べたが、上記に開示された事例から、当業者により多くの改良や変更がなされるかもしれない。したがって、この発明に基づく如何なる改良や変更も、各請求項によって定義される権利範囲内にあると考える。
【符号の説明】
【０１１３】
３１０                      基板
３２０                      多層構造
３２１                      バッファ層
３２２                      チャネル層
４０１                      ソース電極フィンガ
４０２                      ドレイン電極フィンガ
４０３                      ゲート電極
４０４                      ゲート間伝導領域
４０５                      抵抗素子
４０６１                    屈曲領域
【図１】
0005649687.tif 000002
【図３】
0005649687.tif 000003
【図４Ｂ】
0005649687.tif 000004
【図４Ｃ】
0005649687.tif 000005
【図１５Ａ】
0005649687.tif 000006
【図１５Ｂ】
0005649687.tif 000007
【図１６Ａ】
0005649687.tif 000008
【図１６Ｂ】
0005649687.tif 000009
【図２Ａ】
0005649687.tif 000010
【図２Ｂ】
0005649687.tif 000011
【図４Ａ】
0005649687.tif 000012
【図５】
0005649687.tif 000013
【図６】
0005649687.tif 000014
【図７】
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【図８】
0005649687.tif 000016
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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