(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された、ｎ型不純物領域およびｐ型不純物領域とを有するトランジスタ形成領域と、
前記ｐ型不純物領域に配置された機能用ｎチャネル型トランジスタと、
前記ｎ型不純物領域に配置された機能用ｐチャネル型トランジスタと、
前記ｐ型不純物領域の、平面視における前記機能用ｎチャネル型トランジスタの周辺に複数配置された第１の周辺用トランジスタと、
前記ｎ型不純物領域の、平面視における前記機能用ｐチャネル型トランジスタの周辺に複数配置された第２の周辺用トランジスタとを備えており、
少なくとも複数の前記第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように配置され、
前記ｎ型不純物領域およびｐ型不純物領域の面積の和の５５％を超えるように前記ｐ型不純物領域が配置され、
前記機能用ｎチャネル型トランジスタおよび前記第１および第２の周辺用トランジスタのうちの前記周辺用ｎ型ゲート構造体が形成されるｎ型開口領域の面積が、前記ｎ型不純物領域および前記ｐ型不純物領域の面積の和の５５％以下となるように前記ｎ型開口領域が配置される、半導体装置。
【請求項２】
前記機能用ｎチャネル型トランジスタおよび前記周辺用ｎ型ゲート構造体は、ｎ型用絶縁膜としてランタンを含んでおり、前記機能用ｐチャネル型トランジスタおよび前記周辺用ｐ型ゲート構造体は、ｐ型用絶縁膜としてアルミニウムの酸化膜を含んでいる、請求項１に記載の半導体装置。
【請求項３】
複数の前記第１および第２の周辺用トランジスタは、平面視において直線状に１列に並ぶように形成されたｎ型開口領域およびｐ型形成領域の内部に配置される、請求項１または２に記載の半導体装置。
【請求項４】
平面視において複数の前記第１および第２の周辺用トランジスタのそれぞれの配列を結んでできる直線は互いに直交する、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
平面視において複数の前記第１および第２の周辺用トランジスタのそれぞれの配列を結んでできる直線は互いに鋭角で交わる、請求項１〜３のいずれかに記載の半導体装置。
【請求項６】
複数の前記第１および第２の周辺用トランジスタのうち少なくとも一部は、平面視において前記周辺用ｎ型ゲート構造体と前記周辺用ｐ型ゲート構造体とが互いに隣接するように配置される、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
半導体基板の主表面上に、ｎ型不純物領域およびｐ型不純物領域を形成する工程と、
前記ｐ型不純物領域に機能用ｎチャネル型トランジスタを形成する工程と、
前記ｎ型不純物領域に機能用ｐチャネル型トランジスタを形成する工程と、
前記ｐ型不純物領域の、平面視における前記機能用ｎチャネル型トランジスタ以外の領域に複数の第１の周辺用トランジスタを形成する工程と、
前記ｎ型不純物領域の、平面視における前記機能用ｐチャネル型トランジスタ以外の領域に複数の第２の周辺用トランジスタを形成する工程とを備えており、
少なくとも複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成され、
前記ｎ型不純物領域および前記ｐ型不純物領域を形成する工程においては、前記ｎ型不純物領域およびｐ型不純物領域の面積の和の５５％を超えるように前記ｐ型不純物領域が形成され、
前記第１および第２の周辺用トランジスタを形成する工程においては、前記機能用ｎチャネル型トランジスタおよび前記第１および第２の周辺用トランジスタのうちの前記周辺用ｎ型ゲート構造体が形成されるｎ型開口領域の面積が、前記ｎ型不純物領域および前記ｐ型不純物領域の面積の和の５５％以下となるように前記ｎ型開口領域が形成される、半導体装置の製造方法。
【請求項８】
前記機能用ｎチャネル型トランジスタおよび前記周辺用ｎ型ゲート構造体は、ｎ型用絶縁膜としてランタンを含んでおり、前記機能用ｐチャネル型トランジスタおよび前記周辺用ｐ型ゲート構造体は、ｐ型用絶縁膜としてアルミニウムの酸化膜を含んでいる、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１および第２の周辺用トランジスタを形成する工程においては、前記機能用ｎチャネル型トランジスタの形成領域の平面視における面積および前記機能用ｐチャネル型トランジスタの形成領域の平面視における面積のデータを基準の面積と比較した結果に応じて、前記周辺用ｎ型ゲート構造体が形成される前記ｎ型開口領域の平面視における面積を調整する、請求項７に記載の半導体装置の製造方法。
【請求項１０】
複数の前記第１および第２の周辺用トランジスタは、平面視において直線状に１列に並ぶように形成された前記ｎ型開口領域およびｐ型形成領域の内部に形成される、請求項７または９に記載の半導体装置の製造方法。
【請求項１１】
平面視において複数の前記第１および第２の周辺用トランジスタのそれぞれの配列を結んでできる直線は互いに直交する、請求項７〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
平面視において複数の前記第１および第２の周辺用トランジスタのそれぞれの配列を結んでできる直線は互いに鋭角で交わる、請求項７〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１３】
複数の前記第１および第２の周辺用トランジスタのうち少なくとも一部は、平面視において前記周辺用ｎ型ゲート構造体と前記周辺用ｐ型ゲート構造体とが互いに隣接するように配置される、請求項７〜１２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、より特定的には、高誘電率の絶縁膜を有するｎチャネル型トランジスタおよびｐチャネル型トランジスタを備える半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ｎチャネル型ＭＩＳ（Metal Insulator Semiconductor）トランジスタおよびｐチャネル型ＭＩＳトランジスタを有するＣＭＩＳ（Complementary Metal Insulator Semiconductor）トランジスタが広く用いられている。ＣＭＩＳトランジスタにおいては、トランジスタとして機能する正規の（機能用）ｎチャネル型トランジスタおよびｐチャネル型トランジスタの周辺には、正規のトランジスタとは異なるいわゆるダミーパターンが複数配置される。このダミーパターンは、半導体集積回路の製造工程において形成される層間絶縁膜などの最上面を平坦化するＣＭＰ（Chemical Mechanical Polishing）と呼ばれる処理において、当該最上面の平坦性がより高くなることを目的として形成される。正規の機能回路の周辺に複数のダミーパターンが形成された半導体集積回路装置は、たとえば特開２００７−２５０７０５号公報（以下、「特許文献１」と記す）に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２５０７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＣＭＩＳトランジスタにおいては近年、各トランジスタに用いられるゲート絶縁膜の誘電率を高くする要請がある。このためｎチャネル型トランジスタにはたとえばランタン（Ｌａ）系の仕事関数金属膜、ｐチャネル型トランジスタにはたとえば酸化アルミニウム（ＡｌＯ）系の仕事関数金属膜が、高誘電率のゲート絶縁膜として用いられることがある。
【０００５】
従来から設計されるＣＭＩＳトランジスタにおいては、たとえばｐ型シリコンの基板にｎ型ウェル領域や必要に応じてｐ型ウェル領域が形成されることにより、ｐ型シリコンの基板にｎ型不純物領域とｐ型不純物領域とが並列する構成を有している。このようにウェル領域に基づいてトランジスタの形成領域を区画する場合、一般的にｐ型ウェル領域が全体の５５％〜８０％程度と、ｎ型ウェル領域に比べて大きな割合となる。このため形成されるトランジスタは、正規の機能用のトランジスタ、ダミーパターンともに、ｎチャネル型トランジスタの割合が高くなる。
【０００６】
ここで上記のランタン系の高誘電率の絶縁膜を有するｎチャネル型トランジスタを形成する場合、当該絶縁膜の形成時に、レジストを用いたパターニングを行なえば、形成される絶縁膜に異物が付着される可能性がある。すなわち通常の写真製版技術の後のエッチングによりゲート絶縁膜がパターニングされる際に、ゲート絶縁膜やゲート電極の側面（エッジ）部にフッ化ランタン（ＬａＦ）の異物が付着される可能性がある。フッ化ランタンの異物が付着されると、当該ｎチャネル型トランジスタの性能が低下し、不良の発生を誘発する。特許文献１にはこのような問題およびそれを解決する手段が具体的に記載されていない。
【０００７】
本発明は以上の問題に鑑みなされるものである。その目的は、高誘電率の絶縁膜を有するｎチャネル型トランジスタやｐチャネル型トランジスタを有する半導体装置において、ｎチャネル型トランジスタのゲート絶縁膜の側面への異物の付着を抑制する半導体装置、およびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一実施例による半導体装置は以下の構成を備えている。
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、ｎ型不純物領域およびｐ型不純物領域とを有するトランジスタ形成領域と、ｐ型不純物領域に配置された機能用ｎチャネル型トランジスタと、ｎ型不純物領域に配置された機能用ｐチャネル型トランジスタと、ｐ型不純物領域の、平面視における機能用ｎチャネル型トランジスタの周辺に複数配置された第１の周辺用トランジスタと、ｎ型不純物領域の、平面視における機能用ｐチャネル型トランジスタの周辺に複数配置された第２の周辺用トランジスタとを備えている。少なくとも複数の上記第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように配置される。上記ｎ型不純物領域およびｐ型不純物領域の面積の和の５５％を超えるようにｐ型不純物領域が配置される。上記機能用ｎチャネル型トランジスタおよび第１および第２の周辺用トランジスタのうちの周辺用ｎ型ゲート構造体が形成されるｎ型開口領域の面積が、ｎ型不純物領域およびｐ型不純物領域の面積の和の５５％以下となるようにｎ型開口領域が配置される。
上記半導体装置は、主表面を有する半導体基板と、主表面上に形成された、ｎ型不純物領域およびｐ型不純物領域とを有するトランジスタ形成領域と、ｐ型不純物領域に配置された機能用ｎチャネル型トランジスタと、ｎ型不純物領域に配置された機能用ｐチャネル型トランジスタと、ｐ型不純物領域の、平面視における機能用ｎチャネル型トランジスタの周辺に複数配置された第１の周辺用トランジスタと、ｎ型不純物領域の、平面視における機能用ｐチャネル型トランジスタの周辺に複数配置された第２の周辺用トランジスタとを備えている。少なくとも複数の上記第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように配置される。
【０００９】
本発明の一実施例による半導体装置の製造方法は以下の工程を備えている。
まず半導体基板の主表面上に、ｎ型不純物領域およびｐ型不純物領域が形成される。上記ｐ型不純物領域に機能用ｎチャネル型トランジスタが形成される。上記ｎ型不純物領域に機能用ｐチャネル型トランジスタが形成される。上記ｐ型不純物領域の、平面視における機能用ｎチャネル型トランジスタ以外の領域に複数の第１の周辺用トランジスタが形成される。上記ｎ型不純物領域の、平面視における機能用ｐチャネル型トランジスタ以外の領域に複数の第２の周辺用トランジスタが形成される。少なくとも複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。上記ｎ型不純物領域およびｐ型不純物領域を形成する工程においては、ｎ型不純物領域およびｐ型不純物領域の面積の和の５５％を超えるようにｐ型不純物領域が形成される。第１および第２の周辺用トランジスタを形成する工程においては、機能用ｎチャネル型トランジスタおよび第１および第２の周辺用トランジスタのうちの周辺用ｎ型ゲート構造体が形成されるｎ型開口領域の面積が、ｎ型不純物領域およびｐ型不純物領域の面積の和の５５％以下となるようにｎ型開口領域が形成される。
まず半導体基板の主表面上に、ｎ型不純物領域およびｐ型不純物領域が形成される。上記ｐ型不純物領域に機能用ｎチャネル型トランジスタが形成される。上記ｎ型不純物領域に機能用ｐチャネル型トランジスタが形成される。上記ｐ型不純物領域の、平面視における機能用ｎチャネル型トランジスタ以外の領域に複数の第１の周辺用トランジスタが形成される。上記ｎ型不純物領域の、平面視における機能用ｐチャネル型トランジスタ以外の領域に複数の第２の周辺用トランジスタが形成される。少なくとも複数の第１の周辺用トランジスタは、周辺用ｎ型ゲート構造体と周辺用ｐ型ゲート構造体とが混在するように形成される。
【発明の効果】
【００１０】
本実施例の半導体装置およびその製造方法によれば、第１の周辺用トランジスタの一部は周辺用ｐ型ゲート構造体となる。すなわち、第１の周辺トランジスタ全体に対する周辺用ｎ型ゲート構造体の割合が小さくなる。このため、ｎチャネル型トランジスタがランタン系の絶縁膜を有する場合においても、ｎチャネル型トランジスタの絶縁膜の側面に異物が付着される可能性が低減され、当該半導体装置の歩留まり低下などが抑制される。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う部分を通る、特にゲート電極の構成を詳細に示す断面図である。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う部分を通る、特にゲート電極の構成を詳細に示す断面図である。
【図４】図２の断面図に示す構成を形成する第１工程を示す断面図である。
【図５】図３の断面図に示す構成を形成する第１工程を示す断面図である。
【図６】図２の断面図に示す構成を形成する第２工程を示す断面図である。
【図７】図３の断面図に示す構成を形成する第２工程を示す断面図である。
【図８】図２の断面図に示す構成を形成する第３工程を示す断面図である。
【図９】図３の断面図に示す構成を形成する第３工程を示す断面図である。
【図１０】図２の断面図に示す構成を形成する第４工程を示す断面図である。
【図１１】図３の断面図に示す構成を形成する第４工程を示す断面図である。
【図１２】図２の断面図に示す構成を形成する第５工程を示す断面図である。
【図１３】図３の断面図に示す構成を形成する第５工程を示す断面図である。
【図１４】図２の断面図に示す構成を形成する、図１２に続く各工程を経た後の状態を示す断面図である。
【図１５】図３の断面図に示す構成を形成する、図１３に続く各工程を経た後の状態を示す断面図である。
【図１６】ＮＭＩＳ構造形成領域の面積割合を調整する工程を示すフローチャートである。
【図１７】比較例である半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図１８】図１７のＸＶＩＩＩ−ＸＶＩＩＩ線に沿う部分を通る、特にゲート電極の構成を詳細に示す断面図である。
【図１９】図１８の断面図に示す構成を形成する第１工程を示す断面図である。
【図２０】図１８の断面図に示す構成を形成する第２工程を示す断面図である。
【図２１】図１８の断面図に示す構成を形成する第３工程を示す断面図である。
【図２２】図１８の断面図に示す構成を形成する第４工程を示す断面図である。
【図２３】図１８の断面図に示す構成を形成する第５工程を示す断面図である。
【図２４】本発明の実施の形態２の第１実施例に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図２５】本発明の実施の形態２の第２実施例に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図２６】本発明の実施の形態２の第３実施例に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図２７】本発明の実施の形態２の第４実施例に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図２８】本発明の実施の形態３の第１実施例に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図２９】本発明の実施の形態３の第２実施例に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図３０】本発明の実施の形態４の第１実施例に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【図３１】本発明の実施の形態４の第２実施例に係る半導体装置の、ｎ型およびｐ型ウェル領域における機能用トランジスタとダミー用トランジスタとの配置を示す概略平面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態における半導体装置は、半導体基板の主表面上に、ＮＭＩＳ領域とＰＭＩＳ領域とが形成された構成となっている。たとえばＮＭＩＳ領域とＰＭＩＳ領域とを合わせた、図１に示す平面視における略正方形状の１つの領域が、トランジスタ形成領域として形成され、１つの半導体チップを構成する。なお半導体基板は、たとえばｐ型のシリコン単結晶からなる基板であることが好ましい。
【００１３】
ＮＭＩＳ領域にはｎチャネル型トランジスタとして機能する機能用ＮＭＩＳトランジスタ（機能用ｎチャネル型トランジスタ）が形成されるため、ｐ型ウェル領域ＰＷＬ（ｐ型不純物領域）が形成されている。同様にＰＭＩＳ領域にはｐチャネル型トランジスタとして機能する機能用ＰＭＩＳトランジスタ（機能用ｐチャネル型トランジスタ）が形成されるため、ｎ型ウェル領域ＮＷＬ（ｎ型不純物領域）が形成されている。
【００１４】
図１〜図３を参照して、ＮＭＩＳ領域の機能用ＮＭＩＳトランジスタは、ｎ型活性領域ＡＣＮとｎ型ゲート電極ＧＴＮとを有するいわゆるＮＭＩＳ構造を含んでいる。なおここでｎ型活性領域ＡＣＮとは、ｎチャネル型ＭＩＳトランジスタを構成するソース領域およびドレイン領域となる領域を意味する。またここでｎ型ゲート電極ＧＴＮとは、ｎチャネル型ＭＩＳトランジスタを構成する上部電極とその下部のゲート絶縁膜とを合わせた領域を意味する。なお図２および図３の断面図は、ゲート電極の断面構造を示すものであり、活性領域については図示が省略されている。
【００１５】
同様にＰＭＩＳ領域の機能用ＰＭＩＳトランジスタは、ｐ型活性領域ＡＣＰとｐ型ゲート電極ＧＴＰとを有するいわゆるＰＭＩＳ構造を含んでいる。なおここでｐ型活性領域ＡＣＰとは、ｐチャネル型ＭＩＳトランジスタを構成するソース領域およびドレイン領域となる領域を意味する。またここでｐ型ゲート電極ＧＴＰとは、ｐチャネル型ＭＩＳトランジスタを構成する上部電極とその下部のゲート絶縁膜とを合わせた領域を意味する。
【００１６】
ＮＭＩＳ領域のうち機能用ＮＭＩＳトランジスタ以外の領域には、複数のダミー用トランジスタ（第１の周辺用トランジスタ）として、ダミー用ＮＭＩＳトランジスタ（周辺用ｎ型ゲート構造体）と、ダミー用ＰＭＩＳトランジスタ（周辺用ｐ型ゲート構造体）とが混在するように配置されている。第１の周辺用トランジスタとは、ＮＭＩＳ領域に形成されるすべてのダミー用ＮＭＩＳトランジスタおよびダミー用ＰＭＩＳトランジスタを指すものとする。ダミー用ＮＭＩＳトランジスタは、ダミー用ｎ型活性領域ＡＣＮＤとダミー用ｎ型ゲート電極ＧＴＮＤとを有するいわゆるＮＭＩＳ構造を含んでいる。またダミー用ＰＭＩＳトランジスタは、ダミー用ｐ型活性領域ＡＣＰＤとダミー用ｐ型ゲート電極ＧＴＰＤとを有するいわゆるＰＭＩＳ構造を含んでいる。ダミー用ＮＭＩＳトランジスタおよびダミー用ＰＭＩＳトランジスタは、機能用ＮＭＩＳトランジスタの周辺に、互いに間隔を空けて形成されている。
【００１７】
またＰＭＩＳ領域のうち機能用ＮＭＩＳトランジスタ以外の領域には、複数のダミー用トランジスタ（第２の周辺用トランジスタ）として、ＮＭＩＳ領域と同様にダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが混在するように配置されている。第２の周辺用トランジスタとは、ＰＭＩＳ領域のダミー用トランジスタすべてを指すものとする。ここでダミー用ＮＭＩＳ（ＰＭＩＳ）トランジスタは、ダミー用活性領域とダミー用ゲート電極、ゲート絶縁膜からなる構造体である点で、機能用ＮＭＩＳ（ＰＭＩＳ）トランジスタと同様である。しかしダミー用ＮＭＩＳ（ＰＭＩＳ）トランジスタは、機能用ＮＭＩＳ（ＰＭＩＳ）トランジスタのようにトランジスタとしての機能を備えない、単にトランジスタと同様の構造体であってもよい。
【００１８】
主に図１を参照して、上記のＮＭＩＳ構造を有する機能用ＮＭＩＳトランジスタおよびダミー用ＮＭＩＳトランジスタにおいて、平面視における活性領域ＡＣＮ、ＡＣＮＤの周囲にはＮＭＩＳ構造形成領域ＮＭＲ（ｎ型開口領域）が形成されている。ＮＭＩＳ構造形成領域ＮＭＲとはｎ型ゲート電極ＧＴＮ、ＧＴＮＤと活性領域ＡＣＮ、ＡＣＮＤとを有するＮＭＩＳ構造が形成される領域である。通常はＮＭＩＳ構造形成領域ＮＭＲは、活性領域ＡＣＮ、ＡＣＮＤよりも広い。すなわち機能用ＮＭＩＳトランジスタやダミー用ＮＭＩＳトランジスタは、ＮＭＩＳ構造形成領域ＮＭＲの内部に形成される。
【００１９】
また同様に、ＰＭＩＳ構造を有する機能用ＰＭＩＳトランジスタおよびダミー用ＰＭＩＳトランジスタにおいて、平面視における活性領域ＡＣＰ、ＡＣＰＤの周囲はＰＭＩＳ構造形成領域ＰＭＲ（ｐ型形成領域）が形成されている。ＰＭＩＳ構造形成領域ＰＭＲとはｐ型ゲート電極ＧＴＰ、ＧＴＰＤと活性領域ＡＣＰ、ＡＣＰＤとを有するＰＭＩＳ構造が形成される領域である。通常はＰＭＩＳ構造形成領域ＰＭＲは、活性領域ＡＣＰ、ＡＣＰＤよりも広い。すなわち機能用ＰＭＩＳトランジスタやダミー用ＰＭＩＳトランジスタは、ＰＭＩＳ構造形成領域ＰＭＲの内部に形成される。なお図を見やすくするため、ダミー用ＰＭＩＳトランジスタの活性領域ＡＣＰＤの周囲にはＰＭＩＳ構造形成領域ＰＭＲの図示がなされていない。しかしダミー用トランジスタが形成される領域における、ＮＭＩＳ構造形成領域ＮＭＲ以外の領域はＰＭＩＳ構造形成領域ＰＭＲである。
【００２０】
以上の態様でＮＭＩＳ領域、ＰＭＩＳ領域ともにＮＭＩＳ構造形成領域ＮＭＲとＰＭＩＳ構造形成領域ＰＭＲとの両方が形成される。このため図１においてはＮＭＩＳ領域、ＰＭＩＳ領域ともにダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが混在している。
【００２１】
ここで一般にＮＭＩＳ領域はＰＭＩＳ領域よりも、半導体基板の主表面上にて占める面積の割合が大きく、具体的には上記ＮＭＩＳ領域の面積は、トランジスタ形成領域全体の面積の５５％を超え８０％以下となる。すなわち逆に、上記ＰＭＩＳ領域の面積は、トランジスタ形成領域全体の面積の２０％以上４５％未満となる。このときのＮＭＩＳ構造形成領域ＮＭＲの面積の和は、ＮＭＩＳ領域とＰＭＩＳ領域との面積の和（トランジスタ形成領域の全体の面積）の５５％以下であることが好ましく、５０％であることがより好ましい。
【００２２】
ＮＭＩＳ領域、ＰＭＩＳ領域ともに、複数のダミー用トランジスタは、図１の上下方向に関して、仮想の直線ｌ上にゲート電極ＧＴＮＤ、ＧＴＰＤが揃うように配置されるのではなく、直線ｌから互いに位置がずれるように配置されている。これに対してこれらのダミー用トランジスタは、図１の左右方向に関しては、仮想の直線ｍ上にゲート電極ＧＴＮＤ、ＧＴＰＤがすべて同様に揃うように、直線状に並んでいる。このような構成とするために、図１のＮＭＩＳ領域の下方において、複数のダミー用ＮＭＩＳトランジスタは、１本の直線状のＮＭＩＳ構造形成領域ＮＭＲに重なるように配置されている。ＮＭＩＳ構造形成領域ＮＭＲが間引かれた領域としてのＰＭＩＳ構造形成領域ＰＭＲについても同様に１本の直線状に配置されており、このＰＭＩＳ構造形成領域ＰＭＲに重なるように複数のダミー用ＰＭＩＳトランジスタが直線状に並んでいる。このように、ダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとのそれぞれが直線状に並ぶように配置されることにより、ＮＭＩＳ領域においてダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが混在している。
【００２３】
ただしＮＭＩＳ領域、ＰＭＩＳ領域ともに、図１における機能用トランジスタの右側に上下方向１列に並ぶダミー用トランジスタは、ダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが交互に並ぶように（互いに隣接するように）配置されている。このように互いに隣り合うダミー用トランジスタにおいて、ＮＭＩＳ構造とＰＭＩＳ構造とが連続しないように配置される領域も存在する。このようにすれば、当該領域のダミー用活性領域ＡＣＮＤ、ＡＣＰＤを形成する際の写真製版技術に用いる注入レジストの剥離が容易になる。これはＮＭＩＳ構造形成領域ＮＭＲとＰＭＩＳ構造形成領域ＰＭＲとが主表面上において小さい面積となるため、当該注入レジストのパターン表面上への付着力が小さくなるためである。
【００２４】
上記のＮＭＩＳ構造を有する機能用ＮＭＩＳトランジスタおよびダミー用ＮＭＩＳトランジスタにおいては、ゲート電極ＧＴＮ、ＧＴＮＤは以下の積層構造からなる。すなわち主に図２および図３を参照して、ゲート電極ＧＴＮ、ＧＴＮＤは、ゲート絶縁膜ＬＩ（ｎ型用絶縁膜）、金属電極ＧＥ、多結晶シリコン電極ＰＥがこの順に積層された構造を有している。また上記のＰＭＩＳ構造を有する機能用ＰＭＩＳトランジスタおよびダミー用ＰＭＩＳトランジスタにおいては、ゲート電極ＧＴＰ、ＧＴＰＤは以下の積層構造からなる。すなわちゲート電極ＧＴＰ、ＧＴＰＤは、ゲート絶縁膜ＨＫ（ｐ型用絶縁膜）、仕事関数金属膜ＷＦＦ（ｐ型用絶縁膜）、金属電極ＧＥ、多結晶シリコン電極ＰＥがこの順に積層された構造を有している。
【００２５】
上記のＮＭＩＳ構造におけるゲート絶縁膜ＬＩは、たとえば高誘電率のハフニウム（Ｈｆ）、珪素（Ｓｉ）やジルコニウム（Ｚｒ）の酸化物からなる薄膜と、ランタンからなる薄膜とが拡散することにより形成された、ランタンを含む絶縁膜である。また上記のＰＭＩＳ構造におけるゲート絶縁膜ＨＫは、たとえば高誘電率のハフニウム（Ｈｆ）、珪素（Ｓｉ）やジルコニウム（Ｚｒ）の酸化物からなる薄膜と、たとえば酸化アルミニウム（アルミニウムの酸化膜）とが拡散することにより形成された、アルミニウムを含む絶縁膜である。さらに金属電極ＧＥは、たとえば窒化チタン（ＴｉＮ）からなる薄膜である。
【００２６】
なお図１の上面図においては、半導体基板ＳＵＢの主表面上でのＮＭＩＳ領域、ＰＭＩＳ領域の面積比、各領域に機能用トランジスタが形成されること、各領域に複数のダミー用トランジスタが配置される態様のみ記載している。つまり機能用トランジスタの面積占有率や数量、位置などは表わしていない。具体的には、図１には機能用ＮＭＩＳトランジスタと機能用ＰＭＩＳトランジスタとが１つずつ図示されているが、実際には両者とも複数形成される。また図２や図３の断面図においては、上記のｐ型ウェル領域ＰＷＬやｎ型ウェル領域ＮＷＬ（トランジスタ形成領域）や各ＭＩＳトランジスタが半導体基板ＳＵＢの主表面上に形成されることを明示するため、図１の端部に半導体基板ＳＵＢが示されている。
【００２７】
次に、本実施の形態の半導体装置として、図１〜図３に示すトランジスタ形成領域の製造方法について、図４〜図１３を用いて説明する。
【００２８】
図４および図５を参照して、まず図１〜図３に示すように、たとえば半導体チップを構成する、ｐ型シリコンの半導体基板ＳＵＢの主表面上が、ＮＭＩＳ領域とＰＭＩＳ領域とに区画される。ここでＮＭＩＳ領域の平面視における面積が、ＮＭＩＳ領域とＰＭＩＳ領域との面積の和の５５％を超えるように、より好ましくは５５％を超え８０％以下となるように区画されることが好ましい。
【００２９】
次に、半導体基板ＳＵＢの一方（図の上側）の主表面上、より具体的には半導体基板ＳＵＢの一方の主表面から内部の所望の厚み分の領域に、たとえば通常の写真製版技術およびイオン注入技術により、ｐ型ウェル領域ＰＷＬとｎ型ウェル領域ＮＷＬとが形成される。
【００３０】
また上記のＮＭＩＳ構造やＰＭＩＳ構造を形成しようとする領域の周囲には、分離絶縁膜ＳＩが形成される。分離絶縁膜ＳＩはたとえばシリコン酸化膜（ＳｉＯ2）により形成され、後に形成される隣り合うトランジスタ間を電気的に分離するものである。
【００３１】
上記のウェル領域ＮＷＬ、ＰＷＬや分離絶縁膜ＳＩが形成された半導体基板ＳＵＢの主表面上に、通常の成膜方法により、ゲート絶縁膜ＨＫ、仕事関数金属膜ＷＦＦ、金属電極ＧＥがこの順に形成される。その後、通常の写真製版技術により、機能用ＮＭＩＳトランジスタおよびダミー用ＮＭＩＳトランジスタのＮＭＩＳ構造形成領域ＮＭＲが形成される領域において開口されたレジストパターンＲＳが形成される。図４に示すとおり、ＮＭＩＳ領域でもレジストパターンＲＳが開口されない領域（ＰＭＩＳ構造形成領域ＰＭＲとなる領域）が形成される。また図５に示すとおり、ＰＭＩＳ領域でもレジストパターンＲＳが開口される領域（ＮＭＩＳ構造形成領域ＮＭＲとなる領域）が形成される。このため最終的に、ＮＭＩＳ領域、ＰＭＩＳ領域ともにＮＭＩＳ構造とＰＭＩＳ構造とのダミー用トランジスタが混在するように形成される。
【００３２】
図６および図７を参照して、通常のエッチングにより、図４および図５のレジストパターンＲＳの開口部の金属電極ＧＥおよび仕事関数金属膜ＷＦＦが除去される。
【００３３】
図８および図９を参照して、図６および図７の工程で形成されたパターンの全面に、通常の成膜方法により、たとえばランタン系薄膜ＬＯが堆積される。
【００３４】
図１０および図１１を参照して、まず金属電極ＧＥと仕事関数金属膜ＷＦＦとが除去された領域において、ランタン系薄膜ＬＯを構成する材料が、その下のゲート絶縁膜ＨＫの内部に拡散され、単一の絶縁膜としてのランタン絶縁膜ＬＩが形成される。ここでランタン系薄膜ＬＯは、たとえば熱拡散により、ゲート絶縁膜ＨＫの各位置に対して濃度がゆるやかに勾配するように拡散される。
【００３５】
その後、図６および図７の工程において除去されなかった金属電極ＧＥおよび仕事関数金属膜ＷＦＦの上のランタン系薄膜ＬＯが除去される。次にここで形成されたパターンの全面に、通常の成膜方法により、上記の金属電極ＧＥと同一の材質からなる金属電極ＧＥおよび多結晶シリコン電極ＰＥが形成される。なお図１０および図１１においては、ランタン絶縁膜ＬＩ上と仕事関数金属膜ＷＦＦ上との金属電極ＧＥの厚みの差は無視している。
【００３６】
図１２および図１３を参照して、通常の写真製版技術およびエッチングにより、ゲート絶縁膜ＨＫ、ＬＩと仕事関数金属膜ＷＦＦと金属電極ＧＥと多結晶シリコン電極ＰＥとのそれぞれがパターニングされる。このようにして、ｎ型ゲート電極ＧＴＮ、ｐ型ゲート電極ＧＴＰ、ダミー用ｎ型ゲート電極ＧＴＮＤ、ダミー用ｐ型ゲート電極ＧＴＰＤのそれぞれが形成される。このように各種ゲート電極が形成された後、当該半導体基板ＳＵＢ全体が洗浄される。
【００３７】
図１４および図１５を参照して、通常の写真製版技術およびイオン注入技術を用いてゲート絶縁膜ＧＩが形成された領域の周囲（図の左右側）にはｎ型不純物ＮＲ（図１の活性領域ＡＣＮ、ＡＣＮＤに相当）および低濃度ｎ型不純物ＮＮＲが形成される。同様に、ゲート絶縁膜ＨＫが形成された領域の周囲（図の左右側）にはｐ型不純物ＰＲ（図１の活性領域ＡＣＰ、ＡＣＰＤに相当）および低濃度ｐ型不純物ＰＰＲが形成される。
【００３８】
以上により、各機能用トランジスタおよびダミー用トランジスタのＮＭＩＳ構造やＰＭＩＳ構造が形成される。ＮＭＩＳ構造は図４および図５の工程において、レジストパターンＲＳが除去された領域に形成され、ＰＭＩＳ構造は図４および図５の工程において、レジストパターンＲＳが除去されなかった領域に形成される。
【００３９】
その後、各ゲート電極の周囲（図１４および図１５の左右側）には、たとえばエッチバックにより、たとえばシリコン酸化膜よりなる側壁絶縁膜ＳＷが形成される。また各ゲート電極および不純物の表面上にはシリサイド層ＳＣが形成される。シリサイド層ＳＣは、パターンの表面全面を覆うように高融点金属層を形成した後に熱処理を加えて高融点金属とシリコンとを反応させることにより形成される。
【００４０】
さらにその後、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン酸化膜からなる層間絶縁膜ＩＩ１が形成される。その後、当該層間絶縁膜ＩＩ１がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法により上面が平坦となるように研磨される。さらに通常の写真製版技術およびエッチング技術により、層間絶縁膜ＩＩ１にコンタクトホールが形成される。コンタクトホールの内部の側面はたとえばタンタル（Ｔａ）などからなるバリアメタルＢＲＬで覆われ、コンタクトホールの内部はたとえばタングステン（Ｗ）よりなる導電膜Ｃ１で充填される。
【００４１】
さらに通常の写真製版技術およびエッチング技術により、たとえばアルミニウム（Ａｌ）からなる金属配線Ｍ１が形成される。金属配線Ｍ１はコンタクトＣ１を通じてｎ型不純物ＮＲ、ｐ型不純物ＰＲに電気的に接続されるように形成される。
【００４２】
さらに層間絶縁膜ＩＩ１、金属配線Ｍ１上に層間絶縁膜ＩＩ２が形成される。その後もさらに上部の層が積層されてもよいが、ここでは説明を省略する。
【００４３】
次に、特に各々のダミー用ＭＩＳトランジスタにおいて、ＮＭＩＳ構造およびＰＭＩＳ構造のいずれを採択するかを決定する工程について説明する。
【００４４】
図１６を参照して、図４および図５の工程において、レジストパターンＲＳが開口されたＮＭＩＳ構造形成領域ＮＭＲの範囲を決定する際に、以下に示す各処理がなされる。まずたとえばグロー放電発光分光法を用いて分析された、任意のトランジスタ形成領域の表面上のＧＤＳ（Glow Discharge Spectroscopy）データにより、トランジスタ形成領域（ＧＤＳで分析された領域）内のＮＭＩＳ構造形成領域ＮＭＲの、平面視における面積の割合（開口率）が算出される。その結果がたとえば所望の値である５５％以下であれば、当該トランジスタ形成領域の製造工程のうち、上記図４および図５のレジストパターンＲＳを形成するマスクをそのまま用いる（すなわちダミー用ＮＭＩＳトランジスタを追加で形成しない）。
【００４５】
ただし上記の結果がたとえば所望の値よりも高く５５％を超えていれば、ダミー用ＮＭＩＳトランジスタを形成する領域を減らす調整を行なう。
【００４６】
より具体的には、以下に述べる手順を用いた算出がなされる。ここでたとえば、ＮＭＩＳ領域における機能用ＮＭＩＳトランジスタが形成されるためのＮＭＩＳ構造形成領域ＮＭＲの大きさが、トランジスタ形成領域全体の２０％であり、ＰＭＩＳ領域における機能用ＰＭＩＳトランジスタが形成されるためのＰＭＩＳ構造形成領域ＰＭＲの大きさが、トランジスタ形成領域全体の２０％である場合を考える。なおこのときの、全体に対するＮＭＩＳ構造形成領域ＮＭＲの所望の面積割合は５０％であると仮定する。
【００４７】
上記の場合、ダミー用トランジスタが形成される領域は、基板全体の６０％を占めており、ダミー用トランジスタが形成される領域のうち半分、つまり基板全体の３０％がダミー用ＮＭＩＳトランジスタであることが好ましい。これは、機能用ＮＭＩＳトランジスタのＮＭＲの面積割合＋ダミーの面積割合／Ｘ＝５０％のＸの値を調整割合として求めることにより算出可能であり、ここでは２０＋６０／Ｘ＝５０よりＸ＝２と求められる。
【００４８】
したがって、ダミー用トランジスタが形成される領域全体のうち１／２がダミー用ＮＭＩＳトランジスタとなるように、ダミー用トランジスタが形成される領域にＮＭＩＳ構造形成領域ＮＭＲが形成される。このため図１に示すように、機能用トランジスタの右側に上下方向１列に並ぶダミー用トランジスタは、ダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが交互に並ぶように（互いに隣接するように）配置されている。また機能用トランジスタの下側に直線状に並ぶダミー用トランジスタは、ダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが１列ずつ交互に配置されている。このように１列ずつ直線状にＮＭＩＳ構造形成領域ＮＭＲ、ＰＭＩＳ構造形成領域ＰＭＲのいずれかとなるよう調整すれば、ダミー用トランジスタ全体の約半分がダミー用ＮＭＩＳトランジスタとなるように調整する工程がより容易になされる。
【００４９】
なお実際には、図１の機能用トランジスタの下側のダミー用ＮＭＩＳトランジスタが２列であるのに対し、ダミー用ＰＭＩＳトランジスタが１列である。したがってダミー用トランジスタ全体の過半数がＮＭＩＳトランジスタとなっている。しかし全体として、ダミー用ＮＭＩＳトランジスタは、ダミー用トランジスタ全体の約半分となっている。
【００５０】
以上のように、トランジスタ形成領域における、ｎ型開口領域の割合が５５％以下（あるいは５０％）となるように、ｎ型開口領域の平面視における面積が調整される。ここで上記のように、トランジスタ形成領域全体のうち５５％を超える領域の領域がＮＭＩＳ領域となっている。このため少なくともＮＭＩＳ領域の一部にはＰＭＩＳ構造形成領域ＰＭＲが形成され、ＮＭＩＳ領域にはＮＭＩＳ構造形成領域ＮＭＲとＰＭＩＳ形成領域とＰＭＲとが混在するように形成される。
【００５１】
次に、本実施の形態の比較例である図１７〜図２３と比較しながら、本実施の形態の作用効果について説明する。
【００５２】
図１７および図１８を参照して、比較例の半導体装置においては、本実施の形態と同様の面積割合で区画されたＮＭＩＳ領域とＰＭＩＳ領域とが形成されている。また比較例の半導体装置においても、複数のダミー用トランジスタは、本実施の形態と同様に配置されている。ただし比較例においては、ＮＭＩＳ領域のすべての機能用トランジスタおよびダミー用トランジスタは、ＮＭＩＳ構造を有する機能用ＮＭＩＳトランジスタおよびダミー用ＮＭＩＳトランジスタである。また比較例においては、ＰＭＩＳ領域のすべての機能用トランジスタおよびダミー用トランジスタは、ＰＭＩＳ構造を有する機能用ＰＭＩＳトランジスタおよびダミー用ＰＭＩＳトランジスタである。
【００５３】
このため比較例においては、たとえばＮＭＩＳ領域がトランジスタ形成領域全体の５５％を超え８０％以下の面積割合を占める場合には、ＮＭＩＳ構造形成領域ＮＭＲも全体の５５％を超える面積割合を有する。
【００５４】
図１９〜図２３を参照して、図１７および図１８に示す構造の製造方法については、上記の図４〜図１３に示す本実施の形態の構造の製造方法と基本的に同様である。図１９の工程は図４、図５の工程に、図２０の工程は図６、図７の工程に、図２１の工程は図８、図９の工程に、図２２の工程は図１０、図１１の工程に、図２３の工程は図１２、図１３の工程に、それぞれ対応する。なお図１９〜図２３においては、機能用／ダミー用の別を問わず、ＮＭＩＳ構造のゲート電極ＧＴＮとＰＭＩＳ構造のゲート電極ＧＴＰとを１つずつ形成する態様が図示されている。
【００５５】
図１９に示すとおり、比較例においてはＮＭＩＳ領域の全体においてレジストパターンＲＳが開口され、ＰＭＩＳ領域はまったくレジストパターンＲＳが開口されない。
【００５６】
比較例のように、トランジスタ形成領域全体に対するＮＭＩＳ構造形成領域ＮＭＲの面積割合が５５％を超えるなど高く、かつ高誘電率のランタン絶縁膜ＬＩが用いられる場合には、図２３に示すように、ゲート電極ＧＴＮがパターニングされる際に、ゲート絶縁膜としてのランタン絶縁膜ＬＩの側面上に異物ＦＲＮが付着することがある。この異物は、ゲート電極をパターニングする際に用いられるフッ素（Ｆ）を含有するエッチングガスが、ランタン絶縁膜ＬＩと反応することにより形成される。この異物はフッ化ランタンからなる。
【００５７】
ところが本実施の形態のように、トランジスタ形成領域全体に対するＮＭＩＳ構造形成領域ＮＭＲの面積割合を５０％程度（５５％以下）と少なくすれば、ダミー用ＮＭＩＳトランジスタが形成される割合が減少する。本発明の発明者は鋭意研究の末、ＮＭＩＳ構造すなわちランタン絶縁膜ＬＩを有するトランジスタが形成される割合を減少すれば、上記の異物ＦＲＮが発生する可能性が低減されることを見出した。このため本実施の形態のようにＮＭＩＳ領域においても一部のダミー用トランジスタをＰＭＩＳ構造に形成すれば、ＮＭＩＳ構造のゲート絶縁膜として高誘電率のランタン絶縁膜ＬＩが用いられた場合においても、上記の異物ＦＲＮの発生を抑制することができる。
【００５８】
上記の異物ＦＲＮが発生すれば、たとえば機能用トランジスタのゲート電極とコンタクトホールとが当該異物ＦＲＮを介してショートする可能性がある。このため本実施の形態により異物ＦＲＮの発生が抑制できれば、上記のショートが回避できるため、異物ＦＲＮによるトランジスタの歩留まり低下が抑制できる。
【００５９】
なおＮＭＩＳ構造における、ｎ型用絶縁膜としての高誘電率のゲート絶縁膜ＬＩは、ランタンのほかにマグネシウム（Ｍｇ）やイットリウム（Ｙ）を含む絶縁体材料（ＭｇＯ2やＹ2Ｏ3）からなるものであってもよい。マグネシウムやイットリウムを含む絶縁体材料が形成される場合においても、当該絶縁膜ＬＩの側面に異物が付着される可能性がある。
【００６０】
また、各種ゲート電極が形成された後、次工程に進める前に半導体基板ＳＵＢ全体が洗浄されるが、ゲート電極が形成されてから洗浄工程がなされるまでの半導体基板ＳＵＢの引き置き時間が長くなったとしても、ランタン絶縁膜ＬＩ上に異物ＦＲＮが付着することが抑制される。このため本実施の形態においては、たとえば比較例に比べて、上記引きおき時間を長くすることができ、その結果、形成される半導体装置の品質をより安定させることができる。
【００６１】
なおＮＭＩＳ構造形成領域の面積割合は、ダミー用トランジスタを用いて調整される。ここでダミー用トランジスタは、トランジスタ上の層間絶縁膜などをＣＭＰにより平坦化する際の平坦性を高めるために形成されるものである。したがってダミー用トランジスタは、必ずしも実際のトランジスタとして動作する必要がない。このためＮＭＩＳ領域のｐ型ウェル領域ＰＷＬにダミー用ＰＭＩＳトランジスタが形成されても、半導体装置の機能上は問題がない。
【００６２】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、複数のダミー用トランジスタおよびＮＭＩＳ構造形成領域ＮＭＲの配置において異なっている。以下、図２４〜図２７を用いて、本実施の形態の半導体装置の構成について説明する。
【００６３】
図２４〜図２７を参照して、本実施の形態のいずれの実施例の半導体装置においても、本実施の形態１と同様の面積割合で区画されたＮＭＩＳ領域とＰＭＩＳ領域とが形成されている。そして少なくともＮＭＩＳ領域のダミー用トランジスタには、ＮＭＩＳ構造とＰＭＩＳ構造との両方が混在している。
【００６４】
ただし本実施の形態では、ＮＭＩＳ領域、ＰＭＩＳ領域ともに、複数のダミー用トランジスタは、図２４〜図２７の上下方向に関して、仮想の直線ｌ（図２４参照）上にゲート電極ＧＴＮＤ、ＧＴＰＤが揃うように配置される。これに対してこれらのダミー用トランジスタは、図２４〜図２７の左右方向に関しては、仮想の直線ｍ（図２４参照）上に同様に揃うように直線状に並んでおらず、直線ｍから互いに位置がずれるように配置されている。
【００６５】
以上のようにダミー用トランジスタが配置される本実施の形態において、たとえば機能用ＮＭＩＳトランジスタのＮＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の２０％であり、機能用ＰＭＩＳトランジスタのＰＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の２０％である場合を考える。なおこのときの、全体に対するＮＭＩＳ構造形成領域ＮＭＲの所望の面積割合は５０％であると仮定する。
【００６６】
上記の場合、ダミー用トランジスタが形成される領域は、基板全体の６０％を占めており、ダミー用トランジスタが形成される領域のうち半分、つまり基板全体の３０％がダミー用ＮＭＩＳトランジスタであることが好ましい。これは、機能用ＮＭＩＳトランジスタのＮＭＲの面積割合＋ダミーの面積割合／Ｘ＝５０％のＸの値を調整割合として求めることにより算出可能であり、ここでは２０＋６０／Ｘ＝５０よりＸ＝２と求められる。
【００６７】
従って上記の場合、図２４の第１実施例に示すように、ダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが１列ずつ交互に直線状に配置されることが好ましい。このようにすれば、ダミー用トランジスタが形成される領域全体のうち１／２がダミー用ＮＭＩＳトランジスタとなるように、直線状に１列ずつ交互にダミー用ＮＭＩＳ構造形成領域ＮＭＲとダミー用ＰＭＩＳ構造形成領域ＰＭＲとが形成される。
【００６８】
次に、たとえば機能用ＮＭＩＳトランジスタのＮＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の３０％であり、機能用ＰＭＩＳトランジスタのＰＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の１０％である場合を考える。なおこのときの、全体に対するＮＭＩＳ構造形成領域ＮＭＲの所望の面積割合は５０％であると仮定する。
【００６９】
上記の場合、ダミー用トランジスタが形成される領域は、基板全体の６０％を占めており、ダミー用トランジスタが形成される領域の１／３、つまり基板全体の２０％がダミー用ＮＭＩＳトランジスタであることが好ましい。これは、機能用ＮＭＩＳトランジスタのＮＭＲの面積割合＋ダミーの面積割合／Ｘ＝５０％のＸの値を調整割合として求めることにより算出可能であり、ここでは３０＋６０／Ｘ＝５０よりＸ＝３と求められる。
【００７０】
従って上記の場合、図２５の第２実施例に示すように、ダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが概ね１：２の割合になるように直線状に配置されることが好ましい。このようにすれば、ダミー用トランジスタが形成される領域全体のうち１／３がダミー用ＮＭＩＳトランジスタとなるように、直線状にダミー用ＮＭＩＳ構造形成領域ＮＭＲとダミー用ＰＭＩＳ構造形成領域ＰＭＲとが形成される。
【００７１】
次に、たとえば機能用ＮＭＩＳトランジスタのＮＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の４０％であり、機能用ＰＭＩＳトランジスタのＰＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の１０％である場合を考える。なおこのときの、全体に対するＮＭＩＳ構造形成領域ＮＭＲの所望の面積割合は５０％であると仮定する。
【００７２】
この場合についても上記と同様に考えれば、調整割合Ｘは、４０＋５０／Ｘ＝５０よりＸ＝５と求められる。したがってこの場合、図２６の第３実施例に示すように、ダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが概ね１:４の割合になるように直線状に配置されることが好ましい。このようにすれば、ダミー用トランジスタが形成される領域全体のうち１／５がダミー用ＮＭＩＳトランジスタとなる。
【００７３】
次に、たとえば機能用ＮＭＩＳトランジスタのＮＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の１０％であり、機能用ＰＭＩＳトランジスタのＰＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の３０％である場合を考える。なおこのときの、全体に対するＮＭＩＳ構造形成領域ＮＭＲの所望の面積割合は５０％であると仮定する。
【００７４】
この場合についても上記と同様に考えれば、調整割合Ｘは、１０＋６０／Ｘ＝５０よりＸ＝１．５と求められる。したがってこの場合、図２７の第４実施例に示すように、ダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが概ね２:１の割合になるように直線状に配置されることが好ましい。このようにすれば、ダミー用トランジスタが形成される領域全体のうち２／３がダミー用ＮＭＩＳトランジスタとなる。
【００７５】
なお図２４〜図２７においても図１と同様に、正確には所望の面積割合に対して誤差が存在するが、凡そ所望の面積割合となるようにダミー用ＮＭＩＳトランジスタおよびダミー用ＰＭＩＳトランジスタが配分されている。
【００７６】
図２４〜図２７において、上記以外は実施の形態１の半導体装置とほぼ同じであるため、図２４〜図２７において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７７】
以上のような構成を有する本実施の形態は、実施の形態１と同様の作用効果を有する。具体的には、本実施の形態においても、特にＮＭＩＳ領域において、実施の形態１と同様にダミー用トランジスタはダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが混在している。このためたとえばＮＭＩＳ領域のダミー用トランジスタがすべてＮＭＩＳ構造を有する場合に比べて、ＮＭＩＳ構造が形成されるトランジスタの割合が減少する。したがって実施の形態１と同様に、ＮＭＩＳ構造のゲート絶縁膜が高誘電率のランタン絶縁膜からなる場合において、当該ランタン絶縁膜ＬＩの側面に異物が付着する可能性を低減することができる。
【００７８】
また上記の算出方法を用いて、ダミー用トランジスタのＮＭＩＳ構造形成領域ＮＭＲとＰＭＩＳ構造形成領域ＰＭＲとの配分を、ダミー用トランジスタの並ぶ列ごとに決定すれば、簡単に上記の異物が付着する可能性を低減する構成を形成することができる。
【００７９】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【００８０】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、複数のダミー用トランジスタおよびＮＭＩＳ構造形成領域ＮＭＲの配置において異なっている。以下、図２８〜図２９を用いて、本実施の形態の半導体装置の構成について説明する。
【００８１】
図２８〜図２９を参照して、本実施の形態のいずれの実施例の半導体装置においても、本実施の形態１と同様の面積割合で区画されたＮＭＩＳ領域とＰＭＩＳ領域とが形成されている。そして少なくともＮＭＩＳ領域のダミー用トランジスタには、ＮＭＩＳ構造とＰＭＩＳ構造との両方が混在している。
【００８２】
ただし本実施の形態では、ＮＭＩＳ領域、ＰＭＩＳ領域ともに、複数のダミー用トランジスタは、図２８〜図２９の上下方向に関して、仮想の直線ｌ（図２８参照）上にゲート電極ＧＴＮＤ、ＧＴＰＤが揃うように配置される。さらにこれらのダミー用トランジスタは、図２８〜図２９の左右方向に関しては、仮想の直線ｍ（図２８参照）上にゲート電極ＧＴＮＤ、ＧＴＰＤがすべて同様に揃うように、直線状に並んでいる。
【００８３】
直線ｌと直線ｍとは互いにほぼ直交する。したがって本実施の形態においては、ダミー用トランジスタの配列を結んでできる直線同士が互いにほぼ直交する。
【００８４】
以上のようにダミー用トランジスタが配置される本実施の形態において、たとえば機能用ＮＭＩＳトランジスタのＮＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の２０％であり、機能用ＰＭＩＳトランジスタのＰＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の２０％である場合を考える。なおこのときの、全体に対するＮＭＩＳ構造形成領域ＮＭＲの所望の面積割合は５０％であると仮定する。
【００８５】
この場合、上記の実施の形態と同様に考えれば、調整割合Ｘは、２０＋６０／Ｘ＝５０よりＸ＝２と求められる。したがって、ダミー用ＮＭＩＳトランジスタがダミー用トランジスタ全体の約１／２となるように形成されることが好ましい。すなわちたとえばダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが１列ずつ交互に直線状に配置されることが好ましい。
【００８６】
このときたとえば図２８の第１実施例に示すように、ＮＭＩＳ構造形成領域ＮＭＲとＰＭＩＳ構造形成領域ＰＭＲとが、図２８の左右方向に延びる直線状に形成されてもよい。あるいは図２９の第２実施例に示すように、ＮＭＩＳ構造形成領域ＮＭＲとＰＭＩＳ構造形成領域ＰＭＲとが、図２９の上下方向に延びる直線状に形成されてもよい。
【００８７】
図２８〜図２９において、上記以外は実施の形態１の半導体装置とほぼ同じであるため、図２８〜図２９において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００８８】
以上の構成を有する本実施の形態においても、実施の形態１と同様の作用効果を有する。またダミー用トランジスタが、直線ｌおよび、直線ｌに直交する直線ｍの両方に沿うように配列されることにより、ＮＭＩＳ構造形成領域ＮＭＲやＰＭＩＳ構造形成領域ＰＭＲを直線状に形成する工程がより容易になされる。また形成するＮＭＩＳ構造形成領域ＮＭＲやＰＭＩＳ構造形成領域ＰＭＲを、図２８の直線ｌまたは直線ｍのいずれの方向に延びるように選択することも可能である。このため本実施の形態のように、ダミー用トランジスタが直線ｌおよび直線ｍの両方に沿うように配列されれば、ＮＭＩＳ構造形成領域ＮＭＲの形成される自由度を上げることができる。
【００８９】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【００９０】
（実施の形態４）
本実施の形態は、実施の形態１と比較して、複数のダミー用トランジスタおよびＮＭＩＳ構造形成領域ＮＭＲの配置において異なっている。以下、図３０〜図３１を用いて、本実施の形態の半導体装置の構成について説明する。
【００９１】
図３０〜図３１を参照して、本実施の形態のいずれの実施例の半導体装置においても、本実施の形態１と同様の面積割合で区画されたＮＭＩＳ領域とＰＭＩＳ領域とが形成されている。そして少なくともＮＭＩＳ領域のダミー用トランジスタには、ＮＭＩＳ構造とＰＭＩＳ構造との両方が混在している。
【００９２】
ただし本実施の形態では、ＮＭＩＳ領域、ＰＭＩＳ領域ともに、複数のダミー用トランジスタは、図３０〜図３１の上下方向および左右方向の両方に関して、直線ｌおよび直線ｍに揃うように直線状に並んでおらず、各直線から互いに位置がずれるように配置されている。また、特に機能用トランジスタの下側に並ぶダミー用トランジスタは、直線ｌおよび直線ｍに対して互いに鋭角で交わる直線ｎに概ね沿うように配列されている。
【００９３】
以上のようにダミー用トランジスタが配置される本実施の形態において、たとえば機能用ＮＭＩＳトランジスタのＮＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の２０％であり、機能用ＰＭＩＳトランジスタのＰＭＩＳ構造形成領域の大きさが、トランジスタ形成領域全体の２０％である場合を考える。なおこのときの、全体に対するＮＭＩＳ構造形成領域ＮＭＲの所望の面積割合は５０％であると仮定する。
【００９４】
この場合、上記の実施の形態と同様に考えれば、調整割合Ｘは、２０＋６０／Ｘ＝５０よりＸ＝２と求められる。したがって、ダミー用ＮＭＩＳトランジスタがダミー用トランジスタ全体の約１／２となるように形成されることが好ましい。すなわちたとえばダミー用ＮＭＩＳトランジスタとダミー用ＰＭＩＳトランジスタとが１列ずつ交互に直線状に配置されることが好ましい。
【００９５】
このため、直線ｎに沿う方向に互いに間隔を空けて延びるように配置されるダミー用トランジスタの列に着目すれば、各列はダミー用ＮＭＩＳトランジスタ（ＮＭＩＳ構造形成領域ＮＭＲ）の列とダミー用ＰＭＩＳトランジスタ（ＰＭＩＳ構造形成領域ＰＭＲ）の列とが交互に配置されるように形成されている。このため全体として、ダミー用トランジスタのうちダミー用ＮＭＩＳトランジスタの占める割合が約１／２となっている。
【００９６】
図３０〜図３１において、上記以外は実施の形態１の半導体装置とほぼ同じであるため、図３０〜図３１において実施の形態１と同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９７】
以上の構成を有する本実施の形態においても、実施の形態１と同様の作用効果を有する。さらに各ダミー用トランジスタが、直線ｌや直線ｍの延在する方向に対して斜め方向に延びる直線に沿うように配列されるため、より高い密度となるようにダミー用トランジスタを配置することができる。つまり隣接するダミー用トランジスタ同士の間隔をより狭くすることができる。したがってダミー用トランジスタ上に形成される層間絶縁膜などの平坦度をさらに高めることができる。
【００９８】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に準ずる。
【００９９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１００】
本発明は、高誘電率のゲート絶縁膜からなる機能用ＮＭＩＳトランジスタとそのダミーパターンとを有する半導体装置およびその製造方法に、特に有利に適用されうる。
【符号の説明】
【０１０１】
ＡＣＮ  ｎ型活性領域、ＡＣＮＤ  ダミー用ｎ型活性領域、ＡＣＰ  ｐ型活性領域、ＡＣＰＤ  ダミー用ｐ型活性領域、ＢＲＬ  バリアメタル、Ｃ１  導電膜、ＦＲＮ  異物、ＧＥ  金属電極、ＧＴＮ  ｎ型ゲート電極、ＧＴＮＤ  ダミー用ｎ型ゲート電極、ＧＴＰ  ｐ型ゲート電極、ＧＴＰＤ  ダミー用ｐ型ゲート電極、ＨＫ，ＬＩ  ゲート絶縁膜、ＩＩ１，ＩＩ２  層間絶縁膜、ＬＯ  ランタン系薄膜、Ｍ１  金属配線、ＮＭＲ  ＮＭＩＳ構造形成領域、ＮＮＲ  低濃度ｎ型不純物、ＮＲ  ｎ型不純物、ＮＷＬ  ｎ型ウェル領域、ＰＥ  多結晶シリコン電極、ＰＭＲ  ＰＭＩＳ構造形成領域、ＰＰＲ  低濃度ｐ型不純物、ＰＲ  ｐ型不純物、ＰＷＬ  ｐ型ウェル領域、ＳＣ  シリサイド層、ＳＩ  分離絶縁膜、ＷＦＦ  仕事関数金属膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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