(57)【特許請求の範囲】
【請求項１】
支持基板、前記支持基板上に形成された埋め込み絶縁膜及び前記埋め込み絶縁膜上に形成された半導体層をもつＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置において、
前記ＭＯＳトランジスタは、前記半導体層に形成された第１導電型ソースコンタクト用拡散層、第１導電型ドレインコンタクト用拡散層、第１導電型拡散層及び第２導電型拡散層、ならびに前記半導体層上に形成されたゲート絶縁膜及びゲート電極を備え、
前記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は前記半導体層に互いに間隔をもって形成されており、
前記第１導電型拡散層は、前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層の間の前記半導体層に、前記ソースコンタクト用拡散層、前記ドレインコンタクト用拡散層及び前記半導体層表面に接して、かつ前記ソースコンタクト用拡散層及び前記ドレインコンタクト用拡散層よりも薄い第１導電型不純物濃度で形成されており、
前記第２導電型拡散層は、前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層の間の前記半導体層に、前記ドレインコンタクト用拡散層及び前記半導体層表面とは間隔をもって、かつ前記第１導電型拡散層及び前記埋め込み絶縁膜に接して形成されており、
前記ゲート電極は、第２導電型のポリシリコンからなり、かつ上方から見て前記第２導電型拡散層と重なる位置で前記第１導電型拡散層上に前記ゲート絶縁膜を介して形成されており、
前記ゲート電極にゲート電圧が印加されていない状態では、前記ソースコンタクト用拡散層と同じ電位にされた前記第２導電型拡散層に起因して前記第１導電型拡散層に形成される第１空乏層と、前記ゲート絶縁膜を介して配置されている前記ゲート電極及び前記第１導電型拡散層の仕事関数差に起因して前記第１導電型拡散層に形成される第２空乏層によって前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層が電気的に遮断され、
前記ゲート電極にゲート電圧が印加された状態では、前記第２空乏層が消滅又は縮小することによって前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層が前記第１導電型拡散層を介して電気的に導通することを特徴とする半導体装置。
【請求項２】
上方から見て、前記ゲート電極は前記ドレインコンタクト用拡散層とは間隔をもって形成されている請求項１に記載の半導体装置。
【請求項３】
支持基板、前記支持基板上に形成された埋め込み絶縁膜及び前記埋め込み絶縁膜上に形成された半導体層をもつＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置において、
前記ＭＯＳトランジスタは、前記半導体層に形成された第１導電型ソースコンタクト用拡散層、第１導電型ドレインコンタクト用拡散層、第１導電型拡散層及び第２導電型拡散層、ならびに前記半導体層に形成された溝内に配置されたゲート絶縁膜及びゲート電極を備え、
前記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は前記半導体層に互いに間隔をもって形成されており、
前記第１導電型拡散層は、前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層の間の前記半導体層に、前記ソースコンタクト用拡散層、前記ドレインコンタクト用拡散層、前記埋め込み絶縁膜及び前記半導体層表面に接して、かつ前記ソースコンタクト用拡散層及び前記ドレインコンタクト用拡散層よりも薄い第１導電型不純物濃度で形成されており、
前記溝は、前記第１導電型拡散層及び前記埋め込み絶縁膜に接して形成されており、
前記第２導電型拡散層は、前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層の間の前記半導体層に、前記ドレインコンタクト用拡散層及び前記溝とは間隔をもって、かつ前記第１導電型拡散層、前記半導体層表面及び前記埋め込み絶縁膜に接して形成されており、
前記ゲート電極は、第２導電型のポリシリコンからなり、かつ前記溝内に前記ゲート絶縁膜を介して形成されており、
前記ゲート電極にゲート電圧が印加されていない状態では、前記ソースコンタクト用拡散層と同じ電位にされた前記第２導電型拡散層に起因して前記第１導電型拡散層に形成される第１空乏層と、前記ゲート絶縁膜を介して配置されている前記ゲート電極及び前記第１導電型拡散層の仕事関数差に起因して前記第１導電型拡散層に形成される第２空乏層によって前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層が電気的に遮断され、
前記ゲート電極にゲート電圧が印加された状態では、前記第２空乏層が消滅又は縮小することによって前記ソースコンタクト用拡散層と前記ドレインコンタクト用拡散層が前記第１導電型拡散層を介して電気的に導通することを特徴とする半導体装置。
【請求項４】
上方から見て、前記溝は前記ドレインコンタクト用拡散層とは間隔をもって形成されている請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、支持基板、その支持基板上に形成された埋め込み絶縁膜及びその埋め込み絶縁膜上に形成された半導体層をもつＳＯＩ（Silicon On Insulator）基板に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
一般的に、ＭＯＳトランジスタのソースコンタクト用拡散層及びドレインコンタクト用拡散層が埋め込み絶縁膜（Ｂｏｘ酸化膜と呼ばれる。）に達する程度の厚みの半導体層をもつデバイスは、薄膜ＳＯＩデバイスと呼ばれる（例えば特許文献１を参照。）。薄膜ＳＯＩデバイスは、バルクデバイスと比較してソースコンタクト用拡散層及びドレインコンタクト用拡散層とチャネル領域との接合容量が少ないので、低消費電流で高速動作ができる特徴がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
薄膜ＳＯＩデバイスには、支持基板とＢｏｘ酸化膜と半導体層の積層構造による寄生ＭＯＳトランジスタの存在により、意図しない電流が流れる不具合がある。この不具合を防止するために、寄生ＭＯＳトランジスタの反転電圧を高くすることを目的としてチャンネル領域の高濃度化が必要とされる。
【０００４】
チャネル領域の高濃度化は、ドレインコンタクト用拡散層とチャネル領域との接合耐圧を低下させ、ＭＯＳトランジスタの高耐圧化の妨げになっていた。薄膜ＳＯＩデバイスにおいてＭＯＳトランジスタの高耐圧化を目指すためには、ドレイン濃度をなるべく薄くする必要がある。しかし、ドレイン濃度を薄くすると、オン抵抗が高くなって大電流を流すことができないという問題があった。
【０００５】
本発明は、高耐圧を確保でき、かつ大電流を流すことができるＭＯＳトランジスタを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明にかかる半導体装置の第１態様は、支持基板、上記支持基板上に形成された埋め込み絶縁膜及び上記埋め込み絶縁膜上に形成された半導体層をもつＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置であって、上記ＭＯＳトランジスタは、上記半導体層に形成された第１導電型ソースコンタクト用拡散層、第１導電型ドレインコンタクト用拡散層、第１導電型拡散層及び第２導電型拡散層、ならびに上記半導体層上に形成されたゲート絶縁膜及びゲート電極を備え、上記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は上記半導体層に互いに間隔をもって形成されており、上記第１導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記
半導体層に、上記ソースコンタクト用拡散層、上記ドレインコンタクト用拡散層及び上記半導体層表面に接して、かつ上記ソースコンタクト用拡散層及び上記ドレインコンタクト用拡散層よりも薄い第１導電型不純物濃度で形成されており、上記第２導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ドレインコンタクト用拡散層及び上記半導体層表面とは間隔をもって、かつ上記第１導電型拡散層及び上記埋め込み絶縁膜に接して形成されており、上記ゲート電極は、第２導電型のポリシリコンからなり、かつ上方から見て上記第２導電型拡散層と重なる位置で上記第１導電型拡散層上に上記ゲート絶縁膜を介して形成されており、上記ゲート電極
にゲート電圧が印加されていない状態では、上記ソースコンタクト用拡散層と同じ電位にされた上記第２導電型拡散層に起因して上記第１導電型拡散層に形成される第１空乏層と、上記ゲート絶縁膜を介して配置されている上記ゲート電極及び上記第１導電型拡散層の仕事関数差に起因して上記第１導電型拡散層に形成される第２空乏層によって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が電気的に遮断され、上記ゲート電極にゲート電圧が印加された状態では、上記第２空乏層が消滅又は縮小することによって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が上記第１導電型拡散層を介して電気的に導通するものである。
【０００７】
本発明にかかる半導体装置の第２態様は、支持基板、上記支持基板上に形成された埋め込み絶縁膜及び上記埋め込み絶縁膜上に形成された半導体層をもつＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置であって、上記ＭＯＳトランジスタは、上記半導体層に形成された第１導電型ソースコンタクト用拡散層、第１導電型ドレインコンタクト用拡散層、第１導電型拡散層及び第２導電型拡散層、ならびに上記半導体層に形成された溝内に配置されたゲート絶縁膜及びゲート電極を備え、上記ソースコンタクト用拡散層及びドレインコンタクト用拡散層は上記半導体層に互いに間隔をもって形成されており、上記第１導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ソースコンタクト用拡散層、上記ドレインコンタクト用拡散層、上記埋め込み絶縁膜及び上記半導体層表面に接して、かつ上記ソースコンタクト用拡散層及び上記ドレインコンタクト用拡散層よりも薄い第１導電型不純物濃度で形成されており、上記溝は、上記第１導電型拡散層及び上記埋め込み絶縁膜に接して形成されており、上記第２導電型拡散層は、上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層の間の上記半導体層に、上記ドレインコンタクト用拡散層及び上記溝とは間隔をもって、かつ上記第１導電型拡散層、上記半導体層表面及び上記埋め込み絶縁膜に接して形成されており、上記ゲート電極は、第２導電型のポリシリコンからなり、かつ上記溝内に上記ゲート絶縁膜を介して形成されており、上記ゲート電極にゲート電圧が印加されていない状態では、上記ソースコンタクト用拡散層と同じ電位にされた上記第２導電型拡散層に起因して上記第１導電型拡散層に形成される第１空乏層と、上記ゲート絶縁膜を介して配置されている上記ゲート電極及び上記第１導電型拡散層の仕事関数差に起因して上記第１導電型拡散層に形成される第２空乏層によって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が電気的に遮断され、上記ゲート電極にゲート電圧が印加された状態では、上記第２空乏層が消滅又は縮小することによって上記ソースコンタクト用拡散層と上記ドレインコンタクト用拡散層が上記第１導電型拡散層を介して電気的に導通するものである。
【０００８】
本願特許請求の範囲及び本明細書において、第１導電型とはＮ型又はＰ型を意味する。第２導電型とは第１導電型とは逆導電型のＰ型又はＮ型を意味する。
【０００９】
本発明の半導体装置では、第１導電型ソースコンタクト拡散層、第１導電型拡散層及び第１導電型ドレインコンタクト拡散層は同じ導電型であるので、これらの拡散層に寄生バイポーラトランジスタ構造は存在しない。
また、本発明の半導体装置では、ＭＯＳトランジスタの動作時に、第１導電型拡散層を第１導電型のキャリアが流れるので、多数キャリアが電流になる。
【発明の効果】
【００１０】
本発明の半導体装置で第１導電型拡散層は寄生バイポーラトランジスタ構造の形成には寄与していないので、本発明の半導体装置は、第１導電型拡散層の濃度を薄くすることが容易であり、第１導電型拡散層と第２導電型拡散層の接合耐圧を高くすることができる。したがって、本発明の半導体装置は高耐圧のＭＯＳトランジスタを実現できる。
また、本発明の半導体装置では、ＭＯＳトランジスタの動作時に多数キャリアが電流になるので、本発明の半導体装置に形成されたＭＯＳトランジスタは小さいバイアス条件で大電流を流すことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１態様の一実施例の構造を説明するための概略的な断面図である。
【図２】同実施例の構造を説明するための概略的な平面図である。
【図３】同実施例の構造を説明するための概略的な斜視図である。
【図４】同実施例におけるＭＯＳトランジスタの動作状態を説明するための概略的な断面図である。
【図５】同実施例におけるＭＯＳトランジスタの電流電圧特性を説明するための波形図である。
【図６】図１の半導体装置の製造工程の一例を説明するための工程図である。
【図７】図５の続きの工程を説明するための工程図である。
【図８】図６の続きの工程を説明するための工程図である。
【図９】本発明の第２態様の一実施例の構造を説明するための概略的な平面図である。
【図１０】同実施例の構造を説明するための概略的な断面図である。
【図１１】同実施例の構造を説明するための概略的な斜視図である。
【図１２】同実施例におけるＭＯＳトランジスタの動作状態を説明するための概略的な平面図である。
【図１３】図９の半導体装置の製造工程の一例を説明するための工程図である。
【図１４】図１３の続きの工程を説明するための工程図である。
【図１５】図１４の続きの工程を説明するための工程図である。
【図１６】本発明の第２態様の他の実施例の構造を説明するための概略的な平面図である。
【発明を実施するための形態】
【００１２】
図１から図３は本発明の第１態様の一実施例の構造を説明するための概略図である。図１は断面図である。図２は平面図である。図３は斜視図である。図１の断面は図２のＡ−Ａ位置に対応している。
【００１３】
支持基板１、支持基板１上に形成された埋め込み絶縁膜３及び埋め込み絶縁膜３上に形成されたシリコン層５をもつＳＯＩ基板にＭＯＳトランジスタが形成されている。ＭＯＳトランジスタの形成領域は、埋め込み絶縁膜３と素子分離絶縁膜７によって、支持基板１や他の領域のシリコン層５とは絶縁分離されている。素子分離絶縁膜７は例えばＬＯＣＯＳ（LOCal Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）によって形成された絶縁膜からなる。
【００１４】
ＭＯＳトランジスタは、シリコン層５に形成されたＮ型（第１導電型）ソースコンタクト用拡散層９（Ｎ＋）、Ｎ型ドレインコンタクト用拡散層１１（Ｎ＋）、Ｎ型拡散層１３（Ｎ−）及びＰ型（第２導電型）拡散層１５（Ｐ＋）を備えている。さらに、ＭＯＳトランジスタは、シリコン層５上に形成されたゲート酸化膜１７及びゲート電極１９を備えている。
【００１５】
ソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１はシリコン層５に互いに間隔をもって形成されている。
Ｎ型拡散層１３は、ソースコンタクト用拡散層９とドレインコンタクト用拡散層１１の間のシリコン層５に、ソースコンタクト用拡散層９、ドレインコンタクト用拡散層１１及びシリコン層５表面に接して形成されている。Ｎ型拡散層１３は、ソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１よりも薄いＮ型不純物濃度で形成されている。
【００１６】
Ｐ型拡散層１５は、ソースコンタクト用拡散層９とドレインコンタクト用拡散層１１の間のシリコン層に、ソースコンタクト用拡散層９、ドレインコンタクト用拡散層１１及び半導体層５表面とは間隔をもって、かつＮ型拡散層１３及び埋め込み絶縁膜３に接して形成されている。Ｐ型拡散層１５はソースコンタクト用拡散層９と同じ電位に接続される。Ｐ型拡散層１５は、後述する第１空乏層２３の広がりを大きくするために、高濃度のＰ型不純物濃度をもつことが好しい。例えば、Ｐ型拡散層１５は、Ｎ型拡散層１３のＮ型不純物濃度よりも濃いＰ型不純物濃度をもつ。
【００１７】
ゲート電極１９は、例えばＰ型ポリシリコンによって形成されている。ゲート電極１９は、上方から見てＰ型拡散層１５と重なる位置でＮ型拡散層１３上にゲート酸化膜１７を介して形成されている。ゲート電極１９は、上方から見てソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１とは間隔をもって配置されている。
【００１８】
シリコン層５には、Ｐ型拡散層１５の電位をとるために設けられたコンタクト用Ｐ型拡散層２１（Ｐ＋）も形成されている。コンタクト用Ｐ型拡散層２１はシリコン層５表面からＰ型拡散層１５に到達する深さで形成されている。
【００１９】
Ｎ型拡散層１３に、Ｎ型拡散層１３とＰ型拡散層１５のＰＮ接合の内蔵電界によってＮ型拡散層１３に第１空乏層２３が形成される（図１を参照。）。さらに、ゲート電極１９及びＮ型拡散層１３の仕事関数差に起因してＮ型拡散層１３に第２空乏層２５が形成される。ソースコンタクト用拡散層９とドレインコンタクト用拡散層１１は第１空乏層２３及び第２空乏層２５によって電気的に遮断されている。
【００２０】
例えば、ソースコンタクト用拡散層９及びＰ型拡散層１５を接地電位（０Ｖ（ボルト））に接続し、ドレインコンタクト用拡散層１１に４０Ｖのドレイン電圧を印加する。ゲート電極１９にゲート電圧が印加されていない状態（０Ｖ）では、図１に示されるように、第１空乏層２３及び第２空乏層２５の存在によってソースコンタクト用拡散層９とドレインコンタクト用拡散層１１の間には電流は流れない。
【００２１】
図４は図１のＭＯＳトランジスタの動作状態を説明するための断面図である。
ゲート電極１９に例えば５Ｖのゲート電圧が印加されると、図４に示されるように、第２空乏層２５が消滅又は縮小することによってソースコンタクト用拡散層９とドレインコンタクト用拡散層１１がＮ型拡散層１３を介して電気的に導通する。これにより、ソースコンタクト用拡散層９とドレインコンタクト用拡散層１１の間に電流が流れる。
【００２２】
図５は、図１のＭＯＳトランジスタの電流電圧特性を説明するための模式的な波形図である。図５において、縦軸はＩｄ（ドレイン電流）を示し、横軸はＶｄｓ（ドレイン・ソース間電圧）を示す。図５の３つの波形は、ゲート電圧（Ｖｇ）が０Ｖのとき、２Ｖのとき、５Ｖのときを示す。
【００２３】
ゲート電圧が大きくされると、ゲート電極１９下に出現するＮ型拡散層１３の厚みが増し、オン抵抗が小さくなってドレイン電流が増加する。
このように、図１のＭＯＳトランジスタは、ノーマリー・オフのＭＯＳトランジスタとして取り扱うことができる。
【００２４】
通常のＭＯＳトランジスタでは、チャネル領域がソース及びドレインとは反対導電型で形成されるため、ＭＯＳトランジスタの動作時にゲート電極下で少数キャリアが電流になる。これに対し、図１のＭＯＳトランジスタでは、Ｎ型のソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１はＮ型拡散層１３を介して電気的に導通する。ＭＯＳトランジスタの動作時にゲート電極１９下で多数キャリアが電流になるので、低オン抵抗化が可能となり、ＭＯＳトランジスタは大電流を流すことができる。
【００２５】
また、図１のＭＯＳトランジスタを高耐圧のものにするためには、Ｎ型拡散層１３とＰ型拡散層１５の接合耐圧を高くする必要がある。一般的なＮＭＯＳトランジスタは、Ｎ型ソース拡散層、Ｐ型チャネル拡散層及びＮ型ソース拡散層からなる寄生バイポーラトランジスタ構造をもっている。一般的なＮＭＯＳトランジスタにおいて、Ｐ型チャネル拡散層の不純物濃度を薄くすると、インパクト・イオン化による寄生バイポーラ動作が生じる。
【００２６】
図１のＭＯＳトランジスタにおいて、Ｎ型ソースコンタクト拡散層９、Ｎ型拡散層１３及びＮ型ドレインコンタクト拡散層１１は同じ導電型であるので、これらの拡散層に寄生バイポーラトランジスタ構造は存在しない。したがって、図１のＭＯＳトランジスタは、Ｎ型拡散層１３のＮ型不純物濃度を薄くすることができ、Ｎ型拡散層１３とＰ型拡散層１５のＰＮ接合耐圧を高くして高耐圧化を実現できる。
【００２７】
なお、図１のＭＯＳトランジスタではソースコンタクト用拡散層９とＰ型拡散層１５は互いに間隔をもって配置されているが、これらの拡散層９，１５は同電位に接続されるので、拡散層９，１５は隣接して配置されていてもよい。
【００２８】
さらに、図１のＭＯＳトランジスタでは、上方から見てゲート電極１９とドレインコンタクト用拡散層１１は互いに間隔をもって配置されているので、図１のＭＯＳトランジスタは高耐圧化を実現できる。なお、図１のＭＯＳトランジスタでは、上方から見てゲート電極１９とソースコンタクト用拡散層９は互いに間隔をもって配置されているが、ゲート電極１９とソースコンタクト用拡散層９は隣接して配置されていてもよい。
【００２９】
また、上方から見てゲート電極１９とドレインコンタクト用拡散層１１が隣接している場合であっても所望の耐圧が得られる場合には、ゲート電極１９とドレインコンタクト用拡散層１１は隣接して配置されていてもよい。
【００３０】
図６から図８は、図１の半導体装置の製造工程の一例を説明するための工程図である。この製造方法例は図１及び図２も参照して説明される。
【００３１】
（１）例えばシリコン基板からなる支持基板１の上に埋め込み絶縁膜３が形成され、埋め込み絶縁膜３の上にシリコン層５が形成されたＳＯＩ基板が準備される。埋め込み絶縁膜３の膜厚は例えば３０００ｎｍ（ナノメートル）のシリコン酸化膜で形成されている。シリコン層５の膜厚は例えば５００ｎｍである。シリコン層５はＮ型シリコンで形成されている。シリコン層５のＮ型不純物濃度は例えば５×１０15ｃｍ-3である。
【００３２】
熱酸化処理により、シリコン層５の表面に膜厚が例えば２５ｎｍのバッファ酸化膜２７が形成される。減圧ＣＶＤ（Chemical Vapor Deposition）法により、バッファ酸化膜２７の上に膜厚が例えば１００ｎｍのシリコン窒化膜２９が形成される。
【００３３】
（２）写真製版技術及びエッチング技術により、トランジスタを形成する部分にバッファ酸化膜２７及びシリコン窒化膜２９が残されるように、バッファ酸化膜２７及びシリコン窒化膜２９がパターニングされる。
【００３４】
（３）ＬＯＣＯＳ法により、シリコン層５が酸化されて素子分離絶縁膜７が形成される。素子分離酸化膜７は埋め込み絶縁膜３に到達する深さで形成される。素子分離酸化膜７で囲まれたシリコン層５はＮ型拡散層１３を構成する。
【００３５】
（４）シリコン窒化膜２９及びシリコン酸化膜２７が除去される。熱酸化処理により、Ｎ型拡散層１３の表面にゲート酸化膜１７が形成される。ゲート酸化膜１７の膜厚は例えば１５ｎｍである。
【００３６】
（５）写真製版技術により、レジスト３１が形成される。レジスト３１は、Ｐ型拡散層１５（図１及び図２を参照。）の形成予定位置に対応する位置に開口部を備えている。レジスト３１がマスクにされたイオン注入処理により、ボロンイオン（＋印参照。）がＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが１６０ＫｅＶ、ドーズ量が１×１０15ｃｍ-2である。
【００３７】
また、後工程の熱処理によってボロンイオンがＮ型拡散層１３表面まで拡散するのを防止するために、Ｎ型拡散層１３表面にＮ型不純物が打ち返されることが好ましい。例えば、レジスト３１がマスクにされたイオン注入処理により、リンイオン（−印参照。）がＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが４０ＫｅＶ、ドーズ量が１×１０11ｃｍ-2である。ただし、この打ち返し工程はなくてもよい。
【００３８】
（６）レジスト３１が除去される。ＣＶＤ法により、ゲート酸化膜１７上及び素子分離絶縁膜７上に高抵抗ポリシリコン膜が形成される。そのポリシリコン膜の膜厚は例えば３５０ｎｍである。写真製版技術及びドライエッチング技術により、そのポリシリコン膜がパターニングされて、ゲート電極１９が形成される。
【００３９】
（７）写真製版技術により、レジスト３３が形成される。レジスト３３は、Ｎ型のソースコンタクト用拡散層９及びドレインコンタクト用拡散層１１（図１及び図２を参照。）の形成予定位置に対応する位置に開口部を備えている。レジスト３３がマスクにされたイオン注入処理により、リンイオン（−印参照。）がＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが５０ＫｅＶ、ドーズ量が６×１０15ｃｍ-2である。リンイオンはゲート電極１９から例えば１.０μｍ（マイクロメートル）以上離れた位置に注入される。
【００４０】
（８）レジスト３３が除去される。写真製版技術により、レジスト３５が形成される。レジスト３５は、ゲート電極１９上とコンタクト用Ｐ型拡散層２１（図２を参照。）の形成予定位置に対応する位置に開口部を備えている。レジスト３５がマスクにされたイオン注入処理により、ボロンイオンが、ゲート電極１９と、コンタクト用Ｐ型拡散層２１の形成予定位置のＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが５０ＫｅＶ、ドーズ量が１×１０15ｃｍ-2である。
【００４１】
（９）各工程で注入された不純物イオンは、熱処理によって活性化される。熱処理条件は、例えば温度が９２０℃、時間が３０分である。これにより、ソースコンタクト用拡散層９、ドレインコンタクト用拡散層１１、Ｐ型拡散層１５及びコンタクト用Ｐ型拡散層２１（図２を参照。）が形成される。さらに、ゲート電極１９を構成するポリシリコンでＰ型不純物イオンが活性化される。
【００４２】
上記の製造工程は、一般的なシリコンデバイス製造工程で用いられる工程と同様である。したがって、図１に示されたＭＯＳトランジスタは、同一ＳＯＩ基板上に、ソース及びドレインとは逆導電型のチャネル領域をもつ一般的なＭＯＳトランジスタと同時に作成されることも可能である。
【００４３】
図９から図１１は本発明の第２態様の一実施例の構造を説明するための概略図である。図９は平面図である。図１０は断面図である。図１１は斜視図である。図１０の断面は図９のＢ−Ｂ位置に対応している。
【００４４】
支持基板１、埋め込み絶縁膜３及びシリコン層５をもつＳＯＩ基板にＭＯＳトランジスタが形成されている。ＭＯＳトランジスタの形成領域は、埋め込み絶縁膜３と素子分離絶縁膜３７によって、支持基板１や他の領域のシリコン層５とは絶縁分離されている。素子分離絶縁膜３７は例えばＬＯＣＯＳ法やＳＴＩによって形成された絶縁膜からなる。
【００４５】
ＭＯＳトランジスタは、シリコン層５に形成されたＮ型ソースコンタクト用拡散層３９（Ｎ＋）、Ｎ型ドレインコンタクト用拡散層４１（Ｎ＋）、Ｎ型拡散層４３（Ｎ−）及びＰ型拡散層４５（Ｐ＋）を備えている。さらに、ＭＯＳトランジスタは、シリコン層５に形成された溝５１内に配置されたゲート酸化膜４７及びゲート電極４９を備えている。
【００４６】
ソースコンタクト用拡散層３９及びドレインコンタクト用拡散層４１はシリコン層５に互いに間隔をもって形成されている。
Ｎ型拡散層４３は、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間のシリコン層５に、ソースコンタクト用拡散層３９、ドレインコンタクト用拡散層４１、埋め込み絶縁膜３及びシリコン層５表面に接して形成されている。Ｎ型拡散層４３は、ソースコンタクト用拡散層３９及びドレインコンタクト用拡散層４１よりも薄いＮ型不純物濃度で形成されている。
【００４７】
溝５１は、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間のＮ型拡散層４３を挟んで２本形成されている。溝５１はＮ型拡散層４３及び埋め込み絶縁膜３に接して形成されている。
【００４８】
Ｐ型拡散層４５は、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間のシリコン層５に、ソースコンタクト用拡散層３９、ドレインコンタクト用拡散層４１及び溝５１とは間隔をもって形成されている。さらに、Ｐ型拡散層４５は、Ｎ型拡散層４３、シリコン層５表面及び埋め込み絶縁膜３に接して形成されている。Ｐ型拡散層４５はソースコンタクト用拡散層３９と同じ電位に接続される。Ｐ型拡散層４５は、後述する第１空乏層５３の広がりを大きくするために、高濃度のＰ型不純物濃度をもつことが好しい。例えば、Ｐ型拡散層４５は、Ｎ型拡散層４３のＮ型不純物濃度よりも濃いＰ型不純物濃度をもつ。
【００４９】
ゲート電極４９はＰ型のポリシリコン（Ｐ＋）で形成されている。ゲート電極４９は溝５１内にゲート絶縁膜４７を介して形成されている。
【００５０】
Ｎ型拡散層４３に、Ｎ型拡散層４３とＰ型拡散層４５のＰＮ接合の内蔵電界によってＮ型拡散層４３に第１空乏層５３が形成される（図９及び図１０を参照。）。さらに、ゲート電極４９及びＮ型拡散層４３の仕事関数差に起因してＮ型拡散層４３に第２空乏層５５が形成される。ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１は第１空乏層５３及び第２空乏層５５によって電気的に遮断されている。
【００５１】
例えば、ソースコンタクト用拡散層３９及びＰ型拡散層４５を接地電位（０Ｖ）に接続し、ドレインコンタクト用拡散層４１に４０Ｖのドレイン電圧を印加する。ゲート電極４９にゲート電圧が印加されていない状態（０Ｖ）では、図９に示されるように、第１空乏層５３及び第２空乏層５５の存在によってソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間には電流は流れない。
【００５２】
図１２は図９のＭＯＳトランジスタの動作状態を説明するための平面図である。
ゲート電極４９に例えば５Ｖのゲート電圧が印加されると、図１２に示されるように、第２空乏層５５が消滅又は縮小することによってソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１がＮ型拡散層４３を介して電気的に導通する。これにより、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１の間に電流が流れる。
【００５３】
図９のＭＯＳトランジスタの模式的な電流電圧特性は図１のＭＯＳトランジスタと同様の特性を示す（図５を参照。）。図９のＭＯＳトランジスタにおいて、ゲート電圧が大きくされると、ゲート電極４９の側方に出現するＮ型拡散層４３の厚みが増し、オン抵抗が小さくなってドレイン電流が増加する。
このように、図９のＭＯＳトランジスタは、ノーマリー・オフのＭＯＳトランジスタとして取り扱うことができる。
【００５４】
図９のＭＯＳトランジスタでも、図１のＭＯＳトランジスタと同様に、ＭＯＳトランジスタの動作時に多数キャリアが電流になるので、低オン抵抗化が可能となり、ＭＯＳトランジスタは大電流を流すことができる。
【００５５】
また、図９のＭＯＳトランジスタは、Ｎ型拡散層４３を含む寄生バイポーラトランジスタ構造をもたない。したがって、図９のＭＯＳトランジスタは、Ｎ型拡散層４３のＮ型不純物濃度を薄くすることができ、Ｎ型拡散層４３とＰ型拡散層４５のＰＮ接合耐圧を高くして高耐圧化を実現できる。
【００５６】
なお、図９のＭＯＳトランジスタではソースコンタクト用拡散層３９とＰ型拡散層４５は互いに間隔をもって配置されているが、これらの拡散層３９，４５は同電位に接続されるので、拡散層３９，４５は隣接して配置されていてもよい。
【００５７】
さらに、図９のＭＯＳトランジスタでは、溝５１とドレインコンタクト用拡散層４１は互いに間隔をもって配置されているので、図９のＭＯＳトランジスタは高耐圧化を実現できる。なお、図９のＭＯＳトランジスタでは、溝５１とソースコンタクト用拡散層３９は互いに間隔をもって配置されているが、溝５１とソースコンタクト用拡散層３９は隣接して配置されていてもよい。
【００５８】
また、溝５１とドレインコンタクト用拡散層４１が隣接している場合であっても所望の耐圧が得られる場合には、溝５１とドレインコンタクト用拡散層４１は隣接して配置されていてもよい。
【００５９】
図１３から図１５は、図９の半導体装置の製造工程の一例を説明するための工程図である。図１３から図１５において、断面図は図９のＣ−Ｃ位置に対応し、平面図は図９に対応する。図１３から図１５において、図６から図８と同じ部分には同じ符号が付されている。この製造方法例は図９も参照して説明される。
【００６０】
（１）支持基板１、埋め込み絶縁膜３、及びＮ型不純物濃度が例えば５×１０15ｃｍ-3のシリコン層５が積層されたＳＯＩ基板が準備される。シリコン層５の表面にバッファ酸化膜２７が形成される。バッファ酸化膜２７の上にシリコン窒化膜２９が形成される。
【００６１】
（２）写真製版技術及びエッチング技術により、トランジスタを形成する部分にバッファ酸化膜２７及びシリコン窒化膜２９が残されるように、バッファ酸化膜２７及びシリコン窒化膜２９がパターニングされる。
【００６２】
（３）ＬＯＣＯＳ法により、シリコン層５が酸化されて素子分離絶縁膜３７が形成される。素子分離酸化膜３７は埋め込み絶縁膜３に到達する深さで形成される。
【００６３】
（４）シリコン窒化膜２９が除去される。熱酸化処理により、Ｎ型拡散層１３の表面にゲート酸化膜１７が形成される。写真製版技術により、レジスト５７が形成される。レジスト５７は、溝５１（図９を参照。）の形成予定位置に対応する位置に開口部を備えている。
【００６４】
（５）レジスト５７がマスクにされた酸化膜エッチング処理及びシリコンドライエッチング処理により、シリコン層５に溝５１が形成される。溝５１の底部は埋め込み絶縁膜３まで到達している。溝５１により、Ｎ型拡散層４３の形成領域が画定される。また、溝５１は、ソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１（図９を参照。）がＬＯＣＯＳ酸化膜からなる素子分離絶縁膜３７のバーズビーク下のシリコン層５を介して導通しないように、バーズビーク下のシリコン層５を除去するように形成される。レジスト５７が除去される。バッファ酸化膜２７が除去される。
【００６５】
（６）熱酸化処理により、Ｎ型拡散層４３の表面にゲート酸化膜４７が形成される。ゲート酸化膜４７の膜厚は例えば１５ｎｍである。ＣＶＤ法により、ボロンイオンが導入されたポリシリコン膜が堆積される。そのポリシリコン膜に対するエッチバック処理により、溝５１内にポリシリコン膜が残されて、Ｐ型ポリシリコンからなるゲート電極４９が形成される。
【００６６】
（７）写真製版技術により、Ｐ型拡散層４５（図９を参照。）の形成予定位置に対応する位置に開口部５９をもつレジスト（図示は省略）が形成される。そのレジストがマスクにされたイオン注入処理により、ボロンイオン（＋印参照。）がＮ型領域４３に注入される。注入条件は、例えば注入エネルギーが３０ＫｅＶ、ドーズ量が１×１０15ｃｍ-2である。
【００６７】
（８）ボロンイオンの注入処理で用いられたレジストが除去される。写真製版技術により、Ｎ型のソースコンタクト用拡散層３９及びドレインコンタクト用拡散層４１（図９を参照。）の形成予定位置に対応する位置に開口部６１をもつレジスト（図示は省略）が形成される。そのレジストがマスクにされたイオン注入処理により、リンイオン（−印参照。）がＮ型領域１３に注入される。注入条件は、例えば注入エネルギーが５０ＫｅＶ、ドーズ量が６×１０15ｃｍ-2である。リンイオンは溝５１から例えば１.０μｍ以上離れた位置に注入される。
【００６８】
（９）リンイオンの注入処理で用いられたレジストが除去される。各工程で注入された不純物イオンは、熱処理によって活性化される。熱処理条件は、例えば温度が１０００℃、時間が３０分である。これにより、ソースコンタクト用拡散層３９、ドレインコンタクト用拡散層４１及びＰ型拡散層４５が形成される（図９も参照。）。
【００６９】
図１６は、本発明の第２態様の他の実施例の構造を説明するための概略図である。図９と同じ部分には同じ符号が付される。
図９のＭＯＳトランジスタは２本のゲート電極４９及び溝５１を備えているのに対して、この実施例のＭＯＳトランジスタは１本のゲート電極４９及び溝５１を備えている。Ｐ型拡散層４５は素子分離絶縁膜３７に隣接して配置されている。
【００７０】
この実施例のＭＯＳトランジスタでも、ゲート電圧が印加されていない状態では第１空乏層５３及び第２空乏層５５が形成される。ゲート電圧が印加された状態では第２空乏層５５が消滅又は縮小することによってソースコンタクト用拡散層３９とドレインコンタクト用拡散層４１がＮ型拡散層４３を介して電気的に導通する。したがって、この実施例は図９の実施例と同様の作用及び効果が得られる。
【００７１】
以上、本発明の実施例を説明したが、材料や配置、寸法、数値等は一例である。本発明は、実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００７２】
例えば、上記の実施例の導電型の極性が逆にされて、ＭＯＳトランジスタは、Ｐ型のソースコンタクト用拡散層及びドレインコンタクト用拡散層、Ｐ型拡散層、Ｎ型拡散層、ならびに、Ｎ型ポリシリコンからなるゲート電極を備えているようにしてもよい。
【００７３】
また、上記の実施例では、ゲート絶縁膜としてシリコン酸化膜が用いられている。本発明の半導体装置において、ゲート絶縁膜はシリコン酸化膜以外の材料、例えばシリコン窒化膜やシリコン酸窒化膜、シリコン酸化膜及びシリコン窒化膜の積層膜などで形成されていてもよい。
【００７４】
また、図１から図３の実施例において、図２のＡ−Ａ方向（チャネル長方向）でＰ型拡散層１５（第２導電型拡散層）は上方から見てゲート電極１９で覆われている。本発明の半導体装置において、第２導電型拡散層は、上方から見てチャネル長方向で上方から見てゲート電極１９の形成位置からはみ出していてもよい。
【００７５】
また、上記の実施例では、ソースコンタクト用拡散層９，３９及びドレインコンタクト用拡散層１１，４１は素子分離絶縁膜７又は３７と接しているが、これらの拡散層９，１１，３９，４１は素子分離絶縁膜７又は３７とは間隔をもって配置されていてもよい。
また、半導体層の材料はシリコン層に限らず、どのような半導体材料であってもよい。
【符号の説明】
【００７６】
１  支持基板
３  埋め込み絶縁膜
５  シリコン層（半導体層）
９，３９  ソースコンタクト用拡散層
１１，４１  ドレインコンタクト用拡散層
１３，４３  Ｎ型拡散層（第１導電型拡散層）
１５，４５  Ｐ型拡散層（第２導電型拡散層）
１７，４７  ゲート酸化膜（ゲート絶縁膜）
１９，４９  ゲート電極
２３，５３  第１空乏層
２５，５５  第２空乏層
５１  溝
【先行技術文献】
【特許文献】
【００７７】
【特許文献１】特開２０１１−４０６９０号公報
【図１】
0005799620.tif 000002
【図２】
0005799620.tif 000003
【図３】
0005799620.tif 000004
【図４】
0005799620.tif 000005
【図５】
0005799620.tif 000006
【図６】
0005799620.tif 000007
【図７】
0005799620.tif 000008
【図８】
0005799620.tif 000009
【図９】
0005799620.tif 000010
【図１０】
0005799620.tif 000011
【図１１】
0005799620.tif 000012
【図１２】
0005799620.tif 000013
【図１３】
0005799620.tif 000014
【図１４】
0005799620.tif 000015
【図１５】
0005799620.tif 000016
【図１６】
0005799620.tif 000017