(57)【特許請求の範囲】
【請求項１】
上側基板にスルーホールを形成する工程と、
前記上側基板の一方の面に、前記スルーホールに対応する位置に開口部が設けられた犠牲樹脂層を形成する工程と、
前記犠牲樹脂層の外面に前記スルーホールに対応する位置に開口部が設けられた樹脂層を形成することにより、前記スルーホールと前記犠牲樹脂層の前記開口部と前記樹脂層の前記開口部とが連通して形成される連通スルーホールを得る工程と、
前記連通スルーホールに貫通電極を形成する工程と、
前記樹脂層に、前記貫通電極に接続される下側配線層及び絶縁層を積層することにより、下側配線基板を形成する工程と、
前記犠牲樹脂層を除去することにより、前記樹脂層と前記上側基板との間を離間させる工程とを有することを特徴とするインターポーザの製造方法。
【請求項２】
上側基板にスルーホールを形成する工程と、
前記スルーホールに第１貫通電極部を形成する工程と、
前記上側基板の一方の面に、前記スルーホールに対応する位置に開口部が設けられた犠牲樹脂層を形成する工程と、
前記犠牲樹脂層の外面に前記スルーホールに対応する位置に開口部が設けられた樹脂層を形成することにより、前記犠牲樹脂層の前記開口部と前記樹脂層の前記開口部とが連通して形成される連通ホールを得る工程と、
前記連通ホールに、第１貫通電極部に接続される第２貫通電極部を形成することにより、前記上側基板、前記犠牲樹脂層及び前記樹脂層を貫通する貫通電極を得る工程と、
前記樹脂層に、前記貫通電極に接続される下側配線層及び絶縁層を積層することにより下側配線基板を形成する工程と、
前記犠牲樹脂層を除去することにより、前記樹脂層と前記上側基板との間を離間させる工程とを有することを特徴とするインターポーザの製造方法。
【請求項３】
前記上側基板の上面に前記貫通電極の上端に接続される上側配線層を形成する工程をさらに有することを特徴とする請求項１又は２に記載のインターポーザの製造方法。
【請求項４】
前記上側基板は、シリコン又はガラスからなることを特徴とする請求項１又は２に記載のインターポーザの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、応力緩和機構を備えたインターポーザの製造方法に関する。
【背景技術】
【０００２】
従来、電子機器の小型化、薄型化、高性能化に伴って、半導体チップを実装基板にフリップチップ接続する実装構造が広く採用されている。そのような実装構造では、半導体チップのはんだバンプが実装基板の接続電極にフリップチップ接続された後に、半導体チップの下側の隙間にアンダーフィル樹脂が充填される。また、半導体チップがインターポーザにフリップチップ接続され、インターポーザが実装基板に接続される場合もある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−６４４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
後述する予備的事項の欄で説明するように、半導体チップ（シリコン）とそれがフリップチップ接続される実装基板（ガラスエポキシ樹脂）とでは、熱膨張係数がかなり異なっている。このため、半導体チップを実装する際の加熱処理で、熱応力の発生によって接合部に残留応力が集中して発生しやすい。
【０００５】
これにより、半導体チップと実装基板との接合部や半導体チップの素子が破壊することがあり、電気接続の十分な信頼性が得られない。シリコンインターポーザを介して半導体チップを実装基板に接続する場合も同様な問題が発生する。
【０００６】
半導体チップを実装基板に信頼性よく接続するための応力緩和機構を備えたインターポーザの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
以下開示の一観点によれば、厚み方向に貫通する開口部を備えた基板樹脂層と、前記基板樹脂層の一方の面の前記開口部を含む領域に形成された配線層と、前記基板樹脂層の一方の面に形成され、前記配線層を覆う層間絶縁層とを含む下側配線基板と、前記下側配線基板の上方に空間を介して配置された上側配線基板と、前記上側配線基板を貫通して前記基板樹脂層の開口部まで形成されて前記配線層に接続され、前記上側配線基板と前記下側配線基板とを連結する貫通電極とを有し、前記貫通電極の側面は、前記基板樹脂層の開口部の内壁面と直接接触し、かつ、前記下側配線基板と前記上側配線基板との間に形成された前記空間に露出していることをインターポーザが提供される。
【０００８】
また、その開示の他の観点によれば、請求項１乃至４のいずれかのインターポーザと、前記上側配線基板部の上面側の配線層にフリップチップ接続された半導体チップと、前記下側配線基板部の下面側の接続端子に接続された実装基板とを有する半導体装置が提供される。
【０００９】
さらに、その開示の他の観点によれば、上側基板にスルーホールを形成する工程と、前記上側基板の一方の面に、前記スルーホールに対応する位置に開口部が設けられた犠牲樹脂層を形成する工程と、前記犠牲樹脂層の外面に前記スルーホールに対応する位置に開口部が設けられた樹脂層を形成することにより、前記スルーホールと前記犠牲樹脂層の前記開口部と前記樹脂層の前記開口部とが連通して形成される連通スルーホールを得る工程と、前記連通スルーホールに貫通電極を形成する工程と、前記樹脂層に配線層と絶縁層を積層することにより下側配線基板部を形成する工程と、前記犠牲樹脂層を除去することにより、前記樹脂層と前記上側基板との間を離間させる工程とを有するインターポーザの製造方法が提供される。
【発明の効果】
【００１０】
以下の開示によれば、インターポーザは、下側配線基板部の上に離間した状態で（空洞部を介して）上側配線基板部が配置されており、上側配線基板部と下側配線基板部とは貫通電極で連結されている。
【００１１】
半導体チップは熱膨張係数が同一に設定できる上側配線基板部（シリコン又はガラス）にフリップチップ接続されるため、熱応力の発生が抑制される。
【００１２】
また、下側配線基板部（樹脂又はセラミックス）の熱膨張係数は、実装基板（樹脂）の熱膨張係数に近似させることができる。従って、インターポーザを実装基板に実装する際に、熱応力の発生が抑制され、接合部の電気接続の信頼性を向上させることができる。
【００１３】
さらには、インターポーザに熱応力が発生したり機械的応力がかかるとしても、貫通電極の連結部が撓むことで応力を分散することができる。
【図面の簡単な説明】
【００１４】
【図１】図１（ａ）〜（ｃ）は予備的事項を説明するための断面図（その１）である。
【図２】図２は予備的事項を説明するための断面図（その２）である。
【図３】図３（ａ）〜（ｅ）は実施形態のインターポーザの製造方法を示す断面図（その１）である。
【図４】図４（ａ）〜（ｃ）は実施形態のインターポーザの製造方法を示す断面図（その２）である。
【図５】図５（ａ）〜（ｅ）は実施形態のインターポーザの製造方法を示す断面図（その３）である。
【図６】図６（ａ）〜（ｃ）は実施形態のインターポーザの製造方法を示す断面図（その４）である。
【図７】図７（ａ）〜（ｃ）は実施形態のインターポーザの製造方法を示す断面図（その５）である。
【図８】図８は実施形態のインターポーザを示す断面図である。
【図９】図９は図８のインターポーザに半導体チップがフリップチップ接続された様子を示す断面図である。
【図１０】図１０は半導体チップが図８のインターポーザを介して実装基板に接続された半導体装置を示す断面図である。
【図１１】図１１は図１０の半導体装置の半導体チップの下側及びインターポーザの下側にアンダーフィル樹脂を充填した様子を示す断面図である。
【図１２】図１２は図１０の半導体装置の半導体チップの下側とインターポーザの空洞部及び下側にアンダーフィル樹脂を充填した様子を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態について、添付の図面を参照して説明する。
【００１６】
本実施形態の説明の前に、基礎となる予備的事項について説明する。図１及び図２は予備的事項を説明するための断面図である。
【００１７】
図１（ａ）に示すように、まず、半導体チップ１００と実装基板２００（パッケージ基板）とを用意する。半導体チップ１００はその下面側にはんだバンプ１２０を備えている。
【００１８】
実装基板２００はガラスエポキシ樹脂から形成され、上面側に接続電極２２０とそれを露出させるようにして設けられたソルダレジスト２４０とを備えている。
【００１９】
そして、図１（ｂ）に示すように、実装基板２００の接続電極２２０の上にはんだを塗布し、半導体チップ１００のはんだバンプ１２０を実装基板２００の接続電極２２０の上に配置する。さらに、加熱処理によってはんだを溶融させてリフローはんだ付けを行うことにより、半導体チップ１００を実装基板２００にフリップチップ接続する。
【００２０】
錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系などの鉛（Ｐｂ）フリーのはんだでは、２２０〜２５０℃程度の比較的高い温度で加熱処理する必要がある。
【００２１】
ここで、半導体チップ１００（シリコン）の熱膨張係数は３〜４ｐｐｍ／℃であり、実装基板２００（ガラスエポキシ樹脂）の熱膨張係数は１８ｐｐｍ／℃であり、両者において熱膨張係数がかなり異なっている。
【００２２】
このため、図１（ｂ）に示すように、リフローはんだ付けの加熱処理の際に、熱膨張係数の大きな実装基板２００が熱膨張して伸びることになる。次いで、室温まで降下させた後に、半導体チップ１００の下側の隙間にアンダーフィル樹脂３００を充填する。室温まで降下させると、熱膨張して伸びた実装基板２００が元の状態に戻る。
【００２３】
このとき、半導体チップ１００と実装基板２００との接合部には残留応力が集中して発生した状態となっている。このため、残留応力によって半導体チップ１００と実装基板２００との接合部が破壊することがある。
【００２４】
つまり、半導体チップ１００側の接続部、実装基板２００側の接続部、又は、はんだバンプ１２０に破壊が生じ、導通不良が発生することがある。あるいは、残留応力によって半導体チップ１００の内部の素子が破壊されることがある。
【００２５】
このように、半導体チップ１００と実装基板２００と間の熱膨張係数のミスマッチによって、半導体チップ１００を実装基板２００に信頼性よくフリップチップ接続することが困難になる。なお、特に、半導体チップ１００の面積が大きい場合（１５〜２０ｍｍ□）やはんだバンプ１２０の高さが低くなるにつれて接合部の破壊が顕著になる傾向がある。
【００２６】
図２には、半導体チップ１００がシリコンインターポーザ４００を介して実装基板２００にフリップチップ接続される様子が示されている。シリコンインターポーザ４００は上下側を導通可能にする貫通電極４２０を備えている。半導体チップ１００のはんだバンプ１２０がシリコンインターポーザ４００の上面側の電極にフリップチップ接続される。
【００２７】
そして、半導体チップ１００が実装されたシリコンインターポーザ４００のはんだバンプ４４０が実装基板２００の接続電極２２０にリフローはんだ付けによって接続される。
【００２８】
このような、実装構造においても、シリコンインターポーザ４００と実装基板２００との間で熱膨張係数のミスマッチが生じているため、残留応力によってシリコンインターポーザ４００と実装基板２００との接合部に破壊が生じやすい。
【００２９】
以下に説明する実施形態のインターポーザを使用することにより、上記した不具合を解消することができる。
【００３０】
（実施の形態）
図３〜図７は実施形態のインターポーザの製造方法を示す断面図、図８は実施形態のインターポーザを示す断面図である。
【００３１】
実施形態のインターポーザの製造方法では、図３（ａ）に示すように、まず、シリコンウェハ１０（上側基板）を用意する。シリコンウェハ１０の厚みは５０〜２００μｍであり、厚みが７００〜８００μｍのシリコンウェハがＢＧ（バックグラインダ）によって研削されて薄型化されて得られる。
【００３２】
次いで、図３（ｂ）に示すように、開口部が設けられたレジスト（不図示）をシリコンウェハ１０の上にフォトリソグラフィによって形成し、レジストの開口部を通してＲＩＥなどのドライエッチングによってシリコンウェハ１０を貫通加工する。
【００３３】
その後に、レジストが除去される。これにより、シリコンウェハ１０に上面から下面まで貫通する第１スルーホールＴＨ１が形成される。第１スルーホールＴＨ１の径は例えば５０〜１００μｍ程度に設定される。
【００３４】
シリコンウェハ１０にはインターポーザを得るための多数のインターポーザ領域が画定されており、各インターポーザ領域に複数の第１スルーホールＴＨ１がそれぞれ配置される。図３（ｂ）にはシリコンウェハ１０の一つのインターポーザ領域が模式的に示されている。
【００３５】
次いで、図３（ｃ）に示すように、シリコンウェハ１０を熱酸化することにより、シリコンウェハ１０の両面及び第１スルーホールＴＨ１の内面に厚みが１μｍ程度のシリコン酸化層からなる絶縁層１２を形成する。あるいは、ＣＶＤ法によってシリコンウェハ１０の両面及び第１スルーホールＴＨ１の内面にシリコン酸化層又はシリコン窒化層を形成して絶縁層１２としてもよい。
【００３６】
本実施形態では上側基板としてシリコンウェハ１０を例示するが、シリコンウェハ１０の代わりにガラス基板を使用してもよい。ガラス基板を使用する場合は、絶縁層１２を形成する必要はない。
【００３７】
続いて、図３（ｄ）に示すように、シリコンウェハ１０の一方の面（下面）に、第１スルーホールＴＨ１に対応する位置に開口部２０ａが設けられた犠牲樹脂層２０を形成する。これにより、シリコンウェハ１０の第１スルーホールＴＨ１に犠牲樹脂層２０の開口部２０ａが連通した状態となる。
【００３８】
犠牲樹脂層２０は後に他の層に対してウェット処理によって選択的に除去され、犠牲樹脂層２０が形成された部分が空洞部（ギャップ）となる。そのような除去可能な犠牲樹脂層２０としては、好適にはレジストが使用されるが、専用の剥離液で除去できるアクリル系樹脂やポリイミド系樹脂などを使用することができる。
【００３９】
犠牲樹脂層２０の形成方法としては、感光性の樹脂フィルム（レジストなど）を貼付した後に、フォトリソグラフィによって開口部２０ａを形成する。又は、液状樹脂（レジストなど）を塗布した後に、フォトリソグラフィによって開口部２０ａを形成してもよい。あるいは、樹脂フィルム（レジストなど）などをレーザで加工して開口部２０ａを形成してもよい。
【００４０】
さらに、図３（ｅ）に示すように、犠牲樹脂層２０の外面（下面）に、シリコンウェハ１０の第１スルーホールＴＨ１に対応する位置に開口部３０ａが設けられた基板樹脂層３０（下側基板）を形成する。これにより、シリコンウェハ１０の第１スルーホールＴＨ１の下に、犠牲樹脂層２０の開口部２０ａ及び基板樹脂層３０の開口部３０ａによって第２スルーホールＴＨ２が形成される。そして、第１スルーホールＴＨ１及び第２スルーホールＴＨ２が連通して連通スルーホールＣＨが形成される。
【００４１】
基板樹脂層３０としては、一般的なビルドアップ配線の層間絶縁層に使用されるポリイミド樹脂又はエポキシ樹脂などが使用され、上記した犠牲樹脂層２０をウェット処理で除去する際に耐性を有して除去されない樹脂が使用される。
【００４２】
基板樹脂層３０の形成方法としては、感光性の樹脂フィルムを貼付した後に、フォトリソグラフィによって開口部３０ａを形成する。又は、液状樹脂を塗布した後に、フォトリソグラフィによって開口部３０ａを形成してもよい。あるいは、樹脂フィルムなどをレーザで加工して開口部３０ａを形成してもよい。
【００４３】
本実施形態では、犠牲樹脂層２０の下に形成される下側基板として基板樹脂層３０を例示するが、アルミナなどのセラミックス基板を下側基板として犠牲樹脂層２０の下に接着してもよい。この場合、シリコンウェハ１０の第１スルーホールＴＨ１に対応する位置に開口部が設けられたセラミックス基板が用意され、犠牲樹脂層２０の下面に接着剤で接着される。あるいは、接着性を有する犠牲樹脂層２０を使用し、加熱処理を行ってセラミックス基板を犠牲樹脂層２０に直接接着してもよい。
【００４４】
次いで、図４（ａ）に示すように、図３（ｅ）の構造体の下に、銅板又は銅箔などのめっき給電部材３１を配置する。そして、めっき給電部材３１をめっき給電経路に利用する電解めっきにより、連通スルーホールＣＨの下側から上側に銅などからなる金属めっき層を形成する。これにより、連通スルーホールＣＨに貫通電極ＴＥが充填される。その後に、めっき給電部材３１が除去される。
【００４５】
なお、シリコンウェハ１０の上面側にめっき給電部材３１を配置し、同様な電解めっきによって連通スルーホールＣＨに貫通電極ＴＥを形成することも可能である。あるいは、無電解めっきにより連通スルーホールＣＨに銅めっき層を選択的に充填して貫通電極ＴＥを得てもよい。
【００４６】
次いで、図４（ｂ）に示すように、シリコンウェハ１０の上面側に貫通電極ＴＥの上端に接続される上側配線層４０を形成する。上側配線層４０は例えばセミアディティブ法によって形成される。詳しく説明すると、シリコンウェハ１０の上面側に、スパッタ法や無電解めっきにより例えばチタン（Ｔｉ）層／銅（Ｃｕ）層を形成してシード層（不図示）を得る。
【００４７】
さらに、上側配線層４０が配置される部分に開口部が設けられためっきレジスト（不図示）をシード層の上に形成する。その後に、シード層をめっき給電経路に利用する電解めっきにより、めっきレジストの開口部に銅などからなる金属めっき層（不図示）を形成する。
【００４８】
次いで、めっきレジストを除去した後に、金属めっき層をマスクにしてシード層をエッチングすることにより、シード層及び金属めっき層から形成される上側配線層４０が得られる。
【００４９】
さらに、図４（ｃ）に示すように、上側配線層４０の接続部が露出するようにソルダレジストをパターニングするなどして保護絶縁層４２を得る。
【００５０】
以上により、実施形態のインターポーザを得るための中間構造体５が得られる。図３及び図４に示した第１の方法によって中間構造体５を得る方法を説明したが、以下の図５及び図６に示す第２の方法によって図４（ｃ）と同一の中間構造体５を得てもよい。
【００５１】
詳しく説明すると、図５（ａ）に示すように、前述した図３（ａ）〜（ｃ）と同様に、シリコンウェハ１０にスルーホールＴＨを形成した後に、シリコンウェハ１０の全面に絶縁層１２を形成する。
【００５２】
次いで、図５（ｂ）に示すように、シリコンウェハ１０の下面に、銅板又は銅箔などのめっき給電部材３１を配置し、めっき給電部材３１をめっき給電経路に利用する電解めっきによりシリコンウェハ１０のスルーホールＴＨに第１貫通電極部ＴＥ１を形成する。その後に、めっき給電部材３１が除去される。
【００５３】
続いて、図５（ｃ）に示すように、前述した図４（ｂ）の方法と同様な方法により、シリコンウェハ１０の上面に、第１貫通電極部ＴＥ１の上端に接続される上側配線層４０を形成する。さらに、上側配線層４０の接続部が露出するようにソルダレジストをパターニングするなどして保護絶縁層４２を得る。
【００５４】
次いで、図５（ｄ）に示すように、前述した図３（ｄ）と同様に、シリコンウェハ１０の一方の面（下面）に、シリコンウェハ１０のスルーホールＴＨ（第１貫通電極部ＴＥ１）に対応する位置に開口部２０ａが設けられた犠牲樹脂層２０を形成する。
【００５５】
さらに、図５（ｅ）に示すように、前述した図３（ｅ）と同様に、犠牲樹脂層２０の外面（下面）に、シリコンウェハ１０のスルーホールＴＨ（第１貫通電極部ＴＥ１）に対応する位置に開口部３０ａが設けられた基板樹脂層３０を形成する。
【００５６】
これにより、犠牲樹脂層２０の開口部２０ａ及び基板樹脂層３０の開口部３０ａが連通して、第１貫通電極部ＴＥ１の下に連通ホールＣＨｘが形成される。
【００５７】
次いで、図６（ａ）に示すように、図５（ｅ）の上側配線層４０が形成された面に、スパッタ法により例えばチタン（Ｔｉ）層／銅（Ｃｕ）層を順に形成してめっき給電層４１を得る。めっき給電層４１は上側配線層４０を介して各第１貫通電極部ＴＥ１に電気的に接続される。
【００５８】
図６（ａ）の中央部の第１貫通電極部ＴＥ１にはめっき給電層４１が接続されていないように描かれているが、実際には全ての第１貫通電極部ＴＥ１が不図示の部分で上側配線層を介してめっき給電層４１に接続されている。
【００５９】
そして、図６（ｂ）に示すように、めっき給電層４１、上側配線層４０及び第１貫通電極部ＴＥ１をめっき給電経路に利用する電解めっきにより、第１貫通電極部ＴＥ１の上（図６（ｂ）では下）に配置された連通ホールＣＨｘ内に銅などの金属めっき層を充填して第２貫通電極部ＴＥ２を得る。
【００６０】
これにより、第１貫通電極部ＴＥ１と第２貫通電極部ＴＥ２とが繋がって、シリコンウェハ１０、犠牲樹脂層２０及び基板樹脂層３０を貫通する貫通電極ＴＥが得られる。その後に、図６（ｃ）に示すように、めっき給電層４１が除去される。
【００６１】
なお、第２貫通電極部ＴＥ２を他の方法で形成することも可能である。まず、図５（ｅ）の基板樹脂層３０の下面及び連通ホールＣＨｘの内面にスパッタ法によりチタン層／銅層を順に形成してシード層とする。
【００６２】
次いで、シード層をめっき給電経路に利用する電解めっきにより、銅などの金属めっき層を基板樹脂層３０の下面側に形成して連通ホールＣＨｘ内を金属めっき層で埋め込む。
【００６３】
その後に、ＣＭＰなどにより基板樹脂層３０が露出するまで金属めっき層を研磨することにより、連通ホールＣＨｘ内に第２貫通電極部ＴＥ２が充填されて貫通電極ＴＥが得られる。この方法を使用する場合は、上側配線層４０を形成する工程は貫通電極ＴＥを形成した後に行ってもよい。
【００６４】
このようにして、図６（ｃ）に示すように、第２の方法を使用して前述した図４（ｃ）と同一構造の中間構造体５を得ることができる。
【００６５】
以下の工程は、図４（ｃ）の中間構造体５を用いて説明する。図７（ａ）に示すように、図４（ｃ）の中間構造体５の下面側に、貫通電極ＴＥの下部に接続される第１下側配線層５０を形成する。第１下側配線層５０は、前述した図４（ｂ）の上側配線層４０と同様に、例えばセミアディティブ法によって形成される。
【００６６】
続いて、図７（ｂ）に示すように、基板樹脂層３０の下に第１下側配線層５０を被覆する層間絶縁層３２を形成した後に、層間絶縁層３２をレーザで加工することにより、第１下側配線層５０に到達するビアホールＶＨを形成する。層間絶縁層３２は、エポキシ樹脂やポリイミド樹脂などの樹脂シートが貼付されて形成される。
【００６７】
あるいは、層間絶縁層３２として、感光性樹脂を使用し、フォトリソグラフィによってビアホールＶＨを形成してもよい。また、樹脂シートを貼付する他に、液状樹脂を塗布してもよい。
【００６８】
さらに、同じく図７（ｂ）に示すように、ビアホールＶＨを介して第１下側配線層５０に接続される第２下側配線層５２を層間絶縁層３２の上に形成する。第２下側配線層５２においても、例えば前述したセミアディティブ法によって形成される。
【００６９】
その後に、第２下側配線層５２の接続部が露出するようにソルダレジストをパターニングするなどして保護絶縁層３４を得る。さらに、必要に応じて、両面側の上側配線層４０及び第２下側配線層５２の各接続部にニッケル／金めっきを施すなどしてコンタクト層を形成する。
【００７０】
このようにして、第１、第２下側配線層５０，５２によって、半導体チップに対応する上側配線層４０の狭ピッチが実装基板の接続電極の広ピッチに対応するようにピッチ変換される。
【００７１】
以上により、基板樹脂層３０に、貫通電極ＴＥに接続される配線層（第１、第２下側配線層５０，５２）及び絶縁層（層間絶縁層３２，保護絶縁層３４）を積層することにより、後述する樹脂配線基板部６（下側配線基板部）が形成される。
【００７２】
次いで、図７（ｃ）に示すように、図７（ｂ）の構造体を犠牲樹脂層２０の剥離液（エッチング液）に浸漬させることにより、犠牲樹脂層２０を他の層に対して選択的に除去する。犠牲樹脂層２０としてレジストを使用する場合は、レジストストリッパ（レジスト剥離液）によって容易に除去することができる。
【００７３】
これにより、シリコンウェハ１０と基板樹脂層３０の間の犠牲樹脂層２０が除去されて空洞部Ｃ（ギャップ）が形成される。このようにして、シリコンウェハ１０と基板樹脂層３０との間を離間させる。
【００７４】
そして、空洞部Ｃ内を上下に突き抜けるように貫通電極ＴＥの連結部Ｔｘが空洞部Ｃ内に露出した状態となる。
【００７５】
なお、犠牲樹脂層２０の除去はシリコンウェハ１０の端部から内部に順に行われるので、特に大きなサイズのシリコンウェハ１０を使用する場合は、犠牲樹脂層２０の除去に時間がかかる場合が想定される。
【００７６】
そのような場合は、特に図示しないが、基板樹脂層３０、層間絶縁層３２及び保護絶縁層３４に犠牲樹脂層２０に到達する除去用ホールを形成すればよい。これより、除去用ホールからもレジストストリッパが犠牲樹脂層２０に供給されるため、短時間で犠牲層２０を除去することができる。あるいは、シリコンウェハ１０に同様に犠牲樹脂層２０に到達する除去用ホールを形成してもよい。
【００７７】
さらに、同じく図７（ｃ）に示すように、第２下側配線層５２の接続部にはんだホールを搭載するなどして外部接続端子５４を形成する。その後に、半導体チップを実装する前又は後の所定のタイミングで、個々のインターポーザ領域が得られるように図７（ｃ）の構造体を上面から下面まで切断する。
【００７８】
以上により、図８に示すように、実施形態のインターポーザ１が得られる。図８には、半導体チップを実装する前に図７（ｃ）の構造体を切断した例が示されている。
【００７９】
図８に示すように、実施形態のインターポーザ１は、樹脂配線基板部６（下側配線基板部）とその上方に配置されたシリコン配線基板部７（上側配線基板部）とを備えている。樹脂配線基板部６とシリコン配線基板部７との間に空洞部Ｃが設けられており、それらの間が離間している。
【００８０】
シリコン配線基板部７には厚み方向に貫通する貫通電極ＴＥが設けられており、貫通電極ＴＥはさらに空洞部Ｃを突き抜けて樹脂配線基板部６の中まで延在して設けられている。樹脂配線基板部６とシリコン配線基板部７との間の空洞部Ｃに貫通電極ＴＥの連結部Ｔｘが配置されている。貫通電極ＴＥの側面は樹脂配線基板部６（下側配線基板部）とシリコン配線基板部７（上側配線基板部）との間に形成された空間に露出している。
【００８１】
このようにして、樹脂配線基板部６とシリコン配線基板部７とが貫通電極ＴＥによって連結されている。
【００８２】
さらに、シリコン配線基板部７では、シリコン基板１０ｘに連通スルーホールＣＨが形成されており、シリコン基板１０ｘの両面及び連通スルーホールＣＨの内面に絶縁層１２が形成されている。そして、連通スルーホールＣＨ内には貫通電極ＴＥが充填されている。
【００８３】
シリコン基板１０ｘの上面には、貫通電極ＴＥの上端に接続される上側配線層４０が形成されている。さらに、シリコン基板１０ｘの上面には、上側配線層４０の接続部を露出させるようにして保護絶縁層４２が形成されている。
【００８４】
また、樹脂配線基板部６では、基板樹脂層３０の下面に第１下側配線層５０が形成されている。シリコン基板１０ｘ及び空洞部Ｃを貫通する貫通電極ＴＥは基板樹脂層３０をさらに貫通して設けられており、貫通電極ＴＥの下端が第１下側配線層５０に接続されている。
【００８５】
基板樹脂層３０下面には第１下側配線層５０を被覆する層間絶縁層３２が形成されている。層間絶縁層３２には第１下側配線層５０に到達するビアホールＶＨが形成されている。さらに、層間絶縁層３２の下面にはビアホールＶＨを介して第１下側配線層５０に接続される第２下側配線層５２が形成されている。
【００８６】
層間絶縁層３２の下面には、第２下側配線層５２の接続部を露出させるようにして保護絶縁層３４が形成されている。そして、第２下側配線層５２の接続部に外部接続端子５４が設けられている。
【００８７】
このように、本実施形態のインターポーザ１では、樹脂配線基板部６とシリコン配線基板部７との間に設けられた空洞部Ｃを突き抜けるように立設する貫通電極ＴＥによって樹脂配線基板部６とシリコン配線基板部７とが連結されている。
【００８８】
シリコン配線基板部７の上側配線層４０（パッド）は貫通電極ＴＥを介して樹脂配線基板部６の第１下側配線層５０及び第２下側配線層５２（パッド）に電気的に接続されている。
【００８９】
第１、第２下側配線層５０，５２によって、半導体チップに対応する上側配線層４０の狭ピッチが実装基板の接続電極の広ピッチに対応するようにピッチ変換される。例えば、上側配線層４０のピッチは１５０μｍであり、第２下側配線層５２のピッチは３００〜５００μｍに設定される。
【００９０】
本実施形態のインターポーザ１では、半導体チップ（シリコン）が実装される上側配線基板部をシリコン配線基板部７から形成し、実装基板（ガラスエポキシ樹脂）に実装される下側配線基板部を樹脂配線基板部６から形成している。
【００９１】
このようにすることにより、まず、半導体チップ（シリコン）はそれと熱膨張係数が同一のシリコン配線基板部７にフリップチップ実装されるため、半導体チップを実装する際の熱応力の発生が抑制され、接合部での残留応力の発生を低減することができる。
【００９２】
上側配線基板部としてシリコン配線基板部７を例示したが、前述したように半導体チップ（シリコン）と同等な熱膨張係数に設定できるガラス基板（熱膨張係数：３〜１０ｐｐｍ／℃）を上側配線基板部の基板として使用してもよく、この場合も同様な効果が得られる。
【００９３】
さらに、シリコン配線基板部７の下に空洞部Ｃを介して樹脂配線基板部６が配置されており、樹脂配線基板部６は貫通電極ＴＥでシリコン配線基板部７に連結されている。樹脂配線基板部６はコア基板（リジッド基板）を有していないため、フレキシブル基板として機能する。このため、半導体チップを実装する際などに熱応力が発生するとしても、フレキシブル性を有する樹脂配線基板部６で応力を分散することができる。
【００９４】
しかも、樹脂配線基板部６の熱膨張係数は１８〜３０ｐｐｍ／℃に設定することができ、接続される実装基板（ガラスエポキシ樹脂）の熱膨張係数（１８ｐｐｍ／℃）に近似させることができる。従って、インターポーザ１を実装基板に実装する際に、熱応力の発生が抑制され、接合部での残留応力の発生を低減することができる。
【００９５】
下側配線基板部として樹脂配線基板部６を例示したが、前述したように基板樹脂層３０の代わりにアルミナなどのセラミックス基板を使用してセラミックス配線基板部としてもよい。セラミックス基板の熱膨張係数は８〜１０ｐｐｍ／℃であり、実装基板（ガラスエポキシ樹脂）の熱膨張係数（１８ｐｐｍ／℃）とシリコン配線基板部７の熱膨張係数（３〜４ｐｐｍ／℃）の間の中間値に設定される。
【００９６】
これにより、シリコン配線基板部７と実装基板との間にそれらの中間の熱膨張係数を有するセラミックス配線基板部が配置されるため、熱応力の発生が抑制され、接合部での残留応力の発生を低減させることができる。
【００９７】
さらには、樹脂配線基板部６とシリコン配線基板部７とは空洞部Ｃを介して積層されて相互に接触しておらず、貫通電極ＴＥの連結部Ｔｘが空洞部Ｃに露出している。貫通電極ＴＥは、銅などの金属めっき層から一体的に形成されて継ぎ目がないため、ある程度の強度を有する支柱として機能する。
【００９８】
このため、インターポーザ１に熱応力が発生するとしても、貫通電極ＴＥの連結部Ｔｘが撓むことで応力を分散することができる。また、外部から機械的応力がかかる場合も応力に強い構造となる。
【００９９】
次に、実施形態のインターポーザ１を使用して半導体装置を製造する方法について説明する。
【０１００】
図９に示すように、まず、下面側にはんだバンプ６２を備えた半導体チップ６０（ＬＳＩチップ）を用意する。半導体チップ６０はトランジスタなどの各種素子が形成されたシリコンウェハが切断されて得られる。
【０１０１】
そして、図８のインターポーザ１の上側配線層４０の上にはんだを塗布し、半導体チップ６０のはんだバンプ６２をインターポーザ１の上側配線層４０の上に配置する、さらに、加熱処理によってリフローはんだ付けを行う。このようにして、半導体チップ６０がインターポーザ１にフリップチップ接続される。
【０１０２】
このとき、前述したように、半導体チップ６０（シリコン）とインターポーザ１のシリコン配線基板部７とは熱膨張係数が同一であるため、熱応力の発生が抑制されて、接合部での残留応力の発生を低減することができる。また、前述したように、上側配線基板部としてシリコン配線基板部７の代わりにガラス配線基板部を使用する場合も同様な効果を奏する。
【０１０３】
次いで、図１０に示すように、実装基板７０を用意する。実装基板７０はガラスエポキシ樹脂などの樹脂を含む有機基板からなり、半導体パッケージの配線基板として機能する。実装基板７０の上面側には接続電極７２が設けられており、接続電極７２が露出するように保護絶縁層７４が一面に形成されている。
【０１０４】
実装基板７０の下面側にも接続電極７２ａが設けられており、接続電極７２ａが露出するように保護絶縁層７４ａが一面に形成されている。実装基板７０の上下面の接続電極７２，７２ａは内部配線によって相互接続されている。
【０１０５】
さらに、実装基板７０の下面側の接続電極７２ａに外部接続端子７６が設けられている。
【０１０６】
そして、半導体チップ６０が実装されたインターポーザ１（図９）の下面の外部接続端子５４（はんだ）を実装基板７０の接続電極７２の上に配置し、加熱処理することによりリフローはんだ付けを行う。これにより、半導体チップ６０がインターポーザ１を介して実装基板７０に電気的に接続される。
【０１０７】
以上により、実施形態の半導体装置２が得られる。
【０１０８】
このとき、インターポーザ１の樹脂配線基板部６は、実装基板７０と熱膨張係数と近似しているため、熱応力の発生が抑制されて、接合部での残留応力の発生を低減することができる。また、前述したように、下側配線基板部として樹脂配線基板部６の代わりにセラミックス配線基板部を使用する場合においても、同様な効果を奏する。
【０１０９】
また、樹脂配線基板部６は空洞部Ｃを介して貫通電極ＴＥによってシリコン配線基板部７に連結されており、フレキシブル基板として機能する。このため、インターポーザ１に熱応力が発生するとしても、フレキシブル性を有する樹脂配線基板部６で応力を分散することができる。
【０１１０】
錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）系などの鉛（Ｐｂ）フリーのはんだを使用する場合は、２２０〜２５０℃程度の比較的高い温度で加熱処理する必要がある。そのような場合であっても、本実施形態のインターポーザ１を使用することにより、接合部の信頼性が高い半導体装置２を歩留りよく製造することができる。
【０１１１】
また、半導体チップ６０の面積が大きくなる場合や、狭ピッチ化によってはんだバンプの高さが低くなる場合であっても、接合部の信頼性を確保することができる。
【０１１２】
さらには、樹脂配線基板部６とシリコン配線基板部７との間の空洞部Ｃに貫通電極ＴＥの連結部Ｔｘが露出する構造となっている。このため、インターポーザ１に熱応力が発生したり機械的応力がかかるとしても、貫通電極ＴＥの連結部Ｔｘが撓むことで応力を分散することができる。
【０１１３】
このように、本実施形態の応力緩和機構付きのインターポーザ１を介して半導体チップ６０を実装基板７０に接続することにより、半導体チップ６０及びインターポーザ１の各接合部に残留応力が集中することを回避できる。
【０１１４】
これにより、半導体チップ６０及びインターポーザ１の各接合部が破壊したり、半導体チップ６０の素子が破壊するなどの不具合が解消され、半導体装置の信頼性を向上させることができる。
【０１１５】
本実施形態の半導体装置２は、応力緩和機構付きのインターポーザ１を使用するため、半導体チップ６０の下側などにアンダーフィル樹脂を充填しなくとも接合部の十分な信頼性を得ることができる。
【０１１６】
その他の形態としては、図１１に示すように、必要に応じて、半導体チップ６０とインターポーザ１との間の隙間、及びインターポーザ１と実装基板７０との間の隙間にアンダーフィル樹脂８０を充填してもよい。接合部をアンダーフィル樹脂８０で封止することにより、応力がさらに分散されるため、電気接続の信頼性をさらに向上させることができる。
【０１１７】
さらには、図１２に示すように、半導体チップ６０とインターポーザ１との間の隙間、インターポーザ１と実装基板７０との間の隙間に加えて、インターポーザ１の空洞部Ｃにもアンダーフィル樹脂８０を充填してもよい。
【符号の説明】
【０１１８】
１…インターポーザ、２…半導体装置、５…中間構造体、６…樹脂配線基板部（下側配線基板部）、７…シリコン配線基板部（上側配線基板部）、１０…シリコンウェハ（上側基板）、１０ｘ…シリコン基板（上側基板）、１２…絶縁層、２０…犠牲樹脂層、２０ａ，３０ａ…開口部、３０…基板樹脂層（下側基板）、３１…めっき給電材、３２…層間絶縁層、３４，４２，７４，７４ａ…保護絶縁層、４０…上側配線層、４１…めっき給電層、５０…第１下側配線層、５２…第２下側配線層、５４，７６…外部接続端子、６０…半導体チップ、６２…はんだバンプ、７０…実装基板、７２，７２ａ…接続電極、８０…アンダーフィル樹脂、Ｃ…空洞部、ＣＨ…連通スルーホール、ＣＨｘ…連通ホール、ＴＥ…貫通電極、ＴＥ１…第１貫通電極部、ＴＥ２…第２貫通電極部、ＴＨ１…第１スルーホール、ＴＨ２…第２スルーホール、Ｔｘ…連結部、ＶＨ…ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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