(57)【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型の半導体基板と、
該半導体基板の一方の主面に形成され前記半導体基板よりも不純物濃度が低い第１導電型のドリフト層と、
該ドリフト層よりも不純物濃度が高い第２導電型のベース層と、
該ベース層の表層に選択的に配置される第１導電型のソース領域と、
内部にゲート電極が埋め込まれるゲートトレンチであり、該ソース領域の主面から前記ドリフト層に達する深さの第１トレンチと、
内部にアノード電極が形成されるショットキーバリアトレンチであり、前記ドリフト層に達する深さであって前記第１トレンチよりも深い第２トレンチと、
を少なくとも備え
前記半導体基板の一方の主面側において、前記第１トレンチおよび前記第２トレンチは、互いに所定の間隔をあけて交互に取り囲む環状パターンとなるように形成したことを特徴とする半導体素子。
【請求項２】
前記第１トレンチおよび前記第２トレンチは、前記半導体基板の一方の主面において、前記半導体基板を構成する炭化珪素の結晶構造に近似させた環状パターンとなるように形成したことを特徴とする請求項１記載の半導体素子。
【請求項３】
前記第１トレンチおよび前記第２トレンチは、前記半導体基板の一方の主面に沿った幅が全て同一になるように形成したことを特徴とする請求項１または２記載の半導体素子。
【請求項４】
前記半導体基板を構成する炭化珪素は六方晶を成す結晶構造であり、前記第１トレンチおよび前記第２トレンチは、前記一方の主面側を平面視した時に六角形となるように形成したことを特徴とする請求項２または３記載の半導体素子。
【請求項５】
前記半導体基板の外形形状は、前記六角形を成す６辺のうちの４辺にそれぞれ平行な４辺からなる菱形であることを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記半導体基板を構成する炭化珪素は立方晶を成す結晶構造であり、前記第１トレンチおよび前記第２トレンチは、前記一方の主面側を平面視した時に四角形となるように形成したことを特徴とする請求項２または３記載の半導体素子。
【請求項７】
前記半導体基板の一方の主面側において、最も中心に配される前記第１トレンチ、または前記第２トレンチは、前記環状パターンで囲まれた中心領域全体にも前記第１トレンチ、または前記第２トレンチが形成されたことを特徴とする請求項１ないし６いずれか１項記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、詳しくは、トレンチゲート構造を有する半導体素子に関する。
【背景技術】
【０００２】
例えば、高耐圧、大電流を制御するパワー半導体素子に用いられる基板材料としては、従来、シリコンウェーハが多く用いられている。シリコンウェーハを基板として用いたパワー半導体素子の一例として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が挙げられる。こうしたＭＯＳＦＥＴは、高耐圧でかつ損失が大きいものの、数ＭＨｚまでの高速スイッチング素子として使用できる。
【０００３】
しかしながら、近年、大電流と高速スイッチング性を兼ね備えたＭＯＳＦＥＴが求められている。このような大電流と高速スイッチング性を兼ね備えたＭＯＳＦＥＴを実現するために、炭化珪素（ＳｉＣ）をＭＯＳＦＥＴの基板材料として用いることが行われている。ＳｉＣは化学的に非常に安定な材料であり、バンドギャップ幅が広く、高温環境下でも半導体として極めて安定であるという優れた特徴を有している。また、ＳｉＣは半導体基板内にアバランシェ破壊を生じさせる最大電界強度もＳｉより１０倍以上大きいという優れた特徴も兼ね備えている。
【０００４】
ＳｉＣを用いた半導体素子の一例として、トレンチ構造のＭＯＳＦＥＴが挙げられる（例えば、特許文献１を参照）。こうしたトレンチ構造のＭＯＳＦＥＴでは、ゲートトレンチに過剰な電界が印加され破壊することがないように、プロテクショントレンチによってゲートトレンチを充分に保護できる形状にする必要がある。
【０００５】
図６に従来のＳｉＣ基板を用いたトレンチ構造のＭＯＳＦＥＴにおけるプロテクショントレンチおよびゲートトレンチの形成パターンの一例を示す。図６に示すトレンチの形成パターンでは、ＳｉＣからなる半導体基板１００の一方の主面側１００ａにおいて、複数のゲートトレンチ１０１が互いに平行に配列形成されている。そして、これらゲートトレンチ１０１を１つおきにそれぞれ囲うように矩形のリング状を成すプロテクショントレンチ１０２が形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１９４２８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述したような従来のトレンチ構造のＭＯＳＦＥＴでは、プロテクショントレンチとゲートトレンチとの間隔が一定ではなかった。即ち、図６に示した例では、プロテクショントレンチ１０２とゲートトレンチ１０１との間隔がｎ１とｎ２とで異なっていた。このため、ゲートトレンチとプロテクショントレンチとの間隔が大きく広がっている部分に過剰な電界が印加され、ゲートトレンチ１０１が局所的に破壊される懸念があった。
【０００８】
本発明は上記課題に鑑みてなされたものであり、トレンチ構造を有する半導体素子において、ゲートトレンチの特定部分への電界集中を防止し、耐圧を改善することが可能な半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のいくつかの態様は、次のような半導体素子を提供した。
すなわち、本発明の半導体素子は、炭化珪素からなる第１導電型の半導体基板と、該半導体基板の一方の主面に形成され前記半導体基板よりも不純物濃度が低い第１導電型のドリフト層と、該ドリフト層よりも不純物濃度が高い第２導電型のベース層と、該ベース層の表層に選択的に配置される第１導電型のソース領域と、内部にゲートが埋め込まれるゲートトレンチであり、該ソース領域の主面から前記ドリフト層に達する深さの第１トレンチと、内部にアノード電極が形成されるショットキーバリアトレンチであり、前記ドリフト層に達する深さであって前記第１トレンチよりも深い第２トレンチと、を少なくとも備え、前記半導体基板の一方の主面側において、前記第１トレンチおよび前記第２トレンチは、互いに所定の間隔をあけて交互に取り囲む環状パターンとなるように形成したことを特徴とする。
【００１０】
前記第１トレンチおよび前記第２トレンチは、前記半導体基板の一方の主面において、前記半導体基板を構成する炭化珪素の結晶構造に近似させた環状パターンとなるように形成したことを特徴とする。
【００１１】
前記第１トレンチおよび前記第２トレンチは、前記半導体基板の一方の主面に沿った幅が全て同一になるように形成したことを特徴とする。
【００１２】
前記半導体基板を構成する炭化珪素は六方晶を成す結晶構造であり、前記第１トレンチおよび前記第２トレンチは、前記一方の主面側を平面視した時に六角形となるように形成したことを特徴とする。
【００１３】
前記半導体基板の外形形状は、前記六角形を成す６辺のうちの４辺にそれぞれ平行な４辺からなる菱形であることを特徴とする。
【００１４】
前記半導体基板を構成する炭化珪素は立方晶を成す結晶構造であり、前記第１トレンチおよび前記第２トレンチは、前記一方の主面側を平面視した時に四角形となるように形成したことを特徴とする。
【００１５】
前記半導体基板の一方の主面側において、最も中心に配される前記第１トレンチ、または前記第２トレンチは、前記環状パターンで囲まれた中心領域全体にも前記第１トレンチ、または前記第２トレンチが形成されたことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体素子によれば、第１トレンチのいずれの部分においても、隣接する第２トレンチに対して所定の間隔が維持され、これよりも幅が狭まったり、あるいは広がったりする部分が存在しない。
これによって、第１トレンチと第２トレンチとの間は、どの部分においても電界が均一に分布し、特定の部分に電界が集中することがなく、特定の部分に過剰な電界が印加されて第１トレンチが局所的に破壊されるといったことを確実に防止することが可能になる。
【００１７】
また、第１トレンチ、および第２トレンチを全て同一の幅ｗとなるように形成することによって、トレンチ深さを均一にすることができ、耐圧容量を高めることが可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の半導体素子を示す断面図である。
【図２】第一実施形態の半導体素子の一方の主面側を平面視した時の平面図である。
【図３】第一実施形態の変形例を示す平面図である。
【図４】第一実施形態の別な変形例を示す平面図である。
【図５】本発明の半導体素子の第二実施形態を示す平面図である。
【図６】従来の半導体素子のトレンチの形成例を示す平面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、本発明に係る半導体素子について説明する。なお、以下の実施形態では、半導体素子の一例として、縦型トレンチゲートＭＯＳパワー半導体デバイスを挙げて説明する。また、本実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００２０】
（第一実施形態）
図１は、本発明の半導体素子の一実施形態である縦型トレンチゲートＭＯＳパワー半導体デバイス（トレンチＭＯＳＦＥＴ）を示す断面図である。縦型トレンチゲートＭＯＳパワー半導体デバイス（以下、単に半導体素子と称する）１０は、中心に位置して主電流の流れる活性領域とこの活性領域を取り巻くように配置される周辺耐圧構造領域を備えるトレンチＭＯＳＦＥＴである。半導体素子１０は、半導体基板１１を備えている。
【００２１】
半導体基板１１は、例えば、不純物として窒素が２×１０１８ｃｍ−３程度ドープされたｎ型半導体であるＳｉＣ（炭化ケイ素）から構成されていればよい。ＳｉＣ（炭化ケイ素）は、周知の通り、Ｃ原子およびＳｉ原子の配列によって、２Ｈ，３Ｃ，４Ｈ，６Ｈ，８Ｈ，１０Ｈ，１５Ｒ等の結晶構造の異なる種類が存在するが、本実施形態では、結晶構造として六方晶を成す４Ｈ−ＳｉＣで構成された半導体基板１１を用いる。
【００２２】
半導体基板１１の一方の主面１１ａ上には、ドリフト層１２が形成されている。ドリフト層１２は、例えば、ｎ型不純物を１．０×１０１６ｃｍ−３程度ドープさせたｎ−型ＳｉＣを厚さ１０μｍ程度積層したものであればよい。こうしたドリフト層１２は、半導体基板１１の一方の主面１１ａ上にエピタキシャル成長によって形成すればよい。
【００２３】
ドリフト層１２の上には、更にベース層１３が形成されている。ベース層１３は、例えば、Ａｌを２．１×１０１７ｃｍ−３程度ドープさせたｐ型ＳｉＣを、厚さ２．５μｍ程度積層したものであればよい。こうしたベース層１３は、ドリフト層１２に重ねてエピタキシャル成長によって形成すればよい。
【００２４】
ベース層１３の上には、ｐ＋型のコンタクト領域１４、およびｎ＋型のソース領域１５がそれぞれ形成されている。コンタクト領域１４は、ドープする不純物としてＡｌを、またソース領域１５はドープする不純物としてＰをそれぞれ用いればよい。また、コンタクト領域１４、およびソース領域１５は、それぞれイオン注入法および１７００℃程度の活性化熱処理によって形成することができる。
【００２５】
さらに、こうしたｐ＋型のコンタクト領域１４やｎ＋型のソース領域１５、およびベース層１３を貫通し、ドリフト層１２に達する深さのゲートトレンチ（第１トレンチ）２１、ショットキーバリアトレンチ（プロテクショントレンチ：第２トレンチ）２２が形成されている。
【００２６】
ゲートトレンチ（第１トレンチ）２１は、例えば、幅１．０μｍ程度、ドリフト層１２に達する深さが３μｍ程度に形成された溝である。こうしたゲートトレンチ２１の内部には、例えば、厚さ１００ｎｍ程度のゲート酸化膜２３と、このゲート酸化膜２３の内部に形成されたポリシリコンなどからなるゲート電極２４とが埋め込まれる。さらにゲート電極２１ａをソース領域１５から絶縁するためにゲート電極２４の上面を覆う層間絶縁層２５が形成されている。
【００２７】
ショットキーバリアトレンチ（第２トレンチ）２２は、例えば、幅１．０μｍ程度、深さがゲートトレンチ２１よりも深い５μｍ程度に形成された溝である。こうしたショットキーバリアトレンチ２２の内部には、半導体基板１１の一方の主面１１ａ側を覆うアノード電極２６の延長部分が形成されている。これらショットキーバリアトレンチ２２の内部に形成されたアノード電極２６の延長部分は、アノード電極２６と共通の電極膜として形成される。
【００２８】
ショットキーバリアトレンチ２２の内部に形成されたソース領域１５は、ショットキートレンチ２２の底部のベース層１３にショットキー接合されることにより、内蔵ショットキーバリアダイオードのアノード電極としても機能する。
【００２９】
また、ショットキーバリアトレンチ２２の底部には、アバランシェ破壊耐量の向上のためのｐ＋型領域２７が形成されている。こうしたｐ＋型領域２７は、ショットキーバリアトレンチ２２の底部にＡｌイオン注入し、１７００℃程度で熱処理を行うことによって形成される。
【００３０】
一方、半導体基板１１の他方の主面１１ｂ側には、ドレイン電極２８が形成されている。ドレイン電極２８は、例えば、Ｔｉ，Ｎｉ，Ａｕなどから形成されていれば良い。
【００３１】
図２は、半導体基板の一方の主面側における第１トレンチおよび第二トレンチの形成パターンを示した平面図である。
本実施形態のように結晶構造として六方晶を成す４Ｈ−ＳｉＣで構成された半導体基板１１を用いた際に、半導体基板１１の一方の主面１１ａは、［０００１］軸方向または［０００−１］軸方向から＜０１−１０＞軸方向へ３０度以上３９度以下傾いた軸に垂直な結晶面であればよい。また、この４Ｈ−ＳｉＣで構成された半導体基板１１の一方の主面１１ａの法線方向に伸びる結晶軸は［０００１］軸または［０００−１］軸であり、各々の結晶軸に対応した主面は（０００１）面または（０００−１）面であればよい。
【００３２】
図２に示すように、半導体基板１１の一方の主面１１ａ側を平面視した時に、ゲートトレンチ（第１トレンチ）２１とショットキーバリアトレンチ（第２トレンチ）２２とは、それぞれ所定の溝幅で互いに所定の間隔をあけて交互に取り囲む環状パターンを描くように形成されている。そして、本実施形態のように半導体基板１１が六方晶を成す４Ｈ−ＳｉＣから構成される場合、ゲートトレンチ（第１トレンチ）２１およびショットキーバリアトレンチ（第２トレンチ）２２は、環状パターンが正六角形となるように形成される。
【００３３】
即ち、図２に示す実施形態では、主面１１ａ側の最も中心に正六角形のショットキーバリアトレンチ（第２トレンチ）２２が配され、その外側に所定の間隔ｄあけて最中心のショットキーバリアトレンチ（第２トレンチ）２２よりも一回り大きい正六角形を成すゲートトレンチ（第１トレンチ）２１が形成される。更に半導体基板１１の外側（外縁部）に向かってショットキーバリアトレンチ（第２トレンチ）２２、ゲートトレンチ（第１トレンチ）２１と交互に取り囲むように形成される。そして、最外周がショットキーバリアトレンチ（第２トレンチ）２２となるようにゲートトレンチ（第１トレンチ）２１とショットキーバリアトレンチ（第２トレンチ）２２とが互いに入れ子構造に形成される。例えば、図２に示す実施形態では、３つの正六角形のゲートトレンチ（第１トレンチ）２１と、４つのショットキーバリアトレンチ（第２トレンチ）２２とが形成される。
【００３４】
このようなパターンでゲートトレンチ（第１トレンチ）２１とショットキーバリアトレンチ（第２トレンチ）２２とが、半導体基板１１の一方の主面１１ａ側に形成されると、全ての正六角形のゲートトレンチ（第１トレンチ）２１が所定の間隔ｄをあけてショットキーバリアトレンチ（第２トレンチ）２２に両側から囲まれる形態となる。
【００３５】
また、それぞれのゲートトレンチ（第１トレンチ）２１とショットキーバリアトレンチ（第２トレンチ）２２とは、全て同一の幅ｗとなるように形成されている。
【００３６】
また、半導体基板１１は、外形形状が、正六角形を成すゲートトレンチ（第１トレンチ）２１やショットキーバリアトレンチ（第２トレンチ）２２の６辺のうちの４辺に対してそれぞれ平行な４辺で囲まれた菱形（平行四辺形）となるように形成される。こうした形状の半導体基板１１は、例えば、略円形（円盤状）のＳｉＣウェーハをＸ軸方向のダイシングラインに対してＹ方向のダイシングラインを９０度よりも傾けて、例えば６０度に傾くように設定して切断することによって得られる。
【００３７】
以上のような本実施形態の半導体素子１０によれば、正六角形を成すゲートトレンチ（第１トレンチ）２１のいずれの部分においても、隣接するショットキーバリアトレンチ（第２トレンチ）２２に対して所定の間隔ｄが維持され、これよりも幅が狭まったり、あるいは広がったりする部分が存在しない。
【００３８】
ゲートトレンチ（第１トレンチ）２１と、隣接するショットキーバリアトレンチ（第２トレンチ）２２との間隔ｄは、例えば、０．５μｍ〜８．０μｍ程度に形成されれば良い。また、図２においては、こうした間隔ｄは、ゲートトレンチ２１の周縁（エッジ）と、隣接するショットキーバリアトレンチ２２の周縁（エッジ）との間の距離を示しているが、ゲートトレンチ２１の幅の中心から、隣接するショットキーバリアトレンチ２２の幅の中心までの、いわゆる形成ピッチを示すものであってもよい。
【００３９】
こうしたゲートトレンチ（第１トレンチ）２１とショットキーバリアトレンチ（第２トレンチ）２２との間は、どの部分においても電界が均一に分布し、特定の部分に電界が集中することがない。これによって、特定の部分に過剰な電界が印加されてゲートトレンチ（第１トレンチ）２１が局所的に破壊されることを確実に防止することが可能になる。
【００４０】
即ち、図６に示した従来のトレンチゲートＭＯＳパワー半導体デバイスでは、プロテクショントレンチ１０２とゲートトレンチ１０１との間隔が均一でなく、例えば間隔ｎ１とｎ２とで異なっているため、この間隔が大きく広がっている部分に過剰な電界が印加され、ゲートトレンチ１０１が局所的に破壊される懸念があった。
【００４１】
しかし、本実施形態のように、ゲートトレンチ（第１トレンチ）２１とショットキーバリアトレンチ（第２トレンチ）２２との間隔ｄを正六角形の形成パターンのどの部分においても等しくなるように形成することによって、こうした部分的な電界集中を防止して、ゲートトレンチ２１の局所的な破壊を確実に防ぐことができる。
【００４２】
また、それぞれのゲートトレンチ（第１トレンチ）２１とショットキーバリアトレンチ（第２トレンチ）２２とは、全て同一の幅ｗとなるように形成することによって、トレンチ深さを均一にすることができ、耐圧容量を高めることが可能になる。
【００４３】
また、本実施形態のように、ゲートトレンチ（第１トレンチ）２１およびショットキーバリアトレンチ（第２トレンチ）２２を、半導体基板１１の一方の主面１１ａにおいて、半導体基板１１を構成する炭化珪素の結晶構造に近似させた環状パターン、例えば、結晶構造として六方晶を成す４Ｈ−ＳｉＣで構成された半導体基板１１を用いた場合には、ゲートトレンチ（第１トレンチ）２１およびショットキーバリアトレンチ（第２トレンチ）２２を一方の主面１１ａ側を平面視した時に六角形となるように形成することによって、チャンネル移動度が高いトレンチゲートＭＯＳパワー半導体デバイス（半導体素子）を得ることが可能になる。
【００４４】
また、半導体基板１１の外形形状を、正六角形を成すゲートトレンチ（第１トレンチ）２１やショットキーバリアトレンチ（第２トレンチ）２２の６辺のうちの４辺に対してそれぞれ平行な４辺で囲まれた菱形（平行四辺形）となるように形成することによって、１枚のＳｉＣウェーハから多数の半導体基板１１をダイシングする際に、ゲートトレンチ（第１トレンチ）２１やショットキーバリアトレンチ（第２トレンチ）２２のスペースレイアウト上、最も無駄の無い形にすることができる。これによって、１枚のＳｉＣウェーハから最大量の半導体基板（チップ）１１を得ることができ、製造コストの低減を実現することが可能になる。
【００４５】
図３は、第一実施形態の変形例である。上述した第一実施形態では、半導体基板１１の最も中心に配置されるショットキーバリアトレンチ（第２トレンチ）２２は、中心が抜けた正六角形に形成されている。
一方、図３に示す実施形態では、半導体基板１１の最も中心に配置されるショットキーバリアトレンチ（第２トレンチ）３２は、正六角形の環状パターンで囲まれた中心領域全体にもトレンチが形成された、所謂、塗りつぶし形態の正六角形となるように形成されている。こうした形態のショットキーバリアトレンチ（第２トレンチ）３２であっても、その外側に形成されるゲートトレンチ（第１トレンチ）３１との間の間隔ｄは、いずれの部分でも均一に形成され、特定部分での電界の集中を防止できる。
【００４６】
図４は、第一実施形態の別な変形例である。
上述した第一実施形態では、正六角形に形成されたゲートトレンチ（第１トレンチ）２１やショットキーバリアトレンチ（第２トレンチ）２２の角部は、鋭角に形成されていた。
一方、図４に示す実施形態では、ゲートトレンチ（第１トレンチ）４１やショットキーバリアトレンチ（第２トレンチ）４２の角部に丸みを付けた形状に形成している。これによって、特に正六角形の角部に電界が偏る懸念を、更に確実に防止することが可能になる。
【００４７】
（第二実施形態）
以下、本発明の半導体素子の第二実施形態について説明する。なお、半導体素子の断面構造は第一実施形態の図１と同様であり、第一実施形態と同様の構成についてはその説明を略す。
図５は、第二実施形態における半導体基板の一方の主面側を平面視した時の第１トレンチおよび第２トレンチの形成パターンを示した平面図である。
本実施形態の半導体素子５０を構成する半導体基板５１は、結晶構造として立方晶を成す３Ｃ−ＳｉＣで構成されている。
【００４８】
図５に示すように、半導体基板５１の一方の主面５１ａ側を平面視した時に、ゲートトレンチ（第１トレンチ）６１とショットキーバリアトレンチ（第２トレンチ）６２とは、それぞれ所定の溝幅で互いに所定の間隔をあけて交互に取り囲む環状パターンを描くように形成されている。そして、本実施形態のように半導体基板５１が立方晶を成す３Ｃ−ＳｉＣから構成される場合、ゲートトレンチ（第１トレンチ）６１およびショットキーバリアトレンチ（第２トレンチ）６２は、環状パターンが四角形となるように形成される。
【００４９】
ゲートトレンチ（第１トレンチ）６１およびショットキーバリアトレンチ（第２トレンチ）６２は、一方の主面５１ａにおいて、平行な２辺が＜１００＞軸方向に延び、他の平行な２辺が＜０１０＞軸方向に延び、かつそれぞれのトレンチの深さ方向（図５中の紙面奥行方向）の側壁面が（００１）面に沿って広がるように形成されている。
【００５０】
このようなパターンでゲートトレンチ（第１トレンチ）６１とショットキーバリアトレンチ（第２トレンチ）６２とが、半導体基板５１の一方の主面５１ａ側に形成されると、全ての四角形のゲートトレンチ（第１トレンチ）６１が所定の間隔ｄをあけてショットキーバリアトレンチ（第２トレンチ）６２に両側から囲まれる形態となる。
【００５１】
以上のような本実施形態の半導体素子５０によれば、四角形を成すゲートトレンチ（第１トレンチ）６１のいずれの部分においても、隣接するショットキーバリアトレンチ（第２トレンチ）６２に対して所定の間隔ｄが維持され、これよりも幅が狭まったり、あるいは広がったりする部分が存在しない。
【００５２】
また、それぞれのゲートトレンチ（第１トレンチ）６１とショットキーバリアトレンチ（第２トレンチ）６２とは、全て同一の幅ｗとなるように形成される。
【００５３】
こうした四角形のパターンで形成されたゲートトレンチ（第１トレンチ）６１と、隣接するショットキーバリアトレンチ（第２トレンチ）６２との間隔ｄは、例えば、０．５μｍ〜８．０μｍ程度に形成されれば良い。また、図５においては、こうした間隔ｄは、ゲートトレンチ６１の周縁（エッジ）と、隣接するショットキーバリアトレンチ６２の周縁（エッジ）との間の距離を示しているが、ゲートトレンチ６１の幅の中心から、隣接するショットキーバリアトレンチ６２の幅の中心までの、いわゆる形成ピッチを示すものであってもよい。
【００５４】
ゲートトレンチ（第１トレンチ）６１とショットキーバリアトレンチ（第２トレンチ）６２との間は、どの部分においても電界が均一に分布し、特定の部分に電界が集中することがない。これによって、ゲートトレンチ（第１トレンチ）６１とショットキーバリアトレンチ（第２トレンチ）６２との間隔ｄを、四角形の形成パターンのどの部分においても等しくなるように形成することによって、こうした部分的な電界集中を防止して、ゲートトレンチ６１の局所的な破壊を確実に防ぐことができる。
【００５５】
また、それぞれのゲートトレンチ（第１トレンチ）６１とショットキーバリアトレンチ（第２トレンチ）６２とは、全て同一の幅ｗとなるように形成することによって、トレンチ深さを均一にすることができ、耐圧容量を高めることが可能になる。
【００５６】
更に、ゲートトレンチ（第１トレンチ）６１およびショットキーバリアトレンチ（第２トレンチ）６２の深さ方向の側壁面がチャネル移動度の高い（００１）面に沿って広がるように形成されているので、チャネル移動度のバラツキを抑えることができる。
【００５７】
なお、本発明の実施形態では、半導体基板を構成するＳｉＣ（炭化ケイ素）として４Ｈ−ＳｉＣ（六方晶）、３Ｃ−ＳｉＣ（立方晶）を例示したが、これ以外にも、２Ｈ−ＳｉＣ（六方晶）、４Ｈ−ＳｉＣ（六方晶）、６Ｈ−ＳｉＣ（六方晶）、８Ｈ−ＳｉＣ（六方晶）、１０Ｈ−ＳｉＣ（六方晶）、１５Ｒ−ＳｉＣ（菱面体晶）など、数十種類知られているＳｉＣの結晶多形のいずれにも適用することができる。
【符号の説明】
【００５８】
１０…半導体素子（縦型トレンチゲートＭＯＳパワー半導体デバイス）、１１…半導体基板、１１ａ…一方の主面、２１…ゲートトレンチ（第１トレンチ）、２２…ショットキーバリアトレンチ（第２トレンチ）。
【図１】
0005667926.tif 000002
【図２】
0005667926.tif 000003
【図３】
0005667926.tif 000004
【図４】
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【図５】
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【図６】
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