(57)【特許請求の範囲】
【請求項１】
定電流を送信データに応じて差動的に出力する定電流差動出力回路と、
前記定電流差動出力回路の出力を、送信データの値の変化による該出力の過渡現象が収束した後であって次のデータが出力される前における所定期間通過させるスイッチ回路と、
前記スイッチ回路の出力を所定電位にバイアスするバイアス回路と
を備えることを特徴とする小振幅差動パルス送信回路。
【請求項２】
前記スイッチ回路のトランジスタは、前記定電流差動出力回路のトランジスタと縦列に接続されていることを特徴とする請求項１記載の小振幅差動パルス送信回路。
【請求項３】
前記バイアス回路の出力は伝送線路間の電磁界結合を介して伝送されることを特徴とする請求項１又は２記載の小振幅差動パルス送信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小振幅差動パルス送信回路に関し、特に、所望の期間だけ電流を流すことによって省エネ性能に優れた小振幅差動パルス送信回路に関する。
【背景技術】
【０００２】
図１１は、従来の小振幅差動出力回路の構成を示す図である。図１１(a)は、ＰＥＣＬ（Pseudo-Emitter Coupled Logic）の構成の例を示し、図１１(b)は、ＬＶＤＳ（Low-Voltage Differential Signaling）の構成の例を示す（例えば、特許文献１参照。）。図１１(a)に示すＰＥＣＬの例である定電流差動出力回路１３１は、インバータ６６、定電流源６７、バイアス抵抗６８、６９、トランジスタＴ５１、Ｔ５２から成り、送信データを受けて定電流を差動的に出力する。これを伝送線路２１、２２を介して終端抵抗２３が接続される受信側で差動的に受信信号Ｖ+、Ｖ-として得る。終端抵抗２３の抵抗値２Ｒoは伝送線路２１、２２との整合のために伝送線路２１、２２の特性インピーダンスＺo（正確には複素数であるが、ほとんど実数である抵抗に等しい）の抵抗値Ｒoの２倍とする。図１１(b)に示すＬＶＤＳの例である定電流差動出力回路１４１は、インバータ７１、定電流源７２、７３、バイアス抵抗７４、７５、トランジスタＴ６１〜Ｔ６４から成り、送信データを受けて定電流を差動的に出力する。
【０００３】
図１２は、図１１(b)に示す回路の各部の波形を示す図である。ディジタルデータ「０、１」に対応して送信データとして「０、ＶDD」を与えることにして、送信データＤ（実線）とその反転出力Ｄバー（一点鎖線）に対して、受信側の終端抵抗２３において受信信号Ｖ+（実線）、Ｖ-（一点鎖線）を受信する。ここで、抵抗値Ｒoは伝送線路２１、２２の特性インピーダンスＺoに等しい。回路に流れる電流Ｉoは定電流源７２、７３に流れる電流Ｉsである。伝送線路２１、２２の抵抗器としての抵抗成分は小さくて無視できるので、電流Ｉoは、トランジスタＴ６１、Ｔ６４又はトランジスタＴ６２、Ｔ６３を介して、直列のバイアス抵抗７４、７５と終端抵抗２３に並列にＩo／２ずつ流れる。そして、送信側の出力はバイアス抵抗７４、７５を介して所定電位ＶTにバイアスされている。このため、Ｖ+（Ｖ-）＝ＶT±０.５ＲoＩo、Ｖ+−Ｖ-＝±ＲoＩo、Ｖ+＋Ｖ-＝２ＶT、Ｉs＝Ｉo（常に流れている）となる。図１１(a)に示す、ＰＥＣＬについても同様に動作し、電流が常に流れているという点については変わりない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２０１０−５３３４０１号公報
【特許文献２】特開２０１０−０５６５９３号公報
【特許文献３】特開２００１−０８５９７７号公報
【特許文献４】特開２０１１−０６６５１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述のように、小振幅差動出力回路は、小振幅であるために高速の通信ができて、差動出力であるために、信号が外来ノイズの影響を受けにくいし、信号伝送時に外界に出すノイズが少ない。しかし、従来の小振幅差動出力回路は、常に電流が流れており、省電力の観点において十分ではなかった。
【０００６】
本発明は、上記問題点に鑑み、最適の時期に電流を流して、それ以外の時期には電流を止めることによって省エネ性能に優れた小振幅差動パルス送信回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の本発明の小振幅差動パルス送信回路は、定電流を送信データに応じて差動的に出力する定電流差動出力回路と、前記定電流差動出力回路の出力を、送信データの値の変化による該出力の過渡現象が収束した後であって次のデータが出力される前における所定期間通過させるスイッチ回路と、前記スイッチ回路の出力を所定電位にバイアスするバイアス回路とを備えることを特徴とする。
【０００８】
請求項２記載の本発明の小振幅差動パルス送信回路は、前記スイッチ回路のトランジスタは、前記定電流差動出力回路のトランジスタと縦列に接続されていることを特徴とする。
【０００９】
請求項３記載の本発明の小振幅差動パルス送信回路は、前記バイアス回路の出力は伝送線路間の電磁界結合を介して伝送されることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ディジタルデータをＬＶＤＳのように高速かつ高信頼性で送信でき、なおかつ低電力で送信できる。すなわち、送信に要する消費電力をデータの転送速度と遷移確率に比例して低減できる。また、信号が外来ノイズの影響を受けにくく、信号伝送時に外界に出すノイズが少ない。
【００１１】
なおかつ、定電流差動出力回路の出力が変化する過渡的な期間において出力電流を流さないため、ミラー効果に起因する定電流差動出力回路の差動ノイズが受信側に伝わらないので、この点においても信頼性を高めることができる。
【００１２】
したがって、携帯電話などの無線通信手段を備えた電池駆動の携帯機器において、ディスプレイ、カメラ、メモリ、プロセッサなどのモジュール間における高速・低電力・高信頼なデータ通信に好適である。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１による小振幅差動パルス送信回路の構成を示す図である。
【図２】図１に示す回路の各部の波形を示す図である。
【図３】本発明の実施例２による小振幅差動パルス送信回路の構成を示す図である。
【図４】本発明の実施例３による小振幅差動パルス送信回路の構成を示す図である。
【図５】本発明の小振幅差動パルス送信回路から送信された信号を受信する受信回路の構成を示す図である。
【図６】本発明の実施例４による小振幅差動パルス送信回路の構成を示す図である。
【図７】図６に示す回路の各部の波形を示す図である。
【図８】本発明の実施例５による小振幅差動パルス送信回路の構成を示す図である。
【図９】図８に示す回路の各部の波形を示す図である。
【図１０】本発明の実施例６による小振幅差動パルス送信回路の構成を示す図である。
【図１１】従来の小振幅差動出力回路の構成を示す図である。
【図１２】図１１(b)に示す回路の各部の波形を示す図である。
【発明を実施するための形態】
【００１４】
以下、添付図面を参照しながら本発明を実施するための形態について詳細に説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１による小振幅差動パルス送信回路の構成を示す図である。本実施例の小振幅差動パルス送信回路は、定電流差動出力回路１０１、スイッチ回路１０２、終端・バイアス回路１０３、パルス発生回路１０４、及びセットアップ回路１０５から成る。その出力は、伝送線路２１、２２を介して終端抵抗２３において受信される。終端抵抗２３の抵抗値は、伝送線路２１、２２との整合のために伝送線路２１、２２の特性インピーダンスＺoに等しい抵抗値Ｒoの２倍である２Ｒoとする。
【００１６】
定電流差動出力回路１０１は、図１１(b)に示した定電流差動出力回路１４１と基本的な構成が同じであり、バイアス回路を終端・バイアス回路１０３として外に出した点が異なる。その構成は、インバータ１１、定電流源１２、１３、及びトランジスタＴ１１〜Ｔ１８から成る。バイアス回路が外にではあっても、同様に存在するので、その動作も基本的には図１１(b)に示した定電流差動出力回路１４１と同じである。スイッチ回路１０２は、トランスミッションゲート１４、１５、インバータ１６、及び遅延回路１７、１８から成り、所定のパルスＰによってトランスミッションゲート１４、１５を導通させて、定電流差動出力回路１０１の出力Ｄ、Ｄバーを出力させる。終端・バイアス回路１０３は、終端抵抗１９、２０から成り、送信側の終端におけるバイアス回路であって、送信差動出力の平均値を電位ＶTにバイアスする。パルス発生回路１０４は、送信データが変化してから所定パルス幅τpulseのパルスを発生する。その具体的な構成は例えば、遅延回路及びＥＸＯＲ回路から成る。セットアップ回路１０５は、パルス発生回路１０４によって発生されたパルスを、定電流差動出力回路１０１の出力が変化した時の過渡現象が収束するまで遅延してパルスＰを出力する。その具体的な構成は例えば、複数のインバータから成る。これらの回路は実施例として示した構成に限られず、同じ機能を有する任意の回路を使用することができる。例えば、パルス発生回路として特許文献２の図４に示される回路を使用することもできる。
【００１７】
図２は、図１に示す回路の各部の波形を示す図である。送信データが変化した後に、一定時間幅（τpulse）のパルスＰを生成して、前記スイッチ回路１０２をτpulseの時間だけ導通して、差動出力電流を伝送線路２１、２２に出力する。典型的なパルス幅は１００ｐｓである。パルス幅が短すぎると、十分なエネルギーが受信機に伝わらず受信できなくなる。パルス幅が長すぎると、次のデータ送信がその分待たされるので、データ転送速度が遅くなる。出力電流は、伝送線路２１、２２の送信側に接続された終端・バイアス回路１０３内の終端抵抗１９、２０（合計２Ｒo）と伝送線路２１、２２の受信側に接続された終端抵抗２３（２Ｒo）に等しく分岐して流れて、差動出力電圧信号（Ｖ+とＶ-）を受信側に伝送する。差動信号Ｖr＝Ｖ+−Ｖ-＝±ＲoＩoとなり、信号振幅はＲoＩoになる。信号振幅を３５０ｍＶで伝送線路の特性インピーダンスＺo（＝Ｒo）を５０Ωとすると、Ｉoは７ｍＡになる。なお、終端の方法は他にもあるが、本発明はいずれの方法にも適用できる。
【００１８】
τpulseの時間が経過した後に、前記スイッチ回路１０２は非導通となり、伝送線路２１、２２に電流は流れず、Ｖ+とＶ-は終端・バイアス回路１０３で一定値ＶTに保持される。スイッチ回路１０２が非導通になると、ＤとＤバーはその一方がＶDDになり他方が０（アース）になって、定電流差動出力回路１０１に流れる電流Ｉoはゼロになり、消費電流はゼロになる。
【００１９】
送信データが変化すると、ＤとＤバーの電位が逆転する（ＶDDから０に変化する、又は０からＶDDに変化する）。その後スイッチ回路１０２が導通すると、電流は、電位がＶDDになった出力から流出し、伝送線路２１、２２を介して送信側に戻り、電位が０になった出力から定電流差動出力回路１０１に流入する。定電流差動出力回路１０１に流れる電流Ｉsは増加して、やがて設定値Ｉoになるとその後は一定値となる。ＤとＤバーの電位は、一方がＶDDから下がってＶT＋０.５ＲoＩoになり、他方が０から上がってＶT−０.５ＲoＩoとなる。電流を流しているトランジスタは、ドレイン・ソース間電圧にあまり依存せずに一定電流Ｉoを流すように、トランジスタが飽和領域で動作するようにトランジスタのチャネル幅を十分に大きく設計する。
【００２０】
送信データが変化してＤとＤバーの電位がＶDD又は０に変化した後に、パルスＰによってスイッチ回路１０２を導通するのが望ましい。そのために、必要に応じて、パルス発生回路１０４の出力を遅らせるためのセットアップ回路（遅延回路）１０５をパルス発生回路１０４とスイッチ回路１０２の間に挿入する。それが望ましい理由を以下に説明する。送信データに応じて定電流差動出力回路１０１の出力ＤとＤバーは同時に変化しない。それは、定電流差動出力回路１０１の入力差動信号を送信データからインバータ１１を介して生成する際に遅延が加わるからである。その結果、出力差動信号の振幅に差異を生じる。この課題とそのひとつの解決手段が特許文献３に記載されている。
【００２１】
しかし、本発明のように伝送線路２１、２２との間にスイッチ回路１０２がありこれが非導通である限り、この問題は生じない。定電流差動出力回路１０１の出力が変化し終えてからスイッチ回路１０２を導通すれば、上記の問題は発生しない。
【００２２】
さらに、仮に入力差動信号に時間差がなく同時に変化したとしても、別の問題が発生する。それは、定電流差動出力回路１０１の４つのトランジスタＴ１５〜Ｔ１８の入力差動信号が接続されるゲートと出力が接続されるドレインの間に寄生する容量（ゲート・ドレイン間寄生容量）によって入力差動信号の変化が出力ＤとＤバーに差動ノイズを生じる問題である。例えば、送信データが１から０に変わると、Ｄの電位が下がりＤバーの電位が上がって両電位が逆転するが、Ｄに接続されるトランジスタＴ１６、Ｔ１８（ＰＭＯＳ、ＮＭＯＳ）のゲートに入力する信号が０からＶDDに遷移するときにゲート・ドレイン間寄生容量によってＤの電位は僅かに上昇してから下がる。同様の理由でＤバーの電位は僅かに下降してから上がる。これが差動信号（Ｖ+−Ｖ-）に信号の逆極性のノイズとして現れて（ミラー効果と一般に呼ぶ）、誤動作の原因となり得る。
【００２３】
ところが本実施例においては、スイッチ回路１０２をまずは非導通にしておき、こうした過渡的なノイズが収まってからスイッチ回路１０２を導通するので、出力に差動ノイズが現れない。
【００２４】
スイッチ回路１０２では、パルスＰからその逆極性のパルスを生成して、さらに例えば駆動力を調整したインバータを挿入するなどして、両極性のパルス両者をトランスミッションゲート１４、１５に与えるタイミングを一致させる。トランスミッションゲート１４、１５のＰＭＯＳおよびＮＭＯＳのゲートとドレインの間に存在するゲート・ドレイン間寄生容量によって、スイッチ開閉を制御するパルス信号の変化が伝送線路側に出力されるが、それらは互いに打ち消しあって出力に差動ノイズも同相ノイズも生じない。なぜなら、トランスミッションゲート１４、１５を導通するときは、ＮＭＯＳのゲート電位が０からＶDDに上がり、ＰＭＯＳのゲート電位がＶDDから０に下がるが、出力線にはＰＭＯＳとＮＭＯＳが一対になって接続されているので、ＰＭＯＳとＮＭＯＳのゲート・ドレイン間寄生容量を揃えておけば、逆極性で大きさが等しいノイズが出力に重畳されて互いに打ち消し合うからである。もしＰＭＯＳとＮＭＯＳのゲート・ドレイン間寄生容量が不揃いな場合は、同じ極性のノイズ（同相ノイズ）はその分だけ現れるが、差動ノイズはゼロになる。なぜなら出力ＤとＤバーに同相ノイズが載っても、差動信号ではそれらが相殺されるからである。
【実施例２】
【００２５】
図３は、本発明の実施例２による小振幅差動パルス送信回路の構成を示す図である。本実施例の小振幅差動パルス送信回路は、定電流差動出力回路１１１の構成が実施例１と異なる。定電流差動出力回路１１１は、電流源（トランジスタＴ１３、Ｔ１４、定電流源１３）をアース側だけに備えてＶDD側はＰＭＯＳトランジスタＴ１５、Ｔ１６が直接電源ＶDDに接続される構成である。この場合、低い電源電圧で送信回路が動作できるという利点が生まれる。このように電流源を１つとするか２つとするかは任意に選択できる。
【実施例３】
【００２６】
図４は、本発明の実施例３による小振幅差動パルス送信回路の構成を示す図である。本実施例の小振幅差動パルス送信回路は、実施例１の定電流差動出力回路１０１及びスイッチ回路１０２に代えて、スイッチ付定電流差動出力回路１２１とするものである。スイッチ付定電流差動出力回路１２１は、インバータ１１、１６、遅延回路１７、１８、定電流源２６、及びトランジスタＴ２１〜Ｔ３０から成る。実施例３の基本的な動作原理は実施例１と同じである。実施例１は差動出力に対してスイッチ回路１０２を接続するものであるのに対して、実施例３は差動出力するトランジスタに対してスイッチとなるトランジスタを縦列に配置して直列に接続してから出力する構成である。このため、実施例１は電源電位間に直列接続されるトランジスタの数が少ないので、低電圧駆動が可能であるのに対して、実施例３は差動回路内にスイッチ回路を内蔵する回路配置となるので、コンパクトな回路配置とすることができる。
【００２７】
図５は、本発明の小振幅差動パルス送信回路から送信された信号を受信する受信回路の構成を示す図である。受信回路は、定電流源３１、３４、抵抗３２、３３、及びトランジスタＴ３１〜Ｔ３４から成る。詳しい動作は特許文献４の図３について説明されているが、全体としてヒステリシス比較器を構成している。この受信回路の構成は例示であって、これに限られない。
【実施例４】
【００２８】
図６は、本発明の実施例４による小振幅差動パルス送信回路の構成を示す図である。本実施例は送信側及び受信側の伝送線路を近接させて、電界及び磁界が分布定数的に結合して通信する電磁界結合器を構成し、この電磁界結合器を介して信号の変化、すわなち、信号の微分を伝送するものである。具体的には、送信側に、差動パルス送信回路３６の送信する信号を伝送する伝送線路３７、３８、終端抵抗４１を備え、受信側に、終端抵抗４４、伝送線路４５、４６を備え、受信回路４７によって信号を受信する。伝送線路３７、３８と伝送線路４５、４６を近接させることによって電磁界結合器３９、４０、４２、４３を構成する。伝送線路３７、３８、４５、４６の特性インピーダンスは５０Ωであり、終端抵抗４１、４４の抵抗値は１００Ωである。
【００２９】
受信回路４７は、広帯域低ノイズアンプ及びヒステリシス比較器から成り、終端抵抗４８、４９、定電流源５０、５５、５８、コイル５１、５２、抵抗５３、５４、５６、５７、インバータ５９、及びトランジスタＴ３６〜Ｔ４１を備える。
【００３０】
図７は、図６に示す回路の各部の波形を示す図である。送信データに対してＶT+−ＶT-は、差動パルス送信回路３６の差動出力であって、図２における差動信号Ｖ+−Ｖ-と同じ波形である。受信側では、その微分である差動信号ＶR+−ＶR-を受信する。この差動信号ＶR+−ＶR-を破線によって示すヒステリシス閾値によって検出して受信データを復調する。
【実施例５】
【００３１】
図８は、本発明の実施例５による小振幅差動パルス送信回路の構成を示す図である。図９は、図８に示す回路の各部の波形を示す図である。本実施例の小振幅差動パルス送信回路は、データ毎にパルス信号を送出する点が実施例１と異なる。Ｄ型フリップフロップ６１は、クロックパルスの立ち上がりエッジによって送信データを保持し、パルス発生回路１０６は、クロックパルス毎に所定パルス幅τpulseのパルスを発生する。その具体的な構成は例えば、遅延回路及びＡＮＤ回路から成る。これらによって、データに対応して必ずパルスが送出されるので、ノイズに強い。
【実施例６】
【００３２】
図１０は、本発明の実施例６による小振幅差動パルス送信回路の構成を示す図である。本実施例の小振幅差動パルス送信回路は、図４に示す実施例３と図８に示す実施例５を組み合わせた構成を有する。
このように上述の各実施例は任意に組み合わせることができる。
なお、本発明は上記実施例に限定されるものではない。
【符号の説明】
【００３３】
１１、１６、５９、６６、７１  インバータ
１２、１３、２６、３１、５０、６７、７２、７３  定電流源
１４、１５  トランスミッションゲート
１７、１８  遅延回路
１９、２０、２３、４１、４４、４８、４９  終端抵抗
２１、２２、３７、３８、４５、４６  伝送線路
３２、３３、５３、５４、５６、５７  抵抗
３６  差動パルス送信回路
３９、４０、４２、４３  電磁界結合器
４７  受信回路
５１、５２  コイル
６１  Ｄ型フリップフロップ
６８、６９、７４、７５  バイアス抵抗
１０１、１１１、１３１、１４１  定電流差動出力回路
１０２  スイッチ回路
１０３  終端・バイアス回路
１０４、１０６  パルス発生回路
１０５  セットアップ回路
１２１  スイッチ付定電流差動出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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