(57)【特許請求の範囲】
【請求項１】
非反転入力端子及び反転入力端子と、
出力端子と、
定電流生成トランジスタと、
前記定電流生成トランジスタのドレイン端子にそれぞれのソース端子が接続され、お互いが対をなして差動動作する第１及び第２のトランジスタから構成される差動対トランジスタと、
前記非反転入力端子を前記第１のトランジスタのゲート端子に接続するとともに前記反転入力端子を前記第２のトランジスタのゲート端子に接続する第１の接続状態と、前記反転入力端子を前記第１のトランジスタのゲート端子に接続するとともに前記非反転入力端子を前記第２のトランジスタのゲート端子に接続する第２の接続状態と、を切り替える入力スイッチ回路と、
片方がダイオード接続され、ゲート端子が共通にされた第３及び第４のトランジスタから構成される能動負荷トランジスタ対と、
前記第３のトランジスタのドレイン端子を前記第１のトランジスタのソース端子に接続するとともに前記第４のトランジスタのドレイン端子を前記第２のトランジスタのソース端子に接続する第３の接続状態と、前記第３のトランジスタのドレイン端子を前記第２のトランジスタのソース端子に接続するとともに前記第４のトランジスタのドレイン端子を前記第１のトランジスタのソース端子に接続する第４の接続状態と、を切り替える差動スイッチ回路と、
前記第４のトランジスタのドレイン端子に接続され、入力された電圧と同じ電圧を出力し、低出力インピーダンスで出力が前記出力端子に接続されるバッファ回路と、
前記入力スイッチ回路と前記差動スイッチ回路の接続状態を一定期間毎に切り替えるための信号を発生させる信号発生器と、
から構成され、一定期間毎に前記入力スイッチ回路及び前記差動スイッチ回路の接続状態を切り替えることを特徴とするＯＰアンプ回路。
【請求項２】
請求項１記載のＯＰアンプを使用した帰還増幅回路であって、
請求項１記載のＯＰアンプと、
請求項１記載のＯＰアンプの出力を該ＯＰアンプの入力部に帰還させる帰還手段と、
請求項１記載のＯＰアンプの出力を平滑するために、該ＯＰアンプ内の接続状態を切り替えるスイッチ切り替え間隔よりも時定数が大きく設定されたローパスフィルタと、
を備えていることを特徴とする帰還増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低オフセットのオペアンプ（演算増幅器）回路及び該オペアンプを使用した帰還増幅回路に関する。
【背景技術】
【０００２】
図８は、従来技術に係るオートゼロアンプの回路構成および回路動作を示す図である。
図８（ａ）に示された従来技術に係るオートゼロアンプ回路の動作は２フェーズに別れ、その一つのフェーズは図８（ｂ）に示すような補正フェーズであり、もう一つのフェーズは図８（ｃ）に示すような動作（実使用）フェーズである。
【０００３】
まず図８（ｂ）に示す補正フェーズについて説明すると、図８（ｂ）の補正フェーズでは、図８（ａ）中のスイッチＡが閉じてスイッチＢが開く。この時、図８（ａ）に示される回路は、非反転（＋）入力端子への入力に対するボルテージフォロアの形となる。図８（ｂ）のボルテージフォロア回路の入力は0Vであるため、出力にはＯＰ（オペ）アンプのオフセット電圧が発生する。ＯＰアンプの出力はコンデンサを介してＧＮＤ(グランド)に接続されているため、コンデンサにはＯＰアンプのオフセット電圧が充電される。
【０００４】
次いで図８（ｃ）に示す動作（実使用）フェーズについて説明すると、図８（ｃ）の動作フェーズでは、図８（ａ）中のスイッチＡが開いてスイッチＢが閉じる。すると図８（ｂ）の補正フェーズでコンデンサに充電されたオフセット電圧と、図８（ｃ）に示すＯＰアンプのオフセット電圧が互いに打ち消し合う電位となることから、図８（ｃ）の動作フェーズでは、ＯＰアンプ出力にオフセット電圧は発生せず、精度の良いＯＰアンプの出力電圧を得ることができる。
【０００５】
ところで下記に示す特許文献１には、比較回路が開示され、当該比較回路において上記図８と同様なオフセット電圧が出力に発生しないＯＰアンプ回路が使用されている。
また下記に示す特許文献２には、上記図８と同様なＯＰアンプ回路を２つ用意し、交互に校正・正規動作を行わせることにより、正規動作が行われない時間をなくすようにしたＯＰアンプ回路が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開昭６２−２９２０１３号公報
【特許文献２】特開２００５−０２０２９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述した図８に示すような従来技術では、ＯＰアンプ動作が「補正フェーズ」→「動作フェーズ」→「補正フェーズ」→「動作フェーズ」と定期的に切り替わるため、ＯＰアンプとして動作しない時間が定期的に発生する。これを避けるためには、例えば電源投入時のみ補正フェーズでオフセット電圧を補正し、それ以降は動作フェーズで動き続けるようにすることが考えられるが、この場合は温度ドリフトによるオフセットの補正は不可能になるという課題がある。また別の方法としては、例えば上記特許文献２に示されているように、二つのオートゼロアンプを用意し、交互に出力を切り替える方法があるが、この場合はオートゼロアンプが二つ必要となり、回路規模が大きくなってしまうという課題がある。
【０００８】
これらの従来技術における課題を解決するために、本発明の目的は、ＯＰアンプ一つで、かつＯＰアンプとして動作しない時間が無く、温度ドリフトにも対応することができるオートゼロアンプを提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、ＯＰアンプのオフセット電圧が差動対と呼ばれる回路入力部の二つのトランジスタの閾値電圧の差から発生することに着目し、回路入力部のトランジスタ対を一定時間毎にスイッチで切り替えるよう構成したことを基本とするものである。
【発明の効果】
【００１０】
本発明によれば、ＯＰアンプ出力にはオフセット電圧が一定時間毎に正負切り替わって出力されることになるため、正と負の間の中心値が真値(誤差の無い正常な値)となり、トランジスタの切り替え間隔よりも十分時定数の大きいＬＰＦ(ローパスフィルタ)をＯＰアンプ出力に接続することでＯＰアンプ出力は平滑され、オフセットが除去された電圧を出力として得ることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係るオートゼロアンプ回路の構成を示す図（その１）である。
【図２】図１のＯＰアンプ回路を使った全体の回路構成を示す図（その１）である。
【図３】本発明の実施形態に係るオートゼロアンプ回路の構成を示す図（その２）である。
【図４】図３のＯＰアンプ回路を使った全体の回路構成を示す図（その２）である。
【図５】本発明の実施形態におけるノードVOUT及びノードLPFOUTの波形を示す図である。
【図６】本発明の請求項１対応の構成を示す図である。
【図７】本発明の請求項２対応の構成を示す図である。
【図８】従来技術に係るオートゼロアンプの回路構成および回路動作を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係るオートゼロアンプ回路の構成を示す図（その１）である。なお図１に示すオートゼロアンプ回路は、ＯＰアンプを使ったどのような帰還増幅回路にも適用可能であるが、本実施形態では、正相増幅回路の例について説明する。また図２は、図１のＯＰアンプ回路を使った全体の回路構成を示す図（その１）である。
【００１３】
図１および図２において、オートゼロアンプ回路の入力はVP（＋入力）及びVM（−入力）であり、出力はVOUTである。図１において、M1は定電流源として機能する定電流生成トランジスタであり、M１のドレイン端子に接続された差動対を構成する二つのトランジスタM２、M３に流れる電流の和を一定にする働きをする。M２、M３は差動対トランジスタであり、この二つのトランジスタの閾値電圧の差がオフセット電圧となってアンプ回路の出力に現れる。
【００１４】
また図１において、M４、M５は能動負荷トランジスタである。SW１、SW２、SW３、SW４はスイッチであり、差動対トランジスタM２、M３の接続を切り替える働きをする。スイッチSW１、SW２からなる入力スイッチ回路を動作させることにより、差動対を構成する二つのトランジスタM２とM３のゲート端子はVPとVMとに交互に接続される。すなわち、VPをM2のゲート端子に接続するとともにVMをM3のゲート端子に接続する第１の接続状態と、VMをM2のゲート端子に接続するとともにVPをM3のゲート端子に接続する第２の接続状態と、を切り替える。
【００１５】
また、SW３、SW４からなる差動スイッチ回路を動作させることにより、差動対を構成する二つのトランジスタM２とM３のドレイン端子はダイオード接続側ノード(M４のドレイン端子側)と出力側ノード(M５のドレイン端子側)とに交互に接続される。すなわち、M4のドレイン端子をM2のソース端子に接続するとともにM5のドレイン端子をM3のソース端子に接続する第３の接続状態と、M4のドレイン端子をM3のドレイン端子に接続するとともにM5のドレイン端子をM2のドレイン端子に接続する第４の接続状態と、を切り替える。なお、第１の接続状態と第３の接続状態が連動（同時にその状態になる）し、第２の接続状態と第４の接続状態が連動する。
【００１６】
差動対トランジスタM２、M３の出力は能動負荷トランジスタM５のドレイン端子から取られ、バッファ回路16を介して出力VOUTとして出力される。なお、バッファ回路16の具体的構成としては、例えばソースフォロワやＡＢ級バッファなどを適用することができる。但し、バッファ回路自体がオペアンプの入力オフセット電圧に影響することはないので、これらに限定されるものではなく、他のアンプであってもよい。
【００１７】
いま差動対を構成する一方のトランジスタM２の閾値電圧を|Vt0|とし、同じく差動対を構成する他方のトランジスタM３の閾値電圧を|Vt0+ΔVt|とする。
まずは、本発明のオートゼロアンプ回路の動作について図１、図２を用いて説明する。ＯＰアンプは正常動作時、差動対M２、M３に等しい電流が流れるように出力に帰還がかかる。
【００１８】
これは能動負荷トランジスタM４、M５のゲート電圧が等しいことから、能動負荷トランジスタM４、M５に等しい電流が流れようとすることに起因する。すなわち、仮に能動負荷トランジスタM４、M５の電流が等しくない状態にあるとすると、MOSトランジスタの電圧・電流特性から、電流が大きいほうのトランジスタのソース・ドレイン間電圧は非常に大きく、電流が小さい方のトランジスタのソース・ドレイン間電圧は非常に小さなものになっている。
【００１９】
例えば、上述のスイッチSW１、SW２、SW３、SW４の動作でMOSトランジスタのM２とM４が接続され、MOSトランジスタのM３とM５が接続された状態でMOSトランジスタのM５の電流が小さいと、VOUTが低電圧になり、これが入力側（M３のゲート）にフィードバックされてMOSトランジスタのM３の電流（すなわちM５の電流）を増やす方向に働く。MOSトランジスタのM５の電流が大きいと逆方向に働き、結局M４とM５の電流は等しくなる。なお、このような動作が成り立つのは、ＯＰアンプの２つの入力が仮想短絡するよう全体回路が構成されている場合である。
【００２０】
スイッチSW１、SW２、SW３、SW４の接続が図１となり、第１の接続状態と第３の接続状態が実現している状態１において、差動対トランジスタM２、M３に同じ電流が流れるには、差動対トランジスタの閾値の違いを補償するため、M３のゲートに|ΔVt|だけM２より低い電圧をかける必要がある（差動対トランジスタM２、M３はＰチャネルＭＯＳトランジスタである。）。状態１の場合、オートゼロアンプ回路の入力端子VPはM２のゲート端子に接続され、オートゼロアンプ回路の入力端子VMはM３のゲート端子に接続されている。よって、オートゼロアンプ回路の入力端子VPにVINの電圧が印加されている時、オートゼロアンプ回路の入力端子VMにはVIN−|ΔVt|の電圧が印加される必要がある。そのためにVOUTの値は、以下に示す式１及び式２
【００２１】
【数１】
0005799786.tif 000002
【００２２】
【数２】
0005799786.tif 000003
【００２３】
となる。上記式１及び式２から、もともと出力したい電圧((R1＋R2）/R2)VINよりもオフセット成分である((R1＋R2）/R2)ΔVtだけ低い値が出力に現れる。
次に、本発明のオートゼロアンプ回路の動作にかかる状態２について図３、図４を用いて説明する。図３は、図１と同様に本発明の実施形態に係るオートゼロアンプ回路の構成を示す図（その２）である。図４は、図３のＯＰアンプ回路を使った全体の回路構成を示す図（その２）であり、図３、図４で使用されている記号については、図１、図２と同じものについてはその説明を省略する。
【００２４】
図３、図４に示す状態２では、上述した図１、図２に示す状態１と異なり、第２の接続状態と第４の接続状態が実現していて、オートゼロアンプ回路の入力端子VPは差動対を構成するトランジスタM３のゲート端子に接続され、オートゼロアンプ回路の入力端子VMは差動対を構成するトランジスタM２のゲート端子に接続されている。
【００２５】
図３、図４に示す状態２においてもＯＰアンプは正常動作時、差動対M２、M３に等しい電流が流れるように出力に帰還がかかることについては、状態１のときと同じである。そしてオートゼロアンプ回路の入力端子VPにVINが印加された時に差動対トランジスタM２とM３に同じ電流が流れるようにするために、M２にM３よりも|ΔVt|だけ高い電圧が印加されるように動作して、トランジスタM２とM３の電流をバランスの取れた状態にする。したがって、図４に示すオートゼロアンプ回路の入力端子VMにはVIN＋|ΔVt|が印加されるようにVOUTから帰還がかかることになる。つまりVOUTの値は、以下に示す式３及び式４
【００２６】
【数３】
0005799786.tif 000004
【００２７】
【数４】
0005799786.tif 000005
【００２８】
となる。上記式３及び式４から、もともと出力したい電圧((R1＋R2）/R2)VINよりもオフセット成分である((R1＋R2）/R2)ΔVtだけ高い値が出力に現れる。
以上のように、スイッチSW１、SW２、SW３、SW４を切り替えることでＯＰアンプ出力VOUTに現れるオフセット電圧成分は正負が反転する。一定時間毎に上記スイッチを切り替えることで上記ＯＰアンプ出力は図５のVOUTのような、オフセット電圧をゲイン倍した電圧を振幅とした矩形波出力となる。すなわち、出力は真値に|ΔVt|に比例した正負のリップルが重畳された信号となっていて、この矩形波の中心値が、オフセットキャンセルされた真値であり、VOUT信号を図２および図４に示すＬＰＦ（ローパスフィルタ）に入力することで信号を平滑し、ローパスフィルタ出力LPFOUTはオフセットキャンセルされた電圧となる。
【００２９】
図６は、本発明の請求項１対応の構成を示す図である。すなわち、請求項１記載に対応するＯＰアンプ回路の構成は、
非反転（＋）入力端子(VP)及び反転（−）入力端子(VM)と、
出力端子(VOUT)と、
定電流生成トランジスタ(M1)11と、
前記定電流生成トランジスタのドレイン端子にそれぞれのソース端子が接続され、お互いが対をなして差動動作する第１及び第２のトランジスタ(MOSFET M2,M3)から構成される差動対トランジスタ12と、
前記非反転入力端子を前記第１のトランジスタのゲート端子に接続するとともに前記反転入力端子を前記第２のトランジスタのゲート端子に接続する第１の接続状態と、前記反転入力端子を前記第１のトランジスタのゲート端子に接続するとともに前記非反転入力端子を前記第２のトランジスタのゲート端子に接続する第２の接続状態と、を切り替える入力スイッチ回路13と、
片方がダイオード接続され、ゲート端子が共通にされた第３及び第４のトランジスタ(MOSFET M4,M5)から構成される能動負荷トランジスタ対14と、
前記第３のトランジスタのドレイン端子を前記第１のトランジスタのソース端子に接続するとともに前記第４のトランジスタのドレイン端子を前記第２のトランジスタのソース端子に接続する第３の接続状態と、前記第３のトランジスタのドレイン端子を前記第２のトランジスタのソース端子に接続するとともに前記第４のトランジスタのドレイン端子を前記第１のトランジスタのソース端子に接続する第４の接続状態と、を切り替える差動スイッチ回路15と、
前記第４のトランジスタのドレイン端子に接続され、入力された電圧と同じ電圧を出力し、低出力インピーダンスで出力が前記出力端子(VOUT)に接続されるバッファ回路16と、
前記入力スイッチ回路13と前記差動スイッチ回路15の接続状態を一定期間毎に切り替えるための信号を発生させる信号発生器17と、
から構成され、一定期間毎に前記入力スイッチ回路13及び前記差動スイッチ回路15の接続状態を切り替えるようにしたものである。
【００３０】
図７は、本発明の請求項２対応の構成を示す図である。すなわち、請求項２記載に対応する帰還増幅回路の構成は、
請求項１記載のＯＰアンプを使用した帰還増幅回路であって、
請求項１記載のＯＰアンプ21と、
請求項１記載のＯＰアンプの出力を該ＯＰアンプの入力部に帰還させる帰還手段(β)22と、
請求項１記載のＯＰアンプの出力を平滑するために、該ＯＰアンプ内の接続状態を切り替えるスイッチ切り替え間隔よりも時定数が大きく設定されたローパスフィルタ(LPF)23と、
を備えるようにしたものである。
【産業上の利用可能性】
【００３１】
以上の説明では、正相増幅回路を使った帰還増幅回路の例について説明したが、正相増幅回路に代えて反転増幅回路や差動増幅回路でも使用可能である。
【符号の説明】
【００３２】
11  定電流生成トランジスタ
12  差動対トランジスタ
13  入力スイッチ回路
14  能動負荷トランジスタ対
15  差動スイッチ回路
16  バッファ回路
17  信号発生器
21  ＯＰアンプ回路
22  帰還手段
23  ＬＰＦ(ローパスフィルタ)
VP  ＯＰアンプの非反転（＋）入力端子
VM  ＯＰアンプの反転（−）入力端子
VOUT  ＯＰアンプの出力端子
SW1〜SW4  スイッチ
M1  制御系
M2,M3  差動対トランジスタ
M4,M5  能動負荷トランジスタ
R1,R2，R3  抵抗
C   コンデンサ
【図１】
0005799786.tif 000006
【図２】
0005799786.tif 000007
【図３】
0005799786.tif 000008
【図４】
0005799786.tif 000009
【図５】
0005799786.tif 000010
【図６】
0005799786.tif 000011
【図７】
0005799786.tif 000012
【図８】
0005799786.tif 000013