(57)【特許請求の範囲】
【請求項１】
ＭＩＳデバイスを含む半導体ダイであって、前記ダイは、第１の導電型とは逆の第２の導電型の第２の層を覆う前記第１の導電型の第１の層を含み、前記ダイはさらに、
ＭＩＳデバイスを含む活性領域を含み、
前記ＭＩＳデバイスは、
導電性ゲート材料を含みかつ前記第１の層の表面から下方向に延びる活性トレンチを含み、前記活性トレンチの底部は前記第１の層内に位置し、さらに、
前記第１の層内に前記第２の導電型のソース領域を含み、前記ソース領域は、前記ダイの前記表面および前記活性トレンチの側壁に隣接し、さらに、
前記活性トレンチの前記底部から下方向に前記第２の層に延びる前記第２の導電型のドレイン・ドリフト領域を含み、
前記ダイはさらに、
終端領域を含み、
前記終端領域は、
少なくとも第１および第２の終端トレンチを含み、前記終端トレンチの各々は、前記ダイの前記表面から下方向に延び、前記終端トレンチの各々は、導電性材料を含みかつ前記第１の層内に底部を有し、前記終端トレンチの各々内の前記導電性材料は、前記終端トレンチの側壁および底部の内側を覆う誘電体層によって前記第１の層から絶縁されており、さらに、
前記終端トレンチの各々の底部から前記第２の層まで延びる前記第２の導電型の領域と、
前記ダイの前記表面の上方に少なくとも第１および第２の金属層とを含み、前記第１の金属層は、前記第１の終端トレンチ内の前記導電性材料と、前記第１の層の、前記第１の終端トレンチと前記第２の終端トレンチとの間のメサ内の部分とに、電気的に接続され、前記第２の金属層は、前記第２の終端トレンチ内の前記導電性材料と、前記第２の終端トレンチの前記メサとは反対側の領域における前記第１の層の部分とに、電気的に接続され、前記第１および第２の終端トレンチ内の前記導電性材料同士は、互いに電気的に絶縁され、かつ、前記第１および第２の終端トレンチ内の前記導電性材料のそれぞれは、前記ソース領域および前記第１の層から電気的に絶縁される、半導体ダイ。
【請求項２】
前記第２の層は、前記基板と、前記基板を覆う第１のエピタキシャル層とを含む、請求項１に記載の半導体ダイ。
【請求項３】
前記第１の層は、前記第１のエピタキシャル層の上に形成された第１の導電型の第２のエピタキシャル層を含む、請求項２に記載の半導体ダイ。
【請求項４】
前記導電性材料はポリシリコンを含む、請求項１に記載の半導体ダイ。
【請求項５】
前記終端トレンチの各々の内側を覆う前記誘電体層は、前記トレンチの底部において厚い部分を含む、請求項１に記載の半導体ダイ。
【請求項６】
前記第１の層の表面に前記第１の導電型の第１および第２のコンタクト領域を含み、前記第１および第２のコンタクト領域は、前記第１の導電型のドーパントで、前記第１の層のドーピング濃度よりも高いドーピング濃度にドープされ、前記第１のコンタクト領域は、前記第１の金属層と前記第１の層との界面に隣接し、前記第２のコンタクト領域は、前記第２の金属層と前記第１の層との界面に隣接する、請求項１に記載の半導体ダイ。
【請求項７】
ＭＩＳデバイスを含む半導体ダイを形成する方法であって、
半導体基板を提供するステップと、
前記基板上に第１の導電型のエピタキシャル層を形成するステップとを含み、前記基板は、前記第１の導電型とは逆の第２の導電型の正味のドーピング濃度を有し、さらに、
前記エピタキシャル層内に複数のトレンチをエッチングして、前記トレンチ間におよび前記トレンチのうち１つと前記ダイのエッジとの間に複数のメサを形成するステップを含み、前記トレンチは、前記エピタキシャル層の表面から延びかつ前記エピタキシャル層内に底部を有し、前記トレンチは、活性トレンチおよび終端トレンチを含み、前記メサは、前記活性トレンチ間に活性メサを、前記トレンチのうち前記１つと前記ダイの前記エッジとの間に終端メサを含み、さらに、
前記第２の導電型のドーパントを前記活性トレンチおよび前記終端トレンチの底部を介して導入することにより、前記トレンチの各々と前記基板との間に延びる前記第２の導電型の領域を形成するステップと、
前記トレンチの壁部上に酸化物層を形成するステップと、
前記トレンチを導電性材料で埋めるステップと、
前記ドーパントが前記終端トレンチに隣接する位置において前記エピタキシャル層に侵入することを防止しながら、前記第２の導電型のドーパントを前記エピタキシャル層内に注入することにより、前記活性トレンチに隣接してソース領域を形成するステップと、
前記エピタキシャル層の表面にわたって誘電体層を形成するステップと、
前記誘電体層をマスキングしてエッチングすることによって、前記ソース領域、前記終端トレンチおよび前記終端メサの上方に開口部を形成するステップと、
前記誘電体層および前記開口部を覆うように金属を堆積するステップと、
前記金属をマスキングしてエッチングすることによって、前記ソース領域の上方において前記開口部内に延びるソース金属層と、複数の終端金属層とを形成するステップとを含み、前記終端金属層同士は互いに電気的に絶縁され、前記終端金属層の各々は、前記終端トレンチの上方の前記開口部のうちの１つ内にかつ前記終端メサを覆う前記誘電体層内の前記開口部のうちの１つ内に延びて、前記終端トレンチのうちの１つ内の導電性材料と終端メサとを電気的に接続する、方法。
【請求項８】
前記終端メサの上方の前記誘電体層内の前記開口部を介して前記第１の導電型のドーパントを注入することによって、コンタクト領域を形成するステップを含む、請求項７に記載の方法。
【請求項９】
半導体基板を提供するステップは、前記第２の導電型の半導体部材上に前記第２の導電型の第２のエピタキシャル層を形成するステップを含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、オン抵抗および耐圧特性に優れたトレンチゲート式パワーＭＯＳＦＥＴに関し、特定的には、高周波動作に好適なトレンチＭＯＳＦＥＴに関する。また、この発明は、そのようなＭＯＳＦＥＴの製造プロセスに関する。
【背景技術】
【０００２】
金属絶縁体半導体（ＭＩＳ）デバイスの中には、半導体基板（たとえばシリコン）の表面から下方向に延びるトレンチ内にゲートを含むものがある。そのようなデバイスでは、電流は主に垂直方向に流れるので、セルをより密に配置することができる。これは、他の条件がすべて同じであれば、デバイスの電流移動度の上昇およびオン抵抗の低下につながる。ＭＩＳデバイスの全般的カテゴリに含まれるデバイスとしては、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、インシュレイティッドバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳゲートサイリスタ等がある。
【０００３】
たとえば、トレンチＭＯＳＦＥＴは、高い相互コンダクタンス（ｇm,max）および低い比オン抵抗（Ｒon）を有するように形成できるが、そのことは光学線形信号の増幅およびスイッチングにとって重要である。しかしながら、高周波動作にとって最も重要な課題の１つは、ＭＯＳＦＥＴの内部容量の減少である。内部容量は、ゲート・ドレイン間容量（Ｃgd）（これは帰還容量（Ｃrss）とも呼ばれる）、入力容量（Ｃiss）、および出力容量（Ｃoss）を含む。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国出願番号第０９／５９１，１７９号明細書
【特許文献２】米国出願番号第０９／９２７，３２０号明細書
【特許文献３】米国特許番号第５，０７２，２６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１は、従来のｎ型トレンチＭＯＳＦＥＴ１０の断面図である。ＭＯＳＦＥＴ１０において、ｎ型エピタキシャル（「Ｎ−ｅｐｉ」）層１４が、Ｎ+基板１２上に成長される。Ｎ−ｅｐｉ層１４は、低濃度にドープされた層、すなわち、Ｎ-層であり得る。ｐ型ボディ領域１６は、Ｎ−ｅｐｉ層１４とＮ+ソース領域１８とを分離する。電流は、トレンチ２０の側壁に沿って（破線で示された）チャネルを通じて垂直に流れる。トレンチ２０の側壁および底部は、薄いゲート絶縁体２２（たとえば二酸化ケイ素）で内側を覆われている。トレンチ２０は、ドープされたポリシリコン等の導電性材料で埋められ、これがゲート２４を形成する。ゲート２４を中に含むトレンチ２０は、絶縁層２６でカバーされており、これはボロンフォスフォシリカガラス（ＢＰＳＧ）であり得る。ソース領域１８およびボディ領域１６に導電体２８が電気的に接続されており、導電体２８は通常、金属または金属合金である。ボディコンタクト領域３０は、金属２８とＰボディ１６とのオーム性接触を容易にする。ゲート２４は、図１の紙面外で、奥行き方向において接続される。
【０００６】
ＭＯＳＦＥＴ１０の非常に不利な点は、ゲート２４とＮ−ｅｐｉ層１４とが重なり合う領域が大きいことであり、薄いゲート絶縁体２２の一部分がドレインの動作電圧にさらされてしまう。このように重複部分が大きいと、ＭＯＳＦＥＴ１０のドレインの定格電圧が制限され、薄いゲート絶縁体２２の長期的信頼性に問題が生じ、また、ＭＯＳＦＥＴ１０のゲート・ドレイン間容量Ｃgdも大いに増す。トレンチ構造では、Ｃgdが従来の横方向デバイスにおけるよりも大きいので、ＭＯＳＦＥＴ１０のスイッチング速度が制限され、またしたがって、その高周波用途への使用が制限される。
【０００７】
この短所に対処し得る１つの方法が、米国出願番号第０９／５９１，１７９号に記載されており、これを図２に示す。図２は、トレンチ２０の底部近傍にドープされていないポリシリコンプラグ４２を有するトレンチＭＯＳＦＥＴ４０の断面図である。ＭＯＳＦＥＴ４０は、ポリシリコンプラグ４２を備える点を除いては、図１のＭＯＳＦＥＴ１０と同様である。ポリシリコンプラグ４２は、酸化物層２２によってトレンチ２０の底部から、また酸化物層４４によってゲート２４から分離されている。酸化物層２２、ポリシリコンプラグ４２および酸化物層４４のサンドイッチ構造により、ゲート２４とＮ−ｅｐｉ層１４との距離が増し、したがってＣgdが減じられる。
【０００８】
しかしながら、状況によっては、高周波用途のためにＣgdを最小にする目的で、トレンチ１９の底部にノンドープポリシリコンよりも良好な絶縁体の材料を有することが好ましい場合がある。
【０００９】
この問題に対処し得る１つの方法が、米国出願番号第０９／９２７，３２０号に記載されており、これを図３に示す。図３は、トレンチ２０の底部近傍に厚い酸化物層５２を有するトレンチＭＯＳＦＥＴ５０の断面図である。厚い酸化物層５２は、ゲート２４とＮ−ｅｐｉ層１４とを分離する。これにより、図１のように薄いゲート絶縁体１５のみがゲート２４とＮ−ｅｐｉ層１４（ドレイン）とを分離する場合に生じる問題を回避することができる。厚い酸化物層５２は図２に示されるポリシリコンプラグ４２よりもより効果的な絶縁体であり、これにより、図２のＭＯＳＦＥＴ４０の場合と比較して、ＭＯＳＦＥＴ５０のゲート・ドレイン間容量Ｃgdが減じられる。
【００１０】
しかしながら、図３の解決方法でもやはり、ボディ領域１６と厚い酸化物層５２との間に薄いゲート酸化物領域５４が存在する。これは、ボディ領域１６の下方接合部と厚い酸化物層５２の上端とが自己整合されないためである。ボディ領域１６が厚い酸化物層５２の上端を超えて下方向に延びれば、ＭＯＳＦＥＴ５０は高いオン抵抗Ｒonおよび高いしきい値電圧を有し得る。しかし、この整合は製造時に制御するのが難しいので、ボディ領域１６と厚い酸化物層５２との重なり合いを防ぐには、かなりの誤差マージンが許容されねばならず、これは、薄いゲート酸化物領域５４においてゲート・ドレイン間が大きく重なり合う結果となり得る。薄いゲート領域５４は、図２のＭＯＳＦＥＴ４０においても、ボディ領域１６とポリシリコンプラグ４２との間に存在する。したがって、Ｃgdは未だ、高周波用途にとって問題であり得る。したがって、ゲート・ドレイン間容量Ｃgdが減じられかつ高周波性能が改善されたトレンチＭＯＳＦＥＴが求められる。
【００１１】
トレンチＭＩＳデバイスの別の問題は、たとえば図１に示すコーナ５６で表わされる、トレンチのコーナにおける電界の強度に関する。電界強度はトレンチのコーナで最大であり、したがって、ここが通常、アバランシェ降伏が生じる場所である。アバランシェ降伏は通常、ホットキャリアの生成に繋がり、ゲート酸化物層の近くで降伏が起こった場合、ホットキャリアがゲート酸化物層内に注入されるおそれがある。これは、ゲート酸化物層を損傷または破断し得、デバイスの長期信頼性の問題が生じ得る。降伏は、ゲート酸化物層から離れた、バルクシリコン内で起こることが好ましい。
【００１２】
トレンチのコーナにおける電界強度を減じかつトレンチから離れたバルクシリコン内で降伏を起こさせるための１つの技術が、米国特許番号第５，０７２，２６６号に教示されている。この技術は図４に示され、図４はＭＯＳＦＥＴ６０を示す。ＭＯＳＦＥＴ６０は図１のＭＯＳＦＥＴ１０と同様であるが、深いＰ+拡散部６２がＰボディ１６から下方向に、トレンチ２０の底部よりも下のレベルにまで延在する点で異なる。深いＰ+拡散部６２は、トレンチのコーナ５６において電界強度を減じるように電界を整形する効果を有する。
【００１３】
米国特許番号第５，０７２，２６６号の技術はＭＯＳＦＥＴの耐圧性能を改善するが、図４に「ｄ」で示すセルピッチの下限を設定することになる。なぜなら、セルピッチが小さくなりすぎると、深いＰ+拡散部からのドーパントがＭＯＳＦＥＴのチャネル領域に入り込み、そのしきい値電圧を高くするためである。セルピッチを減じることで、ＭＯＳＦＥＴのセルの合計周長が増し、電流に対してより大きなゲート幅が与えられ、それによりＭＯＳＦＥＴのオン抵抗を減じられる。したがって、ＭＯＳＦＥＴの耐圧特性を改善するためにBuluceaの特許の技術を使用すると、実際のところ、ＭＯＳＦＥＴのオン抵抗を減じることがより困難になってしまう。
【００１４】
要約すれば、低いオン抵抗およびしきい値電圧を提供し、しかも高周波動作が可能な、ＭＩＳ構造が明らかに求められる。
【課題を解決するための手段】
【００１５】
この発明に従ったＭＩＳデバイスにおいて、第１の導電型の基板は、第２の導電型のエピタキシャル（「ｅｐｉ」）層によって覆われる。トレンチはエピタキシャル層内に形成され、ゲートは、トレンチ内に配置され、酸化物または他の絶縁層によってエピタキシャル層とは分離される。
【００１６】
ゲート・ドレイン間容量Ｃgdを最小にするために、厚い絶縁層、好ましくは酸化物、がトレンチの底部に形成される。トレンチは、たとえば窒化物の比較的厚い層で内側が覆われ、窒化物層は方向性エッチングにかけられて、トレンチの底部から窒化物層が除去される。この時点で、第１の導電型のドーパントがトレンチの底部を介して注入されて、トレンチの底部から基板へと延びるドレイン・ドリフト領域が形成される。
【００１７】
厚い絶縁層はいくつかの方法で形成することが可能である。酸化物または他の絶縁層は、たとえば化学蒸着（ＣＶＤ）によって堆積することができ、厚い絶縁層は、トレンチの底部に「プラグ」のみが残るまでエッチバックされ得る。酸化物層は、トレンチの底部に、熱酸化によって形成されてもよい。堆積プロセスは、堆積された材料（たとえば酸化物）が、トレンチの側壁の内側を覆う材料（たとえば窒化物）よりも、トレンチの底部におけるシリコン上に選択的に堆積するような態様で行なわれ得る。
【００１８】
トレンチの底部に厚い絶縁層が形成された後に、トレンチの側壁の内側を覆う材料が除去される。トレンチの側壁上に、比較的薄いゲート酸化物層が形成され、トレンチがドープされたポリシリコン等の導電性のゲート材料で埋められる。しきい値調節またはボディ注入が行なわれ得、その後、第１の導電型のソース領域がエピタキシャル層の表面に形成される。
【００１９】
ドレイン・ドリフト領域はいくつかの方法で形成され得る。第２の導電型のドーパントが、トレンチの底部を介して、トレンチ底部から基板へと拡散なしに延びるようなドーズ量およびエネルギで注入され得る。その代わりに、第２の導電型のドーパントは、トレンチの底部を介して、最初にトレンチ底部のすぐ下に第２の導電型の領域を形成するように、より低いエネルギで注入されてもよい。その構造を予め定められた時間、高温にさらすことによって、そのドーパントは基板に向かって下方向に拡散され得る。またその代わりに、第２の導電型の層は、エピタキシャル層と基板との界面にまたはその近辺の場所に注入され得、その後、ドーパントはトレンチの底部に向かって上方向に拡散され得る。上記プロセスを組合せてもよい。すなわち、第２の導電型の領域をトレンチ底部のすぐ下に形成し、第２の導電型の層をエピタキシャル層と基板との界面にまたはその近辺の場所に注入し、その構造を加熱することによって該領域と該層とが結合するようにすることも可能である。一連の注入が、トレンチ底部と基板との間に第２の導電型領域の「積層」を含むドレイン・ドリフト領域を形成するように実行されてもよい。
【００２０】
このようなプロセスの結果として得られるＭＩＳデバイスは、トレンチの底部に厚い酸化物または他の絶縁層を有し、また、トレンチの底部から基板に延びるドレイン・ドリフト領域を有する。ドレイン・ドリフト領域の接合部は、好ましくは、厚い絶縁層のエッジと自己整合がとられる。これにより、デバイスのしきい値電圧またはオン抵抗を損なうおそれなしに、ゲート・ドレイン間容量を最小にすることができる。ＭＯＳＦＥＴセルの中央部において、Ｐ−ｅｐｉ層はトレンチ底部のレベルよりも下に延びて、降伏が確実にゲート酸化物層から離れたところで起きるようにする。しかし、米国特許番号第５，０７２，２６６号に教示されたような深い注入は存在せず、したがって、セルピッチは、第２の導電型のドーパントがチャネル領域に入り込んでデバイスのしきい値電圧に悪影響を与えるおそれなしに、設定することが可能である。
【００２１】
デバイスの降伏電圧（耐圧）を高めるために、基板の上に第１の導電型の低濃度にドープされたエピタキシャル層が形成されてもよい。
【００２２】
この発明の一局面に従えば、エッジ終端領域は、トレンチおよびドレイン・ドリフト領域を作製するのに使用されるのと実質的に同じプロセスステップを使用して作製される。
【００２３】
この発明の別の局面に従えば、ＭＩＳデバイスの終端領域は、複数の終端トレンチと、各終端トレンチの底部から基板に延びる第１の導電型の領域とを含む。各終端トレンチは導電性材料を含み、金属層が、各終端トレンチ内のポリシリコンを、トレンチに隣接するメサ上のコンタクトエリアに接続する。
【発明の効果】
【００２４】
【図面の簡単な説明】
【００２５】
【図１】Ｎ+基板を覆うＮエピタキシャル層内に形成された従来のトレンチＭＯＳＦＥＴを示す図である。
【図２】ノンドープのポリシリコンプラグをトレンチの底部近傍に有するトレンチＭＯＳＦＥＴを示す図である。
【図３】厚い酸化物層をトレンチの底部近傍に有するトレンチＭＯＳＦＥＴを示す図である。
【図４】セルの中央近傍にトレンチの底部よりも低いレベルにまで下方向に延びる深いＰ+拡散部を有するＭＯＳＦＥＴを示す図である。
【図５】（Ａ）はこの発明に従ったＭＩＳデバイスを示す図であり、（Ｂ）は（Ａ）のＭＩＳデバイスに逆バイアスがかけられたときにデバイス内に形成される空乏領域を示す図である。
【図６】エピタキシャル層が異なるドーピング濃度を有する２つのサブ層に分割される、この発明に従ったＭＩＳデバイスを示す図である。
【図７Ａ】図５（Ａ）のＭＯＳＦＥＴのドーパント濃度をチャネル領域を通る縦断面で示す、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを使用して作成したグラフである。
【図７Ｂ】図５（Ａ）のＭＯＳＦＥＴのドーパント濃度をトレンチの底部を通る縦断面で示す、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥを使用して作成したグラフである。
【図８Ａ】図５（Ａ）のＭＯＳＦＥＴのドーパント濃度をチャネル領域を通る縦断面で示す、コンピュータシミュレーションプログラムＭＥＤＩＣＩを使用して作成したグラフである。
【図８Ｂ】図５（Ａ）のＭＯＳＦＥＴのドーパント濃度をトレンチの底部を通る縦断面で示す、コンピュータシミュレーションプログラムＭＥＤＩＣＩを使用して作成したグラフである。
【図９】図１に示すような従来のＭＯＳＦＥＴのチャネルを通る縦断面におけるドーピングプロファイルのグラフであって、（Ａ）はチャネル領域のドーピング濃度がドレインに向かう方向で急速に低下することを示すグラフであり、（Ｂ）はチャネル領域のドーピング濃度が比較的一定であることを示すグラフである。
【図１０】図９（Ｂ）のグラフと同様のドーピングプロファイルのグラフであって、（Ａ）はしきい値調整注入部を追加した場合を示すグラフであり、（Ｂ）はボディ注入部を追加した場合を示すグラフである。
【図１１】ドレイン・ドリフト領域が深い層を注入しその深い層を上方向に拡散させることによって形成される場合の、トレンチの下方の縦断面におけるドーピングプロファイルの概略形状を示す図である。
【図１２Ａ】トレンチの側壁スペーサ間にトレンチの底部を介してドーパントを注入することによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｂ】トレンチの側壁スペーサ間にトレンチの底部を介してドーパントを注入することによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｃ】トレンチの側壁スペーサ間にトレンチの底部を介してドーパントを注入することによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｄ】トレンチの側壁スペーサ間にトレンチの底部を介してドーパントを注入することによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｅ】トレンチの側壁スペーサ間にトレンチの底部を介してドーパントを注入することによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｆ】トレンチの側壁スペーサ間にトレンチの底部を介してドーパントを注入することによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｇ】トレンチの側壁スペーサ間にトレンチの底部を介してドーパントを注入することによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｈ】トレンチの側壁スペーサ間にトレンチ底部の直下の領域内へとドーパントを注入しそれを基板に向かって下方向に拡散させることによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｉ】トレンチの側壁スペーサ間にトレンチ底部の直下の領域内へとドーパントを注入しそれを基板に向かって下方向に拡散させることによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｊ】トレンチの下方にドーパントの深い層を注入しそのドーパントをトレンチに向かって上方向に拡散させることによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｋ】トレンチの下方にドーパントの深い層を注入しそのドーパントをトレンチに向かって上方向に拡散させることによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｌ】トレンチの側壁スペーサ間にドーパントを注入して、トレンチの底部の直下に比較的浅い領域と、トレンチの下方に深い層とを形成し、その後、浅い領域と深い層とが結合するまでドーパントを拡散させることによって、ドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｍ】トレンチの側壁スペーサ間にドーパントを注入して、トレンチの底部の直下に比較的浅い領域と、トレンチの下方に深い層とを形成し、その後、浅い領域と深い層とが結合するまでドーパントを拡散させることによって、ドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｎ】トレンチの側壁スペーサ間およびトレンチの底部を介して異なるエネルギで一連の注入を行なって領域の積層を形成することによってドレイン・ドリフト領域を形成するプロセスを示す図である。
【図１２Ｏ】高濃度にドープされた領域がドレイン・ドリフト領域に注入される、一実施例を示す図である。
【図１３Ａ】トレンチの側壁スペーサ間に酸化物を堆積することによって厚い底部酸化物層を形成するプロセスを示す図である。
【図１３Ｂ】トレンチの側壁スペーサ間に酸化物を堆積することによって厚い底部酸化物層を形成するプロセスを示す図である。
【図１３Ｃ】トレンチの側壁スペーサ間に酸化物を堆積することによって厚い底部酸化物層を形成するプロセスを示す図である。
【図１４】トレンチの側壁スペーサ間に酸化物を熱的に成長させることによって厚い底部酸化物層を形成するプロセスを示す図である。
【図１５】側壁スペーサが種々の異なる厚さを有する場合の、図１４のプロセスを示す図である。
【図１６】種々の材料上での酸化物の異なる堆積速度を利用することによって厚い底部酸化物層を形成するプロセスを示す図である。
【図１７Ａ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１７Ｂ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１７Ｃ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１７Ｄ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１７Ｅ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１７Ｆ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１７Ｇ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１７Ｈ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１７Ｉ】厚い底部酸化物層が形成された後にＭＩＳデバイスの作製を引続き行なうプロセスを示す図である。
【図１８】エピタキシャル層が最初にＮ型またはＰ型の不純物で低濃度にドープされ、その後、Ｐ型がボディドーパントとして注入される、一実施例を示す図である。
【図１９】この発明によってＭＩＳデバイスのエッジ終端領域の作成が簡素化される様子を示す図である。
【図２０】ドレイン・ドリフト領域が省略されかつトレンチがエピタキシャル層を通じて基板内へと延びる、一実施例を示す図である。
【図２１】基板と同じ導電型の低濃度にドープされたエピタキシャル層が基板上に形成されて、デバイスの耐圧が高められる、実施例を示す図である。
【図２２】基板と同じ導電型の低濃度にドープされたエピタキシャル層が基板上に形成されて、デバイスの耐圧が高められる、実施例を示す図である。
【図２３】基板と同じ導電型の低濃度にドープされたエピタキシャル層が基板上に形成されて、デバイスの耐圧が高められる、実施例を示す図である。
【図２４】基板と同じ導電型の低濃度にドープされたエピタキシャル層が基板上に形成されて、デバイスの耐圧が高められる、実施例を示す図である。
【図２５】基板と同じ導電型の低濃度にドープされたエピタキシャル層が基板上に形成されて、デバイスの耐圧が高められる、実施例を示す図である。
【図２６】図２１に示すＭＯＳＦＥＴと同様であるが、厚い底部酸化物が省かれている、ＭＯＳＦＥＴを示す図である。
【図２７】この発明に従ったＭＯＳＦＥＴの終端領域を示す図である。
【図２８Ａ】図２７の終端領域を作製するプロセスを示す図である。
【図２８Ｂ】図２７の終端領域を作製するプロセスを示す図である。
【図２８Ｃ】図２７の終端領域を作製するプロセスを示す図である。
【図２８Ｄ】図２７の終端領域を作製するプロセスを示す図である。
【図２８Ｅ】図２７の終端領域を作製するプロセスを示す図である。
【図２８Ｆ】図２７の終端領域を作製するプロセスを示す図である。
【図２８Ｇ】図２７の終端領域を作製するプロセスを示す図である。
【図２９】この発明に従った終端領域の第２の実施例を示す図である。
【図３０】この発明に従った終端領域の第３の実施例を示す図である。
【図３１】この発明の一局面に従ったＭＯＳＦＥＴの終端領域の断面図である。
【図３２】この発明に従ったＭＯＳＦＥＴの代替的な終端領域の断面図である。
【図３３】この発明に従ったＭＯＳＦＥＴの別の代替的な終端領域の断面図である。
【発明を実施するための形態】
【００２６】
図５（Ａ）は、この発明に従った典型的なＭＩＳデバイス７０を示す。ＭＩＳデバイス７０はＭＯＳＦＥＴであるが、これは、インシュレイティッドバイポーラトランジスタ（ＩＧＢＴ）またはＭＯＳゲートサイリスタ等の、別の種類のＭＩＳデバイスでもあり得る。
【００２７】
ＭＩＳデバイス７０は、エピタキシャル（「ｅｐｉ」）層１０２内に形成される。この層は通常、Ｐ型不純物でドープされ、Ｎ+基板１００の上に横たわる。Ｎ+基板１００は、デバイスのドレインを形成するが、これはたとえば、５×１０-4Ω・ｃｍから５×１０-3Ω・ｃｍの比抵抗を有し得る。Ｐ−ｅｐｉ層１０２は、１×１０15ｃｍ-3から５×１０17ｃｍ-3の濃度までボロンをドープされ得る。Ｎ+基板１００は通常、約２００ミクロン厚さであり、ｅｐｉ層１０２は２ミクロンから５ミクロン厚さであり得る。
【００２８】
トレンチ１１０がＰ−ｅｐｉ層１０２内に形成される。トレンチ１１０の内側は、ゲート酸化物層１７０で覆われ、ゲート１７４として機能するポリシリコンで埋められる。Ｎ+ソース領域１７８およびＰ+ボディコンタクト領域１８０がＰ−ｅｐｉ層１０２の表面に形成される。Ｐ−ｅｐｉ層１０２の残りの部分がＰ型ベースまたはボディ１０３を形成する。ボディ１０３は、Ｎ+基板１００との接合部を形成し、Ｐ−ｅｐｉ層１０２とＮ+基板１００との界面と実質的に一致する。
【００２９】
Ｎ+ソース領域１７８およびＰ+ボディコンタクト領域１８０に、金属層１８４が電気的に接続される。ボロンフォスフォシリカガラス（ＢＰＳＧ）層１８２は、ゲート１７４を金属層１８４から絶縁する。ゲート１７４は、図面の紙面外の奥行き方向において電気的に接続される。
【００３０】
この発明に従えば、デバイス７０のドレインは、（ａ）トレンチ１１０の底部とＮ+基板１００との間に延びるＮ型ドレイン・ドリフト領域１１６と、（ｂ）トレンチ１１０内に、ドレイン・ドリフト領域１１６に隣接して形成される、厚い底部酸化物領域１５０とを含む。Ｎドレイン・ドリフト領域１１６とＰボディ１０３との接合部１０５は、Ｎ+基板１００とトレンチ１１０との間に延びる。Ｎドレイン・ドリフト領域１１６は、たとえば、５×１０15ｃｍ-3から５×１０17ｃｍ-3までの濃度にリンがドープされてもよい。
【００３１】
図７Ａは、ＭＯＳＦＥＴ７０内のドーピング濃度のグラフである。このグラフは、コンピュータシミュレーションプログラムＳＵＰＲＥＭＥによって作成されたものであり、図５（Ａ）にＩ−Ｉで示される、チャネル領域を通じた縦断面でとられたものである。示される曲線はヒ素およびボロンのドーピング濃度を示し、第３の曲線は正味のドーピング濃度を示す。図７Ｂは、図５（Ａ）にＩＩ−ＩＩで示されるトレンチの底部を横断する縦断面でとられた、同様のグラフである。図７Ａの横軸は、Ｐ−ｅｐｉ層の表面の下方の距離をミクロン単位で示し、図７Ｂの横軸は、トレンチの底部の下方の距離をミクロン単位で示す。図７Ａの縦軸および図７Ｂの縦軸は、ドーピング濃度の常用対数をａｔｏｍｓ／ｃｍ3という単位で示す。なお、図７Ａにおいて、Ｐ−ｅｐｉ層１０２の下地ドーパントであるボロンの濃度は比較的平坦であり、チャネル領域内で優性である。ヒ素のドーピング濃度はチャネル領域からソースまたはドレインへと移行するにつれて高くなる。
【００３２】
図８Ａおよび図８Ｂは、図７Ａおよび図７Ｂとそれぞれ同じ区域におけるドーピング濃度を示すグラフである。しかし、図８Ａおよび図８Ｂは、コンピュータシミュレーションプログラムＭＥＤＩＣＩを用いて作成されたものであり、Ｎ型またはＰ型の正味のドーピング濃度のみを示す。
【００３３】
ＳＵＰＲＥＭＥのシミュレーションとＭＥＤＩＣＩのシミュレーションとは、ＳＵＰＲＥＭＥが単一の縦断面におけるドーピング濃度のみを考慮し、他の横方向にそれた位置におけるドーパントの効果を考慮しないのに対して、ＭＥＤＩＣＩが図面の二次元の紙面内のすべてドーパントを考慮に入れる点で異なる。
【００３４】
ＭＯＳＦＥＴ７０の利点は以下のものを含む：
１．アバランシェ降伏は、概ね、トレンチから離れて、Ｎ+基板１００とＰ−ｅｐｉ層１０２との界面で生じる（たとえば、図５（Ａ）に７２で示した場所）。これにより、降伏の生じたエリアで生成されるホットキャリアによるゲート酸化物層１７０の損傷を防げる。
【００３５】
２．電界が最大になるトレンチのコーナにおけるゲート酸化物１７０の破断が防止される。
【００３６】
３．所与のしきい値電圧について、より高いパンチスルー降伏電圧が得られる。Ｎドレイン・ドリフト領域１１６とＰボディ１０３との接合部１０５はＮ+基板１００へと下方向に延びる。図５（Ｂ）に示すように、ＰＮ接合部１０５に、ＭＯＳＦＥＴ７０がオフ状態にあって電流をブロックしている場合のように逆バイアスがかけられると、破線１０５Ａ、１０５Ｂで示される空乏領域が接合部１０５の全長に沿って延び、その結果、チャネルエリアにおける空乏領域はソース領域に向かってそれほど素早く拡張することはない。空乏領域のソース領域へと向かう拡張は、パンチスルー降伏を引き起こす条件である。
【００３７】
４．また、所与のしきい値電圧について、より高いパンチスルー降伏電圧が得られる。図９（Ａ）に示すように、拡散ボディを有する従来のＭＯＳＦＥＴにおいては、ボディのドーパント濃度は、Ｎ−ｅｐｉ（ドリフト領域）に近づくにつれて急激に低下する。しきい値電圧は、ピークドーピング濃度ＮA peakによって決定される。パンチスルー降伏電圧は、（図９（Ａ）のＰボディ曲線の下方のエリアによって表わされる）チャネル領域内の合計電荷量Ｑchannelによって決定される。この発明のＭＯＳＦＥＴにおいて、図９（Ｂ）に示すように、Ｐボディ領域のドーピングプロファイルは比較的平坦である。したがって、チャネル内の合計電荷量が増しても、ＮA peakは同じであり得るので、より高いパンチスルー降伏電圧が提供される。
【００３８】
５．各セル内に（米国特許番号第５，０７２，２６６号に教示されたような）深いボディ拡散部が存在しないので、追加のＰ型ドーパントがチャネル領域に入り込んでＭＯＳＦＥＴのしきい値電圧を上げるおそれなく、セルピッチを小さくすることができる。したがって、セル充填密度を高めることができ、デバイスのオン抵抗が減じられる。
【００３９】
６．従来のトレンチＭＯＳＦＥＴにおいて、低濃度にドープされた「ドリフト領域」は、しばしば、チャネルと高濃度にドープされた基板との間に形成される。ドリフト領域のドーピング濃度は、あるレベルよりも低く維持されねばならない。さもなければ、有効な空乏が得られず、トレンチのコーナにおける電界の強度が大きくなりすぎるからである。しかし、ドリフト領域のドーピング濃度を低く保つと、デバイスのオン抵抗が増す。これに対し、この発明のＮドレイン・ドリフト領域１１６は、より高濃度にドープすることができる。というのも、Ｎドレイン・ドリフト領域１１６の形状および、Ｎドレイン・ドリフト領域１１６とＰボディ領域１０３との接合部１０５の長さが、より効果的な空乏をもたらすからである。より高濃度にドープされたＮドレイン・ドリフト領域１１６は、デバイスのオン抵抗を減じる。
【００４０】
７．図１９（Ａ）に示すように、ＭＯＳＦＥＴの終端領域に別個のＰ型拡散部を設ける必要はない。なぜなら、Ｎドレイン・ドリフト領域１１６が位置する場所を除いて、Ｐ−ｅｐｉ層１０２が、Ｎ+基板１００へと延びるからである。図１９（Ｂ）は、従来のＭＯＳＦＥＴの終端領域を示し、これはＰ型拡散部７５を含む。Ｐ型終端拡散部またはフィールドリングが排除されることで、マスキングステップの数が減じられる。たとえば、ここで説明されるプロセスにおいては、マスキングステップは５つしか必要とされない。
【００４１】
ドレイン・ドリフト領域の形成
図１２Ａ〜図１２Ｎは、この発明に従った、図５（Ａ）のＭＯＳＦＥＴ７０のようなトレンチＭＯＳＦＥＴを作製するためのプロセスの一実施例を示す断面図である。図１２Ａに示すように、プロセスは、高濃度にドープされたＮ+基板１００上に、低濃度にドープされたＰ−ｅｐｉ層１０２（通常約６〜８μｍ厚さ）を成長させることから始まる。パッド酸化物１０４（たとえば、１００〜２００Å厚さ）が、Ｐ−ｅｐｉ層１０２上に、９５０℃で１０分間、ドライな熱酸化によって成長する。図１２Ｂに示すように、窒化物層１０６（たとえば、２００〜３００Å厚さ）が、パッド酸化物１０４上に、化学蒸着（ＣＶＤ）によって堆積される。通常のフォトリソグラフィプロセスおよび第１の（トレンチ）マスクを使用して、窒化物層１０６およびパッド酸化物１０４がパターニングされて、トレンチが配置されるべき開口部１０８が形成される。図１２Ｃに示すように、トレンチ１１０が、たとえば反応性イオンエッチング（ＲＩＥ）のようなドライプラズマエッチングを使用して、開口部１０８を介してエッチングされる。トレンチ１１０は、約０．５〜１．２μｍ幅および約１〜２μｍ深さであり得る。
【００４２】
第２のパッド酸化物１１２（たとえば、１００〜２００Å）が、図１２Ｄに示すように、トレンチ１１０の側壁および底部上に熱酸化によって成長する。厚い窒化物層１１４（たとえば、１０００〜２０００Å）が、図１２Ｅに示すように、トレンチ１１０の側壁および底部上ならびに窒化物層１０６の上に、ＣＶＤによりコンフォーマルに堆積される。窒化物層１１４は、酸化物よりも窒化物層１１４に対して高い選択性を有するエッチャントを使用して、ＲＩＥ等の方向性のドライプラズマエッチングによってエッチングされる。この窒化物エッチングにより、図１２Ｆに示すように、トレンチ１１０の側壁に沿って窒化物層１１４のスペーサ１１５が残り、トレンチ１１０の底部中央においてはパッド酸化物１１２が露出する。窒化物層１１４は、窒化物層１０６がパッド酸化物１０４の上から取除かれる程度にまでオーバーエッチングされてもよい。
【００４３】
側壁スペーサ１１５が適所に残った状態で、Ｎ型ドーパントがトレンチ１１０の底部におけるパッド酸化物１１２を介して注入されて、Ｎドレイン・ドリフト領域１１６が形成される（図１２Ｇ）。たとえば、リンを、１×１０13ｃｍ-2から１×１０14ｃｍ-2のドーズ量で、３００ｋｅＶから３．０ＭｅＶのエネルギで注入することができる。リンの多大な拡散およびその結果としてのＮドレイン・ドリフト領域１１６の拡張を防ぐために、前述の構造（図１２Ｇ）に後工程で加えられる熱量が、約９５０℃で６０分相当に制限されるか、または、前述の構造（図１２Ｇ）が、１０５０℃で９０秒間の高速熱アニール（ＲＴＡ）にかけられてもよい。いずれの場合にも、Ｎドレイン・ドリフト領域１１６は図１２Ｇに示す実質的に小型の形状を維持する。有利なことに、図１２Ｇの断面図において、Ｎドレイン・ドリフト領域１１６の少なくとも７５％、好ましくは９０％が、トレンチ１１０の直下に位置する。
【００４４】
これに代えて、Ｎドレイン・ドリフト領域１１６は、リンを３０ｋｅＶから３００ｋｅＶ（典型的には１５０ｋｅＶ）のより低いエネルギで注入してトレンチの直下にＮ型領域１１８を形成し（図１２Ｈ）、その後１０５０℃から１１５０℃で１０分から１２０分（典型的には１１００℃で９０分）加熱してリンを拡散することにより、形成することも可能であり、この場合、Ｎ型領域１１８が下方向および横方向に拡張して、図１２Ｉに示されるような形のドレイン・ドリフト領域１２０が形成される。
【００４５】
プロセスの別の変形例においては、深い層１２２（たとえばリン）が、図１２Ｊに示すように、トレンチの下方の場所に比較的高いエネルギで注入され、その後、リンがトレンチの底部に達するまで熱プロセスを使用してリンを上方向に拡散させることにより、図１２Ｋに示すようなドレイン・ドリフト領域１２４を得る。これは、図１２Ｇに関連して上述した、注入後にＮ型ドーパントがトレンチ１１０の底部からＮ+基板とＰ−ｅｐｉ層との界面へと延びるプロセスとは区別され、また、図１２Ｈに関連して上述した、注入後ドーパントがトレンチの底部の直下に位置するプロセスとも区別される。Ｎ型ドーパントを比較的高いエネルギで注入して深い層１２２を形成する場合、トレンチの深さ、Ｐ−ｅｐｉ層１０２の厚さ、および注入エネルギを変更することにより、層１２２は、Ｎ+基板１００とＰ−ｅｐｉ層１０２の界面より上方（たとえば、Ｐ−ｅｐｉ層１０２が厚いおよび／またはトレンチ深さが小さい場合）か、Ｎ+基板１００内（たとえば、Ｐ−ｅｐｉ層１０２が薄いおよび／またはトレンチ深さが大きい場合）に位置するようにされ得る。
【００４６】
図１１は、ドレイン・ドリフト領域が深く注入された層を上方向に拡散させることによって形成された場合の、トレンチ底部を始点とする、縦断面におけるドーピングプロファイルの概略形状を示す。図１１に示されるように、ドレイン・ドリフト領域のＮ型ドーパントの濃度は、トレンチ底部の下方へいくにつれて単調に増加する。これは、図８Ｂに示すような、ドーピング濃度が最初に減少しその後Ｎ+基板の近傍で上昇する、低エネルギプロセスを使用して形成されたＭＯＳＦＥＴにおけるトレンチ下方のドーピングプロファイルとは区別される。
【００４７】
図１２Ｊおよび図１２Ｋに示すプロセスを使用することで、トレンチの直下の領域にほぼ閉じ込められかつより小さいセルピッチを可能にする、Ｎドレイン・ドリフト領域が与えられる。このプロセスは、制御もより簡単であり、スループットも大きくなる。
【００４８】
これに代えて、上方向の拡散と下方向の拡散を組合せたプロセスを、ドレイン・ドリフト領域を形成するのに使用することも可能である。図１２Ｌに示すように、深いＮ層１２２（たとえばリン）が、高エネルギ注入プロセスによって、Ｎ+基板１００とＰ−ｅｐｉ層１０２との界面に形成される。図１２Ｈに関連して上に説明したように、Ｎ型ドーパントがトレンチの底部を介して注入されて、トレンチの下方にＮ+領域１１８が形成される。その後この構造がたとえば９００℃から１１００℃に加熱される。深いＮ層１２２は上方向に、Ｎ領域１１８は下方向に、それらが結合するまで拡散されて、図１２Ｍに示すようなＮ型ドレイン・ドリフト領域１２６が形成される。
【００４９】
さらに別の代替例は、Ｎ注入を順次増大するエネルギで３回以上連続して行なってドレイン・ドリフト領域を形成することにより、図１２Ｎに示すような、重なり合う注入領域１２８の積層を形成するものである。積層１２８は４つの注入領域１２８Ａ〜１２８Ｄを含むが、これよりも少ない回数または５回以上注入を行なって積層を形成することも可能である。積層は、実質的に拡散なしに（すなわち加熱せずに）形成することも可能であり、また、加熱することでドーパントを拡散して領域１２８Ａ〜１２８Ｄ同士の重なり合う量を増すことも可能である。
【００５０】
選択的に、ドレイン・ドリフト領域内の電流拡散を増加させかつデバイスのオン抵抗をさらに減じる目的で、図１２Ｏに示すように、ドレイン・ドリフト領域１１６内に、高濃度にドープされたＮ+領域１３０を注入することも可能である。
【００５１】
高エネルギであっても低エネルギであっても、プロセスの完了時には、Ｎドレイン・ドリフト領域がＮ+基板からトレンチ底部へと延在する。多くの場合、Ｎドレイン・ドリフト領域とＰ−ｅｐｉ層との接合部は、基板からトレンチの側壁まで延びる。低エネルギ注入プロセスが使用されドーパントがその後に熱によって拡散される場合には、ドレイン・ドリフト領域とＰ−ｅｐｉ層との接合部は、ドレイン・ドリフト領域の外部に向かって凸な円弧の形状をとる（図１２Ｉ）。
【００５２】
上記のどの方法も、ドレイン・ドリフト領域を形成するのに使用することができる。以下に、厚い底部絶縁層の形成方法を説明するが、ここでは、図１２Ｇに示す注入プロセスを使用するものとする。しかしながら、代替的な方法のいずれもが使用可能であると理解されるべきである。
【００５３】
厚い底部酸化物の形成
図１３Ａに示すように、プロセスは、たとえば２〜４μｍ厚さの、厚い絶縁層１５０の堆積から開始する。この堆積方法は、ノンコンフォーマルなものが用いられ、それによりトレンチ１１０が埋められかつＰ−ｅｐｉ層１０２の上面の上にオーバフローが生じる。厚い絶縁層１５０は、たとえば、低温酸化物（ＬＴＯ）、化学蒸着（ＣＶＤ）酸化物、フォスフォシリカガラス（ＰＳＧ）、ボロンフォスフォシリカガラス（ＢＰＳＧ）、または別の絶縁材料であり得る。以下の説明では、絶縁層１５０はＣＶＤ酸化物層であるものとする。
【００５４】
通常、窒化物よりも酸化物に対して高い選択性を有するエッチャントを使用したウェットエッチングを行なうことにより、酸化物層１５０は、トレンチ１１０内へとエッチバックされる。酸化物層１５０は、図１３Ｂに示すように、約０．１〜０．２μｍのみがトレンチ１１０内に残るようになるまでエッチングされて、厚い底部酸化物層１５１が形成される。
【００５５】
窒化物層１０６およびスペーサ１１５が、通常、酸化物よりも窒化物に対して高い選択性を有するエッチャントを使用したウェットエッチングを行なうことによって除去される。その後、パッド酸化物１０４およびパッド酸化物１１２の露出部分が、一般的なウェットエッチングによって除去される。このウェットエッチングにより、厚い酸化物層１５１のごく一部が除去されるが、その部分はさほど重要ではない。結果として得られる、厚い酸化物層１５１がトレンチ１１０の底部に残っている構造を、図１３Ｃに示す。
【００５６】
この発明に従った別の変形例においては、ゲート酸化物層の厚い区分と薄い区分との間になだらかな遷移部が形成される。
【００５７】
そのプロセスは、図１２Ｆに示したステップを経る上述のプロセスと同様であってもよく、その場合、窒化物エッチングにより、トレンチ１１０の側壁に沿って側壁スペーサ１１５が残され、トレンチ１１０の中央底部領域でパッド酸化物１１２が露出される。しかしながら、次のステップでは、厚い絶縁層を堆積する代わりに、厚い酸化物層が熱プロセスによって成長する。これが行なわれると、熱酸化物がシリコンの一部を消費して、側壁スペーサ１１５のエッジ部分をアンダーカットし、その結果、窒化物がトレンチの表面から取除かれる（リフトオフ）。これにより、半導体装置の上面にフィールド酸化物領域を作製するのにしばしば使用される従来のＬＯＣＯＳ（シリコンの局所酸化）プロセスにおける「バーズビーク」と同様の構造が形成される。
【００５８】
図１４は、熱酸化物層１５８がトレンチ１１０の底部において成長した後の構造を示す。この構造は図１５（Ａ）に詳細に示される。熱酸化物層１５８のエッジ部は、側壁スペーサ１１５の下側を押圧し、結果として、傾斜するかまたは先細りしている。
【００５９】
側壁スペーサの厚さを変化させることで、酸化物層のエッジ部を異なる場所に位置付けることが可能である。図１５（Ａ）は、比較的厚い側壁スペーサ１１５を示しており、結果として、酸化物層１５８のエッジ部は、トレンチ１１０の底部に位置する。図１５（Ｂ）は、より薄い側壁スペーサ１１５Ａを示しており、酸化物層１５８Ａのエッジ部は実質的に、トレンチ１１０のコーナに配置される。図１５（Ｃ）はさらに薄い側壁スペーサ１１５Ｂを示しており、酸化物層１５８Ｂのエッジ部は、トレンチ１１０の側壁に位置する。
【００６０】
同様に、酸化物層のエッジ部は、側壁スペーサの厚さを変更することにより、種々の中間点に位置付けることが可能である。側壁スペーサの厚さは、トレンチの幅や深さとは独立している。たとえば、側壁スペーサが１，５００〜２，０００Å厚さの範囲内であった場合、酸化物層のエッジ部は、トレンチの底部に位置する可能性が最も高い（図１５（Ａ））。側壁スペーサが５００Å以下の厚さである場合、酸化物層のエッジ部は通常、トレンチの側壁に位置するであろう（図１５（Ｃ））。
【００６１】
酸化物層は、たとえば、シリコン構造を１，０００℃から１，２００℃の温度で２０分から１時間加熱することによって成長され得る。
【００６２】
厚い底部酸化物を形成するさらに別の方法を、図１６の（Ａ）および（Ｂ）に示す。図１２Ａから図１２Ｇに図示しかつ上述したように、ドレイン・ドリフト領域１１６および側壁スペーサ１１５が形成された後に、酸化物層１６０が堆積されるが、このとき、側壁スペーサ１１５上ではなくトレンチ１１０の底部に露出したシリコン上に選択的に堆積するようにするプロセスが用いられる。使用され得るプロセスとして、化学反応を起こすのにオゾンを使用する、準大気圧（サブアトモスフェリック）化学蒸着（ＳＡＣＶＤ）プロセスがある。この反応中、オゾンは容易に解離して原子状酸素を放出し、これがＴＥＯＳ等のプレカーサと結合して二酸化ケイ素が形成される。この構造はその後アニールされてもよい。
【００６３】
表１は、厚い絶縁層２１のオゾンで活性化されるＴＥＯＳ  ＳＡＣＶＤ形成のための、例示的なプロセスパラメータを示す。
【００６４】
【表１】
0005649597.tif 000002
【００６５】
スペーサ１１５は、窒化物以外の材料を含んでいてもよい。スペーサに使用される材料は、二酸化ケイ素がスペーサよりもシリコン上に選択的に堆積するように選ばれる。スペーサ用の材料の選択は、使用される酸化物堆積プロセスに依存する。表２は、オゾンで活性化されるＴＥＯＳ  ＳＡＣＶＤ中の、いくつかの材料の堆積選択性を示す。
【００６６】
【表２】
0005649597.tif 000003
【００６７】
表２に示すように、オゾンで活性されるＴＥＯＳ  ＳＡＣＶＤの間、二酸化ケイ素は、窒化物上に堆積する速度の５倍の速度でシリコン上に堆積する。したがって、窒化物側壁スペーサ１１５を使用するデバイスの作製中、トレンチ１１０の底部に堆積される二酸化ケイ素は、窒化物側壁スペーサ１１５上に堆積される二酸化ケイ素よりも約５倍の厚みがあることになる。実際に、シリコン表面上に３０００Åの酸化物膜を成長させたとき、窒化物表面上では酸化物の成長は見られなかった。このような堆積選択性は、おそらくは、シリコン窒化物の表面エネルギがシリコンと比較して低いことに起因すると思われる。表２に示すように、熱酸化によって成長した二酸化ケイ素、またはＴＥＯＳ  ＰＥＣＶＤで堆積された二酸化ケイ素もまた、層１６０の堆積がオゾンで活性化されるＴＥＯＳ  ＳＡＣＶＤを用いるものであった場合に、スペーサに好適な材料となり得る。なぜなら、二酸化ケイ素は、これらの材料よりもやはりシリコン上に選択的に堆積するからである。ＳｉＨ4  ＰＥＣＶＤで堆積された二酸化ケイ素、またはＰＥＣＶＤで堆積されたＢＰＳＧは、オゾンで活性化されるＴＥＯＳ  ＳＡＣＶＤにとって好適なスペーサ材料とはならないであろう。なぜなら、二酸化ケイ素は、これらの材料に対してシリコンを選択することがないからである。オゾンで活性化されるＴＥＯＳ  ＳＡＣＶＤ以外の堆積プロセスが使用される場合、表２に示す以外の材料が、側壁スペーサ用に使用され得る。
【００６８】
酸化物層１６０が堆積された後、バッファード酸化物エッチングを使用して、窒化物側壁スペーサ１１５の表面上に堆積された酸化物が除去され、ウェット窒化物エッチングを使用して、窒化物側壁スペーサ１１５および窒化物層１０６が除去される。窒化物がすべて確実に除去されるように、たとえば１，０００℃で５〜１０分間、別のアニールを行なって残りの窒化物を酸化してもよく、また、このアニールの後に酸化物エッチングを行なってもよい。酸化物エッチングは、酸化された窒化物（酸窒化物）を除去するが、酸化物層１６０の大きな部分を除去することはない。
【００６９】
パッド酸化物１０４、１１２もまた除去されるが、これは通常、ウェットエッチングで行なわれる。このウェットエッチングは、酸化物層１６０の重要でない小さい部分を除去する。結果として得られる構造を図１６（Ｂ）に示す。ここで、酸化物層１６０の一部分がトレンチ１１０の底部に残っている。
【００７０】
デバイスの完成
上記プロセスのうち１つのプロセスによって厚い底部酸化物が形成された後に、犠牲酸化物層（図示せず）がトレンチの側壁に成長されその後除去され得る。これは、トレンチのエッチング中に生じた結晶の損傷を除去する助けとなる。犠牲酸化物層は、約５００Å厚さにすることができ、たとえば１０５０℃で２０分間のドライな熱酸化によって成長させ、ウェットエッチングによって除去することができる。犠牲ゲート酸化物のウェットエッチングは、トレンチの底部における酸化物層のエッチングを最小限に抑えるために短時間で行なわれる。
【００７１】
次に、図１７Ａに示すように、ゲート酸化物層１７０または他の絶縁層（たとえば約３００〜１０００Å厚さ）が、トレンチ１１０の側壁上およびＰ−ｅｐｉ層１０２の上面に形成される。たとえば、ゲート酸化物層１７０は、１０５０℃で２０分間のドライな熱酸化を使用して成長され得る。
【００７２】
図１７Ｂに示すように、ポリシリコンまたは他の導電性材料の層１７２が（たとえば低圧ＣＶＤ（ＬＰＣＶＤ）プロセスによって）堆積されて、それがトレンチ１１０を埋めかつ酸化物層１７０の水平面上にオーバフローを生じる。ポリシリコン層１７２はたとえば、予めドープされたポリシリコンであるか、ノンドープのポリシリコン層がその後注入されアニールされたものであるか、または、代替的な導電性材料であり得る。ポリシリコン層１７２は、一般的に反応性イオンエッチングを使用して、ポリシリコン層１７２の上面がＰ−ｅｐｉ層１０２の上部とほぼ同じレベルになるまでエッチングされて、図１７Ｃに示すようなゲート１７４が形成される。Ｎ型ＭＯＳＦＥＴにおいて、ゲート１７４はたとえば、リンが１×１０19ｃｍ-3の濃度でドープされたポリシリコン層であり得る。いくつかの実施例では、ポリシリコン層１７２をトレンチ１１０の上部を超えてエッチングしてゲート１７４を凹ませることにより、ゲート・ソース間のオーバラップ容量を最小にするようにしてもよく、ゲート１７４の上方に酸化物または他の絶縁層を形成してもよい。多くの場合、ポリシリコン層１７２は第２の（ゲートポリ）マスク内の開口部を介してエッチングされるが、これは、ポリシリコン層１７２の一部が、ゲート１７４が金属層１８４のゲート金属部によって接続される位置に残るようにする（図１７Ｉ）。
【００７３】
オプションとして、しきい値電圧が調整される場合には、たとえばＰ−ｅｐｉ層１０２の表面を通じてボロンを注入することによって、しきい値調節注入を行なうことができる。ボロンは、５×１０12ｃｍ-2のドーズ量で１５０ｋｅＶのエネルギで注入することができ、結果として、Ｐ−ｅｐｉ層１０２の、ＭＯＳＦＥＴのチャネルを形成する部分において、Ｐ型ドーパントの濃度が１×１０17ａｔｏｍｓ／ｃｍ3になる。上述のように、図１０（Ａ）は、チャネルを通る線で切った縦断面におけるドーパントプロファイルを示し、しきい値調節注入部を示すものである。図示されるように、しきい値調節注入部は、通常、チャネルの、ソース領域の直下のエリアに位置している。ＭＯＳＦＥＴのしきい値電圧は、しきい値調節注入部のピークドーピング濃度ＮA peakによって決定される。デバイスのしきい値電圧を調節する必要がない場合には、このステップは省くことができる。
【００７４】
必要であれば、ボロン等のＰ型ドーパントを注入して、図１７Ｄに示すようなボディ領域１７６を形成することも可能である。一般的なボディ注入のドーピングプロファイルが図１０（Ｂ）のグラフに示される。ボディ注入部は、しきい値調節注入部と幾分類似するが、使用されるエネルギはより高く、結果として、ボディ注入部はＰ−ｅｐｉ層とＮドレイン・ドリフト領域との間の接合部により近いレベルにまで延びる。ＭＯＳＦＥＴのしきい値電圧は、ボディ注入部のピークドーピング濃度ＮA peakによって決定される。これに代えて、Ｐボディ注入部は、図１７Ｅにボディ領域１８６で示すように、トレンチ１１０の底部よりも低いがＰ−ｅｐｉ層１０２とＮ+基板１００との界面よりも高いレベルに打ち込まれてもよい。
【００７５】
次に、Ｐ−ｅｐｉ層１０２の上面を第３の（ソース）マスクでマスクして、リン等のＮ型ドーパントを注入して、図１７Ｆに示すＮ+ソース領域１７８を形成することができる。ソースマスク１９０は除去される。ＢＰＳＧ層１８２がデバイスの上面上に堆積され、第４の（コンタクト）マスク１８３がＢＰＳＧ層１８２の表面上に堆積されエッチングされる。これを図１７Ｇに示す。ＢＰＳＧ層１８２はコンタクトマスク１８３内の開口部を介してエッチングされ、Ｐ型ドーパントがＢＰＳＧ層１８２の結果として得られる開口部を介して注入されて、Ｐ+ボディコンタクト領域１８０が形成される。これを図１７Ｈに示す。たとえば、Ｎ+ソース領域１７８には、ヒ素を５×１０15ｃｍ-2のドーズ量で８０ｋｅＶのエネルギで注入することができ、それにより１×１０20ｃｍ-3の濃度が得られ、また、Ｐ+ボディコンタクト領域１８０には、ボロンを１×１０15ｃｍ-2のドーズ量で６０ｋｅＶのエネルギで注入することができ、それにより５×１０19ｃｍ-3のドーパント濃度が得られる。
【００７６】
金属層１８４、好ましくはアルミニウムが、図１７Ｉに示すように堆積され、ソース領域１７８とボディコンタクト領域１８０との間にショートが構築される。すなわち、電気的にソース領域とボディコンタクト領域１８０とが接続される。第５の（金属）マスク（図示せず）を使用して金属層１８４をパターニングおよびエッチングすることにより、図１７Ｉに示すソース金属部分および、ゲートへ電気的に接続されるゲート金属部分が形成される。これにより、ＭＯＳＦＥＴ７０の作製が完了する。
【００７７】
別の実施例においては、エピタキシャル層は、まず、Ｎ型またはＰ型の不純物で低濃度にドープされ、ボロン等のＰ型不純物がボディドーパントとして注入され、そのドーパントがエピタキシャル層と基板との界面に達するまで打ち込まれる。このような実施例を図１８に示す。図１８（Ｂ）に示すように、ボロンが注入され拡散されると、Ｐボディ領域がＮ+基板１０２上に形成される。
【００７８】
図１７Ｄに示すようなＰボディ１７６、図１７Ｅに示すようなＰボディ１８６および図１８（Ｂ）に示すようなＰボディ１０４を含む構造は、ここに記載されるドレイン・ドリフト領域を形成するためのプロセスのいずれとも組合せて使用することが可能である。このプロセスは、深く注入された層を上方向に拡散することを含む図１２Ｊおよび図１２Ｋに示すプロセスと、深く注入された層の上方向拡散およびトレンチの底部の下方に注入された領域の下方向の拡散を含む図１２Ｌおよび図１２Ｍに示すプロセスと、異なるエネルギでの複数のＮ型領域の注入によって重なり合う領域の積層を形成することを含む図１２Ｎに示すプロセスと、を含む。
【００７９】
図６は、代替的な実施例を示す。ＭＯＳＦＥＴ９５において、Ｐ−ｅｐｉ層は、サブ層Ｐ−ｅｐｉ１およびＰ−ｅｐｉ２に分割される。周知のプロセスを使用して、サブ層を有するエピタキシャル層を、エピタキシャル層の成長中にドーパントガスの流量を変化させることによって形成することが可能である。その代わりに、サブ層Ｐ−ｅｐｉ１は、エピタキシャル層の上方部分にドーパントを注入することによって形成することも可能である。
【００８０】
サブ層Ｐ−ｅｐｉ１のドーパント濃度は、サブ層Ｐ−ｅｐｉ２のドーパント濃度よりも高くても低くてもよい。ＭＯＳＦＥＴのしきい値電圧およびパンチスルー降伏電圧は、サブ層Ｐ−ｅｐｉ１のドーピング濃度の関数であり、ＭＯＳＦＥＴの降伏電圧およびオン抵抗は、サブ層Ｐ−ｅｐｉ２のドーピング濃度の関数である。したがって、この実施例のＭＯＳＦＥＴにおいて、しきい値電圧およびパンチスルー降伏電圧は、アバランシェ降伏電圧およびオン抵抗とは独立して設計することが可能である。Ｐ−ｅｐｉ層は、異なるドーピング濃度を有する３つ以上のサブ層を含んでもよい。
【００８１】
ＭＯＳＦＥＴ９５は、酸化物層で内側を覆われたトレンチ２０４内に位置付けられたゲート電極２０２を含む。ゲート２０２の上面は、トレンチ２０４内に窪んでいる。酸化物層は、トレンチ２０４の底部に概ね配置される、この発明に従って形成された厚い区分２０６と、トレンチ２０４の側壁に隣接する比較的薄い区分２１０とを含む。厚い区分２０６と薄い区分２１０との間に遷移領域２０８があり、ここでは、酸化物層の厚さが厚い区分２０６から薄い区分２１０へと徐々に薄くなる。ＭＯＳＦＥＴ９５はまた、ＰＮ接合部を含み、これらは遷移領域２０８においてトレンチ２０４と交差する。上述のように、遷移領域２０８の場所は、ＭＯＳＦＥＴ９５の作製中に窒化物層の厚さを変化させることによって変えることができる。
【００８２】
ＭＯＳＦＥＴ９５はまた、Ｎ+ソース領域２１４と、Ｐ+ボディコンタクト領域２１６と、ゲート電極２０２を覆う厚い酸化物層２１８と、Ｎ+ソース領域２１４およびＰ+ボディコンタクト領域２１６に電気的に接続される金属層２２０とを含む。破線で示すように、ＭＯＳＦＥＴ９５は、トレンチ２０４の底部に、高濃度にドープされた領域２２２を含む。高濃度にドープされた領域２２２は、窒化物層が図１２Ｏに示すようにエッチングされた後に、ヒ素またはリン等のＮ型ドーパントを注入することによって作製され得る。
【００８３】
図２０は、別の代替的な実施例を示す。ＭＯＳＦＥＴ９８において、ドレイン・ドリフト領域は省かれており、トレンチ２３０がＰ−ｅｐｉ層１０２全体を介してＮ+基板１００内に延びる。この実施例は、低電圧（たとえば５Ｖ以下の）ＭＯＳＦＥＴに特に好適である。
【００８４】
デバイスの降伏電圧（耐圧）を増す目的で、低濃度にドープされたＮ型エピタキシャル層を、Ｎ+基板１００の上およびＰ−ｅｐｉ層１０２の下に、成長させることができる。この構造のいくつかの実施例を図２１〜図２５に示す。
【００８５】
図２１は、図５（Ａ）に示されるＭＯＳＦＥＴ７０と同様であるが、Ｎ−ｅｐｉ層２５２がＮ+基板１００の上に成長している点で異なる、ＭＯＳＦＥＴ２５０を示す。Ｎ−ｅｐｉ層２５２は、１〜５０μｍ厚さであり得、リンが１×１０15／ｃｍ-3から１×１０17／ｃｍ-3の濃度でドープされ得る。Ｎ−ｅｐｉ層２５２のドーピング濃度は、Ｐ−ｅｐｉ層１０２のドーピング濃度よりも高くても低くてもよい。
【００８６】
Ｎ−ｅｐｉ層２５２の成長を除いては、ＭＯＳＦＥＴ２５０を作製するプロセスは、図１２Ａ〜図１２Ｇに関連して上述したＭＯＳＦＥＴ７０を作製するプロセスと同様である。特に、図１２Ｇに示すように、リンをトレンチの底部を介して注入してドレイン・ドリフト領域１１６を形成することができる。しかしながら、リン注入のエネルギおよびドーズ量は、ドレイン・ドリフト領域１１６が、Ｎ+基板１００の上方境界ではなく、Ｎ−ｅｐｉ層２５２の上方境界にまで確実に下方向に延びるように設定される。
【００８７】
図２２は、図１２Ｉに示されるドレイン・ドリフト領域１２０と同様のドレイン・ドリフト領域１２０を有するＭＯＳＦＥＴ２６０を示す。ＭＯＳＦＥＴ２６０は、リンを注入してトレンチのすぐ下にＮ型領域を形成し（図１２Ｈを参照）、その後、加熱によってリンを拡散することで、Ｎ型領域が下方向および横方向に拡張して図２２に示すドレイン・ドリフト領域１２０が形成されるようにすることによって、形成される。
【００８８】
図２３は、図１２Ｋに示すドレイン・ドリフト領域１２４と同様のドレイン・ドリフト領域１２４を有するＭＯＳＦＥＴ２７０を示す。ＭＯＳＦＥＴ２７０は、リンを注入してＮ−ｅｐｉ層２５２とＰ−ｅｐｉ層１０２との界面近傍にＮ型領域を形成し（図１２Ｊを参照）、その後、加熱によりそのリンを拡散して、Ｎ型領域が上方向および横方向に延びて図２３に示すドレイン・ドリフト領域１２４を形成するようにすることによって、形成される。
【００８９】
図２４は、図１２Ｍに示されるドレイン・ドリフト領域１２６と同様のドレイン・ドリフト領域１２６を有するＭＯＳＦＥＴ２８０を示す。ＭＯＳＦＥＴ２８０を作製するのに、深いＮ層（たとえばリン）が高エネルギ注入プロセスによってＮ−ｅｐｉ層２５２とＰ−ｅｐｉ層１００との界面に形成される。Ｎ型ドーパントがトレンチの底部を介して注入されて、トレンチのすぐ下に第２のＮ領域が形成される。この構造がその後、たとえば９００〜１１００℃に加熱される。深いＮ層は上方向に、第２のＮ領域は下方向に、それらが互いに結合するまで拡散して、図２４に示すようなＮ型ドレイン・ドリフト領域１２６が形成される。
【００９０】
図２５は、図１２Ｎに示す構造と同様に、重なり合う注入領域１２８の積層を作製するために、連続して増大するエネルギで一連のＮ注入を行なうことによって形成されたドレイン・ドリフト領域を含むＭＯＳＦＥＴ２９０を示す。積層１２８は４つの注入領域を含むが、４回より少ないかまたは多い回数だけ注入を行なって積層を形成することも可能である。積層は、顕著な拡散なしに（すなわち加熱なしに）形成することもできるが、ドーパントを拡散して注入領域間の重なり合いの量を増すために加熱されてもよい。
【００９１】
別のグループの実施例は、図２１〜２５に示されるものと同様であるが、厚い底部酸化物領域１５０が省略され、トレンチの底部が、トレンチ１１０の壁部の内側を覆う酸化物層１７０と実質的に同じ厚さを有する酸化物層で覆われている点で異なる。この種のデバイスを作製するには、リン等のＮ型ドーパントがプロセスの図１２Ｃに示されるステージでトレンチ１１０の底部を介して注入され、図１２Ｅおよび図１２Ｆに示される窒化物層１１４の堆積および側壁スペーサ１１５の形成が省略される。Ｎ型ドーパントが図１２Ｇに示すようにトレンチの底部から下方向に延びるように注入される場合、結果として、図２６に示されるＭＯＳＦＥＴ３００が得られる。これに代えて、図１２Ｈ〜１２Ｉ、図１２Ｊ〜１２Ｋ、図１２Ｌ〜１２Ｍおよび図１２Ｎに示される種類のドレイン・ドリフト領域を、それらの図に関連して説明したプロセスをたどることによって作製することも可能である。どの場合においても、ドレイン・ドリフト領域はトレンチ１１０の底部から、Ｎ−ｅｐｉ層２５２の接合部にまで延びる。
【００９２】
終端領域
この発明に従って作製されるデバイスは、通常、元々は半導体ウェハの一部であった半導体ダイに形成される。デバイスの内部構造が作製された後、ダイは互いに分割されるが、これは通常、ダイを分割するスクライブラインでウェハをのこ引きすることによって行なわれる。平行に一連ののこ引きが行なわれた後に、初回の一連の切断に対して垂直方向に、２回目の一連ののこ引きが行なわれる。
【００９３】
上述のように、この発明に従ったＮチャネルデバイスは、通常、Ｎ+基板を覆うＰ−ｅｐｉ層内に形成されるか、Ｎ+基板を覆うＮ−ｅｐｉ層を覆うＰ−ｅｐｉ層内に形成される。もちろん、これらの極性は、Ｐチャネルデバイスにおいては逆にされる。通常、Ｎチャネルデバイスにおいては、ドレイン（Ｎ+基板）は、いくらかの正電圧でバイアスがかけられ、Ｎ+ソースは接地される。Ｐボディが通常Ｎ+ソースにショートされるので、Ｐボディもまた接地される。ゲート電圧は、通常、デバイスがオフおよびオンされるとき、ゼロといくらかの正電圧との間で変化する。
【００９４】
切断するプロセスは、通常、ダイのエッジ部に電流リーク経路を形成し、したがって、Ｎチャネルデバイスがオフされるとき、Ｐ−ｅｐｉ層は正のドレイン電圧に達し得る。Ｐ−ｅｐｉ層とＮ+ソースとの間の降伏または電流リークを防ぐために、終端構造が必要である。
【００９５】
図２７は、図５（Ａ）から終端エリア４００に隣接する部分までのＭＯＳＦＥＴ７０を示す。終端エリア４００は、ダイのエッジ４０６まで延びるハーフトレンチ４０２Ａを含む。Ｎ領域４０８は、ハーフトレンチ４０２Ａから下方向に、Ｐ−ｅｐｉ層１０２を介してＮ−ｅｐｉ層２５２まで延びる。Ｐ−ｅｐｉ層１０２はＰボディ層１７６を含む。ＭＯＳＦＥＴ７０のＮ+ソースおよびＰボディと接触するソース金属層１８４Ａは、ＢＳＰＧ層１８２を覆うようにハーフトレンチ４０２Ａ内に延びるが、上述の電流リーク経路を通じたドレインとの電気的接触のおそれがあるエッジ４０６の手前で終端となる。この構造において、ソース金属層１８４Ａの、終端領域４００内に延びる部分が、Ｎ領域４０８とＰ−ｅｐｉ層１０２との接合部のためのフィールドプレートとしての役割を果たし、電気力線を広げかつその接合にわたる降伏を防ぐ。
【００９６】
図２８Ａ〜２８Ｅは、ＭＯＳＦＥＴ７０を作製するのに必要とされるプロセスステップに何ら追加のプロセスステップを加えずに終端領域４００を作製する方法を示す。プロセスは通常、たとえば図１２Ａ〜１２Ｇで示されたプロセスのような、上述のプロセスと平行して行なわれる。図２８Ａに示されるように、プロセスは、Ｎ+基板１００を覆うＮ−ｅｐｉ層２５２およびＰ−ｅｐｉ層１０２を形成することから始まる。パッド酸化物層１０４がＰ−ｅｐｉ層１０２の上に形成される。
【００９７】
図２８Ｂに示すように、パッド酸化物層１０４の上に窒化物層１０６が堆積される。窒化物層１０６およびパッド酸化物層１０４はフォトリソグラフィプロセスを用いてパターニングされ、窒化物層１０６とパッド酸化物層１０４との中に開口部４１０が形成される。開口部４１０は、隣接するダイ間のスクライブラインと合致する、すなわち、スクライブラインを含む。これは、図１２Ｂに示されるステップと同時に行なわれ得る。
【００９８】
図２８Ｃに示すように、幅の広いトレンチ４０２が開口部４１０を介してＰ−ｅｐｉ層１０２内にエッチングされる。これは、図１２Ｃに示すステップと同時に行なわれ得る。
【００９９】
図２８Ｄは、トレンチ４０２内の第２のパッド酸化物層４１２の成長を示す。これは、図１２Ｄに示される、パッド酸化物層１１２の成長と同時に行なわれ得る。
【０１００】
たとえば図１２Ｇに示されるように、ドレイン・ドリフト領域が注入されるとき、トレンチ４０２は露出されたままであり、ドーパントはＰ−ｅｐｉ層１０２に入る。上記のいずれかの方法で、ドーパントが注入および／または拡散されて、トレンチ４０２の底部からＮ−ｅｐｉ層２５２に延びるＮ型領域４０８が形成される。プロセスのこの段階が図２８Ｅに示される。幅広のトレンチ４０２内には厚い底部酸化物層は形成されない。したがって、幅広のトレンチ４０２の側壁には窒化物スペーサ１１５は形成されず（図１２Ｅおよび図１２Ｆを参照）、Ｎ型ドーパントが、窒化物層１０６をマスクとして使用して注入される。
【０１０１】
上述のように、プロセスの以後のある時点で、ＢＰＳＧ層１８２が堆積およびパターニングされて、デバイスの活性領域におけるゲート電極をカバーしてもよい。ＢＰＳＧ層１８２の堆積およびパターニングは、たとえば図１７Ｇおよび図１７Ｈに示される。これに続いて、図１７Ｉに示されるように金属層１８４が堆積される。これらの層もまた、幅広のトレンチ４０２内に堆積される。金属層１８４がパターニングされてソース金属層とゲート金属層とに分割されるとき、ソース金属層１８４Ａの、幅広のトレンチ４０２内の中央領域における部分もまたエッチングされて、図２８Ｆに示される構造が得られる。これは、通常のフォトリソグラフィパターニングおよびエッチングによって行なわれる。その結果、ソース金属層１８４Ａは幅広のトレンチ４０２内へと延在する。
【０１０２】
ＢＰＳＧ層１８２および金属層１８４が堆積された後、デバイスの上面を保護するためにパッシベーション層（図示せず）が堆積されてもよい。
【０１０３】
これらのプロセスが行なわれた後、ダイが、たとえば図２８Ｆの破線４０９で、幅広のトレンチ４０２の中央部でのこ引きされる。
【０１０４】
これにより図２８Ｇに示される構造が得られ、のこ引きによって形成されたエッジ４０６に位置するハーフトレンチ４０２Ａが形成される。図２８Ｇに示されるように、ＢＰＳＧ層１８２および金属層１８４Ａは、Ｐ−ｅｐｉ層１０２の上面からハーフトレンチ４０２Ａ内に延びる。この実施例では、Ｐボディ層１７６がＰ−ｅｐｉ層１０２内に注入され拡散されている（図１７Ｄを参照）が、これは選択的（オプション）である。
【０１０５】
図２９および図３０は、２つの代替的な実施例を示す。図２９に示す実施例においては、開口部４１６がＢＰＳＧ層１８２および第２のパッド酸化物層４１２内に形成され、エッジ片１８４Ｂが金属層１８４Ａから分離されている。好ましくは、これらのステップはそれぞれ、ＢＰＳＧ層１８２および金属層１８４のパターニングと同時に行なわれる。層１８４を構成する金属は開口部４１６内に流れ込み、Ｎ領域４０８とのオーム性接触を形成する。したがって、エッジ片１８４Ｂはドレイン電位でバイアスされ、ソース金属層１８４Ａとエッジ片１８４Ｂとの間の横方向の隔離距離は、ソース・ドレイン間電圧に耐えるだけ十分大きくなければならない。パッシベーション層が後に堆積される場合、これは、ソース金属層１８４Ａとエッジ片１８４Ｂとの間のギャップ内に流れ込むことになる。
【０１０６】
図３０に示す実施例は、図２９の実施例と同様であるが、Ｎ+領域４１４がハーフトレンチ４０２Ａの底部に形成されて、エッジ片１８４ＢとＮ領域４０８とのオーム性接触を強化する点で異なる。Ｎ+領域４１４は、図１７Ｆに示すように、Ｎ+ソース領域に沿って注入されてもよい。
【０１０７】
図３１は、図５（Ａ）から終端エリア５００に隣接する部分までのＭＯＳＦＥＴ７０を示す。この実施例において、Ｎエピタキシャル層２５２がＮ+基板１００上に形成され、Ｐエピタキシャル層１０２がＮエピタキシャル層２５２上に形成される。
【０１０８】
終端エリア５００は４つの終端トレンチ５０２、５０４、５０６および５０８を含む。Ｎ領域５１０は、トレンチ５０２、５０４、５０６および５０８の各々の底部からＮエピタキシャル層２５２まで延びる。終端トレンチ５０２、５０４、５０６および５０８は各々、酸化物層５１２で内側を覆われ、ポリシリコン５１４で埋められる。Ｐエピタキシャル領域１０２において、終端トレンチ５０２、５０４、５０６および５０８のそれぞれの右側に、Ｐ+領域５１６、５１８、５２０および５２２が設けられる。金属層５２４、５２６、５２８および５３０は、終端トレンチ５０２、５０４、５０６および５０８の各々のポリシリコン５１４をそれぞれＰ+領域５１６、５１８、５２０および５２２に、ＢＰＳＧ層１８２内の開口部を介して電気的に接続する。終端トレンチ５０２、５０４、５０６および５０８の各々におけるポリシリコン５１４、ならびにＰ+領域５１６、５１８、５２０および５２２は、電気的にフロート状態にされる。終端トレンチ５０２、５０４、５０６および５０８は、図５（Ａ）に示すように、厚い底部酸化物層を有している。
【０１０９】
他の実施例において、この発明に従った終端領域は、４つよりも少ない数または多い数の終端トレンチを含み得る。各実施例において、金属層の各々は、複数の終端トレンチのうち１つのトレンチ内のポリシリコン、および、その終端トレンチに隣接するメサに、電気的に接続される。たとえば、２つの終端トレンチがあった場合、第１の終端トレンチ内のポリシリコンと電気的に接続される金属層は、第１の終端トレンチと第２の終端トレンチとの間のＰエピタキシャル層１０２内のメサと電気的に接続され、また、第２の終端トレンチ内のポリシリコンと電気的に接続される金属層は、第２の終端トレンチの反対側のＰエピタキシャル層１０２と電気的に接続される。
【０１１０】
典型的に、ＭＯＳＦＥＴ７０のドレインを表わすＮ+基板１００は、Ｎ+ソース領域１７８に対して正にバイアスされる。上述のように、多くの例において、ソース領域は接地され、ドレインは正の電圧でバイアスされる。各Ｎ+ソース領域１７８は、Ｐ+領域１８０およびソース金属層１８４を介してＰボディ１０３に結合される。したがって、チップのソース・ドレイン間電圧は、終端トレンチ５０２、５０４、５０６および５０８にわたって分散されるかまたは段階式に降圧される。トレンチ５０２、５０４、５０６および５０８の各々を埋めるポリシリコンがフロート状態になっているので、併せてそれらトレンチが、１つの分圧器として機能する。
【０１１１】
終端領域５００は、ＭＯＳＦＥＴ７０を作製するのに使用されるのと同じプロセスステップで作製することができる。ただし、終端領域５００のエリアにおいては、Ｎ+ソース領域１７８を形成するのに使用されたマスク内の開口部は存在せず、ＢＰＳＧ層１８２がパターニングされて、図３１に示すように、終端トレンチ５０２、５０４、５０６および５０８の上方と、終端トレンチ５０２、５０４、５０６および５０８の間とに、開口部が形成される。Ｐ+領域５１６、５１８、５２０および５２２は、終端トレンチ５０２、５０４、５０６および５０８の間に、ＢＰＳＧ層１８２内の開口部を介して注入され得る。加えて、ソース金属層はパターニングされて、金属層５２４、５２６、５２８および５３０が形成される。
【０１１２】
この発明の原理は、図３１に示す構造以外の構造にも適用可能である。いくつかの実施例において、トレンチは、注入されたドレイン・ドリフト領域を有するが、厚い底部酸化物層を有さなくてもよい。これは上述の米国出願番号第１０／３１７，５６８号に記載されており、そのような実施例を図３２に示す。そこでは、ＭＯＳＦＥＴ８０のトレンチならびに終端領域６００の終端トレンチ５０２、５０４、５０６および５０８は、厚い底部酸化物を含んでいない。
【０１１３】
さらに、この発明の原理は、注入されたドレイン・ドリフト領域を含まないデバイスにも適用可能である。図３３は、従来のトレンチＭＯＳＦＥＴ９０および終端領域７００を示しており、それらは、Ｎ+基板１００を覆うＮエピタキシャル層９２内に形成される。Ｐボディ領域９４が通常、Ｎエピタキシャル層９２内に注入されてトレンチの底部に近いレベルにまで拡散され、Ｎ+ソース領域１７８およびＰ+ボディコンタクト領域１８０がＰボディ領域９４内に形成される。やはり、終端トレンチ５０２、５０４、５０６および５０８の各々におけるポリシリコン、ならびに、Ｐボディ領域９４のそれらに隣接する部分が、ソース・ドレイン間の電圧を段階的に降下する。
【０１１４】
この発明のいくつかの具体的な実施例を上に述べたが、これらの実施例は例示の目的のみのものである。当業者には、この発明の広い原理に従って多数の付加的な実施例が作製され得ることが理解されるであろう。たとえば、上述の実施例はＮチャネルＭＯＳＦＥＴであるが、ＭＯＳＦＥＴ内の種々の領域における導電型を逆転させることにより、この発明に従って、ＰチャネルＭＯＳＦＥＴを作製することが可能である。
【符号の説明】
【０１１５】
７０  ＭＩＳデバイス、１００  Ｎ+基板、１０２  Ｐ−ｅｐｉ層、１０３  Ｐボディ
、１１０  トレンチ、１１６  Ｎドレイン・ドリフト領域、１５０  厚い底部酸化物領域、１７０  ゲート酸化物層、１７４  ゲート、１７６  Ｐボディ層、１７８  Ｎ+ソース
領域、１８０  Ｐ+ボディコンタクト領域、１８２  ＢＳＰＧ層、１８４  金属層、１８
４Ａ  ソース金属層、２５２  Ｎ−ｅｐｉ層、４００  終端エリア、４０２Ａ  ハーフトレンチ、４０６  エッジ、４０８  Ｎ領域、５００  終端エリア、５０２、５０４、５０６、５０８  終端トレンチ、５１０  Ｎ領域、５１２  酸化物層、５１４  ポリシリコン、５１６、５１８、５２０、５２２  Ｐ+領域、５２４、５２６、５２８、５３０  金属
層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
0005649597.tif 000011
【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１２Ｈ】
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【図１２Ｉ】
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【図１２Ｊ】
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【図１２Ｋ】
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【図１２Ｌ】
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【図１２Ｍ】
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【図１２Ｎ】
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【図１２Ｏ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１７Ｇ】
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【図１７Ｈ】
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【図１７Ｉ】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８Ａ】
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【図２８Ｂ】
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【図２８Ｃ】
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【図２８Ｄ】
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【図２８Ｅ】
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【図２８Ｆ】
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【図２８Ｇ】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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