(57)【特許請求の範囲】
【請求項１】
直列接続された複数の半導体スイッチに出力されるゲート信号のタイミングを調整するゲートタイミング制御回路であって、
各半導体スイッチのＶｃｅ検出と、予め設定されたしきい値とを比較してＶｃｅ検出における立ち上がりのタイミングを示すＶｃｅ信号を出力するコンパレータと、
ゲート信号に基づき、前記各Ｖｃｅ信号の変化のタイミングが整合するように生成されたゲート出力をゲートドライバに出力する時間差制御部と、
を備えたことを特徴とするゲートタイミング制御回路。
【請求項２】
前記直列接続された複数の半導体スイッチの中の２つの半導体スイッチのＶｃｅ信号の偏差に基づき、Ｖｃｅ検出がしきい値に到達するタイミングの時間差を検出し、調整幅として出力する時間差検出部を備え、
前記時間差制御部において、
前記ゲート信号と調整幅に基づいて、前記各Ｖｃｅ信号における変化のタイミングが整合するように生成されたゲート出力をゲートドライバに出力することを特徴する請求項１記載のゲートタイミング制御回路。
【請求項３】
前記時間差制御部において、
Ｖｃｅ信号における変化のタイミングと、予め決定された目標タイミングと、の時間差に基づいて、前記各Ｖｃｅ信号における変化のタイミングと前記目標タイミングが整合するように、各半導体スイッチのゲート出力を個別に生成してゲートドライバに出力することを特徴とする請求項１記載のゲートタイミング制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴに代表される半導体スイッチを２個以上直列に接続し、見かけ上のスイッチ素子耐圧を高くした装置に係り、特に、高圧・大容量インバータ等の半導体電力変換装置に関する。
【背景技術】
【０００２】
半導体電力変換装置を高圧化する場合、半導体スイッチの耐圧によって出力電圧が制限される。半導体スイッチの耐圧には物理的な限界があり、例えば、ＩＧＢＴにおいては現在市販されているものの限度が６５００Ｖ程度である。しかし、系統電圧にはより高い電圧が存在すること、半導体電力変換装置の効率を改善するため変圧器を使用せずに直接スイッチング動作をさせたいこと、などの理由により高耐圧な半導体スイッチが求められている。
【０００３】
半導体電力変換装置を高圧化させるため、半導体スイッチを２個以上直列に接続して同時にスイッチ動作をさせることにより、半導体スイッチの見かけ上の耐圧を高める技術が従来から知られている（例えば、特許文献１参照）。
【０００４】
ここで、特許文献１を例にして、上記の技術を簡単に説明する。
【０００５】
半導体スイッチにおけるスイッチング動作の変更の間やターンオフ時は、パラメータの差によって全てのＶｃｅ（特許文献１では電圧負荷Ｕｃｅ）が各半導体スイッチにアンバランスに電圧分布する。そのため、特許文献１では、直列に接続された各々の半導体スイッチのＶｃｅ（特許文献１では、電圧負荷Ｕｃｅ１，Ｕｃｅ２，…，ＵｃｅＮ）を測定して、下記（１），（２）を行うことにより、半導体スイッチ間の電圧分布（電圧分担）が等しくなるように制御している。
（１）測定したＶｃｅ（電圧負荷Ｕｃｅ１）に基づいて、半導体スイッチの動作タイミング（スイッチングの瞬間Ｔｄｏｎ，Ｔｄｏｆｆ）を決定する。
（２）測定したＶｃｅ（電圧負荷Ｕｃｅ１）に基づいて、ゲート電圧の大きさ（制御電圧のレベル）を決定する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平７−２４１０８０号公報（段落［０００７］〜［００１３］）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
直列に接続された各々の半導体スイッチの電圧分布（電圧分担）が等しくなるように半導体スイッチの動作タイミングを決定しないと、各々の半導体スイッチ間の電圧分担にアンバランスが生じる。
【０００８】
特許文献１では、図８に示すように、半導体スイッチのターンオン，ターンオフ動作後のサージ電圧が収まったタイミングで、各半導体スイッチのＶｃｅを検出して電圧負担のアンバランスを観測する方法が取られている。
【０００９】
しかしながら、半導体スイッチ，負荷電流，温度，主回路構成によるサージ電圧の波形等によって、サージ電圧の収束時間は異なるため、装置ごとに半導体スイッチの動作タイミングの調整が必要となり、開発に要する時間が長くなるという問題があった。
【００１０】
また、例えば、インバータ装置においては、何れかの相の半導体スイッチがスイッチングすると、直流電圧が変動するため、Ｖｃｅを検出することができない。そのため、直流電圧の変動期間中は他の相の半導体スイッチもターンオン，ターンオフすることができず、出力の制御性能が制限される（低下する）。
【００１１】
以上示したようなことから、 半導体スイッチ，負荷電流，温度，主回路構成によるサージ電圧の波形等に応じて半導体スイッチの動作タイミングを調整することなく、各半導体スイッチの電圧分担を均等化させるゲートタイミング制御回路を提供することが課題となる。
【課題を解決するための手段】
【００１２】
本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直列接続された複数の半導体スイッチに出力されるゲート信号のタイミングを調整するゲートタイミング制御回路であって、各半導体スイッチのＶｃｅ検出と、予め設定されたしきい値とを比較してＶｃｅ検出における立ち上がりのタイミングを示すＶｃｅ信号を出力するコンパレータと、ゲート信号に基づいて、前記各Ｖｃｅ信号の変化のタイミングが整合するように生成されたゲート出力をゲートドライバに出力する時間差制御部と、を備えたことを特徴とする。
【００１３】
前記直列接続された複数の半導体スイッチの中の２つの半導体スイッチのＶｃｅ信号の偏差に基づき、Ｖｃｅ検出がしきい値に到達するタイミングの時間差を検出し、調整幅として出力する時間差検出部を備え、前記時間差制御部において、前記ゲート信号と調整幅に基づいて、前記各Ｖｃｅ信号における変化のタイミングが整合するように生成されたゲート出力をゲートドライバに出力することを特徴する。
【００１４】
また、前記時間差制御部において、Ｖｃｅ信号における変化のタイミングと、予め決定された目標タイミングと、の時間差に基づいて、前記各Ｖｃｅ信号における変化のタイミングと前記目標タイミングが整合するように、各半導体スイッチのゲート出力を個別に生成してゲートドライバに出力することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、半導体スイッチ，負荷電流，温度，主回路構成によるサージ電圧の波形等に応じて、半導体スイッチの動作タイミングを調整することなく、各半導体スイッチの電圧分担を均等化させることが可能となる。
【図面の簡単な説明】
【００１６】
【図１】実施形態１におけるゲートタイミング制御回路を用いた半導体電力変換装置を示す構成図である。
【図２】実施形態１におけるＶｃｅ検出，Ｖｃｅ信号を示すグラフである。
【図３】実施形態１におけるゲート信号，ゲート出力，Ｖｃｅ信号の一例を示すグラフである。
【図４】実施形態１におけるゲート信号，ゲート出力，Ｖｃｅ信号の他例を示すグラフである。
【図５】実施形態２におけるゲートタイミング制御回路を用いた半導体電力変換装置を示す構成図である。
【図６】実施形態２におけるゲート信号，ゲート出力，Ｖｃｅ信号の一例を示すグラフである。
【図７】実施形態３におけるゲートタイミング制御回路を用いた半導体電力変換装置を示す構成図である。
【図８】特許文献１におけるＶｃｅの検出タイミングを示すグラフである。
【発明を実施するための形態】
【００１７】
特許文献１では、半導体スイッチにおけるオンオフ動作後のサージ電圧が収まったタイミングでＶｃｅを検出し、各半導体スイッチの電圧分布（電圧分担）が等しくなるように、半導体スイッチの動作タイミングを決定している。それに対し、本願発明は、Ｖｃｅ検出がしきい値（設定レベル）に到達する時間により半導体スイッチの動作タイミングを決定して、ゲート信号におけるオンオフ動作のタイミングのずれを防止し、半導体スイッチにおける電圧分担のアンバランスを抑制するものである。
【００１８】
以下、本発明の実施形態１〜３におけるゲートタイミング制御回路を図面に基づいて詳細に説明する。
【００１９】
［実施形態１］
図１は本実施形態１におけるゲートタイミング制御回路を用いた半導体電力変換装置の構成を示すブロック図である。
【００２０】
図１に示すように、半導体電力変換装置１は、半導体スイッチ（例えば、ＩＧＢＴ）Ａ，Ｂと、ゲートドライバ２と、ゲートタイミング制御回路３と、を備えている。
【００２１】
前記半導体スイッチＡ，Ｂは直列に接続され、各半導体スイッチＡ，Ｂには、直列に接続された２つの抵抗Ｒ１，Ｒ２およびＲ３，Ｒ４がそれぞれ並列に接続されている。この２つの抵抗Ｒ１，Ｒ２およびＲ３，Ｒ４の中間接続点は後述するコンパレータ４，４の入力端子に接続されている。
【００２２】
前記ゲートドライバ２は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４，電源Ｅ１，Ｅ２，Ｅ３，Ｅ４，抵抗Ｒ５，Ｒ６を備えている。ゲートドライバ２は一般的なものであるため、ここでの説明は省略する。
【００２３】
前記ゲートタイミング制御回路３は、コンパレータ４，４と、絶縁器５，５と、減算器６と、時間差検出部７と、時間差制御部８と、絶縁器９，９と、ダイオード１０，１０と、を備える。
【００２４】
前記コンパレータ４の他方の入力端子にはしきい値が入力され、Ｖｃｅ検出（Ａ），（Ｂ）としきい値とを比較し、その結果がＶｃｅ信号（Ａ），（Ｂ）として絶縁器（例えば、フォトカプラ）５，５を介し減算器６に出力される。前記Ｖｃｅ信号（Ａ），（Ｂ）は論理信号であり、以降の説明ではＶｃｅ検出（Ａ），（Ｂ）がしきい値よりも大きい場合「１」、小さい場合「０」とする。減算器６は２つのＶｃｅ信号（Ａ），（Ｂ）の偏差を算出し、算出された偏差を、時間差検出部７に出力する。時間差検出部７は、前記偏差に基づきＶｃｅ検出（Ａ），（Ｂ）がしきい値に到達するタイミングの時間差を検出し、その時間差を調整幅として時間差制御部８に出力する。時間差制御部８には、ゲート信号が入力され、このゲート信号と前記調整幅に基づいて、ゲート出力（Ａ），（Ｂ）を生成し、絶縁器９，９、ダイオード１０，１０を介して、ゲートドライバ２に出力する。
【００２５】
Ｖｃｅ検出のしきい値は、時間差が検出できれば良い。そのため、少なくとも「ターンオフ時に複数の半導体スイッチに係るトータル電圧／半導体スイッチ数＞しきい値」を満たす必要はあるが適宜設定可能である。
【００２６】
次にゲートタイミング制御回路３の具体的な制御方法について説明する。
【００２７】
複数の半導体スイッチＡ，Ｂがターンオン，ターンオフするタイミングのずれは、ゲートドライバ２やゲート容量のばらつきなどによって発生する。
【００２８】
そのため、半導体スイッチＡ，Ｂのターンオフ動作によるＶｃｅ検出の立ち上がりのタイミングを測定し、立ち上がりのタイミングが整合するようにゲート出力（Ａ），（Ｂ）のタイミング（指令が変化するタイミング）を調整することにより、半導体スイッチＡ，Ｂの電圧分担のアンバランスを抑制する。
【００２９】
図２は、実施形態１におけるＶｃｅ検出（Ａ），（Ｂ），Ｖｃｅ信号（Ａ），（Ｂ）を示すグラフである。図２（ａ）に示すように、時間差検出部７により、Ｖｃｅ信号（Ａ），（Ｂ）の時間差を検出し、調整幅を決定する。そして、図２（ｂ）に示すように、時間差制御部８により、前記ゲート信号と調整幅に基づきＶｃｅ信号（Ａ），（Ｂ）の変化のタイミングが整合するように、ゲート出力（Ａ），（Ｂ）を生成する。なお、この調整幅は維持され、この調整幅で運転が続けられる。そして、同じ調整幅で、またＶｃｅ信号（Ａ），（Ｂ）における変化のタイミングに時間差が発生した場合、その次のスイッチングにおける調整幅を変化させる。なお、ＰＩ制御などを適用して、除々に変化させるようにしても良い。
【００３０】
図３は、実施形態１におけるゲート信号，ゲート出力（Ａ）（Ｂ），Ｖｃｅ信号（Ａ），（Ｂ）を示すグラフである。なお、図３（ａ）は時間差制御前，図３（ｂ）は時間差制御後（Ｖｃｅ信号が早い方のゲート出力を遅らせる場合），図３（ｃ）は時間差制御後（Ｖｃｅ信号が遅い方のゲート出力を早める場合）を示すグラフである。
【００３１】
図３（ａ）に示すように、時間差制御前は、ゲート信号と、ゲート出力（Ａ），（Ｂ）は同一の波形となる。そして、この図３（ａ）の例では、Ｖｃｅ信号（Ａ）が立ち上がってから遅れてＶｃｅ信号（Ｂ）が立ち上がっている。そして、時間差検出部７において、Ｖｃｅ信号（Ａ）とＶｃｅ信号（Ｂ）の変化（立ち上がり）のタイミングの時間差が調整幅として検出される。
【００３２】
そして、Ｖｃｅ信号が早い方のゲート出力を遅らせる場合は、図３（ｂ）に示すように、前記調整幅分だけ時間差制御部８によりゲート出力（Ａ）を遅らせる。なお、この図３（ｂ）の場合、ゲート出力（Ｂ）はそのままとする。その結果、Ｖｃｅ信号（Ａ）とＶｃｅ信号（Ｂ）の変化（立ち上がり）のタイミングは整合する。
【００３３】
また、Ｖｃｅ信号が遅い方のゲート出力を早める場合は、図３（ｃ）に示すように、前記調整幅分だけ時間差制御部８によりゲート出力（Ｂ）を早める。なお、この図３（ｃ）の場合、ゲート出力（Ａ）はそのままとする。その結果、Ｖｃｅ信号（Ａ）とＶｃｅ信号（Ｂ）の変化（立ち上がり）のタイミングは整合する。
【００３４】
ただし、ゲート信号よりもゲート出力を早めるためには、「ゲート信号の元になるゲート信号がさらに早い時間に作成されている」または「ゲート信号の変化を予測する」方法をとる必要がある。
【００３５】
しかしながら、上記の方法は困難であるため、図４に示す方法が考えられる。以下、図４に基づいて説明する。
【００３６】
図４（ａ）に示すように、予め、ゲート信号に対してゲート出力（Ａ），（Ｂ）を遅らせておく。そして、時間差検出部７により、Ｖｃｅ信号（Ａ）とＶｃｅ信号（Ｂ）の立ち上がりの時間差が調整幅として検出される。次に、図４（ｂ）に示すように、時間差制御部８により、前記調整幅分だけゲート出力（Ａ），（Ｂ），またはその両方の時間差を調整する。
【００３７】
図４（ｂ）では、Ｖｃｅ信号（Ａ），（Ｂ）が立ち上がるタイミングの中間でＶｃｅ信号（Ａ），（Ｂ）が立ち上がるように制御している。そして、図４（ｂ）に示すように、任意のタイミングｔ０からｔａまでの時間ａ［ｓｅｃ］，ｔ０からｔｂまでの時間をｂ［ｓｅｃ］とした時に、（ａ＋ｂ）／２となる時間に、Ｖｃｅ信号（Ａ），（Ｂ）が立ち上がるように、ゲート出力（Ａ）を遅らせて、ゲート出力（Ｂ）を早めている。なお、図４（ｂ）では、遅らせる時間と早める時間を等しくしているが、等しくなくても良い。
【００３８】
以上示したように、本実施形態１におけるゲートタイミング制御回路３によれば、Ｖｃｅ検出（Ａ），（Ｂ）の立ち上がりタイミングを測定してゲート出力（Ａ），（Ｂ）を調整することにより、各スイッチング素子に対する電圧分担を均等化させることが可能となる。
【００３９】
また、Ｖｃｅ信号（Ａ），（Ｂ）の変化（立ち上がり）のタイミングの時間差に基づいて制御しているため、半導体スイッチ，負荷電流，温度，主回路構成等に依存せず、装置ごとに半導体スイッチの動作タイミングの調整を行う必要がない。そのため、装置の開発に要する時間を短縮化することが可能となる。
【００４０】
さらに、前記半導体スイッチＡ，Ｂに印加される電圧がどのような直流電圧でも適用可能である。また、例えば、インバータの場合、半導体スイッチのスイッチングにより直流電圧が変動しても、本実施形態１のゲートタイミング制御回路３には影響がないため、他の相のスイッチング素子もオン・オフすることが可能であり、出力制御性能の低下を抑制することが可能となる。
【００４１】
［実施形態２］
実施形態１のゲートタイミング制御回路３は、半導体スイッチが２直列以上だと演算が複雑になり演算負担が増加する。また、半導体スイッチの直列数が増加するほど、この演算負担の増加が顕著となる。
【００４２】
そのため、本実施形態２では、予想されるＶｃｅ信号の最大遅延よりも各ゲート出力を長く遅らせてゲートタイミング制御を行い、各半導体スイッチ個別にゲートタイミング制御を行うことにより、半導体スイッチの直列数に依存しないゲートタイミング制御を実現する。
【００４３】
図５は、本実施形態２におけるゲートタイミング制御回路１３を用いた半導体電力変換装置１１の構成を示すブロック図である。半導体スイッチＡ，Ｂ，ゲートドライバ２は実施形態１と同様の構成のため説明を省略し、ゲートタイミング制御回路１３についてのみ説明する。
【００４４】
本実施形態２のゲートタイミング制御回路１３は、実施形態１における減算器６および時間差検出器７が省略され、その代わり、時間差制御部８が各ゲート出力（Ａ），（Ｂ）ごとに設けられている。
【００４５】
本実施形態２における前記ゲートタイミング制御回路１３は、コンパレータ４，４により、Ｖｃｅ検出（Ａ），（Ｂ）としきい値とを比較し、その結果がＶｃｅ信号（Ａ），（Ｂ）として絶縁器５，５を介し時間差制御部８，８に出力される。時間差制御部８，８には、ゲート信号が入力され、このゲート信号に基づいてＶｃｅ信号（Ａ），（Ｂ）の変化（立ち上がり）のタイミングが目標タイミングと整合するように、ゲート出力（Ａ），（Ｂ）を生成し、絶縁器９，９を介してゲートドライバ２に出力する。
【００４６】
実施形態１のゲートタイミング制御回路３では、Ｖｃｅ信号（Ａ）とＶｃｅ信号（Ｂ）の時間差を検出し、その時間差（調整幅）に基づいて時間差制御を行うが、本実施形態２のゲートタイミング制御回路１３は、事前に定められた目標タイミングとＶｃｅ信号（Ａ），（Ｂ）における変化（立ち上がり）のタイミングの時間差を検出し、その時間差（調整幅）に基づいて時間差制御を行うものである。
【００４７】
前記目標タイミングは、ゲート信号の変化から一定時間経過後（事前に規定した任意の時間）のある時点を指している。すなわち、事前に決められた目標タイミングにＶｃｅ信号における変化（立ち上がり）のタイミングが整合するように、それぞれのゲート出力（Ａ），（Ｂ）を個別に調整する。
【００４８】
図６は、本実施形態２におけるゲート信号，ゲート出力（Ａ），（Ｂ），Ｖｃｅ信号（Ａ），（Ｂ）の一例を示すグラフである。なお、図６（ａ）は時間差制御前，図６（ｂ）は時間差制御後を示すグラフである。
【００４９】
図６（ａ）に示すように、時間差制御前は、ゲート信号とのゲート出力（Ａ），（Ｂ）は同一の波形となる。そして、図６（ａ）の例では、Ｖｃｅ信号（Ａ）が立ち上がってから少し遅れてＶｃｅ信号（Ｂ）が立ち上がり、目標タイミングは、Ｖｃｅ信号（Ａ），（Ｂ）の立ち上がりよりも後に設定されている。このＶｃｅ信号の立ち上がりのタイミングと目標タイミングの時間差が調整幅としてそれぞれ検出される
そして、時間差制御を行うと、図６（ｂ）に示すように、前記調整幅分だけゲート出力（Ａ），（Ｂ）をそれぞれ遅らせる。すなわち、各半導体スイッチごとにＶｃｅ（Ａ），（Ｂ）の変化（立ち上がり）のタイミングと目標タイミングとの時間差（調整幅）を検出し、その調整幅分だけゲート出力（Ａ），（Ｂ）のゲートタイミング制御が行われる。その結果、Ｖｃｅ信号（Ａ），（Ｂ）の変化（立ち上がり）は目標タイミングと同一となり、整合する。
【００５０】
以上示したように、本実施形態２におけるゲートタイミング制御回路１３によれば、実施形態１と同様の作用効果を奏する。
【００５１】
また、各半導体スイッチごとに遅延時間を制御することにより、半導体スイッチの直列数が増加しても、演算負担が増加することを抑制することが可能となる。
【００５２】
［実施形態３］
図７は、本実施形態３におけるゲートタイミング制御回路２３を用いた半導体電力変換装置２１の構成を示す構成図である。半導体スイッチＡ，Ｂ，ゲートドライバ２は実施形態１，２と同様の構成であるため説明は省略する。
【００５３】
本実施形態３におけるゲートタイミング制御回路２３は、コンパレータ４，４と、絶縁器９，９と、時間差制御部８，８と、ダイオード１０，１０と、を備える。
【００５４】
そして、Ｖｃｅ検出（Ａ），（Ｂ）は、コンパレータ４，４によってしきい値と比較され、その結果がＶｃｅ信号（Ａ），（Ｂ）として時間差制御部８，８へそれぞれ出力される。ゲート信号は絶縁器９，９を介して時間差制御部８，８へ出力される。時間差検出部８，８では、Ｖｃｅ信号（Ａ），（Ｂ）が目標タイミングと整合するようにゲート信号を調整してゲート出力（Ａ），（Ｂ）を生成し、ダイオード１０，１０を介して、ゲートドライバ２へ出力する。
【００５５】
実施形態２の場合、Ｖｃｅ信号の検出ブロックに絶縁器５が用いられているため、絶縁器によってＶｃｅ検出がばらつくことがある。時間差制御部８の制御性能に依存するが、時間差制御部８を絶縁器９の二次側に配置することが可能である。これにより、Ｖｃｅ検出のばらつきを抑制することができる。
【００５６】
なお、時間差制御部８を絶縁器９の二次側に配置することは、２つの半導体スイッチにおけるＶｃｅ信号の変化のタイミング差を測ろうとした場合、必ず絶縁する必要があるため、実施形態１には適用することはできない。
【００５７】
一方、実施形態２では、それぞれ個別にＶｃｅ信号を目標タイミングに整合させるため、２つのＶｃｅ信号を比較する必要がなく、絶縁の必要が無い。
【００５８】
以上示したように、本実施形態３におけるゲートタイミング制御回路２３によれば、実施形態１，２と同様の作用効果を奏する。
【００５９】
さらに、絶縁器の影響によるＶｃｅ信号のばらつきを抑制することが可能となる。
【００６０】
以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
【００６１】
例えば、実施形態１〜３では、ターンオフについてのタイミング調整についてのみ詳細に説明したが、ターンオンのタイミング調整についても適用可能である。
【００６２】
また、実施形態１〜３では特定の構成のゲートドライバ２，半導体スイッチＡ，Ｂを説明したが、半導体スイッチを複数直列に接続したものであれば適用可能である。
【符号の説明】
【００６３】
１，１１，２１…半導体電力変換装置
２…ゲートドライバ
３，１３，２３…ゲートタイミング制御回路
４…コンパレータ
６…減算器
７…時間差検出部
８…時間差制御部
Ａ，Ｂ…半導体スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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