(57)【特許請求の範囲】
【請求項１】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に犠牲膜を形成する工程と、
前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、
前記芯材の側面上に第２配線を形成する工程と、
前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、
前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、
前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、
を備え、
前記第２配線を、前記第１配線の材料とは異なる種類の材料によって形成し、
前記高分子の一端にリンカーを設けることを特徴とする分子メモリ装置の製造方法。
【請求項２】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に犠牲膜を形成する工程と、
前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、
前記芯材の側面上に第２配線を形成する工程と、
前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、
前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、
前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、
を備え、
隣り合う前記芯材間における前記第２配線間の距離を、前記犠牲膜の膜厚の２倍よりも長くすることを特徴とする分子メモリ装置の製造方法。
【請求項３】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に犠牲膜を形成する工程と、
前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、
前記芯材の側面上に第２配線を形成する工程と、
前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、
前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、
前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、
を備え、
前記高分子を埋め込む工程は、
溶媒に前記高分子を分散させた溶液を塗布する工程と、
前記溶液を乾燥させる工程と、
を有したことを特徴とする分子メモリ装置の製造方法。
【請求項４】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に犠牲膜を形成する工程と、
前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、
前記芯材の側面上に第２配線を形成する工程と、
前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、
前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、
前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、
を備え、
前記第１配線層を形成する工程は、
前記第１方向に延びる複数本の絶縁性の他の芯材を形成する工程と、
前記他の芯材の側面上に前記第１配線を形成する工程と、
前記他の芯材間であって前記第１配線間の空間に他の絶縁部材を埋め込む工程と、
を有し、
前記除去する工程は、前記犠牲膜のエッチング速度が前記他の絶縁部材のエッチング速度よりも高くなるような条件でエッチングを施す工程を有したことを特徴とする分子メモリ装置の製造方法。
【請求項５】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に犠牲膜を形成する工程と、
前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、
前記芯材の側面上に第２配線を形成する工程と、
前記第２配線の側面上にスペーサ絶縁膜を形成する工程と、
前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、
前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、
前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、
を備え、
前記スペーサ絶縁膜は、前記絶縁部材を形成する材料とは異なる種類の材料からなることを特徴とする分子メモリ装置の製造方法。
【請求項６】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、絶縁材料によって形成された複数本の芯材を形成する工程と、
前記第１配線層上に、前記芯材を覆うように、前記芯材とは異なる材料によって形成された犠牲膜を形成する工程と、
前記芯材の側面上に第２配線を形成する工程と、
前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、
前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、
前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、
を備えたことを特徴とする分子メモリ装置の製造方法。
【請求項７】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に犠牲膜を形成する工程と、
前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、
前記芯材の側面上に第２配線を形成する工程と、
前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、
前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、
前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、
を備え、
前記絶縁部材を埋め込む工程は、
全面に、前記芯材を形成する絶縁材料とは異なる種類の絶縁材料を堆積させて、絶縁膜を成膜する工程と、
前記芯材をストッパとして平坦化処理を施すことにより、前記絶縁膜における前記芯材及び前記第２配線の上面上に形成された部分を除去する工程と、
を有したことを特徴とする分子メモリ装置の製造方法。
【請求項８】
第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、
前記第１配線層上に、シリコン酸化物により形成された犠牲膜を形成する工程と、
前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、シリコン窒化物により形成された複数本の芯材を形成する工程と、
前記芯材の側面上に第２配線を形成する工程と、
前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、
前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、
前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、
を備えたことを特徴とする分子メモリ装置の製造方法。
【請求項９】
前記芯材を前記犠牲膜上に形成することを特徴とする請求項１〜５、７及び８のいずれか１つに記載の分子メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、分子メモリ装置の製造方法に関する。
【背景技術】
【０００２】
近年、記憶素子として高分子を用いた分子メモリ装置が提案されている。分子メモリ装置においては、下層電極と上層電極との間に高分子が配置されており、高分子の状態を制御することによって、下層電極と上層電極との間の電気抵抗値を異ならせて、データを記憶する。
【０００３】
このような分子メモリ装置の記憶密度を増加させるためには、記憶素子を高集積化する必要があり、分子メモリ装置をＬＳＩ（large scale integrated circuit：大規模集積回路）プロセスによって製造する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００７／００４５６１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＬＳＩプロセスによって製造可能な分子メモリ装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る分子メモリ装置の製造方法は、第１方向に延びる複数本の第１配線を含む第１配線層を形成する工程と、前記第１配線層上に犠牲膜を形成する工程と、前記第１配線層上に、前記第１方向に対して交差した第２方向に延び、前記犠牲膜とは異なる絶縁材料によって形成された複数本の芯材を形成する工程と、前記芯材の側面上に第２配線を形成する工程と、前記犠牲膜における前記第２配線の直下域に相当する部分を除去する工程と、前記第１配線と前記第２配線との間に、メモリ材料となる高分子を埋め込む工程と、前記芯材間であって前記第２配線間の空間に絶縁部材を埋め込む工程と、を備える。前記第２配線を前記第１配線の材料とは異なる種類の材料によって形成し、前記高分子の一端にリンカーを設ける。
【図面の簡単な説明】
【０００７】
【図１】（ａ）〜（ｃ）は、第１の実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図５】第１の実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図である。
【図６】（ａ）は第１の実施形態に係る分子メモリ装置を例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【図７】（ａ）は本実施形態に係る分子メモリ装置を例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【図８】（ａ）は、第３の実施形態に係る分子メモリ装置の一態様を例示する断面図であり、（ｂ）はメタル配線が重なる領域を例示する平面図である。
【図９】（ａ）は、第３の実施形態に係る分子メモリ装置の他の態様を例示する断面図であり、（ｂ）はメタル配線が重なる領域を例示する平面図である。
【図１０】（ａ）〜（ｃ）は、第４の実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
【図１１】（ａ）〜（ｃ）は、第４の実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、並びに図５は、本実施形態に係る分子メモリ装置の製造方法を例示する工程斜視図であり、
図６（ａ）は本実施形態に係る分子メモリ装置を例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
【０００９】
先ず、図１（ａ）に示すように、シリコン基板１０上に、層間絶縁膜として、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition：低圧化学気相成長）法により、シリコン酸化膜１１を形成する。次に、例えばＬＰＣＶＤ法又はＰＣＶＤ（Plasma CVD：プラズマＣＶＤ）法により、シリコン窒化膜を形成する。次に、リソグラフィー法を用いて、シリコン窒化膜上に、フォトレジストのＬＳ（ラインアンドスペース）パターン（図示せず）を形成する。このとき、ＬＳパターンの配列周期をａとする。次に、このフォトレジストをマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを行い、シリコン窒化膜をＬＳパターンに加工する。これにより、シリコン酸化膜１１上に、一方向に延び、周期的に配列された複数本のライン状のシリコン窒化部材１２が形成される。
【００１０】
次に、図１（ｂ）に示すように、シリコン窒化部材１２のスリミングも行い、幅を細くする。例えば、各シリコン窒化部材１２の幅を（１／４）ａとし、隣り合うシリコン窒化部材１２間の距離、すなわち、スペース領域の幅を（３／４）ａとする。
【００１１】
次に、図１（ｃ）に示すように、例えばＣＶＤ法により、金属膜を全面に均一な膜厚で成膜する。このとき、金属膜の膜厚は（１／４）ａとする。金属膜の材料には、例えば、ＣＶＤ法によって成膜が容易なタングステンを用いる。また、金属膜の材料によっては、金属膜を成膜する前に、シード層を形成してもよい。このシード層は、金属の拡散を抑制するバリアメタル層としても機能する。例えば、金属膜の材料をタングステンとする場合は、シード層の材料はチタン窒化物とすることができる。
【００１２】
次に、ＲＩＥを行い、金属膜をエッチバックする。これにより、金属膜のうち、シリコン酸化膜１１の上面上に形成された部分及びシリコン窒化部材１２の上面上に形成された部分が除去され、シリコン窒化部材１２の側面上に形成された部分が残留する。この結果、シリコン窒化部材１２の側面上に、金属からなり、幅が約（１／４）ａのスペーサ形状のメタル配線１３が形成される。このとき、メタル配線１３間のスペース領域の幅も約（１／４）ａとなる。なお、上述のシード層を形成した場合は、金属膜を加工する際に、スペース領域からシード層も除去する。
【００１３】
次に、図２（ａ）に示すように、異方性ＣＶＤ法、例えば、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法によりシリコン酸化物を堆積させて、シリコン窒化部材１２及びメタル配線１３を覆うように、全面にシリコン酸化膜を成膜する。次に、シリコン窒化部材１２をストッパとした平坦化処理、例えばＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施すことにより、シリコン酸化膜におけるシリコン窒化部材１２及びメタル配線１３の上面上に形成された部分を除去する。この結果、隣り合うシリコン窒化部材１２間であって、メタル配線１３間の空間に、シリコン酸化部材１４が埋め込まれる。このようにして、シリコン窒化部材１２、メタル配線１３及びシリコン酸化部材１４からなる配線層２１が形成される。なお、上述の如く、メタル配線１３間のスペース領域の幅は約（１／４）ａであるから、メタル配線１３間に埋め込まれたシリコン酸化部材１４の幅も、約（１／４）ａとなる。
【００１４】
次に、図２（ｂ）に示すように、配線層２１上に、例えば、ＣＶＤ法又はＡＬＤ（Atomic Layer Deposition：原子層堆積）法によって、シリコン酸化膜１５を形成する。シリコン酸化膜１５は、後の工程においてその一部が除去され、メモリ材料となる高分子が配置されるためのエアギャップが形成される犠牲膜である。シリコン酸化膜１５の膜厚は、メタル配線１３間の距離の半分未満、すなわち、（１／８）ａ未満とし、後述する高分子２５（図６（ａ）参照）の分子長と同程度とする。
【００１５】
次に、図２（ｃ）に示すように、シリコン酸化膜１５上にシリコン窒化膜を形成する。次に、シリコン窒化部材１２と同様な方法により、シリコン窒化膜をＬＳパターンに加工すると共に、スリミングすることにより、複数本のライン状のシリコン窒化部材１６を形成する。このとき、シリコン窒化部材１６が延びる方向は、シリコン窒化部材１２が延びる方向に対して直交した方向とする。なお、シリコン窒化部材１６の加工は、シリコン酸化膜１５との間の選択比が高い方法によって行うことが望ましい。シリコン酸化膜１５が削られると、後の工程においてエアギャップを形成することが困難になるからである。
【００１６】
次に、メタル配線１３と同様な方法により、シリコン窒化部材１６の側面上にメタル配線１７を形成する。但し、メタル配線１７の材料は、メタル配線１３の材料とは異ならせる。例えば、メタル配線１７はモリブデンにより形成する。これにより、隣り合うシリコン窒化部材１６間に一対のメタル配線１７が配置され、この一対のメタル配線１７間には、上方に開口した空間が形成される。この空間の幅、すなわち、隣り合うシリコン窒化部材１６間におけるメタル配線１７間の距離は、シリコン酸化膜１５の膜厚の２倍よりも長くする。例えば、シリコン窒化部材１６の配列周期をａとし、幅を（１／４）ａとし、メタル配線１７の幅を（１／４）ａとすると、メタル配線１７間の距離は（１／４）ａとなる。
【００１７】
次に、図３（ａ）に示すように、フッ酸を含むエッチング液により、ウェットエッチングを行う。このときのエッチング条件は、シリコン酸化膜１５のエッチング速度がシリコン酸化部材１４のエッチング速度よりも高くなるような条件とする。また、エッチング量は、シリコン酸化膜１５が（１／４）ａ以上（３／８）ａ未満の深さにエッチングされるような量とする。これにより、シリコン酸化膜１５におけるメタル配線１７間の空間の直下域に配置された部分がエッチングされて除去され、次いで、シリコン酸化膜１５におけるメタル配線１７の直下域に配置された部分が側方からエッチングされて除去される。これにより、メタル配線１７の直下域にエアギャップ２３が形成される。一方、シリコン酸化膜１５におけるシリコン窒化部材１６の直下域に配置された部分は残留し、シリコン酸化物からなる柱部材２４となる。
【００１８】
次に、溶媒に多数の高分子２５（図６（ａ）参照）が分散された溶液を塗布し、この溶液をエアギャップ２３内に進入させた後、乾燥させる。高分子２５は、電圧又は電流を印加することによって電子状態が変化し、電気抵抗値が変化するようなメモリ材料である。例えば、高分子２５として、直鎖状の重合体の一端に、メタル配線１３又は１７の材料に対する親和性が高いリンカーが設けられた分子を使用する。また、高分子２５の長さは、エアギャップ２３の高さと同程度とする。また、溶媒には、例えば、水又はエタノールを使用する。
【００１９】
これにより、メタル配線１３又は１７に高分子２５のリンカーが結合し、メタル配線１３の上面上又はメタル配線１７の下面上に、高分子２５の単分子層が形成される。このとき、溶液の濃度及び塗布から乾燥までの時間を調整することにより、高分子２５の密度を制御することができる。この結果、メタル配線１３とメタル配線１７との間に、高分子２５が配置される。
【００２０】
各高分子２５は上下方向に延び、その一端はリンカーを介してメタル配線１３又は１７に結合し、他端はメタル配線１７又は１３に接触するか、又は、電気的な相互作用が生じる程度に近接する。これにより、高分子２５がメタル配線１３とメタル配線１７との間に接続される。このとき、高分子２５の長さが隣り合うメタル配線１７間の距離の１／２よりも短ければ、隣り合うメタル配線１７の双方から高分子２５が伸びて高分子２５同士が結合しても、隣り合うメタル配線１７同士が高分子２５によって短絡することはない。
【００２１】
次に、図３（ｂ）に示すように、ＨＤＰ−ＣＶＤ法等の異方性ＣＶＤ法によりシリコン酸化物を堆積させることにより、シリコン窒化部材１６及びメタル配線１７を覆うように、全面にシリコン酸化膜を成膜する。次に、シリコン窒化部材１６をストッパとした平坦化処理、例えばＣＭＰを施すことにより、シリコン酸化膜におけるシリコン窒化部材１６及びメタル配線１７の上面上に形成された部分を除去する。これにより、シリコン窒化部材１６間であってメタル配線１７間の空間に、シリコン酸化部材１８が埋め込まれる。この結果、シリコン窒化部材１６、メタル配線１７及びシリコン酸化部材１８からなる配線層２２が形成される。
【００２２】
以後、同様に、シリコン酸化膜１５、配線層２１、シリコン酸化膜１５、配線層２２を繰り返し形成し、各配線層を形成する度に、シリコン酸化膜１５におけるメタル配線の直下域に配置された部分を除去してエアギャップを形成し、このエアギャップ内に高分子を配置する。
【００２３】
すなわち、図４（ａ）に示すように、配線層２２上にシリコン酸化膜１５を成膜する。次に、シリコン酸化膜１５上に、複数本のシリコン窒化部材１２を形成し、各シリコン窒化部材１２の側面上にメタル配線１３を形成する。
次に、図４（ｂ）に示すように、メタル配線１３間の空間を介してシリコン酸化膜１５をウェットエッチングする。これにより、シリコン酸化膜１５におけるメタル配線１３の直下域に配置された部分を除去してエアギャップ２３を形成すると共に、シリコン窒化部材１２の直下域に配置された部分を残留させて柱部材２４とする。
以後、この工程を繰り返すことにより、クロスポイント型の分子メモリ装置１を製造することができる。
【００２４】
図５並びに図６（ａ）及び（ｂ）に示すように、本実施形態に係る分子メモリ装置１においては、シリコン基板１０が設けられており、シリコン基板１０上には、層間絶縁膜としてシリコン酸化膜１１が設けられている。そして、シリコン酸化膜１１上には、配線層２１及び配線層２２が交互に積層されている。
【００２５】
配線層２１においては、複数本のライン状のシリコン窒化部材１２と、複数本のライン状のシリコン酸化部材１４とが交互に配列されており、シリコン窒化部材１２とシリコン酸化部材１４との間に、ライン状のメタル配線１３が設けられている。一方、配線層２２においては、複数本のライン状のシリコン窒化部材１６と、複数本のライン状のシリコン酸化部材１８とが交互に配列されており、シリコン窒化部材１６とシリコン酸化部材１８との間に、ライン状のメタル配線１７が設けられている。シリコン窒化部材１２、シリコン酸化部材１４及びメタル配線１３が延びる方向と、シリコン窒化部材１６、シリコン酸化部材１８及びメタル配線１７が延びる方向とは、相互に直交している。また、シリコン窒化部材１２、シリコン酸化部材１４、メタル配線１３、シリコン窒化部材１６、シリコン酸化部材１８、メタル配線１７の幅は、相互に略等しく、（１／４）ａである。
【００２６】
そして、配線層２１とその一段上の配線層２２との間には、エアギャップ２３及びシリコン酸化物からなる柱部材２４が設けられている。エアギャップ２３はメタル配線１７の直下域にライン状に配置されており、柱部材２４はシリコン窒化部材１６の直下域にライン状に設けられている。エアギャップ２３及び柱部材２４の高さは、メタル配線１３間の距離及びメタル配線１７間の距離、すなわち、約（１／４）ａよりも小さい。一方、シリコン酸化部材１８は配線層２１に接している。
【００２７】
一方、配線層２２とその一段上の配線層２１との間においては、エアギャップ２３はメタル配線１３の直下域にライン状に配置されており、柱部材２４はシリコン窒化部材１２の直下域にライン状に設けられており、シリコン酸化部材１４は配線層２２に接している。そして、エアギャップ２３内には、高分子２５が設けられている。
【００２８】
エアギャップ２３の内部には複数本の高分子２５が配置されている。高分子２５は、ＳＡＭ（Self-Assembled Monolayer：自己組織化膜）である。例えば、高分子２５の分子構造は直鎖状であり、その一端にはリンカー（図示せず）が設けられている。これにより、メタル配線１３とメタル配線１７との間に配置された高分子２５は、その一端がメタル配線１３及び１７の一方にリンカーを介して結合されており、他端がメタル配線１３及び１７の他方に接しているか、電気的に相互作用する程度に近接している。これにより、各高分子２５は、メタル配線１３とメタル配線１７との間に接続されている。
【００２９】
また、メタル配線１３及び１７は、上端に近いほど厚さが薄くなっており、特に、上部が丸められている。その分、シリコン酸化部材１４及び１８は上端に近いほど幅が広くなっており、特に、上部において大きく広がっている。
【００３０】
分子メモリ装置１においては、メタル配線１３とメタル配線１７との間に電圧を印加することにより、高分子２５の電子状態を制御する。これにより、高分子２５の電気抵抗値を変化させて、データを記憶する。また、高分子２５の電気抵抗値を測定することにより、記憶したデータを読み出す。
【００３１】
次に、本実施形態の作用効果について説明する。
本実施形態においては、図２（ｂ）に示す工程において、配線層２１上にシリコン酸化膜１５を形成し、図２（ｃ）に示す工程において、シリコン酸化膜１５上にメタル配線１７を形成した後、図３（ａ）に示す工程において、シリコン酸化膜１５に対してサイドエッチングを施すことにより、メタル配線１７の直下域にエアギャップ２３を形成し、溶液を塗布することにより、エアギャップ２３内に高分子２５を埋め込んでいる。これにより、メタル配線１３とメタル配線１７との間に、高分子２５を配置することができる。このように、本実施形態に係る分子メモリ装置の製造方法は、ＬＳＩプロセスとの親和性が高く、ＬＳＩプロセスを利用して分子メモリ装置１を製造することができる。
【００３２】
これに対して、仮に、分子メモリ装置を下層から上層に向かって順次各層を形成しようとすると、配線層２１上に高分子２５からなる単分子層を形成した後、メタル配線１７を形成することになる。しかしながら、この場合は、高分子２５間にメタル配線１７を形成する金属材料が侵入してしまい、メタル配線１３とメタル配線１７との間が短絡してしまう可能性がある。
【００３３】
また、本実施形態においては、シリコン酸化膜１５のエッチング量を、（１／４）ａ以上（３／８）ａ未満としている。エッチング量を（１／４）ａ以上とすることにより、メタル配線１３とメタル配線１７との間から、シリコン酸化膜１５を確実に除去することができる。これにより、分子メモリ装置１の動作時に、シリコン酸化膜１５を介してリーク電流が流れることを防止でき、動作を安定させることができる。但し、犠牲膜を電荷トラップ性が高い絶縁材料により形成すれば、リーク電流が低減するため、実用上問題が生じない場合もある。
【００３４】
一方、エッチング量を（３／８）ａ未満とすることにより、シリコン窒化部材１６の直下域に柱部材２４を残存させることができる。これにより、シリコン窒化部材１６及びメタル配線１７を支持することができる。なお、エッチング量が（１／４）ａ以上（３／８）ａ未満の範囲にある場合でも、エッチング量が多くなれば、柱部材２４が細くなり、シリコン窒化部材１６及びメタル配線１７が倒壊する可能性が生じるため、注意が必要である。
【００３５】
更に、本実施形態においては、シリコン酸化部材１４をＨＤＰ−ＣＶＤ法等の異方性ＣＶＤ法によって形成し、シリコン酸化膜１５をＣＶＤ法又はＡＬＤ法によって形成している。これにより、シリコン酸化部材１４のエッチングレートよりもシリコン酸化膜１５のエッチングレートの方が高くなり、シリコン酸化膜１５をエッチングする際に、シリコン酸化部材１４がエッチングされることを抑制できる。なお、シリコン酸化部材１４及び１５を同じ成膜方法で成膜する場合でも、シリコン酸化膜１５の成膜温度をより低くすることにより、シリコン酸化膜１５のエッチングレートをより高くすることができる。
【００３６】
次に、第２の実施形態について説明する。
図７（ａ）は本実施形態に係る分子メモリ装置を例示する断面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図である。
先ず、本実施形態に分子メモリ装置の製造方法について説明する。
本実施形態は、前述の第１の実施形態と比較して、メタル配線１３及び１７を形成する前にシード層を形成し、メタル配線１３及び１７を形成した後にシリコン窒化膜３１を形成する点が異なっている。
【００３７】
本実施形態においては、先ず、図１（ａ）及び（ｂ）に示すように、シリコン酸化膜１１上にシリコン窒化部材１２を形成する。次に、シード層１３ａ（図７（ｂ）参照）として、全面にチタン窒化層を形成する。次に、図１（ｃ）に示すように、シリコン窒化部材１２の側面上に、タングステンからなるメタル配線１３を形成する。このとき、シリコン酸化膜１１の上面上におけるメタル配線１３間の領域からは、シード層１３ａを除去する。
【００３８】
次に、図７（ｂ）に示すように、全面にシリコン窒化膜３１を形成する。次に、例えばＲＩＥによってエッチバックを行い、シリコン窒化膜３１のうち、シリコン酸化膜１１の上面上に形成された部分、及び、シリコン窒化部材１２及びメタル配線１３の上面上に形成された部分を除去すると共に、メタル配線１３の側面上に形成された部分を残留させる。これにより、シリコン窒化膜３１をスペーサ形状に加工する。
【００３９】
次に、図２（ａ）に示すように、シリコン窒化膜３１間にシリコン酸化部材１４を埋め込み、ＣＭＰを施して、配線層２１を形成する。次に、図２（ｂ）に示すように、配線層２１上に、犠牲膜としてシリコン酸化膜１５を成膜する。次に、図２（ｃ）に示すように、シリコン酸化膜１５上にシリコン窒化部材１６を形成する。
【００４０】
次に、全面に、シード層１７ａ（図７（ａ）参照）を形成する。次に、図２（ｃ）に示すように、シリコン窒化部材１６を形成する。次に、シリコン窒化部材１６の側面上に、メタル配線１７を形成する。このとき、シリコン酸化膜１５の上面上におけるメタル配線１７間の領域からは、シード層１７ａを除去する。次に、上述の工程と同様に、メタル配線１７の側面上にシリコン窒化膜３１を形成する。
【００４１】
次に、図３（ａ）に示すように、シリコン酸化膜１５に対してサイドエッチングを施して、エアギャップ２３及び柱部材２４を形成する。このとき、シリコン酸化膜１５に対するエッチングの量を、前述の第１の実施形態よりも多くして、シリコン窒化膜３１及びシード層１７ａの直下域からもシリコン酸化膜１５を除去する。次に、図３（ｂ）に示すように、シリコン窒化膜３１間にシリコン酸化部材１８を埋め込んで、ＣＭＰを施す。これにより、配線層２２を形成する。以後、同様な工程を繰り返す。
【００４２】
このようにして、図７（ａ）及び（ｂ）に示す分子メモリ装置２が製造される。分子メモリ装置２においては、メタル配線１３とシリコン酸化部材１４との間、及び、メタル配線１７とシリコン酸化部材１８との間に、シリコン窒化膜３１が設けられている。また、各メタル配線におけるシリコン窒化部材側の側面上及び下面上には、シード層が設けられている。
【００４３】
本実施形態においては、メタル配線１７とシリコン酸化部材１８との間に、シリコン酸化膜よりも緻密なシリコン窒化膜３１を設けることにより、メタル配線１７とシリコン酸化部材１８とを分離し、シリコン酸化部材１８を介してメタル配線１７とメタル配線１３との間にリーク電流が流れることを防止できる。また、シリコン窒化膜３１の直下域にはエアギャップ２３が形成され、シリコン酸化部材１８は形成されないため、この部分のシリコン酸化部材１８を介したリーク電流も防止できる。
【００４４】
更に、シリコン窒化膜はシリコン酸化膜よりも膜質が緻密であり、酸素の拡散を抑制できる。このため、メタル配線１７を形成した後、メタル配線１７の表面をシリコン窒化膜３１によって被覆することにより、その後、シリコン酸化部材１８を堆積させる際に、メタル配線１７の表面に酸素が打ち込まれてメタル酸化層が形成され、メタル配線１７の電気抵抗値が上昇することを防止できる。これらの効果は、メタル配線１３とシリコン酸化部材１４との間にシリコン窒化膜を設けた場合においても、同様に得ることができる。
【００４５】
更にまた、本実施形態においては、各メタル配線の形成に先立ってシード層を設けているため、金属を堆積させる際の被覆性が向上する。また、メタル配線に含まれる金属が周囲に拡散することを防止できる。これにより、メタル配線を微細化しても、メタル配線を安定して形成することができ、抵抗の増大を抑制できる。
【００４６】
このように、本実施形態によれば、前述の第１の実施形態と比較して、メタル配線間のリーク電流を抑制し、メタル配線の抵抗を低減することができる。なお、エッチバックによってシリコン窒化膜３１をスペーサ状に加工するため、メタル配線１７の最上部の側面はシリコン窒化膜３１によって被覆されない場合もある。しかし、この場合であっても、メタル配線１７の側面の大部分がシリコン窒化膜３１によって被覆されるため、一定の効果を得ることができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
【００４７】
次に、第３の実施形態について説明する。
図８（ａ）は、本実施形態に係る分子メモリ装置の一態様を例示する断面図であり、（ｂ）はメタル配線が重なる領域を例示する平面図であり、
図９（ａ）は、本実施形態に係る分子メモリ装置の他の態様を例示する断面図であり、（ｂ）はメタル配線が重なる領域を例示する平面図である。
本実施形態は、図２（ａ）に示すＣＭＰ工程、及び、図３（ｂ）に示すＣＭＰ工程において研磨量を調整することにより、メタル配線間に接続される高分子２５の本数を制御する例である。
【００４８】
配線層２１のメタル配線１３と配線層２２のメタル配線１７との間に接続された高分子２５は、上方から見て、メタル配線１３の上面とメタル配線１７の下面とが重なる領域Ｓに配置される。このため、メタル配線１３とメタル配線１７との間に接続される高分子２５の本数は、領域Ｓの面積と正の相関関係がある。そして、両メタル配線間に接続された高分子２５の本数によって、オン状態及びオフ状態のときの電流量が決定される。高分子２５の最適な本数は分子メモリ装置の設計によって異なるが、消費電力を低減するためには、高分子２５の本数は少ない方が好ましい。
【００４９】
図８（ａ）及び（ｂ）に示すように、各メタル配線の下端部における幅をＡとし、上端部における幅をＢとすると、上方から見て、下層側のメタル配線の上面と上層側のメタル配線の下面とが重なる領域Ｓの形状は、一辺の長さがＡであり、他辺の長さがＢである長方形となる。そして、図２（ａ）及び図３（ｂ）に示すＣＭＰ工程において、研磨量を少なくすると、図９（ａ）及び（ｂ）に示すように、メタル配線の上端部における厚さＢが小さくなり、領域Ｓの面積が小さくなる。これにより、高分子２５の本数が少なくなり、消費電力が小さくなる。
【００５０】
このように、本実施形態によれば、配線層２１の上面及び配線層２２の上面に対する研磨量を調整することにより、領域Ｓの面積を制御し、高分子２５の本数を制御することができる。そして、これにより、分子メモリ装置の消費電力を制御することができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第２の実施形態と同様である。
【００５１】
次に、第４の実施形態について説明する。
図１０（ａ）〜（ｃ）及び図１１（ａ）〜（ｃ）は、本実施形態に係る分子メモリ装置の製造方法を例示する工程断面図である。
以後の説明においては、配線層２２の形成方法を例に挙げて説明するが、配線層２１の形成方法も、これと同様である。
【００５２】
図１０（ａ）に示すように、メタル配線１３を含む配線層２１上に、芯材として、一方向に延びる複数本のシリコン窒化部材１６を形成する。
次に、図１０（ｂ）に示すように、全面に犠牲膜として、シリコン酸化膜４１を成膜する。シリコン酸化膜４１は、配線層２１の上面の他に、各シリコン窒化部材１６の上面及び側面を覆う。次に、全面に金属膜４２を成膜する。
【００５３】
次に、図１０（ｃ）に示すように、例えばＲＩＥによってエッチバックを行い、シリコン酸化膜４１及び金属膜４２のうち、シリコン窒化部材１６の上面上に形成された部分、及び、配線層２１の上面上に形成された部分が除去されて、シリコン窒化部材１６の側面上に形成された部分が残留する。金属膜４２におけるこの残留部分が、側壁状のメタル配線１７となる。
【００５４】
次に、図１１（ａ）に示すように、例えばフッ酸系のエッチング液を用いて、ウェットエッチングを施す。これにより、シリコン酸化膜４１が、シリコン窒化部材１６の上端部とメタル配線１７の上端部との間から下方に向かってエッチングされると共に、配線層２１とメタル配線１７との間からシリコン窒化部材１６に向けてサイドエッチングされ、エッチング面がシリコン窒化部材１６に到達した後は、シリコン窒化部材１６とメタル配線１７との間を上方に向けてエッチングされる。この結果、シリコン酸化膜４１におけるメタル配線１７の直下域に相当する部分を含む部分が除去され、シリコン酸化膜４１は、シリコン窒化部材１６の上下方向中央部とメタル配線１７の上下方向中央部との間にのみ残留する。
【００５５】
次に、溶媒に高分子２５（図６（ａ）参照）を分散させた溶液を塗布し、乾燥させる。これにより、配線層２１のメタル配線１３とその上方のメタル配線１７との間のエアギャップ２３内に、高分子２５が配置される。
【００５６】
次に、図１１（ｂ）に示すように、異方性ＣＶＤ法、例えば、ＨＤＰ−ＣＶＤ法により全面にシリコン酸化物を堆積させる。これにより、メタル配線１７間の空間を埋め込むように、シリコン酸化膜４３が形成される。また、このとき、シリコン窒化部材１６の上端部とメタル配線１７の上端部との間の空間にもシリコン酸化膜４３が埋め込まれる。一方、配線層２１とメタル配線１７との間、及び、シリコン窒化部材１６の下端部とメタル配線１７の下端部との間には、シリコン酸化膜４３が埋め込まれない。従って、メタル配線１３とメタル配線１７との間のエアギャップ２３内にはシリコン酸化膜４３が進入しない。
【００５７】
次に、図１１（ｃ）に示すように、シリコン窒化部材１６をストッパとしたＣＭＰを行い、シリコン酸化膜４３におけるシリコン窒化部材１６の上面よりも上方に形成された部分を除去する。これにより、メタル配線１７間にシリコン酸化部材１８が形成され、シリコン窒化部材１６、メタル配線１７及びシリコン酸化部材１８からなる配線層２２が形成される。以後、同様の工程を繰り返すことにより、本実施形態に係る分子メモリ装置が製造される。
【００５８】
本実施形態においては、図１０（ｂ）に示す工程において、犠牲膜としてシリコン酸化膜４１を形成した後、図１０（ｂ）及び（ｃ）に示す工程において、メタル配線１７を形成し、図１１（ａ）に示す工程において、メタル配線１３とメタル配線１７との間からシリコン酸化膜４１を除去してエアギャップ２３を形成し、その内部に高分子２５を配置している。これにより、前述の第１の実施形態と同様に、メタル配線１７を形成する金属材料が高分子２５間に侵入してメタル配線１３と短絡することなく、ＬＳＩプロセスを適用して、分子メモリ装置を製造することができる。本実施形態における上記以外の製造方法、構成及び効果は、前述の第１の実施形態と同様である。
【００５９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【００６０】
例えば、前述の各実施形態においては、メタル配線の芯材としてシリコン窒化部材１２及び１６を用いる例を示したが、本発明はこれに限定されない。芯材は、絶縁性が高く、図３（ａ）に示す工程において犠牲膜をエッチングする際にエッチングされにくく、図１（ｃ）及び図３（ｃ）に示す工程において、ＣＭＰのストッパとなればよい。
【００６１】
また、前述の各実施形態においては、メタル配線間に埋め込む絶縁部材として、異方性ＣＶＤ法によって成膜されたシリコン酸化部材１４及び１８を用いる例を示したが、本発明はこれに限定されない。絶縁部材は、絶縁性が高く、図１（ｃ）及び図３（ｃ）に示す工程において、芯材（シリコン窒化部材１２及び１６）をストッパとしたＣＭＰによって平坦化が可能な部材であればよい。
【００６２】
更に、前述の各実施形態においては、メタル配線を形成した後にエアギャップを形成するための犠牲膜として、ＣＶＤ法又はＡＬＤ法によって成膜されたシリコン酸化膜１５を用いる例を示したが、本発明はこれに限定されない。犠牲膜は、芯材及び絶縁部材に対してエッチング選択比がとれる膜であればよい。但し、犠牲膜の残留部分は柱部材２４となるため、絶縁性であることが好ましい。これらの要求特性を満たせば、芯材、絶縁部材及び犠牲膜の組合せは任意である。
【００６３】
更にまた、前述の各実施形態においては、メタル配線の幅とメタル配線間の間隔とをほぼ等しくする例を示したが、本発明はこれには限定されない。また、メタル配線１３とメタル配線１７とが相互に直交する方向に延びる例を示したが、これには限定されず、両メタル配線は、相互に交差する方向に延びていればよい。
【００６４】
以上説明した実施形態によれば、ＬＳＩプロセスによって製造可能な分子メモリ装置の製造方法を実現することができる。
【符号の説明】
【００６５】
１、２：分子メモリ装置、１０：シリコン基板、１１：シリコン酸化膜、１２：シリコン窒化部材、１３：メタル配線、１３ａ：シード層、１４：シリコン酸化部材、１５：シリコン酸化膜、１６：シリコン窒化部材、１７：メタル配線、１７ａ：シード層、１８：シリコン酸化部材、２１：配線層、２２：配線層、２３:エアギャップ、２４：柱部材、２５：高分子、３１：シリコン窒化膜、４１：シリコン酸化膜、４２：金属膜、４３：シリコン酸化膜、Ａ、Ｂ：幅、Ｓ：領域
【図１】
0005657492.tif 000002
【図２】
0005657492.tif 000003
【図３】
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【図４】
0005657492.tif 000005
【図５】
0005657492.tif 000006
【図６】
0005657492.tif 000007
【図７】
0005657492.tif 000008
【図８】
0005657492.tif 000009
【図９】
0005657492.tif 000010
【図１０】
0005657492.tif 000011
【図１１】
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