(57)【特許請求の範囲】
【請求項１】
アナログ入力信号と、参照電圧とに基づき、Nビットの各ビットに対応するサイクル毎に、残差信号を生成するバイナリ重み型容量DA変換器と、
前記サイクル内の第1の時点における前記残差信号を、所定電圧と比較して、論理値を表す第1比較結果を得る第1比較器と、
前記第1比較結果を保持するレジスタと、
前記サイクル内における前記第1の時点より後の第2の時点における前記残差信号を、前記所定電圧と比較して、論理値を表す第2比較結果を得る第2比較器と、
前記第1比較結果を前記第2比較結果と比較し、前記第1比較結果が前記第2比較結果と異なるとき、誤り検出信号を発生させる誤り判定回路と、
前記誤り判定回路により前記誤り検出信号が発生させられたとき、前記レジスタから読み出した第1比較結果を反転して出力し、前記誤り検出信号が発生させられていないとき、前記レジスタから読み出した第1比較結果を反転させずに出力する誤り訂正回路と、
を備えた逐次比較型AD変換器。
【請求項２】
前記誤り訂正回路は、前記誤り検出信号が発生させられたとき、前記サイクルの次のサイクルで得られた前記第1比較結果を無条件に反転して出力する、
ことを特徴とする請求項1に記載の逐次比較型AD変換器。
【請求項３】
前記残差信号を増幅する増幅器をさらに備え、
前記第1比較器は、前記増幅器により増幅された残差信号を、前記所定電圧と比較し、
前記第2比較器は、前記増幅器により増幅された残差信号、前記所定電圧と比較する
ことを特徴とする請求項1に記載の逐次比較型AD変換器。
【請求項４】
請求項1ないし3のいずれか一項に従った第1および第2の逐次比較型AD変換器と
残差増幅回路と、
レイテンシ調整回路と、を備え、
前記第1の逐次比較型AD変換器は、前記Nビットの上位n1個のビットに対応する前記第1比較結果を取得するとともに、前記入力アナログ信号と前記参照電圧に基づく第1の残差信号を生成し、
前記残差増幅回路は、前記第1残差信号を増幅し、
前記第2の逐次比較型AD変換器は、増幅された第1残差信号を前記アナログ入力信号として用いて、前記参照電圧に基づき、前記Nビットの下位N−n1個のビットに対応する前記第1比較結果を取得し、
前記レイテンシ調整回路は、前記第1の逐次比較型AD変換器で得られた前記第1比較結果と、前記第2の逐次比較型AD変換器で得られた前記第1比較結果とを結合してAD変換データを得る
パイプライン式逐次比較型AD変換器。
【請求項５】
無線信号を受信するアンテナと、
前記アンテナで受信された無線信号を増幅する増幅器と、
前記増幅器で増幅された信号をベースバンド信号へ変換するミキサと、
前記ベースバンド信号をフィルタリング処理するアナログベースバンド部と、
前記フィルタリング処理された信号をAD変換する、請求項1ないし4のいずれか一項に従った逐次比較型AD変換器またはパイプライン式逐次比較型AD変換器と、
を備えた無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明の実施形態は、逐次比較型AD（アナログデジタル）変換器および無線受信機に関する。
【背景技術】
【０００２】
逐次比較型（SAR）AD変換器の高速化の課題は、容量DA変換器を駆動するドライバの消費電力を低減することにある。電力増加の原因は、高速化に伴い容量DA変換器のセトリング時間を短縮させる必要があることに他ならない。この課題に対し、以前より、非2進変換のアルゴリズムに基づく逐次比較型AD変換器が提案されている。このAD変換器は、各変換サイクルにおけるAD変換の比較電圧に冗長性を持たせる方式である。冗長性を有することで、多少のセトリング不足があったとしても、後のデジタル処理で訂正可能である。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Franz Kuttner, “A 1.2V 10b 20MSample/s Non-Binary Successive Approximation ADC in 0.13um CMOS”, ISSCC 2002, pp. 176 - 177, Feb. 2002.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非2進アルゴリズムに基づくAD変換では、基数が2以下となる。このため、2進アルゴリズムでは、NサイクルのAD変換でNビットの分解能を得られるのに対し、非2進アルゴリズムの場合は、Nビットの分解能を得るためには、Nより大きいサイクル数が必要となる。比較電圧の誤差マージンは、冗長の量に比例して大きくなるが、冗長の量が多くなると、変換サイクルも多くなる。このため、非2進アルゴリズムでの誤差許容値は、与えた冗長の量に比べ減少することがデメリットである。
【０００５】
さらに、非2進アルゴリズムでは、AD変換結果を2進に変換する必要があるため、AD変換器中にデジタル信号処理回路が必要であるという点もデメリットである。
【０００６】
本発明の一側面は、容量DA変換器を駆動するドライバを低消費電力化しつつ、低誤差のAD変換を行う逐次比較型AD変換器および無線受信機を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様としての逐次比較型AD変換器は、バイナリ重み型容量DA変換器と、第1比較器と、レジスタと、第2比較器と、誤り判定回路と、誤り訂正回路とを備える。
【０００８】
前記バイナリ重み型容量DA変換器は、アナログ入力信号と、参照電圧とに基づき、Nビットの各ビットに対応するサイクル毎に、残差信号を生成する。
【０００９】
前記第1比較器は、前記サイクル内の第1の時点における前記残差信号を、所定電圧と比較して、論理値を表す第1比較結果を得る。
【００１０】
前記レジスタは、前記第1比較結果を保持する。
【００１１】
前記第２比較器は、前記サイクル内における前記第1の時点より後の第2の時点における前記残差信号を、前記所定電圧と比較して、論理値を表す第2比較結果を得る。
【００１２】
前記誤り判定回路は、前記第1比較結果を前記第2比較結果と比較し、前記第1比較結果が前記第2比較結果と異なるとき、誤り検出信号を発生させる。
【００１３】
前記誤り訂正回路は、前記誤り判定回路により前記誤り検出信号が発生させられたとき、前記レジスタから読み出した第1比較結果を反転して出力し、前記誤り検出信号が発生させられていないとき、前記レジスタから読み出した第1比較結果を反転させずに出力する。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態の関連技術に係るSARAD変換器を示す図である。
【図２】α=2の場合のAD変換器の入出力特性の例を示す図である。
【図３】容量DACのセトリング時間が不十分であった場合の入出力特性を示す図である。
【図４】α=1.5の場合のAD変換器の入出力特性の例を示す図である。
【図５】第一の実施形態に係るSARAD変換器を示す図である。
【図６】SARAD変換器の誤差訂正原理を説明するための図である。
【図７】SARAD変換器の誤差訂正原理を説明するための図である。
【図８】SARAD変換器の誤差訂正原理を説明するための図である。
【図９】本実施形態に係る誤差訂正方法の原理を示す図である。
【図１０】図5に示した回路の具体的な構成例を示す図である。
【図１１】図10の回路の動作のタイミングチャートを示す図である。
【図１２】第二の実施形態に係るSARAD変換回路を示す図である。
【図１３】第三の実施形態に係るSARAD変換回路を示す図である。
【図１４】第一〜第三の実施形態のいずれかに係るSARAD変換回路を備えた無線受信機を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明の実施形態について説明する。
【００１６】
図1に、本発明の実施形態の関連技術に係るSARAD変換器を示す。
【００１７】
この回路は、αのべき乗で重み付けされた複数の容量α3C, α2C, α1C, α0C, α0Cと,各容量の一端に接続される複数のスイッチ101a、101b、101c、101d、101eと、比較器102とを備える。この回路は、分解能N＝3ビットの場合の構成例である。103は、容量DA変換器を表す。
【００１８】
このSARAD変換器の内部振幅(Vout)、すなわち残差信号の一般式は、次式により表される。
【数１】
0005657490.tif 000002
【００１９】
ここで、D[i]はN-iサイクルのAD変換結果を表す。たとえばN＝3の場合、D[2]は、3−2＝1サイクル目のAD変換結果を表す。D[i]は、0または1の論理値を有する。
【００２０】
Vrefは、AD変換器の参照電圧（AD変換器の入力レンジ）を表す。
【００２１】
比較器102は、Voutをグランド（Vg）と比較し、Voutの方が大きければ1を、Voutの方が小さければ、0を出力する。
【００２２】
AD変換の基本動作を説明するため、例として、α＝2の場合を考える。
【００２３】
1サイクル目では、23の容量にVref、その他の容量にグランド（Vg）を接続し、比較器102が、VoutをVgと比較することで、AD変換を行う。
【００２４】
1サイクル目のVout(Vout(1))は次式となる。
【数２】
0005657490.tif 000003
【００２５】
このとき、比較器102への入力信号(Vout - Vg)が正の場合、変換結果D[2]は1となり、負の場合は0となる。
【００２６】
2サイクル目の変換では、22の容量にVref、21と2つの20の容量にVg、23の容量にVref*D[2]の電圧をそれぞれ接続し、比較器102を用いてAD変換動作を行う。このときのVout(Vout(2))は次式となる。
【数３】
0005657490.tif 000004
【００２７】
このような演算を繰り返し行うことで、高分解能なAD変換動作を実現する。
【００２８】
図2に、α=2の場合のAD変換器の入出力特性を示す。図2(a)はSARAD変換1サイクル目の入出力特性を示し、図2(b)は2サイクル目の入出力特性を示している。横軸がAD変換器への入力Vin、縦軸がVoutを示す。比較電圧（残差信号）Voutが、Vrefの1/2、1/4といったように正確に設定できれば、入力信号は誤差なく、AD変換される。
【００２９】
ところが、実際には、容量DA変換器103のセトリング時間を考える必要がある。
【００３０】
図3に、容量DACのセトリング時間が不十分であった場合の入出力特性を示す。図3(a)は1サイクル目の入出力特性を示し、図3(b)は2サイクル目の入出力特性を示している。
【００３１】
セトリングが不十分であることは、参照電圧の加算量が減少することに相当し、入力信号がVref /2よりも大きい電圧で、参照電圧が減算される。たとえば、図3（a）に示すように、入力がVaのとき、出力はVbが望まれるが、Vcとなってしまう。比較電圧に誤差が発生すると、1サイクル目の出力電圧(Vout(1))が、2サイクル目の入力範囲を超えるため（図示の例ではVcがVref/2よりも大きくなっている）、ミスコードを発生させる。なお図3（b）では、1サイクル目のVout(1)と、2サイクル目のVinとの大きさ関係を明確にするため、図3（b）の絵を、90度、回転させてある。
【００３２】
不十分なセットリングの影響を緩和するための技術に、αを2未満の値にする方法がある。以下、この方法を示す。
【００３３】
図4に、この方法の例として、α=1.5の場合の入出力特性を示す。図4(a)は1サイクル目の入出力特性を示し、図4(b)は2サイクル目の入出力特性を示す。
【００３４】
α=1.5の場合、容量DA変換器の出力信号（残差信号）の一般式は、次式となる。
【数４】
0005657490.tif 000005
【００３５】
図4(a)中の実線は、誤差がない状態の1サイクル目の入出力範囲を示し、点線（縦軸方向の範囲）は2サイクル目の入力範囲を示している。2サイクル目の入力範囲は、1サイクル目で誤差がない場合の出力範囲以上を許容していることから、点線を超えない範囲であれば、比較器の誤差は許容される。
【００３６】
ただし、このAD変換アルゴリズムでは、出力コードが減少する。α=1.5、かつサイクルが3回の場合、出力コードは1.52+1.51+1.50=5.75（切捨てれば5）コードである。この値は、α=2の場合の出力コード(8コード)と比べると、0.7倍程度となる。AD変換器精度で表現すると、サイクル数が3回の場合、α=2で3ビット、α=1.5で2.5ビットとなり、0.5ビット分減少する。これを補うため、サイクル数を増加させる必要がある。例えば、α=1.5の場合で、3ビット以上の変換コードを得る場合、1サイクル増加で、9.1(切り捨てれば9)コードとなる。3サイクルで済むところが、4サイクル必要となることが分かる。
【００３７】
また、非2進AD変換器の場合、2進コードへの変換が必要となる。例えば、α=1.5の場合、(2/1.5)2D[2]+(2/1.5)D[1]の演算を行う必要がある。このため、デジタル信号処理回路として乗算回路が必要となるため、回路面積と消費電力が大きくなる問題がある。
【００３８】
図5に、上記の問題を解決する、第一の実施形態に係るSARAD変換器を示す。
【００３９】
このSARAD変換器は、容量DA変換器11、2つの比較器1、2、誤り判定回路13、レジスタ14、誤り訂正回路15、SAR制御回路16で構成される。
【００４０】
容量DA変換器11は、図1に示した容量DA変換器103と同様の構成を有する。容量DA変換器11は、アナログ入力信号Vinと、参照電圧Vrefとに基づき、Nビットの各ビットに対応するサイクル毎に、Vout（残差信号）を生成する
2つの比較器1，2の入力は同じであり、それぞれ容量DA変換器11の出力であるVout（残差信号）と、所定電圧としてのグランド（Vg）が入力される。
【００４１】
比較器１（第1比較器）は、サイクル内の第1の時点におけるVout（残差信号）を、所定電圧（グランド）と比較して、論理値を表す第1比較結果を取得し、出力する。
【００４２】
比較器２（第２比較器）は、当該サイクル内における第1の時点より後の第2の時点におけるVout（残差信号）を、所定電圧（グランド）と比較して、論理値を表す第2比較結果を取得し、出力する。
【００４３】
比較器1の出力は、誤り判定回路13とレジスタ14に入力される。比較器2の出力は、誤り判定回路13に入力される。
【００４４】
レジスタ14は、比較器1で出力される信号をN（NはSARAD変換器の分解能）個格納する。
レジスタ14は、内部に格納している信号（Nビットのデータ）を、誤り訂正回路15に出力する。
【００４５】
誤り判定回路13は、比較器1の出力（第1比較結果）と、比較器2の出力（第２比較結果）が同一かを判定する。同一である場合は、誤り訂正回路15に、レジスタ14から入力されたデータをそのまま出力することを指示する指示信号を送る。一方、両出力が互いに異なる場合は、レジスタ14から入力されたデータを修正して出力することを指示する指示信号（誤り検出信号）を、誤り訂正回路15に送る。
【００４６】
誤り訂正回路15は、誤り判定回路13からの指示信号の内容に応じて、レジスタから入力されたデータをそのまま出力するか、あるいは当該データに修正を加えて出力する。
【００４７】
SAR制御回路16は、容量DA変換器11、比較器1及び2、レジスタ14、誤り訂正回路15に制御信号を送ることで、これらの要素を制御する。SAR制御回路16へ送る制御信号は、誤り訂正回路15からのAD変換結果を受けて生成する。これにより、容量DA変換器11の制御を行う。具体的には、SAR制御回路16は、容量DA変換器11内のスイッチ（図1のスイッチ101a〜101e参照）を制御する信号を生成する。制御の際に、AD変換結果D[2]やD[1]が必要になる。
【００４８】
図6、図7、および図8は、図5のSARAD変換器の誤り訂正原理を説明するための図である。
【００４９】
まずは、従来のAD回路において不十分セトリングに起因する誤差の発生原理を説明し、その後、提案方式による誤り訂正の原理を説明する。
【００５０】
図6は、従来方式における容量DA変換器の出力信号Vout（残差信号）の時間応答波形を示す。図6（a）は、入力信号がVrefの場合の応答波形を示し、図6（b）は、入力信号が約1/2Vrefの場合の応答波形を示す。また図中の縦軸は電圧を表し、横軸は時間を表している。
【００５１】
図中の出力波形は、回路が全差動型回路で構成されていることを仮定しており、破線ラインはプラス側、実線ラインはマイナス側の電圧を表している。なお、図1では、シングルエンド構成の回路を示していたが、差動構成の場合は、図1と同様の構成がプラス用とマイナス用のそれぞれ設けられることになる。
【００５２】
図中、VrefはAD変換器の参照電圧を表す。なお、差動構成のため、プラスとマイナスの各構成の取り得る参照電圧の範囲の大きさは、図6（a）ではVref/2、図6（b）ではVref/4となる。図中の“sample”は、入力信号のサンプル期間、“1”、“0”は、判定により得られたビットを示している。図示の例では分解能N=4のため、4つのビットが得られている。
【００５３】
SARAD変換器では、入力信号に対して、先に示した式(1)のような演算が行われる。図6（a）および図6（b）では、容量DA変換器のセトリング時間が十分に早い場合を示している。十分セトリングした時点で判断を行うことで、誤差なく逐次比較AD変換を行うことができる。正常な変換動作が行われた場合、容量DA変換器の出力差分電圧は0に漸近する。
【００５４】
図7に、サイクルi中のSARAD変換器の動作状態を説明するタイミングチャートを示す。
【００５５】
図示のように、SARAD変換器は、1つのサイクルのAD変換の中で、大きく以下の3つの動作フェーズを有する。
(1)容量DA変換器セトリング
(2)比較（decision）
(3)SAR制御回路の動作（サイクルiとi+1のための制御信号の生成）
(2)の比較動作は通常、セトリングが終了した時点で行う。SAR制御回路の動作の必要時間を考えると、1サイクル中の中間あたりで、比較動作（decision）が行われる。十分なセトリングを行うために、セトリング時間を縮めることや、SAR制御回路の動作を速めることが考えられるが、これらはいずれも消費電力が増大する問題がある。
【００５６】
図8に、容量DA変換器に不十分なセトリングがある場合の時間応答波形を示す。
【００５７】
図6と同様、全差動型回路を仮定している。図8（a）は入力信号がVrefの場合、図8（b）および図8（c）は、入力がVref/2の場合を示す。図8（b）と図8（c）では、比較器による判断時点が、それぞれ異なっている。図8（c）ではサイクルの中間で比較が行われているのに対し、図8（b）ではサイクル内の終盤で比較が行われている。
【００５８】
図8（a）、図8（b）、図8（c）では、iサイクルからi+1サイクルへの状態の遷移と同時に容量DA変換器のセトリングが行われているため、なまった時間応答波形となる。
【００５９】
図8（a）のように、入力信号がVrefの場合は、不十分セトリングでも図6と同じ判定結果（出力ビットが1111）となる。これに対し、図8（b）および図8（c）のように、入力がVref/2の場合は、判定が行われるタイミングによって、判定結果が異なる。例えば、サイクル内の終盤で比較が行われる図8（b）の場合は、十分にセトリングが行われた状態で、誤差なくAD変換される（出力ビットが1011）。しかしながら図8（c）のように、比較器の判断がサイクルの中間で行われると、誤判断（出力ビットが1100）が発生する。
【００６０】
図9に、本実施形態に係る誤り訂正方法の原理を示す。
【００６１】
本手法では、1サイクルAD変換期間中に、2つの比較点（第1および第２の時点）を設けている点に特徴がある。図5に示したように、比較器を2つ用意することで、この動作を実現している。
【００６２】
比較器1は、従来と同じ1サイクル中の中間点付近（第1の時点）で比較動作を行い、比較器2は、1サイクルの終了直前（第２の時点）に比較動作を行う。
【００６３】
比較器1と比較器2の出力を比較することで、誤判断の検出を行う。2つの比較器の出力が同じである場合は、比較器1の判断は正常であることを意味する。2つの比較器の出力に違いがある場合、比較器1の判断に誤りがあったことを意味する。
【００６４】
比較器1の判断に誤りがあった場合、誤りがあった2つ後のサイクルで、データ（ビット）を修正する。データの修正は、誤ったサイクルのデータと、その次のサイクルのデータをそれぞれ反転することで行う。図9の例では、サイクル2で誤りが検出されたためサイクル4で、サイクル2とサイクル3のデータの修正を行う。なお、誤りがあった２つ後のサイクルで修正するのは、後述する図１０の回路構成例の動作の仕組み上、このタイミングに限定されるためである。
【００６５】
SARAD変換器の場合、あるサイクルで誤った判断をし、また、その誤り量があまり大きくなければ、次のサイクルは確実に誤る。例として、1サイクル目で誤った場合を考える。ここで、2サイクル目の時間は、1サイクル目に比べ十分長いと仮定する。入力信号がVref/2に近い値であり、かつ1サイクル目で誤った場合、2サイクル目の判断時の電圧(誤差量)は、約1/4Vref程度になる。入力信号がVref/2+Vref/4でありかつ1サイクル目で誤った場合、2サイクル目の判断時の電圧(誤差量)は、約0となり、2サイクル目の判断が正しくなる可能性がある。これより、iサイクル目の誤り量が、i+1サイクルの参照電圧減算量以下であれば、データの訂正が可能であると言える。
【００６６】
誤りの訂正動作は、誤りを訂正したのと同じサイクル（図9ではサイクル4で誤り訂正を行っているため、サイクル4）から再び開始する。容量DA変換器のセトリング時間は、変換サイクルが増加するにつれ緩和される。これは、容量DA変換器の取り扱う容量が、変換サイクルごとに小さくなり（図1の例ではα3C, α2C, α1C, α0C, α0Cの順に小さくなる）、それに伴い、容量DA変換器を駆動するドライバの負荷も緩和されるためである。図1の例では、容量DA変換器セトリング時間の問題は、一般的には、LSB変換サイクル前までに解消される。
【００６７】
上述した動作により、本提案方式では、2進コード形態の変換アルゴリズムを維持したままで、従来の問題点であった余分な変換サイクルは発生させることなく、容量DA変換器セトリング時間を緩和することができる。また、2進コード形態を維持しているため、AD変換後の余分なデジタル信号処理回路が不要である。
【００６８】
図10は、図5に示した回路の具体的な構成例を示す。図11は、図10のタイミングチャートを示す。図中の出力波形は、回路が全差動型回路で構成されていることを仮定しており、破線ラインL1はプラス側、実線ラインL2はマイナス側の電圧を表している。ここでは、“1011”のビットを有するアナログ信号を、AD変換する場合の例を示している。
【００６９】
図11において、「counter」はカウンタ値、「clk」はクロックを表す。「decision 1」は比較器1の出力、「decision 2」は比較器2の出力を表す。(a) error detect,(b)error detect_d1,(c)error detect_d2は、それぞれ図10に示すように、AND回路22の出力、DFF31の出力、NOT回路33の出力に相当する。「Register output」はレジスタ（D-latch）23の出力、「Error correction output」は誤り訂正回路15の出力に相当する。
【００７０】
誤り判定回路13は、EXOR回路21とAND回路22で構成されている。誤り訂正回路15は、2つのDFF31，32と、NOT回路33と、シリアルパラレル変換器34と、N個のEXOR35と、N個のDFF（Dラッチ）36とで構成されている。レジスタ14は、Dラッチ23で構成されている。
【００７１】
本回路の基本的動作は、誤判定があった部分のみ、レジスタの出力データを、XOR回路35により反転させることである。
【００７２】
判定誤りが検出されたサイクルと、その次のサイクルのビット情報をそれぞれ反転させるため、シリアルパラレル変換回路34を使って、当該ビットに、誤り検出を意味する“1”を書き込んでいる。DFF31の出力が、シリアルパラレル変換回路34に書き込まれる際、アドレス信号を使って書き込む。SAR内部のカウンタ値kは、図11のように、サンプル時点で0、その後1サイクルごとに1ずつ増加していく。アドレス信号は、“k-1”と、“k-2”により表される。アドレス信号（2つ）は、誤り訂正サイクルでのみ使用される。アドレス信号は、カウンタ値kと共に常に変化するが、その値が有効になるのは、誤り訂正を行うサイクル（図11の例では、サイクル4）のみである。図11の例では、エラー訂正するサイクル4のカウンタ値は4であるため、2つのアドレス信号はそれぞれ4−1＝3、4−2＝2を示す。これは、これら値のビット（すなわち上位2ビット目と、3ビット目）を修正することを意味する。
【００７３】
比較器1，2は、L1のプラス側の信号とL2のマイナス側の信号から得られる極性をみて“1”または“0”を出力する。ラインL1がラインL2よりも上側に位置すれば“1”、その逆は“0”を出力する。比較器1も比較器2も、入力信号は同じである。これより、比較器1のサイクル2の判断は“1”、サイクル3の判断は“0”であり、比較器2のサイクル2の判断は“0”、サイクル3の判断は“0”である。前述したように、逐次比較AD変換器は、あるサイクルで間違えると、次のサイクルは必ず間違える。このことからも、サイクル2では比較器1と比較器2で判断結果が異なり、サイクル3では比較器1と比較器2で判断結果が同じになるといえる。
【００７４】
以上のように、本実施形態では、2つの比較器を有し、1サイクル中の異なる時間でそれぞれ判断を行う。不完全セトリングにより発生した誤りを2つの比較結果を用いることで行い、誤った後のサイクルでデータの訂正を行う。これにより、バイナリ型重み容量DACでも、ある程度の不完全セトリング誤差であれば、誤差なくAD変換動作を行うことができる。本実施形態は、容量DA変換器を駆動するドライバの低消費電力化に有効である。
【００７５】
図12に、第二の実施形態に係るSARAD変換回路を示す。
【００７６】
図12の回路の基本構成は、第一の実施形態と同じである。異なる部分は、比較器の回路構成である。
【００７７】
本実施形態では、第一の実施形態の2つの比較器の一部の回路を共有化することで、消費電力の低減と回路面積の低減を図っている。具体的には、第一の実施形態の2つの比較器内の増幅回路を共有化している。
【００７８】
通常、ラッチ動作によるノイズの影響が容量DA変換器の出力に影響する（キックバック）効果を緩和させるため、比較回路（比較器）1，2前段に増幅回路29を設ける。この増幅回路29によるインピーダンス変換の効果で、キックバックノイズが改善される。また、増幅回路29の信号増幅効果により、比較回路（比較器）1，2のDA変換器出力からみたノイズを低減される効果もある。
【００７９】
なお、図12では、説明の都合上、シングルエンド構成の回路を示したが、全差動構成でも、同様な効果が得られる。
【００８０】
以上のように、本実施形態によれば、増幅回路29を2つの比較器で共有化し、低消費電力化を図ることができる。なお、比較器自体は2つ用意されている理由は、比較結果を保持する回路が2つ必要となるためである。
【００８１】
図13に、第三の実施形態に係るSARAD変換回路を示す。
【００８２】
本回路は、第一の実施形態または第二の実施形態の回路を用いて構成した、パイプライン式のSARAD変換器である。
【００８３】
本回路は、前段回路51、残差増幅回路52、後段回路53およびレイテンシ調整回路54を具備する。
【００８４】
前段回路51は、第一および第二の実施形態で提案した誤り訂正機能を有し、入力信号に対し荒いAD変換（本回路の分解能がNビットの場合、前段回路で上位n1ビットを処理する）を実行する逐次比較型AD変換器である。また、前段回路51は、入力アナログ信号と、参照電圧に応じた残差信号を生成し、残差増幅回路52に出力する。たとえば残差信号として、Vin-Vref/2の信号を生成する。
【００８５】
残差増幅回路52は、当該残差信号を増幅して、後段回路53に出力する。増幅により、後段回路53の入力レンジを、前段回路51と合わせる。
【００８６】
後段回路53は、増幅された残差信号を入力とし、入力信号に対し細かいAD変換（残りの下位n2（＝N−n1）ビットを処理）を実行する。後段回路53も、第一および第二の実施形態で提案した誤り訂正機能を有する逐次比較型AD変換回路である。
【００８７】
レイテンシ調整回路54は、前段回路51および後段回路53で得られたAD変換結果をタイミング調整して出力する。
【００８８】
このようにAD変換処理をパイプライン化することで、小面積化の効果と共に、第一、第二の実施形態に比べて、高分解能化を比較的容易に行うことができる。
【００８９】
以上のように、本実施形態によれば、第一または第二の実施形態に係る回路をパイプライン化することで、高分解能AD変換器を小面積で設計できる。また、パイプライン化により、第一または第二の実施形態の構成に比べ、比較的容易に性能を向上させることができる。
【００９０】
図14に、第一、第二、または第三の実施形態に係るSARAD変換回路を備えた無線受信機を示す。
【００９１】
この無線受信機は、アンテナ61、LNA62、ミキサ63、アナログベースバンド回路64、SARAD変換回路65を備える。
【００９２】
アンテナ61で受信した無線信号をLNA（Low Noise Amplifier）62で増幅する。LNA62で増幅された無線周波数の信号を、ミキサ63でベースバンド信号にダウンコンバートし、アナログベースバンド回路64でベースバンド信号にフィルタリング処理を行って所望帯域の信号を取り出す。そして、SARAD変換回路65で、フィルタリング後のアナログ信号をデジタル信号に変換する。デジタル信号は、図示しない後段回路で復調処理される。
【００９３】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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