(57)【特許請求の範囲】
【請求項１】
一対の第１の半導体層間に、対向する側面を一致させ、挟まれて設けられた第２の半導体層からなる半導体層と、前記第２の半導体層の全周囲に第１のゲート絶縁膜を介して設けられた包囲構造の第１のゲート電極と、前記第１のゲート電極の全周囲に第２のゲート絶縁膜を介して設けられた包囲構造の第２のゲート電極と、前記第１の半導体層に設けられたソースドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、を備えてなる２重包囲型ゲート電極構造のＭＩＳ電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられ、前記第１のゲート電極のゲート長は全周囲において等しい長さに設けられ、及び前記第１のゲート電極のゲート長は前記第２の半導体層の長さに一致し、且つ前記第２のゲート電極のゲート長は前記第１のゲート電極のゲート長より長く設けられていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層の格子定数が、前記第２の半導体層の格子定数より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソースドレイン領域が設けられた第１の半導体層直下に空孔を有していることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
前記ＭＩＳ電界効果トランジスタにおいて、前記第１のゲート絶縁膜をトンネル酸化膜とし、前記第１のゲート電極をフローティングゲート電極とし、前記第２のゲート電極をコントロールゲート電極とし、前記フローティングゲート電極に電子が注入されているか否かを記憶情報の二値に対応させた不揮発性半導体記憶装置のメモリーセルを構成したことを特徴とする請求項１あるいは請求項２あるいは請求項３に記載の半導体装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成する工程と、第２のゲート電極の下面ゲート電極部形成用のパターン層（導電膜）を選択的に形成する工程と、第２の絶縁膜を形成し、平坦化する工程と、第３の絶縁膜を形成する工程と、前記第３の絶縁膜、前記第２の絶縁膜及び前記第１の絶縁膜を選択的に順次エッチング除去し、前記半導体基板の一部を露出する第１の開孔部を形成する工程と、露出した前記半導体基板上に縦（垂直）方向エピタキシャル半導体層を形成し、前記第１の開孔部を平坦に埋め込む工程と、前記縦（垂直）方向エピタキシャル半導体層直上に選択化学気相成長膜を形成する工程と、前記第３の絶縁膜を選択的にエッチング除去し、前記縦（垂直）方向エピタキシャル半導体層の側面の一部を露出する第２の開孔部を形成する工程と、露出した前記縦（垂直）方向エピタキシャル半導体層の側面に第１の横（水平）方向エピタキシャル半導体層を形成し、前記第２の開孔部を平坦に埋め込む工程と、前記第１の横（水平）方向エピタキシャル半導体層の表面を酸化し、酸化膜を形成する工程と、前記酸化膜及び前記第３の絶縁膜をマスク層として、前記選択化学気相成長膜及び前記縦（垂直）方向エピタキシャル半導体層を順次エッチング除去し、第３の開孔部を形成する工程と、第４の絶縁膜を形成し、前記第３の開孔部を平坦に埋め込む工程と、前記第１の横（水平）方向エピタキシャル半導体層の側面を露出する程度に、埋め込まれた前記第４の絶縁膜の一部をエッチング除去し、第４の開孔部を形成する工程と、導電膜を形成し、前記第４の開孔部を平坦に埋め込む工程と、第５の絶縁膜を形成する工程と、前記第５の絶縁膜、前記第１の横（水平）方向エピタキシャル半導体層、前記第３の絶縁膜及び前記第２の絶縁膜を選択的に順次エッチング除去し、第５の開孔部を形成する工程と、露出した前記第１の横（水平）方向エピタキシャル半導体層の側面間に第２の横（水平）方向エピタキシャル半導体層を形成する工程と、前記第２の横（水平）方向エピタキシャル半導体層の全周囲に第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜の全周囲に第１のゲート電極を形成し、前記第５の開孔部を平坦に埋め込む工程と、第６の絶縁膜を形成する工程と、前記第６の絶縁膜、前記第５の絶縁膜、前記第３の絶縁膜、前記第２の絶縁膜及び第２のゲート電極の下面ゲート電極部形成用の前記パターン層を選択的に順次エッチング除去し、トンネルを含む第６の開孔部を形成する工程と、露出した前記第１のゲート電極の全周囲に第２のゲート酸化膜を形成する工程と、前記第２のゲート酸化膜の全周囲に第２のゲート電極を形成し、前記第６の開孔部を平坦に埋め込む工程と、前記第６の絶縁膜及び前記第５の絶縁膜をエッチング除去し、前記第１の横（水平）方向エピタキシャル半導体層を露出する工程と、前記第１の横（水平）方向エピタキシャル半導体層にソースドレイン領域を形成する工程と、をおこない、２重包囲型ゲート電極構造のＭＩＳ電界効果トランジスタを形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体装置に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なＭＩＳ電界効果トランジスタからなるメモリーセルを構成したフラッシュメモリーに関する。
【背景技術】
【０００２】
図２５は従来の半導体装置（フラッシュメモリー）のビット線に沿う方向の模式側断面図で、ｐ型のシリコン基板を使用して形成した慣例的なフローティングゲート電極及びコントロールゲート電極を有するＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＮＡＮＤゲートのフラッシュメモリーの一部を示しており、６１はｐ型のシリコン基板、６２はｎ＋型ソースドレイン領域、６２ａは共通ドレイン領域、６２ｂは共通ソース領域、６３は第１のゲート酸化膜（トンネル酸化膜）、６４はフローティングゲート電極、６５は第２のゲート酸化膜、６６はコントロールゲート電極、６７はＰＳＧ膜、６８は絶縁膜、６９はバリアメタル、７０は導電プラグ、７１はバリアメタル、７２は配線、７３はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に選択的に形成された第１のゲート酸化膜（トンネル酸化膜）６３を介してフローティングゲート電極６４が設けられ、フローティングゲート電極６４上には第２のゲート酸化膜６５を介して、自己整合してコントロールゲート電極６６が設けられており、ｐ型のシリコン基板６１にはコントロールゲート電極６６に自己整合してｎ＋型ソースドレイン領域６２が設けられている慣例的な２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。このＭＩＳ電界効果トランジスタは８個直列接続されてＮＡＮＤゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のｎ＋型ドレイン領域６２ａを形成し、ビット線に接続され、隣接するソース領域は共通のｎ＋型ソース領域６２ｂを形成し、拡散層からなるソース配線をなしている。図示されてはいないが、ビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線を形成している。
慣例的なＮＡＮＤゲートのフラッシュメモリーと同様に、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入／放出を利用し、フローティングゲート電極に電子が注入されている状態では、ＭＩＳ電界効果トランジスタはエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、ＭＩＳ電界効果トランジスタはデプリーショントランジスタとなり、オン状態を示し、これら２状態を情報の二値に対応させたフラッシュメモリーを構成している。
それぞれの領域を微細化し、メモリーセルを直列接続するＮＡＮＤゲートのフラッシュメモリーを構成しているため、極めて高集積化が計られているが、半導体基板に直接ＭＩＳ電界効果トランジスタからなるメモリーセルを形成するため、セル間アイソレーションとしてシャロートレンチ（浅溝）による素子分離領域及びトレンチ直下のチャネルストッパー領域を設けている（図示はしていない）が、トレンチ側面の微小なリークを完全には抑制できないこと、あるいはトレンチ側面に這い上がるチャネルストッパー領域により、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域のトレンチ側面の影響により電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないことによるメモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと等の問題があり、チャネル幅をさらに微細化した場合、側面リークの寄与が増大し、メモリーセルの閾値電圧の高精度な制御が難しくなりつつある。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】応用物理  第６５巻  第１１号  （１９９６）１１１４〜１１２４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、従来例に示されるように、半導体基板に２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタを形成しているため
（１）セル間アイソレーションとして使用するシャロートレンチ素子分離領域及びトレンチ直下のチャネルストッパー領域により、トレンチ側面の微小なリークを完全には抑制できなかったこと
（２）シャロートレンチ素子分離領域の側面にまでチャネルストッパー領域を形成した場合、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと
（３）トレンチ素子分離により、チャネル領域端が生じるため、電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないため、メモリーセルの閾値電圧のばらつきが大きかったこと
（４）チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと
（５）チャネル領域幅をさらに微細化した場合、側面リークの寄与が増大し、メモリーセルの閾値電圧の高精度な制御が難しくなってきたこと
従来例には示されていないが、
（６）従来例のＭＩＳ電界効果トランジスタをＳＯＩ化させた場合、半導体基板に印加された電圧あるいは絶縁膜中にトラップされたチャージ等により、ＳＯＩ基板の下面にバックチャネルリークが発生し、メモリー反転を引き起こすため、実用化されていないこと
等の問題が顕著になりつつあり、現状技術によるＭＩＳ電界効果トランジスタからなるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、一対の第１の半導体層間に、対向する側面を一致させ、挟まれて設けられた第２の半導体層からなる半導体層と、前記第２の半導体層の全周囲に第１のゲート絶縁膜を介して設けられた包囲構造のフローティングゲート電極と、前記フローティングゲート電極の全周囲に第２のゲート絶縁膜を介して設けられた包囲構造のコントロールゲート電極と、前記第１の半導体層に設けられたソースドレイン領域と、前記第２の半導体層に設けられたチャネル領域と、を備えてなるＭＩＳ電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられ、且つ前記フローティングゲート電極における電子の有無を情報の二値に対応させて、配列、接続されてなる本発明の半導体装置（フラッシュメモリー）によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層（Ｓｉ）を設け、一部のＳｉ層の周囲に第１のゲート酸化膜（トンネル酸化膜）を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第２のゲート酸化膜を介して包囲型コントロールゲート電極を設け、残りのＳｉ層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタからなるフラッシュメモリーを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、２段階形成するＳｉ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好なＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また第１及び第２のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入（あるいは放出）ができるため、ＭＩＳ電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またチャネル領域を形成する微細なＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（高濃度のソースドレイン領域、第１のゲート酸化膜、第２のゲート酸化膜及び包囲型フローティングゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成することもできるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、ＭＩＳ電界効果トランジスタの高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またいわゆるダマシンプロセスにより、低抵抗なコントロールゲート電極を形成できるので、ワード線抵抗を低減でき、さらなる高速化が可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより低減できる（一般に、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）ため、さらなる高速化が可能である。
即ち、マスストレージシステム用途ばかりでなく、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に搭載可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタからなるＳＯＩ構造のフラッシュメモリーのメモリーセルを得ることができる。
本発明者は当該技術を、２段階横（水平）方向エピタキシャル成長を利用した、絶縁膜上の２重包囲型ゲート電極付きＭＩＳ電界効果トランジスタ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ｗｉｔｈ  Ｄｏｕｂｌｅ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＭＤＯＳＧＯＩＮ（エムドスゴーイン）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２０】本発明の半導体装置における第２の実施例の模式側断面図（ビット線に沿う方向）
【図２１】本発明の半導体装置における第３の実施例の模式側断面図（ビット線に沿う方向）
【図２２】本発明の半導体装置における第４の実施例の模式側断面図（ビット線に沿う方向）
【図２３】本発明の半導体装置における第５の実施例の模式側断面図（ビット線に沿う方向）
【図２４】本発明の半導体装置における第６の実施例の模式側断面図（ビット線に沿う方向）
【図２５】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に積層する複数の絶縁膜間に、コントロールゲート電極の下面ゲート電極部形成用のパターン層（導電膜）を選択的に形成しておく。
（２）Ｓｉ基板上に選択的にＳｉ層を縦（垂直）方向にエピタキシャル成長させる。
（３）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（第１段階の横（水平）方向エピタキシャル成長）
（４）コントロールゲート電極の下面ゲート電極部形成用のパターン層上に、チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（５）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（第２段階の横（水平）方向エピタキシャル成長）
（６）チャネル形成用のＳｉ層の周囲に第１のゲート絶縁膜（トンネル酸化膜）を介して包囲型フローティングゲート電極を平坦に埋め込む。
（７）上層に絶縁膜を形成して後、フローティングゲート電極上の絶縁膜、フローティングゲート電極の周囲の下層絶縁膜及びフローティングゲート電極下のコントロールゲート電極の下面ゲート電極部形成用のパターン層を除去する開孔部を形成する。
（８）露出した包囲型フローティングゲート電極の周囲に第２のゲート絶縁膜を介して包囲型コントロールゲート電極を平坦に埋め込む。
（９）第１のエピタキシャルＳｉ層上の絶縁膜を除去し、包囲型コントロールゲート電極に自己整合してソースドレイン領域を形成する。
等により２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有するＭＩＳ電界効果トランジスタを形成する技術を使用して
シリコン基板上にシリコン窒化膜が設けられ、シリコン窒化膜上には、選択的にシリコン酸化膜が設けられ、シリコン酸化膜上には、選択的に第１段階の横（水平）方向エピタキシャルＳｉ層が設けられ、Ｓｉ層の両側面には、それぞれ側面を接して第２段階の横（水平）方向エピタキシャルＳｉ層が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜により絶縁分離されて設けられている。第２段階成長のＳｉ層の残りの周囲には第１のゲート酸化膜を介して包囲型フローティングゲート電極が設けられ、包囲型フローティングゲート電極の周囲には第２のゲート酸化膜を介して包囲型コントロールゲート電極（ワード線）が設けられ、第１段階成長のＳｉ層には概略ソースドレイン領域が設けられている２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有するＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。このＭＩＳ電界効果トランジスタは８個直列接続されてＮＡＮＤゲートのフラッシュメモリーを構成している。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１９は本発明の半導体装置の第１の実施例で、図１はフラッシュメモリーの模式平面図、図２はビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、図３はワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)、図４〜図１９は製造方法の工程断面図である。
【００１０】
図１〜図３はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーの一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の第１段階の横（水平）方向エピタキシャルＳｉ層、６は１０１７ｃｍ−３程度のｐ型の第２段階の横（水平）方向エピタキシャルＳｉ層、７は埋め込みシリコン酸化膜（ＳｉＯ２）（素子分離領域の一部）、８は共通ソース領域接続導電膜（ＷＳｉ）、９は１０２０ｃｍ−３程度のｎ＋型ソースドレイン領域、９ａは１０２０ｃｍ−３程度のｎ＋型共通ドレイン領域、９ｂは１０２０ｃｍ−３程度のｎ＋型共通ソース領域、１０は８ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）、１１は長さ４０ｎｍ程度、厚さ５０ｎｍ程度の包囲型フローティングゲート電極（ｐｏｌｙＳｉ）、１２は４０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）、１３は長さ４５ｎｍ程度、厚さ１００ｎｍ程度の包囲型コントロールゲート電極（ＷＳｉ、ワード線）、１４は３５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１７は導電プラグ（Ｗ）、１８は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１９は１０ｎｍ程度のバリアメタル（ＴａＮ）、２０は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む、ビット線）、２１は２０ｎｍ程度のバリア絶縁膜、ＢＬはビット線、ＷＬはワード線を示している。
【００１１】
図１はマトリックス状に形成されたフラッシュメモリーのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル１つ分を示し、一部の太線は、絶縁膜上に形成されたエピタキシャル半導体層を明確にするために誇張して示している。
図２及び図３においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、選択的にｐ型の第１段階の横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接してｐ型の第２段階の横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層がシリコン窒化膜（Ｓｉ３Ｎ４）４により絶縁分離されて設けられている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜（ＳｉＯ２）１０を介して包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１が設けられ、包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１の周囲には第２のゲート酸化膜（ＳｉＯ２）１２を介して包囲型コントロールゲート電極（ＷＳｉ、ワード線）１３が設けられ、Ｓｉ層５には概略ｎ＋型ソースドレイン領域（９、９ａ、９ｂ）が設けられている２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有するＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。このＭＩＳ電界効果トランジスタは８個直列接続されてＮＡＮＤゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のｎ＋型ドレイン領域９ａを形成し、この共通のｎ＋型ドレイン領域９ａにはバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０からなるビット線が接続されている。隣接するソース領域は共通のｎ＋型ソース領域９ｂを形成し、共通のｎ＋型ソース領域９ｂは共通ソース領域接続導電膜（ＷＳｉ）８からなるソース配線に接続されている。またビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線１３を形成している。従来例同様、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入／放出を利用し、フローティングゲート電極に電子が注入されている状態では、ＭＩＳ電界効果トランジスタはエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、ＭＩＳ電界効果トランジスタはデプリーショントランジスタとなり、オン状態を示し、これら２状態を情報の二値に対応させたフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なＮＡＮＤゲートのフラッシュメモリーと同様である。
【００１２】
したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層（Ｓｉ）を設け、一部のＳｉ層の周囲に第１のゲート酸化膜（トンネル酸化膜）を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第２のゲート酸化膜を介して包囲型コントロールゲート電極を設け、残りのＳｉ層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタからなるフラッシュメモリーを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、２段階形成するＳｉ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好なＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また第１及び第２のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面（上面）の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入（あるいは放出）ができるため、ＭＩＳ電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またチャネル領域を形成する微細なＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（高濃度のソースドレイン領域、第１のゲート酸化膜、第２のゲート酸化膜及び包囲型フローティングゲート電極）を微細に形成することも可能である。
即ち、マスストレージシステム用途ばかりでなく、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に搭載可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタからなるＳＯＩ構造のフラッシュメモリーのメモリーセルを得ることができる。
【００１３】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１９を参照して説明する。ビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)を用いて説明するが、主要な工程においてはワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)も適宜追加して説明する。ただし、ここでは本発明の半導体装置（フラッシュメモリー）の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１４】
図４（ビット線に沿う方向、ｐ−ｐ矢視断面図)
化学気相成長により、ｐ型のシリコン基板１に１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２を成長する。次いで化学気相成長により、１２０ｎｍ程度のタングステン（Ｗ）膜２２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン（Ｗ）膜２２を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。（ここで残されたタングステン（Ｗ）膜２２は包囲型コントロールゲート電極の下層部を形成する際、使用される。）
【００１５】
図５（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）３を２００ｎｍ程度成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、平坦化する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１６】
図６（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を平坦化する。次いで選択化学気相成長により５０ｎｍ程度のタングステン膜２４を成長する。
【００１７】
図７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２３の側面にｐ型の横（水平）方向エピタキシャルＳｉ層５（第１段階の横（水平）方向エピタキシャル成長）を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。図示されていないが、残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
【００１８】
図８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでｐ型の横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２４及びｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いでＳｉ層５の平坦面上のシリコン酸化膜（ＳｉＯ２）７及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）７を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）次いでシリコン酸化膜（ＳｉＯ２）７を６０ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、タングステンシリサイド膜（ＷＳｉ）８を開孔部に平坦に埋め込み隣接するソース領域（以後形成）を接続する。（図１及び図２参照）
【００１９】
図９（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１０（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２５、Ｓｉ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、タングステン（Ｗ）膜２２の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。（図１０における破線は、紙面の奥のＳｉ層５を示している。）
【００２０】
図１１（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１２（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６を成長し、下部に空孔を有するＳｉ層６（第２段階の横（水平）方向エピタキシャル成長）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層６の全周囲を酸化し、８ｎｍ程度の第１のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、第１のゲート酸化膜（ＳｉＯ２）１０の全周囲を含む全面に、開孔部を完全に埋め込むように７５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２５上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１が形成される。次いでＳｉ層６に閾値電圧制御用（デプリーション化用）の燐のイオン注入をおこなう。
【００２１】
図１３（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１４（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、１２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ワード線に相当する箇所のシリコン窒化膜（Ｓｉ３Ｎ４）２６を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１の側壁のシリコン酸化膜（ＳｉＯ２）２５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、タングステン（Ｗ）膜２２の一部を露出する開孔部を形成する。次いで等方性ドライエッチングすることにより、露出したタングステン（Ｗ）膜２２及び包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１下部に存在するタングステン（Ｗ）膜２２すべてを除去し、トンネル状の開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
【００２２】
図１５（ビット線に沿う方向、ｐ−ｐ矢視断面図) 及び図１６（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで露出している包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１の全周囲を酸化し、４０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）１２を成長する。（この熱処理により、デプリーション化用の燐がＳｉ層６全体にランニングされる。）次いで化学気相成長により、第２のゲート酸化膜（ＳｉＯ２）１２の全周囲を含む全面に、開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２６上に成長したタングステンシリサイド膜（ＷＳｉ）１３を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型コントロールゲート電極（ＷＳｉ、ワード線）１３が形成される。
【００２３】
図１７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２６及びシリコン酸化膜（ＳｉＯ２）２５を順次エッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型コントロールゲート電極（ＷＳｉ、ワード線）１３をマスク層として、ｎ＋型ソースドレイン領域９形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ＋型ソースドレイン領域９を形成する。
【００２４】
図１８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、３５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、ＰＳＧ膜１４を平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００２５】
図１９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
【００２６】
図２（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図３（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明の２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタより構成したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路を完成する。
【実施例２】
【００２７】
図２０はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、５〜１７、１９〜２１は図２と同じ物を、２７はサイドウォール（ＳｉＯ２）、２８はサリサイド層（ＣｏＳｉ２）、２９はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）を示している。
同図においては、サイドウォール（ＳｉＯ２）が形成されていること、メタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること及び包囲型コントロールゲート電極（ＷＳｉ）の上面はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）が形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソースドレイン領域及びコントロールゲート電極の抵抗を低減できるため、より高速化が可能である。
【実施例３】
【００２８】
図２１はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、７〜１７、１９〜２１は図２と同じ物を、３０はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）、３１はｎ型の横（水平）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）を示している。
同図においては、Ｓｉ層５及びＳｉ層６がそれぞれＳｉＧｅ層３０及び歪みＳｉ層３１に置き換わって形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。
【実施例４】
【００２９】
図２２はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、５〜１７、１９〜２１は図２と同じ物を、３２は空孔、３３はｐ型の横（水平）方向エピタキシャルＳｉ層（第３段階成長の半導体層）を示している。
同図においては、Ｓｉ層５が包囲型コントロールゲート電極（ＷＳｉ）直下のＳｉ層６の側壁のみに形成されており、大部分のＳｉ層５がＳｉ層３３に置き換わって形成されていること及びＳｉ層３３直下に空孔が形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソースドレイン領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜（ＳｉＯ２）に比較し、大幅に低減できる（空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）ため、より高速化が可能である。
【実施例５】
【００３０】
図２３はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、５〜１２、１４〜１７、１９〜２１は図２と同じ物を、３４は燐珪酸ガラス（ＰＳＧ）膜、３５は包囲型コントロールゲート電極（Ａｌ）を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及び包囲型コントロールゲート電極（ＷＳｉ）が低抵抗のＡｌ（いわゆるダマシンプロセスにより形成）に置き換わって形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、低抵抗のＡｌからなるワード線を形成できるため、より高速化が可能である。
【実施例６】
【００３１】
図２４はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、５、６、８〜１７、１９〜２１は図２と同じ物を、３６はｐ＋型不純物領域を示している。
同図においては、埋め込みシリコン酸化膜（ＳｉＯ２）７がすべて共通ソース接続領域８に置き換わって形成されていること及び共通ソース接続領域８直下にｐ＋型不純物領域３６を介して半導体基板１に接続されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース配線（接地電圧配線）を省略できるため、高集積化が可能となる。
【００３２】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、フラッシュメモリーのメモリーセルパターン形状に関し、極めて単純な長方形及び直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。
また上記実施例においては、メモリーセルを８個直列接続しているＮＡＮＤゲートのフラッシュメモリーを形成する場合を説明しているが、ソースドレイン領域の抵抗及び容量を低減できれば、直列接続する個数を増加させることは可能である。
また上記実施例においては、メモリーセルを直列接続しているＮＡＮＤゲートのフラッシュメモリーを形成する場合を説明しているが、メモリーセルを並列接続するＮＯＲゲートのフラッシュメモリーを形成する場合に適用することも可能であるし、他の回路形式（ＡＮＤ方式，仮想接地方式等）に適用することも可能である。
【産業上の利用可能性】
【００３３】
本願発明のＳＯＩ基板に形成したＭＩＳ電界効果トランジスタのチャネル領域は、すべてＳｉ半導体層で形成しているが、化合物半導体層によるＳＯＩ（この場合は、広義のＳｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒを意味する）構造にＭＩＳ電界効果トランジスタのチャネル領域を形成することも可能である。
また本発明のＳＯＩ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタの構造は、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）にも使用可能である。
また本発明の半導体装置はフラッシュメモリーとしてばかりでなく、システムＬＳＩに搭載される半導体記憶装置として使用することも可能である。
【符号の説明】
【００３４】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    ｐ型の横（水平）方向エピタキシャルＳｉ層（第１段階成長の半導体層）
６    ｎ型化された横（水平）方向エピタキシャルＳｉ層（第２段階成長の半導体層）
７    埋め込みシリコン酸化膜（ＳｉＯ２）
８    共通ソース領域接続導電膜（ＷＳｉ）
９    ｎ＋型ソースドレイン領域
９ａ  ｎ＋型共通ドレイン領域
９ｂ  ｎ＋型共通ソース領域
１０  第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）
１１  包囲型フローティングゲート電極（ｐｏｌｙＳｉ）
１２  第２のゲート酸化膜（ＳｉＯ２）
１３  包囲型コントロールゲート電極（ＷＳｉ、ワード線）
１４  燐珪酸ガラス（ＰＳＧ）膜
１５  シリコン窒化膜（Ｓｉ３Ｎ４）
１６  バリアメタル（ＴｉＮ）
１７  導電プラグ（Ｗ）
１８  層間絶縁膜（ＳｉＯＣ）
１９  バリアメタル（ＴａＮ）
２０  Ｃｕ配線（Ｃｕシード層含む）
２１  バリア絶縁膜（Ｓｉ３Ｎ４）
２２  タングステン（Ｗ）膜
２３  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２４  選択化学気相成長導電膜（Ｗ）
２５  シリコン酸化膜（ＳｉＯ２）
２６  シリコン窒化膜（Ｓｉ３Ｎ４）
２７  サイドウォール（ＳｉＯ２）
２８  サリサイド層（ＣｏＳｉ２）
２９  サリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）
３０  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）
３１  ｎ型化された横（水平）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）
３２  空孔
３３  ｐ型の横（水平）方向エピタキシャルＳｉ層（第３段階成長の半導体層）
３４  燐珪酸ガラス（ＰＳＧ）膜
３５  包囲型コントロールゲート電極（Ａｌ）
３６  ｐ＋型不純物領域
【図１】
0005667017.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005667017.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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