(57)【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを含むメモリアレイと、
各々が、前記メモリアレイ内の列に属する複数の前記メモリセルが接続される複数の読出し用ワード線および複数の書込み用ワード線と、
各々が、予め定められた電圧にプリチャージされ、前記メモリアレイ内の行に属する複数の前記メモリセルが接続される複数の読出し用ビット線と、
各々が、前記メモリアレイ内の行に属する複数の前記メモリセルが接続される複数の第１書込み用ビット線および複数の第２書込み用ビット線と、
データを読出すときに、予め定められた幅のワンショットパルスを前記読出し用ワード線に出力する第１のドライバと、
各々が、前記読出し用ビット線の電圧に応じて、前記メモリセルに記憶されたデータを読出す読出回路と、
データを書込むときに、予め定められた電圧の書込信号を前記書込み用ワード線に出力する第２のドライバと、
前記第１書込み用ビット線および前記第２書込み用ビット線に書込むデータの値に応じた信号を供給する書込回路とを備え、
前記メモリセルは、
一方の電流電極が前記読出し用ビット線と接続される第１のｍｏｓトランジスタと、
前記第１のｍｏｓトランジスタの制御電極と前記読出し用ワード線との間に接続されるトンネル磁気抵抗素子と、
前記トンネル磁気抵抗素子に接続され、前記トンネル磁気抵抗素子とＲＣ回路を構成する容量素子とを有する、半導体記憶装置。
【請求項２】
前記メモリセルは、
前記トンネル磁気抵抗素子の一端に前記読出し用ワード線が接続され、前記トンネル磁気抵抗素子の他端と前記第１のｍｏｓトランジスタの制御電極との間に前記容量素子が接続されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは、
前記トンネル磁気抵抗素子の一端と前記読出し用ワード線との間に前記容量素子が接続され、前記トンネル磁気抵抗素子の他端に前記第１のｍｏｓトランジスタの制御電極が接続されている、請求項１に記載の半導体記憶装置。
【請求項４】
前記メモリセルは、入力端子が前記トンネル磁気抵抗素子の他端に接続され、出力端子が前記第１のｍｏｓトランジスタの制御電極に接続されるインバータをさらに有する、請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記メモリセルは、
前記トンネル磁気抵抗素子に対して予め定められた角度で交差し、前記トンネル磁気抵抗素子に対して磁化電流を供給するディジット線と、
制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第１書込み用ビット線と接続され、他方の電流電極が前記ディジット線の一端と接続される第２のｍｏｓトランジスタと、
制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記ディジット線の他端と接続され、他方の電流電極が前記第２書込み用ビット線と接続される第３のｍｏｓトランジスタと
をさらに備える、請求項２〜請求項４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記メモリセルは、
制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第１書込み用ビット線と接続される第２のｍｏｓトランジスタと、
制御電極が前記書込み用ワード線と接続され、一方の電流電極が前記第２書込み用ビット線と接続される第３のｍｏｓトランジスタと、
前記第２のｍｏｓトランジスタおよび前記第３のｍｏｓトランジスタの他方の電流電極同士を繋ぎ、前記トンネル磁気抵抗素子に対して磁界を発生させるための磁化電流を供給するビット線と
をさらに備え、
前記トンネル磁気抵抗素子は、前記ビット線に対して直交し、前記書込み用ワード線に対して平行となるように配置してある、請求項２〜請求項４のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記第１のｍｏｓトランジスタ〜前記第３のｍｏｓトランジスタは、Ｎｍｏｓトランジスタである、請求項５または請求項６に記載の半導体記憶装置。
【請求項８】
前記第１のｍｏｓトランジスタは、Ｎｍｏｓトランジスタで、前記第２のｍｏｓトランジスタおよび前記第３のｍｏｓトランジスタは、Ｐｍｏｓトランジスタである、請求項５または請求項６に記載の半導体記憶装置。
【請求項９】
前記容量素子は、金属−絶縁体−金属または金属−酸化物−金属で形成される、請求項１〜請求項８のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記容量素子は、揮発性メモリを混載する場合に、前記揮発性メモリの容量で形成される、請求項１〜請求項８のいずれか１項に記載の半導体記憶装置。
【請求項１１】
前記読出回路は、前記メモリセルから読出した信号を増幅する増幅器にクロスカップル型の増幅器を用いる、請求項１〜請求項１０のいずれか１項に記載の半導体記憶装置。
【請求項１２】
前記トンネル磁気抵抗素子は、複数の抵抗素子を並列に接続してある、請求項１〜請求項１１のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に磁気抵抗素子を用いてデータを記憶する半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯端末などでは、消費電力を低減するため、記憶したデータの保持に電力が必要なＳＲＡＭ（Static  Random  Access  Memory）やＤＲＡＭ（Dynamic  Random  Access  Memory）などの揮発性メモリに代えて、記憶したデータの保持に電力が不要なＦＬＡＳＨメモリなどの不揮発メモリを搭載されることが多い。
【０００３】
しかし、ＦＬＡＳＨメモリは、記憶したデータの書換えに時間がかかり、データを高速に書込むことが困難であった。そこで、短時間で記憶したデータの書換えが可能な磁気抵抗メモリＭＲＡＭ（Magnetoresistive  Random  Access  Memory）が、ＦＬＡＳＨメモリの代替メモリとして期待されている。
【０００４】
ＭＲＡＭは、行列状に配置された複数のメモリセル内にトンネル磁気抵抗素子を有しており、該トンネル磁気抵抗素子の抵抗値の変化を利用してデータを記憶する。しかし、現在の技術では、トンネル磁気抵抗素子の磁気抵抗比（ＭＲ比、（最大抵抗値−最小抵抗値）／最小抵抗値）が最大でも１００％〜７０％程度であるため、データ“１”の状態を記憶する最大抵抗値と、データ“０”の状態を記憶する最小抵抗値との差が小さく、単純に抵抗値だけで記憶したデータを読出したのでは、安定してデータを読出せない問題があった。
【０００５】
そこで、特許文献１および特許文献２に開示してあるＭＲＡＭでは、データ“１”の状態を記憶する最大抵抗値と、データ“０”の状態を記憶する最小抵抗値との合成抵抗で生成したリファレンス電流を用いて、記憶したデータの抵抗値を電流センスアンプで読出している。そのため、特許文献１および特許文献２に開示してあるＭＲＡＭでは、リファレンス電流を生成するリファレンス電流発生回路や微小電流を判定できる高精度なリードアンプ回路が必要となる。また、特許文献３に開示してあるＭＲＡＭのように、寄生電流やノイズによるデータの誤読出しを防止するために構成を追加する必要がある。
【０００６】
さらに、特許文献４に開示してあるＭＲＡＭでは、リファレンス電流を用いずに、記憶したデータを読出す構成が開示してある。しかし、特許文献４に開示してあるＭＲＡＭでは、読出し用ビット線の信号の振幅が最大振幅とならないように、該信号の中間電圧をアンプできる特殊なリードアンプ回路が必要となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２０９２４５号公報
【特許文献２】特開２００５−０６９７４４号公報
【特許文献３】特開２００４−０３９１５０号公報
【特許文献４】特開２００４−２２０７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＭＲＡＭは、金属層にメモリセルを形成するため、ロジック回路を形成するプロセスと共通化することができる。そのため、ＭＲＡＭは、ロジックＬＳＩ（Large  Scale  Integration）を同じ半導体基板上に混載することが容易である。しかし、特許文献１および特許文献２に開示してあるＭＲＡＭでは、リファレンス電流発生回路、高精度なリードアンプ回路やダミーセルを用いたリファレンスセルなどを備える必要があるので、回路規模が大きくなるという問題があった。特に、特許文献１および特許文献２に開示してあるＭＲＡＭは、ＳＲＡＭに必要のない回路を多く備えなければならないため、ロジックＬＳＩに混載してあるＳＲＡＭの置換えが容易ではなかった。
【０００９】
同様に、特許文献３に開示してあるＭＲＡＭは、データの誤読出しを防止するために構成を備え、特許文献４に開示してあるＭＲＡＭは、特殊なリードアンプ回路を備える必要があることから、回路規模が大きくなるという問題点があった。
【００１０】
そこで、本発明は、上記問題点を解決するためになされたものであり、回路規模を大きくすることなく、半導体基板上に混載することが容易なメモリセルにトンネル磁気抵抗素子を有する半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、行列状に配置された複数のメモリセルを含むメモリアレイと、各々が、メモリアレイ内の列に属する複数のメモリセルが接続される複数の読出し用ワード線および複数の書込み用ワード線と、各々が、予め定められた電圧にプリチャージされ、メモリアレイ内の行に属する複数のメモリセルが接続される複数の読出し用ビット線と、各々が、メモリアレイ内の行に属する複数のメモリセルが接続される複数の第１書込み用ビット線および複数の第２書込み用ビット線と、データを読出すときに、予め定められた幅のワンショットパルスを読出し用ワード線に出力する第１のドライバと、各々が、読出し用ビット線の電圧に応じて、メモリセルに記憶されたデータを読出す読出回路と、データを書込むときに、予め定められた電圧の書込信号を書込み用ワード線に出力する第２のドライバと、第１書込み用ビット線および第２書込み用ビット線に書込むデータの値に応じた信号を供給する書込回路とを備える半導体記憶装置である。メモリセルは、一方の電流電極が読出し用ビット線と接続される第１のｍｏｓトランジスタと、第１のｍｏｓトランジスタの制御電極と読出し用ワード線との間に接続されるトンネル磁気抵抗素子と、トンネル磁気抵抗素子に接続され、トンネル磁気抵抗素子とＲＣ回路を構成する容量素子とを有する。
【発明の効果】
【００１２】
本発明に係る半導体記憶装置は、トンネル磁気抵抗素子と容量素子とで構成するＲＣ回路で、読出し用ワード線に入力した予め定められた幅のワンショットパルスを通過させるか否かを制御することで、メモリセルに記憶したデータを読出すので、リファレンス電流発生回路、高精度なリードアンプ回路やダミーセルを用いたリファレンスセルなどを備える必要がない。そのため、本発明に係る半導体記憶装置は、回路規模を大きくすることなく、半導体基板上に混載することが容易となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る半導体記憶装置のメモリセルの回路構成を示す回路図である。
【図３】時定数が２πＲＣのローパスフィルタ回路の特性を示すグラフである。
【図４】本発明の実施の形態１に係る半導体記憶装置がメモリセルから記憶したデータ“０”を読出す場合の信号波形を示す波形図である。
【図５】本発明の実施の形態１に係る半導体記憶装置がメモリセルから記憶したデータ“１”を読出す場合の信号波形を示す波形図である。
【図６】本発明の実施の形態１に係る半導体記憶装置がメモリセルにデータ“１”を書込む場合の構成を示す概略図である。
【図７】本発明の実施の形態１に係る半導体記憶装置がメモリセルにデータ“０”を書込む場合の構成を示す概略図である。
【図８】トンネル磁気抵抗素子のアステロイド曲線を示す図である。
【図９】トンネル磁気抵抗素子の磁化の向きを説明するための模式図である。
【図１０】本発明の実施の形態１に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。
【図１１】本発明の実施の形態１に係る半導体記憶装置のメモリセルのトンネル磁気抵抗素子および配線層のレイアウトを示す平面図である。
【図１２】図１０および図１１のＡ−Ａ面での断面を示す断面図である。
【図１３】図１１のＢ−Ｂ面での断面を示す断面図である。
【図１４】本発明の実施の形態２に係る半導体記憶装置のメモリセルの回路構成を示す回路図である。
【図１５】本発明の実施の形態２に係る半導体記憶装置がメモリセル１から記憶したデータ“０”を読出す場合の信号波形を示す波形図である。
【図１６】本発明の実施の形態２に係る半導体記憶装置がメモリセル１から記憶したデータ“１”を読出す場合の信号波形を示す波形図である。
【図１７】本発明の実施の形態３に係る半導体記憶装置の２つのメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。
【図１８】本発明の実施の形態３に係る半導体記憶装置の２つのメモリセルのトンネル磁気抵抗素子および配線層のレイアウトを示す平面図である。
【図１９】図１７のＣ−Ｃ面での断面を示す断面図である。
【図２０】図２０は、本発明の実施の形態３の変形例に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。
【図２１】図２０のＤ−Ｄ面での断面を示す断面図である。
【図２２】本発明の実施の形態４の変形例に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。
【図２３】図２２のＤ−Ｄ面での断面を示す断面図である。
【図２４】本発明の実施の形態５に係る半導体記憶装置のメモリセルの回路構成を示す回路図である。
【図２５】２軸の配線を用いて、トンネル磁気抵抗素子にデータを書込む動作を説明するための模式図である。
【図２６】本発明の実施の形態５に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。
【図２７】本発明の実施の形態５に係る半導体記憶装置のメモリセルのトンネル磁気抵抗素子および配線層のレイアウトを示す平面図である。
【図２８】本発明の実施の形態６に係る半導体記憶装置のメモリセルの回路構成を示す回路図である。
【図２９】本発明の実施の形態６に係る半導体記憶装置のメモリセルの配置を示した模式図である。
【図３０】本発明の実施の形態６に係る半導体記憶装置のメモリセルのハイパスフィルタ回路の構成を示す概略図である。
【図３１】本発明の実施の形態６に係る半導体記憶装置がメモリセルから記憶したデータ“０”を読出す場合の信号波形を示す波形図である。
【図３２】本発明の実施の形態６に係る半導体記憶装置がメモリセルから記憶したデータ“１”を読出す場合の信号波形を示す波形図である。
【発明を実施するための形態】
【００１４】
以下、本発明に係る実施の形態について図面を参照して説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。図１に示す半導体記憶装置１００は、メモリセル１にトンネル磁気抵抗素子を有するＭＲＡＭである。半導体記憶装置１００は、メモリアレイ１０、Ｒｏｗデコーダ２０、ライトドライバ３０、リードアンプ４０、アレイ制御回路５０を含んでいる。
【００１５】
メモリアレイ１０は、複数のメモリセル１を行列状に配置してある。たとえば、メモリアレイ１０は、行方向に１２８個、列方向に６４個（ｍｃ＜０＞〜ｍｃ＜６３＞）配置してある。
【００１６】
Ｒｏｗデコーダ２０は、複数の読出し用ワード線ＲＷＬおよび複数の書込み用ワード線ＷＷＬを介して、メモリアレイ１０内の列に属する複数のメモリセル１の各々と接続してある。Ｒｏｗデコーダ２０は、１２８本の読出し用ワード線ＲＷＬおよび１２８本の書込み用ワード線ＷＷＬを介して、６４列に属する複数のメモリセル１の各々と接続してある。また、Ｒｏｗデコーダ２０は、データをメモリセル１から読出すときに、予め定められた幅のワンショットパルスを読出し用ワード線ＲＷＬに出力するドライバ（第１のドライバ）と、データをメモリセル１に書込むときに、予め定められた電圧の書込信号を書込み用ワード線ＷＷＬに出力するドライバ（第２のドライバ）とを含んでいる。
【００１７】
ライトドライバ３０は、書込み用ビット線ＷＢＬ（第１書込み用ビット線），／ＷＢＬ（第２書込み用ビット線）を介して、メモリアレイ１０内の行に属する複数のメモリセル１の各々と接続してある。ライトドライバ３０は、書込み用ビット線ＷＢＬ，／ＷＢＬに書込むデータの値に応じた信号を供給する書込回路である。
【００１８】
リードアンプ４０は、読出し用ビット線ＲＢＬを介して、メモリアレイ１０内の行に属する複数のメモリセル１の各々と接続してある。リードアンプ４０は、読出し用ビット線ＲＢＬの電圧に応じて、メモリセル１に記憶されたデータを読出す読出回路である。なお、リードアンプ４０は、インバータ型のアンプを用いる。
【００１９】
アレイ制御回路５０は、Ｒｏｗデコーダ２０、ライトドライバ３０およびリードアンプ４０の動作を制御する制御回路である。アレイ制御回路５０には、クロック信号ＣＬＫ、読出制御信号ＲＥＡＤ、書込制御信号ＷＲＩＴＥ、およびアドレス信号ＡＤＤが入力される。そして、アレイ制御回路５０は、Ｒｏｗデコーダ２０に対してＲｏｗＤｅｃ制御信号を、ライトドライバ３０に対してライト制御信号を、およびリードアンプ４０に対してリード制御信号を各々出力する。
【００２０】
次に、メモリアレイ１０に含まれるメモリセル１の回路構成について詳しく説明する。図２は、本発明の実施の形態１に係る半導体記憶装置のメモリセル１の回路構成を示す回路図である。メモリセル１は、ＭＲＡＭの基本セルであり、トンネル磁気抵抗素子ＭＴＪ０、容量素子Ｃａｐ０、Ｎｍｏｓ（negative-channel  metal  oxide  semiconductor）トランジスタＮ０（第１のｍｏｓトランジスタ）、デジット線ＤＬ、ＮｍｏｓトランジスタＮ１（第２のｍｏｓトランジスタ）、およびＮｍｏｓトランジスタＮ２（第３のｍｏｓトランジスタ）を含んでいる。
【００２１】
トンネル磁気抵抗素子ＭＴＪ０は、一端を読出し用ワード線ＲＷＬに接続し、他端を容量素子Ｃａｐ０に接続してある。トンネル磁気抵抗素子ＭＴＪ０の抵抗値は、磁化の向きによって変化する。この抵抗値の小さい方をＲ、大きい方をＲ＋ΔＲと表わす。ここで、現状の技術ではΔＲ＜Ｒであり、最大でもΔＲ≒Ｒである。本発明の実施の形態では、トンネル磁気抵抗素子ＭＴＪ０の抵抗値がＲのときに“０”が記録され、抵抗値がＲ＋ΔＲのときに、“１”が記憶されているものとする。
【００２２】
容量素子Ｃａｐ０は、トンネル磁気抵抗素子ＭＴＪ０の他端とＮｍｏｓトランジスタＮ０の制御電極との間に接続されている。容量素子Ｃａｐ０は、トンネル磁気抵抗素子ＭＴＪ０とＲＣ回路を構成し、後述するように読出し用ワード線ＲＷＬからＮｍｏｓトランジスタＮ０の制御電極へ入力するワンショットパルスに対するローパスフィルタ回路またはハイパスフィルタ回路として機能する。
【００２３】
ＮｍｏｓトランジスタＮ０は、制御電極が容量素子Ｃａｐ０に、一方の電流電極が読出し用ビット線ＲＢＬに各々接続されている。そして、ＮｍｏｓトランジスタＮ０は、トンネル磁気抵抗素子ＭＴＪ０に記憶したデータに応じてオン状態に切替えることで、予め定められた電圧にプリチャージされた読出し用ビット線ＲＢＬの電圧をグランド電圧にする。
【００２４】
デジット線ＤＬは、トンネル磁気抵抗素子ＭＴＪ０に対して予め定められた角度で交差し、トンネル磁気抵抗素子ＭＴＪ０に対して磁界を発生させるための磁化電流を供給する。
【００２５】
ＮｍｏｓトランジスタＮ１は、制御電極が書込み用ワード線ＷＷＬと接続され、一方の電流電極が書込み用ビット線ＷＢＬと接続され、他方の電流電極がデジット線ＤＬの一端と接続される。なお、書込み用ビット線ＷＢＬは、増幅回路を介して書込み用データバスＷＤＢに接続してある。
【００２６】
ＮｍｏｓトランジスタＮ２は、制御電極が書込み用ワード線ＷＷＬと接続され、一方の電流電極がデジット線の他端と接続され、他方の電流電極が書込み用ビット線／ＷＢＬと接続される。なお、書込み用ビット線／ＷＢＬは、増幅回路を介して書込み用データバス／ＷＤＢに接続してある。
【００２７】
従来のＭＲＡＭでは、トンネル磁気抵抗素子の抵抗値を電流に変換し、それを電流センスアンプで増幅して電圧変換した２つの電圧レベル（電源電圧レベルとグランド電圧レベルとの二つの電圧レベル）で、記憶するデータ“０”と“１”との状態を判別していた。具体的に、従来のＭＲＡＭは、ダミーセルを設け、ダミーセルのトンネル磁気抵抗素子の抵抗値の小さい方と大きい方との合成抵抗値と、読出すメモリセルのトンネル磁気抵抗素子の抵抗値とのそれぞれに電流を流し、抵抗値を電流に変換する。従来のＭＲＡＭは、合成抵抗値を変換した電流を電流センスアンプで２倍に増幅してリファレンス電流を生成し、このリファレンス電流と、読出すメモリセルの電流とを比較して、メモリセルに記憶したデータ“０”または“１”を読出す。
【００２８】
しかし、従来のＭＲＡＭでは、リファレンス電流発生回路、高精度なリードアンプ回路やダミーセルを用いたリファレンスセルなどを備える必要があるので、回路規模が大きくなる。
【００２９】
そこで、本発明の実施の形態１に係る半導体記憶装置１００では、メモリセル１のトンネル磁気抵抗素子ＭＴＪ０の抵抗と容量素子Ｃａｐ０とでローパスフィルタ回路を構成してある。そのため、半導体記憶装置１００では、トンネル磁気抵抗素子ＭＴＪ０の磁気抵抗比（ＭＲ比）で記憶するデータ“０”と“１”との状態を判別して読出す方法に代えて、ローパスフィルタ回路の時定数比で記憶するデータ“０”と“１”との状態を判別して読出す方法を用いている。
【００３０】
つまり、半導体記憶装置１００では、トンネル磁気抵抗素子ＭＴＪ０に入力したワンショットパルスが、ローパスフィルタ回路を通過するか、ローパスフィルタ回路で遮断されるかの２つの状態で、記憶するデータ“０”と“１”との状態を判別する。そして、半導体記憶装置１００は、ローパスフィルタ回路に接続したＮｍｏｓトランジスタＮ０により、予め定められた電圧にプリチャージされた読出し用ビット線ＲＢＬの電圧を変化させて、リードアンプ４０で判別したデータを読出す。よって、半導体記憶装置１００は、読出し用ビット線ＲＢＬをフル振幅させることが可能となり、高精度なリードアンプ回路を必要とせず、ノイズ耐性のある高速読み出しが可能なＭＲＡＭを実現することができる。
【００３１】
また、半導体記憶装置１００は、メモリセル１の入力、および出力信号のすべてをデジタル信号とすることができ、従来のＭＲＡＭようにバイアス電圧の印加や読出し用ビット線からアナログ信号を読出す必要がなく、ＳＲＡＭメモリやレジスタメモリの代替が容易である。
【００３２】
次に、半導体記憶装置１００のメモリセル１からデータを読出す読出し動作の原理についてさらに詳しく説明する。
【００３３】
半導体記憶装置１００のメモリセル１は、トンネル磁気抵抗素子ＭＴＪ０の抵抗値が磁化の向きによって変化する特性を用いて記憶するデータ“０”と“１”との状態を表している。この抵抗値の小さい方をＲ、大きい方をＲ＋ΔＲと表わす。なお、一般的な技術を用いたトンネル磁気抵抗素子ＭＴＪ０のＭＲ比は７０％程度であるので、ΔＲ≒０．７Ｒとなる。
【００３４】
たとえば、半導体記憶装置１００のメモリセル１では、記憶するデータ“０”の状態をトンネル磁気抵抗素子ＭＴＪ０の抵抗値Ｒ、記憶するデータ“１”の状態をトンネル磁気抵抗素子ＭＴＪ０の抵抗値をＲ＋ΔＲとする。
【００３５】
図２に示すトンネル磁気抵抗素子ＭＴＪ０の一端は、読出し用ワード線ＲＷＬに接続され、他端がｍｏｓ容量などで形成される容量素子Ｃａｐ０と、読出し用のＮｍｏｓトランジスタＮ０の制御電極に接続してある。読出し用ワード線ＲＷＬ側から見ると抵抗値Ｒのトンネル磁気抵抗素子ＭＴＪ０と容量値Ｃの容量素子Ｃａｐ０とによって時定数が２πＲＣのローパスフィルタ回路を形成しており、読出し用ワード線ＲＷＬから入力されるワンショットパルス（ＲＷＬ信号）のパルス幅によって、該ワンショットパルス（ＲＷＬ信号）がノードＳＮに伝わる（ローパスフィルタ回路を通過）、伝わらない（ローパスフィルタ回路で遮断）の２つの状態を取ることができる。
【００３６】
図３は、時定数が２πＲＣのローパスフィルタ回路の特性を示すグラフである。図３に示す横軸は周波数（Ｈｚ）、縦軸は入出力の電圧比（Ｖｏｕｔ／Ｖｉｎ）をそれぞれ表わしている。図３に示すグラフでは、時定数が２πＲＣ＝周波数ｆｈで、ローパスフィルタ回路の入出力の電圧比（Ｖｏｕｔ／Ｖｉｎ）が−３ｄＢ低下している。つまり、図３に示すローパスフィルタ回路は、周波数ｆｈ以下の入力信号を通過させるが、周波数ｆｈより大きい入力信号を遮断する。
【００３７】
たとえば、データ“１”を記憶しているトンネル磁気抵抗素子ＭＴＪ０の抵抗値が３０ＫΩ、容量素子Ｃａｐ０の容量値が８ｆＦとすると時定数が１．５０８ｎｓとなり、周期１．５０８ｎｓ以下の高周波パルスをフィルタするローパスフィルタ回路を構成することになる。そのため、スタンバイ状態“０”のワンショットパルス（ＲＷＬ信号）のパルス幅が１ｎｓである場合、該ワンショットパルスは、トンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とで構成されるローパスフィルタ回路により遮断され、ノードＳＮの状態は“０”のままである。
【００３８】
また、データ“０”を記憶しているトンネル磁気抵抗素子ＭＴＪ０の抵抗値が１７．５ＫΩ、容量素子Ｃａｐ０の容量値が８ｆＦとすると時定数が０．８７９ｎｓとなり、周期０．８７９ｎｓ以下の高周波パルスをフィルタするローパスフィルタ回路を構成することになる。そのため、スタンバイ状態“０”のワンショットパルス（ＲＷＬ信号）のパルス幅が１ｎｓである場合、該ワンショットパルスは、トンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とで構成されるローパスフィルタ回路を通過し、ノードＳＮの状態が“０”から“１”、“０”と遷移する。
【００３９】
このようにメモリセル１に記憶するデータ“０”，“１”によるトンネル磁気抵抗素子ＭＴＪ０の抵抗値の差を、ローパスフィルタ回路の時定数の差として変換することで、該ローパスフィルタ回路がワンショットパルスを通過、または遮断させる２つの状態を作り出すことができる。そして、メモリセル１は、ノードＳＮでの２つの状態を増幅するアンプとしてＮｍｏｓトランジスタＮ０を含み、該ＮｍｏｓトランジスタＮ０により、ワンショットパルスの２つの状態を、予め電源電圧にプリチャージしてある読出し用ビット線ＲＢＬをグランドに接地する、接地しないを切替えて“電源電圧レベル”と“グランド電圧レベル”との２つの状態に増幅する。そのため、半導体記憶装置１００は、“電源電圧レベル”と“グランド電圧レベル”との２つの状態をリードアンプ４０で読出すことができ、高精度なリードアンプ回路を必要とせず、ノイズ耐性のある高速読み出しが可能なＭＲＡＭを実現することができる。
【００４０】
次に、半導体記憶装置１００が、メモリセル１に記憶したデータを読出し動作について信号波形を用いてさらに詳しく説明する。図４は、本発明の実施の形態１に係る半導体記憶装置１００がメモリセル１から記憶したデータ“０”を読出す場合の信号波形を示す波形図である。図５は、本発明の実施の形態１に係る半導体記憶装置１００がメモリセル１から記憶したデータ“１”を読出す場合の信号波形を示す波形図である。
【００４１】
図４および図５に示す信号波形は、図中上から順に、読出し用ワード線ＲＷＬに入力するＲＷＬ信号、読出し用ビット線ＲＢＬを予め電源電圧ＶＤＤにプリチャージするスイッチ素子Ｓ１に入力する／ＰＲＥ信号、ノードＳＮのＳＮ信号、読出し用ビット線ＲＢＬのＲＢＬ信号、ＲＢＬ信号を反転増幅したＲＤ＿ｎ信号、ラッチ回路Ｌ１に入力するＲＥ信号、およびラッチ回路Ｌ１から出力するＲＤ信号を図示してある。
【００４２】
まず、半導体記憶装置１００は、スイッチ素子Ｓ１に“Ｌ”レベルの／ＰＲＥ信号を入力することで、読出し用ビット線ＲＢＬを電源電圧レベル（ＶＤＤレベル）にプリチャージする。半導体記憶装置１００は、読出し用ビット線ＲＢＬを電源電圧レベルに保持した状態で、メモリセル１からデータを読出す前に、スイッチ素子Ｓ１に“Ｈ”レベルの／ＰＲＥ信号を入力する。
【００４３】
ノードＳＮは、トンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とで構成されるローパスフィルタ回路の時定数（２πＲＣ）の違いでワンショットパルス（ＲＷＬ信号）の通過と、遮断との２つ状態をとる。そのため、図４に示すノードＳＮのＳＮ信号は、記憶したデータ“０”でトンネル磁気抵抗素子ＭＴＪ０の抵抗値が小さく（たとえば１５ＫΩ）、低周波パルスのワンショットパルス（たとえばパルス幅が１ｎｓ）が通過するため、“０”から“１”に立上がり、“１”から“０”に立下がる信号となる。ノードＳＮのＳＮ信号が“０”から“１”に立上がることで、ＮｍｏｓトランジスタＮ０はオン状態となり、読出し用ビット線ＲＢＬをグランドに接地し、読出し用ビット線ＲＢＬのＲＢＬ信号の電圧レベルを電源電圧レベルの“Ｈ”レベルからグランド電圧レベルの“Ｌ”レベルに下げる。
【００４４】
ＲＤ＿ｎ信号は、読出し用ビット線ＲＢＬのＲＢＬ信号の反転増幅信号であるため、“Ｌ”レベルから“Ｈ”レベルに立上がる波形となる。ラッチ回路Ｌ１は、ＲＥ信号が“Ｌ”レベルから“Ｈ”レベルに立上がるタイミングで、“Ｈ”レベルのＲＤ＿ｎ信号を保持し、メモリセル１の記憶したデータ“０”に対応する”Ｌｏｗ”レベルのＲＤ信号を出力する。なお、読出し用ビット線ＲＢＬは、ＳＮ信号が“１”から“０”に立下がった後、スイッチ素子Ｓ１に再び“Ｈ”レベルの／ＰＲＥ信号を入力することで電源電圧レベルにプリチャージされ、ＲＢＬ信号が“Ｈ”レベルに戻る。
【００４５】
図５に示すノードＳＮのＳＮ信号は、記憶したデータ“１”でトンネル磁気抵抗素子ＭＴＪ０の抵抗値が大きく（たとえば３０ＫΩ）、高周波パルスのワンショットパルス（たとえばパルス幅が１ｎｓ）が遮断されるため、破線のような波形とならず“０”のままの信号となる。ノードＳＮのＳＮ信号が“０”のままであるので、ＮｍｏｓトランジスタＮ０はオフ状態のままとなり、読出し用ビット線ＲＢＬのＲＢＬ信号が破線のような波形とならず、電源電圧レベルの“Ｈ”レベルのまま維持される。
【００４６】
ＲＤ＿ｎ信号は、読出し用ビット線ＲＢＬのＲＢＬ信号の反転増幅信号であるため、破線のような波形とならず“Ｌ”レベルのまま維持される。ラッチ回路Ｌ１は、ＲＥ信号が“Ｌ”レベルから“Ｈ”レベルに立上がるタイミングで、“Ｌ”レベルのＲＤ＿ｎ信号を保持し、メモリセル１の記憶したデータ“１”に対応する”Ｈｉｇｈ”レベルのＲＤ信号を出力する。
【００４７】
リードアンプ４０は、前述したように読出し用ビット線ＲＢＬの電流をセンスアンプしてメモリセル１の記憶したデータを読出すのではなく、電圧レベルを検知してメモリセル１の記憶したデータを読出すので高精度なリードアンプ回路を必要とせず、通常のインバータで構成することが可能となり、ノイズ耐性のある高速読み出しが可能なＭＲＡＭを実現することができる。
【００４８】
次に、半導体記憶装置１００のメモリセル１にデータを書込む書込み動作の原理についてさらに詳しく説明する。
【００４９】
図６は、本発明の実施の形態１に係る半導体記憶装置１００がメモリセル１にデータ“１”を書込む場合の構成を示す概略図である。図７は、本発明の実施の形態１に係る半導体記憶装置１００がメモリセル１にデータ“０”を書込む場合の構成を示す概略図である。図６および図７に示すメモリセル１は、書込み用ワード線ＷＷＬに対して略４５度斜めにデジット線ＤＬを配置し、書込み用ワード線ＷＷＬおよび読出し用ワード線ＲＷＬと直交し、書込み用ビット線ＷＢＬ，／ＷＢＬと平行に配線してある。なお、デジット線ＤＬは、後述するようトンネル磁気抵抗素子ＭＴＪ０の下層に配線してある。
【００５０】
デジット線ＤＬは、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２に接続され、メモリセル１にデータを書込むときにＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２をオン状態にすることで、書込み用ビット線ＷＢＬと書込み用ビット線／ＷＢＬを導通させる。デジット線ＤＬを介して書込み用ビット線ＷＢＬと書込み用ビット線／ＷＢＬを導通させることで、デジット線ＤＬに正または負の方向に電流を流すことができる。つまり、デジット線ＤＬは、正または負の方向に電流を流すことで、トンネル磁気抵抗素子ＭＴＪ０に対して２つの方向に磁場を与えることができる。
【００５１】
具体的に、図６に示すメモリセル１では、メモリセル１に“１”のデータを書込むので、書込み用ビット線ＷＢＬに“Ｈｉｇｈ”レベルのＷＤＢ信号を入力し、書込み用ビット線／ＷＢＬに“Ｌｏｗ”レベルの／ＷＤＢ信号を入力する。なお、メモリセル１にデータを書込むとき以外のスタンバイ状態のとき、書込み用ビット線ＷＢＬ，／ＷＢＬには、共に“Ｌｏｗ”レベルのＷＤＢ信号が入力される。
【００５２】
そして、メモリセル１にデータを書込むとき、書込み用ワード線ＷＷＬに“Ｈ”レベルの信号を入力して、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２をオン状態にすることで、書込み用ビット線ＷＢＬと書込み用ビット線／ＷＢＬを導通させ、書込み用ビット線ＷＢＬから書込み用ビット線／ＷＢＬへの方向に電流を流し、トンネル磁気抵抗素子ＭＴＪ０に対して図中上方向の磁場を与える。
【００５３】
図７に示すメモリセル１では、メモリセル１に“０”のデータを書込むので、書込み用ビット線ＷＢＬに“Ｌｏｗ”レベルのＷＤＢ信号を入力し、書込み用ビット線／ＷＢＬに“Ｈｉｇｈ”レベルの／ＷＤＢ信号を入力する。
【００５４】
そして、メモリセル１にデータを書込むとき、書込み用ワード線ＷＷＬに“Ｈ”レベルの信号を入力して、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２をオン状態にすることで、書込み用ビット線ＷＢＬと書込み用ビット線／ＷＢＬを導通させ、書込み用ビット線／ＷＢＬから書込み用ビット線ＷＢＬへの方向に電流を流し、トンネル磁気抵抗素子ＭＴＪ０に対して図中下方向の磁場を与える。
【００５５】
トンネル磁気抵抗素子ＭＴＪ０は、２つの方向に磁場を与えることで、磁化の向きを書換えることができ、抵抗値の小さいデータ“０”の状態と、抵抗値の大きいデータ“１”の状態とを書込むことが可能となる。
【００５６】
２つの方向に磁場を与えることで、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きを書換えることについて、図を用いて説明する。図８は、トンネル磁気抵抗素子ＭＴＪ０のアステロイド曲線を示す図である。図９は、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きを説明するための模式図である。
【００５７】
図８に示すアステロイド曲線は、トンネル磁気抵抗素子ＭＴＪ０の磁化容易軸、磁化困難軸および保磁力曲線が図示されている。トンネル磁気抵抗素子ＭＴＪ０の磁化容易軸および磁化困難軸に対して略４５度の方向に、デジット線ＤＬの方向がある。
【００５８】
トンネル磁気抵抗素子ＭＴＪ０の磁化の向きは、メモリセル１にデータを書込むとき以外のスタンバイ状態のとき、図中のIIIの方向またはVIの方向にある。デジット線ＤＬは、図中のIIの方向−IVの方向に配線されているため、たとえば図９（ａ）に示すようにIVの方向からIIの方向へ電流を流すと、右ねじの法則に従い、デジット線ＤＬの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きがIの方向となる。トンネル磁気抵抗素子ＭＴＪ０の磁化の向きは、Iの方向となった後、デジット線ＤＬに流す電流を止めると、磁化容易軸のIIIの方向となり安定する。
【００５９】
逆に、図９（ｂ）に示すようにIIの方向からIVの方向へ電流を流すと、右ねじの法則に従い、デジット線ＤＬの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きがVの方向となる。トンネル磁気抵抗素子ＭＴＪ０の磁化の向きは、Vの方向となった後、デジット線ＤＬに流す電流を止めると、磁化容易軸のVIの方向となり安定する。
【００６０】
前述したように、半導体記憶装置１００は、デジット線ＤＬに流す電流の向きを変えることで、２つの方向に磁場を与え、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きを書換えることができる。
【００６１】
次に、本発明の実施の形態１に係る半導体記憶装置１００のメモリセル１のレイアウトについて説明する。図１０は、本発明の実施の形態１に係る半導体記憶装置１００のメモリセル１のトランジスタ層および配線層のレイアウトを示す平面図である。図１１は、本発明の実施の形態１に係る半導体記憶装置１００のメモリセル１のトンネル磁気抵抗素子ＭＴＪ０および配線層のレイアウトを示す平面図である。図１２は、図１０および図１１のＡ−Ａ面での断面を示す断面図である。図１３は、図１１のＢ−Ｂ面での断面を示す断面図である。
【００６２】
図１０に示すメモリセル１には、トランジスタ層にＮｍｏｓトランジスタＮ０、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２、Ｎｍｏｓ容量で形成した容量素子Ｃａｐ０が配置されている。さらに、メモリセル１には、ＮｍｏｓトランジスタＮ０上の第２メタル層に読出し用ビット線ＲＢＬ、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２上近傍の第２メタル層に書込み用ビット線ＷＢＬ，／ＷＢＬが配置されている。また、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと平行する方向で、ＮｍｏｓトランジスタＮ１とＮｍｏｓトランジスタＮ２とを跨ぐ第３メタル層の位置に、デジット線ＤＬが配置されている。さらに、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと直交する方向で、ＮｍｏｓトランジスタＮ２および容量素子Ｃａｐ０上の第４メタル層に書込み用ワード線ＷＷＬおよびグランド配線ＶＳＳ、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ０上の第４メタル層に読出し用ワード線ＲＷＬが配置されている。
【００６３】
図１１に示すメモリセル１には、第３メタル層のデジット線ＤＬおよび第４メタル層の書込み用ワード線ＷＷＬに対して磁化容易軸が略４５度傾いてトンネル磁気抵抗素子ＭＴＪ０が配置されている。
【００６４】
図１２では、図１０および図１１のＡ−Ａ面での断面を示し、トランジスタ層（Ｔｒ．層）、第１メタル層（１Ｍｅｔａｌ層）、第２メタル層（２Ｍｅｔａｌ層）、第３メタル層（３Ｍｅｔａｌ層）、および第４メタル層（４Ｍｅｔａｌ層）のレイアウトを図示してある。トランジスタ層は、Ｐ型半導体基板ＰｓｕｂにＮｍｏｓトランジスタＮ０などが形成してある。第１メタル層には、ノードＳＮと接続する配線が、第２メタル層には、書込み用ビット線ＷＢＬ，／ＷＢＬ、読出し用ビット線ＲＢＬおよびノードＳＮと接続する配線が形成してある。第３メタル層には、デジット線ＤＬおよびノードＳＮと接続する配線、第４メタル層には、読出し用ワード線ＲＷＬが形成してある。なお、第３メタル層と第４メタル層との間には、トンネル磁気抵抗素子ＭＴＪ０が形成してある。
【００６５】
図１３では、図１１のＢ−Ｂ面での断面を示し、トランジスタ層（Ｔｒ．層）、第１メタル層（１Ｍｅｔａｌ層）、第２メタル層（２Ｍｅｔａｌ層）、第３メタル層（３Ｍｅｔａｌ層）、および第４メタル層（４Ｍｅｔａｌ層）のレイアウトを図示してある。トランジスタ層は、Ｐ型半導体基板ＰｓｕｂにＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２などが形成してある。第１メタル層には、デジット線ＤＬ、書込み用ビット線ＷＢＬ、および第２メタル層の書込み用ビット線／ＷＢＬと接続する配線が、第２メタル層には、書込み用ビット線／ＷＢＬが形成してある。第３メタル層には、デジット線ＤＬ、第４メタル層には、読出し用ワード線ＲＷＬが形成してある。なお、トランジスタ層上には、書込み用ワード線ＷＷＬが形成してある。
【００６６】
以上のように、本発明の実施の形態１に係る半導体記憶装置１００は、トンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とで構成するＲＣ回路で、読出し用ワード線ＲＷＬに入力した予め定められた幅のワンショットパルスを通過させるか否かを制御することで、メモリセル１に記憶したデータを読出すので、リファレンス電流発生回路、高精度なリードアンプ回路やダミーセルを用いたリファレンスセルなどを備える必要がない。そのため、本発明の実施の形態１に係る半導体記憶装置１００は、回路規模を大きくすることなく、半導体基板上に混載することが容易となる。
【００６７】
なお、本発明の実施の形態１に係る半導体記憶装置１００では、メモリセル１に含まれるｍｏｓトランジスタはすべてＮｍｏｓであった。本発明はこれに限られるものではなく、データの書込み時に用いるＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２をＰｍｏｓ（positive  channel  Metal  Oxide  Semiconductor）で構成してもよい。ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２をＰｍｏｓで構成することで、データの書込み時、デジット線ＤＬを電源電圧ＶＤＤレベルに近い電圧レベルの状態でデータの書込み動作が可能となる。
【００６８】
また、本発明の実施の形態１に係る半導体記憶装置１００では、リードアンプ４０にインバータ型のアンプを用いていた。本発明はこれに限られるものではなく、クロスカップル型のアンプでもよい。リードアンプ４０にクロスカップル型のアンプを用いた場合、データの読出し動作が、インバータ型のアンプを用いた場合に比べて高速になる。
【００６９】
さらに、本発明の実施の形態１に係る半導体記憶装置１００では、読出し用ワード線ＲＷＬと容量素子Ｃａｐ０との間に、１つのトンネル磁気抵抗素子ＭＴＪ０（１ビット分）を接続した構成であった。本発明はこれに限られるものではなく、読出し用ワード線ＲＷＬと容量素子Ｃａｐ０との間に、複数のトンネル磁気抵抗素子ＭＴＪ０（ｎビット分）を並列に接続した構成であってもよい。複数のトンネル磁気抵抗素子ＭＴＪ０を並列に接続することで、ＲＣ回路を構成する容量素子Ｃａｐ０の容量を小さくすることが可能となり、半導体記憶装置１００の回路規模を小さくすることができる。
【００７０】
（実施の形態２）
本発明の実施の形態２に係る半導体記憶装置は、実施の形態１に係るメモリセル１のノードＳＮにインバータを設けた構成である。図１４は、本発明の実施の形態２に係る半導体記憶装置のメモリセルの回路構成を示す回路図である。図１４に示すメモリセル１は、容量素子Ｃａｐ０とＮｍｏｓトランジスタＮ０の制御電極との間にインバータｉｎｖ０を設け、ノードＳＮのＳＮ信号をインバータｉｎｖ０で反転してＮｍｏｓトランジスタＮ０の制御電極に入力する。なお、本発明の実施の形態２に係る半導体記憶装置は、メモリセル１にインバータｉｎｖ０を設けてある以外、実施の形態１に係る半導体記憶装置１００と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。
【００７１】
次に、本発明の実施の形態２に係る半導体記憶装置が、メモリセル１に記憶したデータの読出し動作について信号波形を用いてさらに詳しく説明する。図１５は、本発明の実施の形態２に係る半導体記憶装置がメモリセル１から記憶したデータ“０”を読出す場合の信号波形を示す波形図である。図１６は、本発明の実施の形態２に係る半導体記憶装置がメモリセル１から記憶したデータ“１”を読出す場合の信号波形を示す波形図である。
【００７２】
図１５および図１６に示す信号波形は、図中上から順に、読出し用ワード線ＲＷＬに入力する／ＲＷＬ信号、読出し用ビット線ＲＢＬを予め電源電圧ＶＤＤにプリチャージするスイッチ素子Ｓ１に入力する／ＰＲＥ信号、ノードＳＮのＳＮ信号、インバータｉｎｖ０から出力される／ＳＮ信号、読出し用ビット線ＲＢＬのＲＢＬ信号、ＲＢＬ信号を反転増幅したＲＤ＿ｎ信号、ラッチ回路Ｌ１に入力するＲＥ信号、およびラッチ回路Ｌ１から出力するＲＤ信号を図示してある。
【００７３】
まず、本発明の実施の形態２に係る半導体記憶装置は、スイッチ素子Ｓ１に“Ｌ”レベルの／ＰＲＥ信号を入力することで、読出し用ビット線ＲＢＬを電源電圧レベル（ＶＤＤレベル）にプリチャージする。半導体記憶装置は、読出し用ビット線ＲＢＬを電源電圧レベルに保持した状態で、メモリセル１からデータを読出す前に、スイッチ素子Ｓ１に“Ｈ”レベルの／ＰＲＥ信号を入力する。
【００７４】
ノードＳＮは、トンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とで構成されるローパスフィルタ回路の時定数（２πＲＣ）の違いで読出し用ワード線ＲＷＬに入力するワンショットパルス（／ＲＷＬ信号）の通過と、遮断との２つ状態をとる。なお、ワンショットパルス（／ＲＷＬ信号）は、ワンショットパルス（ＲＷＬ信号）の反転信号である。そのため、図１５に示すノードＳＮのＳＮ信号は、記憶したデータ“０”でトンネル磁気抵抗素子ＭＴＪ０の抵抗値が小さく（たとえば１５ＫΩ）、低周波パルスのワンショットパルス（たとえばパルス幅が１ｎｓ）が通過するため、“１”から“０”に立下がり、“０”から“１”に立上がる信号となる。
【００７５】
ノードＳＮのＳＮ信号は、ローパスフィルタ回路の時定数により矩形波の形が崩れる。そこで、ＳＮ信号をインバータｉｎｖ０で反転させることで、矩形波の／ＳＮ信号にすることができる。／ＳＮ信号が“０”から“１”に立上がることで、ＮｍｏｓトランジスタＮ０はオン状態となり、読出し用ビット線ＲＢＬをグランドに接地し、読出し用ビット線ＲＢＬのＲＢＬ信号の電圧レベルを電源電圧レベルの“Ｈ”レベルからグランド電圧レベルの“Ｌ”レベルに下げる。
【００７６】
ＲＤ＿ｎ信号は、読出し用ビット線ＲＢＬのＲＢＬ信号の反転増幅信号であるため、“Ｌ”レベルから“Ｈ”レベルに立上がる波形となる。ラッチ回路Ｌ１は、ＲＥ信号が“Ｌ”レベルから“Ｈ”レベルに立上がるタイミングで、“Ｈ”レベルのＲＤ＿ｎ信号を保持し、メモリセル１の記憶したデータ“０”に対応する”Ｌｏｗ”レベルのＲＤ信号を出力する。なお、読出し用ビット線ＲＢＬは、ＳＮ信号が“１”から“０”に立下がった後、スイッチ素子Ｓ１に再び“Ｌ”レベルの／ＰＲＥ信号を入力することで電源電圧レベルにプリチャージされ、ＲＢＬ信号が“Ｈ”レベルに戻る。
【００７７】
図１６に示すノードＳＮのＳＮ信号は、記憶したデータ“１”でトンネル磁気抵抗素子ＭＴＪ０の抵抗値が大きく（たとえば３０ＫΩ）、高周波パルスのワンショットパルス（たとえばパルス幅が１ｎｓ）が遮断されるため、破線のような波形とならず“１”のままの信号となる。ＳＮ信号をインバータｉｎｖ０で反転させた／ＳＮ信号は“０”のままの信号となる。／ＳＮ信号が“０”のままであるので、ＮｍｏｓトランジスタＮ０はオフ状態のままとなり、読出し用ビット線ＲＢＬのＲＢＬ信号が破線のような波形とならず、電源電圧レベルの“Ｈ”レベルのまま維持される。
【００７８】
ＲＤ＿ｎ信号は、読出し用ビット線ＲＢＬのＲＢＬ信号の反転増幅信号であるため、破線のような波形とならず“Ｌ”レベルのまま維持される。ラッチ回路Ｌ１は、ＲＥ信号が“Ｌ”レベルから“Ｈ”レベルに立上がるタイミングで、“Ｌ”レベルのＲＤ＿ｎ信号を保持し、メモリセル１の記憶したデータ“１”に対応する”Ｈｉｇｈ”レベルのＲＤ信号を出力する。
【００７９】
以上のように、本発明の実施の形態２に係る半導体記憶装置は、メモリセル１にインバータｉｎｖ０を設けることで、ＳＮ信号を矩形波の／ＳＮ信号にしてＮｍｏｓトランジスタＮ０の制御電極に入力することができ、ローパスフィルタ回路によるフィルタ効果を高めることができる。
【００８０】
（実施の形態３）
本発明の実施の形態１に係る半導体記憶装置１００は、メモリセル１にＮｍｏｓ容量を用いた容量素子Ｃａｐ０を含んでいる。しかし、本発明の実施の形態３では、Ｎｍｏｓ容量を用いた容量素子Ｃａｐ０に代えてＭＯＭ（Metal  Oxide  Metal）容量またはＭＩＭ（Metal  Insulator  Metal）容量を用いた容量素子Ｃａｐ０をメモリセル１に含んだ半導体記憶装置について説明する。
【００８１】
図１７は、本発明の実施の形態３に係る半導体記憶装置の２つのメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。図１８は、本発明の実施の形態３に係る半導体記憶装置の２つのメモリセルのトンネル磁気抵抗素子および配線層のレイアウトを示す平面図である。図１９は、図１７のＣ−Ｃ面での断面を示す断面図である。なお、本発明の実施の形態３に係る半導体記憶装置は、Ｎｍｏｓ容量を用いた容量素子Ｃａｐ０に代えてＭＯＭ容量を用いた容量素子Ｃａｐ０を含んでいる以外、実施の形態１に係る半導体記憶装置１００と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。
【００８２】
図１７に示すメモリセル１には、トランジスタ層にＮｍｏｓトランジスタＮ０、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２が配置されている。２つのメモリセル１（２ビット分のメモリセル１）は、ＮｍｏｓトランジスタＮ０同士が、図中の水平方向に隣合うように配置されている。つまり、実施の形態３に係るメモリセル１では、実施の形態１に係るメモリセル１でＮｍｏｓ容量を用いた容量素子Ｃａｐ０を形成した位置に、別のメモリセル１のＮｍｏｓトランジスタＮ０を配置することができる。そのため、実施の形態３に係るメモリセル１の回路規模を、実施の形態１に係るメモリセル１の回路規模に比べて小さくすることができる。
【００８３】
さらに、図１７に示すメモリセル１には、ＮｍｏｓトランジスタＮ０上の第２メタル層に第０ビット目の読出し用ビット線ＲＢＬ＜０＞と、第１ビット目の読出し用ビット線ＲＢＬ＜１＞が配置されている。また、メモリセル１には、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２上の第２メタル層に各々のビットの書込み用ビット線ＷＢＬ，／ＷＢＬが配置されている。さらに、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと平行する方向で、ＮｍｏｓトランジスタＮ１とＮｍｏｓトランジスタＮ２とを跨ぐ第３メタル層の位置に、デジット線ＤＬが配置されている。また、メモリセル１には、ノードＳＮとグランド配線ＶＳＳとで形成されるＭＯＭ容量を用いた容量素子Ｃａｐ０が配置されている。
【００８４】
図１８に示すメモリセル１には、第３メタル層のデジット線ＤＬおよび第４メタル層のグランド配線ＶＳＳに対して磁化容易軸が略４５度傾いてトンネル磁気抵抗素子ＭＴＪ０が配置されている。なお、グランド配線ＶＳＳに平行して第４メタル層に読出し用ワード線ＲＷＬおよび書込み用ワード線ＷＷＬが配置してある。
【００８５】
図１９では、図１７のＣ−Ｃ面での断面を示し、トランジスタ層（Ｔｒ．層）、第１メタル層（１Ｍｅｔａｌ層）、第２メタル層（２Ｍｅｔａｌ層）、第３メタル層（３Ｍｅｔａｌ層）、および第４メタル層（４Ｍｅｔａｌ層）のレイアウトを図示してある。トランジスタ層は、Ｐ型半導体基板ＰｓｕｂにノードＳＮに接続する配線が形成してある。第１メタル層および第２メタル層にも、ノードＳＮと接続する配線が形成してある。第３メタル層には、ノードＳＮと接続する配線、該配線の両側にグランド配線ＶＳＳが形成され、金属−酸化物−金属のＭＯＭ容量を用いた容量素子Ｃａｐ０を構成している。第４メタル層には、読出し用ワード線ＲＷＬが形成してある。なお、第３メタル層と第４メタル層との間には、トンネル磁気抵抗素子ＭＴＪ０、およびトンネル磁気抵抗素子ＭＴＪ０とノードＳＮとを繋ぐデジット線ＤＬが形成してある。
【００８６】
ノードＳＮと接続する配線と、グランド配線ＶＳＳとで構成される容量素子Ｃａｐ０は、絶縁層に酸化物を用いているためＭＯＭ容量であるが、本発明はこれに限定されるものではなく、酸化物以外の絶縁体でもよく、金属−絶縁体−金属のＭＩＭ容量となる。
【００８７】
以上のように、本発明の実施の形態３に係る半導体記憶装置では、Ｎｍｏｓ容量を用いた容量素子Ｃａｐ０に代えてＭＯＭ容量またはＭＩＭ容量を用いた容量素子Ｃａｐ０をメモリセル１に含んでいるので、回路規模をより小さくすることができる。
【００８８】
（変形例）
ＭＩＭ容量を用いた容量素子Ｃａｐ０は、図１７〜図１９に示した構成に限定されるものではなく、実施の形態１に係るメモリセル１でＮｍｏｓ容量を用いた容量素子Ｃａｐ０を形成した位置に設けてもよい。図２０は、本発明の実施の形態３の変形例に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。図２１は、図２０のＤ−Ｄ面での断面を示す断面図である。
【００８９】
図２０に示すメモリセル１には、トランジスタ層にＮｍｏｓトランジスタＮ０、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２、ＭＩＭ容量で形成した容量素子Ｃａｐ０が配置されている。さらに、メモリセル１には、ＭＩＭ容量およびＮｍｏｓトランジスタＮ０上の第１メタル層に読出し用ビット線ＲＢＬ、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２上近傍の第１メタル層に書込み用ビット線ＷＢＬ，／ＷＢＬが配置されている。また、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと平行する方向で、ＮｍｏｓトランジスタＮ１とＮｍｏｓトランジスタＮ２とを跨ぐ第２メタル層の位置に、デジット線ＤＬが配置されている。さらに、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと直交する方向で、ＮｍｏｓトランジスタＮ２および容量素子Ｃａｐ０上の第３メタル層に書込み用ワード線ＷＷＬおよびグランド配線ＶＳＳ、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ０上の第３メタル層に読出し用ワード線ＲＷＬが配置されている。ＭＩＭ容量で形成した容量素子Ｃａｐ０には、第１メタル層にノードＳＮと接続する配線が配置されている。
【００９０】
図２１では、図２０のＤ−Ｄ面での断面を示し、トランジスタ層（Ｔｒ．層）、ＢＬ層、ル層（１Ｍｅｔａｌ層）、第２メタル層（２Ｍｅｔａｌ層）、および第３メタル層（３Ｍｅｔａｌ層）のレイアウトを図示してある。トランジスタ層は、Ｐ型半導体基板ＰｓｕｂにＮｍｏｓトランジスタＮ０などが形成してある。ＢＬ層には、ＮｍｏｓトランジスタＮ０と接続してあるグランド配線ＶＳＳが形成してある。第１メタル層および第２メタル層には、ノードＳＮと接続する配線が形成してある。第３メタル層には、グランド配線ＶＳＳ、書込み用ワード線ＷＷＬ、および読出し用ワード線ＲＷＬが形成してある。なお、ＭＩＭ容量で形成した容量素子Ｃａｐ０は、第１メタル層のノードＳＮと接続する配線と、ＮｍｏｓトランジスタＮ０と接続した配線と、両配線に挟まれた絶縁体とで構成してある。
【００９１】
（実施の形態４）
本発明の実施の形態１に係る半導体記憶装置１００では、メモリセル１にＮｍｏｓ容量を用いた容量素子Ｃａｐ０を含んでいる。しかし、本発明の実施の形態４では、Ｎｍｏｓ容量を用いた容量素子Ｃａｐ０に代えてＤＲＡＭ（Dynamic  Random  Access  Memory）を混載した場合のＤＲＡＭ容量を用いた容量素子Ｃａｐ０をメモリセル１に含んだ半導体記憶装置について説明する。
【００９２】
図２２は、本発明の実施の形態４の変形例に係る半導体記憶装置のメモリセルのトランジスタ層および配線層のレイアウトを示す平面図である。図２３は、図２２のＤ−Ｄ面での断面を示す断面図である。なお、本発明の実施の形態４に係る半導体記憶装置は、Ｎｍｏｓ容量を用いた容量素子Ｃａｐ０に代えてＤＲＡＭ容量を用いた容量素子Ｃａｐ０を含んでいる以外、実施の形態１に係る半導体記憶装置１００と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。
【００９３】
図２２に示すメモリセル１には、トランジスタ層にＮｍｏｓトランジスタＮ０、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２、ＤＲＡＭセルが配置されている。さらに、メモリセル１には、ＤＲＡＭセルおよびＮｍｏｓトランジスタＮ０上の第１メタル層に読出し用ビット線ＲＢＬ、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２上近傍の第１メタル層に書込み用ビット線ＷＢＬ，／ＷＢＬが配置されている。また、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと平行する方向で、ＮｍｏｓトランジスタＮ１とＮｍｏｓトランジスタＮ２とを跨ぐ第２メタル層の位置に、デジット線ＤＬが配置されている。さらに、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと直交する方向で、ＮｍｏｓトランジスタＮ２およびＤＲＡＭセル上の第３メタル層に書込み用ワード線ＷＷＬおよびグランド配線ＶＳＳ、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ０上の第３メタル層に読出し用ワード線ＲＷＬが配置されている。ＤＲＡＭセルには、ＢＬ層にノードＳＮと接続する配線が配置されている。
【００９４】
図２３では、図２２のＤ−Ｄ面での断面を示し、トランジスタ層（Ｔｒ．層）、ＢＬ層、ル層（１Ｍｅｔａｌ層）、第２メタル層（２Ｍｅｔａｌ層）、および第３メタル層（３Ｍｅｔａｌ層）のレイアウトを図示してある。トランジスタ層は、Ｐ型半導体基板ＰｓｕｂにＮｍｏｓトランジスタＮ０などが形成してある。ＢＬ層には、ＮｍｏｓトランジスタＮ０およびノードＳＮに接続してある配線が形成してある。第１メタル層および第２メタル層には、ノードＳＮと接続する配線が形成してある。第３メタル層には、グランド配線ＶＳＳ、書込み用ワード線ＷＷＬ、および読出し用ワード線ＲＷＬが形成してある。なお、トランジスタ層には、ＤＲＡＭセルが混載してあり、トレンチ型のＤＲＡＭ容量が形成してあり、当該ＤＲＡＭ容量を容量素子Ｃａｐ０として用いる。
【００９５】
本発明の実施の形態４に係る半導体記憶装置は、ＤＲＡＭを混載する場合に、ＤＲＡＭ容量を用いた容量素子Ｃａｐ０をメモリセル１に含んでいるので、ＤＲＡＭセルを形成する工程で容量素子Ｃａｐ０を形成することができるため、Ｎｍｏｓ容量を用いた容量素子Ｃａｐ０に比べて小さく形成することができる。
【００９６】
なお、ＤＲＡＭ容量を用いた容量素子Ｃａｐ０は、トレンチ型のＤＲＡＭ容量に限定されるものではなく、スタック型のＤＲＡＭ容量でもよい。また、本発明の実施の形態４に係る半導体記憶装置は、揮発性メモリを混載する場合でもよく、容量素子Ｃａｐ０を揮発性メモリの容量で形成してもよい。
【００９７】
（実施の形態５）
本発明の実施の形態１に係る半導体記憶装置１００のメモリセル１は、書込み用ワード線ＷＷＬに対して略４５度斜めに配置してあるデジット線ＤＬの１軸の配線を用いて、トンネル磁気抵抗素子ＭＴＪ０にデータを書込む。しかし、本発明の実施の形態５では、トンネル磁気抵抗素子に対して２軸の配線を用いて、トンネル磁気抵抗素子にデータを書込むメモリセル１を含んだ半導体記憶装置について説明する。
【００９８】
図２４は、本発明の実施の形態５に係る半導体記憶装置のメモリセル１の回路構成を示す回路図である。メモリセル１は、ＭＲＡＭの基本セルであり、トンネル磁気抵抗素子ＭＴＪ０、容量素子Ｃａｐ０、ＮｍｏｓトランジスタＮ０、ＮｍｏｓトランジスタＮ１、およびＮｍｏｓトランジスタＮ２を含んでいる。メモリセル１は、デジット線ＤＬとして利用するトンネル磁気抵抗素子ＭＴＪ０と平行な読出し用ワード線ＲＷＬと、トンネル磁気抵抗素子ＭＴＪ０と直交するビット線ＢＬとを含み、ビット線ＢＬは、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２に接続されている。なお、本発明の実施の形態５に係る半導体記憶装置は、トンネル磁気抵抗素子に対して２軸の配線（読出し用ワード線ＲＷＬ，ビット線ＢＬ）の構成が異なる以外、実施の形態１に係る半導体記憶装置１００と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。また、本発明の実施の形態５に係る半導体記憶装置は、データの書込み動作以外、実施の形態１に係る半導体記憶装置１００と同じであるため、以下データの書込み動作のみ説明する。
【００９９】
図２５は、２軸の配線を用いて、トンネル磁気抵抗素子にデータを書込む書込み動作を説明するための模式図である。なお、読出し用ワード線ＲＷＬと、ビット線ＢＬとは直交し、読出し用ワード線ＲＷＬとビット線ＢＬとの間にトンネル磁気抵抗素子ＭＴＪ０が配置されている。
【０１００】
たとえば、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きは、図２５（ａ）に示すようにα方向に向いている。そして、図２５（ｂ）に示すように読出し用ワード線ＲＷＬにα方向の電流を流すと、右ねじの法則に従い、読出し用ワード線ＲＷＬの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きがβ方向（α方向に対して略９０度時計回りに回転した方向）となる。
【０１０１】
次に、図２５（ｃ）に示すように読出し用ワード線ＲＷＬにα方向の電流を流すと共にビット線ＢＬにγ方向（α方向に対して略１８０度時計回りに回転した方向）の電流を流すと、右ねじの法則に従い、読出し用ワード線ＲＷＬおよびビット線ＢＬの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きがδ方向（β方向に対して略４５度時計回りに回転した方向）となる。
【０１０２】
次に、図２５（ｄ）に示すようにビット線ＢＬにのみγ方向の電流を流すと、右ねじの法則に従い、読出し用ワード線ＲＷＬおよびビット線ＢＬの周りに矢印の向きの磁場が形成され、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きがθ方向（δ方向に対して略４５度時計回りに回転した方向）となる。
【０１０３】
次に、ビット線ＢＬに流れる電流を停止することで、トンネル磁気抵抗素子ＭＴＪ０の磁化の向きは、図２５（ｅ）に示すようにθ方向に向きとなる。つまり、メモリセル１は、読出し用ワード線ＲＷＬおよびビット線ＢＬの２軸の配線を用いて、α方向に向いていたトンネル磁気抵抗素子ＭＴＪ０の磁化の向きを、θ方向に書換えることで、トンネル磁気抵抗素子ＭＴＪ０にデータを書込むことができる。
【０１０４】
次に、本発明の実施の形態５に係る半導体記憶装置のメモリセル１のレイアウトについて説明する。図２６は、本発明の実施の形態５に係る半導体記憶装置のメモリセル１のトランジスタ層および配線層のレイアウトを示す平面図である。図２７は、本発明の実施の形態５に係る半導体記憶装置のメモリセル１のトンネル磁気抵抗素子ＭＴＪ０および配線層のレイアウトを示す平面図である。
【０１０５】
図２６に示すメモリセル１には、トランジスタ層にＮｍｏｓトランジスタＮ０、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２、Ｎｍｏｓ容量で形成した容量素子Ｃａｐ０が配置されている。さらに、メモリセル１には、ＮｍｏｓトランジスタＮ０上の第２メタル層に読出し用ビット線ＲＢＬ、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ２上近傍の第２メタル層に書込み用ビット線ＷＢＬ，／ＷＢＬが配置されている。また、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと平行する方向で、ＮｍｏｓトランジスタＮ１とＮｍｏｓトランジスタＮ２とを跨ぐ第３メタル層の位置に、ビット線ＢＬが配置されている。さらに、メモリセル１には、書込み用ビット線ＷＢＬ，／ＷＢＬと直交する方向で、ＮｍｏｓトランジスタＮ２および容量素子Ｃａｐ０上の第４メタル層に書込み用ワード線ＷＷＬおよびグランド配線ＶＳＳ、ＮｍｏｓトランジスタＮ１およびＮｍｏｓトランジスタＮ０上の第４メタル層に読出し用ワード線ＲＷＬ（デジット線ＤＬ）が配置されている。
【０１０６】
図２７に示すメモリセル１には、第３メタル層のビット線ＢＬに対して磁化容易軸が直交し、第４メタル層の読出し用ワード線ＲＷＬに対して磁化容易軸が平行となるようにトンネル磁気抵抗素子ＭＴＪ０が配置されている。
【０１０７】
以上のように、本発明の実施の形態５に係る半導体記憶装置のメモリセル１では、読出し用ワード線ＲＷＬおよびビット線ＢＬの２軸の配線を用いても、トンネル磁気抵抗素子ＭＴＪ０にデータを書込むことができ、実施の形態１に係る半導体記憶装置１００と同様の効果を得ることができる。
【０１０８】
（実施の形態６）
本発明の実施の形態１に係る半導体記憶装置１００のメモリセル１は、トンネル磁気抵抗素子ＭＴＪ０の抵抗と容量素子Ｃａｐ０とでローパスフィルタ回路を構成してある。しかし、本発明の実施の形態６では、トンネル磁気抵抗素子ＭＴＪ０の抵抗と容量素子Ｃａｐ０とでハイパスフィルタ回路を構成するメモリセル１を含んだ半導体記憶装置について説明する。
【０１０９】
図２８は、本発明の実施の形態６に係る半導体記憶装置のメモリセル１の回路構成を示す回路図である。メモリセル１は、ＭＲＡＭの基本セルであり、トンネル磁気抵抗素子ＭＴＪ０、容量素子Ｃａｐ０、ＮｍｏｓトランジスタＮ０（第１のｍｏｓトランジスタ）、デジット線ＤＬ、ＮｍｏｓトランジスタＮ１（第２のｍｏｓトランジスタ）、ＮｍｏｓトランジスタＮ２（第３のｍｏｓトランジスタ）、およびインバータｉｎｖ１を含んでいる。
【０１１０】
トンネル磁気抵抗素子ＭＴＪ０は、一端を容量素子Ｃａｐ０に接続し、他端をＮｍｏｓトランジスタＮ０の制御電極に接続してある。トンネル磁気抵抗素子ＭＴＪ０の抵抗値は、磁化の向きによって変化する。本発明の実施の形態でも、トンネル磁気抵抗素子ＭＴＪ０の抵抗値がＲのときに“０”が記録され、抵抗値がＲ＋ΔＲのときに、“１”が記憶されているものとする。
【０１１１】
容量素子Ｃａｐ０は、トンネル磁気抵抗素子ＭＴＪ０の一端とインバータｉｎｖ１との間に接続されている。容量素子Ｃａｐ０は、トンネル磁気抵抗素子ＭＴＪ０とＲＣ回路を構成し、本発明の実施の形態６では読出し用ワード線ＲＷＬからＮｍｏｓトランジスタＮ０の制御電極へ入力するワンショットパルスに対するハイパスフィルタ回路として機能する。
【０１１２】
ＮｍｏｓトランジスタＮ０は、制御電極がトンネル磁気抵抗素子ＭＴＪ０に、一方の電流電極が読出し用ビット線ＲＢＬに各々接続されている。そして、ＮｍｏｓトランジスタＮ０は、トンネル磁気抵抗素子ＭＴＪ０に記憶したデータに応じてオン状態に切替えることで、予め定められた電圧にプリチャージされた読出し用ビット線ＲＢＬの電圧をグランド電圧にする。
【０１１３】
デジット線ＤＬは、トンネル磁気抵抗素子ＭＴＪ０に対して予め定められた角度で交差し、トンネル磁気抵抗素子ＭＴＪ０に対して磁化電流を供給する。
【０１１４】
ＮｍｏｓトランジスタＮ１は、制御電極が書込み用ワード線ＷＷＬと接続され、一方の電流電極が書込み用ビット線ＷＢＬと接続され、他方の電流電極がデジット線ＤＬの一端と接続される。
【０１１５】
ＮｍｏｓトランジスタＮ２は、制御電極が書込み用ワード線ＷＷＬと接続され、一方の電流電極がデジット線の他端と接続され、他方の電流電極が書込み用ビット線／ＷＢＬと接続される。
【０１１６】
インバータｉｎｖ１は、読出し用ワード線ＲＷＬと容量素子Ｃａｐ０との間に接続され、読出し用ワード線ＲＷＬから入力される／ＲＷＬ信号（ＲＷＬ信号の反転信号）を反転してＲＷＬ信号にしてハイパスフィルタ回路として機能するＲＣ回路に入力する。
【０１１７】
本発明の実施の形態６に係る半導体記憶装置では、メモリセル１のトンネル磁気抵抗素子ＭＴＪ０の抵抗と容量素子Ｃａｐ０とでハイパスフィルタ回路を構成してある。そのため、本発明の実施の形態６に係る半導体記憶装置では、トンネル磁気抵抗素子ＭＴＪ０の磁気抵抗比（ＭＲ比）で記憶するデータ“０”と“１”との状態を判別して読出す方法に代えて、ハイパスフィルタ回路の時定数比で記憶するデータ“０”と“１”との状態を判別して読出す方法を用いている。
【０１１８】
つまり、本発明の実施の形態６に係る半導体記憶装置では、トンネル磁気抵抗素子ＭＴＪ０に入力したワンショットパルスが、ハイパスフィルタ回路を通過するか、ハイパスフィルタ回路で遮断されるかの２つの状態で、記憶するデータ“０”と“１”との状態を判別する。そして、本発明の実施の形態６に係る半導体記憶装置は、ハイパスフィルタ回路に接続したＮｍｏｓトランジスタＮ０により、予め定められた電圧にプリチャージされた読出し用ビット線ＲＢＬの電圧を変化させて、リードアンプ４０で判別したデータを読出す。よって、本発明の実施の形態６に係る半導体記憶装置は、読出し用ビット線ＲＢＬをフル振幅させることが可能となり、高精度なリードアンプ回路を必要とせず、ノイズ耐性のある高速読み出しが可能なＭＲＡＭを実現することができる。
【０１１９】
また、本発明の実施の形態６に係る半導体記憶装置でも、メモリセル１の入力、および出力信号のすべてをデジタル信号とすることができ、従来のＭＲＡＭようにバイアス電圧の印加や読出し用ビット線からアナログ信号を読出す必要がなく、ＳＲＡＭメモリやレジスタメモリの代替が容易である。
【０１２０】
図２９は、本発明の実施の形態６に係る半導体記憶装置のメモリセル１の配置を示した模式図である。図２９に示すメモリセル１は、読出し用ワード線ＲＷＬおよび書込み用ワード線ＷＷＬに沿って配置されている様子が示されている。それぞれのメモリセル１には、インバータｉｎｖ１が含まれ、読出し用ワード線ＲＷＬに入力された／ＲＷＬ信号が、それぞれのメモリセル１のインバータｉｎｖ１でＲＷＬ信号に反転される。
【０１２１】
なお、本発明の実施の形態６に係る半導体記憶装置は、ハイパスフィルタ回路を構成してある以外、実施の形態１に係る半導体記憶装置１００と同じ構成であるため、同じ構成要素に同じ符号を付して詳細な説明を繰返さない。
【０１２２】
次に、本発明の実施の形態６に係る半導体記憶装置が、メモリセル１に記憶したデータの読出し動作について説明する。図３０は、本発明の実施の形態６に係る半導体記憶装置のメモリセル１のハイパスフィルタ回路の構成を示す概略図である。
【０１２３】
図３０に示すトンネル磁気抵抗素子ＭＴＪ０の一端は、容量素子Ｃａｐ０に接続され、他端がＮｍｏｓトランジスタＮ０の制御電極に接続してある。読出し用ワード線ＲＷＬ側から見ると抵抗値Ｒのトンネル磁気抵抗素子ＭＴＪ０と容量値Ｃの容量素子Ｃａｐ０とによって時定数が２πＲＣのハイパスフィルタ回路を形成しており、読出し用ワード線ＲＷＬから入力されるワンショットパルス（ＲＷＬ信号）のパルス幅によって、該ワンショットパルス（ＲＷＬ信号）がノードＳＮに伝わる（ハイパスフィルタ回路を通過）、伝わらない（ハイパスフィルタ回路で遮断）の２つの状態を取ることができる。
【０１２４】
たとえば、データ“１”を記憶しているトンネル磁気抵抗素子ＭＴＪ０の抵抗値が３０ＫΩ、容量素子Ｃａｐ０の容量値が８ｆＦとすると時定数が１．５０８ｎｓとなり、周期１．５０８ｎｓ以上の低周波パルスをフィルタするハイパスフィルタ回路を構成することになる。そのため、スタンバイ状態“０”のワンショットパルス（ＲＷＬ信号）のパルス幅が１ｎｓである場合、該ワンショットパルスは、トンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とで構成されるハイパスフィルタ回路を通過し、ノードＳＮの状態が“０”から“１”、“０”と遷移する。
【０１２５】
また、データ“０”を記憶しているトンネル磁気抵抗素子ＭＴＪ０の抵抗値が１７．５ＫΩ、容量素子Ｃａｐ０の容量値が８ｆＦとすると時定数が０．８７９ｎｓとなり、周期０．８７９ｎｓ以上の低周波パルスをフィルタするハイパスフィルタ回路を構成することになる。そのため、スタンバイ状態“０”のワンショットパルス（ＲＷＬ信号）のパルス幅が１ｎｓである場合、該ワンショットパルスは、トンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とで構成されるハイパスフィルタ回路により遮断され、ノードＳＮの状態は“０”のままである。
【０１２６】
さらに、本発明の実施の形態６に係る半導体記憶装置が、メモリセル１に記憶したデータの読出し動作について信号波形を用いてさらに詳しく説明する。図３１は、本発明の実施の形態６に係る半導体記憶装置がメモリセル１から記憶したデータ“０”を読出す場合の信号波形を示す波形図である。図３２は、本発明の実施の形態６に係る半導体記憶装置がメモリセル１から記憶したデータ“１”を読出す場合の信号波形を示す波形図である。
【０１２７】
図３１および図３２に示す信号波形は、図中上から順に、読出し用ワード線ＲＷＬに入力する／ＲＷＬ信号、読出し用ビット線ＲＢＬを予め電源電圧ＶＤＤにプリチャージするスイッチ素子Ｓ１に入力する／ＰＲＥ信号、ノードＳＮのＳＮ信号、読出し用ビット線ＲＢＬのＲＢＬ信号、ＲＢＬ信号を反転増幅したＲＤ＿ｎ信号、ラッチ回路Ｌ１に入力するＲＥ信号、およびラッチ回路Ｌ１から出力するＲＤ信号を図示してある。
【０１２８】
まず、本発明の実施の形態６に係る半導体記憶装置は、スイッチ素子Ｓ１に“Ｌ”レベルの／ＰＲＥ信号を入力することで、読出し用ビット線ＲＢＬを電源電圧レベル（ＶＤＤレベル）にプリチャージする。本発明の実施の形態６に係る半導体記憶装置は、読出し用ビット線ＲＢＬを電源電圧レベルに保持した状態で、メモリセル１からデータを読出す前に、スイッチ素子Ｓ１に“Ｈ”レベルの／ＰＲＥ信号を入力する。
【０１２９】
ノードＳＮは、トンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とで構成されるハイパスフィルタ回路の時定数（２πＲＣ）の違いでワンショットパルス（ＲＷＬ信号）の通過と、遮断との２つ状態をとる。
【０１３０】
そのため、図３１に示すノードＳＮのＳＮ信号は、記憶したデータ“１”でトンネル磁気抵抗素子ＭＴＪ０の抵抗値が大きく（たとえば３０ＫΩ）、高周波パルスのワンショットパルス（たとえばパルス幅が１ｎｓ）が通過するため、“０”から“１”に立上がり、“１”から“０”に立下がる信号となる。ノードＳＮのＳＮ信号が“０”から“１”に立上がることで、ＮｍｏｓトランジスタＮ０はオン状態となり、読出し用ビット線ＲＢＬをグランドに接地し、読出し用ビット線ＲＢＬのＲＢＬ信号の電圧レベルを電源電圧レベルの“Ｈ”レベルからグランド電圧レベルの“Ｌ”レベルに下げる。
【０１３１】
ＲＤ信号は、読出し用ビット線ＲＢＬのＲＢＬ信号の反転増幅信号であるため、“Ｌ”レベルから“Ｈ”レベルに立上がる波形となる。ラッチ回路Ｌ１は、ＲＥ信号が“Ｌ”レベルから“Ｈ”レベルに立上がるタイミングで、“Ｈ”レベルのＲＤ信号を保持し、メモリセル１の記憶したデータ“１”に対応する”Ｈｉｇｈ”レベルのＲＤ＿ｎ信号を出力する。なお、読出し用ビット線ＲＢＬは、ＳＮ信号が“１”から“０”に立下がった後、スイッチ素子Ｓ１に再び“Ｌ”レベルの／ＰＲＥ信号を入力することで電源電圧レベルにプリチャージされ、ＲＢＬ信号が“Ｈ”レベルに戻る。
【０１３２】
図３２に示すノードＳＮのＳＮ信号は、記憶したデータ“０”でトンネル磁気抵抗素子ＭＴＪ０の抵抗値が小さく（たとえば１５ＫΩ）、低周波パルスのワンショットパルス（たとえばパルス幅が１ｎｓ）が遮断されるため、破線のような波形とならず“０”のままの信号となる。ノードＳＮのＳＮ信号が“０”のままであるので、ＮｍｏｓトランジスタＮ０はオフ状態のままとなり、読出し用ビット線ＲＢＬのＲＢＬ信号が破線のような波形とならず、電源電圧レベルの“Ｈ”レベルのまま維持される。
【０１３３】
ＲＤ信号は、読出し用ビット線ＲＢＬのＲＢＬ信号の反転増幅信号であるため、破線のような波形とならず“Ｌ”レベルのまま維持される。ラッチ回路Ｌ１は、ＲＥ信号が“Ｌ”レベルから“Ｈ”レベルに立上がるタイミングで、“Ｌ”レベルのＲＤ信号を保持し、メモリセル１の記憶したデータ“０”に対応する”Ｌｏｗ”レベルのＲＤ＿ｎ信号を出力する。
【０１３４】
以上のように、本発明の実施の形態６に係る半導体記憶装置のメモリセル１では、ハイパスフィルタ回路として機能するトンネル磁気抵抗素子ＭＴＪ０と容量素子Ｃａｐ０とのＲＣ回路を含んでいるので、実施の形態１に係る半導体記憶装置１００と同様の効果を得ることができる。
【０１３５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１３６】
１  メモリセル、１０  メモリアレイ、２０  Ｒｏｗデコーダ、３０  ライトドライバ、４０  リードアンプ、５０  アレイ制御回路、１００  半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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