(57)【特許請求の範囲】
【請求項１】
外部端子と、
それぞれ複数のメモリセルを有する複数の第１のチップと、
前記外部端子を介して半導体装置の外部と通信し、前記複数の第１のチップを制御する第２のチップと、
前記複数の第１のチップにそれぞれ設けられ、該第１のチップの基板を貫通する複数の貫通電極を含み、該第１のチップと前記第２のチップとを電気的に接続する複数の内部配線と、を備え、
前記複数の第１のチップは、前記複数のメモリセルへのアクセスにおいて、半導体装置の外部と直接通信することなく前記第２のチップを介して外部と通信し、
更に、前記第２のチップは、電気ヒューズを含み、
更に、前記複数の第１のチップのそれぞれは、
光学ヒューズ及びその光学ヒューズの情報を保持する第１のラッチ回路と、
前記内部配線を介して供給された前記電気ヒューズの情報を保持する第２のラッチ回路と、
前記第１と第２のラッチ回路のいずれか一方の情報を選択する選択回路と、
前記選択された情報から一つの冗長判定信号を生成する第１の制御回路と、を含む、半導体装置。
【請求項２】
更に、前記第２のチップは、前記電気ヒューズの情報を前記内部配線へ出力する第１の出力回路を含み、
更に、前記第１のチップのそれぞれは、前記電気ヒューズの情報を前記内部配線から入力する第１の入力回路を含む、請求項１に記載の半導体装置。
【請求項３】
更に、前記第２のチップは、前記電気ヒューズに情報を設定したか否かを示す第１のフラッグ情報を含み、
更に、前記第１のチップのそれぞれは、
前記内部配線を介して供給された前記第１のフラッグ情報を保持する第３のラッチ回路と、
前記光学ヒューズをそれぞれ使用したか否かを示す第２のフラッグ情報と、を含み、
前記第１の制御回路は、前記第３のラッチ回路に保持された前記第１のフラッグ情報と前記第２のフラッグ情報から、前記選択回路において前記第１と第２のラッチ回路のいずれか一方を選択する、請求項２に記載の半導体装置。
【請求項４】
更に、前記第２のチップの第１の出力回路は、前記第１のフラッグ情報を前記内部配線へ出力し、
更に、前記第１のチップの第１の入力回路は、前記内部配線を介して前記第１のフラッグ情報を入力する、請求項３に記載の半導体装置。
【請求項５】
更に、前記第１のチップのそれぞれは、自らのチップに割り振られた前記複数の第１のチップごとに異なるチップ識別情報を有し、
前記第２のチップの第１の出力回路は、前記電気ヒューズの情報に付帯させてレイヤ情報を前記内部配線に出力し、
前記第１のチップの第１の入力回路は、前記レイヤ情報が前記チップ識別情報と一致する時、前記第２のチップから送出された電気ヒューズの情報を前記第２のラッチ回路に取り込む、請求項２乃至４のいずれか一項に記載の半導体装置。
【請求項６】
更に、前記第１のチップは、前記複数のメモリセルが有する複数のデータに関連するパス／フェイル判定を行い、そのパス／フェイル判定の結果を前記第２のチップへ転送する第２の出力回路を含み、
更に、前記第２のチップは、前記複数の第１のチップが有する複数の前記第２の出力回路から転送された複数の前記パス／フェイル判定の結果を解析し、その解析結果を前記複数のメモリセルのリペア情報として前記電気ヒューズに設定する解析回路を含む、請求項１に記載の半導体装置。
【請求項７】
更に、前記第２のチップは、前記電気ヒューズと同一の構造を有する前記第１のフラッグ情報を格納するヒューズを含み、
更に、第１のチップのそれぞれは、前記光学ヒューズと同一の構造を有する前記第２のフラッグ情報を格納するヒューズを含む、請求項３又は４に記載の半導体装置。
【請求項８】
前記複数の第１のチップのそれぞれは、複数の前記冗長判定信号と、前記複数の冗長判定信号にそれぞれ対応する複数の前記光学ヒューズを含み、
前記複数の光学ヒューズの切断は、前記複数の冗長判定信号のうちで上位と下位のいずれか一方の前記冗長判定信号に対応する前記光学ヒューズから実行し、
前記第２のチップは、前記複数の冗長判定信号にそれぞれ対応する複数の前記電気ヒューズと、第２の制御回路を含み、
前記第２の制御回路は、前記電気ヒューズの設定を、前記複数の冗長判定信号のうちで上位の下位のいずれか他方の前記冗長判定信号に対応する前記電気ヒューズから実行する、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記電気ヒューズは、ワンタイムＲＯＭである、請求項１に記載の半導体装置。
【請求項１０】
更に、前記複数の第１のチップのそれぞれは、前記複数のメモリセルに関連する並列な複数ビットであるパラレルデータを出力する第１の出力回路を有し、
更に、前記第２のチップは、前記複数の第１のチップから供給される前記パラレルデータを直列な複数ビットであるシリアルデータに変換して前記半導体装置の前記外部端子に出力する第２の出力回路を有する、請求項１に記載の半導体装置。
【請求項１１】
外部信号端子と、
それぞれ複数のメモリセルを有し、前記外部信号端子に直接接続されない複数のコアチップと、
前記外部信号端子に接続され、前記複数のコアチップを制御するインターフェースチップと、を備え、
前記複数のコアチップと前記インターフェースチップが積層され、前記複数のコアチップにそれぞれ設けられた貫通電極を介して前記複数のコアチップと前記インターフェースチップとが電気的に接続され、
更に、前記インターフェースチップは、前記複数のコアチップのいずれかに含まれる不良であるメモリセルのアドレスを記憶するための電気ヒューズを備え、
更に、前記複数のコアチップのそれぞれは、
前記複数のメモリセルのうち不良であるメモリセルを代替する冗長セルと、
前記不良であるメモリセルのアドレスを記憶するための光学ヒューズと、
前記光学ヒューズから読み出されたアドレスと前記電気ヒューズから読み出されたアドレスのいずれか一方を選択する選択回路と、
前記選択回路によって選択されたアドレスに対するアクセスが要求されたことに応答して、前記不良であるメモリセルの代わりに前記冗長セルにアクセスするアクセス制御回路と、を備えることを特徴とする半導体装置。
【請求項１２】
前記電気ヒューズから読み出されたアドレスは、前記外部信号端子を介することなく前記貫通電極を介して前記インターフェースチップから前記複数のコアチップへ供給される、ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
更に、前記複数のコアチップのそれぞれは、
前記光学ヒューズから読み出されたアドレスを保持する第１のラッチ回路と、
前記電気ヒューズから読み出され、前記貫通電極を介して前記インターフェースチップから供給されたアドレスを保持する第２のラッチ回路と、を備え、
前記選択回路は、前記第１のラッチ回路に保持されたアドレスと前記第２のラッチ回路に保持されたアドレスのいずれか一方を選択する、ことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
更に、前記複数のコアチップのそれぞれは、前記複数のメモリセルが有する複数のデータに関連するパス／フェイル判定を行うテスト回路を備え、
更に、前記インターフェースチップは、前記複数のコアチップが有する複数の前記テスト回路による複数の前記パス／フェイル判定の結果に基づいて、前記電気ヒューズをプログラムするプログラム回路を備える、ことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記複数のテスト回路による前記複数のパス／フェイル判定の結果は、前記貫通電極を介して前記複数のコアチップから前記インターフェースチップに供給される、ことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記複数のコアチップのそれぞれは、複数の前記光学ヒューズを備え、
前記インターフェースチップは、複数の前記電気ヒューズを備え、
前記複数の光学ヒューズは、複数の第１の光学ヒューズ及び複数の第２の光学ヒューズを含み、
前記複数の第１の光学ヒューズには、対応する前記インターフェースチップが有する前記複数の電気ヒューズが割り当てられず、
前記複数の第２の光学ヒューズには、対応する前記インターフェースチップが有する前記複数の電気ヒューズがそれぞれ割り当てられ、
前記選択回路は、前記複数の第２の光学ヒューズから読み出されたアドレスと、対応する前記複数の電気ヒューズから読み出されたアドレスのいずれか一方を選択する、ことを特徴とする請求項１１乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記複数の光学ヒューズのプログラムは、前記複数の第１の光学ヒューズから優先的に行われる、ことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記光学ヒューズは、前記複数のコアチップが積層される前にプログラムされ、
前記電気ヒューズは、前記複数のコアチップ及び前記インターフェースチップが積層された後にプログラムされる、ことを特徴とする請求項１１乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
前記電気ヒューズは、ワンタイムＲＯＭである、請求項１８に記載の半導体装置。
【請求項２０】
前記電気ヒューズは、絶縁膜の破壊によって情報を不可逆的に記憶するアンチヒューズ素子である、請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、不良のあるメモリセルを冗長セルによって置換可能な半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリには多数のメモリセルが含まれているが、製造条件などの影響により、一部のメモリセルが不良となることは避けられない。このような半導体メモリであっても良品として出荷するために、不良のあるメモリセルを冗長セルによって置換する冗長救済技術が必須である。
【０００３】
冗長救済技術においては、まずウェハ状態の半導体メモリに対して動作試験を行い、不良のあるメモリセルのアドレス（欠陥アドレス）が検出される。そして、検出されたアドレスを当該半導体メモリに設けられた光学ヒューズにプログラムする。光学ヒューズとは、例えばレーザービームなどの照射によって切断可能なヒューズであり、一旦切断すると再び導通状態に戻すことはできないため、情報を不揮発的かつ不可逆的に記憶することが可能である。そして、光学ヒューズにプログラムされたアドレスに対してアクセスが要求されると、不良のあるメモリセルの代わりに冗長セル（代替セル）に対して代替アクセスが行われ、これにより当該アドレスが救済されることになる。
【０００４】
メモリセルの不良は主にウェハ段階（ウェハに複数の回路を形成する製造工程であり、所謂、前工程）で発生するため、光学ヒューズを用いた置換によってほとんどの不良が救済される。しかしながら、光学ヒューズを用いて置換を行った後に、アセンブリを含む後工程であり、例えばパッケージング時の熱負荷などによって、新たな不良が発生することがある。このような不良はもはや光学ヒューズを用いて救済することができない。
【０００５】
この問題を解決する方法として、特許文献１には、光学ヒューズを用いた置換と電気ヒューズを用いた置換を併用可能な半導体装置が提案されている。しかしながら、特許文献１に記載された半導体装置では、一つのチップ内に光学ヒューズと電気ヒューズの両方を設けておく必要があるため、チップ面積が増大するという問題があった。
【０００６】
他方、特許文献２には、パッケージング後に生じた揮発性メモリ（第１の半導体装置）の不良アドレスを、同じモジュール基板に搭載された不揮発性メモリ（第２の半導体装置）に記憶させ、起動時に第２の半導体装置から第１の半導体装置へロードする方法が提案されている。この方法によれば、ＤＲＡＭなど救済対象となる揮発性メモリ側に電気ヒューズを設けておく必要がなくなるため、チップ面積の増大を抑制することが可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２５２８９号公報
【特許文献２】特開２００７−３２８９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献２に記載の方法では、不良アドレスのロード作業に第１の半導体装置の外部端子が用いられるため、ロード期間中はメモリコントローラとメモリモジュールとの間でイニシャライズ動作を行うことができなくなってしまう。このため、メモリモジュールの起動に時間がかかるという問題が生じる。
【課題を解決するための手段】
【０００９】
近年においては、半導体メモリの構成要素のうち、メモリコアなどのバックエンド部とインターフェース回路などのフロントエンド部を別チップ（コアチップとインタフェースチップ）に分離し、これらを積層して一つにパッケージングしたタイプ（樹脂等で封止したタイプ）の半導体装置が提案されている。このようなタイプの半導体装置において、フロントエンド部が集積されるインターフェースチップに電気ヒューズの機能を持たせ、インターフェースチップからコアチップへ電気ヒューズの情報を転送すれば、バックエンド部が集積されるコアチップの面積増大を防止しつつ、半導体装置の外部端子を介した不良アドレスのロード作業が不要となる。パッケージング後に発生したコアチップが有するメモリセルの不良を救済する電気ヒューズを、コアチップへ搭載することによる面積増大を防止できる。本発明は、このような技術的知見に基づきなされたものである。
【００１０】
本発明による半導体装置は、外部端子と、それぞれ複数のメモリセルを有する複数の第１のチップと、前記外部端子を介して半導体装置の外部と通信し、前記複数の第１のチップを制御する第２のチップと、前記複数の第１のチップにそれぞれ設けられ、該第１のチップの基板を貫通する複数の貫通電極を含み、該第１のチップと前記第２のチップとを電気的に接続する複数の内部配線と、を備え、前記複数の第１のチップは、前記複数のメモリセルへのアクセスにおいて、半導体装置の外部と直接通信することなく前記第２のチップを介して通信し、更に、前記第２のチップは、電気ヒューズを含み、更に、前記複数の第１のチップのそれぞれは、光学ヒューズ及びその光学ヒューズの情報を保持する第１のラッチ回路と、前記内部配線を介して供給された前記電気ヒューズの情報を保持する第２のラッチ回路と、前記第１と第２のラッチ回路のいずれか一方の情報を選択する選択回路と、前記選択された情報から一つの冗長判定信号を生成する第１の制御回路、とを含む。
【００１１】
本発明による半導体装置は、外部信号端子と、それぞれ複数のメモリセルを有し、前記外部信号端子に直接接続されない複数のコアチップと、前記外部信号端子に接続され、前記複数のコアチップを制御するインターフェースチップと、を備え、前記複数のコアチップと前記インターフェースチップが積層され、前記複数のコアチップにそれぞれ設けられた貫通電極を介して前記複数のコアチップと前記インターフェースチップとが電気的に接続され、更に、前記インターフェースチップは、前記複数のコアチップのいずれかに含まれる不良であるメモリセルのアドレスを記憶するための電気ヒューズを備え、更に、前記複数のコアチップのそれぞれは、前記複数のメモリセルのうち不良であるメモリセルを代替する冗長セルと、前記不良であるメモリセルのアドレスを記憶するための光学ヒューズと、前記光学ヒューズから読み出されたアドレスと前記電気ヒューズから読み出されたアドレスのいずれか一方を選択する選択回路と、前記選択回路によって選択されたアドレスに対するアクセスが要求されたことに応答して、前記不良であるメモリセルの代わりに前記冗長セルにアクセスするアクセス制御回路と、を備える。
【発明の効果】
【００１２】
本発明によれば、電気ヒューズの情報が貫通電極を介して第２のチップから第１のチップに転送されることから、第１のチップに電気ヒューズを設ける必要がなくなるとともに、その転送に半導体装置の外部端子を使用しないことから、半導体装置の起動時間が増大することもない。
【図面の簡単な説明】
【００１３】
【図１】本発明の原理を説明するためのブロック図である。
【図２】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図３】コアチップに設けられたＴＳＶの種類を説明するための図である。
【図４】図３（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【図５】半導体装置１０の回路構成を示すブロック図である。
【図６】コアチップＣＣ０〜ＣＣ７に含まれる不良セルの置換方法を説明するためのフローチャートである。
【図７】図６に示したステップＳ１５，Ｓ１６の動作をより詳細に説明するためのフローチャートである。
【図８】電気ヒューズ回路８３にプログラムされた置換データのロード動作を説明するためのフローチャートである。
【図９】電気ヒューズ回路８３の構成をより詳細に示すブロック図である。
【図１０】不良アドレスラッチ回路５６の構成をより詳細に示すブロック図である。
【図１１】不良アドレスラッチ回路５６の構成をより詳細に示す別のブロック図である。
【図１２】電気ヒューズ回路８３及び不良アドレスラッチ回路５６の構成をより詳細に示すブロック図である。
【図１３】光学ヒューズ回路５５の選択順序と、電気ヒューズ回路８３の選択順序との関係を説明するための図である。
【図１４】アドレス比較回路５１ａ及び選択回路５６ｅの一例を示す回路図である。
【図１５】アドレス比較回路５１ａ及び選択回路５６ｅの他の例を示す回路図である。
【発明を実施するための形態】
【００１４】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１５】
すなわち、本発明による半導体装置は、バックエンド部が集積された複数のコアチップとフロントエンド部が集積されたインターフェースチップを積層し、コアチップ側に光学ヒューズを設け、インターフェースチップ側に電気ヒューズを設け、半導体装置の起動時において、電気ヒューズの情報を貫通電極を介してコアチップに転送することを技術思想とするものである。これにより、コアチップ側に電気ヒューズを設ける必要がなくなるため、コアチップの面積増大を防止することができる。しかも、電気ヒューズの情報は、貫通電極を介してコアチップに転送されることから、半導体装置の外部端子を介してインタフェースチップが、半導体装置外のメモリコントローラとの間で行う必要のあるイニシャライズ作業を阻害することもない。
【００１６】
図１は、本発明の原理を説明するためのブロック図である。
【００１７】
図１に示すように、本発明による半導体装置は、複数の第１のチップ１００と第２のチップ２００を含んでいる。複数の第１のチップ１００は互いに同じ回路構成を有するチップであり、それぞれ複数のメモリセルからなるメモリセルアレイ１１０を備えている。第１のチップ１００は、半導体装置の外部と直接通信することなく第２のチップ２００を介して通信するため、外部端子３００には直接接続されていない。複数の第１のチップ１００と第２のチップ２００との接続は、それぞれ対応する内部配線４００を介して行われる。内部配線４００は、それぞれ対応する第１のチップ１００の基板を貫通する貫通電極を含んでいる。
【００１８】
第２のチップ２００は、複数の第１のチップ１００を制御するチップであり、半導体装置の外部と通信するため外部端子３００に直接接続されている。第２のチップ２００は、アクセス制御回路２１０、電気ヒューズ２２０及びフラグヒューズ２３０を有している。フラグヒューズ２３０は、電気ヒューズ２２０と同一の構造を有しており、電気ヒューズ２２０に情報を設定したか否かを示す第１のフラッグ情報ＦＬ１を格納する。電気ヒューズ２２０にプログラムされた電気ヒューズ情報ＡＦと、フラグヒューズ２３０にプログラムされたフラッグ情報ＦＬ１は、出力回路２４０に供給される。出力回路２４０は、電気ヒューズ情報ＡＦ及びフラッグ情報ＦＬ１を、内部配線４００を介して第１のチップ１００に供給する役割を果たす。
【００１９】
第１のチップ１００は、光学ヒューズ１２０及びその光学ヒューズ１２０にプログラムされた光学ヒューズ情報ＬＦを保持する第１のラッチ回路１０１を有している。さらに、第１のチップ１００は、フラグヒューズ１３０を有している。フラグヒューズ１３０は、光学ヒューズ１２０と同一の構造を有しており、光学ヒューズ１２０に光学ヒューズ情報ＬＦを設定したか否かを示す第２のフラッグ情報ＦＬ２を格納する。第２のフラッグ情報ＦＬ２は、第４のラッチ回路１０４にラッチされる。
【００２０】
内部配線４００を介して第２のチップ２００から転送された電気ヒューズ情報ＡＦ及び第１のフラッグ情報ＦＬ１は、第１のチップ１００に設けられた入力回路１４０によって受信され、それぞれ第２のラッチ回路１０２及び第３のラッチ回路１０３にラッチされる。
【００２１】
第１のラッチ回路にラッチされた光学ヒューズ情報ＬＦと、第２のラッチ回路にラッチされた電気ヒューズ情報ＡＦは、制御回路１５０に含まれる選択回路１５１に供給される。選択回路１５１は、光学ヒューズ情報ＬＦ及び電気ヒューズ情報ＡＦのいずれか一方を選択する回路であり、その選択は、第３及び第４のラッチ回路１０３，１０４にラッチされた第１及び第２のフラッグ情報ＦＬ１，ＦＬ２に基づいて行われる。選択された光学ヒューズ情報ＬＦ又は電気ヒューズ情報ＡＦは、制御回路１５０に含まれるアドレス比較回路１５２に供給される。
【００２２】
アドレス比較回路１５２は、選択された光学ヒューズ情報ＬＦ又は電気ヒューズ情報ＡＦとアクセスが要求されたアドレスＡＤＤとを比較する回路であり、両者が一致した場合には、冗長判定信号ＨＩＴを活性化する。冗長判定信号ＨＩＴが活性化すると、アクセス制御回路１６０によるメモリセルアレイ１１０へのアクセスが中止され、その代わりに、冗長セルを含む冗長アレイ１７０に対するアクセスが行われる。これにより、不良のあるメモリセルの代わりに冗長セルがアクセスされることになる。
【００２３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２４】
図２は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００２５】
図２に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作された８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００２６】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである特に限定されないが１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。インターフェースチップＩＦは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップＣＣ０〜ＣＣ７は、インターフェースチップＩＦとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップＣＣ０〜ＣＣ７のそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップＣＣ０〜ＣＣ７からインターフェースチップＩＦへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップＩＦからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００２７】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００２８】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図２には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００２９】
図２に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００３０】
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図２に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図３（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路４にそれぞれ接続されている。したがって、インターフェースチップＩＦから図３（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路４に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００３１】
これに対し、一部のＴＳＶについては、図３（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００３２】
さらに他の一部のＴＳＶ群については、図３（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００３３】
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図３（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図３（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図３（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図３（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図３（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００３４】
図４は、図３（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【００３５】
図４に示すように、ＴＳＶ１はシリコン基板１８０及びその表面の層間絶縁膜１８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング１８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。図４に示す例では絶縁リング１８２が二重に設けられており、これによってＴＳＶ１とシリコン基板１８０との間の静電容量が低減されている。
【００３６】
シリコン基板１８０の裏面側におけるＴＳＶ１の端部１８３は、裏面バンプ１８４で覆われている。裏面バンプ１８４は、下層のコアチップに設けられた表面バンプ１８５と接する電極である。表面バンプ１８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部１８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ１８５と裏面バンプ１８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３７】
図５は、半導体装置１０の回路構成を示すブロック図である。
【００３８】
図５に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｆ、アドレス端子１３ａ〜１３ｃ、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、電源端子１７ａ，１７ｂ及びデータマスク端子１８が含まれている。これら外部端子のうち、電源端子１７ａ，１７ｂを除く外部信号端子は、全てインターフェースチップＩＦに接続されており、コアチップＣＣ０〜ＣＣ７には直接接続されない。
【００３９】
まず、これら外部端子とフロントエンド機能を有するインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００４０】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００４１】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するためのものである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００４２】
コマンド端子１２ａ〜１２ｆは、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、オンダイターミネーション信号ＯＤＴ、及びリセット信号／ＲＥＳＥＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コントロールロジック３２に供給される。コントロールロジック３２には、レイテンシコントローラ３２ａ及びコマンドデコーダ３２ｂが含まれており、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶバッファ３４及びＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００４３】
アドレス端子１３ａはバンクアドレスＢＡ０〜ＢＡ２が供給される端子であり、アドレス端子１３ｂはアドレス信号Ａ０〜Ａ（Ｎ−３）が供給される端子であり、アドレス端子１３ｃはアドレス信号ＡＮ〜Ａ（Ｎ−２）が供給される端子である。供給されたアドレス信号Ａ０〜ＡＮ，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、コントロールロジック３２及び層アドレスバッファ４８に供給される。層アドレスバッファ４８は、ＴＳＶを介して層アドレス（レイヤ情報）ＥＸＡをコアチップＣＣ０〜ＣＣ７に共通に供給する役割を果たす。また、モードレジスタセットにエントリーしている場合には、コントロールロジック３２に供給されたアドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、バンクアドレスＢＡ０〜ＢＡ２については、コントロールロジック３２によってデコードされ、これにより得られるバンク選択信号がＦＩＦＯ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００４４】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ７の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。さらに、データマスク端子１８は、データマスク信号ＤＭが供給される端子である。これらデータ入出力端子１４、データストローブ端子１５ａ，１５ｂ及びデータマスク端子１８は、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ７及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コントロールロジック３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。
【００４５】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コントロールロジック３２よりキャリブレーション信号ＺＱＣが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００４６】
入出力バッファ回路２３は、ＦＩＦＯ回路２５に接続されている。ＦＩＦＯ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路部（不図示）とマルチプレクサ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、ＦＩＦＯ回路２５と入出力バッファ回路２３との間はシリアル接続であり、ＦＩＦＯ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。ＦＩＦＯ回路２５が出力するパラレルなライトデータは、ＴＳＶバッファ２６を介してコアチップＣＣ０〜ＣＣ７に供給され、コアチップＣＣ０〜ＣＣ７から出力されるパラレルなリードデータは、ＴＳＶバッファ２６を介してＦＩＦＯ回路２５に供給される。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、ＦＩＦＯ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、ＦＩＦＯ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００４７】
このように、ＦＩＦＯ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
【００４８】
更に、ＦＩＦＯ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップＩＦを試験することを意味する。インターフェースチップＩＦに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、ＦＩＦＯ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００４９】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００５０】
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は８個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を８ビット（ＤＱ０〜ＤＱ７）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、例えば４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００５１】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図３（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００５２】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図３（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００５３】
さらに、インターフェースチップＩＦには、電気ヒューズ回路８３が設けられている。電気ヒューズ回路８３は、アセンブリ後に発見された不良を冗長回路によって置換するために必要な情報が記憶される回路である。電気ヒューズ回路８３に記憶される情報としては、少なくとも、ＴＳＶの不良に関する情報と、コアチップＣＣ０〜ＣＣ７内のメモリセルの不良に関する情報が含まれる。ＴＳＶの不良については、ＴＳＶバッファ２６，３４によって他のＴＳＶに置換することによって救済されるが、これに関しては本発明の要旨と直接関係がないため、詳細な説明は省略する。ＴＳＶの不良は、ＤＦＴ回路８１を用いて検出され、電気ヒューズ回路８３にプログラムされる。
【００５４】
電気ヒューズ回路８３には、置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスが記憶される。置換先となる冗長ワード線又は冗長ビット線は、当該コアチップＣＣ０〜ＣＣ７に含まれる冗長ワード線又は冗長ビット線が使用される。
【００５５】
電気ヒューズ回路８３に記憶される情報のうちメモリセルの不良アドレスに関する情報は、シリアライザ８４によってシリアルデータＡＬＤにシリアル変換された後、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に転送される。図５に示すように、不良アドレスの転送は、ＴＳＶ自体の不良によって転送不能となることを防止すべく、複数のＴＳＶが並列に用いられている。その他、置換できないＴＳＶを使用する信号、例えば、層アドレスＥＸＡや後述する判定信号Ｐ／Ｆなどに対しても、複数のＴＳＶが並列に用いられる。
【００５６】
電気ヒューズ回路８３へのプログラムは、解析回路８２によって行われる。解析回路８２はＤＦＴ回路３７の出力である信号ＦＥＮＴにより活性化され、コントロールロジック３２より供給されるアドレスと、コアチップＣＣ０〜ＣＣ７より供給される判定信号Ｐ／Ｆに基づき、不良のあるメモリセルの出現パターンを解析する。解析は、不良のあるメモリセルをワード線単位又はビット線単位で置換した場合に、もっとも効率よく置換可能なパターンを特定する。このことは、電気ヒューズ回路８３により記憶されるアドレスがメモリセル単位のアドレスではなく、ワード線単位又はビット線単位のアドレスであることを意味する。ワード線単位又はビット線単位での置換は、コアチップＣＣ０〜ＣＣ７の製造時においてウェハ状態で行われ、ウェハ状態での置換に用いられなかった残余の冗長ワード線又は冗長ビット線が電気ヒューズ回路８３によって使用されることになる。よって、解析回路８２は、フェイルメモリ・リペア・アナライザである。
【００５７】
一方、電気ヒューズ回路８３にプログラムされた情報の読み出しは、ロード回路８５を用いて行われる。ロード回路８５は、電気ヒューズ回路８３にプログラムされた情報の読み出しを行うとともに、タイミング信号ＡＬＦＬ，ＡＬＣＫを生成することにより、シリアライザ８４とコアチップＣＣ０〜ＣＣ７との同期を取る役割を果たす。
【００５８】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００５９】
図５に示すように、バックエンド機能を有するコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに非排他制御で独立に動作することができる。半導体装置１０の外部（半導体装置１０を制御する外部のコントローラ）からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。但し、半導体装置１０の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図５においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。
【００６０】
メモリセルアレイ５０には、複数の冗長ワード線ＲＷＬに接続された冗長セルＲＭＣからなるロウ冗長アレイ５０ａと、複数の冗長ビット線ＲＢＬに接続された冗長セルＲＭＣからなるカラム冗長アレイ５０ｂを有している。ロウ冗長アレイ５０ａは、アクセスが要求されたメモリセルが不良ワード線に属している場合に代替アクセスされ、カラム冗長アレイ５０ｂは、アクセスが要求されたメモリセルが不良ビット線に属している場合に代替アクセスされる。このような代替アクセスは、上述した電気ヒューズ回路８３又は後述する光学ヒューズ回路５５，５７に記憶されたアドレスに対してアクセスが要求された場合に行われる。
【００６１】
ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００６２】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、ＴＳＶレシーバ３５及びコントロールロジック６３を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３から内部リフレッシュコマンドが発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００６３】
ロウデコーダ５１には、図示しないアドレス比較回路が含まれており、ロウ制御回路６１より供給されるロウアドレスと不良アドレスラッチ回路５６に保持されたアドレスとの比較を行う。不良アドレスラッチ回路５６は、光学ヒューズ回路５５から読み出された不良ロウアドレスをラッチする回路である。不良アドレスラッチ回路５６には、光学ヒューズ回路５５から読み出された不良ロウアドレスをラッチする回路のみならず、電気ヒューズ回路８３から読み出された不良ロウアドレスをラッチする回路も含まれている。そして、ロウデコーダ５１による比較の結果、両アドレスが一致した場合には、ロウアドレスが示すワード線の代わりに、ロウ冗長アレイ５０ａに含まれる冗長ワード線に対してアクセスを行う。これに対し、両アドレスが不一致である場合には、ロウアドレスが示すワード線をそのままアクセスする。
【００６４】
光学ヒューズ回路５５には複数のヒューズセットが含まれており、各ヒューズセットがロウ冗長アレイ５０ａ内の複数の冗長ワード線にそれぞれ対応している。つまり、あるヒューズセットにあるロウアドレスがプログラムされている場合、当該ロウアドレスに対するアクセスが要求されると、当該ヒューズセットに対応づけられた冗長ワード線に対してアクセスが行われる。さらに、光学ヒューズ回路５５に含まれる一部のヒューズセットについては、電気ヒューズ回路８３に含まれるヒューズセットと一対一に対応している。したがって、光学ヒューズ回路５５に含まれる一部のヒューズセットによって置換先として指定される冗長ワード線は、電気ヒューズ回路８３に含まれるヒューズセットによっても置換先として指定され得る。ただし、光学ヒューズ回路５５と電気ヒューズ回路８３が競合することはなく、一つの冗長ワード線は、光学ヒューズ回路５５に含まれるヒューズセット及び電気ヒューズ回路８３に含まれるヒューズセットのいずれか一方によって置換先として使用される。
【００６５】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００６６】
カラムデコーダ５２には、図示しないアドレス比較回路が含まれており、カラム制御回路６２より供給されるカラムアドレスと不良アドレスラッチ回路５８に保持されたアドレスとの比較を行う。不良アドレスラッチ回路５８は、光学ヒューズ回路５７から読み出された不良カラムアドレスをラッチする回路である。不良アドレスラッチ回路５８には、光学ヒューズ回路５５から読み出された不良カラムアドレスをラッチする回路のみならず、電気ヒューズ回路８３から読み出された不良カラムアドレスをラッチする回路も含まれている。そして、カラムデコーダ５２による比較の結果、両アドレスが一致した場合には、カラムアドレスが示すビット線の代わりに、カラム冗長アレイ５０ｂに含まれる冗長ビット線に対してアクセスを行う。これに対し、両アドレスが不一致である場合には、カラムアドレスが示すビット線をそのままアクセスする。ビット線へのアクセスは、センス回路５３内の対応するセンスアンプＳＡを選択することにより行う。
【００６７】
光学ヒューズ回路５７には複数のヒューズセットが含まれており、各ヒューズセットがカラム冗長アレイ５０ｂ内の複数の冗長ビット線にそれぞれ対応している。つまり、あるヒューズセットにあるカラムアドレスがプログラムされている場合、当該カラムアドレスに対するアクセスが要求されると、当該ヒューズセットに対応づけられた冗長ビット線に対してアクセスが行われる。さらに、光学ヒューズ回路５７に含まれる一部のヒューズセットについては、電気ヒューズ回路８３に含まれるヒューズセットと一対一に対応している。したがって、光学ヒューズ回路５５に含まれる一部のヒューズセットによって置換先として指定される冗長ビット線は、電気ヒューズ回路８３に含まれるヒューズセットによっても置換先として指定され得る。ただし、光学ヒューズ回路５７と電気ヒューズ回路８３が競合することはなく、一つの冗長ビット線は、光学ヒューズ回路５７に含まれるヒューズセット及び電気ヒューズ回路８３に含まれるヒューズセットのいずれか一方によって置換先として使用される。
【００６８】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶバッファ２７及びＴＳＶを介してパラレルに接続される。また、データコントロール回路５４には、テスト動作時におけるパス／フェイル判定を行い、そのパス／フェイル判定の結果を判定信号Ｐ／Ｆとして出力するテスト回路５４ａが含まれる。
【００６９】
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部である層アドレスＥＸＡと、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。インターフェースチップＩＦから供給される層アドレスＥＸＡは、入力レシーバ４９を介してコアチップＣＣ０〜ＣＣ７に入力される。
【００７０】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図３（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【００７１】
層アドレス発生回路４６には、不活性化回路３６から不良チップ信号ＤＥＦ２が供給される。不活性化回路３６は、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦ１が供給されると活性化する回路である。不良チップ信号ＤＥＦ１は、図３（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦ１は、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦ２はコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦ２が活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【００７２】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【００７３】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７２が設けられている。内部電圧発生回路７２には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７２はこれを受けて各種内部電圧を生成する。内部電圧発生回路７２により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【００７４】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【００７５】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【００７６】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路２９及びテスト用のＦＩＦＯ回路２８も設けられている。テスト時においては、コアチップＣＣ０〜ＣＣ７に含まれるＤＦＴ回路６６が用いられる。
【００７７】
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、例えば１Ｇｂのコアチップが８枚積層された構成を有していることから、この場合、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。但し、本発明においてコアチップの記憶容量については特に限定されない。
【００７８】
次に、コアチップＣＣ０〜ＣＣ７に含まれる不良セルの置換方法について説明する。
【００７９】
不良セルの置換は、半導体装置１０の製造段階において２回行われる。１回目はウェハプロセスにおいて行われ、２回目はアセンブリプロセスにおいて行われる。ウェハプロセスにおける置換は、ウェハプロセスで発生した欠陥をリペアするために、光学ヒューズ５５，５７を用いて行われ、アセンブリプロセスにおける置換は、アセンブリプロセスで発生した欠陥をリペアするために、電気ヒューズ回路８３を用いて行われる。つまり、ウェハプロセスにおける置換では、当該コアチップＣＣ０〜ＣＣ７自体に不良アドレスが記憶されるのに対し、アセンブリプロセスにおける置換では、インターフェースチップＩＦに不良アドレスが記憶される。
【００８０】
図６は、コアチップＣＣ０〜ＣＣ７に含まれる不良セルの置換方法を説明するためのフローチャートである。
【００８１】
まず、ウェハ状態のコアチップＣＣ０〜ＣＣ７に対して動作テストを行い、不良アドレスを検出する（ステップＳ１０）。検出された不良アドレスは半導体装置１０外のテスタ内で解析され、置換データが特定される。置換データとは、置換元のワード線又はビット線と、置換先のワード線又はビット線を特定する情報である。置換元のワード線又はビット線はロウアドレス又はカラムアドレスによって特定され、置換先のワード線又はビット線は光学ヒューズ回路５５，５７内の使用するヒューズセットのアドレスによって特定される。
【００８２】
次に、置換データに基づき、光学ヒューズ回路５５，５７に対するプログラムを行う（ステップＳ１１）。具体的には、レーザトリマーを用いてレーザービームを照射することにより、光学ヒューズ回路５５，５７に含まれる所定のヒューズセットに置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスをプログラムする。このようにしてウェハプロセスにおける置換作業が完了すると、ウェハが個片化される（ステップＳ１２）。一方、インターフェースチップＩＦが含む電気ヒューズ回路８３の設定については、コアチップＣＣ０〜ＣＣ７とは別工程で作製する（ステップＳ１３）
【００８３】
次に、個片化されたコアチップＣＣ０〜ＣＣ７とインターフェースチップＩＦを互いに積層し、図２に示すようにパッケージングする（ステップＳ１４）。パッケージングした後、２回目の動作テストを行い、不良アドレスを検出する（ステップＳ１５）。積層するコアチップＣＣ０〜ＣＣ７は、ウェハ状態で行った１回目の動作テスト及びこれに基づいた不良セルの置換によってすべてのアドレスが正常にアクセス可能であることが保証されているが、パッケージング時に生じる負荷やバーインテストによる負荷によって、新たな不良アドレスが生じている可能性がある。２回目の動作テストは、このような１回目の動作テストの終了後に生じた新たな不良アドレスを検出し、これを救済するために行う。
【００８４】
次に、検出された不良アドレスに基づき、電気ヒューズ回路８３に対するプログラムを行う（ステップＳ１６）。具体的には、電気ヒューズ回路８３に含まれる電気ヒューズコントローラ（後述）を用いて高電圧を印加することにより、電気ヒューズ回路８３に含まれるヒューズセットに置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスをプログラムする。これにより、一連の置換動作が完了し、半導体装置１０が良品として出荷される。
【００８５】
図７は、図６に示したステップＳ１５，Ｓ１６の動作をより詳細に説明するためのフローチャートである。
【００８６】
まず、コアチップＣＣ０〜ＣＣ７のいずれかを選択し（ステップＳ２０）、動作テストを行う（ステップＳ２１）。動作テストにおけるパス／フェイル判定は、当該コアチップＣＣ０〜ＣＣ７内のデータコントロール回路５４（テスト回路５４ａ）によって行われる。その結果得られる判定信号Ｐ／Ｆは、ＴＳＶ１を介してインターフェースチップＩＦ内の解析回路８２に転送され、解析回路８２によって解析される（ステップＳ２２）。解析回路８２は、発見された全ての不良セルをより少ない数の冗長ワード線又は冗長ビット線によって置換できるよう、不良アドレスの解析を行うことによって、置換データを生成する。置換データに含まれる置換先のワード線又はビット線に関する情報は、電気ヒューズ回路８３内の使用するヒューズセットのアドレスによって特定される。
【００８７】
解析の結果、全てのヒューズセットを使用しても置換を行うことができない場合（ステップＳ２３：ＮＯ）、当該半導体装置１０は不良品として取り扱われる（ステップＳ２７）。さらに、電気ヒューズ回路８３内のヒューズセットを使用して置換を行うことができる場合であっても、電気ヒューズ回路８３内の使用すべきヒューズセットが、すでに光学ヒューズ回路５５，５７内のすでに使用されているヒューズセットに割り当てられている場合にも（ステップＳ２４：ＮＯ）、当該半導体装置１０は不良品として取り扱われる（ステップＳ２７）。これらのいずれでもない場合は、電気ヒューズ回路８３内の所定のヒューズセットに対して、置換元のワード線を示すロウアドレス又は置換元のビット線を示すカラムアドレスをプログラムする（ステップＳ２５）。これにより、当該コアチップにおいて新たに生じた不良アドレスが救済される。
【００８８】
そして、このような動作を全てのコアチップＣＣ０〜ＣＣ７に対して順次行い、全てのコアチップＣＣ０〜ＣＣ７に対して上記の動作が完了すると（ステップＳ２６：ＹＥＳ）、一連の置換動作が完了し、半導体装置１０が良品として出荷される。
【００８９】
図８は、電気ヒューズ回路８３にプログラムされた置換データのロード動作を説明するためのフローチャートである。
【００９０】
置換データのロード動作は、コマンド端子１２ｆに供給されるリセット信号／ＲＥＳＥＴがハイレベルに変化したことに応答して行われる（ステップＳ３１）。リセット信号／ＲＥＳＥＴがハイレベルに変化すると、インターフェースチップＩＦに含まれるロード回路８５が活性化し、電気ヒューズ回路８３にプログラムされた置換データが読み出される（ステップＳ３２）。電気ヒューズ回路８３から読み出された置換データは、シリアライザ８４によってシリアル変換され、ＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ７に転送される（ステップＳ３３）。シリアライザ８４によって置換データを転送する際には、層アドレスバッファ４８によって層アドレスＥＸＡも同時に転送される。これにより、各コアチップＣＣ０〜ＣＣ７に対して共通に供給される置換データは、層アドレスＥＸＡが示すコアチップに対してのみ有効となり、当該コアチップに含まれる不良アドレスラッチ回路５６，５８にラッチされる。そして、全ての置換データをそれぞれ対応するコアチップＣＣ０〜ＣＣ７に転送完了すると、一連の転送動作が完了する（ステップＳ３４）。
【００９１】
図９は、電気ヒューズ回路８３の構成をより詳細に示すブロック図である。
【００９２】
図９に示すように、電気ヒューズ回路８３はバンクごとに設けられている。本実施形態では８バンク構成であることから、電気ヒューズ回路８３は８つの電気ヒューズ回路８３−０〜８３−７に分かれており、それぞれバンク０〜バンク７に対応している。電気ヒューズ回路８３−０〜８３−７はそれぞれ同じ回路構成を有しているため、図９においては、代表して電気ヒューズ回路８３−０の回路構成のみを図示している。
【００９３】
電気ヒューズ回路８３−０には、それぞれコアチップＣＣ０〜ＣＣ７に割り当てられた複数のヒューズセット８３−００〜８３−０７が含まれている。ヒューズセット８３−００〜８３−０７のそれぞれには、ロウアドレス用及びカラムアドレス用の複数のヒューズセットが含まれている。各ヒューズセットにはそれぞれ対応するコントロール回路８３ａが割り当てられており、電気ヒューズコントローラ８３ｂによる制御のもと、ヒューズセットに対する書き込み及び読み出しが行われる。ヒューズセットに書き込むべきデータ及びヒューズセットから読み出されたデータは、転送制御回路８３ｃを介して送受信される。
【００９４】
各ヒューズセットは、複数の電気ヒューズによって構成されている。電気ヒューズとは、電気的に書き込み可能な記憶素子であり、不揮発性かつ不可逆性のワンタイムＲＯＭであることが好ましい。ワンタイムＲＯＭとしては、高電圧の印加による絶縁破壊（絶縁膜の破壊）の有無によってデータを記憶するアンチヒューズ素子を好ましく用いることができる。
【００９５】
転送制御回路８３ｃを介して読み出されたデータは、シリアライザ８４によってシリアル変換された後、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に転送される。また、電気ヒューズ回路８３に書き込むべきデータは、コントロールロジック３２及び解析回路８２から与えられ、電気ヒューズコントローラ８３ｂによる制御のもと、所定のヒューズセットにプログラムされる。したがって、電気ヒューズコントローラ８３ｂは電気ヒューズセットに対するプログラムを行うプログラム回路として機能する。
【００９６】
図１０は、不良アドレスラッチ回路５６の構成をより詳細に示すブロック図である。
【００９７】
図１０に示すように、不良アドレスラッチ回路５６は、光学ヒューズ回路５５から読み出された置換データをラッチするラッチ回路５６ａと、電気ヒューズ回路８３から読み出された置換データをラッチするラッチ回路５６ｂを備えている。ラッチ回路５６ｂの前段には、データコントロール回路５６ｃとデータラッチ回路５６ｄが設けられており、これら回路５６ｃ，５６ｄの制御により、ＴＳＶを介してインターフェースチップＩＦから転送された置換データがラッチ回路５６ｂにラッチされる。
【００９８】
ラッチ回路５６ａの出力とラッチ回路５６ｂの出力は、選択回路５６ｅに供給される。選択回路５６ｅは、ラッチ回路５６ａの出力とラッチ回路５６ｂの出力のいずれか一方を選択する回路であり、選択された置換データがロウデコーダ５１に供給される。選択回路５６ｅによる選択は、後述するフラッグ情報に基づいて行われる。ロウデコーダ５１にはアドレス比較回路５１ａが設けられており、選択回路５６ｅによって選択された置換データとアクセスが要求されたロウアドレスとの比較が行われる。その結果、両者が一致した場合には、ロウアドレスが示すワード線の代わりに、ロウ冗長アレイ５０ａに含まれる冗長ワード線に対してアクセスが行われる。これに対し、両アドレスが不一致である場合には、ロウアドレスが示すワード線をそのままアクセスする。
【００９９】
カラム側の不良アドレスラッチ回路５８についても、上記の不良アドレスラッチ回路５６と同様の回路構成を有しているため、重複する説明は省略する。
【０１００】
上述の通り、インターフェースチップＩＦから転送される置換データは、各コアチップＣＣ０〜ＣＣ７に対して共通に供給されるため、各コアチップＣＣ０〜ＣＣ７は、転送された置換データを取り込むべきか否かを判断するために層アドレスＥＸＡが必要となる。このため、図１１に示すように、置換データを各コアチップＣＣ０〜ＣＣ７に転送する際には、層アドレスＥＸＡも同時に転送される。これにより、各コアチップＣＣ０〜ＣＣ７に対して共通に供給される置換データは、層アドレスＥＸＡが示すコアチップに対してのみ有効となる。つまり、層アドレスＥＸＡが各コアチップＣＣ０〜ＣＣ７に固有の層アドレスＬＩＤと一致した場合のみ、データコントロール回路５６ｃ及びデータラッチ回路５６ｄは有効となり、転送された置換データをラッチ回路５６ｂに対して書き込む処理を行う。一連の転送動作は、インターフェースチップＩＦ内で生成された内部クロック信号ＩＣＬＫに同期して行われる。
【０１０１】
図１２は、電気ヒューズ回路８３及び不良アドレスラッチ回路５６の構成をより詳細に示すブロック図である。
【０１０２】
すでに説明したように、バンクごとに電気ヒューズ回路８３−０〜８３−７に分かれており、各電気ヒューズ回路８３−０〜８３−７はそれぞれコアチップＣＣ０〜ＣＣ７に割り当てられた複数の電気ヒューズセット８３−００〜８３−０７が含まれている。図１２に示すように、電気ヒューズセット８３−００には、Ｘ＋１個のヒューズセットが含まれており、これにより、Ｘ＋１個のロウアドレス（又はカラムアドレス）を記憶することができる。
【０１０３】
一方、図１２に示すように、不良アドレスラッチ回路５６にはＮ＋１個のラッチ回路５６ａと、Ｘ＋１個のラッチ回路５６ｂが設けられている。Ｎ＋１個のラッチ回路５６ａは、それぞれ０番目〜Ｎ番目の光学ヒューズセットに対応している。このうち、０番目〜Ｎ−１−Ｘ番目の光学ヒューズセットに対応するラッチ回路５６ａは、ペアとなるラッチ回路５６ｂを有しておらず、したがって、これに対応する選択回路５６ｅは存在しない。
【０１０４】
これに対し、０番目〜Ｎ−Ｘ番目の光学ヒューズセットに対応するラッチ回路５６ａには、ペアとなるラッチ回路５６ｂが存在する。具体的には、０番目〜Ｎ−Ｘ番目の光学ヒューズセットには、それぞれＸ番目〜０番目の電気ヒューズセットに対応するラッチ回路５６ｂが割り当てられている。したがって、これらラッチ回路５６ａ，５６ｂに対しては選択回路５６ｅが割り当てられ、いずれか一方の出力が選択される。インターフェースチップＩＦから転送された置換データは、ヒューズ選択回路５６ｓの制御により、指定されたラッチ回路５６ｂにラッチされる。
【０１０５】
これらラッチ回路５６ａ，５６ｂの出力はアドレス比較回路５１ａに供給され、アクセスが要求されたアドレスと一致すると、対応する冗長ワード線ＲＷＬに対してアクセスが行われる。
【０１０６】
図１３は、光学ヒューズ回路５５の選択順序と、電気ヒューズ回路８３の選択順序との関係を説明するための図である。
【０１０７】
すでに説明したように、光学ヒューズ回路５５へのプログラムは図６に示したステップＳ１１にて行われ、電気ヒューズ回路８３へのプログラムは図６に示したステップＳ１６にて行われる。つまり、光学ヒューズ回路５５へのプログラムが先に行われ、ステップＳ１１にて使用されなかった残余のヒューズセットを電気ヒューズ回路８３にて代替使用する構成である。したがって、光学ヒューズ回路５５により選択される冗長ワード線と電気ヒューズ回路８３により選択される冗長ワード線が競合することは許されない。このような競合を防止し、且つ、残余のヒューズセットを電気ヒューズ回路８３にてより効率よく代替使用すべく、本実施形態では、図１３に示すように、光学ヒューズ回路５５へのプログラムについては０番目の光学ヒューズセットから順次使用し（矢印ＬＦ）、電気ヒューズ回路８３へのプログラムについてはＮ番目の光学ヒューズセットとペアを成す０番目の電気ヒューズセットから順次使用する（矢印ＡＦ）。これにより、残余のヒューズセットを電気ヒューズ回路８３にて効率よく代替使用することが可能となる。
【０１０８】
図１４は、アドレス比較回路５１ａ及び選択回路５６ｅの一例を示す回路図である。図１４に示す回路例は、ロウ側への適用が好適である。
【０１０９】
図１４に示す例では、ロウアドレスの各ビットＡ０〜Ａ１３に対応する１４個のラッチ回路５６ａと、１４個のラッチ回路５６ｂが設けられており、これらの出力がそれぞれＥＸＮＯＲ回路によってロウアドレスの対応する各ビットと比較される。ラッチ回路５６ａに対応するＥＸＮＯＲ回路の出力はＡＮＤゲート回路によってまとめられ、光学ヒューズヒット信号ＬＦＨＩＴとして出力される。同様に、ラッチ回路５６ｂに対応するＥＸＮＯＲ回路の出力もＡＮＤゲート回路によってまとめられ、電気ヒューズヒット信号ＡＦＨＩＴとして出力される。
【０１１０】
これら光学ヒューズヒット信号ＬＦＨＩＴ及び電気ヒューズヒット信号ＡＦＨＩＴは、選択回路５６ｅに供給され、選択信号ＳＥＬによってそのいずれか一方が選択される。選択された信号は、冗長判定信号ＨＩＴとして出力される。選択信号ＳＥＬは、ＡＮＤゲート回路５６ｆによって生成される。ＡＮＤゲート回路５６ｆには、光学ヒューズイネーブル信号ＬＦＥＮがラッチされるラッチ回路５６ａｅの出力と、電気ヒューズイネーブル信号ＡＦＥＮがラッチされるラッチ回路５６ｂｅの出力が供給されている。電気ヒューズイネーブル信号ＡＦＥＮは図１に示した第１のフラッグ情報ＦＬ１に相当し、対応する電気ヒューズセットが有効であるか否か、つまり、使用しているか否かを示す。また、光学ヒューズイネーブル信号ＬＦＥＮは図１に示した第２のフラッグ情報ＦＬ２に相当し、対応する光学ヒューズセットが有効であるか否か、つまり、使用しているか否かを示す。
【０１１１】
光学ヒューズイネーブル信号ＬＦＥＮは、当該光学ヒューズセットを使用する場合にハイレベルとなる信号であり、電気ヒューズイネーブル信号ＡＦＥＮは、当該電気ヒューズセットを使用する場合にハイレベルとなる信号である。したがって、光学ヒューズセットが使用状態である場合には選択信号ＳＥＬは必ずローレベルとなり、これにより選択回路５６ｅは光学ヒューズヒット信号ＬＦＨＩＴを選択する。これに対し、光学ヒューズセットが不使用状態であり且つ電気ヒューズセットが使用状態である場合には選択信号ＳＥＬがハイレベルとなり、これにより選択回路５６ｅは電気ヒューズヒット信号ＡＦＨＩＴを選択する。
【０１１２】
図１５は、アドレス比較回路５１ａ及び選択回路５６ｅの他の例を示す回路図である。図１５に示す回路例は、カラム側への適用が好適である。
【０１１３】
図１５に示す例においては、カラムアドレスの各ビットＹ３〜Ｙ９に対応する７個のラッチ回路５６ａと、７個のラッチ回路５６ｂが設けられているが、ビットごとに選択回路５６ｅに入力される点において図１４に示した回路例と相違している。７個の選択回路５６ｅの出力は、それぞれＥＸＮＯＲ回路によって対応する各ビットと比較される。これらＥＸＮＯＲ回路の出力はＡＮＤゲート回路５６ｇによってまとめられ、冗長判定信号ＨＩＴとして出力される。
【０１１４】
７個の選択回路５６ｅには、選択信号ＳＥＬが共通に供給される。選択信号ＳＥＬは、ＡＮＤゲート回路５６ｆによって生成される信号であり、図１４を用いて説明したとおり、光学ヒューズセットが使用状態である場合には選択信号ＳＥＬは必ずローレベルとなり、これにより選択回路５６ｅは光学ヒューズ側を選択する。これに対し、光学ヒューズセットが不使用状態であり且つ電気ヒューズセットが使用状態である場合には選択信号ＳＥＬがハイレベルとなり、これにより選択回路５６ｅは電気ヒューズ側を選択する。
【０１１５】
さらに、光学ヒューズイネーブル信号ＬＦＥＮがラッチされるラッチ回路５６ａｅの出力と、電気ヒューズイネーブル信号ＡＦＥＮがラッチされるラッチ回路５６ｂｅの出力は、ＯＲゲート回路５６ｈに供給されている。ＯＲゲート回路５６ｈの出力はＡＮＤゲート回路５６ｇに入力されている。これにより、光学ヒューズセット及び電気ヒューズセットがいずれも不使用状態である場合、冗長判定信号ＨＩＴは必ず非活性状態に固定される。
【０１１６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１７】
本願の技術思想は、揮発性及び不揮発性の記憶セルに関するコアチップとそのコアチップを制御するインターフェースチップを有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式限られない。
【０１１８】
本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の機能を有する半導体装置全般に、本発明を適用することができる。
【０１１９】
また、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合は、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
【０１２０】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【０１２１】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１２２】
４〜６      内部回路
１０        半導体装置
１１ａ，１１ｂ    クロック端子
１１ｃ      クロックイネーブル端子
１２ａ〜１２ｆ  コマンド端子
１３ａ〜１３ｃ  アドレス端子
１４        データ入出力端子
１５ａ，１５ｂ    データストローブ端子
１６        キャリブレーション端子
１７ａ，１７ｂ    電源端子
１８        データマスク端子
２１        クロック発生回路
２２        ＤＬＬ回路
２３        入出力バッファ回路
２４        キャリブレーション回路
２５，２８  ＦＩＦＯ回路
２６，２７，３４  ＴＳＶバッファ
２９        入出力回路
３１        コマンド入力バッファ
３２        コントロールロジック
３２ａ      レイテンシコントローラ
３２ｂ      コマンドデコーダ
３３        不良チップ情報保持回路
３５        ＴＳＶレシーバ
３６        不活性化回路
３７        ＤＦＴ回路
４１        アドレス入力バッファ
４２        モードレジスタ
４３        パワーオン検出回路
４４        層アドレス設定回路
４５        層アドレスコントロール回路
４６        層アドレス発生回路
４７        層アドレス比較回路
４８        層アドレスバッファ
４９        入力レシーバ
５０        メモリセルアレイ
５０ａ      ロウ冗長アレイ
５０ｂ      カラム冗長アレイ
５１        ロウデコーダ
５１ａ      アドレス比較回路
５２        カラムデコーダ
５３        センス回路
５４        データコントロール回路
５４ａ      テスト回路
５５，５７  光学ヒューズ回路
５６，５８  不良アドレスラッチ回路
５６ａ，５６ｂ，５６ａｅ，５６ｂｅ    ラッチ回路
５６ｃ      データコントロール回路
５６ｄ      データラッチ回路
５６ｅ      選択回路
５６ｆ〜５６ｈ    ゲート回路
５６ｓ      ヒューズ選択回路
５８        不良アドレスラッチ回路
６１        ロウ制御回路
６１ａ      アドレスバッファ
６１ｂ      リフレッシュカウンタ
６２        カラム制御回路
６２ａ      アドレスバッファ
６２ｂ      バーストカウンタ
６３        コントロールロジック
６４        モードレジスタ
６５        コマンドデコーダ
６６        ＤＦＴ回路
７１        パワーオン検出回路
７２        内部電圧発生回路
８１        ＤＦＴ回路
８２        解析回路
８３        電気ヒューズ回路
８３−０〜８３−７    ヒューズセット
８３ａ      コントロール回路
８３ｂ      電気ヒューズコントローラ
８３ｃ      転送制御回路
８４        シリアライザ
８５        ロード回路
９１        電極
９２        スルーホール電極
９３        再配線層
９４        ＮＣＦ
９５        リードフレーム
９６        アンダーフィル
９７        封止樹脂
１００      第１のチップ
１０１〜１０４    ラッチ回路
１１０      メモリセルアレイ
１２０      光学ヒューズ
１３０      フラグヒューズ
１４０      入力回路
１５０      制御回路
１５１      選択回路
１５２      アドレス比較回路
１６０      アクセス制御回路
１７０      冗長アレイ
１８０      シリコン基板
１８１      層間絶縁膜
１８２      絶縁リング
１８３      端部
１８４      裏面バンプ
１８５      表面バンプ
１８６      端部
２００      第２のチップ
２１０      アクセス制御回路
２２０      電気ヒューズ
２３０      フラグヒューズ
２４０      出力回路
３００      外部端子
４００      内部配線
ＣＣ０〜ＣＣ７    コアチップ
ＨＩＴ      冗長判定信号
ＩＦ        インターフェースチップ
ＩＰ        インターポーザ
ＲＢＬ      冗長ビット線
ＲＭＣ      冗長セル
ＲＷＬ      冗長ワード線
ＳＢ        外部端子
ＴＳＶ      貫通電極
【図１】
0005649888.tif 000002
【図２】
0005649888.tif 000003
【図３】
0005649888.tif 000004
【図４】
0005649888.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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