(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域と
を有しているＮチャネルトランジスタを含み、
前記Ｎチャネルトランジスタの前記活性領域を区画する前記素子分離絶縁膜の、前記ソース・ドレイン領域の両側部に位置する部分のみの表面が、前記ソース・ドレイン領域の表面より低い位置に形成されており、
前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜を被覆して、前記チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されており、
前記素子分離絶縁膜は、前記チャネル形成領域に対し圧縮応力を印加する圧縮応力膜により形成されており、
前記活性領域におけるゲート長方向が＜１００＞方向である
半導体装置。
【請求項２】
前記被覆応力膜による前記引張応力の絶対値が０．５ＧＰａ／ｃｍ２以上である
請求項１に記載の半導体装置。
【請求項３】
絶縁基板の上に半導体層が形成されている半導体基板と、
活性領域を区画する素子分離絶縁膜の形成領域において前記半導体基板に素子分離絶縁膜溝が形成されており、前記素子分離絶縁膜溝に形成された素子分離絶縁膜と、
前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域と
を有しているＮチャネルトランジスタを含み、
前記Ｎチャネルトランジスタにおける、前記Ｎチャネルトランジスタの前記活性領域を区画する前記素子分離絶縁膜の形成領域の前記素子分離絶縁膜溝における前記素子分離絶縁膜の、前記ソース・ドレイン領域の両端部に位置する部分のみが除去されていて、前記ソース・ドレイン領域の両側部に位置する前記素子分離絶縁膜溝の底部の表面は、前記ソース・ドレイン領域の表面より低い位置となっており、
前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜溝の底部を被覆して、前記チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されており、
前記ソース・ドレイン領域の両端部以外における前記素子分離絶縁膜は、前記チャネル形成領域に対し圧縮応力を印加する圧縮応力膜により形成されており、
前記活性領域におけるゲート長方向が＜１００＞方向である
半導体装置。
【請求項４】
半導体基板と、
前記半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、
前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域と
を有しているＰチャネルトランジスタを含み、
前記Ｐチャネルトランジスタの前記活性領域を区画する前記素子分離絶縁膜の、前記ソース・ドレイン領域の両側部に位置する部分のみの表面が、前記ソース・ドレイン領域の表面より低い位置に形成されており、
前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜を被覆して、前記チャネル形成領域に対し圧縮応力を印加する被覆応力膜が形成されており、
前記素子分離絶縁膜は、前記チャネル形成領域に対し引張応力を印加する引張応力膜により形成されており、
前記活性領域におけるゲート長方向が＜１１０＞方向である
半導体装置。
【請求項５】
前記被覆応力膜による前記圧縮応力の絶対値が０．５ＧＰａ／ｃｍ２以上である
請求項４に記載の半導体装置。
【請求項６】
絶縁基板の上に半導体層が形成されている半導体基板と、
活性領域を区画する素子分離絶縁膜の形成領域において前記半導体基板に素子分離絶縁膜溝が形成されており、前記素子分離絶縁膜溝に形成された素子分離絶縁膜と、
前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、
前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域と
を有しているＰチャネルトランジスタを含み、
前記Ｐチャネルトランジスタにおける、前記Ｐチャネルトランジスタの前記活性領域を区画する前記素子分離絶縁膜の形成領域の前記素子分離絶縁膜溝における前記素子分離絶縁膜の、前記ソース・ドレイン領域の両端部に位置する部分のみが除去されていて、前記ソース・ドレイン領域の両側部に位置する前記素子分離絶縁膜溝の底部の表面は、前記ソース・ドレイン領域の表面より低い位置となっており、
前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜溝の底部を被覆して、前記チャネル形成領域に対し圧縮応力を印加する被覆応力膜が形成されており、
前記ソース・ドレイン領域の両端部以外における前記素子分離絶縁膜は、前記チャネル形成領域に対し引張応力を印加する引張応力膜により形成されており、
前記活性領域におけるゲート長方向が＜１１０＞方向である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に電界効果トランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体ＬＳＩデバイスの性能を向上させるため、従来はムーアのスケーリング則にのっとり、前世代に対してデザインを０．７倍することで回路処理スピード、消費電力等の向上を図ってきた。しかし、４５ｎｍ世代以降のＬＳＩデバイスはＭＯＳＦＥＴ（金属―絶縁膜―半導体電界効果トランジスタ）のショートチャネル効果による半導体装置の急激な劣化等の影響により単純に縮小化するだけでは、半導体装置の性能向上は達成できないようになってきている。そこで、半導体装置の性能向上を達成させる技術として、チャネル形成領域に対して応力を印加してチャネル形成領域を歪ませる事により、トランジスタの電流向上を達成する研究開発が活発化している。
図２２（ａ）にゲート長方向が＜１１０＞方向、図２２（ｂ）にゲート長方向が＜１００＞方向である半導体基板を適用した場合にＮチャネルトランジスタ，Ｐチャネルトランジスタに対して半導体装置を構成するトランジスタの性能を向上させるための応力の印加方向を示す。チャネル形成領域に対して、図２２に示す方向に応力を印加して性能を向上する技術の一つとして、コンタクトエッチングストッパー膜（以下ＣＥＳＬとも称する）として高い応力を印加させる膜を適用することにより、トランジスタの電流値を高めることができる構造が知られている（非特許文献１参照）。
【０００３】
また、図１８に示すように、ＮチャネルトランジスタとＰチャネルトランジスタでは、半導体装置の性能を向上させるためにチャネル形成領域に印加させる応力の向きが異なるため、Ｎチャネルトランジスタ領域とＰチャネルトランジスタ領域でＣＥＳＬの応力値を変えるデュアルストレスライナー（以下ＤＳＬとも称する）技術も知られている（非特許文献２参照）。このようにチャネル形成領域に印加させる応力の方向により、半導体装置の性能は左右される。
従来使用されてきたＨＤＰ（高密度プラズマ）法により形成された酸化シリコンからなるＳＴＩ（ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）型の素子分離絶縁膜においても、その応力の影響がデザインの縮小化に伴い問題が顕在化している。ＨＤＰ法により形成された酸化シリコンからなるＳＴＩ型の素子分離絶縁膜を形成する際、活性領域も酸化されるためより大きな圧縮応力が発生して、ＨＤＰ法により形成された酸化シリコンからなるＳＴＩ型の素子分離絶縁膜が形成されている部分によっては、半導体装置を構成するトランジスタの性能劣化を引き起こしている。
【０００４】
この成膜時の酸化による応力の発生を防止する方法として、予めＳＴＩ側壁部にＳｉＮ膜を形成して、半導体装置の性能が劣化する応力方向には酸化が防止され、圧縮応力が印加され難い構造が提案されている（特許文献１参照）。上記構造により成膜時の活性領域の酸化は防止できるが、ＨＤＰ法により形成された酸化シリコンからなるＳＴＩ型の素子分離絶縁膜自体が大きな圧縮応力を有しているため、デザインの縮小化とともに半導体装置を構成するトランジスタの性能劣化を引き起こしている。
さらに、このような状況下で、ＤＳＬ膜を形成しても、チャネル形成領域幅の縮小に伴って、半導体装置を構成するトランジスタの性能改善効果が得られないことも知られている（非特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１５８２４１号公報
【非特許文献】
【０００６】
【非特許文献１】S. Ito et al., IEDM Tech. Dig., p.247, 2000
【非特許文献２】H.S. Yang et al., IEDM Tech. Dig., p.1075, 2004
【非特許文献３】F. Ootsuka et al., IEDM Tech. Dig., 2000
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、チャネル形成領域に対し、トランジスタの電流駆動能力を向上させる方向に応力をかけることにより、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明における半導体装置は、半導体基板と、前記半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域とを有しているＮチャネルトランジスタを含み、前記ソース・ドレイン領域の両側部に位置する前記素子分離絶縁膜の表面は、前記ソース・ドレイン領域の表面より低い位置に形成されており、前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜を被覆して、前記チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている。
【０００９】
また、本発明における半導体装置は、半導体基板と、前記半導体基板に形成され、活性領域を区画する素子分離絶縁膜と、前記半導体基板における前記活性領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側部における前記半導体基板中に形成されたソース・ドレイン領域と、前記ソース領域と前記ドレイン領域の間における前記活性領域に形成されたチャネル形成領域とを有しているＰチャネルトランジスタを含み、前記ソース・ドレイン領域の両側部に位置する前記素子分離絶縁膜の表面は、前記ソース・ドレイン領域の表面より低い位置に形成されており、前記ゲート電極、前記活性領域、及び表面が前記ソース・ドレイン領域の表面より低い位置に形成された前記素子分離絶縁膜を被覆して、前記チャネル形成領域に対し圧縮応力を印加する被覆応力膜が形成されている。
【００１０】
上記構成の本発明の半導体装置において、チャネル領域に対し、トランジスタの電流駆動能力を向上させる方向に応力を印加させることができる。これにより、さらに電流駆動能力を向上させることができる。
【発明の効果】
【００１１】
本発明によれば、チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけることにより、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の一実施形態に係る半導体装置として、ゲート長方向が＜１１０＞方向である半導体基板を適用した場合の半導体装置及び半導体装置の性能を向上させるための印加させる応力方向を示す平面図である。
【図２】図２（ａ）は、本発明の一実施形態に係る図１中のＡ−Ａ’における断面図であり、図２（ｂ）は、本発明の一実施形態に係る図１中のＢ−Ｂ’における断面図である。
【図３】図３（ａ）は、本発明の一実施形態に係る図１中のＣ−Ｃ’における断面図であり、図３（ｂ）は、本発明の一実施形態に係る図１中のＤ−Ｄ’における断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）及び図５（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）及び図８（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０は、本発明の一実施形態に係る半導体装置として、ゲート長方向が＜１１０＞方向である半導体基板を適用した場合の半導体装置及び半導体装置の性能を向上させるための印加させる応力方向を示す平面図である。
【図１１】図１１（ａ）は、本発明の一実施形態に係る図１０中のＥ−Ｅ’における断面図であり、図１１（ｂ）は、本発明の一実施形態に係る図１０中のＦ−Ｆ’における断面図である。
【図１２】図１２（ａ）は、本発明の一実施形態に係る図１０中のＧ−Ｇ’における断面図であり、図１２（ｂ）は、本発明の一実施形態に係る図１０中のＨ−Ｈ’における断面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、本発明の一実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）は、本発明の一実施形態に係る図１中のＡ−Ａ’における絶縁基板の上に半導体層が形成されている基板を用いた半導体装置の断面図であり、図１４（ｂ）は、本発明の一実施形態に係る図１中のＢ−Ｂ’における絶縁基板の上に半導体層が形成されている基板を用いた半導体装置を示す断面図である。
【図１５】図１５（ａ）は、本発明の一実施形態に係る図１中のＣ−Ｃ’における絶縁基板の上に半導体層が形成されている基板を用いた半導体装置の断面図であり、図１５（ｂ）は、本発明の一実施形態に係る図１中のＤ−Ｄ’における絶縁基板の上に半導体層が形成されている基板を用いた半導体装置を示す断面図である。
【図１６】図１６（ａ）は、本発明の一実施形態に係る図１０中のＥ−Ｅ’における絶縁基板の上に半導体層が形成されている基板を用いた半導体装置の断面図であり、図１６（ｂ）は、本発明の一実施形態に係る図１０中のＦ−Ｆ’における絶縁基板の上に半導体層が形成されている基板を用いた半導体装置を示す断面図である。
【図１７】図１７（ａ）は、本発明の一実施形態に係る図１０中のＧ−Ｇ’における絶縁基板の上に半導体層が形成されている基板を用いた半導体装置の断面図であり、図１７（ｂ）は、本発明の一実施形態に係る図１０中のＨ−Ｈ’における絶縁基板の上に半導体層が形成されている基板を用いた半導体装置を示す断面図である。
【図１８】図１８は、本発明の一実施形態に係る半導体装置として、ゲート長方向が＜１００＞方向である半導体基板を適用した場合の半導体装置及び半導体装置の性能を向上させるための印加させる応力方向を示す平面図である。
【図１９】図１９は、本発明の一実施形態に係る半導体装置として、ゲート長方向が＜１００＞方向である半導体基板を適用した場合の半導体装置及び半導体装置の性能を向上させるための印加させる応力方向を示す平面図である。
【図２０】図２０は、本発明の効果を説明するための半導体装置の平面図を示す。
【図２１】図２１は、ゲート長に対するｇｍの改善率を示すグラフである。
【図２２】図２２（ａ）及び図２２（ｂ）は、従来技術を説明するための平面図である。
【発明を実施するための形態】
【００１３】
以下に、本発明に係る半導体装置の実施の形態について、図面を参照して説明する。
【００１４】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置として、ゲート長方向が＜１１０＞方向である半導体基板を適用した場合の半導体装置及び半導体装置の性能を向上させるための印加させる応力方向を示す平面図である。また、図２（ａ）は、本発明の第１の実施形態に係る図１中のＡ−Ａ’における断面図であり、図２（ｂ）は、本発明の第１の実施形態に係る図１中のＢ−Ｂ’における断面図である。図３（ａ）は、本発明の第１の実施形態に係る図１中のＣ−Ｃ’における断面図であり、図３（ｂ）は、本発明の第１の実施形態に係る図１中のＤ−Ｄ’における断面図である。
【００１５】
図１に示すように、例えば、ゲート長方向が＜１１０＞方向である半導体基板のｐ型半導体領域１ａにはＮチャネルトランジスタ（以下ＮＴｒとも称する）が形成されており、ｎ型半導体領域１ｂにはＰチャネルトランジスタ（以下ＰＴｒとも称する）が形成されている。
【００１６】
まず、本実施形態における半導体装置の性能を向上させるために、チャネル形成領域に対し応力を印加させる方向について説明する。
図１に示すように、細い矢印は素子分離絶縁膜２及び素子分離絶縁膜６ａにより印加される応力方向を示し、太い矢印は被覆応力膜１４ａ及び被覆応力膜１４ｂにより印加される応力方向を示す。
【００１７】
ＮＴｒにおいて、活性領域１ｃにおけるチャネル形成領域（不図示）の幅方向に対し素子分離絶縁膜２により引張応力を印加させ、ゲート長方向に対し素子分離絶縁膜２及び被覆応力膜１４ａにより引張応力を印加させる。
また、ＰＴｒにおいて、活性領域１ｄにおけるゲート電極の延伸方向に対し素子分離絶縁膜２により引張応力を印加させ、ゲート長方向に対し素子分離絶縁膜６ａ及び被覆応力膜１４ｂにより圧縮応力を印加させる。以上の応力を印加させることにより、半導体装置の性能を向上させることができる。
【００１８】
次にＮＴｒの構造について説明する。
図２に示すように、上記のｐ型半導体領域１ａの活性領域（不図示）を区画するように、例えば、プラズマ酸化膜、ＬＰ−酸化膜、プラズマ窒化膜、ＬＰ−窒化膜、ポリシラザン、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、カーボン含有酸化シリコン、ＳＯＧ（塗布酸化膜）などの塗布膜からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜２が形成されている。
【００１９】
さらにｐ型半導体領域１ａの活性領域（不図示）上に例えば、酸化シリコンからなるゲート絶縁膜７ａが形成され、その上層に例えば、ポリシリコンなどからなるゲート電極８ａが形成され、その上層にシリサイド１３ａが形成されている。
またゲート電極８ａの両側部には、サイドウォール絶縁膜１０ａが形成されている。
【００２０】
例えばサイドウォール絶縁膜１０ａは、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）を原料ガスとするＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法による酸化シリコン膜（ＴＥＯＳ膜）あるいはＣＶＤ法によるＮＳＧ（ｎｏｎ−ｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）である酸化シリコン膜（ＮＳＧ膜）で形成されている。
【００２１】
さらに、ゲート電極８ａの両側部におけるｐ型半導体領域１ａ中に一対のソース・ドレイン領域１１ａが形成されている。
また、ソース・ドレイン領域１１ａのチャネル形成領域側におけるｐ型半導体領域１ａの表層部にはエクステンション領域９ａが形成されている。
上記のようにＮＴｒが形成されている。
【００２２】
さらにＮＴｒを被覆するように、例えば、プラズマＣＶＤ法あるいは熱ＣＶＤ法で形成される窒化シリコン膜からなり、チャネル形成領域に対し引張応力を印加させる被覆応力膜１４ａが形成されている。
上記の素子分離絶縁膜２及び被覆応力膜１４ａが形成されているため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
【００２３】
次にＰＴｒの構造について説明する。
図３に示すように、ｎ型半導体領域１ｂの活性領域（不図示）を区画するように、例えば、プラズマ酸化膜、ＬＰ−酸化膜、プラズマ窒化膜、ＬＰ−窒化膜、ポリシラザン、ＨＳＱ、カーボン含有酸化シリコン、ＳＯＧなどの塗布膜からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜２が形成されている。
さらに、ｎ型半導体領域１ｂの後述のソース・ドレイン領域１１ｂの両端部において活性領域（不図示）を区画するように例えば、ＨＤＰプラズマ酸化膜、熱酸化膜、フッ素あるいは窒素、あるいはカーボン含有プラズマ酸化膜からなり、チャネル形成領域に対し圧縮応力を印加させる素子分離絶縁膜６ａが形成されている。
【００２４】
さらにｎ型半導体領域１ｂの活性領域（不図示）上に例えば、酸化シリコンからなるゲート絶縁膜７ｂが形成され、その上層に例えば、ポリシリコンなどからなるゲート電極８ｂが形成され、その上層にシリサイド１３ｂが形成されている。
またゲート電極８ｂの両側部には、サイドウォール絶縁膜１０ｂが形成されている。
サイドウォール絶縁膜１０ｂは、前述したＮＴｒのサイドウォール絶縁膜１０ａと同じ絶縁材料で形成されている。
【００２５】
さらに、ゲート電極８ｂの両側部におけるｎ型半導体領域１ｂ中に一対のソース・ドレイン領域１１ｂが形成されている。
また、ソース・ドレイン領域１１ｂのチャネル形成領域側におけるｎ型半導体領域１ｂの表層部にはエクステンション領域９ｂが形成されている。
上記のようにＰＴｒが形成されている。
【００２６】
さらにＰＴｒを被覆して、例えば、プラズマＣＶＤ法あるいは熱ＣＶＤ法で形成される窒化シリコン膜からなり、ＰＴｒに圧縮応力を印加させる被覆応力膜１４ｂが形成されている。なお、ＮＴｒを被覆している引張応力を印加させる被覆応力膜１４ａも窒化シリコン膜からなるが、結合量や密度などにより、印加させる応力が変わる。
また、上記のチャネル形成領域に印加させる引張応力の絶対値が０．５ＧＰａ／ｃｍ２以上、圧縮応力の絶対値が０．５ＧＰａ／ｃｍ２以上であることが好ましい。
上記の素子分離絶縁膜６ａ及び被覆応力膜１４ｂが形成されているため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
【００２７】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。図１中のＡ−Ａ’断面における断面図及びＣ−Ｃ’断面における断面図を用いて説明する。
図４から図９は、本発明の第１の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【００２８】
まず、図４（ａ）に示すように、半導体基板のｐ型半導体領域１ａとｎ型半導体領域１ｂにおいて、窒化シリコン膜３をマスクとして、例えば、ＲＩＥ（反応性イオンエッチング）などのドライエッチングにより素子分離絶縁膜溝（不図示）を形成し、ＣＶＤ（化学気相成長）法などにより素子分離絶縁膜溝にチャネル形成領域に引張応力を印加させる素子分離絶縁層を形成させる。そして、ＣＭＰ（化学的機械的研磨）法などの研磨法により窒化シリコン膜３の表面まで素子分離絶縁層を除去することにより、例えば、プラズマ酸化膜、ＬＰ−酸化膜、プラズマ窒化膜、ＬＰ−窒化膜、ポリシラザン、ＨＳＱ、カーボン含有酸化シリコン、ＳＯＧなどの塗布膜からなる引張応力を印加させる素子分離絶縁膜２を形成する。
【００２９】
次に、図４（ｂ）に示すように、窒化シリコン膜３、素子分離絶縁膜２の上層に例えば、スピンコータなどのレジスト塗布装置によりフォトレジスト膜４を形成し、フォトリソグラフィ法によりＰＴｒのフォトレジスト膜４に素子分離絶縁膜２の表面を露出するパターン加工をする。
【００３０】
次に、図４（ｃ）に示すように、例えば、ＰＴｒのパターン加工したフォトレジスト膜４をスピンデベロッパなどの現象装置により現像し、フォトレジストマスク４ａを形成する。
【００３１】
次に、図５（ａ）に示すように、得られたフォトレジストマスク４ａをマスクとして例えばウェットエッチングを施し、素子分離絶縁膜２を除去してＰＴｒ形成領域の素子分離絶縁膜溝５を形成する。
【００３２】
次に、図５（ｂ）に示すように、例えば、プラズマアッシングなどによりフォトレジストマスク４ａを除去する。
【００３３】
次に、図６（ａ）に示すように、例えば、ＣＶＤ法などによりＮＴｒ形成領域の素子分離絶縁膜２、窒化シリコン膜３、ＰＴｒ形成領域の窒化シリコン膜３及び素子分離絶縁膜溝５に、チャネル形成領域に対し圧縮応力を印加させる素子分離絶縁層６を形成する。
【００３４】
次に、図６（ｂ）に示すように、例えば、ＣＭＰ法などの研磨法により窒化シリコン膜３の表面まで素子分離絶縁層６を除去し、ＰＴｒ形成領域に素子分離絶縁膜６ａを形成する。
【００３５】
次に、図７（ａ）に示すように、ＮＴｒ形成領域とＰＴｒ形成領域において、例えば、
ドライエッチング法などにより窒化シリコン膜３を除去し、活性領域１ｃ及び活性領域１ｄの表面に熱酸化法などにより、酸化シリコンを成膜して、ゲート絶縁膜７ａ及びゲート絶縁膜７ｂを形成する。そして、ゲート絶縁膜７ａ及びゲート絶縁膜７ｂの上層に、例えば、ＣＶＤ法などによりポリシリコンなどの導電層を形成させ、当該導電層の上層にフォトレジスト膜を形成する。そして、ゲート電極のパターンを形成したフォトレジスト膜をマスクとして、ＲＩＥなどのドライエッチングによりゲート電極８ａ及びゲート電極８ｂを形成する。
【００３６】
次に、図７（ｂ）に示すように、ＮＴｒ形成領域において、ゲート電極８ａをマスクとしてｎ型の導電性不純物をｐ型半導体領域１ａの活性領域１ｃにおける表層部分にイオン注入することにより、エクステンション領域９ａを形成する。
次に、ＰＴｒ形成領域において、ゲート電極８ｂをマスクとしてｐ型の導電性不純物をｎ型半導体領域１ｂの活性領域１ｄにおける表層部分にイオン注入することにより、エクステンション領域９ｂを形成する。
【００３７】
次に、図７（ｃ）に示すように、例えば、ＮＴｒ形成領域及びＰＴｒ形成領域において、ＴＥＯＳを原料ガスとするＣＶＤ法により酸化シリコン膜（ＴＥＯＳ膜）１０を形成する。
【００３８】
次に、図８（ａ）に示すように、例えば、ＮＴｒ形成領域を開口するレジスト膜（不図示）をパターン形成し、ＮＴｒにおいて、ＴＥＯＳ膜１０を全面にエッチバックして、ＴＥＯＳ膜であるサイドウォール絶縁膜１０ａを形成する。
次に、ＰＴｒ形成領域を開口するレジスト膜をパターン形成し、ＰＴｒ形成領域において、ＴＥＯＳ膜１０を全面にエッチバックして、ＴＥＯＳ膜であるサイドウォール絶縁膜１０ｂを形成する。
【００３９】
次に、図８（ｂ）に示すように、例えば、ＮＴｒ形成領域において、サイドウォール絶縁膜１０ａ及びゲート電極８ａをマスクとして、ｎ型の導電性不純物をｐ型半導体領域１ａの活性領域（不図示）における表層部分にイオン注入することで、ソース・ドレイン領域１１ａを形成する。
次に、例えば、ＰＴｒ形成領域において、サイドウォール絶縁膜１０ｂ及びゲート電極８ｂをマスクとして、ｐ型の導電性不純物をｎ型半導体領域１ｂの活性領域（不図示）における表層部分にイオン注入することで、ソース・ドレイン領域１１ｂを形成する。
【００４０】
次に、図９（ａ）に示すように、例えば、ＮＴｒ形成領域において、素子分離絶縁膜２、ゲート電極８ａ、サイドウォール絶縁膜１０ａ及びソース・ドレイン領域１１ａ上にスパッタリングなどの物理蒸着法により、Ｔｉ、Ｃｏなどからなるシリサイド膜１２ａを形成する。
次に、例えば、ＰＴｒ形成領域において、素子分離絶縁膜２、素子分離絶縁膜６ａ、ゲート電極８ｂ、サイドウォール絶縁膜１０ｂ及びソース・ドレイン領域１１ｂ上にスパッタリングなどの物理蒸着法により、Ｔｉ、Ｃｏなどからなるシリサイド膜１２ｂを形成する。
【００４１】
次に、図９（ｂ）に示すように、例えば、ＮＴｒ形成領域において、アニールなどの熱処理によりシリサイド膜１２ａとゲート電極８ａ及びシリサイド膜１２ａとソース・ドレイン領域１１ａをシリサイド化反応させ、ゲート電極８ａ及びソース・ドレイン領域１１ａにシリサイド１３ａを形成する。
次に、例えば、ＰＴｒ形成領域において、アニールなどの熱処理によりシリサイド膜１２ｂとゲート電極８ｂ及びシリサイド膜１２ｂとソース・ドレイン領域１１ｂをシリサイド化反応させ、ゲート電極８ｂ及びソース・ドレイン領域１１ｂにシリサイド１３ｂを形成する。
【００４２】
次に、図９（ｃ）に示すように、例えば、未反応のシリサイド膜１２ａ及びシリサイド膜１２ｂをウェット溶液により除去する。
【００４３】
次に、例えば、ＮＴｒ形成領域において、ＣＶＤ法などにより窒化シリコンなどからなる引張応力を印加させる被覆応力膜１４ａを形成する。
以上の工程により、図２に示すＮＴｒが形成される。
次に、例えば、ＰＴｒ形成領域において、ＣＶＤ法などにより窒化シリコンなどからなる圧縮応力を印加させる被覆応力膜１４ｂを形成する。
以上の工程により、図３に示すＰＴｒが形成されている。
【００４４】
なお、本実施形態において、引張応力を印加させる素子分離絶縁膜として、プラズマ酸化膜、ＬＰ−酸化膜、プラズマ窒化膜、ＬＰ−窒化膜、ポリシラザン、ＨＳＱ、カーボン含有酸化シリコン、ＳＯＧを用い、圧縮応力を印加させる素子分離絶縁膜として、ＨＤＰプラズマ酸化膜、熱酸化膜、フッ素あるいは窒素、あるいはカーボン含有プラズマ酸化膜を用いたが、プラズマ酸化膜又はカーボン含有プラズマ酸化膜は、成膜条件等によって引張応力膜にも圧縮応力にもなりうる。
また、本実施形態において、引張応力を印加させる素子分離絶縁膜として、プラズマ酸化膜、ＬＰ−酸化膜、プラズマ窒化膜、ＬＰ−窒化膜、ポリシラザン、ＨＳＱ、カーボン含有酸化シリコン、ＳＯＧを用い、圧縮応力を印加させる素子分離絶縁膜として、ＨＤＰプラズマ酸化膜、熱酸化膜、フッ素あるいは窒素、あるいはカーボン含有プラズマ酸化膜を用いたが、これには限定されず、引張応力を印加させる材料、圧縮応力を印加させる材料を用いてもよい。
また、本実施形態において、ＮＴｒ形成領域における被覆応力膜１４ａとして引張応力を印加させる材料を用い、ＰＴｒ形成領域における被覆応力膜１４ｂとして引張応力を印加させる材料を用いたが、ＮＴｒ形成領域における被覆応力膜１４ａ及びＰＴｒ形成領域における被覆応力膜１４ｂともに引張応力を印加させる材料を用いてもよい。
【００４５】
上記の本実施形態に係る半導体装置の製造方法によれば、ＮＴｒとＰＴｒのそれぞれにおいて、チャネル形成領域に対し電流駆動能力を向上させる方向に応力を印加させる素子分離絶縁膜を形成させることができる。
【００４６】
＜第２の実施形態＞
図１０は、本発明の第２の実施形態に係る半導体装置として、ゲート長方向が＜１１０＞方向である半導体基板を適用した場合の半導体装置及び半導体装置の性能を向上させるための印加させる応力方向を示す平面図である。また、図１１（ａ）は、本発明の第２の実施形態に係る図１０中のＥ−Ｅ’における断面図であり、図１１（ｂ）は、本発明の第１の実施形態に係る図１０中のＦ−Ｆ’における断面図である。図１２（ａ）は、本発明の第２の実施形態に係る図１０中のＧ−Ｇ’における断面図であり、図１２（ｂ）は、本発明の第２の実施形態に係る図１０中のＨ−Ｈ’における断面図である。
第２の実施形態に係る半導体装置は、ＰＴｒにおける素子分離絶縁膜２ａ以外は第１の実施形態に係る半導体装置と同じである。そのため、重複する箇所については、記載を省略する。
【００４７】
図１０に示すように、例えば、ゲート長方向が＜１１０＞方向である半導体基板のｐ型半導体領域１ａにはＮチャネルトランジスタ（以下ＮＴｒとも称する）が形成されており、ｎ型半導体領域１ｂにはＰチャネルトランジスタ（以下ＰＴｒとも称する）が形成されている。
【００４８】
まず、本実施形態における半導体装置の性能を向上させるために、チャネル形成領域に対し応力を印加させる方向について説明する。
図1０に示すように、細い矢印は素子分離絶縁膜２により印加される応力方向を示し、太い矢印は被覆応力膜１４ａ及び被覆応力膜１４ｂにより印加される応力方向を示す。
ＮＴｒにおいて、活性領域１ｃにおけるゲート電極の延伸方向に対し素子分離絶縁膜２により引張応力を印加させ、ゲート長方向に対し素子分離絶縁膜２及び被覆応力膜１４ａにより引張応力を印加させる。
また、ＰＴｒにおいて、活性領域１ｄにおけるゲート電極の延伸方向に対し素子分離絶縁膜２により引張応力を印加させ、ゲート長方向に対し被覆応力膜１４ａにより圧縮応力を印加させる。以上の応力を印加させることにより、半導体装置の性能を向上させることができる。
【００４９】
次にＰＴｒの構造について説明する。
ＰＴｒにおいて、図１２に示すように、ｎ型半導体領域１ｂの活性領域（不図示）を区画するように例えば、プラズマ酸化膜、ＬＰ−酸化膜、プラズマ窒化膜、ＬＰ−窒化膜、ポリシラザン、ＨＳＱ、カーボン含有酸化シリコン、ＳＯＧなどの塗布膜からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜２が形成されている。
さらに、ｎ型半導体領域１ｂのソース・ドレイン領域１１ｂの両端部において活性領域（不図示）を区画するように、素子分離絶縁膜２と同じ材料からなる素子分離絶縁膜２ａが、当該膜の表面が活性領域（不図示）の表面より低い位置となるように形成されている。
【００５０】
上記の素子分離絶縁膜２ａにより、従来であれば、活性領域におけるゲート長方向に対し引張応力を印加させ、トランジスタの電流駆動能力を劣化させるが、素子分離絶縁膜２ａの表面が活性領域の表面より低い位置に形成されているため、ゲート長方向に対し引張応力は印加されない。さらに、素子分離絶縁膜２ａの表面が低い位置に形成さているため、被覆応力膜１４ｂがチャネル形成領域の側面まで被覆するため、ゲート長方向に対し被覆応力膜１４ｂにより印加される圧縮応力がより大きくなるため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
【００５１】
次に、上記の本実施形態に係る半導体装置の製造方法について説明する。図１０中のＥ−Ｅ’断面における断面図及びＧ−Ｇ’断面における断面図を用いて説明する。本実施形態に係る半導体装置の製造方法は、ＰＴｒにおける素子分離絶縁膜２ａの形成方法を除いて、第１の実施形態に係る半導体装置の製造方法と同じである。そのため、重複する箇所については、記載を省略する。
図１３は、本発明の第２の実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【００５２】
第１の実施形態の半導体製造方法における図４（ｃ）に示すように、ＰＴｒ形成領域においてフォトレジストマスク４ａを形成した後、図１３（ａ）に示すように、得られたフォトレジストマスク４ａをマスクとしてドライエッチングを施し、素子分離絶縁膜２ａの表面が活性領域（不図示）の表面より低くなるように素子分離絶縁膜２ａを形成する。
【００５３】
次に、図１３（ｂ）に示すように、例えば、プラズマアッシングなどによりフォトレジストマスク４ａを除去する。
【００５４】
上記の本実施形態に係る半導体装置の製造方法によれば、ＰＴｒにおいて、電流駆動能力を劣化させる方向に応力を印加させないように素子分離絶縁膜を形成させることができる。また、被覆応力膜がチャネル形成領域の側面まで被覆させるように形成させることができる。
【００５５】
＜第３の実施形態＞
図１４（ａ）は、本発明の第３の実施形態に係り、図１中のＡ−Ａ’に相当する部分の断面図であり、図１４（ｂ）は、本発明の第３の実施形態に係り、図１中のＢ−Ｂ’に相当する部分の断面図である。図１５（ａ）は、本発明の第３の実施形態に係り、図１中のＣ−Ｃ’に相当する部分の断面図であり、図１５（ｂ）は、本発明の第３の実施形態に係り、図１中のＤ−Ｄ’に相当する部分の断面図である。
本実施形態に係る半導体装置は、半導体基板以外は第１の実施形態に係る半導体装置と同じである。そのため、半導体装置を示す平面図は第１の実施形態における半導体装置を示す平面図である図１と同じである。また、本実施形態に係る半導体装置の製造方法は、第１の実施形態に係る半導体装置の製造方法と同じである。そのため、重複する箇所については、記載を省略する。
本実施形態において、ゲート長方向が＜１１０＞方向である半導体基板として、絶縁基板の上に半導体層が形成されている基板を用いている。
上記基板のｐ型半導体領域１ａにはＮＴｒが形成されており、ｎ型半導体領域１ｂにはＰＴｒが形成されている。
【００５６】
まず、ＮＴｒについて説明する。
図１４に示すように、上記のｐ型半導体領域１ａの下層に絶縁基板１５が形成されている。
さらに、上記のｐ型半導体領域１ａの活性領域（不図示）を区画するように、絶縁基板１５の上に例えば、第１の実施形態における素子分離絶縁膜２と同じ材料からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜２が形成されている。
【００５７】
第１の実施形態と同様に、上記の素子分離絶縁膜２及び被覆応力膜１４ａが形成されているため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
【００５８】
次にＰＴｒについて説明する。
図１５に示すように、上記のｎ型半導体領域１ｂの下層に絶縁基板１５が形成されている。
さらに、ｎ型半導体領域１ｂの活性領域（不図示）を区画するように、絶縁基板１５の上に例えば、第１の実施形態における素子分離絶縁膜２と同じ材料からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜２が形成されている。
さらに、ｎ型半導体領域１ｂのソース・ドレイン領域１１ｂの両端部において活性領域（不図示）を区画するように、絶縁基板１５の上に例えば、第１の実施形態における素子分離絶縁膜６ａと同じ材料からなり、チャネル形成領域に対し圧縮応力を印加させる素子分離絶縁膜６ａが形成されている。
【００５９】
本実施形態において、第１の実施形態と同様に、上記の素子分離絶縁膜６ａ及び被覆応力膜１４ｂが形成されているため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
【００６０】
＜第４の実施形態＞
図１６（ａ）は、本発明の第４の実施形態に係り、図１０中のＥ−Ｅ’に相当する部分の断面図であり、図１６（ｂ）は、本発明の第４の実施形態に係り、図１中のＦ−Ｆ’に相当する部分の断面図である。図１７（ａ）は、本発明の第４の実施形態に係り、図１中のＧ−Ｇ’に相当する部分の断面図であり、図１７（ｂ）は、本発明の第４の実施形態に係り、図１中のＨ−Ｈ’に相当する部分の断面図である。
本実施形態に係る半導体装置は、半導体基板以外は第２の実施形態に係る半導体装置と同じである。そのため、半導体装置を示す平面図は第２の実施形態における図１０と同じである。また、本実施形態に係る半導体装置の製造方法は、第２の実施形態に係る半導体装置の製造方法と同じである。そのため、重複する箇所については、記載を省略する。
例えば、ゲート長方向が＜１１０＞方向である半導体基板として、絶縁基板の上に半導体層が形成されている基板を用いている。
上記の基板のｐ型半導体領域１ａにはＮＴｒが形成されており、ｎ型半導体領域１ｂにはＰＴｒが形成されている。
【００６１】
ＰＴｒにおいて、図１７に示すように、上記のｎ型半導体領域１ｂの下層に絶縁基板１５が形成されている。
さらに、ｎ型半導体領域１ｂの活性領域（不図示）を区画するように例えば、第２の実施形態における素子分離絶縁膜２と同じ材料からなり、チャネル形成領域に対し引張応力を印加させる素子分離絶縁膜２が形成されている。
さらに、上記のｎ型半導体領域１ｂのソース・ドレイン領域１１ｂの両端部において活性領域（不図示）を区画するように素子分離絶縁膜溝５が形成されている。
さらに、ＰＴｒを被覆して、例えば、窒化シリコンからなり、ＰＴｒに圧縮応力を印加させる被覆応力膜１４ｂが形成されている。
【００６２】
本実施形態によれば、ソース・ドレイン領域１１ｂの両端部において素子分離絶縁膜が形成されていないため、チャネル形成領域に対し引張応力は印加されない。さらに、被覆応力膜１４ｂがチャネル形成領域の側面まで被覆するため、被覆応力膜１４ｂにより印加される圧縮応力がより大きくなり、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。さらに、本実施形態によれば、ゲート長方向に応力を印加させる素子分離絶縁膜が存在しないため、素子分離絶縁膜の高さを調節しないでよく、半導体装置の性能のばらつきを防止できる。
【００６３】
＜第５の実施形態＞
図１８は、本発明の第５の実施形態に係る半導体装置としてゲート長方向が＜１００＞方向である半導体基板を適用した場合の半導体装置を示す平面図である。
本実施形態に係る半導体装置は、素子分離絶縁膜及び被覆応力膜の材質以外は第１の実施形態に係る半導体装置と同じである。そのため、重複する箇所については、記載を省略する。
【００６４】
まず、本実施形態における半導体装置の性能を向上させるために、チャネル形成領域に対し応力を印加させる方向について説明する。
図１８に示すように、細い矢印は素子分離絶縁膜２及び素子分離絶縁膜６ａにより印加される応力方向を示し、太い矢印は被覆応力膜１４ａ及び被覆応力膜１４ｂにより印加される応力方向を示す。
ＮＴｒにおいて、活性領域１ｃにおけるゲート電極の延伸方向に対し素子分離絶縁膜２により圧縮応力を印加させ、ゲート長方向に対し素子分離絶縁膜６ａ及び被覆応力膜１４ａにより引張応力を印加させる。
また、ＰＴｒにおいて、活性領域１ｄにおけるゲート電極の延伸方向に対し素子分離絶縁膜２により圧縮応力を印加させ、ゲート長方向に対し素子分離絶縁膜２及び被覆応力膜１４ｂにより圧縮応力を印加させる。以上の応力を印加させることにより、半導体装置の性能を向上させることができる。
【００６５】
次にＮＴｒについて説明する。
本実施形態におけるＮＴｒの構造は、素子分離絶縁膜２、素子分離絶縁膜６ａ及び被覆応力膜１４ａ以外は第１の実施形態と同じである。
本実施形態における素子分離絶縁膜２は、チャネル形成領域に対し圧縮応力を印加させる、例えば、第１の実施形態における素子分離絶縁膜６ａと同じ材料により形成されている。また、素子分離絶縁膜６ａは、チャネル形成領域に対し引張応力を印加させる、例えば、第１の実施形態における素子分離絶縁膜２と同じ材料により形成されている。また、被覆応力膜１４ａは、チャネル形成領域に対し引張応力を印加させる、例えば、第１の実施形態における被覆応力膜１４ａと同じ材料により形成されている。
上記のようにＮＴｒが形成されている。
【００６６】
次にＰＴｒについて説明する。
本実施形態におけるＰＴｒの構造は、素子分離絶縁膜２及び被覆応力膜１４ｂ以外は第１の実施形態と同じである。
本実施形態における素子分離絶縁膜２は、チャネル形成領域に対し圧縮応力を印加させる例えば、第１の実施形態における素子分離絶縁膜６ａにより形成されている。また、被覆応力膜１４ｂは、チャネル形成領域に対し圧縮応力を印加させる、例えば、第１の実施形態における被覆応力膜１４ｂにより形成されている。
上記のようにＰＴｒが形成されている。
【００６７】
なお、本実施形態において、第１の実施形態と同じ半導体基板を用いたが、これには限定されず、例えば、第３の実施形態と同じｐ型半導体領域１ａ及びｎ型半導体領域１ｂの下層に絶縁基板１５が形成されている基板を用いてもよい。
【００６８】
本実施形態によれば、第１の実施形態と同様に、素子分離絶縁膜及び被覆応力膜が形成されているため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
【００６９】
＜第６の実施形態＞
図１９は、本発明の第６の実施形態に係る半導体装置としてゲート長方向が＜１００＞方向である半導体基板を適用した場合の半導体装置を示す平面図である。
本実施形態に係る半導体装置は、素子分離絶縁膜２、被覆応力膜１４ａ及び被覆応力膜１４ｂの材質以外は第２の実施形態に係る半導体装置と同じである。そのため、重複する箇所については、記載を省略する。
【００７０】
まず、本実施形態における半導体装置の性能を向上させるために、チャネル形成領域に対し応力を印加させる方向について説明する。
図１９に示すように、細い矢印は素子分離絶縁膜２により印加される応力方向を示し、太い矢印は被覆応力膜１４ａ及び被覆応力膜１４ｂにより印加される応力方向を示す。
ＮＴｒにおいて、活性領域１ｃにおけるゲート電極の延伸方向に対し素子分離絶縁膜２により圧縮応力を印加させ、ゲート長方向に対し被覆応力膜１４ａにより引張応力を印加させる。
また、ＰＴｒにおいて、活性領域１ｄにおけるゲート電極の延伸方向に対し素子分離絶縁膜２により圧縮応力を印加させ、ゲート長方向に対し素子分離絶縁膜２及び被覆応力膜１４ｂにより圧縮応力を印加させる。以上の応力を印加させることにより、半導体装置の性能を向上させることができる。
【００７１】
次にＮＴｒについて説明する。
本実施形態におけるＮＴｒの構造は、素子分離絶縁膜２及び被覆応力膜１４ａ以外は第２の実施形態と同じである。
本実施形態における素子分離絶縁膜２は、チャネル形成領域に対し圧縮応力を印加させる、例えば、第１の実施形態における素子分離絶縁膜６ａにより形成されている。
また、素子分離絶縁膜２ａは、ｐ型半導体領域１ａのソース・ドレイン領域１１ａの両端部において活性領域（不図示）を区画するように、チャネル形成領域に対し圧縮応力を印加させる、例えば、第１の実施形態における素子分離絶縁膜６ａにより形成されており、第２の実施形態のＰＴｒにおける素子分離絶縁膜２ａと同様に素子分離絶縁膜２ａの表面が活性領域（不図示）の表面より低い位置となるように形成されている。また、被覆応力膜１４ａは、チャネル形成領域に対し引張応力を印加させる、例えば、第１の実施形態における被覆応力膜１４ａにより形成されている。
上記のようにＮＴｒが形成されている。
【００７２】
次にＰＴｒについて説明する。
本実施形態におけるＰＴｒの構造は、素子分離絶縁膜２及び被覆応力膜１４ｂ以外は第２の実施形態と同じである。
本実施形態における素子分離絶縁膜２は、チャネル形成領域に対し圧縮応力を印加させる、例えば、第１の実施形態における素子分離絶縁膜６ａにより形成されている。また、被覆応力膜１４ｂは、チャネル形成領域に対し圧縮応力を印加させる、例えば、第１の実施形態における被覆応力膜１４ｂにより形成されている。
上記のようにＰＴｒが形成されている。
【００７３】
なお、本実施形態において、第２の実施形態と同じ半導体基板を用いたが、これには限定されず、例えば、第４の実施形態と同じｐ型半導体領域１ａ及びｎ型半導体領域１ｂの下層に絶縁基板１５が形成されている基板を用いてもよい。その場合、ＮＴｒにおけるｐ型半導体領域１ａのソース・ドレイン領域１１ａの両端部において上記の素子分離絶縁膜２ａではなく、活性領域（不図示）を区画するように素子分離絶縁膜溝５が形成されている。
【００７４】
本実施形態によれば、第２の実施形態と同様に、素子分離絶縁膜及び被覆応力膜が形成されているため、さらにトランジスタの電流駆動能力が向上し、半導体装置の性能が向上する。
【００７５】
以下に、本発明における素子分離絶縁膜と被覆応力膜とからなるトランジスタの効果を説明する。
【００７６】
図２０は、本発明の効果を説明するために実験で使用した半導体装置の平面図を示す。
図２０中の矢印の向きは、実験３の場合の半導体装置に印加される応力方向であり、細い矢印は、素子分離絶縁膜２により印加される応力方向を示し、太い矢印は被覆応力膜により印加される応力方向を示す。
本実験で使用した半導体装置は図２０中の活性領域１ｄにおけるゲート電極の延伸方向の長さＢに比べゲート長方向の長さＡが長いため、素子分離絶縁膜により印加されるゲート長方向への応力は無視することができる。
【００７７】
以下に、本実験で使用した半導体装置について説明する。
実験１において、以下に示す条件の半導体装置を使用した。
（１）ゲート長方向が＜１１０＞方向である半導体基板。
（２）Ｐチャネルトランジスタ。
（３）素子分離絶縁膜として、引張応力を印加させる膜。
（４）被覆応力膜として、応力を印加させない膜。
【００７８】
実験２において、以下に示す条件の半導体装置を使用した。
（１）ゲート長方向が＜１１０＞方向である半導体基板。
（２）Ｐチャネルトランジスタ。
（３）素子分離絶縁膜として、圧縮応力を印加させる膜。
（４）被覆応力膜として、圧縮応力を印加させる膜。
【００７９】
実験３において、以下に示す条件の半導体装置を使用した。
（１）ゲート長方向が＜１１０＞方向である半導体基板。
（２）Ｐチャネルトランジスタ。
（３）素子分離絶縁膜として、引張応力を印加させる膜。
（４）被覆応力膜として、圧縮応力を印加させる膜。
【００８０】
本実験で使用した半導体装置は以下のものから構成される。
（１）素子分離絶縁膜
引張応力膜：ＳＯＧ膜
圧縮応力膜：ＨＤＰプラズマ酸化膜
（２）ゲート電極：ポリシリコン
（３）被覆応力膜：窒化シリコン膜
（４）ゲート幅  ：０．５μｍ
以上に示す半導体装置を使用して、相互コンダクタンス（以下ｇｍとも称する）の改善率を測定した。
【００８１】
図２１は、ゲート長に対するｇｍの改善率を示すグラフである。ｇｍは移動度を示す指標であり、ｇｍの改善率が高くなると半導体装置の性能が向上したことを示す。
図２１中における△は実験１の測定結果を、●は実験２の結果を、□は実験１と実験２の和を、◆は実験３の結果をそれぞれ示す。
ここで実験１はチャネル形成領域に応力を印加させる膜が素子分離絶縁膜のみの測定結果であり、実験２はチャネル形成領域に応力を印加させる膜が被覆応力膜のみの測定結果であり、実験３はチャネル形成領域に応力を印加させる膜が素子分離絶縁膜及び被覆応力膜の測定結果である。
【００８２】
図２１から、ゲート長が短くなると、すなわち半導体装置が縮小すると実験２におけるｇｍの改善率は低下するが、実験１におけるｇｍの改善率は高いことが分かる。したがって、半導体装置が縮小化されてもチャネル形成領域に対し素子分離絶縁膜を用いて、トランジスタの電流駆動能力を向上させる方向に応力を印加させることにより半導体装置の性能を向上させることができる。
【００８３】
また実験３におけるｇｍの改善率と、実験１のｇｍの改善率と実験２のｇｍの改善率の和とを比較すると、実験３におけるｇｍの改善率のほうが高いことが分かる。したがって、チャネル形成領域に対し、トランジスタの電流駆動能力を向上させる方向に素子分離絶縁膜及び被覆応力膜の両方により応力を印加させると、素子分離絶縁膜と被覆応力膜の相乗効果により印加される応力がより高くなるため、さらに半導体装置の性能が向上する。
【００８４】
したがって本発明の係る半導体装置によれば、半導体装置が縮小化されても素子分離絶縁膜を用いて応力を印加させることにより、半導体装置の性能を向上させることができる。また素子分離絶縁膜と被覆応力膜を用いることで、素子分離絶縁膜と被覆応力膜の相互作用によりさらに半導体装置の性能を向上させることができる。
【００８５】
なお、上記の実施形態におけるｐ型半導体領域１ａ、ｎ型半導体領域１ｂは、本発明の半導体基板に相当する。
【００８６】
なお、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【００８７】
本発明の第１の実施形態において、チャネル形成領域に印加させる好ましい引張応力の絶対値は０．５ＧＰａ／ｃｍ２以上、圧縮応力の絶対値は０．５ＧＰａ／ｃｍ２以上であるが、この値は第２の実施形態から第６の実施形態においても適用される。
【符号の説明】
【００８８】
１ａ：ｐ型半導体領域（半導体基板）    １ｂ：ｎ型半導体領域（半導体基板）    １ｃ，１ｄ：活性領域    ２，２ａ：素子分離絶縁膜    ３：窒化シリコン膜    ４：フォトレジスト膜    ４ａ：フォトレジストマスク    ５：素子分離絶縁膜溝    ６：素子分離絶縁層    ６ａ：素子分離絶縁膜    ７ａ，７ｂ：ゲート絶縁膜    ８ａ，８ｂ：ゲート電極    ９ａ，９ｂ：エクステンション領域    １０：ＴＥＯＳ膜      １０ａ，１０ｂ：サイドウォール絶縁膜    １１ａ，１１ｂ：ソース・ドレイン領域    １２：シリサイド膜    １３ａ，１３ｂ：シリサイド    １４ａ，１４ｂ：被覆応力膜    １５：絶縁基板
【図１】
0005712985.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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