(57)【特許請求の範囲】
【請求項１】
窒化物半導体層の主面上に互いに離間して配置された第１及び第２の主電極、及び前記
第１の主電極と前記第２の主電極間で前記主面上に配置された制御電極を有するスイッチ
ング素子と、
コレクタ端子とエミッタ端子と制御端子とを有し、前記スイッチング素子の耐圧よりも
低い耐圧でブレイクする第１の駆動素子及び入力端子を含む駆動回路と、を備え、
前記第１の駆動素子の前記コレクタ端子は前記スイッチング素子の前記第１の主電極に
接続され、前記第１の駆動素子の前記エミッタ端子は前記スイッチング素子の前記制御電
極に接続され、前記第１の駆動素子の前記制御端子は前記入力端子及び前記エミッタ端子
に接続され、前記スイッチング素子の前記制御端子と前記入力端子間に抵抗が接続される
ことを特徴とするスイッチング回路。
【請求項２】
前記駆動回路は第２の駆動素子を含み、前記第２の駆動素子の第１の主端子は前記スイ
ッチング素子の前記制御電極に接続され、前記第２の駆動素子の第２の主端子は前記スイ
ッチング素子の前記第２の主電極に接続され、前記第１の駆動素子の飽和領域特性は前記
第２の駆動素子の線形領域特性よりも良いことを特徴とする請求項１に記載のスイッチン
グ回路。
【請求項３】
前記駆動回路は第３の駆動素子を含み、前記第３の駆動素子の第１の主端子は前記エミ
ッタ端子に接続され、前記第３の駆動素子の第２の主端子は前記スイッチング素子の前記
制御電極に接続され、前記第３の駆動素子は前記第２の主端子から前記第１の主端子に流
れる電流を阻止する機能を有することを特徴とする請求項１又は２に記載のスイッチング
回路。
【請求項４】
前記第２の駆動素子は、ＩＧＢＴからなることを特徴とする請求項１乃至３項に記載の
スイッチング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体からなるスイッチング素子を備えるスイッチング回路に関する。
【背景技術】
【０００２】
例えば窒化アルミニウムガリウム（ＡｌＧａＮ）等の窒化物半導体からなる電界効果トランジスタ（以下において、「窒化物ＦＥＴ」という。）が、高周波用デバイスや高耐圧パワーデバイスとして注目されている。窒化物半導体にショットキ接合を形成して配置されたゲート電極を備える窒化物ＦＥＴ（以下において、「ショットキゲート型窒化物ＦＥＴ」という。）や、窒化物半導体上に絶縁膜を介して配置されたゲート電極を備えるＭＩＳ構造の窒化物ＦＥＴ（以下において、「ＭＩＳゲート型窒化物ＦＥＴ」という。）などを使用して、種々の集積回路が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−１８７１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
窒化物ＦＥＴの優れた動作特性を引き出すためには、窒化物ＦＥＴを駆動する駆動回路（ドライバ）の構成について十分な検討が必要である。例えば、ショットキゲート型窒化物ＦＥＴでは、オン状態で流れるゲート電流により消費電力が増大するという問題がある。また、ＭＩＳゲート型窒化物ＦＥＴでは、ゲート容量が大きいため、高速動作させるために大きなゲート電流が必要である。このため、これらの問題を解決できる駆動回路が望まれている。
【０００５】
本発明は、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、窒化物半導体層の主面上に互いに離間して配置された第１及び
第２の主電極、及び前記第１の主電極と前記第２の主電極間で前記主面上に配置された制
御電極を有するスイッチング素子と、コレクタ端子とエミッタ端子と制御端子とを有し、
前記スイッチング素子の耐圧よりも低い耐圧でブレイクする第１の駆動素子及び入力端子
を含む駆動回路と、を備え、前記第１の駆動素子の前記コレクタ端子は前記スイッチング
素子の前記第１の主電極に接続され、前記第１の駆動素子の前記エミッタ端子は前記スイ
ッチング素子の前記制御電極に接続され、前記第１の駆動素子の前記制御端子は前記入力
端子及び前記エミッタ端子に接続され、前記スイッチング素子の前記制御端子と前記入力
端子間に抵抗が接続されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施形態に係るスイッチング回路の構成を示す模式的な回路図である。
【図２】本発明の第１の実施形態に係るスイッチング回路に使用されるスイッチング素子の構造の例を示す模式図である。
【図３】本発明の第１の実施形態に係るスイッチング回路の動作を説明するためのタイミングチャートである。
【図４】本発明の第２の実施形態に係るスイッチング回路に使用されるスイッチング素子の構造の例を示す模式図である。
【図５】本発明の第２の実施形態に係るスイッチング回路の動作を説明するためのタイミングチャートである。
【図６】本発明の第２の実施形態の変形例に係るスイッチング回路に使用されるスイッチング素子の構造の例を示す模式図である。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、本発明の第１乃至第６の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。又、以下に示す第１乃至第６の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第１の実施形態）
本発明の第１の実施形態に係るスイッチング回路１は、スイッチング素子ＴSWと、スイッチング素子ＴSWを駆動する駆動回路１０とを備える。スイッチング素子ＴSWは、窒化物半導体層の主面上に互いに離間して配置されたドレイン電極ＤSWとソース電極ＳSW、及び、ドレイン電極ＤSWとソース電極ＳSW間で窒化物半導体層の主面上に配置されたゲート電極ＧSWを有する。スイッチング素子ＴSWのドレイン電極ＤSWとソース電極ＳSWは、ドレイン端子Ｄとソース端子Ｓにそれぞれ接続されている。
【００１１】
スイッチング素子ＴSWは、例えばＧａＮ層とＡｌＧａＮ層の積層構造を有する窒化物半導体層を備えた窒化物ＦＥＴである。図２に、スイッチング素子ＴSWの構成例を示す。図２は、基板２１上に配置された窒化物半導体層２２の平坦な主面上に、ドレイン電極ＤSW、ソース電極ＳSW及びゲート電極ＧSWが配置された例である。窒化物半導体層２２の主面は、リセスが形成された凹凸形状であってもよい。
【００１２】
駆動回路１０は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）からなる第１の駆動素子ＴＤ１とゲート抵抗Ｒ１とを有する。図１に示すように、第１の駆動素子ＴＤ１のコレクタ電極ＣＤ１にスイッチング素子ＴＳＷのドレイン電極ＤＳＷが接続され、エミッタ電極ＥＤ１にスイッチング素子ＴＳＷのゲート電極ＧＳＷが接続される。第１の駆動素子ＴＤ１のゲート電極ＧＤ１は入力端子ＩＮに接続されている。入力端子ＩＮには、スイッチング素子ＴＳＷのオン・オフを制御するための制御信号が受信される。更に、入力端子ＩＮとスイッチング素子ＴＳＷのゲート電極ＧＳＷ間にゲート抵抗Ｒ１が接続されている。
【００１３】
スイッチング回路１では、第１の駆動素子ＴＤ１のオン・オフを制御する制御信号が入力端子ＩＮを介して第１の駆動素子ＴＤ１のゲート電極ＧＤ１に入力される。駆動回路１０に入力される制御信号によって第１の駆動素子ＴＤ１の導通状態を設定することにより、スイッチング素子ＴＳＷのオン・オフが制御される。
【００１４】
なお、第１の駆動素子ＴＤ１も、スイッチング素子ＴＳＷと同様に、窒化物ＦＥＴであることが好ましい。高速動作が可能な窒化物ＦＥＴを第１の駆動素子ＴＤ１に採用することにより、スイッチング回路１全体が高速動作する。例えば、スイッチング素子ＴＳＷと駆動回路１０を同一半導体チップ上に形成することが有効である。
【００１５】
第１の駆動素子ＴＤ１は、スイッチング素子ＴＳＷの動作を制御することができるだけの駆動能力があればよい。したがって、第１の駆動素子ＴＤ１のサイズは、スイッチング素子ＴＳＷよりも小さくてよい。
【００１６】
図３のタイミングチャートを参照して、スイッチング回路１の動作を以下に説明する。図３において、入力電圧Ｖ（ＩＮ）は入力端子ＩＮに入力される信号の電圧レベルである。また、ドレイン電圧Ｖ（Ｄ）はドレイン端子Ｄの電圧であり、ドレイン電流Ｉ（Ｄ）は、スイッチング素子ＴＳＷのドレイン電極ＤＳＷを流れる電流である。ゲート電流ＩＧ（ＴＳＷ）は、ゲート電極ＧＳＷを流れるゲート電流であり、ゲート電圧ＶＧ（ＴＳＷ）は、ゲート電極ＧＳＷの電圧である。コレクタ電流ＩＣ（ＴＤ１）及びゲート抵抗電流Ｉ（Ｒ１）は、それぞれ、第１の駆動素子ＴＤ１のコレクタ電極ＣＤ１を流れる電流、及びゲート抵抗Ｒ１を流れる電流である。
【００１７】
時刻ｔ１において、入力端子ＩＮにハイ（Ｈｉｇｈ）信号が入力されると、第１の駆動素子ＴＤ１がオンする。これにより、スイッチング素子ＴＳＷをオンさせるのに十分な大きさであるゲート電流値ＩＧＳＷのゲート電流ＩＧ（ＴＳＷ）が、第１の駆動素子ＴＤ１を介してスイッチング素子ＴＳＷのゲート電極ＧＳＷに流れる。このため、スイッチング素子ＴＳＷがオンする。このとき、ゲート抵抗電流Ｉ（Ｒ１）もスイッチング素子ＴＳＷのゲート電極ＧＳＷに流れる。
【００１８】
スイッチング素子ＴＳＷがオンした後、ドレイン電圧Ｖ（Ｄ）はＴＳＷのオン動作に伴い低下し、その結果、時刻ｔ２において第１の駆動素子ＴＤ１がオフする。このため、第１の駆動素子ＴＤ１のコレクタ電流ＩＣ（ＴＤ１）は流れなくなる。これにより、ゲート電流ＩＧ（ＴＳＷ）は急激に減少し、スイッチング素子ＴＳＷのオン状態を維持するのには十分なゲート電流値ＩＧＯＮのゲート電流ＩＧ（ＴＳＷ）のみが、ゲート抵抗Ｒ１を介してスイッチング素子ＴＳＷのゲート電極ＧＳＷに流れる。
【００１９】
図示しないタイミングにおいて、入力端子ＩＮにＬｏｗ信号が入力されると、第１の駆動素子ＴＤ１はオフし、スイッチング素子ＴＳＷのゲートにチャージされた電荷はゲート抵抗Ｒ１を介して放電され、スイッチング素子ＴＳＷがオフする。
【００２０】
上記の説明のように、図１に示したスイッチング回路１では、スイッチング素子ＴＳＷをオンさせるためにゲートチャージが必要なスイッチング動作開始時だけに、第１の駆動素子ＴＤ１からスイッチング素子ＴＳＷのゲート電極ＧＳＷに大きな電流を流すことができる。そして、第１の駆動素子ＴＤ１が非導通状態になってからは、スイッチング素子ＴＳＷのオン状態を維持するために必要な最小限のゲート電流が、ゲート抵抗Ｒ１を介してスイッチング素子ＴＳＷのゲート電極ＧＳＷに供給される。したがって、スイッチング回路１によれば、スイッチング素子ＴＳＷを高速にオン動作させることができる。
【００２１】
ゲート抵抗Ｒ１の抵抗値は、ゲート電流ＩＧ（ＴＳＷ）がスイッチング素子ＴＳＷのオン状態を維持するために必要な電流値になるように、スイッチング素子ＴＳＷのサイズや入力端子ＩＮに入力されるＨｉｇｈ信号の電圧レベルなどを考慮して、設定される。
【００２２】
スイッチング素子ＴＳＷがショットキゲート型窒化物ＦＥＴである場合、スイッチング素子ＴＳＷはゲート電極にゲート電流が流れる接合型電界効果トランジスタ（ＪＦＥＴ）に近いデバイス構造である。このため、スイッチング素子ＴＳＷを高速動作させるためには、ゲート電極ＧＳＷに高電圧を印加する必要がある。このため、高速動作のためにはゲート電流が増大してしまう。一方、供給するゲート電流を抑制すると、スイッチング動作が遅くなる。
【００２３】
したがって、スイッチング素子ＴＳＷのスイッチング動作時にのみ大電流を供給し、スイッチング素子ＴＳＷがオン状態である間はオン状態を維持する必要最小限の駆動電流を供給するスイッチング回路１は、理想的なスイッチング回路である。
【００２４】
次に、図１に示したスイッチング回路１におけるスイッチング素子ＴＳＷの保護機能について説明する。図２に示したような構造を有する窒化物ＦＥＴは、一般的にアバランシェ耐量が低いことが知られている。駆動回路１０において、第１の駆動素子ＴＤ１の耐圧をスイッチング素子ＴＳＷの耐圧よりも低くなるように構成することで、スイッチング素子ＴＳＷをアバランシェ破壊から保護することができる。即ち、スイッチング回路１のドレイン端子電圧が上昇したとき、第１の駆動素子ＴＤ１がスイッチング素子ＴＳＷよりも先にブレイクし、ゲート電流ＩＧ（ＴＳＷ）が、第１の駆動素子ＴＤ１を介してスイッチング素子ＴＳＷのゲート電極ＧＳＷに流れる。このような動作により、スイッチング素子ＴＳＷがオンし、スイッチング素子ＴＳＷがアバランシェ破壊から保護される。
【００２５】
以上に説明したように、本発明の第１の実施形態に係るスイッチング回路１によれば、スイッチング動作開始時においてのみスイッチング動作に必要な大きさのゲート電流がスイッチング素子ＴＳＷに供給され、スイッチング動作後はオン状態を維持するために必要な最小限のゲート電流がスイッチング素子ＴＳＷに供給される。したがって、スイッチング回路１によれば、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。
【００２６】
（第２の実施形態）
本発明の第２の実施形態に係るスイッチング回路１は、図４に示すように、入力端子ＩＮ＿ＨとＩＮ＿Ｌとを備え、第２の駆動素子ＴＤ２を備える。入力端子ＩＮ＿Ｈは第１のスイッチング素子ＴＤ１のゲート電極ＧＤ１とゲート抵抗Ｒ１とに接続され、入力端子ＩＮ＿Ｌは第２のスイッチング素子ＴＤ２のゲート電極ＧＤ２に接続される。第２の駆動素子ＴＤ２のドレイン電極ＤＤ２は、スイッチング素子ＴＳＷのゲート電極ＧＳＷが接続され、ソース電極ＳＤ２にスイッチング素子ＴＳＷのソース電極ＳＳＷが接続されている。
【００２７】
スイッチング回路１では、第１の駆動素子ＴＤ１のオン・オフを制御する制御信号が入力端子ＩＮ＿Ｈを介してゲート電極ＧＤ１に入力され、第２の駆動素子ＴＤ２のオン・オフを制御する制御信号が入力端子ＩＮ＿Ｌを介してゲート電極ＧＤ２に入力される。駆動回路１０に入力される制御信号によって第１の駆動素子ＴＤ１と第２の駆動素子ＴＤ２の導通状態を設定することにより、スイッチング素子ＴＳＷのオン・オフが制御される。
【００２８】
なお、入力端子ＩＮ＿Ｈ及びＩＮ＿Ｌのいずれか一方を省略し、入力された信号の論理を反転させる周知のインバータ回路を用いて、単一の入力端子を備える駆動回路１０を構成することもできる。
【００２９】
第２の駆動素子ＴＤ２は、第１の駆動素子ＴＤ１と同様にスイッチング素子ＴSWの動作を制御することができるだけの駆動能力があればよい。したがって、第１の駆動素子ＴＤ１及び第２の駆動素子ＴＤ２のサイズは、スイッチング素子ＴＳＷよりも小さくてよい。
【００３０】
図５のタイミングチャートを参照して、スイッチング回路１の動作を以下に説明する。図５において、入力電圧Ｖ（ＩＮ＿Ｈ）は入力端子ＩＮ＿Ｈに入力される信号の電圧レベルであり、入力電圧Ｖ（ＩＮ＿Ｌ）は入力端子ＩＮ＿Ｌに入力される信号の電圧レベルである。
【００３１】
時刻ｔ１において、入力端子ＩＮ＿Ｈにハイ（Ｈｉｇｈ）信号、入力端子ＩＮ＿Ｌにロー（Ｌｏｗ）信号が入力されると、第１の駆動素子ＴＤ１がオンし、第２の駆動素子ＴＤ２はオフする。これにより、スイッチング素子ＴＳＷをオンさせるのに十分な大きさであるゲート電流値ＩＧＳＷのゲート電流ＩＧ（ＴＳＷ）が、第１の整流素子Ｄ１及び第１の駆動素子ＴＤ１を介してスイッチング素子ＴＳＷのゲート電極ＧＳＷに流れる。このため、スイッチング素子ＴＳＷがオンする。このとき、ゲート抵抗電流Ｉ（Ｒ１）もスイッチング素子ＴＳＷのゲート電極ＧＳＷに流れる。
【００３２】
時刻ｔ２において第１の駆動素子ＴＤ１がオフした後、時刻ｔ３において、入力端子ＩＮ＿ＨにＬｏｗ信号、入力端子ＩＮ＿ＬにＨｉｇｈ信号が入力されると、第１の駆動素子ＴＤ１はオフ状態のまま、第２の駆動素子ＴＤ２がオンする。このため、スイッチング素子ＴＳＷがオフする。
【００３３】
上記の説明のように、図４に示したスイッチング回路１は、図１に示したスイッチング回路１と同様に、高速動作を実現し、且つ消費電力の増大を抑制でき、効率よくスイッチング素子ＴＳＷを駆動できる。また、図４に示したスイッチング回路１は、スイッチング素子ＴＳＷのゲートにチャージされた電荷を引き抜く第２の駆動素子ＴＤ２を備えるため、より高速な動作（オフ動作）を実現できる。
【００３４】
更に、スイッチング素子ＴＳＷのゲート端子と第２駆動素子ＴＤ２のドレイン端子とがショートされ略同電位となるため、第２の駆動素子ＴＤ２がオン状態のとき、スイッチング素子ＴＳＷはソース端子からドレイン端子に向かって電流を流すことができる。このため、回生ダイオードが不要である。
【００３５】
更に、第１の駆動素子ＴＤ１の飽和領域特性を第２の駆動素子ＴＤ２の線形領域特性より良くしておくことで、駆動回路１０はスイッチング素子ＴＳＷをアバランシェ破壊から保護することができる。即ち、スイッチング回路１のドレイン端子電圧が上昇したとき、第２の駆動素子ＴＤ２がオン状態であっても第１の駆動素子ＴＤ１を介してスイッチング素子ＴＳＷのゲート電極ＧＳＷをチャージすることができる。その結果、スイッチング素子ＴＳＷがオンし、スイッチング素子ＴＳＷがアバランシェ破壊から保護される。
【００３６】
以上に説明したように、本発明の第２の実施形態に係るスイッチング回路１によれば、ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供できる。
【００３７】
（変形例）
図６に本発明の第２の実施形態の変形例に係るスイッチング回路１を示す。図６に示したスイッチング回路１では、第１の駆動素子ＴＤ１のエミッタ電極ＥＤ１とスイッチング素子ＴＳＷのゲート電極ＧＳＷとの間に第３の駆動素子ＴＤ３を備える。第３の駆動素子ＴＤ３のドレイン電極ＤＤ３は、第１の駆動素子ＴＤ１のエミッタ電極ＥＤ１に接続され、ソース電極ＳＤ３は、スイッチング素子ＴＳＷのゲート電極ＧＳＷに接続され、ゲート電極ＧＤ３は、ドレイン電極ＤＤ３に接続される。
【００３８】
図３又は図５の時刻ｔ２において第１の駆動素子ＴＤ１がオフし、エミッタ電位がコレクタ電位よりも高くなると、エミッタ電極ＥＤ１からコレクタ電極ＣＤ１に逆電流が流れようとする。第３の駆動素子ＴＤ３は、ドレイン電極ＤＤ３をアノード電極とし、ソース電極ＳＤ３をカソード電極とする逆阻止ダイオードと置き換えても良く、この逆電流を阻止することができる。なお、第３の駆動素子ＴＤ３を第１の実施形態に係るスイッチング回路１に適用しても良い。
【００３９】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００４０】
１    スイッチング回路
１０  駆動回路
Ｄ    ドレイン端子
Ｓ    ソース端子
ＩＮ＿Ｈ、ＩＮ＿Ｌ、ＩＮ  入力端子
Ｒ１  ゲート抵抗
ＴＳＷ…スイッチング素子
ＴＤ１…第１の駆動素子
ＴＤ２…第２の駆動素子
ＴＤ３…第３の駆動素子
【図１】
0005737509.tif 000002
【図２】
0005737509.tif 000003
【図３】
0005737509.tif 000004
【図４】
0005737509.tif 000005
【図５】
0005737509.tif 000006
【図６】
0005737509.tif 000007