(57)【特許請求の範囲】
【請求項１】
所定の通電路に設けられた検出抵抗の高電位側に接続されるコレクタ端子又はドレイン端子と、前記検出抵抗の低電位側に接続されるベース端子又はゲート端子と、エミッタ端子又はソース端子と、を備えた第１トランジスタと、
前記第１トランジスタと並列に接続され、一端側が前記検出抵抗の高電位側に接続された第１抵抗部と、
前記第１抵抗部の他端側に接続されるエミッタ端子又はソース端子と、前記第１トランジスタのエミッタ端子又はソース端子に接続されるベース端子又はゲート端子と、コレクタ端子又はドレイン端子と、を備えた第２トランジスタと、
前記第１トランジスタのエミッタ端子又はソース端子とグランドとの間に介在する定電流源と、
前記第２トランジスタのコレクタ端子又はドレイン端子とグランドとの間に介在する第２抵抗部と、
を備え、
前記検出抵抗を流れる電流に応じた対応電流を前記第１抵抗部及び前記第２抵抗部に流し、前記検出抵抗を流れる電流に応じた信号であって且つ前記第１抵抗部及び前記第２抵抗部の抵抗値に応じた電圧信号を出力するように構成された電流電圧変換回路であって、
第３トランジスタと第４トランジスタとが対をなして配置されるトランジスタ対と、
前記検出抵抗の高電位側よりも低くグランドよりも高い駆動電圧を生成する駆動電圧生成部と、
を備え、
前記トランジスタ対において、
前記第３トランジスタのコレクタ端子又はドレイン端子が前記第１トランジスタのエミッタ端子又はソース端子側に接続され、前記第３トランジスタのエミッタ端子又はソース端子が前記定電流源側に配されるように、前記第１トランジスタと前記定電流源との間に前記第３トランジスタが直列に接続され、
前記第４トランジスタのエミッタ端子又はソース端子が前記第２トランジスタのコレクタ端子又はドレイン端子側に接続され、前記第４トランジスタのコレクタ端子又はドレイン端子が前記第２抵抗部側に配されるように、前記第２トランジスタと前記第２抵抗部との間に前記第４トランジスタが直列に接続され、
前記第３トランジスタのベース端子又はゲート端子と前記第４トランジスタのベース端子又はゲート端子とが共通接続されており、
前記駆動電圧生成部が、前記第３トランジスタと前記第４トランジスタとの共通接続部に対し、前記検出抵抗の高電位側よりも低くグランドよりも高い前記駆動電圧を印加するように構成されていることを特徴とする電流電圧変換回路。
【請求項２】
所定の通電路に設けられた検出抵抗の高電位側に接続されるコレクタ端子又はドレイン端子と、前記検出抵抗の低電位側に接続されるベース端子又はゲート端子と、エミッタ端子又はソース端子と、を備えた第１トランジスタと、
前記第１トランジスタと並列に接続され、一端側が前記検出抵抗の高電位側に接続された第１抵抗部と、
前記第１抵抗部の他端側に接続されるエミッタ端子又はソース端子と、前記第１トランジスタのエミッタ端子又はソース端子に接続されるベース端子又はゲート端子と、コレクタ端子又はドレイン端子と、を備えた第２トランジスタと、
前記第１トランジスタのエミッタ端子又はソース端子とグランドとの間に介在する定電流源と、
前記第２トランジスタのコレクタ端子又はドレイン端子とグランドとの間に介在する第２抵抗部と、
を備え、
前記検出抵抗を流れる電流に応じた対応電流を前記第１抵抗部及び前記第２抵抗部に流し、前記検出抵抗を流れる電流に応じた信号であって且つ前記第１抵抗部及び前記第２抵抗部の抵抗値に応じた電圧信号を出力するように構成された電流電圧変換回路であって、
第３トランジスタと第４トランジスタとが対をなして配置される複数のトランジスタ対と、
前記検出抵抗の高電位側よりも低くグランドよりも高い複数段階の駆動電圧を生成する駆動電圧生成部と、
を備え、
前記トランジスタ対において、
複数の前記第３トランジスタは、コレクタ端子又はドレイン端子が前記第１トランジスタのエミッタ端子又はソース端子側に配され、エミッタ端子又はソース端子が前記定電流源側に配されるように、前記第１トランジスタと前記定電流源との間に直列に接続され、
複数の前記第４トランジスタは、エミッタ端子又はソース端子が前記第２トランジスタのコレクタ端子又はドレイン端子側に配され、コレクタ端子又はドレイン端子が前記第２抵抗部側に配されるように、前記第２トランジスタと前記第２抵抗部との間においてそれぞれが各第３トランジスタと対をなすように直列に接続され、
各トランジスタ対において、前記第３トランジスタのベース端子又はゲート端子と、前記第４トランジスタのベース端子又はゲート端子とが共通接続されており、
前記駆動電圧生成部が、複数の前記トランジスタ対における各第３トランジスタと各第４トランジスタとの各共通接続部に対し、前記検出抵抗の高電位側よりも低く前記グランドよりも高い前記駆動電圧を、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に印加することを特徴とする電流電圧変換回路。
【請求項３】
前記駆動電圧生成部は、前記検出抵抗の高電位側と前記グランドの間に直列に接続された複数の抵抗により分圧電圧を生成し、その分圧電圧を前記共通接続部に印加することを特徴とする請求項１又は請求項２に記載の電流電圧変換回路。
【請求項４】
前記第１トランジスタのベースエミッタ間電圧と前記第２トランジスタのベースエミッタ間電圧が略同一とされていることを特徴とする請求項１から請求項３のいずれか一項に記載の電流電圧変換回路。
【請求項５】
前記トランジスタ対は、前記第３トランジスタと前記第４トランジスタの静特性が一致していることを特徴とする請求項１から請求項４のいずれか一項に記載の電流電圧変換回路。
【請求項６】
前記第１トランジスタ及び前記第３トランジスタは、ＮＰＮ型のバイポーラトランジスタ又はＮチャネル型ＭＯＳトランジスタであり、前記第２トランジスタ及び前記第４トランジスタはＰＮＰ型のバイポーラトランジスタ又はＰチャネル型のＭＯＳトランジスタであることを特徴とする請求項１から請求項５のいずれか一項に記載の電流電圧変換回路。
【請求項７】
前記第１抵抗部の一端側が前記検出抵抗の高電位側に接続され、前記検出抵抗と共通の電源により電圧が印加されることを特徴とする請求項１から請求項６のいずれか一項に記載の電流電圧変換回路。
【請求項８】
前記駆動電圧生成部は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタに印加される電圧が、各トランジスタの耐圧を超えないように前記共通接続部に対して前記駆動電圧が印加されるように構成されていることを特徴とする請求項１から請求項７のいずれか一項に記載の電流電圧変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流電圧変換回路に関するものである。
【背景技術】
【０００２】
所定の経路に流れる電流を検出して電圧信号を出力する電流電圧変換回路としては、例えば、特許文献１のようなものが提供されている。この特許文献で開示される電流検出回路１０ａでは、所定の経路に流れる電流Ｉｃｈｇを検出し、検出した電流に応じた電圧値を有する検出電圧Ｖｓｅｎｓｅを出力するようになっている。この回路において、検出抵抗Ｒｓｅｎｓｅは、経路上に設けられ、電流が流入する第１端子Ｔ１と電流が流出する第２端子Ｔ２を備えており、第１、第２電圧電流変換回路１４、１６は、検出抵抗Ｒｓｅｎｓｅの第１端子Ｔ１と第２端子Ｔ２の電位差に応じた電流を生成する２つの電圧電流変換回路であって、異なる検出レンジを有している。また、変換抵抗Ｒ１３は、第１、第２電圧電流変換回路１４、１６の出力電流Ｉ１、Ｉ２’の合計電流を電圧に変換し、検出電圧Ｖｓｅｎｓｅとして出力するようになっている。更に、コンパレータ１８は、検出抵抗Ｒｓｅｎｓｅの第２端子Ｔ２の電圧Ｖｘ２に応じて、第１、第２電圧電流変換回路１４、１６を切り換えるように構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２６０８２公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の構成では、検出抵抗Ｒｓｅｎｓｅの両端の電圧が変化しても確実に電流を検出し得ることを目的としているが、オペアンプによる差動増幅を用いた検出方式を採用しており、基本的に回路構成の大型化を伴うものとなっている。
【０００５】
一方、図６のようなオペアンプを用いていない回路により、電流値を電圧信号に変換して出力することもできる。この回路は、シャント抵抗１１０を流れる電流Ｉを出力電圧Ｖｏｕｔに変換するＩＶ変換回路として構成されており、ＮＰＮトランジスタＴｒ１’のコレクタがシャント抵抗１１０の高電位側に接続されており、ＮＰＮトランジスタＴｒ１’のベースがシャント抵抗１１０の低電位側に接続されている。また、ＮＰＮトランジスタＴｒ１’のエミッタには定電流源１０１が接続されている。更に、シャント抵抗１１０の高電位側及びＮＰＮトランジスタＴｒ１’のコレクタに抵抗１１１の一端側が接続され、他端側がＰＮＰトランジスタＴｒ２’のエミッタに接続されている。また、ＰＮＰトランジスタＴｒ２’のベースは、ＮＰＮトランジスタＴｒ１’と定電流源１０１の間に接続されている。そして、ＰＮＰトランジスタＴｒ２’のコレクタには、抵抗１１２の一端側が接続され、この抵抗１１２の他端側が接地されており、ＰＮＰトランジスタＴｒ２’のコレクタと抵抗１１２との間の電位が出力Ｖｏｕｔとして出力されるようになっている。
【０００６】
この構成では、ＮＰＮトランジスタＴｒ１’のベースエミッタ間電圧ＶＢＥ１が、ＰＮＰトランジスタＴｒ２’のベースエミッタ間電圧ＶＢＥ２と同じである場合に、Ｖｏｕｔ＝（Ｒ２’／Ｒ１’）×Ｉ×Ｒｓ’の関係が成り立つことになり、シャント抵抗１１０に流れる電流Ｉを電圧Ｖｏｕｔに変換できることとなる（但し、Ｒｓ’は、シャント抵抗１１０の抵抗値、Ｒ１’は抵抗１１１の抵抗値、Ｒ２’は、抵抗１１２の抵抗値）。しかしながら、この回路では、シャント抵抗１１０に印加される電圧が高く、単体素子に対して耐圧を超える程度に大きい電圧が印加される場合に、ＮＰＮトランジスタＴｒ１’、ＰＮＰトランジスタＴｒ２’がブレークダウンしてしまい、素子破壊、或いは電流値Ｉを適切に電圧値に変換し得る関係が成り立たなくなる虞がある。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、回路全体の耐圧を高めることができ、入力側に高い電圧が印加される場合であっても素子破壊を効果的に防止し、正常に動作させ得る電流電圧変換回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、第１の発明は、
所定の通電路に設けられた検出抵抗の高電位側に接続されるコレクタ端子又はドレイン端子と、前記検出抵抗の低電位側に接続されるベース端子又はゲート端子と、エミッタ端子又はソース端子と、を備えた第１トランジスタと、
前記第１トランジスタと並列に接続され、一端側が前記検出抵抗の高電位側に接続された第１抵抗部と、
前記第１抵抗部の他端側に接続されるエミッタ端子又はソース端子と、前記第１トランジスタのエミッタ端子又はソース端子に接続されるベース端子又はゲート端子と、コレクタ端子又はドレイン端子と、を備えた第２トランジスタと、
前記第１トランジスタのエミッタ端子又はソース端子とグランドとの間に介在する定電流源と、
前記第２トランジスタのコレクタ端子又はドレイン端子とグランドとの間に介在する第２抵抗部と、
を備え、
前記検出抵抗を流れる電流に応じた対応電流を前記第１抵抗部及び前記第２抵抗部に流し、前記検出抵抗を流れる電流に応じた信号であって且つ前記第１抵抗部及び前記第２抵抗部の抵抗値に応じた電圧信号を出力するように構成された電流電圧変換回路であって、
第３トランジスタと第４トランジスタとが対をなして配置されるトランジスタ対と、
前記検出抵抗の高電位側よりも低くグランドよりも高い駆動電圧を生成する駆動電圧生成部と、
を備え、
前記トランジスタ対において、
前記第３トランジスタのコレクタ端子又はドレイン端子が前記第１トランジスタのエミッタ端子又はソース端子側に接続され、前記第３トランジスタのエミッタ端子又はソース端子が前記定電流源側に配されるように、前記第１トランジスタと前記定電流源との間に前記第３トランジスタが直列に接続され、
前記第４トランジスタのエミッタ端子又はソース端子が前記第２トランジスタのコレクタ端子又はドレイン端子側に接続され、前記第４トランジスタのコレクタ端子又はドレイン端子が前記第２抵抗部側に配されるように、前記第２トランジスタと前記第２抵抗部との間に前記第４トランジスタが直列に接続され、
前記第３トランジスタのベース端子又はゲート端子と前記第４トランジスタのベース端子又はゲート端子とが共通接続されており、
前記駆動電圧生成部が、前記第３トランジスタと前記第４トランジスタとの共通接続部に対し、前記検出抵抗の高電位側よりも低くグランドよりも高い前記駆動電圧を印加するように構成されていることを特徴とする。
【０００９】
また、上記目的を達成するため、第２の発明は、
所定の通電路に設けられた検出抵抗の高電位側に接続されるコレクタ端子又はドレイン端子と、前記検出抵抗の低電位側に接続されるベース端子又はゲート端子と、エミッタ端子又はソース端子と、を備えた第１トランジスタと、
前記第１トランジスタと並列に接続され、一端側が前記検出抵抗の高電位側に接続された第１抵抗部と、
前記第１抵抗部の他端側に接続されるエミッタ端子又はソース端子と、前記第１トランジスタのエミッタ端子又はソース端子に接続されるベース端子又はゲート端子と、コレクタ端子又はドレイン端子と、を備えた第２トランジスタと、
前記第１トランジスタのエミッタ端子又はソース端子とグランドとの間に介在する定電流源と、
前記第２トランジスタのコレクタ端子又はドレイン端子とグランドとの間に介在する第２抵抗部と、
を備え、
前記検出抵抗を流れる電流に応じた対応電流を前記第１抵抗部及び前記第２抵抗部に流し、前記検出抵抗を流れる電流に応じた信号であって且つ前記第１抵抗部及び前記第２抵抗部の抵抗値に応じた電圧信号を出力するように構成された電流電圧変換回路であって、
第３トランジスタと第４トランジスタとが対をなして配置される複数のトランジスタ対と、
前記検出抵抗の高電位側よりも低くグランドよりも高い複数段階の駆動電圧を生成する駆動電圧生成部と、
を備え、
前記トランジスタ対において、
複数の前記第３トランジスタは、コレクタ端子又はドレイン端子が前記第１トランジスタのエミッタ端子又はソース端子側に配され、エミッタ端子又はソース端子が前記定電流源側に配されるように、前記第１トランジスタと前記定電流源との間に直列に接続され、
複数の前記第４トランジスタは、エミッタ端子又はソース端子が前記第２トランジスタのコレクタ端子又はドレイン端子側に配され、コレクタ端子又はドレイン端子が前記第２抵抗部側に配されるように、前記第２トランジスタと前記第２抵抗部との間においてそれぞれが各第３トランジスタと対をなすように直列に接続され、
各トランジスタ対において、前記第３トランジスタのベース端子又はゲート端子と、前記第４トランジスタのベース端子又はゲート端子とが共通接続されており、
前記駆動電圧生成部が、複数の前記トランジスタ対における各第３トランジスタと各第４トランジスタとの各共通接続部に対し、前記検出抵抗の高電位側よりも低く前記グランドよりも高い前記駆動電圧を、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に印加することを特徴とする。
【発明の効果】
【００１０】
請求項１の発明によれば、検出抵抗に印加される電圧と比べて、各トランジスタにかかる電圧を分散させて低減することができるため、各素子に印加される電圧を素子耐圧以下に抑えやすくなる。これにより、回路全体としての耐圧を高めることができ、検出抵抗に高電圧が印加される場合であっても回路全体を保護しつつ正常に動作させることができる。
【００１１】
請求項２の発明によれば、検出抵抗に印加される電圧と比べて、各トランジスタにかかる電圧を分散させて低減することができるため、各素子に印加される電圧を素子耐圧以下に抑えやすくなる。これにより、回路全体としての耐圧を高めることができ、検出抵抗に高電圧が印加される場合であっても回路全体を保護しつつ正常に動作させることができる。特に、複数のトランジスタ対を用いて多段構成としているため、回路全体の耐圧をより高めることができる。
【００１２】
請求項３の発明では、前記駆動電圧生成部は、前記検出抵抗の高電位側と前記グランドの間に直列に接続された複数の抵抗により分圧電圧を生成し、その分圧電圧を前記共通接続部に印加するように構成されている。
この発明によれば、第３トランジスタと第４トランジスタとの共通接続部に対して検出抵抗の高電位側よりも低くグランドよりも高い駆動電圧を印加することが可能な構成を簡易に実現できる。
【００１３】
請求項４の発明では、前記第１トランジスタのベースエミッタ間電圧と前記第２トランジスタのベースエミッタ間電圧が略同一とされている。この構成によれば、入力側の電流値をより正確に反映した出力電圧を得ることができるようになる。
【００１４】
請求項５の発明では、前記トランジスタ対において、前記第３トランジスタと前記第４トランジスタの静特性が一致するように構成されている。この構成によれば、出力電圧の精度をより一層高めやすくなる。
【００１５】
請求項６の発明では、前記第１トランジスタ及び前記第３トランジスタが、ＮＰＮ型のバイポーラトランジスタ又はＮチャネル型ＭＯＳトランジスタによって構成され、前記第２トランジスタ及び前記第４トランジスタはＰＮＰ型のバイポーラトランジスタ又はＰチャネル型のＭＯＳトランジスタによって構成されている。この構成によれば、バイポーラトランジスタ又はＭＯＳトランジスタのいずれかを主体として用い、回路全体の耐圧を高めうる構成を簡易に実現できる。
【００１６】
請求項７の発明では、前記第１抵抗部の一端側が前記検出抵抗の高電位側に接続され、前記検出抵抗と共通の電源により電圧が印加されるように構成されている。この構成によれば、回路構成の簡素化を図ることができると共に、検出抵抗に印加される電圧に応じた電圧を共通接続部に印加することができるようになる。
【００１７】
請求項８の発明では、前記駆動電圧生成部は、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、及び前記第４トランジスタに印加される電圧が、各トランジスタの耐圧を超えないように前記共通接続部に対して前記駆動電圧が印加されるように構成されている。この構成によれば、各トランジスタに印加される電圧をそれぞれの耐圧以下に確実に抑えて動作させることができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、第１実施形態に係る電流電圧変換回路を概略的に示す回路図である。
【図２】図２は、第１実施形態の変更例１に係る電流電圧変換回路を概略的に示す回路図である。
【図３】図３は、第１実施形態の変更例２に係る電流電圧変換回路を概略的に示す回路図である。
【図４】図４は、第２実施形態に係る電流電圧変換回路を概略的に示す回路図である。
【図５】図５は、第３実施形態に係る電流電圧変換回路を概略的に示す回路図である。
【図６】図６は、本発明の比較例となる電流電圧変換回路を概略的に示す回路図である。
【発明を実施するための形態】
【００１９】
[第１実施形態]
以下、本発明の電流電圧変換回路を具現化した第１実施形態について、図面を参照して説明する。図１は、第１実施形態に係る電流電圧変換回路を概略的に示す回路図である。
図１に示す電流電圧変換回路１は、例えば車載用の検出回路として構成されており、所定の通電路３を流れる電流Ｉの電流値を電圧信号に変換して出力するように構成されている。なお、以下の説明では、例えば検出抵抗１０の一端側が電源Ｖｄ側に接続され、他端側が図示しない負荷（例えばインジェクタやモータなどの車両用の負荷等）に接続された構成において検出抵抗１０を流れる電流（負荷電流）を電圧信号に変換して検出する例を説明するが、適用対象はこのような例に限られるものではない。
【００２０】
図１の構成では、所定の通電路３に検出抵抗１０が介在しており、シャント抵抗として機能している。この検出抵抗１０の一端側は、直接又は他部材を介在させて車載用バッテリ或いは電源回路などによって構成された電源Ｖｄに接続されており、検出抵抗１０の他端側は直接又は他部材を介して図示しない負荷の一端側に接続されている。また、この負荷の他端側は、例えばグランド側に接続されている。
【００２１】
検出抵抗１０の高電位側、即ち、検出抵抗１０と電源Ｖｄの間には、第１トランジスタＴｒ１のコレクタ端子が接続されている。この第１トランジスタＴｒ１は、ＮＰＮ型のバイポーラトランジスタとして構成されており、ベース端子が検出抵抗１０の低電位側、即ち、検出抵抗１０と図示しない負荷の間に接続されている。また、第１トランジスタＴｒ１のエミッタ端子は、後述する第２トランジスタＴｒ２のベース端子、及び第３トランジスタＴｒａ１のコレクタ端子に接続されている。
【００２２】
第２トランジスタＴｒ２は、エミッタ端子が抵抗１１の他端側（電源Ｖｄとは反対側）に接続され、抵抗１１を介して検出抵抗１０の高電位側に接続されている。また、第２トランジスタＴｒ２のコレクタ端子は、後述する第４トランジスタＴｒｂ１のエミッタ端子に接続され、ベース端子は上述の第１トランジスタＴｒ１のエミッタ端子に接続されている。
【００２３】
本実施形態では、第１トランジスタＴｒ１のベースエミッタ間電圧ＶＢＥ１と第２トランジスタＴｒ２のベースエミッタ間電圧ＶＢＥ２とが略同一とされており、より望ましくは、第１トランジスタＴｒ１の静特性と第２トランジスタＴｒ２の静特性とが略一致しており、両トランジスタＴｒ１，Ｔｒ２のＶＢＥ−ＩＢ特性（入力特性）及びＶＣＥ−ＩＣ特性（出力特性）がほぼ同一となっている。
【００２４】
抵抗１１は、「第１抵抗部」の一例に相当するものであり、第１トランジスタＴｒ１と並列に接続され、一端側が所定の高電位側（検出抵抗１０の高電位側）に接続され、検出抵抗１０と共通の電源Ｖｄによって電圧が印加されるようになっている。
【００２５】
更に、第３トランジスタＴｒａ１と第４トランジスタＴｒｂ１とが互いに対をなしてトランジスタ対を構成し、第３トランジスタＴｒａ２と第４トランジスタＴｒｂ２とが互いに対をなしてトランジスタ対を構成している。これらトランジスタ対において、複数の第３トランジスタＴｒａ１，Ｔｒａ２は、いずれも、ＮＰＮ型のバイポーラトランジスタとして構成されており、コレクタ端子が第１トランジスタＴｒ１のエミッタ端子側に配され、エミッタ端子が定電流源３０側に配されるように、第１トランジスタＴｒ１と定電流源３０との間に直列に接続されている。
【００２６】
このうち、高電位側の第３トランジスタＴｒａ１は、コレクタ端子が第１トランジスタＴｒ１のエミッタ端子及び第２トランジスタＴｒ２のベース端子に接続され、エミッタ端子が第３トランジスタＴｒａ２のコレクタ端子に接続されている。そして、第３トランジスタＴｒａ１のベース端子は、この第３トランジスタＴｒａ１と対をなす第４トランジスタＴｒｂ１のベース端子と共通接続されている。
【００２７】
低電位側の第３トランジスタＴｒａ２は、コレクタ端子が第３トランジスタＴｒａ１のエミッタ端子に接続され、エミッタ端子が定電流源３０に接続されている。そして、第３トランジスタＴｒａ２のベース端子は、この第３トランジスタＴｒａ２と対をなす第４トランジスタＴｒｂ２のベース端子と共通接続されている。
【００２８】
定電流源３０は、第１トランジスタＴｒ１のエミッタ端子とグランドとの間に介在して定電流を流すものであり、直列に接続される第３トランジスタの内、最下段の第３トランジスタＴｒａ２のエミッタ電流を一定に保つように機能し、他端側がグランド側に接続されている。
【００２９】
また、上記トランジスタ対において、複数の第４トランジスタＴｒｂ１，Ｔｒｂ２は、いずれも、ＰＮＰ型のバイポーラトランジスタとして構成されており、エミッタ端子が第２トランジスタＴｒ２のコレクタ端子側に配され、コレクタ端子が後述する抵抗１２側に配されるように、第２トランジスタＴｒ２と抵抗１２Ｒ２との間においてそれぞれが各第３トランジスタと対をなすように直列に接続されている。
【００３０】
このうち、高電位側の第４トランジスタＴｒｂ１は、エミッタ端子が第２トランジスタＴｒ２のコレクタ端子に接続され、コレクタ端子が第４トランジスタＴｒｂ２のエミッタ端子に接続されている。そして、第４トランジスタＴｒａ１のベース端子は、上述したように、この第４トランジスタＴｒｂ１と対をなす第３トランジスタＴｒａ１のベース端子と共通接続されている。
【００３１】
また、低電位側の第４トランジスタＴｒｂ２は、エミッタ端子が第４トランジスタＴｒｂ１のコレクタ端子に接続され、コレクタ端子は抵抗１２の一端側に接続され、抵抗１２を介してグランド側に接続されている。そして、第４トランジスタＴｒｂ２のベース端子は、この第４トランジスタＴｒｂ２と対をなす第３トランジスタＴｒａ２のベース端子と共通接続されている。
【００３２】
抵抗１２は、「第２抵抗部」の一例に相当するものであり、一端側が第２トランジスタＴｒ２のコレクタ端子及び出力ライン５に接続されており、他端側がグランド側に接続されている。この抵抗１２には、抵抗１１に流れる電流Ｉ１とほぼ同一の電流が流れるように構成されている。
【００３３】
本実施形態では、上述したように第３トランジスタＴｒａ１と第４トランジスタＴｒｂ１とが互いに対をなしてトランジスタ対を構成しており、これら第３トランジスタＴｒａ１と第４トランジスタＴｒｂ１の静特性が略一致するように構成されている。例えば、両トランジスタＴｒａ１，Ｔｒｂ１のＶＢＥ−ＩＢ特性（入力特性）及びＶＣＥ−ＩＣ特性（出力特性）はほぼ同一となっている。また、第３トランジスタＴｒａ２と第４トランジスタＴｒｂ２とが互いに対をなしてトランジスタ対を構成しており、これら第３トランジスタＴｒａ２と第４トランジスタＴｒｂ２の静特性も略一致するように構成されている。例えば、両トランジスタＴｒａ２，Ｔｒｂ２のＶＢＥ−ＩＢ特性（入力特性）及びＶＣＥ−ＩＣ特性（出力特性）はほぼ同一となっている。
【００３４】
駆動電圧生成部２０は、これら複数のトランジスタ対における各第３トランジスタと各第４トランジスタとの各共通接続部４１，４２に対し、検出抵抗１０の高電位側よりも低くグランドよりも高い駆動電圧を、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に印加するように構成されている。この駆動電圧生成部２０は、検出抵抗１０の高電位側とグランドの間に直列に接続された複数の抵抗２１，２２，２３により分圧電圧を生成し、その分圧電圧を共通接続部４１，４２に印加するように構成されている。
【００３５】
この構成では、検出抵抗Ｒｓの高電位側の電位がＶａである場合に、第３トランジスタＴｒａ１のベース端子と第４トランジスタＴｒｂ１のベース端子とが接続される共通接続部４１に対して、Ｖａ×（Ｒｂ＋Ｒｃ）／（Ｒａ＋Ｒｂ＋Ｒｃ）に抑えられた電圧が印加される（但し、Ｒａ，Ｒｂ，Ｒｃは、抵抗２１，２２，２３の其々の抵抗値である）。また、第３トランジスタＴｒａ２のベース端子と第４トランジスタＴｒｂ２のベース端子とが接続される共通接続部４２に対しては、Ｖａ×Ｒｃ／（Ｒａ＋Ｒｂ＋Ｒｃ）に抑えられた電圧が印加されることになる。例えば、Ｒａ＝Ｒｂ＝Ｒｃであれば、共通接続部４１には、Ｖａの２／３程度の電圧が印加されることになり、共通接続部４２には、Ｖａの１／３程度の電圧が印加されることになる。
【００３６】
また、駆動電圧生成部２０は、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒａ１，Ｔｒａ２、第４トランジスタＴｒｂ１，Ｔｒｂ２に印加される電圧が、各トランジスタの耐圧を超えないように抵抗値Ｒａ，Ｒｂ，Ｒｃが設定され、共通接続部４１，４２に印加される電圧が調整されている。
【００３７】
このように構成される電流電圧変換回路１では、検出抵抗１０に電流Ｉが流れるときに、この電流に応じた対応電流Ｉ１を抵抗１１及び抵抗１２に流し、検出抵抗１０を流れる電流Ｉに応じた信号であって且つ抵抗１１及び抵抗１２の抵抗値Ｒ１，Ｒ２に応じた電圧信号Ｖｏｕｔを出力するように構成されている。具体的には、検出抵抗１０に流れる電流の電流値をＩとしたとき、検出抵抗１０の両端の電圧Ｖｉｎは、Ｖｉｎ＝Ｉ×Ｒｓとなり（但し、Ｒｓは、検出抵抗１０の抵抗値）、第１トランジスタＴｒ１のベースエミッタ間電圧ＶＢＥ１が、第２トランジスタＴｒ２のベースエミッタ間電圧ＶＢＥ２と同一とされているため、抵抗１１の両端にかかる電圧はＶｉｎとなる。従って、抵抗１１を流れる電流Ｉ１は、Ｉ１＝Ｖｉｎ×Ｒ１となる。また、第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタの直流電流増幅率ｈＦＥは十分大きくなっており、抵抗１２にはＩ１とほぼ同値の電流が流れる。これにより、Ｖｏｕｔ＝（Ｒ２／Ｒ１）×Ｉ×Ｒｓの関係が成り立ち、検出抵抗１０を流れる電流Ｉを電圧Ｖｏｕｔに変換できることとなる。
【００３８】
そして、上述の電流電圧変換回路１によれば、検出抵抗１０に印加される電圧と比べて、各トランジスタにかかる電圧を分散することができるため、各素子に印加される電圧を素子耐圧以下に抑えやすくなる。これにより、回路全体としての耐圧を高めることができ、検出抵抗１０に高電圧が印加される場合であっても回路全体を保護しつつ正常に動作させることができる。特に、複数のトランジスタ対を用いて多段構成としているため、回路全体の耐圧をより高めることができる。
【００３９】
また、駆動電圧生成部２０は、検出抵抗１０の高電位側とグランドの間に直列に接続された複数の抵抗２１，２２，２３により分圧電圧を生成し、その分圧電圧を共通接続部４１，４２に印加するように構成されている。この発明によれば、第３トランジスタと第４トランジスタとの共通接続部４１，４２に対して検出抵抗１０の高電位側よりも低くグランドよりも高い駆動電圧を印加することが可能な構成を簡易に実現できる。
【００４０】
また、上記構成では、第１トランジスタＴｒ１のベースエミッタ間電圧ＶＢＥ１と第２トランジスタＴｒ２のベースエミッタ間電圧ＶＢＥ２が略同一とされている。この構成によれば、入力側の電流値Ｉをより正確に反映した出力電圧Ｖｏｕｔを得ることができるようになる。
【００４１】
また、上記構成では、トランジスタ対において、第３トランジスタＴｒａ１と第４トランジスタＴｒｂ１の静特性が一致し、第３トランジスタＴｒａ２と第４トランジスタＴｒｂ２の静特性が一致するように構成されている。この構成によれば、出力電圧Ｖｏｕｔの精度をより一層高めやすくなる。
【００４２】
また、上記構成では、第１トランジスタＴｒ１及び第３トランジスタＴｒａ１、Ｔｒａ２が、ＮＰＮ型のバイポーラトランジスタによって構成され、第２トランジスタＴｒ２及び第４トランジスタＴｒｂ１、Ｔｒｂ２がＰＮＰ型のバイポーラトランジスタによって構成されている。この構成によれば、バイポーラトランジスタを主体として用い、回路全体の耐圧を高めうる構成を簡易に実現できる。
【００４３】
また、上記構成では、抵抗１１の一端側が検出抵抗１０の高電位側に接続され、検出抵抗１０と共通の電源Ｖｄにより電圧が印加されるように構成されている。この構成によれば、回路構成の簡素化を図ることができると共に、検出抵抗１０に印加される電圧に応じた電圧を各共通接続部４１，４２に印加することができるようになる。
【００４４】
また、上記構成では、駆動電圧生成部２０は、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタ、及び第４トランジスタに印加される電圧が、各トランジスタの耐圧を超えないように共通接続部に対して駆動電圧が印加されるように構成されている。この構成によれば、各トランジスタに印加される電圧をそれぞれの耐圧以下に確実に抑えて動作させることができる。
【００４５】
[第１実施形態の変更例１]
上記実施形態では、第３トランジスタ及び第４トランジスタをそれぞれ２段ずつ設け、回路全体でトランジスタを３段に配置した構成を例示したが、第３トランジスタ及び第４トランジスタの段数を更に多くしてもよい。例えば、図２のように、第３トランジスタ及び第４トランジスタをそれぞれ４段ずつ設け、回路全体でトランジスタを５段に配置した構成などであってもよい。この構成は、図１の構成に対して、第３トランジスタＴｒａ３及び第４トランジスタＴｒｂ３からなるトランジスタ対、及び第３トランジスタＴｒａ４及び第４トランジスタＴｒｂ４からなるトランジスタ対を追加し、更に駆動電圧生成部２０において、抵抗２２ｂ，２２ｃを追加した点が異なっており、更に第３トランジスタＴｒａ３のベース端子と第４トランジスタＴｒｂ３のベース端子との共通接続部４３に対して分圧電圧を印加し、第３トランジスタＴｒａ４のベース端子と第４トランジスタＴｒｂ４のベース端子との共通接続部４４に対しても分圧電圧を印加し得るように構成している点が図１と異なっている。この構成によれば、各トランジスタに印加される電圧をより低く抑えることができ、回路全体としての耐圧を一層高めることができる。
【００４６】
[第１実施形態の変更例２]
また、図１のような３段構成や図２のような５段構成に限られるものではなく、図３のように任意のｎ段構成とすることができる。この構成は、図１の構成に対して、第３トランジスタ及び第４トランジスタからなるトランジスタ対を任意の数増やしており、トランジスタ対の数をｎ−１個としている（共通接続部の数もｎ−１個となっている）。また、駆動電圧生成部２０では、抵抗２１と抵抗２３の間の抵抗をｎ−２個としており、検出抵抗Ｒｓの高電位側の電圧Ｖａよりも低く、グランド電圧よりも高い分圧電圧をｎ−１個生成している。そして、各トランジスタ対に対して、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に駆動電圧を印加している。
【００４７】
［第２実施形態］
次に第２実施形態について説明する。図４は、第２実施形態に係る電流電圧変換回路を概略的に例示する回路図である。なお、図４の構成は、図１の構成から、第３トランジスタＴｒａ２、第４トランジスタＴｒｂ２、抵抗２２を省略すると共に、第３トランジスタＴｒａ１のエミッタ端子を定電流源３０に接続し、第４トランジスタＴｒｂ１のコレクタ端子を抵抗１２に接続し、抵抗２１と抵抗２３の間の電圧を共通接続部４１に印加している点が第１実施形態と異なっており、それ以外は第１実施形態と同様である。従って、第１実施形態と同様の構成については、第１実施形態と同一の符号を付し、詳細な説明は省略する。
【００４８】
また、この図４の電流電圧変換回路も第１実施形態と同様に動作するようになっており、検出抵抗１０を流れる電流に応じた対応電流Ｉ１を抵抗１１（第１抵抗部）及び抵抗１２（第２抵抗部）に流し、検出抵抗を流れる電流Ｉに応じた信号であって且つ抵抗１１，１２の抵抗値Ｒ１，Ｒ２に応じた電圧信号を出力するように構成されている。なお、電流値Ｉ、電圧Ｖｉｎ、抵抗値Ｒ１，Ｒ２、電流値Ｉ１、出力電圧Ｖｏｕｔの関係は、第１実施形態で説明した演算式と同様である。
【００４９】
この構成でも、所定の通電路３に設けられた検出抵抗１０の高電位側に第１トランジスタＴｒ１のコレクタ端子が接続され、この第１トランジスタＴｒ１のベース端子が検出抵抗１０の低電位側に接続されている。また、第１トランジスタＴｒ１のエミッタ端子は、第２トランジスタＴｒ２のベース端子及び第３トランジスタＴｒａ１のコレクタ端子に接続されている。
【００５０】
また、第１トランジスタＴｒ１と並列に抵抗１１（第１抵抗部）が設けられ、この抵抗１１の一端側が所定の高電位側（検出抵抗１０の高電位側）に接続されている。更に、抵抗１１（第１抵抗部）の他端側に第２トランジスタＴｒ２のエミッタ端子が接続され、第２トランジスタＴｒ２のベース端子には、第１トランジスタＴｒ１のエミッタ端子が接続されている。
【００５１】
そして、第３トランジスタＴｒａ１と第４トランジスタＴｒｂ１とが対をなして配置されるトランジスタ対が設けられ、第３トランジスタＴｒａ１のコレクタ端子が第１トランジスタＴｒ１のエミッタ端子に接続され、第３トランジスタのエミッタ端子が定電流源３０側に配されるように、第１トランジスタＴｒ１と定電流源３０との間に第３トランジスタＴｒａ１が直列に接続されている。また、第４トランジスタＴｒｂ１のエミッタ端子が第２トランジスタＴｒ２のコレクタ端子に接続され、第４トランジスタＴｒｂ１のコレクタ端子が抵抗１２（第２抵抗部）側に配されるように、第２トランジスタＴｒ２と抵抗１２との間に第４トランジスタＴｒｂ１が直列に接続されている。そして、第３トランジスタＴｒａ１のベース端子と第４トランジスタＴｒｂ１のベース端子とが共通接続されている。
【００５２】
そして、この構成でも、検出抵抗１０の高電位側よりも低くグランドよりも高い駆動電圧を生成する駆動電圧生成部２０が設けられており、この駆動電圧生成部２０が、第３トランジスタＴｒａ１と第４トランジスタＴｒｂ１との共通接続部４１に対し、検出抵抗１０の高電位側よりも低くグランドよりも高い駆動電圧を印加（例えば、Ｒａ＝Ｒｃとして検出抵抗１０の高電位側の電圧Ｖａの半分程度の電圧を印加）するように構成されている。従って、上記構成でも、検出抵抗１０に印加される電圧と比べて、各トランジスタにかかる電圧を分散することができるため、各素子に印加される電圧を素子耐圧以下に抑えやすくなる。これにより、回路全体としての耐圧を高めることができ、検出抵抗１０に高電圧が印加される場合であっても回路全体を保護しつつ正常に動作させることができる。
【００５３】
また、上記構成でも、駆動電圧生成部２０は、検出抵抗１０の高電位側とグランドの間に直列に接続された複数の抵抗２１，２２により分圧電圧を生成し、その分圧電圧を共通接続部４１に印加するように構成されているため、第３トランジスタＴｒａ１と第４トランジスタＴｒｂ１との共通接続部４１に対して検出抵抗１０の高電位側よりも低くグランドよりも高い駆動電圧を印加することが可能な構成を簡易に実現できる。
【００５４】
また、上記構成でも、第１トランジスタＴｒ１のベースエミッタ間電圧ＶＢＥ１と第２トランジスタＴｒ２のベースエミッタ間電圧ＶＢＥ２が略同一とされているため、入力側の電流値をより正確に反映した出力電圧を得ることができるようになる。また、第１トランジスタＴｒ１と第２トランジスタＴｒ２の静特性はほぼ一致するように構成されている。また、第３トランジスタＴｒａ１と第４トランジスタＴｒｂ１の静特性も一致するように構成されているため、出力電圧の精度をより一層高めやすくなっている。
【００５５】
また、第１トランジスタＴｒ１及び第３トランジスタＴｒａ１が、ＮＰＮ型のバイポーラトランジスタによって構成され、第２トランジスタＴｒ２及び第４トランジスタＴｒｂ１がＰＮＰ型のバイポーラトランジスタによって構成されているため、バイポーラトランジスタを主体として用い、回路全体の耐圧を高めうる構成を簡易に実現できる。
【００５６】
また、抵抗１１の一端側が検出抵抗１０の高電位側に接続され、検出抵抗１０と共通の電源Ｖｄにより電圧が印加されるように構成されている。この構成によれば、回路構成の簡素化を図ることができると共に、検出抵抗１０に印加される電圧に応じた電圧を共通接続部に印加することができるようになる。
【００５７】
また、駆動電圧生成部２０は、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒａ１、及び第４トランジスタＴｒｂ１に印加される電圧が、各トランジスタの耐圧を超えないように共通接続部４１に対して駆動電圧が印加されるように構成されている。この構成によれば、各トランジスタに印加される電圧をそれぞれの耐圧以下に確実に抑えて動作させることができる。
【００５８】
［他の実施形態]
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００５９】
上記実施形態では、抵抗１１を第１抵抗部とし、抵抗１２を第２抵抗部としたが、抵抗となり得る電子部品であれば他の電子部品であってもよい。
【００６０】
上記実施形態では、第１トランジスタ及び第３トランジスタが、ＮＰＮ型のバイポーラトランジスタによって構成され、第２トランジスタ及び第４トランジスタがＰＮＰ型のバイポーラトランジスタによって構成されていたが、いずれの実施形態の構成も、第１トランジスタ及び第３トランジスタをＮチャネル型ＭＯＳトランジスタに置き換え、第２トランジスタ及び第４トランジスタをＰチャネル型のＭＯＳトランジスタに置き換えることができる。例えば、図５の構成は、図１の構成において、第１トランジスタＴｒ１をＮチャネル側ＭＯＳトランジスタ（ＮＭＯＳ１）に置き換えており、第２トランジスタＴｒ２をＰチャネル側ＭＯＳトランジスタ（ＰＭＯＳ２）に置き換えている。また、第３トランジスタＴｒａ１，Ｔｒａ２を、Ｎチャネル側ＭＯＳトランジスタとして構成されるＮＭＯＳａ１，ＮＭＯＳａ２に置き換えており、第４トランジスタＴｒｂ１，Ｔｒｂ２を、Ｐチャネル側ＭＯＳトランジスタとして構成されるＰＭＯＳｂ１，ＰＭＯＳｂ２に置き換えている。それ以外の構成は、第１実施形態と同様となっている。
この構成では、ＮＭＯＳａ１，ＮＭＯＳａ２のドレイン端子がＮＭＯＳ１のソース端子側に接続され、ＮＭＯＳａ１，ＮＭＯＳａ２のソース端子が定電流源３０側に配されるように、ＮＭＯＳ１と定電流源３０との間にＮＭＯＳａ１，ＮＭＯＳａ２が直列に接続されている。
また、ＰＭＯＳｂ１，ＰＭＯＳｂ２のソース端子がＰＭＯＳ２のドレイン端子側に接続され、ＰＭＯＳｂ１，ＰＭＯＳｂ２のドレイン端子が抵抗１２（第２抵抗部）側に配されるように、ＰＭＯＳ２と抵抗１２（第２抵抗部）との間にＰＭＯＳｂ１，ＰＭＯＳｂ２が直列に接続されている。
そして、ＮＭＯＳａ１のゲート端子とＰＭＯＳｂ１のゲート端子とが共通接続されており、ＮＭＯＳａ２のゲート端子とＰＭＯＳｂ２のゲート端子とが共通接続されるようになっている。そして、駆動電圧生成部３０は、ＮＭＯＳａ１とＰＭＯＳｂ１との共通接続部４１、及びＮＭＯＳａ２とＰＭＯＳｂ２との共通接続部４２に対し、検出抵抗１０の高電位側よりも低くグランドよりも高い駆動電圧を、グランド側のトランジスタ対となるにつれて印加電圧が低くなるように段階的に印加するようになっている。
この図５の電流電圧変換回路も第１実施形態と同様に動作するようになっており、検出抵抗１０を流れる電流に応じた対応電流Ｉ１を抵抗１１（第１抵抗部）及び抵抗１２（第２抵抗部）に流し、検出抵抗を流れる電流Ｉに応じた信号であって且つ抵抗１１，１２の抵抗値Ｒ１，Ｒ２に応じた電圧信号を出力するように構成されている。なお、電流値Ｉ、電圧Ｖｉｎ、抵抗値Ｒ１，Ｒ２、電流値Ｉ１、出力電圧Ｖｏｕｔの関係は、第１実施形態で説明した演算式と同様である。なお、ＮＭＯＳ１のゲートソース間電圧ＶＴ１と、ＰＭＯＳ２のゲートソース間電圧ＶＴ２は同一となっている。
【符号の説明】
【００６１】
１…電流電圧変換回路
３…通電路
５…出力経路
１０…検出抵抗
１１…抵抗（第１抵抗部）
１２…抵抗（第２抵抗部）
２０…駆動電圧生成部
２１，２２，２３…抵抗
３０…定電流源
Ｔｒ１，ＮＭＯＳ１…第１トランジスタ
Ｔｒ２，ＰＭＯＳ２…第２トランジスタ
Ｔｒａ１，Ｔｒａ２，Ｔｒａ３，Ｔｒａ４，Ｔｒａ（ｎ−１），ＮＭＯＳａ１，ＮＭＯＳａ２…第３トランジスタ
Ｔｒｂ１，Ｔｒｂ２，Ｔｒｂ３，Ｔｒｂ４，Ｔｒｂ（ｎ−１），ＰＭＯＳｂ１，ＰＭＯＳｂ２…第４トランジスタ
Ｖｄ…電源
【図１】
0005737105.tif 000002
【図２】
0005737105.tif 000003
【図３】
0005737105.tif 000004
【図４】
0005737105.tif 000005
【図５】
0005737105.tif 000006
【図６】
0005737105.tif 000007