(57)【特許請求の範囲】
【請求項１】
コンピュータが、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第１電源電圧で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成し、
前記モニタ回路について、複数のプロセスばらつき、及び、前記第１電源電圧を含む複数の電源電圧の条件で実行されるシミュレーションの結果に基づき、前記各条件の、前記プロセスばらつきと、前記電源電圧と、前記シミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成した第２遅延値との関係を含むテーブルを生成し、
前記テーブルと前記第１遅延値とに基づいて、前記チップに適用するチップ電源電圧を設定する、
ことを特徴とする電源電圧設定方法。
【請求項２】
コンピュータが、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第１電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成し、
前記モニタ回路についての前記第１電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第２遅延値を生成し、
前記第１遅延値と前記第２遅延値とを比較した結果に基づいて、前記第１遅延値と前記第２遅延値との関係により予め設定された電源電圧値を特定し、
特定された前記電源電圧値を、前記チップに適用するチップ電源電圧として設定する、
ことを特徴とする電源電圧設定方法。
【請求項３】
前記コンピュータが、
前記テーブルを参照し、前記第１遅延値が該当する前記条件内の前記プロセスばらつきを抽出し、
抽出した前記プロセスばらつきと、前記第１電源電圧の前記シミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成した前記第２遅延値とに基づいて、前記テーブルから電源電圧値を抽出し
抽出された前記電源電圧値を、前記チップ電源電圧として設定する、
ことを特徴とする請求項１に記載の電源電圧設定方法。
【請求項４】
前記モニタ回路は、
前記第１遅延値及び前記第２遅延値の生成に用いるゲート遅延を測定するゲート遅延モニタと、
前記第１遅延値及び前記第２遅延値の生成に用いる配線遅延を測定する配線遅延モニタと、
を含み、
前記配線遅延モニタは、
論理ゲート及び配線が設けられ、配線遅延が支配的な遅延値を有する第１回路と、ゲート遅延に基づく遅延値を有する第２回路とを備え、
前記第１回路の遅延値から前記第２回路の遅延値を減算することによって、前記第１遅延値及び前記第２遅延値の生成に用いる配線遅延を測定する、
ことを特徴とする請求項１乃至３のいずれかに記載の電源電圧設定方法。
【請求項５】
コンピュータに、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第１電源電圧で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成し、
前記モニタ回路について、複数のプロセスばらつき、及び、前記第１電源電圧を含む複数の電源電圧の条件で実行されるシミュレーションの結果に基づき、前記各条件の、前記プロセスばらつきと、前記電源電圧と、前記シミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成した第２遅延値との関係を含むテーブルを生成し、
前記テーブルと前記第１遅延値とに基づいて、前記チップに適用するチップ電源電圧を設定する、
処理を実行させることを特徴とする電源電圧設定プログラム。
【請求項６】
コンピュータに、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第１電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成し、
前記モニタ回路についての前記第１電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第２遅延値を生成し、
前記第１遅延値と前記第２遅延値とを比較した結果に基づいて、前記第１遅延値と前記第２遅延値との関係により予め設定された電源電圧値を特定し、
特定された前記電源電圧値を、前記チップに適用するチップ電源電圧として設定する、
処理を実行させることを特徴とする電源電圧設定プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップに適用する電源電圧の設定方法、及び電源電圧の設定プログラムに関する。
【背景技術】
【０００２】
チップ（半導体素子）製造においては、そのプロセスばらつきにより、当初設定されていた電源電圧では、目的のスピードよりも高速或いは低速で動作するチップが生じ得る。目的のスピードよりも高速で動作するチップについては、電源電圧を下げて使用することで、その処理タイミングの適正化、消費電力の低減が図られる。目的のスピードよりも低速で動作するチップについては、電源電圧を上げて使用することで、目的のスピード確保、処理タイミングの適正化が図られる。このような電源電圧の設定手法は、ＡＳＶ（Adaptive Supply Voltage scaling）と呼ばれている。ＡＳＩＣ（Application Specific Integrated Circuit）等の集積回路における、ＤＳＰ（Digital Signal Processor）コア等の処理コアに対してＡＳＶを行う技術等も知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特表２００９−５１９６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
プロセスばらつきに応じてチップの電源電圧を設定するＡＳＶでは、例えば、チップごとに所定のモニタ回路を用い、プロセスばらつきに応じた遅延（又は周波数）を取得する。そして、その取得した遅延を、遅延と電源電圧の関係を示した変換テーブルを用いて電源電圧に変換し、当該チップに適用する電源電圧を設定する。モニタ回路には、例えば、リング発振回路が用いられ、その場合、モニタ回路で測定される遅延や変換テーブルの遅延には、ゲート遅延特性が反映されることになる。即ち、このようなＡＳＶでは、ゲート遅延特性に基づいて電源電圧が設定されている。
【０００５】
しかし、このようなＡＳＶを適用するチップにおいて、配線遅延が支配的になるような回路がクリティカルパスであった場合、ゲート遅延に基づいて設定された電源電圧では、そのチップについて所望の動作を実現することができない可能性がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、前記チップに設けられたモニタ回路について第１電源電圧で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成し、前記モニタ回路について、複数のプロセスばらつき、及び、前記第１電源電圧を含む複数の電源電圧の条件で実行されるシミュレーションの結果に基づき、前記各条件の、前記プロセスばらつきと、前記電源電圧と、前記シミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成した第２遅延値との関係を含むテーブルを生成し、前記テーブルと前記第１遅延値とに基づいて、前記チップに適用するチップ電源電圧を設定する電源電圧設定方法が提供される。
【０００７】
また、本発明の一観点によれば、チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、前記チップに設けられたモニタ回路について第１電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成し、前記モニタ回路についての前記第１電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第２遅延値を生成し、前記第１遅延値と前記第２遅延値とを比較した結果に基づいて、前記第１遅延値と前記第２遅延値との関係により予め設定された電源電圧値を特定し、特定された前記電源電圧値を、前記チップに適用するチップ電源電圧として設定する電源電圧設定方法が提供される。
更にまた、本発明の一観点によれば、上記のような方法を実現するための処理をコンピュータに実行させる電源電圧設定プログラムが提供される。
【発明の効果】
【０００８】
開示の技術によれば、チップ内のゲート遅延及び配線遅延を考慮して適正な電源電圧を設定することが可能になり、当該チップについて所望の動作を実現することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】電源電圧設定方法の一例の説明図である。
【図２】変換テーブルの説明図である。
【図３】ゲート遅延及び配線遅延を考慮した電源電圧設定方法の一例の説明図である。
【図４】電源電圧設定装置の構成例を示す図である。
【図５】クリティカルパスの一例を示す図である。
【図６】遅延解析結果の一例を示す図である。
【図７】変換テーブルの一例を示す図である。
【図８】変換テーブルの一例を示す図である。
【図９】チップ電源電圧設定処理フローの一例を示す図である。
【図１０】電源電圧設定装置のハードウェアの構成例を示す図である。
【発明を実施するための形態】
【００１０】
まず、チップに適用する電源電圧（チップ電源電圧）の設定方法の一形態について説明する。
図１は電源電圧設定方法の一例の説明図である。
【００１１】
図１に示す電源電圧設定方法では、まず、チップに搭載された、遅延（遅延時間又は周波数）を測定するモニタ回路１００について、所定の電源電圧条件で、その遅延値が実測される（ステップＳ１０）。モニタ回路１００には、例えば、リング発振回路１０１を設ける。このようなモニタ回路１００を、所定の電源電圧条件で動作させることにより、ゲート遅延を反映した遅延値が実測される。
【００１２】
また、このモニタ回路１００について、そのレイアウトデータ（設計データ）等を利用し、コンピュータを用いたシミュレーションが実行され、ゲート遅延を反映した遅延値（シミュレーション値）が測定される（ステップＳ２０）。このシミュレーションは、例えば、プロセスばらつき、電源電圧（上記実測時の電源電圧条件を含む）の条件を変化させて実行される。そして、各条件のシミュレーションの結果に基づき、プロセスばらつき、電源電圧、遅延値の関係を含む変換テーブル１１０が作成される（ステップＳ３０）。
【００１３】
図２は変換テーブルの説明図である。
上記のようなシミュレーションにより、図２に例示するような、プロセスばらつき（−３σ〜＋３σ）、電源電圧（１．０［Ｖ］〜２．０［Ｖ］）、遅延値（Ａ［ｐｓ］、Ａ’［ｐｓ］、Ｂ［ｐｓ］、Ｂ’［ｐｓ］）の関係を示す変換テーブル１１０が作成される。
【００１４】
尚、図２において、例えば、プロセスばらつきσのプラス（＋）側が、目的のスピードよりもチップ（モニタ回路１００）が高速で動作する場合を示し、マイナス（−）側が、目的のスピードよりもチップ（モニタ回路１００）が低速で動作する場合を示す。この場合、遅延値は、Ａ［ｐｓ］＞Ｂ［ｐｓ］、Ａ’［ｐｓ］＞Ｂ’［ｐｓ］となる。また、遅延値と電源電圧との関係では、低電源電圧ほど遅延値が大きくなり、Ａ［ｐｓ］＞Ａ’［ｐｓ］、Ｂ［ｐｓ］＞Ｂ’［ｐｓ］となる。
【００１５】
上記のようにして作成される変換テーブル１１０を参照し、上記の測定（実測、シミュレーション）された遅延値に基づき、チップ電源電圧が設定される（ステップＳ４０）。
例えば、変換テーブル１１０を参照することにより、まず上記のように所定の電源電圧条件で実測された遅延値の該当するプロセスばらつきが求められる。このプロセスばらつきが、このモニタ回路１００が搭載されたチップのプロセスばらつきとされる。そして、チップのプロセスばらつきが、目的のプロセスばらつきであれば、モニタ回路１００の実測時に用いた電源電圧が、そのチップに適用するチップ電源電圧に設定される。チップのプロセスばらつきが、目的のプロセスばらつきと異なれば、変換テーブル１１０より、目的のプロセスばらつき相当の遅延値（上記シミュレーション値）が得られるような電源電圧が求められ、その電源電圧がチップ電源電圧に設定される。
【００１６】
モニタ回路１００で実測された遅延値の該当するプロセスばらつきが、目的のプロセスばらつきよりも大きい（チップが目的のスピードよりも高速で動作する）場合には、実測時の電源電圧より低い電圧がチップ電源電圧に設定される。モニタ回路１００で実測された遅延値の該当するプロセスばらつきが、目的のプロセスばらつきよりも小さい（チップが目的のスピードよりも低速で動作する）場合には、実測時の電源電圧より高い電圧がチップ電源電圧に設定される。
【００１７】
このようなＡＳＶ手法を適用することにより、高速（Ｆａｓｔ）寄りにできたチップについては、そのチップ電源電圧を下げることで、処理タイミングの適正化、消費電力の低減が図られるようになる。また、低速（Ｓｌｏｗ）寄りにできたチップについては、そのチップ電源電圧を上げることで、処理タイミングの適正化、目的スピードの確保が図られるようになる。
【００１８】
ところで、図１に示した方法では、モニタ回路１００により、ゲート遅延を反映した遅延値が測定（実測、シミュレーション）され、その遅延値に基づき、チップ電源電圧が設定される。しかし近年では、チップ内の回路要素（トランジスタ、配線等）の微細化、高集積化、高密度化等に伴い、チップ動作速度、チップ電源電圧に対し、ゲート遅延のほか、配線遅延の影響も大きくなりつつある。仮に、配線遅延が支配的になるような回路がチップのクリティカルパスであった場合、上記のようにゲート遅延に基づいて設定されたチップ電源電圧では、そのチップについて所望の動作を実現することができないことが起こり得る。
【００１９】
そこで以下、ゲート遅延のほか配線遅延も考慮したチップ電源電圧の設定方法について説明する。
図３はゲート遅延及び配線遅延を考慮した電源電圧設定方法の一例の説明図である。
【００２０】
図３に示す電源電圧設定方法では、ゲート遅延を測定するゲート遅延モニタ１１、及び配線遅延を測定する配線遅延モニタ１２を含む、モニタ回路１０が用いられる。モニタ回路１０は、チップ電源電圧を設定するチップに搭載されている。
【００２１】
モニタ回路１０のゲート遅延モニタ１１は、ゲート遅延を測定する回路、例えばリング発振回路１１ａで構成される。モニタ回路１０の配線遅延モニタ１２は、配線遅延が支配的となるように論理ゲート及び配線が設けられた回路、例えばリング発振回路１２ａと、ゲート遅延回路、例えばリング発振回路１２ｂとで構成される。配線遅延モニタ１２による配線遅延の測定は、リング発振回路１２ａで得られる出力から、リング発振回路１２ｂで得られる出力を減算することによって行われる。
【００２２】
チップ電源電圧の設定にあたっては、まず、チップのレイアウトデータ（設計データ）２０から、クリティカルパスが抽出される（ステップＳ１）。ここでは、コンピュータによる、レイアウトデータ２０を用いた遅延解析シミュレーションを実行することにより、レイアウトデータ２０内に存在するクリティカルパスが抽出される。次いで、遅延解析シミュレーションの遅延解析結果に基づき、抽出したクリティカルパス内のゲート遅延及び配線遅延がそれぞれ抽出され、ゲート遅延と配線遅延の比率（遅延比）Ｘ：Ｙが求められる（ステップＳ２）。
【００２３】
モニタ回路１０については、所定の電源電圧条件で、ゲート遅延及び配線遅延がそれぞれゲート遅延モニタ１１及び配線遅延モニタ１２によって実測される。そして、実測されたゲート遅延及び配線遅延は、レイアウトデータ２０から抽出したクリティカルパスの遅延比に基づいて合成される（ステップＳ３）。実測されたゲート遅延ＭＧ及び配線遅延ＭＬの、クリティカルパスの遅延比Ｘ：Ｙに基づいた合成は、次式（１）に従って行われる。
【００２４】
（ＭＧ×Ｘ＋ＭＬ×Ｙ）／（Ｘ＋Ｙ）・・・（１）
また、モニタ回路１０について、そのレイアウトデータを利用した、コンピュータを用いたシミュレーションが実行され、ゲート遅延及び配線遅延が、それぞれゲート遅延モニタ１１及び配線遅延モニタ１２によって測定（シミュレーション）される（ステップＳ４）。このシミュレーションは、例えば、プロセスばらつき、電源電圧（上記実測時の電源電圧条件を含む）の条件を変化させて実行される。
【００２５】
シミュレーションによって得られたゲート遅延及び配線遅延は、クリティカルパスの遅延比に基づいて合成され（ステップＳ５）、プロセスばらつき、電源電圧、合成後の遅延値の関係を含む変換テーブル３０が作成される（ステップＳ６）。シミュレーションによって得られたゲート遅延ＳＧ及び配線遅延ＳＬの、クリティカルパスの遅延比Ｘ：Ｙに基づいた合成は、次式（２）に従って行われる。
【００２６】
（ＳＧ×Ｘ＋ＳＬ×Ｙ）／（Ｘ＋Ｙ）・・・（２）
上記のようにして作成される変換テーブル３０を参照し、上記の測定（実測、シミュレーション）された遅延値に基づき、チップ電源電圧が設定される（ステップＳ７）。尚、変換テーブル３０を用いたチップ電源電圧の設定の詳細については後述する。
【００２７】
図３に示したようなチップ電源電圧の設定は、例えば、次の図４に示すような電源電圧設定装置５０を用いて行われる。
図４は電源電圧設定装置の構成例を示す図である。
【００２８】
図４に示す電源電圧設定装置５０は、遅延解析部５１及び遅延比生成部５２を含む遅延比抽出部５３ａを有している。
遅延解析部５１は、チップのレイアウトデータ２０から、遅延解析シミュレーションによってクリティカルパスを抽出し、更に、抽出したそのクリティカルパス内のゲート遅延及び配線遅延をそれぞれ抽出する。遅延比生成部５２は、遅延解析部５１で抽出された、クリティカルパス内のゲート遅延及び配線遅延に基づき、ゲート遅延と配線遅延の遅延比を生成する。この遅延比生成部５２で生成された遅延比は、遅延比格納部５３に格納される。このようにして遅延比抽出部５３ａの遅延解析部５１及び遅延比生成部５２により、レイアウトデータ２０からクリティカルパスのゲート遅延及び配線遅延の遅延比（比率）が抽出される。
【００２９】
電源電圧設定装置５０は更に、第１遅延値生成部５５、モニタ回路シミュレーション部５６、第２遅延値生成部５７、及びチップ電源電圧設定部５９を有している。
第１遅延値生成部５５は、モニタ回路１０について所定の電源電圧条件で実測されたゲート遅延ＭＧ及び配線遅延ＭＬが格納された実測遅延格納部５４の情報を用い、遅延値を生成する。第１遅延値生成部５５は、実測遅延格納部５４に格納されたゲート遅延ＭＧ及び配線遅延ＭＬを、遅延比格納部５３に格納された遅延比に基づいて、上記の式（１）に従って合成する。
【００３０】
モニタ回路シミュレーション部５６は、モニタ回路１０についてのシミュレーションを実行し、ゲート遅延ＳＧ及び配線遅延ＳＬ（シミュレーション値）を取得する。このシミュレーションには、例えばレイアウトデータ２０に含まれるモニタ回路１０のデータを利用することができる。モニタ回路シミュレーション部５６は、プロセスばらつき及び電源電圧の条件を変化させ、各条件について、モニタ回路１０のシミュレーションを実行する。
【００３１】
第２遅延値生成部５７は、モニタ回路シミュレーション部５６で条件を変化させて取得した各ゲート遅延ＳＧ及び配線遅延ＳＬを、当該条件ごとに、遅延比格納部５３に格納された遅延比に基づいて、上記の式（２）に従って合成する。第２遅延値生成部５７は、合成後の遅延値に基づき、プロセスばらつき、電源電圧、合成後の遅延値の関係を含む変換テーブル３０を作成する。
【００３２】
チップ電源電圧設定部５９は、第１遅延値生成部５５で生成された合成後の遅延値と、第２遅延値生成部５７で生成された合成後の遅延値に基づいて作成された変換テーブル３０とを用い、このチップに適用するチップ電源電圧を設定する。
【００３３】
尚、上記のような電源電圧設定装置５０は、コンピュータを用いて実現することができる。
例えばこの図４のような電源電圧設定装置５０を用いた、上記図３に示した電源電圧設定方法によれば、ゲート遅延及び配線遅延を考慮し、チップのプロセスばらつきに応じて、適正なチップ電源電圧を設定することが可能になる。以下、図３に示した電源電圧設定方法について、具体例を挙げて、より詳細に説明する。
【００３４】
まず、クリティカルパスの抽出について述べる。チップ電源電圧の設定では、上記のように、まず電源電圧設定装置５０の遅延解析部５１が、レイアウトデータ２０から、遅延解析シミュレーションによって、チップのクリティカルパスを特定し、抽出する。
【００３５】
図５に、抽出されるクリティカルパスの一例を示す。
図５の点線で囲まれた部分が、抽出されたクリティカルパス２１の一例である。図５に示すクリティカルパス２１には、フリップフロップや論理ゲートの回路素子のセル（Ｃｅｌｌ＿Ａ〜Ｇ）、及びセル間を接続する配線（Ｎｅｔ＿１〜７）が含まれている。クリティカルパス２１は、Ｃｅｌｌ＿Ａ、Ｎｅｔ＿１、Ｃｅｌｌ＿Ｂ、Ｎｅｔ＿２、Ｃｅｌｌ＿Ｃ、Ｎｅｔ＿３、Ｃｅｌｌ＿Ｄ、Ｎｅｔ＿４、Ｃｅｌｌ＿Ｅ、Ｎｅｔ＿５、Ｃｅｌｌ＿Ｆ、Ｎｅｔ＿６、Ｃｅｌｌ＿Ｇ、Ｎｅｔ＿７が順に繋がった構成になっている。
【００３６】
遅延解析部５１は、遅延解析シミュレーションによってこのようなクリティカルパス２１を抽出し、更に、抽出されたクリティカルパス２１の遅延解析結果を抽出する。
図６に、抽出される遅延解析結果の一例を示す。
【００３７】
遅延解析シミュレーションにより、クリティカルパス２１内の各Ｃｅｌｌ＿Ａ〜Ｇ及びＮｅｔ＿１〜７の遅延が解析され、各遅延［ｐｓ］がそれぞれ図６の遅延解析結果５１ａに示すようにして抽出される。Ｃｅｌｌ＿Ａ〜Ｇの各遅延はそれぞれゲート遅延として抽出され、Ｎｅｔ＿１〜７の各遅延はそれぞれ配線遅延として抽出される。
【００３８】
各Ｃｅｌｌ＿Ａ〜Ｇのゲート遅延、及び各Ｎｅｔ＿１〜７の配線遅延の抽出後は、電源電圧設定装置５０の遅延比生成部５２が、これらの値を用い、クリティカルパス２１の遅延比（ゲート遅延と配線遅延の比率）を生成する。図６の例の場合、ゲート遅延及び配線遅延は、それぞれ次式（３）、（４）のようにして求められる。
【００３９】
ゲート遅延＝６０［ｐｓ］（Ｃｅｌｌ＿Ａ）＋６０［ｐｓ］（Ｃｅｌｌ＿Ｂ）＋５０［ｐｓ］（Ｃｅｌｌ＿Ｃ）＋９０［ｐｓ］（Ｃｅｌｌ＿Ｄ）＋７０［ｐｓ］（Ｃｅｌｌ＿Ｅ）＋４０［ｐｓ］（Ｃｅｌｌ＿Ｆ）＋３０［ｐｓ］（Ｃｅｌｌ＿Ｇ）＝４００［ｐｓ］・・・（３）
配線遅延＝２０［ｐｓ］（Ｎｅｔ＿１）＋３０［ｐｓ］（Ｎｅｔ＿２）＋５０［ｐｓ］（Ｎｅｔ＿３）＋２０［ｐｓ］（Ｎｅｔ＿４）＋３０［ｐｓ］（Ｎｅｔ＿５）＋３０［ｐｓ］（Ｎｅｔ＿６）＋２０［ｐｓ］（Ｎｅｔ＿７）＝２００［ｐｓ］・・・（４）
これらの計算結果より、クリティカルパス２１の遅延比が、ゲート遅延：配線遅延＝２：１と求められるようになる。遅延比生成部５２によって求められた遅延比は、電源電圧設定装置５０の遅延比格納部５３に格納される。
【００４０】
このようにしてクリティカルパス２１の遅延比が求められる一方で、このチップのモニタ回路１０については、所定の電源電圧条件、例えば２．０［Ｖ］で、そのゲート遅延及び配線遅延が実測される。ゲート遅延及び配線遅延は、それぞれゲート遅延モニタ１１及び配線遅延モニタ１２を用いて実測される。実測されたゲート遅延及び配線遅延は、電源電圧設定装置５０の実測遅延格納部５４に格納される。
【００４１】
電源電圧設定装置５０の第１遅延値生成部５５は、実測遅延格納部５４に格納されている、実測されたゲート遅延及び配線遅延を用い、それらを、先に求めた遅延比に基づいて合成する。
【００４２】
例えば、実測により得られたゲート遅延（ゲート遅延モニタ１１の実測値）が８０［ｐｓ］であり、実測により得られた配線遅延（配線遅延モニタ１２の実測値）が２０［ｐｓ］であったとする。その場合、これらのゲート遅延及び配線遅延の、遅延比に基づく合成後の遅延値は、上記の式（１）に従い、次式（１ａ）のようにして求められる。
【００４３】
（８０［ｐｓ］×２＋２０［ｐｓ］×１）／（２＋１）＝６０［ｐｓ］・・・（１ａ）
また、このチップのモニタ回路１０については、電源電圧設定装置５０のモニタ回路シミュレーション部５６によって、ゲート遅延及び配線遅延のシミュレーション値が取得される。
【００４４】
モニタ回路シミュレーション部５６は、まず上記実測時の電源電圧、この例では２．０［Ｖ］で、モニタ回路１０のゲート遅延モニタ１１及び配線遅延モニタ１２のそれぞれについてシミュレーションを実行し、ゲート遅延及び配線遅延のシミュレーション値を取得する。尚、モニタ回路シミュレーション部５６でのシミュレーション条件は、測定者がシミュレーション前に予め設定しておくことができる。
【００４５】
次いで、電源電圧設定装置５０の第２遅延値生成部５７が、このモニタ回路シミュレーション部５６でのシミュレーションで取得されるゲート遅延及び配線遅延を用い、それらを、先に求めた遅延比に基づいて合成する。
【００４６】
例えば、シミュレーションで得られたゲート遅延（ゲート遅延モニタ１１のシミュレーション値）が１００［ｐｓ］であり、シミュレーションで得られた配線遅延（配線遅延モニタ１２のシミュレーション値）が４０［ｐｓ］であったとする。その場合、これらのゲート遅延及び配線遅延の、遅延比に基づく合成後の遅延値は、上記の式（２）に従い、次式（２ａ）のようにして求められる。
【００４７】
（１００［ｐｓ］×２＋４０［ｐｓ］×１）／（２＋１）＝８０［ｐｓ］・・・（２ａ）
モニタ回路シミュレーション部５６は、この例では更に、プロセスばらつき及び電源電圧の条件を変え、各条件でそれぞれモニタ回路１０のシミュレーションを実行し、各条件についてそれぞれ、ゲート遅延及び配線遅延のシミュレーション値を取得する。そして、第２遅延値生成部５７は、各条件で取得されたゲート遅延及び配線遅延を、上記同様、遅延比に基づいて合成し、変換テーブル３０を作成する。
【００４８】
図７に、変換テーブルの一例を示す。
この図７には、プロセスばらつきの条件を、チップが標準的にできた場合（Ｔｙｐ）と高速寄りにできた場合（２σＦａｓt）の２種類とし、電源電圧の条件を、１．０［Ｖ］と２．０［Ｖ］の２種類としたときの、変換テーブル３０を例示している。ここでは電源電圧２．０［Ｖ］（Ｔｙｐ）が、当初このチップに対して設定されているチップ電源電圧である。図７の変換テーブル３０には、上記の式（２ａ）で求められる合成後の遅延値８０［ｐｓ］が、プロセスばらつきＴｙｐ、電源電圧２．０［Ｖ］の条件でのシミュレーション値として格納されている。
【００４９】
このほか、図７の変換テーブル３０には、プロセスばらつきＴｙｐ、電源電圧１．０［Ｖ］の条件でのシミュレーションで得られたゲート遅延及び配線遅延の、遅延比に基づく合成後の遅延値１００［ｐｓ］が格納されている。また、図７の変換テーブル３０には、プロセスばらつき２σＦａｓｔ、電源電圧が１．０［Ｖ］の条件でのシミュレーションで得られたゲート遅延及び配線遅延の、遅延比に基づく合成後の遅延値８０［ｐｓ］が格納されている。更に、図７の変換テーブル３０には、プロセスばらつき２σＦａｓｔ、電源電圧が２．０［Ｖ］の条件でのシミュレーションで得られたゲート遅延及び配線遅延の、遅延比に基づく合成後の遅延値６０［ｐｓ］が格納されている。
【００５０】
電源電圧設定装置５０のチップ電源電圧設定部５９は、このようにして作成された変換テーブル３０を参照し、上記の式（１ａ）で求められた合成後の遅延値（実測値）６０［ｐｓ］に基づき、チップ電源電圧を設定する。
【００５１】
例えば、電源電圧２．０［Ｖ］の条件で実測されたゲート遅延及び配線遅延の合成後の遅延値６０［ｐｓ］は、変換テーブル３０より、プロセスばらつき２σＦａｓｔの条件に該当する。プロセスばらつきがＴｙｐ相当の遅延値８０［ｐｓ］（電源電圧２．０［Ｖ］の条件でのシミュレーション値）の遅延を得るためには、変換テーブル３０より、電源電圧を２．０［Ｖ］から１．０［Ｖ］に低下させることができる。チップ電源電圧設定部５９は、このようにして求められる電源電圧１．０［Ｖ］を、チップに適用するチップ電源電圧に設定する。
【００５２】
このようにプロセスばらつきによって高速寄りにできたチップに対し、当初設定されていた電源電圧２．０［Ｖ］よりも低い１．０［Ｖ］がチップ電源電圧として設定されるようになる。これにより、高速寄りにできたチップについて、その処理タイミングの適正化、消費電力の低減を図ることができる。このようなチップ電源電圧の設定において、ゲート遅延及び配線遅延を考慮し、更にクリティカルパス２１でのそれらの比率（遅延比）を考慮することで、適正なチップ電源電圧を設定することができる。
【００５３】
尚、チップ電源電圧設定部５９では、次のようにして簡略化してチップ電源電圧を設定することもできる。例えば、チップ電源電圧設定部５９により、上記の式（１ａ）、（２ａ）で求められた各遅延値（モニタ回路１０の実測値、シミュレーション値）を比較し、その比較結果に基づいてチップ電源電圧を設定する。
【００５４】
上記の例の場合、式（１ａ）で得られる合成後の遅延値（実測値）が６０［ｐｓ］、一方、式（２ａ）で得られる合成後の遅延値（シミュレーション値）が８０［ｐｓ］である。従って、実測の遅延値がシミュレーション値よりも小さいことから、実際に形成されたチップは、高速寄りにできたものであると判定することができる。高速寄りにできたチップの場合には、例えば、遅延値のシミュレーション値と実測値との差分に応じ、予め設定された電源電圧まで下げるようにし、その下げた電源電圧をチップ電源電圧として設定する。チップ電源電圧設定部５９でこのような処理を行うようにすることで、変換テーブル３０の作成に要する処理を省略することが可能になる。
【００５５】
以上、電源電圧設定装置５０を用いたチップ電源電圧の設定方法（ＡＳＶ）について説明した。
次に、上記のチップ電源電圧設定部５９が行う、チップ電源電圧の設定処理の一実施例を、更に別の具体例を挙げて説明する。
【００５６】
図８は変換テーブルの一例を示す図、図９はチップ電源電圧設定処理フローの一例を示す図である。
図８には、プロセスばらつきの条件をＴｙｐ、２σＦａｓｔ、３σＦａｓｔの３種類とし、電源電圧の条件を１．０［Ｖ］、１．５［Ｖ］、２．０［Ｖ］（Ｔｙｐ）の３種類とした場合の変換テーブル３０ａを例示している。電源電圧２．０［Ｖ］が、チップ電源電圧を設定しようとしているチップに対して当初設定されている電源電圧である。変換テーブル３０ａには、図８に示したように、プロセスばらつきと電源電圧の各条件についてそれぞれ、遅延値（シミュレーション値）が格納されている。
【００５７】
尚、この図８のような内容を含む変換テーブル３０ａも、上記同様にして作成することができる。即ち、チップ電源電圧を設定するチップのモニタ回路について、モニタ回路シミュレーション部５６により、所定のプロセスばらつき及び電源電圧の各条件でシミュレーションを行う。そして、シミュレーションにより得られるゲート遅延及び配線遅延を、第２遅延値生成部５７により、シミュレーションの各条件ごとに、チップのクリティカルパスの遅延比に基づいて合成する。チップのクリティカルパスの遅延比は、当該チップのレイアウトデータを用いた遅延解析部５１での遅延解析シミュレーション、及びその解析結果を用いた遅延比生成部５２での処理によって生成される。
【００５８】
図８の変換テーブル３０ａの場合、プロセスばらつきＴｙｐでは、電源電圧１．０［Ｖ］のとき遅延値１２０［ｐｓ］、電源電圧１．５［Ｖ］のとき遅延値１００［ｐｓ］、電源電圧２．０［Ｖ］のとき遅延値８０［ｐｓ］になっている。プロセスばらつき２σＦａｓｔでは、電源電圧１．０［Ｖ］のとき遅延値１００［ｐｓ］、電源電圧１．５［Ｖ］のとき遅延値８０［ｐｓ］、電源電圧２．０［Ｖ］のとき遅延値６０［ｐｓ］になっている。プロセスばらつき３σＦａｓｔでは、電源電圧１．０［Ｖ］のとき遅延値８０［ｐｓ］、電源電圧１．５［Ｖ］のとき遅延値６０［ｐｓ］、電源電圧２．０［Ｖ］のとき遅延値４０［ｐｓ］になっている。
【００５９】
今、チップ電源電圧を設定するチップのモニタ回路について実測されたゲート遅延及び配線遅延を、そのクリティカルパスの遅延比に基づいて合成した遅延値（実測値）が、Ｘ［ｐｓ］であったとする。また、チップ電源電圧を設定する際には、プロセスばらつきσが大きい、即ち高速（Ｆａｓｔ）寄りにできたチップについて、プロセスばらつきがＴｙｐ相当であるときの遅延（スピード）になるまで電源電圧を低下させるものとする。
【００６０】
チップ電源電圧設定部５９は、まず図８の変換テーブル３０ａを用い、目的とするプロセスばらつきＴｙｐで、且つ、当初設定されている電源電圧２．０［Ｖ］（Ｔｙｐ）の条件で得られている遅延値８０［ｐｓ］を、目的とする遅延値として設定する（ステップＳ１００）。
【００６１】
次いでチップ電源電圧設定部５９は、プロセスばらつき２σＦａｓｔ及び３σＦａｓｔのそれぞれにおいて、ステップＳ１００で設定された、目的遅延値８０［ｐｓ］が得られるときの電源電圧を抽出する（ステップＳ１０１）。図８の変換テーブル３０ａの場合、プロセスばらつき２σＦａｓｔのときに遅延値８０［ｐｓ］が得られる電源電圧は１．５［Ｖ］であり、プロセスばらつき３σＦａｓｔのときに遅延値８０［ｐｓ］が得られる電源電圧は１．０［Ｖ］である。チップ電源電圧設定部５９は、変換テーブル３０ａから、このような該当する電源電圧を抽出する。
【００６２】
チップ電源電圧を設定する際には、チップ電源電圧設定部５９が、電源電圧２．０［Ｖ］（Ｔｙｐ）の条件で実測された遅延値Ｘ［ｐｓ］と、変換テーブル３０ａ内の、電源電圧２．０［Ｖ］（Ｔｙｐ）の条件のシミュレーションで得られた遅延値との比較を行う。
【００６３】
その際、チップ電源電圧設定部５９は、まず、実測された遅延値Ｘ［ｐｓ］が、プロセスばらつきＴｙｐでの遅延値８０［ｐｓ］以下で、プロセスばらつき２σＦａｓｔでの遅延値６０［ｐｓ］よりも大きいか否かを判定する（ステップＳ１０２）。チップ電源電圧設定部５９は、実測の遅延値Ｘ［ｐｓ］が、ステップＳ１０２の８０［ｐｓ］≧Ｘ［ｐｓ］＞６０［ｐｓ］の条件を満たすと判定した場合には、遅延値Ｘ［ｐｓ］が得られたチップのプロセスばらつきをＴｙｐと判定する（ステップＳ１０３）。そして、チップ電源電圧設定部５９は、電源電圧の変更は行わず（ステップＳ１０４）、チップ電源電圧設定処理を終了する。即ち、この場合は、当初の電源電圧２．０［Ｖ］（Ｔｙｐ）がチップ電源電圧としてそのまま設定される。
【００６４】
チップ電源電圧設定部５９は、実測の遅延値Ｘ［ｐｓ］が、ステップＳ１０２の８０［ｐｓ］≧Ｘ［ｐｓ］＞６０［ｐｓ］の条件を満たさないと判定した場合には、次のような処理を行う。
【００６５】
即ち、チップ電源電圧設定部５９は、実測の遅延値Ｘ［ｐｓ］が、プロセスばらつき２σＦａｓｔでの遅延値６０［ｐｓ］以下で、プロセスばらつき３σＦａｓｔでの遅延値４０［ｐｓ］よりも大きいか否かを判定する（ステップＳ１０５）。チップ電源電圧設定部５９は、実測の遅延値Ｘ［ｐｓ］が、ステップＳ１０５の６０［ｐｓ］≧Ｘ［ｐｓ］＞４０［ｐｓ］の条件を満たすと判定した場合には、遅延値Ｘ［ｐｓ］が得られたチップのプロセスばらつきを２σＦａｓｔと判定する（ステップＳ１０６）。そして、チップ電源電圧設定部５９は、ステップＳ１０１において、プロセスばらつきが２σＦａｓｔのときに目的遅延値８０［ｐｓ］が得られる電源電圧として抽出した１．５［Ｖ］の値を、チップ電源電圧として設定し（ステップＳ１０７）、処理を終了する。
【００６６】
チップ電源電圧設定部５９は、実測の遅延値Ｘ［ｐｓ］が、ステップＳ１０５の６０［ｐｓ］≧Ｘ［ｐｓ］＞４０［ｐｓ］の条件を満たさないと判定した場合には、次のような処理を行う。
【００６７】
即ち、チップ電源電圧設定部５９は、実測の遅延値Ｘ［ｐｓ］が、プロセスばらつき３σＦａｓｔでの遅延値４０［ｐｓ］よりも小さいか否かを判定する（ステップＳ１０８）。チップ電源電圧設定部５９は、実測の遅延値Ｘ［ｐｓ］が、ステップＳ１０８の４０［ｐｓ］＞Ｘ［ｐｓ］の条件を満たさない（Ｘ［ｐｓ］＝４０［ｐｓ］）と判定した場合には、遅延値Ｘ［ｐｓ］が得られたチップのプロセスばらつきを３σＦａｓｔと判定する（ステップＳ１０９）。そして、チップ電源電圧設定部５９は、ステップＳ１０１において、プロセスばらつきが３σＦａｓｔのときに目的遅延値８０［ｐｓ］が得られる電源電圧として抽出した１．０［Ｖ］の値を、チップ電源電圧として設定し（ステップＳ１１０）、処理を終了する。
【００６８】
チップ電源電圧設定部５９は、実測の遅延値Ｘ［ｐｓ］が、ステップＳ１０８の４０［ｐｓ］＞Ｘ［ｐｓ］の条件を満たすと判定した場合には、このチップを不良と判定し（ステップＳ１１１）、処理を終了する。
【００６９】
この図９のような処理を行うことで、チップのゲート遅延及び配線遅延が考慮されたチップ電源電圧を、そのチップのプロセスばらつきに応じて適正に設定することができる。
以上、チップ電源電圧の設定方法（ＡＳＶ）について説明した。尚、以上の説明では、目的とするスピード又は高速（Ｆａｓｔ）寄りにできたチップの電源電圧設定を例にして述べたが、低速（Ｓｌｏｗ）寄りにできたチップに対しても同様にして、当該チップに対し適正な電源電圧の設定を行うことが可能である。
【００７０】
以上のような電源電圧設定に用いる電源電圧設定装置５０は、コンピュータを用いて実現することができる。
図１０は電源電圧設定装置のハードウェアの構成例を示す図である。
【００７１】
コンピュータを用いた電源電圧設定装置５０は、ＣＰＵ（Central Processing Unit）２０１によって装置全体が制御されている。ＣＰＵ２０１には、バス２０８を介してＲＡＭ（Random Access Memory）２０２と複数の周辺機器が接続されている。
【００７２】
ＲＡＭ２０２は、電源電圧設定装置５０の主記憶装置として使用される。ＲＡＭ２０２には、ＣＰＵ２０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ２０２には、ＣＰＵ２０１による処理に必要な各種データが格納される。
【００７３】
バス２０８に接続されている周辺機器としては、ハードディスクドライブ（Hard Disk Drive；ＨＤＤ）２０３、グラフィック処理装置２０４、入力インタフェース２０５、光学ドライブ装置２０６、及び通信インタフェース２０７がある。
【００７４】
ＨＤＤ２０３は、内蔵したディスクに対して、磁気的にデータの書き込み及び読み出しを行う。ＨＤＤ２０３は、電源電圧設定装置５０の二次記憶装置として使用される。ＨＤＤ２０３には、ＯＳのプログラム、アプリケーションプログラム、及び各種データが格納される。尚、二次記憶装置としては、フラッシュメモリ等の半導体記憶装置を使用することもできる。
【００７５】
グラフィック処理装置２０４には、モニタ２２１が接続されている。グラフィック処理装置２０４は、ＣＰＵ２０１からの命令に従って、画像をモニタ２２１の画面に表示させる。モニタ２２１としては、ＣＲＴ（Cathode Ray Tube）を用いた表示装置や液晶表示装置等がある。
【００７６】
入力インタフェース２０５には、キーボード２２２及びマウス２２３が接続されている。入力インタフェース２０５は、キーボード２２２やマウス２２３から送られてくる信号をＣＰＵ２０１に送信する。尚、マウス２２３は、ポインティングデバイスの一例であり、他のポインティングデバイスを使用することもできる。他のポインティングデバイスとしては、タッチパネル、タブレット、タッチパッド、トラックボール等がある。
【００７７】
光学ドライブ装置２０６は、レーザ光等を利用して、光ディスク２２４に記録されたデータの読み取りを行う。光ディスク２２４は、光の反射によって読み取り可能なようにデータが記録された可搬型の記録媒体である。光ディスク２２４には、ＤＶＤ（Digital Versatile Disc）、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ（Compact Disc Read Only Memory）、ＣＤ−Ｒ（Recordable）／ＲＷ（ReWritable）等がある。
【００７８】
通信インタフェース２０７は、ネットワーク２１０に接続されている。通信インタフェース２０７は、ネットワーク２１０を介して、他のコンピュータ又は通信機器との間でデータの送受信を行う。
【００７９】
以上のようなハードウェア構成によって、電源電圧設定装置５０の処理機能を実現することができる。
電源電圧設定装置５０の処理機能は、コンピュータによって実現することができる。その場合、電源電圧設定装置５０が有すべき機能の処理内容を記述した電源電圧設定プログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記憶装置、光ディスク、光磁気記録媒体、半導体メモリ等がある。磁気記憶装置には、ＨＤＤ、フレキシブルディスク（ＦＤ）、磁気テープ等がある。光ディスクには、ＤＶＤ、ＤＶＤ−ＲＡＭ、ＣＤ−ＲＯＭ／ＲＷ等がある。光磁気記録媒体には、ＭＯ（Magneto-Optical disk）等がある。
【００８０】
プログラムを流通させる場合には、例えば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭ等の可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【００８１】
プログラムを実行するコンピュータは、例えば、可搬型記録媒体に記録されたプログラム若しくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。尚、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、ネットワークを介して接続されたサーバコンピュータからプログラムが転送されるごとに、逐次、受け取ったプログラムに従った処理を実行することもできる。
【００８２】
また、上記の処理機能の少なくとも一部を、ＤＳＰ、ＡＳＩＣ、ＰＬＤ（Programmable Logic Device）等の電子回路で実現することもできる。
以上説明した実施の形態に関し、更に以下の付記を開示する。
【００８３】
（付記１）  コンピュータが、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第１電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成し、
前記モニタ回路についての前記第１電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第２遅延値を生成し、
前記第１遅延値及び前記第２遅延値に基づいて、前記チップに適用するチップ電源電圧を設定する、
ことを特徴とする電源電圧設定方法。
【００８４】
（付記２）  前記第１遅延値と前記第２遅延値との比較結果に基づいて前記チップ電源電圧を設定することを特徴とする付記１に記載の電源電圧設定方法。
（付記３）  前記コンピュータが、
プロセスばらつき及び電源電圧の複数の条件と、前記各条件での第３遅延値との関係を含むテーブルを作成し、
前記テーブルを参照し、前記第１遅延値と前記第３遅延値とを比較して、前記第１遅延値が該当する前記条件内の前記プロセスばらつきを抽出し、
抽出した前記プロセスばらつきと前記第２遅延値とに基づいて、前記チップ電源電圧を設定する、
ことを特徴とする付記１に記載の電源電圧設定方法。
【００８５】
（付記４）  前記チップ電源電圧を設定する際には、
前記テーブルを参照し、抽出した前記プロセスばらつきで、前記第２遅延値が得られる前記条件内の前記電源電圧を抽出し、
抽出した前記電源電圧を、前記チップ電源電圧に設定する、
ことを特徴とする付記３に記載の電源電圧設定方法。
【００８６】
（付記５）  前記テーブルを作成する際には、
前記モニタ回路の前記各条件でのシミュレーションによってそれぞれ取得されるゲート遅延及び配線遅延を前記条件ごとに前記比率に基づき合成して前記第３遅延値を生成する、
ことを特徴とする付記３又は４に記載の電源電圧設定方法。
【００８７】
（付記６）  前記モニタ回路は、
前記第１遅延値及び前記第２遅延値の生成に用いるゲート遅延を測定するゲート遅延モニタと、
前記第１遅延値及び前記第２遅延値の生成に用いる配線遅延を測定する配線遅延モニタと、
を含み、
前記配線遅延モニタは、
配線遅延が支配的となるように論理ゲート及び配線が設けられ、ゲート遅延及び配線遅延を出力する第１回路と、ゲート遅延のみを出力する第２回路とを備え、
前記第１回路の出力から前記第２回路の出力を減算することによって、前記第１遅延値及び前記第２遅延値の生成に用いる配線遅延を測定する、
ことを特徴とする付記１乃至５のいずれかに記載の電源電圧設定方法。
【００８８】
（付記７）  コンピュータに、
チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出し、
前記チップに設けられたモニタ回路について第１電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成し、
前記モニタ回路についての前記第１電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第２遅延値を生成し、
前記第１遅延値及び前記第２遅延値に基づいて、前記チップに適用するチップ電源電圧を設定する、
処理を実行させることを特徴とする電源電圧設定プログラム。
【００８９】
（付記８）  前記第１遅延値と前記第２遅延値との比較結果に基づいて前記チップ電源電圧を設定することを特徴とする付記７に記載の電源電圧設定プログラム。
（付記９）  前記コンピュータに、
プロセスばらつき及び電源電圧の複数の条件と、前記各条件での第３遅延値との関係を含むテーブルを作成し、
前記テーブルを参照し、前記第１遅延値と前記第３遅延値とを比較して、前記第１遅延値が該当する前記条件内の前記プロセスばらつきを抽出し、
抽出した前記プロセスばらつきと前記第２遅延値とに基づいて、前記チップ電源電圧を設定する、
処理を実行させることを特徴とする付記７に記載の電源電圧設定プログラム。
【００９０】
（付記１０）  前記チップ電源電圧を設定する際には、
前記テーブルを参照し、抽出した前記プロセスばらつきで、前記第２遅延値が得られる前記条件内の前記電源電圧を抽出し、
抽出した前記電源電圧を、前記チップ電源電圧に設定する、
ことを特徴とする付記９に記載の電源電圧設定プログラム。
【００９１】
（付記１１）  前記テーブルを作成する際には、
前記モニタ回路の前記各条件でのシミュレーションによってそれぞれ取得されるゲート遅延及び配線遅延を前記条件ごとに前記比率に基づき合成して前記第３遅延値を生成する、
ことを特徴とする付記９又は１０に記載の電源電圧設定プログラム。
【００９２】
（付記１２）  チップのレイアウトデータからクリティカルパスのゲート遅延と配線遅延の比率を抽出する抽出部と、
前記チップに設けられたモニタ回路について第１電源電圧条件で実測されたゲート遅延及び配線遅延を前記比率に基づき合成して第１遅延値を生成する第１生成部と、
前記モニタ回路についての前記第１電源電圧条件でのシミュレーションで得られるゲート遅延及び配線遅延を前記比率に基づき合成して第２遅延値を生成する第２生成部と、
前記第１遅延値及び前記第２遅延値に基づいて、前記チップに適用するチップ電源電圧を設定する設定部と、
を含むことを特徴とする電源電圧設定装置。
【符号の説明】
【００９３】
１０，１００  モニタ回路
１１  ゲート遅延モニタ
１１ａ，１２ａ，１２ｂ，１０１  リング発振回路
１２  配線遅延モニタ
２０  レイアウトデータ
２１  クリティカルパス
３０，３０ａ，１１０  変換テーブル
５０  電源電圧設定装置
５１  遅延解析部
５１ａ  遅延解析結果
５２  遅延比生成部
５３  遅延比格納部
５３ａ  遅延比抽出部
５４  実測遅延格納部
５５  第１遅延値生成部
５６  モニタ回路シミュレーション部
５７  第２遅延値生成部
５９  チップ電源電圧設定部
２０１  ＣＰＵ
２０２  ＲＡＭ
２０３  ＨＤＤ
２０４  グラフィック処理装置
２０５  入力インタフェース
２０６  光学ドライブ装置
２０７  通信インタフェース
２０８  バス
２１０  ネットワーク
２２１  モニタ
２２２  キーボード
２２３  マウス
２２４  光ディスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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