(57)【特許請求の範囲】
【請求項１】
永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用磁性体と、
前記マイクロ波用磁性体に、互いに電気的に絶縁状態で交差して配置された少なくとも二つの中心電極と、
共振周波数整合用容量素子と、
前記中心電極、前記共振周波数整合用容量素子を接続するための配線導体が表面に形成された回路基板と、
を備え、
前記回路基板の表面に形成された少なくとも二つの配線導体と対向する浮き導体が前記回路基板の内部に形成されており、前記少なくとも二つの配線導体と前記浮き導体との間に容量が形成されていること、
を特徴とする非可逆回路素子。
【請求項２】
永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用磁性体と、
前記マイクロ波用磁性体に、互いに電気的に絶縁状態で交差して配置された少なくとも二つの中心電極と、
共振周波数整合用容量素子と、
前記中心電極、前記共振周波数整合用容量素子を接続するための配線導体が表面及び内部に形成された回路基板と、
を備え、
前記回路基板の表面に形成された少なくとも一つの配線導体と前記回路基板の内部に形成された少なくとも一つの配線導体との間に浮き導体が形成されており、前記二つの配線導体と前記浮き導体との間に容量が形成されていること、
を特徴とする非可逆回路素子。
【請求項３】
前記マイクロ波用磁性体に、互いに電気的に絶縁状態で交差して配置された第１中心電極と第２中心電極とを備え、
前記第１中心電極は、一端が入力ポートに接続され、他端が出力ポートに接続され、
前記第２中心電極は、一端が出力ポートに接続され、他端がグランドポートに接続され、
前記入力ポートと前記出力ポートとの間に終端抵抗が接続され、
前記共振周波数整合用容量素子は前記入力ポートと前記出力ポートとの間に接続されており、
前記配線導体と前記浮き導体との間に形成された容量は前記入力ポートと前記出力ポートとの間に接続されていること、
を特徴とする請求項１又は請求項２に記載の非可逆回路素子。
【請求項４】
前記浮き導体の幅が前記配線導体の幅よりも大きいこと、を特徴とする請求項１ないし請求項３のいずれかに記載の非可逆回路素子。
【請求項５】
永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用磁性体と、
前記マイクロ波用磁性体に、互いに電気的に絶縁状態で交差して配置された少なくとも二つの中心電極と、
共振周波数整合用容量素子と、
前記中心電極、前記共振周波数整合用容量素子を接続するための配線導体が表面及び内部に形成された回路基板と、
を備え、
前記回路基板の表面に形成された少なくとも一つの配線導体と前記回路基板の内部に形成された少なくとも一つの配線導体とが互いに対向して容量が形成されていること、
を特徴とする非可逆回路素子。
【請求項６】
前記マイクロ波用磁性体に、互いに電気的に絶縁状態で交差して配置された第１中心電極と第２中心電極とを備え、
前記第１中心電極は、一端が入力ポートに接続され、他端が出力ポートに接続され、
前記第２中心電極は、一端が出力ポートに接続され、他端がグランドポートに接続され、
前記入力ポートと前記出力ポートとの間に終端抵抗が接続され、
前記共振周波数整合用容量素子は前記入力ポートと前記出力ポートとの間に接続されており、
回路基板の表面及び内部に形成された前記配線導体の間に形成された容量は前記入力ポートと前記出力ポートとの間に接続されていること、
を特徴とする請求項５に記載の非可逆回路素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非可逆回路素子、特に、マイクロ波帯で使用されるアイソレータやサーキュレータなどの非可逆回路素子に関する。
【背景技術】
【０００２】
従来より、アイソレータやサーキュレータなどの非可逆回路素子は、予め定められた特定方向にのみ信号を伝送し、逆方向には伝送しない特性を有している。この特性を利用して、例えば、アイソレータは、携帯電話などの移動体通信機器の送信回路部に使用されている。
【０００３】
この種の非可逆回路素子として、特許文献１には、図１０及び図１１に示すように、永久磁石４１と、該永久磁石４１により直流磁界が印加されるフェライト３２と、該フェライト３２に互いに電気的に絶縁状態で交差して配置された第１中心電極３５及び第２中心電極３６と、チップコンデンサＣ１や終端抵抗Ｒと、回路基板１２０とからなる２ポート型アイソレータが記載されている。このアイソレータでは、第１及び第２中心電極３５，３６やコンデンサＣ１、終端抵抗Ｒを所定の回路（図１１にその等価回路を示す）を形成するように接続するとともに、入力端子ＩＮ、出力端子ＯＵＴやグランド端子ＧＮＤに接続するために、回路基板２０の表面に複数の配線導体１２５〜１２８が形成されている。
【０００４】
前記アイソレータにおいて、アイソレーションの中心周波数ｆ０は、コンデンサＣ１の容量、第１中心電極３５のインダクタンスＬ１に加えて、配線導体１２５のインダクタンスＬｘ’によって決定される。配線導体１２５はスクリーン印刷やエッチングなどによって形成されるが、使用材料や工程条件のばらつきなどにより、配線導体１２５の線幅のばらつきを±２５μｍ以下に抑制するのは現状では不可能である。配線導体１２５の線幅がばらつくと、そのインダクタンスＬｘ’が変動してアイソレーションの中心周波数ｆ０がばらつくことになりアイソレータを安定して量産することができない。
【０００５】
一方、チップコンデンサＣ１に配線導体１２５のインダクタンスＬｘ’が合成されて実効的な容量値が大きくなるので、容量値の小さなチップコンデンサを選択する必要がある。チップコンデンサは容量値の公差が同じでも容量値自体が小さくなると、容量値の変化の割合は大きくなる。例えば、容量値の公差が±０．１ｐＦの場合、チップコンデンサＣ１の容量値が２ｐＦでの容量値の変化割合は±５％であるが、容量値が１ｐＦでの変化割合は±１０％と大きくなる。これによっても、アイソレーションの中心周波数ｆ０のばらつきが大きくなっていた。狭偏差のチップコンデンサを使用することが考えられるが、高価であり、実際的ではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−３４７７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、アイソレーションの中心周波数のばらつきを極力抑制できる非可逆回路素子を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明の第１の形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用磁性体と、
前記マイクロ波用磁性体に、互いに電気的に絶縁状態で交差して配置された少なくとも二つの中心電極と、
共振周波数整合用容量素子と、
前記中心電極、前記共振周波数整合用容量素子を接続するための配線導体が表面に形成された回路基板と、
を備え、
前記回路基板の表面に形成された少なくとも二つの配線導体と対向する浮き導体が前記回路基板の内部に形成されており、前記少なくとも二つの配線導体と前記浮き導体との間に容量が形成されていること、
を特徴とする。
【０００９】
本発明の第２の形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用磁性体と、
前記マイクロ波用磁性体に、互いに電気的に絶縁状態で交差して配置された少なくとも二つの中心電極と、
共振周波数整合用容量素子と、
前記中心電極、前記共振周波数整合用容量素子を接続するための配線導体が表面及び内部に形成された回路基板と、
を備え、
前記回路基板の表面に形成された少なくとも一つの配線導体と前記回路基板の内部に形成された少なくとも一つの配線導体との間に浮き導体が形成されており、前記二つの配線導体と前記浮き導体との間に容量が形成されていること、
を特徴とする。
【００１０】
本発明の第３の形態である非可逆回路素子は、
永久磁石と、
前記永久磁石により直流磁界が印加されるマイクロ波用磁性体と、
前記マイクロ波用磁性体に、互いに電気的に絶縁状態で交差して配置された少なくとも二つの中心電極と、
共振周波数整合用容量素子と、
前記中心電極、前記共振周波数整合用容量素子を接続するための配線導体が表面及び内部に形成された回路基板と、
を備え、
前記回路基板の表面に形成された少なくとも一つの配線導体と前記回路基板の内部に形成された少なくとも一つの配線導体とが互いに対向して容量が形成されていること、
を特徴とする。
【００１１】
前記非可逆回路素子においては、回路基板の表面に形成された配線導体の線幅が製造段階で不可避的にばらついてインダクタンス値が変動したとしても、該配線導体は対向する浮き導体又は回路基板の内部に形成された他の配線導体との間に形成される容量の変動によってキャンセルされ、アイソレーションの中心周波数のばらつきが極力抑制されることになる。
【００１２】
例えば、配線導体の線幅が設計値よりも細くなるとそのインダクタンス値が大きくなり、同時に配線導体と浮き導体又は他の配線導体との間に形成される容量値は小さくなる。配線導体のインダクタンス値が大きくなるとアイソレーションの中心周波数は低くなり、容量値が小さくなるとアイソレーションの中心周波数は高くなる。また、配線導体の線幅
が設計値よりも太くなるとそのインダクタンス値が小さくなり、同時に配線導体と浮き導体又は他の配線導体との間に形成される容量値は大きくなる。配線導体のインダクタンス値が小さくなるとアイソレーションの中心周波数は高くなり、容量値が大きくなるとアイソレーションの中心周波数は低くなる。
【００１３】
このように、配線導体のインダクタンス値と容量値のそれぞれの変化は、アイソレーションの中心周波数に対する影響が互いに反対方向に作用するので、アイソレーションの中心周波数の変動量が抑制される。
【発明の効果】
【００１４】
本発明によれば、回路基板の表面に形成された配線導体の線幅が製造段階で不可避的にばらついてインダクタンス値が変動したとしても、アイソレーションの中心周波数のばらつきを極力抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】第１実施例である非可逆回路素子（２ポート型アイソレータ）の等価回路を示し、（Ａ）は基本的な等価回路、（Ｂ）は配線導体のインダクタンスや容量を加味した等価回路を示している。
【図２】前記非可逆回路素子を示す分解斜視図である。
【図３】中心電極付きフェライトを示す分解斜視図である。
【図４】回路基板の平面図である。
【図５】第１実施例における配線導体のインダクタンスと容量に関する説明図である。
【図６】アイソレーション特性を示し、（Ａ）は第１実施例である非可逆回路素子の特性、（Ｂ）は比較例である非可逆回路素子の特性を示している。
【図７】第２実施例である非可逆回路素子（２ポート型アイソレータ）の回路基板を示し、（Ａ）は表面の配線導体を示し、（Ｂ）は内部の配線導体を示している。
【図８】第２実施例における配線導体のインダクタンスと容量に関する説明図である。
【図９】第３実施例における配線導体のインダクタンスと容量に関する説明図である。
【図１０】従来の２ポート型アイソレータを示す分解斜視図である。
【図１１】従来の２ポート型アイソレータの等価回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明に係る非可逆回路素子の実施例について添付図面を参照して説明する。なお、各図において同じ部材、部分には共通する符号を付し、重複する説明は省略する。
【００１７】
（第１実施例、図１〜図６参照）
第１実施例である２ポート型アイソレータは図１（Ａ）に示す基本的な等価回路にて構成されている。即ち、図示しない永久磁石により直流磁界が印加されるフェライト３２と、該フェライト３２に互いに電気的に絶縁状態で交差して配置された第１中心電極３５（インダクタンスＬ１）及び第２中心電極３６（インダクタンスＬ２）とを備えている。第１中心電極３５は、一端が入力ポートＰ１に接続され、他端が出力ポートＰ２に接続されている。第２中心電極３６は、一端が出力ポートＰ２に接続され、他端がグランドポートＰ３に接続されている。入力ポートＰ１と出力ポートＰ２との間に終端抵抗Ｒが第１中心電極３５と並列に接続され、入力ポートＰ１と出力ポートＰ２との間に共振周波数を整合させる整合用コンデンサＣ１が接続され、出力ポートＰ２とグランドポートＰ３との間に共振周波数を整合させる整合用コンデンサＣ２が接続されている。
【００１８】
さらに、入力端子ＩＮと出力ポートＰ２との間に結合用コンデンサＣｊが接続され、入力端子ＩＮと入力ポートＰ１との間に入力インピーダンスを整合させるコンデンサＣｓ１が接続され、出力端子ＯＵＴと出力ポートＰ２との間に出力インピーダンスを整合させるコンデンサＣｓ２が接続されている。
【００１９】
以上の等価回路からなるアイソレータにおいては、高周波電流が入力端子ＩＮに入力されると（順方向入力）、第２中心電極３６に大きな電流が流れ、出力端子ＯＵＴへ伝送される。この伝送周波数は第２中心電極３６のインダクタンスＬ２とコンデンサＣ２とで形成される並列共振回路によって決定される。このとき、終端抵抗ＲやコンデンサＣ１にはほとんど高周波電流が流れないため、挿入損失は小さい。また、順方向伝送時において、中心電極３５，３６間での磁気結合の作用で伝送される信号と、コンデンサＣｊを介して伝送される信号とが強め合い、伝送信号としては大きくなる。一方、高周波電流が出力端子ＯＵＴに入力されると（逆方向入力）、第１中心電極３５のインダクタンスＬ１とコンデンサＣ１とで形成される並列共振回路及び終端抵抗Ｒによって減衰（アイソレーション）される。
【００２０】
この２ポート型アイソレータは、具体的には、図２に示すように、概略、回路基板２０と、フェライト３２と一対の永久磁石４１とからなるフェライト・磁石素子３０と、ヨーク１０とで構成されている。
【００２１】
フェライト３２には、図３に示すように、表裏の主面３２ａ，３２ｂに、絶縁材３４Ａ，３４Ｂにて互いに電気的に絶縁された第１中心電極３５及び第２中心電極３６が形成されている。フェライト３２は互いに平行な第１主面３２ａ及び第２主面３２ｂを有する直方体形状をなしている。
【００２２】
また、永久磁石４１はフェライト３２に対して磁界を主面３２ａ，３２ｂに垂直方向に印加するように主面３２ａ，３２ｂに対向して、例えば、エポキシ系の接着剤４２（図２参照）を介して接着され、フェライト・磁石素子３０を形成している。永久磁石４１の主面はフェライト３２の主面３２ａ，３２ｂと同一寸法であり、互いの外形が一致するように主面どうしを対向させて配置されている。
【００２３】
第１中心電極３５は導体膜にて形成されている。即ち、図３に示すように、この第１中心電極３５は、フェライト３２の下面に形成された接続用電極３５ａに接続された状態で第１主面３２ａにおいて左下から立ち上がってほぼ水平方向に形成され、右上方に立ち上がって上面の中継用電極３５ｂを介して第２主面３２ｂに回り込む。第２主面３２ｂにおいて、第１中心電極３５は、第１主面３２ａと透視状態でほぼ重なるように形成され、その端部は下面に形成された接続用電極３５ｃに接続されている。このように、第１中心電極３５はフェライト３２に１ターン巻回されている。そして、第１中心電極３５と第２中心電極３６とは、間に絶縁材３４Ａ，３４Ｂが形成されて互いに絶縁された状態で交差している。中心電極３５，３６の交差角は必要に応じて設定され、入力インピーダンスや挿入損失が調整されることになる。
【００２４】
第２中心電極３６は導体膜にて形成されている。この第２中心電極３６は、まず、０．５ターン目３６ａがフェライト３２の下面に形成された接続用電極３５ｃと接続された状態で第２主面３２ｂにおいて第１中心電極３５と斜めに交差する状態で立ち上がり、上面の中継用電極３６ｂを介して第１主面３２ａに回り込み、１ターン目３６ｃが第１主面３２ａにおいて第１中心電極３５と直交する状態で形成されている。１ターン目３６ｃの下端部は下面の中継用電極３６ｄを介して第２主面３２ｂに回り込み、１．５ターン目３６ｅが第２主面３２ｂにおいて立ち上がり、上面の中継用電極３６ｆを介して第１主面３２ａに回り込んでいる。以下同様に、２ターン目３６ｇ、中継用電極３６ｈ、２．５ターン
目３６ｉ、中継用電極３６ｊ、３ターン目３６ｋがフェライト３２の表面にそれぞれ形成されている。３ターン目３６ｋの下端部はフェライト３２の下面に形成した接続用電極３６ｌに接続されている。
【００２５】
前記接続用電極３５ａ，３５ｃ，３６ｌや中継用電極３５ｂ，３６ｂ，３６ｄ，３６ｆ，３６ｈ，３６ｊは、フェライト３２の上下面に形成された凹部に電極用導体を塗布又は充填して形成されている。この種の電極は、マザーフェライト基板に予めスルーホールを形成し、このスルーホールを電極用導体で充填した後、スルーホールを分断する位置でカットすることによって形成される。なお、各種電極はスルーホールに導体膜として形成したものであってもよい。また、多数個取りの手法で製作される場合、マザーフェライト基板に接着剤を介して永久磁石をも積層した状態でカットされることもある。
【００２６】
回路基板２０は、誘電体基材と導体膜とを積層した多層基板であり、その上面には各種配線導体２１〜２６が形成されている。入力ポートＰ１（電極３５ａ）は配線導体２１の一部に接続され、出力ポートＰ２（電極３５ｃ）は配線導体２２の一部に接続され、グランドポートＰ３（電極３６ｌ）は配線導体２３の一部に接続されている。コンデンサＣ１は配線導体２１，２２間に接続され、コンデンサＣｓ２は配線導体２２，２４間に接続され、コンデンサＣｓ１は配線導体２５，２１間に接続され、コンデンサＣｊは配線導体２５，２２間に接続され、コンデンサＣ２は配線導体２２，２６間に接続されている。終端抵抗Ｒは配線導体２１，２２間に接続されている。
【００２７】
また、各配線導体２１〜２６は回路基板２０の内部で図１（Ａ）に示した等価回路を構成するように接続されている。配線導体２５はビアホール導体２９ａを介して回路基板２０の下面に引き出され、入力端子ＩＮと接続されている。配線導体２４はビアホール導体２９ｂを介して回路基板２０の下面に引き出され、出力端子ＯＵＴと接続されている。配線導体２３，２６はビアホール導体２９ｃ，２９ｄを介して回路基板２０の下面に引き出され、グランド端子ＧＮＤと接続されている。
【００２８】
前記アイソレータにおいては、基本的には、前述のように、コンデンサＣ１と第１中心電極３５のインダクタンスＬ１とで形成される並列共振回路によってアイソレーションの中心周波数ｆ０が決定される。しかし、実際には第１中心電極３５とコンデンサＣ１とを接続する配線導体２１，２２が存在するため、該配線導体２１，２２のインダクタンスＬｘの大小（具体的には線幅の大小）によってアイソレーションの中心周波数ｆ０が左右される。
【００２９】
そこで、本第１実施例では、図４、図５に示すように、回路基板２０の上面に形成された配線導体２１，２２と対向する浮き導体２７を回路基板２０の内部に形成している。浮き導体とは、他の回路とは電気的に何ら接続されていない、電気的には独立した導体を意味する。配線導体２１，２２と浮き導体２７との間には容量Ｃｘが形成され、この容量Ｃｘは図１（Ｂ）に示すように、等価回路としては第１中心電極３５やコンデンサＣ１と並列に挿入される。また、前記インダクタンスＬｘはコンデンサＣ１と直列に挿入されることになる。
【００３０】
詳しくは、図５に示すように、配線導体２１，２２のインダクタンスはＬｘ１，Ｌｘ２であり、配線導体２１と浮き導体２７との間に形成される容量はＣｘ１、配線導体２２と浮き導体２７との間に形成される容量はＣｘ２である。それゆえ、インダクタンスＬｘ及び容量Ｃｘは以下の式で表わせられる。
Ｌｘ＝Ｌｘ１＋Ｌｘ２
Ｃｘ＝Ｃｘ１・Ｃｘ２／（Ｃｘ１＋Ｃｘ２）
【００３１】
配線導体２１，２２の線幅が設計値よりも細くなった場合、そのインダクタンスＬｘが大きくなると同時に容量Ｃｘは小さくなる。インダクタンスＬｘが大きくなるとアイソレーションの中心周波数ｆ０は低くなり、容量Ｃｘが小さくなるとアイソレーションの中心周波数ｆ０は高くなる。また、配線導体２１，２２の線幅が設計値よりも太くなった場合、インダクタンスＬｘが小さくなると同時に容量Ｃｘは大きくなる。インダクタンスＬｘが小さくなるとアイソレーションの中心周波数ｆ０は高くなり、容量Ｃｘが大きくなるとアイソレーションの中心周波数ｆ０は低くなる。このように、配線導体２１，２２のインダクタンスＬｘと容量Ｃｘのそれぞれの変化は、アイソレーションの中心周波数ｆ０に対する影響が互いに反対方向に作用するので、アイソレーションの中心周波数ｆ０の変動量が抑制される。
【００３２】
本第１実施例におけるアイソレーション特性を図６（Ａ）に示す。この特性は、配線導体２１，２２の線幅が設計値どおり１００μｍの場合を曲線Ａで示し、線幅が−２５μｍと細った場合を曲線Ｂで示し、線幅が＋２５μｍと太った場合を曲線Ｃで示す。但し、曲線Ｃはほとんど曲線Ａと重なっている。比較例として、前記浮き導体２７を設けない状態でのアイソレーション特性を図（Ｂ）に示し、曲線Ａは線幅が設計値どうりの１００μｍの場合、曲線Ｂは−２５μｍの場合、曲線Ｃは＋２５μｍの場合をそれぞれ示している。浮き導体２７のない比較例では、中心周波数ｆ０が約１１０ＭＨｚの範囲で変動するのに対して、浮き導体２７を設けた場合は約１０ＭＨｚ程度まで変動量が抑制されている。
【００３３】
一方、配線導体２１，２２の特性インピーダンスが低くなり、コンデンサＣ１に直列に接続されるインダクタンスＬｘが小さくなるので、コンデンサＣ１の最適な容量値が大きくなる。これにより、前記比較例と本第１実施例とで同じ容量値公差のチップコンデンサＣ１を用いた場合、本第１実施例のほうが容量値の変化割合が小さくなるので、アイソレーションの中心周波数ｆ０のばらつきがさらに小さくなる。
【００３４】
回路基板２０に浮き導体２７を設けるという技術的思想は、アイソレーションの中心周波数ｆ０の変動量の抑制作用以外にも挿入損失の中心周波数の変動の抑制についても適用可能である。即ち、挿入損失の中心周波数に対しては主にコンデンサＣ２の容量値が影響する。そこで、コンデンサＣ２に接続される配線導体２２，２３についても対向する浮き導体を設けて両者の間に容量を形成することにより、挿入損失の中心周波数の変動を抑制することができる。
【００３５】
ところで、前記浮き導体２７の幅寸法は配線導体２１，２２の幅寸法よりも大きいことが好ましい。回路基板２０を積層して形成した場合の積みずれによる容量Ｃｘのばらつきが抑制され、ひいてはアイソレーションの中心周波数ｆ０のばらつきが小さくなる。なお、配線導体２１，２２が回路基板２０の内部に形成される場合、浮き導体２７は該配線導体２１，２２の上層、下層のいずれに配置されてもよい。
【００３６】
（第２実施例、図７及び図８参照）
第２実施例である２ポート型アイソレータは、図７及び図８に示すように、回路基板２０の上面に形成した配線導体２２と対向する配線導体２１’を回路基板２０の内部に形成したものであり、内部の配線導体２１’はビアホール導体２９ｅ，２９ｆを介して上面の配線導体２１と接続されている。即ち、内部の配線導体２１’は第１中心電極３５の一端（入力ポートＰ１）とコンデンサＣ１とを接続している。本第２実施例の他の構成は前記第１実施例と同様である。
【００３７】
本第２実施例においては、図８に示すように、配線導体２１’，２２がインダクタンスＬｘ１，Ｌｘ２を有し、配線導体２１’，２２の間に容量Ｃｘが形成されることになる。インダクタンスＬｘ１，Ｌｘ２及び容量Ｃｘの作用効果は前記第１実施例で説明したとお
りである。
【００３８】
（第３実施例、図９参照）
第３実施例である２ポート型アイソレータは、図９に示すように、回路基板２０の上面に形成した配線導体２２と内部に形成した配線導体２１との間に浮き導体２８を形成したものである。他の構成は前記第１実施例と同様である。配線導体２１，２２がインダクタンスＬｘ１，Ｌｘ２を有し、配線導体２２と浮き導体２８との間に容量Ｃｘ１が形成され、配線導体２１と浮き導体２８との間に容量Ｃｘ２が形成されることになる。インダクタンスＬｘ１，Ｌｘ２及び容量Ｃｘ（Ｃｘ１，Ｃｘ２）の作用効果は前記第１実施例で説明したとおりである。
【００３９】
（他の実施例）
なお、本発明に係る非可逆回路素子は前記実施例に限定するものではなく、その要旨の範囲内で種々に変更することができる。
【００４０】
例えば、永久磁石のＮ極とＳ極を反転させれば、入力ポートと出力ポートが入れ替わる。また、第１中心電極及び第２中心電極の構成や形状、ターン数などは任意である。コンデンサとしてはチップタイプ以外に単板タイプでもよく、あるいは、回路基板の内部に形成されたものであってもよい。
【産業上の利用可能性】
【００４１】
以上のように、本発明は、非可逆回路素子に有用であり、特に、アイソレーションの中心周波数のばらつきを極力抑制できる点で優れている。
【符号の説明】
【００４２】
２０…回路基板
２１，２２…配線導体
２７，２８…浮き導体
３０…フェライト・磁石素子
３２…フェライト
３５…第１中心電極
３６…第２中心電極
４１…永久磁石
Ｐ１…入力ポート
Ｐ２…出力ポート
Ｐ３…グランドポート
Ｒ…終端抵抗
Ｃ１，Ｃ２…コンデンサ
【図１】
0005799794.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005799794.tif 000009
【図９】
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【図１０】
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【図１１】
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