(57)【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側の全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上の中央部に設けられた矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域の全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造と同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造と直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域、
ここで、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端の中間にある。
【請求項２】
請求項１に記載の半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
【請求項３】
請求項２に記載の半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
【請求項４】
請求項３に記載の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。
【請求項５】
請求項３に記載の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。
【請求項６】
請求項４に記載の半導体装置において、各周辺コーナ領域には、それ自身を貫通する前記半導体チップの対角線に関して線対称であり、前記対角線に関して前記第４のスーパジャンクション構造に近接した部分がそれと同一の幅及び配向を有し、前記対角線に関して前記第２のスーパジャンクション構造に近接した部分がそれと同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【請求項７】
請求項４に記載の半導体装置において、各周辺コーナ領域には、前記第４のスーパジャンクション構造と同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【請求項８】
請求項７に記載の半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【請求項９】
以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側の全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上の中央部に設けられた矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域の全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造と同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造と直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域；
（ｉ）各周辺コーナ領域に設けられ、それ自身を貫通する前記半導体チップの対角線に関して線対称であり、前記対角線に関して前記第４のスーパジャンクション構造に近接した部分がそれと同一の幅及び配向を有し、前記対角線に関して前記第２のスーパジャンクション構造に近接した部分がそれと同一の幅及び配向を有するコーナ部スーパジャンクション構造、
ここで、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端の中間にある。
【請求項１０】
請求項９に記載の半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
【請求項１１】
請求項１０に記載の半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
【請求項１２】
以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側の全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上の中央部に設けられた矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域の全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造と同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造と直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域；
（ｉ）各周辺コーナ領域に設けられ、前記第４のスーパジャンクション構造と同一の幅及び配向を有し、且つ、その外側部がトリムされたコーナ部スーパジャンクション構造、
ここで、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端の中間にある。
【請求項１３】
請求項１２に記載の半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
【請求項１４】
請求項１３に記載の半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置（または半導体集積回路装置）におけるセル周辺レイアウト技術または高耐圧化技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−１１６１９０号公報（特許文献１）または、これに対応する米国特許公開２００５−０９８８２６号公報（特許文献２）には、マルチエピタキシ（Ｍｕｌｔｉ−Ｅｐｉｔａｘｙ）方式やトレンチ（Ｔｒｅｎｃｈ）絶縁膜埋め込み方式（トレンチ内イオン注入方式）で製造されるスーパジャンクション（Ｓｕｐｅｒ−Ｊｕｎｃｔｉｏｎ）構造を有するパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のセル領域周辺レイアウトに関して、種々の構造が開示されている。たとえば、Ｐ−リサーフ（Ｒｅｓｕｒｆ）領域、トレンチ内イオン注入方式によるリング状周辺Ｐ型ドリフト領域、トレンチ絶縁膜埋め込み方式による垂直配列の直線状周辺Ｐ型ドリフト領域および分割された垂直/平行配列の直線状周辺Ｐ型ドリフト領域等である。
【０００３】
日本特開昭５９−７６４６６号公報（特許文献３）または、これに対応する米国特許第４６９１２２４号公報（特許文献４）には、シリコン系プレーナ（Ｐｌａｎａｒ）型半導体装置において、主接合の周りに複数のフィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）を配置するととともに、絶縁膜状に、これに接続され、アクティブ領域の主接合側へ向けて内側に延びるフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）を設けることにより耐圧を向上させる技術が開示されている。
【０００４】
日本特開平６−９７４６９号公報（特許文献５）または、これに対応する米国特許第５８０４８６８号公報（特許文献６）には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）において、外部からの電荷の影響を受けないように、たとえば、アクティブ領域の主接合とフィールドリミッティングリングの境界領域周辺の絶縁膜上に、フローティングとされたフィールドプレート，すなわち、フローティングフィールドプレート（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｐｌａｔｅ）を配置する技術が開示されている。
【０００５】
Ｔｒａｊｋｏｖｉｃ外３名の論文（非特許文献１）には、パワーＭＯＳＦＥＴ（Ｐｏｗｅｒ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のターミネーション（Ｔｅｒｍｉｎａｔｉｏｎ）領域において、Ｐ＋型フィールドリミッティングリングの両端に濃度が低く且つ浅いＰ型領域（アクティブ領域側）およびＮ型領域（チップエッジ側）を設けることにより、外部電荷による耐圧の低下を防止する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１１６１９０号公報
【特許文献２】米国特許公開２００５−０９８８２６号公報
【特許文献３】特開昭５９−７６４６６号公報
【特許文献４】米国特許第４６９１２２４号公報
【特許文献５】特開平６−９７４６９号公報
【特許文献６】米国特許第５８０４８６８号公報
【非特許文献】
【０００７】
【非特許文献１】Ｔ．Ｔｒａｊｋｏｖｉｃ外３名，”Ｔｈｅ  ｅｆｆｅｃｔ  ｏｆ  ｓｔａｔｉｃ  ａｎｄ  ｄｙｎａｍｉｃ  ｐａｒａｓｉｔｉｃ  ｃｈａｒｇｅ  ｉｎ  ｔｈｅ  ｔｅｒｍｉｎａｔｉｏｎ  ａｒｅａ  ｏｆ  ｈｉｇｈ  ｖｏｌｔａｇｅ  ｄｅｖｉｃｅｓ  ａｎｄ  ｐｏｓｓｉｂｌｅ  ｓｏｌｕｔｉｏｎｓ”、ｐａｇｅ  ２６３−２６６，ＩＳＰＳＤ’２０００，  Ｍａｙ  ２２−２５，  Ｔｏｕｌｏｕｓｅ，  Ｆｒａｎｃｅ．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ  Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラムおよびＰ型カラムを交互に有するスーパジャンクション構造を導入する方法が種々開発されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。
【０００９】
これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。そこで、本願発明者らは、トレンチフィル方式による高耐圧＆低オン抵抗等に関して、パワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題を検討したところ、以下のような問題があることが明らかとなった。すなわち、スーパジャンクション構造では、本体セル部（活性領域）の濃度が比較的高濃度となるため、従来型の周辺ターミネーション構造（Ｊｕｎｃｔｉｏｎ  Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ）またはリサーフ構造（Ｒｅｓｕｒｆ  Ｓｔｒｕｃｔｕｒｅ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）によってセル部と同等以上の耐圧を周辺部（周辺領域、接合終端領域）で確保することは困難となることである。具体的には、チップの外周コーナ部において、電界集中により、スーパジャンクション構造のチャージアンバランスに対して、耐圧のばらつきが敏感になる等の問題である。
【００１０】
本願発明は、これらの課題を解決するためになされたものである。
【００１１】
本発明の目的は、高耐圧＆低オン抵抗の固体能動素子等の半導体装置を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、本願の一つの発明は、スーパジャンクション構造をアクティブセル領域及びチップ周辺領域に有するパワーＭＯＳＦＥＴ等の半導体パワーデバイスにおいて、第１導電型のドリフト領域表面の第２導電型の主接合（アクティブセル領域を取り囲むチャネル領域と一体となった不純物領域）に連結し、それよりも濃度の低い第２導電型の表面リサーフ領域の外端を、主接合の外端と、チップ周辺領域におけるスーパジャンクション構造の外端との中間領域に置くものである。
【発明の効果】
【００１５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１６】
すなわち、スーパジャンクション構造をアクティブセル領域及びチップ周辺領域に有するパワーＭＯＳＦＥＴ等の半導体パワーデバイスにおいて、第１導電型のドリフト領域表面の第２導電型の主接合（アクティブセル領域を取り囲むチャネル領域と一体となった不純物領域）に連結し、それよりも濃度の低い第２導電型の表面リサーフ領域の外端を、主接合の外端と、チップ周辺領域におけるスーパジャンクション構造の外端との中間領域に置くことで、電界集中位置をスーパジャンクション構造の外端から遠ざけることができる。
【図面の簡単な説明】
【００１７】
【図１】本願のパート１の実施の形態１（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層）の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に表面領域）である。
【図２】本願のパート１の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に不純物ドープ構造等）である。
【図３】図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図４】図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（説明のための模式的なもの）である。
【図５】図４のＸ−Ｘ’断面に対応するチップ局所断面図である。
【図６】図４のＹ−Ｙ’断面に対応するチップ局所断面図である。
【図７】図１のアクティブセル部切出領域Ｒ２Ａ−Ａ’断面に対応するチップ局所断面図（アクティブセル２セル分）である。
【図８】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図９】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成用ハードマスク除去工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１０】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ内Ｐ型エピタキシャル層埋め込み工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１１】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（ＣＭＰ工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１２】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１３】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（フィールド酸化膜パターニング工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１４】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（Ｐボディ領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１５】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（ゲート絶縁膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１６】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１７】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１８】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図１９】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図２０】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図２１】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図２２】本願のパート１の実施の形態１の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。
【図２３】本願の実施の形態２（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層＋フローティングフィールドプレート）の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴの図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図２４】図２３に示すチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（説明のための模式的なもの）である。
【図２５】図２４のＸ−Ｘ’断面に対応するチップ局所断面図である。
【図２６】図２４のＹ−Ｙ’断面に対応するチップ局所断面図である。
【図２７】本願の実施の形態２の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（パート１の実施の形態１の図１６に対応）である。
【図２８】本願の実施の形態２の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図２５に示すデバイス部分のウエハ断面図（パート１の実施の形態１の図１７に対応）である。
【図２９】本願の実施の形態２の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（パート１の実施の形態１の図１８に対応）である。
【図３０】本願の実施の形態２の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（パート１の実施の形態１の図１９に対応）である。
【図３１】本願の実施の形態２の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（パート１の実施の形態１の図２０に対応）である。
【図３２】本願の実施の形態２の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図２５に示すデバイス部分のウエハ断面図（パート１の実施の形態１の図２１に対応）である。
【図３３】本願の実施の形態２の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（パート１の実施の形態１の図２２に対応）である。
【図３４】本願のパート１の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称標準配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。
【図３５】本願のパート１の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称トリム配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。
【図３６】本願のパート１の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（対称Ｌ字配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。
【図３７】図３４の非対称標準カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。
【図３８】図３５の非対称トリム型カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。
【図３９】図３６の対称Ｌ字カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。
【図４０】本願の実施の形態２の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部直角屈曲配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。
【図４１】本願の実施の形態２の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部ラウンド屈曲配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。
【図４２】本願のパート１の実施の形態１および２の半導体装置（スーパジャンクション構造および半幅Ｐ−型表面リサーフ領域を有するパワーＭＯＳＦＥＴ）、並びに、比較例の半導体装置（スーパジャンクション構造および全幅Ｐ−型表面リサーフ領域を有するパワーＭＯＳＦＥＴ）のソースドレイン耐圧のチャージバランス率依存性を示すデータプロット図である。
【図４３】チップ周辺部のＰカラム等の中心の縦方向（チップの厚さ方向）の電界強度分布と周辺電荷量との関係を示す説明図である。
【図４４】チップ周辺部のＰカラム等の表面領域中心部の電界強度分布と周辺電荷量との関係を示す説明図である。
【図４５】半幅Ｐ−型表面リサーフ領域の適用により耐圧が向上する原理を説明するための説明図である。
【図４６】本願のパート２の各実施の形態の半導体装置であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のパッケージの斜視図である。
【図４７】図４６のパッケージの封止樹脂を取り去った状態の要部上面図である。
【図４８】図４７のＢ−Ｂ’断面に対応するパッケージ（封止樹脂で封止された状態）の断面図である。
【図４９】本願のパート２の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に表面領域）である。
【図５０】本願のパート２の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に不純物ドープ構造等）である。
【図５１】図４９のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図である。
【図５２】図５１のＸ−Ｘ’断面に対応するチップ局所断面図である。
【図５３】図５１のＹ−Ｙ’断面に対応するチップ局所断面図である。
【図５４】図５１のフローティングフィールドプレートとＰカラム領域との位置関係を示すデバイス模式断面図である。
【図５５】図４９のアクティブセル部切出領域Ｒ２Ａ−Ａ’断面に対応するチップ局所断面図（アクティブセル２セル分）である。
【図５６】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図５７】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成用ハードマスク除去工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図５８】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ内Ｐ型エピタキシャル層埋め込み工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図５９】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（ＣＭＰ工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６０】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６１】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（フィールド酸化膜パターニング工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６２】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（Ｐボディ領域導入工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６３】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（ゲート絶縁膜形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６４】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６５】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６６】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６７】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６８】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図６９】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図７０】本願のパート２の実施の形態１の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。
【図７１】図４９のチップコーナ部切出領域Ｒ１に対応する本願のパート２の実施の形態２の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ局所上面図である。
【図７２】図７１のＸ−Ｘ’断面に対応するチップ局所断面図である。
【図７３】図７１のＹ−Ｙ’断面に対応するチップ局所断面図である。
【図７４】図７２及び図７３のＮリング領域とＰカラム領域との関係を説明するためのデバイス模式断面図である。
【図７５】本願のパート２の実施の形態２の半導体装置に対応するウエハプロセス（Ｎリング領域導入工程）を説明するための図７２に示すデバイス部分のウエハ断面図である。
【図７６】本願のパート２の実施の形態２の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図７２に示すデバイス部分のウエハ断面図である。
【図７７】図４９のチップコーナ部切出領域Ｒ１に対応する本願のパート２の実施の形態３の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ局所上面図である。
【図７８】図７７のＸ−Ｘ’断面に対応するチップ局所断面図である。
【図７９】図７７のＹ−Ｙ’断面に対応するチップ局所断面図である。
【図８０】図７８及び図７９のＮリング領域（Ｐリング領域）とＰカラム領域との関係を説明するためのデバイス模式断面図である。
【図８１】本願のパート２の実施の形態３の半導体装置に対応するウエハプロセス（Ｐリング領域導入工程）を説明するための図７８に示すデバイス部分のウエハ断面図である。
【図８２】本願のパート２の実施の形態３の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図７８に示すデバイス部分のウエハ断面図である。
【図８３】本願のパート２の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称標準配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図８４】本願のパート２の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称トリム配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図８５】本願のパート２の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（対称Ｌ字配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図８６】本願のパート２の実施の形態１から３の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部直角屈曲配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図８７】本願のパート２の実施の形態１から３の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部ラウンド屈曲配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図８８】本願のパート２の実施の形態１から３の半導体装置における各構成要素（Ｎリング領域）の変形例（コーナ部直角屈曲配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図８９】本願のパート２の実施の形態１から３の半導体装置における各構成要素（Ｎリング領域）の変形例（コーナ部ラウンド屈曲配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。
【図９０】本願のパート２の実施の形態１から３の半導体装置における各構成要素（フローティングフィールドプレート）の変形例（ステップ付絶縁膜型ＦＦＰ）を説明するための図５２又は図７０に示すフローティングフィールドプレートとＰカラム領域との位置関係等を示すデバイス模式断面図である。
【図９１】本願のパート２の実施の形態１から３の半導体装置の構造を説明するための模式的チップ上面図（その１）である。
【図９２】本願のパート２の実施の形態１から３の半導体装置の構造を説明するための模式的チップ上面図（その２）である。
【図９３】本願のパート２の実施の形態１のシフトＦＦＰの効果を説明するためのデータプロット図である。
【図９４】本願のパート２の実施の形態２のＮリング領域の効果を説明するためのデータプロット図である。
【図９５】本願のパート３の実施の形態１の半導体装置におけるチャージバランス型２Ｄ周辺リサーフ構造を説明するためのチップコーナ部切出領域Ｒ１の上面図である。
【図９６】図９５に対応する模式的なチップコーナ部上面図である。
【図９７】図９６のコーナ部チャージバランス処理部一部切出し領域Ｒ３に対応する局所拡大図（チャージバランス処理の理解を容易にするために、チャージがバランスしたときに面積が等しくなるように、Ｎカラムの幅を縮小している）である。
【図９８】本願のパート３の実施の形態２の半導体装置におけるチャージバランス型３Ｄ周辺リサーフ構造を説明するためのチップコーナ部切出領域Ｒ１の上面図である。
【図９９】図９８に対応する模式的なチップコーナ部上面図である。
【図１００】図９９のコーナ部チャージバランス処理部一部切出し領域Ｒ３に対応する局所拡大図（チャージバランス処理の理解を容易にするために、チャージがバランスしたときに面積が等しくなるように、Ｎカラムの幅を縮小している）である。
【図１０１】本願のパート３の実施の形態２の変形例１（３Ｄ周辺リサーフ構造＋半幅表面リサーフ層）を説明するための模式的なチップコーナ部上面図である。
【図１０２】本願のパート３の実施の形態１の変形例２（スーパジャンクションコーナ部トリミング）におけるチャージバランス型２Ｄ周辺リサーフ構造を説明するためのチップコーナ部切出領域Ｒ１の上面図である。
【図１０３】本願のパート３の実施の形態２の変形例２（スーパジャンクションコーナ部トリミング）におけるチャージバランス型３Ｄ周辺リサーフ構造を説明するためのチップコーナ部切出領域Ｒ１の上面図である。
【図１０４】本願のパート３の実施の形態１の変形例３（フローティングフィールドプレートとの組み合わせ）を説明するための模式的なチップコーナ部上面図である。
【図１０５】本願のパート３の実施の形態２の変形例３（フローティングフィールドプレートとの組み合わせ）を説明するための模式的なチップコーナ部上面図である。
【図１０６】本願のパート３の実施の形態１の変形例４（ＮリングまたはＰリングとの組み合わせ）を説明するための模式的なチップコーナ部上面図である。
【図１０７】非チャージバランス型の２Ｄ周辺リサーフ構造におけるチャージバランスと耐圧の関係を示すデータプロット図（セル部におけるシミュレーション結果を含む）である。
【図１０８】非チャージバランス型の３Ｄ周辺リサーフ構造におけるチャージバランスと耐圧の関係を示すデータプロット図（セル部におけるシミュレーション結果を含む）である。
【図１０９】各種の２Ｄ周辺リサーフ構造におけるチャージバランスと耐圧の関係を示すデータプロット図（セル部におけるシミュレーション結果を含む）である。
【発明を実施するための形態】
【００１８】
〔実施の形態の概要〕
先ず、本願において開示される発明の代表的な実施の形態（主にパート１に関する）について概要を説明する。
【００１９】
１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域、
ここで、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。
【００２０】
２．前記１項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。
【００２１】
３．前記１または２項の半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
【００２２】
４．前記１から３項のいずれか一つの半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
【００２３】
５．前記４項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。
【００２４】
６．前記４項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。
【００２５】
７．前記１から６項のいずれか一つの半導体装置において、各周辺コーナ領域には、それ自身を貫通する前記半導体チップの対角線に関してほぼ線対象であり、前記対角線に関して前記第４のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有し、前記対角線に関して前記第２のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【００２６】
８．前記１から６項のいずれか一つの半導体装置において、各周辺コーナ領域には、前記第４のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【００２７】
９．前記８項の半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【００２８】
１０．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域；
（ｉ）各周辺コーナ領域に設けられ、それ自身を貫通する前記半導体チップの対角線に関してほぼ線対象であり、前記対角線に関して前記第４のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有し、前記対角線に関して前記第２のスーパジャンクション構造に近接した部分がそれとほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造。
【００２９】
１１．前記１０項の半導体装置において、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。
【００３０】
１２．前記１０または１１項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。
【００３１】
１３．前記１０から１２項のいずれか一つの半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
【００３２】
１４．前記１０から１３項のいずれか一つの半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
【００３３】
１５．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域；
（ｉ）各周辺コーナ領域に設けられ、前記第４のスーパジャンクション構造とほぼ同一の幅及び配向を有し、且つ、その外側部がトリムされたコーナ部スーパジャンクション構造。
【００３４】
１６．前記１５項の半導体装置において、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。
【００３５】
１７．前記１５項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。
【００３６】
１８．前記１５から１７項のいずれか一つの半導体装置において、前記第１から第５のスーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
【００３７】
１９．前記１５から１８項のいずれか一つの半導体装置において、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
【００３８】
次に、本願において開示される発明のその他の実施の形態（主にパート２に関する）について概要を説明する。
【００３９】
１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパジャンクション構造と直交する第２の配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ同一の配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記主接合領域の外部において、前記アクティブセル領域を取り囲むように、前記第１の主面上に、絶縁膜を介して設けられた複数のフローティングフィールドプレート；
（ｉ）前記半導体チップの前記第１の主面側のほぼ全面を被覆する樹脂封止体、
ここで、各フローティングフィールドプレートの幅方向は、それが近接する第２導電型カラム周回領域の外端部を覆い、その中心線を超えて、且つ、その内端の前記アクティブセル領域側近傍を超えない範囲で延在している。
【００４０】
２．前記１項の半導体装置において、更に、以下を含む：
（ｊ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域。
【００４１】
３．前記１または２項の半導体装置において、前記フローティングフィールドプレートは、前記第２導電型カラム周回領域ごとに設けられている。
【００４２】
４．前記１から３項のいずれか一つの半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。
【００４３】
５．前記１から３項のいずれか一つの半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。
【００４４】
６．前記１から５項のいずれか一つの半導体装置において、更に、以下を含む：
（ｋ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の内端に沿って、前記アクティブセル領域を囲むように設けられた第１導電型リング領域。
【００４５】
７．前記１から６項のいずれか一つの半導体装置において、前記第１導電型リング領域は、第２導電型カラム周回領域毎に設けられている。
【００４６】
８．前記７項の半導体装置において、更に、以下を含む：
（ｌ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の外端に沿って、前記アクティブセル領域を囲むように設けられた第２導電型リング領域。
【００４７】
９．前記１から８項のいずれか一つの半導体装置において、各周辺コーナ領域には、前記第２のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【００４８】
１０．前記１から８項のいずれか一つの半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【００４９】
１１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパジャンクション構造と直交する第２の配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ同一の配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の内端に沿って、前記アクティブセル領域を囲むように設けられた第１導電型リング領域；
（ｉ）前記半導体チップの前記第１の主面側のほぼ全面を被覆する樹脂封止体。
【００５０】
１２．前記１１項の半導体装置において、前記第１導電型リング領域は、第２導電型カラム周回領域毎に設けられている。
【００５１】
１３．前記１１または１２項の半導体装置において、更に、以下を含む：
（ｊ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域。
【００５２】
１４．前記１１から１３項のいずれか一つの半導体装置において、更に、以下を含む：
（ｋ）前記主接合領域の外部において、前記アクティブセル領域を取り囲むように、前記第１の主面上に、絶縁膜を介して設けられた複数のフローティングフィールドプレート。
【００５３】
１５．前記１４項の半導体装置において、前記フローティングフィールドプレートは、前記第２導電型カラム周回領域ごとに設けられている。
【００５４】
１６．前記１１から１５項のいずれか一つの半導体装置において、更に、以下を含む：
（ｌ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の外端に沿って、前記アクティブセル領域を囲むように設けられた第２導電型リング領域。
【００５５】
１７．前記１１から１６項のいずれか一つの半導体装置において、各周辺コーナ領域には、前記第２のスーパジャンクション構造とほぼ同一の幅及び配向を有するコーナ部スーパジャンクション構造が設けられている。
【００５６】
１８．前記１１から１６項のいずれか一つの半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【００５７】
１９．前記１１から１８項のいずれか一つの半導体装置において、前記複数のフローティングフィールドプレートの少なくとも一部は、前記絶縁膜に段差を有する。
【００５８】
次に、本願において開示される発明の更にその他の実施の形態（主にパート３に関する）について概要を説明する。
【００５９】
１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に、前記第１のスーパジャンクション構造と連結して設けられた前記第１のスーパジャンクション構造とほぼ同一の幅及び配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ直交する配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）各周辺コーナ領域の前記ドリフト領域に設けられたコーナ部スーパジャンクション構造、
ここで、前記コーナ部スーパジャンクション構造は、ローカルチャージバランスを保つようにレイアウトされている。
【００６０】
２．前記１項の半導体装置において、更に以下を含む：
（ｉ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域。
【００６１】
３．前記２項の半導体装置において、前記表面リサーフ領域の外端は、前記主接合領域の前記外端と、第２から第５のスーパジャンクション構造が構成する周辺スーパジャンクション領域の外端との中間領域にある。
【００６２】
４．前記２項の半導体装置において、前記表面リサーフ領域の前記外端は、前記主接合領域の前記外端と、前記第２から第５のスーパジャンクション構造が構成する前記周辺スーパジャンクション領域の前記外端のほぼ中間にある。
【００６３】
５．前記１から４項のいずれか一つの半導体装置において、前記第１から第５のスーパジャンクション構造および前記コーナ部スーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
【００６４】
６．前記１から５項のいずれか一つの半導体装置において、前記第２から第５のスーパジャンクション構造および前記コーナ部スーパジャンクション構造が構成する前記周辺スーパジャンクション領域上には、同領域上を周回する複数のフローティングフィールドプレートが設けられている。
【００６５】
７．前記６項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。
【００６６】
８．前記６項の半導体装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。
【００６７】
９．前記１から８項のいずれか一つの半導体装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【００６８】
１０．前記１から９項のいずれか一つの半導体装置において、前記コーナ部スーパジャンクション構造は、微細カラムを含まない。
【００６９】
１１．以下を含む半導体装置：
（ａ）パワーＭＯＳＦＥＴのソース電極が設けられた第１の主面及び前記パワーＭＯＳＦＥＴのドレイン電極が設けられた第２の主面を有する半導体チップ；
（ｂ）前記半導体チップの前記第１の主面側のほぼ全面の表面内に設けられた第１導電型のドリフト領域；
（ｃ）前記第１の主面上のほぼ中央部に設けられたほぼ矩形のアクティブセル領域、このアクティブセル領域の各辺に沿って、その外部に設けられた周辺サイド領域、および、前記アクティブセル領域の各コーナ部の外部に設けられた周辺コーナ領域；
（ｄ）前記セル領域のほぼ全面であって前記ドリフト領域に設けられた第１の配向を有する第１のスーパジャンクション構造；
（ｅ）前記第１のスーパジャンクション構造の前記第１の配向方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられた前記第１のスーパジャンクション構造と直交する第２の配向を有する第２及び第３のスーパジャンクション構造；
（ｆ）前記第１のスーパジャンクション構造の前記第１の配向と直交する方向の前記アクティブセル領域の両側の各周辺サイド領域の前記ドリフト領域に設けられ、前記第１のスーパジャンクション構造とほぼ同一の配向を有する第４及び第５のスーパジャンクション構造；
（ｇ）前記アクティブセル領域の外端部であって前記ドリフト領域の表面に、前記アクティブセル領域を囲むように設けられた第２導電型の主接合領域；
（ｈ）各周辺コーナ領域の前記ドリフト領域に設けられたコーナ部スーパジャンクション構造、
ここで、前記コーナ部スーパジャンクション構造は、ローカルチャージバランスを保つようにレイアウトされている。
【００７０】
１２．前記１１項の半導体集積回路装置において、更に、以下を含む：
（ｉ）前記ドリフト領域の表面に、前記主接合領域の外端に連結して、それを囲むように設けられた第２導電型の表面リサーフ領域。
【００７１】
１３．前記１１または１２項の半導体集積回路装置において、更に、以下を含む：
（ｊ）前記主接合領域の外部において、前記アクティブセル領域を取り囲むように、前記第１の主面上に、絶縁膜を介して設けられた複数のフローティングフィールドプレート；
（ｋ）前記半導体チップの前記第１の主面側のほぼ全面を被覆する樹脂封止体。
【００７２】
１４．前記１３項の半導体集積回路装置において、各フローティングフィールドプレートの幅方向は、それが近接する第２導電型カラム周回領域の外端部を覆い、その中心線を超えて、且つ、その内端の前記アクティブセル領域側近傍を超えない範囲で延在している。
【００７３】
１５．前記１３または１４項の半導体集積回路装置において、前記フローティングフィールドプレートは、前記第２導電型カラム周回領域ごとに設けられている。
【００７４】
１６．前記１１から１５項のいずれか一つの半導体装置において、前記第１から第５のスーパジャンクション構造および前記コーナ部スーパジャンクション構造は、トレンチエピタキシャル埋め込み方式によるものである。
【００７５】
１７．前記１３から１６項のいずれか一つの半導体集積回路装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部が直角に折れ曲がる矩形枠形状を呈している。
【００７６】
１８．前記１３から１６項のいずれか一つの半導体集積回路装置において、前記複数のフローティングフィールドプレートの各々は、各コーナ部がラウンドして曲がる矩形枠形状を呈している。
【００７７】
１９．前記１１から１８項のいずれか一つの半導体集積回路装置において、更に、以下を含む：
（ｌ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の内端に沿って、前記アクティブセル領域を囲むように設けられた第１導電型リング領域。
【００７８】
２０．前記１９項の半導体集積回路装置において、前記第１導電型リング領域は、第２導電型カラム周回領域毎に設けられている。
【００７９】
２１．前記１１から２０項のいずれか一つの半導体集積回路装置において、更に、以下を含む：
（ｍ）前記主接合領域の外部であって前記ドリフト領域の表面に、それが近接する第２導電型カラム周回領域の外端に沿って、前記アクティブセル領域を囲むように設けられた第２導電型リング領域。
【００８０】
２２．前記１１から２１項のいずれか一つの半導体集積回路装置において、前記コーナ部スーパジャンクション構造は、その外側部がトリムされている。
【００８１】
２３．前記１１から２２項のいずれか一つの半導体装置において、前記コーナ部スーパジャンクション構造は、微細カラムを含まない。
【００８２】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のパートおよびセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００８３】
更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、各種単体トランジスタの代表的なものとしては、パワーＭＯＳＦＥＴやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
【００８４】
なお、本願において、「半導体能動素子」とは、トランジスタ、ダイオード等を指す。
【００８５】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、FSG（Fluorosilicate Glass）、TEOSベース酸化シリコン(TEOS-based silicon oxide)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon-doped Silicon oxide)またはOSG(Organosilicate glass)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の熱酸化膜、CVD酸化膜、SOG(Spin ON Glass)、ナノクラスタリングシリカ（Nano-Clustering Silica:NCS）等の塗布系酸化シリコン、これらと同様な部材に空孔を導入したシリカ系Low-k絶縁膜（ポーラス系絶縁膜）、およびこれらを主要な構成要素とする他のシリコン系絶縁膜との複合膜等を含むことは言うまでもない。
【００８６】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００８７】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
【００８８】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００８９】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
【００９０】
５．「ウエハ」というときは、通常は半導体装置（半導体集積回路装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００９１】
６．一般にスーパジャンクション構造は、ある導電型の半導体領域に反対導電型の柱状又は板状のカラム領域をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。本願において、トレンチフィル方式による「スーパジャンクション構造」に言及するときは、原則として、ある導電型の半導体領域に反対導電型の板状（通常は、平板状であるが屈曲又は屈折していてもよい）の「カラム領域」をチャージバランスが保たれるように、ほぼ等間隔に挿入したものである。実施の形態では、Ｎ型半導体層（たとえばドリフト領域）にＰ型カラムを平行に等間隔を置いて形成されたものについて説明する。また、各部分のＰ型カラムの厚さＷｐ（たとえば、図５４）は、その箇所によって相互に相違しても良いが、トレンチフィル方式で製造する場合は、相互に同一の厚さＷｐ（幅）であることが望ましい。これは、トレンチ幅が異なると、埋め込み特性が各部において、相違することとなるからである。
【００９２】
スーパジャンクション構造について、「配向」とは、そのスーパジャンクション構造を構成するＰ型カラムまたはＮ型カラムをチップの主面に対応して二次元的に見た場合（チップまたはウエハの主面に平行な面において）の長手方向を指す。
【００９３】
また、「周辺スーパジャンクション領域」とは、アクティブセル領域の周辺外部の領域、すなわち、周辺終端領域（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）であって、そこに、スーパジャンクション構造が設けられた領域をいう。
【００９４】
更に、本願においては、周辺スーパジャンクション領域の主要な領域において（コーナ等の一部を除く）、空乏層が延びる自由度が、３のものを「３Ｄ−Ｒｅｓｕｒｆ構造」という。また、同自由度が、２のものを「２Ｄ−Ｒｅｓｕｒｆ構造」という。
【００９５】
本願において、リサーフ（Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ  ）構造に関して、表面リサーフ領域（具体的には「Ｐ−型リサーフ領域」）または「ジャンクションターミネーションエクステンション（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）」とは、ドリフト領域の表面領域に形成され、チャネル領域を構成するＰ型ボディ領域（Ｐ型ウエル領域）の端部に連結した同一導電型でそれよりも不純物濃度の低い領域（主接合に逆方向電圧が印加されたときに完全空乏化する程度の濃度である）を言う。通常、セル部を取り巻くようにリング状に形成される。また、一般のフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）とは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、リング状にセル部を取り巻く部分を言う。一方、フローティングフィールドプレート（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｐｌａｔｅ）とは、一般のフィールドプレートと同様のものであるが、フローティングにされているものをいう。
【００９６】
更に、フローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｉｎｇ  Ｒｉｎｇ）とは、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。
【００９７】
また、本願において「ローカルチャージバランスを保つ」とは、たとえばチップ主面を平面的に見たとき、カラムの厚さ（Ｗｐ，Ｗｎ）程度の距離の範囲において、チャージバランスが取れていることをいう。
【００９８】
〔実施の形態の詳細〕
実施の形態について更に詳述する。以下、実施の形態の詳細については、複数のパートに分けて説明する。特に断らない限り、引用する「セクション」、「実施の形態」等は、原則として同一のパートに属するもの指す。
【００９９】
各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【０１００】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【０１０１】
なお、各図に示すＰ型カラムの数は、図示の都合上、たとえば、周辺サイド領域等に関して、３か５本程度を示したが、実際は１０本程度を超える場合もある（因みに、チップ全体のＰ型カラムの数は、通常、数百本から数千本と考えられるが、図示の都合上、少ない本数で代表させている）。ここに示す例は、耐圧が数百ボルト程度のものを例にとり説明する。以下の例では、一例として数百ボルト程度（具体的には、たとえば６００ボルト程度）の耐圧の製品を例にとり説明する。
【０１０２】
なお、本願発明者等によるスーパジャンクション構造を有するＭＯＳＦＥＴ等に関する特許出願としては、
たとえば日本特願第２００９−２６３６００号（日本出願日２００９年１１月１９日）、日本特願第２０１０−１０９９５７号（日本出願日２０１０年５月１２日）、日本特願第２０１０−８１９０５号（日本出願日２０１０年３月３１日）等がある。
【０１０３】
《パート１：主に３Ｄリサーフ構造に関する部分》
０．パート１の概要：
パワーＭＯＳＦＥＴ等のドリフト領域に関して、従来のシリコンリミット（Ｓｉｌｉｃｏｎ  Ｌｉｍｉｔ）による制約を回避して、オン抵抗の低い高耐圧ＦＥＴ等の開発が重要な課題となっている。そのため、ドリフト領域に比較的高濃度のスラブ（Ｓｌａｂ）状のＮ型カラムおよびＰ型カラムを交互に有するスーパジャンクション構造を導入する方法が種々開発されている。このスーパジャンクション構造を導入する方式は、大まかに言って３種類の方式、すなわち、マルチエピタキシャル方式、トレンチ絶縁膜埋め込み方式、および、トレンチフィル方式（トレンチフィリング方式またはトレンチエピタキシャル埋め込み方式）がある。これらのうち、エピタキシャル成長とイオン注入を多数回繰り返すマルチエピタキシャル方式はプロセスおよび設計の自由度が高い分、工程が複雑になるため高コストである。トレンチ絶縁膜埋め込み方式は、トレンチに斜めイオン注入した後、トレンチをＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜で埋め込むものであり、プロセス的にはより単純であるが、トレンチの面積分だけ面積的に不利となる。
【０１０４】
これらに対して、トレンチフィル方式は埋め込みエピタキシャル成長の成長条件の制約のためにプロセスおよび設計の自由度が比較的低いが、工程が単純であるというメリットがある。そこで、本願発明者らは、トレンチフィル方式による高耐圧＆低オン抵抗等に関して、パワーＭＯＳＦＥＴ等のデバイス構造および量産上の問題を検討したところ、以下のような問題があることが明らかとなった。すなわち、スーパジャンクション構造では、本体セル部（活性領域）の濃度が比較的高濃度となるため、従来型の周辺ターミネーション構造（Ｊｕｎｃｔｉｏｎ  Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｓｔｒｕｃｔｕｒｅ）またはリサーフ構造（Ｒｅｓｕｒｆ  Ｓｔｒｕｃｔｕｒｅ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）によってセル部と同等以上の耐圧を周辺部（周辺領域、接合終端領域）で確保することは困難となることである。具体的には、チップの外周コーナ部において、電界集中により、スーパジャンクション構造のチャージアンバランスに対して、耐圧のばらつきが敏感になる等の問題である。
【０１０５】
本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０１０６】
すなわち、本パートの一つの発明は、スーパジャンクション構造をアクティブセル領域及びチップ周辺領域に有するパワーＭＯＳＦＥＴ等の半導体パワーデバイスにおいて、第１導電型のドリフト領域表面の第２導電型の主接合（アクティブセル領域を取り囲むチャネル領域と一体となった不純物領域）に連結し、それよりも濃度の低い第２導電型の表面リサーフ領域の外端を、主接合の外端と、チップ周辺領域におけるスーパジャンクション構造の外端との中間領域に置くものである。
【０１０７】
本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０１０８】
すなわち、スーパジャンクション構造をアクティブセル領域及びチップ周辺領域に有するパワーＭＯＳＦＥＴ等の半導体パワーデバイスにおいて、第１導電型のドリフト領域表面の第２導電型の主接合（アクティブセル領域を取り囲むチャネル領域と一体となった不純物領域）に連結し、それよりも濃度の低い第２導電型の表面リサーフ領域の外端を、主接合の外端と、チップ周辺領域におけるスーパジャンクション構造の外端との中間領域に置くことで、電界集中位置をスーパジャンクション構造の外端から遠ざけることができる。
【０１０９】
１．本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層）等の説明（主に図１から図７）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
【０１１０】
図１は本願の実施の形態１（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層）の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に表面領域）である。図２は本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に不純物ドープ構造等）である。図３は図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図４は図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（説明のための模式的なもの）である。図５は図４のＸ−Ｘ’断面に対応するチップ局所断面図である。図６は図４のＹ−Ｙ’断面に対応するチップ局所断面図である。図７は図１のアクティブセル部切出領域Ｒ２Ａ−Ａ’断面に対応するチップ局所断面図（アクティブセル２セル分）である。これらに基づいて、本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層）等を説明する。
【０１１１】
まず、チップ（通常、数ミリメートル角）の上面の模式的なレイアウトを説明する。図１に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップ２に分割する前はウエハ１である）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、中央部にあるメタルソース電極５（アルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、アクティブセル領域４が設けられており、その外端部は、Ｐ型主接合６（Ｐボディ領域の外縁部である。なお、アクティブセル下のスーパジャンクション構造は、Ｐ型主接合６のほぼ全域に亘り延在している）となっている。Ｐ型主接合６の内側は、アクティブセル領域４の繰り返し構造部４ｒとなっている（Ｐボディ領域自体は、繰り返し構造部４ｒ全体のゲート電極間の表面領域に形成されており、ゲート電極部分が、スリット状に周期的に抜けた２次元多葉体構造を呈している）。リング状のＰ型主接合６の外側には、同じくリング状のＰ−型表面リサーフ領域８が設けられており、更にその外側へ亘り、周辺スーパジャンクション領域９（周辺のドリフト領域１１に線状のＰカラム１２ｐとその間のＮ型ドリフト領域１１ｎがほぼ等間隔で周期的に配列された領域、又は、その集合領域。）が設けられている。ここで、Ｐ−型表面リサーフ領域８の外端は、周辺スーパジャンクション領域９の外端９ｅとＰ型主接合６の外端との中間領域にある。より好ましくは、Ｐ−型表面リサーフ領域８の外端は、周辺スーパジャンクション領域９の外端９ｅとＰ型主接合６の外端とのほぼ中間にある。
【０１１２】
更にその周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７が設けられている。なお、この図１（図２から図４についても同じ）では、周辺終端領域（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）の構造をわかりやすくするために、誇張して幅広く描いている。
【０１１３】
次に、チップ２の平面的の拡散構造、デバイスレイアウトを説明する。図２に示すように、チップ１の中央部には、アクティブセル領域４（この下部には、アクティブセル部スーパジャンクション構造１４すなわち第１のスーパジャンクション構造がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、アクティブセル領域４の外縁部であり、それの周囲を取り囲むリング状Ｐ型主接合６の外部には、Ｐ型主接合６に連結して、アクティブセル領域４を取り囲むリング状Ｐ−型表面リサーフ領域８が設けられている。
【０１１４】
次に、アクティブセル部スーパジャンクション構造１４すなわち第１のスーパジャンクション構造の周辺のスーパジャンクション構造、すなわち、周辺スーパジャンクション領域９（図１）について説明する。周辺サイド領域１６ａ、１６ｃには、それぞれアクティブセル部スーパジャンクション構造１４と連結し同一の配向を有する第２のスーパジャンクション構造１８および第３のスーパジャンクション構造１９が設けられている。一方、周辺サイド領域１６ｂ、１６ｄには、それぞれアクティブセル部スーパジャンクション構造１４と連結せず、それと直交する配向を有する第４のスーパジャンクション構造２１および第５のスーパジャンクション構造２２が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの下又は上の周辺サイド領域１６ｂ、１６ｄの周期性の延長領域となっている。
【０１１５】
次に、図１のチップコーナ部切出領域Ｒ１の部分の図２の拡大図を図３に示す。図３に示すように、Ｐ−型表面リサーフ領域８の外端は、全周に渡って、周辺スーパジャンクション領域９の外端９ｅとＰ型主接合６の外端とのほぼ中間にある。
【０１１６】
次に、図４は図３を更に模式的に描いたものである（Ｐカラム１２ｐの数を減らして、各要素間の関係を明確にしたものである）。図４に示すように、アクティブセル領域内の繰り返し構造部４ｒには、Ｐ＋ボディコンタクト領域２３とポリシリコンゲート電極１５とが交互に繰り返す周期構造（１次元周期構造）が設けられている。Ｎカラムの厚さＷｎ（又は幅）は、たとえば６マイクロメートル程度で、Ｐカラムの厚さＷｐ（又は幅）は、たとえば４マイクロメートル程度である。従って、スーパジャンクションのピッチは、１０マイクロメートル程度となる。この例では、Ｎカラムの厚さＷｎ（又は幅）およびＰカラムの厚さＷｐ（又は幅）は、全チップ領域２において、ほぼ一定である。これらのパラメータは場所によって変更しても良い。ただし、トレンチフィル方式では、ほぼ一定である方が、プロセス的に好都合である。また、Ｎカラム１２ｎの不純物濃度は、たとえば、３．３ｘ１０１５/ｃｍ３程度（たとえば、アンチモン）であり、Ｐカラム１２ｐの不純物濃度は、たとえば、５．０ｘ１０１５/ｃｍ３程度（たとえば、ボロン）である。
【０１１７】
次に、図４のＸ−Ｘ’断面を図５に、Ｙ−Ｙ’断面を図６に示す。図５及び図６に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ、Ｐカラム１２ｐ（Ｐ型ドリフト領域）、Ｎ型ドリフト領域１１ｎ等から構成されている。ドリフト領域１１の表面領域には、Ｐ型主接合６（Ｐウエル、Ｐボディ領域またはその外縁部）が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。Ｐ型主接合６の外部には、それに連結して、Ｐ−型表面リサーフ領域８が設けられており、チップ２の端部のＮ型ドリフト領域１１ｎの表面領域には、Ｎ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５およびフィールド絶縁膜３４上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５、メタルガードリング３等のアルミニウム系電極膜が形成されており、それぞれ、Ｐ＋ボディコンタクト領域２３およびＮ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等と電気的に接続されている。なお、Ｎカラム１２ｎおよびＰカラム１２ｐの幅（厚さ）は、たとえば、それぞれ６マイクロメートル程度および４マイクロメートル程度である。また、Ｎカラム１２ｎおよびＰカラム１２ｐのドーズ量は、たとえば、３．３ｘ１０１５/ｃｍ３および５.０ｘ１０１５/ｃｍ３程度である。
【０１１８】
次に、図１のアクティブセル部切出領域Ｒ２のＡ−Ａ’断面（繰り返し構造２周期分）を図７に示す。図７に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ（Ｎ型ドリフト領域１１ｎ）、Ｐカラム１２ｐ（Ｐ型ドリフト領域１１ｐ）から構成されている。ドリフト領域１１の表面領域には、Ｐボディ領域６が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５等のアルミニウム系電極膜が形成されており、Ｐ＋ボディコンタクト領域２３と電気的に接続されている。
【０１１９】
２．本願の実施の形態１の半導体装置に対応するウエハプロセス等の説明（主に図８から図２２）
このセクションでは、セクション１の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、原則として以下の記載を繰り返さない。
【０１２０】
図８は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図９は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成用ハードマスク除去工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１０は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ内Ｐ型エピタキシャル層埋め込み工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１１は本願の実施の形態１の半導体装置に対応するウエハプロセス（ＣＭＰ工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１２は本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１３は本願の実施の形態１の半導体装置に対応するウエハプロセス（フィールド酸化膜パターニング工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１４は本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐボディ領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１５は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート絶縁膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１６は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１７は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１８は本願の実施の形態１の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図１９は本願の実施の形態１の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図２０は本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図２１は本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図５に示すデバイス部分のウエハ断面図である。図２２は本願の実施の形態１の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図５に示すデバイス部分のウエハ断面図である。これらに基づいて、本願の実施の形態１の半導体装置に対応するウエハプロセス等を説明する。
【０１２１】
まず、図８に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ型シリコン単結晶基板２５（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロメートル程度の燐ドープＮエピタキシャル層１０ｎ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度である。この領域は、Ｎ型ドリフト領域１１ｎとなる部分であり、一部はＮカラム１２ｎでもある）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜３３を形成する。次に、図８に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜３３をマスクとして、Ｎエピタキシャル層１０ｎ等をドライエッチングすることにより、Ｐ型カラム用トレンチ２０を形成する。ドライエッチング雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等を主要なガス成分として含む雰囲気を例示することができる。ドライエッチング深さの範囲としては、たとえば、４０から５５マイクロメートル程度を例示することができる。なお、Ｐ型カラム用トレンチ２０はＮ型シリコン単結晶基板２５に到達していることが望ましい。ただし、到達していなくとも、近接していればよい。
【０１２２】
次に図９に示すように、不要になったハードマスク膜３３を除去する。
【０１２３】
次に、図１０に示すように、Ｐ型カラム用トレンチ２０に対して、埋め込みエピタキシャル成長（トレンチ内エピタキシャル埋め込み方式）を実行し、Ｐ型埋め込みエピタキシャル層１０ｐ（ドーパントは、ボロンであり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。このＰ型エピタキシャル領域１０ｐは、Ｐ型ドリフト領域１１ｐとなる部分であり、たま、Ｐカラム１２ｐでもある。埋め込みエピタキシャル成長の条件としては、たとえば、処理圧力：たとえば１．３ｘ１０４パスカルから１．０ｘ１０５パスカル程度、原料ガス：四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシラン等を例示することができる。
【０１２４】
次に、図１１に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２０外のＰ型埋め込みエピタキシャル層１０ｐを除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図１１のようなスーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。
【０１２５】
次に、図１２に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる。
【０１２６】
続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。
【０１２７】
次に、図１３に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりシリコン酸化膜エッチング用レジスト膜３６を形成する。続いて、これをマスクとして、たとえば、フルオロカーボン系のエッチングガス等を用いたドライエッチングにより、フィールド絶縁膜３４をパターニングする。その後、不要になったレジスト膜３６を全面除去する。
【０１２８】
次に、図１４に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰボディ領域導入用レジスト膜３７を形成する（通常、この前に、半導体ウエハ１の表面１ａ上に、たとえば１０ｎｍ程度の熱酸化膜等のイオン注入保護膜を形成しておくが、図示が煩雑になるため省略する。他の部分においても同じ）。続いて、Ｐボディ領域導入用レジスト膜３７をマスクとして、イオン注入により、Ｐ型ボディ領域６を導入する。このイオン注入条件としては、（１）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１０１３/ｃｍ２のオーダ程度、（２）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば７５ｋｅＶ程度、ドーズ量：たとえば１０１２/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。その後、図１４に示すように、不要になったレジスト膜３７を全面除去する。
【０１２９】
次に、図１５に示すように、半導体ウエハ１の表面１ａに、ゲート酸化膜２７（ゲート絶縁膜）を形成する。ゲート絶縁膜２７の厚さとしては、耐圧にもよるが、たとえば、５０ｎｍから２００ｎｍ程度を例示することができる。成膜方法としては、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や熱酸化等を例示することができる。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
【０１３０】
次に、図１６に示すように、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５（厚さとしては、たとえば２００ｎｍから８００ｎｍ程度）を、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【０１３１】
次に、図１７に示すように、ドライエッチングによりゲート電極１５をパターニングする。
【０１３２】
次に、図１８に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜３８を形成し、それをマスクとして、イオン注入により、Ｎ＋ソース領域２６、チップエッジ部のＮ＋チャネルストッパ領域３１を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３８を全面除去する。
【０１３３】
次に、図１９に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（層間絶縁膜）をＣＶＤ等により成膜する。なお、層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜２９のトータル厚さとしては、たとえば、９００ｎｍ程度を好適な例として示すことができる。
【０１３４】
次に、図２０に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜４１を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール３９等を開口する。続いて、不要になったレジスト膜４１を全面除去する。
【０１３５】
次に、図２１に示すように、シリコン基板をエッチングした後、イオン注入により、Ｐ＋ボディコンタクト領域２３およびＰ＋チップ周辺コンタクト領域３２を導入する。このイオン注入条件としては、イオン種：ＢＦ２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。
【０１３６】
次に、図２２に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ガードリング電極３等を形成する。
【０１３７】
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
【０１３８】
次に、バックグラインディング処理を施し、元のウエハ厚さ（たとえば７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（すなわち、３００マイクロメートル未満）まで薄くする。
【０１３９】
更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４（図５から図７参照）をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。その後、個々のチップに分割すると、図１に示すようなデバイスとなる。
【０１４０】
３．本願の実施の形態２の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層＋フローティングフィールドプレート）等の説明（主に図２３から図２６）
このセクションで説明する例は、フローティングフィールドプレート以外の構造は、セクション１で説明した構造と同一である（たとえば、図１、図２、図７は同一）から、相違する部分のみを説明する。周辺にスーパジャンクション構造を有さないデバイスであれば、通常、リング状のフローティングフィールドリング（フィールドリミッティングリング）を一重または多重に配置して、不所望な電界集中を防止するのが有効であるが、スーパジャンクション構造を有するデバイスにおいては、一般に、主接合に逆方向電圧が印加されたとき（オフ状態）に、完全空乏化しないフローティングフィールドリングを適用することは困難である。従って、ここでは、その代わりとして、フローティングフィールドプレートの利用を説明する。
【０１４１】
図２３（図３に対応）は本願の実施の形態２（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層＋フローティングフィールドプレート）の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴの図１のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図２４（図４に対応）は図２３に示すチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（説明のための模式的なもの）である。図２５（図５に対応）は図２４のＸ−Ｘ’断面に対応するチップ局所断面図である。図２６（図６に対応）は図２４のＹ−Ｙ’断面に対応するチップ局所断面図である。これらに基づいて、本願の実施の形態２の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺３Ｄスーパジャンクション＋ハーフレンジＰ−リサーフ層＋フローティングフィールドプレート）等を説明する。
【０１４２】
図２３から図２６に示すように、アクティブセル領域４（Ｐ型主接合６）の周囲を周回するリング状のフローティングフィールドプレート３０を多重に配列することによって、スーパジャンクション構造の作用を損なうことなく、ドリフト領域１１の表面領域における電界集中を緩和させている。フローティングフィールドプレート３０は、この例では、たとえば、ゲートポリシリコン電極１５と同層のポリシリコン層で形成されているので、高濃度（たとえば、Ｎ型であればリン、砒素等）の不純物添加がされている。このフローティングフィールドプレート３０は、図２５及び図２６に示すように、たとえば、フィールド酸化膜３４上に設けられている。なお、フローティングフィールドプレート３０の平面形状は、チップ２の周辺に沿っている関係で、ほぼ矩形枠状（リング形状）をしており、必要に応じてコーナ部にラウンド等を付けてもよい。
【０１４３】
４．本願の実施の形態２の半導体装置に対応するウエハプロセス等の説明（主に図２７から図３３）
このセクションのプロセスは、基本的にセクション２のものと、ほぼ同じであり、以下では異なる部分のみを説明する。すなわち、図８から図１５は、完全に同一であり、説明は繰り返さない。従って、以下の説明は、図１５のゲート絶縁膜形成完了時点から説明する。
【０１４４】
図２７は本願の実施の形態２の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１６に対応）である。図２８は本願の実施の形態２の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１７に対応）である。図２９は本願の実施の形態２の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１８に対応）である。図３０は本願の実施の形態２の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図１９に対応）である。図３１は本願の実施の形態２の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２０に対応）である。図３２は本願の実施の形態２の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２１に対応）である。図３３は本願の実施の形態２の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図２５に示すデバイス部分のウエハ断面図（実施の形態１の図２２に対応）である。これらに基づいて、本願の実施の形態２の半導体装置に対応するウエハプロセス等を説明する。
【０１４５】
次に、図２７に示すように、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５（厚さとしては、たとえば２００ｎｍから８００ｎｍ程度）を、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【０１４６】
次に、図２８に示すように、ドライエッチングによりゲート電極１５およびフローティングフィールドプレート３０をパターニングする。
【０１４７】
次に、図２９に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜３８を形成し、それをマスクとして、イオン注入により、Ｎ＋ソース領域２６、チップエッジ部のＮ＋チャネルストッパ領域３１を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３８を全面除去する。
【０１４８】
次に、図３０に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（層間絶縁膜）をＣＶＤ等により成膜する。なお、層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜２９のトータル厚さとしては、たとえば、９００ｎｍ程度を好適な例として示すことができる。
【０１４９】
次に、図３１に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜４１を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール３９等を開口する。続いて、不要になったレジスト膜４１を全面除去する。
【０１５０】
次に、図３２に示すように、シリコン基板をエッチングした後、イオン注入により、Ｐ＋ボディコンタクト領域２３およびＰ＋チップ周辺コンタクト領域３２を導入する。このイオン注入条件としては、イオン種：ＢＦ２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。
【０１５１】
次に、図３３に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ガードリング電極３等を形成する。
【０１５２】
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
【０１５３】
次に、バックグラインディング処理を施し、元のウエハ厚さ（たとえば７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（すなわち、３００マイクロメートル未満）まで薄くする。
【０１５４】
更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４（図７、図２５及び図２６参照）をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。その後、個々のチップに分割すると、図１に示すようなデバイスとなる。
【０１５５】
５．本願の実施の形態１および２の半導体装置における各構成要素の変形例の説明（主に図３４から図４１）
このセクションでは、セクション１及びセクション３のデバイスを構成する各要素に関する変形例を説明する。
【０１５６】
（１）カラムレイアウトの変形例（主に図３４から図３６）
図３４は本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称標準配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３５は本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称トリム配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３６は本願の実施の形態１および２の半導体装置における各構成要素（カラムレイアウト）の変形例（対称Ｌ字配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。これらに基づいて、カラムレイアウトの変形例を説明する。
【０１５７】
図３４に図３及び図２３のカラムレイアウトに対応する「非対称標準カラムレイアウト」を示す。ここで、「非対称」というのは、半導体チップ又は周辺コーナ領域の対角線４０を線対称軸と見たときに、実質的に線対称になっていないということを表す。図３４に示すように、この例は、周辺スーパジャンクション領域が基本的に３Ｄ−Ｒｅｓｕｒｆ構造を有しているが、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）においては、周辺サイド領域１６ｂにおける対象性がそのまま延長されているので（同一の対象性を有する）、アクティブセル部スーパジャンクション構造１４を中心とする対象性の観点からは、対象性の低いレイアウトとなっており、この部分において、純粋な３Ｄ−Ｒｅｓｕｒｆ構造ではなくなっており、場合によっては、耐圧を下げる恐れがある。
【０１５８】
この問題を解決するために、提案されたのが、図３５に示す「非対称トリム型カラムレイアウト」であり、ブロッキングモード（Ｂｌｏｃｋｉｎｇ  Ｍｏｄｅ）において、空乏層が延びるときのこの部分での等ポテンシャル面（より正確には、等ポテンシャル面とチップ２の表面１ａの交線）の形にほぼ一致するように、Ｐカラム１２ｐの外側がトリムされている。これにより、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄにおけるマクロ的な対象性が向上し、この部分での耐圧低下のリスクを下げる効果がある。
【０１５９】
このように、図３５の例では、比較的簡単にマクロ的な対象性を向上させることができるが、線対称性は、破られており、この線対称性の破れに起因する耐圧低下のリスクが残存する。
【０１６０】
これに対して、図３６に示すものは、「対称Ｌ字カラムレイアウト」であり、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）のＰカラム１２ｐ自体を線対称軸４０に関して線対称とすることで、ミクロな対象性を確保したものである。
【０１６１】
これらの変形例は、セクション１または３の例、および以下の他の要素の各変形例と組み合わせすることができる。
【０１６２】
（２）Ｐ−型表面リサーフ領域の配置、形状及びＰカラムとの関係等の変形例（主に図３７から図３９）
図３７は図３４の非対称標準カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３８は図３５の非対称トリム型カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図３９は図３６の対称Ｌ字カラムレイアウトと矩形Ｐ−型表面リサーフ領域との組み合わせを示す図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。これらに基づいて、Ｐ−型表面リサーフ領域の配置、形状及びＰカラムとの関係等の変形例を説明する。
【０１６３】
図３７に図３及び図２３（「ラウンドコーナＰ−型表面リサーフ領域」）のカラムレイアウトに対応する変形例を示す。図３７に示すように、この変形例（「直角コーナＰ−型表面リサーフ領域」）では、Ｐ−型表面リサーフ領域８の頂点８ｃ部がとがっている（直角の角となっている）。この直角コーナＰ−型表面リサーフ領域のメリットは、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰ−型表面リサーフ領域８の対象性と、同領域におけるスーパジャンクション構造の対象性（マクロ的対象性）を一致させることができるところにある。
【０１６４】
なお、この頂点８ｃは、Ｐカラム１２ｐ上にあるのが好適である。この頂点８ｃがＮカラム１２ｎ上にあると、そこに現実のＰＮ接合の頂点が形成されるので、不所望な電界集中を惹起するリスクがある。ただし、このリスクは、通常比較的小さいと考えられるので、頂点８ｃをＮカラム１２ｎ上においても良い。
【０１６５】
図３８の変形例は、ラウンドコーナＰ−型表面リサーフ領域を図３５の非対称トリム型カラムレイアウトに適用したものである。ラウンドコーナＰ−型表面リサーフ領域は、頂点がない点で有利であり、非対称トリム型カラムレイアウトと組み合わせると、マクロ的対象性を高められるメリットもある。
【０１６６】
図３９の変形例は、直角コーナＰ−型表面リサーフ領域を図３６の対称Ｌ字カラムレイアウトに適用したものである。この変形例では、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰ−型表面リサーフ領域８の対象性と、同領域におけるスーパジャンクション構造の対象性（マクロ的対象性）を一致させることができるとともに、線対称軸４０に関する線対称性も同時に満足させることができるメリットがある。
【０１６７】
これらの変形例は、このセクションにおいて具体的に説明したほか、セクション１または３の例、およびこのセクションの他の要素の各変形例と組み合わせすることができる。
【０１６８】
（３）フローティングフィールドプレートの形状、配置等の変形例（主に図４０および図４１）
図４０は本願の実施の形態２の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部直角屈曲配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図４１は本願の実施の形態２の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部ラウンド屈曲配列）を説明するための図３または図２３に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。これらに基づいて、フローティングフィールドプレートの形状、配置等の変形例を説明する。
【０１６９】
図４０に示す「コーナ部直角屈曲フローティングフィールドプレートレイアウト」は、図２３に説明したフローティングフィールドプレート３０等のレイアウトを抜き出したものである。ここに示すように、フローティングフィールドプレート３０の平面形状は、グローバルには矩形であり、コーナ部を見ると、直角である場合や、ラウンドを有する場合があるが、一般に、半導体チップ又は周辺コーナ領域の対角線４０（線対称軸）に関して、ほぼ線対称となっている（必ずしもその必要はない）。従って、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰ−型表面リサーフ領域８の対象性と、同領域におけるフローティングフィールドプレート３０の平面レイアウトの対象性を一致させることで、不所望な耐圧低下のリスクを下げることができる。すなわち、たとえば図４０のコーナ部直角屈曲フローティングフィールドプレートレイアウトと、図３７又は図３９との組み合わせが有用である。
【０１７０】
また、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるスーパジャンクション構造の対象性（マクロ的対象性）と、同領域におけるフローティングフィールドプレート３０の平面レイアウトの対象性を一致させることで、不所望な耐圧低下のリスクを下げることができる。すなわち、たとえば図４０のコーナ部直角屈曲フローティングフィールドプレートレイアウトと、図３５又は図３６との組み合わせが有用である。
【０１７１】
図２３の例は、コーナ部直角屈曲フローティングフィールドプレートレイアウト、ラウンドコーナＰ−型表面リサーフ領域、および非対称標準カラムレイアウトを組み合わせたものであり、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ的な対象性は比較的高いが、Ｐ−型表面リサーフ領域との間の対照性の一致度は低い。
【０１７２】
一方、コーナ部直角屈曲フローティングフィールドプレートレイアウトと図３５の組み合わせでは、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ形状の対象性は低いが、線対称性は向上する。
【０１７３】
次に、コーナ部直角屈曲フローティングフィールドプレートレイアウトと図３６の組み合わせでは、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ形状の対象性および線対称性が向上する。
【０１７４】
図４１に示したものは、図４０のフローティングフィールドプレートレイアウトの更なる変形例（「コーナ部ラウンド屈曲フローティングフィールドプレートレイアウト」）で、矩形リング状のフローティングフィールドプレート３０のコーナ部をラウンドさせたものである。そのため、図３５のカラムレイアウトや、図３８のＰ−型表面リサーフ領域８との組み合わせが特に好適である。
【０１７５】
これらの変形例は、このセクションにおいて具体的に説明したほか、セクション１または２の例、およびこのセクションの他の要素の各変形例と組み合わせすることができる。
【０１７６】
６．考察及び各実施の形態に対する補足的説明（主に図４２から図４５）
図４２は本願の実施の形態１および２の半導体装置（スーパジャンクション構造および半幅Ｐ−型表面リサーフ領域を有するパワーＭＯＳＦＥＴ）、並びに、比較例の半導体装置（スーパジャンクション構造および全幅Ｐ−型表面リサーフ領域を有するパワーＭＯＳＦＥＴ）のソースドレイン耐圧のチャージインバランス率依存性を示すデータプロット図である。図４３はチップ周辺部のＮカラム等の中心の縦方向（チップの厚さ方向）の電界強度分布と周辺電荷量との関係を示す説明図である。図４４はチップ周辺部のＮカラム等の表面領域中心部の電界強度分布と周辺電荷量との関係を示す説明図である。図４５は半幅Ｐ−型表面リサーフ領域の適用により耐圧が向上する原理を説明するための説明図である。これらに基づいて、全般についての及び各実施の形態に対する補足的説明を行う。
【０１７７】
（１）耐圧に対する半幅Ｐ−表面リサーフ領域およびフローティングフィールドプレートの効果等（主に図４２）
本願発明者が検討したところによると、パワーＭＯＳＦＥＴにおいて、要求される耐圧を確保して安定なデバイスを提供するためには、ブレークダウンが起こると仮定した場合に、アクティブセル領域（深さ方向で言うと、ドリフト領域の中間的な深さで比較的広い幅で）の内部領域の平面的に広い領域で発生するように設計することが望ましいと考えられる。そのため、アクティブセル領域の外端部、すなわち、Ｐ型主接合の近傍や、チップ周辺の周辺終端領域でのブレークダウンの可能性を極力小さくする必要がある。
【０１７８】
この観点から、前記各実施の形態では、空乏層が延びる自由度が、２であるアクティブセル領域に対して、空乏層が延びる自由度が、原則として３である３Ｄ−Ｒｅｓｕｒｆ構造を周辺スーパジャンクション領域（周辺終端領域）の主要な領域において採用したものである。従って、理論的には、周辺終端領域の耐圧は、アクティブセル領域の耐圧と同等のはずである。しかし、現実のデバイスでは、周辺終端領域における耐圧は、そのままでは、アクティブセル領域の８０％程度に留まると考えられている。そこで、周辺３Ｄ−Ｒｅｓｕｒｆ構造であっても、局所的な電界の集中やチャージバランスの欠如等に起因して、予想外に耐圧が低下する可能性がある。
【０１７９】
図４２に実施の形態１（図３）および２（図２３）のパワーＭＯＳＦＥＴ、並びに、比較例（全幅Ｐ−表面リサーフ領域）のパワーＭＯＳＦＥＴにおけるソースドレイン耐圧のチャージバランス依存性のデータプロット図を示す。ここで、○は、図３に対応するものであり、三角は、図２３に対応するものであり、四角は、図３に対応するものにおいて、Ｐ−型表面リサーフ領域の外端を全周に亘って周辺スーパジャンクション領域の外端部近傍まで延長したもの（すなわち、比較例）である。図４２からわかるように、各実施の形態のデバイスでは、Ｐカラムの電荷量がＮカラムの電荷量よりも多い側では、ソースドレイン耐圧のチャージバランス依存性が鈍感な領域（「鈍感領域」）が比較的広くなっているのがわかる。一方、比較例では、この鈍感領域の幅が比較的狭い。
【０１８０】
（２）周辺終端領域における耐圧とＰ−表面リサーフ領域との関係等の説明（主に図４３および図４４）
図４３に、実施の形態１（図３）のＰ−表面リサーフ領域（全幅又は半幅）を有するパワーＭＯＳＦＥＴの半導体基板内の厚さ方向の電荷及び電界強度分布を模式的に示す。図４３において、左側にある柱状図形は、Ｐ−表面リサーフ領域のある単位Ｎカラムを切り取ったものであり、その中心線をＺ軸として、右側にＥ（Ｚ）すなわち、厚さ方向の電界強度分布を示し、単位Ｐカラムおよび単位Ｎカラムのそれぞれの半幅分の電荷分布Ｑｎ、Ｑｐを中央に示す。トレンチフィル方式では、図４３（中央）に示すように、エピタキシ成長における熱処理時間が長い下方が、ボロン濃度が低くなる結果、Ｐカラムの電荷分布Ｑｐは、下ほど薄くなる。また、Pカラムのボロン濃度が深さ方向に対して比較的フラットなプロファイルであったとしても、トレンチのテーパーによってPカラムの電荷分布Ｑｐは、同様に、下ほど薄くなる。そのため、深さ方向の電界強度分布Ｅ（Ｚ）は、中間的な深さに電界強度のピークを持つ比較的理想的なものとなる。
【０１８１】
一方、全幅Ｐ−表面リサーフ領域の場合（比較例）の周辺スーパジャンクション領域におけるＰカラム中央部表面のＸ軸に沿った（Ｐカラムの長手方向に沿った）電界強度分布Ｅ（ｘ）を図４４の上側に示す。また、相互に隣接するＰカラムおよびＮカラムの電荷量の分布Ｑｐ，Ｑｎをも合わせて示す。元来、Ｐ−表面リサーフ領域は、ブロッキングモードにおいて、空乏層を表面に沿って延び易くすることによって、Ｐ型主接合（Ｐボディ領域の端部）近傍への電界集中を回避するために導入されたものであるが、全幅Ｐ−表面リサーフ領域の場合は、逆に、Ｐ−表面リサーフ領域の先端部とＮ型ドリフト領域の界面近傍に電界が集中する傾向を有する。これが、Ｐカラムの電荷量がＮカラムの電荷量よりも多い側でのチップ周辺部における耐圧低下の原因である。そのため、本願の各実施の形態（必須ではないが）においては、好適な例として、半幅のＰ−表面リサーフ領域を導入することによって、Ｎ型チップエッジのチャネルストップ領域近傍での耐圧低下を回避している。
【０１８２】
（３）半幅Ｐ−表面リサーフ領域によって耐圧が向上することの説明（主に図４５）
このように、半幅のＰ−表面リサーフ領域を導入することによって、チップエッジのチャネルストッパ近傍での耐圧低下を回避できる理由を簡単に説明する。
【０１８３】
図４５に電界等の重ね合わせ原理に基づいた耐圧向上のメカニズムの説明を示す。実施の形態１に対応するデバイスモデルとして、図４４の下側の部分の近傍の隣接する一対のＰカラムおよびＮカラムとその両端近傍を切り出すと、図４５のカラム１の上側の図のように表すことができる。このデバイスは、単純なスーパジャンクション構造（図４５のカラム２）と濃度段差構造（図４５のカラム３）に分解することができる。そして、この分解項１および分解項２の各電界強度分布は、図４５のカラム２およびカラム３の下側の図のようになり、これらを重ね合わせた合成電界強度分布は、図４５のカラム１の下側の図のようになる。この合成電界強度分布の網掛け部分の面積が、耐圧の向上分に当たる。すなわち、半幅Ｐ−表面リサーフ領域では、全幅Ｐ−表面リサーフ領域よりも半幅になった表面リサーフ領域の先端部とＰ型主接合の近傍の電界強度が持ち上がる結果、Ｎ型チップエッジのチャネルストップ領域近傍で担っていた電界の一部をより内部領域で保持するようになっている。
【０１８４】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１８５】
例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのゲート電極のレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
【０１８６】
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０１８７】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０１８８】
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
【０１８９】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【０１９０】
《パート２：主に２Ｄリサーフ構造に関する部分》
０．パート２の概要：
パワーＭＯＳＦＥＴ等のパワー系半導体能動素子であってレジン封止型のものにおいては、チップ状態（またはレジン封止以外の実装形態）では良好なソースドレイン耐圧特性を示しても、レジン封止すると、耐圧特性が顕著に劣化する場合がある。また、レジン封止以外の実装形態においても、チップ上の界面電荷量の移動等によって、ソースドレイン耐圧特性が不安定になるという問題がある。
【０１９１】
更に、本願発明者が検討したところによると、通常、エッジターミネーション（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ）に利用されるフローティングフィールドリング（Ｆｌｏａｔｉｎｇ  Ｆｉｅｌｄ  Ｒｉｎｇ）および、これに接続されたフィールドプレートは、スーパジャンクション構造と、レイアウト上の制約が大きくなり、フローティングフィールドプレート以外の電界緩和手段は使い勝手が悪い等の問題がある。
【０１９２】
本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０１９３】
すなわち、本パートの一つの発明は、第１導電型のドリフト領域がスーパジャンクション構造を有する樹脂封止型のパワー系半導体能動素子において、アクティブ領域の外部周辺に設けられたフローティングフィールドリングの位置が、主要部において、それが被覆する第２導電型のカラムの内端に、その内端が近接するように内側にシフト配置されているものである。
【０１９４】
本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０１９５】
すなわち、第１導電型のドリフト領域がスーパジャンクション構造を有する樹脂封止型等のパワー系半導体能動素子において、アクティブ領域の外部周辺に設けられたフローティングフィールドリングの位置が、主要部において、それが被覆する第２導電型のカラムの内端に、その内端が近接するように内側にシフト配置されているので、空乏層の伸びを押し戻す作用により、空乏層がウォークアウト（Ｗａｌｋ−ｏｕｔ）することでスーパジャンクション構造の端部において電界集中することによる耐圧の劣化を防止することができる。
【０１９６】
１．本願の各実施の形態の半導体装置であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のパッケージ構造の一例等の説明（主に図４６から図４８）
ここでは、パッケージ形態を具体的に示すために典型的なレジン封止パッケージであるＴＯ−３Ｐ系を例にとり説明するが、ＴＯ−２２０系やその他のレジン封止パッケージ、レジン封止以外のパッケージ形態でもよいことはいうまでもない。
【０１９７】
図４６は本願の各実施の形態の半導体装置であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のパッケージの斜視図である。図４７は図４６のパッケージの封止樹脂を取り去った状態の要部上面図である。図４８は図４７のＢ−Ｂ’断面に対応するパッケージ（封止樹脂で封止された状態）の断面図である。これらに基づいて、本願の各実施の形態の半導体装置であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のパッケージ構造の一例等を説明する。
【０１９８】
図４６から図４８に示すように、パッケージ本体は、レジン封止体５０であり、そこから上部に、たとえば銅系メタル製のヘッダ５２（ヒートシンク）が突出しており、下部からは、やはり銅系メタル製のゲート端子Ｇ、ドレイン端子Ｄ、およびソース端子Ｓが突出している。半導体チップ２は、そのデバイス面１ａ（第１の主面）を上に向けた状態で、銅系メタル製のダイパッド５３上にダイボンディングされており、ダイパッド５３の上下には、スリット５６が設けられている。ヘッダ５２および、それとダイパッド５３の境界部等（外に、たとえば外部リードの付け根部分等）には、溝５５が設けられている。これらのスリット５６や溝５５は、レジン封止体５０とこれらのメタル基材の一体性を確保するために設けられている。また、ヘッダ５２の中央部には、実装用の円形開口５７等が設けられている。半導体チップ２のデバイス面１ａには、アルミニウム系メタル等からなるメタルガードリング３、メタルソース電極５、メタルゲート電極７等が設けられており、これらと複数のワイヤボンディングリード５４の間には、たとえば銀ワイヤ等のボンディングワイヤ５８が接続されている。レジン封止体５０は、たとえば、リードフレーム（主材料としては、無酸素銅、銅錫合金、銅ジルコニウム合金等）や封止レジン材（レジンタブレット）を用いて、トランスファーモールド等によって形成される。封止レジン材は、たとえば、主樹脂材としてエポキシ系樹脂、硬化剤としてフェノールノボラック樹脂、触媒としてリン系又はアミン系化合物、充填材として溶融シリカ、可撓材としてシリコーン樹脂、カップリング材としてエポキシ系シラン化合物、内部離型剤としてカルナバまたはエステル化合物、その他、難燃剤、着色剤等を含む。
【０１９９】
２．本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋シフトＦＦＰ）等の説明（主に図４９から図５５、図９１及び図９２）
この例では、シリコン系半導体基板に作られたプレーナ型パワーＭＯＳＦＥＴであって、ソースドレイン耐圧６００ボルト程度のものに例をとり具体的に説明する（プレーナ型パワーＭＯＳＦＥＴについては、以下のセクションでも同じ）が、その他の耐圧値を有するパワーＭＯＳＦＥＴその他のデバイスにも適用できることは言うまでもない。
【０２００】
図４９は本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に表面領域）である。図５０は本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ全体上面図（主に不純物ドープ構造等）である。図５１は図４９のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図である。図５２は図５１のＸ−Ｘ’断面に対応するチップ局所断面図である。図５３は図５１のＹ−Ｙ’断面に対応するチップ局所断面図である。図５４は図５１のフローティングフィールドプレートとＰカラム領域との位置関係を示すデバイス模式断面図である。図５５は図４９のアクティブセル部切出領域Ｒ２Ａ−Ａ’断面に対応するチップ局所断面図（アクティブセル２セル分）である。図９１は本願の実施の形態１から３の半導体装置の構造を説明するための模式的チップ上面図（その１）である。図４７は本願の実施の形態１から３の半導体装置の構造を説明するための模式的チップ上面図（その２）である。これらに基づいて、本願の実施の形態１の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋シフトＦＦＰ）等を説明する。
【０２０１】
まず、チップ（通常、数ミリメートル角）の上面の模式的なレイアウトを説明する。図４９に示すように、正方形又は長方形の板状のシリコン系半導体基板（個々のチップ２に分割する前はウエハ１である）上に素子を形成したパワーＭＯＳＦＥＴ素子チップ２は、中央部にあるメタルソース電極５（アルミニウム系電極）が主要な面積を占めている。メタルソース電極５の下方には、アクティブセル領域４が設けられており、その外端部は、Ｐ型主接合６（Ｐボディ領域の外縁部）となっている。Ｐ型主接合６の内側は、アクティブセル領域４の繰り返し構造部４ｒとなっている。リング状のＰ型主接合６の外側には、同じくリング状のＰ−型表面リサーフ領域８および、周辺スーパジャンクション領域９（周辺のドリフト領域１１に線状のＰカラム１２ｐとその間のＮ型ドリフト領域１１ｎがほぼ等間隔で周期的に配列された領域、又は、その集合領域。）が設けられている。ここで、Ｐ−型表面リサーフ領域８の外端は、たとえば周辺スーパジャンクション領域９の外端９ｅの近傍にある。
【０２０２】
更にその周りには、アルミニウム系メタルガードリング３が設けられており、アルミニウム系メタルガードリング３とメタルソース電極５の間には、ポリシリコンゲート電極を外部に取り出すためのメタルゲート電極７が設けられている。なお、この図４９（図５０および図５１についても同じ）では、周辺終端領域（Ｅｄｇｅ  Ｔｅｒｍｉｎａｔｉｏｎ  Ａｒｅａ）の構造をわかりやすくするために、誇張して幅広く描いている。
【０２０３】
次に、チップ２の平面的の拡散構造、デバイスレイアウトを説明する。図５０に示すように、チップ１の中央部には、アクティブセル領域４（この下部には、アクティブセル部スーパジャンクション構造１４すなわち第１のスーパジャンクション構造がある）が設けられており、その内部には、多数の線状ポリシリコンゲート電極１５が設けられている。更に、アクティブセル領域４の外縁部であり、それの周囲を取り囲むリング状Ｐ型主接合６の外部には、Ｐ型主接合６に連結して、アクティブセル領域４を取り囲むリング状Ｐ−型表面リサーフ領域８が設けられている。
【０２０４】
次に、アクティブセル部スーパジャンクション構造１４すなわち第１のスーパジャンクション構造の周辺のスーパジャンクション構造、すなわち、周辺スーパジャンクション領域９（図４９）について説明する。周辺サイド領域１６ａ、１６ｃには、それぞれアクティブセル部スーパジャンクション構造１４と連結し同一の配向を有する第２のスーパジャンクション構造１８および第３のスーパジャンクション構造１９が設けられている。一方、周辺サイド領域１６ｂ、１６ｄには、それぞれアクティブセル部スーパジャンクション構造１４と連結せず、それと直交する配向を有する第４のスーパジャンクション構造２１および第５のスーパジャンクション構造２２が設けられている。なお、このカラムレイアウトでは、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄは、それらの下又は上の周辺サイド領域１６ｂ、１６ｄの周期性の延長領域となっている。
【０２０５】
次に、図４９のチップコーナ部切出領域Ｒ１の部分の図５０の模式的な（Ｐカラム１２ｐの数を実際より減らして、各要素間の関係を明確にしたものである）拡大図を図６に示す。図５１に示すように、Ｐ−型表面リサーフ領域８の外端は、全周に渡って、周辺スーパジャンクション領域９の外端９ｅの近傍にある。図４９に示すように、アクティブセル領域内の繰り返し構造部４ｒには、Ｐ＋ボディコンタクト領域２３とポリシリコンゲート電極１５とが交互に繰り返す周期構造（１次元周期構造）が設けられている。更に、周辺スーパジャンクション領域９（図４９）には、アクティブセル領域４を取り巻くように、複数のリング状のフローティングフィールドプレート３０（ＦＦＰ）が設けられている。
【０２０６】
次に、図５１のＸ−Ｘ’断面を図５２に、Ｙ−Ｙ’断面を図５３に示す。図５２及び図５３に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ、Ｐカラム１２ｐ（Ｐ型ドリフト領域）、Ｎ型ドリフト領域１１ｎ等から構成されている。ドリフト領域１１の表面領域には、Ｐ型主接合６（Ｐウエル、Ｐボディ領域またはその外縁部）が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。Ｐ型主接合６の外部には、それに連結して、Ｐ−型表面リサーフ領域８が設けられており、チップ２の端部のＮ型ドリフト領域１１ｎの表面領域には、Ｎ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５およびフィールド絶縁膜３４上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５、メタルガードリング３等のアルミニウム系電極膜が形成されており、それぞれＮ＋ドレイン領域２５、Ｐ＋ボディコンタクト領域２３およびＮ＋チャンネルストップ領域３１、Ｐ＋チップ周辺コンタクト領域３２等と電気的に接続されている。なお、Ｎカラム１２ｎの幅Ｗｎ（厚さ）、およびＰカラム１２ｐの幅Ｗｐ（厚さ）は、たとえば、それぞれ６マイクロメートル程度および４マイクロメートル程度である（図５４参照）。また、Ｎカラム１２ｎの不純物濃度は、たとえば、３．３ｘ１０１５/ｃｍ３程度（たとえば、燐）であり、Ｐカラム１２ｐの不純物濃度は、たとえば、５．０ｘ１０１５/ｃｍ３程度（たとえば、ボロン）である。
【０２０７】
図５４は図５１から図５３に示した各フローティングフィールドプレート３０と、それが近接又は被覆するＰカラム領域１２ｐの周辺スーパジャンクション領域９（図４９）の主要部（主に周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄに対応する部分）における位置等の相互関係を説明するための要部断面図である。図９に示すように、本願で主に適用するフローティングフィールドプレート３０（ＦＦＰ）の位置は、標準的なフローティングフィールドプレートの位置３０ｓと比較すると、アクティブセル領域４側へスーパジャンクションのピッチ（ここでは、たとえば１０マイクロメートル程度）の２０％程度、または、Ｐカラム１２ｐの幅Ｗｐ（ここでは、たとえば４マイクロメートル程度）の半分程度シフトしている。このことは、図中でＰカラム領域１２ｐの中心線４５およびＮカラム領域１２ｎの中心線４６から明確である。なお、フローティングフィールドプレート３０の幅は、スーパジャンクションのピッチの半分程度を好適なものとして例示することができる。また、フローティングフィールドプレート３０の内端の（好適な範囲での）内側の限界を内端限界４７で例示し、その外端の（好適な範囲での）外側の限界を外端限界４８として例示する。これに対応して、フローティングフィールドプレート３０の内端の好適な範囲を内端の範囲ＦＩで示し、その外端の好適な範囲を外端の範囲ＦＯで示す。これをＰカラム領域１２ｐとの関係で言えば、もっとも好適な例としては、フローティングフィールドプレート３０の内端と、Ｐカラム領域１２ｐの内端ＰＣＩがほぼ一致し、フローティングフィールドプレート３０の外端がＰカラム領域１２ｐの外端ＰＣＯ上を覆い更に外側へ若干（たとえば、スーパジャンクションのピッチの１０％程度）延在しているものを例示することができる。
【０２０８】
一方、図５２から図５４に示したフローティングフィールドプレート３０や各部分のＰカラム領域（第２導電型カラム領域）の平面的位置等を図５０及び図５１よりも更に模式的に示したもの（Ｐカラム領域の数を実際よりも少なくして、相互の関係を明確にしている）が、図９１及び図９２である。図９１及び図９２に示すように、Ｐカラム領域１２ｐａ１，１２ｐａ２，１２ｐａ３はＮカラム領域１２ｎａ１，１２ｎａ２とともに第２のスーパジャンクション構造１８を構成しており、Ｐカラム領域１２ｐｃ１，１２ｐｃ２，１２ｐｃ３はＮカラム領域１２ｎｃ１，１２ｎｃ２とともに第３のスーパジャンクション構造１９を構成している。一方、Ｐカラム領域１２ｐｂ１，１２ｐｂ２，１２ｐｂ３はＮカラム領域１２ｎｂ１，１２ｎｂ２とともに第４のスーパジャンクション構造２１を構成しており、Ｐカラム領域１２ｐｄ１，１２ｐｄ２，１２ｐｄ３はＮカラム領域１２ｎｄ１，１２ｎｄ２とともに第５のスーパジャンクション構造２２を構成している。ここで、図５１の例ではフローティングフィールドプレート３０は、アクティブセル領域４側から数えて、同一順序のＰカラム領域群、たとえば、Ｐカラム領域１２ｐａ２，１２ｐｂ２，１２ｐｃ２，１２ｐｄ２に沿って形成されるＰカラム周回領域４９ｐｂ（ちなみに、内側のものはＰカラム周回領域４９ｐａであり、外側のものはＰカラム周回領域４９ｐｃ）に沿った矩形枠状のリング形状を呈する。しかし、周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄ（図５０）においては（すなわち、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄ等の周辺主要部以外の領域においては）、空乏層が広がるときの等ポテンシャル面自体が湾曲しているので、フローティングフィールドプレート３０の角部は、直角にかぎらず、図８７に示すように湾曲させても良い。
【０２０９】
次に、図４９のアクティブセル部切出領域Ｒ２のＡ−Ａ’断面（繰り返し構造２周期分）を図５５に示す。図５５に示すように、チップ２の裏面１ｂのＮ＋ドレイン領域２５（Ｎ型単結晶シリコン基板）の表面には、メタル裏面ドレイン電極２４が設けられており、Ｎ＋ドレイン領域２５の上方は、ドリフト領域１１となっており、Ｎカラム１２ｎ（Ｎ型ドリフト領域１１ｎ）、Ｐカラム１２ｐ（Ｐ型ドリフト領域１１ｐ）から構成されている。ドリフト領域１１の表面領域には、Ｐボディ領域６が設けられており、Ｐボディ領域６内には、Ｎ＋ソース領域２６、Ｐ＋ボディコンタクト領域２３等が設けられている。一対のＮ＋ソース領域２６間の半導体表面には、ゲート絶縁膜２７を介して、ポリシリコンゲート電極１５が設けられており、このポリシリコンゲート電極１５上には、層間絶縁膜２９が設けられている。この層間絶縁膜２９上には、メタルソース電極５等のアルミニウム系電極膜が形成されており、Ｎ＋ドレイン領域２５およびＰ＋ボディコンタクト領域２３と電気的に接続されている。
【０２１０】
３．本願の実施の形態１の半導体装置に対応するウエハプロセス等の説明（主に図５６から図７０）
このセクションでは、セクション１及び２の構造に対応するプロセスを説明するが、他の構造においても、これらの工程は基本的に共通しているので、他の構造については、原則として以下の記載を繰り返さない。
【０２１１】
図５６は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成工程）を説明するための図７に示すデバイス部分のウエハ断面図である。図５７は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ形成用ハードマスク除去工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図５８は本願の実施の形態１の半導体装置に対応するウエハプロセス（トレンチ内Ｐ型エピタキシャル層埋め込み工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図５９は本願の実施の形態１の半導体装置に対応するウエハプロセス（ＣＭＰ工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６０は本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６１は本願の実施の形態１の半導体装置に対応するウエハプロセス（フィールド酸化膜パターニング工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６２は本願の実施の形態１の半導体装置に対応するウエハプロセス（Ｐボディ領域導入工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６３は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート絶縁膜形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６４は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲートポリシリコン膜形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６５は本願の実施の形態１の半導体装置に対応するウエハプロセス（ゲート電極パターニング工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６６は本願の実施の形態１の半導体装置に対応するウエハプロセス（ソース領域形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６７は本願の実施の形態１の半導体装置に対応するウエハプロセス（層間絶縁膜形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６８は本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図６９は本願の実施の形態１の半導体装置に対応するウエハプロセス（コンタクトホール延長＆ボディコンタクト領域導入工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。図７０は本願の実施の形態１の半導体装置に対応するウエハプロセス（アルミニウム系導電膜形成工程）を説明するための図５２に示すデバイス部分のウエハ断面図である。これらに基づいて、本願の実施の形態１の半導体装置に対応するウエハプロセス等を説明する。
【０２１２】
まず、図５６に示すように、たとえばアンチモンをドープ（たとえば１０１８から１０１９/ｃｍ３のオーダ程度）したＮ型シリコン単結晶基板２５（ここでは、たとえば、２００φウエハ、なお、ウエハ径は、１５０φ、３００φでも４５０φでもよい）上に、たとえば、厚さ４５マイクロメートル程度の燐ドープＮエピタキシャル層１０ｎ（ドリフト領域、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度である。この領域は、Ｎ型ドリフト領域１１ｎとなる部分であり、一部はＮカラム１２ｎでもある）を形成した半導体ウエハ１を準備する。この半導体ウエハ１のデバイス面１ａ（裏面１ｂの反対の主面）上に、たとえばＰ−ＴＥＯＳ（Ｐｌａｓｍａ−Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）等からなるＰ型カラム用トレンチ形成用ハードマスク膜３３を形成する。次に、図５６に示すように、Ｐ型カラム用トレンチ形成用ハードマスク膜３３をマスクとして、Ｎエピタキシャル層１０ｎ等をドライエッチングすることにより、Ｐ型カラム用トレンチ２０を形成する。ドライエッチング雰囲気としては、たとえば、Ａｒ，ＳＦ６，Ｏ２等を主要なガス成分として含む雰囲気を例示することができる。ドライエッチング深さの範囲としては、たとえば、４０から５５マイクロメートル程度を例示することができる。なお、Ｐ型カラム用トレンチ２０はＮ型シリコン単結晶基板２５に到達していることが望ましい。ただし、到達していなくとも、近接していればよい。
【０２１３】
次に図５７に示すように、不要になったハードマスク膜３３を除去する。
【０２１４】
次に、図５８に示すように、Ｐ型カラム用トレンチ２０に対して、埋め込みエピタキシャル成長（トレンチ内エピタキシャル埋め込み方式）を実行し、Ｐ型埋め込みエピタキシャル層１０ｐ（ドーパントは、ボロンであり、濃度としては、たとえば１０１５/ｃｍ３のオーダ程度）を形成する。このＰ型エピタキシャル領域１０ｐは、Ｐ型ドリフト領域１１ｐとなる部分であり、たま、Ｐカラム１２ｐでもある。埋め込みエピタキシャル成長の条件としては、たとえば、処理圧力：たとえば１．３ｘ１０４パスカルから１．０ｘ１０５パスカル程度、原料ガス：四塩化珪素、トリクロロシラン、ジクロロシラン、またはモノシラン等を例示することができる。
【０２１５】
次に、図５９に示すように、平坦化工程、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、Ｐ型カラム用トレンチ２０外のＰ型埋め込みエピタキシャル層１０ｐを除去するとともに、半導体ウエハ１の表面１ａを平坦化する。なお、ここでは、図１４のようなスーパジャンクション構造は、トレンチフィル方式のほか、マルチエピタキシャル方式で形成してもよい。
【０２１６】
次に、図６０に示すように、半導体ウエハ１の表面１ａのほぼ全面に熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる。
【０２１７】
続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。
【０２１８】
次に、図６１に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりシリコン酸化膜エッチング用レジスト膜３６を形成する。続いて、これをマスクとして、たとえば、フルオロカーボン系のエッチングガス等を用いたドライエッチングにより、フィールド絶縁膜３４をパターニングする。その後、不要になったレジスト膜３６を全面除去する。
【０２１９】
次に、図６２に示すように、半導体ウエハ１の表面１ａ上に、リソグラフィによりＰボディ領域導入用レジスト膜３７を形成する（通常、この前に、半導体ウエハ１の表面１ａ上に、たとえば１０ｎｍ程度の熱酸化膜等のイオン注入保護膜を形成しておくが、図示が煩雑になるため省略する。他の部分においても同じ）。続いて、Ｐボディ領域導入用レジスト膜３７をマスクとして、イオン注入により、Ｐ型ボディ領域６を導入する。このイオン注入条件としては、（１）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１０１３/ｃｍ２のオーダ程度、（２）第１ステップ：イオン種：ボロン、注入エネルギ：たとえば７５ｋｅＶ程度、ドーズ量：たとえば１０１２/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１７/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３７を全面除去する。
【０２２０】
次に、図６３に示すように、半導体ウエハ１の表面１ａに、ゲート酸化膜２７（ゲート絶縁膜）を形成する。ゲート絶縁膜２７の厚さとしては、耐圧にもよるが、たとえば、５０ｎｍから２００ｎｍ程度を例示することができる。成膜方法としては、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）や熱酸化等を例示することができる。なお、ゲート酸化前のウエハ洗浄としては、たとえば第1洗浄液、すなわち、アンモニア：過酸化水素：純水＝１：１：５（体積比）、及び第２洗浄液、すなわち、塩酸：過酸化水素：純水＝１：１：６（体積比）を用いてウエット洗浄を適用することができる。
【０２２１】
次に、図６４に示すように、ゲート酸化膜２７上に、ゲート電極用ポリシリコン膜１５（厚さとしては、たとえば２００ｎｍから８００ｎｍ程度）を、たとえば低圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により形成する。
【０２２２】
次に、図６５に示すように、ドライエッチングによりゲート電極１５およびフローティングフィールドプレート３０（ＦＦＰ）をパターニングする。
【０２２３】
次に、図６６に示すように、リソグラフィによりＮ＋ソース領域導入用レジスト膜３８を形成し、それをマスクとして、イオン注入により、Ｎ＋ソース領域２６、チップエッジ部のＮ＋チャネルストッパ領域３１を導入する。このイオン注入条件としては、イオン種：砒素、注入エネルギ：たとえば４０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０２０/ｃｍ３のオーダ程度）。その後、不要になったレジスト膜３８を全面除去する。
【０２２４】
次に、図６７に示すように、半導体ウエハ１の表面１ａのほぼ全面にＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ−Ｇｌａｓｓ）膜２９（層間絶縁膜）をＣＶＤ等により成膜する。なお、層間絶縁膜２９としては、ＰＳＧ膜のほか、ＢＰＳＧ膜，ＴＥＯＳ膜，ＳＯＧ膜，ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）シリコン酸化膜、あるいは、ＰＳＧ膜および、これらの膜の内、複数の膜の積層膜でもよい。層間絶縁膜２９のトータル厚さとしては、たとえば、９００ｎｍ程度を好適な例として示すことができる。
【０２２５】
次に、図６８に示すように、半導体ウエハ１の表面１ａ上に、ソースコンタクトホール開口用レジスト膜４１を形成し、それをマスクとして、ドライエッチングにより、ソースコンタクトホール３９等を開口する。続いて、不要になったレジスト膜４１を全面除去する。
【０２２６】
次に、図６９に示すように、シリコン基板をエッチングした後、イオン注入により、Ｐ＋ボディコンタクト領域２３およびＰ＋チップ周辺コンタクト領域３２を導入する。このイオン注入条件としては、イオン種：ＢＦ２、注入エネルギ：たとえば３０ｋｅＶ程度、ドーズ量：たとえば１０１５/ｃｍ２のオーダ程度を好適な範囲として例示することができる（濃度としては、たとえば１０１９/ｃｍ３のオーダ程度）。
【０２２７】
次に、図７０に示すように、ＴｉＷ等のバリア・メタル膜を介して、アルミニウム系金属層をスパッタリング等により成膜して、パターニングすることにより、メタルソース電極５、ガードリング電極３等を形成する。
【０２２８】
この後、必要であれば、たとえば、無機系ファイナルパッシベーション膜や有機系無機系ファイナルパッシベーション膜等のファイナルパッシベーション膜を上層に形成して、パッド開口およびゲート開口を開口する。ファイナルパッシベーション膜としては、無機系ファイナルパッシベーション膜または有機系無機系ファイナルパッシベーション膜等の単層膜のほか、下層の無機系ファイナルパッシベーション膜上に有機系無機系ファイナルパッシベーション膜等を積層しても良い。
【０２２９】
次に、バックグラインディング処理を施し、元のウエハ厚さ（たとえば７５０マイクロメートル程度）をたとえば８０から２８０マイクロメートル程度（すなわち、３００マイクロメートル未満）まで薄くする。
【０２３０】
更に、ウエハ１の裏面１ｂにメタル裏面ドレイン電極２４（図５２、図５３及び図５５参照）をスパッタリング成膜により、成膜する。裏面メタル電極膜２４は、ウエハ１に近い側から、たとえば、裏面チタン膜（金およびニッケルの拡散防止層）、裏面ニッケル膜（チップボンディング材との接着層）、裏面金膜（ニッケルの酸化防止層）等からなる。その後、個々のチップに分割し、封止樹脂でトランスファーモールド等を施すと、図４６に示すようなパッケージされたデバイスとなる。
【０２３１】
４．本願の実施の形態２の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋Ｎリング）等の説明（主に図７１から図７４および図９２）
ここで説明するリサーフ（ＲＥＳＵＲＦ）構造は、セクション２で説明したものと、ほぼ同一の目的を達成するものであり、ここでは、単独で用いる場合を具体的に説明するが、併用しても良いことはいうまでもない。併用すると、効果はその分、強められる。
【０２３２】
なお、構造的には、フローティングフィールドプレート３０がＮリング領域４２ｎ（第１導電型リング領域）に置き換えられたほかは、セクション２に説明したところと代わりがないので、以下では原則として異なる部分のみを説明する。
【０２３３】
図７１は図４９のチップコーナ部切出領域Ｒ１に対応する本願の実施の形態２の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ局所上面図である。図７２は図７１のＸ−Ｘ’断面に対応するチップ局所断面図である。図７３は図７１のＹ−Ｙ’断面に対応するチップ局所断面図である。図７４は図７２及び図７３のＮリング領域とＰカラム領域との関係を説明するためのデバイス模式断面図である。これらに基づいて、本願の実施の形態２の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋Ｎリング）等を説明する。
【０２３４】
図７１から図７４（図９２参照）に示すように、各Ｐカラム周回領域４９ｐａ，４９ｐｂ，４９ｐｃの内端ＰＣＩに沿って、矩形枠状のリング形状を呈するＮリング領域４２ｎ（第１導電型リング領域）が設けられている。しかし、周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄ（図５０）においては（すなわち、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄ等の周辺主要部以外の領域においては）、空乏層が広がるときの等ポテンシャル面自体が湾曲しているので、Ｎリング領域４２ｎの角部は、直角にかぎらず、図８９に示すように湾曲させても良い。
【０２３５】
このＮリング領域４２ｎのドーズ量は、Ｎカラム領域１２ｎよりも、高濃度であるが、Ｐ−型表面リサーフ領域８と同様に、ブロッキングモードにおいて、完全空乏化する程度が好ましい。一方、Ｎリング領域４２ｎの深さは、たとえば、Ｐ−型表面リサーフ領域８と同程度である。
【０２３６】
５．本願の実施の形態２の半導体装置に対応するウエハプロセス等の説明（主に図７５および図７６）
このセクションにおいては、セクション４の構造に対する製造プロセスの要部を説明する。全体としての製造プロセスは、セクション３に説明したものと、ほぼ同じであるので、以下では原則として異なる部分のみを説明する。すなわち、処理として異なる部分は、図６０に対応する部分である。
【０２３７】
図７５は本願の実施の形態２の半導体装置に対応するウエハプロセス（Ｎリング領域導入工程）を説明するための図７２に示すデバイス部分のウエハ断面図である。図７６は本願の実施の形態２の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図７２に示すデバイス部分のウエハ断面図である。これらに基づいて、本願の実施の形態２の半導体装置に対応するウエハプロセス等を説明する。
【０２３８】
図５９に示す処理が完了した後、図７５に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、Ｎリング導入用レジスト膜４３を形成する。その後、リソグラフィ等により、Ｎリング導入用レジスト膜４３をパターニングし、それをマスクとして、イオン注入等により、周辺部（すなわち周辺終端領域）の各Ｐカラム領域１２ｐ（第２導電型カラム領域）の内端に当たるドリフト領域１１の表面部分に、Ｎリング領域４２ｎ（第１導電型リング領域）を導入する。このイオン注入条件としては、イオン種：リン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば５ｘ１０１2/ｃｍ２の程度（好適な範囲として３ｘ１０１２/ｃｍ２から７ｘ１０１２/ｃｍ２の程度）を好適なものとして例示することができる。その後、不要になったレジスト膜４３を全面除去する。
【０２３９】
次に、図７６に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し（フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる）、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。この後は、図６１のステップに移行して、以下同様にプロセスを進める。
【０２４０】
６．本願の実施の形態３の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋Ｎリング＋Ｐリング）等の説明（主に図７７から図８０および９２７）
セクション４の例は、封止レジン界面やパッシベーション膜周辺の負の可動電荷の影響を回避するのに有効であるが、このセクションでは、同様の界面等における正の可動電荷の影響を回避するのに有効なリサーフ構造（Ｐリング領域４２ｐ）を説明する。従って、可動電荷の種類（極性）が、負であるものが主である場合には、Ｎリング領域４２ｎのみを用いてもよい。また同様に、可動電荷の種類が、正であるものが主である場合には、ここに説明するＰリング領域４２ｐのみを用いてもよい。
【０２４１】
ここで説明するリサーフ（ＲＥＳＵＲＦ）構造は、セクション２で説明したものと、ほぼ同一の目的を達成するものであり、ここでは、単独で用いる場合を具体的に説明するが、併用しても良いことはいうまでもない。併用すると、効果はその分、強められる。
【０２４２】
なお、構造的には、セクション４で説明したところと、ほぼ同一であり、ここでは原則として異なる部分のみを説明する。
【０２４３】
図７７は図４９のチップコーナ部切出領域Ｒ１に対応する本願の実施の形態３の半導体装置の一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴのチップ局所上面図である。図７８は図７７のＸ−Ｘ’断面に対応するチップ局所断面図である。図７９は図７７のＹ−Ｙ’断面に対応するチップ局所断面図である。図８０は図７８及び図７９のＮリング領域（Ｐリング領域）とＰカラム領域との関係を説明するためのデバイス模式断面図である。これらに基づいて、本願の実施の形態３の半導体装置における一例であるスーパジャンクション構造を有するパワーＭＯＳＦＥＴ等のデバイス構造（周辺２Ｄスーパジャンクション＋Ｎリング＋Ｐリング）等を説明する。
【０２４４】
図７７から図８０（図９２参照）に示すように、各Ｐカラム周回領域４９ｐａ，４９ｐｂ，４９ｐｃの外端ＰＣＯに沿って、矩形枠状のリング形状を呈するＰリング領域４２ｐ（第２導電型リング領域）が設けられている。しかし、周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄ（図５０）においては（すなわち、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄ等の周辺主要部以外の領域においては）、空乏層が広がるときの等ポテンシャル面自体が湾曲しているので、Ｐリング領域４２ｐの角部は、直角にかぎらず、図８９（この図自体は、Ｎリング領域４２ｎの例であるが、Ｐリング領域４２ｐにも、ほぼそのまま当てはまる）に示すように湾曲させても良い。
【０２４５】
このＰリング領域４２ｐのドーズ量は、Ｐカラム領域１２ｐおよびＰ−型表面リサーフ領域８よりも、高濃度であるが、Ｐ−型表面リサーフ領域８と同様に、ブロッキングモードにおいて、完全空乏化する程度である必要がある。
【０２４６】
７．本願の実施の形態２の半導体装置に対応するウエハプロセス等の説明（主に図８１および図８２）
このセクションにおいては、セクション６の構造に対する製造プロセスの要部を説明する。全体としての製造プロセスは、セクション３および５に説明したものと、ほぼ同じであるので、以下では原則として異なる部分のみを説明する。すなわち、処理として異なる部分は、図６０に対応する部分である。なお、Ｎリング領域４２ｎ（第１導電型リング領域）を省略する場合は、図７５の工程をスキップすればよい。
【０２４７】
図８１は本願の実施の形態３の半導体装置に対応するウエハプロセス（Ｐリング領域導入工程）を説明するための図７８に示すデバイス部分のウエハ断面図である。図８２は本願の実施の形態３の半導体装置に対応するウエハプロセス（Ｐ−型表面リサーフ領域導入工程）を説明するための図７８に示すデバイス部分のウエハ断面図である。これらに基づいて、本願の実施の形態２の半導体装置に対応するウエハプロセス等を説明する。
【０２４８】
図５９および図７５に示す処理が完了した後、図８１に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、Ｐリング導入用レジスト膜４４を形成する。その後、リソグラフィ等により、Ｐリング導入用レジスト膜４４をパターニングし、それをマスクとして、イオン注入等により、周辺部（すなわち周辺終端領域）の各Ｐカラム領域１２ｐ（第２導電型カラム領域）の外端に当たるドリフト領域１１の表面部分に、Ｐリング領域４２ｐ（第２導電型リング領域）を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば７ｘ１０１２/ｃｍ２の程度（好適な範囲として５ｘ１０１２/ｃｍ２から１ｘ１０１３/ｃｍ２の程度）を好適なものとして例示することができる。その後、不要になったレジスト膜４４を全面除去する。
【０２４９】
次に、図８２に示すように、ウエハ１のデバイス主面１ａのほぼ全面に、たとえば熱酸化により、シリコン酸化膜３４（フィールド絶縁膜）を形成し（フィールド絶縁膜３４の厚さとしては、たとえば、３５０ｎｍ程度を例示することができる）、その上に、リソグラフィによりＰ−型リサーフ領域導入用レジスト膜３５を形成する。続いて、Ｐ−型リサーフ領域導入用レジスト膜３５をマスクとして、イオン注入（たとえばボロン）により、Ｐ−型表面リサーフ領域８を導入する。このイオン注入条件としては、イオン種：ボロン、注入エネルギ：たとえば２００ｋｅＶ程度、ドーズ量：たとえば１ｘ１０１１/ｃｍ２から１ｘ１０１２/ｃｍ２程度を好適な範囲として例示することができる。その後、不要になったレジスト膜３５を全面除去する。この後は、図６１のステップに移行して、以下同様にプロセスを進める。
【０２５０】
８．本願の実施の形態１から３の半導体装置における各構成要素の変形例の説明（主に図８３から図９０、加えて図９１並びに図９２を参照）
このセクションでは、セクション２、セクション４及びセクション６のデバイスを構成する各要素に関する変形例を説明する。
【０２５１】
（１）カラムレイアウトの変形例（主に図８３から図８５）
図８３は本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称標準配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図８４は本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（非対称トリム配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図８５は本願の実施の形態１から３の半導体装置における各構成要素（カラムレイアウト）の変形例（対称Ｌ字配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。これらに基づいて、カラムレイアウトの変形例を説明する。
【０２５２】
図８３に図５０、図５１、図７１及び図７７のカラムレイアウトに対応する「非対称標準カラムレイアウト」を示す。ここで、「非対称」というのは、半導体チップ又は周辺コーナ領域の対角線４０を線対称軸と見たときに、実質的に線対称になっていないということを表す。図８３に示すように、この例は、周辺スーパジャンクション領域が基本的に２Ｄ−Ｒｅｓｕｒｆ構造を有しているが、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）においては、周辺サイド領域１６ｂにおける対象性がそのまま延長されているので（同一の対象性を有する）、アクティブセル部スーパジャンクション構造１４を中心とする対象性の観点からは、対象性の低いレイアウトとなっており、この部分において、純粋な２Ｄ−Ｒｅｓｕｒｆ構造ではなくなっており、場合によっては、耐圧を下げる恐れがある。
【０２５３】
この問題を解決するために、提案されたのが、図８４に示す「非対称トリム型カラムレイアウト」であり、ブロッキングモード（Ｂｌｏｃｋｉｎｇ  Ｍｏｄｅ）において、空乏層が延びるときのこの部分での等ポテンシャル面（より正確には、等ポテンシャル面とチップ２の表面１ａの交線）の形にほぼ一致するように、Ｐカラム１２ｐの外側がトリムされている。これにより、各周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄにおけるマクロ的な対象性が向上し、この部分での耐圧低下のリスクを下げる効果がある。
【０２５４】
このように、図８４の例では、比較的簡単にマクロ的な対象性を向上させることができるが、線対称性は、破られており、この線対称性の破れに起因する耐圧低下のリスクが残存する。
【０２５５】
これに対して、図８５に示すものは、「対称Ｌ字カラムレイアウト」であり、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）のＰカラム１２ｐ自体を線対称軸４０に関して線対称とすることで、ミクロな対象性を確保したものである。
【０２５６】
これらの変形例は、セクション２、セクション４またはセクション６の例、および以下の他の要素の各変形例と組み合わせすることができる。
【０２５７】
（２）フローティングフィールドプレートのレイアウト等の変形例（主に図８６および図８７）
図８６は本願の実施の形態１の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部直角屈曲配列）を説明するための図４９に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。図８７は本願の実施の形態１の半導体装置における各構成要素（フローティングフィールドプレートレイアウト）の変形例（コーナ部ラウンド屈曲配列）を説明するための図５０に対応するチップコーナ部切出領域Ｒ１のチップ局所上面図（より実際に近いもの）である。これらに基づいて、フローティングフィールドプレートの形状、配置等の変形例を説明する。
【０２５８】
図８６に示す「コーナ部直角屈曲フローティングフィールドプレートレイアウト」は、図５１に説明したフローティングフィールドプレート３０等のレイアウトを抜き出したものである。ここに示すように、フローティングフィールドプレート３０の平面形状は、グローバルには矩形であり、コーナ部を見ると、直角である場合や、ラウンドを有する場合があるが、一般に、半導体チップ又は周辺コーナ領域の対角線４０（線対称軸）に関して、ほぼ線対称となっている（必ずしもその必要はない）。従って、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰ−型表面リサーフ領域８の対象性と、同領域におけるフローティングフィールドプレート３０の平面レイアウトの対象性を一致させることで、不所望な耐圧低下のリスクを下げることができる。すなわち、たとえば図８６のコーナ部直角屈曲フローティングフィールドプレートレイアウトと、図８３又は図８５との組み合わせが有用である。
【０２５９】
また、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるスーパジャンクション構造の対象性（マクロ的対象性）と、同領域におけるフローティングフィールドプレート３０の平面レイアウトの対象性を一致させることで、不所望な耐圧低下のリスクを下げることができる。すなわち、たとえば図８５のコーナ部直角屈曲フローティングフィールドプレートレイアウトと、図８４又は図８７との組み合わせが有用である。
【０２６０】
図５１の例は、コーナ部直角屈曲フローティングフィールドプレートレイアウト、ラウンドコーナＰ−型表面リサーフ領域、および非対称標準カラムレイアウトを組み合わせたものであり、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ的な対象性は比較的高いが、Ｐ−型表面リサーフ領域との間の対照性の一致度は低い。
【０２６１】
一方、コーナ部直角屈曲フローティングフィールドプレートレイアウトと図８４の組み合わせでは、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ形状の対象性は低いが、線対称性は向上する。
【０２６２】
次に、コーナ部直角屈曲フローティングフィールドプレートレイアウトと図４０の組み合わせでは、フローティングフィールドプレートレイアウトとカラムレイアウトのマクロ形状の対象性および線対称性が向上する。
【０２６３】
図８７に示したものは、図８６のフローティングフィールドプレートレイアウトの更なる変形例（「コーナ部ラウンド屈曲フローティングフィールドプレートレイアウト」）で、矩形リング状のフローティングフィールドプレート３０のコーナ部をラウンドさせたものである。そのため、図８４のカラムレイアウトとの組み合わせが特に好適である。
【０２６４】
これらの変形例は、このセクションにおいて具体的に説明したほか、セクション２、セクション４またはセクション６の例、およびこのセクションの他の要素の各変形例と組み合わせすることができる。
【０２６５】
（３）Ｎリング等のレイアウト（主に図８８および図８９、図９２）
ここでは、Ｎリング領域４２ｎ（第１導電型リング領域）についてのみ説明するが、ほぼそのまま、Ｐリング領域４２ｐ（第２導電型リング領域）についても適用できることは言うまでもない。
【０２６６】
図８８は本願の実施の形態１から３の半導体装置における各構成要素（Ｎリング領域）の変形例（コーナ部直角屈曲配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。図８９は本願の実施の形態１から３の半導体装置における各構成要素（Ｎリング領域）の変形例（コーナ部ラウンド屈曲配列）を説明するための図５０のチップコーナ部切出領域Ｒ１に対応するチップ局所上面図（より実際に近いもの）である。これらに基づいて、Ｎリング等のレイアウト等を説明する。
【０２６７】
Ｎリング領域４２ｎは、図７１や図８８に示すように、各Ｐカラム周回領域４９ｐａ，４９ｐｂ，４９ｐｃの内端ＰＣＩに忠実に沿った角部が直角に折れ曲がった矩形形状とすることができるほか、図８９に示すように、角部がラウンドした矩形形状とすることもできる。これは、周辺コーナ領域１７ａ，１７ｂ，１７ｃ，１７ｄ（図５０）すなわち、周辺サイド領域１６ａ，１６ｂ，１６ｃ，１６ｄ等の周辺主要部以外の領域においては、空乏層が広がるときの等ポテンシャル面自体が湾曲しているからである。
【０２６８】
これらの変形例は、このセクションにおいて具体的に説明したほか、セクション２、セクション４またはセクション６の例、およびこのセクションの他の要素の各変形例と組み合わせすることができる。
【０２６９】
（４）フローティングフィールドプレートの断面形状等の変形例（主に図９０）
図９０は本願の実施の形態１から３の半導体装置における各構成要素（フローティングフィールドプレート）の変形例（ステップ付絶縁膜型ＦＦＰ）を説明するための図５２又は図７０に示すフローティングフィールドプレートとＰカラム領域との位置関係等を示すデバイス模式断面図である。これに基づいて、フローティングフィールドプレートの断面形状等の変形例を説明する。
【０２７０】
図９０に示すように、このフローティングフィールドプレート３０ｓは、水平位置的には基本的に図９に示す標準的なフローティングフィールドプレート３０ｓと同じであるが、そのＰカラム領域１２ｐ上にあたる部分の主要部が、他の部分と比べて相対的に薄い絶縁膜３４ｔ上に形成されている点が異なっている。このようにすることによって、空乏層の伸びを押し戻す効果が補強される結果、図５４のシフトされたフローティングフィールドプレート３０と類似の効果を達成できる。
【０２７１】
９．考察及び各実施の形態に対する補足的説明（主に図９３から図９４）
図９３は本願の実施の形態１のシフトＦＦＰの効果を説明するためのデータプロット図である。図９４は本願の実施の形態２のＮリング領域の効果を説明するためのデータプロット図である。これらに基づいて、本出願全般に関する考察及び各実施の形態に対する補足的説明を行う。
【０２７２】
（１）フローティングフィールドプレート（ＦＦＰ）に関して（主に図９３）
図９３に関して、まず、各資料の説明を行う。「ＦＦＰなし」は、図５１に示すものからフローティングフィールドプレートを取り去ったものであり、「標準的ＦＦＰ」は、図５４の標準的なフローティングフィールドプレート３０ｓに対応するもので、その内端は、Ｐカラム領域１２ｐの中心近傍にあり、その外端はＮカラム領域１２ｎの中心近傍にある。また、「半幅シフトＦＦＰ」すなわち、実施の形態１のフローティングフィールドプレートは、その内端がＰカラム領域１２ｐの内端ＰＣＩの近傍にあり（標準的ＦＦＰと比較してＰカラム領域１２ｐの幅の半幅分内側すなわちアクティブセル領域４側にシフトしている）、その外端がＰカラム領域１２ｐの外端ＰＣＯを超えて若干外側に達している。「全幅シフトＦＦＰ」は、標準的ＦＦＰと比較してＰカラム領域１２ｐの幅の単位幅分内側すなわちアクティブセル領域４側にシフトしているものである。
【０２７３】
図９３の横軸は半導体チップ２のデバイス面１ａの上方の界面等の可動電荷面密度を示すが、これからわかるように、ＦＦＰなしの場合には、僅かのマイナス可動電荷の存在により、ソースドレイン耐圧が激しく劣化している。標準的ＦＦＰでは、このソースドレイン耐圧が降下を開始する点が負電荷側へ延びているのがわかる。更に、半幅シフトＦＦＰの場合は、このソースドレイン耐圧が降下を開始する点が更に負電荷側へ水平に延びているのがわかる。しかし、全幅シフトＦＦＰでは、負電荷側はあまり変わらないものの、基礎的な（ゼロ電荷周辺の）ソースドレイン耐圧が大幅に低下している。これは、逆フィールドプレート降下により、電界集中を起こしたためと考えられる。
【０２７４】
従って、これらのデータからフローティングフィールドプレートの内端は、Ｐカラム領域１２ｐの内端ＰＣＩの近傍にあるのが好適と考えられる。
【０２７５】
なお、フローティングフィールドプレート（シフトされたフローティングフィールドプレートも同じ）等のフィールドプレートは、一般に封止レジンやパッシベーション膜の界面の電荷の影響をシールドする効果を有する。本願で説明したシフトされたフローティングフィールドプレートの内端部は、逆フィールドプレートとして作用する（すなわち、空乏層の延びを押し戻す）ので、封止レジンやパッシベーション膜の界面の可動電荷によって起こる空乏層のウォークアウト（Ｗａｌｋ−ｏｕｔ）等によるソースドレイン耐圧の劣化を防止することができる。
【０２７６】
（２）Ｎリング領域およびＰリング領域に関して（主に図９４）
図９４の各サンプルを説明する。「Ｎリングなし」は、先の「ＦＦＰなし」の同一の資料であり、他の４個の資料は、図７５の工程におけるリンドーズ量によって、区別されている。これからわかるように、「Ｎリングなし」では、僅かのマイナス可動電荷の存在により、ソースドレイン耐圧が激しく劣化しているが、ドーズ量を上げるに従って、ソースドレイン耐圧が降下を開始する点が徐々に負電荷側へ移動してゆくのがわかる。そして、ドーズ量（たとえば、リン）が２ｘ１０１２/ｃｍ２以上、特に、３ｘ１０１２/ｃｍ２以上では，相当高いマイナス電荷密度まで、ソースドレイン耐圧が水平に延びているのがわかる。これから、Ｎリング領域４２ｎのドーズ量の下限は、２ｘ１０１２/ｃｍ２または３ｘ１０１２/ｃｍ２程度と考えられる。上限は、ブロッキングモードにおいて、完全空乏化する上限の濃度よりも低い必要があるので、たとえば、７ｘ１０１２/ｃｍ２程度と考えられる。
【０２７７】
Ｐリング領域４２ｐについても、そのドーズ量（たとえば、ボロン）の下限は、３ｘ１０１２/ｃｍ２または５ｘ１０１２/ｃｍ２程度と考えられる。上限は、ブロッキングモードにおいて、完全空乏化する上限の濃度よりも低い必要があるので、たとえば、１ｘ１０１３」/ｃｍ２程度と考えられる。
【０２７８】
Ｎリング領域は、レジンやパッシベーション膜界面における負極性可動電荷の存在下におけるＮカラム表面におけるホール反転層の形成を阻止し、同領域における等ポテンシャル面の通過を可能とすることによって、各Ｎカラムの電圧サポート能力を確保している。一方、Ｐリング領域は、レジンやパッシベーション膜界面における正極性可動電荷の存在下におけるＮカラム表面における電子蓄積層の形成を阻止し、同領域における電圧サポート能力を確保している。
【０２７９】
１０．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２８０】
例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのゲート電極のレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
【０２８１】
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０２８２】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０２８３】
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
【０２８４】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【０２８５】
《パート３：主にローカルチャージバランスに関する部分》
０．パート３の概要：
本願発明者らは、スーパジャンクション構造を有するパワーＭＩＳＦＥＴ（またはパワーＭＯＳＦＥＴ）等のパワー系能動素子を種々作成し、また、それらについてシミュレーションを行うことにより、安定的に必要な耐圧（ソースドレイン耐圧等）を確保できるレイアウト等について検討した。その結果、アクティブセル部等に関しては、ほぼ満足なスーパジャンクション構造を確立できたが、チップ周辺部において、電界集中が起こりやすく、特に、チャージバランスが破綻した領域において、ブレークダウンが発生していることが明らかとなった。すなわち、本願発明者らの検討したところによれば、たとえば、２Ｄ周辺リサーフ構造においては、コーナ部の左右の辺から延在するＰカラム対の切れ目又は接続部（屈曲部）等において、チャージバランスが崩れており（チャージ対象性の破綻）、その結果、当該部分の周辺に電界集中が発生し、それに起因して、耐圧の低下にいたる。
【０２８６】
本パートにおいて開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０２８７】
すなわち、本パートの一つの発明は、スーパジャンクション構造を有するパワーＭＯＳＦＥＴにおいて、半導体チップのコーナ部におけるスーパジャンクション構造（すなわち、コーナ部スーパジャンクション構造）は、ローカルチャージバランスを保つようにレイアウトされているものである。
【０２８８】
本パートにおいて開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０２８９】
すなわち、スーパジャンクション構造を有するパワーＭＯＳＦＥＴにおいて、半導体チップのコーナ部におけるスーパジャンクション構造は、ローカルチャージバランスを保つようにレイアウトされているので、チップコーナ部におけるチャージインバランスに起因する不所望な電界集中を回避することができる。
【０２９０】
１．本願の実施の形態１の半導体装置におけるチャージバランス型２Ｄ周辺リサーフ構造等の説明（主に図９５および図９７）
パート２の例は、非チャージバランス型の２Ｄ周辺リサーフ構造（ただし、フローティングフィールドプレートを有するもの）に関するものであり、このセクションの例は、そのチャージバランス版に対応するチャージバランス型の２Ｄ周辺リサーフ構造（ただし、フローティングフィールドプレートを有しないもの）に関するものである。従って、たとえばパッケージ等に関しては、パート２のセクション１に、チップコーナ部のＰカラムレイアウト以外のチップ構造等に関しては、パート２のセクション２，４，６等に、これらに関するプロセスについては、パート２のセクション３，５，７等に、これらの変形例等に関してはパート２のセクション８等に、詳しく説明されているので、以下では、原則として、異なる部分のみを説明する。
【０２９１】
なお、このパート３においては、他のパートと同様に、Ｎカラムの厚さＷｎとＰカラムの厚さＷｐが異なる場合（すなわち、両領域の不純物濃度が異なる）について具体的に説明するが、Ｎカラムの厚さＷｎとＰカラムの厚さＷｐがほぼ同一（すなわち、両領域の不純物濃度がほぼ同一）としても良いことは、いうまでもない。
【０２９２】
図９５は本願のパート３の実施の形態１の半導体装置におけるチャージバランス型２Ｄ周辺リサーフ構造を説明するためのチップコーナ部切出領域Ｒ１の上面図である。図９６は図９５に対応する模式的なチップコーナ部上面図である。図９７は図９６のコーナ部チャージバランス処理部一部切出し領域Ｒ３に対応する局所拡大図（チャージバランス処理の理解を容易にするために、チャージがバランスしたときに面積が等しくなるように、Ｎカラムの幅を縮小している）である。これらに基づいて、本願の実施の形態１の半導体装置におけるチャージバランス型２Ｄ周辺リサーフ構造等を説明する。
【０２９３】
たとえば、図８３又は図８５に示すような非チャージバランス型のコーナカラムレイアウトにおいても、アクティブセル部スーパジャンクション構造１４、および周辺サイド領域１６ａ，１６ｂ（１６ｃ，１６ｄ）においては、１次元的な周期性が保持されているので、比較的チャージバランスが保たれやすい。一方、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）では、２次元的なレイアウトをしており、たとえば、両側からのＰカラム領域１２ｐが若干の間隔を置いて近接するか、接続点付近で屈曲している（たとえば、図８５のように対角線に関してほぼ対称なもの、すなわち、準対称型）。また、ある場合には、一方の側から、そのままの対象性でスーパジャンクション構造が延長されている（たとえば、図８３のように対角線に関して非対称なもの、すなわち、非対称型）。従って、非対称非チャージバランス型のコーナカラムレイアウトにおいては、コーナ部における空乏層の対称性と、カラムレイアウトの対称性が相違しており、その相違に起因してローカルチャージインバランスが惹起される傾向を有する。一方、準対称非チャージバランス型のコーナカラムレイアウトにおいては、コーナ部における空乏層の対称性との関係は比較的改善されているものの、Ｐカラム領域の切断部分または屈曲部周辺において、ローカルチャージインバランスが惹起される傾向を有する。これに対して、本セクションの例では、準対称非チャージバランス型のコーナカラムレイアウトをベースとして、そのＰカラム領域の切断部分または屈曲部周辺において、ローカルチャージバランス処理を施している。
【０２９４】
図９５にチャージバランス型のチップコーナ部のＰカラムレイアウトを示す。図９５に示すように、アクティブセル部スーパジャンクション構造１４、および周辺サイド領域１６ａ，１６ｂ（１６ｃ，１６ｄ）においては、非チャージバランス型のカラムレイアウトと同じであるが、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）では、非チャージバランス型の屈曲レイアウト（図８５）と比較して、対角線４０に沿った部分で、Ｐカラム領域１２ｐが分離されている。また、各Ｐカラム領域１２ｐの端部は、両側から相互に入り組んだ位置関係をしている。
【０２９５】
この点をわかりやすくするために、Ｐカラム領域１２ｐの本数を減らして、模式的に示したのが図９６である。このＸ，Ｙ方向に走るＰカラム領域１２ｐの相互関係を説明するために、コーナ部チャージバランス処理部一部切出し領域Ｒ３を図９７に拡大変形して表示する。図９７においては、Ｎカラムの厚さＷｎとＰカラムの厚さＷｐが図上でほぼ同一になるように、Ｎカラムの厚さＷｎを縮小して表示（「Ｎカラム縮小表示」）している（この図に限って、図上では見かけ上、Ｗｎ＝Ｗｐとなっている）。従って、同一の面積に含まれる電荷量は同一となっている。図９７に示すように、チャージバランス型のコーナカラムレイアウトにおいては、Ｐカラム領域１２ｐの長手方向の辺の両側の同じハッチングを付した半幅領域（カラムの厚さの半分の幅Ｗｎ/2、Ｗｐ/2の帯状領域）同士の電荷量が絶対値が同一で符号が反対になっている。これにより、ハッチング部が全領域（たとえば、周辺コーナ領域１７ｂ）を埋め尽くす量にレイアウトすると、ローカルチャージバランスを保持することとなる。このためには、たとえば、半導体チップ又は周辺コーナ領域の対角線４０上に、Ｐカラム領域１２ｐの短手方向の辺の中心が来るようにするとともに、近接するＰカラム領域１２ｐの最近接距離をＮカラムの厚さの半分Ｗｎ/2程度とすればよいことがわかる。
【０２９６】
なお、図９６等に示すように、コーナ部スーパジャンクション構造は、微細カラムすなわち、微細なＰカラム領域１２ｐを含まないことが望ましい。これは、微細カラムが存在すると、トレンチエピタキシ埋め込み方式で埋め込む際に、他のマクロ的なＰカラム領域１２ｐと比較して、埋め込み特性が異なるので、埋め込み特性を良好に保持できるプロセスウインドウが狭小になるからである。ここで、「微細カラム」とは、Ｐカラム領域１２ｐの長さが、その幅または厚さＷｐの２倍未満のものをいう。また、「マクロ的なカラム」とは、Ｐカラム領域１２ｐの長さが、その幅または厚さＷｐの２倍以上のものをいう。
【０２９７】
２．本願の実施の形態２の半導体装置におけるチャージバランス型３Ｄ周辺リサーフ構造等の説明（主に図９８から図１００）
パート１の例は、非チャージバランス型の３Ｄ周辺リサーフ構造（ただし、半幅Ｐ−型表面リサーフ領域を有するもの）に関するものであり、このセクションの例は、そのチャージバランス版に対応するチャージバランス型の３Ｄ周辺リサーフ構造（ただし、半幅Ｐ−型表面リサーフ領域を有しないもの）に関するものである。従って、たとえば、チップコーナ部のＰカラムレイアウト以外のチップ構造等に関しては、パート１のセクション１，３等に、これらに関するプロセスについては、パート１のセクション２，４等に、これらの変形例等に関してはパート１のセクション５等に、詳しく説明されているので、以下では、原則として、異なる部分のみを説明する。
【０２９８】
なお、たとえばパッケージ等に関しては、パート２のセクション１に、説明されているところと、ほぼ同じである。
【０２９９】
図９８は本願のパート３の実施の形態２の半導体装置におけるチャージバランス型３Ｄ周辺リサーフ構造を説明するためのチップコーナ部切出領域Ｒ１の上面図である。図９９は図９８に対応する模式的なチップコーナ部上面図である。図１００は図９９のコーナ部チャージバランス処理部一部切出し領域Ｒ３に対応する局所拡大図（チャージバランス処理の理解を容易にするために、チャージがバランスしたときに面積が等しくなるように、Ｎカラムの幅を縮小している。すなわち、Ｎカラム縮小表示されている）である。これらに基づいて、本願の実施の形態２の半導体装置におけるチャージバランス型３Ｄ周辺リサーフ構造等を説明する。
【０３００】
たとえば、図３４又は図３６に示すような非チャージバランス型のコーナカラムレイアウトにおいても、アクティブセル部スーパジャンクション構造１４、および周辺サイド領域１６ａ，１６ｂ（１６ｃ，１６ｄ）においては、１次元的な周期性が保持されているので、比較的チャージバランスが保たれやすい。一方、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）では、２次元的なレイアウトをしており、たとえば、Ｌ字型のＰカラム領域１２ｐを対角線に関してほぼ対称に繰り返し配置するか（たとえば、図３６のようにな準対称型）、または、一方の側から、そのままの対象性でスーパジャンクション構造が延長されている（たとえば、図３４のように対角線に関して非対称なもの、すなわち、非対称型）。従って、非対称非チャージバランス型のコーナカラムレイアウトにおいては、コーナ部における空乏層の対称性と、カラムレイアウトの対称性が相違しており、その相違に起因してローカルチャージインバランスが惹起される傾向を有する。一方、準対称非チャージバランス型のコーナカラムレイアウトにおいては、コーナ部における空乏層の対称性との関係は比較的改善されているものの、Ｐカラム領域の切断部分または屈曲部周辺において、ローカルチャージインバランスが惹起される傾向を有する。これに対して、本セクションの例では、準対称非チャージバランス型のコーナカラムレイアウトをベースとして、そのＰカラム領域の切断部分または屈曲部周辺において、ローカルチャージバランス処理を施している。
【０３０１】
図９８にチャージバランス型のチップコーナ部のＰカラムレイアウトを示す。図９８に示すように、アクティブセル部スーパジャンクション構造１４、および周辺サイド領域１６ａ，１６ｂ（１６ｃ，１６ｄ）においては、非チャージバランス型のカラムレイアウトと同じであるが、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）では、非チャージバランス型の屈曲レイアウト（図３６）と比較して、対角線４０に沿った部分で、Ｐカラム領域１２ｐが分離されている。また、各Ｐカラム領域１２ｐの端部は、両側から相互に入り組んだ位置関係をしている。
【０３０２】
この点をわかりやすくするために、Ｐカラム領域１２ｐの本数を減らして、模式的に示したのが図９９である。このＸ，Ｙ方向に走るＰカラム領域１２ｐの相互関係を説明するために、コーナ部チャージバランス処理部一部切出し領域Ｒ３を図１００に拡大変形して表示する。図１００においては、Ｎカラムの厚さＷｎとＰカラムの厚さＷｐが図上でほぼ同一になるように、Ｎカラムの厚さＷｎを縮小して表示（「Ｎカラム縮小表示」）している（この図に限って、図上では見かけ上、Ｗｎ＝Ｗｐとなっている）。従って、同一の面積に含まれる電荷量は同一となっている。図１００に示すように、チャージバランス型のコーナカラムレイアウトにおいては、Ｐカラム領域１２ｐの長手方向の辺の両側の同じハッチングを付した半幅領域（カラムの厚さの半分の幅Ｗｎ/2、Ｗｐ/2の帯状領域）同士の電荷量が絶対値が同一で符号が反対になっている。これにより、ハッチング部が全領域（たとえば、周辺コーナ領域１７ｂ）を埋め尽くす量にレイアウトすると、ローカルチャージバランスを保持することとなる。このためには、たとえば、半導体チップ又は周辺コーナ領域の対角線４０上に、Ｐカラム領域１２ｐの短手方向の辺の中心が来るようにするとともに、近接するＰカラム領域１２ｐの最近接距離をＮカラムの厚さの半分Ｗｎ/2程度とすればよいことがわかる。
【０３０３】
３．前記の実施の形態２の変形例１（３Ｄ周辺リサーフ構造＋半幅表面リサーフ層）の説明（主に図１０１）
このセクションの例は、セクション２で説明したものにおいて、全幅Ｐ−型表面リサーフ領域に代えて、半幅Ｐ−型表面リサーフ領域を適用したものである。半幅Ｐ−型表面リサーフ領域については、パート１で詳しく説明されているので、ここでは繰り返さない。
【０３０４】
図１０１は本願のパート３の実施の形態２の変形例１（３Ｄ周辺リサーフ構造＋半幅表面リサーフ層）を説明するための模式的なチップコーナ部上面図である。これに基づいて、前記の実施の形態２の変形例１（３Ｄ周辺リサーフ構造＋半幅表面リサーフ層）を説明する。
【０３０５】
図１０１に示すように、周辺コーナ領域１７ｂ（１７ａ，１７ｃ，１７ｄ）におけるＰカラム領域１２ｐのレイアウトが、チャージバランス型となっており、且つ、半幅のＰ−型表面リサーフ領域８が適用されている。
【０３０６】
４．前記の実施の形態１および２の変形例２（スーパジャンクションコーナ部トリミング）の説明（主に図１０２および図１０３）
このセクションの例は、パート２の図８４に対応するチャージバランス型２Ｄ周辺リサーフ構造コーナトリミングおよびパート１の図３５に対応するチャージバランス型３Ｄ周辺リサーフ構造コーナトリミングである。
【０３０７】
図１０２は本願のパート３の実施の形態１の変形例２（スーパジャンクションコーナ部トリミング）におけるチャージバランス型２Ｄ周辺リサーフ構造を説明するためのチップコーナ部切出領域Ｒ１の上面図である。図１０３は本願のパート３の実施の形態２の変形例２（スーパジャンクションコーナ部トリミング）におけるチャージバランス型３Ｄ周辺リサーフ構造を説明するためのチップコーナ部切出領域Ｒ１の上面図である。これらに基づいて、前記の実施の形態１および２の変形例２（スーパジャンクションコーナ部トリミング）を説明する。
【０３０８】
（１）チャージバランス型２Ｄ周辺リサーフ構造コーナトリミング（主に図１０２）
図９５に示すようなチャージバランス型２Ｄ周辺リサーフ構造は、チップコーナ部において、空乏層の対称性との関係が比較的良好であるが、Ｐカラム領域１２ｐの外延部の包絡線の形状と空乏層の等ポテンシャル線の形状が相違しており、その部分で、チャージバランスが破れる恐れがある。これに対して、ここでは、図１０２に示すように、チップ表面の空乏層の等ポテンシャル線の形状に合わせて、図９５のＰカラム領域１２ｐの外延部に対して、トリミング処理を施している。
【０３０９】
（２）チャージバランス型３Ｄ周辺リサーフ構造コーナトリミング（主に図１０３）
図９８に示すようなチャージバランス型３Ｄ周辺リサーフ構造は、チップコーナ部において、空乏層の対称性との関係が比較的良好であるが、Ｐカラム領域１２ｐの外延部の包絡線の形状と空乏層の等ポテンシャル線の形状が相違しており、その部分で、チャージバランスが破れる恐れがある。これに対して、ここでは、図１０３に示すように、チップ表面の空乏層の等ポテンシャル線の形状に合わせて、図９８のＰカラム領域１２ｐの外延部に対して、トリミング処理を施している。
【０３１０】
５．前記の実施の形態１および２の変形例３（フローティングフィールドプレートとの組み合わせ）の説明（主に図１０４および図１０５）
このセクションの例は、パート２のセクション２に対応するチャージバランス型２Ｄ周辺リサーフ構造へのフローティングフィールドプレートの適用およびパート１のセクション３に対応するチャージバランス型３Ｄ周辺リサーフ構造へのフローティングフィールドプレートの適用である。
【０３１１】
図１０４は本願のパート３の実施の形態１の変形例３（フローティングフィールドプレートとの組み合わせ）を説明するための模式的なチップコーナ部上面図である。図１０５は本願のパート３の実施の形態２の変形例３（フローティングフィールドプレートとの組み合わせ）を説明するための模式的なチップコーナ部上面図である。これらに基づいて、前記の実施の形態１および２の変形例３（フローティングフィールドプレートとの組み合わせ）を説明する。
【０３１２】
（１）チャージバランス型２Ｄ周辺リサーフ構造へのＦＦＰの適用（主に図１０４）
図１０４に示すように、この例は、パート２のセクション２に説明した全幅Ｐ−型表面リサーフ領域８およびフローティングフィールドプレート３０を有する２Ｄ周辺リサーフ構造に図９５のチャージバランス型のチップコーナＰカラム領域レイアウトを適用したものである。
【０３１３】
（２）チャージバランス型３Ｄ周辺リサーフ構造へのＦＦＰの適用（主に図１０５）
図１０５に示すように、この例は、パート１のセクション１に説明した半幅Ｐ−型表面リサーフ領域８を有する３Ｄ周辺リサーフ構造に図９８のチャージバランス型のチップコーナＰカラム領域レイアウトおよびフローティングフィールドプレート３０（もちろん、この適用は任意である）を適用したものである。
【０３１４】
６．前記の実施の形態１の変形例４（ＮリングまたはＰリングとの組み合わせ）の説明（主に図１０６）
パート２のセクション４または６の例は、非チャージバランス型の２Ｄ周辺リサーフ構造に関するものであり、このセクションの例は、そのチャージバランス版に対応するチャージバランス型の２Ｄ周辺リサーフ構造に関するものである。従って、たとえばパッケージ等に関しては、パート２のセクション１に、チップコーナ部のＰカラムレイアウト以外のチップ構造等に関しては、パート２のセクション４，６等に、これらに関するプロセスについては、パート２のセクション５，７等に、これらの変形例等に関してはパート２のセクション８等に、詳しく説明されているので、以下では、原則として、異なる部分のみを説明する。
【０３１５】
なお、ここでは、Ｎリング領域およびＰリング領域の両方を有する例を説明するが、少なくとも、一方を有しておればよいことはいうまでもない。
【０３１６】
図１０６は本願のパート３の実施の形態１の変形例４（ＮリングまたはＰリングとの組み合わせ）を説明するための模式的なチップコーナ部上面図である。これに基づいて、前記の実施の形態１の変形例４（ＮリングまたはＰリングとの組み合わせ）を説明する。
【０３１７】
このセクションの例は、図１０６に示すように、パート２のセクション６のＮリング領域４２ｎおよびＰリング領域４２ｐを有する２Ｄ周辺リサーフ構造に、図９５に説明したチャージバランス型のチップコーナＰカラム領域レイアウトを適用したものである。なお、これに対して、更に、セクション５の（１）に説明したようなフローティングフィールドプレートを更に適用しても良い。
【０３１８】
７．考察及び各実施の形態に対する補足的説明（主に図１０７から図１０９）
図１０７は非チャージバランス型の２Ｄ周辺リサーフ構造におけるチャージバランスと耐圧の関係を示すデータプロット図（セル部におけるシミュレーション結果を含む）である。図１０８は非チャージバランス型の３Ｄ周辺リサーフ構造におけるチャージバランスと耐圧の関係を示すデータプロット図（セル部におけるシミュレーション結果を含む）である。図１０９は各種の２Ｄ周辺リサーフ構造におけるチャージバランスと耐圧の関係を示すデータプロット図（セル部におけるシミュレーション結果を含む）である。これらに基づいて、考察及び各実施の形態に対する補足的説明を行う。
【０３１９】
図１０７において、ドットのない実線は、参照データとしてのアクティブセル部のシミュレーション結果（すなわち、セル部計算値）であり、黒四角で示すデータは、たとえば図５０に示すような一般的な２Ｄ周辺リサーフ構造（すなわち、２Ｄ非バランス型）における当該部分の耐圧のチャージインバランス率依存性である。これより、一般的な２Ｄ周辺リサーフ構造は、Ｐカラムの電荷量Ｑｐが過剰なときに、特にコーナ部における耐圧の低下が激しいことがわかる。
【０３２０】
図１０８において、ドットのない実線は、参照データとしてのアクティブセル部のシミュレーション結果（すなわち、セル部計算値）であり、黒四角で示すデータは、たとえば図２に示すような一般的な３Ｄ周辺リサーフ構造（すなわち、３Ｄ非バランス型）における当該部分の耐圧のチャージインバランス率依存性である。これより、一般的な３Ｄ周辺リサーフ構造は、２Ｄ周辺リサーフ構造ほどではないが、Ｎカラムの電荷量Ｑｎが過剰なときに、特にコーナ部における耐圧の低下が激しいことがわかる。
【０３２１】
図１０９において、ドットのない実線は、参照データとしてのアクティブセル部のシミュレーション結果（すなわち、セル部計算値）であり、黒四角で示すデータは、たとえば図５０に示すような一般的な２Ｄ周辺リサーフ構造（すなわち、２Ｄ非バランス型）における当該部分の耐圧のチャージインバランス率依存性である。一方、白四角で示すデータは、たとえば図９６に示すようなチャージバランス型の２Ｄ周辺リサーフ構造（すなわち、２Ｄバランス型）における当該部分の耐圧のチャージインバランス率依存性であり、黒三角で示すデータは、たとえば図１０４に示すようなフローティングフィールドプレート（ＦＦＰ）を有するチャージバランス型の２Ｄ周辺リサーフ構造（すなわち、２Ｄバランス型＋ＦＦＰ）における当該部分の耐圧のチャージインバランス率依存性である。これより、２Ｄバランス型および２Ｄバランス型＋ＦＦＰで示す２Ｄ周辺リサーフ構造においては、Ｐカラムの電荷量Ｑｐが過剰なときの耐圧劣化が、相当程度改善されていることがわかる。
【０３２２】
８．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０３２３】
例えば、前記実施の形態では、プレーナ型ゲート構造のＭＯＳ構造を例にとり具体的に説明したが、本発明はそれに限定されるものではなく、Ｕ−ＭＯＳＦＥＴ等のトレンチ型ゲート構造にも全く同様に適用できることは言うまでもない。また、ＭＯＳＦＥＴのゲート電極のレイアウトは、pｎカラムに平行にストライプ状に配置した例を示したが、ｐｎカラムに直交する方向に配置したり、格子状に配置したり種種応用可能である。
【０３２４】
なお、前記実施の形態では、Ｎ＋シリコン単結晶基板上のＮエピタキシャル層上面に主にＮチャネルデバイスを形成するものを具体的に説明したが、本発明はそれに限定されるものではなく、Ｐ＋シリコン単結晶基板上のＮエピタキシャル層上面にＰチャネルデバイスを形成するものでもよい。
【０３２５】
また、前記実施の形態では、パワーＭＯＳＦＥＴを例にとり具体的に説明したが、本発明はそれに限定されるものではなく、スーパジャンクション構造を有するパワーデバイス、すなわち、ダイオード、バイポーラトランジスタ（ＩＧＢＴを含む）等にも適用できることは言うまでもない。なお、これらのパワーＭＯＳＦＥＴ、ダイオード、バイポーラトランジスタ等を内蔵する半導体集積回路装置等にも適用できることは言うまでもない。
【０３２６】
更に、前記実施の形態では、スーパジャンクション構造の形成法として、主にトレンチフィル方式を具体的に説明したが、本発明はそれに限定されるものではなく、たとえば、マルチエピタキシャル方式等も適用できることは言うまでもない。
【０３２７】
また、前記実施の形態では、主にシリコン系半導体基板に作られるデバイスについて具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＡｓ系半導体基板、シリコンカーバイド系半導体基板及びシリコンナイトライド系半導体基板に作られるデバイスについてもほぼそのまま適用できることは言うまでもない。
【符号の説明】
【０３２８】
１  ウエハ
１ａ  ウエハ又は半導体チップのデバイス主面（第１の主面）
１ｂ  ウエハ又は半導体チップの裏面（第２の主面）
２  半導体チップ又はチップ領域
３  メタルガードリング
４  アクティブセル領域
４ｒ  アクティブセル領域内の繰り返し構造部
５  メタルソース電極
６  Ｐ型主接合（Ｐベース領域、Ｐボディ領域またはその外縁部）
７  メタルゲート電極
８  Ｐ−型表面リサーフ領域
８ｃ  Ｐ−型表面リサーフ領域の頂点
９  周辺スーパジャンクション領域
９ｅ  周辺スーパジャンクション領域の外端
１０ｎ  Ｎ型エピタキシャル領域
１０ｐ  Ｐ型エピタキシャル領域
１１  ドリフト領域
１１ｎ  Ｎ型ドリフト領域
１１ｐ  Ｐ型ドリフト領域
１２ｎ，１２ｎａ１，１２ｎａ２，１２ｎｂ１，１２ｎｂ２，１２ｎｃ１，１２ｎｃ２，１２ｎｄ１，１２ｎｄ２  Ｎカラム領域
１２ｐ，１２ｐａ１，１２ｐａ２，１２ｐａ３，１２ｐｂ１，１２ｐｂ２，１２ｐｂ３，１２ｐｃ１，１２ｐｃ２，１２ｐｃ３，１２ｐｄ１，１２ｐｄ２，１２ｐｄ３  Ｐカラム領域（第２導電型カラム領域）
１４  アクティブセル部スーパジャンクション構造（第１のスーパジャンクション構造）
１５  ポリシリコンゲート電極（ゲートポリシリコン膜）
１６ａ，１６ｂ，１６ｃ，１６ｄ  周辺サイド領域
１７ａ，１７ｂ，１７ｃ，１７ｄ  周辺コーナ領域
１８  第２のスーパジャンクション構造
１９  第３のスーパジャンクション構造
２０  トレンチ
２１  第４のスーパジャンクション構造
２２  第５のスーパジャンクション構造
２３  Ｐ＋ボディコンタクト領域
２４  メタル裏面ドレイン電極
２５  Ｎ＋ドレイン領域（Ｎ型単結晶シリコン基板）
２６  Ｎ＋ソース領域
２７  ゲート絶縁膜
２９  層間絶縁膜
３０  フローティングフィールドプレート（ＦＦＰ）
３０ｓ  標準的なフローティングフィールドプレート（またはその位置）
３１  Ｎ＋チャンネルストップ領域
３２  Ｐ＋チップ周辺コンタクト領域
３３  トレンチ加工用ハードマスク膜
３４  フィールド絶縁膜
３４ｔ  薄い絶縁膜部分
３５  Ｐ−型表面リサーフ領域導入用レジスト膜
３６  シリコン酸化膜エッチング用レジスト膜
３７  Ｐボディ領域導入用レジスト膜
３８  Ｎ＋ソース領域導入用レジスト膜
３９  コンタクトホール
４０  半導体チップ又は周辺コーナ領域の対角線
４１  コンタクトホール形成用レジスト膜
４２ｎ  Ｎリング領域（第１導電型リング領域）
４２ｐ  Ｐリング領域（第２導電型リング領域）
４３  Ｎリング導入用レジスト膜
４４  Ｐリング導入用レジスト膜
４５  Ｐカラムの中心線（Ｐカラム周回領域の中心線）
４６、４６ａ，４６ｂ  Ｎカラムの中心線（Ｎカラム周回領域の中心線）
４７  ＦＦＰの内端限界
４８  ＦＦＰの外端限界
４９ｐａ，４９ｐｂ，４９ｐｃ  Ｐカラム周回領域
５０  封止レジンまたはレジン封止体
５２  ヒートシンク
５３  ダイパッド
５４  ワイヤボンディングリード
５５  溝
５６  スリット
５７  円形開口
５８  ボンディングワイヤ
Ｄ  ドレイン端子
ＦＩ  ＦＦＰの内端の範囲
ＦＯ  ＦＦＰの外端の範囲
Ｇ  ゲート端子
ＰＣＩ  Ｐカラム領域の内端
ＰＣＯ  Ｐカラム領域の外端
Ｑｎ  Ｎカラムの電荷量
Ｑｐ  Ｐカラムの電荷量
Ｒ１  チップコーナ部切出領域
Ｒ２  アクティブセル部切出領域
Ｒ３  コーナ部チャージバランス処理部一部切出し領域
Ｓ  ソース端子
Ｗｎ  Ｎカラムの厚さ
Ｗｎ/2  Ｎカラムの厚さの半分
Ｗｐ  Ｐカラムの厚さ
Ｗｐ/2  Ｐカラムの厚さの半分
【図１】
0005719167.tif 000002
【図２】
0005719167.tif 000003
【図３】
0005719167.tif 000004
【図４】
0005719167.tif 000005
【図５】
0005719167.tif 000006
【図６】
0005719167.tif 000007
【図７】
0005719167.tif 000008
【図８】
0005719167.tif 000009
【図９】
0005719167.tif 000010
【図１０】
0005719167.tif 000011
【図１１】
0005719167.tif 000012
【図１２】
0005719167.tif 000013
【図１３】
0005719167.tif 000014
【図１４】
0005719167.tif 000015
【図１５】
0005719167.tif 000016
【図１６】
0005719167.tif 000017
【図１７】
0005719167.tif 000018
【図１８】
0005719167.tif 000019
【図１９】
0005719167.tif 000020
【図２０】
0005719167.tif 000021
【図２１】
0005719167.tif 000022
【図２２】
0005719167.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
0005719167.tif 000027
【図２７】
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【図２８】
0005719167.tif 000029
【図２９】
0005719167.tif 000030
【図３０】
0005719167.tif 000031
【図３１】
0005719167.tif 000032
【図３２】
0005719167.tif 000033
【図３３】
0005719167.tif 000034
【図３４】
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【図３５】
0005719167.tif 000036
【図３６】
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【図３７】
0005719167.tif 000038
【図３８】
0005719167.tif 000039
【図３９】
0005719167.tif 000040
【図４０】
0005719167.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
0005719167.tif 000050
【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
0005719167.tif 000076
【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０７】
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【図１０８】
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【図１０９】
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