(57)【特許請求の範囲】
【請求項１】
相補的な2進値を記憶するように構成された複数の記憶ノードと、
前記記憶ノードとの間で前記相補的な2進値を送信するように構成されたビット線と、
前記記憶ノードを負の電源電圧に結合するように構成されたプルダウンデバイスであって、前記プルダウンデバイスのバックゲートとフロントゲートとが前記プルダウンデバイスに対応する前記複数の記憶ノードのうちの１つの記憶ノードに結合される、プルダウンデバイスと、
前記記憶ノードを前記ビット線に結合するように構成されたパスゲートデバイスであって、前記各パスゲートデバイスのフロントゲートが第1の制御信号を受け取るように構成され、前記各パスゲートデバイスのバックゲートが第2の制御信号を受け取るように構成され、前記第1の制御信号と前記第2の制御信号とが前記各パスゲートデバイスの第1のドライブ強度を調整するように構成される、パスゲートデバイスと、
前記記憶ノードを正の電源電圧に結合するように構成されたプルアップデバイスであって、前記各プルアップデバイスのバックゲートは第3の制御信号を受け取るように構成され、前記第3の制御信号が前記各プルアップデバイスの第2のドライブ強度を調整するように構成される、プルアップデバイスとを備えるスタティックランダムアクセスメモリ(SRAM)セル。
【請求項２】
前記プルアップデバイス、プルダウンデバイスおよびパスゲートデバイスが、IG-FinFETトランジスタを備える、請求項1に記載のSRAMセル。
【請求項３】
前記第1の制御信号が、読取り動作および書込み動作中に高電圧状態に維持され、前記第2の制御信号が、書込み動作中に高電圧状態に維持され、前記第3の制御信号が、スタンバイモードおよび書込み動作中に高電圧状態に維持される、請求項2に記載のSRAMセル。
【請求項４】
読取り動作中に、前記パスゲートデバイスのドライブ強度が、読取りスタティックノイズマージンパラメータを改善するために低減される、請求項3に記載のSRAMセル。
【請求項５】
書込み動作中に、前記プルアップデバイスのドライブ強度が、書込みスタティックノイズマージンパラメータを改善するために低減される、請求項3に記載のSRAMセル。
【請求項６】
前記第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、前記第2および第3の制御信号が、前記ビット線方向と同じ方向に経路指定される、請求項1に記載のSRAMセル。
【請求項７】
少なくとも1つの半導体ダイに組み込まれた、請求項1に記載のSRAMセル。
【請求項８】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項1に記載のSRAMセル。
【請求項９】
スタティックランダムアクセスメモリ(SRAM)セルを形成する方法であって、
複数の記憶ノードとの間で前記相補的な2進値を送信するように、ビット線を前記記憶ノードに結合するステップと、
前記記憶ノードを正の電源電圧に接続するために、プルアップデバイスを前記記憶ノードに結合するステップと、
前記記憶ノードを負の電源電圧に接続するために、プルダウンデバイスを前記記憶ノードに結合するステップと、
前記記憶ノードを前記ビット線に接続するために、パスゲートデバイスを前記記憶ノードに結合するステップと、
第1の制御信号と第2の制御信号の両方を使って、前記パスゲートデバイスの各々のドライブ強度を調整するために、前記第1の制御信号を前記パスゲートデバイスの各々に、および前記第2の制御信号を前記パスゲートデバイスの各々に結合するステップと、
前記プルアップデバイスのドライブ強度を調整するために、第3の制御信号を前記プルアップデバイスに結合するステップと、
前記各プルダウンデバイスのバックゲートとフロントゲートとを前記プルダウンデバイスに対応する前記複数の記憶ノードのうちの１つの記憶ノードへ結合するステップとを含む方法。
【請求項１０】
IG-FinFETトランジスタペアを使用して、前記プルアップデバイス、プルダウンデバイスおよびパスゲートデバイスを形成するステップを含む、請求項9に記載の方法。
【請求項１１】
読取り動作および書込み動作中に前記第1の制御信号を高電圧状態に維持するステップと、書込み動作中に前記第2の制御信号を高電圧状態に維持するステップと、スタンバイモードおよび書込み動作中に前記第3の制御信号を高電圧状態に維持するステップとを含む、請求項10に記載の方法。
【請求項１２】
読取り動作中に、前記パスゲートデバイスのドライブ強度を低減し、そうすることによって読取りスタティックノイズマージンパラメータを改善するステップを含む、請求項11に記載の方法。
【請求項１３】
書込み動作中に、前記プルアップデバイスのドライブ強度を低減し、そうすることによって書込みスタティックノイズマージンパラメータを改善するステップを含む、請求項11に記載の方法。
【請求項１４】
前記第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、前記第2および第3の制御信号が、前記ビット線方向と同じ方向に経路指定される、請求項9に記載の方法。
【請求項１５】
前記SRAMセルが少なくとも1つの半導体ダイに組み込まれる、請求項9に記載の方法。
【請求項１６】
前記SRAMセルが、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項9に記載の方法。
【請求項１７】
相補的な2進値を記憶するための複数の記憶手段と、
前記記憶手段との間で前記相補的な2進値を送信するためのビット線アクセス手段と、
前記記憶手段を負の電源電圧に結合するためのプルダウン手段であって、特定の各プルダウン手段のバックゲートとフロントゲートとが前記特定のプルダウン手段に対応する前記複数の記憶手段のうちの１つの記憶手段に結合される、プルダウン手段と、
前記記憶手段を前記ビット線アクセス手段に結合するためのパスゲート手段であって、前記パスゲートデバイスの各パスゲート手段のフロントゲートが第1の制御信号を受け取るように構成され、前記パスゲート手段の各パスゲート手段のバックゲートが第2の制御信号を受け取るように構成され、前記第1の制御信号と前記第2の制御信号とが前記パスゲートデバイスの各パスゲートデバイスの第1のドライブ強度を調整するように構成される、パスゲート手段と、
前記記憶手段を正の電源電圧に結合するように構成されたプルアップ手段であって、前記各プルアップ手段のバックゲートは第3の制御信号を受け取るように構成され、前記第3の制御信号が前記各プルアップ手段の第2のドライブ強度を調整するように構成される、プルアップ手段と、
第1の制御手段および第2の制御手段であって、前記第1の制御手段と前記第2の制御手段の両方が、前記パスゲート手段の各々のドライブ強度を調整するための前記パスゲート手段の各々に結合される、第1の制御手段および第2の制御手段と、
前記プルアップ手段のドライブ強度を調整するための第3の制御手段とを備えるスタティックランダムアクセスメモリ(SRAM)セル。
【請求項１８】
前記プルアップ手段、プルダウン手段およびパスゲート手段が、IG-FinFETトランジスタペアを備える、請求項17に記載のSRAMセル。
【請求項１９】
前記第1の制御手段が、読取り動作および書込み動作中にアクティブハイ状態に維持され、前記第2の制御手段が、書込み動作中にアクティブハイ状態に維持され、前記第3の制御手段が、スタンバイモードおよび書込み動作中にアクティブハイ状態に維持される、請求項18に記載のSRAMセル。
【請求項２０】
読取り動作中に、読取りスタティックノイズマージンパラメータを改善するために、前記パスゲート手段のドライブ強度が低減される、請求項18に記載のSRAMセル。
【請求項２１】
書込み動作中に、前記プルアップ手段のドライブ強度が、書込みスタティックノイズマージンパラメータを改善するために低減される、請求項18に記載のSRAMセル。
【請求項２２】
前記第1の制御手段が、ビット線方向に対して直角の方向に経路指定され、前記第2および第3の制御手段が、前記ビット線方向と同じ方向に経路指定される、請求項17に記載のSRAMセル。
【請求項２３】
少なくとも1つの半導体ダイに組み込まれた、請求項17に記載のSRAMセル。
【請求項２４】
セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項17に記載のSRAMセル。
【請求項２５】
スタティックランダムアクセスメモリ(SRAM)セルを形成する方法であって、
相補的な2進値を記憶するように複数の記憶ノードを構成するためのステップと、
前記記憶ノードとの間で前記相補的な2進値を送信するように、ビット線を前記記憶ノードに結合するためのステップと、
前記記憶ノードを正の電源電圧に接続するために、プルアップデバイスを前記記憶ノードに結合するためのステップと、
前記記憶ノードを負の電源電圧に接続するために、プルダウンデバイスを前記記憶ノードに結合するためのステップと、
前記記憶ノードを前記ビット線に接続するために、パスゲートデバイスを前記記憶ノードに結合するためのステップと、
第1の制御信号と第2の制御信号の両方を使って、前記パスゲートデバイスの各々のドライブ強度を調整するために、前記第1の制御信号を前記パスゲートデバイスの各々に、および前記第2の制御信号を前記パスゲートデバイスの各々に結合するためのステップと、
前記プルアップデバイスのドライブ強度を調整するために、第3の制御信号を前記プルアップデバイスに結合するためのステップと、
前記各プルダウンデバイスのバックゲートとフロントゲートとを前記プルダウンデバイスに対応する前記複数の記憶ノードのうちの１つの記憶ノードへ結合するステップとを含む方法。
【請求項２６】
IG-FinFETトランジスタペアを使用して、前記プルアップデバイス、プルダウンデバイスおよびパスゲートデバイスを形成するためのステップを含む、請求項25に記載の方法。
【請求項２７】
読取り動作および書込み動作中に前記第1の制御信号を高電圧状態に維持するためのステップと、書込み動作中に前記第2の制御信号を高電圧状態に維持するためのステップと、スタンバイモードおよび書込み動作中に前記第3の制御信号を高電圧状態に維持するためのステップとを含む、請求項26に記載の方法。
【請求項２８】
読取り動作中に、前記パスゲートデバイスのドライブ強度を低減し、そうすることによって読取りスタティックノイズマージンパラメータを改善するためのステップを含む、請求項27に記載の方法。
【請求項２９】
書込み動作中に、前記プルアップデバイスのドライブ強度を低減し、そうすることによって書込みスタティックノイズマージンパラメータを改善するためのステップを含む、請求項27に記載の方法。
【請求項３０】
前記第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、前記第2および第3の制御信号が、前記ビット線方向と同じ方向に経路指定される、請求項25に記載の方法。
【請求項３１】
前記SRAMセルが少なくとも1つの半導体ダイに組み込まれる、請求項25に記載の方法。
【請求項３２】
前記SRAMセルが、前記SRAMセルが統合されたセットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定ロケーションデータユニット、およびコンピュータからなる群から選択されたデバイスに組み込まれる、請求項25に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施形態は、スタティックランダムアクセスメモリ(SRAM)ビットセルを対象としている。より詳細には、例示的な実施形態は、独立ゲートFinFET(IG-FinFET)アーキテクチャを使用する高安定SRAMセルを対象とする。
【背景技術】
【０００２】
SRAMは通常、速度および低出力が要件となる用途に使用されている。SRAMセルは高速であり、ダイナミックランダムアクセスメモリ(DRAM)セルの場合と同様に、動的に更新する必要がない。従来のSRAMセルの構造は通常、4つの相補型金属酸化物半導体電界効果トランジスタ(相補型MOSFETまたはCMOSトランジスタ)から形成されている交差結合された2つのインバータを含む。交差結合されたインバータは、相補的な2進値の「0」および「1」を表す2つの安定状態を有する基本的な記憶素子を形成する。「アクセストランジスタ」と呼ばれるさらなる2つのトランジスタが、読取り動作および書込み動作時に記憶素子へのアクセスを制御する働きをする。したがって、従来のSRAMセルアーキテクチャは、6つのトランジスタを含み、一般に6T SRAMセルと呼ばれる。
【０００３】
図1は従来の6T SRAMセル100を示している。この記憶素子は、トランジスタM1〜M4を備える。ノードQおよびQCは、相補的な2進値をホールドする。セル100に対する書込み動作は、ワード線WLを正の電源電圧VDDに駆動することによって開始される。アクセストランジスタM5およびM6が、相補的なビット線BLおよびBLC上の値を記憶素子に伝える。読取り動作時には、BLおよびBLCがどちらも、事前に定められた値にプリチャージされ、または浮動したままにされる。ワード線がアクティブ化されると、記憶素子に記憶されている相補的な値が一方のビット線を放電させるように働く。センス増幅器(図示せず)が高速に、放電されたビット線上の値を負の電源電圧VSSに駆動し、それに応じて相補的なビット線をVDDに駆動する。
【０００４】
デバイスサイズが縮小することによって、従来のSRAMアーキテクチャにおいて利用されるMOSFETは、閾値下の漏れ電流の増大などの短チャネル効果を被っている。さらに、電源電圧および閾値電圧が、電力消費を低く保つように低下されるのにしたがって、SRAMセルに記憶されるデータの安定性が影響を受ける。従来のMOSFET構造のこれらの欠点をなくすために、過去にはマルチゲート電界効果トランジスタ(MuGFET)が探求されてきた。MuGFETは、複数のゲートが単一ゲート電極によって制御され得るように、単一デバイスに複数のゲートを組み込む。そのようなマルチゲートデバイス内のチャネルは、いくつかのゲートで囲まれ、漏れ電流の抑制、および対応する電力消費減少につながる。従来のMOSFETは平坦であるが、マルチゲートデバイスは非平坦構造である。
【０００５】
FinFETとは、マルチゲートデバイスであり、その中でチャネルは、薄膜シリコン「フィン」に巻き付けられ、そうすることによって(平坦なSi面ではなく)デバイスの本体を形成する。フィンの寸法により、デバイスの有効チャネル長が決まる。短チャネル効果は、フィンを非常に狭くすることによって抑制される。独立ゲート(IG)FinFETは、共通の本体を共有する、並列に接続された2つの単一ゲートMOSFETに類似している。
【０００６】
いくつかのパラメータが、SRAMセルの安定性を調べるのに適している。これらのパラメータについて、図1の従来のSRAMセルを参照して最初に説明するが、これらのパラメータは、IG-FinFET SRAM構造に容易に拡張可能である。トランジスタM2およびM4は、記憶ノードQおよびQCが正の電源電圧VDDまでプルアップされることを可能にするプルアップ(PU)論理を備える。同様に、トランジスタM1およびM3は、ノードQおよびQCを負の電源電圧VSSに接続するためのプルダウン(PD)論理を備える(VSSは、接地電圧に接続され得る)。アクセストランジスタM5およびM6は、パスゲート(PG)トランジスタとも呼ばれる。SRAMセルのPU、PDおよびPG構成要素の相対強度により、セルの書込み可能性およびデータ安定性などの要因が決まる。概して、トランジスタの強度は、デバイスを流れる電流の規模を指し、トランジスタのトランジスタサイズおよびゲート電圧に比例する。
【０００７】
隣接し合うセルにおける漏れ電流、電圧摂動、切替え活動およびそのような他のシステムノイズは、SRAMセル中のデータの安定性に影響を与える。時には、特定のセルが読取りまたは書込み動作用に選択されていない場合であっても、ノイズが、セルに記憶されたデータを偽状態に「反転させる」のに十分なだけ高い場合がある。セルの状態を逆転または反転するのに必要とされる最小DC電圧擾乱は、スタティックノイズマージン(SNM)として知られている。ホールドスタティックノイズマージン(HSNM)は、ホールドまたはスタンバイモードにおけるセルのSNMを指す。図1を参照すると、増大VDD-Cell電圧は概して、増大HSNMという影響を有する。
【０００８】
パラメータ「α」は、PGとPUの強度の比(「PG/PU」として表される)を示す。PU強度を減少させ、PG強度を増大させることにより、BLおよびBLCの値が記憶ノードに容易に書き込まれるようになることがわかる。書込みスタティックノイズマージン(WNM)は、書込みモードにおけるセルのSNMを指す。したがって、SRAM回路のWNMは、αに比例して変化する。α(=PG/PU)で示されるように、WNMは、PGを増大させ、かつ/またはPUを減少させることによって改善され得る。
【０００９】
パラメータ「β」は、PDとPGの強度の比(「PD/PG」として表される)を示す。PG強度を減少させ、PD強度を増大させることにより、QおよびQCの値がビット線まで容易に読み取られるようになることがわかる。読取りスタティックノイズマージン(RSNM)は、読取りモードにおけるセルのSNMを指す。SRAM回路のRSNMは、βに比例して変化する。β(=PD/PG)で示されるように、RSNMは、PDを増大させ、かつ/またはPGを減少させることによって改善され得る。
【００１０】
上述の説明から、PU、PDおよびPG構成要素の強度の変化は、セルのHSNM、RSNMおよびWNMの間での複雑なトレードオフを伴うことが理解されよう。図2Aは、従来のタイドゲートSRAM(TG-SRAM)セルを示す。TG-SRAMセルは、二重ゲートSRAM(DG-SRAM)セルの基本構造を有する。TG-SRAM内の各トランジスタの二重ゲート内の両方のゲートは連結され、したがってTG-SRAMセルの動作は、図1の従来の6T SRAMのものと同様である。
【００１１】
PGデバイスのバックゲートへのフィードバック機構によってセル安定性を増すための技法が、参照によって本明細書に組み込まれている、Guoら、「FinFET-Based SRAM Design」、Symp. ISLPED、2005年、2〜7頁(これ以降、「Guo」)において提案されている。Guoは、上述したように、ゲートをより良好に制御し、閾値下の漏れ電流を下げるために、FinFETベースのSRAMセルを使用している。Guoは、PGデバイスのバックゲートを制御することによって、セルのβ比を改善しようと試みている。PGデバイスのバックゲートは、RSNMを改善するために、図2Bに示すように、記憶ノードをバックゲートに接続することによって制御される。ただし、記憶ノードをバックゲートに接続すると、セルのα比を低減させてしまい、WNMが悪化する。WNMを改善するために、Guoは、電圧、すなわちVDD-Cellを低下させることを提案している。
【００１２】
図3は、Guoによる、セルによって形成されるSRAMアレイの概略図を示す。ビット線BLおよびBLBは、図3において垂直方向に配設されるように示されており、ワード線WLは、水平方向に配設されている。「選択」BLおよびBLBに接続されたセルのVDD-Cellは、書込み動作中に低下され、それによってPUドライブ強度を低減させる。その結果、選択セルのα比(PG/PU)が改善される。
【００１３】
ただし、図3の半選択セル(2)(水平選択され、垂直選択されない)のVDD-Cellも低減され、このことは、半選択セル(2)についてのHSNMを低下させるという影響をもつ。したがって、Guoは、SRAMセルのRSNMを改善することを試みているが、HSNMは悪化する。したがって、Guoの設計には2つの欠点がある。第1に、VDD-Cellを制御することは非常に困難であり、SRAMアレイ中の多くの変化の影響を受けやすい。第2に、VDD-Cellを低下させることには、上述したように、HSNMを低下させるという影響がある。
【００１４】
図7は、従来のTG-SRAMセルおよびGuoのSRAMセルのRSNM値についてのバタフライ転送曲線(BTC)を示す。BTCとは、「0」および「1」からなる、書込み動作中の記憶ノード電圧のプロットである。SNMは、BTCの内側に収まる最も大きい正方形によって測定される。図7によって示されるように、Guoの回路は、従来のTG-SRAM回路と比較して、RSNMを85.4mv改善させる。図8は、同様に、従来のTG-SRAM回路およびGuoの回路のWNMについてのBTCを示す。WNMは、VDD-Cell電圧の低下により、34.1mv改善されることが観察できよう。図9は、従来のTG-SRAMおよびGuoの回路についてのHSNM値のBTCを示す。GuoのHSNM半選択セルは、従来のTG-SRAMセルのものよりも41.4mv低いことが観察される。
【００１５】
従来のTG-SRAMおよびGuoの問題に対処するための代替方式が、参照によって本明細書に組み込まれている、Liuら、「An Independent-Gate FinFET SRAM Cell for High Data Stability and Enhanced Integration Density」、IEEE SOC Conference、2007年、68〜69頁(これ以降、「Liu」)において提案されている。LiuのSRAMセルは、図4に示されている。Liuは、FinFETベースの構造を使用しており、この構造では、PU、PDおよびPG構成要素の各々が、独立制御可能ゲートを有する2つのトランジスタを使用する。これにより、それぞれの強度の制御が改善される。
【００１６】
Liuは、従来のワード線制御信号(たとえば、図1のWL)ではなく、図4に示すように、制御信号「RW」および「W」を使って、読取りおよび書込み動作を制御している。信号RWは、読取り動作と書込み動作の両方の間にハイにホールドされ、信号Wは、書込み動作中のみハイである。したがって、読取り中は、RWはハイであり、Wはローである。したがって、読取り中、PG1およびPG2は導通しているが、各ペア中の2つのトランジスタのうち一方のみ(フロントトランジスタ)の強度により、PGは低い値に維持されることが可能になる。PDおよびPU(すなわちPD1、PD2、PU1およびPU2)は定数値に維持され、したがってβ(=PD/PG)が増大させられ、セルのRSNMも対応してハイである。
【００１７】
Liuにおける書込み動作中、RWとWの両方がハイであり、各ペアPG1およびPG2中の両方のトランジスタが導通中にされる。このモードにおいて、Liuにおける各構成要素が、従来のSRAMにおける単一トランジスタと比較して、トランジスタペアで本質的に置き換えられるので、セルのPU、PDおよびPG構成要素の相対強度は、従来のSRAMのものと同様であることがわかる。したがって比、すなわちα(=PG/PU)は、従来のTG-SRAMのものに匹敵し、それに対応して、LiuのWNMには改善は見られない。スタンバイモードにおいて、RW信号とW信号の両方はローのままであり、そうであることによって、LiuのHSNMは、従来のTG-SRAMのものと同じである。
【００１８】
これらの技法は、これらのパラメータのうち1つまたは2つを改善するが、残りのパラメータを悪化させ、および/または改善しないという犠牲を払っている。
【先行技術文献】
【非特許文献】
【００１９】
【非特許文献１】Guoら、「FinFET-Based SRAM Design」、Symp. ISLPED、2005年、2〜7頁
【非特許文献２】Liuら、「An Independent-Gate FinFET SRAM Cell for High Data Stability and Enhanced Integration Density」、IEEE SOC Conference、2007年、68〜69頁
【発明の概要】
【発明が解決しようとする課題】
【００２０】
したがって、当該分野において、スタンバイ動作モードにおける安定性を低下させることなく、読取り、書込み動作モード中のSRAM回路のSNMを改善するための技法が必要とされている。
【課題を解決するための手段】
【００２１】
例示的な実施形態は、独立ゲートFinFET(IG-FinFET)アーキテクチャを使用する、高安定SRAMセルのためのシステムおよび方法を対象とする。SRAMセルの例示的な実施形態は、HSNMを低下させることなく、RSNMおよびWNMなどのパラメータによって実証されるように、従来のSRAMセルよりも安定性を改善させる。
【００２２】
たとえば、例示的な実施形態は、相補的な2進値を記憶するように構成された記憶ノードペアと、記憶ノードとの間で相補的な2進値を送信するように構成されたビット線ペアと、記憶ノードを正の電源電圧に結合するように構成されたプルアップデバイスペアと、記憶ノードを負の電源電圧に結合するように構成されたプルダウンデバイスペアと、記憶ノードをビット線に結合するように構成されたパスゲートデバイスペアと、パスゲートデバイスのドライブ強度を調整するように構成された第1の制御信号および第2の制御信号であって、第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、第2の制御信号が、ビット線方向と同じ方向に経路指定される、第1の制御信号および第2の制御信号と、プルアップデバイスのドライブ強度を調整するための第3の制御信号であって、第3の制御信号が、ビット線方向と同じ方向に経路指定される、第3の制御信号とを備えるSRAMセルを対象とする。
【００２３】
別の例示的な実施形態は、相補的な2進値を記憶するように記憶ノードペアを構成するステップと、記憶ノードとの間で相補的な2進値を送信するために、ビット線ペアを記憶ノードに結合するステップと、記憶ノードを正の電源電圧に接続するために、プルアップデバイスペアを記憶ノードに結合するステップと、記憶ノードを負の電源電圧に接続するために、プルダウンデバイスペアを記憶ノードに結合するステップと、記憶ノードをビット線に接続するために、パスゲートデバイスペアを記憶ノードに結合するステップと、パスゲートデバイスのドライブ強度を調整するために、第1の制御信号および第2の制御信号をパスゲートデバイスに結合するステップであって、第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、第2の制御信号が、ビット線方向と同じ方向に経路指定されるステップと、プルアップデバイスのドライブ強度を調整するために、第3の制御信号をプルアップデバイスに結合するステップであって、第3の制御信号が、ビット線方向と同じ方向に経路指定されるステップとを含む、SRAMセルを形成する方法を対象とする。
【００２４】
さらに別の例示的な実施形態は、相補的な2進値を記憶するための記憶手段と、記憶手段との間で相補的な2進値を送信するためのビット線アクセス手段と、記憶手段を正の電源電圧に結合するためのプルアップ手段と、記憶手段を負の電源電圧に結合するためのプルダウン手段と、記憶手段をビット線アクセス手段に結合するためのパスゲート手段と、パスゲート手段のドライブ強度を調整するための第1の制御手段および第2の制御手段であって、第1の制御手段が、ビット線方向に対して直角の方向に経路指定され、第2の制御手段が、ビット線方向と同じ方向に経路指定される手段と、プルアップ手段のドライブ強度を調整するための第3の制御手段であって、第3の制御手段が、ビット線方向と同じ方向に経路指定される手段とを備えるSRAMセルを対象とする。
【００２５】
別の例示的な実施形態は、相補的な2進値を記憶するように記憶ノードペアを構成するためのステップと、記憶ノードとの間で相補的な2進値を送信するために、ビット線ペアを記憶ノードに結合するためのステップと、記憶ノードを正の電源電圧に接続するために、プルアップデバイスペアを記憶ノードに結合するためのステップと、記憶ノードを負の電源電圧に接続するために、プルダウンデバイスペアを記憶ノードに結合するためのステップと、記憶ノードをビット線に接続するために、パスゲートデバイスペアを記憶ノードに結合するためのステップと、パスゲートデバイスのドライブ強度を調整するために、第1の制御信号および第2の制御信号をパスゲートデバイスに結合するためのステップであって、第1の制御信号が、ビット線方向に対して直角の方向に経路指定され、第2の制御信号が、ビット線方向と同じ方向に経路指定されるステップと、プルアップデバイスのドライブ強度を調整するために、第3の制御信号をプルアップデバイスに結合するためのステップであって、第3の制御信号が、ビット線方向と同じ方向に経路指定されるステップとを含む、SRAMセルを形成する方法を対象とする。
【００２６】
添付の図面は、実施形態の説明を助けるために提示され、実施形態の限定ではなく実施形態の説明のためのみに提供される。
【図面の簡単な説明】
【００２７】
【図１】従来のSRAMセルを示す図である。
【図２Ａ】従来のTG-SRAMセルを示す図である。
【図２Ｂ】従来技術GuoによるSRAMセルを示す図である。
【図３】従来技術GuoによるSRAMアレイを示す図である。
【図４】従来技術LiuによるIG-FinFET SRAMセル設計を示す図である。
【図５】例示的な実施形態によるIG-FinFET SRAMセルを示す図である。
【図６】半選択問題が回避される、例示的な実施形態によるセルを備えるSRAMアレイを示す図である。
【図７】従来のTG-SRAM、およびGuoによるSRAMセルのRSNM値を比較するためのBTCを示す図である。
【図８】従来のTG-SRAM、およびGuoによるSRAMセルのWNM値を比較するためのBTCを示す図である。
【図９】従来のTG-SRAM、およびGuoによるSRAMセルのHSNM値を比較するためのBTCを示す図である。
【図１０】従来のTG-SRAM、Liuによる従来技術設計、および例示的な実施形態のRSNM、WNMおよびHSNM値を比較する図表を示す図である。
【図１１】図10の表に示す値の棒グラフを示す図である。
【図１２】ある実施形態によるSRAMセルを形成する方法を示すフローチャートである。
【発明を実施するための形態】
【００２８】
本発明の態様は、以下の説明および特定の実施形態を対象とする関連する図面において、開示される。本発明の範囲から逸脱することなく代替的な実施形態を考案することができる。さらに、様々な実施形態の関連する詳細を不明瞭にしないように、様々な実施形態のよく知られている要素については詳細に説明しないか、または省略する。
【００２９】
「例示的」という語は、「例、実例、または具体例としての役割を果たすこと」を意味するように本明細書において用いられている。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されない。同様に、「実施形態」という用語は、すべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
【００３０】
本明細書で使用する用語は、特定の実施形態を説明するためのものにすぎず、実施形態を限定するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「含む(comprises)」、「含んでいる(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されたい。
【００３１】
さらに、多くの実施形態が、たとえば、コンピューティングデバイスの要素によって実行すべき一連のアクションに関して説明される。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つもしくは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実行できることが認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能を実行させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で完全に具現化されるものと見なすことができる。したがって、様々な実施形態の様々な態様は、すべてが請求する主題の範囲内に入ることが企図されているいくつかの異なる形式で実施され得る。さらに、本明細書で説明する実施形態ごとに、任意のそのような実施形態の対応する形式を、たとえば、記載のアクションを実行する「ように構成された論理」として本明細書で説明することがある。
【００３２】
前述したように、Guoなどの従来技術技法は、SRAMセル内のPG回路のバックゲートを制御することによって、RSNMを改善することを探求するが、WNMが悪化しないように保つのに利用されるVDD-Cell電圧低下によるHSNMの低減という犠牲を払う。一方、Liuは、読取り動作中のRSNMを改善するが、WNMは改善されていない。したがって、例示的な実施形態は、HSNMが劣化から実質的に保護されると同時に、RSNMおよびWNMの改善を対象とする。
【００３３】
図5は、例示的な一実施形態である。図5に示すように、SRAMセル50は、独立制御可能なPU、PDおよびPG回路を備える。これらの回路の各々は、独立制御可能なゲートを有するIG-FinFETによって形成されるトランジスタペアを備える。制御信号「SW」は、PUデバイスPU51およびPU52内のIG-FinFETのバックゲート電位を制御する。信号SWは、スタンバイおよび書込み動作モード中はハイである。
【００３４】
制御信号「RW」は、PGデバイスPG51およびPG52内のIG-FinFETのフロントゲート電位を制御する。制御信号「W」は、2つのペアの他のトランジスタ(バックゲート)を制御する。信号RWは、読取りおよび書込み動作中にハイであるが、信号Wは、書込み動作中のみハイである。
【００３５】
SRAM50における書込み動作は、3つすべての信号、すなわちSW、RWおよびWをハイに駆動することで進む。SWをハイに駆動することは、PU51およびPU52のIG-FinFETトランジスタのバックゲートをオフにするという影響をもつ。したがって、フロントゲートは、書込み動作中は導通しており、セルのPU強度はそれに対応して低減される。一方、PGデバイスPG51およびPG52の両方のトランジスタは、書込み中に導通している。したがって、PG強度が高い値に維持され、PU強度が低下されると、比α(=PG/PU)と、それに対応して、回路のWNMとが増大される。したがって、SRAM50は、書込みモードにおける高いWNMおよび書込み可能性の改善を達成する。
【００３６】
読取り動作中、信号RWがハイである間、SWとWの両方がローにされる。その結果、PG51およびPG52のフロントゲートのみが「オン」であり、それによって、PGの強度が低減するが、PDおよびPUの強度は変化しない。したがって、β(=PD/PG)が増大し、それに対応して、SRAMセルのRSNMも増大される。
【００３７】
スタンバイモードでは、SWはハイであり、RWおよびWはローに維持される。したがって、PU51およびPU52のバックゲートがオフにされ、そうすることによって、PUの強度を減少させる。RWおよびWがローなので、PGデバイスPG51およびPG52は導通中ではなく、SRAM記憶素子はビット線から絶縁される。PUのドライブ強度はわずかに減少されるだけなので、HSNM劣化は些細である。
【００３８】
図6は、上記セクションで説明した例示的な実施形態によるセルを備えるSRAMアレイを示す。図示するビット線BLおよびBLBは、垂直方向に配設される。制御信号SWおよびWは、これ以降は「垂直」方向と呼ばれる、ビット線と同じ方向に経路指定される。制御信号RWは、これ以降は「水平」方向と呼ばれる、ビット線に対して直角の方向に経路指定される。SRAMセル60は、例示的な書込み動作中の選択セルである。セル62は、水平選択されているが垂直選択されておらず、セル64は、垂直選択されているが水平選択されていない。セル62および64は、「半選択セル」と呼ばれる。セル62は、読取り動作モードで動作し、セルはホールド状況にある。2進値「0」および「1」が、読取りおよび書込み動作中に指示される。値「f1」は、「1」という浮動電圧値を指し、「D、D'」は、相補的なデータ値を指示するのに使われる。例示的な実施形態は有利には、制御信号SWおよびWを垂直に経路指定することによって、半選択セルに関連付けられた問題を回避する。
【００３９】
セル62に注目すると、セルが属す列が選択されていないので、ビット線が浮動している。信号RWは、前述したように水平に経路指定され、したがってRWは、書込み動作中に選択セル60と半選択セル62の両方についてハイにされる。ただし、セル62が選択列中にないので、信号SWおよびWはセル62についてローに維持される。既存の技法は、セル62を半選択読取り問題にあわせてしまうが、例示的な実施形態はこの問題を回避する。SWおよびWがローであり、RWのみがハイなので、セル62のPGデバイスの強度が低減される。したがって、αは低く、それゆえセル62のRSNMは高い値である。言い換えると、セルは、読取り動作中は安定しており、偽の読取り動作が防止される。
【００４０】
セル64について、SWおよびWは、垂直に駆動され、セルが選択列中にあるのでハイであるが、RWはローである。したがって、各PGデバイスのバックゲートのみがわずかに導通しており、pチャネルPUデバイスもわずかに弱められる。ただし、PGデバイスを流れる電流は、この場合無視することができ、わずかに弱まったPUデバイスは、HSNMに些細な影響しか与えない。したがって、非選択セル64は、例示的な実施形態における半選択問題によって影響を受けるのを防止される。
【００４１】
要するに、上述した例示的な実施形態は、回路のHSNMが悪化を被ることなく、WNMおよびRSNMを改善する。LiuのSRAM回路と、SRAMセル50の例示的な実施形態との間での、3つすべてのSNMパラメータ、すなわちRSNM、WNMおよびHSNMの比較を、図10の表に示す。
【００４２】
図10において、Liuは、RSNMについての2つの異なるエントリ(RSNM1およびRSNM2)をもち、セル50は、HSNMについての3つの異なるエントリ(HSNM1、HSNM2、およびHSNM3)をもつ。信号「SW」は、スタンバイモードと書込み動作の両方においてハイである。したがって、書込み動作中、PUのバックゲートはオフにされ、PGはフルにオンにされる。PUの弱まった駆動強度により、α比は増大され、したがってセル50のWNMは、従来のTG-SRAMおよびLiuのものと比較して改善される。
【００４３】
読取り動作中、PGは、Liuと同じように動作する。一方、SWはローであり、したがって両方のPUのバックゲートがオンにされ、バックゲートのみがオンにされている一方のPUを通る漏れ電流を引き起こす。ただし、漏れ電流は、無視することができ、正常読取り動作を損なうことはない。したがって、セル50のRSNMは、LiuのRSNM1に匹敵する。
【００４４】
スタンバイモード中、SWはハイであり、したがってPUのバックゲートはオフにされる。PUの弱まった駆動強度により、セル50のホールドスタティックノイズマージン(HSNM)は、従来のTG-SRAMのものと比較して、わずかに劣化される。ただし、HSNM劣化は、後で説明するように、無視することができる。
【００４５】
セルはすべて、図10に示すように、4つの異なるケース、すなわち選択セル(SLC)、水平選択および垂直半選択セル(HSLC 1)、垂直選択および水平半選択セル(HSLC 2)、ならびに非選択セル(USLC)に分類される。Liuとは対照的に、Wは、垂直に配設され、BLが選択されている場合のみハイである。Wは、HSLC 1(セル62)についてローなので、書込み動作中のHSLC 1(セル62)についてのRSNMは、読取り動作中のRSNMと同じである。したがって、セル50は、書込み動作中にHSLC 1についてRSNM劣化を被らない。読取りおよび書込み動作中、HSLC 2およびUSLCの安定性は、PGがバックゲートによって完全にオフにされ、または半分オンにされるので、HSNMによって評価される。読取りおよび書込み動作中のUSLCについてのHSNM2、ならびに書込み動作中のHSLC 2についてのHSNM3は、スタンバイモード中のHSNM1とほぼ同じである。これらの結果は、図11のグラフにも示されている。したがって、例示的な実施形態は、読取り、書込みおよびスタンバイ動作モード中の安定性および高いノイズマージンを達成する。
【００４６】
実施形態は、本明細書で開示されるプロセス、機能および/またはアルゴリズムを実行するための様々な方法を含むことが理解されよう。たとえば、図12に示すように、ある実施形態は、相補的な2進値を記憶するように記憶ノードペアを構成すること(ブロック1202)を含む、SRAMセルを形成する方法を含み得る。次に、ブロック1204で、記憶ノードとの間で相補的な2進値を送信するために、ビット線ペアを記憶ノードに結合する。ブロック1206で、記憶ノードを正の電源電圧に接続するために、プルアップデバイスペアを記憶ノードに結合する。ブロック1208に進み、記憶ノードを負の電源電圧に接続するために、プルダウンデバイスペアを記憶ノードに結合し、ブロック1210で、記憶ノードをビット線に接続するために、パスゲートデバイスペアを記憶ノードに結合する。次に、ブロック1212で、パスゲートデバイスのドライブ強度を調整するために、第1の制御信号および第2の制御信号をパスゲートデバイスに結合し、ここで第1の制御信号は水平に経路指定され、第2の制御信号は垂直に経路指定される。最後に、ブロック1214で、プルアップデバイスのドライブ強度を調整するために、第3の制御信号をプルアップデバイスに結合し、ここで第3の制御信号は垂直に経路指定される。
【００４７】
情報および信号は、多種多様な技術および技法のいずれかを使用して表すことができることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
【００４８】
さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者なら、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
【００４９】
本明細書で開示した実施形態と関連して説明した方法、シーケンス、および/またはアルゴリズムは、ハードウェアで直接実施され得るか、プロセッサによって実行されるソフトウェアモジュールで実施され得るか、またはその2つの組合せで実施され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。
【００５０】
したがって、実施形態は、高安定SRAMアーキテクチャにおいて(IG-FinFET)アーキテクチャを使用するための方法を実施するコンピュータ可読媒体を含むことができる。したがって、様々な実施形態は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も実施形態中に含まれる。
【００５１】
本開示の実施形態は、試験および特性評価のための、メモリおよびオンチップ回路を含む能動的な集積回路を含む、任意のデバイスにおいて適切に利用され得る。
【００５２】
前述の開示されたデバイスおよび方法は、通常、コンピュータ可読記憶媒体に保存されるGDSIIおよびGERBERコンピュータファイルとなるように、設計され構成される。次いでこれらのファイルは、これらのファイルに基づいてデバイスを製造する製造担当者に与えられる。得られる製品は半導体ウェハであり、このウェハは次いで、半導体ダイに切断され、半導体チップにパッケージングされる。そして、このチップが、上で説明されたデバイスで利用される。
【００５３】
上記の開示は例示的な実施形態を示すが、添付の特許請求の範囲によって定義される本発明の範囲から逸脱することなく、本明細書において様々な変更および改変がなされ得ることに留意されたい。本明細書で説明した実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実行されなくてもよい。さらに、様々な実施形態の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
【符号の説明】
【００５４】
50  SRAMセル、SRAM
PU51  PUデバイス
PU52  PUデバイス
PG51  PGデバイス
PG52  PGデバイス
60  SRAMセル、セル
62  セル
64  セル
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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