(57)【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、前記方法は、
基板の上に配列され、部分的に完成した１つ以上の電界効果トランジスタ（ＦＥＴ）デバイスの上に、応力誘起層を形成するステップであって、前記部分的に完成した１つ以上のＦＥＴデバイスは、犠牲ダミーゲート構造を含む、前記ステップと、
前記応力誘起層を平坦化し前記犠牲ダミーゲート構造を除去するステップと、
前記部分的に完成した１つ以上のＦＥＴデバイスのチャネル領域に対する、前記応力誘起層による初期の印加応力の値から、前記印加応力の値を向上させるよう、前記応力誘起層の紫外線（ＵＶ）硬化を、前記応力誘起層を平坦化し前記犠牲ダミーゲート構造を除去する前記ステップの後に実施するステップと、
を含む方法。
【請求項２】
前記応力誘起層は、引張窒化物層を含み、前記部分的に完成した１つ以上のＦＥＴデバイスは、ｎ型ＦＥＴ（ＮＦＥＴ）デバイスを含む、請求項１に記載の方法。
【請求項３】
前記犠牲ダミーゲート構造を除去する前記ステップによって画定されたトレンチを、１つ以上の金属ゲート層により充填するステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記１つ以上の金属ゲート層を平坦化するステップをさらに含む、請求項３に記載の方法。
【請求項５】
前記ＵＶ硬化は、前記トレンチを充填する前記ステップおよび前記１つ以上の金属ゲート層を平坦化するステップの後に実施される、請求項３に記載の方法。
【請求項６】
前記応力誘起層および前記トレンチに台形形状を帯びさせるよう、前記ＵＶ硬化は、前記トレンチを前記１つ以上の金属ゲート層により充填するステップより前に実施される、請求項３に記載の方法。
【請求項７】
前記トレンチの前記台形形状は、前記トレンチが、その下端部においてより狭く、その上端部においてより広いような形状である、請求項６に記載の方法。
【請求項８】
前記１つ以上の金属ゲート層により充填する前記ステップより前に、置換高誘電率（ｈｉｇｈ−ｋ）層を前記トレンチ内に形成するステップをさらに含む、請求項３に記載の方法。
【請求項９】
半導体構造を形成する方法であって、前記方法は、
基板の上に配列され、部分的に完成した１つ以上のｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスの上に、引張窒化物層を形成するステップであって、前記部分的に完成した１つ以上のＮＦＥＴデバイスは、ポリシリコン犠牲ダミーゲート構造を含む、前記ステップと、
前記引張窒化物層を平坦化し前記ポリシリコン犠牲ダミーゲート構造を除去するステップと、
前記ポリシリコン犠牲ダミーゲート構造を除去する前記ステップによって画定されたトレンチを、１つ以上の金属ゲート層により充填するステップと、
前記１つ以上の金属ゲート層を平坦化するステップと、
前記引張窒化物層を平坦化し、前記ポリシリコン犠牲ダミーゲート構造を除去し、前記１つ以上の金属ゲート層を平坦化するステップの後に、前記部分的に完成した１つ以上のＮＦＥＴデバイスのチャネル領域に対する、前記引張窒化物層による初期の印加応力の値から、前記印加応力の値を向上させるよう、前記引張窒化物層の紫外線（ＵＶ）硬化を実施するステップと、
を含む方法。
【請求項１０】
前記引張窒化物層は、窒化ケイ素層を含む、請求項９に記載の方法。
【請求項１１】
前記引張窒化物層による前記初期の印加応力は、０．７ギガパスカル（ＧＰａ）のオーダであり、前記印加応力の前記向上した値は、１．６ＧＰａのオーダである、請求項１０に記載の方法。
【請求項１２】
前記１つ以上の金属ゲート層は、窒化チタン、窒化タンタル、チタンアルミニウム、窒化チタンアルミニウム、タンタルアルミニウム、窒化タンタルアルミニウム、ハフニウムシリコン合金、窒化ハフニウム、および炭化タンタルのうちの１つ以上を含む、請求項９に記載の方法。
【請求項１３】
前記１つ以上の金属ゲート層により充填する前記ステップより前に、置換高誘電率（ｈｉｇｈ−ｋ）層を前記トレンチ内に形成するステップであって、前記ｈｉｇｈ−ｋ層は、酸化ハフニウム（ＨｆＯ２）を、ＳｉＯ２界面層とともに含む、前記ステップと、
前記ｈｉｇｈ−ｋ層を、その緻密化のためにアニールするステップと、
をさらに含む、請求項９に記載の方法。
【請求項１４】
半導体構造を形成する方法であって、前記方法は、
基板の上に配列され、部分的に完成した１つ以上のｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスの上に、引張窒化物層を形成するステップであって、前記部分的に完成した１つ以上のＮＦＥＴデバイスは、ポリシリコン犠牲ダミーゲート構造を含む、前記ステップと、
前記引張窒化物層を平坦化し前記ポリシリコン犠牲ダミーゲート構造を除去するステップと、
前記引張窒化物層を平坦化し前記ポリシリコン犠牲ダミーゲート構造を除去するステップの後に、前記部分的に完成した１つ以上のＮＦＥＴデバイスのチャネル領域に対する、前記引張窒化物層による初期の印加応力の値から、前記印加応力の値を向上させるよう、前記引張窒化物層の紫外線（ＵＶ）硬化を実施するステップと、
前記ＵＶ硬化の後、前記ポリシリコン犠牲ダミーゲート構造を除去する前記ステップによって画定されたトレンチを、１つ以上の金属ゲート層により充填するステップと、
前記１つ以上の金属ゲート層を平坦化するステップと、
を含む方法。
【請求項１５】
半導体構造を形成する方法であって、前記方法は、
基板の上に配列され、部分的に完成した１つ以上のｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスの上に、引張窒化物層を形成するステップであって、前記部分的に完成した１つ以上のＮＦＥＴデバイスは、ポリシリコン犠牲ダミーゲート構造を含む、前記ステップと、
前記引張窒化物層を平坦化し前記ポリシリコン犠牲ダミーゲート構造を除去するステップと、
前記部分的に完成した１つ以上のＮＦＥＴデバイスのチャネル領域に対する、前記引張窒化物層による初期の印加応力の値から、前記印加応力の値を向上させるよう、前記引張窒化物層の紫外線（ＵＶ）硬化を実施するステップと、
前記ＵＶ硬化の後、前記ポリシリコン犠牲ダミーゲート構造を除去する前記ステップによって画定されたトレンチを、１つ以上の金属ゲート層により充填するステップと、
前記１つ以上の金属ゲート層を平坦化するステップと、
を含み、
前記ＵＶ硬化は、前記引張窒化物層および前記トレンチに台形形状を帯びさせる、方法。
【請求項１６】
前記トレンチの前記台形形状は、前記トレンチが、その下端部においてより狭く、その上端部においてより広いような形状である、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、半導体デバイスの製造に関し、特に、置換ゲート・トランジスタの作製における紫外線（ＵＶ：ｕｌｔｒａｖｉｏｌｅｔ）硬化の引張応力（ｔｅｎｓｉｌｅ  ｓｔｒｅｓｓ）利得を保持する方法および構造に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ）は、アナログおよびデジタル電気信号の両方に関するスイッチング、増幅、フィルタリング、およびその他のタスクのために、電子産業において広く使用されている。これらの中で最も一般的なのが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）またはＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ））であり、半導体本体の基礎をなすチャネル領域内に電界を作り出すようゲート構造に電圧がかけられ、それによって、半導体本体のソース領域とドレイン領域との間のチャネルを通って電子が移動できる。論理およびその他の回路を作製するためにｎ型およびｐ型（ＮＦＥＴおよびＰＦＥＴ）両方のＦＥＴが使用される、相補型ＭＯＳ（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）デバイスが、半導体業界で広く使用されるようになっている。
【０００３】
典型的には、ＦＥＴのソースおよびドレイン領域は、チャネルの両側の、半導体本体のターゲット領域に、ドーパントを添加することによって形成される。ゲート構造は、チャネルの上方に形成され、チャネルの上に位置するゲート誘電体と、ゲート誘電体の上のゲート導体とを含む。ゲート誘電体は、絶縁材料であり、ゲート導体に電圧が印加されるときにチャネル内へ大きな漏れ電流が流れ込むことを防ぎ、印加されたゲート電圧が、チャネル領域に横断電界を制御可能な形でもたらすことを可能にする。従来のＭＯＳトランジスタは、典型的には、シリコン・ウエハの表面の上に二酸化ケイ素（ＳｉＯ２）または酸窒化ケイ素（ＳｉＯＮ）を堆積または成長させることによって形成されたゲート誘電体を、ゲート導体として機能するようＳｉＯ２の上に形成されたドープ・ポリシリコンとともに含む。
【０００４】
半導体デバイスの製造における継続的な傾向としては、電気デバイス機構のサイズの縮小（すなわちスケーリング）、ならびにデバイスのスイッチング速度および電力消費の点でのデバイス性能の改善が挙げられる。ＭＯＳトランジスタの性能は、ゲートまたはチャネル長として知られる、デバイスのゲート導体の下のソース領域とドレイン領域との間の距離を縮小すること、および、半導体表面の上に形成されるゲート誘電体の層の厚さを縮小することによって改良され得る。しかし、ＳｉＯ２ゲート誘電体の厚さを縮小できる程度には、電気的および物理的な限界がある。例えば、薄膜ＳｉＯ２ゲート誘電体では、薄膜ゲート誘電体中を電子が直接通り抜けることから生じるゲート・トンネル漏れ電流が起こりやすい。
【０００５】
したがって、最近のＭＯＳおよびＣＭＯＳトランジスタのスケーリングの取り組みでは、ＳｉＯ２の誘電率よりも大きな（例えば、約３．９よりも大きな）誘電率を有するｈｉｇｈ−ｋ誘電体材料が注目されてきた。ｈｉｇｈ−ｋ誘電体材料は、スケーリングされたＳｉＯ２よりも厚い層に形成することができ、さらにそれでも等価な電界効果性能をもたらす。そのようなｈｉｇｈ−ｋ誘電体材料の相対的な電気的性能は、等価酸化膜厚（ＥＯＴ：ｅｑｕｉｖａｌｅｎｔ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ）によって表現されることが多い。これは、ｈｉｇｈ−ｋ材料層は、より厚くても、はるかに薄いＳｉＯ２層と等価な電気的効果をなお提供し得るためである。誘電率「ｋ」が二酸化ケイ素よりも高いことが理由で、より厚いｈｉｇｈ−ｋ誘電体層を用いてトンネル漏れ電流を軽減する一方で、より薄い熱成長ＳｉＯ２層と等価な電気的性能をなお達成することができる。
【０００６】
ｈｉｇｈ−ｋ金属ゲート（ＨＫＭＧ：ｈｉｇｈ−ｋ  ｍｅｔａｌ  ｇａｔｅ）技術に関して、金属ゲートを標準のＣＭＯＳプロセス・フローに導入するための２つの主要な手法は、「ゲート・ファースト」プロセスまたは「ゲート・ラスト」プロセスである。後者は、「置換ゲート」または置換金属ゲート（ＲＭＧ：ｒｅｐｌａｃｅｍｅｎｔ  ｍｅｔａｌ  ｇａｔｅ）プロセスとも呼ばれる。ゲート・ファースト・プロセスでは、ｈｉｇｈ−ｋ誘電体および金属加工が、ポリシリコン・ゲートの堆積より前に完了される。金属ゲート材料は、ソースおよびドレインの形成より前に、ポリシリコン・ゲート材料とともに、サブトラクティブ法によりエッチングされる。
【０００７】
他方、ＲＭＧプロセス方式は、ゲート・ファースト方式で見られる仕事関数の材料安定性の問題を回避する。この場合には、ダミーゲート構造が、ソースおよびドレイン注入自己整合ならびにアニールに使用され、続いて、ダミーゲート材料が取り除かれ、それらはｈｉｇｈ−ｋおよび金属ゲート材料に置き換えられる。このプロセスは、ゲート・ファースト技術よりも複雑であるが、置換ゲート・フローの利点としては、仕事関数の最適化のための、別々のＰＭＯＳおよびＮＭＯＳ金属の使用が挙げられる。さらに、２つの金属は高温に曝されず、材料の選択が単純化される。さらに、ポリシリコン・ゲートの除去は、実際には、歪み技術を向上させ、それにより駆動電流を増大させるために使用可能である。前述の仕事関数の制約が原因で、現在は、ＲＭＧプロセスが、２２ナノメートル（ｎｍ：ｎａｎｏｍｅｔｅｒ）ＣＭＯＳ技術の傑出した手法である。
【０００８】
当技術分野で周知のように、ＦＥＴの上に応力ライナ（例えば、ＰＦＥＴデバイスには圧縮ライナ、およびＮＦＥＴデバイスには引張ライナ）を形成することで、トランジスタ・チャネルにおける多数キャリアの移動度が向上する。ＮＦＥＴデバイスの場合、例示の応力ライナ材料は、窒化ケイ素（ＳｉＮ）であり、これは、約１．６ギガパスカル（ＧＰａ：ｇｉｇａｐａｓｃａｌ）の範囲の、ＮＦＥＴチャネルに対する引張応力を提供する。窒化ケイ素引張ライナの形成と関連して使用され得る技術の１つは、例えばレーザ光などによりもたらされる、紫外線（ＵＶ）硬化の適用である。引張応力のある窒化膜のＵＶ硬化は、窒化膜に存在するシリコン−水素（Ｓｉ−Ｈ：ｓｉｌｉｃｏｎ−ｈｙｄｒｏｇｅｎ）／窒素−水素（Ｎ−Ｈ：ｎｉｔｒｏｇｅｎ−ｈｙｄｒｏｇｅｎ）結合を再構成することによって、窒化膜における引張応力を向上させることができる。窒化物のＵＶ硬化は、窒化物を、約１０ナノメートル（ｎｍ）〜約４００ｎｍの範囲の波長を有するＵＶ放射に曝すことによって実施される。窒化膜における応力の向上は、上にそのＵＶ硬化窒化膜があるＦＥＴのチャネルにおける、対応する応力の向上を誘起し、ＦＥＴチャネルにおけるキャリアの移動度が増大する。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
典型的には、窒化物層の堆積およびＵＶ硬化のプロセスは組み合わされ、窒化物層は、その平坦化より前に硬化される。しかし、ＲＭＧプロセス・フローの場合、ＵＶ硬化により提供される付加的な利得は、ＲＭＧ技術に関連する化学的機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）およびダミーゲート除去のプロセスの結果として、減少すること、または完全に相殺されることもある。チャネル方向に沿った単軸応力緩和が、ＵＶ硬化によりもたらされる利得を取り消す。
【課題を解決するための手段】
【００１０】
一側面において、半導体構造を形成する方法は、基板の上に配列され、部分的に完成した１つ以上の電界効果トランジスタ（ＦＥＴ）デバイスの上に、応力誘起層（ｓｔｒｅｓｓ  ｉｎｄｕｃｉｎｇ  ｌａｙｅｒ）を形成するステップであって、部分的に完成した１つ以上のＦＥＴデバイスは、犠牲ダミーゲート構造（ｓａｃｒｉｆｉｃｉａｌ  ｄｕｍｍｙ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）を含む、ステップと、応力誘起層を平坦化し犠牲ダミーゲート構造を除去するステップと、部分的に完成した１つ以上のＦＥＴデバイスのチャネル領域に対する、応力誘起層による初期の印加応力（ａｐｐｌｉｅｄ  ｓｔｒｅｓｓ）の値から、印加応力の値を向上させるよう、応力誘起層の紫外線（ＵＶ）硬化を、応力誘起層を平坦化し犠牲ダミーゲート構造を除去するステップの後に実施するステップとを含む。
【００１１】
別の側面において、半導体構造を形成する方法は、基板の上に配列され、部分的に完成した１つ以上のｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスの上に、引張窒化物層（ｔｅｎｓｉｌｅ  ｎｉｔｒｉｄｅ  ｌａｙｅｒ）を形成するステップであって、部分的に完成した１つ以上のＮＦＥＴデバイスは、ポリシリコン犠牲ダミーゲート構造（ｐｏｌｙｓｉｌｉｃｏｎ  ｓａｃｒｉｆｉｃｉａｌ  ｄｕｍｍｙ  ｇａｔｅ  ｓｔｒｕｃｔｕｒｅ）を含む、ステップと、引張窒化物層を平坦化しポリシリコン犠牲ダミーゲート構造を除去するステップと、ポリシリコン犠牲ダミーゲート構造を除去するステップにより画定されたトレンチを、１つ以上の金属ゲート層により充填するステップと、１つ以上の金属ゲート層を平坦化するステップと、部分的に完成した１つ以上のＮＦＥＴデバイスのチャネル領域に対する、引張窒化物層による初期の印加応力の値から、印加応力の値を向上させるよう、引張窒化物層の紫外線（ＵＶ）硬化を実施するステップとを含む。
【００１２】
さらに別の側面において、半導体構造を形成する方法は、基板の上に配列され、部分的に完成した１つ以上のｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスの上に、引張窒化物層を形成するステップであって、部分的に完成した１つ以上のＮＦＥＴデバイスは、ポリシリコン犠牲ダミーゲート構造を含む、ステップと、引張窒化物層を平坦化しポリシリコン犠牲ダミーゲート構造を除去するステップと、部分的に完成した１つ以上のＮＦＥＴデバイスのチャネル領域に対する、引張窒化物層による初期の印加応力の値から、印加応力の値を向上させるよう、引張窒化物層の紫外線（ＵＶ）硬化を実施するステップと、ポリシリコン犠牲ダミーゲート構造を除去するステップにより画定されたトレンチを、ＵＶ硬化の後に１つ以上の金属ゲート層により充填するステップと、１つ以上の金属ゲート層を平坦化するステップとを含む。
【００１３】
さらに別の側面において、半導体構造は、基板の上に配列された複数のｎ型電界効果トランジスタ（ＮＦＥＴ）デバイスと、基板の上、かつＮＦＥＴデバイスのゲート構造間に形成され、紫外線（ＵＶ）硬化された引張窒化物層であって、ＵＶ硬化された引張窒化物層の一部は、その下端部がその上端部よりも広い台形形状（ｔｒａｐｅｚｏｉｄａｌ  ｐｒｏｆｉｌｅ）を有する、ＵＶ硬化された引張窒化物層とを含み、さらに、ＮＦＥＴデバイスのゲート構造は、その上端部がその下端部よりも広い台形形状を有する。
【００１４】
例示の図面を参照する。いくつかの図面では、同様の構成要素に同じ番号が付与されている。
【図面の簡単な説明】
【００１５】
【図１】応力層の紫外線（ＵＶ）硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、部分的に完成した複数のＮＦＥＴデバイスの上の窒化ケイ素応力層の形成を示す。
【図２】応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図１の応力層のＵＶ硬化を示し、これにより、応力層によって印加される引張応力が増大する。
【図３】応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図２の応力層の平坦化と、ＮＦＥＴデバイスのダミーゲート構造の除去とを示し、これは、応力層によって印加される引張応力を減少させる。
【図４】応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図３のダミーゲートの除去によって生じるトレンチ内の、金属ゲート材料の形成を示す。
【図５】応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図４の金属ゲート材料の平坦化を示す。
【図６】例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、部分的に完成した複数のＮＦＥＴデバイスの上の窒化ケイ素応力層の形成を示す。
【図７】例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図６の応力層の平坦化と、ＮＦＥＴデバイスのダミーゲート構造の除去とを示す。
【図８】例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図７のダミーゲートの除去によって生じるトレンチ内の、金属ゲート材料の形成を示す。
【図９】例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図８の金属ゲート材料の平坦化を示す。
【図１０】例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図９の応力層のＵＶ硬化を示し、これにより、応力層によって印加される引張応力が増大する。
【図１１】別の例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、部分的に完成した複数のＮＦＥＴデバイスの上の窒化ケイ素応力層の形成を示す。
【図１２】別の例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図１１の応力層の平坦化と、ＮＦＥＴデバイスのダミーゲート構造の除去とを示す。
【図１３】別の例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、金属ゲート充填前の、図１２の応力層のＵＶ硬化を示し、これにより、応力層によって印加される引張応力が増大する。
【図１４】別の例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図１３の構造のトレンチ内の、金属ゲート材料の形成を示す。
【図１５】別の例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図であり、図１４の金属ゲート材料の平坦化を示す。
【発明を実施するための形態】
【００１６】
例として、図１〜図５は、応力層の紫外線（ＵＶ）硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す断面図である。
【００１７】
図１に示されているように、半導体構造１００は、シャロウ・トレンチ分離（ＳＴＩ：ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造１０４が中に形成された半導体基板１０２を含む。半導体基板１０２は、半導体材料を含み、次に限定はされないが、シリコン、ゲルマニウム、シリコンゲルマニウム合金、シリコン炭素合金、シリコンゲルマニウム炭素合金、ヒ化ガリウム、ヒ化インジウム、リン化インジウム、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、有機半導体材料、およびその他化合物半導体材料から選択されるとよい。半導体基板１０２の半導体材料が単結晶シリコン含有半導体材料である場合、単結晶シリコン含有半導体材料は、単結晶シリコン、単結晶シリコン炭素合金、単結晶シリコンゲルマニウム合金、および単結晶シリコンゲルマニウム炭素合金から選択されるとよい。
【００１８】
ＣＭＯＳデバイスでは、半導体基板１０２の半導体材料は、ｐ型ドーパント原子またはｎ型ドーパント原子により適宜ドープされるとよい。示されている特定の例では、ＳＴＩ構造１０４の間に示された、部分的に完成したトランジスタ・デバイスは、ＮＦＥＴデバイス１０６であり、したがって、半導体１０２は、ｐ型原子によりドープされる。半導体基板１０２のドーパント濃度は、約１．０×１０１５原子／ｃｍ３〜約１．０×１０１９原子／ｃｍ３の範囲であるとよく、より具体的には約１．０×１０１６原子／ｃｍ３〜約３．０×１０１８原子／ｃｍ３の範囲であるとよいが、本願明細書では、より低いドーパント濃度およびより高いドーパント濃度も意図されている。さらに、半導体基板１０２は、バルク基板であっても、絶縁体上半導体もしくは絶縁体上シリコン（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）基板であっても、またはハイブリッド基板であってもよい。シャロウ・トレンチ分離構造１０４は、酸化ケイ素または窒化ケイ素などの誘電体材料を含み、当技術分野で周知の方法により形成される。
【００１９】
同じく図１に示されているように、半導体構造１００は、置換ゲートＦＥＴ技術の例である。したがって、デバイスは、ダミーゲート構造が配置された状態でのイオン注入により形成されるソースおよびドレイン拡張領域１０８を含む。ダミーゲート構造は、ゲート誘電体層１１２上に形成された犠牲ポリシリコン材料１１０を含むとよい。一部の実施形態では、ゲート誘電体層１１２も犠牲用であり、したがって、ダミーゲート構造の一部を形成し得る。あるいは、ゲート誘電体層１１２は、永久的なゲート誘電体層であり、例えば、酸化ハフニウム（ＨｆＯ２）などのｈｉｇｈ−ｋ材料を、ＳｉＯ２界面層とともに含むとよい。
【００２０】
ソースおよびドレイン拡張領域１０８は、基板１０２のドーピングと反対の導電型のドーピングを有する。したがって、示されているＮＦＥＴの例では、基板１０２がｐ型ドーピングを有するため、ソースおよびドレイン拡張領域１０８は、ｎ型ドーピングを有する。さらに、ソースおよびドレイン領域１１４が図１に示されており、これらは、例えば拡張領域１０８と同じ導電型のイオン注入によって形成される。ソースおよびドレイン領域１１４は、ダミーゲート構造および側壁スペーサ１１６の両方が配置された状態で注入される。側壁スペーサ１１６は、例えば、コンフォーマル誘電体材料層（例えば、窒化ケイ素などの酸素遮断材料）の堆積、それに続く異方性イオン・エッチングにより形成される。誘電体材料層の、ダミーゲート構造の側壁に直接形成された部分が、異方性エッチングの後も残り側壁スペーサ１１６を構成する。さらに、保護ハードマスク１１８が、犠牲ポリシリコン１１０の上に示されており、これは、側壁スペーサ１１６と同じ材料または異なる材料のいずれかとされるとよい。
【００２１】
図１にさらに示されているように、例えばＳｉＮなどの引張窒化物層１２０が、構造１００全体の上に形成されている。引張窒化物層１２０は、例えば、物理蒸着法（ＰＶＤ：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、化学蒸着法（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ：ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ：ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ＣＶＤ）、およびスピンオン技術によって形成され得る。堆積された当初は、窒化物層１２０は、約０．７ギガパスカル（ＧＰａ）のオーダの引張応力を提供し得る。続いて、図２に示されているように、窒化物層１２０の応力特性を向上させるために、窒化物層１２０が、曲線矢印により示されているようにＵＶ放射を用いて硬化され、向上した応力の窒化物層が、１２０’によって指示されている。向上した応力の窒化物層１２０’は、ＵＶ硬化によって、約１．６ＧＰａのオーダの増大した引張応力を提供し得る。
【００２２】
続いて、図３に示されているように、向上した応力の窒化物層１２０’は、ＣＭＰなどによって平坦化され、続いて、トレンチ１２２を形成するために、ダミーゲート構造の犠牲ポリシリコン１１０が少なくとも除去される。なお、図３において、窒化物層は、ここで再び参照数字１２０により指示されているが、これは、硬化に続く応力層の平坦化が原因で生じる応力の低下を反映するものである（例えば、約１．１ＧＰａ以下に減少する）。図４に示されているように、ＲＭＧ加工により、１つ以上の金属ゲート層（概して１２４により示されている）が、デバイスの上に形成される。例えば、ＮＦＥＴデバイスの場合、金属ゲート層１２４は、シリコン伝導帯端付近に仕事関数を設定するよう選択された仕事関数設定金属層を含むとよく、これは例えば、窒化チタン、窒化タンタル、チタンアルミニウム、窒化チタンアルミニウム、タンタルアルミニウム、窒化タンタルアルミニウム、ハフニウムシリコン合金、窒化ハフニウム、または炭化タンタルなどである。さらに、ゲート誘電体層１１２が犠牲層である場合、新たなゲート誘電体層（例えばｈｉｇｈ−ｋ）が、金属ゲート層１２４の堆積より前に形成されることになり、その後にｈｉｇｈ−ｋ誘電体の緻密化のための６００℃アニールが続く。
【００２３】
続いて、図５に示されているように、金属ゲート層１２４が平坦化され、その後、当技術分野で知られるＣＭＯＳデバイス加工が続くとよい。しかし、理解されたとおり、窒化物層１２０のＵＶ硬化の利得は、上記のＲＭＧプロセス・フローの結果として、事実上相殺され得る。
【００２４】
よって、本願明細書において、置換ゲート・トランジスタの作製における紫外線（ＵＶ）硬化の応力利得を保持する方法および構造を開示する。窒化物層の堆積およびダミーゲートの除去の後に硬化が実施されるように、窒化物の堆積と、ＵＶ硬化プロセスとを分けることによって、ＵＶ硬化の応力利得が完全に保持され得る。以下に記載されている特定の一実施形態では、ＵＶプロセスの結果として生じる膜の収縮に関連する窒化物形態の変化が、均一なゲート金属堆積の点でさらなる利得を提供する。ゲート長がさらにスケーリングするにつれて、ギャップ充填はますます難しくなるが、この実施形態は、この問題を軽減する解決策を提供する。
【００２５】
以下、概して図６〜図１０を参照する。例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す一連の断面図が示されている。図６は、図１のものと実質的に類似した、加工におけるある段階を示し、例えばＳｉＮなどの引張窒化物層１２０が、部分的に形成されダミーゲート構造を備えるＮＦＥＴデバイス１０６の構造１００全体の上に形成されている。ただし、プロセスにおけるこの段階で窒化物層１２０のＵＶ硬化を実施するのではなく、図７に示されているように、代わりに窒化物層１２０は、ＣＭＰなどにより平坦化され、続いて、ダミーゲート構造の犠牲ポリシリコン１１０が少なくとも除去される。
【００２６】
続いて、図８に示されているように、１つ以上の金属ゲート層（概して１２４により示されている）が、犠牲ポリシリコンの除去によりできたトレンチ１２２を含む、デバイス１００の上に形成される。ここでも、この段階では、窒化物層１２０はまだＵＶ硬化を受けていない。図９では、金属ゲート層１２４が平坦化され、それによって、ＲＭＧ形成されたＮＦＥＴデバイス１０６が画定される。続いて、図１０に示されているように、金属ゲート構造が配置された状態で、窒化物層１２０がＵＶ硬化を受ける。ＵＶ硬化は、ここでは図１０において１２０’として示されている窒化物層の印加応力の向上をもたらす。この場合もやはり、ＵＶ硬化の結果として、向上した窒化物層１２０’により印加される単軸引張応力は約０．７ＧＰａから約１．６ＧＰａに増大する。さらに、向上した窒化物層１２０’は既に平坦化されているため、デバイス１００は、さらなるＣＭＯＳ加工ステップをすぐに行える状態であり、この加工ステップは、向上した窒化物層１２０’の印加応力の保全性および有効性に影響を及ぼさない。
【００２７】
以下、概して図１１〜図１５を参照する。例示の実施形態による、応力層のＵＶ硬化を用いた置換金属ゲート・トランジスタの形成のプロセス・フローを示す一連の断面図が示されている。図１１は、図１のものと実質的に類似した、加工におけるある段階を示し、例えばＳｉＮなどの引張窒化物層１２０が、部分的に形成されダミーゲート構造を備えるＮＦＥＴデバイス１０６の構造１００全体の上に形成されている。前述の実施形態と同様に、プロセスにおけるこの段階で窒化物層１２０のＵＶ硬化を実施するのではなく、図１２に示されているように、代わりに窒化物層１２０は、ＣＭＰなどにより平坦化され、続いて、ダミーゲート構造の犠牲ポリシリコン１１０が少なくとも除去される。
【００２８】
ただし、図６〜図１０の実施形態と対照的に、この実施形態では、図１３に示されているように、窒化物層１２０は、トレンチ１２２の金属充填より前にＵＶ硬化を受ける。この場合、ＵＶ硬化は、向上した窒化物層１２０’の印加応力を増大させるのに加えて、さらに、膜の密度が高まるにつれて、向上した窒化物層１２０’の体積収縮（例えば約１０％）を生じさせることが分かる。具体的には、犠牲ポリシリコンの除去の後、かつ置換ゲート金属堆積の前に実施されるＵＶ硬化は、向上した窒化物層１２０’ならびに結果として生じる変更されたトレンチ１２２’形状の両方について、台形形状をもたらす。向上した窒化物層１２０’の台形形状は、底辺がより広く、上端がより狭いのに対して、変更されたトレンチ１２２’の台形形状は、下端部がより狭く、上端部がより広い。
【００２９】
そのような形状は、図１４に示されている、次の金属ゲート充填プロセスに有利である。ここでは、１つ以上の金属ゲート層１２４が、犠牲ポリシリコンの除去およびＵＶ硬化の両方により画定された変更されたトレンチ１２２’を含む、デバイス１００の上に形成される。実質的に垂直なトレンチ形状または上端がより狭いトレンチ形状とは対照的に、窒化物層の体積収縮がトレンチの上端を広げさせる台形トレンチ形状は、金属ゲート構造内での層のピンチオフおよびボイドの形成を回避することで、変更されたトレンチ１２２’内での金属充填範囲の改善を促進する。最後に、図１５に示されているように、金属ゲート層１２４が平坦化され、それによって、ＲＭＧ形成されたＮＦＥＴデバイス１０６が画定される。
【００３０】
理解されるとおり、ＵＶ硬化を、窒化物ライナの堆積と同時、またはその直後に実施せず、代わりに、まず少なくとも窒化物層のＣＭＰおよびダミーゲートの除去を実施することによって、ＵＶ硬化により提供される向上した応力の利得が、残りのデバイス加工中、維持され得る。さらに、平坦化／ダミーゲートの除去後、かつ金属ゲートの充填前にＵＶ硬化を実施することによって、結果として生じる体積収縮、ならびに窒化物層およびトレンチの台形形状が、金属充填状態の改善につながる。
【００３１】
本発明について、単数または複数の好適な実施形態を参照して記載してきたが、当業者であれば当然のことながら、本発明の範囲から逸脱することなく、様々な変更が加えられることも、本発明の構成要素の代わりに等価物が用いられることも可能である。さらに、本発明の本質的な範囲から逸脱することなく、本発明の教示に特定の状況または材料を適合させるよう、多数の変更が加えられ得る。したがって、本発明は、本発明の実施に関して考えられる最良の形態として開示された特定の実施形態に限定されず、本発明は、添付の特許請求の範囲に記載の範囲内に入るすべての実施形態を含むものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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